(57)【特許請求の範囲】
【請求項１】
ａ）導電性接続導体（４）を介して半導体集積回路（１）に接続されている少なくとも１つの端子パッド（５）と、
ｂ）動作中、半導体集積回路（１）の第一の供給電位（ＶＣＣ）を導く少なくと    も１つの第一の電位線（２）と、
ｃ）動作中、半導体集積回路（１）の第二の供給電位（ＶＳＳ）を導く少なくと    も１つの第二の電位線（３）と、
ｄ）半導体集積回路（１）を静電放電から保護するための少なくとも１つの保護    素子（６）とを備え、この保護素子（６）は端子パッド（５）と半導体集積    回路（１）との間に配置されかつ電位線（２、３）の少なくとも１つに接続    され、
ｅ）保護素子（６）は少なくとも１つの縦形の集積保護トランジスタ（Ｔ）を備    え、該トランジスタの負荷回路が接続導体（４）と電位線（２、３）の１つとの間に接続される、
少なくとも１つの半導体基板（７）に配置された半導体集積回路おいて、
前記半導体基板（７）内に、保護トランジスタ（Ｔ）のベース領域とコレクタ領域とが、しかもコレクタ領域は埋め込み層（１１）として形成されており、
更に、前記半導体基板（７）の主面に対し垂直な方向から見て、前記コレクタ領域とベース領域とが互いに重ならないように横方向にずれて配置されていることを特徴とする半導体集積回路。
【請求項２】
保護トランジスタ（Ｔ）のコレクタが半導体基板（７）に第一の導電形の少なくとも１つの埋込み層（１１）によって形成され、第一の導電形のエピタキシャル層（１０）の部分領域（１０’）に作り込まれ、埋込み層（１１）から隔てて配置されている第二の導電形の少なくとも１つのベース領域（１３）がベースとして動作し、このベース領域（１３）に作り込まれた第一の導電形の少なくとも１つのエミッタ領域（１４）がエミッタとして動作することを特徴とする請求項１に記載の半導体集積回路。
【請求項３】
保護素子（６）のベースが少なくとも１つの制御手段（Ｄ、Ｒ）を介して制御されることを特徴とする請求項１又は２に記載の半導体集積回路。
【請求項４】
制御手段が少なくとも１つの集積ダイオード（Ｄ）を含むことを特徴とする請求項３に記載の半導体集積回路。
【請求項５】
制御手段が少なくとも１つの集積抵抗（Ｒ）を含むことを特徴とする請求項３又は４の１つに記載の半導体集積回路。
【請求項６】
集積抵抗（Ｒ）の導電率がベース領域（１３）におけるドーピング濃度によって決められていることを特徴とする請求項５に記載の半導体集積回路。
【請求項７】
少なくとも１つの接続領域（１６）が設けられ、この接続領域（１６）が埋込み層（１１）に接続されかつ電位線（２、３）の１つに接続され、しかもこの接続領域（１６）が第二の距離（ｄ２）によってベース領域（１３）から等間隔に隔てられていることを特徴とする請求項２乃至６の１つに記載の半導体集積回路。
【請求項８】
接続領域（１６）が閉鎖されたリングとして部分領域（１０’）の周りに配置されていることを特徴とする請求項７に記載の半導体集積回路。
【請求項９】
埋込み層（１１）におけるドーピング濃度が１×１０19ｃｍ-3より大きいことを特徴とする請求項２乃至８の１つに記載の半導体集積回路。
【請求項１０】
接続領域（１６）におけるドーピング濃度が１×１０19ｃｍ-3より大きいことを特徴とする請求項２乃至９の１つに記載の半導体集積回路。
【請求項１１】
保護素子がバイポーラトランジスタ、サイリスタ、ＩＧＢＴおよびＦＥＴの何れかであることを特徴とする請求項１乃至１０の１つに記載の半導体集積回路。
【請求項１２】
半導体メモリ或いはロジック素子或いはマイクロコントローラにおいて請求項１乃至１１の１つに記載の半導体集積回路のための保護素子を使用する方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、
ａ）導電性接続導体を介して半導体集積回路に接続されている少なくとも１つの端子パッドと、
ｂ）動作中、半導体集積回路の第一の供給電位を導く少なくとも１つの第一の電位線と、
ｃ）動作中、半導体集積回路の第二の供給電位を導く少なくとも１つの第二の電位線と、
ｄ）半導体集積回路を静電放電から保護するための少なくとも１つの保護要素と
を備え、この保護要素は端子パッドと半導体集積回路との間に配置され、かつ電位導体の少なくとも１つに接続され、
ｅ）この保護要素は少なくとも１つのベース領域と、少なくとも１つのエミッタ領域と、少なくとも１つのコレクタ領域とを持った少なくとも１つの縦形の集積保護トランジスタを備え、該トランジスタの負荷回路が接続導体と電位線の１つとの間に接続され、そのベース端子が制御手段を介して制御される、少なくとも１つの半導体基板に配置された半導体集積回路に関する。
【０００２】
【従来の技術】
このようないわゆるＥＳＤ保護素子は、Ｊ．チェン、Ｘ．ツァン、Ａ．アメラセケラ、Ｔ．ブロトソス氏等の論文「サブミクロンＢｉＣＭＯＳ及びバイポーラ回路のための高ＥＳＤ性能ＮＰＮ構造の設計及びレイアウト」、ＩＥＥＥ国際信頼性物理シンポジュウム（１９６６）の議事録、第２２７乃至２３２頁により公知である。
【０００３】
１つのチップに集積された半導体回路は入力或いは出力部（Ｉ／Ｏポート）を静電過電圧及びこれに起因する静電放電（ＥＳＤ）から保護するための保護回路を有している。このいわゆるＥＳＤ保護素子は半導体集積回路の入力パッドと保護される入力或いは出力端子との間に接続され、寄生過電圧が侵入するときＥＳＤ保護素子が動作し、それにより寄生過電圧パルスを供給電圧導電路の１つに導くようにしている。このような過電圧パルスは極端な場合にデバイスを破壊に導くことがある。
【０００４】
例えば製品仕様書に記載されているような使用条件の下では、ＥＳＤ保護素子は、しかしながら、保護される半導体集積回路の機能を損なうことがあってはならない。このことは、ＥＳＤ保護素子の動作電圧が保護される端子パッドの信号電圧範囲の外になければならないということを意味する。良好な保護作用を発揮できるようにするためには、ＥＳＤ保護素子は臨界的な開閉通路の前にブレークダウンせねばならない。このことは、通常、それぞれのＥＳＤ保護素子の動作電圧を、保護される半導体集積回路のデバイスの特性に関して最適プロセス工程がＥＳＤ保護素子の挿入によって変わることがないという重要な周辺条件をもって、正確に設定することを必要とする。
【０００５】
もう１つの重要な周辺条件は、端子パッドが空間的に、保護される半導体集積回路の直ぐ近くに配置されていることから生ずる。特に、端子パッドはドライブされる電流が比較的高いため出力ドライバの近くに配置される。ＥＳＤ保護構造は従ってしばしば出力ドライバに給電する給電線に接続される。
【０００６】
非常に急速な電圧の立ち上がりに曝され、しかも外部の配線が充分な電流制限を保証してないような端子に対しては、ブレークダウンにおいていわゆるナップ・バック特性を持つＥＳＤ保護素子を使用する場合、このＥＳＤ保護素子の過渡的な動作（ラッチアップ効果）を回避するために、その保持電圧が固有の信号電圧以上にあることが特に注意されねばならない。このＥＳＤ保護素子のラッチアップ効果はしばしばその破壊、従ってまたそれに接続された半導体集積回路の破壊に導く。
【０００７】
ＥＳＤ耐性が高く保護作用が良いにも係わらず、この理由から信号電圧範囲の保持電圧を持つ保護トランジスタ、特にｎｐｎバイポーラ・トランジスタ或いはサイリスタはＥＳＤ保護素子として使用することができない。これは、特に、スマート・パワー・テクノロジーで製造された半導体回路に対して該当する。この場合、ブレークダウン・ダイオード或いは増幅度の低いトランジスタに限られている。これらのデバイスは前述のデバイスに比してＥＳＤ耐性が低い。
【０００８】
ｎｐｎバイポーラ・トランジスタ、特に活性に制御されるｎｐｎバイポーラ・トランジスタの保持電圧は、次の式で表される。
ＵH ＝ＵCB×β-1/4
この場合、βはコレクタ・ベース電流増幅率で、ＵCBはコレクタ・ベース間のブレークダウン電圧である。
【０００９】
【発明が解決しようとする課題】
バイポーラ・トランジスタの保持電圧を高めるためには、上述の式からコレクタ・ベース間ブレークダウン電圧を上げるか、電流増幅率を下げるかせねばならない。しかしながら、電流増幅率の減少は保護作用も悪化させることになるので有利ではない。
【００１０】
それ故、保護素子の保持電圧を高めるために、コレクタ・ベース間ブレークダウン電圧の増大が行われねばならない。しかしながら、その場合、半導体集積回路のその他のデバイスのブレークダウン電圧は変えられてはならない。上述の周辺条件から、それ故、エピタキシャル層の厚みを増大すること、もしくはエピタキシャル層のドーピング濃度を下げることは除外される。
【００１１】
ＥＳＤ保護素子のその他の詳細、特徴、その利点及び作用については、特に、ヨーロッパ特許出願公開第０６２３９５８号公報並びに先に挙げたＪ・チェン氏他の文献を指摘し、その全内容を参照する（「参考文献に含まれる」）。
【００１２】
【発明が解決しようとする課題】
このような従来の技術から出発して、この発明の課題は、先に挙げた半導体集積回路において、ＥＳＤ耐性及び保護作用を損なうことなくかつ所定の周辺条件においてその保持電圧が高められたＥＳＤ保護素子を提供することにある。
【００１３】
【課題を解決するための手段】
この発明によれば、この課題は、ベース領域とコレクタ領域とが横方向に互いにずれて配置されているＥＳＤ保護素子によって解決される。
【００１４】
特に、保護トランジスタの、埋込み層として形成されたコレクタを横方向に構造化することにより、ベースとコレクタとの間の距離が拡大される。このようにしてエピタキシャル層におけるトランジスタの空乏層は拡大され、同一の電位差であれば電界が減少される。それ故ブレークダウン電圧ＵCBが上昇する。
【００１５】
この発明は、保護トランジスタが阻止方向に接続されたダイオードによって制御されるときに、特に有利である。特に、ブレークダウンが保護トランジスタの保持電圧の範囲にあるダイオードをベースに接続すると、信号電圧上限と臨界的な電圧通路のブレークダウン電圧との間のアンペア範囲にまで設定可能な電圧制限を持つ殆ど理想的なＥＳＤ保護素子が実現される。
【００１６】
保護トランジスタのエミッタ端子とベース端子との間に集積抵抗を設けるのが特に有利である。この集積抵抗は保護トランジスタのベースの制御感度を設定することができる。典形的には、この集積抵抗はエミッタ端子及びベース端子が適当に配線されている場合ベース領域の導電率によって決まる。
【００１７】
埋込み層は、その場合、良導電性の理由からできるだけ高くドープされている接続領域を介して端子パッドに接続されている。この接続領域はその場合保護トランジスタが配置されている部分領域を画定する。典形的にはこの部分領域はエピタキシャル層に配置される。接続領域が閉鎖されたリングとして部分領域の周りに配置されていると特に有利である。
【００１８】
接続領域はその場合第二の距離によってベース領域から等間隔に隔てて配置されている。この第二の距離は典形的には寄生バイポーラ・トランジスタが部分領域の縁部領域では動作しないような充分な大きさに選ばれる。スマート・パワー・テクノロジーでは第二の距離は典形的には２０μｍより大きく設定される。高周波適用ではこの値は約２〜３μｍである。
【００１９】
典形的には、エミッタ領域はベース領域もしくはエピタキシャル層より遙に高いドーピング濃度を持っている。このエピタキシャル層におけるドーピング濃度はしばしば半導体集積回路を製造するためのプロセス工程により決まる。
【００２０】
埋込み層と接続領域とは、非常に高い導電率の要求を満足するために、非常に高くドープされている。代表的にはこれらの領域は１×１０19ｃｍ-3以上のドーピング濃度を持っている。
【００２１】
陽極領域はコレクタ端子と端子パッドとの間に配置されることもまた考えられる。この場合、ＥＳＤ保護素子はＩＧＢＴとして或いはサイリスタとして形成されている。
【００２２】
この発明は、半導体メモリ或いはロジック素子において使用する場合に特に有利である。その他の有利な適用はマイクロコントローラにおける使用である。
【００２３】
典形的には、この発明はバイポーラ構造に実現された回路に集積されている。しかしながら、半導体集積回路並びにＥＳＤ保護素子はＣＭＯＳテクノロジーで製造されるのが特に有利である。
【００２４】
有利な構成例および改良例は請求項２以降に記載されている。
【００２５】
【発明の実施の形態】
以下に、この発明を図面に示された実施例を参照して詳しく説明する。
【００２６】
図１はＥＳＤ保護素子を直列接続した公知の半導体集積回路の回路図を示す。図１において、１は半導体集積回路である。この半導体集積回路１は第一の供給電位ＶＣＣを持つ第一の電位線２並びに第二の供給電位ＶＳＳを持つ第二の電位線３に接続されている。第一の供給電位ＶＣＣは例えば供給電圧である。第二の供給電位ＶＳＳはこの実施例におけるように基準接地電位である。
【００２７】
接続導体４を介して半導体集積回路１は端子パッド５に接続されている。この端子パッド５は入力信号を半導体集積回路１に入力するための入力端子であり、また出力信号を半導体集積回路１から出力するための出力端子でもある。このような端子はまたＩ／Ｏポートとも呼ばれる。
【００２８】
端子パッド５と半導体集積回路１との間にはＥＳＤ保護素子６が接続されている。さらに、ＥＳＤ保護素子６は第二の電位線３に接続されている。
【００２９】
この例ではＥＳＤ保護素子６はｎｐｎ保護トランジスタＴからなり、該トランジスタの負荷回路、即ちエミッタ−コレクタ回路は接続導体４と電位線３との間に接続されている。保護トランジスタＴとしてｐｎｐトランジスタを使用することもまた考えられる。しかしながら、これは半導体集積回路１を製造するためにその基礎となるテクノロジーに依存する。保護トランジスタＴをＭＯＳＦＥＴとして、接合形ＦＥＴとして、サイリスタとして、ＩＧＢＴとして或いは適当に配線された通常の可制御素子として実現することもまた当然に考えられる。保護トランジスタＴがＭＯＳ或いは接合形ＦＥＴの場合に前記負荷回路はソース−ドレイン回路が、そしてサイリスタ或いはＩＧＢＴの場合に前記負荷回路は陽極−陰極回路がそれぞれ相当する。
【００３０】
保護トランジスタＴのベース・コレクタ間にはダイオードＤが設けられれている。保護トランジスタＴのベース・エミッタ間には抵抗Ｒが設けられている。この例では保護トランジスタＴのベース端子は阻止方向に接続されたダイオードＤにより活性状態に制御される。保護トランジスタＴの制御電圧は抵抗Ｒを適当な大きさとすることにより設定される。しかしながら、保護トランジスタＴは活性状態でなく制御されることもまた考えられる。この場合にはダイオードＤは省略することができる。
【００３１】
この例ではＥＳＤ保護素子６は接続導体４と第二の電位線３との間に接続されている。ＥＳＤ保護素子６は接続導体４と第一の電位線２との間にもしくは接続導体４と２つの電位線２、３との間に配置することも当然に考えられる。
【００３２】
ＥＳＤ保護素子６は半導体集積回路１を、端子パッド５を介して侵入する寄生異常信号から保護するためのものである。この寄生異常信号はＥＳＤ保護素子６を介して電位線２、３の１つに導かれ、それゆえ半導体集積回路１には到達しない。
【００３３】
このような異常信号は例えば半導体チップの移送もしくはハンドリングの際に発生する。これにより半導体チップが静電的に充電される。静電電荷が半導体集積回路１に侵入すると、これにより極端な場合に半導体集積回路１が破壊に至ることがある。
【００３４】
異常信号の侵入をシミュレートするために典形的にはいわゆる人体モデル（ＨＢＭ）が適用される。人体モデルの等価回路は１００ｐＦのキャパシタンスと１．５ｋΩの抵抗とからなるローパスフィルタを備えている。人体モデルは人間を通して侵入した異常信号をシミュレートする。例えば、いわゆる電荷デバイスモデル（ＣＤＭ）のような他のモデルを使用することもまた考えられる。
【００３５】
図２は、この発明によるＥＳＤ保護構造を半導体システムに実現する概略図を示す。同じ部分には図１に応じて同一の符号が付けられている。
図２において７は半導体基板を示す。この半導体基板７は典形的にはシリコン基板からなる。半導体基板７は円板状に形成され、円板裏面８及び基板表面９を備えている。この例では半導体基板７のシリコン基板はｐ形にドープされ、円板裏面８が基準接地電位にある。半導体基板７をｎ形にドープすることも勿論考えられる。
【００３６】
半導体基板７の基板表面９には弱くｎ形にドープされたエピタキシャル層１０が形成されている。ＥＳＤ保護構造の機能のために、複数のエピタキシャル層１０を重ねて配置することも、或いはまた全くこのエピタキシャル層１０を省略することも考えられる。エピタキシャル層１０のドーピング濃度は半導体集積回路１の製造のためのプロセス工程により決まる。典形的には、このエピタキシャル層は１×１０15ｃｍ-3〜１×１０18ｃｍ-3のドーピング濃度を持っている。エピタキシャル層の厚さはその場合適用されたテクノロジーに応じて１〜１０μｍの間で変化する。
【００３７】
その他に、図２に示されるように、埋込み層１１が設けられている。このような埋込み層１１は「ベリード・レイヤー」とも呼ばれる。この例では埋込み層１１はｎ+ 形にドープされている。この埋込み層１１は、例えば、エピタキシャル層１０を成長させる前に基板表面９にドーパントを置き、次いで適当な温度でこれを拡散させることにより作ることができる。
【００３８】
しかしながら、埋込み層１１を半導体基板７にイオン注入することによりエピタキシャル層１０の成長後もしくエピタキシャル層１０の成長中に作ることもまた有利である。所望の縦方向の濃度分布を得るためにこの場合しばしば適当なエネルギー及びドーズ量で数回のイオン注入が必要である。これに続いて、埋込み層１１にドーピング原子を均一に拡散分布させるために、熱処理が行われる。
【００３９】
埋込み層１１におけるドーピング濃度はしばしば半導体集積回路１の製造の際のプロセス工程により予め決まっている。できるだけ良導電性を保証するために、埋込み層１１はできるだけ低抵抗に形成される。それにより埋込み層１１は典形的には約１０19ｃｍ-3のドーピング濃度を持っている。
【００４０】
埋込み層１１は接続領域１６を介して半導体基板７の円板表面１２に接続されている。この接続領域１６は埋込み層１１と同一の導電形で、できるだけ高い約１×１０20ｃｍ-3のドーピング濃度を持っている。接続領域１６はこの例では深いイオン注入或いは拡散領域として円板表面１２から半導体基板７にまで延び、埋込み層１１に接続されている。接続領域１６はここではトレンチとして形成され、公知のトレンチ・テクノロジーで作られる。
【００４１】
投影面（図示せず）では接続領域１６並びに埋込み層１１リング状の構造を持っている。リング状の構造はしかしながら必ずしも閉じられる必要はない。接続領域１６のリング状の構造は、円形、矩形或いは多角形に形成することができる。或いはまた、縞状の構造も考えられる。
【００４２】
一方の埋込み層１１と他方を接続領域１６とがエピタキシャル層１０のいわゆる部分領域１０’を包囲している。
【００４３】
この部分領域１０’には円板表面１２にベース領域１３が配置されている。このベース領域１３はこの実施例ではｐ形にドープされ、ウエル状に形成されている。さらに、ベース領域１３の内部に円板表面１２に接してこれと反対の導電形のウエル状のエミッタ領域１４が配置されている。
【００４４】
エミッタ領域１４は典形的には５×１０19ｃｍ-3のドーピング濃度を持っているている。エミッタ領域のウエルはその場合約１μｍ半導体基板７に入り込んでいる。ベース領域１３は典形的には１０16ｃｍ-3乃至１０17ｃｍ-3のドーピング濃度を持ち、そのウエルは約２．５μｍの深さを持っている。
【００４５】
図２には、ＥＳＤ保護構造の等価回路が断面で概略的に示されている。その場合、エミッタ領域１４、ベース領域１３及び埋込み層１１はそれぞれ保護トランジスタＴのエミッタ、ベース及びコレクタを形成している。図２の保護トランジスタＴは活性的には制御されていない。この場合、保護素子６はダイオードを接続した保護トランジスタＴとして実現されている。
【００４６】
純粋に縦形のＥＳＤ保護素子において、保護トランジスタの動作電圧は代表的にはベース領域とその直ぐ下に配置されているコレクタ領域もしくは埋込み領域１１との距離ｄにより生ずる。この発明による、いわゆる準縦形ＥＳＤ保護構造ではコレクタ領域をベース領域に対して相対的に横方向にずらせることによりこの距離ｄが拡大される。これによりこのＥＳＤ保護素子の動作電圧がそれに対応して増大する。
【００４７】
それ故、この発明のＥＳＤ保護構造において、ウエル状のベース領域１３と埋込み層のリング構造とは、ベース領域１３のウエルの外縁が埋込み層１１の内縁に対して横方向にずれているように配置されていることが重要である。この横方向のずれは距離ｄ１で示されている。
【００４８】
ベース領域１３は接続領域１６から第二の距離ｄ２だけ隔てられているように部分領域１０’に配置されている。この第二の距離ｄ２はその場合横方向の寄生ｐｎダイオードが部分領域１０’の縁部範囲にあるような大きさに選ばれる。一般的にはこの距離は２０μｍより大きい。
【００４９】
ベース領域１３とエミッタ領域１４とはこの例ではウエル状に形成されている。しかしながら、Ｖ状、Ｕ状、トレンチ状或いは同様な構造も考えられる。これらの領域１３、１４は好ましくは拡散或いはイオン注入により半導体基板７に作り込まれる。しかしながら、その他の製造方法、例えば蒸着等も考えられる。
【００５０】
ベース領域１３と接続領域１６とは通常の電極１７、１８を介して円板表面１２に接触されている。その場合、それぞれエミッタ領域１４の第一の接触電極１７が第二の電位線３、従って基準接地電位に接続されている。接続領域１６の第二の接触電極１８は端子パッド５に接続されている。
【００５１】
さらに、図２にはバッファ領域１５が設けられている。これは円板の表面１２から全エピタキシャル層１０を通って半導体基板７にまで延びている。この例ではバッファ領域１５は二酸化シリコンからなっている。バッファ領域１５は、しかしながら、他の通常のバッファ材料、例えば高くドープされたポリシリコン、窒化シリコン等により形成することもできる。バッファ領域１５は通常ＥＳＤ保護構造を半導体集積回路１もしくは半導体チップに対して遮蔽もしくは隔離する機能を持っている。
【００５２】
バッファ領域１５はｐ+ 形にドープされたポリシリコンからなるのが特に有利である。この場合、順方向の極性のｐｎダイオードが、埋込み層１１とｐ形にドープされた基板７との間で、例えば負のパルスを導くために利用される。この負のパルスはその場合ｐ+ 形にドープされたバッファ領域１５介して導かれる。
【００５３】
代表的には、埋込み層１１の横方向断面積は接続領域１６の対応する横方向断面積より大きい。
【００５４】
以下にこの発明によるＥＳＤ保護構造の作用を詳細に説明する。
端子パッド５を介して異常信号が侵入し、この異常信号が保護トランジスタＴのスイッチング閾値を越えると、ダイオード接続に接続された保護トランジスタＴのｐｎ接合における空間電荷領域が崩壊する。これにより保護トランジスタが動作する。それ故、端子パッド５から、接続領域１６、埋込み層１１、ベース領域１３を経由してエミッタ領域１４、従って第二の電位線３に至る電流通路が生ずる。異常信号はそれゆえ第二の電位線３に導かれて、半導体集積回路１には達しない。
【００５５】
埋込み層１１と端子パッド５との間に陽極領域が配置されるのもまた有利である。この場合、ＥＳＤ保護素子６はＩＧＢＴ或いはサイリスタとして形成される。
【００５６】
保護トランジスタのベース幅を適当に選定することによりさらに能動保護素子の動作電圧を設定することができる。
【００５７】
この発明はマイクロコントローラ、半導体メモリ或いはロジック素子におけるＥＳＤ保護素子６として使用する場合に特に有利である。
【００５８】
半導体集積回路並びにこれに付属するＥＳＤ保護素子はその場合好ましくはバイポーラに形成され、並びにスマート・パワー・テクノロジーで製造される。しかしながら、半導体集積回路１並びにＥＳＤ保護回路がＣＭＯＳテクノロジーで製造されているときもまた、特に有利である。
【００５９】
図３は図２に示された構造の良好な改良例を示す。この場合、ベース領域１３のウエルには同一導電形の高ドープの接触領域１９’、１９’’が配置されている。その他に、ベース領域１３のウエルには複数のエミッタ領域１４が設けられている。
【００６０】
その他に、部分領域１０’には第二の接続領域２０が設けられている。この第二の接続領域２０は、第一の接続領域１６と同様に、円板表面１２から半導体基板７にまで延びて埋込み層１１に接続されている。第二の接続領域２０はこの例では接続領域１６に囲まれる部分領域１０’の中にある。この第二の接続領域２０は接続領域１６から隔てられて配置され、反対の導電形の非常に高いドーピング濃度を持っている。この例では第二の接続領域２０は典形的には１×１０20ｃｍ-3のドーピング濃度をもってｐ+ にドープされている。
【００６１】
第二の接続領域２０は円板表面１２に接触領域１９’’’を備えている。この接触領域１９’’’は接続導体２１を介してベース領域１３の対応する接触領域１９’に接続されている。ベース領域１３のその他の接触領域１９’’は接続導体を介してエミッタ領域１４、従って第二の電位線３の第二の供給電位に接続されている。
【００６２】
接触領域１９’、１９’’、１９’’’は１０20ｃｍ-3の典形的なドーピング濃度を持っている。そのドーピング濃度分布は半導体基板７に約０．５μｍ〜１μｍ入り込んでいる。
【００６３】
図３に示された構造に対しては、保護トランジスタＴ並びにダイオードＤと抵抗Ｒとを備えた、図１で示されたＥＳＤ保護素子６の等価回路がそのベース制御に適用される。分かり易くするために、図３ではこの等価回路は記入されていない。ただ、集積抵抗Ｒ及び集積ダイオードＤの位置が図３に示されている。
【００６４】
集積抵抗Ｒは、所定の配線では、隣接した接触領域１９’、１９’’の間のベース領域１３におけるドーピング濃度から生ずる。さらに、図３においてはそれぞれ第二の接続領域２０と埋込み層１１との間に集積ダイオードＤが示されている。このダイオードＤと抵抗Ｒとはそれゆえ保護トランジスタＴのベースを制御する。
【００６５】
以下に図３に示された構成の作用を詳細に説明する。
端子パッド５を介して異常信号、例えば電流パルスが侵入し、この電流パルスがダイオードＤの動作閾値を越えると、このダイオードＤのｐｎ接合における空間電荷領域が崩壊し、保護トランジスタＴのベースが制御される。ベース電流が充分に高いと、保護トランジスタＴは動作する。それ故、端子パッド５から、接続領域１６、埋込み層１１を経由し、さらに部分領域１０’及びベース領域１３を経由してエミッタ領域１４、従って第二の電位線３に達する電流通路ができる。このような異常信号はそれゆえ半導体集積回路１には達せず、電位線２、３の１つを介して導かれる。
【００６６】
図２に示されたＥＳＤ構造とは異なり、図３においては集積ダイオードＤ並びに集積抵抗Ｒを介して活性的なベース制御が行われる。ダイオードＤの動作閾値は第二の接続領域２０のドーピング濃度によって設定される。それ故、第二の接続領域２０のドーピング濃度を適当に選ぶことによって、並びにベース領域１３のドーピング濃度を介して保護トランジスタＴの制御感度が設定される。
【図面の簡単な説明】
【図１】ＥＳＤ保護素子を直列接続した公知の半導体集積回路の回路図。
【図２】半導体システムにこの発明によるＥＳＤ保護構造を実現するための概略図。
【図３】半導体システムにこの発明によるＥＳＤ保護構造の好ましい実施例を実現するための概略図。
【符号の説明】
１    半導体集積回路
２    第一の電位線
３    第二の電位線
４    接続導体
５    端子パッド
６    （ＥＳＤ）保護素子
７    半導体基板
８    円板の裏面
９    基板表面
１０    エピタキシャル層
１０’  エピタキシャル層の部分領域
１１    埋込み層
１２    円板の表面
１３    ベース領域
１４    エミッタ領域
１５    バッファ領域
１６    接続領域
１７    第一の接触電極
１８    第二の接触電極
１９’、１９’’、１９’’’    接触領域
２０    第二の接続領域
ｄ      縦形ＥＳＤ保護素子におけるベース領域とコレクタ領域との距離
ｄ１    準縦形ＥＳＤ保護素子におけるベース領域とコレクタ領域との横方向のずれ
ｄ２    ベース領域と接続領域との間の距離
Ｄ      集積ダイオード
Ｒ      集積抵抗
Ｔ      （ＥＳＤ）保護トランジスタ
ＶＣＣ    第一の供給電位
ＶＳＳ    第二の供給電位
【図１】
0003805534.tif 000002
【図２】
0003805534.tif 000003
【図３】
0003805534.tif 000004