(57)【特許請求の範囲】
【請求項１】
ラインイメージセンサ、該ラインイメージセンサからの画像信号出力をデジタル画像データへ変換するＡＤコンバータを少なくとも含む画像処理回路と、前記デジタル画像データを低振幅シリアル差動信号に変換し出力するシリアル信号変換回路と、前記画像処理回路及びシリアル信号変換回路を動作させるクロックを発生する動作クロック発生回路を備えた画像読取装置において、前記動作クロック発生回路は、基準クロック及び該基準クロックに所定の周波数変調をかけた変調クロックを発生し、発生した変調クロックを前記画像処理回路に出力し、基準クロックを前記シリアル信号変換回路に出力するようにしたことを特徴とする画像読取装置。
【請求項２】
ラインイメージセンサ、該ラインイメージセンサからの画像信号出力をデジタル画像データへ変換するＡＤコンバータを少なくとも含む画像処理回路と、前記デジタル画像データを低振幅シリアル差動信号に変換し出力するシリアル信号変換回路と、前記画像処理回路及びシリアル信号変換回路を動作させるクロックとして基準クロックに所定の周波数変調をかけた変調クロックを発生する動作クロック発生回路を備えた画像読取装置において、前記シリアル信号変換回路は、入力データを処理単位データ毎にデータのビットの並びをＬＳＢ側とＭＳＢ側を入れ替えてシリアル変換するようにしたことを特徴とする画像読取装置。
【請求項３】
ラインイメージセンサ、該ラインイメージセンサからの画像信号出力をデジタル画像データへ変換するＡＤコンバータを少なくとも含む画像処理回路と、前記デジタル画像データを低振幅シリアル差動信号に変換し出力するシリアル信号変換回路と、前記画像処理回路及びシリアル信号変換回路を動作させるクロックとして基準クロックに所定の周波数変調をかけた変調クロックを発生する動作クロック発生回路を備えた画像読取装置において、前記シリアル信号変換回路は、入力データをビット単位で多重化してシリアル変換するようにしたことを特徴とする画像読取装置。
【請求項４】
請求項３に記載された画像読取装置において、前記多重化を入力データのＭＳＢ側のビット部分に行うようにしたことを特徴とする画像読取装置。
【請求項５】
請求項１乃至４のいずれかに記載された画像読取装置を備えたことを特徴とする画像処理装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、スキャナ、デジタル複写機、ファクシミリ等の画像処理装置に適用し得る画像読取装置に関し、より詳細には、読み取り画像データの処理に用いる駆動クロックによる放射ノイズを低減化しつつ処理画像データの伝送エラーを軽減し、画像データの品質を向上させるようにした画像データの処理技術に関する。
【０００２】
【従来の技術】
原稿等の対象画像を走査光学系によりラインイメージセンサ上に結像して光電変換・画像処理する画像読取装置は、従来から知られており、従来の画像読取装置では、画像の光電読み取り、及び読み取った画像信号を利用可能な形態のデータに変換・処理するために一連の画像データ処理を行う。
この一連の画像データ処理は、全体を統括するＣＰＵの制御下で同期をとりながら処理が進められる。そのため、ＣＰＵはタイミングジェネレータを制御し基準発振器により発生される基準クロックに基づいてそれぞれの変換・処理回路を駆動するために用いる動作クロックを発生させる。従って、タイミングジェネレータで発生された各動作クロックによる基準クロックの高調波が放射ノイズとして無視できないレベルで発生してしまう場合があり、こうした放射ノイズの低減化が求められている。
【０００３】
かかる放射ノイズへの対策として、基準クロックを周波数変調し、変調したクロックを基準として各タイミング信号を発生させることにより放射ノイズの低減化を図る方式が考えられている。
図８は、この方式を採用する低放射ノイズ画像読取装置の画像データ処理回路の先行技術の１例を示すものである。
この画像データ処理回路は１つの基板上に搭載され、図８に示すように、ＣＣＤリニアイメージセンサ（或いはＣＣＤラインイメージセンサ、以下「ＣＣＤ」と記す）１、ＳＨ（サンプルホールド）＆ラインクランプ（又は画素クランプ）２１とＧＣＡ（ゲインコントロールアンプ）２２とＤＲＶ（ドライバー）＆ラインクランプ２３からなるアナログ信号処理回路２、ＡＤＣ（アナログ デジタルコンバータ）３及びＬＶＤＳ（Low Voltage Differential Signals：低振幅シリアル差動変換）回路４、基準発振器６、ジター発生回路７′及びタイミングジェネレータ５を備えている。
図８に示す先行例は、２系統の出力(even,odd）を持つＣＣＤ１の出力信号に対して、その交流結合後の直流電位をＳＨ＆ラインクランプ２１によりサンプルホールドし信号の変動を抑え、ライン毎に電位をクランプし信号を規定する。ＳＨ＆ラインクランプ２１の画像信号出力をＧＣＡ２２によりＡＤＣ３のダイナミックレンジに出力振幅を合わせ、更にＧＣＡ２２によって生じたオフセット分をＤＲＶ＆ラインクランプ２３による再度のラインクランプにより吸収し、ＤＲＶによりＡＤＣ３を駆動する。更に、ＡＤＣ３の出力はＬＶＤＳ回路４により、低振幅のシリアル差動信号に変換され基板外に出力される。
また、これらの各変換・処理回路はタイミングジェネレータ５により作られるタイミング信号により動作が制御される。なお、タイミングジェネレータ５は基準発振器６の出力（ＲＥＦ＿ＣＫ）を基に、ジター発生回路７′によりジターを持たせた（周波数変調された）クロック（ＪＩＴ＿ＣＫ）を基準として、各変換・処理回路を動作させるタイミング信号を生成している。
【０００４】
図１０はＬＶＤＳ回路４のドライバー側の回路の構成を例示する。また、図１１は図１０に示すＬＶＤＳのドライバー側回路中の各部の信号のタイミングチャートを示す。
この回路は図１０に示すように、シリアルに変換するビット数に応じたクロック周波数逓倍率を持つクロック発生部４２と、パラレル入力された信号をシリアル信号に変換するパラシリ変換部４１からなる。
クロック発生部４２は入力クロックＣＫＩを基にして、パラシリ変換部４１の動作クロックを生成するとともに、パラシリ変換部４１からのシリアルデータ伝送の出力にタイミングを合わせて、タイミングクロックＳＣＫを次段（レシーバ側）に出力する。このため、ＰＣ（フェーズコンパレータ）４２１、ＬＰ（ループフィルタ）４２３、ＶＣＯ（電圧制御オシレータ）４２２、８ＳＰ（８ビットのシリパラ変換回路）４２４、７ＮＯＲ４２５、４ＮＯＲ４２６、１ＬＨ（１ビットのラッチ）４２７及び出力バッファ４２８を構成要素として備える。
また、パラシリ変換部４１は入力されるパラレルデータＤＩ７：０をクロック発生部４２からの動作クロック（ＬＣＫ、ＣＬＫ）に従ってシリアルデータＳＤＯに変換、次段（レシーバ側）に伝送出力する。このため、８ＬＨ（８ビットのラッチ）４１１、８ＰＳ（８ビットのパラシリ変換回路）４１２及び出力バッファ４１３を構成要素として備える。
【０００５】
上記ＬＶＤＳドライバーの動作を図１１のタイミングチャートを参照して説明する。
先ず、パラシリ変換部４１に入力されるパラレルデータＤＩ７：０をクロック発生部４２に入力されるクロックＣＫＩを基にして生成されたラッチクロックＬＣＫに従い８ＬＨ４１１にラッチする。
次に８ＬＨ４１１にラッチし出力されるデータＤＩ７：０を８ＰＳ４１２に入力し、クロックＣＫＩを基にして生成された動作クロックＣＬＫによりシリアルデータＳＤＯに変換し、出力する。この場合、８ＰＳ４１２を動作させるクロックＣＬＫは、入力されるパラレルデータが８ビットのデータであるから入力クロックＣＫＩを８倍した周波数逓倍率を持つ動作クロックであり、これをＰＣ４２１、ＬＰ４２３及びＶＣＯ４２２で構成されるＰＬＬ回路から出力させるようにする。この後、８ＰＳ４１２から出力されるシリアルデータＳＤＯは、出力バッファ４１３を介し、ＳＤ＋／−としてレシーバ側に送信される。
また、クロック発生部４２はパラシリ変換部４１へ動作クロックを出力する動作と並行して、パラシリ変換部４１におけるパラレルデータ単位の入出力動作に同期したタイミングクロックＳＣＫを１ＬＨ４２７で生成し、出力バッファ４２８を介し、ＳＣ＋／−としてレシーバ側に送信する。
【０００６】
図１２はＬＶＤＳ回路４のレシーバー側の回路の構成を例示する。また、図１３は図１２に示すＬＶＤＳのレシーバー側回路中の各部の信号のタイミングチャートを示す。
この回路は図１２に示すように、パラレルに変換するビット数に応じたクロック周波数逓倍率を持つクロック発生部８２と、シリアル入力された信号をパラレル信号に変換するシリパラ変換部８１からなる。
クロック発生部８２はＬＶＤＳドライバーからＳＣ＋／−として送信され、入力バッファ８２８を介して入力されるタイミングクロックＣＫＩを基にして、シリパラ変換部８１の動作クロックを生成するとともに、シリパラ変換部８１からのパラレルデータの出力にタイミングを合わせて、タイミングクロックＣＫＯを次段の処理回路に出力する。このため、ＰＣ（フェーズコンパレータ）８２１、ＬＰ（ループフィルタ）８２３、ＶＣＯ（電圧制御オシレータ）８２２、８ＳＰ（８ビットのシリパラ変換回路）４２４、８ＳＰ［１］（８ビットのシリパラ変換回路）８２４、７ＮＯＲ８２５、４ＮＯＲ８２６及び１ＬＨ（１ビットのラッチ）８２７を構成要素として備える。
また、シリパラ変換部８１はＬＶＤＳドライバーからＳＤ＋／−として送信され、入力バッファ８１３を介して入力されるシリアルデータＳＤＩをクロック発生部８２からの動作クロック（ＣＬＫ、ＣＫＯ）に従ってパラレルデータＤＯ７：０に変換、次段の処理回路に出力する。このため、８ＳＰ［２］（８ビットのシリパラ変換回路）８１１及び８ＬＨ（８ビットのラッチ）８１２、を構成要素として備える。
【０００７】
上記ＬＶＤＳレシーバーの動作を図１３のタイミングチャートを参照して説明する。
先ず、シリパラ変換部８１に入力されてくるシリアルデータＳＤＩを、クロック発生部８２に入力されるクロックＣＫＩを基にして生成された動作クロックＣＬＫに従い８ＳＰ［２］８１１のレジスタに順次シフトさせ、パラレルデータに展開する。この場合、８ＳＰ［２］８１１においてシフト動作をさせるクロックＣＬＫは、入力されるパラレルデータが８ビットのデータであるからそのビット数に応じて入力クロックＣＫＩを８倍した周波数逓倍率を持つ動作クロックであり、これをＰＣ８２１、ＬＰ８２３及びＶＣＯ８２２で構成されるＰＬＬ回路から出力させるようにする。
次に、８ＳＰ［２］８１１で展開され、その出力Ｄ０〜７に現れるパラレルデータＤＩ０〜７を８ＬＨ８１２に入力し、クロックＣＫＩを基にして生成された動作クロックＣＫＯによりラッチし、それを出力パラレルデータＤＯ７：０とし、後続する処理段に出力される。
また、クロック発生部８２はシリパラ変換部８１へ動作クロックを出力する動作と並行して、シリパラ変換部８１におけるパラレルデータ単位の入出力動作に同期したタイミングクロックＣＫＯを１ＬＨ８２７で生成し、後続する処理段に出力する。
【０００８】
【発明が解決しようとする課題】
上記のＬＶＤＳ回路を含む読み取り画像データ処理回路において、図８に示したように、この処理回路全体をジターを持たせたクロックを基準に動作させており、このため、放射ノイズのスペクトルが拡散され、放射ノイズ強度が低くなり、低放射ノイズの画像読み取りが出来る。
しかしながら、発生するクロックのタイミングがジターの変調幅で変動することになり、誤動作を起こすことがある。図９は、図１の回路における信号のタイミングチャートを示し、同図の各信号線図に斜線が書き込まれているが、この期間がジターの変動幅を表している。図９に示すように、ＬＶＤＳ回路４に入力されるパラレルデータ（Ｄａｄ_ｅ，Ｄａｄ_ｏ）および動作クロックＡＤＣＬＫはいずれもは、ジターによる変動幅を持つので、ＬＶＤＳ回路４により変換され出力されるシリアルデータ（ＤＩｖ_ｅ，ＤＩｖ_ｏ）および内部逓倍クロック（Ｉｖ_ｃｌｋ）もジターによる変動幅を持つことになる。従って、出力されるシリアルデータとＬＶＤＳ内部逓倍クロックとのタイミングマージンが小さくなり、場合によってはデータ伝送エラーが発生してしまう。
本発明は、低放射ノイズの画像データ処理回路を有する画像読取装置における上述の従来技術の問題点に鑑みてなされたものであって、その目的は、放射ノイズを抑えつつ、データ伝送エラーを抑制し得、或いはエラーの影響を軽減し得る読み取り画像データの処理を行うことにより画像データの品質を向上させることを可能とした画像読取装置及び該画像読取装置を備えた画像処理装置（例えば、スキャナ、デジタル複写機、ファクシミリ等）を提供することにある。
【０００９】
【課題を解決するための手段】
請求項１の発明は、ラインイメージセンサ、該ラインイメージセンサからの画像信号出力をデジタル画像データへ変換するＡＤコンバータを少なくとも含む画像処理回路と、前記デジタル画像データを低振幅シリアル差動信号に変換し出力するシリアル信号変換回路と、前記画像処理回路及びシリアル信号変換回路を動作させるクロックを発生する動作クロック発生回路を備えた画像読取装置において、前記動作クロック発生回路は、基準クロック及び該基準クロックに所定の周波数変調をかけた変調クロックを発生し、発生した変調クロックを前記画像処理回路に出力し、基準クロックを前記シリアル信号変換回路に出力するようにしたことを特徴とする画像読取装置である。
【００１０】
請求項２の発明は、ラインイメージセンサ、該ラインイメージセンサからの画像信号出力をデジタル画像データへ変換するＡＤコンバータを少なくとも含む画像処理回路と、前記デジタル画像データを低振幅シリアル差動信号に変換し出力するシリアル信号変換回路と、前記画像処理回路及びシリアル信号変換回路を動作させるクロックとして基準クロックに所定の周波数変調をかけた変調クロックを発生する動作クロック発生回路を備えた画像読取装置において、前記シリアル信号変換回路は、入力データを処理単位データ毎にデータのビットの並びをＬＳＢ側とＭＳＢ側を入れ替えてシリアル変換するようにしたことを特徴とする画像読取装置である。
【００１１】
請求項３の発明は、ラインイメージセンサ、該ラインイメージセンサからの画像信号出力をデジタル画像データへ変換するＡＤコンバータを少なくとも含む画像処理回路と、前記デジタル画像データを低振幅シリアル差動信号に変換し出力するシリアル信号変換回路と、前記画像処理回路及びシリアル信号変換回路を動作させるクロックとして基準クロックに所定の周波数変調をかけた変調クロックを発生する動作クロック発生回路を備えた画像読取装置において、前記シリアル信号変換回路は、入力データをビット単位で多重化してシリアル変換するようにしたことを特徴とする画像読取装置である。
【００１２】
請求項４の発明は、請求項３に記載された画像読取装置において、前記多重化を入力データのＭＳＢ側のビット部分に行うようにしたことを特徴とするものである。
【００１３】
請求項５の発明は、請求項１乃至４のいずれかに記載された画像読取装置を備えたことを特徴とする画像処理装置である。
【００１４】
【発明の実施の形態】
本発明を添付する図面とともに示す以下の実施例に基づき説明する。
図１は、本発明による低放射ノイズ画像読取装置の画像データ処理回路の一実施例の構成を示す。なお、上記先行例（図８）と同一の構成要素については、同一参照番号及び呼称を用い、その説明については先行例を参照することとする。
図１において、ＣＣＤ１、アナログ処理回路２及びＡＤＣ３までの読取画像データの処理は従来技術と同様にジター発生回路７によりジターを持たせたクロックに基づいてタイミングジェネレータ５で発生されたタイミング信号によってその動作が遂行される。
先行例との相違は、先行例においてＡＤＣ３に後続するＬＶＤＳ回路への動作クロックに対してもジターを持たせたクロックを入力していたが、本実施例のＬＶＤＳ回路においては、ジター発生回路で変調をかけずに、即ちジターを持たせないクロック（ＬＶＣＬＫ）により動作させるようにする。
【００１５】
図２は、図１の回路における信号のタイミングチャートを示し、同図のＬＶＤＳ回路４に入力されるパラレルデータ（Ｄａｄ_ｅ，Ｄａｄ_ｏ）およびＡＤＣ３の変換クロックＡＤＣＬＫはいずれもジターによる変動幅を持ち、信号線図に斜線が書き込まれているが、ＬＶＣＬＫはジターによる変動幅を持たない。図２に示すように、ＬＶＣＬＫと変換クロックＡＤＣＬＫの関係は、ＬＶＣＬＫがＡＤＣＬＫのジターの中心で変化するＡＤＣＬＫと逆位相のジターのないクロックであるから、このＬＶＣＬＫによりＬＶＤＳ回路において、Ｄａｄ_ｅ，Ｄａｄ_ｏのジターの影響の出ない、データの変化点の中央がラッチされることになる。従って、一連の画像データ処理において、ＬＶＤＳ回路以降の処理は全体で基準クロックにジターがない場合と同様に、充分なタイミングマージンで動作することが可能となり、先行例において起きる可能性がある伝送エラーを無くすことができる。
【００１６】
次に、低放射ノイズ画像読取装置の画像データ処理回路の他の実施例について説明する。
この実施例は、ＬＶＤＳ回路の構成に特徴が有り、ジターを持たせたクロックに基づいて発生されたタイミング信号によって動作される画像読取装置の一連の画像データ処理回路の一つであるＬＶＤＳ回路に好適に実施し得る（例えば、先行例として示した図８のＬＶＤＳ回路に適用し得る）で、先行例において起こり得るジターによる伝送エラーの影響を軽減化することを目的とするものである。
図３は本実施例のＬＶＤＳ回路のドライバー側の回路の構成を例示する。
図４は本実施例のＬＶＤＳ回路のレシーバー側の回路の構成を例示する。
また、図５は、図３及び図４に示すＬＶＤＳ回路中の各部の信号のタイミングチャートを示す。
【００１７】
ドライバー側の回路は、図３に示すように、８ＬＨ＿Ａ４０１、８ＬＨ＿Ｂ４０２（それぞれ、出力イネーブル可能な８ビットのラッチ）、ＦＦ（フリップフロップ）４０３、及びＬＶＤＳ  ＤＲＶ（８ビットのパラシリ変換部を２系統持つＬＶＤＳドライバー）４０４からなる。
また、レシーバー側の回路は、図４に示すように、ＬＶＤＳ  ＲＥＣ（８ビットのシリパラ変換部を２系統持つＬＶＤＳレシーバー）８０１および８ＬＨ＿Ａ８０２、８ＬＨ＿Ｂ８０３（それぞれ出力イネーブル可能な８ビットのラッチ）からなる。
【００１８】
上記ＬＶＤＳ回路（ドライバー及びレシーバー）のより詳細な構成とともに、その動作を図５のタイミングチャートを参照して説明する。
先ず、ドライバー回路に入力されるパラレルデータＤＩ７：０は、８ＬＨ＿Ａ４０１の入力端子Ｄ７：０に接続されるとともに８ＬＨ＿Ｂ４０２の入力端子Ｄ０：７にも接続され、つまり上位と下位のビットを反転してそれぞれのラッチ入力となされる。
また、ＦＦ４０３は、入力クロックＣＫＩを分周した信号をＱ，ＱＢから出力し、それぞれを８ＬＨ＿Ａ８０２、８ＬＨ＿Ｂ８０３のＯＥに入力することにより、１クロック毎に交互に８ＬＨ＿Ａ８０２、８ＬＨ＿Ｂ８０３のラッチ出力をイネーブルとする。
８ＬＨ＿Ａ８０２、８ＬＨ＿Ｂ８０３のそれぞれの出力Ｑ７：０がＬＶＤＳ  ＤＲＶ４０４の入力Ｄ０７：００に対し並列に接続されており、ＯＥ信号が“Ｈ”の時出力が有効となり、“Ｌ”の時ハイインピーダンスとなって出力が無効となる。この動作によって、ＬＶＤＳ  ＤＲＶ４０４の入力Ｄ０７：００は、１クロック毎に入力パラレルデータＤＩ７：０のＭＳＢ側とＬＳＢ側が入れ替わったデータ入力となる。
また、８ＬＨ＿Ａ８０２のＯＥ信号（ＦＦ４０３のＱ出力）がＬＶＤＳ  ＤＲＶ４０４のＤ１７：１０にも入力されている。
８ＬＨ＿Ａ８０２、８ＬＨ＿Ｂ８０３にラッチされたＭＳＢ側とＬＳＢ側が入れ替わったデータがＣＫＩの１クロック毎に交互にＬＶＤＳ  ＤＲＶ４０４の入力Ｄ０７：００に入力されると同時に、８ＬＨ＿Ａ８０２のＯＥ信号がＬＶＤＳＤＲＶ４０４のＤ１７：１０に入力され、これらの入力データをそれぞれＬＶＤＳ  ＤＲＶ４０４が持つ２系統の８ビットパラシリ変換部により変換し、図５に示すようなシリアルデータＳＤＯ＋／−及び８ビットよりなるシリアルデータの単位で“Ｈ”と“Ｌ”を繰り返すデータＳＤ１＋／−をレシーバ側に送信する。
また、この回路の動作クロックとして入力されたタイミングクロックＣＫＩをＬＶＤＳ  ＤＲＶ４０４にも入力し、このクロックに基づいてタイミングクロックＳＣ＋／−を生成し、これをシリアルデータＳＤＯ＋／−及びデータＳＤ１＋／−出力に同期した動作クロックとしてレシーバ側に送信する。
【００１９】
ドライバ回路から送信されてくるデータＳＤＯ＋／−、ＳＤ１＋／−及びタイミングクロックＳＣ＋／−を受け取るレシーバ回路では、ドライバー側のＤ０７：００に対応するシリアルデータＳＤＯ＋／−及びＤ１７：１０に対応するシリアルデータＳＤ１＋／−は、それぞれレシーバー側でＬＶＤＳ  ＲＥＣ８０１が持つ２系統の８ビットのシリパラ変換部によりパラレルデータＤ０７：００及びＤ１７：１０に変換された後、Ｄ０７：００は８ＬＨ＿Ａ８０２、８ＬＨ＿Ｂ８０３に並列に入力されるとともに、Ｄ１７：１０はそのうちのＤ１７が８ＬＨ＿Ａ８０２のＯＥに、Ｄ１７の反転信号が８ＬＨ＿Ｂ８０３のＯＥに入力される。８ＬＨ＿Ａ８０２及び８ＬＨ＿Ｂ８０３の出力は、８ＬＨ＿Ａ８０２のＱ７がＤＯ７に、以降データ順にＱ０がＤＯ０となるように接続し、又８ＬＨ＿Ｂ８０３のＱ０がＤＯ７に、以降データ順にＱ７がＤＯ０となるように接続する。一方、Ｄ１７が“Ｈ”の時は８ＬＨ＿Ａ８０２の出力が有効となり、“Ｌ”の時は８ＬＨ＿Ｂ８０３の出力が有効となるので、ＤＯ７：０はドライバーへの入力データＤＩ７：０が復元される。つまり、ドライバー側で１クロック毎に入力パラレルデータＤＩ７：０のＭＳＢ側とＬＳＢ側が入れ替え、それをシリアルデータとして順に出力していたものをレシーバ側でまたＭＳＢ側とＬＳＢ側を入れ替えることにより元の並びのパラレルデータに戻すようにする。
上記したように、ＭＳＢ側とＬＳＢ側を入れ替えたシリアルデータにより伝送することにより、シリアルデータ中のビット順はＤＩｎ−１についてはｂｉｔ７／６／５／４／３／２／１／０の順に出力され、次のデータＤＩｎではｂｉｔ０／１／２／３／４／５／６／７の順に出力されるので、エラーが起きた場合に、最も影響の大きいＭＳＢ（ｂｉｔ７）が次のデータのＭＳＢと隣接しており、エラーが発生しても次のデータのＭＳＢに変わる可能性が高くなる。一般の画像データはＭＳＢの変化が少ないのでエラーが発生しても画像に与える影響を小さく抑えることが出来る。
【００２０】
次に、低放射ノイズ画像読取装置の画像データ処理回路の他の実施例について説明する。
この実施例は、ＬＶＤＳ回路の構成に特徴が有り、ジターを持たせたクロックに基づいて発生されたタイミング信号によって動作される画像読取装置の一連の画像データ処理回路の一つであるＬＶＤＳ回路に好適に実施し得る（例えば、先行例として示した図８のＬＶＤＳ回路に適用し得る）で、先行例において起こり得るジターによる伝送エラーの影響を軽減化することを目的とするものである。
図６は本実施例のＬＶＤＳ回路の構成を例示するもので、図中の（Ａ）はドライバー側を、又（Ｂ）はレシーバー側を示す。
また、図７は、図６に示すＬＶＤＳ回路中の各部の信号のタイミングチャートを示す。
ドライバー側の回路は、図６（Ａ）に示すように、ＬＶＤＳ  ＤＲＶ（１６ビットのパラシリ変換部を持つＬＶＤＳドライバー）４０７からなる。
また、レシーバー側の回路は、図６（Ｂ）に示すように、ＬＶＤＳ  ＲＥＣ（１６ビットのシリパラ変換部を持つＬＶＤＳレシーバー）８０７からなる。
【００２１】
上記ＬＶＤＳ回路（ドライバー及びレシーバー）のより詳細な構成とともに、その動作を図７のタイミングチャートを参照して説明する。
ＬＶＤＳ  ＤＲＶ４０７の入力パラレルデータはＤＩ７：０の８ビットであり、その中のＤＩ７：４は、それぞれＤ１５：１３、Ｄ１２：１０、Ｄ９：７、Ｄ６：４に接続され多重化されている。入力パラレルデータとともにその動作クロックとして入力されるタイミングクロックＣＫＩは、１６ビットのパラシリ変換動作のために逓倍され、動作クロックとして用いられる。
ＬＶＤＳ  ＤＲＶ４０７のパラシリ変換部により一部多重化された入力パラレルデータはシリアル変換され、変換されたシリアルデータは、図７に示すように、ｂｉｔ７／７／７／６／６／６／５／５／５／４／４／４／３／２／１／０の順に出力され、シリアルデータＳＤ＋／−としてレシーバ側に送信する。なお、この回路の動作クロックとして入力されたタイミングクロックＣＫＩをシリアルデータＳＤ＋／−出力に同期した動作クロックＳＣ＋／−として同時にレシーバ側に送信する。
【００２２】
ＬＶＤＳ  ＲＥＣ８０７では、ＬＶＤＳ  ＤＲＶ４０７から送信されてくるシリアルデータＳＤ＋／−を１６ビットのシリパラ変換部で１６ビットのパラレルデータＤ１５：０に変換する。変換動作は同時に送信されてくる動作クロックＳＣ＋／−によりタイミングをとって行う。変換部の１６ビットのパラレルデータ出力は、ｂｉｔ７／７／７／６／６／６／５／５／５／４／４／４／３／２／１／０となる。なお、最終的な出力データはＬＶＤＳ  ＲＥＣ８０７の出力のＤ１４をＤＯ７、Ｄ１１をＤＯ６、Ｄ８をＤＯ５、Ｄ５をＤＯ４、Ｄ３：０をＤＯ３：０として元の８ビットのパラレルデータに戻すようにする。
上記したように、ＤＩ７：４を多重化して１６ビット単位のシリアルデータとして送信したことにより、送信時に仮にエラーが発生してシリパラ変換が１ビットずれたとしても、ＤＯ７：４はシリアル信号中の隣接ビットも同じものなので結果としてＤＩ７：４と同じものが出力される。従って、ＭＳＢ側が多重化され、ジッタによりビットのエラーが発生したとしても復調されたデータにはエラーが含まれず、又ＬＳＢ側にエラーが起きても画像に与える影響は小さいので、全体として画像に与える影響を大きく軽減できる。
【００２３】
【発明の効果】
（１）  請求項１の発明に対応する効果
本発明によると、デジタル画像データを低振幅シリアル差動信号に変換し出力するシリアル信号変換回路（ＬＶＤＳ回路）以外のラインイメージセンサ、ＡＤコンバータを少なくとも含む画像処理回路の動作クロックはジターを持たせており、放射ノイズはクロックにジターを持たせない場合と比較し軽減され、ＬＶＤＳ回路はジターのない基準クロックで動作させているので低振幅シリアル差動信号によるビットエラーはクロックにジターを持たせない場合と同程度であり、データ伝送エラーの発生を抑制し、ＬＶＤＳ回路にもジターを持たせたクロックを用いた場合に比べ画質を良くすることができる。
（２）  請求項２の発明に対応する効果
本発明によると、ＬＶＤＳ回路が入力データを処理単位データ毎にデータのビットの並びをＬＳＢ側とＭＳＢ側を入れ替えてシリアル変換するようにしたことにより、低振幅シリアル差動信号中のＭＳＢが次のデータのＭＳＢと隣接しているのでクロックにジターを持たせて全体を動作させた場合に発生するジターによるビットエラー発生しても、次のデータのＭＳＢに変わる可能性が高くなり、一般の画像データはＭＳＢの変化が少ないといったことから、エラーが発生しても画像に与える影響を軽減することが出来る。
（３）  請求項３，４の発明に対応する効果
本発明によると、ＬＶＤＳ回路が入力データをビット単位で多重化、即ち時間領域で多重化してシリアル変換するようにしたことにより、送信時に仮にエラーが発生してシリパラ変換が１ビットずれたとしても、低振幅シリアル差動信号中の隣接ビットも同じものであるから、結果として同じデータが出力される可能性が高くなり、エラーになることが少なくなるので、画像に与える影響を軽減することが出来る。しかも、ＭＳＢ側を多重化することにより、より有効に影響を軽減化することができる。
（４）  請求項５の発明に対応する効果
請求項１〜４のいずれかに記載された画像読取装置を画像処理装置の構成要素として用いることにより、上記（１）〜（３）の効果をスキャナ、デジタル複写機、ファクシミリ等の画像処理装置において実現し、装置の高性能化を図ることができる。
【図面の簡単な説明】
【図１】  本発明による低放射ノイズ画像読取装置の画像データ処理回路の一実施例の構成を示す。
【図２】  図１に示すＡＤＣ及びＬＶＤＳ回路に係わる信号のタイミングチャートを示す。
【図３】  伝送エラーの影響の軽減化を図るＬＶＤＳのドライバー回路の実施例の構成を示す。
【図４】  伝送エラーの影響の軽減化を図るＬＶＤＳのレシーバー回路の実施例の構成を示す。
【図５】  図３、図４に示すＬＶＤＳ回路中の各部の信号のタイミングチャートを示す。
【図６】  伝送エラーの影響の軽減化を図るＬＶＤＳ回路の他の実施例の構成を示し、図中の（Ａ）はドライバー側を、又（Ｂ）はレシーバー側を示す。
【図７】  図６に示すＬＶＤＳ回路中の各部の信号のタイミングチャートを示す。
【図８】  低放射ノイズ画像読取装置の画像データ処理回路の先行例の構成を示す。
【図９】  図８に示すＡＤＣ及びＬＶＤＳ回路に係わるジターの影響を受けた信号のタイミングチャートを示す。
【図１０】  図８に示すＬＶＤＳのドライバー回路の一構成例を示す。
【図１１】  図１０に示すＬＶＤＳのドライバー回路中の各部の信号のタイミングチャートを示す。
【図１２】  図８に示すＬＶＤＳのレシーバー回路の一構成例を示す。
【図１３】  図１２に示すＬＶＤＳのレシーバー回路中の各部の信号のタイミングチャートを示す。
【符号の説明】
１…ＣＣＤリニア（ライン）イメージセンサ、
２…アナログ処理回路、            ３…ＡＤコンバータ、
４…低振幅シリアル差動変換（ＬＶＤＳ）回路、
５…タイミングジェネレータ、      ６…基準発振器、
７，７′…ジター発生回路、      ４１…パラシリ変換部、
４２，８２…クロック発生部、      ８１…シリパラ変換部、
４０４，４０７…ＬＶＤＳ  ＤＲＶ（ドライバー）回路、
８０１，８０７…ＬＶＤＳ  ＲＥＣ（レシーバー）回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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