(57)【特許請求の範囲】
【請求項１】
それぞれ相補的な第１および第２のバイナリ出力電圧を示す第１および第２の出力端子を有する２安定回路構成要素と、
入力信号の予め決められた極性の遷移を上記２安定回路構成要素に選択的に接続し、現在の出力状態から相補的な出力状態へ上記２安定回路の状態変化を開始させるトリガ手段とからなり、上記状態変化は、上記第１および第２の出力端子の両方に、バイナリ出力電圧を変化せしめ、
上記トリガ手段は、
上記２安定回路構成要素の上記第１の出力における電圧で制御される第１のスイッチを介して基準電圧に選択的に接続される第１の端子を有する第１のコンデンサと、
上記２安定回路構成要素の上記第２の出力における電圧で制御される第２のスイッチを介して基準電圧に選択的に接続される第１の端子を有する第２のコンデンサとを含み、
上記第１および第２のコンデンサは各々、上記入力信号に接続された第２の端子を有し、上記２安定回路構成要素の予め決められたバイナリ状態を表わす予め決められた電圧で制御される上記第１および第２のスイッチのうちの一方は、上記入力信号の上記遷移を上記２安定回路構成要素に接続するトグルフリップフロップ回路。
【請求項２】
請求項１記載のトグルフリップフロップ回路において、前記２安定回路構成要素は、第１および第２のインバータからなり、各インバータは、入力端子および出力端子を有し、各インバータの出力端子は、他のインバータの入力端子に接続され、上記各インバータの出力端子は、上記２安定回路構成要素の上記出力端子の各々に対応しているトグルフリップフロップ回路。
【請求項３】
請求項２記載のトグルフリップフロップ回路において、前記トリガ手段は、さらに、前記予め決められた出力電圧を有する上記インバータのうちの一方のインバータの出力端子を前記基準電圧に接続し、それにより、前記予め決められた出力電圧を有しない前記インバータのうちの一方のインバータの上記入力端子に、バイナリ状態を切り換えさせる手段を含むトグルフリップフロップ回路。
【請求項４】
請求項３記載のトグルフリップフロップ回路において、前記接続する手段は、前記予め決められた極性の前記入力信号遷移に対応するパルス信号を受け取るスイッチを含むトグルフリップフロップ回路。
【請求項５】
請求項４記載のトグルフリップフロップ回路において、さらに、前記予め決められた極性の前記入力信号の遷移が前記接続する手段に影響を及ぼすのを禁止する手段を含むトグルフリップフロップ回路。
【請求項６】
請求項５記載のトグルフリップフロップ回路において、前記禁止する手段は、一定の印加電圧に応じて動作し、前記基準電圧への接続を提供するトランジスタを含むトグルフリップフロップ回路。
【請求項７】
請求項１記載のトグルフリップフロップ回路において、さらに、前記２安定回路構成要素を初期状態にリセットする手段を含むトグルフリップフロップ回路。
【発明の詳細な説明】
【０００１】
【関連出願】
本出願に関連する主題は、本出願と同日に出願された米国特許出願、すなわち、アール・サーペシュカー（R. Sarpeshkar ）による“スパイキングニューロン回路”、およびアール・ヘレラ（R. Herrera）とアール・サーペシュカー（R. Sarpeshkar ）による“スパイクトリガー式非同期有限状態マシン”において提案されている。これらの出願は、本出願の譲受人に譲渡されており、本出願における参照によりここに含まれる。
【０００２】
【発明の属する技術分野】
本発明は、電子回路に関し、特に、電子システムで用いられるデジタル構築ブロック回路として使用するための２安定回路に関する。さらに、本発明の実施例は、エッジトリガ式トグルフリップフロップ回路に関する。
【０００３】
【従来の技術及び発明が解決しようとする課題】
エッジトリガ式トグルフリップフロップを含むフリップフロップ回路は、カウンタ、パリティ検出器およびレジスタを含む多くのデジタルシステムにおいて構築ブロックとして使用されている。通常クロックと呼ばれる入力の各々の正／負エッジに応じて、フリップフロップはその状態を変える。すなわち、フリップフロップは、“０”から“１”にまたは“１”から“０”に切り換わる。
【０００４】
先行技術は、入力エッジが通過した後の一定の振動作用を避けるために多くの技術を使用していた。したがって、たとえば、従来のトグルフリップフロップは、トグル入力の各エッジが、フリップフロップが一度だけ状態を変えるために十分な時間を持つのにちょうど適する短時間の入力パルスを発生するように構成されている。この戦略は、パルスタイミングが高精度であることに頼っているので、信頼できないことがわかる。かけがえとして、２つの２安定素子が、しばしば、一方の２安定素子がクロック信号のある位相で書き込まれるが他方の２安定素子がその状態を保持し、次にその逆になるように、“マスター−スレーブ”帰還ループ形態に構成される。この第２の戦略は、信頼できるが、集積回路（ＩＣ）チップ実施における回路エリアの使用には役に立たない。なぜなら、これは、その動作のために２つの２安定素子と多数のロジックゲートを必要とする。
【０００５】
【課題を解決するための手段】
本発明は、先行技術の制限を克服し、その動作が信頼できると共に、ＩＣチップエリアのその使用が効率的な新規なエッジトリガ式フリップフロップ回路を提供する際の技術的進歩を達成する。本発明の実施例は、その動作のために、１つだけの２安定素子と、何か簡単なトランジスタレベルのロジックを使用する。
【０００６】
第１の実施例では、コンデンサが、供給線値に近い電圧まで交互に充放電され、また、少数のスイッチとの組み合わせで、予め決められた極性（たとえば、正の状態）の入力信号遷移に対してハイまたはローインピーダンスパスを提供し、それにより、２安定素子の状態遷移を開始できるスイッチへパルスを選択的に伝達する。
【０００７】
本発明の他の実施例は、種々の低電力応用に有用なことがわかっている縮小された電力条件を有するフリップフロップ回路を提供する。より詳細には、一対のパストランジスタ形態を使用し、入力信号に応じて（およびその相補信号）に応じたスイッチとして、２安定素子の出力端子に各コンデンサを接続するように動作する回路において、大きなスイッチングコンデンサの潜在的に高い電力消費が回避される。動作時、コンデンサの電圧は、入力信号が所定の状態（たとえば、ロー）になっている時に対応する出力電圧を追跡し、入力信号の他の状態（たとえば、ハイ）によりターンオフされた時に対応する電圧値を蓄積する。そして、コンデンサの電圧と選択された入力信号遷移は、２安定素子の遷移を効果的にトリガするのに使用される。
上記の要約された発明は、添付図面に鑑みて読まれる以下の詳細な説明の考察に基づいてより完全に理解される。
【０００８】
【発明の実施の形態】
図１は、本発明の教示に基づく第１の実施例の回路図である。図１およびこの詳細な説明のどこかほかの場所において、全てのｉおよびｘに関するトランジスタＭi およびコンデンサＣx は、種々の標準的な工程にしたがう製造に適する標準的なデザインからなる。好適には、ＣＭＯＳ  ＭＯＳＦＥＴデザインが使用されるが、特定の状況においては、ＰＭＯＳ、ＮＭＯＳ、ＣＭＯＳのどれか、またはこれらおよび他のタイプのデバイスの組み合わせを使用するのが有利である。標準的な実施に一致して、例示的なｐチャンネルデバイス（たとえば、Ｍ3 ）は、ゲートに“バブル”を含み、ゲートがソースに対して負になるとターンオンするデバイスを示す。また、正電源は、通常、回路図の上部に配置され、負電源は下部に配置される。（回路図の電源電圧は、ここではＶＤＤと呼ばれ、接地は基準電圧である。）そこで、ｐチャンネルデバイスのソースは上部にあり、ｎチャンネルデバイス（たとえば、Ｍ9 ）のソースは下部にある。一般的には、J. Rabaey, Digital Integrated Circuits, Prentice Hall, New Jersey, 1996やC. Mead, Analog VLSI and Neural Systems, Addison-Wesley, Reading MA, 1989,especially chapters 3 を参照されたい。
【０００９】
図１に戻ると、トランジスタＭ1 およびＭ3 はインバータを構成し、同様に、トランジスタＭ2 およびＭ4 はインバータもインバータを構成している。これら２つのインバータは、交差接続されて、ラッチと呼ばれることがある標準的な２安定回路を構成しており、このラッチは、出力ＱおよびＱb を提供するように整えられている。トランジスタＭ5 およびＭ6 は、ラッチの状態をそれぞれ‘１'（すなわち、ＶDDに非常に近いＱの電圧）または‘０'（接地に非常に近いＱの電圧）にセットするのに役立つ。トランジスタＭ5 およびＭ6 は、好適には、Ｍ3 またはＭ4 からの電流を圧倒するのに十分に大きいＷ／Ｌ比を有する。トランジスタＭ5 およびＭ6 は、ラッチを‘１'または‘０'状態にセットする際に互いに競争し、ラッチの強壮なセッティングは、Ｑs またはＱsb電圧の一方がほぼＶDDであり、他方がほぼ接地である場合に達成されることがわかる。
【００１０】
ラッチが、現在、‘１'状態（ＶDDに近いＱ）にある場合は、トランジスタＭ10が作動し、Ｑsbの電圧（コンデンサＣ1 の正側）は接地に放電され、さらに、Ｍ10は強く作動するので、Ｃ1 から入力Ｖinのどんな容量結合も弱くなる。対照的に、‘１'状態では、ノードＱb が接地に近いので、Ｍ11トランジスタは不作動になっており、Ｑs ノードは高インピーダンス状態になり、Ｃ2 （容量がＣ1 に近くなるように選択されている）から入力Ｖinのどんな容量結合も強くなる。したがって、‘１'状態では、入力からの正になるエッジは、Ｍ6 を作動させ、ラッチを‘０'にリセットする。
【００１１】
同様に、図１のラッチが‘０'状態（Ｑb の電圧がほぼＶDD）にある場合は、入力における正のエッジは、Ｍ5 を作動させ、ラッチを‘１'にリセットする。したがって、ラッチの状態は、Ｖinの正になるエッジのシーケンスに応じて‘１'と‘０'に切り換わる。ラッチは、状態が変わるやいなや、その状態を変えさせたＱs またはＱsbノードのどちらも不作動にし、したがって、状態変化が起きた後、両ノードを接地にリセットすることが注目されるべきである。図３Ａ〜Ｅを参照されたい。
【００１２】
トランジスタＭ9 およびＭ12は、好適には、負のエッジが入力から高いンピーダンスノードに接続される時はいつでも、ＱsbまたはＱs 電圧における大きな負の振幅が生じないように、一定電圧Ｖlkで弱くターンオンされている。図３Ｄおよび３Ｅに示されるように、入力信号Ｖinの負のエッジは、Ｑs またはＱsbノードにおいて小さな負のトランジェントを生じさせることは別として、回路上影響がない。
【００１３】
トランジスタＭ8 およびＭ7 は、非同期のクリア機能を実行し、クリア入力がほぼＶDD）の時はいつでも、フリップフロップの状態を‘０'にリセットする。クリア入力が能動の場合は、Ｍ7 はＱをゼロにリセットし、これは、Ｑb をハイにし、Ｑs をゼロにリセットする。一方、Ｍ8 は、Ｑsbをゼロにリセットする。
【００１４】
図２は、ＶDD＝３．３Ｖ、Ｖlk＝０．９Ｖ、Ｃ1 ＝Ｃ2 ＝０．１ｐＦによる０．５μｍ製造工程用に設計されたデバイスの場合の図１の回路の動作中に生じる波形を示す。入力Ｖinの正のエッジ毎に、出力Ｑは、トグルフリップフロップとして求められる通りに状態を変えることに注目されたい。他方の出力Ｑb は、Ｑの忠実な反転レプリカである。図３Ａ〜Ｅは、図２のように波形を表わしているが、さらに、Ｑs およびＱsbノードのふるまいを示す。正のエッジ毎に、Ｑs またはＱsbノードのうちの１つだけが作動することに注目されたい。負のエッジ毎に、ハイインピーダンスノードは、そのローインピーダンスノードよりも大きい負の振幅を受ける。それにもかかわらず、この負の振幅は、後続の正のエッジが到来した時に回路の状態変化が起こらないようにするに足る大きさではない。
【００１５】
いくつかのデザイン状況に関する図１の回路の潜在的な欠点は、結合コンデンサＣ1 およびＣ2 が、Ｑs およびＱsbノードにおける寄生容量による入力信号の望ましくない減衰を避けるために選ばれた望ましくなく高い値をとる場合に起こる。
【００１６】
図４は、その動作に使用される容量がより小さいため比較的低い電力消費を有する本発明の他の実施例を示す。この電力消費の減少は、通常、図１の回路に関してより高いトランジスタカウントと回路エリアを用いて達成される。
【００１７】
図４の回路において、浮動容量はない（全てのコンデンサは、一方の端子がＤＣ電圧、典型的には接地に接続されている）。典型的な実施例では、コンデンサは、明快に備えられていないが、寄生容量として発生する。図４のトグルフリップフロップの特定の非常に低い周波数動作に関しては、以下に説明するように、明示されたコンデンサを使用することができる。
【００１８】
図４において、トランジスタＭ41−Ｍ42およびＭ43−Ｍ44は、図１の回路のようにラッチを構成している。トランジスタＭ49−Ｍ410の並列接続体またはトランジスタＭ411−Ｍ412の並列接続体は、パストランジスタ形態を構成している。一般的には、たとえば、J. Rabaey, Digital Integrated Circuits, Prentice Hall, New Jersey, 1996, pp.410-422 を参照されたい。パストランジスタ形態は、電圧Ｖinおよびその相補電圧Ｖinb でゲートされ、Ｖinがローの時に導通スイッチとして作用する。相補信号Ｖinb は、当業者には容易にわかるように、簡単なＣＭＯＳインバータ（図示しない）にＶinを通過させることにより容易に得ることができる。
【００１９】
Ｖinがハイの場合、パストランジスタスイッチはターンオフされる。したがって、Ｑsbにおける電圧（Ｃ41の電圧）は、Ｖinがローの場合にＱb 電圧を追跡するが、Ｖinがハイの場合にはその前の値を保持する。同様に、Ｃ42の電圧Ｑs の電圧は、Ｖinがローの場合にＱ電圧を追跡するが、Ｖinがハイの場合にはその前の値を保持する。したがって、入力の能動ハイフェーズの間、Ｑs またはＱsb電圧のうちの一方だけが、ＱまたはＱbがＶinの先行する非能動ローフェースの間ハイであったか否かにしたがって、ハイになる。その結果、Ｖinがハイになると、Ｍ45−Ｍ46またはＭ47−Ｍ48アームは、電流が流れ、ラッチの状態を‘０'から‘１'にまたは‘１'から‘０'に変える。したがって、Ｖin入力の正のエッジは、ラッチの状態を切り換えさせる。トランジスタＭ413 のＣlr入力は、ラッチの状態を‘０'にリセットする。
【００２０】
図４の回路は、従来のマスター−スレーブトグルフリップフロップと同様に動作するが、スレーブの機能が、第２の安定素子よりむしろ内在または明示のコンデンサＣ41およびＣ42によって実行されるという重要な相違点がある。
【００２１】
入力の任意的に遅い期間の間回路の適正な動作を確実にするために、コンデンサＣ41およびＣ42は、保持時間がラッチのスイッチング時間よりかなり大きく（５〜１０倍）なるように十分大きく選択される。その場合には、たとえ、ノードＱs またはＱsbにおいて保持された電圧値の劣化を生じる、接地への遅い漏洩電流があっても、この劣化は、回路の動作に悪影響を及ぼさない。この動作の強固さは、ラッチの早いスイッチング時間が、Ｑs およびＱsb電圧が劣化する時間よりかなり小さい時間でその状態が変わるために発生する。ラッチが状態変化すると、その正帰還は、たとえＱs およびＱsb入力が電荷を接地へ漏洩したとしても、その新たな状態を保持するのを可能にする。
【００２２】
漏洩の全てが接地に向かい、ＶDDに向かわなくなるのを確実にするために、任意のトランジスタＭ414 およびＭ415 は、図１の回路のように、コンデンサの漏洩が、（任意の）Ｖlk電圧の小スレショールドバイアスにより明快に制御されるのを可能にしている。超低周波動作は、通常、ほとんどのデジタル回路では重要ではないので、Ｃ41およびＣ42は、典型的に内在的なコンデンサであり、トランジスタＭ414 およびＭ415 （および電圧Ｖlk）は、典型的には必要とされない。
【００２３】
図５は、ＶDD＝３．３Ｖ、Ｃ41＝Ｃ42＝０．０１ｐＦであり、かつ漏洩トランジスタＭ414 およびＭ415 がない場合の標準的な０．５μｍ工程を用いた図４の回路の典型的な波形を示す。入力Ｖinの正のエッジ毎に、出力Ｑは、トグルフリップフロップに期待される通りに状態が変わることに注目されたい。他方の出力Ｑb は、Ｑの忠実な反転レプリカである。図６は、図５の同一波形を表わし、さらに、Ｑs およびＱsbノードのふるまいも示す。グリッチ（glitch）は別として、Ｑs およびＱsbは共に、Ｖinの能動ハイフェーズの間それらの値を保持し、Ｖinの非能動ローフェーズの間、それぞれ、ＱおよびＱb を追跡する。
【００２４】
Ｖinの負のエッジに基づくＱおよびＱb のグリッチは、Ｑs およびＱsbがラッチインバータを、それらが保持状態から現在の状態へ遷移するにつれて、一時的にロードするために発生する。Ｖinのハイフェーズ間のＱs およびＱsbのグリッチは、Ｖinが立ち上がってＭ46およびＭ48のドレインを、それぞれ、Ｍ45およびＭ47により引張るにつれて、Ｍ46およびＭ48のドレインをゲートに容量結合するために発生する。Ｍ46またはＭ48のゲート・ドレイン容量は、それらのゲートがハイのときにより大きくなるので、容量結合は、Ｑs またはＱsbがハイの値になっているときにより大きくなる。
【００２５】
本発明の上記に説明した実施例で用いられるデバイスタイプ、製造工程、極性およびパラメータ値は単なる例示であることが、当業者にはわかる。本発明の精神内の他の実施例および変形は、本発明の教示に鑑みて当業者に明らかになる。
【００２６】
当業者は、本発明の教示に基づく相補的な回路デザインが、負の遷移に基づく回路動作を可能にすることがわかる。
【図面の簡単な説明】
【図１】本発明の教示に基づく第１の実施例の回路図である。
【図２】Ａ〜Ｃは、図１の回路の動作を理解するのに役立つ入力−出力波形を示す図である。
【図３】Ａ〜Ｅは、図１の回路に関する追加の波形を示す図である。
【図４】本発明の他の実施例の回路図である。
【図５】Ａ〜Ｃは、図４の回路の動作を理解するのに役立つ入力−出力波形を示す図である。
【図６】Ａ〜Ｅは、図４の回路に関する追加の波形を示す図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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