(57)【特許請求の範囲】
【請求項１】
電源とグラウンドとの間に直列に配置された、電源側から順に第１のＰＭＯＳトランジスタおよび第１のＮＭＯＳトランジスタと、
一端がグラウンドに接続され、ゲートが、前記第１のＰＭＯＳトランジスタおよび第１のＮＭＯＳトランジスタとの間の接続点と、該第１のＮＭＯＳトランジスタのゲートとの双方に接続された第２のＮＭＯＳトランジスタとを備え、
前記接続点から流出する電流を入力とし前記第２のＮＭＯＳトランジスタに流入する電流を出力とするカレントモードインバータにおいて、
前記第１のＰＭＯＳトランジスタのゲートが、少なくとも動作時に、グラウンドレベルに保持されてなり、さらに、
前記接続点の電位をＶｉｎとし、前記第１のＰＭＯＳトランジスタのしきい値電圧の絶対値を｜Ｖｔｐ｜としたとき、動作中の少なくとも一部のタイミングで、
Ｖｉｎ≧｜Ｖｔｐ｜
の関係を満たすことを特徴とするカレントモードインバータ。
【請求項２】
前記第１のＰＭＯＳトランジスタのしきい値電圧の絶対値を｜Ｖｔｐ｜とし、前記第１および第２のＮＭＯＳトランジスタのバイアス電圧をＶｔｎとしたとき、
Ｖｔｎ＜｜Ｖｔｐ｜
の関係を満たすことを特徴とする請求項１記載のカレントモードインバータ。
【請求項３】
電源とグラウンドとの間に直列に配置された、電源側から順に第１のＰＭＯＳトランジスタおよび第１のＮＭＯＳトランジスタと、
一端がグラウンドに接続され、ゲートが、前記第１のＰＭＯＳトランジスタおよび第１のＮＭＯＳトランジスタとの間の接続点と、該第１のＮＭＯＳトランジスタのゲートとの双方に接続された第２のＮＭＯＳトランジスタとを備え、
前記接続点から流出する電流を入力とし前記第２のＮＭＯＳトランジスタに流入する電流を出力とするカレントモードインバータにおいて、
前記第１のＰＭＯＳトランジスタのゲートが、少なくとも動作時に、グラウンドレベルに保持されてなり、さらに、
前記第１のＰＭＯＳトランジスタのゲートの電圧を、動作中にグラウンドレベルに保持するとともに、スタンバイ時に電源電圧に保持する制御回路を備えたことを特徴とするカレントモードインバータ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＣＭＯＳプロセスを採用したカレントモードインバータに関する。
【０００２】
【従来の技術】
従来より、ＣＭＯＳプロセスを採用した電流モード論理回路（Ｃｕｒｒｅｎｔ−Ｍｏｄｅ  Ｌｏｇｉｃ  Ｃｉｒｃｕｉｔ：以下、ＣＭＬ回路と記述する）が知られている。このＣＭＬ回路の１つにカレントモードインバータがある。また、ＣＭＬ回路の他に、現在主流であるＣＭＯＳプロセスを採用した電圧モード論理回路（Ｖｏｌｔａｇｅ−Ｍｏｄｅ  Ｌｏｇｉｃ  Ｃｉｒｃｕｉｔ：以下、ＶＭＬ回路と記述する）がある。ＣＭＬ回路はＶＭＬ回路と比較し、以下の点が異なる。
（１）ＣＭＬ回路は、電流負荷源により定電流を流す構成である。このため、ＶＭＬ回路におけるスイッチング時の多大な瞬時電流の発生がない。
（２）ディジタル信号を取り扱うディジタル回路とアナログ信号を取り扱うアナログ回路が混在するＭｉｘｅｄ−Ｓｉｇｎａｌ  ＩＣにおいて、ディジタル回路側のスイッチング電流は、回路基板を通じてアナログ回路側に流れ込む主要なノイズ源となる。ＣＭＬ回路はＶＭＬ回路と比較し、上述したように瞬時電流の発生がないため、Ｍｉｘｅｄ−Ｓｉｇｎａｌ  ＩＣにおけるアナログ回路側の精度の向上や設計の容易化に大きく寄与することができる。
（３）ＣＭＬ回路は、定電流を流す構成であるため、消費電力は動作周波数に依らず一定である。一方、ＶＭＬ回路では、その消費電力は動作周波数に比例する。このため、所定の動作周波数以上ではＣＭＬ回路はＶＭＬ回路よりも低消費電力となる。尚、ＶＭＬ回路ではクロックを停止させることでスタンバイ状態にすることができる。
【０００３】
ここで、ＣＭＬ回路の１つであるカレントモードインバータについて説明する。
【０００４】
図５は、従来のカレントモードインバータの構成を示す図である。
【０００５】
図５に示すカレントモードインバータ１００には、電源ＶDD（２．５Ｖ）とグラウンドＧＮＤとの間に直列に配置された、電源ＶDD側から順に第１のＰＭＯＳトランジスタ１１（ＰＭＯＳカレントソース）および第１のＮＭＯＳトランジスタ１２が備えられている。
【０００６】
また、このカレントモードインバータ１００には、一端がグラウンドＧＮＤに接続され、ゲートが、第１のＰＭＯＳトランジスタ１１および第１のＮＭＯＳトランジスタ１２との間の接続点１４と、第１のＮＭＯＳトランジスタ１２のゲートとの双方に接続された第２のＮＭＯＳトランジスタ１３が備えられている。ここで、第１，第２のＮＭＯＳトランジスタ１２，１３は、カレントミラー構成されており、これら第１，第２のＮＭＯＳトランジスタ１２，１３の電流比（ミラーレシオ）は、１：α（１＜α）である。
【０００７】
さらに、このカレントモードインバータ１００には、第１のＰＭＯＳトランジスタ１１のゲートに所定のバイアス電圧Ｖｂｉａｓ（ここでは１．５Ｖ）を印加するためのバイアス電圧生成回路１０１が備えられている。
【０００８】
このカレントモードインバータ１００は、０．２５μｍのＣＭＯＳプロセスで形成されており、第１のＰＭＯＳトランジスタ１１のしきい値電圧Ｖｔｐは例えば−０．６２Ｖであり、第２，第３のＮＭＯＳトランジスタ１２，１３のしきい値電圧Ｖｔｎは例えば０．４３Ｖである。以下、カレントモードインバータ１００の動作について説明する。
【０００９】
このカレントモードインバータ１００には、２．５Ｖの電源電圧ＶDDが印加されるとともに、第１のＰＭＯＳトランジスタ１１のゲートに、バイアス電圧生成回路１０１から１．５Ｖのバイアス電圧Ｖｂｉａｓが印加される。すると、第１のＰＭＯＳトランジスタ１１はオン状態となり飽和領域で動作し、これにより第１のＰＭＯＳトランジスタ１１には所定の電流Ｉｂが流れる。ここで、電流Ｉｉｎとして上記所定の電流Ｉｂが流出する（論理０）と、第１，第２のＮＭＯＳトランジスタ１２，１３のゲートには電流が流入しないため、最終的に第２のＮＭＯＳトランジスタ１３に流入する電流Ｉｏｕｔは０（論理１）となる。
【００１０】
一方、電流Ｉｉｎが０（論理１）の場合、上記所定の電流Ｉｂは第１，第２のＮＭＯＳトランジスタ１２，１３のゲートに流入する。ここで、第１，第２のＮＭＯＳトランジスタ１２，１３の電流比は１：αであるため、第２のＮＭＯＳトランジスタ１３には、第１のＮＭＯＳトランジスタ１２に流れる電流のα倍の電流Ｉｏｕｔが流入（論理０）することとなる。このようにして、カレントモードインバータ１００は、接続点１４から流出する電流Ｉｉｎを入力とし第２のＮＭＯＳトランジスタ１３に流入する電流Ｉｏｕｔを出力としてインバータ動作する。
【００１１】
【発明が解決しようとする課題】
上述したように、従来のカレントモードインバータ１００は、第１のＰＭＯＳトランジスタ１１に所定の電流Ｉｂを常に流す構成であるため、消費電力が比較的大きいという問題がある。また、所定の電流Ｉｂを流すための特殊なバイアス電圧Ｖｂｉａｓ（ここでは、１．５Ｖ）を生成するバイアス電圧生成回路１０１も必要である。
【００１２】
本発明は、上記事情に鑑み、低消費電力化が図られるとともに特殊なバイアス電圧を生成するバイアス電圧生成回路が不要で、且つ高速に動作するカレントモードインバータを提供することを目的とする。
【００１３】
【課題を解決するための手段】
上記目的を達成する本発明のカレントモードインバータは、
電源とグラウンドとの間に直列に配置された、電源側から順に第１のＰＭＯＳトランジスタおよび第１のＮＭＯＳトランジスタと、
一端がグラウンドに接続され、ゲートが、上記第１のＰＭＯＳトランジスタおよび第１のＮＭＯＳトランジスタとの間の接続点と、その第１のＮＭＯＳトランジスタのゲートとの双方に接続された第２のＮＭＯＳトランジスタとを備え、
上記接続点から流出する電流を入力とし上記第２のＮＭＯＳトランジスタに流入する電流を出力とするカレントモードインバータにおいて、
上記第１のＰＭＯＳトランジスタのゲートが、少なくとも動作時に、グラウンドレベルに保持されてなることを特徴とする。
【００１４】
本発明のカレントモードインバータは、第１のＰＭＯＳトランジスタのゲートが、少なくとも動作時に、グラウンドレベルに保持されてなるものであるため、第１のＰＭＯＳトランジスタを動作させるにあたり、その第１のＰＭＯＳトランジスタに比較的低い電源電圧を印加すればよく、従って第１のＰＭＯＳトランジスタに流れる電流は比較的小さて済み、低消費電力化が図られる。また、第１のＰＭＯＳトランジスタのゲートに特殊なバイアス電圧を印加するためのバイアス電圧生成回路は不要である。さらに、第１のＰＭＯＳトランジスタを動作させるにあたり、後述する実施形態で説明するように、線形領域で動作させることができ、従って動作電圧の振幅を小さく抑えることができ、高速動作が実現される。
【００１５】
ここで、本発明のカレントインバータのうちの第１のカレントインバータは、上記の特徴に加え、さらに、上記接続点の電位をＶｉｎとし、上記第１のＰＭＯＳトランジスタのしきい値電圧の絶対値を｜Ｖｔｐ｜としたとき、動作中の少なくとも一部のタイミングで、
Ｖｉｎ≧｜Ｖｔｐ｜
の関係を満たすものである。
【００１６】
このような関係を満たすと、第１のＰＭＯＳトランジスタの動作領域を、飽和領域のみならず線形領域とすることができる。
【００１７】
また、上記第１のＰＭＯＳトランジスタのしきい値電圧の絶対値を｜Ｖｔｐ｜とし、上記第１および第２のＮＭＯＳトランジスタのしきい値電圧をＶｔｎとしたとき、
Ｖｔｎ＜｜Ｖｔｐ｜
の関係を満たすことも好ましい態様である。
【００１８】
このような関係を満たすと、第１のＰＭＯＳトランジスタ、およびカレントミラー構成されてなる第１，第２のＮＭＯＳトランジスタの双方を同時に飽和領域で動作させることができる。
【００１９】
また、本発明のカレントインバータのうちの第２のカレントインバータは、上記第１のＰＭＯＳトランジスタのゲートの電圧を、動作中にグラウンドレベルに保持するとともに、スタンバイ時に電源電圧に保持する制御回路を備えたものである。
【００２０】
このような制御回路を備えると、スタンバイ時に、第１のＰＭＯＳトランジスタがオフするため、消費電力をさらに低減することができる。また、例えば、本発明のカレントモードインバータが組み込まれたＣＭＬ回路とＶＭＬ回路が混在したＩＣにおいて、スタンバイ時に、ＶＭＬ回路のクロックを停止するとともに、上記制御回路で第１のＰＭＯＳトランジスタをオフすることができる。従って、ＶＭＬ回路との親和性を高めることができる。
【００２１】
【発明の実施の形態】
以下、本発明の実施形態について説明する。
【００２２】
図１は、本発明のカレントモードインバータの一実施形態を示す回路図である。
【００２３】
尚、図５に示すカレントモードインバータ１００と同じ構成要素には同一の符号を付して説明する。
【００２４】
図１に示すカレントモードインバータ１０は、図５に示すカレントモードインバータ１００と比較し、２．５Ｖの電源ＶDDに代えて、比較的低い電源電圧ＶDD（１．０Ｖ）が印加される。
【００２５】
また、このカレントモードインバータ１０には、第１のＰＭＯＳトランジスタ１１のゲートの電圧を、動作中にグラウンドレベル（０Ｖ＝ＧＮＤ）に保持するとともに、スタンバイ時に１．０Ｖの電源電圧ＶDDに保持する制御回路１５が備えられている。このように、動作中には、第１のＰＭＯＳトランジスタ１１のゲートの電圧をグラウンドレベルに保持し、且つ電源電圧ＶDDを低く抑えることにより、低消費電力化と、後述する高速動作化との双方が実現される。また、スタンバイ時には、第１のＰＭＯＳトランジスタ１１のゲートの電圧を１．０Ｖの電源電圧ＶDDに保持することにより、ＶＭＩ回路のクロック停止時と同様のスタンバイ状態が実現される。このため、さらなる低消費電力化が図られる。ここで、制御回路１５は、グラウンドレベルと電源電圧ＶDDとを保持するように制御すればよく、従って簡単な構成で済み、従来の、特殊なバイアス電圧を生成するバイアス電圧生成回路１０１（図５参照）は不要であり、コストを削減することができる。
【００２６】
ここで、第１のＰＭＯＳトランジスタ１１の動作領域を、飽和領域のみならず線形領域とするために、以下の関係が満たされている。即ち、
第１のＰＭＯＳトランジスタ１１と第１のＮＭＯＳトランジスタ１２の接続点１４の電位をＶｉｎとし、第１のＰＭＯＳトランジスタ１１のしきい値電圧Ｖｔｐの絶対値を｜Ｖｔｐ｜としたとき、動作中の少なくとも一部のタイミングで、
Ｖｉｎ≧｜Ｖｔｐ｜
の関係が満たされている。ここで、Ｖｔｐは、第１のＰＭＯＳトランジスタ１１のしきい値電圧（例えば、−０．６２Ｖ）である。
【００２７】
また、本実施形態のカレントモードインバータ１０では、第１のＰＭＯＳトランジスタ１１、およびカレントミラー構成されてなる第１，第２のＮＭＯＳトランジスタ１２，１３の双方を同時に飽和領域で動作させるために、
第１のＰＭＯＳトランジスタ１１のしきい値電圧の絶対値を｜Ｖｔｐ｜とし、第１，第２のＮＭＯＳトランジスタ１２，１３のしきい値電圧をＶｔｎとしたとき、
Ｖｔｎ＜｜Ｖｔｐ｜
の関係が満たされている。ここで、Ｖｔｎは、第１，第２のＮＭＯＳトランジスタ１２，１３のしきい値（例えば、０．４３Ｖ）である。
【００２８】
図２は、図１に示すカレントモードインバータの、バイアス電圧Ｖｂｉａｓの変化に対する遅延時間を示すグラフである。
【００２９】
このグラフには、電源電圧ＶDDとバイアス電圧Ｖｂｉａｓの関係を一定に保持したまま（電源電圧ＶDD−バイアス電圧Ｖｂｉａｓ＝１．０Ｖ）、バイアス電圧Ｖｂｉａｓを１．５Ｖ〜０Ｖまで変化させた場合の、遅延時間ｔｐが示されている。ここで、遅延時間ｔｐは、Ｎ段のカレントモードインバータ１０からなるリングオシレータの発振周波数をｆNとすると、
ｔｐ＝１／（Ｎ×ｆN）
と表される。
【００３０】
このグラフに示すように、電源電圧ＶDD−バイアス電圧Ｖｂｉａｓ＝１．０Ｖを保ったまま、バイアス電圧Ｖｂｉａｓを下げると、遅延時間ｔｐは小さくなる。即ち、カレントモードインバータ１０は高速動作することとなる。この理由については後述する。
【００３１】
図３は、図１に示すカレントモードインバータの、バイアス電圧Ｖｂｉａｓの変化に対する電流Ｉｂの変化を示すグラフである。
【００３２】
このグラフには、電源電圧ＶDDとバイアス電圧Ｖｂｉａｓの関係を一定に保持したまま（電源電圧ＶDD−バイアス電圧Ｖｂｉａｓ＝１．０Ｖ）、バイアス電圧Ｖｂｉａｓを１．５Ｖ〜０Ｖまで変化させた場合の、電流Ｉｂの平均値Ｉａｖｅ（実線Ａ）および電流Ｉｂの最大変動値Ｉｐｐ（Ｐｅａｋ−ｔｏ−Ｐｅａｋ値；実線Ｂ）が示されている。
【００３３】
このグラフから明らかなように、バイアス電圧Ｖｂｉａｓを下げると、実線Ａで示すように電流Ｉｂの平均値Ｉａｖｅ（消費電流）は減少する。一方、実線Ｂで示す電流Ｉｂの最大変動値Ｉｐｐ（ノイズ成分）は増加する。従って、本実施形態の、０Ｖのバイアス電圧Ｖｂｉａｓが印加されてなるカレントモードインバータ１０では、ノイズ成分は増加するものの消費電流は小さく抑えられている。
【００３４】
図４は、図１に示すカレントモードインバータの、バイアス電圧Ｖｂｉａｓの変化に対する消費電力および消費電力×遅延時間の変化を示すグラフである。
【００３５】
このグラフには、電源電圧ＶDDとバイアス電圧Ｖｂｉａｓの関係を一定に保持したまま（電源電圧ＶDD−バイアス電圧Ｖｂｉａｓ＝１．０Ｖ）、バイアス電圧Ｖｂｉａｓを１．５Ｖ〜０Ｖまで変化させた場合の、消費電力（実線Ａ）および消費電力×遅延時間（消費電力遅延時間積；実線Ｂ）が示されている。
【００３６】
電源電圧ＶDD−バイアス電圧Ｖｂｉａｓ＝１．０Ｖを保ったまま、バイアス電圧Ｖｂｉａｓを下げると、前述した図３に示す電流Ｉｂの平均値Ｉａｖｅ（消費電流）の減少に伴って消費電力（実線Ａ）が減少する。また、実線Ｂで示す遅延時間も減少する。本実施形態のカレントモードインバータ１０では、０Ｖのバイアス電圧Ｖｂｉａｓおよび１．０Ｖの電源電圧ＶDDが印加されているため、消費電流の減少効果と電源電圧ＶDDの低減効果との双方の効果により、消費電力が大幅に低減される。
【００３７】
ここで、本実施形態のカレントモードインバータ１０におけるデータを表１に示す。
【００３８】
【表１】
0003822502.tif 000002
【００３９】
この表１から明らかなように、電源電圧ＶDD＝１．０Ｖとバイアス電圧Ｖｂｉａｓ＝０Ｖ（グラウンドレベル）の組み合わせは、カレントモードインバータ１０に対して低消費電力と高速動作との双方の実現を可能にする。ここで、電源電圧ＶDD＝２．５Ｖとバイアス電圧Ｖｂｉａｓ＝１．５Ｖの組み合わせと比べると、電流Ｉｐｐは、２．５倍程度に増加（０．８μＡ→２．１μＡ）するものの、この２．１μＡの電流Ｉｐｐは、ＶＭＬ回路の電流Ｉｐｐと比べて数十倍程度小さいため、ノイズ特性にはなんらの問題もない。
【００４０】
尚、本実施形態の、電源電圧ＶDD＝１．０Ｖとバイアス電圧Ｖｂｉａｓ＝０Ｖの組み合わせにおいて、電流Ｉｐｐが増加する要因としては、第１のＰＭＯＳトランジスタ１１を線形領域で動作させていることに起因する（従来では、図５を参照して説明したように第１のＰＭＯＳトランジスタ１１は飽和領域で動作させている）。しかし、線形領域で動作させると、接続点１４のノードにおける論理１，０の差分電圧ΔＶｉｎ（論理電圧振幅）は２１７ｍＶと小さくなるため、高速動作が実現されることとなる。
【００４１】
【発明の効果】
以上説明したように、本発明によれば、低消費電力化が図られるとともに特殊なバイアス電圧を生成するバイアス電圧生成回路が不要で、且つ高速に動作するカレントモードインバータを提供することができる。
【図面の簡単な説明】
【図１】本発明のカレントモードインバータの一実施形態を示す回路図である。
【図２】図１に示すカレントモードインバータの、バイアス電圧Ｖｂｉａｓの変化に対する遅延時間を示すグラフである。
【図３】図１に示すカレントモードインバータの、バイアス電圧Ｖｂｉａｓの変化に対する電流Ｉｂの変化を示すグラフである。
【図４】図１に示すカレントモードインバータの、バイアス電圧Ｖｂｉａｓの変化に対する消費電力および消費電力×遅延時間の変化を示すグラフである。
【図５】従来のカレントモードインバータの構成を示す図である。
【符号の説明】
１０  カレントモードインバータ
１１  第１のＰＭＯＳトランジスタ
１２  第１のＮＭＯＳトランジスタ
１３  第２のＮＭＯＳトランジスタ
１４  接続点
１５  制御回路
【図１】
0003822502.tif 000003
【図２】
0003822502.tif 000004
【図３】
0003822502.tif 000005
【図４】
0003822502.tif 000006
【図５】
0003822502.tif 000007