(57)【特許請求の範囲】
【請求項１】
プログラム可能アナログ回路装置において、
前記プログラム可能アナログ回路装置は差動アナログ入力信号を受取り且つ処理済みの差動アナログ出力信号を供給し、
第一入力トランスコンダクタが設けられており、前記入力トランスコンダクタはプログラム可能相互コンダクタンスを有しており、前記入力トランスコンダクタは前記差動アナログ入力信号を受取るべく結合されている入力トランスコンダクタ正入力端子及び入力トランスコンダクタ負入力端子を有しており且つ入力トランスコンダクタ出力端子及び入力トランスコンダクタ負出力端子を有しており、
増幅器が設けられており、前記増幅器は第一及び第二増幅器入力端子及び第一及び第二増幅器出力端子を有しており、前記正及び負入力トランスコンダクタ出力端子は前記第一及び第二増幅器入力端子へ結合しており、前記増幅器出力端子は前記第一及び第二増幅器入力端子へ結合しており、前記増幅器出力端子は前記処理済みの差動アナログ出力信号を供給し、
フィードバックトランスコンダクタが設けられており、前記フィードバックトランスコンダクタはフィードバックトランスコンダクタ正入力端子及びフィードバックトランスコンダクタ負入力端子及びフィードバックトランスコンダクタ正出力端子及びフィードバックトランスコンダクタ負出力端子を有しており、前記フィードバックトランスコンダクタ正及び負入力端子は前記第一及び第二増幅器出力端子へ結合しており且つ前記フィードバックトランスコンダクタ正及び負出力端子は前記第一及び第二増幅器入力端子へ結合しており、前記フィードバックトランスコンダクタ出力端子は高出力インピーダンスを有している、ことを特徴とするプログラム可能アナログ回路装置。
【請求項２】
請求項１において、更に、
第二入力トランスコンダクタが設けられており、前記第二入力トランスコンダクタはプログラム可能な利得を有しており、前記第二入力トランスコンダクタは第二差動アナログ入力信号を受取るべく結合されている第二正入力トランスコンダクタ入力端子及び第二負入力トランスコンダクタ入力端子を有しており且つ正及び負第二入力トランスコンダクタ出力端子を有しており、前記正及び負第二入力トランスコンダクタ出力端子は前記第一及び第二増幅器入力端子へ結合している、ことを特徴とするプログラム可能アナログ回路装置。
【請求項３】
請求項２において、前記第一入力トランスコンダクタ及び第二入力トランスコンダクタの各々が、前記第一入力トランスコンダクタ及び第二入力トランスコンダクタが前記プログラム可能アナログ回路装置からプログラムによって切断させることが可能であるようにトライステート状態となることが可能であることを特徴とするプログラム可能アナログ回路装置。
【請求項４】
請求項１において、前記フィードバックトランスコンダクタが本プログラム可能アナログ回路装置からプログラムすることによって切断させることが可能であるように前記フィードバックトランスコンダクタがトライステート状態となることが可能であることを特徴とするプログラム可能アナログ回路装置。
【請求項５】
請求項１において、更に、
本プログラム可能アナログ回路のループ利得を減少させるために前記増幅器の入力端子間に結合されている抵抗を形成する活性回路が設けられていることを特徴とするプログラム可能アナログ回路装置。
【請求項６】
請求項１において、更に、
前記増幅器出力端子と前記増幅器入力端子のうちの１つとの間に結合してプログラム可能コンデンサ回路が設けられており、従って本プログラム可能アナログ回路装置が積分及びフィルタの極を有する処理済みのアナログ出力信号を供給することを可能としている、
ことを特徴とするプログラム可能アナログ回路装置。
【請求項７】
請求項１において、前記入力トランスコンダクタが高い入力インピーダンスを有していることを特徴とするプログラム可能アナログ回路装置。
【請求項８】
請求項１において、前記フィードバックトランスコンダクタが高い入力インピーダンスを有していることを特徴とするプログラム可能アナログ回路装置。
【請求項９】
請求項１において、
前記アナログ入力信号が極性を有しており、
更に、前記入力トランスコンダクタ入力端子へ結合した極性制御回路が設けられており、前記極性制御回路が前記入力トランスコンダクタへ供給されるアナログ入力信号の極性を制御する、
ことを特徴とするプログラム可能アナログ回路装置。
【請求項１０】
プログラム可能アナログ回路システムにおいて、
前記プログラム可能アナログ回路システムは差動アナログ入力信号を受取り且つ処理済みの差動アナログ出力信号を供給し、
第一プログラム可能アナログ回路ブロックが設けられており、前記第一プログラム可能アナログ回路ブロックは第一アナログ回路ブロック正及び負入力端子及び第一アナログ回路ブロック正及び負出力端子を有しており、前記第一プログラム可能アナログ回路ブロックは高入力インピーダンス及び低出力インピーダンスを有しており、
第二プログラム可能アナログ回路ブロックが設けられており、前記第二プログラム可能アナログ回路ブロックは第二アナログ回路ブロック正及び負入力端子及び第二アナログ回路ブロック正及び負出力端子を有しており、前記第二プログラム可能アナログ回路ブロックは高入力インピーダンス及び低出力インピーダンスを有しており、
相互接続アレイが設けられており、前記相互接続アレイは前記差動アナログ入力信号及び前記第一及び第二プログラム可能アナログ回路ブロックによって供給され且つそれらへ供給される信号の経路付けを制御し、前記相互接続アレイがプログラム可能である、ことを特徴とするプログラム可能アナログ回路システム。
【請求項１１】
請求項１０において、更に、
前記相互接続アレイに結合したメモリが設けられており、前記メモリは前記相互接続アレイをプログラムする場合に使用する情報を格納している、
ことを特徴とするプログラム可能アナログ回路システム。
【請求項１２】
請求項１１において、前記メモリが不揮発性であることを特徴とするプログラム可能アナログ回路システム。
【請求項１３】
請求項１０において、更に、
前記第一及び第二プログラム可能アナログ回路ブロックへ結合したメモリが設けられており、前記メモリは前記第一及び第二アナログ回路ブロックをプログラムする場合に使用するための情報を格納している、
ことを特徴とするプログラム可能アナログ回路システム。
【請求項１４】
請求項１１において、前記メモリが不揮発性であることを特徴とするプログラム可能アナログ回路システム。
【請求項１５】
請求項１１において、前記第一及び第二プログラム可能アナログ回路ブロックの各々が、
第一入力トランスコンダクタであって、プログラム可能な相互コンダンクタンスを有しており、前記差動アナログ入力信号を受取るべく結合されている入力トランスコンダクタ正入力端子及び入力トランスコンダクタ負入力端子を有すると共に入力トランスコンダクタ正出力端子及び入力トランスコンダクタ負出力端子を有する第一入力トランスコンダクタと、
増幅器であって、第一及び第二増幅器入力端子及び第一及び第二増幅器出力端子を有しており、前記正及び負入力トランスコンダクタ出力端子が前記第一及び第二増幅器入力端子へ結合しており、前記増幅器出力端子が前記第一及び第二増幅器入力端子へ結合しており、前記増幅器出力端子が前記処理済みの差動アナログ出力信号を供給する増幅器と、
フィードバックトランスコンダクタであって、フィードバックトランスコンダクタ正入力端子及びフィードバックトランスコンダクタ負入力端子及びフィードバックトランスコンダクタ正出力端子及びフィードバックトランスコンダクタ負出力端子を有しており、前記フィードバックトランスコンダクタ正及び負入力端子が前記第一及び第二増幅器出力端子へ結合しており且つ前記フィードバックトランスコンダクタ正及び負出力端子が前記第一及び第二増幅器入力端子へ結合しており、前記フィードバックトランスコンダクタ出力端子が高出力インピーダンスを有しているフィードバックトランスコンダクタ、を有することを特徴とするプログラム可能アナログ回路システム。
【請求項１６】
請求項１５において、前記第一及び第二プログラム可能アナログ回路ブロックの各々が、更に、
第二入力トランスコンダクタであって、プログラム可能な利得を有しており、第二差動アナログ入力信号を受取るべく結合されている第二正入力トランスコンダクタ入力端子及び第二負入力トランスコンダクタ入力端子を有すると共に正及び負第二入力トランスコンダクタ出力端子を有しており、前記正及び負第二入力トランスコンダクタ出力端子が前記第一及び第二増幅器入力端子へ結合されている第二入力トランスコンダクタ、
を有することを特徴とするプログラム可能アナログ回路システム。
【請求項１７】
請求項１６において、前記第一入力トランスコンダクタ及び前記第二入力トランスコンダクタの各々が、前記第一入力トランスコンダクタ及び前記第二入力トランスコンダクタをプログラミングによって前記プログラム可能アナログ回路装置から切断させることが可能であるようにトライステート状態とすることが可能であることを特徴とするプログラム可能アナログ回路システム。
【請求項１８】
請求項１５において、前記フィードバックトランスコンダクタが、前記フィードバックトランスコンダクタをプログラミングによって前記プログラム可能アナログ回路装置から切断させることが可能であるようにトライステート状態とさせることが可能であることを特徴とするプログラム可能アナログ回路システム。
【請求項１９】
請求項１５において、前記第一及び第二プログラム可能アナログ回路ブロックの各々が、更に、
前記プログラム可能アナログ回路のループ利得を減少させるために前記増幅器の入力端子間に結合されている抵抗を形成する能動回路を有することを特徴とするプログラム可能アナログ回路システム。
【請求項２０】
請求項１５において、前記第一及び第二プログラム可能アナログ回路ブロックの各々が、更に、
前記増幅器出力端子と前記増幅器入力端子のうちの１つとの間に結合されているプログラム可能コンデンサ回路、を有しており、従って前記プログラム可能アナログ回路装置が積分及びフィルタ極を有する処理済みのアナログ出力信号を与えることを可能としていることを特徴とするプログラム可能アナログ回路システム。
【請求項２１】
請求項１５において、前記入力トランスコンダクタが高入力インピーダンスを有していることを特徴とするプログラム可能アナログ回路システム。
【請求項２２】
請求項１５において、前記フィードバックトランスコンダクタが高入力インピーダンスを有していることを特徴とするプログラム可能アナログ回路システム。
【請求項２３】
請求項１５において、前記アナログ入力信号が極性を有しており、且つ前記第一及び第二プログラム可能アナログ回路ブロックの各々が、更に、前記入力トランスコンダクタ入力端子へ結合している極性制御回路を有しており、前記極性制御回路は前記入力インピーダンスへ供給されるアナログ入力信号の極性を制御する、
ことを特徴とするプログラム可能アナログ回路システム。
【発明の詳細な説明】
発明の背景
本発明は、アナログ処理技術に関するものであって、更に詳細には、アナログ処理機能を実行する集積回路に関するものである。
典型的に、アナログ集積回路は、１つ又はそれ以上のアナログ入力信号を受取り、且つ例えば利得、減衰、フィルタ、積分、加算及び減算等の特定の機能を実行することによって該入力信号を処理すべく設計される。これらの機能は、通常、アナログ集積回路のトポロジィを支配する。例えば、オペアンプ及び抵抗のトポロジィ的配列は、反転又は非反転利得のいずれかを与えるために調節される。全てのトポロジィは特定のノイズ、歪及びオフセット電圧感度を有している。アナログ回路の機能を変化させると、アナログ回路のトポロジィを変化させることを必要とし、そのことは、該回路のノイズ、歪及びオフセット電圧特性を変化させる。
ワイヤ、金属層等を介して集積回路レベルにおけるか又はボードレベルにおいて回路を再接続することによって回路のトポロジィを変化させることが知られている。例えば、マスクプログラム可能な回路、ゲートアレイ及びリニア回路アレイは、回路及びその回路の機能を製造時に変化させることを可能とする。然しながら、このレベルにおける変化であっても、抵抗及び容量の寄生要素に変化を発生し、従って性能を変化させることとなる。
金属酸化物半導体（ＭＯＳ）スイッチはトポロジィを変化させることによってプログラム可能性を与えるために使用される場合には、更なる寄生要素が導入される。特に、ＭＯＳトランジスタはゲート対ソース電圧に対する出力電流の二乗法則特性を示すものであり、従ってＭＯＳトランジスタは、それらを信号経路内に配置させた場合に、深刻な程度に歪を増加させる場合がある。
発明の要約
アナログ回路にプログラム可能なアナログ回路ブロックアーキテクチュアを設けることによって、回路要素のトポロジィを変化させることなしにアナログ回路の機能を変化させることが可能であることが判明した。このアーキテクチュアは、トポロジィにおける変化によって発生される電圧オフセット及び歪における変化を減少させる。
プログラム可能アナログ回路セル（ＰＡＣｅｌｌ（商標名））と呼称され又時折コンフィギャラブル（形態特定可能）アナログブロック（ＣＡＢ）とも呼称されるプログラム可能アナログ回路ブロックは、基本的なアナログ処理機能をサポートする自己充足的な集積回路アーキテクチュアを提供している。プログラム可能アナログ回路ブロックの入力及び出力特性は、全体的な高調波歪において劣化を発生することなしにより複雑なアナログ回路を提供するために、他のプログラム可能アナログ回路ブロックと共に相互接続アレイ内において該ブロックを使用することを可能としている。
相互接続アレイに対する感度を取除き且つオフセット及び歪に対するトポロジィに関連する感度を変化させることなしに機能の内部的変更を容易とさせることによって、複数個のプログラム可能アナログ回路ブロック及びより複雑なアナログ機能を取込むことの可能な相互接続アレイを有する集積回路を効果的に提供することが可能である。
更に、このプログラム可能性の制御は、メモリがオンチップ上に設けられているか又はオフチップに設けられているかに拘らず、メモリ内に配置させることが可能である。このメモリは、スタティックリードオンリメモリ、ダイナミックランダムアクセスメモリ、スタティックランダムアドレス可能メモリ、複数個のシフトレジスタからなる直列ストリング、直列電子的消去可能（Ｅ2）メモリ、又はその他の任意のメモリを使用して実現することが可能である。
好適実施例においては、本発明は、差動アナログ入力信号を受取り且つ処理済みの差動アナログ出力信号を供給するプログラム可能アナログ回路装置に関連している。該プログラム可能アナログ回路装置は、第一入力トランスコンダクタ、差動増幅器、及びフィードバックトランスコンダクを有している。該第一入力トランスコンダクタは、プログラム可能な相互コンダンクタンスを有しており、且つ入力トランスコンダクタ正入力端子及び入力トランスコンダクタ負入力端子及び入力トランスコンダクタ正出力端子及び入力トランスコンダクタ負出力端子を有している。該正及び負入力端子は、差動アナログ入力信号を受取るべく結合されている。該増幅器は、第一及び第二増幅器入力端子及び第一及び第二増幅器出力端子を有している。該正及び負入力トランスコンダクタ出力端子は該第一及び第二増幅器入力端子へ結合している。該増幅器出力端子は、該第一及び第二増幅器入力端子へ結合している。該増幅器は、該増幅器出力端子を介して処理済みの差動アナログ出力信号を供給する。該フィードバックトランスコンダクタは、正フィードバックトランスコンダク入力端子及び負フィードバックトランスコンダクタ入力端子及び正フィードバックトランスコンタクダクタ出力端子及び負フィードバックトランスコンダクタ出力端子を有している。該正及び負フィードバックトランスコンダクタ入力端子は、該第一及び第二増幅器出力端子へ結合しており、且つ該正及び負フィードバックトランスコンダクタ出力端子は該第一及び第二増幅器入力端子へ結合している。該フィードバックトランスコンダクタ出力端子は高い出力インピーダンスを有している。
【図面の簡単な説明】
図１は本発明に基づくプログラム可能アナログ回路システムの概略ブロック図を示している。
図２は本発明に基づいてプログラム可能アナログ回路を提供するために複数個のプログラム可能アナログ回路ブロックの相互接続の概略ブロック図を示している。
図３は図２のプログラム可能アナログ回路システムのアナログ相互接続アレイ内における接続点の概略図を示している。
図４は本発明に基づく図１のプログラム可能アナログ回路システムのプログラム可能アナログ回路ブロックの概略ブロック図を示している。
図５は本発明に基づく極性制御マルチプレクサの概略図を示している。
図６は本発明に基づくプログラム可能トランスコンダクタの概略ブロック図を示している。
図７は本発明に基づくプログラム可能コンデンサアレイの概略ブロック図を示している。
図８は本発明に基づく終端回路の概略ブロック図を示している。
詳細な説明
以下の説明は、本発明を実施するための最良と考えられる態様の詳細な説明である。この説明は本発明の例示とすることを意図したものであって制限的なものと取るべきではない。
図１を参照すると、プログラム可能なアナログ回路システム２０が、複数個のプログラム可能なアナログ回路ブロック（即ち、ＰＡＣｅｌｌ回路）２２と、相互接続アレイ２４と、メモリ２６と、基準電圧回路２８とを有している。各プログラム可能アナログ回路ブロック２２は相互接続アレイ２４へ結合している。更に、メモリ２６及び基準電圧回路２８は相互接続アレイ２４へ結合している。
相互接続アレイ２４は、４つの差動入力信号Ｉ１，Ｉ２，Ｉ３，Ｉ４を受取ると共に、メモリ２６及び基準電圧回路２８からの入力を受取る。相互接続アレイ２４はプログラム可能アナログ回路ブロック２２の各々とインターフェースする。
相互接続アレイ２４は、これらの差動入力信号の種々のプログラム可能アナログ回路ブロック２２へのルーチン即ち経路付けを制御する。相互接続アレイ２４は、更に、種々のプログラム可能アナログ回路ブロック２２の各々の出力信号のそれ自身への及び他のプログラム可能アナログ回路ブロック２２へのルーチング即ち経路付けをも制御する。
該相互接続アレイの経路付けはメモリ２６内に格納されている情報によって決定される。より詳細に説明すると、メモリ２６内に格納されている各ビットは、相互接続アレイ２４の１個のスイッチがオンであるか又はオフであるかを制御する。メモリ２６は、更に、種々のプログラム可能アナログ回路ブロック２２をプログラミングするための情報も格納している。
各プログラム可能アナログ回路ブロック２２は、プログラム可能利得範囲（例えば、０ｄＢ乃至＋２０ｄＢ）、低歪（例えば、全高調波歪（ＴＨＤ）≦７４ｄＢ  ｍａｘ  ＠  １０ＫＨｚ）、低オフセット電圧（例えば、２ｍＶ  ｍａｘ）及び広帯域幅（例えば、８００ＫＨｚ）を有している。各プログラム可能アナログ回路ブロック２２は、例えばオペアンプ及び能動フィルタ等の多様なアナログ部品を置換する精密要素と共に、それらと関連する外部抵抗及びコンデンサを有している。プログラム可能アナログ回路ブロック２２で実現可能な機能は、アナログ信号の加算、減算、積分、単極フィルタ（濾波）、減衰及び利得である。
基準電圧回路２８は相互接続アレイ２４に対して２．５Ｖの基準電圧（５Ｖの入力電圧（Ｖｃｃ）を受取る場合）を供給する。
図２を参照すると、プログラム可能相互接続アレイ２４のより詳細な図面が示されている。プログラム可能相互接続アレイ２４は複数個の接続点４０を有している。プログラム可能アナログ回路ブロックの入力及び出力特性のために、特に、入力インピーダンスが高く且つ出力インピーダンスが低いために、より複雑な信号処理を実行するプログラム可能アナログ回路を与えるために複数個のプログラム可能アナログ回路ブロック２２を相互接続させることが可能である。この相互接続は、実際上ＤＣ電流が流れることのない接続点４０を使用して実施する。
接続点４０の状態を選択的に制御することによって、１つ又はそれ以上のプログラム可能アナログ回路ブロック２２の出力はそれ自身に対しての又はその他のプログラム可能アナログ回路ブロック２２に対しての入力として与えることが可能である。更に、外部入力Ｉ１，Ｉ２，Ｉ３又はＩ４も１つ又はそれ以上のプログラム可能アナログ回路ブロック２２へ接続即ち供給することが可能である。従って、種々の複雑なアナログ処理機能を与えるアナログ回路を与えることが可能である。例えば、高次フィルタ処理、２つを超えた入力信号の加算、１個のプログラム可能アナログ回路ブロックによって与えることの可能なものよりも一層高い利得等の機能等。
相互接続アレイ２４へ設けられるがプログラム可能アナログ回路ブロック２２へ接続すべくプログラムされていない入力信号線は、外部基準電圧接続点４０ＲＥを介して基準電圧回路２８によって与えられる基準電圧へ自動的に接続される。更に、相互接続アレイ２４からの入力がプログラム可能アナログ回路ブロック２２の入力端子へ接続されるべきプログラムされない場合には、そのプログラム可能アナログ回路ブロックの入力端子は、内部基準電圧接続点４０ＲＩを介して自動的に基準電圧へ接続される。
図３を参照すると、各接続点４０，４０ＲＥ，４０ＲＩは２個のスイッチ４１ａ，４１ｂを有しており、その各々はＰチャンネル金属酸化物半導体（ＰＭＯＳ）トランジスタ４２とＮチャンネル金属酸化物半導体トランジスタ（ＮＭＯＳ）トランジスタ４４とを有している。これらのスイッチは、相補的ＣＭＯＳスイッチとして、且つＣＭＯＳ伝達ゲートとして呼称することが可能である。これらのトランジスタのソース及びドレインはアレイライン４３とそれぞれのプログラム可能アナログ回路ブロック入力端子との間に接続されている。外部基準電圧接続点４０ＲＥ及び内部基準電圧接続点４０ＲＩに対して、両方のアレイライン４３が基準電圧へ結合されている。
トランジスタ４２，４４の各々のゲートは、相補的制御信号へ結合され、該相補的制御信号は、該スイッチがターン「オン」されて、その場合に該スイッチの抵抗が低、例えば１０００Ω未満となるべきであるか、又はターン「オフ」されて、その場合に該スイッチの抵抗が高、例えば１０9Ωとなり、即ち該スイッチが実行的に開回路として機能すべきであるかを制御する。該制御信号は、メモリ２６内に格納されている情報に基づいて与えられる。
実際上接続点４０を介してＤＣ電流が流れることはないので、これらの接続点４０はプログラム可能アナログ回路システムに対し何等ノイズ又は歪を発生させることはない。従って、各プログラム可能アナログ回路ブロック２２は小さな容量負荷を駆動することが必要であるに過ぎず、各プログラム可能アナログ回路ブロック２２の駆動能力の大きな部分を外部部品を駆動するために残している。
図４を参照すると、プログラム可能アナログ回路ブロック２２の概略ブロック図が示されている。プログラム可能アナログ回路ブロック２２は極性制御回路５２，５４、入力トランスコンダクタ５６，５８、終端回路６０、差動増幅器６２、プログラム可能コンデンサアレイ６４，６６、及びフィードバックトランスコンダクタ６８を有している。プログラム可能アナログ回路ブロック２２は、メモリ２６内に格納されている情報に基づいてプログラムされる（図１参照）。
極性制御回路５２，５４は入力トランスコンダクタ５６，５８の入力端子へ夫々結合されている。入力トランスコンダクタ５６，５８の負出力端子は差動増幅器６２の負入力端子へ結合している。入力トランスコンダクタ５６，５８の正出力端子は、差動増幅器６２の正入力端子へ結合している。終端回路６０は、差動増幅器６２の入力端を横断して結合している。プログラム可能コンデンサアレイ６４，６６は差動増幅器６２の夫々の入力端及び出力端の間に結合している。差動増幅器６２の出力はプログラム可能アナログ回路ブロック２２の出力として与えられ且つフィードバックトランスコンダクタ６８及びプログラム可能コンデンサアレイ６４，６６の入力に対しても与えられる。フィードバックトランスコンダクタ６８の正出力端子は差動増幅器６２の負入力端子へ結合しており、且つフィードバックトランスコンダクタ６８の負出力端子は差動増幅器６２の正入力端子へ結合している。
入力トランスコンダクタ５６，５８へ供給される入力信号に対する極性制御は極性制御マルチプレクサ５２，５４によって行なわれる。極性制御マルチプレクサ５２，５４の各々は単一の差動入力ラインを受取り、且つメモリ２６内に格納されている情報の制御下において、該信号を正「＋」及び負「−」トランスコンダクタ入力端の両方へ結合させる。
例えば入力トランスコンダクタ５６，５８及びフィードバックトランスコンダクタ６８等のトランスコンダクタは差動電圧−差動電流変換器である。該トランスコンダクタは高い入力インピーダンス、例えば１０10Ωを有すると共に高い出力インピーダンス、例えば１００ＭΩを超えるものを有しており、更に該トランスコンダクタの出力はトライステート即ち三状態可能であり該トランスコンダクタから電流出力を供給することのない形態とさせることが可能である。差動出力電流Ｉは以下の如くである。
Ｉ＝ＧＭ×ＶIN
尚、ＶINは差動入力電圧であり且つＧＭは該トランスコンダクタの相互コンダクタンスである。
高い入力インピーダンスは、ＤＣ電流を必要とすることなしに、即ち他の装置のローディングを低下させることなしに、トランスコンダクタの入力端を他の装置へ接続させることを可能としている。更に、高い出力インピーダンスは、幾つかのトランスコンダクタを並列に接続することを可能としており、従って各個別的なトランスコンダクタのＧＭ値に影響を与えることなしに、該トランスコンダクタの電流を加算することを可能としている。更に、トランスコンダクタ出力電流をターンオフ（即ち、トライステート状態）させることが可能であり、従って回路から該トランスコンダクを実効的に取除くことを可能としている。
該トランスコンダクタは高い入力インピーダンスを有しているので、該トランスコンダクタへの入力端に先行するＭＯＳ装置はそれらを介して流れるＤＣ電流を有するものではない。そうであるから、これらの装置はノイズ又は歪に貢献することはない。
差動増幅器６２の出力端を差動増幅器６２の入力端へ結合させることによって、これらの入力端は実効的に仮想接地、即ち差動増幅器６２の高い利得によってゼロの差動電圧へ実効的に保持される回路における点となる。
差動増幅器６２は差動増幅器入力端を実効的にゼロの差動電圧に保持し且つ外部回路又はその他のプログラム可能アナログ回路ブロック２２を駆動するために低い出力インピーダンスを与える。該仮想接地を実効的にゼロの差動電圧に保持することによって、差動増幅器６２はトランスコンダクタ及びコンデンサアレイの出力端における寄生容量に起因する歪を取除いている。
プログラム可能コンデンサアレイ６４，６６は、プログラム可能アナログ回路ブロック２２へ容量を付加するか又はそれから容量を取除くために使用される。各プログラム可能コンデンサアレイ６４，６６は、集積化したコンデンサを有すると共に、存在する場合にどの集積化したコンデンサがプログラム可能アナログ回路ブロック２２内において活性状態にあるかを制御する複数個のＭＯＳスイッチを有している。コンデンサアレイ内において活性状態にないコンデンサは自動的に基準電圧へ接続され、従っていずれの回路相互作用からも活性状態にないコンデンサを絶対的に取除いている。
図５を参照すると、各極性制御マルチプレクサ回路５２，５４がスイッチ８０，８１，８２，８３を有している。スイッチ８０，８１は負の入力信号へ接続される。スイッチ８０，８３は正出力信号へ接続され、スイッチ８１，８２は負出力信号へ接続される。
極性制御信号がアクティブ即ち活性状態であると、スイッチ８０，８３がオンであり且つスイッチ８１，８２がオフであり、従って正入力端子を正出力端子へ接続し且つ負入力端子を負出力端子へ接続させる。極性制御信号が非活性状態である場合には、スイッチ８１，８２がオンであり且つスイッチ８０，８３がオフであって、正入力端子が負出力端子へ接続され且つ負入力端子が正出力端子へ接続される。この状態において、極性制御マルチプレクサ５２，５４は入力端子と出力端子との間の関係を反転させる。これらのスイッチの状態はメモリ２６内に格納されている情報によって制御される。
図６を参照すると、トランスコンダクタ５６，５８，６８は、通常、線形化した抵抗を基礎としたトランスコンダクタとしても知られる、サーボフィードバックによって線形化したデジェネレイテッドペア（ｄｅｇｅｎｅｒａｔｅｄ  ｐａｉｒ）即ち縮退対として知られている。差動入力電圧、即ちＶL−ＶRが電圧入力端子９０，９１上において受取られ、且つ対応する差動出力電流が電流出力端子９２，９３において発生される。差動出力電流の値は次式の如くである。
Ｉ＝ＧＭ×ＶIN
トランスコンダクタ５６，５８の場合、ＧＭの値はメモリ２６内に格納されている情報に基づいて選択されるＲＴの部分によって直接的に制御される。
フィードバックトランスコンダクタ６８はトランスコンダクタ５６，５８に類似しているが固定したＧＭを有しており、その値は設計によって決定される。
トランジスタ９４，９５のソース及びドレインはトランジスタ９７，９６のゲートと接地との間に接続されている。トランジスタ９４，９５のゲートはトライステート制御信号へ接続され、その信号は、該トランスコンダクタの出力端子がトライステート状態であるか否かを制御する。該トライステート制御信号が活性状態である場合には、トランジスタ９４，９５がオンであって、トランジスタ９６，９７のゲートを接地へ接続し、従ってトランジスタ９６，９７をターンオフさせる。同時に、該トライステート制御信号は、更に、オペアンプ９８，９９に対するバイアス電流をターンオフさせる。
図７を参照すると、プログラム可能コンデンサアレイ６４の概略図が示されており、コンデンサアレイ６６は同一のアーキテクチュアのものである。プログラム可能コンデンサアレイ６４は、異なる容量値をもった複数個のコンデンサＣ１，Ｃ２，Ｃ３を有している。コンデンサＣ１，Ｃ２，Ｃ３はスイッチ１００へ結合している。コンデンサアレイ６４の入力端はスイッチ１００の全てに対して並列に結合されている。各コンデンサの反対側はコンデンサアレイ６４の出力端へ結合している。従って、個別的なスイッチ１００をターンオン又はターンオフさせることによって、コンデンサアレイ６４の容量はプログラム可能に制御することが可能である。コンデンサアレイ６４を制御する情報はメモリ２６内に格納されている。
スイッチ１００がオフであると、それらは開回路を表わし且つこれらのスイッチと関連するコンデンサは差動増幅器６２のフィードバック経路内には存在しない。従って、コンデンサアレイ６４の容量を制御することに加えて、各コンデンサアレイ６４，６６はプログラムすることによって機能的にプログラム可能アナログ回路ブロック２２から除去することも可能である。
コンデンサアレイ内において活性状態にないコンデンサは、自動的に、スイッチ１００のＮＭＯＳトランジスタ１０２を介して基準電圧へ接続され、従って活性状態にないコンデンサを如何なる回路相互作用からも絶対的に排除している。
図８を参照すると、終端回路６０が示されている。終端回路６０は、トランジスタ１１０及び１１２、終端バイアス回路１１４を有している。トランジスタ１１０及び１１２のソース及びドレインは差動増幅器６２の入力端子間に結合されており、且つこれらの端子間の実効抵抗を形成し、安全性を確保するためにプログラム可能アナログ回路ブロック２２の閉ループ利得を減少させる。
トランジスタ１１２と並列なトランジスタ１１０によって形成される抵抗の値は、フィードバックトランスコンダクタ６８の１／ＧＭの値以下である。この抵抗値は終端バイアス回路１１４によって制御される。終端バイアス回路１１４はバイアス電圧１１６，１１８を発生し、それらの電圧はトランジスタ１１０，１１２のゲートへ夫々結合される。終端バイアス回路１１４はバイアス電圧１１０，１１２を発生し、従ってトランジスタ１１２と並列なトランジスタ１１０の抵抗がフィードバックトランスコンダクタ６８の１／ＧＭ以下であることを確保する。
再度図４を参照すると、トランスコンダクタ５６，５８の出力電流は差動増幅器６２の入力端子において加算される。フィードバックトランスコンダクタ６８はフィードバック抵抗として機能する。フィードバックトランスコンダクタ６８が活性状態である場合、即ちトライステート状態にない場合には、それは差動増幅器入力端子に対して電流を供給する。従って、フィードバックトランスコンダクタ６８は、実効的に、該ループを閉成し且つオペアンプフィードバック回路における従来の抵抗として機能する。
トランスコンダクタ６８がオフである場合、即ちトライステート状態にある場合には、プログラム可能アナログ回路ブロック２２は積分器として動作し、その値は入力相互コンダクタンス及びプログラムされた容量値に依存する。より詳細に説明すると、次式の如くである。
0003737515.tif 000002
トランスコンダクタ６８がオンである場合には、プログラム可能アナログ回路ブロック２２は単極フィルタとして機能する。より詳細に説明すると、次式の如くである。
0003737515.tif 000003
プログラム可能コンデンサアレイ６４，６６がオフである場合には、プログラム可能アナログ回路ブロック２２は利得段として機能する。より詳細に説明すると、次式の如くである。
0003737515.tif 000004
これらの式において、ＧＭ１及びＧＭ２は入力トランスコンダクタ５６，５８の相互コンダクタンスを表わしており、且つＧＭ３はフィードバックトランスコンダクタ６８の相互コンダクタンスを表わしている。更に、Ｃａｐはプログラム可能コンデンサアレイ６４，６６のプログラムしたコンデンサ値を表わしている。
プログラム可能アナログ回路ブロック２２はループ利得を制御し且つプログラム可能アナログ回路ブロック２２を安定化させるために終端回路６０を使用している。終端回路６０を図示した如く接続した場合には、ループ利得は次式で表わされる。
ＬｏｏｐＧａｉｎ＝Ａｏｌ×ＢＭ３×Ｒｚ
尚、Ａｏｌは差動増幅器６２の開ループ利得であり、ＧＭ３はフィードバックトランスコンダクタ６８の相互コンダクタンスであり、且つＲｚは終端バイアス回路１１４によって制御されるトランジスタ１１０及び１１２の並列結合の実効抵抗である。従って、プログラム可能アナログ回路ブロック２０のループ利得は、単に、差動増幅器６２の利得である。
差動増幅器６２が安定である場合には、プログラム可能アナログ回路ブロック２２は安定である。プログラム可能アナログ回路ブロック２２に対する安定性が入力トランスコンダクタの位相劣化をオフセットさせるためにプログラム可能コンデンサの位置における小さな付加的な容量を必要とすることに注意すべきである。然しながら、終端回路６０がない場合には、プログラム可能アナログ回路ブロック２２は効果的に補償することは不可能である。何故ならば、プログラム可能アナログ回路ブロック２２のループ利得は高過ぎ、例えば１３０ｄＢを超えるものとなるからである。より詳細に説明すると、差動増幅器６２は大きな振幅を与えるので、差動増幅器６０の入力側における比較的小さな変動は差動増幅器６０の出力側において大きな変動となる。
その他の実施例
その他の実施例も以下の請求の範囲内にある。
又、例えば、本プログラム可能アナログ回路システムを４個のプログラム可能アナログ回路ブロックを有する場合について示したが、任意の数のプログラム可能アナログ回路ブロックを有するプログラム可能アナログ回路システムは本発明の範囲内のものである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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