(57)【特許請求の範囲】
【請求項１】
セルが配置された半導体集積回路の設計データを保持するための、設計データ保持手段と、
複数の種類のセルについて、セル全体の消費電流がライブラリとして登録された、ライブラリ手段と、
前記設計データ保持手段に保持されている設計データに基づいて、前記半導体集積回路に配置されているセルの種類を特定する、セル特定手段と、
前記ライブラリ手段を検索して、前記セル特定手段で特定されたセルの、前記セル全体の消費電流を取得し、この取得したセル全体の消費電流を、前記セル内に敷設された電源配線に均等に分割して、定電流源として割り付ける、定電流源割付手段と、
前記定電流源割付手段で割り付けられた定電流源を含むセルが配置された半導体集積回路の電圧降下解析を行う、解析手段と、
を備えることを特徴とする電圧降下解析システム。
【請求項２】
セルが配置された半導体集積回路の設計データを保持するための、設計データ保持手段と、
複数の種類のセルについて、セル全体の消費電流がライブラリとして登録された、ライブラリ手段と、
前記設計データ保持手段に保持されている設計データに基づいて、前記半導体集積回路に配置されているセルの種類を特定する、セル特定手段と、
前記ライブラリ手段を検索して、前記セル特定手段で特定されたセルの、前記セル全体の消費電流を取得し、この取得したセル全体の消費電流を、前記セル内に設けられた電源ピンの面積比に基づいて分割し、この分割により得られる消費電流分の電流容量を有する定電流源として、前記電源ピンに割り付ける、定電流源割付手段と、
前記定電流源割付手段で割り付けられた定電流源を含むセルが配置された半導体集積回路の電圧降下解析を行う、解析手段と、
を備えることを特徴とする電圧降下解析システム。
【請求項３】
セルが配置された半導体集積回路の設計データを保持するための、設計データ保持手段と、
複数の種類のセルについて、セルに設けられた各電源ピンの消費電流がライブラリとして登録された、ライブラリ手段と、
前記設計データ保持手段に保持されている設計データに基づいて、前記半導体集積回路に配置されているセルの種類を特定する、セル特定手段と、
前記ライブラリ手段を検索して、前記セル特定手段で特定されたセルの、前記各電源ピンの消費電流を取得し、この取得した各電源ピンの消費電流に相当する電流容量を有する定電流源を、前記セル特定手段で特定されたセルの各電源ピンに割り付ける、定電流源割付手段と、
前記定電流源割付手段で割り付けられた定電流源を含むセルが配置された半導体集積回路の電圧降下解析を行う、解析手段と、
を備えることを特徴とする電圧降下解析システム。
【請求項４】
セルが配置された半導体集積回路の設計データを保持するための、設計データ保持手段と、
複数の種類のセルについて、セルの電源配線と消費電流をモデル化した回路網の縮約回路網がライブラリとして登録された、ライブラリ手段と、
前記設計データ保持手段に保持されている設計データに基づいて、前記半導体集積回路に配置されているセルの種類を特定する、セル特定手段と、
前記ライブラリ手段を検索して、前記セル特定手段で特定されたセルの縮約回路網を取得し、この取得した縮約回路網を、この特定されたセルに割り付ける、縮約回路網割付手段と、
前記縮約回路網割付手段で縮約回路網が割り付けられたセルが配置された半導体集積回路の電圧降下解析を行う、解析手段と、
を備えることを特徴とする電圧降下解析システム。
【請求項５】
前記ライブラリ手段には、セルの縮約回路網として、セルの電源配線をモデル化した抵抗網と消費電流をモデル化した定電流源からなる回路網を縮約した回路網が登録されている、ことを特徴とする請求項４に記載の電圧降下解析システム。
【請求項６】
前記ライブラリ手段には、セルの縮約回路網として、セルの電源配線をモデル化した抵抗網と消費電流をモデル化した抵抗からなる抵抗網を縮約した回路網が登録されている、ことを特徴とする請求項４に記載の電圧降下解析システム。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電圧降下解析システムに関し、特に、セル内部の消費電流をより正確に反映した電圧降下解析を行うための電圧降下解析システムに関する。
【０００２】
【従来の技術】
近年、半導体製造技術の進歩による半導体集積回路の微細化や高速化が進んできている。このため、半導体集積回路の電源系の電源配線に関して、半導体集積回路の内部における電源電圧の降下という問題が、顕在化しつつある。このため、この電圧降下の状態が１つの半導体集積回路内で、どのようになっているのかを、コンピュータを用いて、解析することが行われている。
【０００３】
このような半導体集積回路内には、各種の機能を実現するためのトランジスタやキャパシタ等の複数の素子と、これら複数の素子を電気的に接続する配線とが設けられている。また、設計作業の効率化を図るため、予めまとまった機能を実現するための素子と配線をセルとして用意しておき、これを半導体集積回路内に配置する手法も用いられている。このようなセルの中でも、特に大規模で高機能なものをメガセルと呼んでいる。半導体集積回路内にセル（メガセル）を配置している場合には、このセル（メガセル）の内部構成が、電圧降下にも影響を与えることになる。
【０００４】
【発明が解決しようとする課題】
しかしながら、このコンピュータ解析では、半導体集積回路内のセル（メガセル）部分は、その具体的内部構成が省略されているため、セル（メガセル）を含んでいる半導体集積回路内の電圧降下の解析を、必要とされている精度で行うことができないという問題がある。
【０００５】
例えば、特開平５−４７９２８号には、半導体集積回路内に親セルと子供セルという階層的なノードが存在する場合の電圧降下解析手法が開示されている。しかし、セル（メガセル）の内部構成や電源を消費する箇所の分布については、何の考慮も払われておらず、このため、セル（メガセル）を含んでいる場合には、半導体集積回路内の電圧降下解析を適切に行えないという、問題が存在している。
【０００６】
そこで本発明は、前記課題に鑑みてなされたものであり、セルを含んでいる半導体集積回路内の電圧降下をより適正に解析することのできる半導体集積回路の電圧降下解析システムを、提供することを目的とする。
【０００７】
【課題を解決するための手段】
上記課題を解決するため、本発明に係る電圧降下解析システムは、
セルが配置された半導体集積回路の設計データを保持するための、設計データ保持手段と、
複数の種類のセルについて、セル全体の消費電流がライブラリとして登録された、ライブラリ手段と、
前記設計データ保持手段に保持されている設計データに基づいて、前記半導体集積回路に配置されているセルの種類を特定する、セル特定手段と、
前記ライブラリ手段を検索して、前記セル特定手段で特定されたセルの、前記セル全体の消費電流を取得し、この取得したセル全体の消費電流を、前記セル内に敷設された電源配線に均等に分割して、定電流源として割り付ける、定電流源割付手段と、
前記定電流源割付手段で割り付けられた定電流源を含むセルが配置された半導体集積回路の電圧降下解析を行う、解析手段と、
を備えることを特徴とする。
また、本発明に係る電圧降下解析システムは、
セルが配置された半導体集積回路の設計データを保持するための、設計データ保持手段と、
複数の種類のセルについて、セル全体の消費電流がライブラリとして登録された、ライブラリ手段と、
前記設計データ保持手段に保持されている設計データに基づいて、前記半導体集積回路に配置されているセルの種類を特定する、セル特定手段と、
前記ライブラリ手段を検索して、前記セル特定手段で特定されたセルの、前記セル全体の消費電流を取得し、この取得したセル全体の消費電流を、前記セル内に設けられた電源ピンの面積比に基づいて分割し、この分割により得られる消費電流分の電流容量を有する定電流源として、前記電源ピンに割り付ける、定電流源割付手段と、
前記定電流源割付手段で割り付けられた定電流源を含むセルが配置された半導体集積回路の電圧降下解析を行う、解析手段と、
を備えることを特徴とする。
また、本発明に係る電圧降下解析システムは、
セルが配置された半導体集積回路の設計データを保持するための、設計データ保持手段と、
複数の種類のセルについて、セルに設けられた各電源ピンの消費電流がライブラリとして登録された、ライブラリ手段と、
前記設計データ保持手段に保持されている設計データに基づいて、前記半導体集積回路に配置されているセルの種類を特定する、セル特定手段と、
前記ライブラリ手段を検索して、前記セル特定手段で特定されたセルの、前記各電源ピンの消費電流を取得し、この取得した各電源ピンの消費電流に相当する電流容量を有する定電流源を、前記セル特定手段で特定されたセルの各電源ピンに割り付ける、定電流源割付手段と、
前記定電流源割付手段で割り付けられた定電流源を含むセルが配置された半導体集積回路の電圧降下解析を行う、解析手段と、
を備えることを特徴とする。
また、本発明に係る電圧降下解析システムは、
セルが配置された半導体集積回路の設計データを保持するための、設計データ保持手段と、
複数の種類のセルについて、セルの電源配線と消費電流をモデル化した回路網の縮約回路網がライブラリとして登録された、ライブラリ手段と、
前記設計データ保持手段に保持されている設計データに基づいて、前記半導体集積回路に配置されているセルの種類を特定する、セル特定手段と、
前記ライブラリ手段を検索して、前記セル特定手段で特定されたセルの縮約回路網を取得し、この取得した縮約回路網を、この特定されたセルに割り付ける、縮約回路網割付手段と、
前記縮約回路網割付手段で縮約回路網が割り付けられたセルが配置された半導体集積回路の電圧降下解析を行う、解析手段と、
を備えることを特徴とする。
【０００８】
【発明の実施の形態】
〔第１実施形態〕
本発明の第１実施形態においては、メガセル内の消費電流を複数の定電流源として分割し、これら複数の定電流源をメガセル内の電源配線に対して均等に割り付けることにより、メガセル内の消費電流の分布をより適切に反映した半導体集積回路の電圧降下の解析が行えるようにしたものである。より詳しくを、以下に説明する。
【０００９】
図１は、半導体集積回路内の電圧降下を解析するための本実施形態に係る電圧降下解析システム１０におけるハードウェア構成を示すブロック図である。
【００１０】
この図１に示すように、本実施形態に係る電圧降下解析システム１０は、コンピュータ本体２０と、このコンピュータ本体２０に接続された表示装置３０とを備えて、構成されている。コンピュータ本体２０は、ＣＰＵ（Central Processing Unit）４０と、ＲＡＭ（Random Access Memory）４２と、ＲＯＭ（Read Only Memory）４４とを備えており、これらは相互に内部バスを介して接続されている。また、内部バスは、この内部バスに接続されたインターフェース回路４６を介して、ハードディスク４８が接続されている。また、内部バスは、この内部バスに接続されたインターフェース回路５０とケーブルとを介して、表示装置３０のインターフェース回路３２に接続されている。
【００１１】
次に、図２に基づいて、本実施形態に係る電圧降下解析処理について説明する。この図２は、電圧降下解析システム１０が行う電圧降下解析処理を説明するフローチャートである。本実施形態においては、この電圧降下解析処理は、ハードディスク４８に電圧降下解析プログラムとして格納されており、ＣＰＵ４０がこれを読み出して実行することにより、実現される。
【００１２】
図２に示すように、まず、電圧降下解析システム１０は、半導体集積回路内の電源系の抵抗網を抽出する（ステップＳ１０）。すなわち、ユーザが設計した半導体集積回路の設計データが、ハードディスク４８に格納されている。この設計データに基づいて、電圧降下解析システム１０は、半導体集積回路内の配線のうち電源系の電源配線を抽出する。
【００１３】
次に、電圧降下解析システム１０は、この抽出した電源系の抵抗網に対する、消費電流を抽出する（ステップＳ１１）。すなわち、電源系の配線に接続されているトランジスタやキャパシタ等の素子で消費される電流が、どの程度であるのかを決定する。
【００１４】
次に、電圧降下解析システム１０は、半導体集積回路内に配置されているメガセルを、メガセルモデルに置き換える（ステップＳ１２）。どうのようなメガセルモデルに置き換えるかは、後述する。
【００１５】
次に、電圧降下解析システム１０は、この半導体集積回路内の電圧降下の解析を行う（ステップＳ１３）。この解析の具体的手法は既知のものであるので、ここではその詳しい説明は割愛する。
【００１６】
次に、図３に基づいて、上述したステップＳ１２におけるメガセルモデル付加処理について詳しく説明する。この図３は、本実施形態に係るメガセルモデル付加処理を詳しく説明するフローチャートである。本実施形態においては、このメガセルモデル付加処理についても、ハードディスク４８に格納されているメガセルモデル付加プログラムをＣＰＵ４０が読み出して実行することにより、実現される。
【００１７】
図３に示すように、まず、電圧降下解析システム１０は、半導体集積回路内のメガセルを１つ選択する（ステップＳ２０）。具体的には、ハードディスク４８に格納されている半導体集積回路の設計データに基づいて、半導体集積回路の中からメガセルを１つ選択する。
【００１８】
次に、電圧降下解析システム１０は、選択したメガセル全体の消費電流を求める（ステップＳ２１）。メガセル全体の消費電流は、メガセルの種類毎に予めライブラリ登録されている。但し、ステップＳ２１で、メガセル全体の消費電流を、その都度解析により求めるようにしてもよい。
【００１９】
次に、電圧降下解析システム１０は、メガセル内部に敷設されている配線の中から、電源配線を抽出する（ステップＳ２２）。図４は、一例として、メガセル６０を示す図である。この図４に示すメガセル６０の場合、ステップＳ２２で、格子状に敷設された電源配線６２が抽出される。
【００２０】
次に、図３に示すように、電圧降下解析システム１０は、ステップＳ２１で求めたメガセル全体の消費電流を、複数に均等に分割して、電源配線に定電流源として割り付ける（ステップＳ２３）。図４に示すメガセル６０の場合、２０個の定電流源６４を電源配線６２に均等に割り付けている。例えば、メガセル６０全体の消費電流が２０ｍＡであるとすると、１ｍＡの定電流源を２０個、均等に、電源配線６２に割り付ける。
【００２１】
次に、図３に示すように、電圧降下解析システム１０は、ステップＳ２３で生成したメガセルのモデルを、半導体集積回路にメガセルとして付加する（ステップＳ２４）。続いて、半導体集積回路内のすべてのメガセルをモデル化したかどうかを判断する（ステップＳ２５）。すべてのメガセルをモデル化し終えていない場合（ステップＳ２５：Ｎｏ）には、上述したステップＳ２０からを繰り返す。一方、すべてのメガセルをモデル化し終えた場合（ステップＳ２５：Ｙｅｓ）には、このメガセルモデル付加処理を終了する。
【００２２】
以上のように、本実施形態に係る電圧降下解析システム１０によれば、例えば図４に示すように、電圧降下解析の際に、メガセル６０全体の消費電流を、複数の定電流源を用いて電源配線６２に均等に割り付けることとしたので、メガセル６０内部で消費される電流を、より実際の製品に近い形式で表すことができる。このため、より精度の高い電圧降下解析を行うことができるようになる。
【００２３】
〔第２実施形態〕
本発明の第２実施形態は、上述した第１実施形態を変形して、メガセル内に設けられている電源ピンの面積比に基づいてメガセル全体の消費電流を分割し、この分割した消費電流を各電源ピンに定電流源として割り付けるようにしたものである。より詳しくを、以下に説明する。
【００２４】
本実施形態における電圧降下解析システム１０は、上述した第１実施形態と比較して、メガセルモデル付加処理が異なる。
【００２５】
図５は、本実施形態に係るメガセルモデル付加処理を詳しく説明するフローチャートである。本実施形態においても、このメガセルモデル付加処理は、ハードディスク４８に格納されているメガセルモデル付加プログラムを、ＣＰＵ４０が読み出して実行することにより、実現される。
【００２６】
図５に示すように、まず、電圧降下解析システム１０は、半導体集積回路内のメガセルを１つ選択する（ステップＳ３０）。具体的には、ハードディスク４８に格納されている半導体集積回路の設計データに基づいて、半導体集積回路の中からメガセルを１つ選択する。
【００２７】
次に、電圧降下解析システム１０は、選択したメガセル全体の消費電流を求める（ステップＳ３１）。メガセル全体の消費電流は、メガセルの種類毎に予めライブラリ登録されている。但し、ステップＳ３１で、メガセル全体の消費電流を、その都度解析により求めるようにしてもよい。
【００２８】
次に、電圧降下解析システム１０は、メガセル内部に設けられている電源ピンを抽出し、各電源ピンの面積を算出する（ステップＳ３２）。図６は、一例として、メガセル７０を示す図である。この図６に示すメガセル７０の場合、ステップＳ３２で、メガセル内に設けられた７個の電源ピン７２が抽出される。さらに、このステップＳ３２で、７個の電源ピン７２のそれぞれの面積が算出される。なお、この電源ピン７２は、メガセル７０の外部から内部に、電源配線を接続する部分であり、その面積が大きいほど、外部からの電源配線を接続する箇所の設計自由度が増大することになる。
【００２９】
次に、図５に示すように、電圧降下解析システム１０は、ステップＳ３１で求めたメガセル全体の消費電流を、ステップＳ３２で算出した電源ピンの面積に比例するように分割して、定電流源としてそれぞれの電源ピンに割り付ける（ステップＳ３３）。図６に示すメガセル７０の場合、７個の定電流源７４を、各電源ピン７２の面積に比例する電流容量で割り振る。
【００３０】
次に、図５に示すように、電圧降下解析システム１０は、ステップＳ３３で生成したメガセルのモデルを、半導体集積回路に付加する（ステップＳ３４）。続いて、半導体集積回路内のすべてのメガセルをモデル化したかどうかを判断する（ステップＳ３５）。すべてのメガセルをモデル化し終えていない場合（ステップＳ３５：Ｎｏ）には、上述したステップＳ３０からを繰り返す。一方、すべてのメガセルをモデル化し終えた場合（ステップＳ３５：Ｙｅｓ）には、このメガセルモデル付加処理を終了する。
【００３１】
以上のように、本実施形態に係る電圧降下解析システム１０によれば、例えば図６に示すように、メガセル７０全体の消費電流を、電源ピン７２の面積比に応じて分割し、それぞれの電源ピン７２に定電流源７４として割り付けることとしたので、メガセル７０内部で消費される電流を、より実際の製品に近い形式で表すことができる。このため、より精度の高い電圧降下解析を行うことができるようになる。
【００３２】
なお、本実施形態は、図７に示すような電源リング８２を有するメガセル８０に対して、適用することもできる。この場合、ステップＳ３２で、電源リング８２を適当なサイズに分割して、複数の電源ピン８４とし、それぞれの面積を算出する。そして、ステップＳ３３で、それぞれ電源ピン８４の面積比に応じてメガセル８０全体の消費電流を分割し、その分割した電流容量を有する定電流源８６を、それぞれの電源ピンに割り付けるようにすればよい。
【００３３】
〔第３実施形態〕
本発明の第３実施形態は、上述した第２実施形態を変形して、シミュレータを用いてメガセル内の各電源ピンで消費される電流を求め、この消費電流を対応する電源ピンに定電流源として割り付けるようにしたものである。より詳しくを、以下に説明する。
【００３４】
本実施形態における電圧降下解析システム１０は、上述した第１及び第２実施形態のものと、メガセルモデル付加処理が異なる。
【００３５】
図８は、本実施形態に係るメガセルモデル付加処理を詳しく説明するフローチャートである。本実施形態においても、このメガセルモデル付加処理は、ハードディスク４８に格納されているメガセルモデル付加プログラムを、ＣＰＵ４０が読み出して実行することにより、実現される。
【００３６】
図８に示すように、まず、電圧降下解析システム１０は、半導体集積回路内のメガセルを１つ選択する（ステップＳ４０）。具体的には、ハードディスク４８に格納されている半導体集積回路の設計データに基づいて、半導体集積回路の中からメガセルを１つ選択する。
【００３７】
次に、電圧降下解析システム１０は、ライブラリから、メガセル内の各電源ピンの消費電流を読み出す（ステップＳ４１）。すなわち、本実施形態においては、予めシミュレータを用いて、各電源ピンで消費される電流を算出し、この算出結果がライブラリに、メガセルの種類毎に登録されている。したがって、本実施形態に係るメガセルモデル付加処理では、このライブラリに登録されている対応するメガセルにおける各電源ピンの消費電流を読み出す。本実施形態では、このライブラリもハードディスク４８に格納されている。
【００３８】
なお、シミュレータとしては、ＳＰＩＣＥ、ＰｏｗｅｒＭｉｌｌなどが知られているが、これらに限るものではない。また、シミュレータを実現するためのプログラムは、ハードディスク４８に格納されており、ＣＰＵ４０がこれを読み出して実行することにより、実現される。さらに、本実施形態においては、各電源ピンの消費電流は予めライブラリに登録しておくこととしたが、ステップＳ４１でその都度シミュレータで算出するようにしてもよい。
【００３９】
図９は、一例として、メガセル９０を示す図である。この図９に示すメガセル９０の場合、ステップＳ４１で、メガセル内に設けられた７個の電源ピン９２のそれぞれの消費電流が、ライブラリから読み出される。
【００４０】
次に、図８に示すように、電圧降下解析システム１０は、ステップＳ４１で求めた各電源ピンの消費電流に相当する電流容量の定電流源を、対応する電源ピンに割り付ける（ステップＳ４２）。図９のメガセル９０では、シミュレータで算出された消費電流に相当する電流容量の定電流源９４を、それぞれ対応する電源ピン９２に割り付ける。
【００４１】
次に、図８に示すように、電圧降下解析システム１０は、ステップＳ４２で生成したメガセルのモデルを、半導体集積回路にメガセルとして付加する（ステップＳ４３）。続いて、半導体集積回路内のすべてのメガセルをモデル化したかどうかを判断する（ステップＳ４４）。すべてのメガセルをモデル化し終えていない場合（ステップＳ４４：Ｎｏ）には、上述したステップＳ４０からを繰り返す。一方、すべてのメガセルをモデル化し終えた場合（ステップＳ４４：Ｙｅｓ）には、このメガセルモデル付加処理を終了する。
【００４２】
以上のように、本実施形態に係る電圧降下解析システム１０によれば、上述した第２実施形態と比べて、メガセル９０内部で消費される電流を、より実際の製品に近い形式で表すことができ、より精度の高い電圧降下解析を行うことができるようになる。
【００４３】
なお、本実施形態は、図１０に示すような電源リング１０２を有するメガセル１００に対して、適用することもできる。この場合、電源リング１０２を適当なサイズに分割して、複数の電源ピン１０４とし、それぞれの電源ピン１０４で消費する電流をシミュレータを用いて予め算出し、これをライブラリに登録しておく。そして、ステップＳ４１で、ライブラリから各電源ピン１０４の消費電流を読み出し、ステップＳ４２で、それぞれ電源ピン１０４の消費電流に相当する電流容量を有する定電流源１０６を、それぞれの電源ピンに割り付けるようにすればよい。
【００４４】
〔第４実施形態〕
本発明の第４実施形態は、メガセルの電源配線をモデル化した抵抗網と、消費電流をモデル化した定電流源とからなる回路網を生成し、さらにこの回路網を縮約したものをライブラリとして登録しておき、このライブラリに登録したものを電圧降下解析の際に使用するようにしたものである。より詳しくを、以下に説明する。
【００４５】
図１１は、メガセル１１０の電源配線を抵抗を用いてモデル化し、且つ、消費電流を定電流源を用いてモデル化した回路網を示す図である。この図１１においては、四隅のノードがメガセル１１０の外部に接続する外部ノード１１２を構成しており、それ以外のノードが外部には接続しない内部ノード１１４を構成している。
【００４６】
図１１のメガセル１１０の回路網から節点方程式を生成すると、式（１）のようになる。
【００４７】
【数１】
0003851771.tif 000002
ここで、Ｙ１１〜Ｙｍｎは各ノードのアドミッタンスであり、Ｖ１〜Ｖｎは、各ノードの電圧であり、Ｉ１〜Ｉｍは各ノードに流れ込む電流である。式（１）において、外部ノード１１２と、内部ノード１１４とに分離して、整理すると、式（２）のようになる。
【００４８】
【数２】
0003851771.tif 000003
但し、Ａ、Ｂ、Ｃ、及び、Ｄは、それぞれアドミッタンスの行列を表しており、Ｖｅは外部ノードの電圧の行列を表しており、Ｖｉは内部ノードの電圧の行列を表しており、Ｉｅは外部ノードの電流の行列を表しており、Ｉｉは内部ノードの電流の行列を表している。この式（２）を変形すると、式（３）のようになる。
【００４９】
【数３】
0003851771.tif 000004
この式（３）においては、式（１）から内部ノードを消去した節点方程式になっている。この式（３）を用いると、図１２に示すような外部ノード１１２のみからなる縮約された回路網１２０が得られる。つまり、図１１のメガセル１１０を縮約すると、図１２に示す回路網１２０が得られる。
【００５０】
式（３）のＡ−ＢＤ−１Ｃにより、回路網１２０の抵抗Ｒ１２０〜Ｒ１２５の値が定まり、式（３）の−ＢＤ−１Ｉｉにより、回路網１２０の定電流源Ｉ１２０〜Ｉ１２３の電流容量が定まる。
【００５１】
本実施形態においては、この縮約された回路網１２０をライブラリに登録しておく。あるいは、式（３）におけるＡ−ＢＤ−１Ｃと−ＢＤ−１Ｉｉとをライブラリに登録しておき、半導体集積回路全体の節点方程式を立てる際に、メガセル部分のＹ行列要素、Ｉベクトル要素として、利用するようにしてもよい。また、縮約した回路網は、メガセルの種類毎に異なるので、その種類毎に回路網を生成し、ライブラリに登録しておく。
【００５２】
なお、式（２）を変形して、式（４）のようにしてもよい。
【００５３】
【数４】
0003851771.tif 000005
この式（４）は、内部ノード１１４の電圧Ｖｉと、外部ノード１１２の電圧Ｖｅとの間の関係式になっている。この式（４）をライブラリに登録しておくようにしてもよい。これにより、半導体集積回路全体の電圧降下解析によりメガセルの外部ノードの電圧Ｖｅが求まった場合に、そのメガセルの内部ノードの電圧Ｖｉを式（４）を用いて求めることができる。
【００５４】
次に、図１３に基づいて、本実施形態に係るメガセルモデル付加処理を説明する。この図１３は、本実施形態に係るメガセルモデル付加処理を詳しく説明するフローチャートである。本実施形態においても、このメガセルモデル付加処理は、ハードディスク４８に格納されているメガセルモデル付加プログラムを、ＣＰＵ４０が読み出して実行することにより、実現される。
【００５５】
図１３に示すように、まず、電圧降下解析システム１０は、半導体集積回路内のメガセルを１つ選択する（ステップＳ５０）。具体的には、ハードディスク４８に格納されている半導体集積回路の設計データに基づいて、半導体集積回路の中からメガセルを１つ選択する。
【００５６】
次に、電圧降下解析システム１０は、ライブラリから、選択したメガセルに対応する回路網を読み出す（ステップＳ５１）。すなわち、本実施形態においては、上述した式（３）により求められた回路網が予めライブラリに登録されているので、これを読み出す。本実施形態では、このライブラリもハードディスク４８に格納されている。但し、式（３）により縮約した回路網を予めライブラリに登録せずに、ステップＳ５１で、その都度、式（３）に基づいて縮約した回路網を生成するようにしてもよい。
【００５７】
次に、電圧降下解析システム１０は、ステップＳ５１で読み出した回路網を、メガセルモデルとして、半導体集積回路に付加する（ステップＳ５２）。続いて、電圧降下解析システム１０は、半導体集積回路内のすべてのメガセルをモデル化したかどうかを判断する（ステップＳ５３）。すべてのメガセルをモデル化し終えていない場合（ステップＳ５３：Ｎｏ）には、上述したステップＳ５０からを繰り返す。一方、すべてのメガセルをモデル化し終えた場合（ステップＳ５４：Ｙｅｓ）には、このメガセルモデル付加処理を終了する。
【００５８】
以上のように、本実施形態に係る電圧降下解析システム１０によれば、例えば図１２に示すように、メガセル１２０の縮約した回路網を予め求めておき、これをライブラリに登録しておく。そして、電圧降下解析の際には、半導体集積回路内のメガセルに、ライブラリに登録されているそのメガセルに対応する回路網を割り付けた上で、解析を行うこととしたので、より実際の回路に近い形式で電圧降下解析を行うことができ、解析精度の向上を図ることができる。
【００５９】
〔第５実施形態〕
本発明の第５実施形態は、メガセルの電源配線と消費電流とをモデル化して抵抗網を生成し、この抵抗網を縮約した回路網を、ライブラリとして登録しておき、このライブラリに登録したものを電圧降下解析の際に使用するようにしたものである。より詳しくを、以下に説明する。
【００６０】
ＣＭＯＳ論理ゲートの平均消費電流は、式（５）で表される。
【００６１】
【数５】
0003851771.tif 000006
ここで、ＩはＣＭＯＳ論理ゲートの平均消費電流であり、ｆは駆動周波数であり、ＶＤＤは電源電圧である。この式（５）から分かるように、駆動周波数ｆが一定であれば、平均消費電流は電源電圧に比例する。したがって、直流解析においては、図１４に示すように、消費電流を定電流源でモデル化する代わりに、抵抗でモデル化することで、消費電流を電源電圧依存性を考慮してモデル化することができる。すなわち、電源電圧ＶＤＤにおいて、消費電流Ｉの部分はＩの定電流源でモデル化する代わりに、Ｒ＝ＶＤＤ／Ｉの抵抗でモデル化することができる。
【００６２】
図１５は、あるメガセルの、電源配線と消費電流とを抵抗を用いてモデル化した抵抗網１３０を示す図である。この図１５においては、角部にあるノードのうち４つのノードがメガセルの外部に接続する外部ノード１３２を構成しており、それ以外のノードが外部には接続しない内部ノード１３４を構成している。また、この図１５の例では、図中垂直方向に延びる配線に設けられた抵抗Ｒ１３０が消費流源をモデル化した抵抗であり、図中水平方向に延びる配線に設けられた抵抗Ｒ１３１が電源配線をモデル化した抵抗である。
【００６３】
図１５の抵抗網１３０から節点方程式をたてると、式（６）のようになる。
【００６４】
【数６】
0003851771.tif 000007
ここで、Ｙ１１〜Ｙｍｎは各ノードのアドミッタンスであり、Ｖ１〜Ｖｎは、各ノードの電圧であり、Ｉ１〜Ｉｍは各ノードに流れ込む電流である。式（１）において、外部ノード１３２と、内部ノード１３４とに分離して、整理すると、式（７）のようになる。
【００６５】
【数７】
0003851771.tif 000008
但し、Ａ、Ｂ、Ｃ、及び、Ｄは、それぞれアドミッタンスの行列を表しており、Ｖｅは外部ノードの電圧の行列を表しており、Ｖｉは内部ノードの電圧の行列を表しており、Ｉｅは外部ノードの電流の行列を表している。また、内部ノードには電流源が存在しないので、対応するの電流の行列はゼロになっている。この式（７）を変形すると、式（８）のようになる。
【００６６】
【数８】
0003851771.tif 000009
この式（８）においては、式（６）から内部ノードを消去した節点方程式になっている。この式（８）を用いると、図１６に示すように、ノードとしては内部ノードの存在しない外部ノード１３２のみからなる縮約された回路網１４０が得られる。式（８）のＡ−ＢＤ−１Ｃにより、回路網１４０の抵抗Ｒ１４０〜Ｒ１４５の値が定まる。
【００６７】
本実施形態においては、この縮約された回路網１４０をライブラリに登録しておく。あるいは、式（８）におけるＡ−ＢＤ−１Ｃをライブラリに登録しておき、半導体集積回路全体の節点方程式を立てる際に、メガセル部分のＹ行列要素として、利用するようにしてもよい。また、縮約した回路網は、メガセルの種類毎に異なるので、その種類毎に回路網を生成し、ライブラリに登録しておく。
【００６８】
なお、式（７）を変形して、式（９）のようにしてもよい。
【００６９】
【数９】
0003851771.tif 000010
この式（９）は、内部ノード１４４の電圧Ｖｉと、外部ノード１４２の電圧Ｖｅとの間の関係式になっている。この式（９）をライブラリに登録しておくようにしてもよい。これにより、半導体集積回路全体の電圧降下解析からメガセルの外部ノードの電圧Ｖｅが求まった場合に、そのメガセルの内部ノードの電圧Ｖｉを式（９）を用いて求めることができる。
【００７０】
なお、本実施形態に係るメガセルモデル付加処理は、上述した第４実施形態と同様であるので、その詳しい説明は省略する。
【００７１】
以上のように、本実施形態に係る電圧降下解析システム１０によれば、例えば図１６に示すように、メガセル１３０の縮約した回路網１４０を予め求めておき、これをライブラリに登録しておく。そして、電圧降下解析の際には、半導体集積回路内のメガセルに、ライブラリに登録されているそのメガセルに対応する回路網を割り付けた上で、解析を行うこととしたので、より実際の回路に近い形式で電圧降下解析を行うことができ、解析精度の向上を図ることができる。
【００７２】
なお、本発明は上記実施形態に限定されず種々に変形可能である。例えば、上述した実施形態においては、メガセルを例に説明したが、メガセルよりも回路規模の小さい通常のセルに対しても、本発明を同様に適用することができる。
【００７３】
さらに、上述の実施形態で説明した各処理については、これら各処理を実行するためのプログラムをフロッピーディスク、ＣＤ−ＲＯＭ（Compact Disc-Read Only Memory）、ＲＯＭ、メモリカード等の記録媒体に記録して、記録媒体の形で頒布することが可能である。この場合、このプログラムが記録された記録媒体をコンピュータ本体２０に読み込ませ、実行させることにより、上述した電圧降下解析システム１０を実現することができる。
【００７４】
また、コンピュータ本体２０は、オペレーティングシステムや別のアプリケーションプログラム等の他のプログラムを備える場合がある。この場合、コンピュータ本体２０の備える他のプログラムを活用し、記録媒体にはそのコンピュータ本体２０が備えるプログラムの中から、上述した実施形態と同等の処理を実現するプログラムを呼び出すような命令を記録するようにしてもよい。
【００７５】
さらに、このようなプログラムは、記録媒体の形ではなく、ネットワークを通じて搬送波として頒布することも可能である。ネットワーク上を搬送波の形で伝送されたプログラムは、コンピュータ本体２０に取り込まれて、このプログラムを実行することにより上述した実施形態を実現することができる。
【００７６】
また、記録媒体にプログラムを記録する際や、ネットワーク上を搬送波として伝送される際に、プログラムの暗号化や圧縮化がなされている場合がある。この場合には、これら記録媒体や搬送波からプログラムを読み込んだコンピュータ本体２０は、そのプログラムの復号化や伸張化を行った上で、実行する必要がある。
【００７７】
【発明の効果】
以上説明したように、本発明によれば、第１モデル化手段で、前記半導体集積回路内に配置されたセルを、このセル内部の消費電流の分布を考慮してモデル化し、このモデル化された回路網に基づいて電圧降下解析を行うこととしたので、より精度の高い電圧降下解析を実現することができる。
【図面の簡単な説明】
【図１】本発明の一実施形態に係る電圧降下解析システムのハードウェア構成の一例を示す図。
【図２】本発明の一実施形態に係る電圧降下解析処理を説明するフローチャートを示す図。
【図３】本発明の第１実施形態に係るメガセルモデル付加処理を説明するフローチャートを示す図。
【図４】本発明の第１実施形態に係る定電流源割付手法を説明するためのメガセルを示す図。
【図５】本発明の第２実施形態に係るメガセルモデル付加処理を説明するフローチャートを示す図。
【図６】本発明の第２実施形態に係る定電流源割付手法を説明するためのメガセルを示す図。
【図７】本発明の第２実施形態の変形例を説明するメガセルを示す図。
【図８】本発明の第３実施形態に係るメガセルモデル付加処理を説明するフローチャートを示す図。
【図９】本発明の第３実施形態に係る定電流源割付手法を説明するためのメガセルを示す図。
【図１０】本発明の第３実施形態の変形例を説明するメガセルを示す図。
【図１１】本発明の第４実施形態におけるメガセルの縮約手法を説明するためのメガセルを示す図。
【図１２】本発明の第４実施形態において、図１１のメガセルを縮約した回路網を示す図。
【図１３】本発明の第４実施形態に係るメガセルモデル付加処理を説明するフローチャートを示す図。
【図１４】本発明の第５実施形態において、定電流源を抵抗に置き換え可能であることを説明する図。
【図１５】本発明の第５実施形態におけるメガセルの縮約手法を説明するためのメガセルを示す図。
【図１６】本発明の第５実施形態において、図１１のメガセルを縮約した回路網を示す図。
【符号の説明】
１０  電圧降下解析システム
２０  コンピュータ本体
３０  表示装置
３２  インターフェース回路
４０  ＣＰＵ
４２  ＲＡＭ
４４  ＲＯＭ
４６  インターフェース回路
４８  ハードディスク
５０  インターフェース回路
【図１】
0003851771.tif 000011
【図２】
0003851771.tif 000012
【図３】
0003851771.tif 000013
【図４】
0003851771.tif 000014
【図５】
0003851771.tif 000015
【図６】
0003851771.tif 000016
【図７】
0003851771.tif 000017
【図８】
0003851771.tif 000018
【図９】
0003851771.tif 000019
【図１０】
0003851771.tif 000020
【図１１】
0003851771.tif 000021
【図１２】
0003851771.tif 000022
【図１３】
0003851771.tif 000023
【図１４】
0003851771.tif 000024
【図１５】
0003851771.tif 000025
【図１６】
0003851771.tif 000026