(57)【特許請求の範囲】
【請求項１】
基板内に集積されて多数のダイナミック自己増幅メモリセルが設けられ、
各メモリセルはプレーナＭＯＳトランジスタとして形成された選択トランジスタと縦形ＭＯＳトランジスタとして形成されたメモリトランジスタとを含み、
選択トランジスタとメモリトランジスタとは共通の第１のソース・ドレイン領域（１５、２５）を介して相互に接続され、
前記第１のソース・ドレイン領域（１５、２５）とは異なるメモリトランジスタの第２のソース・ドレイン領域（１１、２１）は供給電圧線に接続され、
前記第１および第２のソース・ドレイン領域とは異なる選択トランジスタの第３のソース・ドレイン領域（１１２、２１２）はビット線に接続され、
選択トランジスタのゲート電極（１１１、２１１）はワード線に接続され、
メモリトランジスタは、第１導電形にドープされたシリコンから成るゲート電極（１６、２６）を有し、前記メモリトランジスタのゲート電極（１６、２６）は基板（１）内に形成された縦形トレンチ（１３、２３）の少なくとも１つの側面に沿って配置されているものにおいて、
前記縦形トレンチ（１３、２３）の内部の側面に、前記ゲート電極（１６、２６）を覆うように、前記第１の導電形とは逆の第２の導電形にドープされたシリコン構造体（１８、２８）が配置され、該シリコン構造体（１８、２８）はメモリトランジスタのゲート電極（１６、２６）と共にダイオードを形成し、コンタクト（１１５、２１５）を介して共通の第１のソース・ドレイン領域（１５、２５）に接続されることを特徴とするＤＲＡＭセル装置。
【請求項２】
メモリトランジスタのゲート電極（１６、２６）とシリコン構造体（１８、２８）との間に誘電体層（１７、２７）が配置されていることを特徴とする請求項１記載のＤＲＡＭセル装置。
【請求項３】
メモリトランジスタのゲート電極（１６、２６）とシリコン構造体（１８、２８）とがトレンチ（１３、２３）の側面を覆うスペーサとしてそれぞれ形成されていることを特徴とする請求項１又は２記載のＤＲＡＭセル装置。
【請求項４】
半導体基板（２１）内に多数のメモリセルが行および列をなしてマトリクス状に配置され、
隣接する行のメモリセルは、該メモリセル間に設けられた絶縁トレンチ（２１８）により相互に絶縁され、
各行には、互いに平行に延びる多数の縦形トレンチ（２３）が設けられ、
各縦形トレンチ（２３）を挟んで隣り合う両メモリセルのメモリトランジスタと選択トランジスタとが鏡面対称に、かつ両メモリトランジスタが縦形トレンチ（２３）の対向する側面に接するように配置され、
縦形トレンチ（２３）間で行に沿って隣接するメモリセルの各選択トランジスタが共通のビット線に接続された共通の第３のソース・ドレイン領域（２１２）を介して相互に接続されたことを特徴とする請求項１又は２記載のＤＲＡＭセル装置。
【請求項５】
シリコン構造体（１８）と選択トランジスタ及びメモリトランジスタの共通のソース・ドレイン領域（１５）との間のコンタクト（１１５）が高融点の金属で充填されたコンタクト孔によって実現されていることを特徴とする請求項１乃至４の１つに記載のＤＲＡＭセル装置。
【請求項６】
シリコン構造体（２８）と選択トランジスタ及びメモリトランジスタの共通のソース・ドレイン領域（２５）との間のコンタクト（２１５）が金属ケイ化物から成る構造体によって実現されていることを特徴とする請求項１乃至４の１つに記載のＤＲＡＭセル装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ダイナミック自己増幅メモリセルを有するＤＲＡＭセル装置に関する。
【０００２】
【従来の技術】
１つのメモリ世代から次のメモリ世代へチップ当たりのメモリ密度が増大するにつれて、ダイナミック半導体メモリセルの面積は常に小さくなってきている。このために４Ｍビットメモリ世代からは三次元構造が必要である。６４Ｍビットメモリ世代からはメモリ容量は殆ど減らすことのできない値に達しており、それゆえ小さくされたセル面積上でほぼ一定の容量が実現されなければならない。このことは相当の技術的経費を要する。
【０００３】
それに対して信号電荷がメモリコンデンサではなく供給電圧源から供給されるメモリセルにおいては、信号電荷の高さはメモリ容量の大きさによって決定されない。このようなメモリセルの場合、メモリセルの読出し時に供給電圧源とビット線との間に導電的な接続を構成するようにスイッチング素子を能動化させるごく小さな電荷をメモリコンデンサ内に蓄積するだけで充分である。この種のメモリセルは自己増幅メモリセル又はゲインメモリセルと称されている。
【０００４】
この種の自己増幅メモリセルは例えばＭ．テラウチ、Ａ．ニタヤマ、Ｆ．ホリグチ及びＦ．マスオカ著「超高密度ＤＲＡＭ用サラウンディングゲートトランジスタ（ＳＧＴ）ゲインセル（A surrouding gate transistor (SGT) gain cell forultra high density DRAMs) 」（「ＶＬＳＩシンポジウム」Ｄｉｇ．Ｔｅｃｈｎ．Ｐａｐ．第２１頁、１９９３年発行）で提案されている。この自己増幅メモリセルはシリコン円柱を囲むＭＯＳトランジスタと、その下に配置された接合ＦＥＴとを含んでいる。ＭＯＳトランジスタは書込みトランジスタとして作用し、一方接合ＦＥＴは読出しトランジスタとして作用する。情報の読出し及び書込みはこのメモリセルでは２本の別々のワード線を必要とし、それゆえ各メモリセル毎に２本のワード線が設けられている。
【０００５】
Ｓ．シュクリ、Ｔ．クレ、Ｔ．コバヤシ、Ｙ．ゴトウ及びＴ．ニシダ著「サブ１Ｖ供給ＤＲＡＭ用半静的相補性ゲインセル技術（A semistatic complementarygaincell technology for sub-1V supply DRAM′s)（ＩＥＥＥ  Ｔｒａｎｓ．Ｅｌｅｃｔｒｏｎ  Ｄｅｖ．、第４１巻、第９２６頁、１９９４年発行）で、プレーナＭＯＳトランジスタとこれに対して相補形でトレンチ内に配置された薄膜トランジスタとを含む自己増幅メモリセルが提案されている。プレーナＭＯＳトランジスタは情報の書込みのために使われ、薄膜トランジスタは情報の読出しのために使われる。薄膜トランジスタは情報の書込み時に電荷を与えるフローティングゲートを含んでいる。両ＭＯＳトランジスタのゲート電極はワード線に接続されている。そのゲート電極は異なった極性で駆動され、それゆえワード線電圧の発生及び接続は回路技術的な経費を有する。
【０００６】
ヨーロッパ特許第０５３７２０３号公報により、選択トランジスタとメモリトランジスタとを含む自己増幅ダイナミックＭＯＳトランジスタメモリセルが公知である。このメモリセルでは電荷はメモリトランジスタのゲート・ソース容量内に蓄積される。両トランジスタは直列に接続され、共通のドレイン・ソース領域を有する。この共通のドレイン・ソース領域はダイオード構造体を介してメモリトランジスタのゲート電極に接続される。読出しの際メモリトランジスタは格納された情報に応じて投入され、それによってビット線に至る供給電圧の電流路を閉じる。このセルタイプでは選択トランジスタとメモリトランジスタとは直列に接続され、それゆえ信号を読出すために特殊な線は必要としない。選択トランジスタ及びメモリトランジスタはプレーナＭＯＳトランジスタとしても、またトレンチ内に配置された縦形ＭＯＳトランジスタとしても実現することができる。１つの実施態様によれば、選択トランジスタはプレーナＭＯＳトランジスタとして形成され、メモリトランジスタはトレンチの側面に配置された縦形ＭＯＳトランジスタとして形成される。両トランジスタは共通のドレイン・ソース領域を介して相互に接続される。メモリトランジスタのゲート電極はｎ+ ドープされており、ｐドープされた層とストラップ（すなわち導電的な接続部）とを介してｎドープされた共通のドレイン・ソース領域に接続される。ゲート電極及び共通のドレイン・ソース領域はその場合情報を記憶するｎ+ −ｐダイオードを形成する。メモリトランジスタのゲート電極と共通のドレイン・ソース領域との間のコンタクトは共通のドレイン・ソース領域の平坦（プレーナ）表面に実現される。ｎ+ −ｐダイオード構造体は、面積がプレーナ選択トランジスタの構造寸法の減少につれて減少する小面積のダイオードコンタクトを有する。
【０００７】
【発明が解決しようとする課題】
本発明の課題は、電気的特性を改善したダイナミック自己増幅メモリセルを有するＤＲＡＭセル装置を提供することにある。
【０００８】
【課題を解決するための手段】
この課題は本発明によれば、基板内に集積されて多数のダイナミック自己増幅メモリセルが設けられ、各メモリセルはプレーナＭＯＳトランジスタとして形成された選択トランジスタと縦形ＭＯＳトランジスタとして形成されたメモリトランジスタとを含み、選択トランジスタとメモリトランジスタとは共通のソース・ドレイン領域を介して相互に接続され、メモリトランジスタのソース・ドレイン領域は供給電圧線に接続され、選択トランジスタのソース・ドレイン領域はビット線に接続され、選択トランジスタのゲート電極はワード線に接続され、メモリトランジスタはドープされたシリコンから成りトレンチの少なくとも１つの側面に沿って配置されたゲート電極を有し、そのトレンチ内には逆の導電形にドープされたシリコン構造体が配置され、このシリコン構造体はメモリトランジスタのゲート電極と共にダイオードを形成し、コンタクトを介して共通のソース・ドレイン領域に接続されることによって解決される。
【０００９】
本発明の実施態様は請求項２以降に記載されている。
【００１０】
本発明によるＤＲＡＭセル装置の各メモリセルは、プレーナＭＯＳトランジスタとして形成された選択トランジスタと、縦形ＭＯＳトランジスタとして形成されたメモリトランジスタとを含んでいる。選択トランジスタとメモリトランジスタとは共通のソース・ドレイン領域を介して相互に接続される。メモリトランジスタのソース・ドレイン領域は供給電圧線に接続される。選択トランジスタのソース・ドレイン領域はビット線に接続される。供給電圧線に接続されたメモリトランジスタのソース・ドレイン領域はドレイン領域として作用し、ビット線に接続された選択トランジスタのソース・ドレイン領域はソース領域として作用する。選択トランジスタのゲート電極はワード線に接続される。メモリトランジスタはドープされたシリコンから成りトレンチの少なくとも１つの側面に沿って配置されたゲート電極を有する。そのトレンチ内にはさらにメモリトランジスタのゲート電極に対して逆の導電形にドープされたシリコン構造体が配置され、このシリコン構造体がメモリトランジスタのゲート電極と共にダイオードを形成する。ドープされたシリコン構造体はコンタクトを介して共通のソース・ドレイン領域に接続される。メモリトランジスタのゲート電極とドープされたシリコン構造体とから形成されたダイオードにおけるダイオードコンタクトはメモリトランジスタのゲート電極の表面全体に延びている。それによってダイオードコンタクトは共通のソース・ドレイン領域の平坦表面に無関係になる。
【００１１】
メモリトランジスタのゲート電極とシリコン構造体とがトレンチの側面を環状に覆うスペーサとしてそれぞれ形成されることは本発明の一実施態様である。それによってダイオードコンタクトはトレンチの共通の側壁面に延びる。このような措置を講ずることによって、情報を記憶する容量が付加的に高められる。これにより擾乱挙動の改善及び格納された情報の保持時間の増大が達成される。
【００１２】
本発明の他の実施態様によれば、基板内にほぼ平行に延びる多数の縦形トレンチが設けられる。メモリセルは、隣接するメモリセルの１つの行に沿ったメモリトランジスタが縦形トレンチの対向する側面に接するようにマトリクス状に配置される。隣接するメモリセルの１つの行に沿ったそれぞれ２つの選択トランジスタが共通のビット線に接続された共通のソース・ドレイン領域を介して相互に接続される。縦形トレンチに直角に、１つの縦形トレンチに沿って隣接するメモリセルを互いに絶縁する絶縁トレンチが設けられる。この絶縁トレンチはメモリセルの隣接する行の間をそれぞれ延びる。このＤＲＡＭセル装置においては、それぞれ２つのメモリトランジスタが縦形トレンチの対向する側面に接し、隣接するメモリセルが共通のビット線に接続されることによって、高い実装密度が得られる。ダイオードコンタクトの面積はこの実施態様では縦形トレンチの深さによって調整される。
【００１３】
メモリトランジスタのゲート電極とドープされたシリコン構造体との間に、ゲート電極とシリコン構造体との間のドーパントの拡散を阻止する誘電体層が設けられることは本発明の別の実施態様である。この誘電体層は例えばＳｉＯ2 から形成することができる。誘電体層はさらに窒化酸化物から形成することができ、その場合メモリ特性にとって有利であるダイオードの非対称特性線を付加的に生ぜしめる。
【００１４】
高い実装密度に関しては、シリコン構造体と共通のソース・ドレイン領域との間のコンタクトを、選択トランジスタのゲート電極に自己整合されて製作可能である金属ケイ化物から成る構造体によって実現することは有利である。
【００１５】
【実施例】
次に、本発明の実施例を図面に基づいて詳細に説明する。
【００１６】
例えばｎドープされた単結晶シリコンから成る基板１１はｐドープされた領域１２を含んでいる（図１参照）。ｎドープされた基板１１でのドーパント濃度は例えば１０16ｃｍ-3である。ｐドープされた領域１２は例えば５×１０17ｃｍ-3のドーパント濃度を持つｐドープされたウエルとして、又は１０18ｃｍ-3のドーパント濃度を持つｐドープされたエピタキシャル層として実現される。ｐドープされた領域１２は例えば０．５μｍの深さを有している。
【００１７】
基板１１及びｐドープされた領域１２には孔形状のトレンチ１３が設けられており、このトレンチ１３はｐドープされた領域１２の表面から基板１１内へ達している。トレンチ１３は例えば１μｍの深さを有し、かつ表面に平行に例えば０．２μｍ×０．２μｍの寸法を有している。このトレンチ１３の表面は第１のゲート誘電体１４、例えば７ｎｍの厚みの熱酸化物を備えている。ｐドープされた領域１２の表面にはｎドープされた環状領域１５が配置されており、この環状領域１５はトレンチ１３を環状に包囲している。トレンチ１３の側壁に沿って第１のゲート電極１６が配置されており、この第１ゲート電極１６はトレンチ１３を環状に包囲している。第１のゲート電極１６は例えばスペーサの形態のｎ+ ドープされたポリシリコンから形成されている。第１のゲート電極１６は例えば１０20ｃｍ-3のドーパント濃度を有している。
【００１８】
第１のゲート電極１６の表面は誘電体層１７によって覆われている。この誘電体層１７は１〜２ｎｍの厚みを有し、例えば熱酸化物から形成されている。
【００１９】
誘電体層１７の表面には、例えばスペーサの形態のｐドープされたポリシリコンから形成されたシリコン構造体１８が配置されている。このシリコン構造体１８はｎドープされた領域１５の表面でほぼ終っている。ｐドープされたシリコン構造体１８は５×１０16ｃｍ-3〜５×１０18ｃｍ-3の範囲のドーパント濃度を有している。ドープされたシリコン構造体１８はトレンチを同様に環状に包囲している。第１のゲート電極１６とドープされたシリコン構造体１８とはダイオードを形成している。このダイオードでは、第１のゲート電極１６とドープされたシリコン構造体１８との間のドーパントの反転はその間に配置された誘電体層１７によって阻止される。トレンチ１３内ではドープされたシリコン構造体１８の内部に絶縁構造体１９が設けられており、この絶縁構造体１９はｎドープされた領域１５の表面より下の高さのところで終っており、それゆえトレンチ１３の縁部ではドープされたシリコン構造体１８の表面は絶縁構造体１９によって覆われていない。絶縁構造体１９は例えばＢＰＳＧから形成される。トレンチ１３の側方には第２のゲート誘電体１１０、第２のゲート電極１１１及びｎドープされたもう一つの領域１１２が設けられている。第２のゲート電極１１１は例えばｎ+ ドープされたポリシリコンから形成されている。この第２のゲート電極１１１は例えばＳｉＯ2 から成る絶縁層１１３によって覆われている。第２のゲート電極１１１及び絶縁層１１３の側面は絶縁スペーサ１１４によって覆われている。この絶縁スペーサ１１４は例えばＳｉＯ2 から形成されている。
【００２０】
トレンチ１３と第２のゲート電極１１１との間に配置されたｎドープされた領域１５の部分と、ｐドープされた領域１２と、第２のゲート誘電体１１０と、第２のゲート電極１１１と、ｎドープされたもう一つの領域１１２とは選択トランジスタを形成している。ｎドープされた領域１５と、第１のゲート誘電体１４と、第１のゲート電極１６と、ｐドープされた領域１２と、基板１１とはメモリトランジスタを形成している。トレンチ１３と第２のゲート電極１１１との間に配置されたｎドープされた領域１５の部分は共通のソース・ドレイン領域を形成しており、この共通のソース・ドレイン領域を介してメモリトランジスタと選択トランジスタとが直列に接続されている。第１のゲート電極１６とドープされたシリコン構造体１８とはダイオードを形成している。このドープされたシリコン構造体１８は例えばタングステンから成るコンタクト１１５を介して共通のソース・ドレイン領域に電気的に接続されている。このコンタクト１１５は例えば、第２のゲート電極１１１及び絶縁層１１３を覆っている第１の中間酸化物層１１６内に、タングステンで充填されたコンタクト孔として実現されている。第２の中間酸化物層１１７は構造体を覆っている。メモリトランジスタと選択トランジスタとはメモリセルを形成している。
【００２１】
ＤＲＡＭセル装置には多数の同種のメモリセルがマトリクス状に配置されている。図１に示されたメモリセルには鏡面対称形メモリセルが接続されており、その場合ｎドープされたもう一つの領域１１２は両メモリセルに所属する。ＤＲＡＭセル装置ではｎドープされたもう一つの領域１１２はビット線に、第２のゲート電極１１１はワード線に、基板１１は供給電圧線に接続される。共通のｎドープされたもう一つの領域１１２を備えた２つの隣接するメモリセルは、隣接するメモリセルに対して絶縁構造体１１８によって絶縁される。この絶縁構造体１１８は例えばＬＯＣＯＳ絶縁又はシャロー・トレンチ絶縁として実施される。絶縁構造体１１８はｎドープされた領域１５に接し、両鏡面対称形メモリセルを環状に包囲する（図２の平面図参照）。
【００２２】
メモリセルを製造するために、ｎドープされた基板１１内に注入によってｐドープされた領域１２を形成するためにｐドープされたウエル、又は基板上にエピタキシャル析出によってｐドープされた層が設けられる。マスクを用いるエッチングによってトレンチ１３が形成される。熱酸化によって第１のゲート誘電体１４がトレンチ１３の表面に形成される。
【００２３】
ｎ+ ドープされた第１のポリシリコン層をその場でのドープ析出によって、又は未ドープ析出及び引続くリン拡散及び異方性エッチバックによって形成するために、トレンチ１３の側壁にはスペーサの形態の第１のゲート電極１６が形成される。その際平坦領域では第１のポリシリコン層が完全に除去される。第１のゲート電極１６はトレンチ１３と同じ高さのところで終っていない。トレンチ１３の側面は第１のゲート電極１６の上方が例えば５０ｎｍ露出している。
【００２４】
第１のゲート電極１６の表面の熱酸化によって誘電体層１７が形成される。続いて、ｐドープされた第２のポリシリコン層がその場でドープ析出によって又は未ドープ析出及び続いて行われる７〜２５°の傾斜角でのホウ素の傾斜注入によって形成される。第２のポリシリコン層が注入によってドープされる場合、表面を遮蔽するために、注入時にトレンチマスクは依然としてなければならない。例えばＲＴＡ（急速熱アニーリング＝ｒａｐｉｄ  ｔｈｅｒｍａｌ  ａｎｎｅａｌｉｎｇ）を用いたドーパント原子の活性化後、異方性エッチバックによって平坦領域の第２のポリシリコン層が除去され、スペーサの形態のドープされたシリコン構造体１８が形成される。
【００２５】
ホウ素リンケイ酸ガラス（ＢＰＳＧ）層の析出及びこのホウ素リンケイ酸ガラス層の流動によって、トレンチ１３内に絶縁構造体１９が形成される。
【００２６】
続いて熱酸化によって選択トランジスタ用の第２のゲート誘電体１１０が形成される。第３のポリシリコン層の析出及びホトリソグラフプロセスによるこの第３のポリシリコン層の構造化によって、第２のゲート電極１１１が形成される。絶縁層１１３はＳｉＯ2 層の析出及びＳｉＯ2 層の構造化によって形成される。その場合ＳｉＯ2 層及び第３のポリシリコン層の構造化は同時に行うことができる。
【００２７】
ＳｉＯ2 層の析出及びこのＳｉＯ2 層の異方性エッチバックによって、絶縁スペーサ１１４が第２のゲート電極１１１及び絶縁層１１３の側面に形成される。マスクを使用した注入によって、ｎドープされた領域１５及びｎドープされたもう一つの領域１１２が形成される。
【００２８】
第１の中間酸化物層１１６が例えば６００ｎｍ〜８００ｎｍの厚みで形成される。この第１の中間酸化物層１１６の流動後、コンタクト１１５を形成するために第１の中間酸化物層１１６内にコンタクト孔が開けられ、タングステンで充填される。絶縁スペーサ１１４の表面が窒化シリコンを有するか、又はこの絶縁スペーサ１１４が窒化シリコンから完全に形成される場合、コンタクト孔の開口は第２のゲート電極１１１に自己整合のもとに行うことができる。続いて第２の中間酸化物層１１７が４００ｎｍ〜８００ｎｍの厚みで析出され、流動によって平坦化される。
【００２９】
製造工程はビット線コンタクト用のコンタクト孔エッチング及び標準金属化で終了する（図示されていない）。
【００３０】
例えばｎドープされた単結晶シリコンから成る基板２１はｐドープされた領域２２を含んでいる（図３参照）。ｎドープされた基板２１は例えば１０16ｃｍ-3のドーパント濃度を有している。ｐドープされた領域２２は例えば５×１０17ｃｍ-3〜５×１０18ｃｍ-3のドーパント濃度を有している。ｐドープされた領域２２は例えば０．５μｍの深さを有している。
【００３１】
基板２１はほぼ平行に走る縦形トレンチ２３を含んでおり、これらの縦形トレンチ２３は例えば１μｍの深さを有し、ｐドープされた領域２２を条帯状領域に分割している。縦形トレンチ２３はセル区域のブロックに延び、例えば８０μｍの長さ及び例えば０．３μｍの幅を有している。縦形トレンチ２３の表面は第１のゲート誘電体２４、例えばＳｉＯ2 で覆われている。縦形トレンチ２３の側面には例えばｎ+ ドープされたポリシリコンから成る第１のゲート電極２６が配置されている。この第１のゲート電極２６は縦形トレンチ２３の底からその上側縁部の下の所定距離のところに達している。第１のゲート電極２６の表面は例えば熱酸化物又は窒化酸化物から成る１〜２ｎｍの厚みの誘電体層２７で覆われている。この誘電体層２７の表面上にはｐドープされたシリコン構造体２８が配置されており、このシリコン構造体２８は縦形トレンチ２３の底からｐドープされた領域２２を備えた基板２１の表面にまで達している。
【００３２】
第１のゲート電極２６の側方ではｐドープされた領域２２の表面にｎドープされた領域２５が配置され、また側方に間隔を置いてｎ+ ドープされた領域２１２が配置されている。ｎドープされた領域２５は縦形トレンチ２３の側面に接している。ｐドープされた領域２２の表面はｎドープされた領域２５とｎ+ ドープされた領域２１２との間に第２のゲート誘電体２１０及び第２のゲート電極２１１を備えている。第２のゲート電極２１１は例えばＳｉＯ2 又はＳｉ3 Ｎ4 から成る絶縁層２１３で覆われている。第２のゲート電極２１１及び絶縁層２１３の側面は例えばＳｉＯ2 又はＳｉ3 Ｎ4 から成る絶縁スペーサ２１４で覆われている。
【００３３】
縦形トレンチ２３は例えばＢＰＳＧから成る絶縁構造体２９を備えている。この絶縁構造体２９は縦形トレンチ２３を完全に満たしておらず、それゆえ上部領域ではドープされたシリコン構造体２８の表面は絶縁構造体２９によって覆われていない。ｎドープされた領域２５の表面、及び絶縁構造体２９によって覆われていないドープされたシリコン構造体２８の表面には、金属ケイ化物、例えばケイ化チタンから成る構造体として実現されたコンタクト２１５が配置されている。
【００３４】
ｎドープされた領域２５と、第２のゲート誘電体２１０と、第２のゲート電極２１１と、ｎ+ ドープされた領域２１２とは選択トランジスタを形成している。ｎドープされた領域２５と、第１のゲート誘電体２４と、第１のゲート電極２６と、基板２１とはメモリトランジスタを形成している。ｎドープされた領域２５はメモリトランジスタ及び選択トランジスタのための共通のソース・ドレイン領域を形成しており、この共通のソース・ドレイン領域を介して両トランジスタが直列に接続されている。第１のゲート電極２６とドープされたシリコン構造体２８とはダイオードを形成している。ドープされたシリコン構造体２８はコンタクト２１５を介して共通のソース・ドレイン領域２５に接続されている。ｎ+ ドープされた領域２１２はビット線に、第２のゲート電極２１１はワード線に、基板２１は供給電圧線に接続される。基板２１と供給電圧線との接続は背面から又は埋められたコンタクトを介してセル区域の側方で行われる。
【００３５】
ＤＲＡＭセル装置ではメモリセルは行及び列にマトリクス状に配置される。１つの行に沿って隣接するメモリセルがそれぞれ鏡面対称に配置される。その場合１つの行に沿って隣接するメモリセルのメモリトランジスタは同一の縦形トレンチ２３の対向する側面に配置される。１つの行に沿って隣接するメモリセルの選択トランジスタのｎ+ 領域２１２は互いに隣接し、ｎ+ ドープされた共通の領域２１２として実現される。このｎ+ ドープされた共通の領域２１２は同様に共通のビット線に接続される。
【００３６】
隣接する行は絶縁トレンチ２１８によって互いに絶縁される（図４の平面図参照）。この絶縁トレンチ２１８は、ｎドープされた領域２５、ｎ+ ドープされた領域２１２、第１のゲート電極２６及びドープされたシリコン構造体２８を１つの列に沿って隣接するメモリセルから確実に分離するように形成されている。絶縁トレンチ２１８は、例えば縦形トレンチ２３に対して直角に延び深さが少なくとも縦形トレンチ２３の深さに一致ししかも絶縁材料で充填されたトレンチとして形成される。また絶縁トレンチ２１８は、縦形トレンチ２３に対して直角に延び深さがｎドープされた領域２５及びｎ+ ドープされた領域２１２の深さより大きいがｐドープされた領域２２には達して絶縁材料で充填されたトレンチとして形成することもできる。さらにこの場合、第１のゲート電極２６及びドープされたシリコン構造体２８は絶縁トレンチ２１８と同様に構造化され、それにより第１のゲート電極２６及びドープされたシリコン構造体２８は１つの列に沿って隣接するメモリトランジスタを確実に分離する。
【００３７】
ＤＲＡＭセル装置は中間酸化物層２１６で覆われ、この中間酸化物層２１６上には中間酸化物層２１６内のビット線コンタクトを介してｎ+ ドープされた領域２１２に接続されたビット線が配置されている（図示されていない）。
【００３８】
図３及び図４に基づいて説明したメモリセル装置を製造するためには、ｎドープされた基板２１内にｐドープされた領域が注入によってｐドープされたウエルとして又はｐドープされた層のエピタキシャル析出によって形成される。続いてホトリソグラフプロセスによってトレンチマスクが形成される。１μｍの深さの縦形トレンチ２３がエッチングされる。熱酸化によって第１のゲート誘電体２４がこの縦形トレンチ２３の表面に形成される。
【００３９】
次にドープされた第１のポリシリコン層が形成され、この第１のポリシリコン層からエッチバックによってｎ+ ドープされたポリシリコンから成る第１のスペーサ状ゲート電極が形成される。ドープされた第１のポリシリコン層はその場でドープ析出されるか又は未ドープ析出され、続いてリン拡散によってドープされる。エッチバックは、第１のゲート電極２６がｐドープされた領域２２の平坦表面の下に達するまで続けられる。
【００４０】
続いて誘電体層２７が例えば熱酸化によって１〜２ｎｍの厚みで形成される。続いてドープされた第２のポリシリコン層が形成される。このことはその場でのドープ析出によって又は未ドープ析出及びその後の７〜２５°の傾斜角でのホウ素の注入によって行われる。注入時に平坦表面を遮蔽するために、トレンチマスクはまだ残されていなければならない。続いてドーパントはＲＴＡによって活性化される。異方性エッチバックによってドープされた第２のポリシリコン層からドープされたシリコン構造体２８がスペーサとして形成される。
【００４１】
続いて絶縁トレンチ２１８が形成される。このためにホトリソグラフプロセスによって、トレンチの形状を縦形トレンチ２３に対して直角に規定するマスクが形成される。このマスクを用いて、このプロセス工程までに縦形トレンチ２３の側面に沿って隣接する全てのメモリトランジスタ用の連続スペーサを形成しているドープされたポリシリコン構造体２８がドライエッチング工程で構造化され、誘電体層２７の表面が露出させられる。続いて同一のマスクによって、誘電体層２７が乾燥又はウエットケミカルエッチングされる。最後に、第１のゲート電極２６は同一のマスクを使用してドライエッチングプロセスで構造化される。選択トランジスタの絶縁のために、縦形トレンチ２３に対して直角にｐドープされた領域２２に達するトレンチがエッチングされ、このトレンチは隣接する選択トランジスタのｎドープされた領域２５とｎ+ ドープされた領域２１２とを互いに分離し、析出されたＳｉＯ2 で充填される。
【００４２】
またその代わりに絶縁トレンチ２１８の形成のために、縦形トレンチ２３に対して直角に延びかつ少なくとも縦形トレンチ２３と同じ深さである条帯状トレンチがエッチングされる。このトレンチは、流動した後エッチバックされるホウ素リンケイ酸ガラス層の析出によって充填される。その場合縦形トレンチ２３の対向位置する側面に配置されたドープされたシリコン構造体２８の間に絶縁構造体２９が同様に形成される。
【００４３】
続いて熱酸化によってプレーナ選択トランジスタ用の第２のゲート誘電体２１０が形成される。
【００４４】
続いて第３のポリシリコン層が析出され、第２のゲート電極２１１を形成するためにホトリソグラフプロセスによってドライエッチング工程で構造化される。この第２のゲート電極２１１の表面は絶縁層２１３を備える。側面にはＳｉＯ2 層の析出及び異方性エッチバックによって絶縁スペーサ２１４が形成される。コンタクト２１５の形成のために、金属層の析出及びドープされたシリコン構造体２８及びｎドープされた領域２５の露出表面でのその後のシリコナイジング反応によって、選択的に金属ケイ化物から成る構造体が形成される。絶縁スペーサ２１４、絶縁層２１３及び絶縁構造体２９の表面にはその場合ケイ化物は形成されない。反応しない金属はこの部分ではシリコナイジング反応後に金属ケイ化物に対して選択的に除去される。続いてホウ素リンケイ酸ガラスから成る中間酸化物層２１６が例えば１０００ｎｍの厚みで析出される。この実施例では１つの中間酸化物層のみが必要である。ドープされたシリコン構造体とｎドープされた領域との間にコンタクトを形成するためのコンタクト孔エッチングは省略される。
【００４５】
ＤＲＡセル装置の製造は、ビット線コンタクトのためのコンタクト孔のエッチング、コンタクト孔の充填ならびに標準金属化工程で終了する。
【図面の簡単な説明】
【図１】ゲート電極がスペーサとして形成されかつトレンチの側面を環状に覆うメモリトランジスタを有するダイナミック自己増幅メモリセルの断面図である。
【図２】図１に示された自己増幅メモリセルの平面図である。
【図３】縦形トレンチの側面に沿って配置されたメモリトランジスタを有するダイナミック自己増幅メモリセルの断面図である。
【図４】図３に示された自己増幅メモリセルの平面図である。
【符号の説明】
１１  基板
１２  ｐドープされた領域
１３  トレンチ
１４  第１のゲート誘電体
１５  ｎドープされた領域
１６  第１のゲート電極
１７  誘電体層
１８  シリコン構造体
１９  絶縁構造体
１１０  第２のゲート誘電体
１１１  第２のゲート電極
１１２  ｎドープされた領域
１１３  絶縁層
１１４  絶縁スペーサ
１１５  コンタクト
１１６  第１の中間酸化物層
１１７  第２の中間酸化物層
１１８  絶縁構造体
２１  基板
２２  ｐドープされた領域
２３  縦形トレンチ
２４  第１のゲート誘電体
２５  ｎドープされた領域
２６  第１のゲート電極
２７  誘電体層
２８  シリコン構造体
２９  絶縁構造体
２１０  第２のゲート誘電体
２１１  第２のゲート電極
２１２  ｎ+ ドープされた領域
２１３  絶縁層
２１４  絶縁スペーサ
２１５  コンタクト
２１６  中間酸化物層
２１８  絶縁トレンチ
【図１】
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【図２】
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【図３】
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【図４】
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