(57)【特許請求の範囲】
【請求項１】
共通入力信号から誘導された遅延した第１信号及び第２信号を備えた電子システムにおける前記第１信号及び第２信号間のタイミングスキューを減少させるためのタイミングスキュー減少回路であって、
前記共通入力信号を前記第１信号に連結して前記共通入力信号と連係させて第１信号の遅延を制御する第１可変遅延回路と、
前記共通入力信号を前記第２信号に連結して前記共通入力信号と連係させて第２信号の遅延を制御する第２可変遅延回路と、
前記第１信号と第２信号とを比較してこれら二つの信号間のタイミングスキューを示す比較回路と、
前記比較回路により示される相対的なタイミングスキューに応じて前記第１可変遅延回路の遅延を調整する制御信号を生成する第１制御信号生成回路と、
前記比較回路により示される相対的なタイミングスキューに応じて前記第２可変遅延回路の遅延を調整する制御信号を生成する第２制御信号生成回路と、
を備えたことを特徴とするタイミングスキュー減少回路。
【請求項２】
前記第１及び第２信号は、クロック信号であることを特徴とする請求項１記載のタイミングスキュー減少回路。
【請求項３】
前記第１調整回路は、前記第１信号が前記第２信号より遅延するように示されるときは前記第１可変遅延回路の遅延を減少させ、前記第１信号が前記第２信号に先立つように示されるときは前記第１可変遅延回路の遅延を増加させることを特徴とする請求項１又は２のいずれかに記載のタイミングスキュー減少回路。
【請求項４】
前記第２調整回路は、前記第２信号が前記第１信号より遅延するように示されるときは前記第２可変遅延回路の遅延を減少させ、前記第２信号が前記第１信号より先立つように示されるときは前記第２可変遅延回路の遅延を増加させることを特徴とする請求項１乃至３のいずれかに記載のタイミングスキュー減少回路。
【請求項５】
前記第１可変遅延回路は、選択可能な最大遅延を提供するとともに、選択された最大遅延を超えない範囲内で可変遅延を提供し、
前記第２可変遅延回路は、選択可能な最大遅延を提供するとともに、選択された最大遅延を超えない範囲内で可変遅延を提供することを特徴とする請求項１乃至４のいずれかに記載のタイミングスキュー減少回路。
【請求項６】
前記第１及び第２可変遅延回路は、それぞれの選択された最大遅延を選択するためのそれぞれの選択信号に応答することを特徴とする請求項５記載のタイミングスキュー減少回路。
【請求項７】
前記第１可変遅延回路は、可変遅延調節のための前記第１調整回路からの制御信号に応答し、
前記第２可変遅延回路は、可変遅延調節のための前記第２調整回路からの制御信号に応答することを特徴とする請求項５又は６のいずれかに記載のタイミングスキュー減少回路。
【請求項８】
前記第１及び第２可変遅延回路は、それぞれの可変遅延を提供する複数個の直列連結されたゲートをそれぞれ備えることを特徴とする請求項５乃至７のいずれかに記載のタイミングスキュー減少回路。
【請求項９】
前記第１及び第２可変遅延回路は、可変遅延を提供する直列連結されたゲートの個数を選択するためのそれぞれの選択信号に応答するそれぞれの回路を備えたことを特徴とする請求項８記載のタイミングスキュー減少回路。
【請求項１０】
前記直列連結された全てのゲートは、それぞれの可変遅延回路により印加されたそれぞれの制御信号に応答する可変ＲＣ負荷回路をそれらの出力部に備えることを特徴とする請求項８記載のタイミングスキュー減少回路。
【請求項１１】
前記全ての可変ＲＣ負荷回路は、容量性負荷に連結された可変抵抗回路をそれぞれ含むことを特徴とする請求項１０記載のタイミングスキュー減少回路。
【請求項１２】
前記全ての可変抵抗回路は、それぞれの可変遅延回路により印加されるそれぞれの制御信号が入力されるように連結されたゲート部を備えるＩＧＦＥＴをそれぞれ含むことを特徴とする請求項１１記載のタイミングスキュー減少回路。
【請求項１３】
前記複数個の直列連結されたゲートは、偶数の複数個の直列連結されたインバータをそれぞれ含むことを特徴とする請求項８乃至１２のいずれかに記載のタイミングスキュー減少回路。
【請求項１４】
前記比較回路は、前記第１及び第２信号に応じて前記第１及び第２信号間の相対的なタイミングスキューによって前記第１及び第２調整回路へ伝達される出力信号を生成する位相検出器を備えることを特徴とする請求項１乃至１３のいずれかに記載のタイミングスキュー減少回路。
【請求項１５】
前記第１及び第２信号が信号分配回路網において相互対称的に対応する位置から取られることを特徴とする請求項１乃至１４のいずれかに記載のタイミングスキュー減少回路。
【請求項１６】
前記信号分配回路網は、Ｈ分配系譜形態を形成することを特徴とする請求項１５記載のタイミングスキュー減少回路。
【請求項１７】
前記第１及び第２信号が単一集積回路内における相互対称的に対応する位置から取られることを特徴とする請求項１乃至１４のいずれかに記載のタイミングスキュー減少回路。
【請求項１８】
前記第１及び第２信号が単一集積回路内でなく相互対称的に対応する位置から取られることを特徴とする請求項１４記載のタイミングスキュー減少回路。
【請求項１９】
前記第１調整回路は、前記第１可変遅延回路の可変遅延を前記選択された最大遅延の中間地点に該当する遅延に近い値に初期化する初期化能力を有することを特徴とする請求項１乃至１８のいずれかに記載のタイミングスキュー減少回路。
【請求項２０】
前記第１調整回路は、出力する制御信号を電源電圧の１／２とほぼ同一な電圧に初期化させる初期化能力を有することを特徴とする請求項１９記載のタイミングスキュー減少回路。
【請求項２１】
前記第１調整回路は、前記位相検出器からのそれぞれの出力信号によってキャパシタにそれぞれ連結されたお互いに対立した電流源回路を有する第１チャージポンプ回路を備えてなることを特徴とする請求項１３記載のタイミングスキュー減少回路。
【請求項２２】
前記第２調整回路は、前記位相検出器からのそれぞれの出力信号によってキャパシタにそれぞれ連結されたお互いに対立した電流源回路を有する第２チャージポンプ回路を備え、
前記第２チャージポンプ回路は、前記位相検出器に対称的に連結されて所定の位相検出器の出力信号セットに対して前記第１チャージポンプ回路の方向と反対方向に応答することを特徴とする請求項２１記載のタイミングスキュー減少回路。
【請求項２３】
前記第１及び第２可変遅延回路は、前記共通入力信号を伝送する信号ラインに物理的に隣接して位置することを特徴とする請求項１乃至２２のいずれかに記載のタイミングスキュー減少回路。
【請求項２４】
前記第１可変遅延回路は、前記第１信号を伝達する信号ラインに物理的に隣接して位置し、
前記第２可変遅延回路は、前記第２信号を伝達する信号ラインに物理的に隣接して位置することを特徴とする請求項１乃至２２のいずれかに記載のタイミングスキュー減少回路。
【請求項２５】
共通入力信号から誘導された遅延した第１信号及び第２信号を備えた電子システムにおける前記第１信号及び第２信号間のタイミングスキューを減少させるためのタイミングスキュー減少回路であって、
前記共通入力信号を前記第１信号に連結して前記共通入力信号と連係させて第１信号の遅延を制御する第１可変遅延回路と、
前記共通入力信号を前記第２信号に連結して前記共通入力信号と連係させて第２信号の遅延を制御する第２可変遅延回路と、
前記第１及び第２信号に応じて前記第１信号と第２信号とを比較してこれら二つの信号間の相対的な位相差によって出力信号を生成する位相検出器と、
前記位相検出器の出力信号に応じて自身の出力部に制御信号を生成し、前記位相検出器の出力信号が前記第２信号より第１信号が遅延することを示すと前記第１可変遅延回路の遅延を減少させ、位相検出器の出力信号が前記第１信号が第２信号に先立つことを示すと前記第１可変遅延回路の遅延を増加させる第１チャージポンプ回路と、
前記位相検出器の出力信号に応じて自身の出力部に制御信号を生成して、前記位相検出器の出力信号が前記第１信号より第２信号が遅延することを示すと前記第２可変遅延回路の遅延を減少させ、位相検出器の出力信号が前記第２信号が第１信号に先立つことを示すと前記第２可変遅延回路の遅延を増加させる第２チャージポンプ回路と、
を備えることを特徴とするタイミングスキュー減少回路。
【請求項２６】
前記位相検出器は、相対的な位相差を伝達する第１及び第２出力信号を備え、
前記第１チャージポンプ回路は、前記位相検出器の第１及び第２出力にそれぞれ連結されて前記相対的な位相差が入力される第１及び第２入力を備え、
前記第２チャージポンプ回路は、前記位相検出器の第１及び第２出力にそれぞれ連結されて前記相対的な位相差が入力される第１及び第２入力を備えてなることを特徴とする請求項２５記載のタイミングスキュー減少回路。
【請求項２７】
前記第１可変遅延回路は、選択可能な最大遅延を提供し、最大遅延を選択するための選択信号が印加される選択入力リードを備え、また前記選択された最大遅延を超えない範囲内で可変遅延を提供し、前記可変遅延調節のための前記第１チャージポンプ回路からの制御信号が印加される制御入力リードを含み、
前記第２可変遅延回路は、選択可能な最大遅延を提供し、最大遅延を選択するための選択信号が印加される選択入力リードを備え、また前記選択された最大遅延を超えない範囲内で可変遅延を提供し、前記可変遅延調節のための前記第２チャージポンプ回路からの制御信号が印加される制御入力リードを含むことを特徴とする請求項２５又は２６のいずれかに記載のタイミングスキュー減少回路。
【請求項２８】
前記第１及び第２可変遅延回路は、それぞれ可変遅延を提供する複数個の直列連結されたゲートと、
前記それぞれの選択信号によって論理的に連結され前記それぞれ可変遅延を提供する直列連結されたゲートの個数を選択する各々の回路と、
をそれぞれ備えることを特徴とする請求項２５乃至２７のいずれかに記載のタイミングスキュー減少回路。
【請求項２９】
前記全ての直列連結されたゲートは、それぞれの可変遅延回路により印加されるそれぞれの制御回路に応答する可変ＲＣ負荷回路を出力部に備えたことを特徴とする請求項２８記載のタイミングスキュー減少回路。
【請求項３０】
前記全ての可変抵抗回路は、前記それぞれの制御信号が印加されるように連結されるゲート部を備えたＩＧＦＥＴトランジスタをそれぞれ備えることを特徴とする請求項２９記載のタイミングスキュー減少回路。
【請求項３１】
前記複数個の直列連結されたゲートは、偶数個の複数個の直列連結されたインバータをそれぞれ含むことを特徴とする請求項３０記載のタイミングスキュー減少回路。
【請求項３２】
前記第１及び第２信号は、単一集積回路内の信号分配回路網の相互対称的に対応する位置から取られたクロック信号であることを特徴とする請求項２５乃至３１のいずれかに記載のタイミングスキュー減少回路。
【請求項３３】
前記信号分配回路網は、Ｈ分配系譜形態を形成することを特徴とする請求項３２記載のタイミングスキュー減少回路。
【請求項３４】
前記第１及び第２チャージポンプ回路は、それぞれが出力する制御信号を電源電圧の１／２とほぼ同じ電圧に初期化することによって、前記第１及び第２可変遅延回路の可変遅延を前記選択された最大遅延の中間地点に該当する遅延にほぼ等しい値に初期化する初期化能力を有することを特徴とする請求項２５乃至３３のいずれかに記載のタイミングスキュー減少回路。
【請求項３５】
前記第１チャージポンプ回路は、それぞれの位相検出器の出力信号によってキャパシタにそれぞれ連結されるお互いに対向する電流源回路を出力部に備え、
前記第２チャージポンプ回路は、それぞれの位相検出器の出力信骨によりキヤパシタにそれぞれ連結されるお互いに対向する電流源回路を出力部に備え、
前記第２チャージポンプ回路が前記位相検出器に対称的に連結され所定の位相検出器の出力信号セットに対して前記第１チャージポンプ回路の方向と反対方向に応答することを特徴とする請求項３４記載のタイミングスキュー減少回路。
【請求項３６】
前記第１及び第２可変遅延回路は、前記共通入力信号を伝達する信号ラインに物理的に隣接して位置することを特徴とする請求項３２記載のタイミングスキュー減少回路。
【請求項３７】
前記第１可変遅延回路は、前記第１信号を伝達する信号ラインに物理的に隣接して位置し、
前記第２可変遅延回路は、前記第２信号を伝達する信号ラインに物理的に隣接して位置することを特徴とする請求項３２記載のタイミングスキュー減少回路。
【請求項３８】
共通入力信号から誘導された遅延した第１信号及び第２信号を備えた電子システムにおける前記第１信号及び第２信号間のタイミングスキューを減少させるためのタイミングスキュー減少回路であって、
前記共通入力信号を前記第１信号に連結して前記共通入力信号と連係させて第１信号の遅延を制御する第１可変遅延手段と、
前記共通入力信号を前記第２信号に連結して前記共通入力信号と連係させて第２信号の遅延を制御する第２可変遅延手段と、
前記第１信号と第２信号とを比較してこれら二つの信号間のタイミングスキューを示す比較手段と、
前記比較手段により示される相対的なタイミングスキューに応じて前記第１可変遅延手段の遅延を調整する制御信号を生成する第１制御信号生成手段と、
前記比較手段により示される相対的なタイミングスキューに応じて前記第２可変遅延手段の遅延を調整する制御信号を生成する第２制御信号生成手段と、
を備えたことを特徴とするタイミングスキュー減少回路。
【請求項３９】
前記第１調整手段は、前記第２信号より第１信号が遅延することを示すときは前記第１可変遅延手段の遅延を減少させ、第１信号が第２信号に先立つことを示すときは第１可変遅延手段の遅延を増加させることを特徴とする請求項３８記載のタイミングスキュー減少回路。
【請求項４０】
前記第２調整手段は、前記第１信号より第２信号が遅延することを示すときは前記第２可変遅延手段の遅延を減少させ、第２信号が第１信号より先立つことを示すときには第２可変遅延手段の遅延を増加させることを特徴とする請求項３９記載のタイミングスキュー減少回路。
【請求項４１】
前記第１及び第２可変遅延手段は、それぞれ選択可能な最大遅延を提供することを特徴とする請求項３８乃至４０のいずれかに記載のタイミングスキュー減少回路。
【請求項４２】
前記第１及び第２可変遅延手段は、
それぞれの可変遅延を提供する複数個の直列連結されたゲートと、
前記それぞれの選択された最大遅延を形成する選択信号によって前記可変遅延を提供する直列連結されたゲートの個数を選択する手段と、
を備えることを特徴とする請求項３８乃至４０のいずれかに記載のタイミングスキュー減少回路。
【請求項４３】
前記第１及び第２信号は、単一集積回路内における相互対称的に対応する位置から取られるクロック信号であることを特徴とする請求項３８乃至４２のいずれかに記載のタイミングスキュー減少回路。
【請求項４４】
前記第１及び第２可変遅延手段は、前記共通入力信号を伝達する信号ラインに物理的に隣接して位置することを特徴とする請求項３８乃至４３のいずれかに記載のタイミングスキュー減少回路。
【請求項４５】
共通入力信号から誘導された遅延した第１信号及び第２信号を備えた電子システムにおける前記第１及び第２信号間のタイミングスキューを減少させる方法であって、
前記共通入力信号を前記第１信号に連結して前記共通入力信号と連係させて第１信号の遅延を制御する第１可変遅延制御過程と、
前記共通入力信号を前記第２信号に連結して前記共通入力信号と連係させて第２信号の遅延を制御する第２可変遅延制御過程と、
前記第１信号と第２信号とを比較して二つの信号間のタイミングスキューを示す比較過程と、
前記比較過程により示される相対的なタイミングスキューによって前記第１可変遅延過程での遅延を調整する制御信号を生成する第１制御信号生成過程と、
前記比較過程により示される相対的なタイミングスキューによって前記第２可変遅延過程での遅延を調整する制御信号を生成する第２制御信号生成過程と、
を備えることを特徴とするタイミングスキュー減少方法。
【請求項４６】
前記第１調整過程は、前記第２信号より第１信号が遅延することを示した場合に前記第１可変遅延過程での遅延を減少させ、第１信号が第２信号に先立つことを示した場合に第１可変遅延過程での遅延を増加させることを特徴とする請求項４５記載のタイミングスキュー減少方法。
【請求項４７】
前記第２調整過程は、前記第１信号より第２信号が遅延することを示した場合に前記第２可変遅延過程での遅延を減少させ、第２信号が第１信号に先立つことを示した場合に第２可変遅延過程での遅延を増加させることを特徴とする請求項４６記載のタイミングスキュー減少方法。
【請求項４８】
前記第１可変遅延過程は選択可能な最大遅延を提供し、選択された最大遅延を越えない範囲内で可変遅延を提供し、
前記第２可変遅延過程は選択可能な最大遅延を提供し、選択された最大遅延を越えない範囲内で可変遅延を提供することを特徴とする請求項４５記載のタイミングスキュー減少方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電子装置内における信号分配に係り、特に電子装置内で分配されて局部的に分配された信号間のタイミングスキュー（timing skew ）を減らすタイミングスキュー減少回路及びタイミングスキュー減少方法に関する。
【０００２】
【従来の技術】
一般に、信号が電子装置内で分配されるとき、この信号は局部的な全ての目的地点に同時に到達しない。これをタイミングスキューというが、これにより多層の回路基板で構成されたシステム（board-level system）及び集積回路システムの性能を制限する深刻な問題が生じる虞がある。
【０００３】
一例として、集積回路内のクロック信号が分配される時回路内の各部分における信号間のタイミングスキューは、クロックラインや電源ライン内におけるＩＲ降下、システム全般にかけた局部的な温度差、ＲＣ遅延、クロック信号のローディング差（loading difference）、及び集積回路（即ち、チップ）上での工程不安定性を含んだ幾つかの基礎的な効果から発生する。
【０００４】
このような効果が加えられると、大規模集積回路上に１〜２ｎｓ以上のクロックスキューを発生できる。この集積回路が２００ＭＨｚで動作することを期待する場合、期待されるクロック周期は５ｎｓしかならない。このようなスキューにより所望のシステムクロック周期の２０〜４０％に該当するクロック周期が現れ、極めて深刻なシステム性能の低下をもたらす。通常、システム設計者はクロック信号タイミングスキューにより損失される量でクロック同期の１５％のみを予想してシステムを設計している。
【０００５】
図８は、従来のクロック信号（クロック生成器１３０により生成される）を集積回路（図示せず）の全般にかけて分配するための信号分配回路網１００の構成を示す図である。この図から明らかに分かるように、信号分配回路網１００は、それぞれの局部信号ラインのエンドへの信号の到着時間のスキューを減らすために、Ｈ形態の信号ラインの階層的配列構造で配列されている。このような信号分配回路網１００をＨ分配系譜（H-distribution tree ）という。
【０００６】
Ｈ分配系譜の各枝が完璧に対応する場合を考慮して見ると、クロック生成器１３０からのクロック信号は信号分配回路網１００上の相互対称的に対応する一対の位置に同時に（即ち、タイミングスキュー無しに）到達しなければならない。クロック信号ラインが集積回路の中央から分離され、この分離されたラインの長さが同一である場合、位置１２０ａと位置１２０ｂ（統合して位置１２０と言う）は相互対称的に対応する位置を示す。同様に、位置１２２ａと位置１２２ｂ、位置１２４ａと位置１２４ｂはそれぞれ相互対称的に対応する位置を示す。また、位置１１０ａと位置１１０ｂ、位置１１０ａと位置１１２ａ及び位置１１２ａと位置１１４ａも信号分配回路網１００内の相互対称的に対応する位置を示す。
【０００７】
通常、このような信号分配回路網１００におけるタイミングスキューは、集積回路の各部分でクロックバッファをクロックローディング（clock loading ）によくマッチングさせることにより調節される。例えば、クロック信号を位置１０２ａへ送るバッファ（図示せず）はクロック信号を位置１０２ｂへ送るバッファ（図示せず）に比例するように構成し、クロック信号を位置１０２ａと位置１０２ｂへ送るバッファ（図示せず）はクロック信号を位置１０４ａと位置１０４ｂへ送るバッファ（図示せず）に比例するように構成する。同様に、クロック信号を位置１０２と位置１０４へ送るバッファ（図示せず）はクロック信号を位置１０６へ送るバッファ（図示せず）に比例するように構成する。
【０００８】
【発明が解決しようとする課題】
ところで、実際に前述のように完璧に対応する信号分配回路網１００を上述したような理由で具現することが不可能であり、クロックスキューが発生し、このようなクロックスキューはディジタルシステム、特に大規模ディジタルシステムから得られる最大クロック周波数を制限することによってその性能を低下させるという問題点がある。
【０００９】
このような問題からディジタル電子装置の性能を向上させるためには、電子装置の全般にかけて分配されたクロック信号のような局部的な分配信号間のタイミングスキューを減らす技術が必要である。
【００１０】
そこで本発明は、電子装置内で分配されて局部的に派生した信号間のタイミングスキューを減らすことができるタイミングスキュー減少回路及びタイミングスキュー減少方法を提供することを目的としている。
【００１１】
【課題を解決するための手段】
上記目的のため、請求項１記載の発明によるタイミングスキュー減少回路は、共通入力信号から誘導された遅延した第１信号及び第２信号を備えた電子システムにおける前記第１信号及び第２信号間のタイミングスキューを減少させるためのタイミングスキュー減少回路であって、前記共通入力信号を前記第１信号に連結して共通入力信号と第１信号間の可変遅延を生成する第１可変遅延回路と、前記共通入力信号を前記第２信号に連結して共通入力信号と第２信号間の可変遅延を生成する第２可変遅延回路と、前記第１信号と第２信号とを比較してこれら二つの信号間のタイミングスキューを示す比較回路と、前記比較回路により示される相対的なタイミングスキューに応じて前記第１可変遅延回路の遅延を調整する第１調整回路と、前記比較回路により示される相対的なタイミングスキューに応じて前記第２可変遅延回路の遅延を調整する第２調整回路とを備えるものである。
【００１２】
請求項２５記載の発明によるタイミングスキュー減少回路は、共通入力信号から誘導された遅延した第１信号及び第２信号を備えた電子システムにおける前記第１信号及び第２信号間のタイミングスキューを減少させるためのタイミングスキュー減少回路であって、前記共通入力信号を前記第１信号に連結して共通入力信号と第１信号間の可変遅延を生成する第１可変遅延回路と、前記共通入力信号を前記第２信号に連結して共通入力信号と第２信号間の可変遅延を生成する第２可変遅延回路と、前記第１及び第２信号に応じて前記第１信号と第２信号とを比較してこれら二つの信号間の相対的な位相差によって出力信号を生成する位相検出器と、前記位相検出器の出力信号に応じて自身の出力部に制御信号を生成し、前記位相検出器の出力信号が前記第２信号より第１信号が遅延することを示すと前記第１可変遅延回路の遅延を減少させ、位相検出器の出力信号が前記第１信号が第２信号に先立つことを示すと前記第１可変遅延回路の遅延を増加させる第１チャージポンプ回路と、前記位相検出器の出力信号に応じて自身の出力部に制御信号を生成して、前記位相検出器の出力信号が前記第１信号より第２信号が遅延することを示すと前記第２可変遅延回路の遅延を減少させ、位相検出器の出力信号が前記第２信号が第１信号に先立つことを示すと前記第２可変遅延回路の遅延を増加させる第２チャージポンプ回路とを備えるものである。
【００１３】
請求項４５記載の発明によるタイミングスキュー減少方法は、共通入力信号から誘導された遅延した第１信号及び第２信号を備えた電子システムにおける前記第１及び第２信号間のタイミングスキューを減少させる方法であって、前記共通入力信号を前記第１信号に連結して共通入力信号と第１信号との間の可変遅延を生成する第１可変遅延生成過程と、前記共通入力信号を前記第２信号に入力して共通入力信号と第２信号との間の可変遅延を生成する第２可変遅延生成過程と、前記第１信号と第２信号とを比較して二つの信号間のタイミングスキューを示す比較過程と、前記比較過程により示される相対的なタイミングスキューによって前記第１可変遅延過程での遅延を調整する第１調整過程と、前記比較過程により示される相対的なタイミングスキューによって前記第２可変遅延過程での遅延を調整する第２調整過程とを備えるものである。
【００１４】
本発明は、共通入力信号からの局部的なクロック信号のような第１信号と第２信号との間のタイミングスキューを減らすために二重遅延ロックループ（double delay-locked loop）を用いる。個別的に制御可能な二つの可変遅延回路を共通入力信号から誘導されて遅延した第１、第２信号の間の信号経路に設けることにより、遅延回路を使用できない場合の第１、第２信号間の遅延に比べて追加的な遅延をかけることができる。これら第１、第２信号を比較して、その間のタイミングスキューが現れると、それぞれの可変遅延回路の遅延を制御してスキューを減少させる。この場合、第１信号が第２信号より遅延すると、第１信号の経路上の可変遅延回路の遅延を減少させるとともに、第２信号の経路上の可変遅延回路の遅延を増加させる。二つの遅延回路の遅延を調整することにより単一ループ回路を使用する場合より速い整定時間（settling time ）を得ることができる。なお、共通入力信号は一般的な場合のように比較のための基準信号として使用せず、二つの可変的に遅延する信号を比較して可変遅延回路を調節することでスキューを減少させる。また、比較及び調整動作に周期的な信号を必要としない。
【００１５】
選択的な最大遅延が可能な可変遅延回路を用いることにより、広い範囲の信号周波数での使用が可能になる。結果的に、可変遅延回路の選択された最大遅延を選択することで調整可能な最大タイミングスキューが得られる。
【００１６】
可変遅延回路は、それぞれがその出力に可変ＲＣ負荷回路を備えた複数個のゲートを直列連結して用いることにより具現できる。
【００１７】
それぞれがチャージポンプ回路を備えた二重ループを使用することにより、単一ループ回路に比べて２倍のタイミングの正確度が得られる。
【００１８】
【発明の実施の形態】
以下、添付した図面に基づき本発明の望ましい実施の形態について説明する。
（Ａ）タイミングスキュー減少回路
図１は本発明によるタイミングスキュー減少回路の実施の形態の構成を示すブロック図である。
【００１９】
この図において、二重遅延ロックループ２００は、共通入力信号ＣＬＯＣＫから誘導された遅延した第１信号ＣＬＫＡと第２信号ＣＬＫＢ間のタイミングスキューを減少させる。第１信号ＣＬＫＡと第２信号ＣＬＫＢは、単一集積回路のような信号分配回路網内で発見できる共通入力信号ＣＬＯＣＫの局部化された派生信号でバッファリングされる。
【００２０】
第１信号ＣＬＫＡと第２信号ＣＬＫＢは、電子システムを通じて共通入力信号ＣＬＯＣＫが分配されることにより、この共通入力信号ＣＬＯＣＫから空間的に分離される。ライン２３４を介して移送される共通入力信号ＣＬＯＣＫは、一つ以上のバッファと長い接続ライン（バッファ／接続部（buffer／interconnect）２２４と表示される）によりライン２２８を介して伝達される局部化された信号ＣＬＫＡに連結される。また、信号ＣＬＯＣＫは、一つ以上のバッファと長い接続ライン（バッファ／接続部２２６と表示される）によりライン２３０を介して伝達される局部化された信号ＣＬＫＢに連結される。したがって、第１信号ＣＬＫＡはバッファ／接続部２２４の信号のバッファリング効果により共通入力信号ＣＬＯＣＫから作られる。第２信号ＣＬＫＢも同様に共通入力信号ＣＬＯＣＫから作られる。
【００２１】
共通入力信号ＣＬＯＣから作られた長い接続ライン終端の信号は、バッファ回路の仲裁無しでも電磁気効果及びＲＣ遅延効果に因り依然として入力信号から派生した信号である。バッファ／接続部２２４及び２２６は、共通入力信号ＣＬＯＣＫを伝送させ、この信号をシステムの残りの部分にバッファリングする。この場合、バッファ／接続部２２４及び２２６は、タイミングスキューにあるほど寄与する。
【００２２】
第１信号ＣＬＫＡと第２信号ＣＬＫＢの間のタイミングスキューは、図示のように、信号分配回路網に二重遅延ロックループを追加することによって減少させることができる。ライン２３４を介して移送される共通入力信号ＣＬＯＣＫは分離されて可変遅延回路２１２ａを介して連結されてライン２２０上に中間クロック信号（信号ＣＬＯＣＫから遅延した）を生成し、この中間クロック信号がバッファ／接続部２２４を介して連結され（或いは遅延して）第１信号ＣＬＫＡとなる。これと同様に、共通入力信号ＣＬＯＣＫは、さらに可変遅延回路２１２ｂを介して連結されてライン２２２上に中間クロック信号（信号ＣＬＯＣＫから遅延した）を生成し、この中間クロック信号がバッファ／接続部２２６を介して連結されて第２信号ＣＬＫＢとなる。
【００２３】
第１、第２の信号ＣＬＫＡ、ＣＬＫＢは、それぞれのフイードバックライン２２８ａ、２３０ａによって位相検出器２０２に伝送される。位相検出器２０２は、第１、第２の信号ＣＬＫＡ、ＣＬＫＢのクロックエッジ到着時間を比較してこれら二つの信号間のタイミングスキューを比較し、二つの出力信号を生成して比較された二つの信号間の相対的なタイミングスキュー（または相対的な位相差）を示す。
【００２４】
出力信号Ａ＿ＬＥＡＤ＿Ｂはライン２０８を介して伝送され、出力信号Ａ＿ＬＡＧ＿Ｂはライン２１０を介して伝送される。二つの出力信号Ａ＿ＬＥＡＤ＿Ｂ、Ａ＿ＬＡＧ＿Ｂにおける相対的なパルス持続時間は、第１信号ＣＬＫＡと第２信号ＣＬＫＢとの間の相対的なタイミングスキューを示す。例えば、出力信号Ａ＿ＬＥＡＤ＿Ｂの出力幅が出力信号Ａ＿ＬＡＧ＿Ｂより長ければ、第１信号ＣＬＫＡは第２信号ＣＬＫＢに先立つ（ｌｅａｄ）（即ち、第１信号ＣＬＫＡのクロックエッジは第２信号ＣＬＫＢのクロックエッジより先に現れる）。なお、位相検出器２０２の動作に対する詳細な説明は図２を参照して後述する。
【００２５】
二つの出力信号Ａ＿ＬＥＡＤ＿Ｂ、Ａ＿ＬＡＧ＿Ｂは一対のチャージポンプ回路２０４ａ、２０４ｂに供給され、それぞれの可変遅延回路２１２ａ、２１２ｂの可変遅延を調整するための制御信号を生成する。特に、第１チャージポンプ回路２０４ａは、ライン２０８を介して伝送された出力信号Ａ＿ＬＥＡＤ＿ＢをＵＰ入力リードから取り込み、またライン２１０を介して伝送された出力信号Ａ＿ＬＡＧ＿ＢをＤＯＷＮ入力リードから取り込む。
【００２６】
チャージポンプ回路２０４ａはライン２１６上にアナログ電圧制御信号Ｖout を生成する。第２チャージポンプ回路２０４ｂはライン２０８を介して伝送された出力信号Ａ＿ＬＥＡＤ＿ＢをＤＯＷＮ入力リードから取り込み、またライン２１０を介して伝送された出力信号Ａ＿ＬＡＧ＿ＢをＵＰ入力リードから取り込む。第２チャージポンプ回路２０４ｂはライン２１８上にアナログ電圧制御信号Ｖout を生成する。これによって、チャージポンプ回路２０４ａ、２０４ｂは位相検出器２０２に対称的に連結され、所定の位相検出器の出力信号セットＡ＿ＬＥＡＤ＿Ｂ、Ａ＿ＬＡＧ＿Ｂに対して反対方向に応答する。
【００２７】
チャージポンプ回路２０４により生成されたアナログ電圧制御信号Ｖout は、チャージポンプ回路２０４のＵＰ入力リードとＤＯＷＮ入力リードに入力された信号のそれぞれのパルス幅により変調されたアナログ電圧である。ＵＰ入力リードにＤＯＷＮ入力リードよりさらに長いパルスが入力されると、アナログ電圧制御信号Ｖout の電圧は上昇する。これと逆に、ＤＯＷＮ入力リードにＵＰ入力リードよりさらに長いパルスが入力されると、アナログ電圧制御信号Ｖout の電圧は下降する。なお、チャージポンプ回路２０４については図３を参照してより詳しく詳細する。
【００２８】
チャージポンプ回路２０４ａから出力されるアナログ電圧制御信号Ｖout は、ライン２１６を介して可変遅延回路２１２ａの可変遅延制御のための制御リードＣＴＲＬへ送られる。同様に、チャージポンプ回路２０４ｂから出力されたアナログ電圧制御信号Ｖout は、ライン２１８を介して可変遅延回路２１２ｂの可変遅延を調節するための制御リードＣＴＲＬに入力される。しかして、比較／調整部２０６は、二つの可変遅延回路２１２ａ、２１２ｂに必要な制御信号を供給して二つの信号ＣＬＫＡ、ＣＬＫＢ間のタイミングスキューを補正する。
【００２９】
二重遅延ロックループの動作は、第１信号ＣＬＫＡが第２信号ＣＬＫＢに先立つと仮定することにより理解できる。即ち、ライン２３４上のＣＬＯＣＫパルスはライン２３０上で派生した第１信号ＣＬＫＢのクロックより先に到着するライン２２８上で派生した第１信号ＣＬＫＡのクロックを提供する。第１信号ＣＬＫＡと第２信号ＣＬＫＢと間のタイミングスキューはこれら二つの信号間の位相差を示す。かかる位相差はこの二つの信号が周期的であるか非周期的であるかに問わず存在する。
【００３０】
第１信号ＣＬＫＡが第２信号ＣＬＫＢより先に到着すると（即ち、第１信号ＣＬＫＡが第２信号ＣＬＫＢより先立つか、もしくは第１信号ＣＬＫＡが第２信号ＣＬＫＢに先立つ場合は）、これら二つの信号ＣＬＫＡ、ＣＬＫＢの全ての立ち上がり、または立ち下がりクロックエッジに対して、位相検出器２０２は出力信号Ａ＿ＬＡＧ＿Ｂのパルスを発生させる期間より長い期間出力信号Ａ＿ＬＥＡＤ＿Ｂのパルスを発生させる。これをより詳しく説明すると、出力信号Ａ＿ＬＥＡＤ＿Ｂのパルス幅は、出力信号Ａ＿ＬＡＧ＿Ｂのパルス幅を第１信号ＣＬＫＡが第２信号ＣＬＫＢに先立つ時間に当たる時間だけ超過する。出力信号Ａ＿ＬＥＡＤ＿Ｂの超過パルス幅はチャージポンプ回路２０４ａにより加えられてライン２１６上のアナログ電圧制御信号Ｖout の電圧を上昇させる。
【００３１】
アナログ電圧制御信号Ｖout が可変遅延回路２１２ａの制御入力ＣＴＲＬに印加される場合、前記のように上昇した電圧により可変遅延回路２１２ａの遅延を増加させる。このような第１フイードバックループＬＯＯＰ＿Ａの効果により共通入力信号ＣＬＯＣＫと関連した第１信号ＣＬＫＡは更に遅延する。これと同時に、出力信号Ａ＿ＬＥＡＤ＿Ｂの前記超過パルス幅はチャージポンプ回路２０４ｂにより加えられてライン２１８上のアナログ電圧制御信号Ｖout の電圧を減少させる。
【００３２】
可変遅延回路２１２ｂの制御入力ＣＴＲＬに前記のように減少された電圧が加えられると、可変遅延回路２１２ｂの遅延を減少させる。かかる第２フィードバックループＬＯＯＰ＿Ｂの効果により共通入力信号ＣＬＯＣＫと関連した第２信号ＣＬＫＢが進められる（つまり、第２信号ＣＬＫＢがその以前より遅延しない）。二つのフイードバックループＬＯＯＰ＿Ａ、ＬＯＯＰ＿Ｂの効果が加えられることにより第１信号ＣＬＫＡが遅延するとともに第２信号ＣＬＫＢが進められて二つの信号間のタイミングスキューが減少する。
【００３３】
それぞれの可変遅延回路２１２ａ、２１２ｂが提供できる最大可変遅延を選択するためのそれぞれの可変遅延回路２１２ａ、２１２ｂの選択入力ＳＥＬＥＣＴへバス２３２を介して選択信号ＭＡＸ＿ＤＥＬＡＹ＿ＳＥＬＥＣＴが印加される。この選択信号ＭＡＸ＿ＤＥＬＡＹ＿ＳＥＬＥＣＴは２ビットディジタル信号であり、２ビットサイズのバス２３２を介して伝送される。選択された最大遅延は、二重遅延ロックループ２００によりカウンタ調整できる最大タイミングスキューを決定し、広帯域周波数範囲内の信号に対して二重遅延ロックループ２００を使用できるようにする。可変遅延回路２１２の動作に関しては図４及び図５を参照して詳細に説明する。
【００３４】
（Ｂ）位相検出器２０２
図２は位相検出器２０２を示す回路図である。
【００３５】
この図において、第１信号ＣＬＫＡはフイードバックライン２２８ａを介して位相検出器２０２に送られ、第２信号ＣＬＫＢはフィードバックライン２３０ａを介して位相検出器２０２へ送られる。第１信号ＣＬＫＡのクロックエッジ（つまり、立ち上がりエッジ）は、ナンド（ＮＡＮＤ）ゲート３１２を介して進行し、ナンドゲート３２６、３２８により成るフリップフロツプ３２６／３２８をセットする。
【００３６】
ナントゲート３１８によりパルスが形成され、このパルスはインバータ３２０により反転されてライン２０８上に信号Ａ＿ＬＥＡＤ＿Ｂを形成する。インバータ３１４、３１６はナンドゲート３１２から遅延した出力信号をナンドゲート３１８の入力として提供することにより適切な信号のオーバーラップを保障し、最大出力信号のパルス幅を設定する。
【００３７】
第２信号ＣＬＫＢのクロックエッジ（つまり、立ち上がりエッジ）は、ナンドゲート３０２を介して進行してナンドゲート３２２、３２４により成るフリップフロツプ３２２／３２４をセットする。ナンドゲート３０８により形成されるパルスはインバータ３１０により反転されてライン２１０上に信号Ａ＿ＬＡＧ＿Ｂを生成する。インバータ３０４、３０６はナンドゲート３０２から遅延した出力信号をナンドゲート３０８の入力として提供することにより、適切な信号のオーバーラップを保障しながらも最大出力信号パルス幅を設定する。
【００３８】
ナンドゲート３３０には第１及び第２信号ＣＬＫＡ、ＣＬＫＢが印加され、二つの信号の位相比較が行われた後、フリップフロツプ３２６／３２８とフリップフロツプ３２２／３２４がリセットされる。かかる動作によって二つの入力信号間のタイミングスキューの結果として位相検出器２０２の出力信号のパルス幅の差が生じる。到着するそれぞれの入力信号は、それぞれの出力パルスが発生するようにするが、到着する第２入力信号は二つの出力信号が何時終わるかを決める。リセットトランジスタ３３２、３３４は位相検出器２０２がパワーアップに応じて適切な状態となることを確かめるものである。
【００３９】
（Ｃ）チャージポンプ回路２０４
図３はチャージポンプ回路２０４を示す回路図である。
【００４０】
この図において、正常動作の際、Ｎチャンネルトランジスタ４１４は導通状態になって（即ち、Ｎチャンネルトランジスタのゲートに連結されたＮＲＥＳＥＴ信号が「Ｈ」となって）トランジスタ４０６、４１０間に電流ミラーを形成する。この際、Ｐチャンネルトランジスタ４２４はオフされる。Ｐチャンネルトランジスタ４０２、４０４は接地されたゲー卜連結により導電状態にバイアスされてＮチャンネル電流ミラーに対して整合される負荷電流を提供する。トランジスタ４０４、４１０はお互いに対向する電流源回路を形成する。
【００４１】
トランジスタ４１６、４２０はＵＰリード（インバータ４２２を用いて補数信号（complement signal ）を形成する）に印加された信号により制御される伝達ゲート（transfer gate ）４１６／４２０を設ける。ＵＰリードに印加される前記信号が「Ｈ」であれば、伝達ゲート４１６／４２０は導通されてトランジスタ４０４からチャージポンプ回路２０４の出力に連結されたキャパシタ４１２へ電流が流れるようにする。かかる電流の流れはキャパシタ４１２にかかる電圧を上昇させ、この電圧は信号Ｖout として出力リードに提供される。これと反対に、ＤＯＷＮリードに印加される信号が「Ｈ」であれば、トランジスタ４１８が導通されてキャパシタ４１２からトランジスタ４１０を介して電流が流れるようにする。
【００４２】
ＵＰリード及びＤＯＷＮリードに印加される二つの信号がいずれも「Ｈ」であれば、伝達ゲート４１６／４２０とトランジスタ４１８が導通されてキャパシタ４１２を流れるネット電流（net current ）は無くなる。
【００４３】
リセット条件の下に（即ち、リセット信号「Ｈ」であるとき）トランジスタ４０８は、電流ミラートランジスタ４０６、４１０のゲートを接地させてオフさせ、トランジスタ４２４は出力電圧を電源電圧ＶDDより低い二つの閾値（threshold ）電圧と同じレベルの電圧を生成するか、電源電圧ＶSS、ＶDDの中間程度に該当するレベルの電圧を生成する。このような電圧レベルは現在選択された最大遅延（図４及び図５を参照して後述する）の中間程度の遅延である可変遅延回路２１２による遅延を提供する。これによって、可変遅延回路が可変遅延を増加させるか、もしくは減少させる調整能力を有するが、これは二つの比較された信号の中でどの信号が（タイミングスキュー補正が行われる前）先に到着するか予測できないためである。
【００４４】
（Ｄ）遅延部５００
図４は遅延部５００を示す回路図である。
【００４５】
この図において、可変遅延回路２１２ａ、２１２ｂに使用可能な遅延部５００は、一対の遅延端５３０、５３２を備えている。入力信号ＩＮがライン５２０に印加されインバータ５０２、５０６を介して伝達されて出力信号ＯＵＴがライン５０８に生成される。可変ＲＣ負荷回路は、それぞれのインバータ５０２、５０６の出力リードに連結される。Ｎチャンネルトランジスタ５１２は、インバータ５０２の出力を容量性負荷を形成するキャパシタ５１４に連結させる可変抵抗回路を形成する。リード５１０に印加された制御信号ＣＴＲＬは、キャパシタ５１４の出力ノード５０４に現れる容量性負荷の量を決定するトランジスタ５１２の抵抗を調節する。
【００４６】
制御信号ＣＴＲＬの高い電圧は、出力ノード５０４上に大きな負荷を示すトランジスタ５１２の抵抗を下げ、引き続きインバータ５０２により生成された出力信号の上昇及び下降時間を遅くすることによって遅延端５３０による遅延を増加させる。これと同様に、Ｎチャンネルトランジスタ５１６はインバータ５６の出力をキャパシタ５１８に連結する可変抵抗回路を設ける。二つのインバータ５０２、５０６を使用することによって遅延部５００による非反転（non-inverting ）遅延が得られる。
【００４７】
（Ｅ）可変遅延回路６００
図５は可変遅延回路６００を示す回路図である。
【００４８】
遅延部５００を用いる可変遅延回路６００は図１の可変遅延回路２１２ａ、２１２ｂの具現に好適である。
【００４９】
図５において、遅延部５００ａ、５００ｂ、５００ｃ、５００ｄは、直列に連結されて第１遅延部を形成し、この第１遅延部の出力はトランジスタ６２２、６２４が導通される度に第２遅延部に連結され、トランジスタ６２０が導通される度に残りの遅延部をバイパスしてインバータ６３２の入力に連結される。
【００５０】
遅延部５００ｅ、５００ｆは直列に連結されて第２遅延部を形成し、この第２遅延部の出力はトランジスタ６２６が導通される度に第３遅延部に連結され、また、トランジスタ６３０が導通される度に第３遅延部をバイパスしてインバータ６３２の入力に連結される。遅延部５００ｇ、５００ｈは直列連結されて第３遅延部を形成し、第３遅延部の出力部はトランジスタ６２８が導通される度にインバータ６３２の入力に連結される。インバータ６３４はインバータ６３２からの信号を付加的にバッファリングしてノード６３６に出力させる。
【００５１】
部分的な２：４デコーダ６０２へバス２３２を介して伝達される信号としてライン６０４、６０６を介してそれぞれ伝達される２ビットディジタルワードＳ１、Ｓ２である選択信号ＭＡＸ＿ＤＥＬＡＹ＿ＳＥＬＥＣＴが入力される。２ビット入力信号の４つの可能な組合せ中の３つがデコーディングされてライン６０８、６１０、６１２を介してそれぞれ伝達される選択信号ＳＥＬ１、ＳＥＬ１２、ＳＥＬ１２３として提供される。適宜なデコーディング回路はＮＯＲゲートと公知の技術を用いて通常的に具現できる。
【００５２】
選択信号ＳＥＬ１が活性化されると、第１遅延部のみが選択され可変遅延回路６００を介して伝達される信号は遅延部５００ｄからトランジスタ６２０を介してインバータ６３２へ伝達される。選択信号ＳＥＬ１２が活性化されると、第１及び第２遅延部が選択され、可変遅延回路６００を介して伝達される信号は遅延部５００ｄからトランジスタ６２２を介して遅延部５００ｅへ伝達され、遅延部５００ｆからトランシスタ６３０を介してインバータ６３２へ伝達される。
【００５３】
選択信号ＳＥＬ１２３が活性化されると、３つの遅延部が全て選択され、可変遅延回路６００を介して伝達される信号は、遅延部５００ｄからトランジスタ６２４を介して遅延部５００ｅへ伝達され、遅延部５００ｆからトランジスタ６２６を介して遅延部５００ｇへ伝達され、遅延部５００ｈからトランジスタ６２８を介してインバータ６３２へ伝達される。それぞれの選択信号ＭＡＸ＿ＤＥＬＡＹ＿ＳＥＬＥＣＴは、相異なる個数の直列に連結された遅延端がお互いに連結されるようにして連結された遅延端が可変遅延回路６００の可変遅延を提供するようにする。それぞれの可能な選択された最大遅延に対して選択された最大遅延を超えない範囲内で可変遅延が提供できる。
【００５４】
（Ｆ）二重遅延ロックループの動作信号
図６は、第１信号ＣＬＫＡと第２信号ＣＬＫＢとの間の初期クロックスキュー補正時の二重遅延ロックループ２００の幾つかの主要回路ノードに対する動作波形を示す図である。
【００５５】
位相検出器２０２の信号Ａ＿ＬＥＡＤ＿Ｂ、信号Ａ＿ＬＡＧ＿Ｂが、例えば３Ｖの電源電圧の１／２よりやや高い電圧に初期化される。第１、第２信号ＣＬＫＡ、ＣＬＫＢは同図において４０ｎｓの近くに示されたように、スタガリング（staggering）６ｎｓの初期スキューでシミュレートされる。位相検出器２０２はそれぞれのクロックエッジでタイミングスキューを比較して、信号Ａ＿ＬＥＡＤ＿Ｂ、信号Ａ＿ＬＡＧ＿Ｂを２個のチャージポンプ回路２０４ａ、２０４ｂに入力する。チャージポンプ回路２０４ａ、２０４ｂは、制御信号に合せたパルス化した出力信号を生成する。
【００５６】
ライン２１６上の電圧Ｖ218 は、位相検出器２０２による比較時ごとに増加して可変遅延回路２１２ａによる遅延を増加させる。ライン２１８上の電圧Ｖ218 は位相検出器２０２による比較時ごとに減少して可変遅延回路２１２ｂによる遅延を減少させる。結果的に図６の２００ｎｓ近傍で見られるように、第１、第２信号ＣＬＫＡ、ＣＬＫＢ間のタイミングスキューが減少する。
【００５７】
二重遅延ロックループ２００のシステム安定性は、チャージポンプ回路の利得Ｋ１と可変遅延回路の利得Ｋ２を決定することによりモデリングできる。システムの安定性は関係式Ｋ１：Ｋ２＜１によって保証できる。
【００５８】
（Ｇ）信号分配回路網の空間的構成図
図７はＨ分配系譜形態で配置され、二重遅延ロックループ２００を含む信号分配回路網８００の空間的な構成を示したもので、この実施の形態による二重遅延ロックループ２００の様々な主要部分の物理的な位置を示す。
【００５９】
上述したように、第１、第２信号ＣＬＫＡ、ＣＬＫＢは相互対称的に対応する位置１２０ａ、１２０ｂから相互均衡を取るライン２２８ａ、２３０ａを介して比較／調整部２０６内の位相検出器２０２へ伝達される。二つの可変遅延回路２１２ａ、２１２ｂは共通入力信号を伝達する信号ラインに物理的に隣接して配置される。この場合、二重遅延ロックループ２００は、位置１２０ａでのクロック信号（即ち、第１信号）と位置１２０ｂでのクロック信号（即ち、第２信号）間のタイミングスキューを減少させる役割を果たす。二重遅延ロックループ２００の実際動作は、その内部要素のマッチングにより制限することができるが、タイミングキューを５０〜４００ｐｓ範囲に補正できる。
【００６０】
このように、この実施の形態では、共通入力信号から派生した局部クロック信号のような二つの信号間のタイミングスキューを減少させるために二重遅延ロックループを用い、個別的に調節可能な可変遅延回路２１２ａ、２１２ｂを共通入力信号と二つの信号ＣＬＫＡ、ＣＬＫＢの間の信号経路に介挿して、共通入力信号ＣＬＯＣＫと二つの信号間の付加的な遅延を生成し、これら二つの信号を比較して、それら間のタイミングスキューが現れれば可変遅延回路を調整（第１信号ＣＬＫＡが第２信号ＣＬＫＢより遅延すると、第１信号ＣＬＫＡ経路内の可変遅延回路２１２ａの遅延量を減少させ、第２信号ＣＬＫＢ経路内の可変遅延回路２１２ｂの遅延量を増加させる）して二つの信号間のスキューを減少させるようにした。
【００６１】
したがって、単一集積回路内の信号分配回路網上の相互対称的に対応する位置の信号間のタイミングスキューを減少させることができ、特にＨ分配系譜により分配されたクロック信号間のタイミングスキューの減少に有用であり、信頼性の高い電子装置を提供することができる。
【００６２】
また、実施の形態では、共通入力信号の周波数が正確であり、また二重遅延ロックループが信号のエッジの位置を定めることから電圧調整発振器（ＶＣＯ）を必要としない。
【００６３】
また、この実施の形態では、二重遅延ロックループを用いたので、位相同期ループに比べて高い雑音抑制が得られる。
【００６４】
大規模の低域通過フィルタを必要としないのと同じ位に線形位相同期ループの面積効率の向上を実現できる。
【００６５】
（Ｈ）他の実施の形態等
なお、上述のような実施の形態に限らず、他の実施の形態も可能である。
【００６６】
例えば、可変遅延回路２１２を位置１２０ａ、１２０ｂに物理的に隣接して位置させる（つまり、可変遅延回路２１２ａが位置１２０ａとバッファ／接続部２２４間に位置する）。
【００６７】
また、多様な回路構成が本発明に有用な可変遅延回路、位相検出器及びチャージポンプ回路の具現のために利用できる。例えば、可変遅延回路はインバータでなく論理ゲートを利用しても具現できる。
【００６８】
また、直列連結されたゲートの可変遅延能力は、それぞれのゲートの出力駆動能力を変化させるなどの多様な方式で提供できる。全てのゲートが前述した実施の形態のように可変的に制御されることを必要としない。
【００６９】
また、前述のような多層回路基板で構成された回路システム及び単一集積回路上に容易に具現できる。つまり、本発明は前述した実施の形態及び添付した図面に基づいた内容に限定されず、本発明の技術的思想を外れない限り多様に置換、変形及び変更が可能であることが、本発明の属する技術分野における通常の知識を持つ者にとって明らかなことである。
【００７０】
【発明の効果】
以上説明したように、本発明によれば、単一集積回路内の信号分配回路網上の相互対称的に対応する位置の信号間のタイミングスキューを減少させることができ、特にＨ分配系譜により分配されたクロック信号間のタイミングスキューの減少に有用である。これにより、信頼性の高い電子装置を提供することが可能になる。
【図面の簡単な説明】
【図１】本発明によるタイミングスキュー減少回路の実施の形態の構成を示すブロック図である。
【図２】図１のタイミングスキュー減少回路の二重遅延ロックループに使用される位相検出器の構成図である。
【図３】図１のタイミングスキュー減少回路の二重遅延ロックループに使用されるチャージポンプの構成図である。
【図４】図１のタイミングスキュー減少回路の可変遅延回路の具現に好適な可変遅延回路に用いられる遅延部の構成図である。
【図５】図１のタイミングスキュー減少回路の可変遅延回路の具現に好適な可変遅延回路の構成図である。
【図６】図１のタイミングスキュー減少回路の二重遅延ロックループの多様な動作信号を示す波形図である。
【図７】Ｈ分配系譜形態に配列された信号分配回路網の空間的な構成図である。
【図８】従来の技術によるＨ分配系譜によって配列された信号分配回路網を空間的に示す図である。
【符号の説明】
２００  二重遅延ロックループ
２０２  位相検出器
２０４ａ、２０４ｂ  チャージポンプ回路
２１２ａ、２１２ｂ  可変遅延回路
２２４、２２６  バッファ／接続部
【図１】
0003766741.tif 000002
【図２】
0003766741.tif 000003
【図３】
0003766741.tif 000004
【図４】
0003766741.tif 000005
【図５】
0003766741.tif 000006
【図６】
0003766741.tif 000007
【図７】
0003766741.tif 000008
【図８】
0003766741.tif 000009