(57)【特許請求の範囲】
【請求項１】
コントロールゲートを有する不揮発性メモリセルを複数配列してなるメモリセルアレイ領域と、
前記メモリセルアレイ領域内の前記複数の不揮発性メモリセルの各々の前記コントロールゲートを駆動する電圧を生成するコントロールゲート電圧生成部と、
を有し、
前記コントロールゲート電圧生成部は、
複数の電圧を生成する昇圧回路と、
複数の電圧入力端子及び複数の電圧出力端子を有し、前記複数の不揮発性メモリセルの選択状態に応じて、前記昇圧回路から前記複数の電圧入力端子を介して入力される前記複数の電圧を、前記複数の電圧出力端子に切り換えて出力する電圧制御回路と、
前記電圧制御回路からの前記複数の電圧の一つと接地電圧以下の電圧との一方を選択して前記コントロールゲートに供給するＣＭＯＳトランジスタをそれぞれ含む複数のコントロールゲートドライバと、
を有し、
前記ＣＭＯＳトランジスタは、メモリアドレスの変化に応じてスイッチングされ、
前記電圧制御回路は、前記複数の電圧を前記複数の電圧出力端子より出力させる前であって、前記ＣＭＯＳトランジスタでのスイッチング期間を含む期間に、前記複数の電圧出力端子のいずれにも前記昇圧回路からの電圧を出力させない切断状態に設定することを特徴とする不揮発性半導体記憶装置。
【請求項２】
請求項１において、
前記電圧制御回路は、メモリアドレスが遷移した時に変化するアドレス遷移信号に基づいて、所定期間に亘って前記切断状態に設定することを特徴とする不揮発性半導体記憶装置。
【請求項３】
請求項１または２において、
前記電圧制御回路は、前記切断状態の間に、前記昇圧回路以外からの所定の電圧を前記複数の電圧出力端子から出力させることを特徴とする不揮発性半導体記憶装置。
【請求項４】
請求項３において、
前記所定の電圧を電源電圧としたことを特徴とする不揮発性半導体記憶装置。
【請求項５】
請求項４において、
前記電圧制御回路は、第１，第２の電圧入力端子と、電源入力端子と、第１，第２の電圧出力端子とを有し、前記不揮発性メモリセルの選択状態に応じて、前記第１，第２の電圧入力端子と前記第１，第２の電圧出力端子との接続状態を切り換え制御し、かつ、前記切断状態では前記電源入力端子を前記第１，第２の電圧出力端子に接続制御することを特徴とする不揮発性半導体記憶装置。
【請求項６】
請求項５において、
前記電圧制御回路では、データリード時に、前記第１の電圧入力端子に前記電源電圧より低い第１のコントロールゲート選択電圧が、前記第２の電圧入力端子に第１のオーバライド電圧がそれぞれ入力されることを特徴とする不揮発性半導体記憶装置。
【請求項７】
請求項６において、
前記電圧制御回路では、データプログラム時に、前記第１の電圧入力端子に前記電源電圧よりも高い第２のコントロールゲート選択電圧が、前記第２の電圧入力端子に前記第１のオーバライド電圧よりも高い第２のオーバライド電圧がそれぞれ入力されることを特徴とする不揮発性半導体記憶装置。
【請求項８】
請求項６または７において、
前記電圧制御回路は、前記第１の電圧入力端子がソースに接続された第１のＰ型トランジスタと、前記電源端子がソースに接続された第２のＰ型トランジスタとをさらに有し、前記第１，第２のＰ型トランジスタのドレイン同士が接続され、
前記第１，第２のＰ型トランジスタのウェル電圧を可変するウェル電圧可変回路がさらに設けられ、
前記ウェル電圧可変回路は、前記データリード時には、前記ウェル電圧を前記電源電圧に設定し、前記データプログラム時には前記ウェル電圧を前記第２のオーバライド電圧に設定することを特徴とする不揮発性半導体記憶装置。
【請求項９】
請求項１乃至８のいずれかにおいて、
前記メモリセルアレイ領域には、１つのワードゲートと、第１，第２のコントロールゲートにより制御される第１，第２の不揮発性メモリセルとを有するツインメモリセルが、行方向及び列方向に配列されていることを特徴とする不揮発性半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、コントロールゲートにより制御される不揮発性メモリセルを備えた不揮発性半導体記憶装置に関する。
【０００２】
【背景技術】
不揮発性半導体記憶装置の一例として、チャネルとゲートとの間のゲート絶縁層が、酸化シリコン膜、窒化シリコン膜及び酸化シリコン膜の積層体からなり、窒化シリコン膜に電荷がトラップされるＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Semiconductorまたは-substrate）型が知られている。
【０００３】
このＭＯＮＯＳ型不揮発性半導体記憶装置は、文献（Y.Hayashi,etal,2000 Symposium on VLSI Technology Digest of Technical Papers p.122-p.123）に開示されている。この文献には、１つのワードゲートと、２つのコントロールゲートにより制御される２つの不揮発性メモリセル（ＭＯＮＯＳメモリ素子またはセルともいう）を備えたツインＭＯＮＯＳフラッシュメモリセルが開示されている。すなわち、１つのフラッシュメモリセルが、電荷のトラップサイトを２つ有している。
【０００４】
このような構造を有する複数のツインＭＯＮＯＳフラッシュメモリセルを行方向及び列方向にそれぞれ複数配列させて、メモリセルアレイ領域が構成される。
【０００５】
【発明が解決しようとする課題】
このツインＭＯＮＯＳフラッシュメモリセルを駆動するには、２本のビット線と、１本のワード線と、２本のコントロールゲート線とを要する。ただし、多数のツインメモリセルを駆動するに際して、異なるコントロールゲートであっても同じ電位に設定する場合には、これらの線を共通接続することができる。
【０００６】
この種のフラッシュメモリの動作には、データの消去、プログラム及び読み出しがある。データのプログラム及び読み出しは、通常、８ビットまたは１６ビットの選択セル（選択された不揮発性メモリセル）にて同時に実施される。
【０００７】
ここで、ＭＯＮＯＳフラッシュメモリでは、１本のワード線に、互いに素子分離されていない複数のツインＭＯＮＯＳフラッシュメモリセルが接続される。そして、ある特定の選択セルに対してデータのリードまたはプログラムを実施するには、その選択セルを有するツインＭＯＮＯＳフラッシュメモリの電圧設定だけでなく、それと隣接するツインＭＯＮＯＳフラッシュメモリセルを適切に電圧設定しなければならない。
【０００８】
例えば、ツインメモリセルの一方が選択セルであり、他方が非選択セル（対向セルという）である場合を考える。選択セルからデータをリードする時、選択セルのコントロールゲートには選択電圧を、対向セルのコントロールゲートにはオーバライド電圧を供給し、対向セル以外の非選択セルのコントロールゲートには０Ｖを供給する。データプログラム時も同様であり、選択電圧及びオーバライド電圧の値がデータリード時と異なるだけである。
【０００９】
ここで、オーバライド電圧とは、対向セルのプログラムの有無に拘わらず、その対向セルのトランジスタをオンさせてリード電流またはプログラム電流を流すために必要な電圧である。
【００１０】
ここで、データリード時のオーバライド電圧、データプログラム時の選択電圧及びオーバライド電圧は電源電圧より高く、これらは昇圧回路から供給される。
【００１１】
リードまたはプログラム時にメモリアドレスを変化させると、コントロールゲートの電圧を切り換えるコントロールゲートドライバでのスイッチング時に貫通電流が生じ、その供給元の昇圧回路の電圧がドロップしてしまっていた。
【００１２】
そこで、本発明の目的は、コントロールゲート電圧を生成する昇圧回路での電圧ドロップを防止して、消費電流を低減することができる不揮発性半導体記憶装置を提供することにある。
【００１３】
【課題を解決するための手段】
本発明に係る不揮発性半導体装置は、コントロールゲートを有する不揮発性メモリセルを複数配列してなるメモリセルアレイ領域と、
前記メモリセルアレイ領域内の前記複数の不揮発性メモリセルの各々の前記コントロールゲートを駆動する電圧を生成するコントロールゲート電圧生成部と、
を有し、
前記コントロールゲート電圧生成部は、
複数の電圧を生成する昇圧回路と、
複数の電圧入力端子及び複数の電圧出力端子を有し、前記複数の不揮発性メモリセルの選択状態に応じて、前記昇圧回路から前記複数の電圧入力端子を介して入力される前記複数の電圧を、前記複数の電圧出力端子に切り換えて出力する電圧制御回路と、
を有し、
前記電圧制御回路は、前記複数の電圧を前記複数の電圧出力端子より出力させる前に、前記複数の電圧出力端子のいずれにも前記昇圧回路からの電圧を出力させない切断状態に設定することを特徴とする。
【００１４】
本発明によれば、電圧制御回路から複数のコントロールゲート用電圧が出力される前に、電圧制御回路は昇圧回路から切り離される。よって、電圧制御回路にて複数のコントロールゲート電圧を切り換え出力する際のスイッチング時に、コントロールゲート電圧供給経路途中にて貫通電流が流れたとしても、昇圧回路の電圧ドロップは生じない。
【００１５】
本発明では、前記電圧制御回路からの前記複数の電圧の一つと接地電圧以下の電圧との一方を選択して前記コントロールゲートに供給するＣＭＯＳトランジスタをそれぞれ含む複数のコントロールゲートドライバをさらに有することができる。このＣＭＯＳトランジスタは、メモリアドレスの変化に応じてスイッチングされる。この場合、前記電圧制御回路は、前記ＣＭＯＳトランジスタでのスイッチング期間を含む期間にて前記切断状態に設定することができる。
【００１６】
こうすると、ＣＭＯＳトランジスタでのスイッチング時に貫通電流が流れても、昇圧回路の電圧はドロップしない。
【００１７】
切断状態に設定するタイミングとして、メモリアドレスが遷移した時に変化するアドレス遷移信号を用いることができる。電圧制御回路は、このアドレス遷移信号に基づいて、所定期間に亘って切断状態に設定することができる。
【００１８】
この電圧制御回路は、切断状態の間に、昇圧回路以外からの所定の電圧を複数の電圧出力端子から出力させることができ、その所定の電圧として例えば電源電圧を挙げることができる。こうすると、スイッチングを電源電圧を用いて行うことがではき、昇圧回路との切断期間中にコントロールゲートを電源電圧にてプリドライブすることができる。
【００１９】
電圧制御回路は、第１，第２の電圧入力端子と、電源入力端子と、第１，第２の電圧出力端子とを有することができる。この場合、電圧制御回路は、不揮発性メモリセルの選択状態に応じて、第１，第２の電圧入力端子と第１，第２の電圧出力端子との接続状態を切り換え制御する。また、電圧制御回路は、昇圧回路との切断状態にあっては、電源入力端子を第１，第２の電圧出力端子に接続制御する。
【００２０】
この場合、昇圧回路は、データリード時には、第１の電圧入力端子に電源電圧より低い第１のコントロールゲート選択電圧を、第２の電圧入力端子に第１のオーバライド電圧を、それぞれ供給することができる。一方データプログラム時には、昇圧回路は、第１の電圧入力端子に電源電圧よりも高い第２のコントロールゲート選択電圧を、第２の電圧入力端子に第１のオーバライド電圧よりも高い第２のオーバライド電圧を、それぞれ供給することができる。
【００２１】
本発明においては、電圧制御回路は、第１の電圧入力端子がソースに接続された第１のＰ型トランジスタと、電源端子がソースに接続された第２のＰ型トランジスタとをさらに有することができる。これら第１，第２のＰ型トランジスタのドレイン同士は互いに接続される。この場合、第１，第２のＰ型トランジスタのウェル電圧を可変するウェル電圧可変回路をさらに設けることが好ましい。このウェル電圧可変回路は、データリード時には、ウェル電圧を電源電圧に設定し、データプログラム時にはウェル電圧を第２のオーバライド電圧に設定することができる。
【００２２】
このようにすると、データリード時にもデータプログラム時にも、第１，第２のＰ型トランジスタの各々にて、ドレイン−ウェル間のＰＮダイオードを介してウェルに逆電流が流れ込むことを防止できる。
【００２３】
本発明は１つのワードゲートと、第１，第２のコントロールゲートにより制御される第１，第２の不揮発性メモリセルとを有するツインメモリセルを、行方向及び列方向に配列したものにも適用できる。もちろん、ツインメモリセル以外のメモリセル構造を有する不揮発性半導体記憶装置であってもよい。
【００２４】
なお、ツインメモリセルを構成する第１，第２の不揮発性メモリセルの各々は、酸化膜（Ｏ）、窒化膜（Ｎ）及び酸化膜（Ｏ）からなるＯＮＯ膜を電荷のトラップサイトとして有することができる。ただし、これ以外のトラップ構造を採用することができる。
【００２５】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照して説明する。
【００２６】
（ツインメモリセル構造）
図１は不揮発性半導体記憶装置の一断面を示している。図１において、１つのツインメモリセル１００は、Ｐ型ウェル１０２上にゲート酸化膜を介して例えばポリシリコンを含む材料から形成されるワードゲート１０４と、第１，第２のコントロールゲート１０６Ａ，１０６Ｂと、第１，第２のメモリ素子（ＭＯＮＯＳメモリ素子）１０８Ａ，１０８Ｂとを有する。
【００２７】
第１，第２のコントロールゲート１０６Ａ，１０６Ｂは、ワードゲート１０４の両側壁に形成され、ワードゲート１０４とはそれぞれ電気的に絶縁されている。
【００２８】
第１，第２のメモリ素子１０８Ａ，１０８Ｂの各々は、ＭＯＮＯＳのＭ（金属）に相当するポリシリコンにて形成される第１，第２のコントロールゲート１０６Ａ，１０６Ｂの一つと、Ｐ型ウェル１０２との間に、酸化膜（Ｏ）、窒化膜（Ｎ）及び酸化膜（Ｏ）を積層することで構成される。なお、第１，第２のコントロールゲート１０６Ａ，１０６Ｂは、シリサイドなどの導電材で構成することもできる。
【００２９】
このように、１つのツインメモリセル１００は、スプリットゲート（第１，第２のコントロールゲート１０６Ａ，１０６Ｂ）を備えた第１，第２のＭＯＮＯＳメモリ素子１０８Ａ，１０８Ｂを有し、第１，第２のＭＯＮＯＳメモリ素子１０８Ａ，１０８Ｂにて一つのワードゲート１０４を共用している。
【００３０】
この第１，第２のＭＯＮＯＳメモリ素子１０８Ａ，１０８Ｂは、それぞれ電荷のトラップサイトとして機能する。第１，第２のＭＯＮＯＳメモリ素子１０８Ａ，１０８Ｂの各々は、ＯＮＯ膜１０９にて電荷をトラップすることが可能である。
【００３１】
図１に示すように、行方向（図１の第２の方向Ｂ）に間隔をおいて配列された複数のワードゲート１０４は、ポリサイドなどで形成される１本のワード線ＷＬに共通接続されている。
【００３２】
また、図１に示すコントロールゲート１０６Ａ，１０６Ｂは、列方向（図１の紙面に垂直な第１の方向Ａ）に沿って延び、列方向に配列される複数のツインメモリセル１００にて共用される。よって、符号１０６Ａ，１０６Ｂをコントロールゲート線とも称する。
【００３３】
ここで、［ｉ］番目のツインメモリセル１００［ｉ］のコントロールゲート線１０６Ｂと、［ｉ＋１］番目のツインメモリセル１００［ｉ＋１］のコントロールゲート線１０６Ａとには、例えばワードゲート，コントロールゲート，ワード線よりも上層の金属層で形成されるサブコントロールゲート線ＳＣＧ［ｉ＋１］が接続されている。
【００３４】
Ｐ型ウェル１０２には、［ｉ］番目のツインメモリセル１００［ｉ］のＭＯＮＯＳメモリ素子１０８Ｂと、［ｉ＋１］番目のツインメモリセル１００［ｉ＋１］のＭＯＮＯＳメモリ素子１０８Ａとに共用される［ｉ＋１］番目の不純物層１１０［ｉ＋１］が設けられている。
【００３５】
これらの不純物層１１０［ｉ］，［ｉ＋１］，［ｉ＋２］は例えばＰ型ウェル内に形成されるｎ型不純物層で、列方向（図１の紙面に垂直な第１の方向Ａ方向）に沿って延び、列方向に配列される複数のツインメモリセル１００にて共用されるサブビット線として機能する。よって、符号１１０［ｉ］，［ｉ＋１］，［ｉ＋２］などをサブビット線ＳＢＬ［ｉ］，［ｉ＋１］，［ｉ＋２］とも称する。
【００３６】
（不揮発性半導体記憶装置の全体構成）
上述のツインメモリセル１００を用いて構成される不揮発性半導体記憶装置の全体構成について、図２（Ａ）〜図２（Ｅ）を参照して説明する。
【００３７】
図２（Ａ）は１チップの不揮発性半導体記憶装置の平面レイアウト図であり、メモリセルアレイ領域２００とグローバルワード線デコーダ２０１とを有する。メモリセルアレイ領域２００は、例えば計６４個の第０〜第６３のセクタ領域２１０を有する。
【００３８】
６４個のセクタ領域２１０は、図２（Ａ）に示すようにメモリセルアレイ領域２００を第２の方向（行方向）Ｂでそれぞれ分割したもので、各セクタ領域２１０は第１の方向（列方向）Ａを長手方向とする縦長形状を有する。データ消去の最小単位がセクタ領域２１０であり、セクタ領域２１０内の記憶データは一括してまたは時分割で消去される。
【００３９】
メモリアレイ領域２００は、例えば４Ｋ本のワード線ＷＬと、４Ｋ本のビット線ＢＬとを有する。ここで、本実施の形態では１本のビット線ＢＬに２つのＭＯＮＯＳメモリ素子１０８Ａ，１０８Ｂが接続されるため、４Ｋ本のビット線ＢＬは８Ｋｂｉｔの記憶容量を意味する。各セクタ領域２１０の記憶容量はメモリ全体の記憶容量の１／６４であり、（４Ｋ本のワード線ＷＬ）×（６４本のビット線ＢＬ）×２で定義される記憶容量を有する。
【００４０】
図２（Ｂ）は、図２（Ａ）に示す不揮発性半導体記憶装置の隣り合う２つの第０及び第１のセクタ領域２１０の詳細を示している。図２（Ｂ）に示すように、２つのセクタ２１０の両側に、ローカルドライバ領域（ローカルコントロールゲートドライバ、ローカルビット線選択ドライバ及びローカルワード線ドライバを含む）２２０Ａ，２２０Ｂが配置されている。また、２つのセクタ２１０と２つのローカルドライバ領域２２０Ａ，２２０Ｂの例えば上辺には、セクタ制御回路２２２が配置されている。
【００４１】
各セクタ領域２１０は第２の方向Ｂにて分割され、１６ビットのデータをリード・ライト可能にＩ／Ｏ０〜Ｉ／Ｏ１５用の１６個のメモリブロック（入出力ビットに対応したメモリブロック）２１４を有している。各メモリブロック２１４は、図２（Ｂ）に示すように、４Ｋ（４０９６）本のワード線ＷＬを有する。
【００４２】
図２（Ｃ）に示すように、図２（Ｂ）に示す各一つのセクタ領域２１０は、第１の方向Ａにて８個のラージブロック２１２に分割されている。この各ラージブロック２１２は、図２（Ｄ）に示すように、第１の方向Ａにて８個のスモールブロック２１５に分割されている。
【００４３】
各スモールブロック２１５は、図２（Ｅ）に示すように、６４本のワード線ＷＬを有する。
【００４４】
（セクタ領域の詳細）
図３は、図２（Ａ）に示すセクタ領域０の詳細を示している。図３に示すスモールメモリブロック２１６は、図４に示すように、ツインメモリセル１００を列方向に例えば６４個、行方向に例えば４個配列したものである。一つのスモールメモリブロック２１６には、例えば４本のサブコントロールゲート線ＳＣＧ０〜ＳＣＧ３と、データの入出力線である４本のサブビット線ＳＢＬ０〜ＳＢＬ３と、６４本のワード線ＷＬとが接続されている。
【００４５】
ここで、偶数のサブコントロールゲート線ＳＣＧ０，ＳＣＧ２には、偶数列（第０列または第２列）の複数のツインメモリセルの各々の第２のコントロールゲート１０６Ｂと奇数列（第１列または第３列）の複数のツインメモリセルの各々の第１のコントロールゲート１０６Ａとが共通接続されている。同様に、奇数のサブコントロールゲート線ＳＣＧ１，ＳＣＧ３には、奇数列（第１列または第３列）の複数のツインメモリセルの各々の第２のコントロールゲート１０６Ｂと偶数列（第２列または第４列）の複数のツインメモリセルの各々の第１のコントロールゲート１０６Ａとが共通接続されている。
【００４６】
図３に示すように、一つのメモリブロック２１４内にはスモールメモリブロック２１６が列方向に６４個配列され（この一群がスモールブロック２１５となる）、１６ビットの入出力を行うために、１６個のＩ／Ｏ０〜Ｉ／Ｏ１５に対応した１６個のメモリブロック２１４が行方向に配列されている。
【００４７】
行方向に配列された１６個のスモールメモリブロック２１６の１６本のサブコントロールゲート線ＳＣＧ０が、行方向にメインコントロールゲート線ＭＣＧ０に共通接続されている。同様に、１６本のサブコントロールゲート線ＳＣＧ１はメインコントロールゲート線ＭＣＧ１に、１６本のサブコントロールゲート線ＳＣＧ２はメインコントロールゲート線ＭＣＧ２に、１６本のサブコントロールゲート線ＳＣＧ３はメインコントロールゲート線ＭＣＧ３にそれぞれ共通接続されている。
【００４８】
このセクタ領域０内の各スモールブロック２１５には、コントロールゲート駆動部であるＣＧドライバ３００−０〜３００−６３の一つがそれぞれ設けられている。この各ＣＧドライバ３００−０〜３００−６３には、行方向に延びる上述の４本のメインコントロールゲート線ＭＣＧ０〜ＭＣＧ３が接続されている。
【００４９】
図５は、相隣り合うセクタ領域０とセクタ領域１にそれぞれ属する２つのスモールブロック２１５の関係を示している。セクタ領域０とセクタ領域１とでは６４本のワード線ＷＬ０〜ＷＬ６３が共用されるが、メインコントロールゲート線ＭＣＧ０〜ＭＣＧ３及びメインビット線ＭＢＬはそれぞれ独立して設けられている。特に図５では、セクタ領域０内のスモールブロック２１５に対応するＣＧドライバＣＧＤＲＶ０〜３と、セクタ領域１内のスモールブロック２１５に対応するＣＧドライバＣＧＤＲＶ０〜３とが示され、ＣＧドライバはスモールブロック２１５毎に独立して設けられている。
【００５０】
スモールブロック２１５毎に配置された各サブビット線ＳＢＬ０（不純物層）は、金属配線であるメインビット線ＭＢＬに共通接続されている。このメインビット線ＭＢＬは、列方向（第１の方向Ａ）に配列されたスモールメモリブロック２１６間で共有されている。このメインビット線ＭＢＬからスモールメモリブロック内の各サブビット線ＳＢＬ０に至る各経路途中には、ビット線選択スイッチング素子であるビット線選択ゲート２１７Ａ，２１７Ｂが配置されている。なお、例えば、奇数本目のサブビット線ＳＢＬには上述のビット線選択ゲート２１７Ａがそれぞれ接続されるのに対して、偶数本目のサブビット線ＳＢＬにはビット線選択ゲート２１７Ｂが接続されている。
【００５１】
隣り合う２つの第０，第１のセクタ領域２１０内の２つのスモールブロック２１５及びその両側のローカルドライバ領域２２０Ａ，２２０Ｂの詳細を図６に示す。図６に示すように、左側のローカルドライバ領域２２０Ａには、図５に示す４つのローカルコントロールゲート線ドライバＣＧＤＲＶ０〜ＣＧＤＲＶ３が配置されている。同様に、右側のローカルドライバ領域２２０Ｂには、図５に示す４つのローカルコントロールゲート線ドライバＣＧＤＲＶ０〜ＣＧＤＲＶ３が配置されている。
【００５２】
また、左側のローカルドライバ領域２２０Ａには、セクタ０，１内の偶数番目のワード線ＷＬ０，２，…６２を駆動するローカルワード線ドライバＷＬＤＲＶ０，…ＷＬＤＲＶ６３が配置されている。右側のローカルドライバ領域２２０Ｂには、セクタ０，１内の奇数番目のワード線ＷＬ１，３，…６３を駆動するローカルワード線ドライバＷＬＤＲＶ１，…ＷＬＤＲＶ６３が配置されている。
【００５３】
さらに、図５及び図６に示すように、右側のローカルドライバ領域２２０Ｂには、セクタ０，１の例えば奇数番目のサブビット線ＳＢＬに接続されたビット線選択ゲート２１７Ａを駆動するローカルビット線ドライバＢＳＤＲＶ１が配置されている。左側のローカルドライバ領域２２０Ａには、セクタ０，１の例えば偶数番目のサブビット線ＳＢＬに接続されたビット線選択ゲート２１７Ｂを駆動するローカルビット線ドライバＢＳＤＲＶ０が配置されている。
【００５４】
（セクタ０，１の駆動回路）
次に、図７を参照してセクタ０，１内の各スモールブロック２１５内のツインメモリセルを駆動する回路について説明する。
【００５５】
まず、セクタ０〜６３に共用される構成として、プリデコーダ４００と、６４個のグローバルデコーダ４０２−０〜４０２−６３と、Ｙデコーダ４０４とが設けられている。
【００５６】
プリデコーダ４００は、選択対象の不揮発性メモリセル（選択セル）を特定するアドレス信号Ａ［２０−０］をデコードするものである。このアドレス信号Ａ［２０−０］の意味付けを下記の表１に示す。
【００５７】
【表１】
0003738838.tif 000002
【００５８】
表１に示すように、上位のアドレス信号Ａ［２０−１５］で６４セクタの中の一つのセクタが選択され、中位のアドレス信号Ａ［１４−１２］で図４に示す一つのスモールメモリブロック２１６内の４セル（８ビット）の中の１ビットが選択され、下位のアドレス信号Ａ［１１−０］で一つのセクタ内の４０９６本の中の１本のワード線ＷＬが選択される。また、アドレス信号Ａ［１１−９］で一つのセクタ内に存在する８つのラージブロック２１２の中の一つが選択され、アドレス信号Ａ［８−６］で一つのラージブロック２１２内に存在する８つのスモールブロック２１５の中の一つが選択され、アドレス信号Ａ［５−０］で一つのスモールブロック２１５内に存在する６４本のワード線ＷＬの中の１本が選択される。
【００５９】
６４個のグローバルデコーダ４０２−０〜４０２−６３は、下位のアドレス信号Ａ［１１−０］をプリデコーダ４００にてプリデコードした結果に基づいて、６４本のグローバルワード線ＧＷＬ［０］〜ＧＷＬ［６３］をアクティブとする。なお、データリード時とデータプログラム時では１本のグローバルワード線ＧＷＬのみがアクティブ（Ｖｄｄ）とされる。データイレース時で、一つのセクタ内を一括して消去する際には６４本のグローバルワード線ＧＷＬが全てアクティブ（Ｖｄｄ）とされる。このことにより、一つのセクタ内の全てのワード線ＷＬが選択されて、消去用のワード線電圧が供給される。
【００６０】
Ｙデコーダ４０４は、Ｙパス選択ドライバ４１０を介してＹパス回路４１２を駆動して、スモールブロック２１５内の選択されたビット線を、後段のセンスアンプまたはビット線ドライバに接続するものである。
【００６１】
図５及び図６にて既に説明した通り、図７の各スモールブロック２１５の左右には、ローカルドライバ領域２２０Ａ，２２０Ｂが設けられている。
【００６２】
セクタ０，１内の例えば第１行目のスモールメモリブロック０を例に挙げれば、その左側のローカルドライバ領域２２０Ａには、セクタ０内の４本のメインコントロールゲート線ＭＣＧを駆動するコントロールゲート線ドライバＣＧＤＲＶ［３−０］と、セクタ０，１内の偶数本目の３１本のワード線ＷＬを駆動するワード線ドライバＷＬＤＲＶ［３１−０］と、セクタ０，１内の偶数本目のサブビット線ＳＢＬに接続されたビット線選択トランジスタ２１７Ｂを駆動するビット線選択ドライバＢＳＤＲＶ［０］が配置されている。右側のローカルドライバ領域２２０Ｂには、セクタ１内の４本のメインコントロールゲート線ＭＣＧを駆動するコントロールゲート線ドライバＣＧＤＲＶ［３−０］と、セクタ０，１内の奇数本目の３１本のワード線ＷＬを駆動するワード線ドライバＷＬＤＲＶ［６３−３２］と、セクタ０，１内の奇数本目のサブビット線ＳＢＬに接続されたビット線選択トランジスタ２１７Ａを駆動するビット線選択ドライバＢＳＤＲＶ［１］が配置されている。
【００６３】
次に、セクタ０，１の例えば上辺に配置されたセクタ制御回路２２２の詳細について、図７を参照して説明する。なお、セクタ制御回路２２２については、先願の特願平２００１−１３７１６５等に詳述されているので、以下の説明では、コントロールゲート電圧の設定に関する構成についてのみ詳述する。
【００６４】
セクタ０，１にそれぞれ対応して設けられた２つのコントロールゲート電圧制御回路ＥＯＣＴＬは、プリデコーダ４００からのプリデコード出力に基づき、２種類のコントロールゲート用高電圧ＶＰＣＧ［１：０］を出力する。
【００６５】
このコントロール電圧制御回路ＥＯＣＴＬを含むコントロールゲート電圧生成回路４２０を図８に示す。図８において、コントロール電圧制御回路ＥＯＣＴＬは、制御信号ＡＴＤＣＧ，ＮＥＳＥＣ，ＰＶＰＣＧ及びＡＴＤＣＧＤの各入力端子の他、電圧ＶＰＣＧＬが入力される第１の電圧入力端子４２１、電圧ＶＰＣＧＨが入力される第２の電圧入力端子４２２、ウェル電圧ＶＰＥＯが入力されるウェル電圧入力端子４２３、電源電圧Ｖｄｄが入力される電源入力端子４２４を有する。さらにコントロールゲート電圧制御回路ＥＯＣＴＬは、コントロールゲート用高電圧ＶＰＣＧ［０］を出力する第１の電圧出力端子４２５と、コントロールゲート用高電圧ＶＰＣＧ［１］を出力する第２の電圧出力端子４２６を有する。
【００６６】
図７において、セクタ０，１にそれぞれ対応して設けられた２つのプリコントロールゲート線ドライバＰＣＧＤＲＶは、プリデコーダ４００からのプリデコード出力に基づき、セクタ０，１内の各スモールブロック２１５に対応して設けられた４つのコントロールゲート線ドライバＣＧＤＲＶ０〜３のいずれかをアクティブとするドライバ選択信号ＰＣＧ［３：０］を出力する。
【００６７】
ここで、セクタ０内のスモールブロック０〜６３に対応して設けられたコントロールゲート線ドライバＣＧＤＲＶ［３：０］〜ＣＧＤＲＶ［２５５：２５２］は、図３に示すコントロールゲート線ドライバ３００−０〜３００−６３に対応するもので、その詳細を図９に示す。
【００６８】
図９において、コントロールゲート用高電圧ＶＰＣＧ［０］は、コントロールゲート線ドライバＣＧＤＲＶ０，２に入力され、コントロールゲート用高電圧ＶＰＣＧ［１］は、コントロールゲート線ドライバＣＧＤＲＶ１，３に入力される。
【００６９】
また、ドライバ選択信号ＰＣＧ［３：０］は、対応するコントロールゲート線ドライバＣＧＤＲＶ０〜３にそれぞれ入力される。
【００７０】
コントロールゲート線ドライバＣＧＤＲＶ０を例に挙げれば、その最終段に、Ｐ型ＭＯＳトランジスタ４２７及びＮ型ＭＯＳトランジスタ４２８から成るＣＭＯＳトランジスタ４２９が設けられている。コントロールゲート線ＣＧ［０］は、Ｐ型ＭＯＳトランジスタ４２７及びＮ型ＭＯＳトランジスタ４２８のドレイン同士を接続した個所に接続されている。そして、グローバルワード線信号ＧＷＬ［０］がＨＩＧＨであって、ドライバ選択信号ＰＣＧ［０］がＨＩＧＨである場合に限り、コントロールゲート線ドライバＣＧＤＲＶ０のＣＭＯＳトランジスタ４２９より、コントロールゲート用高電圧ＶＰＣＧ［０］が出力される。他の場合には、コントロールゲート線ドライバＣＧＤＲＶ０の出力は０Ｖとなる。この動作は、他のコントロールゲート線ドライバ１〜３でも同様である。
【００７１】
図７に示すように、セクタ０，１にそれぞれ対応して設けられた２つのプリコントロールゲート用負電圧供給回路ＶＮＣＧは、プリデコーダ４００からのプリデコード出力に基づき、データイレース時にコントロールゲートに印加される負電圧ＶＮＣＧ（例えば−３Ｖ）を、セクタ０，１内の各スモールブロック２１５に対応して設けられた４つのコントロールゲート線ドライバＣＧＤＲＶ０〜３に供給する。
【００７２】
図９ではデータイレース時に負電圧ＶＮＣＧを供給する回路は省略されているが、データイレース時にはセクタ内の全てのスモールブロック２１５内のコントロールゲートに負電圧ＶＮＣＧを供給して、セクタ毎に一括消去が可能である。
【００７３】
コントロールゲー用高電圧ＶＰＣＧ［０，１］となる２種の電圧ＶＰＣＧＬ，ＶＰＣＧＨは、図１０に示す昇圧回路（チャージポンプ）４３０にて生成され、モードによって異なる電圧に設定されている。例えば、データリード時であればＶＰＣＧＬ＝１．５Ｖ（第１のコントロールゲート選択電圧），ＶＰＣＧＨ＝３Ｖ（第１のオーバライド電圧）となる。一方、データプログラム時であればＶＰＣＧＬ＝２．５Ｖ（第２のコントロールゲート選択電圧），ＶＰＣＧＨ＝５．５Ｖ（第２のオーバライド電圧）となる。なお、本実施の形態では、電源電圧Ｖｄｄは１．８Ｖ〜２．５Ｖ程度の変動幅を有し、電圧１．５Ｖは昇圧回路４３０にて電源電圧Ｖｄｄあるいは昇降した電圧をレギュレートして生成され、電圧２，５Ｖ，３Ｖ及び５．５Ｖは電源電圧Ｖｄｄを昇圧回路４３０にて昇圧することで生成される。
【００７４】
昇圧回路４３０は、図１０に示すように、容量素子Ｃ１，Ｃ２，Ｃ３，…、及びスイッチＳＷ１，ＳＷ２，ＳＷ３，…を、クロックＣＫ１及び／ＣＫ１により制御して、電源電圧Ｖｄｄを所定の電圧まで昇圧するものである。２相クロックに限らず、４相クロックなどで駆動しても良い。
【００７５】
図８に示すウェル電圧可変回路４３１は、昇圧回路４３０からの出力に基づいて、後述するＰ型トランジスタ４４０，４４５（図１１参照）のウェル電圧ＶＰＥＯを可変制御するものである。
【００７６】
図１１に、コントロールゲート電圧制御回路ＥＯＣＴＬの一例を示す。図１１において、このコントロールゲート電圧制御回路ＥＯＣＴＬは、昇圧回路４３０からの第１，第２の電圧入力端子４２１，４２２を介して入力される電圧ＶＰＣＧＨ及び電圧ＶＰＣＧＬを、不揮発性メモリセルの選択状態（制御信号ＰＶＰＣＧの論理状態）に応じて、第１，第２の電圧出力端子４２５，４２６に切り換えて出力するものである。従って、第１の電圧出力端子４２５からは、電圧ＶＰＣＧＨ及び電圧ＶＰＣＧＬの一方がコントロールゲート用高電圧ＶＰＣＧ［０］として出力され、第２の電圧出力端子４２６からは電圧ＶＰＣＧＨ及び電圧ＶＰＣＧＬの他方がコントロールゲート用高電圧ＶＰＣＧ［１］として出力される。
【００７７】
また、このコントロール電圧制御回路ＥＯＣＴＬは、電圧ＶＰＣＧＨ及び電圧ＶＰＣＧＬを第１，第２の電圧出力端子４２５，４２６より出力させる前に、昇圧回路４３０との接続を切断して、第１，第２の出力端子４２５，４２６のいずれからも昇圧回路４３０の出力電圧を出力させない切断状態に設定する。本実施の形態では、昇圧回路４３０との接続が切断された際には、第１，第２の電圧出力端子４２５，４２６より例えば電源電圧Ｖｄｄを出力させている。
【００７８】
このために、第１，第２の電圧出力端子４２５，４２６より電圧ＶＰＣＧＬを供給する経路途中に、Ｐ型トランジスタ４４０，４４１，４４２が設けられている。また、第１，第２の電圧出力端子４２５，４２６に電圧ＶＰＣＧＨを供給する経路途中に、Ｐ型トランジスタ４４３，４４４が設けられている。さらに、第１，第２の電圧出力端子４２５，４２６に電源電圧Ｖｄｄを供給するために、電圧ＶＰＣＧＬの供給線と電源入力端子４２４との間にＰ型トランジスタ４４５が設けられている。
【００７９】
このコントロールゲート電圧制御回路ＥＯＣＴＬの構成及び動作を、図１２に示すタイミングチャートを参照して説明する。図１２は、データリード動作時のタイミングチャートである。図１２において、不揮発性メモリセルを選択するアドレス信号（address）が変化してから、コントロールゲート線ＣＧを最終電圧（０Ｖ，１．５Ｖ及び３Ｖ）に設定してデータリード動作を実施するために、時間軸上で第１段階Ａ〜第５段階Ｅに分けられている。なお、データプログラム動作ついても、設定電圧（０Ｖ，２．５Ｖ及び５．５Ｖ）が相違するのみで、図１２に示すタイミングチャートと同様にして実施できる。
【００８０】
このために、第１段階Ａにてアクティブ例えばハイとなる第１のアドレス遷移信号ＡＴＣＧ、第１，第２段階Ａ，Ｂでハイとなる第２のアドレス遷移信号ＡＴＤＣＤ、第１〜第３段階Ａ〜Ｃでハイとなる第３のアドレス遷移信号ＡＴＤＥＱ、第１〜第４段階Ａ〜Ｄでハイとなる第４のアドレス遷移信号ＡＴＤＳＡを用いることができる。
【００８１】
（１）第１段階Ａ（昇圧回路との切断段階）
図１２に示す第１段階Ａは、コントロールゲート電圧制御回路ＥＯＣＴＬと昇圧回路４３０とを切り離す（切断状態とする）工程である。第１段階Ａでは、不揮発性メモリセルを選択するアドレス信号（address）が変化すると、図１１に示す端子４５０に入力される第１のアドレス遷移信号ＡＴＤＣＧが、図１２に示すように所定期間ハイとなる。ここで、上位のアドレス信号Ａ［２０−１５］で６４セクタの中の一つのセクタ２１０が選択されているので、その選択されたセクタ２１０と対応する制御信号ＮＥＳＥＣがハイとなり、図１１に示す端子４５１に入力される。
【００８２】
ここで、図１１に示す第１〜第６の高電圧スイッチ４５２，４５３，４５６〜４５９の各々は、図１３に示す共通の構成を有している。すなわち、入力端子ＩＮへの信号がハイであれば、その出力ＯＵＴがハイ（ＶＨ）となり、その反転出力／ＯＵＴはロー（０Ｖ）となる。逆に、入力端子ＩＮへの信号がローであれば、その出力ＯＵＴがロー（０Ｖ）となり、その反転出力／ＯＵＴはハイ（ＨＶ）となる。
【００８３】
図１１において、第１のアドレス遷移信号ＡＴＤＣＧ及び制御信号ＮＥＳＥＣが共にハイとなると、端子４５０，４５１に接続された論理回路を経由して、第１の高圧スイッチ４５２の出力ＯＵＴがハイとなり、Ｐ型トランジスタ４４０がオフされる。従って、コントロールゲート電圧制御回路ＥＯＣＴＬは、第１の電圧入力端子４２１と第１，第２の電圧出力端子４２５，４２６との接続が解除される。
【００８４】
その一方で、第２の高圧スイッチ４５３の反転出力／ＯＵＴがローとなり、Ｐ型トランジスタ４４５がオンするので、電源電圧Ｖｄｄの供給経路が成立する。
【００８５】
この第１段階Ａでは、図１１に示す端子４５４に入力される制御信号ＰＶＰＣＧがハイまたはローで、端子４５５に入力される第２のアドレス遷移信号ＡＴＤＣＧＤがハイとなっている。第１，第２のアドレス遷移信号ＡＴＤＣＧ，ＡＴＤＣＧＤ及び制御信号ＮＥＳＥＣ，ＰＶＰＣＧ，ＡＴＤＣＧＤが上述の論理であると、端子４５０，４５１，４５４，４５５に接続された論理回路を経由して、第３及び第５の高圧スイッチ４５６，４５８の出力ＯＵＴが共にハイとなり、Ｐ型トランジスタ４４３，４４４がオフされる。従って、コントロールゲート電圧制御回路ＥＯＣＴＬは、第２の電圧入力端子４２２と第１，第２の電圧出力端子４２５，４２６との接続が切断される。結果として、コントロールゲート電圧制御回路ＥＯＣＴＬは昇圧回路４３０との接続が切断される。
【００８６】
このように、第１段階Ａにてコントロールゲート電圧制御回路ＥＯＣＴＬと昇圧回路４３０との接続を切断する理由は、下記の通りである。
【００８７】
この第１段階Ａでは、アドレスの遷移に応じて、図７に示す２つのプリコントロールゲート線ドライバ（デコーダ）ＰＣＧＤＲＶは、プリデコーダ４００からのプリデコード出力に基づき、ドライバ選択信号ＰＣＧ［３：０］をスイッチングして出力する。このドライバ選択信号ＰＣＧ［０：３］に基づき、図７及び図９に示すコントロールゲート線ドライバＣＧＤＲＶでもスイッチングが実施される（図１２に示すデコーダ・ドライバのスイッチング時期参照）。
【００８８】
このとき、図９に示す各コントロールゲート線ドライバＣＧＤＲＶでは、それぞれ最終段に設けられたＣＭＯＳトランジスタ４２９にて、スイッチングが完了するまでの間に過渡的に貫通電流が流れる。このＣＭＯＳトランジスタ４２９の高電位側のソースには、コントロールゲート電圧制御回路ＥＯＣＴＬの第１または第２の電圧出力端子４２５，４２６（図１１参照）から電圧ＶＰＣＧ［０］または電圧ＶＰＣＧ［１］が供給されている。
【００８９】
ここで、もし、第１段階Ａにて、コントロールゲート電圧制御回路ＥＯＣＴＬと昇圧回路４３０とが接続されていると、これらの電圧ＶＰＣＧ［０：１］は、図８及び図１０に示す昇圧回路４３０から供給されることになる。昇圧回路４３０は、図１０に示すように容量素子Ｃ１，Ｃ２，Ｃ３…を有するので、特に最終段の容量素子にチャージされていた電荷が失われてしまう。
【００９０】
これに対して、本実施の形態では、第１段階Ａではコントロールゲート電圧制御回路ＥＯＣＴＬと昇圧回路４３０との接続が切断されているので、昇圧回路４３０の最終段の容量素子にて電荷のドロップは生じない。よって、その分消費電流が低減する。
【００９１】
本実施の形態では、この第１段階Ａでは、昇圧回路４３０からの電圧に代わる他の電圧によって、コントロールゲート線ＣＧをプリドライブする第１プリドライブ段階としている。この第１プリドライブ電圧は、昇圧回路４３０以外からの電圧であればよいが、本実施の形態では電源電圧Ｖｄｄとしている。
【００９２】
すなわち、第１段階Ａでは、昇圧回路４３０からの電圧ＶＰＣＧＬ，ＶＰＣＧＨの代わりに、図１１に示す電源端子４２４からの電源電圧Ｖｄｄを第１，第２の電圧出力端子４２５，４２６に供給している。この第１段階Ａでは、第４，第５の高電圧スイッチ４５７，４５９の反転出力／ＯＵＴがローとなるので、Ｐ型トランジスタ４４１，４４２がオンされ、Ｐ型トランジスタ４４５を経由して電源電圧Ｖｄｄが第１，第２の電圧出力端子４２５，４２６に供給される。このように、電圧ＶＰＣＧＨ（３Ｖまたは５．５Ｖ）よりも低い電圧にてスイッチングすることで、ＣＭＯＳトランジスタ４２９での貫通電流を低減することができる。
【００９３】
以上の動作をまとめると、表２の通りとなる。
【００９４】
【表２】
0003738838.tif 000003
【００９５】
この結果、第１段階Ａにおいては、図１１に示す第１，第２の電圧出力端子４２５，４２６は、図１２に電圧ＶＰＣＧにて示すように、例えば前回のデータリード時において１．５Ｖ，３Ｖであった状態から、電源電圧Ｖｄｄ（例えば１．８Ｖ）に設定されることになる。
【００９６】
一方、図１２に示す各コントロールゲート線ＣＧの電圧は、例えば前回１．５Ｖ及び３Ｖに設定されていたものがスイッチングによって０Ｖに向けて下降し、前回０Ｖに設定されたものには電源電圧Ｖｄｄが供給されて上昇する。
【００９７】
（２）第２段階Ｂ（プリドライブ段階）
次に、図１２に示す第２段階Ｂの動作を説明する。この第２段階Ｂでは、第１段階Ａでハイとなっていた第１のアドレス遷移信号ＡＴＤＣＧがローに転ずる。そうすると、表２で示した第１段階Ａの各状態は、第２段階Ｂでは下記の表３の通りとなる。
【００９８】
【表３】
0003738838.tif 000004
【００９９】
表３に示すように、第２段階Ｂにおいては、電圧ＶＰＣＧＬの供給途中にあるＰ型トランジスタ４４１及び４４２は共にオフされ、電圧ＶＰＣＧＨの供給途中にあるＰ型トランジスタ４４３，４４４のみがオンされる。従って、図１１に示す第１，第２の電圧出力端子４２５，４２６には共に電圧ＶＰＣＧＨが供給される。
【０１００】
この結果、第２段階Ｂにおいては、図１１に示す第１，第２の出力端子４２５，４２６は、図１２に電圧ＶＰＣＧにて示すように、第１段階Ａで共に電源電圧Ｖｄｄ（例えば１．８Ｖ）であった状態から、電圧ＶＰＣＧＨに設定されてプリドライブ段階（プリドライブ期間）が設定される。
【０１０１】
このように、この第２段階Ｂにて最終電圧であるＶＰＣＧＬ（１．５Ｖ），ＶＰＣＧＨ（３Ｖ）にそれぞれ設定せず、共にＶＰＣＧＨ（３Ｖ）にてプリドライブする理由は、下記の通りである。
【０１０２】
この第２段階Ｂにて、図１２に矢印Ｆで示すように、異なる最終電圧（１．５Ｖ，３Ｖ）に向かう各コトンロールゲート線ＣＧを、ほぼ同じ傾き（ほぼ同じ電流駆動能力）にて電圧上昇させるためである。換言すれば、図９に示すコントロールゲート線ドライバＣＧＤＲＶの最終段のＣＭＯＳトランジスタ４２９のソースに供給される電圧を等しくし（共にＶＰＣＧＨ）、ＣＭＯＳトランジスタ４２９の電流駆動能力を等しくしている。こうすると、異なる最終電圧に設定する２つのＣＭＯＳトランジスタ４２９のゲート−ソース間電圧ＶGSが共に等しくなるからである。こうして、第１段階Ａにて０Ｖから上昇したコントロールゲート線ＣＧを、早期に最終電圧（１．５Ｖ，３Ｖ）に到達させるようにしている。もし、一方のＣＭＯＳトランジスタ４２９のソースにＶＰＣＧＬ（１．５Ｖ）を供給すれば、ソースにＶＰＣＧＨ（３Ｖ）が供給された他のＣＭＯＳトランジスタ４２９よりも電流駆動能力は低くなるからである。
【０１０３】
（３）第３段階Ｃ（最終電圧への設定段階）
次に、図１２に示す第３段階Ｃの動作を説明する。この第３段階Ｃでは、第２段階Ｂでハイとなっていた第２のアドレス遷移信号ＡＴＤＣＧＤがローに転ずる。この第３段階Ｃでは、制御信号ＰＶＰＣＧがローであるかハイであるかによって動作が異なる。この２種類の動作結果を、下記の表４に示す。
【０１０４】
【表４】
0003738838.tif 000005
【０１０５】
表４に示すように、制御信号ＰＶＰＣＧがローであると、第１の電圧出力端子４２５に電圧ＶＰＣＧＬが、第２の電圧出力端子４２６に電圧ＶＰＣＧＨが供給される。一方、制御信号ＰＶＰＣＧがハイであると、第１，第２の電圧出力端子４２５，４２６への供給電圧は、制御信号ＰＶＰＣＧがローである場合と逆になる。
【０１０６】
この結果、第３段階Ｃにおいては、図１１に示す第１，第２の出力端子４２５，４２６は、図１２に電圧ＶＰＣＧにて示すように、第２段階Ｂで共に電圧ＶＰＣＧＨであった状態から、設定電圧である電圧ＶＰＣＧＨまたは電圧ＶＰＣＧＬに移行することになる。
【０１０７】
なお、第３のアドレス遷移信号ＡＴＤＥＱは、図１２に示すビット線対（ＢＬ）をイコライズする信号としても用いることができる。この第３のアドレス遷移信号ＡＴＤＥＱがハイとなっている第１〜第３段階Ａ〜Ｃは、図１２に示すビット線対（ＢＬ）の電位がイコライズされ、ビット線参照電位（ＢＬＲ）に集束する。
【０１０８】
（４）第４段階Ｄ（センスアンプ出力のマスキング段階）
図１２に示す第４段階Ｄでは、第３段階Ｃでハイとなっていた第３のアドレス遷移信号ＡＴＤＥＱがローに転ずる。この結果、ビット線ＢＬのイコライズが完了し、データリード動作が開始される。ただし、第４段階Ｄでは、図１２に示す第４のアドレス遷移信号ＡＴＤＳＡがハイとなっている。この第４のアドレス遷移信号ＡＴＤＳＡは、図１２に示すセンスアンプ出力ＳＯＵＴをマスキングするために用いることができる。よって、この第１〜第４段階Ａ〜Ｄまでは、前回リード時のラッチデータＤＱが出力され続け、今回リード時のデータＤＱが出力されることはない。この理由は下記の通りである。
【０１０９】
図１２に示すように、第３段階Ｃの終期付近で、各コントロールゲート電圧ＣＧが最終電圧に設定され、第４段階Ｄでは、選択された不揮発性メモリセルのビット線ＢＬの電圧が、そのメモリ状態に従って変化し始める。ビット線ＢＬの電位が変化している最中にセンシングすると、センスアンプがメモリ状態を誤判定してしまう。このため、第４のアドレス遷移信号ＡＴＤＳＡがハイとなっている第１〜第４段階Ａ〜Ｄでは、センスアンプ出力ＳＯＵＴをマスキングしている。
【０１１０】
（５）第５段階Ｅ（リードデータ出力段階）
第１２図に示す第４のアドレス遷移信号ＡＴＤＳＡがハイからローに転じた後の第５段階Ｅにて、前回にリードされたデータ出力のラッチ状態を解除し、今回選択された不揮発性メモリに接続されているビット線ＢＬのセンシング結果が出力ＤＱがラッチされて出力され続けることになる。
【０１１１】
ここで、一行にて隣接する８ビット分の不揮発性メモリセル（ＮＯ．１〜ＮＯ．７）、その一つを選択する３ビットのアドレス信号Ａ［１２：１４］、上述の制御信号ＰＶＰＣＧ及びリード時のコントロールゲート線ＣＧ０−３の電位の関係を下記の表５に示す。
【０１１２】
【表５】
0003738838.tif 000006
【０１１３】
表５に示すように、リード時には、アドレスＡ［１２：１４］及び制御信号ＰＶＰＣＧの論理に従って、コントロールゲート線ＣＧ０−３の２本が高電位Ｈ（ＬＰＣＧＬ＝１．５またはＬＰＣＧＨ＝３．０Ｖ）に設定され、他の２本が低電位Ｌ（＝０Ｖ）に設定されることが分かる。
【０１１４】
以上の動作はプログラム時にも同様に実施され、この動作を下記の表６に示す。
【０１１５】
【表６】
0003738838.tif 000007
【０１１６】
表６に示すように、プログラム時にも、アドレスＡ［１２：１４］及び制御信号ＰＶＰＣＧの論理に従って、コントロールゲート線ＣＧ０−３の２本が高電位Ｈ（ＬＰＣＧＬ＝２．５またはＬＰＣＧＨ＝５．５Ｖ）に設定され、他の２本が低電位Ｌ（＝０Ｖ）に設定されることが分かる。
【０１１７】
次に、図８に示すウェル電圧可変回路４３１について説明する。このウェル電圧可変回路４３１の一例を図１４に示す。このウェル電圧可変回路４３１は、データリード時には、ウェル電圧ＶＰＥＯを電源電圧Ｖｄｄに設定し、データプログラム時にはウェル電圧を電圧ＶＰＬＧＨ（＝５．５Ｖ）に設定するものである。
【０１１８】
このために、図１４に示すように、ウェル電圧可変回路４３１は、昇圧回路４３０から電圧ＶＰＣＧＬが供給される端子４６０と、電源電圧Ｖｄｄが供給される端子４６１とを有する。さらには、プログラム時にアクティブ（例えばハイ）となる制御信号ＰＧＭが入力される端子４６２と、リード時にアクティブ（例えばハイ）となる制御信号／ＰＶＦＹが入力される端子４６３とを有する。
【０１１９】
また、ウェル電圧可変回路４３１の出力端子４６４に端子４６０からの電圧ＶＰＣＧＨを供給する経路途中にＰ型トランジスタ４６５が、出力端子４６４に端子４６１からの電源電圧Ｖｄｄを供給する経路途中にＰ型トランジスタ４６６がそれぞれ設けられている。
【０１２０】
Ｐ型トランジスタ４６５のゲート電圧を制御する高電圧スイッチ４６７と、Ｐ型トランジスタ４６６のゲート電圧を制御する高電圧スイッチ４６８とは、それぞれ図１３に示す共通の構成を有している。
【０１２１】
図１４に示すウェル電圧可変回路４３１において、データリード時に制御信号ＰＧＭ＝Ｌ、制御信号／ＰＶＦＹ＝Ｈとなる。このとき、端子４６２，４６３に接続された論理回路を経由して、高電圧スイッチ４６７からハイ（ＶＨ＝ＶＰＣＧＨ＝３Ｖ）が、高電圧スイッチ４６８からローが出力される。よって、Ｐ型トランジスタ４６５はオフ、Ｐ型トランジスタ４６６はオンされ、出力端子４６４からウェル電圧ＶＰＥＯとして電源電圧Ｖｄｄが出力される。データプログラム時にはデータリード時とは逆の論理となり、Ｐ型トランジスタ４６５はオン、Ｐ型トランジスタ４６６はオフされ、出力端子４６４からウェル電圧ＶＰＥＯとしてプログラム時の電圧ＶＰＬＧＨ（＝５．５Ｖ）が出力される。
【０１２２】
このように、モードによってウェル電圧ＶＰＥＯを可変する理由は下記の通りである。図１１に示すように、このウェル電圧ＶＰＥＯは、Ｐ型トランジスタ４４０，４４５のウェルに接続されている。上述した通り、図１２の第１段階Ａでは図１１のＰ型トランジスタ４４５がオンされる。このＰ型トランジスタ４４５のドレインはＰ型トランジスタ４４０のドレインに接続されているので、第１段階ＡではＰ型トランジスタ４４０のドレインは電源電圧Ｖｄｄとなる。
【０１２３】
ここで、Ｐ型トランジスタ４４０のドレイン（Ｎ型）とウェル（Ｐ型）との間にＰＮダイオードが形成されている。よって、第１段階ＡにてＰ型トランジスタ４４０のウェル電圧（基板電圧）が電源電圧Ｖｄｄより低いと、そのドレイン−ウェル間のＰＮダイオードを介してウェルに逆電流が流れ込んでしまう。よって、Ｐ型トランジスタ４４０のウェル電圧（基板電圧）は常に電源電圧Ｖｄｄ以上とする必要がある。
【０１２４】
また、図１２に示す第３段階Ｃにて、図１１に示すＰ型トランジスタ４４０をオンさせると、Ｐ型トランジスタ４４５のドレインに電圧ＶＰＣＧＬが供給される。よって、その際にＰ型トランジスタ４４５のドレイン−ウェル間のＰＮダイオードを介してウェルに逆電流を流さないためには、Ｐ型トランジスタ４４５のウェル電圧（基板電圧）を電圧ＶＰＣＧＬ以上に設定する必要がある。電圧ＶＰＣＧＬは、データリード時には１．５Ｖ、データプログラム時には２．５Ｖである。よって、データリード時及びデータプログラム時に、Ｐ型トランジスタ４４０，４４５の双方にてドレイン−ウェル電流を流さないためには、両トランジスタ４４０，４４５に共通のウェル電圧ＶＰＥＯは、データプログラム時の電圧ＶＰＣＧＨ＝５．５Ｖに設定すればよい。
【０１２５】
しかし、ウェル電圧ＶＰＥＯを確保するためだけに、データリード時にも電圧５．５Ｖを新たに生成する必要が生じてしまう。さらに悪いことに、データリード時にＰ型トランジスタ４４０をオンさせる場合（図１２の第３段階Ｃ以降）を考えると、そのソース電圧ＶＰＣＧＬ＝１．５Ｖよりも高い電圧５．５Ｖがウェル電圧となるので、いわゆる基板バイアス効果によってＰ型トランジスタ４４０の能力が悪化してしまう。
【０１２６】
そこで、本実施の形態では、データリード時とデータプログラム時とで、Ｐ型トランジスタ４４０，４４５のウェルに共用される電圧ＶＰＥＯを可変させている。
【０１２７】
上述の説明から、データリード時でのウェル電圧ＶＰＥＯが満足すべき条件は、Ｐ型トランジスタ４４０のドレイン−ウェル間に逆電流を流さない観点から、Ｖｄｄ（１．８Ｖ）≦ＶＰＥＯとなる。ただし、Ｐ型トランジスタ４４０の駆動能力を低下させない観点から、電圧ＶＰＣＧＬ（１．５Ｖ）よりも必要以上に大きな電圧は避けるべきである。この両者を満足する最適なウェル電圧ＶＰＥＯは電源電圧Ｖｄｄ（１．８Ｖ）である。
【０１２８】
一方、データプログラム時でのウェル電圧ＶＰＥＯが満足すべき条件は、Ｐ型トランジスタ４４５にドレイン−ウェル電流を流さない観点から、ＶＰＣＧＬ（２．５Ｖ）≦ＶＰＥＯとなる。そこで、本実施形態ではデータプログラム時のウェル電圧ＶＰＥＯを、データプログラム時の電圧ＶＰＣＧＨ（５．５Ｖ）としている。
【０１２９】
なお、本発明は上述した実施の形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形実施が可能である。
【０１３０】
本発明はコントロールゲート電圧の設定に特徴があり、ワード線、ビット線の電圧設定、不揮発性メモリセルのリード動作、プログラム動作及び消去動作の詳細説明は省略したが、必要があれば本願出願人による先願の特願平２００１−１３７１６５等に詳述されている。
【図面の簡単な説明】
【図１】本発明の一実施の形態に係る不揮発性半導体記憶装置に用いられるメモリセルの断面図である。
【図２】図２（Ａ）は図１に示す不揮発性半導体記憶装置全体の平面レイアウト図、図２（Ｂ）は図２（Ａ）中の２つのセクタ領域の平面図、図２（Ｃ）は図２（Ｂ）中の一つのメモリブロックの平面図、図２（Ｄ）は図２（Ｃ）中の一つのラージブロックの平面図、図２（Ｅ）は図２（Ｄ）中の一つのスモールブロックの平面図である。
【図３】図２（Ｂ）に示す一つのセクタ領域の多数のスモールメモリブロックとその配線とを説明するための概略説明図である。
【図４】図３に示すスモールメモリブロックの回路図である。
【図５】図３に示すスモールブロックとローカルドライバ領域との関係を示す図である。
【図６】隣接する２セクタ中の２つのスモールブロックとローカルドライバ領域との関係を示す概略説明図である。
【図７】隣接する２セクタの周辺駆動回路を示すブロック図である。
【図８】図７に示すコントロールゲート電圧制御回路及びその周辺回路のブロック図である。
【図９】図３及び図７に示すコントロールゲート線ドライバＣＧＤＲＶの一例を示す回路図である。
【図１０】図８に示す昇圧回路の概要を示す回路図である。
【図１１】図８に示すコントロールゲート電圧制御回路の一例を示す回路図である。
【図１２】図１１に示すコントロールゲート電圧制御回路の動作を示すタイミングチャートである。
【図１３】図１１及び図１４に示す高電圧スイッチの一例を示す回路図である。
【図１４】図８に示すウェル電圧可変回路の一例を示す回路図である。
【符号の説明】
１００  ツインメモリセル
１０２  Ｐ型ウェル
１０４  ワードゲート
１０６Ａ，１０６Ｂ  コントロールゲート（線）
１０８Ａ，１０８Ｂ  不揮発性メモリセル（ＭＯＮＯＳメモリ素子）
１０９  ＯＮＯ膜
１１０  不純物層（ビット線）
２００  メモリセルアレイ領域
３００，３０１，ＣＧＤＲＶ  コントロールゲート線ドライバ
４００  プリデコーダ
４２１  第１の電圧入力端子
４２２  第２の電圧入力端子
４２３  ウェル電圧入力端子
４２４  電源入力端子
４２５  第１の電圧出力端子
４２６  第２の電圧出力端子
４２７  Ｐ型ＭＯＳトランジスタ
４２８  Ｎ型ＭＯＳトランジスタ
４２９  ＣＭＯＳトランジスタ
４２０  コントロール電圧生成回路
４３０  昇圧回路
４３１  ウェル電圧可変回路
４４０  Ｐ型トランジスタ（第１のＰ型トランジスタ）
４４１〜４４４  Ｐ型トランジスタ
４４５  Ｐ型トランジスタ（第２のＰ型トランジスタ）
ＶＰＣＧＨ  第１，第２のオーバライド電圧
ＶＰＣＧＬ  第１，第２のコントロールゲート選択電圧
ＷＬ  ワード線
ＢＬ  ビット線
ＳＣＧ  サブコントロールゲート線
ＭＣＧ  メインコントロールゲート線
ＥＯＣＴＬ  コントロールゲート電圧制御回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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