(57)【特許請求の範囲】
【請求項１】
入力信号を所定の積分期間ごとに積分して出力する積分回路において、該回路は、
前記入力信号を抵抗を介して第１の入力に入力し、第２の入力との差を増幅する差動増幅器と、
該差動増幅器の出力に応じた積分出力を出力する第１のバッファアンプと、
前記差動増幅器の出力に接続され、制御入力に入力されるリセット信号に応動してオンまたはオフし、該リセット信号がリセット期間を表わすときに前記積分出力をリセットする第２のバッファアンプであって、該第２のバッファアンプの出力が前記差動増幅器の第１の入力に接続された第２のバッファアンプと、
前記第１のバッファアンプの出力と前記差動増幅器の第１の入力との間に接続され、前記積分期間に前記抵抗を流れる信号電流を蓄電する積分コンデンサとを有し、
前記第２のバッファアンプは、前記リセット信号に応動して前記差動増幅器の出力をリセットし、前記積分コンデンサに蓄電された電荷を前記第１のバッファアンプおよび第２のバッファアンプの出力端より放電させることを特徴とする積分回路。
【請求項２】
請求項１に記載の積分回路において、前記第２のバッファアンプは、
前記差動増幅器の出力をベースに入力し、該出力に応じて動作する互いに伝導型の異なる第１および第２のトランジスタと、該第１および第２のトランジスタのエミッタに、ベースがそれぞれ接続された第３および第４のトランジスタであって、それぞれのエミッタが互いに接続されて前記第１および第２のトランジスタの動作に応じた出力を形成する第３および第４のトランジスタとを含むダイヤモンドバッファと、
前記リセット信号に応動して、前記リセット期間には前記ダイヤモンドバッファをオン状態に制御し、前記積分期間には前記ダイヤモンドバッファをオフ状態に制御する制御回路とを含むことを特徴とする積分回路。
【請求項３】
請求項２に記載の積分回路において、前記制御回路は、
互いに反転するリセット信号を入力してそれぞれオン／オフする差動動作を行なう１組のトランジスタと、
該１組のトランジスタのそれぞれのオン／オフに応動して前記ダイヤモンドバッファをオン／オフさせる導電型の異なる２つのトランジスタとを含むことを特徴とする積分回路。
【請求項４】
第１および第２の入力に入力される入力信号の差分を所定の積分期間ごとに積分して出力する積分回路において、該回路は、
前記第１の入力に一方の端子が接続された抵抗と、
前記第２の入力に入力される入力信号に応じて出力する第１のバッファアンプであって、該バッファアンプの出力が前記抵抗の他方の端子と接続点で接続された第１のバッファアンプと、該第１のバッファアンプの出力電流を検出し、該電流に応じた出力を形成するカレントミラー回路と、該カレントミラー回路の出力に接続され、該出力に応じて出力する第２のバッファアンプとを含む電流帰還型オペアンプと、
前記カレントミラー回路の出力を一定電位にリセットするリセット回路と、
一方の端子が前記接続点と接続され、他方の端子が前記第２のバッファアンプの出力と接続され、前記抵抗を流れる信号電流を蓄電する積分コンデンサとを含むことを特徴とする積分回路。
【請求項５】
請求項４に記載の積分回路において、前記リセット回路は、
前記一定電位をベースに入力する互いに伝導型の異なる第１および第２のトランジスタと、該第１および第２のトランジスタのエミッタに、ベースがそれぞれ接続された第３および第４のトランジスタであって、それぞれのエミッタが互いに接続されて前記第１および第２のトランジスタの動作に応じて前記一定電位の出力を形成する第３および第４のトランジスタとを含むダイヤモンドバッファと、
互いに反転するリセット信号を入力してそれぞれオン／オフする差動動作を行なう１組のトランジスタと、
該１組のトランジスタのそれぞれのオン／オフに応動して前記ダイヤモンドバッファをオン／オフさせる導電型の異なる２つのトランジスタとを含むことを特徴とする積分回路。
【請求項６】
請求項４に記載の積分回路において、前記リセット回路は、前記第１および第２のトランジスタがオンされるリセット動作に応動して前記カレントミラー回路の動作を抑制し、該カレントミラー回路の出力電流を低下させる抑制手段を含むことを特徴とする積分回路。
【請求項７】
請求項６に記載の積分回路において、前記抑制手段は、前記カレントミラー回路の動作を停止させて、該回路の出力電流を遮断させることを特徴とする積分回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、入力信号を所定期間ごとに積分して出力する積分回路に係り、たとえば固体撮像素子などから高速に出力される出力信号を処理するのに適した積分回路に関するものである。
【０００２】
【従来の技術】
たとえば、CCD(Charge Coupled Device)などの固体撮像素子から出力される出力信号を処理する信号処理回路では、CCD 内のフォローティング・ディフュージョン・アンプ(FDA) にて発生するリセットノイズや1/f ノイズを除去するために相関二重サンプリング(CDS) 法が採用されている。しかし、FDA で発生する高域ノイズが、CDS 回路におけるサンプリング動作によって低域に折り返ってしまうためCDS 回路の出力信号のS/N 比(signal to noise ratio) を劣化させている。
【０００３】
このような高域ノイズの折り返りを防ぐために、CCD の出力信号をサンプリングに先立って積分する方式が、たとえば、実開昭61-149473 号、特開昭61-34798号および特開昭62-230268 号にて提案されている。
【０００４】
【発明が解決しようとする課題】
しかし、これらの方式を実用的に実現するためには、ローノイズで高速動作が可能な積分回路が要求され、また、IC化の容易な積分回路が必要となる。
【０００５】
たとえば、図６に示すような電圧／電流変換回路gmの出力が積分コンデンサをチャージし、その電位を定電位Vrに充放電させるリセットスイッチを備えた積分回路が考えられる。このような構成は、容易にIC化することができ、高速パルスにて安定にリセットすることができ、高速な動作が見込まれる。
【０００６】
しかし、電圧／電流変換回路gmを構成する各トランジスタには信号電流以上のバイアス電流Ieを必要とし、このバイアスにより各トランジスタでは、ショット雑音が発生し、このノイズが出力電流に混入することとなって、出力信号のS/N 比が劣化するという問題があった。このためバイアス電流Ieをさらに大きくして信号電流Ioを相対的に大きくし、この結果S/N 比を稼ぐことが考えられる。しかしこの場合、消費電流が増大するのでむやみに信号電流Ioを増すことができなかった。
【０００７】
このようなS/N 劣化の問題を解決するため、たとえば、図８に示すようなオペアンプを用いて入力(Vi+) と入力(Vi-) との差信号を1/抵抗R で電流変換した出力を積分コンデンサＣに充電し、これをリセットする帰還型の積分回路を構成することがある。このような回路では、抵抗R にて電圧／電流変換された信号電流がトランジスタを介すことなく積分コンデンサＣを充電するので出力信号におけるS/N 比の劣化を少なくすることができる。
【０００８】
この場合、リセットスイッチとして、MOS スイッチを使用すると容易に構成することができる。しかし、その他の信号処理の回路はバイポーラトランジスタにて構成されることが多いため、１つのチップにIC化することが困難である。また、Bi-CMOS プロセスを用いるとIC化は可能であるが、ICのコストが高くなってしまうという問題がある。
【０００９】
また、積分出力をリセットするリセットスイッチとして、図10(a),(b) に示すようにオン／オフ可能なバッファアンプを使用し、図９に示すように構成することができる。しかしリセット回路の入出力で位相シフトが発生するために安定して高速リセットを行なうことができないという問題があった。また、安定して高速リセットを行なうために電圧／電流変換する際の帯域を狭くすれば安定化に寄与するが、この場合、積分動作、リセット動作ともに遅くなってしまい、CCD から出力されるような信号を高速に積分およびリセットすることが困難であった。
【００１０】
本発明はこのような従来技術の欠点を解消し、安定して高速動作を行なうことができS/N 比のよい積分回路を提供することを目的とする。
【００１１】
【課題を解決するための手段】
本発明は上述の課題を解決するために、入力信号を所定の積分期間ごとに積分して出力する積分回路において、この回路は、入力信号を抵抗を介して第１の入力に入力し、第２の入力との差を増幅する差動増幅器と、差動増幅器の出力に応じた積分出力を出力する第１のバッファアンプと、差動増幅器の出力に接続され、制御入力に入力されるリセット信号に応動してオンまたはオフし、このリセット信号がリセット期間を表わすときに積分出力をリセットする第２のバッファアンプであって、第２のバッファアンプの出力が差動増幅器の第１の入力に接続された第２のバッファアンプと、第１のバッファアンプの出力と差動増幅器の第１の入力との間に接続され、積分期間に抵抗を流れる信号電流を蓄電する積分コンデンサとを有し、第２のバッファアンプは、リセット信号に応動して差動増幅器の出力をリセットし、積分コンデンサに蓄電された電荷を第１のバッファアンプおよび第２のバッファアンプの出力端より放電させることを特徴とする。
【００１２】
この場合、第２のバッファアンプは、差動増幅器の出力をベースに入力し、この出力に応じて動作する互いに伝導型の異なる第１および第２のトランジスタと、第１および第２のトランジスタのエミッタに、ベースがそれぞれ接続された第３および第４のトランジスタであって、それぞれのエミッタが互いに接続されて第１および第２のトランジスタの動作に応じた出力を形成する第３および第４のトランジスタとを含むダイヤモンドバッファと、リセット信号に応動して、リセット期間にはダイヤモンドバッファをオン状態に制御し、積分期間にはダイヤモンドバッファをオフ状態に制御する制御回路とを含むとよい。
【００１３】
この場合さらに、制御回路は、互いに反転するリセット信号を入力してそれぞれオン／オフする差動動作を行なう１組のトランジスタと、１組のトランジスタのそれぞれのオン／オフに応動してダイヤモンドバッファをオン／オフさせる導電型の異なる２つのトランジスタとを含むとよい。
【００１４】
また、本発明は上述の課題を解決するために、第１および第２の入力に入力される入力信号を所定の積分期間ごとに積分して出力する積分回路において、この回路は、第２の入力に入力される入力信号に応じて出力する第１のバッファアンプであって、このバッファアンプの出力が第１の入力に接続された第１のバッファアンプと、第１のバッファアンプの出力電流を検出し、この電流に応じた出力を形成するカレントミラー回路と、カレントミラー回路の出力に接続され、この出力に応じて出力する第２のバッファアンプとを含む電流帰還型オペアンプと、第１の入力に接続され、入力信号を入力して第１の入力に供給する抵抗と、カレントミラー回路の出力を一定電位にリセットするリセット回路と、第２のバッファアンプの出力と第１の入力との間に接続され、抵抗を流れる信号電流を蓄電する積分コンデンサとを含むことを特徴とする。
【００１５】
この場合、リセット回路は、一定電位をベースに入力する互いに伝導型の異なる第１および第２のトランジスタと、第１および第２のトランジスタのエミッタに、ベースがそれぞれ接続された第３および第４のトランジスタであって、それぞれのエミッタが互いに接続されて第１および第２のトランジスタの動作に応じて一定電位の出力を形成する第３および第４のトランジスタとを含むダイヤモンドバッファと、互いに反転するリセット信号を入力してそれぞれオン／オフする差動動作を行なう１組のトランジスタと、この１組のトランジスタのそれぞれのオン／オフに応動してダイヤモンドバッファをオン／オフさせる導電型の異なる２つのトランジスタとを含むとよい。
【００１６】
また、リセット回路は、第１および第２のトランジスタがオンされるリセット動作に応動してカレントミラー回路の動作を抑制し、カレントミラー回路の出力電流を低下させる抑制手段を含むとよい。
【００１７】
この場合、抑制手段は、カレントミラー回路の動作を停止させて、この回路の出力電流を遮断させるとよい。
【００１８】
【発明の実施の形態】
次に添付図面を参照して本発明による積分回路の実施例を詳細に説明する。図１を参照すると本発明が適用された積分回路の一実施例が示されている。この積分回路10は、入力信号を所定期間ごとにそれぞれ積分して出力する積分回路であり、たとえば、CCD 撮像素子から高速に読み出される画素信号を積分して出力する。なお、以下の説明において本発明に直接関係のない部分は、図示およびその説明を省略し、また、信号の参照符号はその現われる接続線の参照番号で表わす。
【００１９】
同図に示すように本実施例における積分回路10の入力(P1)は、抵抗(R)12 を介して差動増幅器14の反転入力(-)100に接続され、積分回路10の入力(P2)は差動増幅器14の非反転入力(+)102に接続されている。差動増幅器14の出力(Q)104は、バッファアンプ(B1)16に接続されるとともにリセット回路(B2)18に接続されている。リセット回路18は、制御入力105 に入力されるリセット信号（リセットパルス）のハイ(ON)またはロー(OFF) 状態に応動してオン（動作）またはオフ（非動作）するバッファ回路である。リセット回路18の出力は差動増幅器14の反転入力100 に接続されている。
【００２０】
これによりリセット回路18がオン状態となるリセット時に、差動増幅器14の出力104 がその反転入力100 に接続され帰還回路が形成される。リセット回路の出力100 は積分コンデンサ20の一方の端子にも接続され、積分コンデンサ20の他方の端子106 はバッファアンプ(B1)16の出力に接続されるとともに、積分回路10の出力を構成している。
【００２１】
このような構成により積分回路10は、入力(P2)に一定電圧VP2 が印加され入力(P1)に電圧VP1(信号Vin+VP2)が印加されると、積分期間には(Vin/R) の信号電流が抵抗(R)12 に流れ、この信号電流が全て積分コンデンサ20に充電され、積分電圧が出力(Vout)106 から出力される。たとえば図２に示すように入力(P1)と入力(P2)との差信号(VP1-VP2) を抵抗(R)12 によって電流変換し(IQ=(VP1-VP2)/R)、リセット回路18がオフ状態となる積分期間Ｔには、信号電流IQが積分コンデンサ(C)20 に蓄積される。この場合、入力信号が直接積分コンデンサ20に蓄積されるので、入力信号電流が高S/N 比にて積分される。
【００２２】
次いでリセット期間には積分回路10は、リセット回路18がオンとなって帰還回路が形成され、積分コンデンサ(C)20 に蓄電された信号電荷をリセット回路(B2)18およびバッファアンプ(B1)16の各低インピーダンス出力によって直接高速放電させる。また、この帰還回路は差動増幅器14の出力から直接形成されており、バッファアンプ(B1)16を含まない構成であるため、バッファアンプ(B1)16による位相シフトの発生を考慮することがない。したがって、差動増幅器(A1)14にて帯域制限を加える位相補償の量を最小限に低減させることができる。この結果、高速動作を行なうことができるように積分回路10が構成される。
【００２３】
この積分回路10の詳細構成例を図３に示すと、差動増幅器(A1)14は、トランジスタQ300,Q302,Q304,Q306 と、定電流源i308,i310,i312と、抵抗R314と、コンデンサC316とを含む。
【００２４】
まず、差動増幅器14の非反転入力(+)102は、トランジスタQ300のベースに接続され、また、反転入力(-)100は、トランジスタQ302のベースと積分コンデンサ20とに接続されている。トランジスタQ300,Q302,Q304のコレクタは電源Vcc に接続され、トランジスタQ306のコレクタは、抵抗314 とコンデンサ316 とを並列に接続して電源Vcc に接続されている。トランジスタQ300およびQ302のエミッタは、差動回路を構成するトランジスタQ304およびQ306のベースにそれぞれ接続され、さらに定電流源i308およびi312によりバイアスされている。また、トランジスタQ304およびQ306のエミッタは共に接続され、さらに定電流源i310によりバイアスされている。
【００２５】
このように、差動増幅器14はトランジスタQ300,Q302 間のベース電圧が差動増幅されてトランジスタQ304,Q306 のコレクタ電流が変化するように構成されている。トランジスタQ306のコレクタに接続された抵抗R314およびコンデンサ(C)316は、その出力信号の帯域を制限し、位相補償する位相補償素子である。この位相補償素子による位相補償量は後述するように最小限の補正量でよい。このコンデンサ(C)316の接続端子104 は、バッファアンプ(B1)16とリセット回路(B2)18とに接続されるとともに差動増幅器(A1)14の出力104 を構成している。
【００２６】
バッファアンプ(B1)16は、トランジスタQ318,Q320,Q322,Q324 と、定電流源i326,i328 とを含む。差動増幅器14の出力104 がトランジスタQ318,Q320 のベースに接続され、PNP トランジスタQ318のエミッタはトランジスタQ322のベースに接続されるとともに定電流源i326に接続されバイアスされている。また、トランジスタQ320のエミッタは、PNP トランジスタQ324のベースに接続されるとともに定電流源i328に接続されバイアスされている。トランジスタQ322とQ324とのエミッタは共に接続され、さらにそれぞれのコレクタは電源Vcc およびグランドGND に接続されている。トランジスタQ322,Q324 の各エミッタの接続点106 は積分コンデンサ20の他方の端子に接続されるとともに、バッファアンプ(B1)16の出力106 を構成している。このような接続によりバッファアンプ16には入力104 に入力される入力信号をその出力に形成するダイヤモンドバッファが構成されている。
【００２７】
リセット回路(B2)18は、ハイ状態・ロー状態が互いに反転するリセット信号(Rp)105aおよび(Rn)105bを各ベースに入力しこのリセット信号に応じてオフ／オンまたはオン／オフするトランジスタQ330,Q332 と、トランジスタQ330,Q332 のオフ／オンに応動してリセット期間にオフ状態となり積分期間にはオン状態となるトランジスタQ3,Q4 と、トランジスタQ3,Q4 がオフのときにオン状態となってダイヤモンドバッファを形成するトランジスタQ1,Q2,Q5,Q6 と、定電流源i334,i336,i338と、抵抗R340,R342,R344とを含む。トランジスタQ1,Q2 の各ベースには差動増幅器14の出力104 が接続され、ベース電位に応じてそのエミッタ電位をトランジスタQ5,Q6 のベースに与える。
【００２８】
PNP トランジスタQ1のコレクタはグランドGND に接続され、そのエミッタは定電流源i334によってバイアスされ、さらにトランジスタQ4のエミッタとトランジスタQ5のベースとに接続されている。また、トランジスタQ2のコレクタは電源Vcc に接続され、そのエミッタは電流源i336によってバイアスされ、さらにトランジスタQ3のエミッタとPNP トランジスタQ6のベースとに接続されている。
【００２９】
トランジスタQ3のベースはトランジスタQ330のコレクタと抵抗R340の一方の端子に接続され、PNP トランジスタQ4のベースはトランジスタQ332のコレクタと抵抗R342の一方の端子に接続されている。抵抗R340,R342 の他方の端子は抵抗R344を介して電源Vcc に接続されている。また、トランジスタQ330,Q332 のエミッタはそれぞれ定電流源i338に接続され差動回路を形成している。
【００３０】
このように本実施例におけるリセット回路18は、ダイヤモンドバッファを形成するとともに、この低インピーダンス出力を、リセット信号(Rp)および(Rn)の状態に従ってオンまたはオフさせる制御用のトランジスタQ3,Q4,Q330,Q332 を含むように構成されている。つまり、リセット信号(Rp)がロー状態、リセット信号(Rn)がハイ状態の積分期間Ｔのときには、トランジスタQ330がオフ、トランジスタQ332がオンとなってトランジスタQ3,Q4 がそれぞれオンする。このためトランジスタQ1,Q2 がそれぞれオフとなるとともにトランジスタQ5のベース電位が低下しトランジスタQ6のベース電位が上昇する。この結果、トランジスタQ5,Q6 がオフとなってそのエミッタの接続点、つまりリセット回路18の出力100 はオープン状態となる。
【００３１】
また、リセット信号(Rp)がハイ状態、リセット信号(Rn)がロー状態のリセット期間は、トランジスタQ330がオン、トランジスタQ332がオフとなってトランジスタQ3,Q4 がそれぞれオフする。この結果、バッファアンプ16と同様にトランジスタQ1,Q2,Q5,Q6 がそれぞれオン状態となってダイヤモンドバッファが形成され、リセット回路18はバッファとして機能する。そこで差動増幅器14の出力がリセット回路18の出力に現われ、それとともに、積分コンデンサ20に蓄積された電荷が、リセット回路(B2)18の出力端とバッファアンプ16の出力端との各低インピーダンス出力により急速に放電される。このリセット回路18がバッファとして機能し帰還回路が形成されるリセット時には、このリセット回路18にて付加的な位相シフトが発生しないので、差動増幅器14のコンデンサ(C)316の位相補償容量Ccを最小限に設定することができ、このため高速動作が可能な積分回路となる。
【００３２】
また、このリセット回路18は、出力トランジスタQ4,Q5 に対し1/hFE のベース電流で駆動することができるので、わずかな動作電流で大電流を充放電させることができる。この結果、低消費電力で高速動作が可能な積分回路10が提供される。
【００３３】
次に、本発明が適用された第２の実施例を図４を参照して説明すると、積分回路40は、バッファアンプ42(B3)、カレントミラー回路44,46 およびバッファアンプ(B4)48を含む電流帰還型オペアンプ50と、リセット回路52と、抵抗(R)54 と積分コンデンサ(C)56 とを含み、リセット回路52は、リセット期間にカレントミラー回路44,46 の出力を停止または小さくする機能を有する。
【００３４】
本実施例における積分回路40の詳細構成例をさらに説明すると、図５に示すように、バッファアンプ(B3)42,(B4)48 は、図３に示したダイヤモンドバッファを構成するバッファアンプ(B1)とほぼ同様の構成でよく、同じ構成は同一の参照符号で示している。バッファアンプ42は、入力P2に現われる入力信号(Vin+)をPNP トランジスタQ318およびNPN トランジスタQ320のベース400 に入力し、また、入力P1に現われる入力信号(Vin-)を抵抗54を直列に介して、トランジスタQ324とQ322とが接続されたエミッタ402 に入力する。この接続点(S1) 402は積分コンデンサ56の一方の端子にも接続され、他方の端子はバッファアンプ48の出力(Vout)404 に接続され積分回路40の出力を構成している。
【００３５】
とくに本実施例におけるトランジスタQ322のコレクタにはカレントミラー回路44が接続されている。カレントミラー回路44は、バッファアンプ42のトランジスタQ322のコレクタにそのコレクタおよびベースが接続されたPNP トランジスタQ500と、同様にベースが接続されたPNP トランジスタQ502とから形成され、各トランジスタQ500,Q502 のエミッタはそれぞれ抵抗R504,R506 を介して電源Vcc に接続されている。
【００３６】
また、トランジスタQ324のコレクタにはカレントミラー回路46が接続され、カレントミラー回路46は、バッファアンプ42のトランジスタQ324のコレクタにそのコレクタおよびベースが接続されたトランジスタQ508と、同様にベースが接続されたトランジスタQ510とから形成されている。各トランジスタQ508,Q510 のエミッタはそれぞれ抵抗R512,R514 を介してグランドGND に接続されている。トランジスタQ502,Q510 の各コレクタはともに接続され、さらにこの接続点(Q)516は、コンデンサ(Cc)518 とバッファ回路48とリセット回路18とに接続されている。
【００３７】
バッファ回路48は、入力516 に現われる信号電圧をその出力(Vout)404 に出力するダイヤモンドバッファ回路である。この出力404 は積分コンデンサ56の他方の端子に接続され、積分コンデンサ56には、抵抗(R)54 を流れる信号電流が充電され、バッファアンプ48の出力(Vout)404 からはその積分値が出力される。
【００３８】
リセット回路18もまた、図３に示したリセット回路と同様の構成でよく、特に本実施例におけるリセット回路18は、トランジスタQ1,Q2 のベースに一定電圧Vrを供給する定電圧源VRを含み、リセット期間に接続点(Q)516の電位を入力VRの電位に制御する機能を有する。また、トランジスタQ1,Q2 の各コレクタは、それぞれカレントミラー回路44,46 におけるトランジスタQ502,Q510 の各エミッタに接続され、トランジスタQ1,Q2 のオン／オフに応じてカレントミラー回路44,46 の動作を制御するように構成されている。
【００３９】
このような構成により、リセット回路18は、バッファアンプ(B3)42の出力がカレントミラー回路44,46 を介して出力される接続点(Q)516の電位を、リセット期間には定電位Vrとするとともに、トランジスタQ1,Q2 がオンすることによってカレントミラー回路44,46 の動作が停止され、バッファアンプ(B3)42の出力電流が接続点(Q)516に流入しないように制御する。
【００４０】
積分時は、図３に示した実施例と同様に、リセット回路18がオフ状態となって抵抗R54 を流れるVin/R の信号電流によって、その大部分が積分コンデンサ56に充電され、積分回路40の出力(Vout)404 からは積分された電圧が出力される。このときごく一部の電流が接続点402 から、位相補償用のコンデンサ518 を充電するための電流が流入する。しかしこの電流は、コンデンサ518 の容量(Cc)が積分コンデンサの容量(C) と較べてきわめて小さい値であるので極わずかである。
【００４１】
リセット時には、リセット回路18がオン状態となってバッファ動作を行ない、図３に示した実施例と同様に接続点(Q)516の電位を放電しリセットする。このときカレントミラー回路44,46 の出力が定電圧Vrに固定されてオペアンプ50による帰還動作が停止されるため、オペアンプの安定性とは無関係に、バッファアンプ(B3)42,(B4)48 の各低インピーダンス出力端により積分コンデンサ(C)56 の蓄電容量が高速に放電される。このとき、バッファアンプ(B3)の出力端より積分コンデンサ(C)56 を放電するために大電流が流れる。しかし、カレントミラー回路44,46 の動作が抑制されているので接続点(Q)516への電流は抑えられる。したがって、リセット回路18は、比較的小さな充放電電流でリセットすることができるため高速動作が可能となる。
【００４２】
ここで本発明と従来例とを比較すると、従来例では、たとえば図６(a) に示すように、入力信号Vin を入力する電圧／電流変換部gmの出力に積分コンデンサＣとリセットスイッチSWを接続し、その接続点をバッファアンプに接続して図７に示すような積分出力Voを得る構成があった。このような構成はIC化が比較的容易に実現でき、高速パルスにて安定にリセットを実行して高速動作が可能であるという利点がある反面、電圧／電流変換部のS/N 比を良くすることができない。
【００４３】
具体的には、電圧／電流変換部gmの各トランジスタTr（図６(b),(c))には、信号電流(Vin/R) の最大値以上のバイアス電流Ieを流す必要があり、この電流により各トランジスタにて発生するショットノイズinの増大が避けられない。雑音電流inの２乗平均値(in2) は、次式にて与えられる。
【００４４】
【数１】
(in2)=2q×Ie×Δf   ( q=1.6 ×10-19C ,  Δf ≒1/T )
このノイズ電流in2 は、各トランジスタTr1 〜Tr4 とバイアス電流源Ieとにて発生し、これらが合計されたノイズが出力電流Ioに混入してS/N 比を劣化させていた。
【００４５】
このような回路でS/N 比をよくするためには、抵抗Ｒの値を小さくし、バイアス電流Ieの値をさらに大きくして信号電流Ioの値を相対的に大きくし、S/N 比(Io/in) を上げる必要がある。しかしこの場合、消費電流が増大するので、むやみに信号電流Ioを増加させることができない。
【００４６】
このような問題を改善する構成として図８に示すような帰還型の積分回路を構成することが考えられる。この積分回路は、入力(Vi+) と入力(Vi-) との差信号((Vi+)−(Vi-))を1/R で電流変換し、積分コンデンサＣで積分することができる。このような回路では、電圧／電流変換された信号電流がトランジスタを介することなく直接に積分コンデンサＣを充電するため、S/N 比の劣化を少なくすることができる。
【００４７】
リセットスイッチとしては、MOS スイッチを使用すると容易に構成することができるが、その他の回路はバイポーラトランジスタで構成されることが多く、この場合、１チップにIC化することが困難である。このときBi-CMOS プロセスを用いればIC化は可能となるがICのコストが高くなってしまうという問題がある。
【００４８】
図９および図10(a),(b) に示すようなリセットスイッチ(SW)を使用することも可能である。しかしリセットスイッチの入出力で位相シフトが発生し、このため安定して高速リセットを行なうことが困難である。また差動増幅器(A2)の帯域を低くすれば安定化に寄与するのだが、この場合、積分、リセット動作ともに遅くなって、たとえばCCD から高速に出力される信号に対応することができない。
【００４９】
以上説明したように、図１および図３に示した第１の実施例では、入力される差信号電圧を抵抗Ｒで電流変換し、この信号電流で積分コンデンサを充電する。このようにトランジスタ等を介さずに直接積分コンデンサにて積分されるためS/N 比がよい。また、積分コンデンサの信号電荷がバッファアンプ(B1)16とリセット回路(B2)18の低インピーダンス出力端から高速に放電させることができる。このとき形成される帰還回路はバッファアンプ(B1)16を介さずに差動増幅器(A1)14の出力から直接形成されるので、位相シフトに対する補償量を最小限に押さえることができ、このため高速動作が可能である。
【００５０】
また、図４および図５に示した第２の実施例では、第１の実施例と同様に信号電流が直接積分コンデンサに充電されるためS/N 比がよい。さらにリセット期間は、積分コンデンサ56の信号電荷がバッファアンプ(B3)42と(B4)48の低インピーダンス出力端から高速に放電させることができる。このときカレントミラー回路44および46の出力がリセット電位に固定されて帰還ループがオープンループとなるため、このリセット期間にはきわめて高速に動作することができる。
【００５１】
【発明の効果】
このように本発明によれば、たとえばCCD 撮像素子の出力信号を処理するのに最適な、高速な積分動作およびリセット動作を安定して行なうことができ、かつS/N 比のよい積分回路を実現できる。また、この積分回路はIC化が容易である。したがって、低コストでより低ノイズにて画像検出を行なうことのできる積分回路が提供される。
【図面の簡単な説明】
【図１】本発明が適用された積分回路の一実施例を示すブロック図である。
【図２】図１に示した第１の実施例における積分動作を説明する波形図である。
【図３】図１に示した第１の実施例の詳細構成例を示す図である。
【図４】本発明が適用された積分回路の他の実施例を示すブロック図である。
【図５】図４に示した第２の実施例の詳細構成例を示す図である。
【図６】従来技術における積分回路の一例を示す図である。
【図７】積分動作を表わす波形図である。
【図８】従来技術における積分回路の一例を示す図である。
【図９】従来技術における積分回路の一例を示す図である。
【図１０】図９に示した積分回路のリセットスイッチの構成例を示す図である。
【符号の説明】
10  積分回路
12  抵抗
14  差動増幅器
16  バッファアンプ(B1)
18  リセット回路(B2)
20  積分コンデンサ(C)
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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