(57)【特許請求の範囲】
【請求項１】
半導体ウェーハに形成されたチップにバーンインを施して、該チップが良品であるか否かを試験する試験装置であって、
前記バーンインを施すことにより不良であると判明するメモリセルの数を前記チップ毎に経時的に記録するモニタを備えたことを特徴とする試験装置。
【請求項２】
前記モニタに記録された前記判明状況に鑑みて、不良であると判明した前記メモリセルの数が飽和したと判断された前記チップについては前記バーンインを終了させるチップ選択手段をさらに備えた請求項１に記載の試験装置。
【請求項３】
半導体ウェーハに形成されたチップにバーンインを施して、該チップが良品であるか否かを試験する試験装置であって、
前記バーンインを所定回数中断し、中断時に生じている不良メモリセルの数を前記チップ毎に経時的にモニタするモニタ手段と、
前記モニタ手段でモニタされた前記不良メモリセルの数が飽和した前記チップについては前記バーンインを終了させると共に、前記不良メモリセルの数が経時的に増加している前記チップについてはさらに追加のバーンインを施すバーンイン追加手段とを備えたことを特徴とする試験装置。
【請求項４】
前記不良メモリセルの数が飽和したチップにおける前記不良メモリセルのアドレスを記憶する不良アドレス記憶手段をさらに備え、
前記不良アドレス記憶手段は、前記不良メモリセルを冗長メモリセルに置換するために前記アドレスを出力する請求項３に記載の試験装置。
【請求項５】
半導体ウェーハに形成され、バーンインが施された結果不良であると判明するメモリセルの数が前記バーンインを施す時間にかかわらず一定数である半導体記憶装置であって、
前記不良であると判明したメモリセルが冗長メモリセルに置換されていることを特徴とする半導体記憶装置。
【請求項６】
前記不良であると判明したメモリセルのアドレスがプログラミングされたプログラム回路をさらに備えた請求項５に記載の半導体記憶装置。
【請求項７】
半導体ウェーハに形成されたチップにバーンインを施すステップと、
前記バーンインを施すことにより不良であると判明したメモリセルの数の経時変化を前記チップ毎にモニタするステップと、
モニタされた前記メモリセルの数が飽和した前記チップについては前記バーンインを終了させるステップとを含む半導体記憶装置の試験方法。
【請求項８】
前記不良であると判明したメモリセルの数が飽和したチップにおいて、前記不良であると判明したメモリセルのアドレスを記憶するステップと、
記憶された前記アドレスに基いて、前記不良であると判明したメモリセルを冗長メモリセルに置換するステップとをさらに含む請求項７に記載の半導体記憶装置の試験方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置の試験方法及びその試験方法を実施するための試験装置と、該試験が適用された半導体記憶装置に関するものである。
【０００２】
【従来の技術】
近年の半導体記憶装置は容量が増加しているため、それに伴い試験時間も増大し試験コストが大幅に上昇している。
このような状況の下、パッケージング後のバーンイン工程中になされるモニタや該バーンイン後の最終試験（ＦＴ）によってチップの不良率が得られるが、この不良率に基いて算出された各ロットの故障率等が所定の基準値に達しなければ、試験コストの高いバーンインがさらに実施される。
【０００３】
つまり、このような場合には、最終試験としての通常の品質保証試験に加えバーンインを実施するためのコストもかかることになる。そしてまた、試験能力を確保するための試験設備やバーンインのための設備に投資を行う必要があり、設備コストが増加する。
また、試験の結果判明した不良チップに費やされたコストを回収するために、良品であるチップの価格はその分上昇する。
【０００４】
一方、ウェーハの段階における試験においては通常動作条件での不良ビットの救済だけしか行われておらず、バーンインはパッケージング後の最終試験の段階でのみ行われていた。そして、この従来のパッケージング後における最終試験段階でのバーンインでは、不良品か否かの判別が行われていたに過ぎなかった。
従って、従来の試験方法ではバーンインにおいて生じた不良ビットを経時的にモニタしていないため、ストレスの印加によって不良ビットがどのように発生したかといった劣化の経過は分からず、劣化するセルが断続的に発生し得るような半導体記憶装置については最終試験で検出することはできなかった。
【０００５】
また、最終試験で施されたバーンインで不良品と判断された半導体記憶装置は、既にパッケージングされているため不良ビット単位の救済はなされない。
また、上記のような試験方法では最終試験におけるバーンインの段階で初めてチップの劣化が判明するため、製造工程に存在している問題の把握が遅れることとなる。さらには、不良品か否かの判別のみでは各ロットに最適なバーンイン時間の決定もできない。
【０００６】
そして以上のような問題は、歩留まりを低下させバーンイン前の試験コスト等を増大させると共に、良品の価格を上昇させてロット出荷を遅延させる。
【０００７】
【発明が解決しようとする課題】
本発明は、上述の問題点を解消するためになされたもので、従来より精度が良くかつ効率的な半導体記憶装置の試験方法及びその方法を実現するための試験装置を提供してコストの低減を図ると共に、該試験が適用されることによリ信頼性が向上された半導体記憶装置を提供することを目的とする。
【０００８】
【課題を解決するための手段】
上記の目的は、半導体ウェーハに形成されたチップにバーンインを施して、該チップが良品であるか否かを試験する試験装置であって、バーンインを施すことにより不良であると判明するメモリセルの数をチップ毎に経時的に記録するモニタを備えたことを特徴とする試験装置を提供することにより達成される。
【０００９】
ここで該試験装置は、モニタに記録された上記判明状況に鑑みて、不良であると判明したメモリセルの数が飽和したと判断されたチップについてはバーンインを終了させるチップ選択手段をさらに備えたものとすることができる。
このような手段によれば、不良であると判明したメモリセルの数が飽和したと判断されたチップについてチップ選択手段がバーンインを終了させるため、不必要なバーンインをチップに施すことが回避される。
【００１０】
また本発明の目的は、半導体ウェーハに形成されたチップにバーンインを施して、該チップが良品であるか否かを試験する試験装置であって、バーンインを所定回数中断し、中断時に生じている不良メモリセルの数をチップ毎に経時的にモニタするモニタ手段と、モニタ手段でモニタされた不良メモリセルの数が飽和したチップについてはバーンインを終了させると共に、不良メモリセルの数が経時的に増加しているチップについてはさらに追加のバーンインを施すバーンイン追加手段とを備えたことを特徴とする試験装置を提供することにより達成される。
【００１１】
このような手段によれば、バーンイン追加手段は不良メモリセルの数が経時的に増加しているチップについてさらに追加のバーンインを施すため、試験精度を向上させロット全体の品質を高めることができる。
また上記試験装置においては、不良メモリセルの数が飽和したチップにおける不良メモリセルのアドレスを記憶する不良アドレス記憶手段をさらに備え、不良アドレス記憶手段は、不良メモリセルを冗長メモリセルに置換するためにアドレスを出力するものとすることができる。
【００１２】
このような手段によれば、不良となっているメモリセルをパッケージ前に救済できる。
また本発明の目的は、半導体ウェーハに形成され、バーンインが施された結果不良であると判明したメモリセルの数がバーンインを施す時間に対して飽和した半導体記憶装置であって、不良であると判明したメモリセルが冗長メモリセルに置換されたことを特徴とする半導体記憶装置を提供することにより達成される。
【００１３】
ここで、上記半導体記憶装置は、不良であると判明したメモリセルのアドレスがプログラミングされたプログラム回路をさらに備えるものとすることができる。
このような手段によれば、信頼性がより高い半導体記憶装置が得られるとともに、歩留まりを向上させることができる。
【００１４】
また本発明の目的は、半導体ウェーハに形成されたチップにバーンインを施すステップと、バーンインを施すことにより不良であると判明したメモリセルの数の経時変化をチップ毎にモニタするステップと、モニタされたメモリセルの数が飽和したチップについてはバーンインを終了させるステップとを含む半導体記憶装置の試験方法を提供することにより達成される。
【００１５】
このような手段によれば、バーンインの効率的な実施を実現できる。
なお上記試験方法においては、不良であると判明したメモリセルの数が飽和したチップにおいて、不良であると判明したメモリセルのアドレスを記憶するステップと、記憶されたアドレスに基いて、不良であると判明したメモリセルを冗長メモリセルに置換するステップとをさらに含むものとすることができる。
【００１６】
【発明の実施の形態】
以下において、本発明の実施の形態を図面を参照して詳しく説明する。なお、図中同一符号は同一又は相当部分を示す。
図１は本発明の実施の形態に係る半導体試験装置の全体構成を示す図である。図１に示されるように、該半導体試験装置１は、ＣＰＵとディスク等の記憶部とを含むテスタ・プロセッサ３と、テスタ・プロセッサ３に接続されたタイミングジェネレータ５と、タイミングジェネレータ５及びテスタ・プロセッサ３に接続されたアルゴリズムパターンジェネレータ７と、アルゴリズムパターンジェネレータ７に接続されたデータセレクタ９と、データセレクタ９及びテスタ・プロセッサ３に接続されたフォーマットコントローラ１１と、フォーマットコントローラ１１及びテスタ・プロセッサ３に接続されドライバやコンパレータを含むピンカード１３と、アルゴリズムパターンジェネレータ７及びテスタ・プロセッサ３に接続されたフェイル解析メモリ１５と、ピンカード１３に接続され試験対象のデバイスが装着されるプローブカードボード１７とを備える。なお、フェイル解析メモリ１５に代えてフェイルカウンタを用いることによっても同様な機能を実現できる。
【００１７】
以下において、上記の半導体試験装置の動作を説明する。まず最初に、テスタ・プロセッサ３に含まれたＣＰＵに試験プログラムが読み込まれる。そして、テスタ・プロセッサ３は該試験プログラムに基づいて、プローブカードボード１７に所定の試験信号を供給するための命令信号をタイミングジェネレータ５に与える。
【００１８】
さらに、アルゴリズムパターンジェネレータ７及びデータセレクタ９は、タイミングジェネレータ５から与えられた信号に応じて、上記試験信号をどのようなタイミングでプローブカードボード１７に供給するかを決定する。またフォーマットコントローラ１１は、データセレクタ９から供給された信号に基いて、ピンカード１３が試験信号を供給する測定ピンを決定する。
【００１９】
そして、ピンカード１３に含まれたドライバは、フォーマットコントローラ１１より供給された信号に基いてプローブカードボード１７へ試験信号を供給する。
ここで、プローブカードボード１７は試験対象のデバイスへ試験信号を印加すると共に、該デバイスから得られた出力データをピンカード１３に含まれたコンパレータに供給する。そして、コンパレータにおいて該出力データがアルゴリズムパターンジェネレータ７から供給された期待値と比較される。なお、この期待値は試験対象であるデバイスの各メモリセルに供給された試験信号の論理レベルであって、“１" 或いは“０" とされる。
【００２０】
そして、この比較の結果出力データが期待値と一致しないと判定された場合には、テスタ・プロセッサ３は該メモリセルに不良が生じていると判断する。ここで、フェイル解析メモリ１５にはアドレス毎に初期値として“０" のアドレス不良情報が記録されているが、不良が生じていると判断されたメモリセルのアドレスに対応するアドレス不良情報のみが“１" に書き換えられる。
【００２１】
なお、フェイル解析メモリ１５の代わりにフェイルカウンタが備えられた場合には、不良アドレスの存在が確認された時点でフェイルカウンタにより不良アドレスの数が０よりカウントアップされるため、不良メモリセルのアドレスは得られないが不良ビットの数がわかることとなる。
そして、上記のようなモニタが終了した後にはテスタ・プロセッサ３は次の段階のプログラムを実行し、フェイル解析メモリ１５に記憶された不良メモリセルのアドレス或いは不良ビット数が読み出される。
【００２２】
また、フェイル解析メモリ１５から読み出された不良ビット情報はテスタ・プロセッサ３に含まれたディスクに書き込まれ保持される。この時、不良ビット情報とともに該不良ビット情報が得られたモニタ試験の通算回数がテスタ・プロセッサ３に書き込まれる。
また、以下に説明するウェーハ段階での追加バーンインの対象とするチップは、上記テスタ・プロセッサ３に保持された不良ビット情報を読み出した上でフォーマットコントローラ１１により選択され、ピンカード１３に含まれたドライバから該チップのみにバーンインを追加するための試験信号が供給される。
【００２３】
図２は、図１に示されたプローブカードボード１７に試験対象のデバイス２３が装着された場合の構成を示す図である。なお、図２（ａ）に示されるように、この図では例として、デバイス２３が１６個のチップＤＵＴ１〜ＤＵＴ１６から成りこれらを同時測定する場合が示される。
図２（ａ）はプローブカードボード１７の上に試験対象のデバイス２３が載せられた状態を上から見た図であり、図２（ｂ）はプローブカードボード１７を横から見た図である。図２（ｂ）に示されるように、プローブカードボード１７は固定台２１により支持され、図２（ａ）に示された各チップＤＵＴ１〜ＤＵＴ１６毎に探針１９が当てられる。
【００２４】
また、図２（ｃ）は図２（ａ）に示されたチップＤＵＴ１６のレイアウトを示すものである。図２（ｃ）に示されるように、測定対象であるチップＤＵＴ１６にはその中央にパッド２５が２列に配置され、探針１９はこのパッド２５に当てられることとなる。
図３は本発明の実施の形態に係る上記試験装置を用いた試験方法の概要を説明するフローチャートである。以下において、図３を参照しつつ該試験方法を説明する。なお、この試験方法においては複数のチップが同時に試験対象とされる。
【００２５】
まず最初にステップＳ１で、複数のチップについて直流（ＤＣ）試験が行われる。このＤＣ試験では、チップ毎の導通状態を調べるコンタクト試験と、デバイスがスタンバイ状態の時に流れる電流及び動作中に流れる電流の値が正常か否かを調べる電源電流試験とが行われる。
次に、ステップＳ２で、第０回のモニタ試験が行われる。このモニタ試験では初期状態の不良ビット情報（不良メモリセルのアドレス、または不良ビット数）が上記のように半導体試験装置に取り込まれる。なお、このモニタ試験によって取得された不良ビット情報は、その後の試験における品質判断の基準とされるが、モニタ試験については改めて後に説明する。
【００２６】
次に、ステップＳ３でＷＬＢＩが行われる。これにより、ウェーハに形成されたデバイス２３に対して高温のもと高電圧が印加されストレスがかけられる。
その後、ステップＳ４でモニタ試験を行い、半導体試験装置１によって不良ビット情報が得られる。これにより、上記ＷＬＢＩ後の不良ビットの発生状況がわかる。
【００２７】
そしてステップＳ５で、施されたＷＬＢＩの回数が所定回数に達しているか否かがテスタ・プロセッサ３により判断される。ここで所定回数に達していない場合にはステップＳ３に戻ってＷＬＢＩとモニタ試験とが繰り返される。なお、施したＷＬＢＩの合計時間が最終試験でのバーンイン実施時間に達した時に、ＷＬＢＩが所定回数なされたと判断される。
【００２８】
次に、ステップＳ６では同時測定された全てのチップについて所定の基準を満たしているか否かがピンカード１３により判断される。ここで、より具体的には上記所定回数のＷＬＢＩの結果算出された故障率や不良ビット発生状況が、予め定められた基準を満足しているか否かが判断される。
これにより、試験対象となっている全チップについて所定の品質基準を満たしていると判断された場合には、ステップＳ７に進み交流試験が実施される。一方、いずれかのチップについて所定の基準を満たしていないと判断された場合には、ステップＳ８に進みピンカード１３は所定の基準を満たしているチップを電気的に一時切り離して試験対象外とする。そしてこの場合には、フォーマットコントローラ１１が上記所定の基準を満たしていないチップのみをステップＳ９で追加ＷＬＢＩの対象に選別し、ステップＳ１０で追加のモニタ試験が行われる。
【００２９】
ステップＳ１０の追加モニタ試験ではさらに、追加ＷＬＢＩの結果生じた不良ビットの情報が得られ、ステップＳ１１でピンカード１３により各試験対象のチップが所定の基準を満たしているか否か判断される。そして、ステップＳ１１で各試験対象のチップが所定の基準を満たしていないと判断された場合にはステップＳ１２へ進み、施された追加ＷＬＢＩの回数が所定の回数に達しているか否かがテスタ・プロセッサ３により判断される。
【００３０】
ここで、追加ＷＬＢＩの回数が所定の回数に達していないと判断された場合にはステップＳ８に戻り、追加ＷＬＢＩが繰り返される。なお、この所定回数は試験対象とされるデバイスによって決定される。また、追加ＷＬＢＩの回数が所定の回数に達していると判断された場合には、テスタ・プロセッサ３はステップＳ１３で試験対象としているチップを不良品と判定する。
【００３１】
一方、ステップＳ１１で試験対象の各チップが所定の基準を満たしていると判断された場合にはステップＳ７へ進み、交流試験が行われる。なお、上記追加ＷＬＢＩが施されたチップについての交流試験は、追加ＷＬＢＩが施されなかったチップについての交流試験と共に行われる。
以下の表１は、一例として同時測定された各チップＤＵＴ１〜ＤＵＴ３２についての不良ビット発生数を示したものである。なお、この不良ビット発生数はモニタ試験によって得られるものである。
【００３２】
【表１】
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【００３３】
上記表１において、例えばチップＤＵＴ１は第０回から第ｎ回までのモニタ試験で得られた不良ビット数が４であり、不良ビット数は増加していないことがわかる。また、チップＤＵＴ２は最初の数回のバーンインを施しても不良ビット数は１のままで増加していないが、第ｎ回目のモニタ試験で得られた不良ビット数は３であり、バーンインが何回か繰り返された後不良ビットが生じたことが分かる。
【００３４】
また、チップＤＵＴ３では一回のＷＬＢＩを施すことにより不良ビット（不良メモリセル）が新たに５つ生じ、その後に行ったバーンインによっては不良ビットが生じていないことが分かる。さらに、チップＤＵＴ６ではＷＬＢＩを施す度に不良ビットが一つずつ新たに生じていることがわかる。
図４は、図３に示された第０回目のモニタ試験において各チップの初期不良ビット数をフェイル解析メモリ１５に取り込むための方法を示すフローチャートである。図４に示されるように、テスタ・プロセッサ３によってステップＳ２０でチップ番号ｘに０が設定され、さらにステップＳ２１でチップ番号ｘが１だけインクリメントされる。そして、ステップＳ２２でチップ番号ｘのチップＤＵＴｘの不良ビット数Ａ０がフェイル解析メモリ１５に取り込まれ、テスタ・プロセッサ３によってステップＳ２３でチップ番号ｘが同時測定可能な最大数かどうか判断される。
【００３５】
ここで、チップ番号ｘが同時測定可能な最大数でないと判断された場合にはステップＳ２１に戻り、チップ番号ｘがさらに１だけインクリメントされる。  一方、ステップＳ２３でチップ番号ｘが同時測定可能な最大数であると判断された場合にはステップＳ２４へ進み第１回目のＷＬＢＩが行われる。このようにして、全てのチップＤＵＴｘ（ｘ＝１〜３２）についての初期不良ビット数が順次取り込まれ、それぞれＷＬＢＩを行う前の基準値とされる。なお、各チップＤＵＴｘの不良ビット数Ａ０がフェイル解析メモリ１５へ同時に取り込み可能な場合は、一括して取り込まれる。
【００３６】
図５は、図３に示されたステップＳ４における第１回目のモニタ試験後のデータ処理を示すフローチャートである。このデータ処理により、ＷＬＢＩによってチップに劣化が生じているか否かが以下のように確認される。
図５に示されるように、ステップＳ３０でチップ番号ｘに０が設定され、ステップＳ３１でチップ番号ｘが１だけインクリメントされる。そして、ステップＳ３２でチップ番号ｘのチップＤＵＴｘの不良ビット数Ａ１がフェイル解析メモリ１５へ取り込まれ、テスタ・プロセッサ３により初期の不良ビット数Ａ０より大きいか否か判断される。
【００３７】
ここで、不良ビット数Ａ１が不良ビット数Ａ０より大きい場合には、ステップＳ３４に進みテスタ・プロセッサ３によってデータＤＡＴＡ１（ｘ）が既に１であるか否か判断される。なお、このデータＤＡＴＡ１（ｘ）は各チップにおいてＷＬＢＩにより不良ビットが発生したことを示すフラグの役割を有するものである。
【００３８】
また、ステップＳ３４でデータＤＡＴＡ１（ｘ）が既に１であると判断された場合はステップＳ３６へ進み、データＤＡＴＡ２（ｘ）が１とされる。一方、ステップＳ３４でデータＤＡＴＡ１（ｘ）が既に１であると判断された場合はステップＳ３５へ進み、データＤＡＴＡ１（ｘ）が１とされる。なお、データＤＡＴＡ２（ｘ）は各チップにおいてＷＬＢＩによるセル不良が２回以上発生したことを示すフラグの役割を有するものである。
【００３９】
ここで例えば、表１に示されたチップＤＵＴ１は複数回のＷＬＢＩにより不良ビット数が増加しないため、データＤＡＴＡ１（１），ＤＡＴＡ２（１）は共に０とされる。また、チップＤＵＴ２は第ｎ回のモニタ試験で不良ビット数が増加しているのでデータＤＡＴＡ１（２）は１とされるが、２回以上は増加していないためデータＤＡＴＡ２（２）は０とされる。つまり、メモリセルの劣化は発生したがｎ回のＷＬＢＩにおいて一回だけであることがデータとして保存される。一方、チップＤＵＴ６についてはモニタ試験を行うたびに不良ビット数が増加しているため、データＤＡＴＡ１（６），ＤＡＴＡ２（６）は共に１とされる。
【００４０】
図６は、図３に示されたステップＳ５でＷＬＢＩが所定回数なされたものと判断された後の処理を詳しく示すフローチャートである。
図６に示されるように、ステップＳ４０でチップ番号ｘに０が設定され、ステップＳ４１でチップ番号ｘが１だけインクリメントされる。そして、ステップＳ４２でチップ番号ｘのチップＤＵＴｘの不良ビット数Ａｎがフェイル解析メモリ１５へ取り込まれ、テスタ・プロセッサ３により前回のモニタ試験で得られた不良ビット数Ａn-1 より大きいか否か判断される。
【００４１】
ここで、不良ビット数Ａｎが不良ビット数Ａn-1 より大きい場合には、ステップＳ４４に進みデータＤＡＴＡ１（ｘ）が既に１であるか否か判断される。なお、このデータＤＡＴＡ１（ｘ）は上記と同様に、各チップにおいてＷＬＢＩにより不良ビットが発生したことを示すフラグの役割を有するものである。
また、ステップＳ４４でデータＤＡＴＡ１（ｘ）が既に１であると判断された場合はステップＳ４６へ進み、データＤＡＴＡ２（ｘ）が１とされる。一方、ステップＳ４４でデータＤＡＴＡ１（ｘ）が１でないと判断された場合はステップＳ４５へ進み、データＤＡＴＡ１（ｘ）が１とされる。なお、データＤＡＴＡ２（ｘ）は上記と同様に、各チップにおいてＷＬＢＩによるセル不良が２回以上発生したことを示すフラグの役割を有するものである。
【００４２】
次にステップＳ４３で、テスタ・プロセッサ３によりチップ番号ｘが同時測定可能なチップの最大数か否かが判断され、最大数でないと判断された場合にはステップＳ４１に戻る。一方、ステップＳ４３でチップ番号ｘが同時測定可能なチップの最大数であると判断された場合には、ステップＳ４７に進む。
ステップＳ４７ではチップ番号ｘに０が設定され、ステップＳ４８でチップ番号ｘが１だけインクリメントされる。そして、ステップＳ４９でデータＤＡＴＡ１（ｘ）が１か否か判断される。ここで、データＤＡＴＡ１（ｘ）が１でない場合はステップＳ５０へ進み、データＤＡＴＡ１（ｘ）が１である場合にはステップＳ５１へ進みデータＤＡＴＡ２（ｘ）が１か否か判断される。
【００４３】
さらに、ステップＳ５１でデータＤＡＴＡ２（ｘ）が１でないと判断された場合にはステップＳ５０へ進み、１であると判断された場合にはステップＳ５２へ進んでデータＤＡＴＡ１（ｘ）が０とされる。なおこれは、追加ＷＬＢＩによる不良ビット発生状況を再度モニタするための処理である。
そしてステップＳ５３では、データＴＷＬＢＩ（ｘ）が１とされステップＳ５０へ進む。ステップＳ５０では、チップ番号ｘが同時測定可能なチップの最大数か否かが判断され、最大数でないと判断された場合にはステップＳ４８に戻る。
【００４４】
一方、ステップＳ５０でチップ番号ｘが同時測定可能なチップの最大数であると判断された場合には、ステップＳ５４に進む。このようにして、試験対象である全てのチップの中で追加ＷＬＢＩの対象とするチップについて、データＴＷＬＢＩ（ｘ）が１とされる。
次に、ステップＳ５４ではチップ番号ｘに０が設定され、ステップＳ５５でチップ番号ｘが１だけインクリメントされる。そして、ステップＳ５６でデータＴＷＬＢＩ（ｘ）が１か否か判断される。ここで、データＴＷＬＢＩ（ｘ）が１である場合はステップＳ５７へ進み、データＴＷＬＢＩ（ｘ）が１でない場合にはステップＳ５８へ進む。ステップＳ５８ではフォーマットコントローラ１１によりチップＤＵＴｘが試験対象外とされ、データＮＴＷＬＢＩ（ｘ）が１とされる。
【００４５】
ステップＳ５７では、チップ番号ｘが同時測定可能なチップの最大数か否かが判断され、最大数でないと判断された場合にはステップＳ５５に戻る。一方、ステップＳ５７でチップ番号ｘが同時測定可能なチップの最大数であると判断された場合には、ステップＳ５９に進む。
そして、ステップＳ５９でデータＴＷＬＢＩ（ｘ）が１のものだけについて追加ＷＬＢＩが施され、ステップＳ６０で追加モニタ試験が行われる。
【００４６】
次に図７に示されたステップＳ６１では、チップ番号ｘに０が設定され、ステップＳ６２でチップ番号ｘが１だけインクリメントされる。そして、ステップＳ６３でデータＴＷＬＢＩ（ｘ）が１か否か判断される。ここで、データＴＷＬＢＩ（ｘ）が１でない場合はステップＳ６４へ進み、データＴＷＬＢＩ（ｘ）が１である場合にはステップＳ６５へ進む。
【００４７】
ステップＳ６５では、チップＤＵＴｘの不良ビット数Ａn+1 がフェイル解析メモリ１５へ取りこまれ、前回のモニタ試験で得られた不良ビット数Ａｎより大きいか否か判断される。
ここで、不良ビット数Ａn+1 が不良ビット数Ａｎより大きい場合には、ステップＳ６６に進みデータＤＡＴＡ１（ｘ）が１とされ、ステップＳ６４に進む。一方、チップＤＵＴｘの不良ビット数Ａn+1 が不良ビット数Ａｎより大きくない場合には、ステップＳ６７に進みデータＤＡＴＡ１（ｘ）が０とされ、ステップＳ６４に進む。即ち、ステップＳ６５ではステップＳ５９における追加ＷＬＢＩの結果として、不良ビット数が増加したか否かが判断され、再度不良ビットが発生していた場合にはステップＳ６６でデータＤＡＴＡ１（ｘ）が１とされる。
【００４８】
そして、ステップＳ６４ではチップ番号ｘが同時測定可能なチップの最大数か否かが判断され、最大数でないと判断された場合にはステップＳ６２に戻る。一方、ステップＳ６４でチップ番号ｘが同時測定可能なチップの最大数であると判断された場合には、ステップＳ６８に進む。
ステップＳ６８では、追加ＷＬＢＩを施すことが必要なチップが存在しているかどうかを確認するため、テスタ・プロセッサ３に内蔵されたＣＰＵによりデータＤＡＴＡ１（ｘ）が０より大きいか否かが判断される。ここで、データＤＡＴＡ１（ｘ）が０より大きくないと判断された場合にはステップＳ６９に進む。一方、データＤＡＴＡ１（ｘ）が０より大きいと判断されたチップについては、不良ビット数がいまだ増加傾向にあるため、ステップＳ７０で追加ＷＬＢＩをすでに規定回数施したか否か判断し、施した追加ＷＬＢＩの回数が規定回数に達していない場合にはステップＳ７２でさらに追加ＷＬＢＩが施される。
【００４９】
一方、ステップＳ７０で追加ＷＬＢＩが既に規定回数施されたと判断された場合には、ステップＳ７１で追加ＷＬＢＩの対象としたチップを不良と判断し、ステップＳ６９へ進む。なお、上記の規定回数の設定は、テスタ・プロセッサ３に内蔵されたＣＰＵへ読み込ませる試験プログラムを変更することにより任意に設定可能なものとされる。
【００５０】
次にステップＳ６９ではチップ番号ｘに０が設定され、ステップＳ７３でチップ番号ｘが１だけインクリメントされる。そして、試験対象外としていたチップを検索するため、ステップＳ７４でデータＮＴＷＬＢＩ（ｘ）が１か否か判断される。ここで、チップが試験対象外とされているためデータＮＴＷＬＢＩ（ｘ）が１である場合はステップＳ７６へ進み、データＮＴＷＬＢＩ（ｘ）が１でない場合にはステップＳ７５へ進む。ステップＳ７６ではチップＤＵＴｘを試験対象に復帰させ、ステップＳ７５に進む。
【００５１】
ステップＳ７５では、チップ番号ｘが同時測定可能なチップの最大数か否かが判断され、最大数でないと判断された場合にはステップＳ７３に戻る。一方、ステップＳ７５でチップ番号ｘが同時測定可能なチップの最大数であると判断された場合には、ステップＳ７７に進み交流（ＡＣ）試験が行われる。
ここで例えば、表１に示されたチップＤＵＴ６の場合については、表１に示されるようにＷＬＢＩを施す度に不良ビットの数が増加しているので、ステップＳ５３でデータＴＷＬＢＩ（ｘ）は１とされ、ステップＳ５９において追加ＷＬＢＩが施されることとなる。なお上記の試験方法においては、２回以上のＷＬＢＩにおいてそれぞれ不良ビットが生じているチップにのみ追加ＷＬＢＩが施される。
【００５２】
また、上記のような本発明の実施の形態に係る試験方法においては、追加ＷＬＢＩの対象とするチップを、デバイスの特性に応じて例えば最後に施したＷＬＢＩの結果セル不良が発生したチップだけとしたり、ＷＬＢＩによりセル不良が発生した全てのチップとすることなどが試験プログラムを変更することにより同様に実現できる。
【００５３】
またさらに、追加ＷＬＢＩを複数回行う試験方法も同様に考えられる。
以上のように、ＷＬＢＩを施す最低時間を定めた上で、各チップ毎に不良ビットの発生状況を逐次確認し、該最低時間のＷＬＢＩを施すことによっても不良ビットが新たに生じなければＷＬＢＩを終了すると共に、不良ビットが新たに生じた場合にはさらに追加ＷＬＢＩを施すこととすれば、各チップに適用するＷＬＢＩの時間を変更できる。即ち、ストレスをかけても劣化しないチップは短時間のＷＬＢＩを施すにとどめ、劣化しやすいチップはＷＬＢＩを十分な時間行うことにより、全体として効率のよいＷＬＢＩを行うことができる。
【００５４】
図８は本発明の実施の形態に係る半導体試験装置を用いたプログラミングシステムの構成を示す図である。図８に示されるように、該プログラミングシステムは図１に示された半導体試験装置１と、半導体試験装置１に含まれるテスタ・プロセッサ３に接続されたデータバス３３と、データバス３３に接続された冗長切断を行うためのレーザ装置２７とを備える。ここでレーザ装置２７は、データバス３３に接続されＣＰＵとディスクとを内蔵するレーザシステム２９と、レーザシステム２９に接続されたレーザヘッド３１とを含む。
【００５５】
次に、上記プログラミングシステムの動作について説明する。半導体試験装置１は、上記のようにウェーハ段階でのバーンイン（Wafer Level Burn-In 、以下「ＷＬＢＩ」とも略称する。）後のモニタ試験にて、チップの不良メモリセルのアドレスを得るが、このアドレス情報はモニタ試験終了後テスタ・プロセッサ３によってファイル化されデータバス３３を介してレーザシステム２９に転送される。
【００５６】
次に、モニタ試験が完了したチップがレーザ装置２７に装着され、レーザシステム２９は供給されたファイルデータを基にレーザヘッド３１を駆動する。
レーザヘッド３１は上記ファイルデータのアドレスを基に、ＷＬＢＩによって不良が発生したメモリセルを救済するためチップ内の必要なフューズをレーザ光を照射することにより切断する。
【００５７】
図９は図８に示されたプログラミングシステムにより不良メモリセルが救済されるデバイス２３の構成を示す図である。図９に示されるように、このデバイス２３はビット線４１と、ワード線３７と、冗長ビット線４３と、冗長ワード線３９と、ビット線４１やワード線３７をそれぞれ冗長ビット線４３や冗長ワード線３９に置換するためのフューズ回路３５とを含み、図中白丸はＷＬＢＩによって生じた不良メモリセルＦＢを示す。即ち、ＷＬＢＩによって生じた不良メモリセルＦＢが接続されたビット線やワード線が、冗長ビット線や冗長ワード線にそれぞれ置換される。
【００５８】
ここで、上記のようにレーザヘッド３１からレーザ光がフューズ回路３５に照射され、ビット線４１やワード線３７をそれぞれ冗長ビット線４３や冗長ワード線３９に置換するためのフューズが切断される。
このように、ＷＬＢＩを行うことにより発生した不良メモリセルＦＢを冗長回路により救済することとすれば、より信頼性の高い半導体記憶装置を得ることができる。
【００５９】
【発明の効果】
上述の如く、本発明によれば、不必要なバーンインをチップに施すことが回避されるため、バーンインの効率を向上させコストの低減を図ることができる。
また、本発明によれば、バーンイン追加手段は不良ビット数が経時的に増加しているチップについてのみさらに追加のバーンインを施すため、信頼性の高い半導体記憶装置を得ることができる。
【００６０】
さらに、不良アドレス記憶手段を備えることにより不良となっているメモリセルをパッケージ前に救済できるため、歩留まりを向上できる。
【図面の簡単な説明】
【図１】本発明の実施の形態に係る半導体試験装置の全体構成を示す図である。
【図２】図１に示されたプローブカードボードに試験対象のデバイスが装着された場合の構成を示す図である。
【図３】本発明の実施の形態に係る試験装置を用いた試験方法の概要を説明するフローチャートである。
【図４】図３に示された第０回目のモニタ試験において各チップの初期不良ビット数を取り込むための方法を詳しく示すフローチャートである。
【図５】図３に示された第１回目のモニタ試験後のデータ処理を詳しく示すフローチャートである。
【図６】図３に示された試験方法においてＷＬＢＩが所定回数なされたものと判断された後の処理を詳しく示すフローチャートである。
【図７】図６に示された処理の続きを示すフローチャートである。
【図８】本発明の実施の形態に係る半導体試験装置を用いたプログラミングシステムの構成を示す図である。
【図９】図８に示されたプログラミングシステムにより不良メモリセルが救済されるデバイスの構成を示す図である。
【符号の説明】
１  半導体試験装置
３  テスタ・プロセッサ
５  タイミングジェネレータ
７  アルゴリズムパターンジェネレータ
９  データセレクタ
１１  フォーマットコントローラ
１３  ピンカード
１５  フェイル解析メモリ
１７  プローブカードボード
１９  探針
２１  固定台
２３  デバイス
２５  パッド
２７  レーザ装置
２９  レーザシステム
３１  レーザヘッド
３３  データバス
３５  フューズ回路
３７  ワード線
３９  冗長ワード線
４１  ビット線
４３  冗長ビット線
ＦＢ  不良メモリセル
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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