(57)【特許請求の範囲】
【請求項１】
半導体基板上に単層または複数層の第１の半導体層を設ける工程、この第１の半導体層上に量子井戸層を設ける工程、この量子井戸層上に、合計膜厚が５００ｎｍ以下の単層または複数層の第２の半導体層を設ける工程、この第２の半導体層上にＳｉＯ膜またはＳｉＯＮ膜を設ける工程、少なくとも上記第２の半導体層から上記量子井戸層までの領域のＳｉピーク濃度値が１×１０19ｃｍ-3以下となるように、上記ＳｉＯ膜またはＳｉＯＮ膜上よりＳｉイオン注入を行う工程、およびイオン注入工程の後に、熱アニールを行い、膜厚方向における上記量子井戸層の１部または全部を無秩序化する工程を施すことを特徴とする半導体装置の製造方法。
【請求項２】
量子井戸層の少なくとも一部におけるＳｉ濃度値を１×１０18ｃｍ-3以上とすることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
熱アニール時の、ＳｉＯ膜またはＳｉＯＮ膜の膜厚を１００ｎｍ以上とすることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項４】
熱アニールを８００℃以上で行うことを特徴とする請求項１記載の半導体装置の製造方法。
【請求項５】
熱アニールを３０分以上行うことを特徴とする請求項１記載の半導体装置の製造方法。
【請求項６】
熱アニールを８００℃以上で、３０分以上行うことを特徴とする請求項１記載の半導体装置の製造方法。
【請求項７】
半導体基板上に単層または複数層の第１の半導体層を設ける工程、この第１の半導体層上に量子井戸層を設ける工程、この量子井戸層上に、合計膜厚が５００ｎｍ以下の単層または複数層の第２の半導体層を設ける工程、この第２の半導体層上にＳｉＯ膜またはＳｉＯＮ膜を設ける工程、上記ＳｉＯ膜またはＳｉＯＮ膜上よりＳｉイオン注入を行う工程、Ｓｉイオン注入後に、熱アニールを行い、膜厚方向における上記量子井戸層の１部または全部を無秩序化する工程、およびＳｉイオン注入後の、Ｓｉ濃度値が１×１０19ｃｍ-3より大きい値の領域を熱アニール後に除去する工程を施すことを特徴とする半導体装置の製造方法。
【請求項８】
第２の半導体層とＳｉＯ膜またはＳｉＯＮ膜との間に、第３の半導体層を設け、Ｓｉイオン注入後の、Ｓｉ濃度値が１×１０19ｃｍ-3より大きい値の領域を、上記第３の半導体層内に形成することを特徴とする請求項７記載の半導体装置の製造方法。
【請求項９】
量子井戸層の少なくとも一部におけるＳｉ濃度値を１×１０18ｃｍ-3以上とすることを特徴とする請求項７記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体装置の製造方法に関するものであり、特に量子井戸（ＭＱＷ：Ｍｕｌｔｉ  Ｑｕｍｔｕｍ  Ｗｅｌｌ）層を無秩序化する方法に関するものある。なお、ここで、無秩序化とはフォトルミネッセンス波長で３０ｎｍ以上のブルーシフトを起こす状態を指す。
【０００２】
【従来の技術】
図８は、例えば米国特許４，５９４，６０３号に示された、従来の半導体装置の製造方法におけるＭＱＷ層構造の無秩序化方法を示す図であり、イオン注入とアニールにより無秩序化をおこなうものである。図８（ａ）に示すように、ｐ型ＧａＡｓ基板１３上に、ｐ型ＧａＡｓバッファ層１４、ｐ型Ａｌ0.4Ｇａ0.6Ａｓ下クラッド層１５、アンドープ（ＡｌＡｓ１６／ＧａＡｓ１７）のＭＱＷ層１８、ｎ型Ａｌ0.4Ｇａ0.6Ａｓ上クラッド層１９、およびｎ型ＧａＡｓキャップ層２０を積層形成し、ＳｉＮマスク２１構造を通常のフォトリソグラフィでパターニング後、Ｓｉイオンを３７５ｋｅＶで１０14ｃｍ-2（ｃｍ-2：ａｔｏｍｓ／ｃｍ2）のドーズ量でイオン注入する。レジストを除去後、６７５℃で４時間のアニールを行い、図８（ｂ）に示すように、ＭＱＷ層の無秩序化領域１０を形成する。
【０００３】
また、図９は特開平６−５３６０４号公報に示されたＭＱＷ層構造の別の無秩序化方法を示す図であり、アニールにより無秩序化を行う方法である。図９（ａ）に示すように、ｎ型ＧａＡｓ基板上１にｎ型ＧａＡｓバッファ層２２、ｎ型Ｇａ0.5Ｉｎ0.5Ｐバッファ層２３、ｎ型Ａｌ0.5Ｉｎ0.5Ｐ下クラッド層２４、アンドープ（Ａｌ0.5Ｇａ0.5）0.5Ｉｎ0.5Ｐ光閉じ込め層２５、アンドープＧａ0.5Ｉｎ0.5Ｐの活性層２６、アンドープ（Ａｌ0.5Ｇａ0.5）0.5Ｉｎ0.5Ｐ光閉じ込め層２７、ｐ型Ａｌ0.5Ｉｎ0.5Ｐ上クラッド層２８、ｐ型Ｇａ0.5Ｉｎ0.5Ｐバッファ層２９、ｐ型ＧａＡｓコンタクト層３０を積層形成し、フォトリソグラフィによりレジストマスク８をパターニングする。その後、図９（ｂ）に示すように、レジスト８をマスクとしてｐ−ＧａＡｓコンタクト層３０をエッチングする。次に、図９（ｃ）に示すように、ＥＢ蒸着でＳｉ層３１を形成し、リフトオフでレジスト８とレジスト上のＳｉ層３１を除去した後、図９（ｄ）に示すように、ＳｉＯ2層３２を形成し、８５０℃でＳｉ層３１を熱拡散させ、無秩序化領域１０を形成する。このとき、Ｓｉ層３１のエッジとＧａＡｓコンタクト層３０のエッジ距離は１μｍより大きく、かつ光閉じ込め層２５と光閉じ込め層２７は表面から１μｍ以下になるように構成されており、Ｓｉ拡散距離は１μｍになるようにアニール時間を調整する。これにより、Ｓｉ拡散がＧａＡｓコンタクト層３０とＧａ0.5Ｉｎ0.5Ｐバッファ層２９との接合面に到達せずに無秩序化領域１０を形成できるため、ＧａＡｓコンタクト層３０とＧａ0.5Ｉｎ0.5Ｐバッファ層２９の接合面での格子不整合による転位の発生を少なくすることができる。
【０００４】
【発明が解決しようとする課題】
しかしながら、米国特許４，５９４，６０３号に示された従来方法では上クラッド層１９の厚さを５００ｎｍ〜２μｍとし、３７５ｋｅＶという高エネルギーでＳｉ注入を行っており、注入Ｓｉ濃度プロファイルはブロードとなるため注入したＳｉが析出しにくい。しかし、５００ｎｍ以下の薄い上クラッド層の場合は、１５０ｋｅＶ以下の低エネルギー注入を行うが、Ｓｉ濃度プロファイルが急峻となるため、注入したＳｉが析出し、結晶欠陥が発生することが予想される。このようなＳｉ原子が析出した結晶欠陥は光を吸収して熱を発生させるので、例えば半導体レーザ装置の導波路や窓構造に用いた場合、半導体レーザ装置の信頼性を低下させ、寿命を低下させるという問題がある。上記従来方法では上記結晶欠陥について考慮されていないため、高品質の半導体装置が得られないという問題点があった。
また、特開平６−５３６０４号公報で示された従来の方法では、ＧａＡｓコンタクト層３０とＧａ0.5Ｉｎ0.5Ｐバッファ層２９との接合面での転位発生を抑制するものであり、任意の層構造に適用することができないという問題点があった。
【０００５】
この発明は、上記のような問題点を解決するためになされたものであり、任意の層構造を有し、かつ上クラッド層の厚さが５００ｎｍ以下の場合にも、Ｓｉの析出した結晶欠陥が発生、あるいは残存することなく、かつ量子井戸層の無秩序化が可能となる方法を提供することを目的とする。
【０００６】
【課題を解決するための手段】
本発明の半導体装置の製造方法は、半導体基板上に単層または複数層の第１の半導体層を設ける工程、この第１の半導体層上に量子井戸層を設ける工程、この量子井戸層上に、合計膜厚が５００ｎｍ以下の単層または複数層の第２の半導体層を設ける工程、この第２の半導体層上にＳｉＯ膜またはＳｉＯＮ膜を設ける工程、少なくとも上記第２の半導体層から上記量子井戸層までの領域のＳｉピーク濃度値が１×１０19ｃｍ-3以下となるように、上記ＳｉＯ膜またはＳｉＯＮ膜上よりＳｉイオン注入を行う工程、およびイオン注入工程の後に、熱アニールを行い、膜厚方向における上記量子井戸層の１部または全部を無秩序化する工程を施すものである。
【０００７】
本発明の半導体装置の製造方法は、上記製造方法において、量子井戸層の少なくとも一部におけるＳｉ濃度値を１×１０18ｃｍ-3以上とするものである。
【０００８】
本発明の半導体装置の製造方法は、上記製造方法において、熱アニール時の、ＳｉＯ膜またはＳｉＯＮ膜の膜厚を１００ｎｍ以上とするものである。
【０００９】
本発明の半導体装置の製造方法は、上記製造方法において、熱アニールを８００℃以上で行うものである。
【００１０】
本発明の半導体装置の製造方法は、上記製造方法において、熱アニールを３０分以上行うものである。
【００１１】
本発明の半導体装置の製造方法は、上記製造方法において、熱アニールを８００℃以上で、３０分以上行うものである。
【００１２】
本発明の半導体装置の製造方法は、半導体基板上に単層または複数層の第１の半導体層を設ける工程、この第１の半導体層上に量子井戸層を設ける工程、この量子井戸層上に、合計膜厚が５００ｎｍ以下の単層または複数層の第２の半導体層を設ける工程、この第２の半導体層上にＳｉＯ膜またはＳｉＯＮ膜を設ける工程、上記ＳｉＯ膜またはＳｉＯＮ膜上よりＳｉイオン注入を行う工程、Ｓｉイオン注入後に、熱アニールを行い、膜厚方向における上記量子井戸層の１部または全部を無秩序化する工程、およびＳｉイオン注入後の、Ｓｉ濃度値が１×１０19ｃｍ-3より大きい値の領域を熱アニール後に除去する工程を施すものである。
【００１３】
本発明の半導体装置の製造方法は、上記製造方法において、第２の半導体層とＳｉＯ膜またはＳｉＯＮ膜との間に、第３の半導体層を設け、Ｓｉイオン注入後の、Ｓｉ濃度値が１×１０19ｃｍ-3より大きい値の領域を、上記第３の半導体層内に形成するものである。
【００１４】
本発明の半導体装置の製造方法は、上記製造方法において、量子井戸層の少なくとも一部におけるＳｉ濃度値を１×１０18ｃｍ-3以上とするものである。
【００１５】
【発明の実施の形態】
実施の形態１．
以下、本発明の実施の形態１を図を用いて説明する。
図１はこの発明の実施の形態１による２重量子井戸（ＤＱＷ：Ｄｏｕｂｌｅ  Ｑｕｍｔｕｍ  Ｗｅｌｌ）層構造の無秩序化方法を説明する図である。
まず、図１（ａ）に示すように、ｎタイプＧａＡｓ基板１（半導体基板）上に、厚さ３μｍのｎ−Ａｌ0.5Ｇａ0.5Ａｓ下クラッド層２（第１の半導体層）を形成し、この下クラッド層２の上に、厚さ１０ｎｍのＡｌ0.3Ｇａ0.7Ａｓガイド層３、厚さ１０ｎｍのＡｌ0.1Ｇａ0.9Ａｓウェル層４、厚さ１０ｎｍのＡｌ0.3Ｇａ0.7Ａｓバリア層５、厚さ１０ｎｍのＡｌ0.1Ｇａ0.9Ａｓウェル層４、厚さ１０ｎｍのＡｌ0.3Ｇａ0.7Ａｓガイド層３からなるＤＱＷ層１８０を形成し、さらに、このＤＱＷ層１８０上に、厚さ５０ｎｍのｐ−Ａｌ0.5Ｇａ0.5Ａｓ上クラッド層６（第２の半導体層）をＭＯＣＶＤ（Ｍｅｔａｌ  Ｏｒｇａｎｉｃ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ：有機金属化学気相蒸着）法を用いて形成する。
次に、図１（ｂ）に示すように、厚さ４５ｎｍのＳｉＯ膜７をスパッタ法により全面に形成し、レジスト８を塗布し、通常のフォトリソグラフィー技術用いてレジストのパターニングを行う。次に、Ｓｉイオン９を４０ｋｅＶ、０．７×１０14ｃｍ-2の条件で注入する。この場合の注入深さとＳｉ濃度を図２に表す。図２の横軸（注入深さ）は上クラッド層６表面からの距離を示し、破線と矢印で示したＤＱＷ層位置はＤＱＷ層の中央位置、即ちバリア層５の中央位置で、上クラッド層６表面から０．０７５μｍの位置に相当する。
その後、図１（ｃ）に示すように、レジスト８を除去後、８００℃、３０分の熱アニールを行い、無秩序化領域１０を形成する。最後にフッ酸でＳｉＯ膜７をエッチオフする。
【００１６】
このようにして得られた半導体装置は、図２に示すように、少なくとも上クラッド層６表面からＤＱＷ層までの領域内にあるＳｉピーク濃度値は１×１０19ｃｍ-3（ｃｍ-3：ａｔｏｍｓ／ｃｍ3）以下であり、かつＤＱＷ層位置のＳｉ濃度値は１×１０18ｃｍ-3以上の値を示しているので、ＤＱＷ層構造が無秩序化され、かつＳｉ原子が析出した結晶欠陥が発生しない効果がある。
【００１７】
本実施の形態により形成したＤＱＷ層構造の無秩序化後の透過電子顕微鏡像を従来方法で形成したものと比較した結果、従来方法では、上クラッド層６において、Ｓｉピーク濃度が１×１０19ｃｍ-3より大きい値となり、またＳｉピーク濃度が１×１０19ｃｍ-3より大きい値となる位置に黒い点状に見える結晶欠陥が多数存在したが、本実施の形態ではＤＱＷ構造は無秩序化されており、かつ上クラッド層内に結晶欠陥が発生しないことが確認された。
【００１８】
なお、本実施の形態において、少なくとも上クラッド層６表面からＤＱＷ層までの領域内にあるＳｉピーク濃度値が１×１０19ｃｍ-3以下であり、かつＤＱＷ層位置のＳｉ濃度値が１×１０18ｃｍ-3以上の値を示すようにＳｉイオンを注入する条件は、上記注入条件に限らず注入エネルギーに応じて注入量を適宜制御すればよい。表１は４０ｋｅＶのＳｉイオン９の各注入量に対して、上クラッド層６表面からの各深さにおけるＳｉ濃度をまとめたものである。
【００１９】
【表１】
0003741062.tif 000002
【００２０】
表１から、Ｓｉイオン９注入量として０．４〜０．７×１０14ｃｍ-2の範囲が深さ０．０７５μｍまでの領域に１×１０19ｃｍ-3より大きい値のＳｉ濃度領域が発生せず、かつ深さ０．０７５μｍのＤＱＷ位置のＳｉ濃度が１×１０18ｃｍ-3以上を満たすので、４０ｋｅＶの注入エネルギーの場合、上記範囲のＳｉイオン９注入量であれば同様の効果がある。
また、表２は本実施の形態において、８５ｋｅＶのＳｉイオンを行った場合の上クラッド層６表面からの各深さにおけるＳｉ濃度をＳｉイオン９の各注入量に対してまとめたものである。
【００２１】
【表２】
0003741062.tif 000003
【００２２】
表２から、Ｓｉイオン９注入量として０．２〜１．２×１０14ｃｍ-2の範囲が深さ０．０７５μｍまでの領域に１×１０19ｃｍ-3より大きい値のＳｉ濃度領域が発生せず、かつ深さ０．０７５μｍのＤＱＷ位置のＳｉ濃度が１×１０18ｃｍ-3以上を満たすので、８５ｋｅＶの注入エネルギーの場合、上記範囲のＳｉイオン９注入量であれば同様の効果がある。
【００２３】
また、本実施の形態において、アニ−ル温度とアニ−ル時間には相関があり、アニ−ル温度を増加させた場合、アニ−ル時間は短くすることができる。また、アニール時間を長くすれば、アニール温度は低くすることができる。
【００２４】
実施の形態２．
図３はこの発明の実施の形態２によるＤＱＷ層構造の無秩序化方法を説明する図である。
まず、図３（ａ）に示すように、ｎタイプＧａＡｓ基板１（半導体基板）上に、厚さ３μｍのｎ−Ａｌ0.5Ｇａ0.5Ａｓ下クラッド層２（第１の半導体層）を形成し、この下クラッド層２の上に、厚さ１０ｎｍのＡｌ0.3Ｇａ0.7Ａｓガイド層３、厚さ１０ｎｍのＡｌ0.1Ｇａ0.9Ａｓウェル層４、厚さ１０ｎｍのＡｌ0.3Ｇａ0.7Ａｓバリア層５、厚さ１０ｎｍのＡｌ0.1Ｇａ0.9Ａｓウェル層４、厚さ１０ｎｍのＡｌ0.3Ｇａ0.7Ａｓガイド層３からなるＤＱＷ層１８０を形成し、さらに、このＤＱＷ層１８０上に、厚さ１６０ｎｍのｐ−Ａｌ0.5Ｇａ0.5Ａｓ上クラッド層６（第２の半導体層）をＭＯＣＶＤ法を用いて形成する。
次に、図３（ｂ）に示すように、厚さ４５ｎｍのＳｉＯ膜７をスパッタ法により全面に形成し、レジスト８を塗布し、通常のフォトリソグラフィー技術用いてレジストのパターニングを行う。次に、Ｓｉイオン９を９５ｋｅＶ、０．５×１０14ｃｍ-2の条件で注入する。この場合の注入深さとＳｉ濃度を図４に表す。図４の注入深さは上クラッド層６表面からの距離を示し、破線と矢印で示したＤＱＷ層位置はバリア層５の中央位置で、上クラッド層６表面から０．１８５μｍの位置に相当する。
その後、図３（ｃ）に示すように、レジスト８を除去後、厚さ１５０ｎｍの積み足しＳｉＯ膜１１をスパッタで成膜し、合計膜厚を１９５ｎｍとする。その後、８００℃、３０分の熱アニールを行い、図３（ｄ）に示すように、無秩序化領域１０を形成する。最後にフッ酸でＳｉＯ膜７と積み足しＳｉＯ膜１１をエッチオフする。
【００２５】
このようにして得られた半導体装置は、図４に示すように、少なくとも上クラッド層６表面からＤＱＷ層までの領域内にあるＳｉピーク濃度値は１×１０19ｃｍ-3以下であり、かつＤＱＷ層位置のＳｉ濃度値は１×１０18ｃｍ-3より小さい値である。Ｓｉピーク濃度値が１×１０19ｃｍ-3以下であるので、Ｓｉ原子が析出した結晶欠陥が発生しない効果がある。一方、ＤＱＷ層位置のＳｉ濃度値は１×１０18ｃｍ-3より小さい値であるが、ＳｉＯ膜１１を積み足しており、空格子点の供給が増大し、無秩序化が促進されるので、８００℃、３０分の熱アニールによってＤＱＷ層構造が無秩序化される効果がある。
【００２６】
なお、本実施の形態において、Ｓｉイオンを注入する条件は上記注入条件に限らない。表３は９５ｋｅＶのＳｉイオン９の各注入量に対して、上クラッド層６表面からの各深さにおけるＳｉ濃度をまとめたものである。
【００２７】
【表３】
0003741062.tif 000004
【００２８】
表３から、Ｓｉイオン９注入量が１．４×１０14ｃｍ-2までは深さ０．１８５μｍまでの領域に１×１０19ｃｍ-3より大きい値のＳｉ濃度領域が発生しないので、９５ｋｅＶの注入エネルギーの場合、上記注入量以下のＳｉイオン９注入量でＳｉイオンを注入し、さらにＳｉＯ膜１１を積み足せば同様の効果がある。
【００２９】
また、上記実施の形態ではイオン注入後で、かつ熱アニール前にＳｉＯ膜１１を積み足し、ＳｉＯ膜の合計膜厚が１９５ｎｍとなるようにしたが、熱アニール時に合計１００ｎｍ以上の膜厚があれば、量子井戸層のＳｉ濃度値が１×１０18ｃｍ-3より小さい値であっても同様の効果がある。
【００３０】
実施の形態３．
本実施の形態３によるＤＱＷ層構造の無秩序化方法を図１を用いて説明する。
まず、図１（ａ）に示すように、ｎタイプＧａＡｓ基板１（半導体基板）上に、厚さ３μｍのｎ−Ａｌ0.5Ｇａ0.5Ａｓ下クラッド層２（第１の半導体層）を形成し、この下クラッド層２の上に、厚さ１０ｎｍのＡｌ0.3Ｇａ0.7Ａｓガイド層３、厚さ１０ｎｍのＡｌ0.1Ｇａ0.9Ａｓウェル層４、厚さ１０ｎｍのＡｌ0.3Ｇａ0.7Ａｓバリア層５、厚さ１０ｎｍのＡｌ0.1Ｇａ0.9Ａｓウェル層４、厚さ１０ｎｍのＡｌ0.3Ｇａ0.7Ａｓガイド層３からなるＤＱＷ層１８０を形成し、さらに、このＤＱＷ層１８０上に、厚さ１６０ｎｍのｐ−Ａｌ0.5Ｇａ0.5Ａｓ上クラッド層６（第２の半導体層）をＭＯＣＶＤ法を用いて形成する。
次に、図１（ｂ）に示すように、厚さ４５ｎｍのＳｉＯ膜７をスパッタ法により全面に形成し、レジスト８を塗布し、通常のフォトリソグラフィー技術用いてレジストのパターニングを行う。次に、Ｓｉイオン９を９５ｋｅＶ、０．５×１０14ｃｍ-2の条件で注入する。この場合の注入深さとＳｉ濃度は図４と同様である。
その後、図１（ｃ）に示すように、レジスト８を除去後、８２０℃、６０分の熱アニールを行い、無秩序化領域１０を形成する。最後にフッ酸でＳｉＯ膜７をエッチオフする。
【００３１】
このようにして得られた半導体装置は、図４に示すように、少なくとも上クラッド層６表面からＤＱＷ層までの領域内にあるＳｉピーク濃度値が１×１０19ｃｍ-3以下であり、かつＤＱＷ層位置のＳｉ濃度値は１×１０18ｃｍ-3より小さい値である。Ｓｉピーク濃度値が１×１０19ｃｍ-3以下であるので、Ｓｉ原子が析出した結晶欠陥が発生しない効果がある。また、ＤＱＷ層位置のＳｉ濃度値が１０18ｃｍ-3より小さい値であるが、本実施の形態では、アニールの温度を上げ、時間を長くして熱アニールを強化しており、無秩序化が促進されるので、ＤＱＷ層構造が無秩序化される効果がある。
【００３２】
なお、本実施の形態において、Ｓｉイオンを注入する条件は上記注入条件に限らない。注入条件は９５ｋｅＶの注入エネルギーの場合、実施の形態２と同様、Ｓｉイオン９注入量が１．４×１０14ｃｍ-2までは深さ０．１８５μｍまでの領域に１×１０19ｃｍ-3より大きい値のＳｉ濃度領域が発生しないので、上記注入量以下のＳｉイオン９注入量でＳｉイオンを注入し、さらにアニールの温度を上げ、時間を長くして熱アニールを強化すれば同様の効果がある。
【００３３】
また、本実施の形態において、アニ−ル温度は８２０℃、アニ−ル時間は６０分としたが、８００℃以上のアニール温度、または３０分以上のアニール時間のいずれかの条件で熱アニールを強化すれば、本実施の形態と同様の効果が得られる。
【００３４】
実施の形態４．
図５はこの発明の実施の形態４によるＤＱＷ層構造の無秩序化方法を説明する図である。
まず、図５（ａ）に示すように、ｎタイプＧａＡｓ基板１（半導体基板）上に、厚さ３μｍのｎ−Ａｌ0.5Ｇａ0.5Ａｓ下クラッド層２（第１の半導体層）を形成し、この下クラッド層２の上に、厚さ１０ｎｍのＡｌ0.3Ｇａ0.7Ａｓガイド層３、厚さ１０ｎｍのＡｌ0.1Ｇａ0.9Ａｓウェル層４、厚さ１０ｎｍのＡｌ0.3Ｇａ0.7Ａｓバリア層５、厚さ１０ｎｍのＡｌ0.1Ｇａ0.9Ａｓウェル層４、厚さ１０ｎｍのＡｌ0.3Ｇａ0.7Ａｓガイド層３からなるＤＱＷ層１８０を形成し、さらに、このＤＱＷ層１８０上に、厚さ５０ｎｍのｐ−Ａｌ0.5Ｇａ0.5Ａｓ上クラッド層６（第２の半導体層）をＭＯＣＶＤ法を用いて形成する。
次に、図５（ｂ）に示すように、厚さ１００ｎｍのｐ−ＧａＡｓキャップ層１２（第３の半導体層）をＭＯＣＶＤを用いて形成し、このＧａＡｓキャップ層１２上に、厚さ３５ｎｍのＳｉＯ膜７をスパッタ法により全面に形成し、レジスト８を塗布し、通常のフォトリソグラフィー技術用いてレジストのパターニングを行う。次に、Ｓｉイオン９を８５ｋｅＶ、２．２×１０14ｃｍ-2の条件で注入する。この場合の注入深さとＳｉ濃度を図６に表す。図６の注入深さはＧａＡｓキャップ層１２表面からの距離を示し、破線と矢印で示したＤＱＷ層位置はバリア層５の中央位置で、ＧａＡｓキャップ層１２表面から０．１７５μｍの位置に相当する。
その後、図５（ｃ）に示すように、レジスト８を除去後、８００℃、３０分の熱アニールを行い、無秩序化領域１０を形成する。最後にフッ酸でＳｉＯ膜７をエッチオフした後、ＧａＡｓキャップ層１２を酒石酸＋過酸化水素で除去する。
【００３５】
図６に示すように、本実施の形態においては、ＧａＡｓキャップ層１２内にあるＳｉピーク濃度値は１×１０19ｃｍ-3より大きい値であるが、少なくとも上クラッド層６表面からＤＱＷ層までの領域内のＳｉピーク濃度値は１×１０19ｃｍ-3以下であり、かつＤＱＷ層位置のＳｉ濃度値は１×１０18ｃｍ-3以上が達成されている。Ｓｉ濃度値が１×１０19ｃｍ-3より大きい値のＧａＡｓキャップ層１２は最終工程で除去されているので、上クラッド層６内に結晶欠陥が残存しない効果がある。また、ＤＱＷ層位置のＳｉ濃度値が１×１０18ｃｍ-3以上であるので、ＤＱＷ構造が無秩序化される効果がある。
【００３６】
なお、本実施の形態において、Ｓｉイオンを注入する条件は上記注入条件に限らない。表４はＧａＡｓキャップ層１２表面からの各深さにおけるＳｉ濃度を、８５ｋｅＶのＳｉイオン９の各注入量に対してまとめたものである。
【００３７】
【表４】
0003741062.tif 000005
【００３８】
表４から、Ｓｉイオン９注入量として０．８〜２．２×１０14ｃｍ-2の範囲では、深さ０〜０．１００μｍまでのＧａＡｓキャップ層１２に１×１０19ｃｍ-3より大きい値のＳｉ濃度領域が発生するが、深さ０．１００〜０．１７５μｍまでの領域には１×１０19ｃｍ-3より大きい値のＳｉ濃度領域が発生せず、かつ深さ０．１７５μｍのＤＱＷ位置のＳｉ濃度が１×１０18ｃｍ-3以上を満たすので、８５ｋｅＶの注入エネルギーの場合、上記範囲のＳｉイオン９注入量でＳｉイオンを注入し、さらにＳｉ濃度値が１×１０19ｃｍ-3より大きい値のＧａＡｓキャップ層１２は最終工程で除去すれば同様の効果がある。
【００３９】
実施の形態５．
本実施の形態５によるＤＱＷ層構造の無秩序化方法を図１を用いて説明する。
まず、図１（ａ）に示すように、ｎタイプＧａＡｓ基板１（半導体基板）上に、厚さ３μｍのｎ−Ａｌ0.5Ｇａ0.5Ａｓ下クラッド層２（第１の半導体層）を形成し、この下クラッド層２の上に、厚さ１０ｎｍのＡｌ0.3Ｇａ0.7Ａｓガイド層３、厚さ１０ｎｍのＡｌ0.1Ｇａ0.9Ａｓウェル層４、厚さ１０ｎｍのＡｌ0.3Ｇａ0.7Ａｓバリア層５、厚さ１０ｎｍのＡｌ0.1Ｇａ0.9Ａｓウェル層４、厚さ１０ｎｍのＡｌ0.3Ｇａ0.7Ａｓガイド層３からなるＤＱＷ層１８０を形成し、さらに、このＤＱＷ層１８０上に、厚さ５０ｎｍのｐ−Ａｌ0.5Ｇａ0.5Ａｓ上クラッド層６（第２の半導体層）をＭＯＣＶＤ法を用いて形成する。
次に、図１（ｂ）に示すように、厚さ１３５ｎｍのＳｉＯ膜７をスパッタ法により全面に形成し、レジスト８を塗布し、通常のフォトリソグラフィー技術用いてレジストのパターニングを行う。次に、Ｓｉイオン９を８５ｋｅＶ、２．２×１０14ｃｍ-2の条件で注入する。この場合の注入深さとＳｉ濃度を図７に表す。図７の横軸（注入深さ）は上クラッド層６表面からの距離を示し、破線と矢印で示したＤＱＷ層位置はバリア層５の中央位置で、上クラッド層６表面から０．０７５μｍの位置に相当する。なお、図７には示されていないが、深さ０〜０．１３５μｍまでのＳｉＯ膜７には１×１０19ｃｍ-3より大きい値のＳｉ濃度領域が発生している。
その後、図１（ｃ）に示すように、レジスト８を除去後、８００℃、３０分の熱アニールを行い、無秩序化領域１０を形成する。最後にフッ酸でＳｉＯ膜７をエッチオフする。
【００４０】
このようにして得られた半導体装置は、深さ０〜０．１３５μｍまでのＳｉＯ膜７に１×１０19ｃｍ-3より大きい値のＳｉ濃度領域が発生するが、このＳｉＯ膜７は最終工程で除去されるため、図７に示すように、上クラッド層６内にあるＳｉピーク濃度値は１×１０19ｃｍ-3以下であり、かつＤＱＷ層位置のＳｉ濃度値は１×１０18ｃｍ-3以上の値を示しているので、ＤＱＷ層構造が無秩序化され、かつＳｉ原子が析出した結晶欠陥が発生しない効果がある。
【００４１】
なお、本実施の形態において、Ｓｉイオンを注入する条件は上記注入条件に限らない。表５は８５ｋｅＶのＳｉイオン９の各注入量に対して、上クラッド層６表面からの各深さにおけるＳｉ濃度をまとめたものである。
【００４２】
【表５】
0003741062.tif 000006
【００４３】
表５から、Ｓｉイオン９注入量として０．８〜２．２×１０14ｃｍ-2の範囲では、深さ０．０７５μｍまでの領域に１×１０19ｃｍ-3より大きい値のＳｉ濃度領域が発生せず、かつ深さ０．０７５μｍのＤＱＷ層位置のＳｉ濃度が１×１０18ｃｍ-3以上を満たすので、８５ｋｅＶの注入エネルギーの場合、上記範囲のＳｉイオン９注入量であれば同様の効果がある。
【００４４】
なお、上記各実施の形態では、ＤＱＷ層構造の無秩序化方法について示したが、従来と同じＭＱＷ層構造のものに対しても同様の無秩序化方法が有効である。
【００４５】
また、上記各実施の形態では、下クラッド層（第１の半導体層）２、および上クラッド層（第２の半導体層）６は単層のものを示したが、複数の層で構成されるものであってもよい。
【００４６】
また、上記各実施の形態では、上クラッド層（第２の半導体層）６上にＳｉＯ膜７を形成するものを示したが、ＳｉＯ膜７の代わりにＳｉＯＮ膜を設けてもよい。
【００４７】
また、上記各実施の形態では、ＤＱＷ層の中央位置のＳｉ濃度値が１×１０18ｃｍ-3以上を満たすようにして、ＤＱＷ層構造を無秩序化するようにしたが、膜厚方向におけるＤＱＷ層の全部、あるいはＤＱＷ層の別の位置におけるＳｉ濃度値が１×１０18ｃｍ-3以上を満たすようにして、膜厚方向におけるＤＱＷ層の全部、あるいは一部を無秩序化するようにしても良い。
【００４８】
【発明の効果】
以上のように、本発明の半導体装置の製造方法は、半導体基板上に単層または複数層の第１の半導体層を設ける工程、この第１の半導体層上に量子井戸層を設ける工程、この量子井戸層上に、合計膜厚が５００ｎｍ以下の単層または複数層の第２の半導体層を設ける工程、この第２の半導体層上にＳｉＯ膜またはＳｉＯＮ膜を設ける工程、少なくとも上記第２の半導体層から上記量子井戸層までの領域のＳｉピーク濃度値が１×１０19ｃｍ-3以下となるように、上記ＳｉＯ膜またはＳｉＯＮ膜上よりＳｉイオン注入を行う工程、およびイオン注入工程の後に、熱アニールを行い、膜厚方向における上記量子井戸層の１部または全部を無秩序化する工程を施すので、Ｓｉ原子が析出する結晶欠陥の発生が抑制できる効果がある。また、本発明の半導体装置を半導体レーザ装置の導波路や窓構造に用いると、光を吸収する結晶欠陥がほとんどないのでレーザ装置の信頼性が向上し、寿命を向上させることができる。
【００４９】
本発明の半導体装置の製造方法は、上記製造方法において、量子井戸層の少なくとも一部におけるＳｉ濃度値を１×１０18ｃｍ-3以上とするので、量子井戸層構造が無秩序化される効果がある。
【００５０】
本発明の半導体装置の製造方法は、上記製造方法において、熱アニール時の、ＳｉＯ膜またはＳｉＯＮ膜の膜厚を１００ｎｍ以上とするので、量子井戸層構造が無秩序化される効果がある。
【００５１】
本発明の半導体装置の製造方法は、上記製造方法において、熱アニールを８００℃以上で行うので、量子井戸層構造が無秩序化される効果がある。
【００５２】
本発明の半導体装置の製造方法は、上記製造方法において、熱アニールを３０分以上行うので、量子井戸層構造が無秩序化される効果がある。
【００５３】
本発明の半導体装置の製造方法は、上記製造方法において、熱アニールを８００℃以上で、３０分以上行うので、量子井戸層構造が無秩序化される効果がある。
【００５４】
本発明の半導体装置の製造方法は、半導体基板上に単層または複数層の第１の半導体層を設ける工程、この第１の半導体層上に量子井戸層を設ける工程、この量子井戸層上に、合計膜厚が５００ｎｍ以下の単層または複数層の第２の半導体層を設ける工程、この第２の半導体層上にＳｉＯ膜またはＳｉＯＮ膜を設ける工程、上記ＳｉＯ膜またはＳｉＯＮ膜上よりＳｉイオン注入を行う工程、Ｓｉイオン注入後に、熱アニールを行い、膜厚方向における上記量子井戸層の１部または全部を無秩序化する工程、およびＳｉイオン注入後の、Ｓｉ濃度値が１×１０19ｃｍ-3より大きい値の領域を熱アニール後に除去する工程を施すので、Ｓｉ原子が析出する結晶欠陥の発生が抑制できる効果がある。また、本発明の半導体装置を半導体レーザ装置の導波路や窓構造に用いると、光を吸収する結晶欠陥がほとんどないのでレーザ装置の信頼性が向上し、寿命を向上させることができる。
【００５５】
本発明の半導体装置の製造方法は、上記製造方法において、第２の半導体層とＳｉＯ膜またはＳｉＯＮ膜との間に、第３の半導体層を設け、Ｓｉイオン注入後の、Ｓｉ濃度値が１×１０19ｃｍ-3より大きい値の領域を、上記第３の半導体層内に形成するので、容易にＳｉ濃度値が１×１０19ｃｍ-3より大きい値の領域を熱アニール後に除去することができ、Ｓｉ原子が析出する結晶欠陥の発生が抑制できる効果がある。
【００５６】
本発明の半導体装置の製造方法は、上記製造方法において、量子井戸層の少なくとも一部におけるＳｉ濃度値を１×１０18ｃｍ-3以上とするので、量子井戸層構造が無秩序化される効果がある。
【図面の簡単な説明】
【図１】  この発明の実施の形態１および実施の形態３および実施の形態５によるＤＱＷ層構造の無秩序化方法を示す図である。
【図２】  実施の形態１のＳｉイオン注入深さとＳｉ濃度の関係を示す図である。
【図３】  この発明の実施の形態２によるＤＱＷ層構造の無秩序化方法を示す図である。
【図４】  実施の形態２および実施の形態３のＳｉイオン注入深さとＳｉ濃度の関係を示す図である。
【図５】  この発明の実施の形態４によるＤＱＷ層構造の無秩序化方法を示す図である。
【図６】  実施の形態４のＳｉイオン注入深さとＳｉ濃度の関係を示す図である。
【図７】  実施の形態５のＳｉイオン注入深さとＳｉ濃度の関係を示す図である。
【図８】  従来の無秩序化方法を示す図である。
【図９】  従来の他の無秩序化方法を示す図である。
【符号の説明】
１  ｎ−ＧａＡｓ基板、２  ｎ−Ａｌ0.5Ｇａ0.5Ａｓ下クラッド層（第１の半導体層）、３  Ａｌ0.3Ｇａ0.7Ａｓガイド層、４  Ａｌ0.1Ｇａ0.9Ａｓウェル層、５  Ａｌ0.3Ｇａ0.7Ａｓバリア層、６  ｐ−Ａｌ0.5Ｇａ0.5Ａｓ上クラッド層（第２の半導体層）、７  ＳｉＯ膜、８  レジスト、９  Ｓｉイオン、１０  無秩序化領域、１１  積み足しＳｉＯ膜、１２  ｐ−ＧａＡｓキャップ層（第３の半導体層）、１３  ｐ型ＧａＡｓ基板、１４  ｐ型ＧａＡｓバッファ層、１５  ｐ型Ａｌ0.4Ｇａ0.6Ａｓ下クラッド層、１６  アンドープＡｌＡｓ、１７  アンドープＧａＡｓ、１８  ＭＱＷ層、１８０  ＤＱＷ層、１９  ｎ型Ａｌ0.4Ｇａ0.6Ａｓ上クラッド層、２０  ｎ型ＧａＡｓキャップ層、２１  ＳｉＮマスク、２２  ｎ型ＧａＡｓバッファ層、２３  ｎ型Ｇａ0.5Ｉｎ0.5Ｐバッファ層、２４  ｎ型Ａｌ0.5Ｉｎ0.5Ｐ下クラッド層、２５  アンドープ（Ａｌ0.5Ｇａ0.5）0.5Ｉｎ0.5Ｐ光閉じ込め、２６  アンドープＧａ0.5Ｉｎ0.5Ｐの活性層、２７  アンドープ（Ａｌ0.5Ｇａ0.5）0.5Ｉｎ0.5Ｐ光閉じ込め、２８  ｐ型Ａｌ0.5Ｉｎ0.5Ｐ上クラッド層、２９  ｐ型Ｇａ0.5Ｉｎ0.5Ｐバッファ層、３０  ｐ型ＧａＡｓコンタクト層、３１  Ｓｉ層、３２  ＳｉＯ2層。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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