(57)【特許請求の範囲】
【請求項１】
入力端子と、出力端子とを備え、前記出力端子におけるデータ状態が前記入力端子におけるデータ状態に依存するフロースルーモードと、さらに前記出力端子におけるデータ状態が保存されるラッチモードとで動作するラッチ；および
第１の電圧源と第２の電圧源との間に接続された、第１のトランジスタ、第２のトランジスタおよびトランジスタネットワークの直列結合回路であって、前記トランジスタネットワークは当該ネットワークへの論理入力を受信するための複数の入力端子を有し、前記第１のトランジスタは前記第１の電圧源に接続された第１の導電端子と、前記第２のトランジスタと前記トランジスタネットワークとの直列結合に接続された第２の導電端子とを有する、前記直列結合回路；を具備し、
前記ラッチの前記入力端子は、前記第１のトランジスタの前記第２の導電端子において前記直列結合回路に接続され；
前記第１および第２のトランジスタは前記ラッチが前記フロースルーモードで動作している場合クローズして前記トランジスタネットワークに電力を供給し、前記ネットワークが論理入力に基づいて論理動作を実行することを可能とし、さらに
前記第１および第２のトランジスタは、前記ラッチが前記ラッチモードで動作している場合前記トランジスタネットワークへの電力の供給を無効とするためにオープンしている、回路。
【請求項２】
前記第１の電圧源の電圧は本回路の電源電圧であり、前記第２の電圧源の電圧は本回路の接地電位である、請求項１に記載の回路。
【請求項３】
当該回路への前記論理入力信号は、前記ネットワーク中のトランジスタのゲートに印加され、さらに前記ネットワークは前記入力信号の状態に対するブール演算が第１の結果を有する場合導通し、かつ該ネットワークは前記入力信号の状態に対する前記ブール演算が前記第１の結果とは相違する第２の結果を有する場合導通しないものである、請求項１に記載の回路。
【請求項４】
前記ラッチは第１の反転回路と第２の反転回路を備え；
前記ラッチの前記入力端子は前記第１の反転回路の入力端子に結合され；
前記第１の反転回路の出力端子は前記第２の反転回路の入力端子に結合され；更に
前記スイッチ回路は更に、前記ラッチがラッチモードで動作している場合前記第２の反転回路から前記第１の反転回路の前記入力端子に出力電圧を印加する手段を備えている；請求項１に記載の回路。
【請求項５】
前記第１の反転回路はインバータである、請求項４に記載の回路。
【請求項６】
前記第２の反転回路はインバータである、請求項５に記載の回路。
【請求項７】
前記第２の反転回路は３状態バッファである、請求項４に記載の回路。
【発明の詳細な説明】
技術分野
本発明はデジタル論理回路に関し、さらに特定すると、レベル感度が高くかつラッチ出力を有する論理回路に関する。
背景技術
ＮＡＮＤゲートおよびＮＯＲゲートのような論理ゲートは、入力信号の状態の論理的な結合を示す出力信号を生成するものとして周知である。論理ゲートを実現するために多くの方法が知られている。疑似ｎＭＯＳによるこのような論理ゲートは、その実現の一例である。図１は、ＣＭＯＳ工程を使用して製造することができる従来の疑似ｎＭＯＳ論理ゲート１００のブロック図である。論理ゲート１００は、複数の２値入力信号Ｘ１〜ＸＮを受信し、入力信号Ｘ１〜ＸＮの状態の論理的結合を示す２値出力信号Ｚを形成する。論理ゲート１００は、プルアップ素子として動作する電流源１２０とプルダウンネットワーク１１０（一般的にはｎチャンネルＭＯＳＦＥＴで構成される）を含む。電流源１２０は一般的には、ｐチャンネルＭＯＳＦＥＴを用いて形成され、そのソースは電源電圧ＶＤＤに、ドレインは論理ゲート１００の出力端子１３０にさらにそのゲートは基準電圧ＶＳＳ（接地電位）に接続されている。プルダウンネットワーク１１０は、入力信号Ｘ１〜ＸＮの所望の論理結合状態が“偽”即ち２値の“０”である場合、プルダウンネットワーク１１０が出力端子１３０を基準電圧ＶＳＳに短絡するように構成されている。これにより、出力信号Ｚは２値の“０”即ち“偽”に引き下げられる。入力状態の所望の論理結合が“真”即ち２値の“１”である場合、プルダウンネットワーク１１０を通るどの完全なバスも電流を通さず；さらに電流源１２０は出力信号Ｚを２値の“１”即ち“真”に引き上げる。
疑似ｎＭＯＳ論理ゲート１００の利点は、複雑な論理機能が望まれる場合でも、比較的単純で簡単なトランジスタネットワーク１１０が出力信号Ｚをプルダウンすることができる点である。疑似ｎＭＯＳ論理ゲート１００の欠点は、出力信号Ｚが２値の“０”で安定している場合に、プルダウンネットワーク１１０を介して流れる電流による電力消費である。この電流によって、疑似ｎＭＯＳ論理ゲートは一般にのＣＭＯＳゲートよりも多くの電力を消費し、従って適正な電力が確実に供給されるように特別の注意が必要である。この定常的な電力消費によって、疑似ｎＭＯＳ論理ゲートは、低電力回路に適さないものとなっている。
疑似ｎＭＯＳ論理ゲート１００のその他の欠点は、２値の“０”での出力信号Ｚが基準電位ＶＳＳより高いこと；および疑似ｎＭＯＳ論理ゲート１００の出力がＣＭＯＳゲートの入力に接続されていると、入力が変化しない場合であっても、２値“０”状態の電圧レベルによりＣＭＯＳゲートが電力を消費することである。ＣＭＯＳゲートは通常、入力がスイッチする場合のみ電力を消費するので、入力が安定している場合での電力の消費は想定されておらずかつ望ましくない。これは、疑似ｎＭＯＳ論理ゲートとＣＭＯＳ回路の混合を思い止まらせる。
ラッチは、別のタイプの周知のデジタル回路である。図２は、レベル感度が高いラッチ２００のブロック図を示す。ラッチ２００は、スイッチ２４０および２７０、インバータ２５０および２６０から構成され、２つのモード、フロースルーモードおよびラッチモード、で動作する。フロースルーモードでは、スイッチ２４０はクローズされ（即ち、導通し）、スイッチ２７０はオープンしている（即ち、導通しない）ので、入力データ信号Ｄはインバータ２５０の入力ノード２８２に印加される。フロースルーモードでは、インバータ２５０からの
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は入力データ信号Ｄの論理的な相補形であり、インバータ２６０からの出力信号Ｑは入力信号Ｄと同じ２値状態を有している。ラッチモードでは、データスイッチ２４０がオープンして、入力信号Ｄをノード２８２から切り離し、データスイッチ２７０がクローズしてノード２８４をノード２８２に短絡される。ラッチモードでは、
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はラッチ２００がラッチモードに入った時の論理状態を保持する。通常、スイッチ２４０と２７０は、イネーブル信号によって制御される送信ゲートである。イネーブル信号が２値状態の一方である場合、ラッチ２００はフロースルーモードであり；さらにイネーブル信号が２値状態の他方である場合、ラッチ２００はラッチモードにある。
発明の要約
本発明の一観点によれば、一個の回路が論理ゲートとレベル感度が高いラッチを結合する。このラッチでは、ラッチの動作モードを制御する信号によって、論理ゲートへの電力がイネーブルとされ、さらにディスエーブルとされる。従って、ラッチがＣＭＯＳ互換の電圧レベルを有する出力信号を保持している間、論理ゲートをディスエーブルとして電力の消費を防ぐ。一実施形態では、論理ゲートは、１個のイネーブルを有する電流源を備えた疑似ｎＭＯＳ論理ゲートである。フロースルーモードの場合、論理ゲートの電流源はイネーブルとされ；更に論理ゲートは入力信号の論理的な結合である出力信号を有する。ラッチは論理ゲートからの出力信号を反転する。ラッチモードの場合、電流源はディスエーブルとされ、さらにラッチはＣＭＯＳレベルの出力信号を維持する。ディスエーブル（またはターンオフ）とされた電流源はラッチの出力信号に影響しないが、この回路はフロースルーモードにおいてのみ定常電力を消費するため、電力の消費が減少する。ラッチモードでは、一旦内部回路ノードが安定化すると電力消費は停止する。これにより、論理ゲートの元の速度を保ちながら、消費される全電流量を減少させることができる。ラッチされた出力信号は更に完全にＣＭＯＳ互換であり、殆ど電源または基準電圧レベル（ＶＤＤまたはＶＳＳ）である。これにより、安定状態において、ＣＭＯＳ論理ゲートに静的な電力消費を引き起こすことなく、出力信号を標準のＣＭＯＳ論理ゲートに直接接続することが可能となる。
【図面の簡単な説明】
図１は、従来の疑似ｎＭＯＳ論理ゲートのブロック図である。
図２は、従来のレベル感度が高いラッチのブロック図である。
図３は、本発明の実施形態に基づく、結合された論理ゲートとラッチのブロック図である。
図４は、図３に示す回路のＣＭＯＳ実施形態の配線図である。
図５および図６は、出力信号が変化した場合に図４の回路において発生した波形を示す。
図７および８は、本発明に基づくゲート／ラッチ回路のその他の実施形態のブロック図である。
図９は、本発明に基づく、結合された論理ゲートおよびラッチのその他の実施形態の回路図である。
異なる図において同じ参照記号を使用する場合は、類似のまたは同一の構成要素を示す。
実施形態
本発明の一観点によれば、結合されたゲートおよびラッチ（同様にここではゲート／ラッチと称する）は、静的電力消費を減少し、速度を向上しかつＣＭＯＳ互換の出力信号を形成するために、論理ゲートにラッチ機能を組み込む。このゲート／ラッチ回路は、出力信号が入力信号の状態に依存するフロースルーモードで動作し、かつ出力信号を低電力消費の安定状態に保つラッチモードで動作する。ラッチモードで動作している間は、入力信号は出力信号を妨害することなく変化することができ、更に出力信号は完全にＣＭＯＳ互換である。
図３は、本発明の実施形態に基づくゲート／ラッチ３００のブロック図である。ゲート／ラッチ３００は、プルダウンネットワーク３１０およびラッチ３３０の入力端子に結合された電流源３２０を含む。スイッチ３４１、３４２および３７０はゲート／ラッチ３００に対して動作モードを選択する。スイッチ３４１と３４２は、共にクローズし（導通）かつオープンする（導通を停止する）ために“連結”されている。スイッチ３７０はスイッチ３４１と３４２がクローズされた場合オープンし、スイッチ３４１と３４２がオープンした場合、クローズする。
スイッチ３４１と３４２がクローズし、スイッチ３７０がオープンすると、ゲート／ラッチ３００はフロースルーモードで動作する。スイッチ３４１は電流源３２０をラッチ３３０のインバータ３５０の入力ノード３８２に接続する。スイッチ３４２は、プルダウンネットワーク３１０をノード３８２に接続し、かつスイッチ３７０はラッチ３３０中のインバータ３６０をノード３８２から切り離す。フロースルーモードでは、ゲート／ラッチ３００は、入力信号Ｘ１〜ＸＮの状態の所望の論理結合の結果を示す出力信号Ｚを生成する。この所望の論理結合は、ブール機能の何れかである。プルダウンネットワーク３１０は、信号Ｘ１〜ＸＮの状態上での所望のブール演算の結果が“真”即ち“１”の場合、ノード３８２を（スイッチ３４２を介して）基準電圧ＶＳＳに接続する事によって、かつその結果が“偽”即ち“０”である場合基準電圧ＶＳＳからノード３８２を切り離すことによって、所望のブール演算の相補機能を実行する。この様にして、フロースルーモードでは、プルダウンネットワーク３１０は所望のブール演算結果が真の場合ノード３８２の電圧を２値の“０”に向かって引っ張り；かつ所望のブール演算結果が偽の場合は電流源３２０はノード３８２の電圧を２値の“１”に向かって引っ張る。インバータ３５０は、入力ノード３８２の電圧に相補であり、そのため所望の論理結合に一致する出力信号Ｚを生成する。
インバータ３６０からの出力電圧は信号Ｚに相補的であり、かつノード３８２における電圧と同じ２値状態である。本発明のその他の実施形態では、プルダウンネットワーク３１０は、（反転されているよりもむしろ）正しい極性で所望のブール演算を実行し、ノード３８２またはインバータ３６０の何れかからの
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は所望の出力信号である。インバータ３６０からの出力信号を用いることの欠点は、２個のインバータ３５０と３６０による伝搬遅延であり、これにより出力信号の生成が遅れる。ノード３８２の電圧はインバータ３５０または３６０を介した遅延の影響を受けないが、しかしフロースルーモードでは、２値状態の“０”の場合、プルダウンネットワーク３１０中の抵抗がノード３８２における電圧を基準電圧ＶＳＳ以上とする。
ゲート／ラッチ３００は、スイッチ３４１および３４２がオープンでスイッチ３７０がクローズの場合、ラッチモードで動作する。スイッチ３４１と３４２は、ノード３８２を電流源３２０とプルダウンネットワーク３１０から切り離し、スイッチ３７０はインバータ３６０の出力端子をノード３８２に接続する。ラッチモードでは、電流源３２０またはプルダウンネットワーク３１０を介して電流が流れない。これは、電流源３２０またはプルダウンネットワーク３１０が電圧ＶＤＤとＶＳＳ間で連続して接続されていないためである。ノード３８２は電流源３２０とプルダウンネットワーク３１０とから分離されており、インバータ３６０がノード３８２の電圧を制御することを可能とする。この結果、正のフィードバックが生じ、ゲート／ラッチ３００が最初にラッチモードに入った時に
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が持っていた電圧レベルに従って、
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をセットする。
図４は、ラッチされた出力を有する‘２−１ＡＮＤ−ＯＲ’ゲートを構成するＣＭＯＳゲート／ラッチ４００を示す。ゲート／ラッチ４００は、論理的関係‘Ｚ＝（Ａ１  ＡＮＤ  Ａ２）ＯＲ  Ｂ１’に基づいて、入力信号Ａ１、Ａ２およびＢ１から出力信号Ｚを生成する。ゲート／ラッチ４００は、ゲート／ラッチ３００について記載したものに相当する構成要素を含んでいる。ゲート／ラッチ４００において、プルダウンネットワーク３１０は、‘２−１  ＡＮＤ−ＯＲ−ＩＮＶＥＲＴ’機能をｎチャンネルトランジスタ４１１〜４１３を用いて実行する。入力信号Ａ１およびＡ２は、ノード４１５と基準電圧ＶＳＳ間に直列に接続されたトランジスタ４１１と４１２のゲートに印加される。従って、トランジスタ４１１と４１２は、入力信号Ａ１とＡ２が両方とも２値の“１”状態である場合導通する。入力信号Ｂ１は、トランジスタ４１３のゲートに印加される。このトランジスタ４１３は、ノード４１５と基準電圧ＶＳＳ間に接続され、かつトランジスタ４１１と４１２に並列である。トランジスタ４１３は、入力信号Ｂ１が２値の“１”状態にある場合、導通する。従って、ネットワーク３１０は、信号Ａ１とＡ２が共に２値の“１”の場合、または信号Ｂ１が２値の“１”の場合に導通する。トランジスタ４１１〜４１３は、印加された入力信号に依存して、‘ＮＡＮＤ’、‘ＮＯＲ’、‘ＡＮＤ−ＯＲ−ＩＮＶＥＲＴ’、および‘ＯＲ−ＡＮＤ  ＩＮＶＥＲＴ’を実行する。例えば、信号Ｂ１が２値の０に固定されていると、ゲート／ラッチ４００は、信号Ａ１とＡ２の論理ＡＮＤを実行する。本発明の他の実施形態では、更に複雑なあるいはより簡単なプルダウンネットワークを、更に多くのあるいは少ない入力信号とトランジスタを有するその他の論理演算のために、使用することができる。
ｎチャンネルＭＯＳトランジスタ４４２は、スイッチ３４２を構成し、さらにＰチャンネルトランジスタ４４１はスイッチ３４１と電流源３２０の両者を構成する。トランジスタ４４１の大きさは、プルアップ電流の大きさを決定し、かつプルダウンネットワーク３１０を形成するトランジスタ４１１から４１３の大きさに従って選択される。ｐチャンネルトランジスタ４７１とｎチャンネルトランジスタ４７２を含むパスゲートはスイッチ３７０を形成する。各インバータ３５０と３６０は、通常のＣＭＯＳインバータであり、ｐチャンネルトランジスタ４５１または４６１および電源電圧ＶＤＤと基準電圧ＶＳＳ間に直列に接続されたｎチャンネルトランジスタ４５２または４６２を含んでいる。
イネーブル信号Ｅは、ゲート／ラッチ４００がフロースルーモードままたはラッチモードの何方で動作するかを制御する。ゲート／ラッチ４００において、イネーブル信号Ｅの２値状態“０”および“１”が、ラッチモードおよびフロースルーモードにそれぞれ対応する。（少しの回路変更によって相補的な構成も取りうる。）ゲート／ラッチ４００中のインバータ４９０は、イネーブル信号Ｅに相補的である
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を生成する。フロースルーモードにおいて、
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はトランジスタ４４１と４４２をクローズし、パスゲート３７０をオープンとする。
フロースルーモードにおいて、ノード３８２の電圧
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は、導通するｎチャンネルトランジスタ４４２および４１１〜４１３までの大きさに対するｐチャンネルトランジスタ４４１の大きさに依存する。トランジスタ４１１〜４１３は、
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がＮＯＴ｛（Ａ１  ＡＮＤ  Ａ２）  ＯＲ  Ｂ１｝を表すが、しかしプルダウンネットワーク３１０の抵抗は２値状態が“０”の場合
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を基準電圧ＶＳＳより高く維持する様に、接続される。これによって、接続されたＣＭＯＳゲートは定常状態の電力を引き出す。インバータ３５０は、出力信号が｛（Ａ１  ＡＮＤ  Ａ２）  ＯＲ  Ｂ１｝を表す様に
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を反転し、かつ出力信号Ｚを２値の“０”と“１”のレベルが電圧ＶＳＳおよびＶＤＤにそれぞれほぼ等しくなるようにセットする。
図５は、入力信号Ａ１、Ａ２およびＢ１が変化し出力信号Ｚを低下させる場合の、図４のゲート／ラッチ４００における電圧を示している。ゲート／ラッチ４００は、入力信号Ａ１、Ａ２およびＢ１が２値の“０”に低下した場合の時間５２１においてラッチモードにある。Ａ１、Ａ２およびＢ１の論理的組み合わせの変更が出力信号Ｚに伝わる様に、イネーブル信号Ｅは、時間５１１と５１２の間において０ボルト（ＶＳＳ）から３．０ボルト（ＶＤＤ）にパルス的に変化し、一時的にゲート／ラッチ４００をフロースルーモードとする。内部ノード３８２における
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は、時間５３１において、ｐチャンネルトランジスタ４４１を通る電流に応答して上昇し；ある遅延の後、出力信号Ｚは低下する。時間５１２において、イネーブル信号Ｅは低下し、ゲート／ラッチ４００をラッチモードに切り返す。
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は時間５１２において未だ有効な論理レベルではないが、しかし
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はインバータ３５０のしきい値より高く、従ってインバータ３５０は出力信号Ｚを基準電圧ＶＳＳに引き下げる。インバータ３５０と３６０からのフィードバックは、
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を電源電圧ＶＤＤにまで押し上げ、ゲート／ラッチ４００内で電力消費を遮断する。ゲート／ラッチ４００に対する速効的な効果は、プルダウンネットワーク３１０が
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を有効な２値電圧レベルにまで必ずしも引く必要の無いことである。
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は、インバータ３５０および３６０が有効な２値出力電圧を形成するに十分な程度に高いかまたは低い必要があるのみである。ゲート／ラッチ４００は従って従来の疑似ｎＭＯＳゲートよりも速い。
図６は、入力信号Ａ１、Ａ２およびＢ１が時間６２１において立ち上がった場合のタイミング図を示す。信号Ａ１、Ａ２およびＢ１における立ち上がりによって、プルダウンネットワーク３１０におけるトランジスタ４１１〜４１３はオンする。イネーブル信号Ｅは、ゲート／ラッチ４００を時間６１１においてフロースルーモードにスイッチし、それによってプルダウンネットワーク３１０が
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を引き下げることを可能とする。時間６１２において、ゲート／ラッチ４００がラッチモードに戻った時、
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は０ボルトより上であるがしかし、インバータ３５０をして出力信号Ｚを引き上げさせるために十分な程度には低い。インバータ４７０を介したフィードバックは、
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を０ボルトに駆動し、それによって電力消費を停止させる。
ゲート／ラッチ４００がラッチモードに戻った場合、インバータ３５０と３６０を介したフィードバックが
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における変化を補強するように、イネーブル信号Ｅは、ゲート／ラッチ４００の動作の間、
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がインバータ３５０のしきい値を越えるに十分な時間ハイ状態に留まっていなければならない。さもないと、信号Ｚは状態を変えず、または中間（または準安定）状態で終了する。これはラッチ回路の共通の問題である。ゲート／ラッチ４００をフロースルーモードにより長い期間に渡って保つことによって、準安定状態に対する可能性は減少するが、しかし出力信号Ｚのスイッチングの間に消費される全電力は増加する。
図５および６はゲート／ラッチ４００がフロースルーモードに切り替わる前に起こる入力信号における遷移を示すが、若し入力信号Ａ１、Ａ２、およびＢ１における変化の後でのフロースルーモードの時間が出力信号Ｚが変化を引き起こすのに十分である場合は、入力信号Ａ１、Ａ２、Ｂ１はゲート／ラッチ４００をフロースルーモードに設定したあとで遷移することができる。出力信号Ｚを入力信号Ａ１、Ａ２およびＢ１の所望の結合に確実に一致させるために必要な時間を、セットアップ時間と称する。従来のラッチも同じようなセットアップ時間を有しているが、ラッチに対してはこのセットアップ時間は出力信号が一個の入力信号に一致するのに必要な時間である。
図７は、本発明のその他の実施形態に基づくゲート／ラッチ７００のブロック図を示す。ゲート／ラッチ７００は、図３のスイッチ３４２が取り除かれ、スイッチ３４１が直接プルダウンネットワーク３１０に結合されかつスイッチ７４２がプルダウンネットワーク３１０とゲート／ラッチ７００のノード３８２間に挿入された点を除いては、図３のゲート／ラッチと同じである。ゲート／ラッチ７００は、ゲートラッチ３００と実質的に同じ方法で動作する。スイッチ３４１と７４２は共に連結されており、フロースルーモードとラッチモード間でゲート／ラッチ７００をスイッチするために、スイッチ３７０と反対に動作する。ノード３８２の電圧を最大に振るために必要であるので、ノード３８２を最も引き上げあるいは引き下げるために、ＣＭＯＳ回路において、スイッチ７４２は転送ゲート（結合したｐチャンネルトランジスタおよびｎチャンネルトランジスタ）で無ければならない。
図８は、本発明の更にその他の実施形態に基づくゲート／ラッチ８００のブロック図である。スイッチ３７０が省略された点を除いて、ゲート／ラッチ８００は図３のゲート／ラッチと同じである。インバータ３５０と３６０はラッチ機能を実行するが、インバータ３６０は電流源３２０からの電流の幾らかを弱め、それによってノード３８２における電圧変化の速度を低下さることができる。
図９は、本発明のその他の実施形態に基づくゲート／ラッチ９００を示す。ゲート／ラッチ９００は図４のゲート／ラッチ４００と同じ構成要素を多く含み、更にそれらの構成要素に関する上述の記載はゲート／ラッチ９００に同様に適用される。３状態バッファ９７０がゲート／ラッチ４００におけるスイッチ３７０とインバータ３６０に置き代わってその機能を実行する点で、ゲート／ラッチ９００は、ゲート／ラッチ４００と異なっている。３状態バッファ９７０は、電源電圧ＶＤＤとノード３８２間に直列に接続されたｐチャンネルトランジスタ９６１と９７１、およびノード３８２と基準電圧ＶＳＳ間に直列に接続されたｎチャンネルトランジスタ９７２と９６２を含む。ｐチャンネルトランジスタ９７１とｎチャンネルトランジスタ９７２は、３状態バッファ９７０をイネーブルとしかつディスエーブルとし、ｐチャンネルトランジスタ４６１とｎチャンネルトランジスタ４６２はゲートを共に結合してインバータ対を形成している。フロースルーモードにおいて、
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はトランジスタ４４１と４４２をクローズし、プルダウンネットワーク３１０とトランジスタ４４１がノード３８２上の電圧を制御するように、３状態バッファ９７０をディスエーブルとする。ラッチモードでは、
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はトランジスタ４４１と４４２をオープンし、３状態バッファ９７０がインバータ３５０からの出力信号を反転するように３状態バッファ９７０をイネーブルとする。
本発明を特定の実施形態を参照して説明したが、その説明はこの発明の応用の一例に過ぎず、限定と取るべきではない。特に、上記議論の多くが論理機能を実現するためにプルダウンネットワークを使用するものを目的としているが、本発明のその他の実施形態は、論理機能をプルアップネットワークまたはプルアップとプルダウンネットワークの結合によって実現するものをも含む。開示された実施形態の特徴の、その他の様々な応用および組み合わせは、以下の請求の範囲に規定する本発明の範囲内である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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