(57)【特許請求の範囲】
【請求項１】
少なくとも第１段を備え、該第１段は第１のトランジスタおよび第２のトランジスタを有しており、該段は、第１のトランジスタのゲートに接続されている第１の入力側と第２のトランジスタのゲートに接続されている第２の入力側とを有しており、
ホットキャリア崩壊を低減するためにスイッチング期間に前記第２のトランジスタのソースドレイン間電圧を低減するために、前記第２のトランジスタに接続されているスタックトランジスタを備え、該スタックトランジスタは制御信号によって制御され、この場合該制御信号は前記第２のトランジスタのスイッチングの前に、該スタックトランジスタをスイッチオンする
ことを特徴とするオフ・チップ・ドライバ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、集積回路用支持回路および、もっと特定すれば低減された出力キャパシタンスを有するオフ・チップ・ドライバ回路に関する。
【０００２】
【従来の技術】
メモリチップのような集積回路（ＩＣ）の設計において、データ情報をメモリから外部環境に転送するためにオフ・チップ・ドライバ（off chip driver＝ＯＣＤ）が使用される。ＯＣＤは一般に、複数のトランジスタを有している。これらトランジスタは、チップの内部データ信号を出来るだけ迅速に外部のシステム環境に対してドライブするように構成されているｎ型電界効果トランジスタ（ｎ型ＦＥＴ）およびｐ型電界効果トランジスタ（ｐ型ＦＥＴ）を含んでいる。
【０００３】
リードフレーム・インダクタンスによって引き起こされるリンギングを低減するというような、ノイズ特性の改善のために、ＯＣＤは普通、多段構成になっている。例えば、２段のＯＣＤにおいて、第２段の出力を第１段における出力に関して所定の遅延だけ遅延することができる。
【０００４】
デバイスの小型化に対する尽きない要求の結果、フィーチャ・サイズ(feature size）はますます小さくなっている。例えば、電流ｎ型ＦＥＴのゲート長は約０．２５ミクロン（μｍ）である。しかしこのような長さの場合、ホットキャリア崩壊（hot carrier degradation）を起こし易い。これは、ゲートのスイッチング期間に高ドレイン・ソース間電圧がかかっているときに生じる（最も不都合な場合の状態：ゲート電圧＝１／２ドレイン・ソース間電圧）。
【０００５】
高いドレイン・ソース間電圧の結果としてのホットキャリア崩壊を低減するまたは防止するために、第１のｎ型ＦＥＴトランジスタは第２のｎ型ＦＥＴトランジスタに直接積層（スタック）または配置されている。第１またはスタックｎ型ＦＥＴのゲートは、ＶＤＤに接続されており、これによりＶｔの電圧降下が生じる（ここでＶｔはスタックｎ−ＦＥＴのゲートしきい値電圧である）。基板効果のために、この電圧降下は実際にはもっと大きい。スタックｎ型ＦＥＴによって生じる電圧降下は、第２のＦＥＴのドレイン・ソース間電圧をスイッチング期間に、ホットキャリア崩壊を低減または防止するために十分に低減する。
【０００６】
このようなスタック構造はホットキャリア崩壊を効果的に低減するが、結果的に比較的高い出力キャパシタンスが生じることになる。それは、トランジスタのスタックにより有効ゲート長が２倍になるからであり、このためにパフォーマンスのためには、トランジスタを拡張する必要が生じる。出力キャパシタンスのこのような増加が所定の限界値を越える可能性がある。例えば、スタック構造のない従来のＯＣＤでは出力キャパシタンスは典型的には約４．５〜５ｐＦである。スタック構造と組み合わせたとき、総キャパシタンスは、約７ｐＦである所定の最大許容値に近付くかまたはそれを上回る。それは、スタック化がトランジスタ長を事実上２倍にするからであり、同じパフォーマンスを実現するためには幅を２倍にする必要がある。
【０００７】
【発明が解決しようとする課題】
本発明の課題は、パフォーマンスを犠牲にする必要なく低い出力キャパシタンスを有するＯＣＤを提供することである。
【０００８】
【課題を解決するための手段】
この課題は本発明によれば、少なくとも第１段を備え、該第１段は第１のトランジスタおよび第２のトランジスタを有しており、該段は、第１のトランジスタのゲートに接続されている第１の入力側と第２のトランジスタのゲートに接続されている第２の入力側とを有しており、かつホットキャリア縮退を低減するためにスイッチング期間に前記第２のトランジスタのソース・ドレイン間電圧を低減するために、前記第２のトランジスタに接続されているスタックトランジスタを備え、該スタックトランジスタは制御信号によって制御され、この場合該制御信号は前記第２のトランジスタのスイッチングの前に、該スタックトランジスタをスイッチオンするようにしたことによって解決される。
【０００９】
【発明の実施の形態】
本発明の１実施例によれば、このオフチップドライバは少なくとも第１段を含んでおり、該段は、第１のトランジスタと、第２のトランジスタとを有している。この段は、第１のトランジスタのゲートに接続されている第１の入力側および第２のトランジスタのゲートに接続されている第２の入力側を有している。第２のトランジスタのスイッチング期間のホットキャリア縮退を低減するためのスタックトランジスタが設けられている。第２のトランジスタがスイッチオンされる前に、スタックトランジスタをスイッチオンするために制御信号が生成される。これにより、オフチップドライバの出力キャパシタンスが低減される。
【００１０】
本発明の別の実施例において、ブリーダ回路が設けられている。これは、スイッチング期間のスタックトランジスタのソース・ドレイン間電圧を、ホットキャリア縮退を引き起こす電圧より下に低減するための電圧レベルを有するノードをスタックトランジスタと第２のトランジスタとの間に形成するために使用されるものである。
【００１１】
【実施例】
次に本発明を図示の実施例につき図面を用いて詳細に説明する。
【００１２】
本発明は、低出力キャパシタンスを有する高パフォーマンスＯＣＤに関する。１つの実施例において、低出力キャパシタンスはＯＣＤパフォーマンスを犠牲にすることなく実現されている。ＯＣＤは、例えば、ダイナミックＲＡＭ（ＤＲＡＭ）、スタチックＲＡＭ（ＳＲＡＭ）および同期ＤＲＡＭ（ＳＤＲＡＭ）のようなランダムアクセスメモリ（ＲＡＭ）を含んでいるメモリチップに実現されている。ＯＣＤを使用している別のＩＣはＣＭＯＳ用途特定（ＡＳＩＣ）またはロジックデバイスを含んでいる。本発明の理解を容易にするために、従来のＯＣＤについて説明する。
【００１３】
図１を参照するに、メモリチップに使用されているような従来のＯＣＤ１０１が示されている。図示されているように、ＯＣＤは第１および第２の段１１０および１５０を有している。第１の段は、ドレインがｎ型ＦＥＴ１２５および１３０に直列に接続されているｐ−ＦＥＴ１２０を有している。ｐ型ＦＥＴ１２０のソースは、動作電圧（ＶＤＤ）に接続されておりかつｎ型ＦＥＴ１３０のソースは、アース（ＧＮＤ）に接続されている。ｐ型ＦＥＴのゲートは入力信号Ｂに応答しかつｎ型ＦＥＴ１３０のゲートは入力信号Ａに応答する。ｎ型ＦＥＴ１２５は、ゲートが例えば、ＶＤＤに接続されているスタックｎ型ＦＥＴである。典型的には、この種のメモリ装置の状態に対して、ＶＤＤは約３．３Ｖでありかつゲートしきい値電圧Ｖｔは約０．７Ｖである。従って、ｎ型ＦＥＴトランジスタは常に、それを流れる電流によってスイッチオンされ、その結果該トランジスタに約Ｖｔの電圧降下が生じる。基板効果のために、電圧降下はＶｔより大きい。この結果、ノードＺは、ＶＤＤ−Ｖｔまたは２．３Ｖより低い電圧を有することになる。トランジスタ１３０に対するホットキャリア縮退を回避するために、電圧を３．３Ｖから２．３Ｖ以下に低減することで十分である。
【００１４】
第１段と類似している第２段は、ｎ型ＦＥＴ１６５および１７０に直列に接続されているｐ型ＦＥＴ１６０を有している。ｐ型ＦＥＴ１６０は第１段のｐ型ＦＥＴ１２０のソースと一緒に共通にＶＤＤに接続されている。ｎ型ＦＥＴ１７０のソースは第１段のｎ型ＦＥＴ１３０のソースと一緒に共通にＧＮＤに接続されている。第１および第２段の出力側は、ＯＣＤの出力（ＯＵＴ）を発生するために共通に接続されている。ｎ型ＦＥＴ１６５はＶＤＤに接続されており、トランジスタがスイッチオンされるとそこにＶｔの電圧降下が生じるようになっている。結果として、ｎ型ＦＥＴ１７０のドレイン・ソース間電圧は、ホットキャリア縮退を防止または低減するために、Ｖｔだけ低下することになる。
【００１５】
入力ＡおよびＢもそれぞれ、トランジスタ１７０および１６０のゲートに供給されるようになっている。しかし、これら入力は遅延回路１６５，１８５によって遅延される。遅延回路は、第２段の出力をｄだけ遅延する。この遅延によって、ＯＣＤの出力電流変化（ｄＩ／ｄｔ）を低減し、これによりノイズ特性が改善される。
【００１６】
ＯＣＤの出力は、端子ＡおよびＢにおける入力の値（入力ＡおよびＢ）に依存している。例えば、ＡおよびＢがローのとき、出力は約ＶＤＤに等しい。ＡおよびＢが両方ハイのとき、ＯＣＤの出力は大体ＧＮＤに等しい。入力ＡがローでありかつＢがハイであるとき、出力はトライステートである（即ち、ＶＤＤおよびＧＮＤ両方から切り離されている）。
【００１７】
通例、ＯＣＤには高度なパフォーマンス要求が課される。例えば、ＯＣＤは、特定タイミング制約条件内で比較的高い出力負荷（≒１００ｐＦ）をドライブするために高い出力電流を生成することが要求される。この種のパフォーマンス要求を実現するために、結果的に低抵抗および高電流になる十分な幅の装置が使用される。ＯＣＤの別の要求は、出力キャパシタンスをある特定の限界内に維持することである。出力キャパシタンスは装置の幅によって影響を受ける。殊に、装置の幅が広くなるに従って、キャパシタンスはますます高い。２つの設計パラメータ（低い出力キャパシタンスに対するパフォーマンス）は、ＯＣＤの設計におけるポテンシャルコンフリクトを引き起こす可能性がある。例えば、ホットキャリア崩壊を低減することによって装置の信頼性を改良する結果となるｎ型ＦＥＴのスタックにより装置のゲート長は２倍になる。他方においてこれにより、同じパフォーマンスを実現するためには、出力抵抗を低減するために広い装置が必要になる。装置が広くなれば、出力キャパシタンスは大きくなる。常にオン状態であるスタックｎ型ＦＥＴのゲート電極も、ＯＣＤ出力キャパシタンスに加わる。上述したように、この合計ＯＣＤ出力キャパシタンスは、ある時点では特定の限界値を上回るかまたはそれに接近し、パフォーマンスに不都合に影響する。
【００１８】
本発明によれば、低減された出力キャパシタンスを有するＯＣＤが提供される。低減された出力キャパシタンスは、速度およびホットキャリア崩壊に対する防護を犠牲にすることなしに実現される。本発明は、スタックｎ型ＦＥＴをクロック制御することによって低減された出力キャパシタンスを実現するものである。
【００１９】
図２には、ＯＣＤ２０１の実施例が略示されている。図示のように、ＯＣＤ２０１は並列に接続されている第１の段２１０および第２の段２５０を有している。第１の段は直列に配置構成されているトランジスタ２２０，２２５および２３０を有している。同様に、第２の段は直列に配置構成されているトランジスタ２６０，２６５および２７０を有している。トランジスタ２２０および２６０は、例えば約３．３ＶであるＶＤＤに共通に結合されているソースを有している。トランジスタ２３０および２７０はＧＮＤに接続されている。トランジスタ２３５および２６５は、トランジスタ２３０および２７０に対する装置劣化保護を行うためにスタックされている。第１の段の出力側２８６および第２の段の出力側２８７はそれぞれ、ＯＣＤの出力側２８０を形成するために一緒に結合されている。図示のように、トランジスタ２２０および２６０はｐ型ＦＥＴでありかつトランジスタ２２５，２３０，２６５および２７０はｎ型ＦＥＴである。
【００２０】
例えば、メモリチップにおけるデータ制御信号である入力ＡおよびＢがＯＣＤに供給されるようになっている。入力側Ｂ（信号Ｂが供給される入力端）はトランジスタ２２０および２６０のゲートに接続されており、一方入力側Ａ（信号Ａが供給される入力端）はトランジスタ２３０および２７０のゲートに接続されている。遅延回路２８５ａおよび２８５ｂは第２の段に対する入力信号を第１の段に関して遅延するものであり、これにより入力ＡおよびＢに関してＯＣＤの出力は遅延される。遅延度ｄは、リードフレームインダクタンスと関連した高いｄＩ／ｄｔのためのノイズの結果としてのトランジスタスイッチングによって引き起こされるリンギングを低減するかまたは取り除くために十分な長さである。
【００２１】
スタックトランジスタ２２５および２６５のゲートは制御信号Ｃによってゲート制御される。ｎ型ＦＥＴ２３０および２７０をホットキャリア崩壊から保護するスタックトランジスタは、ｎ型ＦＥＴ２３０および２７０のスイッチオンの前に制御信号Ｃによってスイッチオンされる。１つの実施例において、制御信号Ｃはトランジスタ２３０および２７０を制御するのと同じ信号である。図示されているように、入力信号Ａは、スタックトランジスタおよびｎ型ＦＥＴ２３０および２７０の両方を制御するために使用される。任意選択的に、抵抗性を低減することによって、ＯＣＤパフォーマンスに対する不都合な衝撃を低減するように、スタックトランジスタをオーバドライブするためにレベルシフタ２３７が設けられている。１つの実施例において、レベルシフタは、ＯＣＤゲートを約ＶＤＤに等しいレベルに活性化するために使用される。
【００２２】
スタックトランジスタがｎ型ＦＥＴ２３０および２７０の前にスイッチオンされるのを保証するために、トランジスタ２３０に対する信号Ａを遅延するための遅延回路２４０が設けられている。１つの実施例において、遅延回路２４０は直列接続された２つのインバータを有している。この種の遅延回路は、トランジスタ２３０の前にスタックトランジスタ２２５がスイッチオンされることを保証するのに十分である。バッファまたはバッファの直列接続または遅延キャパシタンスを備えた付加的なインバータのような別の遅延回路も使用可能である。しかし、遅延回路２４０はＯＣＤの出力に遅延を発生させて、そのパフォーマンスに影響を及ぼすことを指摘しておく。
【００２３】
択一的な実施例において、第２または出力段のスタックトランジスタは制御信号Ｃによってゲート制御される。制御信号は例えば、ｎ型ＦＥＴトランジスタ２３０および２７０をスイッチオンする信号と同じ信号である。第１の段のスタックトランジスタは、例えばＶＤＤに接続されていることでいつでもスイッチオンされている。第２段トランジスタ２７０は遅延回路ｄによって遅延されるので、スタックトランジスタをトランジスタ２７０の前にスイッチオンすることを保証するために付加的な遅延回路は必要はない。出力スタックキャパシタのゲート制御によって、ＯＣＤの動作に遅延は引き起こされない。出力キャパシタンスの低減は、出力スタックトランジスタだけがゲート制御されているときにまさに行われる。
【００２４】
ｎ型ＦＥＴを保護するスタックトランジスタをｎ型ＦＥＴの前にスイッチオンするためにゲート制御することによって、スタックトランジスタのスタックゲートキャパシタンスおよび付加的な拡散キャパシタンスは、ＯＣＤの出力に対して作用せず、これによりＯＣＤの総出力キャパシタンスは低減される。結果として、良好なパフォーマンス特性を有する信頼できるＯＣＤが実現される。
【００２５】
図３には、本発明の別の実施例が示されている。図示の通り、ＯＣＤ３０１は図２に示されたＯＣＤと類似している。ＯＣＤ３０１は有利には、スタックトランジスタ３２５および３６５並びにｎ型ＦＥＴ３３０および３７０をゲート制御するために、ＥＮＢＬ信号を使用する。ＥＮＢＬ信号は、ＤＲＡＭまたはＳＤＲＡＭのようなメモリチップを制御する外部信号である。ＥＮＢＬ信号は、メモリチップの出力を、それが活性および不活性であるときその都度イネーブル化およびディスネーブル化するための汎用信号である。
【００２６】
通例、ＥＮＢＬ信号は、その他の信号と一緒に存在するメモリチップ論理回路３９０に供給される。論理回路は出力Ａを発生し、これによりトランジスタ３３０および３７０が制御される。ＥＮＢＬ信号を使用してスタックトランジスタをゲート制御することによって、図２の遅延回路２４０を省略することができる。それは、論理回路３９０が申し分ない遅延を発生して、データがドライブされる前、即ちトランジスタ３３０および３７０のスイッチオンの前にスタックトランジスタがスイッチオンされるようになるからである。従って、ＯＣＤパフォーマンスは不都合な作用を受けない。
【００２７】
図４には、ＯＣＤ４０１の更に別の実施例が示されている。これは図３のＯＣＤ３０１に類似している。図示のように、ブリーダ回路４９０が設けられている。スイッチオンされているとき、ブリーダ回路はノードｚを電圧レベルｘに接続する。従って、ノードｚにおける電圧はｘ−Ｖｔにほぼ等しく、ここでＶｔは、スタックデバイスおよび保護されたｎ型ＦＥＴがスイッチオフされているときの、スタックトランジスタのゲートしきい値である。電圧レベルｘは、ホットキャリア崩壊を低減するまたは防止するようにソース・ドレイン電圧を低減するのに十分である。１つの実施例において、ｘはほぼ、２．５Ｖに等しい。
【００２８】
ノードｚを電圧ｘに選択的に接続することによって、ブリーダ回路はホットキャリア崩壊に対して付加的な保護を行う。例えば、ノードｚが不定である状態（即ち、それがＶＤＤおよびＧＮＤから切り離されているとき）は、制御信号Ｃおよび信号Ａの両方がローであって、スタックトランジスタ４２５およびｎ型ＦＥＴ４３０をスイッチオフしているとき、起こりうる。この状況において、ノードｚはＧＮＤに等しいことになる。結果として、ｎ型ＦＥＴ４２５は最も不都合な場合にはそれがスイッチオンされているときはソース・ドレイン電圧をとることになる。ブリーダ回路は、ノードｚがｘ−Ｖｔにほぼ等しい電圧に留まるように保証するものである。従って、ｎ型ＦＥＴ４２５には、約ＶＤＤ−（ｘ−Ｖｔ）のソース・ドレイン電圧が生じるにすぎず、この電圧はホットキャリア崩壊を引き起こすに十分ではない。
【００２９】
１つの実施例において、ブリーダ回路４９０はインバータ４９２を有しており、その入力側には制御信号が加わるようになっている。このインバータは、ブリーダ回路を活性化または非活性化するスイッチとして動作する。ブリーダ回路はスタックトランジスタがスイッチオフされているときスイッチオンされておりまたはその逆である。インバータ４９２の出力側はトランジスタ４９５のゲートに接続されている。トランジスタ４９５のドレインはノードｚに接続されておりかつソースは電圧レベルＸに接続されている。ブリーダ回路がスイッチオンされかつトランジスタ４３０がスイッチオフされているとき、ノードｚはｘ−Ｖｔにほぼ等しい電圧を有している。
【００３０】
本発明を図示の種々の実施例を参照して個々に説明してきたが、当業者であれば本発明の思想およびその範囲を逸脱しなければ上に述べてきたことの変形および変更が本発明にとって可能であることは自明のことである。単に例を挙げただけで、トランジスタのスタック技術を使用するいずれのＯＣＤ設計も有用である。このようなＯＣＤ設計には、ワン・ベースド・オン・モア・コンプレックス・アプローチ（例えばセフル・クランプダイオード構成）または単段または多段が含まれている。それ故に本発明の範囲は上述の説明に関して規定されるものではなく、特許請求の範囲およびそれと等価な範囲全体に関連してのみ規定されるものである。
【図面の簡単な説明】
【図１】スタック保護を備えた従来のＯＣＤの概略図である。
【図２】本発明の１実施例の概略図である。
【図３】本発明の別の実施例の概略図である。
【図４】本発明の更に別の実施例の概略図である。
【符号の説明】
１３０，１７０，２３０，２７０，３３０，３７０，４３０  ｎ型ＦＥＴ、  １２０，１６０，２２０，２６０，３２０，３６０  ｐ型ＦＥＴ、  １０１〜４０１  ＯＣＤ、  １２５，１６５，２２５，２６５，３２５，３６５，４２５  スタックトランジスタ、１８５，２４０，２８５ａ，２８５ｂ  遅延回路、  ２３７  レベルシフタ、  ３９０  論理回路、  ４９０  ブリーダ回路、  Ａ，Ｂ入力信号、  Ｃ  制御信号
【図１】
0003759314.tif 000002
【図２】
0003759314.tif 000003
【図３】
0003759314.tif 000004
【図４】
0003759314.tif 000005