(57)【特許請求の範囲】
【請求項１】
シリコン基板と、
前記シリコン基板の上に形成された酸化物層と
からなり、
前記酸化物層は、第１の部分および第２の部分を有し、５×１０１０／ｃｍ２から３×１０9／ｃｍ2の範囲のインタフェイスのトラップ密度（Ｎｉｔ）を有し、１５Å以下の厚みを有し、前記酸化物が形成される雰囲気の温度は５０−１２５℃／分の高い温度レートで７５０ないし８５０℃まで上昇され、前記第１の部分は３００℃から９２５℃の範囲の温度を用いて形成され、前記第２の部分は９２５℃から１１００℃の範囲の温度を用いて形成されて、前記インタフェイストラップ密度と前記厚みの両方がもたらされることを特徴とする集積回路素子。
【請求項２】
前記酸化物層と前記基板とがインタフェイスを形成し、
前記インタフェイスの表面粗さは、３Å以下である
ことを特徴とする請求項１記載の集積回路素子。
【請求項３】
前記集積回路素子は電界効果トランジスタであることを特徴とする請求項１記載の集積回路素子。
【請求項４】
前記酸化物の圧縮応力は、２×１０９ダイン／ｃｍ２以下であることを特徴とする請求項１記載の集積回路素子。
【請求項５】
前記酸化物の一部は、アモルファス二酸化シリコンである
ことを特徴とする請求項１記載の集積回路素子。
【請求項６】
ｈｉｇｈ−ｋ誘電体層が前記酸化物層の上に形成され、導電層から成るゲートが前記ｈｉｇｈ−ｋ誘電体層の上に形成されていることを特徴とする請求項１記載の集積回路素子。
【請求項７】
前記酸化物層はさらに、０．１欠陥／ｃｍ２以下の欠陥密度（Ｄ０）を有することを特徴とする請求項１記載の集積回路素子。
【請求項８】
前記導電層がキャパシタプレートであり、前記集積回路素子がキャパシタであることを特徴とする請求項６記載の集積回路素子。
【請求項９】
シリコン基板と、
前記シリコン基板の上に形成される第１の部分および第２の部分を有する１５Å以下の厚みを有する酸化物層とを有し
前記酸化物層の欠陥密度（Ｄ0）は、０．１欠陥／ｃｍ2以下であり、
前記基板と前記酸化物層は、３Å以下の表面粗さをもつインタフェイスを形成し、前記酸化物が形成される雰囲気の温度は５０−１２５℃／分の高い温度レートで７５０ないし８５０℃まで上昇され、前記第１の部分は３００℃から９２５℃の範囲の温度を用いて形成され、前記第２の部分は９２５℃から１１００℃の範囲の温度を用いて形成されて、前記欠陥密度と前記厚みの両方がもたらされることを特徴とする集積回路素子。
【請求項１０】
シリコン基板と、
前記シリコン基板の上に形成される第１の部分と第２の部分を有する酸化物層とを有し、
前記第１の部分は前記第２の部分の上に配置され、前記酸化物層は１５Å以下の厚みを有し、かつ前記基板と前記酸化物層は、３Å以下の表面粗さをもつインタフェイスを形成し、前記酸化物が形成される雰囲気の温度は５０−１２５℃／分の高い温度レートで７５０ないし８５０℃まで上昇され、前記第１の部分は３００℃から９２５℃の範囲の温度を用いて形成され、前記第２の部分は９２５℃から１１００℃の範囲の温度を用いて形成されて、前記厚みと前記表面粗さをもたらすことを特徴とする集積回路素子。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は集積回路の製造方法に関し、特に高品質で歪みのない平面状酸化物層を形成する方法に関する。
【０００２】
【従来の技術】
集積回路（ＩＣ）の複雑さが増加するとＩＣ内のデバイスのサイズも減少する必要がある。デバイスのサイズを減少させるために、デバイスの様々な素子をそれに比例して小さくする必要がある。これは、デバイスのスケーリングと称する。ある種のデバイスにおいては、ＭＯＳ構造は、このデバイスのスケーリングを行うには酸化物層がより薄くならなければならない。ところが従来の酸化物が薄くなるとその品質が劣化する傾向にある。酸化物層の品質が劣化すると、酸化物層を用いているデバイスの信頼性に悪影響を及ぼす。
【０００３】
さらに、酸化物の品質に加えてＭＯＳ構造体内の誘電体材料の信頼性もまた酸化物と基板のインターフェイスの酸化物のストレスと平面性により影響を受ける。酸化物のストレスは、格子のミスマッチと成長に起因するストレスから生成する。格子のミスマッチはそれを解決することが難しく、そして成長に伴うストレスは、様々な方法で解決することが試みられている。酸化物内のストレスは、界面領域における転位と欠陥の発生に結びつく。その結果、マス移送パスとリーク電流が発生する。
【０００４】
デバイスの信頼性は、少ない従来の基準でもって特徴付けられている。例えば、ＭＯＳトランジスタにおいては信頼性は、使用期間にわたって従来のデバイスのパラメータの変化（デバイスパラメータードリフトと称する）の観点から特徴付けられている。さらにまた、時間に依存する誘電体の電圧破壊（time-dependent dielectric breakdown;ＴＤＤＢ）を用いてトランジスタの信頼性を特徴付けることも行われている。
【０００５】
動作バイアス（印加電圧）と温度条件のもとでは、しきい値電圧（Ｖ1）（飽和電流ＩDSAT）とトランスコンダクタンスのようなデバイスパラメーターは、受け入れがたい値にまで移動する傾向がある。実際に正常に動作している間にデバイスのパラメータのドリフト（変動）は、酸化物の誘電体破壊のような他の公知の信頼性の問題よりもより深刻である。したがってある場合には、デバイスパラメータのドリフトにより誘電体の破壊が発生する前に、故障する原因となる。
【０００６】
上記の信頼性の問題を解決するために、様々なアプローチが試みられている。例えば、多くのＩＣデバイスにおいては、酸化物を成長させる方が堆積させるよりも良いことが知られている。さらにまた、高い成長温度は、より高品質の酸化物を生成する。ところが、従来技術による高温で酸化物を製造することには問題がある。例えば、高温酸化物成長のシーケンスで必要とされる高温を達成するためには、成長した酸化物の全体厚さが増加する傾向にある。その結果酸化物層は、デバイスの寸法を小さくするためには、厚くなりすぎる。さらにまた、より高品質の酸化物層を形成する努力に際しては、デバイスのスケーリングの目的も達成できない。さらにまた、高い成長温度から冷却すると、成長した酸化物の粘度が増加し、成長に起因したストレスが発生することになる。これらの問題に対しては、半導体産業界では低温で酸化物を成長させることが一般的となっている。このような従来のプラクティスの欠点は、低温で酸化物を成長させることにより、酸化物の品質が悪くなることである。品質が悪くなることは、上記の理由により酸化物の信頼性に悪影響を及ぼす。
【０００７】
【発明が解決しようとする課題】
本発明の目的は、半導体を小型化するための要件に合致する、低ひずみで高品質のごく薄い酸化物層を有する半導体素子を提供することである。
【０００８】
【課題を解決するための手段】
本発明は、集積回路で使用される酸化物層に関する。酸化物層が基板の上に形成され、この酸化物層と基板とがインタフェイスを形成し、このインタフェイスは平面状で、ストレスが存在しない。このようにして得られた酸化物は、欠陥密度Ｄ0が低く、かつインターフェイストラップ密度Ｎitも低い。本発明の酸化物の厚さは４．０ｎｍ以下、好ましくは１．５ｎｍ以下である。
【０００９】
【発明の実施の形態】
図１Ａにおいて本発明の酸化物層３０を最初に説明する。同図に示すように酸化物層３０は集積回路内に組み込まれている。この酸化物層３０は基板２２の上に形成され、第１酸化物部分３１と第２酸化物部分３２とを有する。第２酸化物部分３２は、基板２２との間でインターフェイス３４を形成する。基板２２はシリコン製で単結晶あるいは多結晶シリコンで、より一般的には酸化可能なシリコンである。
【００１０】
同図に示すように酸化物層３０の厚さは４０Å以下である。酸化物層３０の厚さは１５Å−２０Åであり、さらにまた１５Å以下でもよい。さらにまた酸化物層３０は、酸化物層３０と導電層２６との間に配置された高誘電率（ｈｉｇｈ−ｋ）材料層３３を有する。この高ｋ材料層３３は、五酸化タンタル，チタン化バリウム−ストロンチューム，シリケート誘電体材料を含むがそれに限定されるものではない。さらにまた、他の材料も導電層２６と高ｋ材料層３３の間に形成することもできる。
【００１１】
本発明の特徴は、第二酸化物部分と基板との間のインターフェイスが平面状であることである。この平面性は、表面粗さで測定される。本発明の酸化物においては、このインターフェイスは、０．３ｎｍ以下の表面粗さしか有さない。さらにまた、基板と第二酸化物部分との間のインターフェイスはストレスがなく、圧縮ストレスは、０から２×１０9ｄｙｎｅｓ／ｃｍ2のオーダーである。これは欠陥密度Ｄ0が０．１欠陥／ｃｍ2以下のオーダーである。最後に第二酸化物部分は、従来の酸化物に比較して、より高密度の酸化物層と考えられる。本発明の酸化物のインターフェイストラップ密度Ｎitは、５×１０10／ｃｍ2から３×１０9／ｃｍ2のオーダーあるいはそれ以下である。
【００１２】
このようにして得られたごく薄い酸化物層は、従来の酸化物層に比較して平面性が改善され、ストレスがなく、より高密度である利点がある。
【００１３】
これらの利点は、本発明の酸化物層を組み込んだデバイスの信頼性と性能の両方での改善が見られる。このため、デバイスバラメータのドリフトの悪影響及び、時間依存性の誘電体破壊（ＴＤＤＢ）は、本発明により低減される。
【００１４】
さらにまた、デバイスの性能は、リーク電流が低減すること、及び移動度が増加することにより改善される。本発明の酸化物のこれらの特徴、及び信頼性、及び性能の改善点を次に説明する。
【００１５】
図１Ａの具体的な実施例は、ＭＯＳ構造体である。様々な種類のデバイスと素子がこの構造体を有している。この構造体は、ＭＯＳトランジスタとＭＯＳキャパシタと集積回路の中の共通素子を含むが、それに限定されるものではない。さらに別のデバイスと素子が本発明の酸化物を有する。
【００１６】
図１Ｂに示す実施例においては、酸化物層３０がＭＯＳトランジスタ２１内に組み込まれている。このＭＯＳトランジスタ２１はソース２３とドレイン２４とを有し、それらはチャネル２５で分離されている。ＭＯＳトランジスタ２１はまたそれぞれ薄くドープしたソース領域２７，チャネル領域２８を有する。ソース２３とドレイン２４とチャネル２５は、ＰＭＯＳ，ＮＭＯＳ，ＣＭＯＳ，横方向拡散ＭＯＳ（ＬＤＭＯＳ）デバイスを含むが、それに限定されない様々なトランジスタを形成するため、従来の技術により形成される。
【００１７】
図２Ｂにおいて酸化物層３０を高速熱処理（fast thermal processing;ＦＴＰ）により酸化物層３０を形成するシーケンスを示す（この成長シーケンスとその結果得られた酸化物構造体の断面図を図３−５に示す）。セグメント２０は、８．０Ｌ／分の窒素流と０．０２から１％の周囲酸素濃度でもって３００℃から７００℃の初期温度でウエハボートをプッシュするステップを示す。これらのパラメータは、酸素（native oxide）の成長を最小にするよう選択され、これは酸素の品質を劣化させ及びスケーリングパラメータ（酸化物厚さのバジェットあるいはスケーリングバジェットとも称する）により決定される許容された酸化物厚さを使い切ってしまう。さらにまた、負荷ロックシステムあるいは水素ベーキングを用いて好ましくない低温酸化物の成長を阻止することもできる。
【００１８】
セグメント２１は、毎分５０−１２５℃で、７５０℃から８5０℃にまで高速の温度上昇プロセスを示す。このステップは、低酸素濃度の周囲（０．０５％から５％のオーダー）で低酸素高窒素の雰囲気で実行される。本発明の一つの態様は、高速で温度を上昇させて（セグメント２１で）、このセグメントで形成される酸化物の厚さを最小にすることである。これにより酸化物層３０の全体厚さを制御できる。かくして、このステップにより所望の高成長温度（セグメント２３と２６）が酸化物層の厚さのバジェットを犠牲にすることなく達成できる。さらにまた、低酸素濃度の雰囲気中で温度を急速に上昇させることは、低温酸化物層の成長（これが低品質につながる）を抑制する。
【００１９】
セグメント２２は、よりなだらかな温度上昇を示す。セグメント２２は、毎分１０−２５℃の温度上昇である。この実施例においては、温度がセグメントの終わりで８００℃から９００℃の範囲に到達する。セグメント２１で用いられた同一の酸素と窒素の濃度雰囲気がセグメント２２でも用いられる。セグメント２２における温度上昇のこの制御は、セグメント２３の成長温度をオーバーシュートするのを阻止するために重要である。最後にセグメント２２における低酸素濃度は、より高い成長温度への温度上昇の間酸化物の成長を遅らせる。そしてこれは、酸化物厚さのバジェットに収まる。
【００２０】
セグメント２３は、低温酸化物（low temperature oxide;ＬＴＯ）成長ステップである。このステップにおいては、周囲の酸素濃度は０．１％から１０％であるが、周囲の窒素濃度は９０％から９９．９％である。ジクロロエチレン（dichloroethyline）が所望の厚さによっては、この時間帯に０．５％以下加えられる。セグメント２３の終わりにおいて、準窒素中のアニールプロセスが実行される。図２のシーケンスにおいては、セグメント２０−２２の間、酸化物の厚さは５−１０Åの範囲である。成長した酸化物の厚さは、５−１０Åの範囲である。セグメント２３では、酸化物の２．５−１０Åの厚さの成長が得られる。セグメント２３の終了時において、第１酸化物部分３１の成長（図４）が完了する。同図において第１酸化物部分３１は、９２５℃である二酸化シリコンの粘弾性温度（Ｔve）以下の温度で成長される。第１酸化物部分３１は、酸化物層３０の全厚さの２５−９８％を占める。酸化物層３０の厚さが３０Å以下の実施例においては、第１酸化物部分３１の厚さは７．５−２０Åである。第１酸化物部分３１は、第１酸化物部分３１下に第２酸化物部分３２を成長させる間、発生するストレス緩和用のシンクとして機能する。
【００２１】
セグメントは、二酸化シリコンの粘弾性温度以上の温度に温度を上昇させる第一セグメントである。この温度上昇は比較的ゆっくりで、例えば毎分５−１５℃であり、ほとんど純粋窒素雰囲気（このセグメントにおいては酸素の周囲濃度は０から５％である）内で行われる。セグメント２４の終了時に達した温度は、セグメント２６の高温酸素（high temperature oxide;ＨＴＯ）の成長温度以下の約５０℃である。セグメント２５は、粘弾性温度以上の温度に毎分５−１５℃の速度で上昇する可変加熱セグメントである。この実施例においては、ＨＴＯ成長温度は９２５℃から１１００℃の範囲である。セグメント２４における酸素と窒素の同一のフロー／濃度がセグメント２５でも用いられる。セグメント２５の終了時においては、ＨＴＯ成長温度に到達する。
【００２２】
セグメント２４と２５は、本発明の実施例において有益なステップである。セグメント２６への温度上昇（ＬＴＯ成長セグメント）と同様に、セグメント２４，２５の注意深い温度上昇により、所望の成長温度（この本発明の実施例ではＨＴＯ成長温度）をオーバーシュートするのを阻止する。低酸素雰囲気中での温度上昇の速度は、酸化物成長を遅らせ、それにより酸化物厚さのバジェットを守れる。最後にセグメント２４，２５における低酸素雰囲気中での注意深い加熱により、成長ストレスを低減させ、その結果、酸化物成長欠陥の発生（スリップ転位と積層欠陥）。
【００２３】
セグメント２６はＨＴＯ成長ステップであり、このステップにおいては、成長温度は二酸化シリコンの粘弾性温度以上である。セグメント２５の終了時に到達した温度は、０から２５％酸素雰囲気中で、約２分から２０分の間セグメント２６の成長ステップでも維持され、その結果、酸化物がさらに２−１２Åだけ高温で成長する。この第二部分は、酸化物層３０の全厚さの２−７５％のオーダーを占める。セグメント２６の最終部分は、純粋窒素雰囲気中でのアニールを含む。粘弾性温度、約２５０℃以上の高温成長は、ある特性を有する酸化物（第２酸化物部分３２）が成長することになる。例えば、第２酸化物部分３２はよりアモルファス状態であり、そして結晶構造は少なく、短い範囲のオーダー（ショートレンジ）である。これにより、より高密度の酸化物が形成できる。このため、ＳｉＯ4の四面体構造がＯ−Ｓｉ−Ｏチェーンにより接続され、これは従来の酸化物よりも、よりランダムである。第２酸化物部分３２の分子構造のランダム特徴により、より高密度の酸化物が形成できる。したがって、第２酸化物部分３２は、従来の成長酸化物に比較してＳｉ−Ｏの結合長さが短く、かつ、Ｓｉ−Ｏの結合強度が大きい。
【００２４】
図２の実施例のセグメント２７は、変調冷却セグメントと称する冷却セグメントである。温度の低下は、毎分２−５℃の速度で行われ、これは粘弾性温度以下２７の終了時の温度まで低下される。例えば、セグメント２７の終了時に達した温度は、９００℃から８００℃の範囲である。セグメント２７は、不活性のほぼ純粋窒素雰囲気中で行われる。成長酸化物を粘弾性温度以下に冷却している間ストレスが酸化物内、特に基板と酸化物のインターフェイスに発生する。ｓこのストレスの結果、スリップ電位と酸化物により引き起こされる積層欠陥のような欠陥が例えば、異質領域（asperity）のようなエネルギー的に好ましい領域に形成される。この欠陥は、マスの差分移送の原因とリークパス電流と見ることができ、これはデバイスの信頼性及び性能に悪影響を及ぼす。変調冷却セグメントと第１酸化物部分３１のストレス吸収あるいはストレスシンク特性（特に変調冷却セグメントの間）により酸素−ストレスのない酸素−基板インタフェイスが形成できる。さらにまた欠陥密度も低減できる。最後にセグメント２８は、たとえば純粋窒素のような不活性雰囲気中で毎分３５−６５℃のオーダーの高速オーダーの速い速度でさらに冷却される。セグメント２９は、純粋窒素雰囲気中における約５００℃のボートプル（boat pull）工程である。
【００２５】
図３−５は、酸化物層３０の形成ステップ時におけるデバイスの断面を示す。基板２２は、単結晶シリコンまたは多結晶シリコン，シリコンオンインシュレーター（silicon on insulator;SOI）構造基板内のシリコンアイランドのような酸化可能な基板である。第１酸化物部分３１は、９２５℃以下の温度で形成された低温酸化物（low temperature oxide;LTO）部分と見なされる。第２酸化物部分３２の形成時にストレスシンクを提供することに加えて、第１酸化物部分３１は、その下に酸化物を成長させる。かくして第１酸化物部分３１は、酸素は、そこを拡散しなければならず、その結果、基板２２が酸化されその結果第２酸化物部分３２が形成される。この実施例においては第１酸化物部分３１は、二酸化シリコンである。しかし他の材料も用いることができる。他の材料は、これに限定されるわけではないが、軽く窒化（０．２−３０重量％の窒素で）した二酸化シリコン層を含み、そしてボロンの貫通を阻止する。これはポリジプレーション（poly-depletion）の阻止に有効である。さらにまた第１酸化物部分３１は、蒸気酸化物あるいは成長−堆積の合成酸化物層でもよい。第２酸化物部分３２は、９２５℃の粘弾性温度以上の温度で成長した高温酸化物（high temperature oxide；ＨＴＯ）部分と見なされる。この実施例においては、第２酸化物部分３２の高温成長は９２５℃−１１００℃の範囲で行われる。
【００２６】
本発明の酸化物層３０の特徴は、面間の平面性が改善され、酸化物と基板との間のインターフェイスと酸化物のバルク内の両方でストレスが低下していることである。これは図６，７の比較から容易に理解できる。
【００２７】
図６は、従来の酸化物を含むＭＯＳ構造体のＴＥＭ格子画像であり、図７は本発明の酸化物を含むＭＯＳ構造体のＴＥＭ格子画像である。図６は、基板６２と従来の酸化物層６０と導電層６６とを示す。図６の画像においては、酸化物層６０と基板６２の間にひずみ領域が存在することを示すストレスバンド６３（黒いコントラスト）がある。更にまた酸化物層６０と基板６２とのインターフェイスは、比較的粗い（すなわち平面状ではない）。従来の酸化物の表面厚さは、５Å以上のオーダーである。これらの欠点の中でも特にこの表面粗さは、ＭＯＳトランジスタのチャネルのキャリア散乱、およびキャリアの移動度の低減につながる。チャネル内でキャリア散乱が発生し、そしてキャリアの移動度の低減につながる。
【００２８】
図６の従来の酸化物層に比較すると本発明の一実施例の傾斜のついた酸化物層３０と基板２２との間のインターフェイスを図７に示すが、これはＴＥＭ画像にはダークコントラストは存在しない。そのため知覚可能なストレスバンドが存在しない。かくして本発明の一実施例における酸化物層３０と基板２２との間のインターフェイスには、ストレスは存在しない。さらにまたこのインターフェイスは、インターフェイス近傍でＳｉ（１１１）ライン内に知覚観測可能な破損も有さず、ほぼ平面状である。Ｘ線マイクロ偏向技術のような標準のストレス測定技術を用いて、シリコン４００のブラグピークプロファイルは、ウォーレンアバーバッハ（Warren-Averbach）解析により２×１０9ダイン／ｃｍ2の圧縮力を示す。これに対し従来の酸化物層は、９×１０10から１×１０10ダイン／ｃｍ2の引っ張り力を示す。さらにまた図７のＴＥＭでは認められないが、バルク酸化物は,同様な技術で測定すると０−２×１０9ダイン／ｃｍ2の圧縮を有する実質的にストレスのない状態である。最後に酸化物層３０と第２酸化物部分３２との間のインターフェイスは、実質的に平面状で、その平面性は従来のＴＥＭ画像装置の解像度（３Å内）では検出不可能である。
【００２９】
本発明により形成されたストレスのかからない、かつ平面状のＳｉ−ＳｉＯ2インターフェイスとより高密度の第２酸化物部分３２により、本発明の酸化物を採用したデバイスの信頼性が改善される。通常の動作時のデバイスパラメーターのドリフトは、この薄いゲート酸化物を用いたデバイスの信頼性を評価する際には酸化物のブレークダウンよりもより深刻である。デバイスのパラメーターのドリフトにより、デバイスは、酸化物のブレークダウンが発生する前に必要とされるパラメーター仕様を満たすことができない。デバイスのドリフトは、２つのメカニズムにより支配されている。ｐ−ＭＯＳデバイスにおいては、バイアス−温度（ＢＴ）ドリフトは、主要なファクターであるが、一方ｎ−ＭＯＳデバイスにおいては、ホットキャリヤ劣化（hot carrier aging;HCA）が支配的である。
【００３０】
より良好なオフ状態（off-state)リーク性能を得るために表面チャネルデバイスへの移行は,バイアス温度（ＢＴ）条件の下でのしきい値電圧ＶTのドリフトにつながる。このドリフト現象は、シリコン製基板内へトンネル現象で移動する電子によるイオン化の影響に起因するホットホールの形成につながる。このホットホールは、酸化物内に閉じこめられる。酸化物内のトラップは、バルク酸化物内でホールトラップとしてホールトラップのように振る舞う弱いＳｉ−Ｏボンド（結合）に起因していると理論づけられている。これらのトラップされたホールは、酸化物内では正のチャージとして動作して、その結果、しきい値電圧ＶTのシフトに結びつく。従来の酸化物に比べて本発明の第２酸化物部分３２は、弱いＳｉ−Ｏボンド（結合）の数が減っていると考えられる。従って、トラップの発生も減っている。そして、これは第２酸化物部分３２のストレスのかかっていない高密度の特性からきている。本発明の酸化物内のしきい値電圧シフトの傾向は、大幅に低くなる。これを図８に示し、同図において、本発明の厚さが３６Åプロット８１と厚さが３２Åプロット８２の２つの例において、しきい値電圧のパーセンテージ劣化を厚さが３３Åプロット８３の従来の酸化物と比較する。図８から明らかなように、バイアス温度（ＢＴ）ドリフトは、本発明の酸化物を用いたデバイスにおいては遙かに低い。
【００３１】
デバイスの信頼性に悪影響を及ぼす別の現象は、ホットキャリヤエイジング（hot carrier aging;HCA）である。サブミクロンゲート構造においては、ホットキャリヤは、チャネル長さが短くなり、横方向が長くなった電界から発生する。これにより反転層のチャージが様々な悪いデバイス現象（通常ホットキャリヤ効果と称する）が発生する程度まで加速（加熱）される。デバイスの信頼性の観点からの重要なホットキャリヤ効果（影響）は、ホットキャリヤによりゲート酸化物と／またはＳｉ−ＳｉＯ2インターフェイスにおよぼす損傷である。このホットキャリヤエイジングは、インターフェイストラップの生成、あるいはパッシベートするダングリングボンドの破壊に起因すると考えられる。このためシリコン−二酸化シリコンインターフェイスにおけるダングリングボンドは、水素雰囲気中で通常不動態化処理されて、インターフェイストラップの数を減少させている。この不動態化技術は、従来の酸化物では,ある程度の成功を見ているが、ホットキャリヤは簡単にシリコン−水素の結合を破壊し、そして不動態化処理されたインターフェイストラップを再結合させる。インターフェイスにおけるトラップは、散乱中心として機能し、これによりチャネル内のキャリヤの移動度を低下させる。公知のように、駆動電流（Ｉon）、あるいは飽和電流（Ｉdsat）とトランスコンダクタンス（ｇm）は、チャネル内のキャリヤの移動度に比例する。従って散乱中心は、ホットキャリヤ効果に起因してより多くなり、そしてチャネル内のキャリヤの移動度は減少し、駆動電流とトランスコンダクタンスも減少する。かくしてインターフェイストラップの数は、駆動電流とトランスコンダクタンスのようなデバイスパラメータのようなドリフトに起因してデバイスを劣化させる。この劣化によりデバイスの信頼性に悪影響を及ぼす。
【００３２】
本発明の酸化物は、シリコンのダングリングボンドの減少を抑え、それによりインターフェイストラップの数も減少させている。これはより複雑な酸化プロセスの結果であり、そしてインターフェイスがほぼストレス（応力）がなく、また平面状であることに原因している。さらにまた本発明の酸化物中には、インターフェイストラップの数が少ないために水素により不動態化されたトラップの数も少なく、本発明の酸化物内に組み込まれるデバイス内の水素の放出により、デバイスのドリフトがより少なくなることが期待されている。
【００３３】
通常、標準技術で測定した結果によれば、本発明の酸化物中のインターフェイストラップ密度（Ｎit）は、３×１０9／ｃｍ2から５×１０10／ｃｍ2のオーダー、あるいはそれ以下である。ホットキャリヤエイジングによりかくして得られた改良の程度は、図９のグラフから明らかである。従来ではホットキャリヤエイジングの限界は、トランスコンダクタンスの１５％の変動である。プロット９０は、本発明により製造された３２Å厚の酸化物を組み込んだデバイスのものである。プロット９１は、同一の厚さの従来の酸化物を組み込んだ素子である。たとえば３μＡ／μｍの基板電流限界は、ＭＯＳＦＴにおける従来の酸化物では１２０時間で到達してしまうが、本発明の酸化物では、これが４００時間で到達することになる。エージングは、従来の酸化物に比べて本発明によれば、３−１０倍改善されている。
【００３４】
本発明の酸化物は、時間依存性の誘電体破壊（ＴＤＤＢ）の改善につながり、更にまたＭＯＳデバイスの信頼性を向上させる。ＴＤＤＢの改善は、本発明のストレスのない高品質のシリコン−二酸化シリコンインターフェイスから直接得られた結果である。上記したように基板と酸化物の間が平面状であり、ストレスが存在しないために欠陥密度Ｄ0も低い。その結果拡散マス移送とリーク電流に結びつく欠陥も少なくなる。最終的にこれは、チャージの滑らかな移動、あるいはチャージ−破壊Ｑbdの改善、及び例えば１５０℃から２１０℃の温度における誘電体破壊と電界の加速（例；３−６ＭＶ／ｃｍ）の改善につながる。
【００３５】
図１０に示すように本発明の酸化物は、従来の酸化物と比較したときにＴＤＤＢの改善の観点からは８−１０倍の改善が得られる。特に平均故障時間（mean time to failure;MTTF）対電界強度は、０．２５μｍのＣＭＯＳデバイスにおいて、様々な酸化物と本発明の酸化物に対し同図にプロットされている。このプロット１００は、厚さが３２Åの本発明の酸化物に対するもので、同一厚さの従来の酸化物は、プロット１０２と１０３で示されている。本発明の酸化物は、５．５ＭＶ／ｃｍ2の電界においては１０5秒で破壊を示すが、これは従来の酸化物が同一の電界において２×１０4秒で破壊するのとは対照的である。プロット１０１は、厚さが２８Åの本発明の酸化物に対するものでプロット１０４は、２８Å厚の従来の酸化物に対するものである。この比較から判るように本発明の酸化物は、５．５ＭＶ／ｃｍの電界においては２×１０4秒で破壊を示すが、従来の酸化物においては、同一電界で７×１０3秒で破壊を示すのと対照的である。
【００３６】
前述したようにデバイスの性能は、本発明の酸化物により改善されている。チャネル内のキャリヤの移動度は、トラップの数と酸化物−基板のインターフェイスにおける表面粗さ（平面性）の程度に大きく影響される。より平面状の（凹凸の少ない）のインターフェイスとトラップの数の減少が移動度の改善に役立つ。これによりトランスコンダクタンスが改善される。このことは図１１を見ることでよりはっきりする。偶数番号のプロット１１０，１１２，１１４，１１６，１１８は、本発明の酸化物を用いたデバイスにおけるトランスコンダクタンス対ゲート−ソース電圧を示す。奇数番号のプロット１１１，１１３，１１５，１１７，１１９は、従来の酸化物を用いたデバイスのトランスコンダクタンス対ゲート−ソース電圧のプロットを示す。トランスコンダクタンス対ゲート−ソース電圧Ｖgsは、１５×１５μｍ2ＮＭＯＳＦＥＴに対するものである。プロット１１０と１１１は、ドレイン電圧が２．１ボルトのものである。プロット１１２と１１３は、ドレイン電圧が１．６ボルトに対するものであり、プロット１１４と１１５は、ドレイン電圧が１．１ボルトのものであり、プロット１１６と１１７は、ドレイン電圧が０．６ボルトのものであり、プロット１１８と１１９は、ドレイン電圧が０．１ボルトのものである。図１１は、本発明の一実施例による酸化物では、チャネル移動度が５−６％上昇したことを示している。これはこの実施例において駆動電流（飽和電流Ｉdsat）が２０％のオーダーで改善されたことになる。
【００３７】
図１２において、１５×１５μｍ2のＮＭＯＳＦＥＴに対する駆動電流の本発明の酸化物と従来の酸化物の比較結果を示す。一連のゲート電圧に対する駆動電流対ドレイン電圧がプロットしてある。プロット１２０と１２１は、それぞれ本発明の酸化物と従来の酸化物に対するゲート電圧が２．５ボルトのものを示している。プロット１２２と１２３は、本発明の酸化物と従来の酸化物におけるゲート電圧が０．２ボルトのものを示している。最後にプロット１２４と１２５は、本発明の酸化物と従来の酸化物に対するゲート電圧が１．５ボルトのものを示している。本発明の酸化物を組み込んだデバイスは、従来の酸化物を用いたデバイスに比較してサブしきい値が改善され、飽和特性が改善されている。
【００３８】
本発明の酸化物を用いたトランジスタのリーク電流特性も改善されている。リーク電流は、酸化物欠陥（Ｄ0）の原因と考えられる。本発明の酸化物の欠陥密度は、０．１欠陥／ｃｍ2以下である。薄いゲート誘電体層に対しては、Ｄ0に対する主な寄与分は、成長により引き起こされた欠陥密度と酸化物層に内在する本来的なストレスである。欠陥は、異質領域とアスペリティ（asperity）のようなエネルギーの高い部位（energetically fabered site）で形成される。これらの欠陥は、酸化物が欠陥の周囲のシリコンを消費するにつれて外側に向かって成長する傾向があり、最終的に欠陥のネットワークが存在することになる。この欠陥は、拡散マス移送のパイプとして、及び電位のリーク電流パスとして見ることができ、これはデバイスの信頼性と性能に大きな影響を及ぼす。
【００３９】
図１３は、電圧が２．０ボルトにおけるｎ型タブ内のゲート酸化物に対する累積確率対リーク電流を表すグラフである。プロット１３０は、厚さが２８Åの本発明のゲート酸化物に対するものであり、プロット１３１は、同一厚さの従来の酸化物に対するものである。プロット１３２は、厚さが３２Åの本発明の酸化物に対するものであり、プロット１３３は、同一厚さの従来の酸化物に対するものである。
【００４０】
図１４は、電圧が２．０ボルトのｐ型タブに対する様々なリーク電流のプロットを示す。プロット１３４は、厚さが２８Åの本発明のゲート酸化物層に対するものであり、プロット１３５は、同一厚さの従来のゲート酸化物層に対するものである。プロット１３６は、厚さが３２Åの本発明の酸化物層のものであり、プロット１３７は、同一厚さの従来の酸化物層のものである。図１３と１４から判るように本発明によればリーク電流は、８−１０倍改善されている。このリーク電流の大幅な改善により、チャネルに対するチャージ制御が改善され、さらにサブしきい値特性（Ｉoff）も改善される。
【図面の簡単な説明】
【図１】Ａ  本発明のＭＯＳ構造体の断面図。
Ｂ  本発明のＭＯＳトランジスタの断面図。
【図２】Ａ  本発明による製造工程を表すフローチャート図。
Ｂ  本発明の製造工程における温度対時間の関係を表すグラフ。
【図３】本発明の一実施例による酸化物層を形成するプロセスを表す断面図。
【図４】本発明の一実施例による酸化物層を形成するプロセスを表す断面図。
【図５】本発明の一実施例による酸化物層を形成するプロセスを表す断面図。
【図６】酸化物の上に導電層を有する基板上の従来の酸化物層の透過型電子顕微鏡ＴＥＭ格子像を表す図。
【図７】本発明による酸化物の上に導電層を有する基板上に本発明の酸化物層の透過型電子顕微鏡のＴＥＭ格子像を表す図。
【図８】本発明の酸化物層と従来の酸化物層の時間とＶTの劣化の％を表すグラフ。
【図９】従来の酸化物層と本発明の一実施例の酸化物層に対するホットキャリヤエイジング（hot carrier aging（ＨＣＡ））を示す時間と基板電流（Ｉsub）の関係を表すグラフ。
【図１０】従来の酸化物層と本発明の一実施例による酸化物層に対する平均故障時間対電界との関係を表すグラフ。
【図１１】従来のゲート酸化物層と本発明の一実施例のゲート酸化物層を組み込んだ５×１５μｍ2ＮＭＯＳＦＥＴに対するトランスコンダクタンス（ｇm）対ゲート−ソース電圧（Ｖｇｓ）の関係を表すグラフ。
【図１２】従来のゲート酸化物層と本発明の一実施例のゲート酸化物層を組み込んだ５×１５μｍ2ＮＭＯＳＦＥＴに対するドレイン電流（Ｉd）対ドレイン電圧（Ｖd）の関係を表すグラフ。
【図１３】従来のゲート酸化物層と本発明の一実施例のゲート酸化物層を組み込んだＮ型タブ（ウエル）内の５×１５μｍ2ＦＥＴＳにおける累積確率対リークの関係を表すグラフ。
【図１４】従来のゲート酸化物層と本発明の一実施例のゲート酸化物層を組み込んだＰ型タブ（ウエル）内の５×１５μｍ2ＦＥＴＳにおける累積確率対リークの関係を表すグラフ。
【符号の説明】
２１  ＭＯＳトランジスタ
２２  基板
２３  ソース
２４  ドレイン
２５  チャネル
２６  導電層
２７  ソース領域
２８  チャネル領域
３０  酸化物層
３１  第１酸化物部分
３２  第２酸化物部分
３３  高ｋ材料層
３４  インターフェイス
６０  酸化物層
６２  基板
６６  導電層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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