(57)【特許請求の範囲】
【請求項１】
第１導電型半導体基板上に、第２導電型半導体層が積層されており、該第２導電型半導体層が、第１の第１導電型分離拡散層によって集積回路部とフォトダイオード部とに分離されて、前記集積回路部に集積回路が形成されるとともに、前記フォトダイオード部に第２の第１導電型分離拡散層によって分割された複数の分割フォトダイオードが形成された回路内蔵受光素子の製造方法であって、
前記第２導電型半導体層に前記第１および第２の第１導電型分離拡散層を形成し、該第２導電型半導体層および全ての前記第１導電型分離拡散層の表面上に酸化膜を形成して、前記第１導電型分離拡散層表面上の前記酸化膜部分を局所酸化するステップと、
次いで、局所酸化されなかった前記酸化膜を全て除去して膜厚が制御された第１シリコン酸化膜を形成するステップと、
次いで、前記集積回路部において前記第１シリコン酸化膜越しのイオン注入によってベース領域を形成するステップと、
次いで、前記フォトダイオード部の受光部に存在する全ての酸化膜を、反射防止膜となるシリコン熱酸化膜に置換するステップと、
次いで、前記集積回路部に、エミッタ拡散源および電極となる多結晶シリコンを用いてトランジスタを形成するステップと、
を包含することを特徴とする回路内蔵受光素子の製造方法。
【請求項２】
前記ベース領域を形成するステップにおいて、前記フォトダイオード部における前記第１シリコン酸化膜越しのイオン注入によって表面拡散層を同時に形成する請求項１に記載の回路内蔵受光素子の製造方法。
【請求項３】
前記第１のシリコン酸化膜が１０ｎｍ〜４０ｎｍの膜厚に形成される請求項１または２に記載の回路内蔵受光素子の製造方法。
【請求項４】
前記ベース領域を形成するステップに次いで、前記シリコン熱酸化膜上に、前記反射防止膜を構成する第２のシリコン窒化膜を形成するステップをさらに包含する、請求項１に記載の回路内蔵受光素子の製造方法。
【請求項５】
前記第２のシリコン窒化膜の形成と同時に、前記集積回路部にシリコン窒化膜容量部となるシリコン窒化膜を形成する請求項４に記載の回路内蔵受光素子の製造方法。
【請求項６】
前記第２のシリコン窒化膜の形成後に、該第２のシリコン窒化膜を保護する第２のシリコン酸化膜を形成するステップをさらに包含する請求項４に記載の回路内蔵受光素子の製造方法。
【請求項７】
前記トランジスタを形成するステップの後に、前記集積回路部に配線を形成する配線形成工程が実施され、前記第２のシリコン酸化膜は、該配線形成工程の終了後にエッチングされる請求項６に記載の回路内蔵受光素子の製造方法。
【請求項８】
前記第２のシリコン酸化膜のエッチングは、前記配線形成工程にて形成された配線を保護するカバー絶縁膜を形成した後に該カバー絶縁膜を保護膜として実行されるウェットエッチングである請求項７に記載の回路内蔵受光素子の製造方法。
【請求項９】
前記第１導電型半導体基板が、高比抵抗基板からなる請求項１〜８のいずれか一つに記載の回路内蔵受光素子の製造方法。
【請求項１０】
前記第１導電型半導体基板が、低比抵抗基板と、該低比抵抗基板上に形成された高比抵抗エピタキシャル層とからなる請求項１〜９のいずれか一つに記載の回路内蔵受光素子の製造方法。
【発明の詳細な説明】
【０００１】
【産業上の技術分野】
本発明は、入射した光を電気信号に変換するフォトダイオードと、変換信号を処理する集積回路を同一シリコン基板上に形成した回路内蔵受光素子の製造方法に関するものである。
【０００２】
【従来の技術】
回路内蔵受光素子は、主に光ピックアップに用いられており、半導体レーザーの焦点位置をディスク上に合わせるためのフォーカス誤差信号やレーザーの焦点位置をディスク上のピットに合わせる（トラッキング）ためのラジアル誤差信号を得るのに利用されている。近年、ＣＤ−ＲＯＭ、ＤＶＤ−ＲＯＭドライブなどに用いられる光ピックアップの高速化が進み、高速で性能の良い回路内蔵受光素子が求められている。
【０００３】
従来の回路内蔵受光素子５００を図１０（特許公報２７３１１１５号）に示す。まず分割フォトダイオード構造の特徴は、応答の遅い拡散電流を低減するために、Ｎ型埋込拡散層１０３およびＰ型拡散層１０９を形成していることである。また、半導体基板１０１は、接合容量を低減するためＰ型＜１１１＞４０Ωｃｍを使用している。これらにより、空乏層を広げて、移動速度の遅い拡散キャリアが拡散により移動する距離を短くすることでフォトダイオードの応答を改善しており、ｆｃ（−３ｄＢ）として３０ＭＨｚが達成されている。
【０００４】
また、表面には反射防止膜として、シリコン窒化膜１１１が形成されており、ＣＤ−ＲＯＭで使用される７８０ｎｍのレーザ波長に対して反射率が小さくなるように設定されている。
【０００５】
一方、この回路内蔵受光素子の集積回路部分は、拡散分離で素子分離を行い、エミッタ、ベースともにそれぞれ砒素（Ａｓ＋）、ボロン（Ｂ＋）のイオン注入により形成されている。このように形成されたＮＰＮトランジスタのｆＴｍａｘは、３ＧＨｚであり、回路内蔵受光素子としては、２０ＭＨｚ程度の応答が達成されている。
【０００６】
図１１Ａ〜図１１Ｈを参照して、この回路内蔵受光素子の製造工程について以下に説明する。
【０００７】
図１１Ａに示すように、Ｐ型＜１１１＞４０Ωｃｍ基板１０１上において、素子分離およびフォトダイオードの分割領域にＰ型埋込拡散層１０２を形成して、分割フォトダイオードの応答を改善するためのＮ型埋込拡散層１０３と、ＮＰＮトランジスタ部のＮ型埋込拡散層１０３を形成し、この後Ｎ型エピタキシャル層１０４を形成する。
【０００８】
次に図１１Ｂに示すように、Ｐ型拡散層１０５、Ｖ−ＰＮＰトランジスタのベース領域（図示せず）、ＮＰＮトランジスタのコレクタ補償拡散層１０６を形成する。
【０００９】
次に図１１Ｃに示すように、ボロンのイオン注入によりＮＰＮトランジスタのベース領域（内部ベース領域１０７、外部ベース領域１０８）、Ｖ−ＰＮＰトランジスタのエミッタ領域（図示せず）、分割フォトダイオードの応答を改善するためのＰ型拡散層を形成する。
【００１０】
次に図１１Ｄに示すように、ＮＰＮトランジスタのエミッタ領域に砒素のイオン注入を行い、トランジスタのエミッタ領域１１０を形成する。
【００１１】
次に図１１Ｅに示すように、膜厚の制御された反射防止膜を形成するため、一度分割フォトダイオード受光領域のフィールドシリコン酸化膜を除去し、シリコン窒化膜１１１をＣＶＤにより形成する。
【００１２】
次に図１１Ｆに示すようにコンタクト部のシリコン酸化膜をエッチングした後、第１層目配線となるＡｌＳｉをスパッタにより形成し、配線部分１１２をドライエッチにより形成する。この時、分割フォトダイオードの受光領域のＡｌＳｉは、エッチングしない。この理由はドライエッチにより、反射防止膜のシリコン窒化膜１１１が膜べりしたり、ドライエッチのプラズマによるダメージのため、フォトダイオードのリーク特性が劣化するためである。
【００１３】
次に層間絶縁膜１１３を形成して、集積回路内のスルーホール形成を行う。またこの時、フォトダイオード上の層間絶縁膜１１３をエッチングする。図１１Ｇに示すように、第２層目配線１１４となるＡｌＳｉをスパッタにより形成し、第２層目配線１１４の形成、フォトダイオード受光領域のＡｌＳｉ除去のためのパターニングをする。
【００１４】
最後に図１１Ｈに示すように、第２層目配線部分１１４および分割フォトダイオード部のＡｌＳｉ（第１、第２層配線積層）をウェットエッチによりエッチングする。このドライエッチを行うと、反射防止膜であるシリコン窒化膜１１１の膜べりや、フォトダイオードのリーク特性の劣化が生じるためである。その後、カバー絶縁膜１１５を形成する。
【００１５】
以上により図１０に示す回路内蔵受光素子５００が得られるが、近年、回路内蔵受光素子の更なる高速化が要求されており、分割フォトダイオード、集積回路ともに高速化のための改善が検討されている。
【００１６】
分割フォトダイオードのさらなる高速化のためには、ＣＲ時定数を小さくする必要がある。具体的には、フォトダイオード容量Ｃｐｄの低減もしくは直列抵抗Ｒｓの低減が必要である。
【００１７】
例えば、図１２に示すフォトダイオード構造が、（特開平１０−１０７２４３号公報）により提案されている。この構造では、実際に半導体レーザの入射光のあたる部分のみにＮ型埋込拡散層１０９を形成しており、図１０の構造により改善された応答性を保ちつつ、接合面積を減らすことにより接合容量の低減を実現している。この場合、受光表面にＰ型拡散層１０９とＮ型エピタキシャル層１０４との接合があり、反射防止膜としてシリコン熱酸化膜１１６の形成が必要である。ＣＶＤなどのデポ膜をシリコンに直接形成すると、表面のＰ型拡散層１０９とＮ型エピタキシャル層１０４との接合部でのリーク電流が増大するためである。
【００１８】
一方、集積回路の高速化については、特にトランジスタ単体の高速化が重要である。一例としてＮＰＮトランジスタをあげるが、まずエミッタ−ベース間容量の低減が有効である。このためには、エミッタ、ベースの不純物濃度を下げるか、エミッターベース面積を小さくすることが必要である。しかし、前者は、キャリアの注入効率が低下して電流増幅率（ｈＦＥ）が低下するため採用できない。
【００１９】
また、エミッタ−ベース面積を小さくするため、マスクのアライメントマージンをできるだけ減らすリソグラフィー技術の開発が進められている。更に構造的にエミッタ−ベース面積を小さくするため、砒素などのｎ型半導体を導入した多結晶シリコンをエミッタの拡散源および電極に用いる方法（多結晶シリコンエミッタ）が採用されている。この方法では、エミッタ拡散とコンタクトのアライメントマージンが不要なため、エミッタ−ベース面積が縮小でき、エミッタ−ベース間容量を低減できる。
【００２０】
また、多結晶シリコンエミッタの採用により、浅いエミッタ拡散、べース拡散を形成することが可能であり、ベース幅が縮小できるため、高速化できる。
【００２１】
さらに、ベースコレクタ間容量の低減についても、上述の多結晶シリコンエミッタは有効である。それは、エミッタ面積が小さくなる分だけ、同時にべース面積を縮小することができるためである。
【００２２】
また、素子分離としてロコス酸化（局所酸化）を行うことにより、ウォールドベース構造が採用でき、ベースとコレクタとの間の容量を低減できる。また、コレクタと基板との間の容量を低減することができる。
【００２３】
上記の多結晶シリコンエミッタの採用により、ＮＰＮトランジスタのｆＴｍａｘが従来の３ＧＨｚから６ＧＨｚへと改善された。
【００２４】
【発明が解決しようとする課題】
しかし、回路内蔵受光素子の高速化のため、上記の図１２に示す分割フォトダイオードと、多結晶シリコンエミッタおよび局所酸化（ロコス酸化）を行って高速化した集積回路とを同一基板上に形成する際には、いくつかの問題がある。
【００２５】
これらの問題点は、分割フォトダイオードの反射防止膜の形成に関する課題Ａと、素子分離のロコス段差に関する課題Ｂに分類できる。まず、分割フォトダイオードの反射防止膜の形成に関する課題Ａとしては、
Ａ１．トランジスタの歩留り低下
Ａ２．スルー酸化膜のバラツキによるトランジスタ特性のバラツキ
Ａ３．反射防止膜の膜べり（反射率の増加、バラツキ増大）
がある。これらの課題について以下に説明する。
【００２６】
Ａ１．トランジスタの歩留り低下
図１２に示す分割フォトダイオードでは、受光表面にＰ型拡散層１０９とＮ型エピタキシャル層１０４との接合が、反射防止膜としてＣＶＤなどのデポ膜を形成した場合、表面でのリーク電流が増大する。そのため、反射防止膜としてシリコン熱酸化膜１１６を形成する必要がある。しかし、砒素などのｎ型半導体を導入した多結晶シリコンを形成し、その後に適切な熱処理を行ってエミッタ拡散を形成した後で、熱酸化を行うと結晶欠陥によりトランジスタの歩留りが低下することが判明した。
【００２７】
Ａ２．スルー酸化膜厚のバラツキによるトランジスタ特性のバラツキ
ＮＰＮトランジスタの内部べース領域の形成は、通常、酸化膜（スルー酸化膜）を通したイオン注入により行われる。このスルー酸化膜厚がばらつくと、イオン注入による不純物濃度プロファイルがばらつく。内部べース領域の形成を分割フォトダイオードの反射防止膜形成後に行うと、反射防止膜形成時の前処理、エッチングにより、内部ベース領域のスルー酸化膜が膜べリし、膜厚バラツキが増える。内部ベース領域の濃度プロファイルのバラツキが増え、トランジスタ特性がばらつく。また、これを避けるため、反射防止膜形成後にスルー酸化膜を形成するためには、すでにあるシリコン酸化膜の除去と酸化工程とが別途必要であり、製造コストがあがってしまう。
【００２８】
Ａ３．反射防止膜の膜べり（反射率の増加、バラツキ増大）
多結晶シリコンエミッタを使用する場合、実際の配線材料として使用されるＡｌＳｉと多結晶シリコンのＳｉとの間には、バリアメタルが必要である。このバリアメタルとして、例えばＴｉＷなどが使用されるが、通常は配線（多層配線の場合は、第１層目）と同時にスパッタされ、同時にエッチングされる。このバリアメタルのエッチングは、ドライエッチで行われる。また、ＩＣの小型化のため、配線幅の縮小が望まれており、そのためにはドライエッチングによるパターニングが望ましい。しかし、このドライエッチングにより膜厚制御した反射防止膜もエッチングされてしまい、反射率が最も低くなるように設定した反射率や、そのバラツキが増える。また、ドライエッチングのプラズマダメージにより、リーク電流が増大する。
【００２９】
Ｂ．素子分離のロコス段差によるクロストーク特性
分離拡散層５の形成は、通常、図１３Ａのように活性領域を決定するシリコン窒化膜７を形成した後、図１３Ｂのように、分離拡散領域にボロンをイオン注入し、図１３Ｃのように、局所酸化（ロコス酸化）で押し込むことにより行われる。局所酸化による分離（以下、ロコス分離という）は、すべての素子分離部に適用され、ロコス部と非ロコス部との境界で段差（以下、ロコス段差という）が生じる。
【００３０】
従って、図１４に示すように分割フォトダイオードの分割部にもロコス段差が生じ、そのロコス段差部で分割フォトダイオードヘの入射光が散乱されるため、均一に入射されず、クロストーグ特性の劣化が懸念される。
【００３１】
以上の課題を解決しつつ、多結晶シリコンエミッタ、ロコス分離を採用した高速な集積回路と高速な分割フォトダイオードを同一基板上に形成する必要がある。
【００３２】
本発明の目的は、多結晶シリコンエミッタ、ロコス分離を採用した高速な集積回路と高速な分割フォトダイオードとを同一基板上に形成した回路内蔵受光素子の製造方法を提供することにある。
【００３３】
本発明の他の目的は、トランジスタの歩留りの良好な回路内蔵受光素子の製造方法を提供することにある。
【００３４】
本発明のさらに他の目的は、スルー酸化膜厚のバラツキによるトランジスタ特性のバラツキの少ない回路内蔵受光素子の製造方法を提供することにある。
【００３５】
本発明のさらに他の目的は、反射率が低くなるように最適化された膜厚を有し、かつ反射率のバラツキの少ない反射防止膜を形成する回路内蔵受光素子の製造方法を提供することにある。
【００３６】
本発明のさらに他の目的は、クロストーク特性の良好な回路内蔵受光素子の製造方法を提供することにある。
【００３７】
【課題を解決するための手段】
本発明に係る回路内蔵受光素子の製造方法は、第１導電型半導体基板上に、第２導電型半導体層が積層されており、該第２導電型半導体層が、第１の第１導電型分離拡散層によって集積回路部とフォトダイオード部とに分離されて、前記集積回路部に集積回路が形成されるとともに、前記フォトダイオード部に第２の第１導電型分離拡散層によって分割された複数の分割フォトダイオードが形成された回路内蔵受光素子の製造方法であって、前記第２導電型半導体層に前記第１および第２の第１導電型分離拡散層を形成し、該第２導電型半導体層および全ての前記第１導電型分離拡散層の表面上に酸化膜を形成して、前記第１導電型分離拡散層表面上の前記酸化膜部分を局所酸化するステップと、次いで、局所酸化されなかった前記酸化膜を全て除去して膜厚が制御された第１シリコン酸化膜を形成するステップと、次いで、前記集積回路部において前記第１シリコン酸化膜越しのイオン注入によってベース領域を形成するステップと、次いで、前記フォトダイオード部の受光部に存在する全ての酸化膜を、反射防止膜となるシリコン熱酸化膜に置換するステップと、次いで、前記集積回路部に、エミッタ拡散源および電極となる多結晶シリコンを用いてトランジスタを形成するステップと、を包含することを特徴とする。
【００３８】
また、本発明に係る回路内蔵受光素子の製造方法は、第１導電型半導体基板上に、第２導電型半導体層が積層されており、該第２導電型半導体層が、第１の第１導電型分離拡散層によって集積回路部とフォトダイオード部とに分離されて、前記集積回路部に集積回路が形成されるとともに、前記フォトダイオード部に第２の第１導電型分離拡散層によって分割された複数の分割フォトダイオードが形成された回路内蔵受光素子の製造方法であって、前記第２導電型半導体層に前記第１および第２の第１導電型分離拡散層を形成し、該第２導電型半導体層および全ての前記第１導電型分離拡散層の表面上に酸化膜を形成して、前記フォトダイオード部の受光部上の前記酸化膜部分を局所酸化するステップと、次いで、局所酸化されなかった前記酸化膜を全て除去して膜厚が制御された第１シリコン酸化膜を形成するステップと、次いで、前記集積回路部において前記第１シリコン酸化膜越しのイオン注入によってベース領域を形成するステップと、次いで、前記フォトダイオード部の受光部に存在する全ての酸化膜を、反射防止膜となるシリコン熱酸化膜に置換するステップと、次いで、前記集積回路部に、エミッタ拡散源および電極となる多結晶シリコンを用いてトランジスタを形成するステップと、を包含することを特徴とする。
【００３９】
また、本発明に係る回路内蔵受光素子の製造方法は、第１導電型半導体基板上に、第２導電型半導体層が積層されており、該第２導電型半導体層が、第１の第１導電型分離拡散層によって集積回路部とフォトダイオード部とに分離されて、前記集積回路部に集積回路が形成されるとともに、前記フォトダイオード部に第２の第１導電型分離拡散層によって分割された複数の分割フォトダイオードが形成された回路内蔵受光素子の製造方法であって、前記第２導電型半導体層に前記第１および第２の第１導電型分離拡散層を形成し、該第２導電型半導体層および全ての前記第１導電型分離拡散層の表面上に酸化膜を形成して、前記第１の第１導電型分離拡散層表面上および前記フォトダイオード部上の全ての前記酸化膜部分をそれぞれ局所酸化するステップと、次いで、前記フォトダイオード部上の局所酸化膜を前記フォトダイオード部の反射防止膜となるシリコン熱酸化膜に置換するとともに、前記集積回路部における前記局所酸化されなかった前記酸化膜の全てを、膜厚が制御された第１シリコン酸化膜に置換するステップと、次いで、前記集積回路部において前記第１シリコン酸化膜越しのイオン注入によってベース領域を形成するステップと、次いで、前記集積回路部に、エミッタ拡散源および電極となる多結晶シリコンを用いてトランジスタを形成するステップと、を包含することを特徴とする。
【００４０】
また、本発明に係る回路内蔵受光素子の製造方法は、第１導電型半導体基板上に、第２導電型半導体層が積層されており、該第２導電型半導体層が、第１の第１導電型分離拡散層によって集積回路部とフォトダイオード部とに分離されて、前記集積回路部に集積回路が形成されるとともに、前記フォトダイオード部に第２の第１導電型分離拡散層によって分割された複数の分割フォトダイオードが形成された回路内蔵受光素子の製造方法であって、前記第２導電型半導体層に前記第１および第２の第１導電型分離拡散層を形成し、該第２導電型半導体層および全ての前記第１導電型分離拡散層の表面上に酸化膜を形成して、前記フォトダイオード部の受光部上以外の酸化膜を局所酸化させるステップと、次いで、局所酸化されなかった前記酸化膜を全て除去して膜厚が制御された第１シリコン酸化膜を形成するステップと、次いで、前記集積回路部において前記第１シリコン酸化膜越しのイオン注入によってベース領域を形成するステップと、次いで、前記フォトダイオード部の受光部に存在する全ての酸化膜を、反射防止膜となるシリコン熱酸化膜に置換するステップと、次いで、前記集積回路部に、エミッタ拡散源および電極となる多結晶シリコンを用いてトランジスタを形成するステップと、を包含することを特徴とする。
【００４１】
好ましくは、前記ベース領域の形成に際して、前記フォトダイオード部における前記第１シリコン酸化膜越しのイオン注入によって表面拡散層を同時に形成する。
【００４２】
好ましくは、前記局所酸化が、該局所酸化される部分以外の領域を第１のシリコン窒化膜によって覆った状態で行なわれ、該第１のシリコン窒化膜は、前記第１導電型分離拡散層が形成された後に形成される。
【００４３】
好ましくは、前記第１のシリコン酸化膜が１０ｎｍ〜４０ｎｍの膜厚に形成される。
【００４４】
好ましくは、前記シリコン熱酸化膜を形成するステップに次いで、該シリコン熱酸化膜上に、前記反射防止膜を構成する第２のシリコン窒化膜を形成するステップをさらに包含する。
【００４５】
好ましくは、前記ベース領域を形成するステップに次いで、前記シリコン熱酸化膜上に、前記反射防止膜を構成する第２のシリコン窒化膜を形成するステップをさらに包含する。
【００４６】
好ましくは、前記第２のシリコン窒化膜の形成と同時に、前記集積回路部にシリコン窒化膜容量部となるシリコン窒化膜を形成する。
【００４７】
好ましくは、前記第２のシリコン窒化膜の形成後に、該第２のシリコン窒化膜を保護する第２のシリコン酸化膜を形成するステップをさらに包含する。
【００４８】
好ましくは、前記トランジスタの形成後に、前記集積回路部に配線を形成する配線形成工程が実施され、前記第２のシリコン酸化膜は、該配線形成工程の終了後にエッチングされる。
【００４９】
好ましくは、前記第２のシリコン酸化膜のエッチングは、前記配線形成工程にて形成された配線を保護するカバー絶縁膜を形成した後に該カバー絶縁膜を保護膜として実行されるウェットエッチングである。
【００５０】
好ましくは、前記第１導電型半導体基板が、高比抵抗基板からなる。
【００５１】
好ましくは、前記第１導電型半導体基板が、低比抵抗基板と、該低比抵抗基板上に形成された高比抵抗エピタキシャル層とからなる。
【００５２】
【発明の実施の形態】
以下に具体的に本発明の実施の形態について説明する。
【００５３】
（実施の形態１）
図１に本発明の実施の形態１による回路内蔵受光素子１００の断面図を示す。
【００５４】
ＮＰＮトランジスタのエミッタ領域１５の形成には、拡散源および電極として多結晶シリコン１６を用いており、集積回路部分の素子分離としては局所酸化（ロコス酸化ともいう）が行われている。また、同一シリコン基板上に分割フォトダイオードが形成されており、その拡散構造は、応答速度の高速化や高周波ノイズの低減が達成できる構造となっている。具体的には、応答の遅い拡散電流成分を低減するため、その高速な応答を改善し、フォトダイオード容量を小さくできる構造である（特開平１０−１０７２４３号公報の構造、図１２参照）。
【００５５】
また、反射防止膜は、上記の拡散構造において表面でのリーク電流を低減するため、シリコン熱酸化膜１１（膜厚２６ｎｍ）を表面に形成し、その上に第１シリコン窒化膜であるシリコン窒化膜１２（膜厚５０ｎｍ）を形成した構造となっている。これらの膜厚は、実際に使用されるレーザ波長７８０ｎｍ、６５０ｎｍに対して反射率が低くなるように設定している。この回路内蔵受光素子の製造方法について、図２Ａ〜図２Ｈを用いて以下に説明する。
【００５６】
まず図２Ａに示すように、Ｐ型半導体基板１上において、分離部となる領域にＰ型埋込拡散層２を形成し、その後に分割フォトダイオード部とＮＰＮトランジスタ部とにＮ型埋込拡散層３を形成し、Ｎ型エピタキシャル層４を成長させる。Ｐ型半導体基板１として高比抵抗な（比抵抗：５００Ωｃｍ程度）基板を使用し、フォトダイオード容量を低減する。同時にＮ型埋込拡散層３をＰ型埋込拡散層２の近傍のみに形成し、拡散電流成分を低減する。これらによりフォトダイオードの高速化を達成している。
【００５７】
次に図２Ｂに示すように、シリコン酸化膜６を形成し、その後活性領域を決定するシリコン窒化膜７を形成し、Ｐ型分離拡散層５を形成する。
【００５８】
次に図２Ｃに示すように、局所酸化（ロコス酸化）を行い、膜厚の制御されたスルー酸化膜を形成するために局所酸化によって酸化しなかった部分の酸化膜を一度エッチングし、スルー酸化膜となるシリコン酸化膜６Ａ（膜厚数十ｎｍ）を再形成し、Ｖ−ＰＮＰトランジスタのベース領域（図示せず）、ＮＰＮトランジスタのコレクタ補償拡散層８、内部ベース領域９をスルー酸化膜となるシリコン酸化膜６Ａ越しのイオン注入により形成する。この時、ＮＰＮトランジスタの内部ベース領域９を形成すると同時に分割フォトダイオードのＰ型拡散層１０を形成する。
【００５９】
次に図２Ｄに示すように、分割フォトダイオードの反射防止膜としてシリコン熱酸化膜１１（膜厚２６ｎｍ）と第１シリコン窒化膜であるシリコン窒化膜１２（膜厚５０ｎｍ）とを形成する。更にこれらの反射防止膜を配線エッチングによる膜べりなどから保護するためにＣＶＤ系のシリコン酸化膜１３を形成する。反射防止膜として、シリコン熱酸化膜１１を形成することにより、図１２のフォトダイオード拡散構造が採用できる。また、その上にシリコン窒化膜１２を形成することによりさらに反射率を低減することができる。集積回路内のシリコン窒化膜容量部には、第２シリコン窒化膜１２Ａが形成される。
【００６０】
これらの膜厚は、光ピックアップで使用される半導体レーザ波長（λ＝６５０ｎｍ、７８０ｎｍ）に対して反射率を最も低くできるように選んでいる（図３Ａ、図３Ｂ参照）。また、図３Ａ、図３Ｂよりシリコン酸化膜１１の膜厚を１０〜４０ｎｍにしておけば、反射率を７％以下にすることができる。
【００６１】
ＮＰＮトランジスタの内部ベース領域９を形成した後、分割フォトダイオードの反射防止膜を形成することにより、反射防止膜の前処理、エッチングによるスルー酸化膜となるシリコン酸化膜６Ａの膜厚バラツキがなく、トランジスタ特性バラツキが増加することもない。上記第１シリコン窒化膜であるシリコン窒化膜１２は、窒化膜容量部の第２シリコン窒化膜１２Ａと同時に形成することにより、製造コストアップすることなく形成できる。
【００６２】
また、次に図２Ｅに示すように、Ｖ−ＰＮＰトランジスタのエミッタ領域（図示せず）、ＮＰＮトランジスタの外部ベース領域１４および拡散源および電極となる多結晶シリコン１６を形成する。この多結晶シリコン１６に砒素をイオン注入し、アニールすることによりエミッタ領域１５を形成する。分割フォトダイオードの反射防止膜の形成をエミッタ領域１５を形成する前に行っているため、トランジスタの歩留り低下を防止できる。
【００６３】
次にコンタクトホールを形成し、ＡｌＳｉなどの導電材料を全面に形成した後、図２Ｆに示すように、第１層目配線１７をパターニングする。第１属目配線１７のエッチングは、バリアメタル（ＴｉＷ）エッチングおよび配線幅縮小のためドライエッチングで行われる。この時、分割フォトダイオード上の反射防止膜を保護するためのＣＶＤ系シリコン酸化膜１３を形成してあることにより、ドライエッチ時に反射防止膜が膜ベりせず、反射防止膜の膜厚が最適値に維持できると共に、プラズマによりダメージを受けることもなく、フォトダイオードのリーク電流特性の劣化を防止できる。
【００６４】
次に図２Ｇに示すように、層間絶縁膜１８を形成した後、第２層目配線１９を形成する。これらは、いずれもドライエッチで形成されるが、この時も分割フォトダイオード上の反射防止膜を保讃するためのＣＶＤ系シリコン酸化膜１３を形成してあることにより、ドライエッチ時に反射防止膜が膜べりせず、反射防止膜の膜厚が最適値に維持できると共に、ブラズマによりダメージを受けることもなく、フォトダイオードのリーク電流特性の劣化を防止できる。
【００６５】
図２Ｈは、本発明の実施の形態１のプロセス完了状態を示している。第２層目配線１９を形成した後、カバー絶縁膜となるシリコン窒化膜２０を形成する。最後にこのパターニングしたシリコン窒化膜２０を保護膜にして、第１ドライエッチング用の保護用ＣＶＤ系シリコン酸化膜１３をウェットエッチする。これにより、フォト工程が削滅でき、コストダウンできる。また、保護用シリコン酸化膜１３をすべてのドライエッチ工程が完了してから行うことにより、すべてのドライエッチから反射防止膜を保護することができる。
【００６６】
以上の製造方法により、トランジスタ特性を変動させることなく、分割フォトダイオードの反射防止膜であるシリコン熱酸化膜１１とシリコン窒化膜１２とを形成できる。また、分割フォトダイオードの光感度が低下せず、リーク電流特性が劣化することなく、ドライエッチによる配線幅の小さい配線の形成が可能で、より集積回路の集積度を向上することができる。
【００６７】
また、フォトダイオード容量の低減のためには、高比抵抗基板を使うのが望ましいが、基板比抵抗が高すぎるとフォトダイオードの直列抵抗が大きくなり、ＣＲ時定数により応答はむしろ低下する。従って、更なる高速化のためには、Ｐ型低比抵抗基板（比抵抗：４Ωｃｍ）上にＰ型高比抵抗エピタキシャル層（比抵抗：１０００Ωｃｍ）を形成した基板を使用し、フォトダイオード容量を増加させることなく、フォトダイオードの直列抵抗を下げることが可能である。
【００６８】
（実施の形態２）
図４に本発明の実施の形態２による回路内蔵受光素子２００の断面図を示す。
【００６９】
本発明の実施の形態２による回路内蔵受光素子２００の製造方法の特徴は、集積回路部分の素子分離で局所酸化（ロコス酸化）を行うとき、本発明の実施の形態１で生じる、分割フォトダイオードの分割部のロコス段差が生じないことである。これによりクロストーク特性の劣化に対する懸念は解消できる。この回路内蔵受光素子２００の製造方法について、図５Ａ〜図５Ｄを用いて以下に説明する。
【００７０】
まず図５Ａに示すように、Ｐ型半導体基板１上に、分離部となる領域にＰ型埋込拡散層２を形成し、ＮＰＮトランジスタ部にＮ型埋込拡散層３を形成し、Ｎ型エピタキシャル層４を成長させる。Ｐ型半導体基板１として高比抵抗な（比抵抗：５００Ωｃｍ程度）基板を使用しており、目的は実施の形態１と同じである。
【００７１】
次に図５Ｂに示すように、シリコン酸化膜６を形成し、活性領域を決定するシリコン窒化膜７を形成した後、Ｐ型分離拡散層５を形成する。活性領域を決定するシリコン窒化膜７を形成した後、ボロンをイオン注入し、局所酸化（ロコス酸化）で押し込むことにより分離拡散層５を形成するという工程順序は実施の形態１と同じである。
【００７２】
しかし、分割フォトダイオードの受光領域全面に局所酸化を行い（図５Ｃ参照）、分割部ではロコス段差が生じないようにする。これにより分割フォトダイオードの分割部でのロコス段差によるクロストーク特性劣化の懸念を解消できる。実施の形態１と同様に、局所酸化を行い、シリコン窒化膜７を除去後、膜厚の制御されたスルー酸化膜６Ａを形成する。
【００７３】
次に図５Ｄに示すように、ＮＰＮトランジスタのコレクタ補償拡散層８、内部ベース領域９をイオン注入により形成する。この時、実施の形態１で内部べース領域と同時に形成していたフォトダイオードのＰ型拡散層１０は、厚い局所酸化膜が受光領域表面にあるため形成できない。また、この後分割フォトダイオードの反射防止膜となるシリコン熱酸化膜１１を形成する。実施の形態１と同様にこのシリコン酸化膜１１を内部ベース領域の形成後に行うことにより、スルー酸化膜のバラツキを防止できる。
【００７４】
この後は、実施の形態１と同様のため図示しないが、反射防止膜であるシリコン窒化膜１２およびこれらの反射防止膜を配線エッチングによる膜べりなどから保護するためにＣＶＤ系のシリコン酸化膜１３を形成する。このシリコン窒化膜１２も、窒化膜容量部の第２シリコン窒化膜１２Ａと同時に形成することにより、コストアップすることもない。
【００７５】
次にＶ−ＰＮＰトランジスタのエミッタ領域、ＮＰＮトランジスタの外部べース領域１４および拡散源および電極となる多結晶シリコン１６を形成する。この多結晶シリコン１６に砒素をイオン注入し、アニールすることによりエミッタ領域１５を形成する。コンタクトホールを形成し、ＡｌＳｉなどの導電材料を全面に形成した後、第１層目配線１７をパターニングする。最後に層間絶縁膜１８、第２層目配線１９を形成した後、カバー絶縁膜となるシリコン窒化膜２０を形成する。最後にこのパターニングしたシリコン窒化膜２０を保護膜にして、ドライエッチ保護用ＣＶＤ系シリコン酸化膜１３をウェットエッチする。
【００７６】
以上のように実施の形態２では、案施形態１の利点に加えて、分割フォトダイオードの分割部でのロコス段差がないため、ロコス段差によるクロストーク特性の劣化に対する懸念が解消できる。またこの実施の形態２でも更なる高速化のためにＰ型低比抵抗基板(比抵抗：４Ωｃｍ）上にＰ型高比抵抗エピタキシャル層（比抵抗：１０００Ωｃｍ）を形成した基板を使用し、フォトダイオードの直列抵抗を下げることが可能である。
【００７７】
（実施の形態３）
図６に本発明の実施の形態３による回路内蔵受光素子３００の断面図を示す。
【００７８】
本発明の実施の形態３による回路内蔵受光素子３００では、実施の形態２と同様に分割フォトダイオードの分割部にロコス段差が生じない上に、実施の形態２では不可能だったフォトダイオードの応答改善のために必要なＰ型拡散層１０が形成できる。この回路内蔵受光素子３００の製造方法について、図７Ａ〜図７Ｃを用いて以下に説明する。
【００７９】
まず実施の形態１と同様に、Ｐ型半導体基板１上に、Ｐ型埋込拡散層２、Ｎ型埋込拡散層３を形成し、Ｎ型エピタキシャル層４を成長させる。本発明の実施の形態１、２と同じようにＰ型半導体基板１として、高比抵抗基板（比抵抗：５００Ωｃｍ）を使用する。
【００８０】
次に実施の形態１、２と同様に、シリコン酸化膜６、シリコン窒化膜７を形成し、Ｐ型分離拡散層５を形成する。この後、実施の形態２と同様に分割フォトダイオードの受光領域全面に局所酸化を行い、分割部ではロコス段差が生じないようにし、分割フォトダイオードの分割部でのロコス段差によるクロストーク特性劣化の懸念を解消できる。
【００８１】
次に局所酸化を行って、シリコン窒化膜７を除去した後（図７Ａ参照）、フォトダイオード受光領域の局所酸化膜のエッチングを行い、反射防止膜となるシリコン熱酸化膜１１のみを形成する。その上のシリコン窒化膜１２を形成してしまうと、ＮＰＮトランジスタの内部ベース領域９と同時に形成する分割フォトダイオードのＰ型拡散層１０が形成できなくなるためである。この時に膜厚の制御されたスルー酸化膜６Ａを同時に形成する。これにより、別途スルー酸化膜を形成する必要がなく、工程を削減できるため、コストダウンできる。
【００８２】
次に図７Ｂに示すように、ＮＰＮトランジスタのコレクタ補償拡散層８、内部ベース領域９、分割フォトダイオードのＰ型拡散層１０をイオン注入により形成し、さらに分割フォトダイオードの反射防止膜としてのシリコン窒化膜１２およびこれらの反射防止膜を配線エッチングによる膜べりなどから保護するためにＣＶＤ系のシリコン酸化膜１３を形成する。このシリコン窒化膜１２も、窒化膜容量部の第２シリコン窒化膜１２Ａと同時に形成することにより、コストアップすることがない。
【００８３】
次に、図７Ｃに示すように、Ｖ−ＰＮＰトランジスタのエミッタ領域（図示せず）、ＮＰＮトランジスタの外部ベース領域１４および拡散源および電極となる多結晶シリコン１６を形成する。この多結晶シリコン１６に砒素をイオン注入し、アニールすることによりエミッタ領域１５を形成する。この実施の形態３でもエミッタ領域の形成より先に反射防止膜を形成しており、トランジスタの歩留り低下がない。
【００８４】
以下は実施の形態１、２と同じであるため、図示しないが、次にコンタクトホールを形成し、ＡｌＳｉなどの導電材料を全面に形成した後、第１層目配線１７をパターニングする。この時、分割フォトダイオード上の反射防止膜を保護するためのＣＶＤ系のシリコン酸化膜１３を形成することにより、このドライエッチ時にシリコン窒化膜１２もエッチングされることなく、最適化されたシリコン窒化膜の膜べり、ドライエッチ時のプラズマによるダメージ、フォトダイオードのリーク電流特性の劣化が防止できる。最後に層間絶縁膜１８、第２層目配線１９を形成した後、カバー絶縁膜となるシリコン窒化膜２０を形成する。最後にこのパターニングしたシリコン窒化膜２０を保護膜にして、ドライエッチングの保護用ＣＶＤ系シリコン酸化膜１３をウェットエッチする。
【００８５】
以上の実施の形態３では、実施の形態１、２の利点に加えて、分割フォトダイオードが高速化できる図１２の構造が採用できる。またこの実施の形態３でも更なる高速化のために、Ｐ型低比抵抗基板（比抵抗：４Ωｃｍ）上にＰ型高比抵抗エピタキシャル層（比抵抗：１０００Ωｃｍ）を形成した基板を使用し、フォトダイオード容量を増加させることなく、フォトダイオードの直列抵抗を下げることが可能である。
【００８６】
（実施の形態４）
図８に本発明の実施の形態４による回路内蔵受光素子４００の断面図を示す。
【００８７】
本発明の実施の形態４による回路内蔵受光素子４００の製造方法の特徴は、集積回路部分の素子分離で局所酸化（ロコス酸化）を行うとき、本発明の実施の形態１で生じる、分割フォトダイオードの分割部のロコス段差が生じないことである。これによりクロストーク特性の劣化に対する懸念は解消できる。実施の形態２、３との違いは、フォトダイオードの分割部を含む受光領域全体に局所酸化を行っていないことである。この回路内蔵受光素子４００の製造方法について、図９Ａ〜図９Ｃを用いて以下に説明する。
【００８８】
Ｎ型エピタキシャル成長までは、本発明の実施の形態１〜３と全く同じであるが、Ｐ型分離拡散層５を形成する工程順が異なる。つまり、図９Ａに示すように、シリコン酸化膜６を形成し、Ｐ型分離拡散層５を形成した後、活性領域を決定するシリコン窒化膜７を形成する。実施の形態１〜３とは違い、シリコン窒化膜７を形成する前にＰ型分離拡散層５を形成する。なぜなら、Ｐ型分離拡散層５を形成するためにボロンをイオン注入した後、活性領域を決定するシリコン窒化膜７を形成する際に、分割フォトダイオードの分割部を含む受光領域全面には、局所酸化が起こらないようにする。従って実施の形態１〜３と同様の工程順では、シリコン窒化膜７の分にはＰ型分離拡散層５が形成できず、フォトダイオードが分割できない。また、これにより分割部でロコス段差が生じず、分割フォトダイオードのクロストーク特性の劣化に対する懸念が解消できる。
【００８９】
次に図９Ｂに示すように、局所酸化を行って、シリコン窒化膜７を除去した後、膜厚の制御されたスルー酸化膜を形成するためにロコスによって酸化しなかった部分の酸化膜を一度エッチングし、スルー酸化膜となるシリコン酸化膜６Ａを再形成する。
【００９０】
次にＮＰＮトランジスタのコレクタ補償拡散層８、内部ベース領域９、分割フォトダイオードのＰ型拡散層１０をイオン注入により形成する。ＮＰＮトランジスタの内部ベース領域９と分割フォトダイオードのＰ型拡散層１０とは同時に形成される。
【００９１】
実施の形態１〜３と同様に、分割フォトダイオードの反射防止膜であるシリコン熱酸化膜１１、シリコン窒化膜１２および反射防止膜の保獲用ＣＶＤ系のシリコン酸化膜１３を形成する（図９Ｃ参照）。このシリコン窒化膜１２は、窒化膜容量部の第２シリコン窒化膜１２Ａと同時に形成することにより、コストアッブすることなく形成できる。
【００９２】
以下は実施の形態１と同じであるため、図示しないが、次にＶ−ＰＮＰトランジスタのエミッタ領域（図示せず）、ＮＰＮトランジスタの外部ベース領域１４および拡散源および電極となる多結晶シリコン１６を形成する。この多結晶シリコン１６に砒素をイオン注入し、アニールすることによりエミッタ領域１５を形成する。分割フォトダイオードの反射防止膜を先に形成しているため、トランジスタの歩留り低下を防止できる。
【００９３】
その後コンタクトホールを形成し、ＡｌＳｉなどの導電材料を全面に形成した後、第１層目配線１７をパターニングする。第１層目配線１７のエッチングは、配線幅縮小のためドライエッチングで行われるが、分割フォトダイオード上の反射防止膜を保護するためのＣＶＤ系のシリコン酸化膜１３を形成することにより、このドライエッチ時にシリコン窒化膜１２もエッチングされることなく、最適化されたシリコン窒化膜の膜べり、ドライエッチ時のプラズマによるダメージ、フォトダイオードのリーク電流特性の劣化が防止できる。
【００９４】
最後に層間絶縁膜１８、第２層目配線１９を形成した後、カバー絶縁膜となるシリコン窒化膜２０を形成する。最後にこのパターニングしたシリコン窒化膜２０を保護膜にして、第１層目配線１７のエッチング時の保護用ＣＶＤ系シリコン酸化膜１３をウェットエッチする。
【００９５】
以上のように実施の形態４では、実施の形態１の利点に加えて、実施の形態２、３と同様に分割フォトダイオードの分割部とのロコス段差がないため、クロストーク特性の劣化に対する懸念を解消できる。
【００９６】
またこの実施の形態４でも更なる高速化のために、Ｐ型低比抵抗基板（比抵抗：４Ωｃｍ）上にＰ型高比抵抗エピタキシャル層（比抵抗：１０００Ωｃｍ）を形成した基板を使用し、フォトダイオード容量を増加させることなく、フォトダイオードの直列抵抗を下げることが可能である。
【００９７】
【発明の効果】
以上のように本発明によれば、多結晶シリコンエミッタ、ロコス分離を採用した高速な集積回路と高速な分割フォトダイオードとを同一基板上に形成した回路内蔵受光素子の製造方法を提供することができる。
【００９８】
また本発明によれば、トランジスタの歩留りの良好な回路内蔵受光素子の製造方法を提供することができる。
【００９９】
さらに本発明によれば、スルー酸化膜厚のバラツキによるトランジスタ特性のバラツキの少ない回路内蔵受光素子の製造方法を提供することができる。
【０１００】
さらに本発明によれば、反射防止膜の反射率のバラツキの少ない回路内蔵受光素子の製造方法を提供することができる。
【０１０１】
さらに本発明によれば、クロストーク特性の良好な回路内蔵受光素子の製造方法を提供することができる。
【０１０２】
本発明の回路内蔵受光素子の製造方法を採用することにより、エミッタの拡散源および電極として多結晶シリコンを使用したエミッタ形成や、素子分離としてのロコス分離を用いて高速な集積回路を形成しつつ、分割フォトダイオードの応答特性、光感度特性、クロストーク特性、リーク電流特性など諸特性を低下させることなく同一シリコン基板上に形成できる。従って、高速な応答性を有し、高感度でノイズの少ない回路内蔵受光素子を形成することが可能となる。
【図面の簡単な説明】
【図１】  実施の形態１による回路内蔵受光素子（分割フォトダイオード、ＮＰＮ）の断面図。
【図２Ａ】  実施の形態１による回路内蔵受光素子の製造方法の説明図。
【図２Ｂ】  実施の形態１による回路内蔵受光素子の製造方法の説明図。
【図２Ｃ】  実施の形態１による回路内蔵受光素子の製造方法の説明図。
【図２Ｄ】  実施の形態１による回路内蔵受光素子の製造方法の説明図。
【図２Ｅ】  実施の形態１による回路内蔵受光素子の製造方法の説明図。
【図２Ｆ】  実施の形態１による回路内蔵受光素子の製造方法の説明図。
【図２Ｇ】  実施の形態１による回路内蔵受光素子の製造方法の説明図。
【図２Ｈ】  実施の形態１による回路内蔵受光素子の製造方法の説明図。
【図３Ａ】  波長λ＝６５０ｎｍにおけるＳｉＯ2に対する反射率の計算結果を示すグラフ。
【図３Ｂ】  波長λ＝７８０ｎｍにおけるＳｉＯ2に対する反射率の計算結果を示すグラフ。
【図４】  実施の形態２による回路内蔵受光素子（分割フォトダイオード、ＮＰＮ）の断面図。
【図５Ａ】  実施の形態２による回路内蔵受光素子の製造方法の説明図。
【図５Ｂ】  実施の形態２による回路内蔵受光素子の製造方法の説明図。
【図５Ｃ】  実施の形態２による回路内蔵受光素子の製造方法の説明図。
【図５Ｄ】  実施の形態２による回路内蔵受光素子の製造方法の説明図。
【図６】  実施の形態３による回路内蔵受光素子（分割フォトダイオード、ＮＰＮ）の断面図。
【図７Ａ】  実施の形態３による回路内蔵受光素子の製造方法の説明図。
【図７Ｂ】  実施の形態３による回路内蔵受光素子の製造方法の説明図。
【図７Ｃ】  実施の形態３による回路内蔵受光素子の製造方法の説明図。
【図８】  実施の形態４による回路内蔵受光素子（分割フォトダイオード、ＮＰＮ）の断面図。
【図９Ａ】  実施の形態４による回路内蔵受光素子の製造方法を示す図。
【図９Ｂ】  実施の形態４による回路内蔵受光素子の製造方法を示す図。
【図９Ｃ】  実施の形態４による回路内蔵受光素子の製造方法を示す図。
【図１０】  従来の回路内蔵受光素子の断面図。
【図１１Ａ】  従来の回路内蔵受光素子の製造方法の説明図。
【図１１Ｂ】  従来の回路内蔵受光素子の製造方法の説明図。
【図１１Ｃ】  従来の回路内蔵受光素子の製造方法の説明図。
【図１１Ｄ】  従来の回路内蔵受光素子の製造方法の説明図。
【図１１Ｅ】  従来の回路内蔵受光素子の製造方法の説明図。
【図１１Ｆ】  従来の回路内蔵受光素子の製造方法の説明図。
【図１１Ｇ】  従来の回路内蔵受光素子の製造方法の説明図。
【図１１Ｈ】  従来の回路内蔵受光素子の製造方法の説明図。
【図１２】  応答速度を低下させないで、接合容量を低減するための拡散構造の説明図。
【図１３Ａ】  従来の分離拡散、活性領域形成工程を示す図。
【図１３Ｂ】  従来の分離拡散、活性領域形成工程を示す図。
【図１３Ｃ】  従来の分離拡散、活性領域形成工程を示す図。
【図１４】  フォトダイオード分割部のロコス段差によるクロストーク特性の劣化を説明する図。
【符号の説明】
１  Ｐ型半導体基板
２  Ｐ型埋込分離拡散層
３  Ｎ型埋込拡散層
４  Ｎ型エピタキシャル層
５  Ｐ型分離拡散層
６  シリコン酸化膜
６Ａ  シリコン酸化膜（スルー酸化膜）
７  シリコン窒化膜（活性領域を決定する）
８  ＮＰＮトランジスタコレクタ補償拡散層
９  ＮＰＮトランジスタ内部ベース拡散層
１０  分割フォトダイオード部Ｐ型拡散層
１１  分割フォトダイオード部反射防止膜シリコン酸化膜
１２  分割フォトダイオード部反射防止膜シリコン窒化膜
１３  分割フォトダイオード部反射防止膜保護用シリコン酸化膜
１４  ＮＰＮトランジスタ外部ベース拡散層
１５  ＮＰＮトランジスタエミッタ拡散層
１６  ＮＰＮエミッタ拡散源および電極用多結晶シリコン
１７  第１層目配線
１８  層間絶縁膜
１９  第２層目配線
２０  カバーシリコン窒化膜
１０１  Ｐ型半導体基板
１０２  Ｐ型埋込分離拡散層
１０３  Ｎ型埋込拡散層
１０４  Ｎ型エピタキシャル層
１０５  Ｐ型分離拡散層
１０６  ＮＰＮトランジスタコレクタ補償拡散層
１０７  ＮＰＮトラニンジスタ内部ベース拡散層
１０８  ＮＰＮトランジスタ外部ベース拡散層
１０９  分割フォトダイオード部Ｐ型拡散層
１１０  ＮＰＮトランジスタエミッタ拡散層
１１１  分割フォトダイオード部反射防止膜シリコン窒化膜
１１２  第１層目配線
１１３  層間絶縁膜
１１４  第２層目配線
１１５  カバーシリコン窒化膜
１１６  分割フォトダイオード部反射防止膜シリコン酸化膜
【図１】
0003830143.tif 000002
【図２Ａ】
0003830143.tif 000003
【図２Ｂ】
0003830143.tif 000004
【図２Ｃ】
0003830143.tif 000005
【図２Ｄ】
0003830143.tif 000006
【図２Ｅ】
0003830143.tif 000007
【図２Ｆ】
0003830143.tif 000008
【図２Ｇ】
0003830143.tif 000009
【図２Ｈ】
0003830143.tif 000010
【図３Ａ】
0003830143.tif 000011
【図３Ｂ】
0003830143.tif 000012
【図４】
0003830143.tif 000013
【図５Ａ】
0003830143.tif 000014
【図５Ｂ】
0003830143.tif 000015
【図５Ｃ】
0003830143.tif 000016
【図５Ｄ】
0003830143.tif 000017
【図６】
0003830143.tif 000018
【図７Ａ】
0003830143.tif 000019
【図７Ｂ】
0003830143.tif 000020
【図７Ｃ】
0003830143.tif 000021
【図８】
0003830143.tif 000022
【図９Ａ】
0003830143.tif 000023
【図９Ｂ】
0003830143.tif 000024
【図９Ｃ】
0003830143.tif 000025
【図１０】
0003830143.tif 000026
【図１１Ａ】
0003830143.tif 000027
【図１１Ｂ】
0003830143.tif 000028
【図１１Ｃ】
0003830143.tif 000029
【図１１Ｄ】
0003830143.tif 000030
【図１１Ｅ】
0003830143.tif 000031
【図１１Ｆ】
0003830143.tif 000032
【図１１Ｇ】
0003830143.tif 000033
【図１１Ｈ】
0003830143.tif 000034
【図１２】
0003830143.tif 000035
【図１３Ａ】
0003830143.tif 000036
【図１３Ｂ】
0003830143.tif 000037
【図１３Ｃ】
0003830143.tif 000038
【図１４】
0003830143.tif 000039