(57)【特許請求の範囲】
【請求項１】
フローティングゲートとコントロールゲートを有し、電気的にデータが書き換えられるメモリセルが複数個行列状に配列されたメモリセルアレイと、
前記メモリセルアレイ内の同一行に配置された前記複数のメモリセルのコントロールゲートに共通に接続された複数のワード線と、
前記メモリセルアレイ内の同一列に配置された前記複数のメモリセルのドレインに共通に接続された複数のビット線と、
外部から外部電圧が供給される外部電圧入力端子と、
前記外部電圧入力端子に供給された前記外部電圧を降圧して、前記メモリセルのコントロールゲートに接続された前記ワード線に供給するための電圧を生成する第１の電圧生成回路と、
前記外部電圧入力端子に供給された前記外部電圧を降圧して、前記メモリセルのドレインに接続された前記ビット線に供給するための電圧を生成する第２の電圧生成回路とを具備し、
前記第１の電圧生成回路は、
ドレインが前記外部電圧入力端子に接続された第１のＮチャネルトランジスタと、
ソースが前記第１のＮチャネルトランジスタのソースに接続された第３のＰチャネルトランジスタと、
ドレインが前記第３のＰチャネルトランジスタのドレインに接続され、ソースが前記ワード線に電圧を供給するための電源線に接続された第２のＮチャネルトランジスタとを有し、
前記外部電圧入力端子に第１の電圧が印加されて前記第１の電圧生成回路が活性化されている期間には、前記第１のＮチャネルトランジスタのゲートに前記第１の電圧よりも高い第２の電圧が印加され、前記第２のＮチャネルトランジスタのゲートには前記第１の電圧よりも高い第３の電圧が印加され、前記第２のＮチャネルトランジスタのソースは前記第１の電圧よりも低い第５の電圧を出力し、前記第３のＰチャネルトランジスタのゲートには前記第１の電圧よりも低い第４の電圧が印加され、
前記第１の電圧生成回路が非活性化されている期間には、前記第１のＮチャネルトランジスタのゲートに前記接地電圧よりも高い第６の電圧が印加され、前記第２のＮチャネルトランジスタのゲートには前記接地電圧が印加され、
前記第５の電圧の分割電圧を発生する分割回路と、基準電圧と前記分割電圧を比較増幅し前記第４の電圧を出力する増幅回路とをさらに備えることを特徴とする半導体装置。
【請求項２】
フローティングゲートとコントロールゲートを有し、電気的にデータが書き換えられるメモリセルが複数個行列状に配列されたメモリセルアレイと、
前記メモリセルアレイ内の同一行に配置された前記複数のメモリセルのコントロールゲートに共通に接続された複数のワード線と、
前記メモリセルアレイ内の同一列に配置された前記複数のメモリセルのドレインに共通に接続された複数のビット線と、
外部から外部電圧が供給される外部電圧入力端子と、
前記外部電圧入力端子に供給された前記外部電圧を降圧して、前記メモリセルのコントロールゲートに接続された前記ワード線に供給するための電圧を生成する第１の電圧生成回路と、
前記外部電圧入力端子に供給された前記外部電圧を降圧して、前記メモリセルのドレインに接続された前記ビット線に供給するための電圧を生成する第２の電圧生成回路とを具備し、
前記第１の電圧生成回路は、
ドレインが前記外部電圧入力端子に接続された第１のＮチャネルトランジスタと、
ドレインが前記第１のＮチャネルトランジスタのソースに接続され、ソースが前記ワード線に電圧を供給するための電源線に接続された第２のＮチャネルトランジスタとを有し、
前記外部電圧入力端子に第１の電圧が印加されて前記第１の電圧生成回路が活性化されている期間には、前記第１のＮチャネルトランジスタのゲートに前記第１の電圧よりも高い第２の電圧が印加され、前記第２のＮチャネルトランジスタのゲートには前記第１の電圧よりも低い第３の電圧が印加され、前記第２のＮチャネルトランジスタのソースは前記第１の電圧よりも低い第５の電圧を出力し、
前記第１の電圧生成回路が非活性化されている期間には、前記第１のＮチャネルトランジスタのゲートに前記接地電圧よりも高い第６の電圧が印加され、前記第２のＮチャネルトランジスタのゲートには前記接地電圧が印加され、
前記第１のＮチャネルトランジスタのゲートに接続された第１のポンプ回路と、
前記第２のＮチャネルトランジスタのゲートに接続された第２のポンプ回路と、
前記第２のポンプ回路の出力がゲート及びソースに接続されている第３のＮチャネルトランジスタと、
この第３のＮチャネルトランジスタのソースから出力される電圧を分割した分割電圧を発生する分割回路と、
基準電圧と前記分割電圧とを比較増幅し前記第２のポンプ回路に出力する増幅回路とをさらに備えることを特徴とする半導体装置。
【請求項３】
前記第２の電圧生成回路は、
ドレインが前記外部電圧入力端子に接続された第４のＮチャネルトランジスタと、
ドレインが前記第４のＮチャネルトランジスタのソースに接続され、ソースが前記ビット線に電圧を供給するための電源線に接続された第５のＮチャネルトランジスタとを有し、
前記外部電圧入力端子に前記第１の電圧が印加されて前記第２の電圧生成回路が活性化されている期間には、前記第４のＮチャネルトランジスタのゲートに前記第１の電圧よりも低い電圧が印加され、前記第５のＮチャネルトランジスタのゲートには前記第１の電圧よりも低い電圧が印加され、前記第５のＮチャネルトランジスタのソースは前記第１の電圧よりも低い電圧を出力し、
前記第２の電圧生成回路が非活性化されている期間には、前記第４のＮチャネルトランジスタのゲートに前記接地電圧よりも高い電圧が印加され、前記第５のＮチャネルトランジスタのゲートには前記接地電圧が印加されることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記第１のＮチャネルトランジスタの前記ゲートに接続された第１のポンプ回路と、
前記第２のＮチャネルトランジスタの前記ゲートに接続された第２のポンプ回路と、
前記第３のＰチャネルトランジスタの前記ゲートに接続されたレギュレータと、
をさらに具備することを特徴とする請求項１に記載の半導体装置。
【請求項５】
ソースが前記第３のＰチャネルトランジスタのソースに接続されており、ドレインが前記第３のＰチャネルトランジスタのドレインに接続されている第６のＮチャネルトランジスタをさらに具備し、
前記第６のＮチャネルトランジスタは、前記第２の電圧生成回路が非活性化されている期間にオンすることを特徴とする請求項１に記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、スイッチ回路を備えた半導体装置に関し、特に半導体記憶装置のワード線あるいはビット線に電圧を供給するためのスイッチ回路を含む半導体装置に関するものである。
【０００２】
【従来の技術】
従来、半導体記憶装置の一つとして、電気的に書き換え可能なフラッシュメモリが知られている。図１６は、このフラッシュメモリにおける１つのメモリセルの素子断面構造を示している。図１６に示されているように、Ｐ型半導体基板１０１にはＮ型ウエル領域１０２が形成されている。更に、このＮ型ウエル領域１０２内には、Ｐ型ウエル領域１０３が形成されている。このＰ型ウエル領域１０３には、各々ｎ+ 型領域からなるメモリセルのソース領域１０４及びドレイン領域１０５が互いに離間して形成されている。また、このソース領域１０４とドレイン領域１０５との間に形成されるチャネル領域上には、図示しない絶縁膜を介してフローティングゲート１０６が形成されている。さらに、このフローティングゲート１０６上には、図示しない絶縁膜を介してコントロールゲート１０７が形成されている。
【０００３】
また、Ｐ型半導体基板１０１には、Ｐ+ 型領域からなるコンタクト領域１０８が形成されている。Ｎ型ウエル領域１０２には、ｎ+ 型領域からなるコンタクト領域１０９が形成されている。さらに、Ｐ型ウエル領域１０３には、Ｐ+ 型領域からなるコンタクト領域１１０が形成されている。
【０００４】
このメモリセルの動作時には、コントロールゲート１０７にゲート電圧Ｖｇが印加され、ドレイン領域１０５にドレイン電圧Ｖｄ、ソース領域１０４にソース電圧Ｖｓがそれぞれ印加される。また、Ｎ型ウエル領域１０２のコンタクト領域１０９及びＰ型ウエル領域１０３のコンタクト領域１１０には、ソース電圧Ｖｓと同じ電圧が供給される。さらに、Ｐ型半導体基板１０１のコンタクト領域１０８には、接地電圧の０Ｖが供給される。
【０００５】
このメモリセルでは、フローティングゲート１０６に蓄積される電子の数によってコントロールゲート１０７から見たしきい値電圧が変わる。メモリセルは、このしきい値電圧の変化を利用して、データの“１”レベル、あるいは“０”レベルを記憶する。このようなメモリセルが複数個設けられることによって、メモリセルアレイが構成される。
【０００６】
図１７は、ＮＯＲ型フラッシュメモリのメモリセルアレイを示す回路図である。図１７に示されているように、複数のメモリセルＭＣが行列状に配置されている。同一行に配置されたメモリセルＭＣのコントロールゲートは、複数のワード線ＷＬ０〜ＷＬｎのうち、対応する１つのワード線に共通に接続されている。同一列に配置されたメモリセルＭＣのドレイン領域は、複数のビット線ＢＬ０〜ＢＬｍのうち、対応する１つのビット線に共通に接続されている。通常、メモリセルは複数のブロックに分割されており、同じブロック内のメモリセルＭＣのソース領域は、複数のソース線ＳＬｉのうち、対応するブロックのソース線に共通に接続されている。
【０００７】
図１８は、メモリセルの動作時にコントロールゲートに供給されるゲート電圧とメモリセルのドレインに流れるドレイン電流との関係を示した図である。図１８に示されるように、フローティングゲートに蓄積される電子の数が比較的多数の状態、すなわちメモリセルのしきい値電圧Ｖｔが高い状態を“０”データとし、逆にフローティングゲートに蓄積される電子の数が比較的少ない状態、すなわちメモリセルのしきい値電圧Ｖｔが低い状態を“１”データとしている。
【０００８】
図１９は、データの読み出し、書き込み及び消去時のバイアス条件であり、動作時にメモリセルに供給されるゲート電圧Ｖｇ，レイン電圧Ｖｄ，ソース電圧Ｖｓの値の一例を示したものである。
【０００９】
データの読み出しでは、ドレイン領域に所定の電圧、例えばドレイン電圧Ｖｄ＝１Ｖを供給した状態で、コントロールゲートにゲート電圧Ｖｇ＝Ｖｒｅａｄ、例えば５Ｖを印加したとき、セル電流が流れるか否かによって“０”データか“１”データかが判定される。この判定は、図示しないセンスアンプによって、読み出すメモリセルのセル電流と、リファレンスセルに流れるリファレンス電流Ｉrefとの比較により行われる。
【００１０】
データの消去は、ソースとＰ型ウエル領域を共有する複数のメモリセルで一括して行われる。この消去時には、ゲート電圧Ｖｇは例えば−７Ｖにし、ソース電圧Ｖｓは例えば１０Ｖに、またドレイン電圧Ｖｄはフローティング状態にして、ファラウ・ノルトハイムトンネル現象（Ｆ・Ｎトンネル現象と称する）によってフローティングゲートからＰ型ウエル領域に電子が流れる。これにより、消去対象のメモリセルは、全て“１”データとされる。
【００１１】
データの書き込みは、メモリセル１個毎、すなわちビット毎に行われる。“０”データを書き込むメモリセルのビット線を例えば５Ｖにバイアスして、チャネルホットエレクトロン現象で発生した高エネルギーの電子をフローティングゲートに注入する。元の“１”データのままとしておきたいメモリセルのビット線は０Ｖにされる。０Ｖにすることで、非書き込みのメモリセルにおいては、フローティングゲートに対する電子の注入が起こらず、しきい値電圧Ｖｔの変化は生じない。
【００１２】
また、フラッシュメモリでは、書き込みや消去の程度を確認するために書き込みベリファイや消去ベリファイが行われる。書き込みベリファイ時には、図１８に示されているように、コントロールゲートに供給するゲート電圧を読み出し時の電圧Ｖread＝５Ｖよりも高い、書き込みベリファイ電圧Ｖｐｖ＝７Ｖ程度に設定して“０”データの読み出し動作を行う。そして、書き込みと書き込みベリファイを交互に繰り返して行い、書き込み対象のメモリセルのデータが全て“０”になったら書き込みが終了となる。
【００１３】
また、消去ベリファイ時には、図１８に示されているように、コントロールゲートに供給するゲート電圧を読み出し時の電圧Ｖｒｅａｄ＝５Ｖよりも低い、消去ベリファイ電圧Ｖｅｖ＝３．５Ｖ程度に設定して“１”データの読み出し動作を行う。そして、消去と消去ベリファイを交互に繰り返して行い、消去対象のメモリセルのデータが全て“１”になったら消去が終了となる。これによって、十分なセル電流Ｉcellを確保することができる。
【００１４】
このように、フラッシュメモリのワード線を介してコントロールゲートに供給されるゲート電圧Ｖｇは、読み出し、消去あるいは書き込み時に電源電圧よりも高い電圧となる。ソース線に供給されるソース電圧Ｖｓは、消去時に電源電圧よりも高い電圧となる。さらに、ビット線を介してドレインに供給されるドレイン電圧Ｖｄは、書き込み時に電源電圧よりも高い電圧となる。これらの電圧は、従来、外部から１２Ｖ程度の電圧Ｖｐｐが入力されることにより供給されていた（例えば、非特許文献１参照）。図２０に、外部から供給される電圧Ｖｐｐ（１２Ｖ）を制御するスイッチ回路を示す。図２０に示すように、スイッチ１１１は、Ｖｐｐパッド１１２に印加された電圧Ｖｐｐ（１２Ｖ）をそのまま内部に転送している。
【００１５】
また、他の手法として、チップ内に書き換えのための高電圧を発生できる昇圧回路を備えた例が開示されている（例えば、非特許文献２参照）。さらに、前記昇圧回路を用いて単一電源化を行う例が開示されている（例えば、非特許文献３参照）。
【００１６】
【非特許文献１】
ISSCC digest of technical papers, pp.76-77, 1987
【００１７】
【非特許文献２】
J.F.Dickson,“On-Chip High-Voltage Generation in MNOS Integrated Circuits Using an Improved Voltage Multiplier Technique”, IEEE J.Solid-State Circuits, Vol.SC-11, No.3, pp.374-378, Jun., 1976
【００１８】
【非特許文献３】
A.Umezawa et al.,“A 5V-Only Operation 0.6μｍ Flash EEPROM with Row Decorder Scheme in Triple-Well Structure,”IEEE J.Solid-State Circuits, Vol.27, No.11, pp.1540-1546, Nov., 1992
【００１９】
【発明が解決しようとする課題】
近年、フラッシュメモリは低電圧化が進んでおり、ワード線やソース線に供給される電圧はＶｄｄｈ＝０Ｖ〜１０Ｖ程度であり、ビット線に供給される電圧Ｖｄｄｐ＝０Ｖ〜５Ｖ程度である。このため、チップ内部の素子の耐圧は１０Ｖ程度となっている。
【００２０】
図２１に、１０Ｖ耐圧のＮ型トランジスタのＶｄ−Ｉｄ特性を示す。このような特性を示すトランジスタに１２Ｖ程度の高電圧を印加すると、図２１に示すようなスナップバック領域で動作することになり、安定した動作ができないという問題があった。
【００２１】
また、ワード線あるいはソース線に供給する電圧Ｖｄｄｈは昇圧回路を用いて内部で発生させ、ビット線に供給する電圧Ｖｄｄｐのみ外部から入力されるＶｐｐ＝５Ｖ程度を利用した場合には、ワード線あるいはソース線に供給する電圧を昇圧するのに時間がかかる。このため、例えば工場から出荷する際に高速でデータを書き込みたいときにも、同時に多ビットを書き込むことができず、書き込みに時間がかかってしまうという問題があった。
【００２２】
そこでこの発明は、前記課題に鑑みてなされたものであり、外部から高電圧を供給しても安定して動作し、またメモリセルへの書き込み時間を短縮することができる半導体装置を提供することを目的とする。
【００２３】
【課題を解決するための手段】
前記目的を達成するために、この発明の一実施態様の半導体装置は、フローティングゲートとコントロールゲートを有し、電気的にデータが書き換えられるメモリセルが複数個行列状に配列されたメモリセルアレイと、前記メモリセルアレイ内の同一行に配置された前記複数のメモリセルのコントロールゲートに共通に接続された複数のワード線と、前記メモリセルアレイ内の同一列に配置された前記複数のメモリセルのドレインに共通に接続された複数のビット線と、外部から外部電圧が供給される外部電圧入力端子と、前記外部電圧入力端子に供給された前記外部電圧を降圧して、前記メモリセルのコントロールゲートに接続された前記ワード線に供給するための電圧を生成する第１の電圧生成回路と、前記外部電圧入力端子に供給された前記外部電圧を降圧して、前記メモリセルのドレインに接続された前記ビット線に供給するための電圧を生成する第２の電圧生成回路とを具備し、前記第１の電圧生成回路は、ドレインが前記外部電圧入力端子に接続された第１のＮチャネルトランジスタと、ソースが前記第１のＮチャネルトランジスタのソースに接続された第３のＰチャネルトランジスタと、ドレインが前記第３のＰチャネルトランジスタのドレインに接続され、ソースが前記ワード線に電圧を供給するための電源線に接続された第２のＮチャネルトランジスタとを有し、前記外部電圧入力端子に第１の電圧が印加されて前記第１の電圧生成回路が活性化されている期間には、前記第１のＮチャネルトランジスタのゲートに前記第１の電圧よりも高い第２の電圧が印加され、前記第２のＮチャネルトランジスタのゲートには前記第１の電圧よりも高い第３の電圧が印加され、前記第２のＮチャネルトランジスタのソースは前記第１の電圧よりも低い第５の電圧を出力し、前記第３のＰチャネルトランジスタのゲートには前記第１の電圧よりも低い第４の電圧が印加され、前記第１の電圧生成回路が非活性化されている期間には、前記第１のＮチャネルトランジスタのゲートに前記接地電圧よりも高い第６の電圧が印加され、前記第２のＮチャネルトランジスタのゲートには前記接地電圧が印加され、前記第５の電圧の分割電圧を発生する分割回路と、基準電圧と前記分割電圧を比較増幅し前記第４の電圧を出力する増幅回路とをさらに備えることを特徴とする。
【００２４】
また、この発明の他の実施態様の半導体装置は、フローティングゲートとコントロールゲートを有し、電気的にデータが書き換えられるメモリセルが複数個行列状に配列されたメモリセルアレイと、前記メモリセルアレイ内の同一行に配置された前記複数のメモリセルのコントロールゲートに共通に接続された複数のワード線と、前記メモリセルアレイ内の同一列に配置された前記複数のメモリセルのドレインに共通に接続された複数のビット線と、外部から外部電圧が供給される外部電圧入力端子と、前記外部電圧入力端子に供給された前記外部電圧を降圧して、前記メモリセルのコントロールゲートに接続された前記ワード線に供給するための電圧を生成する第１の電圧生成回路と、前記外部電圧入力端子に供給された前記外部電圧を降圧して、前記メモリセルのドレインに接続された前記ビット線に供給するための電圧を生成する第２の電圧生成回路とを具備し、前記第１の電圧生成回路は、ドレインが前記外部電圧入力端子に接続された第１のＮチャネルトランジスタと、ドレインが前記第１のＮチャネルトランジスタのソースに接続され、ソースが前記ワード線に電圧を供給するための電源線に接続された第２のＮチャネルトランジスタとを有し、前記外部電圧入力端子に第１の電圧が印加されて前記第１の電圧生成回路が活性化されている期間には、前記第１のＮチャネルトランジスタのゲートに前記第１の電圧よりも高い第２の電圧が印加され、前記第２のＮチャネルトランジスタのゲートには前記第１の電圧よりも低い第３の電圧が印加され、前記第２のＮチャネルトランジスタのソースは前記第１の電圧よりも低い第５の電圧を出力し、前記第１の電圧生成回路が非活性化されている期間には、前記第１のＮチャネルトランジスタのゲートに前記接地電圧よりも高い第６の電圧が印加され、前記第２のＮチャネルトランジスタのゲートには前記接地電圧が印加され、前記第１のＮチャネルトランジスタのゲートに接続された第１のポンプ回路と、前記第２のＮチャネルトランジスタのゲートに接続された第２のポンプ回路と、前記第２のポンプ回路の出力がゲート及びソースに接続されている第３のＮチャネルトランジスタと、この第３のＮチャネルトランジスタのソースから出力される電圧を分割した分割電圧を発生する分割回路と、基準電圧と前記分割電圧とを比較増幅し前記第２のポンプ回路に出力する増幅回路とをさらに備えることを特徴とする。
【００２５】
【発明の実施の形態】
［第１の実施の形態］
以下、図面を参照して本発明の第１の実施の形態にかかる半導体装置について説明する。図１は、第１の実施の形態にかかるフラッシュメモリのブロック図である。
【００２６】
図１に示すように、アドレスバッファ（Address buffer）１は、外部アドレスを受け取り、読み出し、書き込みあるいは消去するメモリセルに対応した内部アドレスを出力する。Ｉ／Ｏバッファ（I/O buffer）２は、読み出し時にはセンスアンプ（Sense amp）３でセンスされたメモリセルに記憶されていたデータを外部に出力し、書き込み時には書き込みデータを書き込み回路（Program circuit）４に入力する。書き込み回路４は、メモリセルアレイ１１内の対応するメモリセルのドレインに、ビット線を介して書き込み電圧を供給する。
【００２７】
コマンドレジスタ（Command register）５は、書き込みや消去のときなどに入力されたコマンドを保持する。コントローラ（Controller）６は、フラッシュメモリ内の各回路を制御するための制御信号を発生する。ロウデコーダ（Row decorder）７は、アドレスバッファ１から出力された内部アドレスに対応するワード線を選択する。カラムデコーダ（Columun decorder）８は、アドレスバッファ１から出力された内部アドレスに対応してカラムゲート（Column gate）９を選択し、センスアンプ３あるいは書き込み回路４にビット線を接続する。
【００２８】
チャージポンプ回路（Charge pumps）１０は、入力された電源電圧を昇圧して、読み出し、書き込みあるいは消去のときにメモリセルアレイ（Memory cell array）１１内に供給される電圧を発生する。レギュレータ（Regulater）１２は電源電圧よりも高い電圧Ｖｐｐを受け取り、制御された電圧Ｖｒｅｇを発生する。この電圧Ｖｒｅｇは、ロウデコーダ７を介して選択されたワード線に供給される。
【００２９】
Ｖddh生成回路（Vddh generator）１３は、書き込み時に、Ｖｐｐパッド１４から供給された電圧Ｖｐｐを、メモリセルのコントロールゲートに接続されたワード線に供給するためのワード線電源電圧Ｖｄｄｈに変換する。このワード線電源電圧Ｖｄｄｈは、消去時にはメモリセルのソースや共通ウエル領域に供給される。Ｖｄｄｐ生成回路（Vddp generator）１５は、書き込み時に、Ｖｐｐパッド１４から供給された電圧Ｖｐｐを、メモリセルのドレインに接続されているビット線に供給するためのビット線電源電圧Ｖｄｄｐに変換する。
【００３０】
ソース／ウエルスイッチ（Source/well switch）１６は、データの消去時に、ソース線を介して各ブロックのソース、あるいはウエル領域に選択的に電圧Ｖｄｄｈを供給する。
【００３１】
図２（ａ）、図２（ｂ）、図２（ｃ）に、本発明の第１の実施の形態にかかるＶｄｄｈ生成回路１３に用いられるスイッチ回路の構成を示す。
【００３２】
図２（ａ）に示すように、このスイッチ回路は、ＮチャネルＭＯＳトランジスタＱＮ１、ＰチャネルＭＯＳトランジスタＱＰ１、及びＮチャネルＭＯＳトランジスタＱＮ２から構成されている。
【００３３】
前記ＮＭＯＳトランジスタＱＮ１のドレインは、外部から電圧が供給される外部端子（図示せず）に接続された端子Ｔ１に接続されている。ＮＭＯＳトランジスタＱＮ１のソースには、ＰＭＯＳトランジスタＱＰ１のソースとバックゲートが接続されている。ＮＭＯＳトランジスタＱＮ２のドレインは、ＰＭＯＳトランジスタＱＰ１のドレインに接続され、ソースが出力端子Ｔ２に接続されている。ＮＭＯＳトランジスタＱＮ２のしきい値電圧は、ＮＭＯＳトランジスタＱＮ１のしきい値電圧よりも高い。
【００３４】
前記スイッチ回路がオフ状態の時には、図２（ｂ）に示すように、例えば、ＮＭＯＳトランジスタＱＮ１のゲートには電圧Ｖ３（＝Ｖｃｃ）が印加され、ＮＭＯＳトランジスタＱＮ２のゲートには電圧Ｖ３と異なる電圧Ｖ４（＝０Ｖ）、ＰＭＯＳトランジスタＱＰ１のゲートには電圧Ｖ７（＝０Ｖ）が印加されている。このとき、ＮＭＯＳトランジスタＱＮ１はしきい値電圧が低いため、出力端子Ｔ２に接続されている回路（図示せず）の電圧が端子Ｔ１側にリークしてしまう可能性がある。そこで、ＮＭＯＳトランジスタＱＮ１よりもしきい値電圧の高いＮＭＯＳトランジスタＱＮ２により、余計な電圧が端子Ｔ１側に流れないように、ＮＭＯＳトランジスタＱＮ２をカットオフしている。
【００３５】
前記スイッチ回路がオン状態の時には、図２（ｃ）に示すように、端子Ｔ１には高電圧Ｖ１が印加されている。ＮＭＯＳトランジスタＱＮ１のゲートには、この高電圧Ｖ１の供給された状態で、ＮＭＯＳトランジスタＱＮ１がオンするような電圧Ｖ５が印加されている。ＮＭＯＳトランジスタＱＮ２のゲートには、出力端子Ｔ２に電圧Ｖ２が出力されている状態で、ＮＭＯＳトランジスタＱＮ２がオンする電圧Ｖ６が印加されている。ＰＭＯＳトランジスタＱＰ１のゲートには、ソース側に高電圧Ｖ１が印加された時にオンし、一方ドレイン側の電圧が電圧Ｖ２のときにオフするような電圧Ｖ８が印加される。各ゲートに供給される電圧Ｖ５，Ｖ６，Ｖ８をこのように設定することによって、スイッチ回路の出力電圧Ｖ２が、電圧Ｖ２＜電圧Ｖ１となるように制御される。したがって、外部から入力された高電圧を降圧し、チップ内のトランジスタに安定して供給することが可能となる。
【００３６】
図３に、図２（ａ）、８Ｂ、８Ｃのスイッチ回路を含む本発明の第１の実施の形態にかかるＶｄｄｈ生成回路とＶｄｄｐ生成回路の構成を示す。
【００３７】
例えば、工場からの出荷時などで、高速にデータを書き込む必要がある場合に、Ｖｐｐパッド２１に高電圧Ｖｐｐ＝１２Ｖ程度が与えられると、検知回路２２が高電圧Ｖｐｐを検知し、ライトイネーブル信号ＷＥが“Ｈ”になって、信号ＥＸＶＰＰ＝Ｈ、信号ＥＸＶＰＰＢ＝Ｌを出力する。
【００３８】
信号ＥＸＶＰＰＢ＝ＬがＶｄｄｈ昇圧回路２３及びＶｄｄｐ昇圧回路２４に入力されている間は、Ｖｄｄｈ昇圧回路２３及びＶｄｄｐ昇圧回路２４は動作しない。
【００３９】
一方、信号ＥＸＶＰＰ＝ＨがＶddhスイッチ回路２５内の発振回路（ＯＳＣ）２６に入力されると、第１のゲートポンプ（gate pump）２７及び第２のゲートポンプ２８から１５Ｖ程度の電圧が発生し、ＮＭＯＳトランジスタＱＮ１，ＱＮ２のゲートにそれぞれ入力される。これにより、ＮＭＯＳトランジスタＱＮ１，ＱＮ２がオンして、外部からＶｐｐパッド２１に供給された電圧Ｖｐｐが転送される。
【００４０】
また、レギュレータ（regulator）２９に信号ＥＸＶＰＰ＝Ｈが入力されると、負帰還がかかり、ＰＭＯＳトランジスタＱＰ１からＮＭＯＳトランジスタＱＮ２に転送される電圧は１０Ｖ程度になるように制御される。この１０Ｖは、そのままＮＭＯＳトランジスタＱＮ２によって転送されて、電圧Ｖｄｄｈ＝１０Ｖとして出力される。
【００４１】
その後、出力された電圧Ｖｄｄｈ＝１０Ｖは、図１に示したレギュレータ１２に入力され、レギュレータ１２は制御された電圧Ｖｒｅｇ（＝９Ｖ程度）を発生する。この電圧Ｖｒｅｇは、ロウデコーダ７を介して選択されたワード線に供給される。
【００４２】
また、信号ＥＸＶＰＰ＝ＨがＶｄｄｐスイッチ回路３０に入力されると、電圧Ｖｄｄｈ＝１０ＶがＮＭＯＳトランジスタＱＮ１１のゲートに入力され、外部から供給された電圧Ｖｐｐ＝１２ＶがＮＭＯＳトランジスタＱＮ１１によって転送されて、ＮＭＯＳトランジスタＱＮ１１のしきい値落ちした電圧、例えば約７Ｖの電圧Ｖｄｄｐがデータ線ＤＬに出力される。
【００４３】
データ線ＤＬに供給された電圧Ｖｄｄｐ（＝７Ｖ）は、書き込み回路３１に入力される。データ線ＤＬは、書き込みデータＰＲＧＤＡＴＡに応じて、書き込みパルス信号ＰＲＧＰＬＳ、ＰＲＧＰＬＳＢに基づいて制御され、電圧Ｖｄｄｐを最適な書き込みビット線電圧にクランプするための制御電圧である信号ＶＳＷＢＳによってバイアスされる。書き込みデータＰＲＧＤＡＴＡが“１”の場合は、信号ＶＳＷＢＳ＝０Ｖで、信号ＰＲＧＰＬＳ＝Ｈ、すなわち信号ＰＲＧＰＬＳＢ＝ＬでもＮＭＯＳトランジスタＱＮ１２がオフするので、データ線ＤＬはフローティング状態となり、メモリセルＭＣに書き込みは行われない。
【００４４】
一方、書き込みデータＰＲＧＤＡＴＡが“０”の場合には、信号ＶＳＷＢＳ＝７Ｖ程度で、信号ＰＲＧＰＬＳ＝Ｈ、すなわち信号ＰＲＧＰＬＳＢ＝Ｌの期間にＮＭＯＳトランジスタＱＮ１２がオンして、データ線ＤＬが５Ｖ程度にバイアスされる。その後、カラムゲート３２を介してビット線ＢＬに前記５Ｖが供給されて、メモリセルＭＣに書き込みが行われる。
【００４５】
また、通常、書き込み動作の場合には、Ｖｐｐパッド２１に低電圧、例えば電源電圧２Ｖ程度が供給される。このとき、検知回路２２から信号ＥＸＶＰＰ＝Ｌ、信号ＥＸＶＰＰＢ＝Ｈが出力される。信号ＥＸＶＰＰＢ＝ＨがＮＭＯＳトランジスタＱＮ３のゲートに入力されると、ＰＭＯＳトランジスタＱＰ１のソース−ドレイン間がショートされ、ＰＭＯＳトランジスタＱＰ１は電流が流れず、電圧を転送することができなくなる。したがって、Ｖｄｄｈスイッチ回路２５は信号ＥＸＶＰＰＢ＝Ｈの間は、動作しない。信号ＥＸＶＰＰＢ＝ＨがＶｄｄｈ昇圧回路２３に入力されると、Ｖｄｄｈチャージポンプ（Vddh pump）３３が動作を開始し、これによって昇圧されたワード線電源電圧Ｖｄｄｈ（＝１０Ｖ）がレギュレータ１２に出力される。レギュレータ１２は、ワード線電源電圧Ｖｄｄｈ（＝１０Ｖ）を受け取り、電圧Ｖｒｅｇ＝９Ｖを出力する。その後、この電圧Ｖｒｅｇ（＝９Ｖ）がロウデコーダ７により選択されたワード線に供給される。
【００４６】
一方、信号ＥＸＶＰＰＢ＝ＨがＶｄｄｐ昇圧回路２４に入力されると、Ｖｄｄｐチャージポンプ（Vddp pump）３４が動作を開始し、ビット線電源電圧Ｖｄｄｐ（＝５Ｖ）がデータ線ＤＬに出力される。その後、書き込み回路３１及びカラムゲート３２を介して、前記ビット線電源電圧Ｖｄｄｐ（＝５Ｖ）がビット線ＢＬに供給され、メモリセルＭＣに書き込みが行われる。
【００４７】
このように、工場からの出荷時などで、高速にデータを書き込む必要があるときには、外部からＶｐｐパッド２１を通して高電圧を印加し、電流通路の両側をＮ型トランジスタＱＮ１，ＱＮ２で挟まれたＰ型トランジスタＱＰ１で電圧制御させた電圧を供給する。通常の書き込み動作の際には、内部で昇圧回路２３により昇圧された電圧に切り換えて供給することにより、チップ内のトランジスタを常に安定した領域で動作させることが可能となる。更に、高速で書き込み動作を行いたいときには外部から与えた高電圧を用いるので、内部で昇圧する場合に比べてワード線の昇圧に時間がかからず、書き込み時間を短縮することが可能である。
【００４８】
図４に、更に詳細なＶｄｄｈスイッチ回路の構成を示す。あらかじめ、内部で昇圧した電圧あるいは外部から供給した電圧Ｖｄｄｒ＝５Ｖ程度が初期化回路（initializer）４２に印加される。これにより、初期化回路（initializer）４２は電源電圧Ｖｃｃ、例えば２Ｖ程度の出力動作をしており、これによって第１及び第２のゲートポンプ２７，２８を初期化し、Ｖｄｄｈスイッチ回路２５を初期状態にしている。このときＮＭＯＳトランジスタＱＮ１のゲート電圧Ｖｇ１は電源電圧Ｖｃｃであり、ＮＭＯＳトランジスタＱＮ２のゲート電圧Ｖｇ２は０Ｖである。Ｖｐｐパッド４１に高電圧Ｖｐｐ＝１２Ｖ程度が与えられ、検知回路２２が高電圧を検知して信号ＥＸＶＰＰ＝Ｈ、信号ＥＸＶＰＰＢ＝Ｌを出力すると、発振回路（ＯＳＣ）２６より出力された０Ｖ〜電源電圧Ｖｃｃの振幅のパルス信号が、図５に示すようなクロック信号発生回路を介して、０Ｖ〜５Ｖの振幅のパルス信号として、第１及び第２のポンプ回路４３，４４のクロック信号ＣＬＫ，ＣＬＫＢに入力される。
【００４９】
図５に示すように、クロック信号発生回路は、ワード線電源電圧Ｖｄｄｈを電源ソースとしており、０Ｖ〜電源電圧Ｖｃｃの振幅のパルス信号Ｐ１をレベルシフタ４７に入力することで、内部で常時発生させておく３Ｖ〜６Ｖ程度の電圧を用いて、例えば電圧Ｖｄｄｒ＝５Ｖ程度の振幅のパルス信号に変換し、クロック信号ＣＬＫ，ＣＬＫＢを発生している。
【００５０】
Ｖｄｄｈスイッチ回路２５のＮＭＯＳトランジスタＱＮ１，ＱＮ２のゲート電圧Ｖｇ１，Ｖｇ２は、Ｖｄｄｈスイッチ回路の動作時に１５Ｖ程度となる。このため、前記クロック信号ＣＬＫ，ＣＬＫＢを５Ｖ振幅のクロック信号とすることにより、第１及び第２のポンプ回路４３、４４のキャパシタ両端子間の電位差は１０Ｖ程度となる。
【００５１】
一般に、キャパシタは高耐圧のトランジスタのゲート酸化膜と同じもので形成されている。チップ内部の素子の耐圧は１０Ｖ程度であるため、もし、発振回路２６の出力であるＶｃｃ振幅のパルス信号をクロック信号ＣＬＫ，ＣＬＫＢとして第１及び第２のポンプ回路４３，４４に供給すると、キャパシタの両端子間の電位差は１３Ｖとなるため、素子耐圧上問題がある。しかし、本実施形態のようなクロック信号発生回路を用いることによって、素子耐圧上問題なく第１及び第２のポンプ回路４３、４４を動作させることが可能である。また、クロック信号ＣＬＫ，ＣＬＫＢを生成する時に、電圧Ｖｄｄｈを電源ソースとすることによって、電源電圧Ｖｃｃを昇圧させて供給するよりも消費電流を少なくすることが可能である。
【００５２】
クロック信号ＣＬＫ，ＣＬＫＢが第１及び第２のポンプ回路４３，４４のキャパシタに入力され、ワード線電源電圧Ｖｄｄｈを昇圧した電圧Ｖｇ１＝Ｖｇ２＝１５Ｖ程度がＮＭＯＳトランジスタＱＮ１，ＱＮ２のゲートに入力される。ＮＭＯＳトランジスタＱＮ１は、初期状態でゲートが電源電圧Ｖｃｃ、しきい値電圧が０Ｖ〜０．２Ｖ程度であるため、Ｖｐｐパッド４１に接続されているソースに供給される電圧が電源電圧Ｖｃｃから（Ｖｃｃ−０．２）となった状態から切り替え動作が始まる。
【００５３】
この結果、図６の１０Ｖ耐圧のＮ型トランジスタのＶｄ−Ｉｄ特性に示すように、電源電圧Ｖｃｃ分下がった電圧で動作することになる。これにより、スナップバック領域で操作することなく、また、ゲートに対するドレイン電圧に依存するサーフェイスブレイクダウン耐圧を上げて安定した動作をすることが可能である。
【００５４】
ＮＭＯＳトランジスタＱＮ１はしきい値が低いため、Ｖｄｄｈスイッチ回路を使用せずに内部で昇圧されたワード線電源電圧Ｖｄｄｈを用いる通常書き込み動作時には、この電圧ＶｄｄｈがＶｐｐパッド側にリークしてしまう可能性がある。そこでＮＭＯＳトランジスタＱＮ２を設け、通常書き込み動作時にＶｄｄｈ昇圧回路２３により昇圧された電圧ＶｄｄｈがＶｐｐパッド側に流れないように、ＮＭＯＳトランジスタＱＮ２をカットオフしている。
【００５５】
ＰＭＯＳトランジスタＱＰ１は、レギュレータ４５によって負帰還がかかり、出力電圧が１０Ｖ程度になるようにゲートが制御されている。
【００５６】
前記レギュレータ４５は、２個のコンパレータ４８，４９、ＰＭＯＳトランジスタＱＰ２、ＮＭＯＳトランジスタＱＮ４、ＮＭＯＳトランジスタＱＮ５、電圧分割用の抵抗Ｒ１，Ｒ２とから構成されている。コンパレータ４８，４９は、レギュレータ活性化信号ＲＥＧＥによって活性化制御される。ＰＭＯＳトランジスタＱＰ２は、ソースがＰＭＯＳトランジスタＱＰ１のソースに接続され、ゲートがＰＭＯＳトランジスタＱＰ１のゲートと共通接続され、ドレインが前記ゲートに接続されて、ＰＭＯＳトランジスタＱＰ１と共にカレントミラー回路を構成する。ＮＭＯＳトランジスタＱＮ４は、ドレインがワード線電源電圧Ｖｄｄｈの供給ノード５０に接続され、ソースが接地電圧のノードに接続され、ゲートにコンパレータ４８の出力が供給される。ＮＭＯＳトランジスタＱＮ５は、ドレインがＱＰ２のドレインに接続され、ソースが接地電圧のノードに接続され、ゲートにコンパレータ４９の出力が供給される。抵抗Ｒ１，Ｒ２は、電圧Ｖｄｄｈの供給ノードと接地電圧のノードとの間に、直列に配列されている。
【００５７】
前記レギュレータ４５では、コンパレータ４８、４９が抵抗Ｒ１とＲ２の直列接続ノードにおける分割電圧と基準電圧Ｖｒｅｆとを比較し、この比較結果に基づいてＮＭＯＳトランジスタＱＮ４，ＱＮ５がオン／オフすることにより、ＰＭＯＳトランジスタＱＰ１のゲート電圧が制御され、ＰＭＯＳトランジスタＱＰ１の出力が１０Ｖ程度になるように制御される。
【００５８】
ＮＭＯＳトランジスタＱＮ３は、通常書き込み動作時に、ＱＰ１のソース・ドレインに電圧がかからないようにＱＰ１のソース・ドレイン間をショートする目的で設けられている。
【００５９】
書き込み動作及び書き込みベリファイ動作が終了すると、放電回路（discharger）４６によりＮＭＯＳトランジスタＱＮ１及びＮＭＯＳトランジスタＱＮ２のゲートに印加されているゲート電圧Ｖｇ１＝Ｖｇ２＝１５Ｖを放電する。その後、初期化状態にするため初期化回路４２により初期化動作が行われる。この場合、初期化回路４２が放電動作を行うことも可能である。
【００６０】
次に、ビット線電源電圧Ｖｄｄｐ＝１０Ｖが供給されたデータ線ＤＬに接続されており、メモリセルアレイ内の対応するドレインにビット線を介して書き込み電圧を供給している書き込み回路について、図７及び図８（ａ）、図８（ｂ）を参照して説明する。
【００６１】
図７は書き込み回路、図８（ａ）、図８（ｂ）は書き込み回路の動作波形を示す図である。メモリセルアレイのビット線ＢＬは、選択されたカラムアドレスにしたがって、カラムゲートのＮＭＯＳトランジスタＱＮ１３を介してデータ線ＤＬに接続されている。データ線ＤＬは、書き込み回路内の書き込みデータＰＲＧＤＡＴＡに応じて、信号ＰＲＧＰＬＳＢのタイミングで電圧ＶＳＷＢＳの電圧値によりバイアスされる。データを書き込む場合、Ｖｄｄｐチャージポンプ３４を用いて内部昇圧する通常書き込み動作では、電源電圧が低下しＶｄｄｐチャージポンプ３４の供給電流が減少する。このため、同時に書き込めるビット数は、１ｗｏｒｄ＝４ｂｉｔとされている。
【００６２】
図７に示すように、１６ｂｉｔを書き込む場合には、書き込みデータＰＲＧＤＡＴＡ１〜ＰＲＧＤＡＴＡ１６を４つに分け、書き込みデータＰＲＧＤＡＴＡ１〜ＰＲＧＤＡＴＡ４には書き込みパルスの反転信号ＰＲＧＰＬＳＢ１、書き込みデータＰＲＧＤＡＴＡ５〜ＰＲＧＤＡＴＡ８には書き込みパルスの反転信号ＰＲＧＰＬＳＢ２、書き込みデータＰＲＧＤＡＴＡ９〜ＰＲＧＤＡＴＡ１２には書き込みパルスの反転信号ＰＲＧＰＬＳＢ３、書き込みデータＰＲＧＤＡＴＡ１３〜ＰＲＧＤＡＴＡ１６には書き込みパルスの反転信号ＰＲＧＰＬＳＢ４を割り当てる。そして、図８（ａ）に示すように、書き込みパルスＰＲＧＰＬＳＢ１〜ＰＲＧＰＬＳＢ４を順次“Ｌ”、すなわちパルスＰＲＧＰＬＳ１〜ＰＲＧＰＬＳ４を順次“Ｈ”にしていくことによって、１６ｂｉｔを４ｂｉｔずつ４回に分けて書き込む。
【００６３】
高速に書き込み動作を行うため、電圧Ｖｐｐを外部から供給した場合には、Ｖｐｐパッドからの供給能力はＶｄｄｐチャージポンプからの電圧供給に比べて高くワード線ＷＬに印加されるワード線電源電圧Ｖｄｄｈの立ち上がりが早い。このため、同時に書き込めるビット数を増やすことができる。したがって、図８（ｂ）に示すように、書き込みパルスＰＲＧＰＬＳＢ１〜ＰＲＧＰＬＳＢ４を同時に“Ｌ”、すなわちパルスＰＲＧＰＬＳ１〜ＰＲＧＰＬＳ４を同時に“Ｈ”にすることによって、１度に１ｗｏｒｄ＝１６ｂｉｔを書き込むことができる。これにより、書き込みパルス印加時間を４分の１にすることが可能である。この結果、総書き込み時間が大幅に短縮される。
【００６４】
図９は、本発明の実施の形態のフラッシュメモリに用いる、Ｖｄｄｈ生成回路１３から発生した電圧Ｖｄｄｈを、ロウデコーダを介して選択されたワード線に供給するための制御電圧Ｖｒｅｇを生成する図１に示されているレギュレータ（Regulater）１２の具体的な構成である。
【００６５】
このレギュレータ１２は、２個のコンパレータ５１，５２、ＰＭＯＳトランジスタＱＰ２１、ＰＭＯＳトランジスタＱＰ２２、ＮＭＯＳトランジスタＱＮ２１、ＮＭＯＳトランジスタＱＮ２２、ＮＭＯＳトランジスタＱＮ２３、ＮＭＯＳトランジスタＱＮ２４、及び電圧分割用の抵抗Ｒ２１，Ｒ２２，Ｒ２３から構成されている。
【００６６】
前記コンパレータ５１，５２は、レギュレータ活性化信号ＲＥＧＥによって活性化制御される。ＰＭＯＳトランジスタＱＰ２１は、ソースがワード線電源電圧Ｖｄｄｈの供給ノード５３に接続され、ゲートがドレインに接続されている。ＰＭＯＳトランジスタＱＰ２２は、ソースがワード線電源電圧Ｖｄｄｈの供給ノード５４に接続され、ゲートがＰＭＯＳトランジスタＱＰ２１のゲートと共通接続され、ドレインが制御電圧Ｖｒｅｇの出力ノードに接続されて、ＰＭＯＳトランジスタＱＰ２１と共にカレントミラー回路を構成する。ＮＭＯＳトランジスタＱＮ２１は、ドレインがＰＭＯＳトランジスタＱＰ２１のドレインに接続され、ソースが接地電圧のノードに接続され、ゲートにコンパレータ５１の出力が供給される。ＮＭＯＳトランジスタＱＮ２２は、ドレインがＰＭＯＳトランジスタＱＰ２２のドレインに接続され、ソースが接地電圧のノードに接続され、ゲートにコンパレータ５２の出力が供給される。抵抗Ｒ２１，Ｒ２２，Ｒ２３は、制御電圧Ｖｒｅｇの出力ノードと接地電圧のノードとの間に直列に接続されている。ＮＭＯＳトランジスタＱＮ２３は、前記３個の抵抗Ｒ２１，Ｒ２２，Ｒ２３のうち一番接地電圧のノードに近い位置に配置されたＲ２３と接地電圧のノードとの間にソース・ドレイン間が配置され、ゲートにベリファイ信号が供給される。ＮＭＯＳトランジスタＱＮ２４は、抵抗Ｒ２２とＲ２３との直列接続ノード５５と、接地電圧のノードとの間にソース・ドレイン間が配置され、ゲートに書き込み信号ＰＲＯＧが供給されている。
【００６７】
前記コンパレータ５１，５２が抵抗Ｒ２１とＲ２２の直列接続ノードにおける分割電圧と基準電圧Ｖｒｅｆとを比較し、この比較結果に基づいてＮＭＯＳトランジスタＱＮ２１，ＱＮ２２がＯＮ／ＯＦＦ制御され、出力ノードである電圧Ｖｒｅｇのノードが充放電される。これにより、出力電圧Ｖｒｅｇが常に書き込み電圧Ｖｇ＝９Ｖになるように制御される。これによって、ロウデコーダを介してメモリセルアレイのワード線ＷＬに書き込み電圧Ｖｇ＝９Ｖが供給される。
【００６８】
図１０は、電圧Ｖｄｄｐを最適な書き込みビット線電圧にクランプするための制御電圧ＶＳＷＢＳを生成するＶＳＷＢＳレギュレータの構成を示している。
【００６９】
ＶＳＷＢＳレギュレータは、２個のコンパレータ６１，６２、ＰＭＯＳトランジスタＱＰ３１、ＰＭＯＳトランジスタＱＰ３２、ＮＭＯＳトランジスタＱＮ３１、ＮＭＯＳトランジスタＱＮ３２、ＮＭＯＳトランジスタＱＮ３３、ＮＭＯＳトランジスタＱＮ３４、及び電圧分割用の抵抗Ｒ３１，Ｒ３２から構成されている。
【００７０】
前記コンパレータ６１，６２は、ライトイネーブル信号ＷＥによって活性化制御される。ＰＭＯＳトランジスタＱＰ３１は、ソースがワード線電源電圧Ｖｄｄｈの供給ノード６３に接続され、ゲートがドレインに接続される。ＰＭＯＳトランジスタＱＰ３２は、ソースがワード線電源電圧Ｖｄｄｈの供給ノード６４に接続され、ゲートがＰＭＯＳトランジスタＱＰ３１のゲートと共通接続され、ドレインが出力電圧ＶＳＷＢＳの出力ノードに接続されて、ＰＭＯＳトランジスタＱＰ３１と共にカレントミラー回路を構成する。ＮＭＯＳトランジスタＱＮ３１は、ドイレンがＰＭＯＳトランジスタＱＰ３１のドレインに接続され、ソースが接地電圧のノードに接続され、ゲートにコンパレータ６１の出力が供給される。ＮＭＯＳトランジスタＱＮ３２は、ドレインがＰＭＯＳトランジスタＱＰ３２のドレインに接続され、ソースが接地電圧のノードに接続され、ゲートにコンパレータ６２の出力が供給される。ＮＭＯＳトランジスタＱＮ３４は、ゲートとドレインが出力電圧ＶＳＷＢＳの出力ノードに接続されている。抵抗Ｒ３１，Ｒ３２は、ＮＭＯＳトランジスタＱＮ３４のソースとＮＭＯＳトランジスタＱＮ３３のドレインとの間に直列に接続されている。ＮＭＯＳトランジスタＱＮ３３は、ソースが接地電圧のノードに接続され、ゲートにライトイネーブル信号ＷＥが供給されている。
【００７１】
前記コンパレータ６１，６２が抵抗Ｒ３１とＲ３２の直列接続ノードにおける分割電圧と基準電圧Ｖｒｅｆとを比較し、この比較結果に基づいてＮＭＯＳトランジスタＱＮ３１，ＱＮ３２がＯＮ／ＯＦＦ制御され、出力ノードである電圧ＶＳＷＢＳのノードが充放電される。これにより、出力電圧ＶＳＷＢＳがＶＳＷＢＳ＝７Ｖ程度になるように制御される。これによって、データ線ＤＬがバイアスされ、メモリセルへの書き込み動作が行われる。
【００７２】
図１１は、本発明の実施の形態にかかるＶｄｄｈスイッチ回路を用いた時の動作波形を表したものである。ここで、信号Ｓ１は、書き込み動作及びベリファイ動作を制御する信号である。信号Ｓ２は、初期化動作を制御する信号である。信号Ｓ３は、放電動作を制御する信号であり、信号Ｓ４は、書き込み回路に入力され、ビット線ＢＬに電圧を印加するタイミングを制御する信号である。
【００７３】
まず、Ｖｐｐパッド２１に高電圧、例えば１２．６Ｖ程度が印加され、検知回路２２に検知されると、ＥＸＶＰＰ＝Ｈとなる。ＥＸＶＰＰ＝ＨがＶｄｄｈスイッチ回路２５及びＶｄｄｐスイッチ回路３０に入力されると、放電及び初期化動作が終了し、信号Ｓ２及びＳ３が“Ｌ”になった後に、ＮＭＯＳトランジスタＱＮ１，ＱＮ２のゲートに印加する電圧Ｖｇ１及びＶｇ２が１５Ｖ程度にまで上昇する。また、ＮＭＯＳトランジスタＱＮ１１のゲートには、Ｖｄｄｈ＝１０Ｖが印加される。
【００７４】
電圧Ｖｇ１＝Ｖｇ２＝１５Ｖ程度になり、電圧Ｖｄｄｈ＝９Ｖあるいは１０Ｖ，電圧Ｖｄｄｐ＝１０Ｖ程度に上昇すると、レギュレータ１２により制御された電圧Ｖｒｅｇ＝９Ｖがワード線ＷＬに印加され、電圧Ｖｄｄｈ＝１０ＶがＶｄｄｐスイッチ回路３０などの電源として供給され、電圧Ｖｄｄｐ＝１０Ｖが書き込み回路３１に供給される。これにより、カラムゲートを介してビット線ＢＬに５Ｖが印加される。この結果、書き込みパルス信号ＰＲＧＰＬＳのタイミングで、１６ｂｉｔ同時に書き込み動作が開始される。
【００７５】
その後、ワード線ＷＬの電圧を６．５Ｖ程度、ビット線ＢＬの電圧を１Ｖ程度にして、書き込みが終了したかどうかを検知する書き込みベリファイ動作を行う。以上により、書き込み及び書き込みベリファイ動作が終了する。
【００７６】
書き込み及び書き込みベリファイ動作が終了すると、信号Ｓ３がオンして放電動作がはじまり、その後、信号Ｓ２がオンして初期化動作が開始される。
【００７７】
図１２に、通常書き込み動作時の動作波形を示す。この場合、電圧Ｖｐｐは内部のＶｄｄｈ昇圧回路２３及びＶｄｄｐ昇圧回路２４で昇圧されているため、Ｖｐｐパッド２１は０Ｖ、検知回路２２の出力ＥＸＶＰＰ＝Ｌ＝０Ｖである。電圧Ｖｄｄｈ及び電圧Ｖｄｄｐが十分な電圧になると、ワード線ＷＬに９Ｖが印加される。さらに、書き込みパルス信号ＰＲＧＰＬＳＢ１〜ＰＲＧＰＬＳＢ４のタイミングで、ビット線ＢＬの４ｂｉｔずつに順次５Ｖが印加され、４ｂｉｔずつ書き込み動作が行われる。
【００７８】
［第２の実施の形態］
次に、本発明の第２の実施の形態にかかるスイッチ回路について、図１３（ａ）、図１３（ｂ）、図１３（ｃ）を参照して説明する。
【００７９】
図１３（ａ）に示すように、このスイッチ回路は、ＮＭＯＳトランジスタＱＮ４１と、ＮＭＯＳトランジスタＱＮ４２とから構成されている。ＮＭＯＳトランジスタＱＮ４１は、外部からの電圧が供給される外部端子（図示せず）に接続される端子Ｔ１にドレインが接続されている。ＮＭＯＳトランジスタＱＮ４２は、ＮＭＯＳトランジスタＱＮ４１のソースにドレインが接続され、ソースが出力端子Ｔ２に接続されている。ＮＭＯＳトランジスタＱＮ４２は、しきい値電圧がＮＭＯＳトランジスタＱＮ４１よりも高い。
【００８０】
このスイッチ回路がオフ状態の時には、図１３（ｂ）に示すように、例えば、ＮＭＯＳトランジスタＱＮ４１のゲートには電圧Ｖ３＝Ｖｃｃ、ＮＭＯＳトランジスタＱＮ４２のゲートには電圧Ｖ３と異なる電圧Ｖ４＝０Ｖが印加されている。この時、ＮＭＯＳトランジスタＱＮ４１はしきい値電圧が低いため、出力端子Ｔ２に接続されている回路（図示せず）の電圧が端子Ｔ１側にリークしてしまう可能性がある。そこで、ＮＭＯＳトランジスタＱＮ４１よりもしきい値電圧の高いＮＭＯＳトランジスタＱＮ４２により、余計な電圧が端子Ｔ１側に流れないように、ＮＭＯＳトランジスタＱＮ４２をカットオフしている。
【００８１】
このスイッチ回路がオン状態の時には、図１３（ｃ）に示すように、端子Ｔ１には高電圧Ｖ１が印加されており、ＮＭＯＳトランジスタＱＮ４１のゲートには、この電圧Ｖ１の供給された状態で、ＮＭＯＳトランジスタＱＮ４１がオンするような電圧Ｖ５が印加される。さらに、ＮＭＯＳトランジスタＱＮ４２のゲートには、出力端子Ｔ２の電圧Ｖ２よりもしきい値電圧分だけ高い電圧Ｖ６が印加される。各ゲートに供給される電圧Ｖ５，Ｖ６をこのように設定することによって、スイッチ回路の出力電圧Ｖ２がＶ２＜Ｖ１となるように制御される。したがって、第１の実施の形態と同様に、外部から入力された高電圧を降圧し、チップ内のトランジスタに安定して供給することが可能となる。前記スイッチ回路は、ＰＭＯＳトランジスタを用いずに実現することができるので、回路面積を縮小することが可能である。
【００８２】
次に、図１３（ａ）のスイッチ回路が含まれた本発明の第２の実施の形態にかかる半導体装置について、図１４を参照して説明する。前記半導体装置のその他の構成は、前記第１の実施の形態と同様である。
【００８３】
図１４は、本発明の第２の実施の形態にかかるＶｄｄｈスイッチ回路を示した図である。
【００８４】
本発明の第２の実施の形態にかかるＶｄｄｈスイッチ回路は、発振回路（ＯＳＣ）７２、第１及び第２のゲートポンプ７３，７４、ＮＭＯＳトランジスタＱＮ４１、ＮＭＯＳトランジスタＱＮ４２、及びＮＭＯＳトランジスタＱＮ４３を具備している。
【００８５】
前記発振回路（ＯＳＣ）７２は、検知回路の出力信号ＥＸＶＰＰにより、動作を開始する。第１及び第２のゲートポンプ７３，７４は、発振回路７２の出力を受けて１５Ｖ程度の電圧を出力する。ＮＭＯＳトランジスタＱＮ４１は、ゲートに第１のゲートポンプ７３の出力が接続され、ドレインがＶｐｐパッド７１に接続されている。ＮＭＯＳトランジスタＱＮ４２は、ＮＭＯＳトランジスタＱＮ４１と直列接続されており、ゲートに第２のゲートポンプ７４の出力が接続されている。ＮＭＯＳトランジスタＱＮ４３は、ゲート及びドレインが第２のゲートポンプ７４に接続されている。
【００８６】
Ｖｐｐパッド７１と電圧Ｖｄｄｈの出力ノードとの間に直列接続されている２つのＮＭＯＳトランジスタＱＮ４１，ＱＮ４２のうち、Ｖｐｐパッド７１に近い場所に位置しているＮＭＯＳトランジスタＱＮ４１のゲート電圧Ｖｇ４１は、通常書き込み動作時にはＶｃｃとなり、Ｖｐｐｈスイッチ回路２５を用いて高速書き込み動作する時には１５Ｖ程度の電圧となる。これにより、電圧Ｖｐｐ＝１２Ｖ程度をＮＭＯＳトランジスタＱＮ４２に転送する。ＮＭＯＳトランジスタＱＮ４２のゲート電圧Ｖｇ４２は、通常書き込み動作時は０Ｖであり、ＮＭＯＳトランジスタＱＮ４２は、通常書き込み動作時に、Ｖｄｄｈ昇圧回路により昇圧された電圧Ｖｄｄｈが、Ｖｐｐパッド７１側に流れないようにカットオフされる。また、高速書き込み動作時には、ＮＭＯＳトランジスタＱＮ４２と同一のトランジスタであるＮＭＯＳトランジスタＱＮ４３のソース・ドレイン間の電圧が電圧Ｖｄｄｈ＝１０Ｖになるように帰還をかけることによって、ゲート電圧Ｖｇ４２の電圧値を制御する。これにより、ＮＭＯＳトランジスタＱＮ４３は電圧Ｖｄｄｈ＝１０Ｖを出力する。
【００８７】
これによって、ＰＭＯＳトランジスタを用いることなく、電圧Ｖｐｐ＝１２Ｖから電圧Ｖｄｄｈ＝１０Ｖを生成することが可能になる。この結果、更に書き込み動作の高速化をはかることができ、また回路面積も縮小することができる。
【００８８】
［第３の実施の形態］
次に、本発明の第３の実施の形態にかかる半導体装置について、図１５（ａ）、図１５（ｂ）を参照して説明する。前記半導体装置のその他の構成は、前記第１の実施の形態と同様である。
【００８９】
図１５（ａ）、図１５（ｂ）は、本発明の第３の実施の形態にかかるＶｄｄｐスイッチ回路を示した図である。
【００９０】
図１５（ａ）に示されているように、本発明の第３の実施の形態にかかるＶｄｄｐスイッチ回路は、Ｖｐｐパッド８１に直列接続されており、ゲート同士が接続されている２つのトランジスタＴｒ１，Ｔｒ２と、トランジスタＴｒ２と電圧Ｖｄｄｐの出力ノードとの間に直列に接続されているトランジスタＴｒ３とを具備している。
【００９１】
Ｖｐｐパッド８１に外部から電圧Ｖｐｐ＝１２Ｖが供給されると、書き込み動作及びベリファイ動作を制御する信号Ｓ１によってトランジスタＴｒ１，Ｔｒ２のゲートにワード線電源電圧Ｖｄｄｈ＝１０Ｖがインバータ８２，８２を介して共通に入力される。これにより、トランジスタＴｒ１，Ｔｒ２及びＴｒ３は、電圧Ｖｐｐ＝１２Ｖから降圧した電圧を電圧Ｖｄｄｐの出力ノードへ転送し、電圧Ｖｄｄｐの出力ノードより電圧Ｖｄｄｐ＝７Ｖ程度が出力される。この時、トランジスタＴｒ３は、通常書き込み動作時に、Ｖｄｄｐ昇圧回路２４により昇圧された電圧Ｖｄｄｐが、Ｖｐｐパッド８１側に流れないようにカットオフするために設けられている。
【００９２】
図１５（ｂ）は、本発明の第３の実施の形態にかかるＶｄｄｐスイッチ回路の変形例である。
【００９３】
図１５（ｂ）に示すように、Ｖｄｄｐスイッチ回路は、図１５（ｂ）に示したトランジスタＴｒ１，Ｔｒ２が１つのトランジスタＴｒ４で構成されており、また、電圧Ｖｄｄｈ＝１０ＶがトランジスタＴｒ４のゲートに直接入力されている。
【００９４】
図１５（ａ）及び２１Ｂに示したＶｄｄｐスイッチ回路では、Ｖｐｐパッド８１から供給された高電圧を転送するトランジスタのゲートに電圧Ｖｄｄｈを印加することによって、内部で昇圧するポンプ回路を用いずに電圧Ｖｄｄｐを生成することができる。これにより、電圧の転送時間を短くすることができ、書き込み動作時間を短縮することが可能である。
【００９５】
尚、本発明の実施の形態にかかる半導体装置は、上記第１乃至第３の実施の形態にかかるＶｄｄｈスイッチ回路あるいはＶｄｄｐスイッチ回路を適宜組み合わせて適用することが可能である。したがって、例えば、第１の実施の形態にかかるＶｄｄｈスイッチ回路と第３の実施の形態にかかるＶｄｄｐスイッチ回路とを同一チップ内に配置することも可能であり、第２の実施の形態にかかるＶｄｄｈスイッチ回路と第３の実施の形態にかかるＶｄｄｐスイッチ回路とを組み合わせて用いることも可能である。
【００９６】
また、本発明の実施の形態にかかる半導体装置は、ＮＯＲ型フラッシュメモリに適用するだけでなく、ＤＩＮＯＲ型フラッシュメモリに適用することも可能である。さらに、本発明の実施の形態に限定されず、外部から入力された電圧をチップ内に降圧して供給するスイッチ回路として適用することが可能である。
【００９７】
本発明の実施の形態によれば、高速でデータを書き込みたい場合に、外部から供給された電圧を電圧制御してチップ内に転送することによって、チップ内のトランジスタを安定した領域で動作させることが可能である。また、外部から電圧を供給するので、ワード線電圧の昇圧を高速化することができ、書き込み動作時間を短縮することが可能である。
【００９８】
また、前述した各実施の形態はそれぞれ、単独で実施できるばかりでなく、適宜組み合わせて実施することも可能である。
【００９９】
さらに、前述した各実施の形態には種々の段階の発明が含まれており、各実施の形態において開示した複数の構成要件の適宜な組み合わせにより、種々の段階の発明を抽出することも可能である。
【０１００】
【発明の効果】
以上述べたようにこの発明によれば、外部から高電圧を供給しても安定して動作し、またメモリセルへの書き込み時間を短縮することができる半導体装置を提供することが可能である。
【図面の簡単な説明】
【図１】  本発明の第１の実施の形態のフラッシュメモリのブロック図である。
【図２】  前記第１の実施の形態にかかるスイッチ回路の構成を示す回路図である。
【図３】  前記第１の実施の形態にかかるＶｄｄｈ生成回路及びＶｄｄｐ生成回路の構成を示す回路図である。
【図４】  前記第１の実施の形態にかかるＶｄｄｈスイッチ回路の構成を示す回路図である。
【図５】  前記第１の実施の形態にかかるクロック信号発生回路の構成を示す回路図である。
【図６】  前記第１の実施の形態にかかるＮ型トランジスタにおけるＶｄ−Ｉｄの特性図である。
【図７】  前記第１の実施の形態にかかる書き込み回路の構成を示す回路図である。
【図８】  前記第１の実施の形態にかかる書き込み回路の書き込み動作時の動作波形図である。
【図９】  前記第１の実施の形態にかかるＶｒｅｇレギュレータの構成を示す回路図である。
【図１０】  前記第１の実施の形態にかかるＶＳＷＢＳレギュレータの構成を示す回路図である。
【図１１】  前記第１の実施の形態のフラッシュメモリにおけるＶｄｄｈスイッチ回路及びＶｄｄｐスイッチ回路使用時の動作波形図である。
【図１２】  前記第１の実施の形態のフラッシュメモリにおける通常書き込み動作時の動作波形図である。
【図１３】  本発明の第２の実施の形態にかかるスイッチ回路の構成を示す回路図である。
【図１４】  前記第２の実施の形態にかかるＶｄｄｈスイッチ回路の構成を示す回路図である。
【図１５】  本発明の第３の実施の形態にかかるＶｄｄｐスイッチ回路の構成を示す回路図である。
【図１６】  フラッシュメモリにおける一つのメモリセルの素子断面構造を示す断面図である。
【図１７】  ＮＯＲ型フラッシュメモリセルアレイの構成を示す回路図である。
【図１８】  メモリセルのコントロールゲートに供給されるゲート電圧とメモリセルのドレインに流れるドレイン電流との関係を示す特性図である。
【図１９】  データの読み出し、書き込み及び消去時のバイアス条件を示す図表である。
【図２０】  従来のＶｐｐスイッチ回路の回路図である。
【図２１】  従来の１０Ｖ耐圧のＮ型トランジスタにおけるＶｄ−Ｉｄの特性図である。
【符号の説明】
１…アドレスバッファ、２…Ｉ／Ｏバッファ、３…センスアンプ、４…書き込み回路、５…コマンドレジスタ、６…コントローラ、７…ロウデコーダ、８…カラムデコーダ、９…カラムゲート、１０…チャージポンプ回路、１１…メモリセルアレイ、１２…レギュレータ、１３…Ｖddh生成回路、１４…Ｖｐｐパッド、１５…Ｖｄｄｐ生成回路、１６…ソース／ウエルスイッチ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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