(57)【特許請求の範囲】
【請求項１】
外部端子から入力された入力クロック信号に対応された内部クロック信号を形成するクロック発生回路と、
上記内部クロックで動作する内部回路と、
上記内部クロックのジッタの測定を行うジッタ測定回路とを備え、
上記ジッタ測定回路は、
インバータ回路と、上記インバータ回路の出力信号が一方の入力に供給され、他方の入力に制御信号が供給された論理ゲートとを単位回路とし、上記制御信号により論理ゲート回路の出力信号が上記インバータ回路の出力信号に応答して変化しない状態と上記インバータ回路の出力信号に応答して変化する状態とが設定され、複数の単位回路の上記インバータ回路が縦列接続されて遅延経路を構成する第１の可変遅延回路と、
上記第１の可変遅延回路と同じ構成とされた第２の可変遅延回路と、
位相差回路とを有し、
上記入力クロック信号を上記第１の可変遅延回路に供給して第１の遅延信号を形成し、
上記内部クロック信号を上記第２の可変遅延回路に供給して第２の遅延信号を形成し、
上記位相差回路により上記第１の遅延信号と第２の遅延信号との位相差に対応した２値信号を形成し、
予め決められた回数に対して、位相差回路の出力信号が全て一方のレベルである状態から全て他方のレベルとなる状態になるまでの上記第１と第２の可変遅延回路に供給される上記制御信号からジッタを判定することを特徴とする半導体集積回路装置。
【請求項２】
外部端子から入力された入力クロック信号に対応された内部クロック信号を形成するクロック発生回路と、
上記内部クロックで動作する内部回路と、
上記内部クロックのジッタの測定を行うジッタ測定回路とを備え、
上記ジッタ測定回路は、
インバータ回路と、上記インバータ回路の出力信号が一方の入力に供給され、他方の入力に制御信号が供給された論理ゲートとを単位回路とし、上記制御信号により論理ゲート回路の出力信号が上記インバータ回路の出力信号に応答して変化しない状態と上記インバータ回路の出力信号に応答して変化する状態とが設定され、複数の単位回路の上記インバータ回路が縦列接続されて遅延経路を構成する第１の可変遅延回路と、
上記第１の可変遅延回路と同じ構成とされた第２の可変遅延回路と、
位相差回路とを有し、
上記入力クロック信号を上記第１の可変遅延回路に供給して第１の遅延信号を形成し、
上記内部クロック信号を上記第２の可変遅延回路に供給して第２の遅延信号を形成し、
上記位相差回路により上記第１の遅延信号と第２の遅延信号との位相差に対応した２値信号を形成し、
予め決められた回数に対して、位相差回路の出力信号が一方のレベルである割合が第１の所定値から他方のレベルとなる状態である割合が第２の所定値になるまでの上記第１と第２の可変遅延回路に供給される上記制御信号からジッタを判定することを特徴とする半導体集積回路装置。
【請求項３】
請求項２において、
上記第１の所定値は、上記予め決められた回数に対して上記位相差回路の出力信号が一方のレベルである割合が１６％であり、
上記第２の所定値は、上記予め決められた回数に対して上記位相差回路の出力信号が他方のレベルである割合が１６％であることを特徴とする半導体集積回路装置。
【請求項４】
請求項１ないし３のいずれかにおいて、
上記クロック発生回路は、ＰＬＬ回路で構成され、
上記クロック発生回路のロック時間の測定を行う測定回路を更に備え、
上記ロック時間の測定を行う測定回路は、
入力クロック信号と内部クロック信号との非同期／同期を検出する非同期検出回路と、
上記入力クロック信号を計数するカウンタ回路と、
上記カウンタ回路の各段の出力信号を受け、非同期検出回路により形成された出力信号が非同期状態から同期状態に切り換わったときに上記カウンタ回路の出力信号を保持するラッチ回路とを含むことを特徴とする半導体集積回路装置。
【請求項５】
請求項４において、
最大周波数の測定を行う測定回路を行う測定回路を更に備え、
上記最大周波数の測定を行う測定回路は、
位相比較器に供給される内部クロック信号に対応した入力を固定レベルとして上記発振回路に対して常にアップ制御信号を指示させる回路と、
上記発振回路の発振信号を計数するカウンタと、上記入力クロック信号を用いて形成された基準時間内での上記カウンタの計数値を取り出す回路とを含むことを特徴とする半導体集積回路装置。
【請求項６】
外部端子から入力された入力クロック信号に対応された内部クロック信号を形成するクロック発生回路と、
上記内部クロックで動作する内部回路と、
上記内部クロックのジッタの測定を行うジッタ測定回路とを備え、
上記ジッタの測定を行うジッタ測定回路は、
上記入力クロック信号と第１の遅延信号とを位相比較して形成された制御信号により制御されて、上記入力クロック信号に対して１周期分遅れた上記第１の遅延信号を形成する第１の可変遅延回路と、
上記第１の遅延回路と同じ回路により構成され、かつ同じ上記制御信号を受けて上記入力クロック信号の１周期分に対応した第２の遅延信号を形成する第２の遅延回路と、
上記第２の遅延信号を受け、上記第１及び第２の可変遅延回路の制御信号に対応した単位遅延時間に比べて小さくされた微調整用遅延信号を形成する第３の可変遅延回路と、
上記第２の遅延信号と微調整用遅延信号との位相差に対応した２値信号を形成する位相差回路とを備え、
予め決められた回数に対して位相差回路の出力信号が全て一方のレベルである状態又は全て他方のレベルである状態と、一方のレベルと他方のレベルとがほぼ同じくなる状態のときの上記第３の可変遅延回路に供給される遅延制御信号からジッタを判定することを特徴とする半導体集積回路装置。
【請求項７】
請求項１ないし６のいずれかにおいて、
ＪＴＡＧに対応したインターフェイス回路を通して入力された入力信号を受けて内部回路の動作に必要なテスト信号を発生するテスト回路を更に備え、
上記ＪＴＡＧに対応したインターフェイス回路を通して測定条件が設定され、
上記測定結果を取り込む複数のラッチ回路を含み、かかるラッチ回路がシリアルに接続されて取り込まれた測定結果がシリアル信号として上記ＪＴＡＧに対応したインターフェイス回路を通し出力されることを特徴とする半導体集積回路装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体集積回路装置に関し、外部端子から供給されるクロック信号に対応した内部クロック信号を発生させるクロック発生回路を備えた半導体集積回路装置の測定技術に利用して有効な技術に関するものである。
【０００２】
【従来の技術】
本願発明を成した後の公知例調査によって、特開２０００−３５４６３号公報には、ジッタ測定回路を設けたＰＬＬ内蔵集積回路が開示され、特開平６−１０４７４６号公報にはジッタの評価をする検出回路を設けたＰＬＬ内蔵集積回路が開示され、特開平１１−２６６６号公報には、ロック時間の算出等ができるテスト回路を設けたＰＬＬ内蔵集積回路が開示され、特開平１１−２３６６２号公報には、周波数測定回路を設けたＰＬＬ内蔵集積回路が開示され、特開平９−１９７０２４公報には、周波数測定回路を設けたＰＬＬ内蔵集積回路が開示されていることが報告された。
【０００３】
【発明が解決しようとする課題】
半導体技術の進展により回路の高速化が進められている。例えば、５００ＭＨｚ以上の周波数でのクロック信号に同期したデータの入出力を行うようにした半導体集積回路装置では、クロック周期に対して外部端子から入力されたクロック信号を集積回路の内部に取り込む入力回路での信号遅延の占める割合が無視できなくなる。ＰＬＬ回路あるいはＤＬＬ回路を用いることにより、入力回路での信号遅延を補償した内部クロック信号を形成することができる。
【０００４】
半導体集積回路に形成される回路素子は、比較的大きなプロセスバラツキを持つものである。上記のようなＰＬＬあるいはＤＬＬ回路を内蔵させ、前記のような高周波数での内部クロック信号を形成する場合、そのクロック信号が所望の周波数、位相あるいはジッタ特性等を満足するものであるか否かの測定が不可欠となると考えられる。そこで、高精度のアナログテスタを用いることが考えられるが、測定端子を含んだ専用の高速入出力回路が必要となる上に、かかる入出力回路での信号遅延が問題となるために高価な測定回路を用いても精度の高い判定が難しくなる。また、前記公報に記載の測定回路では、いずれも測定精度が悪く、上記のような高周波数まで動作するＰＬＬあるいはＤＬＬには不適当である。
【０００５】
この発明の目的は、内部クロック信号を形成するクロック発生回路の複数通りの動作検証を高い精度で実現した半導体集積回路装置を提供することにある。この発明の他の目的は、構成の簡素化を図りつつ、内部クロック信号発生回路の多様な性能を検証を可能にした半導体集積回路装置を提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【０００６】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。外部端子から入力された入力クロック信号に対応された内部クロック信号を形成するクロック発生回路に対して、上記入力クロック信号に対応された所望の内部クロック信号が得られるまでのロック時間の測定、内部クロック信号の最大周波数の測定、上記内部クロック信号のジッタの測定のうち少なくとも２つ以上の測定を行う測定回路を設けて、半導体集積回路の内部でクロック発生回路の動作検証を高い精度で行う。
【０００７】
【発明の実施の形態】
図１には、この発明に係る半導体集積回路装置に設けられる測定回路の一実施例のブロック図が示されている。この実施例の測定回路は、ロック時間自動測定を行うものであり、ＰＬＬ回路が動作を始めてからロックして安定するまでの時間を測定する。
【０００８】
非同期検出器は、外部端子から供給されたクロック信号に対応した基準クロック信号ＣＫＲと、ＰＬＬの発振回路ＶＣＯで形成された内部クロック信号に対応したフィードバッククロック信号ＣＫＦとの位相差がロック状態とみなせるような規定誤差以内のときに、検出信号ＣＬＫＥＲ＿Ｎが論理０から論理１に変化させる。つまり、非同期検出器は、非同期状態のときに検出信号ＣＬＫＥＲ＿Ｎを論理０とし、同期状態のときに論理１にする。
【０００９】
フリップフロップ回路Ｆ００〜Ｆ０５は、カウンタ回路を構成し上記基準クロックＣＫＲを計数する。このカウンタの各段の出力信号は、フリップフロップ回路Ｆ１０〜Ｆ１５のデータ入力端子に供給されており、そのクロック端子には上記検出信号ＣＬＫＥＲ＿Ｎが供給される。上記各フリップフロップ回路Ｆ１０〜Ｆ１５は、そのクロック端子に供給される検出信号ＣＬＫＥＲ＿Ｎがロウレベル（論理０）からハイレベル（論理１）に変化したエッジに同期してデータ端子に供給される上記カウンタ回路Ｆ００〜Ｆ０５の計数値を取り込み保持する。
【００１０】
カウンタ回路の最終段のキャリー出力信号ＭＥＳＴＯＰ＿Ｐは、測定終了信号とされる。カウンタ回路の段数、つまり最大計数値は、上記基準クロック信号ＣＫＲの周期との関係でＰＬＬの許容ロック時間の最大値により大きくなるようにされる。つまり、カウンタ回路のキャリーオーバーに対応された測定終了信号ＭＥＳＴＯＰ＿Ｐが発生しても、上記検出信号ＣＬＫＥＲ＿Ｎが非同期状態に対応した論理０のままならＰＬＬロック不良とされる。上記測定終了信号ＭＥＳＴＯＰ＿Ｐが発生すると、フリップフロップ回路Ｆ１０〜Ｆ１５がシフト動作を行って保持された計数値をロック時間として後述するテスト回路ＢＩＳＴ及び入出力インターフェイスＪＴＡＧを通してシリアルに出力させる。
【００１１】
図９には、非同期検出器の一実施例の回路図が示されている。基準クロック信号ＣＫＲ＿Ｐは、インバータ回路Ｎ１とＮ８を通してフリップフロップ回路Ｆ４０のクロック端子ＣＫに供給される。フィードバッククロック信号ＣＫＦ＿Ｐは、インバータ回路Ｎ９とＮ１０を通してフリップフロップ回路Ｆ４１のデータ入力端子に供給される。上記基準クロック信号ＣＫＲ＿Ｐは、インバータ回路Ｎ７とインバータ回路Ｎ１２及び遅延回路ＤＬ２を通して上記フリップフロップ回路Ｆ４１のクロック端子ＣＫに供給される。フィードバッククロック信号ＣＫＦ＿Ｐは、インバータ回路Ｎ９とインバータ回路Ｎ１１及び遅延回路ＤＬ１を通して上記フリップフロップ回路Ｆ４０のデータ入力端子に供給される。
【００１２】
上記遅延回路ＤＬ１とＤＬ２は、複数のインバータ回路の直列回路からなり、各段には遅延時間を多くするためミラー容量が付加される。つまり、電源電圧ＶＤＤのようなハイレベル（論理１）が定常的に供給されることによってインバータ回路として動作するゲート回路が設けられる。これにより、上記直列形態のインバータ回路の出力端子には、ゲート回路の入力信号に対してその出力信号が反転して変化する際のミラー容量が接続されて、比較的少ない数のインバータ回路により所望の遅延時間を得ることができる。
【００１３】
上記遅延回路ＤＬ１とＤＬ２の遅延時間ｔＤ１とｔＤ２は、ＰＬＬがロック状態とみなせるよう位相差に対応した遅延時間とされる。これにより、ロック状態では、上記遅延回路ＤＬ１とＤＬ２の遅延時間ｔＤ１とｔＤ２よりも両クロック信号ＣＫＲ＿ＰとＣＫＦ＿Ｐの位相差が小さいので、フリップフロップ回路Ｆ４０に着目すると、基準クロック信号ＣＫＲ＿０がロウレベルからハイレベルに変化するエッジに対して、フィードバッククロック信号ＣＫＦ＿Ｐがロウレベルからハイレベルに変化するのが上記遅延時間ｔＤ１だけ遅れるからロウレベルが取り込まれる。フリップフロップ回路Ｆ４１に着目すると、基準クロック信号ＣＫＲ＿０がロウレベルからハイレベルに変化するエッジが遅延時間ｔＤ２だけ遅れるので、フィードバッククロック信号ＣＫＦ＿Ｐがロウレベルからハイレベルに変化した信号を取り込むのでハイレベルを出力する。
【００１４】
非ロック状態では、上記遅延回路ＤＬ１とＤＬ２の遅延時間ｔＤ１とｔＤ２よりも両クロック信号ＣＫＲ＿ＰとＣＫＦ＿Ｐの位相差が大きいので、フリップフロップ回路Ｆ４０に着目すると、基準クロック信号ＣＫＲ＿０がロウレベルからハイレベルに変化するエッジに対して、フィードバッククロック信号ＣＫＦ＿Ｐがロウレベルからハイレベルに変化するのが上記遅延時間ｔＤ１だけ遅れるから、フィードバッククロック信号ＣＫＦ＿Ｐの位相が基準クロック信号ＣＫＲ＿Ｐに対して進んでいる場合にはハイレベルが取り込まれ、位相が遅れている場合にはロウレベルが取り込まれる。
【００１５】
一方、フリップフロップ回路Ｆ４１に着目すると、基準クロック信号ＣＫＲ＿０がロウレベルからハイレベルに変化するエッジが遅延時間ｔＤ２だけ遅れるので、フィードバッククロック信号ＣＫＦ＿Ｐの位相が基準クロック信号ＣＫＲ＿Ｐに対して進んでいる場合にはフィードバッククロック信号ＣＫＦ＿Ｐのハイレベルが取り込まれ、位相が遅れている場合にはロウレベルが取り込まれる。
【００１６】
この結果、フィードバッククロック信号ＣＫＦ＿Ｐの位相が基準クロック信号ＣＫＲ＿Ｐに対して上記ロック状態と見做せるような遅延時間ｔＤ１，ｔＤ２よりも位相が進んでいるときには、フリップフロップ回路Ｆ４０と４１の出力信号がハイレベルとハイレベルとなり、逆に上記遅延時間ｔＤ１，ｔＤ２よりも位相が遅れているときには、フリップフロップ回路Ｆ４０とＦ４１の出力信号がロウレベルとロウレベルとなる。この結果、両出力信号を受けるインバータ回路Ｎ１１、Ｎ１２及びゲート回路Ｇ１０からなる論理回路では、上記ロック状態のときのフリップフロップ回路Ｆ４０とＶ４１がロウレベルとハイレベルにされたときのみ、出力信号ＣＬＫＥＲ＿Ｐがハイレベルとなり、それ以外の非ロック状態ではロウレベルとなる。
【００１７】
図２には、この発明に係る半導体集積回路装置に設けられる測定回路の他の一実施例のブロック図が示されている。この実施例の測定回路は、ＰＬＬを構成する発振回路ＶＣＯの最大発振周波数の自動測定を行うものである。ＰＬＬ回路の概略は、位相比較器ＰＦＤ、チャージポンプ回路ＣＰ及びロウパスフィルタＬＰＦと発振回路ＶＣＯから構成される。つまり、位相比較器ＰＦＤは、外部端子から供給されるクロック信号に対応した基準クロック信号ＣＫＲと、発振回路ＶＣＯで形成された発振信号に基づいて形成された内部クロック信号、つまりはフィードバッククロック信号ＣＫＦとを位相比較（周波数比較）し、その位相差（周波数差）に対応した位相出力によりチャージホンプ回路ＣＰを駆動して、ロウパスフィルタとともに発振回路ＶＣＯの制御電圧を形成する。これにより、両クロック信号ＣＫＲとＣＫＦの位相（周波数）が一致するように発振回路ＶＣＯの発振動作の制御が行われる。
【００１８】
この実施例では、上記基準クロック信号ＣＫＲを受けるカウンタと、上記発振回路ＶＣＯの発振信号に対応したクロック信号を受けるカウンタとが設けられる。最大周波数で発振回路ＶＣＯを発振させるために、上記ＰＬＬループをスイッチにより遮断して、位相比較器ＰＦＤに対してフィードバッククロック信号ＣＫＦに直流レベルを供給する。例えば、ＰＬＬ回路の暴走防止回路を停止させて、ＶＣＯを意図的に暴走させる。上記のように位相比較器ＰＦＤのフィードバッククロック信号ＣＫＦに直流レベルを供給すると、位相比較器ＰＤＦはＶＣＯの発振周波数を高くするような位相比較出力を形成しつづけるので、発振回路ＶＣＯが最大発振周波数で動作することとなる。
【００１９】
基準クロック信号ＣＫＲをカウントした計数値と、同じ期間内での発振回路ＶＣＯの発振出力をカウントした計数値とを比較することにより、発振回路の最大周波数を測定することができる。例えば、上記２つのカウンタをリセットしておいて、同時に計数動作を開始させる。基準クロック信号ＣＫＲの計数値が所定値になったとき、例えばカウンタのオーバーフロー（キャリー）信号により、そのときの発振回路ＶＣＯの発振出力をカウントした計数値をフリップフロップ回路に取り込んで、前記図１の実施例と同様にテスト回路ＢＩＳＴ及び入出力インターフェイスＪＴＡＧを介してシリアルに取り出すようにする。このようなＶＣＯの最大周波数の測定は、ＰＬＬの性能を観る上で重要である。
【００２０】
図３には、この発明に係る半導体集積回路装置に設けられる測定回路の他の一実施例のブロック図が示されている。この実施例の測定回路は、基準クロック信号ＣＫＲに対するフィードバッククロックＣＫＦのジッタ、つまりは位相の時間的なずれの自動測定を行うものである。この測定回路では、基準クロック信号ＣＫＲとフィードバッククロック信号ＣＫＦとの誤差の最大と最小との最大時間値、つまりはエッジの取り込みが０％〜１００％になるまでの時間差をｐｋ−ｐｋジッタとし、エッジの取り込みが１６％〜８４％になるまでの時間差をＲＭＳジッタとし、その両方の自動測定を行うものとされる。
【００２１】
この実施例の測定回路では、デジタル可変ディレイ回路と、フリップフロップ回路とが用いられる。デジタル可変ディレイ回路は、直列形態に接続されたインバータ回路Ｎ１〜Ｎ６と、各インバータ回路Ｎ１〜Ｎ６の出力端子に設けられた可変容量手段としてのゲート回路Ｇ１〜Ｇ６から構成される。上記各ゲート回路Ｇ１〜Ｇ６のそれぞれ一方の入力は、対応するインバータ回路Ｎ１〜Ｎ６のそれぞれの出力端子に接続される。上記ゲート回路Ｇ１〜Ｇ６の他方の入力には、制御信号Ｃ０，Ｃ１が供給される。制御信号Ｃ０とＣ１は、２進の重みを持つようにされる。制御信号Ｃ０は、ゲート回路Ｇ１とＧ２の２つのゲート回路に共通に供給される。制御信号Ｃ１は、ゲート回路Ｇ３〜Ｇ６の４つのゲート回路に共通に供給される。
【００２２】
例えば、制御信号Ｃ０は２0 の重みを持ち、制御信号Ｃ１は２1 の重みを持つようにされる。ゲート回路Ｇ１〜Ｇ６は、それぞれ同じ回路で構成される。上記ゲート回路Ｇ１〜Ｇ６は、制御信号Ｃ０，Ｃ１がロウレベル（論理０）のときにはゲートを閉じて、対応するインバータ回路Ｎ１〜Ｎ６の出力信号の変化に対して応答せずハイレベル（論理１）に固定される。それ故、制御信号Ｃ０，Ｃ１がロウレベルのときには、上記ゲート回路Ｇ１〜Ｇ６の一方の入力端子に対応した入力容量が負荷容量として上記インバータ回路Ｎ１〜Ｎ６の出力端子に接続される。
【００２３】
上記ゲート回路Ｇ１〜Ｇ６は、制御信号Ｃ０，Ｃ１がハイレベル（論理１）のときにはゲートを開き、対応するインバータ回路Ｎ１〜Ｎ６の出力信号の変化に対して応答して反転信号を形成する。つまり、インバータ回路Ｎ１〜Ｎ６の出力信号がロウレベルに変化したならゲート回路Ｇ１〜Ｇ６の出力信号はハイレベルに変化し、インバータ回路Ｎ１〜Ｎ６の出力信号がハイレベルに変化したならゲート回路Ｇ１〜Ｇ６の出力信号はロウレベルに変化する。それ故、上記各インバータ回路Ｎ１〜Ｎ６の出力端子には、上記ゲート回路Ｇ１〜Ｇ６でのミラー容量による容量増加ΔＣだけ負荷容量が大きくなり遅延時間Δｔだけ長くされる。
【００２４】
上記制御信号Ｃ０とＣ１が共にロウレベルときには、各インバータ回路Ｎ１〜Ｎ６には、各ゲート回路Ｇ１〜Ｇ６でのΔＣの容量増加はない。制御信号Ｃ０がハイレベルに制御信号Ｃ１がロウレベルときには、各インバータ回路Ｎ１とＮ２に対応したゲート回路Ｇ１とＧ２でのミラー容量による容量増加ΔＣ×２付加される。制御信号Ｃ０がロウレベルに制御信号Ｃ１がハイレベルときには、各インバータ回路Ｎ３〜Ｎ６に対応したゲート回路Ｇ３〜Ｇ６でのミラー容量による容量増加ΔＣ×４が付加される。制御信号Ｃ１とＣ２が共にハイレベルときには、各インバータ回路Ｎ１〜Ｎ６に対応したゲート回路Ｇ１〜Ｇ６でのミラー容量による容量増加ΔＣ×６が付加される。つまり、前記制御信号Ｃ０とＣ１の組み合わせにより、上記容量増加分の比率は、２進の制御信号Ｃ０とＣ１に対応して０、１、２、３のような４通りとなり、４段階の遅延時間に変化させることができる。
【００２５】
上記のデジタル可変ディレイ回路は、フィードバッククロック信号ＣＫＦを遅延させるために用いられ、上記と同じ回路構成にされたデジタル可変ディレイ回路により基準クロック信号ＣＫＲも遅延される。この結果、上記２つのデジタル可変ディレイ回路を通したフィードバッククロック信号ＣＫＦと基準クロック信号ＣＫＲとの遅延時間差は、それぞれのデジタル可変ディレイ回路での上記制御信号Ｃ０とＣ１に対応したミラー容量での容量増加分ΔＣに対応したものとされる。したがって、ディレイ回路での電源変動や温度変化等の影響を受けなくすることができる。
【００２６】
上記２つのデジタル可変ディレイ回路を通して遅延されたたフィードバッククロック信号ＣＫＦと基準クロック信号ＣＫＲは、フリップフロップ回路のデータ端子Ｄとクロック端子ＣＫに供給されて位相比較が行われる。つまり、図４に示した波形図のように、フィードバッククロック信号ＣＫＦが基準クロック信号ＣＫＲの立ち上がりエッジよりも早ければ、フリップフロップ回路は論理１を取り込む。逆に、フィードバッククロック信号ＣＫＦが基準クロック信号ＣＫＲの立ち上がりエッジよりも遅ければ、フリップフロップ回路は論理０を取り込む。
【００２７】
１つの判定の測定に例えば１０２４回のように多数の測定を繰り返し行なう。図５には、上記１つの判定での度数及びヒストグラムとデジタル可変ディレイ回路での遅延時間との関係が示されいる。図４及び図５の▲１▼のケースのように、フィードバッククロック信号ＣＫＦが基準クロック信号ＣＫＲに比べて、上記デジタル可変ディレイ回路によりフィードバッククロック信号ＣＫＦのジッタ以上早くした場合には１０２４回の全て論理１を取り込む。図４及び図５の▲２▼のケースのようにフィードバッククロック信号ＣＫＦが基準クロック信号ＣＫＲに比べて、上記デジタル可変ディレイ回路によりフィードバッククロック信号ＣＫＦのジッタ程度早くした場合には１０２４回のうち、少数の論理０と多数の論理１とが混在する。
【００２８】
図４及び図５の▲３▼のケースのようにフィードバッククロック信号ＣＫＦと基準クロック信号ＣＫＲとの上記デジタル可変ディレイ回路による遅延差を零にした場合には、１０２４回のうち論理０と論理１とが半分ずつ取り込まれる。図４及び図５の▲４▼のケースのようにフィードバッククロック信号ＣＫＦが基準クロック信号ＣＫＲに比べて、上記デジタル可変ディレイ回路によりフィードバッククロック信号ＣＫＦのジッタ程度遅くした場合には１０２４回のうち、多数の論理０と少数の論理１とが混在する。そして、図４及び図５の▲１▼のケースのように、フィードバッククロック信号ＣＫＦが基準クロック信号ＣＫＲに比べて、上記デジタル可変ディレイ回路によりフィードバッククロック信号ＣＫＦのジッタ以上遅くした場合には１０２４回の全て論理０を取り込む。
【００２９】
逆にいうならば、デジタル可変ディレイ回路に供給される制御信号Ｃ０，Ｃ１の組み合わせにより、上記▲１▼、▲２▼のケート及び▲４▼、▲５▼のケースを探し出すようにするものである。したがって、上記デジタル可変ディレイ回路では、４通りの遅延時間しか持たないが実際には２進の重みを持つ制御信号を３、４等のように増加して８通りや１６通り等のように多数の遅延時間を持つようにされる。
【００３０】
上記▲１▼のケートと▲５▼のケースとの時間差がｐｋ−ｐｋジッタとして判定される。同様に▲２▼のケースのように論理０を全体の約１６％取り込むときの遅延時間と、▲４▼のケースのように論理０を全体の約８４％取り込むときの遅延時間との時間差がＲＳＭジッタとして判定される。
【００３１】
図６には、この発明に係る半導体集積回路装置に設けられる測定回路の他の一実施例のブロック図が示されている。この実施例の測定回路は、ＰＬＬ回路で形成されたフィードバッククロックＣＫＦのサイクル（周期）ジッタ、つまりは内部クロック信号の時間変動の自動測定を行うものである。この測定回路では、ＤＬＬ回路を用いてＰＬＬクロック（フィードバッククロック信号ＣＫＦ）に対して、その１周期遅れた遅延信号が形成される。ＤＬＬ回路では、ＰＬＬクロックを遅延回路１に供給し、その遅延時間Ｔだけ遅れた遅延信号と上記ＰＬＬクロックとを位相比較制御回路により比較して両信号の位相が一致するように、つまりは上記遅延回路１での遅延時間ＴがＰＬＬクロックの１周期に相当するような制御信号ＣＯＮＴを形成する。
【００３２】
上記ＤＬＬ回路での制御信号ＣＯＮＴを用いて、上記遅延回路１と同じ遅延回路２により上記ＰＬＬクロックを遅延させる。これにより、遅延回路２により上記ＰＬＬクロックの１周期Ｔに対応した遅延信号が形成される。この１周期遅延された信号は、遅延回路３により遅延される。この遅延回路３は、前記図３のデジタル可変ディレイ回路に対応した遅延回路であり、微小遅延時間の調整が可能にされる。これにより、ＣＫＦ−Ｄは、ＣＫＦに対して図７に示したようにＴ＋ｔｎのように約１周期遅れた信号とされる。
【００３３】
上記ＰＬＬクロック（フィードバッククロック信号ＣＫＦ）と、上記遅延回路１と遅延回路３を通した約１周期遅れの遅延信号ＣＫＦ−Ｄは、前記図３のようなフリップフロップ回路ＦＦのデータ端子とクロック端子とに供給されて位相比較が行われる。つまり、前記同様にフィードバッククロック信号ＣＫＦが上記１周期遅れの遅延信号ＣＫＦ−Ｄの立ち上がりエッジよりも早ければ、フリップフロップ回路は論理１を取り込む。逆に、フィードバッククロック信号ＣＫＦが上記１周期遅れの遅延信号ＣＫＦ−Ｄの立ち上がりエッジよりも遅ければ、フリップフロップ回路は論理０を取り込む。
【００３４】
上記フリップフロップ回路ＦＦの出力信号は、特に制限されないが、増幅回路ＡＭＰで増幅され、カウンタ回路に供給される。カウンタ回路は、上記遅延信号ＣＫＦ−Ｄを遅延回路ｄｅｌａｙで遅延させたクロック信号で動作し、上記フリップフロップ回路ＦＦに取り込まれた論理０を計数する。つまり、前記フリップフロップ回路ＦＦでの位相比較動作と増幅回路での信号遅延を考慮して、上記フリップフロップ回路ＦＦのクロック信号ＣＫＦ−Ｄを遅延回路ｄｅｌａｙで遅延させてカウンタ回路を動作させるものである。
【００３５】
位相比較動作そのものは、前記図３の実施例と同様であり、基準クロック信号ＣＫＲに代えて、１周期遅れのクロック信号ＣＫＦ−Ｄ、つまりは１サイクル前の自身のクロック信号ＣＫＦ−Ｄから位相ずれの値を測定する。
【００３６】
１つの判定の測定に例えば前記同様に１０２４回のように多数の測定を繰り返し行なう。図８には、上記１つの判定での度数及びヒストグラムと遅延回路３での遅延時間ｔｎとの関係が示されいる。図８の▲１▼のケースのように、遅延信号ＣＫＦ−Ｄを１サイクル後のフィードバッククロック信号ＣＫＦに比べて、ジッタ以上早くした場合には１０２４回の全て論理０を取り込む。図８の▲２▼のケースのように遅延信号ＣＫＦ−Ｄが１サイクル後のフィードバッククロック信号ＣＫＦに比べて、フィードバッククロック信号ＣＫＦのジッタ程度早くした場合には１０２４回のうち、少数の論理０と多数の論理１とが混在する。
【００３７】
図８の▲３▼や▲４▼のケースのように遅延信号ＣＫＦ−Ｄと１サイクル後のフィードバッククロック信号ＣＫＦとの遅延差を零にした場合には、１０２４回のうち論理０と論理１とが半分ずつ取り込まれる。図８の▲５▼のケースのように遅延信号ＣＫＦ−Ｄが１サイクル後のフィードバッククロック信号ＣＫＦに比べて、フィードバッククロック信号ＣＫＦのジッタ程度遅くした場合には１０２４回のうち、多数の論理０と少数の論理１とが混在する。そして、図８の▲６▼のケースのように、遅延信号ＣＫＦ−Ｄが１サイクル後のフィードバッククロック信号ＣＫＦに比べて、フィードバッククロック信号ＣＫＦのジッタ以上遅くした場合には１０２４回の全て論理０を取り込む。
【００３８】
ＰＬＬ回路が同期しているとき目的の発振周波数からのトータルのアーリーとディレイの差は±０になる。したがって、論理１と論理０とがほぼ５０％（カウント数が５１２回）になったときが、目的の発振周波数である。この測定より、最小サイクル（最小周期）は▲４▼−▲１▼のディレイ差として求められ、最大サイクル（最大周期）は▲６▼−▲４▼のディレイ差として求められる。
【００３９】
図１０には、図６の実施例の遅延生成回路の一実施例のブロック図が示されている。遅延回路２と遅延回路１は同じ回路で構成されており、ＤＬＬ回路を構成する遅延回路１により遅延回路２に供給される制御信号ＢＲＤＣＮＴ（０−６）＿Ｐが生成される。この遅延回路２の出力端子ＯＵＴは、遅延回路３の入力端子ＩＮに接続されており、遅延回路３の出力端子ＯＵＴはゲート回路を通して選択的に遅延生成回路の出力端子ＯＵＴに伝えられる。
【００４０】
図１１には、図１０の遅延回路１（２）の一実施例の回路図が示されいてる。この実施例では、７ビットの制御信号ＤＣＮＴ（０）＿Ｐ〜ＤＣＮＴ（０）＿Ｐに対応して７通りの遅延回路が設けられ、それらが縦列形態に接続される。各遅延回路は、５０ｐｓの遅延目標を基準にし、その２倍（１００ｐｓ遅延目標）、４倍（２００ｐｓ遅延目標）、８倍（４００ｐｓ遅延目標）、１６倍（８００ｐｓ遅延目標）、３２倍（１６００ｐｓ遅延目標）及び６４倍（３２００ｐｓ遅延目標）のように２進の重みに対応した比率で遅延時間が割り当てられる。
【００４１】
上記の各遅延回路は、縦列接続されるインバータ回路の数により決められる。１つのインバータ回路での遅延時間を２５ｐｓとして、それぞれの遅延目標に対応したインバータ回路が直列形態に接続される。これらの直列インバータ回路に対して、信号をバイパスさせる信号経路が設けられる。上記制御信号ＤＣＮＴ（０）＿Ｐ〜ＤＣＮＴ（０）＿Ｐのそれぞれは、上記バイパス経路を選択するか上記インバータ回路列を選択するかにより、２0 〜  ２6 に対応した遅延時間が選択される。
【００４２】
図１２には、図１０の遅延回路３の一実施例の回路図が示されいてる。この実施例では、前記図３及び図９の実施例と同様にインバータ回路とその出力端子に設けられた可変容量として作用するゲート回路の組み合わせにより構成される。ゲート回路に供給される制御信号ＤＣＮＴ（００）＿Ｐ〜ＤＣＮＴ（３０）により３０通りの微小遅延時間の設定が可能にされる。
【００４３】
図１３には、この発明に係る半導体集積回路装置の一実施例の概略断面図が示されている。（Ａ）の樹脂ＰＫＧ（パッケージ）の場合及び（Ｂ）のセラミックＰＫＧ（パッケージ）のそれぞれには、半導体集積回路装置ＬＳＩに対してテスト専用ピンが設けられる。このテスト専用ピンは、特に制限されないが、後述するようなテスト回路ＢＩＳＴのインターフェイス回路ＪＴＡＧに対応したものである。
【００４４】
テスト専用端子は、テスト回路ＢＩＳＴに含まれる測定回路で測定された測定結果が出力される。前記のように５００ＭＨｚ以上の高周波数での動作を行うＰＬＬ回路に対して、その測定結果を数ＭＨｚ〜１００ＭＨｚの低速での出力が可能であり、上記（Ａ）の樹脂ＰＫＧ及び（Ｂ）のセミックＰＫＧの形態には依存しないようにされる。このようなテスト専用端子を設けた場合には、半導体集積回路装置をボードに組み込んだ場合でも前記テスト回路ＢＩＳＴを介してＰＬＬ回路の各種性能の測定が可能にされる。
【００４５】
図１４には、この発明が適用されるＤＤＲ  ＳＤＲＡＭ（Double Data Rate Synchronous Dynamic Random Access Memory ）の一実施例の全体ブロック図が示されている。この実施例のＤＤＲ  ＳＤＲＡＭは、特に制限されないが、４つのメモリバンクに対応して４つのメモリアレイ２００Ａ〜２００Ｄが設けられる。４つのメモリバンク０〜３にそれぞれ対応されたメモリアレイ２００Ａ〜２００Ｄは、マトリクス配置されたダイナミック型メモリセルを備え、図に従えば同一列に配置されたメモリセルの選択端子は列毎のワード線（図示せず）に結合され、同一行に配置されたメモリセルのデータ入出力端子は行毎に相補データ線（図示せず）に結合される。
【００４６】
上記メモリアレイ２００Ａの図示しないワード線は行（ロウ）デコーダ(Row DEC) ２０１Ａによるロウアドレス信号のデコード結果に従って１本が選択レベルに駆動される。メモリアレイ２００Ａの図示しない相補データ線はセンスアンプ（Sense AMP)２０２Ａ及びカラム選択回路(Column DEC)２０３ＡのＩ／Ｏ線に結合される。センスアンプ２０２Ａは、メモリセルからのデータ読出しによって夫々の相補データ線に現れる微小電位差を検出して増幅する増幅回路である。それにおけるカラム選択回路２０３Ａは、上記相補データ線を各別に選択して相補Ｉ／Ｏ線に導通させるためのスイッチ回路を含む。カラムスイッチ回路はカラムデコーダ２０３Ａによるカラムアドレス信号のデコード結果に従って選択動作される。
【００４７】
メモリアレイ２００Ｂないし２００Ｄも同様に、ロウデコーダ２０１Ｂ〜Ｄ，センスアンプ２０３Ｂ〜Ｄ及びカラム選択回路２０３Ｂ〜Ｄが設けられる。上記相補Ｉ／Ｏ線は各メモリバンクに対して共通化されて、ライトバッファを持つデータ入力回路(Din Buffer)２１０の出力端子及びメインアンプを含むデータ出力回路（Dout Buffer)２１１の入力端子に接続される。端子ＤＱは、特に制限されないが、１６ビットからなるデータＤ０−Ｄ１５を入力又は出力するデータ入出力端子とされる。ＤＱＳバッファ（DQS Buffer) ２１５は、上記端子ＤＱから出力するデータのデータストローブ信号を形成する。
【００４８】
アドレス入力端子から供給されるアドレス信号Ａ０〜Ａ１４は、アドレスバッファ（Address Buffer）２０４で一旦保持され、時系列的に入力される上記アドレス信号のうち、ロウ系アドレス信号はロウアドレスバッファ(Row Address Buffer)２０５に保持され、カラム系アドレス信号はカラムアドレスバッファ（Column Address Buffer)２０６に保持される。リフレッシュカウンタ(Refresh Counter) ２０８は、オートマチックリフレッシュ( Automatic Refresh)及びセルフリフレッシュ(Self Refresh)時の行アドレスを発生する。
【００４９】
例えば、２５６Ｍビットのような記憶容量を持つ場合、カラムアドレス信号としては、２ビット単位でのメモリアクセスを行うようにする場合には、アドレス信号Ａ１４を入力するアドレス端子が設けられる。×４ビット構成では、アドレス信号Ａ１１まで有効とされ、×８ビット構成ではアドレス信号Ａ１０までが有効とされ、×１６ビット構成ではアドレス信号Ａ９までが有効とされる。６４Ｍビットのような記憶容量の場合には、×４ビット構成では、アドレス信号Ａ１０まで有効とされ、×８ビット構成ではアドレス信号Ａ９までが有効とされ、そして図のように×１６ビット構成ではアドレス信号Ａ８までが有効とされる。
【００５０】
カラムアドレスバッファ２０６の出力はカラムアドレスカウンタ（Column Address Counter) ２０７のプリセットデータとして供給され、列（カラム）アドレスカウンタ２０７は後述のコマンドなどで指定されるバーストモードにおいて上記プリセットデータとしてのカラムアドレス信号、又はそのカラムアドレス信号を順次インクリメントした値を、カラムデコーダ２０３Ａ〜２０３Ｄに向けて出力する。
【００５１】
モードレジスタ(Mode Register) ２１３は、各種動作モード情報を保持する。上記ロウデコーダ(Row Decoder) ２０１ＡないしＤは、バンクセレクト（Bank Select)回路２１２で指定されたバンクに対応したもののみが動作し、ワード線の選択動作を行わせる。コントロール回路（Control Logic)２０９は、特に制限されないが、クロック信号ＣＬＫ、／ＣＬＫ（記号／はこれが付された信号がロウイネーブルの信号であることを意味する）、クロックイネーブル信号ＣＫＥ、チップセレクト信号／ＣＳ、カラムアドレスストローブ信号／ＣＡＳ、ロウアドレスストローブ信号／ＲＡＳ、及びライトイネーブル信号／ＷＥなどの外部制御信号と、／ＤＭ及びＤＱＳとモードレジスタ２１３を介したアドレス信号とが供給され、それらの信号のレベルの変化やタイミングなどに基づいてＤＤＲ  ＳＤＲＡＭの動作モード、テストモード及び上記回路ブロックの動作を制御するための内部タイミング信号を形成するもので、それぞれに信号に対等した入力バッファを備える。そして、このコントロール回路２０９には、後述するＤＬＬ回路に対して、前記のような測定動作（ロック時間や最大発振周波数を除く）を行うための測定回路（ＴＳＴ）が設けられる。
【００５２】
クロック信号ＣＬＫと／ＣＬＫは、クロックバッファを介してＤＬＬ回路２１４に入力され、内部クロックが発生される。上記内部クロックは、特に制限されないが、データ出力回路２１１とＤＱＳバッファ２１５の入力信号として用いられる。また、上記クロックバッファを介したクロック信号はデータ入力回路２１０や、列アドレスカウンタ２０７に供給されるクロック端子に供給される。
【００５３】
他の外部入力信号は当該内部クロック信号の立ち上がりエッジに同期して有意とされる。チップセレクト信号／ＣＳはそのロウレベルによってコマンド入力サイクルの開始を指示する。チップセレクト信号／ＣＳがハイレベルのとき（チップ非選択状態）やその他の入力は意味を持たない。但し、後述するメモリバンクの選択状態やバースト動作などの内部動作はチップ非選択状態への変化によって影響されない。／ＲＡＳ，／ＣＡＳ，／ＷＥの各信号は通常のＤＲＡＭにおける対応信号とは機能が相違し、後述するコマンドサイクルを定義するときに有意の信号とされる。
【００５４】
クロックイネーブル信号ＣＫＥは次のクロック信号の有効性を指示する信号であり、当該信号ＣＫＥがハイレベルであれば次のクロック信号ＣＬＫの立ち上がりエッジが有効とされ、ロウレベルのときには無効とされる。なお、リードモードにおいて、データ出力回路２１１に対するアウトプットイネーブルの制御を行う外部制御信号／ＯＥを設けた場合には、かかる信号／ＯＥもコントロール回路２０９に供給され、その信号が例えばハイレベルのときにはデータ出力回路２１１は高出力インピーダンス状態にされる。
【００５５】
上記ロウアドレス信号は、クロック信号ＣＬＫ（内部クロック信号）の立ち上がりエッジに同期する後述のロウアドレスストローブ・バンクアクティブコマンドサイクルにおけるＡ０〜Ａ１１のレベルによって定義される。
【００５６】
アドレス信号Ａ１２とＡ１３は、上記ロウアドレスストローブ・バンクアクティブコマンドサイクルにおいてバンク選択信号とみなされる。即ち、Ａ１２とＡ１３の組み合わせにより、４つのメモリバンク０〜３のうちの１つが選択される。メモリバンクの選択制御は、特に制限されないが、選択メモリバンク側のロウデコーダのみの活性化、非選択メモリバンク側のカラムスイッチ回路の全非選択、選択メモリバンク側のみのデータ入力回路２１０及びデータ出力回路への接続などの処理によって行うことができる。
【００５７】
上記カラムアドレス信号は、前記のように２５６Ｍビットで×１６ビット構成の場合には、クロック信号ＣＬＫ（内部クロック）の立ち上がりエッジに同期するリード又はライトコマンド（後述のカラムアドレス・リードコマンド、カラムアドレス・ライトコマンド）サイクルにおけるＡ０〜Ａ９のレベルによって定義される。そして、この様にして定義されたカラムアドレスはバーストアクセスのスタートアドレスとされる。
【００５８】
ＤＤＲ  ＳＤＲＡＭにおいては、１つのメモリバンクでバースト動作が行われているとき、その途中で別のメモリバンクを指定して、ロウアドレスストローブ・バンクアクティブコマンドが供給されると、当該実行中の一方のメモリバンクでの動作には何ら影響を与えることなく、当該別のメモリバンクにおけるロウアドレス系の動作が可能にされる。
【００５９】
ＤＤＲ  ＳＤＲＡＭの読み出し動作は、次の通りである。チップセレクト／ＣＳ, ／ＲＡＳ、／ＣＡＳ、ライトイネーブル／ＷＥの各信号はＣＬＫ信号に同期して入力される。／ＲＡＳ＝０と同時に行アドレスとバンク選択信号が入力され、それぞれロウアドレスバファ２０５とバンクセレクト回路２１２で保持される。バンクセレクト回路２１２で指定されたバンクのロウデコーダ２１０がロウアドレス信号をデコードしてメモリセルアレイ２００から行全体のデータが微小信号として出力される。出力された微小信号はセンスアンプ２０２によって増幅, 保持される。指定されたバンクはアクティブ（Active）になる。
【００６０】
行アドレス入力から３ＣＬＫ後、ＣＡＳ＝０と同時に列アドレスとバンク選択信号が入力され、それぞれがカラムアドレスバッファ２０６とバンクセレクト回路２１２で保持される。指定されたバンクがアクティブであれば、保持された列アドレスがカラムアドレスカウンタ２０７から出力され、カラムデコーダ２０３が列を選択する。選択されたデータがセンスアンプ２０２から出力される。このとき出力されるデータは２組分である（×４ビット構成では８ビット、×１６ビット構成では３２ビット）。
【００６１】
センスアンプ２０２から出力されたデータはデータ出力回路２１１からチップ外へ出力される。出力タイミングはＤＬＬ２１４から出力されるＱＣＬＫの立上がり、立ち下がりの両エッジに同期する。この時、上記のように２組分のデータはパラレル→シリアル変換され、１組分×２のデータとなる。データ出力と同時に、ＤＱＳバッファ２１５からデータストローブ信号ＤＱＳが出力される。モードレジスタ２１３に保存されているバースト長が４以上の場合、カラムアドレスカウンタ２０７は自動的にアドレスをインクリメントされて、次の列データを読み出すようにされる。
【００６２】
上記ＤＬＬ２１４の役割は、データ出力回路２１１と、ＤＱＳバッファ２１５の動作クロックＱＣＬＫを生成する。上記データ出力回路２１１とＤＱＳバッファ２１５は、ＤＬＬ２１４で生成された内部クロック信号ＱＣＬＫが入力されてから、実際にデータ信号やデータストローブ信号が出力されるまでに時間がかかる。そのため、レプリカ回路を用いて内部クロック信号ＱＣＬＫの位相を外部ＣＬＫよりも進める事により、データ信号やデータストローブ信号の位相を外部クロックＣＬＫに一致させる。したがって、この場合、外部クロック信号と位相が一致させられるのは上記データ信号やデータストローブ信号である。
【００６３】
図１５には、上記図１４のＤＬＬ回路の一実施例の全体ブロック図が示されている。同図には、ＤＬＬデジタル部４を中心としたＤＬＬの全体図が示されている。ＤＬＬデジタル部４は、クロック入力回路２０９１を介して入力された外部クロック信号ＥＣＬＫ＿Ｔと内部クロック信号ＩＣＬＫとを同位相にするようにＤＬＬアナログ部３を制御する。
【００６４】
この実施例のＤＬＬでは、ハーモニックロックを防ぐため上記外部クロック信号ＥＣＬＫ＿Ｔと内部クロック信号ＩＣＬＫとは分周回路４０１でそれぞれ４分周される。上記のように外部クロック信号ＥＣＬＫ＿Ｔを４分周したＥＣＬＫ４と内部クロック信号ＩＣＬＫを４分周したＩＣＬＫ４の位相を位相比較器４０２で比較する。ステート制御回路４０３は、上記位相比較を行った結果であるＥＡＲＬＹ＿ＩＮＴの波形を見てＴＵＲＢＯ信号とＴＵＲＢＯ１信号を出力する。パルス発生回路４０４は、アップ（ＵＰ）信号とダウン（ＤＯＷＮ）信号を出力して、ＤＬＬアナログ部３に設けられたチャージポンプの動作を制御する。
【００６５】
この実施例では、チャージポンプテストパルス発生回路４０５が設けられており、この回路が出力するＣＰ＿ＰＵＬＳＥ信号が上記アップ信号ＵＰ及びダウン信号ＤＯＷＮの代わりになって、ＤＬＬアナログ部３に設けられたチャージポンプの動作を制御してそのテストを行うようにされる。ＤＬＬアナログ部３は、アナログ可変遅延回路であり、相補信号（ＴとＢ）を受けるＭＯＳ差動増幅回路の動作電流が制御され、動作電流の変化に応答してアナログ的に遅延時間が変化させられる可変遅延回路で構成される。
【００６６】
上記分周回路４０１には、上記クロック入力回路２０９１を通したクロック信号ＥＣＬＫ Ｔと、レプリカ（Replica Delay)４０６を通した内部クロック信号ＩＣＬＫとが供給される。この結果、それぞれ４分周されたＥＣＬＫ４とＩＣＬＫ４が位相比較器４０２で位相比較される。上記レプリカ回路４０６は、上記クロック入力回路２０９１と、上記データ出力回路２１１又はＤＱＳバッファ（出力回路）２１５と同一の回路で構成された遅延回路であり、これにより、ＤＬＬアナログ部３では、クロック入力回路２０９１やデータ出力回路２１１（又はＤＱＳバッファ２１５）分だけ進んだ位相の内部クロック信号ＱＣＬＫを生成するので、外部クロック信号ＣＬＫ Ｔと、例えば上記データ出力回路２１１を通したデータ信号あるいはＤＱＳバッファ２１５を通して出力されるクロック信号とが同位相にされる。
【００６７】
図１６には、この発明に係る半導体集積回路装置の他の一実施例のブロック図が示されている。この実施例の半導体集積回路装置は、特に制限されないが、ＤＲＡＭ（ダイナミック型ＲＡＭ）とＳＲＡＭ（スタティック型ＲＡＭ）と、それを制御するためのユーザーロジック（Ｕser Ｌogic) 及びテスト回路ＢＩＳＴと前記インターフェイス回路ＪＴＡＧからなる。上記インターフェイス回路ＪＡＴＧは、クロック端子ＴＣＫに同期し、モード設定信号ＴＭＳ及びテスト入力データＴＤＩ及びテスト出力データＴＤＯをシリアルに入出力する。
【００６８】
ＤＲＡＭは、例えば６４Ｋワード×２８８ビット（約１８．４Ｍビット）のような大きな記憶容量を持つＤＲＡＭコアと、かかるＤＲＡＭコアに対して書き込み用に７２ビットずつの記憶容量を持つ４つのレジスタと、読み出し用の７２ビットずつの記憶容量を持つ４つのレジスタとを備える。ＳＲＡＭはその入出力動作時のバッファレジスタとしての役割を持ち、それぞれが１２８ワード×７２ビット持つ書き込み用のポートが４個設けられ、それぞれが１２８ワード×７２ビット持つ読み出し用のポートが４個設けられる。ユーザーロジックは、７２ビットの単位で入出力する入出力インターフェイス部と、７２ビットずつのデータを上記ＳＲＡＭとＤＲＡＭとの間で伝達するマルチプレクサ等から構成される。
【００６９】
テスト回路ＢＩＳＴは、前記のようなＰＬＬ回路（あるいは上記ＤＬＬ）の測定回路を含み、その測定回路とユーザーロジック部とにおいてチェーン状にされてレジスタを構成するようにされたラッチ回路に対してシリアルにテストパターンを供給し、測定回路及びユーザーロジック部及びＤＲＡＭやＳＲＡＭに対する動作を指示する信号をパラレルに送出させる。これにより、ＤＲＡＭやＳＲＡＭ及びユーザーロジックや測定回路は、テスト回路ＢＩＳＴから供給される信号によって内部回路が動作させられる。
【００７０】
この結果、ＤＲＡＭやＳＲＡＭの通常の動作信号とは別系統でバーイン時でも入力信号を供給し、通常動作用とバーイン用の信号経路が直接的に接続されていないから、通常動作時の信号伝達速度に影響を及ぼすことなくバーイン用の動作を行なうようにすることもできる。同様に、測定回路に対してＰＬＬ回路（又はＤＬＬ回路）の前記各種測定動作を実施することができる。なお、ＤＬＬ回路では、ＶＣＯが存在しないのでロック時間や最大周波数測定は行われない。上記のようにテスト回路ＢＩＳＴに、前記測定回路をユーザーロジック部の一部と見做して各種フリップフロップ回路やカウンタ回路の動作試験を行うようにさせる。これにより、測定回路に自己診断機能を持たせることができる。
【００７１】
上記の実施例から得られる作用効果は、下記の通りである。
（１）  外部端子から入力された入力クロック信号に対応された内部クロック信号を形成するクロック発生回路を備えた半導体集積回路装置において、上記入力クロック信号に対応された所望の内部クロック信号が得られるまでのロック時間の測定、内部クロック信号の最大周波数の測定、上記内部クロック信号のジッタの測定のうち少なくとも２つ以上の測定を行う測定回路を設けることにより、高い周波数までＰＬＬ回路の性能を簡単な構成で判定することができ、不良解析コストも低減できるという効果が得られる。
【００７２】
（２）  上記に加えて、外部端子から入力された入力クロック信号と、内部クロック信号を形成する発振回路を制御して両者が一致するように上記発振回路の発振動作を制御するＰＬＬ回路を用いてクロック発生回路を構成することにより、安定的に高い周波数までのクロック信号を形成することができるという効果が得られる。
【００７３】
（３）  上記に加えて、外部端子から入力された入力クロック信号を所定の遅延時間遅延させた内部クロック信号を形成する可変遅延回路と、上記入力クロック信号と上記内部クロック信号とを位相比較し、両者が一致するように上記遅延時間を制御する制御回路とを含むＤＬＬ回路を用いてクロック発生回路を構成することにより、安定的に高い周波数までのクロック信号を形成することができるという効果が得られる。
【００７４】
（４）  上記に加えて、入力クロック信号と内部クロック信号との非同期／同期を非同期検出回路で検出し、上記入力クロック信号を計数するカウンタ回路と、上記カウンタ回路の各段の出力信号を受け、非同期検出回路により形成された出力信号が非同期状態から同期状態に切り換わったときに上記カウンタ回路の出力信号を保持するラッチ回路により上記ＰＬＬ回路でのロック時間の自動測定を実現できるという効果が得られる。
【００７５】
（５）  上記に加えて、位相比較器に供給される内部クロック信号に対応した入力を固定レベルとして発振回路に対して常にアップ制御信号を指示させ、上記発振回路の発振信号を計数するカウンタと、上記入力クロック信号を用いて形成された基準時間内での上記カウンタの計数値を取り出す回路を設けることにより、ＰＬＬ回路の最大発振周波数の自動測定を実現できるという効果が得られる。
【００７６】
（６）  上記に加えて、入力クロック信号に対して第１の遅延信号を第１の可変遅延回路で形成し、内部クロック信号に対して第２の遅延信号を第２の可変遅延回路で形成し、位相差回路により上記第１の遅延信号と第２の遅延信号との位相差に対応した２値信号を形成し、予め決められた回数に対して、位相差回路の出力信号が全て一方のレベルである状態から全て他方のレベルとなる状態になるまでの上記第１と第２の可変遅延回路に供給される遅延制御信号からｐｋ−ｐｋジッタの判定を実現できるという効果が得られる。
【００７７】
（７）  上記に加えて、入力クロック信号に対して第１の遅延信号を第１の可変遅延回路で形成し、内部クロック信号に対して第２の遅延信号を第２の可変遅延回路で形成し、位相差回路により上記第１の遅延信号と第２の遅延信号との位相差に対応した２値信号を形成し、予め決められた回数に対して、位相差回路の出力信号が一方のレベルである割合が第１の所定値から他方のレベルとなる状態である割合が第２の所定値になるまでの上記第１と第２の可変遅延回路に供給される遅延制御信号からＲＭＳジッタの判定を実現できるという効果が得られる。
【００７８】
（８）  上記に加えて、上記予め決められた回数は２N （Ｎは正の整数）回とし、上記第１の所定回数は、上記２N の約１６％に対応した回数とし、上記第２の所定回数は、上記２N の約８４％に対応した回数とすることにより、２進のカウンタ及び２進の判定回路により上記ＲＭＳジッタの判定を簡単に行うようにすることができるという効果が得られる。
【００７９】
（９）  上記に加えて、第１の遅延回路を用いたＤＬＬ回路により上記入力クロック信号に対して１周期分遅れた上記第１の遅延信号を形成し、それと同じ制御信号及び同じ回路の第２の遅延回路より上記入力クロック信号の１周期分に対応した第２の遅延信号を形成し、上記第２の遅延信号を受け、上記第１及び第２の可変遅延回路の制御信号に対応した単位遅延時間に比べて小さくされた微調整用遅延信号を第３の可変遅延回路により形成し、上記第２の遅延信号と微調整用遅延信号との位相差に対応した２値信号を位相差回路で形成し、予め決められた回数に対して位相差回路の出力信号が全て一方のレベルである状態又は全て他方のレベルである状態と、一方のレベルと他方のレベルとがほぼ同じくなる状態のときの上記第３の可変遅延回路に供給される遅延制御信号からサイクルジッタを判定することができるという効果が得られる。
【００８０】
（１０）  上記に加えて、上記測定回路を、ＪＴＡＧに対応したインターフェイス回路を通して入力された入力信号を受けて内部回路の動作に必要なテスト信号を発生するテスト回路に内蔵させ、上記上記ＪＴＡＧに対応したインターフェイス回路を通して測定条件を設定し、上記測定結果を取り込む複数のラッチ回路をシリアルに接続して取り込まれた測定結果をシリアル信号として上記ＪＴＡＧに対応したインターフェイス回路から出力させることにより、簡単な構成で高い精度でのＰＬＬ又はＤＬＬの性能試験を行うことができるという効果が得られる。
【００８１】
（１１）  上記に加えて、上記測定回路を、上記テスト回路により自己診断機能を持たせることにより信頼性の高い試験結果を得ることができるという効果が得られる。
【００８２】
以上本発明者よりなされた発明を実施例に基づき具体的に説明したが、本願発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、ＰＬＬ回路又はＤＬＬ回路に対する測定項目のうち、カウンタやレジスタを複数の測定項目に共通に用いるようにすることにより回路の簡素化が可能になるものである。この場合、測定結果を出力する制御回路も共通化できるので回路の一層の簡素化が可能になる。
【００８３】
前記のような測定回路を実現する遅延回路やカウンタ回路の具体的構成は、種々の実施形態を採ることができる。ＤＬＬ回路は、デジタル制御デジタルＤＬＬやデジタル制御アナログＤＬＬであってもよい。この発明は、ＰＬＬ回路又はＤＬＬ回路を備えた各種半導体集積回路装置に広く利用することができる。
【００８４】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。外部端子から入力された入力クロック信号に対応された内部クロック信号を形成するクロック発生回路を備えた半導体集積回路装置において、上記入力クロック信号に対応された所望の内部クロック信号が得られるまでのロック時間の測定、内部クロック信号の最大周波数の測定、上記内部クロック信号のジッタの測定のうち少なくとも２つ以上の測定を行う測定回路を設けることにより、高い周波数までＰＬＬ回路の性能を簡単な構成で判定することができ、不良解析コストの低減が可能になる。
【図面の簡単な説明】
【図１】この発明に係る半導体集積回路装置に設けられる測定回路の一実施例を示すブロック図である。
【図２】この発明に係る半導体集積回路装置に設けられる測定回路の他の一実施例を示すブロック図である。
【図３】この発明に係る半導体集積回路装置に設けられる測定回路の他の一実施例を示すブロック図である。
【図４】図３の測定回路を説明するためのフィードバッククロック信号ＣＫＦと基準クロック信号ＣＫＲの波形図である。
【図５】図３の測定回路の１つの判定での度数及びヒストグラムとデジタル可変ディレイ回路での遅延時間との関係の説明図である。
【図６】この発明に係る半導体集積回路装置に設けられる測定回路の他の一実施例を示すブロック図である。
【図７】図６の測定回路の動作を説明するための波形図である。
【図８】図６の測定回路の１つの判定での度数及びヒストグラムと遅延時間ｔｎとの関係の説明図である。
【図９】図１の非同期検出器の一実施例を示す回路図である。
【図１０】図６の実施例の遅延生成回路の一実施例を示すブロック図である。
【図１１】図１０の遅延回路１（２）の一実施例を示す回路図である。
【図１２】図１０の遅延回路３の一実施例を示す回路図である。
【図１３】この発明に係る半導体集積回路装置の一実施例を示す概略断面図である。
【図１４】この発明が適用されるシンクロナスＤＲＡＭの一実施例を示す全体ブロック図である。
【図１５】図１４のＤＬＬの一実施例を示す全体ブロック図である。
【図１６】この発明に係る半導体集積回路装置の他の一実施例を示すブロック図である。
【符号の説明】
ＰＦＤ…位相比較器、ＣＰ…チャージポンプ回路、ＬＰＦ…ロウパスフィルタ、ＶＣＯ…発振回路、
Ｆ００〜Ｆ４１、ＦＦ…フリップフロップ回路、Ｇ１〜Ｇ１０…ゲート回路、Ｎ１〜Ｎ１２…インバータ回路、
２００Ａ〜Ｄ…メモリアレイ、２０１Ａ〜Ｄ…ロウデコーダ、２０２Ａ〜Ｄ…センスアンプ、２０３Ａ〜Ｄ…カラムデコーダ、２０４…アドレスバッファ、２０５…ロウアドレスバッファ、２０６…カラムアドレスバッファ、２０７…カラムアドレスカウンタ、２０８…リフレッシュカウンタ、２０９…コントロール回路、２１０…データ入力回路、２１１…データ出力回路、２１２…バンクセレクト回路、２１３…モードレジスタ、２１４…ＤＬＬ、２１４…ＤＱＳバッファ
４０１…４分周回路、４０２…位相比較器、４０３…ステート制御回路、４０４…パルス発生回路、４０５…チャージポンプパルス発生回路、２０９１…クロック入力回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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