(57)【特許請求の範囲】
【請求項１】
キャリアを閉じ込めることのできる少なくとも２つの第１の導伝領域と、
キャリアのエネルギー準位が前記第１の導伝領域よりも高く、かつキャリアのエネルギー準位が３次元方向に量子化されている第２の導伝領域と、
前記第１の導伝領域に対して電圧を印加するための電極とを具備し、
前記電極により前記第１の導伝領域間に電圧を印加することによって、キャリアが前記第１の導伝領域の一方から他方に、トンネル効果により前記第２の導伝領域を経由して移動し、
前記第１の導伝領域間にかけた電圧を解除したとき、キャリアを一方の第１の導伝領域に閉じ込め、
前記第２の導伝領域は、複数の導伝領域に分割され、前記第1の導伝領域から離れるにしたがってキャリアのエネルギー準位が高くなることを特徴とする電子デバイス。
【請求項２】
キャリアを閉じ込めることのできる少なくとも２つの第１の導伝領域と、
キャリアのエネルギー準位が前記第１の導伝領域よりも高く、かつキャリアのエネルギー準位が３次元方向に量子化されている第２の導伝領域と、
前記第１の導伝領域に対して電圧を印加するための電極と、
前記第２の導伝領域に対して電圧を印加するための電極とを具備し、
前記第２の導伝領域に電圧を印加してこの第２の導伝領域のキャリアのエネルギー準位を低くし、同時に前記第１の導伝領域間に電圧を印加することによって、キャリアが前記第１の導伝領域の一方から他方に、トンネル効果により前記第２の導伝領域を経由して移動し、
前記第１の導伝領域間および第２の導伝領域にかけた電圧を解除したときはキャリアを一方の第１の導伝領域に閉じ込め、
前記第２の導伝領域は、複数の導伝領域に分割され、前記第1の導伝領域から離れるにしたがってキャリアのエネルギー準位が高くなることを特徴とする電子デバイス。
【請求項３】
半導体からなり、キャリアを閉じ込めることのできる少なくとも２つの第１の導伝領域と、
半導体からなり、キャリアのエネルギー準位が前記第１の導伝領域よりも高く、かつキャリアのエネルギー準位が３次元方向に量子化されている第２の導伝領域と、
前記第１の導伝領域に対して電圧を印加するための電極と、
キャリアを生じさせる不純物をドープした領域が前記第１、第２の導伝領域から離れたところに存在する変調ドーピング層とを具備し、
前記電極により前記第１の導伝領域間に電圧を印加することによって、キャリアが前記第１の導伝領域の一方から他方に、トンネル効果により前記第２の導伝領域を経由して移動し、
前記第１の導伝領域間にかけた電圧を解除したとき、キャリアを一方の第１の導伝領域に閉じ込めることを特徴とする電子デバイス。
【請求項４】
半導体からなり、キャリアを閉じ込めることのできる少なくとも２つの第１の導伝領域と、
半導体からなり、キャリアのエネルギー準位が前記第１の導伝領域よりも高く、かつキャリアのエネルギー準位が３次元方向に量子化されている第２の導伝領域と、
前記第１の導伝領域に対して電圧を印加するための電極と、
前記第２の導伝領域に対して電圧を印加するための電極と、
キャリアを生じさせる不純物をドープした領域が前記第１及び第２の導伝領域から離れたところに存在する変調ドーピング層とを具備し、
前記第２の導伝領域に電圧を印加してこの第２の導伝領域のキャリアのエネルギー準位を低くし、同時に前記第１の導伝領域間に電圧を印加することによって、キャリアが前記第１の導伝領域の一方から他方に、トンネル効果により前記第２の導伝領域を経由して移動し、
前記第１の導伝領域間および第２の導伝領域にかけた電圧を解除したときはキャリアを一方の第１の導伝領域に閉じ込めることを特徴とする電子デバイス。
【請求項５】
キャリアを閉じ込めることのできる第１の導伝領域と、
キャリアを閉じ込めることができ、キャリアのエネルギー準位が３次元方向に量子化されている第２の導伝領域と、
キャリアが自由に移動できる第３の導伝領域と、
前記第１の導伝領域に対して電圧を印加するための少なくとも１つの第１の電極と、
前記第３の導伝領域に電流を流すために必要な入力・出力のための第２・第３の電極とを具備し、
第１の電極と第１の導伝領域、第１の導伝領域と第２の導伝領域、第２の導伝領域と第３の導伝領域は絶縁層またはエネルギー障壁層を挟んで構成され、
第１の電極と第２または第３の電極、あるいは第１の電極と第２及び第３の電極間に電圧を印加することによって、前記第１の導伝領域と第２の導伝領域の間で、トンネル効果によりキャリアの移動が可能で、第１の電極と第１の導伝領域との間並びに第２の導伝領域と第３の導伝領域との間でキャリアの移動が起こらず、印加した前記電圧を解除したときはキャリアを第１或いは第２の導伝領域の一方に閉じ込めることを特徴とする電子デバイス。
【請求項６】
前記第３の導伝領域において、前記第２・第３の電極間に電位差を与えて電流を流したとき、前記第１の導伝領域にキャリアが閉じ込められている場合と、前記第２の導伝領域にキャリアが閉じ込められている場合で、第３の導伝領域を流れる電流の値が変化することを特徴とする請求項５記載の電子デバイス。
【請求項７】
前記第１の電極をゲート電極、前記第２の電極をソース電極、前記第３の電極をドレイン電極としたとき、ゲート電極に電圧を印加すると共に、ソース・ドレイン電極間に、前記第１の導伝領域と前記第２の導伝領域間でキャリアの移動が生じない程度の電圧を印加することによって、ソース・ドレイン間を流れる電流を変調することを特徴とする請求項６記載の電子デバイス。
【請求項８】
前記第１・第２の導伝領域の両方が不純物をドープした半導体もしくは多結晶体から構成されていることを特徴とする請求項７記載の電子デバイス。
【請求項９】
前記第１・第２の導伝領域のどちらか一方が不純物をドープした半導体もしくは多結晶体で、他方が不純物をドープしていない半導体もしくは多結晶体から構成されていることを特徴とする請求項７記載の電子デバイス。
【請求項１０】
前記第１の導伝領域が、不純物をドープした半導体もしくは多結晶体で、前記第２の導伝領域が半導体あるいは量子ドットの集合体から構成されていることを特徴とする請求項７記載の電子デバイス。
【請求項１１】
前記第１・第２の導伝領域が、いずれもあるいは一方が不純物をドープした微粒子あるいは量子ドットの集合体から構成されていることを特徴とする請求項７記載の電子デバイス。
【請求項１２】
前記電子デバイスはメモリーであることを特徴とする請求項１、２、３、４、５、６、７、８、９、１０または１１記載の電子デバイス。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は電子デバイスに関し、特に超低消費電力の新規な記憶素子に関する。
【０００２】
【従来の技術】
従来の典型的な半導体メモリの回路はＭＯＳトランジスタ１個と電荷を蓄えるキャパシタから成り立っている。基本的にキャパシタに電荷が蓄積された状態とそうでない状態をそれぞれ１、０と区別することにより記憶を行う。このようなメモリでは、キャパシタに電荷を蓄積した状態を作り出すためにトランジスタをオンし、電流を流してキャパシタを充放電する必要がある。
【０００３】
またフローティング・ゲート型メモリと呼ばれる半導体メモリがある。このメモリは、ＭＯＳトランジスタのゲート絶縁膜の中に電荷を蓄える多結晶シリコンからなる導伝層が埋め込まれた形をしている。このメモリでは、チャネルに対して強い正のゲートバイアスを印加することにより、チャネルから埋め込み導伝層に薄い酸化膜層を介して電子をトンネル効果で注入し、その導伝層に電子を蓄積する。一旦埋め込み導伝層に蓄積した電子は、今度チャネルに対して強い負のゲートバイアスを印加するまで、チャネルなどに逃げることなく保持される。ゲート電圧を一定にしたとき、埋め込み導伝層に電子が蓄積した時と、そうでない時で、ソース・ドレイン間に電圧を印加したときのドレイン電流が異なるため、不揮発性メモリとして動作することが出来る。
【０００４】
ただし、このメモリ素子の場合も、ドレイン電流が十分に変化するほど電子を埋め込み導伝層中に蓄えなければならないため、結局キャパシタに電子を貯めるのと同様、電流を流して埋め込み導伝層の蓄積電荷を出し入れしなければならない。更に、十分な不揮発性を持続するためには、埋め込み導伝層とチャネル間の酸化膜厚を低バイアス下で容易に電子がトンネルしないように十分厚くする必要があるため、電子の出し入れには大きな印加電圧を必要とする。
従って、いずれの従来の半導体メモリ素子にしても、その構造および動作原理上、消費電力が高いという問題を避けられない。
【０００５】
【発明が解決しようとする課題】
従来のトランジスタとキャパシタを用いた半導体メモリでは、キャパシタを充放電するために電流を流さなければならず、消費電力が大きくなってしまうという問題がある。また従来のフローティング・ゲート型の半導体メモリでも、ゲート絶縁膜中の埋め込み導伝層を充放電するために電流を流さなければならず、さらに充放電するのに通常のトランジスタ動作電圧よりもかなり高い電圧を印加しなければならないため、やはり消費電力が大きくなってしまうという問題がある。
【０００６】
本発明は上記問題に鑑みてなされたもので、電流をほとんど流す必要がない超低消費電力で動作可能な新規な構造の電子デバイスを提供することを目的とする。
また本発明は、電源ｏｆｆの状態でもデータを保持し得る不揮発性半導体メモリを提供することを目的とする。
【００１７】
また本発明（請求項１）は、
キャリアを閉じ込めることのできる少なくとも２つの第１の導伝領域と、
キャリアのエネルギー準位が前記第１の導伝領域よりも高く、かつキャリアのエネルギー準位が３次元方向に量子化されている第２の導伝領域と、
前記第１の導伝領域に対して電圧を印加するための電極とを具備し、
前記電極により前記第１の導伝領域間に電圧を印加することによって、キャリアが前記第１の導伝領域の一方から他方に、トンネル効果により前記第２の導伝領域を経由して移動し、
前記第１の導伝領域間にかけた電圧を解除したとき、キャリアを一方の第１の導伝領域に閉じ込め、
前記第２の導伝領域は、複数の導伝領域に分割され、前記第1の導伝領域から離れるにしたがってキャリアのエネルギー準位が高くなることを特徴とする電子デバイスである。
また、本発明（請求項２）は、
キャリアを閉じ込めることのできる少なくとも２つの第１の導伝領域と、
キャリアのエネルギー準位が前記第１の導伝領域よりも高く、かつキャリアのエネルギー準位が３次元方向に量子化されている第２の導伝領域と、
前記第１の導伝領域に対して電圧を印加するための電極と、
前記第２の導伝領域に対して電圧を印加するための電極とを具備し、
前記第２の導伝領域に電圧を印加してこの第２の導伝領域のキャリアのエネルギー準位を低くし、同時に前記第１の導伝領域間に電圧を印加することによって、キャリアが前記第１の導伝領域の一方から他方に、トンネル効果により前記第２の導伝領域を経由して移動し、
前記第１の導伝領域間および第２の導伝領域にかけた電圧を解除したときはキャリアを一方の第１の導伝領域に閉じ込め、
前記第２の導伝領域は、複数の導伝領域に分割され、前記第１の導伝領域から離れるにしたがってキャリアのエネルギー準位が高くなることを特徴とする電子デバイスである。
【００１８】
また本発明（請求項３）は、
キャリアを閉じ込めることのできる少なくとも２つの第１の導伝領域と、
キャリアのエネルギー準位が前記第１の導伝領域よりも高く、かつキャリアのエネルギー準位が３次元方向に量子化されている第２の導伝領域と、
前記第１の導伝領域に対して電圧を印加するための電極とを具備し、
前記電極により前記第１の導伝領域間に電圧を印加することによって、キャリアが前記第１の導伝領域の一方から他方に、トンネル効果により前記第２の導伝領域を経由して移動し、
前記第１の導伝領域間にかけた電圧を解除したとき、キャリアを一方の第１の導伝領域に閉じ込め、
前記第２の導伝領域は、半導体からなる半導体領域であってキャリアを生じさせる不純物をドープした領域が前記第1の導伝領域から離れたところに存在する変調ドーピングであることを特徴とする電子デバイスである。
また、本発明（請求項４）は、
キャリアを閉じ込めることのできる少なくとも２つの第１の導伝領域と、
キャリアのエネルギー準位が前記第１の導伝領域よりも高く、かつキャリアのエネルギー準位が３次元方向に量子化されている第２の導伝領域と、
前記第１の導伝領域に対して電圧を印加するための電極と、
前記第２の導伝領域に対して電圧を印加するための電極とを具備し、
前記第２の導伝領域に電圧を印加してこの第２の導伝領域のキャリアのエネルギー準位を低くし、同時に前記第１の導伝領域間に電圧を印加することによって、キャリアが前記第１の導伝領域の一方から他方に、トンネル効果により前記第２の導伝領域を経由して移動し、
前記第１の導伝領域間および第２の導伝領域にかけた電圧を解除したときはキャリアを一方の第１の導伝領域に閉じ込め、
前記第２の導伝領域は、半導体からなる半導体領域であってキャリアを生じさせる不純物をドープした領域が前記第1の導伝領域から離れたところに存在する変調ドーピングであることを特徴とする電子デバイスである。
【００１９】
また本発明（請求項５）は、
キャリアを閉じ込めることのできる第１の導伝領域と、
キャリアを閉じ込めることができ、キャリアのエネルギー準位が３次元方向に量子化されている第２の導伝領域と、
キャリアが自由に移動できる第３の導伝領域と、
前記第１の導伝領域に対して電圧を印加するための少なくとも１つの第１の電極と、
前記第３の導伝領域に電流を流すために必要な入力・出力のための第２・第３の電極とを具備し、
第１の電極と第１の導伝領域、第１の導伝領域と第２の導伝領域、第２の導伝領域と第３の導伝領域は絶縁層またはエネルギー障壁層を挟んで構成され、
第１の電極と第２または第３の電極、あるいは第１の電極と第２及び第３の電極間に電圧を印加することによって、前記第１の導伝領域と第２の導伝領域の間で、トンネル効果によりキャリアの移動が可能で、第１の電極と第１の導伝領域との間並びに第２の導伝領域と第３の導伝領域との間でキャリアの移動が起こらず、印加した前記電圧を解除したときはキャリアを第１或いは第２の導伝領域の一方に閉じ込めることを特徴とする電子デバイスを提供する。
【００２０】
本発明（請求項６）は、前記第３の導伝領域において、前記第２・第３の電極間に電位差を与えて電流を流したとき、前記第１の導伝領域にキャリアが閉じ込められている場合と、前記第２の導伝領域にキャリアが閉じ込められている場合で、第３の導伝領域を流れる電流の値が変化することを特徴とする請求項５記載の電子デバイスを提供する。
【００２１】
本発明（請求項７）は、前記第１の電極をゲート電極、前記第２の電極をソース電極、前記第３の電極をドレイン電極としたとき、ゲート電極に電圧を印加すると共に、ソース・ドレイン電極間に、前記第１の導伝領域と前記第２の導伝領域間でキャリアの移動が生じない程度の電圧を印加することによって、ソース・ドレイン間を流れる電流を変調することを特徴とする請求項６記載の電子デバイスを提供する。
【００２２】
本発明（請求項８）は、前記第１・第２の導伝領域の両方が不純物をドープした半導体もしくは多結晶体から構成されていることを特徴とする請求項７記載の電子デバイスを提供する。
【００２３】
本発明（請求項９）は、前記第１・第２の導伝領域のどちらか一方が不純物をドープした半導体もしくは多結晶体で、他方が不純物をドープしていない半導体もしくは多結晶体から構成されていることを特徴とする請求項７記載の電子デバイスを提供する。
【００２４】
本発明（請求項１０）は、前記第１の導伝領域が、不純物をドープした半導体もしくは多結晶体で、前記第２の導伝領域が半導体あるいは量子ドットの集合体から構成されていることを特徴とする請求項７記載の電子デバイスを提供する。
【００２５】
本発明（請求項１１）は、前記第１・第２の導伝領域が、いずれもあるいは一方が不純物をドープした微粒子あるいは量子ドットの集合体から構成されていることを特徴とする請求項７記載の電子デバイスを提供する。
【００２６】
本発明（請求項１２）は、前記電子デバイスはメモリーであることを特徴とする請求項１、２、３、４、５、６、７、８、９、１０、１１記載の電子デバイスを提供する。
【００２７】
本発明においてキャリアとは、電子或いは正孔である。またキャリアを閉じこめることができる領域とは、少なくとも上下左右前後６方を高いエネルギーバリアで囲まれた領域であり、この領域にキャリアを閉じこめることのできる領域のことである。
【００２８】
【発明の実施の形態】
図１に本発明の第１の実施の形態に係る電子デバイスのバンド構造を示す。
図１（ａ）に示すように、電圧無印加状態で、第１の導伝領域は電子を閉じ込め得る状態にある。本実施例では第２の導伝領域は３次元方向に量子化されている。第２の導伝領域はそのいちばん低いエネルギー準位でも、エネルギー準位のレベルは第１の導伝領域よりも高く設定されている。第１の導伝領域は量子化されず電子のエネルギー準位はほぼ連続に設定され、伝導帯の底に均等に電子が溜まるようになっている。
【００２９】
図１（ｂ）に示すように第１の導伝領域間に電位差を与え、一方のフェルミレベルを上昇させると、電子は一方の第１の導伝領域から他方の第１の導伝領域へ、第２の導伝領域を介して移動する。このときの電子は主にトンネル効果によって移動する。
【００３０】
このとき図１（ｃ）に示すように第１の導伝領域間のバイアスを切っても、第２の導伝領域の量子準位（エネルギー準位のレベル）が高いため電子は一方の第１の導伝領域に閉じ込められたままになり、第１の導伝領域の電極間に電位差が生じる。この電位の＋−によって１、０を識別すれば不揮発性のメモリーを構成できる。
【００３１】
このとき第２の導伝領域の量子化準位を十分に高く設定することで、熱的或いは外部電界によるノイズにより発生する電位差程度では電子の移動は生じない。図２は図１（ｃ）の状態に光（紫外線）を照射した場合の電子デバイスの動作原理を表す。右側の第１の導伝領域にいた電子は励起され、障壁を乗り越えるかトンネルするかしながら左側の第１の導伝領域に拡散していき、メモリは消去される。
【００３２】
このように第１の導伝領域に閉じこめられた電子をシーソーのように左右に移動させているだけなので、電極を通して電流が流れることがほとんどなく、極めて消費電力の低いメモリ動作を実現できる。
【００３３】
また第２の導伝領域は３次元方向に量子化された量子ドットを用い、第１の導伝領域は量子化されない半導体閉じ込め領域を用いた。
【００３５】
第１の導伝領域も量子化された方が、デバイスの動作電圧の設定が離散的になるため確実な動作を期待できる。ここで第１、第２の導伝領域は半導体材料のバンドギャップや電子親和力の差を用いて形成することができる。
【００３６】
以上の実施形態では、第１の導伝領域と第２の導伝領域間にエネルギー障壁が存在することを仮定してきたが、素子動作に必要なのは第２の導伝領域のエネルギー準位が第１の導伝領域のエネルギー準位よりも高いことなので、第２の領域を、第１の導伝領域と第２の導伝領域間のエネルギー障壁層と同等なエネルギー障壁層で構成してもよい。
【００３７】
その場合、第２の導伝領域の量子準位を介してトンネル効果で電子を第１の導伝領域間を行き来させるのではなく、エネルギー障壁領域を直接トンネル効果で電子を行き来させるか、或いは電圧印加時のエネルギー障壁領域にできる三角ポテンシャルをファウラー・ノルトハイム・トンネリングで電子を行き来させるか、或いはエネルギー障壁領域を電子が乗り越えて行き来するかのいずれかの方法でメモリ動作を行うことになる。
【００３８】
図３に本発明の第２の実施の形態に係る電子デバイスのバンド構造を示す。
本実施例では第１の実施の形態の第２の導伝領域に電極を形成し、電圧を印加可能にしたものである。
【００３９】
図３（ａ）は、電圧無印加状態で、第１の導伝領域は電子を閉じ込める状態にあり、第１の形態の図１（ａ）の状態と同じである。
次に図３（ｂ）に示すように第１の導伝領域と第２の導伝領域間に電位差を与え、さらに第１の導伝領域間に電位差を与えると、図左側の第１の導伝領域の電子のフェルミレベルと第２の導伝領域のエネルギーが近づくため、電子がトンネルして図右側の第１の導伝領域に移動しやすくなる。
【００４０】
このように第２の導伝領域に電極を設けてバイアスを印加することで、第１の導伝領域に対する第２の導伝領域のエネルギー準位を実効的に引き下げることができる。このような第２の導伝領域に対する電極の付加は、第１の導伝領域と第２の導伝領域のエネルギー差が大きいときに有効である。
図３（ｃ）はバイアスを切ったときの状態で、第１の実施の形態の図１（ｃ）の場合と同じ状態である。
【００４１】
【実施例】
（実施例１）図４は本発明の半導体メモリー素子の上面図であり、 図５はこの断面図を示す。本実施例では第１の半導体領域（第１の導伝領域）、第２の半導体領域（第２の導伝領域）を用い、それぞれ一直線上に並んで配列している。両側の第１の半導体領域はＡｌ0.3Ｇａ0.7Ａｓ障壁層を介して金属ショットキー電極と接続されている。第２の半導体領域は、第１の半導体領域に比べサイズが小さい形をしている。この場合第２の半導体領域としては直径が０．５ｎｍ以上５０ｎｍ以下、第１の半導体領域としては、その１０倍から１００倍であれば良い。また第２の半導体領域と第１の半導体領域の間隔は、０．５ｎｍ以上５０ｎｍ以下であれば良い。
【００４２】
ＧａＡｓ基板上１上にＡｌ0.3 Ｇａ0.7 Ａｓ障壁層２が形成され、ＧａＡｓからなる第１の半導体領域３、第２の半導体領域４がほぼ一直線上に形成されている。第１の半導体領域は、電子を閉じ込める作用を有しているが特に量子化されるサイズではない。第２の半導体領域４は第１の半導体領域３よりもサイズが十分小さいものであり、３次元方向に量子化されている。このとき量子化された最低準位は第１の半導体領域３のエネルギー準位よりも十分高いものである。
【００４３】
Ａｌ0.3 Ｇａ0.7 Ａｓ障壁層２、第１、２の半導体領域３上にはＡｌ0.3 Ｇａ0.7 Ａｓ変調ドープ層５が形成されている。このＡｌ0.3 Ｇａ0.7 Ａｓ変調ドープ層５には第１の半導体領域３に電子を与えるために、ドナーとなるＳｉのデルタ・ドーピングが施されている。
【００４４】
このＡｌ0.3 Ｇａ0.7 Ａｓ変調ドープ層５上には、第１の半導体領域３にバイアスを印加するためのＡｕショットキー電極７が設けられている。
このように狭バンドギャップのＧａＡｓからなる第１の半導体領域３は周りを、ＧａＡｓよりもワイドバンドギャップのＡｌ0.3 Ｇａ0.7 Ａｓ障壁層２により埋め込まれている構造である。第２の半導体領域４もＧａＡｓで構成されているが、第１の半導体領域３よりもサイズがかなり小さく、量子化されているのでエネルギー準位のレベルは第１の半導体領域３よりも高い。
【００４５】
この構造を実現するためには、第１の半導体領域３、第２の半導体領域４を通常のフォトリソグラフィーにてパターニングしエッチングにて形成する。次にこれら半導体領域よりも、広いバンドギャップを有する半導体或いは絶縁層を分子ビームエピタキシー（ＭＢＥ）法もしくは有機金属気相成長（ＭＯＣＶＤ）法等による選択成長法により成長させ、上記半導体領域を埋め込むことで、障壁層２を作成できる。
【００４６】
（実施例２）
図６は本発明の別の実施例に係る半導体メモリ素子の上面図である。この素子では第２の半導体領域（第２の導伝領域）４が、複数に分割されており、３次元方向に量子化された半導体領域９とその両わきに２次元方向に量子化された半導体領域１０が形成されている。
【００４７】
この構造をとることにより、電圧無印加時の第１の半導体領域（第１の導伝領域）３に閉じ込められた電子の閉じ込め効果をさらに安定化させることができる。
【００４８】
本実施例では、２次元方向に量子化された領域１０と３次元方向に量子化された領域９との間で、電子が通過できるエネルギーがとびとびの値をとるため両領域間でエネルギーレベルに不一致が生じ、単に３次元方向に量子化された領域のみで第２の半導体領域４を構成するよりも、電子の逆流が起こりにくくなる。
【００４９】
ここで閉じ込め方向のサイズは、電子の有効質量から決まるド・ブロイ波長（λ＝ｈ／ｍｖ：λはド・ブロイ波長、ｈはプランク定数、ｍは電子の有効質量、ｖは電子のフェルミ速度）程度よりも小さい必要がある。例えば閉じ込め領域がＧａＡｓから構成されている場合は、閉じ込め方向のサイズは５０ｎｍ以下であればよい。２次元方向に量子化された領域で、量子化されていない方向のサイズは典型的には数１００ｎｍであれば許容できるが、５０ｎｍ程度の弱い閉じ込めの起こるサイズでも構わない。また閉じ込め領域間の距離は、両者の間を電子がトンネル効果で通り抜ける必要があるため、高々ド・ブロイ波長程度で、それ以下であることが望ましい。
【００５０】
（実施例３）
図７は本発明の別の実施例に係る半導体メモリ素子の上面図である。この素子では第２の半導体領域（第２の導伝領域）４が、複数に分割されており、第１の半導体領域から離れるにしたがってそのサイズが小さくなり中央部が最小になっている。このように構成することで量子化されたエネルギーレベルが、第１の半導体領域３から離れるにしたがって高くなる。
【００５１】
この構造をとることにより、電圧無印加時の第１の半導体領域３に閉じ込められた電子の閉じ込め効果をさらに安定化させることができる。
本実施例では、第２の半導体領域を複数の量子ドットにて構成している。量子ドットのエネルギーは完全に離散化しているため、ドット間に電流を流すには全てのドットのエネルギー準位をそろえる必要がある。バイアス無印加時に全てのドットのエネルギー準位がそろうことは、極めて困難なため電子の逆流も起こりにくくなり、素子動作はより安定化する。
【００５２】
ここで第２の半導体領域４を構成する量子ドットは、３次元方向の閉じ込めを必要とするが、第２の実施例のところでも述べたように、閉じ込め方向のサイズは電子の有効質量から決まるド・ブロイ波長よりも短い必要がある。例えばＧａＡｓから閉じ込め領域が構成されている場合は、閉じ込め方向の長さは５０ｎｍ以下であることが望ましい。また量子ドット間の距離は、電子がトンネル効果で通りぬけることができるように、ド・ブロイ波長以下であることが望ましい。
【００５３】
（実施例４）
図８は本発明の別の実施例に係る半導体メモリ素子の上面図である。この素子は第２の半導体領域（第２の導伝領域）４が複数に分割され、第１の半導体領域（第１の導伝領域）３から離れるにしたがってサイズが小さくなっており、さらに第２の半導体領域４の中央部にゲート電極１１が形成されたものである。このゲート電極１１は絶縁したショットキー金属電極をつけた構成にしている。この電極を付加することにより、真ん中の半導体閉じ込め領域の量子準位の制御が可能となり、より確実な分極効果を得ることができる。
【００５４】
第２の半導体領域であるの量子ドットに課される条件は基本的に実施例３と同じである。またショットキー電極１１は第２の半導体領域の上にきていればどのように構成しても構わない。層構成は例えばＡｌＧａＡｓ／ＧａＡｓ系を考えた場合、図５と同様である。
【００５５】
（実施例５）
図９は本発明の別の実施例に係る半導体メモリ素子の上面図である。
この素子は第１の半導体閉じ込め領域１５（導伝領域）が矩形をしており、その長手方向に平行に第２の半導体閉じ込め領域１６（導伝領域）が複数に分割されて並んだ構成をしている。ここで第２の半導体閉じ込め領域１６は３次元方向に量子化された量子ドットである。また第１の半導体閉じ込め領域１５に電圧を印加する電極も第１の半導体閉じ込め領域１５の長手方向に平行に形成されている。
【００５６】
実施例１では第２の半導体閉じ込め領域１５の電流経路は１通りであったが、本実施例では複数個の第２の半導体領域が皆電流経路となる。この場合、電流経路が１個だけの場合と比べ電子の流れる経路が増えるため、メモリの切り替えに要する時間が短縮され、高速なメモリ動作が実現可能である。
【００５７】
第１の半導体閉じ込め領域１５は厚さ方向以外に特に量子化をする必要はないが、短手方向に量子化をしてもよい。その場合、閉じ込め距離はやはり電子のド・ブロイ波長以下であればよい。長手方向に関しては特に制限はないが、ド・ブロイ波長以上でよい。また第２の半導体閉じ込め領域１６である量子ドットはいづれの閉じ込め方向も電子のド・ブロイ波長以下であればよい。特にＡｌＧａＡｓ／ＧａＡｓ系の材料を用いる場合、閉じ込め方向のサイズは５０ｎｍ以下が望ましい。
【００５８】
（実施例６）
図１０は本発明の別の実施例に係る半導体メモリ素子の上面図である。この素子は基本構造が実施例５と同じ素子である。但し、第２の半導体閉じ込め領域１６（導伝領域）上に絶縁されたショットキー電極１８が形成されている。このように第２の半導体閉じ込め領域１６に制御電極を設けることにより、素子の制御性を向上させることが出来る。
【００５９】
（実施例７）
図１１は本発明の別の実施例に係る半導体メモリ素子の断面図である。この素子は第１の導伝領域２０としてｎ型の多結晶シリコン、第２の導伝領域２１としてＳｉの量子ドット、また第１の導伝領域２０の電位を制御する絶縁ゲート電極の一方を第３の導伝領域２２で置き換えた構造をしている。即ち２つの第１の導伝領域２０で第２の導伝領域２１を挟み込み、さらにその下に第３の導伝領域２２としてｐ型Ｓｉを配した縦型素子になっている。
【００６０】
第１の導伝領域２０の上部には絶縁領域２６を介してゲート電極２３が付けられ、一方反対側の第３の導伝領域２２にはその左右にｎ型シリコンよりなるソース・ドレイン電極２４、２５が形成されている。第１の電極２３と第１の導伝領域２０間の絶縁領域２６、第１の導伝領域２０と第２の導伝領域２１間のトンネル障壁領域２７、第１の導伝領域２０と第３の導伝領域２２間の絶縁領域２６はそれぞれシリコン酸化膜で構成されている。ただし、トンネル障壁２７として用いられるシリコン酸化膜の厚さは電子のド・ブロイ波長程度であればよく、また絶縁領域２６として用いられるシリコン酸化膜の厚さはド・ブロイ波長以上が必要で且つ前者よりも厚い必要がある。
【００６１】
基本的にこの素子は浮遊ゲートタイプのシリコンＭＯＳＦＥＴであり、通常のＭＯＳＦＥＴ試作のプロセスを浮遊ゲート部作成のところだけ若干変更するのみで作成できる。
【００６２】
ここでこの素子の第２の導伝領域２１を多結晶シリコンに挟まれたシリコン量子ドットをもちいて形成できる。シリコン量子ドットのサイズはシリコンの有効質量からきまるド・ブロイ波長程度以下であることが望ましく、この場合１０ｎｍ以下である。このシリコン量子ドットは例えば高周波プラズマを用いて形成したシリコン微粒子をシリコン酸化膜上に堆積することにより形成できる。
【００６３】
第１の導伝領域２０と第２の導伝領域２１間の間隔は電子がトンネル可能な距離である必要があることから、ド・ブロイ波長以下であることが望ましく、この場合５ｎｍ程度以下が好ましい。
【００６４】
この素子の動作原理は基本的に実施例１と同じであるが、メモリの読み出しがこの場合電流値の大小によって行われるのが特徴になっている。即ち、ソース・ドレイン間に電圧をかけたとき、第１の導伝領域２０のうち電子が主に蓄積しているのがゲート電極２３側の多結晶シリコンなのか、第３の導伝領域２２（チャネル）側の多結晶シリコンなのかによって、ドレイン電流の値が大きく異なるため、メモリの読み出しを容易に行うことが可能である。
【００６５】
（実施例８）
図１２は本発明の別の実施例にかかる半導体メモリーの平面図と断面図である。
【００６６】
ＧａＡｓ層にＳｉをプレーナドーピングした半導体基板上に、図に示すように２つの第１の導伝領域３とその間に第２の導伝領域４を形成する。第２の導伝領域４は第１の導伝領域３に比較して十分にチャネル幅が狭窄されている。２つの第１の導伝領域３、第２の導伝領域４にはそれぞれ制御電極７、１１が設けられている。これらの制御電極７、１１は絶縁層を介して接続されているかまたはショットキー接続されている。
【００６７】
第２の導伝領域４は第１の導伝領域よりも幅が十分狭いので、そのエネルギーレベルは第１の導伝領域３よりも十分高い。そこで第１の導伝領域３間に電位差を印加すると一方から他方へ第２の導伝領域４を介してキャリアーが移動することになる。
【００６８】
このとき幅の狭められた第２の導伝領域４の内部では、プレーナドープされた領域が電子の導伝部分となる。このとき第２の導伝領域４の内部はドナーであるＳｉがランダムに分散しているので、ランダムなポテンシャル障壁が構成され、実質的に多重トンネル障壁が構成されている。
【００６９】
図１３にこのときのバンド構造を示す。ランダムな多重トンネル障壁は電子が通過できるエネルギー準位が不規則なため、第１の導伝領域の一方に溜まった電子が他方へ流れようとするのを妨ぐ働きを有する。従って電圧無印加状態でより安定な状態になるため、熱的揺らぎや放射線による誤動作を生じにくくできる。
【００７０】
また一方第２の導伝領域４に設けられた絶縁ゲート電極１１により、第１の導伝領域３間に電位差を与えた時ランダムなエネルギー障壁を引き下げて電子を通り安くすることができる。
【００７１】
本実施例ではＧａＡｓ層のＳｉのプレーナドーピングを用いたが、ｎ型のプレーナドーピングの代わりにｐ型のプレーナドーピングを用いても良い。さらに膜厚方向の閉じ込め効果を上げるために、ｎｐｎ型やｐｎｐ型のプレーナドーピングも有効である。またＡｌＧａＡｓ／ＧａＡｓ等のヘテロ接合による閉じ込めを用いても良い。
【００７２】
ここで第２の導伝領域４の幅は、光露光法で形成可能な最小寸法である２０〜３０ｎｍ以下であることが望ましい。また第１の導伝領域３の幅は、第２の導伝領域４よりも広ければよいが、典型的にはその１．５倍以上あればよい。
【００７３】
実施例７を除いて基本的に実施例１と同様の技術を用いて作成できる。第１の半導体領域に形成される電極を形成する際に同時に、リフトオフ法により第２の半導体領域のほぼ真ん中にショットキー電極を形成すれば良い。
【００７４】
以上の実施例では主にＧａＡｓ／ＡｌＧａＡｓ系の材料のみ記したが、電子や正孔の閉じ込めができるあらゆるヘテロ接合の組み合わせ、例えば化合物以外にもＳｉ系でＳｉ／ＳｉＧｅ系、Ｇｅ／ＳｉＧｅ系あるいはＳｉ／ＳｉＯ２等の組み合わせでも可能である。
【００７５】
また第１の半導体領域をシリコン、第２の半導体領域をポリシリコンというように、半導体とその多結晶体で構成することも可能である。さらに第１の半導体領域をシリコン、第２の半導体領域をポーラスシリコンで構成することも可能である。
【００７６】
（実施例９）
図１４は本発明の別の実施例にかかる半導体メモリーの断面図である。本実施例では第１の導伝領域３０としてｎ型多結晶シリコン、第２の導伝領域３１としてシリコンの量子ドット、第３の導伝領域３２としてｐ型のシリコンを用い、第１・第２の導伝領域３０、３１間のトンネル障壁領域３６並びに第２・第３の導伝領域３１、３２間の絶縁領域３７としてシリコン酸化膜を用いている。前者のシリコン酸化膜の厚さは電子のド・ブロイ波長程度が好ましく、後者の厚さはド・ブロイ波長よりも大きい必要があり、更に前者の膜厚よりも厚い必要がある。
【００７７】
また第１の電極３３（ゲート電極）は高ドープのｎ型多結晶シリコンを、第２・第３の電極３４、３５（それぞれソース電極・ドレイン電極）は高濃度ｎ型シリコン層を用いた。第１の電極３３と第１の導伝領域３０間も絶縁領域３７でありシリコン酸化膜が用いられる。この厚さも電子のド・ブロイ波長より大きい必要があり、第１の導伝領域３０と第２の導伝領域３１間のトンネル酸化膜よりも厚い必要がある。
【００７８】
またこの実施例は、通常の浮遊ゲート型ＭＯＳＦＥＴ型素子の作製行程を若干変更することにより容易に作成可能ある。シリコン量子ドット層の形成方法は実施例７記載の方法で形成可能である。
【００７９】
図１５は本発明の実施例９にかかる電子デバイスの動作原理を説明するためのバンド図を表す。通常動作時には第１の導伝領域３０も第２の導伝領域３１も中性であるが、ソース・ドレインをショートして接地し、第１の電極３３に数ボルトの負の電圧を印加すると、第１の導伝領域３０から第２の導伝領域３１の量子ドットに電子がトンネル効果で注入される。
【００８０】
このとき量子ドットは数ｎｍと十分に小さいため、いわゆるクーロンブロッケイド効果により数ボルトの電圧では電子は１個しか入ることが許されない。こうして第１の導伝領域はプラスに帯電し、第２の導伝領域はマイナスに帯電し、両領域間に電位差が発生する。
【００８１】
従って、ソース・ドレイン間に電圧を印加した場合、第１並びに第２の導伝領域３０、３１が中性の場合に比べ、両領域が帯電している場合第３の導伝領域３２を電流が流れにくくなる。すなわち、トランジスタの閾値電圧がシフトするため、このデバイスはメモリとして使用することが可能となる。
【００８２】
本実施例では第１の導伝領域３０として多結晶シリコン層を用いたがこれを第２の導伝領域３１と同様にシリコン微粒子を用いた量子ドットで構成してもよい。また第１・第２のいずれの導伝領域３０、３１を多結晶シリコンで構成してもかまわない。
また、前記第１・第２の導伝領域のどちらか一方が不純物をドープした半導体もしくは多結晶体で、他方が不純物をドープしていない半導体もしくは多結晶体から構成されていてもかまわない。
また、前記第１・第２の導伝領域が、いずれもあるいは一方が不純物をドープした微粒子あるいは量子ドットの集合体から構成されていてもかまわない。
【００８３】
また本実施例並びに実施例７では読みとり部としてのトランジスタ構造をＭＯＳ型素子を用いて構成したが、ＩｎＡｌＧａＡｓＰ等の化合物半導体を適当な混晶比で用いてもよいし、また薄膜トランジスタ（ＴＦＴ）を基本構成としてもよい。
【００８４】
またメモリの読み出し感度を向上させるために、第３の導伝領域３２として量子細線を用いた量子細線トランジスタ（電流が流れるチャネル部分に量子細線を用いる）をベースとしてもよいし、第３の導伝領域３２に多重トンネル接合等を用いることも可能である。
【００８５】
【発明の効果】
このように本発明は、大きさの異なる半導体閉じ込め領域層を並べ、この間にゲートを設けることにより電子を偏在させることを基本動作としているので、電流を流さない、超低消費電力なデバイスを提供できる。
【図面の簡単な説明】
【図１】本発明の実施例にかかる電子デバイスの動作原理を説明するためのバンド図
【図２】本発明の実施例にかかる電子デバイスの動作原理を説明するためのバンド図
【図３】本発明の実施例にかかる電子デバイスの動作原理を説明するためのバンド図
【図４】本発明の実施例１にかかる半導体メモリ素子の表面図
【図５】本発明の実施例１にかかる半導体メモリ素子の断面図
【図６】本発明の実施例２にかかる半導体メモリ素子の表面図
【図７】本発明の実施例３にかかる半導体メモリ素子の表面図
【図８】本発明の実施例４にかかる半導体メモリ素子の表面図
【図９】本発明の実施例５にかかる半導体メモリ素子の表面図
【図１０】本発明の実施例６にかかる半導体メモリ素子の表面図
【図１１】本発明の実施例７にかかる半導体メモリ素子の表面図
【図１２】本発明の実施例８にかかる半導体メモリ素子の表面図及びこれの断面図
【図１３】本発明の実施例８にかかる半導体メモリ素子のバンド図
【図１４】本発明の実施例９にかかる半導体メモリ素子の断面図
【図１５】本発明の実施例９にかかる電子デバイスの動作原理を説明するためのバンド図
【符号の説明】
１…ＧａＡｓ基板
２…Ａｌ0.3 Ｇａ0.7 Ａｓ障壁層
３…第１の半導体領域
４…第２の半導体領域
５…Ａｌ0.3 Ｇａ0.7 Ａｓ変調ドープ層
６…プレーナドープ層
７…電極
８…トンネル障壁
９…量子細線（３次元方向に量子化された領域）
１０…量子細線（２次元方向に量子化された領域）
１１…ゲート電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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