(57)【特許請求の範囲】
【請求項１】
第１ノーマルメモリセルアレイ及び第２ノーマルメモリセルアレイを少なくとも備える半導体メモリ装置の行冗長回路において、
第１ノーマルメモリセルアレイに対し設けられ、第１冗長メモリセルアレイブロックと第２冗長メモリセルアレイブロックとを有する第１冗長メモリセルアレイと、
第２ノーマルメモリセルアレイに対し設けられ、第１冗長メモリセルアレイブロックと第２冗長メモリセルアレイブロックとを有する第２冗長メモリセルアレイと、
ノーマルメモリセルアレイのいずれかを選択するためのブロック選択アドレス信号に対するヒューズ、及び、選択されたメモリセルアレイのワード線を選択するための行アドレス信号に対するヒューズを有する第１ヒューズボックスと、
第１ヒューズボックスの出力に従って、第１冗長メモリセルアレイ及び第２冗長メモリセルアレイの各第１冗長メモリセルアレイブロックに対し冗長ワード線駆動信号を提供できるようにされた第１冗長ワード線駆動回路と、
ノーマルメモリセルアレイのいずれかを選択するためのブロック選択アドレス信号に対するヒューズ、及び、選択されたメモリセルアレイのワード線を選択するための行アドレス信号に対するヒューズを有する第２ヒューズボックスと、
第２ヒューズボックスの出力に従って、第１冗長メモリセルアレイ及び第２冗長メモリセルアレイの各第２冗長メモリセルアレイブロックに対し冗長ワード線駆動信号を提供できるようにされた第２冗長ワード線駆動回路と、を備え、
第１ヒューズボックス及び第２ヒューズボックスが、行アドレス信号を入力としてプログラムを行うヒューズ手段と、第１のブロック選択アドレス信号を制御入力とする第１ＭＯＳトランジスタと、第２のブロック選択アドレス信号を制御入力とする第２ＭＯＳトランジスタと、前記ヒューズ手段の出力側と第１ＭＯＳトランジスタとの間に設けられた第１ヒューズと、前記ヒューズ手段の出力側と第２ＭＯＳトランジスタとの間に設けられた第２ヒューズと、前記ヒューズ手段の出力側と接地電圧端との間に設けられ、第３のブロック選択アドレス信号を制御入力とする第３ＭＯＳトランジスタと、をそれぞれ備えていることを特徴とする行冗長回路。
【請求項２】
第１冗長ワード線駆動回路及び第２冗長ワード線駆動回路が、第１ヒューズボックス及び第２ヒューズボックスのそれぞれのプログラムの状態に従って、第１ノーマルメモリセルアレイと第２ノーマルメモリセルアレイの両方で発生し得る欠陥メモリセルの置替えを行えるように構成されている請求項１記載の行冗長回路。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は半導体メモリ装置に関し、特に、メモリセルアレイに行欠陥が発生したときに、これをスペアメモリセルで置替えて欠陥を救済する行冗長回路に関するものである。
【０００２】
【従来の技術】
この分野でよく知られているように、半導体メモリ装置は、行と列のマトリックス形態で配列された多数のメモリセルを有しており、これらの単位面積当たりの配列数は、メモリ容量の増加に伴って多くなる。半導体メモリ装置においては、いずれか一つのメモリセルに欠陥が発生すると、その半導体メモリ装置は使用不能となってしまう。そこで、メモリセルに欠陥が発生しても使用できるようにして歩留りを向上させる方法として、冗長メモリセルを備えるようにし、欠陥の発生したノーマルメモリセルをその冗長メモリセルに置替える方法が提示されている。
【０００３】
このような冗長回路の技術が提示された当時には、半導体メモリ装置の各ビット線やワード線ごとにヒューズを接続し、ノーマルメモリセルに欠陥が発生したとき、そのノーマルメモリセルと接続されるビット線又はワード線に接続されたヒューズを切断することで、冗長を行っていた。しかし、半導体メモリ装置の高集積化に従って、チップ内に存在する多数のメモリセルのビット線及びワード線ごとにヒューズを接続することが不可能となってきた。そこで、ノーマルメモリセルに欠陥が発生した場合に、冗長メモリセルに対する内部アドレスをデコーディングする方式が提示され、現在では、通常、この方式が使用されている。
【０００４】
図５に、従来の内部アドレスデコーディング方式による行冗長回路の構成例をブロック図で示す。Ｉ／Ｏ線５０を中心として、左側にはノーマルメモリセルアレイ２０Ｌ及び冗長メモリセルアレイ３０Ｌが配置され、右側にはノーマルメモリセルアレイ２０Ｒ及び冗長メモリセルアレイ３０Ｒが配置されている。ノーマルメモリセルアレイ２０Ｌ、２０Ｒ及び冗長メモリセルアレイ３０Ｌ、３０Ｒを含む各メモリセル群は、それぞれのセンスアンプ系回路４０Ｌ、４０Ｒに接続されている。そして、各メモリセル群は、センスアンプ制御回路６０Ｌ、６０Ｒ、冗長ワード線駆動回路（REDUNDANT WORD LINE DRIVER）７０Ｌ、７０Ｒ、及びヒューズボックス８０Ｌ、８０Ｒを備えている。センスアンプ系回路４０Ｌ、４０Ｒは、通常のビット線等化回路と、Ｐ形センスアンプ及びＮ形センスアンプからなるセンスアンプ回路と、分離ゲートとから構成される。尚、図５は、チップ内のメモリセルアレイの一部分を示したもので、このような構成がチップ内に多数存在する。
【０００５】
この図５に示す回路における冗長動作の特性を次に説明する。ヒューズボックス８０Ｌ、８０Ｒから出力される冗長アドレス信号ＲＥＤＬ、ＲＥＤＲ及び冗長ワード線駆動回路７０Ｌ、７０Ｒの出力信号ＲＷＬＬ、ＲＷＬＲにより、ノーマルメモリセルアレイ２０Ｌ、２０Ｒがディスエーブルされ、そして冗長メモリセルアレイ３０Ｌ、３０Ｒがエネーブルされる。すなわち、左側のノーマルメモリセルアレイ２０Ｌに欠陥が発生した場合には、左側の冗長メモリセルアレイ３０Ｌが使用され、右側のノーマルメモリセルアレイ２０Ｒに欠陥が発生した場合には、右側の冗長メモリセルアレイ３０Ｒが使用され、欠陥メモリセルを救済する。例えば、左側のノーマルメモリセルアレイ２０Ｌのメモリセルに欠陥が発生すると、これが左側のヒューズボックス８０Ｌでプログラムされ、冗長ワード線駆動回路７０Ｌを経て、冗長メモリセルアレイ３０Ｌにおいて欠陥の発生したノーマルワード線に対応する冗長ワード線がエネーブルされ、一方、冗長アドレス信号ＲＥＤＬによって、ノーマルワード線駆動回路（NORMAL WORD LINE  DRIVER）９０Ｌがディスエーブルされる。
【０００６】
図６に、欠陥部のアドレスを冗長のためにプログラムするヒューズボックス８０Ｌ（８０Ｒ）の回路を示す。このヒューズボックス８０Ｌの構成では、メモリセルアレイ内の所定のメモリセルを指定するための行アドレス信号（ROW  ADDRESS）を制御入力とするトランジスタｍｌ〜ｍｉには、すべてヒューズｆｌ〜ｆｉが設けられており、メモリセルアレイを指定するためのブロック選択アドレス信号Ａ０、Ａ１を制御入力とするトランジスタには、ヒューズが設けられない。そして、冗長回路のプログラム時には、ブロック選択アドレス信号Ａ０、Ａ１が論理“ロウ”レベルに設定され、欠陥メモリセルを指定するアドレス信号がトランジスタｍｌ〜ｍｉに入力されると、その欠陥アドレス信号に対応させてヒューズが切断される。メモリ使用時には、プログラムされている欠陥アドレスを再入力することより、ノードｎ１が論理“ハイ”レベルに移行して冗長ワード線ＲＷＬがエネーブルされる。
【０００７】
このようなヒューズボックス８０Ｌ、８０Ｒでは、入力されるブロック選択アドレス信号が、Ａ０、Ａ１の二つに限定されているため、図７に示すように、救済できる能力に限界がある。すなわち、各冗長メモリセルアレイ３０Ｌ、３０Ｒに備えられる冗長ワード線の数は、ヒューズボックスの構成上、自ずから限界があり、さらに、ヒューズボックス８０Ｌ、８０Ｒは、ブロック選択アドレス信号Ａ０、Ａ１に従って、対応する一つのノーマルメモリセルアレイにしか関与できないので、一つのノーマルメモリセルアレイで欠陥の発生したノーマルワード線の数が、対応する冗長メモリセルに備えられた冗長ワード線の数より多い場合は、欠陥をすべて救済することができない。したがって、冗長効率を向上させるためには、冗長ワード線を増やすと同時に、ヒューズボックス及び冗長ワード線駆動回路も増やす必要がある。
【０００８】
しかしながら、このような方法では、高歩留りを目指して冗長効率を向上させようとすると、ヒューズボックスや冗長ワード線駆動回路の数が増加してしまうため、高集積化に大きく影響するという問題がある。
【０００９】
【発明が解決しようとする課題】
本発明は、このような従来技術に着目してなされたもので、高集積化に影響することなく冗長効率を向上させられるような行冗長回路の提供を目的とする。
【００１０】
【課題を解決するための手段】
このような目的を達成するために本発明は、第１ノーマルメモリセルアレイ及び第２ノーマルメモリセルアレイの二つのメモリセルアレイを少なくとも備える半導体メモリ装置の行冗長回路について、第１ノーマルメモリセルアレイに対し設けられ、第１冗長メモリセルアレイブロックと第２冗長メモリセルアレイブロックとを有する第１冗長メモリセルアレイと、第２ノーマルメモリセルアレイに対し設けられ、第１冗長メモリセルアレイブロックと第２冗長メモリセルアレイブロックとを有する第２冗長メモリセルアレイと、ノーマルメモリセルアレイのいずれかを選択するためのブロック選択アドレス信号に対するヒューズ、及び、選択されたメモリセルアレイのワード線を選択するための行アドレス信号に対するヒューズを有する第１ヒューズボックスと、第１ヒューズボックスの出力に従って、第１冗長メモリセルアレイ及び第２冗長メモリセルアレイの各第１冗長メモリセルアレイブロックに対し冗長ワード線駆動信号を提供できるようにされた第１冗長ワード線駆動回路と、ノーマルメモリセルアレイのいずれかを選択するためのブロック選択アドレス信号に対するヒューズ、及び、選択されたメモリセルアレイのワード線を選択するための行アドレス信号に対するヒューズを有する第２ヒューズボックスと、第２ヒューズボックスの出力に従って、第１冗長メモリセルアレイ及び第２冗長メモリセルアレイの各第２冗長メモリセルアレイブロックに対し冗長ワード線駆動信号を提供できるようにされた第２冗長ワード線駆動回路と、を備えることを特徴としている。
【００１１】
このような構成とすることで、一つのヒューズボックスを、他のノーマルメモリセルアレイの欠陥救済を行うようにプログラムすることもできるようになる。すなわち、一つのノーマルメモリセルアレイが、あたかも一つ以上のヒューズボックス及び冗長ワード線駆動回路を備えたような構成とできるので、ノーマルメモリセルアレイに発生した欠陥が多い場合でも、ヒューズボックスや冗長ワード線駆動回路を増やすことなく対処できるようになる。
【００１２】
このような構成における第１、第２ヒューズボックスについては、行アドレス信号を入力としてプログラムを行うヒューズ手段と、第１のブロック選択アドレス信号を制御入力とする第１ＭＯＳトランジスタと、第２のブロック選択アドレス信号を制御入力とする第２ＭＯＳトランジスタと、前記ヒューズ手段の出力側と第１ＭＯＳトランジスタとの間に設けられた第１ヒューズと、前期ヒューズ手段の出力側と第２ＭＯＳトランジスタとの間に設けられた第２ヒューズと、前期ヒューズ手段の出力側と接地電圧端との間に設けられ、第３のブロック選択アドレス信号を制御入力とする第３ＭＯＳトランジスタと、をそれぞれ備えるような構成とするとよい。
【００１３】
【実施例】
以下、本発明の好適な実施例を添付の図面を参照して詳細に説明する。
【００１４】
図１に、本発明による行冗長回路の実施例をブロック図で示す。センスアンプ系回路４０Ｌに接続されるセンスアンプ制御回路１６０Ｒと、センスアンプ系回路４０Ｒに接続されるセンスアンプ制御回路１６０Ｌと、メモリセルアレイの選択に関連したブロック選択アドレス信号及びメモリセルの選択に関連した行アドレス信号を入力とするヒューズボックス１８０Ｌと、メモリセルアレイの選択に関連したブロック選択アドレス信号及びメモリセルの選択に関連した行アドレス信号を入力とするヒューズボックス１８０Ｒと、ヒューズボックス１８０Ｌに接続され、冗長メモリセルアレイ３０Ｌ及び冗長メモリセルアレイ３０Ｒのそれぞれをエネーブルさせるための冗長ワード線駆動回路１７０Ｌと、ヒューズボックス１８０Ｒに接続され、冗長メモリセルアレイ３０Ｌ及び冗長メモリセルアレイ３０Ｒのそれぞれをエネーブルさせるための冗長ワード線駆動回路１７０Ｒと、を備えることが示されている。
【００１５】
冗長メモリセルアレイ３０Ｌ及び冗長メモリセルアレイ３０Ｒは、それぞれ、第１冗長メモリセルアレイブロックと第２冗長メモリセルアレイブロックとを有し、各第１冗長メモリセルアレイブロックは冗長ワード線駆動回路１７０Ｌに共通接続され、また、各第２冗長メモリセルアレイブロックは冗長ワード線駆動回路１７０Ｒに共通接続されている。
【００１６】
このような行冗長回路の構成では、例えば、ノーマルメモリセルアレイ２０Ｌの欠陥ワード線の数が、冗長メモリセルアレイ３０Ｌの冗長ワード線駆動回路１７０Ｌにより駆動される冗長ワード線の数より少ないか、又は等しい場合（図４Ａ参照）は、図５に示した従来の行冗長回路と同様の救済動作を遂行する。一方、例えば、ノーマルメモリセルアレイ２０Ｌの欠陥ワード線の数が、冗長メモリセルアレイ３０Ｌの冗長ワード線駆動回路１７０Ｌにより駆動される冗長ワード線の数よりも多い場合には、ヒューズボックス１８０Ｌだけでなく、ヒューズボックス１８０Ｒもノーマルメモリセルアレイ２０Ｌの冗長動作を遂行するようにプログラムされ、冗長ワード線駆動回路１７０Ｒもノーマルメモリセルアレイ２０Ｌの欠陥ワード線の救済動作を遂行する。また、ノーマルメモリセルアレイ２０Ｒの欠陥ワード線の数が、冗長メモリセルアレイ３０Ｒの冗長ワード線駆動回路１７０Ｒにより駆動される冗長ワード線の数より多い場合でも、冗長ワード線駆動回路１７０Ｌが、冗長ワード線駆動回路１７０Ｒと共にノーマルメモリセルアレイ２０Ｒの欠陥ワード線の救済動作を遂行する（図４Ｂ及び図４Ｃ参照）。このように、本実施例の行冗長回路は、一つのノーマルメモリセルアレイが、二つの冗長ワード線駆動回路を備えているのと同じような効果を得られ、冗長回路の効率が、従来技術に比較して大幅に向上する。
【００１７】
本発明に係る冗長ワード線駆動回路１７０Ｌ、１７０Ｒ及びヒューズボックス１８０Ｌ、１８０Ｒは、図２及び図３に示すように構成することができる。この図２及び図３に示す回路例の主な特徴は、点線ブロック１８２Ｌ、１８２Ｒで表示された部分にあり、ブロック選択アドレス信号ＲＡｋ、バーＲＡｋを制御入力とするトランジスタＭｋ、Ｍｌに、ヒューズＦｋ、Ｆｌが接続されるという点である。このブロック選択アドレス信号ＲＡｋ、バーＲＡｋが入力される経路に接続されたヒューズＦｋ、Ｆｌは、冗長メモリセルアレイ３０Ｌ及び冗長メモリセルアレイ３０Ｒのいずれかを選択するためのプログラム手段として作用する。それにより、図２に示すヒューズボックス１８０Ｌ及び冗長ワード線駆動回路１７０Ｌが、ノーマルメモリセルアレイ２０Ｒの欠陥ワード線救済を行うことができ、また、図３に示すヒューズボックス１８０Ｒ及び冗長ワード線駆動回路１７０Ｒが、ノーマルメモリセルアレイ２０Ｌの欠陥ワード線救済を行うことができる。そして、ＮＭＯＳトランジスタ１３７、１３８は、冗長ワード線駆動回路１７０Ｌ、１７０Ｒの各出力端として、冗長動作を行うとき、冗長ワード線信号ＲＷＬＬ及び冗長ワード線信号ＲＷＬＲをエネーブルさせることができる。
【００１８】
図２及び図３に示す回路構成をもつ図１に示す実施例の冗長動作を次に説明する。
【００１９】
図６に示したような従来のヒューズボックスの構成において、ブロック選択に関連したアドレス信号Ａ０、Ａ１が入力とされる経路にヒューズがないので、ノーマルメモリセルアレイ２０Ｌに従属したヒューズボックス８０Ｌ及び冗長ワード線駆動回路７０Ｌは、隣接した他のノーマルメモリセルアレイ２０Ｒの欠陥救済に関与することができなかった。一方、本発明に係るヒューズボックス１８０Ｌ、１８０Ｒ及び冗長ワード線駆動回路１７０Ｌ、１７０Ｒは、ブロック選択アドレス信号ＲＡｋ、バーＲＡｋが入力される経路にヒューズＦｋ、Ｆｌが設けられるので、所望のブロック選択アドレス信号の入力を取入れるようにプログラムすることができる。したがって、隣接した他のノーマルメモリセルアレイの欠陥救済も可能となる。
【００２０】
例えば、図１に示すノーマルメモリセルアレイ２０Ｒに二つの欠陥ワード線が発生し、このとき、一つの冗長メモリセルアレイに存在する冗長ワード線が２本（すなわち、第１冗長メモリセルブロックと第２冗長メモリセルブロック）であると仮定する（図４Ｂ参照）。図２のヒューズボックス１８０Ｌの点線ブロック１８２Ｌでは、ヒューズＦｋ、Ｆｌによって、ノーマルメモリセルアレイ２０Ｒを選択するブロック選択アドレス信号ＲＡｋ、バーＲＡｋ、ＲＡｍについてのプログラムがなされ、また、欠陥の発生したブロック内の行アドレス信号が、トランジスタＭ１〜Ｍｉのゲートに入力される。これに従って、冗長ワード線駆動回路１７０Ｌは、冗長メモリセルアレイ３０Ｒに備えられた冗長ワード線のうち、冗長ワード線駆動回路１７０Ｌに接続された冗長ワード線を駆動する。さらに、図３のヒューズボックス１８０Ｒにおいても同様のプログラムが行われ、冗長ワード線駆動回路１７０Ｒが、冗長メモリセルアレイ３０Ｒに備えられた冗長ワード線のうち、冗長ワード線駆動回路１７０Ｒに接続された冗長ワード線を駆動する。その結果、ノーマルメモリセルアレイ２０Ｒの二つの欠陥ワード線をすべて救済することができる。
【００２１】
このとき、図１に示すセンスアンプ系回路４０Ｌ及び４０Ｒは、センスアンプ制御回路１６０Ｌ、１６０Ｒにより、冗長ワード線駆動回路１７０Ｌ、１７０Ｒのうちのどちらがエネーブルされるかにかかわらず、該当するメモリセルアレイを選択するためのブロック選択アドレス信号によってのみ制御されるので、冗長メモリセルアレイ３０Ｒの各冗長ワード線に接続された冗長メモリセルからのデータは、センスアンプ系回路４０Ｒによって感知され出力される。
【００２２】
以上のように、この実施例の行冗長回路であるヒューズボックス１８０Ｌ、１８０Ｒ及び冗長ワード線駆動回路１７０Ｌ、１７０Ｒでは、一つのメモリセルアレイが二つのヒューズボックス及び二つの冗長ワード線駆動回路を備えたのと同じような効果を得ることができるので、欠陥メモリセルの救済効率を極大化することができる。そして、欠陥のあるワード線の数が冗長メモリセルアレイの冗長ワード線の数より多いときを考慮すると、各ノーマルメモリセルアレイにヒューズボックスや冗長ワード線駆動回路を余計に設けなければならない従来技術の場合に比べ、本実施例によれば、ヒューズボックス及び冗長ワード線駆動回路を余計に加える代わりに、隣接したメモリセルアレイに提供されたヒューズボックス及び冗長ワード線駆動回路を共有することができるので、ヒューズボックスや冗長ワード線駆動回路の増加に伴う集積率の低下を防ぐことが可能となる。
【００２３】
尚、上記実施例では、ノーマルメモリセルアレイが相互に隣接している場合だけを説明したが、必ずしもメモリセルアレイが隣接している必要はなく、離れていても同様の構成を適用できる。しかしながら、実施例のように隣接したメモリセルアレイについて適用することで、二つのヒューズボックス及び冗長ワード線駆動回路の間の信号路、ヒューズボックス及び冗長ワード線駆動回路とノーマルワード線駆動回路との間の信号路、あるいは、冗長ワード線駆動回路と冗長ワード線との間の信号路を最短とできるので、最適である。
【００２４】
また、図４Ａ〜Ｃに示したのは、２本の冗長ワード線を２個のアレイに１本ずつ配置し、この２本の冗長ワード線を、１個のヒューズボックスにより駆動される冗長ワード線駆動回路の出力端子に並列接続した例で、それにより、冗長効率を向上させることが可能となる。このような構成は、一般論とすると、アレイごとにＮ本の冗長ワード線をもつＮ個のアレイから、冗長ワード線を１本ずつ引出し、Ｎ本まとめて１個の冗長ワード線駆動回路の出力端子に共通接続する構成を考えることができる。例えば、長方形領域を縦と横の中心線により４等分し、これら等分された各小領域を、それぞれ１個のアレイとするような場合には、ヒューズボックス及び冗長ワード線駆動回路を前記長方形領域の中心部に４組配置し、そして、互いに近接配置された前記４個のアレイについて、それぞれの互いに隣接する側に各４本の冗長ワード線を設け、その各４本の冗長ワード線から１本ずつ選択した合計４本の冗長ワード線を、１個の冗長ワード線駆動回路の出力端子に接続すると共に、各ヒューズボックスには、通常のアレイ内アドレスに対応するヒューズと、ブロック選択用の４個のヒューズを備える構成が想定できる。このように、Ｎ本のワード線を１個のワード線駆動回路で駆動する場合には、当然ながら、駆動能力をＮ倍化して内部インピーダンスをＮ分の１にする必要を生じる。
【００２５】
加えて、上記実施例のヒューズボックス１８０Ｌ、１８０Ｒ及び冗長ワード線駆動回路１７０Ｌ、１７０Ｒは、本発明を実現するための最適の実施例であって、当該技術分野で通常の知識を有する者であれば、本発明の技術的な範囲内で多様に変形させて実施することは可能である。例えば、一つのノーマルメモリセルアレイに存在するメモリセルの数と、それに接続される冗長メモリセルアレイに提供される冗長メモリセルの数を考慮して、ブロック選択アドレス信号数やブロック選択アドレス信号が入力される経路に形成されるヒューズの数を適切に変更すること等が一例としてあげられる。
【００２６】
【発明の効果】
以上述べてきたように本発明は、一つのヒューズボックス及び冗長ワード線駆動回路が、少なくとも二つのメモリセルアレイの欠陥救済を行えるようにしたので、チップの高集積化を妨げることなく、冗長効率を大幅に向上させられるという効果がある。
【図面の簡単な説明】
【図１】本発明による行冗長回路の実施例を示すブロック図。
【図２】図１中の左側に示すヒューズボックス及び冗長ワード線駆動回路の構成例を示す回路図。
【図３】図１中の右側に示すヒューズボックス及び冗長ワード線駆動回路の構成例を示す回路図。
【図４】図１〜図３に示す実施例による冗長動作を説明する説明図。
【図５】行冗長回路の従来例を示すブロック図。
【図６】図５に示すヒューズボックスの構成を示す回路図。
【図７】図５及び図６に示す従来例による冗長動作を説明する説明図。
【符号の説明】
２０Ｌ、２０Ｒ  ノーマルメモリセルアレイ
３０Ｌ、３０Ｒ  冗長メモリセルアレイ
４０Ｌ、４０Ｒ  センスアンプ系回路
１６０Ｌ、１６０Ｒ  センスアンプ制御回路
１７０Ｌ、１７０Ｒ  冗長ワード線駆動回路
１８０Ｌ、１８０Ｒ  ヒューズボックス
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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