(57)【特許請求の範囲】
【請求項１】
位相比較器とチャージポンプとループフィルタと電圧制御発振器とカウンタとを含む位相同期ループ（ＰＬＬ）と、
送信信号に対応した周波数偏移を加算する加算器と、
アンテナへ出力するためのバッファ増幅器と、
上記ＰＬＬの起動／停止信号およびバッファ増幅器の起動／停止信号を入力とし、上記ＰＬＬの起動／停止信号の状態遷移に基づき上記ＰＬＬを第１の状態に遷移させると共に上記バッファ増幅器の起動／停止信号の状態遷移に基づき上記ＰＬＬを上記第１の状態とは異なる第２の状態に遷移させる制御信号を出力する制御回路とを具備して成り、
上記バッファ増幅器の起動／停止信号が起動に遷移した時点から所定の遅延時間が経過した時点で上記チャージポンプの出力を高抵抗状態に保持するための上記制御信号が出力されることを特徴とするＦＭ送信機。
【請求項２】
請求項１記載のＦＭ送信機において、上記制御回路は、
バッファ増幅器の起動／停止信号を遅延する遅延回路と、該遅延回路の出力を一方の入力としＰＬＬの起動／停止信号を他方の入力として上記ＰＬＬの起動／停止信号によりセットされ、上記遅延回路の出力によりリセットされるフリップフロップを含み、
上記ＰＬＬが起動するタイミングから、バッファ増幅器が起動して一定の時間だけ遅延したタイミングまでの間、上記ＰＬＬを閉ループ制御に保持し、それ以外の期間はＰＬＬを開ループ状態とするように制御することを特徴とするＦＭ送信機。
【請求項３】
請求項１または２に記載のＦＭ送信機において、上記チャージポンプは、上記制御回路からの制御信号により、位相比較器から出力される周波数制御信号を抑圧するための論理回路を具備することを特徴とするＦＭ送信機。
【請求項４】
請求項１または２に記載のＦＭ送信機において、上記チャージポンプは、上記制御回路からの制御信号によりバイアス電流を零にするためのスイッチを具備することを特徴とするＦＭ送信機。
【請求項５】
位相比較器とチャージポンプとループフィルタと電圧制御発振器とカウンタとを含む位相同期ループ（ＰＬＬ）と、
送信信号に対応した周波数偏移を加算する加算器と、
アンテナへ出力するためのバッファ増幅器とから構成されるＦＭ送信機であって、
上記ＰＬＬの起動／停止信号およびバッファ増幅器の起動／停止信号を入力とし、上記チャージポンプの出力を高抵抗状態に保持するための制御信号を出力する制御回路を設け、
上記制御回路は、上記バッファ増幅器の起動／停止信号を遅延する遅延回路と、該遅延回路の出力を一方の入力としＰＬＬの起動／停止信号を他方の入力として上記ＰＬＬの起動／停止信号によりセットされ、上記遅延回路の出力によりリセットされるフリップフロップを含み、
上記ＰＬＬが起動するタイミングから、バッファ増幅器が起動して一定の時間だけ遅延したタイミングまでの間、上記ＰＬＬを閉ループ制御に保持し、それ以外の期間はＰＬＬを開ループ状態とするように制御することを特徴とするＦＭ送信機。
【請求項６】
位相比較器とチャージポンプとループフィルタと電圧制御発振器とカウンタとを含む位相同期ループ（ＰＬＬ）と、
送信信号に対応した周波数偏移を加算する加算器と、
アンテナへ出力するためのバッファ増幅器とから構成されるＦＭ送信機であって、
上記ＰＬＬの起動／停止信号およびバッファ増幅器の起動／停止信号を入力とし、上記チャージポンプの出力を高抵抗状態に保持するための制御信号を出力する制御回路を設け、
上記制御回路は、上記送信信号に含まれるプリアンブルを検出するプリアンブル検出回路と、ＰＬＬの起動／停止信号によりセットされ上記プリアンブル検出回路の出力によりリセットされるフリップフロップを含み、
上記ＰＬＬが起動するタイミングからプリアンブルが送出されるまでの間、上記ＰＬＬを閉ループ制御に保持し、それ以外の期間ではＰＬＬを開ループ状態とするように制御することを特徴とするＦＭ送信機。
【請求項７】
請求項５または６に記載のＦＭ送信機において、上記チャージポンプは、上記制御回路からの制御信号により、位相比較器から出力される周波数制御信号を抑圧するための論理回路を具備することを特徴とするＦＭ送信機。
【請求項８】
請求項５または６に記載のＦＭ送信機において、上記チャージポンプは、上記制御回路からの制御信号によりバイアス電流を零にするためのスイッチを具備することを特徴とするＦＭ送信機。
【請求項９】
位相比較器とチャージポンプとループフィルタと電圧制御発振器とカウンタとを含む位相同期ループ（ＰＬＬ）と、
送信信号に対応した周波数偏移を加算する加算器と、
アンテナへ出力するためのバッファ増幅器とから構成されるＦＭ送信機であって、
上記ＰＬＬの起動／停止信号およびバッファ増幅器の起動／停止信号を入力とし、上記チャージポンプの出力を高抵抗状態に保持するための制御信号を出力する制御回路を設け、
上記制御回路は、上記送信信号を積分して得られる送信信号の“Ｈ”または“Ｌ”の発生数の偏りを示す積分値の絶対値が、予め定められた閾値を超えたことを検出する送信信号の“Ｈ”または“Ｌ”の発生数偏り検出回路と、ＰＬＬの起動／停止信号によりセットされ上記偏り検出回路の出力によりリセットされるフリップフロップとを含み、
ＰＬＬが起動するタイミングから、上記偏り検出回路により送信信号の“Ｈ”または“Ｌ”の発生数の偏りが所定の閾値を超えて検出されるまでの間、上記ＰＬＬを閉ループ制御に保持し、それ以外の期間はＰＬＬを開ループ状態とするように制御することを特徴とするＦＭ送信機。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は送信機に関し、特に半導体上に形成したＦＭ（周波数変調）変調回路を用いたＦＭ送信機に関する。
【０００２】
【従来の技術】
ＦＭ変調信号を送出するための従来のＦＭ送信機は、特開平３−２３６６３４号公報に記載されるように、位相同期回路（ＰＬＬ）を用いている。
【０００３】
この種の従来のＦＭ送信機は、基準発振回路、位相比較器、プログラマブル分周器、Ｌ．Ｐ．Ｆ(低域通過フィルタ)、サンプルホールド回路、加算器、電圧制御発振器(ＶＣＯ)、バッファ増幅器(ＡＭＰ)、および、送信アンテナから構成されていた。この従来例の動作を以下に説明する。
【０００４】
電圧制御発振器の出力はプログラマブル分周器によって分周され、位相比較器の一方の入力端子へ入力される。また、位相比較器の他方の入力は、基準発振回路から基準信号が供給される。位相比較器は、上記２つの信号の位相差に相当するパルス幅を持つ信号を出力する。次に、この位相比較器の出力信号は、低域通過フィルタ、サンプルホールド回路、および、加算器を介して、電圧制御発振器の周波数制御端子にフィードバックされる。この一連の接続によりＰＬＬが構成される。電圧制御発振器から出力される信号の周波数は、上記フィードバック構成により、基準信号にプログラマブル分周器の分周数を乗じた周波数となる。
【０００５】
この従来例のＦＭ送信機にはさらにマイクロコンピュータが設けられ、上記位相比較器とプログラマブル分周器の出力が入力される。マイクロコンピュータは、ＰＬＬがロックしたことを位相比較器からの信号で検出する。マイクロコンピュータは、ロック検出結果をもとに、サンプルホールド回路を起動させ、ロックしているときの電圧制御発振器の制御電圧をサンプルホールドする。次に、送信データから得られた周波数制御信号が、デジタル／アナログ変換器と低域通過フィルタを介して加算器により加算されるので、ＦＭ変調信号が得られる。なお、このようなＰＬＬのループの中で位相比較器の出力を電圧制御発振器に必要な直流に変換するために使われる低域通過フィルタは、ループフィルタと呼ばれている。さらに電圧制御発振器から発生したＦＭ変調信号は、バッファ増幅器を介してアンテナに供給され、ＦＭ変調信号が送信される。
【０００６】
このように、従来例はサンプルホールド回路を用いてＰＬＬの閉ループを切断すると同時に、サンプルホールドしたループフィルタの出力電圧を、加算器により送信信号に対応した周波数偏移を与える信号に加算することで、ＦＭ変調信号を生成するものである。このとき、位相比較器からのロック信号をマイクロコンピュータにより検出することによって、サンプルホールド回路を制御しているので、ＰＬＬがロックした時点で自動的にＦＭ変調信号を発生する状態に移行できる。
【０００７】
【発明が解決しようとする課題】
しかしながら、前述した従来のＦＭ送信機によれば、バッファ増幅器の起動に関する制御については考慮されておらず、低消費電力という観点では不十分なものであった。しかも、ＰＬＬを開ループに移行するためにサンプルホールド回路を用いているため、消費電力が大きくなるという点にも配慮されていなかった。
【０００８】
そこで、本発明の目的は、バッファ増幅器までも含めた起動／停止の制御が可能で、サンプルホールド回路をＰＬＬの開ループ移行に用いる必要のないＦＭ送信機を提供することにある。さらに、消費電力の大きなバッファ増幅器の起動時間を最小にしたＦＭ送信機を提供することも目的の一つである。
【０００９】
【課題を解決するための手段】
上記目的を達成するため、本発明に係るＦＭ送信機は、位相比較器とチャージポンプとループフィルタと電圧制御発振器とカウンタとを含む位相同期ループ（ＰＬＬ）と、送信信号に対応した周波数偏移を加算する加算器と、アンテナへ出力するためのバッファ増幅器とから構成されるＦＭ送信機であって、上記ＰＬＬの起動／停止信号およびバッファ増幅器の起動／停止信号を入力とし、上記チャージポンプの出力を高抵抗状態に保持するための制御信号を出力する制御回路を設けることを特徴とするものである。すなわち、本発明に係るＦＭ送信機は、ＰＬＬの閉ループ／開ループ選択信号とバッファ増幅器の起動／停止信号からＦＭ送信機の変調動作（以下、単にＦＭ変調動作という）の起動／停止を制御するように構成したものである。
【００１０】
ここで、ＰＬＬの閉ループ／開ループ選択信号はＰＬＬの閉ループ動作と開ループ動作を制御するための信号であり、従来例のようなマイクロコンピュータによる検出に基づいて出力される信号だけではなく、カウンタなどを用いて一定時間経過後を検出することによりＰＬＬがロックしたことを示す信号であっても良い。
【００１１】
さらに、プリアンブル信号を用いたＦＭ送信機の場合には、ＰＬＬの閉ループ／開ループ選択信号と、バッファ増幅器の起動／停止信号と、プリアンブル検出信号とを用いて、ＦＭ変調動作の起動／停止を制御し、プリアンブル検出前はＰＬＬが閉ループでのＦＭ変調動作でＦＭ信号を発生し、プリアンブル送信終了後にＰＬＬの開ループでのＦＭ変調動作に移行するように制御する構成とすればよい。すなわち、ＦＭ送信機がプリアンブルを送出している間はＰＬＬが閉ループ制御となっているように構成する。
【００１２】
また、上記ＦＭ送信機において、チャージポンプ回路の出力を非導通にする、または、位相比較器から出力される２つの周波数制御信号すなわち周波数を高めるための制御信号と周波数を低めるための制御信号とを抑止することにより、ＰＬＬを閉ループ動作から開ループ動作に制御するように制御回路を構成してもよい。これにより、従来例のようにサンプルホールド回路を用いることなく、ＰＬＬを閉ループ動作から開ループ動作に移行することができる。
【００１３】
【発明の実施の形態】
以下、本発明に係るＦＭ送信機の好適な実施の形態について添付図面を参照しながら以下詳細に説明する。
【００１４】
＜実施の形態例１＞
本発明に係るＦＭ送信機の実施の形態例を、図１を用いて説明する。
図１に示すＦＭ送信機は、基準信号ＲＥＦが入力され、電圧制御発振器（ＶＣＯ）８からカウンタ１１を介して帰還された信号との位相差を検出する位相比較器４と、位相比較器４から出力される周波数を高める制御信号ＵＰまたは周波数を低める制御信号ＤＮが入力され、位相比較器４が検出した位相差に相当する信号に変換するチャージポンプ５と、チャージポンプ５の出力が入力され、チャージポンプ５の出力信号に含まれる雑音成分を抑圧すると共にＰＬＬを安定に保つループフィルタ６と、ループフィルタ６の出力と送信データＴＸとの加算を行う加算回路７と、加算回路７の出力を入力し、その値に対応した発振周波数の信号を出力するＶＣＯ８と、ＶＣＯ８の出力を２つの信号系路に分割し、一方は、予め定められた数値まで係数するカウンタ１１に入力され、他方は、バッファ増幅器(ＡＭＰ)９を介してアンテナ１０からＦＭ変調信号として送信される構成である。
【００１５】
このように位相比較器４、チャージポンプ５、ループフィルタ６、ＶＣＯ８、および、カウンタ１１にて構成される一連のフィードバックループをＰＬＬ（位相制御ループ）と呼ぶ。
【００１６】
ここで、上記ＰＬＬの制御ループに対して以下のような構成で送信する信号を印加する。送信データＴＸとその同期クロックＴＸＣＫがガウスフィルタ１に入力され、波形整形された後、ＤＡ変換器（ＤＡＣ）２においてアナログ信号に変換される。このアナログ信号は、低域通過フィルタ３により高周波数帯の雑音を抑圧した後、加算回路７の他方の入力に供給される。さらに、カウンタ１１がカウントする予め定められた数値はレジスタ１２に蓄えられており、３つの信号ＤＡＴＡ，ＣＬＫ，ＳＴＢにより外部の制御装置から書き換え可能な構成となっている。また、チャージポンプ５には、制御回路１３からの閉ループ／開ループ選択信号、すなわち制御信号ＣＬ／ＯＰが接続され、ＰＬＬが閉ループ動作する場合とＰＬＬのフィードバックループを切断して開ループ動作する場合との切り替えを行うように構成されている。
【００１７】
制御回路１３の構成を図３に示す。
制御回路１３は、バッファ増幅器９を起動するための信号ＰＡ＿ＰＤが入力される複数個の遅延用レジスタ３１〜３４と、最終段の遅延用レジスタ３４の出力が入力され、立ち下がりエッジにおいてパルスを出力する遅延インバータ３５〜３９及びＮＯＲ回路４０と、ＰＬＬを起動するための信号ＰＬＬ＿ＰＤが入力され、立ち下がりエッジにおいてパルスを出力する遅延インバータ２６〜３０及びＮＯＲ回路２３と、ＮＯＲ回路４０，２３の出力がそれぞれ入力され、フリップフロップを構成しているＮＯＲ回路２２，２４と、ＮＯＲ回路２２の出力を反転して出力するためのインバータ２５から構成される。
【００１８】
図３では、遅延用レジスタは４個の例を示したが、必要な遅延時間を実現するために、任意の段数の遅延用レジスタを設ける構成も適用でき、また、可変遅延回路のような遅延を与える回路も適用可能である。ここで必要な遅延時間とは、バッファ増幅器９が起動することにより発生するＰＬＬの収束周波数の揺らぎが十分小さくなるための時間以上の時間に相当する。
【００１９】
以上の説明において、バッファ増幅器９はＰＡ＿ＰＤ信号が“ロー（Ｌ）”のとき起動し、“ハイ（Ｈ）”のとき停止し、ＰＬＬはＰＬＬ＿ＰＤ信号が“Ｌ”のとき起動し、“Ｈ”のとき停止すると定義した。さらに、ＶＣＯ８もＰＬＬ＿ＰＤ信号により制御され、“Ｈ”のとき停止し、“Ｌ”のとき起動する。また、それ以外のブロックに対しても図では制御線を省略しているが、ＰＬＬ＿ＰＤ信号により同様に起動・停止が制御されるものとする。
【００２０】
本実施の形態例の動作について図７を用いて説明する。
図７の横軸は時間を表し、その時間に対応した３つの信号ＣＬ／ＯＰ，ＰＬＬ＿ＰＤ，ＰＡ＿ＰＤおよびそれらの制御信号にて制御されるＦＭ送信機の送信状態を示している。ここではＦＭ送信機の送信状態として、停止モード、ＰＬＬ収束モード、プリアンブル送信モード、および送信データの送信モードの４つのモードがある。
【００２１】
最初の送信状態は停止モードであり、ＰＬＬ＿ＰＤ信号とＰＡ＿ＰＤ信号は共に“Ｈ”となり、ＦＭ送信機は停止している。
【００２２】
次に、ＰＬＬ＿ＰＤ信号が“Ｈ”から“Ｌ”に遷移することにより、ＰＬＬが起動する。このとき、制御回路１３がＰＬＬ＿ＰＤ信号の遷移を検出し、制御信号ＣＬ／ＯＰを“Ｌ”から“Ｈ”に遷移させることにより（図７で示したｔ１時点）、ＰＬＬは閉ループ制御となり、ロック状態への収束を開始する。ＰＬＬ＿ＰＤ信号の遷移を検出する方法は、ＰＬＬ＿ＰＤ信号を奇数段のインバータ２６〜３０へ入力し、予め定められた遅延時間を与え、その最終段のインバータ３０の出力とＰＬＬ＿ＰＤ信号との論理和の否定演算をＮＯＲ回路２３で得ることにより、ＰＬＬ＿ＰＤ信号の立ち下がり点で正のパルスが出力される。この出力が、フリップフロップとして接続された２つのＮＯＲ回路２２，２４に入力され、該フリップフロップ出力を反転させる。したがって、インバータ２５を介した制御信号ＣＬ／ＯＰは“Ｌ”から“Ｈ”に遷移する。ここで、インバータ５段を使用した例を示したが、５段に限らず、必要なパルス幅を得るために他の段数としても問題はない。
【００２３】
次に、ＰＬＬがロックした後、ＰＡ＿ＰＤ信号を“Ｈ”から“Ｌ”に遷移させ（図７で示したｔ２時点）、バッファ増幅器９を起動する。ここで、ＰＬＬがロックしたことを検出する方法として、専用のロック検出回路を用いることもできるが、ＰＬＬのパラメータ設定時に決めた自然周波数ωｎから収束時間が決められることが良く知られているので、タイマーを用いて一定の時間経過後にＰＡ＿ＰＤ信号を遷移させる方法も適用可能である。
【００２４】
なお、ＰＡ＿ＰＤ信号が“Ｈ”から“Ｌ”に遷移してバッファ増幅器９が起動するときに発生するバッファ増幅器９の突入電流により、バッファ増幅器９以外のブロックの電源やグラウンドの電位が変動する。特にＦＭ送信機のＰＬＬがこの影響を受けやすいため、ＰＬＬの発振周波数が収束周波数から揺らぐ現象が発生する。この周波数の揺らぎが規定の周波数範囲以下に再収束するまで、開ループ制御への制御には移行しないように、図３の制御回路には、遅延回路のための遅延用レジスタを複数個設けている。
【００２５】
最終段の遅延用レジスタ３４の出力は奇数段のインバータ３５〜３９とＮＯＲ回路４０の一方の入力に入力され、さらにＮＯＲ回路４０の他方の入力には最終段のインバータ３９の出力が接続される。この回路構成により、ＰＡ＿ＰＤ信号が遅延された信号の立ち下がり点において正のパルスが出力される。このＮＯＲ回路４０の出力が、フリップフロップとして接続された２つのＮＯＲ回路２２，２４の他方の入力に接続され、フリップフロップの出力が反転する。この出力はインバータ２５を介して制御信号ＣＬ／ＯＰとして出力され、制御信号ＣＬ／ＯＰは“Ｈ”から“Ｌ”に遷移する。これにより、ＰＬＬはフィードバックループが遮断され、開ループ制御に移行する。その結果、図７のタイムチャートに示すように、遅延用レジスタ３１〜３４の遅延時間分ｔＤだけ遅れたタイミングにて閉ループ制御から開ループ制御へ移行する。
【００２６】
次に開ループ制御に移行した後、プリアンブルと送信データＴＸがガウスフィルタ１、ＤＡＣ２，低域通過フィルタ３を介して加算器７にてＶＣＯ８の入力に加算され、ＶＣＯ８よりＦＭ変調信号が出力される。ここで、プリアンブルは予め仕様で定められた−１，＋１，−１，＋１などの特定パタンの繰り返しのことである。特に、短距離無線ＬＡＮ（Local Area Network）と呼ばれる短距離無線リンクの仕様では、−１，＋１，−１，＋１または＋１，−１，＋１，−１の２通りのプリアンブルが定義されている。ここで、＋１は正の周波数偏移を表し、−１は負の周波数偏移を表す。また、＋１はデジタル信号の“Ｈ”に対応し、−１は“Ｌ”に対応する。なお、図７において、ｔ３はプリアンブルの送信開始時点、ｔ４はプリアンブル終了時点または送信データ開始時点である。
【００２７】
次に、図５を用いてチャージポンプの回路について説明する。
【００２８】
チャージポンプ５は制御回路１３から出力された制御信号ＣＬ／ＯＰが入力され、制御信号ＣＬ／ＯＰは制御状態に対応してＰＬＬが閉ループまたは開ループ制御となるようにチャージポンプのチャージ電流を制御する機能を持っている。
【００２９】
チャージポンプ５は、基準電流Ｉｃを流す基準電流源４１と、基準電流源４１の出力に接続され、ドレインとソースが接続されたＮＭＯＳトランジスタ４２と、ＮＭＯＳトランジスタ４２のゲートに、それぞれのゲートが接続されたＮＭＯＳトランジスタ４７，４８と、ドレインとゲートが接続されると共にドレインがＮＭＯＳトランジスタ４８のドレインに接続されたＰＭＯＳトランジスタ４３と、ゲートがＰＭＯＳトランジスタ４３のゲートに接続されたＰＭＯＳトランジスタ４４と、ソースがＰＭＯＳトランジスタ４４のドレインに接続され、ドレインがチャージポンプ出力ＣＨＰに接続されたＰＭＯＳトランジス４５と、ソースがＮＭＯＳトランジスタ４７のドレインに接続され、ドレインがチャージポンプ出力ＣＨＰに接続されたＮＭＯＳトランジス４６と、位相比較器４からのＵＰ信号を一方の入力とし、制御回路１３からのＣＬ／ＯＰ信号を他方の入力とするＮＡＮＤ回路４９と、位相比較器４からのＤＮ信号を一方の入力とし、制御回路１３からのＣＬ／ＯＰ信号を他方の入力とするＡＮＤ回路５０とから構成される。
【００３０】
図５において、ＮＭＯＳトランジスタ４２，４８，４７はそれぞれのゲートが接続されて、カレントミラー回路を構成している。したがって、ＮＭＯＳトランジスタ４２，４８，４７には同じ電流が流れる。さらにＰＭＯＳトランジスタ４３，４４のゲート同士も接続されてカレントミラーの回路構成となっており、この２つのＰＭＯＳトランジスタ４３，４４にも同じ電流が流れる。したがって、これらのトランジスタ４２，４３，４４，４７，４８の電流値は基準電流Ｉｃと等しくなる。
【００３１】
次に、制御回路１３からの制御信号ＣＬ／ＯＰ信号がＮＡＮＤ回路４９とＡＮＤ回路５０に接続されているので、制御信号ＣＬ／ＯＰが“Ｌ”のときはＮＡＮＤ回路４９の出力は常に“Ｈ”、ＡＮＤ回路５０の出力は常に“Ｌ”となる。したがって、ＮＡＮＤ回路４９の出力がゲートに接続されているＰＭＯＳトランジスタ４５と、ＡＮＤ回路５０の出力がゲートに接続されるＮＭＯＳトランジスタ４６とはオフ状態になり、チャージポンプ５の出力ＣＨＰは高抵抗状態に保持される。このとき、ＰＬＬは開ループ制御となる。
【００３２】
一方、制御回路１３からの制御信号ＣＬ／ＯＰが“Ｈ”のときは、ＮＡＮＤ回路４９の出力は位相比較器４から与えられるＵＰ信号の反転した信号を出力し、ＡＮＤ回路５０の出力は位相比較器４から与えられるＤＮ信号と同じ信号となる。したがって、ＵＰ信号が“Ｈ”のときはＰＭＯＳトランジスタ４５がオン状態となり、チャージポンプ５の出力ＣＨＰにＰＭＯＳトランジスタ４４の電流が供給される。ＤＮ信号が“Ｈ”のときはＮＭＯＳトランジスタ４６がオン状態となり、ＮＭＯＳトランジスタ４７の電流がチャージポンプ５の出力ＣＨＰから引き抜かれる。つまり、位相比較器４からのＵＰ，ＤＮ信号に対応してチャージポンプ電流が供給または吸引される。したがって、この状態でＰＬＬは閉ループ制御となる。
【００３３】
以上の構成により、バッファ増幅器９とＰＬＬとを連動した起動・停止の制御が行えるＦＭ送信機が実現できる。
【００３４】
＜実施の形態２＞
次に、図２を用いて本発明に係るＦＭ送信機の第２の実施の形態例について説明する。
【００３５】
本実施の形態例は、図１における制御回路１３の代わりに、プリアンブル検出回路を用いた制御回路１４が設けられている点が異なる。制御回路１４には、ＰＬＬ＿ＰＤ信号、ＴＸ信号、ＴＸＣＫ信号およびＰＡ＿ＰＤ信号の４つの信号が入力され、チャージポンプ５に対して、閉ループ制御と開ループ制御とを選択する制御信号ＣＬ／ＯＰを出力する。
【００３６】
図４に、本実施の形態例の制御回路の構成を示す。
制御回路１４には送信データＴＸとその同期クロックＴＸＣＫが入力され、シフトレジスタを構成するレジスタ１５〜１８と、送信データＴＸがプリアンブルと一致していることをチェックするＯＲ−ＮＡＮＤ回路１９と、同期クロックＴＸＣＫを反転するインバータ２０と、ＯＲ−ＮＡＮＤ回路１９の出力をラッチするレジスタ２１と、レジスタ２１の出力により、出力が“Ｈ”にセットされるフリップフロップを構成するＮＯＲ回路２２，２４と、インバータ２５と、ＰＬＬ＿ＰＤ信号が入力される奇数段のインバータ２６〜３０と、最終段のインバータ３０の出力とＰＬＬ＿ＰＤ信号とを入力とするＮＯＲ回路２３から構成され、ＮＯＲ回路２３の出力がＮＯＲ回路２４の入力に接続される。さらに、レジスタ２１のリセット端子ＲにはＰＡ＿ＰＤ信号が接続される。
【００３７】
次に、制御回路１４の動作を説明する。
ＦＭ送信機が起動すると、ＰＬＬ＿ＰＤ信号が“Ｈ”から“Ｌ”に遷移し、インバータ２６〜３０とＮＯＲ回路２３により、立ち下がりエッジのところでワンショットのパルスが出力される。ＮＯＲ回路２３はフリップフロップ構成のＮＯＲ回路２４に入力されるので、インバータ２５を介した制御信号ＣＬ／ＯＰは、“Ｈ”となる。これにより、ＰＬＬは閉ループ制御となり、所定の発振周波数への収束を開始する。
【００３８】
次に、送信データＴＸはレジスタ１５に入力される。レジスタ１５〜１８はシフトレジスタを構成しており、転送クロックは送信信号に同期したクロックＴＸＣＫである。これにより、送信データＴＸは送信信号間隔毎に転送される。各レジスタ１５〜１８の出力は、ＯＲ−ＮＡＮＤ回路１９に接続される。ＯＲ−ＮＡＮＤ回路１９の一方のＯＲ入力部にはレジスタ１５のＱ出力、レジスタ１６のＱの反転出力、レジスタ１７のＱ出力、レジスタ１８のＱの反転出力が接続され、他方のＯＲ入力部にはレジスタ１５のＱの反転出力、レジスタ１６のＱ出力、レジスタ１７のＱの反転出力、レジスタ１８のＱ出力が接続される。以上の接続により、送信データＴＸ内にプリアンブルと一致したデータ（Ｈ，Ｌ，Ｈ，ＬまたはＬ，Ｈ，Ｌ，Ｈ）が存在することを検出できる。次にＯＲ−ＮＡＮＤ回路１９の出力はレジスタ２１に入力され、クロックＴＸＣＫの反転したクロックで取り込まれるので、ハザードによる誤動作を防止している。
【００３９】
レジスタ２１のＱ出力は上記フリップフロップを構成するＮＯＲ回路２２の入力に接続され、プリアンブルとの一致が検出されたとき、フリップフロップをリセットして、制御信号ＣＬ／ＯＰは“Ｈ”から“Ｌ”に遷移する。これにより、ＰＬＬは開ループ制御となる。
【００４０】
図８に、本実施の形態例の制御タイムチャートを示す。制御信号ＣＬ／ＯＰはプリアンブル検出後に開ループ制御となる。プリアンブルは正負の周波数偏移の繰り返し信号であるため、短距離無線ＬＡＮのような１Ｍｂｐｓの送信レートを持つ場合、５００ｋＨｚの繰り返し周期となる。これはＰＬＬのループ帯域（自然周波数ωｎ）に対して十分高いので、閉ループ制御による信号の抑圧は発生せず、ＰＬＬを閉ループ制御にしたままでもＦＭ変調信号が生成できる。なお図８において、ｔ３はプリアンブルの送信開始時点、ｔ４はプリアンブル終了時点または送信データ開始時点である。
【００４１】
さらに、本実施の形態例におけるチャージポンプ５について、図６を用いて説明する。
本実施の形態例におけるチャージポンプ５は、バイアス電流を停止することによりＰＬＬを開ループ制御とする。前述した実施の形態例１のチャージポンプと異なる点は、基準電流ＩｃがＣＬ／ＯＰ信号により起動・停止される点と、ＮＭＯＳトランジスタ４２のゲートを停止時にグラウンドに接続するＮＭＯＳトランジスタ５２と、ＰＭＯＳトランジスタ４３のゲートを停止時に電源端子に接続するＰＭＯＳトランジスタ５１とが追加され、さらに、制御信号ＤＮが接続されたＡＮＤ５０を削除し、制御信号ＤＮが直接ＮＭＯＳトランジスタ４６のゲートに接続され、制御信号ＵＰが接続されていたＮＡＮＤ４９をインバータ５４に変更している。また、上記ＮＭＯＳトランジスタ５２のゲート信号はＣＬ／ＯＰの反転信号がインバータ５３により生成され、ＮＭＯＳトランジスタ５２のゲートに接続される。
【００４２】
本実施の形態例におけるチャージポンプ５はＣＬ／ＯＰ信号が“Ｈ”のとき、位相比較器４からの制御信号ＵＰと制御信号ＤＮにより通常動作が行われるが、ＣＬ／ＯＰ信号が“Ｌ”のときは基準電流Ｉｃが零となり、さらに、ＮＭＯＳトランジスタ４７とＰＭＯＳトランジスタ４４のゲート・ソース間電圧が零となるので、チャージポンプ５の出力ＣＨＰへの電流のやり取りは発生しない。したがって、ＰＬＬは開ループ制御となる。
【００４３】
＜実施の形態３＞
次に、本発明に係るＦＭ送信機の第３の実施の形態例について説明する。
本実施の形態例は、前述した第２の実施の形態例で示した図２において、プリアンブル検出回路を用いた制御回路１４の構成が異なっている。
図９に、本実施の形態例の制御回路の構成例を示す。この図９に示した制御回路は送信データＴＸとその同期クロックＴＸＣＫを入力とし、送信データＴＸの“Ｈ”に対し＋１を、“Ｌ”に対し−１を、それぞれ対応させ、同期クロックＴＸＣＫ信号毎に、上記＋１と−１を積分する。その積分結果の絶対値が、予め定められた閾値を越えたとき、“Ｈ”レベルの偏り検出信号ＯＦを出力する偏り検出回路５３を用いている。この偏り検出回路５３はＰＡ＿ＰＤ信号毎にリセットされ、“Ｌ”となる。
【００４４】
制御信号ＣＬ／ＯＰは、ＰＬＬ＿ＰＤ信号によりセットされるので、閉ループ制御が開始される時点は、前述した実施の形態例における制御回路１３,１４と同じであるが、閉ループから開ループに移行するタイミングが上記検出回路５３により送信信号の“Ｈ”と“Ｌ”の出現数の偏りを検出した時点となることが異なる。
【００４５】
図１０は図９に示した構成の制御回路を用いた場合のタイムチャートである。プリアンブルに続いて送信データが送信され、送信データの“Ｈ”と“Ｌ”との偏りが、予め定められた閾値を越えたときに、上記偏り検出回路５３が動作し、ＰＬＬを開ループ動作に切り替える（ｔ５時点）。ここで、予め定められた閾値は、特に定められた値はないが、ＰＬＬが有する高域遮断特性の影響を行けない範囲、例えばＰＬＬのループ帯域の１０倍ぐらい、短距離無線ＬＡＮへの応用の場合、１００ｋＨｚ程度以上の期間を用いるのが望ましい。したがって、閾値は１０ぐらいを用いた。このような構成を用いると制御回路１４を用いたときよりも開ループ制御となる時点ｔ５を遅く設定することが可能となる。なお、図１０において、ｔ３はプリアンブルの送信開始時点、ｔ４はプリアンブルの終了時点、ｔ５は送信データの送信開始時点である。
【００４６】
偏り検出回路５３の構成の一例を、図１１に示す。偏り検出回路５３は、符号数値変換器５４と、加算器５５と、データラッチ５６と、判定器５７とから構成される。このように構成される偏り検出回路５３の動作は、以下の通りである。符号数値変換器５４は、入力される送信データＴＸの“Ｈ”と“Ｌ”に対応した数値データ“＋１”と“−１”を発生する。加算器５５とデータラッチ５６により積分器が構成され、同期クロックＴＸＣＫ毎に積分を行なう。判定器５７は、データラッチ５６の出力の絶対値を演算し、予め与えられた閾値を越えたことを判定して偏り検出信号ＯＦを出力する。
【００４７】
【発明の効果】
前述した実施の形態例から明らかなように、本発明によれば、ＦＭ送信機のバッファ増幅器とＰＬＬとを連動して起動・停止制御ができるようになるので、サンプルホールド回路を用いる必要がなく、消費電力の低減が図れる。
【００４８】
また、プリアンブル送信期間において、閉ループ制御状態のＰＬＬを用いて送信プリアンブルを送出できるようになるため、バッファ増幅器の起動タイミングを遅く設定できる。それに伴い、バッファ増幅器の起動している時間を短縮できることが可能となるので、消費電力低減ができる。
【００４９】
さらに、送信データを積分する形式の検出回路を用いれば、送信データを送信する期間でもデータの偏りがない場合には閉ループ送信が可能となるので、バッファ増幅器の起動している時間をさらに短縮できる。
【図面の簡単な説明】
【図１】本発明に係るＦＭ送信機の一実施の形態例を示すブロック回路図である。
【図２】本発明に係るＦＭ送信機の別の実施の形態例を示すブロック回路図である。
【図３】図１のＦＭ送信機で用いる制御回路の構成例を示す回路図である。
【図４】図２のＦＭ送信機で用いる制御回路の構成例を示す回路図である。
【図５】図１のＦＭ送信機で用いるチャージポンプの構成例を示す回路図である。
【図６】図２のＦＭ送信機で用いるチャージポンプの構成例を示す回路図である。
【図７】図１に示したＦＭ送信機の制御タイムチャートである。
【図８】図２に示したＦＭ送信機の制御タイムチャートである。
【図９】図２に示したＦＭ送信機の構成で、制御回路を偏り検出回路を用いて構成する場合の回路図である。
【図１０】図９の制御回路を用いた場合のＦＭ送信機の制御タイムチャートである。
【図１１】図９の偏り検出回路の構成例を示すブロック図である。
【符号の説明】
１…ガウスフィルタ、２…ＤＡＣ、３…低域通過フィルタ、４…位相比較器、５…チャージポンプ、６…ループフィルタ、７…加算器、８…ＶＣＯ、９…バッファ増幅器、１０…アンテナ、１１…カウンタ、１２…レジスタ、１３，１４…制御回路、１５〜１８，３１〜３４…シフトレジスタ、１９…ＯＲ−ＮＡＮＤ回路、２０，２６〜３０，２５，３５〜３９，５３，５４…インバータ、２１…リセット付きレジスタ，２２〜２４，４０…ＮＯＲ回路，４１…基準電流源、４２，４６〜４８，５２…ＮＭＯＳトランジスタ、４３〜４５，５１…ＰＭＯＳトランジスタ、５３…偏り検出回路、５４…符号数値変換器、５５…加算器、５６…データラッチ、５７…判定器。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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