(57)【特許請求の範囲】
【請求項１】
入力信号に対して順次異なる乗算係数を乗ずる乗算器と、前記乗算器の出力と後述する記憶手段の出力とを加算して前記記憶手段に出力する加算器と、前記加算器の出力を保持して前記加算器にデータを供給する前記記憶手段とからなる複数の相関器と、前記複数の相関器の出力を順次選択するマルチプレクサと、前記複数の相関器のうち一部のみに入力信号を供給する手段とを備え、前記複数の相関器は、拡散率倍回加算を行ったあとにデータを出力し、再び最初から動作を行うことを特徴とするマッチドフィルタ。
【請求項２】
入力信号に対して順次異なる乗算係数を乗ずる乗算器と、前記乗算器の出力と後述する記憶手段の出力とを加算して前記記憶手段に出力する加算器と、前記加算器の出力を保持して前記加算器にデータを供給する前記記憶手段とからなる複数の相関器と、前記複数の相関器の出力を順次選択するマルチプレクサと、前記複数の相関器のうち一部のみに動作させる手段とを備え、前記複数の相関器は、拡散率倍回加算を行ったあとにデータを出力し、再び最初から動作を行うことを特徴とするマッチドフィルタ。
【請求項３】
請求項１または請求項２記載のマッチドフィルタにおいて、相関器中の乗算器の乗算係数の供給手段をシフトレジスタにより構成し、相関器が１回動作を行う度に乗算係数がとなりの相関器にシフトしていく構成としたマッチドフィルタ。
【請求項４】
請求項３記載のマッチドフィルタにおいて、相関器中の乗算器の乗算係数を保持するシフトレジスタに同じデータをｎ個ずつ与えることで、ｎ倍オーバサンプリングに対応したマッチドフィルタ。
【請求項５】
請求項４記載のマッチドフィルタを利用して、オーバサンプリングなし、２倍オーバサンプリング、４倍オーバサンプリングの様に順次サンプリングレートを高くしていくことで、高速に初期同期をとる同期方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＣＤＭＡ（符号分割多元接続）の受信機などで同期処理に用いられるマッチドフィルタおよび同期方法に関するものである。
【０００２】
【従来の技術】
従来、マッチドフィルタは、特開平５−１３６７７９号公報に記載されているように、データの遅延線と乗算器・加算器とから構成されている。図１１は４倍の拡散率に対応したマッチドフィルタの従来の構成である。ＤＡ変換器からの１チップ毎のデータに対して、乗算係数をかけた結果に４回の加算を１チップ毎に行うことで相関をとる演算を行う。ここでは、１チップ時間毎に入力信号をサンプリングしての動作を説明する。
【０００３】
図１１において、１０１は、記憶手段であり、入力信号Ｘ（ｔ）のデータを保持し、その出力は、後述の記憶手段１０２および乗算器１０５に接続している。１０２は記憶手段であり、前述の記憶手段１０１の出力を保持する。出力は、後述の記憶手段１０３および乗算器１０６に接続している。１０３は記憶手段であり、前述の記憶手段１０２の出力を保持し、その出力は、後述の記憶手段１０４および乗算器１０７に接続している。１０４は記憶手段であり、前述の記憶手段１０３の出力を保持し、その出力は、後述の乗算器１０８に接続している。ここまでの記憶手段１０１〜１０４が順次データを保持するための、シフトレジスタを構成している。また、記憶手段１０１〜１０４は、例えば、それぞれフリップフロップで構成される。１０５は乗算器であり、記憶手段１０１の出力に対して乗算係数Ａ１で指定する係数を乗ずる。１０６は乗算器であり、記憶手段１０２の出力に対して乗算係数Ａ２で指定する係数を乗ずる。１０７は乗算器であり、記憶手段１０３の出力に対して乗算係数Ａ３で指定する係数を乗ずる。１０８は乗算器であり、記憶手段１０４の出力に対して乗算係数Ａ４で指定する係数を乗ずる。１０９は加算器であり、乗算器１０５〜１０８のすべての乗算結果の出力の総和をとる演算を行う。ここで、ＣＤＭＡの場合、乗算係数としては、＋１または−１を乗算する使い方が多いため、＋１または−１のみを乗算できる構成であることが多い。
【０００４】
以下、相関演算実行時の動作の説明を行う。記憶手段１０１〜１０４で構成されるシフトレジスタの入力端（つまり、記憶手段１０１の入力端）から順次相関をとりたいデータを入力する。最初の４チップ時間経過後には、加算器１０９からのデータが意味を持つようになるので、加算器１０９が動作を開始する。図１２は各動作タイミングでの乗算係数の変化を示している。図１２に示すように、乗算係数のａ1 、ａ2 、ａ3 、ａ4 は、常に同じ値であり変化しない。加算器１０９では、毎チップレート毎に全乗算器１０５〜１０８出力の総和をとる演算を行う必要がある。出力信号Ｙ（ｔ）は、順次チップレート毎に相関データを出力する。
【０００５】
【発明が解決しようとする課題】
しかしながら、上記従来のマッチドフィルタにおいては、すべての回路が同時に動作するため、消費電流が大きいという問題がある。また、乗算器と加算器の間が長い配線のため、チップ上の配線に要する面積が多いという問題がある。また、加算器９は、１チップ時間で全データの加算を行う必要があり、高速動作が要求され、消費電流が多いという問題がある。また、一部分だけ動作させるというような使い方はできず、常にすべての部分を動作させる必要がある。
【０００６】
さらに、入力データをオーバサンプリングで動作させようと考える場合には、設計の最初の時点でオーバサンプリングに対応しておく必要があり、設計の柔軟性が低いという問題がある。また、例えば、２倍オーバサンプリング動作に対応した設計では、乗算器と乗算器の間の記憶手段が２組必要となる。オーバサンプリング動作を行う場合は、記憶手段の数がオーバサンプリング無しに比べて多く必要となるが、オーバサンプリング動作させない場合には、不要な回路となり、回路の利用効率が悪い。
【０００７】
本発明は、上記従来の問題を解決するもので、消費電力が小さく、レイアウト面積が小さく、回路が低速動作で済み、一部分だけ動作させるような使い方ができ、オーバサンプリングにも柔軟に対応できるマッチドフィルタを提供することを目的とする。
【０００８】
【課題を解決するための手段】
上記問題を解決するために本発明は、相関器を複数個配置し、相関器出力にマルチプレクサを付加することでマッチドフィルタとして動作させるものである。
【０００９】
【発明の実施の形態】
本発明の請求項１に記載の発明は、入力信号に対して順次異なる乗算係数を乗ずる乗算器と、前記乗算器の出力と後述する記憶手段の出力とを加算して前記記憶手段に出力する加算器と、前記加算器の出力を保持して前記加算器にデータを供給する前記記憶手段とからなる複数の相関器と、前記複数の相関器の出力を順次選択するマルチプレクサと、前記複数の相関器のうち一部のみに入力信号を供給する手段とを備え、前記複数の相関器は、拡散率倍回加算を行ったあとにデータを出力し、再び最初から動作を行うことを特徴とするマッチドフィルタであり、加算器が１チップに１回加算を行うのみで良いため、低速動作でよいという利点があり、また、乗算器の入力に対し、全体に同時に供給するだけではなく、一部のみにデータを供給することで、全部を動作させる必要が無い場合に低消費電力化ができるという作用を有する。
【００１０】
本発明の請求項２に記載の発明は、入力信号に対して順次異なる乗算係数を乗ずる乗算器と、前記乗算器の出力と後述する記憶手段の出力とを加算して前記記憶手段に出力する加算器と、前記加算器の出力を保持して前記加算器にデータを供給する前記記憶手段とからなる複数の相関器と、前記複数の相関器の出力を順次選択するマルチプレクサと、前記複数の相関器のうち一部のみを動作させる手段とを備え、前記複数の相関器は、拡散率倍回加算を行ったあとにデータを出力し、再び最初から動作を行うことを特徴とするマッチドフィルタであり、動作させたい部分のみに動作クロックを供給するか、または動作させたい部分のみにイネーブル信号を供給することで、全部を動作させる必要がない場合に低消費電力化ができるという作用を有する。
【００１４】
本発明の請求項３に記載の発明は、請求項１または請求項２記載のマッチドフィルタにおいて、相関器中の乗算器の乗算係数をシフトレジスタにより構成し、相関器が１回加算を行う度に乗算係数が隣りの相関器にシフトしていく構成としたマッチドフィルタであり、乗算係数をそれぞれの相関器毎に発生させる必要がないため、回路規模の縮小を図ることができ、低コストでマッチドフィルタを提供することが可能となる。
【００１５】
本発明の請求項４に記載の発明は、請求項３記載のマッチドフィルタにおいて、相関器中の乗算器の乗算係数を保持するシフトレジスタに同じデータをｎ個ずつ与え、それぞれの相関器を異なったタイミングで動作させることで、ｎ倍オーバサンプリングに対応したマッチドフィルタであり、入力信号がオーバサンプリングして供給される場合においても、相関器の加算タイミングとデータの供給方法を変えるのみで対応でき、柔軟な構成が可能である。
【００１６】
本発明の請求項５に記載の発明は、請求項４記載のマッチドフィルタを利用して、オーバサンプリングなし、２倍オーバサンプリング、４倍オーバサンプリングの様に順次サンプリングレートを高くしていくことで、高速に初期同期をとる同期方法であり、粗くピークを検出することで、所要データ量を減らすことができ、順次サンプリング精度を高くすることで、正確な初期同期をとることができる。
【００１７】
（実施の形態１）
図１は、本発明の実施の形態におけるマッチドフィルタの構成を示しており、４倍拡散時の構成である。図１において、２０１は乗算器を示し、入力信号Ｘ（ｔ）に対して乗算係数ａ1 で乗算を行い、その出力は後述する加算器２０２に接続する。２０２は先述の乗算器２０１の出力と、後述する記憶手段２０３の出力とを加算して後述する記憶手段２０３に出力する加算器である。２０３は加算器２０２の出力を保持して加算器２０２にデータを供給するフリップフロップである。２１１は乗算器を示して入力信号Ｘ（ｔ）に対し、乗算係数ａ2 で乗算を行い、その出力は後述する加算器２１２に接続する。２１２は先述の乗算器２１１の出力と後述する記憶手段２１３の出力とを加算して後述する記憶手段２１３に出力する加算器である。２１３は、加算器２１２の出力を保持して加算器２１２にデータを供給するフリップフロップである。２２１は乗算器を示して入力信号Ｘ（ｔ）に対して乗算係数ａ3 で乗算を行い、その出力は後述する加算器２２２に接続する。２２２は先述の乗算器２２１の出力と後述する記憶手段２２３の出力とを加算して後述する記憶手段２２３に出力する加算器である。２２３は加算器２２２の出力を保持して加算器にデータを供給するフリップフロップである。２３１は乗算器を示して入力信号Ｘ（ｔ）に対し、乗算係数ａ4 で乗算を行い、その出力は後述する加算器２３２に接続する。２３２は先述の乗算器２３１の出力と後述する記憶手段２３３の出力とを加算して後述する記憶手段２３３に出力する加算器である。２３３は、加算器２３２の出力を保持して加算器２３２にデータを供給するフリップフロップである。２３４はフリップフロップ２０３、２１３、２２３、２３３の４つの出力を選択する４入力１出力のマルチプレクサである。それぞれのフリップフロップの出力のうち、４回積和演算を終えたデータを順次選択する。また、４組の相関器は、それぞれ１チップずつ異なったタイミングで動作しているため、４→１マルチプレクサでは、１チップずつ異なった出力を選択することにより、毎チップ相関値を出力する。
【００１８】
以上のように構成されたマッチドフィルタについて、図２を用いて動作を説明する。図２は１チップ毎に時間がが変化していくに従って、図１に示す乗算器２０１、２１１、２２１、２３１の乗算器の係数をどのように変化させていくのかと、マルチプレクサ２３４の選択が何であるかを示している。横一列に、同じ時間の動作を示している。図２において、乗算係数に示してある０、１、２、３の番号は、相関をとりたいデータの位相の位置を示している。０は、一番最初のデータであり、１、２、３と順次乗算係数が変化していく。４倍拡散のマッチドフィルタを実施例としているため、４チップで１周するコードとの相関をとる。
【００１９】
まず最初の時間（ｔ＝０）では、乗算器２０１・加算器２０２・フリップフリップ２０３で構成される相関器のみが動作する。第０番目のコードと入力信号Ｘ（０）との乗算を行い、フリップフロップ２０３の初期値は０としての加算を行い、その結果をフリップフロップ２０３に保存する。マルチプレクサ２３４は、４つのフリップフロップ出力のどれも有効な結果を出力しないため、選択をしない。
【００２０】
ｔ＝１の動作では、乗算器２０１・加算器２０２・フリップフリップ２０３で構成される相関器と、乗算器２１１・加算器２１２・フリップフリップ２１３で構成される相関器が動作する。乗算器２０１・加算器２０２・フリップフロップ２０３で構成される相関器は、第１番目のコードと入力信号Ｘ（１）との乗算を行い、フリップフロップ２０３の出力と加算を行う。その結果をフリップフロップ２０３に保存する。一方、乗算器２１１・加算器２１２・フリップフロップ２１３で構成される相関器は、第０番目のコードと入力信号Ｘ（１）との乗算を行い、フリップフロップ２１３の出力と加算を行う。フリップフロップ２１３の初期値は０とする。加算結果をフリップフロップ２１３に保存する。 マルチプレクサ２３４は、４つのフリップフロップ出力のどれも有効な結果を出力しないため、選択をしない。
【００２１】
ｔ＝２の動作では、乗算器２０１・加算器２０２・フリップフリップ２０３で構成される相関器と、乗算器２１１・加算器２１２・フリップフリップ２１３で構成される相関器、乗算器２２１・加算器２２２・フリップフリップ２２３で構成される相関器が動作する。乗算器２０１・加算器２０２・フリップフロップ２０３で構成される相関器は、第２番目のコードと入力信号Ｘ（２）との乗算を行い、フリップフロップ２０３３の出力と加算を行い、フリップフロップ２０３に保存する。一方、乗算器２１１・加算器２１２・フリップフロップ２１３で構成される相関器は、第１番目のコードと入力信号Ｘ（２）との乗算を行い、フリップフロップ２１３の出力と加算を行い、フリップフロップ２１３に保存する。乗算器２２１・加算器２２２・フリップフロップ２２３で構成される相関器は、第０番目のコードと入力信号ｘ（２）との乗算を行い、加算を行う。フリップフロップ２２３の初期値は０とする。マルチプレクサ２３４は、４つのフリップフロップ出力のどれも有効な結果を出力しないため、選択をしない。
【００２２】
ｔ＝３の動作では、すべての相関器ブロックが動作する。つまり、乗算器２０１・加算器２０２・フリップフリップ２０３で構成される相関器と、乗算器２１１・加算器２１２・フリップフリップ２１３で構成される相関器と、乗算器２２１・加算器２２２・フリップフリップ２２３で構成される相関器と、乗算器２３１、加算器２３２、フリップフロップ２３３で構成される相関器の４組の相関器が動作する。乗算器２０１・加算器２０２・フリップフロップ２０３で構成される相関器は、第３番目のコードと入力信号Ｘ（３）との乗算を行い、加算を行う。一方、乗算器２１１・加算器２１２・フリップフロップ２１３で構成される相関器は、第１番目のコードと入力信号Ｘ（３）との乗算を行い、加算を行う。乗算器２２１・加算器２２２・フリップフロップ２２３で構成される相関器は、第０番目のコードと入力信号Ｘ（３）との乗算を行い、加算を行う。乗算器２３１・加算器２３２・フリップフロップ２３３で構成される相関器は、第０番目のコードと入力信号Ｘ（３）との乗算を行う。フリップフロップ２３３の初期値は、０とする。マルチプレクサ２３４は、４つのフリップフロップ出力のどれも有効な結果を出力しないため、選択をしない。
【００２３】
ｔ＝４の動作では、すべての相関器ブロックが動作する。乗算器２０１・加算器２０２・フリップフロップ２０３で構成される相関器は、第０番目のコードと入力信号Ｘ（４）との乗算を行い、０との加算を行う。４回加算後の最初の演算となるため、加算器の一方の入力は０とする。乗算器２１１・加算器２１２・フリップフロップ２１３で構成される相関器は、第３番目のコードと入力信号Ｘ（４）との乗算を行い、加算を行う。乗算器２２１・加算器２２２・フリップフロップ２２３で構成される相関器は、第２番目のコードと入力信号Ｘ（４）との乗算を行い、加算を行う。乗算器２３１・加算器２３２・フリップフロップ２３３で構成される相関器は、第１番目のコードと入力信号Ｘ（４）との乗算を行う。マルチプレクサ２３４は、フリップフロップ２０３の出力（つまり、ｔ＝０からｔ＝３までのデータとで積和演算をしたデータ）を選択し、出力信号Ｙ（ｔ）として出力する。
【００２４】
以後、図２に示すように、マルチプレクサ２３４は、フリップフロップ２０３、２１３、２２３、２３３を選択していく。また、相関器は、０番目の乗算係数と加算を行うときに、０と加算を行うことで積和の初期化を行う。
【００２５】
以上の動作で示したように、本発明の実施の形態によるマッチドフィルタにおいては、相関演算をそれぞれ別々に動作させるため、それぞれの相関器の加算器は、１チップに１回の加算を行うのみでよく、低速動作でよい。そのため、消費電力を下げることができる。また、低速動作で良いため、電圧を下げても動作させることが可能となり、より低消費電力化が可能となる。
【００２６】
（実施の形態２）
図３は本発明の実施の形態２におけるマッチドフィルタの構成を示しており、４倍拡散時の構成である。一部を除いて図１と同じため、図１と同じ部分には同じ符号をつけてある。図３において、２０１から２３４までは実施の形態１と同一である。２４０はイネーブル信号ＥＮ１で動作が指示されるイネーブル回路である。ＥＮ１が１のときには、入力信号Ｘ（ｔ）は、乗算器２０１、２１１に供給される。一方、ＥＮ１が０のときには、乗算器２０１、２１１に供給される信号に変化が無くなる。２４１はイネーブル信号ＥＮ２で動作が指示されるイネーブル回路である。ＥＮ２が０のときには、入力信号Ｘ（ｔ）は、乗算器２２１、２３１に供給される。一方、ＥＮ２が１のときには、乗算器２２１、２３１に供給される信号に変化が無くなる。
【００２７】
以上のように構成されたマッチドフィルタでは、乗算器２０１・加算器２０２・フリップフリップ２０３で構成される相関器、乗算器２１１・加算器２１２・フリップフリップ２１３で構成される相関器の組と、乗算器２２１・加算器２２２・フリップフリップ２２３で構成される相関器、乗算器２３１、加算器２３２、フリップフロップ２３３で構成される相関器の組に対して、独立に動作の設定ができる。そのため、同期がある程度とれていて、前半の２チップに対しての相関をとるのみで良いときには、乗算器２０１・加算器２０２・フリップフリップ２０３で構成される相関器と、乗算器２１１・加算器２１２・フリップフリップ２１３で構成される相関器の組のみを動作させることで、低消費電力動作をさせることができる。
【００２８】
また、乗算器２０１・加算器２０２・フリップフリップ２０３で構成される相関器と、乗算器２１１・加算器２１２・フリップフリップ２１３で構成される相関器の組のみを動作させる時には、乗算器２２１と乗算器２３１の乗算係数を変化させないようにすることで、加算器２２２および加算器２３２の入力データは変化しなくなり、低消費電力化が可能となる。
【００２９】
（実施の形態３）
図４は、本発明の実施の形態３におけるマッチドフィルタの構成を示しており、４倍拡散時の構成である。一部を除いて図３と同じため、図３と同じ部分には同じ符号をつけてある。図４において、２０１から２４１までは実施の形態２と同一である。２５０はフリップフリップ２０３とフリップフリップ２１３に供給するクロックであり、クロック２０５が供給されるときのみ、乗算器２０１・加算器２０２・フリップフリップ２０３で構成される相関器および乗算器２１１・加算器２１２・フリップフリップ２１３で構成される相関器の組が動作する。２５１はフリップフリップ２２３とフリップフリップ２３３に供給するクロックであり、クロック２５１が供給されるときのみ、乗算器２２１・加算器２２２・フリップフリップ２２３で構成される相関器および乗算器２３１・加算器２３２・フリップフリップ２３３で構成される相関器の組が動作する。
【００３０】
以上のように構成されたマッチドフィルタでは、乗算器２０１・加算器２０２・フリップフリップ２０３で構成される相関器と、乗算器２１１・加算器２１２・フリップフリップ２１３で構成される相関器の組と、乗算器２２１・加算器２２２・フリップフリップ２２３で構成される相関器と、乗算器２３１、加算器２３２、フリップフロップ２３３で構成される相関器の組に対して、独立に動作の設定ができる。そのため、同期がある程度とれていて、前半の２チップに対しての相関をとるのみで良いときには、乗算器２０１・加算器２０２・フリップフリップ２０３で構成される相関器の組と、乗算器２１１・加算器２１２・フリップフリップ２１３で構成される相関器の組のみを動作させることで、低消費電力動作をさせることができる。
【００３１】
実施の形態２と比べて、実施の形態３では、乗算器２０１・加算器２０２・フリップフリップ２０３で構成される相関器と、乗算器２１１・加算器２１２・フリップフリップ２１３で構成される相関器の組のみを動作させる時には、ＥＮ２をＨにすることで、乗算器２２１と乗算器２３１の乗算係数を変化させないようにすることで、加算器２２２および加算器２３２の片側の入力データは変化しなくなり、他方の入力データは、フリップフロップ２２３、フリップフロップ２３３にクロックを供給しないことで変化しなくなるため、実施の形態２に比べてさらに低消費電力化が可能となる。
【００３２】
（実施の形態４）
図５は本発明の実施の形態４におけるマッチドフィルタの構成を示しており、４倍拡散時の構成である。一部を除いて図４と同じため、図４と同じ部分には同じ符号をつけてある。図５において、２０１から２５１のうち、トライステートバッファ２０５、トライステートバッファ２１５、トライステートバッファ２２５、トライステートバッファ２３５は、４→１マルチプレクサ２３４の代わりに設けられている。トライステートバッファ２０５は、フリップフロップ２０３の出力に接続され、ＥＮＦＦ１信号により制御される。トライステートバッファ２１５は、フリップフロップ２１３の出力に接続され、ＥＮＦＦ２信号により制御される。トライステートバッファ２２５は、フリップフロップ２２３の出力に接続され、ＥＮＦＦ３信号により制御される。トライステートバッファ２３５は、フリップフロップ２３３の出力に接続され、ＥＮＦＦ４信号により制御される。
【００３３】
以上のように構成されたマッチドフィルタでは、図４に示したマルチプレクサ２３４の代わりに、トライステートバッファ２０５、トライステートバッファ２１５、トライステートバッファ２２５、トライステートバッファ２３５の４つのトライステートバッファが設けられており、ＥＮＦＦ１、ＥＮＦＦ２、ＥＮＦＦ３、ＥＮＦＦ４の制御信号によりどれか一つの出力のみが選択される。本実施の形態に示した様な４倍拡散では効果が少ないが、拡散率が大きくなると、相関器の組からのマルチプレクサ部が大きくなるが、本実施の形態の様にトライステートバッファを用いることで、マルチプレクサの回路規模を小さくすることができる。そのため、安価なマッチドフィルタを提供することができる。
【００３４】
（実施の形態５）
図６は本発明の実施の形態５におけるマッチドフィルタの構成を示しており、４倍拡散時の構成である。一部を除いて図５と同じため、図５と同じ部分には同じ符号をつけてある。図６において、２０１から２５１のうち、相関器セル２０６、相関器セル２１６、相関器セル２２６、相関器セル２３６を除いては実施の形態５と同じである。２０６は乗算器２０１・加算器２０２・フリップフリップ２０３で構成される相関器セルを示している。２１６は乗算器２１１・加算器２１２・フリップフリップ２１３で構成される相関器セルを示している。２２６は乗算器２２１・加算器２２２・フリップフリップ２２３で構成される相関器セルを示している。２３６は乗算器２３１、加算器２３２、フリップフロップ２３３で構成される相関器セルを示している。
【００３５】
本実施の形態５は、実施の形態１記載のマッチドフィルタにおいて、一つの相関器をスタンダードセル手法で設計した場合の１つのセルとして構成したマッチドフィルタである。相関器セル２０６、相関器セル２１６、相関器セル２２６、相関器セル２３６は同じものである。
【００３６】
本実施の形態５では、各相関器部の面積が支配的なため、相関器部セルを１つのセルとしてカスタム設計を行い、小さく設計すると、全体をカスタム手法で設計したのとレイアウト面積をほぼ等しくすることができる。そのため、安価なマッチドフィルタを提供することができる。
【００３７】
また、相関器ブロックをセルとして構成することで、セルからの配線のの負荷容量などの抽出をレイアウトツールから自動的に行うことが容易となり、開発効率が良くなり、より短期間で開発が可能となる。また、レイアウトされていない状態の回路としてライブラリ化できるため、レイアウト設計上他のブロックとの関係から任意のレイアウト形状として実現することができる。
【００３８】
（実施の形態６）
図７は本発明の実施の形態６におけるマッチドフィルタの構成を示しており、４倍拡散時の構成である。一部を除いて図６と同じため、図６と同じ部分には同じ符号をつけてある。図７において、２０１から２５１のうち、記憶手段２０７２１７、２２７、２３７を除いては実施の形態５と同じである。記憶手段２０７は、後述するコード発生部２６０の出力を記憶する。記憶手段２１７は、記憶手段２０７の出力を記憶する。記憶手段２２７は、記憶手段２１７の出力を記憶する。記憶手段２３７は、記憶手段２２７の出力を記憶する。記憶手段２０７、２１７、２２７、２３７により４段のシフトレジスタを構成している。２６０はコード発生部であり、記憶手段２０７に接続され、相関をとりたいコードを順次発生する。
【００３９】
以上のように構成されたマッチドフィルタについて、図８を用いて動作を説明する。図８は、記憶手段２０７、２１７、２２７、２３７により構成されるシフトレジスタの１チップ毎の動作を示したものである。
ｔ＝０の時間では、記憶手段２０７には０番目の位相のデータがコード発生部２６０より供給される。
ｔ＝１の時間では、１ビットシフト動作が発生し、記憶手段２０７には１番目の位相のデータが保持され、記憶手段２１７には、０番目の位相のデータが保持される。
ｔ＝２、３、・・・と順次動作し、コード発生部は、４回データを発生すると、再び０番目の位相からデータを出力する。
以上示したコードの供給は、図２に示した乗算器２０１、乗算器２１１、乗算器２２１、乗算器２３１に供給する乗算係数のパターンと全く同一である。
【００４０】
以上のように、本発明の実施の形態６によれば、コード発生部を一組持つだけで残りはシフトレジスタにより構成できるため、コード発生部の回路規模を減少させることができる。そのため、安価なマッチドフィルタを提供することができる。
【００４１】
（実施の形態７）
本発明の実施の形態７は、実施の形態６で用いたのと同じ図７を用いる。各部の説明は、実施の形態６での説明と同じである。本実施の形態７では、コード発生部の動作および各部の動作タイミングが異なる。本実施の形態では、チップレート毎の動作ではなく、チップレートの半分のタイミングでの動作も行う。
【００４２】
図７のように構成されたマッチドフィルタについて、図９を用いて動作を説明する。図９は、記憶手段２０７、２１７、２２７、２３７により構成されるシフトレジスタの動作と、相関器セル２０６、２１６、２２６、２３６の動作を示している。
【００４３】
相関器セルが積和演算を行こうとは、それぞれ対応する記憶手段２０７、記憶手段２１７、２２７、２３７から乗算係数が供給され、その時点での入力信号Ｘ（ｔ）とそれぞれの乗算器２０１、２１１、２２１、２３１が乗算を行い、加算器２０３、２１３、２２４、２３３が加算を行うことを意味している。
【００４４】
ｔ＝０の時間では、記憶手段２０７には、０番目の位相のデータがコード発生部２６０より供給される。相関器セル２０６では、積和演算を行う。
ｔ＝０．５の時間では、記憶手段２０７には、０番目の位相のデータが再度供給され、記憶手段２１７には、記憶手段２０７にあったデータがシフトして設定される。相関器セル２１６が積和演算を行う。
ｔ＝１の時間では、記憶手段２０７に１番目の位相のデータが保持され、記憶手段２１７、記憶手段２２７には、０番目の位相のデータ保持される。相関器セル２０６および相関器セル２２６が積和演算を行う。
ｔ＝１．５の時間では、記憶手段２０７および記憶手段２１７には、１番目の位相のデータが保持され、記憶手段２２７、記憶手段２３７には、０番目の位相のデータが保持される。相関器セル２１６および相関器セル２３６が積和演算を行う。
ｔ＝２の時間では、記憶手段２０７には、２番目の位相のデータが保持され、記憶手段２１７、記憶手段２２７には、１番目の位相のデータが保持され、記憶手段２３７には、０番目の位相のデーが保持される。相関器セル２０６および相関器セル２２６が積和演算を行う。
ｔ＝２．５の時間では、記憶手段２０７および記憶手段２１７には、２番目の位相のデータが保持され、記憶手段２２７、記憶手段２３７には、１番目の位相のデータが保持される。相関器セル２１６および相関器セル２３６が積和演算を行う。
ｔ＝３の時間では、記憶手段２０７には、３番目の位相のデータが保持され、記憶手段２１７、記憶手段２２７には、２番目の位相のデータが保持され、記憶手段２３７には、１番目の位相のデーが保持される。相関器セル２０６および相関器セル２２６が積和演算を行う。
【００４５】
以後、相関器セルは、交互に動作する。また、４回積和演算を行う毎に、トライステートバッファ２０５、トライステートバッファ２１５、トライステートバッファ２２５、トライステートバッファ２３５のどれかが選択され、出力信号Ｙ（ｔ）として出力する。また、拡散率倍である４回の積和演算を行う毎に、加算器は、フリップフロップの出力を選択せずに、初期化を行う。
【００４６】
以上のように構成されたマッチドフィルタでは、同期がある程度とれていて、前半の２チップに対してオーバサンプリング動作を行い、より正確に同期をとることが可能となる。そのため、受信性能が向上する。
【００４７】
本実施の形態では、前半の２チップをオーバサンプリング動作させたが、後半の２チップに対してオーバサンプリングする動作も、動作タイミングを変えることにより動作可能である。また、本実施例では、０．５のタイミングでも動作する２倍オーバサンプリングの場合を示したが、ｎ倍オーバサンプリングにおいても、同様にして動作可能である。
【００４８】
また、本実施の形態では、４倍拡散時の実施例を示したが、４倍以外のｍ倍の拡散率においても、積和回数を変えることにより動作可能である。
【００４９】
（実施の形態８）
本発明の実施の形態８に記載の発明は、実施の形態７のッチドフィルタを用いて、初期同期を行う方法である。
【００５０】
図１０に示す処理フロー図を用いて動作の説明を行う。まず、オーバサンプリング無しで相関演算を行う（３０１）。出力信号Ｙ（ｔ）から前半と後半のどちらにより相関が高い値が出ているかを判断する（３０２）。前半が相関が高い場合は前半を２倍オーバサンプリングで相関演算を行い（３０３）、後半が相関が高い場合は、後半を２倍オーバサンプリングで相関演算を行う（３０４）。２倍オーバサンプリングで相関演算を実行後、そのまたさらに前半と後半のどちらが相関が高いか判断を行い（３０５、３０６）、前半または後半のどちらかを４倍オーバサンプリング動作することで同期をとる（３０７〜３１４）。
【００５１】
以上のように、本発明の実施の形態８によれば、実施の形態７のマッチドフィルタを用いて初期同期を行うので、より正確な同期を高速にとることができ、受信性能を向上させることができる。
【００５２】
【発明の効果】
以上のように本発明は、相関演算をそれぞれ別々に動作させるため、それぞれの相関器の加算器は１チップに１回の加算を行うのみでよく、低速動作が可能なので、消費電力を下げることができ、また、低速動作で良いため、電圧を下げても動作させることが可能となり、さらに、複数の相関器のうち一部のみに入力信号を供給するか、または複数の相関器のうち一部のみを動作させる手段を備えているので、より低消費電力化が可能となる。
【図面の簡単な説明】
【図１】本発明の実施の形態１におけるマッチドフィルタのブロック図
【図２】本発明の実施の形態１における乗算係数の変化とマルチプレクサの出力の変化を示す模式図
【図３】本発明の実施の形態２におけるマッチドフィルタのブロック図
【図４】本発明の実施の形態３におけるマッチドフィルタのブロック図
【図５】本発明の実施の形態４におけるマッチドフィルタのブロック図
【図６】本発明の実施の形態５におけるマッチドフィルタのブロック図
【図７】本発明の実施の形態６におけるマッチドフィルタのブロック図
【図８】本発明の実施の形態６におけるマッチドフィルタの記憶手段の変化を示す模式図
【図９】本発明の実施の形態７におけるマッチドフィルタの記憶手段の変化を示す模式図
【図１０】本発明の実施の形態８における同期の方法を示すためのフロー図
【図１１】従来の構成のマッチドフィルタのブロック図
【図１２】従来の構成のマッチドフィルタにおける相関係数の変化を示す模式図
【符号の説明】
２０１  乗算器
２０２  加算器
２０３  フリップフロップ
２１１  乗算器
２１２  加算器
２１３  フリップフロップ
２２１  乗算器
２２２  加算器
２２３  フリップフロップ
２３１  乗算器
２３２  加算器
２３３  フリップフロップ
２３４  マルチプレクサ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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