(57)【特許請求の範囲】
【請求項１】
行列状に配列されたメモリセルのアレーを有するフラッシュメモリ装置のプログラム方法において、
前記メモリセルの中の少なくとも二つのメモリセルを選択する第１段階と、
前記選択された少なくとも二つのメモリセルの各々を目標スレショルド電圧より低い所定のスレショルド電圧まで第１時間の間に各メモリセル毎順次にプログラムする第２段階と、
前記第２段階でプログラムされた前記選択された少なくとも二つのメモリセルを前記所定のスレショルド電圧から前記目標スレショルド電圧まで第２時間の間に同時にプログラムする第３段階とを含むことを特徴とするプログラム方法。
【請求項２】
前記フラッシュメモリ装置は、ＮＯＲ形フラッシュメモリ装置であることを特徴とする請求項１に記載のプログラム方法。
【請求項３】
前記選択されたメモリセルに各々対応する列の各々は、前記第２段階と前記第３段階とで異なるレベルのドレーン電圧が供給されることを特徴にする請求項２に記載のプログラム方法。
【請求項４】
前記第２段階で前記選択されたメモリセルに各々対応する列に供給されるドレーン電圧は、前記第３段階で前記選択されたメモリセルに各々対応する列に供給されるドレーン電圧より高いことを特徴とする請求項３に記載のプログラム方法。
【請求項５】
前記第２段階で前記選択されたメモリセルに各々対応する列に供給されるドレーン電圧は、前記第３段階で前記選択されたメモリセルに各々対応する列に供給されるドレーン電圧と同一であることを特徴とする請求項１又は請求項２に記載のプログラム方法。
【請求項６】
前記第３段階は、
前記所定のスレショルド電圧を有する前記選択された複数のメモリセルを少なくとも二つのグループに分類する第４段階と、
前記選択されたメモリセルが前記目標スレショルド電圧を有するように前記選択されたメモリセルの各グループを順次にプログラムする第５段階とを含み、
前記各グループの選択されたメモリセルは前記第２時間の間に同時にプログラムされることを特徴とする請求項１に記載のプログラム方法。
【請求項７】
前記選択されたメモリセルに各々対応する列の各々は、前記第２段階と前記第５段階とで異なるレベルのドレーン電圧が供給されることを特徴とする請求項６に記載のプログラム方法。
【請求項８】
前記第２段階で前記選択されたメモリセルに各々対応する列に供給されるドレーン電圧は、前記第５段階で前記選択されたメモリセルに各々対応する列に供給されるドレーン電圧より高いことを特徴とする請求項７に記載のプログラム方法。
【請求項９】
前記第２段階で前記選択されたメモリセルに各々対応する列に供給されるドレーン電圧は、前記第５段階で前記選択されたメモリセルに各々対応する列に供給されるドレーン電圧と同一であることを特徴とする請求項６に記載のプログラム方法。
【請求項１０】
前記各メモリセルの単位プログラム時間は、前記第１時間及び前記第２時間の和であることを特徴にする請求項６に記載のプログラム方法。
【請求項１１】
行列状に配列された複数のメモリセルのアレーと、
複数の行の中の一つの行を選択する行選択回路と、
複数の列の中の一群の列を選択する列選択回路と、
プログラム動作が行われる間に前記選択された列に供給されるドレーン電圧を発生するポンプ回路と、
前記選択された行及び列によって指定されたメモリセルのプログラム期間を示す第１及び第２プログラム期間信号を発生するプログラム期間制御回路と、
前記指定されたメモリセルにプログラムされるデータビットと前記第１及び第２プログラム期間信号に応答して前記選択された列を指定するための選択信号を発生する選択回路と、
前記選択信号に応答して前記選択された列を前記ポンプ回路からのドレーン電圧で駆動する書き込みドライバ回路とを含み、
前記プログラム期間制御回路は、
前記選択されたメモリセルの各々が目標スレショルド電圧より低い所定のスレショルド電圧まで各メモリセル毎順次にプログラムされるように前記選択されたメモリセルの各々に対応する前記第１プログラム期間制御信号を発生し、
前記第１プログラム期間制御信号にしたがってプログラムされた前記選択されたメモリセルが前記所定のスレショルド電圧から前記目標スレショルド電圧まで同時にプログラムされるように前記第２プログラム期間信号を発生することを特徴とするＮＯＲ形フラッシュメモリ装置。
【請求項１２】
前記選択されたメモリセルが前記所定のスレショルド電圧までプログラムされる第１時間の間に前記選択された列に供給される第１ドレーン電圧は、前記選択されたメモリセルが前記所定のスレショルド電圧から前記目標スレショルド電圧までプログラムされる第２時間の間に前記選択された列に供給される第２ドレーン電圧と異なることを特徴とする請求項１１に記載のＮＯＲ形フラッシュメモリ装置。
【請求項１３】
前記第２ドレーン電圧は、前記第１ドレーン電圧より高いことを特徴とする請求項１２に記載のＮＯＲ形フラッシュメモリ装置。
【請求項１４】
前記選択されたメモリセルの各々の単位プログラム時間は、前記第１時間及び前記第２時間の和であることを特徴とする請求項１２に記載のＮＯＲ形フラッシュメモリ装置。
【請求項１５】
行列状に配列された複数のメモリセルのアレーと、
複数の行の中の一つの行を選択する行選択回路と、複数の列の中の一群の列を選択する列選択回路と、
プログラム動作が行われる間に前記選択された列に供給されるドレーン電圧を発生するポンプ回路と、
前記選択された行と列によって指定されたメモリセルのプログラム期間を示す第１及び第２プログラム期間信号を発生するプログラム期間制御回路と、
前記指定されたメモリセルにプログラムされるデータビットと前記第１及び第２プログラム期間信号とに応答して前記選択された列を指定するための選択信号を発生する選択回路と、
前記選択信号に応答して前記選択された列を前記ポンプ回路からのドレーン電圧で駆動する書き込みドライバ回路とを含み、
前記プログラム期間制御回路は、
前記選択されたメモリセルの各々が目標スレショルド電圧より低い所定のスレショルド電圧まで順次にプログラムされるように前記選択されたメモリセルの各々に対応する前記第１プログラム期間制御信号を発生し、
前記第１プログラム期間制御信号にしたがってプログラムされた前記所定のスレショルド電圧を有する前記選択された複数のメモリセルの複数のグループが各グループ毎順次にプログラムされるように前記グループに各々対応する前記第２プログラム期間制御信号を発生し、
前記各グループの選択された複数のメモリセルは同時にプログラムされることを特徴とするＮＯＲ形フラッシュメモリ装置。
【請求項１６】
前記選択されたメモリセルが前記所定のスレショルド電圧までプログラムされる第１時間の間に前記選択された列に供給される第１ドレーン電圧は、前記各グループの選択された複数のメモリセルが前記所定のスレショルド電圧から前記目標スレショルド電圧までプログラムされる第２時間の間に前記選択された列に供給される第２ドレーン電圧と異なり、
前記選択されたメモリセルの各々の単位プログラム時間は、前記第１時間及び前記第２時間の和であることを特徴とする請求項１５に記載のＮＯＲ形フラッシュメモリ装置。
【請求項１７】
前記第２ドレーン電圧は、前記第１ドレーン電圧より高いことを特徴する請求項１６に記載のＮＯＲ形フラッシュメモリ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、フラッシュメモリ装置に係り、具体的には、低電圧から動作する高密度NOR形フラッシュメモリ装置及びそのプログラム方法に関する。
【０００２】
【従来の技術】
フラッシュメモリ装置は、不揮発性情報貯蔵媒体として多様なコンピューターシステムに一般的に使用される。フラッシュメモリ装置は、一般に、フラッシュメモリセルに情報をプログラムするためのプログラム回路の他、メモリセルを消去するための回路を含む。このようなプログラム及び消去回路で要求される電圧レベルは、コンピューターシステムの電源を利用可能な電源電圧レベルとは違う。
【０００３】
フラッシュメモリ装置の中には、プログラム及び消去回路に供給するための多様な電圧源を必要とするものがある。このようなフラッシュメモリ装置では、例えば、通常の電源電圧の他、プログラム回路のための別個の高電圧が要求される。二つの電圧源を必要とすることによって、コンピューターシステムの電源システム設計が複雑になるばかりか、システムの全般的な費用が増加する。
【０００４】
一方、単一電圧原フラッシュメモリ装置は、一般に、フラッシュメモリセルをプログラムし消去することに要求される電圧及び電流を発生する特定回路を含む。このようなフラッシュメモリ装置は、単一電源を、プログラム中にフラッシュメモリセルへの入力データを駆動するために要求される適正電圧レベルに変換するチャージポンプ回路を含む。
【０００５】
ポータブルコンピューターのような最近のコンピューターシステムは、従来のシステムと比較して低い電源電圧レベルで動作する様々な集積回路を使用する。例えば、５Ｖ電源電圧を使用したコンピューターシステムは、３Ｖ又はそれより低い電源電圧を利用するまでに進歩している。
【０００６】
不幸して、フラッシュメモリ装置でチャージポンプ回路によって生成可能な電気的なプログラム電流の量は、そのような低い電源電圧レベルによって実質的に制限される。利用可能なプログラム電流が制限されるによって、そのようなフラッシュメモリ装置の全般的な速度は低下する。これは、同時にプログラム可能なフラッシュメモリセルの数が制限されるからである。
【０００７】
理論的には、低い電源電圧下でバイト（ｂｙｔｅ）又はワード（ｗｏｒｄ）単位で全てのフラッシュメモリセルを同時にプログラムするために要求される電流は、チャージポンプ回路をより大きくし、より複雑にすることで供給され得る。電源電圧レベルが更に低くになると、例えば、２Ｖ以下まで低くなると、チャージポンプ回路はより大きく複雑になり得る。これによって、チャージポンプ回路は集積回路ダイ（又はチップ）において広い面積を占めることになる。チャージポンプ回路専用の集積回路ダイ空間のための広い面積はフラッシュメモリセル及びそれに関連するアクセス回路のために使用可能なダイ空間を減少させる。結局、フラッシュメモリ装置の全般的な貯蔵容量が制限される。その上、ダイ空間の広い面積は集積回路ダイの全般的なサイズにおいて相当な増加を要求し、製造費用の増加原因になる。
【０００８】
【発明が解決しようとする課題】
本発明の目的は、プログラム動作の際に消費される最大電流を減らすことでチャージポンプの大きさを小さくすることができる高密度のＮＯＲ形等のフラッシュメモリ装置及びそれのプログラム方法を提供する点にある。
【０００９】
本発明の他の目的は、プログラム時間を短縮できる高密度のＮＯＲ形等のフラッシュメモリ装置及びそのプログラム方法を提供する点にある。
【００１０】
【課題を解決するための手段】
本発明の１つの特徴によると、行列状に配列されたフラッシュメモリセルのアレーを有するＮＯＲ形フラッシュメモリ装置のプログラム方法が提供される。このプログラム方法によると、先ず、バイト／ワード単位でプログラムされるフラッシュメモリセルが行デコーダ、列デコーダ及び列パスゲートによって選択される。その次に、第１プログラムの動作の間に選択されたフラッシュメモリセルが目標スレショルド電圧より低い所定のスレショルド電圧まで順次にプログラムされ、その後、第２プログラム動作の間に選択されたフラッシュメモリセルは所定のスレショルド電圧で目標スレショルド電圧まで、同時に、又は複数のグループに分けて順次に、プログラムされる。このようなプログラム動作は、プログラム期間制御回路、選択回路、ポンプ回路及び書き込みドライバ回路によって行なわれ得る。
【００１１】
ここで、例えば、選択されたメモリセルに各々対応する列各々は、第１プログラム動作と第２プログラム動作とで異なるレベルのドレーン電圧で駆動される。
【００１２】
ここで、例えば、第１プログラム動作の間に選択されたメモリセルに各々対応する列に供給されるドレーン電圧は、第２プログラム動作の間に選択されたメモリセルに各々対応する列に供給されるドレーン電圧より高い。
【００１３】
本発明の他の特徴によると、ＮＯＲ形フラッシュメモリ装置が提供される。この装置は、行列状に配列された複数のメモリセルのアレーと、複数の行の中の一つの行を選択する行デコーダと、複数の列の中一群の列を選択する列選択回路と、プログラム動作が行われる間に選択された列に供給されるドレーン電圧を発生するポンプ回路と、選択された列及び列によって指定されたメモリセルのプログラム期間を示す第１及び第２プログラム期間信号を発生するプログラム期間制御回路と、指定されたメモリセルにプログラムされるデータビットと第１及び第２プログラム期間信号に応答して選択された列を指定するための選択信号を発生する選択回路、及び、選択信号に応答して選択された列をポンプ回路からのドレーン電圧に駆動する書き込みドライバ回路を含む。このプログラム期間制御回路は、選択されたメモリセル各々が目標スレショルド電圧より低い所定のスレショルド電圧まで順次にプログラムされるように選択されたメモリセル各々に対応する第１プログラム期間制御信号を発生し、選択されたメモリセルが所定のスレショルド電圧から目標スレショルド電圧まで同時にプログラムされる第２プログラム期間信号を発生する。
【００１４】
このような装置及び方法によると、ＮＯＲ形等のフラッシュメモリ装置の集積度が向上しメモリ装置で使用される電源電圧が低くになってもチャージポンプ回路によって集積回路ダイのサイズを増加させることなくプログラムに必要な十分な量の電流を供給することができる。
【００１５】
【発明の実施の形態】
フラッシュメモリセルの断面図を示す図１を参照すると、フラッシュメモリセルは、Ｐ形基板（２）に形成されたｎ＋形のソース及びドレーン領域（３）及び（４）、１００オングストローム以下の薄い絶縁膜（５）を隔ててチャネル領域上に形成されたフローティングゲート（ｆｌｏａｔｉｎｇ  ｇａｔｅ）（６）、及び他の絶縁膜（７）（又はＯＮＯ膜）を隔ててフローティングゲート（６）上に形成された制御ゲイト（ｃｏｎｔｒｏｌ  ｇａｔｅ）（８）を有する。
【００１６】
図１のフラッシュメモリセルは、ソース領域（３）と基板（２）を接地し、制御ゲイト（８）に約＋１０Vの高電圧（Ｖｇ）を印加し、そしてドレーン領域（４）に約＋５Ｖ又は＋６Ｖの電圧（Ｖｄ）を印加することでプログラムされる。このような電圧条件下で所定時間（単位プログラム時間）が経過すると、ドレーン領域（４）に隣接したチャネル領域からの負の電荷がフローティングゲート（６）に十分に注入される。この時、フローティングゲート（６）は、マイナス電位を有し、これは読み出し動作の際にフラッシュメモリセルのスレショルド電圧（ｔｈｒｅｓｈｏｌｄ  ｖｏｌｔａｇｅ）を高くにする役割をする。このような状態のフラッシュメモリセルは“オフセル”（ｏｆｆ  ｃｅｌｌ）と言われる。プログラムの間に約＋５Ｖ又は＋６Ｖの電圧（Ｖｄ）がフラッシュメモリセルのドレーン領域（４）に印加される時、１つのフラッシュメモリセル当り、約２００μＡのセル電流がチャネル領域を通じてドレーン領域（４）から接地されたソース領域（３）に流れる。
【００１７】
当業者に周知のように、フラッシュメモリ装置、特に、ＮＯＲ形フラッシュメモリ装置の選択されたフラッシュメモリセルはバイト単位又はワード単位でプログラムされる。バイト／ワード単位のデータビットが同時にプログラムされると、バイト単位では最大１．６ｍＡ（２００μＡ×８）の電流が、ワード単位では最大３．２ｍＡ（２００μＡ×１６）の電流が必要になる。プログラム中にドレーン領域（４）に印加される約＋５Ｖ又は＋６Ｖの電圧（Ｖｄ）を発生すると共に大容量（例えば、１．６ｍＡ又は３．２ｍＡ）の電流を生成するためには、相当に大きな容量のチャージポンプが要求される。これによって、先に説明されたように、チャージポンプは集積回路ダイの広い面責を占める。チャージポンプによって占められる集積回路ダイの広い面積は、フラッシュメモリセル及びそれに関連するアクセス回路のために使用可能なダイ空間の減少原因になる。結局、フラッシュメモリ装置の全般的な貯蔵容量を制限するから、チャージポンプによって占められるダイ空間の広い面責は、集積回路ダイの全般的な大きさで相当な増加を要求する（これは集積回路ダイのサイズが大きくなることを意味する）。更に、大きなセル電流が瞬間的に消費される際に電源ノイズが発生し、これがフラッシュメモリ装置の誤動作の原因になる。ＮＯＲ形フラッシュメモリ装置に供給される電源電圧レベルが低くなることによって、このような問題はより深刻になる。
【００１８】
チャージポンプによって占められる面積を減らすためのプログラム方法によると、先ず、プログラムしようとするデータビットを複数のグループに分割する。その次に、各グループのデータビットを単位プログラム時間（Ｔｃｙｃｌｅ）（フラッシュメモリセルをスレショルド電圧まで十分にプログラムするために必要な時間に相当する）に同時にプログラムする。例えば、図２を参照すると、各グループが二つのデータビットで構成される場合、単位プログラム時間（Ｔｃｙｃｌｅ）に消耗される最大電流は、以前のプログラム方法（ワード単位のデータビットを同時にプログラムする方法）に比べて、最大で１／８、即ち、約４００μＡに減少する。これにより、チャージポンプの大きさは、減少した最大電流に対応して小さくなる。ここで、フラッシュメモリセルのピーク電流をＩｐｅａｋとすると、図２に図示されたように、各単位プログラム時間（Ｔｃｙｃｌｅ）における最大電圧はフラッシュメモリセルの最大電流の２倍（２×Ｉｐｅａｋ）に相当する。反面、総プログラム時間（Ｔｐｇｍ）は、以前のプログラム方法に比べて８倍（Ｔｃｙｃｌｅ＝１μｓである時、Ｔｐｇｍ＝１μｓ×８＝８μｓ）に増えることを分かる。
【００１９】
ＮＯＲ形フラッシュメモリ装置が低い電源電圧（例えば、２．０Ｖ以下）で動作する場合、チャージポンプがプログラムの間にフラッシュメモリセルのドレーン領域（４）に供給される電源及び電圧（Ｖｄ）生成するために必要な時間が増える。一方、総プログラム時間を短縮するためには、チャージポンプのサイズが大きくなる。この場合、ＮＯＲ形フラッシュメモリ装置が高集積なるにしたがって、チャージポンプが集積回路ダイの広い面積を占めるようになる。これは、チャージポンプ回路によって占められる集積回路ダイの広い面積がフラッシュメモリセル及びそれに関連するアクセス回路に使用可能なダイ空間を減少させることを意味する。結局、フラッシュメモリ装置の全般的な貯蔵容量を制限するため、チャージポンプによって占められるダイ空間の広い面積は、集積回路ダイの全般的なサイズで相当な増加を要求する（これは集積回路ダイサイズが大きくになることを意味する）。
【００２０】
以下、図面を参照しながら本発明の好適な実施の形態を説明する。
【００２１】
＜第１の実施の形態＞
図３には、プログラム時間とフラッシュメモリセルのスレショルド電圧変化との関係が図示されている。図３で、縦軸はフラッシュメモリセルのスレショルド電圧（Ｖｔｈ）を示し、横軸はｌｏｇスケール（Ｌｏｇ  ｓｃａｌｅ）で表示されたフラッシュメモリセルのプログラム時間を示す。プログラムしようとするフラッシュメモリセルの目標スレショルド電圧（ｔａｒｇｅｔ  ｔｈｒｅｓｈｏｌｄ  ｖｏｌｔａｇｅ）（Ｖｔｈ＿ｐｇｍ）は８Ｖであり、フラッシュメモリセルをプログラムするために要求される単位プログラム時間（Ｔｃｙｃｌｅ）は１μｓと仮定しよう。このような仮定の下で、プログラムしようとするフラッシュメモリセルのスレショルド電圧（Ｖｔｈ）が、単位プログラム時間（Ｔｃｙｃｌｅ）の半分である０．５μｓ以内に約７Ｖ（約８５％）まで増加することを分かる。
【００２２】
プログラム時間によるスレショルド電圧及びセル電流の変化を示す図４を参照すると、プログラムしようとするフラッシュメモリセルのスレショルド（Ｖｔｈ）は、図４の第１プログラム時間（０〜Ｔ１）の間に電圧（Ｖｔｈ１）まで急激に増加する反面、フラッシュメモリセルを通じて流れるセル電流は第１プログラム時間（０〜Ｔ１）の間に最大電流（Ｉｐｅａｋ）から（Ｉｔ１）まで急激に減少する。その次に、第２プログラム時間（Ｔ１〜Ｔｃｙｃｌｅ）の間、フラッシュメモリセルのスレショルド（Ｖｔｈ）は、電圧（Ｖｔｈ１）から目標スレショルド電圧（Ｖｔｈ＿ｐｇｍ）まで緩慢に増加し、第２プログラム時間（Ｔ１〜Ｔｃｙｃｌｅ）の間に、かなり少ない量のセル電流が消費される。
【００２３】
結果的に、フラッシュメモリセルのスレショルド電圧（Ｖｔｈ）が単位プログラム時間（Ｔｃｙｃｌｅ）の初期に急激に増加することによって、図３及び図４で分かるように、チャネル領域を通じてドレーン領域（４）でソース領域（３）に流れるセル電流は急激に減少する。ここで、フラッシュメモリセルの特性によってスレショルド電圧が増加する傾きが異なることは、当業者に自明である。これは、第１プログラム時間（０〜Ｔ１）がフラッシュメモリセル特性に依存して長くなったり短くなったりすることを意味する。
【００２４】
本発明の好適な第１の実施の形態に係るＮＯＲ形フラッシュメモリ装置を示すブロック図が図５に示されている。ＮＯＲ形フラッシュメモリ装置（１００）はメモリセルアレー（１１０）を含む。アレー（１１０）は、図面には示されていないが、行を構成するように配列された複数のワードライン、列を構成するように配列された複数のビットライン、及びワードラインとビットラインの交差領域に配列された複数のフラッシュメモリセル（又はＥＥＰＲＯＭセル）で構成される。複数のワードライン中の一つのワードラインが行アドレスに従って行デコーダ（１２０）によって選択され、複数のビットライン中の一群のビットラインが列アドレスに従って列デーコダ（１３０）及び列パスゲート（１４０）によって選択される。例えば、バイト単位にプログラムされる場合、８個のビットラインが選択され、ワード単位にプログラムされる場合、１６個のビットライン選択される。したがって、選択されたワードラインと選択されたビットラインの交差領域に配列されたフラッシュメモリセルが選択される。
【００２５】
ＮＯＲ形フラッシュメモリ装置（１００）には、プログラム期間制御回路（１５０）、データ入力バッファ回路（１６０）、選択回路（１７０）、ポンプ回路（１８０）、及び書き込みドライバ回路（１９０）が提供される。データ入力バッファ回路（１６０）には、ワード単位又はバイト単位で‘０’又は‘１’のデータビットが一時的に貯蔵される。プログラム期間制御回路（１５０）は、選択されたメモリセルに対してプログラムが行われる間、パルス状のプログラム期間信号（ＰＧＭ＿ＢＬｉ）を順次に発生する。プログラム期間制御回路（１５０）は、例えば、カウンタで構成され得る。
【００２６】
選択回路（１７０）は、プログラム期間信号（ＰＧＭ＿ＢＬｉ）とデータビット（Ｄｉｎ＿ｉ）を受け入れて、選択されたビットラインに各々対応するデータライン選択信号（ＤＬＳＥＬｉ）（ｉ＝０〜１５）を発生する。例えば、プログラム期間信号（ＰＧＭ＿ＢＬ０）が活性化され、それに対応するデータビット（Ｄｉｎ＿０）がプログラムされるデータビット（例えば、‘０’）である時、データライン選択信号（ＤＬＳＥＬ０）が活性化される。一方、プログラム期間信号（ＰＧＭ＿ＢＬ０）が活性化されて、それに対応するデータビット（Ｄｉｎ＿０）がプログラムが禁止されたデータビット（例えば、‘１’）である時、データライン選択信号（ＤＬＳＥＬＯ）が非活性化される。このような方法によって、他のデータライン選択信号（ＤＬＳＥＬ１）―（ＤＬＳＥＬ１５）も同様に活性化又は非活性化される。
【００２７】
ポンプ回路（１８０）は、選択されたメモリセルをプログラムする間、選択されたビットライン（等）に供給されるドレーン電圧（Ｖｄ）と電流を書き込みドライバ回路（１９０）に提供する。書き込みドライバ回路（１９０）は、データライン選択信号（ＤＬＳＥＬｉ）に応答して選択されたビットラインに対して、ポンプ回路（１８０）から供給されるドレイン電圧（Ｖｄ）と電流を供給する。
【００２８】
ポンプ回路（１８０）の一例が“ＡＵＴＯ―ＰＲＯＧＲＡＭ  ＣＩＲＣＵＩＴＩＮ  Ａ  ＮＯＮＶＯＬＡＴＩＬＥ  ＳＥＭＩＣＯＮＤＵＣＴＯＲ  ＭＥＭＯＲＹ  ＤＥＶＩＣＥ”と言うタイトルで米国特許第５，６４２，３０９号に開示されており、これを本発明に適用することができる。
【００２９】
前述のＮＯＲ形フラッシュメモリ装置がワード単位でプログラム動作を行うものと仮定し、本発明に係るプログラム方法を説明する。ただし、ＮＯＲ形フラッシュメモリ装置がバイト単位でプログラム動作を行う場合にも本発明のプログラム方法が適用されることは自明である。このＮＯＲ形フラッシュメモリ装置は、プログラム動作と読み出し動作が同時に行われるＲＷＷ（Ｒｅａｄ−Ｗｈｉｌｅ―Ｗｒｉｔｅ）動作モードを有する。ＲＷＷ動作モードを有するメモリ装置は、“ＢＡＮＫ  ＡＲＣＨＩＴＥＣＴＵＲＥ  ＦＯＲ  Ａ  ＮＯＮ―ＶＯＬＡＴＩＬＥ  ＭＥＭＯＲＹ  ＥＮＡＢＬＩＮＧ  ＳＩＭＵＬＴＡＮＥＯＵＳ  ＲＥＡＤＩＮＧ  ＡＮＤ  ＷＲＩＴＩＮＧ”と言うタイトルで米国特許第５，８６７，４３０号に掲載されており、これを本発明に適用することができる。
【００３０】
図６は、本発明の第１の実施の形態のプログラム方法によるセル電流とプログラム時間の関係を示す図面である。このプログラム方法を説明する前に、まず、フラッシュメモリセルのスレショルド電圧（Ｖｔｈ）が目標スレショルド電圧（Ｖｔｈ＿Ｐｇｍ）より低い電圧（例えば、６〜７Ｖ）に到達する時間を第１プログラム時間（Ｔ１）、フラッシュメモリセルを要求される目標スレショルド電圧（Ｖｔｈ＿Ｐｇｍ）までプログラムするために要する時間から単位プログラム時間（Ｔ１）を差し引いた時間を第２プログラム時間（Ｔ２）と各々定義する。
【００３１】
プログラム動作が始まると、図５に図示されたメモリセルアレー（１１０）の複数のワードライン中の一つのワードラインが行デーコダ（１２０）によって選択され、アレー（１１０）に連結された複数のビットライン中のワード単位、即ち、１６個のビットラインが列デーコダ及び列パスゲート（１４０）によって選択される。このような動作の結果として、選択されたワードラインと選択されたビットラインの交差領域に各々配列された１６個のフラッシュメモリセルが選択される。ここで、図面に示されていないが、約１０Ｖの高電圧が選択されたフラッシュメモリセルの制御ゲートに共通連結されたワードラインに供給される。
【００３２】
次に、プログラム期間制御回路（１５０）からの第１プログラム期間信号（ＰＧＭ＿ＢＬ０）がロウレベルからハイレベルに遷移する時、選択回路（１７０）は、データ入力バッファ回路（１６０）に一時的に貯蔵されたプログラムすべきデータビット中の第１データビット（例えば、ロジック‘０’）と第１プログラム期間信号（ＰＧＭ＿ＢＬＯ）に応答して、第１データライン選択信号（ＤＬＳＥＬＯ）を活性化させる。これは、書き込みドライバ回路（１９０）を通じてポンプ回路（１８０）からのドレイン電圧（Ｖｄ）及び電流が選択されたビットライン中の第１データビットに対応する第１ビットラインに供給させる。その結果、第１ビットラインに連結された第１フラッシュメモリセルのプログラムが開始される。この時、前述のように、第１フラッシュメモリセルを通じて流れるセル電流は約２００μＡの最大電流（Ｉｐｅａｋ）に相当し、第１フラッシュメモリセルは第１プログラム時間（Ｔ１）の間に目標スレショルド電圧（Ｖｔｈ＿ｐｇｍ）より低いスレショルド電圧（Ｖｔｈ１）までプログラムされる。
【００３３】
続けて、図６に示されたように、第１プログラム時間（Ｔ１）が経過した後、第１プログラム期間信号（ＰＧＭ＿ＢＬ０）がハイレレベルからロウベルに遷移する。これと同時に、プログラム期間制御回路（１５０）は、プログラムすべきデータビット中の第２データビットのプログラムを指示する第２プログラム期間信号（ＰＧＭ＿ＢＬ１）を活性化させる。これによって、第２データビットに対応する第２フラッシュメモリセルのプログラム動作が上記と同様な過程で行われる。上記と同様に、第２フラッシュメモリセルを通じて流れるセル電流は約２００μＡの最大電流（Ｉｐｅａｋ）に相当し、第２フラッシュメモリセルも第１プログラム時間（Ｔ１）の間にスレショルド電圧（Ｖｔｈ１）までプログラムされる。
【００３４】
プログラムすべきデータビット中の他のデータビットに対応するフラッシュメモリセルも上記と同様の過程でスレショルド電圧（Ｖｔｈ１）まで順次にプログラムされる。プログラムされるデータビットに対応する全てのフラッシュメモリセルをスレショルド電圧（Ｖｔｈ１）まで順次にプログラムした後、ポンプ回路（１８０）の電流容量によって、複数のフラッシュメモリセルを同時に又は複数のグループに分割してプログラムすることができる。ポンプ回路（１８０）の電流容量がＩｐｅａｋ（約２００μＡ）と仮定すると、この実施の形態では、同時にプログラムされるデータビット数（Ｎ）は、第２プログラム時間（Ｔ２）の初期にフラッシュメモリセルによって消耗されるセル電流（Ｉｔ１）とポンプ回路（１８０）の電流容量（Ｉｐｅａｋ）によって決定される（Ｉｔ１×Ｎ≦Ｉｐｅａｋ）。ここで、Ｎ＝８と仮定すると、１６個のフラッシュメモリセルは、２個のグループに分割され、各グループは次のようにプログラムされる。
【００３５】
図６に図示されたように、プログラム期間制御回路（１５０）からのプログラム期間信号（ＰＧＭ＿ＢＬ１６）がロウレベルからハイレベルに活性化される時、プログラムされるデータビット中の一つのグループに対応するデータライン選択信号（ＤＬＳＥＬ０〜ＤＬＳＥＬ７）は、選択回路（１７０）によってロウレベルからハイレベルに同時に活性化される。これは、書き込みドライバ回路（１９０）を通じてポンプ回路（１８０）からのドレーン電圧（Ｖｄ）及び電流が選択されたビットラインのうち活性化された信号（ＤＬＳＥＬＯ）〜（ＤＬＳＥＬ７）に各々対応する第１ビットライン〜第８ビットラインに供給させる。その結果、第１ビットライン〜第８ビットラインに各々連結されたフラッシュメモリセルは、第２プログラム時間（Ｔ２）（Ｔ２＝Ｔｃｙｃｌｅ―Ｔ１）の間にスレショルド電圧（Ｖｔｈ１）から目標スレショルド電圧（Ｖｔｈ＿ｐｇｍ）まで同時にプログラムされる。他のグループのフラッシュメモリセルも上記と同様の方法で同時にプログラムされる。説明の重複を避けるために、これに関する詳細な説明は省略する。
【００３６】
このような一連の過程を通じてプログラム動作が完了する。本発明の第１の実施の形態に係るプログラム方法によると、総プログラム時間（Ｔｐｇｍ）は次の式で与えられる。
【００３７】
Ｔｐｇｍ＝Ｔ１×Ｎ＋（Ｔｃｙｃｌｅ−Ｔ１）×ｒ
ここで、Ｎはプログラムしようとするデータビット数を示し、バイト単位ではＮ＝８であり、ワード単位ではＮ＝１６である。そして、ｒは同時にプログラムされるフラッシュメモリセルのグループ数を示し、前述のように、これは電流（Ｉｔ１）と最大電流（Ｉｐｅａｋ）によって決定される。例えば、Ｔｃｙｃｌｅ＝１μｓ、Ｔ１＝０．５μｓ、ｒ＝２である時、ワード単位の総プログラム時間（Ｔｐｇｍ）は９μｓ（０．５μｓ×１６＋０．５μｓ×２）である。
【００３８】
プログラム動作が行われるの間に消費される最大電流は、一つのフラッシュメモリセルによって消費される電流（Ｉｐｅａｋ）に相当することが上記のプログラムアルゴリズムから分かるであろう。本発明の第１の実施の形態に係るプログラム方法に従って設計されるポンプ回路（１８０）の大きさは、２個のデータビットを同時にプログラムする方法におけるポンプ回路の大きさの約半分になる。結果的に、ＮＯＲ形フラッシュメモリ装置の集積度が増加しメモリ装置で使用される電源電圧が低くなってもポンプ回路（１８０）による集積回路ダイのサイズを増加させることなくプログラムに必要な十分な量の電流を供給することができる。
【００３９】
＜第２の実施の形態＞
本発明の第２の実施の形態に係るＮＯＲ形フラッシュメモリ装置のブロック図が図７に示されている。図７において、図５の構成要素と同一の構成要素には同一の参照番号を付し、それに対する説明は省略する。この実施の形態は、選択されたビットラインに供給されるドレイン電圧（Ｖｄ）がフラッシュメモリセルを目標スレショルド電圧より低いスレショルド電圧までプログラムするために必要な第１プログラム時間、及び、フラッシュメモリセルを低いスレショルド電圧から目標スレショルド電圧までプログラムするために必要な第２プログラム時間が、第１の実施の形態と異なる。
【００４０】
図７を参照して説明すると、本発明の第２の実施の形態に係るポンプ回路（１８０’）は、制御信号（Ｓｖｄ１）及び（Ｓｖｄ２）に応答して、ビットラインに伝達すべきドレーン電圧（Ｖｄ）を書き込みドライバ回路（１９０）に供給する。具体的には、制御信号（Ｓｖｄ１）が活性化される時にポンプ回路（１８０’）から書き込みドライバ回路（１９０）に供給されるドレーン電圧（Ｖｄ）は、制御信号（Ｓｖｄ２）が活性化される時にポンプ回路（１８０）から書き込みドライバ回路（１９０）に供給されるドレイン電圧（Ｖｄ）より低い。ポンプ回路（１８０’）は、図８に示されたように、チャージポンプ（１８１）、レギュレータ（１８２）、第１及び第２検出器（１８３）及び（１８４）、並びに発振器（１８５）で構成されている。
【００４１】
チャージポンプ（１８１）は、発振器（１８５）からの発振信号（ＯＳＣ）に応答してポンピング動作を行って、フラッシュメモリセルのドレーンに供給される電圧（Ｖｏｕｔ）を生成する。発振器（１８５）は、発振イネーブル信号（ＯＳＣＥ）に応答して動作する。ポンプ（１８１）は、直列連結された複数のポンプ段（ｐｕｍｐ  ｓｔａｇｅｓ）で構成され、これは“ＣＨＡＲＧＥ  ＰＵＭＰＷＨＩＣＨ  ＯＰＥＲＡＴＥＳ  ＯＮ  Ａ  ＶＯＬＴＡＧＥ  ＰＯＷＥＲ  ＳＵＰＰＬＹ”と言うタイトルで米国特許第５，２８０，４２０号に開示されており、これを本発明に適用することができる。レギュレータ（１８２）は、チャージポンプ（１８１）で生成された不安定な電圧（Ｖｏｕｌｔ）を安定させる機能を有し、レギュレータ（１８２）の出力電圧（Ｖｄ）、即ちドレーン電圧は書き込みドライバ回路（１９０）に供給される。第１検出器（１８３）は、制御信号（Ｓｖｄ１）が活性化されているる時にレギュレータ（１８２）の出力電圧（Ｖｄ）が所定の電圧（Ｖｄ１）、例えば４．５Ｖより高いか否かを検出する。Ｖｄ＞Ｖｄ１である時は、発振器（１８２）は第１検出器（１８４）によって非活性化され、その結果チャージポンプ（１８２）のポンピング動作が中断される。同様に、第２検出器（１８４）は、制御信号（Ｓｖｄ２）が活性化されている時にレギュレータ（１８２）の出力電圧（Ｖｄ）が所定の電圧（Ｖｄ２）、例えば５．５Ｖより高いか否かを検出する。Ｖｄ＞Ｖｄ２である時は、発振器（１８２）は第２検出器（１８５）によって非活性化され、その結果チャージポンプ（１８２）のポンピング動作が中断される。
【００４２】
ビットラインに供給される電圧（Ｖｄ）の変化によるフラッシュメモリセルのスレショルド電圧及びプログラム時間の違いを示す図９を参照すると、Ｖｄ＝Ｖｄ２（例えば、５．５Ｖ）である時は、フラッシュメモリセルがスレショルド電圧（Ｖｔｈ１）までプログラムされるために必要な第１プログラム時間（Ｔ１’）は、Ｖｄ＝Ｖｄ１（例えば、４．５Ｖ）である時のプログラム時間（Ｔ１）（これは本発明の第１の実施の形態で説明された時間に相当する）より短い。この結果から分かるように、フラッシュメモリセルのドレーンに供給される電圧（Ｖｄ）を高くにすることで総プログラム時間（Ｔｐｇｍ）を短縮することができる。図９に示されたように、Ｖｄ＝Ｖｄ２である時にフラッシュメモリセルを通じて流れるセル電流も最大電流（Ｉｐｅａｋ）に相当する。
【００４３】
チャージポンプの電流供給能力を示す図１０に示されたように、チャージポンプ（１８２）からの出力電圧（Ｖｏｕｔ）を高くすると、チャージポンプ（１８２）からの出力電流（Ｉｏｕｔ）は減少する。例えば、電源電圧（Ｖｃｃ）が２Ｖでありチャージポンプ（１８２）が８個の直列連結されたポンプ段で構成される場合、チャージポンプ（１８２）の出力電圧（Ｖｏｕｔ）が４．５Ｖである時の出力電流（Ｉｏｕｔ）は約２００μＡである。一方、チャージポンプ（１８２）の出力電圧（Ｖｏｕｔ）が５．５Ｖに増加させた時の出力電流（Ｉｏｕｔ）は約１５０μＡに減少する。
【００４４】
前述のように、Ｖｄ＝Ｖｄ２である時のフラッシュメモリセルを通じて流れるセル電流も最大電流（Ｉｐｅａｋ）に相当するので、第２の実施の形態によるチャージポンプ（１８０）を構成するポンプ段の段数は、第１の実施の形態における段数に比べて増加されなければならない。例えば、５．５Ｖの出力電圧（Ｖｏｕｔ）で約２００μＡの出力電流（Ｉｏｕｔ）を供給するためには、図１１及び図１２から分かるように、チャージポンプ（１８２）は、１０個の直列連結されたポンプ段で構成されなければならない。この場合、１０個のポンプ段で構成されるチャージポンプ（１８２）は、Ｖｄ＝Ｖｄ１である時、約２４０μＡの出力電流（Ｉｏｕｔ）を供給することができる。これは、第２プログラム時間（Ｔ１―Ｔｃｙｃｌｅ）の間に同時にプログラムすることができるデータビットの数が多くなることを意味する。反面、本発明の第２の実施の形態によるチャージポンプ（１８２）の大きさは、第１の実施の形態（Ｖｄ＝Ｖｄ１）によるチャージポンプの大きさに比較すると、２個のポンプ段に相当する分だけ大きくなる。
【００４５】
図１３は、本発明の第２の実施の形態のプログラム方法によるセル電流とプログラム時間の関係を示す図面である。以下、この第２プログラム方法を図１３を参照しながら説明する。
【００４６】
プログラム動作が始まると、図７に図示されたメモリセルアレー（１１０）の複数のワードライン中の一つのワードラインが行デーコダ（１２０）によって選択され、アレー（１１０）に連結された複数のビットライン中の一つのワード単位、即ち、１６個のビットラインが列デーコダ（１３０）及び列パスゲート（１４０）によって選択される。このような動作の結果として、選択されたワードラインと選択されたビットラインの交差領域に配列された１６個のフラッシュメモリセルが選択される。
【００４７】
次に、プログラム期間制御回路（１５０）からの第１プログラム期間信号（ＰＧＭ＿ＢＬＯ）がロウレベルからハイレベルに遷移すると、選択回路（１７０）はデータ入力バッファ回路（１６０）に一時的に貯蔵されたプログラムすべきデータビット中の第１データビットと第１プログラム期間信号（ＰＧＭ＿ＢＬ０）に応答して第１データライン選択信号（ＤＬＳＥＬ０）を活性化させる。これは、書き込みドライバ回路（１９０）を通じてポンプ回路（１８０）からのドレーン電圧（Ｖｄ＝Ｖｄ２）及び電流（Ｉｏｕｔ）が選択されたビットライン中の第１データビットに対応する第１ビットラインに供給させる。結果的に、第１ビットラインに連結された第１フラッシュメモリセルのプログラムが開始される。この時、前述のように、第１フラッシュメモリセルを通じて流れるセル電流は約２００μＡのピーク電流（Ｉｐｅａｋ）に相当し、第１フラッシュメモリセルは第１プログラム時間（Ｔ１’）の間に目標スレショルド電圧（Ｖｔｈ＿ｐｇｍ）より低いスレショルド電圧（Ｖｔｈ１）までプログラムされる。前述のように、時間（Ｔ１’）は、図６の時間（Ｔ１）より短い（Ｔ１’＜Ｔ１）。
【００４８】
続けて、図１３に図示されたように、第１プログラム時間（Ｔ１’）が経過した後、第１プログラム期間間信号（ＰＧＭ＿ＢＬ０）がハイレベルからロウレベルに遷移する。これと同時に、プログラム期間制御回路（１５０）は、プログラムすべきデータビット中の第２データビットのプログラムを指示する第２プログラム期間信号（ＰＧＭ＿ＢＬ１）を活性化させる。これによって、第２データビットに対応する第２フラッシュメモリセルのプログラム動作が上記と同様の過程で行われる。上記と同様に、第２フラッシュメモリセルを通じて流れるセル電流は約２００μＡの最大電流（Ｉｐｅａｋ）に相当し、第２フラッシュメモリセルは第１プログラム時間（Ｔ１’）の間にスレショルド電圧（Ｖｔｈ１）までプログラムされる。
【００４９】
以後、プログラムすべきデータビット中の他のデータビットに対応するフラッシュメモリセルも上記と同様の過程でスレショルド電圧（Ｖｔｈ１）まで順次にプログラムされる。プログラムされるデータビットに対応する全てのフラッシュメモリセルがスレショルド電圧（Ｖｔｈ１）まで順次にプログラムされた後、ポンプ回路（１８０）の電流容量によって、フラッシュメモリセルを同時に又は複数のグループに分割してプログラムすることができる。チャージポンプ回路（１８２）の電流容量がＩｐｅａｋ（この実施の形態では、２００μＡ）と仮定すると、同時にプログラムすることができるデータビット数（Ｎ）は、第２プログラム時間（Ｔ２）の初期にフラッシュメモリセルによって消費されるセル電流（Ｉｔ１）とポンプ回路（１８０）の電流容量（Ｉｐｅａｋ）によって決定される（Ｉｔ１×Ｎ≦Ｉｐｅａｋ）。Ｎ＝１６と仮定すると、１６個のフラッシュメモリセルを同時にプログラムすることができる。一方、Ｎ＝８である場合、１６個のフラッシュメモリセルは２個のグループに分割され、各グループは順次にプログラムされる。後者の場合によるプログラム動作は次の通りである。
【００５０】
図１２に示されたように、プログラム期間制御回路（１５０）からのプログラム期間信号（ＰＧＭ＿ＢＬ１６）がロウレベルからハイレベルに活性化される時、プログラムされるデータビット中の一つのグループに対応するデータライン選択信号（ＤＬＳＥＬ０〜ＤＬＳＥＬ７）は、選択回路（１６０）によってロウレベルからハイレベルに同時に活性化される。これは、書き込みドライバ回路（１９０）を通じて第１プログラム時間（Ｔ１’）で使用されたドレーン電圧（Ｖｄ２）より低いレベルのドレーン電圧（Ｖｄ＝Ｖｄ１）及び電流が選択されたビットラインのうちの活性化された信号（ＤＬＳＥＬ０〜ＤＬＳＥＬ７）に各々対応する第１ビットライン〜第８ビットラインに供給させる。結果的に、第１〜第８ビットラインに各々連結されたフラッシュメモリセルは、第２プログラム時間（Ｔ２）（Ｔ２＝Ｔｃｙｃｌｅ―Ｔ１）の間にスレショルド電圧（Ｖｔｈ１）から目標スレショルド電圧（Ｖｔｈ＿ｐｇｍ）まで同時にプログラムされる。他のグループのフラッシュメモリセルも上記と同様の方法に従ってプログラムされる。説明の重複を避けるために、これに関する詳細な説明は省略する。
【００５１】
このような一連の過程によってプログラム動作が完了される。本発明に係る第２プログラム方法によると、総プログラム時間（Ｔｐｇｍ）は次の式で与えられる。
【００５２】
Ｔｐｇｍ＝Ｔ１’×Ｎ＋（Ｔｃｙｃｌｅ−Ｔ１）×ｒ
ここで、Ｎはプログラムしようとするデータビット数を示し、バイト単位ではＮ＝８であり、ワード単位ではＮ＝１６である。そして、ｒは同時にプログラムされるフラッシュメモリセルのグループ数を示し、前述のように、これは電流（Ｉｔ１）とピーク電流（Ｉｐｅａｋ）によって決定される。例えば、Ｔ１＝０．５μｓ、Ｔ１’＝０．３μｓ、Ｔ２＝１μｓ、ｒ＝２である時、ワード単位の総プログラム時間（Ｔｐｇｍ）は５．８μｓ（０．３μｓ×１６＋０．５μｓ×２）に短縮される。結果的に、本発明に係る第２プログラム方法による総プログラム時間（Ｔｐｇｍ）は、第１の実施の形態のそれに比べて、｛（Ｔ１―Ｔ１’）×１６＋Ｔ２×（ｒ―ｒ’）｝ほど短縮され得る。
【００５３】
ここで、ｒは第１の実施の形態によって同時にプログラムされるデータビットのグループ数を示し、ｒ’は第２の実施の形態によって同時にプログラムされるデータビットのグループ数を示す。
【００５４】
プログラム動作が行われる間に消費される最大電流がフラッシュメモリセルの最大電流（Ｉｐｅａｋ）に相当することが、上記のプログラムアルゴリズムから分かる。本発明の第２の実施の形態に従って設計されるポンプ回路（１８０）の大きさは、２個のデータビットを同時にプログラムする方法によって設計されたポンプ回路と比較して、相当に小さくなる。概略的に、本発明の第２の実施の形態によるポンプ回路の大きさは、２個のデータビットを同時にプログラムする方法によって設計されたポンプ回路の大きさの約６３％に相当する。結果的に、ＮＯＲ形フラッシュメモリ装置の集積度が増加しメモリ装置で使用される電源電圧が低くなってもポンプ回路による集積回路ダイのサイズを増加させることなくプログラムに必要な十分な量の電流を供給することができる。
【００５５】
その上、前述のように、このＮＯＲ形フラッシュメモリ装置がＲＷＷ動作モードを有するので、任意のバンクでプログラム動作が行われ、他のバンクで読み出し動作が行われ得る。プログラムに必要な高電圧及びドレーン電流を生成する時に電源ノイズが発生し得ることは当業者に周知である。プログラムの間に生にずる電源ノイズは、他のバンクで行われる読み出し動作に影響を及ぼす。したがって、電源ノイズに関連するドレイン電流の最大値、即ち、最大電流が少ないことが好ましい。結果的に、本発明の第１及び第２プログラム方法を利用することで電源ノイズの原因になる最大電流を小さくすることができる。
【００５６】
【発明の効果】
上述の通り、本発明のプログラム方法を利用することで単位プログラム時間内で消費される最大電流が減少する。したがって、ＮＯＲ形フラッシュメモリ装置等のメモリ装置の集積度が向上しメモリ装置で使用される電源電圧が低くなってもチャージポンプ回路によって集積回路ダイのサイズを増加させることなくプログラムに必要な十分な量の電流を供給できる。加えて、本発明のプログラム方法を利用することで総プログラム時間を短縮することができる。
【図面の簡単な説明】
【図１】フラッシュメモリセルの構造を示す断面図である。
【図２】同時に２個のデータビットをプログラムする方法によるセル電流とプログラム時間を示す図である。
【図３】プログラム動作中のフラッシュメモリセルのスレショルド電圧とプログラム時間の関係を示す図である。
【図４】プログラム時間によるスレショルド電圧及びセル電流の変化を示す図である。
【図５】本発明の第１の実施の形態に係るフラッシュメモリ装置を示すブロック図である。
【図６】本発明の第１の実施の形態に係るプログラム方法によるセル電流とプログラム時間の関係を示す図である。
【図７】本発明の第２の実施の形態に係るＮＯＲ形フラッシュメモリ装置を示すブロック図である。
【図８】ポンプ回路を示すブロック図である。
【図９】ビットラインに供給されるドレーン電圧の変化によるフラッシュメモリセルのスレショルド電圧とプログラム時間の変化を示す図である。
【図１０】チャージポンプ電流供給能力を示す図である。
【図１１】チャージポンプの段数と電圧による電流変化を示す図である。
【図１２】ポンプ段数による電流容量変化を示す図である。
【図１３】本発明の第２の実施の形態のプログラム方法によるセル電流とプログラム時間の関係を示す図である。
【符号の説明】
２  基板
３  ソース領域
４  ドレーン領域
５，７  絶縁膜
６  プロチンゲイト
８  制御ゲート
１００  フラッシュメモリ装置
１１０  メモリセルアレー
１２０  行デコーダ
１３０  列デコーダ
１４０  列パスゲート
１５０  プグラム期間制御回路
１６０  データ入力バッファ回路
１７０  選択回路
１８０  ポンプ回路
１９０  書き込みドライバ回路
【図１】
0003854042.tif 000002
【図２】
0003854042.tif 000003
【図３】
0003854042.tif 000004
【図４】
0003854042.tif 000005
【図５】
0003854042.tif 000006
【図６】
0003854042.tif 000007
【図７】
0003854042.tif 000008
【図８】
0003854042.tif 000009
【図９】
0003854042.tif 000010
【図１０】
0003854042.tif 000011
【図１１】
0003854042.tif 000012
【図１２】
0003854042.tif 000013
【図１３】
0003854042.tif 000014