(57)【特許請求の範囲】
【請求項１】
誘電体基板と、誘電体基板上に薄膜導体層と薄膜誘電体層とを接着層を介して交互に積層した薄膜多層電極と、誘電体基板と薄膜多層電極との間に介在された平坦化膜とを備えてなる薄膜多層電極を有する素子であって、
前記平坦化膜の薄膜多層電極と接する面に、その表面を平坦化するための研磨処理が施されており、かつ前記平坦化膜は、Ｔｉ、Ｔａ、Ｗ、Ｃｒ、Ｚｒ、Ｎｂ、Ｈｆ、Ｖ、Ｍｏ、Ｔｉ−Ｎ、Ｔａ−Ｎ、あるいはこれらを２種以上混合して得られる材料、あるいはこれらに添加物を加えた材料からなることを特徴とする薄膜多層電極を有する素子。
【請求項２】
誘電体基板上に薄膜導体層と薄膜誘電体層とを交互に積層した薄膜多層電極を形成してなる薄膜多層電極を有する素子の製造方法において、
誘電体基板を準備する工程と、
誘電体基板表面に、基板表面の凹凸を平坦化する平坦化膜を、Ｔｉ、Ｔａ、Ｗ、Ｃｒ、Ｚｒ、Ｎｂ、Ｈｆ、Ｖ、Ｍｏ、Ｔｉ−Ｎ、Ｔａ−Ｎ、あるいはこれらを２種以上混合して得られる材料、あるいはこれらに添加物を加えた材料を用いて形成する工程と、
平坦化膜の表面が平坦になるように不要部分を除去する除去工程と、
除去工程後の平坦化膜上に薄膜多層電極を形成する工程と、を有することを特徴とする薄膜多層電極を有する素子の製造方法。
【請求項３】
前記除去工程は、平坦化膜の表層に生じた加工変質層をウェットエッチングにより除去する工程を含むことを特徴とする請求項２に記載の薄膜多層電極を有する素子の製造方法。
【請求項４】
前記除去工程は、平坦化膜の表面粗さＲａが０．０５μｍ以下となるように研磨処理を施す工程を含むことを特徴とする請求項２または請求項３に記載の薄膜多層電極を有する素子の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、主として高周波領域において使用される薄膜多層電極を有する素子およびその製造方法に関する。
【０００２】
【従来の技術】
近年、電子部品の小型化が進む中、マイクロ波、準ミリ波またはミリ波などの高周波帯においても、高誘電率材料を用いることによってデバイスの小型化が図られている。しかし、高誘電率材料を用いることによって形状を縮小すると、体積の立方根に反比例してエネルギー損失が増大するという問題点があった。この高周波デバイスのエネルギー損失は、表皮効果による導体損失と、誘電体材料による誘電体損失とに大きく分類することができるが、近年では、高誘電率のものでも低損失な特性を有する誘電体材料が実用化されており、従って、誘電体損失よりも導体損失の方がエネルギー損失において支配的な割合を占めるようになっている。
【０００３】
以上のような状況の下、本出願人は国際出願公開第ＷＯ９５／０６３３６号公報において、高周波帯での導体損失を低減しうる電極として、誘電体基板上に薄膜導体層と薄膜誘電体層とを接着層を介して交互に積層して構成した薄膜多層電極を提案した。なお、ここで提案されている薄膜多層電極は、平坦な表面を有する誘電体基板（鏡面研磨の施されたアルミナの単結晶からなるサファイア基板が例示されている）上に形成されることを前提として薄膜導体層と薄膜誘電体層の各膜厚が設定されている。
【０００４】
【発明が解決しようとする課題】
しかしながら、例えば誘電体基板としてセラミック基板を用いるような場合、通常その基板表面はポア等の存在により凹凸を有している。この凹凸は、表面研磨処理等によってある程度平坦化することが可能である。しかし、ポアは基板表面のみならず基板内部にも多数存在するため、研磨処理によって新たなポアが表面に顕在化することになり、基板表面を充分には平坦化することができない。ここで、ポアを有する誘電体基板上に薄膜多層電極を形成した場合の膜構造を示す断面図を、図３に示す。図３に示すように、誘電体基板３２上に薄膜導体層３５および薄膜誘電体層３６がそれぞれ積層されて薄膜多層電極３４が形成されているが、薄膜導体層３５および薄膜誘電体層３６は基板３２のポア３７に対応して凹凸を有するものとなる。このように各層が凹凸を持って形成されると、当初の設計通りの低損失動作を実現できなくなる。また、ポアを有する基板上に薄膜を積層する場合、成膜プロセス上、隣接する薄膜導体層同士が短絡する恐れが非常に高くなる。これらの事態は、いずれも薄膜多層電極の有する表皮効果の抑制効果を大幅に劣化させてしまう。
【０００５】
このような問題に対処して本願出願人は、特願平８−１４００５６および特願平９−２８８７４８において、誘電体基板と薄膜多層電極との間に基板の凹凸を平坦化するための平坦化膜を介在させる方法を提案し、これらの問題点の解決を図った。
【０００６】
しかしながらこれらの方法によった場合であっても、新たに以下のような問題点が発生していた。すなわち平坦化膜を成膜するにあたっては、図４（ａ）〜（ｄ）に示すように、誘電体基板３２上に例えばスパッタリング等の手法で平坦化膜３３の表面が平坦になるまで成膜を続け、その後に薄膜多層電極３４を形成していた。このため、平坦化膜３３の成膜完了までに多くの時間がかかり量産には不向きであった。また平坦化膜３３の膜厚が厚くなるため、その上に形成される薄膜多層電極３４の電気的特性に与える影響が大きくなる等の問題があった。
【０００７】
従って本発明の目的は、上述の技術的問題点を解決するためになされたものであって、基板の凹凸の影響を受けにくい構造を有する薄膜多層電極を有する素子、及びその製造方法を提供することにある。
【０００８】
【課題を解決するための手段】
上記目的を達成するために、本発明の薄膜多層電極を有する素子においては、誘電体基板と、誘電体基板上に薄膜導体層と薄膜誘電体層とを接着層を介して交互に積層した薄膜多層電極と、誘電体基板と薄膜多層電極との間に介在された平坦化膜とを備えてなる薄膜多層電極を有する素子であって、前記平坦化膜の薄膜多層電極と接する面に、その表面を平坦化するための研磨処理が施されている。
【０００９】
このように、平坦化膜に研磨処理を施して基板の平坦化に寄与していない部分の平坦化膜は積極的に除去することにより、誘電体基板と薄膜多層電極との間に介在する平坦化膜の膜厚を薄くすることができる。これにより平坦化膜が薄膜多層電極に及ぼす影響を低く抑えることができる。また従来と異なり、研磨処理によって平坦化するので、平坦化されるまで成膜し続ける必要がなくなり、成膜時間の短縮を図ることができる。
【００１０】
なお、平坦化膜にはＴｉ、Ｔａ、Ｗ、Ｃｒ、Ｚｒ、Ｎｂ、Ｈｆ、Ｖ、Ｍｏ、Ｔｉ−Ｎ、Ｔａ−Ｎ、あるいはこれらを２種以上混合して得られる材料、あるいはこれらに添加物を加えた材料などを使用する。
これらの材料は、誘電体基板や薄膜多層電極を構成する薄膜導体層と結合しやすく、その接着作用により誘電体基板と薄膜多層電極との密着度を高めることができるからである。
またこれらの材料は、薄膜多層電極を構成する薄膜導体層と薄膜誘電体層との接着のためにも用いられており、使用する材料を共通化でき成膜の効率化を図ることができる。
【００１１】
また、本発明の薄膜多層電極を有する素子の製造方法は、誘電体基板上に薄膜導体層と薄膜誘電体層とを接着層を介して交互に積層した薄膜多層電極を形成してなる薄膜多層電極を有する素子の製造方法において、誘電体基板を準備する工程と、誘電体基板表面に、基板表面の凹凸を平坦化する平坦化膜を、Ｔｉ、Ｔａ、Ｗ、Ｃｒ、Ｚｒ、Ｎｂ、Ｈｆ、Ｖ、Ｍｏ、Ｔｉ−Ｎ、Ｔａ−Ｎ、あるいはこれらを２種以上混合して得られる材料、あるいはこれらに添加物を加えた材料を用いて形成する工程と、平坦化膜の表面が平坦になるように不要部分を除去する除去工程と、除去工程後の平坦化膜上に薄膜多層電極を形成する工程とを有する。
【００１２】
なお除去工程は、薄膜多層電極を安定して低損失動作させるために、平坦化膜の表面粗さＲａが０．０５μｍ以下となるように研磨処理を施す工程を含むことが望ましい。
【００１３】
また、特に平面研削やバフ研磨などの研磨方法によった場合、研磨処理中に平坦化膜の表面が酸化して加工変質層となり導電性の悪化を招く場合がある。従って、ウェットエッチング等により、この加工変質層を除去することが望ましい。
【００１４】
【発明の実施の形態】
以下、本発明の実施の形態を図を参照して詳細に説明する。
【００１５】
［第１実施例、図１〜図２］
第１実施例の薄膜多層電極を有する素子１を、図１に示す。図１は素子１の断面図であり、誘電体基板２上に平坦化膜３および薄膜多層電極４が形成されて構成されている。誘電体基板２にはポア７が存在しているが、平坦化膜３によって、誘電体基板２の表面は平坦化されている。平坦化膜３上には薄膜導体層５と薄膜誘電体層６とを交互に積層して構成された薄膜多層電極４が形成されている。薄膜多層電極４を構成する各層は、ポア７の影響を受けることなくそれぞれ平坦に形成されている。
【００１６】
次に、本実施例の素子１の製造方法について図２（ａ）〜（ｄ）を用いて説明する。
【００１７】
まず誘電体基板２を準備し、該基板上にスパッタリング法によってＴｉからなる平坦化膜３を形成する。平坦化膜３はポア７の窪んだ部分が十分に埋まる程度以上に厚く成膜する（図２（ａ）、（ｂ））。つぎに、必要以上に厚く成膜された平坦化膜３の不要部分（すなわち平坦化膜のうち、誘電体基板の平坦化に寄与していない部分）を研磨処理によって除去する（図２（ｃ））。そして、研磨処理の施された平坦化膜３上に薄膜多層電極４を所定の膜厚設計値に基づいて形成する（図２（ｄ））。以上のようにして素子１を製造する。
【００１８】
ところで、本実施例において平坦化膜３の材料としてＴｉを使用したのは、ＴｉがＳｉＯ２などからなる誘電体基板２およびＣｕなどからなる薄膜導体層５の双方に対して高い密着度を有するからである。このように密着性の高い材料を使用することにより、経時劣化や熱膨張係数の差によって生じる膜剥がれを効果的に抑制することができる。誘電体基板２および薄膜導体層５の双方に対して高い密着度を有する材料としては、Ｔｉの他にＴａ、Ｗ、Ｃｒ、Ｚｒ、Ｎｂ、Ｈｆ、Ｖ、Ｍｏ、Ｔｉ−Ｎ、Ｔａ−Ｎ、あるいはこれらを２種以上混合して得られる材料、あるいはこれらに添加物を加えた材料を考慮しうる。なお、これらの材料は薄膜多層電極４を構成する薄膜導体層５と薄膜誘電体層６との間にも接着層として介在させる場合が多いが、この接着層と平坦化膜の材料は成膜効率を向上させるために共通化することが好ましい。
【００１９】
以上で平坦化膜に好適な材料について説明したが、これに限定するものではなく、成膜の用に供することのできる材料であれば既知の種々の材料を使用することができる。例えば、薄膜導体層として使用するＣｕ、Ａｇ、Ａｕ、Ａｌや、Ｙ−Ｂａ−Ｃｕ−Ｏに代表される超伝導体、また薄膜誘電体層として使用するＳｉＯ2、Ａｌ2Ｏ3、Ｓｉ3Ｎ4、Ｔａ2Ｏ5等の使用が可能である。
【００２０】
なお本実施例において、平坦化膜３の成膜にスパッタリング法を用いたのは、ポアを平坦化するために要する膜厚が比較的薄く済むからである。これにより、成膜時間の短縮化が図れ同時に研磨処理に要する時間も短縮することができる。また、平坦化膜３上に形成する薄膜多層電極４は通常スパッタリング法によって形成されるので、成膜手法の共通化をはかれる。もっとも成膜方法はこれに限定するものではなく、蒸着法、ＭＯ−ＣＶＤ法等の真空成膜法、印刷焼成法、電解メッキ法および無電解メッキ法などの種々の成膜法を使用することができる。
【００２１】
また本実施例の平坦化膜３の研磨処理の具体的方法としては、平面研削、バフ研磨、斜め方向からのミリング、ウェットエッチング等の種々の研磨方法を用いることができる。なお、平坦化膜の表面粗さＲａが０．０５μｍ以下となるように研磨処理を施すと、薄膜多層電極４を構成する薄膜導体層５や薄膜誘電体層６を、薄膜多層電極４が当初の設計値通りに安定して低損失動作をする程度に平坦に形成することができることが確認されている。
【００２２】
［第２実施例］
本発明の第２実施例の薄膜多層電極を有する素子は、平坦化膜の不要部分を研磨処理によって除去した後に、さらに以下で説明する加工変質層をウェットエッチングによって除去することを特徴とする。
【００２３】
すなわち、平面研削やバフ研磨などの物理的な研削方法で研磨処理を施す場合には、一般に、摩擦により研磨表面が比較的高温となったり、研磨工程中に研磨する表面を水洗する。このような状況下においては研磨表面が非常に酸化しやすくなるが、研磨表面が酸化されると平坦化膜３の導電性の悪化を引き起こし、その上に形成される薄膜多層電極の特性に悪影響を及ぼす。また、研磨表面が酸化すると平坦化膜３の有する密着性が悪化するので、平坦化膜３の有する膜剥がれの抑制効果を十分に実現できなくなる。
【００２４】
そこで加工変質層、すなわち平坦化膜の表面に形成された酸化物の層を、平坦化膜３表面の表面粗さを所望の値に保ちつつ酸化物層を除去しうるウェットエッチングによって改めて除去したものである。
【００２５】
なお、その他の点においては素子の構造、製造方法のいづれにおいても第１実施例の素子１と変わるところはないので、その説明を省略する。
【００２６】
【発明の効果】
以上の説明からも明らかなように、本発明の薄膜多層電極を有する素子やその製造方法によった場合、以下の優れた効果が得られる。
【００２７】
すなわち、平坦化膜に研磨処理を施して基板の平坦化に寄与していない部分の平坦化膜は積極的に除去することにより、誘電体基板と薄膜多層電極との間に介在する平坦化膜の膜厚を薄くすることができる。これにより平坦化膜が薄膜多層電極の特性に及ぼす影響を低く抑えることができる。また従来と異なり、研磨処理によって平坦化するので、ポア部分が埋まる程度まで成膜すれば足り、平坦化膜表面が完全に平坦化されるまで成膜し続ける必要がなくなるので、成膜時間の短縮を図ることができる。
【００２８】
また、平坦化膜にＴｉ、Ｔａ、Ｗ、Ｃｒ、Ｚｒ、Ｎｂ、Ｈｆ、Ｖ、Ｍｏ、Ｔｉ−Ｎ、Ｔａ−Ｎ、あるいはこれらを２種以上混合して得られる材料、あるいはこれらに添加物を加えた材料を使用することにより、その接着作用により誘電体基板と薄膜多層電極との密着度を高めることができ、経時劣化や熱膨張係数の差によって生じる膜剥がれを効果的に抑制することができる。またこれらの材料は、薄膜多層電極を構成する薄膜導体層と薄膜誘電体層との接着のためにも用いられており、使用する材料を共通化でき成膜の効率化を図ることができる。
【００２９】
さらに、除去工程において平坦化膜の表層に生じた加工変質層をウェットエッチングにより除去することにより、平坦化膜の導電性および密着性を良好に保つことができる。
【図面の簡単な説明】
【図１】  本発明の第１実施例の薄膜多層電極を有する素子の断面図である
【図２】（ａ）〜（ｄ）  素子の製造方法を示す図である。
【図３】  従来例の薄膜多層電極を有する素子の断面図である。
【図４】（ａ）〜（ｄ）  異なる従来例の薄膜多層電極の製造方法を示す図である。
【符号の説明】
１、３１  ・・・  薄膜多層電極を有する素子
２、３２  ・・・  誘電体基板
３、３３  ・・・  平坦化膜
４、３４  ・・・  薄膜多層電極
５、３５  ・・・  薄膜導体層
６、３６  ・・・  薄膜誘電体層
７、３７  ・・・  ポア
【図１】
0003750324.tif 000002
【図２】
0003750324.tif 000003
【図３】
0003750324.tif 000004
【図４】
0003750324.tif 000005