(57)【特許請求の範囲】
【請求項１】
基準信号と被比較信号のパルスエッジを比較して前記基準信号と前記被比較信号との位相差を示す第１の電流を出力する第１の位相比較器と、
前記被比較信号を前記基準信号に応じてサンプリングして、前記基準信号と前記被比較信号との位相差に応じた第２の電流を出力する第２の位相比較器と、
時分割制御信号に応じて、前記第１の電流と前記第２の電流とを切り換えて合成出力電流を出力する切換スイッチと、
前記合成出力電流を入力とし、前記基準信号と前記被比較信号との位相差に応じた誤差信号電圧を出力する低域フィルタと、
前記誤差信号電圧を入力とし、前記被比較信号の周波数に対応する周波数を有する信号を出力する電圧制御発振器と、を備えたＰＬＬ回路であって、
前記第２の位相比較器は、前記被比較信号がロウレベルのときに前記第２の電流として正の電流を選択しまた前記被比較信号がハイレベルのときに前記第２の電流として負の電流を選択するように切り換えを行なう第１スイッチ回路と、前記第１スイッチ回路により正または負に切り換えられた前記第２の電流を前記基準信号がハイレベルの期間だけ出力として流す第２スイッチ回路と、を備え、
前記時分割制御信号は、前記被比較信号のロウレベルからハイレベルへ変化するパルスエッジの前後にまたがって所定の時間幅のパルスを有する信号であり、
前記切換スイッチは、前記時分割制御信号の前記所定の時間幅のパルス期間には前記第２の位相比較器から出力される前記第２の電流を前記低域フィルタへ供給し、前記時分割制御信号の前記パルス期間以外の期間には前記第１の位相比較器から出力される前記第１の電流を前記低域フィルタへ供給するように動作するＰＬＬ回路。
【請求項２】
前記電圧制御発振器の出力信号を入力とし、前記第１の位相比較器及び前記第２の位相比較器に入力される前記被比較信号を生成し出力する分周器を備える請求項１記載のＰＬＬ回路。
【請求項３】
前記時分割制御信号は、前記分周器によって前記電圧制御発振器の出力信号を分周した信号に基づいて生成される請求項１記載のＰＬＬ回路。
【請求項４】
前記基準信号を入力とし、前記第１の位相比較器へ信号抜けのない基準信号を入力する補完回路を備える請求項１記載のＰＬＬ回路。
【請求項５】
前記補完回路は、
基準クロック信号のパルス数を計測するカウンタと、
前記カウンタのカウント値が前記基準信号の周期に相当する所定値に一致したことを検出して補完信号を出力する一致検出回路と、を備える請求項４記載のＰＬＬ回路。
【請求項６】
前記基準信号のノイズを検出して該ノイズを除去した基準信号を前記補完回路及び第２の位相比較器へ入力するノイズ検出・除去回路を備える請求項４記載のＰＬＬ回路。
【請求項７】
前記ノイズ検出・除去回路は、
前記基準信号よりも周波数の高い基準クロック信号のパルス数を計測するカウンタと、
前記カウンタのカウント値が前記基準信号の周期に相当する値に対して前後に時間的な幅を有する第１および第２の所定値に一致したことを検出し、前記カウント値が前記第１の所定値から該第１の所定値よりも小さい第２の所定値に至るまでの間、一致信号を出力する一致検出回路と、を備える請求項６記載のＰＬＬ回路。
【請求項８】
前記ノイズ検出・除去回路により前記基準信号に含まれるノイズが検出された場合に、ノイズ検出後の所定の期間、前記第１の位相比較器及び第２の位相比較器の動作が停止される請求項６記載のＰＬＬ回路。
【請求項９】
前記基準信号は映像信号より分離された同期信号であり、該同期信号を用いて映像に加算される文字情報の表示位置制御用クロック信号を生成し出力する請求項４または６記載のＰＬＬ回路。
【発明の詳細な説明】
技術分野
本発明は、集積回路装置さらにはＰＬＬ回路に適用して特に有効な技術に関し、例えばＴＶ等の映像に文字情報を加算する際の文字表示位置制御用のクロック信号を発生するための装置や、映像信号のＡ／Ｄ（アナログ／ディジタル）変換に必要なクロック信号を発生するための装置に利用して有用な技術に関する。
背景技術
基準となる入力信号（基準信号）の位相に追随する位相同期回路であるＰＬＬ（phase locked loop）回路として、図２６に示すように、基準信号入力端子１１から入力される基準信号ｆsと電圧制御発振器（ＶＣＯ）１４の発振出力信号ｆvを分周器１５により分周した信号（以後、被比較信号と称する。）ｆdとの位相を比較して、それら２つの信号ｆs，ｆdの位相差に応じた位相誤差信号を発生する位相比較器１２と、その位相誤差信号の高周波成分を低減させて誤差信号電圧Ｖdを得る低域フィルタ１３と、その誤差信号電圧Ｖdが入力されることにより基準信号ｆsとの周波数差が小さくなるように発振出力信号ｆvの周波数を可変制御して出力する電圧制御発振器１４と、分周器１５とからなり、分周器１５で分周された信号を位相比較器１２へフィードバックさせるようにしたものが知られている。図２６において、１６は電圧制御発振器１４の出力端子である。
位相比較器１２には、周波数がずれている場合の位相誤差信号の極性と周波数が一致してからの位相誤差信号の極性とが連続的に動作する位相周波数比較器（周波数位相検波回路）と呼ばれるディジタル形のものが用いられることがある。
また、位相比較器を２つ用いたＰＬＬ回路として、通信等の同期捕捉時にはメモリ型位相比較器を用い、ロックイン近傍になったらゼロメモリ型位相比較器に切り替えるようにされた回路（特公平２−７０１２４号）、初期状態からプルインレンジまでディジタル型位相周波数比較器で掃引し、その後アナログ型位相比較器に切り替えるようにされた回路（特公平２−１４９０１８号）、及び第１の位相比較器の出力と、反転した入力信号が供給される第２の位相比較器の出力とを加算するようにされた回路（特開平１−１６５２２６号）が公知である。
しかしながら、図２６に示すディジタル形位相比較器を用いたＰＬＬ回路には、次のような問題のあることが本発明者らによって明らかとされた。
すなわち、従来のディジタル形位相比較器を用いたＰＬＬ回路では、位相誤差信号の出力回路等の周波数特性により、図２７に示すように、位相差が０°となるロック位相の近傍に不感領域が存在する。そのため、そのロック位相近傍において本来出力されるべき微小な位相誤差信号が実際には出力されない。それによって、電圧制御発振器１４の発振出力信号ｆvはジッタを有する不安定なものとなってしまうというものである。
また、ディジタル形位相比較器は、２つの信号の対応するパルスエッジ同士の位相差を検出する方式である。そのため、ＶＴＲ（ビデオテープレコーダ）の特殊再生時のように本来入力されるべきパルスが欠落して入力されない状態（以後、信号抜けと称する。）が生じるような同期信号を位相比較器１２の基準信号ｆsとして入力させると、図２８に示すように、被比較信号ｆdと基準信号ｆsとの位相が一致するまで誤った位相誤差信号（図２８の出力電流Ｉout）が出力され続けてしまう。ＶＴＲの特殊再生時には同期信号にノイズが重畳されることがあるが、そのようなノイズの重畳された同期信号を位相比較器１２の基準信号ｆsに用いた場合にも、図２９に示すように、被比較信号ｆdと基準信号ｆsとの位相が一致するまで誤った位相誤差信号（図２９の出力電流Ｉout）が出力され続けてしまう。それら信号抜けやノイズによって、映像に文字情報を加算する際に、文字表示位置制御用のクロック信号を発生する電圧制御発振器１４の動作が乱れて表示文字が揺れてしまう。
本発明はかかる事情に鑑みてなされたもので、位相比較器の不感領域によるジッタの影響がなく、安定した出力信号を発振可能なＰＬＬ回路を提供することを主たる目的としている。
また、本発明は、信号抜けやノイズによる影響を受けずに安定して動作するＰＬＬ回路を提供することを目的とする。
この発明の前記ならびにそのほかの目的と新規な特徴については、本明細書の記述及び添附図面から明らかになるであろう。
発明の開示
本願において開示される発明のうち代表的なものの概要を説明すれば、下記の通りである。
すなわち、本発明のＰＬＬ回路においては、基準信号と被比較信号との対応する位相のパルスエッジ同士の時間的なずれを検出するディジタル形の第１の位相比較器と、基準信号の所定の位相の正パルスエッジから負パルスエッジまでの間の所定期間でサンプリングを行う方式の第２の位相比較器とを並列に設け、ロック位相近傍では電圧制御発振器に第２の位相比較器から位相誤差信号が入力され、それ以外の位相では第１の位相比較器から位相誤差信号が入力されるように、切換スイッチにより２つの位相誤差信号を択一的に選択するようにした。
尚、その切換スイッチの切換動作を、ＰＬＬ回路内の分周器から被比較信号に同期して出力される制御信号により行わせるようにしてもよい。
また、基準信号が信号抜けした場合に、第１の位相比較器に入力される基準信号にのみ補完回路により所定近傍のタイミングにパルスを補って第１の位相比較器に入力させるようにした。
さらに、基準信号のノイズを検出し除去する回路を設けて基準信号のノイズを除去し、所定範囲の同期の基準信号のみを第１の位相比較器及び第２の位相比較器に入力させるようにした。そして、ノイズの検出後、所定期間、例えばノイズを除去した基準信号の周期の３周期分だけ、第１の位相比較器及び第２の位相比較器の動作を停止させるようにした。
さらにまた、本発明に係るＰＬＬ回路は、映像再生装置における映像信号の水平同期信号に同期し、映像信号に加算される文字情報の表示位置を制御するクロック信号を生成するものであり、映像再生処理の制御を行う論理集積回路と、映像再生用駆動手段の制御を行う論理集積回路と、前記文字表示位置制御用のクロック信号を生成してそのクロック信号に基づいて映像信号への文字情報の加算処理の制御を行う論理集積回路とが同一半導体チップ上に形成されてなるものである。
上記した手段によれば、ディジタル形位相比較器では不感領域となるロック位相近傍において、電圧制御発振器にサンプリング方式の第２の位相比較器から位相誤差信号が入力されるので、ＰＬＬ回路全体として不感領域がなくなり、電圧制御発振器の発振出力信号の安定性が向上する。
また、基準信号に信号抜けが起きても、補完回路により欠落した信号が補われるので、第１の位相比較器の誤動作が防止され、ＰＬＬ回路の安定性及び信頼性が高まる。
さらに、基準信号にノイズが重畳していても、そのノイズがノイズ検出・除去回路により除去されるとともに、２つの位相比較器の動作が共に停止されることにより、それら位相比較器の誤動作が防止され、ＰＬＬ回路の安定性及び信頼性が高まる。
【図面の簡単な説明】
図１は、本発明に係るＰＬＬ回路の第１実施例の構成を示すブロック図である。
図２は、そのＰＬＬ回路の第１の位相比較器の一例を示す論理回路図である。
図３は、その第１の位相比較器の動作原理を説明するタイミングチャートである。
図４は、その第１の位相比較器の動作タイミングの一例を示すタイミングチャートである。
図５は、そのＰＬＬ回路の第２の位相比較器の一例を示す論理回路図である。
図６は、その第２の位相比較器の動作原理を説明するタイミングチャートである。
図７は、第１実施例のＰＬＬ回路の動作タイミングの一例を示すタイミングチャートである。
図８は、本発明に係るＰＬＬ回路の第２実施例の構成を示すブロック図である。
図９は、本発明に係るＰＬＬ回路の第３実施例の構成を示すブロック図である。
図１０は、そのＰＬＬ回路の補完回路の一例を示すブロック図である。
図１１は、その補完回路の動作タイミングの一例を示すタイミングチャートである。
図１２は、第３実施例のＰＬＬ回路の動作タイミングの一例を示すタイミングチャートである。
図１３は、本発明に係るＰＬＬ回路の第４実施例の構成を示すブロック図である。
図１４は、そのＰＬＬ回路のノイズ検出・除去回路の一例を示すブロック図である。
図１５は、そのノイズ検出・除去回路の動作タイミングの一例を示すタイミングチャートである。
図１６は、第４実施例のＰＬＬ回路の動作タイミングの一例を示すタイミングチャートである。
図１７は、本発明に係るＰＬＬ回路の第５実施例の構成を示すブロック図である。
図１８は、そのＰＬＬ回路のＶＣＯの発振出力信号ｆvと被比較信号ｆdと時分割制御信号ＴＳのタイミングの一例を示すタイミングチャートである。
図１９は、そのＰＬＬ回路の１／８分周器の実施例を示すブロック図である。
図２０は、その１／８分周器のデコーダの実施例を示す論理回路図である。
図２１は、そのデコーダの入出力信号のタイミングの一例を示すタイミングチャートである。
図２２は、第５実施例のＰＬＬ回路の動作タイミングの一例を示すタイミングチャートである。
図２３は、本発明に係るＰＬＬ回路の一適用例であるＶＴＲの構成を示すブロック図である。
図２４は、そのＶＴＲのＭＰＵの機能を示すブロック図である。
図２５は、そのＭＰＵのＯＳＤの実施例を示すブロック図である。
図２６は、従来のＰＬＬ回路の構成を示すブロック図である。
図２７は、従来のＰＬＬ回路の位相誤差信号の出力特性を示す位相比較静特性図である。
図２８は、従来のＰＬＬ回路において信号抜けが発生した場合のタイミングチャートである。
図２９は、従来のＰＬＬ回路においてノイズが重畳された場合のタイミングチャートである。
発明を実施するための最良の形態
本発明に係るＰＬＬ回路の第１実施例を図１乃至図７に示し、以下に説明する。
このＰＬＬ回路は、図１に示すように、ディジタル形の第１の位相比較器２２及びサンプリング方式の第２の位相比較器３２によりそれぞれ得られる位相誤差信号に基づいた出力電流Ｉout1，Ｉout2を切換スイッチ４０により適宜切り換えて合成出力電流Ｉoutとして低域フィルタ１３に入力させるようになっている。つまり、第１の位相比較器２２と第２の位相比較器３２とは、両出力電流Ｉout1，Ｉout2を同時に低域フィルタ１３に出力することがないように、切換スイッチ４０により時分割動作される。切換スイッチ４０は、外部のタイミング制御器（図示せず。）などから時分割制御信号入力端子４１に入力される時分割制御信号ＴＳにより切換動作を行うようになっている。
低域フィルタ１３は、入力された合成出力電流Ｉoutの高周波成分を低減させて誤差信号電圧Ｖdを得る。その誤差信号電圧Ｖdに基づいて、電圧制御発振器（ＶＣＯ）１４は、基準信号入力端子１１から前記第１及び第２の位相比較器２２，３２に入力される基準信号ｆsとの周波数差が小さくなって同期するように、自己の発振出力信号ｆvの周波数を調節して分周器１５及び出力端子１６に出力する。
分周器１５は、発振出力信号ｆvを基準信号ｆsと同じ周波数に分周して被比較信号ｆdとし、前記第１及び第２の位相比較器２２，３２にそれぞれ出力する。それら両位相比較器２２，３２は、被比較信号ｆdと基準信号ｆsとの位相の比較を行い、それぞれ出力電流Ｉout1，Ｉout2を出力する。
本実施例では、電圧制御発振器１４から出力される発振出力信号ｆvは、基準信号ｆsの周波数のＮ（Ｎは２以上の整数）倍で発振している。そのため、分周器１５は、その発振出力信号ｆvの周波数をＮ分の１（１／Ｎ）に分周している。なお、電圧制御発振器１４の発振周波数が基準信号ｆsの周波数と同じであれば、分周器１５は不要となる。
ここで、本実施例に係るＰＬＬ回路は、例えばＴＶ等の映像信号の水平同期信号を基準信号ｆsとし、映像に文字情報を加算する際の文字表示位置制御用のクロック信号や映像信号をＡ／Ｄ変換する際のクロック信号を電圧制御発振器１４により発生させるものである。
図２には、第１の位相比較器２２の一例が示されている。この位相比較器２２は、例えばＮＡＮＤゲートによるラッチとインバータとの組合わせで構成された位相周波数比較器である。そして、基準信号入力端子１１から入力された基準信号ｆsと分周器１５から入力端子１７を介して入力された被比較信号ｆdとの対応する立上りのパルスエッジ同士の比較を行う。なお、図２において１８は位相比較器２２のリセット端子である。
位相の比較の結果、例えば図３に示すように、基準信号ｆsに対して被比較信号ｆdの位相が遅れている場合には位相比較器２２内のアップ出力Ｕ1に、また被比較信号ｆdの位相の方が進んでいる場合には同位相比較器２２内のダウン出力Ｄ1に、それぞれ位相差に対応した信号（位相誤差信号）が出力される。アップ出力Ｕ1に位相誤差信号が出力されると、位相比較器２２内のスイッチ回路２２１がオンし、正（＋）の電流源２２０が前記切換スイッチ４０の一方の入力端子４０１に接続されて入力端子４０１に向かう正の出力電流Ｉout1が流れる。また、ダウン出力Ｄ1に位相誤差信号が出力されると、位相比較器２２内のスイッチ回路２２６がオンし、負（−）の電流源２２５が前記切換スイッチ４０の入力端子４０１に接続されて入力端子４０１から接地点に向かう負の出力電流Ｉout1が流れる。
なお、図４に示すように、この位相比較器２２は、ロック位相近傍で出力Ｕ1，Ｄ1に出力される微小な位相誤差信号（図４のＵ1では左から５番目のパルス、Ｄ1では左から１番目のパルス）に対して電流Ｉout1を出力しないという不感領域を有する。
図５には、第２の位相比較器３２の一例が示されている。この位相比較器３２は、分周器１５から入力端子１７を介して入力された被比較信号ｆdがＨｉｇｈレベルの時に、位相比較器３２内のスイッチ回路３２０により負の電流源３２１が選択され、被比較信号ｆdがＬｏｗレベルの時に、スイッチ回路３２０により正の電流源３２２が選択されるようになっている。そして、基準信号入力端子１１から入力された基準信号ｆsによってオン／オフする位相比較器３２内のスイッチ回路３２５により、基準信号ｆsがＨｉｇｈレベルの期間だけスイッチ回路３２０により選択された電流のサンプリングを行うようになっている。従って、この位相比較器３２から前記切換スイッチ４０（図１参照）の第２の入力端子４０２には、図６に示すように、基準信号ｆsがＨｉｇｈレベルでかつ被比較信号ｆdがＬｏｗレベルの時に正の出力電流Ｉout2が流れ、また基準信号ｆs及び被比較信号ｆdがともにＨｉｇｈレベルの時には負の出力電流Ｉout2が流れる。
図７には、上述した第１の位相比較器２２の出力電流Ｉout1、第２の位相比較器３２の出力電流Ｉout2及び合成出力電流Ｉoutの出力タイミングの一例が示されている。同図に示すように、切換スイッチ４０の切換動作のタイミングを制御する時分割制御信号ＴＳは、被比較信号ｆdのロック位相である立上り（正）のパルスエッジに対して前後に時間的な幅を有する信号である。従って、第１の位相比較器２２が上述した不感領域により出力電流Ｉout1を出力しないロック位相近傍において、第２の位相比較器３２から出力電流Ｉout2が出力される。それによって、ロック位相近傍においても合成出力電流Ｉoutが出力される。つまり、第１の位相比較器２２は周波数制御と位相が大きくずれた状態での位相制御を行い、第２の位相比較器３２は位相のずれが小さい状態での位相制御のみを行うことになる。
従って、ＰＬＬ回路全体としての不感領域がなくなり、電圧制御発振器１４の動作が安定して発振出力信号ｆvの発振周波数の安定性が向上する。
本発明に係るＰＬＬ回路の第２実施例を図８に示す。
このＰＬＬ回路が上記第１実施例と異なるのは、図８に示すように、時分割制御信号ＴＳを分周器１５で生成して切換スイッチ４０に入力させるようにした点である。その他の構成については上記第１実施例と同じであるので、同じ符号を付して説明を省略する。
特に限定しないが、例えば、電圧制御発振器１４により発振出力信号ｆvは基準信号ｆsの８倍の周波数で発振される。そして、分周器１５により発振出力信号ｆvを８分の１（１／８）の周波数に分周して被比較信号ｆdを得るとともに、この実施例の分周器１５はデューティ比が８分の１となるような信号を形成して時分割制御信号ＴＳとして出力させる。
本発明に係るＰＬＬ回路の第３実施例を図９乃至図１２に示し、以下に説明する。
このＰＬＬ回路は、上記第２実施例のＰＬＬ回路において、第１の位相比較器２２の前に基準信号ｆsの信号抜けを補う補完回路５０を設け、第１の位相比較器２２に基準信号ｆsを信号抜けのない状態で入力させるようにしたものである。その他の構成は、上記第２実施例と同じであるので、同じ符号を付して説明を省略する。
図１０及び図１１には、補完回路５０の一例及びその動作タイミングの一例が示されている。この補完回路５０は、基準となるクロック信号ＣＫのパルス数を計測するカウンタ５０１と、カウンタ５０１のカウント値が基準信号ｆsの本来の周期に相当する所定値Ｎ（予め設定されている。）に一致したことを検出して補完信号を出力する一致検出回路５０２を備えている。従って、基準クロック信号ＣＫの周波数は、基準信号ｆsの周波数に比べて充分に高いものとされる。
一致検出回路５０２から出力された補完信号は、基準信号ｆsを一方の入力とするＯＲゲート５０４に入力される。それによって、ＯＲゲート５０４からは補完信号が補われた基準信号ｆs'が第１の位相比較器２２に出力される。
カウンタ５０１のリセット端子には、基準信号ｆsと補完信号を入力とするＯＲゲート５０３の出力信号が入力される。従って、補完回路５０に基準信号ｆsのパルスが入力されるか、または一致検出回路５０２から補完信号のパルスが入力されることによりカウンタ５０１はリセットされ、再び「０」からカウントアップする。
図１２には、補完回路５０を設けた場合の第１の位相比較器２２の出力電流Ｉout1、第２の位相比較器３２の出力電流Ｉout2及び合成出力電流Ｉoutの出力タイミングの一例が示されている。同図に示すように、基準信号ｆsに信号抜けが発生した場合、補完回路５０は、基準信号の本来の周期（１／ｆso）より遅く、かつ第１の位相比較器２２の上述した不感領域内に入り得るタイミング（（１／ｆso）＋α）で補完信号を生成して第１の位相比較器２２に出力する。それによって、補完信号が補われない場合に第１の位相比較回路２２から出力されるはずの電流（図１２に破線で示した。）が出力されなくなる。この実施例では、第２の位相比較器３２には補完信号が補われずに、基準信号ｆsが信号抜けしたまま入力されるが、第２の位相比較器３２のスイッチ回路３２５（図５参照）がオフしたままであるので、第２の位相比較器３２から出力電流Ｉout2は出力されない。従って、信号抜けした周期に対して合成出力電流Ｉoutが出力されないので、ＰＬＬ回路の誤動作が防止される。
本発明に係るＰＬＬ回路の第４実施例を図１３乃至図１６に示し、以下に説明する。
このＰＬＬ回路は、上記第３実施例のＰＬＬ回路において、補完回路５０及び第２の位相比較器３２の前に基準信号ｆsに重畳されたノイズを検出して除去するノイズ検出・除去回路６０を設けて、第１の位相比較器２２及び第２の位相比較器３２に基準信号ｆsのノイズを除去して入力させるようにしたものである。その他の構成は、上記第３実施例と同じであるので、同じ符号を付して説明を省略する。
図１４及び図１５には、ノイズ検出・除去回路６０の一例及びその動作タイミングの一例が示されている。このノイズ検出・除去回路６０は、基準信号ｆsよりも充分に周波数の高い基準となるクロック信号ＣＫのパルス数を計測するカウンタ６０１と、カウンタ６０１のカウント値が、基準信号ｆsの本来の周期に相当する値に対して前後に時間的な幅を有するような２つの所定値Ｎ1，Ｎ2（Ｎ1＜Ｎ2、何れも予め設定されている。）に一致したことを検出し、カウント値がＮ2からリセットによるゼロを挟んでＮ1に至るまでの間、一致信号ＮＷを出力する一致検出回路６０２とを備えている。
一致検出回路６０２から出力された一致信号ＮＷは、基準信号ｆsを一方の入力とするＡＮＤゲート６０３に入力される。従って、カウンタ６０１のカウント値がＮ2〜Ｎ1（すなわち、基準信号ｆsの本来の周期に相当するタイミングの近傍）の間に入力された基準信号ｆsのパルスはノイズではなく正当な信号であるとしてＡＮＤゲート６０３から出力され、ノイズが除去された基準信号ｆs"が得られる。このノイズが除去された基準信号ｆs"は、第２の位相比較器３２へ出力されるとともに、補完回路５０へ出力されて補完信号が補われてから第１の位相比較器２２へ送られる。
カウンタ６０１のリセット端子には、ＡＮＤゲート６０３から出力されるノイズが除去された基準信号ｆs"が入力される。
また、一致検出回路６０２から出力された一致信号ＮＷは反転されてノイズ検出除去信号としてＡＮＤゲート６０４の一方の入力信号となる。このＡＮＤゲート６０４のもう一方の入力は基準信号ｆsである。従って、ノイズ検出除去信号がＨｉｇｈレベルの時に入力された基準信号ｆsのパルスは検出ノイズの信号としてＡＮＤゲート６０４から出力される。この出力された検出ノイズ信号は、図示を省略したオフ信号生成回路へ送られる。そして、そのオフ信号生成回路により、第１及び第２の位相比較器２２，３２の動作を所定期間だけ停止させる制御信号（位相比較器オフ信号）が生成され、それら位相比較器２２，３２の動作が停止される。このように、ノイズ検出後、所定期間だけ第１及び第２の位相比較器２２，３２の動作を停止させるのは、基準信号ｆsに一旦ノイズが重畳されると、続けてノイズが重畳されることがあるからである。
図１６には、ノイズ検出・除去回路６０を設けた場合の第１の位相比較器２２の出力電流Ｉout1、第２の位相比較器３２の出力電流Ｉout2及び合成出力電流Ｉoutの出力タイミングの一例が示されている。同図に示すように、基準信号ｆsの本来の周期（１／ｆso）よりも短い期間（ノイズ検出除去がＨｉｇｈレベルとなる時間幅ＴＮ）内に基準信号ｆsのパルスが入力された場合、ノイズ検出・除去回路６０は、そのパルスをノイズとして検出し、外部に出力しない。さらに、検出したノイズに基づいてオフ信号生成回路により位相比較器オフ信号が生成され、その位相比較器オフ信号により、第１及び第２の位相比較器２２，３２の動作が所定期間だけ停止される。この位相比較器２２，３２の動作停止期間は、特に限定しないが、図１６ではノイズが除去された基準信号ｆs"の３周期分になっている。
図１６では、検出ノイズの左側のパルスにより基準信号ｆs"の３周期のカウントを開始し、２周期分カウントした後に新たなノイズ（検出ノイズの右側のパルス）が入力されたので、その新たなノイズにより再び基準信号ｆs"の３周期のカウントを開始している。その基準信号ｆs"の合計５周期の間は、第１及び第２の位相比較回路２２，３２から出力されるはずの電流（図１６に破線で示した。）が出力されない。従って、基準信号ｆsにノイズが重畳されていても、そのノイズが除去されるとともに、ノイズ検出後に位相比較器２２，３２の動作が停止されることにより、誤った合成出力電流Ｉoutが出力されないので、ＰＬＬ回路の誤動作が防止される。
本発明に係るＰＬＬ回路の第５実施例を図１７乃至図２２に示し、以下に説明する。なお、上記第１実施例と同じ構成のものについては、同じ符号を付して説明を省略する。
このＰＬＬ回路は、図１７に示すように、ディジタル形の第１の位相比較器２３のアップ出力Ｕ1及びダウン出力Ｄ1よりそれぞれ得られる各位相誤差信号並びにサンプリング方式の第２の位相比較器３３のアップ出力Ｕ2及びダウン出力Ｄ2よりそれぞれ得られる位相誤差信号（以下、この第５実施例ではそれぞれ位相誤差信号Ｕ1，Ｄ1，Ｕ2，Ｄ2とする）を切換スイッチ回路４２により適宜切り換えて何れか一つの位相誤差信号のみを有効としてＣＭＯＳインバータ回路４３に入力させ、そのＣＭＯＳインバータ回路４３により誤差信号に基づく電流（誤差電流）Ｉoutを流すようになっている。また、切換スイッチ回路４２は、分周器１５から送られてきた時分割制御信号ＴＳにより切換動作を行うようになっている。
第１の位相比較器２３は、例えば図２に示す位相比較器２２から一対の電流源２２０，２２５及び一対のスイッチ回路２２１，２２６を省略した構成のものであり、入力された基準信号ｆs及び被比較信号ｆdの位相を比較して、位相誤差信号Ｕ1，Ｄ1をそれぞれ切換えスイッチ回路４２に直接出力するようになっている。位相誤差信号Ｕ1は、基準信号ｆsに対して被比較信号ｆdの位相が遅れている場合、また位相誤差信号Ｄ1は、基準信号ｆsに対して被比較信号ｆdの位相の方が進んでいる場合にそれぞれ出力される。
第２の位相比較器３３は、入力された基準信号ｆs及び被比較信号ｆdの位相を比較し、基準信号ｆsがＨｉｇｈレベルの期間だけ位相誤差信号Ｕ2，Ｄ2をサンプリングして、被比較信号ｆdがＬｏｗレベルの時に位相誤差信号Ｕ2を切換スイッチ回路４２に直接出力し、また被比較信号ｆdがＨｉｇｈレベルの時に位相誤差信号Ｄ2を切換えスイッチ回路４２に直接出力するようになっている。
切換スイッチ回路４２は、例えば、分周器１５から出力された時分割制御信号ＴＳを反転する第１のインバータ回路ＩＮＶ1、第１の位相比較器２３から出力された位相誤差信号Ｕ1とインバータ回路ＩＮＶ1により反転されてなる時分割制御信号ＴＳの反転信号とが入力される第１のアンド回路ＡＮＤ1、第２の位相比較器３３から出力された位相誤差信号Ｕ2と時分割制御信号ＴＳとが入力される第２のアンド回路ＡＮＤ2、第１の位相比較器２３から出力された位相誤差信号Ｄ1と時分割制御信号ＴＳの反転信号とが入力される第３のアンド回路ＡＮＤ3、第２の位相比較器３３から出力された位相誤差信号Ｄ2と時分割制御信号ＴＳとが入力される第４のアンド回路ＡＮＤ4、第１のアンド回路ＡＮＤ1と第２のアンド回路ＡＮＤ2の各出力信号が入力される第１のオア回路ＯＲ1、及び第３のアンド回路ＡＮＤ3と第４のアンド回路ＡＮＤ4の各出力信号が入力される第２のオア回路ＯＲ2から構成されている。
第１のオア回路ＯＲ1の出力信号は、第２のインバータ回路ＩＮＶ2により反転されてＣＭＯＳインバータ回路４３を構成するＰＭＯＳＦＥＴ（ｐ形の絶縁ゲート型電界効果トランジスタ）Ｑpのゲートに入力される。第２のオア回路ＯＲ2の出力信号は、ＣＭＯＳインバータ回路４３を構成するＮＭＯＳＦＥＴ（ｎ形の絶縁ゲート型電界効果トランジスタ）Ｑnのゲートに入力される。
ＣＭＯＳインバータ回路４３は、切換スイッチ回路４２の出力信号（誤差信号）に基づいて、ＰＭＯＳＦＥＴＱp及びＮＭＯＳＦＥＴＱnのいずれかがオン状態となって誤差電流Ｉoutを流す電流源として機能する。ＰＭＯＳＦＥＴＱpがオン状態の時には、抵抗Ｒ1、ＰＭＯＳＦＥＴＱp及び抵抗Ｒ3を介して正の電源電圧線Ｖccから低域フィルタ１３へ正（＋）の誤差電流Ｉoutが流れる。一方、ＮＭＯＳＦＥＴＱnがオン状態の時には、抵抗Ｒ3、ＮＭＯＳＦＥＴＱn及び抵抗Ｒ2を介して低域フィルタ１３から接地点へ負（−）の誤差電流Ｉoutが流れる。
低域フィルタ１３は、誤差電流Ｉoutの高周波成分を除去して誤差信号電圧Ｖdを生成し、それを電圧制御発振器１４に出力する。
電圧制御発振器１４は、誤差信号電圧Ｖdを受け取り、自己の発振周波数を調節して分周器１５及び出力端子１６に信号ｆvを出力する。
分周器１５は、電圧制御発振器１４の出力信号ｆvを分周して被比較信号ｆdを得るとともに、時分割制御信号ＴＳを生成して切換スイッチ回路４２に出力する。つまり、被比較信号ｆd及び時分割制御信号ＴＳは、いずれも電圧制御発振器１４の出力信号ｆvを分周して得られる信号であるため、図１８に示すように、電圧制御発振器１４の出力信号ｆvの周波数が変化すると、それに対応して被比較信号ｆd及び時分割制御信号ＴＳの周波数も変化する。なお、特に限定されないが、本実施例では分周器１５は、電圧制御発振器１４の出力信号ｆvの周波数を８分の１（１／８）に分周するようになっている。
図１９には、分周器１５の一例の概略が示されている。分周器１５は、例えば入力信号の周波数を２分の１（１／２）に分周する直列に接続されてなる３つの１／２分周器１５０，１５１，１５２と、それら１／２分周器１５０，１５１，１５２の各出力信号（分周信号）ａ，ｂ，ｃが入力されてそれら入力信号ａ，ｂ，ｃに基づいて被比較信号ｆd及び時分割制御信号ＴＳを生成するデコード回路１５３とから構成されている。１番目の１／２分周器１５０の出力信号ａは電圧制御発振器１４の出力信号ｆvを１／２分周した分周信号、２番目の１／２分周器１５１の出力信号ｂは信号ｆvを１／４分周した分周信号、３番目の１／２分周器１５２の出力信号ｃは信号ｆvを１／８分周した分周信号である。
デコード回路１５３は、例えば図２０に示すように、上記３つの１／２分周器１５０，１５１，１５２から出力される各分周信号ａ，ｂ，ｃもしくはその反転信号が入力される２つのアンド回路ＡＮＤ5，ＡＮＤ6と、それら２つのアンド回路ＡＮＤ5，ＡＮＤ6の出力信号が入力されるオア回路ＯＲ3とから構成されている。第５のアンド回路ＡＮＤ5には、上記分周器１５０，１５１，１５２からの１／２分周信号ａ、１／４分周信号ｂ及び１／８分周信号ｃが入力される。第５のアンド回路ＡＮＤ5の１／８分周信号ｃの入力端子はＬｏｗレベルの時に有効となるようにされている。第６のアンド回路ＡＮＤ6には、上記分周器１５０，１５１，１５２からの１／２分周信号ａ、１／４分周信号ｂ及び１／８分周信号ｃが入力される。第６のアンド回路ＡＮＤ6の１／２分周信号ａ及び１／４分周信号ｂの入力端子はＬｏｗレベルの時に有効となるようにされている。第３のオア回路ＯＲ3からは、時分割制御信号ＴＳが出力される。従って、図２１に示すように、１／２分周信号ａ、１／４分周信号ｂ及び１／８分周信号ｃがそれぞれＨｉｇｈレベル、Ｈｉｇｈレベル及びＬｏｗレベルの時またはＬｏｗレベル、Ｌｏｗレベル及びＨｉｇｈレベルの時に、時分割制御信号ＴＳはＨｉｇｈレベルとなり、それ以外の時にはＬｏｗレベルとなる。また、１／８分周信号ｃは被比較信号ｆdとしてそのまま出力される。
図２２には、上述した第１の位相比較器２３の位相誤差信号Ｕ1,Ｄ1、第２の位相比較器３３の位相誤差信号Ｕ2，Ｄ2及び誤差電流Ｉoutの出力タイミングの一例が示されている。同図に示すように、時分割制御信号ＴＳがＬｏｗレベルの時に、第１の位相比較器２３から出力される位相誤差信号Ｕ1，Ｄ1に基づいて誤差電流Ｉoutが流れ、時分割制御信号ＴＳがＨｉｇｈレベルの時すなわち被比較信号ｆdのロック位相近傍（第１の位相比較器２３の不感領域である）の時に、第２の位相比較器３３から出力される位相誤差信号Ｕ2，Ｄ2に基づいて誤差電流Ｉoutが流れる。
従って、この第５実施例によれば、第１の位相比較器２３は周波数制御と位相が大きくずれた状態での位相制御を行い、第２の位相比較器３３は位相のずれが小さい状態での位相制御のみを行うので、ＰＬＬ回路全体としての不感領域がなくなり、電圧制御発振器１４の動作が安定して発振出力信号ｆvの発振周波数の安定性が向上する。
なお、図２２の各位相誤差信号Ｕ1，Ｄ1，Ｕ2，Ｄ2の波形図において、時分割制御信号ＴＳに基づいて第１の位相比較器２３と第２の位相比較器３３とが時分割動作されることにより、誤差電流Ｉoutの出力に寄与しないようになった部分の信号Ｕ1a，Ｕ1b，Ｕ1c，Ｕ1d，Ｕ1e，Ｕ1f，Ｕ1g，Ｄ1a，Ｄ1b，Ｕ2a，Ｕ2b，Ｄ2aを破線で示した。
図２３には、本発明に係るＰＬＬ回路をＶＴＲに適用した例が示されている。このＶＴＲ７では、アンテナ７０ａを介して受信した無線電波をチューナー７１により検波、選局した映像信号、あるいはビデオテープ７２から再生したビデオ信号（映像信号）、または外部ビデオ信号入力端子７３を介して例えば外部のビデオカメラ７３ａから入力されたビデオ信号がいわゆるビデオ信号処理回路７７を介してマイクロコンピュータ（ＭＰＵ）７４に供給される。
ＭＰＵ７４は、入力された映像信号をＡＤ変換してそれを演算処理し、出力端子７５に接続されたモニタ（ＴＶ）７５ａに映像を再現させたり所定の色（例えば青色）の背景を表示させたりするとともに、その映像や背景に文字情報を加算させたりする。また、ＭＰＵ７４は、チューナー７１及びビデオテープ７２の駆動手段であるモータに制御信号を出力し、それらの動作を制御する。そして、それらの制御処理は、例えばＶＴＲ７に付属されたリモートコントロール装置等（図示省略）から送られてきた制御指令が外部制御指令入力端子７０を介してＭＰＵ７４に供給されることにより行われる。
本発明に係るＰＬＬ回路は、上記ＭＰＵ７４に内蔵されて文字表示位置の制御用クロックの発生装置として使用されている。
図２４は、ＭＰＵ７４の機能説明図である。ＭＰＵ７４は、図２４に示すようにＶＴＲ７の再生、スロー等の特殊再生、録画、早送り及び巻戻しなどの処理の制御を行うシステムコントロール７４ａ、ＶＲＴ７のタイマ録画（予約による番組の録画）等を行う際の時計機能の制御を行うタイマコントロール７４ｂ、選局を行う際のチューナー機能の制御を行うチューナーコントロール７４ｃ、ビデオテープ７２の出し入れを行ったりテープの送りを行う各種モータ７５ｃのサーボ制御を行うサーボ機能７４ｄ及び上述したように映像信号に文字情報を加算する際の文字表示位置の制御を行うＯＳＤ（オンスクリーンディスプレイ）機能７４ｅの各機能を備えている。そして、ＭＰＵ７４からは、モニタ７５ａ、表示用の集積回路（ディスプレイＩＣ）７５ｂ及びビデオ信号出力単糸にそれぞれビデオ信号が出力される。
図２５には、上記ＯＳＤ７４ｅの実施例が示されている。ＯＳＤ７４ｅに入力されたビデオ信号は、分岐されて同期分離回路７４０及び混合回路７４３に送られる。同期分離回路７４０は、送られてきたビデオ信号から同期信号を分離して本発明が適用されたＰＬＬ回路７４１に出力する。ＰＬＬ回路７４１は、同期信号を基準信号ｆsとして文字表示位置制御用のクロック信号を生成し、文字発生器７４２に出力する。文字発生器７４２は、ＰＬＬ回路７４１から送られてきたクロック信号に基づいて文字情報を混合回路７４３に出力する。混合回路は文字発生器７４２から送られてきた文字情報とビデオ信号とを加算してモニタ等に出力する。
上記第１〜第４実施例（図１、図８、図９、図１３）によれば、基準信号ｆsと被比較信号ｆdとの対応する位相のパルスエッジ同士の時間的なずれを検出するディジタル形の第１の位相比較器２２と、基準信号ｆsの所定の位相の正パルスエッジから負パルスエッジまでの間の所定期間でサンプリングを行う方式の第２の位相比較器３２とを並列に設け、切換スイッチ４０により、ロック位相近傍では電圧制御発振器１４に第２の位相比較器３２から位相誤差信号に基づく出力電流Ｉout2が入力され、それ以外の位相では電圧制御発振器１４に第１の位相比較器２２から位相誤差信号に基づく出力電流Ｉout1が入力されるようにしたため、第１の位相比較器２２の不感領域となるロック位相近傍において、電圧制御発振器１４に第２の位相比較器３２から出力電流Ｉout2が入力されるので、電圧制御発振器１４の発振出力信号ｆvの安定性が向上する。
上記第５実施例（図１７）によれば、基準信号ｆsと被比較信号ｆdとの対応する位相のパルスエッジ同士の時間的なずれを検出するディジタル形の第１の位相比較器２３と、基準信号ｆsの所定の位相の正パルスエッジから負パルスエッジまでの間の所定期間でサンプリングを行う方式の第２の位相比較器３３とを並列に設け、切換スイッチ回路４２により、ロック位相近傍では電圧制御発振器１４に第２の位相比較器３３から位相誤差信号Ｕ2，Ｄ2のいずれかが入力され、それ以外の位相では電圧制御発信器１４に第１の位相比較器２３から位相誤差信号Ｕ1，Ｄ1のいずれかが入力されるようにしたため、第１の位相比較器２３の不感領域となるロック位相近傍において、電圧制御発振器１４に第２の位相比較器３３から位相誤差信号Ｕ2、Ｄ2が入力されるので、電圧制御発振器１４の発振出力信号ｆvの安定性が向上する。
また、上記第３及び第４実施例（図９、図１３）によれば、基準信号ｆsが信号抜けした場合に、第１の位相比較器２２に入力される基準信号ｆsにのみ補完回路５０によりパルスを補って第１の位相比較器２２に入力させるようにしたため、第１の位相比較器２２の誤動作が防止され、ＰＬＬ回路の安定性及び信頼性が高まる。
さらに、上記第４実施例（図１３）によれば、ノイズ検出・除去回路６０により基準信号ｆsのノイズを検出し、除去して第１の位相比較器２２及び第２の位相比較器３２に入力させるようにするとともに、ノイズの検出後、所定期間だけ第１の位相比較器２２及び第２の位相比較器３２の動作を停止させるようにしたため、それら位相比較器２２，３２の誤動作が防止され、ＰＬＬ回路の安定性及び信頼性が高まる。
従って、このＰＬＬ回路を映像信号に加算される文字表示位置の制御用クロックの発生装置として用いることにより、ＶＴＲの特殊再生時や弱電界等の原因により水平同期信号にノイズや信号抜けがある場合でも、ＰＬＬ回路の動作が安定し、画面にきれいな文字等を表示できる。また、このＰＬＬ回路を映像信号のＡ／Ｄ変換を行う際のクロック発生装置として用いることにより、Ａ／Ｄ変換器のサンプリング動作が安定する。
以上本発明者によってなされた発明を実施例に基づき具体的に説明したが、本発明は上記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
例えば、第１の位相比較器２２は、上述した構成のものに限らず、ディジタル形のものであれば、いかように構成されていてもよい。
また、第２の位相比較器３２は、上述した構成のものに限らず、サンプリング方式のものであれば、いかように構成されていてもよい。
さらに、補完回路５０は、上述した構成のものに限らず、基準信号ｆsの信号抜けを補うことができれば、いかように構成されていてもよい。
さらにまた、ノイズ検出・除去回路６０は、上述した構成のものに限らず、基準信号ｆsに重畳したノイズを検出して除去できれば、いかように構成されていてもよい。
また、切換スイッチ回路４２は、上記第５実施例の構成に限らないのはいうまでもない。
さらに、ＶＴＲ７、ＭＰＵ７４及びＯＳＤ７４ｅの構成は種々設計変更可能である。
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野である映像再生装置における映像信号の水平同期信号に同期したクロック信号を生成する回路に適用した場合について説明したが、この発明はそれに限定されるものではなく、一般のＰＬＬ回路に利用することができる。
産業上の利用可能性
以上説明したように、本発明によれば放送や通信やＶＴＲ等の映像再生装置から得られた映像信号の水平同期信号に同期したクロックを発生するＰＬＬ回路の電圧制御発振器からジッタの低減された安定なクロックが出力されるとともに、引込み応答が高速となる。従って、このＰＬＬ回路を映像信号に加算される文字表示位置の制御用クロックの発生装置として用いることにより、ＶＴＲの特殊再生時や弱電界等の原因により水平同期信号にノイズや信号抜けがある場合でも、ＰＬＬ回路の動作が安定し、画面にきれいな文字等を表示できる。また、このＰＬＬ回路を映像信号のＡ／Ｄ変換を行う際のクロック発生装置として用いることにより、Ａ／Ｄ変換器のサンプリング動作が安定する。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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