(57)【特許請求の範囲】
【請求項１】
周波数が異なる複数のクロック信号を結合し、前記複数のクロック信号の周波数に関する情報を含む１つのクロック信号を出力するクロック結合手段と、
前記１つのクロック信号を入力し、該クロック信号に含まれている前記情報に基づいて、前記１つのクロック信号として互いに結合された前記周波数が異なる複数のクロック信号を分離するクロック分離手段と、が別々のパッケージに組み込まれ、
前記クロック分離手段が組み込まれたパッケージには、前記クロック分離手段によって得られた前記複数のクロック信号に同期して電気信号の処理を行う処理手段が設けられ、
前記クロック分離手段は、前記１つのクロック信号から基本周波数のクロック信号を抽出する第１の抽出部と、該基本周波数のクロック信号の位相を調整する調整部と、該調整部によって位相が調整された後の基本周波数のクロック信号を用い、前記１つのクロック信号から前記基本周波数とは異なる周波数のクロック信号を抽出する第２の抽出部とを備えている
ことを特徴とする電気信号処理装置。
【請求項２】
請求項１に記載の電気信号処理装置において、
前記クロック結合手段は、
結合の対象となる前記複数のクロック信号のうち、周波数が最も高い基本クロック信号以外のクロック信号を入力し、そのパルス幅を前記基本クロック信号のパルス幅とは異なる所定の幅に調整する幅調整部と、
前記幅調整部によってパルス幅が調整されたクロック信号と前記基本クロック信号との論理演算を実行する演算部とを備えている
ことを特徴とする電気信号処理装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、内部のクロック信号に同期して電気信号の処理を行う電気信号処理装置に関する。
【０００２】
【従来の技術】
周知のように、電気通信機器やコンピュータなど、内部のクロック信号に同期して電気信号の処理を行う装置（電気信号処理装置）では、図１０に示すように、クロック信号(ＣＬＫ１,ＣＬＫ２,ＣＬＫ３)を発生する発生部１０１と、クロック信号(ＣＬＫ１,ＣＬＫ２,ＣＬＫ３)を受け取って同期動作する処理部１０２,１０３,…とが、別々のパッケージに組み込まれている。
【０００３】
この装置において、発生部１０１から処理部１０２,１０３,…へのクロック信号(ＣＬＫ１,ＣＬＫ２,ＣＬＫ３)の分配は、クロック信号の種類（周波数）ごとに、別々のクロック配線１０４,１０５,１０６を使用して行われる。クロック配線１０４,１０５,１０６は、バックボード上に形成された配線パターン、または電線である。
【０００４】
【発明が解決しようとする課題】
しかしながら、上記した従来の装置（図１０）では、装置構成の複雑化に伴って必要となるクロック信号の種類（周波数）が多くなると、クロック配線(１０４,１０５,１０６)の本数を多くしなければならず、装置の大型化とコスト上昇を招いてしまう。
【０００５】
さらに、クロック配線(１０４,１０５,１０６)の本数を増やすと、発生部１０１をクロック配線(１０４〜１０６)に接続するコネクタ１１１のピン数や、処理部１０２,１０３,…をクロック配線(１０４〜１０６)に接続するコネクタ１１２,１１３,…のピン数もそれだけ多くなり、装置の大型化とコスト上昇を招く。
また、クロック配線(１０４,１０５,１０６)の本数が増えると、近接したクロック配線(１０４〜１０６)間の信号漏話が発生し易くなり、性能低下の原因となもなる。
【０００６】
本発明の目的は、クロック信号の分配に使用されるクロック配線の本数が１本であっても、複数の種類（周波数）のクロック信号を分配できる電気信号処理装置を提供することにある。
【０００７】
【課題を解決するための手段】
請求項１に記載の電気信号処理装置は、周波数が異なる複数のクロック信号を結合し、複数のクロック信号の周波数に関する情報を含む１つのクロック信号を出力するクロック結合手段と、１つのクロック信号を入力し、該クロック信号に含まれている前記情報に基づいて、１つのクロック信号として互いに結合された前記周波数が異なる複数のクロック信号を分離するクロック分離手段と、が別々のパッケージに組み込まれたものである。また、クロック分離手段が組み込まれたパッケージには、クロック分離手段によって得られた複数のクロック信号に同期して電気信号の処理を行う処理手段も設けられている。さらに、クロック分離手段は、１つのクロック信号から基本周波数のクロック信号を抽出する第１の抽出部と、該基本周波数のクロック信号の位相を調整する調整部と、該調整部によって位相が調整された後の基本周波数のクロック信号を用い、１つのクロック信号から基本周波数とは異なる周波数のクロック信号を抽出する第２の抽出部とを備えている。
【０００８】
請求項１の電気信号処理装置によれば、クロック結合手段から出力されるクロック信号は１つであり、この１つのクロック信号に複数のクロック信号の周波数に関する情報が含まれているため、クロック結合手段が組み込まれたパッケージとクロック分離手段が組み込まれたパッケージとの間のクロック配線が１本であっても、その１本のクロック配線によって複数の種類（周波数）のクロック信号を分配できる。また、クロック分離手段においては、１つのクロック信号から基本周波数のクロック信号を抽出した後、このクロック信号の位相調整を行い、得られた調整後のクロック信号を用いて１つのクロック信号から基本周波数とは異なる周波数のクロック信号を抽出することにより、１つのクロック信号として互いに結合された複数のクロック信号を分離するため、後段の処理手段では、複数のクロック信号を用いた電気信号の処理を確実に実行できる。
【０００９】
また、請求項２に記載の発明は、請求項１に記載のクロック結合手段が、結合の対象となる複数のクロック信号のうち、周波数が最も高い基本クロック信号以外のクロック信号を入力し、そのパルス幅を基本クロック信号のパルス幅とは異なる所定の幅に調整する幅調整部と、この幅調整部によってパルス幅が調整されたクロック信号と基本クロック信号との論理演算を実行する演算部とを備えたものである。
【００１０】
請求項２の電気信号処理装置によれば、基本クロック信号と同じ繰り返し周期を持つと共に、基本クロック信号以外のクロック信号の繰り返し周期でパルス幅が変化するクロック信号を、前記１つのクロック信号としてクロック結合手段から出力させることができる。
【００１２】
【発明の実施の形態】
以下、図面を用いて本発明の実施形態を詳細に説明する。
【００１３】
(第１実施形態)
本発明の第１実施形態は、請求項１〜請求項２に対応する。
第１実施形態の電気信号処理装置１０は、内部のクロック信号に同期して電気信号の処理を行う装置（例えば電気通信機器）であり、図１に示すように、クロック信号を発生する発生部１０Ａと、クロック信号を受け取って同期動作する処理部１０Ｂ,１０Ｃ,…とが、別々のパッケージに組み込まれている。
【００１４】
また、第１実施形態の電気信号処理装置１０において、発生部１０Ａから処理部１０Ｂ,１０Ｃ,…へのクロック信号(ＣＬＫ１４)の分配は、１本のクロック配線１３を使用して行われる。クロック配線１３は、バックボード上に形成された配線パターン、または電線である。
次に、第１実施形態の電気信号処理装置１０について、具体的な構成を説明する。
【００１５】
上記の発生部１０Ａには、後述するクロック結合回路１１が設けられている。また、上記の処理部１０Ｂ,１０Ｃ,…には、各々、後述するクロック分離回路１２が設けられている。さらに、発生部１０Ａおよび処理部１０Ｂ,１０Ｃ,…には、各々、上記した１本のクロック配線１３に接続されるコネクタ１４およびコネクタ１５が設けられている。
【００１６】
さて、発生部１０Ａのクロック結合回路１１は、２つの入力端子２１,２２と、ワンショット回路２３と、ＯＲ回路２４とで構成されている。
クロック結合回路１１の２つの入力端子２１,２２は、周波数が異なる２つのクロック信号(ＣＬＫ11,ＣＬＫ12)を各々入力する端子である。
一方の入力端子２１に入力されるクロック信号ＣＬＫ11は、基本周波数のクロック信号である。図２(ａ)に示すように、クロック信号ＣＬＫ11の繰り返し周期をＴR11、パルス幅をｔω11とする。
【００１７】
他方の入力端子２２（図１）に入力されるクロック信号ＣＬＫ12は、上記のクロック信号ＣＬＫ11よりも周波数の低いクロック信号である。図２(ｂ)に示すように、クロック信号ＣＬＫ12の繰り返し周期をＴR12、パルス幅をｔω12とする。
ちなみに、クロック信号ＣＬＫ12の繰り返し周期ＴR12は、上記クロック信号ＣＬＫ11の繰り返し周期ＴR11の４倍である。また、クロック信号ＣＬＫ12のパルス幅ｔω12は、上記クロック信号ＣＬＫ11の繰り返し周期ＴR11と等しい。
【００１８】
さらに、図１に示すクロック結合回路１１のワンショット回路２３は、入力端子２２から入力されたクロック信号ＣＬＫ12（図２(ｂ)）を立上がりエッジでワンショットする回路である。
【００１９】
このため、ワンショット回路２３から出力されるクロック信号ＣＬＫ13は、図２(ｃ)に示すように、パルス幅ｔω13が、上記クロック信号ＣＬＫ11（図２(ａ)）のパルス幅ｔω11の１.５倍より広く、上記クロック信号ＣＬＫ12（図２(ｂ)）のパルス幅ｔω12より狭くなる（１.５×ｔω11＜ｔω13＜ｔω12）。なお、クロック信号ＣＬＫ13の繰り返し周期は、上記クロック信号ＣＬＫ12の繰り返し周期ＴR12と等しい。
【００２０】
また、図１に示すクロック結合回路１１のＯＲ回路２４は、入力端子２１から入力されたクロック信号ＣＬＫ11（図２(ａ)）と、ワンショット回路２３から出力されたクロック信号ＣＬＫ13（図２(ｃ)）との論理ＯＲを取る回路である。
このため、ＯＲ回路２４から出力されるクロック信号ＣＬＫ14は、図２(ｄ)に示すように、クロック信号ＣＬＫ11（図２(ａ)）の特徴と、クロック信号ＣＬＫ13（図２(ｃ)）の特徴とを併せ持った波形となる。
【００２１】
クロック信号ＣＬＫ14（図２(ｄ)）の波形を具体的に説明すると、クロック信号ＣＬＫ14の繰り返し周期（立上がりエッジ間の時間間隔）は、クロック信号ＣＬＫ11（図２(ａ)）の繰り返し周期ＴR11と等しく、かつ一定である。クロック信号ＣＬＫ11（図２(ａ)）は、ＯＲ回路２４に入力する２つのクロック信号(ＣＬＫ11,ＣＬＫ13)のうち、周波数が高い方である。
【００２２】
また、クロック信号ＣＬＫ14（図２(ｄ)）のパルス幅（立上がりエッジと立下がりエッジとの間の時間間隔）は、クロック信号ＣＬＫ13（図２(ｃ)）の繰り返し周期ＴR12と等しい周期で規則的に変化する。クロック信号ＣＬＫ13（図２(ｃ)）は、ＯＲ回路２４に入力する２つのクロック信号(ＣＬＫ11,ＣＬＫ13)のうち、周波数が低い方である。
【００２３】
さらに、クロック信号ＣＬＫ14（図２(ｄ)）のパルス幅の変化は、クロック信号ＣＬＫ13（図２(ｃ)）のパルス幅ｔω13と等しくなる期間Ａと、クロック信号ＣＬＫ11（図２(ａ)）のパルス幅ｔω11と等しくなる期間Ｂとを交互に繰り返す変化である（ｔω11＜ｔω13）。
このように、ＯＲ回路２４（図１）から出力されるクロック信号ＣＬＫ14（図２(ｄ)）は、周波数が高い方（図２(ａ),クロック信号ＣＬＫ11）の繰り返し周期ＴR11と等しい繰り返し周期を持つと共に、周波数が低い方（図２(ｃ),クロック信号ＣＬＫ13）の繰り返し周期(ＴR12)と等しい周期ごとにパルス幅が変化する（ｔω11またはｔω13と等しくなる）波形となる。
【００２４】
上記したクロック結合回路１１（図１）は、周波数が異なる２つのクロック信号(ＣＬＫ11,ＣＬＫ12)を入力して結合し、これら２つのクロック信号(ＣＬＫ11,ＣＬＫ12)の周波数に関する情報を含む１つのクロック信号(ＣＬＫ14)を出力する回路である。
なお、周波数が高いクロック信号(ＣＬＫ11)の周波数に関する情報は、クロック信号(ＣＬＫ14)の繰り返し周期ＴR11に現れ、周波数が低いクロック信号(ＣＬＫ12)の周波数に関する情報は、クロック信号(ＣＬＫ14)のパルス幅が変化する（ｔω11からｔω13に広がる）周期ＴR12に現れる。
【００２５】
クロック結合回路１１から出力されるクロック信号ＣＬＫ14（図２(ｄ)）は、発生部１０Ａ（図１）に設けられたコネクタ１４を介して１本のクロック配線１３に出力され、装置内部のクロック信号として上記の処理部１０Ｂ,１０Ｃ,…に分配される。そして、処理部１０Ｂ,１０Ｃ,…には、各々のコネクタ１５を介して、１本のクロック配線１３からクロック信号ＣＬＫ14（図２(ｄ)）が入力される。
【００２６】
さて、処理部１０Ｂ,１０Ｃ,…のクロック分離回路１２は、図１に示すように、タンク回路２５と、Ｄフリップフロップ回路２６と、２つの出力端子２７,２８とで構成されている。
クロック分離回路１２のタンク回路２５は、コネクタ１５からのクロック信号ＣＬＫ14（図３(ａ)）を入力して、基本周波数（繰り返し周期ＴR11）の成分を抽出する共振回路である。
【００２７】
このため、タンク回路２５から出力されるクロック信号ＣＬＫ15は、図３(ｂ)に示すように、上記クロック信号ＣＬＫ11（図２(ａ)）の特徴そのものを反映した波形となる。すなわち、クロック信号ＣＬＫ15の繰り返し周期は、上記クロック信号ＣＬＫ11の繰り返し周期ＴR11と等しく、クロック信号ＣＬＫ15のパルス幅は、上記クロック信号ＣＬＫ11のパルス幅ｔω11と等しい。
【００２８】
さらに、上記のタンク回路２５は、位相をΔａだけ遅らせる機能も有する。このため、タンク回路２５から出力されるクロック信号ＣＬＫ15（図３(ｂ)）は、クロック信号ＣＬＫ14（図３(ａ)）に対して位相がΔａだけ遅れる。第１実施形態において、タンク回路２５での位相遅れ時間Δａは、クロック信号ＣＬＫ15（図３(ｂ)）のパルス幅ｔω11の１/２に設定されている（Δａ＝ｔω11×０.５）。
【００２９】
また、クロック分離回路１２のＤフリップフロップ回路２６には、タンク回路２５からＣＬＫ入力端子に、反転した後のクロック信号ＣＬＫ15（図３(ｂ)）が入力され、コネクタ１５からＤＡＴＡ入力端子に、クロック信号ＣＬＫ14（図３(ａ)）が入力される。
上記したように、クロック信号ＣＬＫ15（図３(ｂ)）の位相がクロック信号ＣＬＫ14（図３(ａ)）に対してΔａだけ遅れているため、Ｄフリップフロップ回路２６では、クロック信号ＣＬＫ15（図３(ｂ)）の立下がりエッジによって、クロック信号ＣＬＫ14（図３(ａ)）を確実に打ち抜くことができる。
【００３０】
その結果、Ｄフリップフロップ回路２６のＱ出力端子には、クロック信号ＣＬＫ15（図３(ｂ)）の立下がりエッジによって打ち抜いた時点でのクロック信号ＣＬＫ14の値（図３(ａ)中の黒点）が出力される。
このため、Ｄフリップフロップ回路２６から出力されるクロック信号ＣＬＫ16は、図３(ｃ)に示すように、上記クロック信号ＣＬＫ12（図２(ｂ)）の特徴そのものを反映した波形となる。すなわち、クロック信号ＣＬＫ16の繰り返し周期は、上記クロック信号ＣＬＫ12の繰り返し周期ＴR12と等しく、クロック信号ＣＬＫ16のパルス幅は、上記クロック信号ＣＬＫ12のパルス幅ｔω12と等しい。
【００３１】
上記したクロック分離回路１２では、タンク回路２５からのクロック信号ＣＬＫ15（図３(ｂ)）が一方の出力端子２７から出力され、Ｄフリップフロップ回路２６からのクロック信号ＣＬＫ16（図３(ｃ)）が他方の出力端子２８から出力される。
つまり、クロック分離回路１２は、１つのクロック信号(ＣＬＫ14)を入力し、このクロック信号(ＣＬＫ14)に含まれている２つの周波数の情報に基づいてクロック信号(ＣＬＫ14)を２つに分離して、周波数が異なる２つのクロック信号ＣＬＫ15(＝ＣＬＫ11),ＣＬＫ16(＝ＣＬＫ12)を各々出力する。
【００３２】
そして、これら２つのクロック信号ＣＬＫ15(＝ＣＬＫ11),ＣＬＫ16(＝ＣＬＫ12)は、クロック分離回路１２の後段に接続された処理回路(不図示)における同期動作（電気信号の処理）に用いられる。
このように、第１実施形態の電気信号処理装置１０では、クロック信号の分配に使用されるクロック配線１３が１本であっても、周波数の異なる２つのクロック信号(ＣＬＫ11,ＣＬＫ12)を分配することができる。したがって、装置の小型化と低コスト化が図られる。また、クロック配線における信号漏話の発生を抑えることもでき、装置性能の向上が図られる。
【００３３】
なお、上記した第１実施形態では、ワンショット回路２３から出力されるクロック信号ＣＬＫ13のパルス幅ｔω13を「１.５×ｔω11」より広くする（図２(ｃ)）と共に、タンク回路２５における位相遅れ時間Δａを「(ｔω11)/２」に等しくする（図３(ａ),(ｂ)）例を説明したが、これ以外の設定も考えられる。
タンク回路２５における位相遅れ時間Δａは、「０＜Δａ＜(ＴR11−ｔω11)」を満足する任意の値に設定することができる。この場合、クロック信号ＣＬＫ13のパルス幅ｔω13は「ｔω11＋Δａ」より広い値に設定すればよい。
【００３４】
また、上記した第１実施形態では、クロック信号ＣＬＫ12のパルス幅ｔω12がクロック信号ＣＬＫ11の繰り返し周期ＴR11と一致している（図２(ａ),(ｂ)）例を説明したが、これに限らない。パルス幅ｔω12が「２×ＴR11」に等しいクロック信号や、「３×ＴR11」に等しいクロック信号であっても、本発明を適用できる。この場合のクロック信号ＣＬＫ13のパルス幅ｔω13は「ＴR11＋ｔω11＋Δａ」や「２×ＴR11＋ｔω11＋Δａ」より広い値に設定すればよい。
【００３５】
さらに、上記した第１実施形態では、クロック信号ＣＬＫ12の繰り返し周期ＴR12がクロック信号ＣＬＫ11の繰り返し周期ＴR11の４倍に等しい（図２(ｂ)）例を説明したが、これに限らない。一般的に、繰り返し周期ＴR12が「ＴR12＝Ｎ×ＴR11（Ｎ＝２,３,…）」を満足する場合にも、本発明は適用できる。
この場合、クロック信号ＣＬＫ12には、パルス幅ｔω12が「ｔω12＝Ｍ×ＴR11（Ｍ＝１,…,Ｎ−１）」を満足するものを用いることができる。また、クロック信号ＣＬＫ13のパルス幅ｔω13は「Ｋ×ＴR11＋ｔω11＋Δａ」より広い値に設定すればよい(Ｋ＝Ｍ−１)。
【００３６】
(第２実施形態)
本発明の第２実施形態は、請求項１〜請求項２に対応する。
第２実施形態の電気信号処理装置は、上記した電気信号処理装置１０（図１）のクロック結合回路１１に代えて図４(ａ)に示すクロック結合回路３１を設け、かつ、クロック分離回路１２に代えて図４(ｂ)に示すクロック分離回路３２を設けたものである。ここでは、第１実施形態との相違点であるクロック結合回路３１とクロック分離回路３２とについて詳細に説明する。
【００３７】
クロック結合回路３１は、図４(ａ)に示すように、２つの入力端子４１,４２と、ワンショット回路４３と、２つのＡＮＤ回路４４,４５とで構成されている。
２つの入力端子４１,４２は、周波数が異なる２つのクロック信号(ＣＬＫ21,ＣＬＫ22)を各々入力する端子である。
【００３８】
一方の入力端子４１には、図５(ａ)に示す基本周波数のクロック信号ＣＬＫ21が入力される（繰り返し周期ＴR21，パルス幅ｔω21）。他方の入力端子４２には、図５(ｂ)に示すように、上記クロック信号ＣＬＫ21よりも周波数の低いクロック信号ＣＬＫ22が入力される（繰り返し周期ＴR22，パルス幅ｔω22）。このクロック信号ＣＬＫ22は、繰り返し周期ＴR22が上記の繰り返し周期ＴR21の４倍であり、パルス幅ｔω22が上記の繰り返し周期ＴR21と等しい。
【００３９】
さらに、図４(ａ)に示すクロック結合回路３１のワンショット回路４３は、入力端子４２から入力されたクロック信号ＣＬＫ22（図５(ｂ)）を立上がりエッジでワンショットすると共に、反転して出力する回路である。
このため、ワンショット回路４３から出力されるクロック信号ＣＬＫ23は、図５(ｃ)に示すように、パルス幅ｔω23が、上記クロック信号ＣＬＫ21（図５(ａ)）のパルス幅ｔω21の０.５倍より狭くなる（０＜ｔω23＜０.５×ｔω21）。なお、クロック信号ＣＬＫ23の繰り返し周期は、上記クロック信号ＣＬＫ22の繰り返し周期ＴR22と等しい。
【００４０】
また、図４(ａ)に示すクロック結合回路３１のＡＮＤ回路４４は、入力端子４２から入力されたクロック信号ＣＬＫ22（図５(ｂ)）と、ワンショット回路４３から出力されたクロック信号ＣＬＫ23（図５(ｃ)）との論理ＡＮＤを取ると共に、反転して出力する回路である。
このため、ＡＮＤ回路４４から出力されるクロック信号ＣＬＫ24は、図５(ｄ)に示すように、パルス幅ｔω24が、クロック信号ＣＬＫ22（図５(ｂ)）のパルス幅ｔω22と、クロック信号ＣＬＫ23（図５(ｃ)）のパルス幅ｔω23との差に等しくなる（ｔω24＝ｔω22−ｔω23）。なお、クロック信号ＣＬＫ24の繰り返し周期は、クロック信号ＣＬＫ22,ＣＬＫ23の繰り返し周期ＴR22と等しい。
【００４１】
さらに、図４(ａ)に示すクロック結合回路３１のＡＮＤ回路４５は、入力端子４１から入力されたクロック信号ＣＬＫ21（図５(ａ)）と、ＡＮＤ回路４４から出力されたクロック信号ＣＬＫ24（図５(ｄ)）との論理ＡＮＤを取る回路である。
【００４２】
このため、ＡＮＤ回路４５から出力されるクロック信号ＣＬＫ25は、図５(ｅ)に示すように、クロック信号ＣＬＫ21（図５(ａ)）の特徴と、クロック信号ＣＬＫ24（図５(ｄ)）の特徴とを併せ持った波形となる。
クロック信号ＣＬＫ25（図５(ｅ)）の波形を具体的に説明すると、クロック信号ＣＬＫ25の繰り返し周期（立上がりエッジ間の時間間隔）は、クロック信号ＣＬＫ21（図５(ａ)）の繰り返し周期ＴR21と等しく、かつ一定である。クロック信号ＣＬＫ21（図５(ａ)）は、ＡＮＤ回路４５に入力する２つのクロック信号(ＣＬＫ21,ＣＬＫ24)のうち、周波数が高い方である。
【００４３】
また、クロック信号ＣＬＫ25（図５(ｅ)）のパルス幅（立上がりエッジと立下がりエッジとの間の時間間隔）は、クロック信号ＣＬＫ24（図５(ｄ)）の繰り返し周期ＴR22と等しい周期で規則的に変化する。クロック信号ＣＬＫ24（図５(ｄ)）は、ＡＮＤ回路４５に入力する２つのクロック信号(ＣＬＫ21,ＣＬＫ24)のうち、周波数が低い方である。
【００４４】
さらに、クロック信号ＣＬＫ25（図５(ｅ)）のパルス幅の変化は、クロック信号ＣＬＫ23（図５(ｃ)）のパルス幅ｔω23（＝ｔω22−ｔω24）と等しくなる期間Ａと、クロック信号ＣＬＫ21（図５(ａ)）のパルス幅ｔω21と等しくなる期間Ｂとを交互に繰り返す変化である（ｔω21＞ｔω23）。
このように、ＡＮＤ回路４５（図４(ａ)）から出力されるクロック信号ＣＬＫ25（図５(ｅ)）は、周波数が高い方（図５(ａ),クロック信号ＣＬＫ21）の繰り返し周期ＴR21と等しい繰り返し周期を持つと共に、周波数が低い方（図５(ｄ),クロック信号ＣＬＫ24）の繰り返し周期(ＴR22)と等しい周期ごとにパルス幅が変化する（ｔω21またはｔω23と等しくなる）波形となる。
【００４５】
上記したクロック結合回路３１（図４(ａ)）は、周波数が異なる２つのクロック信号(ＣＬＫ21,ＣＬＫ22)を入力して結合し、これら２つのクロック信号(ＣＬＫ21,ＣＬＫ22)の周波数に関する情報を含む１つのクロック信号(ＣＬＫ25)を出力する回路である。
【００４６】
なお、周波数が高いクロック信号(ＣＬＫ21)の周波数に関する情報は、クロック信号(ＣＬＫ25)の繰り返し周期ＴR21に現れ、周波数が低いクロック信号(ＣＬＫ22)の周波数に関する情報は、クロック信号(ＣＬＫ25)のパルス幅が変化する（ｔω21からｔω23に狭くなる）周期ＴR22に現れる。
クロック結合回路３１から出力されるクロック信号ＣＬＫ25（図５(ｅ)）は、コネクタ１４（図１）を介して１本のクロック配線１３に出力され、装置内部のクロック信号として処理部１０Ｂ,１０Ｃ,…に分配される。そして、処理部１０Ｂ,１０Ｃ,…のクロック分離回路３２（図４(ｂ)）には、各々のコネクタ１５を介して、１本のクロック配線１３からクロック信号ＣＬＫ25（図５(ｅ)）が入力される。
【００４７】
さて、クロック分離回路３２は、図４(ｂ)に示すように、タンク回路４６と、Ｄフリップフロップ回路４７と、２つの出力端子４８,４９とで構成されている。
タンク回路４６は、コネクタ１５からのクロック信号ＣＬＫ25（図６(ａ)）を入力して、基本周波数（繰り返し周期ＴR21）の成分を抽出する共振回路である。
このため、タンク回路４６から出力されるクロック信号ＣＬＫ26は、図６(ｂ)に示すように、上記クロック信号ＣＬＫ21（図５(ａ)）の特徴そのものを反映した波形となる。すなわち、クロック信号ＣＬＫ26の繰り返し周期は、上記クロック信号ＣＬＫ21の繰り返し周期ＴR21と等しく、クロック信号ＣＬＫ26のパルス幅は、上記クロック信号ＣＬＫ21のパルス幅ｔω21と等しい。
【００４８】
さらに、上記のタンク回路４６は、位相をΔｂだけ進ませる機能も有する。このため、タンク回路４６から出力されるクロック信号ＣＬＫ26（図６(ｂ)）は、クロック信号ＣＬＫ25（図６(ａ)）に対して位相がΔｂだけ進む。第２実施形態において、タンク回路４６での位相進み時間Δｂは、クロック信号ＣＬＫ26（図６(ｂ)）のパルス幅ｔω21の１/２に設定されている（Δｂ＝ｔω21×０.５）。ちなみに、位相をΔｂだけ進ませるということは、位相を(ＴR21−Δｂ)だけ遅らせることに等しい。
【００４９】
また、クロック分離回路３２のＤフリップフロップ回路４７には、タンク回路４６からＣＬＫ入力端子に、反転した後のクロック信号ＣＬＫ26（図６(ｂ)）が入力され、コネクタ１５からＤＡＴＡ入力端子に、クロック信号ＣＬＫ25（図６(ａ)）が入力される。
上記したように、クロック信号ＣＬＫ26（図６(ｂ)）の位相がクロック信号ＣＬＫ25（図６(ａ)）に対してΔｂだけ進んでいるため、Ｄフリップフロップ回路４７では、クロック信号ＣＬＫ26（図６(ｂ)）の立下がりエッジによって、クロック信号ＣＬＫ25（図６(ａ)）を確実に打ち抜くことができる。
【００５０】
その結果、Ｄフリップフロップ回路４７の反転出力端子には、クロック信号ＣＬＫ26（図６(ｂ)）の立下がりエッジによって打ち抜いた時点でのクロック信号ＣＬＫ25の値（図６(ａ)中の黒点）が反転した状態で出力される。
このため、Ｄフリップフロップ回路４７から出力されるクロック信号ＣＬＫ27は、図６(ｃ)に示すように、上記クロック信号ＣＬＫ22（図５(ｂ)）の特徴そのものを反映した波形となる。すなわち、クロック信号ＣＬＫ27の繰り返し周期は、上記クロック信号ＣＬＫ22の繰り返し周期ＴR22と等しく、クロック信号ＣＬＫ27のパルス幅は、上記クロック信号ＣＬＫ22のパルス幅ｔω22と等しい。
【００５１】
上記したクロック分離回路３２では、タンク回路４６からのクロック信号ＣＬＫ26（図６(ｂ)）が一方の出力端子４８から出力され、Ｄフリップフロップ回路４７からのクロック信号ＣＬＫ27（図６(ｃ)）が他方の出力端子４９から出力される。
つまり、クロック分離回路３２は、１つのクロック信号(ＣＬＫ25)を入力し、このクロック信号(ＣＬＫ25)に含まれている２つの周波数の情報に基づいてクロック信号(ＣＬＫ25)を２つに分離して、周波数が異なる２つのクロック信号ＣＬＫ26(＝ＣＬＫ21),ＣＬＫ27(＝ＣＬＫ22)を各々出力する。
【００５２】
そして、これら２つのクロック信号ＣＬＫ26(＝ＣＬＫ21),ＣＬＫ27(＝ＣＬＫ22)は、クロック分離回路３２の後段に接続された処理回路(不図示)における同期動作（電気信号の処理）に用いられる。
このように、第２実施形態の電気信号処理装置では、クロック信号の分配に使用されるクロック配線１３が１本であっても、周波数の異なる２つのクロック信号(ＣＬＫ21,ＣＬＫ22)を分配することができる。したがって、装置の小型化と低コスト化が図られる。また、クロック配線における信号漏話の発生を抑えることもでき、装置性能の向上が図られる。
【００５３】
なお、上記した第２実施形態では、ワンショット回路４３から出力されるクロック信号ＣＬＫ23のパルス幅ｔω23を「０.５×ｔω21」より狭くする（図５(ｃ)）と共に、タンク回路４６における位相進み時間Δｂを「(ｔω21)/２」に等しくする（図６(ａ),(ｂ)）例を説明したが、これ以外の設定も考えられる。
タンク回路４６における位相進み時間Δｂは、「０＜Δｂ＜ｔω21」を満足する任意の値に設定することができる。この場合、クロック信号ＣＬＫ23のパルス幅ｔω23は「Δｂ」より狭い値に設定すればよい。
【００５４】
また、上記した第２実施形態では、クロック信号ＣＬＫ22のパルス幅ｔω22がクロック信号ＣＬＫ21の繰り返し周期ＴR21と一致している（図５(ａ),(ｂ)）例を説明したが、これに限らない。パルス幅ｔω22が「２×ＴR21」に等しいクロック信号や、「３×ＴR21」に等しいクロック信号であっても、本発明を適用できる。
さらに、上記した第２実施形態では、クロック信号ＣＬＫ22の繰り返し周期ＴR22がクロック信号ＣＬＫ21の繰り返し周期ＴR21の４倍に等しい（図５(ｂ)）例を説明したが、これに限らない。一般的に、繰り返し周期ＴR22が「ＴR22＝Ｎ×ＴR21（Ｎ＝２,３,…）」を満足する場合にも、本発明は適用できる。
【００５５】
この場合、クロック信号ＣＬＫ22には、パルス幅ｔω22が「ｔω22＝Ｍ×ＴR21（Ｍ＝１,…,Ｎ−１）」を満足するものを用いることができる。また、クロック信号ＣＬＫ23のパルス幅ｔω23は「Δｂ」より狭い値に設定すればよい。
【００５６】
(第３実施形態)
本発明の第３実施形態は、請求項１〜請求項２に対応する。
第３実施形態の電気信号処理装置は、上記した電気信号処理装置１０（図１）のクロック結合回路１１に代えて図７(ａ)に示すクロック結合回路５１を設け、かつ、クロック分離回路１２に代えて図７(ｂ)に示すクロック分離回路５２を設けたものである。また、図７(ａ)に示すクロック結合回路５１は、上記したクロック結合回路１１（図１）とクロック結合回路３１（図４(ａ)）との組み合わせにより構成されている。ここでは、第１実施形態および第２実施形態との相違点に絞って詳細に説明する。
【００５７】
クロック結合回路５１は、図７(ａ)に示すように、３つの入力端子６１,６２,６３と、クロック結合回路１１（図１）と、クロック結合回路３１（図４(ａ)）とで構成されている。
３つの入力端子６１,６２,６３は、周波数が異なる３つのクロック信号(ＣＬＫ31,ＣＬＫ32,ＣＬＫ33)を各々入力する端子である。
【００５８】
第１の入力端子６１には、図８(ａ)に示す基本周波数のクロック信号ＣＬＫ31が入力される（繰り返し周期ＴR31，パルス幅ｔω31）。
第２の入力端子６２には、図８(ｂ)に示すように、上記クロック信号ＣＬＫ31よりも周波数の低いクロック信号ＣＬＫ32が入力される（繰り返し周期ＴR32，パルス幅ｔω32）。このクロック信号ＣＬＫ32は、繰り返し周期ＴR32が上記の繰り返し周期ＴR31の８倍であり、パルス幅ｔω32が上記の繰り返し周期ＴR31と等しい。
【００５９】
第３の入力端子６３には、図８(ｃ)に示すように、上記クロック信号ＣＬＫ31よりも周波数が低く、上記クロック信号ＣＬＫ32よりも周波数が高いクロック信号ＣＬＫ33が入力される（繰り返し周期ＴR33，パルス幅ｔω33）。このクロック信号ＣＬＫ33は、繰り返し周期ＴR33が上記の繰り返し周期ＴR31の４倍であり、パルス幅ｔω33が上記の繰り返し周期ＴR31と等しい。
【００６０】
なお、上記したクロック信号ＣＬＫ32（図８(ｂ)）とクロック信号ＣＬＫ33（図８(ｃ)）とは、上記したクロック信号ＣＬＫ31（図８(ａ)）の繰り返し周期ＴR31と等しい時間だけ互いにずらして入力される。
また、図７(ａ)に示すクロック結合回路５１内のクロック結合回路３１（図４(ａ)参照）は、入力端子６１から入力されたクロック信号ＣＬＫ31（図８(ａ)）と、入力端子６２から入力されたクロック信号ＣＬＫ32（図８(ｂ)）とを結合し、これら２つのクロック信号(ＣＬＫ31,ＣＬＫ32)の周波数に関する情報を含む１つのクロック信号(ＣＬＫ34)を出力する回路である。
【００６１】
このクロック結合回路３１から出力されるクロック信号ＣＬＫ34は、図８(ｄ)に示すように、クロック結合回路３１に入力する２つのクロック信号(ＣＬＫ31,ＣＬＫ32)のうち、周波数が高い方（図８(ａ),クロック信号ＣＬＫ31）の繰り返し周期ＴR31と等しい繰り返し周期を持つ。
また、クロック信号ＣＬＫ34（図８(ｄ)）のパルス幅は、クロック結合回路３１に入力する２つのクロック信号(ＣＬＫ31,ＣＬＫ32)のうち、周波数が低い方（図８(ｂ),クロック信号ＣＬＫ32）の繰り返し周期ＴR32と等しい周期で規則的に変化する。
【００６２】
クロック信号ＣＬＫ34（図８(ｄ)）のパルス幅の変化は、クロック信号ＣＬＫ31（図８(ａ)）のパルス幅ｔω31と等しくなる期間Ｂと、クロック信号ＣＬＫ31のパルス幅ｔω31の０.５倍より狭いパルス幅ｔω34の期間Ａとを交互に繰り返す変化である（０＜ｔω34＜０.５×ｔω31）。
さらに、図７(ａ)に示すクロック結合回路５１内のクロック結合回路１１（図１参照）は、上記クロック結合回路３１から出力されたクロック信号ＣＬＫ34（図８(ｄ)）と、入力端子６３から入力されたクロック信号ＣＬＫ33（図８(ｃ)）とを結合し、これら２つのクロック信号(ＣＬＫ34,ＣＬＫ33)の周波数に関する情報を含む１つのクロック信号(ＣＬＫ35)を出力する回路である。
【００６３】
このクロック結合回路１１から出力されるクロック信号ＣＬＫ35は、図８(ｅ)に示すように、クロック結合回路１１に入力する２つのクロック信号(ＣＬＫ34,ＣＬＫ33)のうち、周波数が高い方（図８(ｄ),クロック信号ＣＬＫ34）の繰り返し周期ＴR31と等しい繰り返し周期を持つ。
また、クロック信号ＣＬＫ35（図８(ｅ)）のパルス幅は、クロック結合回路１１に入力する２つのクロック信号(ＣＬＫ34,ＣＬＫ33)のうち、周波数が低い方（図８(ｃ),クロック信号ＣＬＫ33）の繰り返し周期ＴR33と等しい周期で規則的に変化する。
【００６４】
クロック信号ＣＬＫ35（図８(ｅ)）のパルス幅の変化は、クロック信号ＣＬＫ34（図８(ｄ)）のパルス幅（ｔω31,ｔω34）と等しくなる期間Ｄと、クロック信号ＣＬＫ33（図８(ｃ)）のパルス幅ｔω33より狭いパルス幅ｔω35の期間Ｃとを交互に繰り返す変化である。
ただし、期間Ｃでのパルス幅ｔω35は、クロック信号ＣＬＫ31（図８(ａ)）のパルス幅ｔω31の１.５倍より広い（１.５×ｔω31＜ｔω35＜ｔω33）。また、期間Ｄでのパルス幅（ｔω31,ｔω34）には、クロック信号ＣＬＫ31（図８(ａ)）のパルス幅ｔω31に等しい期間Ｂと、クロック信号ＣＬＫ31のパルス幅ｔω31の０.５倍より狭いパルス幅ｔω34の期間Ａとが含まれる。
【００６５】
このように、上記したクロック結合回路５１（図７(ａ)）は、周波数が異なる３つのクロック信号(ＣＬＫ31,ＣＬＫ32,ＣＬＫ33)を入力して結合し、これら３つのクロック信号(ＣＬＫ31,ＣＬＫ32,ＣＬＫ33)の周波数に関する情報を含む１つのクロック信号(ＣＬＫ35)を出力する回路である。
なお、周波数が最も高いクロック信号（ＣＬＫ31）の周波数に関する情報は、クロック信号(ＣＬＫ35)の繰り返し周期ＴR31に現れる。また、周波数が低いクロック信号（ＣＬＫ32）の周波数に関する情報は、クロック信号(ＣＬＫ35)のパルス幅が変化する（ｔω31からｔω34に狭くなる）周期ＴR32に現れる。さらに、周波数が低いクロック信号（ＣＬＫ33）の周波数に関する情報は、クロック信号(ＣＬＫ35)のパルス幅が変化する（ｔω31からｔω35に広くなる）周期ＴR33に現れる。
【００６６】
クロック結合回路５１から出力されるクロック信号ＣＬＫ35（図８(ｅ)）は、コネクタ１４（図１）を介して１本のクロック配線１３に出力され、装置内部のクロック信号として処理部１０Ｂ,１０Ｃ,…に分配される。そして、処理部１０Ｂ,１０Ｃ,…のクロック分離回路５２（図７(ｂ)）には、各々のコネクタ１５を介して、１本のクロック配線１３からクロック信号ＣＬＫ35（図８(ｅ)）が入力される。
【００６７】
さて、クロック分離回路５２は、図７(ｂ)に示すように、タンク回路６４と、２つのＤフリップフロップ回路６５,６６と、３つの出力端子６７,６８,６９とで構成されている。
タンク回路６４は、コネクタ１５からのクロック信号ＣＬＫ35（図９(ａ)）を入力して、基本周波数（繰り返し周期ＴR31）の成分を抽出する共振回路である。
【００６８】
このため、タンク回路６４から出力されるクロック信号ＣＬＫ36は、図９(ｂ)に示すように、上記クロック信号ＣＬＫ31（図８(ａ)）の特徴そのものを反映した波形となる。すなわち、クロック信号ＣＬＫ36の繰り返し周期は、上記クロック信号ＣＬＫ31の繰り返し周期ＴR31と等しく、クロック信号ＣＬＫ36のパルス幅は、上記クロック信号ＣＬＫ31のパルス幅ｔω31と等しい。
【００６９】
さらに、上記のタンク回路６４は、位相をΔｃだけ遅らせる機能も有する。このため、タンク回路６４から出力されるクロック信号ＣＬＫ36（図９(ｂ)）は、クロック信号ＣＬＫ35（図９(ａ)）に対して位相がΔｃだけ遅れる。第３実施形態において、タンク回路６４での位相遅れ時間Δｃは、クロック信号ＣＬＫ36（図９(ｂ)）のパルス幅ｔω31の１/２に設定されている（Δｃ＝ｔω31×０.５）。
【００７０】
また、クロック分離回路５２のＤフリップフロップ回路６５には、タンク回路６４からＣＬＫ入力端子に、反転した後のクロック信号ＣＬＫ36（図９(ｂ)）が入力され、コネクタ１５からＤＡＴＡ入力端子に、クロック信号ＣＬＫ35（図９(ａ)）が入力される。
【００７１】
上記したように、クロック信号ＣＬＫ36（図９(ｂ)）の位相がクロック信号ＣＬＫ35（図９(ａ)）に対してΔｃだけ遅れているため、Ｄフリップフロップ回路６５では、クロック信号ＣＬＫ36（図９(ｂ)）の立下がりエッジによって、クロック信号ＣＬＫ35（図９(ａ)）を確実に打ち抜くことができる。
その結果、Ｄフリップフロップ回路６５のＱ出力端子には、クロック信号ＣＬＫ36（図９(ｂ)）の立下がりエッジによって打ち抜いた時点でのクロック信号ＣＬＫ35の値（図９(ａ)中の黒点）が出力される。
【００７２】
このため、Ｄフリップフロップ回路６５から出力されるクロック信号ＣＬＫ37は、図９(ｃ)に示すように、上記クロック信号ＣＬＫ33（図８(ｃ)）の特徴そのものを反映した波形となる。すなわち、クロック信号ＣＬＫ37の繰り返し周期は、上記クロック信号ＣＬＫ33の繰り返し周期ＴR33と等しく、クロック信号ＣＬＫ37のパルス幅は、上記クロック信号ＣＬＫ33のパルス幅ｔω33と等しい。
【００７３】
また、クロック分離回路５２（図７(ｂ)）のＤフリップフロップ回路６６には、タンク回路６４からＣＬＫ入力端子に、クロック信号ＣＬＫ36（図９(ｂ)）が反転せずに入力され、コネクタ１５からＤＡＴＡ入力端子に、クロック信号ＣＬＫ35（図９(ａ)）が入力される。
上記したように、クロック信号ＣＬＫ36（図９(ｂ)）の位相がクロック信号ＣＬＫ35（図９(ａ)）に対してΔｃだけ遅れているため、Ｄフリップフロップ回路６６では、クロック信号ＣＬＫ36（図９(ｂ)）の立上がりエッジによって、クロック信号ＣＬＫ35（図９(ａ)）を確実に打ち抜くことができる。
【００７４】
その結果、Ｄフリップフロップ回路６６の反転出力端子には、クロック信号ＣＬＫ36（図９(ｂ)）の立上がりエッジによって打ち抜いた時点でのクロック信号ＣＬＫ35の値（図９(ａ)中の白点）が反転した状態で出力される。
【００７５】
このため、Ｄフリップフロップ回路６６から出力されるクロック信号ＣＬＫ38は、図９(ｄ)に示すように、上記クロック信号ＣＬＫ32（図８(ｂ)）の特徴そのものを反映した波形となる。すなわち、クロック信号ＣＬＫ38の繰り返し周期は、上記クロック信号ＣＬＫ32の繰り返し周期ＴR32と等しく、クロック信号ＣＬＫ38のパルス幅は、上記クロック信号ＣＬＫ32のパルス幅ｔω32と等しい。
【００７６】
上記したクロック分離回路５２では、タンク回路６４からのクロック信号ＣＬＫ36（図９(ｂ)）が第１の出力端子６７から出力され、Ｄフリップフロップ回路６５からのクロック信号ＣＬＫ37（図９(ｃ)）が第２の出力端子６８から出力され、Ｄフリップフロップ回路６６からのクロック信号ＣＬＫ38（図９(ｄ)）が第３の出力端子６９から出力される。
【００７７】
つまり、クロック分離回路５２は、１つのクロック信号(ＣＬＫ35)を入力し、このクロック信号(ＣＬＫ35)に含まれている３つの周波数の情報に基づいてクロック信号(ＣＬＫ35)を３つに分離して、周波数が異なる３つのクロック信号ＣＬＫ36(＝ＣＬＫ31),ＣＬＫ37(＝ＣＬＫ33),ＣＬＫ38(＝ＣＬＫ32)を各々出力する。
そして、これら３つのクロック信号ＣＬＫ36(＝ＣＬＫ31),ＣＬＫ37(＝ＣＬＫ33),ＣＬＫ38(＝ＣＬＫ32)は、クロック分離回路５２の後段に接続された処理回路(不図示)における同期動作（電気信号の処理）に用いられる。
【００７８】
このように、第３実施形態の電気信号処理装置では、クロック信号の分配に使用されるクロック配線１３が１本であっても、周波数の異なる３つのクロック信号(ＣＬＫ31,ＣＬＫ32,ＣＬＫ33)を分配することができる。したがって、装置の小型化と低コスト化が図られる。また、クロック配線における信号漏話の発生を抑えることもでき、装置性能の向上が図られる。
【００７９】
上記した実施形態では、クロック分離回路(１２,３２,５２)に入力したクロック信号(ＣＬＫ14,ＣＬＫ25,ＣＬＫ35)から基本周波数の成分を抽出するために、タンク回路(２５,４６,６４)を用いたが、ＰＬＬ回路を用いても良い。
【００８０】
【発明の効果】
以上説明したように、本発明の電気信号処理装置によれば、パッケージ間で分配される１つのクロック信号に複数のクロック信号の周波数に関する情報が含まれるため、パッケージ間のクロック配線が１本であっても、その１本のクロック配線によって複数の種類（周波数）のクロック信号を分配できる。したがって、パッケージ間のクロック配線の本数を確実に減らすことができ、装置の小型化および低コスト化を実現できる。また、クロック配線間の間隙を充分に取ることが可能になり、クロック信号相互の漏話を減少させて、装置の性能を向上させることもできる。
【図面の簡単な説明】
【図１】第１実施形態の電気信号処理装置１０の構成を示すブロック図である。
【図２】クロック結合回路１１におけるクロック信号の結合を説明するタイミングチャートである。
【図３】クロック分離回路１２におけるクロック信号の分離を説明するタイミングチャートである。
【図４】第２実施形態の電気信号処理装置の構成を示すブロック図である。
【図５】クロック結合回路３１におけるクロック信号の結合を説明するタイミングチャートである。
【図６】クロック分離回路３２におけるクロック信号の分離を説明するタイミングチャートである。
【図７】第３実施形態の電気信号処理装置の構成を示すブロック図である。
【図８】クロック結合回路５１におけるクロック信号の結合を説明するタイミングチャートである。
【図９】クロック分離回路５２におけるクロック信号の分離を説明するタイミングチャートである。
【図１０】従来の電気信号処理装置の構成を示すブロック図である。
【符号の説明】
１０  電気信号処理回路
１１，３１，５１  クロック結合回路
１２，３２，５２  クロック分離回路
１３，１０４，１０５，１０６  クロック配線
１４，１５  コネクタ
２３，４３  ワンショット回路
２４  ＯＲ回路
２５，４６，６４  タンク回路
２６，４７，６５，６６  Ｄフリップフロップ回路
４４，４５  ＡＮＤ回路
【図１】
0003754618.tif 000002
【図２】
0003754618.tif 000003
【図３】
0003754618.tif 000004
【図４】
0003754618.tif 000005
【図５】
0003754618.tif 000006
【図６】
0003754618.tif 000007
【図７】
0003754618.tif 000008
【図８】
0003754618.tif 000009
【図９】
0003754618.tif 000010
【図１０】
0003754618.tif 000011