(57)【特許請求の範囲】
【請求項１】
セル抵抗の評価装置を備えた磁気抵抗メモリにおいて、
セルフィールドに、セル抵抗（Ｒ）を有する複数のメモリセル、及び参照セル抵抗（ＲＲ１、ＲＲ２）を有する複数の参照セルが設けられており、
選択された１つのセル抵抗（Ｒ）の他に同時に、次に設けられている２つの参照セル抵抗（ＲＲ１、ＲＲ２）それぞれが共通のワード線電圧源（ＶＷＬ）に接続されており、
選択された１つのビット線（ｙ）が選択された１つのセル抵抗（Ｒ）を介してワード線電圧源（ＶＷＬ）に接続されており、又同時に相応にして、次に設けられている２つの参照ビット線（ｙ＋３、ｙ−４）が参照セル抵抗（ＲＲ１、ＲＲ２）を介してワード線電圧源（ＶＷＬ）に接続されており、
参照セル抵抗は帰還増幅器（ＯＰ２、ＲＧ２）と共に加算増幅器を形成し、
それぞれのセル抵抗は別の帰還増幅器（ＯＰ１、ＲＧ１）と共に、加算増幅器と同じ増幅度を有する増幅器を形成し、
前記の加算増幅器の出力側及び別の増幅器の出力側はそれぞれ、比較器の入力側に接続されており、該比較器の出力側はそれぞれのセル抵抗に依存する評価信号（ＶＯＵＴ）を供給することを特徴とする、セル抵抗の評価装置を備えた磁気抵抗メモリ。
【請求項２】
それぞれの参照セル抵抗と加算増幅器の帰還抵抗（ＲＧ２）との間の接続ノードは、第１の電流シンク（Ｉ２）を介して基準電位（ＧＮＤ）に接続されており、
それぞれのセル抵抗（Ｒ）と２倍の増幅度を有する増幅器の別の帰還抵抗（ＲＧ１）との間の接続ノードは、別の電流シンク（Ｉ１）を介して基準電位に接続されており、
電流シンク（Ｉ２）は別の電流シンク（Ｉ１）の２倍の電流を有し、また別の電流シンクの電流はワード線電圧源（ＶＷＬ）の値をセル抵抗（Ｒ）の値で割った値に対応する、請求項１記載のメモリ。
【発明の詳細な説明】
【０００１】
本発明は、参照セルを用いて磁気抵抗メモリセルの磁気的に変化する電気抵抗を評価する装置に関する。そのようなメモリセルは典型的に、軟磁性層と硬磁性層を有し、これらの層は電気的に導通しており、またトンネル酸化膜によって互いに分離している。ここでトンネル確率ひいては電気抵抗は両方の層の極性方向に依存している。
【０００２】
そのような装置は、ＵＳ5,173,873により、例えば図４により公知である。この装置では、それぞれの列ごとにただ１つの基準セルだけをメモリセルの評価に利用し、そしてこれによって評価は迅速に且つ僅かな損失電力で行われる。
【０００３】
製造許容差に基づき、セル抵抗はメモリセルフィールド全体にわたっては一定ではなく、例えば大きなメモリセルフィールドであれば、すぐに誤った評価が発生する。つまり記憶された情報の変化に基づいた１つのメモリセルの相対的な抵抗の変化は極僅かなものだからである。
【０００４】
ここで本発明の基礎とする課題は、可能な限り僅かなコストを追加するだけで、例えば大きなＭＲＡＭでも、評価の確実性が可能な限り高いものとなる、磁気抵抗メモリ（ＭＲＡＭ）におけるセル抵抗の評価装置を提供することである。
【０００５】
この課題は、本発明によれば請求項１記載の特徴でもって解決される。本発明の有利な実施形態は請求項２に記載されている。
【０００６】
本発明の本質は、セルフィールドに、例えば規則的な間隔をおいて、参照セルを備えた行が設けられ、そしてそれぞれ１つのセル抵抗が、次に設けられている２つのそれぞれの参照セル抵抗の平均値と比較されるということであり、この際セル抵抗の２つのグループに対しそれぞれ１つの参照セル抵抗が比較に利用される。
【０００７】
続けて本発明の有利な実施形態を図面の実施例に基づき以下詳細に説明する。
【０００８】
図面は、ビット線ｙ＋４．．．ｙ．．．ｙ−６及びワード線ｘ−２．．．ｘ．．．ｘ＋３のマトリクス状の配置を示し、この配置は磁気抵抗メモリセルフィールドの断面図を表す。
【０００９】
各ビット線と各ワード線との間には、磁気抵抗メモリセルの抵抗が設けられており、この抵抗は通常互いに重なった、そしてトンネル酸化膜によって分離された軟磁性領域及び硬磁性領域から成る。図示されたセルフィールドにおいては、例えばビット線ｙ＋３に接続された全てのセル抵抗及びｙ−４に接続された全てのセル抵抗は、その他のセル抵抗と比べて、ここでは太く表されている、参照セル抵抗を形成する。選択された１つのワード線ｘと選択された１つのビット線ｙとの間にはセル抵抗Ｒが存在し、同一のワード線と次に設けられている２つの参照ビット線ｙ＋３及びｙ−４との間には参照セル抵抗ＲＲ１及びＲＲ２が存在する。
【００１０】
ワード線の選択ないしアドレッシングは、ここでは切り替えスイッチＵＳ−２．．．ＵＳ＋３を用いて行われ、この切り替えスイッチは順番にワード線ｘ−２．．．ｘ＋３に接続されており、それぞれ１つのワード線、ここではワード線ｘを介してワード線電圧源ＶＷＬに接続され、そして他のワード線を介して基準電位ＧＮＤに接続されている。参照ビット線、例えばｙ＋３及びｙ−４はスイッチ、例えばＳ−４及びＳ＋３を介して共通の参照線ＲＬに導通接続される。つまりアドレッシングされたセル抵抗Ｒに一番近くに位置しているからである。選択されたビット線ｙはスイッチＳによって共通の線Ｌに接続される。
【００１１】
ワード線ｘに接続された全てのセル抵抗ではなく、アドレッシングされたビット線に接続されたセル抵抗Ｒだけが共通の線Ｌに導通接続されるように、通常のビット線と共通の線Ｌに接続された他の全てのスイッチ、例えばＳ−６及びＳ−５は開いたままである。
【００１２】
参照セル抵抗ＲＲ１及びＲＲ２は、抵抗ＲＧ２を介して帰還結合される演算増幅器ＯＰ２と共に反転加算増幅器を形成し、この加算増幅器はその出力側において２つのセル抵抗ＲＲ１とＲＲ２の平均値に依存した電圧を供給する。セル抵抗Ｒは同様に、抵抗ＲＧ１を介して帰還結合される演算増幅器ＯＰ１と共に反転電圧増幅器を形成し、ここで帰還抵抗ＲＧ１は、演算増幅器ＯＰ２の帰還抵抗ＲＧ２の２倍の値を有する。したがって加算増幅器の参照信号と比較することが可能な信号が発生する。つまり両方の参照セル抵抗を介して、個々の抵抗Ｒを流れる電流の２倍の電流が供給されるからである。
【００１３】
反転加算増幅器ＯＰ２の出力電圧は反転入力側に供給され、そして反転増幅器ＯＰ１の出力電圧は比較器ＣＯＭＰの非反転入力側に供給され、この比較器の出力側ではそれぞれのセル抵抗に依存した評価信号ＶＯＵＴが発生する。この回路によって有利には、通常の比較器を使用することができる。
【００１４】
通常のビット線と参照ビット線の数の比率は、パラメータの変動及び相対的な抵抗変化に応じて選択することができ、それによって誤った評価は生じない。ここで実施例においては、それぞれ８番目のビット線が参照ビット線を表す。
【００１５】
上述の実施例の有利な実施形態においては、付加的に第１の電流シンクＩ２及び別の電流シンクＩ１が設けられており、それぞれの参照セル抵抗と加算増幅器の帰還抵抗ＲＧ２との間の接続ノードは、第１の電流シンクＩ２を介して基準電位ＧＮＤに接続されており、ならびにアドレッシングされたそれぞれのセル抵抗Ｒと２倍の増幅度を有する増幅器の帰還抵抗ＲＧ１との間の接続ノードは、別の電流シンクＩ１を介して基準電位に接続されている。ここで電流シンクＩ２は、別の電流シンクＩ１の２倍の電流を有する。この方法は、２つのオペアンプＯＰ１及びＯＰ２が評価を行っている間に有利な作動時点において、すなわち僅かな直流オフセット出力電圧で作動するということに使用される。このためにＩ１＝ＶＷＬ／Ｒの条件を遵守する必要がある。ここで、抵抗Ｒと電流源Ｉ１を介して、ないしは参照抵抗ＲＲ１、ＲＲ２と電流源Ｉ２を介して、異なる符号を有するそれぞれの電流が、共通する相応のノードに供給される必要がある。
【図面の簡単な説明】
【図１】  磁気抵抗メモリのセルフィールドの断面図である。
【図１】
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