(57)【特許請求の範囲】
【請求項１】
下記の（Ａ）ないし（Ｄ）、
（Ａ）ソース領域およびドレイン領域、
（Ｂ）ソース領域とドレイン領域との間に配置されたチャネル形成領域、
（Ｃ）チャネル形成領域の上に配置されたゲート絶縁膜、
（Ｄ）ゲート絶縁膜の上に配置されたコントロールゲート、
を有するトランジスタを備えた記憶素子であって、
ともに前記（Ａ）ないし（Ｄ）を有するトランジスタである第１のトランジスタおよび第２のトランジスタを備え、
少なくとも第１のトランジスタは、ゲート絶縁膜とコントロールゲートとの間にこの順に配置されたフローティングゲートおよび強誘電体層を有し、フローティングゲートに直接的に電圧を印加し得るよう構成した強誘電体トランジスタとし、
第１のトランジスタのフローティングゲートに書き込み用セレクトトランジスタを接続し、第１のトランジスタおよび第２のトランジスタのドレイン領域に読み出し用セレクトトランジスタを接続し、
第１および第２のトランジスタを、第１のトランジスタの前記コントロールゲートと第２のトランジスタの前記ドレイン領域とを接続するとともに第２のトランジスタのコントロールゲートと第１のトランジスタのドレイン領域とを接続し、相互に他方のトランジスタを介して正帰還をかけることで、相互に異なる継断状態を保持するよう構成し、
正帰還をかけて当該トランジスタの継断状態を保持することで当該継断状態に対応させてデータを保持するよう構成した記憶素子、
を備えたデータ保持装置において、
第１のトランジスタのコントロールゲートと前記第２のトランジスタのドレイン領域とを直接的に接続するとともに、第２のトランジスタのコントロールゲートと第１のトランジスタのドレイン領域とをスイッチング素子を介して接続するよう構成し、
データ書き込み時には、所定期間前記スイッチング素子を断状態にしたまま書き込むべきデータに対応した電圧を第１のトランジスタのフローティングゲートに直接的に印加し、その後、当該スイッチング素子を継状態にするよう構成したこと、
を特徴とするデータ保持装置。
【請求項２】
請求項１のデータ保持装置において、
相互に異なる電位を与える第１の電源供給ラインおよび第２の電源供給ラインと、データを入出力するためのデータラインとを備え、
前記第１および第２のトランジスタの前記ドレイン領域は、それぞれ第１のプルアップ抵抗および第２のプルアップ抵抗を介して第１の電源供給ラインに接続されるとともに、第１および第２のトランジスタの前記ソース領域は、ともに第２の電源供給ラインに接続され、
データ読み出し時には、データラインと第１および第２のトランジスタのドレイン領域とをそれぞれ接続するとともにデータラインと第１のトランジスタのフローティングゲートとを遮断するよう構成したこと、
を特徴とするもの。
【請求項３】
請求項２のデータ保持装置において、
前記第１および第２のトランジスタは、ともに前記強誘電体トランジスタであり、
相互に異なる論理値をとる前記データラインである第１のデータラインおよび第２のデータラインを備え、
データ読み出し時には、第１および第２のデータラインと第１および第２のトランジスタのドレイン領域とをそれぞれ接続するとともに第１のデータラインと第１のトランジスタのフローティングゲートとを遮断するよう構成したこと、
を特徴とするもの。
【請求項４】
下記の（Ａ）ないし（Ｄ）、
（Ａ）ソース領域およびドレイン領域、
（Ｂ）ソース領域とドレイン領域との間に配置されたチャネル形成領域、
（Ｃ）チャネル形成領域の上に配置されたゲート絶縁膜、
（Ｄ）ゲート絶縁膜の上に配置されたコントロールゲート、
を有するトランジスタを備えた記憶素子であって、
ともに前記（Ａ）ないし（Ｄ）を有するトランジスタである第１のトランジスタおよび第３のトランジスタを備えた第１のＣＭＯＳインバータと、ともに前記（Ａ）ないし（Ｄ）を有するトランジスタである第２のトランジスタおよび第４のトランジスタを備えた第２のＣＭＯＳインバータとを備え、
少なくとも第１のトランジスタは、ゲート絶縁膜とコントロールゲートとの間にこの順に配置されたフローティングゲートおよび強誘電体層を有し、フローティングゲートに直接的に電圧を印加し得るよう構成した強誘電体トランジスタとし、
第１のトランジスタのフローティングゲートに書き込み用セレクトトランジスタを接続し、第１のトランジスタおよび第２のトランジスタのドレイン領域に読み出し用セレクトトランジスタを接続し、
第１および第２のＣＭＯＳインバータを、第１のＣＭＯＳインバータの出力端と第２のＣＭＯＳインバータの入力端とを接続するとともに第２のＣＭＯＳインバータの出力端と第１のＣＭＯＳインバータの入力端とを接続し、相互に他方のＣＭＯＳインバータを介して正帰還をかけることで、相互に異なる出力状態を保持するよう構成し、
正帰還をかけて当該トランジスタの継断状態を保持することで当該継断状態に対応させてデータを保持するよう構成した記憶素子、
を備えたデータ保持装置において、
前記第２のＣＭＯＳインバータの出力端と前記第１のＣＭＯＳインバータの入力端とを直接的に接続するとともに、第１のＣＭＯＳインバータの出力端と第２のＣＭＯＳインバータの入力端とをスイッチング素子を介して接続するよう構成し、
データ書き込み時には、所定期間前記スイッチング素子を断状態にしたまま書き込むべきデータに対応した電圧を第１のトランジスタのフローティングゲートに直接的に印加し、その後、当該スイッチング素子を継状態にするよう構成したこと、
を特徴とするデータ保持装置。
【請求項５】
請求項４のデータ保持装置において、
データを入出力するためのデータラインを備え、
データ読み出し時には、データラインと前記出力端とを接続するとともに、データラインと第１のトランジスタのフローティングゲートとを遮断するよう構成したこと、
を特徴とするもの。
【請求項６】
請求項５のデータ保持装置において、
前記第１および第２のトランジスタは、ともに前記強誘電体トランジスタであり、
相互に異なる論理値をとる前記データラインである第１のデータラインおよび第２のデータラインを備え、
データ読み出し時には、第１および第２のデータラインと第１および第２のＣＭＯＳインバータの出力端とをそれぞれ接続するとともに、第１のデータラインと第１のトランジスタのフローティングゲートとを遮断するよう構成したこと、
を特徴とするもの。
【請求項７】
請求項６のデータ保持装置において、
さらに、前記第３および第４のトランジスタも、ともに前記強誘電体トランジスタであり、
データ書き込み時には、さらに、前記第１のデータラインと第３のトランジスタの前記フローティングゲートとを接続するよう構成したこと、
を特徴とするもの。
【請求項８】
請求項４のデータ保持装置において、
データ入力側の入力ラインおよびデータ出力側の出力ラインを備え、
データ保持時には入力ラインと第１のトランジスタのフローティングゲートとを遮断し、
出力ラインは、前記出力端に接続するよう構成したこと、
を特徴とするもの。
【請求項９】
請求項８のデータ保持装置において、
前記第１および第３のトランジスタは、ともに前記強誘電体トランジスタであり、
データ保持時には入力ラインと第１および第３のトランジスタのフローティングゲートとを遮断し、
出力ラインは、前記第１のＣＭＯＳインバータの前記出力端または前記第２のＣＭＯＳインバータの出力端に接続するよう構成したこと、
を特徴とするもの。
【請求項１０】
請求項９のデータ保持装置において、
さらに、前記第２および第４のトランジスタも、ともに前記強誘電体トランジスタであり、
相互に異なる論理値をとる前記入力ラインである第１の入力ラインおよび第２の入力ライン、ならびに、相互に異なる論理値をとる前記出力ラインである第１の出力ラインおよび第２の出力ラインを備え、
データ保持時には、第１の入力ラインと第１および第３のトランジスタのフローティングゲートとを遮断するとともに、第２の入力ラインと第２および第４のトランジスタのフローティングゲートとを遮断し、
第１および第２の出力ラインは、前記第１および第２のＣＭＯＳインバータの前記出力端にそれぞれ接続するよう構成したこと、
を特徴とするもの。
【発明の詳細な説明】
【０００１】
【従来の技術】
データ保持装置として、ＭＯＳＦＥＴを用いたＳＲＡＭ（スタティックランダムアクセスメモリ）が知られている。図３０は、従来のＳＲＡＭを構成するメモリセルの一例を示す回路図である。
【０００２】
メモリセルＭＣは、一対の記憶用トランジスタＭＴ１，ＭＴ２、および一対の抵抗Ｒ１，Ｒ２を備えている。また、メモリセルＭＣは、一対のセレクトトランジスタＳＴ１、ＳＴ２（まとめて「セレクトトランジスタ対ＳＴＰ」という）を介して、一対のビットラインＢＬ，ＢＬＢ（まとめて「ビットライン対ＢＬＰ」という）に接続されている。セレクトトランジスタ対ＳＴＰのゲートは、ワードラインＷＬに接続されている。ＳＲＡＭには、このようなメモリセルＭＣが複数、行列配置されている。
【０００３】
ＳＲＡＭのメモリセルＭＣにデータを書込むには、まず、書込みたいデータに対応した電位をビットライン対ＢＬＰに与えておく。たとえばデータ”０”を書込む場合、ビットラインＢＬに低電位”Ｌ”を与えるとともに，ビットラインＢＬＢに高電位”Ｈ”を与えておく。
【０００４】
つぎに、ワードラインＷＬを”Ｈ”にすることによりセレクトトランジスタ対ＳＴＰをＯＮにする。これにより、記憶用トランジスタＭＴ１がＯＮになるとともに、記憶用トランジスタＭＴ２がＯＦＦになる。このようにして、メモリセルＭＣにデータ”０”を書込む。なお、データ”１”を書込むには、上と逆に、ビットラインＢＬに高電位”Ｈ”を与えるとともに，ビットラインＢＬＢに低電位”Ｌ”を与えておけばよい。
【０００５】
このあと、ワードラインＷＬを”Ｌ”にすることによりセレクトトランジスタ対ＳＴＰをＯＦＦにすることで、スタンバイ状態となる。スタンバイ状態にしても、書込まれたデータは、メモリセルＭＣの自己ラッチ機能により、保持される。
【０００６】
データを読み出すには、ワードラインＷＬを”Ｈ”にすることによりセレクトトランジスタ対ＳＴＰをＯＮにし、ビットライン対ＢＬＰに現れる電圧を検出する。これにより、データの内容を知ることができる。
【０００７】
【発明が解決しようとする課題】
しかしながら、上記のようなＳＲＡＭには次のような問題点があった。上記のＳＲＡＭにおいては、データを保持するために、回路に常に電圧を印加しておかなければならない。したがって、データの書込み、読み出しを行なわない状態のときであっても、データを保持しておくためには電源が必要となる。このため、データの書込み、読み出しを行なわない状態において、無用の電力を消費していた。また、事故などにより電源が故障した場合には、記憶したデータが消失してしまうという不都合があった。
【０００８】
この問題を解決するために、記憶素子として不揮発性のメモリ素子であるＥＥＰＲＯＭを用いることも考えられる。しかし、ＥＥＰＲＯＭは書込みに長時間を要するため、高速応答が要求されるようなデータ保持装置には適しない。
【０００９】
この発明は、このような従来のＳＲＡＭなどデータ保持装置の問題点を解消し、高速応答が可能で、かつ、データ保持のための電源が不要なデータ保持装置を提供することを目的とする。
【００１０】
【課題を解決するための手段、発明の作用および効果】
この発明のデータ保持装置においては、下記の（Ａ）ないし（Ｄ）、
（Ａ）ソース領域およびドレイン領域、
（Ｂ）ソース領域とドレイン領域との間に配置されたチャネル形成領域、
（Ｃ）チャネル形成領域の上に配置されたゲート絶縁膜、
（Ｄ）ゲート絶縁膜の上に配置されたコントロールゲート、
を有するトランジスタを備えた記憶素子であって、正帰還をかけて当該トランジスタの継断状態を保持することで当該継断状態に対応させてデータを保持するよう構成した記憶素子、を備えたデータ保持装置において、
当該トランジスタは、さらに下記の（Ｅ）、
（Ｅ）ゲート絶縁膜とコントロールゲートとの間にこの順に配置されたフローティングゲートおよび強誘電体層、
を備え、フローティングゲートに直接的に電圧を印加し得るよう構成した強誘電体トランジスタであることを特徴とする。
【００１１】
したがって、書き込むべきデータに対応した電圧をフローティングゲートに直接的に印加することにより、強誘電体トランジスタは、（Ａ）ないし（Ｄ）のみを備えたトランジスタと同等の速度および安定性をもって、当該データに対応した継断状態となる。このため、極めて高速かつ安定的に、記憶素子にデータを書き込むことができる。
【００１２】
一方、フローティングゲートに印加された上記電圧と、コントロールゲートの電圧とによって、強誘電体層は、当該強誘電体トランジスタの継断状態に対応した分極状態となる。なお、強誘電体層の両端に直接、電圧が印加されるため、当該強誘電体層を安定的に分極反転させることができ、電源電圧の低電圧化にも効果的である。
【００１３】
強誘電体層の分極状態は、回路の電源が切られた状態においても保持される。電源が再投入されると、強誘電体トランジスタは、強誘電体層が保持していた分極状態に対応した継断状態に復帰する。このため、データ保持のための電源が不要である。
【００１４】
すなわち、高速応答が可能で、かつ、データ保持のための電源が不要なデータ保持装置を実現することができる。
【００１５】
この発明のデータ保持装置においては、記憶素子は、ともに（Ａ）ないし（Ｄ）を有するトランジスタである第１のトランジスタおよび第２のトランジスタを備え、第１および第２のトランジスタのうち少なくともひとつは強誘電体トランジスタであり、第１および第２のトランジスタは、第１のトランジスタのコントロールゲートと第２のトランジスタのドレイン領域とを接続するとともに第２のトランジスタのコントロールゲートと第１のトランジスタのドレイン領域とを接続し、相互に他方のトランジスタを介して正帰還をかけることで、相互に異なる継断状態を保持するよう構成されていることを特徴とする。
【００１６】
したがって、相互に異なる継断状態を保持するよう構成した一対のトランジスタを用いることで、より安定的にデータを保持することができる。
【００１７】
さらに、書き込み後の定常状態において、強誘電体トランジスタのコントロールゲートは書き込み時のフローティングゲートと、ほぼ同電位になる。このため、書き込み動作の終了にともなってフローティングゲートをフローティング状態にしても、強誘電体層の両端の電位は変化しない。このため、書き込み動作の終了時に強誘電体層の分極状態が不用意に変動することはない。また、強誘電体トランジスタに電圧を印加したまま放置するような場合であっても、インプリント効果による強誘電体層の分極状態の変動をある程度回避することができる。
【００１８】
この発明のデータ保持装置においては、相互に異なる電位を与える第１の電源供給ラインおよび第２の電源供給ラインと、データを入出力するためのデータラインとを備え、第１および第２のトランジスタのドレイン領域は、それぞれ第１のプルアップ抵抗および第２のプルアップ抵抗を介して第１の電源供給ラインに接続されるとともに、第１および第２のトランジスタのソース領域は、ともに第２の電源供給ラインに接続され、データ読み出し時には、データラインと第１および第２のトランジスタのドレイン領域とをそれぞれ接続するとともにデータラインと第１のトランジスタのフローティングゲートとを遮断するよう構成したことを特徴とする。したがって、比較的少ない数の素子で、安定的にデータを保持することが可能な不揮発性のメモリ装置を実現することができる。
【００１９】
この発明のデータ保持装置においては、第１および第２のトランジスタは、ともに強誘電体トランジスタであり、相互に異なる論理値をとるデータラインである第１のデータラインおよび第２のデータラインを備え、データ読み出し時には、第１および第２のデータラインと第１および第２のトランジスタのドレイン領域とをそれぞれ接続するとともに第１のデータラインと第１のトランジスタのフローティングゲートとを遮断するよう構成したことを特徴とする。
【００２０】
したがって、第１および第２のトランジスタをともに強誘電体トランジスタとすることにより、より確実にデータを保持することができるメモリ装置を実現することができる。
【００２１】
この発明のデータ保持装置においては、記憶素子は、ともに（Ａ）ないし（Ｄ）を有するトランジスタである第１のトランジスタおよび第３のトランジスタを備えた第１のＣＭＯＳインバータと、ともに（Ａ）ないし（Ｄ）を有するトランジスタである第２のトランジスタおよび第４のトランジスタを備えた第２のＣＭＯＳインバータとを備え、少なくとも第１のトランジスタは強誘電体トランジスタであり、第１および第２のＣＭＯＳインバータは、第１のＣＭＯＳインバータの出力端と第２のＣＭＯＳインバータの入力端とを接続するとともに第２のＣＭＯＳインバータの出力端と第１のＣＭＯＳインバータの入力端とを接続し、相互に他方のＣＭＯＳインバータを介して正帰還をかけることで、相互に異なる出力状態を保持するよう構成されていることを特徴とする。
【００２２】
したがって、相互に異なる出力状態を保持する一対のＣＭＯＳインバータを用いることで、より安定的にデータを保持することができる。
【００２３】
この発明のデータ保持装置においては、データを入出力するためのデータラインを備え、データ読み出し時には、データラインと出力端とを接続するとともに、データラインと第１のトランジスタのフローティングゲートとを遮断するよう構成したことを特徴とする。
【００２４】
したがって、より安定的にデータを保持することが可能な不揮発性のメモリ装置を実現することができる。
【００２５】
この発明のデータ保持装置においては、第１および第２のトランジスタは、ともに強誘電体トランジスタであり、相互に異なる論理値をとるデータラインである第１のデータラインおよび第２のデータラインを備え、データ読み出し時には、第１および第２のデータラインと第１および第２のＣＭＯＳインバータの出力端とをそれぞれ接続するとともに、第１のデータラインと第１のトランジスタのフローティングゲートとを遮断するよう構成したことを特徴とする。
【００２６】
したがって、第１および第２のトランジスタを、ともに強誘電体トランジスタとすることにより、さらに確実にデータを保持することができるメモリ装置を実現することができる。
【００２７】
この発明のデータ保持装置においては、さらに、第３および第４のトランジスタも、ともに強誘電体トランジスタであり、データ書き込み時には、さらに、前記第１のデータラインと第３のトランジスタの前記フローティングゲートとを接続するよう構成したことを特徴とする。
【００２８】
したがって、一対のＣＭＯＳインバータを構成する４つのトランジスタ全てを強誘電体トランジスタとすることにより、いっそう確実にデータを保持することができるメモリ装置を実現することができる。
【００２９】
この発明のデータ保持装置においては、データ入力側の入力ラインおよびデータ出力側の出力ラインを備え、データ保持時には入力ラインと第１のトランジスタのフローティングゲートとを遮断し、出力ラインは、出力端に接続するよう構成したことを特徴とする。
【００３０】
したがって、より安定的にデータを保持することが可能な不揮発性のラッチ回路を実現することができる。
【００３１】
この発明のデータ保持装置においては、第１および第３のトランジスタは、ともに強誘電体トランジスタであり、データ保持時には入力ラインと第１および第３のトランジスタのフローティングゲートとを遮断し、出力ラインは、第１のＣＭＯＳインバータの出力端または第２のＣＭＯＳインバータの出力端に接続するよう構成したことを特徴とする。
【００３２】
したがって、第１および第３のトランジスタを、ともに強誘電体トランジスタとすることにより、さらに確実にデータを保持することができるラッチ回路を実現することができる。
【００３３】
この発明のデータ保持装置においては、さらに、第２および第４のトランジスタも、ともに強誘電体トランジスタであり、相互に異なる論理値をとる入力ラインである第１の入力ラインおよび第２の入力ライン、ならびに、相互に異なる論理値をとる出力ラインである第１の出力ラインおよび第２の出力ラインを備え、データ保持時には、第１の入力ラインと第１および第３のトランジスタのフローティングゲートとを遮断するとともに、第２の入力ラインと第２および第４のトランジスタのフローティングゲートとを遮断し、第１および第２の出力ラインは、第１および第２のＣＭＯＳインバータの出力端にそれぞれ接続するよう構成したことを特徴とする。
【００３４】
したがって、一対のＣＭＯＳインバータを構成する４つのトランジスタ全てを強誘電体トランジスタとすることにより、いっそう確実にデータを保持することができるラッチ回路を実現することができる。
【００３７】
この発明のデータ保持装置においては、第１のトランジスタを強誘電体トランジスタとし、第１のトランジスタのコントロールゲートと第２のトランジスタのドレイン領域とを直接的に接続するとともに、第２のトランジスタのコントロールゲートと第１のトランジスタのドレイン領域とをスイッチング素子を介して接続するよう構成し、データ書き込み時には、所定期間前記スイッチング素子を断状態にしたまま書き込むべきデータに対応した電圧を第１のトランジスタのフローティングゲートに直接的に印加し、その後、当該スイッチング素子を継状態にするよう構成したこと、を特徴とする。
【００３８】
また、この発明のデータ保持装置においては、第１のトランジスタを強誘電体トランジスタとし、第２のＣＭＯＳインバータの出力端と第１のＣＭＯＳインバータの入力端とを直接的に接続するとともに、第１のＣＭＯＳインバータの出力端と第２のＣＭＯＳインバータの入力端とをスイッチング素子を介して接続するよう構成し、データ書き込み時には、所定期間前記スイッチング素子を断状態にしたまま書き込むべきデータに対応した電圧を第１のトランジスタのフローティングゲートに直接的に印加し、その後、当該スイッチング素子を継状態にするよう構成したこと、を特徴とする。
【００３９】
したがって、いずれの場合においても、データ書き込み時に所定期間前記スイッチング素子を断状態にしたまま書き込むべきデータに対応した電圧を第１のトランジスタのフローティングゲートに直接的に印加することで、第１のトランジスタの強誘電体層を確実に書き込むべきデータに対応した分極状態とすることができる。その後、当該スイッチング素子を継状態にすることで、第２のトランジスタを第１のトランジスタの継断状態と異なる継断状態にすることができる。すなわち、製造工程のばらつき等に影響されることなく確実にデータを書き込むことができる。
【００４０】
【発明の実施の形態】
図１は、この発明の一実施形態によるデータ保持装置であるメモリ装置１０の構成を模式的に示した図面である。メモリ装置１０には、メモリセルユニットＭＣＵ００，ＭＣＵ０１，・・・が、複数、行列配置されている。メモリセルユニットＭＣＵ００，ＭＣＵ０１，・・・について、メモリセルユニットＭＣＵ１１を例に説明する。
【００４１】
図２に示すように、メモリセルユニットＭＣＵ１１は、記憶素子であるメモリセルＭＣ１１、後述する読出し用セレクトトランジスタ対ＲＴＰ１１、および、書込み用セレクトトランジスタ対ＷＴＰ１１、を備えている。すなわち、後述するワードライン対ＷＬＰ１と、ビットライン対ＢＬＰ１の交点に、読出し用セレクトトランジスタ対ＲＴＰ１１および書込み用セレクトトランジスタ対ＷＴＰ１１を介して、メモリセルＭＣ１１が接続されている。他のメモリセルユニットＭＣＵ００，ＭＣＵ０１，・・・も、上述のメモリセルユニットＭＣＵ１１と同様の構成である。
【００４２】
図１に示すように、各ワードライン対ＷＬＰ０，ＷＬＰ１，ＷＬＰ２，・・・は、各ワードラインＷＬ０，ＷＬ１，ＷＬ２，・・・と、読出し制御ラインＲおよび書込み制御ラインＷとの論理積（ＡＮＤ）を、それぞれ与える信号線の対である。
【００４３】
各ワードラインＷＬ０，ＷＬ１，ＷＬ２，・・・は、行デコーダ１２に接続され、ビットライン対ＢＬＰ０，ＢＬＰ１，・・・は、列デコーダ１４に接続されている。
【００４４】
すなわち、行デコーダ１２により一つのワードライン（たとえば、ワードラインＷＬ１）を選択するとともに列デコーダ１４により一つのビットライン対（たとえば、ＢＬＰ１）を選択することで、図２に示すように、データ読出し時には、一つの読出し用セレクトトランジスタ対（ＲＴＰ１１）を介して一つのメモリセル（ＭＣ１１）が選択され、データ書込み時には、一つの書込み用セレクトトランジスタ対（ＷＴＰ１１）を介して一つのメモリセル（ＭＣ１１）が選択されることになる。
【００４５】
図２に基づいて、メモリセルユニットＭＣＵ１１に含まれるメモリセルＭＣ１１を例に、メモリセルの具体的な回路を説明する。メモリセルＭＣ１１は、第１のトランジスタである記憶用トランジスタＭＴ１，第２のトランジスタである記憶用トランジスタＭＴ２、第１のプルアップ抵抗である抵抗Ｒ１，および第２のプルアップ抵抗であるＲ２を備えており、図２のように接続されている。
【００４６】
記憶用トランジスタＭＴ１のコントロールゲート電極ＣＧと記憶用トランジスタＭＴ２のドレイン電極Ｄとを接続するとともに記憶用トランジスタＭＴ２のコントロールゲート電極ＣＧと記憶用トランジスタＭＴ１のドレイン電極Ｄとを接続し、相互に他方のトランジスタを介して正帰還をかけることで、相互に異なる継断状態を保持するよう構成している。
【００４７】
記憶用トランジスタＭＴ１，ＭＴ２は、いわゆるＭＦＭＩＳ構造の強誘電体トランジスタ（上から、メタル層、強誘電体層、メタル層、絶縁層、シリコン層をこの順に積層した構造を有するトランジスタ）である。
【００４８】
すなわち、メモリセルＭＣ１１は、従来のＳＲＡＭ（スタティックランダムアクセスメモリ、図３０参照）を構成する一対の記憶用トランジスタＭＴ１，ＭＴ２を、ともに、ＭＦＭＩＳ構造のトランジスタに置換したものである。
【００４９】
図３Ａに、記憶用トランジスタＭＴ１の構造を示す。半導体基板であるｐ型のシリコン基板２０に、ｎ型（第１導電型）半導体で構成されたソース領域２２およびドレイン領域２４が形成されている。ｐ型（第２導電型）半導体で構成されたチャネル形成領域２６の上には、酸化シリコン（SiO2)により構成されたゲート絶縁膜２８が設けられている。ゲート絶縁膜２８の上にはPoly-Si,IrO2,Irをこの順に積層したフローティングゲート３０が設けられている。
【００５０】
その上にはＰＺＴ等により構成された強誘電体層３２が設けられている。強誘電体層３２は、後述するように、記憶用トランジスタＭＴ１の継断状態に対応した分極状態を保持する。
【００５１】
さらにその上にはIrO2,Irをこの順に積層したコントロールゲート３４が設けられている。
【００５２】
なお、ゲート絶縁膜２８としては上記の他に、窒化シリコン(SiN)等を用いることもできる。また、フローティングゲート３０、コントロールゲート３４としては上記の他に、RuOx,ITO等の酸化物導電体や、Pt,Pb,Au,Ag,Al,Ni等の金属を用いることができる。
【００５３】
図３Ａの記憶用トランジスタＭＴ１を記号で表すと、図３Ｂのようになる。コントロールゲート３４にはコントロールゲート電極ＣＧが接続されている。フローティングゲート３０にはフローティングゲート電極ＦＧが接続されている。ソース領域２２にはソース電極Ｓが接続され、ドレイン領域２４にはドレイン電極Ｄが接続されている。
【００５４】
図２に戻って、メモリセルＭＣ１１においては、記憶用トランジスタＭＴ１のドレイン電極Ｄおよび記憶用トランジスタＭＴ２のドレイン電極Ｄが、それぞれ、読出し用セレクトトランジスタＲＴ１１、ＲＴ２１（まとめて「読出し用セレクトトランジスタ対ＲＴＰ１１」という）を介して、第１のデータラインであるビットラインＢＬ１，第２のデータラインであるＢＬＢ１（まとめて「ビットライン対ＢＬＰ１」という）に接続されている。
【００５５】
読出し用セレクトトランジスタ対ＲＴＰ１１のゲートは、ワードライン対ＷＬＰ１を構成する一対の信号線のうち、ワードラインＷＬ１と読出し制御ラインＲとの論理積（ＡＮＤ）を与える信号線に接続されている。
【００５６】
また、メモリセルＭＣ１１においては、記憶用トランジスタＭＴ１のフローティングゲート電極ＦＧおよび記憶用トランジスタＭＴ２のフローティングゲート電極ＦＧが、それぞれ、書込み用セレクトトランジスタＷＴ１１、ＷＴ２１（まとめて「書込み用セレクトトランジスタ対ＷＴＰ１１」という）を介して、ビットラインＢＬ１，ＢＬＢ１に接続されている。
【００５７】
書込み用セレクトトランジスタ対ＷＴＰ１１のゲートは、ワードライン対ＷＬＰ１を構成する一対の信号線のうち、ワードラインＷＬ１と書込み制御ラインＷとの論理積（ＡＮＤ）を与える信号線に接続されている。
【００５８】
記憶用トランジスタＭＴ１，ＭＴ２のドレイン電極Ｄは、それぞれ、抵抗Ｒ１，Ｒ２を介して、第１の電源供給ラインである電源ラインＶDD（電源電位ＶDD）に接続されており、双方のソース電極Ｓは、ともに、第２の電源供給ラインであるグランドラインＧＮＤ（接地電位）に接続されている。
【００５９】
なお、読出し用セレクトトランジスタＲＴ１１、ＲＴ２１、および、書込み用セレクトトランジスタＷＴ１１、ＷＴ２１は、通常のｎチャンネルＭＯＳＦＥＴである。
【００６０】
メモリセルユニットＭＣＵ１１に含まれるメモリセルＭＣ１１を例に説明したが、図１に示す他のメモリセルユニットＭＣＵ００，ＭＣＵ０１，・・・に含まれるメモリセルも、同様の構成である。
【００６１】
図２に示すメモリセルユニットＭＣＵ１１に含まれるメモリセルＭＣ１１の動作の概略を、以下に示す。すなわち、データ書き込み時には、書込み用セレクトトランジスタ対ＷＴＰ１１をＯＮすることにより、ビットラインＢＬ１，ＢＬＢ１と、記憶用トランジスタＭＴ１，ＭＴ２のフローティングゲート電極ＦＧとを、それぞれ接続する。このとき、読出し用セレクトトランジスタ対ＲＴＰ１１をＯＦＦすることにより、ビットラインＢＬ１，ＢＬＢ１と、記憶用トランジスタＭＴ１，ＭＴ２のドレイン電極Ｄとを、それぞれ遮断しておく。
【００６２】
一方、データ読み出し時には、読出し用セレクトトランジスタ対ＲＴＰ１１をＯＮすることにより、ビットラインＢＬ１，ＢＬＢ１と、記憶用トランジスタＭＴ１，ＭＴ２のドレイン電極Ｄとを、それぞれ接続する。このとき、書込み用セレクトトランジスタ対ＷＴＰ１１をＯＦＦすることにより、ビットラインＢＬ１，ＢＬＢ１と、記憶用トランジスタＭＴ１，ＭＴ２のフローティングゲート電極ＦＧとを、それぞれ遮断しておく。
【００６３】
書込み動作および、読出し動作の詳細を以下に示す。まず、図１に示すメモリ装置１０を構成するメモリセルユニットＭＣＵ１１に含まれるメモリセルＭＣ１１にデータを書込む場合の動作について説明する。データを書込む前には、メモリセルＭＣ１１にはデータ”１”が記憶されているものと仮定する。図４〜図７は、このような仮定の下に、メモリセルＭＣ１１にデータ”０”を書込む場合の動作を説明するための図面である。図４〜図７を参照しながら、メモリセルＭＣ１１にデータ”０”を書込む場合について説明する。
【００６４】
図４は、スタンバイ時（書込み動作前）におけるメモリセルＭＣ１１の状態を説明するための図面である。なお、スタンバイ時とは、メモリセルにアクセスしていない状態をいい、具体的には、書込みや読出しを行なっていない場合をいう。図４においては、読出し用セレクトトランジスタ対ＲＴＰ１１および書込み用セレクトトランジスタ対ＷＴＰ１１は、いずれもＯＦＦになっている。一方、記憶用トランジスタＭＴ１，ＭＴ２は、それぞれ、ＯＮ、ＯＦＦになっている。この状態が、データ”１”を記憶している状態である。
【００６５】
この状態からメモリセルＭＣ１１にデータ”０”を書込むには、まず、図１に示す列デコーダ１４によりビットライン対ＢＬＰ１を選択し、データ”０”に対応した電位を、ビットライン対ＢＬＰ１に与えておく。すなわち、ビットライン対ＢＬＰ１を構成するビットラインＢＬ１に低電位”Ｌ（接地電位）”を与えるとともに，ビットラインＢＬＢ１に高電位”Ｈ（電源電位ＶDD）”を与えておく（図５参照）。
【００６６】
つぎに、行デコーダ１２によりワードラインＷＬ１を選択し、ワードラインＷＬ１を”Ｈ”にする。さらに、書込み制御ラインＷを”Ｈ”にする。これにより、書込み用セレクトトランジスタ対ＷＴＰ１１をＯＮにする。
【００６７】
書込み用セレクトトランジスタ対ＷＴＰ１１がＯＮになると、ほとんど同時に、図５に示すように、メモリセルＭＣ１１の記憶用トランジスタＭＴ１のフローティングゲート電極ＦＧが”Ｌ”電位になる。フローティングゲート電極ＦＧが”Ｌ”電位になると記憶用トランジスタＭＴ１がＯＦＦ（断状態）になるよう、記憶用トランジスタＭＴ１のしきい値が設定されている。したがって、記憶用トランジスタＭＴ１は、書込み用セレクトトランジスタ対ＷＴＰ１１がＯＮになると、ほとんど同時に、ＯＦＦになる。
【００６８】
一方、書込み用セレクトトランジスタ対ＷＴＰ１１がＯＮになると、ほとんど同時に、記憶用トランジスタＭＴ２のフローティングゲート電極ＦＧが”Ｈ”電位になる。フローティングゲート電極ＦＧが”Ｈ”電位になると記憶用トランジスタＭＴ２がＯＮ（継状態）になるよう、記憶用トランジスタＭＴ２のしきい値が設定されている。したがって、記憶用トランジスタＭＴ２は、書込み用セレクトトランジスタ対ＷＴＰ１１がＯＮになると、ほとんど同時に、ＯＮになる。
【００６９】
すなわち、書込み用セレクトトランジスタ対ＷＴＰ１１がＯＮになると、メモリセルＭＣ１１は、図４に示す状態（データ”１”を記憶している状態）から、即座に、図５に示す状態（データ”０”を記憶している状態）へと変化する。つまり、ビットライン対ＢＬＰ１を構成するビットラインＢＬ１、ＢＬＢ１の電圧を直接、それぞれ、記憶用トランジスタＭＴ１、ＭＴ２のフローティングゲート電極ＦＧに与えることで、通常のＳＲＡＭと同等の書込み速度を得ることができるのである。
【００７０】
このようにしてメモリセルＭＣ１１がデータ”０”に書換えられると、その後、記憶用トランジスタＭＴ１、ＭＴ２を構成する強誘電体層３２（図３Ａ参照）の分極状態が、それぞれ、変化する。記憶用トランジスタＭＴ１を構成する強誘電体層３２を例に、分極状態が変化する様子を説明する。
【００７１】
図３Ａ，Ｂに示すように、記憶用トランジスタＭＴ１は、フローティングゲート３０の上に、強誘電体層３２を誘電体層とするコンデンサ（強誘電体コンデンサＣferro）を直列に接続したものと考えることができる。図１０は、強誘電体コンデンサＣferroの電圧・電荷（分極）特性を模式的に示した図面である。図１０において、電圧は、コントロールゲート電極ＣＧの電位を基準とした場合のフローティングゲート電極ＦＧの電位を示す。また、電荷は、フローティングゲート電極ＦＧ側に正電位が生じる場合を、正としている。
【００７２】
スタンバイ時（図４参照）において、記憶用トランジスタＭＴ１の強誘電体コンデンサＣferroは、図１０のＱ１で示される分極状態になっている。すなわち、Ｑ１で示される状態が、データ”１”を記憶している場合における記憶用トランジスタＭＴ１を構成する強誘電体コンデンサＣferroの定常状態である。
【００７３】
つぎに、データ”０”を書き込むために書込み用セレクトトランジスタ対ＷＴＰ１１をＯＮにすると、図５に示すように、ほとんど同時に、記憶用トランジスタＭＴ１のフローティングゲート電極ＦＧが”Ｌ”電位になる（上述）。一方、この時点では、記憶用トランジスタＭＴ２のドレイン電極Ｄの電位、すなわち記憶用トランジスタＭＴ１のコントロールゲート電極ＣＧ１の電位は、まだ変化しておらず、書込み前の状態、すなわち、”Ｈ”電位のままである。したがって、このとき、記憶用トランジスタＭＴ１の強誘電体コンデンサＣferroは、図１０のＱ３で示される分極状態になる。
【００７４】
時間の経過とともに、記憶用トランジスタＭＴ２のドレイン電極Ｄの電位（記憶用トランジスタＭＴ１のコントロールゲート電極ＣＧ１の電位）は、変化してゆき、定常状態では、”Ｌ”になる。この状態を図６に示す。したがって、このとき、記憶用トランジスタＭＴ１の強誘電体コンデンサＣferroは、図１０のＱ２で示される分極状態になる。
【００７５】
すなわち、わざわざＱ３の分極状態を作ることもなく、フローティングゲートに電圧を掛けるだけで、自動的に所望の状態になるのである。
【００７６】
このように、データ”１”を記憶しているメモリセルＭＣ１１にデータ”０”を書き込むと、記憶用トランジスタＭＴ１の強誘電体コンデンサＣferroは、図１０のＱ１で示される分極状態から、Ｑ３で示される分極状態を経て、Ｑ２で示される分極状態へと変化する（実線矢印）。
【００７７】
なお、この書込み動作において、記憶用トランジスタＭＴ２の強誘電体コンデンサＣferroは、図１０のＱ２で示される分極状態から、Ｑ４で示される分極状態を経て、Ｑ１で示される分極状態へと変化する（破線矢印）。
【００７８】
書込み動作を終了するには、書込み制御ラインＷを”Ｌ”にする。これにより、図７に示すように、書込み用セレクトトランジスタ対ＷＴＰ１１がＯＦＦになる。書込み用セレクトトランジスタ対ＷＴＰ１１をＯＦＦにすることで、メモリセルＭＣ１１はスタンバイ状態となる。スタンバイ状態になっても、メモリセルＭＣ１１の自己ラッチ機能により、記憶用トランジスタＭＴ１のＯＦＦ状態、および記憶用トランジスタＭＴ２のＯＮ状態は保持される。したがって、書込まれたデータ”０”が、メモリセルＭＣ１１に保持されることになる。
【００７９】
スタンバイ状態になると、記憶用トランジスタＭＴ１のフローティングゲート電極ＦＧはフローティング状態となるが、フローティングゲート電極ＦＧの電位はそのまま維持される。したがって、強誘電体コンデンサＣferroの分極状態は、図１０に示すＱ２のまま維持される。すなわち、書込み動作からスタンバイ状態に移行する際、強誘電体コンデンサＣferroの分極状態が変化することはない。同様に、記憶用トランジスタＭＴ２の強誘電体コンデンサＣferroの分極状態は、図１０に示すＱ１のまま維持される。
【００８０】
これら強誘電体コンデンサＣferroの分極状態は、電源を切っても保持されている。したがって、電源を再投入すると、記憶用トランジスタＭＴ１、ＭＴ２は、当該保持されていた強誘電体コンデンサＣferroの分極状態に対応した継断状態に復帰する。
【００８１】
すなわち、この場合、記憶用トランジスタＭＴ１、ＭＴ２の強誘電体コンデンサＣferroは、それぞれ、図１０のＱ２で示される分極状態（フローティングゲート電極ＦＧ側に負電位が生じるような分極状態）、Ｑ１で示される分極状態（フローティングゲート電極ＦＧ側に正電位が生じるような分極状態）を保持している。したがって、電源の再投入により、記憶用トランジスタＭＴ１、ＭＴ２は、それぞれ、ＯＦＦ状態、ＯＮ状態に復帰する。すなわち、電源の再投入により、メモリセルＭＣ１１は、データ”０”を記憶している状態（図７参照）に復帰する。
【００８２】
つぎに、メモリセルＭＣ１１にデータ”１”を書込む場合について説明する。上述の場合と同様に、データを書込む前には、メモリセルＭＣ１１にはデータ”１”が記憶されているものと仮定する。図８は、このような仮定の下に、メモリセルＭＣ１１にデータ”１”を書込む場合の動作を説明するための図面である。図８を参照しながら、メモリセルＭＣ１１にデータ”１”を書込む場合について説明する。
【００８３】
書込み動作前のスタンバイ時におけるメモリセルＭＣ１１の状態は、上述の場合と同様に、図４に示される。メモリセルＭＣ１１にデータ”１”を書込む場合の動作は、上述のデータ”０”を書込む場合の動作と、ほぼ同様である。ただし、図８に示すように、データ”１”に対応した電位を、ビットライン対ＢＬＰ１に与えておく。すなわち、ビットライン対ＢＬＰ１を構成するビットラインＢＬ１に高電位”Ｈ（電源電位ＶDD）”を与えるとともに，ビットラインＢＬＢ１に低電位”Ｌ（接地電位）”を与えておく。
【００８４】
つぎに、上述の場合と同様に、ワードラインＷＬ１を”Ｈ”にするとともに、書込み制御ラインＷを”Ｈ”にする。これにより、書込み用セレクトトランジスタ対ＷＴＰ１１をＯＮにする。
【００８５】
上述のデータ”０”を書込む場合と異なり、この場合には、書込み用セレクトトランジスタ対ＷＴＰ１１がＯＮになっても、メモリセルＭＣ１１の記憶用トランジスタＭＴ１のフローティングゲート電極ＦＧは”Ｈ”電位のままである。したがって、記憶用トランジスタＭＴ１は、ＯＮのままである。また、記憶用トランジスタＭＴ２のフローティングゲート電極ＦＧは”Ｌ”電位のままである。したがって、記憶用トランジスタＭＴ２は、ＯＦＦのままである。
【００８６】
すなわち、書込み用セレクトトランジスタ対ＷＴＰ１１がＯＮになっても、記憶用トランジスタＭＴ１、ＭＴ２は、書込み動作前のスタンバイ時における状態（図４参照）を維持したままである。したがって、データ”１”を書込む場合、記憶用トランジスタＭＴ１、ＭＴ２の強誘電体コンデンサＣferroは、それぞれ、図１０のＱ１、Ｑ２で示される分極状態を維持する。
【００８７】
このように、メモリセルに同じデータを書込む場合には、書込む過程においても分極状態を変化させないので、強誘電体層のストレス量が少なくて済み、実質的な書き換え可能回数を増大することが可能である。
【００８８】
この後、スタンバイ状態になっても、記憶用トランジスタＭＴ１、ＭＴ２の強誘電体コンデンサＣferroは、それぞれ、図１０のＱ１、Ｑ２で示される分極状態を、そのまま維持する。すなわち、メモリセルＭＣ１１に同じ内容のデータを上書きする場合には、書込み動作の前後に渡り、記憶用トランジスタＭＴ１、ＭＴ２の強誘電体コンデンサＣferroの分極状態が変動することはない。
【００８９】
つぎに、メモリセルＭＣ１１からデータを読み出す場合の動作について説明する。上述の書込み動作の場合と同様に、メモリセルＭＣ１１にはデータ”１”が記憶されているものと仮定する。図９は、このような仮定の下に、メモリセルＭＣ１１からデータ”１”を読み出す場合の動作を説明するための図面である。図９を参照しながら、メモリセルＭＣ１１からデータ”１”を読み出す場合について説明する。
【００９０】
読出し動作前のスタンバイ時におけるメモリセルＭＣ１１の状態は、上述の場合と同様に、図４に示される。メモリセルＭＣ１１からデータ”１”を読み出すには、まず、図１に示す行デコーダ１２によりワードラインＷＬ１を選択し、ワードラインＷＬ１を”Ｈ”にする。さらに、読出し制御ラインＲを”Ｈ”にする。これにより、読出し用セレクトトランジスタ対ＲＴＰ１１をＯＮにする。
【００９１】
読出し用セレクトトランジスタ対ＲＴＰ１１がＯＮになると、ビットライン対ＢＬＰ１に、記憶データの内容に応じた電圧が生ずる。すなわち、この場合、図９に示すように、ビットラインＢＬ１が”Ｌ”電位となり、ビットラインＢＬＢ１が”Ｈ”電位となる。したがって、列デコーダ１４（図１参照）によりビットライン対ＢＬＰ１を選択して、ビットライン対ＢＬＰ１の電圧を検出することにより、メモリセルユニットＭＣＵ１１に含まれるメモリセルＭＣ１１に記憶されていたデータの内容を知ることができる。
【００９２】
なお、この実施形態においては、同一データであっても、読出し時におけるビットライン対ＢＬＰ１の電位差の極性と、書込み時におけるビットライン対ＢＬＰ１の電位差の極性とが、逆になるよう設定されている。
【００９３】
たとえば、データ”１”を書込む場合には、ビットライン対ＢＬＰ１を構成するビットラインＢＬ１、ＢＬＢ１に、それぞれ”Ｈ”電位、”Ｌ”電位を与える（図８参照）が、データを読み出す場合には、逆に、ビットラインＢＬ１、ＢＬＢ１が、それぞれ”Ｌ”電位、”Ｈ”電位であればデータは”１”である、と判断するよう構成されている。
【００９４】
なお、上述の実施形態においては、メモリセルＭＣ１１を構成する一対の記憶用トランジスタＭＴ１，ＭＴ２の双方をＭＦＭＩＳ構造のトランジスタにした場合を例に説明したが、一対の記憶用トランジスタＭＴ１，ＭＴ２のうち、いずれか一方のみをＭＦＭＩＳ構造のトランジスタにし、他方を通常のＭＯＳＦＥＴにしてもよい。
【００９５】
ただし、一対の記憶用トランジスタＭＴ１，ＭＴ２の双方をＭＦＭＩＳ構造のトランジスタにすれば、メモリ装置の電源を遮断し、その後、電源を再投入した場合、メモリセルＭＣ１１は、より確実に、電源を遮断する前の状態に復帰することができる。すなわち、より信頼性の高いメモリ装置を実現することができるので、好都合である。
【００９６】
また、上述の実施形態においては、記憶用トランジスタＭＴ１，ＭＴ２がｎチャネル型のＭＯＳＦＥＴタイプのトランジスタである場合を例に説明したが、記憶用トランジスタＭＴ１，ＭＴ２がｐチャネル型のＭＯＳＦＥＴタイプのトランジスタである場合にも、この発明を適用することができる。
【００９７】
なお、上述の実施形態においては、図１に示すメモリ装置１０を構成するメモリセルユニットに含まれるメモリセルとして、図２に示すような一対の記憶用トランジスタＭＴ１，ＭＴ２とともに一対の抵抗Ｒ１，Ｒ２を用いたタイプのメモリセルを例に説明したが、メモリセルのタイプはこれに限定されるものではない。たとえば、一対の記憶用トランジスタＭＴ１，ＭＴ２とともに他の一対のトランジスタを用いたタイプのメモリセル等にも、この発明を適用することができる。
【００９８】
図１１は、この発明の他の実施形態によるメモリ装置を構成するメモリセルユニットに含まれる記憶素子であるメモリセルＭＣ１１の具体的な回路の一例を示す図面である。この実施形態においては、メモリセルＭＣ１１は、一対の記憶用トランジスタＭＴ１，ＭＴ２とともに他の一対のトランジスタを用いたタイプのメモリセルである。上述の実施形態の場合と同様に、この実施形態においても、図１１に示すメモリセルＭＣ１１を含むメモリセルユニットＭＣＵ１１と同様の構成のメモリセルユニットＭＣＵ００，ＭＣＵ０１，・・・が複数、行列配置され、図１に示すメモリ装置１０と同様のメモリ装置を形成している。
【００９９】
図１１に基づいて、メモリセルＭＣ１１を例に、この実施形態におけるメモリセルの具体的な回路を説明する。メモリセルＭＣ１１は、第１のＣＭＯＳインバータであるインバータ回路ＩＮＶ１および第２のＣＭＯＳインバータであるインバータ回路ＩＮＶ２を備えている。
【０１００】
インバータ回路ＩＮＶ１は、相互にドレイン電極Ｄにおいて接続された第１のトランジスタである記憶用トランジスタＭＴ１および第３のトランジスタである記憶用トランジスタＭＴ３を備えている。インバータ回路ＩＮＶ２は、相互にドレイン電極Ｄにおいて接続された第２のトランジスタである記憶用トランジスタＭＴ２および第４のトランジスタである記憶用トランジスタＭＴ４を備えている。
【０１０１】
記憶用トランジスタＭＴ１および記憶用トランジスタＭＴ２は、ともにｎチャネル型のＭＯＳＦＥＴタイプのトランジスタであり、図３Ａに示すＭＦＭＩＳ構造を有する強誘電体トランジスタである。記憶用トランジスタＭＴ３および記憶用トランジスタＭＴ４は、ともに、通常の構造を有するｐチャネル型のＭＯＳＦＥＴタイプのトランジスタである。
【０１０２】
インバータ回路ＩＮＶ１の出力端３６とインバータ回路ＩＮＶ２の入力端３８とを接続するとともにインバータ回路ＩＮＶ２の出力端４０とインバータ回路ＩＮＶ１の入力端４２とを接続し、相互に他方のインバータ回路を介して正帰還をかけることで、相互に異なる出力状態を保持するよう構成されている。
【０１０３】
図１１に示すように、このメモリセルＭＣ１１においては、インバータ回路ＩＮＶ１の出力端３６およびインバータ回路ＩＮＶ２の出力端４０が、それぞれ、読出し用セレクトトランジスタＲＴ１１、ＲＴ２１（まとめて「読出し用セレクトトランジスタ対ＲＴＰ１１」という）を介して、ビットラインＢＬ１，ＢＬＢ１（まとめて「ビットライン対ＢＬＰ１」という）に接続されている。
【０１０４】
図２に示す実施形態の場合と同様に、読出し用セレクトトランジスタ対ＲＴＰ１１のゲートは、ワードライン対ＷＬＰ１を構成する一対の信号線のうち、ワードラインＷＬ１と読出し制御ラインＲとの論理積（ＡＮＤ）を与える信号線に接続されている。
【０１０５】
また、図２に示す実施形態の場合と同様に、記憶用トランジスタＭＴ１のフローティングゲート電極ＦＧおよび記憶用トランジスタＭＴ２のフローティングゲート電極ＦＧが、それぞれ、書込み用セレクトトランジスタＷＴ１１、ＷＴ２１（まとめて「書込み用セレクトトランジスタ対ＷＴＰ１１」という）を介して、ビットラインＢＬ１，ＢＬＢ１に接続されている。
【０１０６】
書込み用セレクトトランジスタ対ＷＴＰ１１のゲートは、ワードライン対ＷＬＰ１を構成する一対の信号線のうち、ワードラインＷＬ１と書込み制御ラインＷとの論理積（ＡＮＤ）を与える信号線に接続されている。
【０１０７】
記憶用トランジスタＭＴ１，ＭＴ２のソース電極Ｓは、ともに、グランドラインＧＮＤ（接地電位）に接続されている。また、記憶用トランジスタＭＴ３，ＭＴ４のソース電極Ｓは、ともに、電源ラインＶDD（電源電位ＶDD）に接続されている。
【０１０８】
なお、読出し用セレクトトランジスタＲＴ１１、ＲＴ２１、および、書込み用セレクトトランジスタＷＴ１１、ＷＴ２１は、図２に示す実施形態の場合と同様に、通常のｎチャンネルＭＯＳＦＥＴである。
【０１０９】
メモリセルユニットＭＣＵ１１に含まれるメモリセルＭＣ１１を例に説明したが、他のメモリセルユニットＭＣＵ００，ＭＣＵ０１，・・・（図１参照）に含まれるメモリセルも、同様の構成である。
【０１１０】
図１１に示すメモリセルＭＣ１１の動作は、図２に示すメモリセルＭＣ１１の場合と、ほぼ同様である。図１１に示すメモリセルＭＣ１１にデータを書込む時には、書込み用セレクトトランジスタ対ＷＴＰ１１をＯＮすることにより、ビットラインＢＬ１，ＢＬＢ１と、記憶用トランジスタＭＴ１のフローティングゲート電極ＦＧおよび記憶用トランジスタＭＴ２のフローティングゲート電極ＦＧとを、それぞれ接続する。また、このとき、読出し用セレクトトランジスタ対ＲＴＰ１１をＯＦＦすることにより、ビットラインＢＬ１，ＢＬＢ１と、インバータ回路ＩＮＶ１の出力端３６およびインバータ回路ＩＮＶ２の出力端４０とを、それぞれ遮断しておく。
【０１１１】
一方、図１１に示すメモリセルＭＣ１１からデータを読み出す時には、読出し用セレクトトランジスタ対ＲＴＰ１１をＯＮすることにより、ビットラインＢＬ１，ＢＬＢ１と、インバータ回路ＩＮＶ１の出力端３６およびインバータ回路ＩＮＶ２の出力端４０とを、それぞれ接続する。また、このとき、書込み用セレクトトランジスタ対ＷＴＰ１１をＯＦＦすることにより、ビットラインＢＬ１，ＢＬＢ１と、記憶用トランジスタＭＴ１のフローティングゲート電極ＦＧおよび記憶用トランジスタＭＴ２のフローティングゲート電極ＦＧとを、それぞれ遮断しておく。
【０１１２】
つぎに、図１２に、この発明のさらに他の実施形態によるメモリ装置を構成するメモリセルユニットＭＣＵ１１に含まれる記憶素子であるメモリセルＭＣ１１の具体的な回路の一例を示す。この実施形態にかかるメモリセルＭＣ１１も、図１１の実施形態にかかるメモリセルＭＣ１１と同様に、一対のインバータ回路ＩＮＶ１、ＩＮＶ２を備えており、相互に他方のインバータ回路を介して正帰還をかけることで、相互に異なる出力状態を保持するよう構成されている。
【０１１３】
しかし、図１２の実施形態にかかるメモリセルＭＣ１１は、図１１の実施形態にかかるメモリセルＭＣ１１と異なり、記憶用トランジスタＭＴ１および記憶用トランジスタＭＴ２のみならず、記憶用トランジスタＭＴ３および記憶用トランジスタＭＴ４も、ＭＦＭＩＳ構造を有する強誘電体トランジスタである。
【０１１４】
すなわち、図１２の実施形態にかかるメモリセルＭＣ１１においては、記憶用トランジスタＭＴ１および記憶用トランジスタＭＴ２は、ともに、ＭＦＭＩＳ構造を有するｎチャネル型のＭＯＳＦＥＴタイプの強誘電体トランジスタであり、記憶用トランジスタＭＴ３および記憶用トランジスタＭＴ４は、ともに、ＭＦＭＩＳ構造を有するｐチャネル型のＭＯＳＦＥＴタイプの強誘電体トランジスタである。
【０１１５】
インバータ回路ＩＮＶ１の出力端３６およびインバータ回路ＩＮＶ２の出力端４０が、それぞれ、読出し用セレクトトランジスタＲＴ１１、ＲＴ２１（まとめて「読出し用セレクトトランジスタ対ＲＴＰ１１」という）を介して、ビットラインＢＬ１，ＢＬＢ１（まとめて「ビットライン対ＢＬＰ１」という）に接続されている点は、図１１の実施形態の場合と同様である。
【０１１６】
また、読出し用セレクトトランジスタ対ＲＴＰ１１のゲートは、ワードライン対ＷＬＰ１を構成する一対の信号線のうち、ワードラインＷＬ１と読出し制御ラインＲとの論理積（ＡＮＤ）を与える信号線に接続されている。
【０１１７】
また、図１１に示す実施形態の場合と同様に、記憶用トランジスタＭＴ１のフローティングゲート電極ＦＧおよび記憶用トランジスタＭＴ２のフローティングゲート電極ＦＧが、それぞれ、書込み用セレクトトランジスタＷＴ１１、ＷＴ２１を介して、ビットラインＢＬ１，ＢＬＢ１に接続されている。
【０１１８】
ただし、図１１に示す実施形態の場合と異なり、記憶用トランジスタＭＴ３のフローティングゲート電極ＦＧおよび記憶用トランジスタＭＴ４のフローティングゲート電極ＦＧが、それぞれ、書込み用セレクトトランジスタＷＴ３１、ＷＴ４１を介して、ビットラインＢＬ１，ＢＬＢ１に接続されている。
【０１１９】
書込み用セレクトトランジスタＷＴ１１、ＷＴ２１、ＷＴ３１、ＷＴ４１を、まとめて、「書込み用セレクトトランジスタ群ＷＴＧ１１」という。書込み用セレクトトランジスタ群ＷＴＧ１１のゲートは、ワードライン対ＷＬＰ１を構成する一対の信号線のうち、ワードラインＷＬ１と書込み制御ラインＷとの論理積（ＡＮＤ）を与える信号線に接続されている。
【０１２０】
図１２に示すメモリセルＭＣ１１の動作は、図１１に示すメモリセルＭＣ１１の場合と、ほぼ同様である。ただし、メモリセルＭＣ１１を構成する４つの記憶用トランジスタＭＴ１，ＭＴ２、ＭＴ３，ＭＴ４の全てをＭＦＭＩＳ構造のトランジスタにすることで、メモリ装置の電源を遮断し、その後、電源を再投入した場合、メモリセルＭＣ１１は、より確実に、電源を遮断する前の状態に復帰することができる。すなわち、さらに信頼性の高いメモリ装置を実現することができるので、好都合である。
【０１２１】
なお、図１２に示すメモリセルＭＣ１１においては、ひとつのインバータ回路、たとえばインバータ回路ＩＮＶ１を構成する一対の記憶用トランジスタＭＴ１，ＭＴ３の強誘電体コンデンサＣferroは、それぞれ、同じ分極状態を呈する。
【０１２２】
すなわち、記憶用トランジスタＭＴ１の強誘電体コンデンサＣferroがＱ１で示す分極状態（フローティングゲート電極ＦＧ側に正電位が生じるような分極状態）である場合には、記憶用トランジスタＭＴ３の強誘電体コンデンサＣferroもＱ１で示される分極状態である。この場合、記憶用トランジスタＭＴ１はＯＮとなっており、記憶用トランジスタＭＴ１はＯＦＦとなっている。
【０１２３】
なお、上述の場合、もう一方のインバータ回路ＩＮＶ２を構成する一対の記憶用トランジスタＭＴ２，ＭＴ４の強誘電体コンデンサＣferroは、ともに、Ｑ２で示される分極状態（フローティングゲート電極ＦＧ側に負電位が生じるような分極状態）となっている。この場合、記憶用トランジスタＭＴ２はＯＦＦとなっており、記憶用トランジスタＭＴ４はＯＮとなっている。
【０１２４】
なお、図１１に示す実施形態においては、メモリセルＭＣ１１を構成する４つの記憶用トランジスタＭＴ１〜ＭＴ４のうち、記憶用トランジスタＭＴ１、ＭＴ２の２つを選択してＭＦＭＩＳ構造のトランジスタにした場合について説明し、図１２に示す実施形態においては、メモリセルＭＣ１１を構成する４つの記憶用トランジスタＭＴ１〜ＭＴ４の全てをＭＦＭＩＳ構造のトランジスタにした場合について説明したが、４つの記憶用トランジスタＭＴ１〜ＭＴ４のうちＭＦＭＩＳ構造のトランジスタにするトランジスタを選択するパターンや個数は、上記各実施形態に限定されるものではない。４つの記憶用トランジスタＭＴ１〜ＭＴ４のうち、１ないし４つの任意の記憶用トランジスタを、ＭＦＭＩＳ構造のトランジスタにすることができる。
【０１２５】
つぎに、図１３に、この発明のさらに他の実施形態によるデータ保持装置であるラッチ回路５０の具体的な回路の一例を示す。ラッチ回路５０は、ラッチセルＬＣを備えている。ラッチセルＬＣは、第１のＣＭＯＳインバータであるインバータ回路ＩＮＶ１および第２のＣＭＯＳインバータであるインバータ回路ＩＮＶ２を備えている。
【０１２６】
インバータ回路ＩＮＶ１は、相互にドレイン電極Ｄにおいて接続された第１のトランジスタである記憶用トランジスタＭＴ１および第３のトランジスタである記憶用トランジスタＭＴ３を備えている。インバータ回路ＩＮＶ２は、相互にドレイン電極Ｄにおいて接続された第２のトランジスタである記憶用トランジスタＭＴ２および第４のトランジスタである記憶用トランジスタＭＴ４を備えている。
【０１２７】
記憶用トランジスタＭＴ１および記憶用トランジスタＭＴ２は、ともにｎチャネル型のＭＯＳＦＥＴタイプのトランジスタである。記憶用トランジスタＭＴ３および記憶用トランジスタＭＴ４は、ともにｐチャネル型のＭＯＳＦＥＴタイプのトランジスタである。
【０１２８】
このうち、インバータ回路ＩＮＶ１を構成する記憶用トランジスタＭＴ１および記憶用トランジスタＭＴ３は、ともに、ＭＦＭＩＳ構造（図３Ａ参照）を有する強誘電体トランジスタである。一方、インバータ回路ＩＮＶ２を構成する記憶用トランジスタＭＴ２および記憶用トランジスタＭＴ４は、ともに、通常の構造を有するＭＯＳＦＥＴタイプのトランジスタである。
【０１２９】
インバータ回路ＩＮＶ１の出力端３６とインバータ回路ＩＮＶ２の入力端３８とを接続するとともにインバータ回路ＩＮＶ２の出力端４０とインバータ回路ＩＮＶ１の入力端４２とを接続し、相互に他方のインバータ回路を介して正帰還をかけることで、相互に異なる出力状態を保持するよう構成されている。
【０１３０】
図１３に示すように、このラッチ回路においては、インバータ回路ＩＮＶ１を構成する記憶用トランジスタＭＴ１、ＭＴ３のフローティングゲート電極ＦＧが、それぞれ、ゲートトランジスタＧＴ１，ＧＴ３を介して、入力ラインＩＮに接続されている。ゲートトランジスタＧＴ１，ＧＴ３のゲートは、ラッチ信号ラインＬＴに接続されている。また、インバータ回路ＩＮＶ１の出力端３６が、出力ラインＯＵＴに接続されている。
【０１３１】
記憶用トランジスタＭＴ１，ＭＴ２のソース電極Ｓは、ともに、グランドラインＧＮＤ（接地電位）に接続されている。また、記憶用トランジスタＭＴ３，ＭＴ４のソース電極Ｓは、ともに、電源ラインＶDD（電源電位ＶDD）に接続されている。
【０１３２】
なお、ゲートトランジスタＧＴ１、ＧＴ３は、いずれも、通常のｎチャンネルＭＯＳＦＥＴである。
【０１３３】
図１３に示すラッチ回路５０においては、データを更新する時には、ラッチ信号ラインＬＴに”Ｈ”電位を与えてゲートトランジスタＧＴ１，ＧＴ３をＯＮにする。これにより、入力ラインＩＮと記憶用トランジスタＭＴ１，ＭＴ３のフローティングゲート電極ＦＧとを接続する。
【０１３４】
入力ラインＩＮと記憶用トランジスタＭＴ１，ＭＴ３のフローティングゲート電極ＦＧとを接続することにより、入力ラインＩＮのデータの反転信号が、そのまま、出力ラインＯＵＴに出力される。たとえば、入力ラインＩＮのデータが”Ｈ”であれば、出力ラインＯＵＴのデータは”Ｌ”となる。
【０１３５】
一方、データを保持させる時には、ラッチ信号ラインＬＴに”Ｌ”電位を与えてゲートトランジスタＧＴ１，ＧＴ３をＯＦＦにする。これにより、入力ラインＩＮと記憶用トランジスタＭＴ１，ＭＴ３のフローティングゲート電極ＦＧとを遮断する。
【０１３６】
入力ラインＩＮと記憶用トランジスタＭＴ１，ＭＴ３のフローティングゲート電極ＦＧとを遮断することにより、遮断直前の入力ラインＩＮのデータの反転信号が、出力ラインＯＵＴに出力される。この後、入力ラインＩＮのデータが変動したとしても、出力ラインＯＵＴのデータは変動しない。
【０１３７】
すなわち、ラッチ回路５０は、ラッチ信号ラインＬＴの立ち下がりで、データをラッチする回路である。
【０１３８】
入力ラインＩＮと記憶用トランジスタＭＴ１，ＭＴ３のフローティングゲート電極ＦＧとが接続状態にあるとき、図１３に示す記憶用トランジスタＭＴ１，ＭＴ３の強誘電体コンデンサＣferro（図３Ｂ参照）は、図１２に示す記憶用トランジスタＭＴ１，ＭＴ３の強誘電体コンデンサＣferroの場合と同様に、入力ラインＩＮのデータに対応した分極状態となる。
【０１３９】
たとえば、入力ラインＩＮのデータが”Ｈ”であれば、記憶用トランジスタＭＴ１、ＭＴ３の強誘電体コンデンサＣferroは、ともに、図１０のＱ１で示される分極状態（フローティングゲート電極ＦＧ側に正電位が生じるような分極状態）となる。なお、この場合、記憶用トランジスタＭＴ１はＯＮとなっており、記憶用トランジスタＭＴ３はＯＦＦとなっている。
【０１４０】
記憶用トランジスタＭＴ１，ＭＴ３の継断状態、およびこれらのトランジスタを構成する強誘電体コンデンサＣferroの分極状態は、入力ラインＩＮと記憶用トランジスタＭＴ１，ＭＴ３のフローティングゲート電極ＦＧとを遮断しても変化しない。
【０１４１】
また、電源を遮断しても、当該強誘電体コンデンサＣferroの分極状態は、それぞれ保持されており、電源再投入後、記憶用トランジスタＭＴ１、ＭＴ３が電源遮断前の継断状態に復帰することは、図１２に示す記憶用トランジスタＭＴ１，ＭＴ３の場合と同様である。
【０１４２】
つぎに図１４に、この発明のさらに他の実施形態によるデータ保持装置であるラッチ回路６０の具体的な回路の一例を示す。ラッチ回路６０は、図１３に示すラッチ回路５０と類似の構成であるが、インバータ回路ＩＮＶ１を構成する記憶用トランジスタＭＴ１、ＭＴ３のみならず、インバータ回路ＩＮＶ２を構成する記憶用トランジスタＭＴ２、ＭＴ４も、ともに、ＭＦＭＩＳ構造（図３Ａ参照）を有する強誘電体トランジスタである点で、図１３に示すラッチ回路５０と異なる。
【０１４３】
また、ラッチ回路６０は、入力ラインとして、第１の入力ラインである入力ラインＩＮおよび第２の入力ラインである入力ラインＩＮＢを備え、出力ラインとして、第１の出力ラインである出力ラインＯＵＴおよび第２の出力ラインである出力ラインＯＵＴＢを備えている点で、図１３に示すラッチ回路５０と異なる。
【０１４４】
図１４に示すように、このラッチ回路６０においては、インバータ回路ＩＮＶ１を構成する記憶用トランジスタＭＴ１、ＭＴ３のフローティングゲート電極ＦＧが、それぞれ、ゲートトランジスタＧＴ１，ＧＴ３を介して、入力ラインＩＮに接続されるとともに、インバータ回路ＩＮＶ２を構成する記憶用トランジスタＭＴ２、ＭＴ４のフローティングゲート電極ＦＧが、それぞれ、ゲートトランジスタＧＴ２，ＧＴ４を介して、入力ラインＩＮＢに接続されている。
【０１４５】
ゲートトランジスタＧＴ１〜ＧＴ４のゲートは、全て、ラッチ信号ラインＬＴに接続されている。また、インバータ回路ＩＮＶ１の出力端３６が、出力ラインＯＵＴに接続されるとともに、インバータ回路ＩＮＶ２の出力端４０が、出力ラインＯＵＴＢに接続されている。
【０１４６】
なお、ゲートトランジスタＧＴ１〜ＧＴ４は、いずれも、通常のｎチャンネルＭＯＳＦＥＴである。
【０１４７】
図１４に示すラッチ回路６０においては、データを更新する時には、ラッチ信号ラインＬＴに”Ｈ”電位を与えてゲートトランジスタＧＴ１〜ＧＴ４を全てＯＮにする。これにより、入力ラインＩＮと記憶用トランジスタＭＴ１，ＭＴ３のフローティングゲート電極ＦＧとを接続するとともに、入力ラインＩＮＢと記憶用トランジスタＭＴ２，ＭＴ４のフローティングゲート電極ＦＧとを接続する。
【０１４８】
入力ラインＩＮと記憶用トランジスタＭＴ１，ＭＴ３のフローティングゲート電極ＦＧとを接続することにより、入力ラインＩＮのデータの反転信号が、そのまま、出力ラインＯＵＴに出力される。また、入力ラインＩＮＢと記憶用トランジスタＭＴ２，ＭＴ４のフローティングゲート電極ＦＧとを接続することにより、入力ラインＩＮＢのデータの反転信号が、そのまま、出力ラインＯＵＴＢに出力される。
【０１４９】
たとえば、入力ラインＩＮのデータが”Ｈ”（すなわち、入力ラインＩＮＢのデータが”Ｌ”）であれば、出力ラインＯＵＴのデータは”Ｌ”となり、出力ラインＯＵＴＢのデータは”Ｈ”となる。
【０１５０】
一方、データを保持させる時には、ラッチ信号ラインＬＴに”Ｌ”電位を与えてゲートトランジスタＧＴ１〜ＧＴ４を全てＯＦＦにする。これにより、入力ラインＩＮと記憶用トランジスタＭＴ１，ＭＴ３のフローティングゲート電極ＦＧとが遮断されるとともに、入力ラインＩＮＢと記憶用トランジスタＭＴ２，ＭＴ４のフローティングゲート電極ＦＧとが遮断される。
【０１５１】
これにより、遮断直前の入力ラインＩＮのデータの反転信号が、出力ラインＯＵＴに出力されるとともに、出力ラインＯＵＴのデータの反転信号が、出力ラインＯＵＴＢに出力される。この後、入力ラインＩＮ（入力ラインＩＮＢ）のデータが変動したとしても、出力ラインＯＵＴ（出力ラインＯＵＴＢ）のデータは変動しない。
【０１５２】
入力ラインＩＮと記憶用トランジスタＭＴ１，ＭＴ３のフローティングゲート電極ＦＧとが接続状態にあり、入力ラインＩＮＢと記憶用トランジスタＭＴ２，ＭＴ４のフローティングゲート電極ＦＧとが接続状態にあるとき、図１４に示す記憶用トランジスタＭＴ１〜ＭＴ４の強誘電体コンデンサＣferro（図３Ｂ参照）は、図１２に示す記憶用トランジスタＭＴ１〜ＭＴ４の強誘電体コンデンサＣferroの場合と同様に、入力ラインＩＮおよび入力ラインＩＮＢのデータに対応した分極状態となる。
【０１５３】
たとえば、入力ラインＩＮのデータが”Ｈ”であれば、記憶用トランジスタＭＴ１、ＭＴ３の強誘電体コンデンサＣferroは、ともに、図１０のＱ１で示される分極状態（フローティングゲート電極ＦＧ側に正電位が生じるような分極状態）となり、記憶用トランジスタＭＴ２、ＭＴ４の強誘電体コンデンサＣferroは、ともに、図１０のＱ２で示される分極状態（フローティングゲート電極ＦＧ側に負電位が生じるような分極状態）となる。なお、この場合、記憶用トランジスタＭＴ１はＯＮとなっており、記憶用トランジスタＭＴ３はＯＦＦとなっている。また、記憶用トランジスタＭＴ２はＯＦＦとなっており、記憶用トランジスタＭＴ４はＯＮとなっている。
【０１５４】
記憶用トランジスタＭＴ〜ＭＴ４の継断状態、およびこれらのトランジスタを構成する強誘電体コンデンサＣferroの分極状態は、入力ラインＩＮと記憶用トランジスタＭＴ１〜ＭＴ４のフローティングゲート電極ＦＧとを遮断しても変化しない。
【０１５５】
また、電源を遮断しても、これら強誘電体コンデンサＣferroの分極状態は、それぞれ保持されており、電源再投入後、記憶用トランジスタＭＴ１〜ＭＴ４が、それぞれ、電源遮断前の継断状態に復帰することは、図１２に示す記憶用トランジスタＭＴ１〜ＭＴ４の場合と同様である。
【０１５６】
なお、図１３に示す実施形態においては、メモリセルＭＣ１１を構成する４つの記憶用トランジスタＭＴ１〜ＭＴ４のうち、記憶用トランジスタＭＴ１、ＭＴ３の２つを選択してＭＦＭＩＳ構造のトランジスタにした場合について説明し、図１４に示す実施形態においては、メモリセルＭＣ１１を構成する４つの記憶用トランジスタＭＴ１〜ＭＴ４の全てをＭＦＭＩＳ構造のトランジスタにした場合について説明したが、４つの記憶用トランジスタＭＴ１〜ＭＴ４のうちＭＦＭＩＳ構造のトランジスタにするトランジスタを選択するパターンや個数は、上記各実施形態に限定されるものではない。４つの記憶用トランジスタＭＴ１〜ＭＴ４のうち、１ないし４つの任意の記憶用トランジスタを、ＭＦＭＩＳ構造のトランジスタにすることができる。
【０１５７】
つぎに図１５に、この発明のさらに他の実施形態によるデータ保持装置であるラッチ回路７０の具体的な回路の一例を示す。ラッチ回路７０は、記憶用トランジスタＭＴと、インバータ回路ＩＮＶとを備えた、バスラッチ回路である。
【０１５８】
ラッチ回路７０において、記憶用トランジスタＭＴは、ｐチャネル型のＭＯＳＦＥＴタイプのトランジスタであり、ＭＦＭＩＳ構造（図３Ａ参照）を有する強誘電体トランジスタである。インバータ回路ＩＮＶは、ＣＭＯＳにより構成されたインバータである。
【０１５９】
記憶用トランジスタＭＴのソース電極Ｓおよびコントロールゲート電極ＣＧは、ともに、一対の電源供給ラインの一方である電源ラインＶDD（電源電位ＶDD）に接続されている。記憶用トランジスタＭＴのドレイン電極Ｄは、バスライン７２に接続されている。
【０１６０】
バスライン７２は、インバータ回路ＩＮＶを介して、記憶用トランジスタＭＴのフローティングゲート電極ＦＧに接続されている。
【０１６１】
図１５に示すラッチ回路７０においては、後述するように、電源を投入すると、記憶用トランジスタＭＴはＯＮとなる。記憶用トランジスタＭＴがＯＮになるとバスライン７２が”Ｈ”電位になるため、記憶用トランジスタＭＴのフローティングゲート電極ＦＧは、”Ｌ”電位となる。このため、記憶用トランジスタＭＴのＯＮ状態が維持され、バスライン７２は、”Ｈ”電位にラッチされる。
【０１６２】
バスライン７２に”Ｌ”電位の信号が送られると、記憶用トランジスタＭＴのフローティングゲート電極ＦＧは、”Ｈ”電位となるため、記憶用トランジスタＭＴはＯＦＦとなり、ラッチが解除される。
【０１６３】
ラッチ状態においては、記憶用トランジスタＭＴのコントロールゲート電極に”Ｈ”電位が与えられ、フローティングゲート電極ＦＧには”Ｌ”電位が与えられる。したがって、記憶用トランジスタＭＴの強誘電体コンデンサＣferro（図３Ｂ参照）は、図１０のＱ３で示される分極状態（フローティングゲート電極ＦＧ側に負電位が生じるような分極状態）となる。
【０１６４】
ラッチが解除された状態においては、記憶用トランジスタＭＴのコントロールゲート電極およびフローティングゲート電極ＦＧともに”Ｈ”電位が与えられる。したがって、記憶用トランジスタＭＴの強誘電体コンデンサＣferroは、図１０のＱ２で示される分極状態となる。すなわち、ラッチが解除された場合であっても、当該強誘電体コンデンサＣferroが分極反転を起こすことはない。
【０１６５】
ラッチ状態であれラッチが解除された状態であれ、電源が遮断されると、記憶用トランジスタＭＴのコントロールゲート電極およびフローティングゲート電極ＦＧがフローティング状態となるため、記憶用トランジスタＭＴの強誘電体コンデンサＣferroは、図１０のＱ２で示される分極状態となる。
【０１６６】
したがって、電源を再投入すると、記憶用トランジスタＭＴは、分極状態Ｑ２に対応した継断状態、すなわち、ＯＮ状態に復帰する。つまり、電源投入とともに、バスライン７２は、必ず”Ｈ”電位にラッチされる。
【０１６７】
なお、図１５に示す実施形態においては、バスラインが”Ｈ”電位にラッチされるとともに、バスラインに”Ｌ”電位の信号が送られるとラッチが解除されるようなバスラッチ回路を例に説明したが、この発明はこれに限定されるものではない。
【０１６８】
たとえば、バスラインが”Ｌ”電位にラッチされるとともに、バスラインに”Ｈ”電位の信号が送られるとラッチが解除されるようなバスラッチ回路にも、この発明を適用することができる。このような場合には、一対の電源供給ラインの一方をグランドラインＧＮＤ（接地電位ＧＮＤ）とし、当該ラッチ回路に用いる記憶用トランジスタＭＴを、ｎチャネル型のＭＯＳＦＥＴタイプのＭＦＭＩＳ構造を有する強誘電体トランジスタとすればよい。
【０１６９】
図１６は、この発明のさらに他の実施形態によるデータ保持装置であるメモリ装置１１０の構成を模式的に示した図面である。メモリ装置１１０は、図１に示すメモリ装置１０と類似した構造である。すなわち、メモリセルユニットＭＣＵ００，ＭＣＵ０１，・・・が、複数、行列配置されている。メモリセルユニットＭＣＵ００，ＭＣＵ０１，・・・について、メモリセルユニットＭＣＵ１１を例に説明する。
【０１７０】
図１７に示すように、メモリセルユニットＭＣＵ１１は、図２に示すメモリセルユニットと類似した構成である。すなわち、記憶素子であるメモリセルＭＣ１１、読出し用セレクトトランジスタ対ＲＴＰ１１、および、書込み用セレクトトランジスタＷＴ１１、を備えている。すなわち、ワードライン対ＷＬＰ１と、ビットライン対ＢＬＰ１の交点に、メモリセルＭＣ１１が接続されている。
【０１７１】
ただし、図２に示すメモリセルユニットの場合と異なり、記憶用トランジスタＭＴ２のフローティングゲート電極ＦＧは、どこにも接続されない。したがって、書込み用セレクトトランジスタＷＴ２１は設けられていない。
【０１７２】
他のメモリセルユニットＭＣＵ００，ＭＣＵ０１，・・・も、上述のメモリセルユニットＭＣＵ１１と同様の構成である。
【０１７３】
図１６に示すように、各ワードライン対ＷＬＰ０，ＷＬＰ１，ＷＬＰ２，・・・は、各ワードラインＷＬ０，ＷＬ１，ＷＬ２，・・・と、読出し制御ラインＲおよび書込み制御ラインＷとの論理積（ＡＮＤ）を、それぞれ与える信号線の対である。
【０１７４】
各ワードラインＷＬ０，ＷＬ１，ＷＬ２，・・・は、行デコーダ１２に接続され、ビットライン対ＢＬＰ０，ＢＬＰ１，・・・は、列デコーダ１４に接続されている。
【０１７５】
すなわち、行デコーダ１２により一つのワードライン（たとえば、ワードラインＷＬ１）を選択するとともに列デコーダ１４により一つのビットライン対（たとえば、ＢＬＰ１）を選択することで、図１７に示すように、データ読出し時には、一つの読出し用セレクトトランジスタ対（ＲＴＰ１１）を介して一つのメモリセル（ＭＣ１１）が選択され、データ書込み時には、一つの書込み用セレクトトランジスタ（ＷＴ１１）を介して一つのメモリセル（ＭＣ１１）が選択されることになる。
【０１７６】
図１７に基づいて、メモリセルユニットＭＣＵ１１に含まれるメモリセルＭＣ１１を例に、メモリセルの具体的な回路を説明する。メモリセルＭＣ１１は、第１のトランジスタである記憶用トランジスタＭＴ１，第２のトランジスタである記憶用トランジスタＭＴ２、スイッチング素子であるスイッチング用トランジスタＳＷＴ、第１のプルアップ抵抗である抵抗Ｒ１，および第２のプルアップ抵抗であるＲ２を備えており、図１７のように接続されている。
【０１７７】
記憶用トランジスタＭＴ１のコントロールゲート電極ＣＧと記憶用トランジスタＭＴ２のドレイン電極Ｄとを配線により直接的に接続するとともに、記憶用トランジスタＭＴ２のコントロールゲート電極ＣＧと記憶用トランジスタＭＴ１のドレイン電極Ｄとを、スイッチング用トランジスタＳＷＴを介して接続している。  スイッチング用トランジスタＳＴのゲートには、スイッチング信号ｓ１が与えられている。スイッチング信号ｓ１が”Ｈ”のときにはスイッチング用トランジスタＳＷＴはＯＮであり、スイッチング信号ｓ１が”Ｌ”になるとスイッチング用トランジスタＳＷＴはＯＦＦになる。
【０１７８】
スイッチング用トランジスタＳＷＴをＯＮにして相互に他方の記憶用トランジスタを介して正帰還をかけることで、相互に異なる継断状態を保持するよう構成している。
【０１７９】
記憶用トランジスタＭＴ１，ＭＴ２は、いわゆるＭＦＭＩＳ構造の強誘電体トランジスタであることは、図２に示す実施形態の場合と同様である。
【０１８０】
図１７に戻って、メモリセルＭＣ１１においては、記憶用トランジスタＭＴ１のドレイン電極Ｄおよび記憶用トランジスタＭＴ２のドレイン電極Ｄが、それぞれ、読出し用セレクトトランジスタＲＴ１１、ＲＴ２１（まとめて「読出し用セレクトトランジスタ対ＲＴＰ１１」という）を介して、第１のデータラインであるビットラインＢＬ１，第２のデータラインであるＢＬＢ１（まとめて「ビットライン対ＢＬＰ１」という）に接続されている。
【０１８１】
読出し用セレクトトランジスタ対ＲＴＰ１１のゲートは、ワードライン対ＷＬＰ１を構成する一対の信号線のうち、ワードラインＷＬ１と読出し制御ラインＲとの論理積（ＡＮＤ）を与える信号線に接続されている。
【０１８２】
また、メモリセルＭＣ１１においては、記憶用トランジスタＭＴ１のフローティングゲート電極ＦＧは、書込み用セレクトトランジスタＷＴ１１を介して、ビットラインＢＬ１に接続されている。しかし、上述のように、記憶用トランジスタＭＴ２のフローティングゲート電極ＦＧは、いずれの配線にも接続されておらず、常にフローティング状態となっている。
【０１８３】
書込み用セレクトトランジスタＷＴ１１のゲートは、ワードライン対ＷＬＰ１を構成する一対の信号線のうち、ワードラインＷＬ１と書込み制御ラインＷとの論理積（ＡＮＤ）を与える信号線に接続されている。
【０１８４】
記憶用トランジスタＭＴ１，ＭＴ２のドレイン電極Ｄは、それぞれ、抵抗Ｒ１，Ｒ２を介して、第１の電源供給ラインである電源ラインＶDD（電源電位ＶDD）に接続されており、双方のソース電極Ｓは、ともに、第２の電源供給ラインであるグランドラインＧＮＤ（接地電位）に接続されている。
【０１８５】
なお、読出し用セレクトトランジスタＲＴ１１、ＲＴ２１、および、書込み用セレクトトランジスタＷＴ１１、ならびにスイッチング用トランジスタＳＷＴは、通常のｎチャンネルＭＯＳＦＥＴである。
【０１８６】
メモリセルユニットＭＣＵ１１に含まれるメモリセルＭＣ１１を例に説明したが、図１６に示す他のメモリセルユニットＭＣＵ００，ＭＣＵ０１，・・・に含まれるメモリセルも、同様の構成である。
【０１８７】
図１７に示すメモリセルユニットＭＣＵ１１に含まれるメモリセルＭＣ１１の動作の概略を、以下に示す。すなわち、データ書き込み時には、書込み用セレクトトランジスタＷＴ１１をＯＮすることにより、ビットラインＢＬ１と、記憶用トランジスタＭＴ１のフローティングゲート電極ＦＧとを接続する。このとき、読出し用セレクトトランジスタ対ＲＴＰ１１をＯＦＦすることにより、ビットラインＢＬ１，ＢＬＢ１と、記憶用トランジスタＭＴ１，ＭＴ２のドレイン電極Ｄとを、それぞれ遮断しておく。
【０１８８】
一方、データ読み出し時には、読出し用セレクトトランジスタ対ＲＴＰ１１をＯＮすることにより、ビットラインＢＬ１，ＢＬＢ１と、記憶用トランジスタＭＴ１，ＭＴ２のドレイン電極Ｄとを、それぞれ接続する。このとき、書込み用セレクトトランジスタＷＴ１１をＯＦＦすることにより、ビットラインＢＬ１と記憶用トランジスタＭＴ１のフローティングゲート電極ＦＧとを、遮断しておく。
【０１８９】
書込み動作および、読出し動作の詳細を以下に示す。まず、図１６に示すメモリ装置１１０を構成するメモリセルユニットＭＣＵ１１に含まれるメモリセルＭＣ１１にデータを書込む場合の動作について説明する。データを書込む前には、メモリセルＭＣ１１にはデータ”１”が記憶されているものと仮定する。
【０１９０】
図１９〜図２２は、このような仮定の下に、メモリセルＭＣ１１にデータ”０”を書込む場合の動作を説明するための図面である。図１８は、書き込み動作におけるビットライン出力の有無、ならびにスイッチング用トランジスタＳＷＴおよび書込み用セレクタトランジスタＷＴ１１の動作状況を示すタイミングチャートである。図１８，および図１９〜図２２を参照しながら、メモリセルＭＣ１１にデータ”０”を書込む場合について説明する。
【０１９１】
図１９は、スタンバイ時（書込み動作前）におけるメモリセルＭＣ１１の状態を説明するための図面である。図１９においては、読出し用セレクトトランジスタ対ＲＴＰ１１および書込み用セレクトトランジスタＷＴ１１は、いずれもＯＦＦになっている。一方、記憶用トランジスタＭＴ１，ＭＴ２は、それぞれ、ＯＮ、ＯＦＦになっている。また、スイッチング用トランジスタＳＷＴはＯＮになっている。この状態が、データ”１”を記憶している状態である。
【０１９２】
この状態から、第１段階（図２０参照）および第２段階（図２１参照）を経て、書き込みが完了する。まず、図１６に示す列デコーダ１４によりビットライン対ＢＬＰ１を選択し、データ”０”に対応した電位を、ビットライン対ＢＬＰ１に与える。すなわち、ビットライン対ＢＬＰ１を構成するビットラインＢＬ１に低電位”Ｌ（接地電位）”を与えるとともに，ビットラインＢＬＢ１に高電位”Ｈ（電源電位ＶDD）”を与える（図２０参照）。書き込むべきデータをビットライン対ＢＬＰ１に出力するタイミングｔ１を、図１８に示す。
【０１９３】
書き込むべきデータをビットライン対ＢＬＰ１に出力し始めるタイミングｔ１の直後のタイミングｔ１２で、スイッチング用トランジスタＳＷＴをＯＦＦにする。さらに、その直後のタイミングｔ２で、書込み用セレクトトランジスタＷＴ１１をＯＮにする。すなわち、行デコーダ１２によりワードラインＷＬ１を選択してワードラインＷＬ１を”Ｈ”にするとともに、書込み制御ラインＷを”Ｈ”にするのである。これにより、書込み用セレクトトランジスタＷＴ１１がＯＮになる。
【０１９４】
書込み用セレクトトランジスタＷＴ１１がＯＮになると、ほとんど同時に、図２０に示すように、メモリセルＭＣ１１の記憶用トランジスタＭＴ１のフローティングゲート電極ＦＧが”Ｌ”電位になる。したがって、記憶用トランジスタＭＴ１はＯＦＦになる。
【０１９５】
記憶用トランジスタＭＴ１がＯＦＦになると記憶用トランジスタＭＴ１のドレインＤは”Ｈ”電位になるものの、スイッチング用トランジスタＳＷＴはＯＦＦであるから、記憶用トランジスタＭＴ２のコントロールゲート電極ＣＧは、記憶用トランジスタＭＴ１のドレインＤの電位変化の影響を受けない。すなわち、記憶用トランジスタＭＴ２は、ＯＦＦのままである。このため、記憶用トランジスタＭＴ２のドレインＤの電位は”Ｈ”のままである。
【０１９６】
したがって、記憶用トランジスタＭＴ１のコントロールゲート電極ＣＧには、記憶用トランジスタＭＴ２のドレインＤの電位”Ｈ”が印加されたままとなる。一方、記憶用トランジスタＭＴ１のフローティングゲート電極ＦＧには、上述のように、”Ｌ”電位が印加されている。
【０１９７】
コントロールゲート電極ＣＧとフローティングゲート電極ＦＧとの間の電位差によって、当該記憶用トランジスタＭＴ１を構成する強誘電体層３２（図３Ａ参照）が分極反転を起こす。図１８に示すように、この状態が、タイミングｔ２からタイミングｔ３まで継続する。タイミングｔ１からタイミングｔ３までが、書き込み処理の第１段階である。
【０１９８】
タイミングｔ２からタイミングｔ３までの間で強誘電体層３２が完全に分極反転を起こすよう、上記各タイミングが設定されている。したがって、書き込み処理の第１段階において、記憶用トランジスタＭＴ１は、確実に、”０”に書き換えられる。
【０１９９】
その後、タイミングｔ３において、スイッチング用トランジスタＳＷＴがＯＮになる。スイッチング用トランジスタＳＷＴがＯＮになると、図２１に示すように、記憶用トランジスタＭＴ１のドレインＤの電位の影響を受け、ほとんど同時に、記憶用トランジスタＭＴ２のコントロールゲート電極ＣＧが”Ｈ”電位になる。コントロールゲート電極ＣＧが”Ｈ”電位になると記憶用トランジスタＭＴ２がＯＮ（継状態）になる。
【０２００】
図１８に示すように、この状態が、タイミングｔ３からタイミングｔ３４まで継続する。後述するように、タイミングｔ３４の直後のタイミングｔ４で、ビットライン対ＢＬＰ１へのデータ出力を停止する。タイミングｔ３からタイミングｔ４までが、書き込み処理の第２段階である。
【０２０１】
なお、記憶用トランジスタＭＴ２においては、コントロールゲート電極ＣＧ、チャネル形成領域２６間の電位差によって、コントロールゲート電極ＣＧ、フローティングゲートＦＧ間（すなわち、強誘電体層３２）に分圧が生ずるが、当該分圧によって強誘電体層３２が分極反転を起こすことのないよう、コントロールゲート電極ＣＧ、フローティングゲートＦＧ間のキャパシタンス、および、フローティングゲートＦＧ、チャネル形成領域２６間のキャパシタンスが設定されている。
【０２０２】
このように、２つの段階を経て、メモリセルＭＣ１１の内容が確実に書き換えられる。
【０２０３】
書込み動作を終了するには、タイミングｔ４（図１８参照）において、ビットライン出力を終了するとともに、書込み制御ラインＷを”Ｌ”にする。これにより、図２２に示すように、書込み用セレクトトランジスタＷＴ１１がＯＦＦになる。書込み用セレクトトランジスタＷＴ１１をＯＦＦにすることで、メモリセルＭＣ１１はスタンバイ状態となる。
【０２０４】
スタンバイ状態になっても、スイッチング用トランジスタＳＷＴはＯＮのままである。このため、メモリセルＭＣ１１の自己ラッチ機能により、記憶用トランジスタＭＴ１のＯＦＦ状態、および記憶用トランジスタＭＴ２のＯＮ状態は保持される。したがって、書込まれたデータ”０”が、メモリセルＭＣ１１に保持されることになる。
【０２０５】
記憶用トランジスタＭＴ１を構成する強誘電体コンデンサＣferroの分極状態は、電源を切っても保持されている。したがって、電源を再投入すると、記憶用トランジスタＭＴ１は、当該保持されていた強誘電体コンデンサＣferroの分極状態に対応した継断状態に復帰する。電源の再投入後スイッチング用トランジスタＳＷＴがＯＮになるよう設定されているから、記憶用トランジスタＭＴ２も、元の継断状態に復帰する。
【０２０６】
つぎに、メモリセルＭＣ１１にデータ”１”を書込む場合について説明する。上述のデータ”０”を書込む場合と同様に、データを書込む前には、メモリセルＭＣ１１にはデータ”１”が記憶されているものと仮定する。図２３は、このような仮定の下に、メモリセルＭＣ１１にデータ”１”を書込む場合の動作を説明するための図面である。図２３を参照しながら、メモリセルＭＣ１１にデータ”１”を書込む場合について説明する。
【０２０７】
書込み動作前のスタンバイ時におけるメモリセルＭＣ１１の状態は、データ”０”を書込む場合と同様に、図１９に示される。メモリセルＭＣ１１にデータ”１”を書込む場合の動作は、上述のデータ”０”を書込む場合の動作と、ほぼ同様である。
【０２０８】
ただし、図２３に示すように、データ”１”に対応した電位が、ビットライン対ＢＬＰ１に与えられる。すなわち、ビットライン対ＢＬＰ１を構成するビットラインＢＬ１に高電位”Ｈ（電源電位ＶDD）”が与えられるとともに，ビットラインＢＬＢ１に低電位”Ｌ（接地電位）”が与えられる。
【０２０９】
上述のデータ”０”を書込む場合と同様に、スタンバイ状態から、図１８に示すタイミングチャートにしたがって、書き込み処理の第１段階および第２段階を経て、書き込みが完了する。
【０２１０】
図２に示す実施形態の場合と同様に、データ”１”を書込む場合、記憶用トランジスタＭＴ１の強誘電体コンデンサＣferroは、図１０のＱ１で示される分極状態を維持する。すなわち、メモリセルに同じデータを書込む場合には、書込む過程において分極状態は変化しない。なお、この後、スタンバイ状態になっても、記憶用トランジスタＭＴ１の強誘電体コンデンサＣferroは、図１０のＱ１で示される分極状態を、そのまま維持する。
【０２１１】
メモリセルＭＣ１１からデータを読み出す場合の動作状態をあらわす図を図２４に示す。読み出し時においては、スイッチング用トランジスタＳＷＴはＯＮのままである。したがって、読み出し動作は、図２に示す実施形態の場合と同様であるので、説明を省略する。。
【０２１２】
なお、この実施形態においても、図２に示す実施形態の場合と同様に、同一データであっても、読出し時におけるビットライン対ＢＬＰ１の電位差の極性と、書込み時におけるビットライン対ＢＬＰ１の電位差の極性とが、逆になるよう設定されている。
【０２１３】
なお、この実施形態においては、メモリセルＭＣ１１を構成する一対の記憶用トランジスタＭＴ１，ＭＴ２の双方をＭＦＭＩＳ構造のトランジスタにした場合を例に説明したが、一対の記憶用トランジスタＭＴ１，ＭＴ２のうち、記憶用トランジスタＭＴ１のみをＭＦＭＩＳ構造のトランジスタにし、他方を通常のＭＯＳＦＥＴにしてもよい。
【０２１４】
ただし、一対の記憶用トランジスタＭＴ１，ＭＴ２の双方をＭＦＭＩＳ構造のトランジスタにすれば、両トランジスタの整合性を確保することができるので、好都合である。すなわち、たとえば、同一工程でこれらのトランジスタを形成することができることから、両トランジスタ相互間の特性のばらつきを最小限に抑えることができる。
【０２１５】
図２５は、この発明のさらに他の実施形態によるメモリ装置を構成するメモリセルユニットに含まれる記憶素子であるメモリセルＭＣ１１の具体的な回路の一例を示す図面である。この実施形態においては、メモリセルＭＣ１１は、一対の記憶用トランジスタＭＴ１，ＭＴ２とともに他の一対のトランジスタを用いたタイプのメモリセルである。上述の実施形態の場合と同様に、この実施形態においても、図２５に示すメモリセルＭＣ１１を含むメモリセルユニットＭＣＵ１１と同様の構成のメモリセルユニットＭＣＵ００，ＭＣＵ０１，・・・が複数、行列配置され、図１６に示すメモリ装置１１０と同様のメモリ装置を形成している。
【０２１６】
図２５に示すメモリセルユニットＭＣＵ１１は、図１１に示すメモリセルユニットＭＣＵ１１と類似の構成である。ただし、つぎの点で、図１１に示すメモリセルユニットＭＣＵ１１と異なる。
【０２１７】
すなわち、図２５に示すメモリセルユニットＭＣＵ１１においては、図１７に示すメモリセルユニットＭＣＵ１１の場合と同様に、記憶用トランジスタＭＴ２のフローティングゲート電極ＦＧは、どこにも接続されない。したがって、書込み用セレクトトランジスタＷＴ２１は設けられていない。
【０２１８】
また、インバータ回路ＩＮＶ１の出力端３６とインバータ回路ＩＮＶ２の入力端３８とが、スイッチング用トランジスタＳＷＴを介して接続されている。さらに、書き込み動作は、図１７に示すメモリセルユニットＭＣＵ１１の場合と同様に、第１段階および第２段階（図１８参照）に分けて行われる。他の点は、図１１に示すメモリセルユニットＭＣＵ１１の場合と同様である。
【０２１９】
つぎに、図２６に、この発明のさらに他の実施形態によるメモリ装置を構成するメモリセルユニットＭＣＵ１１に含まれる記憶素子であるメモリセルＭＣ１１の具体的な回路の一例を示す。
【０２２０】
図２６に示すメモリセルユニットＭＣＵ１１は、図１２に示すメモリセルユニットＭＣＵ１１と類似の構成である。ただし、つぎの点で、図１２に示すメモリセルユニットＭＣＵ１１と異なる。
【０２２１】
すなわち、図２６に示すメモリセルユニットＭＣＵ１１においては、図２５に示すメモリセルユニットＭＣＵ１１の場合と同様に、記憶用トランジスタＭＴ２、ＭＴ４のフローティングゲート電極ＦＧは、どこにも接続されない。したがって、書込み用セレクトトランジスタＷＴ２１、ＷＴ４１は設けられていない。つまり、書込み用セレクトトランジスタ群ＷＴＧ１１は、書込み用セレクトトランジスタＷＴ１１、ＷＴ３１により構成されている。
【０２２２】
また、インバータ回路ＩＮＶ１の出力端３６とインバータ回路ＩＮＶ２の入力端３８とが、スイッチング用トランジスタＳＷＴを介して接続されている。さらに、書き込み動作は、図１７に示すメモリセルユニットＭＣＵ１１の場合と同様に、第１段階および第２段階（図１８参照）に分けて行われる。他の点は、図１２に示すメモリセルユニットＭＣＵ１１の場合と同様である。
【０２２３】
つぎに、図２７に、この発明のさらに他の実施形態によるデータ保持装置であるラッチ回路１５０の具体的な回路の一例を示す。ラッチ回路１５０は、図１３に示すラッチ回路５０と類似の構成である。ただし、つぎの点で、図１３に示すラッチ回路５０と異なる。
【０２２４】
すなわち、図２７に示すラッチ回路１５０においては、図２５に示すメモリセルユニットＭＣＵ１１の場合と同様に、インバータ回路ＩＮＶ１の出力端３６とインバータ回路ＩＮＶ２の入力端３８とが、スイッチング用トランジスタＳＷＴを介して接続されている。
【０２２５】
さらに、データ更新時の動作は、図１７に示すメモリセルユニットＭＣＵ１１の書き込み動作の場合と同様に、第１段階および第２段階に分けて行われる。図２８は、データ更新時の動作におけるスイッチング用トランジスタＳＷＴおよびゲートトランジスタＧＴ１，ＧＴ３の動作状況を示すタイミングチャートである。
【０２２６】
図２８に示すように、データ更新時の動作を第１段階（図2８のタイミングｔ１２ないしｔ３）および第２段階（図2８のタイミングｔ３ないしｔ３４）に分けて行うことにより、図１７に示すメモリセルユニットＭＣＵ１１の書き込み動作の場合と同様に、確実にデータを更新することができる。他の点は、図１３に示すラッチ回路５０の場合と同様である。
【０２２７】
つぎに図２９に、この発明のさらに他の実施形態によるデータ保持装置であるラッチ回路１６０の具体的な回路の一例を示す。ラッチ回路１６０は、図１４に示すラッチ回路６０と類似の構成である。ただし、つぎの点で、図１４に示すラッチ回路６０と異なる。
【０２２８】
すなわち、図２９に示すラッチ回路１６０においては、記憶用トランジスタＭＴ２、ＭＴ４のフローティングゲート電極ＦＧは、どこにも接続されない。したがって、ゲートトランジスタＧＴ２，ＧＴ４および入力ラインＩＮＢは設けられていない。
【０２２９】
また、図２９に示すラッチ回路１６０においては、図２７に示すラッチ回路１５０の場合と同様に、インバータ回路ＩＮＶ１の出力端３６とインバータ回路ＩＮＶ２の入力端３８とが、スイッチング用トランジスタＳＷＴを介して接続されている。さらに、データ更新時の動作は、図２７に示すラッチ回路１５０の場合と同様に、第１段階および第２段階に分けて行われる。他の点は、図１４に示すラッチ回路６０の場合と同様である。
【０２３０】
このように、図１６ないし図２９を用いて説明した各実施形態においては、データ保持のための帰還信号路にスイッチング用トランジスタＳＷＴを設け、データ書き込み時（または、データ更新時）に所定期間スイッチング用トランジスタＳＷＴをＯＦＦにしたまま書き込むべきデータ（または、更新すべきデータ）に対応した電圧を記憶用トランジスタＭＴ１（または、ＭＴ１およびＭＴ３）のフローティングゲート電極ＦＧに直接的に印加するようにしている。
【０２３１】
これにより、記憶用トランジスタＭＴ１（または、ＭＴ１およびＭＴ３）の強誘電体層３２を、確実に、書き込むべきデータ（または、更新すべきデータ）に対応した分極状態とすることができる。
【０２３２】
その後、当該スイッチング用トランジスタＳＷＴをＯＮにすることで、記憶用トランジスタＭＴ２（または、ＭＴ２およびＭＴ４）を、記憶用トランジスタＭＴ１（または、ＭＴ１およびＭＴ３）の継断状態と異なる継断状態にすることができる。このため、製造工程のばらつき等に影響されることなく確実にデータを書き込む（または、更新する）ことができる。
【０２３３】
なお、上述の各実施形態においては、スイッチング素子として、ｎチャンネルＭＯＳＦＥＴを用いたが、スイッチング素子はこれに限定されるものではない。スイッチング素子として、たとえば、ｐチャンネルＭＯＳＦＥＴや、伝送ゲート等を用いることもできる。
【０２３４】
また、図１ないし図１４を用いて説明した各実施形態の場合と同様の種々の変形例を、図１６ないし図２９を用いて説明した各実施形態にも適用することができる。
【０２３５】
なお、上述の各実施形態においては、データ保持装置としてメモリ装置およびラッチ回路を例に説明したが、データ保持装置は、メモリ装置またはラッチ回路に限定されるものではなく、データを保持する装置または回路全般を意味するものである。
【図面の簡単な説明】
【図１】この発明の一実施形態によるデータ保持装置であるメモリ装置１０の構成を模式的に示した図面である。
【図２】メモリ装置１０を構成するメモリセルユニットＭＣＵ１１に含まれるメモリセルＭＣ１１の具体的な回路図である。
【図３】図３Ａは、記憶用トランジスタＭＴ１の構造を示す図面である。図３Ｂは、図３Ａの記憶用トランジスタＭＴ１を記号で表した図面である。
【図４】メモリセルＭＣ１１にデータ”０”を書込む場合の動作を説明するための図面である。
【図５】メモリセルＭＣ１１にデータ”０”を書込む場合の動作を説明するための図面である。
【図６】メモリセルＭＣ１１にデータ”０”を書込む場合の動作を説明するための図面である。
【図７】メモリセルＭＣ１１にデータ”０”を書込む場合の動作を説明するための図面である。
【図８】メモリセルＭＣ１１にデータ”１”を書込む場合の動作を説明するための図面である。
【図９】メモリセルＭＣ１１からデータ”１”を読み出す場合の動作を説明するための図面である。
【図１０】強誘電体コンデンサＣferroの電圧・電荷（分極）特性を模式的に示した図面である。
【図１１】この発明の他の実施形態によるメモリ装置を構成するメモリセルユニットＭＣＵ１１に含まれる記憶素子であるメモリセルＭＣ１１の具体的な回路の一例を示す図面である。
【図１２】この発明のさらに他の実施形態によるメモリ装置を構成するメモリセルユニットＭＣＵ１１に含まれる記憶素子であるメモリセルＭＣ１１の具体的な回路の一例を示す図面である。
【図１３】この発明のさらに他の実施形態によるデータ保持装置であるラッチ回路５０の具体的な回路の一例を示す図面である。
【図１４】この発明のさらに他の実施形態によるデータ保持装置であるラッチ回路６０の具体的な回路の一例を示す図面である。
【図１５】この発明のさらに他の実施形態によるデータ保持装置であるラッチ回路７０の具体的な回路の一例を示す図面である。
【図１６】この発明のさらに他の実施形態によるデータ保持装置であるメモリ装置１１０の構成を模式的に示した図面である。
【図１７】メモリ装置１１０を構成するメモリセルユニットＭＣＵ１１に含まれるメモリセルＭＣ１１の具体的な回路図である。
【図１８】メモリ装置１１０における書き込み動作を説明するためのタイミングチャートである。
【図１９】メモリ装置１１０に含まれるメモリセルＭＣ１１にデータ”０”を書込む場合の動作を説明するための図面である。
【図２０】メモリ装置１１０に含まれるメモリセルＭＣ１１にデータ”０”を書込む場合の動作を説明するための図面である。
【図２１】メモリ装置１１０に含まれるメモリセルＭＣ１１にデータ”０”を書込む場合の動作を説明するための図面である。
【図２２】メモリ装置１１０に含まれるメモリセルＭＣ１１にデータ”０”を書込む場合の動作を説明するための図面である。
【図２３】メモリ装置１１０に含まれるメモリセルＭＣ１１にデータ”１”を書込む場合の動作を説明するための図面である。
【図２４】メモリ装置１１０に含まれるメモリセルＭＣ１１からデータ”１”を読み出す場合の動作を説明するための図面である。
【図２５】この発明のさらに他の実施形態によるメモリ装置を構成するメモリセルユニットＭＣＵ１１に含まれる記憶素子であるメモリセルＭＣ１１の具体的な回路の一例を示す図面である。
【図２６】この発明のさらに他の実施形態によるメモリ装置を構成するメモリセルユニットＭＣＵ１１に含まれる記憶素子であるメモリセルＭＣ１１の具体的な回路の一例を示す図面である。
【図２７】この発明のさらに他の実施形態によるデータ保持装置であるラッチ回路１５０の具体的な回路の一例を示す図面である。
【図２８】ラッチ回路１５０におけるデータ更新時の動作を説明するためのタイミングチャートである。
【図２９】この発明のさらに他の実施形態によるデータ保持装置であるラッチ回路１６０の具体的な回路の一例を示す図面である。
【図３０】従来のメモリ装置を構成するメモリセルＭＣの具体的な回路図である。
【符号の説明】
ＢＬＰ１・・・・・ビットライン対
ＦＧ・・・・・・・フローティングゲート電極
ＭＣ１１・・・・・メモリセル
ＭＴ１・・・・・・記憶用トランジスタ
ＭＴ２・・・・・・記憶用トランジスタ
ＷＴＰ１１・・・・書込み用セレクトトランジスタ対
【図１】
0003751173.tif 000002
【図２】
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【図３】
0003751173.tif 000004
【図４】
0003751173.tif 000005
【図５】
0003751173.tif 000006
【図６】
0003751173.tif 000007
【図７】
0003751173.tif 000008
【図８】
0003751173.tif 000009
【図９】
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【図１０】
0003751173.tif 000011
【図１１】
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【図１２】
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【図１３】
0003751173.tif 000014
【図１４】
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【図１５】
0003751173.tif 000016
【図１６】
0003751173.tif 000017
【図１７】
0003751173.tif 000018
【図１８】
0003751173.tif 000019
【図１９】
0003751173.tif 000020
【図２０】
0003751173.tif 000021
【図２１】
0003751173.tif 000022
【図２２】
0003751173.tif 000023
【図２３】
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【図２４】
0003751173.tif 000025
【図２５】
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【図２６】
0003751173.tif 000027
【図２７】
0003751173.tif 000028
【図２８】
0003751173.tif 000029
【図２９】
0003751173.tif 000030
【図３０】
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