(57)【特許請求の範囲】
【請求項１】
（ａ）半導体素子が形成され、シリコンを主成分とする半導体基板を用意する工程、
（ｂ）前記半導体基板の裏面に金からなる第１導電層を形成する工程、
（ｃ）前記半導体基板と前記第１導電層との界面に前記半導体基板および前記第１導電層の共晶層を形成する工程、
（ｄ）前記第１導電層の表面に金を主成分としアンチモンを含む第２導電層を形成する工程、
（ｅ）前記（ｄ）工程後、前記半導体基板を個々の半導体チップに分割する工程、
（ｆ）前記半導体チップの裏面と半導体チップ搭載部材とが接触するように前記半導体チップを前記半導体チップ搭載部材に搭載する工程、
（ｇ）前記（ｆ）工程後、前記共晶層および前記第２導電層を溶融し、前記共晶層および前記第２導電層の混在する第１電極を形成することにより、前記半導体チップと前記半導体チップ搭載部材とを接着する工程、
を含むことを特徴とする半導体装置の製造方法。
【請求項２】
（ａ）半導体素子が形成され、シリコンを主成分とする半導体基板を用意する工程、
（ｂ）前記半導体基板の裏面に金からなる第１導電層を形成する工程、
（ｃ）前記半導体基板と前記第１導電層との界面に前記半導体基板および前記第１導電層の共晶層を形成する工程、
（ｄ）前記第１導電層の表面に第２導電層を形成する工程、
（ｅ）前記第２導電層の表面に第３導電層を形成する工程、
（ｆ）前記（ｅ）工程後、前記半導体基板を個々の半導体チップに分割する工程、
（ｇ）前記半導体チップの裏面と半導体チップ搭載部材とが接触するように前記半導体チップを前記半導体チップ搭載部材に搭載する工程、
（ｈ）前記（ｇ）工程後、前記共晶層、前記第２導電層および前記第３導電層を溶融し、前記共晶層、前記第２導電層および前記第３導電層の混在する第１電極を形成することにより、前記半導体チップと前記半導体チップ搭載部材とを接着する工程、
を含むことを特徴とする半導体装置の製造方法。
【請求項３】
（ａ）半導体素子が形成され、シリコンを主成分とする半導体基板を用意する工程、
（ｂ）前記半導体基板の裏面に金からなる第１導電層を形成する工程、
（ｃ）前記半導体基板と前記第１導電層との界面に前記半導体基板および前記第１導電層の共晶層を形成する工程、
（ｄ）前記第１導電層の表面に金を主成分としアンチモンを含む第２導電層を形成する工程、
（ｅ）前記第２導電層の表面に金を主成分とする第３導電層を形成する工程、
（ｆ）前記（ｅ）工程後、前記半導体基板を個々の半導体チップに分割する工程、
（ｇ）前記半導体チップの裏面と半導体チップ搭載部材とが接触するように前記半導体チップを前記半導体チップ搭載部材に搭載する工程、
（ｈ）前記（ｇ）工程後、前記共晶層、前記第２導電層および前記第３導電層を溶融し、前記共晶層、前記第２導電層および前記第３導電層の混在する第１電極を形成することにより、前記半導体チップと前記半導体チップ搭載部材とを接着する工程、
を含むことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造技術に関し、リードにペレットを搭載し、その外側を封止してなる半導体装置の製造方法に適用して有効な技術に関するものである。
【０００２】
【従来の技術】
たとえばダイオード素子の形成されたペレットをリードの端部（タブ）に搭載し、その外側を封止してなるパッケージにおいては、陽極側と陰極側とが対となったリードを用意し、ペレットの裏面電極を、陽極側もしくは陰極側のリードのタブに接着し、ペレットの表面電極と他方のリードのタブとをボンディングワイヤ（以下、単にワイヤという）を用いて接続し、ペレット、ワイヤおよびリードをレジン材料で覆ったパッケージとなっている。
【０００３】
ここで、上記したペレットの裏面電極となり、ペレットとリードとを接着する蝋材は、ＡｕとＳｉ（シリコン）とからなるＡｕ−Ｓｉ共晶層であり、ペレットとリードとを熱圧着する際に、そのＡｕ−Ｓｉ共晶層が液状化したものである。この蝋材の量が多いと接着強度が確保できるので、Ａｕからなる裏面電極の厚さを厚くしたり、ペレットが接着する部分のリードにＡｕ箔を載せることにより、接着強度の向上を図る場合がある。
【０００４】
ここで、種々のパッケージの構造および機能については、たとえば、２０００年７月２８日、株式会社工業調査会発行、「エレクトロニクス実装大辞典」に記載があり、中でもダイオードのパッケージについては、ｐ５２２〜ｐ５２３に記載がある。
【０００５】
【発明が解決しようとする課題】
しかしながら、上記したパッケージの構造およびその製造方法においては、以下のような問題があることを本発明者らは見出した。
【０００６】
すなわち、たとえばダイオード素子の形成されたペレットにおいては、Ａｓ（ヒ素）またはＳｂ（アンチモン）が導入されたｎ型のシリコン基板が用いられる。そのため、ペレットの裏面電極はｎ型のシリコン基板とオーミックを取るために、Ａｕに１％程度のＳｂが入ったＡｕＳｂが用いられる。個々のペレット（半導体チップ）に分割する前の半導体ウェハの状況下でこのＡｕＳｂを形成し、上記した蝋材となるＡｕ−Ｓｉ共晶層を形成するための約３７０℃以上の熱処理を施すと、ＡｕＳｂの融点が約３６０℃であることからＡｕＳｂが液状化してしまうことになる。液状化したＡｕＳｂは、表面張力により半導体ウェハ面内に島状に点在することになり、半導体ウェハ面内にはＡｕ−Ｓｉ共晶層が形成される領域と形成されない領域とが出来上がってしまうことになる。そのため、半導体ウェハを分割し、個々のペレットを形成した際に、裏面電極（蝋材）の形成されていないペレットが形成されてしまう問題がある。
【０００７】
一方、上記したＡｕ−Ｓｉ共晶層を形成するための熱処理を、個々のペレットに分割した後のペレットとリードとを熱圧着する際に行う場合においては、ペレットとリードとを押さえつける力が働くことから、その押圧力によって液状化したＡｕＳｂがペレットとリードとの界面において伸びる結果、島状に点在してしまう問題を防ぐことができる。しかしながら、上記熱圧着はペレットに形成された半導体素子の特性の変化を防ぐために、できるだけ短時間で行わなければならないために、上記したペレットとリードとを押さえつける力の調整を熱圧着工程中に行うことが困難になっている。そのため、所望のＡｕ−Ｓｉ共晶層が形成されない場合があり、ペレットとリードとの接着強度が低下する問題がある。また、ペレットとリードとの接着強度が低下すると、実装基板にパッケージを実装する際のはんだ熱により、ペレットとリードとが剥離するという問題がある。
【０００８】
また、実装基板にパッケージを実装する際のはんだとしては、環境保全の観点から鉛を含まないはんだを用いることが注目されている。しかしながら、この鉛を含まないはんだは鉛を含むはんだの融点に比べて高いことから、上記したパッケージに伝わる熱が高くなる。そのため、さらにペレットとリードとの接着強度が低下し、ペレットとリードとが剥離しやすくなるという問題がある。
【０００９】
本発明の目的は、半導体装置が有するペレットとリードとの接着強度を向上することにある。
【００１０】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１１】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１２】
すなわち、本発明は、半導体基板の裏面に第１導電層を形成する工程と、前記半導体基板と前記第１導電層との界面に前記半導体基板および前記第１導電層の共晶層を形成する工程と、前記第１導電層の表面に第２導電層を形成する工程と、前記第２導電層形成後に前記半導体基板を個々の半導体チップに分割する工程と、前記半導体チップの裏面と半導体チップ搭載部材とが接触するように前記半導体チップを前記半導体チップ搭載部材に搭載する工程と、前記半導体チップを前記半導体チップ搭載部材に搭載後に前記共晶層および前記第２導電層を溶融し、前記共晶層および前記第２導電層の混在する第１電極を形成することにより、前記半導体チップと前記半導体チップ搭載部材とを接着する工程とを含むものである。
【００１３】
また、本発明は、半導体基板の裏面に第１導電層を形成する工程と、前記半導体基板と前記第１導電層との界面に前記半導体基板および前記第１導電層の化合物層を形成する工程と、前記第１導電層の表面に第２導電層を形成する工程と、前記第２導電層形成後に前記半導体基板を個々の半導体チップに分割する工程と、前記半導体チップの裏面と半導体チップ搭載部材とが接触するように前記半導体チップを前記半導体チップ搭載部材に搭載する工程と、前記半導体チップを前記半導体チップ搭載部材に搭載後に前記化合物層および前記第２導電層を溶融し、前記化合物層および前記第２導電層の混在する第１電極を形成することにより、前記半導体チップと前記半導体チップ搭載部材とを接着する工程とを含むものである。
【００１４】
上記の本発明によれば、半導体基板の裏面全面において確実に共晶層または化合物層を形成することができるので、その共晶層または化合物層によって半導体基板と半導体チップ搭載部材との接着強度を向上することが可能となる。
【００１５】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。
【００１６】
次に、図１〜図９を用いて、本実施の形態の半導体装置の製造方法をその工程順に説明する。
【００１７】
まず、図１に示すように、ダイオード素子（半導体素子（図示は省略））およびそのダイオード素子と電気的に接続された表面電極（図示は省略）が形成された半導体基板１を用意する。この半導体基板１は、ｎ型の不純物（たとえばＡｓ（ヒ素））が導入され、複数のダイオード用の半導体チップ領域が形成されたＳｉ（シリコン）ウェハからなり、裏面がグラインディングによる研削とウェットエッチングが施され、最終的なダイオードのパッケージ形態に合わせて薄くされているものである。
【００１８】
次に、図２に示すように、半導体基板１の裏面に、たとえば膜厚約０．３μｍのＡｕ膜を蒸着することにより、導電性膜２（第１導電層）を形成する。続いて、図３に示すように、半導体基板１に約３７０℃〜４９０℃の熱処理を施すことにより、ＡｕおよびＳｉの共晶層３を形成する。上記熱処理においては、その温度を約３７０℃とした場合においては、その時間を約２０分とすることを例示できる。
【００１９】
本実施の形態においては、熱処理により共晶層３を形成する際に導電性膜２はＳｂを含んでいないことから、導電性膜２の融点が熱処理時の温度より低下することを防ぐことができる。すなわち、熱処理により導電性膜２が液状化し、液状化した導電性膜２が表面張力により半導体基板１の裏面に島状に点在することを防ぐことができる。それにより、半導体基板１の裏面全面において確実に共晶層３を形成することが可能となる。この共晶層３を用いることにより、後の工程でペレットとリードとを接着することが可能となる。
【００２０】
また、本実施の形態では、導電性膜２としてＡｕ膜を蒸着し、そのＡｕ膜と半導体基板１が含むＳｉとの共晶層３を形成する場合について例示したが、導電性膜２としてシリサイド膜を形成することが可能な金属膜（たとえばＰｄ（パラジウム）膜）を形成し、その金属膜と半導体基板１が含むＳｉとを反応させて、共晶層３の代わりにシリサイド膜を形成してもよい。このシリサイド膜を用いても、共晶層３を用いた場合と同様に後の工程でペレットとリードとを接着することが可能となる。
【００２１】
次に、図４に示すように、たとえば膜厚約０．３μｍのＡｕＳｂ膜を蒸着することにより、導電性膜４（第２導電層）を形成する。導電性膜４が含むＳｂは、後の工程で形成される裏面電極に含まれることにより、その裏面電極が半導体基板１とオーミックを取ることが可能となる。また、導電性膜４としては、半導体基板１とオーミックを取ることができる他の金属（たとえばＮｉ（ニッケル））膜を形成してもよい。
【００２２】
続いて、図５に示すように、たとえば膜厚約０．３μｍのＡｕ膜を蒸着することにより、導電性膜５（第３導電層）を形成する。Ａｕ膜は化学反応を起こしにくい材質であることから、この導電性膜５を形成することにより、導電性膜４が酸化してしまうことを防ぐことができる。また、導電性膜５としては、導電性膜４の酸化を防ぐ他の金属（たとえばＡｇ（銀））膜を形成してもよい。
【００２３】
次に、半導体基板１をダイシングにより分割することで、単位素子のダイオード素子を有するペレット（半導体チップ）を形成した後、図６に示すように、半導体基板１の裏面に形成された導電性膜５がリード６Ａ（半導体チップ搭載部材）に接触するようにそのペレットをリード６Ａに搭載する。リード６Ａは、たとえばＣｕ（銅）からなり、その表面には膜厚が約３μｍ〜１０μｍのＡｇ膜７が予めめっき法にて形成されている。
【００２４】
次に、図７に示すように、約３７０℃〜４９０℃の熱処理により、半導体基板１の裏面に形成された導電性膜２、共晶層３、導電性膜４および導電性膜５を溶融させることにより、導電性膜２、共晶層３、導電性膜４および導電性膜５のそれぞれを形成していた材料（Ａｕ−Ｓｉ−Ｓｂ合金）を含む蝋材８を形成し、半導体基板１の裏面とリード６Ａとを接着する。この蝋材８を形成する際の熱処理は、その温度を約３７０℃とした場合においては、その時間を約２０分とすることを例示できる。
【００２５】
蝋材８が形成される前においては、図３を用いて前述したように、半導体基板１の裏面全面においてＡｕおよびＳｉからなる共晶層３が確実に形成されているので、溶融した共晶層３を含む蝋材８により、半導体基板１の裏面とリード６Ａとの接着強度を向上することができる。
【００２６】
また、蝋材８においては、上記熱処理時の熱によって、導電性膜４が含んでいたＳｂと共晶層３が含んでいたＳｉとが反応物を生成するので、半導体基板１と蝋材８との間でオーミックを取ることができる。すなわち、蝋材８を単位素子のダイオード素子を有するペレットの裏面電極として用いることができる。
【００２７】
次に、図８に示すように、半導体基板１に形成された表面電極９と上記ペレットが搭載されたリード６Ａの対極側のリード６Ｂとを、たとえばＡｕワイヤ１０を用いてワイヤボンディングする。
【００２８】
次に、リード６Ａ、６Ｂ、ペレットおよびＡｕワイヤ１０を、たとえばレジン１１により封止することにより、リード６Ａ、６Ｂの外端部を実装用に外部に露出させたレジンパッケージを形成する。続いて、図９に示すように、レジン１１の外周面に、カラーバンド等の極性識別マーク１２を形成し、本実施の形態の半導体装置を製造する。
【００２９】
上記のように製造した半導体装置は、たとえばリード６Ａ、６Ｂの外端部を実装基板にはんだを用いて接続することにより実装することができる。この時、Ｐｂ（鉛）を含まないはんだ（以下、鉛フリーはんだとする）を用いた場合においては、鉛フリーはんだの融点はＰｂを含むはんだの融点に比べて高いことから、本実施の形態の半導体装置に伝わる熱が高くなる。上記したように、本実施の形態の半導体装置においては、共晶層３を含む蝋材８により、半導体基板１の裏面とリード６Ａとの接着強度が向上できるので、鉛フリーはんだを用いて半導体装置を実装する場合の熱により、半導体基板１とリード６Ａとが剥離することを防ぐことができる。
【００３０】
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【００３１】
たとえば、前記実施の形態における蝋材（裏面電極）の形成方法は、ペレットとリードとを接着して形成する三端子素子（トランジスタ）において適用してもよい。
【００３２】
【発明の効果】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下の通りである。
（１）たとえばＳｂを含まないＡｕ膜と半導体基板が含むＳｉとの共晶層を形成するので、半導体基板の裏面全面において確実にその共晶層を形成することができる。
（２）たとえば半導体基板の裏面全面において確実にＡｕ膜とＳｉとの共晶層を形成することができるので、半導体基板とリードとの接着強度を向上することができる。
【図面の簡単な説明】
【図１】本発明の一実施の形態である半導体装置の製造工程中の要部断面図である。
【図２】図１に続く半導体装置の製造工程中の要部断面図である。
【図３】図２に続く半導体装置の製造工程中の要部断面図である。
【図４】図３に続く半導体装置の製造工程中の要部断面図である。
【図５】図４に続く半導体装置の製造工程中の要部断面図である。
【図６】図５に続く半導体装置の製造工程中の要部断面図である。
【図７】図６に続く半導体装置の製造工程中の要部断面図である。
【図８】図７に続く半導体装置の製造工程中の要部断面図である。
【図９】図８に続く半導体装置の製造工程中の要部断面図である。
【符号の説明】
１  半導体基板
２  導電性膜（第１導電層）
３  共晶層
４  導電性膜（第２導電層）
５  導電性膜（第３導電層）
６Ａ  リード（半導体チップ搭載部材）
６Ｂ  リード
７  Ａｇ膜
８  蝋材（裏面電極）
９  表面電極
１０  Ａｕワイヤ
１１  レジン
１２  極性識別マーク
【図１】
0003854467.tif 000002
【図２】
0003854467.tif 000003
【図３】
0003854467.tif 000004
【図４】
0003854467.tif 000005
【図５】
0003854467.tif 000006
【図６】
0003854467.tif 000007
【図７】
0003854467.tif 000008
【図８】
0003854467.tif 000009
【図９】
0003854467.tif 000010