(57)【特許請求の範囲】
【請求項１】
デジタル信号を第１の容量素子に入力し且つ所定の処理が行われた他の信号を第２の容量素子に入力するステップと、
前記デジタル信号及び前記他の信号を独立に「１／２」乗じて加算した第１の変換値を求めるステップと、
前記デジタル信号とは逆極性のデジタル信号を前記第２の容量素子に入力し且つ所定の処理が行われた前記他の信号を前記第１の容量素子に入力するステップと、
前記逆極性のデジタル信号及び前記他の信号を独立に「１／２」乗じて加算した第２の変換値を求めるステップと、
第１及び第２の変換値同士を減算して出力するステップとを含む、デジタル・アナログ変換方法。
【請求項２】
デジタル信号を第１の容量素子に入力し且つ所定の処理が行われた他の信号を前記第２の容量素子に入力し、前記デジタル信号とは逆極性のデジタル信号を前記第２の容量素子に入力し且つ所定の処理が行われた前記他の信号を前記第１の容量素子に入力する切り替え部と、前記デジタル信号及び前記他の信号を独立に「１／２」乗じて加算した第１の変換値を求め、前記逆極性のデジタル信号及び前記他の信号を独立に「１／２」乗じて加算した第２の変換値を求める変換部と、を備えるユニットＤＡＣ回路と、
第１及び第２の変換値同士を減算して出力する減算回路と、
減算された値をサンプルホールドするサンプルホールド回路と、を含むデジタル・アナログ変換器。
【請求項３】
デジタルコードに対応するデジタル信号および所定の信号を入力し、加算された信号を変換出力するユニットＤＡコンバータを１以上有するデジタル・アナログ変換器において、
前記ユニットＤＡコンバータは、
前記デジタル信号と前記所定の信号の夫々をサンプルする第１の容量素子と、前記デジタル信号とは逆極性のデジタル信号と前記所定の信号の夫々をサンプルする第２の容量素子と、
前記第１の容量素子への入力を前記デジタル信号と前記所定の信号とで切り替え、且つ前記第２の容量素子への入力を前記逆極性のデジタル信号と前記所定の信号とで切り替える切り替え手段と、
該切り替え手段を起動した状態で、前記第１の容量素子に前記デジタル信号が供給されると共に前記第２の容量素子に前記所定の信号が供給される１回目のＤＡ変換（デジタル・アナログ変換）と、前記第２の容量素子に前記デジタル信号が供給されると共に前記第１の容量素子に前記所定の信号が供給される２回目のＤＡ変換とを行うように、変換動作を制御する制御部とを備え、
さらに、前記切り替え手段を起動した状態での前記１回目及び２回目のＤＡ変換の出力同士を、減算する演算部を備えた、デジタル・アナログ変換器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、デジタル・アナログ変換方法および変換器に係わり、特に、ユニットＤＡＣの利得を決定している容量比のミスマッチによる影響を抑え、高精度のデジタル・アナログ変換手段を提供する技術に関する。
【０００２】
【従来の技術】
従来から、１６ビット程度の精度を有する高精度デジタル・アナログ変換器（以下、適宜単に「ＤＡＣ」と記す）を実現するための様々な方式が提案されており、そのうちの多くのものは実用化されている。
【０００３】
実用化されたＤＡＣの内で、ＣＭＯＳプロセスを用いて同一半導体基板上に集積化して製造したＤＡＣとしては、ΔΣ変調方式を採用して製造した、いわゆる１ビット方式と称されるＤＡＣが代表的である。しかし、ΔΣ変調方式を採用して製造したＤＡＣは、オーバーサンプリングをせずには使用できないため、必ずインターポレーションを行うためのデジタルフィルタを、ＤＡＣの前段に配置しなければならない。よって、ＤＡＣの前段に配置したデジタルフィルタ、および、ΔΣ変調器の周波数特性の影響を受けてしまい、デジタルコードが入力されても、これに対する出力が入力コードに１対１に対応せず、また、デジタルコードの入力から出力まで大きな遅延が発生してしまう。このような欠点を持たずに、高い精度を有するＤＡＣとして現在提案されているＤＡＣは、レーザトリミング等のトリミング処理を行って製造するか、あるいは、何らかのキャリブレーションを必要とするのが実情である。
【０００４】
また、１０ビット程度の精度でよければ、上述したようなトリミングやキャリブレーションを必要とせず、ＣＭＯＳプロセスを用いて同一半導体基板上に集積が可能なＤＡＣが、各種提案されている。そのうちの一つとして、スイッチト・キャパシタ回路を用いた「アルゴリズミックＤＡＣ」が良く知られている。
【０００５】
このＤＡＣで行うデジタル・アナログ変換（以下、適宜単に「ＤＡ変換」と記す）方式は、次に示す（１）式を、スイッチト・キャパシタ回路を用いて実現したものである。
【０００６】
【数１】
0003750757.tif 000002
【０００７】
ここでＶ（ｘ）は、変換対象となるデジタルコードを構成する、夫々のビットの値により定まる値をとる関数であり、ユニポーラコードの場合、「Ｘ＝１の時、Ｖ（ｘ）＝ＶREFP」、「Ｘ＝０の時、Ｖ（ｘ）＝ＶREFN」の２値となる。
【０００８】
なお、最上位ビット、最下位ビットを夫々、「ＭＳＢ」、「ＬＳＢ」としている。
また、バイポーラコード、特に、「Sign＋Magnitude コード」であれば、「ＭＳＢ＝０」でＸ＝１の時、Ｖ（ｘ）＝ＶREFP、Ｘ＝０の時、Ｖ（ｘ）＝０となり、また、「ＭＳＢ＝１」でＸ＝１の時、Ｖ（ｘ）＝ＶREFN、Ｘ＝０の時、Ｖ（ｘ）＝０となり、結局、Ｖ（ｘ）は「ＶREFP」、「０」、「ＶREFN」の３値となる。なお、このときＶREFPとＶREFNとの間には「ＶREFP＝−ＶREFN」なる関係がある。
【０００９】
さて、（１）式で示されるようなＤＡ変換を実現する回路としては、「サイクッリック方式」、「パイプライン方式」あるいは、それらを組み合わせたものが存在する。そこで、図６に、サイクッリック方式アルゴリズミックＤＡＣの構成図を示し、図７にパイプライン方式アルゴリズミックＤＡＣの構成図を示し、夫々の動作タイミング図を図８、９に示し、これらの図面を参照しながら、以下に「サイクッリック方式」、「パイプライン方式」の動作原理について説明する。
【００１０】
なお、以下の説明において、全てのアナログスイッチは、制御信号が「Ｈ（ハイレベル）」の時にオン状態となり、「Ｌ（ローレベル）」の時にオフ状態になるものとする。また、ＤＡＣを構成するオペアンプの利得は、十分大きいものと仮定する。
（１）サイクリック方式アリゴリズミックＤＡＣ
図６、図８を参照して、ＤＡＣの動作を説明する。
【００１１】
図６に示すサイクリック方式アリゴリズミックＤＡＣは、与えられたデジタル信号を電圧（Ｖ1 ）に変換するユニットＤＡＣ１と、ユニットＤＡＣ１の出力をサンプルホールドするサンプルホールド回路２と、サンプルホールド回路２の出力をサンプルホールドするサンプルホールド回路３と、アナログスイッチをオン・オフする複数種類のクロック信号を生成するクロック生成回路６０とを有する。さらに、ユニットＤＡＣ１は、オペアンプ６１の反転端子に接続された２つの容量素子Ｃ1 、Ｃ2 と、アナログスイッチ６２、６３、６４、６５、６６、６７、６８とを備えている。アナログスイッチ６２、６５、６６は、クロックφ1 によって、また、アナログスイッチ６３、６４は、クロックφ2 によって制御されて、オン・オフする。アナログスイッチ６７は、入力端子（ＶIN）に接続され、クロックφinitによって接地点との接続状態が制御され、また、アナログスイッチ６８は、クロックφconvによって制御されている。なお、アナログスイッチ６５に接続される入力端子に、デジタル信号ＶDIN が入力される。
【００１２】
サンプルホールド回路２は、オペアンプ７０の反転端子に接続された容量素子ＣS1と、アナログスイッチ６９、７１、７２とを備えており、アナログスイッチ７１は、クロックφ1 によってオン・オフ制御され、また、アナログスイッチ６９、７２は、クロックφ1 φ2 によってオン・オフ制御され、本回路はユニットＤＡＣ１の出力Ｖ1 をサンプルホールドして、Ｖ2 として出力する。さらに、サンプルホールド回路３は、負帰還接続されたオペアンプ７５の非反転端子に接続された容量素子ＣS3と、アナログスイッチ７６とを備えており、アナログスイッチ７６は、クロックφsampよってオン・オフ制御され、本回路はサンプルホールド回路２の出力Ｖ2 をサンプルホールドして、ＶOUT として出力する。
【００１３】
また、クロックφ1 、φ2 、φsampのタイミングチャートは、図８のように示され、φ1 とφ2 が交互にレベル変化すると共に、時間間隔Ｔ毎にφsampが所定時間「（１／４）・Ｔ」だけハイレベルになる。なお、φinitは、初期時にのみハイレベルとなるように供給される。
【００１４】
まず、ユニットＤＡＣ１の動作について説明する。
「φ1 ＝Ｈ、φ2 ＝Ｌ」のサンプル期間では、アナログスイッチ６２、６５、６６のみがオン状態になるため、オペアンプ６１は、ボルテージ・フロアとなり、オペアンプ６１の反転入力端子の電圧は、オペアンプ６１の入力換算オフセット電圧ＶOFF と等しくなる。また、アナログスイッチ６５、６６がオンしているので容量素子Ｃ1 、Ｃ2 の入力側の電圧は夫々、ＶIN、ＶDIN となる。よって、容量素子Ｃ1 、Ｃ2 に蓄えられる電荷Ｑ1 、Ｑ2 は、それぞれ、以下のようになる。
【００１５】
Ｑ1 ＝Ｃ1 ・（ＶIN−ＶOFF ）、Ｑ2 ＝Ｃ2 ・（ＶDIN −ＶOFF ）。
次に、「φ1 ＝Ｌ、φ2 ＝Ｈ」のホールド期間では、アナログスイッチ６３、６４のみがオン状態になり、電荷Ｑ1 、Ｑ2 は保存されるので、電荷保存則より次式が成立する。
（Ｃ1 ＋Ｃ2 ）・（Ｖ1 −ＶOFF ）＝Ｃ1 ・（ＶIN−ＶOFF ）＋Ｃ2 ・（ＶDIN −ＶOFF ）
よって、Ｖ1 は、次に示す（２）式のようになる。
【００１６】
【数２】
0003750757.tif 000003
【００１７】
ここで、Ｃ1 ＝Ｃ2 とすると、（２）式は（３）式のように書き換えられ、次のようになる。
【００１８】
【数３】
0003750757.tif 000004
【００１９】
このように、ユニットＤＡＣ１は、クロックφ1 、φ2 が交互に変化することによって、デジタル信号ＶDIN に「１／２」を乗じて、ＤＡ変換を行う。
次に、サンプルホールド回路２の動作を説明する。
【００２０】
サンプルホールド回路２の基本動作はユニットＤＡＣと同様であるが、制御信号φ1 、φ2 の位相が逆であるので、「φ1 ＝Ｌ、φ2 ＝Ｈ」で、アナログスイッチ６９、７２がオン状態になってオペアンプ７０が、ボルテージ・フロアとなるため、サンプル期間となり、一方、「φ1 ＝Ｈ、φ2 ＝Ｌ」では、アナログスイッチ７１のみがオン状態になって、ホールド期間となる。ホールド期間における出力Ｖ2 は、（２）式中のＣ1 をＣS1に置き換え、Ｃ2 ＝０としたもので表されるので、出力Ｖ2 は、次に示す（４）式のように表される。
【００２１】
【数４】
0003750757.tif 000005
【００２２】
このように、サンプルホールド回路２は、ユニットＤＡＣ１の出力Ｖ1 をサンプルホールドして、出力Ｖ2 としている。
次に、最終的な出力電圧ＶOUT を出力する場合、その出力は連続的な波形とならなくてはならないため、サンプルホールド回路２のみではφ2 ＝Ｈの時に「０」を出力してしまうので他の回路を設ける必要があるが、この回路が、サンプルホールド回路３である。
【００２３】
サンプルホールド回路３は、φsamp＝Ｈの時、アナログスイッチ７６がオン状態になるので、Ｖ2 をサンプルすると同時にＶ2 を出力する。そして、φsamp＝Ｌの時、アナログスイッチ７６がオフ状態にして、この電圧をホールドする。
【００２４】
次に、ＤＡＣ全体の動作について説明する。
入力コード（デジタル信号）に準ずる入力電圧はＶDIN として入力され、入力コードを構成するビット単位のデータ毎に、即ち、ＬＳＢからＭＳＢへと、データに相当する電圧が入力される。変換処理は、ＬＳＢから開始され、変換開始時のみ、クロックφINIT、φconvが夫々、φINIT＝Ｈ、φconv＝Ｌ（通常、φINIT＝Ｌ、φconv＝Ｈ）となり、ＶIN＝０である。このときＶDIN ＝Ｖ（ＬＳＢ）となり、この値はユニットＤＡＣ１により１／２倍され、出力Ｖ1 はＶ1 ＝（１／２）・Ｖ（ＬＳＢ）となる。この電圧はサンプルホールド回路２によりサンプルホールドされるので、ホールド出力Ｖ2 はＶ2 ＝Ｖ1 となる。
【００２５】
次に、「ＬＳＢ＋１」ビットの変換が行われるが、以降変換が終了するまで、φINIT＝Ｌ、φconv＝Ｈとなり、ＶIN＝Ｖ1 となる。さて、「ＬＳＢ＋１」ビットの変換時には、ＶIN＝Ｖ1 、ＶDIN ＝Ｖ（ＬＳＢ＋１）であるので、ＬＳＢ変換時と同様に考え、Ｖ2 ＝Ｖ1 ＝１／２Ｖ（ＬＳＢ）＋（１／２）2 ・Ｖ（ＬＳＢ＋１）となる。
【００２６】
同様に、ＭＳＢまで変換を行うと、出力Ｖ2 は（１）式と一致する。このときの電圧値Ｖ2 を、サンプルホールド回路３がサンプルして、該サンプリング電圧を次の変換が終了するまでホールドする。以上の動作を繰り返し行うことによって、デジタル・アナログ変換が行われる。以上が、サイクリック方式アリゴリズミックＤＡＣの動作概要である。
（２）パイプライン方式アリゴリズミックＤＡＣ
次に、パイプライン方式アリゴリズミックＤＡＣの動作について説明する。
【００２７】
図７、図９を参照して、ＤＡＣの動作を説明する。
図７に示すパイプライン方式アリゴリズミックＤＡＣは、与えられたデジタル信号を電圧（Ｖ1 ）に変換する第１のユニットＤＡＣ１（１０）、および、第２のユニットＤＡＣ２（２０）を複数組備え、さらに、ユニットＤＡＣ２（５０）の出力をサンプルホールドするサンプルホールド回路３と、アナログスイッチをオン・オフする複数種類のクロック信号を生成するクロック生成回路８０とを有する。さらに、ユニットＤＡＣ１（１０）は、オペアンプ８１の反転端子に接続された２つの容量素子Ｃ11、Ｃ12と、アナログスイッチ８２、８３、８４、８５、８６とを備えている。アナログスイッチ８２、８５、８６は、クロックφ1 によって、また、アナログスイッチ８３、８４は、クロックφ2 によって制御されて、オン・オフする。アナログスイッチ８５は、クロックφ1 によって接地点との接続状態が制御され、また、アナログスイッチ８６に接続される入力端子に、ＬＳＢに対する電圧ＶLSB （ｎＴ）が入力される。なお、ｎＴ（ｎは整数）は、ある時刻を表現している。また、ユニットＤＡＣ２（２０）は、オペアンプ９０の反転端子に接続された２つの容量素子Ｃ21、Ｃ22と、アナログスイッチ９１、９２、９３、９４、９５とを備えている。アナログスイッチ９２、９３は、クロックφ1 によって、また、アナログスイッチ９１、９４、９５は、クロックφ2 によって制御されて、オン・オフする。アナログスイッチ９４は、クロックφ2 によって、ユニットＤＡＣ１（１０）との接続状態が制御され、また、アナログスイッチ９５に接続される入力端子に、「ＬＳＢ＋１」ビットに対する電圧ＶLSB + 1 （（ｎ−１）Ｔ）が入力される。図では、ユニットＤＡＣ１（４０）、ユニットＤＡＣ２（５０）の夫々に、「ＭＳＢ−１」ビット、「ＭＳＢ」ビットに対する電圧が入力されるようになっている。
【００２８】
さて、パイプライン方式も原理的にはサイクリック方式と同様に動作するが、前述したサイクリック方式で同一のユニットＤＡＣを繰り返し使用していたのに対し、パイプライン方式ではユニットＤＡＣを直列に接続している。
【００２９】
なお、図９に示すように、クロックφ1 、φ2 は単位時間ごとに交互に変化するとともに、サンプルホールド回路３の制御信号φsampも単位時間ごとに、ハイレベルとローレベルとの間を交互に変化する。そして、ユニットＤＡＣ１では、「φ1 ＝Ｈ、φ2 ＝Ｌ」でサンプル期間となるとともに、「φ1 ＝Ｌ、φ2 ＝Ｈ」でホールド期間となる。一方、ユニットＤＡＣ２では、逆の動作をする。
【００３０】
パイプライン方式では、サイクリック方式で用いたサンプルホールド回路２は必要なく、次段のユニットＤＡＣがサンプルホールド回路を兼用することができる。このとき、ユニットＤＡＣの制御信号φ1 、φ2 の位相は一段毎に反転する。パイプライン方式では、ＬＳＢから順に、変換電圧をＭＳＢ側へと伝搬していくので、ｍビットＤＡＣを想定した時、ある時間ｎＴでの各ユニットＤＡＣの入力電圧は、ユニポーラの場合、以下のようになる。
【００３１】
ＶLSB ＝ＶLSB （ｎＴ）
ＶLSB +1＝ＶLSB （（ｎ−１）Ｔ）
ＶLSB +2＝ＶLSB （（ｎ−２）Ｔ）
…、…、…、
ＶMSB-1 ＝ＶMSB-1 （（ｎ−ｍ＋２）Ｔ）
ＶMSB ＝ＶMSB （（ｎ−ｍ＋１）Ｔ）。
【００３２】
このようにして、パイプライン方式アリゴリズミックＤＡＣはＤＡ変換動作を行う。
なお、サイクリック方式アリゴリズミックＤＡＣは回路規模が小さく、消費電流も小さいが、変換速度が遅いということ、また、パイプライン方式アリゴリズミックＤＡＣは変換速度が速いが、回路規模が大きく、消費電流も大きいことが知られている。
【００３３】
【発明が解決しようとする課題】
ところで、上述したようなアルゴリズミックＤＡＣを用いることによって、原理的には誤差のないＤＡ変換が可能であるが、実際には様々な要因により高精度なＤＡＣを実現することは難しい。ＤＡＣの高精度化を妨げる要因を具体的に列挙すると以下のようになる。
（１）ユニットＤＡＣ、サンプル・ホールド回路に用いているオペアンプの利得が理想値、即ち、無限大値とはならずに有限値であること。
（２）オペアンプには、オフセット電圧が存在すること。
（３）ユニットＤＡＣやサンプル・ホールド回路が備えるアナログスイッチから、フィードスルーノイズが発生すること。
（４）バイポーラコード入力タイプの場合、ＶREFPとＶREFNの間に絶対値のずれ量が存在すること。
（５）ユニットＤＡＣ内で、「１／２」の係数を決定している容量のミスマッチ、即ち、容量値に差が存在することによる係数誤差が発生すること。
【００３４】
次に、上記の（１）〜（５）の高精度化阻止要因に対する、対処方法等について検討してみると以下のようになる。
（１）オペアンプの利得が有限値であることは、所望の精度（ビット数）を達成するのに必要な利得を有するオペアンプを使用することにより、高精度化の阻止要因でなくすることが可能となる。例えば、１６ビット精度を得るためには、約１００（ｄＢ）の利得を有するオペアンプが必要であるが、この利得値は、ＣＭＯＳプロセスで製造するオペアンプで、十分実現可能な値である。
（２）従来技術でも述べたように、オフセットキャンセルタイプのユニットＤＡＣ、および、サンプル・ホールド回路を用いることにより、オペアンプが有するオフセット電圧の影響を除去できるため、オフセット電圧は必ずしも高精度化の阻止要因とはならない。
（３）通常、フィードスルーノイズは、信号に依存しないＤＣ的な成分と、信号依存する成分との和であると考えられるが、ＤＣ的な成分および信号依存成分中の信号レベルに対し、偶関数となる成分は、全作動回路を用いることにより、正側と負側のミスマッチがなければキャンセルできることが知られている。このため、フィードスルーノイズが、入力信号に対し偶関数となるように、各種の方法が提案されているが、図６に示したユニットＤＡＣ１を用いて説明を行う。
【００３５】
一般に、フィードスルーノイズ対策として、クロックの位相を次のようにすることが知られている。
即ち、クロックφ1 によって制御されるアナログスイッチのうち、オペアンプの反転入力端子と出力端子間に接続されているアナログスイッチを、他のアナログスイッチよりも先にオフ状態にするようにアナログスイッチのオン・オフ状態を制御するものとする。このようにスイッチング制御することにより、容量素子Ｃ1 、Ｃ2 に保存されるフィードスルーノイズによる電荷は、前記のオペアンプの反転入力端子と出力端子間に接続されているアナログスイッチだけになる。このアナログスイッチがオフするときは、アナログスイッチの両端の電圧は、グランド電圧と一致しているが、フィードスルーノイズは、アナログスイッチの両端の電圧に依存するので、スイッチ制御を上記のように行うことにより、信号依存するフィードスルーノイズを大幅に抑制することができる。さらに、上記の方法で除去しきれない、微小レベルの信号依存するフィードスルーノイズを考えると、このノイズはアナログスイッチからみた回路のインピーダンスに依存して発生するので、ＶIN、ＶDIN に接続されているアナログスイッチのオン抵抗値を信号レベルに対し偶関数、つまり、入力信号の絶対値が等しければオン抵抗が等しくなるように、ＣＭＯＳのアナログスイッチを用いることにより、この信号依存するフィードスルーノイズによる電荷は偶関数となる。このようにスイチイング制御することにより、フィードスルーノイズは大幅に低減できるため、フィードスルーノイズの発生は必ずしも高精度化の阻止要因とはならない。
（４）いわゆる全作動回路を用いると、入力電圧の絶対値は、常に、ＶREFP−ＶREFNとなるので、この誤差要因はキャンセルされ、ＶREFPとＶREFNの間に絶対値のずれ量が存在することは、必ずしも高精度化の阻止要因とはならない。
（５）ＣＭＯＳプロセスにより同一容量値を有する容量素子を製造した場合、通常、容量比のミスマッチの精度は２層ポリシリコンを電極とした場合（ダブルポリシリコンプロセス）、１（％）未満であり、ポリシリコン層とアルミ配線層を電極とした場合（シングルシリコンプロセス）には、約１（％）程度となる。
【００３６】
図６、７に示したユニットＤＡＣに用いる容量素子間に容量比誤差が存在する場合について、３ビットパイプライン方式ＤＡＣを例にとり、定量的な誤差解析行う。
【００３７】
まず、以下の条件を仮定する。
Ｃi1＋Ｃi2＝２Ｃi0
Ｃi1＝Ｃi0（１−αi ）
Ｃi2＝Ｃi0（１＋αi ）
ここで、αi は容量比のミスマッチである。
【００３８】
また、オペアンプの利得は無限大であり、フィードスルーノイズによる電荷量を「ΔＱi 」と仮定する（ΔＱi はサンプル期間終了時の発生するものとし、ホールド期間終了時に発生するフィードスルーノイズは次段に伝搬しないものとする）。また、添字の「ｉ」はビットを表し、「ＬＳＢ＝１、ＬＳＢ＋１＝２、…、」とする。
【００３９】
このとき、ＬＳＢの変換終了後のＶ1 は、次のように（５）式で与えられることになる。
【００４０】
【数５】
0003750757.tif 000006
【００４１】
同様な計算を行い、３ビット目の出力Ｖ3 は次のように（６）式で与えられることになる。
【００４２】
【数６】
0003750757.tif 000007
【００４３】
（６）式を参照すれば分かるように、容量比誤差の１次の項が出力に現れるので、オーダ的には、誤差がパーセントオーダであれば、出力もパーセントのオーダで誤差を持つことになる。
【００４４】
図６に示したユニットＤＡＣの容量比誤差αが、α＝０．０１（即ち、容量素子Ｃ1 、Ｃ2 の容量比誤差が１（％））の場合、サイクリック方式を用いた８ビットＤＡＣのＩＮＬ特性を図１０に示す。図１０では、横軸にデジタル入力「−１２８」〜「１２８」（単位、ＬＳＢ）をとり、縦軸に誤差（単位、ＬＳＢ）をとっている。最大、０．６（ＬＳＢ）程度の誤差が生じていることが分かる。
【００４５】
また、容量比誤差α＝−０．０１のときのＩＮＬ特性を図１１に示す。図１１も、図１０と同様に、横軸にデジタル入力「−１２８」〜「１２８」（単位、ＬＳＢ）をとり、縦軸に誤差（単位、ＬＳＢ）をとっている。最大、０．６（ＬＳＢ）程度の誤差が生じていることが分かる。この条件ではＩＮＬ誤差は約０．６ＬＳＢ、ＤＮＬ誤差は、約１．２ＬＳＢであり、１（％）の容量比誤差では、８ビット程度の精度しか確保できず、１０ビットの精度を持つＤＡＣを実現するためには、容量比誤差をは約０．２（％）以下にしなければならなくなる。
【００４６】
すなわち、ＣＭＯＳプロセスを用いたスイッチト・キャパシタ回路による、アルゴリズミックＤＡＣでは、１０ビット以上の精度を確保する事は非常に難しいという問題があった。
【００４７】
上述したように、（１）〜（４）の要因による精度の劣化は、全作動回路を用いること等により１６ビット精度程度まで改善することができる。しかしながら（５）の容量比誤差の発生のために生じる係数誤差のため、１０ビット程度の精度のＤＡＣしか実現できなかった。
【００４８】
したがって、従来技術で説明したように述べたように、集積化された出力と入力コードが１対１に対応したデジタル・アナログ変換器を実現するためには、トリミングやキャリブレーション等を用いなくてはならず、製造コストの増加等ヲ招く未解決の問題があった。
【００４９】
そこで、本発明の目的は、複雑な製造プロセスを用いずに、ユニットＤＡＣの利得を決定している容量比のミスマッチによる影響を抑えた、高精度なデジタル・アナログ変換を実現する提供することにある。
【００５０】
上記目的を達成するために、請求項１記載の発明によれば、デジタル信号を第１の容量素子に入力し且つ所定の処理が行われた他の信号を第２の容量素子に入力するステップと、
前記デジタル信号及び前記他の信号を独立に「１／２」乗じて加算した第１の変換値を求めるステップと、
前記デジタル信号とは逆極性のデジタル信号を前記第２の容量素子に入力し且つ所定の処理が行われた前記他の信号を前記第１の容量素子に入力するステップと、
前記逆極性のデジタル信号及び前記他の信号を独立に「１／２」乗じて加算した第２の変換値を求めるステップと、
第１及び第２の変換値同士を減算して出力するステップとを含む、デジタル・アナログ変換方法が提供される。
【００５２】
さらに、請求項２記載の発明によれば、デジタル信号を第１の容量素子に入力し且つ所定の処理が行われた他の信号を前記第２の容量素子に入力し、前記デジタル信号とは逆極性のデジタル信号を前記第２の容量素子に入力し且つ所定の処理が行われた前記他の信号を前記第１の容量素子に入力する切り替え部と、前記デジタル信号及び前記他の信号を独立に「１／２」乗じて加算した第１の変換値を求め、前記逆極性のデジタル信号及び前記他の信号を独立に「１／２」乗じて加算した第２の変換値を求める変換部と、を備えるユニットＤＡＣ回路と、第１及び第２の変換値同士を減算して出力する減算回路と、減算された値をサンプルホールドするサンプルホールド回路と、を含むアナログ・デジタル変換器が提供される。
【００５３】
さらに具体的には、請求項３記載のように、デジタルコードに対応するデジタル信号および所定の信号を入力し、加算された信号を変換出力するユニットＤＡコンバータを１以上有するデジタル・アナログ変換器において、
前記ユニットＤＡコンバータは、前記デジタル信号と前記所定の信号の夫々をサンプルする第１の容量素子と、前記デジタル信号とは逆極性のデジタル信号と前記所定の信号の夫々をサンプルする第２の容量素子と、前記第１の容量素子への入力を前記デジタル信号と前記所定の信号とで切り替え、且つ前記第２の容量素子への入力を前記逆極性のデジタル信号と前記所定の信号とで切り替える切り替え手段と、該切り替え手段を起動した状態で、前記第１の容量素子に前記デジタル信号が供給されると共に前記第２の容量素子に前記所定の信号が供給される１回目のＤＡ変換（デジタル・アナログ変換）と、前記第２の容量素子に前記デジタル信号が供給されると共に前記第１の容量素子に前記所定の信号が供給される２回目のＤＡ変換とを行うように、変換動作を制御する制御部とを備え、
さらに、前記切り替え手段を起動した状態での前記１回目及び２回目のＤＡ変換の出力同士を、減算する演算部を備えた、デジタル・アナログ変換器が提供される。このデジタル・アナログ変換器を、入力されたデジタルコードのＤＡ変換出力と容量素子を切り替えた状態での前記デジタルコードの極性を反転させたデジタルコードのＤＡ変換出力との差分を出力する構成としたものや、入力されたデジタルコードのＤＡ変換出力と容量素子を切り替えた状態での前記デジタルコードのＤＡ変換出力との和分を出力する構成としたものも好ましい。
【００５４】
【発明の実施の形態】
以下、本発明の実施形態を図面を参照しつつ説明する。
図２に、本発明の実施形態であるパイプライン方式アルゴリズミックＤＡＣの構成図を示し、図４には、対応する制御クロックのタイミングチャートを示している。
【００５５】
図２に示すパイプライン方式アルゴリズミックＤＡは、与えられたデジタル信号を電圧（Ｖ1）に変換する第１のユニットＤＡＣ１（１６０）、および、第２のユニットＤＡＣ（１７０）を複数組備え、さらに、ユニットＤＡＣ２（５００）の出力を減算する減算回路３５と、減算結果（ＶSUB）をサンプルホールドするサンプルホールド回路４５と、アナログスイッチをオン・オフする複数種類のクロック信号を生成するクロック生成回路１８０とを有する。さらに、ユニットＤＡＣ１（１６０）は、オペアンプ１６１の反転端子に接続された２つの容量素子Ｃ11、Ｃ12と、アナログスイッチ１６２、１６３、１６４、１６５、１６６、１６７、１６８とを備えている。アナログスイッチ１６４は、クロックφ1によって、また、アナログスイッチ１６２、１６３は、クロックφ2によって制御されて、オン・オフする。アナログスイッチ１６７、１６８は夫々、クロックによって接地点との接続状態が制御される。また、アナログスイッチ１６５、１６６は夫々、クロックφ11、φ12により制御され、アナログスイッチ１６５は、時間ｎＴでの「ＬＳＢ」の電圧に対応する電圧「ＶLSB（ｎＴ）」が入力可能に制御されると共に、アナログスイッチ１６６は、時間ｎＴでの「ＬＳＢ」の電圧の逆極性に対応する電圧「−ＶLSB（ｎＴ）」が入力可能に制御されている。同様に、ユニットＤＡＣ２（１７０）は、オペアンプ１７１の反転素子に接続された２つの容量素子Ｃ21、Ｃ22と、アナログスイッチ１７２、１７３、１７４、１７５、１７６、１７７、１７８とを備えている。アナログスイッチ１７４は、クロックφ2によって、また、アナログスイッチ１７２、１７３は、クロックφ1によって制御されて、オン・オフする。アナログスイッチ１７７、１７８は夫々、クロックφ22、φ21により制御され、アナログスイッチ１７７、１７８は共に、クロックによってユニットＤＡＣ１（１６０）との接続状態が制御される。また、アナログスイッチ１７５、１７６は夫々、クロックφ21、φ22により制御され、アナログスイッチ１７６は、時間ｎＴでの「ＬＳＢ」の電圧の逆極性に対応する電圧「−ＶLSB（ｎ−１）Ｔ」が入力可能に制御されている。
【００５６】
また、図４に示すように、サンプルホールド回路４５のサンプルホールド信号φSAMPの周期をＴとすると、φ1 とφ2 は、「（１／４）・Ｔ」毎に交互に変わるとともに、後に詳細を説明する減算回路の制御信号φreset は、φSAMPの立ち下がりで立ち上がり、その「（１／２）・Ｔ」後に立ち下がる。
【００５７】
また、φ11は、φ1 がハイレベル信号となるのと同期してハイレベルになるとともに、φ1 がローレベル信号となるのと同期してローレベルになり、このとき、新たにハイレベルになるφ2 に同期して、φ21がハイレベルとなるとともに、φ2 がローレベル信号となるのと同期してφ21はローレベルになる。さらに、再度、φ1 がハイレベル信号となると、これに同期してφ12がハイレベルになるとともに、φ1 がローレベルとなるのに同期して、φ12はローレベルとなり、このとき、新たにハイレベルになるφ2 に同期して、φ22がハイレベルとなるとともに、φ2 がローレベル信号となるのと同期してφ22はローレベルになる。したがって、φ11とφ12、φ21とφ22は、交互にレベルが変化する。このようにして、φ1 、φ2 、φ11、φ12、φ21、φ22が変化するように、クロック生成回路１８０は、所定のアナログスイッチに制御信号であるクロックを供給可能に構成されている。
【００５８】
なお、サンプルホールド回路４５は、図６のサンプルホールド回路３と同一の構成を有する回路を採用すればよく、減算回路３５の構成例は、後に図１を参照して説明する減算回路３５と同一の構成を有する回路を採用すればよい。
【００５９】
次に、本発明にかかるアルゴリズミックＤＡＣの動作を、パイプライン方式ＤＡＣを例にとって説明する。
従来のパイプライン方式ＤＡＣに用いるユニットＤＡＣは、各デジタル入力コードに対し、１度づつ変換動作を行うが、本発明では、それぞれ２度づつ変換動作を行う点に特徴がある。以下、それぞれのユニットＤＡＣの動作を、図２中のユニットＤＡＣ１（１６０）を例にとって説明する。なお、図４に示すタイミングチャートにしたがって、必要なクロックが供給される。
【００６０】
まず、１度目の変換が行われる場合、φ12はＬで固定され、φ11＝φ1 となる。このとき、アナログスイッチ１６６、１６７はオフ状態になり、アナログスイッチ１６５、１６８は、制御クロックφ11＝φ1 にしたがってオン制御される。
【００６１】
このとき、アナログスイッチ１６５を介して、容量素子Ｃ12にデジタル信号ＶLSB （ｎＴ）が供給されるとともに、アナログスイッチ１６８を介して、容量素子Ｃ11に接地信号（所定の処理（スイッチング処理と考える）が行われた他の信号）が供給される。
【００６２】
したがって、このとき、図６にて説明したユニットＤＡＣ１と同様の動作を行うので、変換精度を劣化させる要因が、ユニットＤＡＣの容量比誤差だけであるとすると、ユニットＤＡＣ１（１６０）の出力は、前述した（５）式と一致することになる。
【００６３】
次に、２回目の変換では、逆に、φ11はＬに固定され、φ12＝φ1 となる。このとき、アナログスイッチ１６５、１６８はオフ状態になり、アナログスイッチ１６６、１６７は、制御クロックφ12＝φ1 にしたがってオン制御される。このとき、アナログスイッチ１６７を介して、容量素子Ｃ12に接地信号（所定の処理（スイッチング処理と考える）が行われた他の出力信号）が供給されるとともに、アナログスイッチ１６６を介して、容量素子Ｃ11にデジタル信号「−ＶLSB （ｎＴ）」が供給される。よって、入力されるデジタル信号は、ＶLSB （ｎＴ）ではなく、−ＶLSB （ｎＴ）となる。このとき出力は、次に示す（７）式で表される。
【００６４】
【数７】
0003750757.tif 000008
【００６５】
（５）式と（７）式とを比較すると、入力電圧ＶLSB の極性が逆で、α1 の係数が「１」から「−１」に変化している点だけが異なっていることが分かる。また、フィードスルーノイズによる電荷量ΔＱ1 は、入力に対し偶関数となる成分だけであると仮定すると、等しくなる。
【００６６】
同様にして、図４に示したタイミングで、φ11、φ12、φ1 、φ2 が変化して、各クロックに対応するアナログスイッチがオン・オフ制御されると、３ビット目の出力のうち、１回目の変換動作によるものは（６）式と一致し、２回目の変換動作によるものは、次に示す（８）式によって与えられる。
【００６７】
【数８】
0003750757.tif 000009
【００６８】
なお、ユニットＤＡＣ２（１７０）は、ユニットＤＡＣ１（１６０）のアナログスイッチ１６２〜１６８が、１７３〜１７８に置き替わり、クロックφ11、φ12、φ1、φ2が、クロックφ21、φ22、φ2、φ1に変わったことを考慮すれば、動作自体は変わらないため、説明を省略する。また、他のユニットＤＡＣであるユニットＤＡＣ１（４００）、ユニットＤＡＣ（５００）についても同様である。但し、パイプライン処理を行っているため、ユニットＤＡＣ毎に変換対象となるデジタル信号は１ビットずつずれている。
【００６９】
以下、このようにして、デジタル入力信号が与えられると、制御クロックにしたがって、変換動作を行っていくことになる。即ち、デジタル信号と所定の処理が行われた他の出力信号との２系統の入力信号を切り替えて入出力し、さらに、切り替え出力された２系統の入力信号を独立に「１／２」乗じて加算した変換値を求める処理を行っていくことになる。
【００７０】
次に減算回路３５の動作について説明する。減算回路３５は、図１に示した減算回路３５と同一であり、図１はパイプラインＤＡＣではなくサイクリックＤＡＣの回路であるが、ここで説明しておくことにする。
【００７１】
まず、φreset ＝Ｈのとき、減算回路３５の入力電圧をＶIN1 とし、オペアンプ３７の入力オフセットをＶOFF1とすると、オペアンプ３７は、アナログスイッチ３６がオン状態になるため、ボルテージ・フォロア状態となるので、出力ＶSUB1は、ＶSUB1＝ＶOFF1となる。また、このとき容量素子ＣS2、ＣH にチャージされる電荷を夫々ＱS2、ＱH とすると、次式で表される。
【００７２】
ＱS2＝ＣS2・（ＶIN1 −ＶOFF1）
ＱH ＝０
一方、φreset ＝Ｌとなり、アナログスイッチ３６がオフ状態になったとき、入力電圧をＶIN2 とすると、この電荷ＱS2は保存されたままなので、電荷保存則より次式が成立する。
ＣS2（ＶIN1 −ＶOFF1）＝ＣS2（ＶIN2 −ＶOFF1）＋ＣH （ＶSUB2−ＶOFF1）
よって、このとき、ＶSUB2は、次に示す（９）式で与えられる。
【００７３】
【数９】
0003750757.tif 000010
【００７４】
ここで、ＣS2＝ＣH とすると（９）式は（１０）式のようになる。
【００７５】
【数１０】
0003750757.tif 000011
【００７６】
図４に示したタイミングチャートによれば、ＶIN1 は１回目のＤＡＣの変換出力に等しく、ＶIN2 は２回目のＤＡＣの変換出力に等しい。よって、ＶSUB2は、（６）、（８）、（１０）式より次式で表される。
【００７７】
【数１１】
0003750757.tif 000012
【００７８】
このようにして、１回目の変換値と２回目の変換値の出力を減算平均する処理が行われる。もちろん、減算平均でなくて加算平均でもよいが、オぺアンプのオフセット分がキャンセルされるので、減算平均のほうが好ましい。
【００７９】
次に、最終段に位置するサンプルホールド回路４５は、上記のＶSUB2をサンプルホールドするので、その出力は、ＶSUB2にサンプルホールド回路４のオフセット電圧ＶOFF2を加算したものになる。よって、出力ＶOUT は次に示す（１２）式の通りである。なお、パイプライン方式ＤＡＣで使用するサンプルホールド回路４５は、図１に示すサンプルホールド回路４５と同一のものを用いればよく、本回路は、図１に示すように、オペアンプ４６と容量素子ＣS3で構成されるサンプルホールド部が、減算回路３５から出力される電圧を、クロックφsampで制御されるアナログスイッチ４７の動作により、サンプルホールドするように構成されている。
【００８０】
【数１２】
0003750757.tif 000013
【００８１】
この（１２）式を参照して分かるように、ＶOFF1、ＶOFF2は、入力コードに依存しない一定値であるので出力オフセットになるが、ＤＡＣの精度を劣化させる要因にはならない。また、αの１次の項は、２回の変換の差分を取ることにより除去され、ΔＱの項も基本的には除去され、キャンセルされない成分は、容量比誤差αの項が係数として掛かっているので、（６）式、（８）式と比較すると、誤差成分が十分小さくなる。
【００８２】
したがって、高精度のパイプライン方式ＤＡＣが実現できることになる。
次に、図１、図３を参照して、サイクリック方式ＤＡＣについて説明する。
図１に示すサイクリック方式アルゴリズミックＤＡＣは、与えられたデジタル信号を電圧（Ｖ1）に変換するユニットＤＡＣ１５と、ユニットＤＡＣ１５の出力をサンプルホールドするサンプルホールド回路２５と、サンプルホールド回路２５の出力を減算する減算回路３５と、減算結果をサンプルホールドするサンプルホールド回路４５と、アナログスイッチをオン・オフする複数種類のクロック信号を生成するクロック生成回路４８とを有する。さらに、ユニットＤＡＣ１５は、オペアンプ１５０の反転端子に接続された２つの容量素子Ｃ1、Ｃ2と、アナログスイッチ１５１、１５２、１５３、１５４、１５５、１５６、１５７、１５８、１５９とを備えている。アナログスイッチ１５９は、クロックφ1によって、また、アナログスイッチ１５１、１５２は、クロックφ2によって制御されて、オン・オフする。アナログスイッチ１５７は、クロックφinitによって接地点との接続状態が制御され、また、アナログスイッチ１５８は、クロックφconvによって制御されている。アナログスイッチ１５３、１５４は、夫々、クロックφ11、φ12によって制御され、アナログスイッチ１５７および１５８に接続されている。さらに、アナログスイッチ１５６、１５５は、夫々、クロックφ11、φ12によって制御され、アナログスイッチ１５６には、デジタル信号ＶDINが入力される一方、アナログスイッチ１５５には、極性が異なるデジタル信号「−ＶDIN」が入力される。
【００８３】
また、サンプルホールド回路２５は、オペアンプ２９の反転端子に接続された容量素子ＣS1と、アナログスイッチ２６、２７、２８とを備えており、アナログスイッチ２６は、クロックφ1によってオン・オフ制御され、また、アナログスイッチ２７、２８は、クロックφ1、φ2によってオン・オフ制御され、本回路はユニットＤＡＣ１５の出力Ｖ1をサンプルホールドして、Ｖ2として出力する。
【００８４】
また、減算回路３５は、オペアンプ３７に、負帰還容量素子ＣH を接続し、さらに、該負帰還容量素子ＣH に並列に設けた、クロックφreset で制御されるアナログスイッチ３６と、オペアンプ３７の反転端子に接続した容量素子ＣS2とを有する。さらに、サンプルホールド回路４５は、負帰還接続されたオペアンプ４６の非反転端子に接続された容量素子ＣS3と、アナログスイッチ４７とを備えており、アナログスイッチ４７は、クロックφsampよってオン・オフ制御され、本回路は減算回路３５の出力ＶSUB をサンプルホールドして、ＶOUT として出力する。
【００８５】
また、各クロックのタイミングチャートは、図３のように示され、φ1 とφ2 が、時間間隔「（１／４）・Ｔ」毎に交互にレベル変化すると共に、時間間隔Ｔ毎にφsampが所定時間ハイレベルになる。なお、φinitは、初期時にのみハイレベルとなるように供給される。φreset は、時間間隔「（１／２）・Ｔ」毎にハイレベルとローレベルとの間で変化する。また、φ12は、φ11がローレベルのときφ1 に等しくなり、一方、φ11は、φ12がローレベルのときφ1 に等しくなるようにクロック生成される。クロック生成回路４８は、このように変化するクロックφ1 、φ2 、φsamp、φreset 、φ11、φ12、φinit、φCONVを、所定のアナログスイッチに供給可能に構成されている。
【００８６】
なお、減算回路３５、サンプルホールド回路４５の動作については、前述したとおりなので再度説明することは避ける。なお、減算回路３５の替わりに、加算平均を行う回路を採用してもよい。また、サンプルホールド回路２５は、オペアンプ２９と容量素子ＣS1とで構成されるサンプルホールド部が、ユニットＤＡＣ１５から出力される電圧Ｖ1 を、クロックφ1 、φ2 で制御されるアナログスイッチ２６、２７、２８の動作により、出力Ｖとなるようにサンプルホールドするように構成されている。
【００８７】
ユニットＤＡＣ１５の動作概要を、図３のタイミングチャートを参照しつつ説明する。
まず、変換処理は、ＬＳＢから開始され、変換開始時のみ、クロックφINIT、φconvが夫々、φINIT＝Ｈ、φconv＝Ｌ（通常、φINIT＝Ｌ、φconv＝Ｈ）となり、ＶIN＝０である。このときＶDIN ＝Ｖ（ＬＳＢ）となる。次に、「ＬＳＢ＋１」ビットの変換が行われるが、以降変換が終了するまで、φINIT＝Ｌ、φconv＝Ｈとなる。
【００８８】
１度目の変換が行われる場合、φ11はＬで固定され、φ12＝φ1 となる。このとき、アナログスイッチ１５３、１５６はオフ状態になり、アナログスイッチ１５４、１５５は、制御クロックφ11＝φ1 にしたがってオン制御される。したがって、アナログスイッチ１５５を介して、デジタル信号「−ＶDIN 」が入力され容量素子Ｃ1 に供給されると共に、アナログスイッチ１５４を介して、信号Ｖ2 （所定の処理が行われた他の信号）が入力され容量素子Ｃ2 に供給される。
【００８９】
また、アナログスイッチ１５９は制御クロックφ1 にしたがってオン・オフ制御され、アナログスイッチ１５１および１５２は制御クロックφ2 にしたがってオン・オフ制御される。
【００９０】
したがって、このとき、図６にて説明したユニットＤＡＣ１と同様の動作を行うので、変換精度を劣化させる要因が、ユニットＤＡＣの容量比誤差だけであるとすると、ユニットＤＡＣ１５の出力は、前述した（５）式と一致することになる。
【００９１】
次に、２回目の変換では、逆に、φ12はＬに固定され、φ11＝φ1 となる。このとき、アナログスイッチ１５４、１５５はオフ状態になり、アナログスイッチ１５３、１５６は、制御クロックφ12＝φ1 にしたがってオン制御される。よって、アナログスイッチ１５６を介して、デジタル信号「ＶDIN 」が入力され容量素子Ｃ2 に供給されると共に、アナログスイッチ１５３を介して、信号Ｖ2 （所定の処理が行われた他の出力信号）が入力され容量素子Ｃ1 に供給される。このように、２回目の入力デジタル信号は、−ＶDIN ではなく、ＶDIN となる。
【００９２】
ユニットＤＡＣ１５は、このような動作をクロックにしたがって行っていき、デジタル信号と所定の処理が行われた他の出力信号との２系統の入力信号を切り替えて入出力し、さらに、切り替え出力された２系統の入力信号を独立に「１／２」乗じて加算した変換値を求める処理を行っていくことになる。
【００９３】
即ち、サイクリック方式のユニットＤＡＣ１５も基本的にはパイプライン方式と同様の動作を行い、同一ユニットＤＡＣを繰り返し使用するか（サイクリック方式）、または、１ビットづつ直列に接続するか（パイプライン方式）の違いであるので、サイクリック方式ＤＡＣの場合は、（１２）式中の係数は以下のようになる。
【００９４】
α1 ＝α2 ＝α3 
Ｃ10＝Ｃ20
よって、（１２）式は（１３）式のように書き換えられる。
【００９５】
【数１３】
0003750757.tif 000014
【００９６】
このように、本発明によるサイクリック方式ＤＡＣにおいても、ＶOFF1、ＶOFF2は、入力コードに依存しない一定値であるので出力オフセットになるが、ＤＡＣの精度を劣化させる要因にはならない。また、αの１次の項は、２回の変換の差分を取ることにより除去され、ΔＱの項も基本的には除去され、キャンセルされない成分は、容量比誤差αの項が係数として掛かっているので、（６）式、（８）式と比較すると、誤差成分が十分小さくなり、高精度のサイクリック方式ＤＡＣが実現できることになる。
【００９７】
図５に、本発明にかかるサイクリック方式のアルゴリズミックＤＡＣのＩＮＬ特性を示す。図５では、容量比誤差α＝０．０１とした、８ビットＤＡＣに対するものであり、オペアンプの利得は２００（ｄＢ）である。図５では、横軸にデジタル入力「−１２８」〜「１２８」（単位、ＬＳＢ）をとり、縦軸に誤差（単位、ＬＳＢ）をとっている。最大、０．００５（ＬＳＢ）程度の誤差が生じていることが分かる。図５を、図１０や図１１と比較して分かるように、従来方式では８ビット程度の精度であったものが、１６ビット精度まで精度が向上していることが分かる。
【００９８】
以上説明してきたように、本発明にかかるアルゴリズミックＤＡＣによれば、ユニットＤＡＣの利得を決定している容量比誤差による影響を、従来方式では一次であったものから二次にすることができるので、精度としては、ビット換算で２倍、即ち、ｎビット精度であったものが２ｎビット精度まで精度向上することができる。したがって、出力が入力コードと１対１に対応する１６ビット精度程度の高精度のデジタル・アナログ変換手段を、トリミングやキャリブレーション等を用いずに実現することができるので、製造コストを抑制した高精度のデジタル・アナログ変換手段が実現可能になる。
【００９９】
以上説明したように、請求項１記載の発明によれば、デジタル信号と所定の処理が行われた他の出力信号との２系統の入力信号のうちデジタル信号を第１の容量素子に入力し且つ前記他の出力信号を第２の容量素子に入力し、第１及び第２の容量素子から出力されたこれら２系統の入力信号を独立に「１／２」乗じて加算した１回目の変換値（第１の変換値）を求め、一方、入力信号の入力先を切り替え、且つ前記デジタル信号とは逆極性のデジタル信号と前記所定の処理が行われた他の信号との２系統の入力信号のうち逆極性のデジタル信号を第２の容量素子に入力し且つ前記他の出力信号を第１の容量素子に入力し、第１及び第２の容量素子から出力されたこれら２系統の入力信号を独立に「１／２」乗じて加算した２回目の変換値（第２の変換値）を求め、切替え前である１回目の変換値と切替え後である２回目の変換値の出力同士を減算して出力するので、ユニットＤＡＣの利得を決定している容量比のミスマッチによる影響を抑えた、高精度なデジタル・アナログ変換が実現できる。
【０１０１】
さらに、請求項２記載の発明によれば、変換部が、デジタル信号と所定の処理が行われた他の出力信号との２系統の入力信号を、独立に「１／２」乗じて加算して変換値を求め、減算回路が切替え前である１回目の変換値と切替え後である２回目の変換値の出力同士を減算し、サンプルホールド回路が減算された値をサンプルホールドするので、ユニットＤＡＣの利得を決定している容量比のミスマッチによる影響を抑えた、高精度なデジタル・アナログ変換が実現できる。
【０１０２】
さらにまた、請求項３記載の発明によっても、切り替え手段が、デジタル信号と所定の信号の夫々をサンプルする２以上の容量素子への入力を、前記デジタル信号と前記所定の信号とで切り替え、制御部が、該切り替え手段を起動した状態で、２回以上のＤＡ変換を行うように、変換動作を制御し、さらに、演算部が、前記切り替え手段を起動した状態でのＤＡ変換の出力同士を減算するので、ユニットＤＡＣの利得を決定している容量比のミスマッチによる影響を抑えた、高精度なデジタル・アナログ変換が実現できる。
【図面の簡単な説明】
【図１】本発明の実施形態であるサイクリック方式アルゴリズミックＤＡＣの構成図である。
【図２】本発明の実施形態であるパイプライン方式アルゴリズミックＤＡＣの構成図である。
【図３】サイクリック方式アルゴリズミックＤＡＣの動作タイミングの説明図である。
【図４】パイプライン方式アルゴリズミックＤＡＣの動作タイミングの説明図である。
【図５】本発明にかかる８ビットサイクリック方式アルゴリズミックＤＡＣのＩＬＮ特性の説明図である。
【図６】従来のサイクリック方式アルゴリズミックＤＡＣの構成図である。
【図７】従来のパイプライン方式アルゴリズミックＤＡＣの構成図である。
【図８】従来のサイクリック方式アルゴリズミックＤＡＣの動作タイミングの説明図である。
【図９】従来のパイプライン方式アルゴリズミックＤＡＣの動作タイミングの説明図である。
【図１０】従来のサイクリック方式アルゴリズミックＤＡＣのＩＮＬ特性例の説明図である。
【図１１】従来のサイクリック方式アルゴリズミックＤＡＣの他のＩＮＬ特性例の説明図である。
【符号の説明】
１５  ユニットＤＡＣ
２５  サンプルホールド回路
２６  アナログスイッチ
２７  アナログスイッチ
２８  アナログスイッチ
２９  オペアンプ
３５  減算回路
３６  アナログスイッチ
３７  オペアンプ
４５  サンプルホールド回路
４６  オペアンプ
４７  アナログスイッチ
４８  クロック生成回路
１５０  オペアンプ
１５１  アナログスイッチ
１５２  アナログスイッチ
１５３  アナログスイッチ
１５４  アナログスイッチ
１５５  アナログスイッチ
１５６  アナログスイッチ
１５７  アナログスイッチ
１５８  アナログスイッチ
１６０  ユニットＤＡＣ
１７０  ユニットＤＡＣ
１８０  クロック生成回路
４００  ユニットＤＡＣ１
５００  ユニットＤＡＣ２
【図１】
0003750757.tif 000015
【図２】
0003750757.tif 000016
【図３】
0003750757.tif 000017
【図４】
0003750757.tif 000018
【図５】
0003750757.tif 000019
【図６】
0003750757.tif 000020
【図７】
0003750757.tif 000021
【図８】
0003750757.tif 000022
【図９】
0003750757.tif 000023
【図１０】
0003750757.tif 000024
【図１１】
0003750757.tif 000025