(57)【特許請求の範囲】
【請求項１】
光電変換素子で発生した光電荷を第一のデプレッション型ＭＯＳトランジスタのゲートを介してソースから信号電位の変化として取り出す光電変換装置において、該第一のデプレッション型ＭＯＳトランジスタが選択手段によって選択された時に、該第一のデプレッション型ＭＯＳトランジスタのバイアス電流を吸収する第二のデプレッション型ＭＯＳトランジスタのＷ／Ｌ（Ｗはゲート幅、Ｌはチャネル長）の比（チャネル比）が該第一のデプレッション型ＭＯＳトランジスタのＷ／Ｌの比よりも小さいことを特徴とする光電変換装置。
【請求項２】
該第二のデプレッション型ＭＯＳトランジスタのゲートとソースが同電位であることを特徴とする請求項１に記載の光電変換装置。
【請求項３】
該第二のデプレッション型ＭＯＳトランジスタのゲート及びソース電位が該第二のデプレッション型ＭＯＳトランジスタを形成するウェル領域の電位と等しいことを特徴とする請求項１に記載の光電変換装置。
【請求項４】
該第一のデプレッション型ＭＯＳトランジスタのソースに電圧リミッタ手段を設けたことを特徴とする請求項１に記載の光電変換装置。
【請求項５】
該電圧リミッタ手段のリミット電位が該第一のデプレッション型ＭＯＳトランジスタのしきい値電圧の絶対値に等しいことを特徴とする請求項４に記載の光電変換装置。
【請求項６】
該第二のデプレッション型ＭＯＳトランジスタのドレイン電流が、該第一のデプレッション型ＭＯＳトランジスタのゲートがリセット手段によりリセットされた時、前記第一のデプレッション型ＭＯＳトランジスタのゲート・ソース間電圧Ｖｇｓが０ｖになる該第一のデプレッション型ＭＯＳトランジスタのドレイン電流と等しくなるように設定されたことを特徴とする請求項１に記載の光電変換装置。
【請求項７】
該第二のデプレッション型ＭＯＳトランジスタのドレイン電流が、該第一のデプレッション型ＭＯＳトランジスタのゲート・ソース間電圧Ｖｇｓを０ｖ近傍にバイアスすることを特徴とする請求項１に記載の光電変換装置。
【請求項８】
前記第一のデプレッション型ＭＯＳトランジスタを動作させる選択手段が第三のデプレッション型ＭＯＳトランジスタで構成されていることを特徴とする請求項１に記載の光電変換装置。
【請求項９】
光電変換素子で発生した光電荷を第一のデプレッション型ＭＯＳトランジスタのゲートを介してソースから信号電位の変化として取り出す光電変換装置において、該第一のデプレッション型ＭＯＳトランジスタが選択手段によって読み出し選択された時に、該第一のデプレッション型ＭＯＳトランジスタのゲート・ソース間電圧Ｖｇｓを０ｖ近傍にバイアスする電流源を具備することを特徴とする光電変換装置。
【請求項１０】
前記電流源は前記第一のデプレッション型ＭＯＳトランジスタのソースに接続され、且つ前記第一のデプレッション型ＭＯＳトランジスタのソースに上記バイアス用に所定のゲート・ソース間電圧Ｖｇｓを有する電圧リミット手段のＭＯＳトランジスタを備えたことを特徴とする請求項９に記載の光電変換装置。
【請求項１１】
光電変換素子で発生した光電荷を第一のデプレッション型ＭＯＳトランジスタのゲートを介してソースから信号電位の変化として取り出す光電変換装置において、該第一のデプレッション型ＭＯＳトランジスタが選択手段によって読み出し選択された時に、該第一のデプレッション型ＭＯＳトランジスタのドレイン・ソース電流を定電流源に吸収し、前記第一のデプレッション型ＭＯＳトランジスタのゲートと電源電圧間にリセットＭＯＳトランジスタを設け、更に、前記第一のデプレッション型ＭＯＳトランジスタのソースに、該第一のデプレッション型ＭＯＳトランジスタのしきい値電圧の絶対値をリミット電位とする電圧リミット手段を備えたことを特徴とする光電変換装置。
【請求項１２】
前記選択手段は所望のゲート・ソース間電圧を有するＭＯＳトランジスタからなることを特徴とする請求項１１に記載の光電変換装置。
【請求項１３】
前記第一のデプレッション型ＭＯＳトランジスタはＮ型のＭＯＳトランジスタであり、前記リミット電位は前記第一のデプレッション型ＭＯＳトランジスタのゲート電圧を負にしない電位であることを特徴とする請求項１１に記載の光電変換装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、光電変換装置に関し、特に光電変換素子で発生した光電荷を取り出すデプレッション型ＭＯＳトランジスタに特徴を有する光電変換装置に関する。
【０００２】
【従来の技術】
従来、光電変換素子は、１次元又は２次元に配列して画像信号を得る事ができるので、イメージセンサとして活用され、ビデオカメラや複写機、ファクシミリ等に応用され、今後もマルチメディア時代の到来と共に、多様な方面に用いられると予測される。
【０００３】
この光電変換素子を用いた一例である増幅型光電変換装置のうち、光電変換素子として金属−酸化膜−半導体のＭＯＳ構造と同様なプロセスで、該光電変換された光電荷を有効に転送出力できる能動素子を一貫して構成出来る事が望まれる。この様な構成例を達成したものとして、光電変換素子を含む画素内にソースフォロアを有する増幅型光電変換装置とするＣＭＯＳ型センサがある。
【０００４】
図８に従来のＣＭＯＳセンサーの１画素分の回路図を示す。１は光電変換素子であるホトダイオード、４は光電変換素子１に蓄積された蓄積電荷をリセットする為のリセット用ＭＯＳトランジスタ、１３は画素値読み出し用のソースフォロア用ＭＯＳトランジスタ、１１は選択された画素をアクティブにする為の画素選択用ＭＯＳトランジスタ、１２はソースフォロア用ＭＯＳトランジスタ１３の負荷として作用する定電流源の負荷ＭＯＳトランジスタ、３０は正の電源電圧Ｖｄｄ、３１は基準電位である負の電源電圧Ｖｓｓである。
【０００５】
このようなＣＭＯＳセンサー構成において、画像情報が光として、該ホトダイオード１で受光され、該ホトダイオード内で光子ｈνが光キャリアに変換されて蓄積される。蓄積された光キャリアは、電圧の変化として該ホトダイオード１と該ソースフォロア１３のゲートの接点に現れる。ある所定の蓄積時間を経過したのちに、該画素選択用ＭＯＳトランジスタ１１をオンする事で、負荷ＭＯＳトランジスタ１２で構成される定電流源によって該ソースフォロア１３がバイアスされ、該ソースフォロア１３のゲートに発生した電圧をソース及び該画素選択用ＭＯＳトランジスタ１１を通して、出力垂直ラインＶsigに出力する。該出力垂直ラインＶsigに接続される多くの画素セルの中から該画素選択用ＭＯＳトランジスタ１１が選択された所だけが該出力垂直ラインＶsigに光電変換出力を送りだす。
【０００６】
図９は図８で用いた１画素分のセルを２次元的にならべて構成したエリアセンサである。点線で囲まれたブロックＢ１１，Ｂ１２，Ｂ１３，Ｂ２１，Ｂ２２，Ｂ２３，Ｂ３１，Ｂ３２，Ｂ３３は図８で説明したＣＭＯＳセンサの１画素のブロックである。ここでは説明の便宜上、３×３の画素配列について図示しているが、これに限ったものでは無い。出力垂直ラインＶsig1にはＢ１１，Ｂ２１，Ｂ３１の該画素選択用ＭＯＳトランジスタ１１の出力が、出力垂直ラインＶsig2にはＢ１２，Ｂ２２，Ｂ３２の該画素選択用ＭＯＳトランジスタ１１の出力が、出力垂直ラインＶsig3にはＢ１３，Ｂ２３，Ｂ３３の該画素選択用ＭＯＳトランジスタ１１の出力がそれぞれ接続されている。垂直走査回路２０は２次元センサ部の第一ライン、第二ライン、第三ラインと順次水平方向に位置する画素領域をアクティブにして、同じ水平ラインに位置する画素セルを読み出した後、次のラインの水平方向の画素領域を読みだす。該出力垂直ラインＶsig1，Ｖsig2，Ｖsig3にはそれぞれ定電流源となる負荷ＭＯＳトランジスタ１２−１，１２−２，１２−３が接続されている。
【０００７】
このエリアセンサにおいて、最初の走査で該垂直走査回路２０は２次元エリアセンサの第一ラインを選択する為、垂直方向選択線の内、ＶＳＥＬ１のみをオンしてアクティブにし、他の垂直方向選択線ＶＳＥＬ２，ＶＳＥＬ３はノンアクティブとする。この状態ではＶＳＥＬ１に接続されている第一ライン目の該画素セルＢ１１，Ｂ１２，Ｂ１３の該画素選択用ＭＯＳトランジスタ１１がオンして、該画素セルＢ１１はＶsig1に、Ｂ１２はＶsig2に、Ｂ１３はＶsig3にそれぞれの画素セルで光電変換された画像情報を、該ソースフォロア１３を通して一括して出力する。この信号は該出力垂直ラインＶsig1，Ｖsig2，Ｖsig3のおのおのに接続された信号保持手段２１−１，２１−２，２１−３に保持される。該信号保持手段２１−１，２１−２，２１−３の出力は水平転送ＭＯＳトランジスタ２２−１，２２−２，２２−３を介して水平出力線ＶＨで共通接続され、電圧バッファアンプ２３を介してＶｏｕｔとして出力される。水平走査回路２４からの制御信号により該水平転送ＭＯＳトランジスタ２２−１，２２−２，２２−３を順番にオンさせる事により、該信号保持手段２１−１，２１−２，２１−３に貯えられた第一ライン目の画像情報から順次時系列に読み出す事で水平スキャン動作を実現し、Ｖｏｕｔより各画素の画像情報を得る。
【０００８】
第一ライン目の走査が終了すると、該垂直走査回路２０は第二ライン目の読み出しを行う為、第一ライン目及び第三ライン目のＶＳＥＬ１，ＶＳＥＬ３をノンアクティブとし、ＶＳＥＬ２をアクティブにし、第二ライン目の該画素セルＢ２１，Ｂ２２，Ｂ２３を選択し、該信号保持手段２１−１，２１−２，２１−３に信号を書き込み、該水平走査回路２４の水平スキャン動作により、Ｖｏｕｔより時系列な画像情報を読み出す。第三ライン目の該画素セルＢ３１，Ｂ３２，Ｂ３３に対しても同様の動作を行う。この様にエリアセンサ部をＣＭＯＳコンパチブルなプロセスで実現する事により、周辺回路の集積化も可能となり多機能なセンサが実現できる。
【０００９】
また、画素部のＭＯＳトランジスタと周辺部回路のＭＯＳトランジスタを同一工程で形成出来る為、マスク枚数、プロセス工程がＣＣＤと比較して大幅に削減出来る事が上げられる。
【００１０】
【発明が解決しようとする課題】
しかしながら、上記従来例において光電荷読み出し用のソースフォロア用ＭＯＳトランジスタ１３のゲート−ソース間にＶＴＨ分の電圧降下が生じる為、また、画素選択スイッチＭＯＳトランジスタ１１のオン時のドレインソース電圧分がレベルシフトされる為、該ソースフォロアＭＯＳトランジスタ１３の絶対的な出力レベルと出力ダイミックレンジを制限していた。さらに、プロセスの微細化が進み、ゲート長のチャネル長Ｌがサブミクロンオーダーになってくると、電源電圧の低電圧化が必要となってくる。また、低消費電力の要求から、光電変換装置のデバイスに要求される電源電圧はさらに、低下の傾向が進む。この為、限られた電源電圧内で効率よく出力を得ることが、ＣＭＯＳセンサにも要求される様になってきた。上記従来例の様に光電荷読み出し用の該ソースフォロア用ＭＯＳトランジスタ１３のゲート・ソース間にＶＴＨ分の電圧降下や該画素選択スイッチＭＯＳトランジスタ１１のオン時のドレイン・ソース電圧分のレベルシフトが、使用される電源電圧に対して無視できない様になり、光電変換信号最大出力の上限を制限する事になり、光電変換出力を線形性よく、該ソースフォロア１３のソースから取り出すことが不可能であった。
【００１１】
【課題を解決する手段】
本発明は、上記問題点を解決する為に構成されたもので、画素中にソースフォロア回路のＭＯＳトランジスタが設けられている光電変換装置において、前記ソースフォロア回路のＭＯＳトランジスタをデプレッション型ＭＯＳトランジスタで構成し、さらに垂直出力線をバイアスする定電流源が該ソースフォロア回路と同一導電型のデプレッションＭＯＳトランジスタのゲートとソース及びバックゲート電位が接地電位に接続された定電流源によって構成されかつ前記定電流源用デプレッション型ＭＯＳトランジスタのＷ／Ｌのサイズが該画素ソースフォロア用デプレッションＭＯＳトランジスタのＷ／Ｌのサイズよりも小さい事を特徴とする。
【００１２】
また、本発明では画素中にソースフォロア回路のＭＯＳトランジスタが設けられている光電変換装置において、前記ソースフォロア回路のＭＯＳトランジスタをデプレッション型ＭＯＳトランジスタで構成し、前記ソースフォロア回路がアクティブになった時、前記ソースフォロア回路を構成する前記デプレッション型ＭＯＳトランジスタのゲート−ソース間電圧差を、０ｖ近傍に設定できる様な定電流源で前記デプレッション型ＭＯＳトランジスタをバイアスする事を特徴とする。
【００１３】
また、本発明では画素中にソースフォロア回路のＭＯＳトランジスタが設けられている光電変換装置において、画素選択用ＭＯＳトランジスタをデプレッション型ＭＯＳトランジスタで構成し、オン時のＶｇｓによる電圧降下を最小におさえる様なバイアス電流設定手段をもちいる事を特徴とする。
【００１４】
さらに、本発明では、光電変換素子で発生した光電荷を第一のデプレッション型ＭＯＳトランジスタのゲートを介してソースから信号電位の変化として取り出す光電変換装置において、該第一のデプレッション型ＭＯＳトランジスタが選択手段によって読み出し選択された時に、該第一のデプレッション型ＭＯＳトランジスタのドレイン・ソース電流を定電流源に吸収し、前記第一のデプレッション型ＭＯＳトランジスタのゲートと電源電圧間にリセットＭＯＳトランジスタを設け、更に、前記第一のデプレッション型ＭＯＳトランジスタのソースに、該第一のデプレッション型ＭＯＳトランジスタのしきい値電圧の絶対値をリミット電位とする電圧リミット手段を備えたことを特徴とする。
【００１５】
【発明の実施の形態】
［第一の実施形態］
図１に本発明による第一実施形態の画素構成図を示す。この画素画素構成図は、図９に示す光電変換装置の１画素について示しており、以下の各実施形態においても同様である。図１において、１は光電変換部であるホトダイオード、２は光電荷転送用ＭＯＳトランジスタ、３はソースフォロアを構成するデプレッション型ＭＯＳトランジスタ、４は該ソースフォロアのゲート電位をリセットする為のリセット用ＭＯＳトランジスタ、５は選択された画素をアクティブにする画素選択用型ＭＯＳトランジスタ、６は定電流源用デプレッション型ＭＯＳトランジスタであり、ソース及びゲートは接続され同電位となっており、ゲート・ソース間電圧Ｖｇｓ＝０ｖにバイアスされており、Ｖｇｓ＝０ｖで決まる定電流のドレイン電流を流す。８は垂直出力線Ｖsigがある一定電圧以下にならない様に電圧リミット手段を構成する電圧リミットをかける電圧リミット用ＭＯＳトランジスタ、３０は正の電源電圧Ｖｄｄ、３１は基準電位の接地電圧Ｖｓｓである。
【００１６】
つぎに、図１を用いて光電荷読み出しの動作を説明する。該ホトダイオード１はＰＮ接合で形成されており、光電荷蓄積前は、前回の読み出し時に該光電荷転送用ＭＯＳトランジスタ２によって該ソースフォロア用デプレッション型ＭＯＳトランジスタ３で構成されるフローテングディフュージョンアンプのゲートにそれまで蓄積した光電荷を転送しており、ＰＮ接合部にはキャリアがいない空乏化状態となっている。この状態からＰＮ接合受光部に画像情報である光子ｈνが入光し、該光子ｈνの量に応じて正孔と電子が発生する。今、該ホトダイオード１がＰウェル領域内に形成されたＮ＋領域を持つ電子蓄積型のホトダイオードである場合、該Ｐウェル領域は接地電位（Ｖｓｓ）に接続されており、該光子ｈνの入光によって発生した電子−正孔対の内、正孔はＰウェル領域の接地電位に引き付けられ、残った電子がＮ＋領域のエネルギー準位の一番低いレベルから蓄積されていく。なお、本実施形態におけるホトダイオードの構造はこの電子蓄積型だけに限られたものでは無く、正孔蓄積型のホトダイオードであってもかまわない。
【００１７】
所定の時間の蓄積が終わると、蓄積前は空乏状態であったＮ＋領域に光電荷として電子が蓄積され保持された状態となっている。この時、リセットパルスΦＲはアクティブとなっており該リセット用ＭＯＳトランジスタ４はオンし、該ソースフォロア用デプレッション型ＭＯＳトランジスタ３のゲート電位はリセットレベルに固定されている。該ホトダイオード１に蓄積された光電荷を転送する為に該リセット用ＭＯＳトランジスタ４をオフし、該ソースフォロア用デプレッション型ＭＯＳトランジスタ３のゲートをフローティング状態とする。次にΦＴＸをアクティブにして該光電荷転送用ＭＯＳトランジスタ２をオンし、フローティング状態となった該ソースフォロア３のゲートで構成されるフローテングディフュージョンアンプに電荷を転送する。
【００１８】
この時、該ホトダイオード１は、再び空乏化され次の蓄積に入る。該ソースフォロア用デプレッション型ＭＯＳトランジスタ３のゲートに光電荷が転送された後、ΦＳＥＬをアクティブにし、画素選択用デプレッション型ＭＯＳトランジスタ５をオンさせ、該ソースフォロア用デプレッション型ＭＯＳトランジスタ３をオンさせ、この画素セルをアクティブな状態にする。該垂直出力Ｖsigには、この選択された該ソースフォロア用デプレッション型ＭＯＳトランジスタ３のソースで決まる電位に駆動され、蓄積された光電荷を電圧に変換して出力する。該垂直出力Ｖsigに接続されている他の画素セルの画素選択用型ＭＯＳトランジスタはオフであり、該垂直出力Ｖsigを駆動するトランジスタは一つだけである。よって該垂直出力Ｖsigをバイアスする該定電流源用デプレッション型ＭＯＳトランジスタ６の出力電流は選択された画素セルの該ソースフォロア用デプレッション型ＭＯＳトランジスタ３のドレイン電流となる。
【００１９】
該ソースフォロア用デプレッション型ＭＯＳトランジスタ３はデプレッション型ＭＯＳトランジスタであり、図２にデプレッション型ＭＯＳトランジスタのドレイン電流Ｉｄ対Ｖｇｓ特性を示す。デプレッション型ＭＯＳトランジスタである為、ＶＴＨは負の値を持ち、ソース電位Ｖｓと基板電位Ｖｓｕｂが等しい時、ドレイン電流がＩop1の値でＶｇｓが０ｖとなる。
【００２０】
ソース電位Ｖｓが基板電位Ｖｓｕｂよりも高い時、図２に示す様にＶＴＨは正方向にシフトして、ドレイン電流がＩop2の時、Ｖｇｓが０になる。いわゆる基板バイアス効果である。ＣＭＯＳセンサを考えた時、各画素ピッチ毎に基板バイアス効果をなくす為、該ソースフォロア用デプレッション型ＭＯＳトランジスタ３のウェルを独立に形成する事は受光エリアや画素ピッチを考慮した時に、現実的には困難であり、該ソースフォロア用デプレッション型ＭＯＳトランジスタ３には、基板バイアス効果分、動作点が変動する。
【００２１】
該ソースフォロア用デプレッション型ＭＯＳトランジスタ３のリセット時の等価回路を図３に示す。該ホトダイオード１に蓄積された光電荷の転送前にΦＲを電源電圧Ｖｄｄに上げ、該リセット用ＭＯＳトランジスタ４をオンし、該ソースフォロア用デプレッション型ＭＯＳトランジスタ３のゲートをリセットする。この時、該リセット用ＭＯＳトランジスタ４のＶｇｓをＶａとすると、該ソースフォロア用デプレッション型ＭＯＳトランジスタ３のゲート電位は、［Ｖｄｄ−Ｖａ］となる。次に該光電荷転送用ＭＯＳトランジスタ２がオンして、該ホトダイオード１に蓄積された光電荷が転送された後は、該ホトダイオード１が電子蓄積型の場合、蓄積されている光電荷が多い程、該ソースフォロア用デプレッション型ＭＯＳトランジスタ３のゲート電位はリセット電位［Ｖｄｄ−Ｖａ］から下がる。すなわち、該ソースフォロア用デプレッション型ＭＯＳトランジスタ３のソース電位はリセット時、ウェル電位との差が最大となり、この電位を基準に光電変換された信号が変化する。該ソースフォロア用デプレッション型ＭＯＳトランジスタ３のゲート電位は［Ｖｄｄ−Ｖａ］以上にはならず、信号振幅のダイナミックレンジを考えた時、ゲートが［Ｖｄｄ−Ｖａ］の時、該ソースフォロア用デプレッション型ＭＯＳトランジスタ３のＶｇｓが０ｖになる様にバイアスする事で、大きな信号振幅レンジを確保する事ができる。
【００２２】
図４に図３で説明したリセット時の等価回路における該ソースフォロア用デプレッション型ＭＯＳトランジスタ３の動作点を示す特性図である。該ソースフォロア用デプレッション型ＭＯＳトランジスタ３がＰウェル又はＰ基板で形成されていた場合、Ｖｓｕｂ＝０ｖ（Ｖｓｓ）に固定されている為、該ソースフォロア用デプレッション型ＭＯＳトランジスタ３のソースとバックゲートにかかる電位差はリセット時、［Ｖｄｄ−Ｖａ］となり、この電位差で動作した時の該ソースフォロア用デプレッション型ＭＯＳトランジスタ３のＶｇｓを０ｖにバイアスする為のドレイン電流はＩop3である。すなわち該定電流源用デプレッションＭＯＳトランジスタ６のドレイン電流をＩop3と等しく設定しておく事が可能であれば、該ソースフォロア用デプレッション型ＭＯＳトランジスタ３のＶｇｓを０ｖ近傍にバイアスする事が出来る。該ソースフォロア用デプレッションＭＯＳトランジスタ３のゲート幅をＷｓ，チャネル長をＬｓとすると、このチャネル比Ｗ／ＬをＷｓ／Ｌｓとし、該定電流源用デプレッションＭＯＳトランジスタ６のチャネル比Ｗ／ＬをＷｂ／Ｌｂとし、図４より該ソースフォロア用デプレッションＭＯＳトランジスタ３のＶｓ＝Ｖｓｕｂの時のＶｇｓ＝０ｖ時のドレイン電流をＩop1、［Ｖｓ−Ｖｓｕｂ＝Ｖｄｄ−Ｖａ］の時のドレイン電流をＩop3とすると、下記式（１）を満足する様な該定電流源用デプレッションＭＯＳトランジスタ６のＷｂ／Ｌｂを設定する事で、該ソースフォロア３のＶｇｓを０ｖ近傍にバイアスする事が出来る。
【００２３】
(Ｗｂ／Ｌｂ)＝｛(Ｗｓ／Ｌｓ)×(Ｉop3／Ｉop1)｝    …式（１）
こうして、該第一のデプレッション型ＭＯＳトランジスタ３が選択手段によって選択された時に、該第一のデプレッション型ＭＯＳトランジスタ３のバイアス電流を吸収する第二のデプレッション型ＭＯＳトランジスタ６のＷ／Ｌ（Ｗはゲート幅、Ｌはチャネル長）の比（チャネル比）が該第一のデプレッション型ＭＯＳトランジスタ３のＷ／Ｌの比よりも小さくする。
【００２４】
また、電圧リミット用トランジスタ８は、該ソースフォロア用デプレッション型ＭＯＳトランジスタ３のソース電圧をリミットし、該ソースフォロア用デプレッション型ＭＯＳトランジスタ３がオフ時、該ソースフォロア用デプレッション型ＭＯＳトランジスタ３のゲートを負に振り込ませない為のリミッターであり、該ソースフォロア用デプレッション型ＭＯＳトランジスタ３のＶＴＨの絶対値分だけ高い電圧でリミットされる。
【００２５】
また該画素選択用ＭＯＳトランジスタ５を該ソースフォロア用デプレッションＭＯＳトランジスタ３のドレイン端側に設ける事で、ソース端子に接続された場合の該画素選択用ＭＯＳトランジスタ５のオン抵抗による電圧降下をなくす事ができる為、該ソースフォロア用デプレッション型ＭＯＳトランジスタ３のダイナミックレンジを拡大する事を可能とした。
【００２６】
また本実施形態で用いた該定電流源用デプレッション型ＭＯＳトランジスタ６は、このソース及びゲートを接続されて同電位となっており、Ｖｇｓ＝０ｖにバイアスされており、Ｖｇｓ＝０ｖで決まるドレイン電流を流す為、電流源用バイアス回路が不必要となり、各垂直出力ラインをバイアスする電流源がおのおの電気的に分離され、各画素間の微少なクロストークを抑える事を可能とした。
【００２７】
本実施形態の構成によれば、該ソースフォロア用デプレッション型ＭＯＳトランジスタ３のゲート−ソース間電圧の０ｖ近傍に抑える事ができ、該ソースフォロア用デプレッション型ＭＯＳトランジスタ３のダイナミックレンジを拡大し、電源電圧が低電圧であっても、十分な信号振幅を確保できるＣＭＯＳセンサの画素部を構成する事を可能とした。
【００２８】
［第二の実施形態］
図５に本発明の第二実施形態による光電変換装置の１画素の構成回路図を示す。本発明の第一実施形態の説明図である図１と同一番号のものに関しては、同じ構成をとっている。また光蓄積動作、光電荷転送動作も同じであり、ここでは説明を省略する。
【００２９】
デプレッションＭＯＳトランジスタで構成されたソースフォロア用デプレッション型ＭＯＳトランジスタ３のゲートにホトダイオード１の光電荷が転送された後、ΦＳＥＬをアクティブにし、画素選択用デプレッション型ＭＯＳトランジスタ５をオンさせ、該ソースフォロア用デプレッション型ＭＯＳトランジスタ３をオンさせ、この画素セルをアクティブな状態にする。垂直出力Ｖsigには、この選択された該ソースフォロア用デプレッション型ＭＯＳトランジスタ３のソースで決まる電位に駆動され、蓄積された光電荷を電圧に変換して出力する。該垂直出力Ｖsigに接続されている他の画素セルの画素選択用型ＭＯＳトランジスタはオフであり、該垂直出力Ｖsigを駆動するトランジスタは一つだけである。よって該垂直出力Ｖsigをバイアスする定電流源９の出力電流は選択された画素セルの該ソースフォロア用デプレッション型ＭＯＳトランジスタ３のドレイン電流となる。該ソースフォロア用デプレッション型ＭＯＳトランジスタ３はデプレッション型ＭＯＳトランジスタであり、上述の図２に示すＩｄ対Ｖｇｓ特性を参考とすることができる。デプレッション型ＭＯＳトランジスタである為、ＶＴＨは負の値を持ち、ソース電位Ｖｓと基板電位Ｖｓｕｂが等しい時、ドレイン電流がＩop1の値でＶｇｓが０となる。
【００３０】
ソース電位Ｖｓが基板電位Ｖｓｕｂよりも高い時、図２に示す様にＶＴＨは正方向にシフトして、ドレイン電流がＩop2の時、Ｖｇｓが０になる。いわゆる基板バイアス効果である。
【００３１】
ＣＭＯＳセンサを考えた時、各画素ピッチ毎に基板バイアス効果をなくす為、該ソースフォロア３のウェルを独立に形成する事は、受光エリアや画素ピッチを考慮した時に、現実的には困難であり、該ソースフォロア用デプレッション型ＭＯＳトランジスタ３には、基板バイアス効果分、動作点が変動する。該ホトダイオード１に蓄積された光電荷の転送前に、ΦＲを電源電圧Ｖｄｄに上げ、該リセット用ＭＯＳトランジスタ４をオンし、該ソースフォロア３のゲートをリセットする。この時、該リセット用ＭＯＳトランジスタ４のＶｇｓをＶａとすると、該ソースフォロア用デプレッション型ＭＯＳトランジスタ３のゲート電位は、［Ｖｄｄ−Ｖａ］となる。次に該光電荷転送用ＭＯＳトランジスタ２がオンして、該ホトダイオード１に蓄積された光電荷が転送された後は、ホトダイオード１が電子蓄積型の場合、蓄積されている光電荷が多い程、該ソースフォロア用デプレッション型ＭＯＳトランジスタ３のゲート電位はリセット電位［Ｖｄｄ−Ｖａ］から下がる。すなわち、該ソースフォロア用デプレッション型ＭＯＳトランジスタ３のソース電位はリセット時、ウェル電位との差が最大となり、この電位を基準に光電変換された信号に従って変化する。該ソースフォロア用デプレッション型ＭＯＳトランジスタ３のゲート電位は、［Ｖｄｄ−Ｖａ］以上にはならず、信号振幅のダイナミックレンジを考えた時、ゲートが［Ｖｄｄ−Ｖａ］の時、該ソースフォロア用デプレッション型ＭＯＳトランジスタ３のＶｇｓが０ｖになる様にバイアスする事で、大きな信号振幅レンジを確保する事ができる。上述した図４は該ソースフォロア３の動作点を示す特性図である。該ソースフォロア用デプレッション型ＭＯＳトランジスタ３が、Ｐウェル又はＰ基板で形成されていた場合、Ｖｓｕｂ＝０ｖ（Ｖｓｓ）に固定されている為、該ソースフォロア用デプレッション型ＭＯＳトランジスタ３のソースとバックゲートにかかる電位差はリセット時、［Ｖｄｄ−Ｖａ］となり、この電位差で動作した時の該ソースフォロア用デプレッション型ＭＯＳトランジスタ３のＶｇｓを０ｖにバイアスする為のドレイン電流はＩop3である。すなわち該定電流源９の動作点電流をＩop3に設定しておく事で、該ソースフォロア３のＶｇｓを０ｖ近傍にバイアスする事が出来る。
【００３２】
本実施形態の構成によれば、該ソースフォロア用デプレッション型ＭＯＳトランジスタ３のゲート・ソース間電圧の０ｖ近傍に抑える事ができ、該ソースフォロア用デプレッション型ＭＯＳトランジスタ３のダイナミックレンジを拡大し、電源電圧を低電圧としても、十分な信号振幅を確保できるＣＭＯＳセンサの画素部を構成する事を可能とした。
【００３３】
［第三の実施形態］
図６に本発明の第三実施形態による光電変換装置の１画素の構成回路図を示す。本発明の第一実施形態の説明図である図１と同一番号のものに関しては、同じ構成をとっている。また光蓄積動作、光電荷転送動作も同じであり、ここでは説明を省略する。
【００３４】
デプレッションＭＯＳトランジスタで構成されたソースフォロア３のゲートに光電荷が転送された後、ΦＳＥＬをアクティブにし、画素選択用デプレッション型ＭＯＳトランジスタ１０をオンさせ、該ソースフォロア用デプレッション型ＭＯＳトランジスタ３をオンさせ、この画素セルをアクティブな状態にする。垂直出力Ｖsigには、この選択された該ソースフォロア用デプレッション型ＭＯＳトランジスタ３のソースで決まる電位に駆動され、蓄積された光電荷を電圧に変換して出力する。該垂直出力Ｖsigに接続されている他の画素セルの画素選択用型ＭＯＳトランジスタはオフであり、該垂直出力Ｖsigを駆動するトランジスタは一つだけである。よって該垂直出力Ｖsigをバイアスする定電流源用ＭＯＳトランジスタ６の出力電流は、選択された画素セルの該ソースフォロア用デプレッション型ＭＯＳトランジスタ３のドレイン電流となる。第一実施形態で説明した様に該ソースフォロア３はデプレッション型ＭＯＳトランジスタであり、該定電流用デプレッションＭＯＳトランジスタ６によってリセット時、Ｖｇｓが０ｖになる様にバイアスされている。
【００３５】
画素が選択されている時、該画素選択用デプレッション型ＭＯＳトランジスタ１０はオンし、該ソースフォロア用デプレッション型ＭＯＳトランジスタ３のドレイン電流でバイアスされる。リセット用ＭＯＳトランジスタ４のＶｇｓをＶａとすると、該ソースフォロア用デプレッション型ＭＯＳトランジスタ３のゲート電位は、［Ｖｄｄ−Ｖａ］となる。また、画素選択用デプレッション型ＭＯＳトランジスタ１０のゲート電位（ΦＳＥＬ）は電源電圧Ｖｄｄであり、その差は該リセット用ＭＯＳトランジスタ４のＶｇｓ＝Ｖａである。該定電流用ＭＯＳトランジスタ６は該ソースフォロア用デプレッションＭＯＳトランジスタ６のＶｇｓが０ｖになる様に、基板バイアス効果を考慮して設定しており、図７におけるＩｄ対Ｖｇｓ特性における線２０のカーブを持つ。図７のＩop3が該定電流用ＭＯＳトランジスタ６のドレイン電流で設定されている動作点である。該画素選択用デプレッション型ＭＯＳトランジスタ１０はＩop3でバイアスされるが、ゲート電位がＶａだけ高い為、基板バイアス効果の影響を受け、線２１の特性にシフトする。
【００３６】
すなわち該画素選択用デプレッション型ＭＯＳトランジスタ１０のＶｇｓは０ｖにはならず、図７に示すＶsel分の電圧が発生する。しかしながらこの画素選択用ＭＯＳトランジスタにエンハンスメント型ＭＯＳを用いた場合、このＶｇｓはＶｓｅｌよりも大きいＶＴＨの電圧が発生し、該ソースフォロア用ＭＯＳトランジスタ３のドレイン電位を押し上げ、出力信号のダイナミックレンジを劣化させる結果となる。
【００３７】
本実施形態におけるように、該画素選択用デプレッション型ＭＯＳトランジスタ１０を選択手段として使う事により、該画素選択用デプレッション型ＭＯＳトランジスタ１０のＶｇｓをＶｓｅｌに抑える事により、該ソースフォロア用デプレッションＭＯＳトランジスタ３のドレイン電位の下降を防止し、ダイナミックレンジの大きい線形性の良い画素読み出しセルを構成する事が出来る。
【００３８】
また、該定電流源用ＭＯＳトランジスタ６の変わりに、本発明の第二実施形態で示したリセット時に、該ソースフォロア用ＭＯＳトランジスタ３のＶｇｓが０ｖになる様にバイアスする定電流源９を用いた場合も同等の効果が得られる。
【００３９】
本実施形態の構成によれば、該画素選択用デプレッション型ＭＯＳトランジスタ１０のＶｇｓの電圧降下を最小に抑え、該ソースフォロア３のドレイン電位の下降を抑える事ができ、該ソースフォロア用デプレッション型ＭＯＳトランジスタ３のダイナミックレンジを拡大し、低電圧でも、十分な信号振幅を確保できるＣＭＯＳセンサの画素部を構成する事を可能とした。
【００４０】
上記各実施形態においては、基準電位を接地電位として説明したが、基板電位と基準電位とを負の電源電圧としても動作することは勿論である。
【００４１】
【発明の効果】
以上説明したように、本発明によれば、画素中にソースフォロア回路のＭＯＳトランジスタが設けられている光電変換装置において、前記ソースフォロア回路のＭＯＳトランジスタをデプレッション型ＭＯＳトランジスタで構成し、さらに垂直出力線をバイアスする定電流源が該ソースフォロア回路と同一導電型のデプレッションＭＯＳトランジスタのゲートとソース及びバックゲート電位が接地電位に接続された定電流源によって構成され、かつ前記定電流源用デプレッション型ＭＯＳトランジスタのドレイン電流を該ソースフォロア用デプレッション型ＭＯＳトランジスタのゲートがリセット時、該ソースフォロア用デプレッション型ＭＯＳトランジスタのＶｇｓが０ｖにバイアスされる様な値に設定する事で該ソースフォロア用デプレッション型ＭＯＳトランジスタのゲート−ソース間の電圧降下がなくなり、低電圧動作でも信号出力のダイナミックレンジを拡大し、十分な信号振幅を確保できる線形性の優れたＣＭＯＳセンサの画素部を構成する事を可能とした。
【００４２】
また、該定電流源用デプレッション型ＭＯＳトランジスタはソース及びゲートは接続されて同電位となっており、Ｖｇｓ＝０ｖにバイアスされており、Ｖｇｓ＝０ｖで決まるドレイン電流を流す為、電流源用バイアス回路が不必要となり、各垂直出力ラインをバイアスする電流源が、おのおの電気的に分離され、各画素間の微少なクロストークを抑える事で、高画質な画像出力を可能とした。
【図面の簡単な説明】
【図１】本発明における第一実施形態の画素構成図である。
【図２】本発明で用いたデプレッションＭＯＳトランジスタの特性図１である。
【図３】本発明における第一実施形態のリセット時の等価回路図である。
【図４】本発明で用いたデプレッションＭＯＳトランジスタの特性図２である。
【図５】本発明における第二実施形態の画素構成図である。
【図６】本発明における第三実施形態の画素構成図である。
【図７】本発明で用いたデプレッションＭＯＳトランジスタの特性図３である。
【図８】従来の画素構成図である。
【図９】従来のエリアセンサの概要図である。
【符号の説明】
１  ホトダイオード
２  光電荷転送用ＭＯＳトランジスタ
３  ソースフォロア用デプレッション型ＭＯＳトランジスタ
４  リセット用ＭＯＳトランジスタ
５  画素選択用型ＭＯＳトランジスタ
６  定電流源用デプレッション型ＭＯＳトランジスタ
７  垂直出力線Ｖｓｉｇ
８  電圧リミット用トランジスタ
９  定電流源
１０  画素選択用型デプレッション型ＭＯＳトランジスタ
１１  ＭＯＳトランジスタ
１２  ＭＯＳトランジスタ
２０  垂直走査回路
２１  信号保持手段
２２  水平転送ＭＯＳトランジスタ
２３  電圧バッファアンプ
２４  水平走査回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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