(57)【特許請求の範囲】
【請求項１】
複数の対をなすビット線と、入力する列選択信号により同時に一対の前記ビット線を選択する列選択回路と、ソースを接地電位としゲートを行選択信号に接続しドレインを前記対をなすビット線の何れか一方に接続した単一のトランジスタからなるメモリセルをマトリクス状に配列したメモリセルアレイとを備えた半導体記憶装置であって、
対をなすビット線の間に他のビット線を配置するとともに、各ビット線に対応して設けられそれぞれ導通状態となることによりビット線を接地電位に接続する複数のビット線接地トランジスタを備えたビット線接地回路を設け、前記ビット線接地回路は、列選択回路により選択される一対のビット線に対応するビット線接地トランジスタのみを非導通状態とし、他のビット線接地トランジスタを導通状態にするようにしたことを特徴とする半導体記憶装置。
【請求項２】
複数の対をなすビット線と、入力する列選択信号により同時に一対の前記ビット線を選択する列選択回路と、ソースを接地電位としゲートを行選択信号に接続しドレインを前記対をなすビット線の何れか一方に接続した単一のトランジスタからなるメモリセルをマトリクス状に配列したメモリセルアレイとを備えた半導体記憶装置であって、
対をなすビット線の間に他のビット線を配置するとともに、各ビット線に対応して設けられそれぞれ導通状態となることによりビット線を接地電位に接続する複数のビット線接地トランジスタを備えたビット線接地回路を設け、前記ビット線接地回路は、列選択回路により選択される一対のビット線に対応するビット線接地トランジスタを非導通状態とし、少なくとも前記選択される一対のビット線の間に配置された他のビット線に対応するビット線接地トランジスタを導通状態にするようにしたことを特徴とする半導体記憶装置。
【請求項３】
複数の対をなすビット線と、入力する列選択信号により同時に一対の前記ビット線を選択する列選択回路と、２つのトランジスタからなり各々のソースを接地電位とし各々のゲートを同一の行選択信号に接続し一方のドレインを前記対をなすビット線の一方に接続し他方のドレインを開放したメモリセルをマトリクス状に配列したメモリセルアレイとを備えた半導体記憶装置であって、
選択されたビット線をプリチャージ期間にハイレベルにプリチャージするチャージアップ回路と、
前記対をなすビット線の間に他のビット線を配置するとともに、各ビット線に対応して設けられそれぞれ導通状態となることによりビット線を接地電位に接続する複数のビット線接地トランジスタを備えたビット線接地回路を設け、
前記ビット線接地回路は、前記列選択回路により選択される一対のビット線に対応するビット線接地トランジスタのみを非導通状態とし、他のビット線接地トランジスタを導通状態にするようにしたことを特徴とする半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置に関し、小面積化を実現する回路技術に関する。
【０００２】
【従来の技術】
図６は、従来の半導体記憶装置として、コンタクト方式のマスクＲＯＭの構成を示す回路図である。コンタクト方式のマスクＲＯＭとは、メモリセルトランジスタのドレインとビット線との接続関係を、ＲＯＭデータの“１”及び“０”に対応させるものである。
【０００３】
図６に示すように、従来の半導体記憶装置は、列デコーダ２、列デコーダ3、チャージアップ回路４、チャージアップ回路５、イコライズ回路６、差動アンプ回路７及びメモリセルアレイ１２から構成されている。
【０００４】
列デコーダ２は、ゲートを列選択信号であるビット線選択信号ＣＤｊ（ｊ＝１〜ｎ）に各々接続し、ドレインを共通の接続点ＤＩＮに接続し、ソースをビット線ＢＬｊ（ｊ＝１〜ｎ）に各々接続したＮ型ＭＯＳトランジスタＱＴｊ（ｊ＝１〜ｎ）から構成される。
【０００５】
列デコーダ３は、ゲートをビット線選択信号ＣＤｊ（ｊ＝１〜ｎ）に各々接続し、ドレインを共通の接続点/ＤＩＮに接続し、ソースをビット線/ＢＬｊ（ｊ＝１〜ｎ）に各々接続したＮ型ＭＯＳトランジスタＱＢｊ（ｊ＝１〜ｎ）から構成される。
【０００６】
チャージアップ回路４及び５は、ビット線プリチャージ信号ＣＨを入力とし、接続点ＤＩＮ及び接続点/ＤＩＮに各々電荷を供給する。本例では、ビット線プリチャージ信号ＣＨが論理レベル「Ｈ」のときＤＩＮ及び/ＤＩＮに各々電荷を供給し、論理レベル「Ｌ」のとき接続点ＤＩＮ及び接続点/ＤＩＮへの電荷供給を各々停止するものとする。
【０００７】
イコライズ回路６は、ビット線イコライズ信号ＥＱを入力とし、ＤＩＮと/ＤＩＮに接続されている。本例では、ビット線イコライズ信号ＥＱが論理レベル「Ｈ」のとき接続点ＤＩＮと接続点/ＤＩＮと同電位にし、論理レベル「Ｌ」とのき接続点ＤＩＮと接続点/ＤＩＮを同電位の状態から開放するものとする。
【０００８】
差動アンプ回路７は、接続点ＤＩＮと接続点/ＤＩＮを入力とし、その電位差を増幅させることによってメモリセルアレイ１２に記憶されたデータを出力端子ＤＯＵＴへ出力させる。本例では接続点ＤＩＮの論理レベルが「Ｈ」且つ接続点/ＤＩＮの論理レベル「Ｌ」の場合は出力端子ＤＯＵＴへ論理レベル「Ｈ」を出力し、接続点ＤＩＮの論理レベルが「Ｌ」且つ接続点/ＤＩＮの論理レベル「Ｈ」の場合は出力端子ＤＯＵＴへ論理レベル「Ｌ」を出力するものとする。
【０００９】
メモリセルアレイ１２は、Ｎ型ＭＯＳトランジスタにより形成されたメモリセルＭ（ｉ，ｊ）（ｉ＝１〜ｍ，ｊ＝１〜ｎ）及び/Ｍ（ｉ，ｊ）（ｉ＝１〜ｍ，ｊ＝１〜ｎ）がｍ行ｎ列のマトリクス状に配置されて構成される。各メモリセルＭ（ｉ，ｊ）及び/Ｍ（ｉ，ｊ）のゲートは、ワード線ＷＬｉ（ｉ＝１〜ｍ）に各々接続され、そのソースは接地電位に接続され、そのドレインは、メモリセルデータが“０”の場合、メモリセルＭ（ｉ，ｊ）ではビット線ＢＬｊ（ｊ＝１〜ｎ）に各々接続され、メモリセル/Ｍ（ｉ，ｊ）では浮遊状態（非接続）にされ、メモリセルデータが“１”の場合、メモリセルＭ（ｉ，ｊ）では浮遊状態（非接続）にされ、メモリセル/Ｍ（ｉ，ｊ）ではビット線/ＢＬｊ（ｊ＝１〜ｎ）に各々接続される。またビット線ＢＬｊとビット線/ＢＬｊは隣接した構成からなる。
【００１０】
以上のように構成された半導体記憶装置において、メモリセルアレイ１２に記憶されたデータを読み出す動作について、メモリセルＭ（１，１）、メモリセル/Ｍ（１，１）の読み出し動作を例にして、図７のタイミング図を用いて説明する。本従来例では、ビット線プリチャージ信号ＣＨ、ビット線選択信号ＣＤｊ、ワード線ＷＬｉ、接続点ＤＩＮ、接続点/ＤＩＮ、ビット線ＢＬｊ、ビット線/ＢＬｊ、ビット線イコライズ信号ＥＱ、出力端子ＤＯＵＴの初期状態は接地電位としている。
【００１１】
図７において、期間１でビット線イコライズ信号ＥＱが「Ｈ」レベルとなることで、接続点ＤＩＮと接続点/ＤＩＮを同電位状態とし、ビット線プリチャージ信号ＣＨが「Ｈ」レベルなることで、接続点ＤＩＮ及び接続点/ＤＩＮにチャージアップ回路４、５により各々電荷が供給される。またビット線選択信号ＣＤ１が「Ｈ」レベルに、その他のビット線選択信号ＣＤｊ（ｊ＝２〜ｎ）は「Ｌ」レベルに遷移し、ビット線選択トランジスタＱＴ１とＱＢ１は導通状態となり、ビット線選択トランジスタＱＴｊ（ｊ＝２〜ｎ）とＱＢｊ（ｊ＝２〜ｎ）は非導通状態となる。
【００１２】
ビット線選択トランジスタＱＴ１とＱＢ１は導通状態となったことにより、接続点ＤＩＮと接続点/ＤＩＮに供給される電荷は、ビット線ＢＬ１と/ＢＬ１に供給される。
【００１３】
ここでワード線ＷＬｉ（ｉ＝１〜ｍ）は「Ｌ」レベルであるため、メモリセルＭ（ｉ，ｊ）（ｉ＝１〜ｍ,ｊ＝１〜ｎ）は全て非導通状態となり、接続点ＤＩＮ,/ＤＩＮとビット線ＢＬ１,/ＢＬ１の電位は所定の時間で「Ｈ」レベルとなる。
【００１４】
次に期間２で、ビット線イコライズ信号ＥＱが「Ｌ」レベルとなることで、接続点ＤＩＮと接続点/ＤＩＮは開放され、ビット線プリチャージ信号ＣＨが「Ｌ」レベルなることで、接続点ＤＩＮ及び接続点/ＤＩＮへのチャージアップ回路４、５からの電荷供給が停止される。またビット線選択信号ＣＤｊ（ｊ＝１〜ｎ）は期間１のレベルを維持することで、ビット線選択トランジスタＱＴ１とＱＢ１は導通状態を維持し、ビット線選択トランジスタＱＴｊ（ｊ＝２〜ｎ）とＱＢｊ（ｊ＝２〜ｎ）は非導通状態を維持する。
【００１５】
ここでワード線ＷＬ１が「Ｈ」レベルに遷移し、ＷＬｉ（ｉ＝２〜ｍ）は「Ｌ」レベルを維持することにより、メモリセルＭ（１,１）と/Ｍ（１,１）は導通状態となり、その他のメモリセルＭ（ｉ，ｊ）（ｉ＝１〜ｍ,ｊ＝１〜ｎ，ただしｉ＝ｊ＝１を除く）と/Ｍ（ｉ，ｊ）（ｉ＝１〜ｍ,ｊ＝１〜ｎ，ただしｉ＝ｊ＝１を除く）は非導通状態を維持する。
【００１６】
メモリセルＭ（１,１）がビット線ＢＬ１に接続されず、メモリセル/Ｍ（１,１）がビット線/ＢＬ１に接続されているとき、即ちＲＯＭデータ“１”のとき、接続点ＤＩＮとビット線ＢＬ１は、期間１で「Ｈ」レベルとなった電位を維持し、接続点/ＤＩＮとビット線/ＢＬ１は、期間１で「Ｈ」レベルとなった電位を、導通状態になったメモリセル/Ｍ（１,１）を介して電荷を接地電位へと放出することで「Ｌ」レベルとなる。
【００１７】
この結果、差動アンプ回路７は接続点ＤＩＮが「Ｈ」レベル、接続点/ＤＩＮが「Ｌ」レベルになったことを受けて、出力ＤＯＵＴにデータ“１”を出力する。
【００１８】
また、メモリセルＭ（１,１）がビット線ＢＬ１に接続され、メモリセル/Ｍ（１,１）がビット線/ＢＬ１に接続されないとき、即ちＲＯＭデータ“０”のとき、接続点/ＤＩＮとビット線/ＢＬ１は、期間１で「Ｈ」レベルとなった電位を維持し、接続点ＤＩＮとビット線ＢＬ１は、期間１で「Ｈ」レベルとなった電位を、導通状態になったメモリセルＭ（１,１）を介して電荷を接地電位へと放出することで「Ｌ」レベルとなる。
【００１９】
この結果、差動アンプ回路７は接続点ＤＩＮが「Ｌ」レベル、接続点/ＤＩＮが「Ｈ」レベルになったことを受けて、出力ＤＯＵＴにデータ“０”を出力する。
【００２０】
【発明が解決しようとする課題】
上記従来の半導体記憶装置では以下の問題を有している。
【００２１】
半導体記憶装置において、一つのデータの記憶に二つのメモリセルを必要とするため面積が大きくなる。
【００２２】
また、小面積化のために微細化技術の極限まで、一つのデータを記憶する二つのメモリセルが接続される各々のビット線の間隔を短くした場合、ビット線とビット線の間の容量が増大する。これにより一つのデータを記憶する二つのメモリセルが接続される二つのビット線はプリチャージされ「Ｈ」レベルになった後に、ワード線ＷＬｉ（ｉ＝１〜ｍ）が「Ｈ」になることにより、メモリセルトランジスタのドレインに接続されているビット線が「Ｌ」レベルに遷移するが、このとき、「Ｈ」レベルを維持しているもう一方のビット線の電荷が、ビット線とビット線の間の容量を介して、「Ｌ」レベルに遷移するビット線へ放電され、「Ｈ」レベルから「Ｌ」レベルとなり、一方のビット線ともう一方のビット線の電位差が無くなり、差動アンプ回路７が正常に動作できなくなるという問題があった。
【００２３】
本発明は、上記したような従来の半導体記憶装置における問題を解決するものであり、その目的は、一つのデータを記憶するメモリセルのトランジスタ数を削減したり、あるいは、動作の不具合を生じることなくビット線の間隔を可能な限り短くすることを可能にすることにより、小面積化を図ることができる半導体記憶装置を提供することにある。
【００２４】
【課題を解決するための手段】
請求項１記載の半導体記憶装置は、複数の対をなすビット線と、入力する列選択信号により同時に一対のビット線を選択する列選択回路と、ソースを接地電位としゲートを行選択信号に接続しドレインを対をなすビット線の何れか一方に接続した単一のトランジスタからなるメモリセルをマトリクス状に配列したメモリセルアレイとを備えた半導体記憶装置であって、対をなすビット線の間に他のビット線を配置するとともに、各ビット線に対応して設けられそれぞれ導通状態となることによりビット線を接地電位に接続する複数のビット線接地トランジスタを備えたビット線接地回路を設け、ビット線接地回路は、列選択回路により選択される一対のビット線に対応するビット線接地トランジスタのみを非導通状態とし、他のビット線接地トランジスタを導通状態にするようにしたことを特徴とする。
【００２５】
この構成によれば、一つのデータを記憶するメモリセルを従来の二つのトランジスタから単一のトランジスタにすることで小面積化を図ることができる。
【００２７】
また、読み出し対象の対をなすビット線を隣接しないように配置し、読み出し対象以外のビット線を接地電位とすることで、読み出し対象のビット線とビット線の間の容量による起因する電位の変動を安定化し、全てのビット線とビット線の間隔を極限まで短くして小面積化を図ることができる。
【００２８】
請求項２記載の半導体記憶装置は、複数の対をなすビット線と、入力する列選択信号により同時に一対のビット線を選択する列選択回路と、ソースを接地電位としゲートを行選択信号に接続しドレインを対をなすビット線の何れか一方に接続した単一のトランジスタからなるメモリセルをマトリクス状に配列したメモリセルアレイとを備えた半導体記憶装置であって、対をなすビット線の間に他のビット線を配置するとともに、各ビット線に対応して設けられそれぞれ導通状態となることによりビット線を接地電位に接続する複数のビット線接地トランジスタを備えたビット線接地回路を設け、ビット線接地回路は、列選択回路により選択される一対のビット線に対応するビット線接地トランジスタを非導通状態とし、少なくとも選択される一対のビット線の間に配置された他のビット線に対応するビット線接地トランジスタを導通状態にするようにしたことを特徴とする。
【００２９】
この構成によれば、一つのデータを記憶するメモリセルを従来の二つのトランジスタから単一のトランジスタにすることで小面積化を図ることができる。
また、読み出し対象の対をなすビット線を隣接しないように配置し、少なくとも読み出し対象の対をなすビット線の間に配置されたビット線を接地電位とすることで、読み出し対象のビット線とビット線の間の容量による起因する電位の変動を安定化し、全てのビット線とビット線の間隔を極限まで短くして小面積化を図ることができる。
【００３０】
請求項３載の半導体記憶装置は、複数の対をなすビット線と、入力する列選択信号により同時に一対のビット線を選択する列選択回路と、２つのトランジスタからなり各々のソースを接地電位とし各々のゲートを同一の行選択信号に接続し一方のドレインを対をなすビット線の一方に接続し他方のドレインを開放したメモリセルをマトリクス状に配列したメモリセルアレイとを備えた半導体記憶装置であって、選択されたビット線をプリチャージ期間にハイレベルにプリチャージするチャージアップ回路と、対をなすビット線の間に他のビット線を配置するとともに、各ビット線に対応して設けられそれぞれ導通状態となることによりビット線を接地電位に接続する複数のビット線接地トランジスタを備えたビット線接地回路を設け、ビット線接地回路は、列選択回路により選択される一対のビット線に対応するビット線接地トランジスタのみを非導通状態とし、他のビット線接地トランジスタを導通状態にするようにしたことを特徴とする。
【００３１】
この構成によれば、読み出し対象の対をなすビット線を隣接しないように配置し、読み出し対象以外のビット線を接地電位とすることで、読み出し対象のビット線とビット線の間の容量による起因する電位の変動を安定化し、全てのビット線とビット線の間隔を極限まで短くして小面積化を図ることができる。
【００３４】
【発明の実施の形態】
実施の形態の説明の先立って、参考例について説明する。
（参考例）
図１は、参考例の半導体記憶装置の構成を示す回路図である。
【００３５】
図１に示すように、参考例の半導体記憶装置は、メモリセルアレイ１、列デコーダ（列選択回路）２，３、チャージアップ回路４、チャージアップ回路５、イコライズ回路６及び差動アンプ回路７から構成されている。列デコーダ２、列デコーダ３、チャージアップ回路４、チャージアップ回路５、イコライズ回路６及び差動アンプ回路７については従来例と同様であるので、同一の構成要素には同一の符号を付して、その説明を省略する。
【００３６】
メモリセルアレイ１は、Ｎ型ＭＯＳトランジスタにより形成されたメモリセルＭＡ（ｉ，ｊ）（ｉ＝１〜ｍ，ｊ＝１〜ｎ）がｍ行ｎ列のマトリクス状に配置されて構成される。各メモリセルＭＡ（ｉ，ｊ）のゲートは、行選択信号を入力するワード線ＷＬｉ（ｉ＝１〜ｍ）に各々接続され、そのソースは接地電位に接続され、そのドレインは、メモリセルデータが“１”の場合は、ビット線ＢＬｊ（ｊ＝１〜ｎ）には各々接続されずに、ビット線/ＢＬｊ（ｊ＝１〜ｎ）に各々接続され、メモリセルデータが“０”の場合は、ビット線ＢＬｊ（ｊ＝１〜ｎ）に各々接続され、ビット線/ＢＬｊ（ｊ＝１〜ｎ）には各々接続されていない構成からなる。
【００３７】
以上のように構成された半導体記憶装置において、メモリセルアレイ１に記憶されたデータを読み出す動作について、メモリセルＭＡ（１，１）の読み出し動作を例にして説明する。
【００３８】
図１における各信号の遷移動作は従来例の図７のタイミング図と同一であり、その説明を省略し、従来例と異なるメモリセルとビット線の接続関係について説明する。
【００３９】
メモリセルＭＡ（１,１）がビット線ＢＬ１に接続されず、ビット線/ＢＬ１に接続されているとき、即ちＲＯＭデータ“１”のとき、接続点ＤＩＮとビット線ＢＬ１は、期間１で「Ｈ」レベルとなった電位を維持し、接続点/ＤＩＮとビット線/ＢＬ１は、期間１で「Ｈ」レベルとなった電位を、導通状態になったメモリセルＭＡ（１,１）を介して電荷を接地電位へと放出することで「Ｌ」レベルとなる。
【００４０】
この結果、差動アンプ回路７は接続点ＤＩＮが「Ｈ」レベル、接続点/ＤＩＮが「Ｌ」レベルになったことを受けて、出力ＤＯＵＴにデータ“１”を出力する。
【００４１】
また、メモリセルＭＡ（１,１）がビット線ＢＬ１に接続され、ビット線/ＢＬ１に接続されないとき、即ちＲＯＭデータ“０”のとき、接続点/ＤＩＮとビット線/ＢＬ１は、期間１で「Ｈ」レベルとなった電位を維持し、接続点ＤＩＮとビット線ＢＬ１は、期間１で「Ｈ」レベルとなった電位を、導通状態になったメモリセルＭＡ（１,１）を介して電荷を接地電位へと放出することで「Ｌ」レベルとなる。
【００４２】
この結果、差動アンプ回路７は接続点ＤＩＮが「Ｌ」レベル、接続点/ＤＩＮが「Ｈ」レベルになったことを受けて、出力ＤＯＵＴにデータ“０”を出力する。
【００４３】
上記のように、この参考例によれば、対をなす二つのビット線ＢＬｊと/ＢＬｊ（ｊ＝１〜ｎ）を用いて読み出しを行う半導体記憶装置において、一つのデータを記憶するメモリセルを従来の二つのトランジスタから一つのトランジスタに削減できる。これにより半導体記憶装置の小面積化が容易に可能になると共に、ワード線の負荷を大幅に削減することも可能となり、低消費電力化も可能となる。
【００４４】
（第１の実施の形態）
図２は、本発明の第１の実施の形態に係る半導体記憶装置の構成を示す回路図である。
【００４５】
図２に示す半導体記憶装置は、参考例の構成に加え、ビット線接地回路９を設けている。また、メモリセルアレイ８中の構成要素および接続関係は図１のメモリセルアレイ１と同じであるが、このメモリセルアレイ８では、対をなす二つのビット線ＢＬｊと/ＢＬｊ（ｊ＝１〜ｎ）が隣接しないように各ビット線を配置している。その他の参考例と同一の構成要素には同一の符号を付して、その説明を省略する。
【００４６】
ビット線接地回路９は、Ｎ型ＭＯＳトランジスタからなるビット線接地トランジスタＱＲｊ（ｊ＝１〜ｎ）及びＱ/Ｒｊ（ｊ＝１〜ｎ）からなり、そのゲートは各々ビット線接地選択信号ＲＳＴｊ（ｊ＝１〜ｎ）に接続され、そのソースは各々接地電位に接続され、そのドレインは、ビット線接地トランジスタＱＲｊ（ｊ＝１〜ｎ）はビット線ＢＬｊ（ｊ＝１〜ｎ）に接続され、ビット線接地トランジスタＱ/Ｒｊ（ｊ＝１〜ｎ）はビット線/ＢＬｊ（ｊ＝１〜ｎ）に接続された構成からなる。なお、ビット線接地選択信号ＲＳＴｊは、ビット線選択信号ＣＤｊ，ワード線ＷＬｉと同様に外部から入力されるアドレス信号をデコードして生成される信号である。本例では、アドレス入力からデコードまでの構成および動作については、ＣＤｊ，ＷＬｉと同様、ＲＳＴｊも省略している。
【００４７】
以上のように構成された半導体記憶装置における動作について、図３のタイミング図を用いて説明する。
【００４８】
図３のタイミング図において、ビット線接地回路９の入力信号以外の信号の遷移動作は参考例と同様に従来例と同様であり、その説明を省略する。ここでは、ビット線接地トランジスタ選択信号ＲＳＴｊ（ｊ＝１〜ｎ）の初期状態は接地電位としている。このビット線接地トランジスタ選択信号ＲＳＴｊは、ビット線選択信号ＣＤｊと対応し、ビット線選択信号ＣＤｊにより選択されるビット線ＢＬｊ及び/ＢＬｊに接続されているビット線接地トランジスタＱＲｊ及びＱ/Ｒｊを非導通状態にし、その他のビット線接地トランジスタＱＲｊ及びＱ/Ｒｊを導通状態にする。図３では、従来例同様、ビット線選択信号ＣＤ１が「Ｈ」レベルになる場合、すなわちビット線ＢＬ１及び/ＢＬ１が選択される場合を例に示す。
【００４９】
期間１において、ビット線接地トランジスタ選択信号ＲＳＴ１は「Ｌ」レベルに、ＲＳＴｊ（ｊ＝２〜ｎ）は「Ｈ」レベルに遷移し、ビット線接地トランジスタＱＲ１とＱ/Ｒ１は非導通状態に、その他のビット線接地トランジスタＱＲｊ（ｊ＝２〜ｎ）とＱ/Ｒｊ（ｊ＝２〜ｎ）は導通状態となる。また期間２において、ビット線接地トランジスタ選択信号ＲＳＴ１は「Ｌ」レベルを維持し、ＲＳＴｊ（ｊ＝２〜ｎ）は「Ｈ」レベルを維持する。
【００５０】
この結果、読み出しされるメモリセルＭＡ（１,１）が接続されるビット線ＢＬ１と/ＢＬ１以外のビット線ＢＬｊ（ｊ＝２〜ｎ）と/ＢＬｊ（ｊ＝２〜ｎ）は接地電位に固定される。
【００５１】
上記のように本実施の形態によれば、二つのビット線を用いて読み出しを行う半導体記憶装置において、対をなす二つのビット線ＢＬｊと/ＢＬｊ（ｊ＝１〜ｎ）が隣接しないように各ビット線を配置する、すなわち、読み出し対象以外のビット線を読み出しに用いるビット線の間に挿入し、読み出し時に接地電位に固定することで、読み出しを行う二つのビット線間の干渉を解消することができる。これにより参考例の効果に加え、更に各々のビット線の間隔を微細化の極限まで短くすることが可能になり半導体記憶装置の小面積化を図ることが可能となる。
【００５２】
本実施の形態では、参考例の構成にビット線接地回路９が付加されるが、それによる面積の増加より、参考例に比べ各ビット線の間隔を短くできることによるメモリセルアレイ８の小面積化の効果の方が大きい。
【００５３】
なお、本実施の形態では、参考例の構成に対し、ビット線の配置を変えるとともにビット線接地回路９を設けたが、図６に示す従来例の構成に対し、同様にビット線の配置を変えるとともにビット線接地回路９を設けることにより、そうしたことによる同様の効果を得ることができる。
【００５４】
また、本実施の形態では、ビット線接地回路９を各々のビット線にビット線接地トランジスタを設けた構成としたが、図４に示すビット線接地回路のように、対をなす二つのビット線に対して一つのビット線接地トランジスタを設け、該ビット線接地トランジスタのドレインを、対をなす二つのビット線に接続した構成としても同様な効果が得られる。
【００５５】
（第２の実施の形態）
図５は、本発明の第２の実施の形態に係る半導体記憶装置の構成を示す回路図である。
【００５６】
図５に示す半導体記憶装置は、第１の実施の形態の構成にエンコード回路１０を付加し、図２のビット線接地回路９に代えて入力数を削減したビット線接地回路１１を設けている。第１の実施の形態と同一の構成要素には同一の符号を付して、その説明を省略する。
【００５７】
エンコード回路１０は、入力される信号のうち複数の信号の遷移を、一定の規則に基づき出力することで、入力に対して出力の数を削減することができる。本実施の形態では、入力のビット線接地選択信号ＲＳＴｊ（ｊ＝１〜ｎ）のｎ本を、（ｎ/ａ）本（ａは整数）にしてビット線接地選択エンコード信号ＥＲＴｋ（ｋ＝１〜ｎ/ａ）（ａは２のべき乗でｎ/２≧ａとなる値）を出力する。
【００５８】
ここで、ｎ＝８、a＝２とすると、ビット線接地選択信号ＲＳＴｊおよびビット線接地選択エンコード信号ＥＲＴｋは、ビット線接地選択信号ＲＳＴ１あるいはＲＳＴ５が「Ｌ」レベルでその他のビット線接地選択信号ＲＳＴｊが「Ｈ」レベルのとき、ビット線接地選択エンコード信号ＥＲＴ１が「Ｌ」レベルにその他のＥＲＴｋは「Ｈ」レベルになり、ビット線接地選択信号ＲＳＴ２あるいはＲＳＴ６が「Ｌ」レベルでその他のビット線接地選択信号ＲＳＴｊが「Ｈ」レベルのとき、ビット線接地選択エンコード信号ＥＲＴ２が「Ｌ」レベルにその他のＥＲＴｋは「Ｈ」レベルになり、ビット線接地選択信号ＲＳＴ３あるいはＲＳＴ７が「Ｌ」レベルでその他のビット線接地選択信号ＲＳＴｊが「Ｈ」レベルのとき、ビット線接地選択エンコード信号ＥＲＴ３が「Ｌ」レベルにその他のＥＲＴｋは「Ｈ」レベルになり、ビット線接地選択信号ＲＳＴ４あるいはＲＳＴ８が「Ｌ」レベルでその他のビット線接地選択信号ＲＳＴｊが「Ｈ」レベルのとき、ビット線接地選択エンコード信号ＥＲＴ４が「Ｌ」レベルにその他のＥＲＴｋは「Ｈ」レベルになる。
【００５９】
ビット線接地回路１１は、Ｎ型ＭＯＳトランジスタからなるビット線接地トランジスタＱＲｊ（ｊ＝１〜ｎ）及びＱ/Ｒｊ（ｊ＝１〜ｎ）からなり、それらのソースおよびドレインの接続は図２のビット線接地回路９の場合と同じである。それらのゲートは、各々ビット線接地選択エンコード信号ＥＲＴｋ（ｋ＝１〜ｎ/ａ）（ａは２のべき乗でｎ/２≧ａとなる値）に接続される。ここで、ｎ＝８，ａ＝２とすると、ビット線接地選択エンコード信号ＥＲＴ１がビット線接地トランジスタＱＲ１，Ｑ/Ｒ１，ＱＲ５，Ｑ/Ｒ５のゲートに、ビット線接地選択エンコード信号ＥＲＴ２がビット線接地トランジスタＱＲ２，Ｑ/Ｒ２，ＱＲ６，Ｑ/Ｒ６のゲートに、ビット線接地選択エンコード信号ＥＲＴ３がビット線接地トランジスタＱＲ３，Ｑ/Ｒ３，ＱＲ７，Ｑ/Ｒ７のゲートに、ビット線接地選択エンコード信号ＥＲＴ４がビット線接地トランジスタＱＲ４，Ｑ/Ｒ４，ＱＲ８，Ｑ/Ｒ８のゲートに接続された構成になる。
【００６０】
以上のように構成された半導体記憶装置における動作について、図３のタイミング図を用いて説明する。図３に示された信号については第１の実施の形態と同様である。
【００６１】
期間１において、ビット線接地選択信号ＲＳＴ１は「Ｌ」レベルに、ＲＳＴｊ（ｊ＝２〜ｎ）は「Ｈ」レベルに遷移し、それを受けてビット線接地選択エンコード信号ＥＲＴ１は「Ｌ」レベルに、その他のＥＲＴｋは「Ｈ」レベルに遷移し、ビット線接地トランジスタＱＲ１、Ｑ/Ｒ１、ＱＲ５、Ｑ/Ｒ５は非導通状態に、その他のビット線接地トランジスタＱＲｊ、Ｑ/Ｒｊは導通状態となる。また期間２において、ビット線接地トランジスタ選択信号ＲＳＴ１は「Ｌ」レベルを維持し、その他のＲＳＴｊは「Ｈ」レベルを維持し、これを受けてビット線接地選択エンコード信号ＥＲＴ１は「Ｌ」レベルを、その他のＥＲＴｋは「Ｈ」レベルを維持する。
【００６２】
この結果、読み出しされるメモリセルＭＡ（１,１）が接続されるビット線ＢＬ１と/ＢＬ１、及びビット線ＢＬ５と/ＢＬ５以外のビット線ＢＬｊと/ＢＬｊは接地電位に固定される。ここで、第１の実施の形態と比較すると、読み出し対象のビット線以外のビット線ＢＬ５と/ＢＬ５が接地電位に固定されないが、メモリセルＭＡ（１,１）のデータを読み出す場合、ビット線ＢＬ１及び/ＢＬ１間での干渉が防げれば動作上の問題はない（この点について第１，第２の実施の形態とも同様）。したがって、この場合ビット線ＢＬ１，/ＢＬ１に隣接するビット線ＢＬ２，/ＢＬ２が接地されるため問題はない。
【００６３】
上記のように本実施の形態によれば、ビット線接地トランジスタのゲートに接続される配線数を数分の一に削減できる。これにより参考例及び第１の実施の形態の効果と共に、ビット線接地トランジスタのゲートに接続される配線部の面積の縮小が可能となり、更に半導体記憶装置の小面積化が可能となる。
【００６４】
本実施の形態では、第１の実施の形態の構成にエンコーダ回路１０が付加されるが、それによる面積の増加より、ビット線接地トランジスタのゲートに接続される配線数を数分の一に削減できることによるビット線接地回路１１の小面積化の効果の方が大きい。
【００６５】
なお、本実施の形態では、参考例の構成に対し、ビット線の配置を変えるとともにビット線接地回路１１およびエンコーダ回路１０を設けた構成になっているが、図６に示す従来例の構成に対し、同様にビット線の配置を変えるとともにビット線接地回路１１およびエンコーダ回路１０を設けることにより、そうしたことによる同様を得ることができる。
【００６６】
【発明の効果】
以上説明したように本発明によれば、一つのデータを記憶するメモリセルを従来の二つのトランジスタから単一のトランジスタにすることで小面積化を図ることができる。
【００６７】
また、読み出し対象の対をなすビット線を隣接しないように配置し、少なくとも読み出し対象の対をなすビット線の間に配置された読み出しに関係の無いビット線を接地電位とすることで、読み出し対象のビット線とビット線の間の容量による起因する電位の変動を安定化し、全てのビット線とビット線の間隔を極限まで短くして小面積化を図ることができる。
【図面の簡単な説明】
【図１】  参考例の半導体記憶装置の構成を示す回路図
【図２】  本発明の第１の実施の形態に係る半導体記憶装置の構成を示す回路図
【図３】  本発明の第１の実施の形態に係る半導体記憶装置の動作を示すタイミング図
【図４】  本発明の第１の実施の形態に係る半導体記憶装置のビット線接地回路の他の構成例を示す回路図
【図５】  本発明の第２の実施の形態に係る半導体記憶装置の構成を示す回路図
【図６】  従来の半導体記憶装置の構成を示す回路図
【図７】  従来の半導体記憶装置の動作を示すタイミング図
【符号の説明】
１，８，１２  メモリセルアレイ
２，３  列デコーダ
４，５  チャージアップ回路
６  イコライズ回路
７  差動アンプ回路
９，１１  ビット線接地回路
１０  エンコーダ回路
【図１】
0003805643.tif 000002
【図２】
0003805643.tif 000003
【図３】
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【図４】
0003805643.tif 000005
【図５】
0003805643.tif 000006
【図６】
0003805643.tif 000007
【図７】
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