(57)【特許請求の範囲】
【請求項１】
複数の機能ユニットと、前記複数の機能ユニットについて共通にスタンバイ状態の設定及び解除のいずれかを指定するスタンバイ信号を出力するＣＰＵとを備えた半導体集積回路装置において、
前記複数の機能ユニットのそれぞれについて個別にスタンバイ状態の設定及び解除のいずれかを指定する制御信号を出力する手段と、
前記制御信号と、前記スタンバイ信号とを入力し、前記複数の機能ユニットのそれぞれについて、前記制御信号および前記スタンバイ信号の少なくとも一方が、機能ユニットの前記スタンバイ状態の設定を指定する値であるときには、当該機能ユニットがスタンバイ状態に設定されるように制御し、前記制御信号および前記スタンバイ信号が共に、機能ユニットの前記スタンバイ状態の解除を指定する値であるときは、当該機能ユニットのスタンバイ状態が解除されるように制御する手段と、
を備え、前記複数の機能ユニットに対してテストの条件を設定し、前記条件に基づいて前記スタンバイ状態が設定された状態で前記半導体集積回路装置をテストするときに、前記ＣＰＵは、前記複数の機能ユニットのうち前記スタンバイ状態が解除されていない機能ユニットの条件を変更することなく前記複数の機能ユニットのうち前記スタンバイ状態が解除された機能ユニットの条件を変更する、ことを特徴とする半導体集積回路装置。
【請求項２】
前記テストが、前記スタンバイ状態の電源電流を測定するＩＤＤＱテストである、
ことを特徴とする請求項１記載の半導体集積回路装置。
【請求項３】
ＣＰＵと、複数の周辺ユニットとを備えたマイクロコンピュータにおいて、
前記複数の周辺ユニットのそれぞれについて個別にスタンバイ状態の設定及び解除のいずれかを指定する制御信号を出力するテストモード設定レジスタと、
前記制御信号と、前記ＣＰＵから出力される複数の前記周辺ユニットについて共通にスタンバイ状態の設定及び解除のいずれかを指定するスタンバイ信号とを入力し、前記複数の周辺ユニットのそれぞれについて、前記制御信号および前記スタンバイ信号の少なくとも一方が、前記スタンバイ状態の設定を指定する値であるときには、前記周辺ユニットに対して前記スタンバイ状態の設定を指定する信号を出力し、前記制御信号および前記スタンバイ信号が共に前記スタンバイ状態の解除を指定する値であるときには、前記周辺ユニットに対して前記スタンバイ状態の解除を指定する信号を出力するスタンバイイネーブル制御回路と、
を備えたことを特徴とするマイクロコンピュータ。
【請求項４】
前記スタンバイイネーブル制御回路は、前記制御信号と前記スタンバイ信号の論理和をとる回路からなる、ことを特徴とする請求項３記載のマイクロコンピュータ。
【請求項５】
テスト実行時、一旦条件を設定した後、次のテストにおいて条件を変更する必要がない周辺ユニットについてはスタンバイ状態をそのまま維持し、条件の変更を行う周辺ユニットのみスタンバイ状態を解除して、新たな条件を設定した後に、再度スタンバイ状態に設定して次のテストが行われる、ことを特徴とする請求項３又は４記載のマイクロコンピュータ。
【請求項６】
前記テストモード設定レジスタには、前記ＣＰＵから制御内容が設定され、前記テストモード設定レジスタは、前記ＣＰＵから受け取った制御内容に基づき、前記各周辺ユニットについてスタンバイ状態の設定及び解除のいずれかを指定する制御信号を出力する、ことを特徴とする請求項４又は５記載のマイクロコンピュータ。
【請求項７】
前記テストモード設定レジスタが、外部から入力される外部制御信号に基づき、前記各周辺ユニットについてスタンバイ状態の設定及び解除のいずれかを指定する制御信号を出力する、ことを特徴とする請求項４又は５記載のマイクロコンピュータ。
【請求項８】
前記テストが、前記スタンバイ状態の電源電流を測定するＩＤＤＱテストである、ことを特徴とする請求項３乃至７のいずれか一に記載のマイクロコンピュータ。
【請求項９】
ＣＰＵと、前記ＣＰＵとバスを介して接続されるメモリ及び／又は周辺回路を含む複数の周辺ユニットと、を備えたマイクロコンピュータにおいて、
前記ＣＰＵから出力される信号を入力とし、前記複数の周辺ユニットのそれぞれについて個別にスタンバイ状態を設定するか解除するかを指定する制御信号を出力するテストモード設定レジスタと、
前記周辺ユニット毎に設けられ、前記テストモード設定レジスタから出力される制御信号と、前記ＣＰＵから出力される前記複数の周辺ユニットについて共通にスタンバイ状態の設定及び解除のいずれかを指定するスタンバイ信号と、を入力とし、前記制御信号および前記スタンバイ信号の少なくとも一方がアクティブ状態である場合に、対応する前記周辺ユニットに対してスタンバイ状態を設定する信号を出力することによって、前記制御信号がインアクティブ状態のときに前記スタンバイ信号がアクティブ状態からインアクティブ状態とされた場合、前記周辺ユニットのスタンバイ状態を解除し、前記制御信号がアクティブ状態のときに前記スタンバイ信号がアクティブ状態からインアクティブ状態とされた場合、前記周辺ユニットのスタンバイ状態を維持するように制御する複数のスタンバイイネーブル制御回路と、
を備えたことを特徴とするマイクロコンピュータ。
【請求項１０】
ＣＰＵと、前記ＣＰＵとバスを介して接続されるメモリ及び／又は周辺回路を含む複数の周辺ユニットと、を備えたマイクロコンピュータにおいて、
外部から入力される外部制御信号を入力とし、前記複数の周辺ユニットのそれぞれについて個別にスタンバイ状態を設定するか解除するかを指定する制御信号を出力するテストモード設定レジスタと、
前記周辺ユニット毎に設けられ、前記テストモード設定レジスタから出力される制御信号と、前記ＣＰＵから出力される前記複数の周辺ユニットについて共通にスタンバイ状態の設定及び解除のいずれかを指定するスタンバイ信号と、を入力とし、前記制御信号および前記スタンバイ信号の少なくとも一方がアクティブ状態である場合に、対応する前記周辺ユニットに対してスタンバイ状態を設定する信号を出力することによって、前記制御信号がインアクティブ状態のときに前記スタンバイ信号がアクティブ状態からインアクティブ状態とされた場合、対応する前記周辺ユニットのスタンバイ状態を解除し、前記制御信号がアクティブ状態のときに前記スタンバイ信号がアクティブ状態からインアクティブ状態とされた場合、対応する前記周辺ユニットのスタンバイ状態を維持するように制御する複数のスタンバイイネーブル制御回路と、
を備えたことを特徴とするマイクロコンピュータ。
【請求項１１】
複数の前記周辺ユニットをスタンバイ状態として一のテストが実行され、次のテストの実行にあたり、条件の設定変更を行う周辺ユニットに対してのみ、前記周辺ユニットのスタンバイ状態を解除してあらたな条件に設定した後スタンバイ状態に設定し、条件設定の変更を行わない他の周辺ユニットは、この間、スタンバイ状態をそのまま維持するように、制御が行われる、ことを特徴とする請求項９又は１０記載のマイクロコンピュータ。
【請求項１２】
前記テストが、前記スタンバイ状態の電源電流を測定するＩＤＤＱテストである、
ことを特徴とする請求項９乃至１１のいずれか一に記載のマイクロコンピュータ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はマイクロコンピュータのスタンバイ制御装置に関し、特に、ＩＤＤＱテストの実行に好適なマイクロコンピュータのスタンバイ制御装置に関する。
【０００２】
【従来の技術】
ＬＳＩ（大規模集積回路）のテストを行う方法として、スタンバイ状態のとき流れる電流を測定して、良、不良を判定するテスト（以下「ＩＤＤＱテスト」という）は、不良検出に有効なテスト手法であり、スタンバイ電流を、例えばＬＳＩの内部状態を変えながら測定することが有効であることが知られている。すなわち、マイクロコンピュータのＩＤＤＱテストでは、対象となる周辺ユニットやメモリ、ＣＰＵの設定条件を変えながらテストを実行する。
【０００３】
ＣＭＯＳ構成のＬＳＩでは、スタンバイ状態時に流れる電流は、例えばマイクロアンペアオーダーとされており、不良のトランジスタが存在した場合に流れる静止時の電源電流（VDD  supply  current（ＩDD）  Quiescent）の電流値は、この正常時の電流値を大きく上回ることになり、ＩＤＤＱテストで不良が検出される。
【０００４】
そして、ＩＤＤＱテストを実行する場合、ＣＰＵ（中央演算処理装置）のプログラム命令で内臓する周辺ユニットの状態をテスト毎に設定する。マイクロコンピュータが内蔵する周辺ユニットが複数存在するときは、各々の周辺ユニットに状態を設定してスタンバイ命令により、スタンバイ状態へ移行する。
【０００５】
ところで、周辺ユニットにおいて、スタンバイ条件が適切に設定がされていない場合には、スタンバイ状態でも電源電流が流れる場合がある。このため、周辺ユニットに対するスタンバイ条件の設定を省略することはできない。
【０００６】
図４は、従来のマイクロコンピュータのスタンバイ制御装置の構成の一例を示す図である。図５は、図４に示した従来のマイクロコンピュータで、ＩＤＤＱテストを行った場合のプログラムの流れを示したフローチャートである。
【０００７】
図４を参照すると、従来のマイクロコンピュータのスタンバイ制御装置は、ＣＰＵ１と、タイマ２と、シリアルインタフェース（シリアル）３と、ＣＰＵ１から出力され、メモリ４とタイマ２とシリアルインタフェース３の各周辺ユニットへ共通に入力されるスタンバイ信号１０と、タイマ２から出力されシリアルインタフェース３のシリアルクロックの基準となるタイミング信号１７と、ＣＰＵ１と、メモリ４と、タイマ２と、シリアルインタフェース３等の各周辺ユニットを接続する内部バス（ＢＵＳ）９を備えて構成されている。
【０００８】
図４及び図５を参照して、この従来のマイクロコンピュータにおいてＩＤＤＱテストを行った場合の処理手順について説明する。
【０００９】
まず、ＣＰＵ１はタイマ２に条件１、シリアルインタフェース３に条件１、メモリ４に条件１を設定する（ステップ５０１〜５０３）。つづいてＣＰＵ１はスタンバイ命令を実行し（ステップ５０４）、スタンバイ制御信号１０がアクティブになる。またタイマ２から出力するタイミング信号１７はアクティブになる。この条件で、スタンバイ電流を測定する（ステップ５０５）。
【００１０】
スタンバイ状態が解除されると（ステップ５０６）、各周辺ユニット全て通常動作へ移行する。
【００１１】
次に、ＣＰＵ１はタイマ２に条件１、シリアルインタフェース３に条件１、メモリ４に条件２を設定する（ステップ５０７〜５０９）。つづいてＣＰＵ１はスタンバイ命令を実行し（ステップ５１０）、スタンバイ制御信号１０がアクティブになる。この条件で、スタンバイ電流を測定する（ステップ５１１）。
【００１２】
スタンバイ状態が解除されると（ステップ５１２）、各周辺ユニット全て通常動作へ移行する。
【００１３】
次に、ＣＰＵ１はタイマ２に条件１、シリアルインタフェース３に条件２、メモリ４に条件１を設定する（ステップ５１３〜５１５）。つづいてＣＰＵ１はスタンバイ命令を実行し（ステップ５１６）、スタンバイ制御信号１０がアクティブになる。この条件でスタンバイ電流を測定する（ステップ５１７）。
【００１４】
スタンバイ状態が解除されると（ステップ５１８）、各周辺ユニット全て通常動作へ移行する。
【００１５】
次に、ＣＰＵ１はタイマ２に条件２、シリアルインタフェース３に条件１、メモリ４に条件１を設定する（ステップ５１９〜５２１）。つづいてＣＰＵ１はスタンバイ命令を実行し（ステップ５２２）、スタンバイ制御信号１０がアクティブになる。またタイマ２から出力するタイミング信号１７はインアクティブになる。この条件でスタンバイ電流を測定する（ステップ５２３）。
【００１６】
スタンバイ状態が解除されると（ステップ５２４）、各周辺ユニット全て通常動作へ移行する。
【００１７】
次に、ＣＰＵ１はタイマ２に条件２、シリアルインタフェース３に条件２、メモリ４に条件１を設定する（ステップ５２５〜５２７）。次にＣＰＵ１はスタンバイ命令を実行し（ステップ５２８）、スタンバイ制御信号１０がアクティブになる。この条件でスタンバイ電流を測定する（ステップ５２９）。
【００１８】
スタンバイ状態が解除されると（ステップ５３０）、各周辺ユニット全て通常動作へ移行する。
【００１９】
このように、図４に示した従来のマイクロコンピュータにおいては、ＣＰＵ１からのスタンバイ信号１０をインアクティブとしてスタンバイ状態から解除すると、内蔵される全ての周辺ユニットが通常動作を開始するため、再度条件を設定する必要があった。
【００２０】
すなわち、従来のマイクロコンピュータにおいては、スタンバイ条件を、測定毎に設定して、スタンバイ状態に設定して電流（電源電流）を測定していため、ＩＤＤＱテストプログラム（図５では３０のステップ）が膨大なものとなり、テストコストが高くなる。また膨大なテストパタンを収納することができる高価なＬＳＩテスタが必要とされる。
【００２１】
なお、例えば特開平１０−２８３２７５号公報には、内蔵する周辺ユニット毎にスタンバイ状態を設定できる集積回路の構成が開示されている。図６は、この従来の集積回路の構成を示す図である。スイッチング回路６１３の複数の電力制御スイッチ６３９〜６４２が使用されて複数の外部電源信号のうちそれが各メモリブロック６２６、６２８、６３０、６３２、６３４に供給するかを動的に選択する。電力制御スイッチは、レジスタ２４にデータを書き込むことで、ソフトウエアで構成でき、テスト制御回路２２によりイネーブルにすることができ、またＶＤＤ電源障害に応じて自動的にイネーブルされるように構成され、インテリジェントコントローラがデータアクセスの実行フロー及びメモリバンクからの命令フェッチに応じて動的にスイッチを制御でき、現在アクセスされているメモリバンクまたは最近アクセスされたメモリバンクのみ高電力レベルに活性化され、他の全てのメモリバンクは低電力スタンバイモードにできるように構成され、複数メモリバンクの間で一組のメモリバンクを集積回路内のスタンバイメモリとして動的に選択可能とした構成が開示されている。メモリチップにおいて複数のメモリマクロを搭載している場合に、読み出しを行うメモリマクロやその前後のメモリマクロを通常のアクセス状態にし、その他のメモリマクロをスタンバイ状態にする。さらに未使用メモリマクロに供給する電源電圧を落としている。
【００２２】
複数のメモリマクロを搭載するメモリでは、アクセスされるメモリマクロとアクセスされないメモリマクロがある。アクセスされないメモリマクロに対しても、制御信号をアクティブにして、電源電圧を加えると電力を消費する。この従来のメモリでは、アクセスされていないメモリマクロをスタンバイ状態にして、かつ供給する電源電圧を低下させて余分に消費される電力を低下させている。
【００２３】
図６に示す構成において、この制御は、制御回路６２０内のレジスタ２４とテストコントロール２２によって行われている。
【００２４】
制御回路６２０から出力される信号により、スイッチ６３９、６４０、６４２を動作させ、スイッチから出力される信号ＶＤＡＲＲにより、スタンバイ状態とするメモリマクロと、通常動作させるメモリマクロとを制御している。この従来の集積回路は、メモリチップの消費電力を低減するためのものである。
【００２５】
１チップマイクロコンピュータと相違して、メモリは同一のメモリマクロを複数搭載する構成とされており、テストをする場合でも、同じプログラムを僅かな変更を行うだけで、メモリセルに値を容易に設定できる。
【００２６】
またメモリマクロはアクセスされないときには内部に保持している状態は変わらないので、スタンバイ状態を設定しやすく、スタンバイ状態を解除しても、アクセスされないメモリマクロの保持値が変化しない。
【００２７】
これに対して、１チップマイクロコンピュータでは、内蔵する周辺ユニットやＣＰＵは内部クロックが変化する度に、内部に保持した値が変化する。このためＩＤＤＱテストを実行する時は、保持させる値をタイミング良く設定する必要がある。
【００２８】
また搭載する周辺ユニットは例えばタイマやシリアルインタフェース等のように互いに異なる機能を具備しているため、メモリのように同じメモリマクロを搭載する場合に比べ、容易に内部の条件を設定できない。
【００２９】
更に、マイクロコンピュータでは周辺ユニットどうしが制御信号で接続されている場合もあり、制御信号の状態を考慮する必要がある。
【００３０】
以上述べたように、特開平１０−２８３２７５号公報等に記載される構成をマイクロコンピュータに適用しても、本来の目的であるＩＤＤＱテストを効率良く行うことはできない、という問題点を有している。
【００３１】
【発明が解決しようとする課題】
以上説明した、従来の技術の問題点について以下に要約して説明する。
【００３２】
上記した通り、図４に示した従来のマイクロコンピュータのスタンバイ制御装置は、スタンバイ状態を解除すると、ＣＰＵを初め周辺ユニットが一斉にスタンバイ状態から抜けて、通常動作に移行する。一旦、クロック信号が動作すると、ＣＰＵや周辺ユニットの内部状態が変化してしまう。
【００３３】
このため、スタンバイ時の電流を測定して、マイクロコンピュータの異常の検出を行うＩＤＤＱテストを実行しようとすると、周辺ユニットの状態やＣＰＵの状態を、その都度、プログラム命令を実行させて設定する必要があり、複数の条件を周辺ユニットに設定し、これを組み合わせてＩＤＤＱテストを実行する場合、必要とされるプログラム命令が複雑となり、かつ、プログラム命令のサイズも大きなものになる、という問題点を有している。その結果、テストコストを上昇させることになる。
【００３４】
また、図６に示したように、メモリで搭載するメモリマクロを任意にスタンバイ状態にできるようにした構成も知られているが、これは、アクセスされていないメモリマクロをスタンバイ状態にすることで消費電力を低減するためのものである。
【００３５】
メモリで、スタンバイ電流を測定することは、メモリセルに“１”または“０”を書き込んで行う単純なものであり、メモリの場合、スタンバイ電流を測定して不良を検査するＩＤＤＱテストでは、ＡＬＬ１書き込み、ＡＬＬ０書き込み、チェッカーデータ書き込み、チェッカーバーデータ書き込みの４通りで、基本的なテストが完了する。
【００３６】
しかしながら、マイクロコンピュータに内蔵される周辺ユニットは、ランダム回路よりなり、かつ、周辺ユニット同士が制御信号で接続されている場合もあり、制御信号のアクティブ、インアクティブの条件を考慮する必要があることから、メモリマクロのように、単純な設定では、ＩＤＤＱテストを行うことができない、という問題点も有している。
【００３７】
したがって、本発明は、上記問題点に鑑みてなされたものであって、その目的は、マイクロコンピュータにおいて、ＩＤＤＱテストのプログラム容量を削減し、実行するテストパタンを短縮可能とし、テストコストを低減する、スタンバイ制御装置を提供することにある。
【００３８】
【課題を解決するための手段】
前記目的を達成する本発明は、ＣＰＵと、複数の周辺ユニットとを備えたマイクロコンピュータのスタンバイ制御装置において、前記周辺ユニットのそれぞれについてスタンバイ状態を維持するか解除するかを指定する制御信号を出力するテストモード設定レジスタと、前記テストモード設定レジスタからの制御信号と、前記ＣＰＵから出力されるスタンバイ信号とを入力し、前記周辺ユニットのそれぞれに対してスタイバイ状態の設定及び解除を制御するスタンバイイネーブル制御回路と、を備えている。
【００３９】
【発明の実施の形態】
本発明の実施の形態について以下に説明する。本発明は、その好ましい一実施の形態において、ＣＰＵ（１）と、複数の周辺ユニット（２、３、４）と、周辺ユニットのそれぞれについてスタンバイ状態を維持するか解除するかを指定する制御信号を出力するテストモード設定レジスタ（８）と、前記テストモード設定レジスタ（８）からの制御信号（１２、１１、１３）と、ＣＰＵ（１）から出力される複数の周辺ユニット（２，３、４）に共通のスタンバイ信号（１０）を入力し、複数の周辺ユニット（２、３、４）のそれぞれに対してスタイバイ状態の設定及び解除を制御する信号（１４、１５、１６）を出力するスタンバイイネーブル制御回路（５、６、７）と、を備えている。
【００４０】
本発明の一実施の形態においては、テスト時に、一旦条件を設定した後、次のテストにおいて変更する必要がない周辺ユニットのスタンバイ状態をそのまま維持可能とし、条件の変更を行う周辺ユニットのみスタンバイ状態を解除し、新たな条件を設定した後、スタンバイ状態に設定してテストを行う。
【００４１】
本発明の一実施の形態においては、テストモード設定レジスタ（８）が、ＣＰＵ（１）から制御される。
【００４２】
本発明の一実施の形態においては、テストモード設定レジスタが、外部から入力される外部制御信号（１８、１９、２０）に基づき、スタンバイ状態を維持するか解除するかを指定する制御信号（１１、１２、１３）を出力する構成としてもよい。
【００４３】
本発明によれば、テストモード設定レジスタ（８）にＣＰＵがスタンバイ解除の条件を書きこみ、各々の周辺ユニット（２、３、４）に付加されたスタンバイイネーブル制御回路（５、６、７）によってスタンバイ状態からの解除許可、禁止を行う構成としている。一旦、スタンバイ状態で設定した値は、スタンバイが解除されない場合、そのまま保持される。そして、設定変更をする周辺ユニットだけ、スタンバイ状態から解除して、新たな値を設定して、ＩＤＤＱテストが可能となるという特徴がある。
【００４４】
これによって、ＩＤＤＱテストのプログラム容量を減少させ、実行するテストパタンを短縮することはでき、テストコストを改善している。
【００４５】
さらに、ＩＤＤＱテストプログラムの作成を容易化しており、製品開発期間、特に、ＩＤＤＱテストプログラムの作成工数の短縮を図ることができる。
【００４６】
【実施例】
上記した本発明の実施の形態についてさらに詳細に説明すべく、本発明の実施例について図面を参照して以下に説明する。図１は、本発明の一実施例の構成を示す図である。図１を参照すると、本発明の一実施例は、ＣＰＵ１のほかに、周辺ユニットとしてタイマ２、シリアルインタフェース３と、メモリ４を備え、さらに、テストモード設定レジスタ８を備えている。なお、図１に示す構成例では、周辺ユニットは、タイマ２、シリアルインタフェース３、メモリ４から構成されているが、マイクロコンピュータ内に設けられる周辺ユニットに種類、個数は任意である。
【００４７】
ＣＰＵ１から出力されるスタンバイ信号１０と、テストモード設定レジスタ８から出力される制御信号１２とを入力し、スタンバイ制御信号１４をタイマ２へ供給する第１のスタンバイイネーブル制御回路５と、スタンバイ信号１０とテストモード設定レジスタ８から出力される制御信号１１とを入力し、スタンバイ製御信号１５をシリアルインタフェース３へ供給する第１のスタンバイイネーブル制御回路６と、スタンバイ信号１０とテストモード設定レジスタ８から出力される制御信号１３とを入力し、スタンバイ制御信号１６をメモリ４に供給する第３のスタンバイイネーブル制御回路７と、を備え、ＣＰＵ１、タイマ２、シリアルインタフェース３、メモリ４、テストモード設定レジスタ８は、内部バス９に接続されており、またタイマ２から出力されるタイミング信号１７はシリアルインタフェース３へ入力されシリアル動作の基準クロックとなる。
【００４８】
第１〜第３スタンバイイネーブル制御回路５、６、７は、いずれも、テストモード設定レジスタ８から出力される制御信号と、スタンバイ信号１０の論理ＯＲをとる回路からなり、同一構成とされている。
【００４９】
図１に示した本発明の一実施例と、図４を参照して説明した従来のマイクロコンピュータとの相違点は、本発明の一実施例では、ＣＰＵ１が所定の値を設定するテストモード設定レジスタ８と、各々の周辺ユニット２、３、４に対してそれぞれ付加されるスタンバイイネーブル制御回路５、６、７を備えていることである。
【００５０】
スタンバイ状態からの解除を行わない周辺ユニットでは、付加したスタンバイイネーブル制御回路から出力されるスタンバイ制御信号がアクティブ状態のままとなるように制御される。これにより、任意の周辺ユニットがスタンバイ状態を維持できるようにしている。
【００５１】
次に本発明の一実施例の動作について説明する。図２は、本発明の一実施例のマイクロコンピュータのＩＤＤＱテスト測定の流れを示すフローチャートである。図１及び図２を参照して、本発明の一実施例の動作を説明する。
【００５２】
初めにＩＤＤＱテストの測定条件をメモリ４で２条件、タイマ２で２条件、シリアルインタフェース３で２条件とする。ＩＤＤＱテストは、タイマ２からシリアルインタフェース３へ接続するタイミング信号１７があるので、タイマ２とシリアルインタフェース３は組み合わせ条件がは、
・タイマ条件１−シリアル条件１、
・タイマ条件１−シリアル条件２、
・タイマ条件２−シリアル条件１、
・タイマ条件２−シリアル条件２、
の４通りとなる。
【００５３】
ここで、
・タイマ条件１は、タイミング信号１７がアクティブの条件、
・タイマ条件２はタイミング信号１７がインアクティブの条件、
である。
【００５４】
ＣＰＵ１はタイマ２に条件１、シリアルインタフェース３に条件１、メモリ４に条件１を設定する（ステップ２０１〜２０３）。次にＣＰＵはスタンバイ命令を実行し（ステップ２０４）、スタンバイ信号１０がアクティブとなり、スタンバイ状態に移行する。その時のスタンバイ電流を測定し（ステップ２０５）、正常であるか判断する。この時、タイマ２から出力されるタイミング信号１７はアクティブ条件でシリアルインタフェース３へ入力される。
【００５５】
スタンバイ状態が解除される時、ＣＰＵ１はテストモード設定レジスタ８へメモリ４のみスタンバイ状態を解除する値を書き込んで、スタンバイ状態から通常動作に切り替える。このため、メモリ４のみスタンバイ状態が解除される（ステップ２０６）。
【００５６】
次に、ＣＰＵはメモリ４へ条件２を設定し（ステップ２０７）、スタンバイ命令を実行してスタンバイ状態へ移行する（ステップ２０８）。この時も同様にスタンバイ電流を測定し、正常であるか判断する（ステップ２０９）。
【００５７】
スタンバイ状態が解除される時、ＣＰＵ１はテストモード設定レジスタ８へシリアルインタフェース３のみスタンバイ状態を解除する値を書き込んで、スタンバイ状態から通常動作に切り替える。このため、シリアル４のみスタンバイ状態が解除される（ステップ２１０）。
【００５８】
次に、ＣＰＵはシリアルインタフェース３へ条件２を設定し（ステップ２１１）、スタンバイ命令を実行して（ステップ２１２）、スタンバイ状態へ移行する。この時も同様にスタンバイ電流を測定し（ステップ２１３）、正常であるか判断する。
【００５９】
スタンバイ状態が解除される時、ＣＰＵ１はテストモード設定レジスタ８へタイマ２のみスタンバイ状態を解除する値を書き込んで、スタンバイ状態から通常動作に切り替える。このため、タイマ２のみスタンバイ状態が解除される（ステップ２１４）。
【００６０】
次に、ＣＰＵはタイマ２へ条件２を設定し（ステップ２１５）、スタンバイ命令を実行して（ステップ２１６）、スタンバイ状態へ移行する。この時も同様にスタンバイ電流を測定し（ステップ２１７）、正常であるか判断する。この時、タイマ２から出力されるタイミング信号１７はインアクティブ条件となりシリアルインタフェース３へ入力される。
【００６１】
スタンバイ状態が解除される時、ＣＰＵ１はテストモード設定レジスタ８へシリアルインタフェース３のみスタンバイ状態を解除する値を書き込んで、スタンバイ状態から通常動作に切り替える。このため、シリアルインタフェース３のみスタンバイ状態が解除される（ステップ２１８）。
【００６２】
次に、ＣＰＵはシリアルインタフェース３へ条件１を設定し（ステップ２１９）、スタンバイ命令を実行して（ステップ２２０）、スタンバイ状態へ移行する。この時も同様にスタンバイ電流を測定し（ステップ２２１）、正常であるか判断する。
【００６３】
スタンバイ状態が解除される時、ＣＰＵ１はテストモード設定レジスタ８へ全ての周辺ユニットがスタンバイ状態を解除する値を書き込んで、全ての周辺ユニットのスタンバイ状態が解除され（ステップ２２２）、通常動作に復帰し、ＩＤＤＱテストを終了する。
【００６４】
このＩＤＤＱテストでは、合計５回のスタンバイ電流が測定され、マイクロコンピュータが正常であるか判断される。本発明の第１の実施例では、２２の処理ステップよりなり、図５に示したＩＤＤＱテストシーケンスと比べて、８ステップも処理を短縮している。
【００６５】
次に、本発明の第２の実施例について以下に説明する。図３は、本発明のマイクロコンピュータのスタンバイ制御装置の第２の実施例の構成を示す図である。
【００６６】
図３を参照すると、本発明の第２の実施例は、ＣＰＵ１、タイマ２、シリアルインタフェース３、メモリ４と、テストモード設定レジスタ８を備えて構成されている。図３に示す例では、周辺ユニットは、タイマ２、シリアルインタフェース３、メモリ４だけから構成されているが、本発明において、周辺ユニットの種類、個数はかかる構成に限定されるものでないことは勿論である。
【００６７】
ＣＰＵ１から出力されるスタンバイ信号１０と、テストモード設定レジスタ８から出力される制御信号１２とを入力し、スタンバイ制御信号１４をタイマ２へ供給する第１のスタンバイイネーブル制御回路５と、スタンバイ信号１０とテストモード設定レジスタ８から出力される制御信号１１とを入力し、スタンバイ製御信号１５をシリアルインタフェース３へ供給する第１のスタンバイイネーブル制御回路６と、スタンバイ信号１０とテストモード設定レジスタ８から出力される制御信号１３とを入力し、スタンバイ制御信号１６をメモリ４に供給する第３のスタンバイイネーブル制御回路７と、を備え、ＣＰＵ１、タイマ２、シリアルインタフェース３、メモリ４、テストモード設定レジスタ８は、内部バス９に接続されており、またタイマ２から出力されるタイミング信号１７はシリアルインタフェース３へ入力されシリアル動作の基準クロックとなる。
【００６８】
前記第１の実施例では、テストモード設定レジスタ８へは、ＣＰＵ１から内部バス９を介して制御データが設定されていたが、本発明の第２の実施例においては、テストモード設定レジスタ８へは、外部から入力される制御信号１８、１９、２０が入力されている。
【００６９】
第１〜第３スタンバイイネーブル制御回路５、６、７は、いずれも、テストモード設定レジスタ８から出力される制御信号と、スタンバイ信号１０の論理ＯＲをとる回路からなり、同一構成とされている。
【００７０】
本発明の第２の実施例においては、ＣＰＵ１がプログラム命令でテストモード設定レジスタ８にスタンバイ制御情報を書き込むことは不要とされており、ＩＤＤＱテストプログラムのサイズを短縮することができる。
【００７１】
テストモード設定レジスタ８へ入力される制御信号１８、１９、２０は、テスト時に、ＬＳＩテスタより、テストタイミングに応じて、固定値を与えれば良い。、テストモード設定レジスタ８へ入力される制御信号は、テストのときのみ使用するので、他の機能を持つ汎用ポートと兼用することも可能である。
【００７２】
また、前記実施例では、テストモード設定レジスタ８の構成を例に本発明を説明したが、このテストモード設定レジスタ８の構成に限らず、スタンバイ状態を維持するか解除するかの選択が、ＬＳＩのＩＤＤＱテストの時に選択できる手段であれば、本発明を実施することができる。
【００７３】
【発明の効果】
以上説明したように、本発明のマイクロコンピュータのスタンバイ制御装置によれば下記記載の効果を奏する。
【００７４】
本発明の第１の効果は、テストプログラムの開発を簡易化し、かつ開発工数を削減し、開発期間を短縮することができる、ということである。
【００７５】
その理由は、本発明においては、内蔵する周辺ユニットがスタンバイ解除でスタンバイ状態から抜けるかどうかをテストのとき制御できるように構成したことにより、周辺ユニットのスタンバイ状態を任意の設定で維持することが可能となり、テストプログラムでは状態を変化させたい周辺ユニットの設定を変更するだけでよいため、である。
【００７６】
本発明の第２の効果は、スタンバイ状態に設定するに要するプログラム量を大幅に削減することができ、この結果、テスト時間を短縮し、マイクロコンピュータのテストコストを低減する、ということである。
【００７７】
その理由は、本発明においては、内蔵する周辺ユニット全てにスタンバイ状態での条件設定をする必要が無く、変更したい周辺ユニットのみ条件を設定することができるため、である。
【００７８】
さらに、本発明の第３の効果は、安価なＬＳＩテスタでもテストを行うことができる、ということである。
【００７９】
その理由は、本発明においては、ＩＤＤＱテストパタンの容量も縮減できるためである。
【図面の簡単な説明】
【図１】本発明の第１の実施例の構成を示す図である。
【図２】本発明の第１の実施例におけるＩＤＤＱテストのプログラムの処理手順を示す流れ図である。
【図３】本発明の第２の実施例の構成を示す図である。
【図４】従来のスタンバイ機能を備えたマイクロコンピュータの構成を示す図である。
【図５】従来のスタンバイ機能を備えたマイクロコンピュータのにおけるＩＤＤＱテストのプログラムの処理手順を示す流れ図である。
【図６】特開平１０−２８３２７５号公報に記載される集積回路の構成を示す図である。
【符号の説明】
１  ＣＰＵ
２  タイマ
３  シリアルインタフェース
４  メモリ
５、６、７  スタンバイイネーブル制御回路
８  テストモード設定信号
９  内部バス
１０  スタンバイ信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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