(57)【特許請求の範囲】
【請求項１】
複数の絶縁層と配線層とが順次積層されて成り、上面の中央部に設けられた半導体素子の搭載領域の下部に、複数の接地または電源導体層と前記半導体素子が第１の貫通導体群を介して電気的に接続される複数の線路導体から成る複数の線路配線層とが交互に積層されて成る信号配線展開部を具備するとともに、該信号配線展開部の周囲に、前記線路配線層と同一面内に形成され、前記搭載領域内に交点を有する２〜４本の直線で中心角が略等しくなるように区分された各区分領域においてそれぞれ前記交点側に向かう平行配線群から成る第１の配線層と、前記接地または電源導体層と同一面内に形成され、前記各区分領域においてそれぞれ前記第１の配線層と直交する平行配線群から成る第２の配線層とを第２の貫通導体群で電気的に接続して成る平行配線部を具備して成り、前記半導体素子が前記線路配線層を介して前記第１の配線層と電気的に接続される多層配線基板であって、最下層に位置する前記線路配線層の前記線路導体間の間隔を該線路導体の幅の３倍以上としたことを特徴とする多層配線基板。
【請求項２】
前記第１および第２の配線層の平行配線群は、それぞれ複数の信号配線と、各信号配線に隣接する電源配線または接地配線とを有することを特徴とする請求項１記載の多層配線基板。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は電子回路基板等に使用される多層配線基板に関し、より詳細には高速で作動する半導体素子を搭載する多層配線基板における配線構造に関するものである。
【０００２】
【従来の技術】
従来、半導体集積回路素子等の半導体素子が搭載され、電子回路基板等に使用される多層配線基板においては、内部配線用の配線導体の形成にあたって、アルミナ等のセラミックスから成る絶縁層とタングステン（Ｗ）等の高融点金属から成る配線導体とを交互に積層して多層配線基板を形成していた。
【０００３】
従来の多層配線基板においては、内部配線用配線導体のうち信号配線は通常ストリップ線路構造とされており、信号配線として形成された配線導体の上下に絶縁層を介していわゆるベタパターン形状の広面積の接地（グランド）層または電源層が形成されていた。
【０００４】
また、多層配線基板が取り扱う電気信号の高速化に伴い、比誘電率が10程度であるアルミナセラミックスに代えて比誘電率が3.5〜５と比較的小さいポリイミド樹脂やエポキシ樹脂を用いて絶縁層を形成し、この絶縁層上に蒸着法やスパッタリング法等の気相成長法による薄膜形成技術を用いて銅（Ｃｕ）からなる内部配線用導体層を形成し、フォトリソグラフィ法により微細なパターンの配線導体を形成して、この絶縁層と配線導体とを多層化することにより高密度・高機能でかつ半導体素子の高速作動が可能となる多層配線基板を得ることも行なわれていた。
【０００５】
一方、多層配線基板の内部配線の配線構造として、配線のインピーダンスの低減や信号配線間のクロストークの低減等を図り、しかも高密度配線を実現するために、各絶縁層の上面に平行配線群を形成し、これを互いに直交させて多層化して、各層の配線群のうち所定の配線同士をビア導体やスルーホール導体等の貫通導体を介して電気的に接続する構造が提案されている。この平行配線群を有する多層配線基板においては、この多層配線基板に搭載される半導体素子等の電子部品とこの多層配線基板が実装される実装ボードとを電気的に接続するために、多層配線基板内で各平行配線群のうちから適当な配線を選択し、異なる配線層間における配線同士の接続はビア導体等の貫通導体を介して行なわれる。
【０００６】
【発明が解決しようとする課題】
近年の半導体素子、中でもＭＰＵ（Microprocessing Unit）等の半導体集積回路に関しては、高速化と高密度化に伴う多ピン化（多入出力電極化）が進み、動作周波数ではＧＨｚ帯のものが、またピン（入出力電極）数では2000ピンを超えるようなものが見られるようになっている。
【０００７】
このような半導体素子に対しては、従来のストリップ線路構造の配線層を有する多層配線基板では、多ピン化によるシグナル数の増加に対し、これを信号配線で展開するための展開層数の増加により配線層の積層数が大幅に増加してしまい、多層配線基板が厚くかつ大型となってしまうという問題点があった。また、動作周波数の高周波化と配線の高密度化により、ストリップ線路構造の信号配線間のクロストークノイズが増加してしまうという問題点もあった。
【０００８】
これに対し、上記のような直交する平行配線群を有する多層配線基板によれば、信号配線と電源配線または接地配線とを同一配線層内に配設することにより、多ピン化による積層数の増加に対する影響を小さくすることができるとともに、信号配線間のクロストークも抑えることができる。
【０００９】
しかしながら、半導体素子の入出力電極数の増加に伴ってその電極間隔が200μｍ〜150μｍ、さらにはそれ以下と小さくなって、上記の平行配線群を有する多層配線基板における通常の配線間隔よりも狭い間隔となってきており、また、半導体素子の入出力電極の配置設計も多種多様であるため、従来の直交させた平行配線群を有する多層配線基板では、このような入出力電極と平行配線群の対応する信号配線とを電気的に接続することが非常に困難となっており、その優れた電気的特性を活かしつつ半導体素子を良好に接続させることが困難であるという問題点があった。
【００１０】
これに対して本発明者らは、特願平11−134783号において、直交させた平行配線群を有する多層配線基板にストリップ線路構造の配線部を導入して、半導体素子の入出力端子から平行配線群までの間に両者を接続するストリップ線路部を具備し、これにより端子間隔と配置設計を平行配線群に適した構成に変更して接続する多層配線基板を提案した。
【００１１】
この多層配線基板をＭＰＵ用パッケージに用いる配線基板に採用した場合、その配線導体の層構成は、例えば次のようなものとされる。すなわち、多層配線基板の最上面の第１層はＭＰＵをフリップチップ実装により搭載するためのフリップチップパッド配設層、その直下の第２層はストリップ線路部の上部導体層を兼ねた広面積の電源または接地導体層、第３層は中央部に配置された信号配線展開部としてのストリップ線路部を構成する多数の線路導体とその周囲に配置された平行配線部を構成する所定の区分領域にそれぞれ中央部から周辺へ向かう多数の平行配線群とから成る配線導体層、第４層は中央部に配置されたストリップ線路部を構成する電源または接地導体層としての下部導体層とその周囲に配置された平行配線部を構成する前記所定の区分領域でそれぞれ第３層の平行配線群と直交するように配設された平行配線群とから成る配線導体層、第５層は基本的に第３層と同じ構成の配線導体層、最下面の第６層はこの多層配線基板を外部電気回路基板に搭載実装するためのＬＧＡ（ランドグリッドアレイ）パッド配設層とされる。
【００１２】
しかしながら、このような多層配線基板においては、第３層の中央部の信号配線展開部を構成する多数の線路導体はその上下に電源または接地導体層が位置するストリップ線路構造となるのに対し、第５層の中央部の信号配線展開部を構成する多数の線路導体はその上部にしか電源または接地導体層を有しない、いわゆるマイクロストリップ線路に相当するような構造となる。そのため、第５層の信号配線展開層では、その線路導体と第４層の電源または接地導体層との電磁気的な結合が弱くなり、隣接する線路導体間における電磁気的な結合が強くなってしまい、その結果、第５の信号配線展開層における線路導体間のクロストークノイズが大きくなってしまうという問題点があった。
【００１３】
本発明は上記問題点に鑑み案出されたものであり、その目的は、交互に積層された平行配線群を有する多層配線基板について、その優れた電気的特性を活かしつつ高密度化された入出力電極を有する半導体素子と効率よく電気的接続を行なうことができ、しかも積層数の低減を図ることができ、さらに、最下層に位置する信号配線展開部における線路導体間のクロストークノイズを低減できる、半導体素子等を搭載する電子回路基板等に好適な多層配線基板を提供することにある。
【００１４】
【課題を解決するための手段】
本発明の多層配線基板は、複数の絶縁層と配線層とが順次積層されて成り、上面の中央部に設けられた半導体素子の搭載領域の下部に、複数の接地または電源導体層と前記半導体素子が第１の貫通導体群を介して電気的に接続される複数の線路導体から成る複数の線路配線層とが交互に積層されて成る信号配線展開部を具備するとともに、この信号配線展開部の周囲に、前記線路配線層と同一面内に形成され、前記搭載領域内に交点を有する２〜４本の直線で中心角が略等しくなるように区分された各区分領域においてそれぞれ前記交点側に向かう平行配線群から成る第１の配線層と、前記接地または電源導体層と同一面内に形成され、前記各区分領域においてそれぞれ前記第１の配線層と直交する平行配線群から成る第２の配線層とを第２の貫通導体群で電気的に接続して成る平行配線部を具備して成り、前記半導体素子が前記線路配線層を介して前記第１の配線層と電気的に接続される多層配線基板であって、最下層に位置する前記線路配線層の前記線路導体間の間隔をこの線路導体の幅の３倍以上としたことを特徴とするものである。
【００１５】
また本発明の多層配線基板は、上記構成において、前記第１および第２の配線層の平行配線群は、それぞれ複数の信号配線と、各信号配線に隣接する電源配線または接地配線とを有することを特徴とするものである。
【００１６】
本発明の多層回路基板によれば、半導体素子の搭載領域の下部に位置する多層配線基板の内部に、上記構成の信号配線展開部を具備するとともに、その周囲に上記構成の平行配線部を具備して成り、搭載される半導体素子が信号配線展開部の線路配線層を介して平行配線部の第１の配線層と電気的に接続されるようにしたことから、狭ピッチで極めて高密度に配設された半導体素子の入出力電極に接続された配線を信号配線展開部において線路導体の配線ピッチ（配線間隔）を拡げ、また信号配線・電源配線・接地配線を再配列して、平行配線部に適した広ピッチの配線に展開し再配列して接続することができるので、平行配線群が有する優れた電気的特性を活かしつつ、高密度化された入出力電極を有する半導体素子と効率よく電気的接続を行なうことができる。しかも、信号配線展開部により、その線路配線層を複数積層して設けることにより、半導体素子からの信号配線・電源配線・接地配線を効率よく再配列してその周囲の平行配線部との接続に最適な配線に設定して平行配線部に展開することができるので、半導体素子の高密度化に対応して多層化を図る場合にも、配線設計を最適化してその積層数を低減させることが可能となる。
【００１７】
さらに、最下層に位置する線路配線層の線路導体間の間隔をこの線路導体の幅の３倍以上としたことから、この最下層に位置する線路配線層の線路導体とその直上の接地または電源導体層との電磁気的な結合力に比べてこの線路導体間の電磁気的な結合力を充分小さくすることができ、その結果、最下層に位置する線路配線層内における隣接する信号用の線路導体間の電磁気的な結合を弱めることができて、この層における信号用の線路導体間のクロストークノイズを低減させることができる。
【００１８】
【発明の実施の形態】
以下、本発明の多層配線基板について添付図面に示す実施例に基づき詳細に説明する。
【００１９】
図１〜図６はそれぞれ本発明の多層配線基板の実施の形態の一例を示す各絶縁層毎の平面図であり、図１は多層配線基板の最上面に位置する、ＭＰＵ等の半導体素子をフリップチップ実装により搭載するためのフリップチップパッド配設層が形成された第１層目の絶縁層の上面図、図２はその下に位置する、信号配線展開部としてのストリップ線路部の上部導体層を兼ねた広面積の電源または接地導体層が形成された第２層目の絶縁層の上面図、図３はその下に位置する、中央部に配置された信号配線展開部としてのストリップ線路部を構成する多数の線路導体と、その周囲に配置された平行配線部を構成する所定の区分領域にそれぞれ中央部から周辺へ向かう多数の平行配線群とから成る第１の配線層とが形成された第３層目の絶縁層の上面図、図４はその下に位置する、中央部に配置された信号配線展開部としてのストリップ線路部を構成する電源または接地導体層としての下部導体層と、その周囲に配置された平行配線部を構成する前記所定の区分領域でそれぞれ第１の配線層の平行配線群と直交するように配設された平行配線群とから成る第２の配線層とが形成された第４層目の絶縁層の上面図、図５はその下に位置する、第３層目の絶縁層と基本的に同様の構成の配線導体層が形成された第５層目の絶縁層の上面図、図６は多層配線基板の最下面に位置し、この多層配線基板を外部電気回路基板に搭載実装するためのＬＧＡパッド配設層が形成された第５層目の絶縁層の下面図を示している。また、図７はこれらを積層した状態の多層配線基板における信号配線展開部の要部断面図を、図８はこれらを積層した状態の多層配線基板の部分断面図を示している。
【００２０】
これらの図において、Ｉ１〜Ｉ５はそれぞれ第１層目〜第５層目の絶縁層であり、この例では、第１層目の絶縁層Ｉ１は多層配線基板の最上面を構成する最上層となり、第５層目の絶縁層Ｉ５は最下面を構成する最下層となっている。また、集積回路素子等の半導体素子（図示せず）が、第１層目の絶縁層Ｉ１の上面、すなわちこの多層配線基板の上面側の表面の中央部に設けられた、フリップチップパッドＦＰ等の接続パッドが配設された搭載領域Ｍに搭載される。
【００２１】
ＧＬは搭載領域Ｍの下部で第２層目の絶縁層Ｉ２の上面に配設された、上側導体層としての接地導体層、ＣＬは同じく第３層目の絶縁層Ｉ３の上面に配設された複数の線路導体Ｃから成る線路配線層、ＰＬは同じく第４層目の絶縁層Ｉ４の上面に配設された、下側導体層としての電源導体層、ＣＬＬは同じく第５層目の絶縁層Ｉ５の上面に配設された複数の線路導体Ｃから成る、最下層に位置する線路配線層であり、これら接地導体層ＧＬ・線路配線層ＣＬ・電源導体層ＰＬ・線路配線層ＣＬＬにより信号配線展開部が形成されている。
【００２２】
また、複数の線路導体Ｃはそれぞれ第１の貫通導体群Ｔ１を介して多層配線基板表面の搭載領域Ｍに導出されてそれぞれ対応するフリップチップパッドＦＰに電気的に接続され、これを介して、搭載される半導体素子Ｄの各端子電極に電気的に接続される。なお、図１〜図６中において、第１の貫通導体群Ｔ１・Ｔ２・Ｔ３のうちの主な貫通導体についてはいずれも丸印で示している。
【００２３】
ＧＬは第２の絶縁層Ｉ２の表面に形成された接地導体層である。この接地導体層ＧＬは、複数の線路導体Ｃから成る線路配線層ＣＬおよび電源導体層ＰＬとともに信号配線展開部を構成して、半導体素子Ｄを後述する第１の配線層Ｌ１の平行配線群に効率よく電気的に接続するための再配列を可能にするとともに、電磁波ノイズに対するシールド効果をも有するものである。このような接地導体層ＧＬは、多層配線基板において例えば第１層目の導体層として、下方に形成される信号配線展開部および平行配線部の各導体層・各配線層のほぼ全領域を覆うように、多層配線基板の仕様に応じて適宜形成される。このような接地導体層ＧＬを形成することにより、半導体素子Ｄと第１の配線層Ｌ１との間で接地配線を効率的に接続できるように再配列させることができ、また電磁波ノイズに対して良好なシールド効果を有する多層配線基板を得ることができる。
【００２４】
ＣＬは搭載領域Ｍの下部で接地導体層ＧＬの下方に形成された、複数の線路導体Ｃから成る線路配線層である。この線路配線層ＣＬは、接地導体層ＧＬおよび電源導体層ＰＬとともに信号配線展開部を構成して、半導体素子Ｄを後述する第１の配線層Ｌ１の平行配線群に効率よく電気的に接続するための再配列を可能にするものである。この線路配線層ＣＬの各線路導体Ｃは、前述のように、接地導体層ＧＬとは電気的に絶縁されてこの層を貫通している第１の貫通導体群Ｔ１を介して、搭載領域Ｍに搭載される半導体素子Ｄの対応する各電極と電気的に接続される。
【００２５】
ＰＬは搭載領域Ｍの下部で線路配線層Ｃの下方に位置するように形成された、第４の絶縁層Ｉ４の表面に形成された電源導体層である。この電源導体層ＰＬは、複数の線路導体Ｃから成る接地導体層ＧＬおよび線路配線層ＣＬとともに信号配線展開部を構成して、半導体素子Ｄを後述する第１の配線層Ｌ１の平行配線群に効率よく電気的に接続するための再配列を可能にするものである。このような電源導体層ＰＬは、多層配線基板の信号配線展開部の各線路導体Ｃが配設されるほぼ全領域を覆うように、多層配線基板の仕様に応じて適宜形成される。
【００２６】
ＣＬＬは、搭載領域Ｍの下部で電源導体層ＰＬの下方に位置するように形成され、第５層目の絶縁層Ｉ５の上面に配設された複数の線路導体Ｃから成る、最下層に位置する線路配線層である。この線路配線層ＣＬＬも、電源導体層ＰＬとともに信号配線展開部を構成して、半導体素子Ｄを後述する第１の配線層Ｌ１の平行配線群に効率よく電気的に接続するための再配列を可能にするものである。この最下層に位置する線路配線層ＣＬＬの各線路導体Ｃも、接地導体層ＧＬおよび電源導体層ＰＬとは電気的に絶縁されてこれらの層を貫通している第１の貫通導体群Ｔ１を介して、搭載領域Ｍに搭載される半導体素子Ｄの対応する各電極と電気的に接続される。
【００２７】
次に、Ｌ１およびＬ２は、それぞれ第３・第４および第５の絶縁層Ｉ３・Ｉ４・Ｉ５の上面に形成された第１および第２の配線層である。また、Ｐ１およびＰ２はそれぞれ第１および第２の配線層Ｌ１・Ｌ２中の電源配線、Ｇ１およびＧ２はそれぞれ第１および第２配線層Ｌ１・Ｌ２中の接地配線、Ｓ１およびＳ２はそれぞれ第１および第２の配線層Ｌ１・Ｌ２中の信号配線を示している。
【００２８】
ここで、同じ平面に配設された複数の信号配線Ｓ１・Ｓ２は、それぞれ異なる信号を伝送するものとしてもよく、同じ平面に配設された複数の電源配線Ｐ１・Ｐ２はそれぞれ異なる電源を供給するものとしてもよい。
【００２９】
第３および第５の絶縁層Ｉ３・Ｉ５上の第１の配線層Ｌ１は、各絶縁層Ｉ３・Ｉ５の中央部に対応する搭載領域Ｍ内に交点を有する、図３・図５中に一点鎖線で示した２本の直線で中心角が略等しくなるように区分された各区分領域において、それぞれ交点側すなわち各絶縁層Ｉ３・Ｉ５の中央部の搭載領域Ｍ側に向かう平行配線群で構成されている。ここでは、略正方形状の各絶縁層Ｉ３・Ｉ５の対角線に沿った、交点が搭載領域Ｍ内に位置する２本の直線で中心角が約90度になるように区分された４つの区分領域を設定した場合の例を示している。
【００３０】
また、第４の絶縁層Ｉ４上の第２の配線層Ｌ２は、この各区分領域（図４中にも同じく一点鎖線で示す）においてそれぞれ第１の配線層Ｌ１の平行配線群と直交する平行配線群で構成されている。そして、ここでは、第２の配線層Ｌ２のうち各区分領域の平行配線群の電源配線Ｐ２および接地配線Ｇ２が接続されて、略正方形状の第４の絶縁層Ｉ４の各辺に平行な配線を有する略正方形状の環状配線を形成している場合の例を示している。
【００３１】
本発明の多層配線基板によれば、このように区分領域を設定し、各区分領域においてそれぞれ互いに直交する平行配線群が形成された積層配線体を具備したことにより、第２の配線層Ｌ２を構成する平行配線群の接地配線Ｇ２および電源配線Ｐ２は第４の絶縁層Ｉ４の中央部を取り囲むようにほぼ環状の配線構造をとることとなり、これら接地配線Ｇ２および電源配線Ｐ２を最適化することにより、外部からの電磁波ノイズの侵入や外部への不要な電磁波ノイズの放射をシールドする効果を有するものとなり、配線間のクロストークノイズを低減させることができるとともに、ＥＭＩ対策としても効果を有するものとなる。
【００３２】
さらに、この第２の配線層Ｌ２は、その配線層中の最外周側の環状配線が接地配線Ｇ２である場合には、この環状の接地配線Ｇ２により非常に効果的に電磁波ノイズに対してシールド効果を有するものとなり、さらに有効なＥＭＩ対策を施すことができる。
【００３３】
本発明の多層配線基板においては、平行配線部を構成する各区分領域の設定として、上述の例の他にも、第４の絶縁層Ｉ４の中央部に対応する搭載領域Ｍ内に交点を有する、略正方形状の第４の絶縁層Ｉ４の辺のほぼ中央を通る辺に平行な直線に沿った２本の直線で中心角が約90度になるように区分された４つの区分領域を設定してもよく、３本の直線で中心角が約60度と略等しくなるように区分された６つの区分領域を設定してもよく、さらに、４本の直線で中心角が約45度と略等しくなるように区分された８つの区分領域を設定してもよい。
【００３４】
これらいずれの場合であっても、上述の例と同様に、同じ平面上の左右の信号配線Ｓ１・Ｓ２間のクロストークノイズを良好に低減することができ、電源配線Ｐ１・Ｐ２および接地配線Ｇ１・Ｇ２のインダクタンスを減少させることができて、電源ノイズおよび接地ノイズを効果的に低減することができる。また、第２の配線層Ｌ２を構成する平行配線群の配線がそれらが形成された絶縁層の中央部を取り囲むように環状の配線構造をとっており、これにより、外部からの電磁波ノイズの侵入や外部への不要な電磁波ノイズの放射をシールドする効果を有し、配線間のクロストークノイズを低減させることができるとともに、ＥＭＩ対策としても効果を有する。また、第２の配線層Ｌ２を各区分領域の平行配線群の配線を接続して形成した環状配線を有するものとしたときには、その環状配線によってその内側の領域についてＥＭＩ対策の効果を高めることができ、より有効なＥＭＩ対策を施すことができる。この第２の配線層Ｌ２の最外周側の環状配線を接地配線Ｇ２としたときには、この環状の接地配線Ｇ２により非常に効果的に電磁波ノイズに対してシールド効果を有するものとなり、さらに有効なＥＭＩ対策を施すことができる。
【００３５】
そして、これら第１の配線層Ｌ１の平行配線群と第２の配線層Ｌ２の平行配線群とは、第３および第４の絶縁層Ｉ３・Ｉ４に形成された第２の貫通導体群Ｔ２により対応する配線同士が適当な箇所において電気的に接続されており、これにより各区分領域毎に直交する平行配線群が形成された積層配線体である平行配線部を構成している。
【００３６】
このような平行配線部における第１の配線層Ｌ１は第３および第５の絶縁層Ｉ３・Ｉ５上に、すなわちストリップ線路部の複数の線路導体Ｃから成る線路配線層ＣＬ・ＣＬＬとそれぞれ同一面内に形成されており、例えばそのうちの信号配線Ｓ１が信号配線である複数の線路導体Ｃのそれぞれとその面内で搭載領域Ｍの周辺において接続されている。また、第２の配線層Ｌ２は第４の絶縁層Ｉ４上に、すなわち信号配線展開部の電源導体層ＰＬと同一面内に形成されており、第１の配線層Ｌ１とは第２の貫通導体群Ｔ２で電気的に接続されている。これにより、搭載領域Ｍに搭載される半導体素子Ｄの各端子電極と平行配線部の第１または第２の配線層Ｌ１・Ｌ２とが、信号配線展開部の線路導体Ｃを介して電気的に接続されている。
【００３７】
このような配線構造とした本発明の多層配線基板によれば、狭ピッチで極めて高密度に配設された半導体素子Ｄの入出力電極に接続された配線を信号配線展開部において線路導体Ｃの配線ピッチ（配線間隔）を拡げ、また信号配線・電源配線・接地配線を再配列して、平行配線部に適した広ピッチの配線に展開し再配列して接続することができるので、平行配線部が有する優れた電気的特性を活かしつつ高密度化された入出力電極を有する半導体素子Ｄと効率よく電気的接続を行なうことができる。しかも、このような信号配線展開部の線路配線層ＣＬ・ＣＬＬを信号配線がすべて展開されるまで複数積層して設け、それぞれに対応した平行配線部を併設することにより、半導体素子Ｄからの信号配線・電源配線・接地配線を効率よく再配列してその周囲の平行配線部との接続に最適な配線に設定して平行配線部に展開することができるので、半導体素子Ｄの高密度化に対応して多層化を図る場合にも、配線設計を最適化してその積層数を低減させることが可能となる。
【００３８】
また、この例では第１および第２の配線層Ｌ１・Ｌ２は、信号配線Ｓ１・Ｓ２に電源配線Ｐ１・Ｐ２または接地配線Ｇ１・Ｇ２がそれぞれ隣接するように配設されている。これにより、同じ絶縁層上の信号配線Ｓ１・Ｓ２間を電磁気的に遮断して、同じ平面上の左右の信号配線Ｓ１・Ｓ２間のクロストークノイズを良好に低減することができる。さらに、信号配線Ｓ１・Ｓ２に必ず電源配線Ｐ１・Ｐ２または接地配線Ｇ１・Ｇ２を隣接させることで、同じ平面上の電源配線Ｐ１・Ｐ２と信号配線Ｓ１・Ｓ２および接地配線Ｇ１・Ｇ２と信号配線Ｓ１・Ｓ２との相互結合が最大となり、信号配線Ｓ１・Ｓ２の電流経路を最短にすることができる。このため、信号配線Ｓ１・Ｓ２から電源配線Ｐ１・Ｐ２および接地配線Ｇ１・Ｇ２のインダクタンス値を減少させることができる。このインダクタンス値の減少により、電源ノイズおよび接地ノイズを効果的に低減することができる。
【００３９】
以上のような多層配線基板と外部電気回路との接続は、第２の配線層Ｌ２または第１の配線層Ｌ１の各配線から第３の貫通導体群Ｔ３を介してそれぞれ電気的に接続された、第５の絶縁層Ｉ５の下面に配設されたＬＧＡパッドＬＰ等の接続ランドに、それぞれ半田バンプ等の接続導体Ｂを取着し、これらを外部電気回路の接続電極に電気的に接続することによって行なわれる。なお、これら多数のＬＧＡパッドＬＰのうちＬＰＰは電源配線Ｐ１またはＰ２が接続された電源用接続ランドを、ＬＰＧは接地配線Ｇ１またはＧ２が接続された接地用接続ランドを、ＬＰＳは信号配線Ｓ１またはＳ２が接続された信号用接続ランドを示している。また、ＬＧＡパッドＬＰには、必要に応じて接地導体層ＧＬ・電源導体層ＰＬ・線路導体Ｃ・フリップチップパッドＦＰ等がそれぞれ貫通導体を介して電気的に接続されることもある。
【００４０】
そして、本発明の多層配線基板においては、最下層に位置する線路配線層ＣＬＬの線路導体Ｃ間の間隔をこの線路導体Ｃの幅Ｗの３倍以上（≧３Ｗ）に設定している。このように線路配線層ＣＬＬの線路導体Ｃ間の間隔を線路導体Ｃの幅Ｗの３倍以上としたことにより、この線路配線層ＣＬＬにおいて隣接する線路導体Ｃ間の電磁気的な結合力を、この線路導体Ｃとこの線路配線層ＣＬＬの直上の接地または電源導体層との電磁気的な結合力に比べて充分小さくすることができる。その結果、最下層に位置する線路配線層ＣＬＬ内における隣接する信号用の線路導体Ｃ間の電磁気的な結合力を他の線路配線層ＣＬと同程度に弱めることができて、この層ＣＬＬにおける信号用の線路導体Ｃ間のクロストークノイズを低減させることができるものとなる。
【００４１】
このように最下層に位置する線路配線層ＣＬＬの線路導体Ｃ間の間隔を線路導体Ｃの幅Ｗの３倍以上とする場合、好適には線路導体Ｃの幅Ｗの３倍〜10倍程度の範囲で、絶縁層の比誘電率や線路導体Ｃの配線密度等を考慮して（例えば、絶縁層の比誘電率が大きい場合には線路導体Ｃ間の間隔を広くする等）適宜設定するようにすればよい。この線路導体Ｃ間の間隔が線路導体Ｃの幅Ｗの３倍未満となると、隣接する線路導体Ｃ間の電磁気的な結合力を無視できる程度にまで低減させることが困難となる傾向がある。また、線路導体Ｃ間の間隔が線路導体Ｃの幅Ｗの10倍を超えると、隣接する線路導体Ｃ間の電磁気的な結合力は無視できるほど低減することができるが、最下層に位置する線路配線層ＣＬＬで展開することのできる線路数が制限されることとなり、結果として絶縁層数の増加や製品コストの増加等の問題を招いてしまうものとなる傾向がある。
【００４２】
なお、本発明の多層配線基板においては、同様の配線構造をさらに多層に積層して多層配線基板を構成してもよいことはもちろんであるが、その平行配線部や信号配線展開部の上側または下側にさらに種々の配線構造の多層配線部を積層して、これらを一体として多層配線基板を構成することもできる。例えば、平行配線群を交互に直交させて積層した構成の配線構造、あるいはストリップ線路構造の配線構造、その他、マイクロストリップ線路構造・コプレーナ線路構造等を、多層配線基板に要求される仕様等に応じて適宜選択して用いることができる。
【００４３】
また、例えば、ポリイミド絶縁層と銅蒸着による導体層といったものを積層して、電子回路を構成してもよい。また、チップ抵抗・薄膜抵抗・コイルインダクタ・クロスインダクタ・チップコンデンサ・電解コンデンサといったものを取着して半導体素子収納用パッケージを構成してもよい。
【００４４】
また、第３〜第５の絶縁層Ｉ３〜Ｉ５を始めとする各絶縁層の形状は、図示したような略正方形状のものに限られるものではなく、長方形状や菱形状・六角形状・八角形状等の形状であってもよい。
【００４５】
なお、第１および第２の配線層Ｌ１・Ｌ２は、第３〜第５の絶縁層Ｉ３〜Ｉ５の表面に形成するものに限られず、信号配線展開部の線路導体Ｃおよび電源導体層ＰＬあるいは接地導体層ＧＬとともにそれぞれの絶縁層Ｉ３〜Ｉ５の内部に形成したものであってもよい。
【００４６】
さらにまた、図２に示した第２の絶縁層Ｉ２上の接地導体層ＧＬと図３に示した第３の絶縁層Ｉ３上の線路配線層ＣＬ・第１の配線層Ｌ１との間に、同様の絶縁層の表面に直交格子状の配線導体層により形成された格子状電源導体層を介在させてもよい。このような格子状電源導体層は、接地導体層ＧＬと同様に、電源配線を半導体素子Ｄから第１の配線層Ｌ１の平行配線群に効率よく電気的に接続するための再配列を可能とするものであり、第１の配線層Ｌ１中の信号配線Ｓ１と第２の配線層Ｌ２中の信号配線Ｓ２とのインピーダンスのミスマッチを低減するために、その形状を格子状とするものである。
【００４７】
なお、このような格子状電源導体層および接地導体層ＧＬならびに電源導体層ＰＬは、いずれも多層配線基板の仕様に応じ必要に応じて、電源または接地のどちらに設定してもよい。
【００４８】
そして、このような本発明の多層配線基板には、例えばその表面にＭＰＵ・ＡＳＩＣ（Application Specific Integrated Circuit）・ＤＳＰ（Digital Signal Processor）のような半導体素子Ｄが搭載される。そして、半導体素子収納用パッケージ等の電子部品収納用パッケージや電子部品搭載用基板、多数の半導体集積回路素子が搭載されるいわゆるマルチチップモジュールやマルチチップパッケージ、あるいはマザーボード等として使用される。これらの半導体素子Ｄあるいは電子部品は、例えばいわゆるバンプ電極によりこの多層配線基板の表面の搭載領域ＭのフリップチップパッドＦＰに実装されて、あるいは接着剤・ろう材等により搭載部に取着されるとともにボンディングワイヤ等により、第１の貫通導体Ｔ１等を介して信号配線展開部の線路導体Ｃと電気的に接続される。
【００４９】
本発明の多層配線基板において、第３〜第５の絶縁層Ｉ３〜Ｉ５を始めとする各絶縁層は、例えばセラミックグリーンシート積層法によって、酸化アルミニウム質焼結体や窒化アルミニウム質焼結体・炭化珪素質焼結体・窒化珪素質焼結体・ムライト質焼結体・ガラスセラミックス等の無機絶縁材料を使用して、あるいはポリイミド・エポキシ樹脂・フッ素樹脂・ポリノルボルネン・ベンゾシクロブテン等の有機絶縁材料を使用して、あるいはセラミックス粉末等の無機絶縁物粉末をエポキシ系樹脂等の熱硬化性樹脂で結合して成る複合絶縁材料などの電気絶縁材料を使用して形成される。
【００５０】
これら絶縁層は、例えば酸化アルミニウム質焼結体から成る場合であれば、酸化アルミニウム・酸化珪素・酸化カルシウム・酸化マグネシウム等の原料粉末に適当な有機バインダ・溶剤等を添加混合して泥漿状となすとともに、これを従来周知のドクターブレード法を採用してシート状となすことによってセラミックグリーンシートを得て、しかる後、これらのセラミックグリーンシートに適当な打ち抜き加工を施すとともに各平行配線群および各貫通導体群ならびに導体層となる金属ペーストを所定のパターンに印刷塗布して上下に積層し、最後にこの積層体を還元雰囲気中、約1600℃の温度で焼成することによって製作される。
【００５１】
これら絶縁層の厚みとしては、使用する材料の特性に応じて、要求される仕様に対応する機械的強度や電気的特性・貫通導体群の形成の容易さ等の条件を満たすように適宜設定される。
【００５２】
また、第１および第２の配線層Ｌ１・Ｌ２を構成する平行配線群や接地導体層ＧＬ・線路配線層ＣＬ・電源導体層ＰＬおよびその他の配線層ならびに貫通導体群Ｔ１〜Ｔ３は、例えばタングステンやモリブデン・モリブデン−マンガン・銅・銀・銀−パラジウム等の金属粉末メタライズ、あるいは銅・銀・ニッケル・クロム・チタン・金・ニオブやそれらの合金等の金属材料の薄膜等により形成すればよい。
【００５３】
例えば、タングステンの金属粉末メタライズから成る場合であれば、タングステン粉末に適当な有機バインダ・溶剤等を添加混合して得た金属ペーストを絶縁層となるセラミックグリーンシートに所定のパターンに印刷塗布し、これをセラミックグリーンシートの積層体とともに焼成することによって、各絶縁層の上面に配設される。
【００５４】
また，金属材料の薄膜から成る場合であれば、例えばスパッタリング法・真空蒸着法またはメッキ法により金属層を形成した後、フォトリソグラフィ法により所定の配線パターンに形成される。
【００５５】
第１および第２の配線層Ｌ１・Ｌ２の平行配線群を構成する各配線の幅および配線間の間隔は、使用する材料の特性に応じて、要求される仕様に対応する電気的特性や絶縁層Ｉ３〜Ｉ５への配設の容易さ等の条件を満たすように適宜設定される。
【００５６】
なお、各配線層Ｌ１・Ｌ２ならびに線路導体Ｃの厚みは１〜20μｍ程度とすることが好ましい。この厚みが１μｍ未満となると配線の抵抗が大きくなるため、配線群による半導体素子Ｄへの良好な電源供給や安定したグランドの確保・良好な信号の伝搬が困難となる傾向が見られる。他方、20μｍを超えるとその上に積層される絶縁層による被覆が不十分となって絶縁不良となる場合がある。
【００５７】
貫通導体群Ｔ１〜Ｔ３の各貫通導体は、横断面形状が円形のものの他にも楕円形や正方形・長方形等の矩形、その他の異形状のものを用いてもよい。その位置や大きさは、使用する材料の特性に応じて、要求される仕様に対応する電気的特性や絶縁層への形成・配設の容易さ等の条件を満たすように適宜設定される。
【００５８】
例えば、絶縁層に酸化アルミニウム質焼結体を用い、平行配線群にタングステンの金属メタライズを用いた場合であれば、絶縁層の厚みを200μｍとし、配線の線幅を100μｍ、配線間の間隔を150μｍ、貫通導体の大きさを100μｍとすることによって、信号配線のインピーダンスを50Ωとし、上下の平行配線群間を高周波信号の反射を抑えつつ電気的に接続することができる。
【００５９】
また、信号配線展開部を構成する接地導体層ＧＬおよび電源導体層ＰＬの厚みや形成範囲、ならびに線路導体Ｃの厚みや幅および配線間の間隔は、例えば上記と同様に、線路配線層ＣＬにおける線路導体Ｃの線幅を100μｍ、線路導体Ｃ間ならびに線路導体Ｃ−導体層ＧＬ・ＰＬ間の間隔を400μｍ、線路導体Ｃならびに導体層ＧＬ・ＰＬの厚みを20μｍとし、第１の貫通導体Ｔ１の大きさを100μｍとすることによって、線路導体Ｃによる信号配線のインピーダンスを50Ωとすることができる。
【００６０】
そして、最下層に位置する線路配線層ＣＬＬの線路導体Ｃの線幅も100μｍとし、隣接する線路導体Ｃ間の間隔を400μｍ以上としたときに、信号配線展開部における線路配線層ＣＬＬの隣接する線路導体Ｃ間の電磁気的な結合力を通常の100μｍの間隔の時の結合力に対して約30％程度に弱めることができ、この線路配線層ＣＬＬにおける信号用の線路導体Ｃ間のクロストークノイズを他の線路配線層ＣＬにおけるレベルと同程度に低減させることができる。
【００６１】
なお、本発明は以上の実施の形態の例に限定されるものではなく、本発明の要旨を逸脱しない範囲で種々の変更を加えることは何ら差し支えない。例えば、絶縁層を、放熱を考慮した窒化アルミニウム質焼結体・炭化珪素質焼結体や、低誘電率を考慮したガラスセラミックス質焼結体を用いたものとしてもよい。
【００６２】
【発明の効果】
本発明の多層回路基板によれば、半導体素子の搭載領域の下部に位置する多層配線基板の内部に、上記構成の信号配線展開部を具備するとともに、その周囲に上記構成の平行配線部を具備して成り、搭載される半導体素子が信号配線展開部の線路配線層を介して平行配線部の第１の配線層と電気的に接続されるようにしたことから、狭ピッチで極めて高密度に配設された半導体素子の入出力電極に接続された配線を信号配線展開部において平行配線部に適した広ピッチの配線に展開し再配列して接続することができるので、平行配線群が有する優れた電気的特性を活かしつつ、高密度化された入出力電極を有する半導体素子と効率よく電気的接続を行なうことができる。しかも、信号配線展開部により、その線路配線層を複数積層して設けることにより、半導体素子からの信号配線・電源配線・接地配線を効率よく再配列してその周囲の平行配線部との接続に最適な配線に設定して所望の平行配線部に展開することができるので、半導体素子の高密度化に対応して多層化を図る場合にも、配線設計を最適化してその積層数を低減させることが可能となる。
【００６３】
さらに、最下層に位置する線路配線層の線路導体間の間隔をこの線路導体の幅の３倍以上としたことから、この最下層に位置する線路配線層の線路導体とその直上の接地または電源導体層との電磁気的な結合力に比べてこの線路導体間の電磁気的な結合力を充分小さくすることができ、その結果、最下層に位置する線路配線層内における隣接する信号用の線路導体間の結合を弱めることができて、この層における信号用の線路導体間のクロストークノイズを低減させることができる。
【００６４】
以上のように、本発明によれば、交互に積層された平行配線群を有する多層配線基板について、その優れた電気的特性を活かしつつ高密度化された入出力電極を有する半導体素子と効率よく電気的接続を行なうことができ、しかも積層数の低減を図ることができ、さらに、最下層に位置する信号配線展開部における線路導体間のクロストークノイズを低減できる、半導体素子等を搭載する電子回路基板等に好適な多層配線基板を提供することができた。
【図面の簡単な説明】
【図１】本発明の多層配線基板の実施の形態の一例を示す、第１層目の絶縁層の上面図である。
【図２】本発明の多層配線基板の実施の形態の一例を示す、第２層目の絶縁層の上面図である。
【図３】本発明の多層配線基板の実施の形態の一例を示す、第３層目の絶縁層の上面図である。
【図４】本発明の多層配線基板の実施の形態の一例を示す、第４層目の絶縁層の上面図である。
【図５】本発明の多層配線基板の実施の形態の一例を示す、第５層目の絶縁層の上面図である。
【図６】本発明の多層配線基板の実施の形態の一例を示す、第５層目の絶縁層の下面図である。
【図７】本発明の多層配線基板の実施の形態の一例を示す、各絶縁層を積層した状態の多層配線基板における信号配線展開部の要部断面図である。
【図８】本発明の多層配線基板の実施の形態の一例を示す、各絶縁層を積層した状態の多層配線基板の部分断面図である。
【符号の説明】
Ｉ１〜Ｉ５・・・・第１〜第５の絶縁層
ＧＬ・・・・・・・接地導体層
ＣＬ・・・・・・・線路配線層
ＣＬＬ・・・・・・最下層に位置する線路配線層
Ｃ・・・・・・・・線路導体
ＰＬ・・・・・・・電源導体層
Ｔ１・・・・・・・第１の貫通導体群
Ｌ１、Ｌ２・・・・第１、第２の配線層
Ｐ１、Ｐ２・・・・第１、第２の電源配線
Ｇ１、Ｇ２・・・・第１、第２の接地配線
Ｓ１、Ｓ２・・・・第１、第４の信号配線
Ｔ２・・・・・・・第２の貫通導体群
Ｄ・・・・・・・・半導体素子
Ｍ・・・・・・・・搭載領域
Ｗ・・・・・・・・線路導体Ｃの幅
【図１】
0003754865.tif 000002
【図２】
0003754865.tif 000003
【図３】
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【図４】
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【図５】
0003754865.tif 000006
【図６】
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【図７】
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【図８】
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