(57)【特許請求の範囲】
【請求項１】
基準電位に対して、異なる直流電圧を有する電源によって電力供給を受け、上記電源の基準電位を基準電位とし、ｐ型(又はｎ型)基板を用いる半導体集積回路において、上記基準電位と上記直流電圧間に電流スイッチング回路を接続し、この電流スイッチング回路の両端子間に現れる電圧が所定値以下の場合には上記電流スイッチング回路を導通状態に保つように制御電源に接続され、上記電流スイッチング回路の両端子間に現れる電圧が所定値以上の場合には上記電流スイッチング回路を遮断状態にする電圧レベル検出回路を有して、各集積回路素子間に必要とする素子分離を保持するようにしたことを特徴とする電流バイパス回路付半導体集積回路。
【請求項２】
基準電位に対して、異なる直流電圧を有する電源によって電力供給を受け、上記電源の基準電位を基準電位とし、ｐ型(又はｎ型)基板を用いる半導体集積回路において、上記基準電位と上記直流電圧間に電流スイッチング回路を接続し、この電流スイッチング回路の両端子間に現れる電圧が能動素子のスイッチング電圧以下の場合には上記電流スイッチング回路を導通状態に保つように制御電源に接続され、上記電流スイッチング回路の両端子間に現れる電圧が能動素子のスイッチング電圧以上の場合には上記電流スイッチング回路を遮断状態にする電圧レベル検出回路を有して、各集積回路素子間に必要とする素子分離を保持するようにしたことを特徴とする電流バイパス回路付半導体集積回路。
【請求項３】
基準電位に対して、異なる直流電圧を有する電源によって電力供給を受け、上記電源の基準電位を基準電位とし、ｐ型(又はｎ型)基板を用いる半導体集積回路において、上記基準電位と上記直流電圧間に電流スイッチング回路を接続し、この電流スイッチング回路の両端子間に現れる電圧が能動素子のスイッチング電圧以下の場合には上記電流スイッチング回路を導通状態に保つように制御電源に接続され、上記電流スイッチング回路の両端子間に現れる電圧が能動素子のスイッチング電圧以上の場合には上記電流スイッチング回路を遮断状態にする電圧レベル検出回路を有して、上記ｐ型(又はｎ型)基板の電位が上記電源からの直流電圧の開閉時の過渡的状態において、印加された最低電位より上記電流スイッチング回路の導通時における電圧降下以上に上がらないように(又は最高電位より上記電流スイッチング回路の導通時における電圧降下以下に下がらないように)保ち、各集積回路素子間に必要とする素子分離を保持するようにしたことを特徴とする電流バイパス回路付半導体集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、異なる直流電源電圧により電力供給を受ける半導体集積回路において、直流電圧開閉時における直流電圧の過渡的状態において起こりうる異常電流による素子の劣化又は破損を防止する半導体集積回路に関するものである。
【０００２】
【従来の技術】
従来、数個の半導体集積回路によって構成されていた機能が、半導体集積回路の大規模化によって、一つの半導体集積回路、即ち、モノリシック半導体集積回路に内蔵することが可能となり、部品点数の減少化とともに、電子機器の性能向上にもかかわらず小型化、低消費電力化及び低価格化を実現している。このような傾向は益々促進され、機器に使用されている電子部品を１個でも省略しようとする努力が払われ、機能を半導体集積回路内に出来る限り内蔵することによって電子部品点数の減少化が図られている。
【０００３】
従来、構造の異なる半導体集積回路は、独立した基板に製造されていたため部品点数の減少化の制約になっていたが、現在では、同一基板Ｂｉ-ＣＭＯＳ(Bipolar-Complementary Metal Oxide Semiconductor)回路のように異なる構造をもつ半導体集積回路が容易に製造されるようになり、バイポーラトランジスタがもつアナログ処理能力、高電流駆動能力、高速動作の長所とＣＭＯＳの高集積低消費電力の長所を併せ持つ高性能な大規模半導体集積回路(ＬＳＩ)が実用化され、上記の実現に役立っている。しかし、Ｂｉ-ＣＭＯＳ回路で、アナログ・ディジタル混載回路の場合には、基準電位に対し、ＣＭＯＳロジック回路にはプラス電源が、アナログ回路にはプラス及びマイナス電源が、バイポーラＥＣＬ(Emitter Coupled Logic)にはマイナス電源が通常、要求される。それは、基準電位に対し、ＣＭＯＳロジック回路の入出力電圧にプラス電圧が、アナログ回路の入出力電圧にプラスとマイナス電圧が、また、ＥＣＬ回路の入出力電圧はマイナスの電圧が、一般的に要求されるからである。このように構造や回路方式が異なる場合には、単一電源電圧により各回路の実現は不可能であり、要求仕様によって基準電位に対し異なる符号や電圧をもつ電源の供給が必要である。
【０００４】
図１１は上記の回路が同一の半導体集積回路基板に組み込まれている回路ブロック図である。その(ａ)のそれぞれはｐ基板の場合を示し、その(ｂ)のそれぞれはｎ基板の場合を示す。実線のわく内は同一基板にある半導体集積回路の部分を示し、外部から基準電位に対し異なる電源としてプラス電圧の+Ｖddとマイナス電圧のーＶssが供給されていることを示す。回路１，２，３は上記のＣＭＯＳ回路やその他のＭＯＳ回路又はバイポーラ素子によるＥＣＬを含むロジック回路やアナログ回路等である。
従来、基準電位に対し異なる直流電源電圧によって電力供給を受け、上記電源の基準電位を基準電位とする半導体集積回路を使用する場合の注意事項として、異なる電源電圧の開閉順序を決定しておかなければならない場合があった。また、異なる電源電圧の開閉順序が指定できない場合には、電源回路と半導体集積回路間に何らかの対策が必要である場合があった。
【０００５】
半導体集積回路をひとつのシリコン基板に形成する場合、上記Ｂｉ-ＣＭＯＳ半導体集積回路においても、ｐ型シリコン基板に作り込まれた回路素子を内部で相互接続をして作られるが、通常各集積回路素子を分離する方法はｐｎ接合分離である。この方法は通常ｐｎ接合に逆バイアス電圧を印加して素子分離を達成している。逆バイアス電圧をｐｎ接合に与えるためにはｐ型(又はｎ型)シリコン基板が使用される場合には、基板に印加された最低電位(又は最高電位)を与えることにより達成している。この状態が達成されていない場合には、設計された素子に副次的に生じる寄生回路が活動を始め出し、ＣＭＯＳ回路の場合にはラッチアップ現象を起こし、素子や配線に過大電流が流れて劣化又は破損の要因に、また、バイポーラ回路の場合には寄生素子の活性化により迷路電流による発熱により素子の劣化又は破損をもたらすことがある。最近は設計技術が進歩し、ラッチアップ現象の発生や素子の劣化又は破損が少なくなった。しかし、構造上、電源の開閉状況によっては上記のような現象が起こる要素を持っているので電源の開閉には注意が必要となっていた。
【０００６】
例として、図１２は一つの半導体集積回路のｐ基板に作り込まれた最も簡単なＢｉ-ＣＭＯＳ集積回路の断面図で、内在する電気的素子、供給されている電源+Ｖddと-Ｖss、電源電流を開閉するスイッチＳ1及びＳ2とを示す。ｉｎ１はＣＭＯＳ回路の入力を、また、ｉｎ２はバイポーラ回路の入力を示す。図１３は図１２の構造に対する電気的に見た等価回路を示す。但し、重要でない抵抗器やその他の素子については省略している。図１２、図１３において、設計で作り込まれた素子としてＴ1及びＴ2はｐ及びｎチャンネルトランジスタによるＣＭＯＳ回路、また、Ｔ3はｎｐｎトランジスタ、Ｒ4及びＲ5はｐ拡散で形成された抵抗器によるバイポーラ回路を構成する。図１３では一点鎖線のわく内に設計回路を示す。その他の素子Ｑ1,Ｑ2,Ｑ3,Ｑ4,Ｑ5,Ｒ1,Ｒ2,Ｒ3及びＲ6は副次的に生じた寄生素子である。図１３では二点鎖線のわく内に寄生回路を示す。この回路に対し電源を印加する場合を検討すると、次のようになる。
【０００７】
図１３の(ａ)は、正常な電源供給順序に従って、スイッチＳ1に先立ってスイッチＳ2が投入される場合である。スイッチＳ1は開放し、スイッチＳ2は閉じ、ーＶssを回路に印加するときを示す。ｐ基板は基準電位に対しーＶssになり寄生回路は逆バイアス電圧が印加され、電流は流れない。また、寄生ｎｐｎトランジスタＱ3のベースに矢印ロの経路で示す経路でマイナス電圧が、また、エミッタには矢印イの経路で示す基準電位の０(ゼロ)Ｖが印加されるのでベースとエミッタ間は逆バイアスとなり、ベースからエミッタに電流は流れない。寄生ｎｐｎトランジスタＱ3のコレクタとエミッタ間は非導通状態である。従って寄生回路は無影響であり、回路は予期した状態にある。更に、スイッチＳ1が閉じられると、正常な動作状態にはいる。
【０００８】
図１３の(ｂ)は、異常で電源供給順序が逆になり、スイッチＳ1がスイッチＳ2より先に投入される場合である。スイッチＳ1を閉じ、スイッチＳ2は開放とし、+Ｖddを回路に印加する場合を示す。ｐ基板は基準電位に対し高い電位にある。電流は矢印ハの経路で流れ、電流は寄生抵抗器Ｒ2を通り、寄生ｎｐｎトランジスタＱ3のベースからエミッタを通過する。その結果、寄生ｎｐｎトランジスタＱ3のコレクタとエミッタ間が導通状態となり、寄生ｐｎｐトランジスタＱ4のベースの電位が下がるので、寄生ｐｎｐトランジスタＱ4のエミッタからベースに矢印ニの経路で電流が流れるので寄生ｐｎｐトランジスタＱ4のエミッタとコレクタ間が導通状態になり、矢印ホの経路で電流が寄生ｎｐｎトランジスタＱ3のベースからエミッタに流れる。この状態に至ると矢印ハの経路の電流が途切れても矢印ホの経路の電流及び矢印ヘの経路の電流は連続的に流れ、その結果として電流経路が発熱し素子の劣化又は破損に至らしめる、いわゆるラッチアップ現象を起こす場合がある。従って、スイッチＳ2が閉じられても、正常な動作が期待できないこともある。このように電源の供給順序によっては、上記のような問題が発生するが、基板の電位を印加された最低電位である基準電位に保持すれば、このような問題が発生しないことも理解出来る。即ち、図１３の(ｂ)では基準電位に対し基板電圧が、約＋0.3Ｖ以下であるならば寄生ｎｐｎトランジスタＱ3のベースからエミッタへの電流はほとんど流れないので、上記のような問題は実質的に回避出来と見なせる。しかし、ラッチアップ現象の発生の難易は各回路素子のパターンレイアウト、電気的特性及び周囲温度特性に依存する。従って、従来通り、パターンレイアウト設計は十分注意をしなければならない。なお、同時にスイッチＳ1及びスイッチＳ2を閉じた場合は回路及びパターンレイアウトや素子の電気特性によって異なり、上記の２例のいずれかの状態に移行する。
【０００９】
上記のように同一基板に、異なる直流電源電圧を必要とするモノリシック半導体集積回路に電力を供給する場合は、電源の開閉に注意する必要がある場合があるが、このようなことはバイポーラ素子を用いている回路においても基板電位が不安定な場合、素子のレイアウトや回路構成によっては寄生素子が動作し、時には異常電流の発生の原因となりうる。図１３の(ａ)又は(ｂ)の一点鎖線のわく内で示すように、抵抗器Ｒ4,Ｒ5及びｎｐｎトランジスタＴ3で設計された簡単な回路に対しても副次的に生じる寄生素子により複雑な回路を形成する。これらの寄生素子が活動しないための条件は基板の電位が常に最低電位を維持する必要があり、それにはパターンレイアウト時に基板の電位が上がらないように注意を払わなければならない。もし、そうでないと寄生素子が活動を始める可能性を十分持っている。図１３の場合も寄生トランジスタＱ1及びＱ5が形成する回路はＣＭＯＳ回路に寄生するｐｎｐトランジスタＱ4とｎｐｎトランジスタＱ3が形成する回路と同一である。従って、基板の電位が局所的に高くなると、バイポーラ回路でも素子に過大電流が流れる場合があり得る。図１１の(ａ)又は(ｂ)に示すような複数の回路が同一基板に実装されている場合、ｐ基板(又はｎ基板)を使用している半導体集積回路に電源を供給する場合には、-Ｖssを+Ｖdd(又は+Ｖddを-Ｖss)より先に印加し、遮断する場合には+Ｖddを-Ｖss(又は-Ｖssを+Ｖdd)より先に遮断する方が望ましい。図１４の(ａ)および(ｂ)は電源開閉順序の望ましい状態を、図１５の(ａ)および(ｂ)は電源開閉順序の望ましくない状態を示すタイミングチャートである。
【００１０】
【発明が解決しようとする課題】
このように、従来の半導体集積回路では、異なる直流電源電圧を必要とし、かつ、その電源電圧の開閉順序を決めて電力供給を実施しないと、その開閉時に素子の劣化又は破損を招く等の問題点のある半導体集積回路があった。電源回路に電圧開閉順序回路の組み込みは、回路を複雑にするので望ましくないが、半導体集積回路における寄生素子の活動による異常電流発生による素子の劣化又は破損を防ぐため、従来は電源回路に電圧開閉順序回路の内蔵をして電源回路を複雑にしている問題点があった。
【００１１】
この発明は上記のような問題点を解消するためになされたもので、電圧開閉順序回路を持つ電源回路から、電圧順序回路を省略し、電源回路の簡素化を実現しながら、電源の電圧開閉順序によって半導体集積回路内の素子の劣化又は破損を伴うことなしに安定な動作を可能にする電流バイパス回路を内蔵した半導体集積回路を提供することを目的とする。更に、半導体集積回路の外部の制御電源に接続されることにより、電源バイパス回路を予め導通状態に保って、電源開閉時に、効果的に安定な動作を確保することを目的にする。
【００１２】
【課題を解決するための手段】
この発明に係る電流バイパス回路付半導体集積回路においては、基準電位に対して、異なる直流電圧を有する電源によって電力供給を受け、上記電源の基準電位を基準電位とし、ｐ型(又はｎ型)基板を用いる半導体集積回路において、上記基準電位と上記直流電圧間に電流スイッチング回路を接続し、この電流スイッチング回路の両端子間に現れる電圧が所定値以下の場合には上記電流スイッチング回路を導通状態に保つように制御電源に接続され、上記電流スイッチング回路の両端子間に現れる電圧が所定値以上の場合には上記電流スイッチング回路を遮断状態にする電圧レベル検出回路を有して、各集積回路素子間に必要とする素子分離を保持するようにしたものである。
【００１３】
また、基準電位に対して、異なる直流電圧を有する電源によって電力供給を受け、上記電源の基準電位を基準電位とし、ｐ型(又はｎ型)基板を用いる半導体集積回路において、上記基準電位と上記直流電圧間に電流スイッチング回路を接続し、この電流スイッチング回路の両端子間に現れる電圧が能動素子のスイッチング電圧以下の場合には上記電流スイッチング回路を導通状態に保つように制御電源に接続され、上記電流スイッチング回路の両端子間に現れる電圧が能動素子のスイッチング電圧以上の場合には上記電流スイッチング回路を遮断状態にする電圧レベル検出回路を有して、各集積回路素子間に必要とする素子分離を保持するようにしたものである。
【００１４】
また、基準電位に対して、異なる直流電圧を有する電源によって電力供給を受け、上記電源の基準電位を基準電位とし、ｐ型(又はｎ型)基板を用いる半導体集積回路において、上記基準電位と上記直流電圧間に電流スイッチング回路を接続し、この電流スイッチング回路の両端子間に現れる電圧が能動素子のスイッチング電圧以下の場合には上記電流スイッチング回路を導通状態に保つように制御電源に接続され、上記電流スイッチング回路の両端子間に現れる電圧が能動素子のスイッチング電圧以上の場合には上記電流スイッチング回路を遮断状態にする電圧レベル検出回路を有して、上記ｐ型(又はｎ型)基板の電位が上記電源からの直流電圧の開閉時の過渡的状態において、印加された最低電位より上記電流スイッチング回路の導通時における電圧降下以上に上がらないように(又は最高電位より上記電流スイッチング回路の導通時における電圧降下以下に下がらないように)保ち、各集積回路素子間に必要とする素子分離を保持するようにしたものである。
【００１７】
【発明の実施の形態】
図１３は、図１１の(ａ)において、回路１がＣＭＯＳ回路、回路3がバイポーラ回路に相当し、回路２は未使用の場合に該当している。従来技術において、図１３の(ａ)は正常な従来の電源供給順序の場合の説明であり、図１３の(ｂ)は異常な従来の電源供給順序の場合の説明であった。図１３の(ａ)及び(ｂ)について電気的に注目すべき点は、寄生回路内の寄生ｎｐｎトランジスタＱ3のベースからエミッタに向けて電流が、図１３の(ａ)では流れないが、図１３の(ｂ)では流れ、寄生ｎｐｎトランジスタＱ3のコレクタとエミッタ間が導通状態に移行してしまうところである。寄生素子による異常電流の発生原因は基板電位が基準電位より高くなり、特にシリコン基板のとき、基板電位が基準電位より順方向電圧(例えば約0.7Ｖ)を越えると、寄生素子が活動を始めることの出来る電流が流れ出す。従って、この値を出来るだけ低電位に保つことが重要である。
この発明は、例えばｐ基板を使用ている半導体集積回路の場合、ｐ基板の基板電位を電源投入順序に関係なく印加され実質的に最低電位に保つための電流バイパス回路を内蔵することにより、集積回路に付随する寄生素子が活動を始める電位に上昇しないようにしている半導体集積回路を提供することを目的にしている。
【００１８】
ここで、図１３において、もし、ｐ基板と基準電位間に、仮に抵抗器Ｒbを挿入して、その抵抗値を変えてみる。また、この抵抗器は仮に抵抗器の両端の電圧と電圧の向きとを検出することにより、抵抗器Ｒbの値として低抵抗値か又は高抵抗値のいずれかを仮にとり得るものとして説明をする。そして、後述で、これと同等な機能を能動素子を用いた電子回路で電流バイパス回路として実現し、これを内蔵した半導体集積回路を得る。図１は図１３に示す回路の中に抵抗器Ｒbを追加し、その抵抗器の両端の電圧がＶbpであることを示す。
【００１９】
従来の正常動作の比較のため、従来の正常な電圧供給順序に従って、スイッチＳ1に先立ってスイッチＳ2が投入される場合とする。図１の(ａ)において、抵抗器ＲbはスイッチＳ1、Ｓ2が投入される前は低抵抗値をもつものとする。次に、スイッチＳ1は開放状態で、スイッチＳ2を閉じ、ーＶssを回路に印加すると、Ｒbは-Ｖssが投入されたことを検知して、高抵抗値へ変化するものとする。従って、Ｒbによる電力消費はない。また、ｐ基板は基準電位に対しーＶssになり寄生回路は逆バイアス電圧が印加される。また、寄生ｎｐｎトランジスタＱ3のベースに矢印ワで示す経路でマイナス電圧が、また、エミッタには矢印カで示す経路で基準電位の０(ゼロ)Ｖが印加されるのでベースとエミッタ間は逆バイアスとなり、ベースからエミッタに電流が流れないので、寄生ｎｐｎトランジスタＱ3のコレクタとエミッタ間は非導通状態である。従って寄生回路は無影響であり、回路は期待通りの正常状態にある。更に、スイッチＳ1が閉じられると、正常な通常の使用動作状態に入る。再び、スイッチＳ1が開放されると抵抗器Ｒbは高抵抗値の状態を維持し、さらに、スイッチＳ2が開放されると抵抗器Ｒbは低抵抗値に切り替わる。抵抗器Ｒbは使用状態で回路１及び３に何等影響を与えていない。
【００２０】
次に、従来の異常動作の場合と比較のため、従来の異常な電圧供給順序に従って、スイッチＳ2に先だってスイッチＳ1が投入される場合とする。図１の(ｂ)において、まずスイッチＳ1を閉じ、スイッチＳ2は開放状態とし、+Ｖddを回路に印加する。抵抗器Ｒbは予め低抵抗値状態にある。スイッチＳ1が閉じられると、ｐ基板の電位は抵抗器Ｒbと寄生抵抗器Ｒ2の値によって異なるが、電流は矢印チの経路で流れて、矢印リと矢印ヌの経路に分流する。矢印リの経路の電流は上記の抵抗器Ｒbを流れ、矢印ヌの経路の電流は寄生抵抗器Ｒ2を流れる。仮に抵抗器Ｒbの値を変化させてみると寄生ｎｐｎトランジスタＱ3のベースからエミッタに流れる矢印ヌの経路の電流値は変化する。抵抗器Ｒbの両端の電圧Ｖbpが、約0.3Ｖ以下ならば、矢印ヌの経路の電流値は僅かであり、ほとんどの電流は矢印リの経路で示す抵抗器Ｒbを通過、即ち、バイパスする。従って、基板の電位は基準電位から約0.3Ｖ程度上昇した値である場合は、寄生ｎｐｎトランジスタＱ3は活動状態に至っていないとみなせるので実質的に基準電位(印加された最低電位寄り)にあると、見なすことが出来る。抵抗器 Ｒbの値を徐々に増やしていくと、矢印ヌの経路の電流は徐々に指数関数的に増えて流れ始める。これは、寄生ｎｐｎトランジスタＱ3のベースとエミッタ間が通常のシリコンダイオード特性を持っているからである。Ｖbpが0.3Ｖ程度以下ならば寄生ｎｐｎトランジスタＱ3に流れる矢印ヌの経路の電流値は小さいので、従来の技術で示したようなラッチアップ現象の発生は非常に少なくなる。しかし、Ｖbpが0.6から0.7Ｖ以上になると矢印ヌの経路の電流値は増加し比例的に流れ出す。以上から、抵抗器Ｒbの値を低抵抗値にしてＶbpを低く保ち、電流を基準電位に向けてバイパスして流し、寄生ｎｐｎトランジスタＱ3のベース電流、即ち、矢印ヌの経路の電流を小さく抑えることによってラッチアップ現象や基板の電位の上昇による寄生素子の活動を抑える効果が抵抗器Ｒbにある。
【００２１】
次に、スイッチＳ2が閉じられ、-Ｖss電圧の供給が開始され通常の使用動作状態に入ると、寄生ｎｐｎトランジスタＱ3のベースとエミッタ間は逆バイアス電圧が増加する状態が始まり、矢印ヌの経路で示すベース電流が指数関数的に減少する。一方、スイッチＳ2が閉じられてーＶssが印加された場合、上記抵抗器Ｒbは−Ｖssを電気的に検出することによって、抵抗器Ｒbを高抵抗値にして、抵抗器Ｒbに流れる電流を遮断しても寄生ｎｐｎトランジスタＱ3のベースに流れる矢印ヌの経路の電流は増加しない。逆に寄生ｎｐｎトランジスタＱ3のベースとエミッタ間は一層、逆バイアス電圧が印加され、ラッチアップの発生と抵抗器Ｒbにおける電力消費とを防ぐことが出来る。その後、スイッチＳ2を開放し、ーＶssの供給停止をした場合は、-Ｖssの供給停止を検知をして電気的に抵抗器Ｒbの値を下げ、電流をバイパスすることによってｐ基板の電位上昇を抑えれば、ラッチアップの発生や寄生素子の活動を防ぐことが出来る。また、更にスイッチＳ1を開放した場合、抵抗器Ｒbは低抵抗値を保ち続ける。
上記と同じ機能を持つ回路として、即ち、電源電圧値を検出し、その結果によって基準電位とｐ基板間に寄生回路に電流を流さないようにするための電流バイパス回路を半導体集積回路に設ければ、電源の投入順序に関係することなしに安定な動作が期待できる半導体集積回路を得ることが出来る。しかも、バイパス回路の付加により半導体集積回路に要求される機能には何等悪影響を与えていない。
【００２２】
ｎ基板を使用している半導体集積回路では、基板の電位が供給電源の最高値に設定される。従って、図１４の(ｂ)に示すように電源供給は通常基準電位より高い電源から電力供給をするのが望ましかった。図１５の(ｂ)に示すような電源供給に対し、異常動作の発生を防ぐために、最高電位のｎ基板と基準電位間に電流バイパス回路を組み込むことにより、ｐ基板を使用の半導体集積回路と同様に半導体集積回路内の寄生回路の活動を抑制することが出来る。
上記では、抵抗器Ｒbの抵抗値の変化により動作原理を説明をした。この原理を基に、同等の機能を持つ電子回路による構成例を下記に記す。
【００２３】
図２は電流バイパス回路のブロック図を示す。１０は電流バイパス回路である。１１は電流スイッチング回路で、導通時に端子ｃからｄ(又はｇからｈ)に、また、ｄからｃ(又はｈからｇ)に向かって電流を流すことが出来る。しかし、上記のように双方向に電流が流れなくてもよく、端子ｄからｃ(又はｈからｇ)に流すことが出来ればよい。しかし、ｃからｄ(又はｇからｈ)に向かって電流を流すことが出来てもよいが必要なことではない。その電流の導通と遮断状態の制御は電圧レベル検出回路１２によって行なう。電圧レベル検出回路１２は端子ｃｄ(又はｇｈ)間の電圧を検知し、その電圧が、ｃに対しｄ(又はｇに対しｈ)がプラス電圧の場合には電流スイッチング回路１１の端子ｃｄ(又はｇｈ)間を導通状態にし、また、ｃに対しｄ(又はｇに対しｈ)がマイナスのある電圧に達すると電流スイッチング回路１１を非導通状態にする制御信号１９を電流スイッチング回路１１に与え、端子ｄｃ(又はｈｇ間に)に流れている電流を遮断する。
【００２４】
１８は端子ａｂ間または端子ｅｆ間に設けた制御電源で制御電圧+-Ｖcであり、電流バイパス回路の構成によって正負のいずれかの符号をとる電圧であり、電源から半導体集積回路に電力供給前に、電流スイッチング回路の端子ｄｃ(又はｈｇ)間を予め完全に導通状態にしておくために利用する電圧である。その必要理由は電源開閉時にラッチアップ現象の発生や素子の活動の防止を確実にするためにある。もし、半導体集積回路に電力が供給される以前に基板と基準電位間を予め導通状態にしておかないと、ラッチアップ現象の発生や寄生素子の活動の誘因となる電流が、半導体集積回路へ電力供給のための電源の開閉時に、瞬間的に流れる場合があり得る。即ち、半導体集積回路に電源が投入又は遮断されてから電流バイパス回路が、電源電圧値を判別している僅かな時間に、図１の(ｂ)で示す矢印ヌの経路の電流が瞬間的に流れ、ラッチアップ現象や迷路電流の発生を引き起こし素子の劣化や破壊を引き起こす可能性があるからである。  この電流バイパス回路の端子ｃとｄ(又はｇとｈ)が、上記の抵抗器Ｒdと置き替えられて基準電位と直流電源電圧に接続され、上記抵抗器Ｒdと同等の機能を果たす。
この電流バイパス回路は基準電位と電源+Ｖddや-Ｖss間または電源間ＶddとＶdd1もしくはＶssとＶss1間等に接続される。 図８，９，１０に代表例を示す。
【００２５】
電流スイッチング回路１１は導通状態時にある飽和電流値を持ち、短絡状態にならない。電流が流れることによって、電位差を持つ。従って、回路設計時に飽和電流と端子ｃｄ(又はｈｇ)間の電位差との関係を把握しておかなければならない。  図２に示すようなブロックに相当する回路を半導体集積回路に内蔵する場合、制御電源１８は半導体集積回路の外部から電圧供給を受けるため、電流バイパス回路の設計によっては半導体集積回路のパッケージからリードが２本必要になる。しかし、図３及び図４で示す電流バイパス回路では、１本は半導体集積回路の基準電位又は電源-Ｖss又は+Ｖddを共用するので、リード線は一本の増加のみで済む。
【００２６】
図３は４種類の電流バイパス回路の具体例を示す。図３において１０,４０,１,６１は、端子ｃａ間が接続状態にある４種類の電流バイパス回路であり、１１,４１,２,６２は電流スイッチング回路、１２,４２,３,６３は電圧レベル検出回路、１３,４３は抵抗器、１４,１５,４,６４,６５はｎチャンネルトランジスタ、４４,４５,５,６,６６はｐチャンネルトランジスタ、１６,４６,７,６７は制御電源で制御電圧+-Ｖｃである。１７,４７,８,６８は抵抗器であり特に電力消費量が無視できる高抵抗値でよい。
特に、図３の(ａ)では１４及び１５にｎチャンネルトランジスタを用いているが、図３の(ｂ)では４４及び４５にｐチャンネルトランジスタを用いていることと、制御電源４６の電圧の向きが１６と反対であるが、機能は同じである。図３の(ｃ)及び(ｄ)の電流バイパス回路１及び６１は抵抗器４３の代わりにｎチャンネルトランジスタ４又は６４に置き換えたものに相当する。これはｐチャンネルトランジスタ４４のドレインとソース間が導通状態の際、抵抗器４３で電力消費が伴うが、図３の(ｃ)や(ｄ)の電流バイパス回路１及び６１においては電力消費が生じない利点をもつ。また、図３の(ｄ)は端子ｃｄ間の導通状態から遮断状態に切り替わる電圧しきい値が図３の(ｃ)と異なるが機能は同じである。
【００２７】
電流バイパス回路１０,４０,１,６１の各端子ｃｄ間には、何らかの高抵抗値を持たなければならない。１７,４７,８,６８はその抵抗器を示す。この抵抗器はｃ及びｄ間に接続される半導体集積回路の内部または外部の回路に含まれていさえすればよい。特に抵抗値は指定しない。ただし、高抵抗値を有する抵抗器は面積を必要とするので出来るだけ半導体集積回路内に組み込まないほうが望ましい。その必要理由は各電流バイパス回路１０,４０，１,６１内に含まれる各トランジスタのゲートが、電源-Ｖss又は+Ｖddの遮断時に浮遊している(フローティング)状態になり、ゲートの電位が不定になることを避けるためである。抵抗器１７,４７,８,６８は半導体集積回路の外部回路で構成する方が望ましい。
これらの回路は制御電源１６,４６,７,６７の制御電圧+-Ｖcが与えられているので集積回路用の直流電源電圧の印加前において、各スイッチング回路１１，４１，２,６２が導通状態にある。また、端子ｃに対しｄが高いプラスの電圧を持つ場合、即ち、端子ｄからｃへ電流が流れている場合も導通状態にある。ここで端子ｃに対して端子ｄの電位が下がりマイナスになるとトランジスタ１４,４４,６,６６ドレイン及びソース間が導通状態に、トランジスタ４,６４が非導通状態になるので各電流スイッチング回路の端子ｃｄ間は遮断状態になる。
【００２８】
更に、図４は他の４種類の電流バイパス回路の具体例を示す。図４において２１,５１,３１,７１は、端子ｆｈ間が接続状態にある４種類の電流バイパス回路であり、２２,５２,３２,７２は電流スイッチング回路、２３,５３,３３,７３は電圧レベル検出回路、２６,５６は抵抗器、２４,２５,３５,７５,７６はｐチャンネルトランジスタ、５４,５５,３４,３６,７４はｎチャンネルトランジスタ、２７,５７,３７,７７は制御電源で制御電圧+-Ｖcである。２８,５８,３８,７８は抵抗器であり特に電力消費量が無視できる高抵抗値でよい。
特に、図４の(ａ)では２４及び２５にｐチャンネルトランジスタを用いているが、図４の(ｂ)では５４及び５５にｎチャンネルトランジスタを用いていることと、制御電源５７の電圧の向きが２７と反対であるが、機能は同じである。図４の(ｃ)及び(ｄ)の電流バイパス回路３１及び７１は等価的に抵抗器５６の代わりにｐチャンネルトランジスタ３５又は７５に置き換えたものに相当する。これはｎチャンネルトランジスタ５４のドレインとソース間が導通状態の際、抵抗器５６で電力消費が伴うが、図４の(ｃ)や(ｄ)の電流バイパス回路３１及び７１においては電力消費が生じない利点をもつ。また、図４の(ｄ)は端子ｃｄ間の導通状態から遮断状態に切り替わる電圧しきい値が図４の(ｃ)と異なるが機能は同じである。
【００２９】
電流バイパス回路２１,５１,３１,７１の各端子ｇｈ間には、何らかの高抵抗値を持たなければならない。２８,５８,３８,７８はその抵抗器を示す。この抵抗器はｇ及びｈ間に接続される半導体集積回路の内部または外部の回路に含まれていさえすればよい。特に抵抗値は指定しない。ただし、高抵抗値を有する抵抗器は面積を必要とするので出来るだけ半導体集積回路内に組み込まないほうが望ましい。その必要理由は各電流バイパス回路２１,５１,３１,７１内に含まれる各トランジスタのゲートが、電源-Ｖss又は+Ｖddの遮断時に浮遊している(フローティング)状態になり、ゲートの電位が不定になることを避けるためである。抵抗器２８,５８,３８,７８は半導体集積回路の外部回路で構成することが望ましい。
これらの回路は制御電源２７,５７,３７,７７の制御電圧+-Ｖcが与えられているので集積回路用の直流電源の電圧印加前において、各スイッチング回路２２,５２,３２,７２が導通状態にある。また、端子ｇに対しｈが高いプラスの電圧を持つ場合、即ち、端子ｈからｇへ電流が流れている場合も導通状態にある。ここで端子ｇに対して端子ｈの電位がさがりマイナスになるとトランジスタ２４,５４,３５,７５のドレイン及びソース間が導通状態に、トランジスタ３４,７４が非導通状態になるので各電流スイッチング回路の端子ｇｈ間は遮断状態になる。
【００３０】
実施の形態１．
図５の(ａ)に、図３の(ａ)の電流バイパス回路１０をｐ基板を用いている半導体集積回路に内蔵させた回路を示す。図５の(ａ)に示すように、端子ｃは基準電位に、また端子ｄは電源-Ｖssに接続される。図３に示す各回路において、端子ｃとａは電気的に同一結線上にある。しかも端子ｃは基準電位に接続されているので、端子ａｂ間の制御電圧+-Ｖcは基準電位に対する電圧となる。図３の各回路の制御電圧+-Ｖcは半導体集積回路の基準電位を基準にして電圧の設定が出来る。もし、制御電圧+-Ｖcの基準を半導体集積回路の基準電位を基準にするのでなく、-Ｖssを基準にした方が、設計的に都合の良い場合には図４に示す電流バイパス回路を用いることも出来る。この場合は図４に示す各回路において、端子ｇが基準電位に、端子ｈが-Ｖssに接続される。
【００３１】
図５の(ａ)において、回路１はＣＭＯＳ、回路３はバイポーラ回路などである。スイッチＳ1及びＳ2は開放状態、制御電源１６の制御電圧+ＶcはスイッチＳ1及びＳ2が投入される前に印加されているものとする。従って、ｎチヤンネルトランジスタ14は遮断状態に、ｎチャンネルトランジスタ１５は導通状態にある。即ち、電流バイパス回路１０の端子ｃｄ間は導通状態にある。
【００３２】
正常な電源投入順序の場合を図５の(ａ)により説明する。即ち、スイッチＳ1に先立ってスイッチＳ2が投入される場合である。スイッチＳ1は開放状態で、スイッチＳ2を閉じ、ーＶssを回路に印加するときを説明する。スイッチＳ2が閉じられ-Ｖssが印加されると、電流バイパス回路１０における電圧レベル検出回路１2によって、ｃに対しｄの電位が低い状態にあることを検出し、制御信号１９によって電流スイッチング回路１１を遮断状態にする。即ち、ｎチヤンネルトランジスタ１４のゲートはソースに対しプラスの電圧が印加されるので、そのドレインとソース間が導通状態になる。従って電流スイッチング回路１１のｎチヤンネルトランジスタ１５のゲート電圧がソースに対して下がるので、そのドレインとソース間、即ち、ｃ及びｄ間が遮断状態になる。ｐ基板は-Ｖssの電位となり回路１及び３に内在する寄生回路には逆バイアス電圧が印加されているので寄生素子は動作しない。しかし、抵抗器１３に電流が流れるので電力消費が伴う。次に、スイッチＳ1を投入し、半導体集積回路が動作を開始してもｐ基板の電位は最低電位にある。再び、スイッチＳ1が開放状態になった場合も基板の電位は最低電位にある。更に、スイッチＳ1及びＳ2がいずれも開放状態になると、ｃ及びｄ間は導通状態に変化する。 従って、いずれの場合も寄生回路は動作しないし、電流バイパス回路は回路１及び３に何ら影響を与えない。図６の(ａ)は上記の正常な電源投入順序の場合のタイミングチャートを示す。
【００３３】
次に、異常な電源投入順序の場合を図５の(ａ)により説明する。スイッチＳ1がスイッチＳ2より先に投入するときである。まず、スイッチＳ1を閉じ、スイッチＳ2が開放状態として、先に+Ｖddを半導体集積回路に印加する。スイッチＳ1が閉じられた状態になると、電流バイパス回路のｃ及びｄ間は既に導通状態にあるので、ｐ基板は、ほぼ基準電位の電位にあり、この状態における実質的に最低電位となる。詳しくはｐ基板の電位は印加された最低電位より電流バイパス回路の端子ｃｄ間の電位差、即ち、スイッチング電圧だけ高い。この電位差は約0.3Ｖ以下が望ましい。ｄ点における電位が基準電位に対して0.3Ｖ程度まで上昇しても通常、寄生回路が動作に至る電位ではない。従って、設計時に約0.3Ｖ程度以上の電位上昇に至らないようにｎチャンネルトランジスタ１５の設計が重要である。電流スイッチング回路１１のｎチャンネルトランジスタ１５に用いるトランジスタの設計基準としてそのサイズに対するソース・ドレイン電流特性と電源起動時の回路電流との関係を予め把握し、半導体集積回路の設計時にそれらを参照、適用すると良い。
【００３４】
スイッチＳ1が閉じられた後、スイッチＳ2が閉じられると、-Ｖssが半導体集積回路に印加される。ｃに対しｄの電位がマイナスになると電圧レベル検出器12内のｎチャンネルトランジスタ１４が導通状態になり、電流スイッチング回路内のｎチャンネルトランジスタ１５のゲート電圧が下がるので、ｃ及びｄ間は遮断状態になる。ｐ型基板は-Ｖssの電位まで下がり、寄生回路の動作は抑制される。再び、スイッチＳ2が開放状態になると、ｃ及びｄ間が導通状態になり、基板の電位を基準電位に対し0.3Ｖ程度までの上昇の場合は、寄生回路の活動を抑制することができる。更に、スイッチＳ2及びＳ1が共に開放状態の場合もｃ及びｄ間は導通状態にあり基板の電位は基準電位と等しい状態にある。このように、回路１及び回路３に何らの影響を与えることなしに寄生回路の活動を抑制する事が出来る。図６の(ｂ)は上記の異常な電源投入順序の場合のタイミングチャーを示す。
上記の実施の形態１のように、電流バイパス回路を半導体集積回路に内蔵することにより、電源開閉時の過渡的状態においても、基板の電位を寄生素子の活動の抑制に必要な電位に保てるので、電源開閉順序を考慮することなしに電力供給をその半導体集積回路に行なうことが可能となる。特に、集積回路用電源の投入前に制御電源により電流バイパス回路内の電流スイッチング回路を導通状態に保ってあるので、異常直流電源電圧の投入時における瞬間にしろ、ラッチアップ現象や迷路電流の発生を引き起こすことがないので、効果的に安定な動作を可能とする。また、異常直流電源電圧の遮断時の瞬間においても効果的に安定な動作を可能とする。
【００３５】
実施の形態２．
図５の(ｂ)に、図４の(ｃ)の電流バイパス回路３１をｎ基板を用いている半導体集積回路に内蔵させた回路を示す。図５の(ｂ)に示すように端子ｈは基準電位に、また端子ｇは電源+Ｖddに接続される。図４に示す各回路において、端子ｈｆは電気的に同一結線上にある。しかも端子ｈは基準電位に接続されているので、端子ｅｆ間の制御電圧+-Ｖcは基準電位に対する電圧となる。各図４の各回路の制御電圧+-Ｖcは半導体集積回路の基準電位を基準にして電圧の設定が出来る。もし、制御電圧+-Ｖcの基準を半導体集積回路の基準電位を基準にするのでなく、+Ｖddを基準にした方が、設計的に都合の良い場合には図３に示す電流バイパス回路を用いることも出来る。この場合は図３に示す各回路において、端子ｄが基準電位に、端子ｃが+Ｖddに接続される。
回路１はＣＭＯＳ、回路３はその他のＭＯＳ回路の構造もつ回路等とする。スイッチＳ1及びＳ2は開放状態、制御電源３７の制御電圧+ＶcはスイッチＳ1及びＳ2が投入される前に印加されているものとする。従って、ｎチャンネルトランジスタ３６及びｐチャンネルトランジスタ３５は導通状態に、また、ｎチヤンネルトランジスタ３４は遮断状態にある。即ち、電流バイパス回路31の端子ｇｈ間は導通状態にある。
【００３６】
正常な電源投入順序の場合を図５の(ｂ)により説明する。スイッチＳ2に先立ってスイッチＳ1が投入される場合である。スイッチＳ2は開放状態で、スイッチＳ1を閉じ、+Ｖddを回路に印加するときを説明する。スイッチＳ1が閉じられ+Ｖddが印加されると、電流バイパス回路３１における電圧レベル検出回路３３によって、ｇに対しｃの電位が低い状態にあることを検出し、制御信号３９によって電流スイッチング回路３２を遮断状態にする。即ち、ｎチヤンネルトランジスタ３４のゲートはソースに対しプラスの電圧が印加されるので、そのドレインとソース間が導通状態に、ｐチャンネルトランジスタ３５のソースとゲート間の電圧は０(ゼロ)Ｖ近くに下がるのでソースとドレイン間は遮断状態になる。従って、制御信号３９としての電流スイッチング回路３２のｎチヤンネルトランジスタ３６のゲート電圧がソースに対して下がるので、そのドレインとソース間、即ち、ｇ及びｈ間が遮断状態になる。ｎ基板は+Ｖddの電位となり回路１及び回路３に内在する寄生回路には逆バイアス電圧が印加されているので寄生素子は動作しない。 次に、スイッチＳ2を投入し、半導体集積回路が動作を開始してもｐ基板の電位は最高電位にある。再び、スイッチＳ2が開放状態になった場合も基板の電位は最高電位にある。更に、スイッチＳ1が開放状態になると、ｇ及びｈ間は導通状態に変化する。 従って、いずれの場合も寄生回路は動作しないし、電流バイパス回路は回路１及び回路３に何ら影響を与えない。図７の(ａ)は上記の正常な電源投入順序の場合のタイミングチャートを示す。
【００３７】
次に、異常な電源投入順序の場合を図５の(ｂ)により説明する。スイッチＳ2がスイッチＳ1より先に投入するときである。まず、スイッチＳ2を閉じ、スイッチＳ1が開放状態として、先に-Ｖssを半導体集積回路に印加する。スイッチＳ2が閉じられた状態になると、電流バイパス回路のｇ及びｈ間は既に導通状態にあるので、ｎ基板は、ほぼ基準電位の電位にあり、この状態における最高電位となる。詳しくはｎ基板の電位は印加された最高電位より電流バイパス回路の端子ｈｇ間の電位差、即ち、スイッチング電圧だけ低い。この電位差は約0.3Ｖ以下が望ましい。ｇ点における電位が基準電位に対して0.3Ｖ程度まで下降しても通常、寄生回路が動作に至る電位ではない。従って、設計時に約0.3Ｖ程度以上の電位下降に至らないようにｎチャンネルトランジスタ３６の設計が重要である。電流スイッチング回路のｎチャンネルトランジスタ３６に用いるトランジスタの設計基準としてそのサイズに対するソース・ドレイン電流特性と電源起動時の回路電流との関係を予め把握し、半導体集積回路の設計時にそれらを参照、適用すると良い。
【００３８】
上記のように、スイッチＳ2が閉じられた後、スイッチＳ1が閉じられると、+Ｖddが半導体集積回路に印加される。ｇに対しｈの電位がマイナスになると、電圧レベル検出器３３内のｎチャンネルトランジスタ３４が導通状態に、ｐチャンネルトランジスタ３５が遮断状態になるので、制御信号３９としての電流スイッチング回路内のｎチャンネルトランジスタ３６のゲート電圧が下がるので、ｈ及びｇ間は遮断状態になる。ｐ型基板は+Ｖddの電位まで上昇し、寄生回路の動作は抑制される。再び、スイッチＳ1が開放状態になると、ｇ及びｈ間が導通状態になり、基板の電位を基準電位に対し0.3Ｖ程度までの降下の場合は、寄生回路の活動を抑制することができる。更に、スイッチＳ2及びＳ1が共に開放状態の場合もｈ及びｇ間は導通状態にあり基板の電位は基準電位と実質的に等しい状態にある。このように、回路１及び回路３に何らの影響を与えること無しに寄生回路の活動を抑制することが出来る。図７の(ｂ)は上記の異常な電源投入順序の場合のタイミングチャートを示す。
上記の実施の形態２のように、電流バイパス回路を半導体集積回路に内蔵することにより、電源投入時の過渡的状態においても、基板の電位を寄生素子の活動の抑制に必要な電位に保てるので、電源投入順序を考慮することなしに電力供給をその半導体集積回路に行なうことが可能となる。特に、集積回路用電源の投入前に制御電源により電流バイパス回路内の電流スイッチング回路を導通状態に保ってあるので、異常直流電源電圧の投入時における瞬間にしろ、ラッチアップ現象や迷路電流の発生を引き起こすことがないので、効果的に安定な動作を可能とする。また、異常直流電源電圧の遮断時の瞬間においても効果的に安定な動作を可能とする。
【００３９】
実施の形態３．
上記の説明は基準電位に対しプラスとマイナスの２電源、２回路の場合の適用例であった。しかし、上記の事項はこれらに限定されない。更に、多電源、多回路にも適用できる。図８はｐ型基板使用の多回路、２電源を持つ半導体集積回路に、図９はｎ型基板使用の多回路、２電源を持つ半導体集積回路に適用したブロック図を示す。図１０はｐ型及びｎ型基板の多回路(６回路)、多電源(4電源)を持つ半導体集積回路に適用したブロック図であるが、複数個の電流バイパス回路を半導体集積回路に内蔵しなければならない。従って、二つの電流バイパス回路が直列接続状態に構成されるので、その電圧降下値に一層注意しなければならない。図８、図９及び図１０に示す回路１、回路２、回路３、回路４、回路５、回路６等は回路構造や方式を選ばない。ｐｎ接合分離で製作される半導体集積回路に適用できる。
上記のように多電源、多回路構成の場合、電流バイパス回路を半導体集積回路に内蔵することによって、電源の開閉順序を考慮しなくて良いという利点をもつ半導体集積回路を容易に実現すること出来る。
【００４０】
【発明の効果】
この発明は、以上説明をしたように構成されるので、以下に示すような効果を奏する。
この発明の電流バイパス回路付半導体集積回路によれば、基準電位に対して、異なる直流電圧を有する電源によって電力供給を受け、上記電源の基準電位を基準電位とし、ｐ型(又はｎ型)基板を用いる半導体集積回路において、上記基準電位と上記直流電圧間に電流スイッチング回路を接続し、この電流スイッチング回路の両端子間に現れる電圧が所定値以下の場合には上記電流スイッチング回路を導通状態に保つように制御電源に接続され、上記電流スイッチング回路の両端子間に現れる電圧が所定値以上の場合には上記電流スイッチング回路を遮断状態にする電圧レベル検出回路を有して、各集積回路素子間に必要とする素子分離を保持するようにしたので、電源回路の簡素化を実現しながら、電源の電圧開閉順序によって半導体集積回路内の素子の劣化又は破損を伴うことなしに安定な動作を可能にする。更に、半導体集積回路の外部の制御電源に接続されることにより、電源バイパス回路を予め導通状態に保って、電源開閉時に、効果的に安定な動作を確保することができる。
【図面の簡単な説明】
【図１】  この発明の原理を説明するため、抵抗器を使用して電流バイパス回路の動作を示す説明図である。
【図２】  電流バイパス回路を示すブロック図である。
【図３】  電流バイパス回路の具体例を、それぞれ示す回路図である。
【図４】  電流バイパス回路を具体例を、それぞれ示す回路図である。
【図５】  この発明の実施の形態１及び２の電流バイパス回路付半導体集積回路を示す回路図である。
【図６】  ｐ基板を使用したときにおける電源開閉の正常時及び異常時の電圧と時間との関係とを示すタイミングチャートである。
【図７】  ｎ基板を使用したときにおける電源開閉の正常時及び異常時の電圧と時間との関係とを示すタイミングチャートである。
【図８】  この発明の実施の形態３における電流バイパス回路付半導体集積回路のそれぞれを示すブロック図である。
【図９】  この発明の実施の形態３における電流バイパス回路付半導体集積回路のそれぞれを示すブロック図である。
【図１０】  この発明の実施の形態３における電流バイパス回路付半導体集積回路のそれぞれを示すブロック図である。
【図１１】  従来の半導体集積回路に組み込まれている各回路を示すブロック図である。
【図１２】  従来のＢｉ-ＣＭＯＳ集積回路の構造を示す説明図である。
【図１３】  図１２に示す構造に対する等価回路図である。
【図１４】  電源を正常順序で開閉をするときのタイミングチャートである。
【図１５】  電源を異常順序で開閉をするときのタイミングチャ−トである。
【符号の説明】
１  電流バイパス回路              ２  電流スイッチング回路
３  電圧レベル検出回路            ４  ｎチャンネルトランジスタ
５  ｐチャンネルトランジスタ      ６  ｐチャンネルトランジスタ
７  制御電源-Ｖc                  ８  抵抗器(高抵抗値)
１０  電流バイパス回路            １１  電流スイッチング回路
１２  電圧レベル検出回路          １３  抵抗器
１４  ｎチャンネルトランジスタ    １５  ｎチャンネルトランジスタ
１６  制御電源+Ｖc                １７  抵抗器(高抵抗値)
１９  制御信号
２１  電流バイパス回路            ２２  電流スイッチング回路
２３  電圧レベル検出回路          ２４  ｐチャンネルトランジスタ
２５  ｐチャンネルトランジスタ    ２６  抵抗器
２７  制御電源-Ｖc                ２８  抵抗器(高抵抗値)
３１  電流バイパス回路            ３２  電流スイッチング回路
３３  電圧レベル検出回路          ３４  ｎチャンネルトランジスタ
３５  ｐチャンネルトランジスタ    ３６  ｎチャンネルトランジスタ
３７  制御電源+Ｖc                ３８  抵抗器(高抵抗値)
３９  制御信号
４０  電流バイパス回路            ４１  電流スイッチング回路
４２  電圧レベル検出回路          ４３  抵抗器
４４  ｐチャンネルトランジスタ    ４５  ｐチャンネルトランジスタ
４６  制御電源-Ｖc                ４７  抵抗器(高抵抗値)
５１  電流バイパス回路            ５２  電流スイッチング回路
５３  電圧レベル検出回路          ５４  ｎチャンネルトランジスタ
５５  ｎチャンネルトランジスタ    ５６  抵抗器
５７  制御電源+Ｖc                ５８  抵抗器(高抵抗値)
６１  電流バイパス回路            ６２  電流スイッチング回路
６３  電圧レベル検出回路          ６４  ｎチャンネルトランジスタ
６５  ｎチャンネルトランジスタ    ６６  ｐチャンネルトランジスタ
６７  制御電源+Ｖc                ６８  抵抗器(高抵抗値)
７１  電流バイパス回路            ７２  電流スイッチング回路
７３  電圧レベル検出回路          ７４  ｎチャンネルトランジスタ
７５  ｐチャンネルトランジスタ    ７６  ｐチャンネルトランジスタ
７７  制御電源-Ｖc                ７８  抵抗器(高抵抗値)
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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