(57)【特許請求の範囲】
【請求項１】
ワイヤレス電気通信システム用受信機であって、
受信信号に応答するアンテナと、
前記アンテナからの受信信号に応答する入力増幅器であって、前記受信信号を増幅する、入力増幅器と、
前記入力増幅器からの増幅した受信信号に応答して、前記増幅した受信信号の周波数を中間周波数（ＩＦ）信号にダウンコンバートし、複数の受信信号を含むことができる所定の周波数帯域で前記ＩＦ信号を通過させ、前記複数の信号を同時にダウンコンバートするダウンコンバータであって、前記ＩＦ信号を受けて、前記複数の受信信号の全てを含むように、１ＭＨｚよりも広い周波数帯域を有する前記ＩＦ信号の周波数帯域を通過させるバンドパス・フィルタを含む、周波数ダウンコンバータと、
前記周波数ダウンコンバータからのＩＦ信号に応答するアナログーディジタル変換器であって、前記ＩＦ信号をディジタル信号に変換する、アナログーディジタル変換器と、
前記アナログーディジタル変換器からのディジタル信号に応答するディジタル・チャネライザであって、前記ディジタル信号を、前記周波数ダウンコンバータによって同時にダウンコンバートされた複数の別個の受信信号に分離する、ディジタル・チャネライザと、
を備えた受信機。
【請求項２】
請求項１記載の受信機において、前記バンドパス・フィルタの帯域幅は約２５ＭＨｚである受信機。
【請求項３】
請求項１記載の受信機において、前記周波数ダウンコンバータは、更に、前記増幅した受信信号および局部発振器からの局部発振信号に応答する第１ミキサを含み、前記局部発振器は、前記局部発振信号を調整して前記ＩＦ信号の周波数を調節するシンセサイザを含む、受信機。
【請求項４】
請求項３記載の受信機において、前記アナログーディジタル変換器は、前記局部発振信号をタイミング信号として用いることにより、アナログーディジタル変換器の性能を増進させる、受信機。
【請求項５】
請求項１記載の受信機において、前記周波数ダウンコンバータは、少なくとも１つの制御可能利得増幅器、または少なくとも１つの制御可能アッテネータを含み、前記ＩＦ信号の振幅制御を行なう、受信機。
【請求項６】
請求項１記載の受信機において、前記周波数ダウンコンバータは、単一段ダウンコンバージョン・プロセスで、前記アナログーディジタル変換器に印加する前記ＩＦ信号を発生する、受信機。
【請求項７】
請求項１記載の受信機において、前記周波数ダウンコンバータは、二段階ダウンコンバージョン・プロセスで、前記ＩＦ信号を発生し、次いで前記アナログーディジタル変換器に印加するベースバンド信号に変換する、受信機。
【請求項８】
請求項１記載の受信機において、前記周波数ダウンコンバータは、前記ＩＦ信号を、前記アナログーディジタル変換器に適したアナログ信号に変換する変成器を含む、受信機。
【請求項９】
請求項１記載の受信機において、前記アナログーディジタル変換器はデルタ−シグマ・デバイスである受信機。
【請求項１０】
請求項１記載の受信機において、前記アナログーディジタル変換器は、前記ＩＦ信号を高周波数でディジタル・データ・ビット・ストリームに変換するデルタ−シグマ変調器と、前記ディジタル・データ・ビット・ストリームに応答して低周波数でディジタル・データ・ワードを供給するディジタル・フィルタとを含む、受信機。
【請求項１１】
請求項１０記載の受信機において、前記デルタ−シグマ変調器は、サンプル／ホールド回路および比較器を含み、前記サンプル／ホールド回路は濾波したＩＦ信号を受け取り、安定な濾波ＩＦ信号を前記比較器に供給し、該比較器は前記ディジタル・データ・ビット・ストリームを発生する、受信機。
【請求項１２】
請求項１０記載の受信機において、前記デルタ−シグマ変調器は、安定な電圧を供給する少なくとも１つの差動制限増幅器を含み、該少なくとも１つの増幅器は前記デルタ−シグマ変調器の安定な出力を与える、受信機。
【請求項１３】
請求項１記載の受信機において、前記入力増幅器は、少なくとも１つのインピーダンス整合ネットワークと、少なくとも１つの増幅デバイスとを含む平衡低雑音増幅器であって、前記増幅デバイスは発振安定化構成要素を含み、前記インピーダンス整合ネットワークは、第１基板上にパターン化された構成要素を含み、前記増幅デバイスは、第２基板上にパターン化された構成要素を含み、前記第２基板が前記第１基板よりも実質的に薄い、受信機。
【請求項１４】
ワイヤレス電気通信システム用受信機であって、
受信信号に応答するアンテナと、
前記アンテナからの受信信号に応答する平衡低雑音増幅器であって、該平衡低雑音増幅器は前記受信信号を増幅し、基板上にモノリシックに集積された増幅デバイスと複数の発振安定化構成要素とを含む、低雑音増幅器と、
前記低雑音増幅器からの増幅した受信信号に応答して、前記増幅した受信信号の周波数を中間周波数（ＩＦ）信号にダウンコンバートし、複数の受信信号を含むことが可能な特定の周波数帯域で前記ＩＦ信号を通過させる周波数ダウンコンバータであって、前記複数の受信信号の全てを含むように、前記ＩＦ信号を１ＭＨｚよりも広い周波数帯域で通過させるバンドパス・フィルタを含む、周波数ダウンコンバータと、
前記周波数ダウンコンバータからのＩＦ信号に応答するアナログーディジタル変換器であって、該アナログーディジタル変換器は前記ＩＦ信号をディジタル信号に変換し、フィードバック・ループを用いたデルタ−シグマ変換器である、アナログーディジタル変換器と、
前記アナログーディジタル変換器からのディジタル信号に応答するディジタル・チャネライザであって、前記ディジタル信号を、前記周波数ダウンコンバータによって同時にダウンコンバートされた複数の別個の信号に分離する、ディジタル・チャネライザと、
を備えた受信機。
【請求項１５】
請求項１４記載の受信機において、前記周波数ダウンコンバータは、単一段ダウンコンバージョン・プロセスで、前記アナログーディジタル変換器に印加する前記ＩＦ信号を発生する、受信機。
【請求項１６】
請求項１４記載の受信機において、前記周波数ダウンコンバータは、二段階ダウンコンバージョン・プロセスで、前記ＩＦ信号を発生し、次いで前記アナログーディジタル変換器に印加するベースバンド信号を発生する、受信機。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、一般的に、ワイヤレス電気通信システムに関し、更に特定すれば、ワイヤレス電気通信システム用受信機であって、多数の信号チャネルを同時に処理可能な広帯域受信機である、受信機に関する。
【０００２】
【従来の技術】
ワイヤレス電気通信システム、特に、セルラ電話通信システムは、特定のキャリア周波数帯域上で信号を受信および送信するトランシーバ（送受信機）を有する基地局を採用し、これらを計画的に配置することによって、二者間におけるワイヤレス通信を提供する。個々のエリアに応じて、各基地局は、ある数の受信機を含んで信号を受信し、ディジタル信号処理を行なって所望の宛先に信号を送信する。各受信機は、対象の周波数帯域をスキャン（走査）し、当該帯域においてある信号にロックするまでこれを続ける。大抵の場合、周波数帯域は約８００ＭＨｚ以上にあり、帯域幅は２００ＫＨｚ以上である。約１７５０ＭＨｚを中心とする７５ＭＨｚの帯域幅を有する一例を、ここの説明において用いることにする。
【０００３】
この用途に対する典型的な受信機は、信号を受信するアンテナと、信号を送信する所望のキャリア周波数範囲に受信信号を制限するデュプレクサ（送受切換器）とを含む。周波数帯域が制限されアンテナによって受信された信号は、次に低雑音増幅器（ＬＮＡ：low noise amplifier）に印加され、後続の処理に適した振幅に増幅される。帯域を制限され増幅された信号は、次に周波数ダウンコンバータに印加され、周波数ダウンコンバータは受信信号を局部発振（ＬＯ）信号と混合し、中間周波数（ＩＦ）に低下した信号を発生する。ＩＦ信号は、ＤＳＰデバイスによって容易に処理することができる。周波数ダウンコンバータでは、典型的に、バンドパス・フィルタ（ＢＰＦ）を用いて、ＩＦ信号を受信信号の特定周波数帯域に制限する。濾波（フィルタリング）後のＩＦ信号をアナログーディジタル変換器（ＡＤＣ）に印加し、ＩＦ信号をディジタル表現信号に変換し、次いでこれをＤＳＰデバイスで処理する。受信機は、個々の用途に応じて、時分割多元接続（ＴＤＭＡ：time division multiple access）、符号分割多元接続（ＣＤＭＡ:code division multiple access）、ＥＤＧＥ(広域発展用強化データ・レート：ｅｎｈａｎｃｅｄ  ｄａｔａ  ｒａｔｅ  ｆｏｒ  ｇｌｏｂａｌ  ｅｖｏｌｕｔｉｏｎ）、ＧＭＳＫ（ガウス最小シフト・キーイング：Ｇａｕｓｓｉａｎ  ｍｉｎｉｍａｌ  ｓｈｉｆｔ  ｋｅｙｉｎｇ）等を含む多くのプロトコルおよび規格に合わせて信号を処理するように設計することができる。
【０００４】
ワイヤレス電気通信に関して先に述べた公知の受信機は、いずれの所与の時点においても単一の信号または単一のチャネルを処理可能であるに過ぎなかった。したがって、処理されている個々の信号毎に、基地局では別個の受信機が必要であった。基地局の中には多数のユーザに対する多くの信号を同時に受信および送信しなければならないものもあり得るので、これらの基地局は、この要件を満たすために、十分な受信機を含んでいなければならない。さもなければ、サービスが失われることになる。各受信機は種々の構成要素を有し、これらが前述の信号受信動作を行なうので、トラフィックが多い基地局は、大量の受信機ハードウエアを含み、したがって費用が嵩むことになる。セルラ電話通信が増加するに連れ、より多くの同時アクセスを提供することが基地局に要求されたり、あるいはより多くの基地局が必要となり、これらのシステムにおける著しいコスト上昇を招いている。
【０００５】
【発明が解決しようとする課題】
したがって、比較的広い帯域幅で動作し、異なる周波数帯域において多数の信号を同時に処理可能な、ワイヤレス電気通信システムが求められている。多数の信号を同時に処理するには、ＬＮＡ、周波数ダウンコンバータ、およびＡＤＣを含む受信機の基本的構成要素を設計し直して、必要な性能仕様および要件を備えるようにする必要がある。先に述べた単一チャネル受信機と比較すると、多チャネル受信機は遥かに広い周波数範囲および大きな電力レベル範囲を連続的に処理しなければならない。加えて、多チャネル受信機は、潜在的なクロス・チャネル干渉に対して不感応でなければならない。したがって、本発明の目的は、このような高性能構成要素を有する受信機を提供することにある。
【０００６】
【課題を解決するための手段】
本発明の教示によれば、信号の歪みを増大させることなく、受信信号の比較的広帯域の信号処理を行い、多数の受信信号を同時に処理可能とした、ワイヤレス電気通信システム用受信機が開示される。この受信機は、特殊化ＬＮＡ、周波数ダウンコンバータ、およびＡＤＣを含み、受信機の性能を維持しつつ、広帯域信号処理を実行する。周波数ダウンコンバータは、適当なミキサ、ＢＰＦ、アッテネータ、および変成器（変換器）を用い、所望の周波数ダウンコンバージョンおよび振幅制御を所望の広い帯域幅にわたって行なうように調整（チューニング）する。ダウンコンバータ・デバイスは、ＡＤＣの個々の性能基準に応じて選択される。受信機には、特殊化ディジタル・チャネライザが含まれ、ＡＤＣからディジタル信号を受け取り、信号を多数のチャネルに分離する。
【０００７】
一実施形態では、周波数ダウンコンバージョンは、単一のダウンコンバージョン・プロセスにおいて行われ、ＡＤＣはデルタ−シグマ処理を用いて、周波数帯域全域にわたってディジタル変換を行なう。代替実施形態では、周波数ダウンコンバージョンは二重ダウンコンバージョン・プロセスにおいて行われ、複雑度の少ないＡＤＣを用いることができる。
【０００８】
本発明の更に別の目的、利点および特徴は、添付図面に関連付けた、以下の説明および特許請求の範囲から明白となろう。
【０００９】
【発明の実施の形態】
多数のセルラ信号を同時に処理可能なワイヤレス電気通信システムの受信機、およびその構成部品を対象とする好適な実施形態に関する以下の説明は、その性質上単なる例示に過ぎず、本発明あるいはその応用または使用を限定することを意図するものではない。特に、ここに開示する受信機は、セルラ通信システム以外にも、その他のワイヤレス通信システムに適用可能であり、ここに開示する個々の構成要素もその他のシステムおよび用途に適用可能である。
【００１０】
図１は、本発明の一実施形態による、セルラ通信システムのような、ワイヤレス電気通信システム用受信機１０のブロック図である。受信機１０は、特にセルラ基地局に適用され、当技術分野において公知の受信機が単一の受信信号が処理できるに過ぎないのに対して、あらゆる特定の時点においても多数の受信信号を同時に処理可能であるという利点を有する。以下で詳細に説明するが、受信機１０における種々の構成要素およびデバイスは、比較的広い周波数帯域にわたって信号を処理し、異なるキャリア周波数で送信される多数の信号を同時に処理することができるように設計されている。したがって、基地局における受信機のハードウエアは、それに応じて制限することができる。
【００１１】
送信信号は、受信機１０におけるアンテナ１２によって受信される。アンテナ１２が受信した信号は、デュプレクサ１４に印加されるが、デュプレクサ１４は、特定の対象受信周波数帯域における信号のみを通過させる。デュプレクサ１４の機能および動作は、当業者にはよくわかるであろう。電気通信システムが異なれば、異なる周波数帯域が用いられる場合もある。一例では、対象周波数帯域は、１７５０ＭＨｚを中心とする約７５ＭＨｚの帯域幅を有する。
【００１２】
本発明の一実施形態によれば、受信機１０は、ＬＮＡ１６、周波数ダウンコンバータ１８、ＡＤＣ２０、および広帯域にわたって受信信号を処理するディジタル・チャネライザ２２を含む。周波数ダウンコンバータ１８は、ＬＯ２６、ミキサ２８、増幅器３０、ＢＰＦ３２、アッテネータ３４、および変成器（トランスフォーマ）３６を含む。ＬＯ２６は、ＬＯ周波数基準ソース（源）４０、シンセサイザ４２、第１および第２増幅器４４、４６、ならびに周波数逓倍器４８を含む。ＬＮＡ１６、周波数ダウンコンバータ１８、ＡＤＣ２０およびディジタル・チャネライザ２２の各々は、互いに協働して比較的広い周波数帯域を通過させつつ受信機の性能を低下させず、多数の信号を同時に受信機１０によって処理できるように特殊化した構成要素である。特殊なＬＮＡ１６、ＡＤＣ２０、およびチャネライザ２２の仕様については、以下で説明する。
【００１３】
デュプレクサ１４からの帯域制限信号は、ＬＮＡ１６に印加され、アンテナ１２からの低電力信号を所望の振幅に増幅する。一実施形態では、ＬＮＡ１６は、特定の周波数帯域、例えば、１７２２．５〜１７７２．５ＭＨｚに最適化されている。ＬＮＡ１６からの増幅信号は、増幅器４４からのＬＯ信号と共にミキサ２８に印加され、受信信号をより低い周波数にダウンコンバートする。ＬＯ信号は基準ソース４０によって発生され、シンセサイザ４２はＬＯ信号を特定の中心周波数に調整する。ミキサ２８の出力は、後続のディジタル信号処理に適したＩＦ信号となる。
【００１４】
ＩＦ信号は、ＢＰＦ３２によって、特定の周波数帯域に帯域幅制限される。一実施形態では、シンセサイザ４２は、基準周波数を１４９７．５ＭＨｚないし１６２２．５ＭＨｚに調整し、ミキサ２８から中心周波数が１８７．５ＭＨｚのＩＦ信号を発生し、ＢＰＦ３２が１８７．５ＭＨｚを中心とする２５ＭＨｚ周波数帯域の信号を通過させるようにする。これらの周波数は、非限定的な例として考えるべきであり、他のシステムでは、本発明の範囲内において他の周波数帯域を採用することも可能である。例えば、ＢＰＦ３２は、複数の受信信号を通過させるために、１ＭＨｚよりも広い周波数帯域でＩＦ信号を通過させるように構成することができる。ミキサ２８およびＢＰＦ３２の組み合わせによって、ダウンコンバージョン・ステップの間にＩＦ信号に対して所望の周波数制御を行なう。ダウンコンバータ１８における他の構成要素、特に、増幅器３０、アッテネータ３４および変成器３６は、ＩＦ信号に所望の振幅調節を行なう。変成器（変換器）３６は、ＩＦ信号をＡＤＣ２０に適した形態に変換する。これは、当技術分野では公知である。
【００１５】
ＡＤＣ２０は、広帯域周波数範囲のＩＦ信号を高い処理能力でディジタル信号に変換するために必要な速度およびデバイス性能を備えている。ＡＤＣ２０は、弱い信号および強い信号双方を同時に処理しなければならない。一実施形態では、ＡＤＣ２０は、この明細書の後の方で詳細に説明するように、デルタ−シグマ処理を採用する。ＡＤＣ２０をこのように動作させるには、シンセサイザ４２からのＬＯ信号をタイミング信号として用いる。ＬＯ信号の周波数を逓倍器４８によって２倍に高め、増幅器４６によって増幅し、次いでＡＤＣ２０に印加する。この入力をＡＤＣ２０に供給することにより、シンセサイザ出力の変化がアナログーディジタル変換に歪みを誘発することがなくなる。言い換えると、増幅器３６からＡＤＣ２０への信号は、デバイス性能の一層の最適化のために、シンセサイザ４２によって決定されたクロック・レートのクロック入力として作用する。
【００１６】
ＡＤＣ２０からのディジタル変換された信号は、次に、ディジタル・チャネライザ２２に印加され、ディジタル・チャネライザ２２は、後続のディジタル信号処理のために、広い帯域幅にわたる受信信号の全てを個別の信号に分離する。言い換えると、ＢＰＦ３２が通過させたＩＦ信号における隣接周波数帯域の全てが、ＡＤＣ２０によってディジタル信号に変換され、次いでチャネライザ２２によってそれぞれの周波数帯域に分離されるのである。そして、分離された信号は、通常通り、後続のＤＳＰデバイス（図示せず）によって処理することができる。
【００１７】
ＬＮＡ１６、周波数ダウンコンバータ１８、およびＡＤＣ２０の性能および動作は、受信信号に歪みを含ませることなく、広い周波数帯域に最適化されているので、ディジタル・チャネライザ２２は、歪みを加えることなく容易にディジタル・ドメインの信号を分離することができる。この例では、ディジタル・チャネライザ２２は、４つの別個の信号を与える。しかしながら、これは非限定的な一例に過ぎず、他の用途では、本発明の範囲内で、２つの出力、８つの出力、１６の出力等を含むことも可能である。
【００１８】
ＬＮＡ、ミキサ、フィルタ、およびアッテネータのカスケード状結合は、広い範囲の周波数およびチャネル電力レベルに対して、高い感度および低い歪みを維持しなければならない。多チャネル受信機にとって、デバイス・パラメータ値（利得（ゲイン）、ノイズ・レベル、線形性）の選択は非常に重要である。利得が高すぎたり、あるいは線形性が不十分であると（入力（ＩＩＰ）または出力（ＯＩＰ）インターセプト（妨害）電力レベルによって特徴付けられる）、チャネルの相互変調に悪影響を与える（ｊｅｏｐａｒｄｉｚｅ）。利得が小さすぎたり、あるいはデバイス・ノイズが大きすぎると、受信機の感度が低下する。
【００１９】
以下の表Ｉは、受信機１０の具体的なコンポーネント（構成要素）および構成要素の性能を示し、表ＩＩは受信機１０全体の性能を示す。
【００２０】
【表１】
0003737390.tif 000002
【００２１】
【表２】
0003737390.tif 000003
【００２２】
図２は、前述の受信機１０と同様の受信機６０のブロック図であり、同様の構成要素は同じ参照番号によって識別され、同様に動作する。受信機１０におけるダウンコンバータ１８は、アンテナ１２が受信した高キャリア周波数からＩＦ信号に、単一段ダウンコンバージョンを行なった。この実施形態では、ＡＤＣ２０は、高いＩＦ（１８７．５ＭＨｚ）においてディジタル変換を行なう必要があったので複雑であった。しかしながら、この実施形態は、受信機のハードウエアが少なくて済んだ。即ち、単一のミキサ、単一のＢＰＦ等を備えればよかった。受信機６０では、ダウンコンバータ１８によって二重周波数ダウンコンバージョン・プロセスを行い、ＩＦ信号の周波数を更に低い周波数に低下させているので、使用するＡＤＣ６２の中心周波数を低くすることが可能である。
【００２３】
受信機６０では、ミキサ２８からのＩＦ信号が約２２８ＭＨｚとなるように、したがって、受信機１０におけるミキサ２８からのＩＦ信号とは異なるように、シンセサイザ４２を調整する。ＢＰＦ３２の後段に第２ミキサ６４を設け、ＩＦ信号の周波数を約（２８ＭＨｚ）に更に低下させる。ミキサ６４を調整するためにシンセサイザ６６を設け、更に増幅器６８を設けて、ミキサ６４に印加する信号を増幅する。この実施形態では、ベースバンド信号を増幅器７０によって増幅し、ロー・パス・フィルタ（ＬＰＦ）７２を通過させる。周波数逓倍器４８は周波数分割器７４と置換されており、周波数分割器７４は、シンセサイザ６６からの信号を分割（分周）し、ＡＤＣ６２に増幅器４６を介してクロック信号を供給する。分割器７４を使用するのは、ＡＤＣ６２がより低いＩＦに追従しなければならないからである。二重周波数ダウンコンバージョン・プロセスは、変換生成物（コンバージョン・プロダクト：ｃｏｎｖｅｒｓｉｏｎ  ｐｒｏｄｕｃｔ）からの干渉を極力抑えつつ、信号帯域の中心を２８ＭＨｚに設定するために必要である。
【００２４】
以下の表ＩＩＩは、受信機６０の構成要素、および構成要素の性能を示す。ここで、ＡＤＣ６２はデルタ−シグマＡＤＣである。また、表ＩＶは、受信機全体の性能を示す。以下の表Ｖは、受信機６０の構成要素部品、および構成要素の性能を示す。ここで、ＡＤＣ６２は市販のＡＤＣである。表ＶＩは、受信機全体の性能を示す。
【００２５】
【表３】
0003737390.tif 000004
【００２６】
【表４】
0003737390.tif 000005
【００２７】
【表５】
0003737390.tif 000006
【００２８】
【表６】
0003737390.tif 000007
【００２９】
図３は、本発明の一実施形態による、平衡（バランス）増幅器ネットワーク８０の概略ブロック図であり、前述したＬＮＡ１６として用いることができる。しかしながら、ネットワーク８０は、他のシステムにも適用可能であることを強調しておく。ネットワーク８０の基本的な設計は当技術分野では公知であるので、以下では、ネットワーク８０の動作に関して大まかに説明するに止める。ネットワーク８０は、ネットワーク８０の第１増幅経路８４内に位置する第１増幅器８２、およびネットワーク８０の第２増幅経路８８に位置する第２増幅器８６を含む。増幅器８２の概略図を図４に示す。増幅器８６も同一であることはわかるであろう。以下で説明するが、増幅器８２は、電界効果トランジスタ（ＦＥＴ）９０、および複数の発振安定化デバイスを含み、これらは、本発明によれば、薄い基板上のモノリシック・マイクロ波集積回路（ＭＭＩＣ）上にモノリシックに集積されている。
【００３０】
ネットワーク８０は、入力９０度ハイブリッド・カプラ１１０および出力９０度ハイブリッド・カプラ１１２を含む。デュプレクサ１４からの信号は、カプラ１１０の入力端子９２に印加され、入力信号の０位相が第１経路８４上に供給され、入力信号の９０度位相が第２経路８８上に供給される。第１入力インピーダンス整合ネットワーク１１４が、第１経路８４上の入力カプラ１１０および増幅器８２の間に設けられ、第２入力インピーダンス整合ネットワーク１１６が、第２経路８８上の入力カプラ１１０および増幅器８６の間に設けられている。同様に、第１出力インピーダンス整合ネットワーク１１８が、第１経路８４上の増幅器８２および出力カプラ１１２の間に設けられ、第２出力インピーダンス整合ネットワーク１２０が、第２経路８８上の増幅器８６および出力カプラ１１２の間に設けられている。
【００３１】
インピーダンス整合ネットワーク１１４、１１６は、それぞれ、増幅器８２、８６に望ましいインピーダンス整合を行い、ＦＥＴ９０に対して最も低い雑音指数が得られるようにする。第１および第２経路８４、８８上の信号の位相差は、信号反射を相殺し、入力端子９２においてインピーダンス整合が得られるので望ましい。出力整合ネットワーク１１８、１２０は、ＦＥＴ９０の線形性のためにインピーダンス整合を行なう。出力カプラ１１２は、出力端子１２２上において、増幅器８４、８８双方の出力電力を結合する。
【００３２】
ゲート長を短くすることによって、ＦＥＴ９０は、８０〜１００ＧＨｚの信号を増幅可能な高周波増幅器となる。ＦＥＴ９０は、少ないノイズおよび大きな出力電力で、非常に高い周波数の信号を増幅することができるので、広帯域幅および低ノイズで用いられる受信機１０、６０には望ましい。しかし、ネットワーク８０は、セルラ送信に適用するために、約２ＧＨＺの信号を増幅するように設計されている。したがって、ＦＥＴ９０はこれよりも高い周波数（５ＧＨＺ以上）では発振し、デバイス性能が低下するという懸念がある。ＦＥＴ９０の入力および出力における小さなインピーダンス変化が、ＦＥＴ９０における大きな周波数不安定を誘発し、高周波発振が発生する。高周波発振を防止するためには、ＦＥＴ９０周囲の接続に注意し、同一基板上でＦＥＴ９０に安定化構成要素を接続する必要がある。
【００３３】
増幅器８２は、入力ポート９４および出力ポート９６を含む。ＦＥＴ９０のゲート端子およびドレイン端子間には、大きな抵抗Ｒ３およびコンデンサＣ１が接続されている。抵抗Ｒ３およびコンデンサＣ１は、低周波での利得を低減し、増幅器の利得が低周波において高くなるのを防止する役割を果たす。更に、インダクタＬ１および抵抗Ｒ２が、互いに並列に、そしてＦＥＴ９０の入力ポート９４およびゲート端子間に接続されている。周波数が上昇するに連れてこの回路のリアクタンスが大きくなると、抵抗Ｒ２は高損失デバイスとなり、高周波におけるＦＥＴ９０の利得を制限するように作用する。インダクタＬ１は非常に小さいインダクタンスであるので、高周波においてのみ作用し、低周波では信号を通過させる。また、抵抗Ｒ１およびオープン・エンド伝送線路９８が、互いに直列に、そして入力ポート９４に接続されている。周波数が上昇すると、伝送線路９８は低インピーダンスとなるので、電流は抵抗Ｒ１を通過することができ、入力ポート９４において高周波の分路負荷を与え、このような周波数におけるＦＥＴ９０の利得を低減する。ＦＥＴ９０のソース端子にはインダクタＬ２が接続されており、低ノイズ増幅器に対する入力整合を改善する。抵抗Ｒ４およびオープン・エンド伝送線路１００が、ソース端子に接続され、ソース端子に対する抵抗Ｒ１および伝送線路９８と同様に動作する。低周波では、抵抗Ｒ４は開放回路として作用する。周波数が上昇すると、伝送線路１００は低インピーダンスになるので、電流は抵抗Ｒ４を通過し、Ｌ２のＱが低下する。
【００３４】
前述した安定化構成要素の特定的な回路構成を、非限定的な一例として示す。当業者には認められようが、他の回路構成を用いても高周波において所望の安定化を得ることができる。また、当業者であれば、ここで説明する安定化構成要素の動作を理解し、適正なデバイスの動作に必要な成分値もわかるであろう。
【００３５】
前述したように、発振安定化構成要素は、増幅器がある周波数以上で増幅するのを防止することによって、そのような周波数において発振が生じないようにする。この手法では、増幅器８０に問題がある。即ち、周波数が高い程、短波長によって、厚い基板上に実装された安定化構成要素が予測不可能になる。周波数が高い程、安定化構成要素に対する基板の厚さを薄くして、動作が予測可能とし、所望の安定化を得なければならない。基板の厚さが増大する程、構成要素の挙動（動作）予測ができにくくなる。しかしながら、基板が薄い場合、適正な素子インピーダンス整合のためには、伝送線路を狭くする必要がある。とは言え、狭い伝送線路は抵抗が大きく、著しい損失の増大を招く。したがって、増幅器ネットワーク８０の構成要素全てを薄い基板上に含ませることは望ましくない。何故なら、こうすると、損失が容認できなくなるからである。
【００３６】
本発明によれば、ＦＥＴ９０、ならびに安定化構成部品Ｒ１、Ｒ２、Ｒ３、Ｒ４、Ｃ１、Ｌ１、Ｌ２および伝送線路９８、１００を、ＭＭＩＣとして薄い基板上にモノリシックに集積し、ネットワーク８０のその他の構成部品を、マイクロ波集積回路（ＭＩＣ）として厚い基板上に集積する。ＭＭＩＣ増幅器８２、８６は非常に小さいので、これらの素子における損失は重大ではない。一実施形態では、増幅器８２、８６の基板は約４ミルであり、ネットワーク８０内のその他の構成部品の基板は約２０ないし５０ミルである。基板材料は、ＧａＡｓ、ＩｎＰ、またはその他の適当な半導体材料であればそのいずれとすることも可能である。
【００３７】
図５は、増幅器８２を表す、増幅器１３０の回路平面図であり、前述した構成部品のモノリシック基板１３２上でのモノリシック集積位置を示す。この実施形態では、基板１３２はＧａＡｓである。即ち、抵抗Ｒ１は位置１３４に示されており、抵抗Ｒ２は位置１３６に示されており、抵抗Ｒ３は位置１３８に示されており、インダクタＬ１は位置１４０に示されており、伝送線路９８は位置１４２に示されており、コンデンサＣ１は位置１４４に示されている。この設計では、ＦＥＴ９０は、並列に接続された２つのＦＥＴ１４６、１４８である。したがって、伝送線路１００は伝送線１５０、１５２を含み、インダクタＬ２はインダクタ１５４、１５６を含み、抵抗Ｒ４は抵抗１５８、１６０を含む。
【００３８】
図６は、先のＡＤＣ２０、６２として用いることができるＡＤＣ１７０のブロック図である。ＡＤＣ１７０は、デルタ−シグマ変調器１７２であり、ダウンコンバータ１８からアナログ信号を受け取り、非常に高いクロック・レートのディジタル・データを表すストリームを発生する。その方法については以下に詳細に説明する。デルタ−シグマ変調器１７２からのディジタル・データ・ストリームは、直列―並列変換器１７４に送られ、直列―並列変換器１７４は、デルタ・サンプルを、ＣＭＯＳプロセッサと適合性のあるワード・レートに多重分離（デマルチプレックス）する。ディジタル・フィルタ１７６が、低クロック・レートのディジタル・データを受け取り、この信号を濾波して、チャネライザ２２に適した１６ビット・ワードを与える。
【００３９】
図７は、デルタ−シグマ変調器１７２のブロック図である。デルタ−シグマ変調器１７２は、加算器１８０を含む。加算器１８０はダウンコンバータ１８からアナログ信号を、変調器１７２のディジタル出力からネガティブ・フィードバック信号を受け取る。加算器１８０からのアナログ差信号は、変調器１７２のディジタル出力における誤差を補償する。この誤差は、変調器の入力および出力間の差である。この誤差を判定することによって、入力および出力間の差をゼロに向ける、即ち、最少に抑えて、変換精度を高めることができる。
【００４０】
加算器１８０からの差信号は、フィルタ・デバイス１８２に印加される。フィルタ・デバイス１８２は、変調器１７２の動作特性を特定する所定のフィルタ機能を有する。フィルタ機能は、差信号即ち誤差信号を調べ、誤差信号における対象周波数を増幅する電圧を発生する。濾波された誤差信号はサンプル／ホールド・デバイス１８４に印加される。サンプル／ホールド・デバイス１８４は、所定の時間期間アナログ信号をサンプリングし、各ホールド期間の終了時に安定な出力電圧を与える。サンプル／ホールド・デバイス１８４からのアナログ信号は、入力として比較器（コンパレータ）１８６に印加される。比較器１８６は、このアナログ信号をスレシホルド、ここでは０（ゼロ）と比較し、各クロック・サイクルｆs毎に低または高論理出力のいずれかを与える。高または低出力はデータ・ビットを表す。比較器１８６の出力は、２ないし４ギガビット／秒という非常に高速のディジタル・データ・ストリームである。
【００４１】
このように比較器１８６を用いる際に起こる問題の１つは、アナログ信号が高速で変化するために、比較器１８６が本質的に精度高くアナログ信号をディジタル信号に変換できないことである。言い換えると、高速で変化するアナログ信号のために、比較器１８６は適正なディジタル出力を精度高く判定する能力が制限されるのである。本発明によれば、サンプル／ホールド・デバイス１８４は、フィルタ・デバイス１８２の出力を精度高く追跡し、ある時間期間で最後に追跡した電圧を保持し、比較器１８６への入力を安定化させている。この目的のために用いることができるサンプル／ホールド・デバイスの一例が、Ｄｉｆｆｅｒｅｎｔｉａｌ  Ｓａｍｐｌｅ−Ａｎｄ−Ｈｏｌｄ  Ｃｉｒｃｕｉｔ（差動サンプル／ホールド回路）と題する米国特許第４，３７０，５７２号に見ることができる。
【００４２】
比較器１８６からのディジタル出力は、デルタ−シグマ変調器ループにおいて、フィードバック信号として用いられる。比較器１８６は、論理１状態または論理０状態のいずれかを与える。実際には、出力は、ディジタル状態を表す高状態または低状態である。比較器１８６の入力から比較器１８６の出力へのエネルギ結合が、出力電圧に不確実性を生じ、出力電圧は正確な所望の出力でなくなる場合がある。この不確実性を補正するために、本発明によれば、差動制限増幅器１８８を設け、論理１または論理０を規定する比較器１８６の出力電圧における小さな変動を除去する。増幅器１８８の出力は、入力電圧が有する可能性がある電圧変動を有さない。
【００４３】
増幅器１８８からの安定な信号は、ディジタルーアナログ変換器（ＤＡＣ）１９０に印加される。ＤＡＣ１９０は、ディジタル・フィードバック信号をアナログ信号に変換する。アナログ信号は、加算器１８０において、アナログ入力信号から減算される。一実施形態では、比較器１８６がその比較を行なっている時間期間中、ＤＡＣ１９０をオフに切り替え、比較器出力の変動のフィードバック信号に対する影響を更に低減する。
【００４４】
代替実施形態では、変調器１７２は１つ以上の比較器１８６を含んでもよく、この場合、フィルタ・デバイス１８２からのアナログ信号は全ての比較器に並列に印加され、各比較器はこの信号を異なるスレシホルドと比較する。各比較器は、別個の差動増幅器およびＤＡＣを含み、これらＤＡＣからの信号は全て加算器１８０に加えられる。
【００４５】
サンプル／ホールド・デバイス１８４および制限増幅器１８８は、変調器１７２の動作には不要である。しかしながら、これらの構成要素を用いると、単独であれ組み合わせであれ、変調器１７２はより高いクロック・レートにおいて一層精度高く動作することが可能となる。したがって、変調器１７２は、前述したように、受信機１０、６０において多数の信号を同時に処理する際のアナログーディジタル変換の精度を高める。
【００４６】
前述した変調器１７２は、差動制限増幅器１８８をフィードバック経路内に含んでいた。代替実施形態では、差動制限増幅器１８８は、比較器１８６内、または変調器１７２内の他の場所に設けることもできる。図８（ａ）ないし図８（ｃ）は、この実施形態の種々の変形を示す。これらの図では、比較器２００、２０２、２０４は、前置増幅器２０６およびフリップ・フロップ２０８を含み、更にマスタ・ラッチ２１０およびスレーブ・ラッチ２１２を含むように示されている。差動制限増幅器２１４は、異なる場所に示されており、その場所は、ラッチ２１０および２１２の間（図８（ａ））、前置増幅器２０６およびマスタ・ラッチ２１０の間ならびにラッチ２１０および２１２の間（図８（ｂ）、更に前置増幅器２０６およびマスタ・ゲート２１０の間、ゲート２１０および２１２の間、ならびにスレーブ・ゲート２１２の後段（図８（ｃ））を含む。
【００４７】
ここで説明した目的に適した差動制限増幅器の異なる実施形態の概略図を、図９（ａ）および図９（ｂ）に示す。図９（ａ）は、差動制限増幅器２２０を示し、差動トランジスタ対２２２、２２４を含み、更にトランジスタ２２２、２２４のコレクタ端子間にショットキ・ダイオード２３２〜２３８が接続されたショットキ・ダイオード・クランプ２２６を含む。図から明らかなように、ショットキ・ダイオード・クランプ２２６は、２組のダイオード対から成る。各ダイオード対は、低インピーダンス電圧源、例えば、グラウンド（接地）に連結された中点接続部と直列に接続されている。ダイオード対は、逆並列（アンチパラレル）に、差動増幅器２２０の負荷抵抗ＲL間に接続されている。この構成によって、ダイオード２３２〜２３８がオンになったときに、各差動出力における電圧が対称的にクランプする、即ち、１つのダイオード順方向降下は中点電圧よりも高くなり、１つのダイオード順方向降下は中点電圧よりも低くなることを保証する。したがって、増幅器２２０の出力ノードは、低インピーダンスに保持される。制限増幅器２２０の入力電圧の極性が逆になった場合、他方のダイオード対がオンとなり、この場合も対称性および低インピーダンスを維持する。
【００４８】
図９（ｂ）は、差動増幅器２２８を示す。差動増幅器２２８は、トランジスタ２２２、２２４を含み、更にトランジスタ２２２、２２４のコレクタ端子間に接続されたショットキ・ダイオード２４０、２４２から成るショットキ・ダイオード・クランプ２３０を含む。増幅器２２８は、増幅器２２０と同様に動作する。
【００４９】
次に図１０に移り、ディジタル・フィルタ１７６について更に詳細に説明する。概略的に、フィルタ１７６は、直列―並列変換モジュール２５０、数値制御発振器（ＮＣＯ）２５４、ディジタル・ミキサ２５６、ならびに複数のフィルタおよびデシメート段（ステージ）２５８、２６０、２６２を有する。ＮＣＯ２５４は、所望の中心周波数に基づいて、周波数変換信号を発生する。図示の例では、周波数変換信号は、１８７．５ＭＨｚの周波数を有する正弦波と同等である。ディジタル・ミキサ２５６は、ＮＣＯ２５４への第１入力コードを有し、個々のキャリア信号を周波数変換信号と混合する。フィルタおよびデシメート段２５８、２６０、２６２は、所望の帯域幅に基づいて、直列―並列変換モジュール２５０からの各ビット・ストリームをディジタル的に濾波する。
【００５０】
即ち、第１段２５８は直列―並列変換モジュール２５０に結合されていることがわかる。直列―並列変換モジュール２５０の出力は、変換器１７４の出力を低速にしたものである。これによって、フィルタ１７６を標準的なＣＭＯＳプロセスで実現することが可能となる。また、第１段２５８は、ディジタル・ミキサ２５６の第２入力にも結合されており、ディジタル・データから高周波ノイズ・エネルギ・コンテンツを本質的に除去する。第２段２６０は、ディジタル・ミキサ２５６の出力に結合され、残りの帯域外ノイズやスプリアス・エネルギ・コンテンツをディジタル・データから除去する。一実施形態では、第３段２６２を第２段２６０に結合し、更に帯域外エネルギ・コンテンツをディジタル・データから除去する。尚、各段毎にデータが減少し、したがってサンプル・レートの低下が可能となることを注記するのは重要である。これによって、算術演算処理が一層容易になり、システムの全体的なコストが低減する。
【００５１】
概略的に、各段２５８、２６０、２６２は、ロー・パス・フィルタおよびデシメーション・モジュールを有する。例えば、第１段２５８は、ロー・パス・フィルタ２５２およびデシメーション・モジュール２６４を含む。デシメーション・モジュール２６４は、ロー・パス・フィルタ２５２に結合され、ディジタル・データを何分の１かにデシメートする。デシメーション・モジュール２６４は、１／４にデシメートする。これが意味するのは、４つのサンプル毎に３つを除去し、その結果着信（入来）データ量の１／４になるということである。第２段２６０は、ロー・パス・フィルタ２６６およびデシメーション・モジュール２６８を有する。デシメーション・モジュール２６８は、１／８にデシメートする。同様に、第３段は、ロー・パス・フィルタ２７０およびデシメーション・モジュール２７２を含み、デシメーション・モジュール２７２は１／２にデシメートする。各段において、デシメーションにはワード長の増大が伴い、帯域内情報コンテンツをもれなく保存する。ロー・パス・フィルタ２５２、２６６、２７０の数値係数は、所望のマルチチャネル帯域幅が得られるように選択することができる。また、ＮＣＯ２５４の中心周波数は、Ａ／Ｄ変換器１７６のダイナミック・レンジを最適化するように調整（チューニング）可能であることを注記しておくのも重要である。
【００５２】
図１１ないし図１４は、チャネライザ２２の種々の実施形態を更に詳細に示す。チャネライザ２２は、高速フーリエ変換（ＦＦＴ）、直交ミラー・フィルタ・アレイ、フィルタ・ツリー、またはディジタル・サブバンド・チューナ（ＤＳＢＴ：digital sub-band tuner）アレイとして実現することができる。具体的には、図１１および図１４は、好適なチャネライザ２２が複数のＤＳＢＴ２７４を有することを示す。各ＤＳＢＴ２７４は、プログラム可能な中心周波数ｆcに基づいて、ディジタル・マルチキャリア信号からの個々のキャリア信号をディジタル的に濾波する。各ＤＳＢＴ２７４の仕様は図１０に見ることができる。図１４を参照すると、各ＤＳＢＴ２７４は、プログラム可能な帯域幅にも基づいて個々のキャリア信号を濾波することが認められよう。このように、Ａ／Ｄ変換器２０からの残りのインバンド（帯域内）コンテンツは全て、ＤＳＢＴ２７４にルーティングされる。
【００５３】
ＤＳＢＴ２７４は、周波数または変調フォーマットに基づいて割り当てることができる。例えば、第１ＤＳＢＴ２７４ａは、第１変調フォーマット（例えば、ＣＤＭＡ）を有する個々のキャリア・データ・ストリームをディジタル的に濾波することができ、第２ＤＳＢＴ２７４ｂは、第２変調フォーマット（例えば、ＧＳＭ）を有する個々のキャリア・データ・ストリームをディジタル的に濾波することができる。また、キャリアや、多数の規則的に離間したキャリアを有する帯域を効率的に抽出するには、ＦＦＴを用いることも可能である。直交フィルタおよびツリー・フィルタ構造によって、帯域幅が異なる固定チャネルを用いて、効率的にチャネライザを実現することが可能となる。既に説明したように、ＤＳＢＴは、プログラム可能なチャネル帯域幅および中心周波数の使用が可能である。更に、各チャネライザ２２は、用いる集積回路技術によって所望の帯域幅を得るために、必要に応じて、集積回路上の論理エレメントとして、またはプログラム可能なディジタル信号プロセッサとしても実現可能であることも認められよう。
【００５４】
図１２は、第１代替実施形態を示す。ここでは、複数のチャネライザ２２がスイッチ・マトリクス２７８によって相互接続されている。これによって、チャネライザ２２の任意の相互接続から、リソースの最適な利用が得られる。使用可能なチャネライザの数、およびスイッチ・マトリクス２７８のサイズは、抽出する信号の数および形式によって決定される。異なる形式、速度、チャネル容量、および精度のチャネライザを含ませれば、効率を最適化することができる。出力フォーマッタ２８０が、抽出したチャネルを、１つ以上のフォーマットの１つ以上のデータ・ストリームに配列する。フォーマットは、周辺コンポーネント・インターフェース（ＰＣＩ：peripheral component interface）またはその他のパラレル・インターフェースとすればよい。また、フォーマットは、イーサネット(R)、ＩＥＥＥ１５５３、またはＩＥＥＥ１３９４のようなシリアル・インターフェースでもよい。要するに、ワイヤ、光ファイバ、光、またはワイヤレスＲＦをメディアとして利用するコンピュータ用途または通信システムにおいて用いられているいずれのインターフェースも、相応しいフォーマットを代表する。バッファ・ストレージを含ませると、パケット交換インターフェース・プロトコルまたは均一なデータ・フローを行なわないその他のプロトコルの使用が可能になる。更に、フォーマッタ２８０の出力インターフェースは、共通アセンブリ上の他の回路、コンピュータまたはその他の同様の機器のバックプレーン、あるいはネットワーク・インターフェースに対するゲートウェイとしても機能することができる。このようなネットワーク・インターフェースの場合、抽出した信号の各々または全てを１箇所以上の宛先に分配することができる。
【００５５】
次に図１３に移り、チャネライザ２２に対する第２の代替手法を示す。この実施形態では、スイッチ・マトリクス２７８を介して複数のチャネライザ２２をカスケード接続し、サブチャネル化（ｓｕｂ−ｃｈａｎｎｅｌｉｚａｔｉｏｎ）を可能にする。したがって、先頭のチャネライザ２２ａは特定のフォーマットの帯域を選択し、一方後続のチャネライザ２２ｂ〜２２ｉはある帯域内のキャリアを抽出するということも可能である。既に説明したように、各チャネライザ２２は、マルチキャリア型に対するあらゆる帯域または追加のチャネルに対しても、個々に調整することができる。更に、前段のチャネライザのクロック・レートおよび入力帯域幅を変化させることによって、異なるフォーマットに対応するようにＦＦＴまたは直交／ツリー・フィルタ・チャネライザの帯域幅および中心周波数を変更することができる。
【００５６】
以上の説明は、単に本発明の実施形態の例を開示し説明したに過ぎない。このような説明から、ならびに添付図面および特許請求の範囲から、当業者は、特許請求の範囲に規定した精神および範囲から逸脱することなく、種々の変更、修正および変形が可能であることを容易に認めよう。
【図面の簡単な説明】
【図１】本発明の一実施形態による単一周波数ダウンコンバージョン・プロセスを採用して、多数の信号を同時に処理可能な、電気通信システムの受信機のブロック図である。
【図２】本発明の別の実施形態による二重周波数ダウンコンバージョン・プロセスを採用して、多数の信号を同時に処理可能な、ワイヤレス電気通信システムの受信機のブロック図である。
【図３】本発明による、図１および図２に示す受信機において使用可能な平衡低雑音増幅器ネットワークの概略ブロック図である。
【図４】本発明による、図３に示す平衡増幅器ネットワークに用いられるＭＭＩＣ増幅器の概略図である。
【図５】図４に示す増幅器の構成部品のレイアウト図である。
【図６】本発明による、図１および図２に示す受信機において使用可能なデルタ−シグマ・アナログーディジタル変換器のブロック図である。
【図７】図６に示すディジタルーアナログ変換器に用いるデルタ−シグマ変換器の詳細ブロック図である。
【図８】図８（ａ）は、図７に示すデルタ−シグマ変換器に採用可能であり、制限増幅器を含む比較器の、本発明による実施形態を示すブロック図である。
図８（ｂ）は、図７に示すデルタ−シグマ変換器に採用可能であり、制限増幅器を含む変換器の、本発明による実施形態を示すブロック図である。
図８（ｃ）は、図７に示すデルタ−シグマ変換器に採用可能であり、制限増幅器を含む変換器の、本発明による実施形態を示すブロック図である。
【図９】図９（ａ）は、図７ないし図８（ｃ）に示すデルタ−シグマ変調器において使用可能な、本発明による差動制限増幅器の概略図である。図９（ｂ）は、図７ないし図８（ｃ）に示すデルタ−シグマ変調器において使用可能な、本発明による差動制限増幅器の概略図である。
【図１０】図６に示すアナログーディジタル変換器に用いられる、本発明によるディジタル・フィルタのブロック図である。
【図１１】図１および図２に示す受信機双方において使用可能な、本発明によるディジタル・チャネライザのブロック図である。
【図１２】本発明の別の実施形態による、設定変更可能なチャネライザのブロック図である。
【図１３】本発明の別の実施形態による、カスケード・チャネライザのブロック図である。
【図１４】本発明の別の実施形態による、サブバンド・チューナ・アレイを含むチャネライザのブロック図である。
【符号の説明】
１０    ワイヤレス電気通信システム用受信機
１２    アンテナ
１４    デュプレクサ
１６    ＬＡＮ
１８    周波数ダウンコンバータ
２０    ＡＤＣ
２２    ディジタル・チャネライザ
２２ａ〜２２ｉ    チャネライザ
２６    ＬＯ
２８    ミキサ
３２    ＢＰＦ
３４    アッテネータ
３６    変成器
４０    ＬＯ周波数基準源
４２    シンセサイザ
４８    周波数逓倍器
６０    受信機
６２    ＡＤＣ
６４    ミキサ
６６    シンセサイザ
７２    ロー・パス・フィルタ（ＬＰＦ）
７４    周波数分割器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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