(57)【特許請求の範囲】
【請求項１】
基板（１）内に集積された多数の自己増幅形ダイナミックメモリセルが設けられており、
各メモリセルが選択トランジスタ、メモリトランジスタ及びダイオード構造を有しており、
選択トランジスタ及びメモリトランジスタがそれぞれ基板の主面に対して垂直の縦型ＭＯＳトランジスタとして形成されており、
選択トランジスタ及びメモリトランジスタが前記主面に対し垂直に、基板の側面に上下に配設されて、該両トランジスタに共通のソース／ドレイン領域（７’）を介して互いに接続されており、
メモリトランジスタのソース／ドレイン領域（２）が供給電圧線と、選択トランジスタのソース／ドレイン領域（５’）がビット線と、また選択トランジスタのゲート電極（１９）がワード線（１７’）と接続され、ダイオード構造（１２、１４）がメモリトランジスタと選択トランジスタに共通のソース／ドレイン領域（７’）とメモリトランジスタのゲート電極（１１）との間に接続されている
ことを特徴とするＤＲＡＭセル装置。
【請求項２】
基板（１）が基板の主面（４）に垂直に配置されている柱体（９）を有しており、
選択トランジスタとメモリトランジスタがそれぞれ柱体（９）の側面に配置されており、その際選択トランジスタ及びメモリトランジスタのゲート電極（１９、１１）及びダイオード構造（１２、１４）が柱体（９）を環状に囲んでいる
ことを特徴とする請求項１記載のＤＲＡＭセル装置。
【請求項３】
メモリトランジスタのソース／ドレイン領域（２）およびこれに接続された供給電圧線が少なくとも部分的に基板（１）内の柱体（９）の下方に存在し、
ワード線が、隣接する柱体（９）の間に配置され、これらの柱体（９）を囲む選択トランジスタのゲート電極（１９）と接続されているセグメント（１７’）を有しており、
ダイオード構造（１２、１４）がそれぞれワード線の下方に配置されている
ことを特徴とする請求項２記載のＤＲＡＭセル装置。
【請求項４】
ダイオード構造がｎｐダイオード、ショットキーダイオード又は薄膜ダイオードを有していることを特徴とする請求項１乃至３の１つに記載のＤＲＡＭセル装置。
【請求項５】
隣接する柱体（９）のダイオード構造（１２、１４）間に導電構造（１３’）が配設され、それに隣接するダイオード構造（１２）の表面と共に付加容量を形成することを特徴とする請求項１乃至４の１つに記載のＤＲＡＭセル装置。
【請求項６】
基板（１）内にそれぞれ選択トランジスタ、メモリトランジスタ及びダイオード構造を有する多数の自己増幅形ダイナミックメモリセルを形成し、
選択トランジスタとメモリトランジスタをそれぞれ基板（１）の主面（４）に対して垂直の縦型のＭＯＳトランジスタとして形成し、
選択トランジスタとメモリトランジスタを前記主面に対し垂直に、基板の側面に上下に配置し、該両トランジスタを選択トランジスタとメモリトランジスタに共通のソース／ドレイン領域（７’）を介して互いに接続し、
メモリトランジスタのソース／ドレイン領域（２）を供給電圧線と、選択トランジスタのソース／ドレイン領域（５’）をビット線と、また選択トランジスタのゲート電極（１９）をワード線（１７’）と接続し、ダイオード構造（１２、１４）を選択トランジスタとメモリトランジスタに共通のソース／ドレイン領域（７’）と該メモリトランジスタのゲート電極（１１）との間に挿入する
ことを特徴とする自己増幅形ダイナミックメモリセルを有するDRAMセル装置の製造方法。
【請求項７】
基板（１）に、基板（１）の主面（４）に対して垂直に配置された柱体（９）を設け、
選択トランジスタ及びメモリトランジスタをそれぞれ柱体（９）の側面に形成し、その際選択トランジスタ及びメモリトランジスタのゲート電極（１９、１１）及びダイオード構造（１２、１４）が柱体（９）を環状に囲むようにする
ことを特徴とする請求項６記載の方法。
【請求項８】
主面（４）内に柱体を形成するために第１のトレンチ（８）および第２のトレンチをエッチングにて形成し、その際第１のトレンチ及び第２のトレンチがそれぞれ条片状に互いに平行に延び、かつ第１のトレンチ（８）が第２のトレンチと交差するようにし、
主面（４）にそれぞれビット線と接続されている選択トランジスタのソース／ドレイン領域（５’）を、柱体（９）の底部に供給電圧線と接続されているメモリトランジスタのソース／ドレイン領域（２）を、またその間の柱体（９）の側面に環状のドープ領域の形の共通のソース／ドレイン領域（７’）を形成する
ことを特徴とする請求項７記載の方法。
【請求項９】
柱体（９）を形成するために、後で第１のトレンチ（８）と第２のトレンチを形成すべき個所に、深さは前記第１のトレンチ（８）および第２のトレンチの深さよりも浅い第１と第２の部分トレンチ（６1、６2）をエッチングにより形成し、
第１の部分トレンチ（６1）及び第２の部分トレンチ（６2）の底部にドープ領域（７）を形成し、
第１の部分トレンチ（６1）と第２の部分トレンチ（６2）の底部からの別のエッチングにより前記第１のトレンチ（８）及び第２のトレンチを形成し、その際ドープ領域（７）の構造化により第１の部分トレンチ（６1）及び第２の部分トレンチ（６2）の底部に、それぞれ選択トランジスタとメモリトランジスタに共通のソース／ドレイン領域（７’）を形成する
ことを特徴とする請求項８記載の方法。
【請求項１０】
柱体（９）を形成した後、供給電圧線（２’）を第１のトレンチ（８）及び第２のトレンチの底部に格子状のドープ領域として形成することを特徴とする請求項９記載の方法。
【請求項１１】
メモリトランジスタのゲート電極（１１）及びダイオード構造（１２）を形成するために、同形のエッジ被覆を有する第１のドープ層を析出し、異方性にエッチバックして第１のドープされたスペーサ（１１）を形成し、
同形のエッジ被覆を有する第２のドープ層を析出し、異方性にエッチバックして第２のドープされたスペーサ（１２）を形成し、
部分的に第２のドープされたスペーサ（１２）の表面に配置されかつ共通のソース／ドレイン領域（７’）と接続されている導電構造（１４）を形成する
ことを特徴とする請求項７乃至１０の１つに記載の方法。
【請求項１２】
隣接する柱体（９）に配設されている第２のドープされたスペーサ（１２）間に、第２のドープされたスペーサと付加容量を形成するドープされた充填部（１３’）を形成することを特徴とする請求項１１記載の方法。
【請求項１３】
基板（１）が少なくともその主面の範囲に単結晶シリコンを含んでおり、
第１のドープ層及び第２のドープ層がドープされたシリコンを含んでおり、
導電構造（１４）が金属ケイ化物を含んでいることを特徴とする請求項１１又は１２記載の方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は自己増幅形ダイナミック・メモリセルを有するＤＲＡＭセル装置及びその製造方法に関する。
【０００２】
【従来の技術】
１つのメモリ世代から次のメモリ世代へとチップ当たりのメモリ密度が増すにつれてダイナミック半導体メモリセルの面積は絶えず縮小されてきている。そのため４Ｍビットメモリ世代以降は三次元構造が必要となっている。６４Ｍビットメモリ世代以降はメモリ容量は殆ど低減不可能な値に達し、ほぼ一定の容量を縮小されたセル面に形成しなければならない。これは著しい技術上の出費の原因となる。
【０００３】
それに対して信号電荷がメモリコンデンサによってではなく、供給電圧源により供給されるメモリセルでは、信号電荷の大きさはメモリ容量の大きさによって決定されない。このメモリセルの場合メモリコンデンサ内に比較的小さな電荷を貯えることで十分であり、この電荷によりメモリセルの読出しの際にスイッチング素子を駆動させ、供給電圧源とビット線との間に導電接続を形成する。この種のメモリセルは自己増幅形メモリセル又はゲインメモリセルと云われる。
【０００４】
この種の自己増幅形メモリセルは例えばテラウチ（Ｍ．Ｔｅｒａｕｃｈｉ）、ニタヤマ（Ａ．Ｎｉｔａｙａｍａ）、ホリグチ（Ｆ．Ｈｏｒｉｇｕｃｈｉ）及びマスオカ（Ｆ．Ｍａｓｕｏｋａ）による「極超密度ＤＲＡＭ用ＳＧＴゲインセル（Ａ  ｓｕｒｒｏｕｎｄｉｎｇ  ｇａｔｅ  Ｔｒａｎｓｉｓｔｏｒ（ＳＧＴ）ｇａｉｎ  ｃｅｌｌ  ｆｏｒ  ｕｌｔｒａ  ｈｉｇｈ  ｄｅｎｓｉｔｙ  ＤＲＡＭｓ）」ＶＬＳＩ−Ｓｙｍｐ．Ｄｉｇ．Ｔｅｃｈｎ．Ｐａｐ．第２１頁、１９９３年に提案されている。このメモリセルはシリコン柱体を囲むＭＯＳトランジスタ及びその下に配設されている接合型電界効果トランジスタを含んでいる。ＭＯＳトランジスタは書込みトランジスタとして働き、一方接合型電界効果トランジスタは読出しトランジスタとして働く。このメモリセルの場合情報の読出し及び書込みに２つの分離されたワード線を必要とし、従って各メモリセルに２つのワード線が備えられている。
【０００５】
シュクリ（Ｓ．Ｓｈｕｋｕｒｉ）、クレ（Ｔ．Ｋｕｒｅ）、コバヤシ（Ｔ．Ｋｏｂａｙａｓｈｉ）、ゴトー（Ｙ．Ｇｏｔｏｈ）及びニシダ（Ｔ．Ｎｉｓｈｉｄａ）による「サブ１Ｖ供給ＤＲＡＭのセミスタティック相補形ゲインセル・テクノロジー（Ａ  ｓｅｍｉｓｔａｔｉｃ  ｃｏｍｐｌｅｍｅｎｔａｒｙ  ｇａｉｎｃｅｌｌ  ｔｅｃｈｎｏｌｏｇｙ  ｆｏｒ  ｓｕｂ−１  Ｖ  ｓｕｐｐｌｙ  ＤＲＡＭ′ｓ）」ＩＥＥＥ  Ｔｒａｎｓ．Ｅｌｅｃｔｒｏｎ  Ｄｅｖ．第４１巻、第９２６頁、１９９４年にはプレーナ型ＭＯＳトランジスタ及びそれに相補形のトレンチ内に配設された薄膜トランジスタからなる自己増幅形メモリセルが提案されている。プレーナ型ＭＯＳトランジスタは情報の書込みに、薄膜トランジスタは情報の読出しに使用される。この薄膜トランジスタは情報の書込みの際に電荷を打込まれる浮遊ゲートを含んでいる。２つのＭＯＳトランジスタのゲート電極は１つのワード線と接続されている。これらのゲート電極は異なる極性で駆動され、従ってワード線の電圧の形成及び接続には回路接続技術上の出費と結びつくものである。
【０００６】
国際特許出願公開第９２／０１２８７号明細書から１つの読出しトランジスタと１つのメモリトランジスタを有する自己増幅形ダイナミックＭＯＳトランジスタメモリセルが公知である。このメモリセルでは電荷はメモリトランジスタのゲート／ソース容量に貯えられる。２つのトランジスタは直列に接続されており、共通のドレイン／ソース領域を有する。この共通のドレイン／ソースはダイオード構造を介してメモリトランジスタのゲート電極と接続されている。読出しの際にメモリトランジスタは記憶された情報に応じて駆動され、それにより供給電圧からビット線への電流路は閉鎖される。この種のセルでは選択トランジスタ及びメモリトランジスタは直列に接続され、従って信号の読出しに特別な線を必要としない。その際読出しトランジスタ及びメモリトランジスタはプレーナ型ＭＯＳトランジスタとしてもまたそれぞれトレンチの側面に沿って配設されている縦型ＭＯＳトランジスタとしても形成することができる。
【０００７】
【発明が解決しようとする課題】
本発明の課題は、高い実装密度及び改善された電気的特性で形成可能の自己増幅形ダイナミック・メモリセルを有するＤＲＡＭセル装置並びにその製造方法を提供することにある。
【０００８】
【課題を解決するための手段】
この課題は本発明の請求項１に記載のＤＲＡＭセル装置及び請求項６に記載のその製造方法により解決される。本発明の他の実施態様は従属請求項に記載されている。本発明によるＤＲＡＭセル装置では実装密度は、自己増幅形メモリセルの選択トランジスタとメモリトランジスタをそれぞれ基板の主面に垂直なＭＯＳトランジスタとして形成することにより高められる。その際選択トランジスタとメモリトランジスタは上下に配設され、共通のソース／ドレイン領域を介して互いに接続される。従って公知の装置に比べて２倍の実装密度を得ることができる。
【０００９】
縦型ＭＯＳトランジスタはトレンチの側面にも、例えば柱体のような隆起した構造の側面にも配設可能である。
【００１０】
メモリトランジスタのソース／ドレイン領域は供給電圧線と、選択トランジスタのソース／ドレイン領域はビット線と、また選択トランジスタのゲート電極はワード線と接続されている。メモリトランジスタの共通のソース／ドレイン領域とゲート電極との間にはダイオード構造が挿入されている。
【００１１】
基板がその主面に垂直に配置されている柱体を有すると有利である。メモリセルの選択トランジスタ及びメモリトランジスタはそれぞれ柱体の１つの側面に配設されており、その際選択トランジスタとメモリトランジスタのゲート電極並びにダイオード構造は柱体を環状に囲んでいる。ゲート電極が柱体をそれぞれ環状に囲んでいるので、柱体の環状の表面上にチャネルが延びている。柱体と同じ構造微細度で形成されるプレーナ型ＭＯＳトランジスタに比べて、この実施形態の選択トランジスタ及びメモリトランジスタは４倍のチャネル幅を有している。それによりこの実施形態では選択トランジスタ及びメモリトランジスタに一層高い実装密度ばかりでなく一層高い電流負荷能力が達成される。選択トランジスタ及びメモリトランジスタのこの高められた電流負荷能力によりメモリセルの読出しの際に、メモリトランジスタのソース／ドレイン領域を供給電圧線と接続することから得られる比較的高い信号をビット線から取り出すことができる。
【００１２】
供給電圧線が少なくとも部分的に基板内の柱体の下方に延びていると有利である。その際供給電圧線は全てのメモリセルに共通の連続したプレートとしても格子状のプレートとしても、或いは多数の平行に延びる条片状の線としても形成可能である。
【００１３】
供給電圧線を連続したプレートとして形成することは簡略化された製造を可能にする利点がある。
【００１４】
供給電圧線を格子状のプレートとして形成することは、柱体の材料が基板電位又は柱体に隣接するドープされたウェルの電位を印加できるという利点を有する。このようにしてフローティング・ボディ効果を回避することができる。
【００１５】
平行に延びる分離された線の形の供給電圧線を形成することはメモリセルをこの分離された供給電圧線を介して評価できる利点を有する。
【００１６】
ダイオード構造をＮＰダイオード及び／又はショットキーダイオードとして形成することは本発明の枠内にある。
【００１７】
このダイオード構造をダイレクトトンネル効果を可能にするために約１〜２ｎｍの厚さの誘電フィルムを有する薄膜デバイスのような薄層ダイオードとして形成するもう１つの方法がある。この誘電フィルムは例えば多結晶シリコンから成る２つの異なってドープされている半導体の層間に設けられる。
【００１８】
隣接する柱体のダイオード構造間に補助的な導電構造を配置し、これと隣接するダイオード構造の表面と共に付加容量を形成すると有利である。
【００１９】
メモリセル装置を自己整合された処理工程により形成すると有利でる。柱体を形成するにはまず第１と第２のトレンチをエッチングするが、その際第１のトレンチも第２のトレンチも条片状をしており、互いにほぼ並列に延びており、第１のトレンチは第２のトレンチと交差している。それにより柱体は各テクノロジーで最小に形成可能の構造値Ｆのエッジ長さ及び最小に形成可能の構造値Ｆの間隔で形成することがでる。このようにしてメモリセル当たりの所要面積は４Ｆ2 にすることができる。
【００２０】
柱体を形成するためまず第１及び第２の部分トレンチをエッチングするが、その形状は第１及び第２のトレンチのに相当するように、その深さは第１及び第２のトレンチよりも浅くすると有利である。引続きドープされた領域を第１及び第２の部分トレンチの底部に形成する。更にエッチングにより第１及び第２の部分トレンチから第１及び第２のトレンチを形成する。その際ドープ領域の構造化により第１及び第２の部分トレンチの底部にそれぞれ共通のソース／ドレイン領域が形成される。この共通のソース／ドレイン領域は各柱体の側面に環状に配設されている。ドープ領域はドーパント源、例えばドープされたガラスからの注入によっても、拡散によっても形成することができる。
【００２１】
供給電圧線は連続したプレートの形に形成する場合には柱体の形成前に形成することができる。格子状のプレートの形に形成する場合はこの供給電圧線は柱体の形成後に第１及び第２のトレンチの底部にドープ領域として形成される。
【００２２】
分離された供給電圧線の形成にまず第１のトレンチをエッチングし、その底部に供給電圧線を注入又は拡散により形成することは本発明の枠内にある。その後この供給電圧線に対し横方向に第２のトレンチを開ける。引続き第１のトレンチ及び第２のトレンチを絶縁材で満たす。その際絶縁材は共通のソース／ドレイン領域が配置されている高さにまでほぼ達する。ドーパント源からの拡散、例えばドープされたガラスからの拡散により引続き柱体を環状に囲む共通のソース／ドレイン領域を形成する。
【００２３】
メモリトランジスタ及び選択トランジスタのゲート電極並びにダイオード構造をスペーサ技術を使用して相応する層の析出及びこれらの層の異方性エッチバックにより形成すると有利である。このようにして構造は各テクノロジーで最小に形成可能の構造値Ｆよりも小さい寸法を有することができる。
【００２４】
基板が少なくとも主面の範囲に単結晶シリコンを有していることは本発明の枠内にある。基板としては特に、支持ウェハ上に絶縁層及びその上に単結晶シリコン層を有する基板の一部である単結晶シリコンウェハ又は単結晶シリコン層が適している。更に基板が主面の範囲にＳｉＣを有していることは本発明の枠内にある。
【００２５】
ダイオード構造を種々にドープされたシリコン層及び／又は金属ケイ化物を使用して形成すると有利である。
【００２６】
【実施例】
本発明を図示の実施例に基づき以下に詳述する。なお図面は実寸どおりではない。
【００２７】
約１０16ｃｍ-3の基本ドーピングを有するｐドープされた単結晶シリコンから成る基板１内に約１０14ｃｍ-2の線量及び約２ｋｅＶのエネルギーでの砒素の注入により埋め込まれたｎ+ ドープ層２を約１μm の深さに約０．２μm の厚さで形成する（図１参照）。或いは基板１としてその表面上にｐドープされたエピタキシャル層を形成されるｎ+ ドープされたシリコン基板を使用することもできる。
【００２８】
主面４に接して２×１０15ｃｍ-2の線量及び約２００ｋｅＶのエネルギーでの砒素の注入によりｎ+ ドープ層５を約０．１μm の厚さに形成する。
【００２９】
その後基板１の主面４上に例えばＴＥＯＳ法で層厚約２００ｎｍのＳｉＯ2 層３を析出する。フォトリソグラフィ処理工程を使用してＳｉＯ2 層３の構造化によりハードマスク３′を形成する（図２参照）。
【００３０】
このハードマスク３′は格子状に配設されており、例えば０．１５μm エッジ長さ及び例えば０．１５μm の相互間隔を有する正方形の中実素子から成る（図３参照）。ハードマスク３′の中実素子間にｎ+ ドープされた層５の表面は露出されている。ハードマスク３′の中実素子の格子状の配列により隣接する中実素子間に条片状のマスクトレンチが延び、その際第２の面に垂直に主面４に平行に延びる第１のマスクトレンチは図２の切断面の外側で第２の面に平行に延びる第２のマスクトレンチと交差する。
【００３１】
ハードマスク３′をエッチングマスクとして使用して第１の部分トレンチ６1 及び第２の部分トレンチ６2 をエッチングする（図４参照）。このエッチングは例えばＨＢｒ、Ｃｌ2 で行われる。エッチングの深さは例えば１．０μm である。このエッチングの深さは第１の部分トレンチ６1 及び第２の部分トレンチ６2 が埋込まれたｎ+ ドープ層２の上方のｐドープされた基板材料１内に達する程度でなければならない。
【００３２】
第１の部分トレンチ６1 及び第２の部分トレンチ６2 のエッチングの際にｎ+ ドープ層５を構造化する。その際に後に形成すべき選択トランジスタのソース／ドレイン領域５′が形成される。
【００３３】
５×１０15ｃｍ-2の線量及び５０ｋｅＶのエネルギーでの砒素又はリンの注入により及び引続いての熱処理により第１の部分トレンチ６1 及び第２の部分トレンチ６2 の底部にドープ領域７を形成する。第１の部分トレンチ６1 と第２の部分トレンチ６2 の形状に応じてドープ領域７は主面４に平行な格子状の断面を有する。ドープ領域７の深さはその後の高温処理による拡散後例えば約０．１μm となる。その深さはドープ領域７が埋込まれたｎ+ ドープ層２の表面までは達しない程度に規定される。
【００３４】
第１の部分トレンチ６1 及び第２の部分トレンチ６2 の露出する側壁がドープされるのを回避するため、これらの側壁を厚さ２０ｎｍのＳｉＯ2 層の析出及び異方性エッチバックにより形成される約２０ｎｍの薄いＳｉＯ2 スペーサでマスキングすると有利である（図示せず）。
【００３５】
エッチングマスクとしてハードマスク３′の使用下にＣｌ2 、ＨＢｒによる異方性エッチングで第１の部分トレンチ６1 及び第２の部分トレンチ６2 から主面４から埋込まれたｎ+ ドープ層２内にまで達する第１のトレンチ８及び第２のトレンチ（この断面図には示さない）を形成する（図５参照）。第１のトレンチ８及び第２のトレンチの深さは約１．０μm である。その際第１のトレンチ８とそれに対し横方向に延びている第２のトレンチとの間にシリコン柱体９が形成される。シリコン柱体９を形成する際に格子状のドープ層７が構造化され、その際シリコン柱体９の側面に環状の共通のソース／ドレイン領域７′が形成される。
【００３６】
熱酸化により例えば５ｎｍの厚さに第１のゲート酸化物１０を形成する（図６参照）。第１のゲート酸化物１０は少なくとも共通のソース／ドレイン領域７′と埋込まれたｎ+ ドープ層２との間にあるシリコン柱体９の側面を覆う。
【００３７】
例えば３０ｎｍの層厚にイン・サイチュー法でｎ+ ドープされたポリシリコンから成る第１の導電層の析出、それに次ぐＣ2 Ｆ6 での異方性エッチバックにより第１のドープされたポリシリコンスペーサ１１を形成する。この第１のドープされたポリシリコンスペーサ１１はシリコン柱体９の側面の下側の範囲を覆う。第１のドープされたポリシリコンスペーサ１１は、シリコン柱体９のｐドープされた基板材を有し埋込まれたｎ+ ドープ層２に面する共通のソース／ドレイン領域７′のｐｎ接合部にまで達する。第１のドープされたポリシリコンスペーサ１１はそれぞれシリコン柱体９を環状に囲む。このスペーサは各シリコン柱体９に隣接するソース／ドレイン領域として埋込まれたｎ+ ドープ層２の部分、相応するシリコン柱体９内の共通のソース／ドレイン領域７′及びその間に配置されたｐドープされたシリコンから形成されるメモリトランジスタのゲート電極を形成する。
【００３８】
その後第１のドープされたポリシリコンスペーサ１１の表面上に例えばＳｉＯ2 、窒化されたＳｉＯ2 又はＳｉ3 Ｎ4 から成る誘電層を層厚約０．５〜１．５μm
で設ける。見易くするためにこの誘電層は図示されていない。この誘電層上に例えばイン・サイチュー法でｎ+ ドープされたポリシリコンから成る第２の導電層を析出し、異方性にエッチバックする。それにより第２のドープされたポリシリコンスペーサ１２が形成される（図７参照）。この第２のドープされたポリシリコンスペーサ１２は第１のドープされたポリシリコンスペーサ１１を環状に囲み、誘電層及び第１のドープされたポリシリコンスペーサ１１と共に非対称の特性曲線を有する集積ダイオードを形成する。そのためドーパント濃度は第１のドープされたポリシリコンスペーサ１１では約１０20ｃｍ-3に、また第２のドープされたポリシリコンスペーサ１２では約１０17ｃｍ-3に調整される。
【００３９】
流動化可能のＳｉＯ2 の析出により第１のトレンチ８及び第２のトレンチの下側の部分を共通のソース／ドレイン領域７′の高さまで満たす第１の中間酸化物層１３を形成する。その際第１の中間酸化物層１３は第２のドープされたポリシリコンスペーサ１２の表面の一部を覆わないでおく（図８参照）。例えばＨＦによる等方性エッチングで第１のゲート酸化物１０の露出部分を除去する。引続きケイ化可能の金属、例えばチタン又はタングステンを析出し、ケイ化する。こうして第２のドープされたポリシリコンスペーサ１２の表面にこのスペーサ１２を共通のソース／ドレイン領域７′と接続する金属ケイ化物の導電構造１４が形成される（図９参照）。第２のドープされたポリシリコンスペーサ１２の１０17ｃｍ-3のドーピング及び導電構造１４用のケイ化チタンの使用によりこの導電構造は第２のドープされたポリシリコンスペーサと共にショットキーダイオードを形成する。このダイオードは第１のドープされたポリシリコンスペーサ１１及び第２のドープされたポリシリコンスペーサ１２から形成されたダイオードと共にダイオード構造として使用される。或いはまたショットキーダイオード又は第１のドープされたポリシリコンスペーサ１１と第２のドープされたポリシリコンスペーサ１２から形成されたダイオードを単独でも使用することができ、その際第２のドープされたポリシリコンスペーサ１２はｐドープ形である。
【００４０】
その後導電構造１４を完全に覆う第２の中間酸化物層１５を流動化可能の酸化物の析出により形成する（図１０参照）。熱酸化により柱体９の露出側面に第２のゲート酸化物１６を例えば５ｎｍの層厚に形成する。
【００４１】
その後例えばイン・サイチュー法でドープされたｎ+ ドープポリシリコンから成る例えば１００ｎｍの層厚の導電層１７を析出する（図１０参照）。導電層１７のエッチバック及び構造化により隣接するシリコン柱体９間にワード線セグメント１７′を形成する（図１１の平面図参照）。ワード線セグメント１７′はこれに隣接するシリコン柱体９と共に互いに間隔をおかれている並列する条片状の構造物をそれぞれ形成する。各ワード線セグメント１７′とそのシリコン柱体９とから形成される隣接する条片状の構造物間に第２の中間酸化物層１５の表面が露出している。
【００４２】
例えばＨＦでの等方性エッチングにより第２のゲート酸化物１６の露出部分を除去する。熱酸化により露出するシリコン表面に第３のゲート酸化物１８を例えば５ｎｍの厚さに形成する。引続き例えばイン・サイチュー法でｎ+ ドープされたポリシリコンから導電層を析出し、異方性エッチバックにより構造化する。その際各シリコン柱体９を環状に囲む第３のドープされたポリシリコンスペーサ１９が形成される（図１２参照）。この第３のドープされたポリシリコンスペーサ１９は共通のソース／ドレイン領域７′、シリコン柱体９のｐドープされたシリコン及びソース／ドレイン領域５′から形成される読出しトランジスタのゲート電極を形成する。第３のドープされたポリシリコンスペーサはワード線セグメント１７′の表面に配置されている。
【００４３】
この第３のスペーサとの導電接続は、ＨＦの使用下に等方性エッチングによりワード線セグメント１７′の露出表面上の第３のゲート酸化物１８を除去し、引続きイン・サイチュー法でｎ+ ドープされたポリシリコン層を約３０ｎｍの厚さに析出するようにして形成される。スペーサのエッチングによりワード線セグメント１７′を第３のポリシリコンスペーサ１９と導電接続する第４のポリシリコンスペーサ２０を形成する。第３のドープされたポリシリコンスペーサ１９はワード線セグメント１７′と共にワード線を形成する。
【００４４】
このメモリセル装置は更に中間酸化物の析出、ビット線をソース／ドレイン領域５′に接続するための接触孔のエッチング、ビット線、金属化部及びパッシベーション層の形成により完成される（これについては個々に記載しない）。
【００４５】
もう１つの実施例は図１〜５に記載されたようなプロセスで行われるが、しかしその場合埋込みｎ+ ドープ層２は形成されない。図５で達成されたプロセス段階の後例えば１０15ｃｍ-2の線量及び例えば３０ｋｅＶのエネルギーの砒素による注入を第１のトレンチ８及び第２のトレンチの底部に格子状のｎ+ ドープされた領域２′を形成するために行う（第１の実施例と同じ部分には同じ符号を付けてある図１３参照）。格子状のｎ+ ドープ領域２′の隣接するウェブはそれらの間に基板１のｐドープされたシリコンが配置されるように設定される。
【００４６】
引続き図６及び７に記載されているようなプロセスを行う。第２のドープされたポリシリコンスペーサ１２の形成後薄いＳｉＯ2 層を第２のドープされたポリシリコンスペーサ１２の表面に形成するための熱酸化を行う（図示せず）。ＳｉＯ2 層は約５ｎｍの厚さを有する。引続きイン・サイチュー法でドープされたポリシリコンの析出及びポリシリコンのエッジバックにより、第１のトレンチ８及び第２のトレンチの底部を満たし最大で第２のドープされたスペーサ１２の高さまで達する導電性の充填部を形成する。この導電性の充填部１３′は第２のポリシリコンスペーサ１２と共に付加容量を形成し、情報を表す電荷を記憶するための全装置の容量を高める。導電性の充填部１３′は接触化可能であり（図示せず）、一定の電位を印加可能である。
【００４７】
その後このメモリセル装置は図９〜１２に示すようにして仕上げられる。
【図面の簡単な説明】
【図１】埋込みｎ+ ドープ層及びＳｉＯ2 層を有するｐドープされた基板の断面図。
【図２】ＳｉＯ2 層から成るハードマスク及び柱体を形成後の基板の断面図。
【図３】図２の平面図。
【図４】ドープ領域を形成後の基板の図２の切断面図。
【図５】柱体を完成するために第１及び第２のトレンチを形成後の基板の断面図。
【図６】ゲート誘電体及び第１のドープされたポリシリコンスペーサを形成後の基板の断面図。
【図７】拡散障壁及び第２のドープされたポリシリコンスペーサを形成後の基板の断面図。
【図８】第１の中間酸化物層を形成後の基板の断面図。
【図９】第２のドープされたポリシリコンスペーサの表面に配置された導電構造を形成後の基板の断面図。
【図１０】第２の中間酸化物層及び導電層を形成後の基板の断面図。
【図１１】ワード線セグメントを形成するため導電層をバターニングした後の基板の平面図。
【図１２】第３のドープされたポリシリコンスペーサを形成後の図１０に示された基板の断面図。
【図１３】格子状の供給電圧線を形成後の基板の断面図。
【符号の説明】
１  基板
２  埋込みｎ+ ドープ層（メモリトランジスタのソース／ドレイン領域）
３  ＳｉＯ2 層
３′  ハードマスク
４  主面
５  ｎ+ ドープ層
５′  選択トランジスタのソース／ドレイン領域
６1   第１の部分トレンチ
６2   第２の部分トレンチ
７  ドープ領域
７′  共通のソース／ドレイン領域
８  第１のトレンチ
９  柱体
１０  第１のゲート酸化物
１６  第２のゲート酸化物
１８  第３のゲート酸化物
１１  第１のポリシリコンスペーサ（ダイオード構造）
１２  第２のポリシリコンスペーサ（ダイオード構造）
１９  選択トランジスタのゲート電極（第３のポリシリコンスペーサ）
２０  第４のポリシリコンスペーサ
１３  第１の中間酸化物層
１３′導電性充填部
１４  導電層（ダイオード構造）
１５  第２の中間酸化物層
１７  導電層
１７′  ビット線セグメント
２′  トレンチの底部の格子状のｎ+ ドープされた領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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