(57)【特許請求の範囲】
【請求項１】
画像信号の形態で入力される画像を表示するカラー画像表示装置であって、
表示制御のための電極マトリクスを有し、カラー表示面を構成するセル群における一方向に並ぶセルの発色が同一であり、かつ同一発色のセル列のうちの隣り合うセル列どうしにおいて列方向のセル位置がずれたセル配列構成をもつ表示デバイスと、
入力された画像が予め定められた複数の種類のいずれに該当するかを判定する画像判定回路と、
１フレーム分の入力画像データの少なくとも一部を一時的に記憶する記憶回路と、
画像データと演算係数との乗算を行う複数の乗算器と、乗算器出力を加算する加算器と、加算器出力を正規化する演算器とからなり、１フレームの入力画像の中の前記列方向に隣り合う位置関係にある複数の画素の画像データについて演算処理を行い、処理結果を表示データとして出力する演算回路と、
前記表示データに応じて前記電極マトリクスに駆動電圧を印加する駆動回路と、
複数組の係数を記憶する係数メモリを有し、択一選択した１組の係数を前記乗算器に与えることによって前記演算回路における演算処理の内容を制御し、その際に前記同一発色のセル列のうちの隣り合うセル列に対して異なる係数の組を与え、さらに前記画像判定回路の出力に応じて演算処理の内容を切り換える演算制御回路とを備える
ことを特徴とするカラー画像表示装置。
【請求項２】
前記画像判定回路は、プログレッシブ走査画像であるかインタレース走査画像であるかの判定、および動画像であるか静止画像であるかの判定の少なくとも一方を行う
請求項１記載のカラー画像表示装置。
【請求項３】
前記係数の組は、着目画素およびその列方向の隣接画素に対する計３つの係数からなるものである
請求項１記載のカラー画像表示装置。
【請求項４】
画像信号の形態で入力される画像を表示するカラー画像表示装置であって、
表示制御のための電極マトリクスを有し、カラー表示面を構成するセル群における一方向に並ぶセルの発色が同一であり、かつ同一発色のセル列のうちの隣り合うセル列どうしにおいて列方向のセル位置がずれたセル配列構成をもつ表示デバイスと、
入力された画像が予め定められた複数の種類のいずれに該当するかを判定する画像判定回路と、
１フレーム分の入力画像データの少なくとも一部を一時的に記憶する記憶回路と
前記記憶回路から読み出した画像データを含む複数画素分の画像データを基に、予め設定された内容の演算処理を行い、処理結果を表示データとして出力する演算回路と、
前記表示データに応じて前記電極マトリクスに駆動電圧を印加する駆動回路と、
前記画像判定回路の出力に応じて、前記演算回路における演算処理の内容を切り換える演算制御回路とを備え、
前記記憶回路は、少なくとも１ライン分の入力画像データを記憶するメモリと、同一ライン内の複数画素分の入力画像データを同時に参照するためのデータ遅延手段とを有し、
前記演算回路は、画像データと演算係数との乗算を行う複数の乗算器と、乗算器出力を加算する加算器と、加算器出力を正規化する演算器とからなり、１フレームの入力画像の中の前記列方向に隣り合う位置関係にある画素および前記列方向と交差するライン方向に隣り合う位置関係にある画素の画像データについて演算処理を行い、
前記演算制御回路は、複数組の係数を記憶する係数メモリを有し、択一選択した１組の係数を前記乗算器に与えることによって、前記演算回路における演算処理の内容を切り換え、
前記係数の組は、着目画素およびその上下左右の画素に対する計５つの係数からなるもの、または着目画素およびその周辺の画素に対する計９つの係数からなるものであり、
前記表示制御回路は、着目画素に対する係数値が１で他の画素に対する係数値が０である第１の係数の組と、着目画素に対する係数値が０で他の画素に対する係数値が１である第２の係数の組とを記憶しており、入力画像がインタレース走査画像である場合において、一方のフィールドの入力画像に対する演算処理に際して前記第１の係数の組を前記演算回路に与え、他方のフィールドの入力画像に対する演算処理に際して前記第２の係数の組を前記演算回路に与える
ことを特徴とするカラー画像表示装置。
【請求項５】
画像信号の形態で入力される画像を表示するカラー画像表示装置であって、
表示制御のための電極マトリクスを有し、カラー表示面を構成するセル群における一方向に並ぶセルの発色が同一であり、かつ同一発色のセル列のうちの隣り合うセル列どうしにおいて列方向のセル位置がずれたセル配列構成をもつ表示デバイスと、
入力された画像が予め定められた複数の種類のいずれに該当するかを判定する画像判定回路と、
１フレーム分の入力画像データの少なくとも一部を一時的に記憶する記憶回路と
前記記憶回路に書き込む以前の画像データおよび前記記憶回路に書き込んでその後に読み出した画像データの一方を選択し、選択した画像データを表示データとして出力する選択回路と、
前記表示データに応じて前記電極マトリクスに駆動電圧を印加する駆動回路と、
前記画像判定回路の出力に応じて、前記選択回路の選択動作を切り換える選択制御回路とを備え、
前記選択制御回路は、入力画像がインタレース走査画像である場合において、フィールドごとに前記選択回路に対して選択動作の切り換えを指示し、かつ各フィールドの画像データの入力に同期して画素ごとに前記選択回路に対して選択動作の切り換えを指示する
ことを特徴とするカラー画像表示装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はカラー画像表示装置に関し、特にＰＤＰ (Plasma Display Panel) を用いる表示に好適である。
【０００２】
近年、テレビジョンおよびコンピュータ出力の高画質化が進んでおり、自然画像や文字画像といった画像の種類に係らず高品位の表示が可能な表示装置が望まれている。
【０００３】
【従来の技術】
大画面を有する表示デバイスとして面放電形式のＡＣ型ＰＤＰが商品化されている。ここでいう面放電形式は、輝度を確保する表示放電において、陽極および陰極となる第１および第２の表示電極を、前面側または背面側の基板上に平行に配列する形式である。面放電型ＰＤＰの電極マトリクス構造としては、表示電極対と交差するようにアドレス電極を配列した“３電極構造”が一般的である。表示に際しては、表示電極対の一方（第２の表示電極）を表示ライン選択のためのスキャン電極として用い、スキャン電極とアドレス電極の間でアドレス放電を生じさせることによって、表示内容に応じて壁電荷を制御するアドレッシングが行われる。
【０００４】
特開平９−５０７６８号公報には、３電極面放電型ＰＤＰにおいて、画面の表示ライン方向（一般に水平方向）に放電空間を区画する複数の帯状の隔壁を規則的に蛇行させることによって、画面の列方向 (一般に垂直方向）の放電干渉を防止する変形ストライプ隔壁構造が提案されている。各隔壁は、それと隣り合う隔壁とともに、広大部と狭窄部とが交互に並ぶ列空間を形成する。広大部の位置は隣り合う列どうしでずれており、各広大部にセルが形成される。各列空間に１色ずつ、隣り合う列空間どうしで発光色が異なるように、カラー表示のためのＲ，Ｇ，Ｂの蛍光体が配置される。３色の配置形態は、いわゆるデルタ配列（Delta Tri-color Arrangement ）である。デルタ配列は、表示ライン方向においてセルの幅が画素ピッチの１／３よりも大きいので、正方配列に比べて開口率が大きくより高輝度の表示を行うことができる。なお、必ずしも水平方向を表示ライン方向とする必要はなく、垂直方向を表示ライン方向とし水平方向を列方向としてもよい。
【０００５】
従来、デルタ配列のＰＤＰを用いたカラー画像表示においては、各表示ラインが各アドレス電極に沿ったセル列から１個ずつ固定的に選んだセルで構成されていた。
【０００６】
【発明が解決しようとする課題】
従来においては、次の２つの現象があり、表示が不自然になるという問題があった。
（１）隣り合うセルの位置が垂直方向にずれていることから、水平方向の直線を表示しようとしたときに線がジグザクに見える。
（２）水平方向および垂直方向に対して傾斜した直線を表示しようとしたときに、発光セルの間隔が不均一となる。
【０００７】
本発明は、入力画像の種類に係らず所定の表示品位を確保することのできる画像表示装置の提供を目的としている。他の目的は、擬似インタレース表示を実現し、それによって列方向の解像度を高めることである。
【０００８】
【課題を解決するための手段】
本発明に係るカラー画像表示装置は、同一発色のセル列のうちの隣り合うセル列どうしにおいて列方向のセル位置がずれたセル配列構成をもつ表示デバイス、および入力された画像が予め定められた複数の種類のいずれに該当するかを判定する画像判定回路を備え、画像データの入力に呼応して表示面のセル配列に対応した表示データに変換する処理の形態を、画像判定結果に応じて切り換える。データ変換処理手段として演算回路を設ける。表示面の全セルに一律ではなく、セル配列を考慮してセルをグループ分けし、コンボリューション処理に代表される適切な演算を、グループごとに内容を変えて行い、または一部のグループのみに対して行う。その演算結果を表示データとすることにより、直線がジグザグに見える現象を軽減することも、擬似インタレース表示を実現することもできる。演算には、入力画像における隣接するラインの一方または他方のデータを表示データとして選択するデータ処理を含む。
【０００９】
【発明の実施の形態】
図１は本発明に係る表示装置の構成図である。表示装置１００は、ｍ×ｎ個のセルからなる表示面をもつ３電極面放電形式のＡＣ型ＰＤＰ１、表示素子であるセルに発光のための電力を供給する駆動回路８０、画像出力装置からの信号を受ける入力インタフェース６０、および本発明に特有の要素であるデータ変換回路７０から構成されており、壁掛け式テレビジョン受像機、コンピュータシステムのモニターなどとして利用される。
【００１０】
ＰＤＰ１では、表示放電を生じさせるための表示電極Ｘ，Ｙが同一基板上に配列され、表示電極と交差するようにアドレス電極Ａが配列されている。計（ｎ＋１）本の表示電極Ｘ，Ｙは表示面の水平方向に延び、隣り合う表示電極Ｘ，Ｙが面放電を生じさせるための電極対を構成し、かつ画面における１つの表示ラインを画定する。配列の両端を除く表示電極は、２つの表示ライン（奇数表示ラインおよび偶数表示ライン）に係わり、両端の表示電極は１つの表示ラインに係わる。表示電極Ｙはアドレッシングに際してライン選択のためのスキャン電極として用いられる。
【００１１】
駆動回路８０は、ドライバコントローラ８１、サブフレーム処理部８２、放電用電源８３、Ｘドライバ８４、Ｙドライバ８６、およびアドレスドライバ８８を有している。駆動回路８０には、データ変換回路７０からフレームデータＤ１２とともに同期信号Ｓ２２が与えられる。サブフレーム処理部８２は、前段からのフレームデータＤ１２を階調表示のためのサブフレームデータＤｓｆに変換する。サブフレームデータＤｓｆはフレーム（多値画像）を表す複数のサブフレーム（２値画像）のそれぞれにおけるセルの発光 (点灯ともいう) の要否、厳密にはアドレス放電の要否を示す。Ｘドライバ８４は表示電極Ｘに対する電位設定手段である。Ｙドライバ８６はスキャン回路を備えており、表示電極Ｙに対する個別および一括の電位制御が可能に構成されている。スキャン回路はアドレッシングにおける表示ライン選択のための電位設定手段である。アドレスドライバ８８は、サブフレームデータＤｓｆに基づいて、計ｍ本のアドレス電極Ａの電位を制御する。
【００１２】
図２は本発明に係るＰＤＰのセル構造を示す図、図３は隔壁パターンを示す図である。図３においては表示電極Ｙについて参照符号「Ｙ」に配列順を示す添字を付してある。
【００１３】
ＰＤＰ１は、一対の基板構体（基板上にセル構成要素を設けた構造体）からなる。表示面を構成する各セルにおいて、一対の表示電極Ｘ，Ｙとアドレス電極Ａとが交差する。表示電極Ｘ，Ｙは、前面側のガラス基板１１の内面に配列されており、それぞれが透明導電膜４１と金属膜（バス電極）４２とからなる。表示電極Ｘ，Ｙを被覆する誘電体層１７の表面には保護膜１８としてマグネシア（ＭｇＯ）が被着されている。アドレス電極Ａは、背面側のガラス基板２１の内面に配列されており、誘電体層２４によって被覆されている。誘電体層２４の上には、高さ１５０μｍ程度の蛇行した帯状の隔壁２９が各アドレス電極Ａの間に１つずつ設けられている。これらの隔壁２９によって放電空間が水平方向に沿って一定間隔ごとに区画されている。隣り合う隔壁で挟まれた放電空間である列空間３１は全ての表示ラインに跨がって連続している。そして、アドレス電極Ａの上方および隔壁２９の側面を含めて背面側の内面を被覆するように、カラー表示のためのＲ（赤），Ｇ（緑），Ｂ（青）の３色の蛍光体層２８Ｒ，２８Ｇ，２８Ｂが設けられている。図中の斜体文字（Ｒ，Ｇ，Ｂ）は蛍光体の発光色を示す。蛍光体層２８Ｒ，２８Ｇ，２８Ｂは放電ガスが放つ紫外線によって局部的に励起されて発光する。
【００１４】
図３のとおり、全ての隔壁２９は広大部と狭窄部とが交互に並ぶ列空間を形成するように蛇行しており、隣り合う列空間どうしで広大部の列方向位置が列方向セルピッチの半分だけずれている。セルは各広大部に形成されるが、図３では代表として１表示ライン分のセル５１，５２，５３を鎖線の円で示してある。表示ラインは水平方向の最小幅（１画素幅）の直線を表示するときに点灯させるべきセルの集合である。
【００１５】
図４はセル配列の模式図、図５はカラー表示の画素の構成を示す図である。
図４において、セル５１の発光色はＲ（赤）、セル５２の発光色はＧ（緑）、セル５３の発光色はＢ（青）である。図４のとおり、ＰＤＰ１では、各列空間に対応したセルの集合であるセル列、すなわち垂直方向に一直線状に並ぶセルの発色が同一であり、隣り合うセル列の発色が異なり、かつ同一発色のセル列の集合（例えばＲのセル５１の集合）における隣り合うセル列どうしにおいて列方向のセル位置がずれている。
【００１６】
図５のように、表示面は垂直方向に２セルごと水平方向に３セルごとに区画され、３個のセルを１組とした画素（ドットともいう）５０Ａ，５０Ｂが構成される。水平方向に並ぶ２つの隣り合ったドット５０Ａ，５０Ｂのうち、一方のドット５０Ａは逆三角形型の三角配列のセル群となり、他方のドット５０Ｂは正三角形型の三角配列のセル群となる。ドット５０Ａでは、スキャン電極としての表示電極Ｙに対して、ＲのセルおよびＢのセルの中心が上側に位置し、Ｇのセルの中心が下側に位置する。逆に、ドット５０Ｂでは、表示電極Ｙに対してＧのセルの中心が上側に位置し、ＲのセルおよびＢのセルの中心が下側に位置する。ここで、ドット５０ＡにおけるＲのセル、ドット５０ＡにおけるＢのセル、およびドット５０ＢにおけるＧのセルを“上シフトセル”と呼称し、ドット５０ＡにおけるＧのセル、ドット５０ＢにおけるＲのセル、およびドット５０ＢにおけるＢのセルを“下シフトセル”と定義する。
【００１７】
図６は入力インタフェースの構成図である。
入力インタフェース６０は、アナログ／デジタル変換器６１、ライン補間回路６２、ガンマ補正回路６３、およびタイミングコントローラ６４を有する。表示装置１００は種々の画像信号源の接続が可能であるので、入力インタフェース６０に入力される画像のサイズ（ドット数×ライン数）は様々である。アナログ／デジタル変換に際して、クロックのタイミングを調整することで、水平方向のドット数を表示パネルのドット数に合わせることができる。垂直方向のサイズ変更はライン補間回路６２が担う。ライン補間回路６２では、ラインメモリにより１ライン期間のデータ遅延が行われ、隣り合う表示ラインのデータを基に垂直方向セル間の補間演算をする。例えば、上下２ライン間のデータの平均値から新たに１ラインのデータを作り出し、元の２ラインの間に挿入すれば、ライン数を２倍にすることができる。また、作り出した１ラインのデータを、元の２ラインの代わりに出力すれば、ライン数を１／２にすることができる。ガンマ補正回路６３は、ＰＤＰ１の輝度再現特性に適合するようにデータ値を調整する。タイミングコントローラ６４は、外部装置からの同期信号Ｓ２０を用いて画像信号処理の同期をとるとともに、後段の動作に必要な同期信号Ｓ２１を出力する。
【００１８】
図７はデータ変換回路の概略図である。
データ変換回路７０は、画像判定回路７１、記憶回路７２、演算回路７３、および制御回路７４からなる。データ変換回路７０には、画像データＤ１１、同期信号Ｓ２１、およびユーザーセレクト信号S ３０が入力される。ユーザーセレクト信号Ｓ３０は、テレビ画像入力とコンピュータ画像入力との切換え、所望の画質（シャープネスの程度）といった、ユーザーが指定した事項を示す。
【００１９】
画像判定回路７１は、入力される画像のサイズ、画像形式の種類（標準ＴＶ画像、高精細ＴＶ画像、ＶＧＡコンピュータ画像、ＸＧＡコンピュータ画像、その他）、および画像情報の種類（静止画像、動画像、自然画像、グラフィック、文字画像、その他）を判定する。ただし、サイズおよび形式については、入力インタフェース６０から判定結果を受け取る形態を採用することもできる。高精細ＴＶ画像には擬似インタレース変換による高解像度の表示が有用である。ＣＡＤ図面のような精密な静止画像にはラインのガタツキ低減処理が有用である。コンピュータ画像であっても、写真と線画とでは好まれる画質が異なるので、画像に適した処理を行うのが望ましい。画像判定結果に対してどのような処理を加えるかについては、様々な画像を表示して客観評価することで、あらかじめ決めておくことができる。
【００２０】
図８は画像判定回路の構成図である。
ユーザーセレクト信号Ｓ３０は判定ブロック７１３に入力される。ユーザーが入力画像ソースを明示的に指定した場合には、その指定内容を判定信号Ｓ７１として出力する。入力画像を自動的に判定するため、動き検出ブロック７１１および同期検出ブロック７１２が設けられている。動き検出回路７１１は、入力画像が文字や写真の表示のように静止画像中心の情報であるか、ＴＶ番組のように動画像中心の情報であるかを判定する。なお、精密な動きベクトルを検出する必要はなく、動き検出回路７１１は大まかな判定ができる程度の簡単な回路でよい。同期検出回路７１２は、入力画像フォーマットが１０８０ｉ（ＨＤＴＶ信号）やＸＧＡといった規格化されているものか否かを判定する。規格の判定によって、画像サイズおよびインタレース走査の有無が明らかになる。動き検出回路７１１および同期検出回路７１２の出力は判定ブロック７１３で判定信号Ｓ７１としてまとめられる。
【００２１】
以下、データ変換回路７０の機能を詳しく説明する。
図９は正方配列からデルタ配列ヘのフォーマット変換の説明図である。一般に画像ソースは、ＲＧＢ１組のセルからなりかつドットの形状が正方形である正方配列の画面での表示を前提に作成されている。この前提とする画面を仮想画面と呼称する。デルタ配列の表示画面（以下、実画面という）をもつ表示装置１００では、仮想画面と実画面とのセル位置関係を踏まえて所定のセルを点灯させる制御が行なわれる。ここでいうデルタ配列画面は、上述のとおり水平方向１セルごとにセル中心が垂直方向にシフトしたものであって、上シフトセルと下シフトセルとで構成される。データ変換回路７０は、仮想画面からデルタ配列画面へのフォーマット変換を行う。
【００２２】
図９（Ａ）は上シフトセルＡを仮想画面のセル中心に一致させる変換処理を示し（下シフトセルＢを一致させてもよい）、 図９（Ｂ）は隣り合う上シフトセルＡおよび下シフトセルＢからなるセル対の垂直方向中心を、仮想画面セルの垂直方向中心に一致させる変換処理を示している。本発明の実施には、これら２つの処理のどちらか一方を実行する形態と、双方を切り換えて実行する形態とがある。
【００２３】
図９（Ａ）では、上シフトセルＡについては、仮想画面におけるｊ番目の表示ライン内に位置するので、仮想画面におけるｊ番目の表示ラインのデータをそのまま配分する。下シフトセルＢについては、ｊ番目の表示ラインとｊ＋１番目の表示ラインとに跨るので、ｊ番目の表示ラインとｊ＋１番目の表示ラインのデータ平均値を配分する。上シフトセルＡについて実質的に処理を行わず、下シフトセルＢのみ処理を行うので、演算動作は１セルおきに演算する間欠動作となる。
【００２４】
図９（Ｂ）では、上シフトセルＡについては、ｊ−１番目の表示ラインとｊ番目の表示ラインとに跨るので、これら２表示ラインのデータを加重平均して配分する。同様に下シフトセルＢについては、ｊ番目の表示ラインとｊ＋１番目の表示ラインのデータを加重平均して配分する。上シフトセルＡおよび下シフトセルＢの双方について処理を行うので、演算動作は連続動作となる。
【００２５】
図１０はデータ変換回路の構成の第１例を示す図である。図１０では図７に示した構成のうちの画像判定回路７１を省略し、他の部分を詳しく描いてある。図中、ＭＵＬＴは掛け算器、ＡＤＤ．は加算器、ＤＩＶ．は除算器である。記憶回路７２は２表示ライン分の入力データを記憶するラインメモリを有し、ドット配列順に入力される画像データＤ１１をリアルタイムで出力するとともに、１ライン伝送時間の遅延を加えた画像データＤ１１および２ライン伝送時間の遅延を加えた画像データＤ１１を出力する。これにより、計３ラインにおける水平方向同一位置のドットのデータが同時に演算回路７３に与えられる。演算回路７３において、掛け算器は入力データと係数Ｋ１，Ｋ２，Ｋ３との乗算を行う。係数Ｋ１，Ｋ２，Ｋ３は、あらかじめ制御回路７４の係数メモリ７４３に記憶されている複数の係数組Ｇ１，Ｇ２…ＧＮのうちの１組である。制御回路７４において、ドット・ライン判定回路７４１により、演算回路７３へのデータ入力に呼応してそのデータのライン位置およびドット位置が判定される。ドット・ライン判定回路７４１の出力と前段からの判定信号Ｓ７１との組み合わせに応じて、メモリコントローラ７４２は１組の係数Ｋ１，Ｋ２，Ｋ３を係数メモリ７４３から読み出す。上述の間欠動作の場合は１ドットおきに掛け算器に与える係数が切り換えられ、連続動作の場合はドットごとに係数が切り換えられる。
【００２６】
図１１は演算回路の第１例に係るコンボリューション処理の概念図である。
上述した図１０の回路は、２ラインのデータ遅延機能をもつので、ｊ−１番目の表示ライン、ｊ番目の表示ライン、およびｊ＋１番目の表示ラインについて、水平方向ドット位置を同じくする垂直方向隣接３ドットに対して演算処理を行うことができる。すなわち、 着目ドットおよび上下を合わせた計３ドットの輝度値ｄ１〜ｄ３を読み取り、ドット位置ごとに係数Ｋ１〜Ｋ９を定めた演算マトリクス９１を適用して着目ドットの表示輝度値Ｄ１を算出する。演算式はＤ＝（Ｋ１ｄ１＋Ｋ２ｄ２＋Ｋ３ｄ３）／（Ｋ１＋Ｋ２＋Ｋ３）である。係数Ｋ１〜Ｋ３を適宜選択することで、種々の点灯パターンを得ることができる。同処理の適用に際しては、着目ドットのシフト状態（上シフトセルまたは下シフトセル）に合わせて、係数を適宜入れ換えることが重要である。なお、掛け算器に係数Ｋ１，Ｋ２，Ｋ３を与えるのに呼応して、それら係数Ｋ１，Ｋ２，Ｋ３の和（Ｋ１＋Ｋ２＋Ｋ３）を加算器で求めて除算器に与える図１２の構成に限らず、あらかじめ全ての係数組について係数の和を求めて係数メモリ７４３に記憶させておき、係数組および係数の和を読み出して演算回路７３に与えてもよい。
【００２７】
入力する画像データは、１ドットにつきＲデータ、Ｇデータ、Ｂデータの３つからなる。この１ドット分のデータをＲ、Ｇ、Ｂの順にシリアル伝送し、１つの演算回路で順番に処理することができる。この場合は図１２の回路は１つでよい。また、図１２の回路を３つ設け、Ｒデータ、Ｇデータ、Ｂデータを並列に処理する構成でもよい。この場合、ドット・ライン判定回路７４１、メモリコントローラ７４２１、係数メモリ７４３は３つの回路に共通でよく、３つの異なった演算処理を一斉に実行できる構成であればよい。回路を３つ設ける場合は１つの場合に比べて演算処理速度を遅くすることができる。
【００２８】
次に、係数Ｋ１，Ｋ２，Ｋ３の具体的な数値とその効果について説明する。
図１２は正方配列画面における単一色ライン表示の点灯パターンを示す図、図１３はデルタ配列画面における単一色ライン表示の点灯パターンを示す図である。
【００２９】
まず、間欠動作のコンボリューション演算処理を行う場合を考える。ここでの入力画像は、図１２に示すとおり、仮想画面においてｊ番目の表示ラインのうち１色 (例えばＲ) のセルのみを点灯させることで表示される水平方向の直線を含んでいる。
【００３０】
上シフトセルはそのまま未処理とし、下シフトセルはその下側の隣接セルとの間で平均値を計算する。このときの係数（Ｋ２，Ｋ１，Ｋ３）としては、上シフトセルに対して（０，１，０）、下シフトセルに対しては（０，１，１）を適用すればよい。図５で示したように１ドット目は、Ｒ、Ｂセルが上シフトであるので、これらに係数組（０，１，０）を適用し、Ｇセルが下シフトであるので、これに係数組（０，１，１）を適用する。２ドット目では、Ｒ、Ｂセルは下シフト、Ｇセルは上シフトになるので、この２つの係数組を入れ換えればよい。さらに表示ライン順を追って説明すると、ｊ番目の表示ライン目のデータ入力時にはｊ番目の表示ラインのデータは表示ラインメモリに記憶される。次にｊ＋１番目の表示ラインの入力データ時には、ｊ番目の表示ラインのデータとｊ＋１番目の表示ラインのデータとを基にした演算の結果がｊ番目の表示ラインのデータとして出力され、それと同時にｊ＋１番目の表示ラインのデータが表示ラインメモリに記憶される。入力データのラインタイミングに対して、出力データのラインタイミングは１表示ライン分遅延することになる。このような演算による表示では、図１３（Ａ）のように下シフトセルが点灯する部分において点灯輝度が１／２となり、同時にその上側のセルが残りの１／２の輝度で補償点灯する。これにより、下シフトセルの２つの点灯セルの垂直方向重心位置が、上シフトセルの垂直方向位置に一致するので、結果的に水平直線の表示におけるガタツキ”が低減される。傾斜した線の表示においても同様の効果がある。
【００３１】
次に、連続動作のコンボリューション演算処理を行う場合を考える。係数（Ｋ２，Ｋ１，Ｋ３）の一例として、上シフトセルに対して（１、３、０）を、下シフトセルに対しては（０、３、１）を適用する。この場合、ｊ番目の表示ラインの上シフトセルの輝度データにはｊ−１番目の表示ラインの入力輝度データを少し加算し、下シフトセルの輝度データにはｊ＋１番目の表示ラインの入力輝度データを少し加算することになる。さらに表示ライン順を追って説明すると、ｊ−１番目の表示ラインのデータ入力時にはｊ−１番目の表示ラインのデータは１段目の表示ラインメモリに記憶される。次に、ｊ番目の表示ライン目のデータ入力時にはｊ−１番目の表示ラインのデータは２段目のラインメモリに移され、ｊ−１番目の表示ラインのデータが１段目のラインメモリに記憶される。次にｊ＋１番目の表示ラインのデータ入力時には、ｊ−１番目の表示ライン、ｊ番目の表示ライン、およびｊ＋１番目の表示ラインのデータが演算に用いられ、その演算結果がｊ番目の表示ラインデータとして出力される。それと同時に、ｊ番目の表示ラインデータは２段目のラインメモリに移され、ｊ＋１番目の表示ラインのデータは１段目のラインメモリに記憶される。入力データのラインタイミングに対して、出力データのラインタイミングは１表示ライン分遅延することになる。このような演算による表示では、図１３（Ｂ）のように点灯する上シフトセルおよび下シフトセルそれぞれの上下両側のセルを、元の点灯セル輝度の一部を分配して補償点灯させることになる。その結果、水平直線の表示におけるガタツキが低減される。傾斜した線の表示においても同様の効果がある。なお、例示では係数Ｋ１に対するＫ２およびＫ３の割合を３：１としたが、他の割合を設定することで補償点灯輝度を制御し、画像補正の特性を調整することができる。Ｋ２、Ｋ３の割合が０（ゼロ）のときはは未処理であり、０以上としたときにガタツキ補正効果があり、数値を大きくするに従ってガタツキ低減効果が増大する。ただし大きくしすぎると、表示ラインの幅が太くなりすぎ、垂直解像度の低下をまねく。１：１の割合のときはちょうどライン太さが２倍になったように見える。したがって、係数の選定に際しては、Ｋ１を１としたときのＫ２、Ｋ３の比率を０よりも大きくかつ１よりも小さくするのがよい。
【００３２】
図１４はデータ変換回路の構成の第２例を示す図、図１５は演算回路の第２例に係るコンボリューション処理の概念図である。
第２例のデータ変換回路７０ｂでは、上述の第１例の構成に対して６個のレジスタおよび６個の掛け算器が追加されている。第１例と同様に、記憶回路７２におけるライン期間分のデータ遅延によって垂直方向隣接ドット間の演算が可能であり、演算回路７３ｂにおけるレジスタを用いたドット期間分のデータ遅延によって、水平方向隣接ドット間の演算が可能となっている。図では２段のラインメモリと、２つずつシリアル接続した３組のレジスタを用いることで、水平・垂直３×３ドット、合計９ドットの入力データ間の演算を行うことができる。これに合わせて、制御回路７４ｂにおいては、それぞれが９個の係数Ｋ１，Ｋ２，Ｋ３，…，Ｋ９からなる複数の係数組Ｇ１，Ｇ２，…，ＧＮを記憶する係数メモリ７４３ｂが設けられている。メモリコントローラ７４２ｂは、ドット・ライン判定回路７４１の出力と判定信号Ｓ７１との組み合わせに応じて、１組の係数Ｋ１〜Ｋ９を係数メモリ７４３から読み出す。読み出された係数Ｋ１〜Ｋ９はそれぞれ所定の掛け算器に与えられる。同時に、加算器７４４によって９個の係数Ｋ１〜Ｋ９の和が求められ、除算器に与えられる。なお、図１５の例示は９ドットの演算であるが、入力データのうちｄ２、ｄ４、ｄ７、ｄ９、および係数のうちＫ２、Ｋ４、Ｋ７、Ｋ９を用いない演算を採用してもよい。その場合、ラインメモリ、レジスタ、掛け算器、および係数メモリ容量の削減が可能である。
【００３３】
図１４の構成によれば、図１０の構成と同様に、ライン表示のガタツキを低減する効果が得られる。また、水平方向の演算処理が行えるので、点灯ドットの水平方向両側のドットを任意の割合で補償点灯させることができる。その際に、表示ラインの太さが垂直方向に太く見えるような場合には、表示ラインを垂直方向にも太く見えるように表示し、太さを均等化することができる。例えば係数として（Ｋ５、Ｋ１、Ｋ６）を（１、５、１）とすればよい。
【００３４】
さらに図１４の構成によれば、入力画像サイズと表示パネルの画像サイズが異なる場合においても、入力画像を表示パネルサイズに合わせることができる。例えば水平方向３００ドットの画像を、２００ドットの表示パネルに合わせる場合、係数（Ｋ５、Ｋ１、Ｋ６）の値として（０、０、１）と（０、１、１）とを追加し、入力データの３ドットごとにつき、１ドット目と３ドット目の期間のみ、データ出力を行う。１ドット目の入力のときは係数（０、０、１）であるため、そのまま出力データとなる。２ドット目入力のときはレジスタへの記憶のみ行われ、出力はしない。３ドット目の入力のときはレジスタへ記憶したデータとの間ので、係数（０、１、１）の演算、すなわち平均値計算が行われ、演算結果が出力される。３ドットを１組として処理を行うことで、出力データはドット数を２／３に減らしたものとなる。上記２つの係数について、点灯補正処理を加味した値を設定することにより、画像サイズの変更処理と点灯補正処理とを同時に行うことができる。
【００３５】
図１６はデータ変換回路の構成の第３例を示す図である。第３例のデータ変換回路７０ｃの構成は、上述の第１例の構成から１つのラインメモリおよび掛け算器を除いて簡易化したものである。記憶回路７２ｃは１つのラインメモリからなる。演算回路７３ｃは、除算器の代わりに２で割る演算を実行する１ビット・シフト回路を有する。また、演算回路７３ｃには、演算を加えたデータと演算を加えないデータとを択一選択して出力するセレクタ回路（ＳＥＬ．）が設けられている。このセレクタ回路の動作は制御回路７４ｃからの制御信号（ＤＯＴ−ＴＯＧＧＬＥ）に従う。データ変換回路７０ｃによれば、１ドットおきの補償点灯を行うことができ、水平ラインや斜めラインの表示におけるガタツキを抑えることができる。
【００３６】
図１７はデータ変換回路の構成の第４例を示す図である。第４例のデータ変換回路７０ｄにおいて、記憶回路７２ｄは第３例と同様に１つのラインメモリからなり、演算回路７３ｄは１つのセレクタ回路（ＳＥＬ．）からなる。セレクタ回路は、制御回路７４ｄからの制御信号（ＤＯＴ−ＴＯＧＧＬＥ）に従って、ラインメモリによってライン期間の遅延を受けたデータと遅延を受けないデータとを択一選択して出力する。この第４例によれば、次に説明する擬似インタレース変換処理を簡単な回路で実現することができる。
【００３７】
図１８は擬似インタレース変換処理による単一色ライン表示の点灯パターンを示す図である。
ここで説明する処理では、１フレームの画像データが奇数フィールドおよび偶数フィールドとして計２回入力される。まず、奇数フィールドにおいて、ｊ−１番目のラインのデータがラインメモリに記憶されているものとする。ｊ番目のラインのデータ入力に呼応して、データ変換回路７０ｄは、下シフトセルについてはそのまま遅延なくデータを出力し、上シフトセルについてはラインメモリに記憶されているｊ−１番目のラインのデータを出力する。ドットごとの出力切換えを指示する制御信号（ＤＯＴ−ＴＯＧＧＬＥ）が制御回路７４ｄから演算回路７３ｄに与えられる。これに対して偶数フィールドにおいては、データ変換回路７０ｄは実質的に処理を行わず、入力データをそのまま出力する。このような動作により、奇数フィールドと偶数フィールドとの間で点灯セルが垂直方向にずれ、水平ライン表示の重心位置が仮想画面のラインピッチＰの半分（Ｐ／２）だけずれる。これは、入力画像を垂直方向にＰ／２だけずらせることであり、フィールドごとにラインが半ピッチずれたインタレース表示を行うことを意味している。一方、駆動回路８０（図１参照）は、奇数フィールドおよび偶数フィールドの双方で同じ動作を行っている。つまり、データ変換回路７０ｄの処理により擬似的にインタレース表示を行っていることになる。この擬似インタレース表示は、白色に代表される３色混合色のライン表示にも適用可能である。
【００３８】
図１９は正方配列画面における３色混合ライン表示の点灯パターンを示す図であり、図２０はデルタ配列画面における擬似インタレース変換処理による色混合ライン表示の点灯パターンを示す図である。
【００３９】
図１９で示される正方配列の仮想入力画像におけるｊ番目のラインのデータは、図２０で示されるようにデルタ配列画面において、奇数フィールド期間にはｊ−１番目の表示ラインとｊ番目の表示ラインと間の位置に表示され、偶数フィールド期間にはｊ番目の表示ラインの位置に表示される。擬似インタレース変換処理によって、ＰＤＰ１のライン数Ｎのほぼ２倍（厳密には２Ｎ−１）のライン数の入力画像データを、ライン数を間引くことなくインタレース表示することができる。
【００４０】
以上の擬似インタレース変換処理は、図１７の回路に限らず、図１０または図１４の回路構成を採用して実施することもできる。図１０の回路構成においては、例えば係数（Ｋ２，Ｋ１，Ｋ３）として、（０，１，０）と（０，０，１）を用いればよい。すなわち、奇数フィールドでは掛け算器に（０，１，０）をセットし、偶数フィールドでは掛け算器に（０，０，１）をセットする。同様に図１４の回路では、例えば係数（Ｋ３，Ｋ１，Ｋ８）として、（０，１，０）と（０，０，１）を用いればよい。
【００４１】
以上の実施例において、第１例および第２例のデータ変換回路７０，７０ｂは重み係数付きのコンボリューション演算を行うものであるので、別々に設定した複数の演算動作を合成して１回の演算として実行することができる。例えば、ライン表示のガタツキを低減する演算とエッジ強調フィルタ演算とを合わせて行う係数組を設定することが可能である。
【００４２】
上述の実施例によれば、ラインのガタツキ低減処理または擬似インタレース変換処理は、入力画像の種類（サイズ、形式、情報内容）およびユーザーの指示に応じて切り換えることができる。これにより、効果的に表示画像を高画質化することができる。
【００４３】
上述の実施例によれば、入力インタフェース６０と駆動回路８０と同様の回路をもつ従来の表示装置にデータ変換回路７０を組み込むだけで、表示の品質を高めることができ、従来装置構成を変更する場合と比べて、表示性能の向上に伴う製造価格の上昇を最小限とすることができる。
【００４４】
表示装置の他の例として図２１の構成がある。表示装置１００ｅでは、入力インタフェース６０ｂに、本発明に特有のデータ変換回路７０ｅが組み込まれている。データ変換回路７０ｅにライン補間機能を設けることで、補間回路を別に設ける図１の構成と比べて、回路部品点数が減少する。データ変換回路７０ｅでライン補間を行うには、係数メモリの内容を追加し、タイミングコントロール回路６４ｂの制御タイミングを変更すればよい。例えば３００ラインの入力画像データを２００ラインの表示画面に合わせる場合には、図１０または図１４の演算回路７３，７３ｂを用い、係数（Ｋ２，Ｋ，Ｋ３）の値として（０，０，１）と（０，１，１）とを追加し、入力データの３ラインごとにつき、１ライン目と３ライン目の期間のみ、出力データを行う。１ライン目の入力のときは係数（０，０，１）であるため、そのまま出力データとなる。２ライン目の入力のときは１段目のラインメモリへの書込みのみ行われ、出力はされない。３ライン目の入力のときは１段目のラインメモリを経たデータと経ていないデータとに対して、係数（０，１，１）の演算、つまり平均値計算が行われる。３ラインを１組として処理を行うことで、出力データはライン数を２／３に減らしたものとなる。ライン補間に際して、例えば上述の補償点灯をさせる演算を合わせて実行する係数を設定し、データ補間とデルタ配列画面での表示のための演算とを同時に実行させることができる。
【００４５】
本発明は蛇行した隔壁をもつデバイスに限らず、図２２のように直線帯状壁体の集合である隔壁５９によってデルタ配列の表示面が形成された表示デバイスにも適用可能である。
【００４６】
【発明の効果】
請求項１ないし請求項５の発明によれば、入力画像の種類に係らず所定の表示品位を確保することができる。また、擬似インタレース表示を実現し、それによって列方向の解像度を高めることができる。
【図面の簡単な説明】
【図１】本発明に係る表示装置の構成図である。
【図２】本発明に係るＰＤＰのセル構造を示す図である。
【図３】隔壁パターンを示す図である。
【図４】セル配列の模式図でる。
【図５】カラー表示の画素の構成を示す図である。
【図６】入力インタフェースの構成図である。
【図７】データ変換回路の概略図である。
【図８】画像判定回路の構成図である。
【図９】正方配列からデルタ配列ヘのフォーマット変換の説明図である。
【図１０】データ変換回路の構成の第１例を示す図である。
【図１１】演算回路の第１例に係るコンボリューション処理の概念図である。
【図１２】正方配列画面における単一色ライン表示の点灯パターンを示す図である。
【図１３】デルタ配列画面における単一色ライン表示の点灯パターンを示す図である。
【図１４】データ変換回路の構成の第２例を示す図である。
【図１５】演算回路の第２例に係るコンボリューション処理の概念図である。
【図１６】データ変換回路の構成の第３例を示す図である。
【図１７】データ変換回路の構成の第４例を示す図である。
【図１８】デルタ配列画面における擬似インタレース変換処理による単一色ライン表示の点灯パターンを示す図である。
【図１９】正方配列画面における３色混合ライン表示の点灯パターンを示す図である。
【図２０】デルタ配列画面における擬似インタレース変換処理による色混合ライン表示の点灯パターンを示す図である。
【図２１】本発明に係る他の表示装置の構成図である。
【図２２】隔壁パターンの他の例を示す図である。
【符号の説明】
５１，５２，５３  セル
Ｒ，Ｇ，Ｂ  発光色（発色）
１  ＰＤＰ（表示デバイス）
７０，７０ｂ，７０ｃ，７０ｄ  データ変換回路
１００，１００ｅ  表示装置（カラー画像表示装置）
１  ＰＤＰ（表示デバイス）
７１  画像判定回路
７２，７２ｃ，７２ｄ  記憶回路
７３，７３ｂ，７３ｃ，７３ｄ  演算回路、
Ｄ１２  フレームデータ（表示データ）
８０  駆動回路
７４，７４ｂ，７４ｃ，７４ｄ  制御回路（演算制御回路）
７４３，７４３ｂ  係数メモリ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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