(57)【特許請求の範囲】
【請求項１】
複数個のメモリブロックに分けられたアレーと、前記複数個のメモリブロックを通るように配列された複数個のビットラインと、前記ビットラインと交差するように各メモリブロックに配列された複数個のワードラインとを備え、前記各メモリブロックが前記ビットラインに各々対応する複数個のメモリセルストリングを含む不揮発性半導体メモリ装置であって、
前記各メモリセルストリングが、
複数個のＥＥＰＲＯＭセルを有する第１ストリングセグメントと、
複数個のＥＥＰＲＯＭセルを有する第２ストリングセグメントと、
第１選択信号に応答して前記第１ストリングセグメントを対応するビットラインに連結する第１選択トランジスターと、
第２選択信号に応答して前記第１ストリングセグメントを前記第２ストリングセグメントに連結する第２選択トランジスターと、
第３選択信号に応答して前記第２ストリングセグメントを共通ソースラインに連結する第３選択トランジスターとを含むことを特徴とする不揮発性半導体メモリ装置。
【請求項２】
前記各メモリセルストリングの第１選択トランジスターは、対応するビットラインに連結されたドレーン、前記第１ストリングセグメントに連結されたソース及び前記第１選択信号が入力されるゲートを有する第１ＮＭＯＳトランジスターを含むことを特徴とする請求項１に記載の不揮発性半導体メモリ装置。
【請求項３】
前記各メモリセルストリングの第２選択トランジスターは、前記第１ストリングセグメントに連結されたドレーン、前記第２ストリングセグメントに連結されたソース及び前記第２選択信号が入力されるゲートを有する第２ＮＭＯＳトランジスターを含むことを特徴とする請求項２に記載の不揮発性半導体メモリ装置。
【請求項４】
前記各メモリセルストリングの第３選択トランジスターは、前記第２ストリングセグメントに連結されたドレーン、前記共通ソースラインに連結されたソース及び前記第３選択信号が入力されるゲートを有する第３ＮＭＯＳトランジスターを含むことを特徴とする請求項３に記載の不揮発性半導体メモリ装置。
【請求項５】
前記第１ストリングセグメントのＥＥＰＲＯＭセルをプログラムする時、前記第２選択信号には、第２ＮＭＯＳトランジスターのスレショルド電圧より低い電圧が印加されることを特徴をする請求項４に記載の不揮発性半導体メモリ装置。
【請求項６】
前記第１ストリングセグメントのＥＥＰＲＯＭセルをプログラムする時、前記第２ストリングセグメントのＥＥＰＲＯＭセルに連結されたワードラインには、前記第１ストリングセグメントのＥＥＰＲＯＭセルのうちプログラムが禁止されたＥＥＰＲＯＭセルに連結されたワードラインに印加されるワードライン電圧より低い電圧が印加されることを特徴とする請求項５に記載の不揮発性半導体メモリ装置。
【請求項７】
前記第１ストリングセグメントのＥＥＰＲＯＭセルをプログラムする時、前記第３選択信号は、第３ＮＭＯＳトランジスターのスレショルド電圧より低い電圧を有することを特徴とする請求項６に記載の不揮発性半導体メモリ装置。
【請求項８】
前記第１ストリングセグメントのＥＥＰＲＯＭセルをプログラムする時、前記共通ソースラインにはグランド電圧より高い電圧が供給されることを特徴とする請求項７に記載の不揮発性半導体メモリ装置。
【請求項９】
前記第２ストリングセグメントのＥＥＰＲＯＭセルをプログラムする時、前記第２選択信号は、前記第２選択トランジスターのスレショルド電圧より高い電圧を有することを特徴とする請求項４に記載の不揮発性半導体メモリ装置。
【請求項１０】
前記第２ストリングセグメントのＥＥＰＲＯＭセルをプログラムする時、前記第１ストリングセグメントのＥＥＰＲＯＭセルに連結されたワードラインには、前記第２ストリングセグメントのＥＥＰＲＯＭセルのうちプログラムが禁止されたＥＥＰＲＯＭセルに連結されたワードラインに印加されるワードライン電圧より低い電圧が印加されることを特徴とする請求項９に記載の不揮発性半導体メモリ装置。
【請求項１１】
前記第２ストリングセグメントのＥＥＰＲＯＭセルをプログラムする時、前記第１選択信号は、前記第１ＮＭＯＳトランジスターのスレショルド電圧より高い電圧を有することを特徴とする請求項１０に記載の不揮発性半導体メモリ装置。
【請求項１２】
前記第２ストリングセグメントのＥＥＰＲＯＭセルをプログラムする時、前記共通ソースラインには、グラウンド電圧より高い電圧が供給されることを特徴とする請求項１１に記載の不揮発性半導体メモリ装置。
【請求項１３】
任意に選択されたメモリブロックを消去する時、各ストリング内の選択ランジスターは、ゲート電圧が所定電圧以上でフローティング状態になるようにバイアスされることを特徴にする請求項１に記載の不揮発性半導体メモリ装置。
【請求項１４】
前記選択されたメモリブロックを消去する時、非選択されたメモリブロックの各ストリング内に配列された選択ランジスターは、ゲート電圧が所定電圧以上でフローティング状態になるようにバイアスされることを特徴にする請求項１３に記載の不揮発性半導体メモリ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、フラッシュメモリ装置に係り、具体的には、フラッシュメモリ装置のメモリセルストリング構造に関する。
【０００２】
【従来の技術】
一般的に、データを保持するための半導体メモリ装置は、揮発性半導体メモリ装置と不揮発性半導体メモリ装置に分けられる。揮発性半導体メモリ装置は、パワーオフによってデータを喪失し、不揮発性半導体メモリ装置は、パワーオフされてもデータを維持する。したがって、不揮発性半導体メモリ装置は、電源が遮断されることがある分野で広く使用されて来た。
【０００３】
フラッシュメモリ装置のような不揮発性半導体メモリ装置は電気的に消去及びプログラム可能であるＲＯＭセルを含み、セルは“フラッシュＥＥＰＲＯＭセル”と言われる。一般的に、フラッシュＥＥＰＲＯＭセルはセルトランジスターを含み、そのセルトランジスターは、第１導電形（例えば、Ｐ形）の半導体基板又はバルク、所定の間隙を置いて形成された第２導電形（例えば、Ｎ形）のソース及びドレーン領域、ソース及びドレーン領域の間のチャネル領域上に配置され電荷を保持するフローティングゲート（ｆｌｏａｔｉｎｇ  ｇａｔｅ）、そしてフローティングゲート上に配置された制御ゲート（ｃｏｎｔｒｏｌ  ｇａｔｅ）を含む。
【０００４】
当業者に周知のように、フラッシュメモリ装置は、“Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ｍｅｍｏｒｉｅｓ”と言うタイトルのハンドブックの第６０３〜６０４頁、ＦＩＧＳ．１１．５８及び１１．５９に図示されたような一般的な構造を有するＮＡＮＤ  ＥＥＰＲＯＭセルを含む。一般的な構造及び等価回路が図３に示されている。
【０００５】
図１は、前述のセル構造を有する従来のフラッシュメモリ装置を示している。従来のメモリ装置（１）は、複数個のメモリブロック（ＢＬＫｍ、ｍ＝０〜ｉ）に分けられたアレー（１０）を含む。メモリブロック（ＢＬＫ０〜ＢＬＫｉ）の各々は、複数個のストリング或いはメモリセルストリングを含み、各ストリングが図２に示されている。各ストリングは、対応するビットライン（ＢＬｎ、ｎ＝０〜ｊ）に連結され、ストリング選択トランジスター（ＳＳＴ）、グランド選択トランジスター（ＧＳＴ）、そしてストリング選択トランジスター（ＳＳＴ）のソース及びグランド選択トランジスター（ＧＳＴ）のドレーンの間に直列連結された複数個のフラッシュＥＥＰＲＯＭセルトランジスター（Ｍ０〜Ｍ１５）を有する。
【０００６】
各ストリング内のストリング選択トランジスター（ＳＳＴ）のドレーンは、対応するビットライン（ＢＬｎ）に連結され、グランド選択トランジスター（ＧＳＴ）のソースは、共通ソースライン（或いは共通信号ライン）（ＣＬＳ）に連結されている。各ストリングのストリング選択トランジスターのゲートは、ストリング選択ライン（ＳＳＬ）に共通に連結され、各ストリングのグランド選択トランジスター（ＧＳＴ）のゲートは、グランド選択ライン（ＧＳＬ）に共通に連結されている。各ストリングのフラッシュＥＥＰＲＯＭセルトランジスター（Ｍ０〜Ｍ１５）の制御ゲートは、対応するワードラインに共通に連結される。ビットライン（ＢＬ０〜ＢＬｊ）は、図１の感知増幅器回路（１６）に電気的に連結されている。当業者に周知のように、ＮＡＮＤ形フラッシュメモリ装置の感知増幅器回路（１６）は複数個のページバッファ（不図示）で構成される。
【０００７】
もう一度図１を参照すると、従来のＮＡＮＤ形フラッシュメモリ装置（１）は、更に、行アドレスバッファ及びデコーダ回路（１２）、列アドレスバッファ及びデコーダ回路（１４）、Ｙパスゲート回路（１８）、入出力バッファ回路（２０）、グローバルバッファ回路（２２）、コマンドレジスター（２４）、そして制御ロジック及び高電圧発生器（２６）を含む。なお、ＮＡＮＤ形フラッシュメモリ装置（１）は、三星電子が発行した“Ｆｌａｓｈ  Ｍｅｍｏｒｙ”と言うデータブック（３，１９９８，ｐｐ．５３−７６）に掲載されている。
【０００８】
メモリブロック（ＢＬＫ０〜ＢＬＫｉ）の各々は、行アドレスバッファ及びデコーダ回路（１２）からの出力信号に従って対応するブロックデコーダ（図２参照）によって選択される。選択されたメモリブロックの信号ライン（ＳＳＬ、ＷＬＯ〜ＷＬｉ、ＧＳＬ）には、プログラム及び読み出し動作モードの各々に対応する駆動電圧が供給される。
【０００９】
選択されたメモリブロックから読出されたデータは、列アドレスバッファ及びデコーダ回路（１４）によって制御されるＹパスゲート回路（１８）を通じて入出力バッファ回路（２０）に伝達される。アレー（１０）に書き込まれるデータは、Ｙ−パスゲート回路（１８）及び入出力バッファ回路（２０）を通じて感知増幅器回路に伝達される。書き込み動作（プログラム及び消去動作を含む）及び読み出し動作は、コマンドレジスター（２４）と制御ロジック及び高電圧発生器（２６）とによって制御される。
【００１０】
図４は、各動作モードにおけるメモリセルのバイアス条件を示す図面であり、図５は、フラッシュメモリ装置におけるプログラム動作を説明するためのタイミング図である。以下、これらの図面を参照しながら従来のフラッシュメモリ装置のプログラム動作を説明する。
【００１１】
当業者に周知のように、任意の選択された行或いはワードラインに連結された全てのメモリセルは、同時にプログラムされる。ここでは、二つのビットラインＢＬ０及びＢＬ１に着目してプログラム動作を説明する。
【００１２】
選択されたメモリブロック（例えば、ＢＬＫ０）のワードライン（ＷＬ１）が選択され、ビットライン（ＢＬ０、ＢＬ１）に対して、プログラムすべきデータに従って電圧が供給される。例えば、データ‘１’をプログラムするためには、電源電位（例えば、Ｖｃｃ）がビットラインに供給される。データ‘０’をプログラムするためには、グラウンド電位（例えば、ＧＮＤ）がビットラインに供給される。
【００１３】
図４及び図５に示されたように、選択されたワードライン（ＷＬ１）には第１の高電圧（Ｖｐｇｍ）が供給され、非選択されたワードライン（ＷＬ０、ＷＬ２〜ＷＬ１５）には第１の高電圧（Ｖｐｇｍ）より低い第２の高電圧（Ｖｐａｓｓ）が供給される。選択されたメモリブロック内のストリング選択ライン（ＳＳＬ）には電源電圧（Ｖｃｃ）が供給され、グランド選択ライン（ＧＳＬ）にはグランド電圧（ＧＮＤ）が供給される。
【００１４】
選択されたワードライン（ＷＬ１）の電圧がＧＮＤからＶｐｇｍに遷移し、非選択されたワードライン（ＷＬ０、ＷＬ２〜ＷＬ１５）の電圧がＧＮＤからＶｐｓｓに遷移する時、ビットラインに各々対応する各ストリングのチャネルの電位は、キャパシタカップリング（ｃａｐａｃｉｔｏｒ  ｃｏｕｐｌｉｎｇ）によって所定電圧（Ｖｐｉ）まで昇圧される。
【００１５】
この時、ビットライン（ＢＬ１）に連結されたストリング選択トランジスター（ＳＳＴ）は、Ｖｃｃがゲートに印加され、ＧＮＤがドレーンに印加され、Ｖｐｉがソースに印加される状態にバイアスされる。従って、ストリング選択トランジスター（ＳＳＴ）はターンオンされ、チャネル昇圧電圧（Ｖｐｉ）はＧＮＤに放電される。
【００１６】
任意の選択されたメモリセル（（例えば、ＷＬ１とＢＬ１の交差領域に配列されたメモリセルＭ１）は、制御ゲートとドレーンとの間、並びに制御ゲートとソースとの間の電位差による周知のＦ−Ｎトンネルリング（ｔｕｎｎｅｌｉｎｇ）によってプログラムされる。即ち、多量の電子が選択されたメモリセル（Ｍ１）のフローティングゲートに注入され、メモリセル（Ｍ１）のスレショルド電圧（ｔｈｒｅｓｈｏｌｄ  ｖｏｌｔａｇｅ）はマイナスのスレショルド電圧からプラスのスレショルド電圧に変化する。
【００１７】
一方、ビットライン（ＢＬ０）に連結されたストリング選択トランジスター（ＳＳＴ）は、Ｖｃｃがゲート及びドレーンに印加され、Ｖｐｉがソースに印加される状態にバイアスされる。従って、ストリング選択トランジスター（ＳＳＴ）はターンオフされ、チャネルの昇圧電圧（Ｖｐｉ）はそのまま維持される（或いは、放電されない）。Ｆ−Ｎトンネルリングを生成するために十分な電位差が制御ゲートとソースとの間、並びに制御ゲートとドレーンとの間に形成されないので、選択されたメモリセル（例えば、ＢＬ０及びＷＬ１の交差領域に配列されたＭ１）はプログラムが禁止される。したがって、ビットライン（ＢＬ０）に対応するメモリセル（Ｍ１）は、消去された状態に対応するマイナスのスレショルド電圧を有する空乏形トランジスターの状態に維持される。
【００１８】
当業者に周知のように、非選択されたワードライン（ＷＬ０、ＷＬ２〜ＷＬ１５）に連結されたメモリセルの制御ゲートには高電圧（Ｖｐａｓｓ）が印加されるので、メモリセルはソフトプログラムされ得る。これは“パス電圧（Ｖｐｓｓ）ストレス”と言われ、プログラム特性に影響を及ぼす。ソフトプログラムの程度は、全般的なプログラム特性に影響を及ぼさないように制御される。
【００１９】
複数個、例えば、１６個のメモリセルが一つのストリングを構成するので、ストリング内の各メモリセルは１５倍のパス電圧ストレスを受ける。ストリングのメモリセルの数が増加することによって、各メモリセルはより多いパス電圧ストレスを受ける。パス電圧ストレスは、非選択されたワードラインに供給されるパス電圧（Ｖｐａｓｓ）のレベルを低くすることで軽減される。
【００２０】
しかしながら、パス電圧（Ｖｐａｓｓ）が低くなることによって、プログラムが禁止されるメモリセルを含むストリングのチャネルで昇圧される電圧（Ｖｐｉ）が低くなる。これは、プログラムが禁止されるメモリセルに対するソフトプログラムの可能性が高まることを意味する。これは“プログラム電圧ストレス”と言われる。したがって、パス電圧ストレスの軽減は、プログラム電圧ストレスの軽減と相反する。
【００２１】
一般的に、メモリブロックに対するブロックデコーダは、ストリングのメモリセルが配列されるストリングピッチ内に収まるように配置される。メモリセルの連続的なスケールダウン（ｓｃａｌｅ  ｄｏｗｎ）に従ってストリングピッチが小さくなると、ストリングピッチ内にブロックデコーダを配置することが困難になる。ストリングピッチ内にブロックデコーダを配置するためには、ストリング内のメモリセルの数を増やすべきである。
【００２２】
しかしながら、ストリング内のメモリセルの数を増やす場合において一つ問題点が生ずる。即ち、各メモリセルは、ストリング内のその数を増やしたメモリセルの当該数に比例して、より強いパス電圧ストレスを受ける。その上、パス電圧（Ｖｐａｓｓ）の供給を受けるワードラインの数が増加するので、大容量のパス電圧発生器が要求される。
【００２３】
【発明が解決しようとする課題】
本発明の目的は、パス電圧ストレスに影響を及ぼすことなく、セルストリング当りのメモリセルの数を増加させることができるＮＡＮＤ形フラッシュメモリ装置のメモリセルストリング構造を提供することにある。
【００２４】
【課題を解決するための手段】
上述したような目的を達成するため、本発明の不揮発性半導体メモリ装置は、ビットラインとビットラインに各々対応する複数個のメモリセルストリングを含む。各メモリセルストリングは複数個のＥＥＰＲＯＭセルを有する第１ストリングセグメントと、複数個のＥＥＰＲＯＭセルを有する第２ストリングセグメントと、第１選択信号に応答して第１ストリングセグメントを対応するビットラインに連結する第１選択トランジスターと、第２選択信号に応答して第１ストリングセグメントを第２ストリングセグメントに連結する第２選択トランジスターと、第３選択信号に応答して第２ストリングセグメントを共通ソースラインに連結する第３選択トランジスターに構成される。
【００２５】
このような構造によると、パス電圧ストレスに影響を及ぼすことなく、一つのストリング当りのメモリセルの数を増加させることができる。
【００２６】
【発明の実施の形態】
以下、図面を参照しながら本発明の好適な実施の形態を説明する。
【００２７】
図６は、本発明の好適な実施の形態に係るメモリセルアレー構造を示すずであり、図７は、図６に示すメモリセルアレー構造を点線Ａ−Ａ´に相当する部分で切断した断面図である。なお、図６には、一つのメモリブロックのみが示されているが、他のメモリブロックも同様の構造を有する。また、本発明の好適な実施の形態に係るＮＡＮＤ形フラッシュメモリ装置は、図１に示された構成要素を含む。
【００２８】
図６を参照すると、メモリブロック（ＢＬＫ）は、複数のビットライン（ＢＬ０〜ＢＬｊ）に各々対応する複数のストリング或いはメモリセルストリングを含む。複数のストリングの各々は、選択トランジスターとして機能する３個のＮＭＯＳトランジスター（ＳＳＴ、ＩＬＴ、ＧＳＴ）を含む。
【００２９】
ストリング選択トランジスターとして機能するトランジスター（ＳＳＴ）は、ゲート、ソース及びドレーンを有する。トランジスター（ＳＳＴ）のドレーンは対応するビットラインに連結され、ゲートはストリング選択ライン（ＳＳＬ）に連結されている。グランド選択トランジスターとして機能するトランジスター（ＧＳＴ）は、ゲート、ソース及びドレーンを有する。トランジスター（ＧＳＴ）のソースは共通ソースライン（ＣＳＬ）に連結され、ゲートはグランド選択ライン（ＧＳＬ）に連結されている。
【００３０】
ストリング選択トランジスター（ＳＳＴ）のソースとＮＭＯＳトランジスター（ＩＬＴ、以後媒介トランジスター（ｉｎｔｅｒｍｅｄｉａｔｅ  ｔｒａｎｓｉｓｔｏｒ）のドレーンとの間には、複数個、この実施の形態では１６個のフラッシュＥＥＰＲＯＭセル（ＭＴ０〜ＭＴ１５）が直列連結されている。ストリング選択トランジスター（ＳＳＴ）、メモリセル（ＭＴ０〜ＭＴ１５）及び媒介トランジスター（ＩＬＴ）は、第１ストリングセグメントを構成する。メモリセル（ＭＴ０〜ＭＴ１５）の制御ゲートは、対応するワードライン（ＷＬ０Ｔ〜ＷＬ１５Ｔ）に各々連結されている。媒介トランジスター（ＩＬＴ）のゲートは、信号ライン（ＩＬ）に連結されている。
【００３１】
同様に、複数個、この実施の形態では１６個のフラッシュＥＥＰＲＯＭセル（ＭＢ１５〜ＭＢ０）が媒介トランジスター（ＩＬＴ）のソースとグランド選択トランジスター（ＧＳＴ）のドレーンとの間に直列連結されている。メモリセル（ＭＢ０〜ＭＢ１５）の制御ゲートは、対応するワードライン（ＷＬ０Ｂ〜ＷＬ１５Ｂ）に各々連結されている。媒介トランジスター（ＩＬＴ）、メモリセル（ＭＢ０〜ＭＢ１５）及びグランド選択トランジスター（ＧＳＴ）は、第２ストリングセグメントを構成する。
【００３２】
即ち、本発明の好適な実施の形態に係る各ストリングは、第１ストリングセグメントと第２ストリングセグメントを含む。
【００３３】
上記のストリング構造によると、ストリングピッチがメモリセルの連続的なスケールダウンに従って減少したとしても、メモリブロックに対応するデコーダを、パス電圧ストレスとプログラム電圧ストレスに影響を及ぼすことなく、ストリングピッチ内にレイアウトすることができる。これを以下で詳細に説明する。
【００３４】
図８は、本発明の好適な実施の形態に係るフラッシュメモリ装置の各動作モードにおけるメモリセルのバイアス条件を示す図面、図９は、任意のストリングの第１ストリングセグメントと関連するプログラム動作を説明するためのタイミング図、図１０は、任意のストリングの第２ストリングセグメントと関連するプログラム動作を説明するためのタイミング図である。以下、これらの図面を参照しながら本発明の好適な実施の形態に係るフラッシュメモリ装置における消去動作、プログラム動作及び読み出し動作を説明する。
【００３５】
（消去動作）
任意に選択されたメモリブロックでは、基板には高電圧（Ｖｅｒａ）が印加され、全てのワードライン（ＷＬ０Ｔ〜ＷＬ１５Ｔ、ＷＬ０Ｂ〜ＷＬ１５Ｂ）にはグランド電圧（ＧＮＤ）が印加される。この時、選択トランジスター（ＳＳＴ、ＩＬＴ、ＧＳＴ）のゲートに各々連結された信号ライン（ＳＳＬ、ＩＬ、ＧＳＬ）はフローティング状態（ｆｌｏａｔｉｎｇ  ｓｔａｔｅ）に維持される。
【００３６】
一方、非選択されたメモリブロックの各々では、全てのワードライン（ＷＬ０Ｔ〜ＷＬ１５Ｔ、ＷＬ０Ｂ〜ＷＬ１５Ｂ）、ストリング選択ライン（ＳＳＬ）、媒介ライン（ＩＬ）及びグランド選択ライン（ＧＳＬ）は、消去動作の間、フローティング状態に維持される。
【００３７】
選択されたメモリブロックでは、高電圧（Ｖｅｒａ）に対応する電位差が制御又はフローティングゲートと基板との間に生ずるので、前述のＦ−Ｎトンネルリングが生ずる。これは各セルのフローティングゲートの電子を基板に放電させる。即ち、選択されたメモリブロックの各メモリセルがマイナスのスレショルド電圧を有するように消去動作が実行される。
【００３８】
消去動作の実行時は、上記のように、選択されたメモリブロックの信号ライン（ＳＳＬ，ＧＳＬ，ＩＬ）、非選択されたメモリブロックの信号ライン（ＳＳＬ，ＧＳＬ，ＩＬ）及びワードラインがフローティング状態にされるので、これらの信号ラインは、基板の電圧がＧＮＤからＶｅｒａに遷移する時にキャパシタカップリングによって所定電圧レベルまで昇圧される。この時、非選択された各メモリブロックの各メモリセルゲートと基板との間の電位差はＦ−Ｎトンネルリングを形成する電位差より小さく、その結果、非選択された各メモリブロックの全てのメモリセルは消去されない。
【００３９】
上述のように、この実施の形態では、各メモリブロックの選択トランジスター（ＳＳＴ、ＩＬＴ、ＧＳＴ）のゲートと基板との間の電位差が従来の消去動作に比べて低い。即ち、基板に印加される高電圧（Ｖｅｒａ）によるストレスが減少し、その結果、各トランジスター（ＳＳＴ、ＩＬＴ、ＧＳＴ）の特性劣化が軽減される。
【００４０】
（読み出し動作）
非選択された各メモリブロックのストリングライン（ＳＳＬ）は、非選択された各メモリブロックのストリング選択トランジスターがターンオフされるようにＧＮＤ電圧にバイアスされる。これは、ビットライン上の電位が非選択された各メモリブロックのストリングに放電されないようにする。
【００４１】
任意に選択されたメモリブロックでは、信号ライン（ＳＳＬ，ＩＬ、ＧＳＬ）、非選択されたワードライントランジスター（ＳＳＴ、ＩＬＴ、ＧＳＴ）、及び、非選択されたセルトランジスターがパストランジスターとして機能するように、所定の電圧（Ｖｒｅａｄ）の供給を受ける。そして、選択されたワードラインにグランド電圧（ＧＮＤ）が印加される。選択されたワードラインに連結されたメモリセルがデータ‘１’を保持している場合又は消去されたセルトランジスターのスレショルド電圧を有する場合は、メモリセルはターンオンされ、感知増幅器回路（１６）（図１参照）によってオンセルとして判別される。逆に、選択されたワードラインに連結されたメモリセルがデータ‘０’を保持している場合又はプログラムされたセルトランジスターのスレショルド電圧を有する場合は、メモリセルはターンオフされ、感知増幅器回路（１６）によってオフセルとして判別される。
【００４２】
（プログラム動作）
本発明の好適な実施の形態に係るプログラム動作によると、各ストリングの第１ストリングセグメントに対応するメモリセル（ＭＴ０〜ＭＴ１５）は、各ストリングの第２ストリングセグメントに対応するメモリセル（ＭＢ０〜ＭＢ１５）と独立してプログラムされる。即ち、第１ストリングセグメントのメモリセル（ＭＴ０〜ＭＴ１５）がプログラムされる時、第２ストリングセグメントのメモリセル（ＭＢ０〜ＭＢ１５）はプログラムが禁止される。逆に、第２ストリングセグメントのメモリセル（ＭＢ０〜ＭＢ１５）がプログラムされる時、第１ストリングセグメントのメモリセル（ＭＴ０〜ＭＴ１５）はプログラムが禁止される。以下では、前者のメモリセルに対するプログラム動作を説明した後、後者のメモリセルに対するプログラム動作を説明する。
【００４３】
ここでは、二つのビットラインＢＬ０及びＢＬ１に着目してプログラム動作を説明する。選択されたメモリブロックのワードライン（ＷＬ１）が選択され、ビットライン（ＢＬ０、ＢＬ１）にプログラムされるデータに対応する電圧が供給される。例えば、データ‘１’をプログラムするためには、電源電位（例えば、Ｖｃｃ）がビットラインに供給され、データ‘０’をプログラムするためには、グランド電位（例えば、ＧＮＤ）がビットラインに供給される。
【００４４】
図８及び図９に図示されたように、信号ライン（ＧＳＬ、ＩＬ、ＣＳＬ）と基板にはグランド電圧（ＧＮＤ）が各々印加され、信号ライン（ＳＳＬ）に電源電圧（Ｖｃｃ）が印加される。ビットライン（ＢＬ０）にはデータ‘１’に対応するＶｃｃが供給され、ビットライン（ＢＬ１）にはデータ‘０’に対応するＧＮＤが供給される。信号ライン（ＩＬ）と信号ライン（ＧＳＬ）との間又はトランジスター（ＩＬＴ）トランジスタ（ＧＳＴ）との間に配列されたワードライン（ＷＬ０Ｂ〜ＷＬ１５Ｂ）にはグランド電圧（ＧＮＤ）が印加される。即ち、第２ストリングセグメントに対応するワードライン（ＷＬ０Ｂ〜ＷＬ１５Ｂ）は接地される。
【００４５】
同時に、第１ストリングセグメントに対応するワードライン（ＷＬ０Ｔ〜ＷＬ１５Ｔ）のうち選択されたワードライン（例えば、ＷＬ０Ｔ）には高電圧（Ｖｐｇｍ）が印加される。非選択されたワードライン（例えば、ＷＬ１Ｔ〜ＷＬ１５Ｔ）には電圧（Ｖｐｇｍ）より低い高電圧（Ｖｐａｓｓ）が印加される。
【００４６】
選択されたワードライン（ＷＬ０Ｔ）の電圧がＧＮＤからＶｐｇｍに遷移し、非選択されたワードライン（ＷＬ１Ｔ〜ＷＬ１５Ｔ）の電圧がＧＮＤからＶｐａｓｓに遷移する時、ビットライン（ＢＬ０、ＢＬ１）に対応する第１ストリングセグメント各々のチャネルはキャパシタカップリングによって所定電圧（Ｖｐｉ）まで昇圧される。
【００４７】
この時、ビットライン（ＢＬ１）に連結されたストリング選択トランジスター（ＳＳＴ）にはＶｃｃがゲートに印加され、ＧＮＤ電圧がドレーンに印加され、Ｖｐｉがソースに印加される状態にバイアスされる。これによりストリング選択トランジスター（ＳＳＴ）がターンオンし、その結果、チャネル電圧（Ｖｐｉ）はＧＮＤに放電される。
【００４８】
選択されたメモリセル（ＢＬ１とＷＬ０Ｔとの交差領域に配列されたＭＴ０）は、制御ゲートとドレーンとの間、及び、制御ゲートとソースとの間に生じるＶｐｇｍに相当する電位差によるＦ−Ｎトンネルリングによってプログラムされる。即ち、多量の電子が選択されたメモリセル（ＭＴ０）のフローティングゲートに注入され、このメモリセル（ＭＴ０）のスレショルド電圧はマイナスのスレショルド電圧からプラスのスレショルド電圧に変化する。
【００４９】
一方、ビットライン（ＢＬ０）に連結されたストリング選択トランジスター（ＳＳＴ）にはＶｃｃがゲート及びドレーンに印加され、Ｖｐｉがソースに印加される状態にバイアスされる。これにより、ストリング選択トランジスター（ＳＳＴ）がターンオフし、チャネルの昇圧電圧（Ｖｐｉ）はそのまま維持される。したがって、Ｆ−Ｎトンネルリングを生成するために十分な電位差が制御ゲートとドレーンとの間、及び、制御ゲートとソースとの間に形成されず、選択されたメモリセル（ＢＬ０とＷＬ０Ｔの交差領域に配列されたＭＴ０）はプログラムが禁止される。結果的に、ビットライン（ＢＬ０）に対応するメモリセル（ＭＴ０）は、消去状態に対応するマイナスのスレショルド電圧を有する空乏形トランジスターの状態に維持される。
【００５０】
この時、選択トランジスター（ＩＬＴ、ＧＳＴ）の間に配列されたワードライン（ＷＬ０Ｂ〜ＷＬ１５Ｂ）にはグランド電圧（ＧＮＤ）が印加されるので、第２ストリングセグメントに対応するメモリセル（ＭＢ０〜ＭＢ１５）は、各セル（ＭＢ０〜ＭＢ１５）のスレショルド電圧の変化齎すようなストレスを受けない。
【００５１】
第２ストリングセグメントに対するプログラム動作は次の通りである。ここで、データ‘１’に対応する電位がビットライン（ＢＬ０）に印加され、データ‘０’に対応する電位がビットライン（ＢＬ１）に印加されると仮定する。
【００５２】
図８及び図１０に示されたように、グランド選択ライン（ＧＳＬ）と基板にはグランド電圧（ＧＮＤ）が供給される。第１ストリングセグメントに対応するワードライン（ＷＬ０Ｔ〜ＷＬ１５Ｔ）、ストリング選択ライン（ＳＳＬ）及び媒介ライン（ＩＬ）には電源電圧が印加される。同時に、第２ストリングセグメントに対応するワードライン（ＷＬ０Ｂ〜ＷＬ１５Ｂ）のうち選択されたワードライン（ＷＬ０Ｂ）には高電圧（Ｖｐｇｍ）が印加される。非選択されたワードライン（ＷＬ１Ｂ〜ＷＬ１５Ｂ）には電圧（Ｖｐｇｍ）より低い高電圧（Ｖｐｓｓ）が印加される。
【００５３】
選択されたワードライン（ＷＬ０Ｂ）の電圧がＧＮＤからＶｐｇｍに遷移し、非選択されたワードライン（ＷＬ１Ｂ〜ＷＬ１５Ｂ）の電圧がＧＮＤからＶｐａｓｓに遷移する時、ビットライン（ＢＬ０、ＢＬ１）に各々対応する第２ストリングセグメントの各々のチャネルはキャパシタカップリングによって所定電圧（Ｖｐｉ）まで昇圧される。この時、ワードライン（ＷＬ０Ｔ〜ＷＬ１５Ｔ）がＶｃｃにバイアスされるので、第１ストリングセグメントのメモリセル（ＭＴ０〜ＭＴ１５）がターンオンされ、第１ストリングセグメントに対応するチャネル電圧はＧＮＤに放電される。
【００５４】
媒介トランジスター（ＩＬＴ）はＶｃｃがゲートに印加され、ＧＮＤがドレーンに印加され、Ｖｐｉがソースに印加される状態にバイアスされる。これにより、トランジスター（ＩＬＴ）がターンオンし、第２ストリングセグメントに対応するチャネルの昇圧電圧（Ｖｐｉ）はＧＮＤに放電される。
【００５５】
選択されたメモリセル（ＢＬ１とＷＬ０Ｂの交差領域に配列されたＭＢ０）は、制御ゲートとドレーンとの間、及び、制御ゲートとソースとの間に生じる電位差（Ｖｐｇｍに相応する）によるＦ−Ｎトンネルリングによってプログラムされる。即ち、多量の電子が選択されたメモリセル（ＭＢ０）のフローティングゲートに注入され、メモリセル（ＭＢ０）のスレショルド電圧はマイナスのスレショルド電圧からプラスのスレショルド電圧に変化する。
【００５６】
一方、ワードライン（ＷＬ０Ｔ〜ＷＬ１５Ｔ）がＶｃｃにバイアスされるので、ビットライン（ＢＬ０）に対応する第１ストリングセグメントのメモリセル（ＭＴ０〜ＭＴ１５）がターンオンし、ビットライン（ＢＬ０）に連結された第１ストリングセグメントのチャネルは（Ｖｃｃ−Ｖｔｈ）まで充電される。そして、媒介トランジスター（ＩＬＴ）は、Ｖｃｃがゲートに印加され、（Ｖｃｃ−Ｖｔｈ）がドレーンに印加され、Ｖｐｉがソースに印加される状態にバイアスされる。これにより、トランジスター（ＩＬＴ）がターンオフし、第２ストリングセグメントに対応するチャネルの昇圧電圧（Ｖｐｉ）はそのまま維持される（放電されない）。
【００５７】
Ｆ−Ｎトンネルリングを生成するために十分な電位差が制御ゲートとドレーンとの間、及び、制御ゲートとソースとの間に形成されないので、選択されたメモリセル（（ＢＬ０とＷＬ０Ｂの交差領域に配列されたＭＢ０）はプログラムが禁止される。結果的に、ビットライン（ＢＬ０）に対応する選択されたメモリセル（ＭＢ０）は消去状態に対応するマイナスのスレショルド電圧を有する空乏形トランジスターの状態に維持される。
【００５８】
この時、選択トランジスター（ＳＳＴ）と選択トランジスタ（ＩＬＴ）との間に配列されたワードライン（ＷＬ０Ｔ〜ＷＬ１５Ｔ）に電源電圧（Ｖｃｃ）が供給されるので、第１ストリングセグメントに対応するメモリセル（ＭＴ０〜ＭＴ１５）は各セル（ＭＴ０〜ＭＴ１５）のスレショルド電圧の変化を齎すようなストレスを受けない。
【００５９】
【発明の効果】
上述したように、本発明によれば、パス電圧ストレスに影響を及ぼすことなく、一つのストリング当りのメモリセルの数を増加させることができ、デコーダレイアウトの制限を克服することができる。
【図面の簡単な説明】
【図１】フラッシュメモリ装置を示すブロック図である。
【図２】従来のメモリセルアレーを示す図面である。
【図３】図２に示されたメモリセルストリングの断面図である。
【図４】各動作モードによるメモリセルのバイアス条件を示す図である。
【図５】従来のフラッシュメモリ装置によるプログラム動作を説明するためのタイミング図である。
【図６】本発明の好適な実施の形態に係るメモリセルアレー構造を示す図である。
【図７】図６に示すメモリセルアレー構造を点線Ａ−Ａ´に相当する部分で切断した断面図である。
【図８】本発明の好適な実施の形態に係るフラッシュメモリ装置の各動作モードにおけるメモリセルのバイアス条件を示す図である。
【図９】任意のストリングの第１ストリングセグメントと関連するプログラム動作を説明するためのタイミング図である。
【図１０】任意のストリングの第２ストリングセグメントと関連するプログラム動作を説明するためのタイミング図である。
【符号の説明】
１０：グローバルバッファ
２０：命令レジスター
３０：制御ロジック及び高電圧発生器
４０：行アドレスバッファ及びデコーダ
５０：列アドレスバッファ及びデコーダ
６０：メモリセルアレー
７０：ページバッファ
８０：Ｙ−ゲート回路
９０：バッファ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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