(57)【特許請求の範囲】
【請求項１】
シーケンスプログラムに従って入出力を制御するＣＰＵユニットと、ＣＰＵユニットに接続されることによりＣＰＵユニットとデータを授受する増設ユニットとからなるプログラマブルコントローラにおいて、ＣＰＵユニットは増設ユニットを接続する増設用コネクタを有し、増設ユニットは、ＣＰＵユニットの増設用コネクタに接続可能な親側コネクタと、他の増設ユニットの親側コネクタが接続可能な子側コネクタと、親側コネクタと子側コネクタとの間を接続する各１ビットの複数本の識別用信号線と、識別用信号線のビット値を組み合わせた論理値によりＣＰＵユニットとの間に他の増設ユニットが何個挿入されているかに応じたユニット番号を識別するユニット番号識別回路とを有し、親側コネクタと子側コネクタとの一方の各ビットを循環シフトさせて他方と接続するように識別用信号線の一部を配線し、ＣＰＵユニットに増設ユニットを接続した状態で増設用コネクタのうちの１ビットを他ビットとは異なるビット値とする構成であって、増設ユニット内の各識別用信号線をそれぞれプルアップ抵抗を介して電源の高電位側に接続し、増設用コネクタは１ビットを電源の低電位側に接続したことを特徴とする増設ユニットを備えるプログラマブルコントローラ。
【請求項２】
増設用コネクタの最下位ビットと最上位ビットとの一方を電源の低電位側に接続するとともに増設用コネクタの他のビットは他回路を非接続とし、増設ユニットのユニット番号識別回路は子側コネクタのビット値に基づいてユニット番号を識別することを特徴とする請求項１記載の増設ユニットを備えるプログラマブルコントローラ。
【請求項３】
シーケンスプログラムに従って入出力を制御するＣＰＵユニットと、ＣＰＵユニットに接続されることによりＣＰＵユニットとデータを授受する増設ユニットとからなるプログラマブルコントローラにおいて、ＣＰＵユニットは増設ユニットを接続する増設用コネクタを有し、増設ユニットは、ＣＰＵユニットの増設用コネクタに接続可能な親側コネクタと、他の増設ユニットの親側コネクタが接続可能な子側コネクタと、親側コネクタと子側コネクタとの間を接続する各１ビットの複数本の識別用信号線と、識別用信号線のビット値を組み合わせた論理値によりＣＰＵユニットとの間に他の増設ユニットが何個挿入されているかに応じたユニット番号を識別するユニット番号識別回路とを有し、親側コネクタと子側コネクタとの一方の各ビットを循環シフトさせて他方と接続するように識別用信号線の一部を配線し、ＣＰＵユニットに増設ユニットを接続した状態で増設用コネクタのうちの１ビットを他ビットとは異なるビット値とする構成であって、増設用コネクタは１ビットを電源の低電位側に接続し、他のビットを電源の高電位側に接続したことを特徴とする増設ユニットを備えるプログラマブルコントローラ。
【請求項４】
増設用コネクタの最下位ビットと最上位ビットとの一方を電源の低電位側に接続するとともに増設用コネクタの他のビットはプルアップ抵抗を介して電源の高電位側に接続し、増設ユニットのユニット番号識別回路は子側コネクタのビット値に基づいてユニット番号を識別することを特徴とする請求項３記載の増設ユニットを備えるプログラマブルコントローラ。
【請求項５】
シーケンスプログラムに従って入出力を制御するＣＰＵユニットと、ＣＰＵユニットに接続されることによりＣＰＵユニットとデータを授受する増設ユニットとからなるプログラマブルコントローラにおいて、ＣＰＵユニットは増設ユニットを接続する増設用コネクタを有し、増設ユニットは、ＣＰＵユニットの増設用コネクタに接続可能な親側コネクタと、他の増設ユニットの親側コネクタが接続可能な子側コネクタと、親側コネクタと子側コネクタとの間を接続する各１ビットの複数本の識別用信号線と、識別用信号線のビット値を組み合わせた論理値によりＣＰＵユニットとの間に他の増設ユニットが何個挿入されているかに応じたユニット番号を識別するユニット番号識別回路とを有し、親側コネクタと子側コネクタとの一方の各ビットを循環シフトさせて他方と接続するように識別用信号線の一部を配線し、ＣＰＵユニットに増設ユニットを接続した状態で増設用コネクタのうちの１ビットを他ビットとは異なるビット値とする構成であって、増設ユニットの各識別用信号線をそれぞれプルアップ抵抗を介して電源の高電位側に接続し、増設用コネクタは１ビットを除いて電源の低電位側に接続したことを特徴とする増設ユニットを備えるプログラマブルコントローラ。
【請求項６】
増設用コネクタの最下位ビットと最上位ビットとの一方は他回路を非接続とするとともに増設用コネクタの他のビットは電源の低電位側に接続し、増設ユニットのユニット番号識別回路は子側コネクタのビット値に基づいてユニット番号を識別することを特徴とする請求項５記載の増設ユニットを備えるプログラマブルコントローラ。
【請求項７】
シーケンスプログラムに従って入出力を制御するＣＰＵユニットと、ＣＰＵユニットに接続されることによりＣＰＵユニットとデータを授受する増設ユニットとからなるプログラマブルコントローラにおいて、ＣＰＵユニットは増設ユニットを接続する増設用コネクタを有し、増設ユニットは、ＣＰＵユニットの増設用コネクタに接続可能な親側コネクタと、他の増設ユニットの親側コネクタが接続可能な子側コネクタと、親側コネクタと子側コネクタとの間を接続する各１ビットの複数本の識別用信号線と、識別用信号線のビット値を組み合わせた論理値によりＣＰＵユニットとの間に他の増設ユニットが何個挿入されているかに応じたユニット番号を識別するユニット番号識別回路とを有し、親側コネクタと子側コネクタとの一方の各ビットを循環シフトさせて他方と接続するように識別用信号線の一部を配線し、ＣＰＵユニットに増設ユニットを接続した状態で増設用コネクタのうちの１ビットを他ビットとは異なるビット値とする構成であって、増設用コネクタは１ビットを電源の高電位側に接続し、他のビットを電源の低電位側に接続したことを特徴とする増設ユニットを備えるプログラマブルコントローラ。
【請求項８】
増設用コネクタの最下位ビットと最上位ビットとの一方をプルアップ抵抗を介して電源の高電位側に接続するとともに増設用コネクタの他のビットは電源の低電位側に接続し、増設ユニットのユニット番号識別回路は子側コネクタのビット値に基づいてユニット番号を識別することを特徴とする請求項７記載の増設ユニットを備えるプログラマブルコントローラ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、入出力のための増設ユニットやＣＰＵユニットを補助して高機能化する増設ユニットなどを用いることができる増設ユニットを備えるプログラマブルコントローラに関するものである。
【０００２】
【従来の技術】
従来より、入出力点数を増やすための入出力ユニットや、特定の演算処理（たとえばＰＩＤ制御）のための専用の演算ユニットなどを増設ユニットとしてＣＰＵユニットに接続することができるプログラマブルコントローラ（以下ＰＬＣと略称する）が提供されている。
【０００３】
増設ユニットを設けることができるＰＬＣでは、ＣＰＵユニットが各増設ユニットを個別に識別しなければならない。そこで、増設ユニットにディップスイッチによるユニット番号設定部を設け、各増設ユニットにおいてユニット番号を設定するものが多く提供されている。また、ディップスイッチによるユニット番号設定部では誤設定が生じる可能性が高いから、ＣＰＵユニットが増設ユニットを順次アクセスし、各増設ユニットがデータを順送りにすることによって増設ユニットにユニット番号をデータとして記憶させるものも提案されている（特開平４−１８１４０１号公報など）。さらに、複数のコネクタを設けたマザーボードにＣＰＵユニットとともに増設ユニットを装着することによってＰＬＣを構成するものでは、マザーボード側でユニット番号を識別するものもある。
【０００４】
【発明が解決しようとする課題】
ところで、マザーボードを用いるＰＬＣは大型であるから小型化する目的ではマザーボードを使用しないほうが望ましい。また、ディップスイッチなどの機械的スイッチを用いてユニット番号を設定するものでは誤設定の可能性がある。さらに、ユニット番号をデータとして記憶させるものでは、何らかのノイズによって記憶内容が変更されたときには誤動作が生じ、リセットなどの操作が必要になるという問題がある。
【０００５】
本発明は上記事由に鑑みて為されたものであり、その目的は、マザーボードや機械的スイッチを用いず、しかもノイズによるユニット番号の変更が生じることのない増設ユニットを備えるプログラマブルコントローラを提供することにある。
【０００６】
【課題を解決するための手段】
請求項１の発明は、シーケンスプログラムに従って入出力を制御するＣＰＵユニットと、ＣＰＵユニットに接続されることによりＣＰＵユニットとデータを授受する増設ユニットとからなるプログラマブルコントローラにおいて、ＣＰＵユニットが増設ユニットを接続する増設用コネクタを有し、増設ユニットが、ＣＰＵユニットの増設用コネクタに接続可能な親側コネクタと、他の増設ユニットの親側コネクタが接続可能な子側コネクタと、親側コネクタと子側コネクタとの間を接続する各１ビットの複数本の識別用信号線と、識別用信号線のビット値を組み合わせた論理値によりＣＰＵユニットとの間に他の増設ユニットが何個挿入されているかに応じたユニット番号を識別するユニット番号識別回路とを有し、親側コネクタと子側コネクタとの一方の各ビットを循環シフトさせて他方と接続するように識別用信号線の一部を配線し、ＣＰＵユニットに増設ユニットを接続した状態で増設用コネクタのうちの１ビットを他ビットとは異なるビット値とする構成であって、増設ユニット内の各識別用信号線をそれぞれプルアップ抵抗を介して電源の高電位側に接続し、増設用コネクタは１ビットを電源の低電位側に接続したことを特徴とする。
【０００７】
この構成によれば、識別用信号線が増設ユニットの内部で循環シフトされるから、１つの増設ユニットの識別用信号線のビット並びが、その増設ユニットに接続される他の増設ユニットでは１ビットだけシフトすることになる。つまり、ＣＰＵユニットにおいて増設ユニットに何らかのビット値を与えるようにすれば、増設ユニットでは各識別用信号線から読み取るビット値が順次シフトすることになる。このような関係をユニット番号識別回路で読み取ることにより、増設ユニットではユニット番号を知ることができるのである。つまり、マザーボードや機械的スイッチは不要になる。しかも、データを順送りにするのではなく、識別用信号線の配線によってユニット番号を識別するから、ノイズなどではユニット番号の変更が生じることはない。
【０００８】
請求項２の発明は、請求項１の発明において、増設用コネクタの最下位ビットと最上位ビットとの一方を電源の低電位側に接続するとともに増設用コネクタの他のビットは他回路を非接続とし、増設ユニットのユニット番号識別回路が子側コネクタのビット値に基づいてユニット番号を識別するものである。
【０００９】
請求項３の発明は、シーケンスプログラムに従って入出力を制御するＣＰＵユニットと、ＣＰＵユニットに接続されることによりＣＰＵユニットとデータを授受する増設ユニットとからなるプログラマブルコントローラにおいて、ＣＰＵユニットは増設ユニットを接続する増設用コネクタを有し、増設ユニットは、ＣＰＵユニットの増設用コネクタに接続可能な親側コネクタと、他の増設ユニットの親側コネクタが接続可能な子側コネクタと、親側コネクタと子側コネクタとの間を接続する各１ビットの複数本の識別用信号線と、識別用信号線のビット値を組み合わせた論理値によりＣＰＵユニットとの間に他の増設ユニットが何個挿入されているかに応じたユニット番号を識別するユニット番号識別回路とを有し、親側コネクタと子側コネクタとの一方の各ビットを循環シフトさせて他方と接続するように識別用信号線の一部を配線し、ＣＰＵユニットに増設ユニットを接続した状態で増設用コネクタのうちの１ビットを他ビットとは異なるビット値とする構成であって、増設用コネクタの１ビットを電源の低電位側に接続し、他のビットを電源の高電位側に接続したものである。
請求項４の発明は、請求項３の発明において、増設用コネクタの最下位ビットと最上位ビットとの一方を電源の低電位側に接続するとともに増設用コネクタの他のビットはプルアップ抵抗を介して電源の高電位側に接続し、増設ユニットのユニット番号識別回路が子側コネクタのビット値に基づいてユニット番号を識別するものである。
【００１０】
請求項５の発明は、シーケンスプログラムに従って入出力を制御するＣＰＵユニットと、ＣＰＵユニットに接続されることによりＣＰＵユニットとデータを授受する増設ユニットとからなるプログラマブルコントローラにおいて、ＣＰＵユニットは増設ユニットを接続する増設用コネクタを有し、増設ユニットは、ＣＰＵユニットの増設用コネクタに接続可能な親側コネクタと、他の増設ユニットの親側コネクタが接続可能な子側コネクタと、親側コネクタと子側コネクタとの間を接続する各１ビットの複数本の識別用信号線と、識別用信号線のビット値を組み合わせた論理値によりＣＰＵユニットとの間に他の増設ユニットが何個挿入されているかに応じたユニット番号を識別するユニット番号識別回路とを有し、親側コネクタと子側コネクタとの一方の各ビットを循環シフトさせて他方と接続するように識別用信号線の一部を配線し、ＣＰＵユニットに増設ユニットを接続した状態で増設用コネクタのうちの１ビットを他ビットとは異なるビット値とする構成であって、増設ユニットの各識別用信号線をそれぞれプルアップ抵抗を介して電源の高電位側に接続し、増設用コネクタは１ビットを除いて電源の低電位側に接続したものである。
請求項６の発明は、請求項５の発明において、増設用コネクタの最下位ビットと最上位ビットとの一方は他回路を非接続とするとともに増設用コネクタの他のビットは電源の低電位側に接続し、増設ユニットのユニット番号識別回路が子側コネクタのビット値に基づいてユニット番号を識別するものである。
【００１１】
請求項７の発明は、シーケンスプログラムに従って入出力を制御するＣＰＵユニットと、ＣＰＵユニットに接続されることによりＣＰＵユニットとデータを授受する増設ユニットとからなるプログラマブルコントローラにおいて、ＣＰＵユニットは増設ユニットを接続する増設用コネクタを有し、増設ユニットは、ＣＰＵユニットの増設用コネクタに接続可能な親側コネクタと、他の増設ユニットの親側コネクタが接続可能な子側コネクタと、親側コネクタと子側コネクタとの間を接続する各１ビットの複数本の識別用信号線と、識別用信号線のビット値を組み合わせた論理値によりＣＰＵユニットとの間に他の増設ユニットが何個挿入されているかに応じたユニット番号を識別するユニット番号識別回路とを有し、親側コネクタと子側コネクタとの一方の各ビットを循環シフトさせて他方と接続するように識別用信号線の一部を配線し、ＣＰＵユニットに増設ユニットを接続した状態で増設用コネクタのうちの１ビットを他ビットとは異なるビット値とする構成であって、増設用コネクタの１ビットを電源の高電位側に接続し、他のビットを電源の低電位側に接続したものである。
請求項８の発明は、請求項７の発明において、増設用コネクタの最下位ビットと最上位ビットとの一方をプルアップ抵抗を介して電源の高電位側に接続するとともに増設用コネクタの他のビットは電源の低電位側に接続し、増設ユニットのユニット番号識別回路が子側コネクタのビット値に基づいてユニット番号を識別するものである。
【００１２】
請求項２ないし請求項９の発明は望ましい実施態様である。
【００１３】
【発明の実施の形態】
（実施形態１）
図１に示すように、本実施形態では増設ユニット２を最大で３台設ける例を示す。ＣＰＵユニット１は、マイクロプロセッサ、システムプログラムを格納したシステムメモリ、シーケンスプログラムを格納するプログラムメモリ、シーケンスプログラム実行時の作業領域や入出力データを保持するデータメモリなどを備えたＰＬＣの基本となるユニットであり、電源は内蔵ないし別途のユニットとして設けられる。この電源は増設ユニット２にも給電する。ＣＰＵユニット１には、増設ユニット２を接続するための増設用コネクタ１１が設けられる。
【００１４】
一方、増設ユニット２は、たとえば外部機器を接続するための入出力ユニットや、外部機器を制御する際の特定の演算（ＰＩＤ演算など）を行なうための演算ユニットや、ＰＬＣによるネットワークを構築する際に用いる通信用ユニットなどであって、ＣＰＵユニット１を単独で用いるよりもＰＬＣの機能を高機能化するものである。増設ユニット２にはＣＰＵユニット１の増設用コネクタ１１に結合される親側コネクタ２１が設けられる。また、他の増設ユニット２の親側コネクタ２１が結合される子側コネクタ２２が設けられる。増設用コネクタ１１、親側コネクタ２１、子側コネクタ２２は、図では要部のみを示しているが、ＣＰＵユニット１と増設ユニット２とを接続するためのバスもこれらのコネクタ１１，２１，２２により接続してもよい。
【００１５】
親側コネクタ２１と子側コネクタ２２との間には３本（つまり３ビット）の識別用信号線２３1 〜２３3 が接続される。ここで、親側コネクタ２１に対して子側コネクタ２２では、ビット値が循環シフトするように識別用信号線２３1 〜２３3 が接続される。いま、図１における親側コネクタ２１および子側コネクタ２２の下端を最下位ビットとすれば、親側コネクタ２１の最下位ビットは子側コネクタ２２では最上位ビットになるように識別用信号線２３1 が接続され、親側コネクタ２１の最上位ビットは識別用信号線２３2 を介して子側コネクタ２２の中央のビットに、親側コネクタ２１の中央のビットは識別用信号線２３3 を介して子側コネクタ２２の最下位ビットにそれぞれ接続される。各識別用信号線２３1 〜２３3 はそれぞれプルアップ抵抗Ｒ1 〜Ｒ3 を介して電源の高電位側（Ｖｃｃ）に接続される。
【００１６】
一方、ＣＰＵユニット１では増設用コネクタ１１の最下位ビットを電源の低電位側（接地側）に接続してあり、残りのビットは他の回路に対して非接続（つまりオープン）にしてある。
上述のような接続関係により、ＣＰＵユニット１と増設ユニット２とを順に接続すると、ＣＰＵユニット１に直接接続されている増設ユニット２では識別用信号線２３1 のみが電源の低電位側に接続され、他の識別用信号線２３2 ，２３3 はプルアップ抵抗Ｒ2 ，Ｒ3 により電源の高電位側に接続されることになる。要するに、識別用信号線２３1 〜２３3 の論理値（低電位側を０とすれば）は０１１になる。同様にして、２台目の増設ユニット２では論理値は１０１になり、３台目の増設ユニット２では論理値は１１０になる。このように各増設ユニット２において識別用信号線２３1 〜２３3 の論理値が異なるから、各増設ユニット２に設けたマイクロコンピュータにより構成したユニット番号識別回路２４で、識別用信号線２３1 〜２３3 の論理値を読み取れば、各増設ユニット２に各別のユニット番号を持たせることができるのである。
【００１７】
上述の例ではＣＰＵユニット１に３台の増設ユニット２を接続できるものとして３本の識別用信号線２３1 〜２３3 を備える増設ユニット２を説明したが、ＣＰＵユニット１に接続される増設ユニット２の許容最大数は３台に限定されるものではなく、許容最大数がｎであれば、識別用信号線もｎ本にすればよい。
また、上記構成ではＣＰＵユニット１に対して必要台数の増設ユニット２を順次結合するだけで、各増設ユニット２は自身のユニット番号を識別するのであり、マザーボードが不要であって小型であるとともに、ユニット番号を設定するための機械的スイッチも不要である。さらに、各増設ユニット２では識別用信号線２３1 〜２３3 の論理値を読み取ることでユニット番号を認識するのであり、識別用信号線２３1 〜２３3 の論理値はノイズなどによって消去されることはないから、各増設ユニット２にユニット番号を記憶させるものよりも、ノイズに対し強いものである。
【００１８】
（実施形態２）
本実施形態は、図２に示すように、図１に示した実施形態１の構成とほぼ同様の構成を有するが、各増設ユニット２においてプルアップ抵抗Ｒ1 〜Ｒ3 を用いず、また、ＣＰＵユニット１の増設用コネクタ１１において実施形態１ではオープンになっていたビットを、プルアップ抵抗Ｒ11，Ｒ12を介して電源の高電位側に接続している点が異なる。要するに、各増設ユニット２において識別用信号線２３1 〜２３3 にそれぞれプルアップ抵抗Ｒ1 〜Ｒ3 を接続する代わりに、本実施形態ではＣＰＵユニット１においてプルアップ抵抗Ｒ11，Ｒ12を設け、増設ユニット２のプルアップ抵抗Ｒ1 〜Ｒ3 を不要にしたものである。
【００１９】
動作は実施形態１とまったく同様であって、識別用信号線２３1 〜２３3 の論理値は１台目の増設ユニット２では０１１、２台目は１０１、３台目は１１０になる。本実施形態は抵抗の本数が低減する点で実施形態１よりも優れている。
（実施形態３）
本実施形態は、図３に示すように、増設ユニット２は図１に示した実施形態１と同構成のものを用い、ＣＰＵユニット１における論理値の設定を変更したものである。つまり、増設用コネクタ１１の最上位ビットのみをオープンにし、残りは電源の低電位側に接続してある。この構成では識別用信号線２３1 〜２３3 の論理値は、１台目の増設ユニット２で０１０、２台目で００１、３台目で１００になる。つまり、ユニット番号識別回路２４については、実施形態１と判定値の異なるものを用いることになる。他の構成および動作は実施形態１と同様である。
【００２０】
（実施形態４）
本実施形態は、図４に示すように、増設ユニット２としては図２に示した実施形態２と同構成のものを用いる。また、ＣＰＵユニット１では増設用コネクタ１１の最上位ビットをプルアップ抵抗Ｒ11を介して電源の高電位側に接続し、残りのビットは電源の低電位側に接続してある。この構成では、各増設ユニット２の識別用信号線２３1 〜２３3 の論理値は実施形態３と同様に、１台目で０１０、２台目で００１、３台目で１００になる。したがって、ユニット番号識別回路２４の判定値は実施形態３と同様のものを用いることになる。他の構成および動作は実施形態１と同様である。
【００２１】
【発明の効果】
本発明は上述のように、シーケンスプログラムに従って入出力を制御するＣＰＵユニットと、ＣＰＵユニットに接続されることによりＣＰＵユニットとデータを授受する増設ユニットとからなるプログラマブルコントローラにおいて、ＣＰＵユニットが増設ユニットを接続する増設用コネクタを有し、増設ユニットが、ＣＰＵユニットの増設用コネクタに接続可能な親側コネクタと、他の増設ユニットの親側コネクタが接続可能な子側コネクタと、親側コネクタと子側コネクタとの間を接続する各１ビットの複数本の識別用信号線と、識別用信号線のビット値を組み合わせた論理値によりＣＰＵユニットとの間に他の増設ユニットが何個挿入されているかに応じたユニット番号を識別するユニット番号識別回路とを有し、親側コネクタと子側コネクタとの一方の各ビットを循環シフトさせて他方と接続するように識別用信号線の一部を配線し、ＣＰＵユニットに増設ユニットを接続した状態で増設用コネクタのうちの１ビットを他ビットとは異なるビット値とすることを特徴とする増設ユニットを備えるものであり、識別用信号線が増設ユニットの内部で循環シフトされるから、１つの増設ユニットの識別用信号線のビット並びが、その増設ユニットに接続される他の増設ユニットでは１ビットだけシフトするのであり、ＣＰＵユニットにおいて増設ユニットに何らかのビット値を与えるようにすれば、増設ユニットでは各識別用信号線から読み取るビット値が順次シフトする。このような関係をユニット番号識別回路で読み取ることにより、増設ユニットではユニット番号を知ることができるから、マザーボードや機械的スイッチは不要になるという利点がある。しかも、データを順送りにするのではなく、識別用信号線の配線によってユニット番号を識別するから、ノイズなどではユニット番号の変更が生じることはないという効果がある。請求項１ないし請求項４の構成では増設用コネクタの１ビットを電源の低電位側に接続し、増設ユニットのユニット番号識別回路では当該１ビット以外を高電位側として論理値を読み取ることでユニット番号を認識し、また、請求項５ないし請求項８の構成では増設用コネクタの１ビットを電源の高電位側に接続し、増設ユニットのユニット番号識別回路では当該１ビット以外を低電位側として論理値を読み取ることでユニット番号を認識する。しかも、請求項３、４、７、８の構成では増設ユニットにプルアップ抵抗が不要である。
【図面の簡単な説明】
【図１】実施形態１を示す回路図である。
【図２】実施形態２を示す回路図である。
【図３】実施形態３を示す回路図である。
【図４】実施形態４を示す回路図である。
【符号の説明】
１  ＣＰＵユニット
２  増設ユニット
１１  増設用コネクタ
２１  親側コネクタ
２２  子側コネクタ
２３1 〜２３3   識別用信号線
２４  ユニット番号識別回路
Ｒ1 〜Ｒ3   プルアップ抵抗
Ｒ11，Ｒ12  プルアップ抵抗
【図１】
0003740746.tif 000002
【図２】
0003740746.tif 000003
【図３】
0003740746.tif 000004
【図４】
0003740746.tif 000005