(57)【特許請求の範囲】
【請求項１】
所望の出力電圧に対して絶対値的に小さな電圧に設定されたプリチャージ電圧を形成するように制御され、かつ第１の電流供給能力を持つようにされた第１のチャージポンプ回路と、上記所望の出力電圧を形成するように制御され、かつ第１の電流供給能力より小さな電流供給能力を持つようにされた第２のチャージポンプ回路と、上記第１のチャージポンプ回路の出力電圧が所望のプリチャージ電圧に到達するまでの間オン状態となり、かかる第１のチャージポンプ回路の出力電圧を上記第２のチャージポンプ回路の出力に伝えるスイッチからなるプリチャージ回路とを備えてなり、上記第２のチャージポンプ回路の出力電圧を用いて不揮発性メモリ素子の消去動作又は書き込み動作に必要な動作電圧を形成してなることを特徴とする不揮発性メモリ。
【請求項２】
上記第１と第２のチャージポンプ回路は、第１と第２の電源出力制御信号によりそれぞれ制御が行われる第１と第２のゲート回路を介して順相のクロックと逆相のクロック信号が選択的に供給されることにより間欠的にチャージポンプ動作を行うものであり、上記第１と第２の電源出力制御信号は上記プリチャージ電圧と上記所望の出力電圧をそれぞれ検出する電圧検出回路により形成されるものであることを特徴とする請求項１の不揮発性メモリ。
【請求項３】
上記電圧検出回路は、上記第１と第２のチャージポンプ回路のそれぞれの出力電圧を絶対値的に小さな電圧のセンスレベルに変換させる逓倍回路と、かかる逓倍回路により変換されたセンスレベルと基準電圧とを比較する電圧比較回路からなるものであることを特徴とする請求項２の不揮発性メモリ。
【請求項４】
上記第１と第２のチャージポンプ回路は、正電圧を形成する回路と、負電圧を形成する少なくとも２組を含むものであることを特徴とする請求項１の不揮発性メモリ。
【請求項５】
上記不揮発性メモリ素子は、フローティングゲートとコントロールゲートとを備えたスタックドゲート構造からなり、上記コントロールゲートが接続されたワード線の電位により、書き込み量と消去量の判定が行われるものであることを特徴とする請求項１の不揮発性メモリ。
【請求項６】
電源電圧付近の所望の出力電圧に対して絶対値的に小さな電圧に設定されたプリチャージ電圧を形成するように制御された上記電源電圧の降圧回路と、上記所望の出力電圧を形成するように制御されたチャージポンプ回路と、上記降圧回路の出力電圧が所望のプリチャージ電圧に到達するまでの間オン状態となり、かかる降圧回路の出力電圧を上記チャージポンプ回路の出力に伝えるスイッチからなるプリチャージ回路とを備えてなり、上記チャージポンプ回路の出力電圧を用いて不揮発性メモリ素子の消去動作又は書き込み動作に必要な動作電圧を形成してなることを特徴とする不揮発性メモリ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、不揮発性メモリに関し、特に不揮発性メモリに内蔵されるチャージポンプ回路に利用して有効な技術に関するものである。
【０００２】
【従来の技術】
電気的一括消去型ＥＥＰＲＯＭは、チップに形成されたメモリセルの全てを一括して、又はチップに形成されたメモリセルのうち、あるひとまとまりのメモリセル群を一括して電気的に消去する機能を持つ不揮発性記憶装置である。
このような一括消去型ＥＥＰＲＯＭに関しては、１９８０年のアイ・イー・イー・イー、インターナショナル、ソリッド−ステート  サーキッツ  コンファレンス（IEEE INTERNATIONAL SOLID-STATE CIRCUITS CONFERENCE) の頁152 〜153 、１９８７年のアイ・イー・イー・イー、インターナショナル、ソリッド−ステート  サーキッツ  コンファレンス(IEEE INTERNATIONAL SOLID-STATE CIRCUITS CONFERENCE)の頁76〜77、アイ・イー・イー・イー・ジャーナル  オブ  ソリッドステート  サーキッツ，第２３巻第５号（１９８８年）第1157頁から第1163頁(IEEE,J. Solid-State Cicuits, vol.23(1988) pp.1157-1163)に記載されている。
【０００３】
１９８７年の国際電子デバイス会議(International ElectronDevice Meeting)において発表された電気的一括消去型ＥＥＰＲＯＭのメモリセルは、通常のＥＰＲＯＭのメモリセルとよく似た構造を有している。すなわち、メモリセルは、２層ゲート構造の絶縁ゲート型電界効果トランジスタ（以下、ＭＯＳＦＥＴ又は単にトランジスタと称する）により構成され、情報は実質的にしきい値電圧の変化としてトランジスタに保持される。上記メモリセルへの情報の書き込み動作は、ＥＰＲＯＭのそれと同様である。
【０００４】
すなわち、書き込み動作は、ドレイン電極に接続されたドレイン領域の近傍で発生させたホットキャリアをフローティングゲートに注入することにより行われる。この書き込み動作により記憶トランジスタは、そのコントロールゲートからみたしきい値電圧が、書き込み動作を行わなかった記憶トランジスタに比べ高くなる。
【０００５】
消去動作においては、コントロールゲートを接地し、ソース電極に高電圧を印加することによりフローティングゲートとソース電極に接続されたソース領域との間に高電界が発生され、薄い酸化膜を通したトンネル現象を利用してフローティングゲートに蓄積された電子がソース領域を介してソース電極に引き抜かれる。これにより、記憶情報の消去が行われる。すなわち、消去動作により記憶トランジスタはそのコントロールゲートからみたしきい値電圧が低くなる。
【０００６】
読み出し動作におていは、上記メモリセルに対して弱い書き込み、すなわち、フローティングゲートに対して不所望なキャリアの注入が行われないように、ドレイン電極及びコントロールゲートに印加される電圧が比較的低い値に制限される。例えば、１Ｖ程度の低電圧がドレイン電極に印加されるとともに、コントロールゲートに５Ｖ程度の低電圧が印加される。これらの印加電圧によって記憶トランジスタを流れるチャンネル電流の大小を検出することにより、メモリセルに記憶されている情報の“０”，“１”を判定する。
【０００７】
【発明が解決しようとする課題】
上記のような不揮発性のメモリセルに対する消去動作や書き込み動作には、比較的大きな電圧を必要とし、これとともに過消去や過書き込みを防止するためにコントロールゲートが接続されるワード線の電位を消去量（しいき値電圧）や書き込み量（しきい値電圧）に対応して設定し、上記メモリセルの消去ベリファイ及び書き込みベリファイを行うことが必要とされる。これらの消去動作、書き込み動作及びそのベリファイ及び読み出し動作のためには、それぞれの動作モードに対応した多種類の電圧が必要である。このような多種類の電圧を外部端子から供給するようにすると、電源装置が複雑となり、かつ電源端子が増大するので不揮発性メモリの使い勝手が極めて悪くなる。
【０００８】
そこで、ダイナミック型ＲＡＭの基板バックバイアス電圧発生回路として利用されているチャージポンプ回路を用いて、上記動作電圧を内部回路で形成することを考えた。この場合、ダイナミック型ＲＡＭに使用されているチャージポンプ回路は、もともとが基板電圧を一定の幅の負電圧に保つようにすればよく、そのままでは上記不揮発性メモリでの各種動作電圧を形成するに利用できないという問題を有することが判明した。つまり、不揮発性メモリでは、上記のようにワード線の選択レベルがメモリセルの書き込み量、あるいは消去量及び記憶される情報の“０”，“１”を判定するのに重要な役割を持つため、高い精度で安定した電圧にすることが必要であるからである。そして、電源投入されている間一定の基板バックバイアス電圧を定常的に形成するものではなく、電源が投入された状態であって、かつ、上記書き込みや消去モードとされたときに対応して動作され、できるだけ短い時間内に所望の電圧を発生させることが必要とされる。
【０００９】
この発明の目的は、高精度の内部動作電圧を形成することが可能なチャージポンプ回路を備えた不揮発性メモリを提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１０】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。すなわち、比較的大きな電流供給能力を持つようにされた第１のチャージポンプ回路により所望の出力電圧に対して絶対値的に小さな電圧のプリチャージ電圧を形成し、スイッチからなるプリチャージ回路により出力電圧を途中電位まで高速に立ち上げ、比較的小さな電流供給能力を持つようにされた第２のチャージポンプの動作を所望の出力電圧が得られるように制御するとともに、上記出力電圧がプリチャージ電圧に到達した時点で上記プリチャージ回路を構成するスイッチをオフ状態にさせる。
【００１１】
【発明の実施の形態】
図１には、この発明に係る不揮発性メモリに設けられる電圧発生回路の一実施例のブロック図が示されている。同図の各回路ブロックは、公知の半導体集積回路の製造技術により、不揮発性メモリを構成する他の回路ブロックとともに、単結晶シリコンのような１個の半導体基板上において形成される。
【００１２】
この実施例の電圧発生回路は、特に制限されないが、３．３Ｖのような電源電圧ＶＣＣと、それに基づいて形成されたパルス信号とを用いて、上記電源電圧ＶＣＣより高くされた昇圧電圧を形成する。この出力電圧は、後述するようなフラッシュＥＥＰＲＯＭの消去動作において利用される。この実施例の電圧発生回路は、出力電圧の高精度制御と高速応答性とを実現するために、プリチャージ電源回路と主電源回路とからなる２つの電源回路から構成される。
【００１３】
プリチャージ電源回路と主電源回路とは、互いに類似する各回路から構成される。２つの電源回路の相違は、第１にプリチャージ電源回路が電流供給能力が比較的大きくされるのに対して、主電源回路の電流供給能力は比較的小さくされる。上記２つの電源回路の相違は、第２にプリチャージ電源回路で形成されるプリチャージ電圧は、出力電圧に対して若干低い電圧に設定され、主電源回路は上記消去動作に必要な例えば１２Ｖのような所望の動作電圧に設定される。
【００１４】
上記プリチャージ電源回路は、上記プリチャージ電圧を形成するためにチャージポンプ回路からなる昇圧回路と、かかる昇圧回路の昇圧電圧が上記プリチャージ電圧に到達することを検出し、昇圧電圧がプリチャージ電圧より低いときにはかかるチャージポンプ回路を動作させ、昇圧電圧がプリチャージ電圧より高くなると上記チャージポンプ回路の動作を停止させて昇圧電圧が所望のプリチャージ電圧になるように制御する電源出力電位制御回路と、かかる電圧比較動作のために基準電圧を形成する基準電圧発生回路から構成される。上記昇圧回路を構成するチャージポンプ回路は、それを構成する整流ダイオード又はダイオード形態のＭＯＳＦＥＴが比較的大きなサイズにされ、かつ、ブートストラップ動作により昇圧された電圧を形成するキャパシタが大きい容量を持つようにされることにより、単位のチャージポンプ動作当たりの電流供給能力が大きくされる。
【００１５】
上記主電源回路は、上記出力電圧を形成するためにチャージポンプ回路からなる昇圧回路と、かかる昇圧回路の昇圧電圧が上記所望の出力電圧に到達することを検出し、昇圧電圧が所望の出力電圧より低いときにはかかるチャージポンプ回路を動作させ、昇圧電圧が所望の出力電圧より高くなると上記チャージポンプ回路の動作を停止させて昇圧電圧が所望の出力電圧になるように制御する電源出力電位制御回路と、かかる電圧比較動作のために基準電圧を形成する基準電圧発生回路から構成される。上記昇圧回路を構成するチャージポンプ回路は、それを構成する整流ダイオード又はダイオード形態のＭＯＳＦＥＴが比較的小さなサイズにされ、かつ、ブートストラップ動作により昇圧された電圧を形成するキャパシタが小さな容量を持つようにされることにより、単位のチャージポンプ動作当たりの電流供給能力が小さくされる。上記主電源回路側は、プリチャージ電源回路において、昇圧電圧がプリチャージ電圧に到達した後に上記昇圧回路のチャージポンプ動作を開始させるようにしてもよい。
【００１６】
上記プリチャージ電源回路により形成されるプリチャージ電圧と、上記主電源回路により形成される出力電圧とは、上記のように異なる電圧とされる。それ故、２つの電源回路の出力は定常的に接続されるのではなく、プリチャージ回路を介して接続される。つまり、電源出力がプリチャージ電圧に到達するまでの間、上記プリチャージ回路を構成するスイッチがオン状態となり、プリチャージ電源回路で形成された昇圧電圧が電源出力側に伝えられる。そして、電源出力が上記プリチャージ電圧に到達すると、上記プリチャージ回路のスイッチがオフ状態にされて、上記プリチャージ電源回路が電源出力から切り離されるとともに、特に制限されないが、低消費電力化のためにプリチャージ電源回路のチャージポンプ回路の動作そのものも停止させられる。
【００１７】
これにより、第２図の動作波形図に示すように、例えば消去動作モードが指示されて、基準電圧発生回路により発生される基準電圧（１）が所定電位に立ち上がり、プリチャージ電源制御信号（４）がハイレベルにされると、昇圧回路に対して順相クロック（２）と逆相クロック（３）の供給が開始され、それに基づいてその昇圧電圧が段階的に高くされる。このとき、プリチャージ電源回路の昇圧回路は、上記のように電流供給能力が大きくされているから、１回当たりのチャージポンプ動作による電圧の変化が大きくされる。この結果、所望のプリチャージ電圧に到達するまでのクロック数が少なく、言い換えるならば、プリチャージ電圧までの立ち上がりを高速にできる。
【００１８】
このとき、プリチャージ回路を構成するスイッチがオン状態にされているので、上記プリチャージ電源回路の昇圧電圧がそのまま電源出力（９）として出力される。このとき、スイッチが後述するようなＭＯＳＦＥＴにより構成されているために、プリチャージ電源回路の昇圧電圧がかかるＭＯＳＦＥＴのしきい値電圧分だけレベル低下させられて伝えられる。このため、上記プリチャージ電源回路がプリチャージ電圧に対して、プリチャージ回路を介した電源出力（９）は上記しきい値電圧分だけ低くされている。
【００１９】
プリチャージ電源回路は、昇圧電圧が上記プリチャージ電圧に到達すると電源出力電位制御回路がこれを検出して、上記プリチャージ電源制御信号（４）がロウレベルにされて上記チャージポンプ動作が停止させられる。これとともに上記プリチャージ回路のスイッチがオフ状態にされる。それ故、プリチャージ電源回路のプリチャージ電圧は、リーク電流等により低下させられる。
【００２０】
上記プリチャージ電源回路の動作停止を受けて、主電源制御信号（５）がハイレベルになり、昇圧回路に対して順相クロック（２）と逆相クロック（３）の供給が開始され、それに基づいてその昇圧電圧が段階的に高くされる。このとき、主電源回路の昇圧回路は、上記のように電流供給能力が小さくされているから、１回当たりのチャージポンプ動作による電圧の変化が小さくされる。この結果、所望の出力電圧に対して高い精度で到達することができる。上記のように１回のチャージポンプ動作による電圧変化は小さいが、上記プリチャージ動作により主電源回路による電圧変化幅が小さくされているから、上記のように１回のチャージポンプ動作による電圧変化は小さくとも、上記所望の出力電圧を得るのに要する時間は短くできる。
【００２１】
主電源回路は、昇圧電圧が上記所望の出力電圧に到達すると電源出力電位制御回路がこれを検出して、上記主電源制御信号（５）をロウレベルにして上記チャージポンプ動作を停止させる。同図では省略されているが、消去動作により費やされる電流によって上記出力電圧が低下したなら、電源出力電位制御回路がこれを検出して、上記主電源制御信号（５）をハイレベルにして上記チャージポンプ動作を再開し、上記所望の出力電圧に回復すると上記チャージポンプ動作を停止させるという制御動作によって一定の出力電圧を形成する。このような制御動作においても、上記のように１回当たりのチャージポンプ動作による電圧の変化が小さいから高い精度での所望の出力電圧を維持することができる。
【００２２】
消去モードの終了により、主電源制御信号（５）がロウレベルにされると、かかる電圧発生回路の動作が停止させられる。これにより、電源出力（９）は、リーク電流等により低下させられる。
【００２３】
図３には、図１の電圧発生回路をより詳細に説明するためのブロック図が示されている。プリチャージ電源回路は、バイアス回路１、逓倍回路１、正電圧電源制御信号発生回路１及び正電圧昇圧回路１から構成される。バイアス回路１は、逓倍回路１及び正電圧電源制御信号発生回路１の動作に必要なバイアス電圧を形成する。主電源回路は、バイアス回路２、逓倍回路２、正電圧電源制御信号発生回路２及び正電圧昇圧回路２から構成される。バイアス回路２は、逓倍回路２及び正電圧電源制御信号発生回路２の動作に必要なバイアス電圧を形成する。正電圧昇圧回路１と２は、順相クロック信号と逆相クロック信号と出力制御信号とによりチャージポンプ動作を間欠的に行うようにされる。同図には、基準電圧発生回路は省略されている。
【００２４】
図４には、図３に示した電圧発生回路の各回路ブロックに対応した一実施例の具体的回路図が示されている。同図の各回路ブロックは、上記プリチャージ電源回路と主電源回路に対して素子定数等を除いて回路形式が同一のものが用いられることを示している。なお、同図ではＰチャンネル型ＭＯＳＦＥＴに対して、そのチャンネル部分に矢印を付することにより、Ｎチャンネル型ＭＯＳＦＥＴと区別されている。このことは、以下の図面においても同様である。
【００２５】
同図（Ａ）は、正電圧昇圧回路ブロックが示されている。電源出力制御信号により２つのナンドゲート回路を制御し、かかる２つのナンドゲート回路が開いたときに順相のクロック信号と逆相のクロック信号を取り込むようにして、チャージポンプ動作を上記電圧出力制御信号に対応して間欠的に行うようにされる。チャージポンプ回路は、正電圧昇圧出力を得るものであるために、電源電圧を基準にして、ダイオード（又はダイオード接続されたＭＯＳＦＥＴ）とキャパシタとから構成され、キャパシタに対して順相クロック信号と逆相クロック信号を順に供給するようにされる。
【００２６】
上記ナンドゲート回路の出力には、駆動用のインバータ回路が設けられ、この駆動回路を構成するＭＯＳＦＥＴのサイズ、上記ダイオードのサイズ及びキャパシタの容量値が、上記出力電流供給能力に対応してプリチャージ電源回路のものは大きく、主電源回路のものは小さく形成される。また、プリチャージ電源回路は、上記ダイオードとキャパシタの段数がプリチャージ電圧が上記主電源回路により形成される出力電圧に対して小さくされることに対応して上記主電源回路のものに比べて少ない数とされる。
【００２７】
同図（Ｂ）は、正電圧逓倍回路が示されている。この逓倍回路は、実質的に昇圧電圧をレベルシフトする作用を行う。つまり、昇圧電圧が所望のプリチャージ電圧や出力電圧に到達したことを検出する場合、電圧比較回路を用いるようにするものであるが、上記プリチャージ電圧や出力電圧そのものを直接的に比較することは、動作電圧の関係から不可能であるので、電源電圧ＶＣＣ以下の低い電圧にレベルシフトされたレベルセンス信号を得るためのものである。
【００２８】
この実施例では、ドレインとゲートとが接続されてダイオード形態にされたｎ−１個のＰチャンネル型ＭＯＳＦＥＴの一端側に昇圧出力が印加され、他端側にはｎ個目のＰチャンネル型ＭＯＳＦＥＴとして基準電圧が印加される。そして、かかるＭＯＳＦＥＴのドレインと接地電位との間には、そのゲートに接地電位が印加されたＰチャンネル型ＭＯＳＦＥＴとゲートにバイアス電圧が印加されたＮチャンネル型ＭＯＳＦＥＴが設けられる。上記ｎ番目のＰチャンネル型ＭＯＳＦＥＴのドレイン側からレベルセンス信号を得るものである。
【００２９】
上記接地電位がゲートに印加されたｎ＋１番目のＰチャンネル型ＭＯＳＦＥＴのゲート，ソース間電圧Ｖgsがレベルセンス電位とされる。上からｎ−１番目のｎ−１個のＰチャンネル型ＭＯＳＦＥＴは、ダイオード接続されているので、それぞれのゲート，ソース間電圧Ｖgsは、ゲート，ドレイン間電圧Ｖdsと等しくされる。したがって、基準電圧がゲートに印加されたＰチャンネル型ＭＯＳＦＥＴのドレイン電圧Ｖd がレベルセンス電位であり、ソース電位Ｖs は（ｎ−１）・レベルセンス電位、ゲート電圧Ｖg はＶref2とする。
【００３０】
したがって、後述する電圧比較回路の基準電圧Ｖref1により、昇圧電圧が所望の電圧に到達したときの条件（レベルセンス電位≧Ｖref1) は、上記ｎ個目の基準電圧Ｖref2がゲートに印加されたＰチャンネル型ＭＯＳＦＥＴのドレイン電圧が上記Ｖref1と高くされた時であり、昇圧電圧をＶout とすると次式のように表すことができる。
Ｖout −（ｎ−１）Ｖref1−Ｖref2≧Ｖref1                ・・・（１）
Ｖout ≧  ｎＶref1＋Ｖref2                              ・・・（２）
つまり、昇圧電圧Ｖout がｎＶref1＋Ｖref2に到達したときに、チャージポンプ動作が停止させられる。
【００３１】
同図（Ｃ）には、正電圧電源制御信号発生回路が示されている。この回路は、電圧比較回路から構成される。Ｎチャンネル型ＭＯＳＦＥＴの差動ＭＯＳＦＥＴのゲートには、上記基準電圧（Ｖref1) と上記逓倍回路で形成されたレベルセンス信号が供給される。差動ＭＯＳＦＥＴの共通化されたソースには、ゲートバイアス電圧が印加されることにより定電流源として動作させられるＮチャンネル型ＭＯＳＦＥＴが設けられる。上記差動ＭＯＳＦＥＴのドレインには、電流ミラー形態にされたＰチャンネル型ＭＯＳＦＥＴが負荷回路として設けられ、その出力信号がＰチャンネル型ＭＯＳＦＥＴと上記ゲートバイアス電圧により定電流源負荷として動作するＮチャンネル型ＭＯＳＦＥＴからなる反転増幅回路及びインバータ回路を介して電源出力制御信号が形成される。
【００３２】
同図（Ｄ）には、バイアス回路が示されている。しきい値電圧が異なるようにされたＮチャンネル型ＭＯＳＦＥＴのゲートとソースを共通化し、しきい値電圧が低くされた一方のＮチャンネル型ＭＯＳＦＥＴのドレイン電流をＰチャンネル型ＭＯＳＦＥＴからなる電流ミラー回路を介して上記他方のダイオード形態とされたＮチャンネル型ＭＯＳＦＥＴのドレインに供給することにより定電圧を発生させる。
【００３３】
同図（Ｅ）には、昇圧電位プリチャージ回路が示されている。プリチャージ回路は、Ｎチャンネル型ＭＯＳＦＥＴから構成される。Ｎチャンネル型ＭＯＳＦＥＴのドレインには、上記プリチャージ入力であるプリチャージ電源回路の出力電圧が供給され、ソースは電源出力に接続される。ゲートには、プリチャージ回路制御信号が印加される。上記のように電源出力がプリチャージ電圧以下のときには、かかるスイッチＭＯＳＦＥＴがオン状態となり、電源出力が上記プリチャージ電圧に到達すると、上記制御信号によりオフ状態にされる。これにより、プリチャージ電源回路は、主電源回路の電源出力から切り離される。
【００３４】
図５には、この発明に係る不揮発性メモリに設けられる電圧発生回路の他の一実施例のブロック図が示されている。この実施例の電圧発生回路は、不揮発性メモリに供給される電源電圧ＶＣＣと同程度の電圧を形成する回路に向けられている。周知のように、半導体メモリに供給される電源電圧は、±１０％程度の変動が許容される。このような電源電圧ＶＣＣをそのまま用いると、上記電源変動により、不揮発性メモリに対して精度よく制御された消去動作や書き込み動作を行うことができない。そこで、この実施例の電圧発生回路は、上記電源電圧の変動に影響されないようにチャージポンプ回路を利用して、上記電源電圧ＶＣＣ付近の任意の電圧を形成するようにするものである。
【００３５】
降圧回路は、電源電圧ＶＣＣを一定の低い電圧に降圧するものであり、かかる降圧電圧をプリチャージ電圧として出力する。バイアス回路、逓倍回路、正電圧電源制御信号発生回路、正電圧昇圧回路は、前記のような主電源回路と類似のチャージポンプ回路を制御して、所望の電源出力を得る回路である。つまり、降圧回路により、電源出力を所望の出力電圧に対して低い電位に高速にプリチャージし、それに対してチャージポンプ回路により所望の電圧の電源出力まで立ち上げるようにするものである。この場合において、前記主電源回路と同様に、チャージポンプ回路は、１回当たりのポンピングによる電流供給能力が小さくされて、高い精度により制御された所望の電源出力を得るようにするものである。
【００３６】
つまり、電源電圧ＶＣＣ以上に高くされた昇圧電圧を得る場合にはプリチャージ電源回路により電源出力を所望の電源出力に対して若干低い電位まで立ち上げたるのと実質的に同様に、降圧回路により高速に電源出力を所望の電源出力に対して若干低い電位にプリチャージし、そこから１回当たりのポンピングによる電流供給能力が小さいチャージポンプ回路を用い、高い精度により制御された所望の電源出力を得るようにするものである。したがって、上記降圧回路は、前記プリチャージ電源回路と実質的に同じ役割を果たすものである。
【００３７】
ただ、前記図１の実施例のプリチャージ電源回路では、電源電圧ＶＣＣ以上のプリチャージ電圧を形成するものであるために、主電源回路と同様な昇圧回路を用い、しかも高速にプリチャージ電圧を得るために電流供給能力を大きく設定している。これに対して、この実施例の電圧発生回路では、上記のように電源電圧とほぼ同程度の電源出力を得る場合には、プリチャージ電圧が電源電圧ＶＣＣより必然的に低くされるから、上記のような降圧回路を用いることになるものである。
【００３８】
図６には、図５に示した電圧発生回路の各回路ブロックに対応した一実施例の具体的回路図が示されている。同図（Ａ）の正電圧昇圧回路ブロック、同図（Ｂ）の正電圧逓倍回路、同図（Ｃ）の正電圧電源制御信号発生回路、同図（Ｄ）のバイアス回路、同図（Ｅ）の降圧電位プリチャージ回路は、前記図４と同様な回路が利用される。ただし、電源電圧以下の降圧電圧をプリチャージするものであるために、プリチャージ回路を構成するスイッチは、Ｐチャンネル型ＭＯＳＦＥＴが用いられる。
【００３９】
同図は、電源電圧付近の任意の電圧を得るものであるために、一般的に示されている。前記のように３．３Ｖの電源電圧に対し３．５Ｖ程度の電源出力を得る場合には、その電源電圧に対応して上記昇圧回路の段数が決められる。つまり、電源電圧ＶＣＣの変動幅のワーストケースと前記ダイオードでのレベル損失を考慮して、１段当たりの昇圧電圧から必要な電圧が得られるように段数が決められる。例えば、上記３．３Ｖの電源電圧ＶＣＣにより、上記３．５Ｖの電源出力を得る場合、電源変動幅を考慮した最低電源電圧は約３Ｖであるから、最大でも０．５Ｖだけ昇圧する能力があればよい。したがって、この場合の昇圧回路は、上記ダイオードとキャパシタとを１組とし、クロック信号は順相クロック信号のみで構成することができる。これに応じて、上記逓倍回路のＭＯＳＦＥＴの数も決められる。
【００４０】
同図（Ｆ）の降圧回路においては、回路が複雑であるので、主要な回路素子に対しては回路記号が付されている。この実施例の降圧回路の基本的な降圧動作は、２組の差動回路により基準電圧を用いて降圧出力に接続される図示しないキャパシタの充放電動作を行うものである。つまり、図７の動作波形図に示すように、降圧電源回路出力制御信号（１０）がロウレベルのときには、出力のＰチャンネル型ＭＯＳＦＥＴＱ８がオン状態となって降圧出力（１４）を電源電圧ＶＣＣにしている。上記制御信号（１０）がハイレベルになると、上記Ｐチャンネル型ＭＯＳＦＥＴＱ８がオフ状態となり、Ｎチャンネル型ＭＯＳＦＥＴＱ９がオン状態にされて、それと直列に接続されたＮチャンネル型ＭＯＳＦＥＴ１０を通して、上記キャパシタが放電される。
【００４１】
上記Ｎチャンネル型ＭＯＳＦＥＴ１０のゲート電圧は、ＭＯＳＦＥＴＱ１とＱ２からなる差動回路において、基準電圧と上記降圧出力とが比較されている。つまり、上記差動回路は、ＭＯＳＦＥＴＱ２のゲートが出力に接続されていることによりボルティージフォロワ形態とされ、ＭＯＳＦＥＴＱ３のソースを基準電圧にしている。上記ＭＯＳＦＥＴＱ３とゲートが共通にされたＭＯＳＦＥＴＱ４のソースは、上記降圧出力が印加されており、上記のように降圧電圧がＶＣＣのときには、かかるＭＯＳＦＥＴＱ４のゲート，ソース間電圧が大きくなって、大きなソース−ドレイン電流を流して降圧出力をディスチャージさせる。このとき、ＭＯＳＦＥＴＱ５とＱ６からなる差動回路では、ＭＯＳＦＥＴＱ６のゲート電圧が上記のような降圧出力が基準電圧に対して高いので、オン状態となり、ＭＯＳＦＥＴＱ５のドレイン電圧を高くして、出力のＰチャンネル型ＭＯＳＦＥＴＱ７をオフ状態にさせている。
【００４２】
上記ディスチャージ動作によって降圧出力と上記基準電圧とが一致すると、ＭＯＳＦＥＴＱ３とＱ４に同じ電流が流れるようにされ、それぞれの電流は、ソース側に設けられたＰチャンネル型ＭＯＳＦＥＴによるの電流源及びドレイン側に設けられたＮチャンネル型ＭＯＳＦＥＴによる電流源による等しいバイアス電流のみとなり、上記降圧電圧をそれ以上低くしない。何らかの原因で、降圧電圧が基準電圧より低くなると、差動ＭＯＳＦＥＴＱ５とＱ６において、ＭＯＳＦＥＴＱ５側に流れる電流が大きくなり、Ｐチャンネル型ＭＯＳＦＥＴＱ７のゲート電圧を下げて、かかるＭＯＳＦＥＴＱ７を通して降圧出力の基準電圧まで回復させる。つまり、降圧電圧と基準電圧とがバランスした状態では、ＭＯＳＦＥＴＱ５とＱ６に同じ電流が流れ、ＭＯＳＦＥＴＱ５のドレイン電圧は、バイアス回路側からのバイアス電流により高い電位にされており、上記Ｐチャンネル型ＭＯＳＦＥＴＱ７をオフ状態にするものである。
【００４３】
上記降圧電位プリチャージ回路のスイッチＭＯＳＦＥＴのゲートに供給されるプリチャージ回路制御信号（１２）は、上記降圧電源回路出力制御信号（１０）と逆相の信号とされる。それ故、上記降圧電源回路が動作している期間にロウレベルにされており、電源出力（１５）を上記降圧電圧に対応して変化させるものである。
【００４４】
上記降圧電源回路出力制御信号（１０）がロウレベルにされ、上記プリチャージ回路制御信号（１２）がハイレベルにされて、クランプ電源降圧停止が行われ、降圧回路の出力は電源電圧に復帰する。主電源制御信号（１１）がハイレベルにされると、チャージポンプ回路が動作を開始して、段階的に所望の出力電圧になるまで上記電源出力を立ち上げる。そして、所望の電圧に到達すると、主電源出力制御信号（１３）がハイレベルとなり、昇圧制御が開始される。つまり、この出力制御信号（１３）がハイレベルのときには、チャージポンプ動作が停止させられて、それ以上電位が上昇しないようにされる。同図では、省略されているが、不揮発性メモリの動作より低下すると、上記出力制御信号（１３）がロウレベルとなって、チャージポンプ動作を再開して上記所望の電位になるように制御するものである。
【００４５】
上記のような内部電圧を使用する動作モードが終了すると、主電源制御信号（１１）がロウレベルにされて、電源出力はもとの状態に復帰する。このとき、上記出力制御信号（１３）も上記主電源制御信号（１１）のロウレベルに対応してロウレベルにされるものである。
【００４６】
図８には、この発明に係る不揮発性メモリに設けられる電圧発生回路の一実施例のブロック図が示されている。この実施例の電圧発生回路は、特に制限されないが、３．３Ｖのような電源電圧ＶＣＣと、それに基づいて形成されたパルス信号とを用いて、−１０Ｖのような負電圧を形成する。この出力電圧は、後述するようなフラッシュＥＥＰＲＯＭの書き込み動作において利用される。この実施例の電圧発生回路は、出力電圧の高精度制御と高速応答性とを実現するために、前記同様に、プリチャージ電源回路と主電源回路とからなる２つの電源回路から構成される。
【００４７】
前記図３に示した正の昇圧電圧発生回路と同様に、プリチャージ電源回路と主電源回路とは、互いに類似する各回路から構成される。２つの電源回路の相違は、第１にプリチャージ電源回路が電流供給能力が比較的大きくされるのに対して、主電源回路の電流供給能力は比較的小さくされる。上記２つの電源回路の相違は、第２にプリチャージ電源回路で形成されるプリチャージ電圧は、出力電圧に対して若干高い電圧（絶対値的には小さな電圧）に設定され、主電源回路は上記書き込み動作に必要な上記−１０Ｖのような所望の動作電圧に設定される。
【００４８】
上記プリチャージ電源回路は、上記プリチャージ電圧を形成するためにチャージポンプ回路からなる負の昇圧回路と、かかる負の昇圧回路により形成された負電圧が上記プリチャージ電圧に到達することを検出し、かかる負電圧がプリチャージ電圧より高い（絶対値的に小さい）ときにはかかるチャージポンプ回路を動作させ、負の昇圧電圧がプリチャージ電圧より低く（絶対値的に大きく）なると上記チャージポンプ回路の動作を停止させて負の昇圧電圧が所望のプリチャージ電圧になるように制御する電源出力電位制御回路と、かかる電圧比較動作のために基準電圧を形成する基準電圧発生回路から構成される。
【００４９】
上記負の昇圧回路を構成するチャージポンプ回路は、それを構成する整流ダイオード又はダイオード形態のＭＯＳＦＥＴが比較的大きなサイズにされ、かつ、ブートストラップ動作により極性が反転させられた電圧を形成するキャパシタが大きい容量を持つようにされることにより、単位のチャージポンプ動作当たりの電流供給能力が大きくされる。
【００５０】
上記主電源回路は、上記負の出力電圧を形成するためにチャージポンプ回路からなる負の昇圧回路と、かかる負の昇圧回路の負電圧が上記所望の出力電圧に到達することを検出し、負の昇圧電圧が所望の出力電圧より高い（絶対値的に小さい）ときにはかかるチャージポンプ回路を動作させ、負の昇圧電圧が所望の出力電圧より低く（絶対値的に大きく）なると上記チャージポンプ回路の動作を停止させて負の昇圧電圧が所望の出力電圧になるように制御する電源出力電位制御回路と、かかる電圧比較動作のために基準電圧を形成する基準電圧発生回路から構成される。上記負の昇圧回路を構成するチャージポンプ回路は、それを構成する整流ダイオード又はダイオード形態のＭＯＳＦＥＴが比較的小さなサイズにされ、かつ、ブートストラップ動作により極性が反転させられた負電圧を形成するキャパシタが小さな容量を持つようにされることにより、単位のチャージポンプ動作当たりの電流供給能力が小さくされる。上記主電源回路側は、プリチャージ電源回路において、その出力電圧が上記プリチャージ電圧に到達した後に上記負の昇圧回路のチャージポンプ動作を開始させるようにしてもよい。
【００５１】
上記プリチャージ電源回路により形成されるプリチャージ電圧と、上記主電源回路により形成される出力電圧とは、上記のように異なる電圧とされる。それ故、２つの電源回路の出力は定常的に接続されるのではなく、プリチャージ回路を介して接続される。つまり、電源出力がプリチャージ電圧に到達するまでの間、上記プリチャージ回路を構成するスイッチがオン状態となり、プリチャージ電源回路で形成された昇圧電圧が電源出力側に伝えられる。そして、電源出力が上記プリチャージ電圧に到達すると、上記プリチャージ回路のスイッチがオフ状態にされて、上記プリチャージ電源回路が電源出力から切り離されるとともに、特に制限されないが、低消費電力化のためにプリチャージ電源回路のチャージポンプ回路の動作そのものも停止させられる。
【００５２】
これにより、第１０図の動作波形図に示すように、例えば書き込み動作モードが指示されて、基準電圧発生回路により発生される基準電圧（１）が所定電位に立ち上がり、これと同期して電源電圧を基準とした基準電圧発生回路により発生される基準電圧（１）’が所定の電位に立ち下がる。そして、プリチャージ電源制御信号（１６）がハイレベルにされると、プリチャージ電源回路の負の昇圧回路に対して順相クロック（２）と逆相クロック（３）の供給が開始され、それに基づいてそのプリチャージ電圧として用いられる出力電圧（２０）が負極性側に段階的に低く（絶対値的に大きく）される。
【００５３】
上記プリチャージ電源回路は、上記のように電流供給能力が大きくされているから、１回当たりのチャージポンプ動作による電圧の変化が大きくされる。この結果、所望のプリチャージ電圧に到達するまでのクロック数が少なく、言い換えるならば、プリチャージ電圧までの立ち下がりを高速にできる。プリチャージ回路を構成するスイッチは、後述するようにダイオード形態のＰチャンネル型ＭＯＳＦＥＴにより構成されているので、かかるプリチャージ電源回路により形成されたプリチャージ電圧（２０）は、上記プリチャージ回路を介して電源出力（２１）として出力される。
【００５４】
プリチャージ電源回路は、昇圧電圧が上記プリチャージ電圧に到達すると電源出力電位制御回路がこれを検出して、上記プリチャージ電源制御信号（１６）がロウレベルにされて上記チャージポンプ動作が停止させられる。それ故、プリチャージ電源回路のプリチャージ電圧は、リーク電流等により低下させられる。
【００５５】
上記プリチャージ電源回路の動作停止を受けて、主電源制御信号（１７）がハイレベルになり、昇圧回路に対して順相クロック（２）と逆相クロック（３）の供給が開始され、それに基づいてその出力電圧が負極性側に段階的に低くされる。このとき、主電源回路においては、上記のように電流供給能力が小さくされているから、１回当たりのチャージポンプ動作による電圧の変化が小さくされる。この結果、所望の出力電圧に対して高い精度で到達することができる。上記のように１回のチャージポンプ動作による電圧変化は小さいが、上記プリチャージ動作により主電源回路による電圧変化幅が小さくされているから、上記のように１回のチャージポンプ動作による電圧変化は小くとも、上記所望の出力電圧を得るのに要する時間は短くできる。
【００５６】
主電源回路は、昇圧電圧が上記所望の出力電圧に到達すると電源出力電位制御回路がこれを検出して、上記主電源制御信号（１７）をロウレベルにして上記チャージポンプ動作を停止させる。同図では省略されているが、書き込み動作により費やされる電流によって上記出力電圧が低下したなら、電源出力電位制御回路がこれを検出して、上記主電源制御信号（１７）をハイレベルにして上記チャージポンプ動作を再開し、上記所望の出力電圧に回復すると上記チャージポンプ動作を停止させるという制御動作によって一定の出力電圧を形成する。このような制御動作においても、上記のように１回当たりのチャージポンプ動作による電圧の変化が小さいから高い精度での所望の出力電圧を維持することができる。
【００５７】
書き込み動作モードの終了により、主電源制御信号（１７）がロウレベルにされると、かかる電圧発生回路の動作が停止させられる。これにより、電源出力（２１）は、リーク電流等により低下させられる。
【００５８】
図９には、図８に示した電圧発生回路の各回路ブロックに対応した一実施例の具体的回路図が示されている。同図の各回路ブロックは、前記同様に上記プリチャージ電源回路と主電源回路に対して素子定数等を除いて回路形式が同一のものが用いられることを示している。
【００５９】
同図（Ａ）は、負電圧昇圧回路ブロックが示されている。電源出力制御信号により２つのナンドゲート回路を制御し、かかる２つのナンドゲート回路が開いたときに順相のクロック信号と逆相のクロック信号を取り込むようにして、チャージポンプ動作を上記電圧出力制御信号に対応して間欠的に行うようにされる。チャージポンプ回路は、負電圧昇圧出力を得るものであるために、接地電位を基準にして、ダイオード（又はダイオード接続されたＭＯＳＦＥＴ）とキャパシタとから構成され、キャパシタに対して順相クロック信号と逆相クロック信号を順に供給するようにされる。
【００６０】
上記ナンドゲート回路の出力には、駆動用のインバータ回路が設けられ、この駆動回路を構成するＭＯＳＦＥＴのサイズ、上記ダイオードのサイズ及びキャパシタの容量値が、上記出力電流供給能力に対応してプリチャージ電源回路のものは大きく、主電源回路のものは小さく形成される。また、プリチャージ電源回路は、上記ダイオードとキャパシタの段数がプリチャージ電圧が上記主電源回路により形成される出力電圧に対して絶対値的に小さくされることに対応して上記主電源回路のものに比べて少ない数とされる。
【００６１】
同図（Ｂ）は、負電圧逓倍回路が示されている。この逓倍回路は、実質的に負の昇圧電圧をレベルシフトする作用を行う。つまり、負の昇圧電圧が所望のプリチャージ電圧や出力電圧に到達したことを検出する場合、電圧比較回路を用いるようにするものであるが、上記プリチャージ電圧や出力電圧をそのものを直接的に比較することは、動作電圧の関係から不可能であるので、電源電圧ＶＣＣと回路の接地電位の範囲に入る所定の電圧にレベルシフトされたレベルセンス信号を得るためのものである。
【００６２】
この実施例では、ドレインとゲートとが接続されてダイオード形態にされたｎ−１個のＮチャンネル型ＭＯＳＦＥＴの一端側に負電圧昇圧出力が印加され、他端側にはｎ個目のＮチャンネル型ＭＯＳＦＥＴとして基準電圧が印加される。そして、かかるＭＯＳＦＥＴのドレインと電源電圧ＶＣＣとの間には、そのゲートにバイアス電圧が印加されたＰチャンネル型ＭＯＳＦＥＴが設けられる。上記ｎ番目のＮチャンネル型ＭＯＳＦＥＴのドレイン側からレベルセンス信号を得るものである。上記のレベルセンス信号により、前記同様なレベルシフトされたセンスレベル信号を得ることができる。
【００６３】
同図（Ｃ）には、負電圧電源制御信号発生回路が示されている。この回路は、電圧比較回路から構成される。前記とは逆に、Ｐチャンネル型ＭＯＳＦＥＴの差動ＭＯＳＦＥＴのゲートには、上記基準電圧と上記逓倍回路で形成されたレベルセンス信号が供給される。差動ＭＯＳＦＥＴの共通化されたソースには、ゲートバイアス電圧が印加されることにより定電流源として動作させられるＰチャンネル型ＭＯＳＦＥＴが設けられる。上記差動ＭＯＳＦＥＴのドレインには、電流ミラー形態にされたＮチャンネル型ＭＯＳＦＥＴが負荷回路として設けられ、その出力信号がＮチャンネル型ＭＯＳＦＥＴと上記ゲートバイアス電圧により定電流源負荷として動作するＰチャンネル型ＭＯＳＦＥＴからなる反転増幅回路及びインバータ回路を介して電源出力制御信号が形成される。
【００６４】
同図（Ｄ）には、プリチャージ回路が示されている。プリチャージ回路は、Ｐチャンネル型ＭＯＳＦＥＴから構成される。Ｐチャンネル型ＭＯＳＦＥＴのゲートとドレインとを共通接続して、ダイオード形態として負電圧をプリチャージ電源回路側から主電源回路側に伝え、その電位が逆転したらオフ状態となり、主電源側の負電圧がプリチャージ電源側に抜けてしまうのを防止する。
【００６５】
同図（Ｅ）には、バイアス回路が示されている。しきい値電圧が異なるようにされたＮチャンネル型ＭＯＳＦＥＴのゲートとソースを共通化し、しきい値電圧が低くされた一方のＮチャンネル型ＭＯＳＦＥＴのドレインドレイン電流をＰチャンネル型ＭＯＳＦＥＴからなる電流ミラー回路を介して上記他方のダイオード形態とされたＮチャンネル型ＭＯＳＦＥＴのドレインに供給し、上記電流ミラー形態にされたＰチャンネル型ＭＯＳＦＥＴのゲート電圧をバイアス電圧として用いるようにするものである。
【００６６】
図１１には、この発明に係る不揮発性メモリの一実施例の概略ブロック図が示されている。同図の各回路ブロックは、公知の半導体集積回路の製造技術により、単結晶シリコンのような１個の半導体基板上において形成される。
【００６７】
メモリマトリックス（Memory Matrix)は、コントロールゲートとフローティングゲートとを備えたスタックドゲート構造の不揮発性メモリセルが、ワード線とデータ線との交点にマトリックス配置されてなるものである。上記メモリセルのコントロールゲートは対応するワード線に接続され、ドレインは対応するデータ線に接続され、ソースは対応するソース線に接続される。ＳＶＣは、ソース電位制御回路である。
【００６８】
アドレスバッファＸＡＤＢは、外部端子ＡＸから供給されるＸアドレス信号の取り込みを行い、デコーダＸＤＣＲは、上記取り込まれたアドレス信号と内部電圧Ｖrw、Ｖww、Ｖwv、Ｖew及びＶevを受けて、選択ワード線及び非選択ワード線の電位を書き込み、消去及び読み出しの各動作モードに応じて設定する。
【００６９】
この実施例のメモリマトリックス（Memory Matrix)のデータ線には、一対一に対応してセンスアンプＳＡ及び書き込み回路ＤＲが設けられる。アドレスバッファＹＡＤＢは、外部端子ＡＹから供給されるＹアドレス信号の取り込みを行い、デコーダＹＤＣＲは、上記取り込まれたアドレス信号を解読してデータ線選択回路ＹＧにデータ線選択信号を供給する。データ線選択回路ＹＧは、上記選択信号に従い実質的なデータ線の選択動作を行う。つまり、読み出し動作のときには、上記センスアンプＳＡの増幅信号を選択して、書き込み動作のときには書き込みデータを上記書き込み回路ＤＲに伝える。電圧Ｖrd及びＶwdは読み出し動作と書き込み動作のときに用いられる。
【００７０】
マルチプレクサＭＰは、データ端子Ｉ／Ｏから供給されたコマンドをモードコントロール回路ＭＣに伝える動作と、データ端子Ｉ／Ｏから供給された書き込みデータを上記データ入力回路ＤＩＢに伝える動作とを行う。データ出力回路ＤＯＢの出力信号は、上記マルチプレクサＭＰを通してデータ端子Ｉ／Ｏに伝えられる。
【００７１】
制御信号入力回路ＣＳＢは、外部端子から供給される制御信号／ＣＥ、／ＯＥ、／ＷＥ及びクロック信号ＳＣを受けて上記モード制御回路ＭＣに伝え、ここで書き込み、読み出し及び消去等の他、コマンド取り込み等の各種のモード判定が行われる。Ｖccは電源端子であり、特に制限されないが、３．３Ｖのような電源電圧が供給される。Ｖssは接地端子であり、０Ｖのような回路の接地電位が与えられる。
【００７２】
電圧発生回路ＶＳは、前記説明したような＋１２Ｖのような正昇圧電圧発生回路、−１０Ｖのような負電圧発生回路、及び電源電圧Ｖcc付近の中間電圧発生回路を含み、例示的に示されている電圧Ｖrw、Ｖww、Ｖwv、Ｖew、Ｖev、Ｖec、Ｖrd、Ｖwdを形成する。
【００７３】
図１２には、この発明に係る一括消去型ＥＥＰＲＯＭの他の一実施例のブロック図が示されている。この実施例では、特に制限されないが、メモリアレイは４つのメモリマットＭＡＴから構成される。それぞれのメモリマットＭＡＴには、ワード線ＷＬの選択信号を形成するサブデコーダＳＵＢ−ＤＣＲが設けられる。高集積化のためにワード線のピッチが狭く形成されるので、メモリマットＭＡＴ間に挟まれたサブデコーダＳＵＢ−ＤＣＲは、両側のメモリマットＭＡＴに対してワード線の選択信号を形成する。それ故、例示的に示されているように、メモリマットＭＡＴのワード線は、それを挟んで設けられた２つのサブデコーダＳＵＢ−ＤＣＲに対して１つ置きに交互に接続される。
【００７４】
メインデコーダＭＡＮ−ＤＣＲは、後述するように複数のメモリセルを選択する選択ＭＯＳＦＥＴの選択信号と、サブデコーダＳＵＢ−ＤＣＲの選択レベルと非選択レベルを形成する回路から構成される。ゲートデコーダＧＤＣＲは、上記メインデコーダＭＡＮ−ＤＣＲによって選択された１つのメモリブロックの中の１つのメモリセルを選択する選択信号を形成する。
【００７５】
メモリマットＭＡＴに形成される不揮発性のメモリセルを構成する記憶トランジスタは、特に制限されないが、消去及び書き込み動作も共にトンネル電流によってフローティングゲートに電荷の注入と放出を行うようにするものである。この他に、前記説明したように消去動作のみをトンネル電流によって行うようにしてもよい。
【００７６】
センスアンプＳＡは、特に制限されないが、後述するように２組に分けられて、それぞれがセンスアンプ制御回路ＳＡＣによって増幅動作の制御が行われる。特に制限されないが、最初の読み出しサイクルでは２組ともにセンスアンプが活性化され、以後ワード線の切り替えを伴う連続読み出しのときには、一方のセンスアンプ群からの読み出し信号が終了して、他方のセンスアンプ群からのシリアルな読み出し信号の出力を行っている間に、ワード線の切り替えが行われるとともに上記一方のセンスアンプ群が増幅動作を開始するようにされる。
【００７７】
上記センスアンプＳＡはラッチ機能を持っており、データ線から増幅動作に必要な読み出し信号を受け取ると、データ線とは切り離されて上記取り込んだ信号の増幅を行って保持している。それ故、データ選択回路ＹＧにより選択された信号がデータ出力バッファＯＢを通して出力させることができ、このような信号出力動作と並行して、上述のように次のアドレスに対応したワード線の切り替えを行うことができる。
【００７８】
ステイタスレジスタＳＲＥＧは、信号ＴＳによりスタータスデータを受け取り、必要に応じてデータ出力バッファＯＢを通して外部から動作状態をモニターすることができる。この実施例では、連続アクセス動作や上記のように電気的に書き込みと消去動作が行われるものであり、それぞれの動作の途中において内部の状態を外部から知る必要があるので、上記のようなステイタスレジスタＳＲＥＧが設けられるものである。
【００７９】
電圧発生回路ＶＳは、３．３Ｖのような電源電圧ＶＣＣと回路の接地電位ＶＳＳを受け、制御信号ＴＶにより書き込み、読み出し及び消去の各動作に必要とされる各種電圧Ｖpw、Ｖpv、Ｖew、Ｖed、Ｖev及びＶr を形成するＤＣ−ＤＣコンバータとしての役割を果たすものである。この電圧発生回路ＶＳは、前記図１（図３）、図５及び図８に示した電圧発生回路を含むものである。
【００８０】
アドレスバッファＡＤＢは、外部端子から供給されるアドレス信号Ａｉの取り込みを行んで、アドレスラッチＡＬＨにアドレス信号を保持させる。信号ＴＡは、上記アドレス信号をラッチさせる制御信号であり、ＴＳＣは内部シリアルクロックである。
【００８１】
アドレス発生回路ＡＤＧは、外部から供給されるクロックＳＣに同期して発生された内部シリアルクロックＴＳＣによりアドレス歩進動作を行い、奇数番目のデータ線に対応したセンスアンプＳＡを活性化するアドレス信号Ａyoと、偶数番目のデータ線に対応したセンスアンプＳＡを活性化するアドレス信号Ａye及びワード線切り替え信号ＡＣを発生させる。すなわち、この実施例の半導体記憶装置では、指定されたスタートアドレスを入力するだけで、その後の連続アクセスのためのアドレス信号は、外部端子から供給されるクロックＳＣに対応して内部において発生される。上記クロック信号ＳＣは、特に制限されないが、前記チャージポンプ回路のクロック信号を形成するために利用することができる。上記信号ＡyoとＡye及びＡＣと／ＡＣは、センスアンプ制御回路ＳＡＣに供給される。ここで、信号ＡＣに付された／は、バー信号であることを示すものであり、かかる信号／ＡＣはロウレベルがアクティブレベルであることを表している。このことは、以下の他の信号においても同様である。
【００８２】
データ選択回路ＹＧは、Ｙ系のアドレス信号Ａｙにより、読み出し動作のときには１つのデータ線の選択信号を形成して、それに対応されたセンスアンプの増幅信号を選択してデータ出力バッファＯＢに伝える。書き込み動作のときには、１つのデータ線の選択信号を形成して、データ入力バッファＩＢから入力された書き込みデータに対応された信号をデータ線に伝える。
【００８３】
コマンドデコーダＣＤＣＲは、データ入力バッファＩＢから入力されたコレンドを解読して、コマンドデータＤｉを次に説明する制御回路ＣＯＮＴに伝える。信号ＴＣは、コマンドデコーダ制御信号であり、コマンドの取り込みや、デコーダの制御を行う。
【００８４】
制御回路ＣＳＢは、モードコントロール回路ＭＣを含み、外部端子から供給されるチップイネブーブル信号／ＣＥ、アウトプットイネーブル信号／ＯＥ、ライトイネーブル信号／ＷＥ及びクロックＳＣとリセット信号ＲＳを受けて、内部回路の動作に必要な各種タイミング信号を形成する。信号ＴＭＸは、メインデコーダ制御信号であり、プログラム−プログラムベリファイ時に正／負論理を切り替える信号である。信号ＴＸＧは、ゲートデコーダ制御信号である。信号ＴＶは電源回路制御信号である。信号ＴＡは、アドレスバッファ制御信号であり、アドレスのラッチ等の制御を行う。信号ＴＩは、データ入力バッファ制御信号であり、データやコマンドの取り込み等の制御を行う。
【００８５】
信号ＴＯはデータ出力バッファ制御信号であり、データの出力等の制御を行う。信号ＴＣは、コマンドデコーダ制御信号であり、コマンドの取り込み、デコード等の制御を行う。信号ＴＳは、ステイタスレジスタ制御信号であり、ステイタスレジスタＳＲＥＧのセットあるいはリセット等の制御を行う。信号ＴＳＡは、センスアンプ制御信号であり、活性化タイミングの制御に用いられる。信号ＴＳＣは内部シリアルクロックである。信号ＡＣはワード線の切り替え信号である。信号Ｏｉは、データ出力バッファＯＢから出力される出力データであり、信号Ｄｏはステイタスデータであり、信号Ｄｉはコマンドデータである。また、信号ＲＤＹ／ＢＵＳＹは、チップの状態を出力する信号である。
【００８６】
この他、アドレスラッチＡＬＨからメインデコーダＭＡＮ−ＤＣＲに供給される信号Ａx0は、上記選択されるべきメモリブロックを指示するＸ系のアドレス信号であり、アドレスラッチＡＬＨからゲートデコーダＧＤＣＲに供給される信号Ａx1は、１つのメモリブロック中の１つのワード線を指示するＸ系のアドレス信号である。ＹゲートＹＧに供給される信号Ａｙは、Ｙ系のアドレス信号である。
【００８７】
Ｖpwは書き込み時のワード線電圧である。Ｖpvは書き込みベリファイ時のワード線電圧である。Ｖevは消去ベリファ時のワード線電圧である。Ｖewは消去時のワード線電圧である。Ｖedは消去時のデータ線電圧である。Ｖr はデータ線プリチャージ電圧である。
【００８８】
図１３には、上記メモリマットとその周辺部の一実施例の概略回路図が示されている。メモリセルは、前記類似のコントロールゲートとフローティングゲートとを備えたスタックドゲート構造のＭＯＳＦＥＴとされる。この実施例では、後述するように書き込み動作と消去動作とが共に薄い酸化膜を通したトンネル電流を利用して行われる。
【００８９】
上記メモリセルを構成する記憶ＭＯＳＦＥＴは、複数個が１ブロックとされてドレインとソースが共通化される。上記記憶ＭＯＳＦＥＴの共通化されたドレインは、選択ＭＯＳＦＥＴを通してデータ線ＤＬに接続される。上記記憶ＭＯＳＦＥＴの共通化されたソースは、選択ＭＯＳＦＥＴを通して回路の接地電位が与えられる。上記記憶ＭＯＳＦＥＴのコントロールゲートは、ワード線ＷＬに接続される。上記選択ＭＯＳＦＥＴは、上記ワード線ＷＬと平行に延長される選択線によって選択される。すなわち、上記選択ＭＯＳＦＥＴは、メインデコーダＭＡＮ−ＤＣＲによって選択されるメインワード線と見做される。
【００９０】
上記のようにメモリセルをブロックに分けて、それぞれに選択ＭＯＳＦＥＴを介してデータ線ＤＬや回路の接地電位を与える構成により、非選択のメモリセルに対するストレスを軽減させることができる。すなわち、ワード線が選択され、データ線が非選択状態にされたメモリセルや、逆にワード線が非選択状態にされ、データ線が非選択状態にされることによって、書き込み又は消去動作においてデータを保持すべきメモリセルに上記書き込み又は消去用の電圧が印加されることを防止するものである。この構成では、上記ブロック内の小数のメモリセルにおいてのみ上記のようなストレスがかかるものとなる。
【００９１】
この実施例では、隣接するデータ線ＤＬが奇数番目と偶数番目とに分けられる。そして、それぞれに対応してショートＭＯＳＦＥＴが設けられる。このショートＭＯＳＦＥＴは、奇数番目と偶数番目のデータ線ＤＬを交互に選択するようにし、非選択状態におかれるデータ線ＤＬを回路の接地電位の固定レベルにして、隣接データ線ＤＬにおける相互のカップリングノイズを低減するものである。このようなデータ線ＤＬの構成に対応して、データ線ＤＬに現れた読み出し信号を増幅するセンスアンプＳＡに対して、データ選択回路ＹＧも奇数と偶数とに分けられて選択される。このデータ選択回路ＹＧは、後述するようなトランスファＭＯＳＦＥＴにより実現される。
【００９２】
上記メインデコーダＭＡＮ−ＤＣＲによって選択されるブロック内のメモリセルは、サブデコーダＳＵＢ−ＤＣＲによって１つが選択される。サブデコーダＳＵＢ−ＤＣＲは、上記ブロック内の１つのワード線ＷＬを選択する。このような１つのワード線の選択信号は、ゲートデコーダＧＤＣＲによって形成される。すなわち、サブデコーダＳＵＢ−ＤＣＲは、上記ゲートデコーダＧＤＣＲによって形成されたワード線の選択信号と、メインデコーダＭＡＮ−ＤＣＲによって形成された動作モードに応じて形成された選択／非選択レベルとを受けて、上記ブロック内のワード線の選択／非選択の駆動信号を形成する。
【００９３】
読み出し（read) 、書き込み(program) 及び消去(erase) の各動作モードにおける記憶ＭＯＳＦＥＴのゲート電圧（ワード線ＷＬ）Ｖｇ、ドレイン電圧Ｖｄ及びソース電圧Ｖｓは、次の表１のような電圧が与えられる。上記のようなゲート電圧Ｖｇとドレイン電圧Ｖｄ及びそれぞれ電圧Ｖｓとの相対的な電位関係により、薄いゲート絶縁膜を介してトンネル電流を発生させ、フローティングゲートに対する電荷の注入又は放出を行わせることによって、そのしきい値電圧を変化させて書き込み動作と消去動作が行われる。表１において、非選択において、／により分けられて２つの電圧又は状態は、選択ブロック／非選択ブロックに対応している。
【００９４】
【表１】
0003805830.tif 000002
【００９５】
上記１２Ｖ、−１０Ｖ、４Ｖ、−４Ｖが前記実施例のような電源回路により形成される。１Ｖのドレイン電圧Ｖｄは、３．３Ｖの電圧を降圧回路により降圧して直接に形成するようにされる。
【００９６】
上記の実施例から得られる作用効果は、下記の通りである。すなわち、
（１）  比較的大きな電流供給能力を持つようにされた第１のチャージポンプ回路により所望の出力電圧に対して絶対値的に小さな電圧のプリチャージ電圧を形成し、スイッチからなるプリチャージ回路により出力電圧を途中電位まで高速に立ち上げ、比較的小さな電流供給能力を持つようにされた第２のチャージポンプの動作を所望の出力電圧が得られるように制御するとともに、上記出力電圧がプリチャージ電圧に到達した時点で上記プリチャージ回路を構成するスイッチをオフ状態にさせることにより、立ち上がりが高速で高い精度で任意の内部電圧を形成することができるという効果が得られる。
【００９７】
（２）  比較的大きな電流供給能力を持つようにされた降圧回路所望の出力電圧に対して絶対値的に小さな電圧のプリチャージ電圧を形成し、スイッチからなるプリチャージ回路により出力電圧を途中電位まで高速に立ち上げ、比較的小さな電流供給能力を持つようにされた第２のチャージポンプの動作を所望の出力電圧が得られるように制御するとともに、上記出力電圧がプリチャージ電圧に到達した時点で上記プリチャージ回路を構成するスイッチをオフ状態にさせることにより、電源電圧付近の任意の電圧を電源変動に影響されないで高い精度で形成することができるという効果が得られる。
【００９８】
（３）  上記不揮発性メモリ素子として、フローティングゲートとコントロールゲートとを備えたスタックドゲート構造からなり、上記コントロールゲートが接続されたワード線の電位により書き込み量と消去量の判定を行うようにするとともに、上記電源回路を用いてワード線電位を設定することにより安定したメモリ動作を行わせることができるという効果が得られる。
【００９９】
以上本発明者よりなされた発明を実施例に基づき具体的に説明したが、本願発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、チャージポンプ回路を除いた各回路の具体的構成は、種々の実施形態を採ることができる。上記電圧発生回路が用いられる不揮発性メモリの具体的構成は、種々の実施形態を採ることができるものである。
【０１００】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。すなわち、比較的大きな電流供給能力を持つようにされた第１のチャージポンプ回路により所望の出力電圧に対して絶対値的に小さな電圧のプリチャージ電圧を形成し、スイッチからなるプリチャージ回路により出力電圧を途中電位まで高速に立ち上げ、比較的小さな電流供給能力を持つようにされた第２のチャージポンプの動作を所望の出力電圧が得られるように制御するとともに、上記出力電圧がプリチャージ電圧に到達した時点で上記プリチャージ回路を構成するスイッチをオフ状態にさせることにより、立ち上がりが高速で高い精度で任意の内部電圧を形成することができる。
【図面の簡単な説明】
【図１】この発明に係る不揮発性メモリに設けられる電圧発生回路の一実施例を示すブロック図である。
【図２】上記図１の電圧発生回路の動作を説明するための波形図である。
【図３】上記図１の電圧発生回路をより詳細に説明するためのブロック図である。
【図４】上記図３に示した電圧発生回路の各回路ブロックに対応した一実施例の具体的回路図である。
【図５】この発明に係る不揮発性メモリに設けられる電圧発生回路の他の一実施例を示すブロック図である。
【図６】上記図５に示した電圧発生回路の各回路ブロックに対応した一実施例の具体的回路図である。
【図７】上記図５の電圧発生回路の動作を説明するための波形図である。
【図８】この発明に係る不揮発性メモリに設けられる電圧発生回路の他の一実施例を示すブロック図である。
【図９】上記図８に示した電圧発生回路の各回路ブロックに対応した一実施例の具体的回路図である。
【図１０】上記図８の電圧発生回路の動作を説明するための波形図である。
【図１１】この発明に係る不揮発性メモリの一実施例を示す概略ブロック図である。
【図１２】この発明に係る一括消去型ＥＥＰＲＯＭの他の一実施例を示すブロック図である。
【図１３】上記図１２のメモリマットとその周辺部の一実施例を示す概略回路図である。
【符号の説明】
ＶＳ…電圧発生回路、ＸＡＤＢ…Ｘアドレスバッファ、ＸＤＣＲ…Ｘデコーダ、ＹＡＤＢ…Ｙアドレスバッファ、ＡＤＣＲ…Ｙデコーダ、ＳＡ…センスアンプ、ＤＲ…書き込み回路、ＭＣ…モードコントロール回路、ＭＰ…マルチプレクサ、ＳＶＣ…ソース電位制御回路、ＹＧ…データ線選択回路、ＣＳＢ…制御信号バッファ回路、Ｑ１〜Ｑ１０…ＭＯＳＦＥＴ、
ＭＡＴ…メモリマット、ＳＵＢ−ＤＣＲ…サブデコーダ、ＭＡＮ−ＤＣＲ…メインデコーダ、ＧＤＣＲ…ゲートデコーダ、ＳＣＢ（ＭＣ）…制御回路、ＡＤＢ…アドレスバッファ、ＡＬＨ…アドレスラッチ、ＡＤＧ…アドレス発生回路、ＶＧ…電圧発生回路、ＣＤＣＲ…コマンドデコーダ、ＳＲＥＧ…ステイタスレジスタ、ＳＡＣ…センスアンプ制御回路、ＳＡ…センスアンプ、ＹＧ…データ線選択回路、ＩＢ…データ入力バッファ、ＯＢ…データ出力バッファ、ＤＬ…データ線、ＷＬ…ワード線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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