(57)【特許請求の範囲】
【請求項１】
外部クロック信号のデューティサイクルを補正するデューティサイクル補正器に連結する遅延同期ループ回路において、
前記デューティサイクル補正器の出力信号及びフィードバッククロック信号に応答して前記外部クロック信号を第１所定時間だけ遅延させて第１クロック信号を発生する第１遅延同期回路と、
前記デューティサイクル補正器の出力信号の反転信号と前記フィードバッククロック信号の反転信号に応答して前記外部クロック信号を第２所定時間だけ遅延させて第２クロック信号を発生する第２遅延同期回路と、
前記第１クロック信号のエッジと前記第２クロック信号のエッジに同期させた内部クロック信号を発生する波形混合器とを具備することを特徴とする遅延同期ループ回路。
【請求項２】
前記遅延同期ループ回路は補償遅延器をさらに具備し、前記補償遅延器は前記内部クロック信号を第３所定時間だけ遅延させて前記フィードバッククロック信号を発生することを特徴とする請求項１に記載の遅延同期ループ回路。
【請求項３】
前記内部クロック信号は、前記第１クロック信号の立上りエッジに同期させられ、前記第２クロック信号の立下りエッジに同期させられることを特徴とする請求項１に記載の遅延同期ループ回路。
【請求項４】
前記内部クロック信号の立上りエッジは前記第１クロック信号の立上りエッジに同期させられ、前記内部クロック信号の立下りエッジは前記第２クロック信号の立下りエッジに同期させられることを特徴とする請求項３に記載の遅延同期ループ回路。
【請求項５】
前記第１遅延同期回路は、前記フィードバッククロック信号の立上りエッジが前記デューティサイクル補正器の出力信号の立上りエッジに同期するまで前記第１所定時間を調整することを特徴とする請求項１に記載の遅延同期ループ回路。
【請求項６】
前記第２遅延同期回路は、前記フィードバッククロック信号の反転信号の立上りエッジが前記デューティサイクル補正器の出力信号の反転信号の立上りエッジに同期するまで前記第２所定時間を調整することを特徴とする請求項１に記載の遅延同期ループ回路。
【請求項７】
前記第１遅延同期回路は、
前記外部クロック信号を前記第１所定時間だけ遅延させ、前記第１所定時間を調整可能に直列に連結した多数個の単位遅延器を備える第１遅延部と、
前記フィードバッククロック信号の立上りエッジの位相と前記デューティサイクル補正器の出力信号の立上りエッジの位相とを比較してその位相差を出力する第１位相比較器と、
前記第１位相比較器の出力をラッチする第１レジスターと、
前記第１遅延部と前記第１レジスターに連結され、前記第１レジスターの出力に応答して前記第１遅延部から出力される多数個の出力信号のうち１つを選択して前記波形混合器に伝達する第１マルチプレクサとを具備することを特徴とする請求項１に記載の遅延同期ループ回路。
【請求項８】
前記第２遅延同期回路は、
前記外部クロック信号を前記第２所定時間だけ遅延させ、前記第２所定時間を調整可能に直列に連結した多数個の単位遅延器を備える第２遅延部と、
前記フィードバッククロック信号の反転信号の立上りエッジの位相と前記デューティサイクル補正器の出力信号の反転信号の立上りエッジの位相とを比較してその位相差を出力する第２位相比較器と、
前記第２位相比較器の出力をラッチする第２レジスターと、
前記第２遅延部と前記第２レジスターに連結され、前記第２レジスターの出力に応答して前記第２遅延部から出力される多数個の出力信号のうち何れか１つを選択して前記波形混合器に伝達する第２マルチプレクサとを具備することを特徴とする請求項１に記載の遅延同期ループ回路。
【請求項９】
外部データを入力する入力受信器と、
入力されるデータを貯蔵するメモリセルアレイと、
前記入力受信器と前記メモリセルアレイとをインターフェーシングするインターフェースロジックと、
外部クロック信号のデューティサイクルを補正するデューティサイクル補正器と、
前記デューティサイクル補正器の出力信号と前記外部クロック信号とを入力し、前記入力受信器にジッタの少ない内部クロック信号を発生して提供する遅延同期ループ回路を具備し、
前記遅延同期ループ回路は、
前記デューティサイクル補正器の出力信号及びフィードバッククロック信号に応答して前記外部クロック信号を第１所定時間だけ遅延させて第１クロック信号を発生する第１遅延同期回路と、
前記デューティサイクル補正器の出力信号の反転信号と前記フィードバッククロック信号の反転信号とに応答して前記外部クロック信号を第２所定時間だけ遅延させて第２クロック信号を発生する第２遅延同期回路と、
前記第１クロック信号のエッジと前記第２クロック信号のエッジに同期させた内部クロック信号を発生する波形混合器とを具備することを特徴とする半導体メモリ装置。
【請求項１０】
前記遅延同期ループ回路は補償遅延器をさらに具備し、前記補償遅延器は前記内部クロック信号を第３所定時間だけ遅延させて前記フィードバッククロック信号を発生することを特徴とする請求項９に記載の半導体メモリ装置。
【請求項１１】
前記内部クロック信号は前記第１クロック信号の立上りエッジに同期させられ、前記第２クロック信号の立下りエッジに同期させられることを特徴とする請求項９に記載の半導体メモリ装置。
【請求項１２】
前記内部クロック信号の立上りエッジは前記第１クロック信号の立上りエッジに同期させられ、前記内部クロック信号の立下りエッジは前記第２クロック信号の立下りエッジに同期させられることを特徴とする請求項１１に記載の半導体メモリ装置。
【請求項１３】
前記第１遅延同期回路は、前記フィードバッククロック信号の立上りエッジが前記デューティサイクル補正器の出力信号の立上りエッジに同期するまで前記第１所定時間を調整することを特徴とする請求項９に記載の半導体メモリ装置。
【請求項１４】
前記第２遅延同期回路は、前記フィードバッククロック信号の反転信号の立上りエッジが前記デューティサイクル補正器の出力信号の反転信号の立上りエッジに同期するまで前記第２所定時間を調整することを特徴とする請求項９に記載の半導体メモリ装置。
【請求項１５】
前記第１遅延同期回路は、
前記外部クロック信号を前記第１所定時間だけ遅延させ、前記第１所定時間を調整可能に直列に連結した多数個の単位遅延器を備える第１遅延部と、
前記フィードバッククロック信号の立上りエッジの位相と前記デューティサイクル補正器の出力信号の立上りエッジの位相とを比較してその位相差を出力する第１位相比較器と、
前記第１位相比較器の出力をラッチさせる第１レジスターと、
前記第１遅延部と前記第１レジスターに連結され、前記第１レジスターの出力に応答して前記第１遅延部から出力される多数個の出力信号のうち何れか１つを選択して前記波形混合器に伝達する第１マルチプレクサ具備することを特徴とする請求項９に記載の半導体メモリ装置。
【請求項１６】
前記第２遅延同期回路は、
前記外部クロック信号を前記第２所定時間だけ遅延させ、前記第２所定時間を調整可能に直列に連結した多数個の単位遅延器を備える第２遅延部と、
前記フィードバッククロック信号の反転信号の立上りエッジの位相と前記デューティサイクル補正器の出力信号の反転信号の立上りエッジの位相とを比較してその位相差を出力する第２位相比較器と、
前記第２位相比較器の出力をラッチさせる第２レジスターと、
前記第２遅延部と前記第２レジスターに連結され、前記第２レジスターの出力に応答して前記第２遅延部から出力される多数個の出力信号のうち何れか１つを選択して前記波形混合器に伝達する第２マルチプレクサとを具備することを特徴とする請求項９に記載の半導体メモリ装置。
【請求項１７】
遅延同期方法において、
外部クロック信号のデューティサイクルを補正する段階と、
前記デューティサイクルの補正されたクロック信号の位相とフィードバッククロック信号の位相とを比較してその結果に応答して前記外部クロック信号を第１所定時間だけ遅延させて第１クロック信号を発生する段階と、
前記デューティサイクルの補正されたクロック信号と前記フィードバッククロック信号とを反転させる段階と、
前記デューティサイクルの補正されたクロック信号の反転信号の位相と前記フィードバッククロック信号の反転信号の位相とを比較してその結果に応答して前記外部クロック信号を第２所定時間だけ遅延させて第２クロック信号を発生する段階と、
前記第１クロック信号のエッジと前記第２クロック信号のエッジに同期させて内部クロック信号を発生する段階とを具備することを特徴とする遅延同期方法。
【請求項１８】
前記遅延同期方法は、前記内部クロック信号を第３所定時間だけ遅延させて前記フィードバッククロック信号を発生する段階をさらに具備することを特徴とする請求項１７に記載の遅延同期方法。
【請求項１９】
前記内部クロックを発生する段階は、前記内部クロック信号を前記第１クロック信号の立上りエッジと前記第２クロック信号の立下りエッジに同期させる段階を具備することを特徴とする請求項１７に記載の遅延同期方法。
【請求項２０】
前記内部クロックを発生する段階は、前記内部クロック信号の立上りエッジを前記第１クロック信号の立上りエッジに同期させ、前記内部クロック信号の立下りエッジを前記第２クロック信号の立下りエッジに同期させる段階を具備することを特徴とする請求項１９に記載の遅延同期方法。
【請求項２１】
前記第１クロック信号を発生する段階は、前記フィードバッククロック信号の立上りエッジが前記デューティサイクルの補正されたクロック信号の立上りエッジに同期するまで前記第１所定時間を調整する段階を具備することを特徴とする請求項１７に記載の遅延同期方法。
【請求項２２】
前記第２クロック信号を発生する段階は、前記フィードバッククロック信号の反転信号の立上りエッジが前記デューティサイクルの補正されたクロック信号の反転信号の立上りエッジに同期するまで前記第２所定時間を調整する段階を具備することを特徴とする請求項１７に記載の遅延同期方法。
【請求項２３】
前記第１クロック信号を発生する段階は、
前記外部クロック信号を前記第１所定時間だけ遅延させる段階と、
前記フィードバッククロック信号の立上りエッジと前記デューティサイクルの補正されたクロック信号の立上りエッジの位相差を算出する段階と、
前記位相差をラッチさせる段階と、
前記ラッチされた位相差に応答して前記第１所定時間を調整する段階とを具備することを特徴とする請求項１７に記載の遅延同期方法。
【請求項２４】
前記第２クロック信号発生段階は、
前記外部クロック信号を前記第２所定時間だけ遅延させる段階と、
前記フィードバッククロック信号の反転信号の立上りエッジと前記デューティサイクルの補正されたクロック信号の反転信号の立上りエッジの位相差を算出する段階と、
前記位相差をラッチさせる段階と、
前記ラッチされた位相差に応答して前記第２所定時間を調整する段階とを具備することを特徴とする請求項１７に記載の遅延同期方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置に係り、特にクロック信号のデューティサイクルを補正する遅延同期ループ回路及び遅延同期方法に関する。
【０００２】
【従来の技術】
遅延同期ループ回路は半導体装置に入力される外部クロック信号に対して所定時間だけ先行する内部クロック信号を発生して前記半導体装置の内部回路に提供する。遅延同期ループ回路にはデューティサイクル補正器が連結される。一般に、デューティサイクル補正器は外部クロック信号のデューティサイクルが５０%より長いか短い時にこれを５０%に補正して前記遅延同期ループ回路に提供する。
【０００３】
図１は従来の遅延同期ループ回路及びデューティサイクル補正器のブロック図である。図１を参照すれば、デューティサイクル補正器１１１と遅延同期ループ回路１２１は直列に連結される。デューティサイクル補正器１１１は外部クロック信号Clk_extのデューティサイクルを補正し、遅延同期ループ回路１２１はデューティサイクルの補正された外部クロック信号Clk_dccを入力して内部クロック信号Clk_intを発生する。デューティサイクル補正器１１１により補正された外部クロック信号Clk_dccには図２に示されたようなジッタ(jitter)t１、すなわち、位相ノイズが含まれる。また、遅延同期ループ回路１２１もそれ自体がジッタを発生させる。したがって、内部クロック信号Clk_intには、図２に示されたように、デューティサイクル補正器１１１で発生したジッタt１と遅延同期ループ回路１２１で発生したジッタとが合成されたさらに大きなジッタt２が含まれる。
【０００４】
一方、遅延同期ループ回路１２１の後にデューティサイクル補正器１１１を連結して使用しても、遅延同期ループ回路１２１の前後にデューティサイクル補正器１１１を使用しても、同様に、最終的に出力される内部クロック信号Clk_intには大きなジッタが含まれる。大きなジッタが含まれた内部クロック信号Clk_intによってデューティサイクル補正器１１１と遅延同期ループ回路１２１とを具備する半導体装置は誤動作を起こす恐れがある。したがって、半導体装置の内部クロック信号Clk_intによる誤動作を防止するためには、内部クロック信号Clk_intに含まれるジッタを減少させるべきである。
【０００５】
【発明が解決しようとする課題】
本発明が解決しようとする技術的課題は、ジッタの小さな内部クロック信号を発生する遅延同期ループ回路を提供することである。
【０００６】
本発明が解決しようとする他の技術的課題は、ジッタの小さな内部クロック信号を発生する遅延同期ループ回路を具備する半導体メモリ装置を提供することである。
【０００７】
本発明が解決しようとするさらに他の技術的課題は、半導体装置に提供される内部クロック信号に含まれるジッタを減少させるための遅延同期方法を提供することである。
【０００８】
【課題を解決するための手段】
前記技術的課題を達成するために本発明は、第１遅延同期回路、第２遅延同期回路及び波形混合器を具備する。
【０００９】
遅延同期ループ回路は外部クロック信号のデューティサイクルを補正するデューティサイクル補正器に連結される。
【００１０】
第１遅延同期回路はデューティサイクル補正器の出力信号及びフィードバッククロック信号に応答して外部クロック信号を第１所定時間だけ遅延させて第１クロック信号を発生する。
【００１１】
第２遅延同期回路はデューティサイクル補正器の出力信号の反転信号とフィードバッククロック信号の反転信号に応答して外部クロック信号を第２所定時間だけ遅延させて第２クロック信号を発生する。
【００１２】
波形混合器は第１クロック信号のエッジと第２クロック信号のエッジに同期させた内部クロック信号を発生する。
【００１３】
望ましくは、前記遅延同期ループ回路は補償遅延器をさらに備え、前記補償遅延器は前記内部クロック信号を第３所定時間だけ遅延させて前記フィードバッククロック信号を発生する。
【００１４】
前記内部クロック信号の立上りエッジは前記第１クロック信号の立上りエッジに同期させられ、前記内部クロック信号の立下りエッジは前記第２クロック信号の立下りエッジに同期させられる。
【００１５】
前記フィードバッククロック信号の立上りエッジが前記デューティサイクル補正器の出力信号の立上りエッジに同期するまで前記第１所定時間は調整され、前記フィードバッククロック信号の反転信号の立上りエッジが前記デューティサイクル補正器の出力信号の反転信号の立上りエッジに同期するまで前記第２所定時間は調整される。
【００１６】
前記他の技術的課題を達成するために本発明は、外部データを入力する入力受信器、入力されるデータを貯蔵するメモリセルアレイ、前記入力受信器と前記メモリセルアレイをインターフェーシングするインターフェースロジック、外部クロック信号のデューティサイクルを補正するデューティサイクル補正器、及び前記デューティサイクル補正器の出力信号と前記外部クロック信号とを入力して前記入力受信器にジッタの少ない内部クロック信号を発生して提供する遅延同期ループ回路を具備し、前記遅延同期ループ回路は、前記デューティサイクル補正器の出力信号及びフィードバッククロック信号に応答して前記外部クロック信号を第１所定時間だけ遅延させて第１クロック信号を発生する第１遅延同期回路、前記デューティサイクル補正器の出力信号の反転信号と前記フィードバッククロック信号の反転信号に応答して前記外部クロック信号を第２所定時間遅延させて第２クロック信号を発生する第２遅延同期回路、及び前記第１クロック信号のエッジと前記第２クロック信号のエッジに同期させた内部クロック信号を発生する波形混合器を具備する半導体メモリ装置を提供する。
【００１７】
望ましくは、前記遅延同期ループ回路は補償遅延器をさらに備え、前記補償遅延器は前記内部クロック信号を第３所定時間だけ遅延させて前記フィードバッククロック信号を発生する。
【００１８】
前記内部クロック信号の立上りエッジは前記第１クロック信号の立上りエッジに同期させられ、前記内部クロック信号の立下りエッジは前記第２クロック信号の立下りエッジに同期させられる。
【００１９】
前記第１遅延同期回路は前記フィードバッククロック信号の立上りエッジが前記デューティサイクル補正器の出力信号の立上りエッジに同期するまで前記第１所定時間を調整し、前記第２遅延同期回路は前記フィードバッククロック信号の反転信号の立上りエッジが前記デューティサイクル補正器の出力信号の反転信号の立上りエッジに同期するまで前記第２所定時間を調整する。
【００２０】
前記さらに他の技術的課題を達成するために本発明は、遅延同期方法において、外部クロック信号のデューティサイクルを補正する段階、前記デューティサイクルの補正されたクロック信号の位相とフィードバッククロック信号の位相とを比較してその結果に応答して前記外部クロック信号を第１所定時間だけ遅延させて第１クロック信号を発生する段階、前記デューティサイクルの補正されたクロック信号と前記フィードバッククロック信号とを反転させる段階、前記デューティサイクルの補正されたクロック信号の反転信号の位相と前記フィードバッククロック信号の反転信号の位相とを比較してその結果に応答して前記外部クロック信号を第２所定時間だけ遅延させて第２クロック信号を発生する段階、及び前記第１クロック信号のエッジと前記第２クロック信号のエッジに同期させた内部クロック信号を発生する段階を具備する遅延同期方法を提供する。
【００２１】
望ましくは、前記遅延同期方法は前記内部クロック信号を第３所定時間だけ遅延させて前記フィードバッククロック信号を発生する段階をさらに備える。
【００２２】
前記内部クロックを発生する段階は、前記内部クロック信号の立上りエッジを前記第１クロック信号の立上りエッジに同期させ、前記内部クロック信号の立下りエッジを前記第２クロック信号の立下りエッジに同期させる段階を具備する。
【００２３】
前記第１クロック信号を発生する段階は、前記フィードバッククロック信号の立上りエッジが前記デューティサイクルの補正されたクロック信号の立上りエッジに同期するまで前記第１所定時間を調整する段階を具備する。
【００２４】
前記第２クロック信号を発生する段階は前記フィードバッククロック信号の反転信号の立上りエッジが前記デューティサイクルの補正されたクロック信号の反転信号の立上りエッジに同期するまで前記第２所定時間を調整する段階を具備する。
【００２５】
【発明の実施の形態】
本発明と本発明の動作上の利点及び本発明の実施によって達成される目的を十分に理解するためには、本発明の望ましい実施形態を例示する添付図面及びその内容を参照しなければならない。
【００２６】
以下、添付した図面に基づいて本発明の望ましい実施形態を説明することによって、本発明を詳しく説明する。図面において、同じ部材符号は同じ部材を示す。
【００２７】
図３は本発明の望ましい実施形態に係る遅延同期ループ回路及びデューティサイクル補正器のブロック図である。
【００２８】
図３を参照すれば、遅延同期ループ回路３２１は第１遅延同期回路３３１、第２遅延同期回路３３２、波形混合器３５１、補償遅延器３４１及びインバータ３６１、３６２を具備する。
【００２９】
デューティサイクル補正器３１１は外部クロック信号Clk_extのデューティサイクルが５０%より短いか長い時にこれを５０%に補正して出力信号Clk_dccを発生する。外部クロック信号Clk_extのデューティサイクルが５０%より短いということは外部クロック信号Clk_extのハイ電圧区間がロー電圧区間より短いということを示し、外部クロック信号Clk_extのデューティサイクルが５０%より長いということは外部クロック信号のハイ電圧区間がロー電圧区間より長いということを示す。
【００３０】
遅延同期ループ回路３２１は外部クロック信号Clk_extとデューティサイクル補正器３１１の出力信号Clk_dccとフィードバッククロック信号Clk_fbを入力して内部クロック信号Clk_intを発生する。第１遅延同期回路３３１と第２遅延同期回路３３２は並列に連結されており、第１及び第２遅延同期回路３３１、３３２によって外部クロック信号Clk_extのデューティサイクルが補正される。すなわち、外部クロック信号Clk_extのデューティサイクルが５０%より短いか長い場合、遅延同期ループ回路３２１はデューティサイクルが５０%に補正された内部クロック信号Clk_intを発生する。
【００３１】
外部クロック信号Clk_extのデューティサイクルが５０%の時、第１遅延同期回路３３１から出力される第１クロック信号Clk_rのデューティサイクルと第２遅延同期回路３３２から出力される第２クロック信号Clk_fのデューティサイクルは５０%であり、その位相は相等しい。外部クロック信号Clk_extのデューティサイクルが５０%より短い時は、第１クロック信号Clk_rのデューティサイクルと第２クロック信号Clk_fのデューティサイクルは５０%より短く、第１クロック信号Clk_rの位相が第２クロック信号Clk_fの位相より先行する。外部クロック信号Clk_extのデューティサイクルが５０%より長い時は、第１クロック信号Clk_rのデューティサイクルと第２クロック信号Clk_fのデューティサイクルは５０%より長く、第１クロック信号Clk_rの位相が第２クロック信号Clk_fの位相より遅れる。
【００３２】
第１遅延同期回路３３１は、外部クロック信号Clk_ext、デューティサイクル補正器３１１の出力信号Clk_dcc及びフィードバッククロック信号Clk_fbを入力して第１クロック信号Clk_rを発生する。第１クロック信号Clk_rは、外部クロック信号Clk_extを第１所定時間(図７Ａ及び図７Ｂのd１)だけ遅延させた信号である。第１遅延同期回路３３１はフィードバッククロック信号Clk_fbの立上りエッジ(rising edge)をデューティサイクル補正器３１１の出力信号Clk_dccの立上りエッジに同期させる。この過程で前記第１所定時間(図７Ａ及び図７Ｂのd１)はフィードバッククロック信号Clk_fbの立上りエッジがデューティサイクル補正器３１１の出力信号Clk_dccの立上りエッジに同期するまで調整される。すなわち、図７Ａ及び図７Ｂに示されたように第１クロック信号Clk_rはデューティサイクル補正器３１１の出力信号Clk_dccとフィードバッククロック信号Clk_fbの位相差t２だけさらに遅延される。
【００３３】
補償遅延器３４１は内部クロック信号Clk_intを第２所定時間(図７Ａ及び図７Ｂのd３)だけ遅延させてフィードバッククロック信号Clk_fbを発生する。
【００３４】
インバータ３６１、３６２はデューティサイクル補正器３１１の出力信号Clk_dcc及びフィードバッククロック信号Clk_fbを反転させて信号Clk_dccb、Clk_fbbを出力する。
【００３５】
第２遅延同期回路３３２は、外部クロック信号Clk_ext、デューティサイクル補正器３１１の出力信号Clk_dccの反転信号Clk-dccb及びフィードバッククロック信号Clk_fbの反転信号Clk_fbbを入力して第２クロック信号Clk_fを発生する。第２クロック信号Clk_fは、外部クロック信号Clk_extを第２所定時間(図７Ａ及び図７Ｂのd２)だけ遅延させた信号である。第２遅延同期回路３３２の構造及び動作は第１遅延同期回路３３１と同一である。したがって、第２遅延同期回路３３２はフィードバッククロック信号Clk_fbの反転信号Clk-fbbの立上りエッジをデューティサイクル補正器３１１の出力信号Clk_dccの反転信号Clk-dccbの立上りエッジに同期させる。換言すれば、フィードバッククロック信号Clk_fbの立下りエッジをデューティサイクル補正器３１１の出力信号Clk_dccの立下りエッジに同期させる。この過程で前記第２所定時間(図７Ａ及び図７Ｂのd２)はフィードバッククロック信号Clk_fbの反転信号Clk_fbbの立上りエッジがデューティサイクル補正器３１１の出力信号Clk_dccの反転信号Clk_dccbの立上りエッジに同期するまで調整される。すなわち、第２クロック信号Clk-fは図７Ａに示された時間t１+t２だけさらに遅延される。
【００３６】
波形混合器３５１は第１及び第２クロック信号Clk_r、Clk_fを入力して内部クロック信号Clk_intを発生する。すなわち、内部クロック信号Clk_intの立上りエッジは第１クロック信号Clk_rの立上りエッジに同期し、内部クロック信号Clk_intの立下りエッジは第２クロック信号Clk_fの立下りエッジに同期する。したがって、外部クロック信号のデューティサイクルが５０%より長いか短くても内部クロック信号のデューティサイクルは５０%に補正される。
【００３７】
前述したように、第１遅延同期回路３３１と第２遅延同期回路３３２を並列に連結することによって、内部クロック信号Clk_intのデューティサイクルは遅延同期ループ回路３２１により５０%に補正される。また、遅延同期ループ回路３２１の信号入力線INに外部クロック信号Clk_extを入力することによって、遅延同期ループ回路３２１から出力される内部クロック信号Clk_intには遅延同期ループ回路３２１自体が発生するジッタのみが含まれる。すなわち、デューティサイクル補正器３１１から出力されるクロック信号Clk_dccがジッタを含んでいるが、クロック信号Clk_dccは外部クロック信号Clk_extから第１クロック信号Clk_rあるいは第２クロック信号Clk_fまでの遅延時間を制御する制御信号を生成するためにのみ使われるためにクロック信号Clk_dccに含まれる遅延同期ループ回路３２１のループバンド幅より高い周波数のジッタ成分は第１クロック信号Clk_rあるいは第２クロック信号Clk_fに影響を与えない。したがって、内部クロック信号Clk_intのジッタは非常に小さくなる。
【００３８】
以上、デューティサイクル補正器３１１に遅延同期ループ回路３２１を連結して使用する場合を例として説明したが、デューティサイクル補正器３１１と遅延同期ループ回路３２１及び他のデューティサイクル補正器３１１を順に連結して使用する場合にも上記と類似した効果が得られる。
【００３９】
図４は図３に示された遅延同期ループ回路３２１の実施例である。図４を参照すれば、第１遅延同期回路３３１は、第１位相比較器４１１、第１レジスター４２１及び第１マルチプレクサ４３１を具備し、第２遅延同期回路３３２は、第２位相比較器４１２、第２レジスター４２２及び第２マルチプレクサ４３２を具備する。第１及び第２遅延同期回路３３１、３３２は遅延部４４１を共有する。第１及び第２遅延同期回路３３１、３３２はそれぞれの遅延部４４１を具備することもある。
【００４０】
第１位相比較器４１１はデューティサイクル補正器３１１の出力信号Clk_dccとフィードバッククロック信号Clk_fbを入力して該２つの信号Clk_dcc、Clk_fbの位相を比較し、その位相差を出力する。第１レジスター４２１は第１位相比較器４１１から出力される位相差信号をラッチする。第１レジスター４２１はフリップフロップで構成されうる。第１マルチプレクサ４３１は第１レジスター４２１の出力に応答して遅延部４４１から出力される多数個の遅延信号DO１〜Donのうち何れか１つを選択して第１クロック信号Clk_rとして出力する。すなわち、デューティサイクル補正器３１１の出力信号Clk_dccの立上りエッジとフィードバッククロック信号Clk_fbの立上りエッジの位相差が大きければ、第１マルチプレクサ４３１は外部クロック信号Clk_extを遅延させた信号のうち遅延時間の大きい信号を第１クロック信号Clk_rとして出力する。デューティサイクル補正器３１１の出力信号Clk_dccの立上りエッジとフィードバッククロック信号Clk_fbの立上りエッジの位相差が小さければ、第１マルチプレクサ４３１は外部クロック信号Clk_extを遅延させた信号のうち遅延時間の小さい信号を第１クロック信号Clk_rとして出力する。
【００４１】
遅延部４４１は直列に連結された多数個の単位遅延器D１〜Dnを具備し、外部クロック信号Clk_extを遅延させて多数個の遅延信号DO１〜DOnを出力する。遅延部４４１の入力端から離れるほど出力信号の遅延時間は長くなる。
【００４２】
第２位相比較器４１２はデューティサイクル補正器３１１の出力信号Clk_dccの反転信号Clk-dccbとフィードバッククロック信号Clk_fbの反転信号Clk-fbbとを入力して該信号Clk_dccb、Clk_fbbの立上りエッジの位相を比較し、その位相差を出力する。結果的に、第２位相比較器４１２はデューティサイクル補正器３１１の出力信号Clk_dccの立下りエッジとフィードバッククロック信号Clk_fbの立下りエッジとを比較する。第２レジスター４２２は第２位相比較器４１２から出力される位相差信号をラッチする。第２レジスター４２２はフリップフロップで構成されうる。第２マルチプレクサ４３２は第２レジスター４２２の出力に応答して遅延部４４１から出力される多数個の遅延信号DO１〜Donのうち何れか１つを選択して第２クロック信号Clk_fとして出力する。デューティサイクル補正器３１１の出力信号Clk_dccの反転信号Clk_dccbの立上りエッジとフィードバッククロック信号Clk_fbの反転信号Clk_fbbの立上りエッジの位相差が大きければ、第２マルチプレクサ４３２は外部クロック信号Clk_extを遅延させた信号のうち遅延時間の大きい信号を第２クロック信号Clk_fとして出力する。デューティサイクル補正器３１１の出力信号Clk_dccの反転信号Clk_dccbの立上りエッジとフィードバッククロック信号Clk_fbの反転信号Clk_fbbの立上りエッジの位相差が小さければ、第２マルチプレクサ４３２は外部クロック信号Clk_extを遅延させた信号のうち遅延時間の小さい信号を第２クロック信号Clk_fとして出力する。
【００４３】
このように外部クロック信号Clk_extは遅延部４４１によって１次的に第１所定時間だけ遅延され、最終的にデューティサイクル補正器３１１の出力信号Clk_dccの立上りエッジとフィードバッククロック信号Clk_fbの立上りエッジの位相差だけ遅延部４４１により調整されて第１クロック信号Clk_rとして発生される。また、外部クロック信号Clk_extは遅延部４４１によって１次的に第２所定時間だけ遅延され、最終的にデューティサイクル補正器３１１の出力信号Clk_dccの反転信号Clk_dccbの立上りエッジとフィードバッククロック信号Clk_fbの反転信号Clk_fbbの立上りエッジの位相差だけ遅延部４４１により調整されて第２クロック信号Clk_fとして発生される。
【００４４】
図５は図４に示された波形混合器３５１の実施例である。図５を参照すれば、波形混合器３５１はパルス発生器５１１、５１２とフリップフロップ５４１を具備する。
【００４５】
パルス発生器５１１はインバータチェーン５２１とANDゲート５３１を具備し、第１クロック信号Clk_rを入力する。パルス発生器５１１は図６に示されたように第１クロック信号Clk_rが論理ローから論理ハイに遷移される時、パルス信号６１１を発生する。パルス信号６１１のパルス幅td１はインバータチェーン５２１を構成するインバータの数によって決定される。すなわち、インバータチェーン５２１を構成するインバータの数が多ければ、パルス信号６１１のパルス幅td１が大きくなり、インバータチェーン５２１を構成するインバータの数が少なければ、パルス信号６１１のパルス幅td１が小さくなる。
【００４６】
パルス発生器５１２は、インバータ５５１、インバータチェーン５２２及びANDゲート５３２を備え、第２クロック信号Clk_fを入力する。パルス発生器５１２は、図６に示されたように第２クロック信号Clk_fが論理ハイから論理ローに遷移される時にパルス信号６２１を発生する。パルス信号６２１のパルス幅td２はパルス発生器５１１と同様にインバータチェーン５２２を構成するインバータの数によって決定される。
【００４７】
フリップフロップ５４１はパルス発生器５１１、５１２の出力を入力して内部クロック信号Clk_intを発生する。内部クロック信号Clk_intはパルス発生器５１１からパルス信号６１１が発生すれば論理ローから論理ハイに遷移し、パルス発生器５１２からパルス信号６２１が発生すれば論理ハイから論理ローに遷移する。フリップフロップ５４１はRSフリップフロップで構成されうる。
【００４８】
このように波形混合器は第１クロック信号Clk_rの立上りエッジと第２クロック信号Clk_fの立下りエッジとを混合して内部クロック信号Clk_intを発生する。
【００４９】
図７Ａは外部クロック信号Clk_extのデューティサイクルが５０%より短い時、５０%に補正される方法を示す信号のタイミング図である。
【００５０】
図７Ａを参照すれば、外部クロック信号Clk_extの論理ハイ区間l１が論理ロー区間l２より短く、デューティサイクル補正器３１１の出力信号Clk_dccのデューティサイクルは５０%である。すなわち、デューティサイクル補正器３１１の出力信号Clk_dccの論理ハイ区間l３と論理ロー区間l３は同一である。第１クロック信号Clk_rは１次的に第１所定時間d１だけ遅延され、第２クロック信号Clk_fは第２所定時間d２だけ遅延される。第１クロック信号Clk_rの立上りエッジと第２クロック信号Clk_fの立下りエッジに同期して内部クロック信号Clk_intが発生する。内部クロック信号Clk_intが第３所定時間d３だけ遅延されてフィードバッククロック信号Clk_fbとして発生する。第１クロック信号Clk_rは最終的にフィードバッククロック信号Clk_fbの立上りエッジとデューティサイクル補正器３１１の出力信号Clk_dccの立上りエッジの位相差だけ遅延されて発生する。第２クロック信号Clk_fは最終的にデューティサイクル補正器３１１の出力信号Clk_dccの反転信号Clk-dccbの立上りエッジとフィードバッククロック信号Clk_fbの反転信号Clk_fbbの立上りエッジとの位相差t１+t２だけ遅延されて発生される。したがって、内部クロック信号Clk_intは第１クロック信号Clk_rの立上りエッジと第２クロック信号Clk_fの立下りエッジに同期してデューティサイクルが５０%である信号として発生される。
【００５１】
図７Ｂは外部クロック信号Clk_extのデューティサイクルが５０%より長い時に５０%に補正される方法を示す信号のタイミング図である。
【００５２】
図７Ｂを参照すれば、外部クロック信号Clk_extの論理ハイ区間l２が論理ロー区間l１より短く、デューティサイクル補正器３１１の出力信号Clk_dccのデューティサイクルは５０%である。第１クロック信号Clk_rは１次的に第１所定時間d１だけ遅延され、第２クロック信号Clk_fは第２所定時間d２だけ遅延される。第１クロック信号Clk_rの立上りエッジと第２クロック信号Clk_fの立下りエッジに同期して内部クロック信号Clk_intが発生する。内部クロック信号Clk_intが第３所定時間d３だけ遅延されてフィードバッククロック信号Clk_fbとして発生する。信号Clk_fbb、Clk_dccbはフィードバッククロック信号Clk_fbとデューティサイクル補正器３１１の出力信号Clk_dccが反転された信号である。第１クロック信号Clk_rは最終的にフィードバッククロック信号Clk_fbの立上りエッジとデューティサイクル補正器３１１の出力信号Clk_dccの立上りエッジの位相差t２だけ遅延されて発生する。デューティサイクル補正器３１１の出力信号Clk_dccの反転信号Clk-dccbの立上りエッジとフィードバッククロック信号Clk_fbの反転信号Clk_fbbの立上りエッジとの位相差がないので、第２クロック信号Clk_fは遅延無しに発生される。したがって、内部クロック信号Clk_intは第１クロック信号Clk_rの立上りエッジと第２クロック信号Clk_fの立下りエッジに同期してデューティサイクルが５０%である信号として発生される。
【００５３】
図７Ａ及び図７Ｂに示されたように、外部クロック信号Clk_extのデューティサイクルが５０%より短いか長い時、本発明の好適な実施形態に係る遅延同期ループ回路３２１は外部クロック信号Clk_extの遅延時間を調整して外部クロック信号Clk_extのデューティサイクルを５０%に補正して内部クロック信号Clk_intとして発生する。
【００５４】
図８は本発明の好適な実施形態に係るラムバスメモリ半導体装置のブロック図である。
【００５５】
図８を参照すれば、ラムバスメモリ半導体装置８０１は、デューティサイクル補正器３１１、遅延同期ループ回路３２１、入力受信器８１１、インターフェースロジック８２１、メモリセルアレイ８３１、出力バッファ８４１を具備する。デューティサイクル補正器３１１と遅延同期ループ回路３２１としては図３に示されたデューティサイクル補正器３１１と遅延同期ループ回路３２１を適用する。
【００５６】
入力受信器８１１は外部データDinを入力して内部クロック信号Clk_intに同期して外部データDinの電圧レベルをラムバスメモリ半導体装置８０１の内部に適した電圧レベルに変換する。
【００５７】
インターフェースロジック８２１は入力受信器８１１とメモリセルアレイ８３１をインターフェーシングする役割をする。
【００５８】
メモリセルアレイ８３１はインターフェースロジック８２１の出力を貯蔵する。
【００５９】
出力バッファ８４１はメモリセルアレイ８３１から出力されるデータの電圧レベルをラムバスメモリ半導体装置８０１に連結する外部システムに適したレベルに変換する。
【００６０】
このようにラムバスメモリ半導体装置８０１はジッタの小さな内部クロック信号Clk_intを発生する遅延同期ループ回路３２１を具備することによって誤動作が防止される。遅延同期ループ回路３２１はラムバスメモリ半導体装置８０１と同様にあらゆる半導体メモリ装置に適用されうる。
【００６１】
前述したように本発明の好適な実施形態によれば、遅延同期ループ回路３２１は相互並列に連結された第１遅延同期回路３３１と第２遅延同期回路３３２とを具備することによって、内部クロック信号Clk_intのデューティサイクルを５０%に補正する。また、外部クロック信号Clk_extが遅延同期ループ回路３２１に直接入力されることによって、遅延同期ループ回路３２１から出力される内部クロック信号Clk_intには遅延同期ループ回路３２１自体が発生するジッタのみが含まれる。したがって、内部クロック信号Clk_intのジッタは非常に小さくなる。
【００６２】
以上、図面及び明細書により本発明の好適な実施形態を説明した。ここで、特定の用語が使われたが、これは単に本発明を説明するために使われたものに過ぎず、意味限定や特許請求の範囲に記載された本発明の範囲を制限するために使われたものではない。当業者ならばこれに基づいて多様な変形及び均等な他の実施形態を採用し得ることを理解しうる。したがって、本発明の真の技術的な保護範囲は、上記の実施形態に限定されず特許請求の範囲に記載された技術的思想によって決定されるべきである。
【００６３】
【発明の効果】
従って、本発明によれば、デューティサイクル補正器の高周波ジッタが内部クロック信号のジッタに加えられなくなって内部クロック信号のジッタが減少される。
【図面の簡単な説明】
【図１】従来の遅延同期ループ回路及びデューティサイクル補正器のブロック図である。
【図２】図１に示された信号のタイミング図である。
【図３】本発明の望ましい実施例に係る遅延同期ループ回路及びデューティサイクル補正器のブロック図である。
【図４】図３に示された遅延同期ループ回路の実施例を示すブロック図である。
【図５】図４に示された波形混合器の実施例を示す回路図である。
【図６】前記図５に示された信号のタイミング図である。
【図７Ａ】外部クロック信号のデューティサイクルが５０%より短い時にこれを５０%に補正する方法を示すためのタイムミング図である。
【図７Ｂ】外部クロック信号のデューティサイクルが５０%より長い時にこれを５０%に補正する方法を示すためのタイミング図である。
【図８】本発明に係るラムバスメモリ半導体装置のブロック図である。
【符号の説明】
３２１   遅延同期ループ回路
３３１   第１遅延同期回路
３３２   第２遅延同期回路
３５１   波形混合器
３４１   補償遅延器
３６１、３６２   インバータ
【図１】
0003751847.tif 000002
【図２】
0003751847.tif 000003
【図３】
0003751847.tif 000004
【図４】
0003751847.tif 000005
【図５】
0003751847.tif 000006
【図６】
0003751847.tif 000007
【図７Ａ】
0003751847.tif 000008
【図７Ｂ】
0003751847.tif 000009
【図８】
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