(57)【特許請求の範囲】
【請求項１】
表示ラインに対応して水平方向に配列された複数の行電極と、前記行電極に交叉する複数の列電極との各交叉部に画素に対応した放電セルが形成されているディスプレイパネルを発光駆動するにあたり、単位表示期間をＮ個（Ｎは２以上の整数）の分割期間に区切り、入力映像信号に基づく各画素毎の画素データに応じて前記放電セルを前記分割期間毎に発光又は消灯させることにより中間表示を行うディスプレイパネルの中間調表示方法であって、
Ｎ個の前記分割期間に夫々異なる発光期間の割り当てを行う第１の発光モードと、前記単位表示期間内の先頭から第ｎ番目（ｎは１〜Ｎの整数）に配置されている前記分割期間に対して前記第１の発光モードにおいて前記第ｎ番目に配置されている前記分割期間に割り当てられる前記発光期間とは異なる発光期間を割り当てる第２の発光モードとを、前記放電セル毎又は互いに隣接する複数の放電セルが組となった放電セルブロック毎に切り替えて実行することを特徴とするディスプレイパネルの中間調表示方法。
【請求項２】
前記水平方向に配列されている前記放電セル毎又は互いに隣接する複数の放電セルが組となった放電セルブロック毎に前記発光モードの内のいずれか１が選択されていることを特徴とする請求項１記載のディスプレイパネルの中間調表示方法。
【請求項３】
前記第１の発光モードと、前記第２の発光モードとを、前記放電セル毎又は互いに隣接する複数の放電セルが組となった放電セルブロック毎に前記ディスプレイパネル上において千鳥状に実行されるように切り換えることを特徴とする請求項１記載のディスプレイパネルの中間調表示方法。
【請求項４】
前記放電セル毎又は互いに隣接する複数の放電セルが組となった放電セルブロック毎に対応した前記発光モードを前記単位表示期間毎に変更することを特徴とする請求項１、２又は３のいずれかに記載のディスプレイパネルの中間調表示方法。
【請求項５】
互いに隣接する複数の前記放電セル又は互いに隣接する複数の放電セルが組となった放電セルブロック各々に対応する画素データに夫々異なるデイザ係数を加算して得られたデイザ加算画素データ各々の上位ビットをデイザ処理画素データとし、複数の前記放電セル又は前記放電セルブロックの組み合わせにより所定の中間調表示レベルを設定することを特徴とする請求項１、２、３又は４のいずれかに記載のディスプレイパネルの中間調表示方法。
【請求項６】
前記デイザ係数を前記単位表示期間毎に変更することを特徴とする請求項５記載のディスプレイパネルの中間調表示方法。
【請求項７】
前記分割期間の内で所定の前記発光期間を有する分割期間を更に複数に分割して分割発光期間各々を得て、前記単位表示期間内での総発光期間が同一でありかつ互いに発光期間が等しい前記分割発光期間の選択順序が異なる複数の発光パターンを用意し、前記水平方向に配列されている前記放電セル又は前記放電セルブロック毎に複数の前記発光パターンのいずれかを選択することを特徴とする請求項１に記載のディスプレイパネルの中間調表示方法。
【請求項８】
前記分割期間の各々は、前記ディスプレイパネルの全放電セルに壁電荷を形成するリセット期間と、前記放電セルの各々に形成された前記壁電荷を画素データに応じて選択的に消去して点灯放電セルと消灯放電セルとを得るアドレス期間と、を含むことを特徴とする請求項１、又は７のいずれかに記載のディスプレイパネルの中間調表示方法。
【請求項９】
少なくとも１つの前記分割期間には、前記ディスプレイパネルの全放電セルを放電発光させて壁電荷を消去させるリセット期間と、前記放電セルの各々に画素データに応じた壁電荷を形成して点灯放電セルと消灯放電セルとを得るアドレス期間と、が含まれていることを特徴とする請求項１、又は７のいずれかに記載のディスプレイパネルの中間調表示方法。
【請求項１０】
前記ディスプレイパネルにおける１つの画素は、赤、緑、青なる３色の発光色夫々に対応した３つの前記放電セルにて形成されており、前記画素単位にて前記発光モード各々を一括して制御することを特徴とする請求項１、２、３、又は４のいずれかに記載のディスプレイパネルの中間調表示方法。
【請求項１１】
前記ディスプレイパネルにおける１つの画素は、赤、緑、青なる３色の発光色夫々に対応した３つの前記放電セルにて形成されており、前記放電セル単位にて前記発光モードを独立に制御することを特徴とする請求項１、２、３、又は４のいずれかに記載のディスプレイパネルの中間調表示方法。
【請求項１２】
表示ラインに対応して水平方向に配列された複数の行電極と、前記行電極に交叉する垂直方向に配列され各交点にて放電セルを形成する複数の列電極とを有し、単位表示期間を、各々が画素データに応じたアドレス走査を行うことにより点灯放電セル及び消灯放電セルを得るアドレス期間と、放電維持パルスにより前記点灯放電セルの放電発光状態を所定の発光期間だけ維持する維持放電期間とを含む複数の分割期間で構成し、前記分割期間各々での前記発光期間の重み付けを異ならせて階調表示を行うディスプレイパネルの中間表示方法であって、
前記単位表示期間中における少なくとも１の前記分割期間中における前記維持放電期間を複数の分割維持放電期間に分離し、第２番目以降の分割維持放電期間各々の直前に前記第２番目以降の分割維持放電期間での消灯放電セルを選択する選択消去期間を設けることにより、前記分割期間中において前記放電セル毎又は互いに隣接する複数の放電セルが組となった放電セルブロック毎に異なる発光期間を設定できるようにしたことを特徴とするディスプレイパネルの中間調表示方法。
【請求項１３】
前記アドレス期間では、１回の前記アドレス走査にて前記放電セル毎又は互いに隣接する複数の放電セルが組となった放電セルブロック毎に重み付けの異なる発光回数を設定することを特徴とする請求項１２記載のディスプレイパネルの中間調表示方法。
【請求項１４】
複数の前記行電極を第１及び第２行電極群に分けると共に複数の前記列電極を第１及び第２列電極群に分け、前記選択消去期間は、前記第１行電極群に一斉に消去パルスを印加すると共に前記消去パルスに同期して前記第１列電極群に第１選択パルスを印加して非放電セルを得る期間と、前記第２行電極群に一斉に消去パルスを印加すると共に前記消去パルスに同期して前記第２列電極群に第２選択パルスを印加して非放電セルを得る期間とで構成されていることを特徴とする請求項１２記載のディスプレイパネルの中間調表示方法。
【請求項１５】
前記第１行電極群は前記ディスプレイパネルにおける奇数番目の行電極であり、前記第１列電極群は前記ディスプレイパネルにおける奇数番目の列電極であり、前記第２行電極群は前記ディスプレイパネルにおける偶数番目の行電極であり、前記第２列電極群は前記ディスプレイパネルにおける偶数番目の列電極であることを特徴とする請求項１４記載のディスプレイパネルの中間調表示方法。
【請求項１６】
複数の前記行電極を第１及び第２行電極群に分けると共に複数の前記列電極を第１及び第２列電極群に分け、前記選択消去期間は、前記第１及び第２行電極群に一斉に消去パルスを印加して全放電セルを一旦消灯状態にする一斉消去期間と、前記第１行電極群に一斉に書き込みパルスを印加すると共に前記書込みパルスに同期して前記第１列電極群に第１選択パルスを印加して点灯放電セルを生成する第１選択書き込み期間と、前記第２行電極群に一斉に書き込みパルスを印加すると共に前記書込みパルスに同期して前記第２列電極群に第２選択パルスを印加して点灯放電セルを生成する第２選択書き込み期間とからなることを特徴とする請求項１２記載のディスプレイパネルの中間調表示方法。
【請求項１７】
前記第１行電極群は前記ディスプレイパネルにおける奇数番目の行電極であり、前記第１列電極群は前記ディスプレイパネルにおける奇数番目の列電極であり、前記第２行電極群は前記ディスプレイパネルにおける偶数番目の行電極であり、前記第２列電極群は前記ディスプレイパネルにおける偶数番目の列電極であることを特徴とする請求項１６記載のディスプレイパネルの中間調表示方法。
【請求項１８】
少なくとも１つの前記分割期間において前記放電セル又は互いに隣接する複数の放電セルが組となった放電セルブロック毎に重み付けの異なる発光回数を設定することにより、前記単位表示期間内の前記分割期間の表示順番が互いに異なる複数の発光モードを用意し、前記放電セル毎又は前記放電セルブロック毎に複数の前記発光モードのいずれかを選択することを特徴とする請求項１２記載のディスプレイパネルの中間調表示方法。
【請求項１９】
互いに隣接する複数の放電セルが組になった放電セルブロック内の各放電セルに対し異なる発光期間を有する分割期間を割り当てて各ブロック内の各放電セルの発光期間を加算することにより１の画素データに対応した中間調表示レベルを得るようにしたことを特徴とする請求項１２又は１８記載のディスプレイパネルの中間調表示方法。
【請求項２０】
互いに隣接する複数の前記放電セル又は互いに隣接する複数の放電セルが組になった放電セルブロック各々に対応した画素データに夫々異なるデイザ係数を加算して得られたデイザ加算画素データ各々の上位ビットをデイザ処理画素データとし、複数の前記放電セル又は前記放電セルブロックの組み合わせにより所定の中間調表示レベルを得ることを特徴とする請求項１２、１３、１４、１５、１６、１７、１８又は１９のいずれかに記載のディスプレイパネルの中間調表示方法。
【請求項２１】
前記デイザ係数を前記単位表示期間毎に変更することを特徴とする請求項２０記載のディスプレイパネルの中間調表示方法。
【請求項２２】
前記放電セル又は互いに隣接する複数の放電セルが組になった放電セルブロックに対する前記分割期間各々での発光期間を前記単位表示期間毎に変更することを特徴とする請求項１２、１３、１４、１５、１６、１７、１８、１９、２０又は２１のいずれかに記載のディスプレイパネルの中間調表示方法。
【請求項２３】
前記分割期間各々の内で所定の発光期間を有する分割期間を更に複数に分割して分割発光期間各々を得て、前記単位表示期間内での総発光期間が同一でありかつ互いに発光期間が等しい前記分割発光期間の選択順序が異なる複数の発光パターンを用意し、前記水平方向に配列されている前記放電セル又は前記放電セルブロック毎に複数の前記発光パターンのいずれかを選択することを特徴とする請求項１２、１３、１４、１５、１６、１７、１８、１９、２０、２１又は２２のいずれかに記載のディスプレイパネルの中間調表示方法。
【請求項２４】
前記分割期間の各々は、前記ディスプレイパネルの全放電セルに壁電荷を形成するリセット期間と、前記放電セルの各々に形成された前記壁電荷を画素データに応じて選択的に消去して点灯放電セルと消灯放電セルとを得るアドレス期間と、を含むことを特徴とする請求項１２、１８、１９、２２又は２３のいずれかに記載のディスプレイパネルの中間調表示方法。
【請求項２５】
少なくとも１つの前記分割期間には、前記ディスプレイパネルの全放電セルを放電発光させて壁電荷を消去させるリセット期間と、前記放電セルの各々に画素データに応じた壁電荷を形成して点灯放電セルと消灯放電セルとを得るアドレス期間と、が含まれていることを特徴とする請求項１２、１８、１９、２２又は２３のいずれかに記載のディスプレイパネルの中間調表示方法。
【請求項２６】
前記ディスプレイパネルにおける１つの画素は、赤、緑、青なる３色の発光色夫々に対応した３つの前記放電セルにて形成されており、前記画素単位にて前記発光モードを一括して制御することを特徴とする請求項１８に記載のディスプレイパネルの中間調表示方法。
【請求項２７】
前記ディスプレイパネルにおける１つの画素は、赤、緑、青なる３色の発光色夫々に対応した３つの前記放電セルにて形成されており、前記放電セル単位にて前記発光モードを独立に制御することを特徴とする請求項１８に記載のディスプレイパネルの中間調表示方法。
【請求項２８】
所定の指定された全体の中間調表示レベルに対して、互いに隣接する複数の放電セルを１組みとした放電セルブロックを形成し、前記放電セルブロック内の各放電セル各々の発光期間を加算して前記所定の指定された全体の中間調表示レベルを表示するに際し、前記放電セル各々における一部の中間調表示レベルが互いに異なるように少なくとも１つの前記分割期間において前記放電セルブロック内の各放電セル毎に長さの異なる発光期間を設定することを特徴とする請求項１２、１３、１４、１５、１６又は１７のいずれかに記載のディスプレイパネルの中間調表示方法。
【請求項２９】
前記ディスプレイパネルにおける１つの画素は、赤、緑、青なる３色の発光色夫々に対応した３つの前記放電セルにて形成されており、前記３色の発光色夫々に対応した前記放電セル単位にて独立に前記単位表示期間内において実行する発光の回数を制御することを特徴とする請求項１２、１３、１４、１５、１６又は１７のいずれかに記載のディスプレイパネルの中間調表示方法。
【請求項３０】
前記３色の発光色夫々に対応した前記放電セル毎又は互いに隣接する複数の前記放電セルからなる放電セルブロック毎に前記単位表示期間内において実行する前記発光のパターンを変更することを特徴とする請求項２９記載のディスプレイパネルの中間調表示方法。
【発明の詳細な説明】
【０００１】
【発明が属する技術分野】
本発明は、プラズマディスプレイパネル（以下、ＰＤＰと称する）、液晶ディスプレイパネル（ＬＣＤ）等のマトリクス表示方式のディスプレイパネルの中間調表示方法に関する。
【０００２】
【従来の技術】
かかるマトリクス表示方式のディスプレイパネルの一つとしてＡＣ（交流放電）型のＰＤＰが知られている。
ＡＣ型のＰＤＰは、複数の列電極（アドレス電極）と、これら列電極と直交して配列されておりかつ一対にて１走査ラインを形成する複数の行電極対とを備えている。この際、各行電極対及び列電極は、放電空間に対して誘電体層で被覆されており、これら各行電極対及び列電極の交点にて１画素に対応した放電セルが形成される構造となっている。
【０００３】
ここで、かかるマトリクス表示方式のディスプレイパネルを階調表示させる方法の一つとして、１フレーム（１フィールド）分の表示期間を、Ｎビットの画素データの各ビット桁の重み付けに対応した時間だけ点灯するＮ個のサブフレーム（サブフィールド）に分割して表示する方法（いわゆるサブフレーム法）が知られている。
【０００４】
このサブフレーム法とは、例えば画素データが６ビットの場合、１フレームの表示期間をＳＦ０、ＳＦ１...、ＳＦ５なる６個のサブフレームに分割する。この際、各サブフレームＳＦ０〜ＳＦ５では、例えば、順に１回、２回、４回、８回、１６回、３２回分の維持放電発光が行われる。これら６個のサブフレームによる発光を１通り実行することにより、１フレーム（１フィールド）分の画像に対する６４階調表現が可能となるのである。この際、各サブフレームは、全放電セルを一旦初期化するリセット期間と、画像データに基づくアドレス走査（データ書込）を行うことにより点灯セル及び消灯セルを選択するアドレス期間と、放電維持パルスの印加により上記点灯セルに対してのみその放電発光状態を維持させる維持放電期間とで構成される。尚、この維持放電期間は、上述した如き維持放電発光の回数によって決まるものである。
【０００５】
かかるアドレス走査として選択書込みアドレス法を用いた場合には、先ず、上記リセット期間にて、全放電セルを一旦リセット放電させて壁電荷を形成しその後全セルを放電発光させて壁電荷を消去して初期化する。次に、アドレス期間において、画像データに応じて該当する放電セルのみに選択的に放電発光を励起させ壁電荷の形成を行う。この際、壁電荷が形成された放電セルが点灯セルとして選択され、壁電荷の形成されなかった放電セルが消灯セルとして選択されるのである。
【０００６】
一方、このアドレス走査として選択消去アドレス法を用いた場合、先ず、リセット期間にて、全放電セルを一旦リセット放電させて壁電荷を形成して初期化を行う。次に、アドレス期間においては、一旦形成された壁電荷を画像データに応じて選択的に消去放電せしめて壁電荷を消去する。この際、壁電荷の消去された放電セルが消灯セルとして選択され、壁電荷がそのまま残った放電セルが点灯セルとして選択されるのである。
【０００７】
このような階調表示方法では、１フレーム（１フィールド）におけるサブフレームＳＦ０〜ＳＦ５の発光順番が発光期間（発光回数）の長い順、あるいは短い順の如く固定されたものとなっていた。
【０００８】
【発明が解決しようとする課題】
本発明は、上記の問題を解決するためになされたものであり、フリッカや偽輪郭の発生を防止し、コントラスト及び表示画質を向上することができるディスプレイパネルの中間調表示方法を提供することを目的とする。
【０００９】
【課題を解決するための手段】
本発明によるディスプレイパネルの中間調表示方法は、表示ラインに対応して水平方向に配列された複数の行電極と、前記行電極に交叉する垂直方向に配列され各交点にて放電セルを形成する複数の列電極とを有するディスプレイパネルを発光駆動するにあたり、単位表示期間を複数の分割期間に区切り、該分割期間各々で実行する前記放電セルの発光期間を互いに異ならしめることにより中間調表示を行うディスプレイパネルの中間調表示方法であって、前記分割期間各々に割り当てる前記発光期間の順番を互いに異ならしめた複数の発光モードを、前記放電セル毎又は互いに隣接する複数の放電セルが組となった放電セルブロック毎に切り換えて実行する。
【００１０】
【発明の実施の形態】
以下、本発明の実施例を図を参照しつつ説明する。
図１は、本発明による中間調表示方法に基づいて自発光表示器としてのプラズマディスプレイパネル（以下、ＰＤＰと称する）を駆動するプラズマディスプレイ装置の概略構成を示す図である。
【００１１】
図１において、Ａ／Ｄ変換器１は、供給されてきたアナログの映像信号をパネル駆動制御回路２から供給されるクロック信号に応じてサンプリングして１画素毎のＮビットの画素データに変換し、これをデータ変換回路３に供給する。
図２は、上記画素データのビット数が６ビットである場合に適用されるデータ変換回路３の内部構成の一例を示す図である。
【００１２】
図２において、第１データ変換回路３１は、上記Ａ／Ｄ変換器１から順次供給されてくる６ビットの画素データ（ビット６〜ビット１）を図３及び図４に示されるが如き第１変換テーブルに従って６ビット（ビット６〜ビット１）の変換画素データＡに変換し、これをセレクタ３２に供給する。一方、第２データ変換回路３３は、上記画素データを図３及び図４に示されるが如き第２変換テーブルに従って６ビット（ビット６〜ビット１）の変換画素データＢに変換し、これをセレクタ３２に供給する。セレクタ３２は、上記変換画素データＡ及びＢの内から、上記パネル駆動制御回路２から供給された選択信号に応じた方の変換画素データを選択し、これを変換画素データＨＤとして出力する。例えば、パネル駆動制御回路２からは、Ａ／Ｄ変換器１から画素データが出力される度にその選択状態を交互に切り換えるべき選択信号が供給される。
【００１３】
図５は、画面上の各画素に対応した画素データが上記選択切換動作に応じて、変換画素データＡ及びＢのいずれに変換されたかを示す図である。
図５においては、データ変換回路３は、先ず、画面の第１行第１列の画素に対応した画素データを上記第１変換テーブルに基づいて変換画素データＡに変換し、これを変換画素データＨＤとして出力する。次に、データ変換回路３は、画面の第１行第２列の画素に対応した画素データを上記第２変換テーブルに基づいて変換画素データＢに変換し、これを変換画素データＨＤとして出力する。データ変換回路３は、同様に、第１変換テーブ及び第２変換テーブルを交互に用いて第１行に該当する各画素データを順次変換して行く。次に、データ変換回路３は、第２行第１列の画素に対応した画素データを上記第２変換テーブルに基づいて変換画素データＢに変換し、これを変換画素データＨＤとして出力する。次に、データ変換回路３は、第２行第２列の画素に対応した画素データを上記第１変換テーブルに基づいて変換画素データＡに変換し、これを変換画素データＨＤとして出力する。データ変換回路３は、同様にして、第２変換テーブ及び第１変換テーブルを交互に用いて第２行に該当する各画素データを順次変換して行くのである。
【００１４】
【課題を解決するための手段】
本発明によるディスプレイパネルの中間調表示方法は、表示ラインに対応して水平方向に配列された複数の行電極と、前記行電極に交叉する複数の列電極との各交叉部に画素に対応した放電セルが形成されているディスプレイパネルを発光駆動するにあたり、単位表示期間をＮ個（Ｎは２以上の整数）の分割期間に区切り、入力映像信号に基づく各画素毎の画素データに応じて前記放電セルを前記分割期間毎に発光又は消灯させることにより中間表示を行うディスプレイパネルの中間調表示方法であって、Ｎ個の前記分割期間に夫々異なる発光期間の割り当てを行う第１の発光モードと、前記単位表示期間内の先頭から第ｎ番目（ｎは１〜Ｎの整数）に配置されている前記分割期間に対して前記第１の発光モードにおいて前記第ｎ番目に配置されている前記分割期間に割り当てられる前記発光期間とは異なる発光期間を割り当てる第２の発光モードとを、前記放電セル毎又は互いに隣接する複数の放電セルが組となった放電セルブロック毎に切り替えて実行する。
【００１５】
アドレスドライバ６は、かかるメモリ４から供給されてくる１行分の画素データビット群各々のビット論理値に対応した電圧を有する画素データパルスＤＰ1〜ＤＰmを発生し、これらをＰＤＰ１０の列電極Ｄ1〜Ｄmに夫々印加する。更に、アドレスドライバ６は、アドレスパルスＡＰEV及びＡＰOD（後述する）を夫々発生し、これらをＰＤＰ１０の列電極Ｄ1〜Ｄmに夫々印加する。
【００１６】
パネル駆動制御回路２は、上述した如きクロック信号、変換制御信号、書込及び読出信号の他に、上記映像信号中の水平及び垂直同期信号に同期して、画素データタイミング信号、リセットタイミング信号、走査タイミング信号、維持タイミング信号、及び消去タイミング信号を夫々発生する。
第１サスティンドライバ７は、上記パネル駆動制御回路２から供給された各種タイミング信号に応じて、残留電荷量を初期化するためのリセットパルス、画素データを書き込むための走査パルス、放電発光状態を維持するための維持パルス、放電発光を停止させるための消去パルスを発生し、これらをＰＤＰ１０の行電極Ｘ1〜Ｘnに印加する。第２サスティンドライバ８は、上記パネル駆動制御回路２から供給された各種タイミング信号に応じて、残留電荷量を初期化するためのリセットパルス、画素データを書き込むための走査パルス、放電発光状態を維持するための維持パルス、放電発光を停止させるための消去パルスを発生し、これらをＰＤＰ１０の行電極Ｙ1〜Ｙnに印加する。
【００１７】
尚、ＰＤＰ１０は、行電極Ｘ及び行電極Ｙの一対にて、画面の１行分に対応した行電極を形成している。例えば、ＰＤＰ１０における第１行目の行電極対は行電極Ｘ1及びＹ1であり、第ｎ行目の行電極対は行電極Ｘn及びＹnとなる。又、ＰＤＰ１０では、かかる行電極対と各列電極との交差部に１放電セルが形成される。
【００１８】
ここで、かかるＰＤＰ１０の列電極各々に上記画素データパルスＤＰが印加されている間に、行電極対（Ｘ1、Ｙ1）〜（Ｘn、Ｙn）のいずれか一対に上記走査パルスが印加されると、上記画素データパルスＤＰ1〜ＤＰm各々のパルス電圧に対応した壁電荷がこの行電極対と列電極Ｄ1〜Ｄm各々との交差部の各放電セルに形成される。その後、上記維持パルスが行電極対（Ｘ1、Ｙ1）〜（Ｘn、Ｙn）に印加されると、上記壁電荷が形成されている放電セルのみが点灯を開始し、この維持パルスのパルス数に応じた時間分だけその発光状態を維持する。視覚上においては、かかる発光状態が維持されている発光維持期間によって輝度が認識されるのである。
【００１９】
次に、かかる図１に示されるが如きプラズマディスプレイ装置によって実施されるＰＤＰ１０の駆動動作について説明する。
以下に、画像表示に費やす１フレーム（フィールド）期間を、互いに異なる発光期間にて各放電セルを放電発光させるサブフレームＳＦ０〜ＳＦ５に分割して６４階調の中間調表示を為す発光駆動の一例について説明する。
【００２０】
この際、各サブフレーム内で実施される発光の期間は、サブフレームＳＦ０での発光期間を"１"とした場合、
ＳＦ０：１
ＳＦ１：２
ＳＦ２：４
ＳＦ３：８
ＳＦ４：１６
ＳＦ５：３２
となる。
【００２１】
図６は、これらサブフレームＳＦ０〜ＳＦ５各々による発光駆動状態を示す発光駆動フォーマットの一例を示す図である。
ここで、図６に示される発光駆動フォーマットでは、上記１フレーム（フィールド）期間を第１〜第６分割期間からなる６つの分割期間に区切る。更に、各分割期間中では、後述するが如きリセット動作Ｒ、アドレス動作ＡＤ、第１維持放電動作Ｉ1、選択消去動作Ｓ、及び第２維持放電動作Ｉ2各々が実施される。
【００２２】
図７は、１フレーム（フィールド）期間における前半部の分割期間、すなわち図６における第１〜第３分割期間の各々において、ＰＤＰ１０の各電極に印加される各種駆動パルスの印加タイミングを示す図である。
図７において、先ず、第１サスティンドライバ７及び第２サスティンドライバ８は、ＰＤＰ１０の行電極Ｘ及びＹに夫々リセットパルスＲＰx及びＲＰYを同時に印加して、ＰＤＰ１０中の各放電セルに壁電荷を形成させて初期化を行う（リセット動作Ｒ）。
【００２３】
次に、アドレスドライバ６は、各行に対応したデータパルスＤＰ1〜ＤＰmを列電極Ｄ1〜Ｄmに印加する。例えば、第１行に対応したデータパルスＤＰ1〜ＤＰmを列電極Ｄ1〜Ｄmに印加し、次に、第２行に対応したデータパルスＤＰ1〜ＤＰmを列電極Ｄ1〜Ｄmに印加し、次に、第３行に対応したデータパルスＤＰ1〜ＤＰmを列電極Ｄ1〜Ｄmに印加して行くのである。第２サスティンドライバ８は、上記各データパルスＤＰの印加タイミングと同一タイミングにて、走査パルスＳＰを行電極Ｙ1〜Ｙnへと順次印加して行く。この際、走査パルスＳＰが印加された"行"と、高電圧の画素データパルスが印加された"列"との交差部の放電セルに形成されていた壁電荷が選択的に消去される（アドレス動作ＡＤ）。かかるアドレス動作により、後述する維持放電動作において放電励起する点灯放電セル、及び放電発光を行わない消灯放電セルとが得られる。
【００２４】
次に、第１サスティンドライバ７及び第２サスティンドライバ８は、行電極Ｘ及びＹに対して交互に維持パルスＩＰX及びＩＰYを印加する。この際、上記アドレス動作によって壁電荷の形成された放電セル、すなわち点灯放電セルは、かかる維持パルスＩＰX及びＩＰYが交互に印加される度に発光放電を行い、その発光放電状態を維持する（第１維持放電動作Ｉ1）。
【００２５】
尚、かかる第１維持放電動作での放電維持期間ｔaは、各分割期間によって異なる。
すなわち、
【数１】
第１分割期間での放電維持期間ｔa＝１
【数２】
第２分割期間での放電維持期間ｔa＝４
【数３】
第３分割期間での放電維持期間ｔa＝１６
となる。
【００２６】
次に、アドレスドライバ６は、列電極Ｄ1〜Ｄmの内の奇数番目の列電極各々にアドレスパルスＡＰODを印加する。かかるアドレスパルスＡＰODの印加と同一タイミングにて、第２サスティンドライバ８は、奇数番目の行電極Ｙ1、Ｙ3、Ｙ5、Ｙ7・・・に対して消去パルスＥＰを印加する。かかる動作に応じて、奇数番目の"列電極"と奇数番目の"行電極対"との交差部に存在する全ての放電セルの壁電荷が消滅する。次に、アドレスドライバ６は、列電極Ｄ1〜Ｄmの内の偶数番目の列電極各々にアドレスパルスＡＰEVを印加する。かかるアドレスパルスＡＰEVの印加と同一タイミングにて、第２サスティンドライバ８は、偶数番目の行電極Ｙ2、Ｙ4、Ｙ6、Ｙ8・・・に対して消去パルスＥＰを印加する。かかる動作に応じて、偶数番目の"列電極"と偶数番目の"行電極対"との交差部に存在する全ての放電セルの壁電荷が消滅する（選択一斉消去動作Ｓ）。
【００２７】
すなわち、奇数列かつ奇数行に存在する全ての放電セル、並びに偶数列かつ偶数行に存在する全ての放電セル各々に形成されていた壁電荷が消滅して消灯放電セルとなるのである。つまり、選択一斉消去動作が実行されることにより、図５中の"Ａ"にて示される放電セルが消灯放電セルとなるのである。この際、図５中の"Ｂ"にて示される放電セル各々には壁電荷が残留している。
【００２８】
次に、第１サスティンドライバ７及び第２サスティンドライバ８は、ＰＤＰ１０の行電極Ｘ及びＹに対して交互に維持パルスＩＰX及びＩＰYを印加する。この際、壁電荷が残留している点灯放電セルは、かかる維持パルスＩＰX及びＩＰYが交互に印加される度に発光放電を行い、その発光放電状態を維持する（第２維持放電動作Ｉ2）。尚、かかる第２維持放電動作での放電維持期間は、上記第１維持放電動作での放電維持期間ｔaと同一である。
【００２９】
すなわち、かかる第２維持放電動作が実行されることにより、図５中の"Ｂ"にて示される放電セル各々が引き続き上記放電維持期間ｔaの期間に亘り発光放電を行うのである。つまり、上記第１分割期間〜第３分割期間では、図５中の"Ｂ"にて示される各放電セルでの発光期間は、図５中の"Ａ"にて示される各放電セルでの発光期間の２倍となるのである。
【００３０】
ここで、かかる第２維持放電動作が終了すると、第２サスティンドライバ８は、行電極Ｙ1〜Ｙnの全てに消去パルスＥＰを印加する。かかる動作に応じて、"列電極"と偶数番目の"行電極対"との交差部に存在する全ての放電セルの壁電荷が消滅して消灯放電セルとなる（一斉消去動作）。
従って、上記第１分割期間〜第３分割期間各々において図５中の"Ａ"にて示される各放電セルは、図６の発光モードＡにて示される発光パターンにて発光駆動され、図５中の"Ｂ"にて示される各放電セルは、図６の発光モードＢにて示される発光パターンにて発光駆動されるのである。
【００３１】
一方、１フレームにおける後半部の分割期間、すなわち第４〜第６分割期間の各々においては、図８に示されるようにＰＤＰ１０の各電極に各種駆動パルスが印加される。
図８において、先ず、第１サスティンドライバ７及び第２サスティンドライバ８は、ＰＤＰ１０の行電極Ｘ及びＹに夫々リセットパルスＲＰx及びＲＰYを同時に印加して、ＰＤＰ１０中の各放電セルに壁電荷を形成させて初期化を行う（リセット動作Ｒ）。
【００３２】
次に、アドレスドライバ６は、各行に対応したデータパルスＤＰ1〜ＤＰmを列電極Ｄ1〜Ｄmに印加する。例えば、第１行に対応したデータパルスＤＰ1〜ＤＰmを列電極Ｄ1〜Ｄmに印加し、次に、第２行に対応したデータパルスＤＰ1〜ＤＰmを列電極Ｄ1〜Ｄmに印加し、次に、第３行に対応したデータパルスＤＰ1〜ＤＰmを列電極Ｄ1〜Ｄmに印加して行くのである。第２サスティンドライバ８は、上記各データパルスＤＰの印加タイミングと同一タイミングにて、走査パルスＳＰを行電極Ｙ1〜Ｙnへと順次印加して行く。この際、走査パルスＳＰが印加された"行"と、高電圧の画素データパルスが印加された"列"との交差部の放電セルに形成されていた壁電荷が選択的に消去される（アドレス動作ＡＤ）。かかるアドレス動作により、後述する維持放電動作において放電励起する点灯放電セル、及び放電発光を行わない消灯放電セルとが得られる。
【００３３】
次に、第１サスティンドライバ７及び第２サスティンドライバ８は、行電極Ｘ及びＹに対して交互に維持パルスＩＰX及びＩＰYを印加する。この際、上記アドレス動作によって壁電荷の形成された放電セル、すなわち点灯放電セルの各々は、かかる維持パルスＩＰX及びＩＰYが交互に印加される度に発光放電を行い、その発光放電状態を維持する（第１維持放電動作Ｉ1）。
【００３４】
尚、かかる第１維持放電動作での放電維持期間ｔaは、各分割期間によって異なる。
すなわち、
【数４】
第４分割期間での放電維持期間ｔa＝１６
【数５】
第５分割期間での放電維持期間ｔa＝４
【数６】
第６分割期間での放電維持期間ｔa＝１
となる。
【００３５】
次に、アドレスドライバ６は、列電極Ｄ1〜Ｄmの内の偶数番目の列電極各々にアドレスパルスＡＰEVを印加する。かかるアドレスパルスＡＰEVの印加と同一タイミングにて、第２サスティンドライバ８は、奇数番目の行電極Ｙ1、Ｙ3、Ｙ5、Ｙ7・・・に対して消去パルスＥＰを印加する。かかる動作に応じて、偶数番目の"列電極"と奇数番目の"行電極対"との交差部に存在する全ての放電セルの壁電荷が消滅する。次に、アドレスドライバ６は、列電極Ｄ1〜Ｄmの内の奇数番目の列電極各々にアドレスパルスＡＰODを印加する。かかるアドレスパルスＡＰODの印加と同一タイミングにて、第２サスティンドライバ８は、偶数番目の行電極Ｙ2、Ｙ4、Ｙ6、Ｙ8・・・に対して消去パルスＥＰを印加する。かかる動作に応じて、奇数番目の"列電極"と偶数番目の"行電極対"との交差部に存在する全ての放電セルの壁電荷が消滅する（選択一斉消去動作Ｓ）。
【００３６】
すなわち、奇数列かつ偶数行に存在する全ての放電セル、並びに偶数列かつ奇数行に存在する全ての放電セル各々に形成されていた壁電荷が消滅し、消灯放電セルとなるのである。つまり、上記選択一斉消去動作が実行されることにより、図５中の"Ｂ"にて示される放電セルは全て消灯放電セルとなるのである。この際、図５中の"Ａ"にて示される放電セル各々には壁電荷が残留している。
【００３７】
次に、第１サスティンドライバ７及び第２サスティンドライバ８は、ＰＤＰ１０の行電極Ｘ及びＹに対して交互に維持パルスＩＰX及びＩＰYを印加する。この際、壁電荷が残留している放電セルは、かかる維持パルスＩＰX及びＩＰYが交互に印加される度に発光放電を行い、その発光放電状態を維持する（第２維持放電動作Ｉ2）。尚、かかる第２維持放電動作での放電維持期間は、上記第１維持放電動作での放電維持期間ｔaと同一である。
【００３８】
すなわち、かかる第２維持放電動作が実行されることにより、図５中の"Ａ"にて示される放電セル各々が引き続き上記放電維持期間ｔaの期間に亘り発光放電を行うのである。つまり、上記第４分割期間〜第６分割期間では、図５中の"Ａ"にて示される各放電セルでの発光期間は、図５中の"Ｂ"にて示される各放電セルでの発光期間の２倍となるのである。
【００３９】
ここで、かかる第２維持放電動作が終了すると、第２サスティンドライバ８は、行電極Ｙ1〜Ｙnの全てに消去パルスＥＰを印加する。かかる動作に応じて、"列電極"と偶数番目の"行電極対"との交差部に存在する全ての放電セルの壁電荷が消滅する（一斉消去動作）。
従って、上記第４分割期間〜第６分割期間各々において図５中の"Ａ"にて示される各放電セルは、図６の発光モードＡにて示される発光パターンにて発光駆動され、図５中の"Ｂ"にて示される各放電セルは、図６の発光モードＢにて示される発光パターンにて発光駆動されるのである。
【００４０】
以上の如く、１フレーム期間の前半部の分割期間（第１〜第３分割期間）では図７に示されるが如き駆動パルス、後半部の分割期間（第４〜第６分割期間）では図８に示されるが如き駆動パルスをＰＤＰ１０に印加することにより、隣接する放電セル同士を互いに異なる発光パターンで発光させることが出来るのである。
【００４１】
例えば、図５中の"Ａ"にて示される各放電セルは図６の発光モードＡによる発光パターンにて発光駆動され、一方、"Ｂ"にて示される各放電セルは図６の発光モードＢによる発光パターンにて発光駆動されるのである。
この際、発光モードＡによる発光パターンにおいては、図６に示されるが如く、その第１分割期間で実行される発光期間は"１"であり、これは上記サブフレームＳＦ０に相当する。又、かかる発光モードＡにおいて第２分割期間で実行される発光期間は"４"であり、これは上記サブフレームＳＦ２に相当する。又、かかる発光モードＡにおいて第３分割期間で実行される発光期間は"１６"であり、これは上記サブフレームＳＦ４に相当する。又、かかる発光モードＡにおいて第４分割期間で実行される発光期間は"３２"であり、これは上記サブフレームＳＦ５に相当する。又、かかる発光モードＡにおいて第５分割期間で実行される発光期間は"８"であり、これは上記サブフレームＳＦ３に相当する。又、かかる発光モードＡにおいて第６分割期間で実行される発光期間は"２"であり、これは上記サブフレームＳＦ１に相当する。
尚、上記図３及び図４に示されるが如き第１変換テーブル又は第２変換テーブルによって変換された変換画素データの各ビットの論理値が、上記第１分割期間〜第６分割期間各々で点灯を実行するか否かを決定するものとなる。
【００４２】
例えば、変換画素データのビット６が論理値"０"である場合には、図６に示される第１分割期間での発光は、発光モードＡ及びＢのいずれにおいても実施されない。一方、かかる変換画素データのビット６が論理値"１"である場合には、発光モードＡでは発光期間"１"（ＳＦ０）、発光モードＢでは発光期間"２"（ＳＦ１）の発光が実施される。又、変換画素データのビット５が論理値"０"である場合には、図６に示される第２分割期間での発光は、発光モードＡ及びＢのいずれにおいても実施されない。一方、かかる変換画素データのビット５が論理値"１"である場合には、発光モードＡでは発光期間"４"（ＳＦ２）、発光モードＢでは発光期間"８"（ＳＦ３）の発光が実施される。又、変換画素データのビット４が論理値"０"である場合には、図６に示される第３分割期間での発光は、発光モードＡ及びＢのいずれにおいても実施されない。一方、かかる変換画素データのビット４が論理値"１"である場合には、発光モードＡでは発光期間"１６"（ＳＦ４）、発光モードＢでは発光期間"３２"（ＳＦ５）の発光が実施される。又、変換画素データのビット３が論理値"０"である場合には、図６に示される第４分割期間での発光は、発光モードＡ及びＢのいずれにおいても実施されない。一方、かかる変換画素データのビット３が論理値"１"である場合には、発光モードＡでは発光期間"３２"（ＳＦ５）、発光モードＢでは発光期間"１６"（ＳＦ４）の発光が実施される。又、変換画素データのビット２が論理値"０"である場合には、図６に示される第５分割期間での発光は、発光モードＡ及びＢのいずれにおいても実施されない。一方、かかる変換画素データのビット２が論理値"１"である場合には、発光モードＡでは発光期間"８"（ＳＦ３）、発光モードＢでは発光期間"４"（ＳＦ２）の発光が実施される。又、変換画素データのビット１が論理値"０"である場合には、図６に示される第６分割期間での発光は、発光モードＡ及びＢのいずれにおいても実施されない。一方、かかる変換画素データのビット１が論理値"１"である場合には、発光モードＡでは発光期間"２"（ＳＦ１）、発光モードＢでは発光期間"１"（ＳＦ０）の発光が実施されるのである。
【００４３】
この際、各発光モードＡ又はＢにおいて、上記第１〜第６分割期間各々での発光期間の総和が輝度レベルに相当するのである。
例えば、図３に示されるが如き中間調レベル"１７"に相当する画素データ"０１０００１"を第１変換テーブルによって変換すると、
変換画素データ"１０１０００"
が得られ、第２変換テーブルによって変換すると
変換画素データ"０００１０１"
が得られる。
【００４４】
この際、第１変換テーブルによって変換された上記変換画素データ"１０１０００"に対しては、図６に示される発光モードＡに基づく発光駆動が実施され、第２変換テーブルによって変換された上記変換画素データ"０００１０１"に対しては、図６に示される発光モードＢに基づく発光駆動が実施される。
従って、１フレーム期間内において実施される発光パターンは、夫々以下のようになる。
【００４５】
0003750889.tif 000002
すなわち、両者は互いに１フレーム期間中に実行される点灯のパターンが異なっているものの、１フレーム期間中に実行される発光期間の総和は共に、
【数７】
ＳＦ０＋ＳＦ４＝"１７"
となるのである。
【００４６】
よって、図５の"Ａ"にて示される放電セル、及びこの放電セル"Ａ"に隣接する放電セル"Ｂ"各々では、互いに同一の中間調輝度に対応した発光であるものの、１フレーム期間内において実施される発光パターンが互いに異なるのである。
従って、このような中間調表示方法によれば、隣接する放電セル同士が互いに異なる発光パターンで発光を行うことになるので、偽輪郭が低減されるのである。
【００４７】
又、図６に示されるが如く、発光モードＡによる全発光パターンは、
｛ＳＦ０、ＳＦ２、ＳＦ４、ＳＦ５、ＳＦ３、ＳＦ１｝
であり、発光モードＢによる全発光パターンは、
｛ＳＦ１、ＳＦ３、ＳＦ５、ＳＦ４、ＳＦ２、ＳＦ０｝
となっている。
【００４８】
すなわち、発光モードＡによる発光パターンと、発光モードＢによる発光パターンとでは、各サブフレームＳＦを実行する順番が互いに逆になっているのである。
このように、両発光パターンは、１フレーム期間内において実行する各サブフレームの順番が互いに逆になっているので、より効果的に偽輪郭の低減が計られるのである。
【００４９】
尚、上記実施例においては、画素データのビット数に応じた中間輝度階調を得るものであるが、これにディザ処理回路を付加することにより、画素データのビット数に対応した階調よりも多階調の中間輝度階調を擬似的に得ることが出来る。  図９は、かかる点に鑑みて為されたデータ変換回路３の他の構成を示す図である。
【００５０】
図９に示されるデータ変換回路３においては、図２に示される構成に、更にディザ発生回路３１０、加算器３２０及び上位ビット抽出回路３３０からなるディザ処理回路３４を付加したものである。
以下に、かかる図９に示されるデータ変換回路３の内部動作について、図１０〜図１４を参照しつつ説明する。尚、図１０〜図１３は、映像信号の連続した４フィールド期間各々でのデータ変換回路３の内部動作波形を示す図であり、図１４は、ＰＤＰ１０の各放電セルの配置を示す図である。
【００５１】
先ず、図１のＡ／Ｄ変換器１から出力された画素データは順次、加算器３２０に供給される。この際、かかる映像信号が飛越走査である場合、ＰＤＰ１０の各放電セルの内、先ず、奇数行の放電セルに対応した画素データが供給され、その後、偶数行の放電セルに対応した画素データが供給されることになる。
例えば、図１０に示される第１フィールドでは、図１４の第１行目の放電セルＧ11〜Ｇ1m夫々に対応した画素データＤ11〜Ｄ1mが供給された後には、次の奇数行である第３行目の放電セルＧ31〜Ｇ3m夫々に対応した画素データＤ31〜Ｄ3mが供給される。同様にして順次、奇数行に対応した画素データが供給される。ここで、最終奇数行の放電セルＧn1〜Ｇnm夫々に対応した画素データＤn1〜Ｄnmが供給されると、次に、図１１に示されるが如き第２フィールドが実施される。かかる第２フィールドでは、最初の偶数行である放電セルＧ21〜Ｇ2m夫々に対応した画素データＤ21〜Ｄ2mが供給され、順次、偶数行に対応した画素データが供給される。ここで、最終偶数行に対応した画素データＤ(n-1)1〜Ｄnmが供給されると、次に、図１２に示されるが如き第３フィールドが実施される。かかる第３フィールドでは、上記第１フィールドと同様に、奇数行に対応した画素データが供給される。次の第４フィールドでは、上記第２フィールドと同様に、偶数行に対応した画素データが供給されるのである。
【００５２】
ここで、ディザ発生回路３１０は、図１０に示されるが如き第１フィールドにおいては、クロック信号ＣＫ２毎にディザ係数ａ、ディザ係数ｃ、ディザ係数ｂ、ディザ係数ｄを循環して繰り返し発生し、これを加算器３２０に供給する。又、ディザ発生回路３１０は、次の第２フィールド及びその次の第３フィールドにおいては、図１１及び図１２に示されるように、ディザ係数ｄ、ディザ係数ｂ、ディザ係数ｃ、ディザ係数ａを循環して繰り返し発生し、これを加算器３２０に供給する。又、ディザ発生回路３１０は、図１３に示されるが如き第４フィールドにおいては、クロック信号ＣＫ２毎にディザ係数ａ、ディザ係数ｃ、ディザ係数ｂ、ディザ係数ｄを循環して繰り返し発生し、これを加算器３２０に供給する。
【００５３】
ディザ発生回路３１０は、上述した如き第１フィールド〜第４フィールドの動作を繰り返し実行する。すなわち、かかる第４フィールドにおいてのディザ係数発生動作が終了したら、再び、上記第１フィールドの動作に戻って、前述した動作を繰り返すのである。
加算器３２０は、Ａ／Ｄ変換器１から順次供給されてくる画素データに、上述の如きディザ係数を、図１０〜図１３に示されるが如く逐次加算し、この際得られたディザ加算画素データを上位ビット抽出回路３３０に供給する。
【００５４】
すなわち、一つの画素データに対して２つの異なるディザ係数が夫々加算され、新たに２つのディザ加算画素データが生成されるのである。
上位ビット抽出回路３３０は、かかるディザ加算画素データの上位Ｍビット分までを抽出し、これをディザ処理画素データＺとして、これを第１データ変換回路３１及び第２データ変換回路３３の各々に供給する。
【００５５】
第１データ変換回路３１は、かかる上位ビット抽出回路３３０から順次供給されてくる例えば６ビットのディザ処理画素データＺ（ビット６〜ビット１）を図３及び図４に示されるが如き第１変換テーブルに従って６ビット（ビット６〜ビット１）の変換画素データＡＺに変換し、これをセレクタ３２に供給する。一方、第２データ変換回路３３は、上記ディザ処理画素データＺを図３及び図４に示されるが如き第２変換テーブルに従って６ビット（ビット６〜ビット１）の変換画素データＢＺに変換し、これをセレクタ３２に供給する。
【００５６】
セレクタ３２は、上記変換画素データＡＺ及びＢＺの内から、上記パネル駆動制御回路２から供給された図１０〜図１３に示されるが如き選択信号に応じた方の変換画素データを選択しこれを出力する。
例えば、図１０に示されるが如き第１フィールドにおいては、先ず、ディザ処理画素データＺ（Ｄ11＋ａ）を第１変換テーブルに従って変換して得られた変換画素データＡＺ（Ｄ11＋ａ）、次に、ディザ処理画素データＺ（Ｄ11＋ｃ）を第２変換テーブルに従って変換して得られた変換画素データＢＺ（Ｄ11＋ｃ）が夫々セレクタ３２から出力される。続いて、セレクタ３２からは、ディザ処理画素データＺ（Ｄ12＋ｂ）を第２変換テーブルに従って変換して得られた変換画素データＢＺ（Ｄ12＋ｂ）、ディザ処理画素データＺ（Ｄ12＋ｄ）を第１変換テーブルに従って変換して得られた変換画素データＡＺ（Ｄ12＋ｄ）が順次出力されるのである。
【００５７】
かかる図１０に示されるが如き第１フィールドの動作により、例えば、図１５（ａ）に示されるように、第１行第１列の放電セルＧ11では変換画素データＡＺ（Ｄ11＋ａ）に基づいた発光、第１行第２列の放電セルＧ12では変換画素データＢＺ（Ｄ12＋ｂ）に基づいた発光、第２行第１列の放電セルＧ21では変換画素データＢＺ（Ｄ11＋ｃ）に基づいた発光、第２行第２列の放電セルＧ22では変換画素データＡＺ（Ｄ12＋ｄ）に基づいた発光が夫々実行されるのである。
【００５８】
同様にして、図１１〜図１３に示されるが如き第２〜第４フィールド各々の動作により、図１５（ｂ）〜（ｄ）の如き各変換画素データに基づいた発光が為されるのである。
すなわち、データ変換回路３のディザ処理回路３４では、上記図１０〜図１３に示されるように、１放電セルに対応した画素データから偶数行及び奇数行各々に対応した２つのディザ処理画素データを生成しているのである。更に、上記ディザ処理回路３４では、各放電セルに対応した画素データに加算すべきディザ係数をフィールド毎に変更することにより、ディザのパターンノイズの低減を実現しているのである。
【００５９】
又、上記図６に示される実施例においては、１フレーム期間を６つの分割期間に区切り、これら６つの分割期間各々に対して各サブフレームＳＦ１〜ＳＦ６を割り当てて発光駆動を実施するようにしているが、かかる構成に限定されるものではない。
例えば、１フレーム期間を８つの分割期間に区切って、発光駆動を実施するようにしても良い。
【００６０】
図１６は、かかる点に鑑みて為された発光駆動フォーマットの他の一例を示す図である。
図１６に示される発光駆動フォーマットでは、第１分割期間、第５分割期間、第６分割期間、及び第８分割期間各々において、図７に示されるが如きタイミングで各種駆動パルスをＰＤＰ１０に印加する。
【００６１】
尚、これら第１、５、６及び８分割期間各々において実施すべき上記図７に示されるが如き第１及び第２維持放電動作各々での放電維持期間ｔaは、
【数８】
第１分割期間での放電維持期間ｔa＝８
【数９】
第５分割期間での放電維持期間ｔa＝４
【数１０】
第６分割期間での放電維持期間ｔa＝１
【数１１】
第８分割期間での放電維持期間ｔa＝８
とする。
【００６２】
一方、第２分割期間、第３分割期間、第４分割期間、及び第７分割期間各々では、図８に示されるが如きタイミングにて各種駆動パルスをＰＤＰ１０に印加する。
尚、これら第２、３、４及び７分割期間各々において実施すべき上記図８に示されるが如き第１及び第２維持放電動作各々での放電維持期間ｔaは、
【数１２】
第２分割期間での放電維持期間ｔa＝８
【数１３】
第３分割期間での放電維持期間ｔa＝１
【数１４】
第４分割期間での放電維持期間ｔa＝４
【数１５】
第７分割期間での放電維持期間ｔa＝８
とする。
【００６３】
更に、データ変換回路３における第１データ変換回路３１及び第２データ変換回路３３各々を、図１７及び図１８に示されるが如き変換テーブルに基づいて変換画素データＡ及びＢを得るものに変更する。
すなわち、図１６〜図１８に示される実施例では、
ＳＦ０：１
ＳＦ１：２
ＳＦ２：４
ＳＦ３：８
ＳＦ４：１６
ＳＦ５：３２
なる発光期間比にて発光駆動を行う各サブフレームＳＦ０〜ＳＦ６の内の、サブフレームＳＦ４を及びＳＦ５を夫々２分割し、１フレーム期間内においてこれらを分散して実行するようにしたのである。
【００６４】
つまり、発光期間"１６"であるＳＦ４を夫々発光期間が"８"であるＳＦ４ａ及びＳＦ４ｂに分割し、発光モードＡによる発光駆動においては、これらを図１６に示されるが如く第４分割期間及び第８分割期間に分散して実行するのである。更に、発光期間"３２"であるＳＦ５を夫々発光期間が"１６"であるＳＦ５ａ及びＳＦ５ｂに分割し、発光モードＡによる発光駆動においては、これらを図１６に示されるが如く第２分割期間及び第７分割期間に分散して実行するのである。
【００６５】
尚、上記図３、図４、図１７、図１８に示されるが如き画素データの変換は、上述した如きＡ／Ｄ変換器１からの出力画素データ、又は、図９に示されるが如きディザ処理回路３４によるディザ処理後の画素データのみならず、他のビット数低減処理（例えば、誤差拡散処理）後の画素データにも適用可能である。
又、上記図１においては、映像信号中のＲ（赤）成分、Ｇ（緑）成分、及びＢ（青）成分を考慮せずに説明したが、実際にはこれらを考慮した図１９に示されるが如き構成が採用される。
【００６６】
図１９においては、ＲＧＢ分割回路７０は、供給されてくる映像信号中からＲ（赤）成分に対応した映像信号Ｒ、Ｇ（緑）成分に対応した映像信号Ｇ、及びＢ（青）成分に対応した映像信号Ｂ各々を分離抽出して、夫々、Ａ／Ｄ変換器１ａ〜１ｃに供給する。
この際、Ａ／Ｄ変換器１ａ、データ変換回路３ａ、及びメモリ４ａ各々は、Ｒ（赤）成分の映像信号Ｒに対して上述の如き画素データ処理を施す回路であり、各回路ブロックの機能は、図１に示されるＡ／Ｄ変換器１、データ変換回路３、及びメモリ４と同一である。又、Ａ／Ｄ変換器１ｂ、データ変換回路３ｂ、及びメモリ４ｂ各々は、Ｇ（緑）成分の映像信号Ｇに対して上述の如き画素データ処理を施す回路であり、各回路ブロックの機能は、図１に示されるＡ／Ｄ変換器１、データ変換回路３、及びメモリ４と同一である。同様に、Ａ／Ｄ変換器１ｃ、データ変換回路３ｃ、及びメモリ４ｃ各々は、Ｂ（青）成分の映像信号Ｂに対して上述の如き画素データ処理を施す回路であり、各回路ブロックの機能は、図１に示されるＡ／Ｄ変換器１、データ変換回路３、及びメモリ４と同一である。
【００６７】
かかる構成により、Ｒ成分、Ｇ成分、及びＢ成分各々に対応した変換画素データがアドレスドライバ６に供給されるのである。
この際、図２０に示されるように、ＰＤＰ１０の列電極Ｄ1、Ｄ4、Ｄ7、・・・・・、Ｄ(3m-2)各々には、Ｒ成分の変換画素データに対応した画素データパルスが印加される。又、列電極Ｄ2、Ｄ5、Ｄ8、・・・・・、Ｄ(3m-1)各々には、Ｇ成分の変換画素データに対応した画素データパルスが印加される。更に、列電極Ｄ3、Ｄ6、Ｄ9、・・・・・、Ｄ(3m)各々には、Ｂ成分の変換画素データに対応した画素データパルスが印加される。つまり、１つの列電極と１対の行電極対との交差部に形成された互いに隣接する３つの放電セルにて１つの画素を形成しているのである。尚、図２０に示される実施例においては、各画素単位にて千鳥状に発光モードＡ及び発光モードＢを実行している。
【００６８】
この際、図２１に示されるように、各放電セル単位にて千鳥状に発光モードＡ及び発光モードＢを実行するようにしても構わない。
又、図２２の如く、複数の画素を１ブロック（破線にて囲まれたブロック）とし、このブロック単位にて千鳥状に発光モードＡ及び発光モードＢを実行するようにしても構わない。
【００６９】
又、図２３に示されているように、複数の放電セルを１ブロック（破線にて囲まれたブロック）とし、このブロック単位にて千鳥状に発光モードＡ及び発光モードＢを実行するようにしても構わない。
又、図２４に示されているように、上記発光モードＡ及び発光モードＢをフィールド毎、あるいはフレーム毎に交互に実行する構成としても良い。
【００７０】
又、上記実施例図６及び図１６において、６４階調の中間調表示を実施する為の駆動フォーマットについて説明したが、１２８階調及び２５６階調についても同様に実施することが出来る。
図２５〜図２８各々は、２５６階調の中間調表示を実施する為の駆動フォーマットを示す図であり、又、図２９及び図３０各々は、１２８階調の中間調表示を実施する為の駆動フォーマットを示す図である。
【００７１】
又、上記図７及び図８に示される駆動方法においては、１つの分割期間中に２つの維持放電期間を設け  両期間に亘って放電発光を実施する場合と、一方の期間のみで放電発光を実施する場合との２通りを放電セル毎に選択的に実施出来るようにすることにより、２つの発光パターン（発光モードＡ及びＢ）を実現している。
【００７２】
しかしながら、図３１に示される発光駆動フォーマットの如く、１分割期間中に４つの維持放電期間（第１維持放電期間Ｉ1〜第４維持放電期間Ｉ4を設け、４通りの発光パターンを得るようにしても良い。尚、これら第１維持放電期間Ｉ1〜第４維持放電期間Ｉ4各々は同一の期間でなくとも良い。
この際、かかる図３１に示される発光駆動フォーマットに基づく発光モードＡによる発光では、
第１分割期間：第１維持放電期間のみで点灯（発光期間"１"）
第２分割期間：第１維持放電期間のみで点灯（発光期間"１６"）
第３分割期間：第１〜第３維持放電期間各々で点灯（発光期間"６４"）
第４分割期間：第１〜第３維持放電期間各々で点灯（発光期間"４"）
第５分割期間：第１及び第２維持放電期間各々で点灯（発光期間"２"）
第６分割期間：第１及び第２維持放電期間各々で点灯（発光期間"３２"）
第７分割期間：第１〜第４維持放電期間の全期間で点灯（発光期間"１２８"）
第８分割期間：第１〜第４維持放電期間の全期間で点灯（発光期間"８"）
なる発光パターンを有する。
【００７３】
又、図３１における発光モードＢによる発光では、
第１分割期間：第１及び第２維持放電期間各々で点灯（発光期間"２"）
第２分割期間：第１及び第２維持放電期間各々で点灯（発光期間"３２"）
第３分割期間：第１〜第４維持放電期間の全期間で点灯(発光期間"１２８"）
第４分割期間：第１〜第４維持放電期間の全期間で点灯（発光期間"８"）
第５分割期間：第１維持放電期間のみで点灯（発光期間"１"）
第６分割期間：第１維持放電期間のみで点灯（発光期間"１６"）
第７分割期間：第１〜第３維持放電期間各々で点灯（発光期間"６４"）
第８分割期間：第１〜第３維持放電期間各々で点灯（発光期間"４"）
なる発光パターンを有する。
【００７４】
又、図３１における発光モードＣによる発光では、
第１分割期間：第１〜第３維持放電期間各々で点灯（発光期間"４"）
第２分割期間：第１〜第３維持放電期間各々で点灯（発光期間"６４"）
第３分割期間：第１維持放電期間のみで点灯（発光期間"１６"）
第４分割期間：第１維持放電期間のみで点灯（発光期間"１"）
第５分割期間：第１〜第４維持放電期間の全期間で点灯（発光期間"８"）
第６分割期間：第１〜第４維持放電期間の全期間で点灯(発光期間"１２８"）
第７分割期間：第１及び第２維持放電期間各々で点灯（発光期間"３２"）
第８分割期間：第１及び第２維持放電期間各々で点灯（発光期間"２"）
なる発光パターンを有する。
【００７５】
又、図３１における発光モードＤによる発光では、
第１分割期間：第１〜第４維持放電期間の全期間で点灯（発光期間"８"）
第２分割期間：第１〜第４維持放電期間の全期間で点灯(発光期間"１２８"）    第３分割期間：第１及び第２維持放電期間各々で点灯（発光期間"３２"）
第４分割期間：第１及び第２維持放電期間各々で点灯（発光期間"２"）
第５分割期間：第１〜第３維持放電期間各々で点灯（発光期間"４"）
第６分割期間：第１〜第３維持放電期間各々で点灯（発光期間"６４"）
第７分割期間：第１維持放電期間のみで点灯（発光期間"１６"）
第８分割期間：第１維持放電期間のみで点灯（発光期間"１"）
なる発光パターンを有する。
【００７６】
これら発光モードＡ〜Ｄによる４通りの発光パターンは、例えば図３２（ａ）に示されるように、各画素毎、又は各放電セル毎、あるいは互いに隣接する複数の放電セルからなるグループ毎に選択的に実施されるのである。
尚、上記発光モードＡ〜Ｄによる４通りの発光パターンを、図３２（ｂ）及び図３２（ｃ）に示されるが如く、フィールド毎、あるいはフレーム毎に変更して行く構成としても良い。
【００７７】
又、互いに隣接する４つの放電セルにて１つの画素を構成するようにした場合、これに上記発光モードＡ〜Ｄによる発光駆動を実施することにより、１フレーム期間中の２つの分割期間にて２５６階調の中間調表示が可能となる。
図３３は、かかる点に鑑みて為された発光駆動フォーマットの一例を示す図であり、図３４は、１画素を構成する４つの放電セル各々で実施される発光期間を示す図である。
【００７８】
すなわち、図３４（ａ）の如く１画素を形成する４つの放電セルＧ11、Ｇ12、Ｇ21、Ｇ22各々が上記図３３に示される発光駆動フォーマットに従って発光モードＡ〜Ｄによる発光を行う場合、各放電セルは２つの分割期間各々にて図３４（ｂ）に示されるが如き発光期間の発光を行うのである。
又、上記図７及び図８に示される駆動方法に代わって図３５に示されるが如き駆動方法を採用しても良い。
【００７９】
図３５に示される駆動方法においては、リセット動作、アドレス動作、第１維持放電動作各々については、上記図７及び図８に示されるものと同一であるものの、かかる第１維持放電動作以降の動作が異なる。
すなわち、かかる図３５に示される駆動方法では、第１維持放電動作が終了すると、次に、第２サスティンドライバ８は、行電極Ｙ1〜Ｙnの全てに消去パルスＥＰを印加して、全ての放電セルの壁電荷を一旦消去するのである（一斉消去動作）。
【００８０】
次に、アドレスドライバ６は、列電極Ｄ1〜Ｄmの内の奇数番目の列電極各々にアドレスパルスＡＰODを印加する。かかるアドレスパルスＡＰODの印加と同一タイミングにて、第２サスティンドライバ８は、奇数番目の行電極Ｙ1、Ｙ3、Ｙ5、Ｙ7・・・に対してデータ書込パルスＷＰを印加する。かかる動作に応じて、奇数番目の"列電極"と奇数番目の"行電極対"との交差部に存在する全ての放電セルに、再び壁電荷が形成される。次に、アドレスドライバ６は、列電極Ｄ1〜Ｄmの内の偶数番目の列電極各々にアドレスパルスＡＰEVを印加する。かかるアドレスパルスＡＰEVの印加と同一タイミングにて、第２サスティンドライバ８は、偶数番目の行電極Ｙ2、Ｙ4、Ｙ6、Ｙ8・・・に対してデータ書込パルスＷＰを印加する。かかる動作に応じて、偶数番目の"列電極"と偶数番目の"行電極対"との交差部に存在する全ての放電セルに、再び壁電荷が形成される（選択書込動作）。
【００８１】
次に、第１サスティンドライバ７及び第２サスティンドライバ８は、ＰＤＰ１０の行電極Ｘ及びＹに対して交互に維持パルスＩＰX及びＩＰYを印加する。この際、壁電荷が残留している放電セルは、かかる維持パルスＩＰX及びＩＰYが交互に印加される度に発光放電を行い、その発光放電状態を維持する（第２維持放電動作）。
【００８２】
すなわち、かかる第２維持放電動作が実行されることにより、上記選択書込動作によって壁電荷の形成された放電セルのみが引き続き上記放電維持期間ｔaの期間に亘り発光放電を行うのである。
以上の如く、本発明による中間調表示方法においては、１つの分割期間中に複数の維持放電期間を設け  全期間に亘って放電発光を実施する場合と、少なくとも１つの維持放電期間での発光を停止させる場合とを、放電セル（画素）毎に選択的に実施出来るようにすることにより、偽輪郭の低減を計るものである。
【００８３】
尚、かかる駆動方法を利用することにより、ディザ又は拡散誤差の如き、複数の放電セルを１ブロックとして捉えた階調表現を実現することが出来る。
例えば、図３６において破線にて囲まれた２つの放電セル（例えばＧ11、及びＧ12）を１つのブロックとし、図３７に示されるが如き駆動フォーマットにて発光駆動を実行するのである。この際、かかる図３７に示される第１〜第７分割期間からなる７つの分割期間の内で、最も発光期間の重みづけの小なる第７分割期間でのみ、上記図６に示されるが如き２つの維持放電期間を設けた発光駆動を行う。かかる駆動によれば、放電セルＧ11及びＧ12の各々は、この第７分割期間において、図３８に示されるが如き状態１〜４のいずれかを取り得る。ここで、視覚的に感じられる輝度レベルというものが、１つのブロック中に存在する全ての放電セルの平均発光期間であると捉えると、放電セルＧ11及びＧ12各々の状態２による発光によれば、発光期間"１"相当の輝度が得られ、状態４による発光によれば、発光期間"３"相当の輝度が得られるのである。
【００８４】
すなわち、かかる構成によれば、発光期間"１"の発光を実行するための分割期間を設けずとも、発光期間"１"及び発光期間"３"各々に相当する輝度レベルを得ることが出来る。従って、上記の如き第１〜第７分割期間からなる７つの分割期間にて２５６階調の中間調表示が可能となるのである。
この際、かかる図３７に示されるが如き駆動フォーマットにて発光駆動を実行させるべく、上記第１データ変換回路３１及び第２データ変換回路３３において用いる第１及び第２変換テーブルは、図３９に示されるようになる。尚、図３９において、入力された画素データのビット８〜３は、そのまま変換画素データのビット７〜ビット２になるものとする。
【００８５】
又、上記図３６〜図３９に示される実施例においては、２つの放電セルを１つのブロックとして捉えた場合に採用される動作について説明したが、図４０の破線に示されるように４つの放電セルを１つのブロックとして捉えた場合にも同様に適用出来る。
図４１は、このように４つの放電セルを１つのブロックとして捉えた場合に適用される発光駆動フォーマットを示す図である。
【００８６】
かかる図４１においては、１フレーム期間を第１〜第５分割期間なる５つの分割期間に区切り、この内の第５分割期間においてのみ、図４２に示されるが如き発光駆動を実施する。すなわち、かかる第５分割期間だけで、４つの放電セルの平均発光期間に相当する発光輝度レベル"１"〜"１６"までの発光を行うのである。
従って、上述した如き第１〜第５分割期間からなる５つの分割期間にて２５６階調の中間調表示が可能となるのである。
【００８７】
図４３は、かかる図４１に示されるが如き駆動フォーマットにて発光駆動を実行させる為のデータ変換回路３の内部構成を示す図である。
図４３において、第１データ変換回路４４１、第２データ変換回路４４２、第３データ変換回路４４３及び第４データ変換回路４４４各々は、図４４に示されるが如き変換テーブルに従って、８ビットの画素データを５ビットの変換画素データＡ〜Ｄに夫々変換する。尚、かかる図４４において、入力された画素データのビット８〜５は、そのまま変換画素データのビット５〜ビット２になるものとする。セレクタ４４０は、各放電セルに対して図４０に示されるが如き形態にて変換画素データＡ〜Ｄが得られるように、第１データ変換回路４４１、第２データ変換回路４４２、第３データ変換回路４４３及び第４データ変換回路４４４各々からの出力を択一的にメモリ４に供給する。
【００８８】
又、上記図２に示される第１データ変換回路３１及び第２データ変換回路３３各々の前段に、図４５の２点鎖線に示されるが如きＡ特性を有するγ補正回路、及び図４５の実線にて示されるＢ特性を有するγ補正回路を設けても良い。尚、かかるγ補正では、放電セル毎に水平・垂直・時間方向に互いに逆特性となるように画素データを変調することにより、時間方向の平均輝度レベルが本来のレベルとなるように画素データの補正を行うのである。かかるγ補正によれば、画素データの輝度レベルが"６３"から"６４"、あるいは、"１２７"から"１２８"へと推移する際に生じる強い明線（暗線）を低減させることが出来るのである。
【００８９】
又、上記実施例においては、映像信号中のＲ（赤）成分、Ｇ（緑）成分、及びＢ（青）成分各々に対応した画素データに対しては互いに同一の発光パターンを割りあてていたが、図４６の駆動フォーマットに示されるように、各色に対応した放電セル毎に発光期間を変えるようにしても良い。
図４６に示される駆動方法によれば、Ｒ（赤）、Ｇ（緑）、及びＢ（青）夫々の発光を司る各放電セルの発光感度の差を補正した適切なバランスにて、ＰＤＰの発光駆動を行えるようになる。
【００９０】
又、上記図２に示される第１データ変換回路３１及び第２データ変換回路３３各々において用いるデータ変換テーブルとしては、上記図３及び図４、上記図１６及び図１７にて示されるもののみならず、図４７及び図４８に示されるものを採用しても良い。
又、上記実施例においては、各分割期間の先頭部で必ず一旦リセット動作を行ってからアドレス動作に移行するようにしているが、１フレーム（フィールド）期間中の１部の分割期間ではこのリセット動作を行わずとも正常な発光を実施することが出来る。
【００９１】
図４９は、かかる点に鑑みて為された駆動フォーマットの一例を示す図であり、図５０及び図５１は、かかる駆動フォーマットにてＰＤＰの駆動を実施する際に、第１データ変換回路３１及び第２データ変換回路３３各々において用いられるデータ変換テーブルの一例を示す図である。
図４９においては、ディザ処理等により８ビットの画素データを６ビットのデータに変換し、上位２ビット夫々に対応した発光期間の長いサブフレーム（サブフィールド）ＳＦを夫々図１６に示されるが如く２分割（ＳＦ５をＳＦ５ａ、ＳＦ５ｂ、更にＳＦ４をＳＦ４ａ、ＳＦ４ｂ）して、各放電セル毎にサブフレームの順番を入れ替えるようにしたものである。
【００９２】
この際、かかる図４９に示される第２分割期間、及び第８分割期間各々では、かかる図４９に示されるようにリセット期間を設けていない。
すなわち、ＳＦ５ａ又はＳＦ５ｂのアドレス期間にて点灯放電セルとして選択される放電セルは、必ずＳＦ４ａ又はＳＦ４ｂにおいても点灯放電セルとして選択されることになるので、ＳＦ５ａ又はＳＦ５ｂにて残留した壁電荷をリセットせずにそのまま残しておいても良いからである。
【００９３】
かかる構成によれば、１フレーム（フィールド）期間中に実行するリセット動作が８から６に減るので、画像のコントラストを向上させることが出来る。
又、ディザ処理等により８ビットの画素データを６ビットのデータに変換し、この６ビットデータを用いて上記の如く８つの分割期間にて発光駆動を実施する際に、ビットの桁上がりによって生じる反転ビットの数が少なくなるように各分割発光期間の重み付けを設定することも出来る。
【００９４】
図５２は、かかる点に鑑みて為された駆動フォーマットの一例を示す図であり、図５３及び図５４は、かかる駆動フォーマットにてＰＤＰの駆動を実施する際に、第１データ変換回路３１及び第２データ変換回路３３各々において用いられるデータ変換テーブルの一例を示す図である。
この際、図５２に示されるように、各分割期間にて実施される発光の期間比は、発光モードＡによる発光では、
第１分割期間：７２
第２分割期間：３２
第３分割期間：２０
第４分割期間：４
第５分割期間：８
第６分割期間：１２
第７分割期間：４４
第８分割期間：６０
となる。
【００９５】
一方、発光モードＢによる発光では、
第１分割期間：６０
第２分割期間：４４
第３分割期間：１２
第４分割期間：８
第５分割期間：４
第６分割期間：２０
第７分割期間：３２
第８分割期間：７２
となる。
【００９６】
又、上記図４６においては、Ｒ、Ｇ、Ｂ夫々の発光を司る各放電セル毎に発光期間を変えるようにした動作例を示したが、これに、図６、図１６、図２５〜図３１に示されるが如き各放電セル毎又は互いに隣接する複数の放電セル毎に、夫々異なる複数の発光パターンを割り当てる技術を組み合わせても良い。
図５５は、かかる点に鑑みて為された駆動フォーマットの一例を示す図である。
【００９７】
図５５においては、１フレーム（フィールド）期間を第１〜第８分割期間からなる８つの分割期間に区切る。各分割期間内では、前述した如きリセット動作Ｒ、アドレス動作ＡＤ、選択消去動作Ｓ1〜Ｓ4を実行する。尚、これら選択消去動作Ｓ1〜Ｓ4により、図５５に示されるように、維持放電動作が５つに分断されることになる。
【００９８】
又、図５５に示される駆動フォーマットでは、Ｇ（緑）、Ｒ（赤）、Ｂ（青）各々の発光を司る放電セルに対する最大発光輝度の比が、
Ｇ（緑）の発光を司る放電セル：５１２
Ｒ（赤）の発光を司る放電セル：７６５
Ｂ（青）の発光を司る放電セル：１０２０
となるように制御する。
【００９９】
更に、図５５に示されるように、これらＧ（緑）、Ｒ（赤）、Ｂ（青）各々に対応した放電セル毎に、互いに異なる２つの発光パターン（発光モードＡ、Ｂ）を割り当て、これら発光モードＡ及びＢによる発光を、例えば、上述した図２０に示される形態にて実行するのである。
【０１００】
【発明の効果】
以上詳述した如く、本発明においては、放電セル毎、又は互いに隣接する複数の放電セルが組みとなった放電セルブロック毎に分割期間（サブフィールド）の表示順番を入れ替えるようにしている。
これにより、特定の階調変化の際（平坦な画像が動いてその階調レベルが２のｎ乗境界を横切る際）に生じていた明線又は暗線（偽輪郭）を、１放電セルおき、又は１放電セルブロックおきの明暗として見かけ上打ち消し合う効果を向上させ、フリッカや偽輪郭を十分に抑制することが出来る。
【図面の簡単な説明】
【図１】本発明による中間調表示方法に基づいてプラズマディスプレイパネルを駆動するプラズマディスプレイ装置の概略構成を示す図である。
【図２】データ変換回路３の内部構成の一例を示す図である。
【図３】データ変換回路３における第１及び第２変換テーブルの一例を示す図である。
【図４】データ変換回路３における第１及び第２変換テーブルの一例を示す図である。
【図５】ＰＤＰ画面上における各放電セルと発光モードＡ及びＢとの対応を示す図である。
【図６】本発明の中間調表示方法に基づく発光駆動フォーマットの一例を示す図である。
【図７】本発明の中間調表示方法に基づく１分割期間中における駆動パルスの印加タイミングを示す図である。
【図８】本発明の中間調表示方法に基づく１分割期間中における駆動パルスの印加タイミングを示す図である。
【図９】データ変換回路３の内部構成の他の一例を示す図である
【図１０】ディザ処理回路３４における第１フィールドでの内部動作波形を示す図である。
【図１１】ディザ処理回路３４における第２フィールドでの内部動作波形を示す図である。
【図１２】ディザ処理回路３４における第３フィールドでの内部動作波形を示す図である。
【図１３】ディザ処理回路３４における第４フィールドでの内部動作波形を示す図である。
【図１４】ＰＤＰ画面上における各放電セルＧ11〜Ｇnm各々の配置を示す図である。
【図１５】放電セルＧ11〜Ｇ12各々に対応した変換画素データを示す図である。
【図１６】本発明の中間調表示方法に基づく発光駆動フォーマットの一例を示す図である。
【図１７】データ変換回路３における第１及び第２変換テーブルの一例を示す図である。
【図１８】データ変換回路３における第１及び第２変換テーブルの一例を示す図である。
【図１９】プラズマディスプレイ装置の概略構成を示す図である。
【図２０】ＰＤＰ画面上における各画素と発光モードＡ及びＢとの対応を示す図である。
【図２１】ＰＤＰ画面上における各放電セルと発光モードＡ及びＢとの対応を示す図である。
【図２２】ＰＤＰ画面上における画素ブロックと発光モードＡ及びＢとの対応を示す図である
【図２３】ＰＤＰ画面上における放電セルブロックと発光モードＡ及びＢとの対応を示す図である。
【図２４】ＰＤＰ画面上における各放電セルと発光モードＡ及びＢとの対応関係の推移をフィールド毎に示す図である。
【図２５】本発明の中間調表示方法に基づく発光駆動フォーマットの一例を示す図である。
【図２６】本発明の中間調表示方法に基づく発光駆動フォーマットの一例を示す図である。
【図２７】本発明の中間調表示方法に基づく発光駆動フォーマットの一例を示す図である。
【図２８】本発明の中間調表示方法に基づく発光駆動フォーマットの一例を示す図である。
【図２９】本発明の中間調表示方法に基づく発光駆動フォーマットの一例を示す図である。
【図３０】本発明の中間調表示方法に基づく発光駆動フォーマットの一例を示す図である。
【図３１】本発明の中間調表示方法に基づく発光駆動フォーマット（維持放電期間が４つの場合）の一例を示す図である。
【図３２】ＰＤＰ画面上における各放電セルと発光モードＡ〜Ｄとの対応関係の推移をフィールド毎に示す図である。
【図３３】本発明の中間調表示方法に基づく発光駆動フォーマット（維持放電期間が４つの場合）の一例を示す図である。
【図３４】１画素を構成する４つの放電セルＧ11〜Ｇ22各々で実施される発光期間を示す図である。
【図３５】本発明の中間調表示方法に基づく１分割期間中における駆動パルスの印加タイミングの他の例を示す図である。
【図３６】ＰＤＰ画面上において１画素を形成する放電セル対と発光モードＡ及びＢとの対応関係を示す図である。
【図３７】本発明による駆動パルスの印加方法を利用して誤差拡散による中間調表示を実施する為の発光駆動フォーマットを示す図である。
【図３８】放電セルＧ11及び12各々の発光状態と輝度との関係を示す図である。
【図３９】図３７に示される駆動フォーマットにて発光駆動を実行させる為の第１及び第２変換テーブル各々を示す図である。
【図４０】４つの放電セルからなるブロックと発光モードＡ〜Ｄとの対応を示す図である。
【図４１】４つの放電セルを１つのブロックとして捉えた場合に適用される発光駆動フォーマットを示す図である。
【図４２】図４１に示される発光駆動フォーマット中の第５分割期間での駆動パルスの印加タイミングを示す図である。
【図４３】データ変換回路３の内部構成の他の例を示す図である。
【図４４】図４３に示されるデータ変換回路３の第１データ変換回路４４１、第２データ変換回路４４２、第３データ変換回路４４３及び第４データ変換回路４４４各々において用いられる第１変換テーブル〜第４変換テーブルを示す図である。
【図４５】γ特性補正回路に用いられるγ特性Ａ及びＢを示す図である。
【図４６】Ｒ放電セル、Ｇ放電セル、及びＢ放電セル各々での発光駆動フォーマットを示す図である。
【図４７】データ変換回路３における第１及び第２変換テーブルの他の一例を示す図である。
【図４８】データ変換回路３における第１及び第２変換テーブルの他の一例を示す図である。
【図４９】本発明の中間調表示方法に基づく発光駆動フォーマットの一例を示す図である。
【図５０】図４９に示される駆動フォーマットにて発光駆動を実行させる為の第１及び第２変換テーブル各々を示す図である。
【図５１】図４９に示される駆動フォーマットにて発光駆動を実行させる為の第１及び第２変換テーブル各々を示す図である。
【図５２】本発明の中間調表示方法に基づく発光駆動フォーマットの一例を示す図である。
【図５３】図５２に示される駆動フォーマットにて発光駆動を実行させる為の第１及び第２変換テーブル各々を示す図である。
【図５４】図５２に示される駆動フォーマットにて発光駆動を実行させる為の第１及び第２変換テーブル各々を示す図である。
【図５５】Ｒ、Ｇ、Ｂ夫々に対応した各放電セルでの発光駆動フォーマットの一例を示す図である。
【主要部分の符号の説明】
１  Ａ／Ｄ変換器
３  データ変換回路
４  メモリ
６  アドレスドライバ
７  第１サスティンドライバ
８  第２サスティンドライバ
１０  ＰＤＰ（プラズマディスプレイパネル）
３１  第１データ変換回路
３２  セレクタ
３３  第２データ変換回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
0003750889.tif 000012
【図１１】
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【図１２】
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【図１３】
0003750889.tif 000015
【図１４】
0003750889.tif 000016
【図１５】
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【図１６】
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【図１７】
0003750889.tif 000019
【図１８】
0003750889.tif 000020
【図１９】
0003750889.tif 000021
【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
0003750889.tif 000032
【図３１】
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【図３２】
0003750889.tif 000034
【図３３】
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【図３４】
0003750889.tif 000036
【図３５】
0003750889.tif 000037
【図３６】
0003750889.tif 000038
【図３７】
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【図３８】
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【図３９】
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【図４０】
0003750889.tif 000042
【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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