(57)【特許請求の範囲】
【請求項１】
マスク不可能な割込信号であるＮＭＩ（Non-Maskable Interrupt）信号又は前記ＮＭＩ信号より割り込み優先度が高いマスク不可能な割込信号であるＳＭＩ（System Management Interrupt）信号によって割り込み可能で、各種の演算処理やプログラムを実行するＣＰＵ（Central Processing Unit）と、
各種プログラム及びデータを記憶するメモリと、
前記ＣＰＵ及び前記メモリを制御するＣＰＵ／メモリ制御部と、
周辺装置のバス接続を制御する周辺バス制御部と、
システムエラーが発生した場合に前記ＣＰＵに入力される前記ＮＭＩ信号を前記ＳＭＩ信号に切り替える切替回路と、
を備える情報処理装置。
【請求項２】
前記周辺バス制御部は、前記ＮＭＩ信号、第一ＳＩＯＧＰ（Super I/O IC's General Pins）信号、第二ＳＩＯＧＰ信号及び第三ＳＩＯＧＰ信号を前記切替回路に出力し、前記ＳＭＩ信号を前記ＣＰＵに出力して、
前記切替回路は、システムエラーが発生した場合に前記周辺バス制御部から入力される前記ＮＭＩ信号及び前記第一ＳＩＯＧＰ信号に基づいて、前記周辺バス制御部に前記ＳＭＩ信号を出力させる／ＥＸＴＳＭＩ（EXTernal System Management Interrupt）信号を前記周辺バス制御部の入力信号として生成して、前記周辺バス制御部から入力される前記第二ＳＩＯＧＰ信号及び前記第三ＳＩＯＧＰ信号に基づいて、ＣＰＵＮＭＩ（Central Processing Unit System Management Interrupt）信号を前記ＣＰＵへの割込信号として生成する請求項１記載の情報処理装置。
【請求項３】
前記周辺バス制御部は、前記ＮＭＩ信号、前記ＳＭＩ信号、第一ＳＩＯＧＰ信号、第二ＳＩＯＧＰ信号及び第三ＳＩＯＧＰ信号を前記切替回路に出力して、
前記切替回路は、システムエラーが発生した場合に前記周辺バス制御部から入力される前記ＮＭＩ信号及び前記第一ＳＩＯＧＰ信号に基づいて、ＣＰＵＳＭＩ（Central Processing Unit Non-Maskable Interrupt）信号を前記ＣＰＵへの割込信号として生成して、
前記周辺バス制御部から入力される前記第二ＳＩＯＧＰ信号及び前記第三ＳＩＯＧＰ信号に基づいて、ＣＰＵＮＭＩ（Central Processing Unit System Management Interrupt）信号を前記ＣＰＵへの割込信号として生成する請求項１記載の情報処理装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、マスク不可能な割込信号であるＮＭＩ（Non-Maskable Interrupt）信号及びＮＭＩ信号より割り込み優先度が高いマスク不可能な割込信号であるＳＭＩ信号（System Management Interrupt）によって割り込み可能で、各種の演算処理やプログラム等を実行するＣＰＵ（Central Processing Unit）を備えた情報処理装置に関する。
【０００２】
【従来の技術】
現在、ファイル管理やメモリ管理等を行う基本ソフトウェアであるＯＳ（Operating system）として、マイクロソフト社のＷｉｎｄｏｗｓシリーズ（以下、Ｗｉｎｄｏｗｓ系ＯＳとする）は、様々な分野に普及している。そして、このＷｉｎｄｏｗｓ系ＯＳは、各種の演算処理やプログラム等を実行するＣＰＵを搭載した情報処理装置、例えば、パーソナルコンピュータや商品の売上処理を実行する商品販売データ処理装置であるＰＯＳ（Point of Sales：販売時点管理）端末等にも採用されている。そして、このような情報処理装置に搭載されるＣＰＵとしては、インテル社のＸ８６系ＣＰＵが広く普及している。
【０００３】
このＸ８６系ＣＰＵ（以下、ＣＰＵとする）は、マスク不可能な割込信号であるＮＭＩ信号やＳＭＩ信号等によって割り込み可能に構成されている。ＮＭＩ信号は、すぐに対処しなければならない致命的な問題であるシステムエラー発生時等にＣＰＵに入力されるものである。そして、ＳＭＩ信号は、ＮＭＩ信号より割り込み優先度が高く、ＣＰＵ等の発熱部分における温度異常時や内蔵された各部を外部から守るカバーの開放時等にＣＰＵに入力されるものである。このＳＭＩ信号は、周辺装置の電力カット等を行うシステム管理モードへの移行を指示する信号としても使用される。
【０００４】
ここで、このようなＣＰＵについて従来のＰＯＳ端末を一例として、図９に基づいて説明する。図９は、従来のＰＯＳ端末１００に備えられた各部の電気的接続を示すブロック図である。
【０００５】
図９に示すように、ＣＰＵ１０１には、バスライン１０２を介して、ＣＰＵ及びメモリを制御するＣＰＵ／メモリ制御部１０３が接続されている。このＣＰＵ／メモリ制御部１０３には、バスライン１０２を介して、周辺装置とのバス接続を制御する周辺バス制御部１０４、処理対象となるプログラムや各種データ等を格納するＲＡＭ（Random Access Memory）であるメインメモリ１０５、周辺装置の初期化や各種設定を行い、周辺装置を制御するプログラムであるＢＩＯＳ（Basic I/O System）を格納する不揮発性メモリ１０６が接続されている。この不揮発性メモリ１０６は、バックアップ電源が不要で書き換え可能なＲＯＭであるフラッシュメモリで構成されている。
【０００６】
周辺バス制御部１０４には、バスライン１０２を介して、入力装置であるキーボード１０７、表示装置であるディスプレイ１０８、レシートに印字するレシートプリンタ１０９、金銭を収納するドロワ１１０、表面に磁性層を形成したディスクに磁気的にデータを読み書きするハードディスクドライブ（以下、ＨＤＤとする）１１１等が周辺装置として接続されている。そして、このＨＤＤ１１１には、Ｗｉｎｄｏｗｓ系ＯＳや商品の売上処理を実行させるプログラム等が記録されている。
【０００７】
ＣＰＵ１０１には、ＮＭＩ信号及びＳＭＩ信号が割込信号として周辺バス制御部１０４から入力される。さらに、ＣＰＵ１０１には、初期状態から再起動させるリセット信号の／ＲＥＳＥＴ信号（信号名の前に付された記号／は、ロウアクティブの信号であることを示し、以下、同様とする）がＣＰＵ／メモリ制御部１０３から入力される。
【０００８】
ここで、ＰＯＳ端末による商品の売上処理中に、つまり、Ｗｉｎｄｏｗｓ系ＯＳの起動中に、ＣＰＵ等の発熱部分における温度異常が発生した場合には、ＳＭＩ信号が周辺バス制御部１０４からＣＰＵ１０１に入力され、ＣＰＵ１０１の処理に割り込みをかける。この時、システム制御権は、Ｗｉｎｄｏｗｓ系ＯＳからＢＩＯＳに移り、ＣＰＵ１０１はＢＩＯＳに基づいて所定のエラー処理を行う。
【０００９】
また、Ｗｉｎｄｏｗｓ系ＯＳの起動中に、システムエラーが発生した場合には、ＮＭＩ信号が周辺バス制御部１０４からＣＰＵ１０１に入力され、ＣＰＵ１０１の処理に割り込みをかける。この時、システム制御権はＷｉｎｄｏｗｓ系ＯＳのままで、ＣＰＵ１０１はＷｉｎｄｏｗｓ系ＯＳ基づいて所定のエラー処理を行う。
【００１０】
【発明が解決しようとする課題】
このように、システムエラー発生時には、Ｗｉｎｄｏｗｓ系ＯＳに基づいて所定のエラー処理が行われるが、Ｗｉｎｄｏｗｓ系ＯＳが普及する前には、各社が自社開発したＯＳ、例えば、ＴＰＯＳ、ＦｌｅｘＯＳ等に基づいた各社独自のエラー処理が行われていた。そして、各社独自のエラー処理を改良して、情報処理装置の故障に対する事前予防及び事後対策を行うことによって、情報処理装置の信頼性を向上させ、付加価値の追及が行われていた。
【００１１】
しかし、Ｗｉｎｄｏｗｓ系ＯＳを採用した情報処理装置においては、システムエラー発生時のエラー処理がＷｉｎｄｏｗｓ系ＯＳによって決められているので、自社開発したＯＳに基づいて行われていた各社独自のエラー処理を実行することができない。したがって、情報処理装置の信頼性を向上させることや付加価値の追及がほぼ不可能になっている。
【００１２】
そこで、これを可能にするためには、システムエラーが発生した場合に、システム制御権をＷｉｎｄｏｗｓ系ＯＳから各社独自のエラー処理を実行するプログラムに移す必要がある。このプログラムとしては、自社で開発することが可能なＢＩＯＳが適している。つまり、システムエラーが発生した場合に、システム制御権をＷｉｎｄｏｗｓ系ＯＳからＢＩＯＳに移すことによって、情報処理装置の信頼性を向上させることや付加価値の追及ができる。
【００１３】
本発明の目的は、Ｗｉｎｄｏｗｓ系ＯＳを採用した情報処理装置において、各社独自のエラー処理を実行でき、情報処理装置の信頼性を向上させることや付加価値の追及をできるようにすることである。
【００１４】
【課題を解決するための手段】
請求項１記載の情報処理装置の発明は、マスク不可能な割込信号であるＮＭＩ信号又はＮＭＩ信号より割り込み優先度が高いマスク不可能な割込信号であるＳＭＩ信号によって割り込み可能で、各種の演算処理やプログラムを実行するＣＰＵと、各種プログラム及びデータを記憶するメモリと、ＣＰＵ及びメモリを制御するＣＰＵ／メモリ制御部と、周辺装置のバス接続を制御する周辺バス制御部と、システムエラーが発生した場合にＣＰＵに入力されるＮＭＩ信号をＳＭＩ信号に切り替える切替回路とを備える。
【００１５】
したがって、システムエラーが発生した場合にＣＰＵに入力される信号をＮＭＩ信号からＳＭＩ信号に切り替えることによって、システムエラー発生時のシステム制御権をＷｉｎｄｏｗｓ系ＯＳからＢＩＯＳに移すことが可能になり、各社独自のＢＩＯＳを開発することで、Ｗｉｎｄｏｗｓ系ＯＳを採用した情報処理装置においても、各社独自のエラー処理を実行して、装置故障に対する事前予防及び事後対策を行うことが可能となる。
【００１６】
請求項２記載の発明は、請求項１記載の情報処理装置において、周辺バス制御部が、ＮＭＩ信号、第一ＳＩＯＧＰ信号、第二ＳＩＯＧＰ信号及び第三ＳＩＯＧＰ信号を切替回路に出力し、ＳＭＩ信号をＣＰＵに出力して、切替回路が、システムエラーが発生した場合に周辺バス制御部から入力されるＮＭＩ信号及び第一ＳＩＯＧＰ信号に基づいて、周辺バス制御部にＳＭＩ信号を出力させる／ＥＸＴＳＭＩ信号を周辺バス制御部の入力信号として生成して、周辺バス制御部から入力される第二ＳＩＯＧＰ信号及び第三ＳＩＯＧＰ信号に基づいて、ＣＰＵＮＭＩ信号をＣＰＵへの割込信号として生成する。
【００１７】
したがって、システムエラーが発生した場合に周辺バス制御部から入力されるＮＭＩ信号及び第一ＳＩＯＧＰ信号に基づいて切替回路により／ＥＸＴＳＭＩ信号を生成して、この／ＥＸＴＳＭＩ信号に基づいて周辺バス制御部からＣＰＵにＳＭＩ信号を入力することによって、システムエラー発生時のシステム制御権をＷｉｎｄｏｗｓ系ＯＳからＢＩＯＳに移したり戻したりすることが可能になり、システムエラーを解除できずにシステム制御権をＢＩＯＳからＷｉｎｄｏｗｓ系ＯＳに戻した場合に、周辺バス制御部から入力される第二ＳＩＯＧＰ信号及び第三ＳＩＯＧＰ信号に基づいて切替回路により生成されるＣＰＵＮＭＩ信号をＣＰＵに入力することによって、Ｗｉｎｄｏｗｓ系ＯＳにシステムエラーの発生を知らせることが可能になる。
【００１８】
請求項３記載の発明は、請求項１記載の情報処理装置において、周辺バス制御部が、ＮＭＩ信号、ＳＭＩ信号、第一ＳＩＯＧＰ信号、第二ＳＩＯＧＰ信号及び第三ＳＩＯＧＰ信号を切替回路に出力して、切替回路が、システムエラーが発生した場合に周辺バス制御部から入力されるＮＭＩ信号及び第一ＳＩＯＧＰ信号に基づいて、ＣＰＵＳＭＩ信号をＣＰＵへの割込信号として生成して、周辺バス制御部から入力される第二ＳＩＯＧＰ信号及び第三ＳＩＯＧＰ信号に基づいて、ＣＰＵＮＭＩ信号をＣＰＵへの割込信号として生成する。
【００１９】
したがって、システムエラーが発生した場合に周辺バス制御部から入力されるＮＭＩ信号及び第一ＳＩＯＧＰ信号に基づいて切替回路によりＣＰＵＳＭＩ信号を生成して、このＣＰＵＳＭＩ信号を切替回路からＣＰＵに入力することによって、システムエラー発生時のシステム制御権をＷｉｎｄｏｗｓ系ＯＳからＢＩＯＳに移したり戻したりすることが可能になり、システムエラーを解除できずにシステム制御権をＢＩＯＳからＷｉｎｄｏｗｓ系ＯＳに戻した場合に、周辺バス制御部から入力される第二ＳＩＯＧＰ信号及び第三ＳＩＯＧＰ信号に基づいて切替回路により生成されるＣＰＵＮＭＩ信号をＣＰＵに入力することによって、Ｗｉｎｄｏｗｓ系ＯＳにシステムエラーの発生を知らせることが可能になる。
【００２０】
【発明の実施の形態】
本発明の第一の実施の形態の情報処理装置について説明する。本実施の形態の情報処理装置の一例として、商品の売上げ処理を実行する商品販売データ処理装置であるＰＯＳ端末について図１ないし図５に基づいて説明する。
【００２１】
図１は、本実施の形態のＰＯＳ端末１を概略的に示す外観斜視図である。図１に示すように、ＰＯＳ端末１は、ドロワ２上に載置されており、このドロワ２の引出３の開閉を制御する。このＰＯＳ端末１の筐体４には、各種のキーが集合するキーボード５、図示しない鍵によって業務モードを切り替えるモードキー６、印字されたレシートを発行するレシート発行口７が設けられている。また、ＰＯＳ端末１の右側上方には、オペレータ側の表示手段として機能するディスプレイ８ａが配置され、このディスプレイ８ａの近傍には例えば商品の売価や合計金額等のみ表示する補助表示手段として機能する客側ディスプレイ８ｂが立設されている。
【００２２】
図２は、本実施の形態のＰＯＳ端末１に備えられた各部の電気的接続を示すブロック図である。図２に示すように、ＣＰＵ９には、バスライン１０を介して、ＣＰＵ及びメモリを制御するＣＰＵ／メモリ制御部１１が接続されている。このＣＰＵ／メモリ制御部１１には、バスライン１０を介して、周辺装置とのバス接続を制御する周辺バス制御部１２、処理対象となるプログラムや各種データ等を格納するＲＡＭであるメインメモリ１３、周辺装置の初期化や各種設定を行い、周辺装置を制御するプログラムであるＢＩＯＳ等を格納する不揮発性メモリ１４が接続されている。
【００２３】
この不揮発性メモリ１４は、バックアップ電源が不要で書き換え可能なＲＯＭであるフラッシュメモリで構成されている。これにより、ＢＩＯＳの書き換えが可能になっている。このＢＩＯＳには、ＳＭＩモジュールソフトとしてシステムエラーを調査／記録するプログラムが組み込まれている。
【００２４】
周辺バス制御部１２には、システムエラーが発生した場合にＣＰＵ９に入力されるＮＭＩ信号をＳＭＩ信号に切り替える切替回路１５が接続され、さらに、バスライン１０を介して、入力装置であるキーボード５、表示装置であるディスプレイ８、レシートに印字するレシートプリンタ１６、金銭を収納するドロワ２、表面に磁性層を形成したディスクに磁気的にデータを読み書きするＨＤＤ１７等が周辺装置として接続されている。そして、このハードディスクには、Ｗｉｎｄｏｗｓ系ＯＳやＰＯＳ端末１に商品の売上処理を実行させる商品売上処理プログラムや各種のアプリケーションが記録されている。
【００２５】
切替回路１５には、初期状態から再起動させるリセット信号の／ＲＥＳＥＴＤ信号がＣＰＵ／メモリ制御部１１から入力されて、さらに、ＮＭＩ信号、第一ＳＩＯＧＰ（Super I/O IC's General Pins）信号であるＳＩＯＧＰ１０信号、第二ＳＩＯＧＰ信号であるＳＩＯＧＰ１１信号、第三ＳＩＯＧＰ信号であるＳＩＯＧＰ１２信号が周辺バス制御部１２から入力される。
【００２６】
周辺バス制御部１２には、／ＥＸＴＳＭＩ信号（EXTernal System Management Interrupt）が切替回路１５からＮＭＩ信号及びＳＩＯＧＰ１０信号に基づいて入力される。
【００２７】
ＣＰＵ９には、ＳＭＩ信号が割込信号として周辺バス制御部１２から／ＥＸＴＳＭＩ信号に基づいて入力される。そして、ＣＰＵ９には、ＣＰＵＮＭＩ（Central Processing Unit Non-Maskable Interrupt）信号が切替回路１５からＳＩＯＧＰ１１信号及びＳＩＯＧＰ１２信号に基づいて入力される。ここで、ＣＰＵＮＭＩ信号は、ＮＭＩ信号と同様にマスク不可能な割込信号である。さらに、ＣＰＵ９には、リセット信号の／ＲＥＳＥＴ信号がＣＰＵ／メモリ制御部１１から入力される。
【００２８】
図３は、本実施の形態のＰＯＳ端末１に内蔵されている切替回路１５を示す概略回路図である。図３に示すように、切替回路１５は、２個のフリップフロップ１８（１８ａ、１８ｂ）、３個のＡＮＤゲート１９（１９ａ、１９ｂ、１９ｃ）、３個のトライステートバッファ２０（２０ａ、２０ｂ、２０ｃ）、２個のバッファ２１（２１ａ、１２ｂ）から構成されている。
【００２９】
まず、ＮＭＩ信号及びＳＩＯＧＰ１０信号に基づいて／ＥＸＴＳＭＩ信号を生成する回路について説明する。
【００３０】
フリップフロップ１８ａでは、ＰＲ端子及びＤ端子に電圧ＶＣＣ（３．３Ｖ）が入力されて、ＰＲ端子及びＤ端子がＨｉｇｈレベル（以下、Ｈレベルとする）に固定されていて、ＣＫ端子にＮＭＩ信号が、ＣＬＲ端子にＡＮＤゲート１９ａからの出力信号が入力される。そして、これらの信号に基づいて、フリップフロップ１８ａの／Ｑ端子から出力信号が、／ＥＸＴＳＭＩ信号としてバッファ２１ａを介して出力される。
【００３１】
ＡＮＤゲート１９ａには、ＳＩＯＧＰ１０信号及びＡＮＤゲート１９ｂからの出力信号が入力される。このＡＮＤゲート１９ｂでは、一方の入力端子に電圧ＶＣＣが入力されてＨレベルに固定されていて、他方の入力端子に／ＲＥＳＥＴＤ信号が入力される。
【００３２】
ここで、トライステートバッファ２０ａには、ＮＭＩ信号が入力され、／ＲＥＳＥＴＤ信号が入力されるＡＮＤゲート１９ｂからの出力信号が状態選択信号として入力される。つまり、トライステートバッファ２０ａは、ＡＮＤゲート１９ｂからの出力信号におけるＨレベルとＬｏｗレベル（以下、Ｌレベルとする）との状態に基づいて、断線状態あるいは導通状態に変化する。
【００３３】
これにより、／ＲＥＳＥＴＤ信号がＨレベルになっている場合には、ＡＮＤゲート１９ｂからの出力信号がＨレベルになり、トライステートバッファ２０ａが断線状態になり、ＮＭＩ信号がＨレベルになってもＣＰＵＮＭＩ信号がＨレベルにならないように構成されている。また、／ＲＥＳＥＴＤ信号がＬレベルになっている場合には、つまり、ＣＰＵ９の初期設定動作中には、ＡＮＤゲート１９ｂからの出力信号がＬレベルになり、トライステートバッファ２０ａが導通状態になる。これにより、ＮＭＩ信号がＨレベルになると、ＣＰＵＮＭＩ信号がＨレベルになるので、初期設定時の動作確認が問題なく実行される。
【００３４】
次に、ＳＩＯＧＰ１２信号及びＳＩＯＧＰ１３信号に基づいてＣＰＵＮＭＩ信号を生成する回路について説明する。
【００３５】
フリップフロップ１８ｂでは、ＣＫ端子及びＤ端子に電圧ＶＣＣが入力されて、ＣＫ端子及びＤ端子がＨレベルに固定されていて、ＰＲ端子にＳＩＯＧＰ１１信号が、ＣＬＲ端子にＡＮＤゲート１９ｃからの出力信号が入力される。これらの信号に基づいて、フリップフロップ１８ｂのＱ端子から信号が出力される。
【００３６】
ＡＮＤゲート１９ｃには、／ＲＥＳＥＴＤ信号が入力されるＡＮＤゲート１９ｂからの出力信号及びＳＩＯＧＰ１２信号が入力される。
【００３７】
ここで、トライステートバッファ２０ｂには、フリップフロップ１８ｂのＱ端子からの出力信号が入力され、トライステートバッファ２０ｃからの出力信号が状態選択信号として入力される。このトライステートバッファ２０ｃには、電圧ＶＣＣが入力されて（Ｈレベルに固定）、／ＲＥＳＥＴＤ信号が状態選択信号として入力される。
【００３８】
トライステートバッファ２０ｃは、／ＲＥＳＥＴＤ信号におけるＨレベルとＬレベルとの状態に基づいて、断線状態あるいは導通状態に変化する。同様に、トライステートバッファ２０ｂは、トライステートバッファ２０ｃからの出力信号におけるＨレベルとＬレベルとの状態に基づいて、断線状態あるいは導通状態に変化する。
【００３９】
／ＲＥＳＥＴＤ信号がＨレベルになると、トライステートバッファ２０ｃが断線状態になり、トライステートバッファ２０ｃの出力信号がＬレベルになる。これにより、トライステートバッファ２０ｂは導通状態になり、フリップフロップ１８ｂのＱ端子からの出力信号が、ＣＰＵＮＭＩ信号としてバッファ２１ｂを介して出力される。
【００４０】
逆に、／ＲＥＳＥＴＤ信号がＬレベルになると、トライステートバッファ２０ｃが導通状態になり、トライステートバッファ２０ｃの出力信号がＨレベルになる。これにより、トライステートバッファ２０ｂが断線状態になり、フリップフロップ１８ｂのＱ端子からの出力信号が遮断される。
【００４１】
このような構成において、ＰＯＳ端末１の電源が投入されて電源電圧が所定の電圧に達すると、ＣＰＵ／メモリ制御部１１から入力される／ＲＥＳＥＴ信号によって、ＣＰＵ９は、動作可能な状態になり、初期設定動作が開始される。最初に、ＣＰＵ９は、ＲＯＭ１４に記録されているＢＩＯＳを読み込んで、周辺装置の初期化や各種設定を実行する。そして、ＣＰＵ９は、ハードディスクに記録されたＷｉｎｄｏｗｓ系ＯＳを読み込み、それをメインメモリ１３に書き込んで実行する。その後、ＨＤＤ１７に記録された商品売上処理プログラムが読み出され、ＰＯＳ端末１が商品の売上処理を実行可能な状態になる。
【００４２】
図４は、各種信号のタイムチャートである。ＰＯＳ端末１が商品の売上処理を実行可能な状態である通常時には、図４に示すように、／ＲＥＳＥＴ信号、／ＲＥＳＥＴＤ信号、ＳＩＯＧＰ１０信号、ＳＩＯＧＰ１１信号、ＳＩＯＧＰ１２信号が、Ｈレベルで保持されている。また、／ＥＸＴＳＭＩ信号もＨレベルを保持している。
【００４３】
ここで、切替回路１５では、／ＲＥＳＥＴＤ信号がＨレベルなので、ＡＮＤゲート１９ｂの出力信号がＨレベルになり、ＳＩＯＧＰ１０信号がＨレベルなので、ＡＮＤゲート１９ａの出力信号がＨレベルになる。これにより、フリップフロップ１８ａのＣＬＲ端子がＨレベルに保たれている。
【００４４】
また、ＳＩＯＧＰ１１信号がＨレベルなので、フリップフロップ１８ｂのＰＲ端子もＨレベルになる。そして、ＳＩＯＧＰ１２信号とＡＮＤゲート１９ｂの出力信号とがＨレベルなので、ＡＮＤゲート１９ｃの出力信号がＨレベルになる。これにより、フリップフロップ１８ｂのＣＬＲ端子がＨレベルに保たれている。
【００４５】
このような回路状態で、ＰＯＳ端末１による商品の売上処理中に、つまり、Ｗｉｎｄｏｗｓ系ＯＳの起動中に、システムエラーとしてメモリエラーが発生した場合について説明する。
【００４６】
ここで、メモリエラーとは、メインメモリ１３から読み出すデータが書き込み時と比較して異なる状態になることである。このメモリエラーは、本来のデータとは別に付加したコードであるＥＣＣ（Error-Correcting Code）を用いて検出される。
【００４７】
システムエラーとしてメモリエラーが発生した場合、ＣＰＵ／メモリ制御部１１は、周辺バス制御部１２にメモリエラーの発生を知らせる。このメモリエラーの発生により、ＮＭＩ信号がＨレベルになる。
【００４８】
切替回路１５では、ＮＭＩ信号がＨレベルになるので、フリップフロップ１８ａのＣＫ端子がＨレベルになる。これにより、フリップフロップ１８ａの／Ｑ端子からの出力信号である／ＥＸＴＳＭＩ信号は、Ｌレベルになる。
【００４９】
この／ＥＸＴＳＭＩ信号がＬレベルになることによって、周辺バス制御部１２からＣＰＵ９にＳＭＩ信号が入力される。このＳＭＩ信号の入力によって、ＣＰＵ９のシステム制御権はＷｉｎｄｏｗｓ系ＯＳからＢＩＯＳに移る。これにより、ＢＩＯＳに組み込まれたＳＭＩモジュールソフトが実行中のアプリケーションやＯＳに依存せずに起動する。
【００５０】
図５は、ＳＭＩモジュールソフトによる処理の流れを示すフローチャートである。図５に示すように、ＳＭＩモジュールソフトは、ＣＰＵ９の関連レジスタステータスを確認し、システムエラーの原因（メモリエラー）を調査／記録して、さらに、原因に対する処理も行う（ステップＳ１）。
【００５１】
メモリエラーが１ビットエラーである場合には、ＥＣＣによって１ビットエラーが修復される。しかし、メモリエラーが２ビット以上のエラーである場合には、ＥＣＣによるメモリエラーの修復はできないので、メモリエラーが修復されない。
【００５２】
エラー処理が終了した後、周辺バス制御部１２から切替回路１５に入力されるＳＩＯＧＰ１０信号をＬレベルにすると、切替回路１５では、ＡＮＤゲート１９ａの出力信号が、Ｌレベルになるので、フリップフロップ１８ａのＣＬＲ端子がＬレベルになる。これにより、フリップフロップ１８ａの／Ｑ端子からの出力信号がＨレベルになる。
【００５３】
したがって、／ＥＸＴＳＭＩ信号が再びＨレベルに保持されるので、ＳＭＩ信号が周辺バス制御部１２からＣＰＵ９に入力されなくなり、システム制御権はＢＩＯＳからＷｉｎｄｏｗｓ系ＯＳに戻される（Ｓ２）。
【００５４】
そして、ＣＰＵＮＭＩ信号をＣＰＵ９に入力する必要があるか否かの判断がされる（Ｓ３）。この時、メモリエラーが１ビットエラーである場合には、メモリエラーが修復されているので、ＣＰＵＮＭＩ信号をＣＰＵ９に入力する必要は無く（Ｓ３のＮ）、プログラムは終了する。そして、Ｗｉｎｄｏｗｓ系ＯＳは、何事もなかったようにＣＰＵ９に各種処理を実行させる。
【００５５】
ここで、メモリエラーが２ビット以上のエラーである場合には、ＥＣＣによってメモリエラーが修復されていないので、システムを初期化し再起動させるために、ＣＰＵＮＭＩ信号をＣＰＵ９に入力する必要がある（Ｓ３のＹ）。
【００５６】
このために、ＣＰＵ９は、ＳＭＩモジュールソフトに基づいて、周辺バス制御部１２から切替回路１５に入力されるＳＩＯＧＰ１１信号を一定時間Ｌレベルにする。すると、切替回路１５では、フリップフロップ１８ｂのＰＲ端子がＬレベルになる。加えて、フリップフロップ１８ａのＣＬＲ端子がＨレベルに保たれているので、フリップフロップ１８ｂのＱ端子からの出力信号がＨレベルになる。
【００５７】
そして、／ＲＥＳＥＴＤ信号がＨレベルで、トライステートバッファ２０ｂが導通状態なので、フリップフロップ１８ｂのＱ端子からの出力信号がＣＰＵＮＭＩ信号になり、ＣＰＵＮＭＩ信号がＨレベルに保たれる。
【００５８】
次に、周辺バス制御部１２から切替回路１５に入力されるＳＩＯＧＰ１２信号をＬレベルにする。すると、切替回路１５では、ＡＮＤゲート１９ｃの出力信号がＨレベルになる。これにより、フリップフロップ１８ｂのＣＬＲ端子がＨレベルになる。加えて、フリップフロップ１８ａのＰＲ端子がＨレベルに保たれているので、フリップフロップ１８ｂのＱ端子からの出力信号がＬレベルになる。
【００５９】
そして、／ＲＥＳＥＴＤ信号がＨレベルで、トライステートバッファ２０ｂが導通状態なので、フリップフロップ１８ｂのＱ端子の出力信号がＣＰＵＮＭＩ信号になり、ＣＰＵＮＭＩ信号がＨレベルからＬレベルになる。
【００６０】
このようにして、切替回路１５により生成されたＣＰＵＮＭＩ信号がＣＰＵ９に入力され（Ｓ４）、プログラムは終了する。
【００６１】
ＣＰＵ９は、システムエラーの発生を知り、Ｗｉｎｄｏｗｓ系ＯＳによる所定のエラー処理を行う。２ビット以上のメモリエラーは修復されていないので、システムを初期化し再起動させるため、ＣＰＵ／メモリ制御部１１から／ＲＥＳＥＴ信号をＣＰＵ９に入力して、ＣＰＵ９を再起動させる。再び、ＣＰＵ９は、初期設定動作を行い、Ｗｉｎｄｏｗｓ系ＯＳを読み込んで実行し、ＨＤＤ１７に記録された商品売上処理プログラムを読み出し、ＰＯＳ端末１を商品の売上処理が実行可能な状態にする。
【００６２】
本実施の形態のＰＯＳ端末１においては、システムエラーが発生した場合にＣＰＵ９に入力される信号をＮＭＩ信号からＳＭＩ信号に切り替えることによって、システムエラー発生時のシステム制御権をＷｉｎｄｏｗｓ系ＯＳからＢＩＯＳに移すことができるので、各社独自のＢＩＯＳを開発することで、Ｗｉｎｄｏｗｓ系ＯＳを採用した情報処理装置においても、各社独自のエラー処理を実行することができ、装置故障に対する事前予防及び事後対策を行うことで、情報処理装置の信頼性を向上させることや付加価値の追及ができるようになる。
【００６３】
さらに、システムエラーが発生した場合に周辺バス制御部１２から入力されるＮＭＩ信号及びＳＩＯＧＰ１０信号に基づいて切替回路１５により／ＥＸＴＳＭＩ信号を生成して、この／ＥＸＴＳＭＩ信号に基づいて周辺バス制御部１２からＣＰＵ９にＳＭＩ信号を入力することによって、システムエラー発生時のシステム制御権をＷｉｎｄｏｗｓ系ＯＳからＢＩＯＳに移したり戻したりすることができ、システムエラーを解除できずにシステム制御権をＢＩＯＳからＷｉｎｄｏｗｓ系ＯＳに戻した場合に、周辺バス制御部１２から入力されるＳＩＯＧＰ１１信号及びＳＩＯＧＰ１２信号に基づいて切替回路１５により生成されるＣＰＵＮＭＩ信号をＣＰＵ９に入力することによって、Ｗｉｎｄｏｗｓ系ＯＳにシステムエラーの発生を知らせることができる。
【００６４】
本発明の第二の実施の形態の情報処理装置について説明する。本実施の形態の情報処理装置の一例として、商品の売上げ処理を実行する商品販売データ処理装置であるＰＯＳ端末について図６ないし図８に基づいて説明する。なお、第一の実施の形態において説明した部分と同一部分は同一符号で示し、説明も省略する。本実施の形態の基本的構成は、第一の実施の形態とほぼ同じである。
【００６５】
図６は、本実施の形態のＰＯＳ端末１に備えられた各部の電気的接続を示すブロック図である。本実施の形態における第一の実施の形態との相違点としては、図６に示すように、切替回路１５から周辺バス制御部１２に／ＥＸＴＳＭＩ信号が入力されず（図２参照）、周辺バス制御部１２から切替回路１５にＳＭＩ信号が入力され、切替回路１５からＣＰＵ９にＣＰＵＳＭＩ（Central Processing Unit System Management Interrupt）信号がＮＭＩ信号及びＳＩＯＧＰ１０信号に基づいて入力されている点である。ここで、ＣＰＵＳＭＩ信号は、ＳＭＩ信号と同様にＮＭＩ信号及びＣＰＵＮＭＩ信号より割り込み優先度が高いマスク不可能な割込信号である。
【００６６】
図７は、本実施の形態のＰＯＳ端末１に内蔵されている切替回路１５を示す概略回路図である。図７に示すように、本実施の形態の回路構成は、第一の実施の形態とほぼ同じであり、第一の実施の形態との相違点としては、ＳＭＩ信号がＣＰＵＳＭＩ信号となるように接続され、フリップフロップ１８ａの／Ｑ端子からの出力信号がＣＰＵＳＭＩ信号としてインバータ２２を介して出力されている点である。これが、ＮＭＩ信号及びＳＩＯＧＰ１０信号に基づいてＣＰＵＳＭＩ信号を生成する回路である。
【００６７】
このような構成において、ＰＯＳ端末１におけるＣＰＵ９の処理動作は、第一の実施の形態とほぼ同じであり、第一の実施の形態との相違点としては、／ＥＸＴＳＭＩ信号が生成されず、ＣＰＵＳＭＩ信号が生成される点である。
【００６８】
図８は、各種信号のタイムチャートである。詳述すると、図７及び図８に示すように、メモリエラーが発生して、ＮＭＩ信号がＨレベルになると、切替回路１５では、フリップフロップ１８ａのＣＫ端子がＨレベルになる。これにより、フリップフロップ１８ａの／Ｑ端子からの出力信号がＬレベルになり、インバータ２２を介してＨレベルになる。したがって、ＣＰＵＳＭＩ信号はＨレベルになる。
【００６９】
ＣＰＵＳＭＩ信号がＨレベルになることによって、ＣＰＵ９のシステム制御権はＷｉｎｄｏｗｓ系ＯＳからＢＩＯＳに移る。これにより、ＢＩＯＳに組み込まれたＳＭＩモジュールソフトが、実行中のアプリケーションやＯＳに依存せずに起動する。
【００７０】
ＳＭＩモジュールソフトによる処理の流れは、第一の実施の形態とほぼ同じである（図５参照）。ただし、ステップＳ２において、周辺バス制御部１２から切替回路１５に入力されるＳＩＯＧＰ１０信号をＬレベルにすると、切替回路１５では、ＡＮＤゲート１９ａの出力信号が、Ｌレベルになるので、フリップフロップ１８ａのＣＬＲ端子がＬレベルになる。これにより、フリップフロップ１８ａの／Ｑ端子からの出力信号がＨレベルになり、インバータ２２を介してＬレベルなる。したがって、ＣＰＵＳＭＩ信号がＬレベルに保持されるので、システム制御権はＢＩＯＳからＷｉｎｄｏｗｓ系ＯＳに戻される。この後の処理は、第一の実施の形態と全く同じである。
【００７１】
本実施の形態のＰＯＳ端末１においては、システムエラーが発生した場合にＣＰＵ９に入力される信号をＮＭＩ信号からＳＭＩ信号に切り替えることによって、システムエラー発生時のシステム制御権をＷｉｎｄｏｗｓ系ＯＳからＢＩＯＳに移すことができるので、各社独自のＢＩＯＳを開発することで、Ｗｉｎｄｏｗｓ系ＯＳを採用した情報処理装置においても、各社独自のエラー処理を実行することができ、装置故障に対する事前予防及び事後対策を行うことで、情報処理装置の信頼性を向上させることや付加価値の追及ができるようになる。
【００７２】
さらに、システムエラーが発生した場合に周辺バス制御部１２から入力されるＮＭＩ信号及びＳＩＯＧＰ１０信号に基づいて切替回路１５によりＣＰＵＳＭＩ信号を生成して、このＣＰＵＳＭＩ信号を切替回路１５からＣＰＵ９に入力することによって、システムエラー発生時のシステム制御権をＷｉｎｄｏｗｓ系ＯＳからＢＩＯＳに移したり戻したりすることができ、システムエラーを解除できずにシステム制御権をＢＩＯＳからＷｉｎｄｏｗｓ系ＯＳに戻した場合に、周辺バス制御部１２から入力されるＳＩＯＧＰ１１信号及びＳＩＯＧＰ１２信号に基づいて切替回路１５により生成されるＣＰＵＮＭＩ信号をＣＰＵ９に入力することによって、Ｗｉｎｄｏｗｓ系ＯＳにシステムエラーの発生を知らせることができる。
【００７３】
【発明の効果】
請求項１記載の情報処理装置の発明によれば、マスク不可能な割込信号であるＮＭＩ信号又はＮＭＩ信号より割り込み優先度が高いマスク不可能な割込信号であるＳＭＩ信号によって割り込み可能で、各種の演算処理やプログラムを実行するＣＰＵと、各種プログラム及びデータを記憶するメモリと、ＣＰＵ及びメモリを制御するＣＰＵ／メモリ制御部と、周辺装置のバス接続を制御する周辺バス制御部と、システムエラーが発生した場合にＣＰＵに入力されるＮＭＩ信号をＳＭＩ信号に切り替える切替回路とを備えることから、システムエラーが発生した場合にＣＰＵに入力される信号をＮＭＩ信号からＳＭＩ信号に切り替えることによって、システムエラー発生時のシステム制御権をＷｉｎｄｏｗｓ系ＯＳからＢＩＯＳに移すことができるので、各社独自のＢＩＯＳを開発することで、Ｗｉｎｄｏｗｓ系ＯＳを採用した情報処理装置においても、各社独自のエラー処理を実行することができ、装置故障に対する事前予防及び事後対策を行うことで、情報処理装置の信頼性を向上させることや付加価値の追及ができるようになる。
【００７４】
請求項２記載の発明によれば、請求項１記載の情報処理装置において、周辺バス制御部が、ＮＭＩ信号、第一ＳＩＯＧＰ信号、第二ＳＩＯＧＰ信号及び第三ＳＩＯＧＰ信号を切替回路に出力し、ＳＭＩ信号をＣＰＵに出力して、切替回路が、システムエラーが発生した場合に周辺バス制御部から入力されるＮＭＩ信号及び第一ＳＩＯＧＰ信号に基づいて、周辺バス制御部にＳＭＩ信号を出力させる／ＥＸＴＳＭＩ信号を周辺バス制御部の入力信号として生成して、周辺バス制御部から入力される第二ＳＩＯＧＰ信号及び第三ＳＩＯＧＰ信号に基づいて、ＣＰＵＮＭＩ信号をＣＰＵへの割込信号として生成することから、システムエラーが発生した場合に周辺バス制御部から入力されるＮＭＩ信号及び第一ＳＩＯＧＰ信号に基づいて切替回路により／ＥＸＴＳＭＩ信号を生成して、この／ＥＸＴＳＭＩ信号に基づいて周辺バス制御部からＣＰＵにＳＭＩ信号を入力することによって、システムエラー発生時のシステム制御権をＷｉｎｄｏｗｓ系ＯＳからＢＩＯＳに移したり戻したりすることができ、システムエラーを解除できずにシステム制御権をＢＩＯＳからＷｉｎｄｏｗｓ系ＯＳに戻した場合に、周辺バス制御部から入力される第二ＳＩＯＧＰ信号及び第三ＳＩＯＧＰ信号に基づいて切替回路により生成されるＣＰＵＮＭＩ信号をＣＰＵに入力することによって、Ｗｉｎｄｏｗｓ系ＯＳにシステムエラーの発生を知らせることができる。
【００７５】
請求項３記載の発明によれば、請求項１記載の情報処理装置において、周辺バス制御部が、ＮＭＩ信号、ＳＭＩ信号、第一ＳＩＯＧＰ信号、第二ＳＩＯＧＰ信号及び第三ＳＩＯＧＰ信号を切替回路に出力して、切替回路が、システムエラーが発生した場合に周辺バス制御部から入力されるＮＭＩ信号及び第一ＳＩＯＧＰ信号に基づいて、ＣＰＵＳＭＩ信号をＣＰＵへの割込信号として生成して、周辺バス制御部から入力される第二ＳＩＯＧＰ信号及び第三ＳＩＯＧＰ信号に基づいて、ＣＰＵＮＭＩ信号をＣＰＵへの割込信号として生成することから、システムエラーが発生した場合に周辺バス制御部から入力されるＮＭＩ信号及び第一ＳＩＯＧＰ信号に基づいて切替回路によりＣＰＵＳＭＩ信号を生成して、このＣＰＵＳＭＩ信号を切替回路からＣＰＵに入力することによって、システムエラー発生時のシステム制御権をＷｉｎｄｏｗｓ系ＯＳからＢＩＯＳに移したり戻したりすることができ、システムエラーを解除できずにシステム制御権をＢＩＯＳからＷｉｎｄｏｗｓ系ＯＳに戻した場合に、周辺バス制御部から入力される第二ＳＩＯＧＰ信号及び第三ＳＩＯＧＰ信号に基づいて切替回路により生成されるＣＰＵＮＭＩ信号をＣＰＵに入力することによって、Ｗｉｎｄｏｗｓ系ＯＳにシステムエラーの発生を知らせることができる。
【図面の簡単な説明】
【図１】本発明の第一の実施の形態のＰＯＳ端末を概略的に示す外観斜視図である。
【図２】ＰＯＳ端末に備えられた各部の電気的接続を示すブロック図である。
【図３】ＰＯＳ端末に内蔵されている切替回路を示す概略回路図である。
【図４】各種信号のタイムチャートである。
【図５】ＳＭＩモジュールソフトによる処理の流れを示すフローチャートである。
【図６】本発明の第二の実施の形態のＰＯＳ端末に備えられた各部の電気的接続を示すブロック図である。
【図７】ＰＯＳ端末に内蔵されている切替回路を示す概略回路図である。
【図８】各種信号のタイムチャートである。
【図９】従来のＰＯＳ端末に備えられた各部の電気的接続を示すブロック図である。
【符号の説明】
９              ＣＰＵ
１３、１４      メモリ
１１            ＣＰＵ／メモリ制御部
１２            周辺バス制御部
１５            切替回路
【図１】
0003844197.tif 000002
【図２】
0003844197.tif 000003
【図３】
0003844197.tif 000004
【図４】
0003844197.tif 000005
【図５】
0003844197.tif 000006
【図６】
0003844197.tif 000007
【図７】
0003844197.tif 000008
【図８】
0003844197.tif 000009
【図９】
0003844197.tif 000010