(57)【特許請求の範囲】
【請求項１】
シリコン基板上に第１のゲート絶縁膜および第１のゲート電極を形成する工程と、
前記ゲート電極の側部に第１のサイドウォールを形成する工程と、
前記第１のサイドウォールをマスクとして、ウエットエッチングによりエッチングし凹部を形成する工程と、
前記第１のゲート電極および前記シリコン基板に第２のゲート絶縁膜を形成する工程と、
前記第１のゲート電極の側部に第２のサイドウォールを形成する工程と、
前記第２のサイドウォールをマスクとしてソース領域およびドレイン領域を形成する工程とを包含する不揮発性半導体記憶装置の製造方法。
【請求項２】
基板の表面の面方位が｛１００｝面であり、ウエットエッチングによって凹部を形成し前記凹部側面にシリコンの｛１１１｝面を露出させる請求項１に記載の不揮発性半導体記憶装置の製造方法。
【請求項３】
基板の表面の面方位が｛１１０｝面であり、ウエットエッチングによって凹部を形成し前記凹部側面にシリコンの｛１１１｝面を露出させる請求項１に記載の不揮発性半導体記憶装置の製造方法。
【請求項４】
前記ウエットエッチングに用いるエッチング溶液は、エチレンジアミンとピロカテコールの混合水溶液、ヒドラジンとイソプロピルアルコールの混合水溶液、ＫＯＨ水溶液又はテトラメチルアンモニウムハイドロオキサイド溶液であることを特徴とする請求項１に記載の不揮発性半導体記憶装置の製造方法。
【請求項５】
前記段差領域が前記基板に対する角度は、５４．７度であることを特徴とする請求項２に記載の不揮発性半導体記憶装置の製造方法。
【請求項６】
前記段差領域が前記基板に対する角度は、９０度であることを特徴とする請求項３に記載の不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体記憶装置の製造方法に関する。
【０００２】
【従来の技術】
シリコン基板の表面に段差を形成し、その段差を跨ぐように浮遊ゲートを形成した不揮発性半導体記憶装置が提案されている（特開平７−１１５１４２号公報）。このような段差は、プラズマを用いた反応性イオンエッチング方法により形成され、段差の側面から底面にわたってドレイン領域として機能する不純物拡散層が形成される。ここではシリコン基板表面をレジストマスクによって部分的に覆い、その後、シリコン基板の表面に段差を形成するために、反応性イオンエッチング方法によってシリコン基板の露出表面をエッチングし、凹部を形成している。このとき、シリコン基板のエッチングは異方的に進行する。
【０００３】
レジストマスクを除去する前に、シリコン基板の凹部の底面に対して不純物イオンを注入すると、レジストマスクで覆われていない領域に不純物拡散層が形成される。
【０００４】
【発明が解決しようとする課題】
しかしながら、エッチング時のプラズマに曝された半導体の表面は、イオン衝撃による損傷を受け、そこに多数の結晶欠陥ないしはダメージ層が形成される。このため、ドライエッチング方法により形成した段差側面を素子の活性領域として用いると、装置の特性が大きく劣化してしまう。特に、段差側面を熱酸化することによってゲート絶縁膜を形成すると、良好なゲート絶縁膜が得られないという問題がある。
【０００５】
そこで本発明は、段差エッチング時にダメージが入らない不揮発性半導体記憶装置の製造方法を提供することを目的とする。
【０００６】
【課題を解決するための手段】
本発明による不揮発性半導体記憶装置の製造方法は、基板に、第１レベルにある第１表面領域、前記第１レベルよりも低い第２レベルにある第２表面領域、および前記第１表面領域と前記第２表面領域とを連結する段差領域を含む表面を形成する工程と、前記第１表面領域にソース領域、および前記第２表面領域にドレイン領域とを形成する工程と、前記段差領域上を含み前記第１表面領域と前記第２表面領域にまたがる領域に第１の絶縁膜を形成する工程と、前記第１絶縁膜上に、前記第１の絶縁膜を介して、前記第１表面領域と前記第２表面領域にまたがるようにフローティングゲートを形成する工程と、前記段差領域に、前記ドレイン領域とつながっている第２ドレイン領域を形成する工程とを包含し、前記段差領域を含む表面を形成する工程において、前記基板と前記段差領域を含む表面は、面方位によりエッチング速度が異なることを利用したウエットエッチング法により形成される。
【０００７】
本発明による他の不揮発性半導体記憶装置の製造方法は、シリコン基板上に第１のゲート絶縁膜および第１のゲート電極を形成する工程と、前記ゲート電極の側部に第１のサイドウォールを形成する工程と、前記第１のサイドウォールをマスクとして、ウエットエッチングによりエッチングし凹部を形成する工程と、前記第１のゲート電極および前記シリコン基板に第２のゲート絶縁膜を形成する工程と、前記第１のゲート電極の側部に第２のサイドウォールを形成する工程と、前記第２のサイドウォールをマスクとしてソース領域およびドレイン領域を形成する工程とを包含する。
【０００８】
ある実施形態では、基板の表面の面方位が｛１００｝面であり、ウエットエッチングによって凹部を形成し前記凹部側面にシリコンの｛１１１｝面を露出させる。
【０００９】
本発明による不揮発性半導体記憶装置の製造方法は、シリコン基板の段差上に、絶縁膜と、前記絶縁膜上に形成された浮遊ゲート電極、制御ゲート電極とを備えた半導体装置の製造方法であって、（１００）面が最表面である半導体基板表面を、レジストマスクによって部分的に覆い、ＫＯＨ水溶液等を用いたウエットエッチング法によって前記半導体の露出表面をエッチングし、側壁にシリコンの（１１１）面が露出した段差を形成する工程と、前記レジストマスクを除去し、前記半導体の凹部の内面に前記絶縁膜を形成する工程と、前記絶縁膜上に前記段差を跨ぐように浮遊ゲート、制御ゲートを形成する工程とを包含するというものである。
【００１０】
本発明による他の不揮発性半導体記憶装置の製造方法は、シリコン基板の段差上に、絶縁膜と、前記絶縁膜上に形成された浮遊ゲート電極、制御ゲート電極とを備えた半導体装置の製造方法であって、（１１０）面が最表面である半導体基板表面を、レジストマスクによって部分的に覆い、ＫＯＨ水溶液等を用いたウエットエッチング法によって前記半導体の露出表面をエッチングし、側壁にシリコンの（１１１）面が露出した段差を形成する工程と、前記レジストマスクを除去し、前記半導体の凹部の内面に前記絶縁膜を形成する工程と、前記絶縁膜上に前記段差を跨ぐように浮遊ゲート、制御ゲートを形成する工程とを包含するというものである。
【００１１】
また本発明による更に他の不揮発性半導体記憶装置の製造方法は、シリコン基板の段差上に、絶縁膜と、前記絶縁膜上に形成された浮遊ゲート電極、制御ゲート電極とを備えた半導体装置の製造方法であって、（１００）面が最表面である半導体基板上に、第１のゲート絶縁膜、ゲート電極を形成する工程と、前記ゲート電極を酸化し第２のゲート絶縁膜を形成し、酸化膜を全面に堆積し、エッチバックによりゲート電極の側壁に酸化膜のサイドウォールを形成する工程と、前記サイドウォールをマスクとしてＫＯＨ水溶液等を用いたウエットエッチング法によってシリコン基板をウエットエッチングする工程と、前記サイドウォールを除去後、第３のゲート絶縁膜を形成した後、多結晶シリコン膜を堆積、エッチバックにより多結晶シリコンからなるサイドウォールを第１のゲート電極側壁に形成する工程と、前記サイドウォールを除去する工程を含み、前記第１のゲート電極を制御ゲート、ソース領域の前記サイドウォールを浮遊ゲートとして用いるものである。
【００１２】
本発明による更に他の不揮発性半導体記憶装置の製造方法は、シリコン基板の段差上に、絶縁膜と、前記絶縁膜上に形成された浮遊ゲート電極、制御ゲート電極とを備えた半導体装置の製造方法であって、（１１０）面が最表面である半導体基板上に、第１のゲート絶縁膜、ゲート電極を形成する工程と、前記ゲート電極を酸化し第２のゲート絶縁膜を形成し、酸化膜膜を全面に堆積し、エッチバックによりゲート電極の側壁に酸化膜のサイドウオールを形成する工程と、前記サイドウォールをマスクとしてＫＯＨ水溶液等を用いたウエットエッチング法によってシリコン基板をウエットエッチングする工程と、前記サイドウォールを除去後、第３のゲート絶縁膜を形成した後、多結晶シリコン膜を堆積、エッチバックにより多結晶シリコンからなるサイドウォールを第１のゲート電極側壁に形成する工程と、ソース領域の前記サイドウォールを除去する工程を含み、前記第１のゲート電極を制御ゲート、前記サイドウォールを浮遊ゲートとして用いるものである。
【００１３】
【発明の実施の形態】
本発明の半導体記憶装置の製造方法は、シリコン基板への凹部の形成にドライエッチングに変えてウエットエッチングを用いて行なおうとするものである。プラズマを用いたドライエッチング法に対して、シリコンと溶液との化学反応を利用したウエットエッチング法は、(1)シリコン基板に損傷を与えない、(2)選択性が高い、(3)一度に大量のウエハーが処理でき、生産性が高い、という利点を有している。
【００１４】
さらに、ウエットエッチング法は、エッチング溶液を選択することにより単結晶シリコンの異方性エッチングが可能である。例えば、レジストマスクによって部分的に覆われた面方位が（１００）である単結晶シリコン基板をアルカリ性のウエットエッチング液を用いてエッチングを行なうと、｛１００｝面のエッチ速度は、｛１１１｝面のエッチ速度よりも大きいという関係があるため、エッチ速度の速い｛１１１｝面が凹部露出し、その結果としてシリコン基板表面に異方性を持った溝を形成することができる。
【００１５】
すなわち、（１００）面を持つシリコン基板にウエットエッチングを適用すると、図５（ａ）に示すように、（１００）面と５４．７４゜をなす（−１−１−１）面と（−１−１−１）面からなる溝が形成される。
【００１６】
前述したシリコン基板のウエットエッチングが可能な溶液としては次に示すものがある。（１）エチレンジアミンとピロカテコールの混合水溶液、（２）ヒドラジン、イソプロピルアルコールの混合水溶液、（３）ＫＯＨ水溶液、（４）テトラメチルアンモニウムハイドロオキサイド溶液である。
【００１７】
例えば、（２）に示したヒドラジン、イソプロピルアルコールの混合水溶液において、エチレンジアミン  ３００ｍｌ、ピロカテコール  ５０ｇ、水  １００ｍｇの割合で混合した溶液では、約８０℃に加熱すると、シリコン基板（１００）面のエッチ速度  １００ｎｍ／ｍｉｎ．に対し、｛１１１｝面のエッチ速度は約１０ｎｍ／ｍｉｎ．であるため、図５（ａ）に示したような異方性のウエットエッチングが可能である。
【００１８】
また、上記したウエットエッチングではシリコン基板の面方位を選択することによりテーパ角の制御を行なうことが可能である。例えば、（１１０）面を持つシリコン基板を用いて、上記したウエットエッチングを行なうと（１１１）面が露出し、そのテーパ角は垂直となる（図５（ｂ）参照）。
【００１９】
本発明ではこの異方性のウエットエッチングを利用して、半導体記憶装置にダメージなく凹部を形成し、テーパ角度の制御性を向上させようというものである。
【００２０】
以下図１から図４を参照しながら本発明の実施の形態を説明する。
【００２１】
（実施の形態１）
本発明による不揮発性半導体記憶装置の製造方法の第１の実施形態を説明する。図１は、第１の実施形態にかかるフラッシュ型ＥＥＰＲＯＭの製造方法の工程断面図である。
【００２２】
図１において、１は面方位（１００）のシリコン基板、２はレジストマスク、３は第１ゲート絶縁膜、４は浮遊ゲート電極、５は第２ゲート絶縁膜、６は制御ゲート電極、７は不純物拡散層（第２ドレイン）、８はソース領域、９はドレイン領域（第１ドレイン）、１１は第１表面領域、１２は第２表面領域、１３は段差側面領域を示している。
【００２３】
以下、図１を参照しながら本実施形態を説明する。
【００２４】
まず、図１（ａ）に示すように、面方位が（１００）であるシリコン基板１上にレジストマスク（厚さ：  ０．５０〜１．２５μｍ程度）２を形成する。その後、ウエットエッチング法によって、シリコン基板１に深さ３０〜１００ｎｍ程度の段差を形成する。このウエットエッチングには前述の（１）にあげたエチレンジアミンとピロカテコールの混合水溶液、ヒドラジン、イソプロピルアルコールの混合水溶液、ＫＯＨ水溶液、テトラメチルアンモニウムハイドロオキサイド溶液のうちの一つを使用することが望ましい。
【００２５】
このウエットエッチングでは、シリコン｛１００｝面のエッチ速度はシリコン｛１１１｝面のエッチ速度よりも大きいため、側壁に｛１１１｝面が露出し、シリコン基板が異方性にエッチングされる。シリコン｛１００｝面とシリコン｛１１１｝面によりなされる角度は５４．７４゜であるため、結果として凹部のテーパ角は５４．７゜となる。
【００２６】
なお、シリコン基板１の表面のうち、エッチングを受けなかった領域１１を、「第１表面領域」と称し、凹部の底面１２を「第２表面領域」、凹部の側面１３を「段差側面領域」と称する場合がある。本実施形態では、段差側面領域１３を傾斜させて形成する。
【００２７】
次に、図１（ｂ）に示すように、不純物注入（例えば、加速エネルギー６０ｋｅｖ、ドーズ量は１×１０17〜１×１０19／ｃｍ2）し、不純物拡散領域７を形成後、レジストマスク２を除去した後、シリコン基板１の表面に第１ゲート絶縁膜３を形成する。この第１ゲート絶縁膜３は、シリコン基板１の表面を熱酸化することによって形成することができる。本実施形態の場合、プラズマを使用しないウエットエッチング法によって段差を形成しているため、凹部底面１２および段差側面領域１３はプラズマ損傷を受けず、また清浄である。その結果、熱酸化によって形成した第１ゲート絶縁膜３の品質もトンネル絶縁膜として優れたものとなる。
【００２８】
次に、図１（ｃ）に示すように、浮遊ゲート４（厚さ１５０ｎｍ）、第２ゲート絶縁膜５（厚さ２５ｎｍ）、および制御ゲート６（厚さ２００ｎｍ）をこの順序でシリコン基板１の上に形成した後、不純物イオンの注入が行われ、高濃度ソース領域８および高濃度ドレイン領域９が形成される。これらは、不揮発性半導体記憶装置の周知の製造工程を経て形成される。注意すべき点は、浮遊ゲート４が段差側面領域１３を跨ぐようパターニングされることである。その結果、浮遊ゲート４の一部は、第１ゲート絶縁膜３を介して段差側面領域１３に対向する。
【００２９】
このようにして製造した不揮発性半導体記憶装置によれば、段差側面領域１３と第２表面領域１２との間のコーナー部分の近傍で強い電界が形成されるため、その部分から浮遊ゲート４に対して高い効率で電子注入が行われる。特に、この装置が、プラズマ損傷を受けていない段差側面領域１３と、その上に形成した良質なトンネル絶縁膜３とを備えているため、極めて良好な特性を発揮することができる。
【００３０】
（実施の形態２）
本発明による不揮発性半導体記憶装置の製造方法の第２の実施形態を説明する。図２は、第２の実施形態にかかるフラッシュ型ＥＥＰＲＯＭの製造方法の工程断面図である。
【００３１】
図２において、１０は面方位（１１０）のシリコン基板、２はレジストマスク、３は第１ゲート絶縁膜、４は浮遊ゲート電極、５は第２ゲート絶縁膜、６は制御ゲート電極、７は不純物拡散層（第２ドレイン）、８はソース領域、９はドレイン領域（第１ドレイン）、１１は第１表面領域、１２は第２表面領域、１３は段差側面領域を示している。
【００３２】
以下、図２を参照しながら本実施形態を説明する。
【００３３】
まず、図２（ａ）に示すように、面方位が（１１０）であるシリコン基板１０上にレジストマスク（厚さ：  ０．５０〜１．２５μｍ程度）２を形成した後、ウエットエッチング法によって、シリコン基板１０に深さ３０〜１００ｎｍ程度の段差を形成する。このウエットエッチングには上記（１）にあげたエチレンジアミンとピロカテコールの混合水溶液、ヒドラジン、イソプロピルアルコールの混合水溶液、ＫＯＨ水溶液、テトラメチルアンモニウムハイドロオキサイド溶液のうちの一つを使用することが望ましい。上記したウエットエッチングでは、シリコン｛１１０｝面のエッチ速度は、シリコン｛１１１｝面のエッチ速度よりも大きいため、側壁に｛１１１｝面が露出し、シリコン基板が異方性にエッチングされる。シリコン｛１１０｝面とシリコン｛１１１｝面によりなされる角度は９０゜であるため、結果として凹部のテーパ角は９０゜となる。なお、シリコン基板１０の表面のうち、エッチングを受けなかった領域１１を、「第１表面領域」と称し、凹部の底面１２を「第２表面領域」、凹部の側面１３を「段差側面領域」と称する場合がある。本実施形態では、段差側面領域１３と第２表面領域１２のなす角は９０゜である。
【００３４】
次に、図２（ｂ）に示すように、不純物注入（例えば、加速エネルギー６０ｋｅｖ、ドーズ量は１×１０17〜１×１０19／ｃｍ2）し、不純物拡散領域７を形成後、レジストマスク２を除去した後、シリコン基板１の表面に第１ゲート絶縁膜３を形成する。この第１ゲート絶縁膜３は、シリコン基板１の表面を熱酸化することによって形成することができる。本実施形態の場合、プラズマを使用しないウエットエッチング法によって段差を形成しているため、凹部底面１２および段差側面領域１３はプラズマ損傷を受けず、また清浄である。その結果、熱酸化によって形成した第１ゲート絶縁膜３の品質もトンネル絶縁膜として優れたものとなる。
【００３５】
次に、図２（ｃ）に示すように、浮遊ゲート４（厚さ１５０ｎｍ）、第２ゲート絶縁膜５（厚さ２５ｎｍ）、および制御ゲート６（厚さ２００ｎｍ）をこの順序でシリコン基板１０の上に形成した後、不純物イオンの注入が行われ、高濃度ソース領域８および高濃度ドレイン領域９が形成される。これらは、不揮発性半導体記憶装置の周知の製造工程を経て形成される。注意すべき点は、浮遊ゲート４が段差側面領域１３を跨ぐようパターニングされることである。その結果、浮遊ゲート４の一部は、第１ゲート絶縁膜３を介して段差側面領域１３に対向する。
【００３６】
このようにして製造した不揮発性半導体記憶装置によれば、段差側面領域１３と第２表面領域１２との間のコーナー部分の近傍で強い電界が形成されるため、その部分から浮遊ゲート４に対して高い効率で電子注入が行われる。特に、この装置が、プラズマ損傷を受けていない段差側面領域１３と、その上に形成した良質なトンネル絶縁膜３とを備えているため、極めて良好な特性を発揮することができる。
【００３７】
（実施の形態３）
本発明による不揮発性半導体記憶装置の製造方法の第３の実施形態を説明する。図３は、第３の実施形態にかかるフラッシュ型ＥＥＰＲＯＭの製造方法の工程断面図である。同図において、１は面方位（１００）のシリコン基板、２１は第１のゲート絶縁膜、２２は第１のゲート電極、２３は第２のゲート絶縁膜、２４はＢＰＳＧからなるサイドウォール、２５はレジスト、２６は第３のゲート絶縁膜、２７は多結晶シリコン膜よりなるサイドウォール、２８は第１のゲート電極の一部とドレイン領域を被覆するレジスト、３１は第２表面領域、３２は段差側面領域を示している。
【００３８】
以下、図３を参照しながら本実施形態を説明する。
【００３９】
図３（ａ）に示すように面方位（１００）のシリコン基板１を酸化し、膜厚１３−１７ｎｍの第１のゲート絶縁膜２１を形成する。次に多結晶シリコン薄膜とシリコン酸化膜を堆積後、通常のリソグラフィー、ドライエッチ工程にて第１の多結晶シリコンゲート電極２２を形成する。
【００４０】
図３（ｂ）に示すように第１の多結晶シリコンゲート電極２２を酸化し、膜厚１８−２４ｎｍの第２のゲート絶縁膜２３を形成する。次に膜厚４０−７０ｎｍのＢＰＳＧ（Boron-Phosphorous-Silicate-Glass）を全面に堆積し、エッチバックによりゲート電極の側壁にＢＰＳＧのサイドウォール２４を形成する。ＢＰＳＧサイドウォールの幅は３０−６０ｎｍである。
【００４１】
図３（ｃ）に示すように通常のリソ工程により第１のゲート電極とソース領域をレジストで覆うようにレジストパターン２５を形成し、レジスト、第１のゲート電極上の第２のゲート絶縁膜２３、ゲート電極側壁のＢＰＳＧサイドウォール２４をマスクとして用いて、ウエットエッチングによってシリコン基板１のエッチングを行なう。エッチング深さは３０−５０ｎｍである。このウエットエッチングには上記（１）にあげたエチレンジアミンとピロカテコールの混合水溶液、ヒドラジン、イソプロピルアルコールの混合水溶液、ＫＯＨ水溶液、テトラメチルアンモニウムハイドロオキサイド溶液のうちの一つを使用することが望ましい。
【００４２】
上記したウエットエッチングでは、シリコン｛１００｝面のエッチ速度はシリコン｛１１１｝面のエッチ速度よりも大きいため、側壁に｛１１１｝面が露出し、シリコン基板が異方性にエッチングされる。シリコン｛１００｝面とシリコン｛１１１｝面によりなされる角度は５４．７゜であるため、結果として凹部のテーパ角は５４．７４゜となる。
【００４３】
なお、シリコン基板１の表面のうち、凹部の底面３１を「第２表面領域」、凹部の側面３２を「段差側面領域」と称する場合がある。本実施形態では、段差側面領域３２を傾斜させて形成する。さらに本ウエットエッチングでは選択比（シリコンのエッチ速度／酸化膜のエッチ速度）≧１０００と非常に高いため、第１のゲート絶縁膜２１、ＢＰＳＧサイドウォール２４がエッチングされることはない。
【００４４】
図３（ｄ）に示すように気相フッ酸（ｖａｐｏｒ  ＨＦ）によりＢＰＳＧサイドウォール２４を選択的に除去する。このときのＢＰＳＧのエッチレートは熱酸化膜（第２のゲート酸化膜）と比較して１００倍以上あるので第２のゲート酸化膜はほとんどエッチングされない。シリコン基板を酸化し、段差部分に第３のゲート絶縁膜２６を形成する。膜厚は７−１０ｎｍである。
【００４５】
図３（ｅ）に示すように、全面に膜厚１５０−２００ｎｍの多結晶シリコン膜を堆積し、エッチバック法により多結晶シリコンからなるサイドウォール２７を形成する。
【００４６】
次に図３（ｆ）に示すように、第１のゲート電極の一部とドレイン領域をレジスト２８で被覆し、ドライエッチングを行ないソース領域の多結晶シリコンを除去する。続いて、第１及び第２のゲート電極をマスクとして用いるひ素のイオン注入によりシリコン基板中にｎ型の半導体領域を形成し、第１のゲート電極を制御ゲート、多結晶シリコンからなるサイドウォールを浮遊ゲートとして使用する。
【００４７】
この半導体記憶装置は、プラズマ損傷を受けていない段差側面領域３２と、その上に形成した良質な第２のゲート絶縁膜２３、第３のゲート絶縁膜２６とを備えているため、極めて良好な特性を発揮することができる。
【００４８】
（実施の形態４）
本発明による不揮発性半導体記憶装置の製造方法の第４の実施形態を説明する。図４は、第４の実施形態にかかるフラッシュ型ＥＥＰＲＯＭの製造方法の工程断面図である。同図において、１０は面方位（１１０）のシリコン基板、２１は第１のゲート絶縁膜、２２は第１のゲート電極、２３は第２のゲート絶縁膜、２４はＢＰＳＧからなるサイドウォール、２５はレジスト、２６は第３のゲート絶縁膜、２７は多結晶シリコン膜よりなるサイドウォール、２８は第１のゲート電極の一部とドレイン領域を被覆するレジスト、３１は第２表面領域、３２は段差側面領域を示している。
【００４９】
以下、図４を参照しながら本実施形態を説明する。
【００５０】
図４（ａ）に示すように面方位（１１０）シリコン基板１０を酸化し、膜厚１３−１７ｎｍの第１のゲート絶縁膜２１を形成する。
【００５１】
次に多結晶シリコン薄膜とシリコン酸化膜を堆積後、通常のリソグラフィ、ドライエッチ工程にて第１の多結晶シリコンゲート電極２２を形成する。
【００５２】
図４（ｂ）に示すように第１の多結晶シリコンゲート電極２２を酸化し、膜厚１８−２４ｎｍの第２のゲート絶縁膜２３を形成する。次に膜厚４０−７０ｎｍのＢＰＳＧ膜を全面に堆積し、エッチバックによりゲート電極の側壁にＢＰＳＧのサイドウォール２４を形成する。ＢＰＳＧサイドウォールの幅は３０−６０ｎｍである。
【００５３】
図４（ｃ）に示すように通常のリソ工程により第１のゲート電極とソース領域をレジストで覆うようにレジストパターン２５を形成し、レジスト、第１のゲート電極上の第２のゲート絶縁膜２３、ゲート電極側壁のＢＰＳＧサイドウォール２４をマスクとして用いて、ウエットエッチングによってシリコン基板１０のエッチングを行なう。エッチング深さは３０−５０ｎｍである。このウエットエッチングには上記（１）にあげたエチレンジアミンとピロカテコールの混合水溶液、ヒドラジン、イソプロピルアルコールの混合水溶液、ＫＯＨ水溶液、テトラメチルアンモニウムハイドロオキサイド溶液のうちの一つを使用することが望ましい。
【００５４】
上記したウエットエッチングでは、シリコン｛１１０｝面のエッチ速度は、シリコン｛１１１｝面のエッチ速度よりも大きいため、側壁に｛１１１｝面が露出し、シリコン基板が異方性にエッチングされる。シリコン｛１１０｝面とシリコン｛１１１｝面によりなされる角度は９０゜であるため、結果として凹部のテーパ角は９０゜となる。
【００５５】
なお、シリコン基板１０の表面のうち、凹部の底面３１を「第２表面領域」、凹部の側面３２を「段差側面領域」と称する場合がある。本実施形態では、段差側面領域３２を傾斜させて形成する。さらに本ウエットエッチングでは選択比（シリコンのエッチ速度／酸化膜のエッチ速度）≧１０００と非常に高いため、第１のゲート絶縁膜２１、ＢＰＳＧサイドウォール２４がエッチングされることはない。
【００５６】
図４（ｄ）に示すように気相フッ酸（ｖａｐｏｒ  ＨＦ）によりＢＰＳＧサイドウォール２４を選択的に除去する。このときのＢＰＳＧのエッチレートは熱酸化膜（第２のゲート酸化膜）と比較して１００倍以上あるので第２のゲート酸化膜はほとんどエッチングされない。シリコン基板を酸化し、段差部分に第３のゲート絶縁膜２６を形成する。膜厚は７−１０ｎｍである。
【００５７】
図４（ｅ）に示すように、全面に膜厚１５０−２００ｎｍの多結晶シリコン膜を堆積し、エッチバック法により多結晶シリコンからなるサイドウォール２７を形成する。
【００５８】
次に図４（ｆ）に示すように、第１のゲート電極の一部とドレイン領域をレジスト２８で被覆し、ドライエッチングを行ないソース領域の多結晶シリコンを除去する。続いて、第１及び第２のゲート電極をマスクとして用いるひ素のイオン注入によりシリコン基板中にｎ型の半導体領域を形成し、第１のゲート電極を制御ゲート、多結晶シリコンからなるサイドウォールを浮遊ゲートとして使用する。
【００５９】
この半導体装置は、プラズマ損傷を受けていない段差側面領域３２と、その上に形成した良質な第２のゲート絶縁膜２３、第３のゲート絶縁膜２６とを備えているため、極めて良好な特性を発揮することができる。
【００６０】
本発明の半導体記憶装置の製造方法によれば、ウエットエッチングを用いてシリコン基板に凹部を形成し、半導体の凹部の内面に絶縁膜を形成する工程と、絶縁膜上にゲート電極を形成する工程とを包含するため、プラズマ損傷を受けていない半導体凹部内にＭＯＳ構造を備え、特性劣化のない半導体装置が実現する。
【００６１】
【発明の効果】
以上のように本発明では、ウエットエッチングを用いることにより、半導体基板に損傷を与えず、プラズマ損傷を受けていない段差側面領域と、その上に形成した良質なトンネル絶縁膜とを用いることができるので、極めて良好な特性を発揮させることができる。また、段差領域形成にウエットエッチングを用いるため、エッチングの選択性が高く、一度に大量のウエハーが処理できるので、生産性を高くすることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施例を示す工程断面図である。
【図２】本発明の第２の実施例を示す工程断面図である。
【図３】本発明の第３の実施例を示す工程断面図である。
【図４】本発明の第４の実施例を示す工程断面図である。
【図５】シリコン基板にウエットエッチングを適用した際のエッチング形状の概略図である。
【符号の説明】
１  面方位（１００）のシリコン基板
２  レジストマスク
３  第１ゲート絶縁膜
４  浮遊ゲート電極
５  第２ゲート絶縁膜
６  制御ゲート電極
７  不純物拡散層
８  ソース領域
９  ドレイン領域
１０  面方位（１１０）のシリコン基板
１１  第１表面領域
１２  第２表面領域
１３  段差側面領域
２１  第１のゲート絶縁膜
２２  第１のゲート電極
２３  第２のゲート絶縁膜
２４  ＢＰＳＧからなるサイドウォール
２５  第１のゲート電極の一部とソース領域を被覆するレジスト
２６  第３のゲート絶縁膜
２７  多結晶シリコン膜よりなるサイドウォール
２８  第１のゲート電極の一部とドレイン領域を被覆するレジスト
３１  第２表面領域
３２  段差側面領域
４１  シリコン基板
４２  レジスト
４３  不純物拡散層
４４  ダメージ層
【図１】
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【図２】
0003737319.tif 000003
【図３】
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【図４】
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【図５】
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