(57)【特許請求の範囲】
【請求項１】
信号処理素子が形成された基板と、前記信号処理素子に接続される複数の光検知素子とを有する半導体装置において、
前記光検知素子は、前記基板とは熱膨張係数が異なる材料により構成されており、
前記基板と前記光検知素子との間に設けられ、前記基板と前記光検知素子とを結合する複数の電極部材と、
前記複数の光検知素子の間隙に設けられ、塑性変形する導電性材料よりなり、前記複数の光検知素子を互いに結合する結合部材と
を有することを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記結合部材と結合する前記光検知素子の面に、導電性の密着膜を更に有する
ことを特徴とする半導体装置。
【請求項３】
請求項１又は２記載の半導体装置において、
前記結合部材は、前記光検知素子間の間隙に挿入された粒状部材である
ことを特徴とする半導体装置。
【請求項４】
請求項３記載の半導体装置において、
前記結合部材は、前記光検知素子間の間隙に埋め込まれた導電性部材を更に有する
ことを特徴とする半導体装置。
【請求項５】
請求項１又は２記載の半導体装置において、
前記結合部材は、前記基板上に突出して設けられた構造体であって、前記光検知素子間の間隙の少なくとも一部と嵌合する
ことを特徴とする半導体装置。
【請求項６】
請求項１乃至５のいずれかに記載の半導体装置において、
前記電極部材は、塑性変形する導電性材料によって構成されている
ことを特徴とする半導体装置。
【請求項７】
第１の基板上に、複数の光検知素子を有する半導体層を形成する半導体層形成工程と、
前記半導体層に、前記第１の基板に達する溝を形成し、前記半導体層を所定の領域に分割する素子分割工程と、
前記溝内に、塑性変形する導電性材料よりなる結合部材を挿入し、分割した前記半導体層を、前記結合部材によって互いに結合する第１の結合工程と、
前記半導体層とは熱膨張係数が異なる材料よりなり信号処理素子が形成された第２の基板と、前記第１の基板上に形成された前記光検知素子とを、電極部材を介して電気的に結合する第２の結合工程と、
前記第１の基板を除去し、前記結合部材によって結合された前記半導体層を残存する基板除去工程と
を有することを特徴とする半導体装置の製造方法。
【請求項８】
第１の基板上に、複数の光検知素子を有する半導体層を形成する半導体層形成工程と、
前記半導体層に、前記第１の基板に達する溝を形成し、前記半導体層を所定の領域に分割する素子分割工程と、
前記半導体層とは熱膨張係数が異なる材料よりなり信号処理素子が形成された第２の基板上に、塑性変形する導電性材料よりなり、前記溝の少なくとも一部と嵌合する突起状の結合部材を形成する結合部材形成工程と、
前記第２の基板と、前記第１の基板上に形成された前記光検知素子とを電極部材によって電気的に結合するとともに、分割した前記半導体層を、前記溝内に挿入した前記結合部材によって互いに結合する結合工程と、
前記第１の基板を除去し、前記結合部材によって結合された前記半導体層を残存する基板除去工程と
を有することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置に係り、特に赤外線撮像装置等において赤外線の検知に用いる半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
従来より、波長２μｍ以上の赤外線用光電変換受光素子の化合物半導体結晶材料としては、エネルギーギャップの狭いＨｇ1-xＣｄxＴｅ（水銀カドミウムテルル）結晶が用いられている。
Ｈｇ1-xＣｄxＴｅ結晶は、液相エピタキシャル（ＬＰＥ：Liquid Phase Epitaxy）法によってＣｄＺｎＴｅ基板上に成長することが可能なことから、この結晶を用いて赤外線フォトダイオードを形成していた。
【０００３】
一方、このような赤外線フォトダイオードによってアレイを構成する場合には、リードアウトの線を可能な限り少なくすることが好ましいため、信号処理回路を形成したシリコン基板と、赤外線フォトダイオードアレイを形成した基板とをＩｎ（インジウム）等の金属材料（Ｉｎバンプ）を介して張り合わせ、ハイブリッド型の赤外線検知装置（ＩＲＦＰＡ：InfraRed Focal Plane Arrays）を作製していた。
【０００４】
その構造の一例を図１０に示す。図１０（ａ）は従来の半導体装置の概略を示す斜視図であり、図１０（ｂ）はその断面図である。
ＣｄＺｎＴｅ基板４０には、ｐ型Ｈｇ1-xＣｄxＴｅ結晶層４２がエピタキシャル成長されている。ｐ型Ｈｇ1-xＣｄxＴｅ結晶層４２の所定の領域には、ｎ型Ｈｇ1-xＣｄxＴｅ結晶層４４が形成されている。こうして、ｐ型Ｈｇ1-xＣｄxＴｅ結晶層４２とｎ型Ｈｇ1-xＣｄxＴｅ結晶層４４とにより構成されるｐｎ接合タイプの赤外線フォトダイオードアレイが形成されている。ここで、ｐ型Ｈｇ1-xＣｄxＴｅ結晶層４２は、例えば水銀空孔を用いることにより、ｎ型Ｈｇ1-xＣｄxＴｅ結晶層４４は、例えば硼素（Ｂ）イオンを注入することによって得られる。
【０００５】
このようにして形成されたフォトダイオードのｎ型領域（ｎ型Ｈｇ1-xＣｄxＴｅ結晶層４４）は、信号処理回路が形成されたシリコン信号処理回路基板４８にＩｎバンプ４６を介して結合されている。フォトダイオードアレイのｐ型領域は、アレイで共通となっており、ｎ型領域に用いられているＩｎバンプ４６と同様のＩｎバンプ（図示せず）を介して結合されている。
【０００６】
このようにして、ハイブリッド型のＩＲＦＰＡが構成されていた。
また、図１１に示す従来の半導体装置は、膜厚約２０μｍのＨｇ1-xＣｄxＴｅ結晶層５４を、膜厚約１０μｍのＣｄＴｅバッファ層５２を介してシリコン基板５０上に形成し、このＨｇ1-xＣｄxＴｅ結晶層５４にフォトダイオードアレイを形成したものである。
【０００７】
このようにして半導体装置を構成することにより、フォトダイオードアレイが形成された基板（シリコン基板５０）と信号処理回路が形成された基板（シリコン信号処理回路基板４８）との熱膨張係数の違いをなくし、大規模な半導体装置を構成することが試みられている。
【０００８】
【発明が解決しようとする課題】
しかしながら、図１０に示す従来の半導体装置では、赤外線検知装置の動作温度である７７〜８０Ｋと、赤外線検知装置の保存温度である２８０〜３１０Ｋの間で温度の昇降を数百回繰り返すと（以下、熱サイクルと呼ぶ）、赤外線フォトダイオードアレイが形成されたＨｇ1-xＣｄxＴｅ結晶層４２とシリコン信号処理回路基板４８上に形成された信号処理回路とがＩｎバンプ４６部分から剥がれることがあった。
【０００９】
具体的には、一つの赤外線フォトダイオードのサイズを２５μｍ角として２５６×２５６画素の二次元アレイを形成すると６．４ｍｍ×６．４ｍｍのサイズとなるが、従来のデバイス構造では、この程度のサイズより大きいサイズの半導体装置を構成すると、熱サイクルによってＨｇ1-xＣｄxＴｅ結晶層４２とシリコン信号処理回路基板４８との間で剥がれが生じることがあった。
【００１０】
また、図１１に示す従来の半導体装置では、熱サイクルによってシリコン基板５０上に形成したＨｇ1-xＣｄxＴｅ結晶層５４が割れることがあり、図１０に示す従来の半導体装置と同等のサイズが限界であった。
本発明の目的は、熱サイクルをかけてもＨｇ1-xＣｄxＴｅ結晶で作製されたフォトダイオードアレイがシリコン基板上に形成された信号処理回路から剥がれない、大面積、高画素数のフォトダイオードアレイを有する半導体装置及びその製造方法を提供することにある。
【００１１】
【課題を解決するための手段】
上記目的は、信号処理素子が形成された基板と、前記信号処理素子に接続される複数の光検知素子とを有する半導体装置において、前記光検知素子は、前記基板とは熱膨張係数が異なる材料により構成されており、前記基板と前記光検知素子との間に設けられ、前記基板と前記光検知素子とを結合する複数の電極部材と、前記複数の光検知素子の間隙に設けられ、塑性変形する導電性材料よりなり、前記複数の光検知素子を互いに結合する結合部材とを有することを特徴とする半導体装置によって達成される。このようにして半導体装置を構成することにより、熱サイクルによる基板と光検知素子との熱膨張率の違いによる体積変化を結合部材によって吸収することができる。これにより、大面積、高画素数のＩＲＦＰＡを形成した場合にも、電極部材の剥がれを防止することができる。
【００１２】
また、上記の半導体装置において、前記結合部材と結合する前記光検知素子の面に、導電性の密着膜を更に有することが望ましい。このようにして半導体装置を構成すれば、光検知素子間の結合を更に高めることができるので、熱サイクルによる半導体装置の劣化を低減することができる。
また、上記の半導体装置において、前記結合部材は、前記光検知素子間の間隙に挿入された粒状部材であることが望ましい。
【００１３】
また、上記の半導体装置において、前記結合部材は、前記光検知素子間の間隙に埋め込まれた導電性部材を更に有することが望ましい。このようにして半導体装置を構成すれば、光検知素子間の接続抵抗を低減でき、且つ結合力を高めることができる。
また、上記の半導体装置において、前記結合部材は、前記基板上に突出して設けられた構造体であって、前記光検知素子間の間隙の少なくとも一部と嵌合することが望ましい。
【００１４】
また、上記の半導体装置において、前記電極部材は、塑性変形する導電性材料によって構成されていることが望ましい。このようにして半導体装置を構成すれば、基板と光検知素子間に働く応力を更に低減することができる。これにより、大面積、高画素数のＩＲＦＰＡを形成した場合にも、電極部材の剥がれを防止することができる。
【００１５】
また、上記目的は、第１の基板上に、複数の光検知素子を有する半導体層を形成する半導体層形成工程と、前記半導体層に、前記第１の基板に達する溝を形成し、前記半導体層を所定の領域に分割する素子分割工程と、前記溝内に、塑性変形する導電性材料よりなる結合部材を挿入し、分割した前記半導体層を、前記結合部材によって互いに結合する第１の結合工程と、前記半導体層とは熱膨張係数が異なる材料よりなり信号処理素子が形成された第２の基板と、前記第１の基板上に形成された前記光検知素子とを、電極部材を介して電気的に結合する第２の結合工程と、前記第１の基板を除去し、前記結合部材によって結合された前記半導体層を残存する基板除去工程とを有することを特徴とする半導体装置の製造方法によっても達成される。このようにして半導体装置を製造することにより、塑性変形する結合部材によって互いに結合された光検知素子を基板上に形成することができる。これにより、熱サイクルによる基板と半導体層との熱膨張率の違いによる体積変化を吸収することができる。また、熱サイクルによっても電極部材が剥がれない大面積、高画素数のＩＲＦＰＡを形成することができる。
【００１６】
また、上記目的は、第１の基板上に、複数の光検知素子を有する半導体層を形成する半導体層形成工程と、前記半導体層に、前記第１の基板に達する溝を形成し、前記半導体層を所定の領域に分割する素子分割工程と、前記半導体層とは熱膨張係数が異なる材料よりなり信号処理素子が形成された第２の基板上に、塑性変形する導電性材料よりなり、前記溝の少なくとも一部と嵌合する突起状の結合部材を形成する結合部材形成工程と、前記第２の基板と、前記第１の基板上に形成された前記光検知素子とを電極部材によって電気的に結合するとともに、分割した前記半導体層を、前記溝内に挿入した前記結合部材によって互いに結合する結合工程と、前記第１の基板を除去し、前記結合部材によって結合された前記半導体層を残存する基板除去工程とを有することを特徴とする半導体装置の製造方法によっても達成される。このようにして半導体装置を製造することによっても、塑性変形する結合部材によって互いに結合された光検知素子を基板上に形成することができる。これにより、熱サイクルによる基板と半導体層との熱膨張率の違いによる体積変化を吸収することができる。また、熱サイクルによっても電極部材が剥がれない大面積、高画素数のＩＲＦＰＡを形成することができる。
【００１７】
【発明の実施の形態】
［第１実施形態］
本発明の第１実施形態による半導体装置及びその製造方法を図１乃至図５を用いて説明する。
図１はＨｇＣｄＴｅとシリコンにおける線膨張係数の温度変化を示すグラフ、図２は本実施形態による半導体装置の構造を示す概略断面図、図３乃至図５は本実施形態による半導体装置の製造方法を示す工程断面図である。
【００１８】
始めに、従来の半導体装置においてシリコン基板とＨｇ1-xＣｄxＴｅ結晶との間に剥がれが生じるメカニズムについて考察する。
図１に示すように、ＨｇＣｄＴｅの線膨張係数は、図１の温度範囲では常にシリコンの線膨張係数より２倍程度大きい。したがって、熱サイクルによってシリコン基板上に形成したＨｇ1-xＣｄxＴｅ結晶層が剥がれたり割れたりするのは、シリコン基板及びＨｇ1-xＣｄxＴｅ結晶層が、熱サイクルによって、それぞれの物性に応じた異なる体積変化をすることにより、Ｉｎバンプを変形させ、最後には剥がれるという現象が生じていると考えられる。
【００１９】
従来技術で実現可能な二次元アレイは、画素サイズを５０μｍ角、画素数を６４×６４として、サイズが３．２ｍｍ×３．２ｍｍ程度であった。
したがって、このサイズのＩＲＦＰＡを作製した場合、対角線の長さの４．５ｍｍに、３００Ｋ〜８０ＫにおけるシリコンとＨｇＣｄＴｅの線膨張率である５．４×１０-4を掛けた値（図１の線膨張径数のグラフにおけるシリコンとＨｇＣｄＴｅの線膨張係数差の８０〜３００Ｋの積分値に相当する。）が、シリコン基板とＨｇ1-xＣｄxＴｅ結晶層との間に生じる長さの差ということになる。すなわち、シリコン基板とＨｇ1-xＣｄxＴｅ結晶層との間には、熱膨張によって約２．４μｍの長さの差が生じる。
【００２０】
Ｉｎは、ブリネル硬度が１．２と柔らかく、小さい力で塑性変形を生じる材料であるため、２．４μｍ程度の変形量であればＩｎバンプの塑性変形によって緩和することができる。
ところが、これより大きいサイズ、例えば、画素サイズ２５μｍ角、画素数２５６×２５６のＩＲＦＰＡを作製すると、対角線の長さが９．１ｍｍとなり、前記の線膨張率を掛けると４．９μｍもの長さの差が生じることになる。このため、Ｉｎバンプの塑性変形のみでは変形量を吸収するに十分ではなく、シリコン基板とＨｇ1-xＣｄxＴｅ結晶との間に剥がれが生じたものと考えられる。
【００２１】
したがって、大面積、高画素数のＩＲＦＰＡを製造するには、シリコン基板とＨｇ1-xＣｄxＴｅ結晶層の熱膨張率差に起因する変形量を如何に吸収するかが重要となる。
次に、本実施形態による半導体装置の構造を図２を用いて説明する。
本実施形態による半導体装置は、上記の考察結果より、シリコン基板とＨｇ1-xＣｄxＴｅ結晶の熱膨張差に起因する変形量を緩和すべく、アレイを構成するフォトダイオードを、島状に分割した素子領域中に形成していることに特徴がある。
【００２２】
すなわち、信号処理回路（図示せず）が形成されたシリコン信号処理回路基板３０上には、Ｉｎバンプ２６、３２によって素子領域１８が結合されている。Ｉｎバンプ２６は、フォトダイオードのｎ型領域１４に接続されており、ｎ型領域１４と信号処理回路とは、Ｉｎバンプ２６、３２を介して電気的に接続されている。
【００２３】
このように形成された複数の素子領域１８は、互いにＩｎ球２０及びＩｎ膜２２によって結合されており、同時に電気的にも接続されている。このように結合された領域は、フォトダイオードの共通のｐ型領域となる。
このように、本実施形態による半導体装置は、フォトダイオードが形成された素子領域１８を分割して互いに塑性変形しやすいＩｎによって結合し、シリコン信号処理回路基板３０と素子領域１８とを塑性変形しやすいＩｎによって電気的に結合するので、シリコン信号処理回路基板３０とＨｇ1-xＣｄxＴｅ結晶層１２との熱膨張率の違いによる体積変化の差をこれら結合材によって吸収することができる。
【００２４】
次に、本実施形態による半導体装置の製造方法について図３乃至図５を用いて説明する。
まず、ＣｄＺｎＴｅ基板１０上に、例えばＬＰＥ法により膜厚約１５μｍのＨｇ1-xＣｄxＴｅ結晶層１２を成長する（図３（ａ））。ここで、Ｈｇ1-xＣｄxＴｅ結晶層１２のＣｄの組成ｘは、測定目的の赤外線波長に応じて適宜調整する。例えば、カットオフ波長を１０μｍに合わせるためには、Ｃｄの組成ｘを０．２２５とする。また、Ｈｇ1-xＣｄxＴｅ結晶層１２の電気伝導型は、目的のフォトダイオードの素子構造に合わせる。例えば、Ｈｇ空孔によるｐ型のキャリア濃度を２×１０16ｃｍ-3とする。
【００２５】
次いで、Ｈｇ1-xＣｄxＴｅ結晶層１２の所定の領域に、ドナー不純物である硼素（Ｂ：ボロン）をイオン注入し、ｎ型領域１４を形成する（図３（ｂ））。こうして、ｐｎ接合フォトダイオードアレイをＨｇ1-xＣｄxＴｅ結晶層１２中に形成する。
続いて、Ｈｇ1-xＣｄxＴｅ結晶層１２をエッチングしてＣｄＺｎＴｅ基板１０に達するくさび状の溝１６を形成し、ｐｎ接合フォトダイオードアレイを複数の素子領域１８に分割する（図３（ｃ））。例えば、一つのフォトダイオードが４０μｍ間隔で配置されている場合、上幅が約１５μｍ、下幅が約５μｍの溝１６を形成し、上面が約２５μｍ角、下面が約４０μｍ角の台形状の素子領域１８に、それぞれのフォトダイオードが位置するようにエッチングする。Ｈｇ1-xＣｄxＴｅ結晶層１２のエッチングには、例えばブロムメタノールを用いたウェットエッチングを用いることができる。
【００２６】
この後、直径１０μｍ程度のＩｎ球２０を、Ｈｇ1-xＣｄxＴｅ結晶層１２の表面に吹き付け、溝１６の中に挿入する。
次いで、例えばリフトオフ法を用い、溝１６内にＩｎ膜２２を埋め込む（図３（ｄ））。例えば、素子領域１８の上面のみにレジスト膜２４を形成した後（図４（ａ））、蒸着法やスパッタ法によってＩｎ膜２２を全面に堆積し（図４（ｂ））、レジスト膜２４を除去する際にレジスト膜２４上のＩｎ膜２２のみを同時に除去することにより、溝１６内にのみＩｎ膜２２を残存させることができる。レジスト膜２４は、溝１６を形成するときに用いたマスクをそのまま適用することもできる。
【００２７】
このように形成したＩｎ球２０、Ｉｎ膜２２は、溝１６によって分割した素子領域１８間を互いに結合し、且つ、溝１６によって分割されたｐ型領域を電気的に接続する働きをも有する。
続いて、素子領域１８のｎ型領域１４上に、塑性変形を生じる導電性材料、例えばＩｎよりなるＩｎバンプ２６を形成する。こうして、赤外線フォトダイオードアレイを有するＣｄＺｎＴｅ基板１０を形成する（図５（ａ））。
【００２８】
一方、別途用意したシリコン信号処理回路基板３０上には、通常の半導体装置の製造方法によって信号処理回路（図示せず）を形成する。そして、信号処理回路が形成されたシリコン信号処理回路基板３０上に、塑性変形を生じる導電性材料、例えばＩｎよりなるＩｎバンプ３２を形成する。Ｉｎバンプ３２は、信号処理回路の入力端子に接続されている。こうして、入力端子にＩｎバンプ３２が接続された信号処理回路を有するシリコン信号処理回路基板３０を形成する（図５（ｂ））。
【００２９】
このようにして、赤外線フォトダイオードアレイが形成されたＣｄＺｎＴｅ基板１０と、信号処理回路が形成されたシリコン信号処理回路基板３０とを用意した後、これら基板を互いに接続する（図５（ｃ））。基板の接続は、Ｉｎバンプ２６とＩｎバンプ３２とを重ね合わせ、圧着することにより、電気的、機械的に結合して行う。
【００３０】
次いで、赤外線フォトダイオードアレイを支えるＣｄＺｎＴｅ基板１０を選択的に除去する（図５（ｄ））。ＣｄＺｎＴｅ基板１０の除去には、例えば、化学的機械的研磨（ＣＭＰ：Chemical Mechanical Polishing）法、化学薬品によるウェットエッチング、アルゴンイオンなどによるドライエッチング等を用いることができる。
【００３１】
このようにして半導体装置を製造することにより、フォトダイオードが形成された素子領域１８は、その一つづつが互いに塑性変形を起こしやすいＩｎ球２０、Ｉｎ膜２２によって結合され、シリコン信号処理回路基板３０とは塑性変形を起こしやすいＩｎバンプ２６、３２によって結合される。
このように素子領域１８を分割することにより、素子領域１８の熱膨張による変形は、素子領域１８毎にしか生じない。素子領域１８の大きさを、上面が約２５μｍ角、下面が約４０μｍ角、厚さが１５μｍの台形状とすると、各素子領域１８の変形量は、素子領域１８の対角である５６．６μｍに、３００Ｋ〜８０ＫのシリコンとＨｇＣｄＴｅの線膨張率の５．４×１０-4を掛けた値、すなわち、約０．０３μｍとなる。この変形量は、素子領域１８同士を結合するＩｎ膜２２が塑性変形することによって十分に吸収することができるので、熱サイクルを加えた際の熱膨張による変形を吸収することができる。
【００３２】
このように、本実施形態によれば、光検知素子が形成された素子領域１８を分割して互いに塑性変形しやすい材料によって結合し、シリコン信号処理回路基板３０と素子領域１８とを塑性変形しやすい材料によって電気的に結合するので、熱サイクルによるシリコン信号処理回路基板３０とＨｇ1-xＣｄxＴｅ結晶層１２との熱膨張率の違いによる体積変化をこれら結合材によって吸収することができる。
【００３３】
これにより、大面積、高画素数のＩＲＦＰＡを形成した場合にも、熱サイクルによるＨｇ1-xＣｄxＴｅ結晶層１２とシリコン信号処理回路基板３０との間の剥がれを防止することができる。
なお、上記実施形態では、溝１６内にＩｎ球２０を挿入した後にＩｎ膜２２を埋め込んでいる。このようにＩｎ球２０を挿入するのは、膜質のよいＩｎ膜２２を蒸着法などによって形成することが困難なことから、素子領域１８間の結合をより確実にするためである。したがって、Ｉｎ球２０を挿入することは本発明の目的を達成する本質的な手段ではなく、Ｉｎ球２０を設けずに半導体装置を製造することも可能である。また、挿入する部材は球状体に限らず、板状体、粒状体、その他の形状であってもよい。
【００３４】
また、図６に示すように、Ｉｎ球２０の挿入前に、溝１６内に埋め込む塑性変形しやすい材料と密着性の良い材料、例えばＡｕ（金）膜２８を、溝１６の側壁に形成し（図６（ａ））、Ｉｎ膜２２を、Ａｕ膜２８を介して素子領域１８に接続してもよい（図６（ｂ））。このようにすれば、各素子領域１８間をより確実に結合することができる。
【００３５】
また、上記実施形態では、溝１６によって分割した素子領域１８のそれぞれに一つづつのフォトダイオードを設けたが、一の素子領域に２以上の光検知素子を形成することもできる。一の素子領域にいくつの光検知素子を設けるかは、一つの素子の大きさ、集積度、熱膨張率等を考慮して適宜調整することが望ましい。また、上記実施形態では、塑性変形しやすい材料としてＩｎを用いたが、他の導電性材料であってもよい。例えば、Ｉｎを含む合金、Ｓｎ（錫）、Ｓｎを含む合金、導電性粉末材料（例えば、Ａｇ（銀））を混入した絶縁性高分子材料（例えば、エポキシ樹脂）を適用することができる。
【００３６】
また、上記実施形態では、Ｈｇ1-xＣｄxＴｅ結晶層１２を用いてフォトダイオードを形成したが、他の結晶層を用いて光検知素子を形成してもよい。例えば、Ｈｇ1-xＺｎxＴｅ結晶層、Ｈｇ1-x-yＣｄxＺｎyＴｅ結晶層などを適用することができる。
また、上記実施形態では、ＣｄＺｎＴｅ基板１０上に光検知素子を形成する結晶層を形成したが、他の基板を用いてもよい。例えば、ＣｄＴｅ、ＣｄＴｅ1-xＳｅxなどのII−VI族半導体基板、ＧａＡｓ、ＩｎＰなどのIII−V族半導体基板、ＳｉなどのIV族半導体基板、サファイアなどの絶縁性基板を適用することができる。
【００３７】
また、上記実施形態では、ＣｄＺｎＴｅ基板１０を除去したが、信号処理回路を形成する基板と熱膨張係数がほぼ等しい基板を用いる場合には必ずしも除去する必要はない。例えば、ＣｄＺｎＴｅ基板１０の代わりにシリコン基板を用いれば、シリコン基板を除去せずに半導体装置を構成することもできる。
［第２実施形態］
本発明の第２実施形態による半導体装置及びその製造方法について図７乃至図９を用いて説明する。第１実施形態による半導体装置及びその製造方法と同一の構成要素には同一の符号を付して説明を省略又は簡略にする。
【００３８】
図７は本実施形態による半導体装置の構造を示す概略断面図、図８は本実施形態による半導体装置の製造方法を示す工程断面図である。
第１実施形態では、素子領域１８を分割する溝１６内にＩｎ膜２２を埋め込むことによって素子領域１８を互いに結合したが、他の方法によっても実現することができる。
【００３９】
すなわち、本実施形態による半導体装置は、シリコン信号処理回路基板３０上に、組成変形しやすいＩｎよりなり、素子領域１８を分割する溝１６と嵌合する突起状の横結合バンプ３４を更に有しており、横結合バンプ３４が、素子領域１８を互いに結合し、電気的にも接続する働きを担っている。
このようにして半導体装置を構成することによっても、フォトダイオードが形成された素子領域１８を組成変形しやすいＩｎによって互いに結合し、且つシリコン信号処理回路基板３０と素子領域１８とを塑性変形しやすいＩｎによって電気的に結合することができる。
【００４０】
次に、本実施形態による半導体装置の製造方法を図８を用いて説明する。
まず、例えば図３（ａ）乃至図３（ｃ）に示す第１実施形態による半導体装置の製造方法と同様にして、Ｈｇ1-xＣｄxＴｅ結晶層１２にフォトダイオードアレイが形成されたＣｄＺｎＴｅ基板１０を形成する。
次いで、溝１６内にＩｎ球２０、Ｉｎ膜２２を埋め込まず、ｎ型領域１４上にＩｎバンプ２６を形成する（図８（ａ））。
【００４１】
一方、別途用意したシリコン信号処理回路基板３０上には、通常の半導体装置の製造方法によって信号処理回路を形成する。
続いて、シリコン信号処理回路基板３０上に、Ｉｎよりなり信号処理回路の入端子に接続されたＩｎバンプ３２を形成する。同時に、ＩｎよりなりＩｎバンプ３２より高い横結合バンプ３４をシリコン信号処理回路基板３０上に形成する。横結合バンプ３４は、Ｉｎバンプ３２とＩｎバンプ２６とを結合した際に、Ｈｇ1-xＣｄxＴｅ結晶層１２に形成した溝１６内に挿入されるように配置する（図８（ｂ））。
【００４２】
この後、シリコン信号処理回路基板３０とＣｄＺｎＴｅ基板１０とを向かい合わせ、Ｉｎバンプ２６、３２によって互いに結合する。このとき、溝１６内に横結合バンプ３４を挿入し、素子領域１８を横結合バンプ３４によって互いに結合する（図８（ｃ））。
次いで、ＣｄＺｎＴｅ基板１０を選択的に除去する（図８（ｄ））。
【００４３】
このようにして半導体装置を製造することにより、フォトダイオードが形成された素子領域１８は、その一つづつが互いに塑性変形を起こしやすい横結合バンプ３４によって結合され、シリコン信号処理回路基板３０とは塑性変形を起こしやすいＩｎバンプ２６、３２によって結合される。これにより、熱サイクルを加えた際の熱膨張を、結合材が塑性変形することによって十分に吸収することができる。
【００４４】
このように、本実施形態によれば、光検知素子が形成された素子領域１８を分割して互いに塑性変形しやすい材料によって結合し、シリコン信号処理回路基板３０と素子領域１８とを塑性変形しやすい材料によって電気的に結合するので、熱サイクルによるシリコン信号処理回路基板３０とＨｇ1-xＣｄxＴｅ結晶層１２との熱膨張率の違いによる体積変化をこれら結合材によって吸収することができる。
【００４５】
これにより、大面積、高画素数のＩＲＦＰＡを形成した場合にも、Ｈｇ1-xＣｄxＴｅ結晶層１２とシリコン信号処理回路基板３０との間の剥がれを防止することができる。
なお、横結合バンプ３４は、溝１６を完全に埋め込まない構造にすることが望ましい。これは、溝１６内の一部に空間を残しておくことにより、横結合バンプ３４が塑性変形する際に変形を吸収する空間として機能しうるからである。
【００４６】
したがって、横結合バンプ３４としては、例えば、図９に示す構造を適用することができる。図９（ａ）は、溝１６の交差部に横結合バンプ３４が位置する場合の構造、図９（ｂ）は、溝１６の辺に横結合バンプ３４が位置する場合の構造である。
図９（ａ）に示す横結合バンプ３４ａを用いれば、溝１６の辺部の空間において変形を吸収し、図９（ｂ）に示す横結合バンプ３４ｂを用いれば、溝１６の交差部の空間において変形を吸収することができる。
【００４７】
【発明の効果】
以上の通り、本発明によれば、信号処理素子が形成された基板と、信号処理素子に接続される複数の光検知素子とを有する半導体装置において、光検知素子は、基板とは熱膨張係数が異なる材料により構成されており、基板と光検知素子との間に設けられ、基板と光検知素子とを結合する複数の電極部材と、複数の光検知素子の間隙に設けられ、塑性変形する導電性材料よりなり、複数の光検知素子を互いに結合する結合部材とを設けるので、熱サイクルによる基板と光検知素子との熱膨張率の違いによる体積変化を結合部材によって吸収することができる。これにより、大面積、高画素数のＩＲＦＰＡを形成した場合にも、電極部材の剥がれを防止することができる。
【００４８】
また、上記の半導体装置において、結合部材と結合する光検知素子の面に、導電性の密着膜を設ければ、光検知素子間の結合を更に高めることができるので、熱サイクルによる半導体装置の劣化を低減することができる。
また、上記の半導体装置において、結合部材には、光検知素子間の間隙に挿入された粒状部材を適用することができる。
【００４９】
また、上記の半導体装置において、結合部材に、光検知素子間の間隙に埋め込まれた導電性部材を更に設ければ、光検知素子間の接続抵抗を低減でき、且つ結合力を高めることができる。
また、上記の半導体装置において、結合部材には、基板上に突出して設けられ、光検知素子間の間隙の少なくとも一部と嵌合する構造体を適用することもできる。
【００５０】
また、上記の半導体装置において、電極部材を、塑性変形する導電性材料によって構成すれば、基板と光検知素子間に働く応力を更に低減することができる。これにより、大面積、高画素数のＩＲＦＰＡを形成した場合にも、電極部材の剥がれを防止することができる。
また、第１の基板上に、複数の光検知素子を有する半導体層を形成する半導体層形成工程と、半導体層に、第１の基板に達する溝を形成し、半導体層を所定の領域に分割する素子分割工程と、溝内に、塑性変形する導電性材料よりなる結合部材を挿入し、分割した半導体層を、結合部材によって互いに結合する第１の結合工程と、半導体層とは熱膨張係数が異なる材料よりなり信号処理素子が形成された第２の基板と、第１の基板上に形成された光検知素子とを、電極部材を介して電気的に結合する第２の結合工程と、第１の基板を除去し、結合部材によって結合された半導体層を残存する基板除去工程とにより半導体装置を製造することにより、塑性変形する結合部材によって互いに結合された光検知素子を基板上に形成することができる。これにより、熱サイクルによる基板と半導体層との熱膨張率の違いによる体積変化を吸収することができる。また、熱サイクルによっても電極部材が剥がれない大面積、高画素数のＩＲＦＰＡを形成することができる。
【００５１】
また、第１の基板上に、複数の光検知素子を有する半導体層を形成する半導体層形成工程と、半導体層に、第１の基板に達する溝を形成し、半導体層を所定の領域に分割する素子分割工程と、半導体層とは熱膨張係数が異なる材料よりなり信号処理素子が形成された第２の基板上に、塑性変形する導電性材料よりなり、溝の少なくとも一部と嵌合する突起状の結合部材を形成する結合部材形成工程と、第２の基板と、第１の基板上に形成された光検知素子とを電極部材によって電気的に結合するとともに、分割した半導体層を、溝内に挿入した結合部材によって互いに結合する結合工程と、第１の基板を除去し、結合部材によって結合された半導体層を残存する基板除去工程とにより半導体装置を製造することによっても、塑性変形する結合部材によって互いに結合された光検知素子を基板上に形成することができる。これにより、熱サイクルによる基板と半導体層との熱膨張率の違いによる体積変化を吸収することができる。また、熱サイクルによっても電極部材が剥がれない大面積、高画素数のＩＲＦＰＡを形成することができる。
【図面の簡単な説明】
【図１】ＨｇＣｄＴｅとシリコンにおける線膨張係数の温度変化を示すグラフである。
【図２】本発明の第１実施形態による半導体装置の構造を示す概略断面図である。
【図３】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図４】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図５】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その３）である。
【図６】第１実施形態の変形例による半導体装置の構造及び製造方法を示す概略断面図である。
【図７】本発明の第２実施形態による半導体装置の構造を示す概略断面図である。
【図８】本発明の第２実施形態による半導体装置の製造方法を示す工程断面図である。
【図９】第２実施形態による半導体装置における横結合バンプの構造を示す斜視図である。
【図１０】従来の半導体装置の構造を示す概略図及び断面図である。
【図１１】従来の半導体装置の構造を示す概略断面図である。
【符号の説明】
１０…ＣｄＺｎＴｅ基板
１２…Ｈｇ1-xＣｄxＴｅ結晶層
１４…ｎ型領域
１６…溝
１８…素子領域
２０…Ｉｎ球
２２…Ｉｎ膜
２４…レジスト膜
２６…Ｉｎバンプ
２８…Ａｕ膜
３０…シリコン信号処理回路基板
３２…Ｉｎバンプ
３４…横結合バンプ
４０…ＣｄＺｎＴｅ基板
４２…Ｈｇ1-xＣｄxＴｅ結晶層
４４…ｎ型領域
４６…Ｉｎバンプ
４８…シリコン信号処理回路基板
５０…シリコン基板
５２…ＣｄＴｅバッファ層
５４…Ｈｇ1-xＣｄxＴｅ結晶層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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