(57)【特許請求の範囲】
【請求項１】
ＭＯＳＦＥＴを含む半導体集積回路において、
外部接続パッドにゲート電極が接続されたＭＯＳＦＥＴのすべてが、表面にシリコン−金属化合物を有したソース領域とドレイン領域における湾曲または屈曲していない辺が対向する構造に形成され、且つ、該ゲート電極が該ソース領域と該ドレイン領域に挟まれた境界上に実質的に直線状に延在して成り、
外部接続パッドにゲート電極が接続されていないＭＯＳＦＥＴのすべてが、表面にシリコン−金属化合物を有したソース領域とドレイン領域における湾曲または屈曲している辺が対向する構造に形成され、且つ、該ゲート電極が該ソース領域とドレイン領域に挟まれた境界上に湾曲または屈曲して延在して成ること
を特徴とする半導体集積回路装置。
【請求項２】
外部接続パッドにゲート電極が接続された少なくとも一つのＭＯＳＦＥＴは、外部接続パッドから保護回路を経た論理回路の初段のＭＯＳＦＥＴであること
を特徴とする請求項１記載の半導体集積回路装置。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、ＭＯＳＦＥＴを含む半導体集積回路装置、特に、ソース領域とドレイン領域の表面がシリコン−金属化合物（メタルシリサイド）によって形成されたＭＯＳＦＥＴを含む半導体集積回路装置に関する。
【０００２】
【従来の技術】
図３は従来の未改良ＭＯＳＦＥＴを表す構成説明図であり、図において、２１はドレイン領域、２２1 ，２２2 はソース領域、２３はドレイン電極、２３11はドレインコンタクト、２４1 ，２４2 はソース電極、２４11，２４21はソースコンタクト、２５はゲート電極を示している。
【０００３】
この図に示した従来のＭＯＳＦＥＴにおいては、ドレイン領域２１の両側にソース領域２２1 ，２２2 が形成され、ドレイン領域２１にはドレイン電極２３が形成され、各ソース領域２２1 ，２２2 にはソース電極２４1 ，２４2 が形成され、ドレイン領域２１とその両側のソース領域２２1 ，２２2 の間に二股のゲート電極２５が形成されている。
【０００４】
この従来のＭＯＳＦＥＴのドレイン領域２１とソース領域２２1 ，２２2 の表面は比較的高抵抗の半導体拡散層であったため、ドレイン電極２３とソース電極２４1 ，２４2 はそれぞれドレイン領域２１とソース領域２２1 ，２２2 の表面に広い面積で接触し、かつ、多数のドレインコンタクト２３11、ソースコンタクト２４11，２４21を取ることが必要であった。
【０００５】
したがって、ドレイン領域２１とソース領域２２1 ，２２2 を、対向する辺が平行する形状、例えば長方形にする必要があり、そのため、ドレイン領域２１とソース領域２２1 ，２２2 の面積が必要以上に大きくなり、このＭＯＳＦＥＴを集積して論理回路等を形成する場合には、高集積化のネックになっていた。
そこで、ドレイン領域２１とソース領域２２1 ，２２2 の表面に低抵抗のメタルシリサイドを形成して、ドレイン電極２３とソース電極２４1 ，２４2 の面積を小さくすることが考えられた。
【０００６】
図４は従来の改良ＭＯＳＦＥＴを表す構成説明図であり、図において、３１はドレイン領域、３２1 ，３２2 はソース領域、３３はドレイン電極、３３11はドレインコンタクト、３４1 ，３４2 はソース電極、３４11，３４21はソースコンタクト、３５はゲート電極を示している。
【０００７】
図４に見られる従来の改良ＭＯＳＦＥＴにおいては、ドレイン領域３１の両側にソース領域３２1 ，３２2 が形成され、ドレイン領域３１にはドレイン電極３３が形成され、各ソース領域３２1 ，３２2 にはソース電極３４1 ，３４2 が形成され、ドレイン領域３１とその両側のソース領域３２1 ，３２2 の間に二股のゲート電極３５が形成されている。
【０００８】
図４に見られる従来の改良ＭＯＳＦＥＴにおいては、ドレイン領域３１とソース領域３２1 ，３２2 の表面には低抵抗のシリコンと金属の化合物（メタルシリサイド）が形成されているため、ドレイン電極３３とソース電極３４1 ，３４2 はそれぞれドレイン領域３１とソース領域３２1 ，３２2 の表面に狭い面積で接触し、且つ、少数のドレインコンタクト３３11，ソースコンタクト３４11，３４21を取ることに依って、ドレイン領域３１とソース領域３２1 ，３２2 からの引き出し電極を充分に低抵抗化することができる。
【０００９】
したがって、図４に見られる従来の改良ＭＯＳＦＥＴにおいては、ドレイン領域３１とソース領域３２1 ，３２2 の表面積として、少数のドレインコンタクト３３11とソースコンタクト３４11，３４21を取るのに必要な面積を確保するだけでよいから、ドレイン領域３１とソース領域３２1 ，３２2 との対辺を湾曲または屈曲させて非長方形にした平面内で圧縮することができ、それに依って、ドレイン領域の接合容量及び占有面積が低減され、論理回路等の集積度及び高速動作性を向上することができる。なお、この従来の改良ＭＯＳＦＥＴは、ゲート電極が屈曲（ベント：ｂｅｎｔ）していることが多いので、以下、これをベントゲートと呼ぶことにする。
【００１０】
このように、ベントゲートはＭＯＳＦＥＴの高集積化と高速動作化に極めて有利な技術であることから、従来は、ドレイン領域とソース領域の表面に低抵抗のメタルシリサイドを形成することができる場合には、論理回路等の半導体集積回路に於ける内部回路を構成する全てのＭＯＳＦＥＴに適用されていた。
【００１１】
図５は、従来の半導体集積回路装置の構成説明図である。
この図において、Ｌは論理回路の初段のＭＯＳＦＥＴ、Ｐは保護回路、４１はドレイン領域、４２1 ，４２2 はソース領域、４３はドレイン電極、４３11はドレインコンタクト、４４1 ，４４2 はソース電極、４４11，４４21はソースコンタクト、４５1 ，４５2 はゲート電極、４６は外部接続パッド、４６1 ，４６2 はドレイン電極、４７1 ，４７2 はドレイン領域、４８1 ，４８2 はソース領域、４９1 ，４９2 はゲート電極、５０1 ，５０2 はウェルコンタクトである。
【００１２】
この図には、従来の半導体集積回路装置の、外部接続パッド４６から保護回路（Ｐ）を経て、論理回路（内部回路）の初段のＭＯＳＦＥＴ（Ｌ）に至るまでを部分的に示している。
【００１３】
この従来の半導体集積回路装置における論理回路（内部回路）の初段のＭＯＳＦＥＴ（Ｌ）は、他の内部回路のＭＯＳＦＥＴ（図示せず）と同じく、図４に示した従来の改良ＭＯＳＦＥＴと同様のベントゲート構造を有している。これは、ＥＳＤ（ｅｌｅｃｔｒｏ  ｓｔａｔｉｃ  ｄｉｓｃｈａｒｇｅ）耐圧の差を気にしないのであれば、ベントゲート構造の方が集積度などの点で有利であることに依る。
【００１４】
また、この従来の半導体集積回路装置における静電気に対する保護回路（Ｐ）においては、ドレイン領域４７1 ，４７2 とソース領域４８1 ，４８2 の間にゲート電極４９1 ，４９2 が形成され、ソース領域４８1 とウェルコンタクト５０1 にはＶSS電極が接続され、ソース領域４８2 とウェルコンタクト５０2 にはＶDDが接続されている。
【００１５】
また、ドレイン領域４７1 ，４７2 にはドレイン電極４６1 ，４６2 が接続され、これらのドレイン電極４６1 ，４６2 の両端は合流して、外部接続パッド４６と、論理回路（内部回路）の初段のＭＯＳＦＥＴ（Ｌ）のゲート電極４５1 ，４５2 に接続されている。
【００１６】
この保護回路（Ｐ）は、外部接続パッド４６から高い静電気がかかった場合、その電荷が論理回路（内部回路）における初段のＭＯＳＦＥＴ（Ｌ）のゲート電極４５1 ，４５2 に印加される前に吸収する。
【００１７】
【発明が解決しようとする課題】
しかしながら、この従来の論理回路の初段にベントゲート構造を有するＭＯＳＦＥＴを用いた半導体集積回路装置においては、保護回路（Ｐ）を設けていても、人体等に帯電した静電気の放電（Ｅｌｅｃｔｒｏ  Ｓｔａｔｉｃ  Ｄｉｓｃｈａｒｇｅ  ＥＳＤ）によって内部回路を構成するＭＯＳＦＥＴからなる能動素子が破壊されるという障害がしばしば発生した。
【００１８】
その原因を究明したところ、ベントゲート構造を有するＭＯＳＦＥＴを論理回路等の内部回路を構成する全ての能動素子として用いることに問題があることがわかった。
その理由としては、ソース領域、ドレイン領域、あるいはゲート電極がベント（湾曲または屈曲）しているため、その湾曲または屈曲部に製造工程において半導体層や絶縁膜に欠陥が生じやすいことと、外部接続パッドに静電気が印加された時に湾曲または屈曲部に電界集中が生じ易いことの相乗効果によって、この湾曲または屈曲部に絶縁破壊が起きやすくなり、ＥＳＤ耐圧の低下をもたらしていることが考えられる。
【００１９】
本発明は、耐静電気性が高く、かつ集積度が高い半導体集積回路装置を提供することを目的とする。
【００２０】
【課題を解決するための手段】
本発明に依る半導体集積回路装置では、ＭＯＳＦＥＴを含む半導体集積回路において、外部接続パッドにゲート電極が接続されたＭＯＳＦＥＴのすべてが、表面にシリコン−金属化合物を有したソース領域とドレイン領域における湾曲または屈曲していない辺が対向する構造に形成され、且つ、該ゲート電極が該ソース領域と該ドレイン領域に挟まれた境界上に実質的に直線状に延在して成り、外部接続パッドにゲート電極が接続されていないＭＯＳＦＥＴのすべてが、表面にシリコン−金属化合物を有したソース領域とドレイン領域における湾曲または屈曲している辺が対向する構造に形成され、且つ、該ゲート電極が該ソース領域とドレイン領域に挟まれた境界上に湾曲または屈曲して延在して成ることを特徴とする。
【００２１】
この場合、入出力部に接続されたＭＯＳＦＥＴのソース領域とドレイン領域の少なくとも１方の表面を低抵抗のメタルシリサイドによって形成して、低抵抗の電極引出しをすることができる。
【００２２】
【作用】
本発明の構成を有するＭＯＳＦＥＴを含む半導体集積回路装置においては、外部接続パッドにゲート電極が接続されたＭＯＳＦＥＴのソース領域とドレイン領域を湾曲または屈曲していない辺をもって対向させる構造に形成し、該ソース領域とドレイン領域に挟まれた境界上に実質的に直線状に延びるゲート電極を形成することによって、製造工程において半導体層や絶縁膜に生じる欠陥を低減することができ、また、外部接続パッドに静電気が印加された時に電界を分散することができ、その結果、ＥＳＤ耐圧を向上することができる。
【００２３】
なお、外部接続パッドに近い全てのＭＯＳＦＥＴのソース領域とドレイン領域について、上記のような湾曲または屈曲していない辺をもって対向させた構造に形成する必要はなく、外部接続パッドにゲート電極が直接接続されたＭＯＳＦＥＴのみを上記の構造にすることによってもＥＳＤ耐圧を向上することができる。
【００２４】
また、外部接続パッドにゲート電極が接続されていないＭＯＳＦＥＴのソース領域とドレイン領域を湾曲または屈曲している辺をもって対向させた構造に形成し、該ソース領域とドレイン領域に挟まれた境界上に湾曲または屈曲して延びるゲート電極を形成することによって、ソース領域とドレイン領域の面積を圧縮することができ、その結果、論理回路等の内部回路を高集積化することができる。
【００２６】
【実施例】
以下、本発明の実施例を説明する。
図１は、本発明の一実施例の半導体集積回路装置の構成説明図である。
この図において、Ｌは論理回路の初段のＭＯＳＦＥＴ、Ｐは保護回路、１はドレイン領域、２1 ，２2 はソース領域、３はドレイン電極、３11はドレインコンタクト、４1 ，４2 はソース電極、４11，４21はソースコンタクト、５1 ，５2 はゲート電極、６は外部接続パッド、６1 ，６2 はドレイン電極、７1 ，７2 はドレイン領域、８1 ，８2 はソース領域、９1 ，９2 はゲート電極、１０1 ，１０2 はウェルコンタクトである。
【００２７】
この図には、本発明の一実施例の半導体集積回路装置の、外部接続パッド６から保護回路（Ｐ）を経て、論理回路（内部回路）の初段のＭＯＳＦＥＴ（Ｌ）に至るまでを部分的に示している。
【００２８】
この実施例の半導体集積回路装置における論理回路（内部回路）の初段のＭＯＳＦＥＴ（Ｌ）は、図３に示した従来の未改良ＭＯＳＦＥＴと同様、ドレイン領域１とソース領域２1 ，２2 は長方形ではあるが、ドレイン領域１とソース領域２1 ，２2 の表面に低抵抗のメタルシリサイドが形成されているため、図示は省略されているが、ドレイン電極３の接続先である内部回路は、図４に示した従来の改良ＭＯＳＦＥＴと同様のベントゲート構造をもっている。
【００２９】
また、この実施例の半導体集積回路装置における静電気に対する保護回路（Ｐ）においては、ドレイン領域７1 ，７2 とソース領域８1 ，８2 の間にゲート電極９1 ，９2 が形成され、ソース領域８1 とウェルコンタクト１０1 にはＶSS電極が接続され、ソース領域８2 とウェルコンタクト１０2 にはＶDDが接続されている。
【００３０】
また、ドレイン領域７1 ，７2 にはドレイン電極６1 ，６2 が接続され、これらのドレイン電極６1 ，６2 の両端は合流して、外部接続パッド６と、論理回路（内部回路）の初段のＭＯＳＦＥＴ（Ｌ）のゲート電極５1 ，５2 に接続されている。
【００３１】
この保護回路（Ｐ）は、外部接続パッド６から高い静電気がかかった場合、その電荷が論理回路（内部回路）に於ける初段のＭＯＳＦＥＴ（Ｌ）のゲート電極５1 ，５2 に印加される前に吸収する。
【００３２】
この実施例の半導体集積回路装置によると、外部接続パッドにゲート電極が接続されたＭＯＳＦＥＴ（Ｌ）のソース領域とドレイン領域を湾曲または屈曲をもたない辺を対向させた構造に形成し、このソース領域とドレイン領域で挟まれた境界上に実質的に直線状に延びるゲート電極を形成してあるため、製造工程において半導体層や絶縁膜に生じる欠陥を低減することができ、また、外部接続パッドに静電気が印加されたときの電界を分散することができ、その結果、ＥＳＤ耐圧を向上することができる。
【００３３】
また、外部接続パッドにゲート電極が接続されていないＭＯＳＦＥＴのソース領域とドレイン領域を湾曲または屈曲をもつ辺を対向させた構造に形成し、このソース領域とドレイン領域で挟まれた境界上に湾曲または屈曲して延びるゲート電極を形成してあるため、ソース領域とドレイン領域の面積を圧縮することができ、その結果、論理回路等の内部回路を高集積化することができる。
【００３４】
なお、この実施例においては、すべてのＭＯＳＦＥＴのソース領域とドレイン領域の表面に低抵抗のシリサイドを形成したものとして説明したが、入出力部に接続されたＭＯＳＦＥＴについては、ソース領域とドレイン領域が長方形であるから、シリサイドを形成することなく、大きい面積のソース領域とドレイン領域から低抵抗で電極を引き出すこともできる。
【００３６】
この実施例の効果を確認するため、下記の条件で製造した半導体集積回路装置について静電破壊試験を行った。
１．論理回路（内部回路）の初段のＭＯＳＦＥＴ（Ｎｃｈ）
チャネル長  Ｌ＝０．３５μｍ
チャネル幅  Ｗ＝５．０μｍ×２＝１０．０μｍ
２．保護回路
Ｎｃｈ側
チャネル長  Ｌ＝０．７０μｍ
チャネル幅  Ｗ’＝１００μｍ
Ｐｃｈ側
チャネル長  Ｌ＝０．３５μｍ
チャネル幅  Ｗ’＝１００μｍ
【００３７】
図２は、本発明の一実施例で用いた静電破壊試験装置説明図である。
この図において、１１は可変電圧直流電源、１２は安定抵抗、１３はコンデンサ、１４はスイッチ、１４1 ，１４2 は接点、１５，１６は接続端子である。
【００３８】
この静電破壊試験装置は、電圧を最大３００Ｖまで変化することができる可変電圧直流電源１１に直列に安定抵抗１２を接続し、スイッチ１４の第１接点１４1 を介して２００ｐＦのコンデンサ１３を接続し、このコンデンサ１３の両端に、スイッチ１４の第２接点１４2 を介して被試験半導体集積回路装置の外部接続パッドに接続される接続端子１５と、ＶSSパッドに接続される接続端子１６が接続されている。
【００３９】
この静電破壊試験装置の接続端子１５を被試験半導体集積回路装置の外部接続パッドに接続し、接続端子１６を被試験半導体集積回路装置のＶSSパッドに接続した後、スイッチ１４の第１接点１４1 を閉じて、電圧を調節した可変電圧直流電源１１によってコンデンサ１３を充電し、次いで、スイッチ１４の第１接点１４1 を開き、第２接点１４2 を閉じて、コンデンサ１３に充電された電荷を放電させることによって、被試験半導体集積回路装置の外部接続パッドとＶSSパッドの間に静電気が印加されたときの状態を模擬し、被試験半導体集積回路装置の特性が劣化するか否かを測定した。
なお、可変電圧直流電源１１の電圧は１０Ｖきざみで上昇し、試験は３００Ｖまででストップした。
【００４０】
この実施例のような半導体集積回路装置においては、一般的には、３００Ｖ程度あるいはそれ以上の耐圧があればよいとされているが、図５に示した従来の被試験半導体集積回路装置では、４０例測定して３例程、３００Ｖ以下の耐圧（全て２９０Ｖ）のものがあった。
ところが、図１に示した本発明の実施例の被試験半導体集積回路装置では、４０例測定して全て３００Ｖ以上の耐圧があった。
【００４１】
上記の従来例および本発明の実施例の半導体集積回路装置においては、ゲート電極が二股に分かれ、２つのＭＯＳＦＥＴを同じゲート信号によって制御する例を説明したが、本発明は、ゲート電極を一つ有する通常のＭＯＳＦＥＴについても適用でき、同様の効果を奏することはいうまでもない。
【００４２】
【発明の効果】
以上説明したように、本発明によると、耐静電気性の高い半導体集積回路装置を得ることができるため、コンピュータの論理回路装置等の信頼性向上に寄与するところが大きい。
【図面の簡単な説明】
【図１】本発明の一実施例の半導体集積回路装置の構成説明図である。
【図２】本発明の一実施例で用いた静電破壊試験装置説明図である。
【図３】従来のＭＯＳＦＥＴの構成説明図である。
【図４】改良型ＭＯＳＦＥＴの構成説明図である。
【図５】従来の半導体集積回路装置の構成説明図である。
【符号の説明】
Ｌ  論理回路の初段のＭＯＳＦＥＴ
Ｐ  保護回路
１  ドレイン領域
２1 ，２2   ソース領域
３  ドレイン電極
３11  ドレインコンタクト
４1 ，４2   ソース電極
４11，４21  ソースコンタクト
５1 ，５2   ゲート電極
６  外部接続パッド
６1 ，６2   ドレイン電極
７1 ，７2   ドレイン領域
８1 ，８2   ソース領域
９1 ，９2   ゲート電極
１０1 ，１０2   ウェルコンタクト
１１  可変電圧直流電源
１２  安定抵抗
１３  コンデンサ
１４  スイッチ
１４1 ，１４2   接点
１５，１６  接続端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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