(57)【特許請求の範囲】
【請求項１】
半導体基板上にゲート絶縁膜を介して、第１の金属からなるゲート電極を形成する工程と、
前記半導体基板にソース・ドレイン領域を形成する工程と、
前記ゲート電極上に、第２の金属を含有する金属酸化物層を選択的に形成する工程とを具備し、
前記第２の金属の酸化物形成時のギブス標準自由エネルギーの低下量は、前記第１の金属より大きく、前記金属酸化物層の形成は、Ｈ2Ｏ／Ｈ2ガス系またはＣＯ2／ＣＯガス系を用いて前記第２の金属を選択的に酸化することにより行なわれることを特徴とする半導体装置の製造方法。
【請求項２】
前記第１の金属は、Ｗ、Ｍｏ、Ｒｕ、Ａｇ、およびＣｕからなる群から選択される少なくとも１種である請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第２の金属は、Ａｌ、Ｔｉ、Ｚｒ、Ｈｆ、Ｎｂ，Ｔａ、Ｂａ、Ｓｒ、ＹおよびＣｅからなる群から選択される少なくとも１種である請求項１または２に記載の半導体装置の製造方法。
【請求項４】
前記第２の金属を含有する金属酸化物層は、
前記ゲート電極に第２の金属をイオン注入して、イオン注入層を形成する工程と、
前記イオン注入層中の前記第２の金属を選択的に酸化する工程とにより形成される請求項１ないし３のいずれか1項に記載の半導体装置の製造方法。
【請求項５】
前記第２の金属を含有する金属酸化物層は、
前記第１の金属からなるゲート電極上に第２の金属を含む金属膜を形成する工程と、
前記第１の金属と前記第２の金属とを含む合金膜を、前記ゲート電極上に形成する工程と、
前記合金膜中の前記第２の金属を選択的に酸化する工程とにより形成される請求項１ないし３のいずれか1項に記載の半導体装置の製造方法。
【請求項６】
前記半導体基板上に前記ゲート絶縁膜を介して前記ゲート電極を形成する前に、前記半導体基板上に層間絶縁膜を形成する工程、および前記層間絶縁膜に前記半導体基板に達する溝を設ける工程を具備し、前記ソース・ドレイン領域を前記半導体基板に形成する工程は、前記層間絶縁膜を形成する工程の前に行なわれ、前記ゲート電極は前記溝内に形成され、前記金属酸化物層の表面は前記層間絶縁膜の表面と同一面にすることを特徴とする請求項１ないし５のいずれか１項に記載の半導体装置の製造方法。
【請求項７】
前記第１の金属はＷであり、前記第２の金属はＡｌ、Ｔｉ、およびＴａからなる群から選択され、前記第２の金属の選択的な酸化は、分圧比０．１以下のＨ2Ｏ／Ｈ2ガス系で行なわれることを特徴とする請求項１ないし６のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に係り、特にダマシンゲートプロセス、すなわち埋め込み法によりゲート電極を形成するトランジスタの製造方法に関する。
【０００２】
【従来の技術】
近年、コンピュータや通信機器の重要部分には、多数のトランジスタや抵抗などを電気回路として結びつけ、１チップ上に集積化して形成した大規模集積回路（ＬＳＩ）が多用されている。このため、機器全体の性能は、ＬＳＩ単体の性能と大きく結び付いている。ＬＳＩ単体の性能は、集積度を高めること、すなわち、素子の微細化により向上させることができる。素子の微細化は、例えば、ＭＯＳ電界効果トランジスタ（ＭＯＳトランジスタ）の場合であれば、ゲート長の短縮化およびソース・ドレイン領域の薄層化により実現できる。
【０００３】
浅いソース・ドレイン領域を形成する方法としては、低加速イオン注入法が広く用いられている。この方法により、０．１μｍ以下の浅いソース・ドレイン領域を形成することができる。しかしながら、低加速イオン注入法で形成された不純物拡散層は、シート抵抗が１００Ω／□以上と高く、このままでは微細化による高速化は期待できない。そこで、ＬＯＧＩＣ−ＬＳＩのように高速性を要求されるデバイスにおいては、ソース・ドレイン・ゲートの抵抗を低減するためにサリサイドが用いられている。このサリサイドは、ソース・ドレイン拡散層およびゲート電極（ｎ+またはｐ+多結晶Ｓｉ）表面に、自己整合的にシリサイド膜を形成するというものである。
【０００４】
デュアルゲート（同一層内でシリサイド層の下地として、ｎ+多結晶Ｓｉとｐ+多結晶Ｓｉとを用いる）を採用する場合には、サリサイド構造は単にゲート電極を低抵抗化するのみならず、工程の簡略化にも有効である。これは、サリサイド構造を用いることによって、ソース・ドレインへの不純物ドーピングの際に、同時にゲート多結晶Ｓｉへのドーピングもできるためである。これに対して、Ｗポリサイドをゲート電極として用いる場合には、ゲート電極底部の多結晶Ｓｉをｎ+／ｐ+にドーピング分けする工程と、ソース・ドレインのｎ+／ｐ+ドーピング分けをと別のタイミングで行う必要がある。したがって、リソグラフィ工程が２回、イオン注入工程が２回、レジスト除去工程が２回増加することになる。
【０００５】
一方、メモリＬＳＩのように高密度素子設計を要求されるデバイスでは、ＳＡＣ（ｓｅｌｆ−ａｌｉｇｎｅｄ  ｃｏｎｔａｃｔ）が必須である。ＳＡＣ構造では、ソースまたはドレイン上の絶縁膜にコンタクトホールを形成する際に、ゲート電極表面を露出させてはいけない。そのためには、Ｓｉ酸化膜を反応性イオンエッチング（ＲＩＥ）で加工する際にストッパー膜として作用するＳｉ窒化物層を、ゲート電極表面に形成する必要がある。したがって、メモリＬＳＩの場合、ＬＯＧＩＣ−ＬＳＩで用いられるサリサイドをゲート電極に適用することができない。
【０００６】
メモリセルＬＳＩでは、従来から不純物をドープした多結晶Ｓｉが用いられており、低抵抗化の必要性から、その多結晶Ｓｉ上にＷシリサイドを積層させたＷポリサイド構造が用いられている。さらに低抵抗化する場合には、多結晶Ｓｉ上に超薄膜のバリアメタルを敷き、その上にＷ膜を積層させたポリメタル構造が用いられる。ポリメタル構造は、シリサイドを多結晶Ｓｉ上に積層させた構造よりも比抵抗が低いため、より薄い膜厚で所望のシート抵抗を実現できるものの、ＬＯＧＩＣ−ＬＳＩでは、デュアルゲートが必要とされる。このため、ゲートの多結晶Ｓｉとソース・ドレインとを別のタイミングでドーピングすることが必要になり、大幅なコストアップになる。
【０００７】
ＬＯＧＩＣとＤＲＡＭとを混載させたＬＳＩにおいては、ＤＲＡＭでは、ソース・ドレインにサリサイドを貼り付けるとメモリーセル部でｐｎ接合リーク電流が大きくなり、保持特性が低下する。また、上述したようなＳＡＣ構造の必要性から、ゲート電極にはＷポリサイドが用いられる。一方、ＬＯＧＩＣでは、低電圧でできる限り多くの電流を流すため、ＭＯＳＦＥＴのしきい値電圧を低くする必要がある。そのために、ポリサイドの多結晶Ｓｉは、ｎチャネルＭＯＳＦＥＴではＰまたはＡｓをドープしてｎ+−Ｓｉとして用いられ、ｐチャネルＭＯＳＦＥＴではＢＦ3をドープしてｐ+−Ｓｉとして用いられる。
【０００８】
なお、ＤＲＡＭでは、ゲート電極を形成後の熱予算が大きい。このため、多結晶Ｓｉを最下層にしたゲート電極構造を用いた場合には、ゲート電極形成後の熱工程で次のような２つの問題が生じる。
【０００９】
第一に、Ａｓ、Ｐなどの不純物原子が多結晶ＳｉからＷシリサイドに外方拡散して、多結晶Ｓｉ中の不純物濃度が低下する。その結果、電圧を印加した際には、ゲート電極内に空乏層が広がって、ゲートの空乏化が生じる。したがってゲート容量は、実際のゲート絶縁膜で決まる値よりも小さくなってしまう。
【００１０】
第二に、多結晶Ｓｉ中のＢがゲート絶縁膜を突き抜けてＳｉ基板に達し、チャネル領域の不純物濃度分布を変化させ、その結果、ＭＯＳＦＥＴのしきい値電圧が変化する。Ｂの突き抜け（Ｂの内方拡散）は、Ｆや水素がＢと共存する場合に促進される。なお、ゲート酸化膜に窒素を添加した場合には、Ｂ−Ｎ結合が強いために多結晶Ｓｉとゲート絶縁膜との界面にＢ−Ｎ結合が形成されて、Ｂの内方拡散が抑制される。
【００１１】
上述の問題を整理すると、問題は次の２つである。（１）ＬＯＧＩＣ−ＬＳＩとメモリＬＳＩのゲート電極は二極化しており、共通化できないこと、（２）ポリサイドやポリメタル構造を用いた場合に起こる、ゲート空乏化とＢの突き抜けである。
【００１２】
こうした問題を解決するために、種々の方法が提案されている。例えば、半導体材料ではなく、金属材料をゲート絶縁膜上に直接形成した、いわゆるメタルゲートが挙げられる。メタルゲートを用いることによって、不純物の不活性化や不純物の拡散に起因した問題は解決できるものの、精密なゲート加工が困難である。
【００１３】
さらに、ダミーゲートを用いる方法も知られている。この方法においては、まずダミーゲートを形成し、ソース・ドレインおよび層間絶縁膜を形成する。次いで、ダミーゲートの表面を露出させ、ダミーゲートを除去した後に新たにメタルゲート膜を形成する。
【００１４】
なお、ダマシンゲートプロセスは、メタルゲートと高誘電率絶縁膜との適用を容易にするプロセスである。しかしながら、高度のメモリのようにコンタクトと配線との間の間隔が小さくＳＡＣを必要とする場合には、次のような問題があった。例えば、Ｗ／ＴｉＮをゲート電極として用いる場合には、Ｗ層の表面が露出してしまう。これを避けるためには、Ｗ層の表面層の一部を除去して、酸化膜よりもエッチング速度の遅い膜、例えばＳｉ窒化膜などを形成する必要があった。しかしながら、ゲート電極の厚さが１００ｎｍ以下になると、Ｗ層をリセスエッチングする量の制御が困難になり、±３０ｎｍ程度のバラツキが生じる。そのため、ゲートのシート抵抗値が１から１０Ω／□と１桁程度もばらついてしまう。しかも、リセスエッチング／ウェット処理／Ｓｉ窒化膜ＣＶＤ／ＣＭＰ／ウェット処理のように工程が増加してしまうという問題がある。
【００１５】
図７を参照して、従来技術による方法を説明する。図７においては、実際のトランジスタの製造方法から素子分離絶縁膜やソース・ドレイン、ウエル、チャネル、およびゲート側壁スぺーサーの部分を省略している。
【００１６】
まず、図７（ａ）に示すように、Ｓｉ半導体基板７１上に７０〜２００ｎｍの厚みの絶縁膜７２を形成して、その表面を平坦化する。さらに、ゲート電極を埋め込むための溝を絶縁膜７２に形成し、その溝の底部には、Ｓｉ酸化膜、Ｓｉ窒化膜またはＳｉ酸窒化膜（ＳｉＯＮ）からなるゲート絶縁膜７３を形成する。次いで、ＴｉＮ膜などのバリアメタル膜７４および低抵抗のＷ膜７５を全面に形成し、ＣＭＰやＭＰにより溝部以外の不要な金属膜を除去する。
【００１７】
続いて、図７（ｂ）に示すように、Ｗ膜７５の表層部分をＲＩＥまたはウェットエッチングによって約２０ｎｍ〜１００ｎｍ除去し、残ったバリアメタル膜７４をＷ層７５の表面と同じ高さになるように、ウェットエッチングによって除去する。
【００１８】
さらに、図７（ｃ）に示すように、ＬＰ−ＣＶＤまたはＰ−ＣＶＤを用いて、３０ｎｍ〜１５０ｎｍのＳｉ窒化膜７６を全面に堆積した後、図７（ｄ）に示すように、ＣＭＰまたはＭＰによって不要な部分のＳｉ窒化膜７６を除去する。
【００１９】
こうした方法を用いた場合には、リセスエッチングが２回、Ｓｉ窒化膜ＣＶＤ工程が１回、ＣＭＰが１回増加して、工程増加およびＲＰＴ（ｒａｗ  ｐｒｏｃｅｓｓ  ｔｉｍｅ）増加につながり製造コストが増加する。
【００２０】
製造コストの増加を避けるためには、Ａｌ電極を用いる方法が知られている。しかしながら、Ａｌは融点が６６０℃と低いため、Ａｌゲートを形成した後の熱処理は、６００℃以下で行わなければならない。したがって、メタルとしてＡｌを選択した場合には、ゲート形成後にＰＺＴやＢＳＴキャパシタを形成する場合に必要な６００〜６５０℃の熱工程に耐えることができない。
【００２１】
【発明が解決しようとする課題】
そこで本発明は、高い耐熱性を有するゲート電極を有し、メタルゲートトランジスタのゲートとソース・ドレインコンタクトとの間隔が縮小化された集積度の高い半導体装置を、簡略化された工程で、ＲＰＴを増加させずに製造し得る方法を提供することを目的とする。
【００２３】
【課題を解決するための手段】
上記課題を解決するために、本発明は、半導体基板上にゲート絶縁膜を介して、第１の金属からなるゲート電極を形成する工程と、前記半導体基板にソース・ドレイン領域を形成する工程と、前記ゲート電極上に、第２の金属を含有する金属酸化物層を選択的に形成する工程とを具備し、前記第２の金属の酸化物形成時のギブス標準自由エネルギーの低下量は、前記第１の金属より大きく、前記金属酸化物層の形成は、Ｈ2Ｏ／Ｈ2ガス系またはＣＯ2／ＣＯガス系を用いて前記第２の金属を選択的に酸化することにより行なわれることを特徴とする半導体装置の製造方法を提供する。
【００２５】
【発明の実施の形態】
以下、図面を参照して本発明の半導体装置の製造方法を詳細に説明する。
【００２６】
（実施例Ｉ）
図１を参照して、本発明の第１の実施例を説明する。図１においては、実際のトランジスターの製造方法から、素子分離絶縁膜やソース・ドレイン、ウエル、チャネル、およびゲート側壁スペーサーの部分を省略している。
【００２７】
まず、図１（ａ）に示す構造を作製する。こうした構造は、次のような手順で得ることができる。半導体基板１１上に、素子分離絶縁膜やソース・ドレイン、ウェル、チャネル、ダミーゲート、ゲート側壁スペーサーなどを形成した後、７０〜２００ｎｍの膜厚で絶縁膜１２を形成して、その表面を平坦化する。絶縁膜１２は、Ｓｉ酸化膜、ＳｉＯxＣyまたはＳｉＯxＮy等で形成することができる。さらに、ゲート電極を埋め込むための溝を絶縁膜１２にダミーゲート除去法等により７０〜２００ｎｍ程度の深さで形成する。
【００２８】
溝の底部には、ゲート絶縁膜１３を、Ｓｉ酸化膜、Ｓｉ窒化膜またはＳｉ酸窒化膜（ＳｉＯＮ）により形成する。なお、ゲート絶縁膜１３としては、Ｔａ2Ｏ5、ＴｉＯ2、ＨｆＯ2、ＺｒＯ2、ＣｅＯ2、およびＹ2Ｏ3等の高誘電体を用いてもよい。さらに、バリアメタル膜１４および第１の金属を含むゲート電極１５を、溝内の全面に順次堆積する。バリアメタル膜１４は、例えば、ＴｉＮ膜、ＴａＮ膜、ＭｏＮx膜、ＷＮx膜、ＺｒＮ膜、ＨｆＮ膜、またはＮｂＮ膜などにより形成することができる。また、ゲート電極１５は、低抵抗のＷ、Ｍｏ、Ｒｕ、ＡｇおよびＣｕからなる群から選択して用いることができ、その膜厚は約２０〜１００ｎｍ程度とすることができる。
【００２９】
最後に、化学機械的研磨法（ＣＭＰ）や機械的研磨法（ＭＰ）によって、溝部分以外の不要な金属膜を除去することによって、図１（ａ）に示す構造が得られる。
【００３０】
続いて、図１（ｂ）に示すように、ゲート電極１５の表面に、第２の金属のイオン１７を注入して、イオン注入層１８を形成する。この第２の金属は、ゲート電極１５を構成する第１の金属よりも酸化物を形成しやすいという性質を有し、具体的には、Ａｌ、Ｔｉ、Ｚｒ、Ｈｆ、Ｎｂ，Ｔａ、Ｙ、Ｃｅ、ＢａおよびＳｒからなる群から選択された少なくとも１種を用いることができる。こうした第２の金属と第１の金属との組み合わせは、適宜選択することができる。イオン注入に当たっては、ゲート電極１５の表面から３０ｎｍ以内に濃度ピークをもつように加速エネルギーを設定して、５×１０15ｃｍ-2以上の注入量で行うことが望まれる。
【００３１】
本発明において用いられる第２の金属は、ゲート電極１５を構成する第１の金属よりも、酸化物形成時のギブスの標準自由エネルギーの低下量が大きいということができる。さらに、ＳｉＯ2からなる層間絶縁膜を形成した場合には、その酸化物形成時のギブスの標準自由エネルギーの低下量は、上述した第１の金属と第２の金属との間の値である。
【００３２】
その後、イオン注入層１８に注入された第２の金属を選択的に酸化して、図１（ｃ）に示すような金属酸化物層１９を形成する。第２の金属は、所定の分圧比のＨ2Ｏ／Ｈ2もしくはＣＯ2／ＣＯガス系を用いて選択的に酸化することができる。ここで用いられるガスの分圧は、第１および第２の金属の種類等に応じて決定することができる。例えば、第１の金属としてＷを用い、第２の金属としてＡｌ、Ｔｉ、Ｔａなどを注入した場合には、Ｈ2Ｏ／Ｈ2は、０．１程度以下とすることが好ましく、ＣＯ2／ＣＯでは、０．０１程度以下とすることが好ましい。また、第１の金属としてＣｕを用い、第２の金属としてＡｌ、Ｔｉなどを注入した場合には、Ｈ2Ｏ／Ｈ2は、１０5程度以下とすることが好ましく、ＣＯ2／ＣＯでは、２×１０5程度以下とすることが好ましい。さらに、第１の金属としてＡｇを用い、第２の金属としてＡｌ、Ｔｉ、Ｚｒ、およびＨｆなどを注入した場合には、Ｈ2Ｏ／Ｈ2は、１０6程度以下とすることが好ましく、ＣＯ2／ＣＯでは、１０6程度以下とすることが好ましい。
【００３３】
第２の金属の選択酸化により形成された金属酸化物層１９は、キャップ層と呼ぶことができ、その膜厚は、１ｎｍ〜５０ｎｍの範囲内であることが好ましい。１ｎｍ未満の場合には、前述のＳｉ酸化膜エッチングの際に除去されやすくなるためキャップ層の効果が不十分となり、一方、５０ｎｍを越えると、誘電率の大きい絶縁膜の体積が大きくなり、層間および配線間容量が増加するおそれがある。金属酸化物層１９の厚さは、１〜５０ｎｍであることがより好ましい。
【００３４】
こうして得られた構造の上にＳｉ酸化膜を層間絶縁膜（図示せず）として形成し、コンタクトホール（図示せず）を設けて、ＳｉＯ2をエッチングした際のストッパー性能を評価した。その結果、金属酸化物層１９として１０ｎｍ程度の膜厚のＡｌ2Ｏ3を形成した場合には、ＳｉＯ2に対するエッチング選択比は５０以上とれることが確認された。また、ＴｉＯ2、ＺｒＯ2、ＨｆＯ2、Ｎｂ2Ｏ5、Ｔａ2Ｏ5、Ｙ2Ｏ3、ＣｅＯを１０ｎｍ程度の膜厚で形成した場合には、ＳｉＯ2に対する選択比は３０以上とれることが確認された。
【００３５】
（実施例２）
図２を参照して、第２の実施例を説明する。なお、図２においては、実際のトランジスタの製造方法から、素子分離絶縁膜やソース・ドレイン、ウエル、チャネル、およびゲート側壁スペーサーの部分を省略している。
【００３６】
まず、図２（ａ）に示す構造を作製する。こうした構造は、すでに図１（ａ）に関してすでに説明したような方法で得ることができる。
【００３７】
続いて、図２（ｂ）に示すように、ゲート電極１５および絶縁膜１２の全面に、第２の金属を含む金属膜２０を形成する。この第２の金属は、ゲート電極１５を構成する第１の金属よりも酸化物を形成しやすいという性質を有し、具体的には、Ａｌ、Ｔｉ、Ｚｒ、Ｈｆ、Ｎｂ，Ｔａ、Ｙ、Ｃｅ、ＢａおよびＳｒからなる群から選択された少なくとも１種を用いることができる。また、第２の金属膜２０の膜厚は、１０ｎｍ〜１００ｎｍとすることが好ましい。１０ｎｍ未満の場合には、下地の第１の金属との均一反応が起こりにくくなり、一方１００ｎｍを越えると、第１の金属との反応量が多くなって、第１の金属の比抵抗が１０％以上増加するおそれがある。
【００３８】
次いで、図２（ｃ）に示すように、第１の金属と第２の金属との合金膜２１を、ゲート電極１５と金属膜２０との界面に形成する。合金膜２１は、例えば加熱処理、ヒーター加熱、赤外線加熱、紫外線加熱等、またはこれらの組み合わせにより形成することができる。また、その膜厚は、１〜５０ｎｍであることが好ましい。１ｎｍ未満の場合には、Ｓｉ酸化膜エッチングの際に除去されやすくなり、一方５０ｎｍを越えると、誘電率の大きい絶縁膜の体積が大きくなり、層間および配線間容量が増加するおそれがある。
【００３９】
さらに、ウェットエッチング等により金属膜２０を除去して合金膜２１を露出させた後、合金膜２１に含有される第２の金属を選択的に酸化して、図２（ｄ）に示すような金属酸化物層２３を形成する。第２の金属の選択酸化は、所定の分圧比のＨ2Ｏ／Ｈ2もしくはＣＯ2／ＣＯガス系を用いて、実施例１の場合と同様の条件で行うことができる。
【００４０】
上述したような理由から、金属酸化物層２３の膜厚は、１ｎｍ〜５０ｎｍとすることが好ましく、５〜３０ｎｍとすることがより好ましい。また、図２（ｄ）に示すように、バリアメタル膜１４の上部にも、同様の厚さの金属酸化物膜２１が形成される。
【００４１】
こうして得られた構造の上にＳｉ酸化膜を層間絶縁膜（図示せず）として形成し、コンタクトホール（図示せず）を設けて、ＳｉＯ2をエッチングした際のストッパー性能を評価した。その結果、金属酸化物層１９として２０ｎｍ程度の膜厚のＡｌ2Ｏ3を形成した場合には、ＳｉＯ2に対するエッチング選択比は５０以上とれることが確認された。また、ＴｉＯ2、ＺｒＯ2、ＨｆＯ2、Ｎｂ2Ｏ5、Ｔａ2Ｏ5、Ｙ2Ｏ3、ＣｅＯを２０ｎｍ程度の膜厚で形成した場合には、ＳｉＯ2に対する選択比は３０以上とれることが確認された。
【００４２】
（実施例３）
図３を参照して、第３の実施例を説明する。なお、図３においては、実際のトランジスタの製造方法から、素子分離絶縁膜やソース・ドレイン、ウエル、チャネル、およびゲート側壁スペーサーの部分を省略している。
【００４３】
まず、図３（ａ）に示す構造を作製する。こうした構造は、基本的には、図１（ａ）に関してすでに説明したような方法で得ることができる。ただし、ゲート電極２４は、上述した第１の金属と第２の金属とを含有する材料により形成する。この場合、第２の金属の含有量は、第１の金属に対して１％〜１０％程度であることが好ましい。１％未満の場合には、後に第２の金属酸化物を形成する際に、十分な厚みの酸化物を形成することが困難となり、一方、１０％を越えると、第１の金属の比抵抗が１０％以上増加するおそれがある。
【００４４】
例えば、８％％程度のＡｌを含有するＷ膜を、ＣＶＤ、スパッタ、または蒸着等によりバリアメタル膜１４上に堆積してゲート電極２４を形成することができる。
【００４５】
次いで、ゲート電極２４に含有される第２の金属を選択的に酸化して、図３（ｂ）に示すような金属酸化物層２５をゲート電極２４の上部に形成する。第２の金属の選択酸化は、所定の分圧比のＨ2Ｏ／Ｈ2もしくはＣＯ2／ＣＯガス系を用いて、実施例１の場合と同様の条件で行うことができる。
【００４６】
上述したような理由から、金属酸化物層２５の膜厚は、１ｎｍ〜５０ｎｍとすることが好ましく、５〜３０ｎｍとすることがより好ましい。
【００４７】
こうして得られた構造の上にＳｉ酸化膜を層間絶縁膜（図示せず）として形成し、コンタクトホール（図示せず）を設けて、ＳｉＯ2をエッチングした際のストッパー性能を評価した。その結果、金属酸化物層１９として２０ｎｍ程度の膜厚のＡｌ2Ｏ3を形成した場合には、ＳｉＯ2に対するエッチング選択比は５０以上とれることが確認された。また、ＴｉＯ2、ＺｒＯ2、ＨｆＯ2、Ｎｂ2Ｏ5、Ｔａ2Ｏ5、Ｙ2Ｏ3、ＣｅＯを２０ｎｍ程度の膜厚で形成した場合には、ＳｉＯ2に対する選択比は３０以上とれることが確認された。
【００４８】
以上説明した実施例３の方法は、第１の金属の比抵抗の増加、ひいてはゲート電極の抵抗増加という不都合が生じる場合がある。したがって、こうした不都合を避けるためには、実施例１および実施例２で説明した方法を採用することが好ましい。
【００４９】
（実施例４）
図４〜図６を参照して、第４の実施例であるトランジスタの製造方法を説明する。
【００５０】
まず、図４（ａ）に示す構造を作製する。こうした構造は、次のような手順で得ることができる。まず、Ｓｉ半導体基板４１表面にドライエッチングで溝を形成した後、その内部に堆積または塗布により絶縁膜を形成する。絶縁膜としては、Ｓｉ酸化膜またはＳｉの熱膨張係数（約３ｐｐｍ／Ｋ）に近いＳｉＮＯなどを用いることができる。形成された絶縁膜の表面を、化学機械的研磨法（ＣＭＰ）または機械的研磨法（ＭＰ）により研磨して、素子分離絶縁膜４２を形成する。
【００５１】
素子分離絶縁膜に挟まれた素子領域上には、ダミーゲート用の３〜１０ｎｍ程度の酸化膜５１を熱酸化により形成し、ダミーゲート５２を２００〜３００ｎｍの膜厚で酸化膜５１上に形成する。ダミーゲート５２は、アモルファスＳｉにより、または多結晶Ｓｉ上にＳｉ窒化膜を積層させた積層構造により作製することができる。あるいは、または炭素が水素よりも多く含まれるポリマーを用いてダミーゲート５２を形成してもよい。ポリマーを用いる場合には、酸化膜５１上にポリマー膜を形成し、フォトレジストまたはＥＢレジストマスクを用いて露光を行った後、酸素プラズマを用いたＲＩＥで加工を行うことにより、ダミーゲート５２を形成することができる。場合によっては、このポリマー膜上にＳＯＧのような膜を介在させて、ポリマー膜を加工する際にエッチング選択比を大きくしてもよい。
【００５２】
このダミーゲートパターン５２をマスクとして用いて、Ａｓ、Ｓｂ、Ｉｎ、Ｂ、およびＰなどのイオンを注入して、ソース・ドレインの延長部５３をＳｉ半導体基板４１に形成する。延長部５３は、プラズマドーピングまたは気相拡散の方法を用いて形成することもできる。さらに、例えば１００℃／ｓｅｃ以上の昇温速度で昇温可能なＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ）を用いた熱処理を施して、電気的な活性化を行う。
【００５３】
なお、ソース・ドレイン領域を低抵抗化する必要がある場合には、ダミーゲート５２をマスクとして用いて、ＣｏＳｉ2、ＴｉＳｉ2などの金属シリサイドを、ソース・ドレイン領域に形成してもよい。拡散層５３の深さが１００ｎｍ以下の場合には、シリサイドで侵食される層をｐｎ接合から５ｎｍ以上遠ざけることが望まれる。例えば、Ｓｉ層、Ｓｉ−Ｇｅ層またはＳｉ−Ｇｅ−Ｃ層をソース・ドレイン上にエピタキシャル成長させるなどの手法によって、これを達成することができる。
【００５４】
次いで、図４（ｂ）に示すような構造を作製する。まず、Ｓｉ窒化膜またはＳｉ窒化酸化膜からなる側壁絶縁膜５４を、ダミーゲート５２の側壁に５〜３０ｎｍの厚みで形成する。この側壁絶縁膜５４とダミーゲート５２との間には、ダミーゲート除去時に側壁絶縁膜が横方向に後退しないように、１０ｎｍ以下の酸化膜（図示せず）が介在していることが望まれる。
【００５５】
その後、イオン注入またはプラズマドーピングまたは気相拡散の方法を用いて、ソース・ドレインの深い部分５５を、Ｓｉ半導体基板４１に形成する。電気的な活性化は、１００℃／ｓｅｃ以上の昇温速度で昇温可能なＲＴＡ（ＲａｐｉｄＴｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ）を用いた熱処理により行うことができる。
【００５６】
こうして形成されたソース・ドレインの深い部分５５における活性化不純物濃度を高めるために、電子ビームを用いて９００℃以上で１秒以下の加熱を行ってもよい。あるいは、紫外線領域の波長を有するレーザー、水銀ランプまたはキセノンランプ等を用いて同様の条件で加熱を行うことにより、活性不純物濃度を高めることもできる。
【００５７】
ソース・ドレイン拡散層形成後、第１の層間絶縁膜５６および第２の層間絶縁膜５７を形成する。第１の層間絶縁膜５６および第２の層間絶縁膜５７は、それぞれＳｉ窒化膜およびＳｉ酸化膜をＣＶＤ法により堆積することによって形成することができる。
【００５８】
その後、第１および第２の層間絶縁膜５６および５７をＣＭＰにより平坦して、図４（ｃ）に示すようにダミーゲート５２の表面を露出させる。
【００５９】
次いで、酸素プラズマまたは活性な酸素を用いて、図５（ａ）に示すようにダミーゲート５２を除去する。最後に、下地のＳｉ半導体基板４１に結晶欠陥を形成しないように、薄い酸化膜５１をエッチング除去して、開口部５２’を形成する。
【００６０】
その後、図５（ｂ）に示すように、開口部５２’にチャネル不純物５８をイオン注入して、ドーピング層５９を形成する。例えば、Ａｓ、Ｓｂ、Ｉｎ、Ｂ、およびＧｅなどのイオンを、５〜５０ｋｅＶ、１×１０10〜１×１０14ｃｍ-2の範囲の条件で注入することができる。この際、半導体基板を冷却しつつ低温でイオン注入を行うと、原子空孔の集合化を抑制することができる。したがって、熱処理により完全に結晶欠陥を回復することが可能となる。具体的には、−６０℃以下、望ましくは−１００℃以下になるように半導体基板を冷却しながらイオン注入を行うことが望ましい。
【００６１】
次いで、図５（ｃ）に示すように、チャネル上の酸化膜などの絶縁膜を、希釈したフッ酸または希釈したフッ化アンモニウムまたはこれらの混合液により除去する。
【００６２】
その後、１ｎｍ以下の酸化膜を、酸素ラジカルまたはオゾンを用いて開口部の半導体表面に形成する。さらに、図６（ａ）に示すように、Ｓｉ酸化膜よりも比誘電率の大きな絶縁膜６０、金属導電性の膜６１、および金属膜６１を順次形成する。Ｓｉ酸化膜よりも比誘電率の大きな絶縁膜６０としては、Ｔａ2Ｏ5、ＴｉＯ2、ＨｆＯ2、ＺｒＯ2、ＣｅＯ2、およびＹ2Ｏ3などを用いることができる。こうした比誘電率を有する絶縁膜６０は、ＳｉＯxＮy膜を１〜２ｎｍの膜厚で基板表面に堆積することによって形成することもできる。あるいは、窒素ラジカルなどを用いて、５００℃以下の温度で酸化膜の表面を窒化することによって、絶縁膜６０を形成してもよい。
【００６３】
金属導電性の膜６１は、ゲートの仕事関数を決定する金属窒化物などを用いて、１０ｎｍ以下の膜厚で堆積することができる。この金属導電性の膜６１は、バリアメタル膜として作用する。
【００６４】
多結晶金属材料は、結晶面によって仕事関数が変化するという性質を有している。このため、３０ｎｍ以下の微小な結晶粒の多結晶金属、またはアモルファスの導電性材料をバリアメタル膜として用いることが好ましい。
【００６５】
仕事関数を決める材料としては、具体的には、Ｔａ窒化物、Ｎｂ窒化物、Ｚｒ窒化物、Ｈｆ窒化物などの金属窒化物、金属炭化物、金属ホウ化物、金属−Ｓｉ窒化物、金属−Ｓｉ炭化物、金属炭素窒化物などが挙げられる。Ｔｉ窒化物は、Ｔｉと窒素との組成比が１：１の場合には、仕事関数が４．６ｅＶ程度である。こうしたＴｉ窒化物の仕事関数は、結晶面方位を制御して、仕事関数の低い面方位となるように制御することによって４．５ｅＶ以下に設定することが可能である。あるいは、ＴｉＮにＣを添加してアモルファスにする場合には、その組成を制御することにより仕事関数を４．５ｅＶ以下に設定することもできる。
【００６６】
望ましくは、これらの材料とゲート絶縁膜との熱的な安定性のために、導電率を５０％以上低下させない範囲内で酸素を添加するのが有効である。またこれらの電極材料は、Ｔａ酸化物、Ｔｉ酸化物、Ｚｒ酸化物、Ｈｆ酸化物、Ｃｅ酸化物との界面の熱的な安定性も優れている。
【００６７】
続いて、第１の金属を堆積して金属膜６２を形成する。第１の金属は、すでに説明したような低抵抗のＷ、Ｍｏ、Ｒｕ、ＡｇおよびＣｕからなる群から選択することができる。
【００６８】
さらに、絶縁膜６０、金属導電性の膜６１および金属膜６２を、ＣＭＰまたはＭＰを用いて平坦化しながらエッチングを行って、図６（ｂ）に示すようにゲート電極６２’を完成させる。
【００６９】
その後、実施例１ないし３に示したような方法を用いて、第２の金属を含有する金属酸化膜層（図示せず）をゲート電極６２’の表面に形成する。第２の金属は、すでに説明したようにＡｌ、Ｔｉ、Ｚｒ、Ｈｆ、Ｎｂ，Ｔａ、Ｂａ、Ｓｒ、ＹおよびＣｅからなる群から選択することができ、これらを含有する金属酸化物層は、コンタクトＲＩＥでのエッチング速度がＳｉＯ2よりも著しく遅い。
【００７０】
こうして得られた構造の上に、Ｓｉ酸化膜またはＳｉ酸化膜を主成分とする層間絶縁膜を堆積し、コンタクトを開口した。コンタクト開口時には、ゲート電極６２’の表面が露出せずに、ソース・ドレインとゲートとの間の絶縁性が保たれていることが確認された。
【００７１】
【発明の効果】
以上詳述したように、本発明によれば、高い耐熱性を有するゲート電極を有し、メタルゲートトランジスタのゲートとソース・ドレインコンタクトとの間隔が縮小化された集積度の高い半導体装置を、簡略化された工程で、ＲＰＴを増加させずに製造し得る方法が提供される。
【００７２】
本発明は、ＬＯＧＩＣとＤＲＡＭとを混載させたＬＳＩに極めて有効に用いられ、その工業的価値は絶大である。
【図面の簡単な説明】
【図１】本発明の半導体装置の製造方法の一例を表わす工程断面図。
【図２】本発明の半導体装置の製造方法の他の例を表わす工程断面図。
【図３】本発明の半導体装置の製造方法の他の例を表わす工程断面図。
【図４】本発明の半導体装置の製造方法の他の例を表わす工程断面図。
【図５】本発明の半導体装置の製造方法の他の例を表わす工程断面図。
【図６】本発明の半導体装置の製造方法の他の例を表わす工程断面図。
【図７】従来の半導体装置の製造方法を表わす工程断面図。
【符号の説明】
１１…半導体基板
１２…絶縁膜
１３…ゲート絶縁膜
１４…バリアメタル膜
１５…ゲート電極
１７…第２の金属
１８…イオン注入層
１９…金属酸化物層
２０…第２の金属膜
２１…合金膜
２２…金属酸化物膜
２３…金属酸化物層
２４…ゲート電極
２５…金属酸化物層
４１…半導体基板
４２…素子分離絶縁膜
５１…酸化膜
５２…ダミーゲート
５２’…開口部
５３…ソース・ドレイン延長部
５４…側壁絶縁膜
５５…ソース・ドレインの深い部分
５６…第１の層間絶縁膜
５７…第２の層間絶縁膜
５８…チャネル不純物
５９…ドーピング層
６０…絶縁膜
６１…金属導電性の膜
６２…金属膜
６２’…ゲート電極
７１…Ｓｉ半導体基板
７２…絶縁膜
７３…ゲート絶縁膜
７４…バリアメタル膜
７５…Ｗ膜
７６…Ｓｉ窒化膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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