(57)【特許請求の範囲】
【請求項１】
メモリセル容量及びアンチヒューズを有する半導体装置において、
前記アンチヒューズは、電気的に直列に配置された少なくとも２つの絶縁素子を有し、
前記絶縁素子は、前記メモリセル容量と同じ積層構造を有する
ことを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記メモリセル容量には、電源電圧の１／２の電圧が印加され、
前記アンチヒューズには、前記電源電圧が印加され、
前記少なくとも２つの絶縁素子のそれぞれには、前記電源電圧が前記絶縁素子の数の分だけ分割されてなる電圧が印加される
半導体装置。
【請求項３】
キャパシタを充電又は放電させてデータの書きこみ又は消去を行うメモリセルと、
直列接続された第１および第２の絶縁素子を含むアンチヒューズと、
前記アンチヒューズと直列接続されたＭＯＳトランジスタとを備え、
前記キャパシタは、
半導体基板に形成されたセル下部電極と、
前記セル下部電極の表面に形成されたセル誘電体薄膜と、
前記セル誘電体薄膜の表面に形成されたセル上部電極とで構成され、
前記第１の絶縁素子は、
前記セル下部電極と同時に形成された第１のヒューズ下部電極と、
前記第１のヒューズ下部電極の表面に形成され前記セル誘電体薄膜と同時に形成されたヒューズ誘電体薄膜と、
前記ヒューズ誘電体薄膜の表面に形成され前記セル上部電極と同時に形成されたヒューズ上部電極とで構成され、
前記第２の絶縁素子は、
前記セル下部電極と同時に形成され前記第１のヒューズ下部電極とは電気的に分離された第２のヒューズ下部電極と、
前記第２のヒューズ下部電極の表面に形成され前記セル誘電体薄膜と同時に形成された前記ヒューズ誘電体薄膜と、
前記ヒューズ誘電体薄膜の表面に形成され前記セル上部電極と同時に形成された前記ヒューズ上部電極とで構成され、
前記アンチヒューズと前記ＭＯＳトランジスタとが直列接続された回路に、前記キャパシタに印加される第１電圧よりも高い絶縁破壊電圧を印加し、前記ＭＯＳトランジスタを導通させると前記アンチヒューズの前記ヒューズ誘電体薄膜が破壊され、前記第１および第２のヒューズ下部電極間が短絡するように構成され、
前記アンチヒューズと前記ＭＯＳトランジスタとが直列接続された回路に、前記第１電圧よりも高く前記絶縁破壊電圧よりも低い第２電圧が印加されたときに、前記第１および第２の絶縁素子のそれぞれには、前記第１電圧と概ね同一又は前記第１電圧よりも低い電圧が印加される
半導体装置。
【請求項４】
請求項３記載の半導体装置において、
前記第１および第２のヒューズ下部電極は、前記ヒューズ誘電体薄膜によって電気的に分離されている
半導体装置。
【請求項５】
請求項３又は４に記載の半導体装置において、
前記第１および第２のヒューズ下部電極の一方と、前記第２電圧が印加される高位側電極とは、前記ＭＯＳトランジスタのゲート電極と同時に形成された第１のゲート電極によって接続されている
半導体装置。
【請求項６】
請求項３又は４に記載の半導体装置において、
前記第１および第２のヒューズ下部電極の一方と、前記第２電圧が印加される高位側電極とは、前記ＭＯＳトランジスタの拡散層と同時に形成された第１の拡散層によって接続されている
半導体装置。
【請求項７】
キャパシタを充電又は放電させてデータの書きこみ又は消去を行うメモリセルと、
直列接続された第１、第２および第３の絶縁素子を含むアンチヒューズと、
前記アンチヒューズと直列接続されたＭＯＳトランジスタとを備え、
前記キャパシタは、
半導体基板に形成されたセル下部電極と、
前記セル下部電極の表面に形成されたセル誘電体薄膜と、
前記セル誘電体薄膜の表面に形成されたセル上部電極とで構成され、
前記第１の絶縁素子は、
前記セル下部電極と同時に形成された第１のヒューズ下部電極と、
前記第１のヒューズ下部電極の表面に形成され前記セル誘電体薄膜と同時に形成されたヒューズ誘電体薄膜と、
前記ヒューズ誘電体薄膜の表面に形成され前記セル上部電極と同時に形成された第１のヒューズ上部電極とで構成され、
前記第２の絶縁素子は、
前記セル下部電極と同時に形成され前記第１のヒューズ下部電極とは電気的に分離された第２のヒューズ下部電極と、
前記第２のヒューズ下部電極の表面に形成され前記セル誘電体薄膜と同時に形成された前記ヒューズ誘電体薄膜と、
前記ヒューズ誘電体薄膜の表面に形成され前記セル上部電極と同時に形成された前記第１のヒューズ上部電極とで構成され、
前記第３の絶縁素子は、
前記セル下部電極と同時に形成され前記第２のヒューズ下部電極と電気的に接続された第３のヒューズ下部電極と、
前記第３のヒューズ下部電極の表面に形成され前記セル誘電体薄膜と同時に形成された前記ヒューズ誘電体薄膜と、
前記ヒューズ誘電体薄膜の表面に形成され前記セル上部電極と同時に形成され前記第１のヒューズ上部電極と電気的に分離された第２のヒューズ上部電極で構成され、
前記アンチヒューズと前記ＭＯＳトランジスタとが直列接続された回路に、前記キャパシタに印加される第１電圧よりも高い絶縁破壊電圧を印加し、前記ＭＯＳトランジスタを導通させると前記アンチヒューズの前記ヒューズ誘電体薄膜が破壊され、前記第１、第２および第３のヒューズ下部電極間が短絡するように構成され、
前記アンチヒューズと前記ＭＯＳトランジスタとが直列接続された回路に、前記第１電圧よりも高く前記絶縁破壊電圧よりも低い第２電圧が印加されたときに、前記第１、第２および第３の絶縁素子のそれぞれには、前記第１電圧よりも低い電圧が印加される
半導体装置。
【請求項８】
請求項７記載の半導体装置において、
前記第２のヒューズ下部電極と前記第３のヒューズ下部電極とは、前記ＭＯＳトランジスタのゲート電極と同時に形成された第１のゲート電極によって接続されている
半導体装置。
【請求項９】
請求項７又は８に記載の半導体装置において、
前記第２のヒューズ下部電極と前記第３のヒューズ下部電極とは、前記ＭＯＳトランジスタの拡散層と同時に形成された第１の拡散層によって接続されている
半導体装置。
【請求項１０】
請求項７から９のいずれか１項に記載の半導体装置において、
前記第３のヒューズ下部電極と、前記第２電圧が印加される高位側電極とは、前記第２のヒューズ上部電極によって接続されている
半導体装置。
【請求項１１】
メモリセル容量及びアンチヒューズを有する半導体装置において、
前記アンチヒューズは、電気的に直列に配置された少なくとも２つの絶縁素子を備え、
前記絶縁素子は、前記メモリセル容量と同じ積層構造を含み、
前記積層構造は、下部電極、誘電体膜、及び、上部電極を有する
半導体装置。
【請求項１２】
キャパシタを含むメモリセルと、
直列接続された第１および第２の絶縁素子を含むアンチヒューズとを具備し、
前記キャパシタは、
半導体基板の上側に形成された第１下部電極と、
前記第１下部電極の上に形成された第１誘電体薄膜と、
前記第１誘電体薄膜の上に形成された第１上部電極と
を備え、
前記第１の絶縁素子は、
前記半導体基板の上側に前記第１下部電極と同時に形成された第２下部電極と、
前記第２下部電極の上に前記第１誘電体薄膜と同時に形成された第２誘電体薄膜と、
前記第２誘電体薄膜の上に前記第１上部電極と同時に形成された第２上部電極と
を備え、
前記第２の絶縁素子は、
前記半導体基板の上側に前記第１下部電極と同時に形成された第３下部電極と、
前記第３下部電極の上に前記第１誘電体薄膜と同時に形成された第３誘電体薄膜と、
前記第３誘電体薄膜の上に前記第１上部電極と同時に形成された第３上部電極と
を備え、
前記第２上部電極と前記第３上部電極とは連続している
半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置に関するものである。
【０００２】
【従来の技術】
半導体記憶素子は、年々集積度を上がってきている。ＤＲＡＭ（ダイナミックランダムアクセスメモリ）を例にすると、６４Ｍ、１２８Ｍ、２５６Ｍ、５１２Ｍｂｉｔというように１チップに集積されるｂｉｔ数が増加している。
【０００３】
ここで、６４Ｍｂｉｔ中で１ｂｉｔでも不良が発生すると不良チップとなるので、あらかじめ冗長回路を設けておき、この冗長回路を使って不良ｂｉｔを置き換えて不良チップを救済するという技術が用いられている。これは通常、半導体チップ内にヒューズを設けておき不良ｂｉｔに対応するヒューズにレーザービームを照射して切断して冗長回路に置き換えるという手法である。
【０００４】
半導体記憶素子の集積度向上に伴い１チップ内に必要とされるヒューズ本数は増加しているが、ヒューズを切断するためのレーザービームスポットは小さくなっていない。従って、ヒューズ同士の間隔は小さくならず、ヒューズ領域は集積度が上がるにつれて増大している。
【０００５】
このため半導体チップ中に絶縁素子を設けておき、不良ｂｉｔに対応する絶縁素子に所定の電圧を印加しこの絶縁素子を破壊し短絡させることによりプログラミングして不良ｂｉｔを冗長回路に置き換えるアンチヒューズという技術が注目されている。
【０００６】
通常この絶縁素子で構成されるアンヒューズは、この絶縁素子を構成するための工程数を追加することになるので全体の工程数が増大する。これに対し、特開平１１−１９１６１４号公報に示されるように、ＤＲＡＭの記憶素子と同時に形成することにより工程数の増大がないという技術が提案されている。この技術を用いたときのアンチヒューズの簡単な断面構造図を図６に示す。
【０００７】
図６に示すように、上記公報の技術は、ゲート電極１及びソース拡散層２及びドレイン拡散層３からなるトランジスタ１０と、下部電極４及び容量絶縁膜５及び上部電極６からなる絶縁素子２０とで構成されている。この絶縁素子４、５、６がアンチヒューズ２０として使われる。また、ソース拡散層２とＶＧＮＤ電極７、上部電極６とＶＤＤ電極８、及びドレイン拡散層３と下部電極４がそれぞれ電気的に接続されている。
【０００８】
このアンチヒューズ２０と同時に形成するＤＲＡＭメモリセルの断面構造図を図７に示す。図７に示すように、ＤＲＡＭメモリセル５０は、ゲート電極１１及び拡散層領域１２及び１３からなるトランジスタ３０と、下部電極１４、容量絶縁膜１５及び上部電極１６からなるキャパシタ４０とで構成されている。キャパシタ４０の下部電極１４は、拡散層領域１３と接続されており、拡散層領域１２はデジット線１７と接続されている。
【０００９】
図６および図７に示すように、ＤＲＡＭメモリセル５０の下部電極１４とアンチヒューズ２０の下部電極４とを同時に形成するようにして、工程を増やさずアンチヒューズ２０をＤＲＡＭチップ或いはロジック混載ＤＲＡＭ内の形成することが可能である。
【００１０】
図６のアンチヒューズ２０の断面図の簡単な等価回路を図８に示す。
【００１１】
通常の動作時には、図８のＶＤＤ−ＶＧＮＤ間に電源電圧分が印加される。
ここで、アンチヒューズ２０として用いられている絶縁素子４、５、６が破壊されている場合、図８のトランジスタ１０がオンしているとＶＯＵＴ端子６０に出力される電圧はＶＤＤとなる。
【００１２】
また逆に絶縁素子４、５、６が破壊されていない場合、図８のトランジスタ１０がオンしているとＶＯＵＴ端子６０に出力される電圧はＶＧＮＤとなる。通常ＶＧＮＤ≒０Ｖと考えてよいので、この場合、絶縁素子４、５、６には電源電圧ＶＤＤが印加される。
【００１３】
ある不良回路からある冗長回路への置き換えを行う場合、所定のアンチヒューズ２０を破壊する。従って、図８のような回路構成の場合、ＶＯＵＴ端子６０の電位がＶＤＤのときに置き換えが起こっていることになる。
【００１４】
次に、図７を参照して、ＤＲＡＭのメモリセル５０について説明する。
【００１５】
ＤＲＡＭのメモリセル５０は集積度の向上に伴い、メモリセル５０のサイズが縮小されている。しかしながら、メモリセル５０のサイズが縮小されても、必要とされるキャパシタ４０の容量はさほど小さくなっていない。キャパシタ容量は面積に比例し、キャパシタ絶縁膜１５の膜厚に反比例するため、キャパシタ容量を維持するためにはキャパシタ絶縁膜１５の膜厚を薄膜化することが重要である。
【００１６】
最近では、上部電極１６に印加する電圧を電源電圧ＶＤＤではなく電源電圧ＶＤＤの１／２にするという技術が比較的一般的な技術となっている。これにより、キャパシタ絶縁膜１５は、電源電圧ＶＤＤでは特性の劣化を起こす可能性はあっても電源電圧ＶＤＤの半分の電圧では特性の劣化を起こさない膜厚まで薄膜化が進みキャパシタ容量の維持に寄与している。
【００１７】
ここで前述したように、アンチヒューズ２０に用いられる絶縁素子４、５、６は、通常の動作時には電源電圧分の電圧ＶＤＤが印加されることがある。従って、ＤＲＡＭのメモリセルキャパシタ４０と同時に形成されたアンチヒューズ２０では、絶縁素子４、５、６が、印加された電圧ＶＤＤによって素子特性が劣化を起こし、最終的には絶縁破壊を起こしてしまう危険性がある。
【００１８】
【発明が解決しようとする課題】
信頼性の高いアンチヒューズを備えた半導体装置が望まれている。
メモリセルの下部電極とアンチヒューズの下部電極とを同時に形成する半導体装置において、メモリセルに印加される電圧とアンチヒューズに印加される電圧が異なる場合であっても、信頼性の高いアンチヒューズを備えた半導体装置が望まれている。
メモリセルの下部電極とアンチヒューズの下部電極とを同時に形成する半導体装置において、メモリセルに印加される電圧とアンチヒューズに印加される電圧が異なる場合であっても、工程数を増やすことなく信頼性の高いアンチヒューズを備えた半導体装置が望まれている。
【００１９】
特開２０００−１２３５９２号公報には、次の半導体装置が記載されている。その半導体装置は、メモリセルキャパシタと同一構造を有する容量素子を、行または列方向に沿って整列して配置し、これらの容量素子を並列に結合して、キャパシタ型アンチヒューズを実現する。周辺回路領域においても、パターンが繰り返されるために、完全な構造の容量素子を実現することができ、正確に所望の特性を有するキャパシタ型アンチヒューズを実現することができる。
【００２０】
特開２００１−２８３９７号公報には、次の半導体装置が記載されている。その半導体装置は、半導体基板と、半導体基板の上に形成された下部配線と、下部配線の上に形成されたアンチヒューズ層と、アンチヒューズ層の上に形成されたエッチングストップ層と、層間絶縁膜の中に形成されたヴィアホールに埋め込まれ、その一端がエッチングストップ層に接続されている埋め込みプラグと、埋め込みプラグの他端に接続するように形成された上部配線とを備えている。
【００２１】
特開平８−３１６３２４号公報には、次の半導体集積回路装置の製造方法が記載されている。アンチヒューズ素子を有する半導体集積回路装置の製造方法において、アンチヒューズ素子のアンチヒューズ用接続孔を形成する工程が配線用接続孔と同一製造工程で形成される。アンチヒューズ用接続孔はアンチヒューズ素子の下層電極と上層電極との間を接続する。配線用接続孔はＭＩＳＦＥＴのソース領域又はドレイン領域と配線との間を接続する。つまり、アンチヒューズ用接続孔を形成する工程が配線用接続孔を形成する工程で兼用できる。さらに、アンチヒューズ素子の下層電極とＭＩＳＦＥＴのソース領域又はドレイン領域とが同一製造工程で形成される。
【００２２】
本発明の目的は、信頼性の高いアンチヒューズを備えた半導体装置を提供することである。
本発明の他の目的は、メモリセルの下部電極とアンチヒューズの下部電極とを同時に形成する半導体装置において、メモリセルに印加される電圧とアンチヒューズに印加される電圧が異なる場合であっても、信頼性の高いアンチヒューズを備えた半導体装置を提供することである。
本発明の更に他の目的は、メモリセルの下部電極とアンチヒューズの下部電極とを同時に形成する半導体装置において、メモリセルに印加される電圧とアンチヒューズに印加される電圧が異なる場合であっても、工程数を増やすことなく信頼性の高いアンチヒューズを備えた半導体装置を提供することである。
【００２３】
【課題を解決するための手段】
以下に、［発明の実施の形態］で使用する番号・符号を用いて、［課題を解決するための手段］を説明する。これらの番号・符号は、［特許請求の範囲］の記載と［発明の実施の形態］の記載との対応関係を明らかにするために付加されたものであるが、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。
【００２４】
本発明の半導体装置は、メモリセル容量（４０）及びアンチヒューズ（２０Ａ）を有する半導体装置において、前記アンチヒューズ（２０Ａ）は、前記メモリセル容量（４０）と同時に形成され電気的に直列に配置された少なくとも２つ以上の絶縁素子（Ａ，Ｂ）を有している。
【００２５】
本発明の半導体装置において、前記メモリセル容量（４０）には、電源電圧（ＶＤＤ）の１／２の電圧が印加され、前記アンチヒューズ（２０Ａ）には、前記電源電圧（ＶＤＤ）が印加され、前記少なくとも２つ以上の絶縁素子（Ａ，Ｂ）のそれぞれには、前記電源電圧（ＶＤＤ）が前記絶縁素子（Ａ，Ｂ）の数の分だけ分割されてなる電圧が印加される。
【００２６】
本発明の半導体装置は、キャパシタ（４０）を充電又は放電させてデータの書きこみ又は消去を行うメモリセル（５０）と、直列接続された第１および第２の絶縁素子（Ａ、Ｂ）を含むアンチヒューズ（２０Ａ）と、前記アンチヒューズ（２０Ａ）と直列接続されたＭＯＳトランジスタ（１０Ａ）とを備え、前記キャパシタ（４０）は、半導体基板に形成されたセル下部電極（１４）と、前記セル下部電極（１４）の表面に形成されたセル誘電体薄膜（１５）と、前記セル誘電体薄膜（１５）の表面に形成されたセル上部電極（１６）とで構成され、前記第１の絶縁素子（Ａ）は、前記セル下部電極（１４）と同時に形成された第１のヒューズ下部電極（４）と、前記第１のヒューズ下部電極（４）の表面に形成され前記セル誘電体薄膜（１５）と同時に形成されたヒューズ誘電体薄膜（５）と、前記ヒューズ誘電体薄膜（５）の表面に形成され前記セル上部電極（１６）と同時に形成されたヒューズ上部電極（６）とで構成され、前記第２の絶縁素子（Ｂ）は、前記セル下部電極（１４）と同時に形成され前記第１のヒューズ下部電極（４）とは電気的に分離された第２のヒューズ下部電極（４’）と、前記第２のヒューズ下部電極（４’）の表面に形成され前記セル誘電体薄膜（１５）と同時に形成された前記ヒューズ誘電体薄膜（５）と、前記ヒューズ誘電体薄膜（５）の表面に形成され前記セル上部電極（１６）と同時に形成された前記ヒューズ上部電極（６）とで構成され、前記アンチヒューズ（２０Ａ）と前記ＭＯＳトランジスタ（１０Ａ）とが直列接続された回路に、前記キャパシタ（４０）に印加される第１電圧（ＶＤＤ／２）よりも高い絶縁破壊電圧を印加し、前記ＭＯＳトランジスタ（１０Ａ）を導通させると前記アンチヒューズ（２０Ａ）の前記ヒューズ誘電体薄膜（５）が破壊され、前記第１および第２のヒューズ下部電極（４，４’）間が短絡するように構成され、前記アンチヒューズ（２０Ａ）と前記ＭＯＳトランジスタ（１０Ａ）とが直列接続された回路に、前記第１電圧（ＶＤＤ／２）よりも高く前記絶縁破壊電圧よりも低い第２電圧（ＶＤＤ）が印加されたときに、前記第１および第２の絶縁素子（Ａ，Ｂ）のそれぞれには、前記第１電圧（ＶＤＤ／２）と概ね同一又は前記第１電圧（ＶＤＤ／２）よりも低い電圧が印加される。
【００２７】
本発明の半導体装置において、前記第１および第２のヒューズ下部電極（４，４’）は、前記ヒューズ誘電体薄膜（５）によって電気的に分離されている。
【００２８】
本発明の半導体装置において、前記第１および第２のヒューズ下部電極（４，４’）の一方と、前記第２電圧（ＶＤＤ）が印加される高位側電極（８）とは、前記ＭＯＳトランジスタ（１０Ａ）のゲート電極（１）と同時に形成された第１のゲート電極（１’）によって接続されている。
【００２９】
本発明の半導体装置において、前記第１および第２のヒューズ下部電極（４，４’）の一方と、前記第２電圧（ＶＤＤ）が印加される高位側電極（８）とは、前記ＭＯＳトランジスタ（１０Ａ）の拡散層（２，３）と同時に形成された第１の拡散層（９）によって接続されている。
【００３０】
本発明の半導体装置は、キャパシタ（４０）を充電又は放電させてデータの書きこみ又は消去を行うメモリセル（５０）と、直列接続された第１、第２および第３の絶縁素子（Ａ、Ｂ、Ｃ）を含むアンチヒューズ（２０Ｂ）と、前記アンチヒューズ（２０Ｂ）と直列接続されたＭＯＳトランジスタ（１０Ｂ）とを備え、前記キャパシタ（４０）は、半導体基板に形成されたセル下部電極（１４）と、前記セル下部電極（１４）の表面に形成されたセル誘電体薄膜（１５）と、前記セル誘電体薄膜（１５）の表面に形成されたセル上部電極（１６）とで構成され、前記第１の絶縁素子（Ａ）は、前記セル下部電極（１４）と同時に形成された第１のヒューズ下部電極（４）と、前記第１のヒューズ下部電極（４）の表面に形成され前記セル誘電体薄膜（１５）と同時に形成されたヒューズ誘電体薄膜（５）と、前記ヒューズ誘電体薄膜（５）の表面に形成され前記セル上部電極（１６）と同時に形成された第１のヒューズ上部電極（６）とで構成され、前記第２の絶縁素子（Ｂ）は、前記セル下部電極（１４）と同時に形成され前記第１のヒューズ下部電極（４）とは電気的に分離された第２のヒューズ下部電極（４’）と、前記第２のヒューズ下部電極（４’）の表面に形成され前記セル誘電体薄膜（１５）と同時に形成された前記ヒューズ誘電体薄膜（５）と、前記ヒューズ誘電体薄膜（５）の表面に形成され前記セル上部電極（１６）と同時に形成された前記第１のヒューズ上部電極（６）とで構成され、前記第３の絶縁素子（Ｃ）は、前記セル下部電極（１４）と同時に形成され前記第２のヒューズ下部電極（４’）と電気的に接続された第３のヒューズ下部電極（４’’）と、前記第３のヒューズ下部電極（４’’）の表面に形成され前記セル誘電体薄膜（１５）と同時に形成された前記ヒューズ誘電体薄膜（５）と、前記ヒューズ誘電体薄膜（５）の表面に形成され前記セル上部電極（１６）と同時に形成され前記第１のヒューズ上部電極（６）と電気的に分離された第２のヒューズ上部電極（６）で構成され、前記アンチヒューズ（２０Ｂ）と前記ＭＯＳトランジスタ（１０Ｂ）とが直列接続された回路に、前記キャパシタ（４０）に印加される第１電圧（ＶＤＤ／２）よりも高い絶縁破壊電圧を印加し、前記ＭＯＳトランジスタ（１０Ｂ）を導通させると前記アンチヒューズ（２０Ｂ）の前記ヒューズ誘電体薄膜（５）が破壊され、前記第１、第２および第３のヒューズ下部電極（４，４’，４’’）間が短絡するように構成され、前記アンチヒューズ（２０Ｂ）と前記ＭＯＳトランジスタ（１０Ｂ）とが直列接続された回路に、前記第１電圧（ＶＤＤ／２）よりも高く前記絶縁破壊電圧よりも低い第２電圧（ＶＤＤ）が印加されたときに、前記第１、第２および第３の絶縁素子（Ａ，Ｂ，Ｃ）のそれぞれには、前記第１電圧（ＶＤＤ／２）よりも低い電圧が印加される。
【００３１】
本発明の半導体装置において、前記第２のヒューズ下部電極（４’）と前記第３のヒューズ下部電極（４’’）とは、前記ＭＯＳトランジスタ（１０Ｂ）のゲート電極（１）と同時に形成された第１のゲート電極（１’）によって接続されている。
【００３２】
本発明の半導体装置において、前記第２のヒューズ下部電極（４’）と前記第３のヒューズ下部電極（４’’）とは、前記ＭＯＳトランジスタ（１０Ｂ）の拡散層（２，３）と同時に形成された第１の拡散層によって接続されている。
【００３３】
本発明の半導体装置において、前記第３のヒューズ下部電極（４’’）と、前記第２電圧（ＶＤＤ）が印加される高位側電極（８）とは、前記第２のヒューズ上部電極（６）によって接続されている。
【００３４】
【発明の実施の形態】
添付図面を参照して、本発明の半導体装置の一実施形態を説明する。
以下、図１から図５において、上記と同一の構成要素又は対応する構成要素については、同一の符号又は対応する符号を付して、その詳細な説明を省略する。
【００３５】
図１を参照して、第１実施形態について説明する。
本実施形態を用いたときのアンチヒューズの簡単な断面構造図を図１に示す。
【００３６】
図１に示すように、ゲート電極１及びソース拡散層２及びドレイン拡散層３からなるトランジスタ１０Ａと、下部電極４及び容量絶縁膜５及び上部電極６からなる絶縁素子Ａと、下部電極４’及び容量絶縁膜５及び上部電極６からなる絶縁素子Ｂが形成されている。本実施形態では、この２個の絶縁素子Ａ，Ｂがひとつのアンチヒューズ２０Ａとして使われる。
【００３７】
また、ソース拡散層２とＶＧＮＤ電極７は、電気的に接続されている。ドレイン拡散層３と下部電極４は、電気的に接続されている。さらに、上部電極６を介して絶縁素子Ａ及びＢが電気的に接続されている。ゲート電極１’を介して下部電極４’とＶＤＤ電極８とが電気的に接続されている。
【００３８】
図１の構成の簡単な等価回路を図２に示す。
【００３９】
通常の動作時には、図２のＶＤＤ−ＶＧＮＤ間に電源電圧が印加される。絶縁素子Ａ及びＢ（２０Ａ）が破壊されていない場合、図２のトランジスタ１０ＡがオンしているとＶＯＵＴ端子６０Ａに出力される電圧はＶＧＮＤとなる。通常ＶＧＮＤ≒０Ｖと考えて良いので、この場合２個の絶縁素子Ａ，Ｂには、電源電圧ＶＤＤが印加される。従って、各々の絶縁素子Ａ，Ｂには、電源電圧ＶＤＤの半分の電圧が印加されることになる。
【００４０】
本実施形態では、ＤＲＡＭのメモリセル５０の上部電極１６に印加される電圧が電源電圧ＶＤＤの１／２であり、キャパシタ４０の絶縁膜１５が、電源電圧ＶＤＤでは特性の劣化を起こす可能性はあっても電源電圧ＶＤＤの半分の電圧では特性の劣化を起こさない膜厚まで薄膜化が進んでいる場合において、メモリセル５０と同時に形成されるアンチヒューズ２０Ａの容量絶縁膜５は、キャパシタ４０の絶縁膜１５と同様の膜厚まで薄膜化されている。この場合、ＶＤＤ電極８とＶＧＮＤ電極７の間に電源電圧ＶＤＤが印加されても、２個の直列接続された絶縁素子Ａ，Ｂの各々の容量絶縁膜５には、キャパシタ４０の絶縁膜１５と同様に、電源電圧ＶＤＤの半分の電圧が印加されるため、容量絶縁膜５が特性の劣化を起こすことはない。
【００４１】
第１実施形態では、メモリセル容量４０及びアンチヒューズ２０Ａを有する半導体装置において、アンチヒューズ２０Ａは、メモリセル容量４０と同時に形成され電気的に直列に配置された２つの絶縁素子Ａ，Ｂを有している。
【００４２】
メモリセル容量４０には、電源電圧ＶＤＤの１／２の電圧が印加され、アンチヒューズ２０Ａには、電源電圧ＶＤＤが印加され、２つの絶縁素子Ａ，Ｂのそれぞれには、電源電圧ＶＤＤが１／２に分割されてなる電圧が印加される。
【００４３】
第１実施形態では、キャパシタ４０を充電又は放電させてデータの書きこみ又は消去を行うＤＲＡＭのメモリセル５０と、直列接続された第１および第２の絶縁素子Ａ、Ｂを含むアンチヒューズ２０Ａと、アンチヒューズ２０Ａと直列接続されたＭＯＳトランジスタ１０Ａとを備えている。
【００４４】
キャパシタ４０は、半導体基板に形成されたセル下部電極１４と、セル下部電極１４の表面に形成されたセル誘電体薄膜１５と、セル誘電体薄膜１５の表面に形成されたセル上部電極１６とで構成されている。
【００４５】
第１の絶縁素子Ａは、セル下部電極１４と同時に形成された第１のヒューズ下部電極４と、第１のヒューズ下部電極４の表面に形成されセル誘電体薄膜１５と同時に形成されたヒューズ誘電体薄膜５と、ヒューズ誘電体薄膜５の表面に形成されセル上部電極１６と同時に形成されたヒューズ上部電極６とで構成されている。
【００４６】
第２の絶縁素子Ｂは、セル下部電極１４と同時に形成され第１のヒューズ下部電極４とは電気的に分離された第２のヒューズ下部電極４’と、第２のヒューズ下部電極４’の表面に形成されセル誘電体薄膜１５と同時に形成されたヒューズ誘電体薄膜５と、ヒューズ誘電体薄膜５の表面に形成されセル上部電極１６と同時に形成されたヒューズ上部電極６とで構成されている。
【００４７】
アンチヒューズ２０ＡとＭＯＳトランジスタ１０Ａとが直列接続された回路に、キャパシタ４０に印加される第１電圧（ＶＤＤ／２）よりも高い絶縁破壊電圧を印加し、ＭＯＳトランジスタ１０Ａを導通させるとアンチヒューズ２０Ａのヒューズ誘電体薄膜５が破壊され、第１および第２のヒューズ下部電極４，４’間が短絡するように構成されている。
【００４８】
アンチヒューズ２０ＡとＭＯＳトランジスタ１０Ａとが直列接続された回路に、第１電圧（ＶＤＤ／２）よりも高く絶縁破壊電圧よりも低い第２電圧ＶＤＤが印加されたときに、第１および第２の絶縁素子Ａ，Ｂのそれぞれには、第１電圧（ＶＤＤ／２）と概ね同一の電圧が印加される。
【００４９】
第１および第２のヒューズ下部電極４，４’は、ヒューズ誘電体薄膜５によって電気的に分離されている。第２のヒューズ下部電極４’と、第２電圧ＶＤＤが印加される高位側電極８とは、ＭＯＳトランジスタ１０Ａのゲート電極１と同時に形成された第１のゲート電極１’によって接続されている。
【００５０】
本実施形態によれば、以下の効果が得られる。
複数個の絶縁素子Ａ，Ｂを直列に配置することにより、ひとつの絶縁素子（複数の絶縁素子Ａ，Ｂの各々）に印加される電圧が分割されるため、通常動作時に絶縁破壊されにくくなり、半導体素子の信頼性が向上する。
【００５１】
次に、図３を参照して、第２実施形態について説明する。
【００５２】
第１の実施形態では、ＶＧＮＤ電極７とＶＤＤ電極８との間に２個の絶縁素子Ａ，Ｂを直列に配置したが、電圧を分割するという観点から絶縁素子Ａ、Ｂ、Ｃを３個直列に接続するという手段も考えられる。そのときの断面構造図を図３に示す。
【００５３】
図３に示すように、ゲート電極１及びソース拡散層２及びドレイン拡散層３からなるトランジスタ１０Ｂと、下部電極４及び容量絶縁膜５及び上部電極６からなる絶縁素子Ａと、下部電極４’及び容量絶縁膜５及び上部電極６からなる絶縁素子Ｂと、下部電極４’’及び容量絶縁膜５及び上部電極６からなる絶縁素子Ｃが形成されている。本実施形態では、この３個の絶縁素子Ａ，Ｂ，Ｃがひとつのアンチヒューズ２０Ｂとして使われる。絶縁素子Ｂ，Ｃの上部電極６と６は電気的に分離され、絶縁素子Ｂ，Ｃの下部電極４’と４’’はゲート電極１’により電気的に接続されている。
【００５４】
また、ソース拡散層２とＶＧＮＤ電極７は、電気的に接続されている。ドレイン拡散層３と下部電極４は、電気的に接続されている。さらに、上部電極６を介して絶縁素子Ａ及びＢが電気的に接続されている。ゲート電極１’を介して下部電極４’と下部電極４’’とが電気的に接続されている。上部電極６とＶＤＤ電極８とが電気的に接続されている。
【００５５】
図３の構成の簡単な等価回路を図４に示す。
【００５６】
通常の動作時には、図４のＶＤＤ電極８とＶＧＮＤ電極７間に電源電圧ＶＤＤが印加される。絶縁素子Ａ、Ｂ及びＣ（２０Ｂ）が破壊されていない場合、図４のトランジスタ１０ＢがオンしているとＶＯＵＴ端子６０Ｂに出力される電圧はＶＧＮＤとなる。通常ＶＧＮＤ≒０Ｖと考えて良いので、この場合３個の絶縁素子Ａ，Ｂ，Ｃには、電源電圧ＶＤＤが印加される。従って、各々の絶縁素子Ａ，Ｂ，Ｃには、電源電圧ＶＤＤの１／３の電圧が印加されることになる。
【００５７】
本実施形態のように、ＤＲＡＭのメモリセル５０の上部電極１６に印加される電圧が電源電圧ＶＤＤの１／２であり、キャパシタ４０の絶縁膜１５が、電源電圧ＶＤＤでは特性の劣化を起こす可能性はあっても電源電圧ＶＤＤの半分の電圧では特性の劣化を起こさない膜厚まで薄膜化が進んでいる場合において、メモリセル５０と同時に形成されるアンチヒューズ２０Ｂの容量絶縁膜５がキャパシタ４０の絶縁膜１５と同様の膜厚まで薄膜化されていても、各々の絶縁素子Ａ，Ｂ，Ｃの容量絶縁膜５には、キャパシタ４０の絶縁膜１５に印加される電圧よりも小さい、電源電圧ＶＤＤの１／３の電圧が印加されるため、容量絶縁膜５が特性の劣化を起こすことはない。
【００５８】
第２実施形態は、キャパシタ４０を充電又は放電させてデータの書きこみ又は消去を行うＤＲＡＭメモリセル５０と、直列接続された第１、第２および第３の絶縁素子Ａ、Ｂ、Ｃを含むアンチヒューズ２０Ｂと、アンチヒューズ２０Ｂと直列接続されたＭＯＳトランジスタ１０Ｂとを備えている。
【００５９】
キャパシタ４０は、半導体基板に形成されたセル下部電極１４と、セル下部電極１４の表面に形成されたセル誘電体薄膜１５と、セル誘電体薄膜１５の表面に形成されたセル上部電極１６とで構成されている。
【００６０】
第１の絶縁素子Ａは、セル下部電極１４と同時に形成された第１のヒューズ下部電極４と、第１のヒューズ下部電極４の表面に形成されセル誘電体薄膜１５と同時に形成されたヒューズ誘電体薄膜５と、ヒューズ誘電体薄膜５の表面に形成されセル上部電極１６と同時に形成された第１のヒューズ上部電極６とで構成されている。
【００６１】
第２の絶縁素子Ｂは、セル下部電極１４と同時に形成され第１のヒューズ下部電極４とは電気的に分離された第２のヒューズ下部電極４’と、第２のヒューズ下部電極４’の表面に形成されセル誘電体薄膜１５と同時に形成されたヒューズ誘電体薄膜５と、ヒューズ誘電体薄膜５の表面に形成されセル上部電極１６と同時に形成された第１のヒューズ上部電極６とで構成されている。
【００６２】
第３の絶縁素子Ｃは、セル下部電極１４と同時に形成され第２のヒューズ下部電極４’と電気的に接続された第３のヒューズ下部電極４’’と、第３のヒューズ下部電極４’’の表面に形成されセル誘電体薄膜１５と同時に形成されたヒューズ誘電体薄膜５と、ヒューズ誘電体薄膜５の表面に形成されセル上部電極１６と同時に形成され第１のヒューズ上部電極６と電気的に分離された第２のヒューズ上部電極６で構成されている。
【００６３】
アンチヒューズ２０ＢとＭＯＳトランジスタ１０Ｂとが直列接続された回路に、キャパシタ４０に印加される第１電圧（ＶＤＤ／２）よりも高い絶縁破壊電圧を印加し、ＭＯＳトランジスタ１０Ｂを導通させるとアンチヒューズ２０Ｂのヒューズ誘電体薄膜５が破壊され、第１、第２および第３のヒューズ下部電極４，４’，４’’間が短絡するように構成されている。
【００６４】
アンチヒューズ２０ＢとＭＯＳトランジスタ１０Ｂとが直列接続された回路に、第１電圧（ＶＤＤ／２）よりも高く絶縁破壊電圧よりも第２電圧ＶＤＤが印加されたときに、第１、第２および第３の絶縁素子Ａ，Ｂ，Ｃのそれぞれには、第１電圧（ＶＤＤ／２）よりも低い電圧（ＶＤＤ／３）が印加される。
【００６５】
第２のヒューズ下部電極４’と第３のヒューズ下部電極４’’とは、ＭＯＳトランジスタ１０Ｂのゲート電極１と同時に形成された第１のゲート電極１’によって接続されている。
【００６６】
第３のヒューズ下部電極４’’と、第２電圧ＶＤＤが印加される高位側電極８とは、第２のヒューズ上部電極６によって接続されている。
【００６７】
次に、図５を参照して、第３実施形態について説明する。
【００６８】
第１実施形態では、ゲート電極１’を介して下部電極４′とＶＤＤ電極８とを接続していたが、特にゲート電極で有る必要はなく例えば、図５に示すように拡散層９を介して電気的に接続する方法も考えられる。
【００６９】
第２のヒューズ下部電極４’と、第２電圧ＶＤＤが印加される高位側電極８とは、ＭＯＳトランジスタ１０Ａの拡散層２，３と同時に形成された第１の拡散層９によって接続されている。
【００７０】
同様に、図示はしないが、第２実施形態では、ゲート電極１’を介して下部電極４’と下部電極４’’とを接続していたが、特にゲート電極である必要はなく例えば下部電極４’から下部電極４’’まで延びる拡散層を介して電気的に接続する方法も考えられる。
【００７１】
第２のヒューズ下部電極４’と第３のヒューズ下部電極４’’とは、ＭＯＳトランジスタ１０Ｂの拡散層２，３と同時に形成された第１の拡散層によって接続されている。
【００７２】
【発明の効果】
本発明の半導体装置によれば、通常動作時に絶縁破壊され難くなり、半導体素子の信頼性が向上する。
【図面の簡単な説明】
【図１】図１は、本発明の半導体装置の第１実施形態のアンチヒューズ部の断面構造図である。
【図２】図２は、図１の断面構造図と等価な回路図である。
【図３】図３は、本発明の半導体装置の第２実施形態のアンチヒューズ部の断面構造図である。
【図４】図４は、図３の断面構造図と等価な回路図である。
【図５】図５は、本発明の半導体装置の第３実施形態のアンチヒューズ部の断面構造図である。
【図６】図６は、従来の技術を用いたときのアンチヒューズ部の断面構造図である。
【図７】図７は、ＤＲＡＭメモリセルの断面構造図である。
【図８】図８は、図６の断面構造図と等価な回路図である。
【符号の説明】
１．ＭＯＳトランジスタのゲート電極
１’．配線として使われるゲート電極
２．ＭＯＳトランジスタのソース拡散層領域
３．ＭＯＳトランジスタのドレイン拡散層領域
４、４’、４’’．アンチヒューズ（絶縁素子）の下部電極
５．アンチヒューズ（絶縁素子）の容量絶縁膜
６．アンチヒューズ（絶縁素子）の上部電極
７．ＶＧＮＤに接続された電極
８．ＶＤＤに接続された電極
９．配線として使われる拡散層領域
１０．ＭＯＳトランジスタ
１０Ａ．ＭＯＳトランジスタ
１０Ｂ．ＭＯＳトランジスタ
１１．ＤＲＡＭメモリセルのゲート電極
１２，１３．ＤＲＡＭメモリセルの拡散層領域
１４．ＤＲＡＭメモリセルキャパシタの下部電極
１５．ＤＲＡＭメモリセルキャパシタの容量絶縁膜
１６．ＤＲＡＭメモリセルキャパシタの上部電極
１７．ＤＲＡＭメモリセルのデジット線
２０．アンチヒューズ（絶縁素子）
２０Ａ．アンチヒューズ
２０Ｂ．アンチヒューズ
３０．ＤＲＡＭのメモリセルのＭＯＳトランジスタ
４０．ＤＲＡＭのメモリセルのキャパシタ
５０．ＤＲＡＭのメモリセル
６０．ＶＯＵＴ端子
６０Ａ．ＶＯＵＴ端子
６０Ｂ．ＶＯＵＴ端子
Ａ．絶縁素子
Ｂ．絶縁素子
Ｃ．絶縁素子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
0003737448.tif 000007
【図７】
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【図８】
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