(57)【特許請求の範囲】
【請求項１】
第１および第２の信号経路を介して第１および第２の差動出力にそれぞれ結合された第１および第２差動入力からなるスイッチ・コンデンサ差動回路であって、
各信号経路は、結合コンデンサと、前記入力と前記結合コンデンサの一方の電極との間の第１スイッチング素子と、前記結合コンデンサの他方の電極と前記出力との間の第２スイッチング素子と、を含み、
両経路の第１スイッチング素子の制御電極は結合されて、クロック信号の第１位相において切り替わり、
両経路の第２スイッチング素子の制御電極は結合されて、前記第１位相とは重ならない前記クロック信号の第２位相において切り替わり、
第１共通モード・コンデンサが前記第１入力と共通モード・ノードとの間に結合され、
第２共通モード・コンデンサが前記第２入力と前記共通モード・ノードとの間に結合され、
前記共通モード・ノードは、１対のスイッチを介して、前記結合コンデンサと前記第２スイッチング素子との間の前記第１および第２信号経路に結合され、
前記スイッチは、前記クロック信号の第１位相の期間は導通し、前記クロックの第２位相の期間は導通しないように構成されていること、
を特徴とするスイッチ・コンデンサ差動回路。
【請求項２】
前記１対のスイッチの各スイッチはそれぞれ１つのトランジスタから成り、その制御電極は前記第１スイッチング素子の制御電極に結合されていることを特徴とする請求項１記載のスイッチ・コンデンサ差動回路。
【請求項３】
更に、前記結合コンデンサと前記第１スイッチング素子との間で前記２本の信号経路を結合する切り替え可能な結合経路を含み、該結合経路は、前記クロック信号の第２位相の間導通し、前記クロック信号の第１位相の間非導通となるように切り替えられることを特徴とする請求項１記載のスイッチ・コンデンサ差動回路。
【請求項４】
前記切り替え可能結合経路は接地基準電位に結合されていることを特徴とする請求項３記載のスイッチ・コンデンサ差動回路。
【請求項５】
前記切り替え可能な結合経路は１対のトランジスタによって切り替えられ、該トランジスタの制御電極は前記第２スイッチング素子の制御電極に結合されていることを特徴とする請求項３または請求項４記載のスイッチ・コンデンサ差動回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、スイッチ・コンデンサ差動回路に関するものである。
【０００２】
【従来の技術】
スイッチ・コンデンサ差動回路は、一般的に、演算増幅器への差動入力を与えるために用いられ、当該増幅器の出力とその入力との間にフィードバック回路という形式で接続することができる。
【０００３】
図１に最良に示されているように、既知のシステムは、演算増幅器３２の第１および第２入力Ａ，Ｂへの差動入力Vinp1，Vinp2を切り替えるための、スイッチ・コンデンサ回路２０を含む。スイッチ・コンデンサ回路２０は、第１位相制御クロック信号PHI0と、この第１位相制御クロック信号PHI0とは重ならない第２位相制御クロック信号PHI1とから成る、２つの制御入力を受ける。
【０００４】
スイッチ・コンデンサ回路２０は、入力信号Vinp1を受けるように結合された第１入力と、入力信号Vinp2を受けるように結合された第２入力と、アナログ接地信号ＡＧを受けるように結合された第３入力とを有する。アナログ接地ＡＧは電圧基準であり、これと相対的に信号Vinp1，Vinp2が変化する。更に、スイッチ・コンデンサ回路２０は、増幅器３２の第１入力Ａに結合された第１出力と、増幅器３２の第２入力Ｂに結合された第２出力とを有する。
【０００５】
スイッチ・コンデンサ回路２０は、第１のスイッチング・トランジスタ対２２，２３を含み、これらの双方は、ゲート電極が第１位相制御クロック信号PHI0に接続され、各ソース電極が第１および第２入力にそれぞれ接続され、各ドレイン電極が第１および第２コンデンサ３０，３１の第１電極にそれぞれ接続されている。
【０００６】
第２のスイッチング・トランジスタ対２４，２５の双方は、ゲート電極が第２位相制御クロック信号PHI1に接続され、各ソース電極が第１および第２出力にそれぞれ接続され、各ドレイン電極が第１および第２コンデンサ３０，３１の第２電極にそれぞれ接続されている。
【０００７】
第３のスイッチング・トランジスタ対２８，２９は、ゲート電極が第２位相制御クロック信号PHI1に接続され、ソース電極が第３入力ＡＧに結合され、各ドレイン電極がコンデンサ３０，３１の第１電極にそれぞれ結合されている。
【０００８】
第４のスイッチング・トランジスタ対２６，２７は、ゲート電極が第１位相制御クロック信号PHI0に結合され、ソース電極が第３入力ＡＧに結合され、各ドレイン電極がコンデンサ３０，３１の第２電極にそれぞれ結合されている。
【０００９】
動作において、スイッチ・コンデンサ回路２０は、第１位相制御クロック信号PHI0のアクティブ期間の間、第１入力Vinp1によってコンデンサ３０を充電し、第２入力Vinp2によってコンデンサ３１を充電する。第２位相制御クロック信号PHI1のアクティブ期間の間、コンデンサ３０はアナログ接地ＡＧに放電され、その電荷が第１出力に転送され、一方コンデンサ３１上の電荷も同様に、第２出力に転送される。しかしながら、トランジスタ２２，２３のゲート電極上の電圧は一定であり、それらのドレインおよびソース電極上の電圧は入力信号に応じて変化しているので、ソース−ドレイン間のＯＮ抵抗も入力信号に応じて変化している。したがって、コンデンサを充電するためのＲＣ定数も入力信号に応じて変化する。このために、アナログおよびデジタルの混合回路において、アナログ部分が非常にノイズの多いデジタル環境において動作することが多くなり、共通モードの性質を有するデジタル・ノイズやスパーク電圧がアナログ部分に入り込むという問題が発生する。勿論、ＲＣ定数は入力信号に依存し、これらは２本の差動入力経路では同一ではないので、共通モード・スパイク電圧は差動電圧に形を変え、これがコンデンサ上でサンプルされてノイズ成分を生成することになる。
【００１０】
【発明が解決しようとする課題】
したがって、本発明は、上述の従来技術における問題を克服するか、あるいは少なくとも低減する、スイッチ・コンデンサ差動回路を提供しようとするものである。
【００１１】
【課題を解決するための手段】
上述の課題を解決するために、本発明はスイッチ・コンデンサ差動回路を提供し、このスイッチ・コンデンサ差動回路は、各第１および第２信号経路を通じて第１および第２差動出力にそれぞれ結合された第１および第２差動入力を有する。各信号経路は、結合コンデンサと、入力と結合コンデンサとの間の第１スイッチング素子と、結合コンデンサと出力との間の第２スイッチング・コンデンサとを含む。双方の経路の第１スイッチング素子の制御電極は共に結合され、クロック信号の第１位相において切り替わる。また、双方の経路の第２スイッチング素子の制御電極は共に結合され、クロック信号の第１位相とは重ならない第２位相において切り替わる。第１共通モード・コンデンサが第１入力と共通モード・ノードとの間に結合され、第２共通モード・コンデンサが第２入力と共通モード・ノードとの間に結合されている。共通モード・ノードは、１対のスイッチを介して、結合コンデンサと第２スイッチング素子との間の第１および第２信号経路に結合されている。スイッチは、クロック信号の第１位相の間に導通状態となり、クロック信号の第２位相の間は非導通状態となるように構成されている。
【００１２】
一好適実施例では、スイッチは１対のトランジスタから成り、その制御電極は第１スイッチング素子の制御電極に結合されている。本発明の差動回路は、好ましくは、結合コンデンサと第１スイッチング素子との間で２本の信号経路を結合する、切り替え可能な結合経路を更に含む。その結合経路は、クロック信号の第２位相の間導通し、クロック信号の第１位相の間非導通となるように切り替えられる。好ましくは、結合経路は接地基準電位に結合される。好ましくは、結合経路の切り替えは１対のスイッチング素子によって行われ、その制御電極は第２スイッチング・トランジスタの制御電極に結合されている。
【００１３】
【発明の実施の形態】
図面を参照しながら、本発明の一実施例を一例としてより詳細に説明する。
【００１４】
即ち、図２に示すように、スイッチ・コンデンサ差動回路１は、スイッチング回路１０と共通モード回路１１とから成る。既知のシステムにおけると同様に、スイッチング回路１０は、演算増幅器１２の第１および第２入力Ａ，Ｂへの差動入力信号Vinp1，Vinp2を切り替えるものである。スイッチング回路１０は、第１位相制御クロック信号PHI0と、この第１位相制御クロック信号PHI0とは重ならない第２位相制御クロック信号PHI1から成る２つの制御入力を受ける。
【００１５】
スイッチング回路１０は、入力信号Vinp1を受けるように結合された第１入力と、入力信号Vinp2を受けるように結合された第２入力と、アナログ接地信号ＡＧを受けるように結合された第３入力とを有する。アナログ接地ＡＧは電圧基準であり、入力信号Vinp1，Vinp2はこれと相対的に変化する。また、スイッチング回路１０は、演算増幅器１２の第１入力Ａに結合された第１出力と、増幅器１２の第２入力Ｂに結合された第２出力とを有する。
【００１６】
スイッチング回路１０は、第１のスイッチング・トランジスタ対２，３を含む。これらの双方は、ゲート電極が第１位相制御クロック信号PHI0に接続され、各ソース電極が第１および第２入力にそれぞれ接続され、各ドレイン電極が第１および第２コンデンサ１３，１４の第１電極にそれぞれ接続されている。
【００１７】
第２のスイッチング・トランジスタ対４，５の双方は、ゲート電極が第２位相制御クロック信号PHI1に接続され、各ソース電極が第１および第２出力にそれぞれ接続され、各ドレイン電極が第１および第２コンデンサ１３，１４の第２電極にそれぞれ接続されている。
【００１８】
第３のスイッチング・トランジスタ対８，９の双方は、ゲート電極が第２位相制御クロック信号PHI1に接続され、ソース電極が第３入力ＡＧに結合され、各ドレイン電極がコンデンサ１３，１４の第１電極にそれぞれ結合されている。
【００１９】
第４のスイッチング・トランジスタ対６，７は、ゲート電極が第１位相制御クロック信号PHI0に結合され、各ドレイン電極がコンデンサ１３，１４の第２電極にそれぞれ結合され、ソース電極がノード１５に結合されている。
【００２０】
共通モード回路１１は、１対のコンデンサ１６，１７を含む。共通モード回路１１の第１入力はコンデンサ１６の第１電極に結合されて入力信号Vinp1を受け、共通モード回路１１の第２入力はコンデンサ１７の第１電極に結合されて入力信号Vinp2を受ける。２つのコンデンサ１６，１７の第２電極は共に結合されて、共通モード回路１１の出力を形成する。この出力はノード１５に結合されている。したがって、共通モード回路１１は、その第１および第２入力のＡＣ平均値をその出力に発生する。
【００２１】
次に、動作においては、第１位相制御クロック信号PHI0のアクティブ期間の間、スイッチング・トランジスタ２，３はオンに切り替えられ、同一アクティブ期間の間オンに切り替えられるスイッチング・トランジスタ６，７によるノード１５上の電圧に比例して、コンデンサ１３が第１入力Vinp1によって充電され、コンデンサ１４が第２入力Vinp2によって充電される。第２位相制御クロック信号PHI1のアクティブ期間の間、コンデンサ１３はアナログ接地ＡＧに放電され、その電荷は電圧ＡＧに関連して第１出力に転送され、コンデンサ１４上の出力も同様に第２出力に転送される。
【００２２】
しかしながら、増幅器１２の入力Ａ，Ｂの値が、第１位相制御クロック信号PHI0および第２位相制御クロック信号PHI1の各アクティブ期間終了時の適切なタイミングにおいて電圧ＡＧと等しくなり、更に、コンデンサ１６，１７の容量値が、コンデンサ１３，１４上の底面容量（ｂｏｔｔｏｍ  ｐｌａｃｅ  ｃａｐａｃｉｔａｎｃｅ）やスイッチング・トランジスタ２，３のゲート容量のような回路内の寄生容量よりもかなり大きい値であると仮定すると、共通モードのスパイクが入力Vinp1，Vinp2に現れた場合、同一の共通モード・スパイクがノード１５、即ち、共通モード回路１１の出力に現れるので、コンデンサ１３，１４上のサンプル値には影響を与えることがない。したがって、回路は共通モード・スパイクには無関係(immune)となる。
【００２３】
以上本発明の特定実施例を１つのみ詳細に説明したが、本発明の範囲から逸脱することなく、当業者には種々の変更や改良が可能であろう。
【図面の簡単な説明】
【図１】既知の従来技術における、演算増幅器に結合されたスイッチ・コンデンサ差動回路の概略回路図。
【図２】本発明の一実施例による、図１に類似したスイッチ・コンデンサ差動回路の概略回路図。
【符号の説明】
１  スイッチ・コンデンサ差動回路
２，３，６，７，８，９，  スイッチング・トランジスタ
１０  スイッチング回路
１１  共通モード回路
１２  演算増幅器
１３，１４，１６，１７  コンデンサ
１５  ノード
【図１】
0003738078.tif 000002
【図２】
0003738078.tif 000003