(57)【特許請求の範囲】
【請求項１】
第１の信号レベルを有する第１の信号を入力し、該第１の信号を前記第１の信号レベルとは異なる第２の信号レベルを有する第２の信号に変換するレベルシフト回路において、
前記第２の信号レベルを与える電源にソースが接続され、ゲートとドレインとが互いに交差接続された１対の負荷用の第１導電型ＭＯＳトランジスタと、
前記１対の第１導電型のＭＯＳトランジスタの各ドレインと接地との間に電流経路が接続され、前記第１の信号レベルを有する信号をゲートに受けて相補的に導通する１対の駆動用の第２導電型ＭＯＳトランジスタと、
前記負荷用の第１導電型ＭＯＳトランジスタと前記駆動用の第２導電型ＭＯＳトランジスタとの間の電流経路上のノードに接続され、前記第２導電型ＭＯＳトランジスタがオフ状態となった時にその直前の当該ノードにおける信号レベルを保持するレベルホルダ回路と、
を備えたことを特徴とするレベルシフト回路。
【請求項２】
前記レベルホルダ回路は、前記第２の信号レベルを与える電源の供給を受けて動作するフリップフロップから構成されたことを特徴とする請求項１に記載されたレベルシフト回路。
【請求項３】
前記フリップフロップの電流駆動能力は、前記駆動用の第２導電型ＭＯＳトランジスタの電流駆動能力よりも小さく設定されたことを特徴とする請求項２に記載されたレベルシフト回路。
【請求項４】
前記フリップフロップの電流駆動能力は、前記負荷用の第１導電型ＭＯＳトランジスタおよび前記駆動用の第２導電型ＭＯＳトランジスタから構成される回路系のスイッチング動作を阻害しないことを限度として大きく設定されたことを特徴とする請求項２に記載されたレベルシフト回路。
【請求項５】
前記レベルホルダ回路は、ゲートとドレインとが互いに交差接続され、前記１対の負荷用の第１導電型ＭＯＳトランジスタと共にフリップフロップを形成する１対の第２導電型ＭＯＳトランジスタから構成されたことを特徴とする請求項１に記載されたレベルシフト回路。
【請求項６】
前記１対の駆動用の第２導電型ＭＯＳトランジスタのゲートに与えられる各信号レベルが共に該第２導電型ＭＯＳトランジスタのゲート閾値電圧を越えた場合に前記レベルホルダ回路の動作を補助する補助手段を更に備えたことを特徴とする請求項１ないし５の何れかに記載されたレベルシフト回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電源電圧が異なる２つの回路系の間で信号レベルをシフトさせ、一方の回路系の信号を他方の回路系に適合した信号に変換するレベルシフト回路に関する。
【０００２】
【従来の技術】
図５に、従来技術に係るレベルシフト回路の構成例を示す。同図に示す例は、３Ｖの信号レベルを有する信号ＩＮを入力して、５Ｖの信号レベルを有する信号ＯＵＴを出力するものであって、３Ｖの電源Ｖｄｄ１で動作するＶｄｄ１系の回路部分と、５Ｖの電源Ｖｄｄ２で動作するＶｄｄ２系の回路部分とから構成される。この例では、Ｖｄｄ１系の回路部分は、信号ＩＮの相補信号を生成するためのインバータＩＶ１，ＩＶ２から構成され、また、Ｖｄｄ２系の回路部分は、このレベルシフト回路の主要部分をなすレベルシフト段ＬＳと、波形整形用のインバータＩＶ３から構成される。
【０００３】
さらに構成を具体的に説明する。
Ｖｄｄ１系の回路部分を構成するするインバータＩＶ１，ＩＶ２は、３Ｖの電源Ｖｄｄ１で動作するＣＭＯＳ(Complementary Metal Oxide Semiconductor)構成のインバータであって、このうち、インバータＩＶ１の入力部には外部から信号ＩＮが与えられ、このインバータＩＶ１の出力部にはインバータＩＶ２の入力部が接続される。これにより、信号ＩＮの逆相信号（反転信号）がインバータＩＶ１の出力部に現れ、信号ＩＮの同相信号がインバータＩＶ２の出力部に現れるようになっており、信号ＩＮの相補信号が得られるようになっている。
【０００４】
一方、レベルシフト段ＬＳは、負荷として機能するｐチャネル型のＭＯＳ電界効果トランジスタ（以下、ＰＭＯＳトランジスタと称す）Ｐ１，Ｐ２と、この負荷を駆動するためのｎチャネル型のＭＯＳ電界効果トランジスタ（以下、ＮＭＯＳトランジスタと称す）Ｎ１，Ｎ２とから構成される。ＰＭＯＳトランジスタＰ１，Ｐ２の各ソースは電源Ｖｄｄ２に接続され、これらＰＭＯＳトランジスタＰ１，Ｐ２の各ゲートとドレインは互いに交差接続される。即ち、ＰＭＯＳトランジスタＰ１のゲートはＰＭＯＳトランジスタＰ２のドレインに接続され、このＰＭＯＳトランジスタＰ２のゲートはＰＭＯＳトランジスタＰ１のドレインに接続される。
【０００５】
また、ＮＭＯＳトランジスタＮ１，Ｎ２の各ドレインは、ノードＡ，Ｂを介して上述のＰＭＯＳトランジスタＰ１，Ｐ２の各ドレインにそれぞれ接続され、ＮＭＯＳトランジスタＮ１，Ｎ２の各ソースは接地される。ＮＭＯＳトランジスタＮ１のゲートには、インバータＩＶ２から信号ＩＮの同相信号が与えられ、ＮＭＯＳトランジスタＮ２のゲートには、インバータＩＶ１から信号ＩＮの逆相信号が与えられる。即ち、これらＮＭＯＳトランジスタＮ１，Ｎ２の各ゲートには、互いに相補関係にある信号（相補信号）が与えられ、これらＭＯＳトランジスタは相補的に導通するようになっている。
【０００６】
また、ＰＭＯＳトランジスタＰ１のドレインとＮＭＯＳトランジスタＮ１のドレインとの間の電流経路上のノードＡには、電源Ｖｄｄ２で動作するＣＭＯＳ構成のインバータＩＶ３の入力部が接続され、このノードＡに現れる信号の反転信号がインバータＩＶ３から信号ＯＵＴとして出力されるようになっている。
【０００７】
上述のＶｄｄ１系をなすインバータＩＶ１，ＩＶ２と、Ｖｄｄ２系をなすレベルシフト段ＬＳおよびインバータＩＶ３には、０Ｖの接地電位が共通に供給され、この接地電位はＶｄｄ１系およびＶｄｄ２系の各信号レベルに対する基準電位を与える。即ち、信号ＩＮを含むＶｄｄ１系の信号は接地電位を基準とする３Ｖの信号レベルを有し、信号ＯＵＴを含むＶｄｄ２系の信号は接地電位を基準とする５Ｖの信号レベルを有している。
【０００８】
次に、このレベルシフト回路の動作を説明する。
まず、信号ＩＮがロウレベル（０Ｖ）の場合、Ｖｄｄ１系のインバータＩＶ１およびインバータＩＶ２は、それぞれ３Ｖおよび０Ｖの信号レベルを出力する。従って、Ｖｄｄ２系のＮＭＯＳトランジスタＮ１およびＮ２の各ゲートには０Ｖおよび３Ｖの信号レベルがそれぞれ与えられ、ＮＭＯＳトランジスタＮ１がオフ状態となり、ＮＭＯＳトランジスタＮ２がオン状態となる。
【０００９】
この結果、ノードＢがロウレベルに駆動され、このノードＢにゲートが接続されたＰＭＯＳトランジスタＰ１がオン状態となる。このとき、ＮＭＯＳトランジスタＮ１はオフ状態にあるから、ノードＡはＰＭＯＳトランジスタＰ１によりハイレベル（５Ｖ）に駆動され、このノードＡにゲートが接続されたＰＭＯＳトランジスタＰ１がオフ状態となる。インバータＩＶ３は、ノードＡのハイレベル（５Ｖ）を受けてロウレベルの信号ＯＵＴを出力する。
【００１０】
これに対し、信号ＩＮがハイレベル（３Ｖ）の場合、Ｖｄｄ１系のインバータＩＶ１およびインバータＩＶ２は、上述の場合とは逆にそれぞれ０Ｖおよび３Ｖの信号レベルを出力する。従ってこの場合、上述の場合とは逆にＮＭＯＳトランジスタＮ１がオン状態となり、ＮＭＯＳトランジスタＮ２がオフ状態となる。この結果、ノードＡがロウレベル（０Ｖ）に駆動され、このノードＡのロウレベルを受けてインバータＩＶ３がハイレベル（５Ｖ）の信号ＯＵＴを出力する。
上述のように、このレベルシフト回路によれば、３Ｖの信号レベルを有する信号ＩＮが、５Ｖの信号レベルを有する信号ＯＵＴに変換される。従って、異なる電源で動作する回路系の間で信号の受け渡しが可能になる。
【００１１】
ここで、ＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ１に着目すると、信号ＩＮがロウレベル（０Ｖ）の区間ではＮＭＯＳトランジスタＮ１がオフ状態となり、逆に信号ＩＮがハイレベル（３Ｖ）の区間ではＰＭＯＳトランジスタＰ１がオフ状態になる。従って、これらのトランジスタを介して電源Ｖｄｄ２と接地と間に貫通電流が流れることはない。同様に、ＰＭＯＳトランジスタＰ２とＮＭＯＳトランジスタＮ２についても何れか一方がオフ状態になるので、これらのトランジスタを介して貫通電流が流れることがない。即ち、信号ＩＮの信号レベルがロウレベルまたはハイレベルに確定していれば、レベルシフト段ＬＳにおいて貫通電流が生じることなく、信号レベルが変換される。
【００１２】
【発明が解決しようとする課題】
近年、携帯機器に代表されるように、電子機器に対する省電力化の要請が厳しくなり、そのような要請に対応する必要上、使用状態にない回路ブロックの電源を遮断することが行われている。このような技術動向を踏まえて上述の従来技術に係るレベルシフト回路を検討すると、例えば省電力化のために電源Ｖｄｄ１が遮断され、電源Ｖｄｄ１の電圧が低下した場合、レベルシフト段ＬＳ内のノードＡの電圧が中間レベルとなり、このレベルシフト段ＬＳにおいて貫通電流が発生すると共に、ノードＡに入力部が接続されたインバータＩＶ３において貫通電流が発生し得るという問題がある。以下、この貫通電流の発生メカニズムについて、電源Ｖｄｄ１が低下する過程での状態と、接地電位付近にまで低下した状態に分けて説明する。
【００１３】
まず、電源Ｖｄｄ１が低下する過程での発生メカニズムを説明する。説明の便宜上、電源Ｖｄｄ１が低下を開始する直前の初期状態において、ＮＭＯＳトランジスタＮ１がオン状態（ゲート電圧；３Ｖ）にあり、ＮＭＯＳトランジスタＮ２がオフ状態（ゲート電圧；０Ｖ）にあるものとする。この初期状態から電源Ｖｄｄ１が低下を開始すると、電源Ｖｄｄ１の低下に伴って、オン状態にあるＮＭＯＳトランジスタＮ１のオン抵抗が上昇するため、ノードＡの電圧が徐々に上昇する。これを受けて、ノードＡにゲートが接続されたＰＭＯＳトランジスタＰ２のオン抵抗が上昇し、ノードＢの電圧が徐々に降下する。このノードＢの電圧降下を受けて、オフ状態にあるＰＭＯＳトランジスタＰ１が微弱なオン状態に移行し、ノードＡを中間レベルに引き上げる。こうして、ＰＭＯＳトランジスタＰ１〜ノードＡ〜ＮＭＯＳトランジスタＮ１を経由する電流パスが電源Ｖｄｄ２と接地との間に形成され、レベルシフト段ＬＳにおいて貫通電流が発生する。また、ノードＡが中間レベルとなるので、この中間レベルを入力するＣＭＯＳ構成のインバータＩＶ３においても貫通電流が発生することとなる。
【００１４】
また、何らかの原因でＮＭＯＳトランジスタＮ１，Ｎ２の双方がオン状態になった場合も貫通電流が発生し得る。即ち、この場合、ノードＡ，Ｂの信号レベルが共に低下し、これをゲートに受けるＰＭＯＳトランジスタＰ１，Ｐ２が何れもオン状態となる。結局、ＰＭＯＳトランジスタＰ１，Ｐ２およびＮＭＯＳトランジスタＮ１，Ｎ２の全てがオン状態となり、ノードＡ，Ｂの信号レベルは、各トランジスタのオン抵抗に応じた中間レベルとなり、これを入力するインバータＩＶ３において貫通電流が発生する。
【００１５】
このようにＮＭＯＳトランジスタＮ１，Ｎ２が共にオン状態になる場合としては、電源Ｖｄｄ１の電圧が低下することにより、インバータＩＶ１，ＩＶ２の出力が不確定となる場合が挙げられる。即ち、電源Ｖｄｄ１が低下すると、ＭＯＳトランジスタのゲート閾値電圧に起因して、インバータＩＶ１，ＩＶ２を構成するＰＭＯＳトランジスタおよびＮＭＯＳトランジスタが共にオフ状態になる場合が起こり得る。この結果、インバータＩＶ１，ＩＶ２の各出力信号が不確定となって共にハイレベルになる場合が生じ、これをゲートで受けるＮＭＯＳトランジスタＮ１，Ｎ２の双方がオン状態になる。このような現象は、電源Ｖｄｄ１の電圧が低下する過程において、インバータＩＶ１，ＩＶ２を構成するＭＯＳトランジスタのゲート閾値電圧付近にまで電源Ｖｄｄ１が低下した場合に顕著となる。
【００１６】
次に、電源Ｖｄｄ１が接地電位に安定し、インバータＩＶ１，ＩＶ２の出力部の信号レベルが概ね接地電位に安定した状態での貫通電流の発生メカニズムを説明する。この状態では、ＮＭＯＳトランジスタＮ１，Ｎ２が共にオフ状態に安定する。従って、例えばノードＡの信号レベルに応じてＰＭＯＳトランジスタＰ２がオン状態となってノードＢの信号レベルが電源Ｖｄｄ２にまで上昇し、これをゲートで受けるＰＭＯＳトランジスタＰ１がオフ状態に固定される場合が起こり得る。この場合、ノードＡがフローティング状態となって中間レベルに安定し得るため、インバータＩＶ３において貫通電流が定常的に発生し得る状態となる。
【００１７】
この発明は、上記事情に鑑みてなされたもので、入力側の信号レベルを与える電源電圧が低下しても、中間レベルに起因して後段側の回路で発生する貫通電流を防止することができるレベルシフト回路を提供することを目的とする。
【００１８】
【課題を解決するための手段】
上記課題を解決するため、この発明は以下の構成を有する。
すなわち、請求項１に記載された発明は、第１の信号レベルを有する第１の信号を入力し、該第１の信号を前記第１の信号レベルとは異なる第２の信号レベルを有する第２の信号に変換するレベルシフト回路において、前記第２の信号レベルを与える電源にソースが接続され、ゲートとドレインとが互いに交差接続された１対の負荷用の第１導電型ＭＯＳトランジスタと、前記１対の第１導電型のＭＯＳトランジスタの各ドレインと接地との間に電流経路が接続され、前記第１の信号レベルを有する信号をゲートに受けて相補的に導通する１対の駆動用の第２導電型ＭＯＳトランジスタと、前記負荷用の第１導電型ＭＯＳトランジスタと前記駆動用の第２導電型ＭＯＳトランジスタとの間の電流経路上のノードに接続され、前記第２導電型ＭＯＳトランジスタがオフ状態となった時にその直前の当該ノードにおける信号レベルを保持するレベルホルダ回路と、を備えたことを特徴とする。
【００１９】
請求項２に記載された発明は、請求項１に記載されたレベルシフト回路において、前記レベルホルダ回路が、前記第２の信号レベルを与える電源の供給を受けて動作するフリップフロップから構成されたことを特徴とする。
請求項３に記載された発明は、請求項２に記載されたレベルシフト回路において、前記フリップフロップの電流駆動能力が、前記駆動用の第２導電型ＭＯＳトランジスタの電流駆動能力よりも小さく設定されたことを特徴とする。
請求項４に記載された発明は、請求項２に記載されたレベルシフト回路において、前記フリップフロップの電流駆動能力が、前記負荷用の第１導電型ＭＯＳトランジスタおよび前記駆動用の第２導電型ＭＯＳトランジスタから構成される回路系のスイッチング動作を阻害しないことを限度として大きく設定されたことを特徴とする。
【００２０】
請求項５に記載された発明は、請求項１に記載されたレベルシフト回路において、前記レベルホルダ回路が、ゲートとドレインとが互いに交差接続され、前記１対の負荷用の第１導電型ＭＯＳトランジスタと共にフリップフロップを形成する１対の第２導電型ＭＯＳトランジスタから構成されたことを特徴とする。
請求項６に記載された発明は、請求項１ないし５の何れかに記載されたレベルシフト回路において、前記１対の駆動用の第２導電型ＭＯＳトランジスタのゲートに与えられる各信号レベルが共に該第２導電型ＭＯＳトランジスタのゲート閾値電圧を越えた場合に前記レベルホルダ回路の動作を補助する補助手段を更に備えたことを特徴とする。
【００２１】
【発明の実施の形態】
以下、図面を参照して、この発明の実施の形態を説明する。
図１に、本発明の実施の形態に係るレベルシフト回路の構成を示す。同図において、前述の図５に示す要素と共通する要素には同一符号を付す。本実施の形態に係るレベルシフト回路は、３Ｖの信号レベルを有する信号を入力し、これを５Ｖの信号レベルを有する信号に変換して出力するものである。構成上の特徴としては、図５に示す従来回路のレベルシフト段ＬＳに対し、フリップフロップＦＦを有するレベルシフト段ＬＳ１を備え、このフリップフロップＦＦは、レベルホルダ回路として機能する。その他の構成は上記従来回路と同様である。
【００２２】
以下、具体的に構成を説明する。
レベルシフト段ＬＳ１は、負荷用のＰＭＯＳトランジスタＰ１，Ｐ２と、駆動用のＮＭＯＳトランジスタＮ１，Ｎ２と、上述のフリップフロップＦＦとから構成される。ＰＭＯＳトランジスタＰ１，Ｐ２の各ソースは５Ｖの信号レベルを与える電源Ｖｄｄ２に接続され、それらの各ドレインはノードＡ，Ｂにそれぞれ接続され、ドレインとゲートとは互いに交差接続されている。ＮＭＯＳトランジスタＮ１，Ｎ２の電流経路は、ノードＡ，Ｂと接地との間に接続され、３Ｖの信号レベルをインバータＩＶ１，ＩＶ２からゲートで受けて上述の負荷用のＰＭＯＳトランジスタＰ１，Ｐ２を駆動する。
【００２３】
また、レベルホルダ回路を構成するフリップフロップＦＦの一方の安定ノードはノードＡに接続され、その他方の安定ノードはノードＢに接続される。このフリップフロップＦＦは、ＣＭＯＳ構成のインバータＦ１，Ｆ２の入力部と出力部とを相互に接続して構成されたもので、５Ｖの信号レベルを与える電源Ｖｄｄ２の供給を受けて動作する。このフリップフロップＦＦの電流駆動能力は、駆動用のＮＭＯＳトランジスタＮ１，Ｎ２の各電流駆動能力よりも小さく設定されている。具体的には、フリップフロップＦＦ内のインバータＦ１，Ｆ２をＣＭＯＳ構成するＰＭＯＳトランジスタおよびＮＭＯＳトランジスタのうち、特に電源Ｖｄｄ２の信号レベルを出力するＰＭＯＳトランジスタの電流駆動能力が小さく抑制されている。
【００２４】
次に、図２に示す波形図を参照しながら、本実施の形態に係る信号レベルシフト回路の動作について、電源Ｖｄｄ１が何らかの原因で低下した場合を説明する。なお、説明の便宜上、信号ＩＮはハイレベルに固定されているものとする。
電源Ｖｄｄ１が３Ｖにある場合、インバータＩＶ１，ＩＶ２は正常に動作し、ＮＭＯＳトランジスタＮ１のゲートにはハイレベル（３Ｖ）が与えられ、ＮＭＯＳトランジスタＮ２のゲートにはロウレベル（０Ｖ）が与えられる。これにより、ＮＭＯＳトランジスタＮ１がオン状態となり、ＮＭＯＳトランジスタＮ２がオフ状態となる。
【００２５】
ここで、フリップフロップＦＦの電流駆動能力は、ＮＭＯＳトランジスタＮ１，Ｎ２に対して小さく設定されているのであるから、このフリップフロップＦＦの安定状態に規制されることなく、オン状態のＮＭＯＳトランジスタＮ１はノードＡをロウレベルに駆動する。この結果、ＰＭＯＳトランジスタＰ２がオン状態となり、ノードＢをハイレベル（５Ｖ）に駆動する。これを受けてＰＭＯＳトランジスタＰ１がオフ状態となり、ノードＡがロウレベルに安定する。インバータＩＶ３は、ノードＡの信号レベルを受けてハイレベル（５Ｖ）の信号ＯＵＴを出力する。
【００２６】
上述の状態から、図２の最上段に示すように、電源Ｖｄｄ１が３Ｖから徐々に低下する場合を考える。だたし、説明の便宜上、電源Ｖｄｄ１の電圧低下に伴って、インバータＩＶ１，ＩＶ２の動作が不安定となって出力が不確定な状態となり、これらインバータの出力信号が共に電源Ｖｄｄ１と略等しくなって低下するものとする。この場合、インバータＩＶ１，ＩＶ２の出力信号をゲートで受けるＮＭＯＳトランジスタＮ１，Ｎ２と負荷用のＰＭＯＳトランジスタＰ１，Ｐ２が共にオン状態となり、これらのオン抵抗に応じてノードＡ，Ｂが共に中間レベルに移行しようとする。このとき、フリップフロップＦＦは、それまでのノードＡ，Ｂの信号レベルを保持するように作用する。
【００２７】
ここで、電源Ｖｄｄ１が降下する過程において、電源Ｖｄｄ１の電圧が比較的高い領域では、ＮＭＯＳトランジスタＮ１，Ｎ２のゲート電圧は共に高く、そのオン抵抗が小さい状態にある。このため、当初、レベルシフト段ＬＳ１においてノードＡ，Ｂは共に中間レベルとなる。このとき、図２の最下段に示すように、電源ＶＤＤ１が低下してノードＡ，Ｂが中間レベルになった時刻ｔ１で、レベルシフト段ＬＳ１およびインバータＩＶ３における貫通電流ｉが発生する。
【００２８】
しかし、電源Ｖｄｄ１の電圧低下に伴ってインバータＩＶ１，ＩＶ２の出力の信号レベルが低下すると、これをゲートで受けるＮＭＯＳトランジスタＮ１，Ｎ２のオン抵抗が徐々に高くなるため、レベルシフト段ＬＳ１での貫通電流成分が徐々に抑制される。これに加えて、ＮＭＯＳトランジスタＮ１，Ｎ２のオン抵抗が徐々に高くなるため、フリップフロップＦＦの電流駆動能力がＮＭＯＳトランジスタＮ１，Ｎ２に対して大きくなり、このフリップフロップＦＦによりノードＡがロウレベルに引き戻され、ノードＢがハイレベルに引き戻される。これにより、ノードＡ，Ｂの信号レベルが中間レベルから脱し、ノードＡの信号レベルを入力するインバータＩＶ３での貫通電流成分が抑制される。さらに、電源Ｖｄｄ１が接地電位付近にまで低下すると、ＮＭＯＳトランジスタＮ１，Ｎ２が共にオフ状態となるため、レベルシフト段ＬＳ１での貫通電流成分が完全に遮断され、図２の最下段に示す貫通電流ｉが略ゼロに収束する。
【００２９】
参考までに、図５に示す貫通電流の波形例を図２の中段に示す。この従来技術によれば、電源Ｖｄｄ１が低下する過程においては、ノードＡ，Ｂが中間レベルとなり、電源Ｖｄｄ１が接地電位付近に安定した後は、ノードＡ，Ｂがフローティング状態となる。したがって、ＮＭＯＳトランジスタＮ１，Ｎ２がオフ状態となった後もノードＡ，Ｂの信号レベルが中間レベルに維持される場合がある。この場合、インバータＩＶ３の貫通電流は依然として残り、図２の中段に示すように、貫通電流ｉは定常的に流れ続ける。
【００３０】
ただし、ＮＭＯＳトランジスタＮ１，Ｎ２がオフ状態になった後、フローティング状態にあるノードＢの信号レベルが何らかの要因によりロウレベルに安定すると、ＰＭＯＳトランジスタＰ１がオン状態に固定されるため、ノードＡの信号レベルがハイレベルとなり、これを入力するインバータＩＶ３では貫通電流が発生しない。従って、このような場合には、図２の中段に波線で示すように貫通電流ｉは略ゼロに収束する。しかしながら、このように貫通電流がゼロに収束するためには、ＮＭＯＳトランジスタＮ１，Ｎ２がオフ状態となり、かつ、ノードＢがロウレベルにならなければ起こり得ず、しかも、そのような保障はない。従って、製品の仕様上、貫通電流が定常的に存在する状態（図２の中段に実線で示す波形図）を前提とする必要がある。
【００３１】
これに対し、この実施の形態１では、ＮＭＯＳトランジスタＮ１，Ｎ２がオフ状態になる前であっても、フリップフロップＦＦによりノードＡ，Ｂの信号レベルが増幅されて元のレベルに回復するので、インバータＩＶ３での貫通電流が早期に抑制され、最終的には貫通電流ｉは確実にゼロに収束する。図２に示す例では、従来技術において貫通電流ｉがゼロに収束する場合に比較して、この実施の形態１によれば、貫通電流ｉが時間ｔｓだけ早い時刻にゼロに確実に収束する。従って、この実施の形態１によれば、インバータＩＶ３での貫通電流は、電源Ｖｄｄ１が低下する過程で一時的にしか発生し得ず、しかも製品の仕様上、定常的な貫通電流を考慮する必要がない。
【００３２】
ここで、フリップフロップＦＦの電流駆動能力について補足説明しておく。上述のように、ノードＡ，Ｂの信号レベルを早期に回復させる点に着目すれば、フリップフロップＦＦの電流駆動能力は大きいほど好ましい。しかし、信号ＩＮの変化に基づくレベルシフト段ＬＳ１のスイッチング動作に着目すれば、フリップフロップＦＦはスイッチング動作を妨げる方向に作用するので、フリップフロップＦＦの電流駆動能力は小さい方が好ましい。そこで、この実施の形態１では、上述のように、レベルシフト段ＬＳ１のスイッチング動作を優先させるものとし、フリップフロップＦＦの電流駆動能力を小さく抑えるものとしている。
【００３３】
しかしながら、レベルシフト段ＬＳ１のスイッチング動作を阻害しないことを限度として、フリップフロップＦＦの電流駆動能力を極力大きく設定してもよい。これにより、一層早い時刻に上述の貫通電流ｉをゼロに収束させることが可能になる。なお、ここで言うスイッチング動作の阻害とは、例えば、スイッチング動作そのものが不能になり、ノードＡとノードＢの信号レベルが反転しなくなる場合や、スイッチング動作に要する時間（スイッチング速度）が所望のタイミングを満足しない場合などを含む。ただし、何をスイッチング動作の阻害とするかは、設計仕様に応じて任意に定義し得る事項である。
【００３４】
（実施の形態２）
以下、この発明の実施の形態２を説明する。
図３に、この実施の形態２に係るレベルシフト回路の構成を示す。このレベルシフト回路は、上述の実施の形態１に係る図１に示す構成において、フリップフロップＦＦからＰＭＯＳトランジスタを削除して得られたものである。具体的には、レベルホルダ回路として、１対のＮＭＯＳトランジスタＮ２１，Ｎ２２を備え、これらＮＭＯＳトランジスタＮ２１，Ｎ２２は、ゲートとドレインとが互いに交差接続され、負荷用の１対のＰＭＯＳトランジスタＰ１，Ｐ２と共にフリップフロップを形成する。その他の構成は前述の図５に示す構成と同様である。
【００３５】
また、この実施の形態２では、上述の実施の形態１において説明したように、貫通電流を早期にゼロに収束させるために、ＮＭＯＳトランジスタＮ２１，Ｎ２２の電流駆動能力を大きく設定する。上述の実施の形態１では、フリップフロップＦＦのＰＭＯＳトランジスタが駆動用のＮＭＯＳトランジスタＮ１，Ｎ２の負荷となるため、このＮＭＯＳトランジスタＮ１，Ｎ２との関係から電流駆動能力が制限された。しかし、この実施の形態２では、ＮＭＯＳトランジスタＮ２１，Ｎ２２は駆動用のＮＭＯＳトランジスタＮ１，Ｎ２の負荷にはならないので、その意味では、ＮＭＯＳトランジスタＮ２１，Ｎ２２の電流駆動能力を無制限に大きく設定することも原理的には許容される。ただし、ＰＭＯＳトランジスタＰ１，Ｐ２とＮＭＯＳトランジスタＮ２１，Ｎ２２とから形成されるフリップフロップの安定状態を反転させ得る程度に、駆動用のＮＭＯＳトランジスタＮ１，Ｎ２の電流駆動能力が確保されていることを条件とする。
【００３６】
次に、この実施の形態２の動作を説明する。
この実施の形態では、ＮＭＯＳトランジスタＮ２１，Ｎ２２から構成されるレベルホルダ回路は、ノードＡ，Ｂをハイレベルに駆動するデバイス（ＰＭＯＳトランジスタ）を備えていないので、ノードＡ，Ｂの中間レベルをハイレベルに回復させる作用を有しない点を除けば、上述の実施の形態１と動作は同様である。即ち、例えば信号ＩＮがハイレベルにあるときに電源Ｖｄｄ１が低下する過程において、ＮＭＯＳトランジスタＮ１，Ｎ２が共にオン状態になる場合を考えると、ノードＢが中間レベルに移行しようとするため、ノードＡがロウレベルから中間レベルに移行しようとする。このとき、ノードＢのハイレベルをゲートに受けるＮＭＯＳトランジスタＮ２１によりノードＡがロウレベルに戻される。従って、ノードＡの信号レベルを入力するインバータＩＶ３の貫通電流の発生が抑制される。また、回復したノードＡの信号レベルをゲートに受けるＰＭＯＳトランジスタＰ２によりノードＢの信号レベルがハイレベルに回復されるので、最終的には、レベルシフト段ＬＳ１における貫通電流も抑制される。
上述したように、この実施の形態２によれば、レベルホルダ回路の構成素子数を削減することができ、構成を簡略化することができる。
【００３７】
（実施の形態３）
図４に、この発明の実施の形態３に係るレベルシフタ回路の構成を示す。上述の実施の形態１、２では、スイッチング動作を阻害しないように、フリップフロップＦＦやＮＭＯＳトランジスタＮ１，Ｎ２の電流駆動能力を適切に設定する必要があったが、この実施の形態３では、電流駆動能力が関係を配慮する必要のない構成としている。具体的には、電源Ｖｄｄ１が低下する過程においてＮＭＯＳトランジスタＮ１，Ｎ２が共にオン状態となった場合にノードＡ，Ｂの信号レベルをロウレベルに駆動するためのＮＭＯＳトランジスタＮ３１１，Ｎ３２２と、電源Ｖｄｄ１が充分に低い電圧に安定した状態において、ノードＡ，Ｂのロウレベルを保持するためのＮＭＯＳトランジスタＮ３２１，Ｎ３２２を備える。ただし、ＮＭＯＳトランジスタＮ３２１，Ｎ３２２の電流駆動能力は大きく設定され、ＮＭＯＳトランジスタＮ３１１，Ｎ３１２の電流駆動能力は、ノードＡ，Ｂのロウレベルを維持し得る限度において可能な限り小さく設定される。
【００３８】
この構成を言い換えれば、上述の実施の形態２において、レベルホルダ回路を構成するＮＭＯＳトランジスタＮ２１，Ｎ２２の電流駆動能力を小さく抑えてＮＭＯＳトランジスタＮ３１１，Ｎ３１２とし、このトランジスタを補助するための手段としてＮＭＯＳトランジスタＮ３２１，Ｎ３２２，Ｎ３３１，Ｎ３３２からなる補助回路（符号なし）を備える。ここで、ＮＭＯＳトランジスタＮ３３１，Ｎ３３２は、駆動用のＮＭＯＳトランジスタＮ１，Ｎ２のゲートに与えられる各信号レベルが共に該第２導電型ＭＯＳトランジスタのゲート閾値電圧を越えたことを検出するための検出手段として機能するものであり、ＮＭＯＳトランジスタＮ３２１，Ｎ３２２は、ＮＭＯＳトランジスタＮ３１１，Ｎ３１２からなるレベルホルダ回路の電流駆動能力を見かけ上増加させるためのものである。このＮＭＯＳトランジスタＮ３１１，Ｎ３１２は、駆動用のＮＭＯＳトランジスタＮ１，Ｎ２が共にオン状態になる場合にのみ活性状態となる。
【００３９】
こ実施の形態３によれば、電源Ｖｄｄ１が低下する過程で駆動用のトランジスタＮ１，Ｎ２が共にオン状態になる場合において、ＮＭＯＳトランジスタＮ３１１、Ｎ３１２に対してＮＭＯＳトランジスタＮ３２１，Ｎ３２２がそれぞれ並列接続される。従って、見かけ上、ＮＭＯＳトランジスタＮ３１１，Ｎ３１２の電流能力が強化され、ノードＡ，Ｂの信号レベルがロウレベルに早期に回復される。また、電源Ｖｄｄ１の電圧が十分に低下した状態では、ＮＭＯＳトランジスタＮ３３１，Ｎ３３２がオフ状態となるため、上述の補助回路が非活性状態となり、ＮＭＯＳトランジスタＮ３１１，Ｎ３１２のみにより信号レベルの保持が行われる。また、通常のスイッチング動作の過程においては、信号のスキューの存在により、検出手段としてのＮＭＯＳトランジスタＮ３３２，Ｎ３３１が瞬時的にオン状態になる場合があるが、事実上、電流駆動能力の極めて小さなＮＭＯＳトランジスタＮ３１１，Ｎ３１２のみが機能する。従って、ＰＭＯＳトランジスタＰ１，Ｐ２およびＮＭＯＳトランジスタＮ１，Ｎ２からなる回路系のスイッチング動作を阻害することはない。
【００４０】
以上、この発明の一実施形態を説明したが、この発明は、この実施の形態に限られるものではなく、この発明の要旨を逸脱しない範囲の設計変更等があっても本発明に含まれる。
【００４１】
【発明の効果】
以上説明したように、本発明によれば以下の効果を得ることができる。
即ち、中間レベルが現れるべきノードにレベルホルダ回路を接続して備えたので、入力側の信号レベルを与える電源電圧が低下しても、内部に中間レベルが発生することに起因して後段側の回路で発生する貫通電流を抑制し防止することができる。
【図面の簡単な説明】
【図１】  この発明の実施形態１に係るレベルシフト回路の構成を示すブロック図である。
【図２】  この発明の実施形態１に係るレベルシフト回路の動作を説明するための波形図である。
【図３】  この発明の実施形態２に係るレベルシフト回路の構成を示すブロック図である。
【図４】  この発明の実施形態３に係るレベルシフト回路の構成を示すブロック図である。
【図５】  従来技術に係るレベルシフト回路の構成を示す図である。
【符号の説明】
ＩＶ１〜ＩＶ３，Ｆ１，Ｆ２…インバータ、ＬＳ１…レベルシフト段、Ｐ１，Ｐ２…ＰＭＯＳトランジスタ、Ｎ１，Ｎ２，Ｎ２１，Ｎ２２，Ｎ３１１，Ｎ３１２，Ｎ３２１，Ｎ３２２…ＮＭＯＳトランジスタ、ＦＦ…フリップフロップ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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