(57)【特許請求の範囲】
【請求項１】
ａ）一対のフィールド酸化物にて挟まれた半導体領域内に、ゲート酸化物層を介してゲート電極を形成するとともに、該ゲート電極の各側壁に第１の側壁を形成する工程と、
ｂ）前記各フィールド酸化物上と、前記半導体領域上と、前記第１の側壁上および前記ゲート電極上とに、半導体膜を堆積する工程と、
ｃ）前記第１の側壁上に堆積された前記半導体膜上に第２の側壁を形成する工程と、
ｄ）前記半導体領域に、前記半導体膜を介して不純物をドーピングしてアニールすることにより、ソース／ドレイン領域を形成する工程と、
ｅ）前記第２の側壁上に堆積された半導体膜を除く前記半導体膜上と、前記第２の側壁上とに、高融点金属層を堆積する工程と、
ｆ）前記半導体膜上の前記高融点金属を前記半導体膜とともにアニールしてシリサイド膜を形成する工程と、
ｇ）前記第２の側壁上に位置する未反応の高融点金属と、該第２の側壁と、前記第１の側壁の上に位置する前記半導体膜とを除去する工程と、
ｈ）前記フィールド酸化物上および前記半導体領域上にわたって誘電体中間層を堆積する工程と、
ｉ）該誘電体中間層をエッチングすることにより、該誘電体中間層の上面から前記フィールド酸化物上の一方および前記ゲート電極上にそれぞれ位置する前記シリサイド膜に達するコンタクトホールを形成する工程と、
ｊ）前記各コンタクトホール中に金属を堆積して該金属と前記各シリサイド層とを電気的に接続する工程と、
を包含することを特徴とするトランジスタの製造方法。
【請求項２】
前記工程ｃ）において、前記第２の側壁が、前記半導体膜上に絶縁層を堆積して、該絶縁層に対し異方性エッチングを行って、前記第１の側壁上以外の前記絶縁層を除去することによって形成される、請求項１に記載のトランジスタの製造方法。
【請求項３】
前記半導体膜がポリシリコンまたはＳｉxＧｅ1-xである、請求項１に記載のトランジスタの製造方法。
【請求項４】
前記ＳｉxＧｅ1-xにおけるｘが０．５から０．９の範囲である、請求項３に記載のトランジスタの製造方法。
【請求項５】
前記トランジスタが、バルクシリコン、ＳＯＩ、および隆起ソース／ドレイントランジスタからなる群より選択される、請求項１に記載のトランジスタの製造方法。
【請求項６】
前記工程ｂ）において、前記半導体膜は、５０から２００ナノメートル（ｎｍ）の範囲の厚さで堆積される、請求項１に記載のトランジスタの製造方法。
【請求項７】
前記絶縁層は、酸化物または窒化物である、請求項２に記載のトランジスタの製造方法。
【請求項８】
前記絶縁層が酸化物であり、前記異方性エッチングが、緩衝化ヒドロフルオリド（ＢＨＦ）エッチングを用いて行なわれる、請求項７に記載のトランジスタの製造方法。
【請求項９】
前記絶縁層が窒化物であり、前記異方性エッチングが、リン酸を用いて行なわれる、請求項７に記載のトランジスタの製造方法。
【請求項１０】
前記工程ｇ）において、前記半導体膜が、ＮＨ3ＯＨ：Ｈ2Ｏ2：Ｈ2Ｏ溶液を用いて除去される、請求項８または９に記載のトランジスタの製造方法。
【請求項１１】
前記高融点金属は、Ｔｉ、Ｃｏ、Ｗ、Ｐｔ、およびＮｉからなる群より選択される、請求項１に記載のトランジスタの製造方法。
【請求項１２】
前記シリサイド膜が、４０から２００ｎｍの範囲の厚さで形成される、請求項１に記載のトランジスタの製造方法。
【請求項１３】
前記シリサイド膜が、２から１０オーム／平方インチの範囲の抵抗率を有する、請求項１に記載のトランジスタの製造方法。
【請求項１４】
前記工程ｆ）におけるアニールが、４５０から６５０℃の範囲の温度でアニールを行った後に、７００から９００℃の範囲の温度でアニールを行うことを包含する、請求項１に記載のトランジスタの製造方法。
【請求項１５】
前記第１の側壁と、前記第２の側壁と、該第１の側壁および該第２の側壁の間に位置する前記半導体膜とによって結合側壁厚が形成されており、前記工程ｄ）において、前記ソース／ドレイン領域が、該結合側壁厚の２倍の幅で形成される、請求項１に記載のトランジスタの製造方法。
【請求項１６】
ａ）第１フィールド酸化物と第２フィールド酸化物によって挟まれた半導体領域内に、第３フィールド酸化物にて分離された第１の半導体領域および第２の半導体領域を形成する工程と、
ｂ）前記第１および第２の各半導体領域内に、ゲート酸化物層を介してゲート電極をそれぞれ形成するとともに、前記各ゲート電極の各側壁に第１の側壁をそれぞれ形成する工程と、
ｃ）前記第１および第２の各フィールド酸化物上と、該第１および第２の各フィールド酸化物のそれぞれに隣接する前記第１および２の各半導体領域のそれぞれの部分と、前記第３フィールド酸化物上と、該第３フィールド酸化物に隣接する前記第１および２の両方の半導体領域のそれぞれの部分とに、半導体膜を堆積する工程と；
ｄ）前記各ゲート電極の前記第１の側壁上に堆積された前記半導体膜上に第２の側壁をそれぞれ形成する工程と、
ｅ）前記第１および第２の各半導体領域に前記半導体膜を介して不純物をドーピングしてアニールすることにより、前記第１および第２の各半導体領域にソース／ドレイン領域をそれぞれ形成する工程と、
ｆ）前記第２の側壁上に堆積された半導体膜を除く前記半導体膜上と、前記第２の側壁上とに、高融点金属層をそれぞれ堆積する工程と；
ｇ）前記半導体膜上の前記高融点金属を該半導体膜とともにアニールしてシリサイド膜を形成する工程と、
ｈ）前記各ゲート電極の前記第２の側壁上に位置する未反応の高融点金属と、前記各ゲート電極の前記第２の側壁と、前記各ゲート電極の第１の側壁の上に位置する前記半導体膜とをそれぞれ除去する工程と、
ｉ）前記第１〜第３の各フィールド酸化物上および前記第１および第２の各半導体領域上にわたって誘電体中間層を堆積する工程と、
ｊ）該誘電体中間層をエッチングすることにより、該誘電体中間層の上面から前記第１および第２の各フィールド酸化物上および前記各ゲート電極上にそれぞれ位置する前記シリサイド膜に達するコンタクトホールを形成する工程と、
ｋ）前記各コンタクトホール中に金属を堆積して該金属と前記各シリサイド層とを電気的に接続する工程と、
を包含することを特徴とするトランジスタの製造方法。
【請求項１７】
前記工程ｄ）において、前記第２の側壁が、前記半導体膜上に絶縁層を堆積して、該絶縁層に対し異方性エッチングを行って、前記第１の側壁上以外の前記絶縁層を除去することによって形成される、請求項１６に記載のトランジスタの製造方法。
【請求項１８】
前記半導体膜がポリシリコンまたはＳｉxＧｅ1-xである、請求項１６に記載のトランジスタの製造方法。
【請求項１９】
前記ＳｉxＧｅ1-xにおけるｘが０．５から０．９の範囲である、請求項１８に記載のトランジスタの製造方法。
【請求項２０】
前記トランジスタが、バルクシリコン、ＳＯＩ、および隆起ソース／ドレイントランジスタからなる群より選択される、請求項１６に記載のトランジスタの製造方法。
【請求項２１】
前記工程ｃ）において、前記半導体膜は、５０から２００ナノメートル（ｎｍ）の範囲の厚さで堆積される、請求項１６に記載のトランジスタの製造方法。
【請求項２２】
前記絶縁層は、酸化物または窒化物である、請求項１７に記載のトランジスタの製造方法。
【請求項２３】
前記絶縁層が酸化物であり、前記異方性エッチングが、緩衝化ヒドロフルオリド（ＢＨＦ）エッチングを用いて行なわれる、請求項２２に記載のトランジスタの製造方法。
【請求項２４】
前記絶縁層が窒化物であり、前記異方性エッチングが、リン酸を用いて行なわれる、請求項２２に記載のトランジスタの製造方法。
【請求項２５】
前記工程ｈ）において、前記半導体膜が、ＮＨ3ＯＨ：Ｈ2Ｏ2：Ｈ2Ｏ溶液を用いて除去される、請求項２３または２４に記載のトランジスタの製造方法。
【請求項２６】
前記高融点金属は、Ｔｉ、Ｃｏ、Ｗ、Ｐｔ、およびＮｉからなる群より選択される、請求項１６に記載のトランジスタの製造方法。
【請求項２７】
前記シリサイド膜が、４０から２００ｎｍの範囲の厚さで形成される、請求項１６に記載のトランジスタの製造方法。
【請求項２８】
前記シリサイド膜が、２から１０オーム／平方インチの範囲の抵抗率を有する、請求項１６に記載のトランジスタの製造方法。
【請求項２９】
前記工程ｇ）におけるアニールが、４５０から６５０℃の範囲の温度でアニールを行った後に、７００から９００℃の範囲の温度でアニールを行うことを包含する、請求項１６に記載のトランジスタの製造方法。
【請求項３０】
前記第１の側壁と、前記第２の側壁と、該第１の側壁および該第２の側壁の間に位置する前記半導体膜とによって結合側壁厚が形成されており、前記工程ｅ）において、前記ソース／ドレイン領域が、該結合側壁厚の２倍の幅で形成される、請求項１６に記載のトランジスタの製造方法。
【請求項３１】
請求項１〜３０のいずれかに記載の製造方法によって製造されたトランジスタ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は一般に、集積回路（ＩＣ）プロセス技術および、特に、ソース／ドレイン領域のサイズを減少させる、ＣＭＯＳ相互接続およびトランジスタの相互接続方法に関する。
【０００２】
【従来の技術】
リーク電流、寄生用量、およびスイッチング速度はすべて、ソース／ドレイン接合領域のサイズに依存する。その目的で、ソース／ドレイン表面領域および接合深さを減少させる研究が続けられている。同様に、ＩＣ基板のトランジスタ密度を増加させるためにトランジスタの全体サイズを減少させる研究が続けられている。
【０００３】
【発明が解決しようとする課題】
トランジスタのサイズの減少という目的は、いくつもの要因に依存する。しかし、ＩＣ中におけるトランジスタ間および金属層間の相互接続は必要性は、サイズ減少を制限する少なくとも１つの要因である。別の金属層からトランジスタのソースまたはドレインへの接続は典型的には、その上に設けられた層間誘電体を通るビアを介して行われる。アルミニウムなどの金属が、下に位置するソースまたはドレイン領域に接触するようにビアに充填される。層間誘電体表面においてトレンチまたは配線がビアに交差し、その配線からビアを介してトランジスタのソース／ドレイン面に電気的連絡が行われる。フォトリソグラフィーマスク、エッチングプロセス、および位置あわせにおいて固有の分解能誤差のために、ビアの直径をどれくらい小さくできるかに関する制約が存在する。ミクロン以下のサイズのビアであっても、電気的接続のためには比較的大きなソース／ドレイン表面領域を必要とする。
【０００４】
ソース／ドレイン領域の表面領域に依存しないトランジスタ相互接続方法が開発されれば有利である。
【０００５】
ＩＣ基板の金属層間の相互接続がトランジスタのソース／ドレイン領域に対して直接なされなければ有利である。
【０００６】
トランジスタのソースおよびドレイン領域を減少することにより、ソースおよびドレイン領域への接続に影響を与えずにドレインリーク電流を最小化できれば有利である。
【０００７】
【課題を解決するための手段】
本発明によれば、少なくとも、ソース／ドレイン領域を有する第１のトランジスタから、周囲のフィールド酸化物領域を通って相互接続を形成する方法であって、ａ）該ソース／ドレイン領域および該周囲のフィールド酸化物領域を含み、該トランジスタ上に位置する半導体膜を堆積する工程と、ｂ）該ソース／ドレイン領域およびフィールド酸化物の選択された隣接領域を覆い、該半導体膜上に位置する高融点金属層を堆積する工程と、ｃ）工程ａ）において堆積された該半導体膜および工程ｂ）において堆積された該高融点金属をアニールして、該ソース／ドレイン領域および該フィールド酸化物の該選択された隣接領域の上に位置するシリサイド膜を形成することにより、該周囲のフィールド酸化物領域から、該ソース／ドレイン領域に対する電気的相互接続が作製されることにより、該ソース／ドレイン領域のサイズが最小にされる工程とを包含する方法が提供され、そのことにより上記目的が達成される。
【０００８】
工程ａ）の前に、ゲート電極を、その下に位置するゲート酸化物層、ならびに前記ソース／ドレイン領域の一部の上に位置する第１の酸化物側壁とともに形成する工程をさらに包含し、工程ａ）は、該ゲート電極および該第１の酸化物側壁の上に位置する半導体膜を堆積することを包含してもよい。
【０００９】
工程ａ）の後に、ａ1）前記第１の半導体膜の上に位置する絶縁体層を堆積する工程と、ａ2）工程ａ1）で堆積された絶縁体に対し異方性エッチングを行うことにより、前記ソース／ドレイン領域、ゲート電極、および周囲のフィールド酸化物領域上に位置する前記酸化物を除去する一方で、前記ゲート電極側壁からは前記酸化物を除去しないことにより、第２の側壁が形成される工程と、をさらに包含し、工程ｂ）は、該ゲート電極および該第２の側壁の上に位置する高融点金属層を堆積することを包含し、工程ｃ）は、前記トランジスタをアニールすることにより、工程ａ2）において前記第１の半導体膜が曝露された該ゲート電極を含むが該第２の側壁は含まない領域において、前記トランジスタの上に位置するシリサイド膜を形成することを包含してもよい。
【００１０】
工程ｃ）の後に、ｄ）前記第２の側壁上に位置する未反応の高融点金属、該第２の側壁、および前記第１の酸化物側壁の上に位置する半導体膜を除去する工程
をさらに包含してもよい。
【００１１】
工程ｄ）の後に、ｅ）前記トランジスタの上に位置する上面を有する誘電体中間層を堆積する工程と、ｆ）該誘電体中間層をエッチングすることにより、該誘電体中間層上面から該フィールド酸化物の選択された領域の上に位置する前記シリサイド膜に達するコンタクトホールを形成する工程と、ｇ）該コンタクトホール中に金属を堆積することにより、該誘電体中間層の該面から該ソース／ドレイン領域まで電気的相互接続を形成することにより、該ソース／ドレイン領域のサイズに関係なく相互接続が作製される工程とをさらに包含してもよい。
【００１２】
工程ａ）は、前記半導体膜がポリシリコンおよびＳｉxＧｅ1-xからなる群より選択されることを包含してもよい。
【００１３】
ＳｉxＧｅ1-xにおけるｘが０．５から０．９の範囲であってもよい。
【００１４】
前記トランジスタが、バルクシリコン、ＳＯＩ、および隆起ソース／ドレイントランジスタからなる群より選択されてもよい。
【００１５】
工程ａ）は、５０から２００ナノメートル（ｎｍ）の範囲の厚さを有する半導体膜を堆積することを包含してもよい。
【００１６】
工程ａ1）は、酸化物および窒化物からなる群より選択される絶縁体を堆積することを包含してもよい。
【００１７】
工程ａ1）は、酸化物絶縁体を堆積することを包含し、工程ｄ）は、緩衝化ヒドロフルオリド（ＢＨＦ）エッチングを用いて前記第２のゲート電極酸化物側壁を除去し、ＮＨ3ＯＨ：Ｈ2Ｏ2：Ｈ2Ｏ溶液を用いて前記半導体膜を除去することを包含してもよい。
【００１８】
工程ａ1）は、窒化物絶縁体を堆積することを包含し、工程ｄ）は、リン酸を用いて前記第２のゲート電極酸化物側壁を除去し、ＮＨ3ＯＨ：Ｈ2Ｏ2：Ｈ2Ｏ溶液を用いて前記第１の半導体膜を除去することを包含してもよい。
【００１９】
工程ｂ）は、Ｔｉ、Ｃｏ、Ｗ、Ｐｔ、およびＮｉからなる群より選択される高融点金属を含んでもよい。
【００２０】
工程ｃ）は、４０から２００ｎｍの範囲の厚さを有するシリサイド層を形成することを包含してもよい。
【００２１】
工程ｃ）は、２から１０オーム／平方インチの範囲の抵抗率を有するシリサイド層を形成することを包含してもよい。
【００２２】
工程ｃ）は、２つのアニール小工程を包含し、第１の小工程は、４５０から６５０℃の範囲の温度でアニールを行うことを包含し、第２の小工程は、７００から９００℃の範囲の温度でアニールを行うことを包含してもよい。
【００２３】
前記第１の側壁、工程ａ2）の前記第２の側壁、および工程ａ）で堆積される前記間に位置する半導体膜は結合側壁厚を有し、工程ａ2）の後に、ａ3）前記ソース／ドレイン領域をドーピングおよびアニールすることにより、前記ソース／ドレイン領域の上に位置する該結合側壁厚の約２倍のソース／ドレイン幅を有する活性ソース／ドレイン領域を形成する工程をさらに包含してもよい。
【００２４】
また本発明によれば、少なくとも、第１の電極を有する第２のトランジスタから第２の電極を有する第１のトランジスタへフィールド酸化物領域を横切って延びる、ストラップ相互接続を形成する方法であって、ａ）該第１および第２の電極および周囲のフィールド酸化物領域を含み、該トランジスタ上に位置する半導体膜を堆積する工程と、ｂ）該第１および第２の電極ならびに間に位置するフィールド酸化物の選択された領域を含み、該半導体膜上に位置する高融点金属層を堆積する工程と、ｃ）工程ａ）において堆積された該半導体膜および工程ｂ）において堆積された該高融点金属をアニールすることにより、該第２のトランジスタの該第１の電極、該第１のトランジスタの該第２の電極ならびに間に位置する該フィールド酸化物の選択された領域の上に位置するシリサイド膜を形成し、それによって、該第１のトランジスタから該第２のトランジスタに対する電気的相互接続が該間に位置するフィールド酸化物領域を横切って作製される工程とを包含する方法が提供され、そのことにより上記目的が達成される。
【００２５】
また本発明によれば、／ドレイン領域と、該ソース／ドレイン領域の周囲のフィールド酸化物領域と、該ソース／ドレイン領域およびフィールド酸化物の選択された隣接領域の上に位置するシリサイド膜とを有することにより、該フィールド酸化物の選択された領域から該ソース／ドレイン領域に対する電気的連絡が該シリサイド膜によって可能にされるＣＭＯＳ相互接続が提供され、そのことにより上記目的が達成される。
【００２６】
前記ソース／ドレイン領域およびフィールド酸化物の選択された領域の上に位置する面を有する誘電体中間層と、該上に位置する誘電体中間層を通ってパターニングされ、該誘電体中間層の該面から該フィールド酸化物の選択された領域の上に位置する前記シリサイド膜に達するコンタクトホールと、該誘電体中間層の該面から該ソース／ドレイン領域までの電気的相互接続を形成する、該コンタクトホール中に設けられた金属とをさらに包含してもよい。
【００２７】
前記シリサイド膜が、ポリシリコンおよびＳｉxＧｅ1-xからなる群より選択される材料から形成されることを包含してもよい。
【００２８】
ＳｉxＧｅ1-xにおけるｘが０．５から０．９の範囲であってもよい。
【００２９】
前記トランジスタが、バルクシリコン、ＳＯＩ、および隆起ソース／ドレイントランジスタからなる群より選択されてもよい。
【００３０】
前記シリサイド膜は、４０から２００ナノメートル（ｎｍ）の範囲の厚さを有してもよい。
【００３１】
前記シリサイド膜は、２から１０オーム／平方インチの範囲の抵抗率を有してもよい。
【００３２】
また本発明によれば、ソース／ドレイン領域と、該ソース／ドレイン領域の周囲のフィールド酸化物領域と、第１の酸化物側壁を有するゲート電極と、該ソース／ドレイン領域および該周囲のフィールド酸化物の選択された隣接領域の上に位置するシリサイド膜とを有し、該シリサイド膜は、トランジスタおよび周囲のフィールド酸化物領域の上に位置する半導体膜の層を堆積することにより形成され、該第１の半導体膜の上に位置する絶縁層を堆積して該絶縁層を異方性エッチングすることにより第２のゲート電極側壁を形成し、該半導体膜上に、該ソース／ドレイン領域および該フィールド酸化物の選択された隣接領域上に堆積された半導体膜を覆う高融点金属層を堆積し、該トランジスタをアニールすることにより該シリサイド膜を形成し、エッチングにより該第１の酸化物側壁の上に位置する未反応の高融点金属、該第２の酸化物側壁、および該半導体膜を除去することにより、該フィールド酸化物の選択された隣接領域から、該ソース／ドレイン領域に対する電気的相互接続が作製されたＣＭＯＳ相互接続が提供され、そのことにより上記目的が達成される。
【００３３】
前記ソース／ドレイン領域および周囲のフィールド酸化物領域の上に位置する上面を有する誘電体中間層と、該誘電体中間層を通ってパターニングされ、該誘電体中間層の該面から該フィールド酸化物の選択された隣接領域の上に位置する前記シリサイド膜に達するコンタクトホールと、該誘電体中間層の該面から該ソース／ドレイン領域までの電気的相互接続を該シリサイド膜によって形成するための、該コンタクトホール中に設けられた金属とをさらに含んでもよい。
【００３４】
前記第１の半導体膜が、ポリシリコンおよびＳｉxＧｅ1-xからなる群より選択されてもよい。
【００３５】
ＳｉxＧｅ1-xにおけるｘが０．５から０．９の範囲であってもよい。
【００３６】
前記トランジスタが、バルクシリコン、ＳＯＩ、および隆起ソース／ドレイントランジスタからなる群より選択されてもよい。
【００３７】
前記半導体膜は、５０から２００ナノメートル（ｎｍ）の範囲の厚さを有してもよい。
【００３８】
前記絶縁層の材料は、酸化物および窒化物からなる群より選択されてもよい。
【００３９】
前記絶縁層は酸化物であり、前記第２のゲート電極酸化物側壁はＢＨＦエッチングを用いて除去され、前記半導体膜はＮＨ3ＯＨ：Ｈ2Ｏ2：Ｈ2Ｏ溶液を用いて除去されてもよい。
【００４０】
前記絶縁層は窒化物であり、前記第２のゲート電極窒化物側壁はリン酸を用いて除去され、前記半導体膜はＮＨ3ＯＨ：Ｈ2Ｏ2：Ｈ2Ｏ溶液を用いて除去されてもよい。
【００４１】
前記高融点金属は、Ｔｉ、Ｃｏ、Ｗ、Ｐｔ、およびＮｉからなる群より選択されてもよい。
【００４２】
前記シリサイド膜は、４０から２００ｎｍの範囲の厚さを有してもよい。
【００４３】
前記シリサイド膜は、２から１０オーム／平方インチの範囲の抵抗率を有してもよい。
【００４４】
前記アニールは、２つのアニール小工程を包含し、第１の小工程は、４５０から６５０℃の範囲の温度でアニールを行うことを包含し、第２の小工程は、７００から９００℃の範囲の温度でアニールを行うことを包含してもよい。
【００４５】
前記第１の側壁、前記第２の側壁、および前記間に位置する半導体膜は結合側壁厚を有し、該第２の側壁が形成された後に前記ソース／ドレイン領域がドーピングおよびアニールされることにより、前記ソース／ドレイン領域の上に位置する該結合側壁厚の約２倍のソース／ドレイン幅を有する活性ソース／ドレイン領域が形成されてもよい。
【００４６】
また本発明によれば、第１および第２のＣＭＯＳトランジスタの間のストラップ相互接続であって、少なくとも該第２のトランジスタの第１の電極および少なくとも該第１のトランジスタの第２の電極と、該第１のトランジスタの該第１の電極と該第２のトランジスタのドレイン領域との間に位置するフィールド酸化物領域と、第１の酸化物側壁を有する第１および第２のトランジスタのゲート電極と、該第２のトランジスタの該第１の電極から該第１のトランジスタの該第２の電極までおよび間に位置するフィールド酸化物の選択された隣接領域の上に位置するシリサイド膜とを有し、該シリサイド膜は、該トランジスタおよび間に位置するフィールド酸化物領域の上に位置する半導体膜の層を堆積することにより形成され、該半導体膜の上に位置する絶縁層を堆積して該絶縁層を異方性エッチングすることにより第２のゲート電極側壁を形成し、該トランジスタおよび間に位置するフィールド酸化物の選択された領域の上に位置する高融点金属層を堆積し、該トランジスタをアニールすることにより該シリサイド膜を形成し、エッチングにより該第１の酸化物側壁の上に位置する未反応の高融点金属、該第２の側壁、および該半導体膜を除去することにより、該第１のトランジスタから該第２のトランジスタに対して該間に位置するフィールド酸化物領域を横切って電気的相互接続が作製されたストラップ相互接続が提供され、そのことにより上記目的が達成される。
【００４７】
また本発明によれば、第１および第２のＣＭＯＳトランジスタの間のストラップ相互接続であって、少なくとも該第２のトランジスタの第１の電極および少なくとも該第１のトランジスタの第２の電極と、該第２のトランジスタの該第１の電極と該第２のトランジスタの該第１の電極との間に位置するフィールド酸化物領域と、該第２のトランジスタの該第１の電極から該間に位置するフィールド酸化物の選択された隣接領域を横切り該第１のトランジスタの該第２の電極までの上に位置する、シリサイド膜とを有することにより、該第１のトランジスタから該第２のトランジスタに対して該間に位置するフィールド酸化物領域を横切って電気的相互接続が作製されたストラップ相互接続が提供され、そのことにより上記目的が達成される。
【００４８】
本発明によれば、少なくとも、ソース／ドレイン表面領域を有する第１のトランジスタから、周囲のフィールド酸化物領域を通って相互接続を形成する方法が提供される。本方法は、ａ）ソース／ドレイン表面領域およびその周囲のフィールド酸化物領域を含むトランジスタ上に、シリコン−ゲルマニウム化合物などの半導体膜を堆積する工程と、ｂ）ソース／ドレイン領域およびフィールド酸化物の選択された隣接領域を含む半導体膜上に、高融点金属層を堆積する工程と、ｃ）半導体膜および高融点金属をアニールすることにより、ソース／ドレイン表面領域およびフィールド酸化物の選択された隣接領域の上にシリサイド膜を形成する工程とを包含する。周囲のフィールド酸化物領域から、ソース／ドレイン領域に対する電気的接続が作製される。
【００４９】
典型的にはトランジスタは、ゲート電極およびその下に位置するゲート酸化物層、ならびにソース／ドレイン領域の一部の上に位置する第１の酸化物側壁を有する。従って工程ａ）は、ゲート電極および第１の酸化物側壁の上に半導体膜を堆積することを包含する。高融点金属が堆積される前に、酸化物などの絶縁層が、第１の半導体膜の上に堆積される。この酸化物層に対し異方性エッチングを行うことにより、ソース／ドレイン表面領域、ゲート電極、および周囲のフィールド酸化物領域上に位置する酸化物を除去する。高指向性である異方性エッチング工程のため、ゲート電極側壁から酸化物は除去されず、結果として第２の側壁が形成される。次に工程ｂ）は、高融点金属層をゲート電極および第２の側壁上に堆積することを包含する。工程ｃ）は、トランジスタをアニールすることにより半導体膜が曝露された部分にシリサイド膜を形成することを包含する。従って、シリサイド膜は第２の側壁上には形成されない。
【００５０】
アニール後、第１の酸化物側壁上に位置する未反応の高融点金属、第２の側壁、および第１の半導体膜を除去する。トランジスタ上に誘電体中間層を堆積する。誘電体中間層を通り、フィールド酸化物の選択された領域の上に位置するシリサイド膜に達するコンタクトホールをエッチングする。金属をコンタクトホール中に堆積することにより、トランジスタのソース／ドレイン領域と誘電体中間層表面との間に電気的相互接続を形成する。このようにして、ソース／ドレイン表面領域のサイズに関係なくトランジスタに対する接続が作製される。
【００５１】
同様にして、同じ金属層上にある第２のトランジスタのソース／ドレイン領域と、第１のトランジスタのソース／ドレイン領域との間に、フィールド酸化物を横切ってストラップ相互接続が形成される。工程ａ）は、両トランジスタの上に半導体膜を堆積することを包含する。工程ｂ）において、ソース／ドレイン表面領域およびその間に位置するフィールド酸化物の選択された領域上に、高融点金属を堆積する。工程ｃ）において、半導体膜および高融点金属をアニールすることにより、第２のトランジスタのソース／ドレイン領域、第１のトランジスタのソース／ドレイン領域、およびその間に位置するフィールド酸化物の選択された領域の上に位置するシリサイド膜を形成する。このようにして、第１のトランジスタから第２のトランジスタまで、その間に位置するフィールド酸化物を横切って電気的相互接続が作製される。例えば、第１のトランジスタのドレインは、第２のトランジスタのソースに接続される。
【００５２】
ＣＭＯＳ相互接続およびＣＭＯＳ相互接続方法によって得られる装置が提供される。ＣＭＯＳ相互接続は、ソース／ドレイン領域およびソース／ドレイン領域を囲むフィールド酸化物領域を含む。ＣＭＯＳ相互接続はまた、第１の酸化物側壁を有するゲート電極を含む。シリサイド膜が、ソース／ドレイン領域およびフィールド酸化物の選択された隣接領域の上に位置している。シリサイド層は、トランジスタおよびその周囲のフィールド酸化物領域の上に位置する半導体膜の層を堆積することにより、形成される。次に、絶縁層を堆積して異方性エッチングを行うことにより、第２のゲート電極側壁が形成される。トランジスタおよびフィールド酸化物の選択された隣接領域上に高融点金属を堆積してアニールすることにより、シリサイド膜を形成する。第１の酸化物側壁上に位置する未反応の高融点金属、第２の側壁、および半導体膜を除去する。フィールド酸化物の選択された領域の上に位置するシリサイド膜を介して、トランジスタのソース／ドレイン表面領域への電気的接続が達成され得る。
【００５３】
本発明によれば、小さなソース／ドレイン表面領域を可能にするＣＭＯＳ相互接続方法が提供される。本相互接続は、ストラップ型接続およびビア型接続の両方に適用可能である。シリサイド膜をソース／ドレイン領域からフィールド酸化物まで形成することにより、小さなソース／ドレイン領域の表面領域が、隣接するフィールド酸化物領域内にまで拡張される。フィールド酸化物を覆うシリサイドへのコンタクトにより、同じ金属層上での相互接続、あるいは別の金属層への相互接続が作製される。ソース／ドレイン領域はシリサイド膜を受け入れるのに十分な大きさを有するだけでよい。ソース／ドレイン領域の小さいトランジスタは、ドレインリーク電流が少なく、寄生容量が少ない。ＣＭＯＳトランジスタ相互接続装置もまた提供される。
【００５４】
【発明の実施の形態】
図１は、ＣＭＯＳトランジスタ（従来技術）の平面図である。トランジスタ１０は、上面領域を有するソース１２と、上面領域を有するドレイン１４とを有している。ソース１２およびドレイン１４の一部の上に、ゲート電極１６が位置している。ゲート電極１６は酸化物側壁１８を有しており、ゲート酸化物層２０の上に位置している。トランジスタ１０は、フィールド酸化物領域２２および２４に囲まれている。
【００５５】
図２は図１のトランジスタ１０の部分断面図である（従来技術）。トランジスタ１０およびフィールド酸化物領域２２および２４の上に、誘電体中間層２６が位置している。ソース１２、ドレイン１４、およびゲート電極１６に至るビア２８が、誘電体中間層内にエッチングされている。トランジスタ活性領域と誘電体中間層２６の表面との間に電気接続をとるために、ビア２８には金属が充填される。配線およびトレンチにより誘電体２６の表面から他の電気的要素（図示せず）への接続を行っている。ビアの相互接続を確実にするために、ソース／ドレイン１２、１４の総表面領域が所定の最小サイズより小さくならないようにする。またソース／ドレイン１２、１４のサイズにより、ドレインリーク電流および寄生容量は、少なくとも最小限のドレインリーク電流および寄生容量となる。
【００５６】
図３から図１２に、本発明の完成したＣＭＯＳ相互接続を形成するための工程を示す。図３は、第１のトランジスタ３８および隣接する第２のトランジスタ４０の平面図である。ＣＭＯＳ相互接続は、第１の酸化物側壁４４を有するゲート電極４２を有している。第１のトランジスタ３８は、電極４６およびその下に位置する接合領域（後にソース領域となる）を有している。同様に、電極４８はドレイン領域となる。あるいは、領域４８をソースとし領域４６をドレインとしてもよい。本明細書において一般に、領域４６、４８、５８、および６０を電極またはソース／ドレイン領域と呼ぶ。フィールド酸化物領域５０および５２が、ソース／ドレイン領域４６、４８を囲んでいる。
【００５７】
第２のトランジスタ４０は、第１の酸化物側壁５６を有するゲート電極５４を有している。電極５８はソース領域となり、電極６０はドレイン領域となる。あるいは、電極５８をドレインとし電極６０をソースとしてもよい。フィールド酸化物５２および６２が、ソース／ドレイン領域５８、６０を囲んでいる。
【００５８】
図４は、図３のトランジスタ３８およびトランジスタ４０の部分断面図である。５〜２０ナノメートル（ｎｍ）程度の厚さを有するゲート酸化物層６４の上にゲート電極４２が位置している。Ｐ型ドーピングされた基板６８の上に位置するように第１のトランジスタ３８が作製される。Ｎウェル７０の上に位置するように第２のトランジスタ４０が作製される。
【００５９】
バルクシリコン、ＳＯＩ（silicon on insulator）、および隆起ソース／ドレイントランジスタからなる群より選択されるトランジスタ３８および４０に対して、相互接続が形成される。従来技術の方法を用いて、しきい電圧調節イオン注入とともにウェル７０を形成し得る。本発明の異なる局面においては、ウェル７０は拡散または逆行(retrograded)高エネルギーイオン注入から形成される。フィールド酸化物５０、５２および６２は、シリコン局所酸化（ＬＯＣＯＳ）または浅いトレンチ分離によって形成される。ＳＯＩ構造を用いる場合、当該分野において周知のとおり、ドーピングされたウェルを形成するプロセスの代わりにシリコン島エッチングおよびしきい電圧調節注入を用いてもよい。
【００６０】
典型的には、蒸着法によりポリシリコンを堆積し、ドーピングすることによりゲート電極４２および５４を形成する。ゲート電極４２および５４の厚さは、２００〜５００ｎｍ程度である。
【００６１】
図５は、半導体膜７２の層の堆積後の図４のトランジスタ３８および４０を示す。半導体膜７２はトランジスタ３８および４０、ならびにその周囲のフィールド酸化物領域５０、５２および６２の上に位置する。明瞭さのため、半導体膜７２を斜線で示している。半導体膜７２は、ポリシリコンおよびシリコン−ゲルマニウム化合物ＳｉxＧｅ1-xからなる群より選択される。シリコン−ゲルマニウム化合物（ＳｉxＧｅ1-x）におけるｘは、０．５から０．９の範囲である。半導体膜７２は、５０から２００ｎｍの範囲の厚さ７３を有している。
【００６２】
図６は、絶縁層７４の堆積後の図５のトランジスタ３８および４０を示している。絶縁層７４は半導体層７２の上に位置する。絶縁層７４の材料は、酸化物および窒化物からなる群より選択される。本発明のいくつかの局面においては（図示せず）、半導体膜７２は非選択のフィールド酸化物領域５０、５２および６２（すなわちフィールド酸化物領域のうち後の工程においてシリサイド膜が形成されない領域）からエッチングされる。
【００６３】
図７は、絶縁層７４の異方性エッチング後の図６のトランジスタ３８および４０を示す。異方性エッチングにより、第２のゲート電極側壁７６が形成される。プラズマエッチングが適している。第１の側壁４４（または５６）、第２の側壁７６、およびその間の半導体膜７２は、結合側壁厚７７ａを有する。
【００６４】
製造プロセスのこの時点において、イオン注入を行うことにより、ソース／ドレイン領域４６、４８、５８、および６０（図３を参照）に対応する活性ソース／ドレイン領域を形成する。明瞭さのため、１個の電極領域４８のみを示している。例えば、第１のトランジスタ３８がＮＭＯＳトランジスタの場合、ヒ素によるＮ+イオン注入が、３０から６０ｋｅＶの間のエネルギーレベルかつ５×１０14から４×１０15／ｃｍ2の間のドースで行われる。第２のトランジスタ４０がＰＭＯＳトランジスタの場合、ＢＦ2によるＰ+イオン注入が、３０から６０ｋｅＶの間のエネルギーレベルかつ５×１０14から４×１０15／ｃｍ2の間のドースで行われる。ドーパントの拡散は、８００から１０００℃の範囲の温度で、２０から６０分の範囲の時間で起こる。ＮＭＯＳおよびＰＭＯＳトランジスタを例として示すが、本発明は特定のトランジスタ様式には制限されない。得られる活性ソース／ドレイン領域は、ソース／ドレイン領域４８の上に位置する結合側壁厚７７ａの約２倍のソース／ドレイン幅７７ｂを有する。
【００６５】
図８は、高融点金属層７８の堆積後の図７のトランジスタ３８および４０を示す。高融点金属層７８を２重斜線で示している。高融点金属層７８は、半導体膜７２上に堆積され、ソース／ドレイン表面領域４６、４８、５８および６０ならびに選択されたフィールド酸化物５０、５２および６２隣接領域上に堆積された半導体膜７２を覆う。典型的には、高融点金属層７８は全ての面上に等方的に堆積される。次に、高融点金属層７８を設けることが望ましい領域を覆うようにフォトレジストマスクを設置する。フィールド酸化物領域部分５０および６２などのマスクによって覆われていない領域において、高融点金属層７８がエッチングプロセスにより除去される。高融点金属７８は、Ｔｉ、Ｃｏ、Ｗ、ＰｔおよびＮｉからなる群より選択される。
【００６６】
図９は、アニール後の図８のトランジスタ３８および４０を示す。トランジスタ３８および４０をアニールすることによりシリサイド膜８０を形成する。シリサイド膜８０は、ソース／ドレイン領域４６、４８、５８および６０、フィールド酸化物領域５０、５２および６２の選択された領域、ならびにゲート電極４２および５４上において、高融点金属層７８が半導体膜７２の上に位置している領域（図８参照）に形成される。高融点金属層７８が半導体膜７２の上に位置していない領域においては、高融点金属層７８は未反応のままである。シリサイド膜８０は、２〜１０オーム／平方インチの範囲の抵抗率（任意の寸法または単位系の平方につき導電率が一定として）を有する。シリサイド膜８０は、４０から２００ｎｍの範囲の厚さ８１を有する。本発明のいくつかの局面において、アニールは２つのアニール小工程を包含する。第１の小工程は、４５０から６５０℃の範囲の温度でアニールを行うことを包含する。第２の小工程は、７００から９００℃の範囲の温度でアニールを行うことを包含する。本発明のいくつかの局面において、未反応の半導体膜７２の層がアニール後のシリサイド膜８０の下に位置する。本発明の他の局面において、半導体膜７２はアニールプロセス中において完全に消費されてしまう（図示せず）。シリサイド膜８０は、フィールド酸化物５０、５２および６２からソース／ドレイン領域４６、４８、５８および６０への電気的連絡を可能にする。
【００６７】
図１０は、エッチングプロセス後の図９のトランジスタ３８および４０を示す。第１の酸化物側壁４４および５６の上に位置する未反応の高融点金属層７８、第２の側壁７６および未反応の半導体膜７２が、全て除去される。典型的には、これら３つの材料は３つの別々のエッチングプロセスによって除去される。絶縁体材料７４（図６参照）従って第２のゲート電極側壁７６が酸化物である場合、緩衝化ヒドロフルオリド（ＢＨＦ）エッチングを用いて第２のゲート電極側壁７６を除去し、ＮＨ3ＯＨ：Ｈ2Ｏ2：Ｈ2Ｏ溶液を用いて半導体膜７２を除去する。絶縁体材料７４従って第２のゲート電極側壁７６が窒化物である場合、リン酸を用いて第２のゲート電極側壁７６を除去し、ＮＨ3ＯＨ：Ｈ2Ｏ2：Ｈ2Ｏ溶液を用いて半導体膜７２を除去する。隣接するフィールド酸化物５０、５２および６２の選択された領域からソース／ドレイン領域４６、４８、５８および６０へ電気的連絡が達成される。
【００６８】
図１１は、誘電体中間層８２の堆積後の図１０のトランジスタ３８および４０を示す。誘電体中間層８２は、上面８３を有し、ソース／ドレイン領域４６、４８、５８および６０の上に位置する。誘電体中間層８２はまた、周囲のフィールド酸化物領域５０、５２および６２の上にも位置する。誘電体中間層表面８３から誘電体中間層８２を通り、選択されたフィールド酸化物５０および６２の隣接領域の上に位置するシリサイド膜８０に至るコンタクトホール８４が、パターニングされる。コンタクトホール８４内に金属８６が堆積されることにより、シリサイド膜８０とともに誘電体中間層表面８３からソース／ドレイン領域７７への電気的相互接続が形成される。
【００６９】
図１２は、図１０のトランジスタ３８および４０の平面図である。第１のＣＭＯＳトランジスタ３８と第２のＣＭＯＳトランジスタ４０との間のストラップ相互接続は、この平面図において最もよく示されている。第２のトランジスタ４０の第１の電極５８（ソースなど）と、第１のトランジスタ３８の第２の電極４８（ドレインなど）との間に、フィールド酸化物領域５２が位置している。シリサイド膜８０の切り取り部分から、その下に位置する電極４８および５８が見えている。本方法は、あるトランジスタのソース、ドレイン、およびゲート電極を、他の任意のトランジスタのソース、ドレインまたはゲート電極に接続するためにも適用可能である。本方法は、セルサイズを縮小するようにＳＲＡＭ構成を製造する際に特に有用である。図３〜図１０に示して前述したように、シリサイド膜８０が、第２のトランジスタ４０の第１の電極５８から第１のトランジスタ３８の第２の電極４８および、その間に位置するフィールド酸化物領域５２の選択された領域の上に位置している。すなわち、シリサイド膜８０は、間に位置するフィールド酸化物領域５２の選択された領域をわたって、第１の電極５８から第２の電極４８の上に位置する。シリサイド膜８０は、半導体膜７２の層を、トランジスタ３８および４０ならびにその間に位置するフィールド酸化物領域５２の上に堆積することによって形成される。次いで、半導体膜７２上に絶縁層７４を堆積し、異方性エッチングすることにより第２のゲート電極側壁７６を形成する。高融点金属層７８がトランジスタ３８および４０ならびに、その間に位置するフィールド酸化物５２の選択された領域の上に位置している。トランジスタ３８および４０をアニールしてシリサイド膜８０を形成する。エッチングにより、第１の酸化物側壁４４および５６の上に位置する未反応の高融点金属７８、第２の側壁７６および半導体膜７２を除去する。このようにして、第１のトランジスタ３８から第２のトランジスタ４０まで、その間に位置するフィールド酸化物領域５２を横切って電気的接続を行う。
【００７０】
図１２に戻って、シリサイド膜８０は、本発明の異なる局面に応じて異なる幅９０を有する。図１２において、幅９０はソース／ドレイン領域４６、４８、５８および６０の幅にほぼ等しく示されている。あるいは、高融点金属７８をソース／ドレイン領域４６、４８、５８および６０の選択された領域の上に堆積することにより、より狭い幅９０を形成してもよい（図示せず）。ストラップ相互接続は、第１のトランジスタのソースと第２のトランジスタのドレインとの間の接続に限定されない。上述のように、任意のトランジスタ活性領域から同じ金属層上の任意の他の活性領域への接続を行う。同様に、本発明のいくつかの局面においては複数のトランジスタが接続される。本発明の接続はまた、ストラップ接続およびビア接続の両方の組み合わせにおいても用いられる。
【００７１】
図１３は、周囲のフィールド酸化物領域を通るＣＭＯＳ相互接続を形成する方法を示すフローチャートである。この相互接続方法は、バルクシリコン、ＳＯＩ、および隆起ソース／ドレイントランジスタからなる群より選択されるトランジスタについて適用可能である。工程１００において、ソース／ドレイン領域を有する少なくとも第１のトランジスタを提供する。工程１０２において、トランジスタのソース／ドレイン領域および周囲のフィールド酸化物領域を含み、トランジスタの上に位置する半導体膜を堆積する。工程１０２は、ポリシリコンおよびシリコン−ゲルマニウム化合物ＳｉxＧｅ1-xからなる群より半導体膜を選択することを包含する。本発明のいくつかの局面において、シリコン−ゲルマニウム化合物（ＳｉxＧｅ1-x）におけるｘは、０．５から０．９の範囲である。工程１０２は、半導体膜が約５０から２００ｎｍの範囲の厚さを有していることを包含する。
【００７２】
工程１０４において、ソース／ドレイン領域およびフィールド酸化物の選択された隣接領域上にすでに堆積されている半導体膜を覆うように、半導体膜の上に位置する高融点金属層を堆積する。高融点金属層は、Ｔｉ、Ｃｏ、Ｗ、ＰｔおよびＮｉからなる群より選択される。工程１０６において、工程１０２で堆積された半導体膜および工程１０４で堆積された高融点金属をアニールすることにより、ソース／ドレイン領域およびフィールド酸化物の選択された隣接領域の上に位置するシリサイド膜を形成する。シリサイド層は、４０から２００ｎｍの範囲の厚さおよび、２〜１０オーム／平方インチの範囲の抵抗率を有する。一般に、シリサイド層が厚くなるほど抵抗率が低くなる。工程１０８は完成品であり、周囲のフィールド酸化物からソース／ドレイン領域の間に電気的相互接続が形成されることにより、ソース／ドレイン領域のサイズが最小化されている。
【００７３】
本発明のいくつかの局面において、工程１０２に先立つ工程（図示せず）において、ゲート電極ならびにその下に位置するゲート酸化物層および第１の酸化物側壁を形成する。ゲート電極はソース／ドレイン領域の一部の上に位置する。次に、工程１０４は、ゲート電極および第１の酸化物側壁の上に位置する半導体膜を堆積することを包含する。
【００７４】
本発明のいくつかの局面において、工程１０２に引き続きさらなる工程を行う。工程１０２ａにおいて、酸化シリコン（酸化物）および窒化シリコン（窒化物）からなる群より選択される絶縁体の層を、半導体膜の上に位置するように堆積する。工程１０２ｂにおいて、工程１０２ａで堆積された絶縁体に対し異方性エッチングを行うことにより、ゲート電極側壁上の絶縁体を除去しないようにして、ソース／ドレイン領域、ゲート電極、および周囲のフィールド酸化物領域上の絶縁体を除去する。このようにして、第２の側壁が形成される。次に、工程１０４は、ゲート電極および第２の側壁の上に位置する高融点金属層を堆積することを包含する。工程１０６は、トランジスタをアニールすることによって、工程１０２ｂにおいて半導体膜が曝露された領域（ゲート電極を含むが第２の側壁は含まない）においてトランジスタの上に位置するシリサイド膜を形成することを包含する。
【００７５】
本発明のいくつかの局面において、工程１０２ｂにおける第１の側壁および第２の側壁ならびにその間に位置する工程１０２において堆積された半導体膜は、結合側壁厚を有する。次に、工程１０２ｂに引き続きさらなる工程を行う。工程１０２ｃ（図示せず）において、ソース／ドレイン領域にドーピングおよびアニールを行うことにより、ソース／ドレイン領域の上に位置する結合側壁厚のほぼ２倍のソース／ドレイン幅を有する、活性ソース／ドレイン領域を形成する。
【００７６】
本発明のいくつかの局面において、工程１０６に引き続きさらなる工程が行われる。工程１０６ａにおいて、第２の側壁の上に位置する未反応の高融点金属、第２の側壁自体、および第１の酸化物側壁の上に位置する半導体膜を除去する。工程１０２ａで堆積された絶縁体が酸化物の場合、工程１０６ａは、緩衝化ヒドロフルオリド（ＢＨＦ）を用いて第２のゲート電極側壁をエッチングすることを包含する。工程１０２ｂで堆積された絶縁体が窒化物の場合、工程１０６ａは、リン酸を用いて第２のゲート電極側壁をエッチングすることを包含する。ＮＨ3ＯＨ：Ｈ2Ｏ2：Ｈ2Ｏ溶液を用いて半導体膜を除去する。
【００７７】
工程１０６ｂにおいて、誘電体中間層を、その上面がトランジスタの上に位置するように堆積する。工程１０６ｃにおいて、誘電体中間層をエッチングすることにより、誘電体中間層の上面からフィールド酸化物の選択された隣接領域の上に位置するシリサイド膜まで延びるコンタクトホールを形成する。工程１０６ｄにおいて、コンタクトホール内に金属を堆積することにより、誘電体中間層の表面からソース／ドレイン領域まで電気的接続を形成する。このようにして、ソース／ドレイン領域のサイズに関係なく相互接続が作製される。
【００７８】
本発明のいくつかの局面において、工程１０６は、２つのアニール小工程（図示せず）を包含する。第１の小工程は、４５０から６５０℃の範囲の温度でアニールを行うことを包含する。第２の小工程は、７００から９００℃の範囲の温度でアニールを行うことを包含する。
【００７９】
図１４は、フィールド酸化物領域を横切ってトランジスタ間にストラップ相互接続を形成する方法を示す、フローチャートである。工程２００は少なくとも、第１の電極（ソース領域など）を有する第２のトランジスタ、第２の電極（ドレイン領域など）を有する第１のトランジスタ、および２つのトランジスタを少なくとも部分的に囲むフィールド酸化物領域を含む。本方法はソースをドレインに接続することに限定されない。本方法は、あるトランジスタのソース、ドレインおよびゲート電極を、任意の別のトランジスタのソース、ドレインおよびゲート電極への接続に適用可能である。工程２０２において、半導体膜を、第２のトランジスタの第１の電極、第１のトランジスタの第２の電極、および周囲のフィールド酸化物領域を含む、トランジスタ上に堆積する。工程２０４において、第１および第２の電極ならびに２つのトランジスタの間に位置するフィールド酸化物の選択された領域上にすでに堆積されこれらを覆っている半導体膜を含み、半導体膜の上に位置する高融点金属層を堆積する。すなわち、第２のトランジスタの第１の電極および第１のトランジスタの第２の電極の間に位置する、フィールド酸化物領域である。工程２０６において、工程２０２で堆積された半導体膜および工程２０４で堆積された高融点金属をアニールすることにより、第２のトランジスタの第１の電極、第１のトランジスタの第２の電極、およびその間に位置するフィールド酸化物の選択された領域の上に位置するシリサイド膜を形成する。工程２０８は完成品であり、第１のトランジスタから第２のトランジスタまでその間に位置するフィールド酸化物を横切って電気的相互接続が形成されている。あるいは、第１のトランジスタの任意の活性領域から第２のトランジスタの任意の活性領域に対してストラップ接続を作製することができる。さらに、本発明のいくつかの局面においては、２つ以上のトランジスタ活性領域に対してストラップ接続が作製される。
【００８０】
上述の相互接続および相互接続方法の変形例において、第１のトランジスタのゲート電極と第２のトランジスタの電極との間にシリサイド膜を形成する。次に、ゲート電極のうち第１のトランジスタのソース／ドレイン領域に隣接していない領域が、接続に選ばれる。この選択された接続部位においては第２の側壁が形成されないことにより、ゲート電極から第１の側壁を越えて隣接するフィールド酸化物領域を横切り第２のトランジスタ電極まで延びるシリサイド膜が、形成される。
【００８１】
当業者には、本発明のその他の変形例およびその他の実施形態が明らかであろう。
【００８２】
【発明の効果】
本発明によれば、小さなソース／ドレイン表面領域を可能にするトランジスタ相互接続が提供される。相互接続は、ストラップ接続およびビア接続の両方に適用可能である。シリサイド膜をソース／ドレイン領域からフィールド酸化物まで形成することにより、ソース／ドレイン領域の表面領域が、隣接するフィールド酸化物領域内にまで拡張される。フィールド酸化物を覆うシリサイドへの電気的コンタクトにより、同じ金属層上での相互接続、あるいは別の金属層への相互接続が作製される。ソース／ドレイン領域はシリサイド膜を受け入れるのに十分な大きさを有するだけでよい。
【００８３】
また、本発明によれば、ソース／ドレイン領域の表面領域に依存しないトランジスタ相互接続方法提供される。さらに、ＩＣ基板の金属層間の相互接続がトランジスタのソース／ドレイン領域に対して直接なされないようになる。また、トランジスタのソースおよびドレイン領域を減少することにより、ソースおよびドレイン領域への接続に影響を与えずにドレインリーク電流を最小化でき、寄生容量も少なくできる。
【図面の簡単な説明】
【図１】図１は、ＣＭＯＳトランジスタの平面図である（従来技術）。
【図２】図２は、図１のトランジスタの部分断面図である（従来技術）。
【図３】図３は、本発明による完成したＣＭＯＳ相互接続の形成工程を示す図である。
【図４】図４は、本発明による完成したＣＭＯＳ相互接続の形成工程を示す図である。
【図５】図５は、本発明による完成したＣＭＯＳ相互接続の形成工程を示す図である。
【図６】図６は、本発明による完成したＣＭＯＳ相互接続の形成工程を示す図である。
【図７】図７は、本発明による完成したＣＭＯＳ相互接続の形成工程を示す図である。
【図８】図８は、本発明による完成したＣＭＯＳ相互接続の形成工程を示す図である。
【図９】図９は、本発明による完成したＣＭＯＳ相互接続の形成工程を示す図である。
【図１０】図１０は、本発明による完成したＣＭＯＳ相互接続の形成工程を示す図である。
【図１１】図１１は、本発明による完成したＣＭＯＳ相互接続の形成工程を示す図である。
【図１２】図１２は、本発明による完成したＣＭＯＳ相互接続の形成工程を示す図である。
【図１３】図１３は、周囲のフィールド酸化物領域を介したＣＭＯＳ相互接続の形成方法を示すフローチャートである。
【図１４】図１４は、フィールド酸化物領域を横切ってトランジスタ間のストラップ相互接続を形成する方法を示すフローチャートである。
【符号の説明】
４２  ゲート電極
４４  第１の酸化物側壁
４６  ソース／ドレイン領域
４８  ソース／ドレイン領域
５０  フィールド酸化物領域
５２  フィールド酸化物領域
５４  ゲート電極
５６  第１の酸化物側壁
５８  ソース／ドレイン領域
６０  ソース／ドレイン領域
６２  フィールド酸化物領域
７２  半導体膜
８０  シリサイド膜
８２  誘電体中間層
８３  上面
８４  コンタクトホール
８６  金属
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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