(57)【特許請求の範囲】
【請求項１】
通信ビジー端子、シリアルクロック端子、データ送信端子およびデータ受信端子を有し、ＥＥＰＲＯＭとのシリアル通信によるデータの授受が可能なＥＥＰＲＯＭインターフェースを内蔵したマイクロコンピュータであって、
前記ＥＥＰＲＯＭインターフェースは、前記データ送信端子からのデータ出力に対して前記データ受信端子からのデータ入力を半ステップ遅らせるように、通常のＳＰＩモード用のインターフェース・ハードウェアを改修し、シリアルクロック信号の立ち下がり時に前記データ送信端子からの送信と前記データ受信端子での受信とを行うようにした送受信回路と、前記データ受信端子で前記ＥＥＰＲＯＭからの最終信号を受信できるように、前記シリアルクロック信号が終了した後でシリアルクロック信号とは異なる内部的なダミークロック信号を生成するダミークロック信号生成回路とをもち、
前記シリアルクロック信号は前記通信ビジー端子からビジー信号が出力されている間のみに前記ＥＥＰＲＯＭに出力されるものであることを特徴とする、
ＥＥＰＲＯＭインターフェース内蔵マイクロコンピュータ。
【請求項２】
前記ＥＥＰＲＯＭインターフェースは、前記データ受信端子で受信する信号のうち前半の無意味な信号を空読みする空読み手段と、前記データ送信端子からの送信データにダミーデータを付け加えて該送信データのデータ長を調整することができる送信データ生成手段とをもつ、
請求項１に記載のＥＥＰＲＯＭインターフェース内蔵マイクロコンピュータ。
【請求項３】
前記ＥＥＰＲＯＭインターフェースのハードウェアは、ＳＰＩ（シリアル・パラレル・インターフェース）のハードウェアを兼ねている、
請求項１および請求項２のうち一方に記載のＥＥＰＲＯＭインターフェース内蔵マイクロコンピュータ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、マイクロコンピュータの技術分野に属し、より詳しくは、ＥＥＰＲＯＭとのシリアル通信に適したインターフェースを内蔵したマイクロコンピュータの技術分野に属する。
【０００２】
【従来の技術】
マイクロコンピュータと他のデバイスとのデータ通信においては、パラレル通信方式とシリアル通信方式との大きく分けて二つの方式のうちいずれかが採用されている。一般に、シリアル通信には、数本の信号線でマイクロコンピュータと他のデバイスとの通信が可能になるので、パラレル通信よりもずっと少ない信号線での通信が可能であり、パッケージングおよび配線が容易になるという利点がある。
【０００３】
通常、図４に示すように、従来のマイクロコンピュータ１’と他のデバイス２’（ＥＥＰＲＯＭを除く各種メモリや他のマイクロコンピュータ）との間でシリアル通信が行われる際には、シリアルクロック端子、データ送信端子およびデータ受信端子を介して通信が行われる。この際に使用されるシリアル同期通信リソースは、マイクロコンピュータに内蔵されたクロック同期シリアルインターフェースであって、データの入力および出力は、互いに半クロックずつずらして行われる。すなわち、図５および図６に示すように、パルス状のクロック信号の立ち上がり時および立ち下がり時のうち一方のタイミングに合わせてデータ送信端子からの出力が始まり、逆に他方のタイミングに合わせてデータ受信端子での読み込みが行われる。このような通常のシリアル通信方式を、ＳＰＩ（シリアル・パラレル・インターフェース）通信方式と呼ぶ。
【０００４】
ここで、図４ないし図６において、ＣＳＮはチップセレクト端子（端子または信号、以下同様）、ＳＣＫはシリアルクロック端子、ＣＴＸはデータ送信端子、ＣＲＸはデータ受信端子、そしてＣＢＵＳＹは通信ビジー端子である。これらの各端子での信号入出力の別は、マスター側の従来のマイクロコンピュータ１’から見て、ＣＳＮ，ＳＣＫ，ＣＴＸはポート出力であり、残りのＣＲＸ，ＣＢＵＳＹはポート入力である。なお、図５および図６の右端にそれぞれＬＳＢ／ＭＳＢとあるのは、ＬＳＢファーストでもＭＳＢファーストでもデータ通信が可能であるとの意である。また、図５と図６とは、ＳＣＫのシリアルクロック信号タイミングが逆転している点以外は、互いに同一である。
【０００５】
一方、特別の通信ハードウェアなしに、従来の通常のマイクロコンピュータとＥＥＰＲＯＭとの間でシリアル通信を行う場合には、既存のポートリソースを通信ソフトウェアで制御しながら通信を行っている。すなわち、ＣＳ（ＢＵＳＹ），ＳＫ（ＣＳＫ），ＤＯ，ＤＩに相当する各ポートの信号値を、通信ソフトウェアで直接的に０か１に制御する。こうしてＥＥＰＲＯＭとのシリアル通信が行われている間には、マイクロコンピュータのＣＰＵは通信ソフトウェアの処理にかかりきりになるので、他の処理を行うことができない。かといって、他の処理を割り込みさせて時分割で並行処理させようとすると、一回分の通信を細切れにし複数回に分割してシリアル通信を行わざるを得なくなるので、一回分の通信にかかる所要時間が長くなる。それゆえ、他の処理と並行して高速でＥＥＰＲＯＭと通信することができず、不都合である。
【０００６】
そればかりではなく、すでに明らかなように、ＥＥＰＲＯＭとの通信方式では、前述のＳＰＩ通信方式とデータ入出力タイミングが異なるので、マイクロコンピュータが通常内蔵しているＳＰＩ方式のシリアルインターフェースをそのまま適用することは容易ではない。しかしながら、ＥＥＰＲＯＭの通信プロトコルはすでに業界標準として確立されてしまっているので、マイクロコンピュータのインターフェースリソースをＥＥＰＲＯＭモードに適合させざるを得ない。そこで、前述のように、マイクロコンピュータの側でＥＥＰＲＯＭとのシリアル通信のために大きなインターフェース制御用ソフトウェアを用意し、同ソフトウェアによってマイクロコンピュータのデータ送受信タイミングを制御しているのが現状である。
【０００７】
【発明が解決しようとする課題】
前述の従来技術では、前述のようにマイクロコンピュータのソフトウェアによってＥＥＰＲＯＭと入出力制御を行っているので、ＥＥＰＲＯＭインターフェース制御用ソフトウェアのコードサイズが大きくなるという不都合があった。すると、同ソフトウェアを格納するために大きなＲＯＭ容量が必要とされるという不都合が生じていた。そればかりではなく、同ソフトウェアのコードサイズが大きいので、その演算処理にＣＰＵタイムが少なからず消費されてしまい、その間はＣＰＵが他の処理を行うことができないという不都合があった。
【０００８】
そこで本発明は、コストアップを防ぎながら、ＥＥＰＲＯＭインターフェース制御用ソフトウェアのコードサイズが小さく、ＥＥＰＲＯＭとの通信に要するＣＰＵ負荷が少ないＥＥＰＲＯＭインターフェース内蔵マイクロコンピュータを提供することを解決すべき課題とする。
【０００９】
【課題を解決するための手段】
前記課題を解決するために、発明者は以下の手段を発明した。
【００１０】
すなわち、マイクロコンピュータ側で、データ送信端子からのデータ出力に対し、データ受信端子からのデータ入力を半ステップ遅らせるように、ＳＰＩ用のハードウェア構成をわずかに改修するだけで済むことを、発明者らは発見した。その結果、シリアルインターフェースをもつマイクロコンピュータが標準的に装備している通信用ハードウェアをわずかに改修するだけで、ＥＥＰＲＯＭモードのタイミングでの通信が基本的に可能になり、第１手段を発明するに至った。さらに、第１手段を補完する目的で、第２手段および第３手段を発明した。そして、第１手段、第２手段および第３手段の全ての要件を揃えたマイクロコンピュータを試作してＥＥＰＲＯＭとの通信試験を行い、同マイクロコンピュータが完璧に機能することを確認して本発明を完成させた。
【００１１】
（第１手段）
本発明の第１手段は、請求項１記載のＥＥＰＲＯＭインターフェース内蔵マイクロコンピュータである。
【００１２】
本手段では、マイクロコンピュータのＥＥＰＲＯＭインターフェースは、シリアルクロック信号の立ち下がり時にデータ送信端子からの送信とデータ受信端子での受信とを行う送受信回路をもつ。この送受信回路により、データ入出力タイミングがハードウェア的に同期させられているので、タイミング調整用のソフトウェアが不要になり、また、出力データを待機させたり入力データを読みとり処理するソフトウェアが大幅に簡素化される。つまり、通常のＳＰＩモード用のインターフェース・ハードウェアをわずかに改修するだけで、ＥＥＰＲＯＭとの通信用のインターフェース・ソフトウェアのコードサイズを大幅に低減することができる。
【００１３】
それゆえ、同ソフトウェアを格納するためのＲＯＭ容量はわずかで済むようになり、同ソフトウェアの処理時間が大幅に短縮され、短時間でのマイクロコンピュータとＥＥＰＲＯＭとのシリアル通信が可能になる。そればかりではなく、同ソフトウェアの演算処理にかかるＣＰＵタイムもわずかで済むので、ＥＥＰＲＯＭとの通信に割かれるＣＰＵタイムが大幅に低減され、ＣＰＵがすぐに他の処理にかかることができるようになる。すなわち、シリアル通信はＥＥＰＲＯＭインターフェースにほとんど任せきりにして、ＥＥＰＲＯＭとのシリアル通信を行っている間に、マイクロコンピュータのＣＰＵは他のタスクを処理することができるようになる。
【００１４】
また、インターフェース・ハードウェアの改修はわずかであるうえに、ＥＥＰＲＯＭモード用のインターフェース・ソフトウェアを格納するためのＲＯＭ容量が少なくて済むので、コストアップはほとんどない。逆に、インターフェース・ソフトウェアの開発費用とＲＯＭ容量との低減分により、かえってコストダウンさえできる可能性がある。
【００１５】
さらに、前述のように、本手段でのインターフェース・ハードウェアの構成は、通常のＳＰＩ通信方式のものとわずかに違うにすぎないので、インターフェース・ハードウェアをＳＰＩと兼用にすることも容易である。兼用にしてもコストアップはわずかであるから、マイクロコンピュータの汎用性の観点から見て、ＳＰＩおよびＥＥＰＲＯＭ兼用インターフェース・ハードウェアを備えたマイクロコンピュータとする事が望ましい。
【００１６】
したがって、本手段のＥＥＰＲＯＭインターフェース内蔵マイクロコンピュータによれば、コストアップを防ぎながら、ＥＥＰＲＯＭシリアルインターフェース制御用ソフトウェアのコードサイズを大幅に低減することができる。その結果、同ソフトウェアの格納に必要とされるＲＯＭ容量が減るばかりではなく、短時間でＥＥＰＲＯＭとの通信ができるようになるうえに、ＣＰＵをより有効に利用できるようになるという効果がある。
【００１７】
（第２手段）
本発明の第２手段は、請求項２記載のＥＥＰＲＯＭインターフェース内蔵マイクロコンピュータである。
【００１８】
本手段では、ＥＥＰＲＯＭインターフェースは、データ受信端子でＥＥＰＲＯＭからの最終信号を受信できるように、シリアルクロック信号が終了した後でダミークロック信号を生成するダミークロック信号生成回路をもつ。
【００１９】
マイクロコンピュータがＥＥＰＲＯＭからデータを読み出す際には、通常のＳＰＩインターフェースを改修したＥＥＰＲＯＭインターフェースでは、最後のシリアルクロック信号から後で読み出しデータの最後の一ビットが送られてくる。それゆえ、通常のシリアルクロック信号だけを参照していては、最後の一ビットを読み落とすおそれが生じる。そこで本手段では、シリアルクロック信号が終了した後に、ＥＥＰＲＯＭインターフェースの内部でダミークロック信号生成回路がダミークロック信号を生成することにより、ＥＥＰＲＯＭから送られてくる最後の一ビットを確実に受信できるようにしている。その結果、本手段のマイクロコンピュータは、ＥＥＰＲＯＭから送られてくる読み出しデータの最後の一ビットに至るまで、読み落とすことなく受信することができるようになる。
【００２０】
したがって本手段によれば、前述の第１手段の効果に加えて、ＳＰＩインターフェースからのハードウェア改修がわずかであっても、ＥＥＰＲＯＭから送られてきた受信データの最後の一ビットまで確実に受信することができるようになるという効果がある。
【００２１】
（第３手段）
本発明の第３手段は、請求項３記載のＥＥＰＲＯＭインターフェース内蔵マイクロコンピュータである。
【００２２】
本手段では、ＥＥＰＲＯＭインターフェースは、データ受信端子で受信する信号のうち前半の無意味な信号を空読みする空読み手段と、データ送信端子からの送信データにダミーデータを付け加えて送信データのデータ長を調整することができる送信データ生成手段とをもつ。
【００２３】
すなわち、通常のＳＰＩインターフェースではデータの送受信を並行して行うようになっているので、ＳＰＩインターフェースを改修したＥＥＰＲＯＭインターフェースでは、以下の二つの不都合が生じる恐れがある。
【００２４】
第一に、マイクロコンピュータがＥＥＰＲＯＭに対して命令およびアドレスを送っている間に、マイクロコンピュータのＥＥＰＲＯＭインターフェースが、データ受信端子にかかる電位を有意なデータとして読み込んでしまう恐れがある。そこで本手段では、ＥＥＰＲＯＭインターフェースに空読み手段を設けることにより、データ受信端子で受信する信号のうち前半の無意味な信号は、空読みされて読み捨てられるようになっている。その結果、本手段のマイクロコンピュータは、データ受信端子にかかる無意味な電位をＥＥＰＲＯＭからの有意なデータとして読み込んでしまうという不都合を、確実に防止することができる。
【００２５】
第二に、ＥＥＰＲＯＭからのデータ読み出し時において、マイクロコンピュータのＥＥＰＲＯＭインターフェースにおいて、データ送信端子からの電位が不定であっては、ＥＥＰＲＯＭの動作に何らかの不具合が起きる恐れがある。そこで本手段では、マイクロコンピュータのＥＥＰＲＯＭインターフェースに適正な送信データ生成手段を設けることにより、データ送信端子からの送信データに無害なダミーデータを付け加えて、送信データのデータ長を適正に調整することができるようにしてある。その結果、ＥＥＰＲＯＭからのデータ読み出し時においても、データ送信端子からＥＥＰＲＯＭに送られる信号は無害になり、ＥＥＰＲＯＭの誤動作は確実に防止される。
【００２６】
そればかりではなく、通常のＳＰＩにおいては、送受信できるデータの長さは８ビットか１６ビットに限られるのが普通であるが、送信データ生成手段によりこのようなデータ長の拘束から解放される。すなわち、ＥＥＰＲＯＭと送受信すべきデータの長さに合わせて送信データにダミーデータを付け加えて送信データ長を調整することにより、８ビットや１６ビット以外の長さのデータでも送受しすることができるようになる。
【００２７】
一例を挙げてより詳しく説明すると、ＥＥＰＲＯＭからのデータ読み出し時には、マイクロコンピュータからの送信データは、［ダミーデータ］＋［送信データ］＋［受信データ長のダミーデータ］という構成で、希望の受信データ長に合わせて送信される。逆に、ＥＥＰＲＯＭへのデータ書き込み時には、マイクロコンピュータからの送信データは、［ダミーデータ］＋［送信データ］という構成で、希望の送信データ長に合わせて送信される。その結果、送受信のデータ長が所望の長さに設定できるようになるので、ＥＥＰＲＯＭとの通信においてデータ長に関する自由度が増す。
【００２８】
したがって本手段によれば、前述の第１手段または第２手段の効果に加えて、ＳＰＩインターフェースからのハードウェア改修がわずかであっても、次の二つの効果を生じる。すなわち、先ず、送受信のデータ長が所望の長さに設定できるようになりデータ長に関する自由度が増すという効果があり、次に、より高い信頼性をもってＥＥＰＲＯＭとのデータ送受信をすることができるようになるという効果がある。
【００２９】
（第４手段）
本発明の第４手段は、請求項４記載のＥＥＰＲＯＭインターフェース内蔵マイクロコンピュータである。
【００３０】
本手段では、ＥＥＰＲＯＭインターフェースのハードウェアは、ＳＰＩ（シリアル・パラレル・インターフェース）のハードウェアを兼ねているので、インターフェース・ハードウェアの構成が簡素でありながら機能が充実している。ここで、前述した第１手段のインターフェース・ハードウェアの構成は、通常のＳＰＩ通信方式のものとわずかに違うにすぎないので、インターフェース・ハードウェアをＳＰＩと兼用にすることは、技術的に容易である。そして、兼用にしてもコストアップはわずかであるから、マイクロコンピュータの汎用性が増すという利点がある。
【００３１】
したがって本手段によれば、わずかのコストアップでマイクロコンピュータの汎用性を向上させることができるという効果がある。
【００３２】
【発明の実施の形態】
本発明のＥＥＰＲＯＭインターフェース内蔵マイクロコンピュータの実施の形態については、当業者に実施可能な理解が得られるよう、以下の実施例で明確かつ十分に説明する。
【００３３】
［実施例１］
（実施例１の構成）
本発明の実施例１としてのＥＥＰＲＯＭインターフェース内蔵マイクロコンピュータ１は、図１に示すように、ワンチップ・マイクロコンピュータであって、少なくとも四本の信号線でＥＥＰＲＯＭ２と接続されている。これら四本の導線は、同図中の上から順に、通信ビジー信号線ＢＵＳＹ、シリアルクロック信号線ＳＣＫ、データ出力信号線ＤＯおよびデータ入力信号線ＤＩである。本実施例のマイクロコンピュータ１は、通信ビジー端子１ｂ、シリアルクロック端子１ｃ、データ送信端子１ｄおよびデータ受信端子１ｅを有し、これらの各端子には、前述の各信号線が接続されている。
【００３４】
本実施例のマイクロコンピュータ１は、これらの端子１ｂ〜１ｅを介してＥＥＰＲＯＭ２とのシリアル通信によるデータの授受が可能なＥＥＰＲＯＭインターフェース１０を内蔵している。ＥＥＰＲＯＭインターフェース１０は、通常のＳＰＩを少し改修した構成をもち、通常のＳＰＩと異なって、送受信回路１１、ダミークロック信号生成回路１２、空読み手段１３および送信データ生成手段１４をもつ。ここで、三つの信号ＢＵＳＹ，ＳＣＫ，ＤＯは、ＥＥＰＲＯＭインターフェース１０のポート出力であり、残る一つの信号ＤＩだけは、ＥＥＰＲＯＭインターフェース１０のポート入力である。なお、ＥＥＰＲＯＭインターフェース１０は、通常のＳＰＩと兼用できる構成になっている。
【００３５】
送受信回路１１は、図２および図３に示すように、シリアルクロック信号ＳＣＫの立ち下がり時に、データ送信端子１ｄからの送信とデータ受信端子１ｅでの受信とを行う回路である。送受信回路１１は、マイクロコンピュータ１の集積回路の一部としてハードウェア的に構成されており、ＣＰＵに負荷をかけることがない上に処理速度が非常に速い。
【００３６】
ダミークロック信号生成回路１２は、データ受信端子１ｅでＥＥＰＲＯＭ２からの最終信号Ｄ０を受信できるように、図３の右端に示すように、シリアルクロック信号ＳＣＫが終了した後で内部的なダミークロック信号を生成する回路である。ダミークロック信号生成回路１２も、マイクロコンピュータ１の集積回路の一部としてハードウェア的に構成されており、やはりＣＰＵに負荷をかけることがない。なお、ダミークロック信号生成回路１２は、送受信回路１１の一部として構成されている。
【００３７】
空読み手段１３は、図３の左半部に示すように、データ受信端子１ｅで受信する信号ＤＩのうち前半の無意味な信号を空読みするソフトウェア的に構成された手段である。一方、送信データ生成手段１４は、図２および図３の右上方に示すように、データ送信端子１ｄからの送信データＤＯにダミーデータを付け加えて送信データＤＯのデータ長を調整することができる手段であり、ソフトウェア的に構成されている。空読み手段１３および送信データ生成手段１４のソフトウェアは、マイクロコンピュータ１のＲＡＭまたはＲＯＭに格納されており、ＣＰＵによって演算処理される。
【００３８】
（実施例１の作用）
本実施例のＥＥＰＲＯＭインターフェース内蔵マイクロコンピュータ１は、以上のように構成されているので、以下のような作用を発揮する。
【００３９】
送受信回路１１は、図２および図３に示すように、シリアルクロック信号ＳＣＫの立ち下がり時に、データ送信端子１ｄからの送信データＤＯの送信とデータ受信端子１ｅでの受信データＤＩの受信とを行う作用をもつ。それゆえ、ＥＥＰＲＯＭ２と通信するに際して、従来技術と異なって、ＣＰＵで処理するインターフェース制御用ソフトウェアは不要であり、ハードウェアによってデータ送受信が高速処理される。
【００４０】
また、空読み手段１３は、ＥＥＰＲＯＭ２からのデータ読み出し時に、図３の左半部に示すように、データ受信端子１ｅで受信する受信データＤＩを含む信号のうち前半の無意味な信号を空読みする作用をもつ。すなわち、データ受信端子１ｅで受信する信号のうち前半の無意味な信号は、空読みされて読み捨てられるので、データ受信端子１ｅにかかる無意味な電位をＥＥＰＲＯＭ２からの有意なデータとして読み込んでしまうような不都合は生じない。
【００４１】
一方、送信データ生成手段１４は、図２および図３の上部の数列に示すように、データ送信端子１ｄからの送信データＤＯに主にゼロからなる無害なダミーデータを付け加えて送信データＤＯのデータ長を調整する作用をもつ。その結果、送信データＤＯのデータ長の調整が可能になるばかりではなく、ＥＥＰＲＯＭの誤動作も確実に防止される。
【００４２】
さらに、ダミークロック信号生成回路１２は、図３の右端に示すように、シリアルクロック信号ＳＣＫが終了した後、送受信回路１１の内部でダミークロック信号を生成する作用をもつ。その結果、シリアルクロック信号ＳＣＫの最後のパルスの後にくるＥＥＰＲＯＭ２からの最終信号Ｄ０は、データ受信端子１ｅで確実に受信されるようになり、受信データＤＩの最後の一ビットまで読み落としがなくなる。
【００４３】
（実施例１の効果）
本実施例のマイクロコンピュータ１は、前述のように構成されており、以上の作用をもつので、以下のような効果を奏する。
【００４４】
第一に、送受信回路１１により、データ入出力タイミングがハードウェア的に同期させられているので、従来技術のインターフェース制御用ソフトウェアが不要になり、インターフェース・ソフトウェアが大幅に簡素化される。つまり、通常のＳＰＩのインターフェース・ハードウェアをわずかに改修するだけで、ＥＥＰＲＯＭ２との通信用のインターフェース・ソフトウェアのコードサイズを大幅に低減することができる。
【００４５】
それゆえ、同ソフトウェアを格納するためのＲＯＭ容量はわずかで済むようになるという効果がある。また、同ソフトウェアの処理時間が大幅に短縮され、短時間でのマイクロコンピュータ１とＥＥＰＲＯＭ２とのシリアル通信が可能になるという効果がある。さらに、同ソフトウェアの演算処理にかかるＣＰＵタイムもわずかで済むので、ＥＥＰＲＯＭ２との通信に割かれるＣＰＵタイムが大幅に低減され、ＣＰＵがすぐに他の処理にかかることができるようになるという効果がある。すなわち、シリアル通信はＥＥＰＲＯＭインターフェースにほとんど任せきりにして、ＥＥＰＲＯＭ２とのシリアル通信を行っている間に、マイクロコンピュータ１のＣＰＵは他のタスクを処理することができるようになるという効果がある。
【００４６】
第二に、従来のＳＰＩからのインターフェース・ハードウェアの改修はわずかであるうえに、ＥＥＰＲＯＭモード用のインターフェース・ソフトウェアを格納するためのＲＯＭ容量が少なくて済むので、コストアップはほとんどない。むしろインターフェース・ソフトウェアの開発費用とＲＯＭ容量との低減分により、かえってコストダウンになるという効果がある。
【００４７】
以上詳述したように、本実施例のＥＥＰＲＯＭインターフェース内蔵マイクロコンピュータ１によれば、コストアップを防ぎながら、ＥＥＰＲＯＭシリアルインターフェース制御用ソフトウェアのコードサイズを大幅に低減することができる。その結果、同ソフトウェアの格納に必要とされるＲＯＭ容量が減るばかりではなく、短時間でＥＥＰＲＯＭとの通信ができるようになるうえに、ＣＰＵをより有効に利用できるようになるという効果がある。また、送受信のデータ長が所望の長さに設定できるようになり、データ長に関する自由度が増すという効果もある。
【図面の簡単な説明】
【図１】  実施例１としてのマイクロコンピュータの構成を示す模式図
【図２】  実施例１でのデータ書き込み時の信号タイミングチャート
【図３】  実施例１でのデータ読み出し時の信号タイミングチャート
【図４】  クロック同期シリアルインターフェースの接続を示す模式図
【図５】  クロック同期シリアルインターフェースのタイミングチャート
【図６】  クロック同期シリアルインターフェースのタイミングチャート
【符号の説明】
１：ＥＥＰＲＯＭインターフェース内蔵マイクロコンピュータ
１０：ＥＥＰＲＯＭインターフェース（ＳＰＩと兼用）
１１：送受信回路    １２：ダミークロック信号生成回路
１３：空読み手段    １４：送信データ生成手段
１ｂ：通信ビジー端子    １ｃ：シリアルクロック端子
１ｄ：データ送信端子    １ｅ：データ受信端子
２：ＥＥＰＲＯＭ
１’：従来のマイクロコンピュータ（マスター側）
２’：他のデバイス（スレーブ側）
【図１】
0003829906.tif 000002
【図２】
0003829906.tif 000003
【図３】
0003829906.tif 000004
【図４】
0003829906.tif 000005
【図５】
0003829906.tif 000006
【図６】
0003829906.tif 000007