(57)【特許請求の範囲】
【請求項１】
消費電力を低減化させるＣＭＯＳインバータ回路であって、
第１のｐチャンネルトランジスタと第１のｎチャンネルトランジスタが直列接続されたインバータ回路と、
前記インバータ回路の入力端子にその入力端子の一つが接続された第１のＮＡＮＤ回路と、
前記第１のＮＡＮＤ回路の出力端子にその入力端子の一つが接続された第２のＮＡＮＤ回路と、
そのゲート端子が前記第２のＮＡＮＤ回路の出力端子に、そのソース端子が第１電源電圧に、そして、そのドレイン端子が前記インバータ回路を構成する前記ｐチャンネルトランジスタのドレイン端子に、それぞれ接続された第２のｐチャンネルトランジスタと、
前記インバータ回路の入力端子にその入力端子の一つが接続された第１のＮＯＲ回路と、
前記第１のＮＯＲ回路の出力端子にその入力端子の一つが接続された第２のＮＯＲ回路と、
そのゲート端子が前記第２のＮＯＲ回路の出力端子に、そのソース端子が第２電源電圧に、そして、そのドレイン端子が前記インバータ回路を構成する前記ｎチャンネルトランジスタのソース端子に、それぞれ接続された第２のｎチャンネルトランジスタと、
から構成されたことを特徴とするＣＭＯＣインバータ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＣＭＯＳ集積回路デバイス、特に電力消費量を低減したＣＭＯＳインバータ集積回路に関する。
【０００２】
【従来の技術】
インバータや論理ゲートなどの従来のＣＭＯＳデバイスでは、ｐ型チャンネル・デバイスもｎ型チャンネル・デバイスも、切り替えの遷移中に両デバイスとも「オン」になると、直線領域を通過する。電源から地面まで両デバイスを通過するドレイン電流は無駄になる（「通過」電流）。通過電流は、電源電流を監視しながら、負荷をかけずにこのような回路の遷移分析シミュレーションを行うことにより、正確に求めることができる。インバータの典型的な通過電流を、図１の６に示す。図１は、時間に対する通過電流を示す。
【０００３】
この問題は、チャンネルが短いＣＭＯＳテクノロジーで製造された数百キロヘルツという比較的遅いクロック速度で作動する回路の設計により、さらに悪化する。このテクノロジーは、数百キロヘルツの範囲のクロック速度で作動でき、ゲートの遅延は１ナノ秒未満である。クロック速度が比較的遅いと、ｐ型チャンネルとｎ型チャンネルとの両デバイスが「オン」になる時間が長くなり、「オン」が長くなると、その結果、電源から地面までに電流が流れる時間が長くなる。
【０００４】
この問題は、バッテリー駆動の発振器回路、および電力消費量が特に重要なパラメータとなる場合に、明瞭である。バッテリー駆動の発振器のこのような用途は、ペン入力コンピュータに見られることがある。ペン入力コンピュータでは、ペンが信号を発し、信号は、ペンとパッドまたはテンプレートとの間の位置を一致させるのに使用される。ペンに使用される発振器の周波数は、外部のコンポーネントによって規定される。信号の波形は正弦波である。
【０００５】
【発明が解決しようとする課題】
改良型のインバータ回路を提供することが、本発明の目的である。
【０００６】
改良型のＣＭＯＳインバータ回路を提供することが、本発明の別の目的である。
【０００７】
電力消費量を低減したインバータ回路を提供することが、本発明の別の目的である。
【０００８】
発振器用の改良型のインバータ回路を提供することが、本発明のさらなる目的である。
【０００９】
ペン入力コンピュータのペンなどの電気／電子ペンで、電力損失を低減した回路を提供することが、本発明のさらに別の目的である。
【００１０】
【課題を解決するための手段】
前記目的を達成するために、本発明は、消費電力を低減化させるＣＭＯＳインバータ回路であって、第１のｐチャンネルトランジスタと第１のｎチャンネルトランジスタが直列接続されたインバータ回路と、前記インバータ回路の入力端子にその入力端子の一つが接続された第１のＮＡＮＤ回路と、前記第１のＮＡＮＤ回路の出力端子にその入力端子の一つが接続された第２のＮＡＮＤ回路と、そのゲート端子が前記第２のＮＡＮＤ回路の出力端子に、そのソース端子が第１電源電圧に、そして、そのドレイン端子が前記インバータ回路を構成する前記ｐチャンネルトランジスタのドレイン端子に、それぞれ接続された第２のｐチャンネルトランジスタと、前記インバータ回路の入力端子にその入力端子の一つが接続された第１のＮＯＲ回路と、前記第１のＮＯＲ回路の出力端子にその入力端子の一つが接続された第２のＮＯＲ回路と、そのゲート端子が前記第２のＮＯＲ回路の出力端子に、そのソース端子が第２電源電圧に、そして、そのドレイン端子が前記インバータ回路を構成する前記ｎチャンネルトランジスタのソース端子に、それぞれ接続された第２のｎチャンネルトランジスタと、から構成されたことを特徴とするＣＭＯＣインバータ回路を提供するものである。
【００１１】
本発明のもう一つの長所は、出力信号の大きさが増大することである。このように、電力消費量を低減しながら、出力信号が増大すると、発振器などのＣＭＯＳ回路の効率は著しく高くなる。
【００１２】
【実施例】
まず、図２に示した、無負荷の従来技術のインバータ回路１０について考察する。このようなインバータ回路は、従来は、リング発振器の遅延ステージとして使用され、このような発振器の一つが、「可変電流源および静電容量を有する制御可能な多相リング発振器」と題した米国特許第5,302,920号に記載され、この特許は、参照により本明細書に組み込まれる。電界効果トランジスタ(FET)とも呼ばれるｐ型チャンネル１２およびｎ型チャンネル１４の両デバイスは、両ゲートに同時に与えられる経時変化の入力信号によって作動する。入力信号ＶINの低から高の遷移について、まず説明する。入力信号ＶINが低い状態の場合は、ｐ型チャンネル・デバイス１２が完全に「オン」で、ｎ型チャンネル・デバイス１４が完全に「オフ」であり、したがって、電源電圧ＶＤＤおよびＧＲＯＵＮＤからの電流を遮断する。入力信号が低から高に遷移する間、入力信号がｎ型チャンネル・デバイス１４の閾値電圧に到達すると、ＭＮ1が導通し始め、ＭＰ１デバイスによって供給された電圧を低下させる。入力信号がインバータのトリップ・ポイントを通過する時点で、ＭＮ１を通過する通過電流は、ほぼ最高になる。入力電圧がさらに増加すると、ＭＰ１デバイスから得られる電流が減少し、これが「オフ」になる。時間に対する通過電流のおおよその形状は、図１の６に示すように、ほぼ三角形である。平均電流は、この三角形の面積を入力信号の半分の期間で割ることにより得られる。半分の期間を用いるのは、通過電流が１期間に２回ずつ流れるからである。
【００１３】
「通過」電流の流れを中断させるために、図３に示すよう、１対のＭＰ２およびＭＮ２デバイス１６および１８を、回路に挿入する。この２個のデバイスは、ＭＰ１およびＭＮ１デバイスと直列に接続される。ＭＰ２およびＭＮ２の両デバイスのゲートは、バッファ２２が制御する。バッファ２２の伝搬の遅延は、ＭＰ１／ＭＮ１インバータ１０の遷移時間よりはるかに短いことに留意しなければならない。低から高への遷移中に、入力信号ＶINが徐々に上昇し始めると、バッファ２２が、それを出力側に表れる高速立ち上がりパルスに変換し、これによって波を形成する回路として働く（図４のBUFFER OUT信号で示す）。この高速パルスは、ＭＰ１／ＭＮ１インバータがトリップ・ポイント（図４のＶTRIP）に到達するはるか以前に、ＭＰ２デバイスを切り、通過電流の流れが遮断される。同様の事象のシーケンスが、入力信号の高から低への遷移でも生じる。バッファ２２は、ＭＰ１／ＭＮ１インバータのトリップ・ポイント（ＶTRIP）に到達する前にＭＮ２を切り、この場合も、入力信号の負の遷移により、通過電流の流れが低減する。
【００１４】
インバータのトリップ・ポイントは、通常、１／２ＶＤＤであるが、この値は、設計で絶対必要な値ではない。この設計の絶対必要な部分は、バッファ２２がＭＰ１／ＭＮ１インバータの入力信号の遷移時間より高速である（すなわち、伝搬の遅延が短い）ことである。
【００１５】
通過電流を除去または低減すると、電力消費量が著しく減少する。それにより、（ペン入力コンピュータのペンなどの）バッテリーで動くシステムの電力供給の寿命が長くなるか、あるいはいわゆる「グリーンＰＣ」などの環境にとって健全な製品の電力消費量が少なくなる。計算上では、ペン型発振器の場合、電力消費量の減少は４０％を上回る。電力効率がどの程度上昇するかは、システムの速度およびシステムの製造に用いたＣＭＯＳテクノロジーの差に左右される。サブミクロンの形状でＣＭＯＳテクノロジーが高速になるほど、システムの比較的低速の作動部分で、より多くの電力を節約できる。これは、ＣＭＯＳテクノロジーが高速になると、チャンネルの長さが短くなり、したがって、同じチャンネル幅で送れる電流が大きくなるからである（その結果、「通過電流」が大きくなる）。  本発明の２番目の重要な側面は、出力信号の大きさが増大することである。本明細書の例では、ＶOUTの振幅増加量は約１０％である。この増加は、通過電流低減の副産物である。負荷（図示せず）は、通常は駆動回路の電流の一部を奪う通過電流によって生じる損失もなく、駆動／減衰デバイスＭＰ１／ＭＮ１によって供給される全電流で印加／解放される。改良の割合は、本発明を用いた特定の回路の速度および適用されたＣＭＯＳテクノロジーの差によって異なる。ＣＭＯＳテクノロジーの速度が上がると、それだけ大きく改善される。
【００１６】
インバータ／駆動回路がトライステートであることが必要な場合のために、修正された回路を導入した状態を図５に示す。ＮＡＮＤおよびＮＯＲゲートを２段階にすることにより、制御信号の適切な極性が得られる。
【００１７】
前述したように、図３のバッファは、インバータの入力信号ＶINの遷移時間より、はるかに高速でなければならない。同様に、図５の制御ロジック（すなわちＮＡＮＤおよびＮＯＲゲート）は、インバータの入力信号ＶINの遷移時間より、はるかに高速でなければならない。追加的なこれらのデバイスのチャンネルの方が長いにもかかわらず、これは達成可能である。というのは、出力トランジスタＭＰ１およびＭＮ１の遷移時間は、本質的に、産業で使用されている標準的なＮＡＮＤおよびＮＯＲゲートの遷移時間より遅い。
【００１８】
図５の作動を、表１に示す真理表で、以下に示す。
【００１９】
【表１】
0003759643.tif 000002
低電力モードを起動するには、電力低下信号ＰＤをＬＯＷ（低）に設定し（したがって、逆の信号ＰＤ／はＨＩＧＨ（高）に設定される）、イネーブル信号ＥＮをＬＯＷに設定する（したがって、逆のＥＮ信号ＥＮ／はＨＩＧＨに設定される）。その結果、ＮＯＲ２Ａゲート３２およびＮＯＲ２Ｂゲート３４は、トランジスタＭＮ２のゲートへの入力信号ＶINを通過させる。同様に、ＮＡＮ２Ａゲート３６およびＮＡＮ２Ｂゲート３８は、トランジスタＭＰ２のゲートへの入力信号ＶINを通過させる。したがって、回路は図３と同様の方法で作動する。
【００２０】
トライステート・モードを起動するには、電力低下信号ＰＤをＨＩＧＨに設定する（したがって、逆のＰＤ信号ＰＤ／はＬＯＷに設定される）。その結果、ＬＯＷ電圧レベルがＮＯＲ２Ｂゲート３４から出力され、したがって、トランジスタＭＮ２が「オフ」になる。同様に、その結果、ＨＩＧＨ電圧レベルがＮＡＮ２Ｂゲート３８から出力され、したがって、トランジスタＭＰ２が「オフ」になる。トランジスタＭＰ２およびＭＮ２が両方とも「オフ」であるので、出力Ｖoutはトライステートになる。
【００２１】
何らかの理由で、図５の回路を、たとえば本明細書に記載した電力節約の技術を用いた場合と用いない場合との両方で、電力消費量を試験／比較するため、通常モードまたは高電力モードにすることが望ましい場合は、高電力モードが提供される。ＰＤを「低」、ＥＮを「高」に設定すると、ＮＯＲ２Ａゲートの出力が「低」になり、ＮＯＲ２Ｂゲート３４の出力が「高」になる。これでトランジスタＭＮ２がオンになり、これが実際に、ＭＮ１の電源をＧＲＯＵＮＤにつなぐ。同様に、ＮＡＮ２Ａゲート３６の出力が「高」になると、ＮＡＮ２Ｂゲート３８の出力は「低」になる。これでトランジスタＭＰ２がオンになり、これが実際に、ＭＰ１の電源をＶＤＤにつなぐ。したがって、回路は、図２のインバータ２０と同様の方法で作動するよう構成される。
【００２２】
同様に、追加的なｐ型チャンネルおよびｎ型チャンネルのトランジスタを、既存のｐ型チャンネルおよびｎ型チャンネルのトランジスタ対のインバータと直列に設けることにより、インバータのトランジスタが同時に「オン」になる時間の長さが短縮するか取り除かれ、これによって、ＶＤＤからＧＲＯＵＮＤに流れる電流の量が減少する。
【００２３】
本発明の好ましい実施例を図示し、説明してきたが、本明細書で開示された構造に厳密に制限するものではなく、特許請求の範囲で規定された本発明の範囲内で行われるすべての変更または修正に対して権利が留保されることを理解されたい。
【００２４】
【発明の効果】
本願発明は以上の簡単な回路構成により、ＣＭＯＳインバータのｐ型チャンネル及びｎ型チャンネルのデバイスを同時に流れる電流の量を大幅に減少させ、これによりＣＭＯＳ発振器、インバータ、ゲートおよびその他のＣＭＯＳ回路の電力効率を飛躍的に向上させることができた。
【図面の簡単な説明】
【図１】  図２および４の回路の電力消費量のグラフである。
【図２】  従来のＣＭＯＳインバータの略図である。
【図３】  本願発明に係る電力消費量を低減させた改良型のＣＭＯＳインバータの略図である。
【図４】  図３の回路のタイミング図である。
【図５】  本願発明に係るトライステートの能力を有する改良型の低電力ＣＭＯＳインバータの略図である。
【符号の説明】
６    時間に対する典型的な通過電流
１０    インバータ
１２    ｐ型チャンネル・デバイス
１４    ｎ型チャンネル・デバイス
１６    ＭＰ２デバイス
１８    ＭＮ２デバイス
２２    バッファ
３２    ＮＯＲ２Ａゲート
３４    ＮＯＲ２Ｂゲート
３６    ＮＡＮ２Ａゲート
３８    ＮＡＮ２Ｂゲート
【図１】
0003759643.tif 000003
【図２】
0003759643.tif 000004
【図３】
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【図４】
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【図５】
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