(57)【特許請求の範囲】
【請求項１】
ソース電極およびドレイン電極のいずれか一方が電源に接続され、他方が負荷に接続された第１のＭＯＳ型半導体素子と、前記負荷に接続されたソース電極またはドレイン電極と接地電位との間に接続されて前記負荷の電圧を検出する負荷電圧検出手段と、前記負荷電圧検出手段に並列に接続されたコンデンサと、基準となる基準電圧信号を発生する基準電圧発生手段と、前記負荷電圧検出手段からの信号と前記基準電圧信号との差異を検出する誤差検出手段とを具備し、前記誤差検出手段からの信号に応じて前記第１のＭＯＳ型半導体素子のゲート電極を制御して、前記第１のＭＯＳ型半導体素子の負荷が接続された側の電極の電圧を一定に保持する電圧レギュレータにおいて、
前記コンデンサと直列に接続され制御入力信号に応じて抵抗値が変化する可変抵抗手段と、
負荷に流れる電流を検出する負荷電流検出手段と、
前記負荷電流検出手段によって検出された電流の増加または減少に従って前記可変抵抗手段の抵抗値を減少または増加させるような前記制御入力信号を生成する制御信号生成手段と、
を備えていることを特徴とする電圧レギュレータ。
【請求項２】
前記可変抵抗手段は前記コンデンサと接地電位との間に介挿された電圧制御型抵抗であり、前記制御信号生成手段は前記制御入力信号として前記電圧制御型抵抗を制御するための制御電圧を発生させることを特徴とする請求項１記載の電圧レギュレータ。
【請求項３】
前記電圧制御型抵抗は、第２のＭＯＳ型半導体素子で構成したことを特徴とする請求項２記載の電圧レギュレータ。
【請求項４】
前記可変抵抗手段は前記コンデンサと接地電位との間に介挿された電流制御型抵抗であり、前記制御信号生成手段は前記制御入力信号として前記電流制御型抵抗を制御するための制御電流を発生させることを特徴とする請求項１記載の電圧レギュレータ。
【請求項５】
前記電流制御型抵抗は、バイポーラ型半導体素子で構成したことを特徴とする請求項４記載の電圧レギュレータ。
【請求項６】
前記負荷電流検出手段は、ソース電極およびドレイン電極のいずれか一方が電源に接続され、他方が前記制御信号生成手段に接続され、ゲート電極が前記誤差検出手段の出力に接続された第３のＭＯＳ型半導体素子で構成したことを特徴とする請求項１記載の電圧レギュレータ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は電圧レギュレータに関し、特に変動する可能性のある電圧を入力として受け、これを制御して、出力に接続された負荷に一定電圧に安定化された電圧を供給する、電圧レギュレータに関する。
【０００２】
【従来の技術】
電源電圧を制御して一定の電圧を負荷に供給する電源回路としては、大きく分類して次の２つの方法が知られている。第１の方法は、電源と負荷との間に半導体素子を介挿し、この半導体素子を電圧もしくは電流制御型抵抗素子として作用させて、その半導体素子に流れる電流とその抵抗成分により生じる電圧降下の値を制御することにより負荷に供給する電圧が一定になるようにする方法である。第２の方法は、電源と負荷との間に半導体素子とコイルおよびまたはコンデンサを介挿し、その半導体素子をスイッチング素子として作用させて、電気エネルギからコイルの磁気エネルギまたはコンデンサの静電エネルギへの変換およびその逆の変換過程を通して、その変換比率をスイッチング素子により制御することにより負荷に供給する電圧が一定になるようにする方法である。通常、前者はリニアレギュレータ、後者はスイッチングレギュレータと称される。
【０００３】
スイッチングレギュレータは、よく知られるように、電源変換効率が高くかつ元の電源電圧より高い電圧でも低い電圧でも得ることができる上、逆極性の電圧を得ることもできる。一方、リニアレギュレータは、その動作原理から元の電源電圧より低い電圧しか出力できないこと、および変換効率がスイッチングレギュレータより低いなど、スイッチングレギュレータに比べて欠点がある。
【０００４】
しかしながら、リニアレギュレータでは電気的なスイッチングを行わないことから、いわゆるスイッチングノイズが発生することがなく、低ノイズを要求される電子機器へ電源を供給する回路として多用されている。とりわけ、無線を扱う電子機器、映像信号を扱う電子機器など、比較的高周波の信号を扱う電子機器においては、電源からのノイズの混入を他の電子機器以上に防止することが要求されており、リニアレギュレータを使用することにより、信号帯域への電源からのノイズ混入を防止している。
【０００５】
図５は一般的なリニアレギュレータの構成例を示す図である。図５において、リニアレギュレータは、電源端子１にソース電極が接続されドレイン電極に出力端子２が接続された第１のＭＯＳ（Metal-Oxide Semiconductor）型半導体素子３と、出力端子２と接地電位との間に接続された分圧用抵抗Ｒa，Ｒb、出力コンデンサＣおよび抵抗Ｒeと、基準電圧源４と、分圧用抵抗Ｒa，Ｒbからの信号と基準電圧源４からの基準電圧信号とを入力とし、出力を第１のＭＯＳ型半導体素子３のゲート電極に接続された誤差増幅器５とから構成され、出力端子２には負荷ＲLが接続されている。ここで、出力コンデンサＣは、第１のＭＯＳ型半導体素子３、分圧用抵抗Ｒa，Ｒb、誤差増幅器５で構成される、いわゆる制御ループを安定にするために必要な容量成分である。また、抵抗Ｒeは実際の回路素子として実装されるものではないが、出力コンデンサＣの等価直列抵抗成分を表す抵抗である。
【０００６】
電源端子１と出力端子２との間に介挿された第１のＭＯＳ型半導体素子３は前述の電圧制御型抵抗素子として動作し、分圧用抵抗Ｒa，Ｒbにより分圧して検出された出力電圧信号と基準電圧信号との差異を誤差増幅器５によって増幅し、その誤差増幅器５の出力信号により第１のＭＯＳ型半導体素子３を制御してその抵抗値を変えることにより、その抵抗成分による電圧降下の値を制御することで、結果として出力電圧が一定に保持される。
【０００７】
上述の回路構成において、電源端子１に交流的なノイズが重畳した場合に出力端子２に生じる電圧変動の割合を示す特性値として、通常、電源電圧変動除去比（以下、ＰＳＲＲと表記）が用いられる。
【０００８】
上述したように、特に無線用途などにおいては、このＰＳＲＲとしては、より高い周波数まで大きなＰＳＲＲが得られることが要求され、また、回路全体としての消費電流についても、特に携帯用途においては低消費電流化が必須の要求となっている。これらの要求特性を実現する上では、前述の誤差増幅器５に大きな増幅率を付与した構成とすることが有効な手段となる。
【０００９】
しかしながら、この増幅率を単純に大きくした構成とすると、レギュレータ回路全体としての動作が不安定になり、いわゆる発振現象を引き起こす。
この不安定動作を避けるためには、出力コンデンサの容量を大きくすることが有効である。しかし、一方では、回路全体のサイズを小さくする上では、回路部品のサイズを小さくすることが必要になる。第１のＭＯＳ型半導体素子３、誤差増幅器５、分圧用抵抗Ｒa，Ｒbは、集積回路として単一のシリコン半導体とすることも可能であるのに対し、出力コンデンサＣは集積化が困難で個別部品とせざるを得ないことから、より小さな外形サイズのコンデンサの使用が求められ、結果として、コンデンサ容量はあまり大きくできないことになる。
【００１０】
他方、上述のレギュレータの安定動作に寄与する要因として、出力コンデンサの等価直列抵抗が知られている。シリーズレギュレータ全体としての構成に依存するが、一般に、この等価直列抵抗がある程度以上の値をもつ出力コンデンサを用いる方が、安定な動作を実現することができる。
【００１１】
しかしながら、上述のとおり、外形サイズの小さなコンデンサが要求されており、この外形サイズの小さなコンデンサとしてはセラミック型コンデンサがよく知られているが、他のたとえばタンタル型コンデンサなどに比べ、同一の容量でもその外形サイズが小さい利点はあるが、前述の等価直列抵抗の値も小さい。
【００１２】
加えて、この等価直列抵抗は個々のコンデンサによってその大きさは大きくばらつき、一定の等価直列抵抗のコンデンサだけを使用することは現実的に不可能である。
【００１３】
ここで、図５の構成の従来方法による回路構成の安定性について解析的に説明する。
図６はＭＯＳ型半導体素子の等価回路を示す図である。ただし、図６においては、誤差増幅器５の出力抵抗Ｒop、分圧用抵抗Ｒa，Ｒb、負荷ＲL、出力コンデンサＣ、出力コンデンサＣの等価直列抵抗である抵抗Ｒeも同時に示してある。電圧制御型抵抗である第１のＭＯＳ型半導体素子３は、図６に示すような等価回路で表すことができることはよく知られている。ここで、Ｖgは第１のＭＯＳ型半導体素子３のゲート電圧、Ｖg1は誤差増幅器５の出力電圧、Ｖsはソース電圧、Ｖoはドレイン電圧、ｇmは伝達コンダクタンス、Ｖgsはゲート・ソース間電圧、Ｃgsはゲート容量、ｒdsはソースドレイン抵抗を表している。この等価回路より各部の電圧の伝達関数を求めることにより、シグナルフロー図を描くことができる。
【００１４】
図７は従来の回路をシグナルフロー図として示した図である。図７において、破線で囲った部分が第１のＭＯＳ型半導体素子３を表し、各箱は伝達関数を表している。すなわち、第１のＭＯＳ型半導体素子３の出力側への信号伝達要素３ａは伝達関数Ｔdを表し、第１のＭＯＳ型半導体素子３のゲート側の信号伝達要素３ｂは伝達関数Ｔgを表し、第１のＭＯＳ型半導体素子３のゲート容量とそれを駆動する誤差増幅器５の出力抵抗とによる信号伝達要素３ｃは伝達関数Ｔg1を表している。各伝達関数Ｔd，Ｔg，Ｔg1はそれぞれ以下の式で表される。
【００１５】
伝達関数Ｔdは、
【００１６】
【数１】
0003750453.tif 000002
【００１７】
伝達関数Ｔgは、
【００１８】
【数２】
0003750453.tif 000003
【００１９】
伝達関数Ｔg1は、
【００２０】
【数３】
0003750453.tif 000004
【００２１】
ここで、ｓは複素周波数である。また、式（１）におけるＺLは、
【００２２】
【数４】
0003750453.tif 000005
【００２３】
である。ただし、Ｒは、
【００２４】
【数５】
0003750453.tif 000006
【００２５】
である。
また、一般的に誤差増幅器としてはいわゆる演算増幅器が用いられるが、その周波数的な応答特性は、演算増幅器の第１ポール周波数１／ａ1、第２ポール周波数１／ａ2、開ループゲインＡ0とすると、演算増幅器の増幅率Ａは次の式で近似的に表される。
【００２６】
【数６】
0003750453.tif 000007
【００２７】
以上の式を用いると、シリーズレギュレータ回路としての動作の安定性については以下のように説明できる。
すなわち、図７のシグナルフロー図に示すとおり、シリーズレギュレータは第１のＭＯＳ型半導体素子３、負荷回路、誤差増幅器５で構成されるいわゆる帰還増幅器の構成になっている。したがって、シリーズレギュレータの安定性はこの帰還増幅器の安定性そのものになる。帰還増幅器が安定に動作するには、よく知られたとおり、回路の開ループゲイン特性において、位相が１８０度遅れるまでにゲインが０ｄＢ以下になることである。
【００２８】
ここで、図６より従来回路構成の開ループゲイン特性を求めると以下のようになる。
【００２９】
【数７】
0003750453.tif 000008
【００３０】
第１のＭＯＳ型半導体素子が飽和領域で動作している場合、ｒds≫１とみなせるので、式（７）は以下のように近似できる。
【００３１】
【数８】
0003750453.tif 000009
【００３２】
式（８）において、開ループ特性の分母項はポールを、分子項はゼロを表している。よく知られたとおり、ポールは開ループゲインを低下させるとともに位相を９０度遅らせ、一方、ゼロは開ループゲインを上昇させるとともに位相を進める作用がある。回路の安定性を考える場合、特に低い周波数におけるポールとゼロが重要な作用をする。式（８）より、一般的な従来構成のシリーズレギュレータにおいてはこれらのポールとゼロは以下のようになる。
［制御に使用する演算増幅器の第１ポール］
シリーズレギュレータ回路に含まれる演算増幅器の第１ポールが、そのまま開ループのポールとなるもので、式（８）においては分母項（１＋ｓａ1）に対応する。
【００３３】
たとえば、標準的な１μｍのＣＭＯＳプロセスにより作成された一般的な構成の演算増幅器の場合には、通常、このポールの周波数は１００Ｈｚ〜１０ＫＨｚに発生する。
【００３４】
なお、演算増幅器の第２ポールについては、通常、数ＭＨｚのレベルになる。［出力端子に接続される出力容量と負荷のインピーダンスによって構成されるポール］
式（８）の分母項（１＋ｓＣ（Ｒ＋Ｒe））に対応するポールである。この項はＲ、すなわち式（５）におけるＲLを含んでおり、負荷の抵抗、すなわち負荷に供給する電流の値の大小により大きく変化することになる。
【００３５】
通常、出力コンデンサとしては、０．１μＦ〜１０μＦ程度の容量のコンデンサが、また、電圧検出抵抗としては、消費電流を抑制する観点から２つ合わせて数百ＫΩ〜数ＭΩに設定される。
【００３６】
この場合、負荷に供給する電流が極めて少ないとき、すなわち、出力端子に負荷を接続しないか、もしくは電圧検出抵抗に比べて負荷の抵抗が十分に高い場合には、式（５）はＲ＝Ｒa＋Ｒbと近似でき、かつ、Ｒ≫Ｒeであるので、このポールの周波数は式（９）で表すことができる。
【００３７】
【数９】
0003750453.tif 000010
【００３８】
式（９）において、実際によく用いられる回路として、仮に出力コンデンサの容量の例として０．１μＦ、電圧検出抵抗の合計値を１ＭΩとすると、ポールの位置は約１．６Ｈｚと計算できる。
【００３９】
一方、出力電流が大きい場合、すなわち負荷の抵抗値が小さい場合は、式（５）において電圧検出抵抗の値を無視できるため、式（１０）で近似できる。
【００４０】
【数１０】
0003750453.tif 000011
【００４１】
負荷の抵抗を仮に５０Ωとすると、ポールの周波数は約３２ＫＨｚとなる。
［使用する演算増幅器の出力抵抗とＭＯＳ型半導体素子のゲート容量で構成されるポール］
ＭＯＳ型半導体素子のゲート容量は、用いるＭＯＳ型半導体素子のサイズに依存する。一般的なシリーズレギュレータでは数１０から数百ｐＦの大きさとなることが多い。また、演算増幅器の出力抵抗は、演算増幅器の出力回路の構成方法および出力回路に用いる半導体素子のサイズにも依存するが、通常の電圧レギュレータではこの演算増幅器の出力抵抗はできるだけ低くなるよう設計され、数１０Ωから数１００Ω程度の値となるようにされる。仮にゲート容量１００ｐＦ，演算増幅器の出力抵抗１００Ωとすると、このポールの周波数は１６ＭＨｚとなる。
［出力コンデンサの直列等価抵抗と容量によって発生するゼロ］
出力コンデンサの直列等価抵抗は、コンデンサの種類にもよるが、通常０．１Ω〜５０Ω程度あることが知られている。出力コンデンサの容量と抵抗の直列接続であるため、いわゆるハイパスフィルタを構成し、位相を進め、ゲインを上昇させるゼロ点となる。例として０．１μＦのコンデンサに等価直列抵抗成分として１Ωが含まれていた場合には、ゼロ点の周波数は１．６ＭＨｚとなる。
【００４２】
【発明が解決しようとする課題】
以上の解析によれば、比較的低周波領域においてその安定性を決めているものは、演算増幅器の第１ポール、出力コンデンサ容量と負荷によるポール、出力コンデンサの等価直列抵抗によるゼロが支配的であることがわかる。ここで、従来の回路構成によるシリーズレギュレータの開ループ特性を図示する。
【００４３】
図８は従来方法による回路の開ループ特性を説明する図である。図８の（Ａ）はゲインを、（Ｂ）は位相特性をそれぞれ模式的に図示している。負荷抵抗が小さい場合、すなわち、負荷電流が大きい場合は、演算増幅器の第１ポールと、負荷と出力コンデンサ容量のポールとにより位相が遅れるが、負荷と出力コンデンサ容量のポールと、出力コンデンサ容量と等価直列抵抗によるゼロとが近く、位相が戻される効果が生じ、結果としてゲインが０ｄＢ以上の領域で位相が１８０度以上遅れることがない。一方、負荷抵抗が大きい場合、すなわち、負荷電流が小さい場合は、同様に演算増幅器の第１ポールと、負荷と出力コンデンサ容量のポールとにより位相が遅れるが、演算増幅器の第１ポールと、出力コンデンサ容量と等価直列抵抗によるゼロとが大きく離れているため、ゼロによる位相の進み効果が出るまでに、ゲインが０ｄＢ以上の領域で位相が１８０度遅れてしまい、不安定状態を引き起こす。
【００４４】
上述の開ループ解析において、開ループゲインが０ｄＢ以上あり、位相が１８０度遅れていると、制御ループが発振し、出力が不安定となる。ポールがないと位相は遅れないが、ゲインも下がらない。最も低い周波数のポールひとつだけでゲインを０ｄＢにできれば、位相は９０度しか遅れないため理想的な形となるが、上述のとおり、負荷へ供給する電流が少ない場合には、電圧検出抵抗と出力コンデンサでできるポールが数Ｈｚに位置し、これが最も低い周波数のポールとなるため、上述の状態を実現するためには使用する演算増幅器の第１ポールを初めすべてのポールをできるだけ高くする必要があるが、消費電流の制約などからすべてのポールの周波数を高くすることは困難である。
【００４５】
一方、演算増幅器の第１ポールまでに開ループゲインが０ｄＢ以下になれば安定であるので、上述のように１００〜１０ｋＨｚ程度にある演算増幅器の第１ポールまでに開ループゲインが０ｄＢ以下になるように直流での開ループゲインを小さくしておかなければならないが、このことは演算増幅器の増幅率を小さくすることに他ならず、前述のＰＳＲＲ特性が悪くなる弊害がある。
【００４６】
他方、出力コンデンサの容量とその等価直列抵抗でできるゼロは、位相を戻す効果がある。したがって、等価直列抵抗はある程度大きい方がより低い周波数から位相遅れを戻すことができ、回路は安定な方向になる。ただし、この項は同時に開ループゲインの値自体も増加させるので、あまり大きな値をとると、位相が１８０度遅れても、開ループゲインが０ｄＢ以下にならず不安定状態を招く弊害がある。
【００４７】
上述の解析のとおり、従来の電圧レギュレータの構成においては、その安定性は、出力コンデンサの等価直列抵抗の値、および負荷と電圧検出用の抵抗との並列抵抗の値により、大きく影響を受ける。
【００４８】
本発明は以上の点に鑑みてなされたものであり、上述の従来回路における限界を改善し、低い等価直列抵抗で容量の小さな出力コンデンサを用いることを可能にし、さらに負荷の抵抗が大きく変化する場合にも安定した動作を実現することができる電圧レギュレータを提供することを目的とする。
【００４９】
【課題を解決するための手段】
本発明では上記問題を解決するために、ソース電極およびドレイン電極のいずれか一方が電源に接続され、他方が負荷に接続された第１のＭＯＳ型半導体素子と、前記負荷に接続されたソース電極またはドレイン電極と接地電位との間に接続されて前記負荷の電圧を検出する負荷電圧検出手段と、前記負荷電圧検出手段に並列に接続されたコンデンサと、基準となる基準電圧信号を発生する基準電圧発生手段と、前記負荷電圧検出手段からの信号と前記基準電圧信号との差異を検出する誤差検出手段とを具備し、前記誤差検出手段からの信号に応じて前記第１のＭＯＳ型半導体素子のゲート電極を制御して、前記第１のＭＯＳ型半導体素子の負荷が接続された側の電極の電圧を一定に保持する電圧レギュレータにおいて、前記コンデンサと直列に接続され制御入力信号に応じて抵抗値が変化する可変抵抗手段と、負荷に流れる電流を検出する負荷電流検出手段と、前記負荷電流検出手段によって検出された電流の増加または減少に従って前記可変抵抗手段の抵抗値を減少または増加させるような前記制御入力信号を生成する制御信号生成手段と、を備えていることを特徴とする電圧レギュレータが提供される。
【００５０】
このような電圧レギュレータによれば、負荷に流れる電流に応じて値の変化する可変抵抗手段をコンデンサに直列に介挿接続したことにより、コンデンサの容量とその等価直列抵抗およびこの可変抵抗手段でできるゼロの周波数を可変とすることができる。これにより、位相の進み効果を最適な周波数域に設けることが可能となって、電圧レギュレータ全体としての開ループ特性において、ゲインが０ｄＢ上ある周波数領域で位相が１８０度以上遅れることがないようにゼロ点を設けることが可能になり、電圧レギュレータを安定に動作させることができる。また、負荷電流に応じで動的に変化する可変抵抗手段がコンデンサに直列に介挿されるため、出力コンデンサとして等価直列抵抗が低く容量の小さなコンデンサを用いることができる。
【００５１】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照して詳細に説明する。
図１は本発明の第１の実施形態における電圧レギュレータの動作原理を示す説明図である。図１において、電圧レギュレータは、電源端子１１にソース電極が接続されドレイン電極に出力端子１２が接続された第１のＭＯＳ型半導体素子１３と、出力端子１２と接地電位との間に接続された分圧用抵抗Ｒa，Ｒbと、出力端子１２と接地電位との間に接続された出力コンデンサＣ、その等価直列抵抗Ｒeおよび電圧制御型抵抗１４と、基準電圧源１５と、分圧用抵抗Ｒa，Ｒbからの信号と基準電圧源１５からの基準電圧信号とを入力とする演算増幅器１６と、ソース電極が電源端子１１に接続されゲート電極が第１のＭＯＳ型半導体素子１３のゲート電極とともに演算増幅器１６の出力に接続された第２のＭＯＳ型半導体素子１７と、入力が第２のＭＯＳ型半導体素子１７のドレイン電極に接続され出力が電圧制御型抵抗１４の制御端子に接続された制御電圧発生部１８とから構成されている。また、出力端子１２には負荷ＲLが接続されている。
【００５２】
ここで、第２のＭＯＳ型半導体素子１７は、実際に負荷に電流を供給する第１のＭＯＳ型半導体素子１３と同じ信号でゲート電極が駆動され、そのソース電極が電源端子１１に接続されていることにより、第１のＭＯＳ型半導体素子１３および第２のＭＯＳ型半導体素子１７のサイズの比に応じた電流が第２のＭＯＳ型半導体素子１７に流れることになり、負荷ＲLへの電流に比例した電流を検出する手段を構成している。この手法自体は、従来よりよく知られた方法である。この他にも第１のＭＯＳ型半導体素子１３に直列に抵抗素子を挿入してその電圧を測定する方法や、電磁誘導により電流を測定するなどここに記載していない手法もとることが可能である。しかしながら、半導体集積回路として実現することを考慮する場合は、この手法が最も簡便かつ効率のよい手法である。
【００５３】
第２のＭＯＳ型半導体素子１７によって検出された負荷ＲLへの電流に比例した電流信号は、制御電圧発生部１８に入力され、ここでその入力された電流信号を増幅およびフィルタするなどの信号処理を行って、後段に接続される電圧制御型抵抗１４を制御するための制御電圧信号を発生する。この電圧制御型抵抗１４は、出力コンデンサＣおよびその等価直列抵抗Ｒeと接地電位との間に介挿されて接続されている。なお、この電圧制御型抵抗１４は、出力コンデンサＣの上側に接続、すなわち電圧制御型抵抗１４を介して出力端子１２と出力コンデンサＣとに接続するようにしてもよい。電圧制御型抵抗１４を出力コンデンサＣの上側に接続するか下側に接続するかは、集積化の際のパッケージ端子の構成などに応じて適宜その構成を変えることができる。
【００５４】
さらに、制御電圧発生部１８は、第２のＭＯＳ型半導体素子１７に流れる電流が大きくなるに従って電圧制御型抵抗１４の抵抗が小さくなるような制御電圧を発生するよう動作する。
【００５５】
以上の構成において、まず負荷ＲLに流れる電流が大きい場合は、第２のＭＯＳ型半導体素子１７に流れる電流も大きい。したがって、制御電圧発生部１８は、電圧制御型抵抗１４をその抵抗が小さくなるように制御する。この場合、前述のとおり位相を遅らせるポールのうち、２つ目のポールは負荷ＲLと出力コンデンサＣとによるポールになる。このため、このポールの周波数は比較的高くなり、出力コンデンサＣの容量とその等価直列抵抗Ｒeとでできるゼロの周波数と近くなる。したがって、このゼロによる位相の進み効果により位相が戻され、１８０度以上遅れることを防ぐことができる。
【００５６】
一方、負荷ＲLに流れる電流が小さい場合は、第２のＭＯＳ型半導体素子１７に流れる電流も小さく、制御電圧発生部１８は電圧制御型抵抗１４をその抵抗が大きくなるように制御する。この場合、位相を遅らせるポールのうち、２つ目のポールが演算増幅器１６の第１ポールになるが、この周波数は比較的低く、出力コンデンサＣの容量とその等価直列抵抗Ｒeとだけでできるゼロの周波数とは遠く離れてしまうが、等価直列抵抗Ｒeに電圧制御型抵抗１４の抵抗成分が加わることにより、結果として、このゼロの周波数は低い周波数に移動する。したがって、負荷ＲLに流れる電流が大きい場合と同様に、このゼロによる位相の進み効果により位相が戻され、１８０度以上遅れることを防ぐことができる。
【００５７】
図２は本発明の第１の実施形態における電圧レギュレータの具体的な構成例を示す回路図である。この図２において、図１と同じ要素は同じ符号を付してその詳細な説明は省略する。図２に示した構成によれば、電圧制御型抵抗１４を第３のＭＯＳ型半導体素子１９によって構成している。すなわち、第３のＭＯＳ型半導体素子１９は、ゲート電極を制御電圧発生部１８の出力に接続し、ドレイン電極を等価直列抵抗Ｒeに接続し、ソース電極を接地電位に接続している。
【００５８】
これにより、第３のＭＯＳ型半導体素子１９は、制御電圧発生部１８によって発生された制御電圧信号によって駆動され、負荷ＲLへ流れる電流の大きさに従って、ソース・ドレイン間抵抗を動的に変化させることができる。
【００５９】
なお、図２の例では、第３のＭＯＳ型半導体素子１９として、Ｎチャネル型のＭＯＳ型半導体素子を示したが、当然、Ｐチャネル型ＭＯＳ型半導体素子によっても構成することができる。しかし、この電圧レギュレータをより小さなシリコン面積上に実現する上では、Ｎチャネル型のＭＯＳ型半導体素子の方が有利である。
【００６０】
図３は本発明の第２の実施形態における電圧レギュレータの動作原理を示す説明図である。なお、この図３において、図１と同じ要素は同じ符号を付してその詳細な説明は省略する。図３に示す電圧レギュレータでは、負荷ＲLへの電流に比例した電流信号を検出する第２のＭＯＳ型半導体素子１７のソース電極に制御電流発生部２０が接続され、出力コンデンサＣの等価直列抵抗Ｒeと接地電位との間には、制御入力が制御電流発生部２０の出力に接続された電流制御型抵抗２１が介挿されて接続されている。制御電流発生部２０は、第２のＭＯＳ型半導体素子１７によって検出された電流信号を増幅およびフィルタするなどの信号処理を行って、電流制御型抵抗２１を制御するための制御電流信号を発生する。もちろん、この実施の形態においても、この電流制御型抵抗２１は、出力端子１２と出力コンデンサＣとの間に介挿接続するようにしてもよい。
【００６１】
制御電流発生部２０は、負荷ＲLへ流れる電流が大きい場合は、電流制御型抵抗２１の抵抗を小さくするよう制御し、負荷ＲLへ流れる電流が小さい場合は、電流制御型抵抗２１の抵抗を大きくするよう制御する。これにより、出力コンデンサＣの容量とその等価直列抵抗Ｒeとだけでできるゼロの周波数を動的に移動させることで位相が１８０度以上遅れることがなくなり、電圧レギュレータの動作を安定させることができる。
【００６２】
図４は本発明の第２の実施形態における電圧レギュレータの具体的な構成例を示す回路図である。この図４において、図３と同じ要素は同じ符号を付してその詳細な説明は省略する。図４に示した構成によれば、電流制御型抵抗２１をバイポーラ型半導体素子２２によって構成している。すなわち、バイポーラ型半導体素子２２は、ベース電極を制御電流発生部２０の出力に接続し、コレクタ電極を等価直列抵抗Ｒeに接続し、エミッタ電極を接地電位に接続している。
【００６３】
図示の例では、このバイポーラ型半導体素子２２をＮＰＮ型半導体素子で示してあるが、当然、ＰＮＰ型半導体素子で構成してもよい。特に、このバイポーラ型半導体素子２２を出力コンデンサＣと接地電位との間に介挿する形態を採用する場合には、いわゆる縦形ＰＮＰ半導体素子を用いることができ、電圧レギュレータをより小さなシリコン面積で実現する上で有利になる。
【００６４】
【発明の効果】
以上説明したように、本発明では、開ループ特性におけるポールとゼロが出力コンデンサの容量およびその等価直列抵抗の値、および出力コンデンサおよびその等価直列抵抗に並列接続される電圧検出抵抗の値に大きく依存することに着目し、出力コンデンサに直列に負荷に流れる電流に応じて値の変化する電圧制御型もしくは電流制御型抵抗を介挿接続する構成にした。これにより、出力コンデンサの容量とその等価直列抵抗およびこの電圧制御型もしくは電流制御型抵抗でできるゼロの周波数を可変とすることができ、位相の進み効果を最適な周波数域に設けることが可能となって、電圧レギュレータ全体としての関ループ特性において、ゲインが０ｄＢ以上ある周波数領域で位相が１８０度以上遅れることがないようにゼロ点を設けることができるようになり、結果として、電圧レギュレータを安定に動作させることが可能となる。
【００６５】
また、負荷に流れる電流が大きくなるにしたがって、電圧制御型もしくは電流制御型抵抗の抵抗値が小さくなるように制御することは、電圧制御型もしくは電流制御型抵抗に流れる電流成分によりこの電圧制御型もしくは電流制御型抵抗の両端に発生する電圧は小さく抑えることができ、負荷に流れる電流が大きい場合であっても、電圧レギュレータ出力の電圧変動を小さく抑える効果がある。
【００６６】
さらに、負荷に流れる電流の検出手段および電圧制御型もしくは電流制御型抵抗として単一の半導体素子を用いることにより、半導体集積回路としてシリコンに集積することを容易にする効果がある。
【図面の簡単な説明】
【図１】本発明の第１の実施形態における電圧レギュレータの動作原理を示す説明図である。
【図２】本発明の第１の実施形態における電圧レギュレータの具体的な構成例を示す回路図である。
【図３】本発明の第２の実施形態における電圧レギュレータの動作原理を示す説明図である。
【図４】本発明の第２の実施形態における電圧レギュレータの具体的な構成例を示す回路図である。
【図５】一般的なリニアレギュレータの構成例を示す図である。
【図６】ＭＯＳ型半導体素子の等価回路を示す図である。
【図７】従来の回路をシグナルフロー図として示した図である。
【図８】従来方法による回路の開ループ特性を説明する図である。
【符号の説明】
１１  電源端子
１２  出力端子
１３  第１のＭＯＳ型半導体素子
１４  電圧制御型抵抗
１５  基準電圧源
１６  演算増幅器
１７  第２のＭＯＳ型半導体素子
１８  制御電圧発生部
１９  第３のＭＯＳ型半導体素子
２０  制御電流発生部
２１  電流制御型抵抗
２２  バイポーラ型半導体素子
Ｃ  出力コンデンサ
Ｒa，Ｒb  分圧用抵抗
Ｒe  等価直列抵抗
ＲL  負荷
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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