(57)【特許請求の範囲】
【請求項１】
半導体チップの周辺部に配置され、一端が第１の電源に接続される配線部と、
ソースが前記第１の電源に接続され、ドレインが第２の電源に接続され、ゲートが前記配線部の他端に接続されるＭＯＳトランジスタと、
一端が前記第２の電源に接続され、他端が前記ＭＯＳトランジスタのゲートに接続される抵抗と、
を備えたことを特徴とする半導体装置。
【請求項２】
前記ＭＯＳトランジスタは、ＮチャネルＭＯＳトランジスタであり、前記第１の電源は前記半導体装置の接地電源であり、前記第２の電源は前記半導体装置の駆動電源であることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記ＭＯＳトランジスタは、ＰチャネルＭＯＳトランジスタであり、前記第１の電源は前記半導体装置の駆動電源であり、前記第２の電源は前記半導体装置の接地電源であることを特徴とする請求項１記載の半導体装置。
【請求項４】
半導体チップの周辺部に配置され、一端が第１の電源に接続される配線部と、
エミッタが前記第１の電源に接続され、コレクタが第２の電源に接続され、ベースが前記配線部の他端に接続されるバイポーラトランジスタと、
一端が前記第２の電源に接続され、他端が前記バイポーラトランジスタのベースに接続される抵抗と、
を備えたことを特徴とする半導体装置。
【請求項５】
前記バイポーラトランジスタは、ＮＰＮ型バイポーラトランジスタであり、前記第１の電源は前記半導体装置の接地電源であり、前記第２の電源は前記半導体装置の駆動電源であることを特徴とする請求項４記載の半導体装置。
【請求項６】
前記バイポーラトランジスタは、ＰＮＰ型バイポーラトランジスタであり、前記第１の電源は前記半導体装置の駆動電源であり、前記第２の電源は前記半導体装置の接地電源であることを特徴とする請求項４記載の半導体装置。
【請求項７】
前記配線部は前記半導体チップの周辺部をほぼ一周するように配置されるとともに前記半導体チップの端部から５００μｍ以内の範囲に設けられていることを特徴とする請求項１乃至６のいずれかに記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置に関する。
【０００２】
【従来の技術】
一般に、半導体装置が形成されたシリコンチップは、ダイサーを用いてウエハーから切り出される。シリコンチップをダイシングする時に、図５に示すように、ダイシングラインから発生したチップクラック５０が、切り出されたシリコンチップ１０の内側の電子回路部分１２まで至ることがある。出荷時に半導体装置の良否をその電気的特性で判定した場合にはチップクラック５０が有っても、良品と判定される可能性が大きい。この場合は、その後の半導体装置の使用環境に依っては、クラック部からの水分、不純物の侵入によるアルミニウム配線のコロージョン等が発生して、半導体装置が破壊に至ったり、熱ストレス等に起因したチップクラック５０の成長により半導体装置が破壊に至ったりすることがあった。
【０００３】
これを防止するために従来技術においては、このようなチップクラック５０が半導体装置の製造工程（特にダイシング時）で発生しないようにチップ１０内に設けられる電子回路部１２をダイシングラインからできるだけ離して配置するか、もしくはダイシング後のチップ外観検査で不良を除去する等の対応を行っていた。
【０００４】
【発明が解決しようとする課題】
しかしながら、電子回路部をダイシングラインからできるだけ離して配置することは、結果としてチップサイズの増大、すなわちチップのコストの増大に繋がる。また、ダイシング後のチップ外観検査で不良品を完全に除去することは、かなり難しかった。
【０００５】
本発明は、上記事情を考慮してなされたものであって、チップサイズの増大を可及的に防止するとともに、クラックの有無を容易に判別することのできる半導体装置を提供することを目的とする。
【０００６】
【課題を解決するための手段】
本発明による半導体装置の第１の態様は、半導体チップの周辺部に配置され、一端が第１の電源に接続される配線部と、ソースが前記第１の電源に接続され、ドレインが第２の電源に接続され、ゲートが前記配線部の他端に接続されるＭＯＳトランジスタと、一端が前記第２の電源に接続され、他端が前記ＭＯＳトランジスタのゲートに接続される抵抗と、を備えたことを特徴とする。
【０００７】
また、本発明による半導体装置の第２の態様は、半導体チップの周辺部に配置され、一端が第１の電源に接続される配線部と、エミッタが前記第１の電源に接続され、コレクタが第２の電源に接続され、ベースが前記配線部の他端に接続されるバイポーラトランジスタと、一端が前記第２の電源に接続され、他端が前記バイポーラトランジスタのベースに接続される抵抗と、を備えたことを特徴とする。
【０００８】
【発明の実施の形態】
本発明による半導体装置の実施形態を図面を参照して以下に説明する。
【０００９】
（第１の実施形態）
本発明による半導体装置の第１の実施形態の構成を図１に示す。この実施形態の半導体装置１は、ＮチャネルＭＯＳトランジスタ２０と、プルアップ抵抗２４と、配線部３５と、を備えている。ＭＯＳトランジスタ２０はドレインが半導体装置１の駆動電源３０に接続され、ソースが半導体装置１の接地電源３２に接続された構成となっている。プルアップ抵抗２４は一端が半導体装置１の駆動電源３０に接続され、他端がＭＯＳトランジスタ２０のゲートに接続された構成となっている。なお、プルアップ抵抗２４の抵抗値はＭＯＳトランジスタ２０のＯＮ抵抗値よりもかなり大きい値となるように設定される。配線部３５はアルミニウム、ポリシリコン、または拡散層から形成され、半導体チップ１０の周辺をほぼ一周するように配置されて、一端がＭＯＳトランジスタ２０のゲートに接続され、他端が接地電源３２に接続された構成となっている。なお、配線部３５は、半導体チップ１０の端部より約５００μｍの範囲内に設けられることが好ましい。また、配線部３５の配線幅は約１００μｍ未満であることが好ましい。
【００１０】
このように構成された本実施形態の半導体装置１においては、半導体チップ１０の周辺にチップクラックが無い場合、すなわち配線部３５に断線が無い場合には、ＭＯＳトランジスタ２０のゲート電位が接地電源３２のレベルとなって、ＭＯＳトランジスタ２０はＯＦＦ状態となる。このため半導体装置１の駆動電源３０と接地電源３２との間に流れる電流はプルアップ抵抗２４に流れる電流のみとなる。これに対して、チップクラック等により、配線部３５が断線するかまたは駆動電源３０から電位がＭＯＳトランジスタ２０のゲートに回り込んだ場合には、ＭＯＳトランジスタ２０がＯＮ状態となり、チップクラックが無い場合に比べて、半導体装置１の駆動電源３０と接地電源３２との間に大きな電流が流れる。
【００１１】
これにより、半導体装置１の駆動電源３０と接地電源３２との間に流れる電流を計測することにより、チップクラックの有無を容易に判定することができる。また、ＭＯＳトランジスタ２０、プルアップ抵抗２４，および配線部３５は大きなサイズを必要としないため、これらをチップ１０に設けてもチップサイズが増大するのを可及的に防止することができる。また、本実施形態においては、パッド等を使用する必要は無く、無駄なピン数を増やす必要もない。
【００１２】
（第２の実施形態）
本発明による半導体装置の第２の実施形態の構成を図２に示す。この実施形態の半導体装置２は、ＰチャネルＭＯＳトランジスタ２１と、プルダウン抵抗２５と、配線部３６と、を備えている。ＭＯＳトランジスタ２１はソースが半導体装置２の駆動電源３０に接続され、ドレインが半導体装置２の接地電源３２に接続された構成となっている。プルダウン抵抗２５は一端が半導体装置２の接地電源３２に接続され、他端がＭＯＳトランジスタ２１のゲートに接続された構成となっている。なお、プルダウン抵抗２５の抵抗値はＭＯＳトランジスタ２１のＯＮ抵抗値よりもかなり大きい値となるように設定される。配線部３６はアルミニウム、ポリシリコン、または拡散層から形成され、半導体チップ１０の周辺をほぼ一周するように配置されて、一端がＭＯＳトランジスタ２１のゲートに接続され、他端が駆動電源３０に接続された構成となっている。なお、配線部３６は、半導体チップ１０の端部より約５００μｍの範囲内に設けられることが好ましい。また、配線部３６の配線幅は約１００μｍ未満であることが好ましい。
【００１３】
このように構成された本実施形態の半導体装置２においては、半導体チップ１０の周辺にチップクラックが無い場合、すなわち配線部３６に断線が無い場合には、ＭＯＳトランジスタ２１のゲート電位が駆動電源３０のレベルとなって、ＭＯＳトランジスタ２１はＯＦＦ状態となる。このため半導体装置２の駆動電源３０と接地電源３２との間に流れる電流はプルダウン抵抗２５に流れる電流のみとなる。これに対して、チップクラック等により、配線部３６が断線するかまたは接地電源３２から電位がＭＯＳトランジスタ２１のゲートに回り込んだ場合には、ＭＯＳトランジスタ２１がＯＮ状態となり、チップクラックが無い場合に比べて、半導体装置２の駆動電源３０と接地電源３２との間に大きな電流が流れる。
【００１４】
これにより、半導体装置２の駆動電源３０と接地電源３２との間に流れる電流を計測することにより、チップクラックの有無を容易に判定することができる。また、ＭＯＳトランジスタ２１、プルダウン抵抗２５，および配線部３６は大きなサイズを必要としないため、これらをチップ１０に設けてもチップサイズが増大するのを可及的に防止することができる。
【００１５】
（第３の実施形態）
本発明による半導体装置の第３の実施形態の構成を図３に示す。この実施形態の半導体装置３は、ＮＰＮ型バイポーラトランジスタ２２と、プルアップ抵抗２４と、配線部３７と、を備えている。バイポーラトランジスタ２２はコレクタが半導体装置１の駆動電源３０に接続され、エミッタが半導体装置１の接地電源３２に接続された構成となっている。プルアップ抵抗２４は一端が半導体装置３の駆動電源３０に接続され、他端がバイポーラトランジスタ２２のベースに接続された構成となっている。なお、プルアップ抵抗２４の抵抗値はバイポーラトランジスタ２２のＯＮ抵抗値よりもかなり大きい値となるように設定される。配線部３７はアルミニウム、ポリシリコン、または拡散層から形成され、半導体チップ１０の周辺をほぼ一周するように配置されて、一端がバイポーラトランジスタ２２のベースに接続され、他端が接地電源３２に接続された構成となっている。なお、配線部３７は、半導体チップ１０の端部より約５００μｍの範囲内に設けられることが好ましい。また、配線部３７の配線幅は約１００μｍ未満であることが好ましい。
【００１６】
このように構成された本実施形態の半導体装置３においては、半導体チップ１０の周辺にチップクラックが無い場合、すなわち配線部３７に断線が無い場合には、バイポーラトランジスタ２２のベース電位が接地電源３２のレベルとなって、バイポーラトランジスタ２２はＯＦＦ状態となる。このため半導体装置１の駆動電源３０と接地電源３２との間に流れる電流はプルアップ抵抗２４に流れる電流のみとなる。これに対して、チップクラック等により、配線部３７が断線するかまたは駆動電源３０から電位がバイポーラトランジスタ２２のベースに回り込んだ場合には、バイポーラトランジスタ２２がＯＮ状態となり、チップクラックが無い場合に比べて、半導体装置３の駆動電源３０と接地電源３２との間に大きな電流が流れる。
【００１７】
これにより、半導体装置３の駆動電源３０と接地電源３２との間に流れる電流を計測することにより、チップクラックの有無を容易に判定することができる。また、バイポーラトランジスタ２２、プルアップ抵抗２４，および配線部３７は大きなサイズを必要としないため、これらをチップ１０に設けてもチップサイズが増大するのを可及的に防止することができる。
【００１８】
（第４の実施形態）
本発明による半導体装置の第４の実施形態の構成を図４に示す。この実施形態の半導体装置４は、ＰＮＰ型バイポーラトランジスタ２３と、プルダウン抵抗２５と、配線部３８と、を備えている。バイポーラトランジスタ２３はエミッタが半導体装置４の駆動電源３０に接続され、コレクタが半導体装置４の接地電源３２に接続された構成となっている。プルダウン抵抗２５は一端が半導体装置２の接地電源３２に接続され、他端がバイポーラトランジスタ２３のベースに接続された構成となっている。なお、プルダウン抵抗２５の抵抗値はバイポーラトランジスタ２３のＯＮ抵抗値よりもかなり大きい値となるように設定される。配線部３８はアルミニウム、ポリシリコン、または拡散層から形成され、半導体チップ１０の周辺をほぼ一周するように配置されて、一端がバイポーラトランジスタ２３のベースに接続され、他端が駆動電源３０に接続された構成となっている。なお、配線部３８は、半導体チップ１０の端部より約５００μｍの範囲内に設けられることが好ましい。また、配線部３８の配線幅は約１００μｍ未満であることが好ましい。
【００１９】
このように構成された本実施形態の半導体装置４においては、半導体チップ１０の周辺にチップクラックが無い場合、すなわち配線部３８に断線が無い場合には、バイポーラトランジスタ２３のベース電位が駆動電源３０のレベルとなって、バイポーラトランジスタ２３はＯＦＦ状態となる。このため半導体装置４の駆動電源３０と接地電源３２との間に流れる電流はプルダウン抵抗２５に流れる電流のみとなる。これに対して、チップクラック等により、配線部３８が断線するかまたは接地電源３２から電位がバイポーラトランジスタ２３のベースに回り込んだ場合には、バイポーラトランジスタ２３がＯＮ状態となり、チップクラックが無い場合に比べて、半導体装置４の駆動電源３０と接地電源３２との間に大きな電流が流れる。
【００２０】
これにより、半導体装置４の駆動電源３０と接地電源３２との間に流れる電流を計測することにより、チップクラックの有無を容易に判定することができる。また、バイポーラトランジスタ２３、プルダウン抵抗２５，および配線部３８は大きなサイズを必要としないため、これらをチップ１０に設けてもチップサイズが増大するのを可及的に防止することができる。
【００２１】
なお、第２乃至第４の実施形態においても、パッド等を使用する必要は無く、無駄なピン数を増やす必要もないことは言うまでもない。
【００２２】
【発明の効果】
以上述べたように、本発明の半導体装置によれば、チップサイズの増大を可及的に防止するとともに、クラックの有無を容易に判別することができる。
【図面の簡単な説明】
【図１】本発明による半導体装置の第１の実施形態の構成を示す図。
【図２】本発明による半導体装置の第２の実施形態の構成を示す図。
【図３】本発明による半導体装置の第３の実施形態の構成を示す図。
【図４】本発明による半導体装置の第４の実施形態の構成を示す図。
【図５】従来の半導体装置にクラックが入った場合を説明する図。
【符号の説明】
１  半導体装置
２  半導体装置
３  半導体装置
４  半導体装置
１０  半導体チップ
１２  電子回路部
２０  ＮチャネルＭＯＳトランジスタ
２１  ＰチャネルＭＯＳトランジスタ
２２  ＮＰＮ型バイポーラトランジスタ
２３  ＰＮＰ型バイポーラトランジスタ
２４  プルアップ抵抗
２５  プルダウン抵抗
３０  駆動電源
３２  接地電源
３５  配線部
３６  配線部
３７  配線部
３８  配線部
５０  チップクラック
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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