(57)【特許請求の範囲】
【請求項１】
データ記憶装置と、
第１および第２のパススイッチのスタックを含み、前記第１のパススイッチがノードにおいて前記第２のパススイッチに直列に結合されているパスゲートと、
前記第２のパススイッチを動作可能に制御するデータ記憶装置と、
前記データ記憶装置の論理状態を検出するために前記ノードに接続された第３のパススイッチとを含むＣＡＭセルを含み、
前記第１のパススイッチがサーチ線によって動作可能に制御され、
前記第３のパススイッチが第１のビット線に結合され、第１のワード線によって動作可能に制御される、連想記憶装置（ＣＡＭ）アレイ。
【請求項２】
前記データ記憶装置と第２のビット線との間に接続された第４のパススイッチをさらに含み、前記第４のパススイッチが第２のワード線によって動作可能に制御される、請求項1に記載のアレイ。
【請求項３】
前記データ記憶装置がキャパシタである、請求項２に記載のアレイ。
【請求項４】
前記第１のビット線と前記第２のビット線が１本の線である、請求項３に記載のアレイ。
【請求項５】
前記サーチ線と前記第２のビット線が１本の線である、請求項３に記載のアレイ。
【請求項６】
前記第１、第２、第３、および第４のパススイッチが電界効果トランジスタ（ＦＥＴ）である、請求項２に記載のアレイ。
【請求項７】
前記第１、第２、第３、および第４のパススイッチの各々がＮ型デバイスである、請求項２に記載のアレイ。
【請求項８】
前記パスゲートが一致線パスゲートの一部であり、一致線とアースとの間に結合される、請求項２に記載のアレイ。
【請求項９】
前記データ記憶装置が２進ビットを記憶し、前記データ記憶装置内に記憶された前記ビットを破壊せずに、前記第３のパススイッチによる読取りによって前記ビットの論理値を決定することができる、請求項２に記載のアレイ。
【請求項１０】
前記データ記憶装置内に記憶された前記ビットの読取り後であって、同じデータ記憶装置内へのその後のリフレッシュ書込みが完了する前に、ＣＡＭサーチを実行できる、請求項９に記載のアレイ。
【請求項１１】
前記第２のビット線が、ＣＡＭサーチ動作中に前記ビットを記憶するように適合された、請求項９に記載のアレイ。
【請求項１２】
ＣＡＭサーチ動作中に前記ＣＡＭサーチ動作に干渉せずに、前記第４のパススイッチにより前記ビットを前記データ記憶装置に転送できる、請求項９に記載のアレイ。
【請求項１３】
前記第１のビット線が、前記第２のパススイッチの状態を検出するように適合されたセンス増幅器（ＳＡ）に結合される、請求項１に記載のアレイ。
【請求項１４】
前記第１のビット線と前記第２のビット線が、前記ビットを記憶するように適合されたレジスタに動作可能に結合される、請求項１に記載のアレイ。
【請求項１５】
複数の記憶キャパシタに記憶されたサーチ可能なデータのワードを有するＣＡＭ項目を有するＣＡＭアレイ内で複数のＣＡＭサーチを実行するための方法であって、
（ａ）前記ワードの非破壊判定を実行するステップと、
（ｂ）ステップ（ａ）を実行した後でＣＡＭサーチを実行するステップとを含む方法。
【請求項１６】
（ｃ）前記複数の記憶キャパシタに前記ワードを書き戻すステップをさらに含み、ステップ（ｃ）が完了される前にステップ（ｂ）が実行される、請求項１５に記載の方法。
【請求項１７】
（ｄ）ステップ（ａ）で判定した前記ワードについてエラー検出プロセスを実行するステップをさらに含む、請求項１５に記載の方法。
【請求項１８】
（ｄ）ステップ（ａ）で判定した前記ワードについてエラー検出プロセスを実行するステップをさらに含み、ステップ（ｃ）の前にステップ（ｄ）が完了する、請求項１６に記載の方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、一般に半導体メモリ・デバイスに関し、より詳細には、ダイナミック連想記憶装置（ＤＣＡＭ）セルに関する。
【０００２】
【従来の技術】
最新の通信ネットワークは、高速でネットワークにより（たとえば、宛先アドレスに）データ・パケットまたはブロックを動的に経路指定するためのアドレス・フィールドを含むデータをパケットまたはブロック単位で送信するディジタル・データ・ネットワークを含む。記憶データの最高速のサーチは、連想記憶装置（ＣＡＭ）を使用して実施することができる。
【０００３】
ネットワーク（たとえば、イントラネットおよびインターネット）のサイズが増すにつれて、より大型のＣＡＭアレイの必要性も増し、したがって、１本の共通ビット線により多くのＣＡＭセルを接続する必要性が増す。関連技術の連想記憶装置（ＣＡＭ）アレイは一般に、従来のスタティックＲＡＭ（ＳＲＡＭ）または従来の破壊読取りダイナミックＲＡＭ（ＤＲＡＭ）のいずれかのハードウェア設計によって実現され、したがって、このような一方または他方のハードウェア設計のすべての欠点および限界を有する。
【０００４】
関連技術の典型的な３進スタティックＣＡＭ（ＳＣＡＭ）は、２つの６トランジスタＳＲＡＭ記憶セルに加え、４つの追加トランジスタを含むＸＮＯＲ機能グループを含み、したがって、ＳＣＡＭセルあたり合計１６個のトランジスタを含む。一般に、ＳＣＡＭはＤＣＡＭよりソフトエラー（たとえば、周囲の放射線に対して回路を曝したことによる記憶データ・エラー）による記憶データの破損を受けやすい。
【０００５】
関連技術の典型的な３進ダイナミックＣＡＭ（ＤＣＡＭ）セルは、ＳＣＡＭより少ないトランジスタを含むことができるが、破壊読取りおよび低速パフォーマンスを含む欠点を有する可能性がある。関連技術の典型的な３進ＤＣＡＭは、４つのトランジスタを含むＸＮＯＲ比較回路に加え、電荷転送によるデータの読取りおよび書込みにも使用するパストランジスタによる電荷転送によって定期的に読み取ってリフレッシュしなければならない２つのデータ記憶キャパシタを含む。ＤＣＡＭセルのデータ記憶キャパシタに記憶された電荷は、セル内の漏れによって徐々に放散される。このため、漏れているキャパシタ内に記憶された情報は定期的に「リフレッシュ」しなければならず、すなわち、電荷が読み取られ、記憶セル内に再書込みされる。関連技術は様々なＤＣＡＭセル構造を提供するが、そのセル構造は、リフレッシュ読取りが電荷転送によって進行し、その結果、データ記憶キャパシタ内に記憶されたデータを破壊し、そのデータがリフレッシュ書込みによってＤＣＡＭセルに書き戻されるまでＤＣＡＭセルが一時的にＣＡＭサーチに使用できなくなるという点で制限されている。一般に、そのリフレッシュ読み書き期間全体により、ＣＡＭサーチを実行できない時間が費やされる。また、記憶キャパシタからそれに結合された容量性ビット線への比較的小規模な電荷転送を感知する能力の限界によって、このようなビット線上の最大アレイ集団が制限されるかまたはより大型の記憶キャパシタが必要になるかあるいはその両方になる。
【０００６】
このような破壊読取りＤＣＡＭの一例は、Threewittに対して付与された米国特許第５９４９６９６号に開示されている。Threewittによって開示され、ＣＡＭ項目の各データ記憶キャパシタごとに個別のサーチ線と個別のビット線を提供する３進ＣＡＭセルの変種を図１に示すが、本質的な破壊読取りによって同様に制限される。図１に示す関連技術のＤＣＡＭ回路のリフレッシュのための読取り動作は、パストランジスタ（たとえば、それぞれＴ０ＲまたはＴ１Ｒ）およびビット線（たとえば、それぞれＮＢＩＴまたはＢＩＴ）によりデータ記憶キャパシタ（たとえば、ＳＢ０またはＳＢ１）内に記憶された電荷の電荷転送によって行われる。
【０００７】
ＣＡＭを実現する際には、トランジスタ数またはＣＡＭセル・サイズあるいはその両方を最小限にし、アレイの使用率を増すことが望ましい。ＤＣＡＭを実現する際には、ＣＡＭサーチ動作の遅延またはＣＡＭサーチ動作との干渉を最小にして記憶データのリフレッシュを実行することが望ましい。
【０００８】
【発明が解決しようとする課題】
したがって、本発明は、とりわけ、関連技術の典型的なスタティック連想記憶装置（ＳＣＡＭ）の１６個のトランジスタより少ないトランジスタを含むが、ＣＡＭサーチ・サイクルの遅延または干渉を発生しない記憶データの「隠れ」リフレッシュを実行でき、それにより、ＳＣＡＭのようなパフォーマンスを提供する、改良されたダイナミック連想記憶装置（ＤＣＡＭ）セル・トポロジを提供する。本発明のＤＣＡＭは、メモリ内に記憶されたすべての項目を外部から与えられた「被比較数」と同時に比較することにより、そのサーチ・パフォーマンスを達成する。ＣＡＭ内の項目に記憶されたワードのうち、被比較数と「一致」するワードにより、それぞれの一致線とアースとの間の電荷転送を妨げる非導電バリアを維持することになる。逆に、対応する被比較数ビットと不一致の（すなわち、一致しない）単一ビットを含む項目に記憶されたすべてのワードにより、それぞれの一致線とアースとの間に導電路ができる。本発明の実施形態は、リフレッシュ読取り動作のために、記憶データを書き戻さなくても済むような非破壊読取り動作を可能にし、読取り動作後ならびにリフレッシュデータを書き戻す前または書き戻している間に、信頼できるＣＡＭサーチを実行することができる。リフレッシュ・サイクルが未定の間に（またはリフレッシュ・サイクルとは無関係に）ＣＡＭサーチ動作の遅延または干渉を発生せずに、各ＣＡＭ項目ごとに、当業者にとって周知のソフトエラー検出プロセスを実行することができる。本発明の実施形態は、関連技術のＤＣＡＭアレイの読取りビット線に結合可能なＣＡＭセルより多くのＣＡＭセルをＣＡＭアレイの読取りビット線に結合することができ、その結果、アレイ使用率が増加する、ＣＡＭセル回路トポロジを提供する。
【０００９】
【課題を解決するための手段】
本発明の第１の態様は、ネットワーク・ルータの機能を実行するディジタル・システムと、データ記憶装置と、第１および第２のパススイッチのスタックを含み、第１のパススイッチがノードにおいて第２のパススイッチに直列に結合されているパスゲートと、第２のパススイッチを動作可能に制御するデータ記憶装置と、データ記憶装置の論理状態を検出するためにノードに接続された第３のパススイッチとを含み、第１のパススイッチがサーチ線によって動作可能に制御され、第３のパススイッチが第１のビット線に結合され、第１のワード線によって動作可能に制御される、連想記憶装置（ＣＡＭ）アレイを提供する。
【００１０】
本発明の第２の態様は、複数の記憶キャパシタに記憶されたサーチ可能なデータのワードを有するＣＡＭ項目を有するＣＡＭアレイ内で複数のＣＡＭサーチを実行するための方法であって、そのワードの非破壊判定を実行するステップと、その後、ＣＡＭサーチを実行するステップとを含む方法を提供する。
【００１１】
本発明の上記その他の特徴は、添付図面に例示するように、以下に示す本発明の実施形態のより詳細な説明から明らかになるだろう。
【００１２】
添付図面に関連して本発明の実施形態について以下に説明するが、添付図面では、同様の名称は同様の要素を示す。
【００１３】
【発明の実施の形態】
図２は、本発明の一実施形態による３進ダイナミック連想記憶装置（ＤＣＡＭ）セル２００ａの回路図を示している。本発明の３進ＤＣＡＭセル２００ａは、データ記憶装置として機能する２つのキャパシタ（ＳＢ０およびＳＢ１）を含む。これらのキャパシタの各々は、独立して、高に充電されて論理１（「１」）を記憶するか、または低に放電されて論理０（「０」）を記憶する。３進ＤＣＡＭ２００ａは２つのメモリ記憶セル（セル０＝２１０ａ、セル１＝２１１ａ）をさらに含み、その各々は、一致線とアースとの間に接続されたＸＮＯＲ比較回路２０２の２つのトランジスタ・スタック（それぞれＴ２−Ｔ４およびＴ３−Ｔ５）の一方とマージされる。両方のメモリ記憶セル（たとえば、２１０ａおよび２１１ａ）に「０」または「１」（好ましくは「０」）を記憶することにより、３進ＤＣＡＭセル２００ａは「マスク」状態を記憶し、それにより所与のワード項目内にローカル・マスク論理値を記憶することができる。ＤＣＡＭ項目内の各ＤＣＡＭセル（たとえば、２００ａ）に「マスク」論理状態を記憶する能力により、ＤＣＡＭセルのＣＡＭアレイに記憶されたデータのビットレベルのマスキングを可能にする。ビットレベルのマスキングは、本発明に使用するアドレス範囲の記憶および比較を容易にするかまたは可能にするが、とりわけ、ネットワーク・アドレスのフィルタリング・アプリケーションで有益である。
【００１４】
本発明のＤＣＡＭセルの実施形態は、２つのスタック・トランジスタからなる２つの並列スタック状に配置された４つのトランジスタを含むＸＮＯＲゲート２０２（図２、図３、図４に示す）で実現された排他的論理和（ＸＮＯＲ）論理機能を含む。各トランジスタ・スタックは、第１のパススイッチ（たとえば、ＮＦＥＴトランジスタＴ２またはＴ３）と第２のパススイッチ（たとえば、ＮＦＥＴトランジスタＴ４またはＴ５）とを含み、第１のパススイッチがノード（たとえば、それぞれＮ０またはＮ１）で第２のパススイッチに直列に結合されている。ＸＮＯＲゲート２０２の各トランジスタ・スタック（たとえば、Ｔ０−Ｔ２およびＴ１−Ｔ３）は物理的にもう一方から独立して機能するので、集積回路（ＩＣ）チップ上で１つの３進ＤＣＡＭセル２００ａの２つのトランジスタ・スタック（たとえば、Ｔ０−Ｔ２およびＴ１−Ｔ３）が物理的に互いに隣接して位置することはＤＣＡＭの適切な論理動作のために必要ではない。したがって、３進ＤＣＡＭセル２００ａは「半分」ずつに「分割」することができるが（このような半分ずつの間に他の二等分されたＤＣＡＭセルが配置されている）、ただし、このような半分のＤＣＡＭセルのすべてがＣＡＭ項目の同じ一致線に接続されていなければならない。たとえば、１つの項目のＤＣＡＭセルの「真の半分」のすべてをその項目の一致線の一方の端部に隔離することができ、１つの項目のＤＣＡＭセルの「補の半分」のすべてをその項目の一致線の反対側端部に隔離することができる。ＤＣＡＭセルの各々の半分に従うように、サーチ線とビット線は同様に隔離されるだろう。
【００１５】
各ＣＡＭサーチの前に、一致線が高に事前充電されている間、一致線に導電的に結合されたＸＮＯＲトランジスタ（すなわち、ＸＮＯＲ２０２内のＴ４、Ｔ５）は理論的にはオフになるので、ＣＡＭサーチの前にパストランジスタ（たとえば、Ｔ２−Ｔ７、Ｔ３−Ｔ６）による非破壊読取りを実行することができ、一致線に導電的に結合されたＸＮＯＲトランジスタ（Ｔ４、Ｔ５）はオフになる。非破壊読取りは本質的にデータ記憶装置（たとえば、キャパシタＳＢ０、ＳＢ１）の内容を乱さずに残すので、その後、記憶キャパシタから読み取ったデータをまず書き戻す必要なしにＣＡＭサーチ動作を実行することができる。したがって、本発明の実施形態では、実行されたリフレッシュ読取りによってその後のＣＡＭサーチの遅延や実行が阻止されないという点で、非破壊リフレッシュ読取り動作をＣＡＭサーチ・サイクルから「隠す」ことができる。リフレッシュ書込みは、ＣＡＭサーチの実行前、実行中、あるいは実行後に、このような非破壊リフレッシュ読取りに続いて実行することができる。
【００１６】
当業者であれば、ＤＣＡＭセルのＸＮＯＲスタックとアースとの接続は図２に示すように直接接続にすることができ、あるいはこの接続は「グローバル」ビットマスク（図示せず）のパススイッチ（たとえば、パストランジスタ）によって選択的に中断可能なものにすることができることが分かるだろう。ＸＮＯＲ回路に結合された「グローバル」ビット・マスクは、グローバル・ビットマスク信号がアサートされたときにＣＡＭアレイ内に記憶されたすべてのワード内の対応するビット位置が比較機能から除去される（すなわち、それは、ＣＡＭアレイ内のすべてのワードについてグローバル「無指定」（強制一致）論理値になる）ように機能する。このようなグローバル・マスキングは、ＣＡＭ項目内に記憶されたデータ値の範囲について比較またはサーチする際に有用である。
【００１７】
１つのＣＡＭ項目内のすべてのＣＡＭセルのすべてのＸＮＯＲ比較回路の複数の並列トランジスタ・スタック（たとえば、Ｔ２−Ｔ４およびＴ３−Ｔ５）は一致線パスゲートを形成する。この一致線パスゲートは、事前充電した高の一致線が一致項目の場合に高のままになるが、ＣＡＭ項目内に記憶された１つまたは複数の３進ビットが被比較数の対応するビットと不一致の場合にアース電圧レベル（ミスを示す）までまたはその付近まで放電されるように動作する。別法として、本発明の一致線パスゲートおよびＤＣＡＭセルは、２０００年  月  日に出願されたTowler他の米国特許出願第          号に開示されているように、一致検出システム内の事前充電した低の一致線もサポートすることになるが、同出願の関連部分は参照により本明細書に組み込まれ、その主題および請求された発明はその発明がなされた時点で、本発明の譲受人である本出願人によって所有されていたかまたは本出願人への譲渡義務の対象となっていたものである。
【００１８】
メモリ記憶セル（２１０ａおよび２１１ａ）へのデータの書込みまたはそこからのデータの読取りは、関連技術のＤＣＡＭ内と同様に、ビット線（それぞれＢＬ０およびＢＬ１）およびワード線ＷＬが高に保持されているときにオン（すなわち、導電状態）に保持されたパストランジスタ（それぞれＴ０およびＴ１）による電荷転送によって実行することができる。本発明において電荷転送によりデータを書き込むまたは読み取る方法は、関連技術のＤＣＡＭで使用する電荷転送による書込みおよび読取りの方法と同じかまたは同様のものである。しかし、本発明では、データ記憶キャパシタ（たとえば、ＳＢ０およびＳＢ１）内に記憶された電荷の破壊電荷転送を行わずに記憶データの読取りが可能になるので、本発明の実施形態では電荷転送による読取りは不要である。
【００１９】
それぞれのビット線（たとえば、それぞれ、ＢＬ０、ＢＬ１）を高の論理電圧まで事前充電し、次にそのゲート上で高の論理電圧をアサートすることによってパストランジスタ（たとえば、それぞれ、Ｔ７、Ｔ６）をオン（すなわち、導電状態）にし、次にそれぞれのデータ記憶装置（たとえば、それぞれ、ＳＢ０およびＳＢ１）の状態を表すそれぞれのビット線（たとえば、ＢＬ０、ＢＬ１）上の電流または電圧あるいはその両方を感知することにより、それぞれのサーチ線（たとえば、ＳＬＣまたはＳＬＴ）が低に保持されている間に、ＤＣＡＭセル２００ａの各メモリ記憶セル（たとえば、２１０ａ、２１１ａ）で非破壊読取りを実行することができる。ビット線は、供給電圧とそれぞれのビット線との間に接続され、ビット線事前充電信号（ＢＬＰＣＨＧ）によって動作可能に制御される複数のパススイッチ（たとえば、Ｐ型パストランジスタＰ０およびＰ１）により高に事前充電することができる。キャパシタＳＢ０が論理高電圧を記憶する場合、パストランジスタ（たとえば、Ｔ２およびＴ７）に動作可能に結合された事前充電した高のビット線（たとえば、ＢＬ０）は、オン（すなわち、電流導電状態）のパストランジスタ（Ｔ２およびＴ７）による事前充電ビット線（たとえば、ＢＬ０）からアースへの電荷転送のために、非破壊読取り動作中に低の電圧レベルまでまたは低の電圧レベルに向かって降下することになる。キャパシタＳＢ０が論理低電圧を記憶する場合、パストランジスタ（たとえば、Ｔ２およびＴ７）に動作可能に結合された事前充電した高のビット線（たとえば、ＢＬ０）は、オフ（すなわち、非導電状態）のパストランジスタ（Ｔ２およびＴ７）による事前充電ビット線（たとえば、ＢＬ０）からアースへの電荷転送の欠如のために、非破壊読取り動作中に事前充電した高の電圧レベルのままになる。
【００２０】
すべてのビット線（たとえば、ＢＬ０、ＢＬ１）を高の論理電圧まで事前充電し、次に読取りワード線（ＲＷＬ）上で高の論理電圧をアサートすることによってすべてのパストランジスタ（たとえば、Ｔ７、Ｔ６）をオンにし、次にすべてのビット線（たとえば、ＢＬ０、ＢＬ１）上の電流または電圧あるいはその両方を感知することにより、すべてのサーチ線（たとえば、ＳＬＣまたはＳＬＴ）が低に保持されている間に、複数の本発明のＤＣＡＭセル（たとえば、２００ａ）からなる項目全体の非破壊読取りを実行することができる。ＣＡＭ項目全体の非破壊読取りは、一致線（たとえば、Ｔ４、Ｔ５）に直接結合されたすべてのＸＮＯＲトランジスタがオフの間に実行され、データ記憶装置（たとえば、キャパシタＳＢ０およびＳＢ１）の内容を最終的にリフレッシュするために実行されたリフレッシュ読取りにすることができる。この場合、記憶データ・ワードは、読取り専用パストランジスタ（たとえば、Ｔ７およびＴ６）とビット線（たとえば、ＢＬ０、ＢＬ１）を介してＤＣＡＭ項目から判定（たとえば、読取り反転）される。次に、このようにデータ記憶装置から読み取られたデータをアサートし（まず再反転が必要になる可能性もある）、ビット線上でアサートされた記憶データのリフレッシュ書込みを行うためにワード線（ＷＬ）がアサートされるまでビット線（たとえば、ＢＬ０およびＢＬ１）自体に記憶することができる。あるいは、ＣＡＭアレイの外部にある２進バッファまたはレジスタを使用して、１つの記憶データ・ワード（反転状態または非反転状態）を一時的に記憶するかまたは同じ項目（複数も可）に書き戻すまで複数のＤＣＡＭ項目から読み取られた複数のこのような記憶データ・ワードを記憶することができる。
【００２１】
読取り中のＣＡＭ項目の一致線（たとえば、それぞれ、Ｔ４、Ｔ５）に直接結合されたすべてのＸＮＯＲトランジスタがオフである（すなわち、ＣＡＭアレイ内のすべてのサーチ線、たとえば、ＳＬＣ、ＳＬＴが低である）場合、ＣＡＭ項目全体の非破壊読取りはランダム・アクセス（すなわち、ＲＡＭメモリアクセス）として実行することもできる。
【００２２】
ＣＡＭ項目内の記憶キャパシタの非破壊読取り動作の詳細については、図２の記憶キャパシタＳＢ０に記憶されたデータを読み取る場合の例を参照することによって説明することができる。記憶キャパシタ（たとえば、ＳＢ０）が、そのキャパシタに記憶された論理高の電圧レベルによって表される論理１を記憶している場合、ＸＮＯＲ回路２０２のトランジスタＴ２はオンになり（そのゲートがキャパシタＳＢ０によって高に保持されているので）、事前充電した高のビット線（たとえば、ＢＬ０）からＴ２を通ってアースまで電流が流れることができ、ビット線ＢＬ０の電圧レベルをアースに向かって引き抜く効果を有する。この電流またはビット線ＢＬ０上の電圧の付随降下あるいはその両方は、ビット線（ＢＬ０）に結合され、当業者にとって既知の適切な感知回路によって感知することができ、論理１がデータ記憶装置（すなわち、キャパシタＳＢ０）に記憶されていることを示すものとして登録することができる。逆に、このような電流の欠落またはＢＬ０上でのこのような電圧降下の欠落を感知し、論理０がデータ記憶装置（すなわち、キャパシタＳＢ０）に記憶されていることを示すものとして登録することもできる。
【００２３】
ＤＣＡＭのサポート回路（図示せず）により、システム・ハードウェアはＤＣＡＭのメモリ記憶セル（２１０ａおよび２１１ａ）内に記憶されたデータを読み取り、ＤＣＡＭのメモリ記憶セルに書き込むことができる。また、ＤＣＡＭのサポート回路は、ＤＣＡＭ項目の漏れデータ記憶キャパシタを定期的にリフレッシュするためのリフレッシュ・タイミング回路も提供する。ＤＣＡＭ項目のキャパシタのいずれかに電荷として記憶された論理１は結局、リフレッシュ回路がそのキャパシタを定期的に再充電するまで、論理０に放電されることになる。ＤＣＡＭのサポート回路は、ビット線（たとえば、ＢＬ０）によりデータ記憶装置（たとえば、記憶キャパシタＳＢ０）上の状態を検出するため（たとえば、そこに記憶された信号または電荷を増幅するため）のセンス増幅器と、行および列を選択するためのアドレス論理回路と、行アドレスと列アドレスをラッチして解明し、ランダム・アクセスの読取りおよび書込み動作を開始して終了するための行アドレス選択（ＲＡＳ）および列アドレス選択（ＣＡＳ）論理回路と、メモリの記憶セル（たとえば、２１０ａおよび２１１ａ）に情報を書き込む（すなわち、記憶する）かまたはそこに記憶されているものを読み取るための読取りおよび書込み回路と、リフレッシュ・シーケンスを追跡するかまたは必要に応じてリフレッシュ・サイクルを開始するための内部カウンタまたはレジスタと、ＣＡＭサーチによって見つかったときに一致ＣＡＭ項目（たとえば、ヒット）のアドレスをアサートするための出力論理回路とを含むことができる。
【００２４】
電圧センス増幅器（ＳＡ）は、ビット線（ＢＬ０）がレールからレールへ（すなわち、事前充電した高の電圧からアースへ）完全に降下できるようになる前でも、データ記憶装置（たとえば、キャパシタＳＢ０）の論理状態を検出するために使用することができる。電圧感知回路を使用する場合、簡潔なストローブ信号（たとえば、ＳＥＴＳＡパルス、図５を参照）を使用して、比較的短時間の間隔の間、電圧感知回路（たとえば、ＳＡ）を使用可能にすることができ、その間、記憶キャパシタ（たとえば、ＳＢ０）の内容に応じて、ビット線上の電圧の感知可能な降下が発生しているかまたは発生していないと予想されるものとする。感知ストローブ信号（たとえば、ＳＥＴＳＡ）は、タイミング・モデルとしてダミービット線を含み、同じ集積回路チップ上に実現された回路によるか、または当業者にとって既知のその他の方法によって、最適な時間にパルス化することができる。それにより、データ記憶装置（たとえば、キャパシタＳＢ０）の状態の感知は、ＣＡＭサーチを実施するためにＤＣＡＭ項目のサーチ線（たとえば、ＳＬＴおよびＳＬＣ）のいずれか一方が完全高の電圧レベルまで上昇する直前の短時間の間隔で実行することができる。本発明のＤＣＡＭセルの回路、信号、機能の例示的なタイミングおよび関係の詳細については、図２のＤＣＡＭセル２００ａの回路図に関連して図５を参照することによって説明することができる。
【００２５】
図５は、３つの連続するＣＡＭサーチ・サイクル（３１０、３２０、３３０）を含む時間範囲における図２の本発明の３進ＤＣＡＭセル２００ａに結合された線上の信号および機能の例示的なタイミング関係を示すタイミング図である。各ＣＡＭサーチ・サイクル（たとえば、３１０、３２０、３３０）は、ＣＡＭサーチ期間（すなわち、その間にＣＡＭアレイのすべての項目内の記憶データが被比較数と比較される期間）（たとえば、それぞれ、３１３、３２３、３３３）と、ＣＡＭサーチ（たとえば、それぞれ、３１３、３２３、３３３）のためにＤＣＡＭ項目のすべてのＤＣＡＭセル（たとえば、２００ａ）に結合された一致線を準備するための一致線事前充電期間（たとえば、それぞれ、３１８、３２８、３３８）とを含む。
【００２６】
被比較数の１つのビットとその被比較数ビットの論理補数がＣＡＭ項目の各ＤＣＡＭセル（たとえば、２００ａ）の２つのサーチ線（たとえば、ＳＬＴおよびＳＬＣ）上でそれぞれアサートされたときに、ＣＡＭサーチが実行される。したがって、各ＣＡＭサーチ期間（たとえば、３１３）中は、所与のＤＣＡＭセル２００ａの一方のサーチ線（たとえば、ＳＬＣ）が高になり、もう一方のサーチ線（たとえば、ＳＬＴ）が低になる。
【００２７】
図５に示す第１のＣＡＭサーチ・サイクル３１０は、リフレッシュ読取り（期間３１８プラス３１２の範囲内）とＣＡＭサーチ期間（３１３）の範囲内で実行されるその後のリフレッシュ書込みの間の、本発明の３進ＤＣＡＭセル２００ａ内の信号の例示的なタイミングを示している。第１のサーチ・サイクル（３１３）は、ＣＡＭセル２００ａがＣＡＭアレイのミス項目内にある場合をたまたま示しているが、ＣＡＭサーチ・サイクル（たとえば、３１０）の範囲内でリフレッシュ読取りまたはリフレッシュ書込みあるいはその両方を実行する能力は、その項目内に記憶されたデータに依存せず、ＣＡＭ項目がたまたまミス項目であるか一致項目であるかにも依存しない。
【００２８】
各ＣＡＭサーチ（たとえば、３１０、３２０、３３０）の間、所与のＣＡＭ項目は、比較された項目内に記憶されたデータ・ワードとその特定のＣＡＭサーチ中にアサートされる被比較数の（マスクなし）ビットとの比較に基づいて、ミス項目または一致項目のいずれかになる。各ＣＡＭサーチ・サイクルごとにＣＡＭアレイに対して異なる被比較数または異なる被比較数マスク（たとえば、グローバル・ビット・マスク）をアサートすることができるので、１つのＣＡＭサーチ・サイクル中に所与のＣＡＭ項目がミス項目になる可能性があり、次のＣＡＭサーチ・サイクルまたはその後のＣＡＭサーチ・サイクル中に同じＣＡＭ項目が一致項目になる可能性があり、その逆になる可能性もある。ミス３進ＣＡＭ項目は、特定のＣＡＭサーチ中にアサートされる被比較数のマスクなしビットと論理的に同じにはならない３進データ・ワードをたまたま記憶するＣＡＭ項目である。逆に、一致３進ＣＡＭ項目は、特定のＣＡＭサーチ中にアサートされる被比較数のマスクなしビットと論理的に同じになる３進データ・ワードをたまたま記憶するＣＡＭ項目である。
【００２９】
本発明のＤＣＡＭセルのデータ被比較数比較機能は、ＸＮＯＲゲート２０２を形成する２つの並列スタック（Ｔ２−Ｔ４およびＴ３−Ｔ５）状に配置された４つのパススイッチ（たとえば、Ｎチャネル・パストランジスタＴ２、Ｔ３、Ｔ４、Ｔ５）によって実行される。下位パススイッチの各々（すなわち、トランジスタＴ２およびＴ３の各々）は、関連データ記憶装置（すなわち、それぞれ、キャパシタＳＢ０およびＳＢ１）内に記憶されたデータ値の非破壊読取りをサポートすることと、本発明の３進ＤＣＡＭセル（たとえば、２００ａ、２００ｂ、２００ｃ）の範囲内でＸＮＯＲ比較機能を使用可能にするという２重機能を実行する。
【００３０】
ミスＣＡＭ項目の場合、その発生は一致線電圧が低まで降下することによって示され、一致線とアースとの間の電流導電接続は、ＸＮＯＲ回路２０２の１つまたは複数のパストランジスタ・スタック（たとえば、Ｔ２−Ｔ４またはＴ３−Ｔ５あるいはその両方）によって確立される。したがって、本発明の実施形態では、ミス項目の事前充電した高の一致線電圧は低（たとえば、ほぼアース）の電圧レベルまで降下し、その結果、ミスを示すことになる。
【００３１】
一致項目の場合、その発生は図５の第３のＣＡＭサーチ・サイクル（３３０）に示され、一致線とアースとの間の電流導電接続は、ＣＡＭ項目のＤＣＡＭセル（たとえば、２００ａ）内のＸＮＯＲ回路（たとえば２０２）のトランジスタ・スタックのいずれでも（たとえば、Ｔ２−Ｔ４またはＴ３−Ｔ５のいずれでもない）確立されない。したがって、本発明の実施形態では、一致項目の一致線電圧は事前充電した高の電圧レベルのままになり、この高のヒット事象電圧は検出することができ、したがって、一致またはヒットはこのような一致ＣＡＭ項目の固有のアドレスに関連付けることができる。
【００３２】
図５に示す第２のサーチ・サイクル３２０は、ＤＣＡＭセル２００ａがたまたまＣＡＭアレイのミス項目内にある場合に非破壊読取り（期間３２８および３２２の範囲内に発生する）とその後のＣＡＭサーチ３２３における本発明の３進ＤＣＡＭセル２００ａ内の信号のタイミングを示している。第２のサーチ・サイクル３２０は、そこから読み取られたＣＡＭ項目内のデータ記憶装置（たとえば、ＳＢ０およびＳＢ１）に読取りデータをリフレッシュ書戻しせずに、本発明のＣＡＭ項目（たとえば、ＣＡＭセル２００ａ、２００ｂ、または２００ｃあるいはこれらの組合せを含む）で非破壊読取りが実行された直後にＣＡＭアレイ内で信頼できるＣＡＭサーチ（３２３）を実行できることを示している。
【００３３】
図５に示す第３のサーチ・サイクル３３０は、ＤＣＡＭセル２００ａがたまたまＣＡＭアレイの一致項目内にある場合にリフレッシュ書込み（ＣＡＭサーチ期間３３３の範囲内に発生する）とその後のリフレッシュ読取り（たとえば、前のＣＡＭサーチ・サイクル３２０で発生する）における本発明の３進ＤＣＡＭセル２００ａ内の信号のタイミングを示している。第３のサーチ・サイクル３３０は、そこで定期的なＣＡＭサーチ・サイクルおよび信頼できるＣＡＭサーチの遅延または妨げを発生せずに、リフレッシュ読取りに続いてリフレッシュ書込みを遅延させることができ、リフレッシュ書込みの前にリフレッシュ読取りデータについてエラー（たとえば、ソフトエラー）検出分析を実行するための処理時間を与えることができることを示している。
【００３４】
本発明のＤＣＡＭセル（たとえば、２００ａ、２００ｂ、２００ｃ）の例示的な実施形態では、各ＣＡＭサーチ（たとえば、３１３、３２３、３３３）の前に、各一致線事前充電期間（たとえば、３１８、３２８、３３８、３４８）中に、一致線事前充電制御信号ＭＬＰＣＨＧによって制御され一致線に接続されたパススイッチ（たとえば、パストランジスタＴＰＣＨＧ）により、一致線が（前述の通り、一致線コントローラ設計により高または低のいずれかに）事前充電される。本発明の例示的な実施形態（たとえば、２００ａ）では、一致線が高に事前充電されるが、各ＤＣＡＭセル（たとえば、２００ａ）の両方のサーチ線（すなわち、ＳＬＴおよびＳＬＣ）が低に保持され（たとえば、定期的な一致線事前充電期間３１８、３２８、３３８中）、それにより、ＸＮＯＲ機能２０２の両方のパストランジスタ（たとえば、Ｔ４およびＴ５）がオフ（すなわち、非導電状態）になり、その結果、一致線とアースとの間には導電路がまったく存在しなくなり、そのＤＣＡＭ項目に関するＣＡＭサーチが「ミス」（すなわち、記憶データが被比較数と一致しない）になるまで一致線は高の電荷を保持することになる。
【００３５】
本発明のＤＣＡＭ項目内のメモリ記憶装置の状態の検出（すなわち、キャパシタ内に記憶されたデータの非破壊読取り）は、ビット線（たとえば、ＢＬ０およびＢＬ１）ならびにパススイッチ（たとえば、パストランジスタＴ６およびＴ７）により、ＤＣＡＭ項目のすべてのサーチ線が低に保持されている期間内（たとえば、一致線事前充電期間３１８、３２８、３３８、３４８の範囲内）に実行することができる。したがって、所与のＤＣＡＭ項目内のすべてのＤＣＡＭセル（たとえば、２００ａ）の各メモリ記憶装置（たとえば、キャパシタＳＢ０およびＳＢ１）の論理状態は、メモリ記憶装置の状態を破壊（たとえば、そこに含まれる電荷を変更）せずに、ＤＣＡＭセル（たとえば、２００ａ、２００ｂ、または２００ｃ）の各一致線事前充電期間（たとえば、３１８、３２８、３３８、３４８）中に検出することができる。このような通常かつ必要な一致線事前充電期間（たとえば、３１８）の範囲内で完全に実行されるかまたはほぼその範囲内で実行されるリフレッシュ読取りは、ＣＡＭサーチ・サイクル（たとえば、３１０および３２０）にかなりの時間を追加することがなく、「隠れ」リフレッシュ読取りと言うことができる。
【００３６】
非破壊読取りは、第１に、一致線事前充電期間（たとえば、３１８）の範囲内でまたは一致線事前充電期間の前にＤＣＡＭアレイのすべてのＤＣＡＭセル（たとえば、２００ａ）のビット線（たとえば、ＢＬ０およびＢＬ１）を高に事前充電するステップと、第２に、ＣＡＭサーチ期間（たとえば、３１３）の範囲外で（たとえば、その前に）（ＤＣＡＭ２００ａ内のデータ記憶装置ＳＢ０およびＳＢ１に結合されたパストランジスタＴ０およびＴ１がオフである間に）そのパストランジスタ（たとえば、Ｔ６およびＴ７）をオン（すなわち、導電状態）にするために、読み取るべきＣＡＭ項目の読取りワード線ＲＷＬを（たとえば、高に）アサートするステップと、第３に、前述のように、パストランジスタ（たとえば、Ｔ６およびＴ７）がオンである間に、それぞれのビット線（たとえば、ＢＬ０およびＢＬ１）によりメモリ記憶装置（たとえば、ＳＢ０およびＳＢ１）の状態を検出するステップという一連のステップによって実行することができる。このように検出されたメモリ記憶装置（たとえば、ＳＢ０およびＳＢ１）の各々の状態は、アサートするかまたは記憶するかあるいはその両方を行って（たとえば、３１２の前または３１４中あるいはその後のＣＡＭサーチ３１４後であって、次のビット線事前充電まで、ビット線ＢＬ０およびＢＬ１上に記憶する）、次に（３１６で）同じデータ記憶装置（たとえば、ＳＢ０およびＳＢ１）に書き戻すことができる。
【００３７】
ビット線は、論理高の電圧レベル（たとえば、電源電圧）に結合され、ビット線事前充電制御信号ＢＬＰＣＨＧによって制御される複数のビット線事前充電パススイッチ（たとえば、図２のｐチャネル・パストランジスタＰ０およびＰ１）により、高に事前充電することができる。この制御信号ＢＬＰＣＨＧは、パススイッチ（たとえば、Ｐ０およびＰ１）を活動化して（すなわち、オン＝導電状態にする）、一致線事前充電期間（たとえば、３１８）中またはその前にビット線（たとえば、それぞれ、ＢＬ０およびＢＬ１）を事前充電する。（図３および図４のＤＣＡＭセル２００ｂまたは２００ｃではなく、図２のＤＣＡＭセル２００ａのように）ビット線（たとえば、ＢＬ０またはＢＬ１）がデータの読取りと書込みの両方に使用するよう設計されている場合、読取り動作と書込み動作が同時に行われず、互いに干渉しないように、ビット線（たとえば、ＢＬ０またはＢＬ１）の使用を時分割多重化しなければならない。したがって、図２のＤＣＡＭ２００ａでは、その間に書込みが行われる書込み期間（たとえば、３１６および３３６）の範囲外で、一致線事前充電期間（たとえば、３１８、３２８、３３８、および３４８）中に非破壊読取りのためにビット線を高に事前充電することができる。しかし、書込みと読取りのために各メモリ記憶セル（たとえば、それぞれ、図３および図４に示すＤＣＡＭセル２００ｂおよび２００ｃ内の２１０ｂおよび２１０ｃ）への別々の線が設けられている場合、非破壊読取りビット線（たとえば、図３および図４のＲＢＬ０）は、ＣＡＭアレイ内の同じかまたは他のＤＣＡＭ項目で書込み動作を実行する前または実行している間でも、高に事前充電することができる。書込み（たとえば、ＷＢＬ０）と読取り（ＲＢＬ０）のために各メモリ記憶セル（たとえば、図４に示すＤＣＡＭセル２００ｃ内の２１０ｃ）への別々の線（たとえば、ＲＢＬ０、ＷＢＬ０）が設けられている場合であって、このような線のいずれもＸＮＯＲゲート２０２に結合されたサーチ線（たとえば、ＳＬＣ）ではない場合、リフレッシュ読取り動作とリフレッシュ書込み動作は、同時に実行するか、またはＣＡＭサーチ・サイクル内の一致線事前充電期間中のオーバラップ期間中に実行することができる。
【００３８】
したがって、ＣＡＭ項目全体の非破壊読取りは、その間にＣＡＭセルに結合されたすべてのサーチ線が低に保持されるＣＡＭサーチ・サイクル期間（たとえば、３１６）内の時間間隔中、たとえば、一致線事前充電期間３１８中に実行する場合、「隠す」（すなわち、ＣＡＭ項目の定期的なサーチ・サイクルを中断せずに実行する）ことができる。各ＣＡＭサーチの前に一致線が通常通り高に事前充電される本発明の実施形態では、一致線を高に事前充電するために、すべてのサーチ線は各ＣＡＭサーチの前に通常通り低に保持されることになる。次の各ＣＡＭサーチ（たとえば、３２３）の前のその時間間隔（たとえば、３１８）中に、ＣＡＭ項目全体について「隠れ」読取りを実行することができる。それにより、データ記憶装置の状態の感知は、ＣＡＭサーチ（３２３）を実行するためにサーチ線（ＳＬＴおよびＳＬＣ）のいずれか一方を高に上昇させる前に、短時間の間隔（たとえば、３０４または３１２あるいはその両方）で実行することができる。
【００３９】
それにより実施される読取りはＣＡＭ項目のＣＡＭセル（たとえば、２００ａ）のメモリ記憶装置（たとえば、キャパシタＳＢ０およびＳＢ１）内に記憶されたデータに対して破壊的ではないものだったので、先にリフレッシュ書込み（たとえば、３１６）を完了せずに、直後（３１３）にＣＡＭサーチを実行することができる。非破壊式に読み取ったデータ（期間３１８中に取得したもの）は、読取り後のＣＡＭサーチ（３１３）を実行する前、実行している間（３１６）、または実行した後（３３６）にリフレッシュ書戻しすることができる。
【００４０】
図２、図３、図４のＤＣＡＭセル２００ａ、２００ｂ、２００ｃのデータ記憶装置（たとえば、キャパシタＳＢ０およびＳＢ１）へのデータの書込みは、（たとえば、２００ａのＲＷＬが低になっている間に）ワード線（ＷＬ）上の高の電圧をアサートし、それぞれの書込み許可線（たとえば、ＤＣＡＭ２００ａ内のＢＬ０およびＢＬ１、ＤＣＡＭ２００ｂ内のＷＳＬ０およびＷＳＬ１、ＤＣＡＭ２００ｃ内のＷＢＬ０およびＷＢＬ１）上のデータ・ワードのビットを表す論理電圧をアサートすることによって実行される。次に、データビット線上でこのようにアサートされた電圧によって表されるデータがＤＣＡＭセル（たとえば、２００ａ、２００ｂ、２００ｃ）の各データ記憶キャパシタ（たとえば、ＳＢ０およびＳＢ１）を充電する（またはそのデータに応じて放電する）。ワード線ＷＬが低に導かれると、書込み許可線は他の目的（図３の２００ｂのようにＣＡＭサーチ中の被比較数のビットのアサートや、図２のＤＣＡＭセル２００ａについて前述した非破壊読取りの実行、関連技術のＤＣＡＭセルのように破壊読取りの実行など）に使用することができる。あるいは、本発明の実施形態により製造された特定のＤＣＡＭアレイのアレイ使用率が大きすぎて、このような破壊電荷転送型読取りをサポートできない場合を除き、書込み許可線（たとえば、ＤＣＡＭ２００ａ内のＢＬ０およびＢＬ１、ＤＣＡＭ２００ｂ内のＷＳＬ０およびＷＳＬ１、ＤＣＡＭ２００ｃ内のＷＢＬ０およびＷＢＬ１）は、関連技術の従来の方法に応じて記憶メモリの破壊読取りを実行する場合に使用することができる。
【００４１】
本発明のＤＣＡＭセルの特徴は、読取り後のＣＡＭサーチ（３１３）を実行する前、実行している間（３１６）、または実行した後（３３６）に、したがって、読取り後のＣＡＭサーチ（３１３）を遅延させずに、リフレッシュ書込みを開始できることである。したがって、本発明の実施形態は、「隠れ」リフレッシュ読取りに加え、「隠れ」リフレッシュ書込みも可能にする。したがって、本発明のＤＣＡＭセルは、「隠れリフレッシュ」を可能にすると言うことができる。
【００４２】
ＤＣＡＭのメモリ・リフレッシュサイクルは、本発明のＣＡＭアレイの各ワード全体（たとえば、項目）について適宜、通常通り実行されるが、リフレッシュ読取り動作（たとえば、一致線事前充電期間３１８の範囲内で実行される）と、それに続くリフレッシュ書込み動作（たとえば、ＣＡＭサーチ中に実行される）とを含み、その両方を同じＣＡＭサーチ・サイクル（たとえば、３１０）の範囲内で実行することができる。パストランジスタ（たとえば、Ｔ２−Ｔ７またはＴ３−Ｔ６）により実行される読取り動作は非破壊的なものなので（すなわち、記憶キャパシタＳＢ０およびＳＢ１によってそれぞれ記憶された電荷を変更しない）、読取り動作自体は、記憶キャパシタから読み取られたデータの即時書戻しを必要としない。したがって、１つのＣＡＭ項目についてこのような非破壊読取り動作（たとえば、３１８または３２８）が実行された時間と、同じＣＡＭ項目についてリフレッシュ書込み動作（たとえば、３３６）が行われるその後の時間との間に、１回のＣＡＭサーチ動作（たとえば、３１３）または複数回（すなわち、Ｎ回、ただし、Ｎは正の整数である）のＣＡＭサーチ動作を実行することができる。他の言い方をすると、本発明のＤＣＡＭリフレッシュ・サイクルは、１つの従来のＤＣＡＭのリフレッシュ・サイクル内で完了する必要はなく、むしろ、複数のＮ個のＣＡＭサーチ・サイクルの境界を超えて延びる期間中に開始して完了することができる。
【００４３】
このようなフレキシビリティにより、ＤＣＡＭセルの他の活動に干渉しない期間中にリフレッシュ・サイクルを開始して完了する機会を含む、様々な機会が得られる。本発明のＤＣＡＭセルのフレキシビリティは、エラー（たとえば、ソフトエラー）検出分析（たとえば、記憶したパリティ・ビットを使用する）とおそらくエラー訂正アルゴリズムをデータの書戻し前に実行する能力をサポートすることができる。データ・リフレッシュ中にＣＡＭサーチに干渉せずに（たとえば、それを遅延させずに）エラー検出を実行する能力により、このようなエラーを防止するために本来設けられる可能性のあるハードウェアまたはデバイス（たとえば、大型トレンチ・キャパシタ）あるいはその両方のサイズの低減を可能にすることなどによって、ＣＡＭ回路密度の増大が可能になる可能性がある。本発明のＤＣＡＭ項目で記憶データ・エラー（たとえば、ソフトエラー）を検出した場合、データを訂正し、直ちに書き戻すことができるか、またはエラーを訂正することができ、正しいデータがその項目に書き戻されるまでＣＡＭサーチを中断することができ、あるいは別法として、信頼できるＣＡＭサーチ結果を保証するために他の措置（エラーのあるＣＡＭサーチ結果を発生しないようなデータまたは空データをその項目に書き込むことなど）を講じることができる。エラー検出によってソフトエラーのリスクを低減できるので、本発明のＤＣＡＭセルは、記憶デバイスのコストを低減するために、明示的な（たとえば、トレンチ）キャパシタではなく、寄生キャパシタンス（たとえば、ソース基板からのもの）も使用することができる。トランジスタ（たとえば、Ｔ０−Ｔ２およびＴ１−Ｔ３）内の寄生キャパシタンスの使用により、記憶デバイス（たとえば、ＳＢ０およびＳＢ１）の製造プロセスを全体的に単純化することができ、したがって、比較的低コストのＳＣＡＭのようなプロセスの使用が容易になる。比較的高いリフレッシュ速度または高いエラー検出サンプリング速度あるいはその両方とともに、より低い記憶キャパシタンスを使用することができる。最適な寄生キャパシタンス（または全実効キャパシタンス）と、必要なリフレッシュ間隔は、本発明のＤＣＡＭを作成するために使用する特定の製作プロセスによって決まる可能性がある。回路密度とリフレッシュ速度という相関要因のバランスを取る最適化技法は、当技術分野では周知のものである。
【００４４】
項目へのランダム・データ（すなわち、同じ項目から読み取られないデータ）の書込みは、ＣＡＭサーチがまったく行われておらず、読取り動作がまったく行われていない場合に実行することができる。各記憶キャパシタ（たとえば、ＳＢ０）へのランダム・データの書込みは、ワード線（ＷＬ）によって動作可能に制御されるパススイッチ（たとえば、パストランジスタＴ０およびＴ１）によりそれぞれの書込み許可線（たとえば、ＢＬ０およびＢＬ１）上でアサートされた電圧からの電荷転送により、前述のように実行される。
【００４５】
本発明のＣＡＭセル（たとえば、２００ａ、２００ｂ、２００ｃ）を含むＣＡＭ項目に結合された一致線は、その項目のすべてのサーチ線（たとえば、ＳＬＣ、ＳＬＴ）を低に保持し、それによりそのすべてのＸＮＯＲ回路（たとえば、２０２）のすべてのトランジスタ・スタック（たとえば、Ｔ２−Ｔ４およびＴ３−Ｔ５）をオフ（すなわち、非導電状態）にし、次に一致線に結合された事前充電トランジスタＴＰＣＨＧ上で論理高の電圧をアサートし、それにより一致線を電源電圧（たとえば、論理高の電圧）レベルに導電的に接続することにより、論理高の電圧レベルに事前充電することができる。
【００４６】
図４は、読取りと書込み用に別々のビット線が設けられ、個別のサーチ線が設けられている、図２の本発明のＤＣＡＭセルの代替実施形態の回路図である。
【００４７】
図３は、読取り（たとえば、ＲＢＬ０およびＲＢＬ１）と書込み（たとえば、ＷＳＬ０およびＷＳＬ１）用に別々のビット線が設けられている、図２の本発明のＤＣＡＭセルの代替実施形態の回路図である。本発明の３進ＤＣＡＭセル（２００ｂ）では、パストランジスタ（たとえば、Ｔ２−Ｔ７、Ｔ３−Ｔ６）の動作と、非破壊読取りビット線（たとえば、ＲＢＬ０、ＲＢＬ１）により、その各メモリ記憶セル（たとえば、２１０ｂ、２１１ｂ）で読取り（たとえば、非破壊リフレッシュ読取り）を実行することができる。このリフレッシュ読取り動作は、一致線に結合されたＸＮＯＲスタック・トランジスタ（たとえば、それぞれ、Ｔ４およびＴ５）を制御するすべてのサーチ線（たとえば、それぞれ、ＷＳＬ０およびＷＳＬ１）が低に保持されている間に、パストランジスタ（たとえば、それぞれ、Ｔ７およびＴ６）に結合された読取りワード線（ＲＷＬ）が高にアサートされたときに読取り許可ビット線（たとえば、ＲＷＢＬ０、ＲＷＢＬ１を介して）、項目全体（たとえば、複数のＤＣＡＭセル２００ｂからなる）の内容を読み取るために実行することができる。あるいは、ＤＣＡＭセル２００ｂ内の各ＤＣＡＭセルに記憶された２つの個別ビットのうちの１つ（たとえば、ＤＣＡＭセル２００ｂのセル０に記憶されたビット）はＣＡＭサーチ中に確実に読み取ることができる。というのは、ＣＡＭサーチ動作中に、２つの補サーチ線の一方（たとえば、ＷＳＬ０またはＷＳＬ１のいずれか一方）が低になるからである。
【００４８】
隠れリフレッシュ書込みは、パストランジスタ（たとえば、ワード線ＷＬによって制御されるＴ０、Ｔ１）と、ＤＣＡＭのサーチ線としても機能する別々の書込みビット線（たとえば、ＷＳＬ０、ＷＳＬ１）により、実行することができる。書込みビット線（たとえば、ＷＳＬ０、ＷＳＬ１）はＤＣＡＭのサーチ線としても機能するので、この代替実施形態では、ＣＡＭサーチを実行している間にリフレッシュ書込みを実行することは実行不可能である。
【００４９】
図４は、読取り（たとえば、ＲＢＬ０およびＲＢＬ１）と書込み（たとえば、ＷＢＬ０およびＷＢＬ１）用に別々のビット線が設けられ、サーチ線（ＳＬＣおよびＳＬＴ）がビット線から分離されている、図２および図３の本発明のＤＣＡＭセルの代替実施形態の回路図を示している。図４の本発明の３進ＤＣＡＭセル２００ｃでは、図３のＤＣＡＭセル２００ｂについて説明したものと同じように非破壊読取りを可能にする。
【００５０】
隠れリフレッシュ書込みは、図３のＤＣＡＭセル２００ｂについて説明したものと同じように図４のＤＣＡＭセル２００ｃで実行することができるが、書込みビット線（ＷＢＬ０およびＷＢＬ１）がサーチ線（ＳＬＣおよびＳＬＴ）から分離されているので、ＣＡＭサーチが進行しているのと同じ時期に（図２のＤＣＡＭセル２００ａと同じように）図４のＤＣＡＭセル２００ｃでリフレッシュ書込みを実行することができる。
【００５１】
本発明のＤＣＡＭセル（たとえば、２００ａ、２００ｂ、２００ｃ）は、図２、図３、図４に示す実施形態で開示し図示したようにＮＦＥＴ（たとえば、ＮチャネルＭＯＳＦＥＴ）のみを含むことができる。それに応じて制御信号などを補完する場合は、ＮＦＥＴ（たとえば、Ｔ０、Ｔ１、Ｔ２、Ｔ３、Ｔ４、Ｔ５、Ｔ６、またはＴ７）の代わりにＰＦＥＴを使用することもできる。あるいは、本発明のＤＣＡＭセルの全Ｐチャネル実施形態も本発明の範囲内になる。
【００５２】
図６は、図２、図３、または図４に示すＤＣＡＭセルを含むＣＡＭアレイを含む典型的なディジタル・システムを示している。このディジタル・システムは、たとえば、ＣＡＭアレイに動作可能に結合されたディジタル・プロセッサを含むコンピュータまたはネットワーク・ルータにすることができ、このＣＡＭアレイは本明細書の上記で開示した本発明のＤＣＡＭセルの実施形態を含む。
【００５３】
その典型的な実施形態に関連して本発明を詳細に示し説明してきたが、当業者であれば、本発明の精神および範囲を逸脱せずに形式および細部の点で上記その他の変更が可能であることを理解されるだろう。本発明の実施形態は、半導体基板上の集積電子回路として、またはスイッチなどの離散デバイスを備えて実現された電子回路（たとえば、トランジスタ、または電気機械式リレー、または類似の光学コンポーネント）として、またはこれらの回路の組合せとして実現することができる。したがって、特許請求の範囲は、本発明のこのような代替実施形態をすべて含むためのものである。したがって、本発明の典型的な実施形態を示す添付図面に示されたパストランジスタによってもたらされる構造および機能を説明するために、特許請求の範囲で「パススイッチ」という用語を使用する。
【００５４】
まとめとして、本発明の構成に関して以下の事項を開示する。
【００５５】
（１）データ記憶装置と、
第１および第２のパススイッチのスタックを含み、前記第１のパススイッチがノードにおいて前記第２のパススイッチに直列に結合されているパスゲートと、
前記第２のパススイッチを動作可能に制御するデータ記憶装置と、
前記データ記憶装置の論理状態を検出するために前記ノードに接続された第３のパススイッチとを含むＣＡＭセルを含む、連想記憶装置（ＣＡＭ）アレイ。
（２）前記第１のパススイッチがサーチ線によって動作可能に制御され、
前記第３のパススイッチが第１のビット線に結合され、第１のワード線によって動作可能に制御される、上記（１）に記載のアレイ。
（３）前記データ記憶装置と第２のビット線との間に接続された第４のパススイッチをさらに含み、前記第４のパススイッチが第２のワード線によって動作可能に制御される、上記（２）に記載のアレイ。
（４）前記データ記憶装置がキャパシタである、上記（３）に記載のアレイ。
（５）前記第１のビット線と前記第２のビット線が１本の線である、上記（４）に記載のアレイ。
（６）前記サーチ線と前記第２のビット線が１本の線である、上記（４）に記載のアレイ。
（７）前記第１、第２、第３、および第４のパススイッチが電界効果トランジスタ（ＦＥＴ）である、上記（３）に記載のアレイ。
（８）前記第１、第２、第３、および第４のパススイッチの各々がＮ型デバイスである、上記（３）に記載のアレイ。
（９）前記パスゲートが一致線パスゲートの一部であり、一致線とアースとの間に結合される、上記（３）に記載のアレイ。
（１０）前記データ記憶装置が２進ビットを記憶し、前記データ記憶装置内に記憶された前記ビットを破壊せずに、前記第３のパススイッチによる読取りによって前記ビットの論理値を決定することができる、上記（３）に記載のアレイ。
（１１）前記データ記憶装置内に記憶された前記ビットの読取り後であって、同じデータ記憶装置内へのその後のリフレッシュ書込みが完了する前に、ＣＡＭサーチを実行できる、上記（１０）に記載のアレイ。
（１２）前記第２のビット線が、ＣＡＭサーチ動作中に前記ビットを記憶するように適合された、上記（１０）に記載のアレイ。
（１３）ＣＡＭサーチ動作中に前記ＣＡＭサーチ動作に干渉せずに、前記第４のパススイッチにより前記ビットを前記データ記憶装置に転送できる、上記（１０）に記載のアレイ。
（１４）前記第１のビット線が、前記第２のパススイッチの状態を検出するように適合されたセンス増幅器（ＳＡ）に結合される、上記（１）に記載のアレイ。
（１５）前記第１のビット線と前記第２のビット線が、前記ビットを記憶するように適合されたレジスタに動作可能に結合される。
（１６）複数の記憶キャパシタに記憶されたサーチ可能なデータのワードを有するＣＡＭ項目を有するＣＡＭアレイ内で複数のＣＡＭサーチを実行するための方法であって、
（ａ）前記ワードの非破壊判定を実行するステップと、
（ｂ）ステップ（ａ）を実行した後でＣＡＭサーチを実行するステップとを含む方法。
（１７）（ｃ）前記複数の記憶キャパシタに前記ワードを書き戻すステップをさらに含み、ステップ（ｃ）が完了される前にステップ（ｂ）が実行される、上記（１６）に記載の方法。
（１８）（ｄ）ステップ（ａ）で判定した前記ワードについてエラー検出プロセスを実行するステップをさらに含む、上記（１６）に記載の方法。
（１９）（ｄ）ステップ（ａ）で判定した前記ワードについてエラー検出プロセスを実行するステップをさらに含み、ステップ（ｃ）の前にステップ（ｄ）が完了する、上記（１７）に記載の方法。
（２０）データ記憶装置と、
第１および第２のパススイッチのスタックを含み、前記第１のパススイッチがノードにおいて前記第２のパススイッチに直列に結合されているパスゲートと、
前記第２のパススイッチを動作可能に制御するデータ記憶装置と、
前記データ記憶装置の論理状態を検出するために前記ノードに接続された第３のパススイッチとを含むＣＡＭセルを含む、ディジタル・システム。
【図面の簡単な説明】
【図１】関連技術の破壊読取りＤＣＡＭセルのブロック回路図である。
【図２】本発明の実施形態によりサーチ可能な記憶データの非破壊読取りと「隠れ」リフレッシュをサポートするＤＣＡＭセルの回路図である
【図３】読取りと書込み用に別々のビット線が設けられている、図２の本発明のＤＣＡＭセルの代替実施形態の回路図である。
【図４】読取りと書込み用に別々のビット線が設けられ、個別のサーチ線が設けられている、図２の本発明のＤＣＡＭセルの代替実施形態の回路図である。
【図５】装置、データ、制御信号間のタイミング関係を示し、図２の本発明のＤＣＡＭセルを操作する方法を示すタイミング図である。
【図６】図２、図３、または図４に示すＤＣＡＭセルを含むＣＡＭアレイを含む典型的なディジタル・システムを示す図である。
【符号の説明】
２００ａ  ＤＣＡＭセル
２０２  ＸＮＯＲ比較回路
２１０ａ  メモリ記憶セル
２１１ａ  メモリ記憶セル
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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