(57)【特許請求の範囲】
【請求項１】
入力信号を増幅するための少なくとも一つの第１トランジスタを有する入力段と、
前記第１トランジスタに対してカスコード接続された少なくとも一つの第２トランジスタを含む出力段と、
前記入力信号のレベルを所定量シフトするレベルシフト回路を含み、前記入力信号を前記第２トランジスタのゲートまたはベースに伝達するフィードフォワード回路とを具備することを特徴とする電子回路装置。
【請求項２】
入力信号を増幅するための少なくとも一つの第１トランジスタを有する入力段と、
前記第１トランジスタに対してカスコード接続された少なくとも一つの第２トランジスタ及び該第２トランジスタのソースまたはエミッタに接続された少なくとも一つのディジェネレーション抵抗を含む出力段と、
前記入力信号のレベルを所定量シフトするレベルシフト回路を含み、前記入力信号を前記第２トランジスタのゲートまたはベースに伝達するフィードフォワード回路とを具備することを特徴とする電子回路装置。
【請求項３】
入力信号を増幅するための少なくとも一つの第１トランジスタを有する入力段と、
前記第１トランジスタに対してカスコード接続された少なくとも一つの第２トランジスタ及び前記第２トランジスタのソースまたはエミッタに反転入力端子が接続され、出力端子が前記第２トランジスタのゲートまたはベースに接続されたレギュレーティング増幅器を含む出力段と、
前記入力信号を前記第２トランジスタのゲートまたはベースに伝達するフィードフォワード回路とを具備することを特徴とする電子回路装置。
【請求項４】
入力信号を増幅するための少なくとも一つの第１トランジスタを有する入力段と、
前記第１トランジスタに対してカスコード接続された少なくとも一つの第２トランジスタと該第２トランジスタのソースまたはエミッタに接続された少なくとも一つのディジェネレーション抵抗及び前記第２トランジスタのソースまたはエミッタに反転入力端子が接続され、出力端子が前記第２トランジスタのゲートまたはベースに接続されたレギュレーティング増幅器を含む出力段と、
前記入力信号を前記第２トランジスタのゲートまたはベースに伝達するフィードフォワード回路とを具備することを特徴とする電子回路装置。
【請求項５】
入力信号を増幅するための少なくとも一つの第１トランジスタを有する入力段と、
前記第１トランジスタに対してカスコード接続された少なくとも一つの第２トランジスタを含む出力段と、
前記入力信号を前記第２トランジスタのゲートまたはベースに伝達するフィードフォワード回路と、
前記第１トランジスタのドレインまたはコレクタにソースまたはエミッタが接続された第２トランジスタと、前記第１トランジスタのドレインまたはコレクタの電圧が反転入力端子に入力され、出力端子が前記第２トランジスタのゲートまたはベースに接続されたレギュレーティング増幅器とを具備することを特徴とする電子回路装置。
【請求項６】
入力信号を増幅するための少なくとも一つの第１トランジスタを有する入力段と、
前記第１トランジスタに対してカスコード接続された少なくとも一つの第２トランジスタ及び該第２トランジスタのソースまたはエミッタに接続された少なくとも一つのディジェネレーション抵抗を含む出力段と、
前記入力信号を前記第２トランジスタのゲートまたはベースに伝達するフィードフォワード回路と、
前記第１トランジスタのドレインまたはコレクタにソースまたはエミッタが接続された第２トランジスタと、前記第１トランジスタのドレインまたはコレクタの電圧が反転入力端子に入力され、出力端子が前記第２トランジスタのゲートまたはベースに接続されたレギュレーティング増幅器とを具備することを特徴とする電子回路装置。
【請求項７】
前記入力段は、前記第２トランジスタに電流を出力する電圧−電流変換回路を構成することを特徴とする請求項１乃至６のいずれか１項に記載の電子回路装置。
【請求項８】
電圧入力信号がゲートまたはベースに入力され、ソースまたはエミッタが第１電源端に接続された少なくとも一つの第１トランジスタを有する入力段と、
前記第１トランジスタとカスコード接続された少なくとも一つの第２トランジスタを含み、該第２トランジスタのドレインまたはコレクタから電流出力信号を出力する出力段と、
前記電圧入力信号を前記第２トランジスタのゲートまたはベースに伝達するフィードフォワード回路と、
前記第１トランジスタのドレインまたはコレクタの電圧が反転入力端子に入力され、出力端子が前記第２トランジスタのゲートまたはベースに接続されたレギュレーティング増幅器とを具備することを特徴とする電子回路装置。
【請求項９】
前記入力段は、前記第１トランジスタとして線形領域で動作するように設定された電界効果トランジスタが用いられることを特徴とする請求項１乃至６または８のいずれか１項に記載の電子回路装置。
【請求項１０】
前記入力段は、前記第１トランジスタのソースまたはドレインに接続された少なくとも一つのディジェネレーション抵抗をさらに有することを特徴とする請求項１乃至６または８のいずれか１項に記載の電子回路装置。
【請求項１１】
前記第２トランジスタのドレインまたはコレクタに容量性負荷が接続されることを特徴とする請求項１乃至６または８のいずれか１項に記載の電子回路装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はカスコード回路を用いた増幅器などの電子回路装置に係り、特に周波数特性の改善された電子回路装置に関する。
【０００２】
【従来の技術】
トランジスタを用いて構成した増幅器に代表される電子回路においては、周波数特性はトランジスタのトランスコンダクタンスによって決まるため、高速の電子回路を構成するには、トランジスタのバイアス電流及びトランジスタのサイズ（ＭＯＳトランジスタのようなＦＥＴの場合はゲート幅）を大きくする必要がある。しかし、トランジスタのサイズを大きくすると、寄生容量の増加による極周波数の低下が起こるため、逆に周波数特性は劣化する。
【０００３】
カスコード回路を用いた従来のフォールデッドカスコード型増幅器を例にとって、この問題を具体的に説明する。例えば、積分器やフィルタを構成するためにフォールデッドカスコード型増幅器の出力端子に容量性負荷を接続した場合、容量性負荷が接続される出力端子において１番目の極（周波数が最も低い極）が形成され、またトランジスタの寄生容量によって２番目の極（２番目に周波数が低い極）が形成される。
【０００４】
携帯電話機のような移動通信端末は、使用できる電源端電圧が低く、内部の増幅器その他の電子回路に使用するＭＯＳトランジスタのドレイン・ソース間に十分な電圧を印加することができないので、トランジスタの飽和領域での動作を保証するために、ゲート幅のより大きなトランジスタを使わなければならない。従って、トランジスタの寄生容量は増大するから、後者の２番目の極の周波数が低くなり、増幅器の高周波での利得が下がると同時に、位相余裕（利得が１となる周波数における位相と−180°との差）が減少する。一般的に、増幅器は帰還を施して使用されるので、位相余裕が減少するとその動作が不安定となる。
【０００５】
【発明が解決しようとする課題】
上述したように、カスコード回路を用いた従来の増幅器などの電子回路においては、トランジスタの寄生容量によって形成される極により、高周波の周波数特性が悪化し、安定性も損なわれるという問題点があった。
【０００６】
本発明は、このような寄生容量による極の影響を低減して良好な特性が得られるカスコード回路を用いた電子回路装置を提供する
ことを目的とする。
【０００７】
【課題を解決するための手段】
上記課題を解決するために、本発明は入力信号を増幅するための少なくとも一つの第１トランジスタを有する入力段と、第１トランジスタに対してカスコード接続された少なくとも一つの第２トランジスタを含む出力段とを有する電子回路装置において、入力信号を第２トランジスタのゲートまたはベースに伝達するフィードフォワード回路を設けたことを特徴とする。出力段は、第２トランジスタのソースまたはエミッタに接続された少なくとも一つのディジェネレーション抵抗を含む構成であってもよい。
【０００８】
このように入力段の入力側から、出力段のカスコードトランジスタのゲートまたはベースへのフィードフォワードを行うと、周波数特性に零点が新たに導入される。このように零点が導入されると、回路全体としては出力端子に接続される負荷の容量による第１の極及びトランジスタの寄生容量による第２の極による利得及び位相の周波数特性とは逆の周波数特性が新たに付与されることにより、トランジスタの寄生容量による極の影響がある程度打ち消される。
【０００９】
すなわち、利得特性においては零点の導入によりユニティゲイン周波数が上昇することにより、主として高周波域の特性が向上するために回路の高速化が図られる。位相特性については、零点の導入により高周波域での位相回転が小さくなることによって位相余裕が増加するので、安定度が向上する
【００１０】
【発明の実施の形態】
以下、図面を参照して本発明の実施形態を説明する。
【００１１】
（第１の実施形態）
図１は、本発明の第１の実施形態に係る増幅器を示している。この増幅器は大きく分けて、入力段１０１と本発明に基づき設けられたフィードフォワード回路１０２及び出力段１０３から構成される。入力段１０１は、例えばＮＭＯＳトランジスタを用いた電圧−電流変換回路（電圧−電流変換増幅回路ともいう）であり、出力段１０３は電流バッファとして機能する。
【００１２】
出力段１０３は、ゲートにＤＣバイアス電圧ｖｂ１が印加され、ソースが高電位側電源端ＶDDに接続されたＰＭＯＳトランジスタＭ１と、このトランジスタＭ１のドレインにソースが接続され、ドレインが出力端子ＯＵＴに接続される共に電流源Ｉ１を介して低電位側電源端ＶSSに接続されたＰＭＯＳトランジスタＭ２からなるカスコード回路１０４を含む。トランジスタＭ２は、入力段１０１の例えばＮＭＯＳトランジスタに対してカスコード接続されているので、カスコードトランジスタと呼ぶ。
【００１３】
入力端子ＩＮに入力された信号は、入力段１０１を介して出力段１０３のトランジスタＭ１のドレインとトランジスタＭ２のソースの接続点に入力されると同時に、フィードフォワード回路１０２を介してトランジスタＭ２のゲートに伝達される。従来の技術によると、カスコードトランジスタＭ２のゲートには一定のＤＣバイアス電圧が印加されるが、本発明ではフィードフォワード回路１０２を介して入力段１０１への入力信号が伝達され、この入力信号に応じてゲート電位が制御されることにより、本実施形態の増幅器の周波数特性には零点が挿入される。
【００１４】
以下、図２を用いて零点を導入したことの効果を説明する。図２は、図１の増幅器の極及び零点による個々の利得・位相特性（利得及び位相の周波数特性）とこれらの特性を合成した後の利得・位相特性を示している。図１の増幅器は、出力端子ＯＵＴに接続された図示しない容量性負荷による第１の極ｐ１（周波数が最も低い極）と、トランジスタの寄生容量による第２の極ｐ２（周波数が２番目に低い極）を基本的に有するものとする。
【００１５】
図２に示されるように、利得は極ｐ１，ｐ２の存在する周波数以上では−20dB/dec.（周波数10倍あたり-20dB）の割合で減少し、零点ｚ１の存在する周波数以上では＋20dB/dec.の割合で増加する。一方、位相は極ｐ１，ｐ２の存在する周波数前後において−90°、零点ｚ１の存在する周波数の前後において＋90°となる。増幅器の回路全体の特性は、これら極ｐ１，ｐ２，及び零点ｚ１での個々の利得・位相特性を合成したものとなる。すなわち、極ｐ１，ｐ２による利得・位相特性に、零点ｚ１による利得・位相特性を足し合わせた特性が回路全体の利得・位相特性となる。
【００１６】
このように本実施形態では、フィードフォワード回路１０２によって零点ｚ１を導入し、極ｐ１，ｐ２による利得・位相特性とは逆特性である零点ｚ１による利得・位相特性を付与することによって、従来問題となっていたトランジスタの寄生容量による極ｐ２の影響をある程度打ち消すことができる。
【００１７】
すなわち、まず利得特性に関しては、零点ｚ１を導入したことにより、図２の位相補償後の特性に示されるように、零点ｚ１がない従来の場合（位相補償前）に対して、利得が１(0dB)となる周波数（ユニティゲイン周波数という）が上昇するため、特に高周波域の特性が向上する。
【００１８】
一方、位相特性に関しては、零点ｚ１がない従来の場合（位相補償前）、位相は高周波域で−180°回転するのに対し、本発明に基づき零点ｚ１を導入すると、位相補償後の特性に示されるように、高周波域での位相回転を−90°に抑えることができる。すなわち、位相補償前にほとんど０であった位相余裕が零点ｚ１の挿入により90°程度と大幅に増加し、安定度が向上する。
【００１９】
図２においては、極ｐ２の周波数より零点ｚ１の周波数の方が高い状態を仮定しているが、この限りではなく、両周波数の関係が逆であっても、等しくともよい。特に、極ｐ２と零点ｚ１が同じ周波数に存在するときは、ｐ２とｚ１は互いの影響を完全に打ち消しあうから、利得・位相特性は極ｐ２が存在しないときと全く同じになり、寄生容量による極ｐ２の影響を理論上、完全に取り除くことができるようになる。
【００２０】
（第２の実施形態）
図３は、本発明の第２の実施形態に係る増幅器を示している。本実施形態は、出力段１０３の内部のディジェネレーションされたトランジスタを含む回路１０５の構成が図１と異なっている。すなわち、この回路１０５は入力段１０１に対してカスコード接続されたＰＮＰトランジスタＱ１と、トランジスタＱ１のエミッタと高電位側電源端ＶCCとの間に接続されたディジェネレーション抵抗Ｒ１からなる。ディジェネレーション抵抗Ｒ１は、入力段１０１のバイアス電流（抵抗Ｒ１を流れる電流−Ｉ１）を決める。トランジスタＱ１のエミッタは入力段１０１に接続され、コレクタは電流源Ｉ１を介して低電位側電源端ＶEEに接続されると共に、出力端子ＯＵＴに接続される。
【００２１】
入力端子ＩＮに入力された信号は、入力段１０１を介して出力段１０３のトランジスタＱ１のエミッタに入力されると同時に、フィードフォワード回路１０２を介してトランジスタＱ１のベースに伝達される。このようなフィードフォワード回路１０２を設けることにより、第１の実施形態と同様に本実施形態の電子回路装置では周波数特性に零点が挿入され、第１の実施形態と同様の効果を得ることができる。
【００２２】
次に、第１及び第２の実施形態で説明した基本構成を応用した本発明のより具体的な実施形態についていくつか説明する。
【００２３】
（第３の実施形態）
図４は、本発明の第３の実施形態として、差動入力・差動出力のフォールデッドカスコード型増幅器に本発明を適用した例を示している。
入力段１０１は、ゲートが入力端子ＩＮｐ，ＩＮｍにそれぞれ接続され、共通ソースが電流源Ｉ２に接続された二つのＮＭＯＳトランジスタＭｉｐ，Ｍｉｍからなる差動トランジスタ対によって構成される。トランジスタＭｉｐ，Ｍｉｍのドレインは、出力段１０３のカスコード回路１０４内のＰＭＯＳトランジスタからなる電流源トランジスタＭ１ａ，Ｍ１ｂのドレインと、ＰＭＯＳトランジスタからなるカスコードトランジスタＭ２ａ，Ｍ２ｂのソースとのそれぞれの接続点に接続される。電流源トランジスタＭ１ａ，Ｍ１ｂのソースは、高電位側電源端ＶDDに接続される。カスコードトランジスタＭ２ａ，Ｍ２ｂのゲートには、抵抗Ｒ２ａ，Ｒ２ｂをそれぞれ介してＤＣバイアス電圧ｖｂ２ａ，ｖｂ２ｂが印加されている。
【００２４】
カスコードトランジスタＭ２ａ，Ｍ２ｂのドレインは、出力端子ＯＵＴｍ，ＯＵＴｐにそれぞれ接続されると共に、ゲートにＤＣバイアス電圧ｖｂ３ａ，ｖｂ３ｂがそれぞれ印加されたＮＭＯＳトランジスタからなるもう一組のカスコードトランジスタＭ３ａ，Ｍ３ｂのドレインにそれぞれ接続され、カスコードトランジスタＭ３ａ，Ｍ３ｂのソースは、ゲートに共通のＤＣバイアス電圧ｖｂ４が印加されたＮＭＯＳトランジスタからなる電流源トランジスタＭ４ａ，Ｍ４ｂをそれぞれ介して低電位側電源端ＶSSに接続される。
【００２５】
出力端子ＯＵＴｐ，ＯＵＴｍにはコモンモードフィードバック（ＣＭＦＢ）回路１０７が接続されており、このコモンモードフィードバック回路１０７によって、出力端子ＯＵＴｐ，ＯＵＴｍのＤＣバイアス電圧がある決められた値に保たれるように電流源トランジスタＭ１ａ，Ｍ１ｂのゲートにフィードバックが施される。
【００２６】
入力端子ＩＮｐ，ＩＮｍに入力される差動入力信号は、入力段１０１のトランジスタＭｉｐ，Ｍｉｍのゲートにそれぞれ与えられると共に、フィードフォワード回路１０２ａ，１０２ｂをそれぞれ介してカスコードトランジスタＭ２ａ，Ｍ２ｂのゲートに伝達される。フィードフォワード回路１０２ａは、バッファ増幅器１０６ａとキャパシタＣ１ａを直列に接続して構成され、フィードフォワード回路１０２ｂも同様に、バッファ増幅器１０６ｂとキャパシタＣ１ｂを直列に接続して構成される。フィードフォワード回路１０２ａ，１０２ｂの初段に設けられたバッファ増幅器１０６ａ，１０６ｂは、フィードフォワード回路１０２ａ，１０２ｂの付加によらず入力端子ＩＮｐ，ＩＮｍから見た入力インピーダンスを高く保つ働きをする。
【００２７】
本実施形態においても、フィードフォワード回路１０２ａ，１０２ｂを設けたことにより、差動増幅器の周波数特性に零点が挿入されるので、トランジスタの寄生容量による極の影響を減少させることができ、高周波域の利得特性を向上させると同時に、位相余裕を大きして安定度を向上させることができる。
【００２８】
図５（ａ）（ｂ）は、本実施形態における利得・位相特性のシミュレーション結果を従来例と比較して示した図である。ここで、従来例とはフィードフォワード回路１０２ａ，１０２ｂがなく、カスコードトランジスタＭ２ａ，Ｍ２ｂのゲートに一定のＤＣバイアス電圧が印加された差動入力・差動出力のフォールデッドカスコード型増幅器である。図５（ａ）（ｂ）において、破線１１，１３はフィードフォワード回路１０２ａ，１０２ｂのない従来例のフォールデッドカスコード型増幅器の利得特性と位相特性であり、実線１２，１４は本実施形態によるフォールデッドカスコード型増幅器の利得特性と位相特性である。
【００２９】
図５（ａ）から、本実施形態によるとユニティゲイン周波数は従来例の384MHzから572MHzへと上昇しており、特に高周波域の特性が向上している。また、図５（ｂ）から本実施形態によると位相余裕は従来例の46°から59°へと増加している。これらのシミュレーション結果から、本発明に従いフィードフォワード回路１０２ａ，１０２ｂを設けることによって、高速化と位相余裕の増大が実現されていることがわかる。
【００３０】
（第４の実施形態）
図６は、本発明の第４の実施形態に係るレギュレーティッドカスコード構成の出力段を持つ差動増幅器である。本実施形態においては、出力段１０３のカスコードトランジスタＭ２ａ，Ｍ２ｂ，Ｍ３ａ，Ｍ３ｂにレギュレーティング増幅器１０８ａ，１０８ｂ，１０８ｃ，１０８ｄによって負帰還を施すことにより、差動増幅器のＤＣ利得を増加させている点が第３の実施形態と異なる。
【００３１】
より具体的には、レギュレーティング増幅器１０８ａ，１０８ｂ，１０８ｃ，１０８ｄはカスコードトランジスタＭ２ａ，Ｍ２ｂ，Ｍ３ａ，Ｍ３ｂのドレイン・ソース間電圧を比較的低い値に保ってトランジスタＭ２ａ，Ｍ２ｂ，Ｍ３ａ，Ｍ３ｂを飽和領域で動作させるための差動増幅回路であり、その反転入力端子はトランジスタＭ２ａ，Ｍ２ｂ，Ｍ３ａ，Ｍ３ｂのソースにそれぞれ接続され、非反転入力端子にはＤＣバイアス電圧ｖｂ５ａ，ｖｂ５ｂ，ｖｂ６ａ，ｖｂ６ｂがそれぞれ入力され、出力端子はトランジスタＭ２ａ，Ｍ２ｂ，Ｍ３ａ，Ｍ３ｂのゲートにそれぞれ接続される。
【００３２】
入力端子ＩＮｐ，ＩＮｍに入力される差動入力信号がフィードフォワード回路１０２ａ，１０２ｂをそれぞれ介してカスコードトランジスタＭ２ａ，Ｍ２ｂのゲートに伝達されることにより、差動増幅器の周波数特性に零点が挿入され、これによってトランジスタの寄生容量による極の影響を減少させ、位相余裕を大きくできる点は、第３の実施形態と同様である。
【００３３】
図７（ａ）（ｂ）は、本実施形態における利得・位相特性のシミュレーション結果を従来例と比較して示した図である。図５（ａ）（ｂ）において、破線２１，２３はフィードフォワード回路１０２ａ，１０２ｂがなく、レギュレーティング増幅器１０８ａ，１０８ｂの非反転入力端子に一定のＤＣバイアス電圧が印加された従来例のレギュレーティング増幅器を有するフォールデッドカスコード型増幅器の利得特性と位相特性であり、実線２２，２４は本実施形態によるフォールデッドカスコード型増幅器の利得特性と位相特性である。
【００３４】
図７（ａ）から、本実施形態によるとユニティゲイン周波数は従来例の431MHzから545MHzに、また図７（ｂ）から本実施形態によると位相余裕は従来例の29°から43°にそれぞれ改善されており、高速化と位相余裕の増大が実現されていることがわかる。
【００３５】
なお、レギュレーティング増幅器１０８ａ，１０８ｂ，１０８ｃ，１０８ｄについては、フォールデングカスコード構成とすることができる。また、本実施形態ではレギュレーティング増幅器１０８ａ，１０８ｂ，１０８ｃ，１０８ｄとして差動入力・シングル出力の増幅器を示したが、図８に示すようにシングル入力・シングル出力のソース接地増幅器によってレギュレーティング増幅器を構成してもよい。
【００３６】
（第５の実施形態）
次に、本発明の第５の実施形態として、図９に示すようなシングル出力の反転増幅器に本発明を適用することを考える。反転増幅器は同図９に示されるように非反転入力端子を接地して使用するので、非反転入力端子からのフィードフォワードは不可能である。そこで、本実施形態では以下のように入力信号が反転増幅器の反転入力端子からのみフィードフォワード回路を介して出力段のカスコードトランジスタに伝達されるように構成される。
【００３７】
図１０に、本実施形態に係る差動入力・シングル出力の反転増幅器を示す。本実施形態では、反転入力端子ＩＮｍに入力された信号はバッファ増幅器１０６とキャパシタＣ１で構成されるフィードフォワード回路１０２を介してカスコードトランジスタＭ２ｂのゲートに伝達される。非反転入力端子ＩＮｐは単にグラウンドに接続され、フィードフォワード回路には接続されない。
【００３８】
図１１（ａ）（ｂ）は、本実施形態における利得・位相特性のシミュレーション結果をフィードフォワード回路１０２のない従来例の反転増幅器と比較して示している。図１１（ａ）（ｂ）において、破線３１，３３はフィードフォワード回路１０２のない従来例の反転増幅器の利得特性と位相特性であり、実線３２，３４は本実施形態による反転増幅器の利得特性と位相特性である。図１１（ａ）に示されるようにユニティゲイン周波数は従来例の205MHzから252MHzに改善されており、また図１１（ｂ）に示されるように位相余裕は28°から53°に改善されている。従って、本実施形態のように差動入力を有する増幅器の一方の入力端子ＩＮｍのみから、本発明に基づきフィードフォワード回路１０２を介して入力信号を出力段１０３のカスコードトランジスタＭ２ｂのゲートに信号を伝達した場合においても、十分な位相補償効果が得られることがわかる。
【００３９】
（第６の実施形態）
図１２は、本発明の第６の実施形態として、第２の実施形態を基本にバイポーラトランジスタで構成された差動増幅器を示している。入力段１０１は、入力端子ＩＮｐ，ＩＮｍにそれぞれのベースが接続され、共通エミッタが電流源Ｉ２を介して低電位側電源端ＶEEに接続されたＮＰＮトランジスタＱｉｐ，Ｑｉｍによる差動トランジスタ対により構成される。
【００４０】
出力段１０３は、入力段１０１のトランジスタＱｉｐ，Ｑｉｍに対してカスコード接続されたＰＮＰトランジスタからなるカスコードトランジスタＱ１ａ，Ｑ１ｂとカスコードトランジスタＱ１ａ，Ｑ１ｂのエミッタと高電位側電源端ＶCCとの間に接続されたディジェネレーション抵抗Ｒ１ａ，Ｒ１ｂからなるカスコード回路１０５を有する。カスコードトランジスタＱ１ａ，Ｑ１ｂのベースには、抵抗Ｒ２ａ，Ｒ２ｂをそれぞれ介してＤＣバイアス電圧ｖｂ５ａ，ｖｂ５ｂが印加される。
【００４１】
一般的に、バイポーラプロセスでは抵抗が使用可能であるので、本実施形態で示したように出力段１０３内のカスコードトランジスタＱ１ａ，Ｑ１ｂには抵抗によるディジェネレーションを用いた構成とすることもできる。
【００４２】
出力段１０３内のＮＰＮトランジスタＱ２ａ，Ｑ２ｂは、図４中のＮＭＯＳトランジスタＭ３ａ，Ｍ３ｂに対応するカスコードトランジスタであり、ベースにはＤＣバイアス電圧ｖｂ６ａ，ｖｂ６ｂがそれぞれ印加される。また、電流源トランジスタＱ３ａ，Ｑ３ｂは図４の電流源トランジスタＭ４ａ，Ｍ４ｂに対応しており、これらの電流源トランジスタＭ１ａ，Ｍ１ｂに対してコモンモードフィードバック回路１０７により出力端子ＯＵＴｐ，ＯＵＴｍのＤＣバイアス電圧をある決められた値に保つようにフィードバックが施される。電流源トランジスタＱ３ａ，Ｑ３ｂの電流は、トランジスタＱ３ａ，Ｑ３ｂのエミッタと電源端ＶSSとの間に挿入された抵抗Ｒ５ａ，Ｒ５ｂによって決定される。
【００４３】
入力端子ＩＮｐ，ＩＮｍからの差動入力信号は、本発明に基づきバッファ増幅器１１０ａとキャパシタＣ１ａで構成されるフィードフォワード回路１０２ａ、及びバッファ増幅器１１０ｂとキャパシタＣ１ｂで構成されるフィードフォワード回路１０２ｂをそれぞれ介してトランジスタＱ１ａ，Ｑ１ｂのベースにそれぞれ入力される。
【００４４】
このようにバイポーラプロセスで製造される増幅器においても、本発明に基づきフィードフォワード回路１０２ａ，１０２ｂを設けることにより零点が挿入されることによって、ＭＯＳプロセスで製造された増幅器と同様に、トランジスタの寄生容量による極の影響を減少させることができ、高速化と位相余裕の増加を図ることが可能となる。
【００４５】
（第７の実施形態）
図１３は、本発明の第７の実施形態に係るバイポーラトランジスタで構成された差動増幅器であり、第４の実施形態と同様に出力段１０３をレギュレーティッドカスコード構成としている。すなわち、カスコードトランジスタＱ１ａ，Ｑ１ｂ，Ｑ２ａ，Ｑ２ｂにレギュレーティング増幅器１０８ａ，１０８ｂ，１０８ｃ，１０８ｄを組み合わせて差動増幅器のＤＣ利得を増加させている。
【００４６】
入力端子ＩＮｐ，ＩＮｍに入力される差動入力信号がフィードフォワード回路１０２ａ，１０２ｂをそれぞれ介してカスコードトランジスタＱ１ａ，Ｑ１ｂのベースに伝達されることにより、差動増幅器の周波数特性に零点が挿入され、これによってトランジスタの寄生容量による極の影響を減少させ、高速化と位相余裕を大きくできる効果については、第６の実施形態と同様である。
【００４７】
（バッファ増幅器について）
図１４は、図４、図６及び図１０に示したＭＯＳトランジスタで構成された増幅器の実施形態において、フィードフォワード回路１０２，１０２ａ，１０２ｂ内に設けられるバッファ増幅器１０６，１０６ａ，１０６ｂの例を示している。このバッファ増幅器（ここでは、符号１０６で代表している）は、ＮＭＯＳトランジスタＭｆとトランジスタＭｆのソースに負荷として接続された電流源Ｉ３とからなるソースフォロア構成となっている。入力端子ＩＮからトランジスタＭｆのゲートに入力された信号は、ほぼ利得１でトランジスタＭｆのソースから出力端子ＯＵＴへ出力される。
【００４８】
一般的に、ソースフォロア回路は増幅器全体よりも良好な高周波特性をもっているため、このバッファ増幅器１０６が本発明に基づく増幅器全体の周波数特性を制限することはない。また、このソースフォロア回路の負荷はカスコードトランジスタ（図４、図６及び図１０のトランジスタＭ２ａ，Ｍ２ｂ）の入力インピーダンスのみであるので、駆動能力は低くとも良い。従って、ソースフォロア回路のバイアス電流（電流源Ｉ３の電流）を非常に小さくしても、良好な高周波特性が得られる。
【００４９】
図１５は、図１２及び図１３に示したバイポーラトランジスタで構成された増幅器の実施形態において、フィードフォワード回路１０２ａ，１０２ｂ内に設けられるバッファ増幅器１１０ａ，１１０ｂの例を示している。このバッファ増幅器（ここでは、符号１１０で代表している）は、ＮＰＮトランジスタＱｆとトランジスタＱｆのエミッタに負荷として接続された電流源Ｉ３とからなるエミッタフォロア構成となっている。入力端子ＩＮからトランジスタＱｆのベースに入力された信号は、ほぼ利得１でトランジスタＱｆのソースから出力端子ＯＵＴへ出力される。
【００５０】
ソースフォロワ回路と同様、エミッタフォロア回路は増幅器全体よりも良好な高周波特性をもっているため、エミッタフォロア回路が全体の周波数特性を制限することはない。また、このエミッタフォロア回路の負荷は、ディジェネレーション抵抗（図１２及び図１３のディジェネレーション抵抗Ｒ１ａ，Ｒ１ｂ）がエミッタに接続されたトランジスタ（図１２及び図１３のカスコードトランジスタＱ１ａ，Ｑ１ｂ）の入力インピーダンスのみであるので、駆動能力は低くても良い。従って、エミッタフォロア回路のバイアス電流（電流源Ｉ３の電流）を非常に小さくしても良好な高周波特性が得られる。
【００５１】
（第８の実施形態）
図１６は、本発明に係る第８の実施形態としてレギュレーティッドカスコード構成の出力段を持つトランスコンダクタに本発明を適用した例を示している。トランスコンダクタは、周知のように入力信号の電圧に対応した電流の出力信号を発生する電圧−電流変換回路であり、負荷抵抗回路や電力増幅段などを接続して増幅器として用いられるほかに、出力端子に負荷容量を接続した積分器として用いることでアクティブフィルタを構成することができる。トランスコンダクタの出力抵抗は大きいほど積分器としてのロスが抑えられ、フィルタとしての周波数特性の劣化が抑えられるので都合がよい。
【００５２】
本実施形態のトランスコンダクタ２００において、入力段１０１はＮＭＯＳトランジスタＭ１が用いられ、このトランジスタＭ１のゲートに入力信号Ｖin＋が入力される。入力段１０１は電圧−電流変換回路であってもよい。また、トランジスタＭ１のソースは接地されている。出力段１０３はＮＭＯＳトランジスタＭ２によるカスコードトランジスタが用いられ、このカスコードトランジスタＭ２のドレインから、入力信号Ｖin＋の電圧に対応した出力信号電流Ｉoutが出力される。
【００５３】
カスコードトランジスタＭ２にレギュレーティング増幅器１０８によって負帰還が施されることにより、増幅器のＤＣ利得を増加させている。レギュレーティング増幅器１０８の非反転入力端子にはＤＣバイアス電圧Ｖcontが印加されており、このＤＣバイアス電圧Ｖcontを制御することでトランジスタＭ１のドレイン電圧を調整することにより、トランジスタＭ１を線形領域で動作させ、入力信号Ｖin+に対する線形動作範囲を拡大している。
【００５４】
入力信号Ｖin+は、さらにフィードフォワード回路１０２を介してカスコードトランジスタＭ２のゲートに伝達されることにより、トランスコンダクタの周波数特性に零点が挿入され、これによってトランジスタの寄生容量による極の影響を減少させ、位相余裕を大きくできる。フィードフォワード回路１０２にはキャパシタが用いられ、その容量は高い周波数成分の信号のみ通すような値に選定される。
【００５５】
すなわち、フィードフォワード回路１０２を用いない場合、カスコードトランジスタＭ２の寄生容量の影響で、高い周波数域の信号に対してレギュレーティッドカスコード回路が本来持つ高い出力抵抗が得られなくなるため、本来の積分器としての特性において高域での利得が低下する。入力信号の低周波域ではレギュレーティング増幅器１０８が動作し、フィードフォワード回路１０２にはほとんど信号が通らないので、レギュレーティドカスコード回路としての動作を行う。これに対し、高周波域ではフィードフォワード回路１０２に信号が流れ始め、カスコードトランジスタＭ２のゲートに信号が伝達される。従って、カスコードトランジスタＭ２で高周波域の信号が効果的に増幅されることになるので、高周波域でのトランスコンダクタとしての利得低下が緩和される。
【００５６】
なお、本実施形態のトランスコンダクタはシングル構成となっているが、同様の構成のトランスコンダクタを一対用いて差動構成として用いてもよい。また、一対の出力端子をカレントミラーで折り返してシングルエンド出力にして用いることも可能である。
【００５７】
（第９の実施形態）
図１７（ａ）（ｂ）（ｃ）は、本発明の第９の実施形態に係るカスコード構成の出力段を持つトランスコンダクタを示している。用途や動作原理などは、第８の実施形態と同様である。
【００５８】
本実施形態では、入力段１０１のトランジスタにディジェネレーション抵抗が組み合わせられている。すなわち、図１７（ａ）においてはバイポーラトランジスタＱ１のエミッタとグラウンド間にディジェネレーション抵抗Ｒｄ１が挿入され、図１７（ｂ）においてはＭＯＳトランジスタＭ１のソースとグラウンド間にディジェネレーション抵抗Ｒｄ２が挿入されている。
【００５９】
このようにディジェネレーション抵抗Ｒｄ１，Ｒｄ２を付加することにより、線形入力動作範囲の拡大を図ることができる。特に、トランジスタ単体では線形動作が期待できないバイポーラトランジスタＱ１に対しては、ディジェネレーション抵抗Ｒｄ１の付加は有効である。また、図１７（ｂ）のようにＭＯＳトランジスタＭ１も線形動作領域で動作させる場合には、入力段１０１の出力抵抗の低下やゲート寄生容量などの増加により高速動作に向かないことがあるので、電源端電圧に余裕がある場合にはＭＯＳトランジスタＭ１を飽和動作させ、かつ線形動作範囲を確保するためにディジェネレーション抵抗Ｒｄ２を付加することは有効である。
【００６０】
図１７（ｃ）は、差動入力・差動出力のトランスコンダクタに適用した場合の構成例であり、入力段１０１は共通エミッタが電流源に接続されたＮＰＮトランジスタＱ１ａ，Ｑ１ｂによる差動トランジスタ対とトランジスタＱ１ａ，Ｑ１ｂのエミッタ間に接続されたディジェネレーション抵抗Ｒｄ３からなる。一方、出力段１０３ａ，１０３ｂは、それぞれトランジスタＱ１ａ，Ｑ１ｂのコレクタにエミッタが接続されたＮＰＮトランジスタＱ２ａ，Ｑ２ｂからなる。差動入力信号Ｖin+，Ｖin-は、それぞれキャパシタにより構成されたフィードフォワード回路１０２ａ，１０２ｂを介してトランジスタＱ２ａ，Ｑ２ｂのベースに伝達される。
【００６１】
なお、本実施形態の変形として、カスコードトランジスタにレギュレーティグ増幅器を組み合わせたレギュレーティッドカスコード回路を用いても良いことはいうまでもない。
【００６２】
（第１０の実施形態）
図１８は、本発明の第１０の実施形態として、第８の実施形態で説明したレギュレーティッドカスコード構成の出力段を持つトランスコンダクタを二組用いて構成された差動入力・差動出力構成の積分器を示している。
【００６３】
差動入力信号Ｖin+，Ｖin-は、入力段のＮＭＯＳトランジスタＭ１ａ，Ｍ１ｂのゲートに入力される。トランジスタＭ１ａ，Ｍ１ｂのソースは、低電位側電源端Ｖssに接続される。出力段のＮＭＯＳトランジスタＭ２ａ，Ｍ２ｂはカスコードトランジスタとなっており、ソースはトランジスタＭ１ａ，Ｍ１ｂのドレインにそれぞれ接続され、ドレインは電流源１１１ａ，１１１ｂをそれぞれ介して高電位側電源端Ｖddに接続される。
【００６４】
カスコードトランジスタＭ２ａ，Ｍ２ｂには、それぞれレギュレーティング増幅器１０８ａ，１０８ｂによって負帰還が施されている。これらのレギュレーティング増幅器１０８の非反転入力端子には、それぞれＤＣバイアス電圧ｖｂ７ａ，ｖｂ７ｂが印加されており、これにより入力段のトランジスタＭ１ａ，Ｍ１ｂを線形領域で動作させて線形動作範囲の拡大を図っている。
【００６５】
トランジスタＭ２ａ，Ｍ２ｂのソース間に積分用の負荷容量であるキャパシタＣＬが接続され、積分器が構成される。トランジスタＭ２ａ，Ｍ２ｂのドレインは積分器の出力端子であり、これらの出力端子からトランスコンダクタとしての差動出力電流を電圧に変換した差動出力信号Ｖout+，Ｖout-が取り出される。さらに、例えば第３の実施形態と同様、コモンモードフィードバック回路１０７によって、出力端子であるトランジスタＭ２ａ，Ｍ２ｂのソースのＤＣバイアス電圧予め決められた値に保たれるように電流源１１１ａ，１１１ｂにフィードバックが施されている。
【００６６】
差動入力信号Ｖin+，Ｖin-は、さらにキャパシタからなるフィードフォワード回路１０２ａ，１０２ｂを介してカスコードトランジスタＭ２ａ，Ｍ２ｂのゲートにそれぞれ伝達され、これにより零点が挿入される点は、これまでの実施形態と同様である。
【００６７】
図１９（ａ）（ｂ）に、本実施形態の有効性を示すための利得・位相特性のシミュレーション結果を示す。図１８の回路は積分器であるため、トランスコンダクタの出力抵抗と負荷容量ＣＬの積で求められるドミナントな極周波数を境に、周波数が高くなるにつれ−20dB/dec.の割合で利得が低下していく。位相特性については、ＤＣ付近では０°であった位相遅れが徐々に増加し、ドミナントな極周波数で−45°となる（図１９で20kHz付近に相当）、高次の極などが存在しなければ、高周波域での位相遅れは−90°に収斂する。しかし実際には、カスコードトランジスタなどが持つ寄生容量に起因する高次の極の影響で−90°を超えて更に位相の遅れが確認される。
【００６８】
ここで、フィードフォワード回路を用いない従来の構成では、図１９（ｂ）の位相特性において破線４３で示されるように、10MHz付近から−90°よりさらに位相が遅れ、200MHz付近で零点により一度位相の戻りが確認されるが、1GHzから再び別の高次の極の存在に起因する位相遅れが確認される。図１９（ａ）の振幅特性においても、破線４１で示されるように−20dB/dec.の割合で減衰していたものが1GHzで−40dB/dec.の割合に変わっているのが確認できる。
【００６９】
これに対して、本発明に基づきフィードフォワード回路１０２ａ，１０２ｂを設けた構成によると、1GHz付近に新たに零点が追加され、この付近の高次の極を相殺する状態となり、位相特性については図１９（ｂ）の実線４４で示されるように、−90°を超える位相遅れは1GHz付近まで生じない。振幅特性についても、図１９（ａ）の実線４２で示されるように、1GHz付近の折れ曲がりが無くなり、数ＧＨｚ程度まで理想的な積分器に近い特性を示している。さらに、また利得が０ｄＢとなる周波数、つまりユニティゲイン周波数も、従来の166MHzから314MHzへと、約２倍にも改善されている。
以上、本発明の実施形態を幾つか説明したが、本発明はその他種々の変形が可能である。例えば、上述した実施形態では入力信号を出力段のカスコードトランジスタの入力端に伝達するフィードフォワード回路として、キャパシタを用いたフィードフォワード回路、さらにはキャパシタの前にバッファ増幅器を挿入したフィードフォワード回路を示したが、これらに限られるものではなく、例えば図２０に示すように入力信号のレベルを所定量シフトするレベルシフト回路１２０を含むフィードフォワード回路なども有効である。
【００７０】
【発明の効果】
以上説明したように本発明によれば、入力信号を出力段のカスコードトランジスタのゲートまたはベースに伝達するフィードフォワード回路を設けることで、周波数特性に零点を挿入することによってトランジスタの寄生容量による極の影響を低減し、ユニティゲイン周波数を高くすると同時に、位相余裕を大きくすることができ、高速で安定な電子回路装置を提供することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る増幅器の構成を示す図
【図２】同実施形態における零点の導入による効果を説明するための二つの極及び零点による利得・位相特性と合成後の利得・位相特性を示す図
【図３】本発明の第２の実施形態に係る増幅器の構成を示す図
【図４】本発明の第３の実施形態に係るフォールデッドカスコード型増幅器の構成を示す回路図
【図５】第３の実施形態の効果を説明するためのシミュレーションによる利得・位相特性を示す図
【図６】本発明の第４の実施形態に係るレギュレーティッドカスコード型増幅器の構成を示す回路図
【図７】シングル入力・シングル出力のレギュレーティング増幅器の例を示す図
【図８】第４の実施形態の効果を説明するためのシミュレーションによる利得・位相特性を示す図
【図９】シングル出力の反転増幅器の構成を示す回路図
【図１０】本発明の第５の実施形態に係る差動入力シングル出力型増幅器の回路図
【図１１】第３の実施形態の効果を説明するためのシミュレーションによる利得・位相特性を示す図
【図１２】本発明の第６の実施形態に係るバイポーラトランジスタで構成された増幅器の構成を示す回路図
【図１３】本発明の第７の実施形態に係るバイポーラトランジスタで構成され、出力段にレギュレーティング増幅器を有する増幅器の構成を示す回路図
【図１４】本発明においてフィードフォワード回路に使用するソースフォロアで構成されたバッファ増幅器の構成を示す回路図
【図１５】本発明においてフィードフォワード回路に使用するエミッタフォロアで構成されたバッファ増幅器の構成を示す回路図
【図１６】本発明の第８の実施形態に係るレギュレーティッドカスコード構成を持つトランスコンダクタの構成を示す回路図
【図１７】本発明の第９の実施形態に係るレギュレーティッドカスコード構成を持つトランスコンダクタの構成を示す回路図
【図１８】第８の実施形態によるトランスコンダクタを用いて構成された本発明の第１０の実施形態に係る全差動積分器の構成を示す回路図
【図１９】第１０の実施形態の効果を説明するためのシミュレーションによる利得・位相特性を示す図
【図２０】本発明で用いるフィードフォワード回路の他の例を示す図
【符号の説明】
１０１…入力段
１０２，１０２ａ，１０２ｂ…フィードフォワード回路
１０３…出力段
１０４…カスコード回路
１０５…ディジェネレーションされたトランジスタを含む回路
１０６，１０６ａ，１０６ｂ…バッファ増幅器
１０７…コモンモードフィードバック回路
１０８ａ，１０８ｂ，１０８ｃ，１０８ｄ…レギュレーティング増幅器
１０９…差動入力・シングル出力増幅器
１１０ａ，１１０ｂ…バッファ増幅器
１２０…レベルシフト回路
２００…トランスコンダクタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
0003751812.tif 000018
【図１８】
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【図１９】
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【図２０】
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