(57)【特許請求の範囲】
【請求項１】
半導体層と、
前記半導体層上に設けられた第１の直接トンネル絶縁膜と、
前記第１の直接トンネル絶縁膜上に設けられた第２の直接トンネル絶縁膜と、
前記第２の直接トンネル絶縁膜上に設けられた浮遊ゲート電極を有し、
前記第１及び第２の直接トンネル絶縁膜は共に酸化膜で、この酸化膜の膜厚が０．５ｎｍ以上３．５ｎｍ以下であり、
かつ、前記第１の直接トンネル絶縁膜と前記第２の直接トンネル絶縁膜の界面は、前記第１の直接トンネル絶縁膜と前記第２の直接トンネル絶縁膜とが原子間結合の欠陥を介して接する領域と直接接する領域とがあることを特徴とする半導体装置。
【請求項２】
前記原子間結合の欠陥の面密度は１×１０１２ｃｍ−２以上であることを特徴とする請求項１記載の半導体装置。
【請求項３】
半導体層と、
前記半導体層上に設けられた第１の直接トンネル絶縁膜と、
前記第１の直接トンネル絶縁膜上に設けられた第２の直接トンネル絶縁膜と、
前記第２の直接トンネル絶縁膜上に設けられた浮遊ゲート電極と、
前記浮遊ゲート電極上に設けられた制御絶縁膜と、
前記制御絶縁膜上に設けられたゲート電極を有し、
前記第１及び第２の直接トンネル絶縁膜は共に酸化膜で、この酸化膜の膜厚が０．５ｎｍ以上３．５ｎｍ以下であり、
前記第１の直接トンネル絶縁膜と前記第２の直接トンネル絶縁膜との界面は、前記第１の直接トンネル絶縁膜と前記第２の直接トンネル絶縁膜とが原子間結合の欠陥を介して接する領域と直接接する領域とがあり、
かつ、前記ゲート電極の電圧が０Vの時に、前記欠陥のエネルギー準位が前記半導体層の伝導帯よりも低いことを特徴とする半導体装置。
【請求項４】
前記原子間結合の欠陥の面密度は１×１０１２ｃｍ−２以上であることを特徴とする請求項３記載の半導体装置。
【請求項５】
半導体層上に厚さ０．５ｎｍ以上３．５ｎｍ以下の第１の直接トンネル絶縁酸化膜を形成する工程と、
前記第１の直接トンネル絶縁酸化膜の直上に厚さ０．５ｎｍ以上３．５ｎｍ以下の第２の直接トンネル絶縁酸化膜を形成する工程と、
前記第１の直接トンネル絶縁酸化膜と前記第２の直接トンネル絶縁酸化膜の界面に部分的に原子間結合の欠陥を形成する工程と、
前記第２の直接トンネル絶縁酸化膜上に浮遊ゲート電極を形成する工程を備える半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置に関し、特に浮遊ゲートを有する不揮発性メモリ素子に関する。
【０００２】
【従来の技術】
図１３を参照して従来の浮遊ゲート型メモリ装置の素子構造を説明する。ｐ型シリコン基板１１中にソース・ドレイン領域１６があり，基板１１表面には熱酸化により形成された厚さtox = 7nm 程度のトンネル酸化膜２を介して、ｎ+ポリシリコンから成る厚さ 100nm 程度の浮遊電極１３があり、さらにその上に厚さ Tox = 10nm 程度の制御酸化膜１４を介して、ｎ+ポリシリコンから成るゲート電極１５がある。この浮遊ゲート型メモリに見られるように、トンネル酸化膜２を介して、Ｓｉ基板１１表面と浮遊ゲート電極１３との間でトンネル効果により電子の入出可能な構造となっている。
【０００３】
浮遊ゲート電極１３への電子の入射はゲート電圧をプラスにかけることにより、Ｓｉ基板１１にできる反転層のキャリア電子をトンネル酸化膜２を通してのトンネル電流により浮遊ゲート電極１３に注入、捕捉させることで行う。情報の読み出しは、捕捉情報電荷によるゲート電極１５から反転層への電界の遮蔽によるドレイン電流の減少を観ることで行う。浮遊ゲート電極１３からの電子を放出する場合は、入射とは逆にゲート電圧をマイナスにかけることで、捕捉電子をトンネル酸化膜２を通して浮遊ゲート電極１３からＳｉ基板１１へトンネルさせることで行う。
【０００４】
図１３に示した従来の素子構造では、記憶保持時間を長くするためにＳｉ基板１１表面と浮遊ゲート電極１３の間の熱トンネル酸化膜２を厚くすると、浮遊ゲート電極１３への注入放出はＦＮトンネルになり、トンネルレートが小さくなるため書込／消去が遅いという問題がある。また書込／消去を速くするためにトンネル酸化膜２を薄くして直接トンネルで注入／放出できるようにすると、浮遊電極から半導体表面への捕捉電子のリーク電流の抑制ができなくなり、記憶保持時間が悪くなるという問題がある。
【０００５】
ここで、直接トンネルとは電子がトンネル酸化膜をそのままトンネルすることをいう。酸化膜の厚さが３．５ｎｍよりも薄いと、この直接トンネルにより低電圧でかつ十分速い出入が可能である。また、ＦＮ（Fahlem-Nordheim）トンネルとは、ポテンシャル形が三角形になるまで大きく電圧をかけた時に電子がトンネル酸化膜をトンネルすることをいう。酸化膜（ＳｉＯ2）の膜厚が３．５ｎｍよりも厚くなると、直接トンネルは急激に減少するので、大電圧をかけたＦＮトンネルでないと出入できなくなる。尚、トンネル絶縁膜が酸化膜の場合は、膜厚０．５〜３．５ｎｍのトンネル酸化膜を直接トンネル酸化膜といい、膜厚３．５ｎｍ以上のトンネル酸化膜をＦＮトンネル酸化膜という。膜厚０．５ｎｍ以上と規定したのは、膜厚０．５ｎｍ未満の酸化膜ができないからである。
【０００６】
また、トンネル効果とは、直接トンネルとＦＮトンネル全て含めた効果をいう。さらに、トンネルレートとは単位時間当たりにトンネル膜をトンネルしていく電子数をいう。
【０００７】
【発明が解決しようとする課題】
本発明の目的は，書込／消去時のトンネルレートを直接トンネルの速さで実現でき、かつ記憶保持時の浮遊電極から半導体表面への捕捉電子のリーク電流の抑制ができる浮遊ゲート型メモリ素子構造を提供することである。
【０００８】
第１の発明は、半導体層と、前記半導体層上に設けられた第１の直接トンネル絶縁膜と、前記第１の直接トンネル絶縁膜上に設けられた第２の直接トンネル絶縁膜と、前記第２の直接トンネル絶縁膜上に設けられた浮遊ゲート電極を有し、前記第１及び第２の直接トンネル絶縁膜は共に酸化膜で、この酸化膜の膜厚が０．５ｎｍ以上３．５ｎｍ以下であり、かつ、前記第１の直接トンネル絶縁膜と前記第２の直接トンネル絶縁膜の界面は、前記第１の直接トンネル絶縁膜と前記第２の直接トンネル絶縁膜とが原子間結合の欠陥を介して接する領域と直接接する領域とがあることを特徴とする半導体装置である。
【０００９】
第２の発明は、前記原子間結合の欠陥の面密度が１×１０12ｃｍ-2以上であることを特徴とする第１の発明に記載の半導体装置である。
【００１０】
第３の発明は、半導体層と、前記半導体層上に設けられた第１の直接トンネル絶縁膜と、前記第１の直接トンネル絶縁膜上に設けられた第２の直接トンネル絶縁膜と、前記第２の直接トンネル絶縁膜上に設けられた浮遊ゲート電極と、前記浮遊ゲート電極上に設けられた制御絶縁膜と、前記制御絶縁膜上に設けられたゲート電極を有し、前記第１及び第２の直接トンネル絶縁膜は共に酸化膜で、この酸化膜の膜厚が０．５ｎｍ以上３．５ｎｍ以下であり、前記第１の直接トンネル絶縁膜と前記第２の直接トンネル絶縁膜との界面は、前記第１の直接トンネル絶縁膜と前記第２の直接トンネル絶縁膜とが原子間結合の欠陥を介して接する領域と直接接する領域とがあり、かつ、前記ゲート電極の電圧が０Vの時に、前記欠陥のエネルギー準位が前記半導体層の伝導帯よりも低いことを特徴とする半導体装置である。
【００１１】
第４の発明は、前記原子間結合の欠陥の面密度は１×１０12ｃｍ-2以上であることを特徴とする第３の発明に記載の半導体装置である。
【００１２】
第５の発明は、半導体層上に厚さ０．５ｎｍ以上３．５ｎｍ以下の第１の直接トンネル絶縁酸化膜を形成する工程と、前記第１の直接トンネル絶縁酸化膜の直上に厚さ０．５ｎｍ以上３．５ｎｍ以下の第２の直接トンネル絶縁酸化膜を形成する工程と、前記第１の直接トンネル絶縁酸化膜と前記第２の直接トンネル絶縁酸化膜の界面に原子間結合の欠陥を形成する工程と、前記第２の直接トンネル絶縁酸化膜上に浮遊ゲート電極を形成する工程を備える半導体装置の製造方法である。
【００１３】
本発明は、半導体表面との間でトンネル絶縁膜（トンネル酸化膜）を介して電子の出入りが可能な浮遊ゲート電極を有する半導体記憶装置において、トンネル絶縁膜中に、原子間結合の欠陥（ダングリングボンド）によるトラップ準位が非常に多数存在し、それらトラップ準位を情報電荷が出入りする方向に挟む両側の酸化膜が直接トンネル絶縁膜（直接トンネル領域）であることを特徴とする。また、この直接トンネル絶縁膜が酸化膜（ＳｉＯ2）の場合、直接トンネル酸化膜とは膜厚が０．５〜３．５ｎｍである酸化膜をいう。
【００１４】
本発明によれば、書込消去時は直接トンネル領域にある薄い酸化膜を２つ経由したトラップ−アシステッド−トンネリングで注入放出できるため十分速い。またダングリングボンドによるトラップ準位（欠陥準位）は半導体（Ｓｉ）のコンダクションバンド（伝導帯）端よりも低い位置にあるため、記憶保持時（低電圧状態；ゲート電圧がほとんど０Ｖの状態）で情報電荷が出入りするためには、一度低いエネルギー状態にトラップされてから、より高いエネルギー状態であるコンダクションバンド端に抜ける必要があり、エネルギー的に困難となるためリークが抑制され、保持時間が長くなる。
【００１５】
【発明の実施の形態】
以下、図面を参照しながら本発明の実施形態について説明する。
【００１６】
（第1の実施形態）図１は、本発明の第１の実施形態に係る浮遊ゲート型メモリ装置の断面外略図である。ソース・ドレイン領域16が形成されたシリコン基板11上に、膜厚2nmの下部酸化膜17，原子間結合の欠陥（ダングリングボンド）による欠陥準位（トラップ準位）10，膜厚2nmの上部酸化膜19，浮遊ゲート電極13，制御酸化膜14及びゲート電極15が順に形成されている。
【００１７】
本実施形態の特徴は、半導体（１１）表面との間でトンネル酸化膜（１７，１９）を介して電子の出入りが可能な浮遊ゲート電極（１３）を有するメモリ素子において、トンネル酸化膜中に、原子間結合の欠陥（ダングリングボンド）（１０）によるトラップ準位が非常に多数存在し、それらトラップ準位を情報電荷が出入りする方向に挟む両側の酸化膜厚が、ともに０．５〜３．５ｎｍの直接トンネル領域である浮遊ゲート型メモリ素子である。
【００１８】
このようなメモリ素子構造では、書込消去時は直接トンネル領域になる薄い酸化膜を２つ経由したトラップ＝アシステッド＝トンネリングで注入放出できるため十分速い。また欠陥によるトラップ準位はＳｉのコンダクションバンド端よりも低い位置にあるため、記憶保持時（低電圧状態）で情報電荷が出入りするためには、一度低いエネルギー状態にトラップされてから、より高いエネルギー状態であるコンダクションバンド端に抜ける必要があり、エネルギー的に困難となるためリークが抑制され、保持時間が長くなる。
【００１９】
次に、図２を参照しながら、本実施形態に係る、トンネル酸化膜内部に多数の欠陥準位を有し、それら欠陥準位を挟む両側の酸化膜厚が０．５〜３．５ｎｍの直接トンネル領域になるトンネル酸化膜を有する浮遊ゲート型メモリ装置の製造方法を説明する。この製造方法の特徴は、熱酸化膜上の薄膜アモルファスシリコン層を低温酸化することである。
【００２０】
Ｓｉ基板11上に厚さtox = ２ｎｍの熱酸化膜17を形成し、その上にＬＰＣＶＤ装置でアモルファスシリコン（ａ−Ｓｉ）層28を１ｎｍ堆積する（図２（ａ））。次に７００℃、３０分間のドライ酸化によりａ−Ｓｉ層（２８）のＳｉ部を全て酸化すると、７００℃では酸化時の原子流動が非常に小さいため、元のａ−Ｓｉ層28と熱酸化膜17の界面にダングリングボンドが多数形成される。この時のダングリングボンドの密度は酸化条件で調節可能である。このようにダングリングボンドによる欠陥準位10が内部に多数存在し、且つ、欠陥準位の両側の酸化膜17，19は、ともに厚さ２ｎｍ程度の直接トンネル領域であるトンネル酸化膜になる（図２（ｂ））。その後、厚さ１５ｎｍのｎ+ポリシリコン層を堆積、所望のレジストパターン（不図示）をマスクとすることにより浮遊ゲート電極13を形成した後、熱酸化により厚さ１０ｎｍの制御酸化膜14を形成、さらに厚さ２００ｎｍのｎ+ポリシリコン層をＣＶＤで堆積し、所望のレジストパターン（不図示）をマスクとすることによりゲート電極15を形成後、リン（Ｐ）をドーズ量１×１０15ｃｍ-2、入射エネルギー１５ＫｅＶで注入し、１０００℃、２０秒のアニールによりソース・ドレイン領域となるｎ+層16を形成することで、内部に多数の欠陥準位を有し、それら欠陥準位を挟む両側の酸化膜厚が直接トンネル領域になるトンネル酸化膜を有する浮遊ゲート型メモリ装置が形成できる（図２（ｃ））。
【００２１】
（第２の実施形態）図３を参照しながら、第２の実施形態に係る、トンネル酸化膜内部に多数の欠陥準位を有し、それら欠陥準位を挟む両側の酸化膜厚が０．５〜３．５ｎｍの直接トンネル領域になるトンネル酸化膜を有する浮遊ゲート型メモリ装置の製造方法を説明する。この製造方法の特徴は、熱酸化膜とシリコン基板の間に低加速イオン注入をすることである。
【００２２】
Ｓｉ基板11上に厚さtox = ２ｎｍの熱酸化膜32を形成し、低加速インプラで、アルゴン（Ａｒ）を２ＫｅＶ、ドーズ量１×１０15ｃｍ-2でイオン注入することで、熱酸化膜32とＳｉ基板11の界面にダングリングボンドによる多数の欠陥準位10を形成する（図３（ａ））。次に７００℃、１２０分間のドライ酸化によりさらに熱酸化して、熱酸化膜厚を全部で４ｎｍ程度にすると、欠陥準位10が内部に多数存在し、且つ欠陥準位の両側の酸化膜17,19はともに厚さ２ｎｍ程度の直接トンネル領域であるトンネル酸化膜になる（図３（ｂ））。その後浮遊電極となる厚さ１５ｎｍのｎ+ポリシリコン層13を堆積、レジストパターンをマスクとすることにより形成した後、熱酸化により厚さ１０ｎｍの制御酸化膜14を形成、さらにゲート電極となる厚さ２００ｎｍのｎ+ポリシリコン層をＣＶＤで堆積し、ゲート電極15を、レジストパターンをマスクとすることにより形成後、リンをドーズ量１×１０15ｃｍ-2、入射エネルギー１５ＫｅＶで注入し、１０００℃、２０秒のアニールによりソース・ドレインとなるｎ+層16を形成することで、内部に多数の欠陥準位を有し、それら欠陥準位を挟む両側の酸化膜厚が直接トンネル領域にあるようなトンネル酸化膜を有する浮遊ゲート型メモリ装置が形成できた（図３（ｃ））。
【００２３】
（第３の実施形態）図４を参照しながら、第３の実施形態に係る、トンネル酸化膜内部に多数の欠陥準位を有し、それら欠陥準位を挟む両側の酸化膜厚が０．５〜３．５ｎｍの直接トンネル領域になるトンネル酸化膜を有する浮遊ゲート型メモリ装置の製造方法を説明する。この製造方法の特徴は、熱酸化膜（この熱酸化膜の膜厚は第２の実施形態の熱酸化膜よりも２倍厚い）に低加速イオン注入することである。
【００２４】
Ｓｉ基板11上に厚さtox = ４ｎｍの熱酸化膜42を形成する（図４（ａ））。次に低加速インプラで、アルゴンを２ＫｅＶ、ドーズ量１×１０15ｃｍ-2でイオン注入することで、熱酸化膜42中にダングリングボンドによる多数の欠陥準位10を形成することで、欠陥準位10が内部に多数存在し、且つ欠陥準位の両側の酸化膜17,19はともに厚さ２ｎｍ程度の直接トンネル領域にあるようなトンネル酸化膜が形成できる（図４（ｂ））。その後浮遊ゲート電極となる厚さ１５ｎｍのｎ+ポリシリコン層13を堆積、レジストパターンをマスクとすることにより形成した後、後酸化により厚さ１０ｎｍの制御酸化膜14を形成、さらにゲート電極となる厚さ２００ｎｍのｎ+ポリシリコン層をＣＶＤで堆積し、ゲート電極15を、レジストパターンをマスクとすることにより形成後、リンをドーズ量１×１０15ｃｍ-2、入射エネルギー１５ＫｅＶで注入し、１０００℃、２０秒のアニールによりソース・ドレインとなるｎ+層16を形成することで、内部に多数の欠陥準位を有し、それら欠陥準位を挟む両側の酸化膜厚が直接トンネル領域にあるようなトンネル酸化膜を有する浮遊ゲート型メモリ装置が形成できた（図４（ｃ））。
【００２５】
（第４の実施形態）図５を参照しながら、第４の実施形態に係る、トンネル酸化膜内部に多数の欠陥準位を有し、それら欠陥準位を挟む両側の酸化膜厚が０．５〜３．５ｎｍの直接トンネル領域になるトンネル酸化膜を有する浮遊ゲート型メモリ装置の製造方法を説明する。この製造方法の特徴は、熱酸化膜とシリコン基板の間に窒素を添加することである。
【００２６】
Ｓｉ基板11上に厚さtox = ２ｎｍの熱酸化膜52を形成し、ＮＨ3(アンモニア)雰囲気中で９００℃、４ＫＰａで５０分間熱処理を行うと、熱酸化膜52とＳｉ基板11間の界面に窒素が３パーセント（Atomic percent）程度添加される。これにより１０13ｃｍ―2程度の欠陥準位10が形成される（図５（ａ））。次に７００℃、１２０分間のドライ酸化によりさらに熱酸化して、熱酸化膜厚を全部で４ｎｍ程度にすると、欠陥準位10が内部に多数存在し、且つ欠陥準位の両側の酸化膜17,19はともに厚さ２ｎｍ程度の直接トンネル領域にあるようなトンネル酸化膜が形成できる（図５（ｂ））。その後、浮遊電極となる厚さ１５ｎｍのｎ+ポリシリコン層13を堆積、レジストパターンをマスクとすることにより形成した後、後酸化により厚さ１０ｎｍの制御酸化膜14を形成、さらにゲート電極となる厚さ２００ｎｍのｎ+ポリシリコン層をＣＶＤで堆積し、ゲート電極15を、レジストパターンをマスクとすることにより形成後、リンをドーズ量１×１０15ｃｍ-2、入射エネルギー１５ＫｅＶで注入し、１０００℃、２０秒のアニールによりソース・ドレインとなるｎ+層16を形成することで、内部に多数の欠陥準位を有し、それら欠陥準位を挟む両側の酸化膜厚が直接トンネル領域にあるようなトンネル酸化膜を有する浮遊ゲート型メモリ装置が形成できた（図５（ｃ））。
【００２７】
（第５の実施形態）図６を参照しながら、第５の実施形態に係る、トンネル酸化膜内部に多数の欠陥準位を有し、それら欠陥準位を挟む両側の酸化膜厚が０．５〜３．５ｎｍの直接トンネル領域になるトンネル酸化膜を有する浮遊ゲート型メモリ装置の製造方法を説明する。この製造方法の特徴はアモルファスシリコン層と熱酸化膜の間に窒素を添加することを特徴とする。
【００２８】
Ｓｉ基板11上に厚さtox = ２ｎｍの熱酸化膜17を形成し、その上にＬＰＣＶＤ装置でａ−Ｓｉ薄膜68を１ｎｍ堆積し、ＮＨ3（アンモニア）雰囲気中で９００℃、４ＫＰａで５０分間熱処理を行うと、熱酸化膜17とａ−Ｓｉ層68の界面に窒素が３パーセント（Atomic percent）程度添加される。これにより１０13ｃｍ―2程度の欠陥準位10が形成される（図６（ａ））。次に７００℃、３０分間のドライ酸化によりａ−Ｓｉ層68のＳｉ部を全て酸化すると、欠陥準位10が内部に多数存在し、且つ欠陥準位の両側の酸化膜17,19はともに厚さ２ｎｍ程度の直接トンネル領域にあるようなトンネル酸化膜が形成できる（図６（ｂ））。その後浮遊電極となる厚さ１５ｎｍのｎ+ポリシリコン層13を堆積、レジストパターンをマスクとすることにより形成した後、後酸化により厚さ１０ｎｍの制御酸化膜14を形成、さらにゲート電極となる厚さ２００ｎｍのｎ+ポリシリコン層をＣＶＤで堆積し、ゲート電極65を、レジストパターンをマスクとすることにより形成後、リンをドーズ量１×１０15ｃｍ-2、入射エネルギー１５ＫｅＶで注入し、１０００℃、２０秒のアニールによりソース・ドレインとなるｎ+層16を形成することで、内部に多数の欠陥準位を有し、それら欠陥準位を挟む両側の酸化膜厚が直接トンネル領域にあるようなトンネル酸化膜を有する浮遊ゲート型メモリ装置が形成できた（図６（ｃ））。
【００２９】
（第６の実施形態）図７を参照しながら、第６の実施形態に係る、トンネル酸化膜内部に多数の欠陥準位を有し、それら欠陥準位を挟む両側の酸化膜厚が０．５〜３．５ｎｍの直接トンネル領域になるトンネル酸化膜を有する浮遊ゲート型メモリ装置の製造方法を説明する。この製造方法の特徴は、熱酸化膜の表面に欠陥を形成し、その後にアモルファスシリコン層を堆積し、低温酸化することである。
【００３０】
Ｓｉ基板11上に厚さtox = ２ｎｍの熱酸化膜17を形成した後、表面に欠陥を形成する処理としてＥＢ（電子ビーム）照射を行い欠陥準位10を多数形成する（図７（ａ））。その上に高真空ＣＶＤ装置でａ−Ｓｉ薄膜を１ｎｍ堆積し、次に７００℃、３０分間のドライ酸化によりａ−Ｓｉ層のＳｉ部を全て酸化すると、７００℃では酸化時の原子流動が非常に小さいため、元の熱酸化膜表面の所にダングリングボンドが多数残る。この時のダングリングボンドの密度は表面処理条件で調節可能である。このようにダングリングボンドによる欠陥準位10が内部に多数存在し、且つ欠陥準位の両側の酸化膜17,19はともに厚さ２ｎｍ程度の直接トンネル領域にあるようなトンネル酸化膜が形成できる（図７（ｂ））。その後浮遊電極となる厚さ１５ｎｍのｎ+ポリシリコン層13を堆積、レジストパターンをマスクとすることにより形成した後、後酸化により厚さ１０ｎｍの制御酸化膜14を形成、さらにゲート電極となる厚さ２００ｎｍのｎ+ポリシリコン層をＣＶＤで堆積し、ゲート電極15を、レジストパターンをマスクとすることにより形成後、リンをドーズ量１×１０15ｃｍ-2、入射エネルギー１５ＫｅＶで注入し、１０００℃、２０秒のアニールによりソース・ドレインとなるｎ+層16を形成することで、内部に多数の欠陥準位を有し、それら欠陥準位を挟む両側の酸化膜厚が直接トンネル領域にあるようなトンネル酸化膜を有する浮遊ゲート型メモリ装置が形成できた（図７（ｃ））。
【００３１】
（第７の実施形態）図８を参照しながら、第７の実施形態に係る、トンネル酸化膜内部に多数の欠陥準位を有し、それら欠陥準位を挟む両側の酸化膜厚が０．５〜３．５ｎｍの直接トンネル領域になるトンネル酸化膜を有する浮遊ゲート型メモリ装置の製造方法を説明する。この製造方法の特徴は、熱酸化膜の上にテトラエトキシシラン（tetraethoxy silane；Si(OC2H5)4)を原料ガスとしてＬＰＣＶＤ法で酸化膜を堆積することである。
【００３２】
Ｓｉ基板11上に厚さtox = ２ｎｍの熱酸化膜17を形成する（図８（ａ））。次にＬＰＣＶＤ装置で薄い酸化膜19を２ｎｍ堆積すると、元の熱酸化膜17とＣＶＤ酸化膜19の間の界面が生じ、欠陥を多数形成する。必要に応じて、熱工程によりＣＶＤ酸化膜質の改善を図る。この時、膜の内部は改善されるが界面は欠陥が残る。このように欠陥準位10が内部に多数存在し、且つ欠陥準位の両側の酸化膜17,19はともに厚さ２ｎｍ程度の直接トンネル領域にあるようなトンネル酸化膜が形成できる（図８（ｂ））。その後浮遊電極となる厚さ１５ｎｍのｎ+ポリシリコン層13を堆積、レジストパターンをマスクとすることにより形成した後、後酸化により厚さ１０ｎｍの制御酸化膜14を形成、さらにゲート電極となる厚さ２００ｎｍのｎ+ポリシリコン層をＣＶＤで堆積し、ゲート電極15を、レジストパターンをマスクとすることにより形成後、リンをドーズ量１×１０15ｃｍ-2、入射エネルギー１５ＫｅＶで注入し、１０００℃、２０秒のアニールによりソース・ドレインとなるｎ+層16を形成することで、内部に多数の欠陥準位を有し、それら欠陥準位を挟む両側の酸化膜厚が直接トンネル領域にあるようなトンネル酸化膜を有する浮遊ゲート型メモリ装置が形成できた（図８（ｃ））。
【００３３】
（第８の実施形態）図９を参照しながら、第８の実施形態に係る、トンネル酸化膜内部に多数の欠陥準位を有し、それら欠陥準位を挟む両側の酸化膜厚が０．５〜３．５ｎｍの直接トンネル領域になるトンネル酸化膜を有する浮遊ゲート型メモリ装置の製造方法を説明する。この製造方法の特徴は、熱酸化膜の表面に欠陥を形成し、その後にテトラエトキシシラン（tetraethoxy silane；Si(OC2H5)4）を原料ガスとしてＬＰＣＶＤ法で酸化膜を堆積することである。
【００３４】
Ｓｉ基板11上に厚さtox = ２ｎｍの熱酸化膜17を形成した後、表面に欠陥を形成する処理としてＥＢ（電子ビーム）照射を行い欠陥準位10を多数形成する（図９（ａ））。その上にＬＰＣＶＤ装置で薄い酸化膜19を２ｎｍ堆積すると、元の熱酸化膜17の表面の所にダングリングボンドが多数残る。この時のダングリングボンドの密度は表面処理条件で調節可能である。このようにダングリングボンドによる欠陥準位10が内部に多数存在し、且つ欠陥準位の両側の酸化膜17,19はともに厚さ２ｎｍ程度の直接トンネル領域にあるようなトンネル酸化膜が形成できる（図９（ｂ））。その後浮遊電極となる厚さ１５ｎｍのｎ+ポリシリコン層13を堆積、レジストパターンをマスクとすることにより形成した後、後酸化により厚さ１０ｎｍの制御酸化膜14を形成、さらにゲート電極となる厚さ２００ｎｍのｎ+ポリシリコン層をＣＶＤで堆積し、ゲート電極15を、レジストパターンをマスクとすることにより形成後、リンをドーズ量１×１０15ｃｍ-2、入射エネルギー１５ＫｅＶで注入し、１０００℃、２０秒のアニールによりソース・ドレインとなるｎ+層16を形成することで、内部に多数の欠陥準位を有し、それら欠陥準位を挟む両側の酸化膜厚が直接トンネル領域にあるようなトンネル酸化膜を有する浮遊ゲート型メモリ装置が形成できた（図９（ｃ））。
【００３５】
上記第１〜８の実施形態では半導体材料にシリコンを用いているが、他の半導体材料でも良い。上記第１〜８の実施形態ではトンネル絶縁膜の主成分はＳｉＯ2となっているが、他の絶縁性物質でも良い。
【００３６】
上記第１〜８の実施形態では、トンネル絶縁膜に「欠陥準位とそれを挟む薄い酸化膜」という膜構造を１層のみ有するものであるが、図１０に示すように多層であっても同じ効果をもたらし、さらに、多層にする方が単層の場合よりも、放出を妨げるトラップ数が増えるので記憶保持が向上するという効果を有する。
【００３７】
上記第１〜８の実施形態では、浮遊ゲート電極は一塊の板状のものであるが、複数の導電性粒子群を浮遊ゲート電極としても良い。上記第１〜８の実施形態では、浮遊ゲート電極への情報電荷の供給源はソース・ドレイン領域に挟まれたチャネル領域であるが、制御ゲート電極が供給源であっても良い。上記第２と第３の実施形態ではアルゴンをイオン注入しているが、欠陥準位ができるものであれば他の元素例えば炭素、窒素等でも良い。上記第４と第５の実施形態ではアンモニア雰囲気中で熱処理をおこなっているが、一酸化窒素（ＮＯ）や一酸化二窒素（Ｎ2Ｏ）等の窒素を含む気体雰囲気中でも同様に窒素添加が可能である。上記第６と第８の実施形態では酸化膜表面に欠陥を形成する処理として電子ビーム照射を用いているが、ＳＨ（硫酸と過酸化水素水の混合液）処理等のウエット処理で酸化膜表面を荒らす方法や、アンモニア雰囲気での窒素添加で表面の窒素濃度を上げる等のドライ処理の方法でも良い。
【００３８】
上記第1〜８の実施形態において説明したように本発明の浮遊ゲート型メモリ素子では、トンネル酸化膜内部に多数の欠陥準位を有し、且つそれら欠陥準位を挟む両側の酸化膜厚が０．５〜３．５ｎｍの直接トンネル領域にあるような構造のトンネル酸化膜を有するので、情報電荷の書込／消去は、各々書込／消去電圧を印加した状態で行なわれるため、トラップアシストにより直接トンネルでの注入放出ができるため十分速くすることが可能である（ 図１１（ａ）参照）。ここで、トラップアシストとは、例えば、トラップ準位がない厚さ４ｎｍのトンネル酸化膜の場合、電子はＦＮトンネルによって膜をトンネルするのに対し、厚さ４ｎｍのトンネル酸化膜にトラップ準位が中間に存在する場合、電子は直接トンネルによって膜厚２ｎｍの膜を２度トンネルすればよくなる効果を言う。
【００３９】
但し、直接トンネルの低電圧での高速性を利用した速い書込／消去を可能とするためには、トンネル酸化膜における欠陥準位の面密度が、書込／消去電圧印加時の注入／放出電子の面密度よりも多いか、少なくとも同等でなければならない。もしも欠陥準位の方が注入／放出を待機する電子よりも少ないと、トラップアシストによるリークパスの数でもって書込／消去の速さが律速されるようになり、直接トンネルの速さを書込／消去に利用できなくなるためである。書込／消去電圧印加時の電子面密度は書込／消去電圧の大きさに依るが、それらは将来的に低電圧であることが望ましい。典型的な状態として酸化膜中の電界が０．５ＭＶ／ｃｍ（酸化膜厚１０ｎｍ当たり０．５Ｖ）という状態を考えると、界面に生じる電子密度は１．１×１０12ｃｍ-2である。従ってトンネル酸化膜における欠陥準位すなわち、原子間結合の欠陥は、面密度１×１０12ｃｍ―2程度以上存在しないと、直接トンネルの速さを利用した低電圧高速動作はできないことになる。
【００４０】
１×１０12ｃｍ―2というトラップ面密度は、通常のトンネル酸化膜よりも２桁大きいもので、欠陥準位が非常に多数存在することを意味するものである。従ってトンネル膜中の欠陥準位の検出には、電子スピン共鳴（ＥＳＲ）の実験によるダングリングボンドの直接検出が容易に行える。
【００４１】
また第１〜８の実施形態では、トンネル酸化膜中の欠陥準位の厚さ方向の分布が、ほぼ１原子層幅程度の１面内に局在して形成できている。これにより各欠陥準位の両側の酸化膜厚がほぼそろったものとなるため、書込／消去動作時の制御性が向上する。
【００４２】
このような厚さ方向の欠陥準位分布のピークを検出することは、ダングリングボンドの有る所と無い所では元素組成が異なるので、二次イオン質量分光法（ＳＩＭＳ）により厚さ方向の元素プロファイルを取ることで可能である。例えば第１の実施形態ではダングリングボンドは、下部酸化膜と上部酸化膜の間の界面でＳｉリッチになっていることに起因すると考えられ、従ってダングリングボンド面の所でＳｉのＳＩＭＳプロファイルにピークが出ると考えられる。他にも第２〜３の実施形態ではアルゴン、第４〜５の実施形態では窒素のプロファイルにダングリングボンド面の所でピークが出ると考えられる。
【００４３】
記憶の保持については、電荷保持状態はゲート電圧がほとんど０Ｖの状態であるから、欠陥によるトラップのエネルギー準位はＳｉのコンダクションバンド端よりも低い位置にあるため、電子が出入するには一度低いエネルギー状態にトラップされてから、より高いエネルギー状態であるコンダクションバンドに抜ける必要があり、エネルギー的に困難となるため、保持時間が長くなる効果をもたらす（ 図１１（ｂ））。さらに、欠陥トラップは空間的にｎｍオーダーの微小領域への充電になるため、電子１個の充電でも大きな静電エネルギーが発生し得るため、クーロンブロッケイド効果により出る時と入る時のゲート電圧にヒステリシスが生じ、単なる薄い酸化膜のみの場合よりも電荷保持効果を強める方向に作用することになる。
【００４４】
上記第１の実施形態に示した製造方法で作成した素子に対して、実測により得られたＩ−Ｖ特性を図１２（ａ）に示す。ここでの特徴として、ドレイン電流がＶgに対し飽和することと、backward sweepに入った所（図の斜め下向き矢印のついた３つに相当）からReference MOSFET（浮遊ゲート及びトンネル酸化膜を持たない通常ＭＯＳＦＥＴ）の特性を横軸平行移動させたＩ−Ｖカーブに沿ってＯＦＦに向かうことの２点は、以下に説明するように、各々書込／消去の速さと記憶保持に優れていることを示しており非常に重要である。
【００４５】
ＩdがＶgに対し飽和するのは浮遊ゲート下のトンネル膜の抵抗が低いことの現れであり、従って書込／消去の速さの現れである。つまりトンネル抵抗が低いと、Ｖgをある程度かけたらそれ以上大きくしてもＩdに寄与するチャネル電荷は増えずに、電荷は浮遊電極にだけ増えることになる。図１２（ｂ）にはトンネル酸化膜が２ｎｍ程度の酸化膜のみで、 ａ−Ｓｉ層をＣＶＤしなかったサンプルに対するＩ−Ｖ特性図を示す。トンネル抵抗が低いためほぼ同じＩdで飽和する様子が見られ、図１２（ａ）で示す第１の実施形態のトンネル抵抗は、２ｎｍ程度の酸化膜のみからなる場合と殆ど同じであるため、書込／消去速度も同程度である。
【００４６】
次に図１２（ａ）のbackward sweepでreference MOSFETの特性と平行な特性に沿ってＯＦＦに向かうことの意味であるが、これはbackward sweepの際に、forward sweepのＩdが飽和してる間に浮遊ゲートに溜まった情報電荷が、抜けることなく保たれていることに他ならない。情報電荷が抜けない障壁になっているのは、トンネル酸化膜中に数多く存在しているダングリングボンドによる欠陥準位の効果である。
【００４７】
【発明の効果】
本発明によれば、書込／消去時のトンネルレートを直接トンネルの速さで実現できる。さらに、記憶保持時の浮遊電極から半導体表面への捕捉電子のリーク電流の抑制ができる、浮遊ゲート型メモリ素子を提供できる。
【図面の簡単な説明】
【図１】  本発明の第１の実施形態に係る浮遊ゲート型メモリ装置の断面概略図。
【図２】  本発明の第1の実施形態に係る浮遊ゲート型メモリ装置の製造工程の断面概略図。
【図３】  本発明の第２の実施形態に係る浮遊ゲート型メモリ装置の製造工程の断面概略図。
【図４】  本発明の第３の実施形態に係る浮遊ゲート型メモリ装置の製造工程の断面概略図。
【図５】  本発明の第４の実施形態に係る浮遊ゲート型メモリ装置の製造工程の断面概略図。
【図６】  本発明の第５の実施形態に係る浮遊ゲート型メモリ装置の製造工程の断面概略図。
【図７】  本発明の第６の実施形態に係る浮遊ゲート型メモリ装置の製造工程の断面概略図。
【図８】  本発明の第７の実施形態に係る浮遊ゲート型メモリ装置の製造工程の断面概略図。
【図９】  本発明の第８の実施形態に係る浮遊ゲート型メモリ装置の製造工程の断面概略図。
【図１０】  本発明の変形例に係る、トンネル酸化膜内部に多数の欠陥準位を有し、それら欠陥準位を挟む両側の酸化膜厚が０．５〜３．５ｎｍの直接トンネル領域にあるような膜構造が、多層になっている浮遊ゲート型メモリ装置の断面概略図。
【図１１】  本発明の浮遊ゲート型メモリ装置の効果を説明する、（ａ）書込動作時と（ｂ）記憶保持時でのバンドエネルギーの概略図。
【図１２】  （ａ）本発明の第１の実施形態で示した浮遊ゲート型メモリ素子の実測によるＩ−Ｖ特性図。図中の矢印は掃引方向を示す。REF.は浮遊ゲートもトンネル酸化膜も持たないレファレンスＭＯＳＦＥＴを示す。（ｂ）トンネル酸化膜が２ｎｍ程度の厚さの酸化膜のみで構成された浮遊ゲート型メモリ素子の実測によるＩ−Ｖ特性。全てゲート長＝ゲート幅＝１００μｍのものである。
【図１３】  従来の浮遊ゲート型メモリ装置の断面概略図。
【符号の説明】
１０  ダングリングボンドによる欠陥準位
１１  （ｐ型）Ｓｉ基板
１３  浮遊ゲート電極
１４  制御酸化膜
１５  ゲート電極
１６  ソース・ドレイン領域
１７  膜厚０．５〜３．５ｎｍの薄い下部酸化膜（直接トンネル絶縁膜）
１９  膜厚０．５〜３．５ｎｍの薄い上部酸化膜（直接トンネル絶縁膜）
２８，６８  薄膜アモルファスシリコン層
３２、４２、５２、２  トンネル酸化膜
【図１】
0003751499.tif 000002
【図２】
0003751499.tif 000003
【図３】
0003751499.tif 000004
【図４】
0003751499.tif 000005
【図５】
0003751499.tif 000006
【図６】
0003751499.tif 000007
【図７】
0003751499.tif 000008
【図８】
0003751499.tif 000009
【図９】
0003751499.tif 000010
【図１０】
0003751499.tif 000011
【図１１】
0003751499.tif 000012
【図１２】
0003751499.tif 000013
【図１３】
0003751499.tif 000014