(57)【特許請求の範囲】
【請求項１】
半導体メモリ装置用の冗長デコーディング回路において、
冗長アドレスを決定するために選択的に切断される内部ヒューズが自己の出力端子に連結されており、前記内部ヒューズの状態に従って前記冗長アドレスをデコーディングして状態信号を出力する比較器と、
前記比較器に接続され、スイッチング制御信号及びパルス信号に応答して前記比較器の前記出力端子へ駆動電流を供給する駆動回路と、
マスタヒューズを有し、前記マスタヒューズの状態によりロジックレベルが決定される前記スイッチング制御信号を発生し、前記駆動回路に供給するスイッチング制御信号発生器と、
チップ選択信号に応答してバーストサイクルに対応する期間において活性化されるように前記パルス信号を発生し、前記駆動回路に供給するパルス発生器と、
を備えることを特徴とする冗長デコーディング回路。
【請求項２】
前記パルス発生器は、
直列に連結された複数のフリップフロップと、
前記複数のフリップフロップに接続され、前記複数のフリップフロップの出力をデコーディングして前記パルス信号を発生するデコーディング回路とを備え、
前記複数のフリップフロップのうち第１段のフリップフロップは前記チップ選択信号を受け入れ、前記複数のフリップフロップはクロック信号に同期して動作することを特徴とする請求項１に記載の冗長デコーディング回路。
【請求項３】
４アドレスバーストシーケンスを実行する機能を備えた半導体メモリ装置用の冗長デコーディング回路において、
冗長アドレスを決定するために選択的に切断される内部ヒューズが自己の出力端子に連結されており、前記内部ヒューズの状態に従って前記冗長アドレスをデコーディングして状態信号を出力する比較器と、
前記比較器に接続され、スイッチング制御信号及びパルス信号に応答して前記比較器の前記出力端子へ駆動電流を供給する駆動回路と、
マスタヒューズを有し、前記マスタヒューズの状態によりロジックレベルが決定される前記スイッチング制御信号を発生し、前記駆動回路に供給するスイッチング制御信号発生器と、
チップ選択信号に応答して前記メモリ装置の通常的な読み出し／書込み動作に対応する幅を有する前記パルス信号を発生し、前記駆動回路に供給するパルス発生器とを備え、
前記パルス発生器は、
直列に連結された第１乃至第４フリップフロップと、
第１ナンドゲートと、
第２ナンドゲートと、
ノアゲートと、
を備え、前記第１乃至第４フリップフロップは、各々、データ入力端子と、クロック入力端子と、データ出力端子とを有し、前記第１フリップフロップの前記データ入力端子には前記チップ選択信号が接続されており、
前記第１ナンドゲートは、前記第１及び第２フリップフロップの前記データ出力端子に各々接続される二個の入力端子と、一個の出力端子とを有し、
前記第２ナンドゲートは、前記第３及び第４フリップフロップの前記データ出力端子に各々接続される二個の入力端子と、一個の出力端子とを有し、
前記ノアゲートは、前記第１及び第２ナンドゲートの前記出力端子に各々接続される二個の入力端子と、前記パルス信号を出力する一個の出力端子とを有することを特徴とする冗長デコーディング回路。
【請求項４】
４アドレスバーストシーケンスを実行する機能を備えた半導体メモリ装置用の冗長デコーディング回路において、
冗長アドレスを決定するために選択的に切断される内部ヒューズが自己の出力端子に連結されており、前記内部ヒューズの状態に従って前記冗長アドレスをデコーディングして状態信号を出力する比較器と、
前記比較器に接続され、スイッチング制御信号及びパルス信号に応答して前記比較器の前記出力端子へ駆動電流を供給する駆動回路と、
マスタヒューズを有し、前記マスタヒューズの状態によりロジックレベルが決定される前記スイッチング制御信号を発生し、前記駆動回路に供給するスイッチング制御信号発生器と、
チップ選択信号に応答して前記メモリ装置の通常的な読み出し／書込み動作に対応する幅を有する前記パルス信号を発生し、前記駆動回路に供給するパルス発生器とを備え、
前記パルス発生器は、
直列に連結された第１乃至第４フリップフロップと、
第１ノアゲートと、
第２ノアゲートと、
ナンドゲートと、
インバータと、
を備え、前記第１乃至第４フリップフロップは、各々、データ入力端子と、クロック入力端子と、データ出力端子とを有し、前記第１フリップフロップの前記データ入力端子は前記チップ選択信号に接続されており、
前記第１ノアゲートは、前記第１及び第２フリップフロップの前記データ出力端子に各々接続される二個の入力端子と、一個の出力端子とを有し、
前記第２ノアゲートは、前記第３及び第４フリップフロップの前記データ出力端子に各々接続される二個の入力端子と、一個の出力端子とを有し、
前記ナンドゲートは、前記第１及び第２ノーアゲートの前記出力端子に各々接続される二個の入力端子と、一個の出力端子とを有し、
前記インバータは、前記ナンドゲートの前記出力端子に接続される入力端子と、前記パルス信号を出力する出力端子とを有することを特徴とする冗長デコーディング回路。
【請求項５】
冗長アドレスをデコーディングする比較器と、スイッチング制御信号及び非選択信号に応答して前記比較器へ駆動電流を供給する駆動回路と、前記スイッチング制御信号を発生するスイッチング制御信号発生器とを備える冗長デコーディング回路の制御方法において、
チップ選択信号に応答してバーストサイクルに対応する期間において活性化されるパルス幅のパルス信号を発生する段階と、
前記パルス信号を前記非選択信号として前記駆動回路へ提供する段階と、
を含むことを特徴とする冗長デコーディング回路動作方法。
【請求項６】
前記パルス信号を発生する段階は、
前記チップ選択信号により複数の直列に連結されたフリップフロップを駆動する段階と、
共通クロック信号により前記フリップフロップを同期して動作させる段階と、
を含むことを特徴とする請求項５に記載の冗長デコーディング回路動作方法。
【請求項７】
メモリ装置用の冗長デコーディング回路において、
冗長アドレスをデコーディングして状態信号を発生する比較手段と、
パルス信号に応答して前記比較手段へ駆動電流を供給する駆動手段と、
チップ選択信号に応答してバーストサイクルに対応する期間において活性化されるように前記パルス信号を発生するパルス発生手段と、
を含むことを特徴とする冗長デコーディング回路。
【請求項８】
前記駆動手段は、マスタヒューズの状態に応じてスイッチング制御信号を発生する信号発生手段を含み、前記スイッチング制御信号に応答して前記駆動電流を前記比較手段へ供給することを特徴とする請求項７に記載の冗長デコーディング回路。
【請求項９】
前記パルス発生手段は、
複数の出力信号を発生する手段と、
前記出力信号に応答して前記パルス信号を発生するロジック手段と、
を含むことを特徴とする請求項７に記載の冗長デコーディング回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、メモリ装置に関するものであり、より詳しくは半導体メモリ装置でパワー消耗を減らすための自動的非選択特性を有する冗長デコーディング回路に関するものである。
【０００２】
【従来の技術】
超高集積（ＶＬＳＩ）メモリ装置の集積度の増加に伴って欠陥メモリセルの発生可能性も増加する。欠陥セルによる収率の減少を防ぐため、限定された数の欠陥セルを有する装置で欠陥メモリセルを取り替える手法として冗長スキム（ｒｅｄｕｎｄａｎｃｙ ｓｃｈｅｍｅｓ）が使用されている。この冗長スキムの例が米合衆国特許第１５，４７１，４２６号と第５，１４６，４２９号に開示されている。
【０００３】
図１は、メモリ装置内の欠陥セルの代わりに使用される冗長セルをデコーディングするために使用される従来の冗長デコーディング回路１００の回路図である。図１の冗長デコーディング回路１００は比較器１０を備えている。比較器１０は内部ヒューズ（ｉｎｔｅｒｎａｌ  ｆｕｓｅｓ）Ｆ１〜Ｆ４、ＮＭＯＳトランジスタＭＮ１〜ＭＮ４、そしてインバータ（ｉｎｖｅｒｔｅｒｓ）ＩＮＶ１及びＩＮＶ２で構成される。比較器１０は内部ヒューズＦ１〜Ｆ４の状態に応じて入力端子Ａ１Ｂ及びＡ２Ｂを通じて印加される冗長アドレス（ｒｅｄｕｎｄａｎｔａｄｄｒｅｓｓ）をデコーディングして出力端子Ｎ１で冗長活性化状態信号ＲＥＤＢを発生する。
【０００４】
図１の冗長デコーディング回路１００は更に駆動回路を備える。この駆動回路は二個のＰＭＯＳトランジスタＭＰ１及びＭＰ２と一個のＮＭＯＳトランジスタＭＮ５とで構成される。駆動回路は比較器１０の出力端子Ｎ１へ駆動電流を供給する。インバ−タＩＮＶ５及びＩＮＶ６で構成されるラッチ（ｌａｔｃｈ）Ｌ２からの非選択信号ＤＥＳＥＬはトランジスタＭＰ２及びＭＮ５のゲートへ印加される。
図１の冗長デコーディング回路１００はスイッチング制御信号発生器を備えている。スイッチング制御信号発生器はマスタヒューズ（ｍａｓｔｅｒ  ｆｕｓｅ）ＭＦと、電源電圧ＶＣＣと接地電圧ＶＳＳとの間でマスタヒューズＭＦと直列に連結された高インピーダンス（ｉｍｐｅｄａｎｃｅ）抵抗Ｒ１で構成される。抵抗Ｒ１はポリシリコン（ｐｏｌｙｓｉｌｉｃｏｎ）材料で構成される。
【０００５】
スイッチング制御信号発生器はスイッチング制御信号を発生する。このスイッチング信号はトランジスタＭＰ１のゲートへ印加され、駆動回路はこのスイッチング信号に応じて比較器１０を駆動する。内部ヒューズＦ１〜Ｆ４のうち該当する内部ヒューズと共にマスタヒューズＭＦは、半導体メモリ装置がまだウェーハ状態にある時にレーザービーム（ｌａｓｅｒ  ｂｅａｍ）や高電圧を使用して切断され得る。欠陥メモリセルの代わりに冗長セルをデコーディングする図１の冗長デコーディング回路がイネーブル（ｅｎａｂｌｅ）されるようにするためには、マスタヒューズＭＦを切断し、抵抗Ｒ１によりトランジスタＭＰ１のゲートをローロジックレベル（ｌｏｗ  ｌｏｇｉｃ  ｌｅｖｅｌ）にする。
これにより、非選択信号ＤＥＳＥＬがローレベルである時、駆動回路は電源電圧ＶＣＣからの駆動電流を出力端子Ｎ１へ供給することができる。この際、比較器１０は冗長アドレス入力端子Ａ１Ｂ及びＡ２Ｂを通じて印加されるアドレスを内部ヒューズＦ１〜Ｆ４の状態に従ってデコーディングして、冗長メモリセルを活性化するための冗長活性化状態信号ＲＥＤＢを出力端子Ｎ１で発生する。
【０００６】
バッテリー（ｂａｔｔｅｒｙ）により動作する電子システムで使用される半導体メモリ装置のスタンドバイモード時のステンドバイ電流を減らす目的で、クロック信号の周波数を０にする場合があるが、この場合にはクロック信号が遷移しない。クロック信号を中断させることができる同期型バーストＳＲＡＭ（ｓｔａｔｉｃ ｒａｎｄｏｍ  ａｃｃｅｓｓ  ｍｅｍｏｒｙ）の例が６４Ｋ×３６同期型ＳＲＡＭの三星電子の仕様書“ＫＭ７３６Ｖ６８７”改訂版１．０（１９９７年５月）に開示されている。この文献に記載された内容は、本明細書の一部とする。。以下では、クロック周波数が０である時を‘ストップモード（ｓｔｏｐ  ｍｏｄｅ）’又は‘ストップクロックモード（ｓｔｏｐ  ｃｌｏｃｋ  ｍｏｄｅ）’と呼ぶ。前述した従来の冗長デコーディング回路１００ではストップモード中に電流パスが存在する欠点がある。これを図２及び図３を参照して説明する。図２は、図１の各点での信号のタイミング図であり、図３は、図１の回路が通常的な読み出し／書込みモードからストップモードへ遷移する時の信号のタイミング図である。
【０００７】
図２に示すように、半導体メモリ装置が選択されない時、即ち、チップ選択信号ＣＳＢがローからハイへスイッチされる時、信号ＣＳＢは、制御信号ＢＩ及びＢＩＢにより制御されるトランスミッションゲート（ｔｒａｎｓｍｉｓｓｉｏｎｇａｔｅｓ）ＴＧＩ及びＴＧ２を通じて、ラッチＬ２へ伝達される。ラッチＬ２はハイロジックレベルの非選択信号ＤＥＳＥＬを出力し、その信号ＤＥＳＥＬによりトランジスタＭＰ２がターンオフ（ｔｕｒｎ−ｏｆｆ）される。このような状態で、図１のデコーディング回路を有する半導体メモリ装置がストップモードへ移行する時には、たとえマスタヒューズＭＦが切断されていても、冗長デコーディング回路を通じるＤＣ電流通路が形成されない。
【０００８】
しかし、図３に示されたように、通常的な読み出し／書込み動作後に半導体メモリ装置がストップモードへ移行すると、制御信号ＢＩ及びＢＩＢによりラッチＬ２がローレベルのチップ選択信号ＣＳＢをラッチするので非選択信号ＤＥＳＥＬがローレベルに駆動される。通常的な読み出し／書込み動作はこの技術分野でよく知られているように行われ、その読み出し／書込み動作の後にメモリ装置はストップモードへ移行する。このような状態、即ち、マスタヒューズＭＦが切断され、非選択信号ＤＥＳＥＬがローレベルにある状態では、ストップモード中にトランジスタＭＰ１，ＭＰ２、ヒューズＦ１〜Ｆ４のうち切断されていないヒューズ及び該ヒューズに対応するトランジスタよりなるＤＣ電流通路が図１のデコーディング回路内に存在する。このＤＣ電流通路がストップモード中にステンドバイ電流の増加を引き起こす。
【０００９】
【発明が解決しようとする課題】
本発明の目的は、半導体メモリ装置のスタンドバイ時のパワー消耗を減らすことである。
【００１０】
【課題を解決するための手段】
本発明による冗長デコーディング回路は、バースト読み出し／書込み動作後に非選択信号を自動的に非活性化させて冗長デコ−ディングを通じる電流通路を制御することにより、メモリ装置のスタンドバイパワー消耗を低減する。本発明の冗長デコーディング回路は、パルス信号を発生するパルス発生器を備える。このパルス信号は、読み出し／書込み動作を実行するために十分に長いパルス幅を有し、非選択信号として駆動回路へ提供される。駆動回路は、パルス信号に応答して冗長アドレスをデコーディングする比較器へ駆動電流を提供する。パルス信号のパルスは、チップ選択信号が活性化される時に開始して所定の時間後に終了する。パルス発生器は、直列連結されると共に共通クロックに同期して動作する複数のフリップフロップ（ｆｌｉｐ−ｆｌｏｐｓ）及びこのフリップフロップの出力を論理演算するロジック回路を備える。
【００１１】
本発明の一つの特徴に係る冗長デコーディング回路は、比較器、駆動回路、スイッチング制御信号発生器、及びパルス発生器を含む。比較器は、冗長アドレスをデコーディングして状態信号を出力する。また、比較器は、自己の出力端子に連結された内部ヒューズを備える、この内部ヒューズは冗長アドレスを決定するため選択的に切断されるように構成される。駆動回路は、スイッチング制御信号及びパルス信号に応答して比較器の出力端子へ駆動信号を供給する。スイッチング制御信号発生器は、スイッチング制御信号を発生する。パルス発生器は、チップ選択信号に応答してパルス信号を発生する。パルス信号は、メモリ装置の通常的な読み出し／書込み動作に対応する幅を有する。
【００１２】
本発明の他の特徴に係る制御方法は、冗長アドレスをデコーディングする比較器と、スイッチング制御信号及び非選択信号に応答して比較器へ駆動電流を供給する駆動回路と、スイッチング制御信号を発生するスイッチング制御信号発生器とを備える冗長デコーディング回路を制御する方法であって、チップ選択信号に応答して所定パルス幅のパルス信号を発生する段階と、パルス信号を非選択信号で駆動回路へ提供する段階とを含む。
【００１３】
【発明の実施の形態】
以下、添付図面を参照して本発明の望ましい実施形態について詳細に説明する。
【００１４】
図４は、本発明による冗長デコーディング回路２００の実施形態の概略図である。図４で、図１の構成要素と同一の構成要素には同一参照番号が付されている。
【００１５】
図４に示された冗長デコーディング回路２００は、パルス信号ＣＹＣ４Ｂを発生するパルス発生器２０を備える点で、図１の従来の回路１００と異なる。パルス信号ＣＹＣ４Ｂは、通常的な読み出し／書込み動作が開始される時はロ−レベルになり、その後、通常的な読み出し／書込み動作が終了する時は、ハイレベルになる。即ち、パルス信号ＣＹＣ４Ｂは、通常的な読み出し／書込み動作の実行中にのみロー状態に活性化され、読み出し／書込み動作を実行するのに十分に長い所定の時間が経過した後（或いは、通常の読み出し／書き込み動作が実行される期間以外の期間）に、自動的に非活性化される。例えば、パルス信号は、図４の冗長デコーディング回路２００を有する半導体メモリ装置がストップモードに移行する時に、非活性化される。従って、図４の回路は、ストップモード時において、電流通路の生成を確実に防いでスタンドバイ電流を低減する。詳細は後述する。
【００１６】
図５は、図４に示されたパルス発生器２０の１つの実施形態を示す図である。図４に示されたパルス発生器２０の１つの実施形態は、４個のフリップフロップＦＦ０〜ＦＦ３、２個の２入力ナンドゲートＧ１及びＧ２、そして１個の２入力ノーアゲートＧ３を備えている。フリップフロップＦＦ０〜ＦＦ３は、直列に連結されたＤ型フリップフロップであり、各フリップフロップの出力Ｑは、次段のフリップフロップの入力Ｄに連結されている。４個のフリップフロップの全てのクロック入力端子Ｃは共通のクロック信号ＣＬＫに連結されて駆動される。これらのフリップフロップは一連の出力信号Ｑ０〜Ｑ３を発生し、これらの信号はロジックゲートＧ１〜Ｇ３により論理演算される。ロジックゲートＧ１〜Ｇ３は、クロック信号ＣＬＫの４サイクルに対応するパルス幅のパルス信号ＣＹＣ４Ｂを生成する。
【００１７】
冗長デコーディング回路２００は、例えば、４アドレスバースト読み出し／書込み動作を実行する機能を有する、ＫＭ７３６Ｖ６８７仕様書に開示されている同期型バーストＳＲＡＭに適用することができる。そのように適用される場合には、チップ選択信号ＣＳＢがロ−レベルに駆動された後に、パルス信号ＣＹＣ４ＢがＳＲＡＭのバーストサイクルに該当する期間において活性化される。その理由は通常的な読み出し／書込み動作がクロック信号ＣＬＫの４サイクル中に実行されるからである。しかし、前述した本発明の望まし実施形態による冗長デコーディング回路の適用範囲が、４アドレスバースト読み出し／書込みサイクルにのみ限定されないことは、この技術分野の当業者には自明な事実である。
【００１８】
図６は、図４及び図５に示された冗長デコーディング回路２００内の各信号を示すタイミング図である。
【００１９】
欠陥メモリセルの代わりに冗長セルをイネーブルさせる冗長デコーディング回路をイネーブルさせるためには、マスタヒューズＭＦ及び内部ヒューズＦ１〜Ｆ４の中の該当する内部ヒューズを切断することが必要である。マスタヒューズＭＦを切断すると、ＰＭＯＳトランジスタＭＰ１のゲートはローレベルに駆動され、これによりトランジスタＭＰ１がターンオンされる。チップ選択信号ＣＳＢが図６に示されたようにハイレベルからローレベルへ遷移する時、チップ選択信号ＣＳＢは、クロック信号ＣＬＫの立上りエッジでフリップフロップＦＦ０によりラッチされる。そうして、パルス信号ＣＹＣ４Ｂが活性化されてローレベルに駆動される。このパルス信号ＣＹＣ４Ｂは、直列連結されたインバータＩＮＶ７及びＩＮＶ８を通じて、非選択信号ＤＥＳＥＬとして、トランジスタＭＰ２及びＭＮ５のゲートへ印加される。これにより、トランジスタＭＰ２はタ−ンオンされてトランジスタＭＮ５はターンオフされる。その結果、駆動電流がトランジスタＭＰ１及びＭＰ２を通じて出力端子Ｎ１へ供給される。
【００２０】
続いて、比較器１０は、冗長アドレス入力端子Ａ１Ｂ及びＡ２Ｂを通じて印加されたアドレスをデコーディングして出力端子Ｎ１を通じて冗長活性化状態信号ＲＥＤＢを発生する。４アドレスバースト読み出し／書込み動作が実行された後に、パルス信号ＣＹＣ４Ｂは、パルス発生器２０により自動的にハイ状態に非活性化される。これにより、トランジスタＭＰ２がターンオフされ、出力端子Ｎ１に対する駆動電流の供給が停止される。
【００２１】
その後、半導体装置は図６に示されたようにストップモードへ移行する。図１に示された従来の回路では、ストップモード中にＤＣ電流がトランジスタＭＰ１及びＭＰ２を通じて流れる。しかし、図４の回路を使用すると、バースト読み出し／書込み動作後にパルス信号ＣＹＣ４Ｂがハイレベルに復帰してトランジスタＭＰ２をターンオフさせるので、電源ＶＣＣから出力端子Ｎ１へ流れるＤＣ電流が遮断される。従って、本発明の望ましい実施形態による冗長デコーディング回路は、ストップモード時のスタンドバイ電流の消耗を低減することができる。また、本発明の望ましい実施形態による冗長デコーディング回路は、バースト読み出し／書込み動作ではなく、部分的な読み出し／書込みモードが実行される場合においても、電流消耗を低減することができる。
【００２２】
図７は、パルス発生器２０の他の実施形態を示してある。図８は、図７に示されたパルス発生器で使用される信号を示すタイミング図である。
【００２３】
図７のパルス発生器は、チップ選択信号が、ローレベルではなく、ハイレベルの時に活性状態となる点で図４の回路と異なる。従って、図５のナンドゲートＧ１及びＧ２並びにノーアゲートＧ３は、ノーアゲートＧ４及びＧ５及びナンドゲートＧ６で各々取り替えられ、ナンドゲートＧ６の出力端にインバータＩＮＶ９が追加される。図７に示されたパルス発生器２０を使用する冗長デコーディング回路２００は、図４に示されたパルス発生器を有する回路と本質的に同一な機能を遂行するので、その説明は省略する。
【００２４】
ここでは望ましい実施形態を通じて本発明を説明したが、本発明の原理を逸脱しない範囲で、他の様々な実施形態を採用することができる。従って、特許請求の範囲に記載された発明の技術的範囲に属する全ての変形例が本発明の保護範囲に属すると理解されるべきである。
【００２５】
【発明の効果】
本発明によると、例えば、バースト読み出し／書込み動作後に冗長デコーディング回路を通じる電流通路が遮断されるので半導体装置のスタンドバイ時のパワー消耗が低減される。また、本発明によると、バースト読み出し／書込み動作ではなく、部分的な読み出し／書込みモードが実行される場合においても電流消耗が低減される。
【図面の簡単な説明】
【図１】従来の冗長デコーディング回路の回路図である。
【図２】非選択モードからストップモードへ移行する際の図１で使用された制御信号のタイミング図である。
【図３】通常的な読み出し／書込みモードから停止モードへ移行する際の図１で使用された制御信号のタイミング図である。
【図４】本発明の望ましい実施の形態による冗長デコーディング回路を示す図面である。
【図５】図４のパルス発生器の１つの実施形態を示す回路図である。
【図６】図５のパルス発生器を備える冗長デコーディング回路で使用される制御信号のタイミング図である。
【図７】図４のパルス発生器の他の実施の形態を示す回路図である。
【図８】図７のパルス発生器を備える冗長デコーディング回路で使用される制御信号のタイミング図である。
【符号の説明】
１０  比較器
２０  パルス発生器
２００  冗長デコーディング回路
【図１】
0003841251.tif 000002
【図２】
0003841251.tif 000003
【図３】
0003841251.tif 000004
【図４】
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【図５】
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【図６】
0003841251.tif 000007
【図７】
0003841251.tif 000008
【図８】
0003841251.tif 000009