(57)【特許請求の範囲】
【請求項１】
（ａ）予め定められた所定の関係を満たす複数のアドレスに対するリードサイクルが連続したときに動作モードのエントリーの要求を受け付ける第１のステップと、
（ｂ）前記リードサイクルに続くライトサイクルで指定されるデータに基づきエントリーすべき動作モードを確定する第２のステップと、
を含むことを特徴とする半導体メモリの動作モードのエントリー方法。
【請求項２】
前記第１のステップは、
前記リードサイクルにおいて、予め記憶された第１の特定のアドレスと外部から順次指定されるアドレスとを比較するステップと、
前記比較の結果を受けて、第１の特定のアドレスに対するリードサイクルが２サイクル以上連続したことを判定するステップと、
を含むことを特徴とする請求項１に記載された半導体メモリの動作モードのエントリー方法。
【請求項３】
前記第２のステップは、
前記リードサイクルに続くライトサイクルにおいて、予め記憶された第２の特定のアドレスと外部から順次指定されるアドレスとを比較するステップと、
前記比較の結果を受けて、前記ライトサイクルで指定されるデータに基づき動作モードを確定するステップと、
を含むことを特徴とする請求項１または２に記載された半導体メモリの動作モードのエントリー方法。
【請求項４】
前記第１のステップは、前記複数のアドレスとして互いに同一のアドレスが指定された場合に動作モードのエントリーを受け付けることを特徴とする請求項１ないし３の何れかに記載された半導体メモリの動作モードのエントリー方法。
【請求項５】
前記第１のステップは、前記複数のアドレスとして最終アドレスまたは先頭アドレスの何れかが指定されたときに動作モードのエントリーを受け付けることを特徴とする請求項１ないし３の何れかに記載された半導体メモリの動作モードのエントリー方法。
【請求項６】
前記第２のステップは、前記リードサイクルのアドレスとして先頭アドレスおよび最終アドレスの一方が指定された場合に動作モードのエントリーを受け付け、前記第２のステップは、前記ライトサイクルのアドレスとして前記先頭アドレスおよび最終アドレスの他方が指定された場合に、エントリーすべき動作モードを確定することを特徴とする請求項１ないし３の何れかに記載された半導体メモリの動作モードのエントリー方法。
【請求項７】
前記第１のステップは、エントリーすべき動作モードとして、ダイナミック型メモリセルを行列状に配列してなるメモリセルアレイ内の一部の領域をリフレッシュするためのパーシャルリフレッシュモードを受け付け、
前記第２のステップは、エントリーすべき動作モードとして、当該パーシャルリフレッシュモードを確定することを特徴とする請求項１ないし６の何れかに記載された半導体メモリの動作モードのエントリー方法。
【請求項８】
動作中に動作モードのエントリーが可能なように構成された半導体メモリにおいて、
予め定められた所定の関係を満たす複数のアドレスに対するリードサイクルが連続したときに動作モードのエントリーの要求を受け付け、前記リードサイクルに続くライトサイクルで指定されるデータに基づきエントリーすべき動作モードを確定する動作モードエントリー回路を備えたことを特徴とする半導体メモリ。
【請求項９】
前記動作モードエントリー回路は、
前記リードサイクルにおいて外部から指定されるべき第１の特定のアドレスを記憶する記憶部と、
前記記憶部に記憶された第１の特定のアドレスと外部から順次指定されるアドレスとを比較する比較部と、
前記比較部による比較の結果を受けて、第１の特定のアドレスに対するリードサイクルが２サイクル以上連続したことを判定する判定部と、
を備えたことを特徴とする請求項８に記載された半導体メモリ。
【請求項１０】
前記動作モードエントリー回路は、
前記リードサイクルに続くライトサイクルにおいて外部から指定されるべき第２の特定のアドレスを記憶する記憶部と、
前記記憶部に記憶された第２の特定のアドレスと外部から順次指定されるアドレスとを比較する比較部と、
前記比較部による比較の結果を受けて、前記ライトサイクルで指定されるデータに基づき動作モードを確定する確定部と、
を備えたことを特徴とする請求項８または９に記載された半導体メモリ。
【請求項１１】
前記動作モードエントリー回路は、
前記複数のアドレスとして互いに同一のアドレスが指定された場合に動作モードのエントリーを受け付けることを特徴とする請求項８ないし１０の何れかに記載された半導体メモリ。
【請求項１２】
前記動作モードエントリー回路は、
前記複数のアドレスとして最終アドレスまたは先頭アドレスの何れかが指定されたときに動作モードのエントリーを受け付けることを特徴とする請求項８ないし１０の何れかに記載された半導体メモリ。
【請求項１３】
前記動作モードエントリー回路は、
前記リードサイクルのアドレスとして先頭アドレスおよび最終アドレスの一方が指定され、前記ライトサイクルのアドレスとして前記先頭アドレスおよび最終アドレスの他方が指定された場合に、動作モードのエントリーを受け付けることを特徴とする請求項８ないし１０の何れかに記載された半導体メモリ。
【請求項１４】
前記動作モードエントリー回路は、
エントリーすべき動作モードとして、ダイナミック型メモリセルを行列状に配列してなるメモリセルアレイ内の一部の領域をリフレッシュするためのパーシャルリフレッシュモードを受け付けることを特徴とする請求項８ないし１３の何れかに記載された半導体メモリ。
【請求項１５】
複数のメモリセルがアレイ状に配列されてなるメモリセルアレイと、
アドレスの入力を行うアドレス端子と、
データの入力及び出力を行うデータ端子と、
半導体メモリのアクセス制御、書き込み制御、及び、読み出しデータの出力制御のための制御信号の入力を行う制御端子と、
を少なくとも含む半導体メモリを有し、
前記アドレス端子に入力されるアドレスと、前記制御端子に入力される制御信号、及び、前記データ端子に入力されるデータとに基づき、前記半導体メモリの動作モードのエントリーを行う動作モードエントリー回路による、半導体メモリの動作モードのエントリー方法であって、
前記制御端子に入力される制御信号に基づき、現在のサイクルがリードサイクルであるかライトサイクルであるかを判定し、
現在のサイクルがリードサイクルである場合に、前記アドレス端子に入力されたアドレスが予め定められたアドレスと一致するか否か比較判定するステップと、
アドレスが一致する場合、前記リードサイクルに続く次の１つ又は複数のリードサイクルにおいて前記アドレス端子に入力されたそれぞれのアドレスが予め定められたアドレスと一致するか否か比較判定するステップと、
連続する複数の前記リードサイクルにおいてアドレスの一致が検出された場合に、動作モードのエントリーの許可を制御するモードエントリー信号をアクティブ状態に設定するステップと、
前記モードエントリー信号がアクティブ状態の場合に、連続する複数の前記リードサイクルに続く少なくとも１つのライトサイクルにおいて前記アドレス端子に入力されたアドレスが予め定められたアドレスと一致するか否か比較判定し、一致する場合、前記データ端子から入力されるデータに基づき、エントリーすべき動作モードを確定するステップと、
を含む、ことを特徴とする、半導体メモリの動作モードのエントリー方法。
【請求項１６】
前記エントリーすべき動作モードを確定するステップは、
複数の前記リードサイクルに続くライトサイクルにおいて、前記アドレス端子に入力されたアドレスが予め定められたアドレスと一致するか否か比較判定するステップと、
アドレスが一致した場合、前記ライトサイクルにて前記データ端子に入力されたデータに基づき、動作モードの種類を選択するステップと、
前記ライトサイクルの次のライトサイクルにおいて、前記アドレス端子に入力されたアドレスが予め定められたアドレスと一致するか否か比較判定するステップと、
アドレスが一致した場合、前記次のライトサイクルにて前記データ端子に入力されたデータに基づき、動作モードの条件を設定するステップと、
を含む、ことを特徴とする請求項１５に記載の、半導体メモリの動作モードのエントリー方法。
【請求項１７】
複数のメモリセルがアレイ状に配列されてなるメモリセルアレイと、
アドレスの入力を行うアドレス端子と、
データの入力及び出力を行うデータ端子と、
半導体メモリのアクセス制御、書き込み制御、及び、読み出しデータの出力制御のための制御信号の入力を行う制御端子と、
を少なくとも含む半導体メモリを有し、
前記アドレス端子に入力されるアドレスと、前記制御端子に入力される制御信号、及び、前記データ端子に入力されるデータとに基づき、前記半導体メモリの動作モードのエントリーを制御する動作モードエントリー回路を備え、
前記動作モードエントリー回路は、
前記制御端子に入力される制御信号に基づき、現在のサイクルがリードサイクルであるかライトサイクルであるかを判定する手段と、
現在のサイクルがリードサイクルである場合に、前記アドレス端子に入力されたアドレスが予め定められたアドレスと一致するか否か比較判定する手段と、
前記リードサイクルでアドレスが一致する場合、前記リードサイクルに続く次の１つ又は複数のリードサイクルにおいて前記アドレス端子に入力されたアドレスと予め定められたアドレスとの一致が検出された場合に、動作モードのエントリーの許可を制御するモードエントリー信号をアクティブ状態に設定する手段と、
複数の前記リードサイクルに続く少なくとも１つのライトサイクルにおいて前記アドレス端子に入力されたアドレスが予め定められたアドレスと一致するか否か比較判定し、一致する場合、前記モードエントリー信号がアクティブ状態の場合には、前記データ端子から入力されるデータに基づき、エントリーすべき動作モードを確定する手段と、
を含む、ことを特徴とする半導体装置。
【請求項１８】
前記エントリーすべき動作モードを確定する手段は、
複数の前記リードサイクルに続くライトサイクルにおいて、前記アドレス端子に入力されたアドレスが予め定められたアドレスと一致するか否か比較判定するアドレス比較手段と、
前記比較判定の結果、アドレスが一致した場合、前記ライトサイクルにて前記データ端子に入力されたデータに基づき、動作モードの種類を選択する手段と、
前記ライトサイクルの次のライトサイクルにおいて、前記アドレス端子に入力されたアドレスを前記アドレス比較手段で予め定められたアドレスと一致するか否か比較判定し、前記比較判定の結果、アドレスが一致した場合、前記ライトサイクルにて前記データ端子に入力されたデータに基づき、動作モードの条件を設定する手段と、
を含む、ことを特徴とする請求項１７に記載の半導体装置。
【請求項１９】
複数のメモリセルがアレイ状に配列されてなるメモリセルアレイと、
アドレスの入力を行うアドレス端子と、
データの入力及び出力を行うデータ端子と、
半導体メモリの選択の制御を行う第１の制御信号、前記データ端子からのデータの入力と出力の制御を行う第２の制御信号、及び、データの書き込みと読み出しの制御を行う第３の制御信号の各制御信号の入力をそれぞれ行う第１乃至第３の制御端子と、
を少なくとも含む半導体メモリを有し、
前記アドレス端子に入力されるアドレスと、前記第１乃至第３の制御端子に入力される制御信号、及び、前記データ端子に入力されるデータとに基づき、前記半導体メモリの動作モードのエントリーを制御する動作モードエントリー回路を備え、
前記動作モードエントリ回路は、
前記第１の制御信号がアクティブ状態のとき、前記第２の制御信号と前記第３の制御信号に基づき、現在のサイクルがリードサイクルであるかライトサイクルであるかを判定してリードライト識別信号を出力するリードライト判定部と、
リードサイクルで指定されるアドレスに基づき、エントリーの要求の有無を判定し、動作モードのエントリーの許可を制御するモードエントリー信号を出力するモード判定部であって、前記リードライト判定部でリードサイクルと判定された場合に、前記アドレス端子に入力されたアドレスが予め定められたリードアドレスと一致するか否か比較判定するアドレス比較器と、前記リードサイクルに続く次の１つ又は複数のリードサイクルにおいて前記アドレス比較器が連続して一致を示す場合に、前記モードエントリー信号をアクティブ状態に設定する手段と、を備えたモード判定部と、
前記モードエントリー信号がアクティブ状態である場合に、連続する複数の前記リードサイクルに続く少なくとも１つのライトサイクルにおいて前記データ端子に供給されるコマンドデータに基づきモードデータを生成して出力するモード設定部と、
を備えている、ことを特徴とする半導体装置。
【請求項２０】
前記モード判定部は、
複数のリードサイクルにおいて前記アドレス比較器が連続して一致を示すことを検出する手段と、
前記複数のリードサイクルにおいて前記アドレス比較器が連続して一致を示すことが検出された場合に、前記モードエントリー信号をアクティブ状態にセットするとともに、前記アドレス比較器が不一致を示す場合には、前記モードエントリー信号をインアクティブ状態にリセットするフリップフロップと、
を備えている、ことを特徴とする請求項１９に記載の半導体装置。
【請求項２１】
前記モード設定部は、
予め定められたライトアドレスを格納したライトアドレスレジスタと、
前記リードサイクルに続くサイクルが前記リードライト判定部でライトサイクルと判定された場合、前記アドレス端子に入力されたアドレスが前記ライトアドレスレジスタに格納された前記ライトアドレスと一致するか否か比較判定するライトアドレス比較部と、
前記ライトアドレス比較部での比較の結果、一致する場合、前記データ端子から入力されるデータに基づき、エントリーすべき動作モードを確定しモードデータとして出力するコマンドデコーダと、
を備えている、ことを特徴とする請求項１９に記載の半導体装置。
【請求項２２】
前記モード判定部は、
予め定められたリードアドレスを格納したリードアドレスレジスタと、
前記アドレス端子から入力されたアドレスと、前記リードアドレスレジスタに格納された前記リードアドレスとを、アドレス遷移検出回路によってアドレス遷移時に出力されるパルス信号のタイミングで比較し、入力されたアドレスが前記リードアドレスと一致したことを検出してアドレス検出信号を出力するリードアドレス比較器と、
前記アドレス検出信号を、入力される第１及び第２のラッチ信号に基づき、それぞれラッチし第１及び第２のアドレス検出信号としてそれぞれ出力する第１及び第２のラッチ回路と、
前記第１及び第２のアドレス検出信号と、前記リードライト判定部からのリードライト識別信号との論理積を演算し、前記演算結果を、前記モードエントリー信号として出力する論理ゲート回路と、
前記アドレス遷移検出回路によってアドレス遷移時に出力されるパルス信号と前記第１の制御信号とに基づき、前記第１及び第２のラッチ回路のラッチ動作を制御する第１及び第２のラッチ信号を生成して出力するラッチ制御部と、
を備えている、ことを特徴とする請求項１９に記載の半導体装置。
【請求項２３】
前記ラッチ制御部は、
前記第１の制御信号を入力し、前記第１の制御信号のアクティブ状態への遷移をトリガーとして出力信号の値を反転するトグル型フリップフロップと、
前記アドレス遷移検出回路によってアドレス遷移時に出力されるパルス信号と前記トグル型フリップフロップの出力信号の反転信号とを入力し、入力した２つの信号の論理積演算結果を前記第１のラッチ信号として出力する第１の論理ゲート回路と、
前記アドレス遷移検出回路によってアドレス遷移時に出力されるパルス信号と前記トグル型フリップフロップの出力信号とを入力し、入力した２つの信号の論理積演算結果を前記第２のラッチ信号として出力する第２の論理ゲート回路と、
を備えている、ことを特徴とする請求項２２に記載の半導体装置。
【請求項２４】
前記リードライト判定部は、
前記第１の制御信号の反転信号及び前記第２の制御信号の反転信号を第１及び第２の入力端子から入力し、前記第３の制御信号を第３の入力端子からそのまま入力し、これら３つの入力信号の論理積を出力端子から出力する第１の論理ゲート回路と、
前記第１の制御信号の反転信号及び前記第３の制御信号の反転信号を第１及び第３の入力端子から入力し、前記第２の制御信号を第２の入力端子からそのまま入力し、これら３つの入力信号の論理積を出力端子から出力する第２の論理ゲート回路と、
前記第１の論理ゲート回路の出力端子からの出力信号をセット端子から入力し、前記第２の論理ゲート回路の出力端子からの出力信号をリセット端子から入力し、出力端子から、前記リードライト識別信号を出力するＳＲ型フリップフロップと、
を備えている、ことを特徴とする請求項１９に記載の半導体装置。
【請求項２５】
前記モード判定部が、
リードアドレスレジスタに格納されたリードアドレスと、リードサイクルにおいてアドレス端子に入力されたアドレスと、を比較するアドレス比較部と、
前記アドレス比較部の出力信号を入力とする第１のレジスタと、
前記第１のレジスタの出力信号を入力とする第２のレジスタと、
前記第１及び第２のレジスタの出力信号を入力し、前記リードライト判定部からのリードライト識別信号との論理積を、前記モードエントリー信号として出力する論理ゲート回路と、
を備え、
前記第１及び第２のレジスタのサンプリング制御信号として、アドレスの遷移を検出するアドレス遷移検出回路によってアドレス遷移時に出力されるパルス信号が供給される、ことを特徴とする請求項１９に記載の半導体装置。
【請求項２６】
複数のメモリセルがアレイ状に配列されてなるメモリセルアレイと、
アドレスの入力を行うアドレス端子と、
データの入力と出力を行うデータ端子と、
を少なくとも含む半導体メモリと、
前記半導体メモリの動作モードのエントリを行う動作モードエントリ回路と、
を備え、
前記動作モードエントリ回路には、制御信号として、
第１の制御端子に入力され、メモリサイクルにおいて、半導体メモリのチップ選択時にアクティブ状態とされる第１の制御信号と、
第２の制御端子に入力され、前記データ端子におけるデータの入力と出力を制御し、データを出力する場合にアクティブ状態に設定される第２の制御信号と、
第３の制御端子に入力され、ライト動作のときにアクティブ状態とされる第３の制御信号と、が入力され、
前記動作モードエントリ回路は、
前記アドレス端子に入力されるアドレスと、記憶部に格納されている予め定められたアドレスとをそれぞれ入力し、入力した２つのアドレスが一致するか否か比較し、一致している場合に、アクティブ状態の出力信号を出力するアドレス比較器と、
前記第１の制御信号のアクティブ状態への遷移に基づきワンショットのパルス信号を生成するパルス生成回路と、
前記パルス生成回路から出力されるパルス信号をサンプリング制御信号として、前記アドレス比較器の出力信号をサンプルして出力する第１のレジスタと、
前記パルス信号をサンプリング制御信号として、前記第２の制御信号をサンプルして出力する第２のレジスタと、
前記第１のレジスタの出力信号と前記第２のレジスタの出力信号と前記パルス信号とを入力し、入力した３つの信号の論理積演算結果をサンプリング制御信号として出力する第１の論理ゲート回路と、
前記サンプリング制御信号を共通に入力し、縦続形態に接続されている、複数段のレジスタと、を備え、
前記複数段のレジスタの初段のレジスタには、前記アドレス比較器の出力信号が入力され、
前記複数段のレジスタの出力信号を入力し、前記複数段のレジスタの出力信号がともにアクティブ状態を示すときに、アクティブ状態の出力信号を出力する第２の論理ゲート回路と、
前記第２の論理ゲート回路の出力信号をセット信号としてセット端子に入力し、前記第１のレジスタの出力信号をリセット信号としてリセット端子に入力し、出力端子から、動作モードのエントリの許可を制御するモードエントリー信号を出力するＳＲ型フリップフロップと、
を備え、
前記ＳＲ型フリップフロップから出力される前記モードエントリー信号と、前記第１のレジスタの出力信号と、前記第３の制御信号とを入力し、前記モードエントリー信号がアクティブ状態のとき、前記アドレス端子に入力されるアドレスが前記予め定められたアドレスと一致する、少なくとも１つのライトサイクルにおいて、前記データ端子に入力されるデータを受け取って解読し、解読結果に基づき、動作モードを設定するモード設定回路と、
を備えている、ことを特徴とする半導体装置。
【請求項２７】
前記モード設定回路が、
前記第３の制御信号を、前記パルス信号にてサンプルして出力する第３のレジスタと、
前記第１のレジスタの出力信号がアクティブ状態を示し、前記第３レジスタの出力信号がアクティブ状態を示している場合に、前記パルス信号に基づき、第２のサンプリング制御信号を生成する第３の論理ゲート回路と、
前記データ端子からのデータを、前記第３の論理ゲート回路から出力される前記第２のサンプリング制御信号でサンプルして出力する第４のレジスタと、
前記第４のレジスタの出力信号に基づきモード選択を行うモード選択回路と、
前記モード選択回路の出力信号がアクティブのとき、前記パルス信号を受けて第３のサンプリング制御信号を生成する第４の論理ゲート回路と、
前記データ端子からのデータを、前記第３のサンプリング制御信号でサンプルして出力する第５のレジスタと、
前記第５のレジスタの出力信号に基づき動作の切換を行う切換信号を出力する切換信号発生回路と、
を備えている、ことを特徴とする請求項２６に記載の半導体装置。
【請求項２８】
所定の時間計時するタイマにおけるタイムアウト発生時、リフレッシュアドレスを生成し自動リフレッシュを行うリフレッシュ制御回路を備え、
前記動作切換信号は、前記生成されたリフレッシュアドレスの所定の上位ビットをマスクする信号として用いられ、前記動作モードエントリ回路から出力される動作切換信号に基づき、リフレッシュ領域が可変される、ことを特徴とする請求項２６に記載の半導体装置。
【請求項２９】
前記半導体メモリが、セルフリフレッシュ機能を備えたダイナミック型半導体メモリで構成された疑似ＳＲＡＭ（スタティックランダムアクセスメモリ）よりなり、
前記第１乃至第３の制御信号が、ＳＲＡＭ準拠のチップセレクト信号、アウトプットイネーブル、及びライトイネーブル信号よりなる、ことを特徴とする請求項１９又は２６に記載の半導体装置。
【請求項３０】
前記モード設定部が、前記モードエントリー信号がアクティブ状態である場合に、連続する複数の前記リードサイクルに続く少なくとも１つのライトサイクルにおいて、前記データ端子の代わりに、前記アドレス端子及び／又は所定の制御端子に供給される信号に基づきモードデータを生成して出力する手段を備えている、ことを特徴とする請求項１９に記載の半導体装置。
【請求項３１】
前記モード設定部は、
予め定められたライトアドレスを格納したライトアドレスレジスタと、
前記リードサイクルに続くサイクルが前記リードライト判定部でライトサイクルと判定された場合、前記アドレス端子に入力されたアドレスが前記ライトアドレスレジスタに格納された前記ライトアドレスと一致するか否か比較判定するライトアドレス比較部と、
前記ライトアドレス比較部での比較の結果、一致する場合、前記データ端子の代わりに、前記アドレス端子及び／又は所定の制御端子から入力される信号に基づき、エントリーすべき動作モードを確定しモードデータとして出力するコマンドデコーダと、
を備えている、ことを特徴とする請求項１９に記載の半導体装置。
【請求項３２】
前記モード設定回路が、前記ＳＲ型フリップフロップから出力される前記モードエントリー信号と、前記第１のレジスタの出力信号と、前記第３の制御信号とを入力し、前記モードエントリー信号がアクティブ状態のとき、前記アドレス端子に入力されるアドレスが前記予め定められたアドレスと一致する、少なくとも１つのライトサイクルにおいて、前記データ端子の代わりに、前記アドレス端子及び／又は所定の制御端子に入力される信号を受け取って解読し、解読結果に基づき、動作モードを設定する手段を備えている、ことを特徴とする請求項２６に記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、エントリーされた動作モードに従って回路の動作仕様が変更可能なように構成された半導体メモリ及びその動作モードのエントリー方法に関し、特に動作モードをエントリーするための技術に関する。
【０００２】
【従来の技術】
近年、携帯電話がインターネットなどの情報端末として注目されており、配信された画像データや文字データなどの各種のデータを記憶しておくための機能が携帯電話に要求されるようになってきた。この種の情報端末には、配信されたデータを記憶するためのバッファメモリとして、大容量のＤＲＡＭ(Dynamic Random Access Memory)が内蔵されている。
【０００３】
【発明が解決しようとする課題】
ところで、ＤＲＡＭでは、メモリセルに記憶されたデータをリフレッシュするための動作を定期的に行う必要がある。このリフレッシュ動作に伴って発生する消費電流は記憶容量に依存する。即ち、リフレッシュ動作では、メモリセルアレイの行を順次選択することにより、データの書き戻しが行われる。記憶容量が大きいと、単位時間あたりに選択すべき行数が増えるため、リフレッシュの動作周期を短く設定する必要がある。このため、記憶容量の大きな半導体メモリほど、リフレッシュ動作に伴って発生する消費電力が増える傾向を示し、これを搭載する携帯電話のバッテリに与える負担が大きくなる。
【０００４】
ここで、携帯電話のバッファメモリに記憶すべきデータの規模が小さい場合、ＤＲＡＭのメモリセルアレイにおいて有用なデータが存在しない領域の比率が高まり、無駄なリフレッシュ動作による消費電流が発生する。このような無駄な消費電流の発生を抑えるための動作モードとして、いわゆるパーシャルリフレッシュモードが知られている。このパーシャルリフレッシュモードを利用すれば、有用なデータが記憶された一部の領域を選択的にリフレッシュすることが可能となり、無駄な消費電流の発生を有効に抑制することが可能となる。
【０００５】
そこで、携帯電話の分野では、アプリケーション上で、ＤＲＡＭのリフレッシュモードなどの動作モードを記憶データの規模に応じて適応的に切り替えたいという要請がある。
しかしながら、従来技術に係るＤＲＡＭによれば、動作モードを切り替えるためには、特別に設定されたタイミング仕様の入力信号を必要とし、このため、この種のＤＲＡＭを搭載する装置側のタイミング設計が複雑になるという問題がある。
【０００６】
この発明は、上記事情に鑑みてなされたもので、特別なタイミング仕様を要することなく、しかも誤エントリーを有効に抑制しながら、動作中に動作モードのエントリーを行うことができる半導体メモリ及びその動作モードのエントリー方法を提供することを目的とする。
【０００７】
【課題を解決するための手段】
上記課題を解決するため、この発明は以下の構成を有する。
即ち、この発明に係る半導体メモリの動作モードのエントリー方法は、（ａ）複数のアドレスに対するリードサイクルが連続したときに動作モードのエントリーの要求を受け付ける第１のステップ（例えば、後述するステップＳ１〜Ｓ３に相当する要素）と、（ｂ）前記リードサイクルに続くライトサイクルで指定されるデータに基づきエントリーすべき動作モードを確定する第２のステップ（例えば、後述するステップＳ４〜Ｓ７に相当する要素）と、を含むことを特徴とする半導体メモリの動作モードのエントリー方法。
【０００８】
この構成によれば、例えば既定のタイミングに従うリードサイクルが連続した場合に動作モードのエントリーの要求が半導体メモリに受け付られる。このとき、連続するリードサイクルにおいて指定される複数のアドレスは、例えば互いに同一アドレスであるなどの所定の関係を有しており、この関係を満足する複数のアドレスが入力された場合にエントリーが可能とされる。従って、特別なタイミング仕様を要することなく、動作中にエントリーの受け付けが可能となり、しかも誤エントリーを有効に抑制することが可能となる。前記リードサイクルに続いて、例えば既定のタイミングに従うライトサイクルで指定されるデータにより動作モードを確定する。
【０００９】
ここで、動作モードのエントリーを受け付けるためには、リードサイクルおよびライトサイクルのタイミング仕様は既定の標準仕様であってもよく、上記複数のアドレスに対するサイクルが連続すれば足りる。従って、この構成によれば、特別なタイミング仕様を要することなく、動作中に動作モードのエントリーを受け付けて確定することが可能となる。
なお、上記リードサイクルで指定される複数のアドレスは、互いに異なったものであっても、互いに同一のものであってもよく、動作モードをエントリーする際に連続する各サイクルで指定すべきアドレスとして予め取り決められたものであれば足りる。
【００１０】
前記第１のステップは、例えば、前記リードサイクルにおいて、予め記憶された第１の特定のアドレス（例えば、後述する最終アドレス「１ＦＦＦＦＦｈ」に相当する要素）と外部から順次指定されるアドレスとを比較するステップと、前記比較の結果を受けて、第１の特定のアドレスに対するリードサイクルが２サイクル以上連続したことを判定するステップと、を含むことを特徴とする。
前記第２のステップは、例えば、前記リードサイクルに続くライトサイクルにおいて、予め記憶された第２の特定のアドレス（例えば、後述する先頭アドレス［００００００ｈ」に相当する要素）と外部から順次指定されるアドレスとを比較するステップと、前記比較の結果を受けて、前記ライトサイクルで指定されるデータに基づき動作モードを確定するステップと、を含むことを特徴とする。
【００１１】
前記第１のステップは、例えば、前記複数のアドレスとして互いに同一のアドレス（例えば、後述するリードサイクルＴ３，Ｔ４でそれぞれ指定される最終アドレス［１ＦＦＦＦＦｈ」に相当する要素）が指定された場合に動作モードのエントリーを受け付けることを特徴とする。
前記第１のステップは、例えば、前記複数のアドレスとして最終アドレス（例えば、後述する最終アドレス［１ＦＦＦＦＦｈ」に相当する要素）または先頭アドレス（例えば、後述する先頭アドレス［００００００ｈ」に相当する要素）の何れかが指定されたときに動作モードのエントリーを受け付けることを特徴とする。
【００１２】
前記第２のステップは、例えば、前記リードサイクルのアドレスとして先頭アドレスおよび最終アドレスの一方が指定された場合に動作モードのエントリーを受け付け、前記第２のステップは、例えば、前記ライトサイクルのアドレスとして前記先頭アドレスおよび最終アドレスの他方が指定された場合に、エントリーすべき動作モードを確定することを特徴とする。
前記第１のステップは、例えば、エントリーすべき動作モードとして、ダイナミック型メモリセルを行列状に配列してなるメモリセルアレイ内の一部の領域をリフレッシュするためのパーシャルリフレッシュモードを受け付け、前記第２のステップは、エントリーすべき動作モードとして、当該パーシャルリフレッシュモードを確定することを特徴とする。
【００１３】
また、この発明にかかる半導体メモリは、動作中に動作モードのエントリーが可能なように構成された半導体メモリにおいて、複数のアドレスに対するリードサイクルが連続したときに動作モードのエントリーの要求を受け付け、前記リードサイクルに続くライトサイクルで指定されるデータに基づきエントリーすべき動作モードを確定する動作モードエントリー回路（後述する動作モードエントリー回路ＭＯＤに相当する構成要素）を備えたことを特徴とする。
【００１４】
この構成によれば、動作モードエントリー回路は、既定のタイミングに従うリードサイクルが連続した場合に動作モードのエントリーの要求を受け付ける。このとき、連続するリードサイクルにおいて指定される複数のアドレスは、例えば互いに同一アドレスであるなどの所定の関係を有しており、この関係を満足するアドレスが入力された場合にエントリーが可能とされる。従って、特別なタイミング仕様を要することなく、動作中にエントリーの受け付けが可能となり、しかも誤エントリーを有効に抑制することが可能となる。
【００１５】
前記リードサイクルに続いて、動作モードエントリー回路は、既定のタイミングに従うライトサイクルで指定されるデータにより動作モードを確定する。結局、動作モードエントリー回路は、既定のタイミングに従うリードサイクルとライトサイクルのみにより動作モードのエントリーを行う。従って、特別なタイミング仕様を要することなく、動作中にエントリーすべき動作モードを確定することが可能となる。
【００１６】
また、前記半導体メモリにおいて、前記動作モードエントリー回路は、例えば、前記リードサイクルにおいて外部から指定されるべき第１の特定のアドレスを記憶する記憶部（例えば後述するリードアドレスレジスタＲＥＧまたはリードアドレスレジスタＲＲＥＧに相当する構成要素）と、前記記憶部に記憶された第１の特定のアドレスと外部から順次指定されるアドレスとを比較する比較部（例えば後述する比較器ＣＭＰまたはリードアドレス比較器ＲＣＭＰに相当する構成要素）と、前記比較部による比較の結果を受けて、第１の特定のアドレスに対するリードサイクルが２サイクル以上連続したことを判定する判定部（例えば後述するラッチＬＡＴＡ，ＬＡＴＢと論理積ゲートＧＡとラッチ制御部ＬＣＮＴとからなる回路、またはモード判定回路ＭＤＪに相当する構成要素）と、を備えたことを特徴とする。
【００１７】
さらに、前記半導体メモリにおいて、前記動作モードエントリー回路は、例えば、前記リードサイクルに続くライトサイクルにおいて外部から指定されるべき第２の特定のアドレスを記憶する記憶部（例えば後述するライトアドレスレジスタＷＲＥＧに相当する構成要素）と、前記記憶部に記憶された第２の特定のアドレスと外部から順次指定されるアドレスとを比較する比較部（例えば後述するライトアドレス比較器ＷＣＭＰに相当する構成要素）と、前記比較部による比較の結果を受けて、前記ライトサイクルで指定されるデータに基づき動作モードを確定する確定部（例えば後述するモード設定回路ＭＤＳに相当する構成要素）と、を備えたことを特徴とする。
【００１８】
さらにまた、前記半導体メモリにおいて、前記動作モードエントリー回路は、例えば、前記複数のアドレスとして互いに同一のアドレスが指定された場合に動作モードのエントリーを受け付けることを特徴とする。
さらにまた、前記半導体メモリにおいて、前記動作モードエントリー回路は、例えば、前記複数のアドレスとして最終アドレスまたは先頭アドレスの何れかが指定されたときに動作モードのエントリーを受け付けることを特徴とする。
【００１９】
さらにまた、前記半導体メモリにおいて、前記動作モードエントリー回路は、例えば、前記リードサイクルのアドレスとして先頭アドレスおよび最終アドレスの一方が指定され、前記ライトサイクルのアドレスとして前記先頭アドレスおよび最終アドレスの他方が指定された場合に、動作モードのエントリーを受け付けることを特徴とする。
さらにまた、前記半導体メモリにおいて、前記動作モードエントリー回路は、例えば、エントリーすべき動作モードとして、ダイナミック型メモリセルを行列状に配列してなるメモリセルアレイ内の一部の領域をリフレッシュするためのパーシャルリフレッシュモードを受け付けることを特徴とする。
（１）さらに、この発明に係る半導体メモリの動作モードのエントリー方法は、複数のメモリセルがアレイ状に配列されてなるメモリセルアレイ（例えば図１のＭＡＲＹ）と、アドレスの入力を行うアドレス端子（例えば図１のＡＤＤ）と、データの入力及び出力を行うデータ端子（例えば図１のＤＱ）と、半導体メモリのアクセス制御、書き込み制御、及び、読み出しデータの出力制御のための制御信号の入力を行う制御端子（例えば図１の／ＣＳ、／ＷＥ、／ＯＥ）と、を少なくとも含む半導体メモリを有し、アドレス端子に入力されるアドレスと、制御端子（例えば図１の／ＣＳ、／ＷＥ、／ＯＥ）に入力される制御信号、及び、データ端子に入力されるデータとに基づき、半導体メモリの動作モードのエントリーを行う動作モードエントリー回路（ＭＯＤ）による、半導体メモリの動作モードのエントリー方法であって、制御端子に入力される制御信号に基づき、現在のサイクルがリードサイクルであるかライトサイクルであるかを判定し、現在のサイクルがリードサイクルである場合に、前記アドレス端子に入力されたアドレスが予め定められたアドレスと一致するか否か比較判定するステップ（図２のＳ１）と、アドレスが一致する場合、前記リードサイクルに続く次の１つ又は複数のリードサイクルにおいて前記アドレス端子に入力されたそれぞれのアドレスが予め定められたアドレスと一致するか否か比較判定するステップ（図２のＳ２）と、連続する複数の前記リードサイクルにおいてアドレスの一致が検出された場合に、動作モードのエントリーの許可を制御するモードエントリー信号をアクティブ状態に設定するステップ（図２のＳ３）と、モードエントリー信号がアクティブ状態の場合に、連続する複数の前記リードサイクルに続く少なくとも１つのライトサイクルにおいて前記アドレス端子に入力されたアドレスが予め定められたアドレスと一致するか否か比較判定し、一致する場合、前記データ端子から入力されるデータに基づき、エントリーすべき動作モードを確定するステップ（図２のＳ４〜Ｓ７）と、を含む。
（２）この発明に係る方法において、前記エントリーすべき動作モードを確定するステップは、複数の前記リードサイクルに続くライトサイクルにおいて、前記アドレス端子に入力されたアドレスが予め定められたアドレスと一致するか否か比較判定するステップ（図２のＳ４）と、一致した場合、前記ライトサイクルにて前記データ端子に入力されたデータに基づき、動作モードの種類を選択するステップ（図２のＳ５）と、前記ライトサイクルの次のライトサイクルにおいて、前記アドレス端子に入力されたアドレスが予め定められたアドレスと一致するか否か比較判定するステップ（図２のＳ６）と、一致した場合、前記次のライトサイクルにて前記データ端子に入力されたデータに基づき、動作モードの条件を設定するステップ（図２のＳ７）と、を含むようにしてもよい。
（３）この発明に係る半導体装置は、複数のメモリセルがアレイ状に配列されてなるメモリセルアレイ（例えば図１のＭＡＲＹ）と、アドレスの入力を行うアドレス端子（例えば図１のＡＤＤ）と、データの入力及び出力を行うデータ端子（例えば図１のＤＱ）と、半導体メモリのアクセス制御、書き込み制御、及び、読み出しデータの出力制御のための制御信号の入力を行う制御端子（例えば図１の／ＣＳ、／ＷＥ、／ＯＥ）と、を少なくとも含む半導体メモリを有し、アドレス端子に入力されるアドレスと、制御端子（例えば図１の／ＣＳ、／ＷＥ、／ＯＥ）に入力される制御信号、及び、データ端子に入力されるデータとに基づき、前記半導体メモリの動作モードのエントリーを制御する動作モードエントリー回路（図１のＭＯＤ）を備えており、動作モードエントリー回路（図１のＭＯＤ）は、前記制御端子に入力される制御信号に基づき、現在のサイクルがリードサイクルであるかライトサイクルであるかを判定する手段（例えば後述する図５のリードライト判定部ＲＷＪに相当する構成要素）と、現在のサイクルがリードサイクルである場合に、前記アドレス端子に入力されたアドレスが予め定められたアドレスと一致するか否か比較判定する手段（例えば後述する図６のリードアドレスレジスタＲＲＥＧとリードアドレス比較器ＲＣＭＰに相当する構成要素、あるいは図１４のアドレスレジスタＡＲＥＧとアドレス比較器ＡＣＭＰに相当する構成要素）と、前記リードサイクルでアドレスが一致する場合、前記リードサイクルに続く次の１つ又は複数のリードサイクルにおいて前記アドレス端子に入力されたアドレスと予め定められたアドレスとの一致が検出された場合に、動作モードのエントリーの許可を制御するモードエントリー信号をアクティブ状態に設定する手段（例えば後述する図５、図６のアドレス判定回路ＡＤＪに相当する構成要素、あるいは図１４のレジスタＲＥＧ１、ＲＥＧ２とＮＡＮＤ１〜ＮＡＮＤ３等に相当する構成要素）とを有するモード設定手段（例えば後述する図５のモード判定部ＡＤＪに相当する構成要素）と、複数の前記リードサイクルに続く少なくとも１つのライトサイクルにおいて前記アドレス端子に入力されたアドレスが予め定められたアドレスと一致するか否か比較判定し、一致する場合、前記モードエントリー信号がアクティブ状態の場合には、前記データ端子から入力されるデータに基づき、エントリーすべき動作モードを確定する手段（例えば後述する図５のモード設定部ＣＤＥに相当する構成要素）と、を含む。
（４）この発明において、前記エントリーすべき動作モードを確定する手段（例えば後述する図５のモード設定部ＣＤＥに相当する構成要素）は、複数の前記リードサイクルに続くライトサイクルにおいて、前記アドレス端子に入力されたアドレスが予め定められたアドレスと一致するか否か比較判定するアドレス比較手段（例えば後述する図６のライトアドレスレジスタＷＲＥＧとライトアドレス比較器ＷＣＭＰに相当する構成要素、あるいは図１４のアドレスレジスタＡＲＥＧとアドレス比較器ＡＣＭＰ）と、前記比較判定の結果、アドレスが一致した場合、前記ライトサイクルにて前記データ端子に入力されたデータに基づき、動作モードの種類を選択し、前記ライトサイクルの次のライトサイクルにおいて、前記アドレス端子に入力されたアドレスを前記アドレス比較手段で予め定められたアドレスと一致するか否か比較判定し、前記比較判定の結果、アドレスが一致した場合、前記ライトサイクルにて前記データ端子に入力されたデータに基づき、動作モードの条件を設定する手段する手段（例えば後述する図６のコマンドデコーダＭＤＳ、あるいは図１４のレジスタＲＥＧ６、ＲＥＧ７とモード選択回路ＭＯＤＳＥＬ、パーシャルリフレッシュ切換え信号発生回路ＰＥＧＥＮ等に相当する構成要素）と、を含む構成としてもよい。
（５）この発明に係る半導体装置は、好ましくは、複数のメモリセルがアレイ状に配列されてなるメモリセルアレイ（後述する図１のＭＡＲＹ）と、アドレスの入力を行うアドレス端子（図１のＡＤＤ）と、データの入力及び出力を行うデータ端子（図１のＤＱ）と、半導体メモリの選択の制御を行う第１の制御信号（例えば図１のチップセレクト信号／ＣＳ）、前記データ端子からのデータの入力と出力の制御を行う第２の制御信号（例えば図１のアウトプットイネーブル信号／ＯＥ）、及び、データの書き込みと読み出しの制御を行う第３の制御信号（図１のライトイネーブル信号／ＷＥ）の各制御信号の入力をそれぞれ行う第１乃至第３の制御端子と、を少なくとも含む半導体メモリを有し、前記アドレス端子に入力されるアドレスと、前記第１乃至第３の制御端子に入力される制御信号、及び、前記データ端子に入力されるデータとに基づき、前記半導体メモリの動作モードのエントリーを制御する動作モードエントリー回路（図１のＭＯＤ）を備えている。動作モードエントリ回路（図１のＭＯＤ）は、好ましくは、前記第１の制御信号がアクティブ状態のとき、前記第２の制御信号と前記第３の制御信号に基づき、現在のサイクルがリードサイクルであるかライトサイクルであるかを判定してリードライト識別信号を出力するリードライト判定部（後述する図５のＲＷＪ）と、リードサイクルで指定されるアドレスに基づき、エントリーの要求の有無を判定し、動作モードのエントリーの許可を制御するモードエントリー信号（図１、図５のＭＥＮＴ）を出力するモード判定部であって、前記リードライト判定部でリードサイクルと判定された場合に、前記アドレス端子に入力されたアドレスが予め定められたリードアドレスと一致するか否か比較判定するアドレス比較器と、前記リードサイクルに続く次の１つ又は複数のリードサイクルにおいて前記アドレス比較器が連続して一致を示す場合に、前記モードエントリー信号をアクティブ状態に設定する手段と、を備えたモード判定部（図５のＡＤＪ）と、前記モードエントリー信号がアクティブ状態である場合に、連続する複数の前記リードサイクルに続く少なくとも１つのライトサイクルにおいて前記データ端子に供給されるコマンドデータに基づきモードデータ（図１、図５のＭＤＡＴＡ）を生成して出力するモード設定部（ＣＤＥ）と、を備えている。
（６）この発明に係る半導体装置において、前記モード判定部（ＡＤＪ）は、複数のリードサイクルにおいて前記アドレス比較器が連続して一致を示すことを検出する手段（例えば後述する図７のラッチＬＡＴＡとＬＡＴＢ、あるいは図１３のレジスタＲＡとＲＢ、あるいは図１４のレジスタＲＥＧ１とＲＥＧ２に相当する構成要素）と、前記複数のリードサイクルにおいて前記アドレス比較器が連続して一致を示すことが検出された場合に、前記モードエントリー信号をアクティブ状態にセットするとともに、前記アドレス比較器が不一致を示す場合には、前記モードエントリー信号をインアクティブ状態にリセットする手段（例えば後述する図７のゲートＧＡ、あるいは図１３のゲートＧＡ、あるいは図１４のＳＲフリップフロップに相当する構成要素）と、を備えた構成としてもよい。
（７）この発明に係る半導体装置において、前記モード設定部（図５のＣＤＥ）は、予め定められたライトアドレスを格納したライトアドレスレジスタ（図５のＷＲＥＧ）と、前記リードサイクルに続くサイクルが前記リードライト判定部でライトサイクルと判定された場合、前記アドレス端子に入力されたアドレスが前記ライトアドレスレジスタに格納された前記ライトアドレスと一致するか否か比較判定するライトアドレス比較部（図５のＷＣＭＰ）と、ライトアドレス比較部での比較の結果、一致する場合、前記データ端子から入力されるデータに基づき、エントリーすべき動作モードを確定しモードデータとして出力するコマンドデコーダ（図５のＭＤＳ）と、を備えた構成してもよい。
（８）この発明に係る半導体装置において、前記モード判定部（ＡＤＪ）は、予め定められたリードアドレスを格納したリードアドレスレジスタ（図７のＲＲＥＧ）と、前記アドレス端子から入力されたアドレスと、前記リードアドレスレジスタに格納された前記リードアドレスとを、アドレス遷移検出回路によってアドレス遷移時に出力されるパルス信号（ＳＡＴＤ）のタイミングで比較し、入力されたアドレスが前記リードアドレスと一致したことを検出してアドレス検出信号（図７のＳＣＲ）を出力するリードアドレス比較器（図７のＲＣＭＰ）と、前記アドレス検出信号を、入力される第１及び第２のラッチ信号に基づき、それぞれラッチし第１及び第２のアドレス検出信号（図７のＳＣＡとＳＣＢ）としてそれぞれ出力する第１及び第２のラッチ回路（図７のＬＡＴＡとＬＡＴＢ）と、前記第１及び第２のアドレス検出信号と、前記リードライト判定部からのリードライト識別信号（図７のＳＲＷ）との論理積を演算し、前記演算結果を、前記モードエントリー信号として出力する論理ゲート回路（図７のＧＡ）と、前記アドレス遷移検出回路によってアドレス遷移時に出力されるパルス信号（図７のＳＡＴＤ）と前記第１の制御信号（図７の／ＣＳ）とに基づき、前記第１及び第２のラッチ回路のラッチ動作を制御する第１及び第２のラッチ信号（図７のＳＬＡとＳＬＢ）を生成して出力するラッチ制御部（図７のＬＣＮＴ）と、を備えた構成としてもよい。
（９）この発明に係る半導体装置において、ラッチ制御部（図７のＬＣＮＴ）は、前記第１の制御信号のアクティブ状態への遷移をトリガーとして出力信号を反転するトグル型フリップフロップ（図８のＴＲＦ）と、前記アドレス遷移検出回路によってアドレス遷移時に出力されるパルス信号（図８のＳＡＴＤ）と前記トグル型フリップフロップの反転出力との論理積演算結果を前記第１のラッチ信号として出力する第１の論理ゲート回路（図７のＧＡＡ）と、前記アドレス遷移検出回路によってアドレス遷移時に出力されるパルス信号（図８のＳＡＴＤ）と前記トグル型フリップフロップ（図８のＴＲＦ）の出力との論理積演算結果を前記第２のラッチ信号として出力する第２の論理ゲート回路（図７のＧＡＢ）と、を備えた構成としてもよい。
（１０）この発明に係る半導体装置において、前記リードライト判定部（ＲＷＪ）は、前記第１の制御信号（／ＣＳ）の反転信号及び前記第２の制御信号の反転信号を第１及び第２の入力端子から入力し、前記第３の制御信号を第３の入力端子からそのまま入力し、これら３つの入力信号の論理積を出力端子から出力する第１の論理ゲート回路（図９のＧＡＣ）と、前記第１の制御信号の反転信号及び前記第３の制御信号の反転信号を第１及び第３の入力端子から入力し、前記第２の制御信号を第２の入力端子からそのまま入力し、これら３つの入力信号の論理積を出力端子から出力する第２の論理ゲート回路（図９のＧＡＤ）と、前記第１の論理ゲート回路（図９のＧＡＣ）の出力端子からの出力信号をセット端子から入力し、前記第２の論理ゲート回路（図９のＧＡＤ）の出力端子からの出力信号をリセット端子から入力し、出力端子から、前記リードライト識別信号（ＳＲＷ）を出力するＳＲ型フリップフロップ（図９のＲＳＦ）と、を備えた構成としてもよい。
（１１）この発明に係る半導体装置において、前記モード判定部（ＡＤＪ）が、リードアドレスレジスタ（ＲＲＥＧ）に格納されたリードアドレスと、リードサイクルにおいてアドレス端子に入力されたアドレスと、を比較するアドレス比較部（図１３のＲＣＭＰ）と、前記アドレス比較部の出力信号を入力とする第１のレジスタ（図１３のＲＡ）と、前記第１のレジスタの出力信号を入力とする第２のレジスタ（図１３のＲＢ）と、前記第１及び第２のレジスタの出力信号を入力し、前記リードライト判定部からのリードライト識別信号（ＳＲＷ）との論理積を、前記モードエントリー信号として出力する論理ゲート回路（図１３のＧＡ）と、を備え、前記第１及び第２のレジスタ（図１３のＲＡとＲＢ）のサンプリング制御信号として、アドレスの遷移を検出するアドレス遷移検出回路によってアドレス遷移時に出力されるパルス信号（図１３のＳＡＴＤ）が供給される、構成としてもよい。
（１２）この発明に係る半導体装置は、複数のメモリセルがアレイ状に配列されてなるメモリセルアレイ（図１のＭＡＲＹ）と、アドレスの入力を行うアドレス端子（図１のＡＤＤ）と、データの入力と出力を行うデータ端子（図１のＤＱ）と、動作モードのエントリを行う動作モードエントリ回路（図１のＭＯＤ）と、を備え、前記動作モードエントリ回路は、以下の構成としてもよい。すなわち、前記動作モードエントリ回路には、制御信号として、第１の制御端子に入力され、メモリサイクルにおいて、半導体メモリのチップ選択時にアクティブ状態とされる第１の制御信号（図１の／ＣＳ）と、第２の制御端子に入力され、前記データ端子におけるデータの入力と出力を制御し、データを出力する場合にアクティブ状態に設定される第２の制御信号（図１の／ＯＥ）と、第３の制御端子に入力され、ライト動作のときにアクティブ状態とされる第３の制御信号（図１の／ＷＥ）と、が入力される。
この動作モードエントリ回路（ＭＯＤ）は、前記アドレス端子に入力されるアドレスと、記憶部（ＡＲＥＧ）に格納されている予め定められたアドレスとをそれぞれ入力し、入力した２つのアドレスが一致するか否か比較し、一致している場合に、アクティブ状態の出力信号を出力するアドレス比較器（図１４のＡＣＭＰ）と、前記第１の制御信号（／ＣＳ）のアクティブ状態への遷移に基づきワンショットのパルス信号を生成するパルス生成回路（図１４のＰＧ１）と、前記パルス生成回路（ＰＧ１）から出力されるパルス信号をサンプリング制御信号として、前記アドレス比較器（ＡＣＭＰ）の出力信号をサンプルして出力する第１のレジスタ（図１４のＲＥＧ３）と、前記パルス信号をサンプリング制御信号として、前記第２の制御信号をサンプルして出力する第２のレジスタ（図１４のＲＥＧ４）と、前記第１のレジスタの出力信号と前記第２のレジスタの出力信号と前記パルス信号とを入力し、入力した３つの信号の論理積演算結果をサンプリング制御信号（図１４のＰＲＥ）として出力する第１の論理ゲート回路（図１４のＡＮＤ１）と、前記サンプリング制御信号（ＰＲＥ）を共通に入力し、縦続形態に接続されている、複数段のレジスタ（図１４のＲＥＧ１とＲＥＧ２）とを備えている。複数段のレジスタの初段のレジスタ（図１４のＲＥＧ１）には、前記アドレス比較器（ＡＣＭＰ）の出力信号が入力される。さらに、前記複数段のレジスタの出力信号を入力し、前記複数段のレジスタの出力信号がともにアクティブ状態を示すときに、アクティブ状態の出力信号を出力する第２の論理ゲート回路（図１４のＮＡＮＤ１）と、前記第２の論理ゲート回路の出力信号をセット端子に入力し、前記第１のレジスタの出力信号をリセット端子に入力し、出力端子から、動作モードのエントリの許可を制御するモードエントリー信号（図１４のＭＥＮＴ）を出力するＳＲ型フリップフロップ（図１４のＮＡＮＤ２とＮＡＮＤ３）と、を備えている。前記ＳＲ型フリップフロップから出力される前記モードエントリー信号と、前記第１のレジスタの出力信号と、前記第３の制御信号を入力し、前記モードエントリー信号がアクティブ状態のとき、前記アドレス端子に入力されるアドレスが前記予め定められたアドレスと一致する、少なくとも１つのライトサイクルにおいて前記データ端子に入力されるデータを受け取って解読し、解読結果に基づき、動作モードを設定するモード設定回路（図１４のレジスタＲＥＧ６とＲＥＧ７、モード選択回路ＭＯＤＳＥＬ、パーシャルリフレッシュ切換え信号発生回路ＰＥＧＥＮ、論理積ゲート回路ＡＮＤ２とＡＮＤ３等に相当する構成要素）と、を備えている。
（１３）この発明において、前記モード設定回路は、前記第３の制御信号を、前記パルス信号にてサンプル出力する第３のレジスタ（図１４のＲＥＧ５）と、前記第１のレジスタ（図１４のＲＥＧ３）の出力信号がアクティブ状態を示し、前記第３レジスタ（図１４のＲＥＧ５）の出力信号がアクティブ状態を示している場合に、前記パルス信号に基づき、第２のサンプリング制御信号（ＷＲＥ１）を生成する第３の論理ゲート回路（図１４のＡＮＤ２）と、前記データ端子からのデータを、前記第３の論理ゲート回路から出力される前記第２のサンプリング制御信号（ＷＲＥ１）でサンプルして出力する第４のレジスタ（図１４のＲＥＧ６）と、前記第４のレジスタの出力信号に基づきモード選択を行うモード選択回路（図１４のＭＯＤＳＥＬ）と、前記モード選択回路の出力信号がアクティブのとき、前記パルス信号を受けて第３のサンプリング制御信号（ＷＲＥ２）を生成する第４の論理ゲート回路（図１４のＡＮＤ３）と、前記データ端子からのデータを、前記第３のサンプリング制御信号（ＷＲＥ２）でサンプルして出力する第５のレジスタ（図１４のＲＥＧ７）と、前記第５のレジスタの出力信号に基づき動作の切換を行う切換信号を出力する切換信号発生回路（ＰＥＧＥＮ）と、を備えた構成としてもよい。
（１４）さらに、この発明において、所定の時間計時するタイマにおけるタイムアウト発生時、リフレッシュアドレスを生成し自動リフレッシュを行うリフレッシュ制御回路（図１のＲＳＨ）を備え、前記動作切換信号は、前記生成されたリフレッシュアドレスの所定の上位ビットをマスクする信号として用いられ、前記動作モードエントリ回路から出力される動作切換信号に基づき、リフレッシュ領域が可変される構成としてもよい。
（１５）この発明において、半導体メモリは、セルフリフレッシュ機能を備えたダイナミック型半導体メモリで構成された疑似ＳＲＡＭ（スタティックランダムアクセスメモリ）で構成してもよい。この場合、前記第１乃至第３の制御信号が、ＳＲＡＭ準拠のチップセレクト信号（／ＣＳ）、アウトプットイネーブル信号（／ＯＥ）、及びライトイネーブル信号（ＷＥ）よりなる。
（１６）本発明において、モード設定部（ＣＤＥ）は、モードエントリー信号（ＭＥＮＴ）がアクティブ状態である場合に、連続する複数の前記リードサイクルに続く少なくとも１つのライトサイクルにおいて、前記データ端子の代わりに、前記アドレス端子及び／又は所定の制御端子に供給される信号に基づきモードデータを生成して出力する構成としてもよい。
（１７）本発明において、モード設定部（ＣＤＥ）がモードエントリー信号（ＭＥＮＴ）をアクティブ状態に設定するための条件として、所定のアドレスに対するリードサイクルが連続する場合の他にも、例えば、
・所定のアドレスに対するリードサイクルとこのサイクルに続く所定のアドレスに対するライトサイクルからなる複数のサイクル、
・所定のアドレスに対するライトサイクルとこのサイクルに続く所定のアドレスに対するリードサイクルからなる複数のサイクル、あるいは、
・所定のアドレスに対するライトサイクルが連続することが検出された場合としてもよい。
【００２０】
【発明の実施の形態】
以下、図面を参照して、この発明の実施の形態を説明する。
＜実施の形態１＞
図１に、この発明の実施の形態１に係る半導体メモリの全体構成を概略的に示す。この半導体メモリは、ダイナミックＲＡＭを母体として構成された非同期式の疑似ＳＲＡＭの一種であって、動作中にコマンドデータによる動作モードのエントリーが可能なように構成されている。ただし、この発明は、疑似ＳＲＡＭに限定されることなく、非同期式のメモリであれば、どのようなメモリにも適用することができる。
【００２１】
図１において、符号ＡＩＮは、アドレス入力回路系であり、外部からアドレスＡＤＤを取り込むためのものである。符号ＭＡＲＹは、ダイナミック型のメモリセルを行列状に配列してなるメモリセルアレイである。このメモリセルアレイＭＡＲＹ内には、行および列に対応づけてワード線およびビット線が配線されている。符号ＸＤＥＣは、ロウデコーダであり、アドレス入力回路系ＡＩＮにより取り込まれたロウアドレスに基づきメモリセルアレイＭＡＲＹの行を選択する。
【００２２】
符号ＳＡＭＰは、センスアンプであり、メモリセルアレイＭＡＲＹ内のビット線上に現れたデータ信号を増幅する。符号ＹＤＥＣは、カラムデコーダであり、アドレス入力回路系ＡＩＮにより取り込まれたカラムアドレスに基づきメモリセルアレイＭＡＲＹの列を選択する。センスアンプＳＡＭＰで増幅されたデータ信号のうち、カラムデコーダＹＤＥＣで選択された列に対応するものが読み出しの対象とされる。符号ＤＩＯはデータ入出力回路系であり、データＤＱの入出力を行うためのものである。
【００２３】
符号ＲＳＨは、リフレッシュ制御回路であり、リフレッシュの対象として選択すべきメモリセルアレイの行を指定するための一連の制御を行う。符号ＶＧＥＮは、各種の内部電圧を発生する電圧発生回路であり、ワード線を駆動するためのブースト電圧を発生する機能と、メモリセルアレイの基板をバイアスするための基板電圧を発生する機能と、センスアンプでデータ信号を増幅する際に参照されるリファレンス電圧を発生する機能を有する。
【００２４】
符号ＭＯＤは、この発明の特徴部をなす動作モードエントリー回路であり、コマンドデータで指定される動作モードをエントリーし、その動作モードの内容に応じて上述のリフレッシュ制御回路ＲＳＨなどの各種の回路ブロックの機能を変更するために使用されるモードデータＭＤＡＴＡを出力する。この動作モードエントリー回路ＭＯＤは、最終アドレス「１ＦＦＦＦＦｈ」（ｈ；１６進表記）及び先頭アドレス「００００００ｈ」を記憶しており、最終アドレスに対するリードサイクルが連続したときに動作モードのエントリーの要求を受け付け、このリードサイクルに続くライトサイクルで指定されるデータに基づきエントリーすべき動作モードを確定するように構成されている。
【００２５】
なお、図１において、符号／ＣＳで示される信号は、チップセレクト信号であり、この半導体メモリを待機状態に制御するための外部制御信号である。また、符号／ＯＥで示される信号は、アウトプットイネーブル信号であり、データ入出力回路系ＤＩＯの外部に対する出力インピーダンス状態を制御するためのものである。さらに、符号／ＷＥで示される信号は、ライトイネーブル信号であり、ライト動作とリード動作とを切り替えるための信号である。
【００２６】
以下、図２に示すフローに沿って、図３に示すタイミングチャートを参照しながら、パーシャルリフレッシュモードをエントリーする場合を例として図１に示す動作モードエントリー回路ＭＯＤの動作（動作モードのエントリー方法）を説明する。ここで、図２は、動作モードをエントリーする場合の動作の流れを示すフローチャートであり、図３は、この動作モードのエントリーに関連する信号のタイミングチャートである。
【００２７】
動作モードエントリー回路ＭＯＤは、外部のアドレスＡＤＤと最終アドレス「１ＦＦＦＦＦｈ」とを比較し、外部から指定されたアドレスＡＤＤが最終アドレスであるか否かをリードサイクル毎に判定する（ステップＳ１）。図３に示す例では、リードサイクルＴ１からＴ２にかけては、外部のアドレスＡＤＤが最終アドレスではなく、アドレスＡＤＤと最終アドレスとが一致しない。この場合、最終アドレスと一致する外部アドレスＡＤＤが指定されるまで、この判定処理を繰り返す（ステップＳ１：ＮＯ）。
【００２８】
続いて、リードサイクルＴ３において、外部アドレスＡＤＤとして最終アドレス「１ＦＦＦＦＦｈ」が指定され、外部のアドレスＡＤＤと最終アドレスが一致すると、動作モードエントリー回路ＭＯＤは、外部のアドレスＡＤＤが最終アドレスであると判定する（ステップＳ１：ＹＥＳ）。次のリードサイクルＴ４でも、アドレスＡＤＤとして最終アドレスが指定されると（ステップＳ２：ＹＥＳ）、動作モードのエントリーを許可する（ステップＳ３）。即ち、特定のアドレスである最終アドレスに対するリードサイクルが連続したことを条件として、動作モードのエントリーが許可され、この動作モードのエントリーの要求が受け付けられる。仮に、リードサイクルＴ４において、最終アドレスが指定されなかった場合、上述のステップＳ１に処理が戻され、同様の処理が繰り返し実行される。以上により、動作モードのエントリーの要求が受け付けられる。
【００２９】
続くライトサイクルＴ５において、外部から、外部のアドレスＡＤＤとして先頭アドレスが指定され、エントリーすべき動作モードの種類を指定するためのコマンドデータがデータＤＱとして指定される。ここで、図４（ａ）に示すように、エントリー可能な動作モードの種類として、パーシャルリフレッシュモード、ページ長設定モード、テストモードがある。この動作モードの種類は、ライトサイクルＴ５においてデータＤＱとしてデータ端子Ｉ／Ｏ１およびＩ／Ｏ２に印加される２ビットデータにより指定される。いま、パーシャルリフレッシュモードがエントリーの対象とされているから、図４（ａ）に示す例に従えば、外部からデータ端子Ｉ／Ｏ１，Ｉ／Ｏ２にデータ「０」がそれぞれ印加される。
なお、図３において、信号ＳＣＷは、リードサイクルとライトサイクルを識別するためのリードライト識別信号であり、動作モードエントリーＭＯＤの内部で生成される信号である。この信号の詳細については後述する。
【００３０】
このライトサイクルＴ５において、動作モードエントリー回路ＭＯＤは、外部から指定されたアドレスＡＤＤが先頭アドレスか否かを判定する（ステップＳ４）。先頭アドレスであれば、動作モードエントリー回路ＭＯＤは、上述のコマンドデータとして指定されたデータＤＱに基づき動作モードの種類を設定する（ステップＳ５）。そして、設定すべき動作モードとしてパーシャルリフレッシュモードを指定するモードデータＭＤＡＴＡを出力する。仮に、先頭アドレスが指定されていない場合（ステップＳ４：ＮＯ）、上述のステップＳ１に処理を戻し、最初から同様の処理を繰り返す。
【００３１】
次に、上述のライトサイクルＴ５において動作モードの種類としてパーシャルリフレッシュモードが指定されると、続くライトサイクルＴ６において、動作モードエントリー回路ＭＯＤは、上述のステップＳ４と同様にアドレスの比較を行う。そして、このライトサイクルＴ６でも、外部アドレスＡＤＤとして先頭アドレスが指定されていると、パーシャルリフレッシュモードの詳細な条件として、リフレッシュすべき記憶領域の規模、即ちリフレッシュの対象となるメモリセルアレイの規模を設定する。これに対し、ライトサイクルＴ６において先頭アドレスが指定されていない場合（ステップＳ６：ＮＯ）、動作モードエントリー回路ＭＯＤは、上述のステップＳ１に処理を戻し、同様の処理を最初から繰り返す。以上により、エントリーすべき動作モードが確定される。この後、半導体メモリは、パーシャルリフレッシュモードでの動作を行う。
【００３２】
図４（ｂ）に、パーシャルリフレッシュモードの詳細な条件として指定可能な記憶領域の規模を示す。この詳細な条件を指定するためのコマンドデータは、ライトサイクルＴ６の外部アドレスＤＱとしてデータ端子Ｉ／Ｏ１およびＩ／Ｏ２に印加される２ビットデータにより指定される。図４（ｂ）に示す例では、データ端子Ｉ／Ｏ１およびＩ／Ｏ２に印加される２ビットデータが「０，０」の場合に１６メガビット、「１，０」の場合には８メガビット、「０，１」の場合には４メガビットに相当する記憶領域が指定される。なお、この２ビットデータが「１，１］の場合には、リフレッシュすべき記憶領域が存在せず、従ってリフレッシュが行われず、データが不保持の状態とされる。
【００３３】
なお、動作モードの種類としてページ長設定モードが指定された場合には、動作モードの条件を示すデータとして、図４（ｃ）に示すように、ページ長を表すワード数がコマンドデータ（データＤＱ）として指定される。図４（ｃ）に示す例では、ページ長は、データ端子Ｉ／Ｏ３に印加される１ビットデータにより指定され、データ端子Ｉ／Ｏ３に印加されるデータが「０」の場合、ページ長が４ワードであり、「１」の場合にはページ長が８ワードである。
【００３４】
次に、動作モードエントリー回路ＭＯＤについて詳細に説明する。
図５に、動作モードエントリー回路ＭＯＤの概略的な構成を示す。図５において、符号ＲＷＪは、リードライト判定部であり、アウトプットイネーブル信号／ＯＥおよびライトイネーブル信号／ＷＥに基づき、現在のサイクルがリードサイクルであるかライトサイクルであるかを判定してリードライト識別信号ＳＲＷを出力する。符号ＡＤＪは、モード判定部であり、リードサイクルで指定されるアドレスＡＤＤに基づき、エントリーの要求の有無を判定してモードエントリー信号ＭＥＮＴを出力する。符号ＣＤＥは、モード設定部であり、エントリーの要求があった場合にデータＤＱに基づきモードデータＭＤＡＴＡを生成して出力する。この場合のデータＤＱはコマンドデータとして外部から与えられる。
なお、図５において、符号ＳＡＴＤで示される信号は、図示しないアドレス遷移検出回路（ＡＴＤ）によりアドレスＡＤＤの遷移を検出して生成されるパルス信号（ＡＴＤ信号）である。
【００３５】
図６に、モード判定部ＡＤＪとモード設定部ＣＤＥの構成例を示す。図６において、符号ＲＲＥＧは最終アドレスを記憶するリードアドレスレジスタである。符号ＲＣＭＰは最終アドレスと外部のアドレスＡＤＤとを比較するリードアドレス比較器であり、外部から入力されたアドレスＡＤＤが最終アドレスと一致したことを検出してアドレス検出信号ＳＣＲを出力する。符号ＭＤＪは、アドレス判定回路であり、パルス信号ＳＡＴＤとアドレス検出信号ＳＣＲとを入力して、最終アドレスに対するリードサイクルが連続したことを判定する。
【００３６】
符号ＷＲＥＧは先頭アドレスを記憶するライトアドレスレジスタであり、符号ＷＣＭＰは先頭アドレスと外部のアドレスＡＤＤとを比較するライトアドレス比較器である。これらは、先頭アドレスを検出してアドレス検出信号ＳＣＷを出力する点を除いて、上述のリードアドレスレジスタＲＲＥＧおよびリードアドレス比較器ＲＣＭＰと同様のものである。符号ＭＤＳは、コマンドデコーダであり、外部のデータＤＱとアドレス検出信号ＳＣＷとを入力して、モードデータＭＤＡＴＡを生成する。
【００３７】
図７に、モード判定部ＡＤＪの詳細な構成例を示す。図７において、符号ＡＤＥＴは、アドレス検出部であり、動作モードをエントリーする際にリードサイクルにおいて外部から指定されるべき特定のアドレス（以下、特定リードアドレスと称す）ＡＤＤＲを検出する。このアドレス検出部ＡＤＥＴは、リードアドレスレジスタＲＲＥＧとリードアドレス比較器ＲＣＭＰとから構成される。リードアドレスレジスタＲＲＥＧは、特定リードアドレスＡＤＤＲとして最終アドレスを記憶する。リードアドレス比較器ＲＣＭＰは、リードアドレスレジスタＲＥＧに記憶された特定リードアドレスＡＤＤＲと外部から順次指定されるアドレスＡＤＤとを比較し、これらが一致した場合にアドレス検出信号ＳＣＲを出力する。
【００３８】
符号ＬＡＴＡ，ＬＡＴＢはラッチであり、上述のアドレス検出信号ＳＣＲをラッチ信号ＳＬＡ，ＳＬＢに基づきラッチしてアドレス検出信号ＳＣＡ，ＳＣＢとして出力する。符号ＧＡは、論理積ゲートであり、アドレス検出信号ＳＣＡ，ＳＣＢの論理積を演算し、その演算結果をモードエントリー信号ＭＥＮＴとして出力する。符号ＬＣＮＴは、ラッチ制御部であり、上述のラッチＬＡＴＡ，ＬＡＴＢのラッチ動作を制御する。これらラッチＬＡＴＡ，ＬＡＴＢ、論理積ゲートＧＡ、およびラッチ制御部ＬＣＮＴは、アドレス検出信号ＳＣＲを受けて、特定リードアドレスＡＤＤＲに対するリードサイクルが２サイクル以上連続したことを判定するアドレス判定回路ＭＤＪとして機能する。
【００３９】
図８に、ラッチ制御回路ＬＣＮＴの構成例を示す。図８において、符号ＴＲＦは、トグルフリップフロップ（Ｔ−ＦＦ）であり、チップセレクト信号／ＣＳのネガティブエッジをトリガーとして出力信号を反転させる。符号ＧＮはインバータであり、トグルフリップフロップＴＲＦの出力信号の反転信号を出力する。符号ＧＡＡ，ＧＡＢは論理積ゲートである。このうち、論理積ゲートＧＡＡは、パルス信号ＳＡＴＤとインバータＧＮの出力信号とを入力してラッチ信号ＳＬＡを出力する。符号ＧＡＢは論理積ゲートであり、パルス信号ＳＡＴＤとトグルフリップフロップＴＲＦの出力信号とを入力してラッチ信号ＳＬＡ，ＳＬＢを出力する。このリードライト判定回路ＬＣＮＴによれば、後述するように、チップセレクト信号／ＣＳのネガティブエッジをトリガーとして、パルス信号ＳＡＴＤがラッチ信号ＳＬＡまたはラッチ信号ＳＬＢとして交互に現れる。
【００４０】
図９に、図５のリードライト判定部ＲＷＪの構成例を示す。図９において、符号ＧＡＣ，ＧＡＤは論理積ゲートである。論理積ゲートＧＡＣは、チップセレクト信号／ＣＳおよびアウトプットイネーブル信号／ＯＥを反転入力し、ライトイネーブル信号／ＷＥをそのまま入力する。論理積ゲートＧＡＤは、チップセレクト信号／ＣＳおよびライトイネーブル信号／ＷＥを反転入力し、アウトプットイネーブル信号／ＯＥをそのまま入力する。符号ＲＳＦは、リセットセットフリップフロップ（ＲＳ−ＦＦ）であり、論理積ゲートＧＡＣからＳ端子にセット信号ＳＥを入力し、論理積ゲートＧＡＤからＲ端子にリセット信号ＲＥを入力して、Ｑ端子からリードライト識別信号ＳＲＷを出力する。このリードライト判定部ＲＷＪによれば、後述するように、リードライト識別信号ＳＲＷが、リードサイクルでハイレベルになり、ライトサイクルでロウレベルになる。
【００４１】
次に、図１０ないし図１２に示すタイミングチャートを参照して、この実施の形態１に係る図５ないし図９に示す動作モードエントリー回路ＭＯＤの動作を説明する。ここで、図１０は、図５に示す動作モードエントリー回路ＭＯＤの動作を説明するためのタイミングチャートであり、図１１は、図６ないし図８に示すモード判定部ＡＤＪの動作を説明するためのタイミングチャートであり、図１２は、図９に示すリードライト判定部ＲＷＪの動作を説明するためのタイミングチャートである。
【００４２】
まず、図１０を参照して、図５に示す動作モードエントリー回路ＭＯＤの動作を概略的に説明する。リード動作の場合、ライトイネーブル信号／ＷＥはハイレベルに保持され、チップセレクト信号／ＣＳおよびアウトプット信号／ＯＥが動作サイクルと同期してロウレベルに設定される。アドレスＡＤＤは各サイクル毎に指定される。ここで、サイクルの切り替わりの際にアドレスＡＤＤが変化すると、図示しないアドレス遷移検出回路により、このアドレスＡＤＤの遷移が検出されてパルス信号ＳＡＴＤが生成される。
【００４３】
リードライト判定部ＲＷＪは、リードサイクルＴ１〜Ｔ４の期間、リードライト識別信号ＳＲＷとしてハイレベルを出力し、ライトサイクルＴ５，Ｔ６の期間、リードライト識別信号ＳＲＷとしてロウレベルを出力する。モード判定部ＡＤＪは、リードライト識別信号ＳＷＲがハイレベルにある期間において、最終アドレスに対するリードアクセスが２サイクル連続した場合、動作モードのエントリーの要求がなされているものと判断する。そして、この要求を受け付けてモードエントリー信号ＭＥＮＴとしてハイレベルを出力する。図１０に示す例では、リードサイクルＴ３とＴ４とにおいて、最終アドレス［１ＦＦＦＦＦｈ」に対するリードサイクルが連続しており、サイクルＴ４において、モードエントリー信号ＭＥＮＴがハイレベルになっている。
【００４４】
次に、モード設定部ＣＤＥは、上述のリードサイクルＴ４においてリードライト識別信号ＳＲＷがハイレベルになり、かつリードサイクルＴ４に続くライトサイクルＴ５，Ｔ６において先頭アドレス「００００００ｈ」がアドレスＡＤＤとして指定された場合、外部のデータＤＱに基づきモードデータＭＤＡＴＡを生成する。このとき、データ入出力回路系ＤＩＯは非活性化され、読み出しデータの出力が禁止される。モードデータＭＤＡＴＡは、エントリーすべき動作モードに応じて、半導体メモリの内部回路の信号経路を組み替えるために必要とされるデータセットであり、動作モードに応じたものが予め準備される。このモードデータＭＤＡＴＡが出力されることにより、この半導体メモリの内部回路の状態が切り替わり、エントリーされた動作モードでの動作が可能となる。即ち、エントリーされた動作モードが確定する。
【００４５】
図１０に示す例では、最初のライトサイクルＴ５において動作モードの種類が確定され、その次のライトサイクルＴ６において、動作モードの詳細な条件が確定される。これら動作モードの種類と詳細な条件は、上述の図４に示す例に従って設定される。例えば、エントリーすべき動作モードとして、４メガビット相当の記憶領域についてのパーシャルリフレッシュモードを想定した場合、最初のライトサイクルにおいて、動作モードの種類である「パーシャルリフレッシュモード」を特定するデータをデータＤＱとして指定する。続くライトサイクルＴ６において、リフレッシュすべき記憶領域の規模を特定するデータをデータＤＱとして指定する。これにより、エントリーすべき動作モードが確定され、この動作モードに応じたモードデータＭＤＡＴＡが生成される。
【００４６】
本発明に係る半導体メモリは、外部から見れば非同期式のメモリであって、通常動作では、外部の同期信号を要することなく、チップセレクト信号／ＣＳ或いはアドレスＡＤＤに基づきデータの書き込み動作や読み出し動作を行う。
また、本発明に係る半導体メモリは、連続するサイクルで同一アドレスが指定された場合に動作モードの設定を行うものであるが、サイクル毎にチップセレクト信号／ＣＳを変化させ、このチップセレクト信号／ＣＳを同期信号として活用することにより、誤エントリーを有効に防止するように構成されている。
【００４７】
次に、図１１を参照して、図７および図８に示すモード判定部ＡＤＪの動作を説明する。このモード判定部ＡＤＪは、最終アドレス「１ＦＦＦＦＦｈ」が２サイクルにわたって連続した場合にモードエントリー信号ＭＥＮＴを出力する。以下、具体的に説明する。
まず、電源投入の際、図８に示すトグルフリップフロップＴＲＦの初期の安定状態が定まる。この例では、初期状態において、ラッチ信号ＳＬＡがハイレベルであり、ラッチ信号ＳＬＢがロウレベルであるものとする。このような状態から、リードサイクルＴ１が開始すると、後述するようにリードライト判定部ＲＷＪが動作して、リードライト識別信号ＳＲＷとしてハイレベルが出力される。
【００４８】
図７に示す論理積ゲートＧＡは、リードライト識別信号ＳＲＷを受けて活性化され、アドレス検出信号ＳＣＡ，ＳＣＢの組み合わせに応じてモードエントリー信号ＭＥＮＴを出力する。また、同じく後述するラッチ制御回路ＬＣＮＴが動作し、ラッチ信号ＳＬＡとラッチ信号ＳＬＢとをリードサイクル毎に交互に出力する。図１１に示す例では、リードサイクルＴ１，Ｔ３においてラッチ信号ＳＬＡが出力され、リードサイクルＴ２，Ｔ４においてラッチ信号ＳＬＢが出力されており、これらラッチ信号が交互に出力されている。
【００４９】
この一方、アドレス検出部ＡＤＥＴを構成するリードアドレス比較器ＲＣＭＰは、外部から指定されるアドレスＡＤＤと、リードアドレスレジスタＲＲＥＧに特定リードアドレスＡＤＤＲとして記憶された最終アドレス「１ＦＦＦＦＦｈ」とを比較し、これらが一致した場合に、アドレス検出信号ＳＣＲとしてハイレベルを出力する。図１１に示す例では、リードサイクルＴ３，Ｔ４において、外部アドレスＡＤＤが最終アドレスと一致し、アドレス検出信号ＳＣＲとしてハイレベルが出力されている。
【００５０】
アドレス検出信号ＳＣＲは、ラッチ信号ＳＬＡ，ＳＬＢに基づき、ラッチＬＡＴＡまたはラッチＬＡＴＢの何れかに取り込まれる。図１１では、リードサイクルＴ３において、ラッチ信号ＳＬＡがハイレベルになるので、アドレス検出信号ＳＣＲはラッチＬＡＴＡに取り込まれ、アドレス検出信号ＳＣＡとして出力される。このとき、ラッチＬＡＴＢには、その前のリードサイクルＴ２においてロウレベルのアドレス検出信号ＳＣＲが取り込まれているので、リードサイクルＴ３においてラッチＬＡＴＢから出力されるアドレス検出信号ＳＣＢはロウレベルである。従って、これらアドレス検出信号ＳＣＡ，ＳＣＢを入力する論理積ゲートＧＡは、モードエントリー信号ＭＥＮＴとしてロウレベルを出力する。
【００５１】
続くライトサイクルＴ４において、ラッチ信号ＳＬＢがハイレベルになると、アドレス検出信号ＳＣＲが他方のラッチＬＡＴＢに取り込まれ、アドレス検出信号ＳＣＢとして出力される。このとき、外部のアドレスＡＤＤは同じく最終アドレス「１ＦＦＦＦＦｈ」であるから、アドレス検出信号ＳＣＲはハイレベルに保持される。また、ラッチＬＡＴＡには、リードサイクルＴ３においてハイレベルが取り込まれているので、ライトサイクルＴ４においてアドレス検出信号ＳＣＢはハイレベルに保持される。従って、論理積ゲートＧＡはモードエントリー信号ＭＥＮＴとしてハイレベルを出力する。
以上により、最終アドレス「１ＦＦＦＦＦｈ」が２サイクルにわたって連続した場合にモードエントリー信号ＭＥＮＴとしてハイレベルが出力され、この信号により、エントリーの要求を把握することが可能となる。
【００５２】
次に、図１２を参照して、図９に示すリードライト判定部ＲＷＪの動作を説明する。リードライト判定部ＲＷＪは、チップイネーブル信号／ＣＳとアウトプットイネーブル信号／ＯＥとライトイネーブル信号／ＷＥとの組み合わせを判別して、リードサイクル（リード動作）とライトサイクル（ライト動作）を識別するものである。以下、詳細に説明する。
図１２において、サイクルＴ１０，Ｔ２０がリードサイクルである場合、論理積ゲートＧＡＣは、これらのサイクルにおいてセット信号ＳＥとしてハイレベルを出力する。この場合、論理積ゲートＧＡＤはリセット信号ＲＥとしてロウレベルを維持するので、リセットセットフリップフロップＲＳＦは、リードライト識別信号ＳＲＷとしてハイレベルを出力する。
【００５３】
次に、サイクルＴ３０，Ｔ４０がライトサイクルである場合、論理積ゲートＧＡＤは、これらのサイクルにおいてリセット信号ＲＥとしてハイレベルを出力する。この場合、論理積ゲートＧＡＣはセット信号ＳＥとしてロウレベルを維持するので、リセットセットフリップフロップＲＳＦは、リードライト識別信号ＳＲＷとしてロウレベルを出力する。これにより、リードライト識別信号ＳＲＷは、リードサイクルが連続した場合にハイレベルを維持し、ライトサイクルが連続した場合にロウレベルを維持する。従って、このリードライト識別信号ＳＲＷにより、リードサイクルとライトサイクルを識別することが可能となる。
以上により、この実施の形態１に係る半導体メモリの動作モードのエントリーが完了する。この後、半導体メモリは、エントリーされた動作モードで所定の動作を行う。
【００５４】
以上の動作をまとめると、以下のようになる。
（１）リードライト判定部ＲＷＪは、現在のサイクルがリードサイクルかライトサイクルかを判定して、現在のサイクルが何れのサイクルであるかを識別するためのリードライト識別信号ＳＲＷを出力する。
（２）ここで、現在のサイクルがリードサイクルである場合、モード判定部ＡＤＪは、各サイクルについて、外部から入力されるアドレスＡＤＤが最終アドレスと一致するか否かを判定し、最終アドレスに対するリードサイクルが連続した場合にモードエントリー信号ＭＥＮＴを出力する。
（３）モード設定部ＣＤＥは、モードエントリー信号ＭＥＮＴを入力すると、現在のサイクルがライトサイクルであって、外部アドレスが先頭アドレスと一致する場合、外部から指定されるデータＤＱをデコードしてモードデータＭＤＡＴＡを生成する。
【００５５】
この実施の形態１によれば、リードサイクルおよびライトサイクルのタイミング仕様は、通常のタイミング仕様と同一にできるため、この半導体メモリを使用するシステム側に特別なタイミング仕様を準備する必要がなく、従って、タイミング設計を複雑化することなく、動作モードのエントリーを行うことができる。
また、同一の特定のアドレスが複数のリードサイクルにわたって連続した場合に動作モードのエントリーを受け付けるようにしたので、誤エントリーを有効に防止することができる。
さらに、通常のアプリケーションでは使用される頻度の少ない最終アドレスに対してリードアクセスが２回連続した場合に動作モードのエントリーが許可されるので、アプリケーション上のアドレス空間の制約を最少限に留めることができる。
【００５６】
＜実施の形態２＞
以下、この発明に係る実施の形態２を説明する。
この実施の形態２では、上述の実施の形態１に係る構成において、図５に示すモード判定部ＡＤＪに代え、図１３に示すモード判定部ＡＤＪ２を備える。このモード判定部ＡＤＪ２は、図７に示すモード判定部ＡＤＪの構成において、ラッチＬＡＴＡ，ＬＡＴＢおよびラッチ制御回路ＬＣＮＴに代え、シフトレジスタＳＲＥＧを備える。このシフトレジスタＳＲＥＧは、レジスタＲＡとレジスタＲＢとから構成される。
【００５７】
この実施の形態２では、シフトレジスタＳＲＥＧは、パルス信号ＳＡＴＤに基づきアドレス検出信号ＳＣを初段のレジスタＲＡに取り込んで次段のレジスタＲＢにシフトさせる。従って、シフトレジスタＳＲＥＧの内容はサイクルの進行に従って随時更新され、レジスタＲＡ，ＲＢには、常に新たなサイクルで得られるアドレス検出信号ＳＣＲと、その前のサイクルで得られたアドレス検出信号ＳＣＲとが保持される。これらレジスタＲＡ，ＲＢに取り込まれたアドレス検出信号ＳＣＲは、それぞれアドレス検出信号ＳＲＡ，ＳＲＢとして論理積ゲートＧＡに出力される。論理積ゲートＧＡは、アドレス検出信号ＳＲＡ，ＳＲＢを入力して論理積を演算し、モードエントリー信号ＭＥＮＴを出力する。
【００５８】
ここで、モードエントリー信号ＭＥＮＴは、レジスタＲＡ，ＲＢから出力されるアドレス検出信号ＳＲＡ，ＳＲＢが共にハイレベルの場合にハイレベルとなる。このことは、今回のサイクルと前回のサイクルで、最終アドレスと一致するアドレスＡＤＤが検出されたことを意味する。従って、上述の実施の形態１と同様に、最終アドレスに対するリードサイクルが連続した場合にハイレベルとなるモードエントリー信号ＭＥＮＴを得る。その他の動作は、上述の実施の形態１と同様である。
【００５９】
この実施の形態２に係るアドレス判定部ＡＤＪ２によれば、上述の実施の形態１に係るアドレス判定回路ＡＤＪに比較して、チップセレクト信号／ＣＳを必要とせず、従って回路構成を簡略化することができる。
なお、この実施の形態２では、２段構成のシフトレジスタを用いたが、例えば最終アドレスに対するリードサイクルが３サイクル連続した場合にエントリーを受け付けるものとすれば、３段構成のシフトレジスタを採用すればよく、適宜段数を設定すればよい。
【００６０】
次に、参考までに、図２に示すフローを援用して、上述の図６に示すアドレス判定回路ＭＤＪおよびコマンドデコーダＭＤＳの機能をソフトウェア上に実現した例を説明する。
図６において、リードアドレス比較器ＲＣＭＰは、外部のアドレスＡＤＤとリードアドレスレジスタＲＲＥＧ内の最終アドレスとを比較し、最終アドレスが指定されたか否かを判定する（ステップＳ１）。ここで、リードサイクルＴ１からＴ２にかけては、外部のアドレスＡＤＤと最終アドレスとが一致せず、外部のアドレスＡＤＤが最終アドレスではないので、一致するまでこの判定処理を繰り返す（ステップＳ１：ＮＯ）。
【００６１】
続いて、リードサイクルＴ３において、外部アドレスＡＤＤとして最終アドレス「１ＦＦＦＦＦｈ」が指定され、外部のアドレスＡＤＤと最終アドレスが一致した場合、リードアドレス比較器ＲＣＭＰは、外部のアドレスＡＤＤが最終アドレスであると判定し、アドレス検出信号ＳＣＲとしてハイレベルを出力する（ステップＳ１：ＹＥＳ）。次のリードサイクルＴ４でも、アドレスＡＤＤとして最終アドレスが指定されているので、アドレス検出信号ＳＣＲはハイレベルに維持される（ステップＳ２：ＹＥＳ）。ただし、リードサイクルＴ４において、最終アドレスが指定されなかった場合、上述のステップＳ１に処理が戻され、同様の処理が繰り返し実行される。以上により、動作モードのエントリーが受け付けられる（ステップＳ３）。
【００６２】
続くライトサイクルＴ５では、ライトアドレス比較器ＷＣＭＰが、外部のアドレスＡＤＤとライトアドレスレジスタＷＲＥＧ内の先頭アドレス「００００００ｈ」とを比較し、先頭アドレスが指定されたか否かを判定する（ステップＳ４）。ここで、先頭アドレスが指定された場合、コマンドデコーダＭＤＳは、動作モードの種類を設定する（ステップＳ５）。この場合、コマンドデコーダＭＤＪは、設定すべき動作モードの種類を表すデータとして、パーシャルリフレッシュモードを指定するモードデータＭＤＡＴＡを出力する。ただし、先頭アドレスが指定されていないと判断した場合（ステップＳ４：ＮＯ）、上述のステップＳ１に処理を戻し、同様の処理を繰り返し実行する。
【００６３】
ライトサイクルＴ５において動作モードが設定されると、続くライトサイクルＴ６において、ライトアドレス比較部ＷＣＭＰは、上述のステップＳ４と同様にアドレスの比較を行う。このサイクルでも、外部アドレスＡＤＤとして先頭アドレスが指定されているので、アドレス検出信号ＳＣＷが出力される。コマンドデコーダＭＤＳは、これを受けて、動作モードの詳細な条件の設定を行う。この例では、パーシャルリフレッシュモードでリフレッシュすべき記憶領域を設定する。ただし、先頭アドレスが指定されていないと判断した場合（ステップＳ６：ＮＯ）、上述のステップＳ１に処理を戻し、同様の処理を繰り返し実行する。以上により、エントリーすべき動作モードが確定される。この後、半導体メモリは、エントリーされた動作モードで所定の動作を行う。
【００６４】
この参考例によれば、一連の判定処理がソフトウェア上でなされるので、ハードウェア上の負担を低減させることができる。もちろん、この一連の処理機能をハードウェアにより実現してもよい。
なお、上述の実施の形態１および２に係る半導体メモリによれば、動作モードのエントリーを行う場合であっても、リードサイクルおよびライトサイクルでのタイミング仕様として既定のタイミング仕様が適用される。従って、最小サイクルタイムで動作しながら、動作モードのエントリーを高速に行うことができる。
【００６５】
＜実施の形態３＞
以下、この発明に係る実施の形態３を説明する。図１４は、この発明に係る実施の形態３の構成を示す図である。図１４には、図１の動作モードエントリー回路ＭＯＤの構成の一例が示されており、図１のモードデータＭＤＡＴＡは、パーシャルリフレッシュの切換え信号とされている。また、この実施の形態３は、アドレスのスキューに対するモードの誤エントリーを防止する構成もその特徴の１つとしている。
【００６６】
より詳細には、図１４を参照すると、この実施の形態に係る動作モードエントリー回路は、プログラムされたアドレスを記憶するアドレスレジスタＡＲＥＧと、アドレス信号ＡＤＤと、アドレスレジスタＡＲＥＧのアドレスとを入力し、入力した２つのアドレスを比較するアドレス比較器ＡＣＭＰと、制御端子より入力されるチップセレクト信号／ＣＳを受け反転出力するインバータＩＮＶ１と、インバータＩＮＶ１の出力信号（チップセレクト信号／ＣＳの反転信号）を受け、チップセレクト信号／ＣＳのロウレベルへの遷移に同期した所定のパルス幅のワンショットパルス信号を生成するワンショットパルス発生器ＰＧ１と、制御端子より入力されるアウトプットイネーブル信号／ＯＥを受け反転出力するインバータＩＮＶ２と、制御端子より入力されるライトイネーブル信号／ＷＥを受け反転出力するインバータＩＮＶ３と、アドレス比較器ＡＣＭＰの出力信号を、ワンショットパルス発生器ＰＧ１から出力されるワンショットパルス信号の立ち上がりエッジでサンプルして出力するレジスタＲＥＧ３と、インバータＩＮＶ２の出力信号（アウトプットイネーブル信号／ＯＥの反転信号）をワンショットパルス発生器ＰＧ１から出力されるワンショットパルス信号の立ち上がりエッジでサンプルして出力するレジスタＲＥＧ４と、インバータＩＮＶ３の出力信号（ライトイネーブル信号／ＷＥの反転信号）をワンショットパルス発生器ＰＧ１から出力されるワンショットパルス信号の立ち上がりエッジでサンプルして出力するレジスタＲＥＧ５と、ワンショットパルス発生器ＰＧ１の出力信号とレジスタＲＥＧ３の出力信号とレジスタＲＥＧ４の出力信号を３つの入力端子よりそれぞれ入力し、３つの入力信号の論理積を出力する３入力の論理積ゲート回路ＡＮＤ１と、ワンショットパルス発生器ＰＧ１の出力信号とレジスタＲＥＧ３の出力信号とレジスタＲＥＧ５の出力信号を３つの入力端子よりそれぞれ入力し、３つの入力信号の論理積を出力する３入力の論理積ゲート回路ＡＮＤ２と、を備えている。
【００６７】
さらに、この実施の形態に係る動作モードエントリー回路は、論理積ゲート回路ＡＮＤ１の出力端子より出力される信号ＰＲＥの立ち上がりエッジで、アドレス比較器ＡＣＭＰの出力信号をサンプルして出力するレジスタＲＥＧ１と、信号ＰＲＥの立ち上がりエッジで、レジスタＲＥＧ１の出力信号をサンプルして出力するレジスタＲＥＧ２と、を備えており、レジスタＲＥＧ１の出力信号とレジスタＲＥＧ２の出力信号とを２つの入力端子からそれぞれ入力し、入力した２つの信号の否定論理積を出力する否定論理積ゲート回路ＮＡＮＤ１と、否定論理積ゲート回路ＮＡＮＤ１の出力信号をセット信号ＳＥＴとして入力し、レジスタＲＥＧ３の出力信号をリセット信号ＲＥＳとして入力するＳＲフリップフロップ（「ＲＳフリップフロップ」とも呼ばれる）を備えている。この非同期式のＳＲフリップフロップは、２つの否定論理積ゲート回路ＮＡＮＤ２とＮＡＮＤ３から構成されている。否定論理積ゲート回路ＮＡＮＤ２は、否定論理積ゲート回路ＮＡＮＤ１の出力信号ＳＥＴと否定論理積ゲート回路ＮＡＮＤ３の出力信号とを入力し、その出力端子からモードエントリー信号ＭＥＮＴを出力し、否定論理積ゲート回路ＮＡＮＤ３はレジスタＲＥＧ３の出力信号ＲＥＳと否定論理積ゲート回路ＮＡＮＤ２の出力信号を入力する。信号ＳＥＴがハイレベル、ＲＥＳがハイレベルのとき、このＳＲフリップフロップは、もとの状態をそのまま保持する。モードエントリー信号ＭＥＮＴがロウレベルで、信号ＳＥＴがロウレベルとなり、信号ＲＥＳがハイレベルのとき、モードエントリー信号ＭＥＮＴはハイレベルとなる（すなわちセットされる）。さらにモードエントリー信号ＭＥＮＴがハイレベルで、信号ＳＥＴがハイレベル，ＲＥＳがロウレベルのとき、モードエントリー信号ＭＥＮＴはロウレベルとなる（すなわちリセットされる）。なお、ＳＲフリップフロップを、図１４に示すように、２つの否定論理積ゲート回路ＮＡＮＤ２とＮＡＮＤ３で構成した場合、信号ＳＥＴとＲＥＳＥＴはともにロウレベルでアクティブ状態とされる。このＳＲフリップフロップは、２つの否定論理和ゲート回路ＮＯＲで構成してもよい。この場合、ＳＥＴとＲＥＳＥＴはともにハイレベルでアクティブ状態とされ、図１４のＮＡＮＤ１は論理積ゲート回路に置きかえられ、またレジスタＲＥＧ３の出力信号をインバータで反転した信号が、ＳＲフリップフロップのリセット端子に入力される構成とされる。
【００６８】
さらに、この実施の形態に係る動作モードエントリー回路は、ライトサイクルにおいて、ＤＱ端子（図１参照）から入力されるデータ（Ｄａｔａ）を、論理積ゲート回路ＡＮＤ２の出力信号ＷＲＥ１でサンプルして出力するレジスタＲＥＧ６と、レジスタＲＥＧ６の出力信号を解読（デコード）してモードの選択を行うモード選択回路ＭＯＤＳＥＬと、モード選択回路ＭＯＤＳＥＬの出力信号とワンショットパスル発生器ＰＧ１の出力信号を入力とする２入力の論理積ゲート回路ＡＮＤ３と、ライトサイクルにおいて、ＤＱ端子から入力されるデータを、論理積ゲート回路ＡＮＤ３の出力信号ＷＲＥ２でサンプルして出力するレジスタＲＥＧ７と、を備えている。
【００６９】
図１４のアドレスレジスタＡＲＥＧ、アドレス比較器ＡＣＭＰ等は、前記実施の形態２のアドレス判定部に対応しており、レジスタＲＥＧ１とＲＥＧ２は、図１３に示した２段のレジスタＲＡ、ＲＢに対応している。ただし、この実施の形態において、レジスタＲＥＧ１とＲＥＧ２は、後述するように、図１３に示したレジスタＲＡ、ＲＢとはそのタイミング制御信号が相違している。また、この実施の形態では、前記実施の形態２と相違して、リードアドレスレジスタとライトアドレスレジスタの２つのアドレスレジスタを一つのアドレスレジスタとし、特定アドレスをリードサイクルとライトサイクルで共通としている。さらに、この実施の形態では、図１３のゲートＧＡを、ＳＲフリップフロップで置き換えている。
【００７０】
レジスタのタイミング制御について説明すると、この実施の形態では、アドレス比較器ＡＣＭＰの出力信号と、チップセレクト信号／ＣＳ、アウトプットイネーブル信号／ＯＥとに基づき、レジスタＲＥＧ１とＲＥＧ２のサンプリング制御信号（「ラッチタイミング信号」、あるいは「サンプリングクロック信号」ともいう）と、ＳＲフリップフロップのリセット信号が生成される。
【００７１】
この実施の形態では、レジスタＲＥＧ１とＲＥＧ２のサンプリング制御信号ＰＲＥは、チップセレクト信号／ＣＳがロウレベルとなり（ワンショットパルス発生器ＰＧ１の出力信号がハイレベルに遷移する）、アドレス比較器ＡＣＭＰでのアドレス比較が一致し（アドレス比較器ＡＣＭＰの出力信号がハイレベル）、アウトプットイネーブル信号／ＯＥがロウレベルのとき、ハイレベルとなる。同一のアドレス信号が例えば「１ＦＦＦＦＦｈ」が２つのメモリサイクルに連続して出力されたとき、信号ＰＲＥの立ち上がりエッジで、レジスタＲＥＧ１とＲＥＧ２の出力信号がともにハイレベルとなるため、セット信号ＳＥＴは、ロウレベルとなり、ＳＲフリップフロップの出力信号であるモードエントリー信号ＭＥＮＴがハイレベルにセットされる。レジスタＲＥＧ３の出力信号ＲＥＳは、アドレス比較器ＡＣＭＰでのアドレス比較が不一致を示すとき（ロウレベル）、チップセレクト信号／ＣＳのロウレベルへの遷移に同期してロウレベルとなり、ＳＲフリップフロップの出力信号（モードエントリー信号ＭＥＮＴ）はロウレベルにリセットされる。
【００７２】
論理積ゲート回路ＡＮＤ２とＡＮＤ３、モード選択回路ＭＯＤＳＥＬ、レジスタＲＥＧ６とＲＥＧ７、パーシャルリフレッシュ切換回路ＰＥＧＥＮは、モードエントリー信号ＭＥＮＴのアクティブ状態を受けて、ライトサイクルで設定されるモードの種別と、モードの条件を入力し、モードエントリーを行うモード設定回路を構成している。
【００７３】
図１５は、図１４に示した構成におけるモードエントリー信号ＭＥＮＴの生成動作と、モードエントリー信号ＭＥＮＴがアクティブ状態のときのモード設定のタイミング動作の一例を示す図である。図１５には、図１４における、アドレス信号ＡＤＤと、半導体メモリの制御端子に供給されるチップセレクト信号／ＣＳ、アウトプットイネーブル信号／ＯＥ、ライトイネーブル信号／ＷＥと、動作モードエントリー回路内部で生成される信号ＰＲＥ、ＳＥＴ、ＲＥＳ、ＭＥＮＴ、ＷＲＥ１のタイミング波形が模式的に示されている。各メモリサイクルにおいて、アドレスの確定する期間と、アドレスの遅延等によるアドレススキュー期間とがある。チップセレクト信号／ＣＳは、前記実施の形態１、２と同様、例えばメモリサイクルのはじめにアクティブ状態とされる（すなわちこの実施の形態でもロウレベルに遷移する）。アウトプットイネーブル信号／ＯＥは、メモリサイクルのはじめの所定期間、リードアクセスのときロウレベルとされ、ライトアクセスのときハイレベルとれる。ライトイネーブル信号／ＷＥは、ライトアクセスのときメモリサイクルのはじめの所定期間アクティブ（ロウレベル）とされる。この実施の形態において、モードエントリーを設定するために、アドレス「１ＦＦＦＦＦｈ」を複数回連続してリードアクセスする場合、リードサイクルのデータ出力期間に、アウトプットイネーブル信号／ＯＥは、ロウレベルからハイレベルに設定されており（図１５のサイクルＴ１、Ｔ２参照）、このアウトプットイネーブル信号／ＯＥを受けてデータ入出力回路ＤＩＯ（図１参照）は、データの出力バッファ（不図示）を出力ディスエーブルとする。すなわち、モードエントリー用のリードサイクルにおいてメモリセルアレイから読み出されたデータは、データ端子ＤＱからデータバス（不図示）へ出力されない（すなわちダミーなリードサイクルとなる）。なお、アプリケーションによっては、モードエントリー用のリードサイクルのとき、アウトプットイネーブル信号／ＯＥをロウレベルに保持し、データ端子ＤＱから出力されるデータを入力する側のプロセッサ等で当該データを読み込んだのち該データを廃棄あるいは無視する構成としてもよい。
【００７４】
サイクルＴ０では、アドレス信号ＡＤＤが「１ＦＦＦＦＦｈ」ではないため、動作モードエントリーのための動作は何も行われない（通常動作とされる）。
【００７５】
サイクルＴ１（リードサイクル）において、アドレス信号ＡＤＤが「１ＦＦＦＦＦｈ」とされ、チップセレクト信号／ＣＳのロウレベルへの遷移時点でワンショットパルス発生器ＰＧ１から出力されるパルス信号（不図示）の立ち上がりエッジで、アドレス比較器ＡＣＭＰの出力信号をラッチするレジスタＲＥＧ３の出力信号ＲＥＳはハイレベルとなる。チップセレクト信号／ＣＳがロウレベルとなり（ワンショットパルス発生器ＰＧ１の出力信号がハイレベルに遷移）、アドレス比較器ＡＣＭＰでのアドレス比較が一致し、アウトプットイネーブル信号／ＯＥがロウレベルのとき、信号ＰＲＥはハイレベルとなり、レジスタＲＥＧ１とＲＥＧ２のサンプリング制御信号（ラッチタイミング信号）として供給される。また、否定論理積ゲート回路ＮＡＮＤ１の出力信号ＳＥＴはハイレベルとされ、ＳＲフリップフロップは、前の状態（ＭＥＮＴ＝ロウレベル）を保持する。サイクルＴ１（リードサイクル）のデータ出力期間において、アウトプットイネーブル信号／ＯＥはハイレベルに設定され、出力ディスエーブル状態とされる。
【００７６】
次のサイクルＴ２（リードサイクル）において、アドレス信号ＡＤＤが「１ＦＦＦＦＦｈ」とされ、アドレス比較器ＡＣＭＰの出力信号はハイレベルとされる。チップセレクト信号／ＣＳがロウレベルとなり（ワンショットパルス発生器ＰＧ１の出力信号がハイレベルに遷移）、アドレス比較器ＡＣＭＰでのアドレス比較が一致し、アウトプットイネーブル信号／ＯＥがロウレベルのとき、信号ＰＲＥはハイレベルとされ、レジスタＲＥＧ１とＲＥＧ２のサンプリング制御信号として供給される。チップセレクト信号／ＣＳがロウレベルに遷移した時点で立ち上がるワンショットパルスの立ち上がりエッジでアドレス比較器ＡＣＭＰの出力信号をラッチするレジスタＲＥＧ３の出力信号ＲＥＳはそのままハイレベルとされる。またレジスタＲＥＧ１とＲＥＧ２の出力信号がともにハイレベルであることから、否定論理積ゲート回路ＮＡＮＤ１の出力信号はロウレベルとされ、モードエントリー信号ＭＥＮＴはハイレベルとなる。
【００７７】
次のサイクルＴ３（ライトサイクル）において、アドレス信号ＡＤＤが「１ＦＦＦＦＦｈ」とされ、アドレス比較器ＡＣＭＰの出力信号はハイレベルとされる。チップセレクト信号／ＣＳがロウレベル（ワンショットパルス発生器ＰＧ１の出力信号がハイレベルに遷移）、アドレス比較器ＡＣＭＰの出力信号がハイレベル、アウトプットイネーブル信号／ＯＥがハイレベルのとき、論理積ゲート回路ＡＮＤ１の出力信号である信号ＰＲＥはロウレベルとされ、信号ＰＲＥは立ち上がらず、レジスタＲＥＧ１とＲＥＧ２は、ともに前の状態を保持する。またレジスタＲＥＧ３の出力信号ＲＥＳはそのままハイレベルとされる。否定論理積ゲート回路ＮＡＮＤ１の出力信号ＳＥＴはロウレベルとされ、モードエントリー信号ＭＥＮＴはハイレベルとされる。サイクルＴ３で、データ端子ＤＱに種類のデータが入力され、信号ＷＲＥ１の立ち上がりエッジで、入力されたデータはレジスタＲＥＧ６に取り込まれる。
【００７８】
モード選択回路ＭＯＤＳＥＬは、レジスタＲＥＧ６の出力信号を受けてデコードし、レジスタＲＥＧ６の出力信号が予め定められたモードである場合、出力信号をアクティブ状態（ハイレベル）とする。この実施の形態では、モード選択回路ＭＯＤＳＥＬは、パーシャルリフレッシュモードの動作設定であることを認識すると（図４（ａ））、出力信号をアクティブ状態とする。
【００７９】
次のサイクルＴ４（ライトサイクル）において、アドレス信号ＡＤＤが「１ＦＦＦＦＦｈ」とされ、アドレス比較器ＡＣＭＰの出力信号はハイレベルとされる。チップセレクト信号／ＣＳがロウレベル（ワンショットパルス発生器ＰＧ１の出力信号がハイレベルに遷移）、アドレス比較器ＡＣＭＰの出力信号がハイレベル、アウトプットイネーブル信号／ＯＥがハイレベルのとき、論理積ゲート回路ＡＮＤ１の出力信号である信号ＰＲＥはロウレベルとされ、信号ＰＲＥは立ち上がらず、レジスタＲＥＧ１とＲＥＧ２は、ともに前の状態を保持する。またレジスタＲＥＧ３の出力信号ＲＥＳはそのままハイレベルとされる。否定論理積ゲート回路ＮＡＮＤ１の出力信号ＳＥＴはロウレベルとされ、モードエントリー信号ＭＥＮＴはハイレベルとされる。
【００８０】
サイクルＴ４でデータ端子ＤＱに条件のデータが入力され、入力された条件データは、信号ＷＲＥ２での立ち上がりでレジスタＲＥＧ７にサンプルされる。信号ＷＲＥ２は、チップセレクト信号／ＣＳのロウレベルへの立ち下がり時にワンショットパルス生成器ＰＧ１で生成されるワンショットパルス信号を、モード選択回路ＭＯＤＳＥＬから出力されるアクティブ状態の信号を受ける論理積ゲート回路ＡＮＤ３がそのまま通過させた信号である。サイクルＴ４でレジスタＲＥＧ７に取り込まれた条件データは、パーシャルリフレッシュ切換信号発生回路ＰＥＧＥＮに供給される。パーシャルリフレッシュ切換信号発生回路ＰＥＧＥＮからは、パーシャルリフレッシュ切換信号ＰＥｎ、ＰＥｎ−１、ＰＥｎ−２が出力される。パーシャルリフレッシュ切換信号ＰＥｎ、ＰＥｎ−１、ＰＥｎ−２の設定値は、電源オン状態で、次にパーシャルリフレッシュ切換信号が設定されるまで保持される。
【００８１】
サイクルＴ５では、アドレス信号ＡＤＤは「１ＦＦＦＦＦｈ」ではない。このため、アドレス比較器ＡＣＭＰの出力信号はロウレベルとされる。チップセレクト信号／ＣＳのロウレベルへの立ち下がり時にワンショットパルス生成器ＰＧ１で生成されるワンショットパルスの立ち上がりで、レジスタＲＥＧ３の出力信号ＲＥＳがロウレベルとなり、これを受けてＳＲフリップフロップから出力されるモードエントリー信号ＭＥＮＴはロウレベルとなる。モードエントリー信号ＭＥＮＴがロウレベルのとき、サンプリング制御信号ＷＲＥ１はロウレベルとされ、レジスタＲＥＧ６にはデータはサンプルされない。このため、モード選択回路ＭＯＤＳＥＬの出力信号はアクティブ状態とはされず、サンプリング制御信号ＷＲＥ２はロウレベルとされ、レジスタＲＥＧ７には、データはサンプルされない。
【００８２】
なお、上記実施の形態において、種類と条件のデータは、データ幅に設定し、１ライトサイクル中に取り込むようにしてもよいし、あるいは、２つのライトサイクル以上のサイクルでデータ（種類と条件）を設定するようにしてもよい。
【００８３】
パーシャルリフレッシュ切換信号ＰＥｎ、ＰＥｎ−１、ＰＥｎ−２の設定値は、図１のリフレッシュ制御回路ＲＳＨに、モードデータＭＤＡＴＡとして供給され、リフレッシュ制御回路ＲＳＨ内のリフレッシュアドレス生成回路（不図示）に供給され、リフレッシュアドレスの最上位ビット、最上位からみて第２、第３ビットの各ビットとの論理演算結果（例えばＮＯＲ演算）が、リフレッシュ時に、ロウデコーダに供給するような構成とされる。パーシャルリフレッシュ切換信号ＰＥｎがハイレベルのとき、リフレッシュアドレスの最上位ビットは、ロウレベルに設定され（マスクされる）、メモリ領域の半分のリフレッシュ領域とされる。またパーシャルリフレッシュ切換信号ＰＥｎ、ＰＥｎ−１がハイレベルのとき、リフレッシュアドレスの最上位ビットと第１ビットは、ロウレベルに設定され（マスクされる）、メモリ領域の１／４のリフレッシュ領域とされる。なお、パーシャルリフレッシュ切換信号ＰＥｎ、ＰＥｎ−１、ＰＥｎ−２を、モードデータＭＤＡＴＡとして電源発生回路ＶＧＥＮ（図１参照）にも供給し、これらの信号に基づき電源発生回路ＶＧＥＮでは、例えばスタンバイ時のパーシャルリフレッシュ動作のための電源供給を行う構成としてもよい。
【００８４】
アドレス信号が非同期型の入力とされる仕様の半導体メモリにおいて、システム中でアドレス信号に生じたスキューがメモリチップのアドレス端子に入力される。そして、プロセッサが同一アドレスを指定した場合にもアドレススキューは生じる。非同期型の半導体メモリに本発明を適用した上記実施の形態では、各アクセスサイクル毎にアクティブ状態に遷移するチップセレクト信号／ＣＳを用いて、アドレスを各サイクル毎に確実に取り込むためのトリガーとなるタイミングエッジを生成しており、アドレススキューによる誤エントリーの防止を実現している。
【００８５】
上記実施の形態において、動作モードエントリー回路ＭＯＤは、半導体メモリと同一チップ内に設ける構成に限定されるものでなく、例えば、プロセッサに接続され、半導体メモリの制御を行うメモリコントローラＩＣ内に、動作モードエントリー回路ＭＯＤの機能の一部又は全部を設ける構成としてもよい。また、本発明は、メモリ、プロセッサ、メモリコントローラ等の各種論理回路を同一チップ内に設けた構成にも、同様にして適用できることは勿論である。
【００８６】
また、上記実施の形態１のモード設定部ＣＤＥ（図６参照）において、ライトアドレス比較部ＷＣＭＰでのアドレス比較の結果、一致する場合、データ端子ＤＱからコマンドデータを入力するという構成に限定されるものではない。すなわち、上記実施の形態１の変形例として、モード設定部ＣＤＥのコマンドデコーダＭＤＳは、モードエントリー信号ＭＥＮＴがアクティブ状態のとき、アドレス端子ＡＤＤ、及び／又は、バイト制御等の所定の制御端子から入力される信号の組合せを、エントリーすべき動作モード（動作モードの種類、条件）として入力するようにしてもよい。同様に、上記実施の形態３（図１３参照）において、レジスタＲＥＧ６とレジスタＲＥＧ７に供給されるモードデータとして、データ端子ＤＱ（図１参照）から入力されるデータのかわりに、アドレス端子ＡＤＤ、及び／又は、バイト制御等の所定の制御端子から入力される信号の組合せを入力してもよい。これは、本発明の実施の形態に係る半導体メモリにおいて、動作モードのエントリー時には、データ端子ＤＱから入力される動作モード情報は、メモリセルアレイＭＡＲＹに書き込まれるものではなく、アドレス端子及び／又は制御端子に入力される信号を用いてもよいためである。
【００８７】
上記実施の形態１乃至３においては、動作モードエントリー回路ＭＯＤは、制御端子に入力される制御信号に基づき、現在のサイクルがリードサイクルであるかライトサイクルであるかを判定し、連続する２回のリードサイクルでアドレスが予め定められたリードアドレスに一致した場合に、モードエントリー信号ＭＥＮＴをアクティブ状態としている。このように、モードエントリーを許可する条件を、予め定められたアドレスに対する連続するリード動作とした場合、メモリセルアレイのデータの書き込み（上書き）は確実に回避される。しかしながら、本発明において、モードエントリー信号ＭＥＮＴをアクティブ状態とする条件としては、予め定められたアドレスに対する連続したリードサイクルにのみ限定されるものではない。
【００８８】
上記実施の形態１乃至３の変形例として、リードサイクル、ライトサイクルの判定の結果、現在のサイクルが、リードサイクルであり、アドレス端子に入力されるアドレスが予め定められたアドレスと一致した場合において、次のサイクルがライトサイクルであり、アドレス端子に入力されるアドレスが予め定められたアドレスと一致した場合、モードエントリー信号ＭＥＮＴをアクティブ状態とする構成としてもよい。この変形例では、例えば図７あるいは図１０に示したモード設定部において、リードアドレスレジスタＲＲＥＧに格納されたアドレスと入力アドレスを比較するリードアドレス比較器ＲＣＭＰの出力信号が、図７のラッチＬＡＴＡあるいは図１３のレジスタＲＡに入力され、ライトアドレスレジスタＷＲＥＧ（図６参照）に格納されたアドレスと入力アドレスを比較するライトアドレス比較器ＷＣＭＰ（図６参照）の出力信号が図７のラッチＬＡＴＢあるいは図１３のレジスタＲＢに入力され、図７又は図１０のゲート回路ＧＡには、リードライト識別信号ＳＲＷの反転信号が入力される。この場合、ゲート回路ＧＡは、ラッチＬＡＴＡ（レジスタＲＡ）とラッチＬＡＴＢ（レジスタＲＢ）の出力信号がともにハイレベル状態であり、リードライト識別信号ＳＲＷがロウレベルのとき、モードエントリー信号ＭＥＮＴをハイレベルとする。なお、リードアドレスとライトアドレスに同一のアドレスを用いる場合には、アドレスレジスタとアドレス比較器は一組でよい。
【００８９】
これとは逆に、リードサイクル、ライトサイクルの判定の結果、現在のサイクルが、ライトサイクルであり、アドレス端子に入力されるアドレスが予め定められたアドレスと一致した場合、次のサイクルがリードサイクルであり、アドレス端子に入力されるアドレスが予め定められたアドレスと一致した場合、モードエントリー信号ＭＥＮＴをアクティブ状態とする構成としてもよい。この変形例では、例えば図７あるいは図１０に示したモード設定部において、リードアドレスレジスタＲＲＥＧに格納されたアドレスと入力アドレスを比較するリードアドレス比較器ＲＣＭＰの出力信号が、図７のラッチＬＡＴＢあるいは図１３のレジスタＲＢに入力され、ライトアドレスレジスタＷＲＥＧ（図６参照）に格納されたアドレスと入力アドレスを比較するライトアドレス比較器ＷＣＭＰ（図６参照）の出力信号が図７のラッチＬＡＴＡあるいは図１３のレジスタＲＡに入力され、図７又は図１０のゲート回路ＧＡには、リードライト識別信号ＳＲＷの反転信号が入力される。この場合、最初のライトサイクルで、メモリセルアレイの予め定められたアドレスにはデータ端子ＤＱから入力されたデータが書き込まれる。すなわち、このライトサイクルでは、予め定められたライトアドレスに、モードエントリー専用のデータ（ダミーなデータであってよい）が書き込まれることになる。さらに、上記実施の形態１乃至３の変形例として、現在のサイクルがライトサイクルであり、アドレス端子に入力されるアドレスが予め定められたアドレスと一致した場合、次のサイクルがライトサイクルであり、アドレス端子に入力されるアドレスが予め定められたアドレスと一致した場合、モードエントリー信号ＭＥＮＴをアクティブ状態とする構成としてもよい。この変形例では、例えば上記実施の形態３の説明で参照した図１４のレジスタＲＥＧ１とＲＥＧ２に供給されるサンプリング制御信号ＰＲＥは、アドレス比較器ＡＣＭＰの出力信号を、レジスタＲＥＧ３にてワンショットパルス生成器ＰＧ１から出力されるワンショットパルスの立ち上がりエッジでサンプルした信号と、アウトプットイネーブル信号／ＯＥをレジスタＲＥＧ４にて（あるいはライトイネーブル信号／ＷＥの反転信号をレジスタＲＥＧ５にて）、ワンショットパルス生成器ＰＧ１から出力されるワンショットパルスの立ち上がりエッジでサンプルした信号と、ワンショットパルス生成器ＰＧ１の出力信号とを論理積ゲートにて論理積演算することで生成してもよい。
【００９０】
そして、上記実施の形態１乃至３の変形例として、モードエントリー信号ＭＥＮＴがインアクティブ状態からアクティブ状態とされた場合に、その時点以降、モード設定回路ＣＤＥは、アドレス端子、制御端子、データ端子のうちの少なくとも１つ、又は、これらの組み合せ（例えばアドレス端子の所定ビットと制御端子の中の所定の端子等）より入力される信号に基づき、エントリーすべき動作モードを確定するような構成としてもよい。
【００９１】
以上、この発明の実施の形態１ないし３を説明したが、この発明は、これらの実施の形態に限られるものではなく、この発明の要旨を逸脱しない範囲の設計変更等があっても本発明に含まれる。すなわち、本発明は、特許請求の範囲の各請求項の発明の範囲内で、当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【００９２】
【発明の効果】
この発明によれば、以下の効果を得ることができる。
すなわち、複数のアドレスに対するリードサイクルが連続したときにエントリーの要求を受け付け、前記リードサイクルに続くライトサイクルで指定されるデータに基づきエントリーすべき動作モードを確定するようにしたので、特別なタイミング仕様を要することなく、しかも誤エントリーを有効に抑制しながら、動作中に半導体メモリの動作モードのエントリーを行うことができる。
【００９３】
また、前記リードサイクルにおいて外部から指定されるべき特定のアドレスを記憶し、記憶された前記特定のアドレスと外部から順次指定されるアドレスとを比較し、この比較の結果を受けて、前記特定のアドレスに対するリードサイクルが２サイクル以上連続したことを判定するようにしたので、複数のアドレスに対するリードサイクルが連続した場合にエントリーの要求を受け付けることができる。
【００９４】
さらに、前記リードサイクルに続くライトサイクルにおいて外部から指定されるべき特定のアドレスを記憶し、記憶された前記特定のアドレスと外部から順次指定されるアドレスとを比較し、この比較の結果を受けて、前記ライトサイクルで指定されるデータに基づき動作モードを確定するようにしたので、前記リードサイクルに続くライトサイクルで指定されるデータに基づきエントリーすべき動作モードを確定することができる。
【００９５】
さらにまた、前記複数のアドレスとして互いに同一のアドレスが指定された場合に動作モードのエントリーを受け付けるようにしたので、誤エントリーを有効に防止することができる。
さらにまた、前記複数のアドレスとして最終アドレスまたは先頭アドレスの何れかが指定された場合に動作モードのエントリーを受け付けるようにしたので、この半導体メモリを搭載するシステム側のアドレス空間を実質的に制約することがない。
【００９６】
さらにまた、前記リードサイクルのアドレスとして先頭アドレスおよび最終アドレスの一方が指定され、前記ライトサイクルのアドレスとして前記先頭アドレスおよび最終アドレスの他方が指定された場合に、動作モードのエントリーを受け付けるようにしたので、誤エントリーをさらに一層有効に防止することができる。
【００９７】
さらにまた、エントリーすべき動作モードとして、ダイナミック型メモリセルを行列状に配列してなるメモリセルアレイ内の一部の領域をリフレッシュするためのパーシャルリフレッシュモードを受け付けるようにしたので、記憶するデータの規模に応じて、記憶領域を選択的にリフレッシュすることができ、リフレッシュ動作に伴う無駄な消費電流の発生を有効に防止することができる。
【００９８】
以上、この発明の実施の形態を説明したが、この発明は、これらの実施の形態に限られるものではなく、この発明の要旨を逸脱しない範囲の設計変更等があっても本発明に含まれる。例えば、上述の実施の形態では、リードサイクルにおいて、最終アドレスを複数のアドレスとして連続して指定するものとしたが、互いに異なるアドレスを複数のアドレスとして指定するようにしてもよい。同様に、ライトサイクルにおいても、互いに異なるアドレスを指定するようにしてもよい。
【００９９】
また、上述の実施の形態では、リードサイクルでは最終アドレスを指定し、ライトサイクルでは先頭アドレスを指定したが、これらのサイクルで互いに同一のアドレスを指定するものとしてもよい。
さらに、上述の実施の形態では、リードサイクルが２回連続した場合にエントリーを受け付けるものとしたが、複数のサイクルであればよく、サイクル数を増やすほど、誤エントリーを有効に防止することができる。
さらにまた、上述の実施の形態では、２つのライトサイクルに分けてコマンドデータを指定してエントリーを確定するものとしたが、１つのライトサイクルでコマンドデータを指定するように構成することもできる。もちろん、３サイクル以上のライトサイクルでコマンドデータを指定するようにしてもよい。
【０１００】
さらにまた、上述の実施の形態では、チップセレクト信号／ＣＳをアドレスＡＤＤに同期させて変化させるものとしたが、これをロウレベル（アクティブ状態）に固定するものとして構成することも可能である。ただし、上述の実施の形態のように、チップイネーブル信号／ＣＳをアドレス信号に同期させるものとすれば、エントリーを受け付けるための条件が厳しくなり、誤エントリーを有効に防止することが可能になる。
さらにまた、上述の実施の形態では、動作モードとしてパーシャルリフレッシュモードをエントリーする場合を例として説明したが、これに限定されることなく、リード動作およびライト動作を許容する動作モードであれば、どのような動作モードをエントリーの対象としてもよい。
【０１０１】
本発明によれば、モードエントリーの設定に用いられるリードアドレスとライトアドレスを共通の所定のアドレスとしたことで構成を簡易化している。さらに、本発明によれば、複数のアクセスサイクルにおけるアクセスアドレスが所定のアドレスに一致した場合に、モードエントリーの許可を制御する信号をアクティブ状態にセットするフリップフロップを備え、タイミング設計を簡易化しながら、アドレススキュー等の耐性（タイミングマージン）を増し、誤エントリーの防止をより確実なものとしている。
そして、本発明においては、予め定められた所定のアドレスに対する予め定められた所定の順序のリードアクセスとライトアクセスの組み合わせ（ライトアクセスのみの場合も含む）を検出することで、モードエントリーの許可を制御する信号をアクティブ状態とする構成によっても、上記と同様の効果、あるいは上記した各効果の少なくとも一つを奏することができる。
【図面の簡単な説明】
【図１】この発明の実施の形態１に係る半導体メモリの全体構成を概略的に示すブロック図である。
【図２】この発明の実施の形態１に係る動作モードエントリー回路の動作の流れを示すフローチャートである。
【図３】この発明の実施の形態１に係る動作モードエントリー回路の動作を説明するためのタイミングチャートである。
【図４】この発明の実施の形態１に係るコマンドデータの構成を説明するための図である。
【図５】この発明の実施の形態１に係る動作モードエントリー回路の構成を示すブロック図である。
【図６】この発明の実施の形態１に係る動作モードエントリー回路の主要部分の詳細な構成を示すブロック図である。
【図７】この発明の実施の形態１に係る動作モードエントリー回路をなすモード判定部の構成例を示す回路図である。
【図８】この発明の実施の形態１に係るモード判定部をなすラッチ制御部の構成例を示す回路図である。
【図９】この発明の実施の形態１に係る動作モードエントリー回路をなすリードライト判定部の構成例を示す回路図である。
【図１０】この発明の実施の形態１に係る動作モードエントリー回路の動作を概略的に説明するためのタイミングチャートである。
【図１１】この発明の実施の形態１に係るモード判定部の動作を説明するためのタイミングチャートである。
【図１２】この発明の実施の形態１に係るリードライト判定部の動作を説明するためのタイミングチャートである。
【図１３】この発明の実施の形態２に係るモード判定部の構成例を示す回路図である。
【図１４】この発明の実施の形態３に係る動作モードエントリ回路の構成例を示す回路図である。
【図１５】この発明の実施の形態３に係る動作モードエントリ回路の動作を説明するためのタイミングチャートである。
【符号の説明】
ＡＤＥＴ…アドレス検出部
ＡＤＪ…モード判定部
ＡＩＮ…アドレス入力回路系
ＣＤＥ…モード設定部
ＤＩＯ…データ入出力回路系
ＧＡ，ＧＡＡ，ＧＡＢ，ＧＡＣ，ＧＡＤ…論理積ゲート
ＧＮ…インバータ
ＬＡＴＡ，ＬＡＴＢ…ラッチ
ＬＣＮＴ…ラッチ制御部
ＭＡＲＹ…メモリセルアレイ
ＭＤＪ，ＭＤＪ２…アドレス判定部
ＭＤＳ…コマンドデコーダ
ＭＯＤ…動作モードエントリー回路
ＴＲＦ…トグルフリップフロップ（Ｔ−ＦＦ）
ＲＡ，ＲＢ…レジスタ
ＲＣＭＰ…リードアドレス比較器
ＲＲＥＧ…リードアドレスレジスタ
ＲＳＦ…リセットセットフリップフロップ（ＲＳ−ＦＦ）
ＲＳＨ…リフレッシュ制御回路
ＲＷＪ…リードライト判定部
ＳＡＭＰ…センスアンプ
ＳＲＥＧ…シフトレジスタ
ＳＲＷ…リードライト識別信号
ＶＧＥＮ…電圧発生回路
ＷＣＭＰ…ライトアドレス比較器
ＷＲＥＧ…ライトアドレスレジスタ
ＸＤＥＣ…ロウデコーダ
ＹＤＥＣ…カラムデコーダ
ＡＣＭＰ…アドレス比較器
ＡＲＥＧ…アドレスレジスタ
ＡＮＤ１〜ＡＮＤ３…論理積ゲート回路
ＩＮＶ１〜ＩＮＶ３…インバータ
ＭＯＤＳＥＬ…モード選択回路
ＰＥＧＥＮ…パーシャルリフレッシュ切換え信号発生回路
ＰＧ１…ワンショットパルス発生器
ＰＲＥ…サンプリング制御信号
ＮＡＮＤ１〜ＮＡＮＤ３…否定論理積ゲート回路
ＲＥＳ…リセット信号
ＲＥＧ１〜ＲＥＧ７…レジスタ
ＳＥＴ…セット信号
ＷＲＥ１、ＷＲＥ２…サンプリング制御信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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