(57)【特許請求の範囲】
【請求項１】
それぞれカラム選択信号により選択される複数のビット線と、それぞれ前記ビット線と交差して配置されロウ選択信号を入力する複数のワード線と、前記複数のビット線と前記複数のワード線との各交差点に配置されそれぞれゲートを前記ワード線に接続しソースを接地しドレインを前記ビット線と接続または非接続することで異なるデータを記憶した複数のメモリセルトランジスタと、前記カラム選択信号およびロウ選択信号により選択される前記メモリセルトランジスタのデータを前記ビット線を介して読み出す読み出し回路とを備えた半導体記憶装置であって、
前記カラム選択信号およびロウブロック選択信号に応じて所定の制御データを制御データ出力線へ出力する制御データ出力回路と、
前記制御データ出力線に出力される前記制御データの値に応じて前記読み出し回路により読み出された前記メモリセルトランジスタのデータを反転または非反転して出力する出力制御回路とを設けたことを特徴とする半導体記憶装置。
【請求項２】
制御データ出力回路は、
それぞれカラム選択信号により選択される複数の制御データ線と、
それぞれ前記制御データ線と交差して配置されロウブロック選択信号を入力する複数のロウブロック選択信号線と、
前記複数の制御データ線と前記複数のロウブロック選択信号線との各交差点に配置されそれぞれゲートを前記ロウブロック選択信号線に接続しソースを接地しドレインを前記制御データ線と接続または非接続することで異なる制御データを記憶した複数の制御データ用トランジスタと、
前記制御データ線を前記カラム選択信号により選択しこの選択した前記制御データ線のデータを制御データ出力線へ出力する制御データ選択回路とを備えた請求項１記載の半導体記憶装置。
【請求項３】
制御データ出力回路は、
それぞれカラム選択信号により選択される複数の制御データ線と、
それぞれ前記制御データ線と交差して配置されロウブロック選択信号を入力する複数のロウブロック選択信号線と、
前記複数の制御データ線と前記複数のロウブロック選択信号線との各交差点に配置されそれぞれゲートを前記ロウブロック選択信号線に接続しドレインを前記制御データ線と接続しソースを接地電位に接続または非接続することで異なる制御データを記憶した複数の制御データ用トランジスタと、
前記制御データ線を前記カラム選択信号により選択しこの選択した前記制御データ線のデータを制御データ出力線へ出力する制御データ選択回路とを備えた請求項１記載の半導体記憶装置。
【請求項４】
それぞれカラム選択信号により選択される複数のビット線と、それぞれ前記ビット線と交差して配置されロウ選択信号を入力する複数のワード線と、前記複数のビット線と前記複数のワード線との各交差点に配置されそれぞれゲートを前記ワード線に接続しソースを接地しドレインを前記ビット線と接続または非接続することで異なるデータを記憶した複数のメモリセルトランジスタと、前記カラム選択信号およびロウ選択信号により選択される前記メモリセルトランジスタのデータを前記ビット線を介して読み出す読み出し回路とを備えた半導体記憶装置であって、
それぞれロウブロック選択信号を印加する複数のロウブロック選択信号線と、前記カラム選択信号により前記複数のロウブロック選択信号線のうちの任意の１つの前記ロウブロック選択信号線を選択しこの選択した前記ロウブロック選択信号線のデータを制御データとして制御データ出力線へ出力する制御データ選択回路と、
前記制御データ出力線に出力される前記制御データの値に応じて前記読み出し回路により読み出された前記メモリセルトランジスタのデータを反転または非反転して出力する出力制御回路とを設けたことを特徴とする半導体記憶装置。
【請求項５】
それぞれカラム選択信号により選択される複数のビット線と、それぞれ前記ビット線と交差して配置されロウ選択信号を入力する複数のワード線と、前記複数のビット線と前記複数のワード線との各交差点に配置されそれぞれゲートを前記ワード線に接続しソースを接地しドレインを前記ビット線と接続または非接続することで異なるデータを記憶した複数のメモリセルトランジスタと、前記ビット線を前記カラム選択信号により選択しこの選択した前記ビット線のデータを共通データ線へ出力するカラムデコーダと、前記カラム選択信号およびロウ選択信号により選択される前記メモリセルトランジスタのデータを前記ビット線およびカラムデコーダを介して読み出す読み出し回路とを備えた半導体記憶装置であって、
前記共通データ線を電源電位にプリチャージするプリチャージ回路と、
前記共通データ線と電源電位との間に接続され、前記プリチャージ回路によるプリチャージ期間中およびその後に続く読み出し期間中にオンする第１のプリチャージレベル保持用トランジスタと、
前記カラム選択信号に応じて所定の制御データを制御データ出力線へ出力する制御データ出力回路と、
前記共通データ線と電源電位との間に接続され、前記プリチャージ回路によるプリチャージ期間中およびその後に続く読み出し期間中に前記制御データ出力線の制御データの値に応じてオンまたはオフする第２のプリチャージレベル保持用トランジスタとを設けたことを特徴とする半導体記憶装置。
【請求項６】
制御データ出力回路は、それぞれゲートにカラム選択信号を入力しソースを接地しドレインを共通の制御データ出力線と接続または非接続することで異なる制御データを前記制御データ出力線に出力する複数の制御データ出力用トランジスタを備えた請求項５記載の半導体記憶装置。
【請求項７】
制御データ出力回路は、それぞれゲートにカラム選択信号を入力しドレインを共通の制御データ出力線と接続しソースを接地電位と接続または非接続することで異なる制御データを前記制御データ出力線に出力する複数の制御データ出力用トランジスタを備えた請求項５記載の半導体記憶装置。
【請求項８】
それぞれカラム選択信号により選択される複数のビット線と、それぞれ前記ビット線と交差して配置されロウ選択信号を入力する複数のワード線と、前記複数のビット線と前記複数のワード線との各交差点に配置されそれぞれゲートを前記ワード線に接続しソースを接地しドレインを前記ビット線と接続または非接続することで異なるデータを記憶した複数のメモリセルトランジスタと、前記ビット線を前記カラム選択信号により選択しこの選択した前記ビット線のデータを共通データ線へ出力するカラムデコーダと、前記カラム選択信号およびロウ選択信号により選択される前記メモリセルトランジスタのデータを前記ビット線およびカラムデコーダを介して読み出す読み出し回路とを備えた半導体記憶装置であって、
前記共通データ線を電源電位にプリチャージするプリチャージ回路と、
それぞれの前記ビット線と電源電位との間に接続され、その接続されている前記ビット線が前記カラム選択信号により選択されているときであって前記プリチャージ回路によるプリチャージ期間中およびその後に続く読み出し期間中に導通するプリチャージレベル保持回路とを設け、
各ビット線に設けられた前記プリチャージレベル保持回路は、対応する前記ビット線と前記ドレインが接続されるメモリセルトランジスタの数が少ないほど導通時の電流能力を小さくし、数が多いほど導通時の電流能力を大きくしたことを特徴とする半導体記憶装置。
【請求項９】
プリチャージレベル保持回路は、
それぞれのビット線と電源電位との間に接続され、その接続されている前記ビット線がカラム選択信号により選択されているときであってプリチャージ回路によるプリチャージ期間中およびその後に続く読み出し期間中にオンとなるべき信号をゲート入力する一対のプリチャージレベル保持用トランジスタを有し、
各ビット線について、ドレインを前記ビット線と接続するメモリセルトランジスタの数が前記ビット線と接続しないメモリセルトランジスタの数以下の場合に前記一対のプリチャージレベル保持用トランジスタのうちの一方の前記ビット線との接続を行わないようにしたことを特徴とする請求項８記載の半導体記憶装置。
【請求項１０】
プリチャージレベル保持回路は、
それぞれのビット線と電源電位との間に接続され、その接続されている前記ビット線がカラム選択信号により選択されているときであってプリチャージ回路によるプリチャージ期間中およびその後に続く読み出し期間中にオンとなるべき信号をゲート入力する一対のプリチャージレベル保持用トランジスタを有し、
各ビット線について、ドレインを前記ビット線と接続するメモリセルトランジスタの数が前記ビット線と接続しないメモリセルトランジスタの数以下の場合に前記一対のプリチャージレベル保持用トランジスタのうちの一方の前記電源電位との接続を行わないようにしたことを特徴とする請求項８記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、コンタクト方式のマスクＲＯＭ等の半導体記憶装置に関する。
【０００２】
【従来の技術】
図１１は従来の半導体記憶装置として、コンタクト方式のマスクＲＯＭの構成を示す回路図である。コンタクト方式のマスクＲＯＭとは、メモリセルトランジスタのドレインがビット線にコンタクトを介して接続しているか、接続していないかを記憶データの“０”及び“１”に対応させるものである。
【０００３】
図１１に示す従来の半導体記憶装置は、メモリセルアレイ１、カラムデコーダ２、プリチャージ用トランジスタ３、プリチャージレベル保持用トランジスタ４、読み出し回路５、出力回路６から構成される。
【０００４】
メモリセルアレイ１は、Ｎ型ＭＯＳトランジスタのメモリセルＭ１（ｉ，ｊ）（ｉ＝１〜ｍ，ｊ＝１〜ｎ）をマトリクス状に配置して構成する。メモリセルＭ１（ｉ，ｊ）のゲートは行方向（ｉの数値が同一のメモリセル）に共通にワード線ＷＬｉ（ｉ＝１〜ｍ）に各々接続し、ソースは接地電位に接続する。本例において、記憶データが“０”の場合にはメモリセルのドレインはビット線ＢＬｊ（ｊ＝１〜ｎ）に接続し、記憶データが“１”の場合には接続しない。
【０００５】
カラムデコーダ２は、Ｎ型ＭＯＳトランジスタＱｊ（ｊ＝１〜ｎ）から構成する。Ｎ型ＭＯＳトランジスタＱｊ（ｊ＝１〜ｎ）のドレインは全て共通に接続し、ゲートはカラム選択信号線ＣＬｊ（ｊ＝１〜ｎ）に各々接続し、ソースはビット線ＢＬｊ（ｊ＝１〜ｎ）に各々接続する。
【０００６】
プリチャージ用トランジスタ３は、Ｐ型ＭＯＳトランジスタで構成し、ゲートをプリチャージ制御信号線ＮＰＣＬＫに接続し、ソースを電源電位とし、ドレインをカラムデコーダ２を構成するＮ型ＭＯＳトランジスタＱｊ（ｊ＝１〜ｎ）の共通ドレインに接続する。
【０００７】
プリチャージレベル保持用トランジスタ４は、Ｐ型ＭＯＳトランジスタで構成し、ゲートをプリチャージレベル保持制御信号線ＮＨＣＬＫに接続し、ソースを電源電位とし、ドレインをカラムデコーダ２を構成するＮ型ＭＯＳトランジスタＱｊ（ｊ＝１〜ｎ）の共通ドレインに接続する。プリチャージレベル保持用トランジスタ４の電流能力はメモリセルＭ１（ｉ，ｊ）の電流能力より小さい。
【０００８】
読み出し回路５は、センスアンプの回路であり、入力をプリチャージ用トランジスタ３のドレインとプリチャージレベル保持用トランジスタ４のドレインとカラムデコーダ２を構成するＮ型ＭＯＳトランジスタＱｊ（ｊ＝１〜ｎ）の共通ドレインに接続し、読み出しデータ線ＳＯＵＴにデータを出力する。本例ではメモリセルの記憶データが「０」の場合、ＳＯＵＴは「Ｌ」レベルとなり、メモリセルの記憶データが「１」の場合、ＳＯＵＴは「Ｈ」レベルになるものとする。
【０００９】
出力回路６は、読み出しデータ線ＳＯＵＴのデータを入力し、出力端子ＤＯＵＴにデータを出力する。本例では読み出しデータ線ＳＯＵＴのデータが「Ｌ」レベルの場合、出力端子ＤＯＵＴは「Ｌ」を出力し、読み出しデータ線ＳＯＵＴのデータが「Ｈ」レベルの場合、出力端子ＤＯＵＴは「Ｈ」を出力するものとする。
【００１０】
以上のように構成された半導体記憶装置のデータ読み出し動作について、メモリセルＭ１（１,１）のデータを読み出す場合を例に説明する。この場合のタイミングチャートを図１２に示す。
【００１１】
カラム選択信号線ＣＬｊ（ｊ＝１〜ｎ）のうち、ＣＬ１を「Ｈ」レベルにＣＬ２〜ＣＬｎを「Ｌ」レベルに遷移することにより、カラムデコーダ２を構成するトランジスタのうち、Ｎ型ＭＯＳトランジスタＱ１をオン状態にし、その他のトランジスタＱ２〜Ｑｎをオフ状態にする。
【００１２】
次にプリチャージ制御信号線ＮＰＣＬＫをｔ１期間「Ｌ」レベルにし、プリチャージ用トランジスタ３をｔ１期間オン状態にすることで、ビット線ＢＬ１を充電し「Ｈ」レベルにする。プリチャージレベル保持制御信号ＮＨＣＬＫをｔ２期間「Ｌ」レベルにし、ビット線ＢＬ１の「Ｈ」レベルを保持する。
【００１３】
ビット線ＢＬ１が「Ｈ」レベルになった後、ワード線ＷＬ１を非選択の状態である「Ｌ」レベルから選択の状態である「Ｈ」レベルに遷移させ、ＷＬ２〜ＷＬｍを非選択の状態である「Ｌ」レベルにする。これによって、メモリセルＭ１（１,１）のドレインがビット線ＢＬ１に接続されている場合はビット線ＢＬ１に充電された電荷はメモリセルＭ１（１,１）で放電する。ビット線レベル保持用トランジスタ４でビット線ＢＬ１を充電するが、メモリセルＭ１（１，１）の電流能力が大きいのでビット線ＢＬ１は「Ｌ」レベルとなる。メモリセルＭ１（１,１）のドレインがビット線ＢＬ１に接続されてない場合はビット線ＢＬ１に充電された電荷はメモリセルＭ１（１,１）により放電されることなくビット線レベル保持用トランジスタ４でビット線ＢＬ１を充電するのでビット線ＢＬ１は「Ｈ」レベルを保持する。
【００１４】
この結果、読み出し回路５はメモリセルＭ１（１,１）のドレインがビット線ＢＬ１に接続されている場合、読み出しデータ線ＳＯＵＴは「Ｌ」レベルとなり、メモリセルＭ１（１,１）のドレインがビット線ＢＬ１に接続されてない場合、読み出しデータ線ＳＯＵＴは「Ｈ」レベルとなる。この時、出力回路６は出力端子ＤＯＵＴに読み出しデータ線ＳＯＵＴと同一レベルのデータを出力する。
【００１５】
【発明が解決しようとする課題】
上記従来の半導体記憶装置では以下の問題を有している。従来の半導体記憶装置において、記憶データの“０”及び“１”をメモリセルトランジスタのドレインをビット線に接続するか、接続しないかで決定する。記憶データ“１”の場合はメモリセルのオフリーク電流による定常電流があるためプリチャージレベル保持用トランジスタ４でビット線のレベルを“Ｈ”に保持する。プリチャージレベル保持用トランジスタ４の電流能力Ｉpuは、ビット線に接続するメモリセルの個数がプログラム工程まで決まらないため最大個数ｍ個を接続した場合のオフリーク電流Ｉoff ×ｍより大きくする。また、記憶データ“０”の場合は、メモリセルでビット線のレベルを“Ｌ”に放電する。プリチャージレベル保持用トランジスタ４の電流能力Ｉpuは、メモリセルの電流能力Ｉcellよりも小さくする必要がある。この関係を式にすると下記のようになる。
【００１６】
Ｉoff×ｍ ＜ Ｉpu ＜ Ｉcell
この関係により、ビット線に接続するメモリセルの最大個数ｍは制限される。
【００１７】
特に近年、機器の高機能化による記憶容量の大規模化に伴い一本のビット線に接続されるメモリセルの数を増加させる必要がある中で、微細化によりトランジスタのオフリーク電流Ｉoffはトランジスタのオン電流Ｉcellに対して加速的に増加してきており、上記した問題は半導体記憶装置の記憶容量の大規模化を実現する上で大きな課題となってきている。
【００１８】
本発明は、上記した従来の半導体記憶装置における問題を解決するものであり、ビット線かつロウブロック単位でメモリセルの論理を制御してビット線に接続するメモリセルの数を少なくすることで、メモリセル単体のオフリーク電流が増加してもビット線のオフリーク電流を少なくし、また選択ビット線毎にプリチャージレベルを保持する電流能力を変更することにより、記憶容量の大規模化を容易に実現可能な半導体記憶装置を提供することを目的とする。
【００１９】
【課題を解決するための手段】
上記目的を達成するため、本発明は、ビット線かつロウブロック単位でメモリデータの論理を反転・非反転制御可能な構成を採用する。また、選択ビット線毎にプリチャージレベルを保持する電流能力を変更可能な構成を採用する。
【００２０】
請求項１記載の半導体記憶装置は、それぞれカラム選択信号により選択される複数のビット線と、それぞれビット線と交差して配置されロウ選択信号を入力する複数のワード線と、複数のビット線と複数のワード線との各交差点に配置されそれぞれゲートをワード線に接続しソースを接地しドレインをビット線と接続または非接続することで異なるデータを記憶した複数のメモリセルトランジスタと、カラム選択信号およびロウ選択信号により選択されるメモリセルトランジスタのデータをビット線を介して読み出す読み出し回路とを備えた半導体記憶装置であって、カラム選択信号およびロウブロック選択信号に応じて所定の制御データを制御データ出力線へ出力する制御データ出力回路と、制御データ出力線に出力される制御データの値に応じて読み出し回路により読み出されたメモリセルトランジスタのデータを反転または非反転して出力する出力制御回路とを設けたことを特徴とする。
【００２１】
この請求項１の構成によれば、カラム選択信号およびロウブロック選択信号に応じた所定の制御データの値に応じて、メモリセルトランジスタのデータを反転または非反転して出力するため、ビット線かつロウブロック単位で記憶データの論理を制御できる。したがって、ビット線かつロウブロック単位で、ビット線に接続されるメモリセルトランジスタの数が半分より多い場合に、記憶データの論理を反転出力させる（このように制御データを設定する）ことで、ビット線に接続されるメモリセルトランジスタの数を少なくすることが可能となり、メモリセルトランジスタ単体のオフリーク電流が増加してもビット線のオフリーク電流を少なくし、半導体記憶装置の記憶容量の大規模化を容易に実現することが可能となる。
【００２２】
請求項２記載の半導体記憶装置は、請求項１記載の半導体記憶装置において、制御データ出力回路は、それぞれカラム選択信号により選択される複数の制御データ線と、それぞれ制御データ線と交差して配置されロウブロック選択信号を入力する複数のロウブロック選択信号線と、複数の制御データ線と複数のロウブロック選択信号線との各交差点に配置されそれぞれゲートをロウブロック選択信号線に接続しソースを接地しドレインを制御データ線と接続または非接続することで異なる制御データを記憶した複数の制御データ用トランジスタと、制御データ線をカラム選択信号により選択しこの選択した制御データ線のデータを制御データ出力線へ出力する制御データ選択回路とを備えたものである。
【００２３】
この請求項２のように制御データ出力回路を構成することができ、請求項１と同様の効果が得られる。
【００２４】
請求項３記載の半導体記憶装置は、請求項１記載の半導体記憶装置において、制御データ出力回路は、それぞれカラム選択信号により選択される複数の制御データ線と、それぞれ制御データ線と交差して配置されロウブロック選択信号を入力する複数のロウブロック選択信号線と、複数の制御データ線と複数のロウブロック選択信号線との各交差点に配置されそれぞれゲートをロウブロック選択信号線に接続しドレインを制御データ線と接続しソースを接地電位に接続または非接続することで異なる制御データを記憶した複数の制御データ用トランジスタと、制御データ線をカラム選択信号により選択しこの選択した制御データ線のデータを制御データ出力線へ出力する制御データ選択回路とを備えたものである。
【００２５】
この請求項３のように制御データ出力回路を構成することができ、請求項１と同様の効果が得られる。
【００２６】
請求項４記載の半導体記憶装置は、それぞれカラム選択信号により選択される複数のビット線と、それぞれビット線と交差して配置されロウ選択信号を入力する複数のワード線と、複数のビット線と複数のワード線との各交差点に配置されそれぞれゲートをワード線に接続しソースを接地しドレインをビット線と接続または非接続することで異なるデータを記憶した複数のメモリセルトランジスタと、カラム選択信号およびロウ選択信号により選択されるメモリセルトランジスタのデータをビット線を介して読み出す読み出し回路とを備えた半導体記憶装置であって、それぞれロウブロック選択信号を印加する複数のロウブロック選択信号線と、カラム選択信号により複数のロウブロック選択信号線のうちの任意の１つのロウブロック選択信号線を選択しこの選択したロウブロック選択信号線のデータを制御データとして制御データ出力線へ出力する制御データ選択回路と、制御データ出力線に出力される制御データの値に応じて読み出し回路により読み出されたメモリセルトランジスタのデータを反転または非反転して出力する出力制御回路とを設けたことを特徴とする。
【００２７】
この請求項４の構成によれば、カラム選択信号により複数のロウブロック選択信号線のうちの１つを選択しこの選択したロウブロック選択信号線のデータ（制御データ）の値に応じて、メモリセルトランジスタのデータを反転または非反転して出力するため、各ビット線において１つのロウブロックの記憶データの論理を反転できる。したがって、各ビット線において、ビット線に接続されるメモリセルトランジスタの数が最も多いロウブロックにおける記憶データを反転して記憶させ、その記憶データの論理を反転出力させるようにすることで、ビット線に接続されるメモリセルトランジスタの数を少なくすることが可能となり、メモリセルトランジスタ単体のオフリーク電流が増加してもビット線のオフリーク電流を少なくし、半導体記憶装置の記憶容量の大規模化を容易に実現することが可能となる。
【００２８】
請求項５記載の半導体記憶装置は、それぞれカラム選択信号により選択される複数のビット線と、それぞれビット線と交差して配置されロウ選択信号を入力する複数のワード線と、複数のビット線と複数のワード線との各交差点に配置されそれぞれゲートをワード線に接続しソースを接地しドレインをビット線と接続または非接続することで異なるデータを記憶した複数のメモリセルトランジスタと、ビット線をカラム選択信号により選択しこの選択したビット線のデータを共通データ線へ出力するカラムデコーダと、カラム選択信号およびロウ選択信号により選択されるメモリセルトランジスタのデータをビット線およびカラムデコーダを介して読み出す読み出し回路とを備えた半導体記憶装置であって、共通データ線を電源電位にプリチャージするプリチャージ回路と、共通データ線と電源電位との間に接続され、プリチャージ回路によるプリチャージ期間中およびその後に続く読み出し期間中にオンする第１のプリチャージレベル保持用トランジスタと、カラム選択信号に応じて所定の制御データを制御データ出力線へ出力する制御データ出力回路と、共通データ線と電源電位との間に接続され、プリチャージ回路によるプリチャージ期間中およびその後に続く読み出し期間中に制御データ出力線の制御データの値に応じてオンまたはオフする第２のプリチャージレベル保持用トランジスタとを設けたことを特徴とする。
【００２９】
この請求項５の構成によれば、プリチャージレベル保持用トランジスタとして第１および第２のプリチャージ保持用トランジスタを設け、カラム選択信号に応じた制御データの値に応じて第２のプリチャージレベル保持用トランジスタをオンまたはオフすることにより、選択ビット線毎にプリチャージレベル保持用トランジスタの電流能力を変更することが可能となる。したがって、各選択ビット線について、ビット線と接続するメモリセルトランジスタの数がビット線と接続しないメモリセルトランジスタの数以下の場合には第２のプリチャージレベル保持用トランジスタをオフ（このように制御データを設定しておく）にして保持電流能力を小さくし、ビット線と接続するメモリセルトランジスタの数がビット線と接続しないメモリセルトランジスタの数より多い場合には第２のプリチャージレベル保持用トランジスタをオン（このように制御データを設定しておく）にして保持電流能力を大きくすることで、オフリーク電流が増加しても安定動作することを可能とし、半導体記憶装置の記憶容量の大規模化を容易に実現することが可能となる。
【００３０】
請求項６記載の半導体記憶装置は、請求項５記載の半導体記憶装置において、制御データ出力回路は、それぞれゲートにカラム選択信号を入力しソースを接地しドレインを共通の制御データ出力線と接続または非接続することで異なる制御データを制御データ出力線に出力する複数の制御データ出力用トランジスタを備えたものである。
【００３１】
この請求項６のように制御データ出力回路を構成することができ、請求項５と同様の効果が得られる。
【００３２】
請求項７記載の半導体記憶装置は、請求項５記載の半導体記憶装置において、制御データ出力回路は、それぞれゲートにカラム選択信号を入力しドレインを共通の制御データ出力線と接続しソースを接地電位と接続または非接続することで異なる制御データを制御データ出力線に出力する複数の制御データ出力用トランジスタを備えたものである。
【００３３】
この請求項７のように制御データ出力回路を構成することができ、請求項５と同様の効果が得られる。
【００３４】
請求項８記載の半導体記憶装置は、それぞれカラム選択信号により選択される複数のビット線と、それぞれビット線と交差して配置されロウ選択信号を入力する複数のワード線と、複数のビット線と複数のワード線との各交差点に配置されそれぞれゲートをワード線に接続しソースを接地しドレインをビット線と接続または非接続することで異なるデータを記憶した複数のメモリセルトランジスタと、ビット線をカラム選択信号により選択しこの選択したビット線のデータを共通データ線へ出力するカラムデコーダと、カラム選択信号およびロウ選択信号により選択されるメモリセルトランジスタのデータをビット線およびカラムデコーダを介して読み出す読み出し回路とを備えた半導体記憶装置であって、共通データ線を電源電位にプリチャージするプリチャージ回路と、それぞれのビット線と電源電位との間に接続され、その接続されているビット線がカラム選択信号により選択されているときであってプリチャージ回路によるプリチャージ期間中およびその後に続く読み出し期間中に導通するプリチャージレベル保持回路とを設け、各ビット線に設けられたプリチャージレベル保持回路は、対応するビット線とドレインが接続されるメモリセルトランジスタの数が少ないほど導通時の電流能力を小さくし、数が多いほど導通時の電流能力を大きくしたことを特徴とする。
【００３５】
この請求項８の構成によれば、ビット線毎にプリチャージレベル保持回路を設け、ビット線と接続されるメモリセルトランジスタの数が少ないほどプリチャージレベル保持回路の導通時の電流能力を小さくし、数が多いほど導通時の電流能力を大きくし、このようにビット線毎にメモリセルトランジスタの数に応じてプリチャージレベルを保持する電流能力を変更することにより、オフリーク電流が増加しても安定動作することを可能とし、半導体記憶装置の記憶容量の大規模化を容易に実現することが可能となる。
【００３６】
請求項９記載の半導体記憶装置は、請求項８記載の半導体記憶装置において、プリチャージレベル保持回路は、それぞれのビット線と電源電位との間に接続され、その接続されているビット線がカラム選択信号により選択されているときであってプリチャージ回路によるプリチャージ期間中およびその後に続く読み出し期間中にオンとなるべき信号をゲート入力する一対のプリチャージレベル保持用トランジスタを有し、各ビット線について、ドレインをビット線と接続するメモリセルトランジスタの数がビット線と接続しないメモリセルトランジスタの数以下の場合に一対のプリチャージレベル保持用トランジスタのうちの一方のビット線との接続を行わないようにしたことを特徴とする。
【００３７】
この請求項９のようにプリチャージレベル保持回路を構成することができ、請求項８と同様の効果が得られる。
【００３８】
請求項１０記載の半導体記憶装置は、請求項８記載の半導体記憶装置において、プリチャージレベル保持回路は、それぞれのビット線と電源電位との間に接続され、その接続されているビット線がカラム選択信号により選択されているときであってプリチャージ回路によるプリチャージ期間中およびその後に続く読み出し期間中にオンとなるべき信号をゲート入力する一対のプリチャージレベル保持用トランジスタを有し、各ビット線について、ドレインをビット線と接続するメモリセルトランジスタの数がビット線と接続しないメモリセルトランジスタの数以下の場合に一対のプリチャージレベル保持用トランジスタのうちの一方の電源電位との接続を行わないようにしたことを特徴とする。
【００３９】
この請求項１０のようにプリチャージレベル保持回路を構成することができ、請求項８と同様の効果が得られる。
【００４０】
【発明の実施の形態】
（第１の実施の形態）
図１は本発明の第１の実施の形態に係る半導体記憶装置の構成を示す回路図である。
【００４１】
図１に示す半導体記憶装置は、メモリセルアレイ１、カラムデコーダ２、プリチャージ用トランジスタ３、プリチャージレベル保持用トランジスタ４、読み出し回路５、制御データ用メモリセルアレイ７、制御データ用カラムデコーダ８、制御データ用プリチャージトランジスタ９、制御データ用プリチャージレベル保持用トランジスタ１０、バッファー１１、インバータ１２，１３、トランスファーゲート１４、１５、出力回路６から構成する。メモリセルアレイ１、カラムデコーダ２、プリチャージ用トランジスタ３、プリチャージレベル保持用トランジスタ４、読み出し回路５、出力回路６は従来例と同様であるので、同一の構成要素には同一の符号を付してその説明を省略する。
【００４２】
制御データ用メモリセルアレイ７は、Ｎ型ＭＯＳトランジスタのメモリセルＭ２（ｋ，ｊ）（ｋ＝１〜ｐ，ｊ＝１〜ｎ）をマトリクス状に配置して構成する。メモリセルＭ２（ｋ，ｊ）のゲートは行方向（ｋの数値が同一のメモリセル）に共通にロウブロック選択信号ＢＳｋ（ｋ＝１〜ｐ）に各々接続し、ソースは接地電位に接続する。本実施の形態において、メモリセルアレイ１のデータ論理を反転する場合にはメモリセルＭ２のドレインはビット線ＦＬｊ（ｊ＝１〜ｎ）に接続し、データ論理を反転しない場合には接続しない。
【００４３】
ここで、ロウブロック選択信号ＢＳｋ（ｋ＝１〜ｐ）は、メモリセルアレイ１の複数のワード線、例えばＷＬ１〜ＷＬ８が選択された時に選択状態になる信号のように、複数のロウ選択信号が選択された時に選択される信号である。各ワード線はロウ選択信号が入力され選択される。ロウブロック選択信号ＢＳｋ（ｋ＝１〜ｐ）と、選択されるワード線ＷＬｉ（ｉ＝１〜ｍ）との関係について説明する。図２に示すように、ＢＳｋは、ワード線をｍ／ｐ本単位のブロック（グループ）にして選択し、ＷＬ（ｍ（ｋ−１）／ｐ＋１）〜ＷＬ（ｍｋ／ｐ）が選択された時に、選択状態になる。例えば、ＢＳ１は、ＷＬ１〜ＷＬ（ｍ／ｐ）が選択された時に選択状態になる信号であり、ＢＳｐは、ＷＬ（ｍ（ｐ−１）／ｐ＋１）〜ＷＬ（ｍ）が選択された時に選択状態になる信号である。
【００４４】
また、制御データ用メモリセルアレイ７中の各メモリセルＭ２（ｋ，ｊ）と、メモリセルアレイ１中の各メモリセルＭ１（ｉ，ｊ）との関係については、メモリセルＭ２（ｋ，ｊ）が、メモリセルＭ１（ｍ（ｋ−１）／ｐ＋１，ｊ）〜Ｍ１（ｍｋ／ｐ，ｊ）の論理を制御することになる（ｋ＝１〜ｐ、ｉ＝１〜ｍ、ｊ＝１〜ｎ）。例えば、Ｍ２（１，１）は、Ｍ１（１，１）〜Ｍ１（ｍ／ｐ，１）の論理を、Ｍ２（ｐ，１）は、Ｍ１（ｍ（ｐ−１）／ｐ＋１，１）〜Ｍ１（ｍ，１）の論理を、Ｍ２（１，ｎ）は、Ｍ１（１，ｎ）〜Ｍ１（ｍ／ｐ，ｎ）の論理を、Ｍ２（ｐ，ｎ）は、Ｍ１（ｍ（ｐ−１）／ｐ＋１，ｎ）〜Ｍ１（ｍ，ｎ）の論理を制御することになる。
【００４５】
制御データ用カラムデコーダ８は、Ｎ型ＭＯＳトランジスタＱＦｊ（ｊ＝１〜ｎ）から構成する。Ｎ型ＭＯＳトランジスタＱＦｊ（ｊ＝１〜ｎ）のドレインは全て共通に接続し、ゲートはカラム選択信号線ＣＬｊ（ｊ＝１〜ｎ）に各々接続し、ソースはビット線ＦＬｊ（ｊ＝１〜ｎ）に各々接続している。
【００４６】
制御データ用プリチャージトランジスタ９は、Ｐ型ＭＯＳトランジスタで構成し、ゲートをプリチャージ制御信号線ＮＰＣＬＫに接続し、ソースを電源電位とし、ドレインを制御データ用カラムデコーダ８を構成するＮ型ＭＯＳトランジスタＱＦｊ（ｊ＝１〜ｎ）の共通ドレインに接続する。
【００４７】
制御データ用プリチャージレベル保持用トランジスタ１０は、Ｐ型ＭＯＳトランジスタで構成され、ゲートをプリチャージレベル保持制御信号線ＮＨＣＬＫに接続し、ソースを電源電位とし、ドレインを制御データ用カラムデコーダ８を構成するＮ型ＭＯＳトランジスタＱＦｊ（ｊ＝１〜ｎ）のドレインに接続する。
【００４８】
バッファー１１は、制御データ用カラムデコーダ８を構成するＮ型ＭＯＳトランジスタＱＦｊ（ｊ＝１〜ｎ）のドレイン信号ＦＩＮを入力し制御データ信号ＦＯＵＴを出力する。
【００４９】
インバータ１２は、読み出し回路５の出力データを入力し、反転データを出力する。インバータ１３は、制御データ信号ＦＯＵＴを入力し、反転信号を出力する。トランスファーゲート１４は、ゲート端子に制御データ信号ＦＯＵＴを接続し、ソース端子に読み出し回路５の出力データを接続し、ドレイン端子を出力回路６の入力端子に接続する。トランスファーゲート１５は、ゲート端子にインバータ１３の出力信号を入力し、ソース端子にインバータ１２の出力データを接続し、ドレイン端子を出力回路６の入力端子に接続する。
【００５０】
制御データ用カラムデコーダ８を構成するＮ型ＭＯＳトランジスタＱＦｊ（ｊ＝１〜ｎ）のドレイン信号ＦＩＮが「Ｈ」レベルのとき、制御データ信号ＦＯＵＴも「Ｈ」レベルで、トランスファーゲート１４がオン、トランスファーゲート１５がオフとなり、読み出しデータ線ＳＯＵＴと同一レベルのデータが出力回路６から出力データＤＯＵＴとして出力される。また、ドレイン信号ＦＩＮが「Ｌ」レベルのとき、制御データ信号ＦＯＵＴも「Ｌ」レベルで、トランスファーゲート１４がオフ、トランスファーゲート１５がオンとなり、読み出しデータ線ＳＯＵＴのデータがインバータ１２で反転されて出力回路６へ入力され、読み出しデータ線ＳＯＵＴのレベルが反転されたデータが出力データＤＯＵＴとして出力される。
【００５１】
以上のように構成された半導体記憶装置のデータを読み出す動作について、メモリセルＭ１（１,１）のデータを読み出す場合を例にとり説明する。この場合のタイミングチャートを図３に示す。
【００５２】
カラム選択信号線ＣＬｊ（ｊ＝１〜ｎ）のうち、ＣＬ１を「Ｈ」レベルにＣＬ２〜ＣＬｎを「Ｌ」レベルに遷移することにより、カラムデコーダ２を構成するトランジスタのうち、Ｎ型ＭＯＳトランジスタＱ１をオン状態にし、その他のトランジスタＱ２〜Ｑｎをオフ状態にする。また、制御データ用のカラムデコーダ８を構成するトランジスタのうち、Ｎ型ＭＯＳトランジスタＱＦ１をオン状態にし、その他のトランジスタＱＦ２〜ＱＦｎをオフ状態にする。
【００５３】
次にプリチャージ制御信号線ＮＰＣＬＫをｔ１期間「Ｌ」レベルにし、プリチャージ用トランジスタ３を一定時間オン状態にすることで、ビット線ＢＬ１を充電し「Ｈ」レベルにする。同時に制御データ用プリチャージトランジスタ９を一定時間オン状態にすることで、制御データ用メモリセルのビット線ＦＬ１を充電し「Ｈ」レベルにする。
【００５４】
ビット線ＢＬ１が「Ｈ」レベルになった後、ワード線ＷＬ１を非選択の状態である「Ｌ」レベルから選択の状態である「Ｈ」レベルに、ＷＬ２〜ＷＬｍを非選択の状態である「Ｌ」レベルにすることにより、メモリセルＭ１（１,１）のドレインがビット線ＢＬ１に接続されている場合はビット線ＢＬ１に充電された電荷はメモリセルＭ１（１,１）により放電されビット線ＢＬ１は「Ｌ」レベルとなり、メモリセルＭ１（１,１）のドレインがビット線ＢＬ１に接続されてない場合はビット線ＢＬ１に充電された電荷はメモリセルＭ１（１,１）により放電されることなくビット線ＢＬ１は「Ｈ」レベルを保持する。この結果、読み出し回路５はメモリセルＭ１（１,１）のドレインがビット線ＢＬ１に接続されている場合、読み出しデータ線ＳＯＵＴは「Ｌ」レベルとなり、メモリセルＭ１（１,１）のドレインがビット線ＢＬ１に接続されてない場合、読み出しデータ線ＳＯＵＴは「Ｈ」レベルとなる。
【００５５】
ビット線ＦＬ１が「Ｈ」レベルになった後、ワード線ＷＬ１を含むロウブロック選択信号ＢＳ１を非選択の状態である「Ｌ」レベルから選択の状態である「Ｈ」レベルに、ＢＳ２〜ＢＳｐを非選択の状態である「Ｌ」レベルにすることにより、メモリセルＭ２（１,１）のドレインがビット線ＦＬ１に接続されている場合はビット線ＦＬ１に充電された電荷はメモリセルＭ２（１,１）により放電されビット線ＦＬ１は「Ｌ」レベルとなり、メモリセルＭ２（１,１）のドレインがビット線ＦＬ１に接続されてない場合はビット線ＦＬ１に充電された電荷はメモリセルＭ２（１,１）により放電されることなくビット線ＦＬ１は「Ｈ」レベルを保持する。この結果、メモリセルＭ２（１,１）のドレインがビット線ＦＬ１に接続されている場合、制御データ信号ＦＯＵＴは「Ｌ」レベルとなり、メモリセルＭ２（１,１）のドレインがビット線ＦＬ１に接続されてない場合、制御データ信号ＦＯＵＴは「Ｈ」レベルとなる。
【００５６】
制御データ信号ＦＯＵＴが「Ｈ」レベルの場合、出力回路６は、メモリセルＭ１（１,１）のドレインがビット線ＢＬ１に接続されている場合、出力データＤＯＵＴは「Ｌ」レベルとなり、メモリセルＭ１（１,１）のドレインがビット線ＢＬ１に接続されてない場合、出力データＤＯＵＴは「Ｈ」レベルとなり、読み出しデータ線ＳＯＵＴと同一レベルのデータを出力する。また、制御データ信号ＦＯＵＴが「Ｌ」レベルの場合、出力回路６は、メモリセルＭ１（１,１）のドレインがビット線ＢＬ１に接続されている場合、出力データＤＯＵＴは「Ｈ」レベルとなり、メモリセルＭ１（１,１）のドレインがビット線ＢＬ１に接続されてない場合、出力データＤＯＵＴは「Ｌ」レベルとなり、読み出しデータ線ＳＯＵＴと反転のデータを出力する。
【００５７】
上記のように、本実施の形態によれば、制御データ用メモリアレイ７の制御データでメモリアレイ１のデータの論理を制御する。制御データ用メモリアレイ７のメモリセルＭ２（ｋ、ｊ）に対応するメモリアレイ１のメモリセルＭ１（ｉ，ｊ）の半分以下が「Ｌ」レベルの記憶データの場合は、メモリセルＭ２（ｋ，ｊ）のドレインをビット線ＦＬｊに接続せず、メモリセルＭ１（ｉ，ｊ）は従来同様「Ｌ」レベルの記憶データに対してビット線ＢＬｊに接続し、「Ｈ」レベルの記憶データに対しては接続しないようにし、制御データ用メモリアレイ７のメモリセルＭ２（ｋ、ｊ）に対応するメモリアレイ１のメモリセルＭ１（ｉ，ｊ）の半分を超える数のメモリセルが「Ｌ」レベルの記憶データの場合は、メモリセルＭ２（ｋ，ｊ）のドレインをビット線ＦＬｊに接続し、メモリセルＭ１（ｉ，ｊ）は「Ｈ」レベルの記憶データに対してビット線ＢＬｊに接続し、「Ｌ」レベルの記憶データに対しては接続しないことにより、ビット線ＢＬｊに接続するメモリセルＭ１（ｉ，ｊ）の数を少なくし、オフリーク電流の影響を削減することを可能とする。すなわち、ビット線ＢＬｊに接続するメモリセルＭ１（ｉ，ｊ）の数を少なくすることで、メモリセルＭ１（ｉ，ｊ）単体のオフリーク電流が増加してもビット線ＢＬｊのオフリーク電流を少なくすることができ、これにより、プリチャージレベル保持用トランジスタ４とメモリセルＭ１（ｉ，ｊ）との電流能力差の確保が容易になり、安定した動作を可能にするとともに半導体記憶装置の記憶容量の大規模化を容易に実現することが可能となる。
【００５８】
なお、本実施の形態では、読み出しデータ線ＳＯＵＴのデータを反転・非反転して出力データＤＯＵＴとするために、制御データ用メモリアレイ７のメモリセルＭ２（ｋ、ｊ）のドレインをビット線ＦＬｊに接続・非接続するように構成したが、制御データ用メモリアレイ７のメモリセルＭ２（ｋ、ｊ）のドレインはビット線ＦＬｊに接続しておき、メモリセルＭ２（ｋ、ｊ）のソースを接地電位に接続・非接続するように構成してもよい。
【００５９】
（第２の実施の形態）
図４は本発明の第２の実施の形態に係る半導体記憶装置の構成を示す回路図である。
【００６０】
図４に示す半導体記憶装置は、メモリセルアレイ１、カラムデコーダ２、プリチャージ用トランジスタ３、プリチャージレベル保持用トランジスタ４、読み出し回路５、制御データ用カラムデコーダ８、制御データ用プリチャージトランジスタ９、制御データ用プリチャージレベル保持用トランジスタ１０、バッファー１１、インバータ１２，１３、トランスファーゲート１４、１５、出力回路６から構成する。メモリセルアレイ１、カラムデコーダ２、プリチャージ用トランジスタ３、プリチャージレベル保持用トランジスタ４、読み出し回路５、出力回路６は従来例と同様であり、制御データ用カラムデコーダ８、制御データ用プリチャージトランジスタ９、制御データ用プリチャージレベル保持用トランジスタ１０、バッファー１１、インバータ１２，１３、トランスファーゲート１４，１５は、第１の実施の形態と同様であり、同一の構成要素には同一の符号を付してその説明を省略する。
【００６１】
制御データ用カラムデコーダ８は、Ｎ型ＭＯＳトランジスタＱＦｊ（ｊ＝１〜ｎ）から構成する。Ｎ型ＭＯＳトランジスタＱＦｊ（ｊ＝１〜ｎ）のドレインは全て共通に接続し、ゲートはカラム選択信号線ＣＬｊ（ｊ＝１〜ｎ）に各々接続し、ソースはブロック選択の反転信号ＮＢＳｋ（ｋ＝１〜ｐ）をメモリセルアレイ１のデータに応じて選択し接続する。
【００６２】
ここでブロック選択の反転信号ＮＢＳｋ（ｋ＝１〜ｐ）とワード線ＷＬｉ（ｉ＝１〜ｍ）との関係は、図５に示すように、ＮＢＳ１〜ＮＢＳ（ｐ−２）はそれぞれワード線数ｍの半分を選択する異なる組合せであり、ＮＢＳ（ｐ−１）は全てのワード線に対して「Ｌ」（論理反転）、ＮＢＳｐは全てのワード線に対して「Ｈ」（正論理）の制御となる。
【００６３】
以上のように構成された半導体記憶装置のデータを読み出す動作について、メモリセルＭ１（１,１）のデータを読み出す場合を例にとり説明する。この場合のタイミングチャートを図６に示す。
【００６４】
カラム選択信号線ＣＬｊ（ｊ＝１〜ｎ）のうち、ＣＬ１を「Ｈ」レベルにＣＬ２〜ＣＬｎを「Ｌ」レベルに遷移することにより、カラムデコーダ２を構成するトランジスタのうち、Ｎ型ＭＯＳトランジスタＱ１をオン状態にし、その他のトランジスタＱ２〜Ｑｎをオフ状態にする。また、制御データ用のカラムデコーダ８を構成するトランジスタのうち、Ｎ型ＭＯＳトランジスタＱＦ１をオン状態にし、その他のトランジスタＱＦ２〜ＱＦｎをオフ状態にする。
【００６５】
次にプリチャージ制御信号線ＮＰＣＬＫをｔ１期間「Ｌ」レベルにし、プリチャージ用トランジスタ３を一定時間オン状態にすることで、ビット線ＢＬ１を充電し「Ｈ」レベルにする。同時に制御データ用プリチャージトランジスタ９を一定時間オン状態にすることで、制御データ信号ＦＯＵＴを出力するバッファー１１の入力ＦＩＮを「Ｈ」レベルにする。
【００６６】
ビット線ＢＬ１が「Ｈ」レベルになった後、ワード線ＷＬ１を非選択の状態である「Ｌ」レベルから選択の状態である「Ｈ」レベルに、ＷＬ２〜ＷＬｍを非選択の状態である「Ｌ」レベルにすることにより、メモリセルＭ１（１,１）のドレインがビット線ＢＬ１に接続されている場合はビット線ＢＬ１に充電された電荷はメモリセルＭ１（１,１）により放電されビット線ＢＬ１は「Ｌ」レベルとなり、メモリセルＭ１（１,１）のドレインがビット線ＢＬ１に接続されてない場合はビット線ＢＬ１に充電された電荷はメモリセルＭ１（１,１）により放電されることなくビット線ＢＬ１は「Ｈ」レベルを保持する。この結果、読み出し回路５はメモリセルＭ１（１,１）のドレインがビット線ＢＬ１に接続されている場合、読み出しデータ線ＳＯＵＴは「Ｌ」レベルとなり、メモリセルＭ１（１,１）のドレインがビット線ＢＬ１に接続されてない場合、読み出しデータ線ＳＯＵＴは「Ｈ」レベルとなる。
【００６７】
バッファー１１の入力ＦＩＮが「Ｈ」レベルになった後、ワード線ＷＬ１を含むロウブロック選択の反転信号ＮＢＳ１を非選択の状態である「Ｈ」レベルから選択の状態である「Ｌ」レベルに、ＮＢＳ２を非選択の状態である「Ｈ」レベルにすることにより、トランジスタＱＦ１のソースがＮＢＳ１に接続されている場合はＦＩＮに充電された電荷はトランジスタＱＦ１を介してＮＢＳ１信号により放電されＦＩＮは「Ｌ」レベルとなり、トランジスタＱＦ１のソースがＮＢＳ２に接続されている場合はＦＩＮに充電された電荷はトランジスタＱＦ１により放電されることなくＦＩＮは「Ｈ」レベルを保持する。この結果、トランジスタＱＦ１のソースにＮＢＳ１信号が接続されている場合、制御データ信号ＦＯＵＴは「Ｌ」レベルとなり、トランジスタＱＦ１のソースにＮＢＳ２信号が接続されている場合、制御データ信号ＦＯＵＴは「Ｈ」レベルとなる。
【００６８】
制御データ信号ＦＯＵＴが「Ｈ」レベルの場合、出力回路６は、メモリセルＭ１（１,１）のドレインがビット線ＢＬ１に接続されている場合、出力データＤＯＵＴは「Ｌ」レベルとなり、メモリセルＭ１（１,１）のドレインがビット線ＢＬ１に接続されてない場合、出力データＤＯＵＴは「Ｈ」レベルとなり、読み出しデータ線ＳＯＵＴと同一レベルのデータを出力する。また、制御データ信号ＦＯＵＴが「Ｌ」レベルの場合、出力回路６は、メモリセルＭ１（１,１）のドレインがビット線ＢＬ１に接続されている場合、出力データＤＯＵＴは「Ｈ」レベルとなり、メモリセルＭ１（１,１）のドレインがビット線ＢＬ１に接続されてない場合、出力データＤＯＵＴは「Ｌ」レベルとなり、読み出しデータ線ＳＯＵＴと反転のデータを出力する。
【００６９】
上記のように、本実施の形態によれば、制御データ用カラムデコーダ８を構成するＮ型ＭＯＳトランジスタＱＦｊのソース端子にロウブロック選択の反転信号ＮＢＳｋ（ｋ＝１〜ｐ）を選択して接続しメモリアレイ１のデータの論理を制御する。メモリセルアレイ１の任意のビット線ＢＬｊにおいてロウブロック単位の複数のメモリセル群のうち、記憶データが「Ｌ」であるメモリセルの数がそのメモリセル群の半数を超えて最も多いメモリセル群に対応するロウブロック選択の反転信号ＮＢＳｋ（ｋ＝１〜ｐ）を、上記任意のビット線ＢＬｊに対応するカラム選択信号ＣＬｊをゲート接続した制御データ用のトランジスタＱＦｊのソース端子に接続するとともに、上記の記憶データが「Ｌ」である数が最も多いメモリセル群のメモリセルＭ１（ｉ，ｊ）は「Ｈ」レベルの記憶データに対してビット線ＢＬｊに接続し、「Ｌ」レベルの記憶データに対しては接続しないようにすることにより、ビット線ＢＬｊに接続するメモリセルＭ１（ｉ，ｊ）の数を少なくし、オフリーク電流の影響を削減することを可能とする。すなわち、ビット線ＢＬｊに接続するメモリセルＭ１（ｉ，ｊ）の数を少なくすることで、メモリセルＭ１（ｉ，ｊ）単体のオフリーク電流が増加してもビット線ＢＬｊのオフリーク電流を少なくすることができ、これにより、プリチャージレベル保持用トランジスタ４とメモリセルＭ１（ｉ，ｊ）との電流能力差の確保が容易になり、安定した動作を可能にするとともに半導体記憶装置の記憶容量の大規模化を容易に実現することが可能となる。
【００７０】
なお、図４では、ビット線ＢＬ１について記憶データが「Ｌ」であるメモリセルが最も多いロウブロックは、ロウブロック選択の反転信号ＮＢＳ１に対応するロウブロックであり、ビット線ＢＬ２について記憶データが「Ｌ」であるメモリセルが最も多いロウブロックは、ロウブロック選択の反転信号ＮＢＳ２に対応するロウブロックである場合を例示している。
【００７１】
本実施の形態では、論理制御の変更をトランジスタＱＦｊのソース端子の接続信号を変える構成で出来るため、第１の実施の形態に対して論理制御回路の小面積化が可能となる。
【００７２】
（第３の実施の形態）
図７は本発明の第３の実施の形態に係る半導体記憶装置の構成を示す回路図である。
【００７３】
図７に示す半導体記憶装置は、メモリセルアレイ１、カラムデコーダ２、プリチャージ用トランジスタ３、プリチャージレベル保持用トランジスタ４，１７、読み出し回路５、出力回路６、制御データ用カラムデコーダ８、制御データ用プリチャージレベル保持用トランジスタ１０、インバータ１８、２入力ＮＡＮＤ回路１６から構成する。メモリセルアレイ１、カラムデコーダ２、プリチャージ用トランジスタ３、プリチャージレベル保持用トランジスタ４、読み出し回路５、出力回路６は従来例と同様であり、制御データ用カラムデコーダ８、制御データ用プリチャージレベル保持用トランジスタ１０は、第２の実施の形態と同様であり、同一の構成要素には同一の符号を付してその説明を省略する。
【００７４】
インバータ１８は、プリチャージレベル保持制御信号ＮＨＣＬＫを入力して反転信号を出力する。２入力ＮＡＮＤ回路１６は、制御データ用カラムデコーダ８の共通ドレイン端子のＦＩＮとインバータ１８の出力を入力し、第２のプリチャージレベル保持信号ＮＨＣＬＫ１を出力する。プリチャージレベル保持用トランジスタ１７は、第２のプリチャージレベル保持信号ＮＨＣＬＫ１をゲート端子に入力し、ソース端子は電源電位に接続し、ドレイン端子をカラムデコーダ２の共通ドレイン端子に接続する。
【００７５】
また、本実施の形態では、制御データ用カラムデコーダ８を構成するＮ型ＭＯＳトランジスタＱＦｊ（ｊ＝１〜ｎ）のソースは全て接地され、ドレインはそれぞれ共通ドレイン端子ＦＩＮに接続あるいは非接続される。
【００７６】
以上のように構成された半導体記憶装置のデータを読み出す動作について、メモリセルＭ１（１,１）のデータを読み出す場合を例にとり説明する。この場合のタイミングチャートを図８に示す。
【００７７】
カラム選択信号線ＣＬｊ（ｊ＝１〜ｎ）のうち、ＣＬ１を「Ｈ」レベルにＣＬ２〜ＣＬｎを「Ｌ」レベルに遷移することにより、カラムデコーダ２を構成するトランジスタのうち、Ｎ型ＭＯＳトランジスタＱ１をオン状態にし、その他のトランジスタＱ２〜Ｑｎをオフ状態にする。また、制御データ用のカラムデコーダ８を構成するトランジスタのうち、Ｎ型ＭＯＳトランジスタＱＦ１をオン状態にし、その他のトランジスタＱＦ２〜ＱＦｎをオフ状態にする。
【００７８】
次にプリチャージ制御信号線ＮＰＣＬＫをｔ１期間「Ｌ」レベルにし、プリチャージ用トランジスタ３を一定時間オン状態にすることで、ビット線ＢＬ１を充電し「Ｈ」レベルにする。プリチャージ制御信号線ＮＰＣＬＫを「Ｌ」レベルにすると同時に、プリチャージレベル保持制御信号線ＮＨＣＬＫを「Ｌ」レベルにし、制御データ用プリチャージレベル保持用トランジスタ１０をオン状態にすることで、制御データ用カラムデコーダ８のトランジスタＱＦ１のドレイン端子を共通ドレイン端子ＦＩＮに接続していない場合は制御データ用カラムデコーダ８の共通ドレイン端子ＦＩＮは「Ｈ」レベルになり、接続している場合は制御データ用カラムデコーダ８の共通ドレイン端子ＦＩＮは「Ｌ」レベルになる。
【００７９】
ビット線ＢＬ１が「Ｈ」レベルになった後、ワード線ＷＬ１を非選択の状態である「Ｌ」レベルから選択の状態である「Ｈ」レベルに、ＷＬ２〜ＷＬｍを非選択の状態である「Ｌ」レベルにすることにより、メモリセルＭ１（１,１）のドレインがビット線ＢＬ１に接続されている場合はビット線ＢＬ１に充電された電荷はメモリセルＭ１（１,１）により放電されビット線ＢＬ１は「Ｌ」レベルとなり、メモリセルＭ１（１,１）のドレインがビット線ＢＬ１に接続されてない場合はビット線ＢＬ１に充電された電荷はメモリセルＭ１（１,１）により放電されることなくビット線ＢＬ１は「Ｈ」レベルを保持する。この結果、読み出し回路５は、メモリセルＭ１（１,１）のドレインがビット線ＢＬ１に接続されている場合、読み出しデータ線ＳＯＵＴは「Ｌ」レベルとなり、メモリセルＭ１（１,１）のドレインがビット線ＢＬ１に接続されてない場合、読み出しデータ線ＳＯＵＴは「Ｈ」レベルとなる。出力回路６は読み出しデータ信号ＳＯＵＴと同一レベルのデータを出力する。
【００８０】
制御データ用カラムデコーダ８の共通ドレイン端子および２入力ＮＡＮＤ回路１６の入力端子のＦＩＮが「Ｌ」レベルの場合は、第２のプリチャージレベル保持信号ＮＨＣＬＫ１は「Ｈ」レベルとなり第２のプリチャージレベル保持用トランジスタ１７は非選択（オフ）状態となり、ＦＩＮが「Ｈ」レベルの場合は、第２のプリチャージレベル保持信号ＮＨＣＬＫ１はプリチャージレベル保持信号ＮＨＣＬＫと同じ信号になり第２のプリチャージレベル保持用トランジスタ１７は選択（オン）状態となる。
【００８１】
上記のように、本実施の形態によれば、制御データ用カラムデコーダ８のトランジスタＱＦｊのドレイン端子を共通ドレイン端子ＦＩＮに接続するかあるいは接続しないかで、選択ビット線ＢＬｊ毎に第２のプリチャージレベル保持用トランジスタ１７を選択（オン）状態にするかあるいは非選択（オフ）状態にすることができ、選択ビット線ＢＬｊ毎にプリチャージレベルを保持する電流能力を変更することが出来る。ビット線ＢＬｊに接続するメモリセルトランジスタＭ１（ｉ，ｊ）の数がｍ／２以下の場合は、制御データ用カラムデコーダ８のトランジスタＱＦｊのドレイン端子を共通ドレイン端子ＦＩＮに接続して第２のプリチャージレベル保持用トランジスタ１７を非選択状態にして保持電流能力を小さくし、ｍ／２より多い場合は、制御データ用カラムデコーダ８のトランジスタＱＦｊのドレイン端子を共通ドレイン端子ＦＩＮに接続せずに第２のプリチャージレベル保持用トランジスタ１７を選択状態にして保持電流能力を大きくすることで、オフリーク電流が増加しても安定動作することを可能とし、半導体記憶装置の記憶容量の大規模化を容易に実現することが可能となる。
【００８２】
なお、本実施の形態では、制御データ用カラムデコーダ８のトランジスタＱＦｊのドレイン端子を共通ドレイン端子ＦＩＮに接続するかあるいは接続しないかで、選択ビット線ＢＬｊ毎に第２のプリチャージレベル保持用トランジスタ１７を選択（オン）状態にするかあるいは非選択（オフ）状態にするかようにしたが、制御データ用カラムデコーダ８のトランジスタＱＦｊの全てのドレイン端子を共通ドレイン端子ＦＩＮに接続しておき、トランジスタＱＦｊのそれぞれのソース端子を接地電位に接続するかあるいは接続しないかで、選択ビット線ＢＬｊ毎に第２のプリチャージレベル保持用トランジスタ１７を選択（オン）状態にするかあるいは非選択（オフ）状態にするようにしてもよく、同様の効果が得られる。
【００８３】
（第４の実施の形態）
図９は本発明の第４の実施の形態に係る半導体記憶装置の構成を示す回路図である。
【００８４】
図９に示す半導体記憶装置は、メモリセルアレイ１、カラムデコーダ２、プリチャージ用トランジスタ３、読み出し回路５、出力回路６、プリチャージレベル保持用回路１９から構成する。メモリセルアレイ１、カラムデコーダ２、プリチャージ用トランジスタ３、読み出し回路５、出力回路６は従来例と同様であり、同一の構成要素には同一の符号を付してその説明を省略する。
【００８５】
プリチャージレベル保持用回路１９は、Ｐ型ＭＯＳトランジスタのＨｊ１、Ｈｊ２（ｊ＝１〜ｎ）で構成する。トランジスタＨｊ１、Ｈｊ２（ｊ＝１〜ｎ）のゲート端子はプリチャージレベル保持信号線ＮＨＣＬＫｊ（ｊ＝１〜ｎ）に接続し、ソース端子は電源電位に接続し、いずれか一方のトランジスタＨｊ１のドレイン端子はビット線ＢＬｊ（ｊ＝１〜ｎ）に接続し、他方のトランジスタＨｊ２のドレイン端子はビット線ＢＬｊ（ｊ＝１〜ｎ）に接続あるいは非接続にする。
【００８６】
それぞれのプリチャージレベル保持信号線ＮＨＣＬＫｊ（ｊ＝１〜ｎ）には、カラム選択信号線ＣＬｊ（ｊ＝１〜ｎ）の信号と、従来（図１１）でも用いられていたプリチャージレベル保持制御信号線ＮＨＣＬＫの信号を反転させた信号とを２入力ＮＡＮＤ回路に入力し、その出力信号が入力される。例えば、プリチャージレベル保持信号線ＮＨＣＬＫ１には、カラム選択信号線ＣＬ１の信号と、プリチャージレベル保持制御信号線ＮＨＣＬＫの信号を反転させた信号とを２入力ＮＡＮＤ回路に入力し、その出力信号が入力される。
【００８７】
以上のように構成された半導体記憶装置のデータを読み出す動作について、メモリセルＭ１（１,１）のデータを読み出す場合を例に説明する。この場合のタイミングチャートを図１０に示す。
【００８８】
カラム選択信号線ＣＬｊ（ｊ＝１〜ｎ）のうち、ＣＬ１を「Ｈ」レベルにＣＬ２〜ＣＬｎを「Ｌ」レベルに遷移することにより、カラムデコーダ２を構成するトランジスタのうち、Ｎ型ＭＯＳトランジスタＱ１をオン状態にし、その他のトランジスタＱ２〜Ｑｎをオフ状態にする。
【００８９】
次にプリチャージ制御信号線ＮＰＣＬＫをｔ１期間「Ｌ」レベルにし、プリチャージ用トランジスタ３を一定時間オン状態にすることで、ビット線ＢＬ１を充電し「Ｈ」レベルにする。
【００９０】
同時にカラム選択信号線ＣＬ１に対応するプリチャージレベル保持信号線ＮＨＣＬＫ１を「Ｌ」レベルにＮＨＣＬＫ２〜ＮＨＣＬＫｎを「Ｈ」レベルに遷移することにより、プリチャージレベル保持用回路１９を構成するトランジスタのうちＰ型ＭＯＳトランジスタＨ１１、Ｈ１２をオン状態にし、その他のトランジスタＨ２１〜Ｈｎ１、Ｈ２２〜Ｈｎ２をオフ状態にする。
【００９１】
ビット線ＢＬ１が「Ｈ」レベルになった後、ワード線ＷＬ１を非選択の状態である「Ｌ」レベルから選択の状態である「Ｈ」レベルに、ＷＬ２〜ＷＬｍを非選択の状態である「Ｌ」レベルにすることにより、メモリセルＭ１（１,１）のドレインがビット線ＢＬ１に接続されている場合はビット線ＢＬ１に充電された電荷はメモリセルＭ１（１,１）により放電されビット線ＢＬ１は「Ｌ」レベルとなり、メモリセルＭ１（１,１）のドレインがビット線ＢＬ１に接続されてない場合はビット線ＢＬ１に充電された電荷はメモリセルＭ１（１,１）により放電されることなくビット線ＢＬ１は「Ｈ」レベルを保持する。この結果、読み出し回路５はメモリセルＭ１（１,１）のドレインがビット線ＢＬ１に接続されている場合、読み出しデータ線ＳＯＵＴは「Ｌ」レベルとなり、メモリセルＭ１（１,１）のドレインがビット線ＢＬ１に接続されてない場合、読み出しデータ線ＳＯＵＴは「Ｈ」レベルとなる。出力回路６は読み出しデータ信号ＳＯＵＴと同一レベルのデータを出力する。
【００９２】
上記のように、本実施の形態によれば、プリチャージレベル保持用回路１９の一方のプリチャージレベル保持用トランジスタＨｊ２（ｊ＝１〜ｎ）のドレイン端子をビット線ＢＬｊに接続するかあるいは接続しないかで、選択ビット線ＢＬｊ毎にプリチャージレベルを保持する電流能力を変更することが出来る。ビット線ＢＬｊに接続するメモリセルトランジスタＭ１（ｉ，ｊ）の数がｍ／２以下の場合は、トランジスタＨｊ１（ｊ＝１〜ｎ）のドレイン端子をビット線ＢＬｊに接続しトランジスタＨｊ２（ｊ＝１〜ｎ）のドレイン端子をビット線ＢＬｊに接続しないことで保持電流能力を小さくし、ｍ／２より多い場合は、両方のトランジスタＨｊ１、Ｈｊ２（ｊ＝１〜ｎ）のドレイン端子をビット線ＢＬｊに接続して保持電流能力を大きくすることで、オフリーク電流が増加しても安定動作することを可能とし、半導体記憶装置の記憶容量の大規模化を容易に実現することが可能となる。
【００９３】
なお、本実施の形態によれば、プリチャージレベル保持用回路１９の一方のプリチャージレベル保持用トランジスタＨｊ２（ｊ＝１〜ｎ）のドレイン端子をビット線ＢＬｊに接続するかあるいは接続しないかで、選択ビット線ＢＬｊ毎にプリチャージレベルを保持する電流能力を変更するようにしたが、プリチャージレベル保持用トランジスタＨｊ１、Ｈｊ２（ｊ＝１〜ｎ）の両方のドレイン端子はビット線ＢＬｊに接続し、いずれか一方のトランジスタＨｊ１のソース端子を電源電位に接続しておき、他方のトランジスタＨｊ２のソース端子を電源電位に接続するかあるいは接続しないかで、選択ビット線ＢＬｊ毎にプリチャージレベルを保持する電流能力を変更するようにしてもよく、同様の効果を得ることができる。
【００９４】
【発明の効果】
以上説明したように本発明によれば、ビット線かつロウブロック単位でメモリデータの論理を制御することで、ビット線に接続するメモリセル数を少なくすることが可能となり、またビット線毎にビット線に接続するメモリセルの数に対応してプリチャージレベルを保持する電流能力を変更することが可能となり、半導体記憶装置の安定動作を可能にするとともに容易に記憶容量の大規模化を実現することが可能となる、という格別な効果を奏する。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係る半導体記憶装置の構成を示す回路図
【図２】本発明の第１の実施の形態に係る半導体記憶装置のブロック選択信号とワード線との関係を示す図
【図３】本発明の第１の実施の形態に係る半導体記憶装置の動作を示すタイミング図
【図４】本発明の第２の実施の形態に係る半導体記憶装置の構成を示す回路図
【図５】本発明の第２の実施の形態に係る半導体記憶装置のブロック選択反転信号とワード線との関係を示す図
【図６】本発明の第２の実施の形態に係る半導体記憶装置の動作を示すタイミング図
【図７】本発明の第３の実施の形態に係る半導体記憶装置の構成を示す回路図
【図８】本発明の第３の実施の形態に係る半導体記憶装置の動作を示すタイミング図
【図９】本発明の第４の実施の形態に係る半導体記憶装置の構成を示す回路図
【図１０】本発明の第４の実施の形態に係る半導体記憶装置の動作を示すタイミング図
【図１１】従来の半導体記憶装置の構成を示す回路図
【図１２】従来の半導体記憶装置の動作を示すタイミング図
【符号の説明】
１  メモリセルアレイ
２  カラムデコーダ
３  プリチャージ用トランジスタ
４  プリチャージレベル保持用トランジスタ
５  読み出し回路
６  出力回路
７  制御データ用メモリセルアレイ
８  制御データ用カラムデコーダ
９  制御データ用プリチャージトランジスタ
１０  制御データ用プリチャージレベル保持用トランジスタ
１１  バッファー
１２，１３，１８  インバータ
１４，１５  トランスファーゲート
１６  ２入力ＮＡＮＤ回路
１７  第２のプリチャージレベル保持用トランジスタ
１９  プリチャージレベル保持用回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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