(57)【特許請求の範囲】
【請求項１】
光電変換素子を画素として行列状に配列した光電変換素子群と、該光電変換素子群の各画素の信号電荷を順次読み出すための水平及び垂直走査回路とを備え、１フィールド期間内に同一画素の信号電荷を２回独立に読み出す機能を備えた固体撮像装置において、前記垂直走査回路は、２段の基本単位段からなる単位ユニットを縦続接続した垂直シフトレジスタからなり、前記光電変換素子群の行方向に配列された画素に共通に接続されている一水平選択線には前記垂直シフトレジスタの単位ユニットの中間出力が接続されており、前記垂直シフトレジスタには、１フィールド期間内に同一画素の信号電荷を２回読み出すための第１及び第２の読み出しパルスが（ｎ／２）Ｈ（１Ｈ：一水平走査期間、ｎ：奇数）位相をずらして入力されるように構成されていることを特徴とする固体撮像装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、光電変換素子を画素として行列状に配列し、該画素群の周辺部に順次画素信号を読み出すための垂直及び水平走査回路を設けたＸ−Ｙアドレス型の固体撮像装置に関し、特に１フィールド期間内に同一画素の信号を２回以上独立に読み出す機能を備えた固体撮像装置に関する。
【０００２】
【従来の技術】
被写体の中に高輝度の被写体と低輝度の被写体が混在する景色を、固体撮像装置を搭載した一台のカメラを用いて撮影する場合、現在のテレビジョンレートの露光時間（１／60秒）により撮影した場合、高輝度の被写体は飽和してしまい、いわゆる白飛びの現象が発生する。そこで、電子シャッター等を用いて露光時間を１／60秒よりも短く設定して撮影することにより、高輝度の被写体につては飽和する前の信号を読み出すことができる。しかしながら、この場合、低輝度の被写体に対しては、露光時間が短くなることにより被写体の撮影が困難になると共に、固体撮像装置を構成する画素自身において発生するランダムノイズや、読み出し時のアンプノイズの影響を受け易くなる。
【０００３】
そこで、一台のカメラを用いて低輝度の被写体から高輝度の被写体まで同時に撮影することが可能なように、露光時間を通常のテレビジョンレートの露光時間、すなわち１／60秒に設定したときの信号と、電子シャッターを用いて露光時間を１／60秒以下に設定したときの信号とを読み出すことにより、それぞれの被写体に応じて良好なＳ／Ｎを保持した状態で信号を読み出すことができる。従来、このように１フィールド期間内に画素の信号を独立に２回読み出すことを可能とした固体撮像装置としては、例えば特開平７−３８８１５号公報に示すような固体撮像装置が提案されている。この公報開示の固体撮像装置の垂直走査回路の構成を図14に、その動作を説明するためのタイミングチャートを図15に示す。
【０００４】
この垂直走査回路は、垂直シフトレジスタ101 及びパルス生成部102 により構成されている。垂直シフトレジスタ101 はクロックドＣＭＯＳ型のシフトレジスタであり、複数のシフトレジスタユニット101Uを縦続接続して構成されている。そして、垂直シフトレジスタ101 の初段ユニット101Uに読み出しパルスφＶＳＴを入力することにより、読み出しパルスφＶＳＴはクロックφＶＣＫ１の立ち下がりに同期して順次Ｓ１−２（第１のシフトレジスタユニット101Uの第２のノード）、Ｓ１−４（第１のシフトレジスタユニット101Uの第４のノード）、Ｓ２−１（第２のシフトレジスタユニット101Uの第１のノード）、・・・のようにシフトされていくようになっている。一方、パルス生成部102 は、１ビットあたり１個のインバータ回路103 ，２個の２入力ＯＲ回路104 ，105 ，１個の２入力ＮＡＮＡＤ回路106 からなる複数のパルス生成部ユニット102Uで構成されている。１ビット目のパルス生成部ユニット102Uの構成について説明すると、インバータ回路103 の入力は第１のシフトレジスタユニット101Uの第４のノードＳ１−４に、ＯＲ回路104 の入力は第１のシフトレジスタユニット101Uの第２のノードＳ１−２及びインバータ回路103 の出力に接続されている。もう一つのＯＲ回路105 の入力は、第２のシフトレジスタユニット101Uの第１及び第２のノードＳ２−１及びＳ２−２に接続されている。２個の２入力ＯＲ回路104 ，105 の出力は２入力ＮＡＮＡＤ回路106 の入力となっており、２入力ＮＡＮＡＤ回路106 の出力Ｐ１は水平選択線Ｇ１に接続されている。
【０００５】
次に、このように構成されている垂直走査回路の動作を、図15に示すタイミングチャートに基づいて説明する。光電変換素子から画素信号を読み出すためには、水平選択線にHighレベルを印加する必要がある。パルス生成部102 の出力Ｐ１，Ｐ２，・・・がHighレベルとなる条件は、２つあり、その第１の条件は、インバータ回路103 への入力がHighレベルで、且つＯＲ回路104 のインバータ回路103 が接続されていない側の入力が Lowレベルの時であり、第２の条件は、ＯＲ回路105 の入力が共に Lowレベルの時である。以上の２つの条件の内、どちらかを満たす時に、パルス生成部102 の出力Ｐ１，Ｐ２，・・・はHighレベルとなる。
【０００６】
時刻ｔ1 において、読み出しパルスφＶＳＴを垂直シフトレジスタ101 の初段のシフトレジスタユニット101Uに、ｔ1 〜ｔ9 の期間に渡って入力する。時刻ｔ3 〜ｔ4 の期間においては、第２のシフトレジスタユニットの各ノードＳ２−１及びＳ２−２の出力は共に Lowレベルとなり、上記条件の内第２の条件を満たす。したがって、第１のパルス生成部ユニット102Uの出力Ｐ１はHighレベルとなり、水平選択線Ｇ１にHighレベルが印加され、第１回目の信号読み出しが行われる。以下、同様に第１回目の信号読み出しが、ｔ5 〜ｔ6 の期間には水平選択線Ｇ２に接続されている画素に対して、ｔ7 〜ｔ8 の期間には水平選択線Ｇ３に接続されている画素に対して行われていく。
【０００７】
続いて時刻ｔ10〜ｔ11の期間においては、第１のシフトレジスタユニットの第４のノードＳ１−４がHighレベル、第１のシフトレジスタユニットの第２のノードＳ１−２（第１のシフトレジスタユニットの第２のノードＳ１−２の出力は図示していない）が Lowレベルとなり、上記条件の内第１の条件を満たすことになる。したがって、水平選択線Ｇ１にHighレベルが印加され、第２回目の信号読み出しが行われる。以下、同様に第２回目の信号読み出しが、ｔ12〜ｔ13の期間には水平選択線Ｇ２に接続されている画素に対して、ｔ14〜ｔ15の期間には水平選択線Ｇ３に接続されている画素に対して、順次行われていく。
【０００８】
ここで、第１回目の読み出し動作と第２回目の読み出し動作は、１Ｈの走査期間内において重複しないように行われる。すなわち、１Ｈ期間内において第１回目の読み出しと第２回目の読み出しは、異なるタイミングにおいて行われる。図14に示すような従来の構成の垂直走査回路においては、シフトパルスの立ち上がりで第１の読み出し動作が、立ち下がりで第２の読み出し動作が行われる。第１回目の読み出し動作終了から第２回目の読み出しまでの時間は、読み出しパルスφＶＳＴの入力期間によって規定される。
【０００９】
【発明が解決しようとする課題】
先に提案された上記構成の垂直走査回路においては、１フィールド期間内において画素信号を２回独立に読み出すために、シフトレジスタに対してパルス生成部を設けている。更に、第１回目の読み出し動作と第２回目の読み出し動作を行うためのパルスを生成するためのパルス生成部を、多くのトランジスタを用いて構成しており、このような構成では画素の微細化に対応することが困難である。
【００１０】
本発明は、従来の固体撮像装置における上記問題点を解消するためになされたてものであり、請求項１記載の発明は、１フィールド期間内に同一画素の信号を独立に２回以上読み出す機能を、より簡略な構成で実現することが可能な固体撮像装置を提供することを目的とする。
【００１１】
【課題を解決するための手段】
上記問題点を解決するための、請求項１記載の発明は、光電変換素子を画素として行列状に配列した光電変換素子群と、該光電変換素子群の各画素の信号電荷を順次読み出すための水平及び垂直走査回路とを備え、１フィールド期間内に同一画素の信号電荷を２回独立に読み出す機能を備えた固体撮像装置において、前記垂直走査回路は、２段の基本単位段からなる単位ユニットを縦続接続した垂直シフトレジスタからなり、前記光電変換素子群の行方向に配列された画素に共通に接続されている一水平選択線には前記垂直シフトレジスタの単位ユニットの中間出力が接続されており、前記垂直シフトレジスタには、１フィールド期間内に同一画素の信号電荷を２回読み出すための第１及び第２の読み出しパルスが（ｎ／２）Ｈ（１Ｈ：一水平走査期間、ｎ：奇数）位相をずらして入力されるように構成するものである。このように構成することにより、１フィールド期間内において同一画素の露光時間の異なる２つの信号を、水平走査期間内に異なるタイミングで独立に読み出すことが可能となる。
【００１２】
【発明の実施の形態】
（第１の実施の形態）
次に、実施の形態について説明する。図１は本発明に係る固体撮像装置の第１の実施の形態の全体構成を示すブロック構成図である。図１において、１は垂直走査回路、２は水平走査回路、３は画素となる光電変換素子、Ｇ１〜Ｇ６は水平方向に配列された画素列に一対一に対応して設けられた水平選択線である。本実施の形態の特徴は、垂直走査回路の構成及びその駆動手段にある。本実施の形態では、垂直走査回路１は垂直シフトレジスタのみから構成されている。垂直走査回路１は、２次元状に配列された光電変換素子群のｎラインずれた水平選択線に接続されている画素信号を、水平有効走査期間内の異なるタイミングでそれぞれ読み出すようになっている。
【００１３】
垂直走査回路１を構成する垂直シフトレジスタ４の構成を、図２に示す。ここで、垂直シフトレジスタ４を構成する基本単位段５は、例えば図３に示すようなＰチャネルＭＯＳトランジスタ５ａとＮチャネルＭＯＳトランジスタ５ｂとからなるクロックドＣＭＯＳインバータ２段からなっており、垂直シフトレジスタ４の単位ユニット６は２段の基本単位段５により構成されている。そして、複数の単位ユニット６を縦続接続して垂直シフトレジスタ４を構成している。また、垂直シフトレジスタ４を構成する基本単位段５には駆動用クロックφ１及びφ２と、それぞれの反転クロック／φ１及び／φ２が入力されている。シフトレジスタ１ビットすなわちシフトレジスタ単位ユニット６は２段の単位段５からなり、従来の垂直シフトレジスタと比較すると、シフトレジスタ全体を構成する基本単位段の数が２倍になっている。したがって、駆動用クロックφ１及びφ２の２周期分が、それぞれ１Ｈ期間に対応するようになっている。なお、水平選択線Ｇ１，Ｇ２，・・・には、垂直シフトレジスタ４の単位ユニット６の中間ノードの出力が接続されている。
【００１４】
次に、このように構成されている垂直走査回路１の動作を、図４に示すタイミングチャートを参照しながら説明する。なお、図４において、ＨＤは水平同期信号である。まず、水平ブランキング期間内の時刻ｔ1 において、クロックφ１の立ち上がりに同期して第１の読み出しパルスφＶＳＴ１を、垂直シフトレジスタ４の初段の単位ユニット６に１／２Ｈ期間入力する。ｔ2 〜ｔ3 の期間では、垂直シフトレジスタ４の第１の単位ユニット６の中間ノードの出力ＳＲ１−２はHighレベルとなり、水平選択線Ｇ１に行選択パルスが印加されることになる。このｔ2 〜ｔ3 の期間において、水平走査回路２から読み出しパルスが印加され、水平選択線Ｇ１に接続されている各画素の信号が順次読み出される。次にｔ3 〜ｔ4 の期間では、垂直シフトレジスタ４の第１の単位ユニット６の最終ノードの出力ＳＲ１−４がHighレベルとなるが、この出力ＳＲ１−４はどの水平選択線にも接続されていないため、信号の読み出し動作は行われない。ここで、１Ｈ期間（ｔ2 〜ｔ4 ）の読み出し動作が終了する。
【００１５】
次のｔ4 〜ｔ5 の期間では、垂直シフトレジスタ４の第２の単位ユニット６の中間ノードの出力ＳＲ２−２がHighレベルとなり、水平選択線Ｇ２に行選択パルスが印加され、ｔ4 〜ｔ5 の期間において、水平選択線Ｇ２に接続されている各画素の信号が順次読み出される。以下、ｔ5 〜ｔ6 の期間において、垂直シフトレジスタ４の第２の単位ユニット６の最終ノードの出力ＳＲ２−４がHighレベルとなるが、この出力ＳＲ２−４はどの水平選択線にも接続されていないため、信号の読み出し動作は行われない。同様にしてｔ6 〜ｔ7 ，ｔ8 〜ｔ10，ｔ11〜ｔ12及びｔ13〜ｔ14の期間では、それぞれ水平選択線Ｇ３，Ｇ４，Ｇ５及びＧ６が選択され、各水平選択線に接続されている各画素の信号が順次読み出される。以上で第１回目の読み出し動作が終了する。
【００１６】
第１回目の読み出し動作を行っている最中の時刻ｔ9 において、クロックφ１の立ち上がりに同期して、第２の読み出しパルスφＶＳＴ２を垂直シフトレジスタ４の初段の単位ユニット６に１／２Ｈ期間入力し、第２の読み出し動作を行う。ここで、第２の読み出しパルスφＶＳＴ２と第１の読み出しパルスφＶＳＴ１は、１Ｈ期間内でみると１／２Ｈ位相がずれ、全体では７／２Ｈ位相がずれたタイミングで入力されている。ｔ10〜ｔ11の期間では、垂直シフトレジスタ４の第１の単位ユニット６の中間ノードの出力ＳＲ１−２がHighレベルとなり、水平選択線Ｇ１に接続されている各画素の信号が順次読み出される。ｔ11〜ｔ12の期間では、垂直シフトレジスタ４の第１の単位ユニット６の最終ノードの出力１−４がHighレベルとなるが、この出力１−４はどの水平選択線にも接続されていないため、信号の読み出し動作は行われない。以下同様に、水平選択線Ｇ２からＧ６が順次選択され、各水平選択線に接続されている各画素の信号が順次読み出され、第２回目の読み出し動作が終了する。
【００１７】
ここで、第１の水平選択線Ｇ１に関しては、ｔ2 〜ｔ3 の期間において第１回目の読み出し動作が行われ、ｔ10〜ｔ11の期間において第２回目の読み出し動作が行われる。したがって、１フィールド期間内に２回の読み出し動作が可能となる。以下、同様に全ての水平選択線に関して、１フィールド期間内に２回の読み出し動作が行われることになる。また、ｔ8 〜ｔ11の１Ｈ期間においては、前半のｔ8 〜ｔ10の期間では水平選択線Ｇ４に関する第１回目の読み出し動作が、後半のｔ10〜ｔ11の期間では水平選択線Ｇ１に関する第２回目の読み出し動作が行われるようになっている。
【００１８】
以上説明したように、垂直シフトレジスタ１ビット当たり２段の単位段を設け、第１及び第２の読み出しパルスφＶＳＴ１，φＶＳＴ２の入力位置の位相を１／２Ｈずらすことにより、第１及び第２の読み出し動作を１Ｈ期間内の前半及び後半で行い、１フィールド期間内において同一画素の信号を２回独立に読み出すことができる。また、垂直走査回路の構成についても従来に比べ簡略化することができる。
【００１９】
（第２の実施の形態）
次に、第２の実施の形態を図５に示す垂直走査回路に基づいて説明する。本実施の形態は、垂直走査回路１を、垂直シフトレジスタ４と、垂直シフトレジスタ４を構成する各単位ユニット６にそれぞれ対応させて配置したシャッター回路７−１，７−２，・・・により構成したもので、第１の実施の形態にフォーカルプレーン型のシャッター回路を付加したものである。垂直シフトレジスタ４は第１の実施の形態と同様な構成とし、シャッター回路７−１，７−２，・・・の出力を、インバータ回路８を介して水平選択線Ｇ１〜Ｇ６に接続している。
【００２０】
図５において、各シャッター回路を構成するＰチャネルトランジスタ11と12のソースは、共にHigh側の電源ＶDDに接続され、Ｐチャネルトランジスタ11のドレインとＰチャネルトランジスタ13のソースが接続され、Ｐチャネルトランジスタ12のドレインとＰチャネルトランジスタ13のドレインが接続されている。また、Ｎチャネルトランジスタ14と16のソースは、 Low側の電源ＶSSに接続され、Ｎチャネルトランジスタ14と16のドレインは、共にＮチャネルトランジスタ15のソースに接続されている。Ｎチャネルトランジスタ15のドレインはＰチャネルトランジスタ12，13のドレインに接続され、シャッター回路７−１，７−２，・・・の出力となり、インバータ回路８を介して水平選択線Ｇ１，Ｇ２，・・・に接続されている。
【００２１】
また、Ｐチャネルトランジスタ12とＮチャネルトランジスタ15のゲートは、対応する垂直シフトレジスタ４の単位ユニット６の中間ノードの出力ＳＲ１−２に接続されている。一方、Ｐチャネルトランジスタ11とＮチャネルトランジスタ14のゲートは、対応する垂直シフトレジスタ４の単位ユニット６の第１のノードの出力ＳＲ１−１に、Ｐチャネルトランジスタ13とＮチャネルトランジスタ16のゲートは、対応する垂直シフトレジスタ４の単位ユニット６の第３のノードの出力ＳＲ１−３に接続されている。
【００２２】
次に、このように構成されている第２の実施の形態における垂直走査回路の動作について、図６及び図７に示すタイミングチャートに基づいて説明する。なお、図７は図６の続きを示すタイミングチャートである。ここでは、説明を簡単にするため第１ビット目に限り説明する。まず、水平ブランキング期間内の時刻ｔ1 にクロックφ１の立ち上がりに同期して垂直シフトレジスタ４の初段の単位ユニット６に、第１の読み出しパルスφＶＳＴ１を１Ｈ期間入力する。期間ｔ1 〜ｔ2 においては、シャッター回路７−１のＮチャネルトランジスタ15がオフ、Ｐチャネルトランジスタ12がオンのため、シャッター回路７−１の出力はHighレベルとなる。続いてｔ2 において、垂直シフトレジスタ４の単位ユニット６の中間ノードの出力ＳＲ１−２がHighレベルとなり、Ｎチャネルトランジスタ15がオン、Ｐチャネルトランジスタ12がオフとなり、シャッター回路７−１の出力は Lowレベルとなる。ｔ3 において、垂直シフトレジスタ４の単位ユニット６の第３のノードの出力ＳＲ１−３が Lowレベルとなり、Ｐチャネルトランジスタ13がオン、Ｎチャネルトランジスタ16がオフとなり、シャッター回路７−１の出力はHighレベルとなる。ｔ4 において、垂直シフトレジスタ４の単位ユニット６の第１のノードの出力ＳＲ１−１がHighレベルとなり、Ｐチャネルトランジスタ11がオフ、Ｎチャネルトランジスタ14がオンとなり、シャッター回路７−１の出力は Lowレベルとなる。ｔ5 において、垂直シフトレジスタ４の単位ユニット６の中間ノードの出力ＳＲ１−２が Lowレベルとなり、Ｐチャネルトランジスタ12がオン、Ｎチャネルトランジスタ15がオフとなり、シャッター回路７−１の出力はHighレベルとなる。したがって、水平選択線Ｇ１にはｔ2 〜ｔ3 及びｔ4 〜ｔ5 の期間に、Highレベルが印加される。ここで、ｔ2 〜ｔ3 の期間に順次信号読み出しを行い、ｔ4 〜ｔ5 の期間にはリセット動作を行うようにする。以下同様に順次、読み出し動作終了後１／２Ｈ期間経過後にリセット動作を行う。ここでは、信号読み出し動作終了後、１／２Ｈ経過した時点においてリセット動作を行うようになっている。
【００２３】
第１回目の読み出し動作を行っている最中の時刻ｔ10において、クロックφ１の立ち上がりに同期して、第２の読み出しパルスφＶＳＴ２を垂直シフトレジスタ４の初段の単位ユニット６に１Ｈ期間入力する。ここで、第２の読み出しパルスφＶＳＴ２と第１の読み出しパルスφＶＳＴ１は、１Ｈ期間内でみると１／２Ｈ位相がずれ、全体では７／２Ｈずれたタイミングとなっている。第２の読み出し動作においてもシャッター回路が動作し、ｔ12〜ｔ13の期間において読み出し動作を行い、ｔ15〜ｔ16の期間においてリセット動作を行うようにする。以下、同様に順次第２の読み出し動作に対応した読み出しを行う。
【００２４】
ここで、水平選択線Ｇ１においては、ｔ2 〜ｔ3 の期間に第１回目の読み出しを、ｔ12〜ｔ13の期間に第２回目の読み出し動作を行い、１フィールド期間内に２回読み出し動作を行う。リセット動作に関しては、読み出し動作動作終了後のｔ4 〜ｔ5 及びｔ15〜ｔ16の期間にリセット動作を行う。同様にして各水平選択線について、１フィールド期間内に２回読み出し動作及びリセット動作を行う。また、ｔ9 〜ｔ14の１Ｈ期間に着目すると、ｔ9 〜ｔ11の期間では水平選択線Ｇ４に関する第１回目の読み出し動作が、ｔ12〜ｔ13の期間では、水平選択線Ｇ１に関する第２回目の読み出し動作が行われる。すなわち、１Ｈ期間の前半では第１回目の読み出し動作が、後半では第２回目の読み出し動作が行われる。また、リセット動作は読み出し動作終了後、１／２Ｈ期間経過した時点で行う。
【００２５】
本実施の形態では、読み出しパルスφＶＳＴ１及びφＶＳＴ２の入力期間を１Ｈとしたが、１／２Ｈ期間に設定することにより第１の実施の形態と同様になる。この場合は、読み出し動作終了直後にリセット動作が行われることになる。また、読み出しパルスφＶＳＴ１及びφＶＳＴ２の入力期間を２Ｈとすれば、読み出し動作終了後３／２Ｈ経過した時点でリセット動作が行われることになる。このように読み出しパルスφＶＳＴ１及びφＶＳＴ２の入力期間を可変とすることにより、読み出し動作が終了してから、リセット動作を行うまでの期間を可変にすることができる。
【００２６】
このように、シャッター回路を設けることにより、１フィールド期間内に同一画素の信号を独立に２回読み出すことに加え、フォーカルプレーン型のシャッター動作が可能となる。
【００２７】
（第３の実施の形態）
次に、第３の実施の形態について説明する。この実施の形態は、次に述べる第４及び第５の実施の形態と共に、光電変換素子として内部増幅型の固体撮像素子であるＣＭＤ（Charge Modulation Device）を採用したもので、垂直走査回路は垂直シフトレジスタとレベルミックス回路とにより構成されている。すなわち、ＣＭＤから信号を出力する際には、水平選択線に蓄積電圧ＶＡＣ（約−６Ｖ）、オーバーフロー電圧ＶＯＦ（約−３Ｖ）、読み出し電圧ＶＲＤ（約−1.2 Ｖ）、リセット電圧ＶＲＳＴ（約＋２Ｖ）の４種類の電圧を選択的に印加する必要がある。これらの電圧を選択的に印加するための回路として、図８に示すようなレベルミックス回路９−１，９−２，・・・を垂直走査回路に設ける必要がある。第３の実施の形態の構成は、第１の実施の形態の構成において、垂直シフトレジスタに、水平選択線に信号電荷を読み出すために選択的に４種類の電圧を印加するためのレベルミックス回路を接続した構成とする。具体的には、垂直シフトレジスタ４の各ビット出力（ＳＲ１−２，ＳＲ２−２，・・・ＳＲ６−２）に、それぞれインバータ回路10を介してレベルミックス回路９−１，９−２，・・・を接続したものである。
【００２８】
各レベルミックス回路９−１，９−２，・・・は、Ｐチャネルトランジスタ21とＮチャネルトランジスタ22，23及び24により構成されている。Ｐチャネルトランジスタ21のソースは、Highレベルがリセット電圧ＶＲＳＴ、 Lowレベルが読み出し電圧ＶＲＤからなる電源クロックラインに接続されており、Ｎチャネルトランジスタ22のソースはＮチャネルトランジスタ23のドレイン及びＮチャネルトランジスタ24のドレインに接続されている。Ｎチャネルトランジスタ23のソースはオーバーフロー電圧ＶＯＦに、Ｎチャネルトランジスタ24のソースは蓄積電圧ＶＡＣにそれぞれ接続されている。そして、Ｐチャネルトランジスタ21のドレインとＮチャネルトランジスタ22のドレインは互いに接続され、レベルミックス回路９−１，９−２，・・・の出力となる。また、レベルミックス回路９−１，９−２，・・・への入力は、垂直シフトレジスタの各ビット出力ＳＲ１−２，ＳＲ２−２，・・・をインバータ回路10を介して、Ｎチャネルトランジスタ22とＰチャネルトランジスタ21のゲートに接続している。各レベルミックス回路９−１，９−２，・・・の出力は、光電変換素子群の水平選択線Ｇ１，Ｇ２，・・・にそれぞれ接続されている。Ｎチャネルトランジスタ23のゲートには垂直シフトレジスタ４の駆動用クロックφ２の反転クロック／φ２が、Ｎチャネルトランジスタ24のゲートにはクロックφ２が接続されている。
【００２９】
ここで、レベルミックス回路９−１，９−２，・・・への入力がHighレベルの時は、Ｐチャネルトランジスタ21はオフ、Ｎチャネルトランジスタ22はオンしているため、Ｎチャネルトランジスタ23又は24によりオーバーフロー電圧ＶＯＦ又は蓄積電圧ＶＡＣのいずれかが出力される。一方、入力レベルが Lowレベルの時は、Ｐチャネルトランジスタ21はオン、Ｎチャネルトランジスタ22はオフしているため、Ｐチャネルトランジスタ21により読み出し電圧ＶＲＤ又はリセット電圧ＶＲＳＴの電源クロックラインの信号が出力される。すなわち、レベルミックス回路９−１，９−２，・・・は、入力が Lowレベルの時には読み出し電圧ＶＲＤ又はリセット電圧ＶＲＳＴが、入力がHighレベルの時には蓄積電圧ＶＡＣ又はオーバーフロー電圧ＶＯＦが、水平選択線Ｇ１，Ｇ２，・・・に印加されるようになっている。
【００３０】
次に、このような構成の垂直走査回路を備えた第３の実施の形態の動作を、図９に示したタイミングチャートに基づいて説明する。時刻ｔ1 において、クロックφ１の立ち上がりに同期して第１の読み出しパルスφＶＳＴ１を垂直シフトレジスタ４の初段の単位ユニット６に、１／２Ｈ期間入力する。ｔ1 〜ｔ2 の期間では、レベルミックス回路９−１の入力がHighレベルのため、クロックφ２の Lowレベルに同期してオーバーフロー電圧ＶＯＦが、クロックφ２のHighレベルに同期して蓄積電圧ＶＡＣが、水平選択線Ｇ１に出力される。ｔ2 〜ｔ3 の期間では、レベルミックス回路９−１への入力が Lowレベルのため、読み出し電圧ＶＲＤ及びリセット電圧ＶＲＳＴが水平選択線Ｇ１に出力され、水平選択線Ｇ１に接続されている画素の信号が順次読み出される。なお、リセット動作は読み出し動作終了後直後に行われる。続いてｔ3 から次の読み出しパルスが入力されるまでは、レベルミックス回路９−１への入力がHighレベルのため、クロックφ２の Lowレベルに同期してオーバーフロー電圧ＶＯＦが、クロックφ２のHighレベルに同期して蓄積電圧ＶＡＣが、水平選択線Ｇ１に印加される。以下同様にして順次水平選択線Ｇ２〜Ｇ６に接続されている画素の信号読み出し及びリセット動作が行われる。
【００３１】
第１回目の走査、読み出しを行っている最中の時刻ｔ9 において、クロックφ１の立ち上がりに同期して第２の読み出しパルスφＶＳＴ２を１／２Ｈ期間、垂直シフトレジスタ４の初段の単位ユニット６に入力して第２の読み出し動作を行う。第２の読み出しパルスφＶＳＴ２の入力位置は、１Ｈ期間内で見ると第１の読み出しパルスφＶＳＴ１とは位相が１／２Ｈ、全体では７／２Ｈずれたタイミングとなっている。ここで、水平選択線Ｇ１に注目すれば、第１回目の走査、読み出しと同様に、レベルミックス回路９−１への入力が Lowレベルの期間ｔ10〜ｔ11では、水平選択線Ｇ１に読み出し電圧ＶＲＤ及びリセット電圧ＶＲＳＴが印加され、水平選択線Ｇ１に接続されている画素の信号が順次読み出され、その直後にリセット動作が行われる。それ以外の期間においては、蓄積電圧ＶＡＣ及びオーバーフロー電圧ＶＯＦが印加される。以下、同様にして順次水平選択線Ｇ２〜Ｇ６に接続されている画素の信号読み出し及びリセット動作が行われる。以上で第２回目の読み出し動作が終了する。
【００３２】
ここで、水平選択線Ｇ１に関しては、ｔ2 〜ｔ3 において第１回目の読み出し動作を、ｔ10〜ｔ11において第２回目の読み出し動作を行うことにより、１フィールド期間内に２回読み出すことが可能となる。同様に他の水平選択線Ｇ２〜Ｇ６に関しても１フィールド期間内に２回ずつ読み出されていく。また、ｔ8 〜ｔ11の１Ｈ期間に注目すると、ｔ8 〜ｔ10の期間では水平選択線Ｇ４に関する第１回目の読み出し動作が、ｔ10〜ｔ11の期間では水平選択線Ｇ１に関する第２回目の読み出し動作が行われている。すなわち、１Ｈ期間の前半では第１回目の読み出し動作を、後半では第２回目の読み出し動作を行うようになっている。また、１Ｈ期間において前半の読み出し動作を終了してから後半の読み出しを行うまでの期間と、水平ブランキング期間において、オーバーフロー動作を行うものである。これにより耐ブルーミングを向上させることができる。
【００３３】
以上、説明したように、垂直走査回路にレベルミックス回路を付加することにより、光電変換素子としてＣＭＤを採用した場合においても、１フィールド期間内において同一画素の信号を２回読み出すことが可能となる。
【００３４】
（第４の実施の形態）
次に、第４の実施の形態を図10に基づいて説明する。この実施の形態は、光電変換素子としてＣＭＤを用い、垂直走査回路を垂直シフトレジスタ、シャッター回路及びレベルミックス回路により構成したものである。具体的には垂直シフトレジスタ４の各ビット出力をシャッター回路７−１，７−２，・・・に入力し、シャッター回路７−１，７−２，・・・の出力をレベルミックス回路９−１，９−２，・・・の入力とするものである。
【００３５】
次に、第４の実施の形態の動作を、図11及び図12に示すタイミングチャートに基づいて説明する。なお、図12は図11に示すタイミングチャートの続きである。時刻ｔ1 において、クロックφ１の立ち上がりに同期して垂直シフトレジスタ４の初段の単位ユニット６に第１の読み出しパルスφＶＳＴ１を１Ｈ期間入力する。時刻ｔ2 まではシャッター回路７−１の出力がHighレベルのため、レベルミックス回路９−１からはクロックφ２がHighレベルの期間において蓄積電圧ＶＡＣが、 Lowレベル期間ではオーバーフロー電圧ＶＯＦが出力される。ｔ2 〜ｔ3 では、シャッター回路７−１の出力は Lowレベルとなり、レベルミックス回路９−１により水平選択線Ｇ１には読み出し電圧ＶＲＤが印加され、水平選択線Ｇ１に接続されている画素の信号が順次読み出されていく。ｔ4 〜ｔ5 では、シャッター回路７−１の出力はHighレベルとなり、レベルミックス回路９−１によりリセット電圧ＶＲＳＴが印加され、水平選択線Ｇ１に接続されている画素のリセット動作が行われる。以下、同様にして順次水平選択線Ｇ２〜Ｇ６に関する信号読み出し及びリセット動作を行い、第１回目の読み出し動作が終了する。
【００３６】
第１回目の読み出し動作を行っている最中の時刻ｔ10において、クロックφ１の立ち上がりに同期して第２の読み出しパルスφＶＳＴ２を、１Ｈ期間垂直シフトレジスタ４の初段の単位ユニット６に入力して、第２回目の読み出し動作を行う。ここで、第１の読み出しパルスφＶＳＴ１と第２の読み出しパルスφＶＳＴ２の入力位置は、１Ｈ期間内で見ると１／２Ｈ、全体では７／２Ｈ位相がずれたタイミングとなっている。第１回目の読み出しと同様に、ｔ12〜ｔ13の期間において水平選択線Ｇ１に関する読み出し動作を行い、ｔ15〜ｔ16においてリセット動作を行っている。他の期間では蓄積電圧ＶＡＣ及びオーバーフロー電圧ＶＯＦが印加される。以下、同様にして順次水平選択線Ｇ２〜Ｇ６に関する読み出し動作及びリセット動作を実施し、第２回目の読み出し動作が終了する。
【００３７】
水平選択線Ｇ１に着目すると、ｔ2 〜ｔ3 の期間において第１回目の読み出し動作を行い、ｔ12〜ｔ13の期間において第２回目の読み出しを行い、１フィールド期間内において同一画素の信号を２回読み出すことが可能となる。リセット動作は読み出し動作終了後のｔ4 〜ｔ5 及びｔ15〜ｔ16の期間において行う。したがって、１フィールド期間内において同一画素の信号を読み出すと共にリセット動作を行う。ｔ9 〜ｔ14までの１Ｈ期間に注目すると、前半のｔ9 〜ｔ11の期間では水平選択線Ｇ４に関する第１回目の読み出し動作が、後半のｔ12〜ｔ13の期間では水平選択線Ｇ１に関する第２回目の読み出し動作を行う。したがって、１Ｈ期間の前半では第１回目の読み出しが、後半では第２回目の読み出しが行われる。リセット動作は読み出し動作終了後１／２Ｈ経過した時点にて行われる。
【００３８】
以上、説明したように、垂直走査回路にシャッター回路とレベルミックス回路を付加することにより、１フィールド期間内での同一画素の２回読み出し動作、及びフォーカルプレーン型のシャッター動作を、ＣＭＤを画素として用いた固体撮像装置に行わせることができる。
【００３９】
（第５の実施の形態）
次に、第５の実施の形態について説明する。この実施の形態は、第３及び第４の実施の形態と同じ構成の垂直走査回路を用い、１フィールド期間内において同一画素の２回読み出しを行う際、１回目の読み出し動作を非破壊読み出しとし、リセット動作を２回目の読み出し動作後にのみ行わせるようにしたものである。
【００４０】
まず、図８に示した第３の実施の形態に本実施の形態を適用して非破壊読み出しを行わせる場合の構成について説明する。図８において、レベルミックス回路９−１，９−２のＰチャネルトランジスタ21のソースに接続されている電源クロックラインにおいて、リセット電圧ＶＲＳＴ用パルスを水平ブランキング期間のみに発生させる。これにより、リセット電圧ＶＲＳＴは１Ｈ期間に１回のみの印加となり、第１回目の読み出し動作の際にはリセット電圧ＶＲＳＴが印加されない非破壊読み出しとなり、第２回目の読み出しにおいてはリセット電圧ＶＲＳＴが印加されるようになる。
【００４１】
このような構成の動作を、図13に示すタイミングチャートに基づいて説明する。水平選択線Ｇ１に関しては、ｔ2 〜ｔ3 の期間に第１回目の読み出し動作が行われるが、その後リセット電圧ＶＲＳＴは印加されないため、リセット動作を伴わない非破壊読み出しとなる。その後ｔ10〜ｔ11の期間において第２の読み出し動作が行われるが、読み出し動作終了後、リセット電圧ＶＲＳＴが印加され、リセット動作が行われる。このようにリセット電圧ＶＲＳＴを１Ｈ期間に１回のみ印加することにより、第１回目の読み出しは非破壊読み出しとなる。
【００４２】
一方、図10に示した第４の実施の形態に本実施の形態を適用した場合、非破壊読み出しは、レベルミックス回路９−１，９−２，・・・の電源クロックラインのリセット電圧ＶＲＳＴの発生時期を変更することにより可能となる。具体的にはリセット電圧ＶＲＳＴを有効水平走査期間内のみ発生させる。このことにより第１回目の読み出し動作においてはリセット電圧が印加されない非破壊読み出しとなり、第２回目の読み出しにおいてのみリセット電圧が印加されるようになる。具体的に図11，12を利用して説明すると、水平選択線Ｇ１に関してはｔ2 〜ｔ3 の期間における第１回目の読み出し動作終了後のｔ4 〜ｔ5 の期間では、リセット電圧ＶＲＳＴは印加されない。一方、ｔ12〜ｔ13の期間における第２回目の読み出し動作終了後のｔ15〜ｔ16の期間においてリセット動作が行われる。したがって、第１回目の読み出しはリセット電圧を伴わない非破壊読み出しとなる。
【００４３】
上記各実施の形態においては、垂直走査回路を構成するシフトレジスタとして、クロックドＣＭＯＳ型のインバータ回路からなるシフトレジスタを用いたものを示したが、同様の機能及び動作を有するシフトレジスタであれば、他のタイプのシフトレジスタでも同様に用いることができる。また、１Ｈ期間の前半に第１回目の読み出し動作を、後半に第２回目の読み出し動作を行うようにしたものを示したが、逆に１Ｈ期間の後半に第１回目の読み出し動作を、前半に第２回目の読み出し動作を行うように構成することが可能であることは明白である。
【００４４】
【発明の効果】
以上実施の形態に基づいて説明したように、本発明によれば、垂直走査回路を構成する垂直シフトレジスタの単位段を一水平選択線あたり２段ずつ設け、水平選択線を垂直シフトレジスタの２段の単位段の中間出力端に接続し、第１及び第２の読み出しパルスを垂直シフトレジスタに入力するように構成しているので、従来よりも少ないトランジスタ数の簡略な構成で、１フィールド期間内に同一画素の露光時間の異なる２つの信号を独立に読み出すことが可能となる。
【図面の簡単な説明】
【図１】  本発明に係る固体撮像装置の第１の実施の形態の全体構成を示すブロック構成図である。
【図２】  図１に示した第１の実施の形態における垂直走査回路の構成を示すブロック構成図である。
【図３】  図２に示した垂直走査回路を構成する垂直シフトレジスタの基本単位段の構成例を示す回路構成図である。
【図４】  図２に示した垂直走査回路の動作を説明するためのタイミングチャートである。
【図５】  本発明の第２の実施の形態の垂直走査回路を示す回路構成図である。
【図６】  図５に示した垂直走査回路の動作を説明するためのタイミングチャートの一部を示す図である。
【図７】  図６に示したタイミングチャートの残りの部分を示す図である。
【図８】  本発明の第３の実施の形態の垂直走査回路を示す回路構成図である。
【図９】  図８に示した垂直走査回路の動作を説明するためのタイミングチャートである。
【図10】  本発明の第４の実施の形態の垂直走査回路を示す回路構成図である。
【図11】  図10に示した垂直走査回路の動作を説明するためのタイミングチャートの一部を示す図である。
【図12】  図11に示したタイミングチャートの残りの部分を示す図である。
【図13】  本発明の第５の実施の形態の動作を説明するためのタイミングチャートである。
【図14】  従来の固体撮像装置における垂直走査回路の構成例を示すブロック構成図である。
【図15】  図14に示した垂直走査回路の動作を説明するためのタイミングチャートである。
【符号の説明】
１  垂直走査回路
２  水平走査回路
３  光電変換素子
４  垂直シフトレジスタ
５  垂直シフトレジスタ単位段
６  垂直シフトレジスタ単位ユニット
７−１，７−２，・・・  シャッター回路
８  インバータ回路
９−１，９−２，・・・  レベルミックス回路
10  インバータ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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