(57)【特許請求の範囲】
【請求項１】
第１ゲート端子と第１ソース端子と第１ドレイン端子と第１バックゲート端子とを有する第１ＭＩＳトランジスタであって、前記第１ゲート端子を第１端子とし、前記第１ソース端子と前記第１ドレイン端子と前記第１バックゲート端子とを第２端子とした場合に、前記第１端子及び前記第２端子の一方が、第１の電位の第１のノードに接続された、第１ＭＩＳトランジスタと、
第２ゲート端子と第２ソース端子と第２ドレイン端子と第２バックゲート端子とを有する第２ＭＩＳトランジスタであって、前記第２ゲート端子を第３端子とし、前記第２ソース端子と前記第２ドレイン端子と前記第２バックゲート端子とを第４端子とした場合に、前記第３端子及び前記第４端子の一方が、前記第１端子及び前記第２端子の他方に接続され、前記第３端子及び前記第４端子の他方が、第２の電位の第２のノードに接続された、第２ＭＩＳトランジスタと、
を備えることを特徴とする分割抵抗回路。
【請求項２】
前記第１の電位は前記第２の電位より高い電位を有する、ことを特徴とする請求項１に記載の分割抵抗回路。
【請求項３】
前記第１及び第２ＭＩＳトランジスタは、Ｐ型のＭＩＳトランジスタである、ことを特徴とする請求項２に記載の分割抵抗回路。
【請求項４】
前記第２端子が前記第１のノードに接続され、前記第１端子が前記第４端子に接続され、前記第３端子が前記第２のノードに接続されている、ことを特徴とする請求項３に記載の分割抵抗回路。
【請求項５】
前記第１及び第２ＭＩＳトランジスタは、Ｎ型のＭＩＳトランジスタである、ことを特徴とする請求項２に記載の分割抵抗回路。
【請求項６】
前記第１端子が前記第１のノードに接続され、前記第２端子が前記第３端子に接続され、前記第４端子が前記第２のノードに接続されている、ことを特徴とする請求項５に記載の分割抵抗回路。
【請求項７】
前記第１ＭＩＳトランジスタはＰ型のＭＩＳトランジスタであり、前記第２ＭＩＳトランジスタはＮ型のＭＩＳトランジスタである、ことを特徴とする請求項２に記載の分割抵抗回路。
【請求項８】
前記第２端子が前記第１のノードに接続され、前記第１端子が前記第３端子に接続され、前記第４端子が前記第２のノードに接続されている、ことを特徴とする請求項７に記載の分割抵抗回路。
【請求項９】
前記第１ＭＩＳトランジスタと前記第２ＭＩＳトランジスタとの間のノードが、出力ノードとなっており、この出力ノードから前記第１の電位と前記第２の電位との間の電位が取り出される、ことを特徴とする請求項１に記載の分割抵抗回路。
【請求項１０】
前記第１ＭＩＳトランジスタと前記出力ノードとの間に接続され、前記第１ＭＩＳトランジスタと前記出力ノードとの間の導通をオン／オフ制御するための、第１スイッチ回路と、
前記第２ＭＩＳトランジスタと前記出力ノードとの間に接続され、前記第２ＭＩＳトランジスタと前記出力ノードとの間の導通をオン／オフ制御するための、第２スイッチ回路と、
をさらに備えることを特徴とする請求項９に記載の分割抵抗回路。
【請求項１１】
前記第１スイッチ回路は、Ｐ型の第３ＭＩＳトランジスタと、Ｎ型の第４ＭＩＳトランジスタとを備えて構成されており、
前記第２スイッチ回路は、Ｐ型の第５ＭＩＳトランジスタと、Ｎ型の第６ＭＩＳトランジスタとを備えて構成されている、
ことを特徴とする請求項１０に記載の分割抵抗回路。
【請求項１２】
前記第３ＭＩＳトランジスタと、前記第４ＭＩＳトランジスタと、前記第５ＭＩＳトランジスタと、前記第６ＭＩＳトランジスタのゲート絶縁膜は、前記第１ＭＩＳトランジスタ及び前記第２ＭＩＳトランジスタのゲート絶縁膜より、厚い、ことを特徴とする請求項１１に記載の分割抵抗回路。
【請求項１３】
請求項１２に記載の分割抵抗回路を複数備えており、それぞれの分割抵抗回路の出力ノードが共通接続されている、ことを特徴とするトリミング型分割抵抗回路。
【請求項１４】
請求項１に記載の分割抵抗回路を備えることを特徴とする半導体装置。
【請求項１５】
しきい値の異なる複数の種類のＭＩＳトランジスタが形成されており、
前記第１及び第２ＭＩＳトランジスタは、これら複数の種類のＭＩＳトランジスタの中から、最もしきい値の小さいＭＩＳトランジスタを用いて構成されている、ことを特徴とする請求項１４に記載の半導体装置。
【請求項１６】
第１ＭＩＳトランジスタと第２ＭＩＳトランジスタとを有する半導体装置であって、
前記第１ＭＩＳトランジスタは、
半導体基板の表面側に形成され、第１の電位の第１のノード及び出力ノードの一方に接続される、第１ウェル領域と、
前記第１ウェル領域の表面側に形成され、前記第１のノード及び前記出力ノードの前記一方に接続される、第１ソース領域と、
前記第１ウェル領域の表面側に形成され、前記第１のノード及び前記出力ノードの前記一方に接続される、第１ドレイン領域と、
前記第１ソース領域と前記第１ドレイン領域との間の前記第１ウェル上に、第１ゲート絶縁膜を介して形成され、前記第１のノード及び前記出力ノードの他方に接続される、第１ゲート電極と、
を備えており、
前記第２ＭＩＳトランジスタは、
前記半導体基板の表面側に形成され、前記出力ノード及び第２の電位の第２のノードの一方に接続される、第２ウェル領域と、
前記第２ウェル領域の表面側に形成され、前記出力ノード及び前記第２のノードの前記一方に接続される、第２ソース領域と、
前記第２ウェル領域の表面側に形成され、前記出力ノード及び前記第２のノードの前記一方に接続される、第２ドレイン領域と、
前記第２ソース領域と前記第２ドレイン領域との間の前記第２ウェル上に、第２ゲート絶縁膜を介して形成され、前記出力ノードと前記第２のノードの他方に接続される、第２ゲート電極と、
を備えることを特徴とする半導体装置。
【請求項１７】
前記第１の電位は前記第２の電位より高い電位を有する、ことを特徴とする請求項１６に記載の半導体装置。
【請求項１８】
前記第１ウェル領域及び前記第２ウェル領域はＮ型であり、前記第１ソース領域、前記第１ドレイン領域、前記第２ソース領域、前記第２ドレイン領域は、Ｐ型である、ことを特徴とする請求項１７に記載の半導体装置。
【請求項１９】
前記１ウェル領域と前記第１ソース領域と前記第１ドレイン領域が前記第１のノードに接続され、前記第１ゲート電極が前記出力ノードに接続され、
前記２ウェル領域と前記第２ソース領域と前記第２ドレイン領域が前記出力ノードに接続され、前記第２ゲート電極が前記第２のノードに接続されている、
ことを特徴とする請求項１８に記載の半導体装置。
【請求項２０】
前記第１ウェル領域及び前記第２ウェル領域はＰ型であり、前記第１ソース領域、前記第１ドレイン領域、前記第２ソース領域、前記第２ドレイン領域は、Ｎ型である、ことを特徴とする請求項１７に記載の半導体装置。
【請求項２１】
前記１ウェル領域と前記第１ソース領域と前記第１ドレイン領域が前記出力ノードに接続され、前記第１ゲート電極が前記第１のノードに接続され、
前記２ウェル領域と前記第２ソース領域と前記第２ドレイン領域が前記第２のノードに接続され、前記第２ゲート電極が前記出力ノードに接続されている、
ことを特徴とする請求項２０に記載の半導体装置。
【請求項２２】
前記第１ウェル領域はＮ型であり、前記第１ソース領域及び前記第１ドレイン領域はＰ型であり、
前記第２ウェル領域はＰ型であり、前記第２ソース領域及び前記第２ドレイン領域はＮ型である、ことを特徴とする請求項１７に記載の半導体装置。
【請求項２３】
前記１ウェル領域と前記第１ソース領域と前記第１ドレイン領域が前記第１のノードに接続され、前記第１ゲート電極が前記出力ノードに接続され、
前記２ウェル領域と前記第２ソース領域と前記第２ドレイン領域が前記第２のノードに接続され、前記第２ゲート電極が前記出力ノードに接続されている、
ことを特徴とする請求項２２に記載の半導体装置。
【請求項２４】
前記第１ＭＩＳトランジスタと前記出力ノードとの間に接続され、前記第１ＭＩＳトランジスタと前記出力ノードとの間の導通をオン／オフ制御するための、第１スイッチ回路と、
前記第２ＭＩＳトランジスタと前記出力ノードとの間に接続され、前記第２ＭＩＳトランジスタと前記出力ノードとの間の導通をオン／オフ制御するための、第２スイッチ回路と、
をさらに備えることを特徴とする請求項１６に記載の半導体装置。
【請求項２５】
前記第１スイッチ回路は、Ｐ型の第３ＭＩＳトランジスタと、Ｎ型の第４ＭＩＳトランジスタとを備えて構成されており、
前記第２スイッチ回路は、Ｐ型の第５ＭＩＳトランジスタと、Ｎ型の第６ＭＩＳトランジスタとを備えて構成されている、
ことを特徴とする請求項２４に記載の半導体装置。
【請求項２６】
前記第３ＭＩＳトランジスタと、前記第４ＭＩＳトランジスタと、前記第５ＭＩＳトランジスタと、前記第６ＭＩＳトランジスタのゲート絶縁膜は、前記第１ゲート絶縁膜及び前記第２ゲート絶縁膜より、厚い、ことを特徴とする請求項２５に記載の半導体装置。
【請求項２７】
ゲート端子とソース端子とドレイン端子とバックゲート端子とを有するＭＩＳトランジスタであって、前記ゲート端子を第１端子とし、前記ソース端子と前記ドレイン端子と前記バックゲート端子とを第２端子とした場合に、前記第１端子及び前記第２端子の一方が第１のノードに接続され、他方が第２のノードに接続された、ＭＩＳトランジスタを、抵抗素子として用いたことを特徴とする半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、分割抵抗回路及び半導体装置に関し、特に、ＭＩＳトランジスタを抵抗素子として用いた分割抵抗回路及び半導体装置に関する。
【０００２】
【従来の技術】
半導体装置において、高抵抗素子に微小な電流を流しながら、その抵抗分割によって、電源制御回路などの基準電位を発生したり（図１６）、あるいは電位モニタのための比較電位を発生させたりする（図１７）ことが一般的に行われる。すなわち、図１６においては、電源電圧ＶＤＤとグランドとの間に、高い抵抗を有する抵抗素子Ｒ１と抵抗素子Ｒ２とを直列に接続し、これら抵抗素子Ｒ１と抵抗素子Ｒ２との間から、その電位を取り出すことにより、基準電位を生成する。また、図１７においては、電源電圧ＶＤＤとグランドとの間に、Ｐ型のＭＯＳトランジスタＰ１と高い抵抗を有する抵抗素子Ｒ３と抵抗素子Ｒ４とを直列に接続する。さらに、基準電位ＶＲＥＦと、抵抗素子Ｒ３と抵抗素子Ｒ４との間の比較電位が入力される増幅器ＯＰを設け、この増幅器ＯＰの出力を、Ｐ型のＭＯＳトランジスタＰ１のゲート端子に入力する。これにより、Ｐ型のＭＯＳトランジスタＰ１と抵抗素子Ｒ３との間から、その電位を取り出すことにより、出力電位を生成する。
【０００３】
これら図１６に示す基準電位発生回路及び図１７に示す出力電位発生回路においては、電源電圧ＶＤＤからグランドに貫通電流が流れるため、その分だけ消費電流がそのまま増加することとなる。このため、スタンドバイ時にも流す必要があるパス等では、電流駆動力よりも低消費電力化が重要となり、流れる貫通電流を極力小さく絞ることが望ましい場合などがある。実際、このような場合、電流値は１００ｎＡ程度以下に絞られていることがある。電源レベルが、例えば１．８Ｖとすると、電流を１００ｎＡに絞るためには、抵抗値は１８ＭΩといった高い抵抗素子が必要となる。
【０００４】
このような高い抵抗を有する抵抗素子としては、従来、半導体基板上に形成されたポリシリコン層や、半導体基板中に形成された不純物拡散層を用いている。また、ＭＯＳトランジスタをオン状態にした場合に、ＭＯＳトランジスタの入力端子から出力端子に流れる際の抵抗であるオン抵抗が用いられている。
【０００５】
【発明が解決しようとする課題】
しかしながら、ポリシリコン層や、不純物拡散層で高い抵抗を有する抵抗素子を形成する場合、一般的なシート抵抗は、数十Ω／□である。したがって、例えば３０Ω／□で上述した１８ＭΩの抵抗素子を形成するには、６０００００シートつまり、抵抗層の幅（例えば０．５μｍ）に対して、長さが６０００００倍（この場合、３０００００μｍ＝０．３ｍ）となることになり、占有面積を考えるだけで現実的でない。このため、ポリシリコン層や不純物拡散層を用いて実現できる抵抗は、もう少し抵抗が小さくて電流を流してよい場合に限られる。
【０００６】
以上のことから、メガオーム程度の高い抵抗を有する抵抗素子は、不純物の濃度を下げ、わざと抵抗値を上げた、ポリシリコン層や不純物拡散層が必要となる。そのためには、不純物打ち込み工程において、抵抗素子を形成する領域以外の領域をマスクした上で、他の領域と異なる濃度で不純物の打ち込みを行う必要がある。しかし、このような特殊な処理を行うと、半導体装置のプロセスコストが増加するという問題がある。
【０００７】
但し、ＬＤＤ構造などに用いられる、低濃度の不純物拡散層を形成する工程が、そのまま抵抗素子を形成する工程にも使用できる場合は、シート抵抗は、通常の不純物拡散層を用いた抵抗の百から千倍といった値となるので、プロセスコストの増加は回避できる。しかし、この抵抗素子が、半導体基板上で、かなり大きな面積を占めることとなることは否めない。
【０００８】
さらに、昨今のサリサイド技術などでは、ポリシリコン層や不純物拡散層に、低抵抗の層が貼り付けられるようになってきている。この場合は、上述した低濃度の不純物拡散層についても、同様に低抵抗の層が貼り付けられてしまい、シート抵抗が低下してしまうという問題がある。また、サイリサイド技術を標準的なプロセスとした場合、高抵抗素子の部分のみサイリサイド形成を回避する、あるいは一旦形成されたサリサイド層を削除するといった特殊なプロセスがさらに必要となる。
【０００９】
これに対して、ＭＯＳトランジスタのオン抵抗で高抵抗を実現する場合、チャネル幅Ｗを絞り、ゲート長Ｌを長めにとってＷ／Ｌを小さくすることによって電流を絞っている。しかし、通常のＭＯＳトランジスタのオン抵抗は、チャネル幅あたり数Ｋオーム程度であるので、１８ＭΩという高抵抗を実現するには、ゲート長Ｌを非現実的な長さに設定することとなる。
【００１０】
また、ゲート電位をＭＯＳトランジスタが導通するぎりぎりの電位に設定することで電流を絞り高抵抗化することも行われる。しかし、このようなゲート電位を発生するためには、そのための中間電位を発生する回路が別途必要になってしまう。
【００１１】
そこで本発明は、前記課題に鑑みてなされたものであり、特別な製造プロセスを追加することなく、小さい面積で高い抵抗を有する抵抗素子を実現することを目的とする。
【００１２】
【課題を解決するための手段】
上記課題を解決するため、本発明に係る分割抵抗回路は、第１ゲート端子と第１ソース端子と第１ドレイン端子と第１バックゲート端子とを有する第１ＭＩＳトランジスタであって、前記第１ゲート端子を第１端子とし、前記第１ソース端子と前記第１ドレイン端子と前記第１バックゲート端子とを第２端子とした場合に、前記第１端子及び前記第２端子の一方が、第１の電位の第１のノードに接続された、第１ＭＩＳトランジスタと、第２ゲート端子と第２ソース端子と第２ドレイン端子と第２バックゲート端子とを有する第２ＭＩＳトランジスタであって、前記第２ゲート端子を第３端子とし、前記第２ソース端子と前記第２ドレイン端子と前記第２バックゲート端子とを第４端子とした場合に、前記第３端子及び前記第４端子の一方が、前記第１端子及び前記第２端子の他方に接続され、前記第３端子及び前記第４端子の他方が、第２の電位の第２のノードに接続された、第２ＭＩＳトランジスタと、を備えることを特徴とする。
【００１３】
本発明に係る半導体装置は、第１ＭＩＳトランジスタと第２ＭＩＳトランジスタとを有する半導体装置であって、前記第１ＭＩＳトランジスタは、半導体基板の表面側に形成され、第１の電位の第１のノード及び出力ノードの一方に接続される、第１ウェル領域と、前記第１ウェル領域の表面側に形成され、前記第１のノード及び前記出力ノードの前記一方に接続される、第１ソース領域と、前記第１ウェル領域の表面側に形成され、前記第１のノード及び前記出力ノードの前記一方に接続される、第１ドレイン領域と、前記第１ソース領域と前記第１ドレイン領域との間の前記第１ウェル上に、第１ゲート絶縁膜を介して形成され、前記第１のノード及び前記出力ノードの他方に接続される、第１ゲート電極と、を備えており、前記第２ＭＩＳトランジスタは、前記半導体基板の表面側に形成され、前記出力ノード及び第２の電位の第２のノードの一方に接続される、第２ウェル領域と、前記第２ウェル領域の表面側に形成され、前記出力ノード及び前記第２のノードの前記一方に接続される、第２ソース領域と、前記第２ウェル領域の表面側に形成され、前記出力ノード及び前記第２のノードの前記一方に接続される、第２ドレイン領域と、前記第２ソース領域と前記第２ドレイン領域との間の前記第２ウェル上に、第２ゲート絶縁膜を介して形成され、前記出力ノードと前記第２のノードの他方に接続される、第２ゲート電極と、を備えることを特徴とする。
【００１４】
本発明に係る半導体装置は、ゲート端子とソース端子とドレイン端子とバックゲート端子とを有するＭＩＳトランジスタであって、前記ゲート端子を第１端子とし、前記ソース端子と前記ドレイン端子と前記バックゲート端子とを第２端子とした場合に、前記第１端子及び前記第２端子の一方が第１のノードに接続され、他方が第２のノードに接続された、ＭＩＳトランジスタを、抵抗素子として用いたことを特徴とする。
【００１５】
【発明の実施の形態】
〔第１実施形態〕
ＭＯＳトランジスタにおけるリーク電流と言えば、ソース・ドレイン間に流れるサブスレショルドリーク電流が主たるものであった。しかし、昨今、例えば０．１μｍ世代と言われるプロセス技術で、ゲート絶縁膜の膜厚が２ｎｍ程度になると、ゲート絶縁膜を抜けて流れるゲート絶縁膜リーク電流がそれなりの値をもち、特性上無視できないレベルになってきている。
【００１６】
例えば、図１に示すように、ＭＯＳトランジスタが１０μｍ２の面積をもつゲート絶縁膜１０を有しているとする。ゲート電極１２に１．５Ｖを印加し、半導体基板１４とソース領域１６とドレイン領域１８とを接地する。すると、実測値によれば、ゲート電極１２と接地との間には、数１００ｎＡ程度のゲート絶縁膜リーク電流が流れる。
【００１７】
ゲート電極１２に印加する電圧であるゲートバイアス電圧と、ゲート絶縁膜リーク電流との関係をグラフにして示すと、図２のようになる。この図２の例では、ゲート電極１２に１．５Ｖの電圧を印加した場合には、このＭＯＳトランジスタは、５ＭΩの抵抗素子に相当することとなる。つまり、所望のメガΩ程度の高い抵抗を有する抵抗素子が、数μｍ２程度の面積のゲート絶縁膜１０を有するＭＯＳトランジスタで実現されていることとなる。本実施形態においては、このゲート絶縁膜１０の薄膜化に伴うゲート絶縁膜リーク電流を、むしろ積極的に利用しようというものである。
【００１８】
実際、抵抗分割を行う分割抵抗回路により電位発生回路を構成するには、図３に示すように、抵抗素子を直列に接続する必要がある。具体的には、図３に示す電位発生回路ＰＣ１０は、Ｐ型のＭＯＳトランジスタＰ１０と、Ｐ型のＭＯＳトランジスタＰ１１とを備えて構成されている。ＭＯＳトランジスタＰ１０のソース端子Ｓとドレイン端子Ｄとバックゲート端子ＢＧは、電源電圧ＶＤＤ（第１の電位のノード）に共通接続される。また、ＭＯＳトランジスタＰ１０のゲート端子Ｇは、ＭＯＳトランジスタＰ１１のソース端子Ｓとドレイン端子Ｄとバックゲート端子ＢＧとに共通接続される。ＭＯＳトランジスタＰ１１のゲート端子Ｇは、グランド（第２の電位のノード）に接続される。そして、ＭＯＳトランジスタＰ１０とＭＯＳトランジスタＰ１１との間のノードが、中間電位出力ＯＵＴを出力する出力ノードとなる。
【００１９】
図４は、図３に示す電位発生回路ＰＣ１０の半導体装置断面を模式的に示す図である。この図４に示すように、Ｐ型の半導体基板２０を用いるＣＭＯＳプロセスであれば、このＰ型の半導体基板２０の表面側に、Ｎ型のウェル２２、２４を形成し、このＮ型のウェル２２にＰ型のＭＯＳトランジスタＰ１０を形成し、Ｎ型のウェル２４にＰ型のＭＯＳトランジスタＰ１１を形成する。
【００２０】
すなわち、ＭＯＳトランジスタＰ１０については、Ｎ型のウェル２２の表面側に、Ｐ＋型のソース領域３０と、Ｐ＋型のドレイン領域３２と、Ｎ＋型のコンタクト領域３４と、Ｎ＋型のコンタクト領域３６とを形成する。ソース領域３０とドレイン領域３２との間におけるウェル２２上に、ゲート絶縁膜３８を形成し、このゲート絶縁膜３８上に、ゲート電極４０を形成する。
【００２１】
これと同様に、ＭＯＳトランジスタＰ１１については、Ｎ型のウェル２４の表面側に、Ｐ＋型のソース領域５０と、Ｐ＋型のドレイン領域５２と、Ｎ＋型のコンタクト領域５４と、Ｎ＋型のコンタクト領域５６とを形成する。ソース領域５０とドレイン領域５２との間におけるウェル２４上に、ゲート絶縁膜５８を形成し、このゲート絶縁膜５８上に、ゲート電極６０を形成する。
【００２２】
そして、ＭＯＳトランジスタＰ１０のソース領域３０とドレイン領域３２とコンタクト領域３４とコンタクト領域３６とが、電源電圧ＶＤＤに接続される。また、ＭＯＳトランジスタＰ１０のゲート電極４０と、ＭＯＳトランジスタＰ１１のソース領域５０とドレイン領域５２とコンタクト領域５４とコンタクト領域５６とが出力ノードに接続され、中間電位出力ＯＵＴを出力する。ＭＯＳトランジスタＰ１１のゲート電極６０が、グランドに接続される。ここで、電源電圧ＶＤＤは、グランドよりも高い電圧である。
【００２３】
この図４において、中間電位出力ＯＵＴの電位レベルが、電源電圧ＶＤＤの半分である場合には、ＭＯＳトランジスタＰ１０とＭＯＳトランジスタＰ１１は、同じサイズにすればよい。
【００２４】
中間電位出力ＯＵＴの電位レベルを、それ以外のレベルにしたいときは、ＭＯＳトランジスタＰ１０のゲート絶縁膜３８とＭＯＳトランジスタＰ１１のゲート絶縁膜５８の面積比を調整すればよい。但し、ゲート絶縁膜３８及び５８の面積差をつけると、２つのゲート絶縁膜に印加される電位に差がつくこととなる。この場合、図２に示したように、ゲート絶縁膜リーク電流の特性は電圧に対してリニアではないので、当然、２つのＭＯＳトランジスタＰ１０及びＰ１１のゲート絶縁膜リーク電流の比は、その面積比に比例する訳ではない。したがって、ＭＯＳトランジスタのゲート絶縁膜リーク電流とゲート電極に印加される電圧との特性を考慮して、ゲート絶縁膜３８及び５８の面積差を設定する必要がある。
【００２５】
また、ゲート絶縁膜リーク電流のＭＯＳトランジスタ毎のバラツキを減少させるためには、ＭＯＳトランジスタがオン状態になり、ゲート電極の下にチャネルが形成されていることが望ましい。したがって、ＭＯＳトランジスタのゲート電極とバックゲートとの間に印加される電位差は、ＭＯＳトランジスタのしきい値以上の値を有することが望ましい。このことは、逆に言えば、ＭＯＳトランジスタのしきい値としては、なるべく低いものを選択することが望ましいことを意味する。すなわち、半導体装置内に異なるしきい値を有する複数の種類のＭＯＳトランジスタが形成される場合には、その複数のＭＯＳトランジスタの中から、最もしきい値の小さいＭＯＳトランジスタを、本実施形態に係る抵抗素子として用いることが望ましい。
【００２６】
また、ゲート絶縁膜１０の膜厚についてウェハー面内のばらつきが生じたとしても、ＭＯＳトランジスタＰ１０とＭＯＳトランジスタＰ１１とは近接して形成されているため、ＭＯＳトランジスタＰ１０のゲート絶縁膜１０の膜厚と、ＭＯＳトランジスタＰ１１のゲート絶縁膜１０の膜厚は、同等になると考えられる。このため、中間電位出力ＯＵＴの電位レベルがばらつくことはほとんどないと考えられる。
【００２７】
また、抵抗素子を形成するＭＯＳトランジスタＰ１０、Ｐ１１の抵抗値は、電界により定まるので、温度により抵抗値は変化しない。このため、良好な温度特性が得られる。
【００２８】
以上のように、本実施形態に係る半導体装置によれば、ＭＯＳトランジスタのゲート電極とバックゲートとの間に流れるゲート絶縁膜リーク電流を積極的に活用し、ＭＯＳトランジスタを高抵抗の抵抗素子として用いることとした。このようにＭＯＳトランジスタを用いることで、半導体装置を製造するプロセスに特別な工程を付加することなく、高抵抗の抵抗素子を実現することができる。
【００２９】
また、従来のように不純物拡散層を抵抗素子として用いる場合や、ポリシリコン層を抵抗素子として用いる場合と比べて、小さな面積で高抵抗の抵抗素子を実現することができる。
【００３０】
〔第２実施形態〕
本発明の第２実施形態は、上述した第１実施形態に係る電位発生回路を複数並列に設けて出力ノードを共通に接続し、これら電位発生回路における抵抗素子であるＭＯＳトランジスタを選択的に用いることができるようにすることにより、出力ノードから得られる電位を調整し、可変にすることができるようにしたものである。
【００３１】
図５Ａは、本実施形態に係る電位発生回路ＰＣ２０の構成を示す回路図である。この図５Ａに示すように、本実施形態に係る電位発生回路ＰＣ２０は、複数の電位発生回路ＰＣ３０（０）〜ＰＣ３０（ｎ）を複数並列に接続して構成されている。
【００３２】
電位発生回路ＰＣ３０（０）は、上述した第１実施形態における電位発生回路ＰＣ２０と同様の構成である。この電位発生回路ＰＣ３０（０）の出力ノードが、電位発生回路ＰＣ３０（１）〜ＰＣ３０（ｎ）の出力ノードに共通接続されている。そして、この出力ノードが中間電位出力ＯＵＴを出力するノードとなる。
【００３３】
電位発生回路ＰＣ３０（１）には、出力ノードとＰ型のＭＯＳトランジスタＰ４０（１）との間に、トランスファーゲートＴＧ４０（１）が接続されている。このトランスファーゲートＴＧ４０（１）は、Ｐ型のＭＯＳトランジスタＰ４２（１）とＮ型のＭＯＳトランジスタＮ４４（１）とを備えている。
【００３４】
ＭＯＳトランジスタＰ４２（１）のソース端子は、ＭＯＳトランジスタ４０（１）のゲート端子に接続されており、ドレイン端子は、出力ノードに接続されている。また、ＭＯＳトランジスタＰ４２（１）のゲート端子には、トリミング信号Ｔｕ１を反転した反転トリミング信号／Ｔｕ１が入力される。
【００３５】
ＭＯＳトランジスタＮ４４（１）のドレイン端子は、ＭＯＳトランジスタＰ４０（１）のゲート端子に接続されており、ソース端子は、出力ノードに接続されている。また、ＭＯＳトランジスタＰ４４（１）のゲート端子には、トリミング信号Ｔｕ１が入力される。
【００３６】
さらに、電位発生回路ＰＣ３０（１）においては、出力ノードとＰ型のＭＯＳトランジスタＰ４１（１）との間に、トランスファーゲートＴＧ４１（１）が接続されている。このトランスファーゲートＴＧ４１（１）は、Ｐ型のＭＯＳトランジスタＰ４３（１）とＮ型のＭＯＳトランジスタＮ４５（１）とを備えている。
【００３７】
ＭＯＳトランジスタＰ４３（１）のソース端子は、出力ノードに接続されており、ドレイン端子は、ＭＯＳトランジスタＰ４１（１）のソース端子とドレイン端子とバックゲート端子に接続されている。また、ＭＯＳトランジスタＰ４３（１）のゲート端子には、トリミング信号Ｔｄ１を反転した反転トリミング信号／Ｔｄ１が入力される。
【００３８】
ＭＯＳトランジスタＮ４５（１）のドレイン端子は、出力ノードに接続されており、ソース端子は、ＭＯＳトランジスタＰ４１（１）のソース端子とドレイン端子とバックゲート端子に接続されている。また、ＭＯＳトランジスタＰ４５（１）のゲート端子には、トリミング信号Ｔｄ１が入力される。
【００３９】
さらに、本実施形態においては、ＭＯＳトランジスタＰ４２（１）、Ｐ４３（１）、Ｎ４４（１）、Ｎ４５（１）のゲート絶縁膜の膜厚は、抵抗素子を構成するＭＯＳトランジスタＰ４０（１）、Ｐ４１（１）のゲート絶縁膜１０の膜厚より、厚く構成されている。すなわち、Ｐ型のＭＯＳトランジスタＰ４２（１）、Ｐ４３（１）については、図５Ｂに示すように、厚膜のゲート絶縁膜１０ａを有するＭＯＳトランジスタにより構成されており、Ｎ型のＭＯＳトランジスタＮ４４（１）、Ｎ４５（１）については、図５Ｃに示すように、厚膜のゲート絶縁膜１０ｂを有するＭＯＳトランジスタにより構成されている。
【００４０】
トランスファーゲートＴＧ４０（１）、ＴＧ４１（１）を構成するＭＯＳトランジスタを厚膜のＭＯＳトランジスタで構成するのは、ゲート絶縁膜が薄いとゲート絶縁膜リーク電流が流れてしまうからである。トランスファーゲートＴＧ４０（１）、ＴＧ４１（１）を構成するＭＯＳトランジスタからゲート絶縁膜リーク電流が流れてしまうと、その影響により中間電位出力ＯＵＴの電圧も変動してしまい、好ましくないのである。
【００４１】
但し、トランスファーゲートＴＧ４０（１）、ＴＧ４１（１）を構成するＭＯＳトランジスタからゲート絶縁膜リーク電流が流れても、回路の設計上問題ない範囲であれば、あえて、ＭＯＳトランジスタＰ４２（１）、Ｐ４３（１）、Ｎ４４（１）、Ｎ４５（１）のゲート絶縁膜の膜厚を、抵抗素子を構成するＭＯＳトランジスタＰ４０（１）、Ｐ４１（１）のゲート絶縁膜１０の膜厚と、同じものにしてもよい。
【００４２】
他の電位発生回路ＰＣ３０（２）〜ＰＣ３０（ｎ）も、この電位発生回路ＰＣ３０（１）と同様の構成であるが、それぞれ、トランスファーゲートＴＧ４０（２）及びＴＧ４１（２）にトリミング信号Ｔｕ２、反転トリミング信号／Ｔｕ２、トリミング信号Ｔｄ２及び反転トリミング信号／Ｔｄ２が入力され、トランスファーゲートＴＧ４０（ｎ）及びＴＧ４１（ｎ）にトリミング信号Ｔｕｎ、反転トリミング信号／Ｔｕｎ、トリミング信号Ｔｄｎ及び反転トリミング信号／Ｔｄｎが入力される点が異なる。
【００４３】
これらトリミング信号Ｔｕ１〜Ｔｕｎ、反転トリミング信号／Ｔｕ１〜／Ｔｕｎ、トリミング信号Ｔｄ１〜Ｔｄｎ、及び、反転トリミング信号／Ｔｄ１〜／Ｔｄｎは、この出力ノードに接続されるＰ型のＭＯＳトランジスタの数を制御するための信号である。例えば、トリミング信号Ｔｕ１がハイレベルになると、反転トリミング信号／Ｔｕ１はローレベルになり、トランスファーゲートＴＧ４０（１）が導通状態になる。このため、ＭＯＳトランジスタＰ３０（１）を出力ノードに接続することができる。
【００４４】
本実施形態において、並列に接続する電位発生回路ＰＣ３０（１）〜ＰＣ３０（ｎ）の数、つまり変数ｎの値は任意である。また、電位発生回路ＰＣ３０（１）〜ＰＣ３０（ｎ）におけるＭＯＳトランジスタＰ４０（１）〜Ｐ４０（ｎ）のサイズは互いに同じにしてもよいし、あえて異なるようにしてもよい。ＭＯＳトランジスタＰ４１（１）〜Ｐ４１（ｎ）についても同様である。さらに、ＭＯＳトランジスタＰ４０（１）〜Ｐ４０（ｎ）のサイズを、ＭＯＳトランジスタＰ４１（１）〜ＰＣ４１（ｎ）のサイズと同じにしてもよいし、あえて異なるようにしてもよい。
【００４５】
この電位発生回路ＰＣ２０により生成可能な電位の範囲を広くしたい場合には、ＭＯＳトランジスタのサイズを次のように２べきになるように設定することもできる。
ＳＩＺＥ（Ｐ４０（ｘ＋１））＝２×ＳＩＺＥ（Ｐ４０（ｘ））
ＳＩＺＥ（Ｐ４１（ｘ＋１））＝２×ＳＩＺＥ（Ｐ４１（ｘ））
ここで、ＳＩＺＥ（Ｐ４０（ｘ））はＭＯＳトランジスタＰ４０（ｘ）のサイズであり、ＳＩＺＥ（Ｐ４１（ｘ））はＭＯＳトランジスタＰ４１（ｘ）のサイズである。また、ｘ＝１〜ｎ−１である。なお、この例では、ＭＯＳトランジスタのサイズを２べきになるように設定したが、３べき、４べき、…ｙべき、になるように設定してもよい。
【００４６】
なお、集積回路を構成するＭＯＳトランジスタの膜厚について、外部インターフェース回路などの部分では、内部ロジック回路よりも厚いゲート酸化膜の厚膜ＭＯＳトランジスタを用いることが、一般的に行われている。なぜなら、インターフェース回路等は、外部の他の回路との接続性を確保するために、内部回路よりも高い動作電圧で駆動する必要があるからである。このため、本実施形態におけるトランスファーゲートＴＧ４０（１）〜ＴＧ４０（ｎ）、ＴＧ４１（１）〜ＴＧ４１（ｎ）は、インターフェース回路等を形成するための厚膜ＭＯＳトランジスタを形成するプロセスで形成することができる。したがって、異なる厚さのゲート絶縁膜を有する２種類のＭＯＳトランジスタが１つの集積回路に混在したとしても、製造プロセスのステップ数が増大することはないと考えられる。
【００４７】
以上のように、本実施形態に係る半導体装置によれば、中間電位出力ＯＵＴを出力するための出力ノードに接続するＭＯＳトランジスタの数を、トリミング信号Ｔｕ１〜Ｔｕｎ、反転トリミング信号／Ｔｕ１〜／Ｔｕｎ、トリミング信号Ｔｄ１〜Ｔｄｎ、及び、反転トリミング信号／Ｔｄ１〜／Ｔｄｎを用いて制御することにより、中間電位出力ＯＵＴの電位レベルを調整することができる。
【００４８】
このため、例えば、ＭＯＳトランジスタのゲート絶縁膜の膜厚がばらついて、中間電位出力ＯＵＴから所望の電位レベルが得られない場合でも、これらのトリミング信号Ｔｕ１〜Ｔｕｎ、反転トリミング信号／Ｔｕ１〜／Ｔｕｎ、トリミング信号Ｔｄ１〜Ｔｄｎ、及び、反転トリミング信号／Ｔｄ１〜／Ｔｄｎのレベルを適宜設定することにより、電位レベルを調整することができる。
【００４９】
また、製造プロセスのばらつきにより、チップ毎に得られる中間電位出力ＯＵＴの電位レベルが異なってしまうこともある。しかし、本実施形態によれば、チップ毎にトリミング信号Ｔｕ１〜Ｔｕｎ、反転トリミング信号／Ｔｕ１〜／Ｔｕｎ、トリミング信号Ｔｄ１〜Ｔｄｎ、及び、反転トリミング信号／Ｔｄ１〜／Ｔｄｎを用いてトリミングを行えば、この電位レベルのばらつきを補償することができる。
【００５０】
さらに、図２に示したように、ＭＯＳトランジスタにおけるゲートバイアス電圧とゲート絶縁膜リーク電流との間の関係は、線形性を有するものではない。しかし、本実施形態によれば、トリミングにより中間電位出力ＯＵＴの電位レベルを調整するので、ＭＯＳトランジスタが線形性を有していなくとも、中間電位出力ＯＵＴの電位レベルを調整することは難しいものではない。
【００５１】
〔第３実施形態〕
本発明の第３実施形態は、上述した第１実施形態においてはＰ型のＭＯＳトランジスタを用いて構成した電位発生回路を、Ｎ型のＭＯＳトランジスタを用いて構成するようにしたものである。
【００５２】
図６は、本実施形態に係る電位発生回路ＰＣ５０の構成を示す回路図である。この図６に示すように、本実施形態に係る電位発生回路ＰＣ５０は、Ｎ型のＭＯＳトランジスタＮ５０と、Ｎ型のＭＯＳトランジスタＮ５１とを備えて構成されている。ＭＯＳトランジスタＮ５０のゲート端子Ｇは、電源電圧ＶＤＤに接続されている。また、ＭＯＳトランジスタＮ５０のソース端子Ｓとドレイン端子Ｄとバックゲート端子ＢＧは、ＭＯＳトランジスタＮ５１のゲート端子Ｇに共通接続されている。
【００５３】
ＭＯＳトランジスタＮ５１のソース端子Ｓとドレイン端子Ｄとバックゲート端子ＢＧは、グランドに共通接続されている。そして、ＭＯＳトランジスタＮ５０とＭＯＳトランジスタＮ５１との間ノードが、中間電位出力ＯＵＴを出力する出力ノードとなる。
【００５４】
図７は、図６に示す電位発生回路ＰＣ５０の半導体装置断面を模式的に示す図である。この図７に示すように、Ｎ型の半導体基板７０を用いるＣＭＯＳプロセスであれば、このＮ型の半導体基板７０の表面側に、Ｐ型のウェル７２、７４を形成し、このＰ型のウェル７２にＮ型のＭＯＳトランジスタＮ５０を形成し、Ｐ型のウェル７４にＮ型のＭＯＳトランジスタＮ５１を形成する。
【００５５】
すなわち、ＭＯＳトランジスタＮ５０については、Ｐ型のウェル７２の表面側に、Ｎ＋型のソース領域８０と、Ｎ＋型のドレイン領域８２と、Ｐ＋型のコンタクト領域８４と、Ｐ＋型のコンタクト領域８６とを形成する。ソース領域８０とドレイン領域８２との間におけるウェル７２上に、ゲート絶縁膜８８を形成し、このゲート絶縁膜８８上に、ゲート電極９０を形成する。
【００５６】
これと同様に、ＭＯＳトランジスタＮ５１については、Ｐ型のウェル７４の表面側に、Ｎ＋型のソース領域１００と、Ｎ＋型のドレイン領域１０２と、Ｐ＋型のコンタクト領域１０４と、Ｐ＋型のコンタクト領域１０６とを形成する。ソース領域１００とドレイン領域１０２との間におけるウェル７４上に、ゲート絶縁膜１０８を形成し、このゲート絶縁膜１０８上に、ゲート電極１１０を形成する。
【００５７】
そして、ＭＯＳトランジスタＮ５０のゲート電極９０とが、電源電圧ＶＤＤに接続される。また、ＭＯＳトランジスタＮ５０のソース領域８０とドレイン領域８２とコンタクト領域８４とコンタクト領域８６と、ＭＯＳトランジスタＮ５１のゲート電極１１０とが、中間電位出力ＯＵＴを出力する出力ノードに接続される。ＭＯＳトランジスタＮ５１のソース領域１００とドレイン領域１０２とコンタクト領域１０４とコンタクト領域１０６とが、グランドに接続される。ここで、電源電圧ＶＤＤは、グランドよりも高い電圧である。
【００５８】
この図７において、中間電位出力ＯＵＴの電位レベルが、電源電圧ＶＤＤの半分である場合には、ＭＯＳトランジスタＮ５０とＭＯＳトランジスタＮ５１は、同じサイズにすればよい。
【００５９】
中間電位出力ＯＵＴの電位レベルを、それ以外のレベルにしたいときは、ＭＯＳトランジスタＮ５０のゲート絶縁膜８８とＭＯＳトランジスタＮ５１のゲート絶縁膜１０８の面積比を調整すればよいことは、上述した第１実施形態と同様である。また、ゲート絶縁膜リーク電流のＭＯＳトランジスタ毎のバラツキを減少させるためには、ＭＯＳトランジスタがオン状態になり、ゲート電極の下にチャネルが形成されていることが望ましいことも、上述した第１実施形態と同様である。したがって、半導体装置内に異なるしきい値を有する複数のＭＯＳトランジスタが形成される場合には、その複数のＭＯＳトランジスタの中から、最もしきい値の小さいＭＯＳトランジスタを、本実施形態に係る抵抗素子として用いることが望ましい。
【００６０】
以上のように、本実施形態に係る半導体装置によっても、上述した第１実施形態と同様に、半導体装置を製造するプロセスに特別な工程を付加することなく、高抵抗の抵抗素子を実現することができる。また、従来のように不純物拡散層を抵抗素子として用いる場合や、ポリシリコン層を抵抗素子として用いる場合と比べて、小さな面積で高抵抗の抵抗素子を実現することができる。
【００６１】
〔第４実施形態〕
本発明の第３実施形態は、上述した第２実施形態においてはＰ型のＭＯＳトランジスタを用いて構成した電位可変型の電位発生回路を、Ｎ型のＭＯＳトランジスタを用いて構成するようにしたものである。
【００６２】
図８は、本実施形態に係る電位発生回路ＰＣ６０の構成を示す回路図である。この図８に示すように、本実施形態に係る電位発生回路ＰＣ６０において、複数並列に接続された電位発生回路ＰＣ７０（０）〜ＰＣ７０（ｎ）は、Ｎ型のＭＯＳトランジスタＮ６０（０）〜Ｎ６０（ｎ）と、Ｎ型のＭＯＳトランジスタＮ６１（０）〜Ｎ６１（ｎ）とを抵抗素子として用いて構成されている。そして、電位発生回路ＰＣ７０（１）においては、ＭＯＳトランジスタＮ６０（１）と出力ノードとの間にトランスファーゲートＴＧ６０（１）が接続されており、出力ノードとＭＯＳトランジスタＮ６１（１）との間にトランスファーゲートＴＧ６１（１）が接続されている。これは、他の電位発生回路ＰＣ７０（２）〜ＰＣ７０（ｎ）についても同様である。それ以外の点は、上述した第２実施形態と同様である。すなわち、本実施形態においても、トランスファーゲートＴＧ６０（１）〜ＴＧ６０（ｎ）、ＴＧ６１（１）〜ＴＧ６１（ｎ）を構成するＭＯＳトランジスタのゲート絶縁膜の膜厚は、抵抗素子を構成するＭＯＳトランジスタＮ６０（０）〜Ｎ６０（ｎ）、Ｎ６１（０）〜Ｎ６１（ｎ）のゲート絶縁膜１０の膜厚より、厚く構成されている。
【００６３】
本実施形態に係る半導体装置においても、上述した第２実施形態と同様に、中間電位出力ＯＵＴを出力するための出力ノードに接続するＭＯＳトランジスタの数を、トリミング信号Ｔｕ１〜Ｔｕｎ、反転トリミング信号／Ｔｕ１〜／Ｔｕｎ、トリミング信号Ｔｄ１〜Ｔｄｎ、及び、反転トリミング信号／Ｔｄ１〜／Ｔｄｎを用いて制御することにより、中間電位出力ＯＵＴの電位レベルを調整することができる。
【００６４】
〔第５実施形態〕
本発明の第５実施形態は、トリプルウェル構造を採用することにより、抵抗性素子として用いるＰ型のＭＯＳトランジスタをＮ型の半導体基板上に形成し、Ｎ型のＭＯＳトランジスタをＰ型の半導体基板上に形成したものである。
【００６５】
図９は、Ｎ型の半導体基板を用いてＰ型のＭＯＳトランジスタを形成して、これを抵抗素子として使用した場合の半導体装置の断面を模式的に示す図である。この図９に示すように、Ｎ型の半導体基板１２０の表面側には、Ｐ型のウェル１２２が形成されている。このＰ型のウェル１２２の表面側には、Ｎ型のウェル２２とＮ型のウェル２４とが形成されている。これ以外の点は、上述した第１実施形態における図４の構成と同等である。
【００６６】
図１０は、Ｐ型の半導体基板を用いてＮ型のＭＯＳトランジスタを形成して、これを抵抗素子として使用した場合の半導体装置の断面を模式的に示す図である。この図１０に示すように、Ｐ型の半導体基板１３０の表面側には、Ｎ型のウェル１３２が形成されている。このＮ型のウェル１３２の表面側には、Ｐ型のウェル７２とＰ型のウェル７４とが形成されている。これ以外の点は、上述した第３実施形態における図７の構成と同等である。
【００６７】
以上のように本実施形態によれば、図９に示すように、トリプルウェル構造を採用することにより、Ｎ型の半導体基板１２０上に、抵抗素子として用いるＰ型のＭＯＳトランジスタＰ１０及びＰ１１を形成することができるようになる。また、図１０に示すように、トリプルウェル構造を採用することにより、Ｐ型の半導体基板１３０上に、抵抗素子として用いるＮ型のＭＯＳトランジスタＮ５０及びＮ５１を形成することができるようになる。
【００６８】
〔第６実施形態〕
ゲート絶縁膜リーク電流は、Ｎ型のＭＯＳトランジスタとＰ型のＭＯＳトランジスタとの間で、その特定に大きな違いは存在しない。このため、本実施形態においては、電位発生回路において抵抗素子として用いる２つのＭＯＳトランジスタを、Ｎ型とＰ型を組み合わせて構成している。
【００６９】
図１１は、本実施形態に係る電位発生回路ＰＣ８０の構成を示す回路図である。この図１１に示すように、本実施形態に係る電位発生回路ＰＣ８０は、Ｐ型のＭＯＳトランジスタＰ８０と、Ｎ型のＭＯＳトランジスタＮ８１とを備えて構成されている。ＭＯＳトランジスタＰ８０のソース端子Ｓとドレイン端子Ｄとバックゲート端子ＢＧは、電源電圧ＶＤＤに共通接続されている。また、ＭＯＳトランジスタＰ８０のゲート端子Ｇは、ＭＯＳトランジスタＮ８１のゲート端子Ｇに接続されている。
【００７０】
ＭＯＳトランジスタＮ８１のソース端子Ｓとドレイン端子Ｄとバックゲート端子ＢＧは、グランドに共通接続されている。そして、ＭＯＳトランジスタＰ８０とＭＯＳトランジスタＮ８１との間のノードが、中間電位出力ＯＵＴを出力する出力ノードとなる。
【００７１】
図１２は、図１１に示す電位発生回路ＰＣ８０の半導体装置断面を模式的に示す図である。この図１２に示すように、Ｎ型の半導体基板２００を用いるＣＭＯＳプロセスであれば、このＮ型の半導体基板２００に、Ｐ型のウェル２０２を形成し、このＰ型のウェル２０２の一部にＮ型のウェル２０４を形成する。そして、Ｎ型のウェル２０４にＰ型のＭＯＳトランジスタＰ８０を形成し、Ｐ型のウェル２０２におけるＮ型のウェル２０４が形成されていない領域に、Ｎ型のＭＯＳトランジスタＮ８１を形成する。
【００７２】
すなわち、Ｐ型のＭＯＳトランジスタＰ８０については、Ｎ型のウェル２０４の表面側に、Ｐ＋型のソース領域２１０と、Ｐ＋型のドレイン領域２１２と、Ｎ＋型のコンタクト領域２１４と、Ｎ＋型のコンタクト領域２１６とを形成する。ソース領域２１０とドレイン領域２１２との間におけるウェル２０４上に、ゲート絶縁膜２１８を形成し、このゲート絶縁膜２１８上に、ゲート電極２２０を形成する。
【００７３】
これに対して、Ｎ型のＭＯＳトランジスタＮ８１については、Ｐ型のウェル２０２の表面側に、Ｎ＋型のソース領域２３０と、Ｎ＋型のドレイン領域２３２と、Ｐ＋型のコンタクト領域２３４と、Ｐ＋型のコンタクト領域２３６とを形成する。ソース領域２３０とドレイン領域２３２との間におけるウェル２０２上に、ゲート絶縁膜２３８を形成し、このゲート絶縁膜２３８上に、ゲート電極２４０を形成する。
【００７４】
そして、ＭＯＳトランジスタＰ８０のソース領域２１０とドレイン領域２１２とコンタクト領域２１４とコンタクト領域２１６とが、電源電圧ＶＤＤに接続される。また、ＭＯＳトランジスタＰ８０のゲート電極２２０と、ＭＯＳトランジスタＮ８１のゲート電極２４０とが、中間電位出力ＯＵＴを出力する出力ノードに接続される。ＭＯＳトランジスタＮ８１のソース領域２３０とドレイン領域２３２とコンタクト領域２３４とコンタクト領域２３６とが、グランドに接続される。ここで、電源電圧ＶＤＤは、グランドよりも高い電圧である。
【００７５】
この図１２において、中間電位出力ＯＵＴの電位レベルが、電源電圧ＶＤＤの半分である場合には、ＭＯＳトランジスタＰ８０とＭＯＳトランジスタＮ８１は、同じサイズにすればよい。
【００７６】
なお、Ｐ型の半導体基板３００上に、この電位発生回路ＰＣ８０を形成する場合は、その断面図は図１３に示すようになる。すなわち、Ｐ型の半導体基板３００に、Ｎ型のウェル３０２を形成し、このＮ型のウェル３０２の一部にＰ型のウェル３０４を形成する。そして、Ｎ型のウェル３０２にＰ型のＭＯＳトランジスタＰ８０を形成し、Ｐ型のウェル３０４にＮ型のＭＯＳトランジスタＮ８１を形成すればよい。
【００７７】
このように、Ｐ型のＭＯＳトランジスタＰ８０とＮ型のＭＯＳトランジスタＮ８１とを組み合わせて抵抗性素子として用いること以外は、上述した第１実施形態及び第３実施形態と同様である。
【００７８】
なお、本実施形態においても、上述した第２実施形態と同様に、複数のＭＯＳトランジスタを選択的に使用することにより、生成する電位レベルを可変にすることができる。すなわち、図１４に示すように、複数並列に接続された電位発生回路ＰＣ９０（０）〜ＰＣ９０（ｎ）により、電位発生回路ＰＣ１００を構成する。これらの電位発生回路ＰＣ９０（０）〜ＰＣ９０（ｎ）においては、それぞれ、Ｐ型のＭＯＳトランジスタＰ９０（０）〜Ｐ９０（ｎ）と、Ｎ型のＭＯＳトランジスタＮ９１（０）〜Ｎ９１（ｎ）とを抵抗素子として用いている。そして、電位発生回路ＰＣ９０（１）においては、ＭＯＳトランジスタＰ９０（１）と出力ノードとの間にトランスファーゲートＴＧ９０（１）が接続されており、出力ノードとＭＯＳトランジスタＮ９１（１）との間にトランスファーゲートＴＧ９１（１）が接続されている。これは、他の電位発生回路ＰＣ９０（２）〜ＰＣ９０（ｎ）についても同様である。それ以外の点は、上述した第２実施形態と同様である。すなわち、本実施形態においても、トランスファーゲートＴＧ９０（１）〜ＴＧ９０（ｎ）、ＴＧ９１（１）〜ＴＧ９１（ｎ）を構成するＭＯＳトランジスタのゲート絶縁膜の膜厚は、抵抗素子を構成するＭＯＳトランジスタＰ９０（０）〜Ｐ９０（ｎ）、Ｎ９１（０）〜Ｎ９１（ｎ）のゲート絶縁膜１０の膜厚より、厚く構成されている。
【００７９】
このようにすれば、上述した第２実施形態と同様に、中間電位出力ＯＵＴを出力するための出力ノードに接続するＭＯＳトランジスタの数を、トリミング信号Ｔｕ１〜Ｔｕｎ、反転トリミング信号／Ｔｕ１〜／Ｔｕｎ、トリミング信号Ｔｄ１〜Ｔｄｎ、及び、反転トリミング信号／Ｔｄ１〜／Ｔｄｎを用いて制御することにより、中間電位出力ＯＵＴの電位レベルを調整することができる。
【００８０】
なお、本発明は上記実施形態に限定されず種々に変形可能である。例えば、上述した各実施形態においては、抵抗素子を形成するＭＯＳトランジスタを、２段直列に接続する例を説明したが、これが３段、４段、…と複数段にしてもよい。
【００８１】
また、上述した各実施形態においては、ＭＯＳトランジスタを分割抵抗回路の抵抗素子として用い、この分割抵抗回路により中間電位を生成する電位発生回路を構成する例を説明したが、他の分割抵抗回路における抵抗素子として用いることも可能である。さらには、単純に１つのＭＯＳトランジスタを１つの抵抗素子として用いることも可能である。
【００８２】
また、上述した各実施形態においては、電位の高い方のノードを電源電圧ＶＤＤにより供給される電位とし、電位の低い方のノードをグランド電位としたが、電位の高低関係はこれに限られるものではない。例えば、低い方の電位をグランド以外の電位の電源（第２電源）にしてもよい。
【００８３】
さらに、上述した各実施形態においては、ゲート絶縁膜リーク電流のばらつきを抑制するため、ＭＯＳトランジスタがオン状態になる方向にＭＯＳトランジスタを接続したが、オフ状態になる方向にＭＯＳトランジスタを接続してもよい。すなわち、例えば図３に示した電位発生回路ＰＣ１０においては、図１５に示すように、Ｐ型のＭＯＳトランジスタＰ１０のゲート端子Ｇを電源電圧ＶＤＤに接続し、Ｐ型のＭＯＳトランジスタＰ１１のゲート端子をＰ型のＭＯＳトランジスタＰ１０のソース端子Ｓとドレイン端子Ｄとバックゲート端子ＢＧに接続し、Ｐ型のＭＯＳトランジスタＰ１１のソース端子Ｓとドレイン端子Ｄとバックゲート端子ＢＧをグランドに接続するようにしてもよい。
【００８４】
また、上述した図５Ａ、図８及び図１４においては、トランスファーゲートを設けていない電位発生回路ＰＣ３０（０）、ＰＣ７０（０）及びＰＣ９０（０）を１つだけ設けたが、これは必ずしも設ける必要はない。つまり、すべての電位発生回路にトランスファーゲートを設けてもよい。また、これとは逆に、トランスファーゲートを設けていない電位発生回路を複数設けるようにしてもよい。
【００８５】
さらに、これら図５Ａ、図８及び図１４においては、スイッチ回路として、Ｎ型のＭＯＳトランジスタとＰ型のＭＯＳトランジスタとを有するトランスファーゲートを用いたが、抵抗素子であるＭＯＳトランジスタと出力ノードとの間の導通のオン／オフ状態を切り替えることができれば、他の構成のスイッチ回路を用いてもよい。
【００８６】
また、上述した実施形態においては、ゲート絶縁膜はシリコン酸化膜（ＳｉＯ２）に限るものではなく、ＯＮなどの材料により形成してもよい。すなわち、本発明は、ゲート絶縁膜を有するＭＩＳトランジスタ（Metal-Insulator-Semiconductor Transistor）に適用することができる。
【００８７】
【発明の効果】
以上説明したように、本発明によれば、ＭＯＳトランジスタを用いて、製造工程において特別なプロセスを追加することなく、小さい面積で、高い抵抗を有する抵抗素子を実現することができる。
【図面の簡単な説明】
【図１】本実施形態においてＭＯＳトランジスタを抵抗素子として用いる場合の接続関係を説明する図。
【図２】図１に示したＭＯＳトランジスタにおけるゲートバイアス電圧とゲート絶縁膜リーク電流との関係を表すグラフを示す図。
【図３】第１実施形態に係る電位発生回路の回路図。
【図４】第１実施形態に係る電位発生回路を半導体装置に形成した場合の断面図。
【図５Ａ】第２実施形態に係る電位発生回路の回路図。
【図５Ｂ】図５Ａのトランスファーゲートに用いられるＰ型のＭＯＳトランジスタの断面図。
【図５Ｃ】図５Ａのトランスファーゲートに用いられるＮ型のＭＯＳトランジスタの断面図。
【図６】第３実施形態に係る電位発生回路の回路図。
【図７】第３実施形態に係る電位発生回路を半導体装置に形成した場合の断面図。
【図８】第４実施形態に係る電位発生回路の回路図。
【図９】第１実施形態に係る電位発生回路をＮ型の半導体基板上に形成した場合の半導体装置の断面図（第５実施形態）。
【図１０】第３実施形態に係る電位発生回路をＰ型の半導体基板上に形成した場合の半導体装置の断面図（第５実施形態）。
【図１１】第６実施形態に係る電位発生回路の回路図。
【図１２】第６実施形態に係る電位発生回路をＮ型の半導体基板上に形成した場合の半導体装置の断面図。
【図１３】第６実施形態に係る電位発生回路をＰ型の半導体基板上に形成した場合の半導体装置の断面図。
【図１４】第６実施形態に第２実施形態を組み合わせた場合の電位発生回路の回路図。
【図１５】ＭＯＳトランジスタの接続方法を逆転させた場合の電位発生回路の回路図。
【図１６】一般的な電位発生回路の回路図。
【図１７】一般的な出力電位発生回路の回路図。
【符号の説明】
１０  ゲート絶縁膜
１２  ゲート電極
１４  半導体基板
１６  ソース領域
１８  ドレイン領域
ＶＤＤ  電源電圧
ＯＵＴ  中間電位出力
Ｐ１０、Ｐ１１  Ｐ型のＭＯＳトランジスタ
【図１】
0003805312.tif 000002
【図２】
0003805312.tif 000003
【図３】
0003805312.tif 000004
【図４】
0003805312.tif 000005
【図５Ａ】
0003805312.tif 000006
【図５Ｂ】
0003805312.tif 000007
【図５Ｃ】
0003805312.tif 000008
【図６】
0003805312.tif 000009
【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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