(57)【特許請求の範囲】
【請求項１】
（α＋β）のピッチサイズを有する半導体素子の微細パターンの形成方法において、
半導体基板上に第１の絶縁膜及び第２の絶縁膜を順に形成する段階と、
前記第２の絶縁膜上に、前記（α＋β）のピッチサイズの２倍のピッチサイズを有する所定形状の感光膜を形成する段階と、
前記感光膜をマスクとして第２の絶縁膜をドライエッチングする段階と、
前記感光膜を除去する段階と、
残された前記第２の絶縁膜を含む前記半導体基板の全面に第３の絶縁膜を形成する段階と、
結果物構造上の、前記残された第２の絶縁膜のそれぞれの間に対応する部位に、第４の絶縁膜の底部の位置が、前記第２の絶縁膜の頂部の位置と部分的に重なるように当該第４の絶縁膜を形成する段階と、
前記第３の絶縁膜と前記第４の絶縁膜とのドライエッチングの選択比が１：１である手法で第１の平坦化工程を実施し、前記第２の絶縁膜が露出されるとエッチングを中断する段階と、
残された前記第４の絶縁膜と前記第２の絶縁膜とをマスクとして前記第３の絶縁膜をエッチングして第３の絶縁膜パターンを形成する段階と、
前記第２の絶縁膜と前記第３の絶縁膜の間の空間を導電膜で充填させた後に、前記導電膜に第２の平坦化工程を実施して（α＋β）のピッチサイズを有する導電膜配線を形成する段階を具備したことを特徴とする半導体素子の微細パターンの形成方法。
【請求項２】
前記第１の平坦化工程はエッチバック工程で実施されることを特徴とする請求項１に記載の半導体素子の微細パターンの形成方法。
【請求項３】
前記第２の平坦化工程は化学的機械研磨（ＣＭＰ）工程で実施されることを特徴とする請求項１に記載の半導体素子の微細パターンの形成方法。
【請求項４】
前記第２の平坦化工程はエッチバック工程で実施されることを特徴とする請求項１に記載の半導体素子の微細パターンの形成方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体素子の微細パターンの形成方法に関するものであり、特に高集積化に対応する微細パターンの形成が可能な半導体素子の微細パターンの形成方法に関するものである。
【０００２】
【従来の技術】
図１は従来技術による半導体素子の微細パターンの形成方法を説明するための断面図である。
【０００３】
まず、第１の絶縁膜１０上に導電膜２０と感光膜３０を順次に形成する。次に、ピッチが（α＋β）になるように前記感光膜３０をパターニングした後に前記感光膜３０をマスクとして前記導電膜２０を局所的にドライエッチングした後に前記感光膜３０を除去してパターンを形成する。
【０００４】
一般的に、半導体素子の小型化を実現するための超微細パターンの形成に多くの投資と努力が注がれているが、正確なパターンサイズ（ｓｉｚｅ）を得るのは困難である。
【０００５】
例えば、パターンピッチが０．２０μｍであれば、幅が０．１０μｍの配線と幅が０．１０μｍのスペーシング（Ｓｐａｃｉｎｇ）とで構成される微細パターンを形成しなければならない。現在、ＡｒＦ装置とフォトレジスター（ＰＲ）を使用して、このような０．２０μｍのパターンピッチが実現されている。
【０００６】
他には、０．４０μｍのパターンピッチを実現するために、ＫｒＦ装置とＫｒＦ用のフォトレジスター（ＰＲ）とが使用されている。
【０００７】
【発明が解決しようとする課題】
しかし、従来の半導体素子の微細パターンの形成方法では、０．４０μｍのパターンピッチを実現する装備（ＫｒＦ）とＫｒＦ用のフォトレジスター（ＰＲ）を使用して０．２０μｍピッチを有するパターンを作り出すことは出来なかった。
【０００８】
したがって、本発明は上記問題点を解決するためになされたものであり、ドライエッチングの選択比が大きい二つの物質を利用して高集積化に対応する微細パターンの形成を可能にし、生産コストを減少させることができる半導体素子の微細パターンの形成方法を提供することにその目的がある。
【０００９】
【課題を解決するための手段】
前記目的を達成するために、（α＋β）のピッチサイズを有する半導体素子の微細パターンの形成方法において、半導体基板上に第１の絶縁膜及び第２の絶縁膜を順に形成する段階と、前記第２の絶縁膜上に、前記（α＋β）のピッチサイズの２倍のピッチサイズを有する所定形状の感光膜を形成する段階と、前記感光膜をマスクとして第２の絶縁膜をドライエッチングする段階と、前記感光膜を除去する段階と、残された前記第２の絶縁膜を含む前記半導体基板の全面に第３の絶縁膜を形成する段階と、結果物構造上の、前記残された第２の絶縁膜のそれぞれの間に対応する部位に、第４の絶縁膜の底部の位置が、前記第２の絶縁膜の頂部の位置と部分的に重なるように当該第４の絶縁膜を形成する段階と、前記第３の絶縁膜と前記第４の絶縁膜とのドライエッチングの選択比が１：１である手法で第１の平坦化工程を実施し、前記第２の絶縁膜が露出されるとエッチングを中断する段階と、残された前記第４の絶縁膜と前記第２の絶縁膜とをマスクとして前記第３の絶縁膜をエッチングして第３の絶縁膜パターンを形成する段階と、前記第２の絶縁膜と前記第３の絶縁膜の間の空間を導電膜で充填させた後に、前記導電膜に第２の平坦化工程を実施して（α＋β）のピッチサイズを有する導電膜配線を形成する段階を具備したことを特徴とする。
【００１０】
前記第１の平坦化工程はエッチバック工程で実施されることが望ましい。
【００１１】
前記第２の平坦化工程は化学的機械研磨（ＣＭＰ）工程またはエッチバック工程で実施されることが望ましい。
【００１２】
以上のような本発明の目的と別の特徴及び長所などは、以下の本発明の好適な実施例に対する関する説明から明確になるであろう。
【００１３】
【発明の実施の形態】
以下、添付の図面を参照して本発明の実施例を説明する。
図２ないし図６は本発明の実施例による半導体素子の微細パターンの形成方法を説明するための断面図である。
【００１４】
図２は、図１に示されたパターンと同一のパターンピッチを最終的に得るための工程途中の図であり、半導体基板（図示せず）上に第１の絶縁膜１と第２の絶縁膜パターン２と感光膜パターン３とが形成された状態を示す図である。図２に示すように、まず、半導体基板（図示せず）上に第１の絶縁膜１及び第２の絶縁膜を順に形成した後に、前記第２の絶縁膜上に所定形状の感光膜パターン３を形成する。この時、前記感光膜パターン３のパターンピッチは、図１に示された（α＋β）のパターンピッチ（αは配線幅であり、βは隣り合う配線間のスペーシング幅である）の２倍になるようにパターニングされる。その後、前記第２の絶縁膜をドライエッチングして第２の絶縁膜パターン２を形成する。その際、第３の絶縁膜の厚さに基づく臨界寸法（ＣＤ）を調節するために、第２の絶縁膜の厚さはこの後に形成される第３の絶縁膜の厚さよりはるかに厚く堆積される。
【００１５】
この後、図３に示されるように、前記感光膜パターン３を除去した後、その上部に第３の絶縁膜４を堆積させ、第２の絶縁膜パターン２の間の所定の部分に第４の絶縁膜５を形成する。具体的には、結果物構造の表面である第３の絶縁膜４表面上の、隣り合う第２の絶縁パターン２のそれぞれのほぼ中間位置の上方に対応する部位に第４の絶縁膜５が形成されている。この時、第４の絶縁パターン５の底部の位置が、第２の絶縁パターン２の頂部の位置と部分的に重なるように設定されている。
【００１６】
続いて、第３及び第４の絶縁膜４，５の表面に化学的機械研磨（ＣＭＰ）による平坦化工程を実施する。
【００１７】
その後に、図４に示されるように、前記第３の絶縁膜４と前記第４の絶縁膜５のドライエッチングの選択比が１：１である手法（ｒｅｃｉｐｅ）で、前記第２の絶縁膜２が露出されるまで所定の厚さのみをエッチバックする。この時、第３の絶縁膜４中には第４の絶縁膜５が残存している。
【００１８】
その後に、手法を変えて前記第４の絶縁膜５及び前記第２の絶縁膜２が、第３の絶縁膜４に対して高い選択比のエッチング（１０：１以上）を実現する手法を利用し、前記第３の絶縁膜４をエッチングする。その結果、第３の絶縁膜４が第４の絶縁膜５及び第２の絶縁膜パターン２に比べて速くエッチングされるため、前記第４の絶縁膜５の下部にある前記第３の絶縁膜が残存して第３の絶縁膜パターン４ａが形成される。その後に、マスクとして作用した第４の絶縁膜５は上述の１：１手法で除去する。
【００１９】
図６に示されるように、図５で最終的に残された前記第２の絶縁膜パターン２と前記第３の絶縁膜パターン４ａとの間に導電膜（図示せず）を充填させた後に、化学的機械研磨（ＣＭＰ）工程またはエッチバック工程により平坦化工程を行う。その後に、残された前記第２の絶縁膜２と前記第３の絶縁膜４とを除去すれば、実質的に図１のようなパターンピッチを有した導電膜配線６が形成される。
【００２０】
【発明の効果】
以上で説明したように、本発明による半導体素子の微細パターンの形成方法において、ドライエッチングの選択比が大きい二つの物質を利用することで、高集積化に対応する微細パターンの形成が可能であり、その結果として半導体素子の生産コストを減少させることができる。
【００２１】
上述の実施例は本発明の例示の目的のために開示されたものであり、当業者ならば本発明の思想の範囲内で多様な修正、変更、付加などが可能であり、このような修正、変更などは特許請求の範囲に属するものとして見るべきである。
【図面の簡単な説明】
【図１】従来技術による半導体素子の微細パターンの形成方法を説明するための断面図である
【図２】本発明の実施例による半導体素子の微細パターンの形成方法の工程を説明するための断面図である
【図３】本発明の実施例による半導体素子の微細パターンの形成方法の工程を説明するための断面図である
【図４】本発明の実施例による半導体素子の微細パターンの形成方法の工程を説明するための断面図である
【図５】本発明の実施例による半導体素子の微細パターンの形成方法の工程を説明するための断面図である
【図６】本発明の実施例による半導体素子の微細パターンの形成方法の工程を説明するための断面図である
【符号の説明】
１  第１の絶縁膜
２  第２の絶縁膜
３  感光膜
４  第３の絶縁膜
５  第４の絶縁膜
６  導電膜配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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