(57)【特許請求の範囲】
【請求項１】
ＰＮＰトランジスタと、該ＰＮＰトランジスタの一部を共有するＮＰＮフォトトランジスタとからなるＰＮＰＮ構造のサイリスタを有するプレーナ型フォトサイリスタ素子であって、
該ＮＰＮフォトトランジスタのベース領域がＳｉＧｅエピタキシャル層またはＳｉ／ＳｉＧｅ超格子層を含むフォトサイリスタ素子。
【請求項２】
素子裏面がメカニカル研磨されている請求項１に記載のフォトサイリスタ素子。
【請求項３】
素子裏面にポリシリコン膜が設けられている請求項１に記載のフォトサイリスタ素子。
【請求項４】
前記ＮＰＮフォトトランジスタのｈＦＥが５０以上２０００以下の範囲であり、かつ、前記ＰＮＰトランジスタのｈＦＥが０．０００５以上０．０５以下の範囲である請求項２または請求項３に記載のフォトサイリスタ素子。
【請求項５】
ゼロクロス機能を実現するためのＭＯＳＦＥＴと、該ＭＯＳＦＥＴを駆動するＶＰ回路を備え、該ＶＰ回路を構成するフォトトランジスタのベース領域がＳｉＧｅ層またはＳｉ／ＳｉＧｅ超格子層を含む請求項１乃至請求項４のいずれかに記載のフォトサイリスタ素子。
【請求項６】
前記ＶＰ回路を構成するフォトトランジスタのｈＦＥが５０以上２０００以下の範囲である請求項５に記載のフォトサイリスタ素子。
【請求項７】
請求項１乃至請求項６のいずれかに記載のフォトサイリスタ素子を２つ備え、各フォトサイリスタ素子を構成する前記サイリスタが逆並列に接続されている双方向フォトサイリスタ素子。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、商用周波数ラインなどで使用されるフォトサイリスタ素子および双方向フォトサイリスタ素子に関し、特に、光感度および動作応答速度の向上と、ノイズ特性の向上とを両立させることができるフォトサイリスタ素子および双方向フォトサイリスタ素子に関する。
【０００２】
【従来の技術】
従来から、いわゆる点弧用ＳＳＲ（ソリッド・ソテート・リレー）として、例えばＮ型シリコン基板等の上に双方向サイリスタを形成し、これに光を照射することによってゲート・トリガ信号を与えて制御する双方向フォトサイリスタ素子が広く用いられている。
【０００３】
このＳＳＲは、一般に、スイッチングによる発生ノイズが少ないが、印加されるＡＣ電源電圧が高いところでスイッチングすると雑音が発生し、制御機器に悪影響を及ぼす。このため、ＡＣ電源電圧が低いところ（ゼロクロスポイント）でのみでＳＳＲがスイッチングすることが望まれており、この実現のためには、一般に、ＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）が用いられている。
【０００４】
図６は従来のゼロクロス機能付きの双方向フォトサイリスタ素子の概略的な構成を示す断面図である。なお、ここでは片側部のフォトサイリスタ素子３０部分が示されている。
【０００５】
このプレーナ型フォトサイリスタ素子を構成するＮ型シリコン基板１は、不純物濃度が一般に１０13ａｔｏｍｓ／ｃｍ3〜１０15ａｔｏｍｓ／ｃｍ3であり、双方向フォトサイリスタ素子が形成される部分の周辺にはＮ型のチャンネルストッパー領域１２が設けられている。
【０００６】
このＮ型シリコン基板（Ｎｓｕｂ）１の表面にＰ型のアノード拡散領域２が形成され、これにＡｌ等からなる電極層６を介してアノード端子Ａが接続されている。このアノード拡散領域２の左側に一定の間隔を開けて、Ｐ型のＰゲート拡散領域３が設けられ、その中にＮ型のカソード拡散領域４が形成されている。Ｐゲート拡散領域３およびカソード拡散領域４には、電極層６を介してカソード端子Ｋが接続されている。このアノード拡散領域２、シリコン基板１およびＰゲート拡散領域３からＰＮＰトランジスタＴｒ１が構成され、シリコン基板１、Ｐゲート拡散領域３およびカソード拡散領域４によってＮＰＮフォトトランジスタＴｒ２が構成され、両トランジスタＴｒ１およびＴｒ２によってＰＮＰＮ構造を有するサイリスタが構成されている。なお、５はＰ型拡散により形成されるゲート抵抗ＲＧＫである。
【０００７】
これらの左側に、ＮＰＮ型のフォトトランジスタＴｒ４を構成する拡散領域７、８が形成されている。さらにその左側に、ＭＯＳＦＥＴＴｒ３を構成するＰ型のウエル拡散領域９が形成され、その表面側にＮ型のソース拡散領域１０およびドレイン拡散領域１１が形成されている。このＭＯＳＦＥＴＴｒ３はゼロクロス機能を実現するために設けられ、フォトトランジスタＴｒ４はＭＯＳＦＥＴＴｒ３のゲートを駆動するために設けられている。
【０００８】
これらのＰ型拡散領域またはＮ型拡散領域は、不純物イオン注入方式や熱拡散方式により形成される。
【０００９】
上記Ｎ型シリコン基板１の裏面にはＡｕ等からなる電極層１３が設けられている。また、Ｎ型シリコン基板１の表面には電気的な接続のためにＡｌ等からなる配線層（電極層）６が設けられ、電気的な絶縁が必要とされる部分にはＳｉＯ2膜等からなるパッシベーション膜１４が形成されている。さらに、フォトサイリスタとして光信号を入力するためのＰゲート拡散領域（受光部）３と、ＭＯＳＦＥＴＴｒ３のゲートを光制御するためのフォトトランジスタＴｒ４のＰ型拡散領域（ベース領域）７では、ここでは図示していないが、配線層（電極層）６を除去することなどにより開口されている。
【００１０】
図７は、図６の双方向フォトサイリスタ素子の片側部であるフォトサイリスタ素子３０の等価回路図である。
【００１１】
ここでは、アノード端子Ａとカソード端子Ｋとの間にＰＮＰトランジスタＴｒ１およびＮＰＮフォトトランジスタＴｒ２が接続されている。トランジスタＴｒ１のエミッタ領域（Ｐ型アノード拡散領域２）はアノード端子Ａに接続され、トランジスタＴｒ１のベース領域（Ｎ型シリコン基板１）はトランジスタＴｒ２のコレクタ領域（Ｎ型シリコン基板１）に接続され、トランジスタＴｒ１のコレクタ領域（サイリスタとしてのＰゲート拡散領域３）はトランジスタＴｒ２のベース領域（Ｐゲート拡散領域３）と接続されていると共に、抵抗ＲＧＫ５を介してカソード端子Ｋに接続されている。トランジスタＴｒ２のエミッタ領域（Ｎ型拡散領域４）はカソード端子Ｋに接続されている。そして、抵抗ＲＧＫ５の両側にゼロクロス機能のためのＭＯＳＦＥＴＴｒ３のソースＳ（ソース拡散領域１０）およびドレインＤ（ドレイン拡散領域１１）が接続されている。また、Ｎ型シリコン基板１とＰゲート拡散領域３との間には、接合容量Ｃｊ１が形成されている。
【００１２】
さらに、ＭＯＳＦＥＴＴｒ３を駆動するＶＰ回路２５が設けられ、ＭＯＳＦＥＴＴｒ３のゲートＧは、ＶＰ回路２５を構成するフォトトランジスタＴｒ４のエミッタ領域（Ｎ型拡散領域８）に接続され、そのフォトトランジスタＴｒ４のコレクタ領域（Ｎ型シリコン基板１）はトランジスタＴｒ１のベース領域（Ｎ型シリコン基板１）およびトランジスタＴｒ２のコレクタ領域（Ｎ型シリコン基板１）に接続されている。また、フォトトランジスタＴｒ４のコレクタ領域（Ｎ型シリコン基板１）とベース領域（Ｐ型拡散領域７）との間には接合容量Ｃｊ２が形成されている。さらに、ＭＯＳＦＥＴＴｒ３のゲートＧには、クランプダイオードＺＤ（図６には図示していない）が接続されている。
【００１３】
この構成では、ＮＰＮフォトトランジスタＴｒ２に光が照射されることによって、ＮＰＮフォトトランジスタＴｒ２がオン状態になってサイリスタに電流が流れる。このとき、Ｐゲート拡散領域３に誤って過大な電流が流れこまないように、例えば１００ｋΩ程度の抵抗ＲＧＫ５によって保護している。
【００１４】
また、サイリスタのＰゲート拡散領域３とカソード拡散領域４との間に設けられたＭＯＳＦＥＴＴｒ３は、フォトトランジスタＴｒ４を介してＮ型シリコン基板１の電位によって制御される。そして、ＶＰ回路２５からの駆動電圧ＶG、またはアノードＡ−カソードＫ間の電圧ＶA-KによってＭＯＳＦＥＴＴｒ３のゲートに印加される電圧がＭＯＳＦＥＴＴｒ３の閾値電圧を超えると、ＭＯＳＦＥＴＴｒ３がＯＮ状態になり、サイリスタのＰゲート拡散領域３とカソード拡散領域４との間が短絡される。これにより、サイリスタの動作が制御され、ゼロクロス機能が実現される。なお、上記駆動電圧ＶGについては外部からの電位入力はなく、テストパッドである。
【００１５】
さらに、ＭＯＳＦＥＴＴｒ３のゲートＧは、クランプダイオードＺＤに接続されているので、フォトサイリスタ素子３０のアノードＡ−カソードＫ間に高電圧が印加されても、ＭＯＳＦＥＴＴｒ３のゲートＧとソースＳとの間の電圧がある一定電圧以上に高くならないように電圧がクランプされる。
【００１６】
このように構成された２つのフォトサイリスタ素子３０が、図８に示すようにＣＨ（チャンネル）１およびＣＨ２としてサイリスタ部分を相互に逆並列にして接続され、Ｔ１端子およびＴ２端子に接続された交流電源の極性が変わる度に、双方向フォトサイリスタ素子３２の表面に直接光を照射すること等により、ＣＨ１およびＣＨ２のいずれかが動作し、基本的な光制御型双方向フォトサイリスタ素子３２として動作し、いわゆる点弧用ＳＳＲとして用いられる。
【００１７】
なお、図８において、電源端子をＴ１およびＴ２としているのは、交流電源に接続した場合には両電源端子Ｔ１およびＴ２がアノードＡ端子としてもカソードＫ端子としても機能するからである。
【００１８】
【発明が解決しようとする課題】
ところで、双方向フォトサイリスタ素子の重要な特性は、光感度（最小トリガ入力電流ＩＦＴと称する）および動作応答速度（Ｔｏｎと称する）と、これらとは相反する臨界オフ電圧上昇率（ｄｖ／ｄｔ特性と称する）および転流特性等のいわゆるノイズ耐量特性である。これらは、一方の特性を向上させると他方の特性が劣化するというトレードオフの関係にあり、これらの特性を両立させることが双方向フォトサイリスタ素子における最大の課題となっている。
【００１９】
サイリスタを構成するＮＰＮフォトトランジスタＴｒ２は、直流電流増幅率（ｈＦＥと称する）が高い程、ＩＦＴ特性やＴｏｎ特性は良いが、代わりにｄｖ／ｄｔ特性や転流特性が低下する。
【００２０】
ｄｖ／ｄｔ特性の値が大きいと、オン状態に移行しやすくなり、例えばＡＣライン上に急峻な立ち上がりのパルス状で尖頭値が２０００Ｖに達するようなパルス状ノイズ電圧が重畳された場合、光照射がなくても誤点弧するという不具合が生じる。この原因は、Ｐゲート拡散領域３の接合容量を介して流れる変位電流が、トリガ電流として作用して誤動作するためである。
【００２１】
ゼロクロス用ＭＯＳＦＥＴＴｒ３は、一般的に、このｄｖ／ｄｔ特性を向上させる効果をも有しており、急峻なパルスに俊敏に反応して、ＮＰＮフォトトランジスタＴｒ２のベース領域（Ｐゲート拡散領域３）とエミッタ領域（カソード拡散領域４）との間を短絡することで高いｄｖ／ｄｔ耐量を得ることができる。このｄｖ／ｄｔ特性は、ＭＯＳＦＥＴＴｒ３の動作特性に大きく依存しているため、ｄｖ／ｄｔ特性を向上させるためには、ＭＯＳＦＥＴＴｒ３の動作応答速度を上げることと、さらには、ＭＯＳＦＥＴＴｒ３を駆動するＶＰ回路２５の動作応答速度を上げることが重要である。
【００２２】
一方、転流特性は、ＮＰＮフォトトランジスタＴｒ２の高ｈＦＥ化に伴い、保持電流（ＩＨと称する）が小さくなる相関上、やはり不利である。この転流特性は、以下に詳細に説明するように、Ｓｉ基板に残存する過剰キャリアが原因で発生する誤動作である。
【００２３】
正常動作では、ＣＨ１がオンしている交流の半サィクル期間中に光照射が無くなった時、この半サイクル期間中はフォトサイリスタ素子３０におけるＰＮＰＮ構造部の電流保持機能によりオン状態が続くが、次の半サイクルに入ると、光入射が無い限りＣＨ２はオンしない。
【００２４】
しかし、スイッチングする交流回路に負荷Ｌが存在する場合は、交流電圧の位相よりもオン電流の位相が遅れるので、ＣＨ１がオフした時点で、ＣＨ２側に急峻な立ち上がりを示す電圧が印加される。
【００２５】
このため、Ｎ型Ｓｉ基板１中に残存している正孔がＣＨ２側のＰゲート拡散領域へ移動してＣＨ２側の正帰還作用を促し、ＣＨ２がオンするという誤動作（転流失敗）を起こすという問題がある。
【００２６】
本発明は、このような従来技術の課題を解決するためになされたものであり、光感度が高く、高速応答可能で、かつ、高耐ノイズ特性を有するフォトサイリスタ素子および双方向フォトサイリスタ素子を提供することを目的とする。
【００２７】
【課題を解決するための手段】
本発明のフォトサイリスタ素子は、ＰＮＰトランジスタと、該ＰＮＰトランジスタの一部を共有するＮＰＮフォトトランジスタとからなるＰＮＰＮ構造のサイリスタを備えたプレーナ型フォトサイリスタ素子であって、該ＮＰＮフォトトランジスタのベース領域がＳｉＧｅエピタキシャル層またはＳｉ／ＳｉＧｅ超格子層を含み、そのことにより上記目的が達成される。
【００２８】
本発明のフォトサイリスタ素子は、素子裏面がメカニカル研磨されているのが好ましい。
【００２９】
本発明のフォトサイリスタ素子は、素子裏面にポリシリコン膜が設けられているのが好ましい。
【００３０】
本発明のフォトサイリスタ素子は、前記ＮＰＮフォトトランジスタのｈＦＥが５０以上２０００以下の範囲であり、かつ、前記ＰＮＰトランジスタのｈＦＥが０．０００５以上０．０５以下の範囲であるのが好ましい。
【００３１】
本発明のフォトサイリスタ素子は、ゼロクロス機能を実現するためのＭＯＳＦＥＴと、該ＭＯＳＦＥＴを駆動するＶＰ回路を備え、該ＶＰ回路を構成するフォトトランジスタのベース領域がＳｉＧｅ層またはＳｉ／ＳｉＧｅ超格子層を含んでいるのが好ましい。
【００３２】
本発明のフォトサイリスタ素子は、前記ＶＰ回路を構成するフォトトランジスタのｈＦＥが５０以上２０００以下の範囲であるのが好ましい。
【００３３】
本発明の双方向フォトサイリスタ素子は、本発明のフォトサイリスタ素子を２つ備え、各フォトサイリスタ素子を構成する前記サイリスタが逆並列に接続されており、そのことにより上記目的が達成される。
【００３４】
以下、本発明の作用について説明する。
【００３５】
本発明にあっては、サイリスタとしてのＰＮＰＮ構造を構成するＮＰＮフォトトランジスタのべ一ス領域（サイリスタのＰゲート領域）が、ＳｉＧｅエピタキシャル層またはＳｉ／ＳｉＧｅ超格子層を含む。ＳｉＧｅ層は、Ｓｉ基板にＰ型不純物を拡散して形成した拡散領域（従来のフォトサイリスタ素子のＰゲート拡散領域）に比べてバンドギャップが狭く、キャリアの注入効率がよい。よって、従来のＮＰＮフォトトランジスタに比べてｈＦＥを高くして、サイリスタの光感度（ＩＦＴ特性）を向上させることが可能である。また、ＳｉＧｅ層は光吸収係数が高いため、これをＰゲート領域に用いることにより、サイリスタの光感度（ＩＦＴ特性）をより一層向上させることが可能である。さらに、ＮＰＮフォトトランジスタのｈＦＥを高くすることにより動作応答速度（Ｔｏｎ特性）も向上し、サイリスタとしての動作応答速度を早くすることが可能である。特に、Ｓｉ／ＳｉＧｅ超格子構造とすることで、Ｓｉ基板上のＳｉＧｅ層の実効膜厚を厚くすることが可能となる。
【００３６】
例えば、サイリスタを構成するＮＰＮフォトトランジスタのｈＦＥは、５０以上２０００以下の範囲とするのが好ましい。５０未満では高感度化や高速応答化が不充分となり、２０００を超えると保持電流や転流特性が低下して、実使用上、デバイスとして機能しなくなる。
【００３７】
また、本発明にあっては、素子裏面をメカニカル研磨するか、またはポリシリコン膜を設けて、いわゆるＢＳＤ（Ｂａｃｋ  Ｓｉｄｅ  Ｄａｍａｇｅ）処理を行うことにより、意識的に裏面に欠陥層を設ける。これにより、Ｓｉ基板内のキャリアライフタイムを短縮させて、サイリスタを構成するＰＮＰトランジスタのｈＦＥを抑制し、転流特性を向上させることが可能である。
【００３８】
例えば、サイリスタを構成するＰＮＰトランジスタのｈＦＥは、０．０００５以上０．０５以下の範囲とするのが好ましい。０．０００５未満ではデバイスの光感度が不充分であり、０．０５を超えると転流特性が不十分である。
【００３９】
さらに、本発明にあっては、ゼロクロス機能を実現するためのＭＯＳＦＥＴを駆動するＶＰ回路において、フォトトランジスタのべ一ス領域が、ＳｉＧｅエピタキシャル層またはＳｉ／ＳｉＧｅ超格子層を含む。これにより、従来のＶＰ回路を構成するフォトトランジスタに比べてｈＦＥを高くして、ＶＰ回路の動作応答速度を早くすることが可能である。また、ＭＯＳＦＥＴを駆動するＶＰ回路の動作応答速度を早くできる結果、ＭＯＳＦＥＴの動作応答速度を早くすることができ、ｄｖ／ｄｔ特性を向上させることが可能である。さらに、ＳｉＧｅ層は光吸収係数が高いため、これを用いることにより、フォトトランジスタ（サイリスタを構成するＮＰＮフォトトランジスタおよびＶＰ回路のフォトトランジスタを含む）の光感度（ＩＦＴ特性）をより一層向上させることが可能である。
【００４０】
例えば、ＶＰ回路を構成するＮＰＮフォトトランジスタのｈＦＥは、５０以上２０００以下の範囲とするのが好ましい。５０未満ではＭＯＳＦＥＴ駆動のための高速応答化が不十分である。また、ＶＰ回路を構成するＮＰＮフォトトランジスタとサイリスタを構成するＮＰＮフォトトランジスタと同時に作製することから、サイリスタの性能を考慮すると、２０００未満であるのが好ましい。
【００４１】
【発明の実施の形態】
以下に、本発明の実施の形態について説明する。
【００４２】
（実施形態１）
図１は本実施形態１のゼロクロス機能付きのフォトサイリスタ素子の概略的な構成を示す断面図である。ここでは、本実施形態の双方向フォトサイリスタ素子３２ａの片側部であるフォトサイリスタ素子３０ａの構成が示されている。また、図２はそのフォトサイリスタ素子３０ａの等価回路図である。さらに、図３はそのフォトサイリスタ素子３０ａを相互に逆並列に接続した本実施形態１の双方向フォトサイリスタ素子３２ａの等価回路図である。
【００４３】
本実施形態１のフォトサイリスタ素子３０ａにおいて、図６および図７に示した従来の双方向フォトサイリスタ素子３０と異なる点は、
（１）サイリスタのＰＮＰＮ構造部を構成するＮＰＮフォトトランジスタＴｒ２のベース領域（サイリスタのＰゲート領域）３ａに、ＳｉＧｅ層を用いたこと、
（２）Ｓｉ基板１の裏面に、メカニカル研磨面１７を設けたこと、および
（３）ゼロクロス用ＭＯＳＦＥＴＴｒ３を駆動するＶＰ回路２５において、フォトトランジスタＴｒ４のベース領域７ａに、ＳｉＧｅ層を用いたことである。その他の構成は、従来のフォトサイリスタ素子３０と同様である。
【００４４】
このように構成された２つのフォトサイリスタ素子３０ａが、図３に示すように、ＣＨ１およびＣＨ２としてサイリスタ部分を相互に逆並列にして接続され、いわゆる点弧用ＳＳＲとして用いられる双方向フォトサイリスタ素子３２ａが形成されている。
【００４５】
本実施形態の双方向フォトサイリスタ素子３２ａは、例えば以下のようにして作製することができる。
【００４６】
まず、図４（ａ）に示すように、Ｎ型Ｓｉ基板１上に、気相成長法や超高真空化学気相成長法（ＵＨＶ−ＣＶＤ）等により、ＰＨ3等からなるＮ型エピタキシャル層１ａを成長して、ＮＰＮフォトトランジスタＴｒ２のベース領域３ａを形成する領域、およびフォトトランジスタＴｒ４のベース領域７ａを形成する領域を選択的にパターニングし、エッチングすることにより凹部３５を形成する。
【００４７】
次に、 図４（ｂ）に示すように、上記凹部３５に、気相成長法や超高真空化学気相成長法等により、Ｂ2Ｈ4等からなる第１のＰ型エピタキシャル層２１を成長させた後、その上にＰ型Ｓｉ／ＳｉＧｅ超格子層１３ａおよび１７ａを形成する。
【００４８】
なお、ＳｉとＳｉＧｅとは格子定数が異なるため、一般的にはＳｉ上にＳｉＧｅを厚く成長させることはできないが、超格子構造とすることで、ＳｉＧｅの実効膜厚を厚くすることができる。所望の厚さは、例えばデバイスの耐圧６００Ｖ以上を得るためには、超格子層全体で１３μｍ以下である。ここで、凹部３５が拡散領域２、９よりも浅くなっているのは、作製上の制限からである。
【００４９】
次に、 図４（ｃ）に示すように、気相成長法等により、Ｂ2Ｈ4等からなる第２のＰ型エピタキシャル層２３を成長させ、その後、ＳｉＯ2等の酸化膜１４ａで全体を覆う。
【００５０】
次に, 図４（ｄ）に示すように、Ｎ型Ｓｉ基板１に、ＰＮＰトランジスタＴｒ１のアノードとなるＰ型拡散領域２、ＭＯＳＦＥＴＴｒ３のウエル拡散領域９およびゲート抵抗ＲＧＫ５（図４には示していない）を形成する。これらは、Ｂ（ホウ素）をイオン注入方式や熱拡散方式により拡散させることにより形成することができる。本実施形態では、ゲート抵抗ＲＧＫ５が約１００ｋΩになるように拡散を行った。
【００５１】
次に、 図４（ｅ）に示すように、ＮＰＮフォトトランジスタＴｒ２のベース領域（Ｐゲート領域）３ａ内と、ＭＯＳＦＥＴＴｒ３のウエル拡散領域９内と、ＶＰ回路２５のフォトトランジスタＴｒ４のベース領域７ａ内に、カソードとなるＮ型拡散領域４、ソースおよびドレインとなるＮ型拡散領域１０および１１、エミッタ領域となるＮ型拡散領域８を形成する。このとき、Ｎ型のチャンネルストッパー領域１２も同時に形成する。これらは、Ｐ（リン）をイオン注入方式や熱拡散方式により拡散させることにより形成することができる。
【００５２】
その後、図１に示すように、電気的に絶緑が必要な部分にはＳｉＯ2等からなるパッシベーション膜１４を形成し、電気的な接続のためにＡｌ等からなる配線層（電極層）６を形成する。基板裏面には、研磨面１７またはポリシリコン膜の上にＡｕ等からなる電極層１３を形成する。
【００５３】
なお、図４では双方向フォトサイリスタ素子３２ａの片側部分であるフォトサイリスタ素子３０ａについて示しているが、図３に示したように、２つのフォトサイリスタ素子３０ａをＣＨ１およびＣＨ２として、サイリスタ部分が相互に逆並列に接続されるように形成することにより、双方向フォトサイリスタ素子３２ａを作製する。これは、同一基板上に同時に２つのフォトサイリスタ素子を形成することにより作製される。このようにして作製された双方向フォトサイリスタ素子３２ａの表面に直接光を照射すること等により、基本的な光制御型双方向フォトサイリスタ素子３２ａとして動作する、いわゆる点弧用ＳＳＲとして用いることができる。
【００５４】
このようにして得られる本実施形態の双方向フォトサイリスタ素子３２ａにおいては、サイリスタのＰＮＰＮ構造を構成するＮＰＮフォトトランジスタＴｒ２のべ一ス領域３ａが、ＳｉＧｅ超格子層１３ａを含んでいる。ＳｉＧｅ層は、Ｓｉ基板にＰ型拡散を行って形成した従来のＮＰＮフォトトランジスタのベース領域に比べてバンドギャップが狭いので、キャリアの注入効率がよく、ｈＦＥを高めることができる。図７に示した従来例ではＮＰＮフォトトランジスタＴｒ２のｈＦＥが約４０であったのに対して、本実施形態ではＮＰＮフォトトランジスタＴｒ２のｈＦＥを約１５０にすることができた。これにより、本実施形態の双方向フォトサイリスタ素子３２ａの光感度（ＩＦＴ）特性および動作応答速度（Ｔｏｎ）特性を向上させることができた。また、ＳｉＧｅ層は光吸収係数が高いため、これをＰゲート領域３ａに用いることにより、サイリスタの光感度をより一層向上させることができた。
【００５５】
また、Ｓｉ基板１の裏面に、メカニカル研磨面１７を設けることにより、Ｓｉ基板１内のキャリアライフタイムを大幅に短縮させて、ＰＮＰトランジスタＴｒ１のｈＦＥを抑制することができる。図１に示した従来例ではＰＮＰトランジスタＴｒ１のｈＦＥが約０．０３であったのに対して、本実施形態ではＰＮＰトランジスタＴｒ１のｈＦＥを約０．０１にすることができた。これにより、本実施形態の双方向フォトサイリスタ素子３２ａの転流特性を向上させることができた。
【００５６】
さらに、ＶＰ回路２５を構成するフォトトランジスタＴｒ４のべ一ス領域７ａがＳｉＧｅ超格子層１７ａを含んでいるので、ＮＰＮフォトトランジスタＴｒ１と同様に、フォトトランジスタＴｒ４のｈＦＥを高くすることができる。図７に示した従来例ではＶＰ回路２５を構成するフォトトランジスタＴｒ４のｈＦＥが約４０であったのに対して、本実施形態ではＶＰ回路２５を構成するフォトトランジスタＴｒ４のｈＦＥを約１５０にすることができた。これにより、本実施形態では、ＶＰ回路２５を構成するＮＰＮフォトトランジスタＴｒ４の動作応答速度が早くなり、ＭＯＳＦＥＴＴｒ３の動作応答速度が早くなるので、ｄｖ／ｄｔ耐量を向上させることができた。
【００５７】
なお、上記ＮＰＮフォトトランジスタＴｒ２およびＴｒ４のベース領域３ａおよび７ａは、Ｓｉ基板１上に超高真空化学気相成長法（ＵＨＶ−ＣＶＤ）を用いてＳｉＧｅ層（ここでは超格子構造ではないＳｉＧｅ層）を選択的に気相成長させることによっても形成することができる。この方法は、プロセス的には簡単であるが、厚さ（縦方向の距離、Ｐ型層の深さ）をあまり厚くすることができない。よって、素子設計に制限があるが、実現は可能である。
【００５８】
（実施形態２）
図５は、実施形態２の双方向フォトサイリスタ素子の構成を示す断面図である。ここでは、双方向フォトサイリスタ素子の片側部であるフォトサイリスタ素子３０ｂの構成を示している。
【００５９】
このフォトサイリスタ素子３０ｂは、Ｓｉ基板１の裏面に、メカニカル研磨面１７の代わりにポリシリコン膜１８が設けられている。その他の構成は、実施形態１のフォトサイリスタ素子３０ａと同じであり、図３に示すように、２つのフォトサイリスタ素子３０ｂをＣＨ１およびＣＨ２として、サイリスタ部分を相互に逆並列に接続することにより、双方向フォトサイリスタ素子３２ａとして用いることができる。
【００６０】
この構成によっても、Ｓｉ基板１内のキャリアライフタイムを大幅に短縮させて、ＰＮＰトランジスタＴｒ１のｈＦＥを抑制することができる。図１に示した従来例ではＰＮＰトランジスタＴｒ１のｈＦＥが約０．０３であったのに対して、本実施形態ではＰＮＰトランジスタＴｒ１のｈＦＥを約０．０１にすることができた。これにより、双方向フォトサイリスタ素子の転流特性を向上させることができた。
【００６１】
【発明の効果】
以上詳述したように、本発明によれば、ベース領域にＳｉＧｅエピタキシャル層またはＳｉ／ＳｉＧｅ超格子層を用いることにより、サイリスタを構成するＮＰＮフォトトランジスタのｈＦＥを高くして、サイリスタの光感度（ＩＦＴ特性）および動作応答速度（Ｔｏｎ特性）を向上させることができる。また、サイリスタのＰゲート領域の光吸収係数が高いため、サイリスタの光感度をより一層向上させることができる。
【００６２】
また、本発明によれば、素子裏面をメカニカル研磨するか、またはポリシリコン膜を設けることにより、サイリスタを構成するＰＮＰトランジスタのｈＦＥを抑制し、転流特性を向上させることが可能である。
【００６３】
さらに、本発明によれば、ゼロクロス機能を実現するためのＭＯＳＦＥＴを駆動するＶＰ回路において、ＮＰＮフォトトランジスタのべ一ス領域にＳｉＧｅエピタキシャル層またはＳｉ／ＳｉＧｅ超格子層を用いることにより、ＶＰ回路を構成するＮＰＮフォトトランジスタのｈＦＥを高くして、ＶＰ回路の動作応答速度を早くすることができる。さらに、ＭＯＳＦＥＴの動作応答速度を早くすることができるので、ｄｖ／ｄｔ特性を向上させることができる。
【００６４】
従って、本発明によれば、光感度が高く、高速応答可能で、かつ、高耐ノイズ特性を有する双方向フォトサイリスタ素子を実現することができる。
【図面の簡単な説明】
【図１】実施形態１の双方向フォトサイリスタ素子の概略構成を示す断面図である。
【図２】実施形態１の双方向フォトサイリスタ素子の片側部であるフォトサイリスタ素子の等価回路図である。
【図３】実施形態１および実施形態２の双方向フォトサイリスタ素子の等価回路図である。
【図４】実施形態１の双方向フォトサイリスタ素子の製造工程を説明するための断面図である。
【図５】実施形態２の双方向フォトサイリスタ素子の概略構成を示す断面図である。
【図６】従来の双方向フォトサイリスタ素子の概略構成を示す断面図である。
【図７】従来の双方向フォトサイリスタ素子の片側部であるフォトサイリスタ素子の等価回路図である。
【図８】従来の双方向フォトサイリスタ素子の等価回路図である。
【符号の説明】
１  シリコン基板
１ａ  Ｎ型エピタキシャル層
２  アノード拡散領域
３  Ｐゲート拡散領域
３ａ  Ｐゲート領域
４  カソード拡散領域
５  ゲート抵抗ＲＧＫ
６、１３  電極層
７  Ｐ型拡散領域
７ａ  フォトトランジスタＴｒ４のベース領域
８  Ｎ型拡散領域
９  ウエル拡散領域
１０  ソース拡散領域
１１  ドレイン拡散領域
１２  チャンネルストッパー領域
１３ａ、１７ａ  Ｓｉ／ＳｉＧｅ超格子層
１４  パッシベーション膜
１４ａ  酸化膜
１７  研磨面
１８  ポリシリコン膜
２１  第１のＰ型エピタキシャル層
２３  第２のＰ型エピタキシャル層
３５  凹部
２５  ＶＰ回路
３０、３０ａ、３０ｂ  フォトサイリスタ素子
３２、３２ａ  双方向フォトサイリスタ素子
Ａ  アノード端子
Ｋ  カソード端子
Ｔｒ１  ＰＮＰトランジスタ
Ｔｒ２  ＮＰＮフォトトランジスタ
Ｔｒ３  ＭＯＳＦＥＴ
Ｔｒ４  フォトトランジスタ
Ｇ  ゲート
Ｓ  ソース
Ｄ  ドレイン
Ｃｊ１  シリコン基板とＰゲート拡散領域、またはシリコン基板とＰゲート領域との間の接合容量
Ｃｊ２  フォトトランジスタＴｒ４のコレクタ領域とベース領域との間の接合容量
ＺＤ  クランプダイオード
Ｔ１、Ｔ２  双方向フォトサイリスタ素子の電源端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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