(57)【特許請求の範囲】
【請求項１】
アルミナ基板の表面に部分的に形成された絶縁層と、この絶縁層上に下部電極と誘電体層および上部電極を順次積層して薄膜形成されたキャパシタ素子と、前記アルミナ基板の表面に前記絶縁層を介さずに直接薄膜形成されたインダクタ素子と抵抗素子および伝送線路とを備え、前記キャパシタ素子の前記下部電極と前記上部電極とを前記絶縁層の輪郭内で重ね合わせると共に、前記抵抗素子の表面を覆う絶縁保護層と前記絶縁層とを同じ材料を用いて同一の工程で形成したことを特徴とする電子回路基板。
【請求項２】
請求項１の記載において、前記絶縁層が感光性の高分子膜からなることを特徴とする電子回路基板。
【請求項３】
請求項１または２の記載において、前記抵抗素子の抵抗層としてＴａＳｉＯ２が用いられていることを特徴とする電子回路基板。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、アルミナ基板上にキャパシタ素子やインダクタ素子等の薄膜回路素子が形成された電子回路基板に係り、特に、高周波デバイスとして用いて好適な電子回路基板に関する。
【０００２】
【従来の技術】
近年、集積回路技術の発達に伴って電子回路がますます小型化されており、基板上に回路素子としてのキャパシタや抵抗やインダクタ等を薄膜形成した小型の電子回路基板が開発されている。
【０００３】
このような電子回路基板において、基板の材料としてはサファイア等の単結晶基板やアルミナ等の焼結体基板を使用可能であるが、その中でもアルミナは比較的安価で高周波特性に優れている材料であるため、高周波デバイスでは一般的にアルミナ基板が使用されている。アルミナ基板上には必要とされる各種回路素子が薄膜状に形成され、例えば、アルミナ基板上に下部電極と誘電体層および上部電極を順次積層することによりキャパシタ素子が構成される。また、抵抗素子はアルミナ基板上に所望形状の抵抗層を薄膜形成し、その両端に電極を薄膜形成することにより構成され、インダクタ素子はアルミナ基板上に所望形状の金属膜を薄膜形成し、その両端に電極を薄膜形成することにより構成される。さらに、アルミナ基板上には導電パターンとしての伝送線路が薄膜形成され、この伝送線路はキャパシタ素子と抵抗素子およびインダクタ素子の各電極と接続するようになっている。
【０００４】
このように概略構成された電子回路基板において、下部電極と誘電体層および上部電極の積層構造からなるキャパシタ素子の容量値は、誘電体層の誘電率と膜厚および両電極の対向面積によって決定される。ここで、誘電率を高くして膜厚を薄くするほど単位面積当りの容量値が高くなるため、キャパシタ素子の素子形状を小さくすることができ、デバイスの小型化を図ることができる。しかし、誘電率の高い材料を用いると誘電体層の誘電損失が大きくなる傾向にあるため、キャパシタのＱ値が低下してしまうという問題が発生し、また、誘電体層の膜厚を薄くするとブレイクダウン電圧が下がり、下部電極と上部電極間が低い電圧で破壊してしまうという問題が発生する。このような理由から、一般的には誘電体層の誘電率は３〜２００程度、誘電体層の膜厚は１０ｎｍ〜１μｍ程度の範囲に設定されている。
【０００５】
【発明が解決しようとする課題】
ところで、この種の電子回路基板に使用されるアルミナ基板は前述したような利点を有するが、その反面、サファイア等の単結晶基板に比べると表面の平滑状態が悪く、例えば純度９９．５％のアルミナ基板の表面は、面粗度（Ｒａ）が３０〜１００ｎｍ程度の凹凸面となっている。このため、表面の平滑状態が悪いアルミナ基板上にキャパシタ素子を薄膜形成した場合、下部電極上に形成される誘電体層の膜厚が部分的に薄くなり、ブレイクダウン電圧が著しく低下するという問題が発生する。
【０００６】
従来より、アルミナ基板の表面を平滑化するために、アルミナ基板の表面全体を鏡面研磨する方法や、アルミナ基板の表面全体に高分子膜やガラス膜等の絶縁膜をコーティングする方法が知られている。しかし、前者の研磨方法では、アルミナ基板中の結晶間に微小な窪みが残ってしまい、しかも、アルミナ基板は固いため研磨工程に多くの時間を要するという難点がある。一方、後者の絶縁膜をコーティングする方法では、高分子膜やガラス膜等の絶縁膜の誘電損失が大きいため、絶縁膜上に薄膜形成した各種回路素子や伝送線路のうち、容量性の素子であるキャパシタ素子については大きな問題とならないが、それ以外の抵抗素子やインダクタ素子あるいは伝送線路の下層において誘電損失が大きくなってしまい、それによって高周波デバイスの高周波特性が劣化する虞がある。
【０００７】
本発明は、このような従来技術の実情に鑑みてなされたもので、その目的は、キャパシタ素子のブレイクダウン電圧の低下を防止し、高周波特性にも優れた電子回路基板を提供することにある。
【０００８】
【課題を解決するための手段】
上記目的を達成するために、本発明の電子回路基板では、アルミナ基板の表面に部分的に形成された絶縁層と、この絶縁層上に下部電極と誘電体層および上部電極を順次積層して薄膜形成されたキャパシタ素子と、前記アルミナ基板の表面に前記絶縁層を介さずに直接薄膜形成されたインダクタ素子と抵抗素子および伝送線路とを備え、前記キャパシタ素子の前記下部電極と前記上部電極とを前記絶縁層の輪郭内で重ね合わせると共に、前記抵抗素子の表面を覆う絶縁保護層と前記絶縁層とを同じ材料を用いて同一の工程で形成する構成にした。
【０００９】
このように構成された電子回路基板では、アルミナ基板の表面の微小な凹凸が絶縁層によって平滑化されるため、絶縁層上に薄膜形成したキャパシタ素子のブレイクダウン電圧が低下することを防止でき、また、インダクタ素子と抵抗素子および伝送線路は絶縁層を介さずにアルミナ基板の表面に直接薄膜形成されており、誘電損失の大きい絶縁膜がインダクタ素子と抵抗素子および伝送線路に悪影響を与えないため、高周波デバイスの高周波特性が劣化してしまうことを防止でき、しかも、抵抗素子の表面を覆う絶縁保護層とアルミナ基板上の絶縁層とが同じ材料を用いて同一の工程で形成されているので、製造工程の簡略化を図ることができる。
【００１１】
また、上記の構成において、絶縁層をアルミナ基板上に部分的に形成する手段として、ポジ型のフォトレジスト等の感光性高分子膜を露光／現像して絶縁層とすることが好ましく、このようにすると所望形状の絶縁層を簡単かつ高精度に形成することができる。
【００１３】
【発明の実施の形態】
以下、発明の実施形態について図面を参照して説明すると、図１は本発明の実施形態例に係る電子回路基板の要部平面図、図２は図１のＡ−Ａ線に沿う断面図、図３と図４はこの電子回路基板の製造工程を示す説明図である。
【００１４】
本実施形態例に係る電子回路基板は各種の高周波デバイスとして使用されるものであり、図１と図２に示すように、この電子回路基板は例えば純度９９．５％のアルミナ基板１を備え、このアルミナ基板１上にはキャパシタ素子２と抵抗素子３およびインダクタ素子４等の回路素子とこれら回路素子間を導通する伝送線路５とが薄膜形成されている。なお、これらの回路素子２，３，４や伝送線路５は、必要とされる回路構成に応じてアルミナ基板１上の有効エリア内に多数形成されており、図１と図２はその一部を示すものである。
【００１５】
アルミナ基板１の表面の面粗度（Ｒａ）は３０〜１００ｎｍ程度の凹凸面となっており、これはアルミナ基板１が多孔質焼結体基板で、その表面に微小な窪みが多数存在するためである。アルミナ基板１上の一部には絶縁層６が形成されており、この絶縁層６がアルミナ基板１の表面の微小な窪み内に充填されることにより、絶縁層６の表面の面粗度（Ｒａ）は１０ｎｍ以下まで平坦化されている。絶縁層６はポジ型のフォトレジストのような感光性高分子膜からなり、マスクを用いて所望のパターン形状に露光／現像することによって形成される。
【００１６】
キャパシタ素子２は絶縁層６上に順次積層された下部電極７と誘電体層８および上部電極９とで構成されており、絶縁層６の輪郭の内側で下部電極７と上部電極９とを重ね合わせてキャパシタの有効エリアとしている。ここで、絶縁層６の輪郭がキャパシタの有効エリアに対して大き過ぎた場合、アルミナ基板１上の限られたスペース内に占める絶縁層６の面積比率が高くなるため、アルミナ基板１上に形成できる回路素子の有効エリアが小さくなって面積効率を低下させることになる。これとは逆に、絶縁層６の輪郭をキャパシタの有効エリアのギリギリまで小さくした場合、後述する各工程で用いられるマスク精度のバラツキ等に起因して、絶縁層６の輪郭内にキャパシタの有効エリアを形成できなくなることが懸念される。したがって、本実施形態例ではこれらの点を考慮して、キャパシタの有効エリアの設計値に対して絶縁層６の輪郭が１０〜１００μｍ程度大きくなるように設定している。
【００１７】
キャパシタ素子２の構成要素のうち、下部電極７は第１下部電極層７ａと第２下部電極層７ｂとの２層構造であり、高Ｑ値化を図るために全体の膜厚は０．５〜５μｍの範囲に設定されている。第１下部電極層７ａは絶縁層６上にスパッタ法により薄膜形成されたＴｉ／Ｃｕ等の金属膜からなり、第２下部電極層７ｂは第１下部電極層７ａ上にメッキ法により薄膜形成されたＣｕ／Ｎｉ等の金属膜からなる。誘電体層８は下部電極７の第２下部電極層７ｂ上にスパッタ法やＣＶＤ法により薄膜形成されたＳｉＯ２等の誘電体膜からなり、この誘電体層８は下部電極７（第１下部電極層７ａと第２下部電極層７ｂ）の段差部分をカバーしている。上部電極９も第１上部電極層９ａと第２上部電極層９ｂとの２層構造であり、高Ｑ値化を図るために全体の膜厚は０．５〜５μｍの範囲に設定されている。第１上部電極層９ａは誘電体層８上にスパッタ法により薄膜形成されたＴｉ／Ｃｕ等の金属膜からなり、第２上部電極層９ｂは第１上部電極層９ａ上にメッキ法により薄膜形成されたＣｕ／Ｎｉ等の金属膜からなる。
【００１８】
抵抗素子３はアルミナ基板１上に順次積層された抵抗層１０と絶縁保護層１１とで構成されており、抵抗層１０の両端は伝送線路５に接続されている。抵抗層１０は例えばＴａＳｉＯ２のように比抵抗が大きめな抵抗材料からなり、アルミナ基板１の表面にスパッタ法により薄膜形成されている。絶縁保護層１１はポジ型のフォトレジストのような感光性高分子膜からなり、抵抗層１０の表面を覆うように形成されている。後述するように、キャパシタ素子２の下層の絶縁層６とこの絶縁保護層１１とは同じ工程で形成される。
【００１９】
インダクタ素子４はアルミナ基板１上に薄膜形成された導体膜１２とその両端を接続するボンディングワイヤ１３とで構成されており、導体膜１２の両端は伝送線路５に接続されている。導体膜１２は角形渦巻き状に形成されており、第１導体層１２ａと第２導体層１２ｂとの２層構造になっている。また、伝送線路５も第１導体層５ａと第２導体層５ｂとの２層構造であり、これら導体膜１２と伝送線路５は、前述したキャパシタ素子２の下部電極７および上部電極９と同一材料からなる。すなわち、第１導体層５ａ，１２ａはアルミナ基板１上にスパッタ法により薄膜形成されたＴｉ／Ｃｕ等の金属膜からなり、第２導体層５ｂ，１２ｂは第１導体層５ａ，１２ａ上にそれぞれメッキ法により薄膜形成されたＣｕ／Ｎｉ等の金属膜からなる。
【００２０】
次に、上記の如く構成された電子回路基板の製造工程について、主としてキャパシタ素子２と抵抗素子３の工程を図３と図４を用いて説明する。
【００２１】
まず、アルミナ基板１の表面にスパッタ法によりＴａＳｉＯ２を成膜し、これをフォトレジストをパターニング後にＲＩＥ法でエッチングすることにより、図３（ａ）に示すように、アルミナ基板１上に矩形状の抵抗層１０を形成する。この場合、ＴａＳｉＯ２は比抵抗が大きめな抵抗材料で、抵抗層１０の膜厚を十分に厚くしても所望の抵抗値が得られるため、アルミナ基板１上に抵抗層１０を直接形成したとしても、アルミナ基板１の表面の微小な凹凸によって抵抗値が著しく変動することはない。
【００２２】
次いで、抵抗層１０の上からアルミナ基板１の全面にポジ型のフォトレジスト（クラリアント社製：ＡＺ−Ｐ４６２０）をスピンコートし、これをマスクを用いて露光／現像して所望形状にパターニングした後、さらにキュアー処理（２４０°Ｃ−６０分）することにより、図３（ｂ）に示すように、アルミナ基板１上の所定部位に絶縁層６を形成すると共に抵抗層１０上に絶縁保護層１１を形成する。
【００２３】
次いで、図３（ｃ）に示すように、絶縁層６と絶縁保護層１１の上からアルミナ基板１の全面にスパッタ法によりＴｉ（０．１μｍ）とＣｕ（０．１μｍ）を順次成膜してＴｉ／Ｃｕ層を形成した後、このＴｉ／Ｃｕ層上にポジ型のフォトレジスト（クラリアント社製：ＡＺ−Ｐ４６２０）をスピンコートし、このフォトレジストをマスクを用いて露光／現像することにより、図３（ｄ）に示すように所望形状のレジストパターンを形成する。さらに、図３（ｅ）に示すように、Ｔｉ／Ｃｕ層上に電解メッキ法によりＣｕ（３μｍ）とＮｉ（０．３μｍ）を順次成膜してＣｕ／Ｎｉ層を形成した後、図３（ｆ）に示すようにレジストパターンを剥離し、しかる後、ドライエッチング（ミリング法）によりＴｉ／Ｃｕ層をエッチングする。これにより、図３（ｇ）示すように、アルミナ基板１上に第１下部電極層７ａと第２下部電極層７ｂからなる下部電極７が形成されると共に、この下部電極７の引き回しパターンである伝送線路５（第１導体層５ａと第２導体層５ｂ）も同時に形成される。
【００２４】
次に、下部電極７と絶縁保護層１１の上からスパッタ法によりＳｉＯ２（０．３μｍ）を成膜し、このＳｉＯ２層をポジ型のフォトレジスト（東京応化社製：ＯＦＰＲ−７４５０）をパターニング後にＲＩＥ法でエッチングすることにより、図４（ａ）に示すように、下部電極７の表面と側面からアルミナ基板１にわたって連続する誘電体層８を形成する。
【００２５】
次に、図４（ｂ）に示すように、誘電体層８と絶縁保護層１１の上からスパッタ法によりＴｉ（０．１μｍ）とＣｕ（０．１μｍ）を順次成膜してＴｉ／Ｃｕ層を形成した後、このＴｉ／Ｃｕ層上にポジ型のフォトレジスト（クラリアント社製：ＡＺ−Ｐ４６２０）をスピンコートし、このフォトレジストを露光／現像することにより、図４（ｃ）に示すように所望形状のレジストパターンを形成する。さらに、図４（ｄ）に示すように、Ｔｉ／Ｃｕ層上に電解メッキ法によりＣｕ（３μｍ）とＮｉ（０．３μｍ）を順次成膜してＣｕ／Ｎｉ層を形成した後、図４（ｅ）に示すようにレジストパターンを剥離する。最後、ドライエッチング（ミリング法）によりＴｉ／Ｃｕ層をエッチングすることにより、図４（ｆ）示すように、第１上部電極層９ａと第２上部電極層９ｂからなる上部電極９が形成されると共に、この上部電極９と抵抗層１０の引き回しパターンである伝送線路５（第１導体層５ａと第２導体層５ｂ）も同時に形成される。
【００２６】
なお、以上の説明ではインダクタ素子３の製造工程について省略してあるが、このインダクタ素子３の導体膜１２は上部電極９や伝送線路５と同一の工程で形成することができる。すなわち、図４（ｂ）〜図４（ｆ）に示した各工程において、Ｔｉ／Ｃｕ層とＣｕ／Ｎｉ層をレジストパターン等を用いて所望形状にパターニングすれば、第１導体層１２ａと第２導体層１２ｂからなるインダクタ素子３の導体膜１２をアルミナ基板１上に形成することができる。したがって、アルミナ基板１上にこれらの各種回路素子２〜４や伝送線路５を薄膜形成した後、インダクタ素子３の導体膜１２にボンディングワイヤ１３を接続することにより、図１と図２に示すような電子回路基板を得ることができる。
【００２７】
このように本実施形態例に係る電子回路基板によれば、アルミナ基板１上の一部に形成した絶縁層６によってアルミナ基板１の表面の微小な凹凸を平滑化し、この絶縁層６上に下部電極７と誘電体層８および上部電極９が順次積層されたキャパシタ素子２を薄膜形成したため、下部電極７上に誘電体層８を均一な膜厚で形成することができ、キャパシタ素子２のブレイクダウン電圧の低下を防止することができる。一方、抵抗素子３の抵抗層１０とインダクタ素子４の導体膜１２および伝送線路５については、絶縁層６の形成されていないアルミナ基板１の表面に直接薄膜形成したため、誘電損失の大きい絶縁膜６はこれら抵抗素子３とインダクタ素子４および伝送線路５に悪影響を与えず、高周波特性の劣化を防止することができる。しかも、アルミナ基板１の表面に比抵抗が大きなＴａＳｉＯ２を用いて抵抗層１０を形成した後、アルミナ基板１上の絶縁層６とこの抵抗層１０の表面を覆う絶縁保護層１１とを同じ材料を用いて同一の工程で形成したため、製造工程の簡略化を図ることができる。
【００３２】
【発明の効果】
本発明は、以上説明したような形態で実施され、以下に記載されるような効果を奏する。
【００３３】
アルミナ基板の表面に部分的に絶縁層を形成し、この絶縁層上に下部電極と誘電体層および上部電極が順次積層されたキャパシタ素子を薄膜形成すると共に、絶縁層を介さずアルミナ基板の表面にインダクタ素子と抵抗素子および伝送線路をそれぞれ直接薄膜形成すると、アルミナ基板の表面の微小な凹凸が絶縁層によって平滑化されるため、絶縁層上に薄膜形成したキャパシタ素子のブレイクダウン電圧が低下することを防止でき、また、誘電損失の大きい絶縁膜がインダクタ素子と抵抗素子および伝送線路に悪影響を与えないため、高周波デバイスの高周波特性が劣化してしまうことを防止できる。しかも、抵抗素子の表面を覆う絶縁保護層とアルミナ基板上の絶縁層とが同じ材料を用いて同一の工程で形成されているので、製造工程の簡略化を図ることができる。
【図面の簡単な説明】
【図１】  本発明の実施形態例に係る電子回路基板の要部平面図である。
【図２】  図１のＡ−Ａ線に沿う断面図である。
【図３】  該電子回路基板の製造工程を示す説明図である。
【図４】  該電子回路基板の製造工程を示す説明図である。
【符号の説明】
１  アルミナ基板
２  キャパシタ素子
３  抵抗素子
４  インダクタ素子
５  伝送線路
５ａ  第１導体層
５ｂ  第２導体層
６  絶縁層
７  下部電極
７ａ  第１下部電極層
７ｂ  第２下部電極層
８  誘電体層
９  上部電極
９ａ  第１上部電極層
９ｂ  第２上部電極層
１０  抵抗層
１１  絶縁保護層
１２  導体膜
１２ａ  第１導体層
１２ｂ  第２導体層
１３  ボンディングワイヤ
【図１】
0003759381.tif 000002
【図２】
0003759381.tif 000003
【図３】
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【図４】
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