(57)【特許請求の範囲】
【請求項１】
クロック信号及びカウントアップ／ダウン信号の供給により複数ビットのデジタル信号を出力するアップ／ダウンカウンタと、前記デジタル信号を第１のアナログ信号に変換する第１デジタル−アナログ変換器と、前記デジタル信号の最下位ビットに１ビット加算又は減算する加算又は減算器と、前記加算又は減算器で加算又は減算することにより値を変更したデジタル信号を第２のアナログ信号に変換する第２デジタル−アナログ変換器と、入力アナログ信号と前記第１のアナログ信号とを比較する第１比較器と、前記入力アナログ信号と前記第２のアナログ信号とを比較する第２比較器と、前記第１比較器に基づいて前記カウントアップ／ダウン信号を形成するとともに、前記第１比較器及び前記第２比較器の各比較出力の排他的論理和により前記クロック信号を制御する排他的論理回路とを備え、前記入力アナログ信号に対応した前記複数ビットのデジタル信号を出力することを特徴とするデジタルアナログ−デジタル変換器。
【請求項２】
前記複数ビットのデジタル信号は、数ＧＨｚ帯の高周波信号を増幅する自動利得制御増幅器の自動利得制御信号に用いられることを特徴とする請求項１に記載のデジタルアナログ−デジタル変換器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、アナログ−デジタル変換器に係り、特に、数ＧＨｚ帯の高周波信号を増幅する自動利得制御増幅器の自動利得制御信号に用いられ、入力アナログ信号の振幅が変化したときだけビット符号が変化する複数ビットのデジタル信号を発生させるアナログ−デジタル変換器に関する。
【０００２】
【従来の技術】
従来、数ＧＨｚ帯の高周波信号を自動利得増幅する利得制御増幅器においては、アナログ形式の自動利得制御電圧を用いた場合、増幅周波数が高いことから、良好な制御状態で利得制御増幅を行うことができる好適な利得制御増幅素子がなく、そのために、利得制御増幅器内にオンオフ動作により抵抗値を段階的に増減させることができる複数の利得制御回路段を設け、それら複数の利得制御回路段をデジタル形式の自動利得制御電圧によってオンオフし、利得制御増幅器の増幅利得を制御するものが既に提案されている。
【０００３】
ここで、図２は、この種の利得制御増幅器の構成の一例を示す回路図であって、本出願人によって提案されているものである。
【０００４】
この利得制御増幅回路は、平衡接続された２個のトランジスタ３１ａ、３１ｂと、２個の抵抗３２ａ、３２ｂ、２個の電界効果トランジスタ３２ｃ、３２ｄ、バッファ抵抗３２ｅ、ビット信号供給端子３２ｆからなる第１抵抗回路段３２と、２個の抵抗３３ａ、３３ｂ、２個の電界効果トランジスタ３３ｃ、３３ｄ、バッファ抵抗３３ｅ、ビット信号供給端子３３ｆからなる第２抵抗回路段３３と、２個の抵抗３４ａ、３４ｂ、２個の電界効果トランジスタ３４ｃ、３４ｄ、バッファ抵抗３４ｅ、ビット信号供給端子３４ｆからなる第３抵抗回路段３４と、２個の抵抗３５ａ、３５ｂ、２個の電界効果トランジスタ３５ｃ、３５ｄ、バッファ抵抗３５ｅ、ビット信号供給端子３５ｆからなる第ｎ抵抗回路段３５と、共通エミッタ抵抗３６と、２個のコレクタ負荷抵抗３７ａ、３７ｂと、平衡信号入力端子３８ａ、３８ｂと、平衡信号出力端子３９ａ、３９ｂと、電源端子４０と、１つの利得制御電圧入力端子４１ａと、複数のビット信号出力端子４１ｂ、４１ｃ、４１ｄ、４１ｅを有するアナログ−デジタル変換器（Ａ／Ｄ）４１とを備える。
【０００５】
そして、２個のトランジスタ３ａ、３ｂは、エミッタ間に第１乃至第ｎ抵抗回路段３２、３３、３４、３５が並列接続される。トランジスタ３１ａは、ベースが信号入力端子３８ａに、コレクタがコレクタ負荷抵抗３７ａの一端と信号出力端子３９ａにそれぞれ接続される。トランジスタ３１ｂは、ベースが信号入力端子３８ｂに、コレクタがコレクタ負荷抵抗３７ｂの一端と信号出力端子３９ｂにそれぞれ接続される。第１抵抗回路段３２は、抵抗３２ａ、２個の電界効果トランジスタ３２ａ、３２ｂ、抵抗３２ｂがこの順に直列接続され、２個の電界効果トランジスタ３２ａ、３２ｂのゲートとビット信号供給端子３２ｆ間にバッファ抵抗３２ｅが接続される。第２抵抗回路段３３、第３抵抗回路段３４、第ｎ抵抗回路段３５も、第１抵抗回路段３２と同様な接続になっている。共通エミッタ抵抗３６は、第１乃至第ｎ抵抗回路段３２乃至３５の２個の電界効果トランジスタ３２ｃ、３２ｄ、３３ｃ、３３ｄ、３４ｃ、３４ｄ、３５ｃ、３５ｄの各接続点と接地点間に共通接続される。コレクタ負荷抵抗３７ａ及びコレクタ負荷抵抗３７ｂは、各他端が電源端子４０に接続される。
【０００６】
また、図２に図示されていないが、第１抵抗回路段３２のビット信号供給端子３２ｆはアナログ−デジタル変換器４１のビット信号出力端子４１ｂに接続され、第２抵抗回路３３のビット信号供給端子３３ｆはアナログ−デジタル変換器４１のビット信号出力端子４１ｃに接続され、第３抵抗回路段３４のビット信号供給端子３４ｆはアナログ−デジタル変換器４１のビット信号出力端子４１ｄに接続され、第ｎ抵抗回路３５のビット信号供給端子３５ｆはアナログ−デジタル変換器４１のビット信号出力端子４１ｅに接続される。
【０００７】
この場合、第１抵抗回路段３２の２個の抵抗３２ａ、３２ｂ、第２抵抗回路段３３の２個の抵抗３３ａ、３３ｂ、第３抵抗回路段３４の２個の抵抗３４ａ、３４ｂ、第ｎ抵抗回路段３５の２個の抵抗３５ａ、３５ｂは、それぞれ総合抵抗値が異なるように構成されている。
【０００８】
前記構成による利得制御増幅回路は、次のように動作する。
【０００９】
平衡信号入力端子３８ａ、３８ｂ間に供給された平衡入力高周波信号は、２個のトランジスタ３１ａ、３１ｂのベースに印加され、２個のトランジスタ３１ａ、３１ｂにより平衡増幅される。そして、増幅された平衡出力高周波信号は、それらのコレクタから平衡信号出力端子３９ａ、３９ｂに供給される。
【００１０】
このとき、アナログ−デジタル変換器４１は、その利得制御電圧入力端子４１ａに供給された自動利得制御電圧（Ｖａｇｃ）に応答して各ビット信号出力端子１４１ｂ乃至４１ｅにそれぞれ０、１の２値ビット信号を出力する。なお、アナログ−デジタル変換器４１の具体的構成及びその動作は、後述する。そして、ビット信号出力端子４１ｂに得られた２値ビット信号はビット信号供給端子３２ｆに、ビット信号出力端子４１ｃに得られた２値ビット信号はビット信号供給端子３３ｆに、ビット信号出力端子４１ｄに得られた２値ビット信号はビット信号供給端子３４ｆに、ビット信号出力端子４１ｅに得られた２値ビット信号はビット信号供給端子３５ｆにそれぞれ供給される。
【００１１】
第１抵抗回路段３２は、ビット信号供給端子３２ｆに供給された２値ビット信号がビット１のとき、２個の電界効果トランジスタ３２ｃ、３２ｄを完全オンにし、２個の抵抗３２ａ、３２ｂが直列状態で２個のトランジスタ３１ａ、３１ｂのエミッタ間に接続される。一方、ビット信号供給端子３２ｆに供給された２値ビット信号がビット０のとき、２個の電界効果トランジスタ３２ｃ、３２ｄをカットオフし、２個の抵抗３２ａ、３２ｂが２個のトランジスタ３１ａ、３１ｂのエミッタ間に接続されるのを阻止する。第２抵抗回路段３３、第３抵抗回路段３４及び第ｎ抵抗回路段３５も、第１抵抗回路段３２と同様に動作し、対応する２値ビット信号がビット１のとき、２個の抵抗を直列状態で２個のトランジスタ３１ａ、３１ｂのエミッタ間に接続し、対応する２値ビット信号がビット０のとき、２個の抵抗を２個のトランジスタ３１ａ、３１ｂのエミッタ間に接続するのを阻止する。
【００１２】
第１乃至第ｎ抵抗回路段３２乃至３５におけるこのような動作により、２個のトランジスタ３１ａ、３１ｂのエミッタ間には、２個の電界効果トランジスタが完全オンしている抵抗回路段の直列接続された２個の抵抗が並列接続され、２個のトランジスタ３１ａ、３１ｂのエミッタ間抵抗値は、並列接続された各２個の抵抗の総合抵抗値になる。そして、２個のトランジスタ３１ａ、３１ｂの増幅利得を増大させるには、供給される各２値ビット信号を調整し、得たい増幅利得に対応するように総合抵抗値を低下させればよく、一方、２個のトランジスタ３１ａ、３１ｂの増幅利得を減少させるには、供給される各２値ビット信号を調整し、得たい増幅利得に対応するように総合抵抗値を増大させればよい。そして、２個のトランジスタ３１ａ、３１ｂにおける増幅利得の制御により、高周波信号の受信レベル変動に依存しない、略一定レベルの平衡出力信号が得られる。
【００１３】
次に、図３は、図２に図示されたアナログ−デジタル変換器４１の具体的構成の一例を示す回路図である。
【００１４】
図３に示されるように、このアナログ−デジタル変換器４１は、シフトレジスタからなるアップダウンカウンタ４２と、デジタル−アナログ変換器４３と、差動増幅器（Ａ）４４と、クロック信号入力端子４５を備える。
【００１５】
なお、図３において、図２に示された構成要素と同じ構成要素については同じ符号を付けている。
【００１６】
そして、アップダウンカウンタ４２は、クロック入力端子（ＣＬ）がクロック信号入力端子４５に接続され、アップダウン選択端子（Ｕ／Ｄ）が差動増幅器４４の出力端子に接続され、各シフトレジスタ段の出力端子が対応するビット信号出力端子４１ｂ乃至４１ｅに接続される。デジタル−アナログ変換器４３は、アナログ電圧出力端子が差動増幅器４４の非反転入力端子（＋）に接続され、各制御端子が対応するビット信号出力端子４１ｂ乃至４１ｅに接続される。差動増幅器４４は、反転入力端子（−）が利得制御電圧入力端子４１ａに接続される。
【００１７】
前記構成によるアナログ−デジタル変換器４１は、次のように動作する。
【００１８】
利得制御電圧入力端子４１ａに印加された自動利得制御電圧（Ｖａｇｃ）は、差動増幅器４４の反転入力端子（−）に供給され、デジタル−アナログ変換器１３から出力されたアナログ出力電圧（Ｖｏ）は、差動増幅器１４の非反転入力端子（＋）に供給される。差動増幅器１４は、自動利得制御電圧（Ｖａｇｃ）とアナログ出力電圧（Ｖｏ）との電圧差を表す極性情報をアップダウンカウンタ４２のアップダウン選択端子（Ｕ／Ｄ）に供給する。アップダウンカウンタ４２は、アップダウン選択端子（Ｕ／Ｄ）に供給された極性情報に応じて、クロック入力端子（ＣＬ）４５に供給された一定周期のクロック信号をカウントアップ方向またはカウントダウン方向にカウントし、そのカウントにより各シフトレジスタ段の出力端子にそれぞれ得られた０または１のいずれかの２値ビット信号、すなわちアナログ自動利得制御電圧をデジタル変換したデジタル信号をビット信号出力端子４１ｂ乃至４１ｅに供給する。また、デジタル−アナログ変換器４３は、各制御端子に供給された各２値ビット信号をアナログ出力電圧（Ｖｏ）にデジタル−アナログ変換する。
【００１９】
ビット信号出力端子４１ｂ乃至４１ｅに供給された各２値ビット信号は、前述のように、対応する第１抵抗回路段３２、第２抵抗回路段３３、第３抵抗回路段３４及び第ｎ抵抗回路段３５にそれぞれ供給され、２値ビット信号のビット状態に対応して２個の電界効果トランジスタを完全オンにしたり、カットオフしたりする。
【００２０】
【発明が解決しようとする課題】
前記提案によるアナログ−デジタル変換器４１は、自動利得制御電圧（Ｖａｇｃ）とアナログ出力電圧（Ｖｏ）との電圧差がゼロになるように、アップダウンカウンタ４２から複数ビットのデジタル信号を発生するものであるが、複数ビットのデジタル信号の最下位ビット（ＬＳＢ）によって決まるアナログ出力電圧（Ｖｏ）分解能がアナログ式に変化する自動利得制御電圧（Ｖａｇｃ）の分解能に比べて粗いものであるため、アナログ出力電圧（Ｖｏ）が自動利得制御電圧（Ｖａｇｃ）が近接したときに、自動利得制御電圧（Ｖａｇｃ）に最も近いアナログ出力電圧（Ｖｏ）が複数ビットのデジタル信号の最下位ビット（ＬＳＢ）の０または１の間に挟まれた状態になることがある。
【００２１】
このとき、複数ビットのデジタル信号の最下位ビットが０になっていると、アナログ出力電圧（Ｖｏ）が自動利得制御電圧（Ｖａｇｃ）よりも若干低下し、差動増幅器４４からアップダウンカウンタ４２にカウントアップ信号が供給され、それによりクロック信号がカウントアップされ、複数ビットのデジタル信号の最下位ビットが１になる。そして、複数ビットのデジタル信号の最下位ビットが０になると、アナログ出力電圧（Ｖｏ）が自動利得制御電圧（Ｖａｇｃ）よりも若干増大し、差動増幅器４４からアップダウンカウンタ４２にカウントダウン信号が供給され、それによりクロック信号がカウントダウンされ、複数ビットのデジタル信号の最下位ビットが再び０になり、このような複数ビットのデジタル信号の最下位ビットの０または１への変化状態が繰り返し実行される。
【００２２】
このように、前記提案によるアナログ−デジタル変換器４１は、自動利得制御電圧（Ｖａｇｃ）が変化しないときでも、複数ビットのデジタル信号の最下位ビットの０または１への変化が繰り返し実行され、アナログ出力電圧（Ｖｏ）を安定状態に維持することができない。
【００２３】
本発明は、このような技術的背景に鑑みてなされたもので、その目的は、入力される自動利得制御電圧が変化しないとき、複数ビットのデジタル信号から得られたアナログ出力電圧を安定状態に維持することを可能にしたアナログ−デジタル変換器を提供することにある。
【００２４】
【課題を解決するための手段】
前記目的を達成するために、本発明は、クロック信号及びカウントアップ／ダウン信号の供給により複数ビットのデジタル信号を出力するアップ／ダウンカウンタと、デジタル信号を第１のアナログ信号に変換する第１デジタル−アナログ変換器と、デジタル信号の最下位ビットに１ビット加算又は減算する加算又は減算器と、前記加算又は減算器で加算又は減算することにより値を変更したデジタル信号を第２のアナログ信号に変換する第２デジタル−アナログ変換器と、入力アナログ信号と第１のアナログ信号とを比較する第１比較器と、入力アナログ信号と第２のアナログ信号とを比較する第２比較器と、第１比較器に基づいてカウントアップ／ダウン信号を形成するとともに、第１比較器及び第２比較器の各比較出力の排他的論理和によりクロック信号を制御する排他的論理回路とを備え、入力アナログ信号に対応した複数ビットのデジタル信号を出力する手段を具備する。
【００２５】
前記手段によれば、第１デジタル−アナログ変換器に供給される複数ビットのデジタル信号と第２デジタル−アナログ変換器に供給される複数ビットのデジタル信号とは、常に値が１ビット分の差異があり、それにより第１デジタル−アナログ変換器から出力され、第１比較器に供給される第１のアナログ信号と、第２デジタル−アナログ変換器から出力され、第２比較器に供給される第２のアナログ信号とが若干異なる。この場合、排他的論理回路は、第１比較器からの比較出力と第２比較器からの比較出力との極性が一致したとき、第１のアナログ信号及び第２のアナログ信号の双方が入力アナログ信号よりも大きいときまたは小さいときのみ、クロック信号をアップ／ダウンカウンタに供給するように動作するので、第１のアナログ信号及び第２のアナログ信号が入力アナログ信号に近接しても、複数ビットのデジタル信号の最下位ビットがクロック信号が供給される度にそのビット符号が反転することはなく、いずれかのビット符号状態で安定化する。
【００２６】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照して説明する。
【００２７】
図１は、本発明によるアナログ−デジタル変換器の一つの実施の形態を示すもので、その要部構成を示すブロック図である。
【００２８】
図１に示されるように、この実施の形態によるアナログ−デジタル変換器は、シフトレジスタからなるアップダウンカウンタ１と、ラダー回路からなる第１のデジタル−アナログ変換器（Ｄ／Ａコンバータ）２と、ラダー回路からなる第２のデジタル−アナログ変換器（Ｄ／Ａコンバータ）３と、１ビット加算回路（ビット変換器）４と、第１差動増幅器５と、第２差動増幅器６と、排他的論理回路（ＸＯＲ）７と、自動利得制御電圧入力端子（ＩＮ）８と、クロック信号入力端子９と、複数ビットのデジタル信号出力端子１０ａ、１０ｂ、１０ｃ、１０ｄ、１０ｅとを備える。この場合、排他的論理回路７は、第１インバータ７ａと、第２インバータ７ｂと、第３インバータ７ｃと、第４インバータ７ｄと、第１論理積（ＡＮＤ）ゲート７ｅと、第２論理積（ＡＮＤ）ゲート７ｆと、論理和（ＯＲ）ゲート７ｇと、第３論理積（ＡＮＤ）ゲート７ｈと、第１比較信号入力端７ｊと、第２比較信号入力端７ｋと、クロック信号出力端７ｌと、アップダウン信号出力端７ｍと、クロック信号入力端７ｎとを備える。
【００２９】
そして、アップダウンカウンタ１は、クロック入力端子（ＣＰ）が排他的論理回路７のクロック信号出力端７ｌに接続され、アップダウン選択端子（Ｕ／Ｄ）が排他的論理回路７のアップダウン信号出力端７ｍに接続され、各シフトレジスタ段の出力端子が対応するビット信号出力端子１０ａ乃至１０ｅに接続される。第１のデジタル−アナログ変換器２は、アナログ電圧出力端子が第２差動増幅器６の反転入力端子（−）に接続され、各制御端子が対応するビット信号出力端子１０ａ乃至１０ｅに接続される。１ビット加算回路４は、各入力端子が対応するビット信号出力端子１０ａ乃至１０ｅに接続され、各出力端子が対応する第２のデジタル−アナログ変換器３の各制御端子に接続される。第２のデジタル−アナログ変換器３は、アナログ電圧出力端子が第１差動増幅器５の反転入力端子（−）に接続される。第１差動増幅器５は、非反転入力端子（＋）が自動利得制御電圧入力端子８に接続され、出力端子が排他的論理回路７の第１比較信号入力端７ｊに接続される。第２差動増幅器６は、非反転入力端子（＋）が自動利得制御電圧入力端子８に接続され、出力端子が排他的論理回路７の第２比較信号入力端７ｋに接続される。クロック信号入力端子９は、排他的論理回路７のクロック信号入力端７ｎに接続される。
【００３０】
また、排他的論理回路７において、第１インバータ７ａは、入力端子が第１比較信号入力端７ｊに接続され、出力端子が第３インバータ７ｃの入力端子と第１論理積ゲート７ｅの第１入力端子に接続される。第２インバータ７ｂは、入力端子が第２比較信号入力端７ｋに接続され、出力端子が第４インバータ７ｄの入力端子と第１論理積ゲート７ｅの第２入力端子に接続される。第３インバータ７ｃは、出力端子がアップダウン信号出力端７ｍと第２論理積ゲート７ｆの第１入力端子に接続される。第４インバータ７ｄは、出力端子が第２論理積ゲート７ｆの第２入力端子に接続される。第１論理積ゲート７ｅは、出力端子が論理和ゲート７ｇの第１入力端子に接続される。第２論理積ゲート７ｆは、出力端子が論理和ゲート７ｇの第２入力端子に接続される。第３論理積ゲート７ｈは、第１入力端子がクロック信号入力端７ｎに接続され、第２入力端子が論理和ゲート７ｇの出力端子に接続され、出力端子がクロック信号出力端７ｌに接続される。
【００３１】
前記構成によるこの実施の形態によるアナログ−デジタル変換器は、次のように動作する。
【００３２】
自動利得制御電圧入力端子８に供給された自動利得制御電圧（Ｖａｇｃ）は、第１差動増幅器５の非反転入力端子（＋）及び第２差動増幅器６の非反転入力端子（＋）に供給される。第１差動増幅器５は、この自動利得制御電圧（Ｖａｇｃ）と、第２のデジタル−アナログ変換器３から反転入力端子（−）に供給された第２アナログ出力電圧（Ｖ２）とを比較し、電圧（Ｖａｇｃ）と電圧（Ｖ２）との電圧差を表す第１極性情報を発生し、第１比較信号入力端７ｊに供給する。同様に、第２差動増幅器６は、この自動利得制御電圧（Ｖａｇｃ）と、第１のデジタル−アナログ変換器２から反転入力端子（−）に供給された第１アナログ出力電圧（Ｖ１）とを比較し、電圧（Ｖａｇｃ）と電圧（Ｖ１）との電圧差を表す第２極性情報を発生し、第２比較信号入力端７ｋに供給する。
【００３３】
このとき、排他的論理回路７は、供給された第１極性情報に基づいてアップダウン信号を発生し、そのアップダウン信号をアップダウン信号出力端７ｍを通してアップダウンカウンタ１のアップダウン選択端子（Ｕ／Ｄ）に供給する。同時に、排他的論理回路７は、供給された第１極性情報及び第２極性情報を演算し、第１極性情報及び第２極性情報が同一極性であるときに限り、クロック信号入力端７ｎに供給されたクロック信号（ＣＰ）をクロック信号出力端７ｌを通してアップダウンカウンタ１のクロック入力端子（ＣＰ）に供給する。
【００３４】
アップダウンカウンタ１は、アップダウン選択端子（Ｕ／Ｄ）に供給されたアップダウン信号に応じて、クロック入力端子（ＣＰ）に供給された一定周期のクロック信号をカウントアップ方向またはカウントダウン方向にカウントし、そのカウントにより各シフトレジスタ段の出力端子にそれぞれ得られた複数ビットのデジタル信号（０または１のいずれかの２値ビット信号）、すなわち自動利得制御電圧（Ｖａｇｃ）をデジタル変換した複数ビットのデジタル信号を発生する。この複数ビットのデジタル信号は、ビット信号出力端子１０ａ乃至１０ｅに供給されるとともに、第１のデジタル−アナログ変換器２の対応する制御端子に供給され、さらに、１ビット加算回路４を通して最下位ビット（ＬＳＢ）に１ビットが加算された後、第２のデジタル−アナログ変換器３の対応する制御端子に供給される。
【００３５】
第１のデジタル−アナログ変換器２は、各制御端子に供給された各２値ビット信号をラダー回路によって第１のアナログ出力電圧（Ｖ１）にデジタル−アナログ変換して第１のアナログ出力電圧（Ｖ１）を発生し、第２差動増幅器６に供給する。第２のデジタル−アナログ変換器３は、同じように各制御端子に供給された各２値ビット信号をラダー回路によって第２のアナログ出力電圧（Ｖ２）にデジタル−アナログ変換して第２のアナログ出力電圧（Ｖ２）を発生し、第１差動増幅器５に供給する。
【００３６】
このとき、第１差動増幅器５及び第２差動増幅器６、排他的論理回路７、アップダウンカウンタ１、第１のデジタル−アナログ変換器２、第２のデジタル−アナログ変換器３、１ビット加算回路４からなる制御ループ系は、第１のアナログ出力電圧（Ｖ１）及び第２のアナログ出力電圧（Ｖ２）が自動利得制御電圧（Ｖａｇｃ）に等しくなるように制御する。
【００３７】
この制御時に、第１のアナログ出力電圧（Ｖ１）及び第２のアナログ出力電圧（Ｖ２）がともに自動利得制御電圧（Ｖａｇｃ）よりも大きいとき、排他的論理回路７の演算動作により、アップダウンカウンタ１は、クロック入力端子（ＣＰ）にクロック信号が供給されるとともに、アップダウン選択端子（Ｕ／Ｄ）にカウントダウン信号が供給され、アップダウンカウンタ１がクロック信号のカウントダウンを行ない、それにより第１のアナログ出力電圧（Ｖ１）及び第２のアナログ出力電圧（Ｖ２）がそれぞれ小さくなるように制御される。また、第１のアナログ出力電圧（Ｖ１）及び第２のアナログ出力電圧（Ｖ２）がともに自動利得制御電圧（Ｖａｇｃ）よりも小さいとき、排他的論理回路７の演算動作により、アップダウンカウンタ１は、クロック入力端子（ＣＰ）にクロック信号が供給されるとともに、アップダウン選択端子（Ｕ／Ｄ）にカウントアップ信号が供給され、アップダウンカウンタ１がクロック信号のカウントアップを行ない、それにより第１のアナログ出力電圧（Ｖ１）及び第２のアナログ出力電圧（Ｖ２）がそれぞれ大きくなるように制御される。
【００３８】
これに対し、第１のアナログ出力電圧（Ｖ１）または第２のアナログ出力電圧（Ｖ２）のいずれか一方が自動利得制御電圧（Ｖａｇｃ）よりも大きく、他方が自動利得制御電圧（Ｖａｇｃ）よりも小さいとき、すなわち自動利得制御電圧（Ｖａｇｃ）が第１のアナログ出力電圧（Ｖ１）よりも大きくまたは小さく、第２のアナログ出力電圧（Ｖ２）よりも小さくまたは大きくなったとき、排他的論理回路７の演算動作により、アップダウンカウンタ１のクロック入力端子（ＣＰ）へのクロック信号の供給が停止され、アップダウンカウンタ１におけるクロック信号のカウントダウンまたはカウントアップが行われなくなり、それにより第１のアナログ出力電圧（Ｖ１）及び第２のアナログ出力電圧（Ｖ２）の変化が停止し、自動利得制御電圧（Ｖａｇｃ）が変化しない限り、第１のアナログ出力電圧（Ｖ１）及び第２のアナログ出力電圧（Ｖ２）は現状状態を維持するように制御される。
【００３９】
この場合、第１のデジタル−アナログ変換器２の各制御端子に供給される複数ビットのデジタル信号（以下、これを前者という）と、第２のデジタル−アナログ変換器３の各制御端子に供給される複数ビットのデジタル信号（以下、これを後者という）とを比べると、後者は、１ビット加算回路４を通ることにより最下位ビット（ＬＳＢ）に１ビットが加算されたものであるので、前者と同じになることがない。このため、第１のアナログ出力電圧（Ｖ１）と第２のアナログ出力電圧（Ｖ２）とは、同じ値になることがなく、第１のアナログ出力電圧（Ｖ１）、第２のアナログ出力電圧（Ｖ２）、自動利得制御電圧（Ｖａｇｃ）との間の関係は、前記の３つの状態の中のいずれかの状態になる。
【００４０】
また、各ビット信号出力端子１０ａ乃至１０ｅに供給された各２値ビット信号は、前に述べたように、自動利得制御増幅回路における対応する第１抵抗回路段、第２抵抗回路段、第３抵抗回路段及び第ｎ抵抗回路段等にそれぞれ供給され、２値ビット信号のビット状態に対応して第１乃至第ｎ抵抗回路段における各２個の電界効果トランジスタを完全オンにしたり、カットオフしたりして、所望の利得制御が行われる。
【００４１】
なお、前記実施の形態においては、アップダウンカウンタ１としてシフトレジスタからなるアップダウンカウンタが用いられ、第１及び第２のデジタル−アナログ変換器２、３としてラダー回路からなるデジタル−アナログ変換器を用いた例を挙げて説明したが、本発明によるアップダウンカウンタ１や第１及び第２のデジタル−アナログ変換器２、３は、このような構成のものに限られるものでなく、同等の機能を果たすものであれば他の構成のものであってもよいことは勿論である。
【００４２】
【発明の効果】
以上のように、本発明によれば、第１デジタル−アナログ変換器に供給される複数ビットのデジタル信号と第２デジタル−アナログ変換器に供給される複数ビットのデジタル信号とは、常に値が１ビット分の差異があり、それにより第１デジタル−アナログ変換器から出力され、第１比較器に供給される第１のアナログ信号と、第２デジタル−アナログ変換器から出力され、第２比較器に供給される第２のアナログ信号とが若干異なる。この場合、排他的論理回路は、第１比較器からの比較出力と第２比較器からの比較出力との極性が一致したとき、第１のアナログ信号及び第２のアナログ信号の双方が入力アナログ信号よりも大きいときまたは小さいときのみ、クロック信号をアップ／ダウンカウンタに供給するように動作するので、第１のアナログ信号及び第２のアナログ信号が入力アナログ信号に近接しても、複数ビットのデジタル信号の最下位ビットがクロック信号が供給される度にそのビット符号が反転することはなく、いずれかのビット符号状態で安定化するという効果がある。
【図面の簡単な説明】
【図１】本発明によるアナログ−デジタル変換器の一つの実施の形態を示すもので、その要部構成を示すブロック図である。
【図２】既に提案されている利得制御増幅器の構成の一例を示す回路図である。
【図３】図２に図示されたアナログ−デジタル変換器の具体的構成の一例を示す回路図である。
【符号の説明】
１  アップダウンカウンタ
２  第１のデジタル−アナログ変換器（Ｄ／Ａコンバータ）
３  第２のデジタル−アナログ変換器（Ｄ／Ａコンバータ）
４  加算又は減算回路
５  第１差動増幅器
６  第２差動増幅器
７  排他的論理回路（ＸＯＲ）
７ａ  第１インバータ
７ｂ  第２インバータ
７ｃ  第３インバータ
７ｄ  第４インバータ
７ｅ  第１論理積（ＡＮＤ）ゲート
７ｆ  第２論理積（ＡＮＤ）ゲート
７ｇ  論理和（ＯＲ）ゲート
７ｈ  第３論理積（ＡＮＤ）ゲート
７ｊ  第１比較信号入力端
７ｋ  第２比較信号入力端
７ｌ  クロック信号出力端
７ｍ  アップダウン信号出力端
７ｎ  クロック信号入力端（ＣＰ）
８  自動利得制御電圧入力端子（ＩＮ）
９  クロック信号入力端子
１０ａ、１０ｂ、１０ｃ、１０ｄ、１０ｅ  デジタル信号出力端子
【図１】
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【図２】
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【図３】
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