(57)【特許請求の範囲】
【請求項１】
選択的に活性状態とされる複数のメモリアレイを有し、
上記複数のメモリアレイのそれぞれは、
第１の電位にプリチャージされるビット線と、
その一方の電極に上記第１の電位とされるプレート電圧を受ける強誘電体キャパシタと、上記強誘電体キャパシタの他方の電極と対応する上記ビット線との間に設けられそのゲートが対応するワード線に共通結合されるアドレス選択ＭＯＳＦＥＴとを含む強誘電体メモリセルと、
上記第１の電位と異なる第２の電位にプリチャージされるダミー容量と、
上記ダミー容量と指定された上記ビット線との間を選択的に接続するスイッチ手段とを具備し、
上記強誘電体キャパシタの容量と、対応する上記ビット線の容量と、上記ダミー容量の容量との間のチャージシェアにより指定された上記強誘電体メモリセルの保持データを読み出し、
上記ダミー容量及び上記スイッチ手段は、上記ビット線に対応して設けられるものであり、
活性状態とされる上記メモリアレイに対する上記ダミー容量は、活性状態とされない他の上記メモリアレイの対応する上記ビット線の容量を用いてなるものであることを特徴とする不揮発性記憶装置。
【請求項２】
請求項１において、
上記不揮発性記憶装置は、上記ビット線に対応して設けられる複数の単位増幅回路を含むセンスアンプを具備するものであって、
上記単位増幅回路は、対応する上記強誘電体メモリセルの指定を受けて択一的に動作状態とされるものであることを特徴とする不揮発性記憶装置。
【請求項３】
請求項２において、
上記複数のメモリアレイは、第１及び第２のメモリアレイを含み、
上記第１のメモリアレイを構成する上記ビット線は、回路の電源電圧の４分の１の絶対値を有する第１の電位にプリチャージされ、
上記第２のメモリアレイを構成する上記ビット線は、回路の電源電圧の４分の３の絶対値を有する第２の電位にプリチャージされ、
上記単位増幅回路を選択的に動作状態とするための第１及び第２のコモンソース線信号は、
上記第１のメモリアレイが活性状態とされるとき、それぞれ回路の電源電圧の４分の２の絶対値を有する第３の電位又は回路の接地電位をその有効レベルとし、
上記第２のメモリアレイが活性状態とされるとき、それぞれ回路の電源電圧又は上記第３の電位をその有効レベルとするものであることを特徴とする不揮発性記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は不揮発性記憶装置に関し、例えば、強誘電体メモリならびにその低消費電力化に利用して特に有効な技術に関するものである。
【０００２】
【従来の技術】
強誘電体キャパシタ及びアドレス選択ＭＯＳＦＥＴ（金属酸化物半導体型電界効果トランジスタ。この明細書では、ＭＯＳＦＥＴをして絶縁ゲート型電界効果トランジスタの総称とする）を含む強誘電体メモリセルが格子状に配置されてなるメモリアレイをその基本構成要素とする強誘電体メモリ等の不揮発性記憶装置が、例えば、特開平６−２４３６９０号公報等に記載されている。これらの強誘電体メモリは、メモリアレイの各ビット線に対応して設けられ選択された強誘電体メモリセルから各ビット線に出力される微小読み出し信号を増幅し、再書き込みするための複数の単位増幅回路を含むセンスアンプを具備する。
【０００３】
【発明が解決しようとする課題】
上記に記載されるような従来の強誘電体メモリでは、選択された強誘電体メモリセルの保持情報を分極反転により読み出すいわゆる破壊読み出しが行われ、通常のダイナミック型ＲＡＭ（ランダムアクセスメモリ）等と同様、読み出し情報の再書き込みを必要とする。また、強誘電体メモリでは、ワード線単位の選択動作が行われ、メモリアレイでは、指定されたワード線に結合される所定数の強誘電体メモリセルが一斉に選択状態とされる。このため、センスアンプの各単位増幅回路は、コモンソース線に電源電圧ＶＣＣ及び接地電位ＶＳＳが供給されることで選択的にかつ一斉に動作状態とされ、対応するビット線上の微小読み出し信号を電源電圧ＶＣＣのようなハイレベル又は接地電位ＶＳＳのようなロウレベルの２値読み出し信号とする。これらの２値読み出し信号は、選択ワード線に結合される所定数の強誘電体メモリセルに再書き込みされるとともに、外部から入力されたＹアドレス信号に従って選択的にメインアンプに伝達され、出力バッファからデータ出力端子を介して強誘電体メモリの外部に出力される。
【０００４】
つまり、従来の強誘電体メモリでは、Ｙアドレス信号によって指定される１ないし数ビットの読み出し信号が選択的に出力されるだけであるにもかかわらず、メモリアレイを構成する強誘電体メモリセルがワード線単位で一斉に選択状態とされ、その保持情報が破壊・再書き込みされるとともに、センスアンプを構成する多数の単位増幅回路が一斉に動作状態とされ、しかもその都度メモリアレイの各ビット線のプリチャージ動作が繰り返される。この結果、センスアンプ及びビット線プリチャージ回路の所要動作電流が大きくなり、大規模化・大容量化が進みつつある強誘電体メモリの低消費電力化が阻害されている。
【０００５】
この発明の目的は、大規模化・大容量化が進みつつある強誘電体メモリ等の不揮発性記憶装置の低消費電力化を図ることにある。
【０００６】
この発明の前記ならびにその他の目的と新規な特徴は、この明細書の記述及び添付図面から明らかになるであろう。
【０００７】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、次の通りである。すなわち、強誘電体キャパシタ及びアドレス選択ＭＯＳＦＥＴからなる強誘電体メモリセルが格子状に配置されてなるメモリアレイと、メモリアレイの各ビット線に対応して設けられる複数の単位増幅回路を含むセンスアンプとを具備する強誘電体メモリ等の不揮発性記憶装置において、メモリアレイのビット線を強誘電体メモリセルの強誘電体キャパシタのプレートに供給されるプレート電圧と同電位にプリチャージする。また、このプレート電圧とは異なる電位にプリチャージされるダミー容量を設け、指定されたワード線の選択動作が終了した後、ダミー容量と指定されたビット線との間を接続するとともに、センスアンプの指定されたビット線に対応する単位増幅回路のみを選択的に動作状態とする。さらに、強誘電体メモリ等が選択的に活性状態とされる複数のメモリアレイを具備する場合、隣接するメモリアレイのビット線を異なる電位にプリチャージし、非活性状態にあるメモリアレイの各ビット線の容量を活性状態にあるメモリアレイの各ビット線に対する上記ダミー容量として利用する。
【０００８】
上記した手段によれば、ダミー容量として特別な容量を追加することなく、また選択ワード線に結合される非選択メモリセルの保持情報を破壊することなく、センスアンプの単位増幅回路を選択的に動作状態とすることができるとともに、非選択メモリセルに対応するビット線のプリチャージ電位をディスチャージすることなくそのまま保持することができる。これらの結果、センスアンプ及びビット線プリチャージ回路の所要動作電流を削減し、大規模化・大容量化が進みつつある強誘電体メモリ等の低消費電力化を図ることができる。
【０００９】
【発明の実施の形態】
図１には、この発明が適用された強誘電体メモリ（不揮発性記憶装置）の一実施例のブロック図が示されている。同図をもとに、まずこの実施例の強誘電体メモリの構成及び動作の概要を説明する。なお、図１の各ブロックを構成する回路素子は、特に制限されないが、公知のＭＯＳＦＥＴ集積回路の製造技術により、単結晶シリコンのような１個の半導体基板面上に形成される。
【００１０】
図１において、この実施例の強誘電体メモリは、半導体基板面積の大半を占めて配置される一対のメモリアレイＡＲＹＬ及びＡＲＹＲをその基本構成要素とする。メモリアレイＡＲＹＬ及びＡＲＹＲ、後述するように、図の垂直方向に平行して配置されるｍ＋１本のワード線ＷＬ０〜ＷＬｍあるいはＷＲ０〜ＷＲｍと、図の水平方向に平行して配置されるｎ＋１組の相補ビット線ＢＬ０＊〜ＢＬｎ＊あるいはＢＲ０＊〜ＢＲｎ＊（ここで、例えば非反転ビット線ＢＬ０Ｔ及び反転ビット線ＢＬ０Ｂを、合わせて相補ビット線ＢＬ０＊のように＊を付して表す。また、それが有効とされるとき選択的にハイレベルとされるいわゆる非反転ビット線等については、その名称の末尾にＴを付して表し、それが有効とされるとき選択的にロウレベルとされる反転ビット線等については、Ｂを付して表す。以下同様）とをそれぞれ含む。これらのワード線及び相補ビット線の交点には、それぞれ強誘電体メモリセル及びアドレス選択ＭＯＳＦＥＴからなる（ｍ＋１）×（ｎ＋１）対の強誘電体メモリセルが格子状に配置される。
【００１１】
なお、メモリアレイＡＲＹＬ及びＡＲＹＲを構成するすべての強誘電体メモリセルの強誘電体キャパシタのプレートには、図示されない内部電圧発生回路から所定のプレート電圧ＶＰＬ又はＶＰＲが供給される。この実施例において、メモリアレイＡＲＹＬに対するプレート電圧ＶＰＬは、電源電圧ＶＣＣの４分の１の電位つまりＶＣＣ／４なる絶対値の電位Ｖｑとされ、メモリアレイＡＲＹＲに対するプレート電圧ＶＰＲは、電源電圧ＶＣＣの４分の３の電位つまり３ＶＣＣ／４なる絶対値の電位３Ｖｑとされる。プレート電圧ＶＰＬ及びＶＰＲがこのような電位とされる理由については、後で明らかになろう。
【００１２】
メモリアレイＡＲＹＬ及びＡＲＹＲを構成するワード線ＷＬ０〜ＷＬｍならびにＷＲ０〜ＷＲｍは、その下方において対応するＸアドレスデコーダＸＤＬ又はＸＤＲに結合され、それぞれ択一的に選択レベルとされる。ＸアドレスデコーダＸＤＬ及びＸＤＲには、ＸアドレスバッファＸＢからｉ＋１ビットの内部アドレス信号Ｘ０〜Ｘｉが共通に供給され、クロック発生回路ＣＧから内部制御信号ＸＧが共通に供給される。また、ＸアドレスバッファＸＢには、Ｘアドレス入力端子ＡＸ０〜ＡＸｉを介してＸアドレス信号ＡＸ０〜ＡＸｉが供給され、クロック発生回路ＣＧから内部制御信号ＡＬが供給される。
【００１３】
ＸアドレスバッファＸＢは、強誘電体メモリが選択状態とされるとき、Ｘアドレス入力端子ＡＸ０〜ＡＸｉを介して入力されるＸアドレス信号ＡＸ０〜ＡＸｉを内部制御信号ＡＬに従って取り込み、保持するとともに、これらのＸアドレス信号をもとに内部アドレス信号Ｘ０〜Ｘｉを形成し、ＸアドレスデコーダＸＤに供給する。また、ＸアドレスデコーダＸＤは、内部制御信号ＸＧがハイレベルとされかつ例えば最上位ビットの内部アドレス信号Ｘｉがハイレベル又はロウレベルとされることでそれぞれ選択的に動作状態とされ、ＸアドレスバッファＸＢから供給される内部アドレス信号Ｘ０〜Ｘｉをデコードして、メモリアレイＡＲＹＬ又はＡＲＹＲの対応するワード線ＷＬ０〜ＷＬｍあるいはＷＲ０〜ＷＲｍを択一的に高電圧ＶＣＨのような選択レベルとする。なお、最上位ビットの内部アドレス信号Ｘｉは、ＹアドレスデコーダＹＤにも供給される。また、高電圧ＶＣＨは、電源電圧ＶＣＣより少なくとも強誘電体メモリセルのアドレス選択ＭＯＳＦＥＴのしきい値電圧分以上高い正電位とされる。
【００１４】
次に、メモリアレイＡＲＹＬ及びＡＲＹＲを構成する相補ビット線ＢＬ０＊〜ＢＬｎ＊ならびにＢＲ０＊〜ＢＲｎ＊は、ビット線プリチャージ回路ＰＬ又はＰＲを介してセンスアンプＳＡの対応する単位回路に結合される。センスアンプＳＡには、ＹアドレスデコーダＹＤから図示されないシェアド制御信号ＳＨＬ０〜ＳＨＬｎならびにＳＨＲ０〜ＳＨＲｎ，コモンソース線信号ＣＳＰ０〜ＣＳＰｎならびにＣＳＮ０〜ＣＳＮｎ，ビット線選択信号ＹＳ０〜ＹＳｎが供給される。また、ビット線プリチャージ回路ＰＣ及びＰＬには、クロック発生回路ＣＧからプリチャージ制御信号ＰＣが共通に供給されるとともに、内部電圧発生回路から所定のプリチャージ電圧ＶＣＬ及びＶＣＲがそれぞれ供給される。
【００１５】
ビット線プリチャージ回路ＰＬ及びＰＲは、メモリアレイＡＲＹＬ又はＡＲＹＲの相補ビット線ＢＬ０＊〜ＢＬｎ＊あるいはＢＲ０＊〜ＢＲｎ＊に対応して設けられるｎ＋１個の単位回路をそれぞれ含み、これらの単位回路のそれぞれは、直並列結合されるＮチャンネル型の３個のプリチャージＭＯＳＦＥＴを含む。ビット線プリチャージ回路ＰＬ及びＰＲの各単位回路を構成する３個のプリチャージＭＯＳＦＥＴは、プリチャージ制御信号ＰＣのハイレベルを受けて選択的にかつ一斉にオン状態となり、メモリアレイＡＲＹＬ又はＡＲＹＲの対応する相補ビット線ＢＬ０＊〜ＢＬｎ＊あるいはＢＲ０＊〜ＢＲｎ＊の非反転及び反転信号線をプリチャージ電圧ＶＣＬ又はＶＣＲにそれぞれプリチャージする。
【００１６】
センスアンプＳＡは、メモリアレイＡＲＹＬ及びＡＲＹＲの相補ビット線ＢＬ０＊〜ＢＬｎ＊ならびにＢＲ０＊〜ＢＲｎ＊に対応して設けられるｎ＋１個の単位回路を含み、これらの単位回路のそれぞれは、一対のＣＭＯＳ（相補型ＭＯＳ）インバータが交差結合されてなる単位増幅回路を含む。各単位回路の単位増幅回路の相補入出力ノードは、その左側において対応する一対のＮチャンネル型のシェアドＭＯＳＦＥＴを介してメモリアレイＡＲＹＬの対応する相補ビット線ＢＬ０＊〜ＢＬｎ＊に結合され、その右側において対応する他の一対のＮチャンネル型のシェアドＭＯＳＦＥＴを介してメモリアレイＡＲＹＲの対応する相補ビット線ＢＲ０＊〜ＢＲｎ＊に結合される。また、対応する一対のＮチャンネル型のスイッチＭＯＳを介して相補共通データ線ＣＤ＊に結合される。
【００１７】
センスアンプＳＡの各単位回路の単位増幅回路を構成する２個のＰチャンネルＭＯＳＦＥＴ及びＮチャンネルＭＯＳＦＥＴのソースはそれぞれ共通結合され、ＹアドレスデコーダＹＤから対応するコモンソース線信号ＣＳＰ０〜ＣＳＰｎあるいはＣＳＮ０〜ＣＳＮｎがそれぞれ供給される。また、各単位回路の左側に設けられたシェアドＭＯＳＦＥＴ対のゲートには、対応するシェアド制御信号ＳＨＬ０〜ＳＨＬｎがそれぞれ供給され、右側に設けられたシェアドＭＯＳＦＥＴ対のゲートには、対応するシェアド制御信号ＳＨＲ０〜ＳＨＲｎがそれぞれ供給される。各単位回路のスイッチＭＯＳＦＥＴ対のゲートには、対応するビット線選択信号ＹＳ０〜ＹＳｎがそれぞれ供給される。
【００１８】
これにより、センスアンプＳＡの各単位回路の左側に設けられたシェアドＭＯＳＦＥＴ対は、対応するシェアド制御信号ＳＨＬ０〜ＳＨＬｎのハイレベルを受けて択一的にオン状態となり、メモリアレイＡＲＹＬの対応する相補ビット線と対応する単位増幅回路の相補入出力ノードとの間を選択的に接続状態とする。また、各単位回路の右側に設けられたシェアドＭＯＳＦＥＴ対は、対応するシェアド制御信号ＳＨＲ０〜ＳＨＲｎのハイレベルを受けて択一的にオン状態となり、メモリアレイＡＲＹＲの対応する相補ビット線と対応する単位増幅回路の相補入出力ノードとの間を選択的に接続状態とする。
【００１９】
一方、センスアンプＳＡの各単位回路を構成する単位増幅回路は、対応するコモンソース線信号ＣＳＰ０〜ＣＳＰｎあるいはＣＳＮ０〜ＣＳＮｎがそれぞれ電位２Ｖｑ又は電源電圧ＶＣＣあるいは接地電位ＶＳＳ又は電位２Ｖｑのような有効レベルとされることで択一的に動作状態とされ、メモリアレイＡＲＹＬ又はＡＲＹＲの選択ワード線に結合された強誘電体メモリセルから対応する相補ビット線を介して出力される微小読み出し信号を増幅して、電位２Ｖｑ又は電源電圧ＶＣＣのようなハイレベルあるいは接地電位ＶＳＳ又は電位２Ｖｑのようなロウレベルの２値読み出し信号とする。さらに、各単位回路を構成するスイッチＭＯＳＦＥＴ対は、対応するビット線選択信号ＹＳ０〜ＹＳｎのハイレベルを受けて択一的にオン状態となり、対応する単位回路つまり単位増幅回路の相補入出力ノードと相補共通データ線ＣＤ＊との間を選択的に接続状態とする。
【００２０】
なお、メモリアレイＡＲＹＬ及びＡＲＹＲならびにその周辺部の具体的構成及び動作については、後で詳細に説明する。
【００２１】
ＹアドレスデコーダＹＤには、ＹアドレスバッファＹＢからｊ＋１ビットの内部アドレス信号Ｙ０〜Ｙｊが供給されるとともに、ＸアドレスバッファＸＢから最上位ビットの内部アドレス信号Ｘｉが供給され、クロック発生回路ＣＧから内部制御信号ＹＧ，ＳＨ１〜ＳＨ２，ＣＳならびにＹＳが供給される。また、ＹアドレスバッファＹＢには、Ｙアドレス入力端子ＡＹ０〜ＡＹｊを介してＹアドレス信号ＡＹ０〜ＡＹｊが供給され、クロック発生回路ＣＧから内部制御信号ＡＬが供給される。なお、内部制御信号ＳＨ１〜ＳＨ２は、上記シェアド制御信号ＳＨＬ０〜ＳＨＬｎあるいはＳＨＲ０〜ＳＨＲｎを択一的にハイレベルとすべき所定のタイミングで選択的に電源電圧ＶＣＣのようなハイレベルとされる。また、内部制御信号ＣＳは、コモンソース線信号ＣＳＰ０〜ＣＳＰｎならびにＣＳＮ０〜ＣＳＮｎを択一的に有効レベルとすべき所定のタイミングで選択的にハイレベルとされ、内部制御信号ＹＳは、ビット線選択信号ＹＳ０〜ＹＳｎを択一的にハイレベルとすべき所定のタイミングで選択的にハイレベルとされる。
【００２２】
ＹアドレスバッファＹＢは、強誘電体メモリが選択状態とされるとき、Ｙアドレス入力端子ＡＹ０〜ＡＹｊを介して入力されるＹアドレス信号ＡＹ０〜ＡＹｊを内部制御信号ＡＬに従って取り込み、保持するとともに、これらのＹアドレス信号をもとに内部アドレス信号Ｙ０〜Ｙｊを形成し、ＹアドレスデコーダＹＤに供給する。また、ＹアドレスデコーダＹＤは、内部制御信号ＹＧのハイレベルを受けて選択的に動作状態とされ、ＹアドレスバッファＹＢから供給される内部アドレス信号Ｙ０〜Ｙｉをデコードする。そして、内部アドレス信号Ｘｉに従ってメモリアレイＡＲＹＬ又はＡＲＹＲのいずれが活性状態とされるかを判定するとともに、内部制御信号ＳＨ１及びＳＨ２に従って前記シェアド制御信号ＳＨＬ０〜ＳＨＬｎならびにＳＨＲ０〜ＳＨＲｎを選択的に高電圧ＶＣＨのようなハイレベルとし、内部制御信号ＣＳ及びＹＳに従ってコモンソース線信号ＣＳＰ０〜ＣＳＰｎ，ＣＳＮ０〜ＣＳＮｎならびにビット線選択信号ＹＳ０〜ＹＳｎを択一的に所定の有効レベル又は電源電圧ＶＣＣのハイレベルとする。
【００２３】
相補共通データ線ＣＤ＊は、メインアンプＭＡに結合され、このメインアンプＭＡは、ライトアンプ及びリードアンプを含む。このうち、ライトアンプの入力端子は入力バッファＩＢの出力端子に結合され、その出力端子は相補共通データ線ＣＤ＊に結合される。また、リードアンプの入力端子は相補共通データ線ＣＤ＊に結合され、その出力端子は出力バッファＯＢの入力端子に結合される。入力バッファＩＢの入力端子はデータ入力端子Ｄｉｎに結合され、出力バッファＯＢの出力端子はデータ出力端子Ｄｏｕｔに結合される。メインアンプＭＡのライトアンプには、クロック発生回路ＣＧから図示されない内部制御信号ＷＣが供給され、出力バッファＯＢには内部制御信号ＯＣが供給される。
【００２４】
入力バッファＩＢは、強誘電体メモリが書き込みモードで選択状態とされるとき、データ入力端子Ｄｉｎを介して入力される書き込みデータを取り込み、メインアンプＭＡのライトアンプに伝達する。このとき、メインアンプＭＡのライトアンプは、内部制御信号ＷＣのハイレベルを受けて選択的に動作状態とされ、入力バッファＩＢから伝達される書き込みデータを所定の相補書き込み信号とした後、相補共通データ線ＣＤ＊からセンスアンプＳＡを介してメモリアレイＡＲＹＬ又はＡＲＹＲの選択された１対の強誘電体メモリセルに書き込む。
【００２５】
一方、メインアンプＭＡのリードアンプは、強誘電体メモリが読み出しモードで選択状態とされるとき、メモリアレイＡＲＹＬ又はＡＲＹＲの選択された１対の強誘電体メモリセルからセンスアンプＳＡ及び相補共通データ線ＣＤ＊を介して出力される読み出し信号を増幅し、出力バッファＯＢに伝達する。このとき、出力バッファＯＢは、内部制御信号ＯＣのハイレベルを受けて選択的に動作状態とされ、メインアンプＭＡのリードアンプから伝達される読み出し信号をデータ出力端子Ｄｏｕｔから強誘電体メモリの外部に出力する。
【００２６】
クロック発生回路ＣＧには、外部のアクセス装置から外部端子ＣＥ，ＷＥならびにＯＥＢを介して、起動制御信号となるチップイネーブル信号ＣＥＢ，ライトイネーブル信号ＷＥＢならびに出力イネーブル信号ＯＥＢが供給される。クロック発生回路ＣＧは、これらの起動制御信号をもとに上記各種内部制御信号等をそれぞれ選択的に形成して、強誘電体メモリの各部に供給する。
【００２７】
図２には、図１の強誘電体メモリに含まれるメモリアレイ及びその周辺部の一実施例の部分的な回路図が示されている。同図をもとに、この実施例の強誘電体メモリのメモリアレイＡＲＹＬ及びＡＲＹＲならびにその周辺部の具体的構成及び動作を説明する。なお、以下の回路図等において、そのチャンネル（バックゲート）部に矢印が付されるＭＯＳＦＥＴはＰチャンネル型であって、矢印の付されないＮチャンネルＭＯＳＦＥＴと区別して示される。
【００２８】
図２において、メモリアレイＡＲＹＬ及びＡＲＹＲは、いわゆる２セル・２トランジスタ型アレイとされ、図の垂直方向に平行して配置されるｍ＋１本のワード線ＷＬ０〜ＷＬｍあるいはＷＲ０〜ＷＲｍと、水平方向に平行して配置されるｎ＋１組の相補ビット線ＢＬ０＊〜ＢＬｎ＊あるいはＢＲ０＊〜ＢＲｎ＊とをそれぞれ含む。これらのワード線及び相補ビット線の交点には、強誘電体キャパシタＣｓｔ及びアドレス選択ＭＯＳＦＥＴＱｓｔあるいは強誘電体キャパシタＣｓｂ及びアドレス選択ＭＯＳＦＥＴＱｓｂからなるそれぞれ（ｍ＋１）×（ｎ＋１）対の強誘電体メモリセルが格子状に配置される。
【００２９】
メモリアレイＡＲＹＬ及びＡＲＹＲの同一列に配置されるｍ＋１対のメモリセルの強誘電体キャパシタＣｓｔ及びＣｓｂの一方の電極は、対応するアドレス選択ＭＯＳＦＥＴＱｓｔ又はＱｓｂを介して対応する相補ビット線ＢＬ０＊〜ＢＬｎ＊あるいはＢＲ０＊〜ＢＲｎ＊の非反転又は反転信号線にそれぞれ共通結合される。また、メモリアレイＡＲＹＬ及びＡＲＹＲの同一行に配置されるｎ＋１対のメモリセルのアドレス選択ＭＯＳＦＥＴＱｓｔ及びＱｓｂのゲートは、対応するワード線ＷＬ０〜ＷＬｍあるいはＷＲ０〜ＷＲｍにそれぞれ共通結合される。メモリアレイＡＲＹＬ及びＡＲＹＲを構成するすべてのメモリセルの強誘電体キャパシタＣｓｔ及びＣｓｂの他方の電極つまりプレートには、所定のプレート電圧ＶＰＬ又はＶＰＲがそれぞれ共通に供給される。
【００３０】
メモリアレイＡＲＹＬ及びＡＲＹＲを構成するワード線ＷＬ０〜ＷＬｍならびにＷＲ０〜ＷＲｍは、強誘電体メモリが非選択状態とされるとき、接地電位ＶＳＳのような非選択レベルとされ、選択状態とされると、内部アドレス信号Ｘ０〜Ｘｉに従って択一的に高電圧ＶＣＨのような選択レベルとされる。また、相補ビット線ＢＬ０＊〜ＢＬｎ＊ならびにＢＲ０＊〜ＢＲｎ＊の非反転及び反転信号線は、強誘電体メモリが非選択状態とされるとき、後述するビット線プリチャージ回路ＰＬ又はＰＲの対応する単位回路によってプリチャージ電圧ＶＣＬ又はＶＣＲつまり電位Ｖｑ又は３Ｖｑにプリチャージされる。さらに、メモリアレイＡＲＹＬの各強誘電体メモリセルに供給されるプレート電圧ＶＰＬは、電位ＶｑつまりＶＣＣ／４とされ、メモリアレイＡＲＹＲの各強誘電体メモリセルに供給されるプレート電圧ＶＰＲは、３Ｖｑつまり３ＶＣＣ／４とされる。
【００３１】
これにより、メモリアレイＡＲＹＬ及びＡＲＹＲの各強誘電体メモリセルを構成するアドレス選択ＭＯＳＦＥＴＱｓｔ及びＱｓｂは、対応するワード線ＷＬ０〜ＷＬｍあるいはＷＲ０〜ＷＲｍが高電圧ＶＣＨの選択レベルとされることで選択的にオン状態となり、強誘電体キャパシタＣｓｔ又はＣｓｂの一方の電極と対応する相補ビット線ＢＬ０＊〜ＢＬｎ＊あるいはＢＲ０＊〜ＢＲｎ＊の非反転又は反転信号線との間を選択的に接続状態とする。また、各強誘電体メモリセルを構成する強誘電体キャパシタＣｓｔ及びＣｓｂは、その両電極間に電界が印加されないとき、電極間材料たる強誘電体の分極状態に応じて選択的に論理“１”又は“０”のデータを半永久的に保持し、その両電極間に所定の電界が印加されることで、保持データに応じた微小読み出し信号を出力する。強誘電体メモリを構成する強誘電体メモリセルの情報保持特性ならびに強誘電体メモリの各動作モードにおける具体的動作については、後で詳細に説明する。
【００３２】
次に、ビット線プリチャージ回路ＰＬ及びＰＲは、メモリアレイＡＲＹＬ及びＡＲＹＲの相補ビット線ＢＬ０＊〜ＢＬｎ＊ならびにＢＲ０＊〜ＢＲｎ＊に対応して設けられるｎ＋１個の単位回路をそれぞれ含み、これらの単位回路のそれぞれは、直並列結合されるＮチャンネル型の３個のプリチャージＭＯＳＦＥＴＮ９〜ＮＢあるいはＮＣ〜ＮＥを含む。プリチャージＭＯＳＦＥＴＮ９〜ＮＢならびにＮＣ〜ＮＥのゲートには、クロック発生回路ＣＧからプリチャージ制御信号ＰＣが共通に供給され、プリチャージＭＯＳＦＥＴＮＡ及びＮＢならびにＮＤ及びＮＥの共通結合されたソースには、プリチャージ電圧ＶＣＬ及びＶＣＲがそれぞれ共通に供給される。なお、プリチャージ制御信号ＰＣは、強誘電体メモリが非選択状態とされるとき、電源電圧ＶＣＣのようなハイレベルとされ、選択状態とされると、所定のタイミングで接地電位ＶＳＳのようなロウレベルとされる。また、プリチャージ電圧ＶＣＬは、電位ＶｑつまりＶＣＣ／４とされ、プリチャージ電圧ＶＣＲは、電位３Ｖｑつまり３ＶＣＣ／４とされる。
【００３３】
これにより、ビット線プリチャージ回路ＰＬ及びＰＲの各単位回路を構成するプリチャージＭＯＳＦＥＴＮ９〜ＮＢならびにＮＣ〜ＮＥは、強誘電体メモリが非選択状態とされるとき、プリチャージ制御信号ＰＣのハイレベルを受けて一斉にオン状態とされ、メモリアレイＡＲＹＬ及びＡＲＹＲの相補ビット線ＢＬ０＊〜ＢＬｎ＊ならびにＢＲ０＊〜ＢＲｎ＊の非反転及び反転信号線を電位Ｖｑ又は３Ｖｑにそれぞれプリチャージする。
【００３４】
一方、センスアンプＳＡは、メモリアレイＡＲＹＬ及びＡＲＹＲの相補ビット線ＢＬ０＊〜ＢＬｎ＊ならびにＢＲ０＊〜ＢＲｎ＊に対応して設けられるｎ＋１個の単位回路をそれぞれ含み、これらの単位回路のそれぞれは、ＰチャンネルＭＯＳＦＥＴＰ１及びＮチャンネルＭＯＳＦＥＴＮ１ならびにＰチャンネルＭＯＳＦＥＴＰ２及びＮチャンネルＭＯＳＦＥＴＮ２からなる一対のＣＭＯＳインバータが交差結合されてなる単位増幅回路を含む。
【００３５】
センスアンプＳＡの各単位回路の単位増幅回路を構成するＰチャンネルＭＯＳＦＥＴＰ１及びＰ２のソースはそれぞれ共通結合され、ＹアドレスデコーダＹＤから対応するコモンソース線信号ＣＳＰ０〜ＣＳＰｎがそれぞれ供給される。また、ＮチャンネルＭＯＳＦＥＴＮ１及びＮ２のソースはそれぞれ共通結合され、ＹアドレスデコーダＹＤから対応するコモンソース線ＣＳＮ０〜ＣＳＮｎがそれぞれ供給される。ＭＯＳＦＥＴＰ１及びＮ１の共通結合されたドレインつまりＭＯＳＦＥＴＰ２及びＮ２の共通結合されたゲートは、それぞれ各単位増幅回路の非反転入出力ノードＢＳ０Ｔ〜ＢＳｎＴとなり、ＭＯＳＦＥＴＰ１及びＮ１の共通結合されたゲートつまりＭＯＳＦＥＴＰ２及びＮ２の共通結合されたドレインは、それぞれその反転入出力ノードＢＳ０Ｂ〜ＢＳｎＢとなる。
【００３６】
センスアンプＳＡの各単位回路の単位増幅回路の相補入出力ノードＢＳ０＊〜ＢＳｎ＊は、その左側において、Ｎチャンネル型のシェアドＭＯＳＦＥＴＮ５及びＮ６を介してメモリアレイＡＲＹＬの対応する相補ビット線ＢＬ０＊〜ＢＬｎ＊に結合されるとともに、その右方において、Ｎチャンネル型のシェアドＭＯＳＦＥＴＮ７及びＮ８を介してメモリアレイＡＲＹＲの対応する相補ビット線ＢＲ０＊〜ＢＲｎ＊に結合される。シェアドＭＯＳＦＥＴＮ５及びＮ６のゲートはそれぞれ共通結合され、ＹアドレスデコーダＹＤから対応するシェアド制御信号ＳＨＬ０〜ＳＨＬｎがそれぞれ供給される。また、シェアドＭＯＳＦＥＴＮ７及びＮ８のゲートもそれぞれ共通結合され、ＹアドレスデコーダＹＤから対応するシェアド制御信号ＳＨＲ０〜ＳＨＲｎがそれぞれ供給される。
【００３７】
センスアンプＳＡの各単位回路は、さらに単位増幅回路の相補入出力ノードＢＳ０＊〜ＢＳｎ＊と相補共通データ線ＣＤ＊との間に設けられるＮチャンネル型の一対のスイッチＭＯＳＦＥＴＮ３及びＮ４をそれぞれ含む。これらのスイッチＭＯＳＦＥＴＮ３及びＮ４のゲートはそれぞれ共通結合され、ＹアドレスデコーダＹＤから対応するビット線選択信号ＹＳ０〜ＹＳｎが供給される。
【００３８】
この実施例において、センスアンプＳＡの各単位回路のシェアドＭＯＳＦＥＴＮ５及びＮ６ならびにＮ７及びＮ８に供給されるシェアド制御信号ＳＨＬ０〜ＳＨＬｎならびにＳＨＲ０〜ＳＨＲｎは、強誘電体メモリが非選択状態とされるとき、すべて接地電位ＶＳＳのようなロウレベルとされ、選択状態とされると、所定の条件で択一的に高電圧ＶＣＨのようなハイレベルとされる。
【００３９】
これにより、センスアンプＳＡの各単位回路のシェアドＭＯＳＦＥＴＮ５及びＮ６ならびにＮ７及びＮ８は、強誘電体メモリセルが選択状態とされ対応するシェアド制御信号ＳＨＬ０〜ＳＨＬｎあるいはＳＨＲ０〜ＳＨＲｎがハイレベルとされることで択一的にオン状態となり、センスアンプＳＡの対応する単位増幅回路の相補入出力ノードＢＳ０＊〜ＢＳｎ＊とメモリアレイＡＲＹＬ又はＡＲＹＲの対応する相補ビット線ＢＬ０＊〜ＢＬｎ＊あるいはＢＲ０＊〜ＢＲｎ＊との間を選択的に接続状態とする。なお、シェアド制御信号ＳＨＬ０〜ＳＨＬｎならびにＳＨＲ０〜ＳＨＲｎのハイレベルは、前述のように、高電圧ＶＣＨとされるため、相補ビット線ＢＬ０＊〜ＢＬｎ＊ならびにＢＲ０＊〜ＢＲｎ＊の非反転及び反転信号線におけるハイレベルがシェアドＭＯＳＦＥＴＮ５及びＮ６ならびにＮ７及びＮ８のしきい値電圧により制限されることはない。
【００４０】
次に、センスアンプＳＡの各単位回路の単位増幅回路に供給されるコモンソース線信号ＣＳＰ０〜ＣＳＰｎならびにＣＳＮ０〜ＣＳＮｎは、強誘電体メモリが非選択状態とされるとき、それぞれ接地電位ＶＳＳ又は電源電圧ＶＣＣのような無効レベルとされる。また、強誘電体メモリがメモリアレイＡＲＹＬを活性状態とすべく選択状態とされるときには、所定のタイミングで択一的にそれぞれ電位２Ｖｑ又は接地電位ＶＳＳのような有効レベルとされ、メモリアレイＡＲＹＲを活性状態とすべく選択状態とされるときには、所定のタイミングで択一的にそれぞれ電源電圧ＶＣＣ又は電位２Ｖｑのような有効レベルとされる。言うまでもなく、電位２Ｖｑは電源電圧ＶＣＣの半分つまりＶＣＣ／２である。
【００４１】
これにより、センスアンプＳＡの各単位回路の単位増幅回路は、対応するコモンソース線信号ＣＳＰ０〜ＣＳＰｎならびにＣＳＮ０〜ＣＳＮｎがそれぞれ電位２Ｖｑ又は接地電位ＶＳＳあるいは電源電圧ＶＣＣ又は電位２Ｖｑのような有効レベルとされることで択一的に動作状態とされ、メモリアレイＡＲＹＬ又はＡＲＹＲの選択ワード線と対応する相補ビット線との交点に配置される１個の強誘電体メモリセルから上記相補ビット線を介して出力される微小読み出し信号を増幅して、電源電圧ＶＣＣ又は電位２Ｖｑのようなハイレベルあるいは接地電位ＶＳＳ又は電位２Ｖｑのようなロウレベルの２値読み出し信号とする。
【００４２】
一方、センスアンプＳＡの各単位回路のスイッチＭＯＳＦＥＴＮ３及びＮ４に供給されるビット線選択信号ＹＳ０〜ＹＳｎは、強誘電体メモリが非選択状態とされるとき、すべて接地電位ＶＳＳのようなロウレベルとされ、強誘電体メモリが選択状態とされると、内部アドレス信号Ｙ０〜Ｙｊに従って所定のタイミングで択一的に電源電圧ＶＣＣのようなハイレベルとされる。
【００４３】
これにより、センスアンプＳＡの各単位回路のスイッチＭＯＳＦＥＴＮ３及びＮ４は、対応するビット線選択信号ＹＳ０〜ＹＳｎのハイレベルを受けて択一的にオン状態となり、対応する単位増幅回路の相補入出力ノードＢＳ０＊〜ＢＳｎ＊と相補共通データ線ＣＤ＊との間を選択的に接続状態とする。
【００４４】
図３には、図２のメモリアレイＡＲＹＬ及びＡＲＹＲを構成する強誘電体メモリセルの一実施例の情報保持特性図が示されている。同図をもとに、強誘電体メモリのメモリアレイＡＲＹＬ及びＡＲＹＲを構成する強誘電体メモリセルの情報保持特性とその動作の概要を説明する。
【００４５】
図３において、メモリアレイＡＲＹＬ及びＡＲＹＲ構成する強誘電体メモリセルは、その強誘電体キャパシタＣｓｔ又はＣｓｂの電極間に印加される電界とこれらの強誘電体キャパシタの電極間材料として用いられる強誘電体の分極との関係において図示されるようなヒステリシスな情報保持特性を有する。すなわち、点Ａの状態にある初期の強誘電体は、両電極間に例えば電位Ｖｑの絶対値に相当する正方向の電界＋Ｅｐが印加されることでその状態を点Ｂに移し、正方向の最大分極＋Ｐｐを生じる。この分極は、電界の絶対値が小さくなることで徐々に低下するが、電界がゼロとなる点Ｄにおいても所定の残留分極を残す。一方、強誘電体の分極状態は、逆方向の電界−Ｅｃが印加される点Ｅを境に反転し、例えば電位Ｖｑの絶対値に相当する逆方向の電界−Ｅｐが印加される点Ｇで逆方向の最大分極−Ｐｐを生じる。この分極は、電界の絶対値が小さくなることで徐々に低下するが、電界がゼロとなる点Ｉにおいても残留分極を残す。そして、正方向の電界＋Ｅｃが印加される点Ｈを境に正転し、点Ｂに戻る。
【００４６】
この実施例において、メモリアレイＡＲＹＬ及びＡＲＹＲの相補ビット線ＢＬ０＊〜ＢＬｎ＊ならびにＢＲ０＊〜ＢＲｎ＊の非反転信号線側に結合される強誘電体メモリセルは、特に制限されないが、その強誘電体の分極状態が図３の＋側にあるとき論理“１”のデータを保持するものとされ、−側にあるとき論理“０”のデータを保持するものとされる。また、相補ビット線ＢＬ０＊〜ＢＬｎ＊ならびにＢＲ０＊〜ＢＲｎ＊の反転信号線側に結合される強誘電体メモリセルは、その強誘電体の分極状態が図３の−側にあるとき論理“１”のデータを保持するものとされ、＋側にあるとき論理“０”のデータを保持するものとされる。強誘電体メモリセルの強誘電体の分極状態の推移を示す各動作点については、後記する強誘電体メモリの具体的動作説明に際して再三引用する。
【００４７】
図４には、図１の強誘電体メモリのメモリアレイＡＲＹＬを活性状態とする読み出し動作の一実施例の信号波形図が示され、図５には、その動作原理を説明するための概念図が示されている。また、図６には、図１の強誘電体メモリのメモリアレイＡＲＹＲを活性状態とする読み出し動作の一実施例の信号波形図が示され、図７には、その動作原理を説明するための概念図が示されている。これらの図をもとに、この実施例の強誘電体メモリの読み出しモードにおける具体的動作ならびにその特徴について説明する。なお、以下の信号波形図及び概念図では、メモリアレイＡＲＹＬのワード線ＷＬ０及び相補ビット線ＢＬ０＊の交点あるいはメモリアレイＡＲＹＲのワード線ＷＲ０及び相補ビット線ＢＲ０＊の交点に配置され論理“１”のデータを保持する強誘電体メモリセルが指定される場合を例示し、これを例に読み出し動作の具体的説明を進める。また、これらの説明は、まずメモリアレイＡＲＹＬについて説明を進め、メモリアレイＡＲＹＲについてはこれと異なる部分についてのみ説明を追加する。
【００４８】
まず、図４において、チップイネーブル信号ＣＥＢが電源電圧ＶＣＣのようなハイレベルとされ、強誘電体メモリが非選択状態とされるとき、ビット線プリチャージ回路ＰＬ及びＰＲに対するプリチャージ制御信号ＰＣは、電源電圧ＶＣＣのようなハイレベルとされ、プリチャージ電圧ＶＣＬ及びＶＣＲは、それぞれ定常的に電位Ｖｑ及び３Ｖｑとされる。また、センスアンプＳＡに対するシェアド制御信号ＳＨＬ０〜ＳＨＬｎならびにＳＨＲ０〜ＳＨＲｎは、すべて接地電位ＶＳＳのようなロウレベルとされ、コモンソース線ＣＳＰ０〜ＣＳＰｎならびにＣＳＮ０〜ＣＳＮｎは、それぞれ接地電位ＶＳＳ又は電源電圧ＶＣＣのような無効レベルとされる。さらに、メモリアレイＡＲＹＬ及びＡＲＹＲのワード線ＷＬ０〜ＷＬｍならびにＷＲ０〜ＷＲｍは、すべて接地電位ＶＳＳのような非選択レベルとされ、メモリアレイＡＲＹＬ及びＡＲＹＲに対するプレート電圧ＶＰＬ及びＶＰＲは、それぞれ定常的に電位Ｖｑ及び３Ｖｑとされる。
【００４９】
これにより、メモリアレイＡＲＹＬ及びＡＲＹＲでは、ワード線ＷＬ０〜ＷＬｍならびにＷＲ０〜ＷＲｍの非選択レベルを受けて、すべての強誘電体メモリセルのアドレス選択ＭＯＳＦＥＴＱｓｔ及びＱｓｂがオフ状態となり、その強誘電体キャパシタＣｓｔ及びＣｓｂの両電極間には、実質的に電界が印加されない。また、メモリアレイＡＲＹＬ及びＡＲＹＲの相補ビット線ＢＬ０＊〜ＢＬｎ＊ならびにＢＲ０＊〜ＢＲｎ＊の非反転及び反転信号線は、ビット線プリチャージ回路ＰＬ又はＰＲの対応するプリチャージＭＯＳＦＥＴによりプリチャージされ、プリチャージ電圧ＶＣＬ又はＶＣＲつまりは電位Ｖｑ又は電位３Ｖｑとされる。このとき、メモリアレイＡＲＹＬ及びＡＲＹＲを構成する強誘電体メモリセルのそれぞれは、その強誘電体の分極状態が図３の点Ｄ又は点Ｉのいずれかにあり、選択的に論理“１”又は“０”のデータを保持する。
【００５０】
センスアンプＳＡでは、各単位回路のシェアドＭＯＳＦＥＴＮ５及びＮ６ならびにＮ７及びＮ８が、対応するシェアド制御信号ＳＨＬ０〜ＳＨＬｎならびにＳＨＲ０〜ＳＨＲｎのロウレベルを受けてオフ状態とされ、各単位回路の単位増幅回路は、対応するコモンソース線信号ＣＳＰ０〜ＣＳＰｎならびにＣＳＮ０〜ＣＳＮｎの無効レベルを受けて非動作状態とされる。各単位増幅回路の相補入出力ノードＢＳ０＊〜ＢＳｎ＊は、直前サイクルによるプリチャージ電位つまり例えば電位Ｖｑを保持するが、この電位は、センスアンプＳＡがビット線プリチャージ回路に相当する回路を含まないため、実際には徐々に低下する。
【００５１】
ところで、強誘電体メモリが非選択状態とされるとき、例えばメモリアレイＡＲＹＬのワード線ＷＬ０及び相補ビット線ＢＬ０＊の交点に配置され論理“１”のデータを保持する一対の強誘電体メモリセルのうち、非反転ビット線側の強誘電体キャパシタＣｓｔのプレートには、図５（ａ）の左側に示されるように、電位Ｖｑなるプレート電圧ＶＰＬが供給され、その情報蓄積容量Ｃｓｔには、等価的に図３の点Ｄの残留分極に相当する電荷＋Ｑｒが蓄積された形となる。
【００５２】
このとき、アドレス選択ＭＯＳＦＥＴＱｓｔつまりスイッチＳｗｔは、前記のように、オフ状態にあり、その強誘電体キャパシタＣｓｔと対応する非反転ビット線ＢＬ０Ｔのビット線容量Ｃｄｔとの間は切断状態にある。また、センスアンプＳＡのシェアドＭＯＳＦＥＴＮ５〜Ｎ８つまりスイッチＳｓｔもオフ状態にあり、センスアンプＳＡの非反転入出力ノードＢＳ０Ｔ及びメモリアレイＡＲＹＲの非反転ビット線ＢＲ０Ｔの寄生容量からなるダミー容量Ｃｙｔも、非反転ビット線ＢＬ０Ｔから分離される。メモリアレイＡＲＹＬの非反転ビット線ＢＬ０Ｔのビット線容量Ｃｄｔは、ビット線プリチャージ回路ＰＬの対応する単位回路により、プリチャージ電圧ＶＣＬつまりプレート電圧ＶＰＬと同じ電位Ｖｑにプリチャージされ、ダミー容量Ｃｙｔとなる非反転ビット線ＢＲ０Ｔのビット線容量は、ビット線プリチャージ回路ＰＲの対応する単位回路により、プリチャージ電圧ＶＣＲつまり電位３Ｖｑにプリチャージされる。
【００５３】
一方、上記論理“１”のデータを保持する一対の強誘電体メモリセルのうち、反転ビット線側の強誘電体キャパシタＣｓｂのプレートには、図５（ａ）の右側に示されるように、やはり電位Ｖｑなるプレート電圧ＶＰＬが供給され、その情報蓄積容量Ｃｓｂには、等価的に図３の点Ｉの残留分極に相当する電荷−Ｑｒが蓄積された形となる。このとき、スイッチＳｗｂ及びＳｓｂはやはりオフ状態にあり、メモリアレイＡＲＹＬの非反転ビット線ＢＬ０Ｔのビット線容量Ｃｄｂとダミー容量ＣｙｂとなるメモリアレイＡＲＹＲの非反転ビット線ＢＲ０Ｔのビット線容量は、それぞれ電位Ｖｑ又は３Ｖｑにプリチャージされる。
【００５４】
強誘電体メモリは、図示されないライトイネーブル信号ＷＥＢがハイレベルとされたままチップイネーブル信号ＣＥＢがロウレベルとされることで、選択的に読み出しモードの選択状態とされ、記憶データの読み出し動作を開始する。このとき、Ｘアドレス入力端子ＡＸ０〜ＡＸｉには、チップイネーブル信号ＣＥＢの立ち下がりに同期して、Ｘアドレス信号ＡＸ０〜ＡＸｉがメモリアレイＡＲＹＬのワード線ＷＬ０を指定する組み合わせで供給され、Ｙアドレス入力端子ＡＹ０〜ＡＹｊには、Ｙアドレス信号ＡＹ０〜ＡＹｊが相補ビット線ＢＬ０＊つまりビット線選択信号ＹＳ０を指定する組み合わせで供給される。
【００５５】
強誘電体メモリでは、まず、チップイネーブル信号ＣＥＢの立ち下がりを受けて、非活性状態とされるべきメモリアレイＡＲＹＲの相補ビット線ＢＲ０＊に対応するシェアド制御信号ＳＨＲ０が択一的に高電圧ＶＣＨのようなハイレベルとされる。また、所定時間遅れてビット線プリチャージ回路ＰＬ及びＰＲに対するプリチャージ制御信号ＰＣがロウレベルとされるとともに、活性状態とされるべきメモリアレイＡＲＹＬの指定されたワード線ＷＬ０が択一的に高電圧ＶＣＨのような選択レベルとされる。そして、やや遅れてメモリアレイＡＲＹＬの相補ビット線ＢＬ０＊に対応するシェアド制御信号ＳＨＬ０が択一的に高電圧ＶＣＨのようなハイレベルとされ、さらに所定時間経過後には、上記シェアド制御信号ＳＨＲ０が接地電位ＶＳＳのようなロウレベルに戻されるとともに、メモリアレイＡＲＹＬの相補ビット線ＢＬ０＊に対応するコモンソース線ＣＳＰ０及びＣＳＮ０が択一的に電位Ｖｑ又は接地電位ＶＳＳの有効レベルとされる。
【００５６】
強誘電体メモリでは、シェアド制御信号ＳＨＲ０のハイレベルを受けて、センスアンプＳＡの対応する一対のシェアドＭＯＳＦＥＴＮ７及びＮ８が択一的にオン状態となり、相補入出力ノードＢＳ０＊とメモリアレイＡＲＹＲの対応する相補ビット線ＢＲ０＊との間を接続状態とする。このとき、プリチャージ制御信号ＰＣは、前述のように、まだハイレベルのままとされるため、センスアンプＳＡの相補入出力ノードＢＳ０＊の非反転及び反転入出力ノードは、ビット線プリチャージ回路ＰＲの対応する単位回路によりプリチャージ電圧ＶＣＲつまり電位３Ｖｑにプリチャージされる。センスアンプＳＡでは、相補入出力ノードＢＳ０＊に対応するシェアドＭＯＳＦＥＴＮ５及びＮ６がオフ状態のままとされるため、メモリアレイＡＲＹＬの相補ビット線ＢＬ０＊の電位は変化しない。
【００５７】
所定時間後、プリチャージ制御信号ＰＣがロウレベルとされると、ビット線プリチャージ回路ＰＬ及びＰＲのプリチャージＭＯＳＦＥＴＮ９〜ＮＢならびにＮＣ〜ＮＥがすべてオフ状態となり、メモリアレイＡＲＹＬ及びＡＲＹＲの相補ビット線ＢＬ０＊〜ＢＬｎ＊ならびにＢＲ０＊〜ＢＲｎ＊さらにはセンスアンプＳＡの相補入出力ノードＢＳ０＊〜ＢＳｎ＊に対するプリチャージ動作が停止される。また、やや遅れてワード線ＷＬ０が択一的に選択レベルとされると、このワード線ＷＬ０に結合されたｎ＋１対の強誘電体メモリセルのアドレス選択ＭＯＳＦＥＴＱｓｔ及びＱｓｂが一斉にオン状態となるが、相補ビット線ＢＬ０＊〜ＢＬｎ＊の非反転及び反転信号線がプレート電圧ＶＰＬと同じ電位Ｖｑにプリチャージされているため、各強誘電体メモリセルの強誘電体キャパシタＣｓｔ及びＣｓｂの両電極間には電界が印加されず、その分極状態は変化しない。
【００５８】
ワード線ＷＬ０が選択レベルとされてから所定時間が経過し、シェアド制御信号ＳＨＬ０が択一的に高電圧ＶＣＨのハイレベルとされると、メモリアレイＡＲＹＬの相補ビット線ＢＬ０＊とセンスアンプＳＡの相補入出力ノードＢＳ０＊ならびにメモリアレイＡＲＹＲの相補ビット線ＢＲ０＊との間が接続状態とされ、メモリアレイＡＲＹＬの相補ビット線ＢＬ０＊に結合された一対の強誘電体メモリセルの強誘電体キャパシタＣｓｔ及びＣｓｂの容量Ｃｓｔ又はＣｓｂと、この相補ビット線ＢＬ０＊の非反転及び反転信号線のビット線容量Ｃｄｔ又はＣｄｂと、センスアンプＳＡの相補入出力ノードＢＳ０＊の非反転及び反転入出力ノードならびにメモリアレイＡＲＹＲの相補ビット線ＢＲ０＊の非反転及び反転信号線の寄生容量つまりダミー容量Ｃｙｔ又はＣｙｂとの間で、各容量に蓄積された電荷のチャージシェアが行われる。
【００５９】
このため、例えばその残留分極が正方向であることで論理“１”のデータを保持する強誘電体メモリセルが結合される非反転ビット線ＢＬ０Ｔの電位が、プリチャージ電位Ｖｑから比較的高い読み出し電位Ｖｔ１に上昇し、その残留分極が逆方向であることで論理“１”のデータを保持する強誘電体メモリセルが結合される反転ビット線ＢＬ０Ｂの電位は、プリチャージ電位Ｖｑから比較的低い読み出し電位Ｖｂ１に上昇する。このとき、非反転入出力ノードＢＳ０Ｔ及び非反転ビット線ＢＲ０Ｔの電位は、プリチャージ電位３Ｖｑから上記読み出し電位Ｖｔ１に低下し、反転入出力ノードＢＳ０Ｂ及び反転ビット線ＢＲ０Ｂの電位は、プリチャージ電位３Ｖｑから上記読み出し電位Ｖｂ１に低下する。
【００６０】
ここで、メモリアレイＡＲＹＬ及びＡＲＹＲならびにセンスアンプＳＡにおける接続動作を、仮にメモリアレイＡＲＹＬの相補ビット線ＢＬ０＊とセンスアンプＳＡの相補入出力ノードＢＳ０＊つまりメモリアレイＡＲＹＲの相補ビット線ＢＲ０＊との間の接続が行われるアレイ接続時と、これらの相補ビット線及び相補入出力ノードと強誘電体キャパシタＣｓｔ又はＣｓｂとの間の接続が行われるワード線接続時とに分けて、チャージシェアによるメモリアレイＡＲＹＬ及びＡＲＹＲならびにセンスアンプＳＡの各部のレベル変化を説明する。
【００６１】
まず、図５（ｂ）に示されるように、電位ＶｑにプリチャージされたメモリアレイＡＲＹＬの相補ビット線ＢＬ０＊と電位３ＶｑにプリチャージされたセンスアンプＳＡの相補入出力ノードＢＳ０＊及びメモリアレイＡＲＹＲの相補ビット線ＢＲ０＊との間の接続が行われるアレイ接続時、チャージシェアが終了したと仮定した場合の相補ビット線ＢＬ０＊及びＢＲ０＊ならびに相補入出力ノードＢＳ０＊の電位Ｖｏは、相補ビット線ＢＬ０＊の非反転及び反転信号線のビット線容量の値をそれぞれＣｄｔ及びＣｄｂとし、相補入出力ノードＢＳ０＊の非反転及び反転入出力ノードならびに相補ビット線ＢＲ０＊の非反転及び反転信号線の寄生容量からなるダミー容量の値をそれぞれＣｙｔ及びＣｙｂとするとき、
Ｖｏ＝（ＶｑＣｄｔ＋３ＶｑＣｙｔ）／（Ｃｄｔ＋Ｃｙｔ）…………（１）
あるいは、
Ｖｏ＝（ＶｑＣｄｂ＋３ＶｑＣｙｂ）／（Ｃｄｂ＋Ｃｙｂ）…………（２）
となる。
【００６２】
また、ダミー容量の値Ｃｙｔ及びＣｙｂは、センスアンプＳＡの相補入出力ノードＢＳ０＊の寄生容量が無視できる程度に小さいとき、
Ｃｙｔ≒Ｃｄｔ
Ｃｙｂ≒Ｃｄｂ
となり、センスアンプＳＡの相補入出力ノードＢＳ０＊の寄生容量と相補ビット線ＢＲ０＊の寄生容量の値が同じと仮定するとき、
Ｃｙｔ≒２Ｃｄｔ
Ｃｙｂ≒２Ｃｄｂ
となる。したがって、上記（１）式及び（２）式は、センスアンプＳＡの相補入出力ノードＢＳ０＊の寄生容量が無視できる程度に小さいとき、
Ｖｏ≒２Ｖｑ
つまり電源電圧ＶＣＣの二分の一の電位となり、相補入出力ノードＢＳ０＊の寄生容量と相補ビット線ＢＲ０＊の寄生容量の値が同じと仮定するとき、
Ｖｏ≒２．３Ｖｑ
のような値となり、いずれも２Ｖｑに近い値となる。
【００６３】
一方、図５（ｃ）に示されるように、その電位が上記電位Ｖｏに変化した相補ビット線ＢＬ０＊及びＢＲ０＊ならびに相補入出力ノードＢＳ０＊とメモリアレイＡＲＹＬの選択された強誘電体メモリセルの強誘電体キャパシタＣｓｔ又はＣｓｂとの間の接続が行われるワード線接続時、チャージシェアが終了したと仮定した場合の強誘電体キャパシタＣｓｔ及びＣｓｂの分極状態に対応する電荷Ｑｓｔ及びＱｓｂは、強誘電体キャパシタＣｓｔ及びＣｓｂの容量値をそれぞれＣｓｔ及びＣｓｂとし、図３の点Ｄ及び点Ｉの残留分極に対応する電荷量をそれぞれ＋Ｑｒ及び−Ｑｒとし、チャージシェア後の相補ビット線ＢＬ０＊及びＢＲ０＊の非反転及び反転信号線ならびに相補入出力ノードＢＳ０＊の非反転及び反転入出力ノードの電位をそれぞれＶｔ及びＶｂとするとき、
Ｑｓｔ＋Ｖｔ（Ｃｄｔ＋Ｃｙｔ）＝＋Ｑｒ＋Ｖｏ（Ｃｄｔ＋Ｃｙｔ）
Ｑｓｂ＋Ｖｂ（Ｃｄｂ＋Ｃｙｂ）＝−Ｑｒ＋Ｖｏ（Ｃｄｂ＋Ｃｙｂ）
つまり、
Ｑｓｔ＝＋Ｑｒ−（Ｖｔ−Ｖｏ）（Ｃｄｔ＋Ｃｙｔ）…………………（３）
Ｑｓｂ＝−Ｑｒ−（Ｖｂ−Ｖｏ）（Ｃｄｂ＋Ｃｙｂ）…………………（４）
なる関係にある。
【００６４】
図３から明らかなように、上記（３）式は、電界がゼロつまり電位ＶｔがＶｑとなる電荷軸との交点Ｌにおける電荷Ｑｓｔｐを、
Ｑｓｔｐ＝＋Ｑｒ−（Ｖｑ−Ｖｏ）（Ｃｄｔ＋Ｃｙｔ）………………（５）
とし、Ｑｓｔがゼロとなる電界軸との交点Ｎに対応する電位Ｖｐを、
Ｖｐ＝Ｖｏ＋Ｑｒ／（Ｃｄｔ＋Ｃｙｔ）
とし、かつ、
Ｖｔ＝Ｖｏ
なるとき、
Ｑｓｔ＝＋Ｑｒ
となる点Ｍを通過点とする直線１により表され、上記（４）式は、この直線１に平行しかつその絶対値が２Ｑｒ分だけ小さな直線２によって表される。なお、上記（５）式は、Ｖｏ＞Ｖｑであるため、
Ｑｓｔｐ＝＋Ｑｒ＋（Ｖｏ−Ｖｑ）（Ｃｄｔ＋Ｃｙｔ）
となることは言うまでもない。
【００６５】
以上のことから、ワード線ＷＬ０及び非反転ビット線ＢＬ０Ｔの交点に配置されその非選択時の分極状態が図３の点Ｄにあった強誘電体メモリセルは、上記チャージシェアが行われることでその分極状態を直線１とヒステリシス特性曲線との交点Ｃに移し、ワード線ＷＬ０及び反転ビット線ＢＬ０Ｂの交点に配置されその非選択時の分極状態が点Ｉにあった強誘電体メモリセルは、その分極状態を直線２とヒステリシス特性曲線との交点Ｋに移す。この結果、非反転ビット線ＢＬ０Ｔの電位は、点Ｃの電界に相当する電位Ｖｔ１に変化し、反転ビット線ＢＬ０Ｂの電位は、点Ｋの電界に相当する電位Ｖｂ１に変化して、これらの非反転及び反転ビット線には、いわゆる微小読み出し信号となる電位差が得られる。なお、この読み出し動作に際して、非反転ビット線ＢＬ０Ｔに結合された強誘電体メモリセルの分極状態は反転されないが、反転ビット線ＢＬ０Ｂに結合された強誘電体メモリセルの分極状態は、逆方向から正方向に反転される。
【００６６】
チャージシェアを利用した読み出し動作により非反転ビット線ＢＬ０Ｔ及び反転ビット線ＢＬ０Ｂ間に得られた微小電位差は、対応するコモンソース線ＣＳＰ０及びＣＳＮ０がそれぞれ電位２Ｖｑ又は接地電位ＶＳＳの有効レベルとされることでセンスアンプＳＡの対応する単位増幅回路によって増幅され、電位２Ｖｑのようなハイレベル又は接地電位ＶＳＳのようなロウレベルの２値読み出し信号となる。そして、Ｙアドレス信号ＡＹ０〜ＡＹｊに対応するビット線選択信号ＹＳ０がハイレベルとされることで相補共通データ線ＣＤ＊に択一的に伝達され、さらにメインアンプＭＡのリードアンプから出力バッファＯＢならびにデータ出力端子Ｄｏｕｔを介して強誘電体メモリの外部に出力される。
【００６７】
一方、相補ビット線ＢＬ０＊の非反転及び反転信号線に確立された２値読み出し信号は、メモリアレイＡＲＹＬの選択状態にある一対の強誘電体メモリセルの強誘電体キャパシタＣｓｔ及びＣｓｂの両電極間にも伝達される。このうち、非反転ビット線ＢＬ０Ｔに結合されその分極状態が図３の点Ｃにある強誘電体メモリセルでは、非反転ビット線ＢＬ０Ｔが電位２Ｖｑのようなハイレベルとされることでその分極状態が点Ｂに移行し、分極反転をともなわない再書き込みが行われる。また、反転ビット線ＢＬ０Ｂに結合されその分極状態が点Ｋにある強誘電体メモリセルでは、反転ビット線ＢＬ０Ｂが接地電位ＶＳＳのようなロウレベルとされることでその分極状態が点Ｇに移行し、分極反転をともなう再書き込みが行われる。これらの強誘電体メモリセルは、読み出し動作が終了し、非選択ビット線ＢＬ０Ｔ及び反転ビット線ＢＬ０Ｂが再度プリチャージ電位ＶＣＬつまり電位Ｖｑにプリチャージされることで、その分極状態をそれぞれ点Ｄ又は点Ｉに移行し、不揮発情報としてこの分極状態を保持する。
【００６８】
ところで、メモリアレイＡＲＹＬのワード線ＷＬ０及び相補ビット線ＢＬ０＊の交点に配置された一対の強誘電体メモリセルに対する上記読み出し動作が行われる間、メモリアレイＡＲＹＬのワード線ＷＬ０と他の相補ビット線ＢＬ１＊〜ＢＬｎ＊との交点に配置された残りｎ対の強誘電体メモリセルでは、アドレス選択ＭＯＳＦＥＴＱｓがオン状態とはなるが、対応するシェアド制御信号ＳＨＬ１〜ＳＨＬｎがロウレベルとされ相補ビット線ＢＬ１＊〜ＢＬｎ＊の非反転及び反転信号線の電位がプリチャージ電位Ｖｑのままとされることから、その強誘電体メモリセルの両電極間には電界が印加されず、強誘電体の分極状態も破壊されることなく保持される。また、メモリアレイＡＲＹＲに着目した場合、相補ビット線ＢＲ０＊の非反転及び反転信号線の電位は上記電位Ｖｔ１又はＶｂ１に変化されるが、他の相補ビット線ＢＲ１＊〜ＢＲｎ＊については、対応するシェアド制御信号ＳＨＲ１〜ＳＨＲｎがロウレベルとされるため、その非反転及び反転信号線の電位はプリチャージ電位３Ｖｑのままとされる。
【００６９】
次に、図６において、メモリアレイＡＲＹＲのワード線ＷＲ０及び相補ビット線ＢＲ０＊の交点に配置される一対のメモリセルを指定して読み出し動作が行われる場合、強誘電体メモリでは、まず、チップイネーブル信号ＣＥＢの立ち下がりを受けて、非活性状態とされるべきメモリアレイＡＲＹＬの相補ビット線ＢＬ０＊に対応するシェアド制御信号ＳＨＬ０が択一的に高電圧ＶＣＨのようなハイレベルとされる。また、所定時間遅れてビット線プリチャージ回路ＰＬ及びＰＲに対するプリチャージ制御信号ＰＣがロウレベルとされるとともに、活性状態とされるべきメモリアレイＡＲＹＲの指定されたワード線ＷＲ０が択一的に高電圧ＶＣＨのような選択レベルとされる。そして、やや遅れてメモリアレイＡＲＹＲの相補ビット線ＢＲ０＊に対応するシェアド制御信号ＳＨＲ０が択一的に高電圧ＶＣＨのようなハイレベルとされるとともに、所定時間経過後、上記シェアド制御信号ＳＨＬ０が接地電位ＶＳＳのようなロウレベルに戻され、メモリアレイＡＲＹＲの相補ビット線ＢＲ０＊に対応するコモンソース線ＣＳＰ０及びＣＳＮ０が択一的に電源電圧ＶＣＣ又は電位２Ｖｑの有効レベルとされる。
【００７０】
強誘電体メモリでは、シェアド制御信号ＳＨＬ０のハイレベルを受けて、センスアンプＳＡの対応する一対のシェアドＭＯＳＦＥＴＮ５及びＮ６が択一的にオン状態となり、相補入出力ノードＢＳ０＊とメモリアレイＡＲＹＬの対応する相補ビット線ＢＬ０＊との間が接続状態となる。このとき、プリチャージ制御信号ＰＣは、前述のように、まだハイレベルのままとされるため、センスアンプＳＡの相補入出力ノードＢＳ０＊の非反転及び反転入出力ノードは、ビット線プリチャージ回路ＰＬの対応する単位回路によりプリチャージ電圧ＶＣＬつまり電位Ｖｑにプリチャージされる。センスアンプＳＡでは、相補入出力ノードＢＳ０＊に対応するシェアドＭＯＳＦＥＴＮ７及びＮ８がオフ状態のままとされるため、メモリアレイＡＲＹＲの相補ビット線ＢＲ０＊の電位は変化しない。
【００７１】
所定時間後、プリチャージ制御信号ＰＣがロウレベルとされると、ビット線プリチャージ回路ＰＬ及びＰＲのプリチャージＭＯＳＦＥＴＮ９〜ＮＢならびにＮＣ〜ＮＥがすべてオフ状態となり、メモリアレイＡＲＹＬ及びＡＲＹＲの相補ビット線ＢＬ０＊〜ＢＬｎ＊ならびにＢＲ０＊〜ＢＲｎ＊さらにはセンスアンプＳＡの相補入出力ノードＢＳ０＊〜ＢＳｎ＊に対するプリチャージ動作が停止される。また、やや遅れてワード線ＷＲ０が択一的に選択レベルとされると、このワード線ＷＲ０に結合されたｎ＋１対の強誘電体メモリセルのアドレス選択ＭＯＳＦＥＴＱｓｔ及びＱｓｂが一斉にオン状態となるが、相補ビット線ＢＲ０＊〜ＢＲｎ＊の非反転及び反転信号線がプレート電圧ＶＰＬと同じ電位３Ｖｑにプリチャージされているため、各強誘電体メモリセルの強誘電体キャパシタＣｓｔ及びＣｓｂの両電極間には電界が印加されず、その分極状態は変化しない。
【００７２】
ワード線ＷＲ０が選択レベルとされてから所定時間が経過し、シェアド制御信号ＳＨＲ０が択一的に高電圧ＶＣＨのようなハイレベルとされると、メモリアレイＡＲＹＲの相補ビット線ＢＲ０＊とセンスアンプＳＡの相補入出力ノードＢＳ０＊ならびにメモリアレイＡＲＹＬの相補ビット線ＢＬ０＊との間が接続状態とされ、メモリアレイＡＲＹＲの相補ビット線ＢＲ０＊に結合された一対の強誘電体メモリセルの情報蓄積容量Ｃｓｔ又はＣｓｂとこの相補ビット線ＢＲ０＊のビット線容量Ｃｄｔ又はＣｄｂならびにセンスアンプＳＡの相補入出力ノードＢＳ０＊及びメモリアレイＡＲＹＬの相補ビット線ＢＬ０＊の寄生容量つまりダミー容量Ｃｙｔ又はＣｙｂとの間で電荷のチャージシェアが行われる。
【００７３】
このため、例えばその残留分極が正方向であることで論理“１”のデータを保持する強誘電体メモリセルが結合される非反転ビット線ＢＲ０Ｔの電位が、プリチャージ電位３Ｖｑから比較的高い読み出し電位Ｖｔ２に低下し、その残留分極が逆方向であることで論理“１”のデータを保持する強誘電体メモリセルが結合される反転ビット線ＢＲ０Ｂの電位は、プリチャージ電位３Ｖｑから比較的低い読み出し電位Ｖｂ２に低下する。このとき、非反転入出力ノードＢＳ０Ｔ及び非反転ビット線ＢＬ０Ｔの電位は、プリチャージ電位Ｖｑから上記読み出し電位Ｖｔ２に上昇し、反転入出力ノードＢＳ０Ｂ及び反転ビット線ＢＬ０Ｂの電位は、プリチャージ電位Ｖｑから上記読み出し電位Ｖｂ２に上昇する。
【００７４】
図７（ｂ）に示されるように、電位３ＶｑにプリチャージされたメモリアレイＡＲＹＲの相補ビット線ＢＲ０＊と電位ＶｑにプリチャージされたセンスアンプＳＡの相補入出力ノードＢＳ０＊及びメモリアレイＡＲＹＬの相補ビット線ＢＬ０＊との間の接続が行われるアレイ接続時、チャージシェアが終了したと仮定した場合の相補ビット線ＢＬ０＊及びＢＲ０＊ならびに相補入出力ノードＢＳ０＊の電位Ｖｏ’は、
Ｖｏ’＝（３ＶｑＣｄｔ＋ＶｑＣｙｔ）／（Ｃｄｔ＋Ｃｙｔ）………（６）
あるいは、
Ｖｏ’＝（３ＶｑＣｄｂ＋ＶｑＣｙｂ）／（Ｃｄｂ＋Ｃｙｂ）………（７）
となる。
【００７５】
また、上記（６）式及び（７）式は、センスアンプＳＡの相補入出力ノードＢＳ０＊の寄生容量が無視できる程度に小さいとき、
Ｖｏ’≒２Ｖｑ
つまり電源電圧ＶＣＣの二分の一の電位となり、相補入出力ノードＢＳ０＊の寄生容量と相補ビット線ＢＲ０＊の寄生容量の値が同じと仮定するとき、
Ｖｏ’≒１．７Ｖｑ
のような値となり、前記図４及び図５のメモリアレイＡＲＹＬが指定される場合の電位Ｖｏとは電界ゼロの直線を軸とする対称的値となる。
【００７６】
一方、図７（ｃ）に示されるように、その電位が上記電位Ｖｏ’に変化した相補ビット線ＢＬ０＊及びＢＲ０＊ならびに相補入出力ノードＢＳ０＊とメモリアレイＡＲＹＲの選択された強誘電体メモリセルの強誘電体キャパシタＣｓｔ又はＣｓｂとの間の接続が行われるワード線接続時、チャージシェアが終了したと仮定した場合の強誘電体キャパシタＣｓｔ及びＣｓｂの分極状態に対応する電荷Ｑｓｔ及びＱｓｂは、
Ｑｓｔ＋Ｖｔ（Ｃｄｔ＋Ｃｙｔ）＝＋Ｑｒ＋Ｖｏ’（Ｃｄｔ＋Ｃｙｔ）
Ｑｓｂ＋Ｖｂ（Ｃｄｂ＋Ｃｙｂ）＝−Ｑｒ＋Ｖｏ’（Ｃｄｂ＋Ｃｙｂ）
つまり、
Ｑｓｔ＝＋Ｑｒ−（Ｖｔ−Ｖｏ’）（Ｃｄｔ＋Ｃｙｔ）………………（７）
Ｑｓｂ＝−Ｑｒ−（Ｖｂ−Ｖｏ’）（Ｃｄｂ＋Ｃｙｂ）………………（８）
なる関係にある。
【００７７】
図３から明らかなように、上記（７）式は、電界がゼロつまり電位Ｖｔが３Ｖｑとなる電荷軸との交点Ｒにおける電荷Ｑｓｔｐ’を、
Ｑｓｔｐ’＝＋Ｑｒ−（３Ｖｑ−Ｖｏ’）（Ｃｄｔ＋Ｃｙｔ）………（９）
とし、電荷Ｑｓｔがゼロとなる電界軸との交点Ｐに相当する電位Ｖｐ’を、
Ｖｐ’＝Ｖｏ’＋Ｑｒ／（Ｃｄｔ＋Ｃｙｔ）
とし、かつ、
Ｖｔ＝Ｖｏ’
なるとき、
Ｑｓｔ＝＋Ｑｒ
となる点Ｑを通過点とする直線３により表され、上記（８）式は、この直線３に平行しかつその絶対値が２Ｑｒ分だけ小さな直線４によって表される。なお、上記（９）式は、３Ｖｑ＞Ｖｏ’であるため、そのままの符号関係となる。
【００７８】
以上のことから、ワード線ＷＲ０及び非反転ビット線ＢＲ０Ｔの交点に配置されその非選択時の分極状態が図３の点Ｄにあった強誘電体メモリセルは、上記チャージシェアが行われることでその分極状態を直線３とヒステリシス特性曲線との交点Ｆに移し、ワード線ＷＲ０及び反転ビット線ＢＲ０Ｂの交点に配置されその非選択時の分極状態が点Ｉにあった強誘電体メモリセルは、その分極状態を直線４とヒステリシス特性曲線との交点Ｈに移す。この結果、非反転ビット線ＢＲ０Ｔの電位は、点Ｆの電界に相当する電位Ｖｔ２に変化し、反転ビット線ＢＲ０Ｂの電位は、点Ｈの電界に相当する電位Ｖｂ２に変化して、これらの非反転及び反転ビット線には、微小読み出し信号となる電位差が得られる。なお、この読み出し動作に際して、非反転ビット線ＢＲ０Ｔに結合される強誘電体メモリセルの分極状態は、正方向から逆方向に反転されるが、反転ビット線ＢＲ０Ｂに結合される強誘電体メモリセルの分極状態は反転されない。
【００７９】
チャージシェアを利用した読み出し動作により非反転ビット線ＢＲ０Ｔ及び反転ビット線ＢＲ０Ｂ間に得られた微小電位差は、対応するコモンソース線ＣＳＰ０及びＣＳＮ０がそれぞれ電源電圧ＶＣＣ又は電位２Ｖｑの有効レベルとされることでセンスアンプＳＡの対応する単位増幅回路によって増幅され、電源電圧ＶＣＣのようなハイレベルあるいは電位２Ｖｑのようなロウレベルの２値読み出し信号となる。そして、Ｙアドレス信号ＡＹ０〜ＡＹｊに対応するビット線選択信号ＹＳ０がハイレベルとされることで相補共通データ線ＣＤ＊に択一的に伝達され、さらにメインアンプＭＡのリードアンプから出力バッファＯＢならびにデータ出力端子Ｄｏｕｔを介して強誘電体メモリの外部に出力される。
【００８０】
一方、相補ビット線ＢＲ０＊に確立された２値読み出し信号は、メモリアレイＡＲＹＲの選択状態にある一対の強誘電体メモリセルの強誘電体キャパシタＣｓｔ及びＣｓｂにそのまま伝達される。このうち、非反転ビット線ＢＲ０Ｔに結合されその分極状態が図３の点Ｆにある強誘電体メモリセルでは、非反転ビット線ＢＲ０Ｔが電源電圧ＶＣＣのようなハイレベルとされることでその分極状態が点Ｂに移行し、分極反転をともなう再書き込みが行われる。また、反転ビット線ＢＲ０Ｂに結合されその分極状態が点Ｈにある強誘電体メモリセルでは、反転ビット線ＢＲ０Ｂが電位２Ｖｑのようなロウレベルとされることでその分極状態が点Ｇに移行し、分極反転をともなわない再書き込みが行われる。これらの強誘電体メモリセルは、読み出し動作が終了し、非選択ビット線ＢＲ０Ｔ及び反転ビット線ＢＲ０Ｂがプリチャージ電位ＶＣＲつまり電位３Ｖｑに戻されることで、その分極状態をそれぞれ点Ｄ又は点Ｉに移行し、これを保持する。
【００８１】
ところで、メモリアレイＡＲＹＲのワード線ＷＲ０及び相補ビット線ＢＲ０＊の交点に配置された一対の強誘電体メモリセルに対する上記読み出し動作が行われる間、メモリアレイＡＲＹＲのワード線ＷＲ０と他の相補ビット線ＢＲ１＊〜ＢＲｎ＊との交点に配置された残りｎ対の強誘電体メモリセルでは、アドレス選択ＭＯＳＦＥＴＱｓがオン状態となるが、対応するシェアド制御信号ＳＨＲ１〜ＳＲＬｎがロウレベルとされ相補ビット線ＢＲ１＊〜ＢＲｎ＊の非反転及び反転信号線の電位がプリチャージ電位３Ｖｑのままとされることから、その強誘電体メモリセルの両電極間には電界が印加されず、強誘電体の分極状態も破壊されることなく保持される。また、メモリアレイＡＲＹＬに着目した場合、相補ビット線ＢＬ０＊の非反転及び反転信号線の電位は、上記電位Ｖｔ２又はＶｂ２に変化されるが、他の相補ビット線ＢＬ１＊〜ＢＬｎ＊については、対応するシェアド制御信号ＳＨＲ１〜ＳＨＲｎがロウレベルとされるため、その非反転及び反転信号線の電位はプリチャージ電位Ｖｑのままとされる。
【００８２】
以上のように、この実施例では、メモリアレイＡＲＹＬ及びＡＲＹＲの相補ビット線ＢＬ０＊〜ＢＬｎ＊ならびにＢＲ０＊〜ＢＲｎ＊の非反転及び反転ビット線が、強誘電体メモリセルの強誘電体キャパシタのプレートに供給されるプレート電圧と同電位にプリチャージされる。また、非活性状態とされるメモリアレイの相補ビット線のビット線容量が、活性状態とされるメモリアレイのビット線に対するダミー容量として用いられ、これらのダミー容量が、活性状態とされるメモリアレイのプレート電圧とは異なる電位にプリチャージされる。そして、指定されたワード線の選択動作が終了した時点で、ダミー容量と指定されたビット線との間が択一的に接続されるとともに、センスアンプＳＡの指定されたビット線に対応する単位増幅回路のみが択一的に動作状態とされる。
【００８３】
これにより、ダミー容量として特別な容量を追加することなく、また選択ワード線に結合される非選択メモリセルの保持情報を破壊することなく、センスアンプＳＡの単位増幅回路を択一的に動作状態とすることができるとともに、非選択メモリセルに対応するビット線のプリチャージ電位をディスチャージすることなくそのまま保持することができる。これらの結果、センスアンプ及びビット線プリチャージ回路の所要動作電流を大幅に削減し、大規模化・大容量化が進みつつある強誘電体メモリの低消費電力化を図ることができるものである。
【００８４】
図８には、この発明が適用された強誘電体メモリの第２の実施例の部分的なブロック図が示され、図９には、そのメモリアレイＡＲＹ０〜ＡＲＹ２ならびに周辺部の一実施例の部分的な回路図が示されている。また、図１０には、図８の強誘電体メモリのメモリアレイＡＲＹ０を活性状態とする読み出し動作の一実施例の信号波形図が示され、図１１には、そのメモリアレイＡＲＹ１を活性状態とする読み出し動作の一実施例の信号波形図が示されている。なお、この実施例の強誘電体メモリは、前記図１ないし図７の実施例を基本的に踏襲するものであるため、これと異なる部分についてのみ説明を追加する。また、メモリアレイＡＲＹ０〜ＡＲＹ３，センスアンプＳＡ０〜ＳＡ２ならびにビット線接続回路Ｓ０〜Ｓ１に関する以下の説明は、それぞれ代表例をもって進める。
【００８５】
図８において、この実施例の強誘電体メモリは、４個のメモリアレイＡＲＹ０〜ＡＲＹ３を備える。このうち、メモリアレイＡＲＹ１及びＡＲＹ２は、センスアンプＳＡ１を共有する形で対をなし、メモリアレイＡＲＹ０及びＡＲＹ３は、対応するセンスアンプＳＡ０又はＳＡ２をそれぞれ専有する。
【００８６】
メモリアレイＡＲＹ０〜ＡＲＹ３には、図示されない内部電圧発生回路から対応するプレート電圧ＶＰ０〜ＶＰ３がそれぞれ供給される。また、センスアンプＳＡ０〜ＳＡ２には、図示されないクロック生成回路ＣＰＧから対応するプリチャージ制御信号ＰＣ０〜ＰＣ２ならびにシェアド制御信号ＳＨＲ０，ＳＨＬ１及びＳＨＲ１，ＳＨＬ２がそれぞれ供給されるとともに、内部電圧発生回路から対応するプリチャージ電圧ＶＣ０〜ＶＣ２がそれぞれ供給される。センスアンプＳＡ０〜ＳＡ２には、さらに図示されないＹアドレスデコーダＹＤからそれぞれｎ＋１ビットのコモンソース線信号ＣＳＰ００〜ＣＳＰ０ｎならびにＣＳＮ００〜ＣＳＮ０ｎないしＣＳＰ２０〜ＣＳＰ２ｎならびにＣＳＮ２０〜ＣＳＮ２ｎが供給される。なお、プレート電圧ＶＰ０及びＶＰ３ならびにプリチャージ電圧ＶＣ０及びＶＣ２は、前記電位Ｖｑとされ、プレート電圧ＶＰ１及びＶＰ２ならびにプリチャージ電圧ＶＣ１は、前記電位３Ｖｑとされる。
【００８７】
この実施例において、強誘電体メモリは、さらに、隣接するメモリアレイＡＲＹ０及びＡＲＹ１間ならびにメモリアレイＡＲＹ２及びＡＲＹ３間にそれぞれ設けられるビット線接続回路Ｓ０及びＳ１を備える。これらのビット線接続回路には、図示されないＹアドレスデコーダＹＤからｎ＋１ビットのビット線接続制御信号Ｓ００〜Ｓ０ｎならびにＳ１０〜Ｓ１ｎがそれぞれ供給される。
【００８８】
ここで、メモリアレイＡＲＹ０〜ＡＲＹ３は、図２のメモリアレイＡＲＹ０に代表して示されるように、例えば、図の垂直方向に平行して配置されるｍ＋１本のワード線Ｗ００〜Ｗ０ｍと、水平方向に平行して配置されるｎ＋１組の相補ビット線Ｂ００＊〜Ｂ０ｎ＊とを含む。これらのワード線及び相補ビット線の交点には、強誘電体キャパシタＣｓｔ又はＣｓｂならびにアドレス選択ＭＯＳＦＥＴＱｓｔ又はＱｓｂからなる（ｍ＋１）×（ｎ＋１）対の強誘電体メモリセルがそれぞれ格子状に配置される。メモリアレイＡＲＹ０〜ＡＲＹ３を構成する強誘電体メモリセルの強誘電体キャパシタＣｓｔ及びＣｓｂのプレートには、対応するプレート電圧ＶＰ０〜ＶＰ３がそれぞれ共通に供給される。
【００８９】
センスアンプＳＡ０〜ＳＡ２は、図２のセンスアンプＳＡ０に代表して示されるように、例えばメモリアレイＡＲＹ０の相補ビット線Ｂ００＊〜Ｂ０ｎ＊に対応して設けられるｎ＋１個の単位回路を含み、これらの単位回路のそれぞれは、一対のＣＭＯＳインバータが交差結合されてなる単位増幅回路ＵＡと、Ｎチャンネル型の３個のプリチャージＭＯＳＦＥＴＮＭ〜ＮＯからなるビット線プリチャージ回路と、各単位増幅回路ＵＡの相補入出力ノードと相補共通データ線ＣＤ０＊との間にそれぞれ設けられる図示されない２個のスイッチＭＯＳＦＥＴとを含む。各単位増幅回路ＵＡの相補入出力ノードと右側のメモリアレイＡＲＹ０の対応する相補ビット線Ｂ００＊〜Ｂ０ｎ＊との間には、Ｎチャンネル型の２個のシェアドＭＯＳＦＥＴＮＧ及びＮＨがそれぞれ設けられる。
【００９０】
なお、センスアンプＳＡ１の各単位回路は、単位増幅回路ＵＡの相補入出力ノードと左側のメモリアレイＡＲＹ１の相補ビット線Ｂ１０＊〜Ｂ１ｎ＊との間に設けられるもう一対のシェアドＭＯＳＦＥＴＮＫ及びＮＬをそれぞれ含み、センスアンプＳＡ２の各単位回路は、単位増幅回路ＵＡの相補入出力ノードと左側のメモリアレイＡＲＹ３の相補ビット線Ｂ３０＊〜Ｂ３ｎ＊との間に設けられる図示されない一対だけのシェアドＭＯＳＦＥＴをそれぞれ含む。また、センスアンプＳＡ０〜ＳＡ２の各単位回路は、さらに単位増幅回路ＵＡの相補入出力ノードと相補共通データ線ＣＤ０＊〜ＣＤ２＊との間に設けられるＮチャンネル型の一対のスイッチＭＯＳＦＥＴをそれぞれ含むが、図示されていない。
【００９１】
センスアンプＳＡ１の各単位回路を構成する単位増幅回路ＵＡには、ＹアドレスデコーダＹＤから図示されないコモンソース線信号ＣＳＰ１０〜ＣＳＰ１ｎならびにＣＳＮ１０〜ＣＳＮ１ｎがそれぞれ供給される。また、プリチャージＭＯＳＦＥＴＮＤ〜ＮＦのゲートには、プリチャージ制御信号ＰＣ０が共通に供給され、プリチャージＭＯＳＦＥＴＮＥ及びＮＦの共通結合されたソースには、プリチャージ電圧ＶＣ０が共通に供給される。シェアドＭＯＳＦＥＴＮＧ及びＮＨのゲートには、シェアド制御信号ＳＨＲ０が共通に供給される。
【００９２】
次に、ビット線接続回路Ｓ０〜Ｓ１のそれぞれは、図のビット線接続回路Ｓ０に代表されるように、例えば、メモリアレイＡＲＹ０及びＡＲＹ１の相補ビット線Ｂ００＊〜Ｂ０ｎ＊ならびにＢ１０＊〜Ｂ１ｎ＊に対応して設けられるＮチャンネル型のｎ＋１対のスイッチＭＯＳＦＥＴＮＩ及びＮＪを含む。これらのスイッチＭＯＳＦＥＴ対のゲートはそれぞれ共通結合され、ＹアドレスデコーダＹＤから対応するビット線接続制御信号Ｓ００〜Ｓ０ｎが供給される。
【００９３】
図１０において、強誘電体メモリが非選択状態とされるとき、プリチャージ制御信号ＰＣ０及びＰＣ１は、ともに電源電圧ＶＣＣのようなハイレベルとされ、シェアド制御信号ＳＨＬ０ならびにＳＨＲ０〜ＳＨＲ１は、ともに高電圧ＶＣＨのようなハイレベルとされる。また、ビット線接続制御信号Ｓ００〜Ｓ０ｎは、すべて接地電位ＶＳＳのようなロウレベルとされ、ワード線Ｗ００〜Ｗ０ｍならびにＷ１０〜Ｗ１ｍも、すべて接地電位ＶＳＳのような非選択レベルとされる。さらに、コモンソース線信号線ＣＳＰ００〜ＣＳＰ０ｎは、すべて接地電位ＶＳＳの無効レベルとされ、コモンソース線信号線ＣＳＮ００〜ＣＳＮ０ｎも、すべて電源電圧ＶＣＣの無効レベルとされる。
【００９４】
これにより、メモリアレイＡＲＹ０の相補ビット線Ｂ００＊〜Ｂ０ｎ＊は、センスアンプＳＡ０のシェアドＭＯＳＦＥＴＮＧ及びＮＨを介して対応する単位回路に接続され、プリチャージＭＯＳＦＥＴＮＤ〜ＮＦを介してプリチャージ電圧ＶＣ０つまり電位Ｖｑにプリチャージされる。また、メモリアレイＡＲＹ１及びＡＲＹ２の相補ビット線Ｂ１０＊〜Ｂ１ｎ＊ならびにＢ２０＊〜Ｂ２ｎ＊は、センスアンプＳＡ１のシェアドＭＯＳＦＥＴＮＫ及びＮＬならびにＮＰ及びＮＱを介して対応する単位回路に接続され、プリチャージＭＯＳＦＥＴＮＭ〜ＮＯを介してプリチャージ電圧ＶＣ１つまり電位３Ｖｑにプリチャージされる。
【００９５】
チップイネーブル信号ＣＥＢがロウレベルとされ強誘電体メモリが選択状態とされると、まずプリチャージ制御信号ＰＣ０及びＰＣ１が接地電位ＶＳＳのようなロウレベルとされるとともに、指定されたメモリアレイＡＲＹ０に対応するシェアド制御信号ＳＨＬ０をハイレベルとしたまま、ビット線接続回路Ｓ０をはさんで隣接するメモリアレイＡＲＹ１に対応するシェアド制御信号ＳＨＬ１が接地電位ＶＳＳのようなロウレベルとされる。また、やや遅れて指定されたメモリアレイＡＲＹ０のワード線Ｗ００が択一的に高電圧ＶＣＨのような選択レベルとされるとともに、少し遅れてメモリアレイＡＲＹ０及びＡＲＹ１の相補ビット線Ｂ００＊及びＢ１０＊に対応するビット線接続制御信号Ｓ００が択一的に電源電圧ＶＣＣのようなハイレベルとされ、さらに少し遅れて相補ビット線Ｂ００＊に対応するコモンソース線信号線ＣＳＰ００及びＣＳＮ００がそれぞれ択一的に電位２Ｖｑ又は接地電位ＶＳＳのような有効レベルとされる。
【００９６】
これにより、まずシェアド制御信号ＳＨＬ１のロウレベルを受けて、メモリアレイＡＲＹ１の相補ビット線Ｂ１０＊〜Ｂ１ｎ＊とセンスアンプＳＡ１の対応する単位回路との間の接続が断たれ、ワード線Ｗ００の選択レベルを受けて、メモリアレイＡＲＹ０の対応するｎ＋１個の強誘電体メモリセルのアドレス選択ＭＯＳＦＥＴＱｓｔ及びＱｓｂが一斉にオン状態とされる。このとき、メモリアレイＡＲＹ０を構成するすべての強誘電体メモリセルの強誘電体キャパシタＣｓｔ及びＣｓｂのプレートには、前述のように、電位Ｖｑなるプレート電圧ＶＰ０が共通に供給され、相補ビット線Ｂ００＊〜Ｂ０ｎ＊の非反転及び反転信号線は、すべて電位Ｖｑにプリチャージされている。このため、ワード線Ｗ００に結合されるｎ＋１個の強誘電体メモリセルの分極状態は、そのアドレス選択ＭＯＳＦＥＴＱｓｔ及びＱｓｂがオン状態とされるにもかかわらず変化せず、相補ビット線Ｂ００＊〜Ｂ０ｎ＊の非反転及び反転信号線のレベルも変化しない。
【００９７】
ワード線Ｗ００の選択動作が終了し、ビット線接続制御信号Ｓ００が択一的にハイレベルとされると、メモリアレイＡＲＹ０の相補ビット線Ｂ００＊とメモリアレイＡＲＹ１の対応する相補ビット線Ｂ１０＊との間が択一的に接続状態とされ、これらの相補ビット線ならびに選択された強誘電体メモリセルの強誘電体キャパシタＣｓｔ及びＣｓｂの間で電荷のチャージシェアが行われる。この結果、非反転ビット線Ｂ００Ｔの電位は、プリチャージ電位Ｖｑから比較的高い電位Ｖｔ３に上昇し、反転ビット線Ｂ００Ｂの電位は、プリチャージ電位Ｖｑから比較的低い電位Ｖｂ３に上昇する。このとき、非反転ビット線Ｂ１０Ｔの電位は、プリチャージ電位３Ｖｑから上記電位Ｖｔ３に低下し、反転ビット線Ｂ１０Ｂの電位は、プリチャージ電位３Ｖｑから電位Ｖｂ３に低下する。
【００９８】
所定時間が経過し、ビット線接続制御信号Ｓ００がロウレベルに戻されると、メモリアレイＡＲＹ１の相補ビット線Ｂ１０＊は、メモリアレイＡＲＹ０の対応する相補ビット線Ｂ００＊から分離される。また、非反転ビット線Ｂ００Ｔ及び反転ビット線Ｂ００Ｂにおける上記微小電位差は、コモンソース線信号ＣＳＰ００及びＣＳＮ００が電位２Ｖｑ又は接地電位ＶＳＳのような有効レベルとされることで、センスアンプＳＡ０の対応する単位増幅回路ＵＡによってそれぞれ増幅され、電位２Ｖｑをハイレベルとし接地電位ＶＳＳをロウレベルとする２値読み出し信号となる。そして、図示されないビット線選択信号のハイレベルを受けて相補共通データ線ＣＤ０＊に伝達され、さらに対応するメインアンプ及び出力バッファを介して強誘電体メモリの外部に出力されるとともに、メモリアレイＡＲＹ０の選択状態にある強誘電体メモリセルに再書き込みされる。
【００９９】
一方、メモリアレイＡＲＹ１が活性状態とされる場合、強誘電体メモリでは、チップイネーブル信号ＣＥＢの立ち下がりを受けてメモリアレイＡＲＹ０及びＡＲＹ２に対応するシェアド制御信号ＳＨＲ０及びＳＨＲ１が接地電位ＶＳＳのようなロウレベルとされる。また、やや遅れて指定されたメモリアレイＡＲＹ１のワード線Ｗ１０が択一的に高電圧ＶＣＨのような選択レベルとされるとともに、少し遅れてメモリアレイＡＲＹ０及びＡＲＹ１の相補ビット線Ｂ００＊及びＢ１０＊に対応するビット線接続制御信号Ｓ００が択一的に電源電圧ＶＣＣのようなハイレベルとされ、さらに少し遅れて相補ビット線Ｂ１０＊に対応するコモンソース線信号線ＣＳＰ１０及びＣＳＮ１０がそれぞれ択一的に電源電圧ＶＣＣ又は電位２Ｖｑのような有効レベルとされる。
【０１００】
これにより、まずシェアド制御信号ＳＨＲ０及びＳＨＲ１のロウレベルを受けて、メモリアレイＡＲＹ０の相補ビット線Ｂ００＊〜Ｂ０ｎ＊とセンスアンプＳＡ０の対応する単位回路との間ならびにメモリアレイＡＲＹ２の相補ビット線Ｂ２０＊〜Ｂ２ｎ＊とセンスアンプＳＡ１の対応する単位回路との間の接続が断たれる。また、ワード線Ｗ１０の選択レベルを受けて、メモリアレイＡＲＹ１の対応するｎ＋１個の強誘電体メモリセルのアドレス選択ＭＯＳＦＥＴＱｓｔ及びＱｓｂが一斉にオン状態とされる。このとき、メモリアレイＡＲＹ１を構成するすべての強誘電体メモリセルの強誘電体キャパシタＣｓｔ及びＣｓｂのプレートには、電位３Ｖｑなるプレート電圧ＶＰ１が共通に供給され、相補ビット線Ｂ１０＊〜Ｂ１ｎ＊の非反転及び反転信号線は、すべて電位３Ｖｑにプリチャージされている。このため、メモリアレイＡＲＹ１のワード線Ｗ１０に結合されるｎ＋１個の強誘電体メモリセルの分極状態は変化せず、相補ビット線Ｂ１０＊〜Ｂ１ｎ＊の非反転及び反転信号線のレベルも変化しない。
【０１０１】
ワード線Ｗ１０の選択動作が終了し、ビット線接続制御信号Ｓ００が択一的にハイレベルとされると、メモリアレイＡＲＹ１の相補ビット線Ｂ１０＊とメモリアレイＡＲＹ０の対応する相補ビット線Ｂ００＊との間が択一的に接続状態とされ、これらの相補ビット線ならびにメモリアレイＡＲＹ１の選択された強誘電体メモリセルの強誘電体キャパシタＣｓｔ及びＣｓｂの間でチャージシェアが行われる。この結果、メモリアレイＡＲＹ１の非反転ビット線Ｂ１０Ｔの電位は、プリチャージ電位３Ｖｑから比較的高い電位Ｖｔ４に低下し、反転ビット線Ｂ１０Ｂの電位は、プリチャージ電位３Ｖｑから比較的低い電位Ｖｂ４に低下する。このとき、メモリアレイＡＲＹ０の非反転ビット線Ｂ００Ｔの電位は、プリチャージ電位Ｖｑから上記電位Ｖｔ４に上昇し、反転ビット線Ｂ１０Ｂの電位は、プリチャージ電位Ｖｑから電位Ｖｂ４に上昇する。
【０１０２】
所定時間が経過し、ビット線接続制御信号Ｓ００がロウレベルに戻されると、メモリアレイＡＲＹ０の相補ビット線Ｂ００＊は、メモリアレイＡＲＹ１の対応する相補ビット線Ｂ１０＊から分離される。また、非反転ビット線Ｂ１０Ｔ及び反転ビット線Ｂ１０Ｂにおける上記微小電位差は、コモンソース線信号ＣＳＰ１０及びＣＳＮ１０が電源電圧ＶＣＣ又は電位２Ｖｑのような有効レベルとされることで、センスアンプＳＡ１の対応する単位増幅回路ＵＡによってそれぞれ増幅され、電源電圧ＶＣＣをハイレベルとし電位２Ｖｑをロウレベルとする２値読み出し信号となる。そして、図示されないビット線選択信号のハイレベルを受けて相補共通データ線ＣＤ１＊に伝達され、さらに対応するメインアンプ及び出力バッファを介して強誘電体メモリの外部に出力されるとともに、メモリアレイＡＲＹ１の選択状態にある強誘電体メモリセルに再書き込みされる。
【０１０３】
以上のように、この実施例の強誘電体メモリでは、隣接して配置されかつ実質的に対をなさないメモリアレイＡＲＹ０及びＡＲＹ１ならびにＡＲＹ２及びＡＲＹ３の間に、両メモリアレイの対応する相補ビット線間を選択的に接続状態とするためのビット線接続回路Ｓ０及びＳ１がそれぞれ設けられる。また、隣接するメモリアレイＡＲＹ０及びＡＲＹ１ならびにＡＲＹ２及びＡＲＹ３を構成する相補ビット線Ｂ００＊〜Ｂ０ｎ＊とＢ１０＊〜Ｂ１ｎ＊ならびにＢ２０＊〜Ｂ２ｎ＊とＢ３０＊〜Ｂ３ｎ＊は、それぞれ異なる電位Ｖｑ又は３Ｖｑにプリチャージされ、そのビット線容量は、互いに他方のメモリアレイが活性状態とされる場合の上記ダミー容量Ｃｙｔ又はＣｙｂとして作用する。この結果、この実施例においても、前記図１〜図７の実施例と同様な効果を得ることができ、これによって強誘電体メモリの低消費電力化を図ることができるものである。
【０１０４】
なお、本実施例の場合、３個のＮチャンネルＭＯＳＦＥＴからなるビット線プリチャージ回路は、従来と同様に、例えばセンスアンプＳＡ１を共有する一対のメモリアレイＡＲＹ１及びＡＲＹ２により共有され、これによって多数のメモリアレイ対を含む強誘電体メモリのチップサイズが縮小される。
【０１０５】
以上の実施例から得られる作用効果は、下記の通りである。すなわち、
（１）強誘電体キャパシタ及びアドレス選択ＭＯＳＦＥＴからなる強誘電体メモリセルが格子状に配置されてなるメモリアレイと、メモリアレイの各ビット線に対応して設けられる複数の単位増幅回路を含むセンスアンプとを具備する強誘電体メモリ等の不揮発性記憶装置において、メモリアレイのビット線を強誘電体メモリセルの強誘電体キャパシタのプレートに供給されるプレート電圧と同電位にプリチャージする。また、このプレート電圧とは異なる電位にプリチャージされるダミー容量を設け、指定されたワード線の選択動作が終了した後、ダミー容量と指定されたビット線との間を接続するとともに、センスアンプの指定されたビット線に対応する単位増幅回路のみを選択的に動作状態とする。これにより、選択ワード線に結合される他の非選択メモリセルの保持情報を破壊することなく、センスアンプの単位増幅回路を選択的に動作状態とすることができるとともに、非選択メモリセルに対応するビット線のプリチャージ電位をディスチャージすることなくそのまま保持することができるという効果が得られる。
【０１０６】
（２）上記（１）項により、センスアンプ及びビット線プリチャージ回路の所要動作電流を大幅に削減できるという効果が得られる。
（３）上記（２）項により、大規模化・大容量化が進みつつある強誘電体メモリ等の低消費電力化を図ることができるという効果が得られる。
（４）上記（１）項ないし（３）項において、強誘電体メモリ等に、選択的に活性状態とされる複数のメモリアレイを設け、隣接するメモリアレイのビット線を異なる電位にプリチャージし、非活性状態にあるメモリアレイの各ビット線の容量を活性状態にあるメモリアレイの各ビット線に対する上記ダミー容量として利用することで、ダミー容量として特別な容量を追加することなく、上記（１）項ないし（３）項の効果を得ることができるという効果が得られる。
【０１０７】
以上、本発明者によってなされた発明を実施例に基づき具体的に説明したが、この発明は、上記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。例えば、図１において、強誘電体メモリは、シェアドセンス方式を採ることを必須条件としないし、各メモリアレイは、その周辺部を含めて複数のメモリマットに分割することができる。また、強誘電体メモリは、Ｘアドレス信号及びＹアドレス信号が共通のアドレス入力端子を介して時分割的に供給されるいわゆるアドレスマルチプレクス方式を採ることができるし、各アドレス信号のビット数も任意である。強誘電体メモリは、×４ビット，×８ビット又は×１６ビット等、任意のビット構成を採りうるし、そのブロック構成や起動制御信号及び内部制御信号の名称，組み合わせ及び有効レベルならびに電源電圧の極性等は、種々の実施形態を採りうる。
【０１０８】
図２において、強誘電体メモリのメモリアレイＡＲＹＬ及びＡＲＹＲは、所定数の冗長素子を含むことができるし、いわゆる１セル・１トランジスタ型を含む各種のアレイ構成を採ることができる。また、ビット線プリチャージのための動作電流があまり問題とならない場合、シェアドＭＯＳＦＥＴＮ５及びＮ６ならびにＮ７及びＮ８を一斉にオン状態又はオフ状態としてもよい。この実施例では、メモリアレイＡＲＹＬ又はＡＲＹＲの指定された相補ビット線とセンスアンプＳＡの対応する単位回路との間を択一的に接続状態とし、センスアンプＳＡの単位増幅回路を択一的に動作状態としているが、例えば、メモリアレイＡＲＹＬ及びＡＲＹＲの相補ビット線とセンスアンプＳＡの単位増幅回路を所定数ずつグループ分割し、これらのグループを単位として選択的に接続し、動作状態とすることもよい。メモリアレイＡＲＹＬ及びＡＲＹＲ，ビット線プリチャージ回路ＰＬ及びＰＲならびにセンスアンプＳＡの具体的構成及びＭＯＳＦＥＴの導電型等は、種々の実施形態を採りうるし、プレート電圧ＶＰＬ及びＶＰＲならびにプリチャージ電圧ＶＣＬ及びＶＣＲ等の具体的電位も、任意である。
【０１０９】
図３において、強誘電体メモリセルの情報保持特性は標準的な一例であって、この発明に制約を与えない。図４及び図６において、強誘電体メモリの起動制御信号，内部制御信号ならびにワード線ならびに相補ビット線の絶対的な時間関係及び有効レベル等は、この実施例の限りではない。図８において、強誘電体メモリは、任意数のメモリアレイ及びその周辺部を備えることができる。図９において、ビット線プリチャージのための動作電流があまり問題とならない場合、ビット線接続回路Ｓ０及びＳ１のスイッチＭＯＳＦＥＴＮＩ及びＮＪを一斉にオン状態又はオフ状態としてもよい。図１０及び図１１において、強誘電体メモリの起動制御信号，内部制御信号ならびにワード線ならびに相補ビット線の絶対的な時間関係及び有効レベル等については、任意に設定できる。
【０１１０】
さらに、以上の実施例では、読み出し動作のためのダミーセルとして、隣接するメモリアレイの対応する相補ビット線のビット線容量を利用しているが、これに代えて専用のダミーセルを設けることができる。この場合、専用のダミーセルを１個だけ設け、このダミーセルとメモリアレイの指定された相補ビット線との間を択一的に接続するようにしてもよい。
【０１１１】
以上の説明では、主として本発明者によってなされた発明をその背景となった利用分野である強誘電体メモリに適用した場合について説明したが、それに限定されるものではなく、例えば、不揮発モード及び揮発モードを有するシャドーＲＡＭや強誘電体メモリを内蔵するシングルチップマイクロコンピュータ等のデジタル集積回路装置にも適用できる。この発明は、少なくとも強誘電体メモリセルが格子配置されてなるメモリアレイを具備する不揮発性記憶装置ならびに不揮発性記憶装置を含む装置又はシステムに広く適用できる。
【０１１２】
【発明の効果】
本願において開示される発明のうち代表的なものにより得られる効果を簡単に説明すれば、下記の通りである。すなわち、強誘電体キャパシタ及びアドレス選択ＭＯＳＦＥＴからなる強誘電体メモリセルが格子状に配置されてなるメモリアレイと、メモリアレイの各ビット線に対応して設けられる複数の単位増幅回路を含むセンスアンプとを具備する強誘電体メモリ等の不揮発性記憶装置において、メモリアレイのビット線を強誘電体メモリセルの強誘電体キャパシタのプレートに供給されるプレート電圧と同電位にプリチャージする。また、このプレート電圧とは異なる電位にプリチャージされるダミー容量を設け、指定されたワード線の選択動作が終了した後、ダミー容量と指定されたビット線との間を接続するとともに、センスアンプの指定されたビット線に対応する単位増幅回路のみを選択的に動作状態とする。さらに、強誘電体メモリ等が選択的に活性状態とされる複数のメモリアレイを具備する場合、隣接するメモリアレイのビット線を異なる電位にプリチャージし、非活性状態にあるメモリアレイの各ビット線の容量を活性状態にあるメモリアレイの各ビット線に対する上記ダミー容量として利用する。これにより、ダミー容量として特別な容量を追加することなく、また選択ワード線に結合される非選択メモリセルの保持情報を破壊することなく、センスアンプの単位増幅回路を選択的に動作状態とすることができるとともに、非選択メモリセルに対応するビット線のプリチャージ電位をディスチャージすることなくそのまま保持することができる。これらの結果、センスアンプ及びビット線プリチャージ回路の所要動作電流を大幅に削減し、大規模化・大容量化が進みつつある強誘電体メモリ等の低消費電力化を図ることができる。
【図面の簡単な説明】
【図１】この発明が適用された強誘電体メモリの一実施例を示すブロック図である。
【図２】図１の強誘電体メモリに含まれるメモリアレイ及びその周辺部の一実施例を示す回路図である。
【図３】図２のメモリアレイを構成する強誘電体メモリセルの一実施例を示す情報保持特性図である。
【図４】図１の強誘電体メモリのメモリアレイＡＲＹＬを活性状態とする読み出し動作の一実施例を示す信号波形図である。
【図５】図１の強誘電体メモリのメモリアレイＡＲＹＬを活性状態とする読み出し動作の動作原理を説明するための概念図である。
【図６】図１の強誘電体メモリのメモリアレイＡＲＹＲを活性状態とする読み出し動作の一実施例を示す信号波形図である。
【図７】図１の強誘電体メモリのメモリアレイＡＲＹＲを活性状態とする読み出し動作の動作原理を説明するための概念図である。
【図８】この発明が適用された強誘電体メモリの第２の実施例を示す部分的なブロック図である。
【図９】図８の強誘電体メモリに含まれるメモリアレイ及びその周辺部の一実施例を示す部分的な回路図である。
【図１０】図８の強誘電体メモリのメモリアレイＡＲＹ０を活性状態とする読み出し動作の一実施例を示す信号波形図である。
【図１１】図８の強誘電体メモリのメモリアレイＡＲＹ１を活性状態とする読み出し動作の一実施例を示す信号波形図である。
【符号の説明】
ＡＲＹＬ，ＡＲＹＲ……メモリアレイ、ＸＤＬ，ＸＤＲ……Ｘアドレスデコーダ、ＸＢ……Ｘアドレスバッファ、ＰＬ，ＰＲ……ビット線プリチャージ回路、ＳＡ……センスアンプ、ＹＤ……Ｙアドレスデコーダ、ＹＢ……Ｙアドレスバッファ、ＭＡ……メインアンプ、ＩＢ……入力バッファ、ＯＢ……出力バッファ、ＣＧ……クロック発生回路。
Ｄｉｎ……データ入力端子、Ｄｏｕｔ……データ出力端子、ＣＥＢ……チップイネーブル信号入力端子、ＷＥＢ……ライトイネーブル信号入力端子、ＯＥＢ……出力イネーブル信号入力端子、ＡＸ０〜ＡＸｉ……Ｘアドレス入力端子、ＡＹ０〜ＡＹｊ……Ｙアドレス入力端子。
ＷＬ０〜ＷＬｍ，ＷＲ０〜ＷＲｍ……ワード線、ＢＬ０＊〜ＢＬｎ＊，ＢＲ０＊〜ＢＲｎ＊……相補ビット線、Ｃｓｔ，Ｃｓｂ……強誘電体キャパシタ、Ｑｓｔ，Ｑｓｂ……アドレス選択ＭＯＳＦＥＴ、ＶＰＬ，ＶＰＲ……プレート電圧、ＰＣ……プリチャージ制御信号、ＶＣＬ，ＶＣＲ……プリチャージ電圧、ＳＨＬ０〜ＳＨＬｎ，ＳＨＲ０〜ＳＨＲｎ……シェアド制御信号、ＢＳ０＊〜ＢＳｎ＊……センスアンプ各単位増幅回路の相補入出力ノード、ＣＳＰ０〜ＣＳＰｎ，ＣＳＮ０〜ＣＳＮｎ……コモンソース線信号、ＹＳ０〜ＹＳｎ……ビット線選択信号、ＣＤ＊……相補共通データ線。
Ｃｓｔ，Ｃｓｂ……強誘電体キャパシタ容量、Ｃｄｔ，Ｃｄｂ……ビット線容量、Ｃｙｔ，Ｃｙｂ……ダミー容量、Ｓｗｔ，Ｓｗｂ，Ｓｓｔ，Ｓｓｂ……スイッチ。
ＡＲＹ０〜ＡＲＹ３……メモリアレイ、ＶＰ０〜ＶＰ３……プレート電圧、ＸＤ０〜ＸＤ３……Ｘアドレスデコーダ、ＳＡ０〜ＳＡ２……センスアンプ、Ｓ０〜Ｓ１……ビット線接続回路、ＰＣ０〜ＰＣ２……プリチャージ制御信号、ＶＣ０〜ＶＣ２……プリチャージ電圧、ＳＨＬ１〜ＳＨＬ２，ＳＨＲ０〜ＳＨＲ１……シェアド制御信号、ＣＤ０＊〜ＣＤ２＊……相補共通データ線。
Ｗ００〜Ｗ０ｍないしＷ２０〜Ｗ２ｍ……ワード線、Ｂ００＊〜Ｂ０ｎ＊ないしＢ２０＊〜Ｂ２ｎ＊……相補ビット線、ＵＡ……センスアンプ単位増幅回路、Ｓ００〜Ｓ０ｎ……ビット線接続制御信号。
Ｐ１〜Ｐ２……ＰチャンネルＭＯＳＦＥＴ、Ｎ１〜ＮＱ……ＮチャンネルＭＯＳＦＥＴ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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