(57)【特許請求の範囲】
【請求項１】
パイプラインＡ／Ｄ変換器の試験回路において、
パイプラインＡ／Ｄ変換器に印加するアナログ入力信号を出力するＤ／Ａ変換器と、
前記パイプラインＡ／Ｄ変換器の各パイプラインステージを構成する複数のＡ／Ｄ変換器の内の一の出力が印加されると共に出力が前記Ｄ／Ａ変換器に印加されるディジタル積分器と、
試験時に前記パイプラインステージを構成する各ステージのＤ／Ａ変換器の入力値を２種類の値でそれぞれ固定し、フィードバックループで前記アナログ入力信号を一定の値に収束させ、複数の前記Ａ／Ｄ変換器の出力を測定して判定する制御判定手段と
を備えたことを特徴とする試験回路。
【請求項２】
パイプラインＡ／Ｄ変換器の試験回路において、
パイプラインＡ／Ｄ変換器の各パイプラインステージを構成する複数の増幅器の内の一の出力が印加されると共に出力がアナログ入力信号として前記パイプラインＡ／Ｄ変換器に印加される高利得増幅器若しくはアナログ積分器と、
試験時に前記パイプラインステージを構成する各ステージのＤ／Ａ変換器の入力値を２種類の値でそれぞれ固定し、フィードバックループで前記アナログ入力信号を一定の値に収束させ、複数の前記Ａ／Ｄ変換器の出力を測定して判定する制御判定手段と、
試験時に前記アナログ入力信号を測定して判定するアナログ測定判定手段と
を備えたことを特徴とする試験回路。
【請求項３】
前記制御判定手段が、
前記各ステージのＤ／Ａ変換器の前記入力値を変化させて得られた複数の前記Ａ／Ｄ変換器の出力に基づき前記各ステージのＤ／Ａ変換器、減算器及び増幅器から構成されるアナログ部分の特性を測定して判定を行うことを特徴とする
請求項１若しくは請求項２記載の試験回路。
【請求項４】
前記制御判定手段が、
収束時の複数の前記Ａ／Ｄ変換器の出力を理想の出力コードと比較して判定を行うことを特徴とする
請求項１若しくは請求項２記載の試験回路。
【請求項５】
前記制御判定手段が、
最終段の前記Ａ／Ｄ変換器の上位ビットを印加して収束した前記ディジタル積分器の値と、下位ビットを印加して収束した前記ディジタル積分器の値との差分が最終段の前記Ａ／Ｄ変換器の閾値の幅であるか否かによって最終段のＡ／Ｄ変換器の判定を行うことを特徴とする
請求項１記載の試験回路。
【請求項６】
前記パイプラインＡ／Ｄ変換器のクロック周波数を分周したクロック信号を前記ディジタル積分器若しくは前記Ｄ／Ａ変換器に用いることを特徴とする
請求項１記載の試験回路。
【請求項７】
請求項１乃至請求項５のいずれかに記載の試験回路を
備えことを特徴とするパイプラインＡ／Ｄ変換器
【請求項８】
前記試験回路を
同一チップ上に集積したことを特徴とする
請求項７記載のパイプラインＡ／Ｄ変換器
【請求項９】
前記試験回路を
互いに異なるチップ上に集積したことを特徴とする
請求項７記載のパイプラインＡ／Ｄ変換器
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、パイプラインＡ／Ｄ変換器の試験回路及びこれを備えたパイプラインＡ／Ｄ変換器に関し、特に短時間でパイプラインＡ／Ｄ変換器の各構成要素の特性を直接測定することが可能なパイプラインＡ／Ｄ変換器の試験回路及びこれを備えたパイプラインＡ／Ｄ変換器に関する。
【０００２】
【従来の技術】
従来のパイプラインＡ／Ｄ変換器は入力信号を１ビット等の低分解能のＡ／Ｄ変換器で量子化すると共に入力信号から量子化した分のアナログ値を減算して適宜増幅して後段に出力するパイプラインステージを複数個直列に接続することによりＡ／Ｄ変換器を構成するものである。
【０００３】
このような、従来のパイプラインＡ／Ｄ変換器の基本的な動作やゲインエラーの校正方法に関しては本願出願人の出願に係る「特願平２０００−１９４４１０（特開２００１−３１３５６５号公報）」等がある。
【０００４】
また、パイプラインＡ／Ｄ変換器の試験回路は、このようなパイプラインＡ／Ｄ変換器のオフセットエラー、ゲインエラー及び直線性エラー等の特性を測定して、パイプラインＡ／Ｄ変換器の可否等を判断するものである。
【０００５】
図７はこのような従来のパイプラインＡ／Ｄ変換器の試験回路の一例を示す構成ブロック図である。図７において１はアナログ入力信号を発生させる入力信号発生手段、２は被試験対象であるパイプラインＡ／Ｄ変換器、３はデータ収集手段、４は演算判定手段である。
【０００６】
入力信号発生手段１の出力であるアナログ入力信号はパイプラインＡ／Ｄ変換器２に印加され、パイプラインＡ／Ｄ変換器２の出力であるディジタル出力信号はデータ収集手段３に接続される。また、データ収集手段３の出力は演算判定手段４に接続される。
【０００７】
ここで、図７に示す従来例の動作を図８を用いて説明する。図８はパイプラインＡ／Ｄ変換器の試験回路の動作を説明するフロー図である。
【０００８】
図８中”Ｓ００１”において入力信号発生手段１は出力であるアナログ入力信号の出力値を設定してパイプラインＡ／Ｄ変換器２に印加する。
【０００９】
図８中”Ｓ００２”においてデータ収集手段３はパイプラインＡ／Ｄ変換器２の出力であるディジタル出力信号を取り込み収集する。
【００１０】
図８中”Ｓ００３”において入力信号発生手段１はアナログ入力信号の値を微小値だけ変化させ値を走査する。
【００１１】
図８中”Ｓ００４”において入力信号発生手段１は予め設定された走査区間の走査を全て完了したかを判断し、走査未了であれば走査が完了するまで図８中”Ｓ００２”及び”Ｓ００３”のステップを繰り返す。
【００１２】
図８中”Ｓ００５”において演算判定手段４はデータ収集手段３から取り込んだパイプラインＡ／Ｄ変換器２のディジタル出力信号を取得して、オフセットエラー、ゲインエラー及び直線性エラー等を演算する。
【００１３】
最後に、図８中”Ｓ００６”において演算判定手段４は演算したオフセットエラー、ゲインエラー及び直線性エラー等に基づきパイプラインＡ／Ｄ変換器２の可否等を判断する。
【００１４】
この結果、アナログ入力信号を走査してその時のパイプラインＡ／Ｄ変換器２の出力であるディジタル出力信号を収集することにより、これらのディジタル出力信号に基づきパイプラインＡ／Ｄ変換器の各種エラーを演算し、各種エラーからパイプラインＡ／Ｄ変換器の可否等を判断することができる。
【００１５】
また、図９は従来のパイプラインＡ／Ｄ変換器の試験回路の他の一例を示す構成ブロック図である。図９において１及び２は図７と同一符号を付してあり、５はディジタル値の比較を行う比較手段、６は積分手段、７は測定手段、８は制御判定手段である。
【００１６】
入力信号発生手段１の出力であるアナログ入力信号はパイプラインＡ／Ｄ変換器２及び測定手段７にそれぞれ印加され、パイプラインＡ／Ｄ変換器２の出力であるディジタル出力信号は比較手段５の一方の入力端子に接続される。
【００１７】
比較手段５の出力は積分手段６に接続され、積分手段６の出力は入力信号発生手段１の制御入力端子に接続される。また、測定手段７の出力は制御判定手段８に接続され、制御判定手段８の出力は比較手段５の他方の入力端子に接続される。
【００１８】
ここで、図９に示す従来例の動作を図１０を用いて説明する。図１０はパイプラインＡ／Ｄ変換器の試験回路の動作を説明するフロー図である。
【００１９】
図１０中”Ｓ１０１”において入力信号発生手段１は出力であるアナログ入力信号の出力値を設定してパイプラインＡ／Ｄ変換器２及び測定手段７にそれぞれ印加する。
【００２０】
図１０中”Ｓ１０２”において比較手段５はパイプラインＡ／Ｄ変換器２の出力であるディジタル出力信号と制御判定手段８から印加される基準データ（ディジタル値）とを比較して出力する。
【００２１】
例えば、比較手段５はディジタル出力信号の値が基準データの値よりも大きければ”１”を出力し、ディジタル出力信号の値が基準データの値よりも小さければ”０”を出力するものとする。
【００２２】
図１０中”Ｓ１０３”において入力信号発生手段１は積分手段６の出力がある一定値に収束したか、言い換えれば、比較手段５の出力が”０”〜”１”の間をトグルしている、更に言い換えれば、パイプラインＡ／Ｄ変換器２のディジタル出力信号の値が基準データの値に一致したか否かを判断する。
【００２３】
もし、図１０中”Ｓ１０３”においてパイプラインＡ／Ｄ変換器２のディジタル出力信号の値が基準データの値に一致していない場合には、図１０中”Ｓ１０１”及び”Ｓ１０２”のステップを一致するまで繰り返す。
【００２４】
一方、もし、図１０中”Ｓ１０３”においてパイプラインＡ／Ｄ変換器２のディジタル出力信号の値が基準データの値に一致した場合には、図１０中”Ｓ１０４”において測定手段７はデータ収束時のアナログ入力信号の値を実際に測定する。
【００２５】
図１０中”Ｓ１０５”において制御判定手段８は測定手段７から取り込んだアナログ入力信号の実測値を取得して、オフセットエラー、ゲインエラー及び直線性エラー等を演算する。
【００２６】
最後に、図１０中”Ｓ１０６”において制御判定手段８は演算したオフセットエラー、ゲインエラー及び直線性エラー等に基づきパイプラインＡ／Ｄ変換器２の可否等を判断する。
【００２７】
この結果、ディジタル出力信号の値が基準データの値に一致するようにアナログ入力信号の値を調整して、その時のアナログ入力信号の値を測定することにより、これらの基準データの値やアナログ入力信号の値に基づきパイプラインＡ／Ｄ変換器の各種エラーを演算し、各種エラーからパイプラインＡ／Ｄ変換器の可否等を判断することができる。
【００２８】
【発明が解決しようとする課題】
しかし、図７に示す従来例では、パイプラインＡ／Ｄ変換器の直線性エラーを測定する場合にはパイプラインＡ／Ｄ変換器の量子化区間数の数倍のデータを取り込む必要性があり、パイプラインＡ／Ｄ変換器の分解能を”ｎ”、量子化区間の測定分解能を”Ｍ”とした場合、”２ｎ×Ｍ”回程度の測定回数が必要になってしまうと言った問題点があった。
【００２９】
また、図９に示す従来例でも、直線性エラーを完全に測定するためにはパイプラインＡ／Ｄ変換器の閾値の数である”２ｎ−１”回の測定が必要になってしまうと言った問題点があった。
【００３０】
さらに、図７及び図９に示す従来例ではパイプラインＡ／Ｄ変換器の各構成要素の特性を直接測定することができないと言った問題点があった。
従って本発明が解決しようとする課題は、短時間でパイプラインＡ／Ｄ変換器の各構成要素の特性を直接測定することが可能なパイプラインＡ／Ｄ変換器の試験回路及びこれを備えたパイプラインＡ／Ｄ変換器を実現することにある。
【００３１】
【課題を解決するための手段】
このような課題を達成するために、本発明のうち請求項１記載の発明は、
パイプラインＡ／Ｄ変換器の試験回路において、
パイプラインＡ／Ｄ変換器に印加するアナログ入力信号を出力するＤ／Ａ変換器と、前記パイプラインＡ／Ｄ変換器の各パイプラインステージを構成する複数のＡ／Ｄ変換器の内の一の出力が印加されると共に出力が前記Ｄ／Ａ変換器に印加されるディジタル積分器と、試験時に前記パイプラインステージを構成する各ステージのＤ／Ａ変換器の入力値を２種類の値でそれぞれ固定し、フィードバックループで前記アナログ入力信号を一定の値に収束させ、複数の前記Ａ／Ｄ変換器の出力を測定して判定する制御判定手段とを備えたことにより、短時間でパイプラインＡ／Ｄ変換器の各構成要素の特性を直接測定することが可能になる。
【００３２】
請求項２記載の発明は、
パイプラインＡ／Ｄ変換器の試験回路において、
パイプラインＡ／Ｄ変換器の各パイプラインステージを構成する複数の増幅器の内の一の出力が印加されると共に出力がアナログ入力信号として前記パイプラインＡ／Ｄ変換器に印加される高利得増幅器若しくはアナログ積分器と、試験時に前記パイプラインステージを構成する各ステージのＤ／Ａ変換器の入力値を２種類の値でそれぞれ固定し、フィードバックループで前記アナログ入力信号を一定の値に収束させ、複数の前記Ａ／Ｄ変換器の出力を測定して判定する制御判定手段と、試験時に前記アナログ入力信号を測定して判定するアナログ測定判定手段とを備えたことにより、短時間でパイプラインＡ／Ｄ変換器の各構成要素の特性を直接測定することが可能になる。また、大規模なディジタル回路を集積することが困難な高速バイポーラプロセスを用いてパイプラインＡ／Ｄ変換器を実現する場合に極めて有効となる。
【００３３】
請求項３記載の発明は、
請求項１若しくは請求項２記載の発明である試験回路において、
前記制御判定手段が、
前記各ステージのＤ／Ａ変換器の前記入力値を変化させて得られた複数の前記Ａ／Ｄ変換器の出力に基づき前記各ステージのＤ／Ａ変換器、減算器及び増幅器から構成されるアナログ部分の特性を測定して判定を行うことにより、短時間でパイプラインＡ／Ｄ変換器の各構成要素の特性を直接測定することが可能になる。
【００３４】
請求項４記載の発明は、
請求項１若しくは請求項２記載の発明である試験回路において、
前記制御判定手段が、
収束時の複数の前記Ａ／Ｄ変換器の出力を理想の出力コードと比較して判定を行うことにより、短時間でパイプラインＡ／Ｄ変換器の各構成要素の特性を直接測定することが可能になる。
【００３５】
請求項５記載の発明は、
請求項１記載の発明である試験回路において、
前記制御判定手段が、
最終段の前記Ａ／Ｄ変換器の上位ビットを印加して収束した前記ディジタル積分器の値と、下位ビットを印加して収束した前記ディジタル積分器の値との差分が最終段の前記Ａ／Ｄ変換器の閾値の幅であるか否かによって最終段のＡ／Ｄ変換器の判定を行うことにより、短時間でパイプラインＡ／Ｄ変換器の各構成要素の特性を直接測定することが可能になる。
【００３６】
請求項６記載の発明は、
請求項１記載の発明である試験回路において、
前記パイプラインＡ／Ｄ変換器のクロック周波数を分周したクロック信号を前記ディジタル積分器若しくは前記Ｄ／Ａ変換器に用いることにより、パイプラインＡ／Ｄ変換器よりも遅い周波数で試験回路を動作させることが可能になる。
【００３７】
請求項７記載の発明は、
請求項１乃至請求項５のいずれかに記載の試験回路を備えことにより、外部に別途試験回路を構成することなくパイプラインＡ／Ｄ変換器の試験を行わせることが可能になる。
【００３８】
請求項８記載の発明は、
請求項７記載の発明であるパイプラインＡ／Ｄ変換器において、
前記試験回路を同一チップ上に集積したことにより、外部に別途試験回路を構成することなくパイプラインＡ／Ｄ変換器の試験を行わせることが可能になる。
【００３９】
請求項９記載の発明は、
請求項７記載の発明であるパイプラインＡ／Ｄ変換器において、
前記試験回路を互いに異なるチップ上に集積したことにより、外部に別途試験回路を構成することなくパイプラインＡ／Ｄ変換器の試験を行わせることが可能になる。
【００４０】
【発明の実施の形態】
以下本発明を図面を用いて詳細に説明する。図１は本発明に係るパイプラインＡ／Ｄ変換器の試験回路の一実施例を示す構成ブロック図である。特に、ｎビットのパイプラインＡ／Ｄ変換器の一実施例を示しており、”ｎ−２”段のアナログ部分と１段の１．５ビットＡ／Ｄ変換器から構成されている。
【００４１】
図１において９はサンプルホールド回路、１０，１４，１８及び２２は１．５ビットＡ／Ｄ変換器、１１，１５及び１９は減算器、１２，１６及び２０は利得が２倍の増幅器、１３，１７及び２１は１．５ビットＤ／Ａ変換器、２３，２４，２５及び２６はスイッチ回路、２７はディジタル積分器、２８はアナログ入力信号発生用のＤ／Ａ変換器、２９は制御判定手段である。
【００４２】
サンプルホールド回路９の一方の入力端子は接地され、サンプルホールド回路９の出力は１．５ビットＡ／Ｄ変換器１０の入力端子、減算器１１の加算入力端子にそれぞれ接続される。
【００４３】
１．５ビットＡ／Ｄ変換器１０の出力はスイッチ回路２３の一方の入力端子及び制御判定手段２９にそれぞれ接続され、スイッチ回路２３の出力は１．５ビットＤ／Ａ変換器１３の入力端子に接続される。
【００４４】
１．５ビットＤ／Ａ変換器１３の出力は減算器１１の減算入力端子に接続され、減算器１１の出力は増幅器１２の入力端子に接続される。
【００４５】
同様に、増幅器１２の出力は１．５ビットＡ／Ｄ変換器１４の入力端子、減算器１５の加算入力端子にそれぞれ接続される。
【００４６】
１．５ビットＡ／Ｄ変換器１４の出力はスイッチ回路２４の一方の入力端子及び制御判定手段２９にそれぞれ接続され、スイッチ回路２４の出力は１．５ビットＤ／Ａ変換器１７の入力端子に接続される。
【００４７】
１．５ビットＤ／Ａ変換器１７の出力は減算器１５の減算入力端子に接続され、減算器１５の出力は増幅器１６の入力端子に接続される。
【００４８】
また、増幅器１６の出力は１．５ビットＡ／Ｄ変換器１８の入力端子、減算器１９の加算入力端子にそれぞれ接続される。
【００４９】
１．５ビットＡ／Ｄ変換器１８の出力はスイッチ回路２５の一方の入力端子及び制御判定手段２９にそれぞれ接続され、スイッチ回路２５の出力は１．５ビットＤ／Ａ変換器２１の入力端子に接続される。
【００５０】
１．５ビットＤ／Ａ変換器２１の出力は減算器１９の減算入力端子に接続され、減算器１９の出力は増幅器２０の入力端子に接続され、増幅器２０の出力は１．５ビットＡ／Ｄ変換器２２の入力端子に接続される。
【００５１】
１．５ビットＡ／Ｄ変換器２２の上位ビット出力及び下位ビット出力はそれぞれスイッチ回路２６の２つの入力端子に接続され、スイッチ回路２６の出力はディジタル積分器２７に接続される。
【００５２】
ディジタル積分器２７のディジタル出力は制御判定手段２９及びＤ／Ａ変換器２８の一方の入力端子に接続され、Ｄ／Ａ変換器２８の出力はサンプルホールド回路９の他方の入力端子に接続される。
【００５３】
さらに、制御判定手段２９からのディジタル設定信号がスイッチ回路２３，２４及び２５の他方の入力端子とＤ／Ａ変換器２８の他方の入力端子にそれぞれ接続される。
【００５４】
ここで、図１に示す実施例の動作を図２、図３、図４及び図５説明する。但し、パイプラインＡ／Ｄ変換器のアナログ入力信号をディジタル出力信号に変換する通常の動作に関して従来のパイプラインＡ／Ｄ変換器と同様であるのでその説明は省略する。
【００５５】
図２は説明の簡単のために例示する４ビットのパイプラインＡ／Ｄ変換器の一実施例を示す構成ブロック図、図３は１．５ビットＡ／Ｄ変換器の入出力を示す表、図４は１．５ビットＤ／Ａ変換器の入出力を示す表、図５は残差出力の特性の一例を示す特性曲線図である。
【００５６】
図２において９，１０，１１，１２，１３，１４，１５，１６，１７，２２，２３，２４，２６，２７，２８及び２９は図１と同一符号を付してあり、接続関係についても基本的に同一であり、”ｎ−２（４−２＝２）”段のアナログ部分と１段の１．５ビットＡ／Ｄ変換器から構成されている。
【００５７】
先ず、図３は図２中”ＳＴ０１”、”ＳＴ０２”及び”ＳＴ０３”のパイプラインステージを構成する１．５ビットＡ／Ｄ変換器１０，１４及び２２の入出力を示す表である。
【００５８】
入力信号を”Ｖｉｎ”、入力信号のフルスケールを”ＦＳ”、閾値を”＋ＦＳ／８”及び”−ＦＳ／８”とすれば、”−ＦＳ≦Ｖｉｎ＜−ＦＳ／８”の場合には２ビットのコード”００（＝０）”を、”−ＦＳ／８≦Ｖｉｎ＜＋ＦＳ／８”の場合には２ビットのコード”０１（＝１）”を、”＋ＦＳ／８≦Ｖｉｎ＜＋ＦＳ”の場合には２ビットのコード”１０（＝２）”をそれぞれ出力する。
【００５９】
一方、図４は図２中”ＳＴ０１”、”ＳＴ０２”及び”ＳＴ０３”のパイプラインステージを構成する１．５ビットＤ／Ａ変換器１３及び１７の入出力を示す表である。
【００６０】
２ビットの入力コードが”００（＝０）”の場合には”−ＦＳ／４”の電圧を出力し、２ビットの入力コードが”０１（＝１）”の場合には”０”の電圧を出力し、２ビットの入力コードが”１０（＝２）”の場合には”＋ＦＳ／４”の電圧を出力する。
【００６１】
また、図５は図２における入力”Ｖｓ”、残差出力”ＶＲ１”及び”ＶＲ２”の特性の一例を示す特性曲線図である。図４において（ａ）は入力”Ｖｓ”、（ｂ）は残差出力”ＶＲ１”、（ｃ）は残差出力”ＶＲ２”をそれぞれ示している。
【００６２】
図２中”ＳＴ０１”等に示す各パイプラインステージではスイッチ回路２３及び２４によって１．５ビットＤ／Ａ変換器１３及び１７の入力は１．５ビットＡ／Ｄ変換器１０及び１４の出力から切り放されて、制御判定手段２９からのディジタル設定信号が印加され、アナログ入力信号に関わりなく１．５ビットＤ／Ａ変換器１３及び１７の出力値は固定される。
【００６３】
一方、アナログ入力信号発生用のＤ／Ａ変換器２８は制御判定手段２９からのディジタル設定信号に基づきアナログ入力信号を発生させ、サンプルホールド回路９に印加する。
【００６４】
ここで、図２中”ＳＴ０３”に示す１．５ビットＡ／Ｄ変換器２２の２つの出力ビットの一方がディジタル積分器２７で積分されＤ／Ａ変換器２８に印加されＤ／Ａ変換器２８の出力値を調整する。
【００６５】
言い換えれば、サンプルホールド回路９，図２中”ＳＴ０１”〜”ＳＴ０３”に示す３つのパイプラインステージ、ディジタル積分器２７及びＤ／Ａ変換器２８はフィードバックループを構成するので、アナログ入力信号であるＤ／Ａ変換器２８の出力値は一定の値に収束する。
【００６６】
このように、制御判定手段２９は各パイプラインステージを構成する１．５ビットＤ／Ａ変換器１３及び１７の入力コードを設定して、フィードバックループでアナログ入力信号であるＤ／Ａ変換器２８の出力値は一定の値に収束させ、この時点の各パイプラインステージを構成する１．５ビットＡ／Ｄ変換器１０及び１４の出力を取り込む。
【００６７】
そして、制御判定手段２９は、先ず第１に、１．５ビットＤ／Ａ変換器１３及び１７の入力コードを変化させて得られた出力に基づき１．５ビットＤ／Ａ変換器、減算器及び増幅器から構成されるアナログ部分の特性を測定して判定を行う。
【００６８】
例えば、「特願平２０００−１９４４１０（特開２００１−３１３５６５号公報）」によれば、パイプラインステージのゲインエラーは、そのパイプラインステージの１．５ビットＤ／Ａ変換器に２種類の入力コードを設定した場合のディジタル積分器の出力差に相当するので、制御判定手段２９において入力コードを適宜設定すると共にディジタル積分器の出力差を演算し判定を行うことが可能になる。
【００６９】
第２に、最終段以外の１．５ビットＡ／Ｄ変換器１０及び１４の試験を行う。すなわち、制御判定手段２９は各パイプラインステージを構成する１．５ビットＤ／Ａ変換器１３及び１７の入力コードを設定して、フィードバックループでアナログ入力信号であるＤ／Ａ変換器２８の出力値は一定の値に収束させる。
【００７０】
例えば、１．５ビットＤ／Ａ変換器１３及び１７にそれぞれ”１０（＝２）”及び”０１（＝１）”の入力コードを設定し、１．５ビットＡ／Ｄ変換器２２の下位ビットをスイッチ回路２６で選択してディジタル積分器２７に印加させる。
【００７１】
この場合、入力”Ｖｓ”に関する入出力特性は図５中（ａ）に示す特性（図５中”ＣＨ１１”）になり、残差出力”ＶＲ１”及び”ＶＲ２”に関する入出力特性はそれぞれ図５中（ｂ）及び（ｃ）に示す太線の特性（図５中”ＣＨ１２”及び”ＣＨ１３”）になる。
【００７２】
すなわち、１．５ビットＤ／Ａ変換器１３には”１０（＝２）”の入力コードが設定されているので、図４に示す表から”＋ＦＳ／４”が減算されて、増幅器１２によって２倍に増幅されるため、図５中”ＣＨ１２”に示す特性は傾きが２倍になり、右側（正側）にシフトした特性となる。
【００７３】
同様に、１．５ビットＤ／Ａ変換器１７には”０１（＝１）”の入力コードが設定されているので、図４に示す表から”０”が減算されて、増幅器１６によってさらに２倍に増幅されるため、図５中”ＣＨ１３”に示す特性は傾きが２倍（図５中”ＣＨ１１”と比較して４倍）になり、図５中”ＣＨ１２”と比較して左右にシフトしない特性となる。
【００７４】
そして、１．５ビットＡ／Ｄ変換器２２の下位ビットの出力をフィードバックループに帰還させることにより、図５中”ＣＨ１３”に示す特性と、１．５ビットＡ／Ｄ変換器２２の下位ビットの閾値である”−ＦＳ／８”との交点である図５中”ＰＴ１１”に示す点に収束する。
【００７５】
このため、残差出力”ＶＲ１”及び入力”Ｖｓ”もまた、図５中”ＰＴ１２”及び”ＰＴ１３”に示す点に収束することになる。
【００７６】
このような収束時点の１．５ビットＡ／Ｄ変換器１０及び１４の理想の出力コードは図５に示すようにそれぞれ”１０（＝２）”及び”０１（＝１）”であるので、実際測定された出力コードとこれらの理想値との一致／不一致によって良／不良を判断することができる。
【００７７】
第３に、最終段の１．５ビットＡ／Ｄ変換器２２の試験を行う。すなわち、制御判定手段２９は各パイプラインステージを構成する１．５ビットＤ／Ａ変換器１３及び１７の入力コードを設定して、フィードバックループでアナログ入力信号であるＤ／Ａ変換器２８の出力値は一定の値に収束させる。
【００７８】
この時、スイッチ回路２６で１．５ビットＡ／Ｄ変換器２２の上位ビットを選択した場合のディジタル積分器の値と、１．５ビットＡ／Ｄ変換器２２の下位ビットを選択した場合のディジタル積分器の値との差分が１．５ビットＡ／Ｄ変換器２２の閾値の幅（＋ＦＳ／８−（−ＦＳ／８）＝ＦＳ／４）であるか否かによって最終段の１．５ビットＡ／Ｄ変換器２２の良否を判断する。
【００７９】
また、ここで、試験時間について従来例と比較する。ｎビットのパイプラインＡ／Ｄ変換器においてパイプラインステージ数は”ｎ−１”、アナログ部分のパイプラインステージ数は”ｎ−２”である。前述のようにパイプラインステージのゲインエラーは、そのパイプラインステージの１．５ビットＤ／Ａ変換器に２種類の入力コードを設定した場合のディジタル積分器の出力差に相当するので必要なデータ数は２倍の”２（ｎ−２）”となる。
【００８０】
アナログ部分のパイプラインステージを構成する”ｎ−２”個の１．５ビットＡ／Ｄ変換器の試験に必要なデータ数は”＋側”及び”−側”の閾値にアナログ入力信号を収束させて出力コードを理想値と比較すれば良いので”２・２（ｎ−２）”となる。
【００８１】
最後に、最終段の１．５ビットＡ／Ｄ変換器２２の試験に必要なデータ数は任意に１．５ビットＤ／Ａ変換器の出力を固定し、最終段の１．５ビットＡ／Ｄ変換器の上位ビット及び下位ビットをそれぞれ選択してその差分を測定するので”２”となる。
【００８２】
すなわち、ｎビットのパイプラインＡ／Ｄ変換器の試験に必要なデータ数”Ｎ”は、
0003759457.tif 000002
となる。
【００８３】
これに対して、前述のように従来例では”２ｎ−１”であるので、”ｎ＝１０”と仮定すれば、本願では必要なデータ数が”５０”個、従来例では”１０２３”個なり、従来例と比較して試験時間が”１／２０”になる。
【００８４】
すなわち、ビット数である”ｎ”が大きくなれば試験時間の短縮効果が増大することになる。
【００８５】
この結果、各パイプラインステージを構成する１．５ビットＤ／Ａ変換器の入力コードを設定して、フィードバックループでアナログ入力信号であるＤ／Ａ変換器の出力値を一定の値に収束させ、この時点の１．５ビットＡ／Ｄ変換器の出力コードを測定することにより、短時間でパイプラインＡ／Ｄ変換器の各構成要素の特性を直接測定することが可能になる。
【００８６】
なお、図１及び図２に示す実施例の試験回路を１つ若しくは別個の集積回路に集積することにより、出荷時や設置現場等で外部に別途試験回路を構成することなくパイプラインＡ／Ｄ変換器の試験を行わせることが可能になる。
【００８７】
また、図２に示す４ビットのパイプラインＡ／Ｄ変換器の実施例では、収束点として図５中”ＰＴ１１”に示す点を一例として例示しているが、勿論これに限定される訳ではなく、２つの１．５ビットＤ／Ａ変換器への入力コードの設定によって図５中”ＰＴ１１”に示す点及び図５（ｃ）中の”白丸”に示すように４ビットの場合には”１４”通りに収束点を設定することが可能になる。
【００８８】
また、ディジタル積分器２７の動作周波数やＤ／Ａ変換器２８のデータ更新周波数はパイプラインＡ／Ｄ変換器のクロック周波数と同一である必要性はない。例えば、パイプラインＡ／Ｄ変換器のクロック周波数を分周してディジタル積分器２７等のクロック信号として用いることが可能になる。
【００８９】
すなわち、これによって、数１００ＭＨｚで動作するパイプラインＡ／Ｄ変換器の試験を数ＭＨｚのディジタル積分器２７やＤ／Ａ変換器２８で実施することが可能になり、パイプラインＡ／Ｄ変換器よりも遅い周波数で試験回路を動作させることが可能になる。
【００９０】
さらに、これによって、高速部分と低速部分を別々のプロセスで作製した別のチップにすることも可能になる。
【００９１】
また、図１及び図２に示す実施例ではフィードバックループへ帰還するデータを最終段の１．５ビットＡ／Ｄ変換器のディジタル出力としているが、勿論、これに限定される訳ではなく、中間段の１．５ビットＡ／Ｄ変換器のディジタル出力としても構わない。
【００９２】
さらに、フィードバックループへ帰還するデータとしてはディジタル出力のみならず、アナログ出力であっても構わない。
【００９３】
図６はアナログ出力をフィードバックループに帰還する本発明に係るパイプラインＡ／Ｄ変換器の試験回路の他の実施例を示す構成ブロック図である。特に、ｎビットのパイプラインＡ／Ｄ変換器の一実施例を示しており、”ｎ−２”段のアナログ部分と１段の１．５ビットＡ／Ｄ変換器から構成されている。
【００９４】
図６において９，１０，１１，１２，１３，１４，１５，１６，１７，１８，１９，２０，２１，２２，２３，２４，２５及び２９は図１と同一符号を付してあり、３０は高利得増幅器、３１はアナログ測定判定手段である。
【００９５】
接続関係に関しては図１に示す実施例とほぼ同一である異なる点は、増幅器２０の出力が高利得増幅器３０に接続され、高利得増幅器３０の出力がアナログ測定判定手段３１及びサンプルホールド回路９の他方の入力端子にそれぞれ接続される点である。
【００９６】
基本的な動作に関しても図１に示す実施例と同様であり、異なる点はアナログ入力信号である高利得増幅器３０の出力値をアナログ測定判定手段３１で測定して判定する点である。
【００９７】
このように、アナログ出力を帰還データとしてフィードバックループに帰還させる構成にすることにより、大規模なディジタル回路を集積することが困難な高速バイポーラプロセスを用いてパイプラインＡ／Ｄ変換器を実現する場合に極めて有効となる。
【００９８】
また、図６に示す実施例では高利得増幅器３０を用いてフィードバックループを構成しているが、高利得増幅器３０の代わりにアナログ積分器を用いてフィードバックループを構成しても構わない。
【００９９】
【発明の効果】
以上説明したことから明らかなように、本発明によれば次のような効果がある。
請求項１，３，４及び請求項５の発明によれば、各パイプラインステージを構成する１．５ビットＡ／Ｄ変換器の内の一の出力をディジタル積分器に印加し、各パイプラインステージを構成する１．５ビットＤ／Ａ変換器の入力コードを設定して、フィードバックループでアナログ入力信号であるＤ／Ａ変換器の出力値を一定の値に収束させ、この時点の１．５ビットＡ／Ｄ変換器の出力コードを測定することにより、短時間でパイプラインＡ／Ｄ変換器の各構成要素の特性を直接測定することが可能になる。
【０１００】
また、請求項２，３及び請求項４の発明によれば、各パイプラインステージを構成する増幅器の内の一の出力をアナログ積分器若しくは高利得増幅器に印加し、各パイプラインステージを構成する１．５ビットＤ／Ａ変換器の入力コードを設定して、フィードバックループでアナログ入力信号であるＤ／Ａ変換器の出力値を一定の値に収束させ、この時点の１．５ビットＡ／Ｄ変換器の出力コードを測定することにより、短時間でパイプラインＡ／Ｄ変換器の各構成要素の特性を直接測定することが可能になる。また、大規模なディジタル回路を集積することが困難な高速バイポーラプロセスを用いてパイプラインＡ／Ｄ変換器を実現する場合に極めて有効となる。
【０１０１】
また、請求項６の発明によれば、パイプラインＡ／Ｄ変換器のクロック周波数を分周してディジタル積分器等のクロック信号として用いることにより、パイプラインＡ／Ｄ変換器よりも遅い周波数で試験回路を動作させることが可能になる。
【０１０２】
また、請求項７，８及び請求項９の発明によれば、試験回路を１つ若しくは別個の集積回路に集積することにより、出荷時等に外部に別途試験回路を構成することなくパイプラインＡ／Ｄ変換器の試験を行わせることが可能になる。
【図面の簡単な説明】
【図１】本発明に係るパイプラインＡ／Ｄ変換器の試験回路の一実施例を示す構成ブロック図である。
【図２】４ビットのパイプラインＡ／Ｄ変換器の一実施例を示す構成ブロック図である。
【図３】１．５ビットＡ／Ｄ変換器の入出力を示す表である。
【図４】１．５ビットＤ／Ａ変換器の入出力を示す表である。
【図５】残差出力の特性の一例を示す特性曲線図である。
【図６】本発明に係るパイプラインＡ／Ｄ変換器の試験回路の他の実施例を示す構成ブロック図である。
【図７】従来のパイプラインＡ／Ｄ変換器の試験回路の一例を示す構成ブロック図である。
【図８】パイプラインＡ／Ｄ変換器の試験回路の動作を説明するフロー図である。
【図９】従来のパイプラインＡ／Ｄ変換器の試験回路の他の一例を示す構成ブロック図である。
【図１０】パイプラインＡ／Ｄ変換器の試験回路の動作を説明するフロー図である。
【符号の説明】
１  入力信号発生手段
２  パイプラインＡ／Ｄ変換器
３  データ収集手段
４  演算判定手段
５  比較手段
６  積分手段
７  測定手段
８  制御判定手段
９  サンプルホールド回路
１０，１４，１８，２２  １．５ビットＡ／Ｄ変換器
１１，１５，１９  減算器
１２，１６，２０  増幅器
１３，１７，２１  １．５ビットＤ／Ａ変換器
２３，２４，２５，２６  スイッチ回路
２７  ディジタル積分器
２８  Ｄ／Ａ変換器
２９  制御判定手段
３０  高利得増幅器
３１  アナログ測定判定手段
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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