(57)【特許請求の範囲】
【請求項１】
バーンインイネーブル信号に制御端が連結され、電源電圧に第１主電極が連結され、第２主電極はＮノードに連結され、前記バーンインイネーブル信号が論理ハイレベルである時のみに導通して前記電源電圧をＮノードに出力する第１トランジスタと、
前記第１トランジスタの第１主電極と第２主電極とに第１主電極と第２主電極とがそれぞれ連結された第２トランジスタと、
前記第１トランジスタの制御端に入力端が連結されて前記バーンインイネーブル信号の反転信号を出力する第１論理ゲートと、
前記第１論理ゲートの出力端に制御端が連結され、前記Ｎノードに第１主電極が連結され、接地電圧に第２主電極が連結され、前記バーンインイネーブル信号が論理ローレベルである時のみに導通する第３トランジスタと、
前記第３トランジスタの第１主電極と第２主電極とに第１主電極と第２主電極とがそれぞれ連結された第４トランジスタと、
前記Ｎノードと前記バーンインイネーブル信号を入力として、前記第４トランジスタの制御端に出力端が連結され、前記Ｎノードと前記バーンインイネーブル信号がすべて論理ローレベルである時のみに論理ハイレベルの信号を出力して前記第４トランジスタを導通させる第２論理ゲートと、
前記第２論理ゲートの入力端に入力端が連結され、前記第２トランジスタの制御端に出力端が連結され、前記Ｎノードと前記バーンインイネーブル信号がすべて論理ハイレベルである時のみに論理ハイレベルの信号を出力して前記第２トランジスタを導通させる第３論理ゲートとを具備することを特徴とする半導体メモリ装置のバーンインストレス制御回路。
【請求項２】
前記第１トランジスタ、第２トランジスタ、第３トランジスタ、第４トランジスタはＮＭＯＳトランジスタであることを特徴とする請求項１に記載のバーンインストレス制御回路。
【請求項３】
前記第１論理ゲートはインバーターであることを特徴とする請求項１に記載のバーンインストレス制御回路。
【請求項４】
前記第２論理ゲートはＮＯＲゲートであることを特徴とする請求項１に記載のバーンインストレス制御回路。
【請求項５】
第３論理ゲートは入力端が第２論理ゲートの入力端に連結されたＮＡＮＤゲートと、前記ＮＡＮＤゲートの出力端に入力端が連結され、出力端は前記第２トランジスタの制御端に連結されたインバーターとから構成されることを特徴とする請求項１に記載のバーンインストレス制御回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体メモリ装置のバーンイン(Burn-In)ストレス制御回路に係り、特にバーンインストレスの印加時に発生するピーク電流を減少させるための半導体メモリ装置のバーンインストレス制御回路に関する。
【０００２】
【従来の技術】
半導体メモリ装置は工程上の問題あるいはその外の理由などにより、メモリセルに発生する欠陥の割合がチップの高集積化に比例して増えている。公知されたように、チップが高集積化するに伴い一つのチップを構成する各トランジスタのサイズは小さくなりつつある。このように縮められたトランジスタに既存の高電位の外部電源電圧をそのまま印加すると、強い電界が形成されるなどストレスが大きくなりトランジスタの不良率が増加するようになる。従って、メモリセルの欠陥を初期に検出して半導体チップの信頼性を確保するために、チップの完成後にバーンインストレスを施す。公知された技術のバーンインストレスは、チップの完成後に不良素子をたやすく発見するために、チップの仕様に規定された外部電源電圧以上の高電圧を長時間の高温状態でメモリセルトランジスタのゲートに印加する方法である。このような方法により、チップ内の各構成素子に印加されるストレスが加重されて初期の不良をすぐ検出することができる。
【０００３】
図１は一般的なDRAM半導体装置の回路図である。図１の構造は多数のワードラインドライバ11と、前記多数のワードラインドライバ11にそれぞれ一つずつ連結されたワードライン15と、前記ワードライン15に連結された多数のメモリセル13と、前記多数のワードラインドライバ11に連結されたローデコーダー17とPX信号発生器19とからなっている。前記多数のワードラインドライバ11はその構造が全部同一であり、各ワードラインドライバ11は一つのPMOSトランジスタQ1と二つのNMOSトランジスタQ2,Q3とから構成されている。PMOSトランジスタQ1のソースはPX信号発生器に連結され、ドレインはワードラインに連結される。NMOSトランジスタQ2とQ3のドレインはワードラインに接続され、そのソースはQUIET_VSSに連結されている。かつ、PMOSトランジスタQ1とNMOSトランジスタQ2のゲートはローデコーダーに連結され、NMOSトランジスタQ3のゲートはPX信号発生器に連結される。
【０００４】
図２は従来の半導体メモリ装置のバーンインストレス制御回路を示したものである。図２を参照すると前記回路は、ドレインが互いに接続された第１NMOSトランジスタ21及び第２NMOSトランジスタ23と、入力端が前記第１NMOSトランジスタ21のゲートに連結され、出力端が前記第２NMOSトランジスタ23のゲートに連結されたインバーター25とから構成されている。かつ、PWBE(Wafer Bunr-in Enable)信号が第１NMOSトランジスタ21のゲートに連結されており、Vpp(pumping Voltage)とVss(substrate Voltage)がそれぞれ第１NMOSトランジスタ21のソースと第２NMOSトランジスタ23のソースに連結されている。
【０００５】
図２に示された回路を用いて、図１のメモリセルトランジスタQ4にバーンインストレスが印加される方法を説明する。効果的な説明のために、PMOSトランジスタQ1、第１NMOSトランジスタQ2及び第２NMOSトランジスタQ3を有するワードラインドライバ11とそれに連結された素子に限って説明することにする。まず、バーンインストレスが印加される前の待機状態あるいは読出/書込み状態で、ローデコーダー17から出力されるNWE1B(Word line Enable Bar)信号とPX信号発生器19から出力されるPX1Bは論理ハイレベルなので、PMOSトランジスタQ1はターンオフされ、第１NMOSトランジスタQ2と第２NMOSトランジスタQ3はすべてターンオンされてワードラインはQUIET_VSSラインと電気的に連結される。
【０００６】
この際、PWBEは論理ローレベルなので、第４NMOSトランジスタ23がターンオンされてQUIET_VSSラインはVssレベルとなっている。ここで、Vssは接地電圧なのでQUIET_VSSラインは論理ローレベルを示す。従って、メモリセルトランジスタQ4はゲートに印加されたVssによりターンオフされ、メモリセルトランジスタQ4にはバーンインストレスが印加されなくなる。
【０００７】
次に、バーンインストレスを印加するために回路がバーンインモードーになると、PWBEはイネーブルされて論理ハイレベルになる。すると、第３NMOSトランジスタ21はターンオンされ第４NMOSトランジスタ23はターンオフされて、QUIET_VSSラインには(Vpp-Vt)の電圧が印加される。ここで、Vtは第３NMOSトランジスタ21のスレショルド電圧のことを示す。この際、第１NMOSトランジスタQ2と第２NMOSトランジスタQ3がターンオンされているので、ワードラインは（Vpp-Vt)の電圧に上昇する。従って、メモリセルトランジスタQ4は(Vpp-Vt)によりターンオンされ、メモリセルトランジスタQ4にバーンインストレスが印加される。
【０００８】
所定の時間が経ってバーンインストレスが完了すると、PWBEはディスエーブルされて論理ローレベルになる。すると、第３トランジスタ21はターンオフされ第４NMOSトランジスタ23はターンターンオンされて、QUIET_VSSラインの電圧は再びVssに下降する。従って、ワードラインもVssに下降されてメモリセルトランジスタQ4に印加されるバーンインストレスは中止される。
【０００９】
前述したように、従来のバーンインストレス制御回路ではQUIET_VSSラインに発生するノイズを減少させるために、第４NMOSトランジスタ23を構造的に大きく設計して第４NMOSトランジスタ23のターンオン抵抗を最少化させなければならない。かつ、第３NMOSトランジスタ21も構造的に大きく設計しなければならない。何故ならば、半導体の製造工程においてワードラインとビットラインとが相互接し得るが、このような状態でPWBEが論理ハイレベルによりイネーブルされてQUIET_VSSラインが(Vpp-Vt)に上昇すると、QUIET_VSSラインがビットラインと電気的に連結されているため、QUIET_VSSラインの電圧は(Vpp-Vt)以下に減少するからである。
【００１０】
かつ、PWBEの電圧レベルが論理ハイレベルから論理ローレベルに立ち下がったり、論理ローレベルから論理ハイレベルに立ち上がる時、すべてのワードラインはVssあるいは(Vpp-Vt)に転換される。この際、第３NMOSトランジスタ21と第４NMOSトランジスタ23が大きいため、VssとVppのピーク電流は増加するようになる。このように増加されたピーク電流は電気移動(Electro-Migration)現象を招き、QUIET_VSSラインの短絡を招き得る。
【００１１】
【発明が解決しょうとする課題】
本発明は前述した従来の問題点を解決するために案出されたものであり、メモリセルアレーに印加される電圧のピーク電流を減少させ得る半導体メモリ装置のバーンインストレス制御回路を提供するにその目的がある。
【００１２】
本発明の他の目的は、メモリセルアレーに発生するノイズを減少させ得る半導体メモリ装置のバーンインストレス制御回路を提供することである。
【００１５】
【課題を解決するための手段】
前記目的を達成するために本発明による半導体メモリ装置のバーンインストレス制御回路は、バーンインイネーブル信号に制御端が連結され、電源電圧に第１主電極が連結され、第２主電極はＮノードに連結されて、前記バーンインイネーブル信号が論理ハイレベルである時のみに導通して前記電源電圧をＮノードに出力する第１トランジスタと、前記第１トランジスタの第１主電極と第２主電極とに第１主電極と第２主電極とがそれぞれ連結された第２トランジスタと、前記第１トランジスタの制御端に入力端が連結されて前記バーンインイネーブル信号の反転信号を出力する第１論理ゲートと、前記第１論理ゲートの出力端に制御端が連結され、前記Ｎノードに第１主電極が連結され、接地電圧に第２主電極が連結され、前記バーンインイネーブル信号が論理ローレベルである時のみに導通する第３トランジスタと、前記第３トランジスタの第１主電極と第２主電極とに第１主電極と第２主電極とがそれぞれ連結された第４トランジスタと、前記Ｎノードと前記バーンインイネーブル信号を入力として、前記第４トランジスタの制御端に出力端が連結され、前記Ｎノードと前記バーンインイネーブル信号がすべて論理ローレベルである時のみに論理ハイレベルの信号を出力して前記第４トランジスタを導通させる第２論理ゲートと、前記第２論理ゲートの入力端に入力端が連結され、前記第２トランジスタの制御端に出力端が連結され、前記Ｎノードと前記バーンインイネーブル信号がすべて論理ハイレベルである時のみに論理ハイレベルの信号を出力して前記第２トランジスタを導通させる第３論理ゲートとを具備することを特徴とする。
【００１６】
更に、前記第１トランジスタ、第２トランジスタ、第３トランジスタ及び第４トランジスタはNMOSトランジスタであり、前記第１論理ゲートはインバーターであり、前記第２論理ゲートはNORゲートであることが望ましい。かつ、第３論理ゲートは入力端が第２論理ゲートの入力端に連結されたNANDゲートと、前記NANDゲートの出力端に入力端が連結され、出力端は前記第２トランジスタの制御端に連結されたインバーターとから構成されることが望ましい。
【００１７】
前記本発明により、メモリセルアレーに印加されるピーク電流とノイズが減少される。
【００１８】
【発明の実施の形態】
以下、本発明の実施例を添付した図面に基づき更に詳細に説明する。
【００１９】
図３は半導体メモリ装置のバーンインストレス制御回路図である。図３に示された回路は、バーンインイネーブル信号のPWBEを入力として、出力端にPWBEの反転電圧を出力するインバーター35と、前記インバーター35の入力端に一端が連結された第１抵抗37と、前記第１抵抗37の多端と接地との間に連結され、前記第１抵抗37と共に前記PWBEの上昇曲線を緩める第１キャパシター43と、前記第１抵抗37の他端にゲートが連結され、ワードラインドライバ(図１の11)のQUIET_VSSラインにドレインが連結され、ターンオン時にワードライン駆動電圧をワードラインドライバ(図１の11)に供する第１NMOSトランジスタ31と、ドレインが第１NMOSトランジスタ31のドレインに連結され、入力端が前記インバーター35の出力端に連結され、ターンオン時にワードライン駆動電圧をワードラインドライバ(図１の11)に供する第２NMOSトランジスタ33と、前記第１NMOSトランジスタ31のドレインに連結された電源電圧のVpp及び前記第２NMOSトランジスタ35のドレインに連結された接地電圧のVssとから構成されている。
【００２０】
図３の動作状態を説明する。待機状態でPWBEは論理ローレベルなので第１NMOSトランジスタ31はターンオフされ、第２NMOSトランジスタ33はターンオンされて図１のQUIET_VSSラインにはVssが印加される。次に、回路がバーンインモードーになると、PWBE信号は論理ハイレベルになる。すると、第１NMOSトランジスタ31はターンオンされ、第２NMOSトランジスタ33はターンオフされて、QUIET_VSSラインには(Vpp-Vt)の電圧が印加される。従って、メモリセルトランジスタ(図１のQ4)にバーンインストレスが印加される。
【００２１】
バーンインモードをリセットするためには、PWBE信号を論理ハイレベルから論理ローレベルに立ち下がらせる。すると、第１NMOSトランジスタ31がターンオフされ、第２NMOSトランジスタ33がターンオンされて、QUIET_VSSラインの電圧は(Vpp-Vt)からVssに低下される。
【００２２】
前記図３を参照すると、PWBE信号が論理ローレベルから論理ハイレベルにあるいは論理ハイレベルから論理ローレベルに遷移される時、第１NMOSトランジスタ31のゲートに印加される電圧波形の上昇曲線あるいは下降曲線の傾斜は第１抵抗と第１キャパシターにより緩まる。従って、QUIET_VSSに印加されるピーク電流は減少される。かつ、読出/書込み時にはPWBEがいつも論理ローレベルになり、第２NMOSトランジスタ33がいつもターンオンされているので、第２NMOSトランジスタ33のオン抵抗が小さくなりQUIET_VSSラインのノイズが減少される。
【００２３】
図４は本発明の半導体メモリ装置のバーンインストレス制御回路図である。図４の構造はバーンインイネーブル信号のPWBEに入力端が連結され、メモリセルのワードラインドライバに連結されたQUIET_VSSラインにドレインが連結され、第１NMOSトランジスタのターンオン時に前記QUIET_VSSラインにワードライン駆動電圧のVppを供する第１NMOSトランジスタ51と、前記QUIET_VSSラインにドレインが連結されてターンオン時に前記QUIET_VSSラインにワードライン駆動電圧のVppを供する第２トランジスタ53と、前記第１NMOSトランジスタ51と第２NMOSトランジスタ53のソースに連結されたVpp端子と、前記QUIET_VSSラインにドレインが連結されてターンオン時に前記QUIET_VSSラインに接地電圧のVssを供する第３NMOSトランジスタ55と、前記QUIET_VSSラインにドレインが連結されてターンオン時に前記QUIET_VSSラインにVssを供する第４NMOSトランジスタ57と、前記第３NMOSトランジスタ55のソースと第４NMOSトランジスタ57のソースとに同時に接続されてVssと前記QUIET_VSSラインに一方の入力端が連結され、PWBEと第１NMOSトランジスタ51のドレインに現われる信号を第２NMOSトランジスタ53の入力端に供する論理ゲート60と、前記QUIET_VSSラインに一方の入力端が連結されてバーンインイネーブル信号と第４NMOSトランジスタ57のドレインに現われる値を第３NMOSトランジスタ55の入力端に供するNORゲート65と、前記第１NMOSトランジスタ51の入力端と前記論理ゲート60及びNORゲート65の他の入力端に入力端が連結され、出力端が前記第４NMOSトランジスタ57の入力端に連結され、バーンインイネーブル信号の逆相電圧を第４NMOSトランジスタ57に供する第１インバーター67とから構成される。前記論理ゲートは第２NMOSトランジスタ53のゲートに出力端が連結された第２インバーター61と、前記第２インバーター61の入力端に出力端が連結されたNANDゲート63とから構成される。
【００２４】
図４の動作状態を説明することにする。待機状態でPWBEは論理ローレベルなので、第１NMOSトランジスタ51と第２NMOSトランジスタ53はターンオフされ、第３NMOSトランジスタ55と第４NMOSトランジスタ57はターンオンされて、図１のQUIET_VSSラインにはVssが印加される。次に、バーンインモードになると、PWBE信号は論理ハイレベルになる。すると、瞬間的に第１NMOSトランジスタ51がターンオンされ、第４NMOSトランジスタはターンオフされて、QUIET_VSSラインには(Vpp-Vt)の電圧が印加される。この際、NANDゲート63の入力はすべて論理ハイレベルなので、第２NMOSトランジスタ53もターンオンされる。かつ、NORゲート65の入力はすべて論理ハイレベルなので、第３NMOSトランジスタ55はターンオフされる。従って、メモリセルトランジスタ(図１のQ4)にバーンインストレスが印加される。
【００２５】
バーンインモードーをリセットするためには、PWBEを論理ハイレベルから論理ローレベルに立ち下がらせる。すると、第１NMOSトランジスタ51と第２NMOSトランジスタ53はターンオフされ、第３NMOSトランジスタ55と第４NMOSトランジスタ57はターンオンされ、QUIET_VSSラインの電圧は(Vpp-Vt)からVssに低下されて、メモリセルトランジスタ(図１のQ4)にはバーンインストレスが印加されなくなる。
【００２６】
前記図４を参照すると、PWBEが論理ローレベルから論理ハイレベルに立ち上がる時には第１NMOSトランジスタ51のみがターンオンされる。従って、待機状態で論理ローレベルであったQUIET_VSSラインは第１NMOSトランジスタ51を通じて論理ハイレベルに上昇する。次に、第２NMOSトランジスタ53がターンオンされて、第１NMOSトランジスタ51と第２NMOSトランジスタ53のVds(ソース-ドレイン間の電圧)が小さくなり、QUIET_VSSに印加されるピーク電流は小さくなる。かつ、PWBEが論理ハイレベルから論理ローレベルに立ち下がる時にも、初期には第４NMOSトランジスタ57のみがターンオンされ、QUIET_VSSラインを(Vpp-Vt)からVssに下降させる。次に、第３NMOSトランジスタ55がターンオンされることにより、ピーク電流は小さくなる。
【００２７】
かつ、読出/書込み辞にはPWBEがいつも論理ローレベルになり、第３NMOSトランジスタ55と第４NMOSトランジスタ57がいつもターンオンされているので、第３NMOSトランジスタ55と第４NMOSトランジスタ57のターンオン抵抗は小さくなり、QUIET_VSSラインのノイズは減少される。
【００２８】
【発明の効果】
本発明によると、バーンインモードーにおいてメモリセルアレーに印加されるピーク電流が減少され、読出/書込み時にメモリセルアレーに印加されるノイズも最小限に減少される。
【図面の簡単な説明】
【図１】  一般的なDRAM半導体装置の回路図である。
【図２】  従来の半導体メモリ装置のバーンインストレス制御回路図である。
【図３】  半導体メモリ装置のバーンインストレス制御回路図である。
【図４】  本発明による半導体メモリ装置のバーンインストレス制御回路図である。
【図１】
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【図２】
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【図３】
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【図４】
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