(57)【特許請求の範囲】
【請求項１】
データ信号の識別タイミングを与えるクロック信号を発生するタイミング回路において、
データ信号を２分岐する分岐手段、
分岐手段から分岐出力される第１のデータ信号のデューティをモニタするデューティモニタ手段、
分岐手段から出力される第２のデータ信号のデューティを可変するデューティ可変手段、
デューティモニタ手段からのデューティ情報に基づいて出力データ信号のデューティが所定値になるようにデューティ可変手段を制御する制御回路、
デューティ可変手段から出力されるデータ信号と同期したデータ識別用のクロック信号を発生するクロック発生部、
を備え、前記デューティ可変手段の機能を、信号入力端子とリファレンス端子を備え、前記クロック発生部を形成するEXOR回路で代用させ、該EXOR回路の信号入力端子に前記第２のデータ信号を入力し、リファレンス端子に制御回路から出力されるリファレンス信号を入力してデータ信号のデューティを可変する、
ことを特徴とするタイミング回路。
【請求項２】
データ信号の識別タイミングを与えるクロック信号を発生するタイミング回路において、
データ信号のデューティを可変するデューティ可変手段、
デューティ可変手段より出力されるデータ信号から抽出されるクロック成分の大きさを検出するクロック成分検出器、
抽出されるクロック成分が最大になるようにデューティ可変手段を制御してデューティを可変する制御回路、
デューティ可変手段から出力されるデータ信号と同期したデータ識別用のクロック信号を発生するクロック発生部、
を備えたことを特徴とするタイミング回路。
【請求項３】
前記デューティ可変手段は、信号入力端子と入力信号の増幅中心レベルを規定するリファレンス端子を備えたアンプを有し、信号入力端子に前記データ信号を入力し、リファレンス端子に制御回路から出力されるリファレンス信号を入力して該アンプより出力するデータ信号のデューティを可変することを特徴とする請求項２記載のタイミング回路。
【請求項４】
前記デューティ可変手段の機能を、信号入力端子とリファレンス端子を備え、前記クロック発生部を形成するEXOR回路で代用させ、該EXOR回路の信号入力端子にデータ信号を入力し、リファレンス端子に制御回路から出力されるリファレンス信号を入力してデータ信号のデューティを可変することを特徴とする請求項２記載のタイミング回路。
【請求項５】
前記制御回路は、
低周波信号を発生する発振器、クロック成分が最大になるようにリファレンス信号を発生するリファレンス発生部、リファレンス信号に低周波信号を重畳して前記デューティ可変手段のリファレンス端子に入力する手段を備え、
前記デューティ可変手段はデューティが前記低周波数で変動するデータ信号を出力し、
クロック成分検出器は前記デューティ可変手段の出力信号を低周波信号で同期検波することによりデータ信号クロック成分の大小を検出することを特徴とする請求項３または請求項４記載のタイミング回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は高速光通信システムの光受信回路におけるタイミング回路に係わり、特に、受信したデータ信号の識別タイミングを与えるクロック信号を発生するタイミング回路に関する。
【０００２】
【従来の技術】
高速光通信システムの光受信回路は、伝送により歪んだデータ波形、あるいは、雑音がのったデータ波形をきれいなデジタル信号に変換するものであり、いわゆるデータ再生を行うものである。かかるデータ再生に際して、光受信回路は受信したデータ信号を用いてクロック信号を発生し、このクロック信号の発生タイミングを基準にして識別部でデータの再生を行う。
【０００３】
図１９は光通信システムにおける光受信機の構成例であり、１は光電気変換回路で、光信号を電気信号に変換するもの、２は光電気変換回路から出力される例えば10Gbpsのデータ信号を等化増幅する等化増幅回路、３はタイミング回路で、受信したデータ信号からそのビットレートと同じ周波数のクロック信号を取り出すもの、４はタイミング回路から出力されるクロック信号を用いてデータ信号を識別する識別回路である。光ファイバを通って送られて来た光信号を光電気変換回路１により電気信号に変換し、等化増幅回路２で等化増幅を行い、タイミング回路３で等化波形あるいはアンプ出力からクロック信号を取り出して識別回路５をトリガーし、識別回路４は等化波形がサンプリング時点で”０”であるか”１”であるか判定して元の符号パルスを復元する。伝送路での遅延時間の変化等が有るため、受信データ信号と同期したクロック信号で識別回路５をトリガする。
【０００４】
光通信では、伝送路符号としてＮＲＺ符号とＲＺ符号等が用いられ、600Mbps以上の光通信装置では、電気回路や光デバイスの所要帯域の要求が緩いＮＲＺ符号が標準となっている。ＮＲＺ符号を用いた場合、データ信号にはクロック成分がないため、データ信号を処理してクロック信号を生成する必要がある。かかるクロック信号を生成する光受信器のタイミング回路には、従来、(1) タイミングフィルタを用いる構成（図２０）と、（2) ＰＬＬを用いる構成（図２１）がある。
【０００５】
図２０はタイミングフィルタを用いたタイミング回路の構成図であり、入力したデータ信号の立ち上がり、立ち下がりを検出する非線形抽出回路１１０と、中心周波数がデータのビットレートと同一周波数を有するバンドパスフィルタ１１１と、狭帯域増幅器であるリミッタアンプ１１２から構成されている。非線形回路１１０は、データ信号を二分岐する二分岐回路１１０ａと、分岐された一方のデータ信号を所定時間（１ビットに相当する時間の１／２）遅延する遅延回路１１０ｂと、データ信号と遅延回路の出力信号の排他的論理和演算を行ってデータ信号の立ち上がり及び立ち下がりでパルスを有するエッジ信号を発生するＥＸＯＲ回路（イクスクルーシブオア回路）１１０ｃを有している。図２２は動作波形図であり、ＥＸＯＲ回路１１０ｃはデータ信号の立ち上がり、立ち下がりを検出してパルスを発生し、バンドパスフィルタ１１１はＥＸＯＲ回路出力よりデータのビットレートと同一周波数を有するクロック成分を抽出し、リミッタアンプ１１２はクロック成分を一定振幅に増幅する。尚、非線形抽出回路１１０は図２０に示した構成以外に微分回路と全波整流回路を組み合わせた構成などが提案されている。
【０００６】
図２１はＰＬＬを用いたタイミング回路の構成図であり、データ信号とクロック信号の位相を比較する位相比較回路１２１と、位相比較回路の出力レベルを変換するレベル変換器１２２と、レベル変換器より出力される位相差に応じた電圧信号を平滑化するループフィルタ１２３と、ループフィルタ出力に応じた周波数を有するクロック信号を発生する電圧制御発振器（ＶＣＯ）１２４を備えている。位相比較回路１２１の構成例としては、図２３及び図２４に示す構成が提案されている。
【０００７】
図２３の位相比較回路は、データ信号DATAの立ち上がり、立ち下がり別にクロック信号CLOCKとの位相を比較し、立ち上がり、立ち下がりにおける位相を合成してＰＬＬ制御を行うもので、位相比較回路として機能する２つのＤ型フリップフロップ（Ｄ−ＦＦ）２０１，２０２と、データ信号DATAの論理を反転する反転ゲート２０３と、Ｄ−ＦＦ出力を加算する加算器（ＡＤＤＥＲ）２０４を備えている。
Ｄ−ＦＦは、クロック入力端子（Ｃ端子）に入力された信号(データ信号DATA,*DATA)の立ち上がりで、データ入力端子（Ｄ端子）に入力された信号(クロック信号CLOCK)のレベル("1"または"0")を記憶して出力すると共に、該レベルを次のデータ信号の立ち上がりまで保持する。従って、図２５の(1)に示すようにクロック信号CLOCKの位相がデータ信号DATAより遅れている場合には、Ｄ−ＦＦはローレベル（＝ＥL）の信号Ｄ−ＦＦ OUTを出力する。また、図２５の(2)に示すようにクロック信号CLOCKの位相がデータ信号DATAより進んでいる場合には、Ｄ−ＦＦはハイレベル（＝ＥH）の信号Ｄ−ＦＦ OUTを出力する。
【０００８】
従って、Ｄ−ＦＦ２０１はデータの立ち上がり時におけるクロック位相に応じた信号を出力し、Ｄ−ＦＦ２０２はデータの立ち下がり時におけるクロック位相に応じた信号を出力し、加算器２０４はこれらを合成してなる位相検出信号ＰＤＳを出力する。ＰＬＬ構成のタイミング回路は、この位相検出信号ＰＤＳが設定レベルになるように制御する。例えば、データ信号のデューティが変化してデューティが１００％以下になると、データ信号の立ち上がりがクロック位相に対して遅れ、立ち下がりがクロック位相に対して進む。この遅れ量と進み量に応じた位相検出信号ＰＤＳが位相検出回路１２１より出力し、タイミング回路は位相検出信号ＰＤＳが設定レベルになるように、すなわち、遅れ量と進み量が等しくなるようにクロック信号CLOCKを発生する。
【０００９】
図２４の位相比較回路は、データ信号DATAの立ち上がり、立ち下がりエッジを検出し、その検出波形である立ち上がりエッジＥＧＵ、立ち下がりエッジＥＧＤとクロック信号CLOCKとで位相比較を行うもので、エッジ検出回路２５１とＤ−ＦＦ２５２を備えている。Ｄ−ＦＦ２５２は、立ち上がりエッジＥＧＵ、立ち下がりエッジＥＧＤ発生時のクロックCLOCKのレベルを位相検出信号ＰＤＳとして出力するＤ−ＦＦ２５２を備えている。この位相検出回路は、エッジ検出回路２５１を設けることによＤ−ＦＦを１つにしたもので、図２３の位相比較回路と同様に動作する。
【００１０】
図２６はクロック信号CLOCKとデータ信号DATA間の位相差θと位相検出出力（位相検出信号ＰＤＳ）の関係を示す説明図であり、データ信号DATAのデューティが１００％で、データ信号DATAがクロックCLOCKに対して位相が進んでいる場合を示している。デューティとは、その厳密な定義は後述するが、わかりやすくいうと、ビットレートをｆ（＝１／Ｔ）とするとき、データ”１”の期間Ｔ1とＴの比である。図のようにデューティが１００％の場合（Ｔ＝Ｔ1）、データの立ち上がりとクロックの位相関係は、データの立ち下がりとクロックの位相関係と同じである。このため、位相検出器出力（位相検出信号ＰＤＳ）は周期Ｔ／２で交番する矩形波形になる。
【００１１】
データ信号DATAのＬＯＷレベルとＨＩＧＨレベルの切り換わる点にクロック信号CLOCKの立ち上がり位相を制御することにより、クロック信号CLOCKとデータ信号DATAの位相関係を固定することができる。しかし、位相検出信号ＰＤＳは図示のようにＬＯＷレベルとＨＩＧＨレベルの切り換え特性が急峻なため（２値であるため）、連続したクロック信号の位相制御ができず、制御が不安定になる。すなわち、上記２値の位相検出信号ＰＤＳを用いてクロック信号を発生し、該クロック信号を位相検出回路にフィードバックしてデータ信号とクロック信号の位相を一致させるようにすると、位相検出信号ＰＤＳの不連続点で制御が不安定になる。そこで、Ｄ−ＦＦのCLOCKリファレンス端子に微小な低周波信号を重畳して変調する。このようにすれば、クロック入力端子Ｃに入力されたデータ信号DATAの位相に変動を与えることができ、位相比較回路から出力する位相検出信号ＰＤＳを図２６の点線で示すように目標位相（θ＝０）を中心になだらかに傾斜させることができ、制御を安定に行うことができる。
【００１２】
【発明が解決しようとする課題】
従来、高速光通信システムでは、ＮＲＺ符号を用いており、伝送前後でデューティはほぼ１００％である。しかし、伝送速度の高速化に伴い、１ビット当たりのパルス幅が狭くなり、非線形効果の影響や光ファイバの波長分散の影響を受け、伝送波形が大きく歪むようになってきた。図２７（ａ）はデューティ１００％の送信光波形、図２７（ｂ）はデューティが１００％以下になった場合の伝送光波形（左側）と等化波形（右側）、図２７（ｃ）はデューティが１００％以上になった場合の伝送光波形（左側）と等化波形（右側）である。
このように波形歪みにより、受信波形のデューティは大きく変化し、伝送条件によりデューティが５０％〜１２０％と変化する。なお、デューティとは図２７を参照すると、波高値の中央値での１パルスの占める時間幅（Ｔ1）の１タイムスロットＴに対する割合と定義する。
【００１３】
分散補償ファイバ等を伝送路に挿入することにより伝送波形のゆがみを緩和することもできるが、高いコストが必要になり、かかる付加部品を使用せず、できるだけ長距離伝送を行えることが望ましい。このため、光受信機では分散補償することなく、大きく歪んだ波形を受信し、元のデータを正しく再生することが求められている。
また、文献（1992年電子情報通信学会春季大会、頁 4-77、 斉藤他、 「IM-DD光直接増幅中継系における符号形式の比較」)に示されるように、伝送条件によっては伝送符号としてＲＺ符号を用いた方が伝送特性が改善する場合がある。このため、ＲＺ符号、ＮＲＺ符号どちらにも対応ができることが望ましい。ＲＺ符号を用いた場合、光受信器の入力波形のデューティは５０％となる。
【００１４】
さて、デューティが可変すると、タイミング回路の動作に悪影響を及ぼす。すなわち、タイミングフィルタを用いた図２０のタイミング回路において、デューティが変化すると、データの立ち上がり検出パルスの位置が遅れ、データの立ち下がり検出パルスの位置が進み、これらパルスが合成されてクロック成分が抽出される。抽出されるクロック成分の位相は変化しないが、キャンセルする部分が生じるため、抽出されるクロック成分が減少する。そして、デューティが５０％になると、立ち上がり検出パルスと立ち下がり検出パルスの位相関係が逆相になるため、ビットレートのクロック成分が零となり、非線形抽出回路１１０が正常に動作しなくなる。図２８はデューティが１００％、７５％、５０％の場合のＥＸＯＲ出力波形を示し、デューティが５０％になるとビットレートの周波数成分がなくなることが判る。以上はデューティが減小した場合であるが増加する場合も同様であり、デューティと抽出クロック成分の大きさの関係は図２９に示すようになる。尚、デューティが５０％近くになると、雑音の影響により入力デューティ信号の位相が揺らぎ、また、ビットレートのクロック成分が零になり、非線形抽出回路が正常に動作しなくなる。
【００１５】
一方、ＰＬＬを用いた図２１のタイミング回路において、位相検出回路１２１を図２４の位相検出回路で構成する場合には、タイミングフィルタを用いるタイミング回路と同様に、デューティ５０％になると、正常に動作しなくなる。また、位相検出回路１２１を図２３の位相検出回路で構成する場合には、デューティが狭く(または広く)なってくると、位相検出特性（位相検出信号ＰＤＳの波形）が図３０の(6)に示すようになり、
(100-デューティ(%))×360°/100
で与えられる長さのＨＩＧＨ，ＬＯＷレベルの中間レベルＭＬＶが発生する。
【００１６】
図３０において、
(1)はＤ−ＦＦ２０１、２０２のＤ端子に入力されるクロックCLOCK、
(2)はＤ−ＦＦ ２０１のＣ端子に入力されるデータ信号DATAで、点線はデューティ１００％、実線はデューティ１００％以下の場合、
(3)はＤ−ＦＦ ２０１から出力されるＤ−ＦＦ出力（立ち上がり検出出力）と位相差θの関係を示す位相差・Ｄ−ＦＦ出力特性、、
(4)はＤ−ＦＦ ２０２のＣ端子に入力される反転データ信号*DATA(データ信号の反転信号)、
(5)はＤ−ＦＦ ２０２から出力されるＤ−ＦＦ出力（立ち下がり検出出力）と位相差θの関係を示す位相差・Ｄ−ＦＦ出力特性、
(6) はＤ−ＦＦ２０１、２０２の出力を合成した位相検出出力(位相検出信号ＰＤＳ）、である。
【００１７】
尚、図３０の波形図はＤ−ＦＦのクロックリファレンス端子に低周波信号を重畳せず、従って、データ信号の位相に摂動を与えない場合である。しかし、実際にはクロックリファレンス端子に低周波信号が印加され、各Ｄ−ＦＦ出力はなだらかな傾斜をもっている（図２６参照）。デューティに依らずにDATA信号とクロック信号CLOCKとの位相関係を一定にするため、図３０の(6) のＡ点に位相を固定したい。このＡ点を検出するためには、デューティが１００％からずれた分だけ余分に、クロック入力端子Ｃに入力されるデータ信号の位相に与える変動量を増やす必要がある。すなわち、希望の固定点をさがすために重畳するクロックリファレンス端子への低周波重畳成分が増加することになる。しかし、クロックリファレンス端子に印加する電圧を可変して実現できる位相変調量には限界があり、大きな位相可変量を確保することが困難であった。
【００１８】
以上より、本発明の目的は、入力波形歪みが大きく、波形デューティの変化が大きい場合でも、安定に動作するタイミング回路を提供することである。
本発明の別の目的は、データ信号のデューティが変化しても１００％にできるタイミング回路を提供することである。
本発明の目的は簡単な構成でデューティが変化しても、正常に動作するタイミング回路を提供することである。
【００１９】
【課題を解決するための手段】
（Ａ）本発明の第１のタイミング回路
図１は本発明の第１のタイミング回路の原理説明図で、フィードフォワード制御でデューティを１００％にするタイミング回路の原理説明図である。図中、１１はデータ信号DATAを２分岐する分岐手段、１２は分岐手段から分岐出力される第１のデータ信号のデューティをモニタするデューティモニタ手段、１３は分岐手段から出力される第２のデータ信号のデューティを可変するデューティ可変手段、１４はデューティモニタ手段からのデューティ情報に基づいて出力データ信号のデューティが所定値（例えば１００％）になるようにデューティ可変手段１３を制御する制御回路、１５はデューティ可変手段から出力されるデータ信号と同期したデータ識別用のクロック信号を発生するクロック発生部である。
【００２０】
具体的に、デューティモニタ手段１２は、データ信号の平均値をデューティ情報として出力する平均値回路で構成される。また、デューティ可変手段１３は、信号入力端子と入力信号の増幅中心レベルを規定するリファレンス端子を備えたアンプで構成され、信号入力端子にデータ信号を入力し、リファレンス端子に制御回路１４から出力されるリファレンス信号を入力してアンプより出力するデータ信号のデューティを可変する。クロック発生部１５は図２０に示すタイミングフィルタを用いた従来のタイミング回路、あるいは、図２１に示すＰＬＬを用いた従来のタイミング回路で構成する。
【００２１】
かかる構成によれば、フィードフォワード制御により簡単な構成で出力データ信号のデューティを１００％にでき、従って、入力波形歪みが大きく、波形デューティの変化が大きい場合でも、安定にデータ識別用のクロック信号を発生することができる。
この場合、クロック発生部１５におけるデジタル回路のうち信号入力端子とリファレンス端子を備えたデジタル回路（例えばＥＸＯＲ回路）内蔵のアンプでデューティ可変手段を構成するようにすれば、デューティ可変手段を省略でき、回路構成をますます簡単にすることができる。
【００２２】
（Ｂ）本発明の第２のタイミング回路
図２は本発明の第２のタイミング回路の原理説明図で、フィードバック制御でデューティを１００％にするタイミング回路の原理説明図である。図中、２１はデータ信号のデューティを可変するデューティ可変手段、２２はデューティ可変手段から出力されるデータ信号のデューティをモニタするデューティモニタ手段、２３はデューティモニタ手段からのデューティが所定値（例えば１００％）になるようにデューティ可変手段２１を制御する制御回路、２４はデューティモニター手段２２から出力されるデータ信号と同期したデータ識別用のクロック信号を発生するクロック発生部である。
【００２３】
具体的に、デューティモニタ手段２２は、データ信号の平均値をデューティ情報として出力する平均値回路で構成される。また、デューティ可変手段２１は、信号入力端子と入力信号の増幅中心レベルを規定するリファレンス端子を備えたアンプで構成され、信号入力端子にデータ信号を入力し、リファレンス端子に制御回路２３から出力されるリファレンス信号を入力してアンプより出力するデータ信号のデューティを可変する。クロック発生部２４は図２０に示すタイミングフィルタを用いた従来のタイミング回路、あるいは、図２１に示すＰＬＬを用いた従来のタイミング回路で構成する。
【００２４】
かかる構成によれば、フィードバック制御により簡単な構成でデータ信号のデューティを１００％にでき、従って、入力波形歪みが大きく、波形デューティの変化が大きい場合でも、安定にデータ識別用のクロック信号を発生することができる。
また、デューティ可変手段を、信号入力端子とリファレンス端子に入力されるデータ信号とリファレンス信号の差に応じた正転信号及び反転信号を出力する差動アンプで構成し、制御回路は正転信号及び反転信号の平均値が一致するように差動アンプのリファレンス信号レベルを制御してデューティを可変する。このようにデューティ可変手段を差動アンプで構成すれば、予めリファレンス値を求めて記憶しておく必要がなく構成を簡単にできる。
【００２５】
（Ｃ）本発明の第３のタイミング回路
図３は本発明の第３のタイミング回路の原理説明図で、クロック成分が最大になるようにフィードバック制御し、これによりデューティを１００％にするタイミング回路の原理説明図である。図中、３１はデータ信号DATAのデューティを可変するデューティ可変手段、３２はデューティ可変手段３１より出力されるデータ信号から非線形抽出されたクロック成分の大きさを検出するクロック成分検出器、３３はクロック成分が最大になるようにデューティ可変手段を制御してデューティを可変する制御回路、３４はデューティ可変手段から出力されるデータ信号と同期したデータ識別用のクロック信号を発生するクロック発生部である。
【００２６】
具体的には、デューティ可変手段３１は、信号入力端子と入力信号の増幅中心レベルを規定するリファレンス端子を備えたアンプで構成し、信号入力端子に前記データ信号DATAを入力し、リファレンス端子に制御回路３３から出力されるリファレンス信号を入力して該アンプより出力するデータ信号のデューティを可変する。制御回路３３は、(1) 低周波信号を発生する発振器、(2) クロック成分が最大になるようにリファレンス信号を発生するリファレンス発生部、(3) リファレンス信号に低周波信号を重畳して前記デューティ可変手段（アンプ）３１のリファレンス端子に入力する手段を備え、デューティ可変手段（アンプ）３１はデューティが低周波で摂動するデータ信号から出力し、クロック成分検出器３２はデューティ可変手段３１の出力側の信号から抽出したクロック成分を低周波信号で同期検波することによりクロック成分の大小を検出する。クロック発生部３４は図２０に示すタイミングフィルタを用いた従来のタイミング回路で構成する。
【００２７】
かかる構成によれば、フィードバック制御によりデータ信号のデューティを１００％にでき、従って、入力波形歪みが大きく、波形デューティの変化が大きい場合でも、安定にデータ識別用のクロック信号を発生することができる。
また、クロック発生部３４におけるデジタル回路のうち信号入力端子とリファレンス端子を備えたデジタル回路（例えばＥＸＯＲ回路）内蔵のアンプでデューティ可変手段を構成するようにすれば、デューティ可変手段を省略でき、回路構成をますます簡単にすることができる。
【００２８】
【発明の実施の形態】
（Ａ）第１実施例
（ａ）構成
図４は本発明の第１実施例のタイミング回路の構成図であり、フィードフォワード制御でデューティを１００％にする構成を有している。図中、１１はデータ信号DATAを２分岐する分岐回路、１２はデータ信号のデューティをモニタするデューティモニタ手段としての平均値回路で、例えば、積分回路である。平均値回路１２は分岐回路から分岐出力される第１のデータ信号DATA1の平均値を求め、該平均値をデューティ情報として出力する。データ信号DATAはスクランブル処理により、その"1"の数と"0"の数が等しくなっている。従って、平均値回路１２から出力される平均値は図５に示すようにデューティに比例する。すなわち、平均値はデータ信号のデューティ情報を含んでいる。
【００２９】
１３は分岐回路から出力される第２のデータ信号DATA2のデューティを可変するデューティ可変回路であり、信号入力端子ｉｎと入力信号の増幅中心レベルを規定するリファレンス端子ｒｅｆを備えたアンプ１３ａで構成されている。信号入力端子にデータ信号を入力し、リファレンス端子ｒｅｆにリファレンス信号を入力し、リファレンス信号のレベルを制御することによりアンプ１３ａから出力するデータ信号のデューティを変化することができる。例えば、図６（ａ）に示すようにデータ信号DATAのデューティが１００％の場合、リファレンスレベルをデータ信号の中心レベルＶr0にし、図６（ｂ）に示すようにデューティが１００％以上の場合、リファレンスレベルをデータ信号の中心レベルＶroより大きいＶruとする。また、図示しないがデューティが１００％以下の場合、リファレンスレベルをデータ信号の中心レベルＶroより小さいレベルとする。
【００３０】
図７はアンプ１３ａの出力波形のリファレンスレベル依存性の説明図であり、図７（ａ）はアンプ入力信号（データ信号）のデューティが１００％以上の場合に、リファレンスレベルを中心レベルＶroとした場合の出力波形である。アンプ入力信号であるデータ信号はリファレンスレベルＶroを中心に増幅され、＋側、−側の飽和レベルでカットされて出力され、その出力波形のデューティは右側に示すように１００％以上になる。図７（ｂ）はアンプ入力信号（データ信号）のデューティが１００％以上の場合、リファレンスレベルを中心レベルＶroより大きなＶruとした場合の出力波形である。アンプ入力信号であるデータ信号はリファレンスレベルＶruを中心に増幅され、＋側、−側の飽和レベルでカットされて出力され、その出力波形のデューティは右側に示すように１００％になる。すなわち、データ信号DATAのデューティが１００％でなくても、該デューティに応じてアンプ１３ａのリファレンスレベルを制御することにより出力信号のデューティを１００％にすることができる。
【００３１】
図４に戻って、１４は制御回路であり、アンプ１３ａから出力されるデータ信号のデューティが１００％になるように該アンプ１３ａのリファレンスレベルを決定し、リファレンス信号をリファレンス端子ｒｅｆに入力するものである。入力するデータ信号のデューティと該データ信号の平均値Ｖｍは比例するから、予め、種々の平均値（デューティ）Ｖｍに対応させて、アンプ１３ａの出力波形のデューティが１００％になるリファレンスレベルを測定し、その対応をテーブルＴＢＬに設定しておく。このようにすれば、制御回路１４はテーブルＴＢＬを参照することにより、入力データ信号の平均値Ｖｍより出力波形のデューティを１００％にするためのリファレンスレベルを決定してアンプ１３ａのリファレンス端子に入力できる。
１５はクロック発生部であり、デューティ可変回路であるアンプ１３から出力されるデータ信号と同期したデータ識別用のクロック信号ＣＬＫを発生する。このクロック発生部は図２０に示すタイミングフィルタを用いた従来のタイミング回路、あるいは、図２１に示すＰＬＬを用いた従来のタイミング回路で構成される。
【００３２】
（ｂ）動作
第１実施例において、分岐回路１１は入力データ信号DATAを２分岐して、平均値回路１２とデューティ可変回路１３のアンプ１３ａに入力する。平均値回路１２はデータ信号の平均値Ｖｍを演算して制御回路１４に入力し、制御回路１４はテーブルＴＢＬを参照して入力された平均値Ｖｍに応じたリファレンスレベルを求め、該リファレンスレベルを有するリファレンス信号を発生してアンプ１３ａのリファレンス端子ｒｅｆに入力する。アンプ１３ａはリファレンスレベルを中心に入力信号を増幅し、デューティ１００％の波形を有するデータ信号をクロック発生部１５に入力する。クロック発生部１５はアンプ１３ａから入力したデータ信号と同期したデータ識別用のクロック信号ＣＬＫを発生し、該クロックを図示しない光受信機（図１９）の識別回路に入力する。
以上のように、第１実施例によれば、フィードフォワード制御により簡単な構成でデータ信号のデューティを１００％にしてクロック発生部１５に入力できる。このため、入力波形歪みが大きく、波形デューティの変化が大きい場合でも、安定にデータ識別用のクロック信号を発生して識別回路に入力でき、識別回路は入力データを正しく識別して再生することができる。
【００３３】
（ｃ）第１変形例
第１実施例ではデューティ可変手段としてのアンプ１３ａを別途設けた。ところで、クロック発生部１５におけるデジタル回路には信号入力端子とリファレンス端子を備えたもの、例えば、ＥＸＯＲ回路があり、このＥＸＯＲ回路が内蔵するアンプで第１実施例におけるデューティ可変手段としてのアンプの機能を代用することができる。
図８は第１実施例の変形例であるタイミング回路の構成図であり、図４の第１実施例と同一部分には同一符号を付している。１１は分岐回路、１２は平均値回路、１４は制御回路、１５はクロック発生部である。
【００３４】
クロック発生部１５は図２０に示すタイミング回路と同一の構成を備えている。すなわち、クロック発生部１５は、入力するデータ信号を二分岐する二分岐回路１５ａと、分岐された一方のデータ信号を所定時間遅延する遅延回路１５ｂと、データ信号と遅延回路の出力信号の排他的論理和演算を行ってデータ信号の立ち上がり及び立ち下がりでパルスを有するエッジ信号を発生するＥＸＯＲ回路１５ｃと、ＥＸＯＲ回路出力よりデータのビットレートと同一周波数を有するクロック成分を抽出して出力するバンドパスフィルタ１５ｄと、クロック成分を一定振幅に増幅するリミッタアンプ１５ｅを備えている。
【００３５】
ＥＸＯＲ回路１５ｃはデジタルＩＣで構成されており、図９に示すように２つのアンプ15c-1、15c-2と、ＥＸＯＲゲート15c-3を備えている。各アンプ15c-1、15c-2はそれぞれ信号入力端子ＩＮ１，ＩＮ２とリファレンス端子ｒｅｆ１，ｒｅｆ２を有し、リファレンスレベルを中心に入力信号を増幅する。すなわち、図４のアンプ１３ａと同様に、各アンプ15c-1、15c-2はリファレンスレベルを変えることにより出力信号のデューティを変えることができる。
そこで、予め、データ信号の種々の平均値（デューティ）に応じて、アンプ15c-1、15c-2の出力波形のデューティが１００％になるリファレンスレベルを測定し、その対応をテーブルＴＢＬに設定しておく。このようにすれば、制御回路１４はテーブルＴＢＬを参照することにより、入力データ信号の平均値より出力波形のデューティを１００％にするためのリファレンスレベルを決定してアンプ15c-1、15c-2のリファレンス端子に入力できる。
この変形例によれば、クロック発生部１５を形成するデジタル回路（例えばＥＸＯＲ回路）内蔵のアンプでデューティ可変手段の機能を代用させることができ、第１実施例のデューティ可変手段としてのアンプ１３ａを省略でき、回路構成を簡単にすることができる。
【００３６】
（ｄ）第２変形例
図１０は第１変形例と同一原理に基づいた第２の変形例であり、クロック発生部をＰＬＬで構成した場合で、図４の第１実施例と同一部分には同一符号を付している。図中、１１は分岐回路、１２は平均値回路、１４は制御回路、１５はクロック発生部である。
クロック発生部１５は図２１に示すタイミング回路と同一の構成を備え、該タイミング回路の位相比較回路として図２４の構成を備えている。すなわち、クロック発生部１５は、データ信号とクロック信号の位相を比較する位相比較回路１６ａと、位相比較回路の出力レベルを変換するレベル変換器１６ｂと、レベル変換器より出力される位相差に応じた電圧信号を平滑化するループフィルタ１６ｃと、ループフィルタ出力に応じた周波数を有するクロック信号を発生する電圧制御発振器（ＶＣＯ）１６ｄを備えている。
【００３７】
位相比較回路１６ａは、分岐回路１１から入力するデータ信号DATAの立ち上がり、立ち下がりエッジを検出し、立ち上がりエッジＥＧＵ、立ち下がりエッジＥＧＤとクロック信号ＣＬＫとの位相比較を行うもので、エッジ検出回路１７とＤ型フリップフロップ（Ｄ−ＦＦ）１８で構成されている。Ｄ−ＦＦ１８は、データ信号の立ち上がりエッジＥＧＵ、立ち下がりエッジＥＧＤ発生時のクロックＣＬＫのレベル（ローレベル／ハイレベル）を位相検出信号ＰＤＳとして出力し、ＰＬＬ構成のクロック発生部１５は、この位相検出信号が設定レベルになるように制御する。
【００３８】
エッジ検出回路１７は、入力するデータ信号を二分岐する二分岐回路１７ａと、分岐された一方のデータ信号を所定時間遅延する遅延回路１７ｂと、データ信号と遅延回路の出力信号の排他的論理和演算を行ってデータ信号の立ち上がり及び立ち下がりでパルスを有するエッジ信号を発生するＥＸＯＲ回路１７ｃを備え、ＥＸＯＲ回路１７ｃは図９に示す構成を有している。従って、第１変形例と同様に、ＥＸＯＲ回路１７ｃのリファレンスレベルを変えることにより該ＥＸＯＲ回路が内蔵するアンプの出力信号のデューティを変えることができる。
この第２変形例によれば、第１変形例と同様に、クロック発生部１５を形成するデジタル回路（例えばＥＸＯＲ回路）内蔵のアンプでデューティ可変手段を構成することができ、第１実施例のデューティ可変手段としてのアンプ１３ａを省略でき、回路構成を簡単にすることができる。
【００３９】
（Ｂ）第２実施例
（ａ）構成
図１１は本発明の第２実施例のタイミング回路の構成図であり、フィードバック制御でデューティを１００％にする構成を有している。図中、２１はデータ信号DATAのデューティを可変するデューティ可変回路であり、信号入力端子ｉｎと入力信号の増幅中心レベルを規定するリファレンス端子ｒｅｆを備えたアンプ２１ａで構成されている。信号入力端子ｉｎにデータ信号を入力し、リファレンス端子ｒｅｆに入力するリファレンス信号のレベルを制御することによりアンプ２１ａから出力するデータ信号のデューティを変化することができる。例えば、図６（ａ）に示すようにデータ信号DATAのデューティが１００％の場合には、リファレンスレベルをデータ信号の中心レベルＶr0にし、図６（ｂ）に示すようにデューティが１００％以上の場合には、リファレンスレベルをデータ信号の中心レベルＶroより大きいＶruとする。また、図示しないがデューティが１００％以下の場合には、リファレンスレベルをデータ信号の中心レベルＶroより小さいレベルとする。
【００４０】
２２はアンプから出力されるデータ信号のデューティをモニタするデューティモニタ部であり、アンプ２１ａから出力されるデータ信号を２分岐する分岐回路２２ａと分岐された一方のデータ信号の平均値Ｖｍを求めて出力する平均値回路２２ｂを有している。平均値回路２２ｂは例えば積分回路であり、分岐回路２２ａから分岐出力されるデータ信号の平均値を求め、該平均値をデューティ情報として出力する。データ信号DATAはスクランブル処理により、その"1"の数と"0"の数が等しくなっている。従って、平均値回路２２ｂから出力される平均値は図５に示すようにデューティに比例する。すなわち、平均値はデータ信号のデューティ情報を含んでいる。
【００４１】
２３は制御回路であり、アンプ２１ａから出力されるデータ信号のデューティが１００％になるようにフィードバック制御により該アンプ２１ａのリファレンスレベルを決定し、該リファレンスレベルを有する制御信号をリファレンス端子ｒｅｆに入力するものである。予め、デューティ１００％に応じた平均値Ｖ100を測定して制御回路２３に設定しておくことにより、制御回路は実際の平均値ＶmとＶ100の大小に基づいてリファレンスレベルを大きくするか小さくするかを決定することができる。
２４はクロック発生部であり、デューティモニタ部２２から出力されるデータ信号と同期したデータ識別用のクロック信号ＣＬＫを発生する。このクロック発生部は図２０に示すタイミング回路、あるいは、図２１に示すタイミング回路で構成される。
【００４２】
（ｂ）動作
第２実施例において、デューティ可変回路２１のアンプ２１ａは所定のリファレンスレベルを中心に入力信号を増幅して出力する。分岐回路２２ａは入力データ信号DATAを２分岐し、一方をクロック発生部２４に入力し、他方を平均値回路２２ｂに入力する。平均値回路２２ｂはデータ信号の平均値Ｖmを演算して制御回路２３に入力し、制御回路２３は平均値ＶmとＶ100の差に基づいてリファレンスレベルを決定し、該リファレンスレベルを有する制御信号を発生してアンプ２１ａのリファレンス端子 ｒｅｆに入力する。これにより、アンプ２１ａは新たなリファレンスレベルを中心に入力信号を増幅し、出力信号のデューティを１００％に近づける。
【００４３】
以後、上記フィードバック制御が繰り返され、アンプ２１ａは最終的にデューティ１００％の波形を有するデータ信号を発生し、分岐回路２２ａを介してクロック発生部２４に入力する。クロック発生部２４はアンプ２１ａから入力したデータ信号と同期したデータ識別用のクロック信号ＣＬＫを発生し、該クロック信号を図示しない光受信機（図１９）の識別回路に入力する。
以上のように、第２実施例によれば、フィードバック制御により簡単な構成でデータ信号のデューティを１００％にしてクロック発生部２４に入力できる。このため、入力波形歪みが大きく、波形デューティの変化が大きい場合でも、安定にデータ識別用のクロック信号を発生して識別回路に入力でき、識別回路は入力データを正しく識別して再生することができる。
【００４４】
（Ｃ）第３実施例
（ａ）構成
図１２は本発明の第３実施例のタイミング回路の構成図であり、第２実施例と同様にフィードバック制御でデューティを１００％にする構成を有している。
図中、２１はデータ信号DATAのデューティを可変するデューティ可変回路であり、信号入力端子ｉｎと入力信号の増幅中心レベルを規定するリファレンス端子ｒｅｆと、差動出力端子Ｑ，ＱＢを備えた差動アンプ２１ｂで構成されている。信号入力端子にデータ信号DATAを入力し、リファレンス端子ｒｅｆにリファレンス信号を入力し、リファレンス信号のレベルを制御することにより、差動アンプから出力されるＱ出力信号及びＱＢ出力信号のデューティを可変にすることができる。すなわち、データ信号DATAのデューティが１００％でなくても、リファレンスレベルを制御することにより差動アンプ２１ｂの差動出力端子Ｑ，ＱＢから出力する信号のデューティを１００％にすることができる。
【００４５】
例えば、図１３（ａ）に示すように入力データ信号DATAのデューティが１００％以上の場合において、リファレンスレベルをデータ信号の中心レベルＶroとすると、図１３（ｂ）に示すようにＱ出力及びＱＢ出力のデューティを１００％にできない。すなわち、Ｑ出力のデューティは１００％以上、ＱＢ出力のデューティは１００％以下となる。しかし、リファレンスレベルをデータ信号の中心レベルＶroより大きいＶruとすると、図１３（ｃ）に示すように、Ｑ出力及びＱＢ出力のデューティを１００％にできる。
【００４６】
２２は差動アンプ２１ｂから出力されるＱ出力、ＱＢ出力の平均値に基づいてデューティをモニタするデューティモニタ部であり、差動アンプ２１ｂから出力されるＱ出力（データ信号）を２分岐する分岐回路２２ａと、該分岐された一方のＱ出力信号の平均値を求めて出力する平均値回路２２ｂと、差動アンプ２１ｂから出力されるＱＢ出力を２分岐する分岐回路２２ｃと、該分岐された一方のＱＢ出力信号の平均値を求めて出力する平均値回路２２ｄを備えている。平均値回路２２ｂ，２２ｄは例えば積分回路で構成され、Ｑ出力信号、ＱＢ出力信号の平均値を求め、該平均値をデューティ情報として出力する。すなわち、データ信号DATAはスクランブル処理により、その"1"の数と"0"の数が等しくなっているから、平均値回路２２ｂ，２２ｄから出力される平均値はデューティに比例する。デューティが１００％の場合、平均値回路２２ｂ，２２ｄから出力される平均値は等しい。換言すれば、フィードバック制御でこれら平均値が等しくなるようにすれば、差動アンプ２１ｂのＱ出力のデューティを１００％にすることができる。
【００４７】
２３は制御回路であり、Ｑ出力信号、ＱＢ出力信号の平均値の差が零となるように、すなわち、差動アンプ２１ｂのＱ出力信号（データ信号）のデューティが１００％になるように、平均値の差に基づいて差動アンプ２１ｂのリファレンスレベルを決定し、該リファレンスレベルを有する制御信号をリファレンス端子ｒｅｆに入力するもので、正転入力端子、反転入力端子を有するアンプで構成されている。
２４はクロック発生部であり、デューティ可変回路としての差動アンプ２１ｂから分岐回路２２ａを介して出力されるＱ出力信号（データ信号）と同期したデータ識別用のクロック信号ＣＬＫを発生する。このクロック発生部は図２０に示すタイミング回路、あるいは、図２１に示すタイミング回路で構成される。
【００４８】
（ｂ）動作
第３実施例において、デューティ可変回路２１の差動アンプ２１ｂは所定のリファレンスレベルを中心に入力信号を増幅して出力する。分岐回路２２ａ，２２ｃは差動アンプのＱ出力信号（データ信号）、ＱＢ出力信号をそれぞれ２分岐し、平均値回路２２ｂ，２２ｄはデータ信号の平均値Ｖm1、Ｖm2を演算し、これらを制御回路２３を構成するアンプ２３ａの正転及び反転入力端子に入力する。制御回路２３のアンプ２３ａは平均値Ｖm1とＶm2の差に基づいてリファレンスレベルを決定し、該リファレンスレベルを有する制御信号を発生して差動アンプ２１ｂのリファレンス端子 ｒｅｆに入力する。これにより、差動アンプ２１ｂは新たなリファレンスレベルを中心に入力信号を増幅し、Ｑ出力信号、ＱＢ出力信号のデューティを１００％に近づける。
【００４９】
以後、上記フィードバック制御が繰り返され、差動アンプ２１ｂは最終的にデューティ１００％の波形を有するＱ出力信号（データ信号）を発生し、分岐回路２２ａを介してクロック発生部２４に入力する。クロック発生部２４は差動アンプ２１ｂから入力したデータ信号と同期したデータ識別用のクロック信号ＣＬＫを発生し、該クロックを図示しない光受信機の識別回路に入力する。
この第３実施例によると、図１４（ａ）に示すように差動アンプ２１ｂの入力波形アイパターンのクロスポイントをリファレンスレベルとし、該レベルを中心に増幅することがわかる。そして、クロスポイントをリファレンスレベルとすることにより、図１４（ｂ）に示すようにデューティ１００％のＱ出力信号、ＱＢ出力信号が得られる。
【００５０】
以上のように、第３実施例によれば、フィードバック制御により簡単な構成でデータ信号のデューティを１００％にしてクロック発生部２４に入力できる。このため、入力波形歪みが大きく、波形デューティの変化が大きい場合でも、安定にデータ識別用のクロック信号を発生して識別回路に入力でき、識別回路は入力データを正しく識別して再生することができる。
また、第３実施例では、Ｑ出力信号とＱＢ出力信号レベルが等しくなるようにフィードバック制御すればよいため、第１、第２実施例のように事前に平均値レベルとリファレンスレベルあるいは平均値レベルとデューティの関係を調べておく必要がない。
【００５１】
（Ｄ）第４実施例
（ａ）構成
デューティが１００％から減小するにつれ、あるいは、１００％から増大するにつれてデータ信号を非線形抽出した信号に含まれるクロック成分が少なくなる。従って、クロック成分を検出し、該クロック成分が最大となるようにデューティをフィードバック制御すれば、該デューティを１００％にすることができる（図２９参照）。
【００５２】
図１５はかかる原理に基づいた本発明の第４実施例のタイミング回路の構成図である。図中、３１はデータ信号DATAのデューティを可変するデューティ可変回路、３２はデータ信号に含まれるクロック成分の大きさを検出するクロック成分検出器、３３はクロック成分が最大になるように制御する制御回路、３４はデータ信号と同期したデータ識別用のクロック信号ＣＬＫを発生するクロック発生部である。
デューティ可変回路３１は、信号入力端子ｉｎと入力信号の増幅中心レベルを規定するリファレンス端子ｒｅｆを備えたアンプ３１ａで構成されている。信号入力端子ｉｎにデータ信号を入力し、リファレンス端子ｒｅｆにリファレンス信号を入力し、リファレンス信号のレベルを制御することによりアンプ３１ａから出力するデータ信号のデューティを変化することができる。例えば、図６（ａ）に示すようにデータ信号DATAのデューティが１００％の場合、リファレンスレベルをデータ信号の中心レベルＶr0にし、図６（ｂ）に示すようにデューティが１００％以上の場合、リファレンスレベルをデータ信号の中心レベルＶroより大きいＶruとする。また、図示しないがデューティが１００％以下の場合、リファレンスレベルをデータ信号の中心レベルＶroより小さいレベルとする。
【００５３】
クロック発生部３４は、データ識別用のクロック信号ＣＬＫを発生するもので図２０に示すタイミング回路と同一の構成を備えている。すなわち、クロック発生部３４は、デューティ可変回路３１から入力するデータ信号を二分岐する二分岐回路３４ａと、分岐された一方のデータ信号を所定時間遅延する遅延回路３４ｂと、データ信号と遅延回路の出力信号の排他的論理和演算を行ってデータ信号の立ち上がり及び立ち下がりでパルスを有するエッジ信号を発生するＥＸＯＲ回路３４ｃと、ＥＸＯＲ回路出力よりデータのビットレートと同一周波数を有するクロック成分を抽出して出力するバンドパスフィルタ３４ｄと、クロック成分を一定振幅に増幅するリミッタアンプ３４ｅを備えている。
【００５４】
クロック成分検出器３２はデータ信号に含まれるクロック成分の大きさを検出するもので、バンドパスフィルタ３４ｄの出力端子に接続されたレベル検出器３２ｂ、レベル検出器の出力信号に含まれる低周波数ｆ0の成分を同期検波して出力する同期検波器３２ｃを備えている。
制御回路３３は、クロック成分が最大になるようにフィードバック制御によりデューティ可変回路３１のアンプ３１ａのリファレンスレベルを決定し、該リファレンスレベルを有する制御信号をリファレンス端子ｒｅｆに入力するもので、低周波数ｆ0の微小信号を発生する発振器３３ａ、クロック成分が最大になるようにリファレンス信号Ｖｒを発生するリファレンス発生部３３ｂ、リファレンス信号Ｖｒに低周波信号を重畳してデューティ可変部３１に入力する加算器３３ｃを有している。
【００５５】
（ｂ）動作
図１６に示すように、デューティが１００％から減小するにつれ、あるいは、１００％から増大するにつれて、データ信号に含まれるビットレート周波数と同一のクロック成分が少なくなる。そこで、例えばデータ信号のデューティが７０％、１００％、１３０％であるとき、デューティが低周波数ｆ0で摂動するようにアンプ３１ａのリファレンス端子に周波数ｆ0の制御信号Ａ′、Ｂ′、Ｃ′を入力すると、アンプ出力信号に含まれるクロック成分はＡ，Ｂ，Ｃで示すようになる。すなわち、(1) デューティが７０％の場合、クロック成分は周波数ｆ0で変化し、(2) デューティが１３０％の場合、クロック成分は周波数ｆ0でデューティが７０％の場合と逆位相で変化し、(3) デューティが１００％の場合、クロック成分は周波数２ｆ0で変化する。
【００５６】
従って、周波数ｆ0の低周波信号をレベル検出器３２ｂの出力信号に乗算して得られる同期検波出力は図１７に示すようにデューティに応じて変化する。すなわち、デューティ１００％の場合に同期検波器３２ｃの出力は零となり、その点を境に符号が反転する。従って、同期検波出力が零となるように制御すれば、クロック成分が最大となるように、すなわち、デューティ１００％となるように制御できる。
【００５７】
デューティ可変回路３１を構成するアンプ３１ａのリファレンス端子に低周波数ｆ0の微小信号を入力し、アンプ３１ａよりデューティが該低周波数で摂動するデータ信号を出力する。クロック発生部３４はアンプ３１ａから出力されるデータ信号よりクロックＣＬＫを抽出して出力する。クロック成分検出器３２は、クロック発生部３４を構成するバンドパスフィルタ３４ｄの出力信号を周波数ｆ0の低周波信号で同期検波する。制御回路３３のリファレンス発生部３３ｂは同期検波出力信号を増幅してリファレンス信号Ｖｒを発生し、加算器３３ｃは該リファレンス信号Ｖｒと低周波信号を重畳してアンプ３１ａのリファレンス端子ｒｅｆに入力する。この結果、アンプ３１ａの出力信号のデューティが１００％になるように、すなわち、同期検波出力が零となるようにフィードバック制御が行われる。以後、上記と同様の制御が繰り返され、アンプ３１ａの出力であるデータ信号のデューティが１００％になる。この結果、クロック発生部３４は、アンプ３１ａから入力したデータ信号と同期したデータ識別用のクロック信号ＣＬＫを発生し、該クロックを図示しない光受信機（例えば図１９）の識別回路に入力する。
以上のように、第４実施例によれば、フィードバック制御によりデータ信号のデューティを１００％にでき、従って、入力波形歪みが大きく、波形デューティの変化が大きい場合でも、安定にデータ識別用のクロック信号を発生することができる。
【００５８】
（ｃ）変形例
第４実施例ではデューティ可変手段としてアンプ３１ａを別途設けた。ところで、クロック発生部３４を構成するデジタル回路には信号入力端子とリファレンス端子を備えたもの、例えば、ＥＸＯＲ回路３４ｃがあり、このＥＸＯＲ回路が内蔵するアンプで第４実施例におけるデューティ可変手段としてのアンプ３１ａの機能を代用させることができる。
図１８は第４実施例の変形例であるタイミング回路の構成図であり、図１５の第４実施例と同一部分には同一符号を付している。変形例が実施例と相違する点は、(1) デューティ可変手段としてのアンプ３１ａを削除した点、(2) 制御回路３３の出力信号をＥＸＯＲ回路３４ｃのリファレンス端子に入力している点である。
【００５９】
ＥＸＯＲ回路３４ｃはデジタルＩＣで構成されており、図９に示すように２つのアンプ15c-1, 15c-2と、ＥＸＯＲゲート15c-3を備えている。各アンプはそれぞれ信号入力端子ＩＮ１，ＩＮ２とリファレンス端子ｒｅｆ１，ｒｅｆ２を有し、リファレンスレベルを中心に入力信号を増幅する。すなわち、図１５（第４実施例）のアンプ３１ａと同様に、各アンプ15c-1, 15c-2はリファレンスレベルを変えることにより出力信号のデューティを変えることができ、かつ、該リファレンス端子に低周波信号を入力することにより出力信号のデューティを摂動することができる。
【００６０】
そこで、低周波数ｆ0の信号を重畳することによりＥＸＯＲ回路３４ｃのリファレンスレベルを変化して出力信号のデューティを変化し、該デューティの変化を通じて抽出クロック成分が変化する。抽出クロック成分と低周波発振器との同期検波出力は、図１７に示すように、クロック成分が最大になるところで零、その点を境に符号が反転する。従って、同期検出波出力が零になるようにリファレンスレベルを制御すれば、クロック成分が最大になるように、すなわち、デューティが１００％となるように制御できる。
この変形例によれば、クロック発生部３４を形成するデジタル回路（例えばＥＸＯＲ回路）内蔵のアンプでデューティ可変手段を構成することができ、第１実施例のデューティ可変手段としてのアンプ３１ａを省略でき、回路構成を簡単にできる。
以上、本発明を実施例により説明したが、本発明は請求の範囲に記載した本発明の主旨に従い種々の変形が可能であり、本発明はこれらを排除するものではない。
【００６１】
【発明の効果】
本発明によれば、フィードフォワード制御により簡単な構成でデータ信号のデューティを１００％にでき、従って、入力波形歪みが大きく、波形デューティの変化が大きい場合でも、安定にデータ識別用のクロック信号を発生することができる。また、クロック発生部のデジタル回路（例えばＥＸＯＲ回路）が内蔵するアンプでデューティ可変手段の機能を代用させることができ、回路構成を簡単にできる。
【００６２】
本発明によれば、データ信号の平均値がデューティ１００％に応じた値となるようにフィードバック制御してデータ信号のデューティを１００％にでき、従って、入力波形歪みが大きく、波形デューティの変化が大きい場合でも、簡単な構成で、安定にデータ識別用のクロック信号を発生することができる。
本発明によれば、データ信号が入力される差動アンプの正転信号及び反転信号の平均値が一致するように差動アンプのリファレンスレベルを制御してデューティを１００％にするように構成したから、フィードフォワード制御等のように予めリファレンス値を求めて記憶しておく必要がなく制御を簡単にすることができる。
【００６３】
本発明によれば、クロック成分が最大となるようにフィードバック制御することによりデューティを１００％にでき、従って、入力波形歪みが大きく、波形デューティの変化が大きい場合でも安定にデータ識別用のクロック信号を発生することができる。また、クロック発生部のデジタル回路（例えばＥＸＯＲ回路）が内蔵するアンプでデューティ可変手段の機能を代用させることができ、回路構成を簡単にできる。
【図面の簡単な説明】
【図１】本発明の第１の原理説明図である。
【図２】本発明の第２の原理説明図である。
【図３】本発明の第３の原理説明図である。
【図４】本発明の第１実施例である。
【図５】波形デューティと平均値の関係説明図である。
【図６】デューティとリファレンスレベルの関係説明図である。
【図７】出力波形のリファレンスレベル依存性説明図である。
【図８】本発明の第１実施例の第１変形例である。
【図９】ＥＸＯＲ回路の構成図である。
【図１０】本発明の第１実施例の第２変形例である。
【図１１】本発明の第２実施例である。
【図１２】本発明の第３実施例である。
【図１３】第３実施例の動作説明図である。
【図１４】第３実施例の別の動作説明図である。
【図１５】本発明の第４実施例のタイミング回路の構成図である。
【図１６】第４実施例の動作説明図である。
【図１７】同期検波出力説明図である。
【図１８】本発明の第４実施例の変形例である。
【図１９】光受信機のブロック図である。
【図２０】タイミングフィルタを用いた従来のタイミング回路の構成図である。
【図２１】ＰＬＬを用いた従来のタイミング回路の構成図である。
【図２２】タイミングフィルタを用いたタイミング回路の動作説明用の波形図である。
【図２３】位相検出回路である。
【図２４】別の位相検出回路である。
【図２５】Ｄ−ＦＦによる位相検出のタイムチャートである。
【図２６】クロック信号とデータ信号間の位相差と位相検出出力との関係説明図である。
【図２７】伝送波形例である。
【図２８】デューティとＥＸＯＲ出力の関係説明図である。
【図２９】デューティと抽出クロック成分の関係図である。
【図３０】デューティ可変時の位相検出出力説明図である。
【符号の説明】
１１  分岐手段
１２  デューティモニタ手段
１３  デューティ可変手段
１４  制御回路
１５  クロック発生部
２１  デューティ可変手段
２２  デューティモニタ手段
２３  制御回路
２４  クロック発生部
３１  デューティ可変手段
３２  クロック成分検出器
３３  制御回路
３４クロック発生部
【図１】
0003745517.tif 000002
【図２】
0003745517.tif 000003
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
0003745517.tif 000009
【図９】
0003745517.tif 000010
【図１０】
0003745517.tif 000011
【図１１】
0003745517.tif 000012
【図１２】
0003745517.tif 000013
【図１３】
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【図１４】
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【図１５】
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【図１６】
0003745517.tif 000017
【図１７】
0003745517.tif 000018
【図１８】
0003745517.tif 000019
【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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