(57)【特許請求の範囲】
【請求項１】
メモリセルにおいて、
選択的に導通すべく動作可能であり且つ第一セルノードと低基準電圧ノードとの間に結合されている第一装置、
選択的に導通すべく動作可能であり且つ第二セルノードと前記低基準電圧ノードとの間に結合されている第二装置、
第一及び第二データ線、
システムレベル電圧を受取り且つ前記第一及び第二データ線を夫々論理的に相補的な信号を構成する第一及び第二データ電圧へバイアスさせる回路、
書込動作期間中に論理高電圧が前記第一及び第二セルノードのうちの１つへ選択的に書込まれ一方論理低が前記第一及び第二セルノードのうちの他方へ書込まれるように前記第一及び第二データ線を夫々前記第一及び第二セルノードへ結合させる第一及び第二パスゲートトランジスタ、
セル電圧を受取るための電圧源ノード、
前記電圧源ノードを前記第一及び第二セルノードへ結合させる回路、
前記システムレベル電圧より低いセル電圧を出力すべく動作可能であり前記セル電圧を発生するセル電圧トランジスタ、
を有しており、前記第一及び第二パスゲートトランジスタのスレッシュホールドが前記セル電圧トランジスタのスレッシュホールドよりも大きいことを特徴とするメモリセル。
【請求項２】
請求項１において、前記セル電圧が前記システムレベル電圧から前記パスゲートトランジスタのスレッシュホールド電圧を差引いたものに等しいことを特徴とするメモリセル。
【請求項３】
請求項１において、前記セル電圧が前記システムレベル電圧から前記パスゲートトランジスタのスレッシュホールド電圧を差引いたもの以上であることを特徴とするメモリセル。
【請求項４】
請求項１において、前記選択的に導通すべく動作可能な第一及び第二装置がＮチャンネルトランジスタを有することを特徴とするメモリセル。
【請求項５】
請求項１において、前記第一及び第二パスゲートトランジスタの各々が第一寸法のチャンネル幅を有しており、前記セル電圧トランジスタが前記第一寸法よりも大きなチャンネル幅を有しており、前記セル電圧トランジスタはそのゲート及びそのドレインにおいて前記システムレベル電圧を受取るべく接続されており、且つ前記セル電圧トランジスタのソースが前記セル電圧を出力すべく動作可能であることを特徴とするメモリセル。
【請求項６】
請求項５において、第一端部が前記セル電圧トランジスタのソースへ接続しており且つ第二端部が低基準電圧へ接続している負荷要素を有することを特徴とするメモリセル。
【請求項７】
請求項６において、前記負荷要素がＮチャンネルトランジスタを有しており、前記Ｎチャンネルトランジスタは前記負荷要素の第一端部として接続されているドレインを有しており、前記Ｎチャンネルトランジスタは前記負荷要素の第二端部として接続されているソースを有しており、且つ前記Ｎチャンネルトランジスタはバイアス電圧を受取るべく接続されているゲートを有していることを特徴とするメモリセル。
【請求項８】
請求項１において、前記電圧源ノードを前記第一及び第二セルノードへ結合させる回路が、
前記電圧源ノードと前記第一セルノードとの間に接続されている第一抵抗、
前記電圧源ノードと前記第二セルノードとの間に接続されている第二抵抗、
を有することを特徴とするメモリセル。
【請求項９】
請求項８において、前記第一及び第二抵抗が同様の抵抗値を有していることを特徴とするメモリセル。
【請求項１０】
請求項１において、前記電圧源ノードを前記第一及び第二セルノードへ結合させる回路が、
前記電圧源ノードと前記第一セルノードとの間に接続されている第一Ｐチャンネルトランジスタ、
前記電圧源ノードと前記第二セルノードとの間に接続されている第二Ｐチャンネルトランジスタ、
を有していることを特徴とするメモリセル。
【請求項１１】
請求項１０において、前記第一及び第二Ｐチャンネルトランジスタが同様の装置であることを特徴とするメモリセル。
【請求項１２】
メモリセルにおいて、
選択的に導通すべく動作可能であり且つ第一セルノードと低基準電圧ノードとの間に結合されている第一トランジスタ、
選択的に導通すべく動作可能であり且つ第二セルノードと前記低基準電圧ノードとの間に結合されている第二トランジスタ、
第一及び第二データ線、
システムレベル電圧を受取り且つ前記第一及び第二データ線を論理的に相補的な信号を構成する第一及び第二データ電圧へ夫々バイアスさせる回路、
スレッシュホールド電圧を有しており且つ前記第一データ線を前記第一セルノードへ選択的に結合させる第一パスゲートトランジスタ、
前記第一パスゲートトランジスタのスレッシュホールド電圧と実質的に同一のスレッシュホールド電圧を有しており且つ前記第二データ線を前記第二セルノードへ選択的に結合させる第二パスゲートトランジスタ、
セル電圧を受取るための電圧源ノード、
前記電圧源ノードを前記第一セルノードへ結合させる第一負荷装置、
前記電圧源ノードを前記第二セルノードへ結合させる第二負荷装置、
前記セル電圧を発生するセル電圧回路、
を有しており、
前記第一及び第二パスゲートトランジスタの動作は、書込動作期間中において論理高電圧が前記第一及び第二セルノードのうちの１つへ選択的に書込まれ一方論理低が前記第一及び第二セルノードのうちの他方へ書込まれるようなものであり、且つ
前記セル電圧回路は前記システムレベル電圧よりも低く且つ前記システムレベル電圧から前記スレッシュホールド電圧を差引いたもの以上であるセル電圧を出力すべく動作可能である、
ことを特徴とするメモリセル。
【請求項１３】
請求項１２において、前記第一及び第二トランジスタの各々がＮチャンネルトランジスタを有していることを特徴とするメモリセル。
【請求項１４】
請求項１２において、前記第一及び第二パスゲートトランジスタの各々が第一寸法のチャンネル幅を有しており、且つ前記セル電圧を発生するセル電圧回路が前記第一寸法より大きなチャンネル幅を持った第三トランジスタを有しており、前記第三トランジスタはそのゲート及びそのドレインにおいて前記システムレベル電圧を受取るべく接続されており、前記第三トランジスタのソースは前記セル電圧を出力すべく動作可能であることを特徴とするメモリセル。
【請求項１５】
請求項１４において、第一端部が前記第三トランジスタのソースへ接続しており且つ第二端部が低基準電圧へ接続している負荷要素を有することを特徴とするメモリセル。
【請求項１６】
請求項１５において、前記負荷要素がＮチャンネルトランジスタを有しており、前記Ｎチャンネルトランジスタは前記負荷要素の第一端部として接続されているドレインを有しており、前記Ｎチャンネルトランジスタは前記負荷要素の第二端部として接続されているソースを有しており、前記Ｎチャンネルトランジスタはバイアス電圧を受取るべく接続されているゲートを有していることを特徴とするメモリセル。
【請求項１７】
請求項１２において、前記第一負荷装置が前記電圧源ノードと前記第一セルノードとの間に接続されている第一抵抗を有しており、且つ前記第二負荷要素が前記電圧源ノードと前記第二セルノードとの間に接続されている第二抵抗を有していることを特徴とするメモリセル。
【請求項１８】
請求項１７において、前記第一及び第二抵抗が同様の抵抗値を有していることを特徴とするメモリセル。
【請求項１９】
請求項１２において、前記第一負荷要素が前記電圧源ノードと前記第一セルノードとの間に接続されている第一Ｐチャンネルトランジスタを有しており、且つ前記第二負荷装置が前記電圧源ノードと前記第二セルノードとの間に接続されている第二Ｐチャンネルトランジスタを有していることを特徴とするメモリセル。
【請求項２０】
請求項１９において、前記第一及び第二Ｐチャンネルトランジスタが同様の装置であることを特徴とするメモリセル。
【請求項２１】
行及び列の形態に配列させた複数個のセルと、行の形態に配列された複数個のワード線とを具備しており、前記行のうちのいずれか１つにおける各セルがアクセスされる前記行のうちの前記１つに対応するワード線上の信号を活性化させることによって単一時刻においてアクセスすることが可能なメモリアレイにおいて、前記複数個のメモリセルの各々が、
選択的に導通すべく動作可能であり且つ第一セルノードと低基準電圧ノードとの間に結合されている第一装置、
選択的に導通すべく動作可能であり且つ第二セルノードと前記低基準電圧ノードとの間に結合されている第二装置、
第一及び第二データ線、
システムレベル電圧を受取り且つ前記第一及び第二データ線を論理的に相補的な信号を構成する第一及び第二データ電圧へ夫々バイアスする回路、
書込動作期間中に論理高電圧が前記第一及び第二セルノードのうちの１つへ選択的に書込まれ一方論理低が前記第一及び第二セルノードのうちの他方へ書込まれるように前記第一及び第二データ線を前記第一及び第二セルノードへ夫々結合させる第一及び第二パスゲートトランジスタ、
セル電圧を受取る電圧源ノード、
前記電圧源ノードを前記第一及び第二セルノードへ結合させる回路、
前記システムレベル電圧より低いセル電圧を出力すべく動作可能であり前記セル電圧を発生するセル電圧トランジスタ、
を有しており、前記第一及び第二パスゲートトランジスタのスレッシュホールドが前記セル電圧トランジスタのスレッシュホールドよりも大きいことを特徴とするメモリアレイ。
【請求項２２】
請求項２１において、前記セル電圧が前記システムレベル電圧から前記パスゲートトランジスタのスレッシュホールド電圧を差引いたものに等しいことを特徴とするメモリアレイ。
【請求項２３】
請求項２１において、前記セル電圧が前記システムレベル電圧から前記パスゲートトランジスタのスレッシュホールド電圧を差引いたもの以上であることを特徴とするメモリアレイ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はメモリセルに関するものであって、更に詳細には、内部セル電圧を減少させたＳＲＡＭメモリセルに関するものである。
【０００２】
【従来の技術】
デジタル装置は、パソコン、遠距離通信、消費者電子装置等の多数の適用場面において益々広範に使用されている。その結果、デジタルメモリの使用も間断なく増加している。その結果、このようなメモリを使用する装置が信頼性のあるものであるようにデジタルメモリの信頼性を改善することが重要である。
【０００３】
ＳＲＡＭセルの信頼性は多くの要因に依存している。以下に詳細に説明するように、１つの重要な要因はこのようなセルへ印加される電圧レベルである。このような電圧レベルの効果を理解するために、最初に、ＳＲＡＭセルの従来技術による電圧の印加について説明する。そのために、図１は、公知の「４Ｔ−２Ｒ」形態で接続された典型的なＳＲＡＭセル１０、即ち４個のトランジスタと２個のプルアップ抵抗とを具備するＳＲＡＭセルを示している。特に、セル１０は交差接続した２個のＮチャンネルトランジスタ１２及び１４を有している。トランジスタ１２のドレインはセルノード１６へ接続しており且つトランジスタ１４のソースはセルノード１８へ接続している。トランジスタ１４のドレインはセルノード２０へ接続しており且つトランジスタ１２のソースはノード１８へ接続している。トランジスタ１２のゲートはセルノード２０へ接続しており、一方トランジスタ１４のゲートはセルノード１６へ接続している。ノード１８はＶSSとして示した低基準電圧へ接続しており、それは通常接地電圧である。
【０００４】
ノード１６及び２０は当該技術分野において慣用されているように本明細書においてセルノードとして言及する。ノード１６はプルアップ抵抗２２を介して電圧源ノード２４へ接続しており、且つノード２０はプルアップ抵抗２６を介して電圧源ノード２４へ接続している。電圧源ノード２４はＶCCとして示したシステムレベル電圧へ接続しており、システムレベル電圧ＶCCは、通常、５Ｖの程度の電圧へ接続している。ＶCCはシステムレベル電圧と呼称する。何故ならば、当該技術分野において公知の如く、それは例えばデコーダ、バッファ等のその他の関連する回路のみならずメモリセル１０を含むチップのその他の区域へ接続されている電源電圧だからである。注意すべきことであるが、抵抗２２及び２６の抵抗値は同一であり（これらの抵抗に関連してどのような公差レベルが与えられようとも）、且つそれは典型的に１０10乃至１０12Ωの程度である。
【０００５】
セルノード１６及び２０の各々は同様の態様で対応するビット線２８及び３０へ夫々接続している。特に、セルノード１６はＮチャンネルトランジスタ３２を介してビット線２８へ接続しており、且つセルノード２０はＮチャンネルトランジスタ３４を介してビット線３０へ接続している。以下に説明する理由により、トランジスタ３２及び３４は本明細書においてはパスゲートトランジスタと呼称する。パスゲートトランジスタ３２及び３４のゲートは書込／読取線３５（即ち、ワード線）へ接続しており、それは、以下に説明するように、ＳＲＡＭセル１０への書込み又はそれからの読取りを可能とするためにＶCCに等しい電圧レベルにある書込／読取信号（Ｗ／Ｒ）として示す）を受取る。
【０００６】
ビット線２８及び３０は、各々、一端部において負荷要素２８ａ及び３０ａへ夫々接続している。負荷要素２８ａ及び３０ａは電圧源ノード２４におけるものと同一のシステムレベル電圧、即ちＶCCによってバイアスされる。負荷要素２８ａ及び３０ａによって出力される電圧は、負荷として選択される部品に依存する。特に、当該技術分野において公知の如く、負荷要素２８ａ及び３０ａの各々は、典型的に、１個のトランジスタから構成されている。例えば、各負荷要素２８ａ及び３０ａは、そのソースをＶCCへ接続し、そのゲートをＶSSへ接続し、且つそのドレインを夫々のビット線へ接続したＰチャンネルトランジスタを有することが可能である。この場合には、Ｐチャンネルトランジスタのドレイン電圧はＶCCのバイアスを夫々のビット線へ出力する。２番目の例としては、各負荷要素２８ａ及び３０ａは、そのゲート及びドレインをＶCCへ接続し且つそのソースを夫々のビット線へ接続したＮチャンネルトランジスタを有することが可能である。この場合には、Ｎチャンネルトランジスタのソース電圧は、ＶCC−ＶTnloadのバイアスを夫々のビット線へ出力し、その場合にＶTnloadは負荷要素２８ａ及び３０ａのＮチャンネルトランジスタのスレッシュホールド電圧である。ビット線２８及び３０上のこれらの電圧レベルのために、図１は各負荷からの電圧を「ＶCC又はＶCC−ＶTnload 」として示してある。
【０００７】
それらの他方の端部においては、ビット線２８及び３０は、各々、ビット線の各々へデータビットを書込み及びそれからデータビットを読取るための例えばドライバ／センスアンプ等の回路（不図示）へ接続している。当該技術分野において公知の如く、与えられたメモリセルに対して、ビット線２８及び３０に沿っての信号は論理的に相補的なものである。従って、図１における説明の便宜上、ビット線２８は信号ＢＩＴ＿で示してあり、一方ビット線３０は信号ＢＩＴ、即ち信号ＢＩＴ＿の補元で示してある。尚、本明細書において、英文字記号の後にアンダーラインを付したものは、その英文字記号の信号の反転信号であることを示している。
【０００８】
セル１０への書込動作は以下の通りである。最初に、論理的に相補的な信号がビット線２８及び３０へ供給される。これらの信号は、典型的に、公知のプレチャージ技術を使用して行なわれる。例えば、ビット線２８が論理的に高であるべきであり、一方ビット線３０が論理的に低であるべき場合には、ビット線２８は完全にＶCCへプレチャージすることが許容され、一方、負荷２８内においてＰチャンネルトランジスタが使用される場合には（又は、負荷２８内においてＮチャンネルトランジスタが使用される場合には、ＶCC−ＶTnload）、ビットライン３０は放電される。次いで、Ｗ／ＲがＶCCへアサート即ち活性化され、従ってトランジスタ３２及び３４は、ビット線２８及び３０を、プルアップ又はプルダウンノード１６及び２０へ夫々結合させる。
【０００９】
従って、トランジスタ３２及び３４はゲートとして作用し、それらは、イネーブル即ち動作可能状態とされると、ビット線２８及び３０からのデータをノード１６及び２０へパスさせ、従って、トランジスタ３２及び３４は、本明細書においては、パスゲートトランジスタと呼称する。ビット線２８からの高状態がセルノード１６へ供給され且つトランジスタ１４のゲートへ供給されると、トランジスタ１４は導通状態となる。同時に、ビット線３０からの低状態がセルノード２０へ供給され、更にトランジスタ１２のゲートへ供給され、その際にトランジスタ１２が導通状態となることを阻止する。次いで、Ｗ／Ｒが脱活性化される。トランジスタ１４は現在導通状態にあるので、それはセルノード２０において低電圧状態を維持し、従ってトラジスタ１２を非導通状態に維持する。更に、トランジスタ１２が導通状態になく且つ抵抗２２の抵抗値が与えられると、システムレベル電圧ＶCCはセルノード１６を継続してＶCCへプルアップする。セルノード１６におけるこの電圧はトランジスタ１４のゲートへ供給され、従ってトランジスタ１４を導通状態に維持する。
【００１０】
上述したことから当業者にとって明らかな如く、パスゲートトランジスタ３２及び３４が導通状態でなくなると、トランジスタ１２及び１４の状態はビット線２８及び３０から受取られる相補的な信号によって同一の状態に維持される。更に、この例が逆にされると（即ち、ビット線２８が低状態でビット線３０が高状態）、トランジスタ１２及び１４の状態も逆となるが、パスゲートトランジスタ３２及び３０がもはや導通状態でなくなると静的な状態を維持する。
【００１１】
典型的なＳＲＡＭセルについて説明したが、ＳＲＡＭセルの信頼性に影響を与える１つの重要な要因はこのようなセルへ印加される電圧レベルであることに注意すべきである。図１の例においては、これは、電圧源ノード２４へ印加される電圧レベルであり、それは、従来技術においては、ＶCCである。特に、当該技術分野において公知の如く、ＳＲＡＭセル１０のトランジスタは通常かなり薄い層間酸化膜で構成されており、即ち、それは、下側に存在する半導体からトランジスタゲートを分離するゲート酸化膜又はその他の構成要素としての層の間の酸化膜等の種々の層又は構成要素の間の酸化膜である。更に公知のことであるが、このような薄い層間酸化膜は、特に高電圧レベルにおいて、時間と共に劣化する蓋然性がある。従って、時間に関してＳＲＡＭセルの信頼性を改善する１つの方法は、メモリセルトランジスタへ印加される電圧を低下させることである。この原理に基づいて、ある従来技術のシステムにおいては、ＶCCを全体的に減少させており、即ちＶCCへ接続されている全てのノードはより低い電圧を受取るものである。従って、図１において、電圧源ノード２４における電圧は、両方の負荷２８ａ及び３０ａ上の電圧と同じく減少される。このような全体的な態様で電圧を減少させることによって、ＳＲＡＭセルの寿命が改善される。
【００１２】
然しながら、本発明は多くのメモリ又はメモリセル適用例はＶCCを全体的に減少させることを許容するものではないということの認識に立つものである。更に、あるレベルを超えてＶCCを全体的に減少させることは不正確な動作及び性能の劣化を発生させる場合がある。
【００１３】
【発明が解決しようとする課題】
本発明は、セル内部の電圧をＶCCより低い値へ低下させながら減少させることのないシステムレベル電圧ＶCCで動作する改良したメモリを提供することを目的とする。そうすることにより、メモリは性能の劣化なしで信頼性が改善される。本発明の別の目的とするところは、従来のＳＲＡＭメモリセルよりも信頼性の大きな改良したメモリを提供することである。本発明の更に別の目的とするところは、４Ｔ−２Ｒセル、６−Ｔセル、又は減少させたセル電圧から利益が得られるその他のＳＲＡＭメモリ形態として構成することの可能な改良したメモリを提供することである。本発明の更に別の目的とするところは、メモリ内に容易に且つ効果的に設けることの可能な減少させたセル電圧を発生するバイアス回路を具備する改良したメモリを提供することである。
【００１４】
【課題を解決するための手段】
本発明の好適実施形態においては、メモリセルが、選択的に導通すべく動作可能であり且つ第一セルノードと低基準電圧ノードとの間に結合されている第一装置、及び選択的に導通すべく動作可能であり且つ第二セルノードと低基準電圧ノードとの間に結合されている第二装置を有している。本メモリセルは、更に、第一及び第二データ線を有すると共に、システムレベル電圧を受取り且つ第一及び第二データ線を夫々第一及び第二データ電圧へバイアスさせる回路を有しており、第一及び第二データ電圧は書込動作期間中において論理的に相補的な信号を構成する。更に、本メモリセルは、論理高電圧が選択的に第一及び第二セルノードのうちの一方へ書込まれ、一方論理低が第一及び第二セルノードのうちの他方へ書込まれるように、第一及び第二データ線を夫々第一及び第二セルノードへ結合させる回路を有している。更に、本メモリセルは、セル電圧を受取るための電圧源ノードを有すると共に、電圧源ノードを第一及び第二セルノードへ結合させる回路を有している。更に、本メモリセルは、セル電圧を発生するセル電圧回路を有しており、このセル電圧回路はシステムレベル電圧より低いセル電圧を出力すべく動作可能である。
【００１５】
【発明の実施の形態】
図２は本発明の１実施例に基づいて構成したＳＲＡＭセル３６を示しており、それは多くの点において図１に示したＳＲＡＭセル１０と類似している。従って、図１及び２において同様の構成要素には同様の参照番号を使用している。先ず、共通の構成要素について説明すると、セル３６は交差接続したＮチャンネルトランジスタ１２及び１４を有すると共にセルノード１６及び２０を有している。セルノード１６及び２０は、パスゲートトランジスタ３２及び３４によって夫々のビット線２８及び３０へ結合している。更に、ビット線２８及び３０は、夫々の負荷２８ａ及び３０ａを介して、ＶCC（又はＶCC−ＶTnload）へ結合しており、書込動作期間中において、データ線２８上におけるＢＩＴ＿及びデータ線３０上におけるＢＩＴの論理的に相補的な信号を受取る。注意すべきことであるが、読取動作についての詳細な説明は割愛するが、公知技術から容易に理解可能なものである。
【００１６】
更に、セルノード１６及び２０は夫々の抵抗を介して電圧源ノード２４へ接続している。然しながら、図２においては、これらの抵抗は２２ａ及び２６ａの符号が付けられており、何故ならば、以下に説明するように、それらの抵抗値は図１における対応する対抗２２及び２６とは多少異なる場合があるからである。典型的に、抵抗２２ａ及び２６ａの抵抗値は同一であり（これらの抵抗に関連する公差レベルがどのようなものであろうとも）、且つ典型的に１０10乃至１０12Ωの程度である。
【００１７】
図１のＳＲＡＭセル１０と異なり、図２においては、電圧源ノード２４は減少された内部セル電圧ＶI を受取るべく接続されている。更に詳細に説明すると、電圧源ノード２４は内部セル電圧回路３８の出力端３８ｂへ接続している。内部セル電圧回路３８の入力端３８ａはシステムレベル電圧ＶCCへ接続している。好適実施例においては、以下に説明する理由により、ＶI はＶCCよりも低い電圧である。
【００１８】
セル３６への書込動作はセル１０に対するものと同じであるが、セルにデータが書込まれた場合にセル３６の付加的な利点を理解するためにより詳細に説明する。最初に、負荷２８ａ及び３０ａを使用し且つ公知のプレチャージ技術を使用して、最初に相補的な信号をビット線２８及び３０へ供給し、その後に、Ｗ／ＲをＶCCへアサート即ち活性化させ、従ってパスゲートトランジスタ３２及び３４はビット線２８及び３０を夫々セルノード１６及び２０へ結合する。ビット線２８が高状態であると仮定すると（従って、ビット線３０が低状態）、本発明は、ノード１６へ「書込」が行なわれた「論理高」電圧がＶCCの完全な大きさよりも低い電圧レベルであると認識する。以下に詳細に説明するように、このことは負荷２８ａ及び３０ａがＮチャンネルトランジスタを使用するか又はＰチャンネルトランジスタを使用するかということに拘らず成立する。
【００１９】
セルノード１６（又はセルノード２０）へ論理高電圧が書込まれる場合を説明する前に、負荷２８ａ及び３０ａにおいて使用されるトランジスタの型に応答してビット線２８及び３０における電圧の大きさを評価することについて説明する。上述した如く、負荷２８ａ及び３０ａの各々がＮチャンネルトランジスタを使用する場合には、相対的に高いビット線（即ち、一方が充電され且つ他方が放電されるビット線２８又は３０のいずれか）におけるデータ電圧ＶD は次式で表わされる。
【００２０】
ＶD ＝ＶCC−ＶTnload            （１）
換言すると、Ｎチャンネル負荷トランジスタのスレッシュホールド値は負荷トランジスタを横断して降下し、その際に対応するビット線２８又は３０においてより低い電圧を印加させる。一方、負荷２８ａ及び３０ａの各々がＰチャンネルトランジスタを使用する場合には、Ｐチャンネルトランジスタを横断してスレッシュホールド電圧が降下することはなく、従って、相対的に高いビット線（即ち、一方が充電され且つ他方が放電されるビット線２８又は３０のいずれか）におけるデータ電圧ＶD は次式で表わされる。
【００２１】
ＶD ＝ＶCC                      （２）
従って、上の式（１）及び（２）から、当業者に明らかな如く、ビット線上のデータ値の大きさは負荷２８ａ及び３０ａにおいて使用するトランジスタの型に依存する。然しながら、以下に示すように、このような差にも拘らず、セルノード１６（又はノード２０）へ書込まれる論理高電圧の大きさは、負荷トランジスタの型（即ち、Ｐチャンネルか又はＮチャンネルのいずれか）に拘らずに同一である。
【００２２】
パスゲートトランジスタによってセルノードへ「書込」が行なわれる電圧について説明するために、先ず、ビット線２８がＰチャンネル負荷装置２８ａによって駆動される場合について検討する。この場合にも論理高の場合について説明するが、論理低の場合には反対の態様で動作することを容易に理解することが可能である。この場合には、ＶCCがパスゲートトランジスタ３２のゲートへ印加され、且つ（式（２）から）ビット線２８上のＶCC電圧レベルがパスゲートトランジスタ３２のドレインへ供給される。従って、セルノード１６へ「書込」が行なわれる電圧レベルＶW は、パスゲートトランジスタ３２のソースがプルされるレベルであって、即ち次式で表わされる。
【００２３】
ＶW ＝ＶCC−ＶTpass       （３）
尚、ＶTpass はパスゲートトランジスタ３２のスレッシュホールド電圧である。換言すると、パスゲートトランジスタ３２のソースは式（３）に示したレベルへ上昇することが可能であるに過ぎず、そうでない場合には、不充分なゲート対ソース電圧がトランジスタ３２が導通状態になることを阻止する。
【００２４】
パスゲートランジスタによってセルノードへ書込まれる電圧についての説明を継続するために、次に、ビット線２８がＮチャンネル負荷装置２８ａによって駆動される場合について検討する。この場合にも論理高の場合について説明するが、論理低の場合には反対の態様で動作することを容易に理解することが可能である。この場合には、ＶCCがパスゲートトランジスタ３２のゲートへ印加され、且つ（式（１）から）ビット線２８上のＶCC−ＶTnload 電圧レベルがパスゲートトランジスタ３２のドレインへ供給される。更に、注意すべきことであるが、パスゲートトランジスタ３２及び３４のスレッシュホールド電圧は、好適には、異なる装置寸法に基づいて、負荷２８ａ及び３０ａにおけるトランジスタに対するスレッシュホールド電圧を超える。従って、セルノード１６へ書込まれる電圧ＶW は、その上限が、負荷トランジスタのスレッシュホールド電圧ではなくパスゲートトランジスタのスレッシュホールド電圧によって制限される。その結果、この例におけるＶW は次式で表わされる。
【００２５】
ＶW ＝ＶCC−ＶTpass       （４）
尚、ＶTpass はパスゲートトランジスタ３２のスレッシュホールド電圧である。換言すると、例えドレイン電圧がより大きなレベルであったとしても、即ちＶCC−ＶTnload、パスゲートトランジスタ３２のソースは式（４）に示したより低いレベルへ上昇可能であるに過ぎず、そうでなければ、不充分なゲート対ソース電圧がトランジスタ３２が導通状態となることを阻止する。
【００２６】
従って、式（３）及び（４）において得られた同一の結果から容易に示されるように、本発明は、ビット線２８及び３０上の負荷装置の型に拘らずに、ＶW が約システムレベル電圧（ＶCC）−パスゲートトランジスタのスレッシュホールド電圧（ＶTpass ）である。更に、当該技術分野において公知の如く、ＶTpass の値は、トランジスタ３２のバックゲートバイアス及びトランジスタ３２の特性に依存する。
【００２７】
セルノード１６又は２０へ書込みを行なった電圧について説明したが、パスゲートトランジスタ３２及び３４を同時的にオン状態にゲート動作した後の以下の点について注意すべきである。最初にＷ／Ｒが脱活性化される。図１について説明したように、Ｗ／Ｒを脱活性化した後に、セルノード１６は電圧源ノード２４における電圧へプルアップされる。従って、従来技術においては、ノード１６はＶCCへプルアップされる。然しながら、図２においては、電圧源ノード２４におけるこの電圧はＶI に等しく、それは、上述した如く、ＶCCより低い電圧レベルである。更に、セルノード１６及び２０へ書込まれる電圧ＶW はＶCC−ＶTpass と等しいので、ＶI は、好適には、ＶCC−ＶTpass と等しいか又はわずかにそれより大きなものである。即ち、ＶI がＶCC−ＶTpass と等しい場合には、Ｗ／Ｒが脱活性化された後に、セルノード１６における電圧はパスゲートトランジスタ３２から受取ったものと同一の大きさに維持される（即ち、ＶCC−ＶTpass ）。更に、この減少された電圧の大きさＶCC−ＶTpass は、トランジスタ１４のゲートへ結合されたままとなり、その際に該セルの爾後のデータ読取りに対してセル３６を固定されたデータ状態に維持する。
【００２８】
トランジスタ１２及び１４のゲートへ印加されるプルアップされたバイアスは、従来技術と比較した場合に、効果的に減少されている。特に、トランジスタ１２及び１４のうちの一方は導通状態に溜まらねばならず（即ち、セル内のデータに依存して）、且つ、従来技術においては、この導通状態は導通状態にあるトランジスタのゲートを、ＶCCへプルアップすることにより確保していた。即ち、従来技術においては、最初に、ＶCC−ＶTpass の電圧をトランジスタ３２及び３４が導通状態にある時間期間中にセルノード１６又は２０のいずれかへ印加させていた。然しながら、トランジスタ３２及び３４がもはや導通状態でなくなると、いずれかのセルノード１６又は２０がＶCC−ＶTpass の電圧からＶCCの電圧へプルアップさせていた。
【００２９】
然しながら、本発明においては、この導通状態は、導通状態にあるトランジスタのゲートを減少させた内部電圧ＶI ＝ＶCC−ＶTpass （又は、僅かにより大きな電圧であるが尚且つＶCCより低い電圧）へプルすることによって確保される。その結果、トランジスタ１２及び１４に対しては全体的により低い電圧が印加され、その際にゲート酸化膜及びこのようなトランジスタのその他の層間酸化膜へより高い電圧が印加される場合に発生する上述した欠点を軽減させている。従って、本発明によれば、セルの信頼性が増加されており、特にトランジスタの酸化膜の信頼性は印加電圧に指数的に依存することを考慮すると、セルの信頼性が著しく改善されている。
【００３０】
図２に関連して、抵抗２２ａ及び２６ａの抵抗値が図１における抵抗２２及び２６のものと多少異なるものとすることが可能であることについて先に説明した。図２においてはセル電圧源ノード２４へ印加される電圧が減少されているのでこのような差異は当業者にとって明らかであり、従って、抵抗２２ａ及び２６ａの抵抗値は異なるものとすることが可能である。
【００３１】
図３は図２の内部セル電圧回路３８の好適実施例を示している。回路３８の電圧入力端３８ａはＮチャンネルトランジスタ４０のゲート及びドレインへ接続している。好適実施例においては、Ｎチャンネルトランジスタ４０はパスゲートトランジスタ３２及び３４と特性が類似しているが（図２参照）、これらのトランジスタよりも僅かに大きなチャンネル幅を有している。典型的に、処理の流れに依存して、且つ当該技術分野において公知の如く、より大きなチャンネル幅はしばしばフィールド酸化膜のエンクローチメント効果を減少させ、従ってトランジスタのスレッシュホールド電圧を低下させる。即ち、そのチャンネル幅がより大きいために、トランジスタ４０のスレッシュホールド電圧ＶT40 は次式（５）に示すようにパスゲートトランジスタ３２及び３４のスレッシュホールド電圧よりも僅かに低いものとなる。
【００３２】
ＶTpass ＞ＶT40           （５）
尚、ＶTpass はパスゲートトランジスタ３２又は３４のいずれかのスレッシュホールド電圧である。更に、装置４２は非常に弱い負荷装置であって、それは、好適実施例においては、第二Ｎチャンネルトランジスタである。従って、装置４２を横断しての電圧降下が小さいものであると仮定すると、次式（６）は回路３８の出力電圧ＶI を表わしている。
【００３３】
ＶI ≒ＶCC−ＶT40         （６）
従って、式（５）を式（４）及び（６）へ代入すると、次式（７）では（ａ）回路３８からの内部セル電圧の下でのセルノード１６及び２０における電圧ＶI と（ｂ）パスゲートトランジスタの導通期間中においてノード１６及び２０へ書込まれた電圧ＶW とを比較する。
【００３４】
（ＶI ＝ＶCC−ＶT40 ）≧（ＶW ＝ＶCC−ＶTpass ）    （７）
従って、式（７）は、ＶI がＶW 以上であることを表わしている。然しながら、トランジスタ１２及び１４上における電圧を可及的に低いレベルに維持し尚且つセル３６の適切なる動作を確保するためには、トランジスタ４０のスレッシュホールド電圧がパスゲートトランジスタのスレッシュホールド電圧ＶTpass よりも僅かに小さいものであるように選択される。従って、式（７）はＶI がＶW よりも大きいことを示しているが、その差異は好適にはこのような態様で最小のものとされる。
【００３５】
回路３８の基本的な原理について説明したが、その内部的な構成要素に関して２，３の付加的な側面について説明する。上述したようにトランジスタ４０の幅の寸法設定を行なうことに加えて、トランジスタ４０は、更に、そのゲート対ソース電圧がＶTpass に等しい状態で動作しながらメモリアレイによって消費される必要な電流を提供すべく寸法設定される。電流消費は、寄生及び通常の動作電流等のパラメータを考慮に入れて解析される。更に、装置４２は、好適には、図示したように接続したＮチャンネルトランジスタであることに注意すべきである。更に、Ｎチャンネルトランジスタのゲートは図示したようにＶCCへ接続されているが、Ｎチャンネルトランジスタが導通状態となることを許容するのに充分に大きな何等かの別のバイアス電圧へ接続させることも可能である。更に、別の実施例においては、例えば抵抗又はその他の負荷装置等の異なる負荷装置を使用することが可能である。いずれの場合にも、装置４２は、ＶCCが急に上昇し次いで下降する条件下において式（６）によって示されるレベルにＶI を維持するように選択される。然しながら、バンプ即ち急激な変動が問題でない場合には装置４２を除去することが可能であることに注意すべきである。
【００３６】
図４はＳＲＡＭセル４４を示している。セル４４は６−Ｔ形態に接続されており、従って、図２の抵抗２２ａ及び２６ａが図５においてはＰチャンネルトランジスタ２２ｂ及び２６ｂと夫々置換されている点を除いて、図２の４Ｔ−２Ｒセル３６と同一の態様で接続されている。トランジスタ２２ｂ及び２６ｂのゲートは夫々セルノード２０及び１６へ接続している。注意すべきことであるが、セル４４は図２のセル３６と同一の態様で回路３８を有しており、それは電圧源ノード２４に対して減少させた内部セル電圧ＶI を供給する。セル４４への書込動作は、Ｐチャンネルトランジスタ２２ｂ及び２６ｂがセルノード２０及び１６における電圧にしたがって導通するという点を除いて、セル３６と同様である。例えば、セルノード２０が高状態（従って、セルノード１６が低状態）であると、トランジスタ２６ｂと同じくトランジスタ１２が導通状態となる。従って、トランジスタ２２ｂは図２の抵抗２２ａと殆ど同一の態様で負荷として動作する。勿論、セルノード１６が高状態（且つセルノード２０が低状態）であると、トランジスタ２２ｂと同じくトランジスタ１４が導通状態となり、且つトランジスタ２６ｂは図２の抵抗２６ａとほぼ同一の態様で負荷として動作する。
【００３７】
セル４４と３６とは類似しているので、セル４４の動作に関する総括的な説明は上述したセル３６に関しての説明から明らかであり、その詳細な説明は割愛する。然しながら、セル４４内部のセル電圧が減少されているのでセルの層間酸化膜を劣化させる影響は減少されており、従ってこの場合にも装置の信頼性及び寿命の長期化が得られることを理解すべきである。
【００３８】
上述したセルは上述したような種々の利点及び更に以下に説明するような利点を提供している。更に別の実施例として、図５は模式的に示したメモリアレイ４５を示している。アレイ４５において、各ブロック４６は例えば図２のセル３６又は図４のセル４４等の１個のセルを表わしている。換言すると、アレイ４５は複数個のメモリセルを有しており、各セルはそのノードを減少された内部セル電圧回路３８へ接続している。然しながら、全体的には、アレイ４５は整数Ｍ個の行と整数Ｎ個の列とを有するものとして示されている。各メモリ行は共通の読取／書込線（即ち、ワード線）へ結合されており、従って行全体は一度にアクセスすることが可能である。更に、各列はビット線負荷回路４８へ接続されている相補的なビット線を有しており、従ってアクセスされた行内のセルは書込を行なうか又は読取を行なうことが可能である。いずれの場合においても、アレイ４５は改良したセル４６を設けることによって全体的に改善されている。従って、本発明に基づいて装置の信頼性と寿命の長期化が改善されている。
【００３９】
上述したことから明らかなように、本発明実施例では、セル内部のセル電圧をＶCCより低い値に低下させながら全体的にＶCCを減少させることなしに動作することの可能な改良したメモリを提供している。更に、静的格納状態にあるセルノード上の電圧はそのセルに最初に書込まれた大きさに近づいている。更に、内部セル電圧回路が実効的に書込動作期間中にセル内に確立された電圧を追従し且つ一致させる。この追従動作はセル電圧が下降し過ぎてセル速度を低下させ且つ安定性を低下させたり、又は上昇し過ぎてその際にトランジスタの層間酸化膜を劣化させることにより信頼性の問題を発生させることを防止している。更に、減少された電圧がセルのセルノードへ内部的に印加され、一方、Ｐチャンネル負荷トランジスタで駆動されるビット線の場合には、データ線はより高い電圧（即ち、ＶCC）に充電されたままとなる。従って、本発明はＶCCのみがシステム全体に使用可能であり、即ちＶCCの全体的なスケーリングのみが可能であるシステムにおいて実現することが可能である。更に、本発明はメモリの信頼性を改善しており、且つ４Ｔ−２Ｒセル、６−Ｔセル又は内部的に減少したセル電圧から利益を得ることの可能なその他のＳＲＡＭメモリ形態として構成することが可能である。更に、本発明は容易に且つ効率的にメモリ内に設けることの可能な内部セル電圧回路を具備する改良したメモリを提供している。
【００４０】
以上、本発明の具体的実施の態様について詳細に説明したが、本発明は、これら具体例にのみ限定されるべきものではなく、本発明の技術的範囲を逸脱することなしに種々の変形が可能であることは勿論である。
【図面の簡単な説明】
【図１】  公知の「４Ｔ−２Ｒ」形態で接続された典型的なＳＲＡＭセルを示した概略図。
【図２】  本発明の一実施例に基づいて減少した内部セル電圧を供給する回路へ接続されており４Ｔ−２Ｒ形態に接続されているＳＲＡＭセルを示した概略図。
【図３】  図２の内部セル電圧回路の一実施例を示した概略図。
【図４】  本発明の別の実施例に基づいて構成された減少した内部セル電圧を供給する回路へ接続されており６−Ｔ形態に接続されたＳＲＡＭセルを示した概略図。
【図５】  各セルが減少した内部セル電圧を受取る複数個のＳＲＡＭセルからなるメモリアレイを示した概略図。
【符号の説明】
１６，２０  セルノード
２４  電圧源ノード
２８，３０  ビット線
３２，３４  パスゲートトランジスタ
３６  ＳＲＡＭセル
３８  内部セル電圧回路
２２ａ，２６ａ  抵抗
２８ａ，３０ａ  負荷
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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