(57)【特許請求の範囲】
【請求項１】
電気的に書き込みが可能な不揮発性半導体記憶装置において、
制御ゲート端子、フローティングゲート、ソース端子及びドレイン端子を備え、行列状に配置された複数の電気的書き込みが可能な不揮発性半導体メモリセルと、
前記制御ゲート端子に接続されたワード線と、
前記ドレイン端子に接続されたビット線と、
前記ソース端子に接続されたメモリセルソース線と、
外部信号又は外部命令によりデータ書き換えモードが指定されたときに、前記ワード線、ビット線及びメモリセルソース線の電位を制御して前記複数個の不揮発性半導体メモリセルから順次１個のメモリセルを選択し、当該メモリセルの記憶データと新規書き換えデータとの比較を行い、更に前記ワード線、ビット線及びメモリセルソース線の電位を制御して前記比較の結果が一致しないビットに対応するメモリセルのみに、消去及び書き込みを行うことによりデータ書き換えを行う制御回路と、
を有し、
前記制御回路は、
前記選択されたメモリセルの記憶データと新規書き換えデータとを保持しかつこれらを比較検出する検出手段と、
前記検出手段からの情報により、前記データ書き換えの際に消去が必要なメモリセルと前記データ書き換えの際に書き込みが必要なメモリセルとを判別する判別手段と、
前記判別手段からの情報により、１ビット単位でのデータの消去及び書き込みを行って、記憶データを書き換える必要のあるメモリセルに対してのみ書き換えを行う書き換え手段と、
を有し、
前記データ書き換えを行う際に、
前記メモリソース線の電位を第１の定電位状態として、前記消去が必要なメモリセルのみに消去を行い、
前記消去を開始してから所定時間が経過した後に消去ベリファイを行い、
前記消去ベリファイが成功した後に、前記メモリソース線の電位を開放状態として、前記書き込みが必要なメモリセルのみに書き込みを行い、
前記書き込みを開始してから所定時間が経過した後に書き込みベリファイを行い、
前記書き込みベリファイが成功したことにより、前記データ書き換えを終了とし、
前記ワード線のいずれかに接続された不揮発性半導体メモリのすべてにおいてデータの消去を行う時には、前記メモリソース線の電位を、前記第１の定電位状態とは異なる第２の定電位状態とすることを特徴とする不揮発性半導体記憶装置。
【請求項２】
電気的に書き込みが可能な不揮発性半導体記憶装置において、
制御ゲート端子、フローティングゲート、ソース端子及びドレイン端子を備え、行列状に配置された複数の電気的書き込みが可能な不揮発性半導体メモリセルと、
前記制御ゲート端子に接続されたワード線と、
前記ドレイン端子に接続されたビット線と、
前記ソース端子に接続されたメモリセルソース線と、
外部信号又は外部命令によりデータ書き換えモードが指定されたときに、前記ワード線、ビット線及びメモリセルソース線の電位を制御して前記複数個の不揮発性半導体メモリセルから順次１個のメモリセルを選択し、当該メモリセルの記憶データと新規書き換えデータとの比較を行い、更に前記ワード線、ビット線及びメモリセルソース線の電位を制御して前記比較の結果が一致しないビットに対応するメモリセルのみに、書き込み及び消去を行うことによりデータ書き換えを行う制御回路と、
を有し、
前記制御回路は、
前記選択されたメモリセルの記憶データと新規書き換えデータとを保持しかつこれらを比較検出する検出手段と、
前記検出手段からの情報により、前記データ書き換えの際に書き込みが必要なメモリセルと前記データ書き換えの際に消去が必要なメモリセルとを判別する判別手段と、
前記判別手段からの情報により、１ビット単位でのデータの書き込み及び消去を行って、記憶データを書き換える必要のあるメモリセルに対してのみ書き換えを行う書き換え手段と、
を有し、
前記データ書き換えを行う際に、
前記メモリソース線の電位を開放状態として、前記書き込みが必要なメモリセルのみに書き込みを行い、
前記書き込みを開始してから所定時間が経過した後に書き込みベリファイを行い、
前記書き込みベリファイが成功した後に、前記メモリソース線の電位を第１の定電位状態として、前記消去が必要なメモリセルのみに消去を行い、
前記消去を開始してから所定時間が経過した後に消去ベリファイを行い、
前記消去ベリファイが成功したことにより、前記データ書き換えを終了とし、
前記ワード線のいずれかに接続された不揮発性半導体メモリのすべてにおいてデータの消去を行う時には、前記メモリソース線の電位を、前記第１の定電位状態とは異なる第２の定電位状態とすることを特徴とする不揮発性半導体記憶装置。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、電気的書き込みが可能でかつ不揮発性を有する半導体記憶装置、あるいは電気的書き込み及び消去が可能でかつ不揮発性を有する半導体記憶装置に関するものである。
【０００２】
【従来の技術】
文献１；SINGLE  TRANSISTOR  ELECTRICALLY  PROGRAMMABLE  MEMORY  DEVICE  AND  METHOD
United   States   Patent    4,698,787     Oct.6,1987
文献２；FLASH  EEPROM  ARRAY  WITH  NEGATIVE  GATE  VOLTAGE  ERASE OPERATION
United   States   Patent    5,077,691     Dec.31,1991
文献３；フラッシュメモリの現状と将来展望
ＩＣＤ９１ー１３４
【０００３】
不揮発性半導体記憶装置としては、紫外線消去型のＥＰＲＯＭ（Erasable and Programmable  Read  Only   Memory）や、電気的に書き込み及び消去が可能（以下「電気的書き換え」と記す）なＥＥＰＲＯＭ（Electrically Erasable  and Programmable Read  Only  Memory）がある。更に近年、電気的に一括消去を行うEEPROMが開発されている。前記ＥＰＲＯＭは紫外線でのみメモリセルの記憶データの消去が可能で、電気的な消去を行えないのでパッケージとして透明度のある窓付きパッケージを必要としり、更にシステムの基板実装後に書き換えを行う為には一旦とりはずす必要があるという不便があった。前記ＥＥＰＲＯＭは、システム内で電気的に書き換えができるようになっているが、一般的にメモリセルにおいて選択分離用のトランジスタまたはチャンネル領域を必要とするため、メモリセル面積がＥＰＲＯＭにくらべ２倍程度大きくなってしまう。この問題を解決するため、電気的に消去が可能でかつメモリセル面積がＥＰＲＯＭと同等である一括消去型のＥＥＰＲＯＭが開発された。
【０００４】
一括消去型のＥＥＰＲＯＭとして初期に開示されたものとしては例えば文献１にある。文献１によれば、フローティングゲートを有する単一のメモリトランジスタでもって、電気的に書き込み及び消去を行う方法及びデバイス構造を提供している。消去においては、メモリセルのソース端子に１０〜２０ボルト（Ｖ）の高電圧を、制御ゲート端子に接地電位を印加することにより、フローティングゲートとソース端子との間の薄い絶縁膜間に高電界を発生させ、ファーラーノードハイムトンネル（以下「ＦＮ注入」と記す）により電子が前記フローティングゲートより放出させ、このことにより制御ゲートから見たメモリセルのしきい値電圧を低くする。書き込みにおいては、メモリセルのドレイン端子に５〜１０Ｖの電圧を印加し、制御ゲートに１０〜１５Ｖの高電圧を印加し、ソースを接地することによりドレイン−ソース間の基板表面に強い反転領域が生じ、ホットエレクトロン（以下「ＨＥ注入」と記す）が発生することにより、前記フローティングゲートに電子を注入し、このことによりメモリセルのしきい値電圧を高くする。
【０００５】
更に文献２や文献３の４〜５頁においては、別の消去方式として、メモリセルの制御ゲートに負電圧（例えば−７Ｖ〜−１５Ｖ）を印加し、ソース端子には電源電圧（例えば５Ｖ）または接地電位を印加することにより、ＦＮ注入により電子をフローティングゲートから放出する方式が提示されている。この方式の場合、文献１に開示されてあるように、ソース端子に高い（例えば１０〜２０Ｖ）電圧を必要としなくなるので、書き換え時の低電圧化が可能である利点がある。更にこの方式の場合、メモリセルの制御ゲートは一般的にワード線として列デコーダに接続されているので、非選択のメモリセルの制御ゲートに対し、例えば０Ｖ〜５Ｖの電圧を印加することにより、ＦＮ注入を誘起させないことが可能となり、ワード線単位（換言すればセクタ単位）での消去が可能になる。
【０００６】
【発明が解決しようとする課題】
これらの消去方式においては、例えばメモリセルに記憶されている１ビットのデータを書き換える場合においても、メモリセルの一括もしくはセクター単位での消去しか行えないため、データを書き換える必要のないメモリセルの情報までも書き換えが行われるという問題点があった。
【０００７】
そこで本発明は、前記不揮発性半導体記憶装置において、データの書き換え前後でデータに変化のないメモリセルに対して、データの書き換えを行うことのない不揮発性半導体記憶装置を提供することを目的とする。
【０００８】
【課題を解決するための手段】
本発明に係る第１の不揮発性半導体記憶装置は、電気的に書き込みが可能な不揮発性半導体記憶装置において、制御ゲート端子、フローティングゲート、ソース端子及びドレイン端子を備え、行列状に配置された複数の電気的書き込みが可能な不揮発性半導体メモリセルと、前記制御ゲート端子に接続されたワード線と、前記ドレイン端子に接続されたビット線と、前記ソース端子に接続されたメモリセルソース線と、外部信号又は外部命令によりデータ書き換えモードが指定されたときに、前記ワード線、ビット線及びメモリセルソース線の電位を制御して前記複数個の不揮発性半導体メモリセルから順次１個のメモリセルを選択し、当該メモリセルの記憶データと新規書き換えデータとの比較を行い、更に前記ワード線、ビット線及びメモリセルソース線の電位を制御して前記比較の結果が一致しないビットに対応するメモリセルのみに、消去及び書き込みを行うことによりデータ書き換えを行う制御回路と、を有し、前記制御回路は、前記選択されたメモリセルの記憶データと新規書き換えデータとを保持しかつこれらを比較検出する検出手段と、前記検出手段からの情報により、前記データ書き換えの際に消去が必要なメモリセルと前記データ書き換えの際に書き込みが必要なメモリセルとを判別する判別手段と、前記判別手段からの情報により、１ビット単位でのデータの消去及び書き込みを行って、記憶データを書き換える必要のあるメモリセルに対してのみ書き換えを行う書き換え手段と、を有し、前記データ書き換えを行う際に、前記メモリソース線の電位を第１の定電位状態として、前記消去が必要なメモリセルのみに消去を行い、前記消去を開始してから所定時間が経過した後に消去ベリファイを行い、前記消去ベリファイが成功した後に、前記メモリソース線の電位を開放状態として、前記書き込みが必要なメモリセルのみに書き込みを行い、前記書き込みを開始してから所定時間が経過した後に書き込みベリファイを行い、前記書き込みベリファイが成功したことにより、前記データ書き換えを終了とし、前記ワード線のいずれかに接続された不揮発性半導体メモリのすべてにおいてデータの消去を行う時には、前記メモリソース線の電位を、前記第１の定電位状態とは異なる第２の定電位状態とすることを特徴とする。
【０００９】
本発明に係る第２の不揮発性半導体記憶装置は、電気的に書き込みが可能な不揮発性半導体記憶装置において、制御ゲート端子、フローティングゲート、ソース端子及びドレイン端子を備え、行列状に配置された複数の電気的書き込みが可能な不揮発性半導体メモリセルと、前記制御ゲート端子に接続されたワード線と、前記ドレイン端子に接続されたビット線と、前記ソース端子に接続されたメモリセルソース線と、外部信号又は外部命令によりデータ書き換えモードが指定されたときに、前記ワード線、ビット線及びメモリセルソース線の電位を制御して前記複数個の不揮発性半導体メモリセルから順次１個のメモリセルを選択し、当該メモリセルの記憶データと新規書き換えデータとの比較を行い、更に前記ワード線、ビット線及びメモリセルソース線の電位を制御して前記比較の結果が一致しないビットに対応するメモリセルのみに、書き込み及び消去を行うことによりデータ書き換えを行う制御回路と、を有し、前記制御回路は、前記選択されたメモリセルの記憶データと新規書き換えデータとを保持しかつこれらを比較検出する検出手段と、前記検出手段からの情報により、前記データ書き換えの際に書き込みが必要なメモリセルと前記データ書き換えの際に消去が必要なメモリセルとを判別する判別手段と、前記判別手段からの情報により、１ビット単位でのデータの書き込み及び消去を行って、記憶データを書き換える必要のあるメモリセルに対してのみ書き換えを行う書き換え手段と、を有し、前記データ書き換えを行う際に、前記メモリソース線の電位を開放状態として、前記書き込みが必要なメモリセルのみに書き込みを行い、前記書き込みを開始してから所定時間が経過した後に書き込みベリファイを行い、前記書き込みベリファイが成功した後に、前記メモリソース線の電位を第１の定電位状態として、前記消去が必要なメモリセルのみに消去を行い、前記消去を開始してから所定時間が経過した後に消去ベリファイを行い、前記消去ベリファイが成功したことにより、前記データ書き換えを終了とし、前記ワード線のいずれかに接続された不揮発性半導体メモリのすべてにおいてデータの消去を行う時には、前記メモリソース線の電位を、前記第１の定電位状態とは異なる第２の定電位状態とすることを特徴とする。
【００１３】
【作用】
上記のような構成をとることにより、データ書き込み前に選択したメモリセルのデータと、新規書き換えデータとを比較検出し、比較検出された情報によって書き換えの前後でデータに変更のないメモリセルに対しては書き換えを行わず、書き換えの前後でデータに変更のあるメモリセルのみを選択してビット単位のデータの消去及び書き込みを行うことが可能となる。
【００１４】
【実施例】
図１に本発明の一実施例の回路ブロック図を示す。図１でＦＲＯＭは電気的書き換えが可能な不揮発性半導体記憶装置であり、例えば（１０４８５７６ワード×１６ビット＝１６７７７２１６ビット）の記憶容量を有する。アドレス入力Ａ０、Ａ１〜Ａ１９、チップイネーブル信号ＣＥＢ、出力イネーブル信号ＯＥＢ、ライトイネーブル信号ＷＥＢ、電源電圧ＶＣＣ及び接地電圧ＶＳＳはＦＲＯＭの外部よりの入力信号であり、データ入出力Ｄ０〜Ｄ１５はライト時、即ち書き込み時及び消去には外部よりのデータ入力であり、読み出し時には外部へのデータ出力である。図１の実施例の回路には書き込み及び消去だけでなく、データ比較検出回路及びデータコントロール回路が示してある。
【００１５】
図１において、ＤＶＣＮＴはデバイス制御コマンド識別回路であり、ＦＲＯＭの動作モードのライトイネーブル信号ＷＥＢ、チップイネーブル信号ＣＥＢ、出力イネーブル信号ＯＥＢ及び複数の内部データ入力ＤＡＴＩＮを入力とし、制御信号ＣＮＴ１及び複数の制御信号ＣＮＴ２を出力する。例えば、ＣＮＴ２には書き込みモードまたは消去モードを示す制御信号が含まれている。
【００１６】
ＲＣＮＴはチップ／出力選択状態制御回路であり、チップイネーブル信号ＣＥＢ、出力イネーブル信号ＯＥＢ及び制御信号ＣＮＴ１を制御入力とし、パワーダウン信号ＰＤＱ及び出力バッファ活性化信号ＤＯＥＮを出力とする。
【００１７】
ライト状態制御回路ＷＣＮＴは、ＣＮＴ２、タイマー終了信号Ｓ２、ディスターブベリファイデータ出力信号ＤＴＣ及び書き込み／消去ベリファイデータ出力信号ＰＥＮＧを制御入力とし、書き込み信号ＰＲＧ、消去信号ＥＲＳ、書き込みベリファイ信号ＰＶＦ、消去ベリファイ信号ＥＶＦ、アドレスカウンタアップ信号ＡＵＰ、タイマー開始信号Ｓ１、アドレスラッチ信号ＬＴＡ及びビットライト出力信号ＢＷＲ及びデータラッチ信号ＬＴＤを出力とする。
【００１８】
タイマー回路ＴＩＭは、ライト状態制御回路ＷＣＮＴよりタイマー開始信号Ｓ１を受けて、所定の時間を経過後、アドレスアップカウンタＡＵＰにアドレスアップクロック信号Ｓ３を出力し、ライト状態制御回路ＷＣＮＴにタイマー終了信号Ｓ２を出力する。
【００１９】
アドレスバッファ／ラッチ回路ＡＤＢは、アドレス入力Ａ０、Ａ１〜Ａ１９を入力とし、パワーダウン信号ＰＤＱを制御入力とし、アドレスラッチ信号ＬＴＡをラッチ入力とし、複数の内部アドレス信号ＡＸを出力とする。
【００２０】
列デコーダＲＤＥＣは、内部アドレス信号ＡＸをデコード入力とし、書き込み信号ＰＲＧ、消去信号ＥＲＳ、複数の高電圧信号ＶＰ、複数の負電圧信号ＶＮ及び書き込み／消去ベリファイ電圧信号ＶＶＦを入力とし、複数（例えば４０９６本）のワード線信号ＷＬを出力とする。
【００２１】
行デコーダＣＤＥＣは、内部アドレス信号ＡＸ、書き込み信号ＰＲＧ、消去信号ＥＲＳ、複数の高電圧信号ＶＰ及び複数の負電圧信号ＶＮを入力とし、複数（例えば２５６本）のマルチプレクサ選択信号ＣＸを出力とする。
【００２２】
メモリブロックＭＢＬＫは、例えば１６７７７２１６個のメモリセルからなり、１個のメモリセルには、ワード線、ビット線及びメモリセルソース線が接続されている。
【００２３】
マルチプレクサＭＰＸは、マルチプレクサ選択信号ＣＸを入力とし、複数（例えば４０９６本）のビット線ＢＬ及び複数（例えば１６本）の内部データ線ＩＯＵＴを入出力とする。またＭＢＬＫ及びＭＰＸのトランジスタの基板端子には負電圧信号ＶＮの一部の信号が入力されている。
【００２４】
書き込み／消去ベリファイ電圧発生回路ＶＦＧＥＮは、書き込みベリファイ信号ＰＶＦ及び消去ベリファイ信号ＥＶＦを入力とし、書き込み／消去ベリファイ電圧信号ＶＶＦを出力とする。
【００２５】
比較検出回路ＣＤＣＲは、内部データ線ＩＯ、センスアンプ出力信号ＳＯＵＴ、ライト状態制御回路ＷＣＮＴより出力されるビットライト出力信号ＢＷＲ、書き込み信号ＰＲＧ及び消去信号ＥＲＳを制御入力とし、ビット消去信号ＢＥＲＳ０〜１５、プログラム信号ＢＰＲＧ０〜１５を出力する。
【００２６】
データコントロール回路ＩＯＣＮＴは、ライト状態制御回路ＷＣＮＴより出力される書き込み信号ＰＲＧ、チップ／出力選択状態制御回路ＲＣＮＴより出力される読み出し信号ＤＯＥＮ及び比較検出回路ＣＤＣＲより出力されるビット消去信号ＢＥＲＳ０〜１５を制御入力とし、また内部データ線ＩＯを入力とし、ＩＯＵＴを出力する。
【００２７】
正高電圧チャージポンプ回路ＰＣＰは、書き込み信号ＰＲＧ及び消去信号ＥＲＳを入力とし、正のチャージポンプ電圧信号ＰＯＵＴ１を出力とする。
【００２８】
負電圧チャージポンプ回路ＮＣＰは、書き込み信号ＰＲＧ及び消去信号ＥＲＳを入力とし、負のチャージポンプ電圧信号ＰＯＵＴ２を出力とする。
【００２９】
正高電圧制御回路ＨＶＣＮＴは、正のチャージポンプ電圧信号ＰＯＵＴ１を入力とし、複数の正の高電圧信号ＶＰを出力とする。
【００３０】
負電圧制御回路ＮＶＣＮＴは、負のチャージポンプ電圧信号ＰＯＵＴ２を入力とし、複数の負の高電圧信号ＶＮを出力とする。
【００３１】
メモリセルアレイソース線制御回路ＡＳＣＮＴは、書き込み信号ＰＲＧ、消去信号ＥＲＳ及び複数の正の高電圧信号ＶＰを入力とし、メモリセルソース線信号ＡＳを出力とする。
【００３２】
ビット線電圧制御回路ＢＬＣＮＴは、複数の正の高電圧信号ＶＰ、複数の負の高電圧信号ＶＮ及び消去信号ＥＲＳを入力とし、ビット線負荷電圧信号ＢＤＩＳを出力とする。
【００３３】
ビット線負荷回路ＢＬＬＤは、ビット線負荷電圧信号ＢＤＩＳ及び消去信号ＥＲＳを入力とし、複数のビット線ＢＬを出力とする。
【００３４】
センスアンプ回路ＳＡＭＰは、内部データ線ＩＯをデータ入力、パワーダウン信号ＰＤＱを制御入力とし、センスアンプ出力信号ＳＯＵＴを出力とする。
【００３５】
書き込み／消去ベリファイデータ一致検出回路ＶＥＯＲは、センスアンプ出力信号ＳＯＵＴ及び内部データ入力ＤＡＴＩＮをデータ入力とし、書き込みベリファイ信号ＰＶＦ及び消去ベリファイ信号ＥＶＦを制御入力とし、書き込み／消去ベリファイデータ出力信号ＰＥＮＧを出力とする。
【００３６】
データ入出力バッファＤＩＢは、出力バッファ活性化信号ＤＯＥＮ及びパワーダウン信号ＰＤＱを制御入力とし、データラッチ信号ＬＴＤをラッチ入力とし、センスアンプ出力信号ＳＯＵＴをデータ入力とし、内部データ入力ＤＡＴＩＮをデータ出力とし、データ入出力信号Ｄ０〜Ｄ１５を入出力とする。
【００３７】
データプログラム回路ＤＰＲＧは、内部データ入力ＤＡＴＩＮをデータ入力とし、プログラム信号ＢＰＲＧ０〜１５、書き込み信号ＰＲＧ及び消去信号ＥＲＳを制御入力とし、内部データ線ＩＯをデータ出力とする。
【００３８】
図２〜５は本発明の実施例の回路図を示す分図で、図２は左上回路部を、図３は左下回路部を、図４は右上回路部を、図５は右下回路部をそれぞれ示している。
【００３９】
図２〜５の例においては、説明の簡便化のため、本発明の主旨を損なわずに、メモリセルの個数やアドレスの本数、データ入出力の個数を図１の例より減らしてある。しかし、図１の例と図２〜５の例においては回路名及び信号名はほとんど同じ意味を有している。また、図１の例に対して図２〜５の例は、図１の例のデバイス制御コマンド識別回路ＤＶＣＮＴ、チップ／出力選択状態制御回路ＲＣＮＴ、ライト状態制御回路ＷＣＮＴ、書き込み／消去ベリファイ電圧発生回路ＶＦＧＥＮ、書き込み／消去ディスターブ検出電圧発生回路ＤＳＶＦ、比較検出回路ＣＤＣＲ、データコントロール回路ＩＯＣＮＴ及び書き込み／消去ベリファイデータ一致検出回路ＶＥＯＲが省略してある。更に図１の例においては、消去信号は１種類であったが、図２〜５の例では２種類の消去信号及び消去方式を記載してある。また、図１の例のデータ入出力バッファＤＩＢ及びデータプログラム回路は、図２〜５の例のデータ入力バッファＤＩＢ及び出力バッファＤＢＦに対応する。
【００４０】
図２〜５において、ＢＥＲＯＭは電気的書き換えが可能な不揮発性半導体記憶装置であり、外部よりアドレスをアドレス入力端子Ａ０、Ａ１、Ａ２及びＡ３に、入力データをデータ入力端子ＤＩＮに入力し、出力データを出力端子ＤＯより出力するものである。ＢＥＲＯＭは、ＡＤＢ１、ＡＤＢ２、ＡＤＢ３及びＡＤＢ４で示すアドレスバッファ、ＤＥＣ１、ＤＥＣ２、ＤＥＣ３及びＤＥＣ４よりなる列デコード回路ＲＤＥＣ、ＤＥＣ５、ＤＥＣ６、ＤＥＣ７及びＤＥＣ８よりなる行デコード回路ＣＤＥＣ、メモリセルＭＣ１、ＭＣ２〜ＭＣ１６からなるメモリブロックＭＢＬＫ、マルチプレクサＭＰＸ、データ入力バッファＤＩＢ、センスアンプ回路ＳＡＭＰ、出力バッファ回路ＤＢＦ、正高電圧チャージポンプ回路ＰＣＰ、負電圧チャージポンプ回路ＮＣＰ、正高電圧制御回路ＨＶＣＮＴ、負電圧制御回路ＮＶＣＮＴ、メモリセルソース線電圧制御回路ＡＳＣＮＴ、ビット線電圧制御回路ＢＬＣＮＴ、ビット線負荷回路ＢＬＬＤ、オシレータＯＳＣ１、ＯＳＣ２及びＯＳＣ３及びその他の論理回路より成る。全体の電源として外部より正の電源（例えば５Ｖ）が端子ＶＤＤより、接地電圧が端子ＶＳＳより供給されている。
【００４１】
ＢＥＲＯＭの接続関係は、アドレス端子Ａ０はアドレスバッファＡＤＢ１の入力に、アドレス端子Ａ１はアドレスバッファＡＤＢ２の入力に、アドレス端子Ａ２はアドレスバッファＡＤＢ３の入力に、アドレス端子Ａ３はアドレスバッファＡＤＢ４の入力に接続されている。アドレスバッファＡＤＢ１の出力ＡＸ０及びＡＸ０Ｂは列デコーダＲＤＥＣの論理積の反転ゲート（以下「非論理積ゲート」と記す）の入力に、アドレスバッファＡＤＢ２の出力ＡＸ１及びＡＸ１Ｂは列デコーダＲＤＥＣの非論理積ゲートの入力に、アドレスバッファＡＤＢ３の出力ＡＹ０及びＡＹ０Ｂは行デコーダＣＤＥＣの非論理積ゲートの入力に、アドレスバッファＡＤＢ４の出力ＡＹ１及びＡＹ１Ｂは行デコーダＣＤＥＣの非論理積ゲートの入力に接続されている。
【００４２】
列デコーダＲＤＥＣはＤＥＣ１、ＤＥＣ２、ＤＥＣ３及びＤＥＣ４の４つの回路からなり、各々の回路は同じくなっている。
【００４３】
ＤＥＣ１は、アドレスバッファＡＤＢ１の出力ＡＸ０Ｂ及びＡＤＢ２の出力ＡＸ１Ｂを入力とする２入力非論理積ゲートＮＤ１、２つの２入力論理和の反転ゲート（以下「非論理和ゲート」と記す）ＮＲ１、ＮＲ２、インバータＩＶ１、正高電圧スイッチ回路ＨＶＳＷ１及び負電圧スイッチ回路ＮＶＳＷ１よりなり、ＮＤ１の出力Ｎ１がＮＲ１及びＮＲ２の１入力となり、ＮＲ１の他入力としてＥＲＳＢ１が、ＮＲ２の他入力としてＣＬＫ１が入力される。ＮＲ１の出力Ｎ２はＩＶ１の入力にＩＶ１の出力Ｎ３はＨＶＳＷ１の１入力に、ＮＲ２の出力Ｎ４はＮＶＳＷ１の１入力に接続されている。
【００４４】
ＨＶＳＷ１は、Ｎ３、高電圧信号ＶＰＰ１、ＷＥＬ１及びＩＳＯ１を入力とし、出力はメモリブロックＭＢＬＫの列線（ワード線）ＷＬ０に接続されている。
【００４５】
ＮＶＳＷ１はＮ４、ＷＥＬ２及び負電圧信号ＶＰＮ１を入力とし、出力はＨＶＳＷ１の出力と同じ列線ＷＬ０に接続されている。
【００４６】
ＤＥＣ２、ＤＥＣ３及びＤＥＣ４はＤＥＣ１と同じ回路であるが、前記非論理積ゲートへのアドレスバッファＡＤＢ１、ＡＤＢ２からの入力の組み合わせ及び出力される列線が各々異なっており、ＤＥＣ２の出力はＷＬ１に、ＤＥＣ３の出力はＷＬ２に、ＤＥＣ４の出力はＷＬ３に各々接続されている。
【００４７】
行デコーダＣＤＥＣはＤＥＣ５、ＤＥＣ６、ＤＥＣ７及びＤＥＣ８の４つの回路からなり、各々の回路は等しくなっている。
【００４８】
ＤＥＣ５はアドレスバッファＡＤＢ３の出力ＡＹ０Ｂ及びＡＤＢ４の出力ＡＹ１Ｂを入力とする２入力非論理積ゲートＮＤ２、２つの２入力非論理和ゲートＮＲ６、ＮＲ１７、インバータＩＶ６、正高電圧スイッチ回路ＨＶＳＷ２及び負電圧スイッチ回路ＮＶＳＷ３よりなり、ＮＤ２の出力Ｎ５がＮＲ６及びＮＲ１７の１入力となり、ＮＲ６の他入力としてＮ１８が、ＮＲ１７の他入力としてＣＬＫ３が入力される。ＮＲ６の出力Ｎ１５はＩＶ６の入力に、ＩＶ６の出力Ｎ１６はＨＶＳＷ２の１入力に、ＮＲ１７の出力Ｎ１７はＮＶＳＷ３の１入力に接続されている。
【００４９】
ＨＶＳＷ２は、Ｎ１６、高電圧信号ＶＰＰ１、ＷＥＬ５及びＩＳＯ３を入力とし、出力はＭＰＸの行線選択信号Ｃ１に接続されている。
【００５０】
ＮＶＳＷ３は、Ｎ１７、ＷＥＬ６及び負電圧信号ＶＰＮ１を入力とし、出力はＨＶＳＷ２の出力と同じ行線選択信号Ｃ１に接続されている。
【００５１】
ＤＥＣ６、ＤＥＣ７及びＤＥＣ８はＤＥＣ５と同じ回路であるが、前記非論理積ゲートへのアドレスバッファＡＤＢ３、ＡＤＢ４からの入力の組み合わせ及び出力される行線選択信号が各々異なっており、ＤＥＣ６の出力は行線選択信号Ｃ２に、ＤＥＣ７の出力は行線選択信号Ｃ３に、ＤＥＣ８の出力は行線選択信号Ｃ４に各々接続されている。
【００５２】
メモリブロックＭＢＬＫはＭＣ１、ＭＣ２、…、ＭＣ１６の１６個のメモリセルよりなり、各々のメモリセルはドレイン端子、ソース端子、制御ゲート端子及びフローティングゲートを有し、更に各々のメモリセルに共通な基板端子がある。各々のメモリセルは例えば、半導体基板表面上にドレイン領域及びソース領域を有し、前記ドレイン領域とソース領域の間で前記半導体基板表面の上部に薄い酸化膜を有し、前記薄い酸化膜の上部に例えば多結晶シリコンからなるフローティングゲートを有し、前記フローティングゲートの上部に層間絶縁膜を介し、例えば多結晶シリコンからなる制御ゲートを有している。ドレイン領域はドレイン端子に、ソース領域はソース端子に、制御ゲートは制御ゲート端子に、基板は基板端子に各々電気的に接続されている。ＭＣ１、ＭＣ２、ＭＣ３及びＭＣ４の制御ゲート端子は列線ＷＬ０に、ＭＣ５、ＭＣ６、ＭＣ７及びＭＣ８の制御ゲート端子は列線ＷＬ１に、ＭＣ９、ＭＣ１０、ＭＣ１１及びＭＣ１２の制御ゲート端子は列線ＷＬ２に、ＭＣ１３、ＭＣ１４、ＭＣ１５及びＭＣ１６の制御ゲート端子は列線ＷＬ３に、ＭＣ１、ＭＣ５、ＭＣ９及びＭＣ１３のドレイン端子は列線ＢＬ０に、ＭＣ２、ＭＣ６、ＭＣ１０及びＭＣ１４のドレイン端子は列線ＢＬ１に、ＭＣ３、ＭＣ７、ＭＣ１１及びＭＣ１５のドレイン端子は列線ＢＬ２に、ＭＣ４、ＭＣ８、ＭＣ１２及びＭＣ１６のドレイン端子は列線ＢＬ３に接続されている。即ち、メモリセルは４列×４行の配列になっている。ＭＣ１〜ＭＣ１６のメモリセルのソース端子はメモリソース線ＡＳに共通に接続され、又ＭＣ１〜ＭＣ１６のメモリセルの基板端子は基板電圧信号ＶＳＵＢに接続されている。
【００５３】
マルチプレクサＭＰＸは、例えばＮチャンネルのエンハンスメント型のＭＯＳ型トランジスタＭ１、Ｍ２、Ｍ３及びＭ４よりなり、Ｍ１のドレインは行線ＢＬ０に、ゲートは行選択信号Ｃ１に、Ｍ２のドレインは行線ＢＬ１に、ゲートは行選択信号Ｃ２に、Ｍ３のドレインは行線ＢＬ２に、ゲートは行選択信号Ｃ３に、Ｍ４のドレインは行線ＢＬ３に、ゲートは行選択信号Ｃ４に接続されている。Ｍ１、Ｍ２、Ｍ３及びＭ４の基板は前記基板電圧信号ＶＳＵＢに接続され、Ｍ１、Ｍ２、Ｍ３及びＭ４のソースは内部データ線ＤＩＯに接続されている。
【００５４】
データプログラム回路ＤＰＲＧは、２入力非論理和ゲートＮＲ４、インバータＩＶ２、ＩＶ３及びＩＶ４、Ｎチャンネルエンハンスメント型のＭＯＳ型トランジスタＭ１５、Ｍ１６、Ｍ１０及びＭ１１及びＰチャンネルエンハンスメント型のＭＯＳ型トランジスタＭ１７、Ｍ１８及びＭ９より成っている。ＮＲ４の入力の１端は、データ入力端子ＤＩＮに、他端はＷＲＢに接続され、ＮＲ４の出力Ｎ６はＩＶ２の入力に接続され、ＩＶ２の出力Ｎ７はＩＶ３の入力及びＭ１５のゲート端子に接続されている。ＩＶ３の出力Ｎ８は、Ｍ１６のゲート端子に、Ｍ１６のドレイン端子はＮ１０に、Ｎ１０は更にＭ１７のゲート端子、Ｍ１８のドレイン端子、Ｍ９のゲート端子及びＭ１０のゲート端子に接続されている。Ｍ１５のドレイン端子はＮ９に、Ｎ９は更にＭ１７のドレイン端子及びＭ１８のゲート端子に接続されている。Ｍ１７、Ｍ１８及びＭ９のソース端子は高電圧信号ＶＰＰ３に、Ｍ１７、Ｍ１８及びＭ９の基板端子も前記ＶＰＰ３に接続され、Ｍ１５、Ｍ１６及びＭ１１のソースは接地端子ＶＳＳに、Ｍ１５、Ｍ１６、Ｍ１０及びＭ１１の基板端子も接地端子ＶＳＳに接続されている。ＩＶ４の入力はＷＲＢに、ＩＶ４の出力ＷＲはＭ１１のゲート端子に接続され、Ｍ１１のドレイン端子はＮ１９に、Ｎ１９はＭ１０のソース端子に、Ｍ１０のドレイン端子及びＭ９のドレイン端子は内部データ線ＤＩＯに接続されている。
【００５５】
メモリソース線電圧制御回路ＡＳＣＮＴは、インバータ回路ＩＶ５、ＩＶ６、２入力非論理和ゲートＮＲ５、２入力非論理積ゲートＮＤ３、ＮチャンネルエンハンスメントＭＯＳ型トランジスタＭ１３、ＰチャンネルエンハンスメントＭＯＳ型トランジスタＭ１２及び正高電圧スイッチＨＶＳＷ４より成っている。ＩＶ６の入力はＰＲＧＢに、ＩＶ６の出力Ｎ１１はＮＲ５の入力の一端に、ＮＲ５の入力の他端はＥＲＳＢ２に、ＮＤ３の入力の一端はＰＲＧＢに、他端はＥＲＳＢ２に接続されている。ＮＲ５の出力Ｎ１２は正高電圧スイッチＨＶＳＷ４の１入力に、ＮＤ３の出力Ｎ１４はＩＶ５の入力に、ＩＶ５の出力Ｎ１５はＭ１３のゲート端子に接続されている。ＨＶＳＷ４は高電圧信号ＶＰＰ２及びＮ１２を入力とし、Ｎ１３を出力とし、Ｎ１３はＭ１２のゲート端子に接続されている。Ｍ１２のソース端子はＶＰＰ２に、Ｍ１２のドレイン端子及びＭ１３のドレイン端子はメモリソース線ＡＳに接続されている。Ｍ１２の基板端子はＶＰＰ２に、Ｍ１３のソース端子及び基板端子は負電圧信号ＶＰＮ２に接続されている。
【００５６】
ビット線負荷回路ＢＬＬＤは、ＮチャンネルエンハンスメントＭＯＳ型トランジスタＭ５、Ｍ６、Ｍ７及びＭ８よりなり、Ｍ５のドレイン端子は列線（ビット線）ＢＬ０に、Ｍ６のドレイン端子は列線ＢＬ１に、Ｍ７のドレイン端子は列線ＢＬ２に、Ｍ８のドレイン端子は列線ＢＬ３に、Ｍ５、Ｍ６、Ｍ７及びＭ８のゲート端子は共にビット消去信号ＥＲ２に接続され、Ｍ５、Ｍ６、Ｍ７及びＭ８のソース端子は共にＢＤＩＳに接続され、Ｍ５、Ｍ６、Ｍ７及びＭ８の基板端子は基板電圧信号ＶＳＵＢに接続されている。
【００５７】
ビット線電圧制御回路ＢＬＣＮＴは、正高電圧スイッチＨＶＳＷ３と負電圧スイッチＮＶＳＷ２より成っており、ＨＶＳＷ３の入力はインバータＩＶ８の出力ＥＲ２Ｂ、ＷＥＬ３、ＩＳＯ２及び高電圧信号ＶＰＰ３を入力とし、ＢＤＩＳを出力としており、ＮＶＳＷ２はオシレータＯＳＣ２の出力ＣＬＫ２、ＷＥＬ４及び負電圧信号ＶＰＮ３を入力とし、ＢＤＩＳを出力としている。
【００５８】
書き込み信号ＰＲＧは、正高電圧チャージポンプ回路ＰＣＰの１入力、負電圧チャージポンプ回路ＮＣＰの１入力、負電圧制御回路ＮＶＣＮＴの１入力、正高電圧制御回路ＨＶＣＮＴの１入力、オシレータＯＳＣ１の入力、３入力非論理和ゲートＮＲ３の１入力、２入力非論理和ゲートＮＲ９の１入力及びインバータ回路ＩＶ７の入力に接続されている。
【００５９】
ブロック消去信号ＥＲ１は、アドレスバッファＡＤＢ３の１入力、ＡＤＢ４の１入力、正高電圧チャージポンプ回路ＰＣＰの１入力、正高電圧制御回路ＨＶＣＮＴの１入力、負電圧制御回路ＮＶＣＮＴの１入力、負電圧チャージポンプ回路ＮＣＰの１入力、３入力非論理和ゲートＮＲ３の１入力、２入力非論理和ゲートＮＲ８の１入力、ＮＲ７の１入力及びオシレータＯＳＣ２及びＯＳＣ３の入力に接続されている。
【００６０】
ビット消去信号ＥＲ２は、正高電圧チャージポンプ回路ＰＣＰの１入力、正高電圧制御回路ＨＶＣＮＴの１入力、負電圧制御回路ＮＶＣＮＴの１入力、ビット線負荷回路ＢＬＬＤのＭ５、Ｍ６、Ｍ７及びＭ８のゲート端子への入力、３入力非論理和ゲートＮＲ３の１入力、２入力非論理和ゲートＮＲ９の１入力、ＮＲ８の１入力、ＮＲ７の１入力及びインバータＩＶ８の入力に接続されている。
【００６１】
ＮＲ３の出力ＷＲＢはＮＲ４の１入力、ＩＶ４の入力、センスアンプ回路ＳＡＭＰの１入力及び出力バッファＤＢＦの１入力に接続され、ＮＲ８の出力ＥＲＳＢ１はＮＲ１の１入力に接続され、ＮＲ９の出力Ｎ１８はＮＲ６の１入力に接続され、ＮＲ７の出力ＥＲＳＢ２はＮＲ５及びＮＤ３の１入力に接続され、ＯＳＣ１の出力ＣＬＫ１はＮＲ２の１入力に接続され、ＯＳＣ２の出力ＣＬＫ２はＮＶＳＷ２の１入力に接続され、ＯＳＣ３の出力ＣＬＫ３はＮＲ１７の１入力に接続されている。
【００６２】
正高電圧チャージポンプ回路ＰＣＰは、ＰＲＧ、ＥＲ１及びＥＲ２を入力とし、ＰＯＵＴ１を出力とし、負電圧チャージポンプ回路ＮＣＰはＰＲＧ及びＥＲ１を入力とし、ＰＯＵＴ２を出力とし、正高電圧制御回路ＨＶＣＮＴはＰＯＵＴ１、ＰＲＧ、ＥＲ１及びＥＲ２を入力とし、ＶＰＰ１、ＶＰＰ２、ＶＰＰ３、ＷＥＬ１、ＷＥＬ２、ＷＥＬ３、ＷＥＬ４、ＷＥＬ５、ＷＥＬ６、ＩＳＯ１、ＩＳＯ２及びＩＳＯ３を出力とし、負電圧制御回路ＮＶＣＮＴはＰＯＵＴ２、ＰＲＧ、ＥＲ１及びＥＲ２を入力とし、ＶＰＮ１、ＶＰＮ２、ＶＰＮ３及びＶＳＵＢを出力としている。
【００６３】
センスアンプ回路ＳＡＭＰは、内部データ線ＤＩＯを入力とし、ＷＲＢを制御入力とし、ＳＯＵＴを出力としており、出力バッファＤＢＦはＳＯＵＴを入力とし、ＷＲＢを制御入力とし、出力端子ＤＯを出力とする。
【００６４】
次に、本実施例のＢＥＲＯＭの書き込み、消去及び読み出しの動作説明を図２〜５を参照して行う。本実施例のＢＥＲＯＭは１６ビット（４列×４行）のメモリセルに対して、データ幅１ビットで書き込み、第１の消去、第２の消去及び読み出しを行う不揮発性半導体記憶装置である。列線選択用アドレスとしてＡ０及びＡ１があり、行線選択用アドレスとしてＡ２及びＡ３がある。
【００６５】
下記表１に本実施例の方式のメモリセルの電圧印加例を示す。表１及び図２〜５を用いて各モードの動作説明を行う。書き込みは、書き込み信号ＰＲＧをロー（“Ｌ”）レベルからハイ（“Ｈ”）レベルにすることにより開始され（ＥＲ１＝ＥＲ２＝“Ｌ”のまま）、負電圧チャージポンプ回路ＮＣＰがＰＲＧの“Ｈ”レベルにより動作を開始する。ＮＣＰは電源電圧（例えば５Ｖ）と接地電圧（例えば０Ｖ）から例えば−８Ｖの負電圧を発生する回路であり、その回路例は例えば文献２の図４に示されている。
【００６６】
【表１】
0003759176.tif 000002
【００６７】
負電圧制御回路ＮＶＣＮＴは負電圧を制御するための回路であり、その出力は０Ｖまたは負電圧（例えば−８Ｖ）である。ＰＲＧ＝“Ｈ”、ＥＲ１＝ＥＲ２＝“Ｌ”の時、ＮＶＣＮＴの出力は例えばＶＰＮ１＝−８Ｖ、ＶＰＮ２＝ＶＰＮ３＝ＶＳＵＢ＝０Ｖである。
【００６８】
ＰＣＰは前記電源電圧ＶＤＤと前記接地電圧により、例えば１２Ｖの正の高電圧を発生する回路であり、その回路例は例えば文献２の図５に示されている。ＰＲＧ＝“Ｈ”、ＥＲ１＝ＥＲ２＝“Ｌ”の時、正高電圧チャージポンプ回路ＰＣＰは動作し、出力ＰＯＵＴは例えば１２Ｖである。
【００６９】
正高電圧制御回路ＨＶＣＮＴは正の高電圧を制御するための回路であり、その出力は０Ｖと正の高電圧（例えば１２Ｖ）との間である。ＰＲＧ＝“Ｈ”、ＥＲ１＝ＥＲ２＝“Ｌ”の時は、ＨＶＣＮＴの出力は例えばＶＰＰ１＝ＷＥＬ５＝ＷＥＬ６＝１２Ｖ、ＶＰＰ２＝ＶＰＰ３＝ＷＥＬ３＝ＷＥＬ４＝ＩＳＯ１＝５Ｖ、ＩＳＯ２＝ＩＳＯ３＝ＷＥＬ１＝ＷＥＬ２＝０Ｖである。
【００７０】
メモリセルＭＣ１を例えば選択するとき、アドレスはＡ０＝Ａ１＝Ａ２＝Ａ３＝“Ｌ”を入力し、それにより列デコーダＤＥＣ１の２入力非論理積ゲートＮＤ１の出力が“Ｌ”となる。オシレータＯＳＣ１は入力のＰＲＧ＝“Ｈ”の時に発振を開始し、ＣＬＫ１に出力される（例えば３０メガヘルツの周期で５Ｖの振幅）。２入力非論理和ゲートＮＲ８の出力は“Ｈ”となり、インバータＩＶ１の出力Ｎ３が“Ｈ”となり、正高電圧スイッチＨＶＳＷ１はオフ状態となる。２入力非論理和ゲートＮＲ２の出力Ｎ４はＮＤ１の出力Ｎ１及びＯＳＣ１の出力ＣＬＫ１のレベルにより、発振を行う。これによって負電圧スイッチＮＶＳＷ１はオン状態となり、列線（ワード線）ＷＬ０には、ＶＰＮ１の電圧即ち−８Ｖが印加される。列線ＷＬ１、ＷＬ２及びＷＬ３は行デコーダＤＥＣ２、ＤＥＣ３及びＤＥＣ４の正電圧スイッチ及び負電圧スイッチの両方がオフ状態となるので例えばＷＬ１＝ＷＬ２＝ＷＬ３＝０Ｖとなる。同様な動作で行デコーダＤＥＣ５においては、正高電圧スイッチＨＶＳＷ２がオン状態となり、負電圧スイッチＮＶＳＷ３がオフ状態となるので、行線選択信号Ｃ１にはＶＰＰ１の電圧即ち１２Ｖとなり、Ｃ２＝Ｃ３＝Ｃ４＝０Ｖとなる。
【００７１】
書き込みデータとして、例えばデータ入力端子ＤＩＮに“Ｌ”を入力した時に書き込みを行い、“Ｈ”を入力した時には書き込みを行わず、消去時において消去を行うようにした場合、ＰＲＧ＝“Ｈ”、ＥＲ１＝ＥＲ２＝“Ｌ”の時、ＷＲＢは“Ｌ”となり、データ入力バッファＤＩＢにおいては、ＤＩＮ＝“Ｌ”のため、Ｎ７＝“Ｈ”、Ｎ８＝“Ｌ”となり、内部データ線ＤＩＯにはＶＰＰ３と同じ電圧即ち５Ｖが出力される。ＤＩＮ＝“Ｈ”の時には、内部データ線ＤＩＯは例えば０Ｖとなる。マルチプレクサＭＰＸにおいて、トランジスタＭ１のみがオン状態となっているため、列線ＢＬ０はＤＩＮ＝“Ｌ”の時は例えば５Ｖが印加されＤＩＮ＝“Ｈ”の時は例えば０Ｖが印加される。ＢＬ１、ＢＬ２及びＢＬ３は例えば０Ｖとなる。
【００７２】
書き込み時において、メモリセルソース線電圧制御回路ＡＳＣＮＴはインバータＩＶ７の出力ＰＲＧＢ＝“Ｌ”となり、ＥＲＳＢ２＝“Ｈ”のため、正高電圧スイッチＨＶＳＷ４がオン状態となり、その出力Ｎ１３はＶＰＰ２と同じ電圧即ち５Ｖとなる。また、インバータＩＶ５の出力Ｎ１５＝“Ｌ”となり、トランジスタＭ１２及びＭ１３両方共オフ状態となり、メモリソース線ＡＳは電気的に開放状態となる。又ビット線負荷回路ＢＬＬＤはトランジスタＭ５、Ｍ６、Ｍ７及びＭ８のゲート電圧が“Ｌ”であるため、Ｍ５、Ｍ６、Ｍ７及びＭ８はオフ状態となる。
【００７３】
従って、書き込み時において、選択されたメモリセルＭＣ１の制御ゲート端子は例えば−８Ｖ、ドレイン端子は５Ｖまたは０Ｖ、ソース端子は開放状態、基板端子は０Ｖとなり、ドレイン端子に５Ｖが印加された場合は、ドレイン端子と制御ゲート端子の電圧差により、前記メモリセルのフローティングゲートとドレイン領域との間の薄い酸化膜に高電界が誘起され、ＦＮ注入により、フローティングゲートからドレイン領域へと電子が放出される。結果として、前記メモリセルのしきい値が下がり（例えば７Ｖから２Ｖに）、メモリセルは書き込まれた状態となる。選択されていないメモリセルＭＣ２〜ＭＣ１６にはＦＮ注入を起こすだけの十分な電位差が印加されないので書き込まれない（ＦＮ注入を起こすには、ドレインと制御ゲート間の電位差が例えば１１Ｖ以上必要となる）。
【００７４】
第１の消去時においては、ブロック消去信号ＥＲ１＝“Ｈ”、ＰＲＧ＝ＥＲ２＝“Ｌ”となり、正高電圧チャージポンプ回路ＰＣＰ及び負電圧チャージポンプ回路ＮＣＰは動作を始め、例えばＰＯＵＴ１＝１２Ｖ、ＰＯＵＴ２＝−８Ｖとなる。正高電圧制御回路の出力は例えばＶＰＰ１＝ＷＥＬ１＝ＷＥＬ２＝１０Ｖ、ＶＰＰ２＝ＶＰＰ３＝ＩＳＯ２＝ＩＳＯ３＝５Ｖ、ＩＳＯ１＝ＷＥＬ３＝ＷＥＬ４＝ＷＥＬ５＝ＷＥＬ６＝０Ｖであり、負電圧制御回路ＮＶＣＮＴの出力は例えばＶＰＮ１＝ＶＰＮ２＝ＶＰＮ３＝ＶＳＵＢ＝−８Ｖである。
【００７５】
書き込み時と同様にアドレスにＡ０＝Ａ１＝Ａ２＝Ａ３＝“Ｌ”を入力した時は、列デコーダＤＥＣ１の正高電圧スイッチＨＶＳＷ１がオン状態となり、負電圧スイッチＮＶＳＷ１がオフ状態となり、列線（ワード線）ＷＬ０にはＶＰＰ１と同じ電圧即ち１０Ｖが印加される。非選択の列線ＷＬ１、ＷＬ２、ＷＬ３は例えば０Ｖとなる。ブロック消去信号ＥＲ１が“Ｈ”となることにより、アドレスバッファＡＤＢ３及びＡＤＢ４の出力はＡ２及びＡ３のアドレス値に無関係に、ＡＹ０＝ＡＹ０Ｂ＝ＡＹ１＝ＡＹ１Ｂ＝“Ｈ”となり、行デコーダＤＥＣ５、ＤＥＣ６、ＤＥＣ７及びＤＥＣ８の正高電圧スイッチＨＶＳＷ２はオフ状態となり、負電圧スイッチＮＶＳＷ３はオン状態となり、行線選択信号Ｃ１、Ｃ２、Ｃ３及びＣ４はＶＰＮ１と同じ電圧、即ち−８Ｖとなる。
【００７６】
第１の消去時に、ビット線電圧制御回路ＢＬＣＮＴにおいて、正高電圧スイッチＨＶＳＷ３はオフ状態であり、負電圧スイッチＮＶＳＷ２はオン状態となり、出力ＢＤＩＳにはＶＰＮ３と同じ電圧、即ち−８Ｖが印加される。ビット線負荷回路ＢＬＬＤのトランジスタＭ５、Ｍ６、Ｍ７及びＭ８のゲートは“Ｌ”であるが、基板がＶＳＵＢ＝−８Ｖであるのでオン状態となり、行線（ビット線）ＢＬ０、ＢＬ１、ＢＬ２及びＢＬ３には、基板電圧と同じ−８Ｖが印加される。更に、マルチプレクサＭＰＸのトランジスタＭ１、Ｍ２、Ｍ３及びＭ４のドレインにも負電圧が印加されるが、ゲートにも負電圧が印加されているため、Ｍ１、Ｍ２、Ｍ３及びＭ４はオフ状態となる。又、内部データ線ＤＩＯは入力データＤＩＮにより例えば０Ｖまたは５Ｖとなる。
【００７７】
第１の消去においては、メモリセル１個単位での消去は行えず、選択した列線ＷＬ０につながるメモリセルＭＣ１、ＭＣ２、ＭＣ３及びＭＣ４が消去される。メモリセルＭＣ１からＭＣ４の制御ゲート端子には例えば１０Ｖが印加され、ドレイン端子、ソース端子及び基板端子には例えば−８Ｖが印加され、基板と制御ゲートの電位差により、ＦＮ注入が発生し、電子が基板からフローティングゲートへと注入される。この結果、メモリセルＭＣ１、ＭＣ２、ＭＣ３及びＭＣ４のしきい値は上がり（例えば２Ｖから７Ｖに）、消去された状態となる。第１の消去方法をワード線消去あるいはブロック消去あるいはセクター消去とも記す。
【００７８】
第２の消去時においては、ビット消去信号ＥＲ２＝“Ｈ”、ＰＲＧ＝ＥＲ１＝“Ｌ”となり、正高電圧チャージポンプ回路ＰＣＰは動作を始め、出力ＰＯＵＴ１は例えば１２Ｖとなる。負電圧チャージポンプ回路ＮＣＰは動作せず、出力ＰＯＵＴ２は例えば０Ｖとなる。正高電圧制御回路ＨＶＣＮＴの出力は、例えばＶＰＰ１＝ＷＥＬ１＝ＷＥＬ２＝１２Ｖ、ＶＰＰ２＝ＶＰＰ３＝ＷＥＬ３＝ＷＥＬ４＝ＷＥＬ５＝ＷＥＬ６＝５Ｖ、ＩＳＯ１＝ＩＳＯ２＝ＩＳＯ３＝０Ｖであり、負電圧制御回路ＮＶＣＮＴの出力は例えばＶＰＮ１＝ＶＰＮ２＝ＶＰＮ３＝ＶＳＵＢ＝０Ｖである。アドレスＡ０＝Ａ１＝Ａ２＝Ａ３＝“Ｌ”を入力した場合は、列デコーダＤＥＣ１の正高電圧スイッチＨＶＳＷ１がオン状態となり、負電圧スイッチＮＶＳＷ１がオフ状態となり、列線ＷＬ０にはＶＰＰ１と同じ電圧即ち１２Ｖが印加される。列線ＷＬ１、ＷＬ２、ＷＬ３は選択されず例えば０Ｖとなる。更に行デコーダＤＥＣ５の正高電圧スイッチＨＶＳＷ４はオン状態、負電圧スイイッチＮＶＳＷ３はオフ状態となり、行線選択信号Ｃ１にはＶＰＰ１と同じ電圧１２Ｖが印加される。選択されていない行線選択信号Ｃ２、Ｃ３及びＣ４は例えば０Ｖとなる。
【００７９】
第２の消去時において、メモリソース線電圧制御回路ＡＳＣＮＴは、ＰＲＧＢ＝“Ｈ”でＥＲＳＢ２＝“Ｌ”のため、正高電圧スイッチＨＶＳＷ４がオフ状態となり、ノードＮ１３は“Ｌ”となり、インバータＩＶ５の出力Ｎ１５も“Ｌ”となる。従ってトランジスタＭ１３はオフであり、Ｍ１２はオン状態となり、メモリソース線ＡＳはＶＰＰ２と同じ電圧、例えば５Ｖとなる。データ入力端子ＤＩＮに“Ｈ”を入れたときは、内部データ線ＤＩＯは０Ｖとなり、ＤＩＮに“Ｌ”を入れたときは、ＤＩＯはＶＰＰ３と同じ電圧、例えば５Ｖとなる。この時、ビット線電圧制御回路ＢＬＣＮＴは正高電圧スイッチＨＶＳＷ３がオン状態で負電圧スイッチＮＶＳＷ２がオフ状態となり、出力ＢＤＩＳにはＶＰＰ３と同じ電圧、例えば５Ｖが印加される。更にビット線負荷回路ＢＬＬＤのトランジスタＭ５、Ｍ６、Ｍ７及びＭ８のゲート入力は“Ｈ”であるため、これらのトランジスタはオン状態となる。マルチプレクサＭＰＸでトランジスタＭ１がオン状態となっているため、ＶＰＰ３からＢＤＩＳ、ＢＬ０及びＤＩＯ経由で接地端子に電流が流れる。この時のトランジスタＭ５の抵抗値をトランジスタＭ１の抵抗値より十分大きくしておくことにより、行線ＢＬ０はほとんど０Ｖに設定することができる。行線ＢＬ１、ＢＬ２及びＢＬ３は電流の流れる経路がないため、ＢＤＩＳとほぼ同じ電圧例えば５Ｖに設定される。
【００８０】
従って、選択されたメモリセルＭＣ１の制御ゲート端子には１２Ｖが印加され、ソース電極には５Ｖが印加され、ドレイン電極には０Ｖが印加され、基板電極は０Ｖが印加されることになり、ＨＥ注入により、メモリセルのチャンネルからフローティングゲートへと電子が注入される。この結果、メモリセルＭＣ１のしきい値は高く（例えば２Ｖから７Ｖに）なる。選択されていないメモリセルＭＣ２、ＭＣ３及びＭＣ４の制御ゲート端子にも１２Ｖが印加されているが、ドレイン電極とソース電極の電圧が５Ｖと高く、かつドレインとソース間の電位差がないためＦＮ注入もＨＥ注入も起きない。他の選択されていないメモリセルＭＣ５、ＭＣ９及びＭＣ１３は制御ゲート電圧が０Ｖで、ソース電極が５Ｖで、ドレイン電極が０Ｖであるため、これらのメモリセルはオフ状態で電位差が小さいため、ＦＮ注入もＨＥ注入もおきない。従って選択されたメモリセルのみ消去でき、かつ入力データに応じて消去の有無を制御できる。
【００８１】
読み出し時においては、ＰＲＧ＝ＥＲ１＝ＥＲ２＝“Ｌ”であり、正高電圧チャージポンプ回路ＰＣＰ及び負電圧チャージポンプ回路ＮＣＰは動作せず、例えば、ＰＯＵＴ１＝ＰＯＵＴ２＝０Ｖである。正高電圧制御回路ＨＶＣＮＴの出力は、例えば、ＶＰＰ１＝ＶＰＰ２＝ＶＰＰ３＝ＷＥＬ１＝ＷＥＬ２＝ＷＥＬ３＝ＷＥＬ４＝ＷＥＬ５＝ＷＥＬ６＝５ＶでＩＳＯ１＝ＩＳＯ２＝ＩＳＯ３＝０Ｖである。又負電圧制御回路ＮＶＣＮＴの出力は、例えばＶＰＮ１＝ＶＰＮ２＝ＶＰＮ３＝ＶＳＵＢ＝０Ｖである。この時３入力非論理和ゲートＮＲ３の出力ＷＲＢは“Ｈ”となり、データ入力バッファは非活性の状態となり、センスアンプ回路ＳＡＭＰ及び出力バッファＤＢＦが活性化される。アドレス入力が例えばＡ０＝Ａ１＝Ａ２＝Ａ３＝“Ｌ”の時、列線ＷＬ０が例えば５Ｖとなり、メモリセルＭＣ１が書き込まれた状態（例えばしきい値電圧が２Ｖ）の時ＭＣ１はオン状態であり、例えばＳＡＭＰからＤＩＯ及びＢＬ０を経由して電流が流れる（この場合、ＢＬ０の電圧は、ＳＡＭＰより供給される）。また、メモリセルＭＣ１が消去された状態（例えばしきい値電圧が７Ｖ）の時ＭＣ１はオフ状態であり、前記電流が流れない。この電流の有無をセンスアンプ回路ＳＡＭＰにより検知増幅し、出力バッファＤＢＦを介して出力端子ＤＯに出す。
【００８２】
図６には、図２〜５の実施例で示した正高電圧スイッチの回路の構成例を示す。
【００８３】
図６のＨＶＳＷ−１は例えばＮチャンネルエンハンスメントＭＯＳ型トランジスタのＭ２０及びＭ２１、ＰチャンネルエンハンスメントＭＯＳ型トランジスタのＭ２２及びＭ２３、ＰチャンネルデプレッションＭＯＳ型トランジスタＭ２４、スイッチ入力端子ＩＮ、正高電圧入力端子ＶＰＰ、負電圧阻止信号入力端子ＩＳＯ、基板入力端子ＷＥＬ、出力端子ＯＵＴ、電源端子及び接地端子を有している。ＮチャンネルエンハンスメントＭＯＳ型トランジスタのしきい値は例えば０．８Ｖであり、ＰチャンネルエンハンスメントＭＯＳ型トランジスタのしきい値は例えば−０．８Ｖであり、ＰチャンネルデプレッションＭＯＳ型トランジスタのしきい値は例えば２Ｖである。
【００８４】
ＨＶＳＷ−１の結線関係は、Ｍ２０のドレイン端子はＩＮに、Ｍ２０のゲート端子は電源電圧に、Ｍ２０のソース端子はノードＮ１０１に接続され、Ｍ２１のゲート端子はノードＮ１０１に、Ｍ２１のドレイン端子はノードＮ１０２に、Ｍ２１のソース端子は接地端子に接続され、Ｍ２２のゲート端子はノードＮ１０２に、Ｍ２２のドレイン端子はノードＮ１０１に、Ｍ２２のソース端子はＶＰＰに、Ｍ２４のソース端子はノードＮ１０２に、Ｍ２４のゲート端子はＩＳＯに、Ｍ２４のドレイン端子はＯＵＴに接続されている。Ｍ２０及びＭ２１の基板端子は接地端子に、Ｍ２２及びＭ２３の基板端子はＶＰＰに、Ｍ２４の基板端子はＷＥＬに接続されている。
【００８５】
ＨＶＳＷ−１の動作は、通常の電源電圧でのスイッチ動作、正の高電圧でのスイッチ動作及び負電圧阻止のときのスイッチ動作がある。通常の電源電圧でのスイッチ動作は、電源電圧が例えば５Ｖの時、ＶＰＰも５Ｖであり、ＩＳＯ＝０Ｖ、ＷＥＬ＝５Ｖである。この時、ＩＮ＝５Ｖであると、Ｎ１０１＝５Ｖ、Ｎ１０２＝０Ｖとなり、ＯＵＴ＝０Ｖとなる。ＩＮ＝０Ｖであると、ＯＵＴ＝５Ｖとなる。正の高電圧でのスイッチ動作は、電源電圧が例えば５Ｖで、ＶＰＰが例えば１２Ｖの時、ＩＳＯ＝０Ｖ、ＷＥＬ＝１２Ｖである。この時ＩＮ＝５Ｖであると、Ｎ１＝１２Ｖ、Ｎ２＝０Ｖとなり、ＯＵＴ＝０Ｖとなる。ＩＮ＝０Ｖであると、ＯＵＴ＝１２Ｖとなる。負電圧阻止の時のスイッチ動作は、ＯＵＴに外部より負電圧が印加された時に、ＯＵＴとノードＮ１０２を電気的に絶縁状態にするための動作である。電源電圧が例えば５Ｖで、ＶＰＰが例えば５Ｖまたは１２Ｖで、ＩＮ＝５Ｖ、ＩＳＯ＝５Ｖ、ＷＥＬ＝０Ｖの時、ノードＮ１０１は５Ｖまたは１２Ｖで、ノードＮ１０２＝０Ｖとなり、Ｍ２４はＯＵＴに負電圧が印加された場合においてもオフ状態となる。
【００８６】
図７のＨＶＳＷ−２は図６のＨＶＳＷ−１に対し、上記負電圧阻止の時のスイッチ動作に必要なトランジスタと入力端子及び結線を省いており、その他のトランジスタ及び結線と動作は図６のＨＶＳＷ−１と全く同じである。
【００８７】
図８には、図２〜５の実施例で示した負電圧スイッチの構成例を示す。
【００８８】
図８のＮＶＳＷは例えばＰチャンネルエンハンスメントＭＯＳ型トランジスタＭ２９、Ｍ３０及びＭ３１、キャパシタンスＣ１、クロック入力端子ＣＬＫ、負電圧入力端子ＶＰＮ、基板電圧端子ＷＥＬ及び入出力端子ＩＯＵＴを有している。ＰチャンネルエンハンスメントＭＯＳ型トランジスタのしきい値は例えば−０．８Ｖである。
【００８９】
ＮＶＳＷの結線関係は、Ｃ１の１端にはＣＬＫが、Ｃ１の他端にはノードＮ２０１が、Ｍ３０のゲート端子及びドレイン端子にはノードＮ２０１が、Ｍ３０のソース端子にはＩＯＵＴが、Ｍ２９のソース端子にはＶＰＮが、Ｍ２９のゲート端子にはＩＯＵＴが、Ｍ２９のドレイン端子にはノードＮ２０１が、Ｍ３１のソース端子にはノードＶＰＮが、Ｍ３１のゲート端子及びドレイン端子にはＩＯＵＴが接続される。Ｍ２９、Ｍ３０及びＭ３１の基板端子にはＷＥＬが接続される。
【００９０】
図８のＮＶＳＷの動作はスイッチオフ状態即ちＩＯＵＴに正電圧が印加される場合と、スイッチオン状態即ちＩＯＵＴに負電圧が出力される場合とがある。前者の場合、ＣＬＫは“Ｌ”固定または“Ｈ”固定であり、ＶＰＮは０Ｖ、ＷＥＬは例えば５Ｖまたは１２Ｖである。この時にＩＯＵＴに５Ｖまたは１２Ｖが印加せれても、Ｍ２９、Ｍ３０及びＭ３１はオフ状態にあり、ＶＰＮとＩＯＵＴは電気的に絶縁されている。後者の場合、ＣＬＫは発振（例えば周期３０メガヘルツで振幅５Ｖ）しており、ＶＰＮに負電圧例えば−８Ｖが印加され、ＷＥＬは例えば０Ｖである。ノードＮ２０１はＣＬＫ及びＣ１を通じ容量結合されているため、Ｃ１の値及びＣＬＫの振幅に応じた電荷がＮ２０１に誘起され、Ｎ２０１の電圧が負に大きく振れる（正にはＷＥＬの電圧が０Ｖのため、Ｍ２９、Ｍ３０のドレインからの順方向ダイオードが形成されるためほとんど振れない）。ＩＯＵＴはスイッチ動作開始時は０Ｖに近い開放状態となっているが、Ｎ２０１の電圧が負になることによりＭ３０がオン状態となり、ＩＯＵＴの電圧も負になる。このためＭ２９もオン状態となり、Ｎ２０１の正電荷がＣＬＫの周期に応じＶＰＮに流れ、Ｎ２０１の電圧がますます低くなる。ＩＯＵＴの電圧がＶＰＮと等しくなるとＭ２９はオンしなくなり、ＩＯＵＴは例えば−８Ｖとなる。
【００９１】
図６のＨＶＳＷ−１は図２〜５のＨＶＳＷ１、ＨＶＳＷ２及びＨＶＳＷ３に使用でき、図７のＨＶＳＷ−２は図２〜５のＨＶＳＷ４に使用でき、図８のＮＶＳＷは図２〜５のＮＶＳＷ１、ＮＶＳＷ２、ＮＶＳＷ３に使用できる。
【００９２】
次に、本発明の実施例における、ビットライトモードの回路及び手段を説明する。
【００９３】
図９には、本発明の実施例としてビットライトモードのフローチャートを示す。図９におけるビットライトのフローはまず外部より制御端子を書き込みモードにしデータ入力にビットライトコマンドを入力する（Ｓ２）。次にデータ書き換えのアドレス及びデータを入力すると（Ｓ３）、記憶装置内部でアドレスデータの読み出しを行い（Ｓ４）、新規書き換えデータ（Ｓ５）との比較検出を行ったのちビット消去必要なものに対してのみビット消去が開始され（Ｓ７）、記憶装置内部のタイマーによる所定の時間が経過後、ビット消去が終了し消去ベリファイ行われる（Ｓ８、Ｓ９）。消去ベリファイの結果が悪かった場合（即ち、消去データとベリファイデータが一致しなかった場合）再びビット消去を行う。また消去ベリファイの結果がよかった場合（即ち、消去データとベリファイデータが一致した場合）、次には実際の書き込みが開始される（Ｓ１０）。記憶装置内部のタイマーによる所定の時間が経過後、書き込みが終了し、書き込みベリファイが行われる（Ｓ１１、Ｓ１２）。書き込みベリファイの結果が悪かった場合（即ち、書き込みデータとベリファイデータが一致しなかった場合）再び書き込みを行う。書き込みベリファイの結果がよかった場合（即ち、書き込みデータとベリファイデータが一致した場合）、書き換えアドレスが最終アドレスかどうか判断し（Ｓ１３）、最終アドレスであればビットライトモードを終了させる（Ｓ１４）。また書き換えアドレスが最終アドレスでなかったときには、前記動作を繰り返す（Ｓ６）。
【００９４】
図１０に、図１で示した比較検出回路ＣＤＣＲの実施例を示す。図１０において比較検出回路ＣＤＣＲは、２入力の排他的論理和ＥＯＲ１、２入力の論理積ＡＮＤ１、ＡＮＤ２、Ｎチャンネルエンハンスメント型ＭＯＳトランジスタＭ１、Ｍ２、トランスファーゲートＴＧ１、ＴＧ２及びインバータＩＮＶ１によりそれぞれ構成されるＣＤＣＲ０〜ＣＤＣＲ１５並びに論理和ＯＲ１によって構成される。
【００９５】
ＣＤＣＲ０の結線関係は、２入力の排他的論理和ＥＯＲ１の入力としてＳＯＵＴ０及びＤＯを受けＮ１を出力とする。２入力の排他的論理和ＥＯＲ１の出力Ｎ１は、２入力の論理積ＡＮＤ１、ＡＮＤ２の１つの入力であり、２入力の論理積ＡＮＤ１、ＡＮＤ２の他方の入力は、それぞれＳＯＵＴ０、Ｄ０であり、論理積ＡＮＤ１、ＡＮＤ２は、それぞれＮ２、Ｎ３を出力とする。２入力の論理積ＡＮＤ１の出力Ｎ２は、Ｎチャンネルエンハンスメント型ＭＯＳトランジスタＭ１のソースに接続される。同様に２入力の論理積ＡＮＤ２の出力Ｎ３は、Ｎチャンネルエンハンスメント型ＭＯＳトランジスタＭ２のソースに接続される。Ｎチャンネルエンハンスメント型ＭＯＳトランジスタＭ１、Ｍ２のゲートにはＢＷＲが接続される。Ｎチャンネルエンハンスメント型ＭＯＳトランジスタＭ１、Ｍ２の出力Ｎ４、Ｎ５は、それぞれトランスファーゲートＴＧ１、ＴＧ２の入力に接続される。トランスファーゲートＴＧ１、ＴＧ２の出力は、それぞれＢＥＲＳ０、ＢＰＲＧ０である。
【００９６】
２入力論理和ＯＲ１は、ＰＲＧ及びＥＲＳを入力とし、Ｎ６を出力とする。２入力論理和ＯＲ１の出力Ｎ６は、トランスファーゲートＴＧ１、ＴＧ２の一方のゲート及びインバータＩＮＶ１の入力に接続される。インバータＩＮＶ１の出力Ｎ４は、ランスファーゲートＴＧ１、ＴＧ２の他方のゲートに接続される。またＣＤＣＲ１〜ＣＤＣＲ１５にも、ＢＷＲ及びＮ６がそれぞれ入力される。上記ＢＷＲ、ＰＲＧ及びＥＲＳ信号は、図１に示すライト状態制御回路ＷＣＮＴからの出力であり、比較検出回路ＣＤＣＲの制御入力となっている。
【００９７】
次に比較検出回路ＣＤＣＲの動作について説明する。例えば入力ＳＯＵＴ０〜ＳＯＵＴ１５が（００００００００００００１０１０）で、Ｄ０〜Ｄ１５が（００００００００００００１１００）であった場合、制御入力ＢＷＲ、ＰＲＧ（またはＥＲＳ）が例えば“Ｈ”（５Ｖ）のとき出力ＢＥＲＳ０〜ＢＥＲＳ１５及びＢＰＲＧ０〜ＢＰＲＧ１５は、それぞれ（０００００００００００００１００）、（００００００００００００００１０）となる。同様に制御入力ＢＷＲが例えば“Ｌ”（０Ｖ）、または制御入力ＰＲＧ＝ＥＲＳが例えば“Ｌ”（０Ｖ）のとき出力ＢＥＲＳ０〜ＢＥＲＳ１５及びＢＰＲＧ０〜ＢＰＲＧ１５はハイインピーダンス（ＨＩ−Ｚ）になる。
【００９８】
図１１は、図１で示したデータコントロール回路ＩＯＣＮＴの実施例を示す。図１１に示すデータコントロール回路ＩＯＣＮＴは、３入力の論理和ＯＲ１とＮチャネルエンハンスメント型ＭＯＳトランジスタＭ１とからそれぞれ成るＩＯＣＮＴ０〜ＩＯＣＮＴ１５より構成される。ＩＯＣＮＴ０の結線関係は、３入力の論理和ＯＲ１が入力としてＢＥＲＳ０、ＤＯＥＮ、ＰＲＧを受け、Ｎ１を出力する。３入力の論理和ＯＲ１の出力Ｎ１は、Ｎチャネルエンハンスメント型ＭＯＳトランジスタＭ１のゲートに接続される。Ｎチャネルエンハンスメント型ＭＯＳトランジスタＭ１のソース及びドレインはそれぞれ図１に示すＩＯのＩＯ０、ＩＯＵＴのＩＯＵＴ０に対応する。また同様にＤＯＥＮ、ＰＲＧ信号も図１に示すＢＥＲＳ０、ＤＯＥＮ、ＰＲＧに対応する。ＩＯＣＮＴ１〜ＩＯＣＮＴ１５においても上記と同様である。
【００９９】
次にデータコントロール回路ＩＯＣＮＴの動作説明を行う。ＩＯＣＮＴ０〜ＩＯＣＮＴ１５に含まれる３入力の論理和ＯＲの入力信号ＤＯＥＮ、ＰＲＧ、ＢＥＲＳ０〜ＢＥＲＳ１５のいずれかが“Ｈ”（５Ｖ）になったとき、例えばＢＥＲＳ０のみが“Ｈ”（５Ｖ）の場合には、ＩＯＣＮＴ０中のＮチャネルエンハンスメント型ＭＯＳトランジスタＭ１がオン状態となりＩＯ０のデータをＩＯＵＴ０に出力する（但し同時に例えばＤＯＥＮ＝ＰＲＧ＝ＢＥＲＳ０〜ＢＥＲＳ１５＝５Ｖとなることはない）。またＤＯＥＮ、ＰＲＧ、ＢＥＲＳ０〜ＢＥＲＳ１５全てが“Ｌ”（０Ｖ）の場合には、ＩＯＣＮＴ０〜ＩＯＣＮＴ１５中のＮチャネルエンハンスメント型ＭＯＳトランジスタＭ１がオフ状態となりＩＯ０〜ＩＯ１５のデータをＩＯＵＴ０〜ＩＯＵＴ１５に出力しない。従ってこのデータコントロール回路ＩＯＣＮＴによって書き換えデータの判別を行う。
【０１００】
図１２に、図９に示すビットライトのフローを図１の実施例において具現化した時のタイミング図を示す。図１２における信号名は図１と同じ意味を有する。
【０１０１】
まずＣＥＢ＝“Ｈ”、ＯＥＢ＝“Ｌ”、ＷＥＢ＝“Ｈ”の時は、図１のＦＲＯＭはパワーダウン（あるいはスタンバイ）モードであり、アドレスやデータ入力を受け付けない。またデータ出力Ｄ０〜Ｄ１５はハイインピーダンス状態である。ＣＥＢ＝“Ｌ”、ＯＥＢ＝“Ｈ”、ＷＥＢ＝“Ｌ”と変化することによりライトモードとなり、データ入出力端子Ｄ０〜Ｄ１５よりライトコマンド（即ち書き込みコマンドと消去コマンド）を受け付ける。データ入出力端子Ｄ０〜Ｄ１５にビットライトコマンド（例えば２進数で００００００００００１００００）を入力した場合、ＷＥＢが“Ｌ”から“Ｈ”に変化するときにデータがとりこまれ、データ入出力バッファＤＩＢを介し内部データ信号ＤＡＴＩＮにデータ（例えば００００００００００１０００００）を出力する。このデータは制御信号が上記の状態の時に、デバイス制御コマンド識別回路ＤＶＣＮＴによって解読され、複数の制御信号ＣＮＴ２の内対応するものが例えば“Ｌ”から“Ｈ”に変化する。この信号をうけてライト状態制御回路ＷＣＮＴは書き込みアドレス及びデータのラッチの準備を行い。ＷＥＢが再び“Ｈ”から“Ｌ”に変化する時にアドレスラッチ信号ＬＴＡを例えば“Ｌ”から“Ｈ”に変化させることによりアドレスをラッチし、アドレスデータを読み出し、アドレスデータをラッチし比較検出回路ＣＤＣＲに入力する。
【０１０２】
次にＷＥＢを“Ｌ”から“Ｈ”に変化する時にデータラッチ信号ＬＴＤを例えば“Ｌ”から“Ｈ”に変化させることによりデータをラッチし、比較検出回路ＣＤＣＲに入力する。この時において内部データ信号ＤＡＴＩＮのデータは、データプログラム回路ＤＰＲＧ及び書き込み／消去ベリファイデータ一致検出回路ＶＥＯＲに送られる。更に前記ＷＥＢの“Ｌ”から“Ｈ”への変化により、ライト状態制御回路ＷＣＮＴは消去信号ＥＲＳ（図２〜５中のビット消去信号ＥＲＳ２）を例えば“Ｌ”から“Ｈ”へ変化させ実際のビット消去動作を開始する。このとき比較検出回路ＣＤＣＲより出力ＢＥＲＳが“Ｈ”となりこの出力がＩＯ負荷回路ＩＯＬＤに入力されビット消去必要なものに対してのみビット消去を行う。ビット消去の詳細については、図２〜５の実施例に記してある。ライト状態制御回路ＷＣＮＴは書き込み動作の開始と同時にタイマー開始信号Ｓ１を例えば“Ｌ”から“Ｈ”に変化させることにより、タイマーＴＩＭを作動させる。タイマーＴＩＭは所定の時間（例えば１０マイクロ秒）経過後タイマー終了信号Ｓ２を例えば“Ｌ”から“Ｈ”に変化させることにより、消去信号ＥＲＳ（図２〜５中のビット消去信号ＥＲＳ２）を例えば“Ｈ”から“Ｌ”に変化させることにより実際のビット消去動作を終了させる。
【０１０３】
ライト状態制御回路ＷＣＮＴは消去信号ＥＲＳ（図２中のビット消去信号ＥＲＳ２）の例えば“Ｈ”から“Ｌ”への変化により、次にビット消去ベリファイ信号ＥＶＦを例えば“Ｌ”から“Ｈ”へ変化させ、これによりビット消去ベリファイを開始させる。またタイマー開始信号Ｓ１を例えば“Ｌ”から“Ｈ”へ変化させる。ビット消去ベリファイ信号ＥＶＦが“Ｈ”になることにより、書き込み／消去ベリファイ電圧発生回路の出力ＶＶＦにはビット消去ベリファイ用の電圧値例えば７Ｖが出力される。この電圧値は列デコーダＲＤＥＣを経由して、書き込みを行ったメモリセルの制御ゲートに印加される。書き込みによりメモリセルのしきい値電圧が前記７Ｖ以上になっている場合、マルチプレクサＭＰＸからセンスアンプ回路ＳＡＭＰを経由して書き込み／消去ベリファイ一致検出回路ＶＥＯＲに書き込みデータと同じデータが入力される。書き込みによりメモリセルのしきい値電圧が前記７Ｖ以下になっている場合はセンスアンプ回路ＳＡＭＰの出力ＳＯＵＴにはビット消去データと異なるデータが出力される。書き込み／消去ベリファイ一致検出回路ＶＥＯＲはＳＯＵＴのデータがビット消去データと一致しなかった時に書き込み／消去ベリファイデータ出力信号ＰＥＮＧが“Ｌ”から“Ｈ”に変化させ、これによりライト状態制御回路ＷＣＮＴはビット消去の動作を再度実行させる。ＳＯＵＴのデータがビット消去データと一致した時に書き込み／消去ベリファイデータ出力信号ＰＥＮＧは“Ｌ”のままであり、この時は、タイマーＴＩＭでの所定時間（例えば１マイクロ秒）経過後、ビット消去ベリファイＥＶＦが“Ｈ”から“Ｌ”へ変化することにより、ビット消去ベリファイが終了する。ビット消去ベリファイＥＶＦが“Ｈ”から“Ｌ”変化することを受けてライト状態制御回路ＷＣＮＴでは、次に書き込み信号ＰＲＧを例えば“Ｌ”から“Ｈ”へ変化させ実際の書き込み動作を開始する。このとき比較検出回路ＣＤＣＲより比較検出された書き込み必要なものに対してのみ出力される信号ＢＰＲＧが“Ｈ”となりデータプログラム回路ＤＰＲＧ及びＩＯ負荷回路ＩＯＣＮＴに入力される。書き込み動作の詳細については図２の実施例に記してある。ライト状態制御回路ＷＣＮＴは書き込み動作の開始と同時にタイマー開始信号Ｓ１を例えば“Ｌ”から“Ｈ”に変化させることにより、タイマーＴＩＭを作動させる。タイマーＴＩＭは所定の時間（例えば１ミリ秒）経過後タイマー終了信号Ｓ２を例えば“Ｌ”から“Ｈ”に変化させることにより、書き込み信号ＰＲＧを例えば“Ｈ”から“Ｌ”に変化させることにより実際の書き込み動作を終了させる。
【０１０４】
ライト状態制御回路ＷＣＮＴは書き込み信号ＰＲＧの例えば“Ｈ”から“Ｌ”への変化により、次に書き込みベリファイ信号ＰＶＦを例えば“Ｌ”から“Ｈ”へ変化させ、これにより書き込みベリファイを開始させる。またタイマー開始信号Ｓ１を例えば“Ｌ”から“Ｈ”へ変化させる。書き込みベリファイ信号ＰＶＦが“Ｈ”になることにより、書き込み／消去ベリファイ電圧発生回路の出力ＶＶＦには書き込みベリファイ用の電圧値例えば２Ｖが出力される。この電圧値は列デコーダＲＤＥＣを経由して、書き込みを行ったメモリセルの制御ゲートに印加される。書き込みによりメモリセルのしきい値電圧が前記２Ｖ以下になっている場合、マルチプレクサＭＰＸからセンスアンプ回路ＳＡＭＰを経由して書き込み／消去ベリファイ一致検出回路ＶＥＯＲに書き込みデータと同じデータが入力される。書き込みによりメモリセルのしきい値電圧が前記２Ｖ以上になっている場合はセンスアンプ回路ＳＡＭＰの出力ＳＯＵＴには書き込みデータと異なるデータが出力される。書き込み／消去ベリファイ一致検出回路ＶＥＯＲはＳＯＵＴのデータが書き込みデータと一致しなかった時に書き込み／消去ベリファイデータ出力信号ＰＥＮＧが“Ｌ”から“Ｈ”に変化させ、これによりライト状態制御回路ＷＣＮＴは書き込みの動作を再度実行させる。ＳＯＵＴのデータが書き込みデータと一致した時に書き込み／消去ベリファイデータ出力信号ＰＥＮＧは“Ｌ”のままであり、この時は、タイマーＴＩＭでの所定時間（例えば１マイクロ秒）経過後、書き込みベリファイ信号ＰＶＦが“Ｈ”から“Ｌ”へ変化することにより、書き込みベリファイが終了する。
【０１０５】
書き込みベリファイが終了した直後に、書き換えアドレスの最終確認を行い最終アドレスであれば前記ビットライトモードを終了させる。また書き換えアドレスが最終アドレスでない場合は、前記ビットライトモードを繰り返す。
【０１０６】
以上説明した様に、本発明の不揮発性半導体記憶装置は首尾よく動作する。なお本発明のビットライトモードにおける回路及び手段では、ビット消去／ビット消去ベリファイを行った後データのプログラム／プログラムベリファイを行う様に記載したが、とくにこれに限定するものでなくプログラム／プログラムベリファイを行った後にビット消去／ビット消去ベリファイを行ってもよく、本発明の主旨の範囲内で同様な回路で実現できることが容易に分かろう。なお本発明の主旨によれば、メモリセルの配置及び構成は必ずしも実施例のようにある必要はなく、たとえば、メモリソース線が複数あり、行デコード出力等の信号により該メモリソース線がデコードされている様な配置構成でもよい。
【０１０７】
また、本実施例では書き込みの方式は１種類、消去の方式は２種類を提示したが、本発明の主旨においては、特に書き込み及び消去の方式を特定する必要はない。またメモリセルの形状は特定するものではない。また、本発明の実施例に別の機能を付加してビットライトフローに該機能を付加することも可能である。また、本実施例で使用した電圧値は特にそれに限定されるものではない。
【０１０８】
【発明の効果】
電気的書き込みないし書き換えが可能な不揮発性半導体装置において、データの書き換え時にデータの書き換え前後にデータに変更のないメモリセルに対してデータの書き換えを行わずに済むため、従来例のようにデータ消去及び書き込みなどの余分な制御及び時間が必要なくなり、またデータの書き換えの必要のあるメモリセルに対してのみデータの書き換えが行われることで、メモリセルのエンデュランス特性の向上に大きな結果をもたらす。
【図面の簡単な説明】
【図１】本発明の一実施例を示す回路ブロック図である。
【図２】本発明の一実施例の回路の左上部を示す回路図である。
【図３】本発明の一実施例の回路の左下部を示す回路図である。
【図４】本発明の一実施例の回路の右上部を示す回路図である。
【図５】本発明の一実施例の回路の右下部を示す回路図である。
【図６】本発明の一実施例の正高電圧スイッチを示す回路図である。
【図７】本発明の一実施例の他の正高電圧スイッチを示す回路図である。
【図８】本発明の一実施例の負電圧スイッチを示す回路図である。
【図９】本発明の一実施例のビットライトモードのフローチャートである。
【図１０】図１に示す比較検出回路ＣＤＣＲの一実施例を示す回路図である。
【図１１】図１に示すデータコントロール回路ＩＯＣＮＴの一実施例を示す回路図である。
【図１２】本発明の一実施例のビットライトモードのタイミング図である。
【符号の説明】
ＦＲＯＭ        不揮発性半導体記憶装置
ＤＶＣＮＴ      デバイス制御コマンド識別回路
ＷＣＮＴ        ライト状態制御回路
ＲＣＮＴ        チップ／出力選択状態制御回路
ＴＩＭ          タイマー
ＶＦＧＥＮ      書き込み／消去ベリファイ電圧発生回路
ＡＤＢ１        アドレスバッファ
ＲＤＥＣ        列デコーダ
ＣＤＥＣ        行デコーダ
ＭＢＬＫ        メモリブロック
ＭＰＸ          マルチプレクサ
ＰＣＰ          正高電圧チャージポンプ
ＮＣＰ          負電圧チャージポンプ
ＨＶＣＮＴ      正高電圧制御回路
ＮＶＣＮＴ      負高電圧制御回路
ＤＩＢ          データ入出力バッファ
ＢＬＬＤ        ビット線負荷回路
ＢＬＣＮＴ      ビット線電圧制御回路
ＡＳＣＮＴ      メモリセルソース線電圧制御回路
ＳＡＭＰ        センスアンプ回路
ＣＤＣＲ        比較検出回路
ＩＯＣＮＴ      データコントロール回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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