(57)【特許請求の範囲】
【請求項１】
液晶表示部に表示される表示用データが記憶されるシングルポートメモリと、
前記シングルポートメモリに保持された表示用データを所定のサイクルで取込んで前記液晶表示部に送出する液晶駆動回路と、
ＣＰＵが前記シングルポートメモリにアクセスしない場合は前記所定のサイクルで前記シングルポートメモリから表示データを前記液晶駆動回路に取込ませてこの取込んだデータを前記液晶表示部に送出させ、前記シングルポートメモリから前記液晶駆動回路がデータを取込んでいるときに前記ＣＰＵが前記シングルポートメモリにアクセスした場合は前記ＣＰＵに優先権を持たせるように前記液晶駆動回路の表示データ取込み動作を中止させて前記ＣＰＵにアクセス動作させ、このアクセス動作終了直後に改めて、前記液晶駆動回路の表示データ取込み動作を行わせるように前記液晶駆動回路を制御する制御回路と、
を備え、
前記液晶駆動回路は、
第１のラッチ信号に基づいて前記シングルポートメモリからの表示データをラッチする第１のラッチ回路と、
第２のラッチ信号に基づいて前記第１のラッチ回路の出力をラッチする第２のラッチ回路と、を有し、
前記制御回路は、前記ＣＰＵが前記シングルポートメモリにアクセス動作することを示すＣＰＵアクセス信号と、前記第２のラッチ信号とに基づいて前記第１のラッチ信号を出力し、
更に前記制御回路は、
前記第２のラッチ信号の反転信号をそれぞれ１つの入力端に受け、前記ＣＰＵアクセス信号をそれぞれ残りの入力端のうちの１つで受ける第１および第２の３入力ＮＯＲゲートと、
前記第１の３入力ＮＯＲゲートの出力の反転信号をセット端子に受け、前記第２の３入力ＮＯＲゲートの出力をリセット端子に受ける第１のＲＳフリップフロップ回路と、
この第１のＲＳフリップフロップ回路の出力を所定時間遅延させる遅延回路と、
前記第１のＲＳフリップフロップ回路の出力および前記遅延回路の出力の反転信号ならびに前記ＣＰＵアクセス信号を受ける第３の３入力ＮＯＲゲートと、
この第３の３入力ＮＯＲゲートの出力の反転信号をセット端子に受け、前記第２のラッチ信号をリセット端子に受ける第２のＲＳフリップフロップ回路と、
を備え、
前記第１の３入力ＮＯＲゲートは残りの他の入力端で前記第２のＲＳフリップフロップ回路の出力を受け、前記第２の３入力ＮＯＲゲートは残りの他の入力端で前記遅延回路の出力を受け、前記第１のＲＳフリップフロップ回路の出力端から前記第１のラッチ信号が出力されることを特徴とする液晶駆動用半導体装置。
【請求項２】
前記制御回路は、前記ＣＰＵが前記シングルポートメモリにアクセス動作しているときに前記液晶駆動回路の表示データ取込み開始のタイミングになった場合は前記液晶駆動回路の表示データ取込み動作を停止させ前記ＣＰＵのアクセス動作終了直後に前記液晶駆動回路の表示データ取込み動作を行うように制御することを特徴とする請求項１記載の液晶駆動用半導体装置。
【請求項３】
液晶表示部に表示される表示用データが記憶されるシングルポートメモリと、
前記シングルポートメモリに保持された表示用データをラッチするラッチ回路を有し、前記表示用データを前記シングルポートメモリから所定のサイクルで取込んで前記液晶表示部に送出する液晶駆動回路と、
ＣＰＵが前記シングルポートメモリにアクセス動作することを示すＣＰＵアクセス信号と、前記液晶駆動回路の表示データ取り込み動作のサイクルと同期した所定の信号とに基づいて、前記ラッチ回路のラッチ動作を制御する信号を生成し前記ラッチ回路に出力する制御回路と、
を備え、
前記液晶駆動回路は、
第１のラッチ信号に基づいて前記シングルポートメモリからの表示データをラッチする第１のラッチ回路と、
第２のラッチ信号に基づいて前記第１のラッチ回路の出力をラッチする第２のラッチ回路と、を有し、
前記制御回路は、前記ＣＰＵが前記シングルポートメモリにアクセス動作することを示すＣＰＵアクセス信号と、前記第２のラッチ信号とに基づいて前記第１のラッチ信号を出力し、
更に前記制御回路は、
前記第２のラッチ信号の反転信号をそれぞれ１つの入力端に受け、前記ＣＰＵアクセス信号をそれぞれ残りの入力端のうちの１つで受ける第１および第２の３入力ＮＯＲゲートと、
前記第１の３入力ＮＯＲゲートの出力の反転信号をセット端子に受け、前記第２の３入力ＮＯＲゲートの出力をリセット端子に受ける第１のＲＳフリップフロップ回路と、
この第１のＲＳフリップフロップ回路の出力を所定時間遅延させる遅延回路と、
前記第１のＲＳフリップフロップ回路の出力および前記遅延回路の出力の反転信号ならびに前記ＣＰＵアクセス信号を受ける第３の３入力ＮＯＲゲートと、
この第３の３入力ＮＯＲゲートの出力の反転信号をセット端子に受け、前記第２のラッチ信号をリセット端子に受ける第２のＲＳフリップフロップ回路と、を備え、
前記第１の３入力ＮＯＲゲートは残りの他の入力端で前記第２のＲＳフリップフロップ回路の出力を受け、前記第２の３入力ＮＯＲゲートは残りの他の入力端で前記遅延回路の出力を受け、前記第１のＲＳフリップフロップ回路の出力端から前記第１のラッチ信号が出力されることを特徴とする液晶駆動用半導体装置。
【請求項４】
前記第１および第２のラッチ回路は、前記シングルポートメモリの各出力ポート毎に設けられていることを特徴とする請求項１乃至３のいずれかに記載の液晶駆動用半導体装置。
【請求項５】
請求項１乃至４のいずれかに記載の液晶駆動用半導体装置と、前記液晶表示部と、
を備えたことを特徴とする液晶表示装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、表示データ用メモリを内蔵する液晶駆動用半導体装置および液晶表示装置に関する。
【０００２】
【従来の技術】
近年、液晶表示装置は軽量かつ低消費電力を達成するフラットディスプレイとして注目を集めている。表示データ用メモリ例えばＲＡＭ（Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）を内蔵した液晶表示装置の一例の構成を図５に示す。
【０００３】
この液晶表示装置は、液晶表示部２と、コモン電極駆動回路４０と、セグメント電極駆動回路４５と、表示データ用ＲＡＭ５０とを備えている。
【０００４】
液晶表示部２は、単純マトリクス型であって、複数のコモン電極が並行して配列された第１の透明基板と、複数のセグメント電極が並行して配列された第２の透明基板とを、上記セグメント電極とコモン電極が交差するように対向配置し、この第１および第２の透明基板間に液晶層が挟持された構造を有している。また各コモン電極には各々異なる１本の走査線ＣＯＭｉ（ｉ＝１，…ｍ）が接続され、各セグメント電極には各々異なる１本の信号線ＳＥＧｊ（ｊ＝１，…ｎ）が接続されている。
【０００５】
コモン電極駆動回路４０によって１本の走査線が選択されることにより、この走査線に接続されたコモン電極が駆動される。
【０００６】
またセグメント電極駆動回路４５は表示データ用ＲＡＭ５０から読出された表示データを信号線を介して対応するセグメント電極に送出する。
【０００７】
セグメント電極駆動回路４５および表示データ用ＲＡＭ５０は１チップ上に形成され、以下、液晶駆動用半導体装置という。
【０００８】
従来の液晶駆動用半導体装置の構成を図６に示す。この従来の液晶駆動用半導体装置はセグメント電極駆動回路４５と、表示データ用ＲＡＭ５０とを備えている。
【０００９】
表示データ用ＲＡＭ５０は、マトリクス状に配列された複数のＲＡＭセル５２からなるセルアレイ５１と、アドレスデコーダ５５と、表示データリードカウンタ／デコーダ５７と、Ｉ／Ｆ（インタフェース）制御回路６０と、データＩ／Ｏ回路６２と、発振回路６５とを備えている。そして各ＲＡＭセル５２は２個のトランジスタと、２個のインバータゲートからなるラッチ回路と、スリーステートドライバとから構成されている。すなわち、図６に示す表示データ用ＲＡＭ５０はデュアルポートＲＡＭ５０であって、各ＲＡＭセル５２は、１０個のトランジスタによって構成されている。
【００１０】
図示しないＣＰＵが表示データ用ＲＡＭ５０にアクセスする場合は、まず上記ＣＰＵからＩ／Ｆ制御回路６０にＩ／Ｆ信号が送られる。するとこのＩ／Ｆ制御回路６０によってアドレスデコーダ５５およびデータＩ／Ｏ回路６２が活性化される。上記ＣＰＵによって決められたアドレスがアドレスバスを介してアドレスデコーダ５５に入力されてデコードされ、上記アドレスに応じた、表示データ用ＲＡＭ５０のＲＡＭセル５２が選択される。そしてデータを表示データ用ＲＡＭ５０に書き込むときには、データバスを介して送られてきたデータがデータＩ／Ｏ回路６２を介して表示データ用ＲＡＭ５０の上記選択されたセルに書き込まれ、データを読み出すときには、ＲＡＭ５０の上記選択されたセルからデータＩ／Ｏ回路６２を介してデータが読み出されてデータバスに送られる。
【００１１】
これに対して液晶表示部２にデータを送出する場合は、まず発振回路６５からクロック信号を発生し、このクロック信号に基づいて表示データリードカウンタ／デコーダ５７から選択信号がＲＡＭ５０に送出される。そして、この選択信号によって、対応するＲＡＭセル５２からデータが読み出され、読み出されたデータはセグメント電極駆動回路４５に送出されてラッチされる。このデータのラッチは表示データリードカウンタ／デコーダ５７から出力されるラッチ信号に基づいて行われる。
【００１２】
このように図６に示す従来の液晶駆動用半導体装置においては、表示用データの出力ポートと、ＣＰＵアクセス用の入出力ポートが分かれているため、ＣＰＵは非同期にＲＡＭ５０をアクセスすることができるが、表示データ用ＲＡＭがデュアルポートＲＡＭであるので各ＲＡＭセル５２について１０個のトランジスタが必要となり、チップサイズが大きくなるという欠点がある。
【００１３】
このチップサイズが大きくなるという欠点を解決した従来の液晶駆動用半導体装置の他の例の構成を図７に示す。この図７に示す従来の液晶駆動用半導体装置は、ＲＡＭセル５３が２個のトランジスタと、２個のインバータゲートからなっている以外は図６に示す表示用データＲＡＭ５０と同じ構成の表示データ用ＲＡＭ５０Ａ、すなわちシングルポートＲＡＭ５０Ａと、セグメント電極駆動回路４６とを備えている。このシングルポートＲＡＭ５０Ａにおいては、各メモリセル５３は、６個のトランジスタから構成されるため、チップサイズが図６に示す液晶駆動用半導体装置に比べて小さいという利点がある。
【００１４】
【発明が解決しようとする課題】
しかし、図７に示す従来の液晶駆動用半導体装置においては、ＲＡＭ５０Ａがシングルポート、すなわち表示用データの出力ポートと、ＣＰＵアクセス用の入出力ポートが共用であるため、ＣＰＵから非同期にＲＡＭ５０Ａをアクセスすることができない。このため、液晶表示部がＲＡＭ５０Ａからデータを取り込もうとしているときにＣＰＵがアクセス動作しようとする場合は、ＣＰＵかまたは液晶表示部のどちらか一方に優先権を持たせ、他方を待機させる必要がある。液晶表示部は一定のサイクルでデータを取り込むため、ＣＰＵに優先権を持たせた場合は、データがＣＰＵによってＲＡＭ５０Ａに書き込まれるが、このデータはＣＰＵアクセス用の入出力ポートすなわち表示用データ用の出力ポートに残っている。このとき液晶表示部が表示データをＲＡＭ５０Ａから取り込もうとすると、ＣＰＵによって書き込まれたデータが表示用データとして取込まれる。このデータは一般に、本来表示しようとしたデータとは異なりかつ既に表示されているデータとは相関がないため、表示された場合には液晶表示部２の表示画面がチラついて画質が劣化するという問題がある。また液晶表示部に優先権を持たせた場合には、ＣＰＵによるＲＡＭ５０Ａへのデータの書込みに時間がかかるという問題がある。
【００１５】
本発明は上記事情を考慮してなされたものであって、チップサイズの増大および画質の劣化を可及的に防止するとともに、ＣＰＵによるメモリへのアクセス動作を可及的に短時間で行うことのできる液晶駆動用半導体装置および液晶表示装置を提供することを目的とする。
【００１６】
【課題を解決するための手段】
本発明による液晶駆動用半導体装置は、液晶表示部に表示される表示用データが記憶されるシングルポートメモリと、前記シングルポートメモリに保持された表示用データを所定のサイクルで取り込んで前記液晶表示部に送出する液晶駆動回路と、ＣＰＵが前記シングルポートメモリにアクセスしない場合は前記所定のサイクルで前記シングルポートメモリから表示データを前記液晶駆動回路に取込ませてこの取込んだデータを前記液晶表示部に送出させ、前記シングルポートメモリから前記液晶駆動回路がデータを取込んでいるときに前記ＣＰＵが前記シングルポートメモリにアクセスした場合は前記ＣＰＵに優先権を持たせるように前記液晶駆動回路の表示データ取込み動作を中止させて前記ＣＰＵにアクセス動作させ、このアクセス動作終了直後に改めて前記液晶駆動回路の表示データ取込み動作を行わせるように前記液晶駆動回路を制御する制御回路と、を備えたことを特徴とする。
このように構成された本発明の液晶駆動用半導体装置によれば、ＣＰＵに優先権を持たせてＣＰＵのアクセス動作させ、このアクセス動作終了直後に、再度、液晶駆動回路の表示データ取込み動作を行うように液晶駆動回路を制御回路が制御する。これにより、画質の劣化を可及的に防止できるとともにＣＰＵによるメモリへのアクセス動作を可及的に短時間で行うことができる。
【００１７】
またメモリはシングルポートメモリであるので、チップサイズの増大を可及的に防止できる。
【００１８】
また本発明による液晶駆動用半導体装置は、液晶表示部に表示される表示用データが記憶されるシングルポートメモリと、前記シングルポートメモリに保持された表示用データをラッチするラッチ回路を有し、前記表示用データを前記シングルポートメモリから所定のサイクルで取込んで前記液晶表示部に送出する液晶駆動回路と、ＣＰＵが前記シングルポートメモリにアクセス動作することを示すＣＰＵアクセス信号と、前記液晶駆動回路の表示データ取り込み動作のサイクルと同期した所定の信号とに基づいて、前記ラッチ回路のラッチ動作を制御する信号を生成し前記ラッチ回路に出力する制御回路と、を備えたことを特徴とする。
【００１９】
また本発明による液晶表示装置は、上記液晶駆動用半導体装置と、液晶表示部と、を備えたことを特徴とする。
【００２０】
【発明の実施の形態】
以下、本発明の実施の形態を図１乃至図４を参照して説明する。図１は本発明による液晶表示装置の一実施の形態の構成を示すブロック図である。この実施の形態の液晶表示装置は液晶表示部２と、液晶駆動用半導体装置とを備えている。この液晶駆動用半導体装置はセグメント電極駆動回路（液晶駆動回路ともいう）１０と、非同期アクセス制御回路２０と、表示データ用ＲＡＭ５０Ｂとを有している。
【００２１】
表示データ用ＲＡＭ５０Ｂは、マトリクス状に配列された複数のＲＡＭセル５３からなるセルアレイ５１Ａと、アドレスデコーダ５５と、インバータゲート５６と、表示データリードカウンタ／デコーダ５７と、Ｉ／Ｆ（インタフェース）制御回路６０と、データＩ／Ｏ回路６２と、発振回路６５とを備えている。そして各ＲＡＭセル５３は、２個のトランジスタと、２個のインバータゲートからなるラッチ回路とから構成されており、表示データ用ＲＡＭ５０ＢはシングルポートＲＡＭの構成となっている。
【００２２】
液晶表示部２は、複数のコモン電極が並行して配列された第１の透明基板と、複数のセグメント電極が並行して配列された第２の透明基板とを、上記セグメント電極とコモン電極とが交差するように対向配置し、上記第１および第２の透明基板間に液晶層が挟持された構造を有している。また各コモン電極には各々異なる１本の走査線が接続され、各セグメント電極には各々異なる１本の信号線が接続されている。これらの信号線の他端はセグメント電極駆動回路１０の出力端に接続されている。
【００２３】
なお、コモン電極は図５に示されるようなコモン電極駆動回路によって１本の走査線が選択されることにより駆動される構成となっている。
【００２４】
セグメント電極駆動回路１０は各信号線毎にセンス回路１２と、ラッチ回路１４，１６と、駆動回路１８とを備えている。センス回路１２はＲＡＭセル５３からのデータをセンスする。ラッチ回路１４は、非同期アクセス制御回路２０から出力されるラッチ信号ＳL2に基づいて、センス回路１２の出力をラッチする。ラッチ回路１６は、表示データリードカウンタ／デコーダ５７から出力されるラッチ信号ＳL1の反転信号に基づいて、ラッチ回路１４の出力をラッチする。駆動回路１８はラッチ回路１６の出力を対応する信号線に送出する。なお、ラッチ回路１４，１６は各々、図２に示すように２個のクロックドインバータゲートと１個のインバータゲートとから構成される。なお、クロックドインバータゲートのクロック端子にはラッチ信号ＳＬとその反転信号が入力される。非同期アクセス制御回路２０はＩ／Ｆ制御回路６０から送られてくるＣＰＵアクセス信号と、表示データリードカウンタ／デコーダ５７からのラッチ信号ＳL1 とに基づいてラッチ信号ＳL2を発生する。
【００２５】
次に本実施の形態の動作を説明する。
【００２６】
図示しないＣＰＵが表示データ用ＲＡＭ５０Ｂにアクセスする場合は、まず上記ＣＰＵからＩ／Ｆ制御回路６０にＩ／Ｆ信号が送られる。すると、このＩ／Ｆ制御回路６０によってアドレスデコーダ５５およびデータＩ／Ｏ回路６２が活性化されるとともに、Ｉ／Ｆ制御回路６０から非同期アクセス制御回路２０にＣＰＵアクセス信号が送られる。また、このとき、ＣＰＵアクセス信号がインバータゲート５６を介して表示データリードカウンタ／デコーダ５７に入力されているので表示データリードカウンタ／デコーダ５７が不活性とされる。上記ＣＰＵによって決められたアドレスがアドレスバスを介してアドレスデコーダ５５に入力されてデコードされ、上記アドレスに応じた、表示用ＲＡＭ５０ＢのＲＡＭセル５３が選択される。そしてデータを表示データ用ＲＡＭ５０Ｂに書き込むときには、データバスを介して送られてきたデータがデータＩ／Ｏ回路６２を介して表示用データＲＡＭ５０Ｂの上記選択されたＲＡＭセル５３に書き込まれる。またデータを読み出すときには表示用データＲＡＭ５０Ｂの上記選択されたＲＡＭセル５３から、データＩ／Ｏ回路６２を介してデータが読み出されてデータバスに送られる。
【００２７】
これに対してＣＰＵが表示データ用ＲＡＭ５０Ｂにアクセスしない場合、すなわち表示データ用ＲＡＭ５０Ｂから液晶表示部２にデータを送出する場合は、Ｉ／Ｆ制御回路６０からＣＰＵアクセス信号が発生されないため、表示データリードカウンタ／デコーダ５７は活性状態となっている。このとき、発振回路６５からクロック信号が発生され、このクロック信号に基づいて、表示データリードカウンタ／デコーダ５７から選択信号がＲＡＭ５０Ｂに送出される。そしてこの選択信号によって、対応するＲＡＭセル５３からデータが読み出され、読み出されたデータがセグメント電極駆動回路１０に送出される。なお、このデータの読み出しすなわちセグメント電極駆動回路１０のデータの取り込みは、所定のサイクルで行われる。セグメント電極駆動回路１０に送出されたデータはセンス回路１２によってセンスされた後、非同期アクセス制御回路２０からのラッチ信号ＳL2に基づいてラッチ回路１４においてラッチされる。その後、ラッチ回路１４の出力は表示データリードカウンタ／デコーダ５７からのラッチ信号ＳL1の反転信号に基づいてラッチ回路１６においてラッチされる。そしてこのラッチ回路１６の出力は駆動回路１８を介して対応する信号線に送られ、液晶表示部２に表示される。
【００２８】
次に、非同期アクセス制御回路２０からラッチ信号ＳL2が、どのようなタイミングで出力されるかについて説明する前に、非同期アクセス制御回路２０の具体的な構成例について説明する。
【００２９】
本実施の形態の液晶表示装置にかかる非同期アクセス制御回路２０の一具体例の構成を図３（ａ）に示す。この具体例の非同期アクセス制御回路２０は、インバータゲート２１，２３，２５，２９と、３入力ＮＯＲゲート２２，２４，２８と、遅延回路２６と、ＲＳフリップフロップ回路２７，３０とを備えている。
【００３０】
ラッチ信号ＳL1はインバータゲート２１の入力端子およびＲＳフリップフロップ回路３０のリセット端子に送られる。インバータゲート２１の出力はＮＯＲゲート２２，２４の入力端子に送られる。ＮＯＲゲート２２の出力はインバータゲート２３を介してＲＳフリップフロップ回路２７のセット端子に入力される。ＣＰＵアクセス信号はＮＯＲゲート２２，２４，２８の入力端子に送られる。ＮＯＲゲート２４の出力はＲＳフリップフロップ回路２７のリセット端子に送出される。このＲＳフリップフロップ回路２７の出力はラッチ信号ＳL2として出力されるとともに遅延回路２６の入力端子およびＮＯＲゲート２８の入力端子に送られている。遅延回路２６の出力はＮＯＲゲート２４の入力端子に送られるとともに、インバータゲート２５を介してＮＯＲゲート２８の入力端子にも送られる。ＮＯＲゲート２８の出力はインバータゲート２９を介してＲＳフリップフロップ回路３０のセット端子に送られる。ＲＳフリップフロップ回路３０の出力はＮＯＲゲート２２の入力端子に送られる構成となっている。なお、ＲＳフリップフロップ回路２７，３０は各々、図３（ｂ）に示すように、２個のＮＡＮＤゲートと、１個のインバータゲートとから構成される。
【００３１】
次にこの非同期アクセス制御回路２０からラッチ信号ＳL2がどのようなタイミングで出力されるかについて図４を参照して説明する。
【００３２】
▲１▼図４に示すＴ１のタイミングの場合、すなわち、ラッチ信号ＳL1が”Ｈ”のときにＣＰＵからＲＡＭ５０Ｂへのアクセスが無い場合、ラッチ信号ＳL1の立ち上がりに同期して遅延回路２６の遅延時間分のパルス信号がラッチ信号ＳL2として出力され、ＲＡＭ５０Ｂのセルから読み出されたデータはセンス回路１２を通してラッチ回路１４にラッチされる。この遅延時間はＲＡＭセル５３からのデータ読み出しに必要な時間によって決まる。その後、ラッチ信号ＳL1が”Ｌ”になることによって、ラッチ回路１４の出力がラッチ回路１６に取込まれる。このとき、セグメント電極駆動回路１０によるデータの取り込み動作と表示データリードカウンタ／デコーダ５７から出力されるラッチ信号ＳＬ１とは、互いに同期している。
【００３３】
▲２▼図４に示すＴ２のタイミングの場合、すなわちＣＰＵがＲＡＭ５０Ｂにアクセスしているときにラッチ信号ＳL1が”Ｈ”状態になった場合は、ＣＰＵのＲＡＭ５０Ｂのアクセスが優先されて、ＣＰＵのアクセス終了直後に、遅延回路２６の遅延時間分のパルス信号がラッチ信号ＳL2として出力される。このラッチ信号ＳL2に基づいて、ＲＡＭセル５３から読み出されたデータがセンス回路１２を介してラッチ回路１４にラッチされる。このラッチされたデータはラッチ信号ＳL1が”Ｌ”になることによってラッチ回路１６に取込まれる。
【００３４】
▲３▼図４に示すＴ３のタイミングの場合、すなわち、ラッチ信号ＳL1の立ち上がりに同期してラッチ信号ＳL2を出力したものの、途中でＣＰＵのアクセス動作が始まってしまった場合は、ＣＰＵのアクセス動作が優先されて、ラッチ動作が中止される。そしてＣＰＵのアクセスが終了した後で改めて遅延回路２６の遅延時間分のパルス信号がラッチ信号ＳL2として出力される。このラッチ信号ＳL2に基づいて、ＲＡＭセル５３からのデータがセンス回路１２を介してラッチ回路１４にラッチされる。このラッチされたデータは、ラッチ信号ＳL1が”Ｌ”になることによってラッチ回路１６に取込まれる。
【００３５】
▲４▼図４に示すタイミングＴ４の場合、すなわち、ラッチ動作が行われていないときにＣＰＵのアクセス動作があった場合は、ラッチ信号ＳL2は出力されず、ＣＰＵのアクセス動作のみが行われる。
【００３６】
▲５▼図４に示すタイミングＴ５の場合、すなわち、▲２▼の場合が起きた後、ラッチ信号ＳL1が”Ｈ”状態である間に再びＣＰＵのアクセス動作があった場合は、このとき本来のラッチタイミング内であるが、既に一度正常にラッチ動作が行われているので、ＣＰＵのアクセス動作のみを行い、ラッチ信号ＳL2は出力しない。
【００３７】
以上、説明したように、本実施の形態においては、内蔵する表示データ用ＲＡＭ５０Ｂとして、シングルポートＲＡＭを用い、かつ液晶表示部２が表示データを表示データ用ＲＡＭ５０Ｂから読み出している最中にＣＰＵからのアクセスがあった場合には、ＣＰＵに優先権を持たせてＣＰＵのアクセス動作を先に行わせ、このアクセス動作終了直後に、改めて表示用データをＲＡＭ５０Ｂから読み出して液晶表示部２に送るように構成されている（図４のタイミングＴ３参照）。これにより、チップサイズの増大および画質の劣化を可及的に防止できる。またＣＰＵに優先権を持たせたことにより、ＣＰＵによるアクセス動作を可及的に短時間で行うことが可能となる。しかも本実施の形態においては、ＲＡＭセル５３から出力された表示用データは、一旦ラッチ信号ＳL2 によってラッチ回路１４に保持され、次にラッチ信号ＳL1の反転信号によりラッチ回路１６に保持されている。すなわち、液晶表示部２へは、必ず、ラッチ信号ＳL1の立ち下がりエッジに同期して出力される。このため、液晶表示部２への出力はラッチ信号ＳL2のラッチ位置には依存せず、液晶表示部の表示は上記ラッチ位置による影響を受けない。
【００３８】
ＣＰＵのアクセス信号のパルス幅が、（ラッチ信号ＳＬ１のパルス幅）−（遅延回路の遅延時間）より長くなってしまった場合、本実施の形態にかかる非同期アクセス制御回路は使用できないが、通常ラッチ信号ＳＬ１のパルス幅に対して、ＣＰＵのアクセス信号のパルス幅は十分狭いため、特に問題はない。
【００３９】
なお上記実施の形態の液晶表示部２は単純マトリクス型であったが、アクティブマトリクス型であっても良いことは云うまでもない。
【００４０】
なお、上記実施の形態においては、表示データ用ＲＡＭは、ＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）であったが、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）であっても良い。また、走査方向のメモリセルから一括して表示データを読み出すことが可能なメモリであれば上記表示データ用ＲＡＭの代わりに用いることができる。
【００４１】
【発明の効果】
以上述べたように、本発明によれば、チップサイズの増大および画質の劣化を可及的に防止するとともに、ＣＰＵによるメモリへのアクセス動作を可及的に短時間で行うことができる。
【図面の簡単な説明】
【図１】本発明による液晶表示装置の一実施の形態の構成を示すブロック図。
【図２】本発明の液晶表示装置のセグメント電極駆動回路にかかるラッチ回路の構成を示す回路図。
【図３】本発明による液晶表示装置にかかる非同期アクセス制御回路の一具体的な構成を示す回路図。
【図４】非同期アクセス制御回路の動作を説明するタイミングチャート。
【図５】単純マトリクス型液晶表示装置の構成を示すブロック図。
【図６】従来の液晶駆動用半導体装置の構成を示すブロック図。
【図７】従来の他の液晶駆動用半導体装置の構成を示すブロック図。
【符号の説明】
２  液晶表示部
１０  セグメント電極駆動回路
１２  センス回路
１４  ラッチ回路
１６  ラッチ回路
１８  駆動回路
２０  非同期アクセス制御回路
５０  表示データ用ＲＡＭ
５０Ａ  表示データ用ＲＡＭ
５０Ｂ  表示データ用ＲＡＭ
５１  セルアレイ
５１Ａ  セルアレイ
５２  ＲＡＭセル
５３  ＲＡＭセル
５５  アドレスデコーダ
５６  インバータゲート
５７  表示データリードカウンタ／デコーダ
６０  Ｉ／Ｆ制御回路
６２  データＩ／Ｏ回路
６５  発振回路
【図１】
0003844947.tif 000002
【図２】
0003844947.tif 000003
【図３】
0003844947.tif 000004
【図４】
0003844947.tif 000005
【図５】
0003844947.tif 000006
【図６】
0003844947.tif 000007
【図７】
0003844947.tif 000008