(57)【特許請求の範囲】
【請求項１】
被写体像を複数の領域に分割した画像をそれぞれ撮像する、複数の有効画素領域を有する撮像装置において、
前記各有効画素領域は、光電変換部を含む画素が複数配列されている領域であり、
垂直走査回路又は／及び水平走査回路は、前記有効画素領域内に設けられ、
前記各走査回路は、少なくとも１列からなる複数の画素回路を駆動する単位ブロックを複数有し、前記単位ブロックは１画素領域の面積よりも小さい面積で配されることを特徴とする撮像装置。
【請求項２】
被写体像を複数の領域に分割した画像をそれぞれ撮像する、複数の有効画素領域を有する撮像装置において、
前記各有効画素領域は、光電変換部を含む画素が複数配列されている領域であり、
垂直走査回路又は／及び水平走査回路よりなる走査回路が前記有効画素領域内に設けられ、前記走査回路は、スタティック型シフトレジスタであることを特徴とする撮像装置。
【請求項３】
請求項１又は２のいずれか１項に記載の撮像装置において、前記走査回路は、１画素領域につき全面積を占め、かつ、連続する縦１列分若しくは横一列分全てを占めるようには配置されていないことを特徴とする撮像装置。
【請求項４】
請求項３に記載の撮像装置において、前記回路は、相互に離散する画素に配されることを特徴とする撮像装置。
【請求項５】
請求項１又は２のいずれか１項に記載の撮像装置において、前記走査回路は、１画素領域につき部分面積を占めることを特徴とする撮像装置。
【請求項６】
請求項１又は２のいずれか１項に記載の撮像装置において、前記走査回路の前記垂直走査回路が、前記水平走査回路と交差しないように折り曲げられていることを特徴とする撮像装置。
【請求項７】
請求項１又は２のいずれか１項に記載の撮像装置において、前記走査回路の前記水平走査回路が、前記垂直走査回路と交差しないように折り曲げられていることを特徴とする撮像装置。
【請求項８】
請求項１又は２のいずれか１項に記載の撮像装置において、前記走査回路が複数の列又は複数の行に跨って列方向又は行方向に伸びることを特徴とする撮像装置。
【請求項９】
請求項１又は２のいずれか１項に記載の撮像装置において、前記走査回路は、複数行又は複数列を走査するためのブロックを複数行又は複数列毎に配したものであることを特徴とする撮像装置。
【請求項１０】
請求項１乃至９のいずれか１項に記載の撮像装置において、前記走査回路の上に電源ラインを配したことを特徴とする撮像装置。
【請求項１１】
被写体像を複数の領域に分割した画像をそれぞれ撮像する、複数の有効画素領域を有する撮像装置において、
前記各有効画素領域は、光電変換部を含む画素が複数配列されている領域であり、
前記各有効画素領域内に設けられた、前記各有効画素領域毎に必要とされる外部端子又は／及び保護回路を有することを特徴とする撮像装置。
【請求項１２】
請求項１１に記載の撮像装置において、前記外部端子は、１画素領域につき全面積を占めることを特徴とする撮像装置。
【請求項１３】
請求項１１に記載の撮像装置において、前記外部端子は、１画素領域につき部分面積を占めることを特徴とする撮像装置。
【請求項１４】
請求項１１に記載の撮像装置において、前記保護回路は、１画素領域につき全面積を占めることを特徴とする撮像装置。
【請求項１５】
請求項１１に記載の撮像装置において、前記保護回路は、１画素領域につき部分面積を占めることを特徴とする撮像装置。
【請求項１６】
請求項１１に記載の撮像装置において、前記外部端子は、複数の画素領域に配されることを特徴とする撮像装置。
【請求項１７】
請求項１１に記載の撮像装置において、前記外部端子は各画素領域で部分面積を占めることを特徴とする撮像装置。
【請求項１８】
請求項１１に記載の撮像装置において、前記外部端子と前記保護回路が一つの画素領域に配されることを特徴とする撮像装置。
【請求項１９】
請求項１８に記載の撮像装置において、前記外部端子と前記保護回路が重なって配されることを特徴とする撮像装置。
【請求項２０】
請求項１０乃至１９のいずれか１項に記載の撮像装置において、第１の有効画素領域と第２の有効画素領域との境界辺に挟まれる配線に接続される外部端子であって前記第１の有効画素領域に配される外部端子のいずれもが、前記境界辺に挟まれる他の配線に接続される外部端子であって前記第２の有効画素領域に配される外部端子のいずれもと、前記境界辺に沿った方向の同位置に無いことを特徴とする撮像装置。
【請求項２１】
請求項１乃至２０のいずれか１項に記載の撮像装置と、シンチレータ板と、ファイバーオプティックプレートを備えることを特徴とする放射線撮像装置。
【請求項２２】
請求項２１に記載の放射線撮像装置と、
前記放射線撮像装置からの信号を処理する信号処理手段と、
前記信号処理手段からの信号を記録するための記録手段と、
前記信号処理手段からの信号を表示するための表示手段と、
前記信号処理手段からの信号を伝送するための伝送処理手段と、
前記放射線を発生させるための放射線源とを具備することを特徴とする放射線撮像システム。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は撮像装置に関し、特に、放射線撮像装置、放射線撮像装置システムに関する。本発明は、更に特には、Ｘ線やガンマ線等の高エネルギー放射線を使って画像を読み取る大面積放射線撮像装置とそのシステムに関する。
【０００２】
【従来の技術】
医療のさまざまな分野でディジタル化が進んでいる。Ｘ線診断の分野でも、画像のディジタル化のため２次元の撮像装置が開発されてきている。乳房撮影用、胸部撮影用には最大４３cmの大板の画像撮像装置が作られている。
【０００３】
［従来技術１］
大板化しやすいガラス基板上のアモルファスシリコン半導体を使ったセンサパネルを４枚タイル貼りして、大板のＸ線撮像装置を実現している。既にＬＣＤ（Ｌｉｑｕｉｄ  Ｃｒｙｓｔａｌ  Ｄｉｓｐｌａｙ）で確立しているアモルファスシリコン半導体装置の大板化技術（大板の基板、その上への素子の形成技術等）を用いる。この種の技術の例として、米国特許５３１５１０１号に記載のものがある。これに記載の大面積アクティブアレイマトリックスを図３１に示す。図３１を参照すると、１９０１は基板、１９０２は画素、１９０３は接続リード、１９０４は共通ターミナルである。
【０００４】
［従来技術２］
複数の単結晶撮像素子（シリコンなど）を用いて大板のＸ線撮像装置を作る。この種の技術の例として、米国特許４３２３９２５号や米国特許６００５９１１号に記載のものがある。単結晶撮像素子としてはCCD撮像素子やMOS型、CMOS型撮像素子などがある。撮像素子単体はＸ線動画に十分対応できる性能を有する。
【０００５】
米国特許４３２３９２５に記載のイメージセンサを図３２に示す。図３２を参照すると、２００１は被写体、２００２はレンズ、２００３は被写体の像、２００４は表面、２００５は連続する光学的副像、２００６はテーパ状ＦＯＰ（ファイバーオプティックプレート）、２００７は像入力表面、２００８はイメージセンサモジュール、２００９は非撮像周辺領域、２０１０はリード線である。光学的副像２００５はテーパ状ＦＯＰ２００６により縮小されて像入力表面２００７に入射し、非撮像周辺領域２００９を設けて、そこにリード線を接続することができる。
【０００６】
【発明が解決しようとする課題】
しかしながら、従来技術１は、以下の問題を有する。
【０００７】
１つの像を形成するために最大で４枚（２×２）のセンサパネルしか使用することが出来ない。これは、外周部に外部端子を設け、駆動用の回路を外付けする構成になっているからである。
【０００８】
また、せいぜい画素選択スイッチを画素に持つことぐらいしかできない程度に撮像素子に搭載できる信号処理回路の規模が制限される。信号処理回路（ドライバ、アンプなど）は外付けである。
【０００９】
更に、アモルファスシリコンは、高速動作に対しての半導体特性がよくないので、動画対応の大板撮像装置を作ることが困難である。またアモルファスシリコン撮像素子は単結晶シリコン撮像素子に比べて感度が低いので、高感度が求められるＸ線動画に対応させることが困難である。
【００１０】
また、従来技術２は、以下の問題を有する。
【００１１】
個々の撮像素子の大きさが小さい（現状の技術ではウエハサイズは８インチが最大）ので２×２以上の多数枚が必要である。
【００１２】
また、単結晶撮像素子を多数用いた単純な大板撮像装置の構成では各撮像素子の合わせ部に、必ずデッドスペースができ（シフトレジスタ、アンプ等の周辺回路や、外部との信号や電源のやり取りのための外部端子や保護回路を設けるための領域が画素領域とは別に必ず必要）、この部分がライン欠陥になり、画質が落ちる。そのためテーパ状ＦＯＰ（ファイバーオプティックプレート）を用いて、シンチレータからの光を、デッドスペースを避けて撮像素子に導く構成がとられているが、余計なＦＯＰが必要で製造コストがかかる。特にテーパ状ＦＯＰは非常にコストがかかる。
【００１３】
更に、テーパ状ＦＯＰではテーパ角度に応じてシンチレータからの光がＦＯＰに入射しにくくなり、出力光量低下が起こり撮像素子の感度を相殺して装置全体の感度が悪くなる。
【００１４】
本発明の目的は、高性能な複数の単結晶シリコンの撮像素子を用いて、繋ぎ目のない画像を提供できる大板の放射線、特にＸ線撮像装置を提供することである。
【００１５】
【課題を解決するための手段】
本発明による撮像装置は、被写体像を複数の領域に分割した画像をそれぞれ撮像する、複数の有効画素領域を有する撮像装置において、
前記各有効画素領域は、光電変換部を含む画素が複数配列されている領域であり、
垂直走査回路又は／及び水平走査回路は、前記有効画素領域内に設けられ、
前記各走査回路は、少なくとも１列からなる複数の画素回路を駆動する単位ブロックを複数有し、前記単位ブロックは１画素領域の面積よりも小さい面積で配されることを特徴とする。
更に、本発明による撮像装置は、被写体像を複数の領域に分割した画像をそれぞれ撮像する、複数の有効画素領域を有する撮像装置において、
前記各有効画素領域は、光電変換部を含む画素が複数配列されている領域であり、
垂直走査回路又は／及び水平走査回路よりなる走査回路が前記有効画素領域内に設けられ、前記走査回路は、スタティック型シフトレジスタであることを特徴とする。
更に、本発明による撮像装置は、被写体像を複数の領域に分割した画像をそれぞれ撮像する、複数の有効画素領域を有する撮像装置において、
前記各有効画素領域は、光電変換部を含む画素が複数配列されている領域であり、
前記各有効画素領域内に設けられた、前記各有効画素領域毎に必要とされる外部端子又は／及び保護回路を有することを特徴とする。
【００２１】
更に、本発明による撮像装置は、上記の撮像装置において、前記走査回路は、１画素領域につき全面積を占めることを特徴とする。
【００２２】
更に、本発明による撮像装置は、上記の撮像装置において、前記走査回路は、相互に離散する画素に配されることを特徴とする。
【００２３】
更に、本発明による撮像装置は、上記の撮像装置において、前記走査回路は、１画素領域につき部分面積を占めることを特徴とする。
【００２４】
更に、本発明による撮像装置は、上記の撮像装置において、前記走査回路は、垂直走査回路及び水平走査回路を備え、前記垂直走査回路が、前記水平走査回路と交差しないように折り曲げられていることを特徴とする。
【００２５】
更に、本発明による撮像装置は、上記の撮像装置において、前記走査回路は、垂直走査回路及び水平走査回路を備え、前記水平走査回路が、前記垂直走査回路と交差しないように折り曲げられていることを特徴とする。
【００２６】
更に、本発明による撮像装置は、上記の撮像装置において、前記走査回路が複数の列又は複数の行に跨って列方向又は行方向に伸びることを特徴とする。
【００２７】
更に、本発明による撮像装置は、上記の撮像装置において、前記走査回路は、複数行又は複数列を走査するためのブロックを複数行又は複数列毎に配したものであることを特徴とする。
【００２９】
更に、本発明による撮像装置は、上記の撮像装置において、前記走査回路の上に電源ラインを配したことを特徴とする。
【００４１】
更に、本発明による撮像装置は、上記の撮像装置において、前記外部端子は、１画素領域につき全面積を占めることを特徴とする。
【００４２】
更に、本発明による撮像装置は、上記の撮像装置において、前記外部端子は、１画素領域につき部分面積を占めることを特徴とする。
【００４３】
更に、本発明による撮像装置は、上記の撮像装置において、前記保護回路は、１画素領域につき全面積を占めることを特徴とする。
【００４４】
更に、本発明による撮像装置は、上記の撮像装置において、前記保護回路は、１画素領域につき部分面積を占めることを特徴とする。
【００４６】
更に、本発明による撮像装置は、上記の撮像装置において、前記外部端子は、複数の画素領域に配されることを特徴とする。
【００４７】
更に、本発明による撮像装置は、上記の撮像装置において、前記外部端子は各画素領域で部分面積を占めることを特徴とする。
【００４８】
更に、本発明による撮像装置は、上記の撮像装置において、前記外部端子と前記保護回路が同一の画素領域に配されることを特徴とする。
【００５０】
更に、本発明による撮像装置は、上記の撮像装置において、前記外部端子と前記保護回路が重なって配されることを特徴とする。
【００５３】
更に、本発明による撮像装置は、上記の撮像装置において、前記外部端子が配される画素領域と前記保護回路が配される画素領域が相互に離間していることを特徴とする。
【００５７】
更に、本発明による放射線撮像装置は、上記の撮像装置と、シンチレータ板と、ファイバーオプティックプレートを備えることを特徴とする。
【００５８】
更に、本発明による放射線撮像システムは、上記の放射線撮像装置と、前記放射線撮像装置からの信号を処理する信号処理手段と、前記信号処理手段からの信号を記録するための記録手段と、前記信号処理手段からの信号を表示するための表示手段と、前記信号処理手段からの信号を伝送するための伝送処理手段と、前記放射線を発生させるための放射線源とを具備することを特徴とする。
【００５９】
【発明の実施の形態】
最初に、図面１乃至６を参照して実施形態１乃至１５に共通の事項について詳細に説明する。
【００６０】
図１は１３８ｍｍ□の撮像素子１０１を９枚タイル状に張り合わせて形成した４１４ｍｍ□の大面積Ｘ線撮像装置の撮像素子部分を示す。
【００６１】
図２は図１のＡ−Ａ'断面を示す。ユウロピウム、テルビウム等を付活性体として用いたＧｄ2Ｏ2ＳやＣｓＩなどのシンチレータからなるシンチレータ板２０１をＦＯＰ２０２の上に設置する。Ｘ線２０３はシンチレータに当たり、可視光に変換される。この可視光を撮像素子１０１で検出する。シンチレータは、その発光波長が撮像素子１０１の感度に適合するように選択するのが好ましい。２０４は、撮像素子１０１の電源、クロック等を供給し、又、撮像素子から信号を取り出して処理する回路を有する外部処理基板である。２０５は、各撮像素子１０１と外部処理基板とを電気的に接続するＴＡＢ(Tape Automated Bonding)である。
【００６２】
９枚の撮像素子１０１は、実質的に撮像素子間に隙間ができないように貼り合わせる。ここで、実質的に隙間ができないこととは、９枚の撮像素子により形成される画像に撮像素子間の欠落ができないということである。撮像素子１０１のクロック等や電源の入力、画素からの信号の出力は撮像素子端部に設けた電極パッドに接続したＴＡＢ２０５を通して、撮像素子１０１の裏側に配置した外部処理基板２０４との間で行う。ＴＡＢ２０５の厚さは画素サイズに対して十分薄く撮像素子１０１の間の隙間を通しても、画像上の欠陥は生じない。
【００６３】
図３は現在主流の８インチウエハ３０１から一個の撮像素子を取り出す場合を示す。８インチウエハ３０１はＮ型ウエハであり、これを用い、ＣＭＯＳプロセスによって１３８ｍｍ□のＣＭＯＳ型撮像素子１０１を１枚取りで作成する。
【００６４】
図４にＣＭＯＳ型撮像素子１０１の各画素を構成する画素部の構成図を示す。４０１は光電変換をするフォトダイオード（光電変換部）、４０２は電荷を蓄積するフローティングディフュージョン、４０３はフォトダイオードが生成した電荷をフローティングディフュージョンに転送する転送ＭＯＳトランジスタ（転送スイッチ）、４０４はフローティングディフュージョンに蓄積された電荷を放電するためのリセットＭＯＳトランジスタ（リセットスイッチ）、４０５は行選択をするための行選択ＭＯＳトランジスタ（行選択スイッチ）、４０６はソースフォロワーとして機能する増幅ＭＯＳトランジスタ（画素アンプ）である。
【００６５】
図５に３×３画素での全体回路の概略図を示す。
【００６６】
転送スイッチ４０３のゲートは垂直走査回路の一種である垂直シフトレジスタ５０１からのφＴＸ５０２に接続され、リセットスイッチ４０４のゲートは垂直走査回路５０１からのφＲＥＳ５０３に接続され、行選択スイッチ４０５のゲートは垂直走査回路５０１からのφＳＥＬ５０４に接続されている。
【００６７】
光電変換はフォトダイオード４０１でおこなわれ、光量電荷の蓄積期間中は、転送スイッチ４０３はオフ状態であり、画素アンプを構成するソースフォロア４０６のゲートにはこのフォトダイオードで光電変換された電荷は転送されない。該画素アンプを構成するソースフォロア４０６のゲートは、蓄積開始前にリセットスイッチ４０４がオンし、適当な電圧に初期化されている。すなわちこれがダークレベルとなる。次に又は同時に行選択スイッチ４０５がオンになると、負荷電流源と画素アンプ４０６で構成されるソースフォロワー回路が動作状態になり、ここで転送スイッチ４０３をオンさせることで該フォトダイオードに蓄積されていた電荷は、該画素アンプを構成するソースフォロア４０６のゲートに転送される。
【００６８】
ここで、選択行の出力が垂直出力線（信号出力線）５０５上に発生する。この出力は列選択スイッチ（マルチプレクサ）５０６を水平走査回路の一種である水平シフトレジスタ５０７によって駆動することにより水平出力線を介して順次出力部アンプ５０８へ読み出される。
【００６９】
図６は垂直シフトレジスタ５０１の単位ブロック（一行を選択し駆動するための単位）６０１を１画素領域（１セル）６０３に１画素回路６０２と共に配置した様子を示す。１画素回路６０２は図４に示すものである。垂直シフトレジスタは転送信号φＴＸ、リセット信号φＲＥＳ、行選択信号φＳＥＬを作り出すためにスタティック型シフトレジスタ６０４と転送ゲート６０５で構成した簡単な回路を示す。これらはクロック信号線（不図示）からの信号により駆動する。シフトレジスタの回路構成はこの限りではなく、画素加算や間引き読み出し等のさまざまな駆動のさせ方により、任意の回路構成をとることができる。ただし本実施形態のように機能ブロックを一つのセル６０３の中に画素回路６０２と共に配置し、有効画素領域内にシフトレジスタを設け、全面有効画素領域の撮像素子を実現する。
【００７０】
以下に説明する実施形態1乃至7において、垂直シフトレジスタやｎ対２nデコーダ等の垂直走査回路、水平シフトレジスタやｎ対２nデコーダ等の水平走査回路を有効画素領域内の各画素領域（セル）内に配置することを特徴とする。
【００７１】
同様に、共通処理回路を有効画素領域内の各画素領域（セル）内に配置することを特徴とする。ここで、共通処理回路とは、最終信号出力アンプ、シリアル・パラレル変換マルチプレクサ、バッファー、各種ゲート回路等の複数画素を一括して共通に処理する回路を意味する。
【００７２】
これに対して個別回路とは、フォトダイオード、転送スイッチ、画素選択スイッチ、画素出力増幅回路等の１画素のみを処理する回路を意味する。
【００７３】
（実施形態１）
図７に本実施形態の撮像素子の構成（平面図）を示す。
【００７４】
本実施形態では垂直シフトレジスタ５０１Ｂと水平シフトレジスタ５０７Ｂを撮像素子の有効画素領域に配置する。
【００７５】
１つのラインを処理するシフトレジスタの１ブロック６０１を１画素ピッチ内に収まるように配置する。これらのブロックを並べて一連の垂直シフトレジスタブロック５０１Ｂとし、水平シフトレジスタブロック５０７Ｂとする。これらのブロックは垂直方向、水平方向に直線状に伸びている。
【００７６】
これらのシフトレジスタブロック６０１のある画素の受光部の面積は、他の画素に比べ若干小さくなる。
【００７７】
シフトレジスタとしてスタティックシフトレジスタを用いる。シフトレジスタの回路構成は、設計でいろいろなものが適用できる。この実施形態では一般的な回路例を取り上げた。重要なのはスタティック型を用いる点である。
【００７８】
本実施形態によれば、撮像素子の周辺にデッドスペースが生じないので、撮像素子全面が有効画素領域となる。
【００７９】
これらの撮像素子をタイル状に、実質的に隙間がないように並べることで、大板の撮像装置を形成できる。実質的に繋ぎ目のない大板の画像を得ることができる。
【００８０】
医療用のＸ線撮像装置では、画素の大きさは、１００μｍ□〜２００μｍ□程度に大きくてよいので、構成素子数の多いスタティックシフトレジスタを配置しても、十分大きい開口率を実現できる。
【００８１】
本実施形態では、シフトレジスタを有効画素領域内に配置するので、シンチレータ板を抜けたＸ線が直接シフトレジスタに当たる。Ｘ線は素子にダメージを与えたり、エラーを生じたりするので問題である。
【００８２】
エラーの例としてあげられるのは、絶縁酸化膜ＳｉＯ2とシリコンの界面に電荷が蓄積され、閾値の変動やリーク電流の増加が起きる現象である。また、ダメージの例としてあげられるのは、ｐｎ接合面に生じる欠陥であり、この欠陥がリーク電流の増大を引き起こす。
【００８３】
エラーの他の例としてあげられるのは、MOS型ダイナミックRAMでの誤動作として知られるホットエレクトロンの作用によるエラー（ソフトエラー）と同様なものである。
【００８４】
電界により発生するホットエレクトロンは、電界が高くなる短チャンネル構造で起こりやすいが、Ｘ線により発生するホットエレクトロンはサイズによらず発生するので、平面的なサイズによらずＸ線が当たると撮像装置は不安定になりやすい。
【００８５】
次に、撮像素子の画素を駆動するために用いられるシフトレジスタについて説明する。シフトレジスタ回路は、パルス信号を順次転送するために用いられている。
【００８６】
スタティック型シフトレジスタ回路の構成例を図８及び図９に示す。このシフトレジスタ回路は、特開平９−２２３９４８号公報で開示されたものである。シフトレジスタ回路の１段分は、図８の構成では１個のインバータと２個のクロックトインバータ、図９の構成では３個のインバータと２個のＣＭＯＳ転送ゲートから成っている。ここで２個のクロックトインバータまたは２個のＣＭＯＳ転送ゲートには、それぞれ逆位相のクロック信号ＣＬＫと／ＣＬＫ（“／”は負論理を示す。）が入力されている。また、隣接するシフトレジスタ回路には、それぞれ逆位相のクロック信号が入力されている。
【００８７】
図１０はインバータの内部構成図を示す。
【００８８】
図１１は、クロックトインバータの内部構成図を示し、電源とグランド間にｐチャネル型入力トランジスタＴｒ１、ｐチャネル型クロックトトランジスタＴｒ２、ｎチャネル型クロックトトランジスタＴｒ３、ｎチャネル型入力トランジスタＴｒ４を直列接続して構成され、トランジスタＴｒ２とトランジスタＴｒ３の接続点より出力が取り出される。
【００８９】
上述のように、駆動回路に用いられるシフトレジスタ回路は、通常、位相が逆の２つのクロック信号でクロックに同期して駆動されている。
【００９０】
ダイナミック型シフトレジスタ回路の構成例を図１２に示す。図１２に示すように、スタティック型ではフィードバック用のクロックトインバータ（または、転送ゲートとインバータ）を設けるのに対し、ダイナミック型ではインバータ間にクロックがゲートに印加されるトランジスタＴＲとキャパシタＣを設けることで素子数を削減し、低消費電力化を図っている。このシフト回路は、特開平５−２１８８１４号公報で開示されたものである。原理的にダイナミック型はキャパシタに電荷を蓄えることでデータを保持する動作を行う。
【００９１】
ダイナミック型では、ｐｎ接合面や絶縁層とシリコンの界面にリークがあるとキャパシタでの電荷保持ができなくなり正常な動作をしなくなる。ダイナミック型をＸ線が照射するところで用いるとＸ線のダメージを受けやすく、リーク電流の増加が起こって動作しなくなり、信頼性上の問題を引き起こす。またＸ線によって生じたホットエレクトロンによる誤動作で正常な画像を得ることができなくなる。
【００９２】
これに比べ原理的にはスタティック型はＸ線の影響を比較的受けにくく、本実施形態のようにＸ線が直接当たる場所に用いることができる。従って、スタティック型シフトレジスタを用いれば、Ｘ線ダメージやエラーの少なく、信頼性が向上した撮像装置を実現できる。
【００９３】
また、走査回路として、シフトレジスタではなく、ｎ対２nデコーダを使用することもできる。デコーダの入力に順次インクリメントするカウンタの出力を接続することにより、シフトレジスタと同様に順次走査することが可能となり、一方、デコーダの入力に画像を得たい領域のアドレスを入力することにより、ランダム走査による任意の領域の画像を得ることができる。
【００９４】
本実施形態は、撮像素子として、ＣＭＯＳセンサを用いているので、消費電力が少なく、大板の撮像装置を構成する場合に好適である。
【００９６】
また、撮像素子からは電極パッドを経由して外部に信号を取り出すが、この電極パッド周りには大きな浮遊容量がある。従って、電極パッドの前段にアンプ５０８を設けることにより、信号の伝送特性を補償することができる。
【００９７】
［実施形態２］
実施形態２の撮像装置は、基本構成は実施形態１と同じであるが、シフトレジスタの配列の様式が実施形態１と異なる。
【００９８】
実施形態２では、図１３に示すように、水平シフトレジスタ５０７Ｃに比べ、駆動周波数の低い垂直シフトレジスタ５０１Ｃのブロックを、それが水平シフトレジスタ５０７Ｃと交差する前にＬ字型に曲げて配置する。動作周波数を度外視すれば、水平シフトレジスタ５０７Ｃのブロックを、それが垂直シフトレジスタ５０１Ｃと交差する前にＬ字型に曲げて配置してもよい。
【００９９】
実施形態１のように有効画素領域に垂直シフトレジスタ５０１Ｂ、水平シフトレジスタ５０７Ｂを配置すると、必ず交差する部分が現れる。このとき交差部のセルが垂直シフトレジスタ５０１Ｂ、水平シフトレジスタ５０７Ｂの回路で占有され、画素欠陥が生じたり、トランジスタの密集するこの部分でのプロセス欠陥が集中し易くなったりする場合がある。これを避けるために、実施形態２のように一方のシフトレジスタが他方のシフトレジスタと交差する前にその一方のシフトレジスタをＬ字型に配置することで必要以上に配線の交差を避け、レイアウトを簡略化できる。
【０１００】
また、一般に、伝送路に雑音が加わると、クロック信号の波形が乱れ，等価的に高速のクロック信号が受信回路に入力される。回路の正常動作範囲より短いパルス幅のクロック信号が入力された場合、状態遷移回路は異常な状態に遷移し、動作不良となる。
【０１０１】
Ｘ−Ｙアドレス方式の走査回路（シフトレジスタ）を持つ撮像素子の場合、何らかの原因によりクロック信号及びデータ信号が停止等の異常を来すと、走査回路の停止や動作不良が生じる。
【０１０２】
高速で駆動するシフトレジスタにはノイズが発生しやすいので、特に実施形態２のようにシフトレジスタのブロックをＬ字型に配置する場合、駆動周波数の低い垂直シフトレジタをＬ字型に配置することで、Ｌ字型に不規則に配線を曲げることによるノイズの影響を受けにくい構成とする。
【０１０３】
また、シフトレジスタに付随する浮遊容量が大きくなると応答が遅くなり、動作不良を起こしやすい。特に実施形態２のようにシフトレジスタを折り曲げる構造をとると、本来直線的なレイアウトの場合はなくてもすむ配線（図中ａ−ａ'、ｂ−ｂ'）が必要となり、この部分での浮遊容量が悪影響する場合がある。そこで、実施形態２ではさらに、駆動周波数の小さい垂直シフトレジタをＬ字型に配置することで、浮遊容量により応答の遅れの影響を受けにくいようにしている。
【０１０４】
［実施形態３］
実施形態３の撮像装置は、基本構成は実施形態１と同じであるが、シフトレジスタの配列の様式が実施形態１と異なる。
【０１０５】
実施形態３では、図１４に示すように、シフトレジスタの隣接する１ライン駆動のためのブロックが連続して同一直線上にのらないようにする。垂直シフトレジスタ５０１Ｄは、全てのブロックが垂直方向に一直線上にのることがないように、各ブロックを適当なＹライン上に配置する。水平シフトレジスタ５０７Ｄも、同様に配置する。
【０１０６】
シフトレジスタブロックのある画素は受光領域が、他の画素より狭い。このような画素が一直線上に並ぶと画像上違和感が現れることがある。実施形態３によれば、このような画素を適度に分散させることで画像の違和感を低減することができる。
【０１０７】
［実施形態４］
実施形態４の撮像装置は、基本構成は実施形態１と同じであるが、シフトレジスタの配列の様式が実施形態１と異なる。
【０１０８】
実施形態４では、図１５に示すように、シフトレジスタの３行を走査するための回路を１ブロックとして、３ライン毎にこのブロックを配置して垂直シフトレジスタ５０１Ｅを構成する。水平シフトレジスタ５０７も同様に構成する。このブロックがあるセルでは、ブロックはセル全体を占めることはなく、そのブロックのあるセルには１画素回路６０２もある。なお、実施形態４は、この条件が満たされる限り、一般に、シフトレジスタの複数行を走査するための回路を１ブロックとして、その数毎にこのブロックを配置して垂直レジスタを構成したものを含む。
【０１０９】
シフトレジスタブロックのある画素は受光領域が、他の画素より狭い。このような画素が一直線上に並ぶと画像上違和感が現れることがある。実施形態４では３ラインごとにシフトレジスタをまとめて１ブロックとし、このようなブロックを配置することで画像の違和感を低減することができる。
【０１１０】
［実施形態５］
実施形態５の撮像装置は、基本構成は実施形態１と同じであるが、シフトレジスタの配列の様式が実施形態１と異なる。
【０１１１】
実施形態５では、図１６に示すように、シフトレジスタのｎ行（ｎは自然数）を走査するための回路を１ブロックとして、ｎライン毎にこのブロックを配置して垂直シフトレジスタ５０１Ｆを構成する。水平シフトレジスタ５０７Ｆも同様に構成する。このブロックがあるセルでは、ブロックはセル全体を占めて、そのブロックのあるセルには１画素回路６０２はない。
【０１１２】
シフトレジスタブロックのある画素は受光領域がない。このような画素が一直線上に並ぶと画像上違和感が現れることがある。実施形態４では３ラインごとにシフトレジスタをまとめて１ブロックとし、このようなブロックを配置することで画像の違和感を低減することができる。
【０１１３】
［実施形態６］
実施形態６では、図１７に示すように、少なくとも複数の画素の受光領域の面積とピッチを等しくする。なお、図１７においては、セル間で等しい面積であるのは１画素回路の面積であるが、１画素回路内の受光領域（図１７には示していない。）の面積もセル間で等しい。また、全てのセル間で受光領域の面積を等しくするのが好ましいが、撮像素子の端部の１ライン内のセル内の受光領域の面積は、スライス用のマージンをとるために、内部のセル内の受光領域の面積とは異なることはありうる。
【０１１４】
図１８にシフトレジスタが配される１画素領域（セル）のレイアウトを示す。１８０１は受光領域、１８０２はシフトレジスタブロック、１８０３はスイッチや画素アンプ等の領域である。
【０１１５】
図１８において、
セルサイズ：１５０μｍ□
シフトレジスタ１ブロック：２０μｍ×１５０μｍ
画素の受光領域：１３０μｍ□
スイッチ、画素アンプの領域：１３０μｍ×２０μｍ
であるので、開口率は７５％である。
【０１１６】
シフトレジスタが配されない１画素領域のレイアウトは、図１８に示すものからシフトレジスタブロック１８０２が削除されたものであり、シフトレジスタが配されない１画素領域のうちの少なくとも受光領域は、シフトレジスタが配される１画素領域（セル）の受光領域１８０１と同一である。
【０１１７】
シフトレジスタブロック１８０２は、その機能を単純なものとすれば、図１８に示す程度にセルの占有率を減らすことができる。なお、その機能を多くすると、シフトレジスタブロック１８０２の幅が広がり、開口率の制限を外さない限り、実施形態６の範囲外となる。
【０１１８】
実施形態６によれば、大画素と適当な大きさのシフトレジストを用い、受光領域を画素間で均一サイズにすることで、シフトレジスタ等を有効画素領域に配置しても、感度ばらつきや、画素の重心のばらつきを生じない。
【０１１９】
つまり、複数の受光領域の感度が等しく、さらにピッチも等しいため、高画質な画像が得られる。
【０１２０】
［実施形態７］
実施形態７は、実施形態１乃至６において、電源ラインをＸ線遮蔽用として、シフトレジスタ及び／又は共通処理回路の上に配置したものである。電源ラインの材質としては、Ｘ線の吸収率が高い銅等を使用する。
【０１２１】
以上説明したように、実施形態1乃至7によれば、撮像素子の全表面を有効画素領域として、有効画素領域内の画素間に走査回路及び共通処理回路を配した。従って、撮像素子間に実質的な隙間が生じないように撮像素子を並べることができるので、ある撮像素子の全周を他の撮像素子で囲んで５個（十字状領域の場合）又は９個（３個／行×３個／列の矩形領域の場合）以上の撮像素子により１の画像を形成する撮像装置を形成しても、撮像素子間で画像の不連続性や欠落が生じない。
【０１２２】
また、上記の構成の撮像装置を形成できるので、アモルファスシリコンの撮像素子ではなく、大型化の困難な単結晶シリコンの撮像素子を使用できることになり、Ｓ／Ｎの良い大画面動画又は高精細動画を撮像することが可能となる。
【０１２３】
更に、テーパ状ＦＯＰを使用しなくて済むので、撮像装置のコストを下げることができる。
【０１２４】
［実施形態８］
図１９に本実施形態の撮像素子の構成（平面図）を示す。
【０１２５】
本実施形態では垂直シフトレジスタ５０１Ｂと水平シフトレジスタ５０７Ｂを撮像素子の有効画素領域に配置する。
【０１２６】
１つのラインを処理するシフトレジスタの１ブロック６０１を１画素ピッチ内に収まるように配置する。これらのブロックを並べて一連の垂直シフトレジスタブロック５０１Ｂとし、水平シフトレジスタブロック５０７Ｂとする。これらのブロックは垂直方向、水平方向に直線状に伸びている。
【０１２７】
これらのシフトレジスタブロック６０１のある画素の受光部の面積は、他の画素に比べ若干小さくなる。
【０１２８】
また、本実施形態では、撮像素子端部の１画素の領域に外部端子７０１Ａと保護回路７０２Ａを配置する。外部端子７０１Ａにはバンプ７０３Ａを設け、これに図２０に示すようにＴＡＢ２０５を接続し、タイル貼りした撮像素子の裏面に配した外部処理基板２０４と電気的接続をとる。
【０１２９】
本実施形態では、外部端子７０１が配置される１画素領域（セル）には１画素回路６０２は無いが、保護回路７０２が配置される１画素領域には１画素回路６０２も配される。
【０１３０】
本実施形態によれば、画素領域中内に外部端子７０１、保護回路７０２を設けているので、各撮像素子上に外部端子７０１、保護回路７０２のための領域を画素領域とは別に設ける必要がない。従って、デッドスペースが実質上なくなるので、全面有効画素領域の撮像素子を実現できる。よって、複数の単結晶撮像素子を実質的に繋ぎ目なくタイル貼りすることができる。
【０１３１】
また、保護回路７０２Ａを１画素回路６０２等と同一のＣＭＯＳプロセスにより形成できるので、保護回路７０２Ａを任意の位置に形成することができる。
【０１３２】
ここで、保護回路について説明する。
【０１３３】
ＣＭＯＳ型撮像素子の外部端子と内部回路との間には静電破壊から内部回路を保護するために、図２１に等価回路を示すような保護抵抗８１（例えばポリシリコンより成る。）及び保護ＰＮ接合ダイオード８２、８３からなる保護回路が設けられる。外部端子に高電圧が印加されると、この電圧が保護抵抗８１およびアルミニウム配線を通して、保護ダイオード８２、８３に達し、保護ダイオード８２、８３の一方がオン状態となって、電源電位Ｖｃｃ又は接地電位Ｖｓｓに放電される。これにより、内部回路に高電圧が印加されないようになっている。ここで、保護抵抗８１は放電に伴う電流を制限し、且つ高電圧が保護ダイオード８２、８３に達する前にある程度その高電圧を減衰させるという役割を担っている。
【０１３４】
図２２に保護回路７０２Ａの一般的な構成例を示す。９０１はＮ形半導体基板で、基板９０１の表面にはＰ+ 高濃度拡散抵抗９０２が形成されており、その一端は入力電極９０７に、他端は出力電極９０８に接続されている。このＰ+ 高濃度拡散抵抗９０２とＮ形半導体基板９０１との間には、電源側ＰＮ接合ダイオードが形成されている。またＮ形半導体基板９０１の他の部分にはＰウェル拡散領域９０３が形成され、その表面近傍には出力電極９０８に接続されたＮ+ 拡散領域９０４が形成されている。このＮ+ 拡散領域９０４とＰウェル拡散領域９０３とによって接地側ＰＮ接合ダイオードが形成されている。なお、９０５はＰウェル拡散領域９０３を接地するためのＰ+ 拡散領域、９０６はフィールド酸化膜、９０９は接地電極、９１０は電源電極を示している。
【０１３５】
実施形態８に示す外部端子７０１Ａ、保護回路７０２Ａ、バンプ７０３Ａは供給電源のためのものであるが、実際の撮像素子では、この他にシフトレジスタへ供給するクロック信号等の入力信号のためのもの、各画素からの読出信号等の出力信号のためのもの等がある。
【０１３６】
［実施形態９］
実施形態９の撮像装置は、基本構成は実施形態８と同じであるが、外部端子、保護回路の配列の様式が実施形態８と異なる。
【０１３７】
実施形態９では、図２３に示すように、１画素領域にバンプ７０３Ｂを載置した外部端子７０１Ｂ、保護回路７０２Ｂを配置する。なお、画素ピッチは１６０μｍである。
【０１３８】
実施形態９によれば、１画素回路６０２が形成されない１画素領域の数を最小限にすることができる。
【０１３９】
［実施形態１０］
実施形態１０の撮像装置は、基本構成は実施形態８と同じであるが、外部端子、保護回路の配列の様式が実施形態８と異なる。
【０１４０】
実施形態１０では、図２４に示すように、１画素領域の一部にバンプ７０３Ｃを載置した外部端子７０１Ｃ、他の１画素領域の一部に保護回路７０２Ｃを配置する。なお、画素ピッチは１６０μｍである。
【０１４１】
実施形態１０によれば、外部端子７０１Ｃが載置された１画素領域及び保護回路７０２Ｃが載置された１画素領域に１画素回路６０２を形成することができ、画素欠陥が生じない。
【０１４２】
［実施形態１１］
実施形態１１の撮像装置は、基本構成は実施形態８と同じであるが、外部端子、保護回路の配列の様式が実施形態８と異なる。
【０１４３】
実施形態１１では、図２５に示すように、１画素領域にバンプ７０３Ｄを載置した外部端子７０１Ｄ、保護ダイオード８２Ｄ、８３Ｄ、保護抵抗８１Ｄを配置する。なお、画素ピッチは１００μｍである。
【０１４４】
実施形態１１によれば、画素ピッチが狭くなっても、１画素回路６０２が形成されない１画素領域の数を最小限にすることができる。
【０１４５】
［実施形態１２］
実施形態１２の撮像装置は、基本構成は実施形態８と同じであるが、外部端子、保護回路の配列の様式が実施形態８と異なる。
【０１４６】
実施形態１２では、図２６に示すように、４画素領域にバンプ７０３Ｅを載置した１つの外部端子７０１Ｅを配置する。外部端子７０１Ｅは、各画素領域では一部の面積しか占めない。また、１画素領域の一部に保護回路７０２Ｅを配置する。
【０１４７】
実施形態１２によれば、画素ピッチが狭くなっても、１画素回路６０２が形成されない１画素領域の数を最小限にすることができる。
【０１４８】
実施形態１２によれば、画素ピッチが狭くなっても、外部端子７０１Ｅが載置された１画素領域及び保護回路７０２Ｅが載置された１画素領域に１画素回路６０２を形成することができ、画素欠陥が生じない。
【０１４９】
又、１画素よりも大きいバンプを配置したことにより、電気実装が容易になった。
【０１５０】
［実施形態１３］
実施形態１３の撮像装置は、基本構成は実施形態８と同じであるが、外部端子、保護回路の配列の様式が実施形態８と異なる。
【０１５１】
実施形態１３では、図２７に示すように、１画素領域にバンプ７０３Ｅを載置した外部端子７０１Ｆを配置し、外部端子７０１Ｆが配置された１画素領域に隣接する１画素領域に保護回路７０２Ｆを配置する。
【０１５２】
実施形態１３によれば、１画素を全てバンプ用に用いたことにより電気的実装が容易となる。
【０１５３】
［実施形態１４］
実施形態１４の撮像装置は、基本構成は実施形態８と同じであるが、外部端子、保護回路の配列の様式が実施形態８と異なる。
【０１５４】
実施形態１４では、図２８に示すように、１画素領域にバンプ７０３Ｇを載置した外部端子７０１Ｇを配置し、外部端子７０１Ｇが配置された１画素領域から離間した１画素領域に保護回路７０２Ｇを配置する。
【０１５５】
また、保護回路７０２Ｇを保護ダイオードに置き換え、配線１５０１を保護抵抗としてもよい。こうすることにより、保護抵抗の抵抗値を上げることができる。
【０１５６】
実施形態１４によれば、欠陥画素が離間して存在するので、画像の品位が高まる。
【０１５７】
［実施形態１５］
実施形態１５は、実施形態８乃至１４に適用できるものである。
【０１５８】
実施形態１５では、図２９に示すように、撮像素子１０１Ａと撮像素子１０１Ｂを相互に隣接するように配置した場合、バンプ７０３Ｈを載置する外部端子７０１Ｈとバンプ７０３Ｊを載置した外部端子７０１Ｊを対向しないようにずらして配置する。或いは、バンプ７０３Ｈを載置する外部端子７０１Ｈとバンプ７０３Ｊを載置した外部端子７０１Ｊが隣接辺に沿った方向の同位置に無いようにする。図１７においては、外部端子７０１Ｈ、７０１Ｊは、撮像素子１０１Ａ、１０１Ｂの外周部に配置されているが、本実施形態はこれに限られるものではなく、外部端子７０１Ｈ、７０１Ｊは、外部端子７０１Ｈと外部端子７０１Ｊが隣接辺に沿った方向の同位置に無い条件が満たされる限り、撮像素子１０１Ａ、１０１Ｂの外周部よりも内側に配置されていても良い。
【０１５９】
こうすることにより、バンプ７０３Ｈに接続されたＴＡＢ２０５Ｈとバンプ７０３Ｊに接続されたＴＡＢ２０５Ｊとが干渉しない状態で、撮像素子１０１Ａと撮像素子１０１Ｂとの間の隙間を詰めることができ、撮像素子間の画像の欠陥を無くすことができる。
【０１６０】
以上説明したように、実施形態８乃至１５によれば、撮像素子の全表面を有効画素領域として、有効画素領域内の画素間に外部端子及び保護回路。従って、撮像素子間に実質的な隙間が生じないように撮像素子を並べることができるので、ある撮像素子の全周を他の撮像素子で囲んで５個（十字状領域の場合）又は９個（３個／行×３個／列の矩形領域の場合）以上の撮像素子により１の画像を形成する撮像装置を形成しても、撮像素子間で画像の不連続性や欠落が生じない。
【０１６１】
また、上記の構成の撮像装置を形成できるので、アモルファスシリコンの撮像素子ではなく、大型化の困難な単結晶シリコンの撮像素子を使用できることになり、Ｓ／Ｎの良い大画面動画又は高精細動画を撮像することが可能となる。
【０１６２】
更に、テーパ状ＦＯＰを使用しなくて済むので、撮像装置のコストを下げることができる。
【０１６３】
［実施形態１６］
図３０は実施形態1乃至１５の撮像装置を放射線撮像装置のＸ線診断システムへの応用例を示したものである。
【０１６４】
Ｘ線チューブ６０５０で発生したＸ線６０６０は患者あるいは被験者６０６１の胸部６０６２を透過し、シンチレータ２０１、ＦＯＰ２０２、撮像素子１０１、外部処理基板２０４を備える放射線撮像装置６０４０に入射する。この入射したＸ線には患者６０６１の体内部の情報が含まれている。Ｘ線の入射に対応してシンチレータは発光し、これを撮像素子が光電変換して、電気的情報を得る。この情報はディジタルに変換されイメージプロセッサ６０７０により画像処理され制御室のディスプレイ６０８０で観察できる。
【０１６５】
また、この情報は電話回線６０９０等の伝送手段により遠隔地へ転送でき、別の場所のドクタールームなどディスプレイ６０８１に表示もしくは光ディスク等の保存手段に保存することができ、遠隔地の医師が診断することも可能である。またフィルムプロセッサ６１００によりフィルム６１１０に記録することもできる。
【０１６６】
【発明の効果】
本発明は、撮像領域間の不自然さが生じない高画質な画像を得ることが可能となる。
【図面の簡単な説明】
【図１】本発明の実施形態による撮像装置における撮像素子の配列及び走査回路の配列を示す平面図である。
【図２】本発明の実施形態による撮像装置の構成を示す断面図であり、図１のＡ−Ａ'断面を示す。
【図３】本発明の実施形態による撮像素子とその基となるウエハを示す平面図である。
【図４】本発明の実施形態による撮像素子内の１画素回路の回路図である。
【図５】本発明の実施形態による撮像素子の回路図である。
【図６】本発明の実施形態１による１画素領域（セル）の構成を示す概念的平面図である。
【図７】本発明の実施形態１による撮像素子のレイアウトを示す平面図である。
【図８】スタティック型シフトレジスタの第１例を示す回路図である。
【図９】スタティック型シフトレジスタの第２例を示す回路図である。
【図１０】シフトレジスタに使用されるインバータの例を示す回路図である。
【図１１】スタティック型シフトレジスタに使用されるクロックトインバータの例を示す回路図である。
【図１２】ダイナミック型シフトレジスタの例を示す回路図である。
【図１３】本発明の実施形態２による撮像素子のレイアウトを示す平面図である。
【図１４】本発明の実施形態３による撮像素子のレイアウトを示す平面図である。
【図１５】本発明の実施形態４による撮像素子のレイアウトを示す平面図である。
【図１６】本発明の実施形態５による撮像素子のレイアウトを示す平面図である。
【図１７】本発明の実施形態６による撮像素子のレイアウトを示す平面図である。
【図１８】本発明の実施形態６による撮像素子の１画素領域のレイアウトを示す平面図である。
【図１９】本発明の実施形態８による撮像素子のレイアウトを示す平面図である。
【図２０】本発明の実施形態８による、ＴＡＢを外部端子に接続し、撮像素子間に通す様子を示す断面図である。
【図２１】保護回路の例を示す等価回路図である。
【図２２】保護回路の構成を示す断面図である。
【図２３】本発明の実施形態９による撮像素子のレイアウトを示す平面図である。
【図２４】本発明の実施形態１０による撮像素子のレイアウトを示す平面図である。
【図２５】本発明の実施形態１１による撮像素子のレイアウトを示す平面図である。
【図２６】本発明の実施形態１２による撮像素子のレイアウトを示す平面図である。
【図２７】本発明の実施形態１３による撮像素子のレイアウトを示す平面図である。
【図２８】本発明の実施形態１４による撮像素子のレイアウトを示す平面図である。
【図２９】本発明の実施形態１５による撮像素子のレイアウトを示す平面図である。
【図３０】本発明の実施形態１６による放射線撮影システムの構成を示す概念図である。
【図３１】従来技術１の説明図である。
【図３２】従来技術２の説明図である。
【符号の説明】
１０１  撮像素子
２０１  シンチレータ板
２０２  ＦＯＰ（ファイバーオプティックプレート）
２０３  Ｘ線
２０４  外部処理基板
２０５  ＴＡＢ
５０１  垂直シフトレジスタ
５０６  列選択スイッチ（マルチプレクサ）
５０７  水平シフトレジスタ
５０８  出力部アンプ
【図１】
0003740390.tif 000002
【図２】
0003740390.tif 000003
【図３】
0003740390.tif 000004
【図４】
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【図５】
0003740390.tif 000006
【図６】
0003740390.tif 000007
【図７】
0003740390.tif 000008
【図８】
0003740390.tif 000009
【図９】
0003740390.tif 000010
【図１０】
0003740390.tif 000011
【図１１】
0003740390.tif 000012
【図１２】
0003740390.tif 000013
【図１３】
0003740390.tif 000014
【図１４】
0003740390.tif 000015
【図１５】
0003740390.tif 000016
【図１６】
0003740390.tif 000017
【図１７】
0003740390.tif 000018
【図１８】
0003740390.tif 000019
【図１９】
0003740390.tif 000020
【図２０】
0003740390.tif 000021
【図２１】
0003740390.tif 000022
【図２２】
0003740390.tif 000023
【図２３】
0003740390.tif 000024
【図２４】
0003740390.tif 000025
【図２５】
0003740390.tif 000026
【図２６】
0003740390.tif 000027
【図２７】
0003740390.tif 000028
【図２８】
0003740390.tif 000029
【図２９】
0003740390.tif 000030
【図３０】
0003740390.tif 000031
【図３１】
0003740390.tif 000032
【図３２】
0003740390.tif 000033