(57)【特許請求の範囲】
【請求項１】
内部信号を入力して、前記内部信号の立ち上がり変化後にバイアス信号線の電流パスを導通させ、前記内部信号の立ち下がり変化後にバイアス信号線の電流パスを導通させてバイアス信号を供給するバイアス制御部と、
前記バイアス制御部によって供給されるバイアス信号を入力として前記バイアス信号線のバイアス信号をホールドするホルダー部と、
前記バイアス信号線のバイアス信号を入力として出力線にバイアスを与える出力部とを有し、
前記バイアス制御部の内部信号の変化後に導通される電流パスには、ゲート及びドレインが相互に接続された電界効果トランジスタ又はベース及びコレクタが相互に接続されたバイポーラトランジスタが接続される出力回路。
【請求項２】
さらに、前記内部信号に遅延時間を付与した遅延信号を出力する遅延部を有し、
前記バイアス制御部は、前記内部信号及び前記遅延信号を入力して、前記内部信号の変化後かつその前記遅延時間経過前にバイアス信号線の第１の電流パスを導通させ、前記内部信号の変化後かつその前記遅延時間経過後にバイアス信号線の第２の電流パスを導通させてバイアス信号を供給する請求項１記載の出力回路。
【請求項３】
前記電流パスには、ゲート及びドレインが相互に接続されたＭＯＳ電界効果トランジスタが接続される請求項１記載の出力回路。
【請求項４】
前記ＭＯＳ電界効果トランジスタは、前記バイアス信号線のバイアス信号を該電界効果トランジスタのしきい値電圧にする請求項３記載の出力回路。
【請求項５】
前記出力部は、１個のＭＯＳ電界効果トランジスタで構成される請求項３記載の出力回路。
【請求項６】
前記バイアス制御部において、前記第１の電流パスは、前記バイアス信号線をローレベル又はハイレベルに接続し、前記第２の電流パスは、前記バイアス信号線を前記ゲート及びドレインが相互に接続されたＭＯＳ電界効果トランジスタに接続する請求項２記載の出力回路。
【請求項７】
前記バイアス制御部は、前記バイアス信号線の前記第１の電流パスを導通させた後に前記バイアス信号線が前記ＭＯＳ電界効果トランジスタのしきい値電圧に到達する前に、前記バイアス信号線の前記第２の電流パスを導通させる請求項６記載の出力回路。
【請求項８】
前記バイアス制御部は、前記バイアス信号線の前記第２の電流パスを導通させることにより、前記バイアス信号線のバイアス信号を前記電界効果トランジスタのしきい値電圧にする請求項７記載の出力回路。
【請求項９】
前記バイアス制御部の電流パスのＭＯＳ電界効果トランジスタ及び前記出力部のＭＯＳ電界効果トランジスタは、同一極性の電界効果トランジスタである請求項５記載の出力回路。
【請求項１０】
前記バイアス制御部において、前記内部信号の立ち上がり変化後にバイアス信号線に導通させる電流パスと前記内部信号の立ち下がり変化後にバイアス信号線に導通させる電流パスとは異なる電流パスである請求項１記載の出力回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、出力回路に関する。
【０００２】
【従来の技術】
複数の半導体チップをプリント基板等に装着し、これらチップ間相互の情報伝達手段として、例えばシリアルバス配線等を用いる半導体チップのインターフェイス回路がある。その中でも、GTL(Gunning Transceiver Logic)バス仕様の様な微小振幅信号や高周波信号を扱う場合の半導体入出力回路がある。
【０００３】
近年の家庭用機器、通信機器および産業用機器に搭載されるシステムは大規模化の一途をたどっており、例えば情報制御処理回路(マイクロコントローラ等)や汎用回路(LCDドライバ,I/Oポート,RAM/ROM等)や用途別専用回路(デジタルチューナー回路,信号処理回路等)などの機能回路を1枚のプリント基板上に複数の半導体チップを搭載して構成するのが一般的である。
【０００４】
大規模集積回路の微細化技術により１チップに搭載できる機能回路の規模が飛躍的に増大した今日においても、例えば開発期間や開発費用または技術的に共通の製造プロセスを使用できない等の理由により、今後も当面はこの様な手法を用いる事が考えられる。これら複数の機能回路は、プリント基板上のパターン配線によって相互の情報伝達を行なうが、近年、情報量の増大によりこれらの機能回路及びその周辺装置には、より高速化が要求されている。
【０００５】
この為、情報形式の標準化や情報の符号化等による通信情報の圧縮や、パラレル伝達経路の増設や、シリアル通信速度の高速化等の方法により、機能回路間相互の情報伝達の高速化、効率化が図られてきた。例えば、シリアル通信速度を高速化する場合、バス配線へのデータ出力時に出力バッファのスイッチングにより生じる電源ノイズが大きいと、論理回路の誤動作やアナログ回路の特性悪化を招く要因となる。この影響は、複数の出力バッファによる同時スイッチングによりさらに顕著なものとなる。
【０００６】
よって、従来から、システム構成、情報転送形式に関するI2C(Inter Integrated Circuit)バス仕様や、出力信号の低電圧化、低Slew Rate化により電源ノイズを防止するGTLバス仕様などのバス仕様に準拠して、チップ間通信を行なう事が必要である。
【０００７】
図１３は、一般的な双方向シリアルバス配線によるGTLバス接続例の概略図である。シリアルバス配線１３２は、情報を相互伝達する相互バス配線である。半導体チップに搭載された各機能回路は入力回路と出力回路により構成された入出力回路１３１を介してシリアルバス配線１３２との情報伝達を行なう。この例では、各機能回路に搭載された入出力回路１３１が８ビット分接続されている。バス配線１３２は、終端抵抗RT1,RT2を介して、入出力回路１３１に供給される正電源VDDよりも低電位の終端電圧VTTに接続されており、負荷容量CT1,CT2を介してグランドに接続される。バス配線１３２は、出力バッファ（出力回路）より開放されている時はVTT電位(論理値のハイレベル（“H"）)となる。
【０００８】
また、バス配線１３２に並列接続されている出力バッファはNチャネルオープンドレイン(またはNPNオープンコレクタ)回路となっており、これらの出力バッファのどれかを通じてバス配線１３２はグランドGNDに近い低電圧側出力電圧VOL(論理値のローレベル（"L"）)電位となる。よって回路構成としてはAND(論理積)機能を有する事になる。バス配線１３２上に伝達された論理情報は、入力回路によって各機能回路に選択的に取り込まれる。また、この例では出力回路と入力回路を１つのモジュールとして表記したが、用途に応じてそれぞれ個別に搭載しても構わない。
【０００９】
図１４は、図１３に示す入出力回路１３１に相当する第１の従来技術の回路図である。この回路は、機能回路からシリアルバス配線へ出力信号を出力する出力回路OUTと、シリアルバス配線から機能回路へ入力信号を入力する入力回路INから構成されている。また、図１５は図１４の回路の動作波形である。
【００１０】
この回路をシリアルバス配線に接続し、バス配線が他の出力バッファより開放されている場合、内部出力信号Aの電位がグランド側から正電源側へ(論理値が"L"から"H"へ)変化（以下、立ち上がりまたは立ち上げと記す）時は、主出力バッファN7が導通状態（以下、ONと記す）からしゃ断状態（以下、OFFと記す）となり、外部入出力信号EBは終端抵抗を介して終端電圧VTTに立ち上げられる。この時、信号EBの時間に対する電圧変化の割合の絶対値｜ΔV/Δt｜（以下、Slew Rateと記す）は主に終端抵抗RT1,RT2と負荷容量CT1,CT2により決定する。この為、内部出力信号Aの変化が外部出力信号EBに伝達されるまでの論理情報の伝達に要する遅延時間(以下、出力総遅延時間Tdmaxと記す)も大きい。
【００１１】
また、内部出力信号Aの正電源側からグランド側へ(論理値が"H"から"L"へ)変化（以下、立ち下がりまたは立ち下げと記す）時は、主出力バッファN7がOFFからONとなり、外部入出力信号EBは急峻に低電圧側出力電圧VOLまで立ち下げられる。この時、信号EBのSlew Rateへの影響は、終端抵抗RT1,RT2を介した終端電圧VTTのバイアスに比べ、主出力バッファN7の出力インピーダンスが十分に小さい為、抵抗R1と容量C1が支配的となる。
【００１２】
また、容量C1は、バス配線の外部要因による急峻な電圧変動に対し補正する方向に作用する。例えば、外部入出力信号EBが所望の電圧より正電源VDD側に変動した場合、主バイアス信号CAは容量C1のカップリング動作によってVDD側へ立ち上げられ、主出力バッファN7のゲート及びソース間電圧Vgsが大きくなる事によりONし、信号EBをGND電位側に立ち下げる様に作用する。逆に、信号EBがGND側に変動した場合、主出力バッファN7はOFFする事となる。
【００１３】
この回路の問題点は、外部入出力信号EBの立ち下がり時のSlew Rateの調整が抵抗R1と容量C1のCR時定数による調整のみの為、Slew Rateの調整範囲が狭い事である。
【００１４】
Slew Rateを小さくすると出力総遅延時間Tdmaxが大きくなってしまい、また、Slew Rateを大きくすると、出力波形にオーバー(アンダー)シュートが生じ電源ノイズの発生源となっていた。
【００１５】
図１６は、図１４に示す出力回路OUTに相当する第２の従来技術の回路図である。この回路は、２つの出力バッファを備えており、それぞれを主出力バッファ及び従出力バッファと呼ぶとすると、主出力バッファN7は、第１の従来技術（図１４）のN7と同様な通常の電気特性仕様の低電圧側出力電流IOLによりトランジスタサイズが決定される出力バッファであり、従出力バッファN8は、それよりさらに出力インピーダンスを下げる目的で並列接続されている。
【００１６】
この回路の出力バッファのトランジスタ能力を決定するには、まず、電気特性仕様の低電圧側出力電流IOLに基づき主出力バッファN7のトランジスタサイズを決定し、その後、外部入出力信号EBの立ち下がりを急峻にする為に出力インピーダンスをさげた場合のトランジスタ能力を決定し、N7とN8の両方でその能力となる様従出力バッファN8のトランジスタサイズを決定する。
【００１７】
図１７は、図１６の回路の動作波形である。この回路において、従出力バッファN8がONする期間は、従バイアス信号CBがNチャネルMOSトランジスタN8のしきい値電圧(以下、VthN と記す)より高電位となる期間、すなわち内部出力信号Aの立ち下がり直後から遅延回路Delayにて設定した遅延時間Td 経過後までの一瞬の期間のみである。よって、内部出力信号Aの立ち下がり時のこの期間のみ主出力バッファN7と従出力バッファN8の両方がONし、出力インピーダンスが低下し外部入出力信号EBのSlew Rateが増大する。その後、通常の出力インピーダンスに戻り、信号EBのSlew Rateも通常となる。
【００１８】
このように内部出力信号Aの立ち上がり直後だけSlew Rateを大きくし急峻に立ち下げた後、Slew Rateを小さくして緩慢にする事によって、出力総遅延時間Tdmaxを大きくせずにオーバー(アンダー)シュートを防止する事が出来る。この例では、２つの出力バッファを備えた例を挙げたが、２つ以上の複数の並列接続された出力バッファを用意すれば、より詳細な出力インピーダンスの制御を行ないSlew Rateを最適化する事が出来る。
【００１９】
図１８は、第３の従来技術の出力回路の回路図である。この出力回路の動作は第２の従来技術（図１６）とほぼ同様である。第２の従来技術と異なるのは、従出力バッファN8をOFFするタイミングを決める信号を、従出力バッファN8のゲート信号からドレイン信号すなわち外部入出力信号EBに変更した点である。信号EBは負荷容量により、従バイアス信号CBより緩慢に変化する為、遅延回路を削除し、センスアンプI7の回路しきい値電圧（以下、VthC と記す）の調整によって出力総遅延時間Tdmaxの調整を行なう。
【００２０】
また、外部入出力信号EBをセンスアンプI7にフィードバックする事で、バス配線の何らかの外部要因による電圧変動に応じて、出力インピーダンスを補正する事が可能となる。例えば、何らかの原因で信号EBの電位がセンスアンプI7の回路しきい値VthCよりVDD電位側に変動した時、従出力バッファN8は主出力バッファN7とほぼ同タイミングでON/OFFを行なう。逆にGND電位側に変動した時、従出力バッファN8は常にOFFとなる。
【００２１】
第２及び第３の従来技術の回路における第１の問題点は、所望の出力インピーダンスの変化を考慮しながら、電気特性仕様の低電圧側出力電流IOLを満たす様に複数の大バッファを用意しなければならない点である。例えば、出力電流IOLに基づく出力インピーダンスを半分にするには、トランジスタサイズに２倍程度の面積が必要となる。この為、レイアウト面積が大きくなる事が避けられない。
【００２２】
また、Slew Rateを小さくする為、より高い出力インピーダンスにしたくても、出力電流IOLに基づく出力インピーダンスより高く設定する事は出来ない。
【００２３】
これらの回路における第２の問題点は、遅延回路DelayやセンスアンプI7の製造プロセスのバラつきにより トランジスタしきい値電圧Vthの余裕(以下Vthマージンと記す)が狭くなってしまう点である。従出力バッファN8をOFFするタイミングは、外部入出力信号EBがグランドGNDに到達するよりも十分前に設定する必要があるが、第２の従来技術の場合、例えば、しきい値電圧Vthが低電位側にバラつくと、出力総遅延時間Tdmaxが小さくなり従出力バッファN8をOFFするタイミングが早くなると共に、出力バッファのトランジスタ能力が必要以上に大きくなりアンダーシュートが大きくなる。逆に、しきい値電圧Vthが高電位側にバラつくと、遅延時間Tdmaxが大きくなり、従出力バッファN8をOFFするタイミングが遅れアンダーシュートが大きくなる。また、第３の従来技術の場合、VthP低N高（PチャネルMOSトランジスタのしきい値電圧VthPが低く、NチャネルMOSトランジスタのしきい値電圧VthNが高い状態）にて遅延時間Tdmaxが小さくなり、また、VthP高N低（VthPが高く、VthNが低い状態）にて遅延時間Tdmaxが大きくなり第２の従来技術と同様の傾向が生じる。
【００２４】
また、下記の特許文献１〜４が公開されている。
【００２５】
【特許文献１】
特開平９−２０００３３号公報
【特許文献２】
特開平８−２７４６１６号公報
【特許文献３】
米国特許第６，２４２，９４２号公報
【特許文献４】
米国特許第６，１８４，７３０号公報
【００２６】
【発明が解決しようとする課題】
従って、レイアウト面積を増大する事無く、広範囲なVthマージンでの出力バッファの出力インピーダンス制御が出来ない為、最適なSlew Rate制御が出来ず、信号の遅延時間の増大や出力波形にオーバー(アンダー)シュートが生じ、電源ノイズの発生源となっていた。よって、回路動作の高速化が困難であった。
【００２７】
本発明の目的は、ノイズを低減しかつ高速に動作する出力回路を提供することである。
【００２８】
【課題を解決するための手段】
本発明の一観点によれば、内部信号を入力して、内部信号の立ち上がり変化後にバイアス信号線の電流パスを導通させ、内部信号の立ち下がり変化後にバイアス信号線の電流パスを導通させてバイアス信号を供給するバイアス制御部と、バイアス制御部によって供給されるバイアス信号を入力としてバイアス信号線のバイアス信号をホールドするホルダー部と、バイアス信号線のバイアス信号を入力として出力線にバイアスを与える出力部とを有する出力回路が提供される。バイアス制御部の内部信号の変化後に導通される電流パスには、ゲート及びドレインが相互に接続された電界効果トランジスタ又はベース及びコレクタが相互に接続されたバイポーラトランジスタが接続される。
【００２９】
内部信号の立ち上がり時だけでなく、立ち下がり時についても、意図的にバイアス信号線の電流パスを導通させることができるので、出力部の出力インピーダンスを最適化し、最適なSlew Rate制御を行うことができる。これにより、信号の遅延時間を増加させることなく、出力波形のオーバーシュート及びアンダーシュートを防止でき、電源のノイズを防止できる。また、出力信号の低電圧化及び回路動作の高速化が可能になる。
【００３０】
【発明の実施の形態】
（第１の実施形態）
まず、図１〜図４を参照しながら、本発明の第１の実施形態の原理を説明する。図１３に、一般的な双方向シリアルバス配線によるGTLバス接続例の概略図を示す。図１３の詳細な説明は、上記と同じである。図２は、半導体入出力回路の回路図である。図中、INは入力回路、OUTは出力回路である。また、図２は、図１３に示す入出力回路１３１に相当し、図１は、図２の出力回路OUTの回路構成を示したものである。
【００３１】
図１は、半導体入出力回路の出力回路の構成例を示す概略図である。遅延部DLYは、内部出力信号Aに遅延時間を付与した遅延信号ADを出力する。バイアス制御部BCNTは、内部出力信号A及び遅延信号ADを入力して、バイアス信号線上にバイアス信号CAを出力する。ホルダー部HOLDは、バイアス制御部BCNTによって供給されるバイアス信号CAを入力としてバイアス信号線のバイアス信号CAをホールドする。出力部OTは、バイアス信号線のバイアス信号CAを入力として出力線に外部出力信号EBを出力する。出力部OTの出力線は、図１３のシリアルバス配線１３２に接続される。
【００３２】
次に、図２を参照しながら説明する。入力回路INは、オペアンプAMP1を有する。オペアンプAMP1は、外部入出力信号EBを負入力端子に入力し、基準電圧Vrefを正入力端子に入力し、内部入力信号Xを出力する。
【００３３】
次に、出力回路OUTの構成を説明する。インバータI1,I2は遅延部DLY、回路BCNTはバイアス制御部、回路HOLDはホルダー部、回路N7は出力部、信号Aは内部出力信号、信号AD,ADNは遅延信号、信号CAは主バイアス信号、信号EBは外部入出力信号に相当している。遅延部DLYは、CMOSトランジスタのゲート遅延により入力信号を遅延時間Tdだけ遅らせる遅延回路であり、バイアス制御部BCNTは、主バイアス信号CAをバイアスする組み合わせ回路であり、ホルダー部HOLDは、センスアンプ（インバータ）I4,I5の回路しきい値VthCにより主バイアス信号を再バイアスする回路であり、出力部OTは、主バイアス信号CAのゲート制御によるNチャネルオープンドレイン出力バッファである。
【００３４】
遅延部DLYは、インバータI1及びI2の直列接続であり、偶数個のインバータにより構成される。遅延部DLYは、内部出力信号Aに遅延時間を付与した遅延信号ADを出力する。出力部OTは、NチャネルMOS電界効果トランジスタ（MOSFET）N7を有する。以下、特に断りがない限り、トランジスタは、MOSFETを指すものとする。
【００３５】
次に、バイアス制御部BCNTの構成を説明する。PチャネルMOSトランジスタP1は、ゲートが内部出力信号Aに接続され、ソースが正電源電位VDDに接続される。PチャネルMOSトランジスタP2は、ゲートが遅延信号ADに接続され、ソースがトランジスタP1のドレインに接続され、ドレインがバイアス信号CAの線に接続される。NチャネルMOSトランジスタN1は、ゲート及びドレインがバイアス信号CAの線に接続される。NチャネルMOSトランジスタN2は、ゲートが内部出力信号Aに接続され、ソースがグランドGNDに接続され、ドレインがトランジスタN1のソースに接続される。
【００３６】
インバータI3は、遅延信号ADを論理反転した信号ADNを出力する。PチャネルMOSトランジスタP3は、ゲートが内部出力信号Aに接続され、ソースが正電源電位VDDに接続される。PチャネルMOSトランジスタP4は、ゲートが信号ADNに接続され、ソースがトランジスタP3のドレインに接続され、ドレインがバイアス信号CAの線に接続される。NチャネルMOSトランジスタN3は、ゲートが信号ADNに接続され、ドレインがバイアス信号CAの線に接続される。NチャネルMOSトランジスタN4は、ゲートが内部出力信号Aに接続され、ソースがグランドGNDに接続され、ドレインがトランジスタN3のソースに接続される。
【００３７】
次に、ホルダー部HOLDの構成を説明する。センスアンプ（インバータ）I4及びI5は、バイアス信号CAの論理反転信号を出力する。PチャネルMOSトランジスタP5は、ゲートがインバータI4の出力に接続され、ソースが正電源電位VDDに接続される。PチャネルMOSトランジスタP6は、ゲートが内部出力信号Aに接続され、ソースがトランジスタP5のドレインに接続され、ドレインがバイアス信号CAの線に接続される。NチャネルMOSトランジスタN5は、ゲートが内部出力信号Aに接続され、ドレインがバイアス信号CAの線に接続される。NチャネルMOSトランジスタN6は、ゲートがインバータI5の出力に接続され、ソースがグランドGNDに接続され、ドレインがトランジスタN5のソースに接続される。
【００３８】
トランジスタN7は、ゲートがバイアス信号CAの線に接続され、ソースがグランドGNDに接続され、ドレインが外部入力信号EBの線に接続される。
【００３９】
図３は、図２の出力回路OUTの動作波形、図４は、各機能回路の状態を示す。以下、図２、図３、図４を用いて回路動作を説明する。
【００４０】
まず、図３の期間Iにおいて、内部出力信号Aが立ち上がると、トランジスタP2,P5,N2,N3,N4,N5がオン（ON）し、その他のトランジスタがオフする。ただし、トランジスタN1は、ゲート及びドレインが相互に接続されているので、オン／オフの切り替えは生じない。トランジスタN3,N4の電流パスがバイアス信号CAの線に対して導通する。主バイアス信号CAは、GND側へ急峻に立ち下げられる。すると、主出力バッファN7は、短い遅延時間でオフ（OFF）し始め、外部入出力信号EBは終端抵抗RT1,RT2を介して正電源VTT側へ立ち上がり始める。ここで、バイアス信号CAがGND（ローレベル）へ到達する前（好ましくは、トランジスタN1のしきい値電圧VthNに到達する前）に期間IIに切り替える。
【００４１】
次に、期間IIにおいて、信号Aの立ち上がり変化が遅延回路I1,I2を介して遅延信号AD,ADNに伝わると、トランジスタN3がOFFし、主バイアス信号CAはNチャネルMOSトランジスタN2とゲート及びドレイン間を接続し飽和領域で動作させたNチャネルMOSトランジスタN1の電流パスのみでバイアスされる。トランジスタN1は、ゲート及びドレインが相互に接続されているので、主バイアス信号CAはトランジスタN1のしきい値電圧VthN近傍の電位で一旦安定する。すると、主出力バッファN7の出力インピーダンスは高い状態となる。この結果、信号EBのSlew Rateは小さくなり、オーバーシュートを防止する事が出来る。
【００４２】
次に、期間IIIにおいて、主バイアス信号CAの電位が、センスアンプI5の回路しきい値VthCを下回るとトランジスタN6がONし、トランジスタN5,N6の電流パスがバイアス信号CAの線に対して導通する。すると、主バイアス信号CAは最終的にGND電位にホールドされる。よって、主出力バッファN7は完全にOFFし、信号EBはVTT電位（ハイレベル）となる。
【００４３】
次に、期間IVにおいて、信号Aが立ち下がると、トランジスタP3,P4がONし、トランジスタN2,N5がOFFする。トランジスタP3,P4の電流パスがバイアス信号CAの線に対して導通するので、主バイアス信号CAはVDD側へ立ち上げられる。主出力バッファN7は短い遅延時間でONし始め、信号EBはGND側へ立ち下がり始める。
【００４４】
次に、期間Vにおいて、信号Aの立ち下がり変化が遅延回路I1,I2を介して遅延信号AD,ADNに伝わると、トランジスタP4がOFF、トランジスタP2がONする。トランジスタP1,P2の電流パスがバイアス信号CAの線に対して導通するので、主バイアス信号CAはトランジスタP2とトランジスタ能力の小さいトランジスタP1を介し緩慢にVDD側へ立ち上げられる。主出力バッファN7は徐々にONし始め、信号EBは更にGND電位に近づく。この結果、信号EBのSlew Rateは小さくなりアンダーシュートを防止する事が出来る。
【００４５】
次に、期間VIにおいて、主バイアス信号CAの電位が、センスアンプI4の回路しきい値VthCを上回るとトランジスタP5がONする。トランジスタP1,P2の電流パスに加えて、トランジスタP5,P6の電流パスがバイアス信号CAの線に対して導通するので、主バイアス信号CAは最終的に正電源電位VDDとなる。よって、主出力バッファN7は完全にONし、信号EBは低電圧側出力電圧VOLすなわち主出力バッファN7のドレイン及びソース間電圧Vds（ローレベル）となる。
【００４６】
この回路方式の第１の特徴は、外部入出力信号EBをバイアスする主出力バッファN7の出力インピーダンスの調整を、ゲートバイアスにて行なう点である。この為、大バッファを複数用意する必要は無く、低電圧側出力電流IOLを満足する為に必要な出力バッファのみを用意すればよく、レイアウト面積を小さくする事が可能である。バイアス制御部とホルダー部の回路構成が、多少複雑になるが、出力バッファに比べレイアウト面積が十分に小さい為、問題とはならない。例えば、データ入出力ポート等の機能回路の様にバス配線に多くの入出力回路を並列接続しなければならない場合、このレイアウト面積の縮小化は特に大きなメリットとなる。
【００４７】
この回路方式の第２の特徴は、主出力バッファの最終的なゲート電位を、ホルダー部にて決定する点である。オーバー(アンダー)シュート防止の為、バイアス制御部により電圧変化の緩慢となった主バイアス信号CAの電位が、センスアンプの回路しきい値VthCに到達するまでの時間は、センスアンプの調整により、通常の遅延回路で設定する遅延時間よりも十分長く設定する事が可能であり、外部入出力信号EBのSlew Rateを非常に広範囲に調整する事が出来る。センスアンプは、PチャネルとNチャネルの一対のMOSトランジスタで構成される反転回路であり、回路しきい値VthCはこれらのトランジスタ能力の比によって簡単に調整する事が出来る。例えば、回路しきい値VthCを正電源側にシフトするにはPチャネルMOSトランジスタの能力を大きくし、グランド側にシフトするにはNチャネルMOSトランジスタの能力を大きくすれば良い。この為、終端電源VTT、終端抵抗、負荷容量及び、バス配線の特性インピーダンスZ0等の伝送線路パラメータ等の条件に応じたオーバー(アンダー)シュートの防止が容易となる。
【００４８】
この回路方式の第３の特徴は、外部入出力信号EBの立ち上がり時と立ち上がり時のSlew Rateをそれぞれ別々に最適化設計する事が可能な点である。信号EBの立ち上がり時は、主出力バッファN7をOFFし、バス配線の電位が終端抵抗を介し終端電圧VTTに立ち上げられる動作であるのに対し、EBの立ち下がり時は、主出力バッファN7をONし、主出力バッファN7の低電圧側出力電流IOLによって低電圧側出力電圧VOLに立ち下げられる動作である。また、一般的に正電源VDDは終端電圧VTTより正側に高電位である為、正電源電位VDDからしきい値電圧VthN近傍までの電位差としきい値電圧VthNからGNDまでの電位差が大きく異なる為、信号EBの立ち上がり時と立ち下がり時で、主バイアス信号CAに必要となる動作波形の形状が異なる。この主バイアス信号CAに要求される動作波形を、内部出力信号Aと内部出力信号Aの遅延信号とホルダー部によるバイアスという３つのタイミングによって、外部入出力信号EBの立ち上がり時はバイアス制御部BCNTとホルダー部HOLDのNチャネル側、信号EBの立ち下がり時はバイアス制御部BCNTとホルダー部HOLDのPチャネル側、の最適化設計を行なう事により実現するものである。
【００４９】
なお、上記では、バイアス制御部とホルダー部に貫通電流パスが極力生じない様、入力波形の組み合わせを考慮したが、一時的に貫通電流を流し主バイアス信号CAをVDD及びGND間の任意の電位に設定する事も可能である。また、バイアス制御部の入力に信号Aと遅延信号AD,ADNという２種類の異なるタイミングの信号を使用したが、さらに異なるタイミングを設ける事でより多様な制御が可能となる。また、出力バッファがNチャネルオープンドレインの場合だけでなく、CMOSやバイポーラトランジスタを用いたプッシュプル型の回路においても容易に応用出来る事は明らかである。さらに、特にプリント基板上のパターン配線へのバイアスに限定するものではなく、例えば、半導体チップ内の配線のバイアスにも適用する事が出来る。また、シリアルバス配線に限定するものでもなく、一般信号配線にも適用する事が出来る事は言うまでもない。
【００５０】
以上のように、遅延回路によって発生した複数のタイミングの信号によるバイアス制御と、ゲート信号の電位によってさらにバイアスを行なう事によって、出力バッファのゲート信号を最適化し、出力バッファの出力インピーダンス制御を最適化すると良い。
【００５１】
出力バッファのゲート信号を複数のタイミングによってバイアスを行なって最適化する事によって出力バッファの出力インピーダンス制御を最適化する為、出力回路のレイアウト面積を増大する事なく、広範囲なしきい値電圧Vthマージンにて、プリント基板上のパターン配線によって伝達されるシリアルバス信号の最適なSlew Rate制御が可能となる。従って、信号の出力総遅延時間Tdmaxを増大する事なく出力波形のオーバー(アンダー)シュートを防止し、回路動作を高速化する事が可能となる。
【００５２】
次に、図２の出力回路OUTの問題点を説明する。図２の出力回路OUTでは、出力電圧Aの立ち上り時に、NチャネルトランジスタN7のゲート電圧を、一旦、しきい値電圧VthN近傍でバイアスする期間を設ける事によって、立ち上がり時にオーバーシュートを抑制する事が可能であるが、立ち下がり時はPチャネルトランジスタのゲートバイアスを制御する為、しきい値電圧VthN近傍でバイアスする期間を設ける事が困難であった。その為、トランジスタN7の出力インピーダンスを最適化出来ず、アンダーシュート抑制と遅延時間低減のトレードオフとなり、回路調整が困難になる。
【００５３】
次に、図５〜図８を参照しながら、本実施形態による出力回路OUTを説明する。図５は、半導体入出力回路の出力回路の構成例を示す概略図である。図５は、図１のバイアス制御部BCNT内に電流パスPTHを追加した以外は図１と同じである。図６は、半導体入出力回路の回路図である。図５は、図６の出力回路OUTの回路構成を示したものである。図６の回路は、図２に対して、電流パスPTHを追加したものである。
【００５４】
図６を参照しながら、電流パスPTHの構成を説明する。インバータI11は、バイアス信号CAを論理反転した信号を出力する。NチャネルMOSトランジスタN11は、ゲート及びドレインがバイアス信号CAの線に接続され、バイアス信号CAの線にしきい値電圧VthNを与えるためのものである。NチャネルMOSトランジスタN12は、ゲートがインバータI11の出力に接続され、ドレインがトランジスタN11のソースに接続される。NチャネルMOSトランジスタN13は、ゲートが信号ADNに接続され、ドレインがトランジスタN12のソースに接続され、ソースがグランドGNDに接続される。
【００５５】
図７は、図６の出力回路OUTの動作波形、図８は、各機能回路の状態を示す。図８は、図４の状態に、トランジスタN11,N12,N13の状態を追加したものである。その他のトランジスタについては、図４及び図８は同じである。トランジスタN11は、ゲート及びドレインが相互に接続されているので、オン／オフの切り替えは生じない。トランジスタN12,N13は、期間I及び期間Vにおいて同時にオンする。すなわち、トランジスタN11,N12,N13の電流パスPTHは、期間I及びVにて、バイアス信号CAの線に対して導通する。それ以外の期間では、図６の回路と図２の回路の動作は同じである。
【００５６】
期間Iでは、電流パスPTHの他に、トランジスタN3,N4の電流パスもバイアス信号CAの線に対して導通しているため、図６の回路と図２の回路の動作がほぼ同じである。なお、期間Iでは、電流パスPTHを導通させる必然性はない。後に、第２の実施形態では、期間Iでは電流パスPTHを導通させない回路を示す。
【００５７】
期間Vでは、トランジスタP1,P2の電流パス及びトランジスタN11,N12,N13の電流パスがバイアス信号CAの線に対して導通する。その結果、その電流パスには、図６に示す電流６０が流れる。ただし、トランジスタN11は、ゲート及びドレインが相互に接続されているので、図７のエリア７１に示すように、バイアス信号CAがトランジスタN11のしきい値電圧VthNになる。
【００５８】
なお、同一半導体プロセスにより出力回路を製造すれば、NチャネルMOSトランジスタN1,N11,N7のしきい値電圧VthNはほぼ同じになる。これにより、期間II及びVでは、信号EBは、Slew Rateが小さくなり、オーバーシュートを防止する事が出来る。
【００５９】
より具体的に説明する。期間IVにおいて、トランジスタP3,P4の電流パスがバイアス信号CAの線に対して導通し、主バイアス信号CAは、VDD側へ急峻に立ち上げられる。すると、主出力バッファN7は、短い遅延時間でオンし始め、外部入出力信号EBは低電圧側出力電圧VOLへ立ち下がり始める。ここで、バイアス信号CAがVDD（ハイレベル）へ到達する前（好ましくは、トランジスタN11のしきい値電圧VthNに到達する前）に期間Vに切り替える。
【００６０】
次に、期間Vでは、トランジスタP1,P2の電流パス及びトランジスタN11,N12,N13の電流パスがバイアス信号CAの線に対して導通する。トランジスタN11は、ゲート及びドレイン間が接続されて飽和領域で動作するので、図７のエリア７１に示すように、主バイアス信号CAはトランジスタN11のしきい値電圧VthN近傍の電位で安定する。すると、主出力バッファN7の出力インピーダンスは高い状態となる。この結果、図７のエリア７２に示すように、信号EBのSlew Rateは小さくなり、アンダーシュートを防止する事が出来る。
【００６１】
次に、期間VIにおいて、主バイアス信号CAの電位が、センスアンプI4の回路しきい値VthCを上回るとトランジスタP5,P6がONする。トランジスタP1,P2の電流パスに加えて、トランジスタP5,P6の電流パスがバイアス信号CAの線に対して導通するので、主バイアス信号CAは最終的に正電源電位VDDとなる。よって、主出力バッファN7は完全にONし、信号EBは低電圧側出力電圧VOLすなわちN7のドレイン及びソース間電圧Vds（ローレベル）となる。
【００６２】
ここで、インバータI4及びI5を１個のインバータにしてもよい。その１個のインバータは、バイアス信号CAの論理反転信号をトランジスタP5及びN6のゲートに出力する。この場合、期間III及びVIの開始タイミングを決めるための回路しきい値VthCが同じになる。ただし、図６に示すように、２個のインバータI4,I5を設けることにより、インバータI4及びI5の回路しきい値VthCに応じて、それぞれ期間III及びVIのホールド開始タイミングの信号レベルを別個に制御できる利点がある。
【００６３】
なお、図６の電流パスPTHが導通すると、電流が消費されることになる。しかし、電流パスPTHを構成するトランジスタN11〜N13はトランジスタN7に比べてサイズが小さいので、電流パスPTHを流れる電流は小さい。さらに、電流パスPTHが導通になる期間は極めて短い。したがって、電流パスPTHの消費電流は極めて小さくて済む。
【００６４】
図９（Ａ）〜（Ｃ）は、ＳＰＩＣＥ（Simulation Program with Integrated Circuit Emphasis）によるシミュレーション電圧波形を示す。縦軸は電圧、横軸は時間を示す。図９（Ａ）は、内部出力信号Aの電圧波形を示す。
【００６５】
図９（Ｂ）は、バイアス信号CAの電圧波形を示す。波形９１が図６の回路のバイアス信号CA、波形９２が図２の回路のバイアス信号CAである。内部出力信号Aの立ち下がり時及びその後において、波形９１は、一旦、しきい値電圧VthNに安定させるので、波形９２に比べて立ち上がりを遅くできる。
【００６６】
図９（Ｃ）は、外部入出力信号EBの電圧波形を示す。波形９３が図６の回路の外部入出力信号EB、波形９４が図２の回路の外部入出力信号EBである。内部出力信号Aの立ち下がり時及びその後において、波形９３は、波形９４に比べて立ち下がりを遅くして（Slew Rateを小さくして）、アンダーシュートを抑制することができる。
【００６７】
本実施形態によれば、高電位VTT側に終端接続したバス配線に信号出力する複数のNチャネルオープンドレイン出力バッファN7を用いる。その際、内部出力電圧Aの立ち上がり時だけでなく、立ち下がり時についても、意図的に電流パスを発生し、NチャネルバッファN7のゲート電圧を、一旦、しきい値電圧VthN近傍でバイアスする期間II及びVを設ける事によって、出力バッファN7の出力インピーダンスを最適化し、遅延時間を増大する事なく、オーバーシュート及びアンダーシュートを抑制する事が出来る。よって、出力電圧EBの立ち上がり時と立ち下がり時両方の電源ノイズを生じる事なく、バス信号の低電圧化及び高速化が可能となる。
【００６８】
（第２の実施形態）
図１０は、本発明の第２の実施形態による出力回路OUTの回路図である。図１０の出力回路は、図６の出力回路OUTに回路１００を追加したものである。追加回路１００は、NチャネルMOSトランジスタN14である。トランジスタN14は、ゲートがインバータI1の出力に接続され、ドレインがトランジスタN13のソースに接続され、ソースがグランドGNDに接続される。
【００６９】
図１１は、図１０の出力回路の各機能回路の状態を示す。図１１の状態は、図８の状態にトランジスタN14の状態を追加したものである。トランジスタN14は、期間IV,V,VIのみオンになる。その結果、トランジスタN11,N12,N13,N14の電流パスは、期間Vのみにおいて、バイアス信号CAの線に対して導通する。図８では、電流パスPTHを期間I及びVにおいて導通させていたが、図１１に示すように、その電流パスを期間Vのみ導通させれば十分である。
【００７０】
（第３の実施形態）
図１２は、本発明の第３の実施形態による出力回路OUTの回路図である。図１２の出力回路は、図６の出力回路OUTに回路１２０を追加したものである。追加回路１２０の構成を説明する。ディレイインバータI2Dは、信号ADを遅延及び論理反転した信号ADDを出力する。トランジスタN13のゲートは、信号ADDを入力する。PチャネルMOSトランジスタP3Dは、ゲートが内部出力信号Aに接続され、ソースが正電源電位VDDに接続される。PチャネルMOSトランジスタP4Dは、ゲートが信号ADDに接続され、ソースがトランジスタP3Dのドレインに接続され、ドレインがバイアス信号CAの線に接続される。NチャネルMOSトランジスタN3Dは、ゲートが信号ADDに接続され、ドレインがバイアス信号CAの線に接続される。NチャネルMOSトランジスタN4Dは、ゲートが内部出力信号Aに接続され、ソースがグランドGNDに接続され、ドレインがトランジスタN3Dのソースに接続される。
【００７１】
図６の回路では、内部出力信号Aと、内部出力信号 Aを一定時間Tdxだけ遅延させた信号ADの２種類の変化タイミングにてバイアス制御部BCNTを制御している。これに対し、図１２の回路では、内部出力信号Aと、内部出力信号Aを一定時間Tdyだけ遅延させた信号ADと、信号ADを一定時間Tdzだけ遅延させた信号ADDの３種類の変化タイミングにてバイアス制御部BCNTを制御している。これにより、図７の期間I及びIVにおいてバイアス信号CAを、より細分化したタイミング及びバイアスで制御する事が可能となる。
【００７２】
すなわち、バイアス制御部BCNTは、内部出力信号Aの変化後の期間I，IVの電流パス及びその遅延時間後の期間II，Vの電流パスの他に、その時間の間にバイアス信号CAの線にさらに別の電流パスを設けてバイアス信号を供給することができる。
【００７３】
なお、上記の第１〜第３の実施形態では、２種類及び３種類のタイミングにおける例を示したが、電圧及び遅延時間に応じてタイミングをさらに細分化または調整が可能である。
【００７４】
また、第１〜第３の実施形態において、主出力バッファN7をPチャネルMOSトランジスタにしてもよい。その場合、トランジスタの極性をすべて逆にすればよい。
【００７５】
また、トランジスタは、MOS電界効果トランジスタに限らず、バイポーラトランジスタにしてもよい。その場合、Nチャネル及びPチャネルMOS電界効果トランジスタは、それぞれNPN及びPNPバイポーラトランジスタに置き換えればよい。ゲート及びドレインを相互接続したトランジスタN1及びN11は、ベース及びコレクタを相互接続したバイポーラトランジスタにすればよい。
【００７６】
また、トランジスタN7のゲートは、トランジスタN1,N11がしきい値電圧VthNに制御するバイアス信号CAを入力するので、トランジスタN1,N11及びN7は、同一極性の電界効果トランジスタ又はバイポーラトランジスタであることが好ましく、特にNチャネルMOS電界効果トランジスタであることが好ましい。
【００７７】
上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。
【００７８】
本発明の実施形態は、例えば以下のように種々の適用が可能である。
【００７９】
（付記１）内部信号を入力して、前記内部信号の立ち上がり変化後及び立ち下がり変化後にバイアス信号線に電流パスを設けてバイアス信号を供給するバイアス制御部と、
前記バイアス制御部によって供給されるバイアス信号を入力として前記バイアス信号線のバイアス信号をホールドするホルダー部と、
前記バイアス信号線のバイアス信号を入力として出力線にバイアスを与える出力部とを有し、
前記バイアス制御部の内部信号の変化後に設けられる電流パスには、ゲート及びドレインが相互に接続された電界効果トランジスタ又はベース及びコレクタが相互に接続されたバイポーラトランジスタが接続される出力回路。
（付記２）さらに、前記内部信号に遅延時間を付与した遅延信号を出力する遅延部を有し、
前記バイアス制御部は、前記内部信号及び前記遅延信号を入力して、前記内部信号の変化後かつその前記遅延時間経過前にバイアス信号線に別の電流パスを設けてバイアス信号を供給する付記１記載の出力回路。
（付記３）前記出力部は、情報を相互伝達する相互バス配線にバイアスを与える付記１記載の出力回路。
（付記４）前記電流パスには、ゲート及びドレインが相互に接続されたＭＯＳ電界効果トランジスタが接続される付記１記載の出力回路。
（付記５）前記ＭＯＳ電界効果トランジスタは、前記バイアス信号線のバイアス信号を該電界効果トランジスタのしきい値電圧にする付記４記載の出力回路。
（付記６）前記出力部は、１個のＭＯＳ電界効果トランジスタで構成される付記４記載の出力回路。
（付記７）前記バイアス制御部は、前記内部信号の変化後の電流パス及び前記遅延時間後の電流パスの他に、その時間の間に前記バイアス信号線にさらに別の電流パスを設けてバイアス信号を供給する付記２記載の出力回路。
（付記８）前記ホルダー部は、前記バイアス信号を入力するインバータを有し、該インバータの回路しきい値に応じて前記バイアス信号をホールドする付記１記載の出力回路。
（付記９）前記ホルダー部は、前記バイアス信号を入力する２個のインバータを有し、該２個のインバータの回路しきい値に応じてそれぞれ前記バイアス信号の立ち上がり時及び立ち下がり時にホールドする信号レベルが決まる付記１記載の出力回路。
（付記１０）前記出力部は、電界効果トランジスタ又はバイポーラトランジスタで構成される付記１記載の出力回路。
（付記１１）前記出力部は、１個のＭＯＳ電界効果トランジスタで構成される付記１記載の出力回路。
（付記１２）前記バイアス制御部において、前記内部信号の変化後にバイアス信号線に設けられる第１の電流パスは、前記バイアス信号線をローレベル又はハイレベルに接続し、前記遅延時間後にバイアス信号線に設けられる第２の電流パスは、前記バイアス信号線を前記ゲート及びドレインが相互に接続されたＭＯＳ電界効果トランジスタに接続する付記４記載の出力回路。
（付記１３）前記バイアス制御部は、前記バイアス信号線に前記第１の電流パスを設けた後に前記バイアス信号線がローレベル又はハイレベルに到達する前に、前記バイアス信号線に前記第２の電流パスを設ける付記１２記載の出力回路。
（付記１４）前記バイアス制御部は、前記バイアス信号線に前記第１の電流パスを設けた後に前記バイアス信号線が前記ＭＯＳ電界効果トランジスタのしきい値電圧に到達する前に、前記バイアス信号線に前記第２の電流パスを設ける付記１２記載の出力回路。
（付記１５）前記バイアス制御部は、前記バイアス信号線に前記第２の電流パスを設けることにより、前記バイアス信号線のバイアス信号を前記電界効果トランジスタのしきい値電圧にする付記１４記載の出力回路。
（付記１６）前記バイアス制御部の電流パスのＭＯＳ電界効果トランジスタ及び前記出力部のＭＯＳ電界効果トランジスタは、同一極性の電界効果トランジスタである付記６記載の出力回路。
（付記１７）前記バイアス制御部の電流パスのＭＯＳ電界効果トランジスタ及び前記出力部のＭＯＳ電界効果トランジスタは、ＮチャネルＭＯＳ電界効果トランジスタである付記１６記載の出力回路。
（付記１８）前記バイアス制御部において、前記内部信号の立ち上がり変化後にバイアス信号線に設ける電流パスと前記内部信号の立ち下がり変化後にバイアス信号線に設ける電流パスとは異なる電流パスである付記１記載の出力回路。
（付記１９）前記遅延部は、偶数個のインバータを含む付記２記載の出力回路。
（付記２０）前記出力部は、ＧＴＬ(Gunning Transceiver Logic)バス配線にバイアスを与える付記１記載の出力回路。
【００８０】
【発明の効果】
以上説明したように、内部信号の立ち上がり時だけでなく、立ち下がり時についても、意図的にバイアス信号線の電流パスを導通させることができるので、出力部の出力インピーダンスを最適化し、最適なSlew Rate制御を行うことができる。これにより、信号の遅延時間を増加させることなく、出力波形のオーバーシュート及びアンダーシュートを防止でき、電源のノイズを防止できる。また、出力信号の低電圧化及び回路動作の高速化が可能になる。
【図面の簡単な説明】
【図１】半導体入出力回路の出力回路の構成を示す概略図である。
【図２】半導体入出力回路の回路図である。
【図３】図２の出力回路の動作を示す波形図である。
【図４】図２の各機能回路の状態を示す図である。
【図５】半導体入出力回路の出力回路の構成を示す概略図である。
【図６】半導体入出力回路の回路図である。
【図７】図６の出力回路の動作を示す波形図である。
【図８】図６の各機能回路の状態を示す図である。
【図９】図９（Ａ）〜（Ｃ）はＳＰＩＣＥによるシミュレーション電圧波形を示す図である。
【図１０】出力回路の回路図である。
【図１１】図１０の出力回路の各機能回路の状態を示す図である。
【図１２】出力回路の回路図である。
【図１３】バス接続例の概略図である。
【図１４】第１の従来技術の回路図である。
【図１５】第１の従来技術の動作波形を示す図である。
【図１６】第２の従来技術の回路図である。
【図１７】第２の従来技術の動作波形を示す図である。
【図１８】第３の従来技術の回路図である。
【符号の説明】
AMP1  オペアンプ
BCNT  バイアス制御部
C1  容量
CT1,CT2  負荷容量
Delay  遅延回路
HOLD  ホルダー部
I1,I2  遅延回路
I3,I6,I11  インバータ回路
I4,I5,I7  センスアンプ
IN  入力回路
N1〜N6  NチャネルMOSトランジスタ
N7  主出力バッファ
N8  従出力バッファ
N11〜N13  NチャネルMOSトランジスタ
NR1〜NR3  NOR回路
OUT  出力回路
P1〜P6  PチャネルMOSトランジスタ
RT1,RT2  終端抵抗
R1,R2  抵抗
S1  シュミット回路
A,A1〜A8  内部出力信号
AD,AND  遅延信号
CA  (主)バイアス信号
CB  従バイアス信号
EB  外部入出力信号
GND  グランド
Vref  基準電圧
VDD  正電源(正電圧)
VTT  終端電源(終端電圧)
VthN  NチャネルMOSトランジスタのしきい値電圧
VOL  低電圧側出力電圧
X,X1〜X8  内部入力信号
【図１】
0003805311.tif 000002
【図２】
0003805311.tif 000003
【図３】
0003805311.tif 000004
【図４】
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【図５】
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【図６】
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【図７】
0003805311.tif 000008
【図８】
0003805311.tif 000009
【図９】
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【図１０】
0003805311.tif 000011
【図１１】
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【図１２】
0003805311.tif 000013
【図１３】
0003805311.tif 000014
【図１４】
0003805311.tif 000015
【図１５】
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【図１６】
0003805311.tif 000017
【図１７】
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【図１８】
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