(57)【特許請求の範囲】
【請求項１】
複数個の記憶素子からなり、前記記憶素子のそれぞれが行方向に複数のサブアレイに分割されたメモリセルアレイと、
前記各サブアレイ内の、各列の前記記憶素子の、互いに相補な関係にある一対の記憶ノードの一方にそれぞれ接続された第１のビット線と、
前記各サブアレイ内の、前記第１のビット線がスイッチング手段を介してそれぞれ共通に接続される第２のビット線と、
前記各サブアレイ内の、各列の前記記憶素子の、互いに相補な関係にある一対の記憶ノードの他方にそれぞれ共通に接続された第３のビット線と、
前記第２のビット線と前記第３のビット線とに接続された書き込み回路と
を具備し、
前記メモリセルアレイ内の前記各サブアレイは少なくとも第１，第２のサブアレイ群を構成し、
前記第１のサブアレイ群内の前記第２のビット線は、前記第２のサブアレイ群内の前記第３のビット線と接続され、かつ、前記第１のサブアレイ群内の前記第３のビット線は、前記第２のサブアレイ群内の前記第２のビット線と接続されている
ことを特徴とする半導体メモリ装置。
【請求項２】
前記第２のビット線と前記第３のビット線とには、さらに、読み出し回路が接続されてなることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項３】
前記第１のサブアレイ群内の前記第２のビット線と前記第２のサブアレイ群内の前記第３のビット線との接続、および、前記第１のサブアレイ群内の前記第３のビット線と前記第２のサブアレイ群内の前記第２のビット線との接続が、互いに交差されていることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項４】
前記スイッチング手段は、アドレス信号によって制御されるパストランジスタからなることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項５】
前記スイッチング手段は、アドレス信号によって制御されるトライステートバッファからなることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項６】
前記各サブアレイ内の、前記第１のビット線がバッファ手段を介してそれぞれ共通に接続される第４のビット線と、
この第４のビット線に接続された読み出し回路と
を具備したことを特徴とする請求項１に記載の半導体メモリ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、複数個の記憶素子からなるメモリセルアレイと書き込み回路とを有する半導体メモリ装置に関するもので、特に、ＳＲＡＭ（スタティック型ランダムアクセスメモリ）のメモリセルアレイの構成に関するものである。
【０００２】
【従来の技術】
近年、微細加工技術の進歩とシステム性能の向上の要求とにより、半導体メモリ装置は大容量化かつ高速化が図られている。特に、マイクロプロセッサの動作周波数の向上およびデータビット幅の増大にともなって、マイクロプロセッサに内蔵される半導体メモリ装置には、サイクルタイムの高速化や多ビット化が求められている。
【０００３】
図６は、従来の半導体メモリ装置（スタティック型ランダムアクセスメモリ）の構成例を示すものである。メモリセルアレイ１０１には、記憶素子であるメモリセル１０２がアレイ状に配置されている。メモリセルアレイ１０１には、行方向のワード線ＷＬと列方向のビット線ＢＬ，／ＢＬとが設けられている。すなわち、各メモリセル１０２の、互いに相補な記憶ノードは、ワード線ＷＬによって制御されるスイッチング回路（図示していない）を介して、それぞれ一対のビット線ＢＬ，／ＢＬに接続されている。また、各ビット線ＢＬ，／ＢＬは各書き込み回路・読み出し回路１０３に、各ワード線ＷＬはアドレスデコーダ１０４に、それぞれ接続されている。アドレス信号が半導体メモリ装置に入力されると、アドレスデコーダ１０４によってワード線ＷＬの１つが選択される。そして、そのワード線ＷＬにつながるメモリセル１０２に対し、各書き込み回路・読み出し回路１０３により、それぞれにビット線ＢＬ，／ＢＬを介してデータの書き込み／読み出しが行われる。
【０００４】
このような半導体メモリ装置においては、ビット線ＢＬ，／ＢＬに数多くのメモリセル１０２が接続される。そのために、メモリセル１０２の記憶ノードにつながる端子の容量と配線の容量とにより、その容量負荷は非常に大きくなる。
【０００５】
しかし、面積縮小の観点から、メモリセル１０２には駆動力の弱い小さいサイズのトランジスタが使われる。したがって、メモリセル１０２からビット線ＢＬ，／ＢＬには微小な信号しか伝えられない。このため、メモリセル１０２内のスイッチング回路は、Ｎ型ＭＯＳＦＥＴによるパストランジスタで構成される。また、書き込み回路・読み出し回路１０３には、ビット線ＢＬ，／ＢＬ間の微小振幅差を増幅するセンスアンプが用いられる。そして、読み出し動作時には、ビット線ＢＬ，／ＢＬがあらかじめ“Ｈ”レベルに設定（プリチャージ）される。そのビット線ＢＬ，／ＢＬのレベルの変化として、メモリセル１０２内のデータの読み出しが行われる。書き込み動作時においては、書き込みデータに応じて、あらかじめプリチャージされたビット線ＢＬ，／ＢＬのどちらか一方が接地レベルまで駆動される。こうすることによって、メモリセル１０２内へのデータの書き込みが行われる。
【０００６】
このような構成とした場合、容量負荷の大きいビット線ＢＬ，／ＢＬを、１クロックサイクル内に充放電させる必要がある。特に、書き込み動作と読み出し動作とが連続する際には、書き込み動作時にビット線ＢＬ，／ＢＬの一方を‘Ｌ’レベルに駆動する。その後、次の読み出し動作が始まるまでの間に、所定の‘Ｈ’レベルまで、ビット線ＢＬ，／ＢＬのプリチャージを完了していなければならない。読み出し動作は微小振幅で動作するために、プリチャージが不完全だと、誤動作を引き起こす。つまり、ビット線ＢＬ，／ＢＬが所定の‘Ｈ’レベルにまで完全に達していないと、読み出し動作時にビット線ＢＬ，／ＢＬのオフセットが生じ、誤動作の原因となる。半導体メモリ装置における動作周波数は、このビット線ＢＬ，／ＢＬの充放電で決まってしまう。
【０００７】
このように、上記した構成の半導体メモリ装置では、ビット線の容量負荷が大きい。そのために、ビット線の充放電を短時間に行うことができず、半導体メモリ装置の動作周波数の向上が困難であった。ビット線の容量負荷を小さくするには、ビット線に接続されるメモリセルの数を少なくすれば良い。
【０００８】
しかし、半導体メモリ装置の記憶容量を一定とした場合、ビット線の本数を増加させることになる。そのため、メモリセル以外の回路が増え、結果的に、メモリ装置の面積が増大する。
【０００９】
そこで、半導体メモリ装置の面積を増大させることなく、ビット線の容量負荷を削減する方法として、ビット線を階層化する方法がある。図７は、従来の半導体メモリ装置における、メモリセルアレイの他の構成例を示すものである。この例の場合、メモリセルアレイ２０１は、複数のサブアレイ２０２に分割されている。ビット線（ＢＬ，／ＢＬ）は、各サブアレイ２０２内でそれぞれのメモリセル２０３に接続されるローカルビット線２０４と、各サブアレイ２０２内のローカルビット線２０４が共通に接続されるグローバルビット線２０５とに階層化されている。ビット線は双方向信号線である。そのため、ローカルビット線２０４とグローバルビット線２０５との間には、パストランジスタからなるスイッチング手段２０６が設けられている。このスイッチング手段２０６は、アドレス信号線２０７を介して供給されるアドレス信号（サブアレイ選択用のデコード出力）によって制御される。メモリアクセスが行われる際には、図示していないアドレスデコーダによって、メモリセル２０３とそのメモリセル２０３が含まれるサブアレイ２０２とが選択される。また、選択されたサブアレイ２０２内のローカルビット線２０４が、スイッチング手段２０６によってグローバルビット線２０５に接続される。そして、データの読み出し動作または書き込み動作が行われることになる。
【００１０】
この例の場合、ビット線の容量負荷は、サブアレイ２０２の大きさの分だけ増加する。ところが、メモリセル２０３の端子の容量がサブアレイ２０２の個数分の１に減少する。そのために、総容量負荷が減り、動作周波数が向上する。
【００１１】
しかしながら、この構成では、各メモリセル２０３あたり４本のビット線が必要となる。メモリセル２０３の大きさは配線ピッチの４倍程度であり、そのうちの１本は電源線として機能する。このことから、この例の半導体メモリ装置を実現するためには、ビット線に２種類の配線層が必要となってくる。また、ビット線の容量負荷は削減されるものの、書き込み動作と読み出し動作が連続する際には、グローバルビット線２０５の書き込み動作後のプリチャージを十分に行わなければならない。よって、動作周波数が率束されるという問題があった。
【００１２】
図８は、従来の半導体メモリ装置の、さらに別の構成例を示すものである。これは、図７に示した構成のメモリセルアレイにおいて、グローバルビット線を書き込み用と読み出し用とに分けて設けた場合の例である。すなわち、このメモリセルアレイ２０１’の場合、ローカルビット線２０４にバッファ回路２１０を介して読み出し回路２１１がつながる、読み出し用グローバルビット線２１２が接続されている。こうして、読み出し動作時には、読み出し用グローバルビット線２１２が駆動されるような、シングルエンド（Ｓｉｎｇｌｅ−ｅｎｄ）タイプの構成とすることによって、ビット線の本数の削減を可能としている。
【００１３】
グローバルビット線を読み出し用（２１２）と書き込み用（２０５）とに分けることで、それぞれの動作を、グローバルビット線上で独立して実行できる。書き込み動作と読み出し動作とが混在するのは、ローカルビット線２０４上のみである。よって、書き込み動作後のプリチャージが動作周波数に影響するのは、容量負荷の小さいローカルビット線２０４のみとなる。また、読み出し動作はＣＭＯＳレベルの信号で行われる。そのために、読み出し用グローバルビット線２１２のプリチャージは、論理値が‘Ｈ’レベルになれば良く、先に説明した他の従来例のように、完全に‘Ｈ’レベルにする必要がない。このため、プリチャージの時間を短縮でき、動作周波数を向上させることが可能となる。
【００１４】
しかしながら、この構成においては、各メモリセル２０３あたり、５本のビット線が必要となる。そのため、さらにビット線の配線層（階層数）を増やすか、または、各サブアレイ２０２内のローカルビット線２０４とグローバルビット線２０５との間にカラムセレクタを設けて、グローバルビット線２０５を２メモリセル単位に配線する必要がある。カラムセレクタを設けるようにした場合、２メモリセルで１ビットのデータ幅になる。よって、同じセルアレイを用いた場合には、データ幅を半分にしなければならないという欠点があった。
【００１５】
【発明が解決しようとする課題】
上記したように、従来においては、グローバルビット線を読み出し用と書き込み用とに分けることで、プリチャージの時間を短縮でき、動作周波数を向上させることが可能となるものの、１セルあたりのビット線の本数が増えるため、ビット線の配線層を増やしたり、カラムセレクタを設けるようにした場合には、データ幅を半分にしたりしなければならないという欠点があった。
【００１６】
そこで、この発明は、１セルあたりのビット線の本数が増えるのを抑制でき、動作周波数が高くて、多ビット化が容易に可能な半導体メモリ装置を提供することを目的としている。
【００１７】
【課題を解決するための手段】
本願発明の一態様によれば、複数個の記憶素子からなり、前記記憶素子のそれぞれが行方向に複数のサブアレイに分割されたメモリセルアレイと、前記各サブアレイ内の、各列の前記記憶素子の、互いに相補な関係にある一対の記憶ノードの一方にそれぞれ接続された第１のビット線と、前記各サブアレイ内の、前記第１のビット線がスイッチング手段を介してそれぞれ共通に接続される第２のビット線と、前記各サブアレイ内の、各列の前記記憶素子の、互いに相補な関係にある一対の記憶ノードの他方にそれぞれ共通に接続された第３のビット線と、前記第２のビット線と前記第３のビット線とに接続された書き込み回路とを具備し、前記メモリセルアレイ内の前記各サブアレイは少なくとも第１，第２のサブアレイ群を構成し、前記第１のサブアレイ群内の前記第２のビット線は、前記第２のサブアレイ群内の前記第３のビット線と接続され、かつ、前記第１のサブアレイ群内の前記第３のビット線は、前記第２のサブアレイ群内の前記第２のビット線と接続されていることを特徴とする半導体メモリ装置が提供される。
【００１８】
上記の構成により、配線層を増やすことなく、ビット線を容易に階層化できるようになる。これにより、ビット線の容量を効果的に削減することが可能となるものである。
【００１９】
【発明の実施の形態】
以下、この発明の実施の形態について図面を参照して説明する。
【００２０】
（第１の実施形態）
図１は、本発明の第１の実施形態にかかる、半導体メモリ装置（スタティック型ランダムアクセスメモリ）のメモリセルアレイの構成例を示すものである。図１において、メモリセルアレイ１１は、行方向に、複数個のサブアレイ１２に分割されている。各サブアレイ１２内には、記憶素子である複数のメモリセル１３が行方向に配置されている。各サブアレイ１２内の、各メモリセル１３にはワード線ＷＬがそれぞれ接続されている。また、各メモリセル１３は、図２に示すように、互いに相補な関係にある一対の記憶ノードにつながる端子の一方に、それぞれローカルビット線（第１のビット線）１４ａが接続されている。そのローカルビット線１４ａは、スイッチング手段１５をそれぞれ介して、グローバルビット線（第２のビット線）１６に共通に接続されている。さらに、上記各メモリセル１３の、互いに相補な関係にある一対の記憶ノードにつながる端子の他方には、それぞれローカルビット線（第３のビット線）１４ｂが共通に接続されている。
【００２１】
上記スイッチング手段１５は、たとえば図３に示すように、パストランジスタ２１を用いて構成されている。すなわち、このスイッチング手段１５は、アドレス信号線２２を介して供給されるアドレス信号（サブアレイ選択用のデコード出力）と、さらにインバータ回路２３を介して供給されるアドレス信号の反転信号とによって、上記パストランジスタ２１の導通／非導通状態を切り換え制御するように構成されている。なお、スイッチング手段１５としては、トライステートバッファを用いて構成することもできる。
【００２２】
上記複数個のサブアレイ１２は、さらに、複数（この場合、２つ）のサブアレイ群１７ａ，１７ｂを構成している。そして、サブアレイ群１７ａのグローバルビット線１６と隣接するサブアレイ群１７ｂのローカルビット線１４ｂとが、それぞれ接続されている。また、サブアレイ群１７ａのローカルビット線１４ｂと隣接するサブアレイ群１７ｂのグローバルビット線１６とが、それぞれ接続されている。さらに、グローバルビット線１６およびローカルビット線１４ｂは、それぞれ、書き込み回路・読み出し回路１８に接続されている。
【００２３】
上記した構成において、データの読み出し動作時には、アドレス信号の供給により、あるサブアレイ１２内の各メモリセル１３が活性化される。この場合、活性化されるメモリセル１３が含まれるサブアレイ１２内のスイッチング手段１５が導通状態とされる。そして、アドレスデコーダ（図示していない）によって選択されるワード線ＷＬにつながるメモリセル１３内の相補なデータが、それぞれ、ローカルビット線１４ａとグローバルビット線１６およびローカルビット線１４ｂを介して読み出され、書き込み回路・読み出し回路１８へと伝えられる。書き込み動作時には、同様に、活性化されるメモリセル１３が含まれるサブアレイ１２内のスイッチング手段１５が導通状態とされた状態において、書き込み回路・読み出し回路１８からグローバルビット線１６とローカルビット線１４ａおよびローカルビット線１４ｂを介して、メモリセル１３へと書き込みデータが伝えられる。
【００２４】
なお、読み出し動作時および書き込み動作時においては、活性化されるメモリセル１３が含まれるサブアレイ１２の、そのサブアレイ群におけるグローバルビット線１６とは電気的に接続されないグローバルビット線１６を有する他のサブアレイ群内の（たとえば、隣接するサブアレイ群内の）、ある１つのサブアレイ１２のスイッチング手段１５をオンさせるようにしておく（ただし、そのサブアレイ１２内の各メモリセル１３はワード線ＷＬによってすべてオフ状態とする）。これにより、２本のビット線１４ｂ，１６間の容量負荷を略均等にすることができる。
【００２５】
このような構成とした場合、グローバルビット線１６の配線の容量は、図６，図７にそれぞれ示した従来の半導体メモリ装置（第１，第２の従来例）の場合とほとんど変わらないが、グローバルビット線１６に直接つながるメモリセル１３の数が半分になるので、メモリセル１３の端子の容量は第１の従来例の約半分になり、スイッチング手段１５の端子の容量と、サブアレイ１２内で閉じているローカルビット線１４ａの容量の分が増えることになる。ただし、スイッチング手段１５の端子の数は、メモリセル１３の数に比べれば少なく、その容量は小さくてすむ。また、ローカルビット線１４ａもサブアレイ１２内で閉じているため、それにつながるメモリセル１３の数は少ない。したがって、ビット線１４ａの容量は小さくてすむ。
【００２６】
たとえば、行方向にメモリセルが２５６個存在するような場合、第１の従来例の場合には書き込み回路・読み出し回路から見たビット線容量は、グローバルビット線の配線容量（２５６個のメモリセル分の長さの配線容量）＋グローバルビット線に直接接続される２５６個のメモリセル容量となる。
【００２７】
これに対し、本発明の第１の実施形態にかかる構成の半導体メモリ装置の場合、たとえばサブアレイ群が２個、サブアレイが１６個で、各サブアレイ内にメモリセルが１６個となるようにメモリセルアレイを構成した場合には、書き込み回路・読み出し回路から見たビット線容量は、グローバルビット線の配線容量（２５６個のメモリセル分の長さの配線容量）＋グローバルビット線に直接接続される１２８個（２５６／２個）のメモリセル容量＋グローバルビット線に直接接続される８個（１６／２個）のスイッチング手段の容量＋選択された１つのサブアレイ内のローカルビット線の容量（第１の従来例における書き込み回路・読み出し回路から見たビット線容量の１／１６相当）となる。スイッチング手段８個分とローカルビット線による容量増加分は、メモリセル容量の減少分（２５６個分の容量から１２８個分の容量に半減）に比例して小さくすませられるため、本発明の第１の実施形態にかかる構成の半導体メモリ装置における書き込み回路・読み出し回路から見たビット線容量は、第１の従来例に比して小さくすることができる。
【００２８】
よって、ビット線１４ａ，１４ｂ，１６の容量負荷は、第１の従来例と比べて小さくなり、動作周波数が向上する。
【００２９】
また、この第１の実施形態にかかる構成の半導体メモリ装置の場合、１メモリセルあたり３本のビット線１４ａ，１４ｂ，１６ですむ。しかも、メモリセル幅での配線の本数の増加は１本のみである。そのため、メモリセル幅や配線ピッチによっては新たな配線層を増やすことなく、２層の配線層によりビット線を実現できる。
【００３０】
特に、ローカルビット線１４ｂとグローバルビット線１６とを、たとえば図４に示すように、ビット線１４ｂ，１６よりも下層の配線２９を用いて交差接続させるようにした場合には、ビット線１４ｂ，１６を１層の配線層により実現することも可能である。このような構成によれば、必要に応じてビット線を容易に階層化することができるとともに、ビット線の容量を削減でき、動作周波数の高い半導体メモリ装置とすることができる。
【００３１】
（第２の実施形態）
図５は、本発明の第２の実施形態にかかる、半導体メモリ装置（スタティック型ランダムアクセスメモリ）のメモリセルアレイの構成例を示すものである。図５において、メモリセルアレイ３１は、行方向に、複数個（この場合、４個）のサブアレイ３２に分割されている。各サブアレイ３２内には、記憶素子である複数のメモリセル（ＣＥＬＬ）３３が行方向に配置されている。各サブアレイ３２内の、各メモリセル３３にはワード線ＷＬがそれぞれ接続されている。また、各メモリセル３３は、たとえば図２に示したように、互いに相補な関係にある一対の記憶ノードにつながる端子の一方に、それぞれローカルビット線（第１のビット線）３４ａが接続されている。上記各メモリセル３３の、互いに相補な関係にある一対の記憶ノードにつながる端子の他方には、それぞれローカルビット線（第３のビット線）３４ｂが共通に接続されている。そして、ローカルビット線３４ａは、書き込み用バッファ回路３５をそれぞれ介して、書き込み用グローバルビット線（第２のビット線）３６に共通に接続されるとともに、ローカルビット線３４ｂに接続されている。また、各ローカルビット線３４ａは、読み出し用バッファ回路３７をそれぞれ介して、読み出し用グローバルビット線（第４のビット線）３８に共通に接続されている。
【００３２】
上記複数のサブアレイ３２は、また、複数（この場合、２つ）のサブアレイ群３９ａ，３９ｂを構成している。そして、サブアレイ群３９ａの書き込み用グローバルビット線３６と隣接するサブアレイ群３９ｂのローカルビット線３４ｂとが、それぞれ接続されている。また、サブアレイ群３９ａのローカルビット線３４ｂと隣接するサブアレイ群３９ｂの書き込み用グローバルビット線３６とが、それぞれ接続されている。さらに、書き込み用グローバルビット線３６およびローカルビット線３４ｂの各一端は、それぞれ、書き込み回路４０に接続されている。また、読み出し用グローバルビット線３８の一端は、読み出し回路４１に接続されている。読み出し用グローバルビット線３８、書き込み用グローバルビット線３６およびローカルビット線３４ｂの各他端は、それぞれ、プリチャージ回路４２に接続されている。
【００３３】
書き込み用バッファ回路３５は、ｐチャネルＭＯＳトランジスタ３５ａ，３５ｂ、ｎチャネルＭＯＳトランジスタ３５ｃ，３５ｄ、および、インバータ回路３５ｅを有して構成されている。ｐチャネルＭＯＳトランジスタ３５ａは、ゲートがローカルビット線３４ｂに接続され、ドレインがローカルビット線３４ａに接続され、ソースが電源に接続されている。ｐチャネルＭＯＳトランジスタ３５ｂは、ゲートがローカルビット線プリチャージ信号（アドレス信号）線４３に接続され、ドレインがローカルビット線３４ａに接続され、ソースが電源に接続されている。ｎチャネルＭＯＳトランジスタ３５ｃは、ゲートがローカルビット線プリチャージ信号（アドレス信号）線４３に接続され、ドレインがｎチャネルＭＯＳトランジスタ３５ｄのソースに接続され、ソースが接地されている。ｎチャネルＭＯＳトランジスタ３５ｄは、ゲートがインバータ回路３５ｅの出力端に接続され、ドレインがローカルビット線３４ａに接続され、ソースがｎチャネルＭＯＳトランジスタ３５ｃのドレインに接続されている。インバータ回路３５ｅは、入力端が書き込み用グローバルビット線３６に接続され、出力端がｎチャネルＭＯＳトランジスタ３５ｄのゲートに接続されている。
【００３４】
読み出し用バッファ回路３７は、ｎチャネルＭＯＳトランジスタ３７ａとインバータ回路３７ｂとを有して構成されている。ｎチャネルＭＯＳトランジスタ３７ａは、ゲートがインバータ回路３７ｂの出力端に接続され、ドレインが読み出し用グローバルビット線３８に接続され、ソースが接地されている。インバータ回路３７ｂは、入力端がローカルビット線３４ａに接続され、出力端がｎチャネルＭＯＳトランジスタ３７ａのゲートに接続されている。
【００３５】
なお、この第２の実施形態にかかる装置の場合、上記書き込み用バッファ回路３５のｐチャネルＭＯＳトランジスタ３５ｂと、上記読み出し用バッファ回路３７とによって、トライステートバッファからなるスイッチング手段が構成されている。
【００３６】
プリチャージ回路４２は、たとえば、ｐチャネルＭＯＳトランジスタ４２ａ，４２ｂ，４２ｃを有して構成されている。ｐチャネルＭＯＳトランジスタ４２ａは、ゲートが書き込み用ビット線プリチャージ信号線４４に接続され、ドレインが書き込み用グローバルビット線３６に接続され、ソースが電源に接続されている。ｐチャネルＭＯＳトランジスタ４２ｂは、ゲートが書き込み用ビット線プリチャージ信号線４４に接続され、ドレインがローカルビット線３４ｂに接続され、ソースが電源に接続されている。ｐチャネルＭＯＳトランジスタ４２ｃは、ゲートが読み出し用ビット線プリチャージ信号線４５に接続され、ドレインが読み出し用グローバルビット線３８に接続され、ソースが電源に接続されている。
【００３７】
このような構成において、たとえば、ローカルビット線３４ａ，３４ｂのプリチャージ信号を兼ねたアドレス信号が‘Ｈ’レベルになって、サブアレイ３２の１つが選択される。すると、書き込み用バッファ回路３５は、書き込み用グローバルビット線３６のデータに応じて、ローカルビット線３４ａを駆動する。書き込み動作では、書き込み回路４０が、あらかじめプリチャージされたビット線３４ａ，３４ｂのどちらか一方を‘Ｌ’レベルに駆動する。そして、選択されたメモリセル３３は、ローカルビット線３４ｂのみを介するか、または、グローバルビット線３６とローカルビット線３４ａとを介して、データの書き込みが行われる。一方、読み出し動作では、各列のどれか１つのメモリセル３３がワード線ＷＬによって活性化される。そして、サブアレイ３２内で閉じられたローカルビット線３４ａが‘Ｌ’レベルになると、読み出しバッファ回路３７は、あらかじめ‘Ｈ’レベルにプリチャージされた読み出し用グローバルビット線３８を‘Ｌ’レベルに駆動する。これにより、サブアレイ３２内で閉じられた側のローカルビット線３４ａと読み出し用のグローバルビット線３８とによって、メモリセル３３内のデータが読み出され、読み出し回路４１へと伝えられる。
【００３８】
このように、この第２の実施形態にかかる構成の半導体メモリ装置の場合、書き込み動作と読み出し動作とで別々のグローバルビット線を使用するようになっている。よって、図８に示した従来の半導体メモリ装置（第３の従来例）の場合と同様に、書き込み動作と読み出し動作とが連続したとしても、グローバルビット線の充放電は別々に行われる。また、読み出し動作に影響するビット線の負荷容量は、第３の従来例と同じであるため、読み出し動作の速度は変わらない。そのため、動作周波数を率束するようなことはない。
【００３９】
しかも、ＣＭＯＳレベルで読み出し動作が行われるようになっている。したがって、論理的に‘Ｈ’レベルになれば、プリチャージを完全に行わなくても良い。これにより、プリチャージの時間を短縮でき、動作周波数を向上させることができる。
【００４０】
特に、第３の従来例と比べて、１メモリセルあたりのビット線の本数を減らすことが可能となる。このため、配線層を１つ増やすだけで、容易に構成できる。よって、１メモリセルあたり１ビットのデータ幅の半導体メモリ装置を構成することが可能となり、多ビットで、かつ、高速な半導体メモリ装置を実現できる。
【００４１】
このような構成によれば、最小限の配線層の追加によってビット線の階層化が容易に可能となり、動作周波数を高くすることができるとともに、多ビットの半導体メモリ装置とすることができる。
【００４２】
その他、本願発明は、上記（各）実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。さらに、上記（各）実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。たとえば、（各）実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題（の少なくとも１つ）が解決でき、発明の効果の欄で述べられている効果（の少なくとも１つ）が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【００４３】
【発明の効果】
以上、詳述したようにこの発明によれば、１セルあたりのビット線の本数が増えるのを抑制でき、動作周波数が高くて、多ビット化が容易に可能な半導体メモリ装置を提供できる。
【図面の簡単な説明】
【図１】この発明の第１の実施形態にかかる半導体メモリ装置のメモリセルアレイの構成例を示す概略図。
【図２】同じく、メモリセルアレイにおけるメモリセルの一例を示す回路構成図。
【図３】同じく、メモリセルアレイにおけるスイッチング手段の一例を示す回路構成図。
【図４】同じく、メモリセルアレイにおけるビット線の接続例を示す構成図。
【図５】この発明の第２の実施形態にかかる半導体メモリ装置のメモリセルアレイの構成例を示す概略図。
【図６】従来技術とその問題点を説明するために示す、半導体メモリ装置（第１の従来例）の概略構成図。
【図７】従来の半導体メモリ装置におけるメモリセルアレイの構成例（第２の従来例）を示す概略図。
【図８】従来の半導体メモリ装置におけるメモリセルアレイの他の構成例（第３の従来例）を示す概略図。
【符号の説明】
１１…メモリセルアレイ
１２…サブアレイ
１３…メモリセル
１４ａ，１４ｂ…ローカルビット線
１５…スイッチング手段
１６…グローバルビット線
１７ａ，１７ｂ…サブアレイ群
１８…書き込み回路・読み出し回路
２１…パストランジスタ
２２…アドレス信号線
２３…インバータ回路
２９…下層の配線
３１…メモリセルアレイ
３２…サブアレイ
３３…メモリセル
３４ａ，３４ｂ…ローカルビット線
３５…書き込み用バッファ回路
３５ａ，３５ｂ…ｐチャネルＭＯＳトランジスタ
３５ｃ，３５ｄ…ｎチャネルＭＯＳトランジスタ
３５ｅ…インバータ回路
３６…書き込み用グローバルビット線
３７…読み出し用バッファ回路
３７ａ…ｎチャネルＭＯＳトランジスタ
３７ｂ…インバータ回路
３８…読み出し用グローバルビット線
３９ａ，３９ｂ…サブアレイ群
４０…書き込み回路
４１…読み出し回路
４２…プリチャージ回路
４２ａ，４２ｂ，４２ｃ…ｐチャネルＭＯＳトランジスタ
４３…ローカルビット線プリチャージ信号（アドレス信号）線
４４…書き込み用ビット線プリチャージ信号線
４５…読み出し用ビット線プリチャージ信号線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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