(57)【特許請求の範囲】
【請求項１】
表面に溝を有する第１導電型の半導体基板と、
前記溝に埋め込まれ第１の側面が前記溝の側面全面に接する第１の絶縁体と、
前記溝に埋め込まれ側面が前記第１の絶縁体の前記第１の側面に対向する第２の側面に接する第２の絶縁体と、
基板の表面上に設けられ端が第１の絶縁体と接している絶縁膜と、
前記絶縁膜の表面上に設けられ両端面が第１の絶縁体と接している導電体と、
半導体基板の表面を含む領域に設けられ、前記溝の側面の上部と接する第２導電型の半導体領域と、
前記第２の絶縁体の下方の前記基板に設けられ、前記基板の不純物濃度より高い不純物濃度を有する第１導電型の半導体領域とを有することを特徴とする半導体装置。
【請求項２】
第１導電型の半導体基板上に絶縁膜を形成するステップと、
前記絶縁膜上に導電体を形成するステップと、
前記半導体基板の素子分離領域となる領域に、前記絶縁膜と前記導電体に自己整合する溝を形成するステップと、
第１の側面が前記溝の側面全面に接し、前記絶縁膜の端に接し、前記導電体の端面に接する第１の絶縁体を形成するステップと、
前記溝の側面に接する前記第１の絶縁体をマスクに、前記溝の底部に前記基板と同一導電型の不純物を注入し、前記基板の不純物濃度より高い不純物濃度を有する第１導電型の半導体領域を形成するステップと、
前記溝に埋め込まれ側面が前記第１の絶縁体の前記第１の側面に対向する第２の側面に接する第２の絶縁体を形成するステップと、
前記半導体基板の表面を含む領域に設けられ、前記溝の側面の上部と接する第２導電型の半導体領域を形成するステップを有することを特徴とする半導体装置の製造方法。
【請求項３】
前記第１の絶縁体が酸化シリコンであることを特徴とする請求項２に記載の製造方法。
【請求項４】
前記導電体がゲート電極の少なくとも一部として用いられることを特徴とする請求項２又は請求項３に記載の半導体装置の製造方法。
【請求項５】
前記第１導電型の半導体領域を形成するステップの前に、前記素子分離領域にならない領域に前記マスクとなるレジスト膜を形成するステップをさらに有することを特徴とする請求項２乃至４に記載の製造方法。
【請求項６】
前記第２の絶縁体を形成するステップが、前記第１の絶縁体の上に酸化シリコンを成膜することを含むことを特徴とする請求項２乃至５に記載の製造方法。
【請求項７】
前記基板がｐ型半導体で、前記不純物がインジウムであることを特徴とする請求項２乃至６に記載の製造方法。
【請求項８】
前記基板がｎ型半導体で、前記不純物がアンチモンであることを特徴とする請求項２乃至６に記載の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、高電圧で動作する周辺回路と微細なメモリセルを１チップ上に有する半導体デバイスの製造方法に関するもので、特にフラッシュメモリのようにメモリセルの動作に高い電圧を必要とする上に、大規模なメモリセルと周辺回路部をできるだけ小さい面積に集積する必要がある半導体デバイスの製造方法に関するものである。
【０００２】
【従来の技術】
通常の高密度集積回路を有する半導体装置において、集積回路がＣＭＯＳロジック回路である場合は、その回路を動作させる電源電圧は３．３Ｖ〜１．８Ｖといった電圧が一般的であり、高い場合でも、５Ｖの電源電圧で動作するのが通例である。しかしながら、集積回路が不揮発性半導体メモリのように、メモリセルを動作させるのに高い電圧が必要なデバイスでは、このような低い電圧では動作させる事はできない。例えばメモリセルの書き込みや消去といった動作に高い電圧を必要とするフラッシュメモリにおいては、例えば、ＮＯＲ型のフラッシュメモリでは１０Ｖ前後、ＮＡＮＤ型のフラッシュメモリでは２０Ｖ以上の高電圧を使用するのが通例である。
【０００３】
そのような半導体装置においては、この動作電圧に耐えられるように、周辺回路の高耐圧化が図られている。周辺回路のトランジスタの接合耐圧を高い値に維持する必要がある上に、周辺回路のフィールド（素子分離）反転耐圧及び拡散層間パンチスルー耐圧も高く維持しなければならない。
【０００４】
素子分離領域間のパンチスルー耐圧を高め、フィールド反転電圧も高い値を維持する為には、素子分離絶縁膜の下に基板やｗｅｌｌと同一導電型の、フィールド反転防止用のチャネルストップ用不純物を高濃度に注入する必要がある。しかし、このチャネルストップ用不純物を高濃度に注入すると、接合耐圧の低下や接合容量の増大を招いてしまう。
【０００５】
図１４は従来の半導体装置の周辺回路を示している。ｐ型シリコン基板１０１上に形成された２つのｎＭＯＳトランジスタをいわゆる素子分離する素子分離絶縁膜１０８とその近傍が示されている。ｐ型基板１０１中に溝型素子分離領域１０８が存在する。その領域１０８の底部付近のｐ型不純物の濃度が基板１０１乃至１０３の不純物濃度より高いｐ型チャネルストップ層１０９が形成されている。このチャネルストップ層１０９の不純物濃度を高くすると、素子分離の分離性能を高めることができる。しかし、トランジスタのソース、ドレインとして機能するｎ型拡散層１１２、１１３と基板１０１の接合耐圧が低下してしまう。また、ｎ型拡散層１１２、１１３と基板１０１の接合容量を増大させてしまう。あるいはバックバイアス効果の増大といった性能を悪化させる特性劣化を招いてしまう。
【０００６】
これらを防止するには、チャネルストップ用不純物を活性領域からすなわちｎ型拡散層１１２、１１３から離した位置に導入することが有効である。この導入方法についていくつかの方法が開示されている。
【０００７】
特開平１１−３４０４６１号では、容量低減のために、チャネルストップ用不純物を導入する前に窒化膜の側壁を素子分離絶縁膜を埋め込む溝部内に形成し、さらにこの窒化膜をコンタクトホール開口時のリーク防止にも使用する方法が開示されている。この方法は耐圧を上げる為に用いる事が考えられる。しかしながら、この方法のシリコン窒化膜は、大きなメカニカルストレスを発生し、基板中に結晶欠陥を引き起こすので、この方法の使用は困難であると考えられる。また、高い耐圧を実現するためにチャネルストップ領域を活性領域から水平距離で２００乃至３００ｎｍ離すことが必要である。この距離を確保するためにこの距離と等しい幅の窒化膜の側壁が必要になる。周辺回路の素子分離用の溝と異なりメモリセルの素子分離用の溝の幅は１５０ｎｍ以下であるので、メモリセルの微細な溝内が完全にシリコン窒化膜で埋め込まれてしまう。従って、多大なストレスを発生しメモリセルでも結晶欠陥が発生し、セルの動作不良を引き起こす。また素子分離領域の誘電率が高くなって、寄生容量が増大し、メモリセルでは勿論、周辺回路部でも性能悪化の問題が発生し易いと考えられる。
【０００８】
また、特開平５−２８３５２０号では、溝部内にカバレッジの悪い酸化膜を、側壁を傾斜形状に形成した溝部内に形成し、溝部の底は酸化膜が薄くなり、側面にはある程度の膜厚の酸化膜、活性領域上には厚い酸化膜が形成されるようにしてからチャネルストップ用不純物を注入し、溝部の側面及び活性領域にはチャネルストッパが入らないようにした後、その酸化膜を除去する方法が開示されている。この方法の目的は、前の例と同様に容量低減であるが、耐圧を高くするのに用いる事が考えられる。しかしながら、この方法も、底部に薄くつくような膜堆積方法では、溝部が微細になった最近のデバイスでは、溝側面が垂直形状に近くなっている為、特にメモリセル部ではデポ時に空洞が発生してしまい、そのまま埋め込み用絶縁膜として用いる事ができない。また、周辺回路部においても、耐圧が高くなるのに十分な膜厚を側面につけようとしてもオーバーハング形状となって、イオン注入位置の制御性が低下したり、その後の溝部内への絶縁膜での埋め込みができない。また、この酸化膜を除去してしまう方法については、工程が増加する上に、特に高耐圧を要求されるゲート酸化膜とゲート電極の少なくとも一部を素子分離領域の溝を形成する前に形成しておく方法の場合、除去工程でゲート酸化膜がエッチングされれてしまうので、除去する方法は用いる事ができない。カバレッジの悪い酸化膜を形成する以外に、酸化膜を形成後にエッチバックする事により底部の酸化膜を薄くして同様の効果を得る手法が特開平６−５３３１５に杉山らにより開示されている。この方法も工程が増加する上にエッチバックにより薄い酸化膜を残すというのは非常に難しく、一定の残り膜厚を再現性よく得ることができない。特にエッチバックで基板まで叩いてしまうと、結晶欠陥を発生させて半導体装置の歩留まりの低下を招くと考えられる。また残膜が厚いとチャネルストッパが十分注入できなくなると考えられる。
【０００９】
【発明が解決しようとする課題】
このように、従来開示されている方法では、メモリセル部と周辺回路部の溝部の開口幅が異なることを全く考慮していないので、微細なメモリセル部に悪影響を与えたり、特殊な方法の為に、工程数の増大を招いたりと、様々な弊害を招くと考えられる。従来方法は、微細なメモリセルと、高耐圧の周辺回路の同一チップ上に、安価に形成しなければならないフラッシュメモリ等には使用できないものであった。
【００１０】
本発明は、上記事情に鑑みてなされたものであり、その目的とするところは、微細なメモリセルと高耐圧の周辺回路を同一チップ上に安価に形成可能な半導体装置を提供することにある。
【００１１】
また、本発明は、微細なメモリセルと高耐圧の周辺回路を同一チップ上に安価に形成可能な半導体装置の製造方法を提供することにある。
【００１２】
【課題を解決するための手段】
上記問題点を解決するための本発明の第１の特徴は、
表面に溝を有する第１導電型の半導体基板と、
この溝に埋め込まれ第１の側面がこの溝の側面全面に接する第１の絶縁体と、
溝に埋め込まれ側面がこの第１の絶縁体の第１の側面に対向する第２の側面に接する第２の絶縁体と、
基板１の表面上に設けられ端が第１の絶縁体と接している絶縁膜と、
この絶縁膜の表面上に設けられ両端面が第１の絶縁体と接している導電体と、
半導体基板の表面を含む領域に設けられ、溝の側面の上部と接する第２導電型の半導体領域と、
第２の絶縁体の下方の基板に設けられ、基板の不純物濃度より高い不純物濃度を有する第１導電型の半導体領域とを有する半導体装置にある。
【００１３】
高密度集積回路において、電源電圧は３．３Ｖ〜１．８Ｖといった電圧が一般的であり、高い場合でも、５Ｖの電源電圧で動作するのが通例である。しかしながら、一部には非常に高い電圧を使用する半導体デバイスがある。例えばメモリセルの駆動に高い電圧を必要とするフラッシュメモリにおいては、ＮＯＲ型のフラッシュメモリでは１０Ｖ前後、ＮＡＮＤ型のフラッシュメモリでは２０Ｖ以上の高電圧を使用する。本発明の半導体装置においては、メモリセル内の微細な薄型素子分離領域を製造可能な方法によって、周辺回路の高い耐圧を必要とする駆動回路部の素子分離領域を製造でき、接合耐圧とフィールド（素子分離）反転耐圧を両者とも高く維持でき、周辺回路部においても素子分離幅を縮小できる。
【００１４】
本発明の第２の特徴は、メモリセル領域の素子分離領域用の第１の溝と、メモリセルの周辺回路領域の素子分離領域用の第２の溝を半導体基板上に同時に形成するステップと、
この第２の溝の側面全面にマスクとなる膜を形成し、同時に、第１の溝をこの膜で埋め込むステップと、
この膜をマスクに第２の溝の底部に半導体基板と同一導電型の不純物を注入するステップと、
第２の溝を酸化シリコンで埋め込むステップとを有する半導体装置の製造方法にある。
【００１５】
このことにより、素子分離の溝部を掘った後に、その溝部内を絶縁膜で埋め込んでしまう前に、フィールド反転及びパンチスルー防止用のチャネルストッパ用不純物を薄型素子分離領域の底部のみに、メモリセルの微細な素子分離領域には問題を引き起こさない方法で、かつ本来必要なリソグラフィ工程及び溝部酸化膜埋め込み工程を利用して、工程の増大の殆どない方法を用いて、素子分離用溝部の拡散層領域から離れた位置にチャネルストッパを導入する。
【００１６】
この離れた位置に導入する方法として、（１）溝型素子分離領域を埋め込む前に、リソグラフィを用いて限局した領域に導入する。また、（２）シリコン酸化膜を一部溝部内に埋め込み後にリソグラフィと併用して、イオン注入を行う事により自己整合的に、チャネルストッパ導入の際にイオン注入位置を離す量を制御できる方法である。
【００１７】
具体的には、本発明は、素子分離用の溝を形成するときに、溝を掘った後、溝部内を絶縁膜で埋め込む前に（１）リソグラフィあるいは（２）酸化膜をマスクとしてフィールド反転及びパンチスルー防止用のチャネルストッパ用不純物を必要領域に打ち込む事を特徴とする。この時、通常の製造工程に対して付加工程を最小限に抑制する方法を提供するものである。これによって、フィールド反転及びパンチスルー防止用のチャネルストッパ用不純物は溝型素子分離領域の底部のみに注入され、活性領域に形成される接合領域とは離れた位置に形成できる。また、通常必要な製造工程に対して何等付加的な工程は存在しない。従来、熱酸化で素子分離酸化膜を形成するいわゆるＬＯＣＯＳ法の場合、酸化前に注入したチャネルストッパが酸化時の熱工程で素子領域に拡散して接合容量の増大や接合耐圧の低下を招いたが、溝型素子分離法の場合、溝部分離領域への絶縁膜埋め込みは何らかの堆積方法で形成され、熱工程はＬＯＣＯＳ法に比較して非常に少ない為、この工程でイオン注入した為に、熱工程で大きな拡散をする事はない。なお、熱工程を極力避ける為に、溝部に絶縁膜を埋め込み後、同様の方法で導入する方法では厚い素子分離絶縁膜を貫通させる為、高い加速電圧が必要であり、注入後の不純物分布が深さ方向に広がって分布する為、後の熱工程での横方向への拡散も大きくなり好ましくない。本発明では低い加速電圧でイオン注入できる為に、不純物のイオン注入後の分布もタイトであり、後工程での横方向への広がりも抑制することができる。
【００１８】
また、工程数の増大を抑制しつつ、自己整合的に素子領域端部より一定距離離した位置にイオン注入できるもう一つの発明を述べる。素子分離用の溝を掘った後、必要に応じて薄い酸化膜を形成する。次に、必要に応じた膜厚の絶縁膜を溝内部に形成する。この膜厚は、後に注入するフィールド反転及びパンチスルー防止用のチャネルストッパ用不純物を、どの程度拡散層から離す必要があるかによって決まる。また、この絶縁膜は、製造工程数の増大と、素子への悪影響を引き起こさないように、そのまま溝部内の埋め込み絶縁膜として用いるのが大きな特徴である。従って、溝部内に形成、残存して問題を引き起こさない膜である事が必要で、通常溝部内の埋め込みに用いるシリコン酸化膜を用いる。
【００１９】
この絶縁膜を形成後、絶縁膜を通過する加速電圧でフィールド反転及びパンチスルー防止用のチャネルストッパ用不純物をイオン注入する。溝型素子分離領域の底部で、上に側壁状に前記絶縁膜が形成されている領域には注入されない。したがってフィールド反転及びパンチスルー防止用のチャネルストッパ用不純物は、接合が形成される活性領域より一定の距離離れた領域にイオン注入される事になる。この際に、フィールド反転及びパンチスルー防止用のチャネルストッパ用不純物を必要領域に打ち込むため、必要ない領域をカバーしてもよい。通常はリソグラフィ工程工程を行うのは同様である。また、活性領域及び溝型素子分離領域の側面等にチャネルストッパ用不純物が進入しないように活性領域上から一定の距離までリソグラフィ工程によってレジストカバーするのは最初の発明と同様である。但し、このレジストは素子領域にチャネルストッパ用不純物が打ち込まれない位置までにあれば良く、結果的に最初の発明より素子分離幅を小さく出来る場合が多い。詳細は実施例で説明する。この発明においても、溝部内の埋め込み用絶縁膜の堆積を２度に分割するものの、それ以外の通常のプロセスに対する製造工程の増大はなく実現できるものである。
【００２０】
チャネルストッパのイオン注入後、周辺回路の溝部内を完全に埋め込むように、酸化膜を堆積する。次にＣＭＰ法でシリコン窒化膜をストッパーとして上部の酸化膜を平坦化後、シリコン窒化膜を除去する。窒化膜下の多結晶Ｓｉ膜はゲート電極の少なくとも一部として用いる。
【００２１】
以上において、前者の発明では、リソグラフィでカバーする位置が、（電気的特性から注入時に離さなければいけない距離）＋（リソグラフィの合わせ余裕）で決まる。その場合、必要な素子分離幅は、［（電気的特性から注入時に離さなければいけいな距離）＋（リソグラフィの合わせ余裕）］ｘ２＋（分離に必要なチャネルストップ層の幅）となる。それに対して、後者は、リソグラフィでカバーする位置は、活性領域及び溝型素子分離領域の側面にチャネルストッパが打ち込まれなければ良く、またチャネルストッパの注入位置は部分的に埋め込んだ酸化膜の膜厚で決まるので、必要な素子分離幅は、［（電気的特性から注入時に離さなければいけいな距離）ｏｒ（リソグラフィの合わせ余裕）の大きい方］ｘ２＋（分離に必要なチャネルストップ層の幅）となり、前者の方法より縮小できる可能性がある。但し、前者の方法に比較して、後者は加速電圧を高くしなければならない為に、電気的特性から注入時に離さなければいけない距離が長くなる場合があるので、ケースバイケースでどちらの方法が良いか選択する必要がある。
【００２２】
このような方法で、拡散層とチャネルストッパ用不純物の濃い部分が接近しないように工夫する事で、接合耐圧を高い値に維持しつつ、高いフィールド反転電圧を維持できる。これにより、必要な耐圧に応じて、素子分離幅の増大を最小限に抑えつつ接合耐圧の向上を図る事ができるものである。
【００２３】
本発明の第２の特徴は、第１と第２の溝を形成するステップの前に、半導体基板上に絶縁膜、多結晶シリコン膜とシリコン窒化膜を積層するステップを実行することにより一層効果的である。このことにより、素子分離用の溝を形成するときに、活性領域上に酸化膜、多結晶Ｓｉ膜、窒化膜からなるキャップ材を自己整合的に形成できるからである。この酸化膜はゲート酸化膜、多結晶Ｓｉ膜はゲート電極の少なくとも一部に必要に応じて用いる事ができる。
【００２４】
本発明の第２の特徴は、多結晶シリコン膜がゲート電極の少なくとも一部として用いられることにより一層効果的である。このことにより、なお、キャップ材の多結晶シリコン膜は、そのままゲート電極の一部として用いる方法が特に高耐圧デバイスにおいては望ましい。溝型素子分離領域埋め込み工程後に、ゲート酸化、ゲート電極形成を行なう場合に比較して、ゲート電極が溝型素子分離領域内に落ち込んで、酸化膜や拡散層の表面耐圧の低下といった高耐圧が要求されるデバイスに望ましくない現象を回避できる利点もある。
【００２５】
本発明の第２の特徴は、マスクとなる膜がレジストであり、第２の溝を酸化シリコンで埋め込むステップにおいて、同時に、第１の溝を酸化シリコンで埋め込むことにより一層効果的である。このことにより、工程数を増やすことなく製造できる。
【００２６】
本発明の第２の特徴は、マスクとなる膜が酸化シリコンであり、第２の溝を酸化シリコンで埋め込むステップが、マスクとなる膜の上に酸化シリコンを成膜することにより一層効果的である。このことにより、マスクとなる膜も素子分離領域の全部と一部に利用できる。
【００２７】
本発明の第２の特徴は、半導体基板がｐ型半導体であれば、不純物がインジウムであることにより一層効果的である。また、半導体基板がｎ型半導体であれば、不純物がアンチモンであることにより一層効果的である。これらのことにより、不純物が拡散しにくいので局所的に素子分離領域を形成できる。なお、ここでいう基板とは素子の拡散層がその中に形成される基板として働く層の事であって、半導体基板中に形成されたWell層を指す場合もある事は勿論である。
【００２８】
【発明の実施の形態】
次に、図面を参照して、本発明の実施の形態について説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。また、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。
【００２９】
（第１の実施の形態）
図１は本発明の第１の実施の形態に係る半導体装置が有する周辺回路部の一例の上方からの透視図である。図２（ａ）は図１の半導体装置のＩ−Ｉ方向の断面図である。図２（ｂ）は図１の半導体装置のＩＩ−ＩＩ方向の断面図である。
【００３０】
本発明の第１の実施の形態に係る半導体装置は、
表面に溝を有する第１導電型の半導体基板１と、
その溝に埋め込まれ側面が基板１の表面より高い位置まで伸びている素子分離領域８、７と、
基板１の表面上に設けられ端が素子分離領域８、７と接しているシリコン酸化膜２と、
酸化膜２の表面上に設けられ両端面が素子分離領域８、７と接している第１の多結晶シリコン膜３と、
第１の多結晶シリコン膜３と素子分離領域８の表面上に設けられる第２の多結晶シリコン膜４と、
第２の多結晶シリコン膜４の表面上に設けられるタングステンシリサイド膜５と、
半導体基板１の表面を含む領域に設けられ、溝の側面の上部と接する第２導電型のソース・ドレイン領域１２、１３と、
半導体基板１の溝の下方領域に設けられ、半導体基板１の不純物濃度より高い不純物濃度を有する第１導電型のチャネルストップ領域９とで構成される。
【００３１】
第１と第２の多結晶シリコン膜３、４と、タングステンシリサイド膜５とでゲート電極を構成する。
【００３２】
図２（ｂ）に示すように、チャネルストップ領域９を、素子分離領域８の下方で、素子分離領域８の側面からある水平距離はなして配置している。このことにより、パンチスルーが防止できるだけでなく、領域１２、１３から領域９までの距離や電流の流れる経路が長くなるので、接合耐圧が低下することはない。また、この距離が長くなるだけでなく、領域９の領域１２等に対向する表面積が小さくなるので、接合容量が増大することはない。
【００３３】
図３乃至７は、本発明の第１の実施の形態に係る半導体装置を製造する方法を示す工程断面図である。なお、断面図は、半導体装置の周辺回路部の断面を用いている。以下に製造方法を説明する。
【００３４】
（イ）まず、図３（ａ）に示すように、ｐ型シリコン（Ｓｉ）基板１上に、ゲート絶縁膜となるシリコン酸化膜２、ゲート電極の一部となる第１の多結晶シリコン膜３、マスク材として機能するシリコン窒化膜１４を順次堆積する。それぞれのキャップ材の膜厚は例えば３０ｎｍ、１００ｎｍ、１０００ｎｍといった膜厚である。なお、メモリセル領域のゲート酸化膜厚は、周辺回路領域とは異なり、例えば10nmといった値になる。
【００３５】
次に、リソグラフィ工程とエッチングにより、素子分離領域８となる領域に溝１５を掘る。具体的にはシリコン窒化膜１４、第１の多結晶シリコン膜３、シリコン酸化膜２とシリコン基板１を順次エッチングする。素子分離用の溝１５と、第１の多結晶シリコン膜３、シリコン窒化膜１４は自己整合的に形成される。基板１中に掘る溝１５の深さは例えば３００ｎｍである。
【００３６】
これにより、周辺回路部では溝１５の開口幅は１．６μｍであり、メモリセル部では溝１５の開口幅は０．１５μｍで異なるものの、幅の異なる２種類の溝が形成される。また、溝部１５と、膜２、３すなわち活性領域は自己整合的に加工され、膜２は素子分離領域８への落ち込みは全くないように形成される。これは、メモリセルの微細化を実現できるだけでなく、活性領域のコーナー部を覆うように膜２が形成される事がない為、電界集中の効果によるメモリセル特性のバラツキを抑制する事ができる。
【００３７】
（ロ）素子分離用の溝１５を掘った後、図３（ｂ）に示すように、必要に応じて薄い酸化膜７を例えば熱酸化法により形成する。この膜７の膜厚は例えば１０ｎｍといった膜厚である。
【００３８】
（ハ）次に、図４（ａ）に示すように、フィールド反転及びパンチスルー防止用のチャネルストップ用不純物を必要領域に打ち込むため、チップ上の必要ない領域をカバーするリソグラフィ工程を行う。例えば、高電圧で動作するｎＭＯＳ領域のフィールド反転及びパンチスルー防止用のチャネルストップ用不純物の注入であれば、ｐＭＯＳ領域やメモリセルアレイ領域をカバーする。同時にまた、合わせて注入しようとしているｎＭＯＳ領域の活性領域にイオン注入がされないように活性領域をカバーする。そのリソグラフィ工程において、同時に、チャネルストッパーを導入しようとしている領域において、活性領域からある程度の距離Ｗ１、Ｗ２をもった領域に開口部を設けたレジスト１６、２６を形成する。この場合、リソグラフィ工程での、活性領域からレジスト１６、２６の端面までの距離Ｗ１（Ｗ２）の設計値は、Ｗｂ１（Ｗｂ２、電気的特性（接合耐圧、接合容量）から注入時に離さなければいけない距離）＋Ｗａ１（Ｗａ２、リソグラフィの合わせ余裕）の和以上の寸法が必要である。
【００３９】
次に、適切な加速電圧で、溝１５の底部にフィールド反転及びパンチスルー防止用のチャネルストッパ用不純物、例えばボロン（Ｂｏｒｏｎ）イオンをイオン注入で導入する。この時の加速電圧は、溝１５の底部のシリコン基板１中には十分な濃度が注入できるように酸化膜７を通過するのに必要最低限の電圧に設定する。この酸化膜７は例えば１０ｎｍといった膜厚であり、チャネルストップ用不純物がボロンであれば、４０ＫｅＶといった低い加速電圧で注入できる。ドーズ量は、例えば、１Ｅ１３ｃｍ−２から１Ｅ１４ｃｍ−２といった値である。これによって、フィールド反転及びパンチスルー防止用のチャネルストッパ用不純物は、溝１５の底部の、活性領域から一定距離Ｗ１、Ｗ２離れた位置のみに注入される。図４（ｂ）に示すように、レジスト１６、２６を除去し、注入不純物を活性化させるために熱処理を行うと、チャネルストップ領域９を溝１５の側面から水平距離で少なくとも電気的特性（接合耐圧、接合容量）から注入時に離さなければいけない距離Ｗｂ１、Ｗｂ２離れた位置に形成できる。このことにより、チャネルストップ領域９は活性領域に形成される接合領域から離れた位置に形成されることになる。また、低い加速電圧でイオン注入する為に、不純物のイオン注入後の分布も深さ方向にあまり広がらずにタイトな分布が実現できる為、後の熱処理工程での横方向への不純物のひろがりも抑制する事ができる。従って、耐圧確保の為に必要なリソグラフィ工程でのレジスト端部と活性領域の距離Ｗ１、Ｗ２を短く設定できる。なお、後の工程での不純物拡散をさらに抑制し、かつイオン注入時にも浅い分布を保つためにインジウム（Ｉｎ）を注入することが効果的である。また、素子分離が必要な領域がｐＭＯＳトランジスタ領域である場合は、チャネルストップ用の不純物にアンチモン（Ｓｂ）を用いることが効果的でインジウムと同様の効果を得ることができる。
【００４０】
（ニ）次に、図５（ａ）に示すように、素子分離領域の溝部１５内を、例えばＨＤＰ（Ｈｉｇｈ  Ｄｅｎｓｉｔｙ  Ｐｌａｓｍａ：高密度プラズマ）堆積法による酸化膜１８等で埋め込む。
【００４１】
（ホ）図５（ｂ）に示すように、さらに平坦化の為のＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｍｉｃａｌ  Ｐｏｌｉｓｈ）法を用いて、ＨＤＰで堆積した酸化膜１８を研磨して平坦にする。ＣＭＰにおいてはシリコン窒化膜１４を研磨のストップ材とすることで膜１４の表面の高さ付近に領域８の上面の高さを設定することができる。素子分離領域に埋め込まれている絶縁性埋め込み材８は活性領域端部に自己整合的に埋め込まれる。
【００４２】
（ヘ）図６（ａ）に示すように、シリコン窒化膜１４を除去する。この除去には、エッチャントとして、ホットリン酸といった薬液を用いれば、膜１４のみを容易に除去する事ができる。
【００４３】
（ト）図６（ｂ）に示すように、第２の多結晶シリコン膜４を堆積し、連続してタングステンシリサイド膜５を堆積する。次に、フォトリソグラフィ法とリアクティブイオンエッチング（ＲＩＥ）法を用いて図１の膜５に示すライン状に膜５、４、３を加工する。このことにより、トランジスタのゲート電極が形成できる。なお第二の多結晶シリコン層から上層のゲート構造や材料については、この実施例に限らず、いろいろな変形例があるが、それによって本発明の効果は何ら影響を受けなく、必要に応じたどのような構造でも良い事は勿論である。特にメモリセル部は第二の多結晶Si膜の下にONO絶縁膜が挿入されるといった具合に周辺回路部とは異なった構造になるのが通例である。
【００４４】
（チ）図７に示すように、不純物としてリン（Ｐ）をイオン注入して、高耐圧のｎＭＯＳＦＥＴのソース、ドレイン拡散層として機能するｎ型拡散層１２、１３を形成する。
【００４５】
（リ）最後に、図２の（ａ）（ｂ）に示すように、層間絶縁膜６を成膜し、膜６のｎ型拡散層１２、１３の上方にコンタクトプラグ１０を形成する。さらにプラグ１０に接続するように金属配線層１１を形成する。
【００４６】
一方、メモリセルアレイにおいては、これらの製造工程を経ることにより、チャネルストップ領域９は形成されることなく、幅の狭い素子分離領域が領域８と同時に形成できる。
【００４７】
（第２の実施の形態）
第２の実施の形態は、チャネルストップ用不純物のイオン注入位置を自己整合的に素子分離用の溝１５の端部から遠ざける事を可能とするものである。素子分離必要距離を第１の実施の形態より短くできる。
【００４８】
図８は本発明の第２の実施の形態に係る半導体装置が有する周辺回路部の一例の上方からの透視図である。図９（ａ）は図８の半導体装置のＩ−Ｉ方向の断面図である。図９（ｂ）は図８の半導体装置のＩＩ−ＩＩ方向の断面図である。
【００４９】
本発明の第２の実施の形態に係る半導体装置が、本発明の第１の実施の形態に係る半導体装置と異なる点は、素子分離領域８が溝１５の側面に沿って配置される第１の絶縁体２０と溝１５の中央に配置される第２の絶縁体２１とで２層構造に構成されている点である。そして、この点に関連して、図９（ｂ）に示すように、チャネルストップ領域１９が第２の絶縁体２１の下方に形成されている。すなわち、チャネルストップ領域１９は、素子分離領域２１の下方で、溝１５の側面から素子分離領域２０の幅Ｗｂ程度の水平距離をはなして配置されている。このことにより、パンチスルーが防止でき、領域１２、１３から領域１９までの距離や電流の流れる経路が長く確保できるので、接合耐圧が低下することはない。また、この距離が長くなるだけでなく、領域１９の領域１２等に対向する表面積が小さくなるので、接合容量が増大することはない。
【００５０】
図１０乃至１３は、本発明の第２の実施の形態に係る半導体装置を製造する方法を示す工程断面図である。なお、断面図は、半導体装置の周辺回路部の断面を用いている。以下に製造方法を説明する。
【００５１】
（イ）まず、図１０（ａ）に示すように、図３（ａ）と同様に、ｐ型シリコン（Ｓｉ）基板１上に、シリコン酸化膜２、第１の多結晶シリコン膜３、シリコン窒化膜１４を順次堆積する。次に、リソグラフィ工程とエッチングにより、素子分離領域８となる領域に溝１５を掘る。これにより、周辺回路部では開口幅１．６μｍ、メモリセル部では開口幅０．１５μｍの溝１５が形成される。次に、（ロ）図１０（ｂ）に示すように、薄い酸化膜７を例えば熱酸化法により形成する。
【００５２】
（ロ）次に、図１１（ａ）に示すように、必要に応じた膜厚Ｗｂのシリコン酸化膜２２を素子分離用の溝部領域１５内に形成する。この膜厚Ｗｂは、後に注入するフィールド反転及びパンチスルー防止用のチャネルストッパ用不純物を、どの程度、トランジスタの拡散層から離す必要があるかによって決める。例えば２００ｎｍといった膜厚で堆積する。この膜２２はＨＤＰ法によるシリコン酸化膜、あるいは減圧（ＬＰ）ＣＶＤ法によるシリコン酸化膜が代表的なものである。溝部１５の側面に制御性良く膜が形成できる事が必要になる。また、この膜２２をそのまま溝部１５内の埋め込み絶縁体２０として用いるので、オーバーハング形状になったり、溝部内に存在する事でいろいろな悪影響を素子に及ぼすような膜や堆積方法は用いる事ができない。
【００５３】
なお、メモリセルアレイにおいては、この膜２２の成膜により、幅の狭い素子分離領域を完全に埋め込むことができる。この膜２２のみでだい２の絶縁体２１を含むことなく素子分離領域を形成することができる。
【００５４】
（ハ）次に、図１１（ｂ）に示すように、フィールド反転及びパンチスルー防止用のチャネルストッパ用不純物を必要領域に打ち込むため、チップ上の必要ない領域をフォトレジスト２３、２４でカバーするリソグラフィ工程を行う。例えば、高電圧で動作するｎＭＯＳ領域のフィールド反転及びパンチスルー防止用のチャネルストッパ用不純物の注入であれば、ｐＭＯＳ領域やメモリセルアレイ領域をカバーする。同時にまた、合わせて注入しようとしているｎＭＯＳ領域の活性領域にイオン注入がされないように活性領域をカバーする。その場合、リソグラフィでのレジスト端の活性領域からの距離Ｗａの設計値は、リソグラフィの合わせ余裕の寸法が必要である。
【００５５】
次に膜２２の底部を通過する加速電圧でフィールド反転及びパンチスルー防止用のチャネルストッパ用不純物、例えばボロンを注入する。側壁状に絶縁膜２２が形成されている下の領域には注入されない。また活性領域上や溝型素子分離２２の側面部もフォトレジスト２３、２４でカバーされており不純物は注入されない。したがってフィールド反転及びパンチスルー防止用のチャネルストップ用不純物は、接合が形成される活性領域より一定の距離Ｗｂ離れた領域にのみにイオン注入される事になる。イオン注入時に活性領域から離す距離Ｗｂは堆積するシリコン酸化膜２２の膜厚で自己整合的に制御する事ができる。このとき、距離Ｗａが幅Ｗｂに等しいか小さければ、溝の両側から距離Ｗｂを自己整合的に設定できる。また、距離Ｗａが幅Ｗｂより大きければ、溝の側面の一方は距離Ｗｂで自己整合的に設定で、溝の側面の他方は距離Ｗａ以下で距離Ｗｂを超えるように自己整合的に設定できる。
【００５６】
すなわち、第１の実施の形態と異なり、第２の実施の形態ではイオン注入時に、ある程度の膜厚のシリコン酸化膜２２を通過させる必要があるので、加速電圧を高くする必要がある。その加速電圧においては、活性領域上のキャップ材を、イオン注入時にフィールド反転及びパンチスルー防止用のチャネルストッパ用不純物イオンが通過してしまう恐れがある為、本実施例のように活性領域上をリソグラフィ工程によってフォトレジストでカバーする。レジストの端部はリソグラフィの合わせズレが起きたとしても活性領域を保護できれば良い。側壁絶縁膜２２を形成しないでチャネルストッパ９を活性領域から離したい第１の実施の形態の場合、レジスト２３、２４端部の設計値は（離したい距離、Ｗｂ１）＋（合わせ余裕、Ｗａ１）の和の距離が必要になるが、側壁絶縁膜２２を用いる場合、活性領域からチャネルストップ不純物のイオン注入位置を離したい距離Ｗｂは側壁絶縁膜の膜厚で自己整合的に規定できるので、活性領域に打ち込まれない為、レジスト端が活性領域にかからないような合わせ余裕の確保だけで良い。
【００５７】
（ニ）次に、図１２（ａ）に示すように、素子分離領域の溝部１５内を、例えばＨＤＰ堆積法による酸化膜２８で埋め込む。
【００５８】
（ホ）図１２（ｂ）に示すように、ＣＭＰ法を用いて、酸化膜２８と２２を研磨して平坦にする。
【００５９】
（ヘ）図１３（ａ）に示すように、シリコン窒化膜１４を除去する。次に、第２の多結晶シリコン膜４を堆積し、連続してタングステンシリサイド膜５を堆積する。フォトリソグラフィ法とリアクティブイオンエッチング（ＲＩＥ）法を用いて図８の膜５に示すライン状に膜５、４、３を加工する。
【００６０】
（ト）図１３（ｂ）に示すように、不純物としてリン（Ｐ）をイオン注入して、高耐圧のｎＭＯＳＦＥＴのソース、ドレイン拡散層として機能するｎ型拡散層１２、１３を形成する。
【００６１】
（チ）最後に、図９の（ａ）（ｂ）に示すように、層間絶縁膜６を成膜し、膜６のｎ型拡散層１２、１３の上方にコンタクトプラグ１０を形成する。さらにプラグ１０に接続するように金属配線層１１を形成する。
【００６２】
一方、メモリセルアレイにおいては、これらの製造工程を経ることにより、チャネルストップ領域１９は形成されることなく、幅の狭い素子分離領域が第１の絶縁体２０と同時に形成できる。なお通常、メモリセルを形成する場合には本実施例で述べた工程以外に、メモリセルを形成する為の付加工程が多数追加されるが、本発明の趣旨に関係の無い部分は割愛してあり、いちいち図示しない。チャネルストッパー形成と素子分離領域形成後の工程については、必要に応じた各種変形例がある事は勿論である。
【００６３】
上記のように、本発明は２つの実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【００６４】
【発明の効果】
以上説明したように、本発明によれば、微細なメモリセルと高耐圧の周辺回路を同一チップ上に安価に形成可能な半導体装置を提供できる。すなわち、本発明を用いる事で、高電圧を用いる半導体集積回路において、その素子分離スペースの縮小を行う事ができ、チップ面積を縮小できるので、コストを削減する事ができる。
【００６５】
また、本発明によれば、微細なメモリセルと高耐圧の周辺回路を同一チップ上に安価に形成可能な半導体装置の製造方法を提供できる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係る半導体装置の上方からの透視図である。
【図２】本発明の第１の実施の形態に係る半導体装置の断面図である。
【図３】本発明の第１の実施の形態に係る半導体装置の製造工程毎の断面図（その１）である。
【図４】本発明の第１の実施の形態に係る半導体装置の製造工程毎の断面図（その２）である。
【図５】本発明の第１の実施の形態に係る半導体装置の製造工程毎の断面図（その３）である。
【図６】本発明の第１の実施の形態に係る半導体装置の製造工程毎の断面図（その４）である。
【図７】本発明の第１の実施の形態に係る半導体装置の製造工程毎の断面図（その５）である。
【図８】本発明の第２の実施の形態に係る半導体装置の上方からの透視図である。
【図９】本発明の第２の実施の形態に係る半導体装置の断面図である。
【図１０】本発明の第２の実施の形態に係る半導体装置の製造工程毎の断面図（その１）である。
【図１１】本発明の第２の実施の形態に係る半導体装置の製造工程毎の断面図（その２）である。
【図１２】本発明の第２の実施の形態に係る半導体装置の製造工程毎の断面図（その３）である。
【図１３】本発明の第２の実施の形態に係る半導体装置の製造工程毎の断面図（その４）である。
【図１４】従来の半導体装置の断面図である。
【符号の説明】
１、１０１  ｐ型シリコン基板
２  シリコン酸化膜
３  第１の多結晶シリコン膜
４  第２の多結晶シリコン膜
５  タングステンシリサイド（ＷＳｉ）ゲート
６  層間絶縁膜
７  シリコン酸化膜
８、１０８  素子分離領域、素子分離絶縁体
９、１９  チャネルストップ領域
１０  コンタクトプラグ
１１  金属配線層
１２、１１２  ｎ型拡散層、ソース領域
１３、１１３  ｎ型拡散層、ドレイン領域
１４  マスク材、窒化シリコン膜
１５  溝
１６、２６  フォトレジスト
１７  イオンビーム
１８  シリコン酸化膜
２０  第１の絶縁体
２１  第２の絶縁体
２２  シリコン酸化膜
２３、２４  フォトレジスト
２５  イオンビーム
２８  シリコン酸化膜
１０２、１０３  ｐ型基板領域
１０９  ｐ型チャネルストップ層
【図１】
0003860408.tif 000002
【図２】
0003860408.tif 000003
【図３】
0003860408.tif 000004
【図４】
0003860408.tif 000005
【図５】
0003860408.tif 000006
【図６】
0003860408.tif 000007
【図７】
0003860408.tif 000008
【図８】
0003860408.tif 000009
【図９】
0003860408.tif 000010
【図１０】
0003860408.tif 000011
【図１１】
0003860408.tif 000012
【図１２】
0003860408.tif 000013
【図１３】
0003860408.tif 000014
【図１４】
0003860408.tif 000015