(57)【特許請求の範囲】
【請求項１】
ゲート制御用パルス信号に応答してオン、オフ制御される半導体スイッチング素子を含んで成り該半導体スイッチング素子のオン、オフ動作に従って直流電源から放電加工間隙に加工用パルスエネルギーを供給するためのスイッチング回路を保護するための保護回路であって、
クロックパルスを出力するクロックパルス発生手段と、
前記ゲート制御用パルス信号に応答し前記ゲート制御用パルス信号によって前記半導体スイッチング素子が導通状態に制御される期間中だけリセット状態が解除され前記クロックパルスの発生数を計数する計数手段と、
前記ゲート制御用パルス信号に応答し前記ゲート制御用パルス信号によって前記半導体スイッチング素子が導通状態に制御される期間中だけリセット状態が解除され前記計数手段の計数結果が所定値に達したときに生じる所定のレベル状態をラッチするラッチ手段と、
該ラッチ手段に応答し該ラッチ手段が前記所定のレベル状態をラッチしている期間中は前記ゲート制御用パルス信号に応答して前記半導体スイッチング素子がオン状態となるのを禁止する手段と
を備えて成っていることを特徴とする放電加工装置用スイッチング回路の保護回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、放電加工間隙に加工用パルスエネルギーを供給するためのスイッチング回路を（過電流による破損から）保護するための保護回路に関するものである。
【０００２】
【従来の技術】
被加工物を放電加工するための加工用パルスエネルギーを直流電源から放電加工間隙に繰り返し供給するため、直流電源を放電加工間隙にスイッチング回路を介して接続しておき、このスイッチング回路を所要の繰り返し時間間隔でオン、オフ制御するようにした構成が従来から採用されてきている。放電加工装置においてこのような目的で用いられている従来のスイッチング回路は、ゲート制御回路からのゲート制御パルス信号に応答してオン、オフ制御される半導体スイッチング素子を用いて構成されているため、何らかの理由で半導体スイッチング素子のオン、オフ制御動作にエラーが生じて半導体スイッチング素子に予定よりも長い時間電流が連続的に流れるとそこでの過度の電力損失により焼損事故等を生じることになる。
【０００３】
このような損傷事故が生じるのを防止するため、半導体スイッチング素子がオン状態のときにそこに流れる電流のレベルを制限するようにした回路構成、或いは、半導体スイッチング素子に流れる電流のレベルをモニターしておき、半導体スイッチング素子に過大な電力損失が生じることのないようゲート制御信号を制御するようにした回路構成が従来公知である。
【０００４】
【発明が解決しようとする課題】
しかしながら、前者の回路構成では、半導体スイッチング素子と直列に抵抗器を設けることなしに放電加工間隙へ供給される加工用パルスエネルギーをそのオン時間の制御のみで制御するようにした無抵抗方式のスイッチング回路には適用することができない。一方、後者の回路構成によると、検出した電流値によるゲート制御信号への補正にエラーが生じたり或いは雑音等が影響する等して、半導体スイッチング素子をオンとするためのゲート制御信号の時間幅が予定の時間幅よりも長くなってしまった場合には半導体スイッチング回路を保護することができない場合が生じる。
【０００５】
本発明の目的は、したがって、放電加工間隙に加工用パルスエネルギーを供給するためのスイッチング回路の構成内容によらずスイッチング回路に流れる電流によってスイッチング回路が破損するのを確実に護ることができるようにした、放電加工装置用スイッチング回路の保護回路を提供することにある。
【０００６】
【課題を解決するための手段】
上記課題を解決するための本発明の特徴は、ゲート制御用パルス信号に応答してオン、オフ制御される半導体スイッチング素子を含んで成り該半導体スイッチング素子のオン、オフ動作に従って直流電源から放電加工間隙に加工用パルスエネルギーを供給するためのスイッチング回路を保護するための保護回路であって、クロックパルスを出力するクロックパルス発生手段と、前記ゲート制御用パルス信号に応答し前記ゲート制御用パルス信号によって前記半導体スイッチング素子が導通状態に制御される期間中だけリセット状態が解除され前記クロックパルスの発生数を計数する計数手段と、前記ゲート制御用パルス信号に応答し前記ゲート制御用パルス信号によって前記半導体スイッチング素子が導通状態に制御される期間中だけリセット状態が解除され前記計数手段の計数結果が所定値に達したときに生じる所定のレベル状態をラッチするラッチ手段と、該ラッチ手段に応答し該ラッチ手段が前記所定のレベル状態をラッチしている期間中は前記ゲート制御用パルス信号に応答して前記半導体スイッチング素子がオン状態となるのを禁止する手段とを備えて成っている点にある。
【０００７】
所定値は、半導体スイッチング素子に予定した時間を大幅に越えて電流が連続的に流れて自らが破損し、又はスイッチング回路の他の部分がそのために破損したりすることがないようにするため、スイッチング回路に使用されている素子の定格等を考慮したその時の加工用パルス電流に対する最大許容時間を越えないように適宜に定めることができる。
【０００８】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態の一例につき詳細に説明する。
【０００９】
図１は、本発明による保護回路を備えたワイヤカット放電加工装置の実施の形態の一例を示す概略構成図である。Ｗは被加工物、Ｅはワイヤー電極、５ａは放電加工用パルスエネルギーを供給するための直流電源でその負極は一対の通電コマＫ１、Ｋ２によってワイヤー電極Ｅと電気的に接続されている。直流電源５ａの正極は、ダイオードＤ及びスイッチング素子ＴＲＡから成るスイッチング回路ＳＷを介して被加工物Ｗに接続されている。
【００１０】
スイッチング素子ＴＲＡは、所要の電流容量を確保するために複数のＦＥＴ素子から成っているが、これらのＦＥＴ素子はゲート制御回路３からの一組のゲート制御パルス信号Ｇａｔｅ１＋、Ｇａｔｅ１−に応答して同時にオン、オフ制御されるため、図１では１つのスイッチング素子として示されている。本実施の形態では、スイッチング素子ＴＲＡは、ＦＥＴ素子１６個を１組として２組を用いて構成されている。各ＦＥＴ素子の耐電圧は５００Ｖ、各定格電流は２０Ａ、パルス電流で５０Ａである。したがって、スイッチング素子ＴＲＡによって１６００Ａのピーク電流が供給できる。もしこれらのＦＥＴ素子がオンし続けると、スイッチング回路ＳＷ中に電流制限抵抗が含まれていないので、そこに流れる電流が増加し続けてこれらのＦＥＴ素子が破損する上にスイッチング回路ＳＷが燃えてしまう。このような事故が生じるのを防止するため、保護回路７が設けられている。
【００１１】
ゲート制御回路３から出力されるゲート制御信号Ｇａｔｅ２は、電流制限抵抗器Ｒと共に別のスイッチング回路を構成するスイッチング素子ＴＲＢをオン、オフ制御するための信号であり、スイッチング素子ＴＲＢがオンとなると直流電源５ｂの電圧が放電加工間隙Ｇに印加され、これにより放電加工間隙Ｇにおいて放電が開始せしめられる。放電加工間隙Ｇにおいて放電が開始されたか否かは、検出回路４において検出され、検出回路４で放電の開始が検出されるとスイッチング素子ＴＲＢはオフとされ、ゲート制御パルス信号Ｇａｔｅ１＋、Ｇａｔｅ１−が出力されてスイッチング素子ＴＲＡがオンとなる。
【００１２】
７は本発明により構成された保護回路である。保護回路７は、ゲート制御回路３の誤動作により又は外部からの雑音の影響等によりゲート制御パルス信号Ｇａｔｅ１＋、Ｇａｔｅ１−が予定したタイミングで「Ｌ」レベルにならず、スイッチング素子ＴＲＡが予定のオン時間を超えて閉状態となり、これにより流れる電流によってスイッチング回路ＳＷが損傷するという事態が生じるのを確実に防止する目的で設けられている。
【００１３】
なお、１は、キーボード等から成る入力装置とＣＲＴ表示装置（いずれも図示せず）とを具えて成る公知の構成の数値制御装置であり、放電加工のための電気的加工条件の設定がここで行われ、電気的加工条件の設定信号がゲート制御回路３に送られる。
【００１４】
外部記憶装置（ＨＤＤ）２は、保護回路７から後述するようにして出力されて数値制御装置１に入力されるエラー信号ＧＥｒｒの発生を記録しておくために用いられている。エラー信号ＧＥｒｒが数値制御装置１に送られてくると、図示しないＣＲＴ表示装置上に異常の発生を表示すると共に、その発生回数或いは発生頻度、その時使用されていた加工条件などが加工の履歴として外部記憶装置２に保存される。
【００１５】
次に、図２及び図３を参照して保護回路７の構成について説明する。
【００１６】
ノイズ等の影響を受け難くする目的で、ゲート制御回路３の１組の出力ライン３Ａ、３Ｂに同時に出力される１組のゲート制御パルス信号Ｇａｔｅ１＋、Ｇａｔｅ１−は、ラインレシーバ７１によってスイッチング素子ＴＲＡのオン、オフを制御するための所要のゲート制御パルス信号Ｇａｔｅ１ｂとして取り出され（図３（Ｂ））、アンドゲート７６の一方の入力端子７６Ａに印加される。
【００１７】
７２は２ＭＨｚのクロックパルスＣＬＫ（図３（Ａ））を出力するクロック発生器であり、クロックパルスＣＬＫは、ゲート制御パルス信号Ｇａｔｅ１ｂがリセット信号ＣＬＲ／（図３（Ｃ））としてそのリセット端子Ｒに印加されているカウンタ７３のクロック入力端子ＣＫに与えられている。なお、本実施の形態では、クロックパルス信号ＣＬＫは、ゲート制御パルス信号Ｇａｔｅ１ｂとは同期していない。
【００１８】
カウンタ７３は、リセット信号ＣＬＲ／が「Ｌ」レベルの場合にリセット状態とされ、リセット信号ＣＬＲ／が「Ｈ」レベルとなったときにそのリセット状態が解除され、クロック入力端子ＣＫに入力されるクロックパルスＣＬＫの個数を計数する。カウンタ７３はその計数値が所定値ｎに達したときに出力端子Ｑのレベルが「Ｈ」となるように構成されている。この所定値ｎの設定方法については後述する。なお、カウンタ７３はシフトレジスタにて構成することも可能である。
【００１９】
７４は出力端子Ｑの出力に応答して動作するラッチ回路で、そのリセット端子Ｒにはリセット信号ＣＬＲ／が印加されており、カウンタ７３の場合と同様に、ラッチ回路７４はリセット信号ＣＬＲ／が「Ｌ」レベルとなったときにリセットされる。したがって、リセット信号ＣＬＲ／が「Ｈ」レベルとなっている場合にはラッチ回路７４のリセット状態は解除されており、出力端子Ｑのレベルが「Ｈ」となると、ラッチ回路７４はこの「Ｈ」レベルの状態をラッチし、この「Ｈ」レベルの信号をその出力端子ＯＵＴからエラー信号ＧＥｒｒとして出力する。
【００２０】
エラー信号ＧＥｒｒは、先に説明したように数値制御装置１に送られると共に、インバータ７５でレベル反転してイネーブル信号ＧＥｎｂとされ、イネーブル信号ＧＥｎｂはアンドゲート７６の他方の入力端子７６Ｂに印加される。アンドゲート７６は、イネーブル信号ＧＥｎｂ及びゲート制御パルス信号Ｇａｔｅ１ｂに応答し、スイッチング素子ＴＲＡをオン、オフ制御するための制御信号Ｇａｔｅ１（図３（Ｆ））がアンドゲート７６から出力され、スイッチング素子ＴＲＡのゲート電極に印加される。
【００２１】
次に、図２に示した保護回路７の動作について、図３を参照しながら説明する。
【００２２】
ゲート制御回路３では、数値制御装置１から送られてくる電気的加工条件に従ってスイッチング素子ＴＲＡを繰り返しオン、オフさせるために必要なゲート制御パルス信号Ｇａｔｅ１＋、Ｇａｔｅ１−を出力し、保護回路７のラインレシーバ７１によってゲート制御パルス信号Ｇａｔｅ１ｂが得られている。本実施の形態では、スイッチング素子ＴＲＡのオン制御時間の長さはＴＧ（図３（Ｂ）参照）に定められている。
【００２３】
したがって、時点Ｔ１においてゲート制御パルス信号Ｇａｔｅ１ｂのレベルが「Ｌ」から「Ｈ」になると、アンドゲート７６の一方の入力端子７６Ａのレベルが「Ｈ」となる。これと同時にカウンタ７３及びラッチ回路７４のリセット状態が解除される。このときカウンタ７３の計数値は０であるから、出力端子Ｑのレベルは「Ｌ」であり、ラッチ回路７４の出力端子ＯＵＴのレベルもまた「Ｌ」である。この結果、イネーブル信号ＧＥｎｂのレベルは「Ｈ」となってアンドゲート７６の他方の入力端子７６Ｂのレベルが「Ｈ」となるので、制御信号Ｇａｔｅ１のレベルが「Ｈ」となって、スイッチング素子ＴＲＡがオンとなり、放電加工間隙Ｇには直流電源５ａから高レベルの放電加工電流が流れ込む。
【００２４】
カウンタ７３にセットされる所定値ｎは、ゲート制御パルス信号Ｇａｔｅ１ｂのパルス幅が、すなわちスイッチング素子ＴＲＡのオン時間が、スイッチング回路ＳＷに対する最大許容オン時間ＯＮＭＡＸを超えたか否かを判別するための数として定められるものであり、クロックパルスＣＬＫの周期をｔ（図２（Ａ）参照）としたとき、ＯＮＭＡＸ／ｔカウント目がｎに設定されている。
【００２５】
図３に示す例では、ゲート制御パルス信号Ｇａｔｅ１ｂは時点Ｔ１において「Ｈ」レベルとなった後、所定のオン時間ＴＧ経過後の時点Ｔ２で「Ｌ」になっている。このため、カウンタ７３のカウント値はｎより小さい４であり、したがって、出力端子Ｑが「Ｈ」となる前にカウンタ７３がリセットされることになる。この結果、エラー信号ＧＥｒｒは出力されず、アンドゲート７６からはゲート制御パルス信号Ｇａｔｅ１ｂがそのまま制御信号Ｇａｔｅ１として出力される（図３（Ｂ）、（Ｃ）、（Ｄ））。
【００２６】
次に、何らかの理由により、時点Ｔ３で「Ｈ」レベルとなったときのゲート制御パルス信号Ｇａｔｅ１ｂのパルス幅がＴＧより大きくなりＯＮＭＡＸを超えるＴＢとなってしまった場合の動作について説明する。
【００２７】
カウンタ７３及びラッチ回路７４のリセット状態は時点Ｔ３において解除され、カウンタ７３においてクロックパルスＣＬＫの計数が０から開始される。カウンタ７３での計数値が４になってもゲート制御パルス信号Ｇａｔｅ１ｂのレベルが「Ｌ」とならないため、カウンタ７３の計数値がさらに増加し、時点Ｔ４においてｎとなるとその出力端子Ｑが「Ｈ」レベルとなり、ラッチ回路７４の出力端子ＯＵＴから出力されるエラー信号ＧＥｒｒのレベルが「Ｈ」となる（図３（Ｄ））。この結果、イネーブル信号ＧＥｎｂのレベルがＴ４で「Ｌ」となり、アンドゲート７６が閉じられるので、ゲート制御パルス信号Ｇａｔｅ１ｂのレベルが「Ｈ」状態のままであっても制御信号Ｇａｔｅ１のレベルは「Ｌ」となり、スイッチング素子ＴＲＡが強制的にオフとされ、スイッチング回路ＳＷに損傷を生じることが確実に防止される。
【００２８】
スイッチング回路ＳＷを介して高レベルの電流を短期間繰り返し放電加工間隙Ｇに供給する構成においては、スイッチング素子ＴＲＡのＯＮ時間が若干長くなっただけでもスイッチング回路ＳＷの焼損などの事故を生じることになるが、保護回路７を用いることにより、ゲート制御パルス信号Ｇａｔｅ１ｂのパルス幅が予定値ＴＧよりどんなに大きくなってもカウンタ７３において設定された計数値ｎによって定まる時間ｎ×ｔを越えてスイッチング素子ＴＲＡがオン状態を連続して持続することがない。すなわち、スイッチング素子ＴＲＡのオン時間がスイッチング回路ＳＷに対する最大許容時間ＯＮＭＡＸを越えるのを確実に防止できるので，スイッチング回路ＳＷの破損や焼損を確実に防止することができる。したがって、例えばスイッチング素子が破損した場合、それを実装している基板の焼損が生じて基板の交換が必要となるのでメンテナンスに不都合であるが、保護回路７を用いればこのような不都合を生じさせることがない。
【００２９】
また、スイッチング回路が本実施の形態に示したように無抵抗回路としてスイッチング回路中の抵抗分を少なくし、放電電流の立ち上がりを早くして、高いエネルギーを持つ放電の回数を多くして加工速度の改善を図るようにした場合、１０００Ａを１μｓｅｃ位で立ち上げるため、これ以上小さくできない回路の抵抗分に対して２８０Ｖと基準電圧を高くすることで所望の立ち上がり時間と電流値を得ている。しかしこの場合飽和電流が１４０００Ａとなり、これを流すためには、スイッチング素子ＴＲＡを構成する各ＦＥＴ素子のピーク電流を５０Ａとすると、ＦＥＴ素子の数は２８０個となってしまう。これはコスト面や設計上不都合であり、実際にはＦＥＴ素子の数は所望の電流値から数十個に減らし、ピーク電流以上流れないような範囲のパルスを制御されたゲート制御パルス信号として上位から与えている。ところが電気的なノイズや制御ソフトウェアのバグなど、何らかの原因でゲート制御パルス信号の時間幅が長くなってしまった場合にはＦＥＴ素子が過電流により破損してしまう。保護回路７を用いればこのような現象を上述の如くして有効に防ぐことができる。
【００３０】
以上、本発明を無抵抗方式のスイッチング回路の保護のための実施の形態について説明したが、本発明はこの実施の形態に限定されるものではなく、他の種々の形式のスイッチング回路に対しても同様にして適用することができ、同様の効果を得ることができる。
【００３１】
また、形彫り放電加工装置において電流制限抵抗を備えた方式のスイッチング回路に本発明の技術思想を利用すれば、何らかの原因で設定された加工パルス時間以上のゲート制御信号がスイッチング回路に与えられ、正常な放電が所定時間以上継続してアーク放電に移行し被加工物に損傷を与えるという問題も防止することが出来る。この場合、設定ゲート制御パルス時間を基にカウントするクロックパルス数を適宜設定できる回路を付加すれば良いことは、容易に本発明構成から理解できるであろう。
【００３２】
【発明の効果】
本発明によれば、上述の如く、スイッチング回路を構成するスイッチング素子のオン、オフ制御のためのゲート制御パルス信号のパルス幅が何らかの原因で広くなってしまったとしても、スイッチング回路に流れる電流の通電時間を所定の許容時間以下に確実に抑えることができるので、スイッチング回路の損傷や焼損の事故を確実に防止することができる。
【００３３】
一般にスイッチング素子の破損等が生じた場合、それを実装している基板の焼損が生じるため、基板の交換が必要となりメンテナンス上手間が掛かることになるが、本発明によれば、このような基板交換を殆どなくすことができる。したがって、上述したメンテナンスにおける手間の増大を懸念することなしにスイッチング素子の数を減らしてスイッチング素子１個当りに流す電流の値を大きくすることができるので、放電加工装置のコスト面、性能面における向上を図ることができる。
【図面の簡単な説明】
【図１】本発明による保護回路を具えたワイヤカット放電加工装置の実施の形態の一例を示す概略構成図。
【図２】図１に示した保護回路の詳細回路図。
【図３】図２の各部における信号の波形図。
【符号の説明】
５ａ  直流電源
７２  クロック発生器
７３  カウンタ
７４  ラッチ回路
７５  インバータ
７６  アンドゲート
ＣＬＫ  クロックパルス
ＣＬＲ／  リセット信号
Ｇ  放電加工間隙
Ｇａｔｅ１  制御信号
Ｇａｔｅ１＋、Ｇａｔｅ１−、Ｇａｔｅ１ｂ  ゲート制御パルス信号
ＧＥｎｂ  イネーブル信号
ＧＥｒｒ  エラー信号
ＳＷ  スイッチング回路
ＴＲＡ  スイッチング素子
【図１】
0003830655.tif 000002
【図２】
0003830655.tif 000003
【図３】
0003830655.tif 000004