(57)【特許請求の範囲】
【請求項１】
Ｎ（自然数）個のメモリブロックと、
前記各メモリブロックより出力される複数個のデータを並列に入力して、順次直列に出力するＮ個のパイプラインブロックと、
前記各パイプラインブロックより出力されるデータをデータ出力ピンに伝送するＮ個の出力ドライバと、
メモリ装置が直接アクセステストモードで動作する場合に、第ｉ（Ｎより小さい整数）番目のパイプラインブロックより出力されるデータが、テストクロックに同期して第ｉ＋１番目のパイプラインブロックに入力されるように、第ｉ番目のパイプラインブロックの出力線を第ｉ＋１番目のパイプラインブロックの入力線に接続するＮ個のテストモード制御手段とを備え、
前記パイプラインブロックのそれぞれは、
前記メモリブロックより出力されるデータをラッチして出力する複数個のラッチ部であって、奇数番目及び偶数番目のラッチ部がそれぞれ並列に連結されるラッチ部と、
前記奇数番目及び偶数番目のラッチ部より出力されるデータをそれぞれ入力して、その一方を選択的に出力する選択手段とを備えることを特徴とする半導体メモリ装置。
【請求項２】
前記選択手段は、前記奇数番目及び偶数番目のラッチ部より出力されるデータのうちいずれか１つを、前記テストクロックに応答して選択的に出力するマルチプレクサを備えることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項３】
前記ラッチ部のそれぞれは、メモリブロックより入力されるデータを保存し、テスト読出し信号の活性化に応答して出力するラッチと、前記ラッチより出力されるデータと他のラッチ部より入力されるデータとのいずれか１つを、前記テスト読出し信号の状態に応答して選択して出力するマルチプレクサと、前記マルチプレクサより出力されるデータをテストクロックに同期して出力するフリップフロップとを備えることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項４】
前記テストモード制御手段は、前記メモリ装置が直接アクセステストモードで動作する場合にアクティブされるテストモード制御信号に基づいて制御され、偶数番目のラッチ部及び奇数番目のラッチ部のそれぞれに直列に結ばれた２つのスイッチング素子を備えることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項５】
前記スイッチング素子は、トライステートバッファであることを特徴とする請求項４に記載の半導体メモリ装置。
【請求項６】
前記スイッチング素子は、伝送ゲートであることを特徴とする請求項４に記載の半導体メモリ装置。
【請求項７】
Ｎ（自然数）個のメモリブロック及び各メモリブロックより出力される複数個のデータを入力して順次出力するＮ個のパイプラインブロックを有する半導体メモリ装置のテスト方法であって、
Ｎ個のメモリブロックのデータをＮ個のパイプラインブロックのそれぞれに、該データの奇数番目のビットと偶数番目のビットとを分けて並列に出力する段階と、
第ｉ（Ｎより小さい自然数）番目のパイプラインブロックのデータの奇数番目のビットと偶数番目のビットとを、第ｉ＋１番目のパイプラインブロックの奇数番目のビットと偶数番目のビットとに直列に伝送しながら、第Ｎ番目のパイプラインブロックのデータの奇数番目のビットと偶数番目のビットとを交互に選択して出力する段階とを備えることを特徴とする半導体メモリ装置のテスト方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体メモリ装置に係り、特に、直接アクセスモードテストによりメモリセルをテストする半導体メモリ装置及び該装置のテスト方法に関する。
【従来の技術】
製造済みの半導体メモリ装置は、普通、測定システムを用いてDC、AC及び機能テストを受けることになっている。中でも、機能テストは、メモリチップ内のセル及び回路が正常に動作するかどうかを判断するためのものであって、メモリに所定のデータを書き込んだ後に、書き込まれたデータを読出し、読出されたデータをメモリに書き込んだデータと比較する。
【０００２】
近年開発された高速メモリ装置は、従来のDRAM（Dynamic Random Access Memory）とは異なって、外部信号を入力する入出力部と、前記入出力部より出力される指令によりこれをデコーディングするインタフェースロジック部、及びDRAMコア部から構成される。この高速メモリ装置におけるDRAMコア部の機能をテストするためには、主に直接アクセスモードテスト（Direct Access Test Mode）が使用されている。直接アクセスモードテストとは、低周波テスト装備より出力されるテスト信号を、インタフェースロジックをバイパス（bypass）させてメモリセルに直接接続させることにより、メモリセルをテストする方法である。このように、インタフェースロジックを介することなく、最小限に必要な信号のみ入力してメモリセルをテストすることから、直接アクセスモードによりテストを行なうとテストの速度が速くなる。
【０００３】
【発明が解決しようとする課題】
しかし、従来の直接アクセスモードテスト方法では、１つのデータ出力ピンに、テスト装備に設けてある１つのテストピンを割当てることになっている。このため、テストピンの本数が制限されているテスト装備においては、一回にテストできる高速メモリ装置の個数が限られてしまう。
【０００４】
例えば、テストピンの本数が144本のテスト装備において、x9、すなわち、データ出力ピンの個数が9本の高速メモリ装置をテストしたいとき、16個の高速メモリ装置を一回にテストでき、x16の場合は8個の高速メモリ装置を一回にテストできる。このように、データ出力ピンの個数が多くなるにつれて、一回にテストできる高速メモリ装置の個数が減り、多数のメモリ装置をテストしたいときには、これにかかる時間が長くなってしまう。。
【０００５】
本発明が達成しようとする技術的課題は、直接アクセスモードテストにおいて、データの出力されるピンの本数が減少された半導体メモリ装置を提供することにある。
【０００６】
本発明が達成しようとする他の技術的課題は、一回にテストされるメモリ装置の個数が増加できる半導体メモリ装置のテスト方法を提供することにある。
【課題を解決するための手段】
前記技術的課題を達成するための本発明に係る半導体メモリ装置は、Ｎ（自然数）個のメモリブロックと、前記各メモリブロックより出力される複数個のデータを並列に入力して、順次直列に出力するＮ個のパイプラインブロックと、前記各パイプラインブロックより出力されるデータをデータ出力ピンに伝送するＮ個の出力ドライバと、メモリ装置が直接アクセステストモードで動作する場合に、第ｉ（Ｎより小さい整数）番目のパイプラインブロックより出力されるデータが、テストクロックに同期して第ｉ＋１番目のパイプラインブロックに入力されるように、第ｉ番目のパイプラインブロックの出力線を第ｉ＋１番目のパイプラインブロックの入力線に接続するＮ個のテストモード制御手段とを備え、前記パイプラインブロックのそれぞれは、前記メモリブロックより出力されるデータをラッチして出力する複数個のラッチ部であって、奇数番目及び偶数番目のラッチ部がそれぞれ並列に連結されるラッチ部と、前記奇数番目及び偶数番目のラッチ部より出力されるデータをそれぞれ入力して、その一方を選択的に出力する選択手段とを備えることを特徴とする。
【０００８】
前記他の課題を達成するための本発明に係る半導体メモリ装置のテスト方法は、Ｎ（自然数）個のメモリブロック及び各メモリブロックより出力される複数個のデータを入力して順次出力するＮ個のパイプラインブロックを有する半導体メモリ装置のテスト方法であって、Ｎ個のメモリブロックのデータをＮ個のパイプラインブロックのそれぞれに、該データの奇数番目のビットと偶数番目のビットとを分けて並列に出力する段階と、第ｉ（Ｎより小さい自然数）番目のパイプラインブロックのデータの奇数番目のビットと偶数番目のビットとを、第ｉ＋１番目のパイプラインブロックの奇数番目のビットと偶数番目のビットとに直列に伝送しながら、第Ｎ番目のパイプラインブロックのデータの奇数番目のビットと偶数番目のビットとを交互に選択して出力する段階とを備えることを特徴とする。
【０００９】
前記本発明によると、１つのデータ出力ピンを以てＮ個のパイプラインブロックにラッチされたデータを出力することから、直接アクセスモードテストにおいて使用されるデータ出力ピンの本数が1／Ｎ個に減少する。これにより、１つのテスト装備を用いて一回にテストできる半導体メモリ装置の個数が増加する。
【発明の実施の形態】
以下、添付の図面に基づいて本発明の好適な実施の形態につき詳細に説明する。
＜第１の実施の形態＞
図１は、本発明の第１の実施の形態による高速メモリ装置の入出力回路のブロック図であって、２つのメモリブロック10、20を備えた場合を例に取っている。
図１に示すように、本発明の一実施の形態による高速半導体メモリ装置は、第１及び第２のメモリブロック10、20より出力されるデータRWD1〜RWD8を並列に入力して、順次１つずつ直列に出力する第１及び第２のパイプラインブロック12、22と、前記メモリ装置が直接アクセステストモードで動作する場合に、前記第１パイプラインブロック12の出力線と第２パイプラインブロック22の入力線とを結ぶテストモード制御部30とを備える。さらに、本実施の形態による高速半導体メモリ装置は、前記第１及び第２パイプラインブロック12、22より出力されるデータを入力して、データ出力ピンDQ1、DQ2に伝送する出力ドライバ14、24を備える。
前記第１及び第２パイプラインブロック12、22のそれぞれは、複数個のラッチ部LAT1〜LAT8から構成され、前記ラッチ部LAT1〜LAT8には、第１及び第２メモリブロック10、20より出力されるデータRWD1〜RWD8が１つずつ入力される。
【００１０】
前記テストモード制御部30は、メモリ装置が直接アクセステストモードで動作するときにアクティブされるテストモード制御信号ΦDAEに基づいて制御される。また、前記テストモード制御部30は、直接アクセステストモードにおいては第１パイプラインブロック12の出力線と第２パイプラインブロック22の入力線とを接続し、正常モードにおいてはパイプラインブロック間を切断して各パイプラインブロック12、22の出力線をそれぞれ出力ドライバ14、24に結ぶように構成される。
【００１１】
このため、前記テストモード制御部30は、テストモード制御信号ΦDAEに基づいて制御されるスイッチング素子32、例えば、接続される他の回路に影響を与えないトライステートバッファ（tri-state buffer）や、伝送ゲート（trasmisstion gate）から構成できる。前記テストモード制御部30は、正常モードで第２パイプラインブロック22の各ラッチ部に一定の電圧が供給できるよう、前記テストモード制御信号ΦDAEが非活性化するときにターンオンされるトランジスタ34をさらに備えることが好ましい。本実施の形態において、前記トランジスタ34は、図示の如く、該ソースが電源電圧Vddに連結され、該ドレインが前記第２パイプラインブロック22の入力線に連結されるPMOSトランジスタから構成できる。図示はしないが、前記トランジスタ34は、該ソースが接地電圧に連結され、該ドレインが前記第２パイプラインブロック22の入力線に連結されるNMOSトランジスタから構成されることも可能である。
【００１２】
図１を参照して、本発明の第１の実施の形態によるメモリ装置のデータ出力の動作につき説明する。
図１に図示のメモリ装置が直接アクセステストモードになると、テストモード制御信号ΦDAEが'ハイ'にアクティブされるとともに、前記スイッチング素子32が'ターンオン'される。これにより、第１パイプラインブロック12の出力線が第２パイプライン22の入力線に接続されたデータ経路が形成される。
第１パイプラインブロック12より順次出力されるデータは、テストモード制御部30を介して第２パイプラインブロック22に伝達され、第２パイプラインブロック22に配された第２データ出力ピンDQ2を介して出力される。すなわち、直接アクセステストモードでは、第２パイプラインブロック22に配された第２データ出力ピンDQ2を介して、第１及び第２パイプラインブロック12、22にラッチされた16個のデータが順次出力される。
【００１３】
一方、正常モードでは、前記テストモード制御信号ΦDAEが'ロー'に非活性化され、前記スイッチング素子32は'オフ'される。そして、２つのパイプラインブロック12、22より出力されるデータは、それぞれに配された出力ドライバ14、24及びデータ出力ピンDQ1、DQ2を介して出力される。したがって、正常モードでは２本のデータ出力ピンDQ1、DQ2を介してそれぞれ8個ずつのデータが順次出力される。
【００１４】
従来の直接アクセステストモードでは、前述の正常モードと同様のデータ経路を有するため、16個のデータを出力するのに２本のデータ出力ピンDQ1、DQ2が使用される。上記構成により、本実施の形態によれば、従来の場合に比べ、パイプラインブロックが２つのメモリ装置において使用されるデータ出力ピンの本数が、１／２に減ったことが分かる。
＜第２の実施の形態＞
図２は、本発明の第２の実施の形態による高速メモリ装置の入出力回路を示すブロック図であって、パイプラインブロック内のラッチ部LAT1〜LAT8のうち、奇数番目のラッチ部LAT1、LAT3、LAT5、LAT7及び偶数番目のラッチ部LAT2、LAT4、LAT6、LAT8を並列に配することによってデータ出力の速度を速めた外は、前記第１の実施の形態と同様である。図２において、図１と同一の要素には同様の符号が付されている。
図２に示すように、本発明の第２の実施の形態によるパイプラインブロック52、62のそれぞれは、複数個のラッチ部LAT1〜LAT8と、テストクロックTCLKにより制御されるそれぞれ１つの選択部54、64とから構成される。前記ラッチ部のうち奇数番目のラッチ部、すなわち、第１、第３、第５、及び第７のラッチ部LAT1、LAT3、LAT5、LAT7と、偶数番目のラッチ部、すなわち、第２、第４、第６、及び第８のラッチ部LAT2、LAT4、LAT6、LAT8はそれぞれ直列に連結され、前記奇数番目及び偶数番目のラッチ部の出力は前記選択部54、64に並列に入力される。前記選択部54、64はテストクロックTCLKの状態に応じて、奇数番目のラッチ部及びこれに対応する偶数番目のラッチ部より入力されるデータのうちいずれかを選択的に出力するマルチプレクサから構成されることが好ましい。本実施の形態に係る前記パイプラインブロック52、62の一例を示す回路図が図３に示してあり、以下に説明する。
【００１５】
本発明の第２の実施の形態によるテストモード制御部40は、第１の実施の形態と同様に、テストモード制御信号ΦDAEに基づいて制御され、メモリ装置が直接アクセステストモードで動作する場合には、パイプラインブロックを連結し、正常モードに動作する場合には連結しないように構成される。
具体的には、前記テストモード制御部40は、前記テストモード制御信号ΦDAEに基づいて制御され、奇数番目のラッチ部及び偶数番目のラッチ部のそれぞれに直列に連結されるスイッチング素子42、46から構成され、このスイッチング素子は、第１の実施の形態と同様にトライステートバッファや伝送ゲートから構成できる。また前記テストモード制御部40は、正常モードで第２パイプラインブロック62の各ラッチ部に一定の電圧が供給できるよう、前記テストモード制御信号ΦDAEの非活性化によってターンオンされるトランジスタ44、48をさらに備えることが好ましい。
図２に示すメモリ装置が直接アクセステストモードに入ると、テストモード制御信号ΦDAEがアクティブされるとともに、スイッチング素子42、46が'ターンオン'される。これにより、第１パイプラインブロック52より出力される２本の出力線が第２パイプラインブロック62の２本の入力線にそれぞれ接続される。第１パイプラインブロック52より２つずつ順次出力されるデータは、テストモード制御部40を経て第２パイプラインブロック62に入力され、第２パイプラインブロック62内のラッチ部をたどり選択部64を介して１つずつ選択的に出力される。つまり、直接アクセステストモードでは、第２パイプラインブロック62に配されたデータ出力ピンDQ2を介して、第１及び第２パイプラインブロック52、62にラッチされた16個のデータが順次出力される。
【００１６】
このとき、第１の実施の形態とは異なって、テストクロックTCLKに同期して２つずつのデータが隣接するラッチ部にシフトされ、論理'ハイ'及び論理'ロー'の２種類の状態を有するテストクロックTCLKにより選択部62が制御されるので、テストクロックTCLKの一周期中に２つのデータが順次出力される。したがって、テストクロックの一周期にデータが１つずつ出力される第１の実施の形態よりデータの出力速度が高速である。つまり、16個のデータが16周期のテストクロックTCLKに同期され出力される第１の実施の形態とは違って、8周期のテストクロックTCLKに同期され出力される。
【００１７】
図２に示す前記メモリ装置が正常モードで動作すると、前記スイッチング素子42、46が'オフ'され、２つのパイプラインブロック52、62より出力されるデータは、それぞれに配された出力ドライバ14、24及びデータ出力ピンDQ1、DQ2を介して出力される。
図３は、図２に図示のパイプラインブロックの一例を示す回路図である。
前述の如く、本発明の第２の実施の形態によるパイプラインブロック52、62は、基本的に同様の構造を有し、パイプラインブロックのそれぞれは、複数個のラッチLAT1〜LAT8と、テストクロックTCLKにより制御される１つの選択部54、64とから構成される。
【００１８】
前記ラッチ部LAT1〜LAT8のそれぞれは、メモリブロック（図２において10、20）より入力されるデータRWD1〜RWD8を保存してから出力するラッチLT1〜LT8と、前記ラッチLT1〜LT8より出力されるデータと隣接するラッチ部より入力されるデータとのうちいずれかを選択して出力するマルチプレクサMUX1〜MUX8と、前記マルチプレクサMUX1〜MUX8より出力されるデータをテストクロックTCLKに同期させて出力するフリップフロップF／F1〜F／F8とから構成される。
【００１９】
前記ラッチLT1〜LT8は、テスト読出し信号ΦTRLに基づいてアクティブされるDフリップフロップから構成できる。前記マルチプレクサMUX1〜MUX8のそれぞれは、２つの入力端子1、0及び１つの選択端子SELを有し、前記選択端子SELにはテスト読出し信号ΦTRLが入力され、２つの入力端子1、0には前記ラッチLT1〜LT8の出力信号と隣接するラッチ部LAT1〜LAT8の出力信号とが入力される。例えば、テスト読出し信号ΦTRLが論理'ハイ'のとき、ラッチLT1〜LT8に保存されたデータがフリップフロップF／F1〜F／F8に入力され、テスト読出し信号ΦTRLが論理'ロー'のとき、隣接するラッチ部LAT1〜LAT8のフリップフロップに保存されたデータがフリップフロップに入力される。尚、本実施の形態に係る前記フリップフロップF／F0〜F／F7は、入力値Dに基づいて次の状態が決まるDフリップフロップから構成できる。
前記選択部54、64の選択線SELにはテストクロックTCLKが入力されているので、テストクロックTCLKの状態に基づいて奇数番目のデータ及び偶数番目のデータが選択的に出力される。テスト読出し信号ΦTRLがアクティブされた状態で入力される最初のテストクロックTCLKが、例えば論理'ロー'の状態では第１のラッチ部LAT1に保存されたデータRWD1が出力され、論理'ハイ'の状態では第２のラッチ部LAT2に保存されたデータRWD2が出力される。したがって、テストクロックTCLKの一周期中に２つのデータRWD1、RWD2が順次出力される。
正常モードでは、前記第7及び第8のマルチプレクサMUX7、MUX8の'0'入力端には、図示の如く、メモリ装置において使用される一定の電圧、例えば、電源電圧Vddまたは接地電圧Vssが印加されることが好ましく、これにより、8個のデータRWD1〜RWD8出力が完了する時点で全てのフリップフロップF／F1〜F／F8の出力が一定に保たれる。しかし、直接アクセステストモードでは、図示のパイプラインブロックが、例えば、第２パイプラインブロック62の場合、前記第7及び第8のマルチプレクサMUX7、MUX8の'0'入力端には、第１パイプラインブロック52の第１及び第２フリップフロップF／F1、F／F2より出力されるデータRWD1、RWD2が、テストモード制御部を介して入力される。
図４は、図２に示すメモリ装置を駆動する信号及びこれによる出力データを示すタイミング図である。
【００２０】
図４を参照すれば、メモリ装置が直接アクセステストモードに入って、テストモード制御信号ΦDAEが論理ハイにアクティブされた状態で、ローアドレスストローブ（以下、/RAS）信号が論理ローにアクティブされれば、ローアドレス信号RADRが入力され、書込み許容信号TWEが論理ローに非活性化した状態でカラムアドレスストローブ（以下、/CAS）信号が論理ローにアクティブされれば、カラムアドレス信号CADRが入力される。
【００２１】
信号に応答してテスト読出し信号ΦTRLが論理ハイにアクティブされれば、メモリブロック10、20からパイプラインブロック52、62へデータが伝達され、テスト読出し信号ΦTRLが論理ローに遷移すれば、テストクロックTCLKの立下がりエッジ（falling edge）及び立上がりエッジ（rising edge）に同期され、データが順次出力される。
図４に基づき図２及び図３に示すメモリ装置の動作について説明する。
まず、図２に示すメモリ装置が直接アクセステストモードに入れば、テストモード制御信号ΦDAEが論理ハイにアクティブされ、テストモード制御部40内のスイッチング素子42、46がオンされ、これにより、第１パイプラインブロック52の２本の出力線が第２パイプラインブロック62の２本の入力線にそれぞれ接続される。/RAS信号がローにアクティブされ、書込み許容信号TWEがローに非活性化した状態で/CAS信号が入力されると、メモリブロック10、20よりデータRWD0〜RWD8が出力される。
【００２２】
出力されたデータは、テスト読出し信号ΦTRLがハイにアクティブされるに従いラッチLT1〜LT8のそれぞれに伝送され、マルチプレクサMUX1〜MUX8により選択されて、フリップフロップF／F1〜F／F8に入力される。次に、テスト読出し信号ΦTRL及びテストクロックTCLKが論理'ロー'に遷移すれば、フリップフロップF／F1〜F／F8に入力された前記データは、テストクロックTCLKに同期して順に隣接するマルチプレクサMUX1〜MUX8に伝送され、前記フリップフロップには、隣接するフリップフロップに保存されていたデータが入力される。
【００２３】
例えば、第１ラッチ及び第２ラッチLT1、LT2に入力されたデータRWD1、RWD2は、テスト読出し信号ΦTRLがハイの状態で第１フリップフロップ及び第２フリップフロップに伝送され、テストクロックTCLKの立下がりエッジ及び立上がりエッジに同期して選択部54、64に伝送され順次出力される。すなわち、テストクロックTCLKの立下がりエッジでは奇数番目のデータが、テストクロックの立上がりエッジでは偶数番目のデータが出力され、16個のデータを順次出力するために8周期のテストクロックTCLKが入力される。
＜第３の実施の形態＞
図５は、本発明の第３の実施の形態による高速メモリ装置の入出力回路の示すブロック図であって、N個のパイプラインブロックを備えた場合を例に取っている他は、前記第１の実施の形態と同様である。
本発明の第３の実施の形態に係る高速半導体メモリ装置は、N個のメモリブロック…、100、110、…、120、N個のパイプラインブロック…、102、112、…、122、N-1個のテストモード制御部…、130、140、…、前記各パイプラインブロックより出力されるデータを入力して、データ出力ピン…、DQi、DQi+1、…、DQNに出力する出力ドライバ…、104、114、…、124を備えてなる。
【００２４】
第３の実施の形態によれば、従来の場合に比べ、パイプラインブロックがN個のメモリ装置において使用されるデータ出力ピンの本数が、１／Ｎに減ることが分かる。
図面及び明細書には最適の実施の形態が記載されている。ここで、特定の用語が使われたが、これは単なる本発明を説明するための目的から使われたものであって、意味の限定や特許請求の範囲に記載された本発明の範囲を制限するために使われたものでない。例えば、本明細書では、正常モードにおいて第２パイプラインブロック22の入力端を電源電圧で固定する方式についてのみ記されているが、接地電圧で固定する他の実施の形態も可能である。よって、本発明の権利範囲は添付した特許請求の範囲の技術的な思想によって定まるべきである。
【発明の効果】
以上述べたように、本発明によると、直接アクセスモードテストにおいて使用されるデータ出力ピンの本数が減少される。これにより、１つのテスト装備を用いて一回にテストできる高速メモリ装置の個数が増え、テスト装備の稼動効率が上がる。
【００２５】
【図面の簡単な説明】
【図１】本発明の第１の実施の形態による高速メモリ装置の入出力回路を示すブロック図である。
【図２】本発明の第２の実施の形態による高速メモリ装置の入出力回路を示すブロック図である。
【図３】図２に図示のパイプラインブロックの一例を示す回路図である。
【図４】図２に図示のメモリ装置を駆動する信号及びこれによる出力データを示すタイミング図である。
【図５】本発明の第３の実施の形態による高速メモリ装置の入出力回路を示すブロック図である。
【符号の説明】
１０，２０，１００，１１０，１２０  メモリブロック
１２，２２，５２，６２，１０２，１１２，１２２  パイプラインブロック
３０，４０，１３０，１４０  テストモード制御部
５４，６４  選択部
１４，１６，２４，１０４，１１４，１２４  出力ドライバ
【図１】
0003822367.tif 000002
【図２】
0003822367.tif 000003
【図３】
0003822367.tif 000004
【図４】
0003822367.tif 000005
【図５】
0003822367.tif 000006