(57)【特許請求の範囲】
【請求項１】
ＰＬＬシンセサイザ回路の作動方法であって、
その出力周波数（ｆVCO）がプログラミング可能な分周回路（１２）の相応の制御によってＰＬＬシンセサイザ回路のフィードバックループ内で選択可能であり、
前記ＰＬＬシンセサイザ回路は、受信動作モード並びに少なくとも１つのさらなる動作モードにおいて作動可能であり、少なくとも１つのさらなる動作モードにおいてはＰＬＬシンセサイザ回路は受信動作モードに比べて低減された整定時定数を有しており、
前記ＰＬＬシンセサイザ回路は、プログラミング可能な分周回路（１２）が変更された値によって駆動制御されることを検出すると、少なくとも１つのさらなる動作モードへ切換えられ、
前記ＰＬＬシンセサイザ回路は、プログラミング可能な分周回路（１２）の出力信号と基準周波数（ｆREF）の間の位相差（３）が所定の閾値を下回った場合に直ちに、受信動作モードへ切換えられることを特徴とする方法。
【請求項２】
少なくとも１つのさらなる動作モードへの切換えの際に、ＰＬＬシンセサイザ回路の整定時定数の低減のために、以下のステップ、
−ＰＬＬシンセサイザ回路のチャージポンプ（４）の電流の引き上げステップ、
−ＰＬＬシンセサイザ回路のループ増幅器（９）の電流の引き上げステップ、
−ＰＬＬシンセサイザ回路のループフィルタ（６，７）の時定数の低減ステップ、
−プログラミング可能な分周回路（１２）並びに、ＰＬＬシンセサイザ回路の基準発振器（１）と位相検出器（３）の間に接続されているプログラミング可能な基準分周回路（２）のそれぞれの現在の出力周波数より高い周波数への駆動制御ステップ、
のうちの少なくとも１つが実施される、請求項１記載の方法。
【請求項３】
ＰＬＬシンセサイザ回路であって、
プログラミング可能な分周回路（１２）を有しており、該分周回路（１２）は制御部（１４）によってＰＬＬシンセサイザ回路の所望の出力周波数（ｆVCO）の選択のために駆動制御されており、
作動モード選択回路（１５）を有しており、該作動モード選択回路（１５）は、ＰＬＬシンセサイザ回路の受信動作モードと少なくとも１つのさらなる動作モードを選択的に駆動制御しており、その際少なくとも１つのさらなる動作モードではＰＬＬシンセサイザ回路は受信動作モードに比べて低減された整定時定数を有しており、
変更された制御値での制御部（１４）によるプログラミング可能な分周回路（１２）の駆動制御を検出する手段（１７）を有しており、該手段（１７）は検出信号を作動モード選択回路（１５）に送出し、該作動モード選択回路（１５）は少なくとも１つのさらなる作動モードの駆動制御を引き起こし、
位相検出器（３）とインターロッキング検出手段（１６）が設けられており、該インターロッキング検出手段（１６）は前記位相検出器（３）の出力信号を閾値と比較し、前記位相検出器（３）の出力信号が閾値を下回っている場合にはインターロッキング信号を作動モード選択回路（１５）に送出し、該作動モード選択回路（１５）は受信動作モードの駆動制御を引き起こすように構成されていることを特徴とするＰＬＬシンセサイザ回路。
【請求項４】
少なくとも１つのさらなる作動モードにおいてＰＬＬシンセサイザ回路の整定時定数の低減のために、チャージポンプ（４）が設けられ、該チャージポンプ（４）の電流が少なくとも１つのさらなる作動モードにおいて引上げられる、請求項３記載のＰＬＬシンセサイザ回路。
【請求項５】
少なくとも１つのさらなる作動モードにおいてＰＬＬシンセサイザ回路の整定時定数の低減のために、ループ増幅器（９）が設けられ、該ループ増幅器（９）の電流が少なくとも１つのさらなる作動モードにおいて引上げられる、請求項３または４記載のＰＬＬシンセサイザ回路。
【請求項６】
少なくとも１つのさらなる作動モードにおいてＰＬＬシンセサイザ回路の整定時定数の低減のために、選択可能な時定数を有するループフィルタが設けられ、該ループフィルタの時定数が少なくとも１つのさらなる作動モードにおいて低減される、請求項３〜５いずれか１項記載のＰＬＬシンセサイザ回路。
【請求項７】
少なくとも１つのさらなる作動モードにおいてＰＬＬシンセサイザ回路の整定時定数の低減のために、プログラミング可能な基準分周回路（２）が設けられ、該基準分周回路（２）は、ＰＬＬシンセサイザ回路の基準発振器（１）と位相検出器（３）の間に接続され、少なくとも１つのさらなる作動モードにおいてプログラミング可能な分周回路（１２）と共に作動モード選択回路（１５）によりそれぞれの現在の出力周波数より高い周波数まで駆動制御される、請求項３〜６いずれか１項記載のＰＬＬシンセサイザ回路。
【請求項８】
前記選択可能な時定数を有するループフィルタとして、異なる時定数を有する２つの並列なループフィルタ（６，７）が設けられており、この場合前記受信動作モードにおいてスイッチ（５）が、比較的大きい時定数を有しているループフィルタを選択する、請求項６記載のＰＬＬシンセサイザ回路。
【請求項９】
前記２つの並列なループフィルタ（６，７）の第１のループフィルタ（６）の入力端子と第２のループフィルタ（７）の入力端子とを、高抵抗値を有する抵抗（８）で接続する、請求項８記載のＰＬＬシンセサイザ回路。
【請求項１０】
前記選択可能な時定数を有するループフィルタは、ループフィルタ（１９，２０）の時定数の変更のために、抵抗（１８）がスイッチングユニット（５）によって前記ループフィルタ（１９，２０）の一部に並列に接続可能である、請求項６記載のＰＬＬシンセサイザ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＰＬＬシンセサイザ回路の作動方法であって、
その出力周波数がプログラミング可能な分周回路の相応の制御によってＰＬＬシンセサイザ回路のフィードバックループ内で選択可能であり、
前記ＰＬＬシンセサイザ回路は、受信動作モード並びに少なくとも１つのさらなる動作モードにおいて作動可能であり、少なくとも１つのさらなる動作モードにおいてはＰＬＬシンセサイザ回路は受信動作モードに比べて低減された整定時定数を有しており、
前記ＰＬＬシンセサイザ回路は、プログラミング可能な分周回路が変更された値によって駆動制御されることの検出に依存して少なくとも１つのさらなる動作モードへ切換えられる、ＰＬＬシンセサイザ回路の作動方法並びに、ＰＬＬシンセサイザ回路に関している。
【０００２】
【従来の技術】
ＰＬＬシンセサイザ回路は、従来技術からよく知られている。
【０００３】
まず図３に基づいてこのような回路の基本原理を簡単に説明する。局部発振器（水晶）１の固定の基準周波数に基づいて、電圧制御発振器（ＶＣＯ）１０における選択可能な出力周波数が準備される。それに対して局部発振器１の基準信号は、プログラミング可能な基準分周器２に供給され、分周された基準信号は、位相検出器３に転送される。位相検出器３は出力信号を、分周された基準信号の位相とプログラミング可能な分周器１２から供給された信号の位相との間で検出された差分に対して比例するように出力信号を送出する。位相検出器３の出力信号は、ローパスフィルタリングされ（ループフィルタ２１）、このローパスフィルタリングされた電圧信号は、ＶＣＯ１０に供給される。ＶＣＯ１０の出力信号は、一度は所望の信号として導出され、別の側ではさらなるプログラミング可能な分周器１２によって分出され、位相検出器３に供給される。プログラミング可能な分周器２ないし１２はマイクロプロセッサ１４によって制御可能である。
【０００４】
マイクロプロセッサ１４による制御値の変更によって、プログラミング可能な分周器２ないし１２の分周値は変更される。周波数の各変更の後では、制御ループが新たに再び整定され、引続きロックされる。この整定時定数は、例えばローパスループフィルタ２１の遅延（時定数）によって共に定められる。一般的な経験則として言えることは、新たな周波数への“ロッキング”に対する閉制御ループの設定時間は、位相検出器３に供給される分周された基準周波数の約１００周期分持続するということである。例えば１ｋＨｚの周波数のもとではこれは０.１秒である。
【０００５】
しかしながらＰＬＬシンセサイザ回路を備えた受信システムのもとでは特に次のようなことが重要である。すなわち周波数の変更をできるだけ速く実施することと同時に受信状態、すなわち固定された周波数においてできるだけ大きなＳＮ比を達成することである。この２つの条件、詳細には迅速な周波数変更とできるだけ大きな信号対雑音比は、通常は唯１つのループフィルタ、もしくは一般的にＰＬＬループの唯１つの時定数によって達成できるものではない。それ故に、種々の時定数を有するローパスフィルタ−ループフィルタを準備すること、例えば種々の時定数を有するローパスフィルタをスイッチングユニットによって並列接続的に切換えることが公知である。その際に、オーディオシステム内の各時定数の変更毎に可聴ノイズが発生する問題がある。なぜなら切換えの際に電位等化が行われ、比較的小さな時定数によって得られた時間の利点が、必然的に続くミュート手段によって打ち消されるからである。
【０００６】
米国特許出願 US-A-5 420 545 明細書では、フィードバックパスにおいて、その分周係数が制御回路を介して所望の出力周波数に依存して変更可能であるプログラミング可能な分周器を含んだ周波数シンセサイザが開示されている。その他にも新たな周波数への迅速な整定を可能にするために、ループフィルタの帯域幅が拡大されている。制御装置はこれに対して周波数変更信号によって誘起されている。ヨーロッパ特許出願 EP-A-0 669 722 明細書でもそれに類似の位相制御回路が開示されており、この場合はループフィルタの時定数が分周比変更の際に変更されている。このループフィルタは、可変抵抗を有する回路を含んでいる。このループフィルタの時定数は低減されるので、それによってＰＬＬのロックは周波数変更後に加速される。他のヨーロッパ特許出願 EP-A2-0 211 594 明細書に開示されている位相制御回路では、２つのループフィルタが設けられており、それらのループフィルタの間で分周比の変更に依存して切換えが行われてる。
【０００７】
ヨーロッパ特許出願 EP-A1-0 582 390 明細書からは次のような位相制御回路が公知である。すなわち位相比較器から供給された位相誤差に依存して２つの異なるループフィルタ間で切換えが行われる位相制御回路が公知である。この回路では位相誤差が低い場合には、ループフィルタが比較的僅かな帯域幅で作動され、位相誤差が大きい場合には、ループフィルタが比較的広い帯域幅で作動される。
【０００８】
またその他にも周波数変更を加速する手段も公知である。例えばＰＬＬループ内のチャージポンプの電流が著しく高められるかまたはループ増幅器が比較的高い電流で作動される。
【０００９】
前述したようなループフィルタのもとでの時定数による切換えの際の電位等化の問題に基づいて、従来技法の場合では頻繁に次のような制限が課せられる。すなわち周波数変更過程に対してチャージポンプの電流を高めることだけしか選択肢がない。このことはＰＬＬの整定状態において障害的なノイズなしでは不可能である。それ故に大抵の回路では次のような最適化がなされている。すなわち最大限達成可能なＳ／Ｎ比のもとで、達成される整定時間を単純に受入れ、Ｓ/Ｎ比の負担のみを引続き最適化することがなされている。
【００１０】
【発明が解決しようとする課題】
本発明の課題は、ＰＬＬシンセサイザに対して、周波数変更モード及び受信動作モードへの切換えに関する周波数変更がさらに改善される技法を提供することである。
【００１１】
【課題を解決するための手段】
上記課題は本発明により、プログラミング可能な分周回路の出力信号と基準周波数の間の位相差が、所定の閾値を下回った場合に直ちに受信動作モードへの切換えを行うようにして解決される。
【００１２】
【発明の実施の形態】
本発明の別の有利な実施例は従属請求項に記載されている。本発明によれば、ＰＬＬシンセサイザ回路の作動のための方法が提案されており、従来技法からも公知のように、このＰＬＬシンセサイザ回路の出力周波数は、ＰＬＬシンセサイザ回路のフィードバックループにおけるプログラミング可能な分周回路の相応の制御によって選択可能である。ＰＬＬシンセサイザ回路は、受信動作モード（固定の周波数）において、そして少なくとも１つのさらなる動作モード（周波数変更モード）において作動可能である。この少なくとも１つのさらなる動作モードでは、ＰＬＬシンセサイザ回路は、受信動作モードに比して低減された整定時定数を有しており、そのため周波数変更が比較的素速く行われ得る。その際ＰＬＬシンセサイザ回路は、プログラミング可能な分周回路が変更値で駆動されることの検出に依存して、少なくとも１つのさらなる動作モードへ切換えられる。
【００１３】
詳細にはプログラミング可能な分周回路の相応の制御によって周波数変更が実施される場合には、制御ループがその整定された状態から取り出され、位相差がほぼ無制限に増加する。この状態では受信がいずれの場合も不可能であり、そのため例えばローパスフィルタの時定数が縮小され得る。なぜなら周波数変更の際に大きな信号対雑音にあてがわれる必要のある値はないからである。プログラミング可能な分周回路の出力信号と基準周波数の間の位相差が所定の閾値を下回った場合には直ちに、受信動作モードへ戻される。この受信動作モードへの戻りのためには、ＰＬＬループにおける周波数変更モードのトリガとは異なる別の位置で開始される。
【００１４】
周波数変更動作モードへの切換えは、位相差による所定の限界値の上回りの検出によってトリガされるものではない。この位相差は、詳細にはＰＬＬループに対するノイズによる不所望な周波数変更なしでも所定の限界値を上回り得る。それにより、このようなケースでは不必要な周波数変更モードの初期化が生じ得る。周波数変更モードは、周波数変更がプログラミング可能な分周器の相応の制御によって実施されるべき場合にのみ初期化されるものである。
【００１５】
周波数変更モードへの変更が初期化された場合は、少なくとも以下のステップのうちの１つが実施され得る。
【００１６】
ａ）ＰＬＬシンセサイザ回路のチャージポンプの電流引き上げ、
ｂ）ＰＬＬシンセサイザ回路のループ増幅器の電流引き上げ、
ｃ）ＰＬＬシンセサイザ回路のループフィルタの時定数の低減、
ｄ）基準発振器とＰＬＬシンセサイザ回路の位相検出器との間のプログラミング可能な基準分周回路並びにプログラミング可能な分周回路をそれぞれの現在の出力周波数より高い周波数で制御し、これによって位相検出器に引上げられた周波数の信号を供給する。
【００１７】
既に前述したように、特にロックまでのＰＬＬループの整定時間は、位相検出器に供給された周波数に依存している。そのためのこの周波数の引上げは、整定時間を短縮させ得る。
【００１８】
本発明によれば、さらに１つのＰＬＬシンセサイザ回路が設けられる。このＰＬＬシンセサイザ回路は、プログラミング可能な分周回路を有しており、これはＰＬＬシンセサイザ回路の所望の出力周波数の選択に対する制御によって制御される。作動モード選択回路は、ＰＬＬシンセサイザ回路の受信動作モードと少なくとも１つのさらなる作動モード（周波数変更モード）を選択的に制御する。この場合ＰＬＬシンセサイザ回路は、周波数変更作動モードにおいて受信動作モードに比べて低減された整定時定数を有している。
【００１９】
変更された制御値での制御による、プログラミング可能な分周回路の制御の検出のための手段が設けられており、これは作動モード変更回路へ検出信号を送出し、この信号は最終的に少なくとも１つのさらなる作動モード（周波数変更動作モード）の起動制御を引き起こす。
【００２０】
位相検出器とインターロッキング−検出手段が設けられており、この場合インターロッキング−検出手段が位相検出器の出力信号を閾値と比較し、位相検出器の出力信号が閾値を下回っている場合には、インターロッキング信号が作動モード選択回路に送出され、受信動作モードの起動制御を引き起こす。
【００２１】
少なくとも１つのさらなる作動モード（周波数変更動作モード）におけるＰＬＬシンセサイザ回路の整定時定数の低減のために、チャージポンプが設けられていてもよく、その電流が少なくとも１つのさらなる作動モード（周波数変更動作モード）において高められてもよい。
【００２２】
代替的にまたは付加的に、ループ増幅器を作動する電流を周波数変更動作モードにおいて高めてもよい。
【００２３】
代替的にまたは付加的に、選択可能な時定数を有するループフィルタが設けられてもよく、その場合は時定数が周波数変更動作モードにおいて低減される。
【００２４】
さらに代替的にまたは付加的に、少なくとも１つのさらなる作動モード（周波数変更動作モード）におけるＰＬＬシンセサイザ回路の整定時定数の低減のために、プログラミング可能な基準分周回路を基準発振器とＰＬＬシンセサイザ回路の位相検出器との間に設けてもよい。この基準分周回路は少なくとも１つのさらなる作動モード（周蓮変更動作モード）において作動モード選択回路によってプログラミング可能な分周回路と共にそれぞれ比較的高い周波数へ制御される。
【００２５】
また有利には、異なる時定数を有する２つの並列なループフィルタが設けられてもよい。この場合は受信動作モードにおいてスイッチが、比較的大きな時定数のループフィルタを選択する。
【００２６】
前記２つのループフィルタ間では、電位等化のために高抵抗な抵抗が接続されてもよい。それにより、“クリック”の問題、すなわち電位等化における可聴の“クリックノイズ”が回避される。
【００２７】
代替的にループフィルタの時定数の変更のために、１つの抵抗がスイッチングユニットによってループフィルタに対して並列に切換え可能であってもよい。このケースでは、スイッチングユニットは切換スイッチではなく、並列に接続された抵抗のスイッチオン・オフである。またこのケースでは、可聴のクリックノイズの原因となる電位等化の問題は生じない。
【００２８】
【実施例】
次に本発明を図面に基づき以下の明細書で詳細に説明する。
【００２９】
まず始めに図１に基づいて本発明によるＰＬＬシンセサイザ回路を説明する。
【００３０】
水晶（発振器）１からは局部発振器周波数ｆLOが基準分周器２に供給される。この基準分周器２は、プログラミング可能な分周器であり、この場合のプログラミングは例えば制御ユニットのマイクロプロセッサ１４に基づいてバス１３を介して行われ得る。
【００３１】
基準分周器２の分周された出力周波数ｆREFは、位相検出器３に供給される。この位相検出器３の出力信号は、チャージポンプ４に供給される。このチャージポンプ（電流源）は、出力信号を、少なくとも２つの異なるループフィルタ６，７を有するローパスループフィルタユニットに送出する。スイッチングユニット５（これもバス１３を用いて制御される）によって、ループフィルタ６が比較的小さな時定数ｔ1によって切換えられるべきか、あるいはループフィルタ７が比較的大きな時定数ｔ2によて切換えられるべきかが選択可能である。切換え過程における可聴クリック雑音の回避又は電位等化のために、入力側で抵抗８が前記フープフィルタ６，７間で切換えられる。さらにループ増幅器９が設けられており、これはとりわけチャージポンプ４の例えば０.５〜４.５Ｖの間の電圧引上げを例えば０〜７Ｖの比較的高い電圧引上げに置換えるのに必要である。これは例えばＶＨＦアプリケーションのためのＶＣＯ１０によって求められるものである。
【００３２】
チャージポンプ４を流れる電流、並びにループ増幅器９を作動させる電流は、バス１３を介して例えばマイクロプロセッサ１４によって選択され得る。
【００３３】
供給された調整電圧ＶTに依存してＶＣＯによって生成された周波数ｆVCOの信号は、場合によっては再度増幅器１１によって増幅され、プログラミング可能な分周器１２に供給される。プログラミング可能な分周器１２によって分周された信号は、位相検出器３に供給され、この位相検出器３はこの信号の位相を基準分周器２からの信号の位相と比較する。
【００３４】
前記基準分周器２の分周値と、ループ分周器１２の分周値も、バス１３を介してマイクロプロセッサ１４によって制御され選択される。このマイクロプロセッサ１４は、バス１３を介して分周回路２ないし１２を例えば周波数変更の際に制御する。
【００３５】
既に冒頭で述べたように、マイクロプロセッサ１４によって初期化される周波数変更の際には、ＰＬＬシンセサイザ回路の整定時定数が低減される。それに対して種々の手段が該当するが、これらは以下で詳細に説明する。
【００３６】
ここではまず本発明による、整定時間の低減が伴う周波数変更モードがどのよに初期化されるかを説明する。既に前述したようにマイクロプロセッサ１４は、バス１３を介して周波数変更に対しループ分周器１２を新たな制御値で制御する。この変更される制御値は、トリガ１７によって検出される。これはループ分周器１２に対する新たな制御値の検出の際にスタート信号をモードスイッチ１５に送出する。このモード変更スイッチ１５（これは周波数変更動作モードと受信動作モードの間で交互に切換え可能である）その後バス１３を介して相応の切換え信号をＰＬＬシンセサイザ回路の種々の構成部に送出する。
【００３７】
周波数変更動作モードから受信動作モードへの戻りに対しては、インターロッキング検出器１６が位相検出器３から送出される位相差を検出する。この位相差が再び所定の閾値を下回って低下しＰＬＬシンセサイザ回路が全体的に再び整定されると直ちにインターロッキング検出器１６は、停止信号をトリガ１７に供給する。このトリガ１７は、それに応じた出力信号、つまりインターロッキング検出信号をモードスイッチ１５に送出する。モードスイッチ１５は、バス１３を介してＰＬＬシンセサイザ回路の種々の構成部を再び受信動作モードのパラメータまで切換える。
【００３８】
ループ分周器１２の変更された制御値の検出による周波数変更モードへの変更のトリガは、多くの利点を有している。その１つは、ループ分周器１２の変更された制御値が、意図的な周波数変更に対する一義的な示唆を表わしている。その上さらに周波数変更モードへの変更が、位相検出器３の出力側における例えばノイズによって生じた位相誤差に依存することはない。この場合のシステムは、総じて安定している。
【００３９】
動作モードスイッチ（モードスイッチ）１５は、バス１３を介してシンセサイザ回路の種々の構成部のパラメータを総体的にまたは部分的にのみ変更する。それにより受信（スタンダード）モードの他にも様々な周波数変更モード（高速モード）が可能となる。
【００４０】
基本的にＰＬＬシンセサイザ回路においては周波数変更モード（高速モード）に対して以下に述べるようなパラメータの変更が可能である。
【００４１】
既に前述したように、スイッチングユニット５による、大きな時定数Ｔａｕ2を揺するループフィルタ７から、小さな時定数Ｔａｕ1を有するループフィルタ６への切換えが行われ得る。それにより信号対雑音比も必然的に低下するが、しかしながらこれは周波数変更モード期間中では問題にはならない。
【００４２】
さらに周波数変更モード中はループ増幅器９を駆動している電流も引上げ可能である。その上さらにチャージポンプ４を流れる電流も引上げ可能である。最後に分周回路２ないし１２も比較的小さい分周値の方向に制御され（モードスイッチ１５によるトリガ）、それによって位相検出器３には比較的高い周波数の信号が供給される。
【００４３】
図２には本発明によるＰＬＬシンセサイザ回路のさらなる別の実施例が示されている。このさらなる実施例は、ループフィルタの領域が図１の実施例と相違している。図２からも明らかなように、この実施例によればループフィルタ１９と２０が常にアクティブである。周波数変更モードではこれらのループフィルタ１９，２０のみがアクティブである。受信モードの場合は、スイッチングユニット５がバス１３からの信号によってトリガされ抵抗１８をループフィルタ１９，２０に並列に接続する。それにより減衰と共にループフィルタの時定数も総体的に高められる。これによってスピードロスを受入れても信号対雑音比が向上され、これは受信状態において望ましいものである。
【００４４】
図２の実施例においても図１の実施例の抵抗と同じように、ループフィルタの２つの分岐の間でそれぞれ印加された電位を伝送し補償調整を行う構成が示されている。これにより障害のない切換えが可能となる。
【００４５】
もちろん２つ又はそれ以上の時定数がループフィルタの相応の手段によって固有のチャージポンプにおいて切換え可能でループ増幅器の出力側に接続されてもよい。それにより最小の回路コストで実現できる。最大の信号対雑音比が要求される作動状態（受信状態）並びに周波数変更モードの際の整定時間は、相互に依存することなく別々に最適化が可能である。整定時間の短縮化のためのループ増幅器の切換えの際には、チャージポンプ出力側の最適な条件がそのまま維持される（有利にはＶDD/２）。
【００４６】
集積化されたループ増幅器は、制御可能な電流源（チャージポンプ）を介して次のように選択的に整定可能である。すなわちチャージポンプの電流と選択されたループフィルタのコンビネーションの中で最大の信号対雑音比がＰＬＬシンセサイザ回路の最小整定時間のもとで達成される。２つの状態は個々に最適化が可能である。
【００４７】
図示のＰＬＬシンセサイザ回路の有利な適用分野は、カーラジオ、ＴＶ機器、移動無線機器などである。
【図面の簡単な説明】
【図１】本発明によるＰＬＬシンセサイザ回路の実施例を示した図である。
【図２】図１によるＰＬＬシンセサイザ回路のさらなる実施例を示した図である。
【図３】従来技術により一般的に公知のＰＬＬシンセサイザ回路を示した図である。
【符号の説明】
１      水晶発振器
２      基準分周器
３      位相検出器
４      チャージポンプ
５      スイッチングユニット
６      ループフィルタ
７      ループフィルタ
８      抵抗
９      ループ増幅器
１０    ＶＣＯ
１３    バス
１４    マイクロプロセッサ
１５    モードスイッチ
１６    インターロッキング検出手段
【図１】
0003851064.tif 000002
【図２】
0003851064.tif 000003
【図３】
0003851064.tif 000004