(57)【特許請求の範囲】
【請求項１】
半導体基板表面に第１の絶縁層、第２の絶縁層、第３の絶縁層、第１の導電層および酸化阻止膜をこの順に積層して形成する工程と、
前記酸化阻止膜上にスリット状のレジストマスクを形成し、前記レジストマスクをエッチングマスクにして前記酸化阻止膜、第１の導電層をドライエッチングする工程と、
前記ドライエッチング後、前記レジストマスクを用いたイオン注入により前記半導体基板表面に不純物を導入し第１の拡散層と第２の拡散層を形成する工程と、
前記レジストマスクを除去した後、前記ドライエッチングで形成したスリット状の酸化阻止膜およびスリット状の第１の導電層を酸化マスクにした熱酸化を行い前記第１の拡散層と第２の拡散層上に熱酸化膜を形成する工程と、
前記スリット状の酸化阻止膜を除去した後、前記熱酸化膜および前記スリット状の第１の導電層に被着する第２の導電層を形成する工程と、
前記第２の導電層を加工し配線層を形成すると同時に前記スリット状の第１の導電層を加工する工程と、を含むことを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項２】
半導体基板表面に第１の絶縁層、第２の絶縁層、第３の絶縁層、第１の導電層およびエッチング阻止膜をこの順に積層して形成する工程と、
前記第１の導電層上にスリット状のレジストマスクを形成し、前記レジストマスクをエッチングマスクにして前記エッチング阻止膜、第１の導電層、第３の絶縁層、第２の絶縁層をこの順にドライエッチングする工程と、
前記レジストマスクを用いたイオン注入により前記半導体基板表面に不純物を導入し第１の拡散層と第２の拡散層を形成する工程と、
前記レジストマスクを除去した後、前記ドライエッチングで形成したスリット状の第１の導電層の側壁にサイドウォール絶縁膜を形成すると共に前記第１の拡散層と第２の拡散層の表面を露出させる工程と、
前記露出した第１の拡散層と第２の拡散層表面にシリサイド層を形成する工程と、
前記ドライエッチングで形成したスリット状の第１の導電層間を充填するＨＴＯ膜を前記シリサイド層上に形成する工程と、
前記ＨＴＯ膜を化学機械研磨し不要部を除去する工程と、
前記ＨＴＯ膜および前記スリット状の第１の導電層に被着する第２の導電層を形成する工程と、
前記第２の導電層を加工し配線層を形成すると同時に前記スリット状の第１の導電層を加工する工程と、を含むことを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項３】
前記第３の絶縁層は、前記第２の絶縁層を活性酸素の雰囲気で熱酸化して形成することを特徴とする請求項１または請求項２記載の不揮発性半導体記憶装置の製造方法。
【請求項４】
半導体基板表面に第１の絶縁層、孤立絶縁体、第３の絶縁層および第１の導電層をこの順に積層して形成する工程と、
前記第１の導電層上にスリット状のレジストマスクを形成し、前記レジストマスクをエッチングマスクにして前記第１の導電層をドライエッチングする工程と、
前記レジストマスクを用いたイオン注入により前記半導体基板表面に不純物を導入し第１の拡散層と第２の拡散層を形成する工程と、
前記レジストマスクを除去した後、前記ドライエッチングで形成したスリット状の第１の導電層間であって前記前記第１の拡散層と第２の拡散層上に絶縁膜を形成する工程と、
前記絶縁膜および前記スリット状の第１の導電層に被着する第２の導電層を形成する工程と、
前記第２の導電層を加工し配線層を形成すると同時に前記スリット状の第１の導電層を加工する工程と、を含むことを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項５】
前記孤立絶縁体を半球状、島状あるいは柱状の構造に形成することを特徴とする請求項４記載の不揮発性半導体記憶装置の製造方法。
【請求項６】
前記第１の導電層は不純物含有のシリコン層あるいはシリコンゲルマニウム層から成り前記第２の導電層は高融点金属、シリサイド膜あるいはポリサイド膜で成ることを特徴とする請求項１乃至５記載の不揮発性半導体記憶装置の製造方法。
【請求項７】
前記第１の絶縁層および第３の絶縁層は酸化シリコンで形成し、前記第２の絶縁層あるいは前記孤立絶縁体は窒化シリコンで形成することを特徴とする請求項１乃至６記載の不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は不揮発性半導体記憶装置およびその製造方法に関し、特にＭＯＮＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｎｉｔｒｉｄｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型の不揮発性半導体記憶装置とその形成方法に関する。
【０００２】
【従来の技術】
ＭＩＳ型トランジスタの不揮発性記憶素子は大別すると、基本的にはＭＮＯＳ（Ｍｅｔａｌ  Ｎｉｔｒｉｄｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型トランジタとＦＧ（Ｆｌｏａｔｉｎｇ  Ｇａｔｅ）型トランジスタとの２種類になる。
【０００３】
前者は２層構造のゲート絶縁膜において、２層の絶縁膜の境界領域に形成される界面領域等に情報電荷を蓄積するものである。この型の素子には、その他シリコン窒化膜上にシリコン酸化膜を形成するＭＯＮＯＳと呼称されるものがある。この他にこれらのシリコン酸化膜、シリコン窒化膜以外の絶縁膜を種々に組み合わせた構造のものもある。
【０００４】
後者は２層のゲート電極の構造において、第１ゲート電極である浮遊ゲート電極に情報電荷を蓄積するものである。この構造では、第１ゲート電極が半導体基板主面のシリコン酸化膜上にフローティング状に形成され、この第１ゲート電極の上部にシリコン酸化膜とシリコン窒化膜の複合した層間絶縁膜が設けられ、更にこの層間絶縁膜の上部に制御ゲート電極である第２ゲート電極が形成される。ここで、この第２ゲート電極は前記第１ゲート電極を被覆している。
【０００５】
フラッシュメモリと呼ばれる不揮発性メモリでは、基本的には上記Ｍ（Ｏ）ＮＯＳ型トランジスタあるいはＦＧ型トランジスタをその不揮発性記憶素子として用いることができる。しかし、現在のフラッシュメモリの量産品は全てＦＧ型トランジスタを不揮発性記憶素子として用いている。しかし、ＦＧ型トランジスタでは、情報電荷の保持特性は原理的には余りよくなく、半導体基板主面と浮遊ゲート電極の間のトンネル酸化膜として９ｎｍ以上の比較的に厚いシリコン酸化膜が必要になる。このために、情報電荷の書き込み・消去の低電圧化に限界が生じる。
【０００６】
これに対して、ＭＮＯＳ型トランジスタでは、半導体基板主面とシリコン窒化膜の間のトンネル酸化膜の薄膜化が容易であり、３ｎｍ以下の薄いシリコン酸化膜が使用できる。このために、動作電圧、特に、情報電荷の書き込み・消去の電圧の低減が原理的に可能である。この不揮発性記憶素子の情報電荷の書き込み・消去動作は以下の通りである。すなわち、ＭＮＯＳ型トランジスタでは、半導体基板主面に形成した２ｎｍ程度の膜厚のシリコン酸化膜の直接トンネルを通して、半導体基板から上記界面領域に電子を注入し情報電荷の書き込みが行われ、その逆に界面領域から半導体基板に電子を放出することで情報電荷の消去が行われる。このような界面領域は電子の捕獲中心となっている。この情報電荷の書き込み状態が記憶情報の論理１に相当し、情報電荷の消去状態が記憶情報の論理０に相当する。そこで、原理的に書き込み・消去の低電圧化が可能なＭ（Ｏ）ＮＯＳ型トランジスタをフラッシュメモリ等の不揮発性メモリの記憶素子として実用に供すべく、近年において種々の検討が精力的になされてきている。
【０００７】
ＭＯＮＯＳ型トランジスタをフラッシュメモリの不揮発性記憶素子とするものとして、例えば、米国特許第５，７６８，１９２号にその基本構造の開示された記憶素子がある。更に、最近では不揮発性メモリの製造プロセスを大幅に簡素化できる技術が、ＮＲＯＭ（Ｎｉｔｒｉｄｅ  Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）として、米国特許第５，９６６，６０３号に開示された。この場合の不揮発性記憶素子の基本構造は、上記米国特許第５，７６８，１９２号に開示されたものと同じである。
【０００８】
以下、従来の技術として上記ＮＲＯＭについて図１０乃至図１４に基づいて説明する。この中で、上記ＭＯＮＯＳの基本動作について説明する。図１０は、ＮＲＯＭのセル部の平面図である。そして、図１１は、図１０に記したＸ−Ｘで切断したところの断面図であり、その製造工程を示す図である。ここで、図１０では簡明化のために配線のみを説明する。
【０００９】
図１０に示すように、ＮＲＯＭのセル部では、シリコン基板１０１上に第１拡散層１０２、第２拡散層１０３、第３拡散層１０４が形成され、ワード線１０５，１０６，１０７が、上記拡散層に直交して配設される。ここで、上記拡散層はそれぞれビット線になる。
【００１０】
そして、図１１（ａ）に示すように、シリコン基板１０１の熱酸化で第１絶縁膜１０８を形成し、化学気相成長（ＣＶＤ）法でシリコン窒化膜を成膜し第２絶縁膜１０９を形成する。このようにした後、公知のリソグラフィ技術で、短冊状（スリット状）の拡散層パターンを有するレジストマスク１１０を第２絶縁膜１０９上に形成する。そして、上記第２絶縁膜１０９エッチング除去する。その後、図１１（ｂ）に示すように、レジストマスク１１０をイオン注入マスクにしてヒ素等のＮ型不純物をイオン注入し上記レジストマスク１１０を除去する。そして、熱処理を施して第１拡散層１０２、第２拡散層１０３、第３拡散層１０４をシリコン基板１０１表面に形成する。
【００１１】
次に、全面を７５０℃以上で熱酸化する。図１１（ｃ）に示すように、この熱酸化により膜厚が１００ｎｍの拡散層上絶縁膜１１１を、上記第１拡散層１０２、第２拡散層１０３、第３拡散層１０４表面に形成する。ここで、同時に第２絶縁膜１０９表面も熱酸化され、シリコン酸化膜が形成されて第３絶縁膜１１２が形成される。このようにして、第３絶縁膜１１２（シリコン酸化膜）／第２絶縁膜１０９（シリコン窒化膜）／第１絶縁膜１０８（シリコン酸化膜）で成るＯＮＯ構造の積層する絶縁膜が形成されることになる。
【００１２】
次に、図１１（ｄ）に示すように、導電膜として、膜厚が２００ｎｍ程度のタングステンポリサイド膜を全面に堆積させ、公知のリソグラフィ技術とドライエッチング技術とで加工し、ワード線１０５を形成する。
【００１３】
このようにして、図１１（ｄ）に示すように、シリコン基板１０１上に第１拡散層１０２、第２拡散層１０３、第３拡散層１０４等でもってＮＲＯＭセルのビット線が形成され、ＯＮＯ構造となる第１絶縁膜１０８、第２絶縁膜１０９、第３絶縁膜１１２でもって情報電荷の書き込み・消去の領域が形成される。そして、図１０にも示したように、ワード線１０５，１０６，１０７が配設され、ＮＲＯＭセルの基本構造ができあがる。
【００１４】
次に、上記ＮＲＯＭセルの基本構造となるＭＯＮＯＳ型トランジスタの基本動作について説明する。情報電荷（今の場合、電子である）の書き込み動作では、図１２（ａ）に示すように、例えば、シリコン基板１０１および第１拡散層１０２は接地電位に固定され、第２拡散層１０３のＶW は３Ｖに、ゲート電極１０５ａのＶGWは５Ｖ程度に設定される。このような電圧が印加されると、ソースである第１拡散層１０２からドレインである第２拡散層１０３に電子流１１３（チャネル電流）が生じ、第２拡散層１０３の近傍でチャネルホットエレクトロン（ＣＨＥ）となり、その一部が第１絶縁膜１０８の障壁を越えて第２絶縁膜１０９のある領域に捕獲される。これが、図１２に示す捕獲領域１１４である。このように、電子の書き込みでは、情報電荷は第２絶縁膜１０９の第２拡散層１０３端に近い領域に蓄積されることになる。
【００１５】
次に、上記ＭＯＮＯＳ型トランジスタでの情報の読み出し動作では、図１２（ｂ）に示すように、逆に、第２拡散層１０３がソースとして接地電位に固定され、ドレインとなる第１拡散層１０２のＶR は１．５Ｖに、ゲート電極１０５ａのＶGRは３Ｖ程度に設定される。なお、ここでシリコン基板１０１は接地電位である。
【００１６】
このようにすると、捕獲領域１１４に電子が書き込まれた論理１の場合には、第１拡散層１０２と第２拡散層１０３間で電流は流れない。これに対して、捕獲領域１１４に電子が書き込まれていない論理０の場合には、第１拡散層１０２と第２拡散層１０３間で電流が流れる。このようにして、書き込み情報の読み出しができることになる。
【００１７】
次に、上記ＭＯＮＯＳ型トランジスタでの情報の消去動作では、図１２（ａ）に示す構造において、例えば、シリコン基板１０１および第１拡散層１０２は接地電位に固定され、第２拡散層１０３のＶE は５Ｖに、ゲート電極１０５ａのＶGEは−５Ｖ程度に設定される。
【００１８】
このような電圧が印加されると、第２拡散層１０３端部であって、ゲート電極１０５ａとオーバラップする領域でのバンドベンディングによるバンド間トンネリングで発生する正孔が、上記捕獲領域１１４に注入されて、情報電荷の消去がなされる。
【００１９】
上述したＮＲＯＭでは、２ビット／１セルの構成にすることが可能になる。これについて図１３で説明する。図１３に示すように、シリコン基板１０１上に第１拡散層１０２、第２拡散層１０３等でもってＮＲＯＭセルのビット線が拡散層上絶縁膜１１１にで被覆されて形成され、ＯＮＯ構造となる第１絶縁膜１０８、第２絶縁膜１０９、第３絶縁膜１１２でもって情報電荷の書き込み・消去の領域が形成される。ここで、ＮＲＯＭでは２箇所に形成する情報電荷の書き込み領域すなわち電子の捕獲領域である（第１ビット）捕獲領域１１４、第２ビット捕獲領域１１５が用いられる。この場合の動作は、図１２で説明したのと基本的に同じとなる。このようにして多値化が可能となり、上述した２ビット／１セル構成できるようになる。
【００２０】
【発明が解決しようとする課題】
本発明者は、上述したＮＲＯＭについて種々の試行実験を行った。その結果、以下のような問題点があることが判った。図１４を参照して説明をする。
【００２１】
その第１は、上述した熱酸化による拡散層上絶縁膜１１１の形成において、図１４に示すように、酸化膜の横方向への成長により食い込み量ΔＷ1 が増加することである。この食い込み量ΔＷ1 が増加すると、拡散層間（例えば第１拡散層１０２と第２拡散層１０３間）の寸法が小さくなり、短チャネル化が生じ易くなる。これにより、ＮＲＯＭセルの微細化が制限されＮＲＯＭの高密度化あるいは高集積化が制約されるようになる。
【００２２】
その第２は、シリコン窒化膜で構成された第２絶縁膜１０９の通常の熱酸化により第３絶縁膜１１２を形成する場合に、第２絶縁膜１０９中の窒素原子が第１絶縁膜１０８中に入り込み、更にはシリコン基板１０１表面に達する。第１絶縁膜１０８中に侵入した上記窒素あるいはＮＨ3 （酸化ガスと上記窒素との反応で生成される）は、第１絶縁膜１０８を構成するシリコン酸化膜の一部を熱窒化する。また、シリコン基板１０１表面に達した窒素あるいはＮＨ3 はシリコン基板と反応し、シリコン窒化物で構成された異物１１６を形成する。上記の第１絶縁膜１０８の一部の熱窒化あるいは異物１１６は、上述した情報電荷の保持特性に悪影響を与える。すなわち、情報電荷の保持時間が大幅に減縮するようになる。
【００２３】
本発明の主目的は、上記の課題を解決し、ＮＲＯＭ等の不揮発性半導体記憶装置の高密度化あるいは大容量化、高機能化、更にはその動作電圧の低電圧化および動作の高速化を容易にすることにある。そして、本発明の他の目的は、ＭＯＮＯＳ型トランジスタを不揮発性記憶素子とする不揮発性メモリの実用化を容易にすることにある。
【００２４】
【課題を解決するための手段】
このために本発明の不揮発性半導体記憶装置では、半導体基板表面に対向して形成された第１の拡散層と第２の拡散層と、前記拡散層間がチャネル領域とされ該チャネル領域上に順に積層された第１の絶縁層、第２の絶縁層および第３の絶縁層、とを有し、前記第３の絶縁層に被着するシリコン層あるいはシリコンゲルマニウム層が形成され、前記第１の拡散層および第２の拡散層上に熱酸化膜が形成され、前記シリコン層あるいはシリコンゲルマニウム層に接続され前記熱酸化膜上に配設されたメモリセル用のワード線が形成され、前記第１の拡散層あるいは第２の拡散層を前記メモリセルのビット線とする。
【００２５】
あるいは、本発明の不揮発性半導体記憶装置では、半導体基板表面に対向して形成された第１の拡散層と第２の拡散層と、前記拡散層間がチャネル領域とされ該チャネル領域上に順に積層された第１の絶縁層、第２の絶縁層および第３の絶縁層、とを有し、前記第３の絶縁層に被着するシリコン層あるいはシリコンゲルマニウム層が形成され、前記第１の拡散層および第２の拡散層上にＨＴＯ膜が形成され、前記シリコン層あるいはシリコンゲルマニウム層に接続し前記ＨＴＯ膜上に配設されたメモリセル用のワード線が形成され、前記第１の拡散層あるいは第２の拡散層を前記メモリセルのビット線とする。
【００２６】
あるいは、本発明の不揮発性半導体記憶装置では、半導体基板表面に対向して形成された第１の拡散層と第２の拡散層と、前記拡散層間がチャネル領域とされ該チャネル領域上に順に形成された第１の絶縁層、孤立絶縁体および第３の絶縁層、とを有し、前記第１の拡散層および第２の拡散層上に絶縁膜が形成され、前記第３の絶縁層上および前記絶縁膜上にメモリセル用のワード線が形成され、前記第１の拡散層あるいは第２の拡散層を前記メモリセルのビット線とする。ここで、前記孤立絶縁体が半球状、島状、柱状の構造になっている。
【００２７】
あるいは、本発明の不揮発性半導体記憶装置では、前記第１の拡散層あるいは第２の拡散層に近接し前記チャネル領域上に在る複数の前記孤立絶縁体に情報電荷の書き込み・消去領域が２箇所形成されている。
【００２８】
そして、前記第１の拡散層表面あるいは第２の拡散層表面にシリサイド層が形成されている。更には、前記第１の絶縁層および第３の絶縁層は酸化シリコンで構成され、前記第２の絶縁層あるいは前記孤立絶縁体は窒化シリコンで構成されている。また、ワード線は高融点金属、シリサイド、ポリサイドで構成されている。
【００２９】
そして、本発明の不揮発性半導体記憶装置の製造方法は、半導体基板表面に第１の絶縁層、第２の絶縁層、第３の絶縁層、第１の導電層および酸化阻止膜をこの順に積層して形成する工程と、前記酸化阻止膜上にスリット状のレジストマスクを形成し、前記レジストマスクをエッチングマスクにして前記酸化阻止膜、第１の導電層をドライエッチングする工程と、前記ドライエッチング後、前記レジストマスクを用いたイオン注入により前記半導体基板表面に不純物を導入し第１の拡散層と第２の拡散層を形成する工程と、前記レジストマスクを除去した後、前記ドライエッチングで形成したスリット状の酸化阻止膜およびスリット状の第１の導電層を酸化マスクにした熱酸化を行い前記第１の拡散層と第２の拡散層上に熱酸化膜を形成する工程と、前記スリット状の酸化阻止膜を除去した後、前記熱酸化膜および前記スリット状の第１の導電層に被着する第２の導電層を形成する工程と、前記第２の導電層を加工し配線層を形成すると同時に前記スリット状の第１の導電層を加工する工程と、を含む。
【００３０】
あるいは、本発明の不揮発性半導体記憶装置の製造方法は、半導体基板表面に第１の絶縁層、第２の絶縁層、第３の絶縁層および第１の導電層をこの順に積層して形成する工程と、前記第１の導電層上にスリット状のレジストマスクを形成し、前記レジストマスクをエッチングマスクにして前記第１の導電層、第３の絶縁層、第２の絶縁層をこの順にドライエッチングする工程と、前記レジストマスクを用いたイオン注入により前記半導体基板表面に不純物を導入し第１の拡散層と第２の拡散層を形成する工程と、前記レジストマスクを除去した後、前記ドライエッチングで形成したスリット状の第１の導電層間を充填するＨＴＯ膜を前記第１の拡散層と第２の拡散層上に形成する工程と、前記ＨＴＯ膜を化学機械研磨し不要部を除去する工程と、前記ＨＴＯ膜および前記スリット状の第１の導電層に被着する第２の導電層を形成する工程と、前記第２の導電層を加工し配線層を形成すると同時に前記スリット状の第１の導電層を加工する工程と、を含む。
【００３１】
あるいは、本発明の不揮発性半導体記憶装置の製造方法は、導体基板表面に第１の絶縁層、第２の絶縁層、第３の絶縁層、第１の導電層およびエッチング阻止膜をこの順に積層して形成する工程と、前記第１の導電層上にスリット状のレジストマスクを形成し、前記レジストマスクをエッチングマスクにして前記エッチング阻止膜、第１の導電層、第３の絶縁層、第２の絶縁層をこの順にドライエッチングする工程と、前記レジストマスクを用いたイオン注入により前記半導体基板表面に不純物を導入し第１の拡散層と第２の拡散層を形成する工程と、前記レジストマスクを除去した後、前記ドライエッチングで形成したスリット状の第１の導電層の側壁にサイドウォール絶縁膜を形成すると共に前記第１の拡散層と第２の拡散層の表面を露出させる工程と、前記露出した第１の拡散層と第２の拡散層表面にシリサイド層を形成する工程と、前記ドライエッチングで形成したスリット状の第１の導電層間を充填するＨＴＯ膜を前記シリサイド層上に形成する工程と、前記ＨＴＯ膜を化学機械研磨し不要部を除去する工程と、前記ＨＴＯ膜および前記スリット状の第１の導電層に被着する第２の導電層を形成する工程と、前記第２の導電層を加工し配線層を形成すると同時に前記スリット状の第１の導電層を加工する工程と、を含む。
【００３２】
そして、前記第３の絶縁層は、前記第２の絶縁層を活性酸素の雰囲気で熱酸化して形成する。
【００３３】
あるいは、本発明の不揮発性半導体記憶装置の製造方法は、半導体基板表面に第１の絶縁層、孤立絶縁体、第３の絶縁層および第１の導電層をこの順に積層して形成する工程と、前記第１の導電層上にスリット状のレジストマスクを形成し、前記レジストマスクをエッチングマスクにして前記第１の導電層をドライエッチングする工程と、前記レジストマスクを用いたイオン注入により前記半導体基板表面に不純物を導入し第１の拡散層と第２の拡散層を形成する工程と、前記レジストマスクを除去した後、前記ドライエッチングで形成したスリット状の第１の導電層間であって前記前記第１の拡散層と第２の拡散層上に絶縁膜を形成する工程と、前記絶縁膜および前記スリット状の第１の導電層に被着する第２の導電層を形成する工程と、前記第２の導電層を加工し配線層を形成すると同時に前記スリット状の第１の導電層を加工する工程と、を含む。ここで、前記孤立絶縁体を半球状、島状、柱状の構造に形成する。
【００３４】
そして、前記第１の導電層は不純物含有のシリコン層あるいはシリコンゲルマニウム層で形成し、前記第２の導電層は高融点金属膜、シリサイド膜、ポリサイド膜で形成する。
【００３５】
また、前記第１の絶縁層および第３の絶縁層は酸化シリコンで形成し、前記第２の絶縁層あるいは前記孤立絶縁体は窒化シリコンで形成する。
【００３６】
本発明では、上述した第１（２）の拡散層上には絶縁膜が高精度（その寸法等）に形成できるようになる。このために、メモリセルの微細化それに伴う不揮発性半導体記憶装置の高密度化、高集積化が促進される。
【００３７】
また、本発明では、不揮発性半導体記憶装置の製造工程において、第１の絶縁層の熱窒化等による絶縁性の低下は大幅に抑制される。更には、情報電荷が孤立絶縁体領域に保持できるようになる。これ等のために、不揮発性半導体記憶装置での情報電荷の保持特性が大幅に向上する。そして、不揮発性半導体記憶装置の高機（性）能化、多機能化が促進する。
【００３８】
また、本発明では、半球状等の孤立絶縁体を情報電荷の書き込み領域とするために、情報の多値化が更に容易になり、４ビット／１セルが可能になる。
【００３９】
また、本発明をフラッシュメモリに適用すると、上記効果の他に、その動作、特に蓄積情報の読み出し動作の高速化が促進される。更に、フラッシュメモリ製品の量産製造が非常に容易になりその製造コストが大幅に低減する。
【００４０】
【発明の実施の形態】
次に、本発明の第１の実施の形態について図１乃至図３に基づいて説明する。図１は、本発明を適用した場合のＮＲＯＭセル部の製造工程順の断面図である。また、図２は同様な製造工程順の平面図である。本発明の構造については、上記製造方法の中で説明される。
【００４１】
図１（ａ）に示すように、シリコン基板１のラジカル酸化あるいは熱酸化で成長させた膜４ｎｍ程度のシリコン酸化膜で第１の絶縁層である第１絶縁膜２を形成し、ＣＶＤ法で膜厚７ｎｍ程度のシリコン窒化膜を成膜し、このシリコン窒化膜をラジカル酸化でその表面を膜厚４ｎｍ程度のシリコン酸化膜に変える。このようにして、膜厚が５ｎｍ程度の第２の絶縁層である第２絶縁膜３と膜厚が４ｎｍ程度の第３の絶縁層である第３絶縁膜を形成し、ＯＮＯ構造の積層する絶縁膜を設ける。
【００４２】
更に、上記第３絶縁膜４を被覆するように第１の導電層としてシリコン層５をＣＶＤ法で堆積させる。ここで、シリコン層５は、膜厚が３０ｎｍ程度でノンドープのアモルファスシリコン膜あるいは多結晶シリコン膜である。そして、このシリコン層５表面に被着する膜厚が５０ｎｍ程度の酸化阻止膜であるシリコン窒化膜６をＣＶＤ法で成膜する。ここで、シリコン層の代わりにシリコンゲルマニウム層を用いてもよい。
【００４３】
このようにした後、公知のリソグラフィ技術で、短冊状（スリット状）パターンとなる拡散層パターンを有するレジストマスク７をシリコン窒化膜６上に形成する。
【００４４】
次に、図１（ｂ）に示すように、ドライエッチング技術で上記シリコン窒化膜６、シリコン層５、第３絶縁膜４、第２絶縁膜３を順次エッチング除去し開口８を形成する。その後、図１（ｂ）に示すように、レジストマスク７をイオン注入マスクにしヒ素不純物をイオン注入し上記レジストマスク７を除去する。そして、更に熱処理を施して第１拡散層９、第２拡散層１０、第３拡散層１１をシリコン基板１表面に形成する。
【００４５】
次に、従来の技術と同様にして全面を熱酸化する。図１（ｃ）に示すように、この熱酸化により膜厚が１００ｎｍの拡散層上絶縁膜１２を、上記第１拡散層９、第２拡散層１０、第３拡散層１１表面に形成する。このようにして、第３絶縁膜４（シリコン酸化膜）／第２絶縁膜３（シリコン窒化膜）／第１絶縁膜２（シリコン酸化膜）で成るＯＮＯ構造の積層する絶縁膜が形成されることになる。この工程において、積層するＯＮＯ構造の絶縁膜上には、スリット状のシリコン層５ａ、シリコン窒化膜６ａが形成されている。
【００４６】
次に、上記スリット状のシリコン窒化膜６ａをエッチング除去し、スリット状のシリコン層５ａにＮ型不純物を導入する。
【００４７】
次に、図１（ｄ）に示すように、第２の導電層として、膜厚が２００ｎｍ程度のタングステンシリサイド膜を全面に堆積させ、公知のリソグラフィ技術とドライエッチング技術とで加工し、ワード線１４を形成する。このワード線１４の形成工程において、スリット状のシリコン層５ａも加工しゲート電極１３を形成する。
【００４８】
このようにして、図１（ｄ）に示すように、シリコン基板１上に第１拡散層９、第２拡散層１０、第３拡散層１１等でもってＮＲＯＭセルのビット線が形成され、ＯＮＯ構造となる第１絶縁膜２、第２絶縁膜３、第３絶縁膜４でもって情報電荷の書き込み・消去の領域が形成される。そして、ワード線１４が配設され、本発明におけるＮＲＯＭセルの基本構造ができあがる。
【００４９】
次に、上記製造方法をその平面図で概略説明する。図２（ａ）に示すように、シリコン基板の所定の領域に素子分離領域１５を形成し、その内部の活性領域にＮＲＯＭセルを形成する。図１（ａ）で説明した工程で、第１絶縁膜２、第２絶縁膜３、第３絶縁膜４、シリコン層５、シリコン窒化膜６を積層して形成する。
【００５０】
次に、図２（ｂ）の工程で、スリット状のレジストマスク７、第１拡散層９、第２拡散層１０、第３拡散層１１を形成する。この工程が図１（ｂ）の工程に対応する。
【００５１】
次に、図２（ｃ）に示すように、レジストマスク７を除去した後、上記それぞれの拡散層上に熱酸化により拡散層上絶縁膜１２を形成する。この工程において、スリット状のシリコン層５ａが形成される。この工程が図１（ｃ）の工程に対応する。
【００５２】
次に、図２（ｄ）に示すように、上述したように全面に堆積させた第２の導電層および上記スリット状のシリコン層５ａを加工し、ワード線１４を形成すると同時にゲート電極１３を形成する。このようにして、第１拡散層９、第２拡散層１０、第３拡散層１１で構成されるビット線とワード線１４は直交して配設されることになる。
【００５３】
次に、本発明の第１の実施の形態での効果について図３を参照して説明する。図３に示すように、本発明では、熱酸化による拡散層上絶縁膜１２の形成において、酸化膜の横方向への成長により食い込み量ΔＷ2 が大幅に低減するようになる。ここで、本発明での食い込み量ΔＷ2 は、従来の技術の場合の食い込み量ΔＷ1 の１／２以下になる。
【００５４】
この理由は、以下の通りである。本発明の特徴は、上記熱酸化の工程において、ＯＮＯ構造となる第３絶縁膜４／第２絶縁膜３／第１絶縁膜２上にシリコン層５ａが形成され、シリコン層５ａ表面にシリコン窒化膜６ａが被着されるところにある。このために、熱酸化工程においてシリコン窒化膜６ａは、シリコン層５ａに大きな圧縮応力を与え、酸化剤である酸素の横方向への拡散を抑制する。この酸化剤の拡散抑制により横方向の酸化が抑えられて、食い込み量ΔＷ2 が大幅に低減するようになる。なお、この熱酸化後には、シリコン窒化膜６ａ表面が酸化されてシリコン酸化膜１６が形成される。
【００５５】
また、本発明では、シリコン窒化膜で成る第２絶縁膜３の熱酸化はラジカル酸化で行う。このラジカル酸化はシリコン窒化膜を７００℃以下の低温で容易に酸化する。このような低温酸化であると、酸化温度が７５０℃以上となる従来の技術で説明したような場合で、第２絶縁膜中の窒素等が第１絶縁膜２中に侵入することは大幅に抑えられる。更に、拡散層上絶縁膜１２の形成のための熱酸化工程において、シリコン層５ａが保護膜として機能し、第２絶縁膜３は上記熱酸化から保護される。ここで、ラジカル酸化は、中性ラジカルあるいはイオン等に励起された酸素すなわち活性酸素の雰囲気で行う。
【００５６】
このために、第１絶縁膜２を構成するシリコン酸化膜の一部領域の熱窒化はほとんど無くなる。また、シリコン基板１表面に異物が形成されることも無くなる。そして、従来の技術で説明したような情報電荷の保持時間が大幅に減縮するということは防止できるようになる。
【００５７】
また、上述したように第１絶縁膜２をシリコン基板１のラジカル酸化で行うと、膜中の正孔トラップは減少し、従来の技術で説明した情報電荷の消去時においての耐性が向上する。このようにして、記憶素子の書き込み・消去回数が増加するようになる。
【００５８】
次に、本発明の第２の実施の形態について図４と図５に基づいて説明する。図４は、本発明を適用した場合のＮＲＯＭセル部の製造工程順の断面図である。また、図５は同様な製造工程順の平面図である。本発明の構造については、上記製造方法の中で説明される。この実施の形態では、拡散層上絶縁膜を、熱酸化法ではなく、ＣＶＤによる絶縁膜の埋め込み法で形成する。
【００５９】
図４（ａ）に示すように、第１の実施の形態と同様にシリコン基板１のラジカル酸化あるいは熱酸化等で第１絶縁膜２を形成し、膜厚７ｎｍ程度のシリコン窒化膜を成膜し、このシリコン窒化膜のラジカル酸化でその表面を膜厚４ｎｍ程度のシリコン酸化膜に変える。このようにして、膜厚が５ｎｍ程度の第２絶縁膜３と膜厚が４ｎｍ程度の第３絶縁膜を形成し、ＯＮＯ構造の積層する絶縁膜を設ける。
【００６０】
更に、上記第３絶縁膜４を被覆するように第１の導電層として導電膜１７をＣＶＤ法で堆積させる。ここで、導電膜１７は、膜厚が２００ｎｍ程度でＮ型不純物を含有するアモルファスシリコン膜、多結晶シリコン膜あるいはシリコンゲルマニウム膜である。
【００６１】
次に、リソグラフィ技術でスリット状の拡散層パターンを有するレジストマスク７を導電膜１７上に形成する。そして、図４（ｂ）に示すように、ドライエッチング技術で上記導電膜１７をスリット状のパターンに加工し短冊状導電膜１７ａを形成し、上記レジストマスク７を除去する。そして、短冊状導電膜１７ａをイオン注入マスクにしヒ素不純物をイオン注入し熱処理を施して第１拡散層９、第２拡散層１０、第３拡散層１１をシリコン基板１表面に形成する。
【００６２】
次に、ＣＶＤ法で全面に膜厚３００ｎｍ程度のシリコン酸化膜を成膜し、上記短冊状導電膜１７ａを研磨ストッパとして、上記シリコン酸化膜を化学機械研磨（ＣＭＰ）法で研磨し不要部分を除去する。ここで、上記ＣＶＤ法によるシリコン酸化膜の成膜では、反応ガスとしてモノシラン（ＳｉＨ4 ）と亜酸化窒素（Ｎ2 Ｏ）を用い、成膜温度は７００℃〜８００℃と高くする。すなわち、ＨＴＯ（Ｈｉｇｈ  Ｔｅｍｐｅｒａｔｕｒｅ  Ｏｘｉｄｅ）膜を形成する。このようにして、図４（ｃ）に示すように、第１拡散層９、第２拡散層１０、第３拡散層１１上部に膜厚が２００ｎｍ程度の拡散層上絶縁膜１８を形成する。このＨＴＯ膜は段差被覆性に優れるために、上記短冊状導電膜１７ａ間を完全に埋め込むようになる。更には、上記ＨＴＯ膜の絶縁性と品質は非常に高いものとなる。
【００６３】
次に、図４（ｄ）に示すように、第２の導電層として、膜厚が２００ｎｍ程度のタングステンシリサイド膜を全面に堆積させ、公知のリソグラフィ技術とドライエッチング技術とで加工し、ワード線１４を形成する。このワード線１４の形成工程において、短冊状導電膜１７ａも加工しゲート電極１９を形成する。
【００６４】
このようにして、図４（ｄ）に示すように、シリコン基板１上に第１拡散層９、第２拡散層１０、第３拡散層１１等でもってＮＲＯＭセルのビット線が形成され、ＯＮＯ構造となる第１絶縁膜２、第２絶縁膜３、第３絶縁膜４でもって情報電荷の書き込み・消去の領域が形成される。そして、ワード線１４が配設され、本発明におけるＮＲＯＭセルの基本構造ができあがる。
【００６５】
次に、上記製造方法をその平面図で概略説明する。図５（ａ）に示すように、シリコン基板の所定の領域に素子分離領域１５を形成し、その内部の活性領域にＮＲＯＭセルを形成する。図４（ａ）で説明した工程で、第１絶縁膜２、第２絶縁膜３、第３絶縁膜４、導電膜１７を積層して形成する。
【００６６】
次に、図５（ｂ）の工程で、短冊状導電膜１７ａ、第１拡散層９、第２拡散層１０、第３拡散層１１を形成する。この工程が図４（ｂ）の工程に対応する。次に、図５（ｃ）に示すように、上記それぞれの拡散層上にスリット状の拡散層上絶縁膜１８を形成する。この工程が図４（ｃ）の工程に対応する。
【００６７】
次に、図５（ｄ）に示すように、上述したように全面に堆積させた第２の導電層および上記短冊状導電膜１７ａを加工し、ワード線１４を形成すると同時にゲート電極１９を形成する。このようにして、第１拡散層９、第２拡散層１０、第３拡散層１１で構成されるビット線とワード線１４は直交して配設される。
【００６８】
この実施の形態では、第１の実施の形態での効果と同質の効果が生じる。そして、この場合には、拡散層上絶縁膜１８の横方向への食い込み量はほとんど零になる。また、拡散層上絶縁膜１８の膜厚を厚くすることが容易になるために、ＮＲＯＭセルのビット線とワード線間の寄生容量が大幅に低減する。
【００６９】
次に、本発明の第３の実施の形態について図６に基づいて説明する。図６は、本発明を適用した場合のＮＲＯＭセル部の製造工程順の断面図である。この実施の形態では、拡散層上にシリサイド層を形成する。
【００７０】
図６（ａ）に示すように、第２の実施の形態と同様にシリコン基板１の熱酸化で第１絶縁膜２、第２絶縁膜３、第３絶縁膜を形成し、ＯＮＯ構造の積層する絶縁膜を設ける。そして、上記第３絶縁膜４を被覆するように導電膜１７をＣＶＤ法で堆積させ、その上にシリコン窒化膜２０を成膜する。
【００７１】
次に、リソグラフィ技術でスリット状の拡散層パターンを有するレジストマスク７をシリコン窒化膜２０上に形成する。そして、図６（ｂ）に示すように、ドライエッチング技術で上記シリコン窒化膜２０、導電膜１７をスリット状のパターンに加工し短冊状窒化膜２０ａおよび短冊状導電膜１７ａを形成し、上記レジストマスク７を除去する。そして、上記短冊状窒化膜２０ａ、短冊状導電膜１７ａをイオン注入マスクにしヒ素不純物をイオン注入し熱処理を施して第１拡散層９、第２拡散層１０、第３拡散層１１を形成する。更に、上記第１絶縁膜２、第２絶縁膜３、第３絶縁膜４もエッチング除去する。
【００７２】
次に、ＣＶＤ法で全面に膜厚５０ｎｍ程度のシリコン酸化膜を成膜しエッチバックを施し、図６（ｃ）に示すようにサイドウォール絶縁膜２１を形成する。そして、スパッタ法でコバルトシリサイド膜を全面に堆積させ、熱処理を施して上記第１拡散層９、第２拡散層１０、第３拡散層１１上にシリサイド層２２を形成する。ここで、短冊状導電膜１７ａは短冊状窒化膜２０ａおよびサイドウォール絶縁膜２１でコーティングされているために、この領域にシリサイド層は形成されない。
【００７３】
次に、第２の実施の形態で説明したように、ＨＴＯ膜のＣＶＤとそのＣＭＰとで、図６（ｄ）に示すように、第１拡散層９、第２拡散層１０、第３拡散層１１上にシリサイド層２２を介して拡散層上絶縁膜１８を形成する。
【００７４】
次に、図６（ｄ）に示すように、短冊状窒化膜２０ａを除去し、第２の導電層として、膜厚が２００ｎｍ程度のタングステンシリサイド膜を全面に堆積させ、公知のリソグラフィ技術とドライエッチング技術とで加工し、ワード線１４を形成する。このワード線１４の形成工程において、短冊状導電膜１７ａも加工しゲート電極１９を形成する。このようにして、図６（ｄ）に示すように、シリコン基板１上で表面をシリサイド層２２とした第１拡散層９、第２拡散層１０、第３拡散層１１等でもってＮＲＯＭセルのビット線が形成され、ワード線１４が配設されて、本発明におけるＮＲＯＭセルの基本構造ができあがる。
【００７５】
この実施の形態では、第２の実施の形態で説明した効果と同様の効果が生じる。そして、この場合には、更に、ビット線の抵抗が大幅に低減する。
【００７６】
次に、本発明の第４の実施の形態について図７乃至図９に基づいて説明する。図７は、本発明を適用した場合のＮＲＯＭセル部の製造工程順の断面図である。本発明のＮＲＯＭセル構造については上記製造方法の中で説明される。
【００７７】
上述したように、第１〜第３の実施の形態の場合には、情報電荷は層状の第２絶縁膜に捕獲されて保持されている。これに対して、第４の実施の形態の特徴は、情報電荷が層状でなく孤立絶縁体である例えば半球状あるいはドット状に孤立する絶縁体に捕獲され保持される点にある。
【００７８】
図７（ａ）に示すように、第１の実施の形態と同様にシリコン基板１に第１絶縁膜２３をラジカル酸化あるいは熱酸化で形成する。そして、例えば半球状の孤立絶縁体２４を上記第１絶縁膜２３表面に形成する。ここで、孤立絶縁体２４は径が３ｎｍ程度の半球状のシリコン窒化物である。
【００７９】
この半球状のシリコン窒化物は、ジクロールシラン（ＳｉＨ2 ｃｌ2 ）とＮＨ3 を反応ガスとする減圧ＣＶＤ法で生成できる。この反応ガスであると、シリコン窒化膜の成膜初期において核形成が起こる。この核が適当な大きさになるところで上記成膜を終えると、上述したような半球状のシリコン窒化物を生成することができる。
【００８０】
このようにした後、ＣＶＤ法で膜厚が５ｎｍ程度のシリコン酸化膜を全面に成膜する。ここで、シリコン酸化膜はＨＴＯ膜にするとよい。このようにして、上記孤立絶縁体２４を完全に被覆するように第３絶縁膜２５を形成する。
【００８１】
更に、第１の実施の形態で説明したように、上記第３絶縁膜２５上にシリコン層５、シリコン窒化膜６をＣＶＤ法で積層して堆積させる。このようにした後、公知のリソグラフィ技術で、スリット状の拡散層パターンを有するレジストマスク７をシリコン窒化膜６上に形成する。
【００８２】
次に、図７（ｂ）に示すように、ドライエッチング技術で上記シリコン窒化膜６、シリコン層６を順次エッチング除去し開口８を設ける。その後、図７（ｂ）に示すように、レジストマスク７をイオン注入マスクにしヒ素不純物をイオン注入し上記レジストマスク７を除去する。そして、更に熱処理を施して第１拡散層９、第２拡散層１０、第３拡散層１１をシリコン基板１表面に形成する。
【００８３】
次に、従来の技術と同様にして全面を熱酸化する。図７（ｃ）に示すように、この熱酸化により膜厚が１００ｎｍの拡散層上絶縁膜１２を、上記第１拡散層９、第２拡散層１０、第３拡散層１１表面に形成する。
【００８４】
このようにして、第３絶縁膜２５／孤立絶縁体２４／第１絶縁膜２で成る絶縁膜が形成される。この工程において、第３絶縁膜２５上には、スリット状のシリコン層５ａ、シリコン窒化膜６ａが形成される。そこで、上記スリット状のシリコン窒化膜６ａをエッチング除去し、スリット状のシリコン層５ａにＮ型不純物を導入する。
【００８５】
次に、図７（ｄ）に示すように、第１の実施の形態と同様に、膜厚が２００ｎｍ程度のタングステンシリサイド膜を全面に堆積させ、公知のリソグラフィ技術とドライエッチング技術とで加工し、ワード線１４を形成する。このワード線１４の形成工程において、スリット状のシリコン層５ａも加工しゲート電極１３を形成する。
【００８６】
このようにして、図７（ｄ）に示すように、シリコン基板１上に第１拡散層９、第２拡散層１０、第３拡散層１１等でもってＮＲＯＭセルのビット線が形成され、第１絶縁膜２、孤立絶縁体２４、第３絶縁膜２５でもって情報電荷の書き込み・消去の領域が形成される。そして、ワード線１４が配設され、本発明におけるＮＲＯＭセルの基本構造ができあがる。
【００８７】
上記の第４の実施の形態では、第１の実施の形態と同様な製造工程でメモリセルのビット線あるいはワード線が形成されているが、この場合には、第２の実施の形態あるいは第３の実施の形態と同様な製造工程でもって上記メモリセルのビット線あるいはワード線が形成されてもよい。
【００８８】
第４の実施の形態での顕著な効果は、情報電荷の保持特性が大幅に向上するところにある。この点について図８に基づいて説明する。図８では、横軸に情報電荷の保持時間を対数表示で示し、縦軸に単体ＮＲＯＭのしきい値を示す。図中において、破線で従来の技術の場合を、実線で本発明の場合を示す。図８に示すように、情報電荷を消去した状態でしきい値を２Ｖにし情報保持した場合には、保持時間と共にしきい値は増大する。従来の技術では、このしきい値の増加が激しいのに対して、本発明の場合はほとんど変化しない。同様に、情報電荷の書き込み状態でしきい値を４Ｖにし情報保持した場合には、保持時間と共にしきい値は減少する。従来の技術では、このしきい値の減少が激しいのに対して、本発明の場合はほとんど変化しない。このように、本発明の第４の実施の形態では、保持特性の向上が顕著になる。
【００８９】
次に、図９に基づいて、第４の実施の形態での上記効果の生じる機構について説明する。また、上記実施の形態で説明したＮＲＯＭセル構造で４ビット／１セル構成にする場合について図９を用いて説明する。ここで、図９は、ＮＲＯＭセルの一部の模式的断面図である。
【００９０】
図９（ａ）に示すように、第４の実施の形態で説明したＮＲＯＭでは、シリコン基板１上に第２拡散層１０等でもってＮＲＯＭセルのビット線が拡散層上絶縁膜１２で被覆されて形成される。そして、ＮＲＯＭのチャネル領域に酸化シリコンから成る第１絶縁膜２３が形成され、第１絶縁膜２３表面に上述した窒化シリコンから成る孤立絶縁体２４が形成される。更に、この孤立絶縁体２４は酸化シリコンから成る第３絶縁膜２５でもって完全に被覆される。ここで、通常では窒化シリコンの電気伝導は、酸化シリコンのそれより１０3 〜１０4 倍程度に高くなる。
【００９１】
この場合には、情報電荷の書き込み領域（捕獲領域）は、孤立絶縁体２５内に在るトラップ中心あるいは孤立絶縁体２５周囲の第１絶縁膜２３、第３絶縁膜２５との界面領域になる。このようにして、捕獲領域は高い絶縁性を有する第１絶縁膜２３、第３絶縁膜２５で分離された状態になる。このために、孤立絶縁体２５に書き込まれた電子はその領域に閉じこめられ、情報電荷の保持特性が向上するようになる。
【００９２】
このように、上記本発明の孤立絶縁体は、第１絶縁膜２３上において、不連続に孤立して形成される絶縁体であり、それぞれの絶縁体は第３絶縁膜２５で互いに分離できるような姿態であればよい。このような孤立絶縁体としては、半球状の他に島状、柱状の構造になるものでもよい。
【００９３】
これに対して、図９（ｂ）に示すように、従来の場合のＮＲＯＭでは、シリコン基板１０１上に第２拡散層１０３等でもってＮＲＯＭセルのビット線が拡散層上絶縁膜１１１で被覆されて形成される。そして、ＯＮＯ構造となる第１絶縁膜１０８、第２絶縁膜１０９、第３絶縁膜１１２でもって情報電荷の書き込み・消去の領域が形成される。すなわち、ＮＲＯＭの捕獲領域１１４が形成される。
【００９４】
しかし、この場合には、情報電荷の捕獲領域１１４に書き込まれた電子は、図中の矢印に示すように、電気伝導の比較的に高い第２絶縁膜１０９を横方向に移動するようになり、捕獲領域が経時時間と共に拡がってしまい、情報電荷の保持特性が悪くなる。
【００９５】
このような第４の実施の形態で説明したＮＲＯＭセル構造では、上述したように書き込み電子は、孤立絶縁体２５に完全に閉じこめられる。この特性を利用すると、４ビット／１セル構成が可能になる。
【００９６】
図９（ａ）に示すように、第２拡散層１０に近接する領域において、第１の範囲Ｔ1 と第２の範囲Ｔ2 とを設ける。そして、第１の範囲Ｔ1 に存在する孤立絶縁体２４を第１の捕獲領域とし、第１の範囲Ｔ1 と第２の範囲Ｔ2 とに存在する孤立絶縁体２４あるいは第２の範囲Ｔ2 に存在する孤立絶縁体２４を第２の捕獲領域とする。このようにすることで、図１３で説明した第１ビット捕獲領域１１４に相当する領域に、第１の捕獲領域と第２の捕獲領域が高精度に形成できることになる。これ等の捕獲領域が、本発明の情報電荷の２箇所の書き込み・消去領域となる。
【００９７】
図示しないが、図１３で説明した第２ビット捕獲領域１１５に相当する、第１拡散層９側にも、上記と同様にして第１の捕獲領域と第２の捕獲領域とを設けることが簡単にできる。このようにすることで、２ビット×２／１セル構成ができあがる。
【００９８】
また、第１（２）ビット捕獲領域１１４，１１５に相当する領域の片側にのみ上記２箇所の書き込み・消去領域が形成されてもよい。この場合には、２ビット／１セルの構成になる。
【００９９】
上記第１捕獲領域あるいは第２の捕獲領域の形成は、情報電荷の書き込み条件で一意的に生成できるものである。例えば、電子の書き込みにおいて、ＮＲＯＭのトランジスタ特性がリニア領域でＣＨＥを生成すれば、第１の捕獲領域が形成できる。逆に、電子の書き込みにおいて、ＮＲＯＭのトランジスタ特性が飽和領域でＣＨＥを生成すれば、第２の捕獲領域が形成できる。これ等の捕獲領域は、第１（２）拡散層９，１０に印加する電圧により生成される空乏層の長さを変えることで制御できるものである。
【０１００】
このように第４の実施の形態で示すＮＲＯＭセルを４ビット／１セル動作させることで、不揮発性半導体記憶装置の高密度化あるいは大容量化が更に促進されるようになる。更には、ロジック回路あるいはメモリ回路と混載するような半導体装置の高機能化も促進されるようになる。
【０１０１】
上述した実施の形態では、ＭＯＮＯＳ型トランジスタを構成する第１絶縁膜、第３絶縁膜をシリコン酸化膜で形成し、第２絶縁膜あるいは孤立絶縁体をシリコン窒化膜で形成する場合について説明した。本発明は、このような構成に限定されるものではなく、第２絶縁膜あるいは孤立絶縁体としてタンタル酸化膜、ハフニウム酸化膜、シリケート膜のような金属酸化物で形成してもよい。更には、上記第１絶縁膜を金属酸化物で形成してもよい。但し、この場合には、第２絶縁膜あるいは孤立絶縁体は別種の金属酸化物で形成する。
【０１０２】
また、本発明では、第１の導電層としては、アモルファスシリコン膜、多結晶シリコン膜あるいはシリコンゲルマニウム膜を用い、ワード線を形成することになる第２の導電層としては、高融点金属膜、そのシリサイド膜あるいはそのポリサイド膜を用いればよい。そして、タングステン、モリブデン、コバルトの他に窒化チタン、窒化タングステンを用いてもよい。更には、上記の導電体材料の組み合わせは種々にできることに言及しておく。
【０１０３】
本発明は、上記の実施の形態に限定されず、本発明の技術思想の範囲内において、実施の形態が適宜変更され得る。
【０１０４】
【発明の効果】
本発明では、ＮＲＯＭセルのような不揮発性メモリセルの微細化、高密度化、それに伴う不揮発性半導体記憶装置の高集積化が促進される。そして、不揮発性半導体記憶装置の製造工程において、第１の絶縁層の熱窒化等による絶縁性の低下は大幅に抑制されると共に、情報電荷が孤立絶縁体領域に保持できるようになる。このために、不揮発性半導体記憶装置での情報電荷の保持特性が大幅に向上する。
【０１０５】
また、本発明では、半球状等の孤立絶縁体を情報電荷の書き込み領域とするために、情報の多値化が更に容易になり、４ビット／１セルが可能になる。
【０１０６】
また、本発明をフラッシュメモリに適用すると、上記の効果の他に、その動作、特に蓄積情報の読み出し動作の高速化が促進される。更に、フラッシュメモリ製品の量産製造が非常に容易になりその製造コストが大幅に低減する。
【０１０７】
そして、上述したようなフラッシュメモリの特性の大幅な向上はこのデバイスの用途を拡大し、新たな用途領域をも開拓する。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態を説明するためのＮＲＯＭセル部の製造工程順の断面図である。
【図２】上記ＮＲＯＭセル部の製造工程順の平面図である。
【図３】本発明の第１の実施の形態の効果を説明するためのＮＲＯＭセルの一部断面図である。
【図４】本発明の第２の実施の形態を説明するためのＮＲＯＭセル部の製造工程順の断面図である。
【図５】上記ＮＲＯＭセル部の製造工程順の平面図である。
【図６】本発明の第３の実施の形態を説明するためのＮＲＯＭセル部の製造工程順の断面図である。
【図７】本発明の第４の実施の形態を説明するためのＮＲＯＭセル部の製造工程順の断面図である。
【図８】本発明の第４の実施の形態の効果を説明するための情報電荷の保持特性を示すグラフである。
【図９】本発明の第４の実施の形態の効果が生じる機構を説明するためのＮＲＯＭセルの一部断面図である。
【図１０】従来の技術を説明するためのＮＲＯＭセルの平面図である。
【図１１】従来の技術を説明するためのＮＲＯＭセル部の製造工程順の断面図である。
【図１２】ＭＯＮＯＳ型トランジスタの動作を説明するための断面図である。
【図１３】ＮＲＯＭセルの動作を説明するための断面図である。
【図１４】従来の技術で生じる課題を説明するためのＮＲＯＭセルの一部断面図である。
【符号の説明】
１，１０１    シリコン基板
２，２３，１０８    第１絶縁膜
３，１０９    第２絶縁膜
４，２５，１１２    第３絶縁膜
５，５ａ    シリコン層
６，６ａ，２０    シリコン窒化膜
７，１１０    レジストマスク
８    開口
９，１０２    第１拡散層
１０，１０３    第２拡散層
１１，１０４    第３拡散層
１２，１８，１１１    拡散層上絶縁膜
１３，１９，１０５ａ    ゲート電極
１４，１０５，１０６，１０７    ワード線
１５    素子分離領域
１６    シリコン酸化膜
１７    導電膜
１７ａ    短冊状導電膜
２０ａ    短冊状窒化膜
２１    サイドウォール絶縁膜
２２    シリサイド層
２４    孤立絶縁体
Ｔ1     第１の範囲
Ｔ2     第２の範囲
１１４    （第１ビット）捕獲領域
１１５    第２ビット捕獲領域
１１６    異物
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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