(57)【特許請求の範囲】
【請求項１】
ビデオ信号処理回路と、前記ビデオ信号処理回路とメモリインタフェースを通じて接続されるメモリとを備え、第１のビットのデジタル撮像信号と前記第１のビット数とは異なる第２のビット数のデジタル映像信号との一方が、択一的に前記メモリに書き込まれて、前記デジタル撮像信号または前記デジタル映像信号に対応する所定の処理がなされ、前記所定の処理がなされた前記デジタル撮像信号または前記デジタル映像信号が前記メモリインタフェースを通じて前記ビデオ信号処理回路に供給されるビデオ信号処理装置であって、
前記デジタル映像信号は、前記メモリインタフェースを通じて前記メモリに書き込まれると共に、前記メモリから読み出された前記デジタル映像信号は、前記メモリインタフェースを通じて前記ビデオ信号処理回路に供給され、
前記デジタル撮像信号は、前記メモリインタフェースを介することなく前記メモリに書き込まれると共に、前記メモリから読み出された前記デジタル撮像信号は、前記メモリインタフェースを通じて前記ビデオ信号処理回路に供給され、
前記メモリインタフェースは、
前記デジタル映像信号から同期信号を分離する同期信号分離手段と、
前記同期信号が分離された前記デジタル映像信号の量子化レベルをゲイン調整する第１のゲイン調整手段と、前記第１のゲイン調整手段の出力の量子化レベルをレベルシフトする第１のレベルシフト手段とからなり、前記デジタル映像信号の前記ビット数を前記第２のビット数から前記第１のビット数に変換して、前記メモリに書き込む信号を生成する第１の量子化ビット数変換手段と、
前記メモリから読み出された前記第１の量子化ビット数の前記デジタル映像信号または前記デジタル撮像信号の量子化レベルをレベルシフトする第２のレベルシフト手段と、この第２のレベルシフト手段の出力の量子化レベルをゲイン調整する第２のゲイン調整手段とからなり、前記デジタル映像信号または前記デジタル撮像信号のビット数を前記第１のビット数から前記第２のビット数に変換する第２の量子化ビット数変換手段と、
前記第２の量子化ビット数変換手段の出力信号に同期信号を混合する同期信号混合手段と、
を有し、
前記同期信号混合手段からの前記デジタル撮像信号またはデジタル映像信号が、前記ビデオ信号処理回路に供給されることを特徴とするビデオ信号処理装置。
【請求項２】
前記メモリインタフェースから前記ビデオ信号処理回路への経路に、前記デジタル映像信号および前記デジタル撮像信号に共通の処理回路が介挿される
請求項１に記載のビデオ信号処理装置。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
この発明は、例えば、カメラ一体型ＶＴＲに使用して好適なビデオ信号処理装置に関する。
【０００２】
【従来の技術】
従来、民生用のカメラ一体型ＶＴＲにおいて、カメラ系では、適応型の画質制御、メモリを利用した電子ズームや手ぶれ補正などの多機能化のため、デジタル信号処理が行なわれている。
また、ＶＴＲ系においても、メモリを利用した時間軸補正（ＴＢＣ）などの高画質化のため、信号処理のデジタル化が推進されている。
【０００３】
このようにして、カメラ信号（撮像信号）およびビデオ信号の処理がデジタル化されたカメラ一体型ＶＴＲの信号処理系は、例えば、図３に示すように構成される。
【０００４】
図３において、１０はカメラ信号処理系であって、カメラ信号処理回路１１と、メモリ１２と、Ａ／Ｄ変換器１３と、このＡ／Ｄ変換器１３の前後に設けられ、信号選択および分配用の切換スイッチ回路１４、１５から構成される。なお、メモリ１２は、例えば、フィールドメモリとされる。
【０００５】
スイッチ回路１４には、ＶＴＲ系（図示は省略）からの再生ビデオ信号ＳPBと、ライン入力端子からのビデオ信号ＳLNと、ＣＣＤ型撮像素子を備えたカメラ系（図示は省略）からの撮像信号ＳCMとが供給されると共に、切り換え制御信号として、システム制御回路（図示は省略）からのモード信号ＳMDが供給される。３種のアナログ映像信号は、カメラ一体型ＶＴＲのモードに応じて、スイッチ回路１４から択一的にＡ／Ｄ変換器１３に供給され、それぞれ対応するデジタル映像信号、すなわち、再生ビデオ信号ＤPB、ラインビデオ信号ＤLN、カメラ信号（撮像信号）ＤCMに変換される。
【０００６】
このうち、カメラ信号ＤCMは、スイッチ回路１５を通じて、カメラ信号処理回路１１に供給され、輝度信号と色信号とが分離され、ガンマ補正や白バランスのような信号処理が施されたのち、メモリ１２に供給されて、電子ズームなどの処理が施される。
【０００７】
２０はビデオ信号処理系であって、ビデオ信号処理回路２１と、この信号処理回路２１にそれぞれ接続されたインタフェース（Ｉ／Ｆ）２２、２３、２４と、Ｄ／Ａ変換器２５、２６とを含み、単一の集積回路（ＩＣ）として形成される。なお、ビデオ信号処理系２０にも、制御信号として、モード信号ＳMDが供給される。
【０００８】
第１のインタフェース２２には、スイッチ回路１５を通じて、再生ビデオ信号ＤPBとラインビデオ信号ＤLNとが供給される。第２のインタフェース２３には、メモリ１２を通じて、カメラ信号ＤCMが供給される。また、第３のインタフェース２４にはメモリ１２が接続される。すなわち、第２のインタフェース２３はカメラインタフェースであり、第３のインタフェース２４はメモリインタフェースである。
【０００９】
ビデオ信号処理回路２１からのデジタルビデオ信号は、Ｄ／Ａ変換器２５および記録増幅器２７を通じて、ビデオヘッド２８に供給される。ビデオ信号処理回路２１からのデジタルビデオ信号は、また、Ｄ／Ａ変換器２６を通じて、例えば液晶表示装置からなりファインダ兼用の表示モニタ２９に供給される。
【００１０】
カメラ記録モードでは、メモリ１２からのカメラ信号ＤCMが、インタフェース２４を通じて、ビデオ信号処理回路２１に供給され、エンファシス、周波数変調、低域変換など、所要の記録信号処理が施されて、Ｄ／Ａ変換器２５により、アナログ映像信号に変換され、記録増幅器２７を通じて、ビデオヘッド２８に供給され、テープ（図示は省略）に記録される。
【００１１】
また、ビデオ信号処理回路２１からのモニタ用の映像信号が、Ｄ／Ａ変換器２６により、アナログ映像信号に変換されて、モニタ２９に供給され、その画面上に被写体の映像が表示される。
【００１２】
ライン記録モードでは、スイッチ回路１５からのラインビデオ信号ＤLNが、インタフェース２２を通じて、ビデオ信号処理回路２１に供給され、上述と同様に、記録用の信号とモニタ用の信号とが形成される。
【００１３】
再生モードでは、スイッチ回路１５からの再生ビデオ信号ＤPBが、インタフェース２２を通じて、ビデオ信号処理回路２１に供給され、モニタ用の信号だけが形成される。そして、メモリ１２では、ＴＢＣ処理や、フィールド相関を利用したクロマノイズの低減処理などが行なわれる。
【００１４】
上述のようなデジタル映像信号のうち、カメラ信号ＤCMは、再生ビデオ信号ＤPBやラインビデオ信号ＤLNと異なり、同期信号成分を分離して通信（伝送処理）が行なわれ、処理後に、いずれも図示は省略するが、システム制御回路の制御の下に、同期信号発生回路からの同期信号が混合される。
【００１５】
また、カメラ信号ＤCMと、再生ビデオ信号ＤPBやラインビデオ信号ＤLNとは、例えば、図４に示すように、各信号の信号幅すなわち量子化のビット数と、各信号の量子化レベルも異なる。例えば、カメラ信号の量子化のビット数を８ビットとした場合、量子化レベルは、黒レベルでは７０、白ピークレベルでは２３０、同期信号の尖頭値（シンクチップ）レベルでは６が割り当てられる。これに対して、ビデオ信号の量子化のビット数を１０ビットの場合、量子化レベルは、黒レベルでは２８５、白ピークでは８５５、シンクチップレベルでは５７が割り当てられる。
【００１６】
【発明が解決しようとする課題】
前述のような、従来のカメラ一体型ＶＴＲでは、ビデオ信号処理系２０におけるデジタル信号の入出力としては、再生ビデオ信号ＤPBまたはラインビデオ信号ＤLNと、カメラ信号処理回路１１からのカメラ信号ＤCMと、メモリ１２からの入力信号と、メモリ１２への出力信号との４種のデジタル信号がある。
【００１７】
これらのデジタル信号の信号幅が、例えば、全て１０ビットであるとすると、ビデオ信号処理系２０では、その入出力には、４０本もの多数のピンが必要になり、ＩＣのコスト低減や小型化を妨げるという問題があった。
【００１８】
かかる点に鑑み、この発明の目的は、ビデオ信号処理系のデジタル信号の入出力の数を低減することができるビデオ信号処理装置を提供するところにある。
【００１９】
【課題を解決するための手段】
前記課題を解決するため、この発明によるビデオ信号処理装置は、
ビデオ信号処理回路と、前記ビデオ信号処理回路とメモリインタフェースを通じて接続されるメモリとを備え、第１のビットのデジタル撮像信号と前記第１のビット数とは異なる第２のビット数のデジタル映像信号との一方が、択一的に前記メモリに書き込まれて、前記デジタル撮像信号または前記デジタル映像信号に対応する所定の処理がなされ、前記所定の処理がなされた前記デジタル撮像信号または前記デジタル映像信号が前記メモリインタフェースを通じて前記ビデオ信号処理回路に供給されるビデオ信号処理装置であって、
前記デジタル映像信号は、前記メモリインタフェースを通じて前記メモリに書き込まれると共に、前記メモリから読み出された前記デジタル映像信号は、前記メモリインタフェースを通じて前記ビデオ信号処理回路に供給され、
前記デジタル撮像信号は、前記メモリインタフェースを介することなく前記メモリに書き込まれると共に、前記メモリから読み出された前記デジタル撮像信号は、前記メモリインタフェースを通じて前記ビデオ信号処理回路に供給され、
前記メモリインタフェースは、
前記デジタル映像信号から同期信号を分離する同期信号分離手段と、
前記同期信号が分離された前記デジタル映像信号の量子化レベルをゲイン調整する第１のゲイン調整手段と、前記第１のゲイン調整手段の出力の量子化レベルをレベルシフトする第１のレベルシフト手段とからなり、前記デジタル映像信号の前記ビット数を前記第２のビット数から前記第１のビット数に変換して、前記メモリに書き込む信号を生成する第１の量子化ビット数変換手段と、
前記メモリから読み出された前記第１の量子化ビット数の前記デジタル映像信号または前記デジタル撮像信号の量子化レベルをレベルシフトする第２のレベルシフト手段と、この第２のレベルシフト手段の出力の量子化レベルをゲイン調整する第２のゲイン調整手段とからなり、前記デジタル映像信号または前記デジタル撮像信号のビット数を前記第１のビット数から前記第２のビット数に変換する第２の量子化ビット数変換手段と、
前記第２の量子化ビット数変換手段の出力信号に同期信号を混合する同期信号混合手段と、
を有し、
前記同期信号混合手段からの前記デジタル撮像信号またはデジタル映像信号が、前記ビデオ信号処理回路に供給されることを特徴とするものである。
【００２０】
【作用】
かかる構成によれば、デジタル撮像信号ＤCMに専用のインタフェースを用意する必要がなくなり、ビデオ信号処理装置のデジタル信号の入出力の数が低減される。
【００２１】
【実施例】
以下、図１および図２を参照しながら、この発明によるビデオ信号処理装置の一実施例について説明する。
【００２２】
この発明の一実施例の全体の構成を図１に示し、その要部の構成を図２に示す。この両図において、前出図３に対応する部分には同一の符号を付して重複説明を省略する。
【００２３】
図１において、ビデオ信号処理系２０Ｃでは、メモリインタフェースとカメラインタフェースとを共用化したメモリインタフェース２４Ｃ（以下共用化インタフェースという）が設けられて、前出図３のような専用のカメラインタフェース２３は削除される。
【００２４】
そして、カメラ信号処理回路１１を通じたカメラ信号ＤCMが、メモリ１２および共用化インタフェース２４Ｃに供給されると共に、メモリ１２の入出力が共用化インタフェース２４Ｃに接続される。
なお、図１の実施例では、共用化インタフェース２４Ｃの出力端子は双方向性にされる。
その余の構成は前出図３と同様である。
【００２５】
上述のようなメモリインタフェースとカメラインタフェースとの共用化を実現するために、この実施例では、共用化インタフェース２４Ｃは図２に示すように構成する。
【００２６】
すなわち、共用化インタフェース２４Ｃは、縦続に接続された同期信号分離回路２４１、第１のゲイン調整回路２４２および第１のレベルシフト回路２４３と、同じく縦続に接続された第２のレベルシフト回路２４４、第２のゲイン調整回路２４５および同期信号混合回路２４６と、２個の選択スイッチ回路２４７、２４８とで構成されている。
【００２７】
両ゲイン調整回路２４２、２４５と両レベルシフト回路２４３、２４４とは、例えば、ＲＯＭテーブルにより構成され、後述のように、互いに逆の特性を有する。
【００２８】
図２において、２１ｔはビデオ信号処理系２０Ｃの信号本線であって、この本線２１ｔ上の信号ＤLNが、同期信号分離回路２４１〜レベルシフト回路２４３を通じて、メモリ１２とスイッチ回路２４７の入力端ａ側とに共通に供給されると共に、スイッチ回路２４７の入力端ｂ側にはメモリ１２から読み出された信号が供給される。メモリ１２には、上述のように、カメラ信号ＤCMも供給される。
【００２９】
スイッチ回路２４７の出力信号は、レベルシフト回路２４４〜同期信号混合回路２４６を通じて、スイッチ回路２４８の入力端ｂ側に供給される。このスイッチ回路２４８の入力端ａ側には、本線２１ｔの信号が供給される。
【００３０】
同期信号混合回路２４６には、システム制御回路（マイクロプロセッサ）３０の制御の下に、同期信号発生回路３１からの同期信号が供給される。また、選択スイッチ回路２４７、２４８には、システム制御回路３０から切り換え制御信号が供給されて、通常は、図示のような接続状態にある。
【００３１】
そして、スイッチ回路２４８の出力は、例えば、フェード回路４１と文字挿入回路４２とを通じて、ビデオ信号処理回路２１に供給される。このフェード回路４１と文字挿入回路４２にも、システム制御回路３０から制御信号が供給される。
【００３２】
次に、この発明の一実施例の動作について説明する。
【００３３】
図４に示したように、カメラ信号ＤCMと、再生ビデオ信号ＤPBやラインビデオ信号ＤLNとでは、各信号の量子化のビット数と量子化レベルとが異なり、カメラ信号の量子化レベルＱＬCMと、再生ビデオ信号の量子化レベルＱＬPB（＝ラインビデオ信号ＱＬLN）との間には、
ＱＬCM＝ｋ・ＱＬPB−Ｃ
のような関係が成立する。
【００３４】
図４の数値例では、
ｋ＝１．１２５／４＝０．２８１２５
Ｃ＝１０
となる。
【００３５】
したがって、第１および第２のゲイン調整回路２４２および２４５では、それぞれ所定係数ｋによる乗算処理および除算処理が行なわれ、また、第１および第２のレベルシフト回路２４３および２４４では、それぞれ同一の定数Ｃの減算処理および加算処理が行なわれる。
【００３６】
ライン記録モードおよび再生モードでは、再生ビデオ信号ＤPB、または、ラインビデオ信号ＤLNが、同期信号分離回路２４１において、同期信号成分を分離された後に、ゲイン調整回路２４２およびレベルシフト回路２４３において、前述のカメラ信号ＤCMと同等の量子化レベルに変換されて、メモリ１２に供給され、所定の信号処理が行なわれる。
【００３７】
そして、メモリ１２における信号処理の後、再生ビデオ信号ＤPB、または、ラインビデオ信号ＤLNは、レベルシフト回路２４４およびゲイン調整回路２４５において、もとの量子化レベルに戻された後に、同期信号混合回路２４６において同期信号成分が混合され、もとの再生ビデオ信号ＤPB、または、ラインビデオ信号ＤLNにもどって、ビデオ信号処理回路２１に入力される。
【００３８】
また、カメラ記録モードでは、メモリ１２からのカメラ信号ＤCMが、共用化インタフェース２４Ｃのレベルシフト回路２４４〜同期信号混合回路２４６を通じて、ビデオ信号の量子化レベルに変換されると共に、このメモリ１２からのカメラ信号ＤCMに同期信号成分が混合される。
【００３９】
なお、ライン記録モードや再生モードで、メモリ処理を行なわない場合には、スイッチ回路２４８が図示とは逆の状態に切り換えられて、本線２１ｔ上の再生ビデオ信号ＤPBやラインビデオ信号ＤLNは、共用化インタフェース２４Ｃを経由することなく、ビデオ信号処理回路２１に入力される。
【００４０】
また、メモリ１２が装置に搭載されない場合は、スイッチ回路２４７が図示とは逆の状態に切り換えられて、カメラ信号処理回路１１からの信号ＤCMが、レベルシフト回路２４４〜同期信号混合回路２４６を通じて、ビデオ信号の量子化レベルに変換されると共に、このカメラ信号処理回路１１からの信号ＤCMに同期信号成分が混合される。
【００４１】
上述のように、この実施例では、メモリ１２上において、再生ビデオ信号ＤPBやラインビデオ信号ＤLNが、カメラ信号ＤCMと同等のレベルおよびゲインに変換されて、所定の処理を施される。
【００４２】
カメラ信号ＤCMは、前述のように、再生ビデオ信号ＤPBやラインビデオ信号ＤLNに比べて、そのビット数が小さいため、この実施例では、カメラ信号ＤCMの量子化レベルを、ビデオ信号ＤPB、ＤLNの量子化レベルに変換する場合に比べて、メモリ１２の容量を小さくすることができて、この面からのコスト低減も可能となる。
【００４３】
そして、この実施例では、同期信号分離回路２４１〜ゲイン調整回路２４２により、メモリ１２に供給される再生ビデオ信号ＤPBやラインビデオ信号ＤLNを、カメラ信号ＤCMの量子化レベルに変換すると共に、ゲイン調整回路２４５〜同期信号混合回路２４６により、メモリ１２からビデオ信号処理回路２１に供給されるカメラ信号ＤCMなどを、再生ビデオ信号ＤPBやラインビデオ信号ＤLNの量子化レベルに変換することにより、メモリインタフェースとカメラインタフェースとの共用化を実現することができて、デジタル信号の入出力の数を低減することができ、ＩＣのコスト低減や小型化が可能となる。
【００４４】
また、この実施例では、前述のように、共用化インタフェース２４Ｃの出力端子を双方向性としているので、メモリ１２を搭載しない場合も、メモリ１２搭載用の主配線基板を共通に使用することができる。
【００４５】
なお、フェード回路４１と文字挿入回路４２や、図示は省略するが、輝度信号と色信号との遅延時間調整回路などは、ビデオ信号処理とカメラ信号処理とで、共通に使用することができる処理回路であって、このような回路を共通化インタフェース２４Ｃの後段に設けることにより、ライン信号ＳLNおよびカメラ信号ＳCMを記録するための回路の共有化ができて、カメラ信号処理回路１１の回路規模を小さくすることができる。
【００４６】
【発明の効果】
以上説明したように、この発明によれば、ビデオ信号処理回路と、メモリとの間を、デジタルビデオ信号をデジタル撮像信号の量子化レベルに変換する第１の量子化レベル変換手段と、デジタル撮像信号をデジタルビデオ信号の量子化レベルに変換する第２の量子化レベル変換手段とを有するメモリインタフェースを通じて、接続するようにしたので、このメモリインタフェースを通じてデジタル撮像信号をビデオ信号処理回路に供給することができると共に、このビデオ信号処理回路とメモリとの間のデジタルビデオ信号の授受を、このメモリインタフェースを通じて行なうことができ、デジタル撮像信号に専用のインタフェースが不要となって、デジタル信号の入力出力の数を低減することができる。
【００４７】
また、このメモリインタフェースの出力端子を双方向性としたので、メモリを搭載しない場合にも、メモリ搭載用の主配線基板を共通に使用することができる。
【図面の簡単な説明】
【図１】この発明によるビデオ信号処理装置の一実施例の全体の構成を示すブロック図である。
【図２】この発明の一実施例の要部の構成を示すブロック図である。
【図３】従来のビデオ信号処理装置の構成例を示すブロック図である。
【図４】この発明を説明するための図である。
【符号の説明】
１１            カメラ信号処理回路
１２            メモリ
２１            ビデオ信号処理回路
２４Ｃ            共用化インタフェース
２４１            同期信号分離回路
２４２、２４５    ゲイン調整回路
２４３、２４４    レベルシフト回路
２４６            同期信号混合回路
ＳCM、ＤCM      カメラ信号（撮像信号）
ＳLN、ＤLN      ラインビデオ信号
ＳPB、ＤPB      再生ビデオ信号
【図１】
0003822920.tif 000002
【図２】
0003822920.tif 000003
【図３】
0003822920.tif 000004
【図４】
0003822920.tif 000005