(57)【特許請求の範囲】
【請求項１】
集積化された抵抗負荷型差動対を有する差動増幅器において、
環境条件及び製造プロセス条件の変動によって発生する該抵抗負荷型差動対の小信号利得変動を抑制するように変化する定電流を発生する利得変動抑制型電流源と、
該環境条件及び製造プロセス条件の変動によって発生する該抵抗負荷型差動対のリミッタ振幅変動を抑制するように変化する定電流を発生する抵抗変動抑制型電流源と、
該環境条件の内最も多く使用される条件及び該製造プロセス条件の内最も良く実現される条件において両定電流を小信号利得変動量及びリミッタ振幅変動量が同時にそれぞれの許容範囲内にあるように選択される一定比率で混合した定電流を該差動対のバイアス電流として用いるバイアス電流源と、
を備えたことを特徴とする差動増幅器。
【請求項２】
請求項１において、
該抵抗負荷型差動対が、負荷抵抗と差動対を構成する各トランジスタとの間にカスコード・トランジスタを有することを特徴とした差動増幅器。
【請求項３】
請求項１又は２において、
該差動対の出力を入力する別の抵抗負荷型差動対を有し、該別の差動対のバイアス電流源として、そのリミッタ振幅変動を抑制するように変化する定電流を発生する抵抗変動抑制型電流源を用いることを特徴とした差動増幅器。
【請求項４】
請求項３において、
該差動対の出力を、電圧降下用のソースホロア又はエミッタホロアを介して該別の抵抗負荷型差動対が入力することを特徴とした差動増幅器。
【請求項５】
請求項３又は４において、
該別の差動対の電流出力端同士を抵抗で接続したことを特徴とする差動増幅器。
【請求項６】
請求項１乃至５のいずれかにおいて、
入力信号のピーク値及びボトム値をそれぞれ検出するピーク検出器及びボトム検出器と、両検出器の出力を分圧して閾値信号を発生する分圧部とを備え、該入力信号と該閾値信号を初段の該差動対に与えることを特徴とした差動増幅器。
【請求項７】
請求項１乃至６のいずれかにおいて、
該バイアス電流源がカレントミラーで構成されていることを特徴とした差動増幅器。
【請求項８】
請求項７において、
該カレントミラーを構成する各トランジスタがカスコード・トランジスタを有することを特徴とした差動増幅器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は差動増幅器に関し、特に集積回路における抵抗負荷型の差動対を有する差動増幅器に関するものである。
【０００２】
差動増幅器は分野を問わず、多くの電気回路で利用されており、更にこれらの電気回路の多くは集積化（ＩＣ又はＬＳＩ）された形で利用されている。
【０００３】
従来より、トランジスタなどの回路部品は仕様を満たした個体のみが出荷されるため、個別部品での回路設計は、各部品間の個体差が少なく製造プロセス条件をあまり考慮せずに行うことができ、温度などの使用環境変動を重点的に考慮すればよかった。しかしながら、市場における高速化、省スペース化の要求が増大するに伴い回路の集積化が迫られて来た。
【０００４】
集積回路の設計においては、製造歩留まりを考慮し、製造プロセス条件によるロット間の個体差を許容する回路設計が必要である。
【０００５】
更に近年、高速化及び低コスト化のため、ＩＣ（又はＬＳＩ）の微細化が精力的に進められている。それに伴い電気回路の電源電圧は低下する傾向にある。これは例えばCMOSトランジスタの場合、微細化によりゲートなどの酸化膜厚が薄くなるため、高電圧による絶縁破壊でリーク電流などが発生することによる誤動作を防止するためである。
【０００６】
従って、環境及び製造プロセス条件の変動を考慮した低電圧での直流設計は厳しくなる一方である。特に、差動増幅器においては環境及び製造プロセス条件の変動に対し、利得変動が少ないことが多くの場合（特にフィードフォワード制御を行う場合など）に求められる。
【０００７】
【従来の技術】
従来では、差動増幅器のバイアス電流は、図８に示すような、環境条件変動による電流量変化を抑制する電流源（定電流源）▲１▼、図９に示すような、抵抗負荷型の差動対を有する増幅器に対し内部抵抗変動を抑制しリミッタ振幅変動を抑制する電流源▲２▼、または図１０に示すような、抵抗負荷型の差動対を有する増幅器に対し小信号利得変動を抑制するような電流源▲３▼を、それぞれ使用目的に合わせて単独に用いていた。以下にそれぞれの動作についてCMOSトランジスタを例にとって説明する。
【０００８】
まず、図８に示す環境条件変動による電流量変化を抑制する電流源（定電流源）1)について説明する。集積回路ＩＣ１では内部に半導体のＰＮ接合を利用した環境及び製造条件による変動依存性が非常に少ないバンド・ギャップ・レファレンス（ＢＧＲ）と呼ばれる1.2V程度を出力電圧ＶBGR とした基準定電圧源Ｓ１を有することが多い。
【０００９】
この基準電圧ＶBGR を分圧抵抗ｒ１によりオペアンプOA1 の許容入力範囲まで落とし、オペアンプOA1 の基準電位Ｖref とする。集積回路ＩＣ１に外付けした抵抗ｒ２（抵抗値Ｒc ）に流れる電流Ｉc による電位Ｒc ×Ｉc が基準電位Ｖref と等しくなるようにオペアンプOA1 がトランジスタM11 を制御する。これにより図８の電流源1)は、次式、
Ｉc ＝Ｖref ／Ｒc                               ・・・式（１）
で決る電流を出力することになる。ここで基準電圧Ｖref は条件変動依存性が少ない電圧ＶBGR を抵抗ｒ１の分圧比で生成しているため条件変動に対する依存性は少ない（抵抗値が変動しても比は一定）。また基準抵抗ｒ２は外付け部品を用いるため温度依存性が非常に少ない（±数100ppm/ ℃未満）。
【００１０】
電源電圧に対する依存性は、式（１）に電源依存の要素が無いためオペアンプOA1 などが正常動作可能な電源電圧範囲であれば発生しない。従って、式（１）で決まる条件変動依存性が非常に少ない定電流Ｉc を得ることができ、この電流Ｉc をトランジスタM12 ，M14 ，M13 ，M15 で構成されるカレントミラーＣＭ１によって電流Ｉd として、これを複製し抵抗負荷型の差動対を有する増幅器の差動対（図示せず）のバイアス電流Ｉs として与える。
【００１１】
一方、抵抗負荷型の差動対を有する増幅器の小信号利得Ｇは次式で表されることが知られている（差動対の入力電位差をｖinとすると、ｖin×Ｇの出力信号振幅が負荷抵抗（図示せず）と差動対との間に発生する）。
【００１２】
Ｇ＝Ｒ×√β×√Ｉs                           ・・・式（２）
［Ｒ：負荷抵抗値、  β：MOS-FET の利得係数、
Ｉs ：バイアス電流値］
［β＝μ・ Cox・W/L
（μ：電子移動度、 Cox：ゲート酸化膜容量、
W：ゲート幅、 L：ゲート長）］
また、負荷抵抗と差動対との間に発生する最大出力振幅であるリミッタ振幅Ｖlm（ｖin×Ｇ≦Ｖlm）は次式で表される。
【００１３】
Ｖlm＝Ｒ×Ｉs                                 ・・・式（３）
ここで抵抗要素を有する製造プロセスでの集積回路を考えた場合、環境及び製造プロセス条件の変動により負荷抵抗値Ｒ及び利得係数βが次式で示す如く変動する。
【００１４】
Ｒ＝Ｒtyp （１±Δr ）                        ・・・式（４）
β＝βtyp （１±ΔB ）                        ・・・式（５）
ただし、Ｒtyp ，βtyp は、最も多く使用される環境条件及び最も良く実現される製造プロセス条件（典型条件）での設計値を示し、Δr ，ΔB はその環境及び製造条件から外れた場合の変動量を示す。
【００１５】
なお、回路設計において、Δr ，ΔB は予め設計仕様による使用温度範囲や製造歩留まりなどから、使用する製造プロセス毎に与えられる。また、Δr ，ΔB は温度変動に対しては相関のある製造プロセスもあるが、一般的には条件変動に対して独立して変動すると考えてよい。
【００１６】
従って、式（２）及び（３）に示した抵抗負荷型の差動対を有する増幅器の小信号利得Ｇ及びリミッタ振幅Ｖlmは条件変動を考慮すると次式のようになる。
【００１７】
Ｇ＝Ｒtyp ×√βtyp ×√Ｉs ×（１±Δr ）×（１±ΔB ）0.5 ・・・式（６）
Ｖlm＝Ｒtyp ×Ｉs ×（１±Δr ）               ・・・式（７）
従って、図８の定電流源▲１▼によって発生される電流Ｉd を差動対にバイアス電流Ｉs   （＝一定）として与えると、式（６）及び（７）はそれぞれ次式のように表される。
【００１８】
Ｇ＝Ｇtyp ×（１±Δr ）×（１±ΔB ）0.5      ・・・式（８）
［Ｇtyp ＝Ｒtyp ×√βtyp ×√Ｉs ＝一定］
Ｖlm＝Ｖtyp ×（１±Δr ）                    ・・・式（９）
［Ｖtyp ＝Ｒtyp ×Ｉs ＝一定］
すなわち、条件変動により小信号利得Ｇ及びリミッタ振幅Ｖlm共に変動することが分かる。
【００１９】
この種の電流源は多くの場合、抵抗変動を考慮しなくて済む抵抗要素を持たない製造プロセス（一部のバイポーラ、ガリウム・ヒ素系など）での抵抗負荷型差動対（外付け抵抗を利用）、または能動負荷型の差動対を有する対（トランジスタの内部抵抗を利用したもので、多くの場合利得が非常に高くアナログ増幅には不向き）でのバイアスとして用いられる。
【００２０】
次に、図９に示すような、抵抗負荷型の差動対を有する増幅器（図示せず）に対し内部抵抗変動を抑制（補償）する電流源▲２▼の場合を説明する。この抵抗変動抑制型電流源▲２▼は図１の外付け基準抵抗ｒ２の代わりに、定電流源の抑制抵抗を集積回路IC2 の内部の抵抗に置き換えることで得られる。
【００２１】
従って、この抵抗変動抑制型電流源▲２▼では集積回路IC2 内部の基準抵抗ｒ３（抵抗値Ｒic）に流れる電流Ｉr による電圧降下＝Ｒic×Ｉr が基準電位Ｖref と等しくなるようにオペアンプOA2 がトランジスタM21 を制御する。これにより図９の電流源▲２▼は、次式、
Ｉr ＝Ｖref ／Ｒic                          ・・・式（１０）
で決まる電流を出力することになる。
【００２２】
ここで、基準電位Ｖref の条件変動依存性は少ない。電源電圧依存性は、式（１０）に電源電圧依存の要素が無いためオペアンプOA2 などが正常動作可能な電源電圧範囲内であれば発生しない。但し、Ｒicは条件変動に対し次式に示すように式（４）と同様の変動を呈する。
【００２３】
Ｒic＝ｒtyp （１±Δr ）                    ・・・式（１１）
この抵抗変動抑制型電流源▲２▼による上記の式（１０）の電流Ｉr を差動対のバイアス電流Ｉs として与えると次式で表される。
【００２４】
Ｉr ＝Ｉs ／（１±Δr ）                   ・・・式（１２）
［Ｉs ＝（kＶref／ｒtyp＝一定）、
k：カレントミラー比などで決る定数］
従って、式（２）及び（３）により、差動増幅器の小信号利得Ｇ及びリミッタ振幅Ｖlmは、それぞれ次式で表される。
【００２５】
0003841195.tif 000002
すなわち、条件変動により小信号利得Ｇは変動するが、リミッタ振幅Ｖlmは一定に保たれることが分かる。この種の電流源は出力信号振幅を一定に保つところから、アナログ増幅器の最終段の差動対（スライサ回路）のバイアスとして用いられることが多い。
【００２６】
続いて図１０に示すような、抵抗負荷型の差動対を有する増幅器に対し、小信号利得変動を抑制するような電流源▲３▼の場合について説明する。式（２）において、小信号利得Ｇの変動を抑制するにはバイアス電流源の電流値Ｉs がＲ，βの変動を相殺するように１／Ｒ2 ，１／βに比例して変化すれば良い。図１０において抑制用トランジスタM32 は抑制用トランジスタM31 のＮ倍のゲート幅で、それ以外はトランジスタM31 と同じとする。この時、トランジスタM31 ，M32 にそれぞれ流れる電流は I31，I32は次式のようにそれぞれ近似的に表される。
【００２７】
Ｉ31＝ (β/2) ×(Vgs31 - Vt)2              ・・・式（１５）
Ｉ32＝(Nβ/2) ×(Vgs32 - Vt)2              ・・・式（１６）
［ Vgs31, Vgs32：M31，M32 のゲート−ソース間電位、
Vt：CMOSトランジスタの閾値］
図１０においてＡ点とＢ点の電位は、カレントミラーCM32を含むトランジスタM3〜M10で構成されたソースホロア１１を介して（適当な電圧に降下させられ）オペアンプOA3 及びトランジスタM31〜M34により等しくなるように制御されており、Vgs31，Vgs32の電位差が抑制用抵抗ｒ４（抵抗値ｒ）の両端にかかるので次式が得られる。
【００２８】
0003841195.tif 000003
またＡ点とＢ点が同電位なので、抵抗値が等しいR31 ，R32 にそれぞれ流れる電流 I3 1, I32は等しい。従って電流源トランジスタM33 に流れる電流 I33は、式（１７）を用いることにより次式に示すように計算上の定数ｋ1 と抵抗ｒ４の抵抗値ｒの変動分と利得係数βの変動分とで表される。（なお、式（１７）のもう一つの解 I33 = 0はトランジスタM35，M36 で構成されるスタートアップ回路１０によってスタートアップ電流ＩSTをカレントミラーCM31によりトランジスタM35，M36に流し、抑制用トランジスタM31，M32 に電流が流れない状態を禁止する。）
0003841195.tif 000004
従って、式（１８）で表され１／Ｒ2 ，１／βに比例して変動する電流を次式で示すカレントミラー（オペアンプOA3 とトランジスタM31〜M34及びM37，M38とで構成されるカレントミラーCM33の比ｋ2 ）で差動増幅器（図示せず）のバイアス電流Ｉg に用いる。
【００２９】
0003841195.tif 000005
これにより、式（２）及び（３）から小信号利得Ｇ及びリミッタ振幅Ｖlmは、それぞれ次式で表される。
【００３０】
0003841195.tif 000006
すなわち、条件変動によりリミッタ振幅Ｖlmは変動するが、小信号利得Ｇは一定に保たれたままとなる。また電源電圧依存性は式（１９）〜（２１）に電源依存の要素が無いためオペアンプOA3 などが正常動作可能な電源電圧範囲であれば発生しない。
【００３１】
なお、図１０の構成例はＮ型差動対に対する変動抑制を行うため、Ｐ型差動対に対する変動抑制は、この構成においてトランジスタをＮ型→Ｐ型、電源→接地、接地→電源などの置き換えを行うことで実施できる。
【００３２】
この種の電流源をバイアス回路として用いた抵抗負荷型差動対は、条件変動下においても入力振幅に対してリニアな出力振幅を得ることができるため、例えばＳ（信号）／Ｎ（雑音）の分離（増幅後の信号振幅：Ｖin-pp ×Ｇに対する一定識別電位との比較）を行う回路などの小信号のアナログ線型増幅を重要視する回路に多く用いられる。
【００３３】
【発明が解決しようとする課題】
アナログ集積回路設計においては以下の要求を満たすことが重要である。
【００３４】
要求１：低電圧動作（製造プロセスの微細化）
要求２：高速動作（信号帯域の拡大）
「要求１」に関しては、近年、低コスト化のため、ＩＣ（又はＬＳＩ）の微細化が更に進み、それに伴って集積回路の電源電圧は以前より低下（例えば３Ｖ程度まで）することになった。これは低消費電力という観点では好ましいことであるが、今まであまり意識せずに済んでいた直流設計に非常に負担を与えることになった。
【００３５】
その一例として、特にアナログ線型増幅を行う場合において顕著に現れることになっ  た。アナログ線型増幅においては差動対を構成するトランジスタを全て飽和動作（CMOSトランジスタではドレイン・ソース間電圧Ｖdsの変動に対し、ドレイン・ソース間電流の変化が非常に少ないドレイン・ソース間電圧領域で用いること）で用いることが波形歪みなどによる信号劣化を抑制する上で重要である。
【００３６】
抵抗負荷型差動対における直流設計は、差動対自体の直流設計と、差動対の入出力レベル直流設計とがある。
【００３７】
これを図１１を参照して以下に説明する。まず、差動対自体では次の関係式が得られ  る。
【００３８】
Ｖdd（電源電圧）≧Ｒ×Ｉs＋Ｖds-min（差動対）＋Ｖds-min（バイアス源）                                                     ・・・式（２２）
［Ｖds-min：飽和動作に必要な最低ドレイン・ソース間電圧］
さらに、差動対41, 43の入力信号レベルに関しては次式の関係が必要である。
【００３９】
0003841195.tif 000007
［Ｖt ：トランジスタの閾値電位］
上記の式（２３）において差動対のＶt を考慮しているのは、Ｖt 以下の電圧ではトランジスタに電流が殆ど流れないので入力に対する出力の即時応答を実現し波形歪みを抑制するためである。
【００４０】
また、最低信号入力電圧Ｖin-minに関して、増幅器は図１１に示すように多段化した差動対41, 43を用いることが多く、差動対間はバッファ（ソースホロワまたはエミッタホロワ４５）によって繋がれている。従って初段以降の各差動対（差動対DA2）間の入力レベルは次式で表される。
【００４１】
Ｖin-min＝Ｖdd−Ｒ×Ｉs −Ｖgs（ソースホロワの出力電圧降下）・・・式（２４）
従って、式（２４）に式（２３）を代入すると次式が得られる。
【００４２】
0003841195.tif 000008
従って、「要求１」は直流設計の条件式（２２）及び（２５）において上限（Ｖdd）が低くなることを意味するので、式（２５）においてリミッタ振幅Ｒ×Ｉs （式（３）参照）が制限されてしまい、直流設計を厳しくすることになる。
【００４３】
また、「要求２」の信号帯域の拡大には、負荷抵抗Ｒと差動対41, 43を構成するトランジスタの寄生容量Ｃとで決る出力信号帯域の向上と、差動対41, 43の駆動能力（バイアス電流量）に対する次段入力負荷（ゲート容量など）で決るスルーレートの向上が必要である。
【００４４】
このことは設計において、バイアス電流の増加と差動対を構成するトランジスタのサイズの縮小（ドレイン・ソース間電流密度の増加→飽和動作に必要な最低ドレイン・ソース間電位Ｖds-minの増加）を意味するので、やはり式（２５）において式（３）に示したリミッタ振幅Ｒ×Ｉs が制限されてしまい、直流設計を厳しくする。
【００４５】
ここで、式（２５）におけるCMOS製造プロセスでの一般的な数値例を下記の表１に示す。
【００４６】
【表１】
0003841195.tif 000009
この表１によれば、例えば、式（２５）においてＶdd＝３Ｖ，Ｖgs〜Ｖt ＝0 ．8 Ｖ，Ｖds-min＝0 ．4 Ｖとすると、リミッタ振幅Ｒ×Ｉs は変動込みで１Ｖ以下でなければならない。
【００４７】
そこで図８〜図１０に示した電流源1)〜3)を図１１に示す差動対41のバイアス電流Ｉs として用いた場合のリミッタ振幅について考察する。特にアナログ線型増幅においてはリミッタ振幅を大きくとることが入力ダイナミックレンジの確保という点において重要である。
【００４８】
図８〜図１０の従来例では、使用する電流源が対象としている抑制内容以外については、環境及び製造プロセス条件の変動（Δr ，ΔB の変動）により、大きくその値が変動してしまう。
【００４９】
その変動傾向を式（８），（９），（１３），（１４），（２０），及び（２１）により計算すると下記の表２に示すようになる。また図１２に抵抗（Ｒ）変動時の小信号利得変動特性、図１３に利得係数（β）変動時の小信号利得変動特性、図１４に抵抗（Ｒ）変動時のリミッタ振幅変動特性、そして、図１５に利得係数（β）変動時のリミッタ振幅変動特性を示す。
【００５０】
【表２】
0003841195.tif 000010
以上のことから、環境及び製造プロセス条件の変動を考慮した直流設計では、上記の如く条件変動時の最大リミッタ振幅を式（２５）におけるＲ×Ｉs とするため、典型条件でのリミッタ振幅は変動分だけ小さくなる。従って、最もリミッタ振幅を確保できるのは、リミッタ振幅変動のない抵抗変動抑制型電流源▲２▼を差動対のバイアスに用いた場合であることが分かる。
【００５１】
しかしながら、上述したようにアナログ線形増幅においてはＳ／Ｎの分離、または入力に対する忠実な再生を目的とすることが多いため小信号利得の変動を抑制することも同様に重要である。
【００５２】
ところが、表２及び図１０〜図１３に示すように、電流源をそれぞれ単独に用いた場合には環境及び製造プロセス条件の変動に対して、小信号利得変動とリミッタ振幅変動との両方を同時に抑制（Ｇ／Ｇtyp ＝１かつＶ／Ｖtyp ＝１）することができない。従って、どちらかの変動を極端に改善し、他方の変動を増長するという選択を迫られることになる。
【００５３】
従来では使用電源電圧が５Ｖ程度と比較的高く、直流設計にも余裕があり、利得変動抑制型電流源▲３▼を単独で用いてもリミッタ振幅の確保が可能であった。
【００５４】
一般的な回路設計においては、各設計パラメータについて許容値というものが仕様などから決められている。増幅回路設計においても同様に設計仕様などから許容利得変動量Δpgや許容リミッタ振幅変動量Δplというものが算出できる（許容量の大きさはその回路の用いられる箇所、目的によって異なる）。
【００５５】
従来のように抑制対象の異なる電流源をそれぞれを単独に用いた場合には、条件変動によって発生する利得及びリミッタ振幅のどちらか一方の変動が対応する許容変動量に対して余裕があっても他方が満足せず、設計自体が破綻する場合があった。
【００５６】
以上説明したように、従来のように抑制対象（リミッタ振幅または小信号利得）の異なる電流源をそれぞれを単独に用いたアナログ線形増幅用差動対の設計では、近年の集積回路の微細化に伴う電源電圧の低下、回路動作の高速化、及び環境及び製造プロセス条件の変動に対応しつつ、利得変動を抑制する設計と、入力ダイナミックレンジ（リミッタ振幅）を確保する直流設計とを両立することが困難になって来ているという課題があった。
【００５７】
従って本発明は、集積化された抵抗負荷型の差動対を有する増幅器において、温度、電源電圧などの環境条件並びに製造プロセス条件などの変動により発生する利得変動及びリミッタ振幅（又は直流レベル）変動を抑制したバイアス電流源を設けることを目的とする。
【００５８】
【課題を解決するための手段】
本発明に係る差動増幅器によれば、上記のように環境及び製造プロセス条件の変動に対して抵抗負荷型差動対の利得変動を抑制するバイアス電流Ｉg と、条件変動に対する出力リミッタ振幅変動を抑制するバイアス電流Ｉr を、最も多く使用される環境条件及び最も良く実現される製造プロセス条件（典型条件）にて、設計仕様などから算出される許容利得変動量Δpg及び許容リミッタ振幅変動量Δplが同時にそれぞれの許容範囲内にあるように選択される一定比率にて混合した電流Ｉm を、カレントミラー等を用いて複製し、その複製した電流を抵抗負荷型差動増幅器のバイアス電流Ｉs として用いる。
【００５９】
これにより、従来例のようにどちらかの変動を極端に改善し、他方の変動を増長することなく、それぞれの許容量に対応した適正な変動量の配分を行い、抵抗負荷型差動対の利得設計及び直流設計の両立を可能にする。
【００６０】
すなわち、環境及び製造プロセス条件の変動に対してリミッタ振幅変動を抑制するバイアス電流Ｉr と、小信号利得変動を抑制するバイアス電流Ｉg との比を、典型条件にて、α：１−α（ここで０＜α＜１）とすると、混合電流Ｉm は、式（１２）及び（１９）を用いることにより、次式のように表すことができる。なお、α＝１はリミッタ振幅変動抑制電流を単独に用いた場合、α＝０は小信号利得変動抑制電流を単独に用いた場合に対応する。
【００６１】
0003841195.tif 000011
この式（２６）の電流を抵抗負荷型差動対のバイアス電流源として与える。条件変動下における小信号利得Ｇ及びリミッタ振幅Ｖlmは式（６）及び（７）で与えられるので、それらに式（２６）の電流Ｉm を与えると、それぞれ小信号利得変動（式（２７）参照）及びリミッタ振幅変動（式（２８）参照）が得られる。
【００６２】
0003841195.tif 000012
上記の式（２７）及び（２８）において、小信号利得変動量ΔG 及びリミッタ振幅変動量ΔVlがそれぞれ許容利得変動量Δpg及び許容リミッタ振幅変動量Δplを満足するようにαの値を決定すれば、抵抗負荷型差動対の利得設計及び直流設計の両立が可能となる。
【００６３】
なお、上記の抵抗負荷型差動対は、負荷抵抗と差動対を構成する各トランジスタとの間にカスコード・トランジスタを有することができる。
【００６４】
また、上記の差動対の出力を、好ましくは電圧降下用のソースホロア又はエミッタホロアを介して、入力する別の抵抗負荷型差動対を有し、該別の差動対のバイアス電流源として、そのリミッタ振幅変動を抑制するように変化する定電流を発生する抵抗変動抑制型電流源を用いることも可能である。
【００６５】
また、該別の差動対の電流出力端同士を抵抗で接続してもよい。
【００６６】
また、入力信号のピーク値及びボトム値をそれぞれ検出するピーク検出器及びボトム検出器と、両検出器の出力を分圧して閾値信号を発生する分圧部とを備え、該入力信号と該閾値信号を初段の該差動対に与えてもよい。
【００６７】
さらには、該カレントミラーを構成する各トランジスタがカスコード・トランジスタを有するようにしてもよい。
【００６８】
【発明の実施の形態】
図１は、本発明に係る差動増幅器の実施例（１）を示す。この実施例では、抵抗変動抑制電流源CS1 と利得変動抑制電流源CS2 とを並列接続し、バイアス電流源５２として、両電流源CS1, CS2 の上記式（２６）の混合電流Ｉm を複製してトランジスタM51，M52で構成される差動対５１にバイアス電流Ｉ53を与えるカレントミラーCM5 を用いている。このカレントミラーCM5 はトランジスタM53，M55に加えてカスコード・トランジスタM54，M56をそれぞれ接続している。
【００６９】
この実施例では上記の如く式（２７）及び（２８）において小信号利得変動量ΔG 及びリミッタ振幅変動量ΔVlが、それぞれ許容利得変動量Δpg及び許容リミッタ振幅変動量Δplを満足するように選ばれたαの値と、典型条件における抵抗負荷型の差動対を有する増幅器のバイアス電流I53 の設計値Ｉs を用い、典型条件（Ｉg ＝Ｉr ＝Ｉs ）にて利得変動を抑制するバイアス電流I52 が（１−α）×Ｉs 、リミッタ振幅変動を抑制するバイアス電流I51 がα×Ｉs となるようそれぞれ図９及び図１０に示す基準電流源CS1 及びCS2 からの電流Ｉ51及びＩ52を混合してカレントミラーCM5 へ与える。
【００７０】
具体的に述べると、本実施例では、上記の式（１３），（１４），（２０），（２１），（２７），及び（２８）においてΔr ，ΔB を独立と考え、
１±ΔrB  ＝（１±Δr ）×（１±ΔB ）    ・・・式（２９）
と見做せる抵抗変動×利得係数変動量ΔrBついての小信号利得変動を図２に示し、リミッタ振幅変動を図３に示す。
【００７１】
同図に点線で示す如く、今、抵抗変動×利得係数変動量ΔrBを±40％とし、許容利得変動量Δpg及び許容リミッタ振幅変動量Δplを共に±20％とすると、抑制対象（リミッタ振幅または小信号利得）の異なる電流源をそれぞれを単独に用いた場合（△印及び○印で図示）ではいずれも両方の許容量を同時には満足はしないが、本実施例においては図示の如くα＝0.25（●印で図示）及び0.5（▲印で図示）のときは許容変動量Δpg及びΔplの双方を満たすことはできないが、α＝0.75（■印で図示）とすることにより両方の許容量を同時に満足し、利得設計及び直流設計の両立が可能となることが分かる。
【００７２】
上記の構成により、低電源電圧の下においても、条件変動に対応した抵抗負荷型差動対の利得設計及び直流設計の両立を可能にする。
【００７３】
なお、本実施例でのカレントミラーCM5 においてカスコード・トランジスタM54, M56 を用いているのは、カレントミラーCM5 において電流の受け渡しを担う電流源トランジスタM53, M55 のドレイン電位の変化を抑制しカレントミラーCM5の精度を向上させるためである。
【００７４】
特にCMOSトランジスタではソース・ドレイン間抵抗が低く製造プロセスに依存するが数ＭΩ程度、そのドレイン電位の変化によりソース・ドレイン間を流れる電流が変化し易い。但し製造プロセスにおいてソース・ドレイン間抵抗を十分に高くできる場合には必要はない。
【００７５】
図４は、本発明に係る差動増幅器の実施例（２）を示す。この実施例におけるトランジスタM61〜M66及び負荷抵抗R61，R62はそれぞれ図１の実施例（１）のトランジスタM51〜M56及び負荷抵抗R51，R52に相当している。ただし、本実施例では差動対61の負荷抵抗R61，R62と差動対トランジスタM61，M62との間にゲート（またはベース）接地のトランジスタM67，M68を挿入接続し、差動対トランジスタM61，M62の寄生容量が直接負荷抵抗R61，R62から見えないようにし、帯域劣化を抑制している。
【００７６】
図５は、本発明に係る差動増幅器の実施例（３）を示す。この実施例におけるトランジスタM71〜M78及び負荷抵抗R71，R72はそれぞれ図４の実施例（２）のトランジスタM61〜M68及び負荷抵抗R61，R62に相当している。ただし、本実施例ではスライサとして差動増幅器を用いることを想定し、出力振幅（リミッタ振幅）を一定にするために、実施例（２）の差動対61の出力端に、図１１の場合と同様にトランジスタM715，M716及び電流源CS3, CS4 から成る電圧降下用のソース（又はエミッタ）ホロア75を介して、抵抗変動を抑制するバイアス電流源74によるバイアスＩ74のみを用いた差動対73を接続している。
【００７７】
バイアス電流源74は定電流Ｉ74を、トランジスタM711〜M714より成るカレントミラーCM72で複製して差動対73のバイアス電流Ｉrとして与えている。差動対73の入力に対する直流設計は上述した式（２５）で与えられる。差動対を多段化して用いる場合、利得安定と直流レベル設定の観点からこのような構成が求められる。
【００７８】
図６は、本発明に係る差動増幅器の実施例（４）を示す。この実施例におけるトランジスタM81〜M89，M810〜M814，M817，M818及び負荷抵抗R81〜R84はそれぞれ図５の実施例（３）のトランジスタM71〜M79，M710〜M714，M715，M716及び負荷抵抗R71〜R74に相当している。ただし、本実施例では、差動対83のトランジスタM89，M810のソース端子間にソース抵抗R85を接続するとともに、カレントミラーCM82を構成するトランジスタM813，M814を流れるバイアス電流Ｉ85と並列にトランジスタM815，M816にバイアス電流Ｉ86（＝Ｉ85）を流している。
【００７９】
これは、ソース抵抗R85の両端に接続されたバイアス電流源を構成するトランジスタM815，M813の電流値は出力直流レベルを変化させないようにするため、通常の差動対の電流源の半分程度（Ｉs ／２）になるようにカレントミラーCM82を構成したものである。
【００８０】
すなわち、上記の実施例（３）のようにスライサとして差動増幅器を用いる場合、出力リミッタ振幅を安定化させることのみが目的であり、１段目差動対81のみで十分な利得が得られ、２段目差動対83では利得を稼ぎたくない場合がある。この場合、２段目差動対83では、差動入力であることにより6dBの利得を稼ぐため、２段目差動対83は片側入力で-6dBといった低利得増幅を行う必要がある。
【００８１】
このような構成に用いるソース抵抗付き差動対83の小信号利得Ｇs はソース抵抗値Ｒs とすると次式で表される。
【００８２】
Ｇs ＝ｇm ×Ｒl ／（１＋ｇm ×Ｒs ）      ・・・式（３０）
［ｇm ＝√β×√Ｉs 、Ｒl ：負荷抵抗値、Ｒs ：ソース抵抗値］
式（３０）より、該差動対83の小信号利得Ｇsは、ｇmが十分に大きい場合、またはＲsが十分に大きい場合には、近似的に、ほぼ負荷抵抗R83またはR84とソース抵抗R85との比Ｒl ／Ｒs で決まり、容易に低利得を実現できることが分かる。
【００８３】
図７は、本発明に係る差動増幅器の実施例（５）を示す。この実施例におけるトランジスタM91〜M99，M910〜M918及び負荷抵抗R91〜R95はそれぞれ図６の実施例（４）のトランジスタM81〜M89，M810〜M818及び負荷抵抗R81〜R85 に相当している。ただし、本実施例では、入力信号Ｖinのピーク検出器96とボトム検出器97と分圧部を構成する分圧抵抗R96，R97により入力信号の閾値（例えばピーク値とボトム値との中間値）をフィードフォーワードで検出し、上記の各実施例における１段目の差動対入力の一方に該閾値を与え、他方に入力信号を与えることにより信号増幅を行っている。
【００８４】
すなわち、フィードフォワードで増幅された信号に対し、ある種の識別（例えばＳ／Ｎの分離）を行う場合、線形増幅範囲での利得変動は極力少ない方が望ましい。本実施例では、分圧抵抗R96，R97により検出した該閾値を基準として入力信号を差動増幅することで、入力レベルが高い信号については利得を減少させ、反対に入力レベルが低い信号については利得を上げるようにし、以て利得変動を抑制しつつ、低電圧での直流設計を可能している。
【００８５】
なお、上記の各実施例においては、全てCMOSトランジスタで説明したが、バイポーラトランジスタでも同様の構成が可能である。また、増幅器はＮ型にて記述したが、Ｐ型の構成も可能であり、実施例（３）〜（４）では１段目差動対をＮ型、２段目差動対をＰ型、または、１段目差動対をＰ型、２段目差動対をＮ型とした組合せも可能である。
【００８６】
【発明の効果】
以上説明したように、本発明に係る差動増幅器によれば、環境条件及び製造プロセス条件の変動によって発生する抵抗負荷型差動対の小信号利得変動を抑制するように変化する定電流と、該環境条件及び製造プロセス条件の変動によって発生する該抵抗負荷型差動対のリミッタ振幅変動を抑制するように変化する定電流とを、該環境条件の内最も多く使用される条件及び該製造プロセス条件の内最も良く実現される条件において小信号利得変動量及びリミッタ振幅変動量が同時にそれぞれの許容範囲内にあるように選択される一定比率で混合し該差動対のバイアス電流として用いるように構成したので、利得変動とリミッタ振幅変動との間で変動量の適正な配分が可能となり、近年における集積回路の微細化に伴う低電源電圧の下においても、条件変動に対応した抵抗負荷型の差動対を有する増幅回路の設計が可能となる。
【図面の簡単な説明】
【図１】本発明に係る差動増幅器の実施例（１）を示した回路図である。
【図２】本発明に係る差動増幅器における抵抗×利得係数変動量に対する小信号利得変動特性を示したグラフ図である。
【図３】本発明に係る差動増幅器における抵抗×利得係数変動量に対するリミッタ振幅変動特性を示したグラフ図である。
【図４】本発明に係る差動増幅器の実施例（２）を示した回路図である。
【図５】本発明に係る差動増幅器の実施例（３）を示した回路図である。
【図６】本発明に係る差動増幅器の実施例（４）を示した回路図である。
【図７】本発明に係る差動増幅器の実施例（５）を示した回路図である。
【図８】外付けの基準抵抗を有する従来技術による定電流源を示した回路図である。
【図９】従来技術による抵抗変動抑制型電流源を示した回路図である。
【図１０】従来技術による利得変動抑制型電流源を示した回路図である。
【図１１】従来技術による抵抗負荷型差動増幅器の回路例を示した図である。
【図１２】従来技術による抵抗変動時の小信号利得変動特性を示したグラフ図である。
【図１３】従来技術による利得係数変動時の小信号利得変動特性を示したグラフ図である。
【図１４】従来技術による抵抗変動時のリミッタ振幅変動特性を示したグラフ図である。
【図１５】従来技術による利得係数変動時のリミッタ振幅変動特性を示したグラフ図である。
【符号の説明】
CS1〜CS5 定電流源; CM1〜CM6, CM31〜CM33, CM41, CM42, CM71, CM72, CM81, CM82, CM91, CM92  カレントミラー; M1〜M15, M21〜M25, M31〜M36, M41〜M49, M410, M51〜M56, M61〜M68, M71〜M79, M710 〜M716, M81〜M89, M810〜M818, M91〜M99, M910〜M918  トランジスタ; R31, R32, R41〜R44, R51, R52, R61, R62, R71〜R74, R81〜R85,R91〜R95 負荷抵抗; 42, 44, 52, 62, 72, 74, 82, 84, 92, 94  バイアス電流源; 41, 43, 51, 61, 71, 73, 81, 83, 91, 93 抵抗負荷型差動対; 11，45, 75, 85, 95 ソースホロア; 96 ピーク検出器； 97 ボトム検出器
図中、同一符号は同一又は相当部分を示す。
【図１】
0003841195.tif 000013
【図２】
0003841195.tif 000014
【図３】
0003841195.tif 000015
【図４】
0003841195.tif 000016
【図５】
0003841195.tif 000017
【図６】
0003841195.tif 000018
【図７】
0003841195.tif 000019
【図８】
0003841195.tif 000020
【図９】
0003841195.tif 000021
【図１０】
0003841195.tif 000022
【図１１】
0003841195.tif 000023
【図１２】
0003841195.tif 000024
【図１３】
0003841195.tif 000025
【図１４】
0003841195.tif 000026
【図１５】
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