(57)【特許請求の範囲】
【請求項１】
(a)第１半導体基板の上に所定の間隔だけ離隔された第１絶縁膜パターンを形成する段階と、
(b)前記第１絶縁膜パターンの形成された第１半導体基板の全面に導電性不純物が高濃度でドーピングされた第１導電膜を形成する段階と、
(c)前記第１導電膜の全面に第２絶縁膜を形成する段階と、
(d)前記第２絶縁膜の全面に第２半導体基板を形成する段階と、
(e)前記第２半導体基板の形成された結果物をひっくり返した後、前記第１半導体基板の全面を平坦化する段階と、
(f)前記平坦化された第１半導体基板の所定の領域を酸化し、前記第１半導体基板をフィールド酸化膜と前記第１導電膜及び前記第１導電膜の左右の第１絶縁膜パターン上の一部領域に対応する第２導電膜パターンとに分ける段階と、
(g)前記第２導電膜パターンの所定の領域上に第３絶縁膜パターン及び第３導電膜パターンを順次に形成する段階と、
(h)前記第３絶縁膜パターン及び第３導電膜パターンをイオン注入マスクとして、前記第２導電膜パターンにソース及びドレイン領域を形成する段階とを含むことを特徴とするＳＯＩトランジスタの製造方法。
【請求項２】
前記(e)段階はCMP方式を用いて行われることを特徴とする請求項１に記載のＳＯＩトランジスタの製造方法。
【請求項３】
前記(g)段階で形成される第３絶縁膜パターン及び第３導電膜パターンは前記第１導電膜と接触している第１半導体基板の一部領域上のみに形成されることを特徴とする請求項１に記載のＳＯＩトランジスタの製造方法。
【請求項４】
前記(h)段階の後に、
前記第２導電膜パターンと前記フィールド酸化膜の全面に第４絶縁膜を形成する段階と、
前記第２導電膜パターン又は前記第１導電膜の界面を露出させるコンタクトホールを形成する段階と、
前記第４絶縁膜上に前記コンタクトホールを埋め込む所定の厚みの第４導電膜パターンを形成する段階とを更に含むことを特徴とする請求項１に記載のＳＯＩトランジスタの製造方法。
【請求項５】
前記第１絶縁膜パターンは酸化膜から形成されることを特徴とする請求項１に記載のＳＯＩトランジスタの製造方法。
【請求項６】
前記第２絶縁膜は酸化膜から形成されることを特徴とする請求項１に記載のＳＯＩトランジスタの製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置の製造方法に係り、特にＳＯＩトランジスタを具備する半導体装置の製造方法に関する。
【０００２】
【従来の技術】
ＳＯＩ技術はウェーハ上に絶縁層を形成し絶縁層上にシリコン単結晶薄膜を形成した後、その上に半導体素子を形成する技術である。
ＳＯＩトランジスタはバルクＣＭＯＳに比べて多くの長所を有している。例えば、ＳＯＩ  ＣＭＯＳはバルクＣＭＯＳに比べて消費電力が低く、半導体素子の高集積化が容易な上に、ソフトエラーやラッチアップに対する耐性を有し、半導体装置の高速動作に有利である。
【０００３】
しかしながら、ＳＯＩトランジスタは前述した長所にも関わらずフローティングボディ効果（ＦＢＥ）によりソースとドレイン間の絶縁破壊電圧が減少され、ドレイン領域に大きい電圧が印加される場合にシングルラッチアップ等が招かれる問題点がある。このような問題点を解決するために、それぞれのトランジスタにボディコンタクトを形成する方法が提案された。ところが、トランジスタのボディにコンタクトを形成する場合には、半導体装置の体積が増加するという問題がある。
【０００４】
ＦＢＥに起因する問題を解決するための他の方法として、チャンネルの下部領域の不純物濃度をチャンネルの上部領域の不純物濃度より高くする方法が挙げられる。ところが、前記方法を用いる場合にはトランジスタのスレショルド電圧が変化する恐れがある。
添付した図面を参照して従来の技術によるＳＯＩトランジスタ及びその製造方法を更に詳細に説明する。
【０００５】
図１は従来の技術によるＳＯＩトランジスタの断面図であり、図２乃至図４は従来の技術によるＳＯＩトランジスタの製造方法を段階別に示した断面図である。
まず、図１を参照すると、従来の技術によるＳＯＩトランジスタはウェーハ１０の全面に酸化膜から形成された第１絶縁膜１２と、第１絶縁膜１２上に形成されたフィールド酸化膜１４とから構成される。フィールド酸化膜１４の間の活性領域はソース及びドレイン領域１８，１６とソース及びドレイン領域１８，１６の間にあるチャンネル領域２０からなる。チャンネル領域２０上にはゲート酸化膜２２とゲート電極２３が順次に形成されている。かつ、ソース１８とドレイン１６を露出させるコンタクトホール２８を具備する層間絶縁膜２６が、前段階の結果物の全面に形成されている。層間絶縁膜２６の全面にはコンタクトホール２８を埋め込んだ金属層パターン３０が形成されている。
【０００６】
次いで、このような構造の従来技術によるＳＯＩトランジスタの製造方法を図２乃至図４に基づき詳細に説明する。
まず、図２を参照すると、ウェーハ１０の全面に所定の厚みを有する第１絶縁膜１２を形成する。第１絶縁膜１２は酸化膜から形成される。引き続き、第１絶縁膜１２の全面に実際的に各種半導体素子が形成されるＰ型やＮ型の半導体基板１３を形成する。
【０００７】
図３はトランジスタのソース、ドレイン及びゲート電極を形成する段階を示す。具体的に、半導体基板１３に形成された半導体素子を電気的に分離するために図２の半導体基板１３の所定の領域にフィールド酸化膜１４を形成する。フィールド酸化膜１４の間は活性領域になる。前段階の結果物の全面に第２絶縁膜と導電膜を形成する。次いで、導電膜と第２絶縁膜を異方性蝕刻してゲート電極２３と第２絶縁膜パターン２２とからなるゲート積層物２４を活性領域上に形成する。次に、ゲート積層物２４をマスクとして活性領域に半導体基板（図２の１３）のものと反対の導電型不純物をイオン注入する。その結果、ゲート電極２３の左、右の活性領域にはソース領域１８とドレイン領域１６が形成される。ソース領域１８とドレイン領域１６との間の活性領域はチャンネル領域２０になる。
【０００８】
図４はＳＯＩトランジスタの上部構造物を形成する段階を示したグラフである。具体的に説明すると、図３の結果物の全面に層間絶縁膜２６を形成した後、その全面を平坦化する。次いで、平坦化された層間絶縁膜２６の上にソース領域１８とドレイン領域１６を限定する蝕刻マスク（図示せず）を形成する。このような状態で、ソース領域１８とドレイン領域１６の界面が露出されるまで層間絶縁膜２６の全面を異方性蝕刻してから蝕刻マスクを取り除く。その結果、ソース及びドレイン領域１８，１６を露出させるコンタクトホール２８が形成される。引き続き、コンタクトホール２８を埋め込む金属層パターン３０を層間絶縁膜２６の全面に形成する。
【０００９】
前述したように、従来の技術によるＳＯＩトランジスタは第１絶縁膜１２とフィールド酸化膜１４により隣接素子と完全に分離された構造からなっている。前記のような構造（ＮＭＯＳ）では、ＳＯＩトランジスタが動作する時にホールがチャンネル領域２０に蓄積される。チャンネル領域２０におけるホールの濃度を下げるためにトランジスタのボディにボディコンタクトホールを形成する方法も挙げられるが、これは前述したようにトランジスタが占める面積を増加させる結果をもたらす。結果的に、従来の技術によるＳＯＩトランジスタはＦＢＥが増加され、スレショルド電圧より低い電圧でもチャンネルが形成されるので、トランジスタのスレショルド電圧が変化される。よって、トランジスタの動作が不規則になり信頼性が著しく落ちる。
【００１０】
【発明が解決しようとする課題】
本発明は前記のような問題点を解決するために案出されたものであり、ＦＢＥとショットチャンネル効果（ＳＣＥ）が減少されたＳＯＩトランジスタの製造方法を供することである。
【００１１】
【課題を解決するための手段】
【００１３】
前記他の目的を達成するために、本発明によるＳＯＩトランジスタを具備する半導体装置は下記のような手順通りに製造される。
即ち、(a) 第１半導体基板の上に所定の間隔だけ離隔された第１絶縁膜パターンを形成する。
(b) 前記第１絶縁膜パターンの形成された第１半導体基板の全面に導電性不純物が高濃度でドーピングされた第１導電膜を形成する。
【００１４】
(c) 前記第１導電膜の全面に第２絶縁膜を形成する。
(d) 前記第２絶縁膜パターンの全面に第２半導体基板を形成する。
(e) 前記第２半導体基板の形成された結果物をひっくり返した後、前記第１半導体基板の全面を平坦化する。
(f) 前記平坦化された第１半導体基板の所定の領域を酸化し、前記第１半導体基板をフィールド酸化膜と前記第１導電膜及び前記第１導電膜の左右の第１絶縁膜パターン上の一部領域に対応する第２導電膜パターンとに分ける。
【００１５】
(g) 前記第２導電膜パターンの所定の領域上に第３絶縁膜パターン及び第３導電膜パターンを順次に形成する。
(h) 前記第３絶縁膜パターン及び第３導電膜パターンをイオン注入マスクとして、前記第２導電膜パターンにソース及びドレイン領域を形成する。
本発明の実施例によると、前記(g) 段階で形成される前記第３絶縁膜パターン及び第３導電膜パターンはそれぞれゲート酸化膜とゲート電極として用いられる。
【００１６】
本発明の実施例によると、前記ＳＯＩトランジスタを具備する半導体装置の製造方法は前記(h) 段階の後に、下記のような段階を更に含む。
即ち、(1) 前記第２導電膜パターンと前記フィールド酸化膜の全面に第４絶縁膜を形成する。
(2) 前記第２導電膜パターン又は前記第１導電膜の界面を露出させるコンタクトホールを形成する。
【００１７】
(3) 前記第４絶縁膜上に前記コンタクトホールを埋め込む所定の厚みの第４導電膜パターンを形成する。
本発明の実施例によると、前記第１及び第２絶縁膜パターンは酸化膜から形成される。  本発明によるＳＯＩトランジスタを具備する半導体装置はチャンネル領域に蓄積されるキャリア、即ち、ホールを排出できる手段を具備している。即ち、トランジスタの活性領域の一部と接触される高濃度のドーピングされた導電膜を具備しているので、トランジスタに対するＦＢＥとＳＣＥの影響を最小に抑えることができる。
【００１８】
【発明の実施の形態】
以下、本発明を添付した図面に基づき更に詳細に説明する。各図面において同一な参照符号は同一部材を示す。
まず、図５は本発明の第１実施例によるＳＯＩ型トランジスタの断面図である。具体的に、半導体基板４０の全面に第１絶縁膜４２が形成されている。前記第１絶縁膜４２は酸化膜から形成されることが望ましい。前記第１絶縁膜４２の中央部には突出部が存在するが、前記部分は他の部分より厚い。
【００１９】
前記第１絶縁膜４２の全面には第１導電膜４４が形成されているが、前記第１導電膜４４は高濃度の不純物がイオン注入されたポリシリコン膜である。前記第１導電膜４４の不純物の種類と濃度はトランジスタの形態に応じて変えることができる。前記第１導電膜４４は前記第１絶縁膜４２の表面形態学に応じてその中央部が突き出ている。即ち、前記第１導電膜４４の中央には突出部がある。前記第１導電膜４４の突出部の左、右側には第２絶縁膜パターン４６が形成されており、前記第１導電膜４４の突出部の表面と同一な平面をなしている。
【００２０】
前記第２絶縁膜パターン４６は酸化膜パターンである。前記第２絶縁膜パターン４６の上には前記第１導電膜４４の突出部から所定の距離だけ離隔され形成されたフィールド酸化膜４８が存在する。かつ、前記フィールド酸化膜４８の間には第２導電膜パターンが形成されているが、前記第２導電膜パターン４９はトランジスタのソース領域５２、ドレイン領域５０及びチャンネル領域５４とに分けられるが、前記チャンネル領域５４は前記ソース領域５２とドレイン領域５０との間に存在する。本発明の第１実施例によると、前記チャンネル領域５４は前記第１導電膜４４と接触している。従って、前記チャンネル領域５４にホールが蓄積されることを防止できて、ＦＢＥを減少させることができる。かつ、第１導電膜パターン４４が突き抜けストッパの役割を果たすので、ＳＣＥが改善される。
【００２１】
前記チャンネル領域５４の上には順次に形成された第３絶縁膜パターン５６と第３導電膜パターン５７とから構成されたゲート積層物５９が形成されている。前記第３絶縁膜パターン５６はゲート酸化膜であり、前記第３導電膜パターン５７はゲート電極５７である。
前記ゲート積層物５９が形成されたいる前段階の結果物の全面には前記ソース及びドレイン領域５２, ５０を露出させるコンタクトホール６０を具備する第４絶縁膜６２が形成されている。前記第４絶縁膜６２は層間絶縁膜である。前記第４絶縁膜６２は酸化膜あるいはＢＰＳＧ膜のうち何れか一つからなる。前記第４絶縁膜６２の上には前記コンタクトホール６０を埋め込んだ第４導電膜パターン６４が形成されている。
【００２２】
図６は本発明の第２実施例によるＳＯＩ型トランジスタを具備した半導体装置の断面図である。第２実施例は第１実施例とは異なり、チャンネル領域５４のみならずソース領域５２の一部領域が高濃度の導電性不純物のドーピングされた第１導電膜４４と接触している。チャンネル領域５４のみならずソース領域５２が第１導電膜４４と接触すると、チャンネル領域５４とソース領域５２の接合部位におけるホールの移動が更に容易になる。従って、蓄積されたホールに起因するトランジスタのスレショルド電圧の変動を第１実施例の場合より効率よく防止するので、ＦＢＥを更に減少させることができる。
【００２３】
図７は本発明の第３実施例によるＳＯＩトランジスタを具備した半導体装置の断面図である。第３実施例は第２実施例とは異なり、チャンネル領域５４と接触している第１導電膜４４を露出させるコンタクトホール６１が前記第４絶縁膜６２とフィールド酸化膜４８及び前記第２絶縁膜パターン４６に形成されている。即ち、第３実施例によると、前記コンタクトホール６１に形成された第４導電膜パターン６４が前記第１導電膜４４と接触するので、実質的に前記チャンネル領域５４とのコンタクトが可能になる。従って、トランジスタの大きさを増加させずボディコンタクトができるためにＦＢＥを減少させ得る。
【００２４】
次いで、図８乃至図１１を参照して、本発明の第３実施例によるＳＯＩトランジスタを具備する半導体装置の製造方法を詳細に説明する。
図８は第１導電膜７４を形成する段階を示した断面図である。ここで、トランジスタのような半導体素子が形成される第１半導体基板７０の上に所定間隔だけ離隔された第１絶縁膜パターン７２を形成する。前記第１絶縁膜パターン７２は酸化膜から形成する。前記第１絶縁膜パターン７２の間隔は後に形成される活性領域の幅より小さくしなければならない。次に、前記第１絶縁膜パターン７２の形成された第１半導体基板７０の全面に第１導電膜７４を形成する。前記第１導電膜７４は高濃度不純物がイオン注入されたポリシリコン膜から形成することができる。この際、１×１０20個／cm3 程度の不純物をイオン注入する。前記第１導電膜７４を形成するポリシリコン膜は前記第１半導体基板７０内に存在するシリコン空席を埋め込んだり金属汚染を集める役割を果たす。かつ、前記第１絶縁膜パターン７２と前記第１導電膜７４の厚みを適宜に形成することにより、熱膨張係数の差によるストレスを緩和することができる。結果的に、後続工程で行うウェーハボンディングに起因する接合漏れ電流を減らすことができる。
【００２５】
図９は第２半導体基板７８を形成する段階を示した断面図である。前記第１導電膜７４の全面に第２絶縁膜７６を形成してから平坦化する。前記第２絶縁膜７６は酸化膜からなることが望ましい。引き続き、前記第２絶縁膜７６の全面に第２半導体基板７８をウェーハボンディング法に応じてボンディングする。
図１０はＳＯＩトランジスタを形成する段階を示した断面図である。図９の結果物をひっくり返して前記第１半導体基板７０の全面を磨いた後、適正な厚みになるまで化学機械的ポリシング（以下、ＣＭＰという）方式にて前記第１半導体基板（図９の７０）の全面を平坦化する。このようにＣＭＰ方式により平坦化された前記第１半導体基板（図９の７０）の所定の領域を酸化してフィールド酸化膜８０を形成する。その結果、前記第１半導体基板７０は、前記フィールド酸化膜８０と、前記第１絶縁膜パターン７２と前記第１絶縁膜７２の間の前記第１導電膜７４の突出部の全面を覆い活性領域として用いられる第２導電膜パターン８１とに分けられる。
【００２６】
図１０を参照すると、第１導電膜７４の突出部の右側にある第１絶縁膜パターン７２は左側部分にある第１絶縁膜パターン７２より活性領域と接触する面積が広い。
引き続き、前記第２導電膜パターン８１の所定の領域上には順次に形成される第３絶縁膜パターン８８と第３導電膜パターン９０とから構成されるゲート積層物９１を形成する。前記第３絶縁膜パターン８８と第３導電膜パターン９０はそれぞれゲート酸化膜とゲート電極として用いられる。ゲート積層物９１をイオン注入マスクとして前記欠課物の全面に前記第２導電膜パターン８１と反対の導電性不純物をイオン注入する。結果的に、前記ゲート積層物９１の左、右側の活性領域にはソース及びドレイン領域８４，８２が形成され、前記ゲート積層物９１の下にはチャンネル領域８６が形成される。
【００２７】
この際、前記第２導電膜パターン８１は前記第１導電膜７４の突出部左側に形成されている第１絶縁膜パターン７２よりその右側に形成されている第１絶縁膜パターン７２と更に広い面積で接触している。その反面、前記ゲート積層物９１は前記活性領域の中心領域上に形成されている。従って、前記ゲート積層物９１は前記第１導電膜７４の突出部の右側に形成されている第１絶縁膜パターン７２の近くに形成されるようになる。よって、前記第１導電膜７４の突出部はチャンネル領域８６のみならずソース領域８４の一部とも接触されるように形成される。
【００２８】
図１１はＳＯＩトランジスタを具備する半導体装置の上部構造物を形成する段階を示した断面図であり、前記ソース及びドレイン領域８４，８２の界面の一部を露出させるコンタクトホール９４と前記第１導電膜７４を露出させるコンタクトホール９８を含む第４絶縁膜９２を図１０の結果物の全面に形成する。前記第４絶縁膜９２は酸化膜から形成する。引き続き、前記第４絶縁膜９２の全面に前記コンタクトホール９４を埋め込む第４導電膜（図示せず）を形成する。次に、前記第４導電膜を平坦化した後、パターニングしてソース／ドレイン電極及びボディコンタクトホール第４導電膜パターン９６を形成する。
【００２９】
以上、本発明によるＳＯＩトランジスタはそのチャンネル領域の一部が導電膜と接触するように形成される。かつ、前記導電膜はトランジスタのソース領域の一部とも接触されてホールの移動を容易にする。特に、前記導電膜には前記チャンネル領域の不純物の濃度より遥かに高い濃度の導電性不純物がイオン注入されているので、前記チャンネル領域と前記導電膜との間の不純物濃度の分布における差は著しく現れる。
【００３０】
【発明の効果】
従って、本発明によるＳＯＩトランジスタを具備する半導体装置はホールがソース領域に容易に移動して、チャンネル領域に過多なホールが蓄積されないので、前記トランジスタのスレショルド電圧が変動することが防止され、ＦＢＥも減少される。
【００３１】
かつ、前記導電膜は高濃度不純物がドーピングされているので、前記ソースとドレインとの間の突き抜けのストッパの役割を果たして、トランジスタのＳＣＥを改善することができる。
本発明は前記実施例に限られず、本発明が属した技術的思想内で当分野において通常の知識を有する者により多くの変形が可能であることは明白である。
【図面の簡単な説明】
【図１】従来の技術によるＳＯＩトランジスタを含む半導体装置の断面図である。
【図２】従来の技術によるＳＯＩトランジスタを含む半導体装置の製造方法を段階別に示した断面図である。
【図３】従来の技術によるＳＯＩトランジスタを含む半導体装置の製造方法を段階別に示した断面図である。
【図４】従来の技術によるＳＯＩトランジスタを含む半導体装置の製造方法を段階別に示した断面図である。
【図５】本発明の第１実施例によるＳＯＩトランジスタを含む半導体装置の断面図である。
【図６】本発明の第２実施例によるＳＯＩトランジスタを含む半導体装置の断面図である。
【図７】本発明の第３実施例によるＳＯＩトランジスタを含む半導体装置の断面図である。
【図８】本発明の第３実施例によるＳＯＩトランジスタを含む半導体装置の製造方法を段階別に示した断面図である。
【図９】本発明の第３実施例によるＳＯＩトランジスタを含む半導体装置の製造方法を段階別に示した断面図である。
【図１０】本発明の第３実施例によるＳＯＩトランジスタを含む半導体装置の製造方法を段階別に示した断面図である。
【図１１】本発明の第３実施例によるＳＯＩトランジスタを含む半導体装置の製造方法を段階別に示した断面図である。
【符号の説明】
４０    半導体基板
４２    第１絶縁膜
４４    第１導電膜
４６    第２絶縁膜パターン
４８    フィールド酸化膜
４９    第２導電膜パターン
５０    ドレイン領域
５２    ソース領域
５４    チャンネル領域
５６    第３絶縁膜パターン
５７    第３導電膜パターン（ゲート電極）
５９    ゲート積層物
６０    コンタクトホール
６２    第４絶縁膜
６４    第４導電膜パターン
７０    第１半導体基板
７２    第１絶縁膜パターン
７４    第１導電膜
７６    第２絶縁膜
７８    第２半導体基板
８０    フィールド酸化膜
８１    第２導電膜パターン
８２    ドレイン領域
８４    ソース領域
８６    チャンネル領域
８８    第３絶縁膜パターン
９０    第３導電膜パターン
９１    ゲート積層物
９２    第４絶縁膜
９４    コンタクトホール
９６    第４導電膜パターン
９８    コンタクトホール
【図１】
0003854363.tif 000002
【図２】
0003854363.tif 000003
【図３】
0003854363.tif 000004
【図４】
0003854363.tif 000005
【図５】
0003854363.tif 000006
【図６】
0003854363.tif 000007
【図７】
0003854363.tif 000008
【図８】
0003854363.tif 000009
【図９】
0003854363.tif 000010
【図１０】
0003854363.tif 000011
【図１１】
0003854363.tif 000012