(57)【特許請求の範囲】
【請求項１】
電源電圧より高いワード線電圧を出力するためのワード線昇圧回路と、行アドレス信号に対応してワード線を選択し、ワード線昇圧回路によるワード線電圧を受けて駆動する行デコーダと、を備えた半導体メモリ装置において、
ワード線昇圧回路と行デコーダとの間に設けられてワード線電圧の電荷の一部を蓄積するキャパシタと、ワード線電圧を入力として飽和レベルへの到達時間分遅延させた遅延信号を発生する遅延回路と、この遅延回路による遅延信号に応じて、ワード線電圧が飽和レベルに到達するまではワード線電圧に対し前記キャパシタを接続させ、ワード線電圧が飽和レベルに到達してからはワード線電圧に対し前記キャパシタを非接続とする接続制御回路と、遅延回路による遅延信号で制御され、ワード線電圧が飽和レベルに到達してから前記キャパシタの電極を接地させて放電させる放電手段と、を備えてワード線負荷補償を行うようにしたことを特徴とする半導体メモリ装置。
【請求項２】
接続制御回路は、遅延回路による遅延信号及びワード線負荷補償が必要な場合に発生されるエネーブル信号を組合せるゲート手段と、電源電圧をゲート端子に受けてゲート手段の出力を伝送するパストランジスタと、このパストランジスタの出力をゲート端子に受け、チャネルがワード線昇圧回路の出力端とキャパシタとの間に接続されたプルダウントランジスタと、を備えてなる請求項１記載の半導体メモリ装置。
【請求項３】
放電手段は、ゲート端子に遅延信号を受けるトランジスタで構成される請求項１又は請求項２記載の半導体集積回路。
【請求項４】
遅延回路は、多数のインバータを用いて構成される請求項１〜３のいずれか１項に記載の半導体集積回路。
【請求項５】
ワード線昇圧回路により電源電圧を昇圧して発生され行デコーダに提供されるワード線電圧に対するワード線負荷の変化分を補償するため半導体メモリ装置に設けられるワード線負荷補償回路において、
ワード線昇圧回路と行デコーダとの間に設けられてワード線電圧の電荷の一部を蓄積するキャパシタと、ワード線電圧を入力として飽和レベルへの到達時間分遅延させた遅延信号を発生する遅延回路と、この遅延回路による遅延信号に応じて、ワード線電圧が飽和レベルに到達するまではワード線電圧に対し前記キャパシタを接続させ、ワード線電圧が飽和レベルに到達してからはワード線電圧に対し前記キャパシタを非接続とする接続制御回路と、遅延回路による遅延信号で制御され、ワード線電圧が飽和レベルに到達してから前記キャパシタの電極を接地させて放電させる放電手段と、を備えてなることを特徴とするワード線負荷補償回路。
【請求項６】
接続制御回路は、遅延回路による遅延信号及びワード線負荷補償回路を必要に応じて動作させるためのエネーブル信号を入力とするＮＯＲゲートと、電源電圧をゲート端子に受けてＮＯＲゲートの出力を伝送するＮＭＯＳ形のパストランジスタと、このパストランジスタの出力をゲート端子に受け、チャネルがワード線昇圧回路の出力端とキャパシタとの間に接続されたＮＭＯＳ形のプルダウントランジスタと、から構成される請求項５記載のワード線負荷補償回路。
【請求項７】
放電手段は、ゲート端子に遅延信号を受けるＮＭＯＳトランジスタで構成される請求項５又は請求項６記載のワード線負荷補償回路。
【請求項８】
遅延回路は、多数のインバータを用いて構成される請求項５〜７のいずれか１項に記載のワード線負荷補償回路。
【請求項９】
ワード線電圧に対するワード線負荷の変化分を補償するためのワード線負荷補償回路において、
ワード線電圧から電荷の一部を蓄積するためのキャパシタと、ワード線電圧が飽和レベルに到達するまではワード線電圧に対し前記キャパシタを接続させ、ワード線電圧が飽和レベルに到達してからはワード線電圧に対し前記キャパシタを非接続とする接続制御回路と、ワード線電圧が飽和レベルに到達してから前記キャパシタの電極を接地させて放電させる放電手段と、を備えたことを特徴とするワード線負荷補償回路。
【請求項１０】
接続制御回路が、ワード線電圧が発生開始されて飽和レベルに到達する時間分遅延して発生される遅延信号によって制御される請求項９記載のワード線負荷補償回路。
【請求項１１】
ワード線電圧が発生開始されて飽和レベルに到達する時間分遅延して発生される遅延信号により、接続制御回路を制御すると共に放電手段を導通させるようにした請求項９記載のワード線負荷補償回路。
【請求項１２】
接続制御回路は、遅延信号及びワード線負荷補償回路を必要に応じて動作させるためのエネーブル信号を組合せるゲート手段と、電源電圧をゲート端子に受けてゲート手段の出力を伝送するパストランジスタと、このパストランジスタの出力をゲート端子に受け、チャネルを介してキャパシタへワード線電圧を伝達するプルダウントランジスタと、から構成される請求項１０又は請求項１１記載のワード線負荷補償回路。
【請求項１３】
ワード線昇圧回路により昇圧して提供されるワード線電圧に対するワード線負荷の変化分を補償するために提供され、負荷補償が必要な場合にプルダウントランジスタがＯＮしてキャパシタへ電荷を移動させるようになったワード線負荷補償回路において、
ワード線電圧発生を感知して該電圧発生開始から所定時間の後にプルダウントランジスタをＯＦＦさせる遅延回路と、プルダウントランジスタがＯＦＦされると導通してキャパシタ電極の放電を行う放電手段と、を備えたことを特徴とするワード線負荷補償回路。
【請求項１４】
遅延回路は、ワード線電圧を入力としたインバータチェーンで構成される請求項１３記載のワード線負荷補償回路。
【請求項１５】
遅延回路による遅延時間は、ワード線電圧が発生開始されて飽和レベルとなるまでの時間に調整されている請求項１４記載のワード線負荷補償回路。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は半導体メモリ装置に関するもので、特に、ワード線電圧に対するワード線負荷の変化分を補償するためのワード線負荷補償回路に関する。
【０００２】
【従来の技術】
通常、ＤＲＡＭ等の半導体メモリ装置におけるメモリセルは、１つのアクセストランジスタと１つの記憶キャパシタとで構成されている。すなわち、記憶キャパシタに“１”又は“０”のデータが記憶され、記憶キャパシタに記憶されたデータはアクセストランジスタのチャネルを通じてビット線に伝達される。このとき、データがビット線に伝達される際の速度や電圧レベルは、アクセストランジスタのゲート端子に印加されるワード線の電圧レベルによって左右される。
【０００３】
半導体メモリ装置の高集積化に伴ってトランジスタのサイズも縮小され、そのために動作用電源電圧も低くなる傾向にある。したがって、最近の高集積半導体メモリ装置のように低電源電圧を使用する場合、メモリセルを構成するアクセストランジスタのゲート端子に印加されるワード線の電圧レベルが記憶キャパシタに記憶されたデータの伝達に不十分となるため、動作速度低下等の問題が生じることになる。これを解決するために、高集積半導体メモリ装置には、アクセストランジスタのゲート端子に印加されるワード線の電圧レベルを上昇させるワード線昇圧回路が備えられるようになっている。これに関する技術が、韓国特許出願第９２−２３３８０号に詳細に開示されている。
【０００４】
図２は、このようなワード線昇圧回路を備えたメモリ装置におけるワード線選択関連部のブロック構成図である。図示のように、ワード線の駆動電圧を発生するワード線昇圧回路５と、行アドレス信号（ROW  ADDRESS）を受けてデコーディングし、メモリセルアレイ１５のワード線ＷＬ０〜ＷＬｎを選択する行デコーダ１０と、で構成されている。
【０００５】
ワード線昇圧回路５は、別途の電源電圧を使用せずに電源電圧Ｖｃｃより高電圧のワード線電圧を発生するために、チャージポンピング（charge pumping）の構成とされ、電源電圧Ｖｃｃを昇圧するようになっている。の回路におけるワード線電圧の昇圧レベル（boosting level）は、ポンピングキャパシタ（図示略）とエネーブルされるワード線が有する寄生容量との間での電荷分配比（charge sharing ratio）によって決定される。このため、ポンピングキャパシタの能力がワード線寄生容量を上回れば上回るほど、発生される電圧レベルは上昇することになる。したがって、ワード線昇圧回路５のポンピングキャパシタの能力は、ワード線の負荷を考慮して、ワード線エネーブル時にワード線の電圧レベルがＶｃｃ＋Ｖｔｎ（Ｖｔｎはアクセストランジスタのしきい電圧）程度になるように決められる。このとき、ポンピングキャパシタの能力がワード線負荷に比べて大きすぎると、ワード線電圧があまりに高くなりすぎて過度なストレス（stress）を加える結果となり、メモリ装置の寿命を短くしてしまうことになる。反対に、ポンピングキャパシタの能力がワード線負荷に比べて小さすぎると、ビット線のデータが記憶キャパシタに十分伝達されない結果となり、誤動作を招く原因となる。
【０００６】
図３に、ワード線昇圧回路を備えたワード線選択関連部の他の例をブロック構成図で示す。このような構成は、特に高集積の集積回路で適用されている。すなわち、１つのワード線昇圧回路５から２つの行デコーダ２５、３０にワード線電圧を出力する構成とされ、行デコーダ２５、３０がそれぞれメモリセルアレイ３５、４０の各ワード線ＷＬ０〜ＷＬｎの選択を行うようになっている。
【０００７】
この構成では、ワード線を選択する行デコーダ２５、３０のコーディング（coding）方式が互いに異なっており、したがって、アクセスに際しての行デコーダ２５、３０の動作で、どちらか一方のメモリセルアレイで常に所定数のワード線がエネーブルされてワード線電圧を受けるようにされ、そして、それに加えて他方のメモリセルアレイでも行アドレス信号により所定数のワード線がエネーブルされる場合と、他方のメモリセルアレイではワード線のエネーブルが行われない場合と、がある。つまり、２つのメモリセルアレイがエネーブルされるときと１つのメモリセルアレイがエネーブルされるときとがあり、これらの場合でワード線昇圧回路５に対するワード線の負荷は異なることになる。
【０００８】
このように構成された回路で、２つのメモリセルアレイ３５、４０が両方ともエネーブルされる場合のワード線負荷を考慮してワード線昇圧回路５を設計すると、１つのメモリセルアレイのみがエネーブルされるときにはワード線電圧が高くなり、過度なストレスが加わってメモリ素子の寿命が短くなる可能性がある。つまり、ワード線負荷に対するワード線昇圧回路のポンピングキャパシタの能力が大きすぎることになる。反対に、１つのメモリセルアレイ３５（４０）のみがエネーブルされる場合のワード線負荷を考慮してワード線昇圧回路５を設計すると、２つのメモリセルアレイが両方ともエネーブルされるときにはワード線電圧が低くなり、データ伝達が不十分になる可能性がある。つまり、ワード線負荷に対するワード線昇圧回路のポンピングキャパシタの能力が小さすぎることになる。
【０００９】
また、図２又は図３のような構成を有するＤＲＡＭの１つの動作サイクルにおいて、エネーブルされるワード線の数はリフレッシュサイクル（refresh  cycle）によって決定されることは、よく知られている。すなわち、同じ数のワード線を有するＤＲＡＭで比較した場合、リフレッシュサイクルの回数が増えるとエネーブルされるワード線の数は少なくなる。したがって、リフレッシュサイクルをリフレッシュ周期制御信号によって変更できるように設計されたようなメモリ装置では、リフレッシュサイクルの変更に伴ってワード線負荷も変化することになる。一般に、ワード線昇圧回路に内蔵されるポンピングキャパシタの能力（サイズ）は変更しにくいので、このようなメモリ装置では、ワード線負荷の変化に対する補償を行うための回路が必要になってくる。
【００１０】
また一般的に、セルフリフレッシュを採用したＤＲＡＭにおいて、セルフリフレッシュタイミングに進入する場合、リフレッシュサイクルをできるだけ短くすると共に同じリフレッシュ時間内でアクティブされるワード線の負荷を最小化しなければ、平均動作電流を減少させることはできない。したがって、ノーマル動作サイクルよりリフレッシュサイクルの回数が少なくなるときにワード線負荷に対する補償を行うワード線負荷補償回路は必須的に備えられるべきである。
【００１１】
図４に、ワード線負荷の変化分を補償するために現在提示されているワード線負荷補償回路を示す。このワード線負荷補償回路は、ワード線負荷が変わる場合にこれを補償し、メモリセルのアクセストランジスタに対するストレスを低減させるためのものである。
【００１２】
同図に示すように、電源電圧をゲート端子に受けてエネーブル信号φＥＮを伝送するパストランジスタ４５と、パストランジスタ４５を介してエネーブル信号φＥＮをゲート端子に受け、ワード線昇圧回路５の出力端にチャネルの一端が接続されたプルダウントランジスタ５０と、プルダウントランジスタ５０のチャネルの他端と接地電圧端との間に接続され、ワード線昇圧回路５の出力端から移動してきた電荷を蓄積するためのキャパシタ５５と、から構成されている。
【００１３】
このワード線負荷補償回路の動作について次に説明する。ワード線昇圧回路５の出力を受けるワード線の数が減少する等してワード線負荷が小さくなる場合、エネーブル信号φＥＮが論理“ハイ”にエネーブルされてパストランジスタ４５に入力される。それによりプルダウントランジスタ５０が導通し、ワード線昇圧回路５の出力から電荷が移動してキャパシタ５５に蓄積される。つまり、ワード線負荷が小さくなる場合にキャパシタ５５が追加負荷として働いて、ワード線負荷の減少分を補償することになる。パストランジスタ４５は、補償時にプルダウントランジスタ５０のゲート端子の自己昇圧（self  boosting）が行われることを可能とするように設けられており、したがって昇圧レベルがキャパシタ５５へ十分伝わるようになる。
【００１４】
このようなワード線負荷補償回路の動作において、ＭＯＳ形のキャパシタ５５のゲート電極に昇圧レベルの電圧がそのまま伝達されるので、キャパシタ５５のゲート絶縁膜を介して昇圧レベルの電圧がかかるようになる。上述したようにワード線電圧のレベルは、メモリセルのアクセストランジスタのしきい電圧Ｖｔｎを考慮したＶｃｃ＋Ｖｔｎ程度とされる。そのため、キャパシタ５５のゲート絶縁膜には他のトランジスタと比べて過度の電界が形成され、それによりゲート絶縁膜が破壊されないまでも不良が誘発される可能性が大きいという問題点がある。特にＤＲＡＭの場合、アクティブサイクルの間ワード線昇圧回路５の出力が継続して昇圧レベルを維持するので、キャパシタ５５のゲート絶縁膜はアクティブサイクルの間中継続してストレスを受けることになる。しかも、アクティブ時間が長くなるほど、キャパシタ５５のゲート絶縁膜に対するストレスも長く加えられる。もしストレスによる絶縁破壊が発生すると、キャパシタ５５を介する電流漏れが生じて電流が継続して接地電圧端に漏れるようになってしまう。このリークはワード線電圧のレベル低下を招き、メモリ装置の誤動作の要因となる。
【００１５】
【発明が解決しようとする課題】
したがって本発明の目的は、より信頼性の高いワード線負荷補償回路を提供することにある。また、本発明の他の目的は、漏れ電流の発生を確実に防止できるようなワード線補償回路を提供することにある。加えて、本発明の更なる目的は、過度なストレス電圧に起因した誤動作を防止するとができ信頼性のより向上したワード線負荷補償回路を備えた半導体メモリ装置を提供することにある。
【００１６】
【課題を解決するための手段】
このような目的を達成するために本発明は、ワード線昇圧回路により電源電圧を昇圧して発生され行デコーダに提供されるワード線電圧に対するワード線負荷の変化分を補償するためのワード線負荷補償回路について、ワード線昇圧回路と行デコーダとの間に設けられてワード線電圧の電荷の一部を蓄積するキャパシタと、ワード線電圧を入力として飽和レベルへの到達時間分遅延させた遅延信号を発生する遅延回路と、この遅延回路による遅延信号に応じて、ワード線電圧が飽和レベルに到達するまではワード線電圧に対し前記キャパシタを接続させ、ワード線電圧が飽和レベルに到達してからはワード線電圧に対し前記キャパシタを非接続とする接続制御回路と、遅延回路による遅延信号で制御され、ワード線電圧が飽和レベルに到達してから前記キャパシタの電極を接地させて放電させる放電手段と、を備えることを特徴とする。
【００１７】
このワード線負荷補償回路における接続制御回路については、遅延回路による遅延信号及びワード線負荷補償回路を必要に応じて動作させるためのエネーブル信号を組合せるゲート手段と、電源電圧をゲート端子に受けてゲート手段の出力を伝送するパストランジスタと、このパストランジスタの出力をゲート端子に受け、チャネルがワード線昇圧回路の出力端とキャパシタとの間に接続されたプルダウントランジスタと、から構成すると、回路構成が単純であるので好ましい。また、遅延回路を、多数のインバータを用いたインバータチェーンで構成すると、遅延時間の調整が簡単に行えるので最適である。
【００１８】
【実施例】
以下、本発明の好適な実施例を添付の図面を参照して詳細に説明する。
【００１９】
図１は、本発明によるワード線負荷補償回路の一例を示す回路図である。この例のワード線負荷補償回路は、多数のメモリセルを有するメモリセルアレイのワード線を選択するための行デコーダ（ROW  DECODER）へ電源電圧を昇圧したワード線電圧を出力するワード線昇圧回路５の出力端に対し設けられる。その構成は、ワード線昇圧回路５によるワード線電圧発生を感知して所定時間の後に遅延信号ＤＥを発生する遅延回路６０と、遅延信号ＤＥをゲート端子に受ける放電用ＮＭＯＳトランジスタ９０と、接続制御回路９５（点線ブロックで示す）と、接地電圧端へ一方の電極が接続され、接続制御回路９５を介してワード線電圧を受けて電荷を蓄積するキャパシタ８５と、を備えたものである。
【００２０】
接続制御回路９５は、遅延信号ＤＥ及びインバータ７０を通じて反転される上述のようなエネーブル信号φＥＮを入力とし組合せるゲート手段としてのＮＯＲゲート６５と、ゲート端子に電源電圧を受けてＮＯＲゲート６５の出力信号を伝送するパストランジスタ７５と、ゲート端子にパストランジスタ７５の出力を受け、チャネルがワード線昇圧回路５の出力端とキャパシタ８５との間に接続されたプルダウントランジスタ８０と、を備えている。この接続制御回路９５は、ワード線昇圧回路５の出力端とキャパシタ８５との接続を状況に応じて制御するための回路として動作する。そして放電用ＮＭＯＳトランジスタ９０は、そのチャネルが接続制御回路９５とキャパシタ８５との接続点であるノードＮ２と接地電圧端との間に接続され、キャパシタ８５の電極を接地させて放電させる放電手段として設けられている。
【００２１】
この回路の動作について、以下詳細に説明する。
【００２２】
図４に示した従来のワード線負荷補償回路の場合において、ワード線昇圧回路５の動作に際してワード線負荷補償回路は、ワード線昇圧回路５が動作した結果出力されてワード線に印加されるワード線電圧による電荷の一部をプルダウントランジスタ５０を介してキャパシタ５５に移動させ、ワード線電圧のレベルを低める役割をもっている。この動作に際し、ワード線昇圧回路５が飽和（saturation）状態となり、そしてノードＮ１の電圧レベルが必要とされるワード線電圧レベルと同一になると、それ以上の電荷はノードＮ１に移動しないので、これ以降から次のアクティブサイクルまでワード線負荷補償回路が動作している必要は特にない。しかしながら、この従来のワード線負荷補償回路では、ノードＮ１の電圧は１つのアクティブサイクルが終了するまでワード線電圧レベルをそのまま維持するようにされているので、アクティブサイクルが長いと、キャパシタ５５の絶縁破壊が起きて漏れ電流が生じ、ワード線電圧のレベルが低くなってメモリ装置の誤動作を招くおそれがある。
【００２３】
本実施例におけるワード線負荷補償回路はこの点を改善するために、遅延回路６０及び接続制御回路９５を設けている。この遅延回路６０及び接続制御回路９５は、ワード線昇圧回路５が飽和状態に到達するまでは出力されるワード線電圧に対しキャパシタ８５を接続させ、飽和状態に到達した後にはワード線電圧に対しキャパシタ８５を非接続とするように機能する。
【００２４】
通常、ワード線昇圧回路５が動作して飽和状態、すなわち出力電圧が飽和レベルに到達するまでに１０ｎｓ〜２０ｎｓ程度かかる。この間、遅延回路６０は論理“ロウ”の遅延信号ＤＥを出力する。そして、エネーブル信号φＥＮが論理“ハイ”で入力され、遅延回路６０から出力される遅延信号ＤＥが論理“ロウ”の場合、ＮＯＲゲート６５の出力信号は論理“ハイ”となり、それによりプルダウントランジスタ８０が導通する。同時にこのとき、遅延信号ＤＥにより放電用トランジスタ９０は非導通となる。したがって、プルダウントランジスタ８０を介してキャパシタ８５へ電荷が移動可能となり、蓄積される。
【００２５】
ワード線昇圧回路５が飽和状態、すなわち出力電圧が飽和レベルとなった後には、遅延回路６０は論理“ハイ”の遅延信号ＤＥを出力する。そしてエネーブル信号φＥＮが論理“ハイ”なのでＮＯＲゲート６５の出力信号は論理“ロウ”となり、プルダウントランジスタ８０が非導通となる。同時にこのとき、放電用トランジスタ９０は導通する。したがって、ノードＮ２にかかった電圧は接地電圧端に放電される。このときの遅延回路６０による遅延時間は、ノードＮ２の電圧が必要とされるワード線電圧のレベルに達する時間に合うように調整してある。すなわち、遅延回路６０は、例えばインバータチェーンを用いて構成可能であり、この場合には、使用するインバータ数を適宜調節することで遅延時間を調整できる。
【００２６】
このように、この実施例におけるノードＮ２の電圧は、余分な電荷の蓄積が行われる間のみワード線電圧レベルに維持され、電荷蓄積が終わった後、残りのアクティブサイクルの間は、放電されて接地電圧レベルに維持される。したがって、キャパシタ８５の絶縁膜に加わるストレスが大幅に減少し、不良が非常に発生しにくくなり安定した動作を確実に得られる。
【００２７】
当然のことながら、この実施例に限らず、本発明の技術的思想を外れない範囲内でその他多様な実施形態が可能であることは、当該分野で通常の知識を有する者であれば容易に理解できるところであろう。特に、接続制御回路（９５）で使用されるゲート手段等の構成は、他にも多様な形態で実施可能である。
【００２８】
【発明の効果】
以上述べてきたように本発明のワード線負荷補償回路によれば、電圧低下に必要な電荷蓄積を行う間のみキャパシタへワード線電圧を伝達する接続制御回路を設け、キャパシタに対し必要以上に長くワード線電圧が印加されないようにしたので、キャパシタの絶縁膜に対するストレスが大幅に減少して保護することができる。したがって漏れ電流を確実に防止することが可能となり、常に所望のレベルのワード線電圧を供給できる。
【図面の簡単な説明】
【図１】本発明によるワード線負荷補償回路の実施例を示す回路図。
【図２】ワード線昇圧回路を備えた半導体メモリ装置のワード線選択関連部の一例を示すブロック構成図。
【図３】ワード線昇圧回路を備えた半導体メモリ装置のワード線選択関連部の他の例を示すブロック構成図。
【図４】従来におけるワード線負荷補償回路を示す回路図。
【符号の説明】
５  ワード線昇圧回路
６０  遅延回路
６５  ＮＯＲゲート
７０  インバータ
７５  パストランジスタ
８０  プルダウントランジスタ
８５  キャパシタ
９０  放電用トランジスタ
ＤＥ  遅延信号
φＥＮ  エネーブル信号
【図１】
0003754097.tif 000002
【図２】
0003754097.tif 000003
【図３】
0003754097.tif 000004
【図４】
0003754097.tif 000005