(57)【特許請求の範囲】
【請求項１】
超音波変換器アレイから受け取った信号を処理するための超音波ビームフォーマであって、
それぞれが前記超音波変換器アレイの素子からの信号を受け取る複数の処理チャンネルで、各処理チャンネルは
受け取った信号をサンプリング・レートｆでデジタル・サンプルに変換するデジタル化手段、および
遅延係数に応じて前記デジタル・サンプルを時間多重化した遅延量だけ遅延して２つあるいはそれ以上の受信ビームを形成するための、遅延され時間多重化されたデジタル・サンプルのストリームを生成する時問多重遅延手段を有し、
前記超音波ビームフォーマは、さらに
前記遅延され時間多重化されたデジタル・サンプルを加算して前記２つあるいはそれ以上の受信ビームを表す時間多重出力サンプルのストリームを形成する加算手段、および
前記遅延係数を前記各処理チャンネル内の時間多重遅延手段に供給する係数発生器を有し、
前記ディジタル化手段は、前記受け取った信号を増幅する増幅器と、増幅された信号を制限するリミッタと、制限された信号から高周波成分を除去するローパスフィルタと、制限されフィルタリングされた信号を前記デジタル・サンプルに変換するアナログ／デジタル変換器とを有することを特徴とする超音波ビームフォーマ。
【請求項２】
前記時間多重遅延手段は、前記デジタル・サンプルをサンプリング期間１／ｆに等しい量で量子化された選択された遅延量だけ遅延する遅延手段を有し、前記遅延手段は前記デジタル・サンプルを記憶するメモリ手段、前記デジタル・サンプルを前記メモリ手段に書き込む手段、および前記のデジタル・サンプルを前記時間多重化された遅延に対応する位置で前記メモリ手段から読み出す多重読み出し手段を有する請求項１に記載の超音波ビームフォーマ。
【請求項３】
前記読み出し手段は、処理される各受信ビームに対する読み出しカウンタを有し、各読み出しカウンタは所望の遅延に対応する前記メモリ手段内の位置をアドレス指定する手段と各クロック・サイクル中に処理される受信ビームを表すインターリーブ制御信号に応じて選択された読み出しカウンタの出力を前記メモリ手段に与えるマルチプレクサ手段を含む請求項２に記載の超音波ビームフォーマ。
【請求項４】
前記時間多重遅延手段はさらに、前記遅延されたデジタル・サンプルを処理して２つあるいはそれ以上の主ビームを形成するための時間多重化されたデジタル・サンプルを含む第１のデータ・ストリームと２つあるいはそれ以上の近接ビームを形成するための時間多重化されたデジタル・サンプルを含む第２のデータ・ストリームを提供する主ビームおよび近接ビーム遅延処理手段を有し、各近接ビームは対応する主ビームを有し、各近接ビームは対応する主ビームの所定の角度範囲にある請求項２に記載の超音波ビームフォーマ。
【請求項５】
前記時間多重遅延手段はさらに、前記デジタル・サンプルをサンプリング期間１／ｆより短い量で量子化された選択された遅延量だけ遅延する遅延補間器を有する請求項２に記載の超音波ビームフォーマ。
【請求項６】
前記時間多重遅延手段、前記加算手段、および前記係数発生器はそれぞれ選択された数の受信ビームを処理するためのプログラム可能な手段を有する請求項２に記載の超音波ビームフオーマ。
【請求項７】
前記加算手段は、第１のクロック・サイクル中に複数のチャンネル群の遅延されたデジタル・サンプルを加算して複数の中間和を提供する手段と、第２のクロック・サイクル中に前記複数の中間和を加算して前記複数のチャンネル群を表わす和を形成する手段とを含むパイプライン構造を有する請求項１に記載の超音波ビームフォーマ。
【請求項８】
前記メモリ手段は書き込みポート、第１の読み出しポート、および第２の読み出しポートをする３ポート・ランダム・アクセス・メモリを有し、前記時間多重読み出し手段は第１のインターリーブされたアドレスを前記第１の読み出しポートに供給する第１の読み出しアドレス制御部と第２のインターリーブされたアドレスを前記第２の読み出しポートに供給する第２の読み出しアドレス制御部とを有し、前記第１の読み出しポートは前記第１のインターリーブされたアドレスに応じて時間多重化されたデータ・サンプルの第１ストリームを供給し、前記第２の読み出しポートは前記第２のインターリーブされたアドレスに応じて時間多重化されたデータ・サンプルの第２のストリームを供給する請求項２に記載の超音波ビームフォーマ。
【請求項９】
前記第１および第２の読み出しアドレス制御部はそれぞれ処理される各受信ビームに対する読み出しカウンタを有し、各読み出しカウンタは所望の遅延に対応する前記第３ポート・ランダム・アクセス・メモリ内の位置をアドレス指定する手段と各クロック・サイクル中に処理される受信ビームを表わすインターリーブ制御信号に応じて選択された読み出しカウンタの出力を前記のメモリ手段に与えるマルチプレクサ手段とを含む請求項８に記載の超音波ビームフォ一マ。
【請求項１０】
前記リミッタは前記アナログ／デジタル変換器が飽和することを防止する手段を有し、前記ローパスフィルタは前記サンプリングレートｆに応じた遮断周波数を持つことを特徴とする請求項１に記載の超音波ビームフォーマ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はフェーズド・アレイ・ビーム・ステアリングおよびフォーカシングを用いる超音波画像化装置に関し、より詳細には受け取った２つあるいはそれ以上のビームを時間多重化を用いて同時に処理する超音波ビームフォーマに関する。
【０００２】
【従来の技術】
フェーズド・アレイ超音波画像化装置では、超音波変換器は変換器素子のアレイを有する。かかる装置はそれぞれがこれらの変換器アレイ素子の１つに接続された送信器と受信器を有するn 個の並列なチャンネルを有する。それぞれの送信器は変換器素子を介して画像化すべき物体（通常は人体）に超音波パルスを送出する。送出された超音波エネルギはそれぞれのアレイ素子から送出された超音波パルスに対して送出されたエネルギが所望の点に構築的に加わるように遅延を加えることによって方向付けおよび集束される。パルスは体内のさまざまな構造や組織によって部分的に変換器アレイに反射される。
【０００３】
受け取られた超音波エネルギの方向付けと集束は逆の方法で行なわれる。物体すなわち構造から反射された超音波エネルギは異なる時点でアレイ要素に到達する。受信された信号は受信ビームフォーマ内で増幅、遅延および加算される。それぞれの素子に対する遅延は、受け取られたビームが所望の点に集束するように選択される。遅延は超音波エネルギが受け取られるとき、ビームを徐々に深い位置あるいは領域に集束するように動的に変化させることができる。送出されたビームは身体のある領域を走査し、ビームフォーマによって生成された信号が処理されてその領域の画像が生成される。
【０００４】
【発明が解決しようとする課題】
超音波画像化における重要な要素（consideration)は画像シーケンス・レートすなわちフレーム・レートである。フレーム・レートは人体内での超音波エネルギの伝播速度、画像化しようとする深さ、および画像の形成に用いられる走査線の数によって限定される。フレーム・レートは血流のカラー・ドップラ画像化および高解像度画像の生成において特に重要である。
【０００５】
フレーム・レートを増大する方法の１つに、送出されたパターンの範囲内で２つ以上の方向から同時にビームを受け取る方法がある。高いフレーム・レートを得る他の方法においては、いくつかの広い間隔をおいた受信ビームが同時に処理される。複数の受信ビームの第３の応用法では、「通常の」送出パターンと多数の受信ビームを用いて合成アパーチャ・データ・セットを近似的に計算し、この合成アパーチャ・データ・セットからいくつかの有益な画像強調を計算することができる。従来の装置では、並列動作する複数のビームフォーマによって複数の受信ビームが形成される。しかし、それぞれのビームフォーマに大量な回路が必要であるため、この方法はコストが高く実用的ではない。
【０００６】
Augustine （オーガスティン）の１９８７年２月２４日付米国特許第４，６４４，７９５号には、sin(πx)/ πx 送出励起を用い、受信信号が並列遅延路に入れられるマルチライン超音波ビームフォーマが開示されている。
【０００７】
Perten（パーテン）他の１９８８年１２月１３日付米国特許第４，７９０，３２０号には、デュアル・ポートＲＡＭ等の遅延処理装置が並列ビーム形成を同時に行なうためのインクリメンタルな遅延を有する超音波画像化装置が開示されている。
【０００８】
O'Donnell （オードネル）の１９８９年１２月１２日付米国特許第４，８８６，０６９号には、帰還信号を復調し、受信された信号の位相を回転させることによってＭの異なるビーム方向からの帰還信号を同時に得る技術が開示されている。
【０００９】
Fidel （フィデル）の１９８６年11月11日付米国特許第４，６２２，６３４号には、第１のメモリと第２のメモリにベクトル情報が交互に記憶される超音波ベクトルの並列処理装置が開示されている。
【００１０】
Pesque（ペスキュウ）の１９９０年１月９日付米国特許第４，８９３，２８３号には、送信器が非常に短い期間にＭのビームを順次に送出し、受信器がこのＭのビームのエコーを同時に受け取る超音波装置が開示されている。
【００１１】
Harrison（ハリソン）他の１９９２年６月９日付米国特許第５，１２１，３６１号には、交互に動作して異なる領域に集光する第１および第２のプログラム可能なビーム集束モジュールを有するプログラム可能なビームフォーマが開示されている。この場合、１つのビームだけが形成されるように見える。
【００１２】
Robinson（ロビンソン）の１９８１年２月２４日付米国特許第４，２５２，０２６号には、複数のビーム形成回路によって送出パルスのそれぞれについて受信ビームが提供される超音波装置が開示されている。
【００１３】
McKeighen （マッキヘン）他の１９７９年１０月３０日付米国特許第４，１７３，００７号には、独立した読み出しおよび書き込み能力を有してダイナミックに変化する遅延を生成するメモリを用いた超音波画像化装置が開示されている。この遅延は書き込みあるいは読み出しアドレス・ポインタを変更することによって変化させることができる。
【００１４】
本発明によれば、超音波変換器アレイから受け取った信号を処理するための超音波ビームフォーマであって、それぞれが前記超音波変換器アレイの素子からの信号を受け取る複数の処理チャンネルで、各処理チャンネルは受け取った信号をサンプリング・レートｆでデジタル・サンプルに変換するデジタル化手段、および遅延係数に応じて前記デジタル・サンプルを時間多重化した遅延量だけ遅延して２つあるいはそれ以上の受信ビームを形成するための、遅延され時間多重化されたデジタル・サンプルのストリームを生成する時問多重遅延手段を有し、前記超音波ビームフォーマは、さらに前記遅延され時間多重化されたデジタル・サンプルを加算して前記２つあるいはそれ以上の受信ビームを表す時間多重出力サンプルのストリームを形成する加算手段、および前記遅延係数を前記各処理チャンネル内の時間多重遅延手段に供給する係数発生器を有し、前記ディジタル化手段は、前記受け取った信号を増幅する増幅器と、増幅された信号を制限するリミッタと、制限された信号から高周波成分を除去するローパスフィルタと、制限されフィルタリングされた信号を前記デジタル・サンプルに変換するアナログ／デジタル変換器とを有する、超音波ビームフォーマが提供される。
【００１５】
好適には、時間多重遅延手段はデジタル・サンプルをサンプリング期間１／ｆに等しい増量で量子化された選択された遅延量だけ遅延するための遅延手段からなる。この遅延手段は好適にはデジタル・サンプルを記憶するためのメモリ手段、デジタル・サンプルをメモリ手段に書き込む手段、およびメモリ手段の時間多重化された遅延に対応する位置からデジタル・サンプルを読み出す時間多重読み出し手段からなる。第１実施例において、このメモリ手段は２ポート・ランダム・アクセス・メモリからなる。読み出し手段は処理される各受信ビームのための読み出しカウンタと、各クロック・サイクル中に処理される受信ビームを表わすインターリーブ制御信号に応じて選択された読み出しカウンタの出力をメモリ手段に与えるマルチプレクサ手段で構成することができる。読み出しカウンタは好適には所望の遅延に対応するメモリ手段内の位置をアドレス指定する手段を有する。好適には、時間多重遅延手段はさらに各読み出しカウンタに対応した集束遅延発生器を有する。それぞれの集束遅延発生器は遅延係数に応じて対応する読み出しカウンタの状態を制御する。
【００１６】
本発明の他の特徴は、時間多重遅延手段にさらに整数クロック遅延手段によって出力された遅延されたデジタル・サンプルを処理して、２つ以上の主ビームを形成するための時間多重デジタル・サンプルを含む第１のデータ・ストリームと２つ以上の近接ビームを形成するための第２のデータ・ストリームを提供する主ビームおよび近接ビーム遅延処理手段を設けることができることである。それぞれの近接ビームは対応する主ビームを有し、またそれぞれの近接ビームはそれに対応する主ビームの所定の角度範囲内にある。主ビームおよび近接ビーム遅延処理手段は好適には遅延されたデジタル・サンプルにある一定の追加遅延を加えて第１にデータ・ストリームを提供する主ビーム遅延手段と遅延されたデジタル・サンプルに前に加えられた遅延を取り除いて主ビーム遅延の所定数のクロック・サイクル内にある近接ビーム遅延を加えて第２のデータ・ストリームを提供する近接ビーム遅延手段からなる。
【００１７】
第２の実施例では、メモリ手段は書き込みポート、第１の読み出しポート、および第２の読み出しポートを有する３ポート・ランダム・アクセス・メモリからなる。時間多重読み出し手段は第１の読み出しポートに第１のインターリーブされたアドレスを供給するための第１の読み出しアドレス制御と第２の読み出しポートに第２のインターリーブされたアドレスを供給するための第２の読み出しアドレス制御からなる。第１の読み出しポートは第１のインターリーブされたアドレスに応じて時間多重データ・サンプルの第１のストリームを供給し、第２の読み出しポートは第２のインターリーブされたアドレスに応じて時間多重データ・サンプルの第２のストリームを供給する。この３ポート・ランダム・アクセス・メモリは上述した主ビームおよび近接ビーム遅延処理回路を用いることなく２つの時間多重受信ビーム群を提供する。この２つの受信ビーム群は、主ビームと近接ビームの場合と異なり、互いに所定のオフセット角内にある必要はない。
【００１８】
好適には、時間多重遅延手段はさらにデジタル・サンプルを、サンプリング期間１／ｆより小さい増量で量子化された選択された小遅延量だけ遅延するための遅延補間器を有する。この遅延補間器は好適にはフィルタ係数に応じてデジタル・サンプルをサンプリング期間１／ｆより小さい増量で量子化された異なる小遅延量だけ遅延するプログラム可能な手段を有するＦＩＲデジタル・フィルタ、小遅延制御信号に応じてＦＩＲデジタル・フィルタにフィルタ係数を供給する手段、遅延係数に応じて小遅延制御信号を生成する手段、およびそれぞれの受信ビームを表わす連続するデジタル・サンプルの群を、異なるクロック・サイクル中にＦＩＲデジタル・フィルタに時間多重的に与えるために記憶する手段からなる。
【００１９】
デジタル化手段は好適には受信信号を増幅する増幅器、増幅された信号を制限するリミッタ、この制限された信号から高周波成分を除去得する低域フィルタ、およびこの制限され、フィルタにかけられた信号をデジタル・サンプルに変換するアナログ／デジタル変換器からなる。このリミッタは好適にはアナログ／デジタル変換器の飽和を防止する手段を有する。低域フィルタはサンプリング・レートｆに対応するカット・オフ周波数を有する。
【００２０】
加算手段は好適にはパイプライン構造を有し、複数の処理チャンネル群のための遅延されたデジタル・サンプルを加算して第１のクロック・サイクル中に複数の中間和を提供する加算を行ない、また第２のクロック・サイクル中にこの複数の中間和を加算して複数の処理チャンネル群を表わす和を形成する手段を有する。この加算手段は好適にはさらに処理される受信ビームの数を表わすインターリーブ係数に応じて加算手段の出力に異なるパイプライン遅延を加えるプログラム可能な手段を有する。
【００２１】
【発明の実施の形態】
図１には本発明の超音波変換器アレイと超音波ビームォーマとしてのデジタル・フェーズド・アレイ超音波ビームフォーマの概略ブロック図を示す。フェーズド・アレイ超音波変換器10は変換器素子１０1 ，１０2 ，・・・，１０n 有する。これらの変換器素子は通常直線状あるいは曲線状のアレイに構成される。超音波変換器１０は通常最大で１２８の変換器素子を有する。
【００２２】
超音波変換器１０は画像化される物体に超音波エネルギを送出し、反射された超音波エネルギを受け取る。医療用の超音波画像化装置では、反射は人体のある領域内のさまざまな構造や組織から受け取られる。図１には簡略化のための超音波スキャナの送信器部分が省略されているが、同部分は図３に示されている。各変換器素子に加えられるパルスを適当に遅延することによって、集束された超音波ビームが患者に送出される。この送出されたビームはそれぞれの変換器素子に関係する遅延を変化させることによって集束および方向付けされる。
【００２３】
患者の体内のある特定の点から反射された超音波エネルギは各変換器要素によって異なる時点で受け取られる。変換器素子１０1 ，１０2 ，・・・，１０N のそれぞれは受け取った超音波エネルギを電気信号に変換し、この電気信号は受信ビームフォーマ１２に供給される。受信ビームフォーマ１２は、受信感度パターンが制御されることによって受け取られた超音波エネルギの集束と方向付けが行なわれるようにこの電気信号を処理する。超音波変換器１０に対する焦点の深さと方向は各変換器素子からの受信信号を適当に遅延することによって時間とともに動的に変化させることができる。受信ビームフォーマ１２は各変換器素子に対応する独立した処理チャンネルを有する。
【００２４】
超音波変換器、送信器、および受信ビームフォーマは複数の走査線に沿って超音波エネルギを送出し受け取るフェーズド・アレイ超音波スキャナの部分をなす。扇形走査パターン、線形走査パターンおよびその他の当業者に周知の走査パターンを用いることができる。受信ビームフォーマ１２の出力はそれぞれの走査線に沿って受け取られた超音波エネルギを表わす一連のデジタル・データ・サンプルである。ビームフォーマ出力１４が周知の技術で処理されて走査される領域の超音波画像が生成される。
【００２５】
変換器素子１０1 ，１０2 ，・・・，１０n からの電気信号は受信ビームフォーマ１２の個々の処理チャンネルに与えられる。それぞれの処理チャンネルはデジタル化ユニット２０i と時間多重遅延ユニット２２i を有する。ｉは１からｎの間で変動する。変換器素子１０1 の出力はデジタル化ユニット２０1 の入力に与えられ、デジタル化ユニット２０1 の出力は時間多重遅延ユニット２２1 の入力に与えられる。同様に、変換器素子１０2 の出力はデジタル化ユニット２０2 の入力に与えられ、デジタル化ユニット２２2 の出力は時間多重遅延ユニット２２2 の入力に与えられる。時間多重遅延ユニット２２1 ，２２2 ，・・・，２２n の出力は加算ユニット２４の入力に与えられる。計数発生器であるコントローラ２８が遅延係数と他の制御情報をそれぞれの処理チャンネルに供給する。一般に、それぞれのデジタル化ユニット２０i は変換器素子からのアナログ信号をこのアナログ信号を表わす一連のデジタル・サンプルに変換する。時間多重遅延ユニット２２i はそれぞれのデジタル・サンプルに遅延を与える。この遅延は受信感度パターンが所望の方向に方向付けされ、所望の深さで集束するように選択される。
【００２６】
本発明の重要な特徴は、デジタル・サンプルに与えられる遅延は複数の受信ビームに対応し、遅延されたデジタル・サンプルのストリームが複数の受信ビームを同時に表わすように時間多重化される。したがって、受信ビームフォーマ１２は複数の受信ビームの時間多重処理を実行する。時間多重ビームフォーマによって処理できる受信ビームの数は時間多重ビームフォーマのクロック・レートと用いられる変換器の周波数によって決まる。時間多重ビームフォーマによって処理される受信ビームはすべて超音波エネルギの送出パターン内になければならない。この条件はすべての受信ビームを含むだけの幅を持つ１つのビームを送出する、複数のビームを同時に送出する、あるいは複数のビームを高速に連続して送出することによって満たされる。
【００２７】
超音波画像化装置では、異なる周波数を有する異なる変換器を異なるアプリケーションに用いることができる。時間多重ビームフォーマのクロック・レートは用いられる最も周波数高い変換器および用いられる可能性のある保護周波数帯のナイキスト条件を満たすものでなければならない。たとえば、最も周波数の高い変換器が１００％の分数帯域幅（５ＭＨｚから１５ＭＨｚ）を有する１０ＭＨｚのフェーズド・アレイ変換器である場合、４０ＭＨｚのクロック・レートを用いることができる。４０ＭＨｚのクロック・レートで動作するデジタル・ビームフォーマは１０ＭＨｚの変換器に対して１つの受信ビームを処理することができる。このビームフォーマは同じクロック・レートを用いて、５ＭＨｚの変換器の場合には２つの受信ビーム、3.３３ＭＨｚの変換器の場合３つの受信ビーム、２．５ＭＨｚの変換器の場合４つの受信ビームの時間多重処理を行なうことができる。周波数の低い７つの変換器については、クロック・レートを変えることなく、また受信ビームフォーマのハードウエアを増やすことなく複数の受信ビームを処理することができる。したがって、用いられる変換器に応じて、このビームフォーマによって１本から４本の受信ビームを処理することができる。同時に処理することのできるビームの異なる数はクロック・レートと変換器の周波数の関係に応じて変化することがわかる。後に説明するが、ビームフォーマの回路の一部を複製することによって、処理できるビームの数を増やすことができる。
【００２８】
図２に受信ビームフォーマ１２の好適なアーキテクチャを示す。受信器基板３０1 ，３０2 ，・・・，３０n はそれぞれフェーズド・アレイ変換器１０の１６の変換器素子からの信号を処理する。１２８の変換器素子を有する好適な変換器には８つの受信基板が用いられる。係数発生器３２が始めの４つの受信器基板３０1 ，３０2 ，３０3 および３０4 に対する遅延係数を供給し、係数発生器３４が残りの４つの受信器基板３０5 、３０6 、３０6 および３０8 に対する遅延係数を供給する。それぞれの受信器基板は16の変換器素子のためのデジタル化ユニット２０i と時間多重遅延ユニット２２i を有する。また、それぞれの受信器基板は次に説明する加算ユニット２４の一部を含む。
【００２９】
受信器基板３０1 ，３０2 ，・・・，３０8 と係数発生器３２および３４はＸバス４０とＹバス４２によって相互接続されている。Ｘバス４０およびＹバス４２は受信器基板の間に、受信器基板間のパスにクロック同期されたレジスタを設けたデイジー（daisy ）チェーン構成で設けられており、したがってそれぞれの受信器基板は次の受信器基板だけを駆動する。その結果、リードの長さの問題と論理伝播遅延の問題を防止することができる。受信中、Ｘバス４０は最大で４つの時間多重主ビームの遅延されたデータ・サンプルを搬送し、Ｙバス４２は最大で４つの時間多重近接ビームの遅延されたデータサンプルを搬送する。係数発生器３２および３４は遅延係数を記憶するためのキャッシュメモリを有し、超音波エネルギの送出の前にＸバス４０およびＹバス４２上に関係する受信器への遅延係数を送る。制御ＣＰＵ４４が係数発生器３２および３４と受信器基板３０1 ，３０2 ，・・・，３０8 を制御する。
【００３０】
ビームフォーマのＸバス出力５０はデマルチプレクサ５２に入力され、Ｙバス出力５４はデマルチプレクサ５６に入力される。デマルチプレクサ５２および５６はＸバス出力５０およびＹバス出力５４上の時間多重デジタル・サンプルと同期したインターリーブ状態信号によって制御される。それぞれのバス出力が多重化解除されてそれぞれが異なる受信ビームを表わす別個の信号が最大で４つ生成される。各受信ビームの信号が周知の方法で処理されて、超音波画像が生成される。最大で８つの受信ビームが同時に生成されるため、超音波画像のフレーム・レートは最大で８倍まで大きくなる。前述したように、本発明の範囲内であれば、処理できるビームの数はこれより多くすることも少なくすることもできる。
【００３１】
図３には、図１に示す受信ビームフォーマ１２内の各処理チャンネルのデジタル化ユニット２０i の実施例のブロック図を示す。変換器素子１０i が送信／受信スイッチ６０に電気的に接続されている。送信／受信スイッチ６０の第１のポートが可変利得増幅器６２の入力に接続されている。送信器６４が送信／受信スイッチ６０の第２のポートに接続されている。当該技術分野で周知の通り、この送信／受信スイッチ６０は送信器６４が通電されるとき増幅器６２への入力を保護する。増幅器６２は変換器素子１０i からの低レベルのアナログ信号を増幅し、リミッタ６８の入力に増幅された信号を供給する。増幅器６２の利得制御は、当該技術分野で周知の通り、受信中の時間利得制御（ＴＧＣ）と全体的な利得の制御を行なうのに用いられる。リミッタ６８の出力は低域フィルタ７０を介してアナログ／デジタル変換器７２の入力に接続される。アナログ／デジタル変換器７２は変換器信号を、装置に用いられる最も周波数の高い変換器および所望の保護周波数帯に対するナイキスト条件を満たすサンプル・クロック・レートでサンプリングする。前述したように、好適なクロック・レートは約４０ＭＨｚである。アナログ／デジタル変換器７２の出力はこのサンプル・クロック・レートによるデジタル・データ・サンプルのストリームである。
【００３２】
低域フィルタ７０はアナログ信号の高周波成分によるデータ・サンプルのエイリアスの発生を防止する。低域フィルタ７０は変換器の周波数とビームフォーマに用いられるインターリーブ係数に応じたカットオフ周波数を有する。たとえば、４０ＭＨｚのクロック・レートと１０ＭＨｚの変換器を用いて１つのビームを形成する場合、低域フィルタ７０は１５ＭＨｚのコーナ周波数を有する。同じクロック・レートを用いて、５ＭＨｚの変換器で２つの受信ビームの時間多重処理を行なう場合、低域フィルタ７０のコーナ周波数は７．５ＭＨｚとすることができる。同様に、受信ビームが３つである場合、低域フィルタ７０のコーナ周波数は５ＭＨｚ、受信ビームが４つである場合３．７５ＭＨｚとすることができる。
【００３３】
アナログ／デジタル変換器７２が飽和した場合、高調波が発生する。高調波はデータ・サンプルにエイリアスを発生させる可能性があり、また低域フィルタ７０によっては除去されない。この問題はアナログ／デジタル変換器７２に供給されるアナログ信号をアナログ／デジタル変換器７２が飽和するレベルより少し低いレベルに制限するリミッタ６８によって解決することができる。その結果、アナログ／デジタル変換器７２の飽和によって発生する高調波を防止することができる。
【００３４】
図４には、各処理チャンネルの時間多重遅延ユニット２２i の第１実施例のブロック図を示す。デジタル化ユニット２０i （図３）からのデータ・サンプルは整数クロック遅延８０に入力される。この整数クロック遅延８０はデータ・サンプルにサンプル・クロック周期に等しい増量で量子化された遅延を加える。データ・サンプルに加えられる遅延は複数の受信ビームに対応し、整数クロック遅延の出力を複数の受信ビームの形成に用いることができるように時間多重化される。したがって、装置が４つの受信ビームを処理するように構成される場合、線８１上の整数クロック遅延８０の出力は４つの受信ビームに対応するデジタル・データ・サンプルのストリームを含む。第１のクロック・サイクルにおいて、データ・サンプルは第１の受信ビームの形成に必要な量だけ遅延される。第２のクロック・サイクルにおいて、データ・サンプルは第２の受信ビームの形成に必要な量だけ遅延される。第３のクロック・サイクルにおいて、データ・サンプルは第３の受信ビームの形成に必要な量だけ遅延される。第４のクロック・サイクルにおいて、データ・サンプルは第４の受信ビームの形成に必要な量だけ遅延される。以下、この処理が繰り返される。その結果得られるデータ・ストリームは４つの受信ビームを同時に表わす時間多重データ・サンプルを含む。各受信ビームは焦点と変換器に対する角度が異なる場合がある。しかし、各受信ビームは送出される超音波エネルギのパターン内に入っていなければならない。
【００３５】
整数クロック遅延８０によって加えられる遅延は主集束遅延発生器８２によって制御され、１つの集束遅延発生器がそれぞれの受信ビームに対応する。整数クロック遅延は主集束遅延発生器８２からの主集束制御信号を受け取る。
【００３６】
整数クロック遅延の出力は線８１上を主ビーム遅延８４の入力と近接ビーム遅延８６の入力に供給される。近接ビーム遅延８６は主集束遅延発生器８２と近接集束遅延発生器８８からの集束制御信号を受け取る。主ビーム遅延８４と近接ビーム遅延８６は主受信ビームの集合と近接受信ビームの集合を形成するのに用いられる。それぞれの近接受信ビームの角度は対応する主ビームの角度から少しずれている。主ビーム遅延８４の出力は最大で４つの主ビームを形成するための時間多重データ・サンプルのストリームである。近接ビーム遅延８６の出力は最大で４つの近接ビームを形成するための時間多重データ・サンプルのストリームである。したがって、主ビーム遅延８４と近接ビーム遅延８６は追加の受信ビームの生成を可能にするが、この場合ビーム形成のためのハードウエアを追加しなければならない。受信ビームの数が少なくてもよい場合、近接ビーム回路を削除することができる。
【００３７】
主ビーム遅延８４の出力は遅延補間器９０に供給され、近接ビーム遅延８６の出力は遅延補間器９２に供給される。遅延補間器９０および９２の機能はそれぞれのデータ・サンプルをサンプリング期間より小さい増量で量子化された選択された小遅延量だけ遅延することである。したがって、たとえば、データ・ストリーム内のそれぞれのサンプルは０、１／４τ、１／２τ、あるいは３／４τだけ遅延することができる。ここで、τはサンプリング期間である。遅延補間器はサンプリング・クロック・レートを上げることなく高画質の画像を生成することを可能にする。遅延補間器９０および９２は整数クロック遅延８０と同様に時間多重化される。データ・サンプルに加えられる遅延は、出力が最大で４つの受信ビームを同時に表わすように時間多重化される。遅延補間器９０および９２の小遅延情報は近接ビーム遅延８６から主小遅延制御信号および近接小遅延制御信号として受け取られる。
【００３８】
遅延補間器９０および９２の出力はアポダイゼーションおよび利得制御９４、９６に供給される。アポダイゼーションおよび利得制御９４、９６はそれぞれの受信ビームに対するデータ・サンプルの振幅を調整するための乗算器からなる。アポダイゼーション情報は、アポダイゼーションおよび利得制御９４、９６にアポダイゼーション係数と利得係数を供給するアポダイゼーションＲＡＭ９８に記憶されている。アポダイゼーション情報は係数発生器３２および３４からＲＡＭ９８にロードされる。制御９４および９６へのアポダイゼーションおよび利得係数の適用はインターリーブ状態信号によって受信ビームに同期される。時間多重遅延ユニット２２i の出力１００および１０２はそれぞれ最大で４つの受信ビームを同時に表わす時間多重データ・サンプルのストリームからなる。出力１００は最大で４つの主受信ビームを表わし、出力１０２は最大で４つの近接受信ビームを表わす。図１に示すように、それぞれの処理チャンネルの出力は加算ユニット２４によって加算され、ビームフォーマ出力１４が提供される。加算ユニット２４の動作を次に詳細に説明する。
【００３９】
図５には整数クロック遅延８０の一例のブロック図を示す。アナログ／デジタル変換器７２（図３）からのデータ・サンプルは２ポート・ランダム・アクセス・メモリ（以下、ＲＡＭという）１１０に入力される。２ポートＲＡＭ１１０はデータの同時書き込み／読み出しを可能にする。好適な実施例において、２ポートＲＭ１１０は１０２４の記憶場所を有し、それぞれの記憶場所はアナログ／デジタル変換器７２からのデータ・サンプルを記憶するのに充分な数のビットを有する。好適な実施例では１０ビット・データ・サンプルが用いられる。２ポートＲＡＭ１１０とその関連回路はデータ・サンプルに時間多重遅延を加える。２ポートＲＡＭ１１０はその出力に多重受信ビームを形成するためのデータ・サンプルのストリームを供給する。
【００４０】
２ポートＲＡＭ１１０は「循環」メモリとして動作する。メモリへのデータ・サンプルの書き込みにおいては、２ポートＲＡＭ１１０内の記憶場所が順次アドレス指定され、データ・サンプルがアドレス指定された記憶場所に記憶される。２ポートＲＡＭ１１０がいっぱいになると、書き込みアドレスは最初の記憶場所に戻り、次のデータ・サンプルはこの最初の記憶場所に書き込まれる。書き込みアドレスが再度順次指定され、データ・サンプルが前に記憶されたデータ・サンプルの上に書き込まれる。
【００４１】
データ・サンプルは書き込みアドレスからずれたアドレスからのデータを読み出すことによって遅延される。この読み出しアドレスもまた順次指定されて、入力データに対して遅延された出力データの連続したストリームが提供される。したがって、たとえば、読み出しアドレスが書き込みアドレスから１０の記憶場所だけずれている場合、２ポートＲＡＭ１１０の出力に供給されるデータ・サンプルは入力データ・サンプルに対して１０のクロック・サイクルだけ遅延される。
【００４２】
受信中に動的な集束を行なうためには、データサンプルに加えられる遅延を動的に変化させなければならない。遅延の変化は２ポートＲＡＭ１１０内の書き込みアドレスと読み出しアドレスの差を変化させることによって得られる。したがって、たとえば、書き込みアドレスと読み出しアドレスの差を10クロック・サイクルの遅延に相当する１０の記憶場所分の差から１１クロックサイクルの遅延に相当する11の記憶場所分の差に変えることができる。通常、必要な遅延は数サイクルの間は一定のままであり、その後１クロック・サイクルずつ増大される。後述するように、遅延の増大は読み出しアドレス・カウンタを「停止する」ことによって行なわれる。これによって書き込みアドレスと読み出しアドレスの差が変化する。１クロック・サイクルより小さい変化量で量子化された小遅延が次に説明するように遅延補間器によって与えられる。
【００４３】
上述したように、整数クロック遅延８０は複数の受信ビームを時間多重的に処理することができる。さらに、受信ビームの数は選択することができる。一実施例においては、１本、２本、３本、あるいは４本の受信ビームを処理することができる。受信ビームの数は超音波画像化装置に用いられる変換器によって決まる。したがって、たとえば、１０ＭＨｚの変換器が用いられる場合、１本の受信ビームを処理することができ、２．５ＭＨｚの変換器が用いられる場合、４本の受信ビームを処理することができる。受信ビームの数は特定の変換器のタイプに対して設定され、「インターリーブ係数」信号によって示される。
【００４４】
２ポートＲＡＭ１１０は装置クロックに同期した書き込みアドレス・カウンタ１１４によってアドレス指定される。インターリーブ・カウンタ１１６は書き込みアドレス・カウンタ１１４にカウント・イネーブル信号を与える。インターリーブ・カウンタ１１６は装置クロックに同期しており、装置クロック周波数を所望の受信ビーム数（インターリーブ係数）に応じて１、２、３あるいは４で分周する。インターリーブ係数が１本の受信ビームに対応する１であるとき、書き込みアドレス・カウンタ１１４が各装置クロックパルスによってインクリメントされる。インターリーブ係数が４であるとき、書き込みアドレス・カウンタ１１４は３つおきの装置クロックパルスによってインクリメントされる。したがって、インターリーブ係数が１である場合、すべてのデータ・サンプルが２ポートＲＡＭ１１０に記憶される。インターリーブ係数が４である場合、３つおきのデータ・サンプルが２ポートＲＡＭ１１０に記憶される。変換器素子からのアナログ信号の最大周波数が低く、またナイキスト条件を満たすのに必要なサンプリング・レートが低いため情報の損失が発生しない。
【００４５】
２ポートＲＡＭ１１０の読み出しアドレスは読み出しアドレス・カウンタ１２０，１２２，１２４および１２６によって供給される。これらの読み出しアドレス・カウンタの１つがそれぞれの受信ビームに対応する。読み出しアドレス・カウンタ１２０，１２２，１２４および１２６の出力は４対１マルチプレクサ１３０を介して２ポートＲＡＭ１１０の読み出しアドレス入力に供給される。４対１マルチプレクサ１３０の状態は読み出し制御カウンタ１３２によって制御される。読み出し制御カウンタ１３２の出力は４対１マルチプレクサ１３０の制御入力および２行−４行復号器１３４の入力に供給される。２行−４行復号器１３４の出力は読み出しアドレス・カウンタ１２０，１２２，１２４および１２６のイネーブル入力に供給される。
【００４６】
読み出しアドレス・カウンタ１２０，１２２，１２４および１２６はそれぞれ２行−４行復号器１３４からのイネーブル信号、係数発生器３２あるいは３４（図２）からの初期遅延設定、主集束遅延発生器８２（図４）からの主集束制御信号、および装置クロックを受け取る。初期遅延設定はある特定の受信ビームのためのデータ・サンプルに加えるべき初期遅延を確立する。主集束制御信号は加えられる遅延を変化させる停止コマンドを含む。
【００４７】
整数クロック遅延８０の一例において、２ポートＲＡＭ１１０は１０２４の記憶場所を有する。読み出しアドレス・カウンタ１２０，１２２，１２４および１２６のそれぞれは１２ビット増分器であり、１２ビット初期遅延設定を受け取る。選択された読み出しアドレス・カウンタの最上位の１０ビットは４対１マルチプレクサ１３０を介して２ポートＲＡＭ１１０の読み出しアドレス入力に供給される。この構成はデータ・サンプルを最大で１０２４クロック・サイクルだけ遅延することを可能にする。それぞれの読み出しアドレス・カウンタの最下位の２ビットは１クロック・サイクルより小さい小遅延を表わし、整数クロック遅延には用いられない。後述するように、小遅延は遅延補間器９０によって加えられる。好適な実施例において、総遅延は１／４クロック・サイクルの変化量で量子化され、１クロック・サイクルは４遅延量を表わす。ある特定の受信ビームの遅延を変化させる必要がないとき、停止コマンドは不活動状態であり、対応する読み出しアドレス・カウンタは（１クロック・サイクルに対応する）４だけインクリメントされる。これによって２ポートＲＡＭ１１０に与えられる読み出しアドレスは１記憶場所だけインクリメントされる。ある特定の受信ビームの遅延を変化させる必要があるとき、停止コマンドが活動状態であり、対応する読み出しアドレス・カウンタは３だけインクリメントされる。これはクロック・サイクルの３／４に対応するが、２ポートＲＡＭ１１０に与えられる読み出しアドレスは停止し（同じままであり）、遅延補間器９０によって加えられる小遅延は総変化量が１遅延量になるように調整される。
【００４８】
整数クロック遅延８０の動作を、４つの受信ビームの処理のタイミングを示す図６を参照して説明する。前述したように、書き込みアドレス・カウンタ１１４は３つおきの装置クロックパルスで状態が変化する。２ポートＲＡＭ１１０は所定の期間にわたる入力信号を表わすデータ・サンプルを含む、第１のクロック・サイクル中に、４対１マルチプレクサ１３０は読み出しアドレス・カウンタ１２０を選択し、そこに記憶された読み出しアドレスは２ポートＲＡＭ１１０の読み出しアドレスに与えられる。読み出しアドレス・カウンタ１２０は第１の受信ビームに必要な遅延を表わす読み出しアドレスを含む。読み出しアドレス・カウンタ１２０によって指定されたアドレスに記憶されたデータ・サンプルは線８１上で２ポートＲＡＭ１１０によって供給される。第２のクロック・サイクル中に、４対１マルチプレクサ１３０は読み出しアドレス・カウンタ１２２の出力を選択し、そこに記憶された読み出しアドレスは２ポートＲＡＭ１１０に与えられる。読み出しアドレス・カウンタ１２２は第２の受信ビームに必要な遅延を表わす読み出しアドレスを含む。読み出しアドレス・カウンタ１２２によって指定されたアドレスに記憶されたデータ・サンプルは線８１上で２ポートＲＡＭ１１０によって供給される。同様に、読み出しアドレス・カウンタ１２４および１２６の出力は第３および第４のクロック・サイクル中に２ポートＲＡＭ１１０に与えられ、第３および第４の受信ビームを表わすデータ・サンプルは線８１上で２ポートＲＡＭ１１０から供給される。その結果得られる２ポートＲＡＭ１１０の出力は４つの受信ビームを形成するためのデータ・サンプルが時間多重化されたシリアル・データ・ストリームである。
【００４９】
上述したように、読み出しアドレス・カウンタ１２０，１２２，１２４および１２６は係数発生器３２、３４からの初期遅延設定および主集束遅延発生器８２からの停止コマンドを受け取る。それぞれの読み出しアドレス・カウンタには集束遅延発生器が設けられる。線１４０上で停止コマンドを時間多重化して、異なる集積回路に実装することのできる整数クロック遅延８０と主集束遅延発生器８２の間の相互接続の数を低減することができる。停止コマンドのアドレス指定は２行−４行復号器１３４によって生成されるイネーブル信号によって制御される。
【００５０】
当該技術分野で周知の通り、超音波アレイ内の各素子に加えられる遅延の一般式は中心素子、受信走査線の角度、焦点の範囲あるいは深度等の基準に対する、アレイ内の素子の位置の関数である。ある特定の走査線について、動的な集束を行なうためには、素子Ｘの位置と走査線の角度θは通常固定され、その範囲は時間の関数とされる。動的な集束を行なっている間、各変換器素子に必要な遅延は増大する。
【００５１】
本発明では、遅延の増大は読み出しアドレス・カウンタの１つを停止することを意味する。上述したように、読み出しアドレス・カウンタが停止されると、読み出しアドレスと書き込みアドレスの差が増大し、その結果データ・サンプルに与えられる遅延が増大する。それぞれの読み出しアドレス・カウンタに対する初期遅延設定は特定の変換器素子（Ｘ位置）に対する遅延と走査線角度を表わす。特定の走査線上の動的な集束に必要な遅延は対応する主集束遅延発生器８２によって決定される。変換器素子の位置、走査線角度および遅延式に基づいて、各集束遅延発生器は対応する読み出しアドレス・カウンタの内容によって表わされる必要な遅延をいつ変化させなければならないかを判定し、停止コマンドを発する。停止コマンドは装置クロックと同期される。集束遅延発生器は同時係属中の「Focal Delay Generator  For Digital Phased Array Ultrasound Beamformer （デジタル・フェーズド・アレイ超音波ビームフォーマ用集束遅延発生器）」｛譲受人のDocket（ドケット）番号１０９２２７４｝に詳細に説明され、ここに参照のために引用されている。
【００５２】
前述したように、読み出しアドレス・カウンタは停止が必要でないとき４だけインクリメントされる。読み出しアドレス・カウンタの最下位の２ビットは２ポートＲＡＭ１１０には与えられないため、読み出しアドレス・カウンタに「４」を加えることによって２ポートＲＡＭ１１０内の読み出しアドレスが「１」だけインクリメントされ、加えられる遅延は固定されたままである。停止が必要な場合、読み出しアドレス・カウンタは「３」だけインクリメントされる。読み出しアドレス・カウンタの最下位の２ビットは２ポートＲＡＭ１１０に与えられないため、読み出しアドレス・カウンタは２ポートＲＡＭ１１０内の同じアドレスで停止され、それによって粗遅延が１サンプル期間だけ遅延される。後述するように、遅延補間器90は、停止コマンドが与えられたとき総遅延がサンプル・クロック期間（１遅延量）の１／４だけ変化するように、サンプル・クロック期間の何分の１かだけ遅延を調整する。
【００５３】
図７には主ビーム遅延８４と近接ビーム遅延８６の一例のブロック図を示す。主ビームと近接ビームの概念は、必要な回路構成を大幅に増大することなく同時に処理される受信ビームの数を増大させるのに用いられる。各主受信ビームはそれからわずかに角度の変位した対応する近接受信ビームを有する。この角変位は遅延の小さな差に相当する。図８に示す例では、１〜４の主ビームと１〜４の近接ビームを処理することができる。
【００５４】
主ビーム遅延８４は好適には１２段のシフト・レジスタ１５０として構成される。シフト・レジスタ１５０は各主ビーム内の各データ・サンプルに１２クロック・サイクルの固定された遅延を加える。すべての変換器素子のデータ・サンプルに同じ固定された遅延を加えてもビームの方向付けすなわち動的な集束には効果がないことが理解されるであろう。シフト・レジスタ１５０は好適にはビームフォーマによって処理可能な受信ビームの数（本実施例は「１」、「２」、「３」あるいは「４」）で割ることのできる数の段を有する。
【００５５】
近接ビーム遅延８６は通常24の記憶場所を有する２ポートＲＡＭ１５２を含む。線８１上に２ポート ＲＡＭ１１０（図５）によって供給されるデータ・サンプルは２ポートＲＡＭ１５２の書き込みデータ入力とシフト・レジスタ１５０の第１段に与えられる。近接ビームに関係する遅延は主ビームに対して１２±１２クロック・サイクルである。近接ビーム遅延８６は主ビームに加えられた停止コマンドを取り除き、近接ビームの処理に必要な停止コマンドを与える。
【００５６】
書き込みアドレス制御１５４は２ポートＲＡＭ１５２の書き込みアドレス入力にインターリーブされた書き込みアドレスを供給する。また、書き込みアドレス制御１５４は遅延補間器９０（図４）に主小遅延制御を供給する。主集束遅延発生器８２（図４）は書き込みアドレス制御１５４に主集束制御を供給する。読み出しアドレス制御１５６は２ポートＲＡＭ１５２の読み出しアドレス入力にインターリーブされた読み出しアドレスを供給する。また、読み出しアドレス制御１５６は遅延補間器９２（図４）に近接小遅延制御を供給する。近接集束遅延発生器８８（図４）は読み出しアドレス制御１５６に主集束制御を供給する。書き込みアドレス制御１５４と読み出しアドレス制御１５６は係数発生器３２、３４（図２）からの遅延設定を受け取る。
【００５７】
図８には、書き込みアドレス制御１５４と読み出しアドレス制御１５６の実施に適当な回路の一例を示す。アドレス・カウンタ１６０，１６２，１６４および１６６は４対１マルチプレクサ１６８に結合された出力を有し、２ポートＲＡＭ１５２へのインターリーブされたアドレスを提供する。書き込みアドレス制御１５４の場合、このインターリーブされたアドレスは書き込みアドレスであり、読み出しアドレス制御１５６の場合、このインターリーブされたアドレスは読み出しアドレスである。それぞれのアドレス・カウンタは受信ビームの１つに対応する。４対１マルチプレクサ１６８の状態は制御カウンタ１７０によって制御される。制御カウンタ１７０の状態は現在処理中の受信ビームを示すインターリーブ状態信号を表わす。したがって、線８１上のデータ・サンプルが受信ビーム「０」を表わすとき、制御カウンタ１７０によって与えられるインターリーブ状態信号によってアドレス・カウンタ１６０が選択される。制御カウンタ１７０は処理される受信ビームを連続的に順次指定する。
【００５８】
アドレス・カウンタ１６０、１６２、１６４および１６６のそれぞれは２ぽーとＲＡＭ１５２内の「２４」の記憶場所に対応するＭＤＤ２４カウンタおよび遅延補間のための２つの追加段を有する。それぞれのＭＤＤ２４カウンタの出力は４対１マルチプレクサ１６８に供給される。制御カウンタ１７０の出力は２行／４行復号器１７２に供給される。２行−４行復号器１７２の出力はアドレス・カウンタ１６０，１６２，１６４および１６６のイネーブル入力である。それぞれのアドレス・カウンタは集束制御信号と、制御カウンタ１７０によって生成されるインターリーブ状態信号と同期したイネーブル信号を受け取る。主集束制御信号は書き込みアドレス制御１５４内のカウンタに与えられ、近接集束制御信号は読み出しアドレス制御１５６内のカウンタに与えられる。上述したように、集束制御信号は、イネーブルされたカウンタを「４」遅延量だけすすめて一定した遅延を生じさせるがあるいはイネーブルされたカウンタを「３」遅延量だけ進めて遅延を変化させる停止コマンドを含む。
【００５９】
書き込みアドレス制御１５４内のイネーブルされたカウンタの内容は対応する受信ビームのデータ・サンプルと同期して２ポートＲＡＭ１５２の書き込みアドレス入力に与えられる。書き込みアドレス制御１５４内のカウンタは読み出しアドレス・カウンタ１２０，１２４および１２６（図５）と同じ停止コマンドを受け取るため、停止コマンドはキャンセルされ、２ポートＲＡＭ１５２に記憶されたデータは主集束制御信号の停止コマンドに関係した遅延を含まない。
【００６０】
また、読み出しアドレス制御１６０は図８に示す回路によって実施することもできる。書き込みアドレス制御１５４と読み出しアドレス制御１５６の実施は別個の回路を用いて行なわれることがわかる。アドレス・カウンタ１６０，１６２，１６４および１６６の出力は４対１マルチプレクサ１６８を介して２ポートＲＡＭ１５２の読み出しアドレス入力に与えられる。４対１マルチプレクサ１６８は上述した制御カウンタ１７０によって生成されるインターリーブ状態信号によって制御される。読み出しアドレス制御１５６内の各カウンタは２ポートＲＡＭ１５２内のそれぞれのｌ記憶場所に１つの状態が対応するＭＤＤ２４カウンタと遅延補間のための２つの追加段を有する。読み出しアドレス制御１５６内の各カウンタはインターリーブ状態信号と同期したイネーブル信号と近接集束遅延発生器88（図４）からの近接集束制御信号を受け取る。近接集束制御信号は各アドレス・カウンタに対する停止コマンドを含み、インターリーブ状態信号に同期している。したがって、読み出しアドレス制御１５６内のカウンタは近接ビームに対する停止コマンドにしたがって制御される。線１１０上の２ポートＲＡＭ１５２の出力は「１」〜「４」の近接受信ビームを表わす時間多重データ・サンプルを含む。
【００６１】
すなわち、主ビームに対する遅延は２ポートＲＡＭ１１０（図５）によってデータ・サンプルに加えられる。２ポートＲＡＭ１１０からのデータ・サンプルがシフト・レジスタ１５０によってさらに１２クロック・サイクルだけ遅延されて、出力線１８０上に主ビーム・データ・サンプルが生成される。２ポートＲＡＭ１５２とそれに関係する書き込みアドレス制御１５４および読み出しアドレス制御１５６が主ビームに必要な停止を取り除き、近接ビームに必要な停止を与えて出力線１８０上に近接ビーム・データ・サンプルを提供する。
【００６２】
アドレス・カウンタ１６０，１６２，１６４および１６６のそれぞれの最下位の２ビットは制御カウンタ１７０によって生成されるインターリーブ状態信号によって制御される４対１マルチプレクサ１８４に入力される。アドレス・カウンタ１６０，１６２，１６４および１６６のそれぞれの最下位の２ビットはそれぞれのビームに必要な小遅延すなわち分数遅延を表わす。４対１マルチプレクサ１８４の出力は時間多重小遅延制御信号である。書き込みアドレス制御１５４の小遅延信号出力は各主ビームに加わる小遅延を表わし、遅延補間器９０（図４）に与えられる。読み出しアドレス制御１５６の小遅延信号出力は各近接ビームに加わる小遅延を表わし、遅延補間器９２（図４）に与えられる。
【００６３】
図９には時間多重遅延補間器のブロック図を示す。この遅延補間器はサンプリング・クロック周期より短い遅延量で量子化された異なる選択可能な遅延量を有する有限インパルス応答（ＦＩＲ）デジタル・フィルタ１９６を有する。このＦＩＲデジタル・フィルタはフラットな振幅応答と周波数の関数としてのリニアな遅延量を持つように設計されている。ＦＩＲデジタル・フィルタに異なるフィルタ係数を適用することによって異なる遅延量が得られる。この遅延補間のためのＦＩＲデジタル・フィルタは偶数の段を有し、対称である。好適な実施例では、ＦＩＲデジタル・フィルタ１９６は６つの段を有し、サンプリング期間の０倍、１／４，１／２および３／４の遅延量を生成する。遅延補間のための好適なＦＩＲデジタルフィルタ１９６が同時係属中の「Delay Interpolator For Digital Phased Array Ultrasound Beamformer （デジタル・フェーズド・アレイ超音波ビームフォーマ用遅延補間器）」と題する出願（譲受人Docket（ドケット）番号１０９２１８５））に開示され、ここに参照のめに引用されている。
【００６４】
ＦＩＲデジタル・フィルタ遅延補間器は内部フィードバックを有しないため複数の受信ビームを時間多重処理するための時間多重ビーム・フォーマに用いることができる。それぞれのビームに関するデータはＦＩＲデジタル・フィルタ内で個別に処理される。
【００６５】
主ビーム遅延８４あるいは近接ビーム遅延８６からの時間多重データ・サンプルはインターリーブ状態信号に同期される。インターリーブ状態信号が２行−４行復号器２０２によって復号されてイネーブル信号ＥＮ１，ＥＮ２，ＥＮ３，およびＥＮ４が提供される。これらのイネーブル信号は任意の瞬時にどのビームが処理中であるかを示す。したがって、たとえば、イネーブル信号ＥＮ１が活動状態であるとき、データ・サンプルはビーム「０」を表わす。データ・サンプルはシフト・レジスタ２０４、２０６，２０８および２１０に並列に入力される。ＦＩＲデジタル・フィルタ１９６が６つの段を有する実施例では、各シフト・レジスタはそれぞれがＮビットからなる６つの段を有する（ここで、Ｎは各データ・サンプル中のビットの数）。シフト・レジスタ２０４、２０６、２０８および２１０へのデータ・サンプルの移動はイネーブル信号ＥＮ１，ＥＮ２，ＥＮ３およびＥＮ４によって制御される。第１のクロック・サイクル中には、イネーブル信号ＥＮ１が活動状態であり、ビーム０を表わすデータ・サンプルがシフト・レジスタ２０４にロードされる。第２のクロック・サイクル中には、イネーブル信号ＥＮ２が活動状態であり、ビーム１を表わすデータ・サンプルがシフト・レジスタ２０６にロードされる。第３のクロック・サイクル中には、イネーブル信号ＥＮ３が活動状態であり、ビーム２を表わすデータ・サンプルがシフト・レジスタ２０８にロードされる。第４のクロック・サイクル中には、イネーブル信号ＥＮ４が活動状態であり、ビーム３を表わすデータ・サンプルがシフト・レジス２１０にロードされる。シフトレジスタのそれぞれが４つの受信ビームのうちの１つの６つの連続するサンプルを含むようにこの処理が繰り返される。したがって、シフト・レジスタ２０４はビーム０の６つの連続するサンプルを含み、シフト・レジスタ２０６はビーム１の６つの連続したサンプルを含む。他も同様である。
【００６６】
シフト・レジスタ２０４、２０６、２０８および２１０の出力は４対１マルチプレクサ２１４に供給される。４対１マルチプレクサ２１４の４つの入力はそれぞれ、６つのＮビットのデータ・サンプルを含む。４対１マルチプレクサ２１４はインターリーブ状態信号によって制御される。４対１マルチプレクサ２１４の出力は、時間多重化された受信ビームのうちの１つを表わす、それぞれがＮビットからなる６つのデータ・サンプルＡ〜Ｆである。４対１マルチプレクサ２１４からのデータ・サンプルＡ〜ＦはＦＩＲデジタル・フィルタ１９６の入力に供給される。フィルタ係数ＣＡ，ＣＢ，ＣＣ，ＣＤ．ＣＥおよびCFが係数記憶ユニット２１６からＦＩＲデジタル・フィルタ１９６に供給される。係数記憶ユニット２１６はランダム・アクセス・メモリとすることができる。所望の小遅延に対応する一組の係数が、近接ビーム遅延８６（図４）からの小遅延制御信号によって係数記憶ユニット２１６内でアドレス指定される。所望の小遅延はそれぞれが異なるフィルタ係数群（ＣＡ〜ＣＦ）を必要とする。
【００６７】
ＦＩＲデジタル・フィルタ１９６において、フィルタ係数が６つのデータ・サンプルＡ〜Ｆにそれぞれ掛けられ、その結果の和から出力データ・サンプルが求められる。上述したように、遅延補間器はデータ・サンプルをサンプリング・クロック期間より短い変化量で量子化された選択された遅延量だけ遅延する。好適な実施例では、遅延補間器はサンプリング・クロック期間の０倍，１／４，１／２および３／４の遅延量を生成する。したがって、ＦＩＲデジタル・フィルタ１９６の出力は最大で４つの受信ビームを形成するための時間多重データを含むデータサンプルのストリームである。これらのデータサンプルは整数クロック遅延８０によって整数個のクロック・サイクルだけ遅延され、また対応する遅延補間器９０および９２によってサンプリング・クロック期間より短い小遅延量だけ遅延される。
【００６８】
図１０には加算ユニット２４（図１）の一部を示す。図１０に示す加算回路は受信ビームフォーマの１６の処理チャンネルの出力を加算する。上述したように、通常のフェーズド・アレイ超音波変換器は１２８の変換器素子を有し、したがって受信ビームフォーマ内に１２８の処理チャンネルを必要とする場合がある。図２に示す好適なアーキテクチャでは、それぞれの受信器基板は変換器アレイの１６の要素からの信号を処理し、それぞれの受信器基板はこれら１６のチャンネルを加算するための図１０に示す加算回路を有する。この加算回路の出力はデイジーチェーン構成のバスＸバス４０およびＹバス４２に与えられる。各受信器基板からの加算出力が同期されるようにするためにパイプライン構造が用いられる。
【００６９】
図１０において、１６の処理チャンネルの出力（時間多重遅延ユニット２２i の出力）は加算ユニット２３０，２３２，２３４，および２３６によって一度  に４つずつ加算される。加算ユニット２３０，２３２，２３４，および２３６の出力はそれぞれパイプライン・レジスタ２４０，２４２，２４４および２４６を介して４入力加算ユニット２５０に供給される。加算ユニット２３０，２３２，２３４，および２３６への各入力は時間多重遅延ユニット２２i （図４）の主ビーム出力１００あるいは近接ビーム出力１０２によって表わされる時間多重化され、遅延されたデータ・サンプルのストリームである。パイプライン・レジスタ２４０，２４２，２４４および２４６はそれぞれ装置クロックによってクロックされる。加算ユニット２５０の出力はパイプライン・レジスタ２５１を介して加算ユニット２５４に供給される。加算ユニット２５４はまた前の受信器基板からのバス入力があればこれを受け取る。加算ユニット２５４へのバス入力はデイジーチェーン構造内の前のすべての処理チャンネルの加算出力を含む。加算ユニット２５４の出力は一連のパイプライン・レジスタ２６０，２６２，２６４および２６６を介して４対１マルチプレクサ２７０に供給される。パイプライン・レジスタ２６２，２６４および１６６の出力は４対１マルチプレクサ２７０の入力に与えられる。４対１マルチプレクサ２７０はインターリーブ状態信号によって制御される。レジスタ２６０，２６２，２６４および２６６およびマルチプレクサ２７０はインターリーブ係数に応じてそれぞれの受信器基板の加算出力に２、３あるいは４クロックサイクルの遅延を挿入することを可能にする。これによって、インターリーブ係数が異なる場合にもすべての受信器基板からの出力を同期させることが可能になる。したがって、加算ユニットとの最終出力はすべての処理チャンネルのデータ・サンプルの時間同期された和を表わす。加算ユニットの出力は時間多重化されたままであり、「１」〜「４」の受信ビーム上の焦点からの総受信信号強度を表わす。
【００７０】
図１１には時間多重遅延ユニット２２i （図１）の第２の実施例を示す。図４と図１１において同じ構成要素には同じ参照符号が付されている。図１１の実施例にはそれぞれが時間多重化された受信ビームを表わす２つのデータ・ストリームを生成するための３ポートＲＡＭ３００が用いられる。３ポートＲＡＭ３００は２つの異なるアドレスに対するデータの書き込みとデータの読み出しを同時に行なう能力を有する。ただし、同じアドレスに対するデータの書き込みと読み出しを同時に行なうことはできない。通常、この３ポートＲＡＭ３００は２つの異なるアドレスからの同時読み出しを可能にする２組のセンス・アンプと復号器を用いて構成される。図１１の構成は最大で４つの受信ビームを表わすデータ・サンプルを含むグループ１データ・ストリームと最大で４つの受信ビームを表わすデータ・サンプルを含むグループ２データ・ストリームを生成する。グループ１のビームとグループ２のビームは前述した主ビームと近接ビームの場合と異なり、互いに対して所定のオフセット角内に入っている必要はない。ただそれぞれの受信ビームが送出された超音波エネルギのパターン内に入っているだけでよい。
【００７１】
３ポートＲＡＭ３００は装置クロックと同期した書き込みアドレス・ポインタ３０２によってアドレス指定される。インターリーブ・カウンタ３０４が書き込みアドレス・カウンタ３０２にカウント・イネーブル信号を供給する。インターリーブ・カウンタ３０４は装置クロックに同期しており、所望の受信ビーム数（インターリーブ係数）に応じて装置クロック周波数を１、２、３あるいは４で分周する。書き込みアドレス・カウンタ３０２およびインターリーブ・カウンタ３０４はそれぞれ図５に示す上述した書き込みアドレス・カウンタ１１４およびインターリーブ・カウンタ１１６に対応する。
【００７２】
グループ１読み出しアドレス制御３１０が３ポートＲＡＭ３００の読み出しアドレス１入力にグループ１のインターリーブされたアドレスを供給する。また、グループ１読み出しアドレス制御３１０は遅延補間器９０にグループ１小遅延制御を供給する。グループ１集束遅延発生器３１２がグループ１読み出しアドレス制御３１０にグループ１集束制御を供給する。グループ２読み出しアドレス制御３２０が３ポートＲＡＭ３００の読み出しアドレス２入力にグループ２のインターリーブされたアドレスを供給する。また、グループ２読み出しアドレス制御３２０は遅延補間器９２にグループ２小遅延制御を供給する。グループ２集束遅延発生器３２２がグループ２読み出しアドレス制御３２０にグループ２集束制御を供給する。グループ１集束遅延発生器３１２およびグループ２集束遅延発生器３２２は図４に示す上述した集束遅延発生器８２および８８と同じ機能と構造を有する。
【００７３】
グループ１読み出しアドレス制御３１０およびグループ２読み出しアドレス制御３２０は図８に示し上述したように構成することができる。ただし、アドレスカウンタ１６０，１６２，１６４および１６６はＭＤＤ２４カウンタではない。その代わりに、グループ１読み出しアドレス制御３１０およびグループ２読み出しアドレス制御３２０内のカウンタは３ポートＲＡＭ３００のアドレス入力と同じ数のビットに加えて小遅延の制御のための２つのビットを有する。たとえば、この３ポートＲＡＭ３００は１０２４のアドレスを有する。この場合、グループ１読み出しアドレス制御３１０およびグループ２読み出しアドレス制御３２０内のカウンタはそれぞれ１２ビット、すなわち３ポートＲＡＭ３００をアドレス指定するための１０ビットと小遅延の制御のための２ビットを有する。
【００７４】
３ポートＲＡＭ３００の読み出しデータ１出力は遅延補間器９０にグループ１データストリームとして供給される。３ポートＲＡＭ３００の読み出しデータ２出力は遅延補間器９２にグループ２データ・ストリームとして供給される。上述したように、グループ１のビームとグループ２のビームは関係付けられている必要はない。遅延補間器９０および９２の出力はそれぞれアポダイゼーションおよび利得制御９４，９６に供給される。これらの遅延補間器とアポダイゼーションおよび利得制御は図４に示しまた上述したものに対応する。
【００７５】
本発明の現在考えられる好適な実施例を図示および説明したが、当業者には特許請求の範囲から逸脱することなくさまざまな変更や改造が可能であることは明らかであろう。
【００７６】
以上本発明の各実施例について詳述したが、ここで、各実施例の理解を容易にするために、各実施例ごとに要約して以下に列挙する。
【００８７】
【発明の効果】
以上のよに、本発明によれば、超音波変換器アレイの素子からの信号をデジタル化手段でデジタル・サンプルに変換し時間多重化遅延ユニットでこのデジタル・サンプルを遅延係数に応じて時間多重化した遅延量だけ遅延して２またはそれ以上の受信ビームを形成し、このデジタル・サンプルを加算して受信ビームを表す時間多重出力サンプルのストリームを形成するようにしたので、超音波変換器における焦点の深さと方向を時間とともに動的に変化させることができ、走査される領域の超音波画像が得られ、血流等のカラー・ドップラ画像化および高解像度画像を比較的少ない回路構成と低コストで得ることができる。
【図面の簡単な説明】
【図１】本発明のデジタル・フェーズド・アレイ超音波ビームフォーマのブロック    図である。
【図２】図１に示す超音波ビームフォーマの好適なアーキテクチャの概略図である。
【図３】送受信スイッチを介して変換器素子に接続された、図１に示す超音波ビームフォーマの処理チャンネルの１つのデジタル化ユニットのブロック図である。
【図４】図１に示す超音波ビームフォーマの処理チャンネルの１つの時間多重遅延ユニットの第１実施例のブロック図である。
【図５】図４に示す整数クロック遅延のブロック図である。
【図６】図５に示す整数クロック遅延の時間多重動作を示すタイミング図でる。
【図７】図４に示す主ビーム遅延と近接ビーム遅延のブロック図である。
【図８】図７に示す書き込みアドレス制御と読み出しアドレス制御を表わすブロック図である。
【図９】図４に示す各遅延補間器を表わすブロック図である。
【図１０】図１に示す加算ユニットの一部のブロック図である。
【図１１】図１に示す超音波ビームフォーマの１つの処理チャンネルのための時間多重遅延ユニットの第２実施例のブロック図である。
【符号の説明】
１０        フェーズド・アレイ超音波変換器
１０1 〜    １０n         変換器素子
１２        受信ビームフォーマ
２０i 〜２０n         デジタル化ユニット
２２i 〜２２n         時間多重遅延ユニット
２４，２５４          加算ユニット
２８        コントローラ
３０1 ないし３０ｎ        受信器基板
３２，３４        係数発生器
４４        制御CPU
５２，５６        デマルチプレクサ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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