(57)【特許請求の範囲】
【請求項１】
２値の第１のブロック入力および２値の第１のブロック出力と、
少なくとも１つのＣＡＭセルを備えた第１のサブエントリであって、該第１のサブエントリ中の各ＣＡＭセルが第１の一致線セグメントおよび第１の検索有効線セグメントに接続されている、第１のサブエントリと、
２値の第１のゲート入力、２値の第１の出力有効入力および２値の第１のゲート出力を備えた第１の組み合わせ論理ゲートであって、前記第１のゲート入力が前記第１の一致線セグメントであり、前記第１のサブエントリが「不一致」サブエントリィであることを示す論理電位レベルにまで前記第１の一致線セグメントの論理電位レベルが到達した後に前記第１の出力有効入力が駆動され、前記第１のゲート出力が前記第１のブロック出力である、第１の組み合わせ論理ゲートと
を備えた第１のＣＡＭブロックであって、
前記２値の第１のブロック入力に所定の２値の論理電位レベルが印加された場合にだけ、前記第１のサブエントリでＣＡＭ比較を実行し、
前記第１のサブエントリが「一致」サブエントリである場合に、前記第１のブロック出力が前記所定の２値論理電位レベルをアサートする前記第１のＣＡＭブロックと、
２値の第２のブロック入力および２値の第２のブロック出力と、
少なくとも１つのＣＡＭセルを備えた第２のサブエントリであって、該第２のサブエントリ中の各ＣＡＭセルが第２の一致線セグメントおよび第２の検索有効線セグメントに接続されている、前記第２のサブエントリと、
２値の第２のゲート入力、２値の第２の出力有効入力および２値の第２のゲート出力を備えた第２の組み合わせ論理ゲートであって、前記第２のゲート入力が前記第２の一致線セグメントであり、前記第２のサブエントリが「不一致」サブエントリィであることを示す論理電位レベルにまで前記第２の一致線セグメントの論理電位レベルが到達した後に前記第２の出力有効入力が駆動され、前記第２のゲート出力が前記第２のブロック出力である、第２の組み合わせ論理ゲートとを備えた第２のＣＡＭブロックであって、前記第１のブロック出力が前記第２のブロック入力である前記第２のＣＡＭブロックと、
２値の第３のブロック入力および２値の第３のブロック出力と、
少なくとも１つのＣＡＭセルを備えた第３のサブエントリであって、該第３のサブエントリ中の各ＣＡＭセルが第３の一致線セグメントおよび第３の検索有効線セグメントに接続されている、前記第３のサブエントリと、
２値の第３のゲート入力、２値の第３の出力有効入力および２値の第３のゲート出力を備えた第３の組み合わせ論理ゲートであって、前記第３のゲート入力が前記第３の一致線セグメントであり、前記第３のサブエントリが「不一致」サブエントリィであることを示す論理電位レベルにまで前記第３の一致線セグメントの論理電位レベルが到達した後に前記第３の出力有効入力が駆動され、前記第３のゲート出力が前記第３のブロック出力である、第３の組み合わせ論理ゲートとを備えた第３のＣＡＭブロックであって、前記第２のブロック出力が前記第３のブロック入力である前記第３のＣＡＭブロックとを備えた
内容アドレスメモリ（ＣＡＭ）装置。
【請求項２】
前記第１のブロック入力が前記第１の出力有効入力である、
請求項１に記載の装置。
【請求項３】
前記第２のブロック入力が前記第２の出力有効入力である、
請求項２に記載の装置。
【請求項４】
前記第１のＣＡＭブロックが、さらに、信号伝搬遅延間隔、第１の遅延入力、および、第１の遅延出力を備えた第１の遅延要素を備え、
前記第１の出力有効入力が前記第１の遅延出力である、
請求項１に記載の装置。
【請求項５】
前記第１の遅延要素が非反転遅延要素であり、
前記第１のブロック入力が前記第１の遅延入力である、
請求項４に記載の装置。
【請求項６】
前記第２のブロック入力が前記第２の出力有効入力である、
請求項５に記載の装置。
【請求項７】
前記所定の２値の論理電位レベルが２値の“Ｈ”電位レベルであり、
前記第１の組み合わせ論理ゲートがＡＮＤゲートであり、
前記第２の組み合わせ論理ゲートがＡＮＤゲートである、
前記第３の組み合わせ論理ゲートがＡＮＤゲートである、
請求項１に記載の装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、一般に内容アドレス・メモリ（content addressable memory: ＣＡＭ）デバイスに関し、特に、次のサブエントリのＣＡＭ検索動作を有効にするように適合した一致有効出力を備えたサブエントリをカスケード接続した複数のサブエントリを備えたＣＡＭ回路の設計と使用方法に関する。
【０００２】
【従来の技術】
内容アドレス・メモリ（ＣＡＭ）とは、ＣＡＭエントリと呼ばれる複数の場所に格納されたリスト・ベースのデータの検索を高速に実行しうるように適合したデバイスのことである。各ＣＡＭエントリは、複数のＣＡＭセルにデータのワード（すなわち複数の２値ビットまたは３値ビット）を格納するとともに、通常は被比較バッファに格納される外部供給の被比較ワードとの比較を実行する回路を備えている。
【０００３】
関連技術に係る多くのＣＡＭ回路では、所定のＣＡＭエントリのすべてのＣＡＭセルが、同じ一致線（ＭＬ）に直接に結合されているとともに、単一の分散一致線パス・ゲート（すなわち当該一致線のＣＡＭエントリ中のすべてのＣＡＭセルのすべてのＸＮＯＲ回路の総体）を共有している。この一致線パス・ゲートは、一致線と論理“Ｌ”電位レベルとの間に接続されており、論理比較機能を実行する。
【０００４】
ＣＡＭエントリの一致線は、ＣMLなる容量値を有する単一のキャパシタとして機能し、各検索の前に論理“Ｈ”電位レベル（たとえばＶｄｄ）まで（たとえばプリチャージ・トランジスタを通じて）プリチャージされる。各一致線上で観察されうる状態変化は、「ミス（MISS）」である（「ミス」とは、「ヒット（HIT)」とも呼ばれる「一致（MATCH)」の論理的反対状態のことである。「一致」の場合、一致線は論理“Ｈ”電位レベルのままである）。この結果、一致線電位は、一致線パス・ゲートを通じてプリチャージの“Ｈ”電位から“Ｌ”電位まで降下する（すなわち接地電位に向かって放電する）。
【０００５】
関連技術のＣＡＭアレイでは、一般に、各ＣＡＭエントリに格納可能な２値ワードのサイズ（すなわち幅Ｘ）が増大するのに比例して、各ＣＡＭエントリの一致線の容量値（ＣML）が増大する。したがって、関連技術においては、一致センス用ハードウェアの設計者は、大きくなる可能性があるとともにエントリ幅に依存する容量値を有する一致線上のますます小さくなるとともにますます遅くなる電圧変化を信頼性よく検出しなければならない、という課題に直面している。正確な一致検出には、「一致」エントリの特性と「ミス」エントリの特性とを区別する回路が必要である（「一致」エントリ」とは現在印加されている被比較データと全面的に一致するデータを格納しているＣＡＭエントリのことであり、「ミス」エントリとは現在印加されている被比較データと一致しないデータを格納しているＣＡＭエントリのことである）。その際、一致しないデータ・ビットは、たった１つしか許されない（すなわち、不一致の場合に一致線キャパシタを放電して“Ｌ”電位にするのに使う導電枝部を一致線パス・ゲート中に１つしか備えていない）。一致線の容量値（ＣML）が大きくなるほど、「ミス」エントリの場合における放電に時間がかかるようになるので、より長い検出期間が必要になる。このため、一般に、特定のＣＡＭエントリ幅用に最適化したセンス回路を特製する必要がある。この結果、関連技術のＣＡＭ回路は、拡張するのが容易ではない。したがって、ＣＡＭエントリが大きくなると、一致センス用ハードウェアの設計者にとって課題が大きくなる。この課題には、検索頻度を最大にしながら、信頼できるストローブ・プロトコルを規定すること、および、信頼できる「一致」（すなわち「ヒット」）出力信号を駆動するのに必要なセンス裕度を規定することがある。一致線を１本備えたＣＡＭエントリでは、同時には１つの検索しか実行できないから、一般に、ＣＡＭ検索動作の最大頻度は、ＣＡＭエントリ幅が増大するのにつれて低下する。
【０００６】
キャパシタ（たとえば一致線）が完全に放電するときに消費するエネルギー（ＥCAP ）は、（１／２）ＣＶcap2に等しい。ただし、Ｃは容量値、Ｖcap はキャパシタ両端の電圧である。したがって、一致線が１本のシステムでは、１回の検索ごとに各「ミス」によって消費されるエネルギー（たとえばＥMISS＝ＥCAP ）は、ＣＡＭエントリに格納可能なワードのサイズ（ビット数）に比例して増大する。それゆえ、ＣＡＭエントリの幅が広くなると、一致線に付随する容量値が大きくなるので、検索動作中の消費電力が多くなるから、検索頻度が低下する。
【０００７】
イントラネットとインターネットが爆発的に普及するとともに、その速度がますます速くなるのつれて、より大きく、より速く、よりエネルギー効率の良いＣＡＭ回路が求められるようになってきた。関連技術の大きなＣＡＭメモリ・アレイは、検索動作の実行中に数ワットの電力を消費する。したがって、ＣＡＭアレイのエントリ幅を増大させても、電力を余分に消費せず、および／または、ＣＡＭ検索頻度が余り低下しないのが望ましい。（「Ａおよび／またはＢ」は「ＡおよびＢ、Ａ、またはＢ」を表わす。）上述した点から、より幅の広いＣＡＭ回路を実装（implement)する際における回路設計者の負担を軽減するために、拡張可能なＣＡＭアーキテクチャ（たとえばデータ・ワード幅拡張可能なＣＡＭ回路アーキテクチャ）が求められている。
【０００８】
【課題を解決するための手段】
本発明は、関連技術の問題点と限界を解決するために、ＣＡＭブロックに基づくカスケード接続可能なＣＡＭサブエントリ・アーキテクチャと、ＣＡＭブロック中の一致線セグメントをゲートする複数の典型的な回路と、これらのＣＡＭブロックを選択し組み合わせて省電力および／または高性能を実現する方法を提供する。（以下では、ＣＡＭブロックを単にブロック、ＣＡＭサブエントリを単にサブエントリともいう。）
【０００９】
望ましい点を挙げると、次のとおりである。
（１）幅広のＣＡＭアレイが動作中に最小のエネルギーしか消費しない。
（２）幅広のＣＡＭアレイが高速でおよび／または高ＣＡＭ検索頻度で動作する。
（３）各ＣＡＭ検索によって一致／ヒット出力が信頼性よく生成されるのは、ＣＡＭエントリが「一致」ワードを格納している場合だけである。
したがって、本発明の第１の側面は、２値の第１のブロック入力、２値の第１のブロック出力、および、第１のサブエントリを備えた内容アドレス・メモリ（ＣＡＭ）デバイスを提供するものである。
このデバイスは、
２値の第１のブロック入力および２値の第１のブロック出力と、
少なくとも１つのＣＡＭセルを備えた第１のサブエントリであって、該第１のサブエントリ中の各ＣＡＭセルが第１の一致線セグメントおよび第１の検索有効線セグメントに接続されている、第１のサブエントリと、
２値の第１のゲート入力および２値の第１のゲート出力を備えた第１の組み合わせ論理ゲートであって、前記第１のゲート入力が前記第１の一致線セグメントであり、前記第１のゲート出力が前記第１のブロック出力である、第１の組み合わせ論理ゲートと
を備えた第１のＣＡＭブロックであって、
前記２値の第１のブロック入力に所定の２値の論理電位レベルが印加された場合にだけ、前記第１のサブエントリでＣＡＭ比較を実行し、
前記第１のサブエントリが「一致」サブエントリである場合に、前記第１のブロック出力が前記所定の２値論理電位レベルをアサート（assert) する第１のＣＡＭブロックを備えている。（「一致」サブエントリとは、現在印加されている被比較データと全面的に一致するデータを格納している〔ＣＡＭ〕サブエントリのことである。）
【００１０】
本発明の第２の側面は、複数のＣＡＭエントリを備えた内容アドレス・メモリ・アレイを提供するものである。
このアレイは、
複数のＣＡＭエントリであって、各ＣＡＭエントリは第１のサブエントリ、第２のサブエントリ、および、第３のサブエントリに分割されており、前記第１のサブエントリ、前記第２のサブエントリ、および、前記第３のサブエントリの各々が第１の一致線セグメント、第２の一致線セグメント、および、第３の一致線セグメントを備えた、複数のＣＡＭエントリを備えている。
前記第１の一致線セグメントが第１の組み合わせ論理ゲートを通じて前記第２の一致線セグメントに論理的に接続されており、前記第２の一致線セグメントが第２の組み合わせ論理ゲートを通じて前記第３の一致線セグメントに論理的に接続されている。
【００１１】
本発明の第３の側面は、たとえば、ＣＡＭアレイに論理的に接続されたディジタル・プロセッサを備えた、コンピュータやネットワーク・ルータなどのディジタル・システムを提供するものである。このＣＡＭアレイは、本発明の上述した側面におけるようなカスケード接続されたＣＡＭブロックを備えている。
【００１２】
本発明の第４の側面は、本発明によるＣＡＭブロック中のデバイスを記述するとともに、本発明によるＣＡＭブロック中のデバイス間の相互接続を記述する電気規則を備えたＡＳＩＣライブラリ要素から成るＡＳＩＣライブラリを提供するものである。
【００１３】
本発明の第５の側面は、ＣＡＭエントリでＣＡＭ比較を実行する方法を提供するものである。
この方法は、
２値の第１のブロック入力、２値の第１のブロック出力、および、前記第１のブロック入力および前記第１のブロック出力に論理的に接続された第１のＣＡＭセルを備えた第１のＣＡＭブロックを準備するステップと、
前記２値の第１のブロック入力に所定の２値の論理電位レベルが印加された場合にだけ、前記第１のＣＡＭセルでＣＡＭ比較を実行するステップと、
前記２値の第１のブロック入力に前記所定の２値の論理電位レベルが印加された場合にだけ、前記第１のブロック出力において前記所定の２値の論理電位レベルをアサートするステップと
を備えている。
【００１４】
本発明の第６の側面は、第１のサブエントリと第２のサブエントリを備えたＣＡＭエントリでＣＡＭ比較を実行する方法を提供するものである。
この方法は、
２値の第１のブロック入力、２値の第１のブロック出力、および、前記第１のサブエントリを備えた第１のＣＡＭブロックを準備するステップと、
前記２値の第１のブロック入力に所定の２値の論理電位レベルが印加された場合にだけ、前記第１のサブエントリでＣＡＭ比較を実行するステップと、
前記第１のサブエントリでの前記ＣＡＭ比較によって「一致」サブエントリを検出した場合、前記第１のブロック出力において前記所定の２値の論理電位レベルをアサートするステップと、
２値の第２のブロック入力および２値の第２のブロック出力を備えた第２のＣＡＭブロックであって、前記第１のブロック出力が前記第２のブロック入力であり、前記第２のＣＡＭブロックが前記第２のサブエントリを備えている、第２のＣＡＭブロックを準備するステップと、
前記２値の第２のブロック入力に前記所定の２値の論理電位レベルが印加された場合にだけ、前記第２のサブエントリでＣＡＭ比較を実行するステップと、
前記第２のサブエントリでの前記ＣＡＭ比較によって「一致」サブエントリを検出した場合、前記第２のブロック出力において前記所定の２値の論理電位レベルをアサートするステップと
を備えている。
【００１５】
各ＣＡＭブロックは、サブエントリ、一致線セグメント、および、ＣＡＭ検索タイミングとＣＡＭブロック出力を制御する一致線検知・ゲート回路（たとえばＡＮＤゲート）を備えている。複数のＣＡＭブロックがカスケード接続されており（すなわち直列に接続されており）、各ＣＡＭブロックの出力が次のＣＡＭブロックの入力として機能するようにされている。あるサブエントリを含む各ＣＡＭブロックの出力は、次のサブエントリを含む別のＣＡＭブロックの入力と直列に接続されている。これにより、任意の所望の幅の大きなＣＡＭエントリを生成することができる。（２番目以降の）所定のサブエントリを被比較部の対応する部分と比較するのは、先行するサブエントリが被比較部の対応する部分に関して「一致」サブエントリであった場合だけである。
【００１６】
各サブエントリは、基本的に短いＣＡＭエントリであり、比較的容量値の小さな対応するように短い一致線（すなわち一致線セグメント）を備えている。各ＣＡＭエントリは、複数のサブエントリ、したがって複数の一致線セグメントを備えている。各ＣＡＭブロックは、検索有効入力と出力とを備えている。複数のＣＡＭブロックは、カスケード接続されている（すなわち直列に接続されている）。したがって、各ＣＡＭブロックの出力は、次のＣＡＭブロックの入力として機能する。この入力は、ＣＡＭブロックに含まれるＣＡＭサブエントリ内のＣＡＭ比較機能を禁止したり有効にしたりする。各ＣＡＭブロックは、当該ＣＡＭブロックに含まれるＣＡＭエントリの部分におけるＣＡＭ検索比較の結果を表示する出力も備えている。
【００１７】
所定のＣＡＭエントリ中の複数の一致線（ＭＬ）セグメントの各々は、対応するサブエントリ中のＣＡＭセル中の対応する比較回路（たとえばＸＮＯＲ機能）に直接に接続されているとともに、さらに（組み合わせ論理ゲート〔たとえばＡＮＤゲートまたはＮＡＮＤゲート〕を通じて）隣接する（すなわち次の）サブエントリの一致線（ＭＬ）セグメントと検索有効線（ＳＥ）に接続されている。あるＣＡＭエントリに格納されているワードが被比較部と「一致」した場合、当該ＣＡＭエントリ中のすべてのサブエントリの一致線（ＭＬ）セグメント上の電位を、プリチャージした論理“Ｈ”電位レベルに維持する。したがって、各ＣＡＭブロックの出力とＣＡＭカスケードの「ヒット」出力線電位（ＶHL）は、論理“Ｈ”（すなわち真）電位レベルになる。逆に、被比較部の対応するビットと「ミス」の（すなわち論理的に一致しない）ビットを１つでも格納しているＣＡＭエントリが存在すると、「ヒット」出力線電位は、論理“Ｌ”（すなわち偽）電位レベルになる。当業者にとって明白な点を挙げると、信号および構成要素の電気極性（“Ｈ”と“Ｌ”、正と負）は、本発明の範囲内で、回路の一部または全部において逆にしてもよい。
【００１８】
【発明の実施の形態】
本発明は、各々が１つのＣＡＭエントリを備えた複数のＣＡＭカスケードから成るＣＡＭアレイを提供する。各ＣＡＭカスケードは、直列接続された複数のＣＡＭブロックから構成されている。各ＣＡＭブロックは、１つのＣＡＭサブエントリ（すなわちＣＡＭエントリに格納されたビット群のサブセット〔部分集合〕）を備えている。ＣＡＭサブエントリは、ＣＡＭブロックが検索可能になったときに、被比較部の対応する部分と比較される。各ＣＡＭブロック中のサブエントリは、一致線（ＭＬ）セグメント、検索有効線（ＳＥ）セグメント、および、ＣＡＭブロック中の「一致」サブエントリを検出するのに使用する論理ゲートを備えている。各ＣＡＭブロックは、ＣＡＭブロックに備えられたＣＡＭサブエントリ中のＣＡＭ比較機能を禁止したり有効にしたりする検索有効入力（ＩＮ）を備えている。各ＣＡＭブロックは、当該ＣＡＭブロックに備えられたエントリの一部（すなわちＣＡＭサブエントリ）で実行したＣＡＭ検索比較の結果を表わす出力（ＯＵＴ）も有する。各ＣＡＭブロックの出力（ＯＵＴ）は、当該ＣＡＭブロックに関するとともにそれを含むＣＡＭ部分検索の結果を表わしている。（以下では、慣例に従い、「入力」を入力端子の意味でも用い、「出力」を出力端子の意味でも用いる。）（対応するものを「物理的構成要素名〔アーキテクチャ上の構成要素名〕」と表記すると、ＣＡＭアレイ〔ＣＡＭアレイ〕はＣＡＭカスケード〔ＣＡＭエントリ〕から構成され、ＣＡＭカスケード〔ＣＡＭエントリ〕はＣＡＭブロック〔ＣＡＭサブエントリ〕から構成され、ＣＡＭブロック〔ＣＡＭサブエントリ〕はＣＡＭセル〔ビット〕から構成されている。）
【００１９】
各ＣＡＭサブエントリは、基本的に短いＣＡＭエントリであり、対応するように短い一致線セグメントを備え、その容量値は比較的小さい。ＣＡＭアレイ中の各ＣＡＭカスケードのＣＡＭブロック群は、各ＣＡＭブロックの出力が次のＣＡＭブロックの検索有効入力として機能するようカスケード態様で接続されている。
【００２０】
本発明のＣＡＭシステムにおける検索は、ＣＡＭアレイ中の複数のサブエントリ（すなわち、より幅広のＣＡＭエントリ中のＣＡＭセル群のサブセットを含む小さなＣＡＭエントリ）の各々と、外部供給の「被比較部」の対応するビットとをカスケード態様で比較することにより行なう。各ＣＡＭエントリは、複数のＣＡＭサブエントリ、したがって複数の一致線セグメントを備えている。ＣＡＭアレイ中のＣＡＭセル群の各垂直列は、被比較バッファに接続された１対の差動検索線（たとえばＳＬＴとその相補関係にあるＳＬＣ）を備えている。各水平ＣＡＭエントリは、ＣＡＭアレイ中のすべてのメモリ・セルに接続された「ワード線」に接続されている。そして、水平ＣＡＭエントリ中の各メモリ・セルには、ビット線が接続されている。ワード線とビット線により、水平ＣＡＭエントリ中の各メモリ・セルに対してデータを読み書きすることが可能になる。
【００２１】
本発明の回路で使用するスイッチング・トランジスタとしては、ＭＯＳＦＥＴ（金属−酸化物−半導体型電界効果トランジスタ）を用いることができる。ＭＯＳＦＥＴは、ソース電極、ドレイン電極、これらの電極間に形成される導電性チャネル、および、ゲート電極を備えている。ゲート電極は、チャネルを制御して導通（たとえばスイッチＯＮ）させたり不通（たとえばスイッチＯＦＦ）にさせたりする。Ｎ型トランジスタは、通常開（ＮＯ：ノーマリー・オン）スイッチとして機能する。すなわち、Ｎ型トランジスタは、ゲート電極に論理“Ｈ”電位レベルが印加されるまで、不通（すなわちＯＦＦ）である。逆に、Ｐ型トランジスタは、通常閉（ＮＣ：ノーマリー・クローズド）スイッチとして機能する。すなわち、Ｐ型トランジスタは、ゲート電極に電圧を印加しなくとも（すなわちゲート電極が論理“Ｌ”状態で）導通しており、ゲート電極に論理“Ｈ”電位レベルが印加されるまで導通し続ける。本発明の回路中の各インバータは、Ｎ型トランジスタ上にＰ型トランジスタを、互いのドレインを接続するように、積層して構成されている。インバータの入力は、両トランジスタのゲート電極から成る。インバータの反転出力は、共通ドレイン・ノードから成る。これらの事項は、当技術分野で周知である。本発明の回路中の２入力ＡＮＤゲートは、インバータによって出力を反転させた２入力ＮＡＮＤゲートで構築することができる。２入力ＮＡＮＤゲートは、２個のＰ型トランジスタと２個のＮ型トランジスタとを用い既存の方法で構築することができる。３入力ＡＮＤゲートは、２個の２入力ＡＮＤゲート、または、インバータによって出力を反転させた３入力ＮＡＮＤゲート、あるいは、当業者にとって公知の他の任意のトランジスタ構成、によって構築することができる。
【００２２】
本発明の実施形態は、たとえば図１に示す既存の２値ＳＲＡＭ  ＣＡＭセルのような多くの既知のＣＡＭセルの回路形態（たとえば、２値／３値／グローバル・マスキングのＣＡＭセル、ＳＲＡＭ／ＤＲＡＭ  ＣＡＭセル、ＮＦＥＴ／ＰＦＥＴ  ＣＡＭセルなど）をとりうる回路とその動作方法を提供するものである。
【００２３】
図１は、関連技術のＣＡＭセル１０１を示す図である。ＣＡＭセル１０１は、ワード線（ＷＬ）、一致線（ＭＬ）、および検索有効線（ＳＥ）を通じて、複数の他の同一のＣＡＭセル１０１と接続して、関連技術のＣＡＭエントリを形成する。また、ＣＡＭセル１０１は、同じく、ワード線（ＷＬ）、一致線（ＭＬ）、および検索有効線（ＳＥ）を通じて、複数の他の同一のＣＡＭセル１０１と接続して、本発明の実施形態による、ＣＡＭブロック中のＣＡＭサブエントリをも形成する。複数のこのような関連技術のＣＡＭエントリは、複数のビット線（たとえばＢＬＴとＢＬＣ）と検索線（たとえばＳＬＴとＳＬＣ）を通じて、ＣＡＭアレイを形成する。また、複数のこのような本発明のＣＡＭサブエントリも、複数のビット線（たとえばＢＬＴとＢＬＣ）と検索線（たとえばＳＬＴとＳＬＣ）を通じて、ＣＡＭアレイを形成する。図１に示すように、ＣＡＭセル１０１とＲＡＭ（ランダム・アクセス・メモリ）記憶セル１０４との相違点は、ＣＡＭセル１０１がＲＡＭ記憶セル１０４に比較論理回路（たとえばＸＮＯＲパス・ゲート）を付加して内容アドレス機能を実現している点である。ＣＡＭセル１０１のＣＡＭ検索動作は、選択的に有効または無効にすることができる。それには、検索有効線（ＳＥ）に論理“Ｌ”電位レベルまたは論理“Ｈ”電位レベルをそれぞれ印加する。
【００２４】
本発明のＣＡＭサブエントリの一致線パス・ゲートは、（たとえばＸＮＯＲ機能部中に設けられた）複数の並列パス・トランジスタから成る分散パス・ゲートである。これらの並列パス・トランジスタを制御するのは、検索線（たとえば「真」用のＳＬＴとその相補状態用のＳＬＣ）上に印加される被比較ビット（すなわち印加される真状態〔True〕とその相補状態〔Complemented〕）と、複数のＣＡＭセル１０１の各々のデータ記憶セル（たとえば１０４）の論理状態とである。ここで、
（ａ）現在印加されている被比較データと全面的に一致するデータを格納しているＣＡＭエントリ、ＣＡＭサブエントリを、「『一致』エントリ」、「『一致』サブエントリ」と表記する。そして、
（ｂ）現在印加されている被比較データと一致しないデータを格納しているＣＡＭエントリ、ＣＡＭサブエントリを、「『ミス』エントリ」、「『ミス』サブエントリ」と表記する。
そうすると、「一致」サブエントリでは、その一致線パス・ゲートはＯＦＦ状態を維持する（すなわち不通のままである）。したがって、
（１）「一致」サブエントリのプリチャージした一致線セグメントの電位は、検索有効線（ＳＥ）の電位を下げて論理“Ｌ”電位レベルにしても、論理“Ｈ”電位レベルのままである。逆に、
（２）「ミス」サブエントリのプリチャージした一致線セグメントの電位は、検索有効線（ＳＥ）の電位を下げて論理“Ｌ”電位レベルにすると、論理“Ｌ”電位レベルまで低下する。
【００２５】
図２は、上位ＣＡＭブロック２１０を１つだけ示す回路図である。上位ＣＡＭブロック２１０には、たとえば、図４、図５、図６、図７、図８、および図９に示す下位ＣＡＭブロック２０１ａ、２０１ｂ、２０１ｃ、２０１ｄ、および２０１ｅのうちの１つを用いることができる。図２に示すように、上位ＣＡＭブロック２１０は、ＣＡＭサブエントリ１１０を備えている。ＣＡＭサブエントリ１１０は、一致線（ＭＬ）セグメントと検索有効線（ＳＥ）セグメントを通じて本発明の上位ゲート回路２１０に接続されている。ＣＡＭブロック２０１を初期化するには、入力線（ＩＮ）を論理“Ｌ”電位レベルに保持する。ＣＡＭブロック２０１を初期化すると、ＣＡＭブロック２０１の出力（ＯＵＴ）は、論理“Ｌ”電位レベルになる。一致線プリチャージ・トランジスタ（たとえばＴPCH ）を入力線（ＩＮ）で直接に制御する実施形態では、入力線（ＩＮ）上の論理“Ｌ”レベルの初期化電圧は、一致線（ＭＬ）セグメントがプリチャージ・トランジスタ（たとえばＴPCH ）を通じて論理“Ｈ”電位レベルまでプリチャージされるのに十分な時間継続させる必要がある。
【００２６】
入力線（ＩＮ）上の論理“Ｌ”レベルの初期化電圧は、検索有効線（ＳＥ）セグメントをも論理“Ｈ”電位レベルにプルアップする（なぜなら、ＩＮ信号はインバータＩSEで反転されてＳＥ線に印加される）。これにより、一致線（ＭＬ）セグメントが放電するのを防止することができるので、ＣＡＭサブエントリ１１０が、（格納されているデータと検索線の状態とに関係なく）ＣＡＭ検索動作を行なうのを防止することができる。ＣＡＭ検索機能は、検索有効線（ＳＥ）セグメントの電位を下げて論理“Ｌ”電位レベルにするまで、無効にされる（これにより、一致線〔ＭＬ〕セグメントの放電を防止する）。検索有効線（ＳＥ）セグメントの電位を下げて論理“Ｌ”電位レベルにするには、たとえば、入力線（ＩＮ）の電位を上げて論理“Ｈ”電位レベルにする。また、ＣＡＭブロック２０１の入力線（ＩＮ）を組み合わせ論理ゲート２１１の出力有効（ＯＥ）入力ノード／線に接続するゲート回路２１０を用いる実施形態では、入力線（ＩＮ）上の論理“Ｌ”レベルの初期化電圧は、組み合わせ論理ゲート２１１の通常の動作によって、ＣＡＭブロック２０１の２値出力（ＯＵＴ）をも論理“Ｌ”電位レベルに保持する。組み合わせ論理ゲート２１１としては、たとえば、図２、図４、図５、図６、図７、および図９に示すＡＮＤゲートを用いることができる。ゲート回路２１０については、たとえば、図４、図５、図６、図７、および図９のゲート回路を参照されたい。上述したように、最初のＣＡＭブロック（たとえば図３の２０１−１）の入力線（ＩＮ）上の論理“Ｌ”レベルの初期化電圧は、最初のＣＡＭブロック（たとえば図３の２０１−１）の出力線（ＯＵＴ）の電位を論理“Ｌ”レベルにする。これにより、次の（たとえば２番目の）ＣＡＭブロック（たとえば図３の２０１−２）の入力線（ＩＮ）に論理“Ｌ”電位レベルの初期化電位が印加されることになる。上述の過程は、各々次のＣＡＭブロック（たとえば図３の２０１−３、・・・、２０１−ｊ）に対してカスケード状に繰り返される。その結果、ＣＡＭカスケード中のすべてのＣＡＭブロック（たとえば図３の２０１−１〜２０１−ｊ）が初期化される。
【００２７】
図２に示す上位ＣＡＭブロック２０１の機能と動作、および、本発明の様々な下位ＣＡＭブロック２０１の動作は、図３に示す上位ＣＡＭカスケード２２０を形成するｊ（ｊは整数）個の直列接続されたＣＡＭブロック（たとえば、２０１−１、２０１−２、２０１−３、・・・、２０１−ｊ）の文脈で考えると理解しやすくなる。各ＣＡＭブロック２０１（たとえば、２０１−１、２０１−２、２０１−３、・・・、２０１−ｊ）は、ＣＡＭサブエントリ１１０中にＷ個のＣＡＭセルのサブセットを備えている。具体的には、所定のＣＡＭブロック２０１は、ＣＡＭサブエントリ１１０中にＸi （Ｘi は整数）個のＣＡＭセル１０２を備えている。Ｘi 個のＣＡＭセル１０２は、たとえば、ＣＡＭセル１０２−１、１０２−２、１０２−３、・・・、１０２−Ｘi である。ただし、Ｘi は、ＣＡＭカスケード２２０中のｊ個のＣＡＭサブエントリ中のｉ番目のＣＡＭサブエントリ（１１０−ｉ）中のＣＡＭセルの個数である。ただし、ｉは、１≦ｉ≦ｊを満たす整数である。ＣＡＭカスケード２２０は、全体で、二重に分割されたＣＡＭエントリのＷ個のＣＡＭセルをすべて備えている。
【００２８】
本発明の一部の実施形態では、（Ｗビットを有する格納データに対応する）合計Ｗ個のＣＡＭセル１０２を備えたＣＡＭエントリの場合、ｊ個のカスケード接続されたＣＡＭブロック中の各ＣＡＭブロックは、等しい数（すなわちＸ＝Ｗ／ｊ）のＣＡＭセル１０２を備えている。あるいは、別の一部の実施形態では、あるＣＡＭブロック（たとえば最初および／または最後のＣＡＭブロック）が、１つのＣＡＭブロック当りのＣＡＭセルの平均個数（すなわちＷ／ｊ）よりも多い（または少ない）個数のＣＡＭセル１０２を備えている。本発明のＣＡＭブロック中の各ＣＡＭセル１０２には、図１に示した１０１のような２値ＣＡＭセル、または、３値ＣＡＭセル、あるいは、一致線（ＭＬ）と検索有効線（ＳＥ）との間にパス・ゲートを配置するように適合した公知の他の型のＣＡＭセル（たとえば、２値／３値／グローバル・マスキングＣＡＭセル、ＳＲＡＭ／ＤＲＡＭ  ＣＡＭセル、ＮＦＥＴ／ＰＦＥＴ  ＣＡＭセル、など）を用いることができる。
【００２９】
各ＣＡＭブロック２１０は、２値論理入力（ＩＮ）ノード／線と２値論理出力（ＯＵＴ）ノード／線を備えている。各ＣＡＭブロック２１０（たとえば、２０１−１、２０１−２、２０１−３、・・・、２０１−（ｊ−１））の出力（ＯＵＴ）ノード／線は、同じＣＡＭカスケード２２０中の次のＣＡＭブロック（たとえば、それぞれ２０１−２、２０１−３、・・・、２０１−ｊ）の入力（ＩＮ）ノード／線に配線接続されている。ＣＡＭカスケード２２０の最初のＣＡＭブロック（２０１−１）の入力（ＩＮ−１）ノード／線は、ＣＡＭカスケード２２０全体の主クロック入力ノード／線である。また、ＣＡＭアレイに備えられた複数のＣＡＭカスケード２２０の各々の最初のＣＡＭブロック（２０１−１）の入力（ＩＮ−１）ノード／線は、（図３および図８に示すように）共通の主クロック線に配線接続されている。したがって、ＣＡＭアレイ中のすべてのＣＡＭカスケードを同期して初期化しかつ駆動することができる。
【００３０】
ＣＡＭカスケード２２０の最後のＣＡＭブロック（２０１−ｊ）の出力（ＯＵＴ−ｊ）ノード／線は、ＣＡＭカスケード２２０全体の論理的「ヒット」出力ノード／線である。ＣＡＭカスケード２２０の「ヒット」出力ノード／線をＣＡＭカスケード２２０全体中のすべてのＣＡＭセル（すなわちＣＡＭエントリ全体）に直接に配線接続する場合、ＣＡＭカスケード２２０の「ヒット」出力ノード／線信号は、適当な時機にサンプリングすると、関連技術のＣＡＭエントリの設計の場合のように、一致線が１本の場合の一致線上の信号と論理的に等価である。
【００３１】
各ＣＡＭブロック２０１の入力（ＩＮ）は、ＣＡＭサブエントリ１１０の検索有効線（ＳＥ）セグメントの電位レベルを、（たとえば図２、図４、図５、図６、および図７に示すインバータＩSEを通じて、または、図９に示すインバータとして動作するＮＡＮＤゲートを通じて）制御する。ＣＡＭブロック２０１の検索有効線（ＳＥ）セグメントを論理“Ｈ”電位レベルに保持すると（すなわち、ＣＡＭブロック２０１の入力〔ＩＮ〕を論理“Ｌ”電位レベルに保持すると）、ＣＡＭサブエントリ１１０の一致線（ＭＬ）セグメントは、一致線パス・ゲートを通じて（すなわち各ＣＡＭセル１０２中のＸＮＯＲ機能部の枝部を通じて）、接地（すなわち論理“Ｌ”電位レベル）に放電することはできない。このことは、当該ＣＡＭサブエントリ１１０に格納されているワードが被比較部の対応するビットと不一致であっても成り立つ。ＣＡＭブロック２０１の入力（ＩＮ）が論理“Ｌ”電位レベルになると、ＣＡＭブロック２０１中のＣＡＭサブエントリ１１０の一致線（ＭＬ）セグメントは、プリチャージ・トランジスタを通じて“Ｈ”にプリチャージされたのち論理“Ｈ”電位レベルに保持される。上記プリチャージ・トランジスタとしては、たとえば、図２、図４、図５、図６、図７、および図９に示すＰ型トランジスタＴPCH 、または、図１０に示すＮ型トランジスタＴPCH が挙げられる。（図示しない別の実施形態では、各一致線プリチャージ・トランジスタＴPCH は、外部線によって制御する。この外部線は、プリチャージ・トランジスタＴPCH のゲート電極に直接に接続するか、同じプリチャージ・トランジスタＴPCH または第２のプリチャージ・トランジスタのゲート電極に間接的に接続する。）逆に、ＣＡＭブロック２０１の入力（ＩＮ）を論理“Ｈ”電位レベルに保持すると、（そして、検索有効線〔ＳＥ〕セグメントを論理“Ｌ”電位レベルに保持すると）、ＣＡＭサブエントリ１１０の比較機能が有効になり、ＣＡＭサブエントリ１１０の一致線（ＭＬ）セグメントの電位は、ＣＡＭサブエントリ１１０に格納さているデータ・ビットが被比較部の対応するビットと不一致か一致するかに応じて、接地（すなわち検索有効線〔ＳＥ〕セグメントの電位レベル）に向けて降下するか、論理“Ｈ”電位レベルを維持するかする。
【００３２】
図２の上位ゲート回路２１０に示すように、上位ＣＡＭブロック２０１の２値出力（ＯＵＴ）は、一致線（ＭＬ）セグメントの電位と出力有効（ＯＥ）ノード／線の電位との論理的ＡＮＤをとったものである。（上記上位ＣＡＭブロック２０１には、図４、図５、図６、図７、および図９の２１０ａ、２０１ｂ、２０１ｃ、２０１ｄ、および２０１ｅを含む複数の下位ＣＡＭブロック２０１が含まれる。）したがって、上位ゲート回路２１０中の出力有効（ＯＥ）ノード／線の電位を論理“Ｈ”電位レベルにすると、上位ＣＡＭブロック２０１の出力（ＯＵＴ）は、当該上位ＣＡＭブロック２０１中のＣＡＭサブエントリ１１０の一致線（ＭＬ）セグメントの論理値と同じになる。
【００３３】
それゆえ、検索有効線（ＳＥ）セグメントを“Ｌ”に下げたのち、適当な時間（すなわち一致線遅延時間ＴMD）が経過してから出力を有効にすると（すなわちＯＥ線の電位を“Ｈ”にすると）、ＣＡＭブロック２０１の出力（ＯＵＴ）は、ＣＡＭサブエントリ１１０の一致線パス・ゲートの「真」論理状態と等しくなる。（この一致線パス・ゲートの「真」論理状態は、一致線〔ＭＬ〕セグメントの電位として検出される。）すなわち、「一致」サブエントリの場合には“Ｈ”であり、「ミス」（すなわち不一致）サブエントリの場合には“Ｌ”である。上記適当な一致線遅延時間ＴMDは、不一致のデータ・ワードを格納しているサブエントリの一致線（ＭＬ）セグメントが、ＣＡＭ検索比較の間に、そのプリチャージした論理“Ｈ”電位レベルから信頼性よく検出可能な論理“Ｌ”電位レベルまで降下するのに要する最大時間以上である。後述するように、この最大降下時間を規定するのは、不一致のビットをたった１つ含むサブエントリの一致線（ＭＬ）セグメントの降下時間である。この最大降下時間は、サブエントリ１１０の一致線（ＭＬ）セグメントの一致線容量値（ＣML）とサブエントリ１１０の一致線パス・ゲート中の１つの導通トランジスタ・スタックの抵抗値（Ｒ）とから算出することができる。あるいは、当技術分野で周知のように、ソフトウェア・シミュレーションを実行する間に決めることもできる。
【００３４】
下で詳述するように、本発明の別の様々な実施形態では、一致線ゲート回路２１０中の出力有効（ＯＥ）線／ノードは、様々な方法で時間制御することができる。たとえば、図４に示す第１の実施形態２０１ａのように、出力有効（ＯＥ）線／ノードは、入力線（ＩＮ）に直接に配線接続することができる。また、第２の実施形態として、出力有効（ＯＥ）線／ノードは、遅延要素を通じて入力線（ＩＮ）によって駆動してもよい。この遅延要素は、一連の長チャネル・インバータ群として実装することができる。この遅延要素は、（図５と図１０のゲート回路２１０ｂと２１０ｆに示すように）入力線（ＩＮ）が直接に駆動してもよいし、（図６のゲート回路２１０ｃに示すように）検索有効インバータＩSEが直接に駆動してもよい。あるいは、第３の実施形態として、ＣＡＭアレイのＮ個のＣＡＭカスケード２２０の各々の中に設ける各ゲート回路２１０（たとえば図８に示す２１０ｄ−１、２１０ｄ−２、２１０ｄ−３、・・・、２１０ｄ−ｊ）の出力有効（ＯＥ）線／ノードは、図８に示すように、外部クロック信号（ＣＫ）線（たとえば、ＣＫ−１、ＣＫ−２、ＣＫ−３、・・・、ＣＫ−ｊ）に配線接続してもよい。様々な他の内部クロックや外部クロックを有する別の実施形態、あるいは、様々な他の出力有効（ＯＥ）制御方式を備えた別の実施形態は、本発明の範囲に属す。
【００３５】
本発明のＣＡＭブロック２０１の多くの実施形態は、幅広のＣＡＭアレイにおけるＣＡＭ検索のエネルギー消費を低減できる機能をサポートしている。この種のＣＡＭブロック２０１の実施形態としては、たとえば、図５、図６、図７、図９、および図１０に示すゲート回路２１０ｂ、２１０ｃ、２１０ｄ、２１０ｅ、および２１０ｆをそれぞれ含むＣＡＭブロック２０１ｂ、２０１ｃ、２０１ｄ、２０１ｅ、および２０１ｆがある。この省エネルギー（以下、省電力ともいう）を達成するには、各ＣＡＭカスケード２２０の第１のＣＡＭブロック（２０１−１）（図３参照）内のＣＡＭ検索と、被比較部と比較して「一致」データを含むサブエントリ（たとえば、１１０−１、１１０−２、・・・）を有する先行ＣＡＭブロック（たとえば、２０１−１、２０１−２、・・・）の出力（たとえば、ＯＵＴ−１、ＯＵＴ−２、・・・）に接続された入力（たとえば、ＩＮ−２、ＩＮ−３、・・・、ＩＮ−ｊ）を有する後行するＣＡＭブロック（たとえば、２０１−２、２０１−２、・・・、２０１−ｊ）内だけのＣＡＭ検索とを可能にすることにより行なう。したがって、最初のＣＡＭブロック２０１のサブエントリ１１０が不一致データを含む場合、２番目のＣＡＭブロックは評価しない。一般に、ｎ番目以降のＣＡＭブロック２０１のサブエントリ１１０が不一致データを含む場合、（ｎ＋１）番目以降のＣＡＭブロックは評価しない（ただし、ｎは〔ｎ＜ｊ〕を満たす自然数）。それゆえ、（ｎ＋１）番目以降のＣＡＭブロックの一致線（ＭＬ）セグメントは、“Ｌ”電位レベルまで放電されない。この結果、省電力が実現する。これが、ＣＡＭカスケード２２０中の各ＣＡＭブロック２０１のＡＮＤした出力（ＯＵＴ）によって同じＣＡＭカスケード２２０中の各々次のＣＡＭブロック２０１内のＣＡＭ検索動作を有効にしたり無効にしたりする機能の手順である。また、ＣＡＭブロック２０１が備える一致線（ＭＬ）セグメントが（ＣＡＭブロック２０１のサブエントリ１１０に格納されているデータの不一致の場合のように）論理“Ｌ”電位レベルまで降下するのに十分な時間（たとえばＴMD）が経過したのちにだけ、ＣＡＭブロック２０１の出力有効（ＯＥ）ノード／線を駆動する（すなわち論理“Ｈ”電位レベルに引き上げる）実施形態では、当該ＣＡＭブロック２０１の２値出力（ＯＵＴ）は、その時点で、ＣＡＭサブエントリ１１０の一致線パス・ゲートの論理状態を表わす（すなわち、「一致」サブエントリの場合には“Ｈ”〔不通〕であり、「ミス」サブエントリの場合には“Ｌ”〔導通〕である）。したがって、所定のＣＡＭカスケード２２０中の後続するＣＡＭブロック２０１が有効になる（すなわち、その入力線〔ＩＮ〕で検索有効の論理“Ｈ”電位レベルをセンス〔検知〕する）のは、当該ＣＡＭカスケード２２０中の先行するすべてのＣＡＭブロック２０１が「一致」サブエントリを含んでいるときにだけである。それゆえ、一致線（ＭＬ）セグメントを放電する可能性のあるＣＡＭ検索比較が有効になるＣＡＭブロックは、先行するＣＡＭブロックのサブエントリで実行したＣＡＭ比較の結果に基づいて「一致」エントリを含む可能性のあるＣＡＭカスケード２２０中のＣＡＭブロックだけであ���。以上のように、（ＣＡＭカスケード２２０中の最初のＣＡＭブロックまたは先行する任意のＣＡＭブロックの内容に基づいて）不一致のデータ・ワードを含んでいることが判明した、ＣＡＭカスケード２２０中のサブエントリの一致線（ＭＬ）セグメントの一致線キャパシタ（ＣML）の放電を防止する（すなわち有効にしない）ことにより、顕著な省エネルギーを達成することができる。
【００３６】
顕著な一致線省エネルギーとともに、より速い検索速度をも実現することができる。それには、ＣＡＭアレイ中の各ＣＡＭカスケード２２０の少なくとも最初のブロック（図３の２０１−１参照）を省電力型のＣＡＭブロックで構成する。この省電力型のＣＡＭブロックとしては、たとえば、図５、図６、図７、図９、および図１０に示すゲート回路２１０ｂ、２１０ｃ、２１０ｄ、２１０ｅ、および２１０ｆのうちの１つを含むＣＡＭブロックが挙げられる。省電力型のＣＡＭブロックは、各ＣＡＭカスケード２２０の最初のＣＡＭブロック（２０１−１）と２番目のＣＡＭブロック（２０１−２）に用いることができるし、あるいは、もっと多くのＣＡＭブロックに用いてもよい。この場合、上記各ＣＡＭカスケード２２０は、当該ＣＡＭカスケード２２０の残りのＣＡＭブロック（たとえば、２０１−２、・・・、２０１−ｊ）用により速いＣＡＭブロック（たとえば、図４に示すゲート回路２１０ａを含むＣＡＭブロック）を複数個用いる。この混合構成では、ＣＡＭアレイ中のすべての最初のＣＡＭブロック（２０１−１）で（すなわち、ＣＡＭアレイ中のすべてのＣＡＭカスケード２２０のすべての最初のＣＡＭブロックのサブエントリで）ＣＡＭ検索比較を同時に実行することができる。このＣＡＭ検索比較の同時実行は、ＣＡＭアレイ中のすべての最初のＣＡＭブロック（２０１−１）の入力（ＩＮ）線で主クロック信号が“Ｈ”になったときに行なう。しかし、不一致のサブエントリを含む最初のＣＡＭブロック（２０１−１）を有するＣＡＭカスケード２２０の後続するＣＡＭブロック（たとえば、２０１−２、２０１−３、・・・、２０１−ｊ）においては、ＣＡＭ検索比較を実行しない。換言すると、ＣＡＭアレイのすべての最初のＣＡＭブロック（２０１−１）のサブエントリでＣＡＭ検索比較を実行したあとにＣＡＭ検索比較を実行できるのは、印加された被比較部と比較して「一致」サブエントリを含む最初のＣＡＭブロック（２０１−１）を有するＣＡＭカスケード２２０においてだけである。最初のＣＡＭブロック（２０１−１）（すなわち省電力型ブロック）のサブエントリ（１１０−１）に含める、ＣＡＭカスケード２２０のエントリのデータ・ワードのビット数は、当該ＣＡＭカスケード２２０の後続するＣＡＭブロックの各々に存在するビット数よりも多くしてもよいし少なくしてもよい。概略次のことが言える。最初のサブエントリ（１１０−１）に含めるビット数を多くするほど、ＣＡＭアレイの後続する一致線（ＭＬ）セグメントのキャパシタが蓄えているエネルギーをＣＡＭアレイの動作中により多く節約することができる。逆に、最初のサブエントリ（１１０−１）に含めるビット数を少なくするほど、最初の（省電力型）ＣＡＭブロック（２０１−１）はより速く動作することができる。また、（図５、図６、および図１０に示すゲート回路２１０ｂ、２１０ｃ、および２１０ｆ中の）遅延要素の遅延時間、または、（図７および図９に示すゲート回路２１０ｄおよび２１０ｅ中の）外部クロック信号（ＣＫ−１）のタイミングは、最初のＣＡＭブロック（２０１−１）の出力有効（ＯＥ）線を制御するものであるが、これらを微調整して性能速度を最適化することができる。（検索有効線〔ＳＥ〕セグメントを駆動する）入力線（ＩＮ）の電位上昇と、（一致線電位をサンプリングしてその論理値をＣＡＭブロックの出力〔ＯＵＴ〕に印加する）出力有効（ＯＥ）線の電位上昇との間の時間間隔を調整する（たとえば最小化する）ことにより、最初のサブエントリ（１１０−１）の一致線電位（すなわち最初のサブエントリ〔１１０−１〕の一致線〔ＭＬ〕セグメントの電位）が最初のＣＡＭブロック（２０１−１）内のＣＡＭ比較の論理結果を信頼性よく示すようになったら直ちに、各ＣＡＭカスケード２２０において最初のＣＡＭブロック（２０１−１）の出力（ＯＵＴ）が当該最初のＣＡＭブロック（２０１−１）のＣＡＭ比較の論理結果をアサートするようにすることができる。出力有効（ＯＥ）線／ノードの電位を上昇させるこの適切な時間は、最初のＣＡＭブロック（２０１−１）のサブエントリ（１１０−１）中で不一致のビットが１つだけの場合に、最初のＣＡＭブロック（２０１−１）のサブエントリ（１１０−１）の一致線（ＭＬ）が論理“Ｌ”電位レベルまで放電するのに十分な時間が経過した直後である。
【００３７】
ＣＡＭアレイ中の各ＣＡＭカスケード２２０の最初のＣＡＭブロック（２０１−１）のＣＡＭサブエントリ１１０（図３参照）で不一致が発生する確率は、１−（１／２）P である。ただし、Ｐは、最初の（省電力型の）ＣＡＭブロック（２０１−１）に格納されているデータ・ワードのビット数である（すなわち、Ｐ＝Ｘi 、ただしｉ＝１）。（この確率では、最初のＣＡＭブロック〔２０１−１〕のサブエントリ１１０に格納されている各データ・ビットは他の格納ビットと互いに無関係であり、また、このようなビットはランダムである、と仮定している。この確率は、高めることができる。それには、格納データ・ワードの中から統計的に最も一致しない〔または最も一致しないと予測される〕ビットを最初のＣＡＭサブエントリ〔１１０−１〕に割り当てることである。）たとえば、Ｐ＝４の場合、ＣＡＭアレイ中の最初のＣＡＭサブエントリ内で不一致が発生する確率は、１５／１６である。（Ｐ＝４の場合とは、各ＣＡＭカスケード２２０中の最初のＣＡＭブロック〔２０１−１〕のＣＡＭサブエントリに、ＣＡＭエントリ／カスケード２２０全体に存在するＷ個のデータ・ビットのうちの４個のデータ・ビットが含まれている場合である。）この場合、ＣＡＭアレイ中の１６個のＣＡＭカスケードのうち１５個（すなわち１６個のＣＡＭエントリのうち１５個）は、直ちに不一致になり、一致するのは１６個のうち１個だけである。不一致になる最初のＣＡＭブロック（２０１−１）を有する、１６個のＣＡＭカスケード２２０のうちの１５個のＣＡＭカスケード２２０では、残りのＣＡＭブロック（たとえば、２０１−２、２０１−３、・・・、２０１−ｊ）は、有効にならない。なぜなら、後続する各ＣＡＭブロック（たとえば、２０１−２、２０１−３、・・・、２０１−ｊ）の入力線（ＩＮ）が始めの“Ｌ”電位レベルのままだからである。したがって、１６個のＣＡＭカスケード２２０のうち、このような１５個のＣＡＭカスケード２２０内の後続する（２番目以降のＣＡＭブロックの）一致線（ＭＬ）は、プリチャージした“Ｈ”電位から放電することはない。
【００３８】
このように設計したＣＡＭアレイの省エネルギー能力は、次に示すＣＡＭアレイの実例を用いて説明することができる。すなわち、１０４８５７６（すなわち２20）個のＣＡＭエントリを備えたＣＡＭアレイを考える。（すなわち、Ｎ＝１０４８５７６であり、このＣＡＭアレイは１０４８５７６個のＣＡＭカスケード２２０を備えている）。各ＣＡＭエントリは、１０２４個のデータ・ビットを格納している（すなわち、Ｗ＝１０２４である）。各ＣＡＭエントリは、６４個のサブエントリに再分割されている（すなわち、ｊ＝６４である）。（最初のサブエントリを含む）各サブエントリは、等しい数（Ｐ＝Ｘ＝１６）のビットを格納している。以上のＣＡＭアレイにおいて、最初のＣＡＭブロック（すなわち省電力型ＣＡＭブロック）（２０１−１）内で不一致が生じる確率は、１−（１／６５５３６）である（ただし、２16＝６５５３６）。最初のＣＡＭブロック（２０１−１）内で不一致が生じるこの確率は９９．９９パーセント超であるから、１０４８５７６エントリのうちの１０４８５６０エントリ（が不一致であること）を表わしている〔すなわち、１０４８５７６×（１−（１／６５５３６））＝１０４８５６０〕。したがって、１０４８５７６個のＣＡＭカスケード２２０のうちの１０４８５６０個のＣＡＭカスケード２２０では、最初の（１６ビットの）ＣＡＭサブエントリ（１１０−１）だけで（すなわち最初のＣＡＭブロック〔２０１−１〕内だけで）ＣＡＭ比較を実行する。したがって、１０４８５６０個の不一致のＣＡＭカスケード２２０の後続するＣＡＭブロック（たとえば、２０１−２、２０１−３、・・・、２０１−６４）内で行なうＣＡＭ検索の間に放電する一致線（ＭＬ）セグメントは存在しない。したがって、本発明の実施形態に従って構築するとともに動作する１Ｍ長×１０２４ビット幅のＣＡＭアレイが実行するＣＡＭ検索で消費する一致線キャパシタ（ＣML）の放電エネルギーは、関連技術の１Ｍ長×１６ビット幅のＣＡＭアレイと同程度である（すなわち、本発明のエネルギー効率は、関連技術の６４（＝１０２４÷１６）倍である）。ＣＡＭエントリの幅か広くなるのにつれ、および／または、各ＣＡＭカスケードの最初のＣＡＭサブエントリ（１１０−１）の幅が広くなるのにつれて、電力効率は、ＣＡＭアレイの幅に比例して増大する。
【００３９】
本発明のこのようなＣＡＭアレイの電力消費は、（最初のＣＡＭブロック〔２０１−１〕に加え）各ＣＡＭカスケード２２０の２番目のＣＡＭブロック（２０１−２）、３番目のＣＡＭブロック（２０１−３）、・・・として省電力型のＣＡＭブロックを用いることにより、さらに低減させることができる。省電力型のＣＡＭブロックとしては、たとえば、図５、図６、図７、図９、および図１０に示すゲート回路２１０ｂ、２１０ｃ、２１０ｄ、２１０ｅ、および２１０ｆのうちの１つを含むＣＡＭブロックが挙げられる。
【００４０】
本発明のＣＡＭアレイで省電力を実現できるのは、本発明のＣＡＭブロック・アーキテクチャ（上位ＣＡＭブロック２０１参照）から成るＣＡＭカスケード２２０の動作が、ＣＡＭサブエントリ（たとえば、１１０−１、１１０−２、１１０−３、・・・、１１０−ｊ）に接続された検索線（たとえば各ＣＡＭセル１０２中のＳＬＴとＳＬＣ）が各ＣＡＭ検索比較の最後に特定の論理電位レベルに戻ることを必要としないからである。各ＣＡＭ検索サイクルの間、（そして、検索有効線〔ＳＥ〕セグメントが“Ｌ”に低下する前に）、検索線（たとえばＳＬＴとＳＬＣ）を固定したのち、評価中のすべてのＣＡＭサブエントリ１１０中の各ＣＡＭセル１０２の検索線のうちの少なくとも１つを論理“Ｈ”電位レベルに固定する。ＣＡＭ検索比較に従うＣＡＭサブエントリ１１０のすべての検索線の状態と無関係に、検索有効線（ＳＥ）セグメントを論理“Ｈ”電位レベルに保持したまま、当該ＣＡＭサブエントリ１１０の一致線（ＭＬ）を初期化することができる。そして、このような初期化の後では、論理“Ｈ”電位レベルにプリチャージした一致線（ＭＬ）セグメントは、検索有効線（ＳＥ）セグメントが論理“Ｌ”電位レベルに低下するまで放電しない。したがって、本発明の実施形態では、検索線（たとえばＳＬＴとＳＬＣ）は、ＣＡＭ検索サイクルの終わりでそのままにしておいてかまわない。それゆえ、特定の検索線が変化するのは、検索すべき次の被比較部が当該検索線の変化を伴う場合だけである。したがって、後続するＣＡＭ検索サイクルでは、被比較部の所定のビットが（先行するＣＡＭ検索サイクルの被比較部の当該ビットと比べて）変化しない場合には、当該特定のビットに対応する検索線は変化しない。それゆえ、当該検索線は、先行状態を維持し続ける。ＣＡＭ比較を行なわず一致線（ＭＬ）セグメントの放電がない場合には、検索線（たとえばＳＬＴとＳＬＣ）を、他の目的にも（たとえば、ＣＡＭセル１０１の記憶セル１０４に対する読み書き用のビット線ＢＬＣおよびＢＬＴとしても）使用することができる。
【００４１】
図４は、高速なＣＡＭブロック２１０ａの回路図である。ＣＡＭブロック２１０ａが備えている一致線ゲート回路２１０ａは、ＣＡＭ検索が有効になると直ちに、ＣＡＭブロック２１０ａの入力（ＩＮ）線の電位を論理“Ｈ”電位に引き上げることにより、ＣＡＭブロック２１０ａの出力（ＯＵＴ）を有効にしている。ＣＡＭブロック２１０ａは、図３に示すＣＡＭカスケード２２０の最初のＣＡＭブロック（２０１−１）、２番目のＣＡＭブロック（２０１−２）、または、後続するＣＡＭブロック（たとえば、２０１−３、・・・、２０１−ｊ）として使用することができる。本発明の実施形態に従って構築したＣＡＭカスケード（図３参照）は、最大ＣＡＭ検索速度（すなわち頻度）に対して最適化することができる。それには、図４のゲート回路２１０ａを、ＣＡＭアレイ中のすべてのＣＡＭカスケード２２０（図３参照）のすべてのＣＡＭブロックで使用する（すなわち、２０１ａ−１、２０１ａ−２、２０１ａ−３、・・・、２０１ａ−ｊ）。このような高速なＣＡＭカスケード中のすべてのＣＡＭブロック２０１ａは、最初のＣＡＭブロック（２０１ａ−１）の入力（ＩＮ）ノード／線の電位を論理“Ｈ”電位レベルに引き上げた直後に、有効になる（すなわち、検索有効線〔ＳＥ〕の電位が論理“Ｌ”電位レベルまで降下する）。この理由は、最初のＣＡＭブロックの入力（ＩＮ）線に印加される論理“Ｈ”電位レベルは、最初のＣＡＭブロックを通じて次のＣＡＭブロックの入力（ＩＮ）ノード／線へ、という具合に、最後のＣＡＭブロックの入力（ＩＮ）ノード／線まですぐに（すなわち比較的短い伝搬時間ＴPD以内に）伝搬するからである。したがって、このように高速な各ＣＡＭカスケード２２０の「ヒット」出力（すなわち最後のＣＡＭブロック〔２０１ａ−ｊ〕の出力〔ＯＵＴ〕線／ノード）は、最初のＣＡＭブロック（２０１ａ−１）の一致線（ＭＬ）セグメントが不一致の場合に“Ｌ”電位レベルに降下するのに十分な時間（たとえばＴMD）が経過したのち短時間で、ＣＡＭエントリ全体で実行したＣＡＭ検索比較の論理結果を信頼性よくアサートすることができる。この比較的短い時間は、次の（ｊ−１）個のＣＡＭブロック２０１ａの各々を通過する伝搬時間ＴPDの合計〔すなわち（ｊ−１）＊（ＴPD）〕に、１つのＣＡＭブロック２０１ａ中の一致線（ＭＬ）セグメントが、不一致の場合に“Ｌ”電位レベルに降下するのに十分な時間ＴMDを加えた時間にほぼ等しい。（Ｗビット格納している）幅広のＣＡＭカスケードでは、この時間〔ＴMD＋（ｊ−１）＊（ＴPD）〕は、関連技術に従って構築した同じ幅（Ｗ）のＣＡＭエントリのたった１本の一致線の電位が不一致の場合に“Ｌ”電位レベルに降下するのに要する時間よりもはるかに短い（すなわち、本発明の方がはるかに速い）。このことは、関連技術に有利な、不一致のビットが１つしかない「ミス」エントリの場合のＣＡＭ検索にも当てはまる。（関連技術の、一致線がたった１本のＣＡＭエントリと比べて）、本発明のＣＡＭカスケード２２０で達成できるＣＡＭ検索の削減時間は、検索すべきＣＡＭエントリに格納されるデータ・ワードの幅Ｗが増大するのにつれて、大きくなる傾向がある。
【００４２】
表１は、同じ供給電圧で動作する同じＣＡＭセル（図１参照）で構築した２つのＣＡＭ回路のコンピュータ・シミュレーションから抽出した実験結果である。表１には、データと、次に示す２つの実験対象の間のＣＡＭ検索時間の比較結果とが示されている。
（＃１）関連技術に従って構築した、Ｗ個の２値ビットを格納するとともに一致線が１本だけのＣＡＭカスケード。
（＃２）本発明の実施形態に従って構築した、Ｗ個の２値ビットを格納するとともに高速のＣＡＭカスケード。
【００４３】
【表１】
0003851224.tif 000002
【００４４】
表１に示す結果から、次に示す事項が言える。
（ａ）本発明の実施形態に従って構築したＣＡＭアレイで実行できるＣＡＭ検索の頻度は、同じ幅の関連技術の、一致線が１本だけのＣＡＭアレイよりも大きい。
（ｂ）このＣＡＭ検索頻度における本発明の比較優位性は、上記２つのＣＡＭアレイに格納されるデータ・ワードの幅Ｗが大きくなるほど、増大する。
【００４５】
ＣＡＭブロック２０１ａの一致線ゲート回路２１０ａは、初期化時に（すなわちブロック入力〔ＩＮ〕が“Ｌ”電位レベルに保持されているときに）ＣＡＭブロック２０１ａ内の一致線（ＭＬ）セグメントを“Ｈ”電位レベルにプリチャージするＰ−ＦＥＴトランジスタ（ＴPCH ）を備えている。一致線ゲート回路２１０ａは、ＣＡＭブロック２０１ａの入力（ＩＮ）線と検索有効線（ＳＥ）セグメントとの間に検索有効インバータ（ＩSE）を備えており、これにより検索有効線（ＳＥ）セグメントに正しい極性の電圧を供給している。したがって、論理ＡＮＤゲートの出力有効（ＯＥ）ノードを出力有効電位レベルに保持したら（たとえばＯＥを“Ｈ”にしたら）、検索有効線（ＳＥ）セグメントには検索有効電位レベルを印加する（たとえばＳＥを“Ｌ”にする）。逆に、初期化時に論理ＡＮＤゲートの出力有効（ＯＥ）ノードを出力無効電位レベルに保持したら（たとえばＯＥを“Ｌ”にしたら）、検索有効線（ＳＥ）セグメントの電位は、検索無効電位レベルに保持する（たとえばＳＥを“Ｈ”にする）。
【００４６】
検索有効線（ＳＥ）セグメントを駆動する検索有効インバータＩSEは、ＮＦＥＴ−ＰＦＥＴスタック、または、当業者にとって公知の他の任意の等価なインバータ回路を用いて形成することができる。別の実施形態では、インバータＩSEと図４のＡＮＤゲート内部のインバータは、図１０に示す別の実施形態の場合のように、除去することができる。ＡＮＤゲートの代わりにＮＡＮＤゲートを用い、プリチャージ・トランジスタＴPCH をＮＦＥＴで実装することにより、一致線（ＭＬ）をプリチャージする“Ｈ”電位レベルを完全供給電位（Ｖｃｃ）よりも低くすることができる。これにより、本発明のＣＡＭアレイの実施形態のエネルギー消費をさらに低減させることができる。
【００４７】
図５は、省電力型のＣＡＭブロック２０１ｂの回路図である。ＣＡＭブロック２０１ｂは、上述したように、本発明の省電力用のＣＡＭカスケード２２０（図３参照）中で用いることができる。図４のゲート回路２１０ａと対照的に、図５のゲート回路２１０ｂは、ブロック入力（ＩＮ）ノード／線と論理ＡＮＤゲートの出力有効（ＯＥ）ノードとの間に配置された遅延ブロック「遅延」を備えている。ＣＡＭブロック２０１ｂ中の「遅延」ブロックは、非反転遅延要素である。「遅延」ブロックを備えることにより、ＣＡＭブロック２０１ｂは、ＣＡＭブロック２０１ｂ中のサブエントリのＣＡＭ比較の結果（たとえば、「一致」サブエントリの場合、ＭＬは“Ｈ”のままである、など）に由来する一致線（ＭＬ）セグメントの論理状態を、ＣＡＭブロック２０１ｂの出力（ＯＵＴ）を通じてアサートすることが可能になる。これは、ＣＡＭブロック２０１ｂの入力（ＩＮ）ノード／線がブロック有効電位レベルに上昇したのち（たとえば、ＩＮが“Ｈ”に上昇したのち）、伝搬遅延時間ＴD が経過したのちに可能になる。ブロック入力（ＩＮ）に印加されるブロック有効電位レベル（たとえば“Ｈ”）は検索有効インバータＩSEによって反転されるので、検索有効線（ＳＥ）の電位は検索有効論理電位まで降下する（たとえば、ＳＥは“Ｌ”電位レベルまで降下する）。これにより、ＣＡＭブロック２０１ｂ中のＣＡＭサブエントリ１１０が不一致のデータを格納している場合、一致線（ＭＬ）セグメントは、同じ“Ｌ”電位まで降下することが可能になる。非反転「遅延」ブロックの伝搬遅延時間ＴD がＴMD（不一致の場合に一致線〔ＭＬ〕セグメントが“Ｌ”電位レベルに降下する時間）以上の場合、ＣＡＭブロック２０１ｂの出力（ＯＵＴ）線が“Ｈ”電位レベルに上昇するのは、ＣＡＭブロック２０１ｂがその時点で印加されている被比較部に関して「一致」サブエントリを含む場合だけである。したがって、最初のＣＡＭブロック（２１０ｂ−１）の出力（ＯＵＴ−１）に接続された入力（ＩＮ−２）を有する２番目のＣＡＭブロック（２０１ｂ−２）が有効になるのは、最初のＣＡＭブロック（２１０ｂ−１）のサブエントリ１１０が一致データを格納している場合だけである。それゆえ、最初のＣＡＭブロック（２１０ｂ−１）のサブエントリ１１０が不一致データを格納している（「ミス」サブエントリの）場合、同じＣＡＭカスケード２２０（図３参照）中の後続するＣＡＭブロック（たとえば、２０１ｂ−２、２０１ｂ−３、・・・、２０１ｂ−ｊ）中の一致線（ＭＬ）セグメントが放電することはない。したがって、ＣＡＭブロック２１０ｂは、図３に示すＣＡＭカスケード２２０の最初のＣＡＭブロック（２０１−１）、２番目のＣＡＭブロック（２０１−２）、または、後続するＣＡＭブロック（たとえば、２０１−３、・・・、２０１−ｊ）として用いて、省エネルギーを実現することができる。
【００４８】
図６は、省電力型のＣＡＭブロック２０１ｃの回路図である。ＣＡＭブロック２０１ｃは、図３のＣＡＭカスケード２２０の少なくとも１つのＣＡＭブロック２０１として使用するものであり、図５に示したＣＡＭブロック２０１ｂと機能的に等価である。ＣＡＭブロック２０１ｃは、一致線ゲート回路２１０ｃを備えている。一致線ゲート回路２１０ｃは、ＣＡＭサブエントリ１１０の検索有効線（ＳＥ）セグメントとＡＮＤゲートの出力有効（ＯＥ）ノードとの間に配置された反転「遅延」ブロックを備えている。ゲート回路２１０ｃの反転「遅延」ブロックの伝搬遅延時間ＴD は、ゲート回路２０１ｂの非反転「遅延」ブロックの伝搬遅延時間よりも短くしてある。というのは、第１に、ゲート回路２１０ｃのインバータＩSEが有限の伝搬遅延を有するからであり、第２に、ゲート回路２１０ｃ中の容量性ＳＥ線セグメントの電位の降下時間の方がＣＡＭブロック２０１ｃの入力（ＩＮ）線の電位の上昇時間よりも長いからである。本発明の一部の実施形態では、ゲート回路２１０ｃの反転「遅延」ブロックを、単一のインバータ、たとえば長チャネルのＣＭＯＳインバータで実装している。
【００４９】
図７は、ＣＡＭブロック２０１ｄの回路図である。ＣＡＭブロック２０１ｄでは、一致線（ＭＬ）セグメントの論理電位を、外部クロック信号（ＣＫ）が制御する時間にＣＡＭブロック２０１ｄの出力（ＯＵＴ）としてアサートする。ＣＡＭブロック２０１ｄは、図３に示すＣＡＭカスケード２２０の最初のＣＡＭブロック（２０１−１）、２番目のＣＡＭブロック（２０１−２）、または、後続するＣＡＭブロック（たとえば、２０１−３、・・・、２０１−ｊ）として省エネルギー用に使用することができる。この場合、ＣＡＭブロック２０１ｄの入力（ＩＮ）線に検索有効電位（すなわち“Ｈ”）を印加したのち、適切な遅延時間後に、クロック信号（ＣＫ）線に出力有効電位（すなわち“Ｈ”）を印加する。あるいは、ＣＡＭブロック２０１ｄは、高速ＣＡＭブロック（すなわち、ＣＡＭブロック２０１ａの機能的等価物）として使用することもできる。この場合、ＣＡＭブロック２０１ｄの入力（ＩＮ）線に検索有効電位（すなわち“Ｈ”）を印加するのと同時にあるいはその直後に、クロック信号（ＣＫ）線に出力有効電位（すなわち“Ｈ”）を印加する。以上のように、ＣＡＭブロック２０１ｄは、そしてＣＡＭアレイ中の複数のＣＡＭブロック群２０１ｄは、（ＣＡＭブロック２０１ａのような）高速ＣＡＭブロックとして、あるいは、（ＣＡＭブロック２０１ｂ、２０１ｃのような）省電力型ＣＡＭブロックとして構成し動的に制御することができる。
【００５０】
図８は、ＣＡＭアレイ３３０の回路図である。ＣＡＭアレイ３３０は、複数のＣＡＭカスケード（たとえば、２２０−１、・・・、２２０−３、２２０−Ｎ）から成る。各ＣＡＭカスケードは、図７のＣＡＭブロック２０１ｄを複数個備えており、複数の外部クロック信号（ＣＫ）線（ＣＫ−１、ＣＫ−２、・・・、ＣＫ−ｊ）を共用している。複数のＣＡＭカスケード２２０の複数の第１のＣＡＭブロック（２０１ｄ−１）は、第１列に配置されており、第１のクロック線（ＣＫ−１）を共有するとともに、ビット線と検索線（図示せず）をも共有している。同様に、複数のＣＡＭカスケード２２０の複数の第２のＣＡＭブロック（２０１ｄ−２）は、第２列に配置されており、第２のクロック線（ＣＫ−２）を共有するとともに、ビット線と検索線（図示せず）をも共有している。
【００５１】
各クロック信号（ＣＫ）（たとえば、ＣＫ−１、ＣＫ２、・・・、ＣＫ−ｊ）は、別々のクロック信号生成器（たとえば、ＣＬＯＣＫ−１、ＣＬＯＣＫ−２、・・・、ＣＬＯＣＫ−ｊ）によって印加する。各クロック信号生成器（たとえば、ＣＬＯＣＫ−１、ＣＬＯＣＫ−２、・・・、ＣＬＯＣＫ−ｊ）は、主クロックへの第１の接続（２５０）と第２の接続（たとえば、２６０−１、２６０−２、２６０−３、・・・、２６０−ｊ）を備えている。主クロックは、システム・クロック（図示せず）と同期していてもよいし非同期でもよい。第１の接続（２５０）は直接接続であり、複数のすべてのクロック信号生成器（たとえば、ＣＬＯＣＫ−１、ＣＬＯＣＫ−２、・・・、ＣＬＯＣＫ−ｊ）は、主クロックから同期信号を受信する。第２の接続（たとえば、２６０−１、２６０−２、２６０−３、・・・、２６０−ｊ）は主クロックへの間接接続であり、複数のクロック信号生成器（たとえば、ＣＬＯＣＫ−１、ＣＬＯＣＫ−２、・・・、ＣＬＯＣＫ−ｊ）の各々は、主クロックが出す信号を異なる時間に検知する。複数のクロック信号生成器（たとえば、ＣＬＯＣＫ−１、ＣＬＯＣＫ−２、・・・、ＣＬＯＣＫ−ｊ）の各々は、各クロック信号生成器が印加するクロック信号（ＣＫ）のタイミング・モードを制御する省電力有効（ＰＳＥ）入力を備えている。ＣＡＭアレイ３３０中のＣＡＭブロックの所定列（たとえば、〔２０１ｄ−１〕または〔２０１ｄ−２〕）中のすべてのＣＡＭブロック２０１ｄは、（ＣＡＭブロック２０１ａのように）高速ＣＡＭブロックとして、あるいは、（ＣＡＭブロック２０１ｂまたは２０１ｃのように）省電力ＣＡＭブロックとして動作しうる。どちらのＣＡＭブロックとして動作するかは、当該列のＣＡＭブロック２０１ｄにクロック信号（ＣＫ）（たとえば、ＣＫ−１、ＣＫ−２、・・・、ＣＫ−ｊ）を供給するクロック信号生成器（たとえば、ＣＬＯＣＫ−１、ＣＬＯＣＫ−２、・・・、ＣＬＯＣＫ−ｊ）の省電力有効（ＰＳＥ）入力の２値論理状態によって決まる。各省電力有効（ＰＳＥ）入力は、高速ブロック・モードから省電力ブロック・モードへ（あるいは、この逆に）独立に、および／または、動的に切り替えることができる。それには、ＣＡＭアレイ制御回路（図示せず）が当該省電力有効（ＰＳＥ）入力に印加する２値論理電位信号を用いる。したがって、複数のＣＡＭブロック２０１ｄから成るＣＡＭアレイ３３０は、高速ＣＡＭアレイ、省電力幅広ＣＡＭアレイ、または、省電力機能付き高速幅広ＣＡＭアレイとして動作させることができる。高速ＣＡＭアレイの場合には、たとえば、すべての列のＣＡＭブロック２０１ｄを、高速ＣＡＭブロック２０１ａとして動作するように構成する。省電力幅広ＣＡＭアレイの場合には、たとえば、すべての列のＣＡＭブロック２０１ｄを、省電力ＣＡＭブロック２０１ｂまたは２０１ｃとして動作するように構成する。省電力機能付き高速幅広ＣＡＭアレイの場合には、たとえば、第１列のＣＡＭブロック（２０１ｄ−１）、または、第１列と第２列のＣＡＭブロック（〔２０１ｄ−１〕と〔２０１ｄ−２〕）を省電力ＣＡＭブロック２０１ｂまたは２０１ｃとして構成し、後続するすべての列のＣＡＭブロック（〔２０１ｄ−２〕、２０１ｄ−３、・・・、２０１ｄ−ｊ）を高速ＣＡＭブロック２０１ａとして動作するように構成する。
【００５２】
ＣＡＭアレイ３３０中の各ＣＡＭブロック２０１ｄが備えている外部クロック信号（ＣＫ）線（たとえば、ＣＫ−１、ＣＫ−２、・・・、ＣＫ−ｊ）によって、ＣＡＭアレイ３３０中のすべてのＣＡＭブロック２０１ｄを同時に初期化することも容易になる。ＣＡＭアレイ３３０中のすべてのＣＡＭブロック２０１ｄの同時初期化は、すべてのクロック信号線（たとえば、主クロック、および、ＣＫ−１、ＣＫ−２、・・・、ＣＫ−ｊ）に“Ｌ”電位を同時に印加することによって行なう。このＣＡＭアレイ３３０における同時初期化は、動的に行なうこともできる。その場合、主クロックがブロック初期化“Ｌ”電位レベルを印加している間に、すべてのクロック信号生成器（たとえば、ＣＬＯＣＫ−１、ＣＬＯＣＫ−２、・・・、ＣＬＯＣＫ−ｊ）のＰＳＥ入力を、ＣＡＭアレイ３３０中のすべての列のＣＡＭブロック２０１ｄが高速ＣＡＭブロックとして（すなわちＣＡＭブロック２０１ａのように）（たとえば初期化中一時的に）動作する構成となるように動的に設定する。
【００５３】
図９は、ＣＡＭブロック２０１ｅの回路図である。ＣＡＭブロック２０１ｅは、図８に示すように、外部クロック信号（ＣＫ）を有するＣＡＭアレイ中のすべてのＣＡＭカスケード２２０中の少なくとも１つのＣＡＭブロックとして使用するように適合している。ＣＡＭブロック２０１ｅは、出力（ＯＵＴ）と、ＣＡＭブロック２０１ｅの入力（ＩＮ）および外部クロック信号（ＣＫ）が併合して有効にする内部ＣＡＭ比較機能（すなわち検索有効線〔ＳＥ〕セグメント）とを備えている。検索有効線〔ＳＥ〕セグメントの電位も、外部クロック信号（ＣＫ）が制御する（すなわちゲートする）。ＣＡＭブロック２０１ｅを使用することにより、図８のＣＡＭアレイ３３０のようなＣＡＭアレイ中のすべてのＣＡＭブロックの同時初期化が容易になる。ＣＡＭブロック２０１ｅから成るＣＡＭアレイ３３０の同時初期化は、ＣＡＭブロック２０１ｄから成るＣＡＭアレイの同時初期化よりもいくぶん速い。それは、ＣＡＭブロック２０１ｅの回路では、検索有効線（ＳＥ）セグメントを外部クロック信号（ＣＫ）によってより直接に制御しているからである。
【００５４】
図１０は、ＣＡＭブロック２０１ｆの回路図である。ＣＡＭブロック２０１ｆは、図６のＣＡＭブロック２０１ｃと機能的に似ている。ＣＡＭブロック２０１ｆは、図３のＣＡＭカスケード２２０の少なくとも１つのＣＡＭブロック２０１として使用することができる。図６のＣＡＭブロック２０１ｃ中のＩＮ信号はアクティブ“Ｈ”であるけれども、図１０のＣＡＭブロック２０１ｆのＩＮ信号はアクティブ“Ｌ”である（「アクティブ“Ｈ”」とは論理“Ｈ”電位レベルが真を表わす論理系であり、「アクティブ“Ｌ”」とは論理“Ｌ”電位レベルが真を表わす論理系である）。したがって、図６のＣＡＭブロック２０１ｃ中の一致線プリチャージ・トランジスタＴPCH がＰＦＥＴであるのに対して、ＣＡＭブロック２０１ｆの一致線プリチャージ・トランジスタＴPCH はＮＦＥＴである。上述したように、ＣＡＭブロック２０１ｆの設計では、図６のＣＡＭブロック２０１ｃが備えている検索有効インバータＩSEが除去されているとともに、ＣＡＭブロック２０１ｃのＡＮＤゲートがより簡易に実装できるＮＡＮＤゲートで置き換えられている。
【００５５】
図１１は、図５と図６に示すＣＡＭブロック中の検索有効入力（ＩＮ）信号とＯＥ線上の出力有効信号との間の典型的なタイミング関係（遅延）を示す図である。論理ＡＮＤゲートの出力有効（ＯＥ）ノードの電位は、ブロック入力（ＩＮ）の電位と出力有効（ＯＥ）ノードの電位との間の伝搬遅延（すなわち、立ち上がり信号遅延と立ち下がり信号遅延）によって決まる固定時間間隔（または、別の実施形態では２つの異なった固定時間間隔）で上昇し降下する。（ＣＡＭブロックの出力を有効にする信号〔たとえばＯＥノードの立ち上がり電位〕に対する）信号伝搬遅延は、ＴMD以上にする必要がある。ＴMDとは、上で定義したように、不一致ビットを１つだけ含むＣＡＭサブエントリの一致線（ＭＬ）の電位がプリチャージした“Ｈ”電位レベルから信頼性よく検出可能な“Ｌ”電位レベルまで降下するのに要する最小の時間のことである。ＣＡＭブロックを初期化するとともにＣＡＭブロックの出力を無効にする立ち下がり電位の信号伝搬遅延（ＴID）は、ＴMD未満に短くできるし、最小化してＣＡＭブロックの初期化を加速させることもできる。
【００５６】
図１２は、図７に示すゲート回路２１０ｄにおける入力（ＩＮ）信号と出力有効（ＯＥ）ノードでの外部クロック信号（ＣＫ）との典型的なタイミング関係を示すタイミング図である。ＣＡＭブロックの出力有効（ＯＥ）線は、ＣＡＭブロックの入力（ＩＮ）線が立ち上がったのち、適切な時間間隔であるＴMD後に、立ち上がらせる（したがって出力を有効にする）必要がある。しかし、「一致」サブエントリに起因して“Ｈ”出力をアサートした場合には、ＣＡＭブロックの出力（ＯＵＴ）が、次のＣＡＭブロックを有効にするのに十分な時間経過した直後に、ＣＡＭブロックの出力有効（ＯＥ）線を“Ｌ”に立ち下げてもよい（したがって、これによりＣＡＭブロックの出力〔ＯＵＴ〕を立ち下げて次のＣＡＭブロック２０１ｄを再初期化してもよい）。次に示す場合には、所定のＣＡＭブロックのＯＥ線を“Ｌ”に立ち下げてもよい。
（１）当該所定のＣＡＭブロックの出力（ＯＵＴ）が、後続するＣＡＭブロックの出力を有効にするのに十分な時間次のＣＡＭブロックの出力を有効にした場合。
（２）「ヒット」出力をアサートし（サンプリングしラッチし）た場合。
【００５７】
図１３は、本発明の実施形態により構築したＣＡＭアレイ（たとえば図８に示すＣＡＭアレイ３３０）を備えた代表的なディジタル・システムを示す図である。このディジタル・システムは、ディジタル・ネットワーク・ルータ、または、並列処理コンピュータ・システムを備えることができる。
【００５８】
本発明の諸側面は、本発明に係るＣＡＭブロックおよび／または本発明に係る一致線ゲート回路を記述する電気規則を備えた本発明に係るＡＳＩＣライブラリ要素から成るＡＳＩＣライブラリに組み入れることができる。本発明に係るＡＳＩＣライブラリ要素の電気規則には、デバイス（たとえばトランジスタ、ＡＮＤゲート、インバータなど）およびそれらの間の相互接続（たとえば一致線セグメント、検索有効線セグメント、２つのＣＡＭブロック間のＩＮ−ＯＵＴ接続など）を記載する。本発明に係るＡＳＩＣライブラリ要素の電気規則は、図２、図３、図４、図５、図６、図７、図８、図９、図１０、および図１３に示す回路図によって定義することができる。本発明に係るＡＳＩＣライブラリ要素の電気規則は、ＥＤＩＦ（Electronic Design Interchange Format: 電子設計交換フォーマット）中に記載することができる。当業者は、本発明に係るＡＳＩＣライブラリ要素を用いて、上述したように様々なエントリ幅、電力要件、および、性能（たとえば検索速度および／または検索頻度）を備えた本発明に係るＣＡＭアレイを構築することができる。
【００５９】
典型的な実施形態を参照して本発明を特に示すとともに記述したけれども、当業者が理解しうるように、本発明の本旨と範囲のうちで、形状、配置、および詳細において上述した変形および他の変形を行ないうる。
【００６０】
まとめとして以下の事項を開示する。
（１）２値の第１のブロック入力および２値の第１のブロック出力と、
少なくとも１つのＣＡＭセルを備えた第１のサブエントリであって、該第１のサブエントリ中の各ＣＡＭセルが第１の一致線セグメントおよび第１の検索有効線セグメントに接続されている、第１のサブエントリと、
２値の第１のゲート入力および２値の第１のゲート出力を備えた第１の組み合わせ論理ゲートであって、前記第１のゲート入力が前記第１の一致線セグメントであり、前記第１のゲート出力が前記第１のブロック出力である、第１の組み合わせ論理ゲートと
を備えた第１のＣＡＭブロックであって、
前記２値の第１のブロック入力に所定の２値の論理電位レベルが印加された場合にだけ、前記第１のサブエントリでＣＡＭ比較を実行し、
前記第１のサブエントリが「一致」サブエントリである場合に、前記第１のブロック出力が前記所定の２値論理電位レベルをアサートする第１のＣＡＭブロックを備えた内容アドレスメモリ（ＣＡＭ）装置。
（２）さらに、
２値の第２のブロック入力および２値の第２のブロック出力と、
少なくとも１つのＣＡＭセルを備えた第２のサブエントリであって、該第２のサブエントリ中の各ＣＡＭセルが第２の一致線セグメントおよび第２の検索有効線セグメントに接続されている、第２のサブエントリと、
２値の第２のゲート入力および２値の第２のゲート出力を備えた第２の組み合わせ論理ゲートであって、前記第２のゲート入力が前記第２の一致線セグメントであり、前記第２のゲート出力が前記第２のブロック出力である、第２の組み合わせ論理ゲートと
を備えた第２のＣＡＭブロックであって、
前記第１のブロック出力が前記第２のブロック入力である第２のＣＡＭブロックを備えた、
上記（１）に記載の装置。
（３）さらに、
２値の第３のブロック入力および２値の第３のブロック出力と、
少なくとも１つのＣＡＭセルを備えた第３のサブエントリであって、該第３のサブエントリ中の各ＣＡＭセルが第３の一致線セグメントおよび第３の検索有効線セグメントに接続されている、第３のサブエントリと、
２値の第３のゲート入力および２値の第３のゲート出力を備えた第３の組み合わせ論理ゲートであって、前記第３のゲート入力が前記第３の一致線セグメントであり、前記第３のゲート出力が前記第３のブロック出力である、第３の組み合わせ論理ゲートと
を備えた第３のＣＡＭブロックであって、
前記第２のブロック出力が前記第３のブロック入力である第３のＣＡＭブロックを備えた、
上記（２）に記載の装置。
（４）前記第１の組み合わせ論理ゲートが、さらに、２値の第１の出力有効入力を備え、
前記第２の組み合わせ論理ゲートが、さらに、２値の第２の出力有効入力を備えている、
上記（３）に記載の装置。
（５）前記第１のブロック入力が前記第１の出力有効入力である、
上記（４）に記載の装置。
（６）前記第２のブロック入力が前記第２の出力有効入力である、
上記（５）に記載の装置。
（７）前記第１のＣＡＭブロックが、さらに、信号伝搬遅延間隔、第１の遅延入力、および、第１の遅延出力を備えた第１の遅延要素を備え、
前記第１の出力有効入力が前記第１の遅延出力である、
上記（４）に記載の装置。
（８）前記第１の遅延要素が非反転遅延要素であり、
前記第１のブロック入力が前記第１の遅延入力である、
上記（７）に記載の装置。
（９）前記第２のブロック入力が前記第２の出力有効入力である、
上記（８）に記載の装置。
（１０）前記所定の２値の論理電位レベルが２値の“Ｈ”電位レベルであり、
前記第１の組み合わせ論理ゲートがＡＮＤゲートであり、
前記第２の組み合わせ論理ゲートがＡＮＤゲートである、
上記（４）に記載の装置。
（１１）複数のＣＡＭエントリであって、各ＣＡＭエントリは第１のサブエントリ、第２のサブエントリ、および、第３のサブエントリに分割されており、前記第１のサブエントリ、前記第２のサブエントリ、および、前記第３のサブエントリの各々が第１の一致線セグメント、第２の一致線セグメント、および、第３の一致線セグメントを備えた、複数のＣＡＭエントリを備え、
前記第１の一致線セグメントが第１の組み合わせ論理ゲートを通じて前記第２の一致線セグメントに論理的に接続されており、
前記第２の一致線セグメントが第２の組み合わせ論理ゲートを通じて前記第３の一致線セグメントに論理的に接続されている内容アドレス・メモリ・アレイ。
（１２）前記第１の組み合わせ論理ゲートが、第１のゲート入力および第１のゲート出力を備えたＡＮＤゲートである、
上記（１１）に記載のアレイ。
（１３）前記第１のゲート入力が前記第１の一致線セグメントである、
上記（１２）に記載のアレイ。
（１４）前記第１のサブエントリ、前記第２のサブエントリ、および、前記第３のサブエントリの各々が、さらに、第１の検索有効線セグメント、第２の検索有効線セグメント、および、第３の検索有効線セグメントをそれぞれ備え、各検索有効線セグメントが、前記第１の一致線セグメント、前記第２の一致線セグメント、および、前記第３の一致線セグメント上の電位が放電するのを防止するように適合している、
上記（１２）に記載のアレイ。
（１５）前記第２の検索有効線セグメントが前記第１のゲート出力である、
上記（１４）に記載のアレイ。
（１６）前記第３のゲート入力が前記第３の一致線セグメントであり、前記第３の検索有効線セグメントが前記第２のゲート出力である、
上記（１５）に記載のアレイ。
（１７）少なくとも１つのＣＡＭブロックを備えたＣＡＭエントリを複数個備えたＣＡＭアレイに論理的に接続されたディジタル・プロセッサを備えたディジタル・システムであって、
各ＣＡＭブロックが、
２値のブロック入力および２値のブロック出力と、
少なくとも１つのＣＡＭセルを備えたサブエントリであって、該サブエントリ中の各ＣＡＭセルが一致線セグメントおよび検索有効線セグメントに接続されている、サブエントリと、
２値のゲート入力および２値のゲート出力を備えた第１の組み合わせ論理ゲートであって、前記ゲート入力が前記一致線セグメントであり、前記ゲート出力が前記ブロック出力である、第１の組み合わせ論理ゲートと
を備え、
前記ブロック入力に所定の２値の論理電位レベルが印加された場合にだけ、前記サブエントリでＣＡＭ比較を実行し、
前記サブエントリが「一致」サブエントリである場合に、前記ブロック出力が前記所定の２値論理電位レベルをアサートするディジタル・システム。
（１８）前記サブエントリが「一致」サブエントリである場合にだけ、前記ブロック出力が前記所定の２値の論理電位レベルをアサートする、
上記（１７）に記載のディジタル・システム。
（１９）ＣＡＭブロック中のデバイスを記述するとともに、ＣＡＭブロック中のデバイス間の相互接続を記述する電気規則を備えたＡＳＩＣライブラリ要素
を備えたＡＳＩＣライブラリであって、
前記ＣＡＭブロックが、
２値のブロック入力および２値のブロック出力と、
少なくとも１つのＣＡＭセルを備えたサブエントリであって、前記サブエントリ中の各ＣＡＭセルが一致線セグメントおよび検索有効線セグメントに接続されている、サブエントリと、
２値のゲート入力および２値のゲート出力を備えた組み合わせ論理ゲートであって、前記ゲート入力が前記一致線セグメントであり、前記ゲート出力が前記ブロック出力である、組み合わせ論理ゲートと
を備えている、
ＡＳＩＣライブラリ。
（２０）第１のＣＡＭセルおよび第２のＣＡＭセルを備えたＣＡＭエントリでＣＡＭ比較を実行する方法であって、
２値の第１のブロック入力、２値の第１のブロック出力、ならびに、前記第１のブロック入力および前記第１のブロック出力に論理的に接続された第１のＣＡＭセルを備えた第１のＣＡＭブロックを準備するステップと、
前記２値の第１のブロック入力に所定の２値の論理電位レベルが印加された場合にだけ、前記第１のＣＡＭセルでＣＡＭ比較を実行するステップと、
前記２値の第１のブロック入力に前記所定の２値の論理電位レベルが印加された場合にだけ、前記第１のブロック出力において前記所定の２値の論理電位レベルをアサートするステップと、
２値の第２のブロック入力、２値の第２のブロック出力、および、第２のＣＡＭセルを備えた第２のＣＡＭブロックであって、前記第２のＣＡＭセルが前記第２のブロック入力と前記第２のブロック出力との間に論理的に接続されており、前記第２のブロック入力が前記第１のブロック出力である、第２のＣＡＭブロックを準備するステップと、
前記第１のブロック出力に前記所定の２値の論理電位レベルが印加された場合にだけ、前記第２のＣＡＭセルでＣＡＭ比較を実行するステップと
を備えた方法。
（２１）さらに、
前記第１のＣＡＭセルが第１の被比較ビットと一致するビットを格納し、前記第２のＣＡＭセルが第２の被比較ビットと一致するビットを格納している場合にだけ、前記第２のブロック出力において前記所定の２値の論理電位レベルをアサートするステップを備えた、
上記（２０）に記載の方法。
（２２）さらに、
前記第１のＣＡＭセルでＣＡＭ比較を実行した場合にだけ、前記第１のブロック出力において前記所定の２値の論理電位レベルをアサートするステップを備えた、
上記（２０）に記載の方法。
（２３）さらに、
前記第１のＣＡＭセルでのＣＡＭ比較が完了した後にだけ、前記第１のブロック出力において前記所定の２値の論理電位レベルをアサートするステップを備えた、
上記（２１）に記載の方法。
（２４）さらに、
前記第１のＣＡＭセルが、比較すべき被比較ビットと一致するビットを格納している場合にだけ、前記第１のブロック出力において前記所定の２値の論理電位レベルをアサートするステップを備えた、
上記（２２）に記載の方法。
（２５）前記ＣＡＭブロックが、さらに、前記第１のＣＡＭセルを含む第１の複数のＣＡＭセルを備えた第１のサブエントリを備え、
前記第１のサブエントリが「一致」サブエントリである場合にだけ、前記第１のブロック出力が前記所定の２値の論理電位レベルをアサートする、
上記（２４）に記載の方法。
（２６）前記所定の２値の論理電位レベルがディジタル論理“Ｈ”電位レベルである、上記（２５）に記載の方法。
（２７）前記第１のＣＡＭブロックを準備するステップが、さらに、前記第１の複数のＣＡＭセルの各ＣＡＭセルを第１の一致線セグメントに接続するステップを備え、
前記第１の一致線セグメントが第１の組み合わせ論理ゲートの論理入力であり、前記第１の組み合わせ論理ゲートが２値の第１のゲート出力を備えており、前記第１のゲート出力が前記２値の第１のブロック出力を駆動する、
上記（２５）に記載の方法。
（２８）前記第１の組み合わせ論理ゲートが論理ＡＮＤゲートである、
上記（２７）に記載の方法。
（２９）前記２値の第１のブロック入力が前記第１の組み合わせ論理ゲートの別の論理入力に論理的に接続されている、
上記（２７）に記載の方法。
（３０）ＣＡＭエントリでＣＡＭ比較を実行する方法であって、
前記ＣＡＭエントリを、少なくとも１つのＣＡＭセルを備えた第１のサブエントリと、少なくとも１つのＣＡＭセルを備えた第２のサブエントリとに分割するステップと、
２値の第１のブロック入力、２値の第１のブロック出力、および、前記第１のサブエントリを備えた第１のＣＡＭブロックを準備するステップと、
前記２値の第１のブロック入力に所定の２値の論理電位レベルが印加された場合にだけ、前記第１のサブエントリでＣＡＭ比較を実行するステップと、
前記第１のサブエントリでの前記ＣＡＭ比較によって「一致」サブエントリを検出した場合、前記第１のブロック出力において前記所定の２値の論理電位レベルをアサートするステップと、
２値の第２のブロック入力および２値の第２のブロック出力を備えた第２のＣＡＭブロックであって、前記第１のブロック出力が前記第２のブロック入力であり、前記第２のＣＡＭブロックが前記第２のサブエントリを備えている、第２のＣＡＭブロックを準備するステップと、
前記２値の第２のブロック入力に前記所定の２値の論理電位レベルが印加された場合にだけ、前記第２のサブエントリでＣＡＭ比較を実行するステップと、
前記第２のサブエントリでの前記ＣＡＭ比較によって「一致」サブエントリを検出した場合、前記第２のブロック出力において前記所定の２値の論理電位レベルをアサートするステップと
を備えた方法。
（３１）さらに、
前記第１のサブエントリでの前記ＣＡＭ比較によって「一致」サブエントリを検出した場合にだけ、前記第１のブロック出力において前記所定の２値の論理電位レベルをアサートするステップを備えた、
上記（３０）に記載の方法。
（３２）前記第１のサブエントリでの前記ＣＡＭ比較によって「一致」サブエントリを検出した場合にだけ、前記第１のブロック出力において前記所定の２値の論理電位レベルをアサートする前記ステップが、
前記第１のブロック入力と前記第１のブロック出力との間に遅延を準備するステップ
を備えている、
上記（３１）に記載の方法。
（３３）さらに、
前記第２のサブエントリでの前記ＣＡＭ比較によって「一致」サブエントリを検出した場合にだけ、前記第２のブロック出力において前記所定の２値の論理電位レベルをアサートするステップを備えた、
上記（３２）に記載の方法。
（３４）前記第２のサブエントリでの前記ＣＡＭ比較によって「一致」サブエントリを検出した場合にだけ、前記第２のブロック出力において前記所定の２値の論理電位レベルをアサートする前記ステップが、
前記第２のブロック入力と前記第２のブロック出力との間に遅延を準備するステップを備えている、
上記（３３）に記載の方法。
【図面の簡単な説明】
【図１】  一致線（ＭＬ）と検索有効線（ＳＥ）を備えた、関連技術の内容アドレス・メモリ（ＣＡＭ）セルの回路図である。
【図２】  本発明の実施形態による、一致線セグメント、検索有効線セグメント、検索有効入力、および、一致線ゲート回路がアサートする出力を備えたＣＡＭサブエントリを備えた、本発明に係る上位ＣＡＭブロックの回路図である。
【図３】  各ＣＡＭブロックの出力が次のＣＡＭブロックの検索有効入力となり、最後のＣＡＭブロックの出力がＣＡＭエントリ全体の論理「ヒット」出力になるようなカスケード態様で論理的に接続された、図２の複数の上位ＣＡＭブロックを備えたＣＡＭカスケードを示す図である。
【図４】  図３のＣＡＭカスケードの最初、２番目、それ以降のＣＡＭブロックとして使用するＣＡＭブロックであって、ＣＡＭ検索比較が有効になった直後にＣＡＭブロックの出力を有効にする一致線ゲート回路を備えた第１のＣＡＭブロックの回路図である。
【図５】  図３のＣＡＭカスケードの少なくとも１つのＣＡＭブロックとして使用するＣＡＭブロックであって、出力を遅延させる遅延要素を備えた一致線ゲート回路を備えた第２のＣＡＭブロックの回路図である。
【図６】  図３のＣＡＭカスケードの少なくとも１つのＣＡＭブロックとして使用するＣＡＭブロックであって、出力を遅延させる遅延要素を備えた、図５に示すＣＡＭブロックと機能的に等価なＣＡＭブロックの回路図である。
【図７】  図３または図８中の各ＣＡＭカスケードの少なくとも１つのＣＡＭブロックとして使用するＣＡＭブロックであって、外部クロック信号によって遅延させる出力を備えた一致線ゲート回路を備えた第３のＣＡＭブロックの回路図である。
【図８】  図７のＣＡＭブロックを複数個備え、外部クロック信号線を共有する複数のＣＡＭカスケードを備えたＣＡＭアレイの回路図である。
【図９】  図３または図８中の各ＣＡＭカスケードの少なくとも１つのＣＡＭブロックとして使用するＣＡＭブロックであって、ＣＡＭブロックの入力と外部クロック信号によって出力とＣＡＭ比較機能を有効にする第４のＣＡＭブロックの回路図である。
【図１０】  図３中のＣＡＭカスケードの少なくとも１つのＣＡＭブロックとして使用するＣＡＭブロックであって、一致線プリチャージ・トランジスタをＮＦＥＴにした、図６に示すＣＡＭブロックの変形例の回路図である。
【図１１】  図５と図６に示すＣＡＭブロックにおいて、検索有効入力信号ＩＮとＯＥ線における出力有効信号との間の典型的なタイミング関係（遅延）を示すタイミング図である。
【図１２】  図７に示すゲート回路において、入力信号ＩＮと出力有効（ＯＥ）ノードにおける外部クロック信号ＣＫとの間の典型的なタイミング関係を示すタイミング図である。
【図１３】  本発明の実施形態により構築したＣＡＭアレイを備えた代表的なディジタル・システムを示す図である。
【符号の説明】
１０１  ＣＡＭセル
１０２  ＣＡＭセル
１０４  ＲＡＭ記憶セル
１１０  ＣＡＭサブエントリ
２０１  ＣＡＭブロック
２１０  一致線ゲート回路
２１１  論理ゲート
ＭＬ  一致線
ＳＥ  検索有効線
ＷＬ  ワード線
ＳＬＴ  検索線
ＳＬＣ  検索線
ＢＬＴ  ビット線
ＢＬＣ  ビット線
【図１】
0003851224.tif 000003
【図２】
0003851224.tif 000004
【図３】
0003851224.tif 000005
【図４】
0003851224.tif 000006
【図５】
0003851224.tif 000007
【図６】
0003851224.tif 000008
【図７】
0003851224.tif 000009
【図８】
0003851224.tif 000010
【図９】
0003851224.tif 000011
【図１０】
0003851224.tif 000012
【図１１】
0003851224.tif 000013
【図１２】
0003851224.tif 000014
【図１３】
0003851224.tif 000015