(57)【特許請求の範囲】
【請求項１】
高濃度第１導電型半導体領域と、この高濃度第１導電型半導体領域に接して形成された第１導電型半導体層と、前記高濃度第１導電型半導体領域及び前記第１導電型半導体層に接して形成された第２導電型半導体層と、前記第１導電型半導体層及び前記第２導電型半導体層に接して形成された高濃度第２導電型半導体領域と、前記第１導電型半導体層及び前記第２導電型半導体層を取り囲んで形成された低濃度第１導電型半導体領域と、この低濃度第１導電型半導体領域及び前記高濃度第２導電型半導体領域に接して形成され、前記高濃度第２導電型半導体領域より低濃度の低濃度第２導電型半導体領域とを備え、前記第１導電型半導体層及び前記第２導電型半導体層は交互に繰り返して配置されており、その最外部の第１導電型半導体層又は前記第２導電型半導体層の層厚み方向のキャリア濃度の積分値が、その内部に配置された前記第１導電型半導体層及び前記第２導電型半導体層の層厚み方向のキャリア濃度の積分値の概略半分であり、且つ縦型の構造を有することを特徴とする高耐圧半導体素子。
【請求項２】
高濃度第１導電型半導体領域と、高濃度第２導電型半導体領域と、これらの高濃度第１導電型半導体領域と高濃度第２導電型半導体領域との間に挟まれて形成され、交互に繰り返して配置された第１導電型半導体層及び第２導電型半導体層と、これらの第１導電型半導体層及び第２導電型半導体層を取り囲んで形成された低濃度第１導電型半導体領域と、この低濃度第１導電型半導体領域及び前記高濃度第２導電型半導体領域に接して形成され、前記高濃度第２導電型半導体領域より低濃度の低濃度第２導電型半導体領域とを備え、前記第１導電型半導体層及び第２導電型半導体層の繰り返し配置方向は、前記高濃度第１導電型半導体領域と前記高濃度第２導電型半導体領域とを結ぶ方向に対して概略垂直であるとともに、前記第１導電型半導体層はオン状態でドリフト電流を流すとともにオフ状態で空乏化し、前記第２導電型半導体層はオフ状態で空乏化し、かつ最外部の第１導電型半導体層又は前記第２導電型半導体層の層厚み方向のキャリア濃度の積分値が、その内部に配置された前記第１導電型半導体層及び前記第２導電型半導体層の層厚み方向のキャリア濃度の積分値の概略半分であり、且つ縦型の構造を有することを特徴とする高耐圧半導体素子。
【請求項３】
高濃度第１導電型半導体領域と、この高濃度第１導電型半導体領域に接して形成された第１導電型半導体層と、前記高濃度第１導電型半導体領域及び前記第１導電型半導体層に接して形成された第２導電型半導体層と、前記第１導電型半導体層及び前記第２導電型半導体層に接して形成された高濃度第２導電型半導体領域と、前記第１導電型半導体層及び前記第２導電型半導体層を取り囲んで形成された低濃度第１導電型半導体領域と、この低濃度第１導電型半導体領域に接して形成され、前記高濃度第２導電型半導体領域を取り囲むように当該領域から離間して設けられたリング状の第２導電型半導体領域層とを備え、前記第１導電型半導体層及び前記第２導電型半導体層は交互に繰り返して配置されており、その最外部の第１導電型半導体層又は前記第２導電型半導体層の層厚み方向のキャリア濃度の積分値が、その内部に配置された前記第１導電型半導体層及び前記第２導電型半導体層の層厚み方向のキャリア濃度の積分値の概略半分であり、且つ縦型の構造を有することを特徴とする高耐圧半導体素子。
【請求項４】
高濃度第１導電型半導体領域と、高濃度第２導電型半導体領域と、これらの高濃度第１導電型半導体電極層と高濃度第２導電型半導体電極層との間に挟まれて形成され、交互に繰り返して配置された第１導電型半導体層及び第２導電型半導体層と、これらの第１導電型半導体層及び第２導電型を取り囲んで形成された低濃度第１導電型半導体領域と、この低濃度第１導電型半導体領域に接して形成され、前記高濃度第２導電型半導体領域を取り囲むように当該領域から離間して設けられたリング状の第２導電型半導体領域層とを備え、前記第１導電型半導体層及び第２導電型半導体層の繰り返し配置方向は、前記高濃度第１導電型半導体領域と前記高濃度第２導電型半導体領域とを結ぶ方向に対して概略垂直であるとともに、前記第１導電型半導体層はオン状態でドリフト電流を流すとともにオフ状態で空乏化し、前記第２導電型半導体層はオフ状態で空乏化し、かつ最外部の第１導電型半導体層又は前記第２導電型半導体層の層厚み方向のキャリア濃度の積分値が、その内部に配置された前記第１導電型半導体層及び前記第２導電型半導体層の層厚み方向のキャリア濃度の積分値の概略半分であり、且つ縦型の構造を有することを特徴とする高耐圧半導体素子。
【請求項５】
前記第１導電型半導体層及び前記第２導電型半導体層は、お互いに平行なストライプ状の層であることを特徴とする請求項１乃至４のいずれか記載の高耐圧半導体素子。
【請求項６】
前記第１導電型半導体層及び前記第２導電型半導体層は、奇数個存在することを特徴とする請求項１乃至５のいずれか記載の高耐圧半導体素子。
【請求項７】
前記低濃度第２導電型半導体領域はオフ状態で空乏化し、その空乏領域は前記第１導電型半導体層及び前記第２導電型半導体層において空乏化により生ずる空乏領域と接することを特徴とする請求項１、２、５又は６のいずれか記載の高耐圧半導体素子。
【請求項８】
前記リング状の第２導電型半導体領域層に接する低濃度第１導電型半導体領域はオフ状態で空乏化し、その空乏領域は前記第１導電型半導体層及び前記第２導電型半導体層において空乏化により生ずる空乏領域と接することを特徴とする請求項３乃至６のいずれか記載の高耐圧半導体素子。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は高耐圧半導体素子に係わり、終端構造と縦型スーパージャンクションを持つ高耐圧半導体素子に関する。
【０００２】
【従来の技術】
近年のパワーエレクトロニクス分野における電源機器の小型化、高性能化への要求を受けて、パワー半導体素子では、高耐圧・大電流化とともに、低損失化、高速化、高破壊耐量化に対する性能改善が注力されている。その中で、ストライプ状のｐ型半導体層とｎ型半導体層が交互に繰り返して存在する、いわゆるスーパージャンクション構造が考案されている。
【０００３】
このスーパージャンクション構造は、ダイオードやＭＯＳＦＥＴ等のパワー半導体素子に用いられた場合、オン状態において非常にオン抵抗が低くなるとともに、オフ状態で容易に空乏化することから高耐圧特性を示すという利点を持つ。
【０００４】
例えば、特開平７−７１５４において示されるように、パワーＭＯＳＦＥＴの内部領域にスーパージャンクション構造に相当する補助領域を形成することが述べている。しかしながら、かかる補助領域では逆電圧が印加された際にその電荷キャリアが空にされることが開示されているのみであり、実際にスーパージャンクション構造を有する素子を実用化するに際して重要な終端構造については具体的な開示はない。
【０００５】
【発明が解決しようとする課題】
本発明者らは、スーパージャンクション構造を有する素子を実用化する場合に、スーパージャンクション構造の最外部、特に終端構造において、高耐圧化が不十分であり、これにより素子の破壊が起こることを見出した。
【０００６】
本発明は、かかる実情に鑑みてなされたものであり、スーパージャンクション構造の高耐圧化を図り素子破壊を防止する終端構造を提供することを目的とするものである。
【０００７】
【課題を解決するための手段】
前述した課題を解決するために、本発明の第１は、第１導電型半導体領域と、この第１導電型半導体領域に接して形成された第１導電型半導体層と、前記第１導電型半導体領域及び前記第１導電型半導体層に接して形成された第２導電型半導体層と、前記第１導電型半導体層及び前記第２導電型半導体層に接して形成された第２導電型半導体領域とを備え、前記第１導電型半導体層及び前記第２導電型半導体層は交互に繰り返して配置されており、その最外部の第１導電型半導体層又は前記第２導電型半導体層の層厚み方向のキャリア濃度の積分値が、その内部に配置された前記第１導電型半導体層及び前記第２導電型半導体層の層厚み方向のキャリア濃度の積分値の概略半分であることを特徴とする高耐圧半導体素子を提供する。
【０００８】
また、本発明の第２は、第１導電型半導体領域と、第２導電型半導体領域と、これらの第１導電型半導体領域と第２導電型半導体領域との間に挟まれて形成され、交互に繰り返して配置された第１導電型半導体層及び第２導電型半導体層とを備え、この第１導電型半導体層及び第２導電型半導体層の繰り返し配置方向は、前記第１導電型半導体領域と前記第２導電型半導体領域とを結ぶ方向に対して概略垂直であるとともに、前記第１導電型半導体層はオン状態でドリフト電流を流すとともにオフ状態で空乏化し、前記第２導電型半導体層はオフ状態で空乏化し、かつ最外部の第１導電型半導体層又は前記第２導電型半導体層の層厚み方向のキャリア濃度の積分値が、その内部に配置された前記第１導電型半導体層及び前記第２導電型半導体層の層厚み方向のキャリア濃度の積分値の概略半分であることを特徴とする高耐圧半導体素子を提供する。
【０００９】
また、本発明の第３は、高濃度第１導電型半導体領域と、この高濃度第１導電型半導体領域に接して形成された第１導電型半導体層と、前記高濃度第１導電型半導体領域及び前記第１導電型半導体層に接して形成された第２導電型半導体層と、前記第１導電型半導体層及び前記第２導電型半導体層に接して形成された高濃度第２導電型半導体領域と、前記第１導電型半導体層及び前記第２導電型半導体層を取り囲んで形成された低濃度第１導電型半導体領域と、この低濃度第１導電型半導体領域及び前記高濃度第２導電型半導体領域に接して形成され、前記高濃度第２導電型半導体領域より低濃度の低濃度第２導電型半導体領域とを備え、前記第１導電型半導体層及び前記第２導電型半導体層は交互に繰り返して配置されており、その最外部の第１導電型半導体層又は前記第２導電型半導体層の層厚み方向のキャリア濃度の積分値が、その内部に配置された前記第１導電型半導体層及び前記第２導電型半導体層の層厚み方向のキャリア濃度の積分値の概略半分であることを特徴とする高耐圧半導体素子を提供する。
【００１０】
また、本発明の第４は、高濃度第１導電型半導体領域と、高濃度第２導電型半導体領域と、これらの高濃度第１導電型半導体領域と高濃度第２導電型半導体領域との間に挟まれて形成され、交互に繰り返して配置された第１導電型半導体層及び第２導電型半導体層と、これらの第１導電型半導体層及び第２導電型半導体層を取り囲んで形成された低濃度第１導電型半導体領域と、この低濃度第１導電型半導体領域及び前記高濃度第２導電型半導体領域に接して形成され、前記高濃度第２導電型半導体領域より低濃度の低濃度第２導電型半導体領域とを備え、前記第１導電型半導体層及び第２導電型半導体層の繰り返し配置方向は、前記高濃度第１導電型半導体領域と前記高濃度第２導電型半導体領域とを結ぶ方向に対して概略垂直であるとともに、前記第１導電型半導体層はオン状態でドリフト電流を流すとともにオフ状態で空乏化し、前記第２導電型半導体層はオフ状態で空乏化し、かつ最外部の第１導電型半導体層又は前記第２導電型半導体層の層厚み方向のキャリア濃度の積分値が、その内部に配置された前記第１導電型半導体層及び前記第２導電型半導体層の層厚み方向のキャリア濃度の積分値の概略半分であることを特徴とする高耐圧半導体素子を提供する。
【００１１】
また、本発明の第５は、高濃度第１導電型半導体領域と、この高濃度第１導電型半導体領域に接して形成された第１導電型半導体層と、前記高濃度第１導電型半導体領域及び前記第１導電型半導体層に接して形成された第２導電型半導体層と、前記第１導電型半導体層及び前記第２導電型半導体層に接して形成された高濃度第２導電型半導体領域と、前記第１導電型半導体層及び前記第２導電型半導体層を取り囲んで形成された低濃度第１導電型半導体領域と、この低濃度第１導電型半導体領域に接して形成され、前記高濃度第２導電型半導体領域を取り囲むように当該領域から離間して設けられたリング状の第２導電型半導体領域層とを備え、前記第１導電型半導体層及び前記第２導電型半導体層は交互に繰り返して配置されており、その最外部の第１導電型半導体層又は前記第２導電型半導体層の層厚み方向のキャリア濃度の積分値が、その内部に配置された前記第１導電型半導体層及び前記第２導電型半導体層の層厚み方向のキャリア濃度の積分値の概略半分であることを特徴とする高耐圧半導体素子を提供する。
【００１２】
さらにまた、本発明の第６は、高濃度第１導電型半導体領域と、高濃度第２導電型半導体領域と、これらの高濃度第１導電型半導体電極層と高濃度第２導電型半導体電極層との間に挟まれて形成され、交互に繰り返して配置された第１導電型半導体層及び第２導電型半導体層と、これらの第１導電型半導体層及び第２導電型を取り囲んで形成された低濃度第１導電型半導体領域と、この低濃度第１導電型半導体領域に接して形成され、前記高濃度第２導電型半導体領域を取り囲むように当該領域から離間して設けられたリング状の第２導電型半導体領域層とを備え、前記第１導電型半導体層及び第２導電型半導体層の繰り返し配置方向は、前記高濃度第１導電型半導体領域と前記高濃度第２導電型半導体領域とを結ぶ方向に対して概略垂直であるとともに、前記第１導電型半導体層はオン状態でドリフト電流を流すとともにオフ状態で空乏化し、前記第２導電型半導体層はオフ状態で空乏化し、かつ最外部の第１導電型半導体層又は前記第２導電型半導体層の層厚み方向のキャリア濃度の積分値が、その内部に配置された前記第１導電型半導体層及び前記第２導電型半導体層の層厚み方向のキャリア濃度の積分値の概略半分であることを特徴とする高耐圧半導体素子を提供する。
【００１３】
上述した本発明の第３、４においては、前記第２導電型半導体領域はオフ状態で空乏化し、その空乏領域は前記第１導電型半導体層及び前記第２導電型半導体層において空乏化により生ずる空乏領域と接することが好ましい。
【００１４】
また、上述した本発明の第５、６においては、前記リング状の第２導電型半導体領域層に接する低濃度第１導電型半導体領域はオフ状態で空乏化し、その空乏領域は前記第１導電型半導体層及び前記第２導電型半導体層において空乏化により生ずる空乏領域と接することが好ましい。
【００１５】
また、上述した各発明において、前記第１導電型半導体層及び前記第２導電型半導体層は、お互いに平行なストライプ状の層であることが好ましい。
さらに、前記第１導電型半導体層及び前記第２導電型半導体層は、奇数個存在することが好ましい。
さらにまた、前記高耐圧半導体素子は縦型の構造を有するものであることが好ましい。
【００１６】
【発明の実施の形態】
以下、本発明の実施形態について図面を参照しつつ詳細に説明する。
（第１の実施形態）
図１は、本発明の第１の実施形態に係る高耐圧半導体素子の構造を示す上面図である。図２は、図１の点線ＡＡ´を通る断面における断面図である。この断面図では図１の素子構造の半分のみを示している。
【００１７】
図１、図２に示される高耐圧半導体素子は縦型のダイオードに係るものである。これらの図に示すように、本実施形態の縦型のダイオードは、低濃度のｎ型層５の一方の面に高濃度のｎ型層１０が形成され、また他方の面には高濃度のｐ型層３が選択的に形成されており、これらのｎ型層１０とｐ型層３との間にはスーパージャンクション構造が設けられている。このスーパージャンクション構造は、ストライプ状のｐ型層１とｎ型層２が交互に繰り返して設けられており、その数は奇数個である。素子上面から見た場合、かかるストライプ状のｐ型層１とｎ型層２の存在領域は高濃度のｐ型層３の存在領域の中に含まれた形となっている。本来ならばストライプ状のｐ型層１とｎ型層２とは高濃度のｐ型層３の下に隠れていて見えない筈であるが、分かりやすくするためにここでは電極等を省略してスーパージャンクション構造を示した。
【００１８】
その最外部のｐ型層１の層厚み方向のキャリア濃度の積分値は、一番外側を除いた残りの内部に配置されたｐ型層１とｎ型層２の層厚み方向のキャリア濃度の積分値の概略半分となっている。これらの一番外側を除いた残りのｐ型層１とｎ型層２の層厚み方向のキャリア濃度の積分値は一定となっている。ここでは一番外側のストライプ状の層をｐ型層１としたが、ｎ型層２であっても上記キャリア濃度積分値の条件を満たせば効果は同様である。
【００１９】
例えば、一番外側のｐ型層１の濃度及び厚みを１×１０15ｃｍ-3、３．５μｍ、或いは５×１０14ｃｍ-3、７．０μｍ、一番外側を除いた残りの内部に配置されたｐ型層１とｎ型層２の濃度及び厚みを、それぞれ１×１０15ｃｍ-3、７．０μｍとすることが可能であり、かかる条件の下で上記キャリア濃度積分値の条件を満足する。したがって、例えば逆電圧４０００Ｖを印加する条件下では、ＯＦＦ状態において上記スーパージャンクション構造はその最外周部分においても完全空乏化し高耐圧特性を示すようになる。
【００２０】
ストライプ状のｐ型層１とｎ型層２と接する高濃度のｐ型層３は、低濃度のｐ型層４（例えば、濃度は１×１０13ｃｍ-3。後述する実施形態も同様。）で囲まれており、この層がリサーフ層として電界を緩和する働きをする。例えば、ｐ型層３の深さは６．０μｍ、濃度は２×１０17ｃｍ-3であり、また、ｐ型層４の深さは５．０μｍ、濃度は３×１０15ｃｍ-3である。
【００２１】
かかる条件の下では、ｐ型層４とｎ型ベース層５とのｐｎ接合から伸びる空乏層は上記スーパージャンクション構造において形成される空乏層と完全に接続され、この終端部分における耐圧を十分に確保することが可能である。例えば逆電圧４０００Ｖを印加する条件下では、ＯＦＦ状態において上記スーパージャンクション構造の終端部分は完全空乏化し高耐圧特性を示すようになる。
【００２２】
なお、図１、図２において、６は高濃度のｎ型ストッパー層であり、リサーフ層であるｐ型層４から伸びる空乏層が基板エッジ部分にまで到達することを防止して耐圧を確保するために設けられる。また、７は絶縁膜、８はアノード電極、９はストッパー電極、１１はカソード電極である。
【００２３】
以上述べた構造による縦型のスーパージャンクション構造を有するダイオードによれば、ＯＦＦ状態においてスーパージャンクション構造はその最外周部分においても完全空乏化し高耐圧特性を示すようになる。また、ＯＦＦ状態においてスーパージャンクション構造の終端部分において完全空乏化を図り高耐圧特性を確保することが可能である。
【００２４】
図３は、図１に示す本実施形態に係る縦形のダイオードの漏れ電流特性を示す特性図である。横軸は印加電圧、縦軸は漏れ電流を示している。図３に示されるように本実施形態に係る縦形のダイオードは４４００Ｖ程度の耐圧を持っていることがわかる。また、かかるダイオードのオン抵抗は０．０３Ωｃｍ2 であり、非常に低いオン抵抗を示した。
【００２５】
（第２の実施形態）
図４は、本発明の第２の実施形態に係る高耐圧半導体素子の構造を示す上面図である。図５は、図４の点線ＢＢ´を通る断面における断面図である。この断面図では図４の素子構造の半分のみを示している。なお、図１と同一部分には同一符号を付して示し詳細な説明は省略する。
【００２６】
本実施形態の高耐圧半導体素子も縦型のダイオードに係るものである。図４、図５に示すように、本実施形態の縦型のダイオードが第１の実施形態のダイオードと異なる点は、ストライプ状のｐ型層１とｎ型層２と接する高濃度のｐ型層３を囲む低濃度のｐ型層（リサーフ層）４の代わりに、複数の同心円状の高濃度のｐ型層（ガードリング層）１２が設けられている点である。かかるｐ型層（ガードリング層）１２はｐ型層３の周囲を取り囲むように設けられており、このｐ型層１２がリサーフ層と同様に電界を緩和する働きをする。例えば、ｐ型層３の深さは６．０μｍ、濃度は２×１０17ｃｍ-3であり、また、ｐ型層１２の深さは６．０μｍ、幅は１０．０μｍ、濃度は５×１０18ｃｍ-3、ｐ型層３からの距離は１０．０μｍ、お互いの間隔は１０．０〜４０．０μｍである。
【００２７】
かかる条件の下では、上記スーパージャンクション構造において第１の実施形態と同様に完全空乏化が達成されるとともに、ｐ型層１２とｎ型ベース層５とのｐｎ接合から伸びる空乏層は上記スーパージャンクション構造の空乏層と完全に接続され、この終端部分における耐圧を十分に確保することが可能である。例えば逆電圧４０００Ｖを印加する条件下では、ＯＦＦ状態において上記スーパージャンクション構造の終端部分は完全空乏化し図３と同様な高耐圧特性を示すことがわかった。また、かかるダイオードのオン抵抗は０．０３Ωｃｍ2 であり、非常に低いオン抵抗を示した。
【００２８】
（第３の実施形態）
図６は、本発明の第３の実施形態に係る高耐圧半導体素子の構造を示す断面斜視図である。図１と同一部分には同一符号を付して示し詳細な説明は省略する。
【００２９】
図６に示すように、本実施形態の高耐圧半導体素子は縦型のプレーナ型ＭＯＳ構造を有する素子（例えばＭＯＳＦＥＴ）である。低濃度のｎ型層（ベース層）５の一方の面には高濃度のｎ型ドレイン層１５が形成され、また他方の面にはｐ型ベース層１３が選択的に形成されており、これらのｎ型ドレイン層１５とｐ型ベース層１３との間には第１の実施形態と同様のスーパージャンクション構造（ｐ型層１とｎ型層２）が設けられている。
【００３０】
ｐ型ベース層１３の表面には選択的にｎ型ソース層１４が形成され、スーパージャンクション構造（ｐ型層１とｎ型層２）、ｎ型ソース層１４、及びｐ型ベース層１３の表面上には、ゲート絶縁膜（シリコン酸化膜等）１６を介してゲート電極１７が設けられている。この実施形態の場合には、ゲート絶縁膜１６及びゲート電極１７はスーパージャンクション構造（ｐ型層１とｎ型層２）の部分まで延在している。これにより、効率よくスーパージャンクション構造に電子を注入することが可能である。
【００３１】
本実施形態に係るＭＯＳ構造を有する素子も、ＯＦＦ状態においてスーパージャンクション構造はその最外周部分においても完全空乏化し高耐圧特性を示すようになる。また、ＯＦＦ状態において、ｐ型層４とｎ型層５とのｐｎ接合から伸びる空乏層は上記スーパージャンクション構造において形成される空乏層と完全に接続され、この終端部分における耐圧を十分に確保することが可能である。本実施形態では、終端構造としてリサーフ層（ｐ型層４）を示したが、図４、図５に示したガードリング層（ｐ型層１２）を用いても高耐圧を得ることができた。また、終端構造がリサーフ層であっても、ガードリング層であっても、オン抵抗は非常に低かった。
【００３２】
（第４の実施形態）
図７は、本発明の第４の実施形態に係る高耐圧半導体素子の構造を示す断面斜視図である。図６と同一部分には同一符号を付して示し詳細な説明は省略する。
【００３３】
図７に示すように、本実施形態の高耐圧半導体素子は縦型のトレンチ型ＭＯＳ構造を有する素子（例えばＭＯＳＦＥＴ）である。ｐ型ベース層２３が低濃度のｎ型層（ベース層）５の一方の面に選択的に形成されており、このｐ型ベース層２３とｎ型ドレイン層１５との間には第１の実施形態と同様のスーパージャンクション構造（ｐ型層１とｎ型層２）が設けられている。
【００３４】
ｐ型ベース層２３の表面には選択的にｎ型ソース層２４が形成され、これらのｎ型ソース層２４及びｐ型ベース層２３を貫通してトレンチ２８が設けられている。このトレンチ２８はスーパージャンクション構造（ｐ型層１とｎ型層２）が設けられたｎ型層５に到達するように形成されている。トレンチ２８の内部にはゲート絶縁膜（シリコン酸化膜等）２６を介してゲート電極２７が設けられている。
【００３５】
本実施形態に係るＭＯＳ構造を有する素子も、ＯＦＦ状態においてスーパージャンクション構造はその最外周部分においても完全空乏化し高耐圧特性を示すようになる。また、ＯＦＦ状態において、ｐ型層４とｎ型層５とのｐｎ接合から伸びる空乏層は上記スーパージャンクション構造において形成される空乏層と完全に接続され、この終端部分における耐圧を十分に確保することが可能である。本実施形態では、終端構造としてリサーフ層（ｐ型層４）を示したが、図４、図５に示したガードリング層（ｐ型層１２）を用いても高耐圧を得ることができた。また、終端構造がリサーフ層であっても、ガードリング層であっても、オン抵抗は非常に低かった。
【００３６】
なお、本発明は上記実施形態に限定されることはない。例えば、縦型の高耐圧半導体素子に限らず、横型の高耐圧半導体素子等の様々な型の高耐圧半導体素子に対して本発明を適用することも可能である。また、スーパージャンクション構造におけるｐ型層１とｎ型層２とを入れ換えて配置しても良く、この場合にもＯＦＦ状態においてスーパージャンクション構造はその最外周部分においても完全空乏化し高耐圧特性を示すようになる。
その他、本発明の趣旨を逸脱しない範囲で種々変形して実施することが可能である。
【００３７】
【発明の効果】
本発明により、スーパージャンクション構造を有する半導体素子の高耐圧化を実現することが可能である。
【図面の簡単な説明】
【図１】  本発明の第１の実施形態に係るスーパージャンクション構造を有する縦型ダイオードの構造を示す上面図。
【図２】  図１の破線ＡＡ´に沿った面における断面図。
【図３】  図１に示す縦型ダイオードの漏れ電流特性を示す特性図。
【図４】  本発明の第２の実施形態に係るスーパージャンクション構造を有する縦型ダイオードの構造を示す上面図。
【図５】  図４の破線ＢＢ´に沿った面における断面図。
【図６】  本発明の第３の実施形態に係るスーパージャンクション構造を有する縦型のプレーナ型ＭＯＳ構造素子を示す断面斜視図。
【図７】  本発明の第４の実施形態に係るスーパージャンクション構造を有する縦型のトレンチ型ＭＯＳ構造素子を示す断面斜視図。
【符号の説明】
１…ストライプ状のｐ型層
２…ストライプ状のｎ型層
３…高濃度のｐ型層
４…低濃度のｐ型層（リサーフ層）
５…低濃度のｎ型層
６…高濃度のｎ型ストッパー層
７…絶縁膜
８…アノード電極
９…ストッパー電極
１０…高濃度のｎ型層
１１…カソード電極
１２…高濃度のｐ型層（ガードリング層）
１３、２３…ｐ型ベース層
１４、２４…ｎ型ソース層
１５…ｎ型ドレイン層
１６、２６…ゲート絶縁膜
１７、２７…ゲート電極
２８…トレンチ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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