(57)【特許請求の範囲】
【請求項１】
与えられたデジタル信号をアナログ信号に変換するＤ／Ａ変換器であって、
複数の容量素子と、これら複数の容量素子の接続状態を切り換えるスイッチ部と、を備え、
前記スイッチ部は、
第１の期間に、前記デジタル信号に基づいて、前記各容量素子を複数の所定の基準電圧源のいずれかに接続することにより、接続された所定基準電圧に対応する電荷を前記各容量素子に保持するとともに、
第２の期間に、前記各容量素子の全てを演算増幅器の入力端子と出力端子との間に並列に接続するようになっていることを特徴とするＤ／Ａ変換器。
【請求項２】
与えられたデジタル信号をアナログ信号に変換するＤ／Ａ変換器であって、
第１の複数の容量素子と、第２の複数の容量素子と、前記第１の複数の容量素子の接続状態を切り換える第１のスイッチ部と、前記第２の複数の容量素子の接続状態を切り換える第２のスイッチ部と、を備え、
前記第１のスイッチ部は、
第１の期間に、前記デジタル信号に基づいて、前記第１の各容量素子を複数の所定の基準電圧源のいずれかに接続することにより、接続された所定基準電圧に対応する電荷を前記第１の各容量素子に保持するとともに、
第２の期間に、前記第１の複数の容量素子の全てを演算増幅器の反転入力端子と非反転出力端子との間に並列に接続するようになっており、
前記第２のスイッチ部は、
第１の期間に、前記デジタル信号に基づいて、前記第２の各容量素子を複数の所定の基準電圧源のいずれかに接続することにより、接続された所定基準電圧に対応する電荷を前記第２の各容量素子に保持するとともに、
第２の期間に、前記第２の複数の容量素子の全てを前記演算増幅器の非反転入力端子と反転出力端子との間に並列に接続するようになっていることを特徴とするＤ／Ａ変換器。
【請求項３】
請求項１および２のいずれかにおいて、
前記複数の容量素子の容量値は、小さなものから大きなものまで、順に２倍の大きさになっていくように設定されていることを特徴とするＤ／Ａ変換器。
【請求項４】
請求項１および２のいずれかにおいて、
前記複数の容量素子の容量値が、同一の値に設定されていることを特徴とするＤ／Ａ変換器。
【請求項５】
請求項１、２、３および４のいずれかにおいて、
前記演算増幅器の出力端子と入力端子との間に、ローパス特性を有するように容量素子を設けたことを特徴とするＤ／Ａ変換器。
【請求項６】
所定のサンプリング周波数でサンプリングされたデジタル信号をアナログ信号に変換するデルタシグマ型Ｄ／Ａ変換器であって、
前記デジタル信号を補間して、前記サンプリング周波数より高い周波数の第２のデジタル信号に変換するデジタルインターポレーションフィルタと、
該第２のデジタル信号をノイズシェーピングして、より低ビット数の第３のデジタル信号に変換するデジタルデルタシグマ変調器と、
デジタル・アナログ変換を行うＤ／Ａ変換器と、を備え、
該Ｄ／Ａ変換器は、
複数の容量素子と、これら複数の容量素子の接続状態を切り換えるスイッチ部と、を備え、前記スイッチ部は、第１の期間に、前記第３のデジタル信号に基づいて、前記各容量素子を複数の所定の基準電圧源のいずれかに接続することにより、接続された所定基準電圧に対応する電荷を前記各容量素子に保持するとともに、第２の期間に、前記各容量素子の全てを演算増幅器の入力端子と出力端子との間に並列に接続するようになっていることを特徴とするデルタシグマ型Ｄ／Ａ変換器。
【請求項７】
所定のサンプリング周波数でサンプリングされたデジタル信号をアナログ信号に変換するデルタシグマ型Ｄ／Ａ変換器であって、
前記デジタル信号を補間して、前記サンプリング周波数より高い周波数の第２のデジタル信号に変換するデジタルインターポレーションフィルタと、
該第２のデジタル信号をノイズシェーピングして、より低ビット数の第３のデジタル信号に変換するデジタルデルタシグマ変調器と、
デジタル・アナログ変換を行うＤ／Ａ変換器と、を備え、
該Ｄ／Ａ変換器は、
第１の複数の容量素子と、第２の複数の容量素子と、前記第１の複数の容量素子の接続状態を切り換える第１のスイッチ部と、前記第２の複数の容量素子の接続状態を切り換える第２のスイッチ部と、を備え、
前記第１のスイッチ部は、
第１の期間に、第３のデジタル信号に基づいて、前記第１の各容量素子を複数の所定の基準電圧源のいずれかに接続することにより、接続された所定基準電圧に対応する電荷を前記第１の各容量素子に保持するとともに、第２の期間に、前記第１の複数の容量素子の全てを演算増幅器の反転入力端子と非反転出力端子との間に並列に接続するようになっており、前記第２のスイッチ部は、第１の期間に、前記第３のデジタル信号と逆の極性の第４のデジタル信号に基づいて、前記第２の各容量素子を複数の所定の基準電圧源のいずれかに接続することにより、接続された前記所定基準電圧に対応する電荷を前記第２の各容量素子に保持するとともに、第２の期間に、前記第２の複数の容量素子の全てを前記演算増幅器の非反転入力端子と反転出力端子との間に並列に接続するようになっていることを特徴とするデルタシグマ型Ｄ／Ａ変換器。
【請求項８】
請求項６および７のいずれかにおいて、
前記デジタルデルタシグマ変調器と前記Ｄ／Ａ変換器との間に、ダイナミックエレメントマッチングを備えたことを特徴とするデルタシグマ型Ｄ／Ａ変換器。
【請求項９】
請求項６、７および８のいずれかにおいて、
前記複数の容量素子の容量値が、同一の値に設定されていることを特徴とするデルタシグマ型Ｄ／Ａ変換器。
【請求項１０】
請求項６、７、８および９のいずれかにおいて、
前記デジタルデルタシグマ変調器のフィードバックループが、１より大きいゲインを有するように構成されていることを特徴とするデルタシグマ型Ｄ／Ａ変換器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、オーディオ機器等の分野での信号処理に用いられるデジタル信号をアナログ信号に変換するＤ／Ａ変換器に係わり、特に、低消費電力のスイッチト・キャパシタ型Ｄ／Ａ変換器やこれを用いたデルタシグマ型Ｄ／Ａ変換器に関する。
【０００２】
【従来の技術】
一般に、半導体集積回路の製造においては、抵抗、ダイオード等の回路素子よりキャパシタの製造が容易であるため、デジタル信号を用いて、バイナリー比等の所定の容量比である容量値を有する複数の容量素子の電荷蓄積、電荷転送を制御し、所望のアナログ信号を生成するスイッチト・キャパシタ型Ｄ／Ａ変換器がＤ／Ａ変換器を使用する際には頻繁に用いられる。
【０００３】
図１に、従来のスイッチト・キャパシタ型Ｄ／Ａ変換器の回路例を示す。
このスイッチト・キャパシタ型Ｄ／Ａ変換器は、出力端子と反転入力端子とが接続された電圧フォロア機能を有する演算増幅器１０と、容量素子Ｃ1 〜Ｃi と、各容量素子Ｃ1 〜Ｃi の両端に接続されたスイッチＳＷ１〜ＳＷｉと、２種類の基準電圧源（Ｖr+、Ｖr-）のいずれかに接続するスイッチＳＷＧ１〜ＳＷＧｉと、２種類のクロックφ１、φ２を供給するためのクロック供給部２０とを備えている。
【０００４】
なお、図３に示すようにクロック供給部２０から供給される２種類のクロックφ１、φ２は、夫々、ローレベルとハイレベルとを所定間隔で繰り返すようなクロックであって、一方がハイレベルとき他方はローレベルとなって、互いのクロックのハイレベル部は重複しない。
【０００５】
スイッチＳＷ１〜ＳＷｉはφ１がハイレベルの時閉状態となって、これ以外の時には開状態となり、これを符号φ１で示している。また、ＳＷＧ１〜ＳＷＧｉはデジタルデータＳｉの極性（＋１または−１）に応じて、基準電圧源（Ｖr＋、Ｖｒ−）のいずれかに接続し、φ２がハイレベルでＳｉの極性が「＋１」の時には基準電圧源（Ｖr＋）に接続し（符号Ｓｉ・φ２で示す）、一方、φ２がハイレベルでＳｉの極性が「−１」の時には基準電圧源（Ｖｒ−）に接続する（符号Ｓｉｂ・φ２で示す（以下添字ｂは論理反転を表現する））。
【０００６】
さて、この回路の動作を説明する。まず、φ１がハイレベルの時、ＳＷ１〜ＳＷｉが閉状態となり全容量素子Ｃ1 〜Ｃi の両側の端子が接地される。次に、φ２がハイレベルの時、ＳＷ１〜ＳＷｉが開状態となるとともに、ＳＷＧ１〜ＳＷＧｉの動作によって、デジタルデータＳ1 からＳi の極性（＋１または−１）に応じて、容量素子Ｃ1 〜Ｃi の左側の端子が基準電圧源Ｖr+またはＶr-に接続される。
【０００７】
この結果、容量素子間で電荷の分配が起こり、この時、電荷保存則よりノードＶa （演算増幅器１０の非反転入力端子位置）での電荷の総和はゼロになるので、次式（１）が成立する。
【０００８】
（Ｖa −Ｓi ・Ｖr ）・Ｃi ＋（Ｖa −Ｓi-1 ・Ｖr ）・Ｃi-1 ＋…＋（Ｖa −Ｓ1 ・Ｖr ）・Ｃ1 ＝０  （１）（但し、Ｖr はＶr+の絶対値またはＶr-の絶対値を示す（以下同様））。
【０００９】
式（１）において、Ｃ1 からＣi の容量値がバイナリー比、即ち、「Ｃi ＝２・Ｃi-1 、…、Ｃ2 ＝２・Ｃ1 」となっていれば、次式（２）が導かれる。
（Ｖa −Ｓi ・Ｖr ）・Ｃi ・２i-1 ＋（Ｖa −Ｓi-1 ・Ｖr ）・Ｃ1 ・２i-2 ＋…＋（Ｖa −Ｓi ・Ｖr ）・Ｃ1 ＝０  （２）
Ｄ／Ａ変換の出力（ＯＵＴ）は、演算増幅器のフォロア動作によりＶa と等しくなるので、結局、電圧ＯＵＴは次式（３）で与えられる。
【００１０】
ＯＵＴ＝Ｖr ・（Ｓi ・２i-1 ＋Ｓi-1 ・２i-2 ＋…＋Ｓ1 ）／（２i −１）（３）
以上動作説明したように、式（３）によれば、図１に示したスイッチト・キャパシタ回路はｉビットのＤ／Ａ変換機能を有する。
【００１１】
ところで、このスイッチト・キャパシタ型Ｄ／Ａ変換器では、図１に点線で示すような寄生容量ＣP がノードＶa に存在するものとすると、式（２）の左辺に「Ｖa ・ＣP 」なる項が加わり、Ｄ／Ａ変換誤差が生じてしまう。実際に、演算増幅器１０の入力容量等の寄生容量ＣP は必ず存在するので、図１に示した従来技術によれば、寄生容量ＣP の影響を受けてしまい精度のよいＤ／Ａ変換器を実現することは難しい。
【００１２】
なお、この種のスイッチト・キャパシタ型Ｄ／Ａ変換器の参考文献としては、「R.  van  de  Plassche, “Integrated Analog-to-digital and digital-to-analog converters," Kluwer Academic Publishers, 1994,pp.229 」、「Y.P. Tsividis, “A Segmented u-255 Law PCM Voice Encode Utilizing NMOS technology," IEEEJ. Of solid-state circuits, vol.SC-11,PP.740-747,Dec.1976」等の文献が挙げられる。
【００１３】
さて、図１に示した従来技術の問題を解決するものとして、従来から図２に示すようなスイッチト・キャパシタ型Ｄ／Ａ変換器が用いられていた。
このスイッチト・キャパシタ型Ｄ／Ａ変換器は、出力端子と反転入力端子と間に容量素子Ｃtot とスイッチＳＡ２とが接続された演算増幅器１１と、容量素子Ｃ1 〜Ｃi と、容量素子Ｃ1 〜Ｃi と演算増幅器１１の反転入力端子との間に接続されたスイッチＳＡ１と、各容量素子Ｃ1 〜Ｃi の両端に接続されたスイッチＳＲ１〜ＳＲｉと、２種類の基準電圧源（Ｖr+、Ｖr-）のいずれかに接続するスイッチＳＲＧ１〜ＳＲＧｉと、２種類のクロックφ１、φ２を供給するためのクロック供給部２１とを備えている。
【００１４】
なお、クロック供給部２１から供給される２種類のクロックφ１、φ２は、クロック供給部２０から供給されるものと変わりはない。スイッチＳＲ１〜ＳＲｉは、容量素子Ｃ1 〜Ｃi の右側に接続されφ１がハイレベルの時閉状態となって、これ以外の時には開状態となるスイッチ（これを符号φ１で示す）と、容量素子Ｃ1 〜Ｃi の左側に接続されφ２がハイレベルの時閉状態となって、これ以外の時には開状態となるスイッチ（これを符号φ２で示す）とからなる。
【００１５】
また、ＳＲＧ１〜ＳＲＧｉはデジタルデータＳｉの極性（＋１または−１）に応じて、基準電圧源（Ｖr+、Ｖr-）のいずれかに接続し、φ１がハイレベルでＳｉの極性が「＋１」の時には基準電圧源（Ｖr+）に接続し（符号Ｓｉ・φ１で示す）、一方、φ１がハイレベルでＳi の極性が「−１」の時には基準電圧源（Ｖr-）に接続する（符号Ｓi ｂ・φ１で示す）。
【００１６】
さらに、スイッチＳＡ１、ＳＡ２は夫々、φ２、φ１がハイレベルの時に閉状態となって、これ以外の場合には、開状態となる。
さて、この回路の動作を説明する。まず、φ１がハイレベルの時、スイッチＳＡ２およびスイッチＳＲ１〜ＳＲｉの右側のスイッチが閉状態となり全容量素子Ｃ１〜Ｃｉの右側の端子が接地される。また、ＳＲＧ１〜ＳＲＧｉの動作によって、デジタルデータＳ１からＳｉの極性（＋１または−１）に応じて、容量素子Ｃ１〜Ｃｉの左側の端子が基準電圧源Ｖｒ＋またはＶｒ−に接続され、基準電圧に応じた電荷が蓄積される。
【００１７】
この時、スイッチＳＡ２の動作によって、演算増幅器１１の出力端子（ＯＵＴ）と反転入力端子とが短絡するので帰還容量素子Ｃtot の電荷はゼロとなる。  次に、φ２がハイレベルになると、容量素子Ｃ1 〜Ｃi の左側の端子が接地されるとともに、スイッチＳＡ１が閉状態になり、容量素子Ｃ1 〜Ｃi の右側の端子と演算増幅器１１の反転入力端子とが接続される。
【００１８】
ここで、反転入力端子は演算増幅器１１の負帰還動作によって仮想接地状態にあるので、先にφ１がローレベルになってからφ２がハイレベルになって容量素子Ｃ1 〜Ｃi に蓄積された電荷は全て容量素子Ｃtot に転送される。このような動作によって、次式（４）が成立する。
【００１９】
Ｖr ・（Ｓi ・Ｃi ＋Ｓi-1 ・Ｃi-1 ＋…＋Ｓ1 ・Ｃ1 ）＝ＯＵＴ・Ｃtot （４）
式（４）において、Ｃ1 からＣi の容量値がバイナリー比になっていて、かつ、Ｃtot ＝Ｃi ・（２i −１）ならば、次式（５）が導かれる。
【００２０】
Ｖr ・（Ｓi ・Ｃ1 ・２i-1 ＋Ｓi-1 ・Ｃ1 ・２i-2 ＋…＋Ｓ1 ・Ｃ1 ）＝ＯＵＴ・Ｃ1 ・（２i −１）（５）
さらに、式（５）より次式（６）が導かれる。
【００２１】
ＯＵＴ＝Ｖr ・（Ｓi ・２i-1 ＋Ｓi-1 ・２i-2 ＋…＋Ｓ1 ）／（２i −１）
（６）
以上説明したように、式（６）によれば、図２に示したスイッチト・キャパシタ回路は、ｉビットのＤ／Ａ変換機能を有することが分かり、このスイッチト・キャパシタ回路では、演算増幅器１１の反転入力端子は常に仮想接地状態なので、寄生容量に蓄えられる電荷はφ１がハイレベルの時とφ２がハイレベルの時とで等しく、寄生容量の影響を受けないことが分かる。
【００２２】
ところで、式（５）は理想の容量比の場合に成立する式であるが、実際には容量比が理想値となるように容量素子を製造することは困難であるので、容量比の相対精度（ミスマッチ）がＤ／Ａ変換誤差を発生させてしまう。また、一般に、半導体集積回路においては、容量比の相対精度は容量値の平方根に反比例する、即ち、容量値が大きな程、相対精度が小さくなりＤ／Ａ変換誤差も少なくなることが知られている。
【００２３】
また、図２に示すスイッチト・キャパシタ型Ｄ／Ａ変換器では、容量素子Ｃ1 〜Ｃi に蓄えられた電荷は、仮想接地点を通って容量素子Ｃtot に転送されるので、演算増幅器１１がその転送分の電荷の供給動作を行うことになる。したがって、Ｄ／Ａ変換誤差を少なくするために容量素子Ｃ1 〜Ｃi の容量値を増加すると、演算増幅器が供給動作を行う電荷も増えてしまい、一般に演算増幅器の消費電流はこの供給電荷によって定まるため、図２に示すスイッチト・キャパシタ型Ｄ／Ａ変換器では、低消費電流で精度の良いＤ／Ａ変換器を実現することは難しい。
【００２４】
なお、この種のスイッチト・キャパシタ型Ｄ／Ａ変換器の参考文献としては、「USP5,162,801、USP5,008,674、USP4,616,212、USP4,384,277」等の米国特許や「R.  Gregorian  et.  al.,  “Switched-capacitor  circuit  design,"  Proc.IEEE, vol.71,pp.941-966,Aug.1983.」等が挙げられる。
【００２５】
次に、図４を参照して、従来の低消費電力タイプのデルタシグマ型Ｄ／Ａ変換器について説明する。
このデルタシグマ型Ｄ／Ａ変換器は、入力されるデジタル信号（Ｄｉｎ）を補間するデジタルインターポレーションフイルタ４００と、デジタル信号のデルタシグマ変調を行うデジタルデルタシグマ変調器４１０と、ダイナミックエレメントマッチング４２０と、電流モードＤ／Ａ変換器４３０と、ディザを付加可能な加算部４４０とを有している。
【００２６】
デジタル信号（Ｄｉｎ）としてＦｓレート（サンプリングレート：通常４４．１（ｋＨｚ））、１８ビットのデータが入力されると、デジタルインターポレーションフィルタ４００によって、折り返し（ａｌｉａｓ）を防止（ａｎｔｉ−ａｌｉａｓ）しながら、Ｆｏｓレート（オーバーサンプリングレート：通常６４ｆｓ程度）のデジタル信号が出力されるように補間が行われる。
【００２７】
次に、Ｆｏｓレート、１８ビットのデータは、デジタルデルタシグマ変調器４１０によってノイズ・シェイピングされて、サンプリングレートより高周波数で、より低分解能（４ビット程度）のデータへと量子化される。デジタルインターポレーションフイルタ４００およびデルタシグマ変調器４１０が理想的に製造されていれば、この量子化された信号を４ビットのＤ／Ａ変換器によってデジタル・アナログ変換を行ってアナログ信号にすれば良いが、アナログ素子を製造する際に生じる製造ミスマッチによって、１８ビット精度を確保する事はできないため、Ｄ／Ａ変換誤差によりノイズが発生する。
【００２８】
このため、アナログ素子製造のミスマッチにより発生するノイズを、元々入力されるデジタル信号が占有する帯域の外にシフトさせ、帯域内の信号対ノイズ比（Ｓ／Ｎ比）を向上するためのデジタル処理を行う必要がある。このような処理を行う処理部は通常、ダイナミック・エレメント・マッチング（ＤＥＭ）と称され、ＤＥＭの出力データは最終段に設けた４ビットＤ／Ａ変換器によってアナログ信号に変換される。図４に示す例では、デルタシグマ変調器４１０の出力を入力とするダイナミックエレメントマッチング４２０の出力データが電流モードＤ／Ａ変換器４３０によってＤ／Ａ変換される。なお、このＤＥＭ自体の構成は公知であり、その構成や動作内容も複雑であるので、ここでは本発明の理解容易化のため、ＤＥＭ自体の詳細な説明を行わない。
【００２９】
従来のデルタシグマＤ／Ａ変換器では、この４ビットＤ／Ａ変換器に演算増幅器を必要としない抵抗や電流源等で構成される電流モードＤ／Ａ変換器４３０を用いて低消費電力化を図っていた。そして、電流モードＤ／Ａ変換器４３０を構成する抵抗等の回路素子のミスマッチは、同程度のエリアを占有する容量素子のミスマッチの１０倍程度と大きい。
【００３０】
また、ＤＥＭは周期的な制御シーケンスで、後段に接続される電流モードＤ／Ａ変換器４３０の制御を行うので、この周期的制御により、回路素子のミスマツチが大きいとアナログ信号として不要なトーンを発生させてしまう。ここで、周期的な制御シーケンスとは、例えば、電流モードＤ／Ａ変換器４３０を構成する電流源と抵抗との組み合わせであるセグメントが複数設けられている場合、全てのセグメントを満遍なく使用するために、予め定めた周期的な使用パターンで各セグメントを使用していくこと等をいうが、ここでは詳細には説明しない。
【００３１】
以上説明したように、従来のデルタシグマＤ／Ａ変換器では消費電力が小さくても、トーンによりＳ／Ｎ比が劣化していた。このトーンを軽減するために、デルタシグマ変調器４１０の出力に、加算部４４０によってＭ系列信号等の疑似ランダム信号であるデイザを加えて、周期性を有する信号をランダム化することも提案されている。
【００３２】
この回路によれば、デイザを付加することはノイズを加えるのと等価であるため、トーンはなくなってもＳ／Ｎ比が劣化してしまうという問題があり、また、デイザを付加することは、製造コストを増加させる。結局、電流モードＤ／Ａ変換器を用いた従来のデルタシグマ型Ｄ／Ａ変換器では低消費電力と高Ｓ／Ｎは同時に実現できなかった。
【００３３】
なお、この種のデルタシグマ型Ｄ／Ａ変換器に関する文献としては、「R.T Baird et.al., “Linearity enhancement of multi-bit delta-sigma A/D AND D/A converters using data weighted averaging,"IEEE Tran.On Cir.And Sys.-II Vol.42,No.12,pp753-762.Dec.1995」「T.Hamasaki et.al.,“A 3V,22mW Mulit-bit current mode delta sigma DAC with 100dB dynamic range," IEEE Jou. Of solid-state circuits, Vol.31,No.12,pp.1888-1894,Dec.1996」等が挙げられる。
【００３４】
【発明が解決しようとする課題】
このように、図１に示す従来の回路によれば、寄生容量の影響を受けてＤ／Ａ変換誤差が大きくなるという問題があり、また、図２に示す従来の回路によれば、寄生容量の影響を受けなくすることはできても、消費電流が大きな回路になってしまう。
【００３５】
さらに、これらの問題を解決するために図４に示すような回路が提案されているものの、デイザを付加することはノイズを加えるのと等価であるため、トーンはなくなってもＳ／Ｎ比が劣化してしまうという問題があった。また、デイザを付加することは製造コストを増加させてしまう。
【００３６】
さらに、デルタシグマＤ／Ａ変換器を構成する電流モードＤ／Ａ変換器は一般に制御クロックのジッターに敏感であるという問題もあった。
本発明は上述した従来の未解決の課題を解決するためになされたもので、その目的は、寄生容量の影響を受けず、消費電流が少なく、高Ｓ／Ｎ比でＤ／Ａ変換を行うＤ／Ａ変換手段を提供する点にある。
【００３７】
【課題を解決するための手段】
上記目的を達成するため、請求項１に係る発明によれば、
与えられたデジタル信号をアナログ信号に変換するＤ／Ａ変換器であって、
複数の容量素子と、これら複数の容量素子の接続状態を切り換えるスイッチ部と、を備え、
前記スイッチ部は、
第１の期間に、前記デジタル信号に基づいて、前記各容量素子を複数の所定の基準電圧源のいずれかに接続することにより、接続された所定基準電圧に対応する電荷を前記各容量素子に保持するとともに、
第２の期間に、前記各容量素子の全てを演算増幅器の入力端子と出力端子との間に並列に接続するようになっていることを特徴とするＤ／Ａ変換器が提供される。
【００３８】
また、請求項２に係る発明によれば、
与えられたデジタル信号をアナログ信号に変換するＤ／Ａ変換器であって、
第１の複数の容量素子と、第２の複数の容量素子と、前記第１の複数の容量素子の接続状態を切り換える第１のスイッチ部と、前記第２の複数の容量素子の接続状態を切り換える第２のスイッチ部と、を備え、
前記第１のスイッチ部は、
第１の期間に、前記デジタル信号に基づいて、前記第１の各容量素子を複数の所定の基準電圧源のいずれかに接続することにより、接続された所定基準電圧に対応する電荷を前記第１の各容量素子に保持するとともに、
第２の期間に、前記第１の複数の容量素子の全てを演算増幅器の反転入力端子と非反転出力端子との間に並列に接続するようになっており、
前記第２のスイッチ部は、
第１の期間に、前記デジタル信号に基づいて、前記第２の各容量素子を複数の所定の基準電圧源のいずれかに接続することにより、接続された所定基準電圧に対応する電荷を前記第２の各容量素子に保持するとともに、
第２の期間に、前記第２の複数の容量素子の全てを前記演算増幅器の非反転入力端子と反転出力端子との間に並列に接続するようになっていることを特徴とするＤ／Ａ変換器が提供される。
【００３９】
また、請求項３に係る発明は、請求項１および２のいずれかにおいて、
前記複数の容量素子の容量値は、小さなものから大きなものまで、順に２倍の大きさになっていくように設定されていることを特徴とする。
【００４０】
さらに、請求項４に係る発明は、請求項１および２のいずれかにおいて、
前記複数の容量素子の容量値が、同一の値に設定されていることを特徴とする。なお、請求項３、４に記載した前記複数の容量素子には、第１および第２の複数の容量素子がともに含まれる。
【００４１】
さらにまた、請求項５に係る発明によれば、請求項１、２、３および４のいずれかにおいて、前記演算増幅器の出力端子と入力端子との間に、ローパス特性を有するように容量素子を設けたことを特徴とする。
【００４２】
また、以下のように本発明の他の態様であるデルタシグマ型のＤ／Ａ変換器も提供される。
即ち、請求項６に係る発明によれば、所定のサンプリング周波数でサンプリングされたデジタル信号をアナログ信号に変換するデルタシグマ型Ｄ／Ａ変換器であって、
前記デジタル信号を補間して、前記サンプリング周波数より高い周波数の第２のデジタル信号に変換するデジタルインターポレーションフィルタと、
該第２のデジタル信号をノイズシェーピングして、より低ビット数の第３のデジタル信号に変換するデジタルデルタシグマ変調器と、
デジタル・アナログ変換を行うＤ／Ａ変換器と、を備え、
該Ｄ／Ａ変換器は、
複数の容量素子と、これら複数の容量素子の接続状態を切り換えるスイッチ部と、を備え、前記スイッチ部は、第１の期間に、前記第３のデジタル信号に基づいて、前記各容量素子を複数の所定の基準電圧源のいずれかに接続することにより、接続された所定基準電圧に対応する電荷を前記各容量素子に保持するとともに、第２の期間に、前記各容量素子の全てを演算増幅器の入力端子と出力端子との間に並列に接続するようになっていることを特徴とするデルタシグマ型Ｄ／Ａ変換器が提供される。
【００４３】
また、請求項７に係る発明によれば、所定のサンプリング周波数でサンプリングされたデジタル信号をアナログ信号に変換するデルタシグマ型Ｄ／Ａ変換器であって、
前記デジタル信号を補間して、前記サンプリング周波数より高い周波数の第２のデジタル信号に変換するデジタルインターポレーションフィルタと、
該第２のデジタル信号をノイズシェーピングして、より低ビット数の第３のデジタル信号に変換するデジタルデルタシグマ変調器と、
デジタル・アナログ変換を行うＤ／Ａ変換器と、を備え、
該Ｄ／Ａ変換器は、
第１の複数の容量素子と、第２の複数の容量素子と、前記第１の複数の容量素子の接続状態を切り換える第１のスイッチ部と、前記第２の複数の容量素子の接続状態を切り換える第２のスイッチ部と、を備え、
前記第１のスイッチ部は、
第１の期間に、第３のデジタル信号に基づいて、前記第１の各容量素子を複数の所定の基準電圧源のいずれかに接続することにより、接続された所定基準電圧に対応する電荷を前記第１の各容量素子に保持するとともに、第２の期間に、前記第１の複数の容量素子の全てを演算増幅器の反転入力端子と非反転出力端子との間に並列に接続するようになっており、前記第２のスイッチ部は、第１の期間に、前記第３のデジタル信号と逆の極性の第４のデジタル信号に基づいて、前記第２の各容量素子を複数の所定の基準電圧源のいずれかに接続することにより、接続された前記所定基準電圧に対応する電荷を前記第２の各容量素子に保持するとともに、第２の期間に、前記第２の複数の容量素子の全てを前記演算増幅器の非反転入力端子と反転出力端子との間に並列に接続するようになっていることを特徴とするデルタシグマ型Ｄ／Ａ変換器が提供される。
【００４４】
また、請求項８に係る発明によれば、請求項６および７のいずれかにおいて、前記デジタルデルタシグマ変調器と前記Ｄ／Ａ変換器との間に、ダイナミックエレメントマッチングを備えたことを特徴とする。
【００４５】
さらに、請求項９に係る発明によれば、請求項６、７および８のいずれかにおいて、前記複数の容量素子の容量値が、同一の値に設定されていることを特徴とする。
【００４６】
さらにまた、請求項１０に係る発明によれば、請求項６、７、８および９のいずれかにおいて、
前記デジタルデルタシグマ変調器のフィードバックループが、１より大きいゲインを有するように構成されていることを特徴とする。
【００４７】
【発明の実施の形態】
以下、本発明の実施形態を図面を参照しつつ説明する。
図５に、本発明の実施の形態にかかるＤ／Ａ変換器の回路構成図を示す。
【００４８】
このＤ／Ａ変換器は、出力端子と反転入力端子とが容量素子Ｃfbで接続されるとともに、非反転入力端子が接地されている演算増幅器１００と、容量素子Ｃ1 〜Ｃi と、容量素子Ｃ1 〜Ｃi と演算増幅器１００の反転入力端子との間に接続されたスイッチＳＢと、各容量素子Ｃ1 〜Ｃi の右側の端子に接続されたスイッチＳＵ１〜ＳＵｉと、２種類の基準電圧源（Ｖr+、Ｖr-）のいずれかに接続するスイッチＳＵＧ１〜ＳＵＧｉと、各容量素子Ｃ1 〜Ｃi の左側の端子と演算増幅器１００の出力端子との間に接続されたスイッチＳＹ１〜ＳＹｉと、２種類のクロックφ１、φ２を供給するためのクロック供給部２００とを備えている。
【００４９】
なお、図３に示すようにクロック供給部２００から供給される２種類のクロックφ１、φ２は、夫々、ローレベルとハイレベルとを所定間隔で繰り返すようなクロックであって、一方がハイレベルとき他方はローレベルとなって、互いのクロックのハイレベル部は重複しない。
【００５０】
スイッチＳＵ１〜ＳＵｉはφ１がハイレベルの時閉状態となって、これ以外の時には開状態となり、これを符号φ１で示している。また、ＳＵＧ１〜ＳＵＧｉはデジタルデータＳｉの極性（＋１または−１）に応じて、基準電圧源（Ｖr＋、Ｖｒ−）のいずれかに接続し、φ１がハイレベルでＳｉの極性が「＋１」の時には基準電圧源（Ｖr＋）に接続し（符号Ｓｉ・φ１で示す）、一方、φ１がハイレベルでＳｉの極性が「−１」の時には基準電圧源（Ｖｒ−）に接続する（符号Ｓｉｂ・φ１で示す）。
【００５１】
スイッチＳＢおよびスイッチＳＹ１〜ＳＹｉは、φ２がハイレベルの時閉状態となって、これ以外の時には開状態となるスイッチ（これを符号φ２で示す）である。
【００５２】
さて、この回路の動作を説明する。まず、φ１がハイレベルの時、スイッチＳＵ１〜ＳＵｉが閉状態となり容量素子Ｃ1 〜Ｃi の右側の端子が接地される。さらに、スイッチＳＵＧ１〜ＳＵＧｉの動作によって、デジタルデータＳ1 からＳi の極性（＋１または−１）に応じて、容量素子Ｃ1 〜Ｃi の左側の端子が基準電圧源Ｖr+またはＶr-に接続され、容量素子Ｃ1 〜Ｃi は夫々の基準電圧に対応する電荷を保持する。
【００５３】
次に、φ２がハイレベルの時、スイッチＳＵ１〜ＳＵｉ、および、スイッチＳＵＧ１〜ＳＵＧｉが開状態となるとともに、スイッチＳＢおよびスイッチＳＹ１〜ＳＹｉが閉状態となって、容量素子Ｃ1 〜Ｃi が、演算増幅器１００の出力端子（出力電圧ＯＵＴ）と反転入力端子との間に並列に接続される。
【００５４】
すると、容量素子の間での電荷の分配が起こり、電荷保存則より次式（７）が成立することになる。
Ｖr ・（Ｓi ・Ｃi ＋Ｓi-1 ・Ｃi-1 ＋…＋Ｓ1 ・Ｃ1 ）＝ＯＵＴ・（Ｃi ＋Ｃi-1 ＋…Ｃ1 ）  （７）
式（７）において、Ｃ1 からＣi の容量値がバイナリー比、即ち、「Ｃi ＝２・Ｃi-1 、…、Ｃ2 ＝２・Ｃ1 」となっていれば、次式（８）が導かれる。
【００５５】
Ｖr ・（Ｓi ・Ｃ1 ・２i-1 ＋Ｓi-1 ・Ｃ1 ・２i-2 ＋…＋Ｓ1 ・Ｃ1 ）＝ＯＵＴ・Ｃ1 ・（２i −１）  （８）
この結果、出力端子に出力される電圧ＯＵＴは次式（９）のようになる。
【００５６】
ＯＵＴ＝Ｖr ・（Ｓi ・２i-1 ＋Ｓi-1 ・２i-2 ＋…＋Ｓ1 ）／（２i −１）（９）
以上動作説明したように、式（９）によれば、図５に示したスイッチト・キャパシタ回路はｉビットのバイナリー型のＤ／Ａ変換器となる。
【００５７】
なお、式（７）において、容量素子Ｃ1 〜Ｃi の容量値を同一とすると、「ＯＵＴ＝Ｖr ・（Ｓi ＋Ｓi-1 ＋…＋Ｓ1 ）／ｉ」となるため、容量素子Ｃ1 〜Ｃi の容量値を同一とすれば、ｉビットのリニアレベル型のＤ／Ａ変換器を実現できる。
【００５８】
また、演算増幅器１００の出力端子と反転入力端子との間に接続されている容量素子Ｃfbは、φ１がハイレベルの時に、前回のタイミングでのＤ／Ａ変換の結果を電圧として保持することによって演算増幅器１００が常に正常な動作レンジ内で動作することを維持させ、演算増幅器１００の出力が予測できないような電圧値となり、演算増幅器１００の動作が動作レンジ外となるのを防ぐのを防止している。また、このような容量素子Ｃfbは、後述するようなローパス特性をスイツチト・キャパシタ回路に与える。したがって、容量素子Ｃfbの容量値が小さいほど高周波数領域でフラットとなるＤ／Ａ変換特性が得られる。なお、容量素子Ｃfbを設けることは、Ｄ／Ａ変換の精度には何ら影響を及ぼさない。
【００５９】
この実施の形態によれば、以下に示すような効果が得られる。まず、このスイッチト・キャパシタＤ／Ａ変換器では、φ１がハイレベルの時、基準電圧源の電圧をサンプリングして保持する容量素子と、φ２がハイレベルの時、演算増幅器の入力端子・出力端子間に接続され負帰還ループを形成する容量素子とが兼用されるように構成されているので、図２で示した従来の技術のように、容量素子Ｃ1 〜Ｃi から容量素子Ｃfbへの電荷の転送を行う必要はなく、演算増幅器の電荷供給動作は行われない。したがって、この回路によれば、演算増幅器に必要な消費電流は、演算増幅器の熱雑音の仕様を満たすための最低限の消費電流で十分であり、消費電流の小さなＤ／Ａ変換器を実現可能になる。
【００６０】
また、前述したように、容量素子の容量値を大きくすればミスマッチは減ってＤ／Ａ変換の精度は向上するため、容量素子の容量値を大きくしてＤ／Ａ変換の精度を向上することが可能となる。この際、容量素子の容量値を大きくしても、演算増幅器は電荷供給動作を行わないので、消費電流を少なくしつつＳ／Ｎ比の高くしてＤ／Ａ変換を行うＤ／Ａ変換器を実現できる。
【００６１】
さらに、この実施の形態によれば、スイツチト・キャパシタ回路におけるＳ／Ｎの劣化要因である「ｋＴ／Ｃノイズ」も消費電流を増加させずに減少させることができる。この「ｋＴ／Ｃノイズ」は、スイッチの熱雑音によって発生するノイズであって、その大きさは容量素子の容量値に反比例するため、容量素子の容量値が大きいほど「ｋＴ／Ｃノイズ」は小さくなる。よって、この実施の形態によれば、演算増幅器の消費電流を増加させずに「ｋＴ／Ｃノイズ」を減らすことが可能となる。
【００６２】
さらにまた、この実施の形態によれば、演算増幅器の反転入力端子は仮想接地状態になるため、常に一定の電圧になっていて、寄生容量の影響も受けない。
次に、図６を参照して、本発明の他の実施の形態にかかるＤ／Ａ変換器について説明する。
【００６３】
この実施の形態は、全差動型の演算増幅器を用いている点に特徴がある。
前述した図５に示す回路は、いわゆるシングルエンド（片側）型の演算増幅器を用いたＤ／Ａ変換器であるが、実際に、デルタシグマ型Ｄ／Ａ変換器のようなデジタル回路とアナログ回路とが混在したものを半導体集積回路として実現する場合には、デジタル・ノイズ等のコモンモードノイズを除去する必要があり、このコモンモードノイズを除去するために全差動型の回路構成にしている。
【００６４】
また、デルタシグマ型Ｄ／Ａ変換器では、図５に示す回路のように、バイナリー型のＤ／Ａ変換器ではなく、ダイナミック・エレメント・マッチングを用いる都合により、各ビットが等しい重みを有するリニアレベル型のＤ／Ａ変換器が用いられる場合がある。そこで、このリニアレベル型のＤ／Ａ変換器の実現例につて説明する。
【００６５】
このＤ／Ａ変換器は、非反転出力端子（ＯＵＴ＋）と反転入力端子とが容量素子Ｃfb（＝３０・Ｃ1 ）で接続されるとともに、反転出力端子（ＯＵＴ−）と非反転入力端子とが容量素子Ｃfb（＝３０・Ｃ1 ）で接続されている演算増幅器１１０と、非反転出力側（図面左側）の１５個の容量素子Ｃ1 と、反転出力側（図面右側）の１５個の容量素子Ｃ1 と、非反転出力側の各容量素子Ｃ1 と演算増幅器１１０の反転入力端子との間に接続されたスイッチＳＣ１と、反転出力側の各容量素子Ｃ1 と演算増幅器１１０の非反転入力端子との間に接続されたスイッチＳＣ２と、非反転出力側の各容量素子Ｃ1 の右側の端子に接続されたスイッチＳＶ１〜ＳＶ１５と、反転出力側の各容量素子Ｃ1 の左側の端子に接続されたスイッチＳＸ１〜ＳＸ１５と、２種類の基準電圧源（Ｖr+、Ｖr-）のいずれかに接続するスイッチＳＶＧ１〜ＳＶＧ１５と、非反転出力側の各容量素子Ｃ1 の左側の端子と演算増幅器１００の非反転出力端子との間に接続されたスイッチＳＺ１〜ＳＺ１５と、２種類の基準電圧源（Ｖr+、Ｖr-）のいずれかに接続するスイッチＳＸＧ１〜ＳＸＧ１５と、反転出力側の各容量素子Ｃ１の右側の端子と演算増幅器１１０の反転出力端子との間に接続されたスイッチＳＤ１〜ＳＤ１５と、２種類のクロックφ１、φ２を供給するためのクロック供給部２１０とを備えていて、全差動型で１５レベルのリニアレベル型のＤ／Ａ変換器である。
【００６６】
なお、図３に示すようにクロック供給部２１０から供給される２種類のクロックφ１、φ２は、夫々、ローレベルとハイレベルとを所定間隔で繰り返すようなクロックであって、一方がハイレベルとき他方はローレベルとなって、互いのクロックのハイレベル部は重複しない。
【００６７】
スイッチＳＶ１〜ＳＶ１５、および、スイッチＳＸ１〜ＳＸ１５はφ１がハイレベルの時閉状態となって、これ以外の時には開状態となり、これを符号φ１で示している。
【００６８】
また、ＳＶＧ１〜ＳＶＧ１５はデジタルデータＳｉ（ｉ＝１〜１５）の極性（＋１または−１）に応じて、基準電圧源（Ｖr＋、Ｖｒ−）のいずれかに接続し、φ１がハイレベルでＳｉの極性が「＋１」の時には基準電圧源（Ｖr＋）に接続し（符号Ｓｉ・φ１で示す）、一方、φ１がハイレベルでＳｉの極性が「−１」の時には基準電圧源（Ｖｒ−）に接続する（符号Ｓｉｂ・φ１で示す）。
【００６９】
同様に、ＳＸＧ１〜ＳＸＧ１５はデジタルデータＳｉ（ｉ＝１〜１５）の極性（＋１または−１）に応じて、基準電圧源（Ｖr＋、Ｖｒ−）のいずれかに接続し、φ１がハイレベルでＳｉの極性が「＋１」の時には基準電圧源（Ｖｒ−）に接続し（符号Ｓｉ・φ１で示す）、一方、φ１がハイレベルでＳｉの極性が「−１」の時には基準電圧源（Ｖr＋）に接続する（符号Ｓｉｂ・φ１で示す）。
【００７０】
スイッチＳＣ１、ＳＣ２、およびスイッチＳＺ１〜ＳＺ１５、ＳＤ１〜ＳＤ１５は、φ２がハイレベルの時閉状態となって、これ以外の時には開状態となるスイッチ（これを符号φ２で示す）である。
【００７１】
この回路の動作を説明すると、まず、φ１がハイレベルの時、スイッチＳＶ１〜ＳＶ１５およびＳＸ１〜ＳＸ１５が閉状態となり、非反転出力側の各容量素子Ｃ1 の右側の端子、および、反転出力側の各容量素子Ｃ1 の左側の端子が接地される。さらに、スイッチＳＶＧ１〜ＳＶＧ１５およびスイッチＳＸＧ１〜ＳＸＧ１５の動作によって、デジタルデータＳ1 からＳ15の極性（＋１または−１）に応じて、非反転出力側の各容量素子Ｃ1 の左側の端子および反転出力側の各容量素子Ｃ1 が基準電圧源Ｖr+またはＶr-に接続され、各容量素子Ｃ1 は夫々の基準電圧に対応する電荷を保持する。
【００７２】
次に、φ２がハイレベルの時、スイッチＳＶＧ１〜ＳＶＧ１５、ＳＸＧ１〜ＳＸＧ１５、ＳＶ１〜ＳＶ１５、ＳＸ１〜ＳＸ１５が開状態となるとともに、スイッチＳＣ１、ＳＣ２、ＳＺ１〜ＳＺ１５、ＳＤ１〜ＳＤ１５が閉状態となって、非反転出力側の各容量素子Ｃ1 が、演算増幅器１１０の非反転出力端子と反転入力端子との間に並列に接続されとともに、反転出力側の各容量素子Ｃ1 が、演算増幅器１１０の反転出力端子と非反転入力端子との間に並列に接続される。
【００７３】
すると、容量素子の間での電荷の分配が起こり、電荷保存則より式（７）より以下の式が成立することになる。即ち、式（７）において、１５個の容量素子Ｃ1 からＣ15がＣ1 なる同一の容量を有するとして、Ｃfbを無視すると、非反転出力側のスイッチト・キャパシタ回路で次式（１０）が成立する。
【００７４】
Ｖr ・（Ｓ15・Ｃ1 ＋Ｓ14・Ｃ1 ＋…＋Ｓ1 ・Ｃ1 ）＝ＯＵＴ＋・Ｃ1 ・１５
（１０）
式（１０）より、非反転出力端子から出力される出力電圧ＯＵＴ＋は次式（１１）で与えられることになる。
【００７５】
ＯＵＴ＋＝Ｖr ・（Ｓ15＋Ｓ14＋…＋Ｓ1 ）／１５  （１１）
これは１５レベルのリニアレベル型のＤ／Ａ変換動作を実現していることを意味する。また、図６に示すように、反転出力側の容量素子のスイッチングを制御しているデジタル・データが、非反転出力側と逆極性になっているので、式（１１）と同様に、反転出力端子から出力される出力電圧ＯＵＴ−は次式（１２）で求められる。
【００７６】
ＯＵＴ−＝−Ｖr ・（Ｓ15＋Ｓ14＋…＋Ｓ1 ）／１５  （１２）
全差動回路では、非反転出力端子から出力される電圧と反転出力端子から出力される出力電圧との差（差動出力）が実際の出力信号となり、ここで差動出力をＯＵＴとすると、ＯＵＴは以下のように定まる。
【００７７】
ＯＵＴ＝（ＯＵＴ＋）−（ＯＵＴ−）＝２Ｖr ・（Ｓ15＋Ｓ14＋…＋Ｓ1 ）／１５  （１３）
式（１１）、式（１２）のシングルエンド（片側）回路の出力と比ベると、全差動回路では信号振幅が６ｄＢ増加していることがわかる。これにより、演算増幅器が発生する熱雑音のＳ／Ｎに対する影響は６ｄＢ改善される。言い換えれば、Ｓ／Ｎを維持したままで、演算増幅器の消費電流を半分にすることができる。
【００７８】
なお、非反転出力側および反転出力側の各容量素子の容量値をバイナリー比として、バイナリー型のＤ／Ａ変換器を実現することも可能である。この場合、出力は、「ＯＵＴ＝２・Ｖr ・（Ｓi ・２i-1 ＋Ｓi-1 ・２i-2 ＋…＋Ｓ1 ）／（２i −１）」となる。
【００７９】
また、前述したように、本発明によるスイッチト・キャパシタＤ／Ａ変換器はローパス特性を有する。図５の回路の帰還キャパシタＣfbは図６では３０・Ｃ1 なる容量値としている。帰還キャパシタの影響を含めて、式（１０）を式（１３）のように全差動型にして書き直すと、次式（１４）のようになる。
【００８０】
ＯＵＴ〔ｎ−１〕・３０Ｃ1 ＋２Ｖr ・（Ｓ15＋Ｓ14＋…＋Ｓ1 ）・Ｃ1 ＝ＯＵＴ〔ｎ〕・（３０Ｃ1 ＋１５Ｃ1 ）  （１４）
ここでＯＵＴ［ｎ−１］は、周期的に行うＤ／Ａ変換の前周期の変換結果を示す。式（１４）でＯＵＴ〔ｎ−１］＝ＯＵＴ・Ｚ-1としてＺ変換表示してＺ関数を解くと、次式（１５）のようになる。
【００８１】
ＯＵＴ＝２Ｖr ・（（Ｓ15＋Ｓ14＋…＋Ｓ1 ）／１５）・（  １／（３−２・Ｚ-1））  （１５）
式（１３）のＤ／Ａ変換結果にローパス特性を有する項「１／（３−２・Ｚ-1）」が乗算されていることが分かり、前周期のＤ／Ａ変換結果を保持するための帰還キャパシタＣfbを設けることによって、ローパス特性を得ることが可能になる。
【００８２】
例えば、スイッチト・キャパシタＤ／Ａ変換器のサンプリング周波数を４４．１（ｋＨｚ）・６４＝２．８２２４（ＭＨｚ）とすると式（１５）は、カットオフ周波数１５０（ｋＨｚ）の１次ローパスフィルタ特性を有する。このカットオフ周波数は以下のようにして求まる。
【００８３】
即ち、式（１５）の「１／（３−２・Ｚ-1）」なる項によるローパス特性のカットオフ周波数Ｆｃは、「３−２・Ｚ-1  （１６）」なる式（１６）の解を求めることにより与えられる。また、式（１６）を「Ｚ≒１＋ｓ／Ｆｏｓ  （１７）（Ｆｏｓはオーバーサンプリング周波数）」のように近似し、ｓ領域の式に変換することによってＦｓは求まる。式（１６）、（１７）より、「ｓ＝Ｆｏｓ／３（１８）」となるので、式（１８）より、「Ｆｃ＝ｓ・Ｆｏｓ／（２・π）＝ｓ・Ｆｏｓ／（２・π・３）」となる。これにＦｏｓ＝２．８２４４（ＭＨｚ）を代入すると、Ｆｃ＝１４９．７（ＫＨｚ）となる。
【００８４】
また、デルタシグマ型Ｄ／Ａ変換器ではオーバーサンプリングを行っているので、このローパス特性は信号処理を行っている周波数帯域には影響を与えない。また、本発明の実施形態のように、高周波数領域での量子化ノイズを除去するために、帰還キャパシタＣfbの容量値を大きくして、このローパス特性を利用することも可能であり、この場合でも消費電流の増加を招かない。
【００８５】
次に、図７、８を参照して、本発明の他の実施の形態にかかるデルタシグマ型Ｄ／Ａ変換器について説明する。
図７は、本発明の実施の形態であるデルタシグマ型Ｄ／Ａ変換器の回路図である。このデルタシグマ型Ｄ／Ａ変換器は、所定のサンプリング周波数でサンプリングされたデジタル信号を補間して、サンプリング周波数より高い周波数のデジタル信号に変換するデジタルインターポレーションフィルタ７００と、補間処理されたデジタル信号をノイズシェーピングして、より低ビット数（低分解能）の１５レベルのデジタル信号に変換する１５レベルデジタルデルタシグマ変調器７１０と、ＤＷＡ方式を採用したＤＷＡ方式ダイナミックエレメントマッチング７２０と、１５レベルのデジタル信号を入力可能な１５レベルスイッチトキャパシタフィルタＤ／Ａ変換器７３０と、を有している。
【００８６】
なお、１５レベルスイッチトキャパシタフィルタＤ／Ａ変換器７３０としては、図６に示したＤ／Ａ変換器や、図５に示したＤ／Ａ変換器（但し、Ｃ1 〜Ｃi の全容量素子の容量値を同一としたもの）を用いればよい。
【００８７】
このデルタシグマ型Ｄ／Ａ変換器では、まず、デジタルインターポレーションフィルタ７００がデジタル信号を補間して、サンプリング周波数より高い周波数の第２のデジタル信号に変換し、１５レベルデジタルデルタシグマ変調器７１０が該第２のデジタル信号をノイズシェーピングして、より低ビット数の第３のデジタル信号に変換し、さらに、ＤＷＡ方式ダイナミックエレメントマッチング７２０によってＤＥＭ処理されたデジタル信号を、１５レベルスイッチトキャパシタＤ／Ａ変換器７３０がＤ／Ａ変換を行う。
【００８８】
そして、１５レベルスイッチトキャパシタＤ／Ａ変換器７３０として図５に示したＤ／Ａ変換器を採用した場合（但しＣ1 〜Ｃi （ｉ＝１５））の夫々の容量値を同一とする）には、複数の容量素子（Ｃ1 〜Ｃi ）がφ１がハイレベルの時、デジタル信号に基づいて、所定基準電圧（Ｖr+、Ｖr-）に対応する電荷を保持し、スイッチＳＹ１〜ＳＹｉおよびスイッチＳＢが、φ２がハイレベルの時閉状態となって、各容量素子を演算増幅器１００の入力端子と出力端子との間に接続するので、演算増幅器１００による電荷供給動作が行われず、消費電力の少ない高精度のＤ／Ａ変換器を含んでなるデルタシグマ型Ｄ／Ａ変換器を実現することが可能になる。
【００８９】
また、１５レベルスイッチトキャパシタＤ／Ａ変換器７３０として図６に示したＤ／Ａ変換器を採用した場合には、非反転出力側および反転出力側の複数の容量素子の夫々がφ１がハイレベルの時、デジタル信号に基づいて、所定基準電圧（Ｖr+、Ｖr-）に対応する電荷を保持し、スイッチＳＣ１、ＳＣ２、ＳＺ１〜ＳＺ１５、ＳＤ１〜ＳＤ１５が、φ２がハイレベルの時閉状態となって、非反転出力側の容量素子を演算増幅器１１０の反転入力端子と非反転出力端子との間に接続とともに、反転出力側の容量素子を演算増幅器１１０の非反転入力端子と反転出力端子との間に接続するので、演算増幅器１１０による電荷供給動作が行われず、消費電力の少なく、演算増幅器の全差動動作によってＳ／Ｎ比を向上することを可能とする高精度のＤ／Ａ変換器を含んでなるデルタシグマ型Ｄ／Ａ変換器を実現することが可能になる。
【００９０】
また、図８には、１５レベルデジタルデルタシグマ変調器７１０の構成例を示している。この１５レベルデジタルデルタシグマ変調器７１０は３次のＳｏｄｉｎｉ  ｌｏｏｐ（ソディニループ）型と称されるもので、３次のループフィルタ８１０と、１５レベルの量子化を行う１５レベル量子化器８２０と、ゲイン８３０（増幅率Ｇ）を含むフィードバックループによるフィードバック値と入力とを加算する加算器８４０とを有する。ループフィルタ８１０において、８０１、８０２、８０３は夫々積分器、８０４、８０５、８０６、８０７は夫々係数Ｂ１、Ａ１、Ａ２、Ａ３の掛け算器、８０８は加算器である。
【００９１】
ここで、ゲイン８３０は、３次の負帰還ループを有するデルタシグマ変調器において、大振幅入力時の発振を防止するためには不可欠なものであるとともに、ゲインを設けることは、等価的に「１／Ｇ」なる増幅率の増幅器を入力部に設けることに相当する。したがって、「１／Ｇ」の値を調整して、例えばフィードバックループが１より大きいゲインを有するようにして、最終段の１５レベルスイッチトキャパシタＤ／Ａ変換器７３０の出力振幅の調整を行うとともに、大振幅入力時の発振を防止することが可能となる。
【００９２】
本発明の実施の形態にかかるスイッチト・キャパシタＤ／Ａ変換器は、図５や図６で示した通り、基準電圧源から基準電圧をサンプリングする容量素子と帰還ループを構成する容量素子とが兼用された構成となっているので、スイッチトキャハシタＤ／Ａ変換器自体のゲインは１で固定となっている。したがって、Ｄ／Ａ変換のレベル調整を行う場合には、スイッチトキャハシタＤ／Ａ変換器７３０の前段のいずれかの位置で、信号振幅を調整する必要がある。図８でのゲイン８３０の値を、例えば１以上になるようにして、１５レベルデジタルデルタシグマ変調器７１０の発振防止とデルタシグマ型Ｄ／Ａ変換器全体の信号ゲインの両方を考慮する事により、新たな回路の追加を行わないで、Ｄ／Ａ変換時の信号振幅を調整することが可能である。
【００９３】
なお、このようなデジタルデルタシグマ変調器７１０自体は、例えば、「D.R.Wellard et.al"Stere.O 16bit Delta-Sigma A/D converter for Digital  Audio ",vol.37.pp476-486,June 1989 」等の文献に記載されている公知のものであり、詳細な動作説明等は省略する。
【００９４】
また、ＤＷＡ方式ダイナミックエレメントマッチング７２０としては、「R.T Baird et.al., “Linearity enhancement of multi-bit delta-sigma A/D AND D/A converters using data weighted averaging,"IEEE Tran.On Cir.And Sys.-II Vol.42,No.12,pp753-762.Dec.1995」等の文献に記載されている Data Weighted Averaging（ＤＷＡ）方式のＤＥＭに採用している。
【００９５】
ＤＷＡ方式は、等しい重みのアナログ素子（具体的には、容量素子Ｃ1 〜Ｃ i）を順番に循環して使用することにより、素子ミスマッチが原因で発生するノイズ成分を１次でノイズ・シェイピングする方式であるが、この方式自体について詳述することは省略する。
【００９６】
しかしＤＷＡ方式を採用しても、１（％）以上の素子ミスマッチがあれば、Ｄ／Ａ変換結果としてトーンが発生しＳ／Ｎ比が劣化してしまうが、本発明によれば、低消費電流で、容量値を大きくして素子マッチングの少ないＤ／Ａ変換器を用いることができるので、トーンによるＳ／Ｎ比の劣化は起こらない。また、トーンが発生しないのでデイザを付加する必要がない。
【００９７】
さらに、一般に、スイッチト・キャパシタ回路は、自身を制御する制御クロックのエッジ部のみの短い期間で動作が安定していれば精度の良い動作を行うので、制御クロックがジッターを有していてもその影響を受けない。この結果、本発明の実施の形態にかかるＤ／Ａ変換器を含んで構成されるデルタシグマ型Ｄ／Ａ変換器は、低消費電力、高Ｓ／Ｎ比、クロックジッターに対する影響を受けにくいという特性を有する。
【００９８】
【発明の効果】
以上説明したように、請求項１に係る発明によれば、複数の容量素子が第１の期間に、デジタル信号に基づいて、所定基準電圧に対応する電荷を保持し、スイッチ部が、第２の期間に、各容量素子を演算増幅器の入力端子と出力端子との間に接続するので、演算増幅器による電荷供給動作が行われず、消費電力の少ない高精度のＤ／Ａ変換器が実現可能になる。
【００９９】
また、請求項２に係る発明によれば、第１および第２の複数の容量素子が第１の期間に、デジタル信号に基づいて、所定基準電圧に対応する電荷を保侍し、第２の期間に、第１のスイッチ部が、第１の複数の容量素子の夫々を演算増幅器の反転入力端子と非反転出力端子との間に接続するとともに、第２のスイッチ部が、第２の複数の容量素子の夫々を演算増幅器の非反転入力端子と反転出力端子との間に接続するので、演算増幅器による電荷供給動作が行われず、消費電力の少ない高精度のＤ／Ａ変換器が実現可能になるとともに、演算増幅器の全差動動作によって、Ｓ／Ｎ比を向上することが可能になる。
【０１００】
また、請求項３に係る発明は、請求項１および２に係る発明のいずれかの効果に加えて、複数の容量素子の容量値を、小さなものから大きなものまで、順に２倍の大きさになっていくように設定するので、バイナリー型のＤ／Ａ変換機能を実現することが可能となる。
【０１０１】
さらに、請求項４に係る発明によれば、請求項１および２に係る発明のいずれかの効果に加えて、複数の容量素子の容量値を同一の値に設定するので、リニアレベル型のＤ／Ａ変換機能を実現することが可能となる。
【０１０２】
さらにまた、請求項５に係る発明によれば、請求項１、２、３および４に係る発明のいずれかの効果に加えて、演算増幅器の出力端子端と入力端子との間に、ローパス特性を有するように容量素子を設けてあるので、ローパス特性を有するＤ／Ａ変換器を実現することが可能となる。
【０１０３】
また、請求項６に係る発明によれば、デジタルインターポレーションフィルタがデジタル信号を補間して、サンプリング周波数より高い周波数の第２のデジタル信号に変換し、デジタルデルタシグマ変調器が該第２のデジタル信号をノイズシェーピングして、より低ビット数の第３のデジタル信号に変換し、さらに、Ｄ／Ａ変換器がＤ／Ａ変換する際に、複数の容量素子が第１の期間に、第３のデジタル信号に基づいて、所定基準電圧に対応する電荷を保持し、スイッチ部が、第２の期間に、各容量素子を演算増幅器の入力端子と出力端子との間に接続するので、演算増幅器による電荷供給動作が行われず、消費電力の少ない高精度のＤ／Ａ変換器を含んでなるデルタシグマ型Ｄ／Ａ変換器を実現することが可能になる。
【０１０４】
また、請求項７に係る発明によれば、デジタルインターポレーションフィルタがデジタル信号を補間して、サンプリング周波数より高い周波数の第２のデジタル信号に変換し、デジタルデルタシグマ変調器が該第２のデジタル信号をノイズシェーピングして、より低ビット数の第３のデジタル信号に変換し、さらに、Ｄ／Ａ変換器がＤ／Ａ変換する際に、第１および第２の複数の容量素子が第１の期間に、デジタル信号に基づいて、所定基準電圧に対応する電荷を保侍し、第２の期間に、第１のスイッチ部が、第１の複数の容量素子の夫々を演算増幅器の反転入力端子と非反転出力端子との間に接続するとともに、第２のスイッチ部が、第２の複数の容量素子の夫々を演算増幅器の非反転入力端子と反転出力端子との間に接続するので、演算増幅器による電荷供給動作が行われず、消費電力の少ない高精度のＤ／Ａ変換器が実現可能になるとともに、演算増幅器の全差動動作によってＳ／Ｎ比を向上することを可能とするＤ／Ａ変換器を含んでなるデルタシグマ型Ｄ／Ａ変換器を実現することが可能になる。
【０１０５】
また、請求項８に係る発明によれば、請求項６および７に係る発明のいずれかの効果に加えて、デジタルデルタシグマ変調器とＤ／Ａ変換器との間に、ダイナミックエレメントマッチングを備えたので、Ｓ／Ｎ比が向上されるという効果が得られる。
【０１０６】
さらに、請求項９に係る発明によれば、請求項６、７および８に係る発明のいずれかの効果に加えて、複数の容量素子の容量値を同一の値に設定しているので、リニアレベル型のＤ／Ａ変換機能を実現することが可能となる。
【０１０７】
さらにまた、請求項１０に係る発明によれば、請求項６、７、８および９に係る発明のいずれかの効果に加えて、デジタルデルタシグマ変調器のフィードバックループが、１より大きいゲインを有するように構成しているので、デジタルデルタシグマ変調器での発振防止を行うとともに、Ｄ／Ａ変換時のゲインの調整を可能にするという効果が得られる。
【図面の簡単な説明】
【図１】従来のスイッチト・キャパシタＤ／Ａ変換器の回路図である。
【図２】従来の他のスイッチト・キャパシタＤ／Ａ変換器の回路図である。
【図３】Ｄ／Ａ変換器に供給するクロックのタイミングチャートである。
【図４】従来のデルタシグマ型Ｄ／Ａ変換器の回路図である。
【図５】本発明の実施の形態にかかるＤ／Ａ変換器の回路図である。
【図６】本発明の他の実施の形態にかかるＤ／Ａ変換器の回路図である。
【図７】本発明の他の実施の形態にかかるデルタシグマ型Ｄ／Ａ変換器の回路図である。
【図８】デルタシグマ変調器のブロック図である。
【符号の説明】
１０  演算増幅器
１１  演算増幅器
１００  演算増幅器
１１０  演算増幅器
２０  クロック供給部
２１  クロック供給部
２００  クロック供給部
２１０  クロック供給部
Ｃ1 〜Ｃi   容量素子
ＳＷ１〜ＳＷｉ  スイッチ
ＳＷＧ１〜ＳＷＧｉ  スイッチ
Ｃtot   容量素子
ＳＡ１〜ＳＡ２  スイッチ
ＳＲ１〜ＳＲｉ  スイッチ
ＳＲＧ１〜ＳＲＧｉ  スイッチ
４００  デジタルインターポレーションフィルタ
４１０  デジタルデルタシグマ変調器
４２０  ダイミックエレメントマッチング
４３０  電流モードＤ／Ａ変換器
４４０  加算部
Ｃｆｂ  容量素子
ＳＢ  スイッチ
ＳＹ１〜ＳＹｉ  スイッチ
ＳＵ１〜ＳＵｉ  スイッチ
ＳＵＧ１〜ＳＵＧｉ  スイッチ
ＳＣ１〜ＳＣ２  スイッチ
ＳＶ１〜ＳＶ１５
ＳＶＧ１〜ＳＶＧ１５
ＳＸ１〜ＳＸ１５  スイッチ
ＳＸＧ１〜ＳＸＧ１５  スイッチ
７００  デジタルインターポレーションフィルタ
７１０  １５レベルデジタルデルタシグマ変調器
７２０  ＤＷＡ方式ダイナミックエレメントマッチング
７３０  １５レベルスイッチトキャパシタＤ／Ａ変換器
８１０  ループフィルタ
８０１  積分器
８０２  積分器
８０３  積分器
８０４  掛け算器
８０５  掛け算器
８０６  掛け算器
８０７  掛け算器
８０８  加算器
８２０  １５レベル量子化器
８３０  ゲイン
８４０  加算器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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