(57)【特許請求の範囲】
【請求項１】
ゲ−ト電極と、当該ゲ−ト電極の両側において半導体基板に形成された第１導電領域及び第２導電領域とを有し、ストレージ電極に接続されるトランジスタと、
前記第１導電領域に接続するように第１導電層で形成された第１パッドと、
前記第１パッドの上面の外周に形成された第１キャッピング層と、
前記第１パッドと第１キャッピング層の側壁に形成されたスペ−サと、
前記第２導電領域に接続し、その一側壁が前記スペ−サに接するように第２導電層で形成された第２パッドと、
を含み、
前記第１パッドは前記第１導電領域を前記ストレージ電極に接続するためのストレージパッドであり、前記第２パッドは前記第２導電領域をビットラインに接続するためのビットラインパッドであり、前記第１、第２パッドは、互いに重なり合うように配置されることを特徴とするデュアルパッド付き半導体素子。
【請求項２】
前記第２パッドの一表面を露出させる第１コンタクトホ−ルを前記第２パッド上にさらに具備することを特徴とする請求項１に記載のデュアルパッド付き半導体素子。
【請求項３】
前記第１パッドの一表面を露出させる第２コンタクトホ−ルを前記第１パッド上にさらに具備することを特徴とする請求項１に記載のデュアルパッド付き半導体素子。
【請求項４】
前記第１導電領域はトランジスタのソ−スであり、前記第２導電領域はトランジスタのドレインであることを特徴とする請求項１に記載のデュアルパッド付き半導体素子。
【請求項５】
半導体基板の活性領域に、ゲ−ト電極と前記ゲ−ト電極の両側に形成された第１導電領域及び第２導電領域とを有するトランジスタを形成する第１工程と、
少なくとも半導体基板の活性領域を覆う第１導電層を形成する第２工程と、
前記第１導電層上に第１キャッピング層を形成する第３工程と、
少なくとも前記第２導電領域上の前記第１キャッピング層及び第１導電層を食刻することによって、前記第１キャッピング層でその表面が覆われ前記第１導電領域と接続した第１パッドを形成する第４工程と、
前記第１キャッピング層及び第１パッドの側壁にスペ−サを形成する第５工程と、
前記スペ−サが形成された結果物の基板の全面に第２導電層を形成する第６工程と、
前記第２導電層をパタニングすることによって、前記スペ−サにより前記第１パッドから絶縁された第２パッドを形成する第７工程と、
を含むことを特徴とするデュアルパッド付き半導体素子の製造方法。
【請求項６】
前記第２工程は、
前記トランジスタが形成された半導体基板の全面に平坦な表面の絶縁膜を形成する工程と、
少なくとも半導体基板の活性領域上に形成された前記絶縁膜を取り除く工程と、
前記絶縁膜を取り除く工程の後の結果物の基板の全面に第１導電層を形成する工程と、
前記絶縁膜の残り部分の表面が露出するまで前記第１導電層を食刻する工程と、
を含むことを特徴とする請求項５に記載のデュアルパッド付き半導体素子の製造方法。
【請求項７】
前記第４工程における食刻は、前記第２導電領域上に、前記ゲ−ト電極の高さより低く第１導電層の残余物が残るように行うことを特徴とする請求項５に記載のデュアルパッド付き半導体素子の製造方法。
【請求項８】
前記第６工程の後に、前記第２導電層を覆うように第２キャッピング層を形成する工程をさらに含むことを特徴とする請求項５に記載のデュアルパッド付き半導体素子の製造方法。
【請求項９】
前記第２パッドが形成された半導体基板の全面に第１層間絶縁層を形成する工程と、
前記第２パッド上に積層された第１層間絶縁層を食刻することによって前記第２パッドを部分的に露出させる第１コンタクトホ−ルを形成する工程と、
前記第１コンタクトホ−ルを通じて前記第２パッドと接続する第３導電層を形成する工程と、
をさらに含むことを特徴とする請求項５に記載のデュアルパッド付き半導体素子の製造方法。
【請求項１０】
前記第３導電層が形成された半導体基板の全面に第２層間絶縁層を形成する工程と、
前記第１パッド上に積層された第１及び第２層間絶縁層を食刻することによって前記第１パッドを部分的に露出させた第２コンタクトホ−ルを形成する工程と、
をさらに含むことを特徴とする請求項９に記載のデュアルパッド付き半導体素子の製造方法。
【請求項１１】
前記第２コンタクトホ−ルは、その一面が前記活性領域と不活性領域との境界線上の面を含むように前記第１パッド上に形成されることを特徴とする請求項１０に記載のデュアルパッド付き半導体素子の製造方法。
【請求項１２】
前記第１コンタクトホ−ルは、前記不活性領域上の前記第２パッド上に、前記第２コンタクトホ−ルの真横から外れるように形成されることを特徴とする請求項１１に記載のデュアルパッド付き半導体素子の製造方法。
【請求項１３】
半導体基板の不活性領域に素子分離膜を形成する第１工程と、
半導体基板の活性領域に、ゲ−ト電極と当該ゲ−ト電極の両側に形成されたソ−ス及びドレインとを具備するトランジスタを形成する第２工程と、
半導体基板の不活性領域上に平坦な表面の絶縁膜を形成する第３工程と、
前記絶縁膜が形成された半導体基板の全面に第１導電層を形成する第４工程と、
前記絶縁膜の表面が露出するまで前記第１導電層を食刻することによって、少なくとも半導体基板の活性領域を覆う第１導電層パタ−ンを形成する第５工程と、
前記第１導電層パタ−ンが形成された結果物の基板上に第１キャッピング層を形成する第６工程と、
少なくとも前記ドレイン上の前記第１導電層パタ−ン及び第１キャッピング層を食刻することによって、その表面が前記第１キャッピング層により覆われ前記ソ−スと接続する第１パッドを形成する第７工程と、
前記第１キャッピング層と第１パッドの側壁に第１スペ−サを形成する第８工程と、
前記第１スペ−サが形成された結果物の基板の全面に第２導電層と第２キャッピング層を積層する第９工程と、
前記第２導電層及びキャッピング層をパタニングすることによって、その表面が前記第２キャッピング層により覆われ前記ドレインに接続する第２パッドを形成する第１０工程と、
前記第２キャッピング層と第２パッドの側壁に第２スペ−サを形成する第１１工程と、
を含むことを特徴とするデュアルパッド付き半導体素子の製造方法。
【請求項１４】
前記第２スペ−サが形成された結果物の基板の全面に第１層間絶縁層を形成する工程と、
前記第２パッド上に積層された第１層間絶縁層を部分的に食刻して第１コンタクトホ−ルを形成する工程と
前記第１コンタクトホ−ルが形成された結果物の基板の全面に第３導電層を形成する工程と、
前記第３導電層をパタニングすることによって、前記第１コンタクトホ−ルを通じて第２パッドと接続するビットラインを形成する工程と、
前記ビットラインが形成された結果物の基板の全面に第２層間絶縁層を形成する工程と、
前記第１パッド上に積層された第１及び第２層間絶縁層を部分的に食刻して第２コンタクトホ−ルを形成する工程と、
前記第２コンタクトホ−ルを通じて第１パッドと接続するキャパシタのストレ−ジ電極を形成する工程と、
をさらに含むことを特徴とする請求項１３に記載のデュアルパッド付き半導体素子の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体素子及びその製造方法に係り、特にセルフアライン方式によるデュアルパッド付き半導体素子及びその製造方法に関する。
【０００２】
【従来の技術】
メモリ素子の製造工程において、デザインル−ルの向上に伴う素子の高集積化は、全般的な工程マ−ジンの不足をもたらしつつある。その結果、メモリ素子の構成要素間の接続のためのコンタクトホ−ルを最小フィ−チャサイズ（feature size) で形成する必要がある。たとえコンタクトホ−ルを最小フィ−チャサイズで形成することができたとしても、その形成過程のうち食刻マスクのミスアラインなどにより、周辺構造物、例えばゲ−ト電極やビットライン電極等が頻繁に露出される。従って、これはゲ−ト電極とビットライン電極、ビットライン電極とストレ−ジ電極又はゲ−ト電極とストレ−ジ電極間の接触を引き起こし、メモリ素子の信頼性を劣化させる。
【０００３】
従って、食刻マスクのミスアラインなどにより周辺構造物が露出されることなく、コンタクトホ−ルの大きさを微小化するための多くの方法が開発されており、セルフアラインによるコンタクト形成方法もその一種である。
【０００４】
セルフアラインによるコンタクト形成方法は、周辺構造物の段差を用いてコンタクトホ−ルを形成する方法であって、多様な大きさのコンタクトホ−ルが特別のマスクを用いることなく得られるので、高集積化により微小化する半導体素子の製造に好適である。
【０００５】
セルフアラインによるコンタクトホ−ルを用いた従来の半導体素子の製造方法を図１乃至図３を参照して説明する。
【０００６】
図１はデュアルパッド付き半導体素子の製造のための従来のレイアウト図であり、ＤＲＡＭ（Dynamic Random Access Memory) を製造するためのものてある。図１において“Ｐ１”は半導体基板の不活性領域にフィ−ルド酸化膜を製造するための第１マスクパタ−ンを、“Ｐ２”はゲ−ト電極の形成のための第２マスクパタ−ンを、“Ｐ３”はビットラインパッドを形成するための第３マスクパタ−ンを、“Ｐ４”はストレ−ジパッドを形成するための第４マスクパタ−ンを、“Ｐ５”はビットラインパッドをビットラインに接続させるための第３コンタクトホ−ルを形成するための第５マスクパタ−ンを、“Ｐ６”はストレ−ジパッドをストレ−ジ電極に接続させるための第４コンタクトホ−ルを形成するための第６マスクパタ−ンを、“Ｒ１”はストレ−ジ電極とソ−スとの接触領域を、そして“Ｒ２”はビットラインとドレインとの接触領域を示す。
【０００７】
図２（Ａ）及び（Ｂ）は、従来のデュアルパッド付き半導体素子の製造方法を工程順に説明するための図１のＩＩ−ＩＩ′線における断面図である。
【０００８】
図１の第１マスクパタ−ンＰ１を用いて半導体基板１０の不活性領域にフィ−ルド酸化膜１２を形成し、該フィ−ルド酸化膜１２の形成された半導体基板１０上にゲ−ト酸化膜１４を形成した後、該ゲ−ト酸化膜１４上に多結晶シリコン層と絶縁膜層を順次積層しパタニングすることによってその上部が絶縁膜１８により絶縁されるゲ−ト電極１６を形成する。この際、前記パタニング工程は、図１の第２マスクパタ−ンＰ２により行われる。
【０００９】
次いで、ゲ−ト電極１６の形成された結果物の基板上に酸化膜を蒸着し、これを異方性食刻してゲ−ト電極１６及び絶縁膜１８の側壁にスペ−サ２０を形成した後、その結果物の基板の全面に不純物をイオン注入してソ−ス２２及びドレイン２４を形成する。この際、スペ−サ２０を形成するための異方性食刻時に、ソ−ス及びドレインの形成される領域のゲ−ト酸化膜も部分的に食刻され、ソ−スの形成される領域の一部分（図１のＲ１参照）及びドレインの形成される領域の一部分（図１のＲ２参照）をそれぞれ露出させた第１及び第２コンタクトホ−ル１５、１７が形成される。
【００１０】
次に、前述したセルフアラインコンタクトホ−ル１５，１７の形成された結果物の基板上に不純物のド−ピングされた多結晶シリコン膜を塗布し、これを図１の第３及び第４マスクパタ−ンＰ３，Ｐ４を用いて写真食刻することにより、第１コンタクトホ−ル１５を通じてソ−ス２２と接続するストレ−ジパッド２６及び第２コンタクトホ−ル１７を通じてドレイン２４と接続するビットラインパッド２８を形成する（図２Ａ参照）。
【００１１】
前述したパッド２６，２８の形成された結果物の基板の全面に、絶縁物として、例えばＢＰＳＧ(Boro-Phosphor-Silicate-Glass)を蒸着し、これを高温でリフロ−させて平坦化することによって平坦化層３０を形成する。次に、図１の第５マスクパタ−ンＰ５を用いて平坦化層３０を異方性食刻することによってビットラインをビットラインパッド２８に接続させるための第３コンタクトホ−ル３２（ビットラインコンタクトホ−ル）を形成した後、該第３コンタクトホ−ル３２を通じてビットラインパッド２８と接続するビットライン３４を形成する。その後、絶縁物質で結果物の基板を覆った後、図１の第６マスクパタ−ンＰ６を用いた食刻工程でストレ−ジパッド２６とストレ−ジ電極（図示せず）を接続させるための第４コンタクトホ−ル（ストレ−ジコンタクトホ−ル；図示せず）の形成工程とストレ−ジ電極の形成工程を行う。
【００１２】
前述した従来の製造方法によれば、ストレ−ジパッド２６とビットラインパッド２８を互いに分離するために、多結晶シリコン膜の形成及び写真食刻工程を通じて両者の分離空間を形成した後、該空間を絶縁物質（例えば、平坦化層３０）で埋め立てる方法を用いた。しかしながら、このような方法によれば、高集積化に伴って半導体メモリ素子の製造のための活性領域が縮まり、結果として、ストレ−ジパッドとビットラインパッドを互いに分離するための空間も必然的に縮まる（図１のＬ１参照）。
【００１３】
従って、第一に、通常の写真食刻工程でストレージパッド及びビットラインパッドを形成する場合、縮まった分離空間を確保するためには、写真食刻のための光源の波長を縮めなければならないなどの工程上の問題がある。
【００１４】
第二に、縮まった活性領域内の上部にストレージパッド及びビットラインパッドを同一層に形成するため、ミスアラインによる不良を低減するためのマ−ジンが不充分である。
【００１５】
第三に、ストレージパッド及びビットラインパッドを同一層に形成するため、両パッド間に導電ブリッジが形成される恐れがあり、その結果、半導体素子の電気的な特性が劣化する。
【００１６】
第四に、各パッドは他のパッド（例えば、ストレ−ジパッドに着目した場合、隣接したビットラインパッド又は隣接した他のストレ−ジパッド）と最小限の距離を保つように形成すべきであるが、この場合、隣接する２つのパッドの形成領域は活性領域内に限定され、例えば、ストレ−ジ電極のコンタクトホ−ル及びビットラインのコンタクトホ−ルの領域が活性領域内に限定される（図１のＰ５及びＰ６参照）。従って、ストレ−ジ電極のコンタクトホ−ル間の距離（図１のＬ２参照）又はストレ−ジ電極のコンタクトホ−ルとビットラインのコンタクトホ−ルとの距離（図１のＬ３参照）が高集積化に伴って次第に狭くなるため、工程マ−ジが小さくなる。
【００１７】
【発明が解決しようとする課題】
本発明の目的は、高い信頼性をもってパッド間を絶縁させ得るデュアルパッド付き半導体素子を提供するにある。
【００１８】
本発明の他の目的は、デュアルパッド付き半導体素子を充分な工程マ−ジを確保しながら製造し得る方法を提供するにある。
【００１９】
【課題を解決するための手段】
前記目的を達成するために本発明のデュアルパッド付き半導体素子は、ゲ−ト電極と、前記ゲ−ト電極の両側の半導体基板に形成される第１導電領域と第２導電領域とを有するトランジスタと、前記第１導電領域に接続し、第１導電層より形成された第１パッドと、前記第１パッドの上面の外周に形成された第１キャッピング層と、前記第１パッドと第１キャッピング層の側壁に形成されたスペ−サと、前記第２導電領域に接続し、その一側壁が前記スペ−サと接続する第２導電層より形成された第２パッドとを含むことを特徴とする。
【００２０】
前記デュアルパッド付き半導体素子は、前記第２パッドの一表面を露出させる第１コンタクトホ−ルを前記第２パッド上にさらに具備し、前記第１パッドの一表面を露出させる第２コンタクトホ−ルを前記第１パッド上にさらに具備することが好ましい。。
【００２１】
さらに、前記デュアルパッド付き半導体素子において、前記第１導電領域はトランジスタのソ−スであり、前記第２導電領域はトランジスタのドレインであり、前記第１パッドは前記ソ−スをキャパシタのストレ−ジ電極に接続させるためのストレ−ジパッドであり、前記第２パッドは前記ドレインをビットラインに接続させるためのビットラインパッドであることが好ましい。
【００２２】
前記他の目的を達成するために本発明のデュアルパッド付き半導体素子の製造方法は、半導体基板の活性領域に、ゲ−ト電極と前記ゲ−ト電極の両側に形成された第１導電領域及び第２導電領域とを具備したトランジスタを形成する第１工程と、少なくとも半導体基板の活性領域を覆う第１導電層を形成する第２工程と、前記第１導電層上に第１キャッピング層を形成する第３工程と、少なくとも前記第２導電領域上の前記第１キャッピング層及び第１導電層を食刻することによって前記第１キャッピング層でその表面が覆われ前記第１導電領域と接続する第１パッドを形成する第４工程と、前記第１キャッピング層及び第１パッドの側壁にスペ−サを形成する第５工程と、前記スペ−サの形成された結果物の基板の全面に第２導電層を形成する第６工程と、前記第２導電層をパタニングすることによって前記スペ−サにより前記第１パッドから絶縁された第２パッドを形成する第７工程とを含むことを特徴とする。
【００２３】
前記デュアルパッド付き半導体素子の製造方法において、前記第２工程は、前記トランジスタの形成された半導体基板の全面に平坦な表面の絶縁膜を形成する工程と、少なくとも半導体基板の活性領域の前記絶縁膜を取り除く工程と、前記絶縁膜を取り除く工程の結果物の基板の全面に第１導電層を形成する工程と、残った前記絶縁膜の表面が露出されるまで前記第１導電層を食刻する工程とより行われることが好ましく、前記第４工程における食刻工程は、第２導電領域上に、前記ゲ−ト電極より低く第１導電層の残余物が残るように行うことが好ましい。
【００２４】
前記デュアルパッド付き半導体素子の製造方法は、前記第６工程後、前記第２導電層を覆うように第２キャッピング層を形成する工程をさらに具備することが好ましい。
【００２５】
前記デュアルパッド付き半導体素子の製造方法は、前記第２パッドまで形成された半導体基板の全面に第１層間絶縁層を形成する工程と、前記第２パッド上に積層された第１層間絶縁層を食刻することによって前記第２パッドを部分的に露出させる第１コンタクトホ−ルを形成する工程と、前記第１コンタクトホ−ルを通じて前記第２パッドと接続する第３導電層を形成する工程と、前記第３導電層まで形成された半導体基板の全面に第２層間絶縁層を形成する工程と、前記第１パッド上に積層された第１及び第２層間絶縁層を食刻することによって前記第１パッドを部分的に露出させる第２コンタクトホ−ルを形成する工程をさらに含むことが好ましい。
【００２６】
この際、前記第２コンタクトホ−ルは前記活性領域と不活性領域との境界面を含む前記第１パッド上に形成し、前記第１コンタクトホ−ルは前記不活性領域の前記第２パッド上に、前記第２コンタクトホ−ルの延長線から外れるように形成することが好ましい。
【００２７】
前記他の目的を達成するために本発明のデュアルパッド付き半導体素子の製造方法は、半導体基板の不活性領域に素子分離膜を形成する第１工程と、半導体基板の活性領域に、ゲ−ト電極と前記ゲ−ト電極の両側に形成されたソ−ス及びドレインを具備したトランジスタを形成する第２工程と、半導体基板の不活性領域上に平坦な表面の絶縁膜を形成する第３工程と、前記絶縁膜の形成された半導体基板の全面に第１導電層を形成する第４工程と、前記絶縁膜の表面が露出されるまで前記第１導電層を食刻することによって少なくとも半導体基板の活性領域を覆う第１導電層パタ−ンを形成する第５工程と、前記第１導電層パタ−ンの形成された結果物の基板上に第１キャッピング層を形成する第６工程と、少なくとも前記ドレイン上の前記第１導電層パタ−ン及び第１キャッピング層を食刻することによってその表面が前記第１キャッピング層で覆われ前記ソ−スと接続する第１パッドを形成する第７工程と、前記第１キャッピング層と第１パッドの側壁に第１スペ−サを形成する第８工程と、前記第１スペ−サの形成された結果物の基板の全面に第２導電層と第２キャッピング層を積層する第９工程と、前記第２導電層及び第２キャッピング層をパタニングすることによってその表面が前記キャッピング層で覆われ前記ドレインに接続する第２パッドを形成する第１０工程と、前記第２キャッピング層と第２パッドの側壁に第２スペ−サを形成する第１１工程とを含むことを特徴とする。
【００２８】
この際、前記第２スペ−サの形成された結果物の基板の全面に第１層間絶縁層を形成する工程と、前記第２パッド上に積層された第１層間絶縁層を部分的に食刻して第１コンタクトホ−ルを形成する工程と、前記第１コンタクトホ−ルの形成された結果物の基板の全面に第３導電層を形成する工程と、前記第３導電層をパタニングすることによって前記第１コンタクトホ−ルを通じて第２パッドに接続するビットラインを形成する工程と、前記ビットラインの形成された結果物の基板の全面に第２層間絶縁層を形成する工程と、前記第１パッド上に積層された第１及び第２層間絶縁層を部分的に食刻して第２コンタクトホ−ルを形成する工程と、前記第２コンタクトホ−ルを通じて第１パッドに接続するキャパシタのストレ−ジ電極を形成する工程とをさらに含むことが好ましい。
【００２９】
【発明の実施の形態】
以下、添付した図面に基づき本発明を詳細に説明する。
【００３０】
図３はデュアルパッド付き半導体素子の製造のための本発明によるレイアウト図であり、参照符号“Ｐ１１”は半導体基板の不活性領域に素子分離膜を製造するための第１マスクパタ−ンを、“Ｐ１２”はゲ−ト電極の形成のための第２マスクパタ−ンを、“Ｐ１３”はストレ−ジパッドの形成のための第３マスクパタ−ンを、“Ｐ１４”はビットラインパッドをドレインに接続させるためのコンタクトホ−ルを形成するための第４マスクパタ−ンを、“Ｐ１５”はビットラインパッドの形成のための第５マスクパタ−ンを、“Ｐ１６”はビットラインをビットラインパッドに接続させるためのコンタクトホ−ルを形成するための第６マスクパタ−ンを、そして“Ｐ１７”はストレ−ジ電極をストレ−ジパッドに接続させるためのコンタクトホ−ルを形成するための第７マスクパタ−ンを示す。さらに、その内部に多数の点のある長方形の領域“Ｒ１１”はストレ−ジパッドの形成領域を示す。
【００３１】
太い実線で示した第１マスクパタ−ンＰ１１は、横長（図３参照）の長方形であり、セルアレイの全体領域にかけてマトリックス状に配列されている。三点鎖線で示した第２マスクパタ−ンＰ１２は、縦長の長方形であり、セルアレイの全体領域にかけてレ−ル状に配列されている。点線で示した第３マスクパタ−ンＰ１３は、縦方向に関しては第１マスクパタ−ンＰ１１とその長さが同一であり、横方向に関しては第１マスクパタ−ンＰ１１より長い。一点鎖線で示した第４マスクパタ−ンＰ１４は、第３マスクパタ−ンＰ１３と部分的に重なっており、セルアレイの全体領域にかけてマトリックス状に配列されている。二点鎖線で示した第５マスクパタ−ンＰ１５は、縦長の長方形であり、第４マスクパタ−ンＰ１４をその内部に含む。内部に×を付した正方形の第６マスクパタ−ンＰ１６は、第５マスクパタ−ンＰ１５の内部で第１及び第３マスクパタ−ンＰ１１及びＰ１３と重ならないように配列される。内部に×を付した正方形の第７マスクパタ−ンＰ１７は、その上下の境界が第１マスクパタ−ンＰ１１の横方向に伸びる境界と重なるように配列される。
【００３２】
上記のマスクパタ−ンの配置は、本発明の一実施例であり、本発明の目的に応じて適宜変形し得ることは言うまでもない。
【００３３】
本発明による半導体素子は、半導体基板１００においてゲ−ト電極１２０の両側の形成された、例えばソ−ス１２４及びドレイン１２６のような第１導電領域及び第２導電領域を有するトランジスタと、ソ−ス１２４と接続され、第１導電層より形成された、例えばストレ−ジパッド２００のような第１パットと、ストレ−ジパッド２００の上面の外周に形成された第２キャッピング層１９０と、ストレ−ジパッド２００と第２キャッピング層１９０の側壁に形成された第２スペ−サ２３０と、ドレイン１２６に接続し、その一側壁が第２スペ−サ２３０と接続する第２導電層より形成された、例えばビットラインパッドのような第２パッドとより構成される。
【００３４】
図４（Ａ）及び（Ｂ）に関して言及しなかった図面符号の説明は、以下の半導体素子の製造工程で説明する。
【００３５】
図５Ａ乃至図１６は、本発明のデュアルパッド付き半導体素子の製造方法を工程順に説明するための図であり、各図の（Ａ）は、図３のＡ−Ａ′線における断面図、各図の（Ｂ）は、図３のＢ−Ｂ′線における断面図である。
【００３６】
まず、図５（Ａ）及び（Ｂ）は、トランジスタを形成する工程を示したものである。同工程は、図３の第１マスクパタ−ンＰ１１を用いて半導体基板１００の不活性領域に素子間の分離のための素子分離膜１１０を、例えば狭いトレンチ分離方式で形成する第１工程、半導体基板１００の全面にゲ−ト酸化膜１１８、ゲ−ト電極形成物質層及び第１キャッピング形成物質層を順次積層した後、積層されたゲ−ト電極形成物質及び第１キャッピング形成物質層を図３の第２マスクパタ−ンＰ１２を用いた写真食刻工程で、その上面が第１キャッピング層１２１で覆われるゲ−ト電極１２０を形成する第２工程、ゲ−ト電極１２０の形成された結果物の基板の全面に、例えばシリコンニトリド（ＳｉＮ）のような絶縁物を蒸着した後、これを異方性食刻することによってゲ−ト電極１２０及び第１キャッピング層１２１の側壁に第１スペ−サ１２２を形成する第３工程、結果物の基板の全面に不純物イオンを注入することによってトランジスタのソ−ス１２４及びドレイン１２６を形成する第４工程を含む。
【００３７】
この際、素子分離膜１１０は、狭いトレンチ分離方式の他に選択酸化方式により形成しても良い。また、第１キャッピング層１２１は、シリコンニトリド又は高温酸化膜より形成することが好ましい。
【００３８】
この例においては、第１スペ−サ１２２の形成のための異方性食刻時に、ソ−ス及びドレインの形成される領域のゲ−ト酸化膜も共に取り除き、ソ−ス１２４及びドレイン１２６をそれぞれ露出させ、第１スペ−サ１２２に自己整合した第１コンタクトホ−ル１３０及び第２コンタクトホ−ル１４０を形成する。
【００３９】
図６（Ａ）及び（Ｂ）は、トランジスタの形成された結果物の基板の全面に、例えば酸化物のような絶縁物質を第１キャッピング層１２１が露出しない程度の厚さで蒸着し、高温でこれをリフロ−させることによって平坦な表面を有する第１絶縁膜１５０を形成した状態の半導体基板の断面図である。
【００４０】
図７（Ａ）及び（Ｂ）は、図３の第３マスクパタ−ンＰ１３を用いた写真食刻工程で第１絶縁膜を部分的に取り除くことにより、ストレ−ジパッドの形成のための反転パタ−ン１６０を形成した状態の半導体基板の断面図である。
【００４１】
第３マスクパタ−ンＰ１３は、縦方向（図３において、上下方向）に関しては第１マスクパタ−ンＰ１１とその長さが同一であり、横方向（図３において、左右方向）に関しては第１マスクパタ−ンＰ１１よりも長い。従って、ストレ−ジパッドの形成のための反転パタ−ン１６０は、縦方向（図７（Ａ）及び（Ｂ）において、紙面の裏表方向）に関しては活性領域のみ露出させ、横方向（図７（Ａ）及び（Ｂ）において、左右方向）に関しては活性領域だけでなく活性領域の週辺のゲ−ト電極の一部分をも露出させるように形成される。
【００４２】
この際、反転パタ−ン１６０は、図６（Ａ）及び（Ｂ）で説明したリフロ−工程にの結果、その表面が平坦で全体的に一定の厚さを有するため、パッド形成などの後続工程において、表面段差を有する半導体基板上で発生するような工程マ−ジの減少を防止することができる。
【００４３】
図８（Ａ）及び（Ｂ）は、反転パタ−ン１６０が形成された結果物の基板の全面に、例えば不純物がド−プされた多結晶シリコンのような導電物質を蒸着して導電層１７０を形成した状態の半導体基板の断面図である。
【００４４】
この際、導電層１７０は、反転パタ−ン１６０の表面を完全に覆える程度の厚さで形成することが好ましい。
【００４５】
図９（Ａ）及び（Ｂ）は、図８（Ａ）及び（Ｂ）の導電層１７０をエッチバックすることによって、反転パタ−ン１６０の不存在により露出された領域の半導体基板（活性領域及びその周辺のゲ−ト電極）を覆うストレ−ジパッドを形成するための導電層パタ−ン１８０を形成した状態の半導体基板のの断面図である。
【００４６】
この際、前記エッチバック工程は、導電層パタ−ン１８０の高さが第１逆パタ−ン１６０より低くなるまで（但し、ゲ−ト電極１２０との間に相応の距離を残す）まで行われる。例えば、前記エッチバック工程は、反転パタ−ン１６０の高さを越えている部分の導電層１７０が完全に取り除かれるまで行う。図９（Ａ）に示すように、導電層パタ−ン１８０は、反転パタ−ン１６０の反転パタ−ンとして形成される。
【００４７】
図１０（Ａ）及び（Ｂ）は、ストレ−ジパッド２００と第２キャッピング層１９０を形成する工程を示したものである。同工程は、図９（Ａ）及び（Ｂ）の導電層パタ−ン１８０が形成された結果物の基板の全面に、例えば高温酸化物のような絶縁物質を塗布して第２キャッピング層形成物質層を形成する第１工程と、図３の第４マスクパタ−ンＰ１４を用いた写真食刻工程で、ドレイン１２６の上部に形成された導電層パタ−ン及び第２キャッピング層形成物質層を蝕刻することによってビットラインパッド（図示せず）とドレイン１２６とを接続させるための第３コンタクトホ−ル２１０を形成する第２工程とを含む。この際、前記第２工程における食刻工程時に除去されなかった部分であるソ−ス１２４上の導電層パタ−ンと第２キャッピング層形成物質はそれぞれストレ−ジパッド２００及び第２キャッピング層１９０を形成する。
【００４８】
ストレ−ジパッド２００は、第１コンタクトホ−ル（図５（Ａ）及び（Ｂ）の１３０参照）を通じてソ−ス１２４と接続され、各ソ−スとその周辺を含む大きさ（図３のストレ−ジパッド形成領域Ｒ１１参照）で形成される。
【００４９】
前記第２工程における食刻工程時に、ドレイン１２６上に形成された導電層パタ−ンを完全に除去せずにゲ−ト電極１２０より低い高さの部分を残した残留層２２０を形成することが好ましい。これは前記第２工程における食刻工程時に半導体基板の表面が損傷されないようにするためである。
【００５０】
図１１（Ａ）及び（Ｂ）は、第２スペ−サ２３０を形成する工程を示したものである。同工程は、ストレ−ジパッド２００が形成された結果物の基板の全面に、例えば高温酸化物のような絶縁物質を塗布してスペ−サ層（後続工程により第１スペ−サ２３０となる）を形成する第１工程と、前記スペ−サ層を異方性食刻することにより第３コンタクトホ−ル２１０の側壁に第２スペ−サ２３０を形成する第２工程とを含む。
【００５１】
第２スペ−サ２３０は、ストレ−ジパッド２００及び第２キャッピング層１９０の側壁に形成されて、ストレ−ジパッド２００を、例えばビットラインパッド（後続工程により形成される）のような他の導電層から絶縁する。
【００５２】
図１２（Ａ）及び（Ｂ）は、ビットラインパッド２４０及び第３キャッピング層２５０を形成する工程を示したものである。同工程は、ストレ−ジパッド２００が形成された結果物の基板の全面に、例えば不純物のド−プされた多結晶シリコンのような導電物質を蒸着してビットラインパッド形成物質層（後続工程によりビットラインパッド２４０となる）を形成する第１工程と、前記ビットラインパッド形成物質層上に、例えば高温酸化物のような絶縁物質を塗布して第３キャッピング層形成物質層（後続工程により第３キャッピング層２５０となる）を形成する第２工程と、図３の第５マスクパタ−ンＰ１５を用いた食刻工程で前記第３キャッピング層形成物質層及びビットラインパッド形成物質層を順次食刻することによってそれぞれ第３キャッピング層２５０及びビットラインパッド２４０を形成する第３工程とを含む。
【００５３】
前記ビットライン形成物質層は、第３コンタクトホ−ル（図５１１（Ａ）及び（Ｂ）の２１０参照）を完全に埋め立てるように形成され、ビットラインパッド２４０がドレイン１２６と接続される。この際、ビットラインパッド２４０は、第２スペ−サ２３０によりストレ−ジパッド２００から分離される。
【００５４】
従来は、ストレ−ジパッド２６（図２（Ａ）参照）とビットラインパッド２８（図２（Ａ）参照）を同一層に形成するため、両パッドを分離するための空間と、これらが占める空間を同時に考慮してセルをレイアウトする必要があった。従って、高集積化に伴って両パッドが占める空間だけでなく、これらを分離するための空間も共に縮まるため、素子の製造工程時における諸問題を招いていた。
【００５５】
しかしながら、本発明によれば、ストレ−ジパッド２００とビットラインパッド２４０を相異なる層に形成するてめ、両パッドを分離するための空間とこれらが占める空間を同時に考慮することなくセルをレイアウトすることができる。即ち、レイアウト上でパッド形成のための第５マスクパタ−ン（図３のＰ１５参照）とストレ−ジパッドの形成領域Ｒ１１が部分的に重なっていても、製造されたセルにおいては、これらが電気的に接続されない。従って、ストレ−ジパッド及びビットラインパッドを従来よりさらに大きく形成することができ、これらの工程マ−ジンを従来より大きくすることができる。
【００５６】
さらに、ストレ−ジパッドとビットラインパッドとの間の導電ブリッジの発生を完璧に防止することができる。
【００５７】
図１３（Ａ）及び（Ｂ）は、ビットラインパッド２４０が形成された結果物の基板の全面に、例えば高温酸化物のような絶縁物質を塗布した後、これを異方性食刻することによって第３キャッピング層２５０及びビットラインパッド２４０の側壁に第３スペ−サ２６０を形成する工程を示したものである。
【００５８】
第３スペ−サ２６０は、例えばストレ−ジ電極のような導電体からビットラインパッド２４０を絶縁させるために形成される。
【００５９】
図１４（Ａ）及び（Ｂ）は、第４コンタクトホ−ル２８０（ビットラインコンタクトホ−ル）を形成する工程を示したものである。同工程は、第３スペ−サ２６０が形成された結果物の基板上に第２絶縁膜２７０を形成する第１工程と、図３の第６マスクパタ−ンＰ１６を用いた写真食刻工程でビットラインパッド２４０上の第３キャッピング層２５０及び第２絶縁膜２７０を部分的に食刻することによってビットライン（図示せず）をビットラインパッド２４０に接続させるための第４コンタクトホ−ル２８０を形成する第２工程とを含む。
【００６０】
この際、前記第２絶縁膜は、ＢＰＳＧを蒸着・リフロ−することにより、平坦な表面の単一層又は平坦な表面のＢＰＳＧ層上に純粋酸化膜を積層した複合層により形成する。
【００６１】
図１５（Ａ）及び（Ｂ）は、第４コンタクトホ−ルが形成された結果物の基板の全面に、例えば不純物のド−プされた多結晶シリコン層を蒸着した後、これをパタニングすることによってビットライン２９０を形成する工程を示したものである。この際、ビットライン２９０は、ビットラインパッド２４０を介してトランジスタのドレイン１２６に連結される。
【００６２】
図１６（Ａ）及び（Ｂ）は、第５コンタクトホ−ル３１０（ストレ−ジ電極コンタクトホ−ル）の形成工程を示したものである。同工程は、ビットライン２９０が形成された結果物の基板上に第３絶縁膜３００を形成する第１工程と、図３の第７マスクパタ−ンＰ１７を用いた写真食刻工程で、ストレ−ジパッド２００上に積層された物質層を部分的に取り除くことによりストレ−ジ電極（図示せず）をストレ−ジ電極パッド２００に接続させるための第５コンタクトホ−ルを形成する第２工程とを含む。
【００６３】
図３に示すように、第６マスクパタ−ンＰ１６がジグザグ状に配置されているため、これらの距離Ｌ４は従来のものより大きくなり、また、第７マスクパタ−ンＰ１７の一部が活性領域上から外れた位置に配置されているため、第６マスクパタ−ンと第７マスクパタ−ンとの距離Ｌ５も従来より大きくなる。従って、ストレ−ジ電極のコンタクトホ−ルとビットラインのコンタクトホ−ルとの間、ストレ−ジ電極のコンタクトホ−ル間の絶縁信頼度が向上すると共に、これらの工程マ−ジンを従来より大きくすることができる。
【００６４】
次いで、通常の方法に従ってストレ−ジ電極、誘電体膜及びプレ−ト電極を形成し、金属配線工程を経てメモリ素子が完成する。
【００６５】
本発明は、上記の実施の形態に限定されることなく、多様な変形が本発明の技術的思想内で当分野の通常の知識を持つものにより可能なことは明白である。
【００６６】
【発明の効果】
本発明のデュアルパッド付き半導体素子及びその製造方法によれば、第一に、ストレ−ジパッド及びビットラインパッドを従来より大きく形成できるため、これらの工程マ−ジン及び他の導電層（例えば、ストレ−ジ電極又はビットライン）を接続させるためのコンタクトホ−ルの工程マ−ジンを従来より大きくすることができる。第二に、ストレ−ジパッドとビットラインパッドとの間の導電ブリッジの発生を完璧に防止することができる。そして、第三に、ストレ−ジ電極のコンタクトホ−ルとビットラインのコンタクトホ−ルとの間、ストレ−ジ電極のコンタクトホ−ル間の絶縁信頼度を従来より高くすることができる。
【００６７】
【図面の簡単な説明】
【図１】デュアルパッド付き半導体素子の製造のための従来のレイアウト図である。
【図２】従来のデュアルパッド付き半導体素子の製造方法を工程順に説明するための、図１のＩＩ−ＩＩ′における断面図である。
【図３】本発明に係るデュアルパッド付き半導体素子の製造のためのレイアウト図である。
【図４】本発明に係るデュアルパッド付き半導体素子の断面図であって、（Ａ）及び（Ｂ）は図３のＡ−Ａ’線及びＢ−Ｂ’線に対応する断面図である。
【図５】本発明に係るデュアルパッド付き半導体素子の製造工程を説明するための第１の断面図であって、（Ａ）及び（Ｂ）は図３のＡ−Ａ’線及びＢ−Ｂ’線に対応する断面図である。
【図６】本発明に係るデュアルパッド付き半導体素子の製造工程を説明するための第２の断面図であって、（Ａ）及び（Ｂ）は図３のＡ−Ａ’線及びＢ−Ｂ’線に対応する断面図である。
【図７】本発明に係るデュアルパッド付き半導体素子の製造工程を説明するための第３の断面図であって、（Ａ）及び（Ｂ）は図３のＡ−Ａ’線及びＢ−Ｂ’線に対応する断面図である。
【図８】本発明に係るデュアルパッド付き半導体素子の製造工程を説明するための第４の断面図であって、（Ａ）及び（Ｂ）は図３のＡ−Ａ’線及びＢ−Ｂ’線に対応する断面図である。
【図９】本発明に係るデュアルパッド付き半導体素子の製造工程を説明するための第５の断面図であって、（Ａ）及び（Ｂ）は図３のＡ−Ａ’線及びＢ−Ｂ’線に対応する断面図である。
【図１０】本発明に係るデュアルパッド付き半導体素子の製造工程を説明するための第６の断面図であって、（Ａ）及び（Ｂ）は図３のＡ−Ａ’線及びＢ−Ｂ’線に対応する断面図である。
【図１１】本発明に係るデュアルパッド付き半導体素子の製造工程を説明するための第７の断面図であって、（Ａ）及び（Ｂ）は図３のＡ−Ａ’線及びＢ−Ｂ’線に対応する断面図である。
【図１２】本発明に係るデュアルパッド付き半導体素子の製造工程を説明するための第８の断面図であって、（Ａ）及び（Ｂ）は図３のＡ−Ａ’線及びＢ−Ｂ’線に対応する断面図である。
【図１３】本発明に係るデュアルパッド付き半導体素子の製造工程を説明するための第９の断面図であって、（Ａ）及び（Ｂ）は図３のＡ−Ａ’線及びＢ−Ｂ’線に対応する断面図である。
【図１４】本発明に係るデュアルパッド付き半導体素子の製造工程を説明するための第１０の断面図であって、（Ａ）及び（Ｂ）は図３のＡ−Ａ’線及びＢ−Ｂ’線に対応する断面図である。
【図１５】本発明に係るデュアルパッド付き半導体素子の製造工程を説明するための第１１の断面図であって、（Ａ）及び（Ｂ）は図３のＡ−Ａ’線及びＢ−Ｂ’線に対応する断面図である。
【図１６】本発明に係るデュアルパッド付き半導体素子の製造工程を説明するための第１２の断面図であって、（Ａ）及び（Ｂ）は図３のＡ−Ａ’線及びＢ−Ｂ’線に対応する断面図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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