(57)【特許請求の範囲】
【請求項１】
第１電圧と第２電圧が択一的に入力されるとともに、第１電圧と第３電圧との間の電圧を択一的に出力するレベルシフト出力回路を有する半導体集積回路装置において、
前記レベルシフト出力回路が、
第１電圧と第２電圧とを、第１電圧と第２電圧より高く第３電圧より低い第４電圧とにレベルシフトするレベルシフト回路部と、
前記レベルシフト回路部より第１電圧と第４電圧が入力され、その一端に印加される電圧が前記レベルシフト回路部に入力される電圧と等しい電圧とされるとともに、第１電圧と第３電圧を択一的に出力する出力回路部と、
一端に第３電圧が印加されるとともに、他端が前記出力回路部の他端と接続されたスイッチ部と、
を有し、
前記レベルシフト回路部に第２電圧が入力されたとき、前記スイッチ部がＯＮとなって前記スイッチ部を介して前記出力回路部の他端に第３電圧が与えられ、前記レベルシフト回路部から前記出力回路部に第１電圧が与えられるとともに前記出力回路部の他端に第２電圧が印加され、第３電圧が前記出力回路部より出力されるとともに、前記出力回路部が第２電圧と第３電圧とでバイアスされ、
又、前記レベルシフト回路部に第１電圧が入力されたとき、前記スイッチ部がＯＦＦとなって、前記レベルシフト回路部から前記出力回路部に第４電圧が与えられるとともに前記出力回路部の他端に第１電圧が印加されることで、第１電圧が前記出力回路部より出力されるとともに、前記出力回路部への第３電圧の印加が禁止されることを特徴とするレベルシフト出力回路を有する半導体集積回路装置。
【請求項２】
前記スイッチ部が、
第３電圧と第４電圧とによってバイアスされた第１インバータと、
第３電圧に一端が接続されるとともに他端が前記出力回路部の他端に接続され、前記第１インバータから第３電圧が出力されたときにＯＮとなり、前記第１インバータから第４電圧が出力されたときにＯＦＦとなる第１スイッチング素子と、
第３電圧が一端に印加されるとともに、他端が前記第１インバータの入力側に接続された第１抵抗と、
該第１抵抗の他端と前記第１インバータの入力側との接続ノードに一端が接続された第２抵抗と、
該第２抵抗の他端に一端が接続されるとともに、他端に第１電圧が印加され、前記レベルシフト回路部に第１電圧が入力されたときにＯＮとなり、前記レベルシフト回路部に第２電圧が入力されたときにＯＦＦとなる第２スイッチング素子と、
を備え、
前記レベルシフト回路部に第１電圧が入力されたとき、前記第２スイッチング素子がＯＮとなり、前記第１及び第２抵抗で分圧された電圧が前記第１インバータに入力されることで第３電圧が前記第１スイッチング素子に出力されて、前記第１スイッチング素子がＯＦＦとなり、
前記レベルシフト回路部に第２電圧が入力されたとき、前記第２スイッチング素子がＯＦＦとなり、前記第１抵抗を介して前記第３電圧が前記第１インバータに入力されることで第４電圧が前記第１スイッチング素子に出力されて、前記第１スイッチング素子がＯＮとなることを特徴とする請求項１に記載の半導体集積回路装置。
【請求項３】
前記レベルシフト回路部が、
一端に第１電圧が印加されるとともに、前記レベルシフト回路部に前記第１電圧が印加されたときにＯＮとなり、前記レベルシフト回路部に前記第２電圧が入力されたときにＯＦＦとなる第３スイッチング素子と、
一端に第１電圧が印加されるとともに、前記レベルシフト回路部に前記第１電圧が印加されたときにＯＦＦとなり、前記レベルシフト回路部に前記第２電圧が入力されたときにＯＮとなる第４スイッチング素子と、
一端に第４電圧が印加され、他端に前記第３スイッチング素子の他端が接続されるとともに、前記第４スイッチング素子の他端に現れる電圧に応じてＯＮ／ＯＦＦ動作を行う第５スイッチング素子と、
一端に第４電圧が印加され、他端に前記第４スイッチング素子の他端が接続されるとともに、前記第３スイッチング素子の他端に現れる電圧に応じてＯＮ／ＯＦＦ動作を行う第６スイッチング素子と、
を備え、
前記レベルシフト回路部に前記第１電圧が入力されたとき、前記第３及び第６スイッチング素子がＯＮとなるとともに、前記第４及び第５スイッチング素子がＯＦＦとなり、
又、前記レベルシフト回路部に前記第２電圧が入力されたとき、前記第３及び第６スイッチング素子がＯＦＦとなるとともに、前記第４及び第５スイッチング素子がＯＮとなり、
前記出力回路が、
一端に前記レベルシフト回路部に入力される電圧が印加されるとともに、前記第３及び第５スイッチング素子の接続ノードの電圧が第１電圧となるときにＯＦＦとなり、前記第３及び第５スイッチング素子の接続ノードの電圧が第４電圧となるときにＯＮとなる第７スイッチング素子と、
一端に前記レベルシフト回路部に入力される電圧が印加されるとともに、前記第４及び第６スイッチング素子の接続ノードの電圧が第１電圧となるときにＯＦＦとなり、前記第４及び第６スイッチング素子の接続ノードの電圧が第４電圧となるときにＯＮとなる第８スイッチング素子と、
一端に前記スイッチ部の他端が接続され、他端に前記第７スイッチング素子の他端が接続されるとともに、前記第８スイッチング素子の他端に現れる電圧に応じてＯＮ／ＯＦＦ動作を行う第９スイッチング素子と、
一端に前記スイッチ部の他端が接続され、他端に前記第８スイッチング素子の他端が接続されるとともに、前記第７スイッチング素子の他端に現れる電圧に応じてＯＮ／ＯＦＦ動作を行う第１０スイッチング素子と、
を備え、
前記レベルシフト回路部に前記第１電圧が入力されたとき、前記第８及び第９スイッチング素子がＯＮとなるとともに、前記第７及び第１０スイッチング素子がＯＦＦとなり、
又、前記レベルシフト回路部に前記第２電圧が入力されたとき、前記第８及び第９スイッチング素子がＯＦＦとなるとともに、前記第７及び第１０スイッチング素子がＯＮとなることを特徴とする請求項２に記載の半導体集積回路装置。
【請求項４】
前記レベルシフト回路部が、
第１及び第２電圧でバイアスされるとともに、第１及び第２電圧のいずれかが入力される第２インバータと、
第１及び第２電圧でバイアスされるとともに、前記第２インバータの出力が入力され、その出力を前記第７及び第８スイッチング素子の一端に与える第３インバータと、
第１及び第２電圧でバイアスされるとともに、前記第３インバータの出力が入力される第４インバータと、
を備え、
前記第３インバータの出力によって前記第４スイッチング素子がＯＮ／ＯＦＦ制御され、前記第４インバータの出力によって前記第１及び第３スイッチング素子がＯＮ／ＯＦＦ制御されることを特徴とする請求項３に記載の半導体集積回路装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路装置に関するもので、特に、レベルシフト可能な出力回路の構成に関する。
【０００２】
【従来の技術】
従来より使用されているレベルシフト回路の一例を図２に示す。図２のレベルシフト回路は、入力端子ＩＮと、ｐチャネルＭＯＳトランジスタＴｒ１とｎチャネルＭＯＳトランジスタＴｒ２からなるＣＭＯＳ（Complementary Metal Oxide Semiconductor）型インバータ２１と、ｐチャネルＭＯＳトランジスタＴｒ３とｎチャネルＭＯＳトランジスタＴｒ４からなるＣＭＯＳ型インバータ２２と、ソース及びバックゲートに電圧Ｖ２が印加されるｐチャネルＭＯＳトランジスタＴｒ５，Ｔｒ７と、インバータ２２からの出力がゲートに入力されるｎチャネルＭＯＳトランジスタＴｒ６と、インバータ２１からの出力がゲートに入力されるｎチャネルＭＯＳトランジスタＴｒ８と、トランジスタＴｒ７，Ｔｒ８のドレインに接続された出力端子ＯＵＴとを有する。
【０００３】
このレベルシフト回路において、インバータ２１内のトランジスタＴｒ１のソース及びバックゲートとインバータ２２内のトランジスタＴｒ３のソース及びバックゲートとに電圧Ｖ１が印加される。一方、インバータ２１内のトランジスタＴｒ２のソース及びバックゲートとインバータ２２内のトランジスタＴｒ４のソース及びバックゲートとが接地される。又、トランジスタＴｒ５のゲートがトランジスタＴｒ７のドレインに接続されるとともに、トランジスタＴｒ７のゲートがトランジスタＴｒ５，Ｔｒ６のドレインに接続される。更に、トランジスタＴｒ６，Ｔｒ８のソース及びバックゲートが接地される。尚、電圧Ｖ１は電圧Ｖ２より低い。
【０００４】
このようなレベルシフト回路において、入力端子に電圧Ｖ１となるハイレベルの信号が入力されると、インバータ２１よりグランドレベルと略等しいローレベルの信号が出力されて、トランジスタＴｒ８のゲートに入力される。又、インバータ２２にもインバータ２１から出力されるローレベルの信号が入力されるので、電圧Ｖ１と略等しいハイレベルの信号が出力されて、トランジスタＴｒ６のゲートに入力される。
【０００５】
よって、トランジスタＴｒ６がＯＮとなるとともにトランジスタＴｒ８がＯＦＦとなる。そのため、トランジスタＴｒ７のゲートにローレベルの信号が入力されてトランジスタＴｒ７がＯＮとなり、出力端子ＯＵＴに電圧Ｖ２に略等しい電圧を導出する。又、この電圧Ｖ２がトランジスタＴｒ５のゲートに印加されるため、トランジスタＴｒ５がＯＦＦとなる。
【０００６】
又、入力端子にグランドレベルとなるローレベルの信号が入力されると、インバータ２１より電圧Ｖ１と略等しいハイレベルの信号が出力されて、トランジスタＴｒ８のゲートに入力される。又、インバータ２２にもインバータ２１から出力されるハイレベルの信号が入力されるので、グランドレベルと略等しいローレベルの信号が出力されて、トランジスタＴｒ６のゲートに入力される。
【０００７】
よって、トランジスタＴｒ６がＯＦＦとなるとともにトランジスタＴｒ８がＯＮとなる。そのため、トランジスタＴｒ５のゲートにローレベルの信号が入力されてトランジスタＴｒ５がＯＮとなり、トランジスタＴｒ７のゲートに電圧Ｖ２に略等しい電圧を導出する。又、この電圧Ｖ２に略等しい電圧がトランジスタＴｒ７のゲートに印加されるため、トランジスタＴｒ７がＯＦＦとなる。このとき、トランジスタＴｒ８がＯＮであるので、出力端子ＯＵＴにグランドレベルに略等しい電圧が導出される。
【０００８】
このように、図２のレベルシフト回路によると、入力端子ＩＮにグランドレベルの電圧が入力されるとグランドレベルの電圧が出力端子ＯＵＴより出力され、又、入力端子ＩＮに電圧Ｖ１が入力されると電圧Ｖ２が出力端子ＯＵＴより出力される。よって、図２のレベルシフト回路によって、グランド−Ｖ１間の電圧がグランド−Ｖ２の電圧にレベルシフトされる。
【０００９】
【発明が解決しようとする課題】
図２のレベルシフト回路によると、トランジスタＴｒ５，Ｔｒ６で形成される出力回路及びトランジスタＴｒ７，Ｔｒ８で形成される出力回路には、電圧Ｖ２がかかるため、この電圧Ｖ２を高くするには、これら出力回路の耐圧を充分に考慮に入れる必要がある。即ち、電圧Ｖ２が高くレベルシフト回路内に設けた各ＭＯＳトランジスタの耐圧を超える場合、ＭＯＳトランジスタの劣化や破壊を招くことになるので、トランジスタＴｒ５，Ｔｒ６，Ｔｒ７，Ｔｒ８の酸化膜を厚くするなどして耐圧を上げる必要がある。このように、レベルシフトする電圧の仕様に応じて、レベルシフト回路内の各素子の耐圧性を変える必要がある。
【００１０】
上記のような問題を鑑みて、本発明は、出力電圧が高電圧となるようなレベルシフト出力回路を有する半導体集積回路装置において、そのレベルシフト出力回路内に設けられた各素子の劣化や破壊を防ぐために、各素子にかかる電圧がその素子の耐圧を超えることがないレベルシフト出力回路を有する半導体集積回路装置を提供することを目的とする。
【００１１】
【課題を解決するための手段】
上記のような目的を達成するために、本発明の半導体集積回路装置は、第１電圧と第２電圧が択一的に入力されるとともに、第１電圧と第３電圧との間の電圧を択一的に出力するレベルシフト出力回路を有する半導体集積回路装置において、
前記レベルシフト出力回路が、第１電圧と第２電圧とを、第１電圧と第２電圧より高く第３電圧より低い第４電圧とにレベルシフトするレベルシフト回路部と、前記レベルシフト回路部より第１電圧と第４電圧が入力され、その一端に印加される電圧が前記レベルシフト回路部に入力される電圧と等しい電圧とされるとともに、第１電圧と第３電圧を択一的に出力する出力回路部と、一端に第３電圧が印加されるとともに、他端が前記出力回路部の他端と接続されたスイッチ部と、を有し、前記レベルシフト回路部に第２電圧が入力されたとき、前記スイッチ部がＯＮとなって前記スイッチ部を介して前記出力回路部の他端に第３電圧が与えられ、前記レベルシフト回路部から前記出力回路部に第１電圧が与えられるとともに前記出力回路部の他端に第２電圧が印加され、第３電圧が前記出力回路部より出力されるとともに、前記出力回路部が第２電圧と第３電圧とでバイアスされ、又、前記レベルシフト回路部に第１電圧が入力されたとき、前記スイッチ部がＯＦＦとなって、前記レベルシフト回路部から前記出力回路部に第４電圧が与えられるとともに前記出力回路部の他端に第１電圧が印加されることで、第１電圧が前記出力回路部より出力されるとともに、前記出力回路部への第３電圧の印加が禁止されることを特徴とする。尚、ここで、第１電圧はグランド電圧である。
【００１２】
【発明の実施の形態】
本発明の実施形態の１つについて、図面を参照して説明する。図１のレベルシフト回路装置（特許請求の範囲における「レベルシフト出力回路」）は、電圧がＶ１のハイレベルの信号又は電圧がグランドレベルのローレベルの信号が入力される入力端子ＩＮと、この入力端子ＩＮからの入力信号を反転するＣＭＯＳ型インバータ１と、ＣＭＯＳ型インバータ１からの出力が入力されるとともに電圧Ｖ２となるハイレベルの信号及びグランドレベルとなるローレベルの信号を出力するレベルシフト回路（特許請求の範囲における「レベルシフト回路部」）２と、後述する出力回路４に電圧Ｖ３を供給する供給路に接続されたスイッチ回路（特許請求の範囲における「スイッチ部」）３と、レベルシフト回路２から出力される信号によって電圧Ｖ３となるハイレベルの信号又はグランドレベルとなるローレベルの信号を出力端子ＯＵＴを介して出力する出力回路（特許請求の範囲における「出力回路部」）４と、出力端子ＯＵＴとを有する。尚、電圧Ｖ１，Ｖ２，Ｖ３は、０＜Ｖ１＜Ｖ２≦Ｖ３の関係にある。
【００１３】
このような構成のレベルシフト回路装置において、レベルシフト回路２が、インバータ１の出力が入力されるＣＭＯＳ型インバータ５と、インバータ５の出力が入力されるＣＭＯＳ型インバータ６と、ソースとバックゲートに電圧Ｖ２が印加されるｐチャネルＭＯＳトランジスタＴ１，Ｔ３と、インバータ６からの出力がゲートに入力されるｎチャネルＭＯＳトランジスタＴ２と、インバータ５からの出力がゲートに入力されるｎチャネルＭＯＳトランジスタＴ４とから構成される。
【００１４】
このレベルシフト回路２において、トランジスタＴ２，Ｔ４のソース及びバックゲートが接地され、又、トランジスタＴ１，Ｔ２のドレイン同士が接続されるとともにトランジスタＴ３，Ｔ４のドレイン同士が接続される。このトランジスタＴ３，Ｔ４のドレイン同士が接続した接続ノードをａ、トランジスタＴ１，Ｔ２のドレイン同士が接続した接続ノードをｂとする。
【００１５】
又、スイッチ回路３は、ゲートとドレインに電圧Ｖ３が印加されたｎチャネルＭＯＳトランジスタＴ５と、トランジスタＴ５のソースにドレインが接続されるとともにゲートに電圧Ｖ２が印加されたｎチャネルＭＯＳトランジスタＴ６と、ゲートにインバータ６からの出力が入力されるとともにソースとバックゲートが接地されたｎチャネルＭＯＳトランジスタＴ７と、トランジスタＴ５のソースに入力側が接続されたＣＭＯＳ型インバータ７と、このインバータ７からの出力がゲートに入力されるとともにソースとバックゲートに電圧Ｖ３が印加されたｐチャネルＭＯＳトランジスタＴ８とから構成される。
【００１６】
このスイッチ回路３において、トランジスタＴ５のバックゲートとソースが接続され、トランジスタＴ６のバックゲートとソースがトランジスタＴ７のドレインに接続される。又、トランジスタＴ５，Ｔ６は、負荷抵抗として動作を行い、トランジスタＴ７がＯＮとなったとき、トランジスタＴ５のソースにかかる電圧はトランジスタＴ６のゲートに印加された電圧Ｖ２に略等しくなる。
【００１７】
又、出力回路４は、トランジスタＴ８のドレインにソースとバックゲートが接続されたｐチャネルＭＯＳトランジスタＴ９，Ｔ１１と、接続ノードｂにゲートが接続されるとともにドレインがトランジスタＴ９のドレインに接続されたｎチャネルＭＯＳトランジスタＴ１０と、接続ノードａにゲートが接続されるとともにドレインがトランジスタＴ１１のドレインに接続されたｎチャネルＭＯＳトランジスタＴ１２とから構成される。
【００１８】
この出力回路４において、トランジスタＴ１１，Ｔ１２のドレイン同士が接続した接続ノードに出力端子ＯＵＴが接続される。又、トランジスタＴ１１のドレインとトランジスタＴ９のゲートが接続されるとともに、トランジスタＴ９のドレインとトランジスタＴ１１のゲートが接続される。更に、トランジスタＴ１０，Ｔ１２のソース及びバックゲートがインバータ５の出力側に接続される。
【００１９】
インバータ１，５，６，７は、それぞれ、ｐチャネルＭＯＳトランジスタＴｐと、ｎチャネルＭＯＳトランジスタＴｎによって構成され、トランジスタＴｐ，Ｔｎのゲート同士が接続した接続ノードが入力側、トランジスタＴｐ，Ｔｎのドレイン同士が接続した接続ノードが出力側となる。又、インバータ１，５，６は、それぞれ、トランジスタＴｐのソースとバックゲートに電圧Ｖ１が印加されるとともに、トランジスタＴｎのソースとバックゲートが接地される。更に、インバータ７は、トランジスタのＴｐのソースとバックゲートに電圧Ｖ３が印加されるとともに、トランジスタＴｎのソースとバックゲートに電圧Ｖ２が印加される。以下に、上記のような構成のレベルシフト回路装置の動作について説明する。
【００２０】
（１）入力端子ＩＮにハイレベルの信号が入力された時
まず、入力端子ＩＮに電圧Ｖ１となるハイレベルの信号が入力されたときの動作について説明する。入力端子ＩＮにハイレベルの信号が与えられると、インバータ１によって反転されたグランドレベルに略等しいローレベルの信号がレベルシフト回路２に入力される。ところで、レベルシフト回路２は、従来のレベルシフト回路（図２）と同様の回路構成をしている。このレベルシフト回路２において、まず、インバータ５で反転した電圧Ｖ１と略等しくなるハイレベルの信号がトランジスタＴ４のゲートに入力されてトランジスタＴ４をＯＮにする。このように、トランジスタＴ４がＯＮにされることによって接続ノードａの電圧がグランドレベルと略等しいローレベルとなる。
【００２１】
この接続ノードａの電圧がトランジスタＴ１のゲートに与えられるので、トランジスタＴ１がＯＮとなり、接続ノードｂの電圧が電圧Ｖ２と略等しいハイレベルとなる。次に、インバータ５から出力されたハイレベルの信号がインバータ６によって反転され、トランジスタＴ２のゲートにグランドレベルに略等しいローレベルの信号が与えられる。又、トランジスタＴ１によって、電圧Ｖ２に略等しいハイレベルの信号がトランジスタＴ３のゲートに与えられる。よって、トランジスタＴ２，Ｔ３は、ＯＦＦの状態となる。
【００２２】
このとき、インバータ６から出力されるローレベルの信号がトランジスタＴ７のゲートに与えられ、トランジスタＴ７はＯＦＦの状態となる。よって、インバータ７の入力側には、トランジスタＴ５を介して電圧Ｖ３に略等しい電圧がかかるので、ソースに電圧Ｖ２が印加されたトランジスタＴｎがＯＮとなるとともに、ソースに電圧Ｖ３が印加されたトランジスタＴｐがＯＦＦとなる。よって、インバータ７から電圧Ｖ２に略等しいローレベルの信号がトランジスタＴ８のゲートに与えられ、トランジスタＴ８がＯＮとなる。
【００２３】
又、接続ノードａがローレベルであるとともに接続ノードｂがハイレベルであるので、トランジスタＴ１０がＯＮの状態となるとともにトランジスタＴ１２がＯＦＦとなる。このとき、トランジスタＴ１０，Ｔ１２のソースには、インバータ５から出力される電圧Ｖ１に略等しい電圧が与えられる。よって、トランジスタＴ１０がＯＮとなるので、トランジスタＴ１１のゲートに、電圧Ｖ１に略等しいローレベルの信号が与えられる。このとき、トランジスタＴ１１のソースにトランジスタＴ８を介して電圧Ｖ３に略等しい電圧がかかるので、トランジスタＴ１１がＯＮとなり、出力端子ＯＵＴを介して、電圧Ｖ３に略等しいハイレベルの信号が出力される。
【００２４】
又、トランジスタＴ１１のソースにゲートが接続されたトランジスタＴ９のゲートに電圧Ｖ３に等しいハイレベルの信号が与えられるので、トランジスタＴ９は、ＯＦＦの状態となる。このように、入力端子ＩＮに電圧Ｖ１となるハイレベルの信号が入力されると、電圧Ｖ３に略等しいハイレベルの信号が出力端子ＯＵＴより出力される。このとき、各トランジスタに印加される電圧は、Ｖ１又はＶ２又はＶ３−Ｖ１のいずれかになり、Ｖ３の電圧が直接印加されるトランジスタはないので、耐圧的に有利になっている。
【００２５】
（２）入力端子ＩＮにローレベルの信号が入力された時
次に、入力端子ＩＮにグランドレベルとなるローレベルの信号が入力されたときの動作について説明する。入力端子ＩＮにローレベルの信号が与えられると、インバータ１によって反転された電圧Ｖ１に略等しいハイレベルの信号がレベルシフト回路２に入力される。このレベルシフト回路２において、まず、インバータ５で反転したグランドレベルと略等しくなるローレベルの信号がトランジスタＴ４のゲートに入力されてトランジスタＴ４をＯＦＦにする。
【００２６】
次に、インバータ５から出力されたローレベルの信号がインバータ６によって反転され、トランジスタＴ２のゲートに電圧Ｖ１に略等しいハイレベルの信号が与えられる。よって、トランジスタＴ２がＯＮとなり、接続ノードｂの電圧がグランドレベルに略等しいローレベルとなる。この接続ノードｂの電圧がトランジスタＴ３のゲートに与えられるので、トランジスタＴ３がＯＮとなり、接続ノードａの電圧が電圧Ｖ２と略等しいハイレベルとなる。又、トランジスタＴ３によって、電圧Ｖ２に略等しいハイレベルの信号がトランジスタＴ１のゲートに与えられ、トランジスタＴ１は、ＯＦＦの状態となる。
【００２７】
このとき、インバータ６から出力されるハイレベルの信号がトランジスタＴ７のゲートに与えられ、トランジスタＴ７はＯＮの状態となる。このとき、上述したように、トランジスタＴ５のソース電圧が電圧Ｖ２に近い値になる。よって、インバータ７の入力側には、電圧Ｖ２に略等しい電圧がかかるので、ソースに電圧Ｖ２が印加されたトランジスタＴｎがＯＦＦとなるとともに、ソースに電圧Ｖ３が印加されたトランジスタＴｐがＯＮとなる。故に、インバータ７から電圧Ｖ３に略等しいハイレベルの信号がトランジスタＴ８のゲートに与えられ、トランジスタＴ８がＯＦＦとなる。
【００２８】
又、接続ノードａがハイレベルであるとともに接続ノードｂがローレベルであるので、トランジスタＴ１０がＯＦＦの状態となるとともにトランジスタＴ１２がＯＮとなる。このとき、トランジスタＴ１０，Ｔ１２のソースには、インバータ５から出力されるグランドレベルに略等しい電圧が与えられる。よって、トランジスタＴ１２がＯＮとなるので、出力端子ＯＵＴを介してグランドレベルに略等しいローレベルの信号が出力される。このように、入力端子ＩＮにグランドレベルとなるローレベルの信号が入力されると、グランドレベルに略等しいローレベルの信号が出力端子ＯＵＴより出力される。このとき、各トランジスタに印加される電圧は、Ｖ１又はＶ２又はＶ３−Ｖ２のいずれかになり、Ｖ３の電圧が直接印加されるトランジスタはないので、耐圧的に有利になっている。
【００２９】
上記のように、図１のレベルシフト回路装置によって、グランド−Ｖ１の入力電圧をグランド−Ｖ３の電圧にレベルシフトすることができる。このとき、電圧Ｖ１，Ｖ２，Ｖ３の関係は、Ｖ２≦Ｖ３≦Ｖ１＋Ｖ２とするとともに、電圧Ｖ１，Ｖ２が、それぞれ、図１のレベルシフト回路装置内の各ＭＯＳトランジスタの耐圧よりも低い電圧である。
【００３０】
このように電圧Ｖ１，Ｖ２，Ｖ３の関係を決定すると、インバータ１，５，６が電圧Ｖ１で、インバータ７が（Ｖ３−Ｖ２）で、そしてトランジスタＴ１，Ｔ２，Ｔ３，Ｔ４が電圧Ｖ２でバイアスされる。よって、インバータ１，５，６，７内のトランジスタ及びトランジスタＴ１，Ｔ２，Ｔ３，Ｔ４が耐圧以下の電圧でバイアスされる。又、入力端子ＩＮにハイレベルの信号が入力されたとき、出力回路４が（Ｖ３−Ｖ１）、即ち、耐圧以下のＶ２でバイアスされる。更に、入力端子ＩＮにローレベルの信号が入力されたとき、スイッチ回路３によって、電圧Ｖ３が出力回路４に供給されないため、出力回路４内のトランジスタに耐圧以上の電圧がかかることがない。
【００３１】
よって、図１のようなレベルシフト回路装置を用いたとき、常に、このレベルシフト回路装置内に設けられた各ＭＯＳトランジスタには、耐圧以上の電圧がかかることがないので、このレベルシフト回路装置の劣化や破壊を防ぐことができる。尚、レベルシフト回路２、スイッチ回路３及び出力回路４は、上述した回路に限定するものではなく、例えば、各インバータの数は必要に応じて増減すればよい。
【００３２】
【発明の効果】
本発明によると、入力端子に択一的に入力される第１電圧と第２電圧を、第１電圧と第３電圧にレベルシフトして出力端子より択一的に出力するレベルシフト出力回路を有する半導体集積回路装置において、第３電圧を高電圧としても、第３電圧を出力する際は出力回路部に第２電圧と第３電圧がバイアスされた状態とし、第１電圧を出力する際はスイッチ部をＯＦＦとして出力回路部に第３電圧が印加されないようにする。このようにすることで、レベルシフト出力回路に、常に高電圧がかからないようにすることができるため、この出力回路を構成する各素子の耐圧を超えないようにし、各素子の劣化や破壊を防ぐことができる。又、このレベルシフト出力回路内に設けたレベルシフト回路部は、第１電圧と第４電圧が印加され、この第４電圧をレベルシフト出力回路内の各素子の耐圧以下の電圧とすることによって、このレベルシフト出力回路内の各素子の劣化や破壊を防ぐことができる。
【図面の簡単な説明】
【図１】本発明のレベルシフト回路装置の内部構成を示す回路図。
【図２】従来のレベルシフト回路の内部構成を示す回路図。
【符号の説明】
１，５，６，７，２１，２２    ＣＭＯＳ型インバータ
２    レベルシフト回路
３    スイッチ回路
４    出力回路
Ｔ１，Ｔ３，Ｔ８，Ｔ９，Ｔ１１，Ｔｐ    ｐチャネルＭＯＳトランジスタ
Ｔ２，Ｔ４〜Ｔ７，Ｔ１０，Ｔ１２，Ｔｎ    ｎチャネルＭＯＳトランジスタ
Ｔｒ１，Ｔｒ３，Ｔｒ５，Ｔｒ７    ｐチャネルＭＯＳトランジスタＴｒ２，Ｔｒ４，Ｔｒ６，Ｔｒ８    ｎチャネルＭＯＳトランジスタ
【図１】
0003741568.tif 000002
【図２】
0003741568.tif 000003