(57)【特許請求の範囲】
【請求項１】
通常動作モード時に活性化されて動作して基準電圧を発生し、テストモード時に非活性化される内部電源基準電圧発生部と、
テストモード時に活性化されて動作して既存の外部入力ピンを介して入力された外部からの印加電圧と等しい電圧を出力し、通常動作モード時に非活性化されるコンパレータ回路と、
前記内部電源基準電圧発生部から出力される基準電圧と前記コンパレータ回路から出力される外部電圧を入力して、前記基準電圧または前記外部電圧に依存する内部電圧を発生する内部電源電圧発生部と、
前記内部電源基準電圧発生部及び前記コンパレータ回路の動作不動作を制御するテストモードセレクト回路と、
を備えることにより、テスト用の専用端子を設けることなく外部電圧によるテストを可能とするとともに、通常動作モード時に前記既存の外部入力ピンを介して入力される電圧変動が前記内部電源電圧発生部に影響を及ぼさないようにしたことを特徴とする半導体装置の内部電圧制御回路。
【請求項２】
前記コンパレータ回路は、ゲート電極が前記既存の外部入力ピンに接続された第１のNchトランジスタと、ゲート電極が該コンパレータ回路の出力端に接続された第２のNchトランジスタと、ゲート電極に前記テストモードセレクト回路からの出力信号が入力され、ソース電極が接地され、ドレイン電極が前記第１及び第２のNchトランジスタの共通ソース電極と接続された第３のNchトランジスタと、ソース電極が外部電源に接続され、ドレイン電極が前記第１のNchトランジスタのドレイン電極と接続された第１のPchトランジスタと、ソース電極が外部電源に接続され、ゲート電極が前記第１のPchトランジスタのゲート電極と共通接続され、ドレイン電極が前記第２のNchトランジスタのドレイン電極と接続されるとともに前記共通接続されたゲート電極と接続された第２のPchトランジスタと、ソース電極が外部電源に接続され、ゲート電極が前記第１のNchトランジスタ及び前記第１のPchトランジスタの共通ドレイン接続点に接続され、ドレイン電極が該コンパレータ回路の出力端に接続された第３のPchトランジスタと、によって構成されていることを特徴とする請求項１に記載の半導体装置の内部電圧制御回路。
【請求項３】
前記既存の外部入力ピンは、ＮＣ（ノン・コネクション）ピンであることを特徴とする請求項１または２に記載の半導体装置の内部電圧制御回路。
【請求項４】
前記既存の外部入力ピンは、ＯＥ（Output Enable）ピンまたはＣＳ（Chip Select）ピン等の既存ピンであり、前記テストモードセレクト回路からのTESTモード信号により前記既存の外部入力ピンの動作をアクティブ側に固定させる手段を有していることを特徴とする請求項１または２に記載の半導体装置の内部電圧制御回路。
【請求項５】
前記既存の外部入力ピンの動作をアクティブ側に固定させる手段は、前記テストモードセレクト回路からの出力信号を反転して出力する第１のインバータ回路と、該第１のインバータ回路の出力と前記ＯＥピンまたは前記ＣＳピン等の既存ピンからの入力とが入力されるＮＡＮＤ回路と、該ＮＡＮＤ回路の出力を反転してＯＥ制御回路またはＣＳ制御回路等へ出力する第２のインバータ回路によって構成されていることを特徴とする請求項４に記載の半導体装置の内部電圧制御回路。
【請求項６】
前記既存の外部入力ピンを介して入力される外部電圧は、マージン試験用の基準電圧であることを特徴とする請求項１〜５のいずれかに記載の半導体装置の内部電圧制御回路。
【請求項７】
前記既存の外部入力ピンを介して入力される外部電圧は、ストレス試験用の基準電圧であることを特徴とする請求項１〜５のいずれかに記載の半導体装置の内部電圧制御回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の内部電圧制御回路に関し、特に、降圧回路等を使用した製品の電源電圧マージン試験或いはストレス試験に関連する技術である。
【０００２】
【従来の技術】
近年の急速なパーソナルコンピュータ（パソコン）及びワークステーションの性能向上に大きな役割を演じているのが、高速動作を行う半導体記憶装置（メモリ）である。
【０００３】
近年のメモリ製品においては低電圧・低消費電力化が求められており、メモリ製品を搭載する顧客先のシステムからメモリに供給される電源には複数の電源電圧が存在し、かつ各制御ピン、アドレスピン、及びＩ／Ｏピン等への入力に対しても複数の入力電圧が存在している為、それら異なるインターフェースに対して、製品動作を満足させる必要がある。
【０００４】
その為、近年の半導体記憶装置では、外部電源電圧が与えられる回路部分と、トランジスタ耐圧の問題により内部降圧させた電圧が与えられる回路部分を別々に設けるような回路構成を用いている。内部電源電圧を発生させる為には、基準電圧制御及び発生回路、内部電源基準電圧発生部、及び内部電源電圧発生部などを別途設け、外部電源に関わらず常に一定の電圧レベルを出力するような回路が必要となる。
【０００５】
しかし、このように内部降圧された電圧を発生させる回路を設けた製品の電源電圧マージンを測定する場合には、内部の電圧を直接制御することが出来ないという問題点があった。このような問題点を解消するために、制御信号を通して内部電源電圧の大きさを調節することにより、マージンテストを容易に実行可能な半導体メモリ装置が種々提案されている。
【０００６】
図３は、特開２０００−１５６０９７号公報に記載されている内部電源電圧発生回路における内部電圧制御回路を示しており、半導体メモリ用の内部電源電圧発生回路は、図３（ａ）に示すように、基準電圧制御及び発生部301，内部電源基準電圧発生部302，及び内部電源電圧発生部303からなり、基準電圧制御及び発生部301は、図３（ｂ）に示すように、専用に設けた外部ピンから切換制御信号PLVCCを入力することで、基準電圧VR0のレベルを切り換えることにより電源電圧マージン試験を行うことを可能としている。
【０００７】
この従来例では、通常動作時には、外部から与えられる切換制御信号PLVCCをHighレベルに固定しておくことでNchトランジスタ311がONし、外部電源VEXTが抵抗331,333によって電圧降下された電圧がPchトランジスタ321のゲートに与えられて、予め抵抗比によって設定された基準電圧VR0が発生され、この基準電圧VR0により、所定の内部電圧VINTが出力される。
【０００８】
電源電圧マージン試験時には、切換制御信号PLVCCをLowレベルに固定しておくことでNchトランジスタ311をOFF状態とし、外部電源VEXTが抵抗331,332,333によって電圧降下された電圧をPchトランジスタ321のゲートに与えることにより基準電圧VR0を回路内に設けられた抵抗比によって予め設定された電圧に下げ、内部電圧VINTを下げた状態にして電源電圧マージン試験を行っている。
【０００９】
図３に記載の内部電圧制御方法では、切換制御信号PLVCCを入力するために外部に別途専用ピンを設ける必要があり、さらに外部からの制御信号PLVCCによって切り換えられた内部電圧の正確な電圧レベルが判別出来ないという問題、および、予め回路内に設けられた抵抗の値で設定された電圧のみにしか電圧を切り換えることが出来ない為、製品の実力の限界を確認することができないという問題がある。
【００１０】
図４は、特開平５−３３３１１６号公報に記載されている集積回路のマージン試験回路を示しており、通常動作時には、集積回路内に持つ基準電圧発生回路402の出力を選択回路405により選択して、マージンを持った動作を行い、マージン試験時には、外部入力端子407から入力される外部電源を選択回路405により選択し、この外部入力電源を有効として所定範囲で変化させることによりマージン試験を可能としている。通常動作とマージン試験の切り替え制御は、選択回路405の選択信号入力端子406に入力される選択信号によって行われる。
【００１１】
図４に記載のマージン試験回路によれば、外部から電源電圧を与える為の外部入力端子407を別途専用に設けているため、外部入力電圧を自由に選択することが出来るので高電源電圧マージン試験および低電源電圧マージン試験のいずれも可能であるが、外部入力端子407用及び選択信号入力端子406用に、別途専用ピンを２ピン設けなくてはならないという問題点がある。
【００１２】
図５は、基準電圧制御及び発生部501と内部電源基準電圧発生部502からは通常動作時における内部電圧発生用の基準電圧VREFのみを出力する構成とし、電圧マージン試験のための基準電圧VREFは外部入力端子から与え、これらの基準電圧VREFのいずれか一方を選択回路505により選択するように構成した従来例を示しており、図４と同様に、外部から電源電圧を与える為の外部入力端子、及び内部で使用される電圧を切り換える為の選択信号入力端子の２ピンが別途専用に設けられている。
【００１３】
選択回路505は、通常動作時には、外部から与える電圧切換制御信号をLowレベルとすることでトランスファスイッチＴ２がON状態でかつトランスファスイッチＴ１がOFF状態となり、内部電源基準電圧発生部502から発生される電圧を基準電圧VREFとして内部電源電圧発生部503に出力する。一方、電源電圧マージン試験時には、外部から与える電圧切換制御信号をHighレベルとすることでトランスファスイッチＴ１がON状態でかつトランスファスイッチＴ２がOFF状態となり、外部入力端子から入力された電圧を基準電圧VREFとして内部電源電圧発生部503に出力する。
【００１４】
図６は、内部電源電圧発生部503として使用される回路の一例を示しており、Nchトランジスタ615のゲート電圧にHighレベルが与えられ、Nchトランジスタ615はON状態となっているため、Pchトランジスタ611,612及びNchトランジスタ613,614,615からなるコンパレータ回路はアクティブ状態となっている。
【００１５】
選択回路505から出力される通常動作時の基準電圧VREFまたは電圧マージン試験のための基準電圧VREFが、Nchトランジスタ614のゲート電圧として与えられると、このコンパレータ回路とPchトランジスタ616によって構成されるフィードバックループによって、Nchトランジスタ613のゲート電圧がNchトランジスタ614のゲート電圧と等しくなるため、この通常動作時の基準電圧VREFまたは電圧マージン試験のための基準電圧VREFが、通常動作時の内部電源VINTまたは電圧マージン試験のための内部電源VINTとして内部回路504に供給されることになる。
【００１６】
集積回路の集積度の向上につれ必要なピン数は増加しているが、その一方でパッケージや外形の要因でピン数自体は数的制限を受け、特にメモリ製品ではピンの標準仕様が存在する為、電源電圧マージン試験用に別途ピン数を増やすことで製品動作制限事項を追加することはデメリットとなり、さらにチップサイズの問題から電圧マージン試験用等に追加する回路も極力抑えなければならない。
【００１７】
図５では外部に専用の２ピンを設けているが、これは例えばTESTモードなどを用いて、電源電圧マージン試験を行う場合のみ電圧切換制御信号を回路内部で発生させるようにし、かつ、同様にTESTモードなどを用いて、電源電圧マージン測定時には不要な既存ピンであるノン・コネクション（ＮＣ）ピンを、回路内部で使用可能な状態に切り換えて外部入力端子のように振る舞わせることにより、別途専用にピンを設けなくても電源電圧マージン試験を行うことは可能である。
【００１８】
例えば、特開平３−１６０６９９号公報では、アドレス入力用の既存端子を外部入力端子として兼用し、このアドレス用の端子を介して動作マージン測定用の基準電位を与えることにより、電源電圧マージン試験用の専用ピンを別途設けないで構成する方法が提案されている。
【００１９】
このように、TESTモードなどを用いることによって電圧切換制御信号を回路内部で発生させ、かつ既存ピンを外部入力端子のように振る舞わせることにより、電圧マージン試験用に別途専用のピンを設けなくてはならないという問題点を解消することは可能であるが、基準電圧VREFを選択するために図５に示す選択回路505を設けた場合、通常使用時に、仮に外部入力端子からの入力にオーバーシュート／アンダーシュートが発生すると、非選択側のトランスファスイッチＴ１のトランジスタがONしてしまう可能性があり、それによって内部電源基準電圧発生部502から発生される電圧と外部入力端子から入力される電圧の干渉が起り、基準電圧VREFに変動が生じる虞がある。
【００２０】
図７は、外部電源モードを使用した別の従来例を示しており、図８〜図１２は、図７の内部電圧制御回路における、TESTモードENTRY回路705、TESTモードSELECT回路706、内部電源基準電圧発生部702、内部電源電圧発生部703の各回路として用いることが可能な回路例を示している。
【００２１】
図７の内部電圧制御回路において、外部電源モードを使用した場合の電源電圧マージンテストを行う場合、先ず、図８あるいは図９に示すTESTモードENTRY回路705を用いてTESTモードにエントリーし、図１０に示すTESTモードSELECT回路706から降圧電源発生回路キャンセル信号を発生させ、図１１に示す内部電源基準電圧発生部702の動作をキャンセルして内部電源基準電圧発生部702から基準電圧VREFを発生させないようにする。そして図１２に示す内部電源電圧発生部703によって内部電源VINTがPchトランジスタ127を介して供給される外部電源電圧に追従するように構成し、外部電源電圧が与えられる外部ピンの電圧を調整することによって電源電圧マージン試験を可能としている。
【００２２】
この従来例においては、電源電圧マージンテストを行う場合、外部電源を変更することで製品に与えられる電源電圧を全て一律に調整することになるが、本来は外部電源電圧が与えられる回路部分の電源電圧マージンの実力で動作リミットしてしまう可能性があり、内部メモリセルの電源電圧マージンを正確に測定することが出来ないという問題点がある。
【００２３】
また、他の従来例として、直接外部電源電圧を調整することによって内部電源基準電圧発生部から発生される内部電圧のレベルを調整するような方法もあるが、外部電源電圧が内部でどの程度の電圧レベルまで内部降圧されたかが不明な為、電源電圧マージン試験を行っても実力を正確に測定することが出来ないという問題点があった。
【００２４】
図１３は、更に別の従来例を示しており、図７の場合と同様に、電源電圧マージンテストを行う場合、内部電源基準電圧発生部132をTESTモードなどにより動作をキャンセルしておき、外部に専用に設けたVREF-PAD137から直接電圧を印可して内部電圧を調整することで電源電圧マージン試験を可能にしている。なお、この場合、内部電源電圧発生部133としては例えば図６に示されている内部電源電圧発生部が使用される。
【００２５】
この従来例は、主にリダンダンシＰ／Ｗ時など内部電圧のレベルが不明の場合にVREF-PAD137から電圧を与えて基本試験を行う場合に用いており、本Ｐ／Ｗ時にはトリミングされた内部電圧のレベルで試験を行う為に、このVREF-PAD137は基本的には使用しない。この場合、製品のピン数制限や製品動作制限に影響しないように、このVREF-PAD137は組立時にはピンにボンディングしない為、Ｐ／Ｗ時のみ有効な測定手法であり組立品には使用出来ないという問題がある。
【００２６】
図１４は、ストレス試験を行う際の従来の内部電圧制御回路例を示すブロック図であり、図１５は、従来のストレス試験モードへのエントリー回路147の例を示している。
【００２７】
ストレス試験エントリー回路147は、通常動作時においては、外部電源モード信号としてTESTモードENTRY回路145により初期値のLowレベルが与えられ、インバータ158を介してNchトランジスタ156のゲート電圧及びPchトランジスタ157のゲート電圧にHighレベルが与えられる。よってNchトランジスタ156はON状態、Pchトランジスタ157はOFF状態となっている。
【００２８】
また貫通電流抑制用のNchトランジスタ155を構成する複数の各NchトランジスタもON状態であり、Pchトランジスタ151，152及びNchトランジスタ153,154,155,156からなるコンパレータ回路はアクティブ状態となる。Nchトランジスタ153のゲート電圧にはストレス試験モードにエントリーしても電圧レベルが変動しない内部基準電圧であるVREF0信号が与えられ、Nchトランジスタ154のゲート電圧には抵抗160,161,162,163で外部電源電圧を抵抗分割したレベルが与えられるが、通常動作時は、Nchトランジスタ154のゲート電圧レベルの方が低くなるように予め抵抗160,161,162,163の抵抗比が設定されている。
【００２９】
そのため、Nchトランジスタ153はON状態、Nchトランジスタ154はOFF状態となり、接点Ａの電荷はNchトランジスタ153,155,156を経由してGNDへ引き抜かれ、接点ＡはLowレベルとなる。そしてPchトランジスタ152がON状態となることで接点ＢがHighレベルとなりインバータ159を介してBIMDエントリー信号は非アクティブ状態のLowレベルとなっている。
【００３０】
次にストレス試験モード時においては、外部電源モード信号はTESTモードENTRY回路145により同様に初期値のLowレベルが与えられ、インバータ158を介してNchトランジスタ156及びPchトランジスタ157のゲート電圧にHighレベルが与えられるので、Nchトランジスタ156はON状態、Pchトランジスタ157はOFF状態となっている。またNchトランジスタ155もON状態であり、Pchトランジスタ151，152及びNchトランジスタ153,154,155,156からなるコンパレータ回路は、通常使用時と同様にアクティブ状態となる。
【００３１】
Nchトランジスタ153のゲート電圧にはVREF0信号が与えられ、Nchトランジスタ154のゲート電圧には抵抗160,161,162,163で外部電源電圧を抵抗分割したレベルが与えられているが、ストレス試験を行うためにここで、外部電源電圧を製品動作保証電圧以上かつトランジスタ耐圧以下の予め設定された電圧まで上昇させることにより、Nchトランジスタ154のゲート電圧レベルをNchトランジスタ153のゲート電圧より高くする。すると、Nchトランジスタ154はON状態、Nchトランジスタ153はOFF状態となり、接点Ｂの電荷はNchトランジスタ154,155,156を介してGNDへ引き抜かれLowレベルとなる。よってインバータ159を介してBIMDエントリー信号はアクティブ状態のHighレベルとなる。
【００３２】
このようにして、ストレス試験モードにエントリーさせた場合には、内部電源基準電圧発生部142において通常は一定のレベルに降圧されている内部電圧VREFを、BIMDエントリー信号を用いて内部回路のトランジスタ耐圧以下の電圧まで上昇させ、ストレス試験を行う。
【００３３】
例えば、製品動作保証範囲が3.0Ｖ〜3.6Ｖ、外部電圧が与えられるトランジスタの耐圧が4.5Ｖ、内部電圧が与えられるトランジスタの耐圧が2.5Ｖであった場合に、通常動作時には内部電源基準電圧発生部142から出力される内部電圧VREFを例えば2.0Ｖに設定しておき、ストレス試験時には，抵抗160,161,162,163に供給される外部電圧を予め設定しておいた4.0Ｖ程度の電圧まで上昇させることでストレス試験モードにエントリーさせ、内部電圧VREFを2.5Ｖまで上昇させてストレス試験を行う。
【００３４】
この時、プロセスの違い、製品あるいは素子のばらつき等により使用するトランジスタ耐圧が下がった場合には、ストレス試験にエントリーさせる外部電源の電圧と製品動作補償範囲までの電圧マージンが減少し、現状の回路形式では確実にストレス試験にエントリーさせることが困難となってくる。
【００３５】
【発明が解決しようとする課題】
本発明は、上記問題点に鑑み、組立品に対して電源電圧マージン試験用に別途専用ピンを設けることなく、外部から与えた電圧によって自由に内部電圧を調整することを可能とし、かつ試験用に設けられた回路が製品の通常動作に影響を及ぼすことがない内部電圧制御回路を提供することにある。
【００３６】
本発明の他の目的は、製品の動作保証電圧からトランジスタ耐圧までのマージンが少なくても、ストレス試験エントリー時に、トランジスタの耐圧に影響されることなく内部電圧のレベルをストレス電圧に調整可能な手段を提供することにある。
【００３７】
【課題を解決するための手段】
本発明は、「降圧回路を使用した製品の電源電圧マージン試験」に対して、既存の入力端子にコンパレータ回路を設けることによって別途専用の端子を設けることなく、外部電源が与えられる回路と内部電源が与えられる回路に対する入力電源を別系統としたままで、内部電圧を外部から直接制御することを特徴としている。
【００３８】
具体的には、本発明の半導体装置の内部電圧制御回路は、通常動作モード時に活性化されて動作して基準電圧を発生し、テストモード時に非活性化される内部電源基準電圧発生部と、テストモード時に活性化されて動作して既存の外部入力ピンを介して入力された外部からの印加電圧と等しい電圧を出力し、通常動作モード時に非活性化されるコンパレータ回路と、前記内部電源基準電圧発生部から出力される基準電圧と前記コンパレータ回路から出力される外部電圧を入力して、前記基準電圧または前記外部電圧に依存する内部電圧を発生する内部電源電圧発生部と、前記内部電源基準電圧発生部及び前記コンパレータ回路の動作不動作を制御するテストモードセレクト回路とを備えることにより、テスト用の専用端子を設けることなく外部電圧によるテストを可能とするとともに、通常動作モード時に前記既存の外部入力ピンを介して入力される電圧変動が前記内部電源電圧発生部に影響を及ぼさないようにしたことを特徴とする。
【００３９】
本発明の「既存の外部入力ピンを介して入力された外部電圧を出力するコンパレータ回路」は、通常動作モード時は不活性状態に制御されており、所定の試験モード時に活性化されて動作するので、通常動作モード時に既存の外部入力ピンを介して入力された電圧変動によって内部電源電圧発生部から出力される内部電源電圧が影響を受けることはない。
【００４０】
【発明の実施の形態】
図１は、本発明における内部電圧制御回路の第１の実施形態を示すブロック図である。
【００４１】
本実施形態の内部電圧制御回路は、TESTモードENTRY回路５、TESTモードSELECT回路６、基準電圧制御及び発生部１、内部電源基準電圧発生部２、既存の入力端子に接続したコンパレータ回路７及び内部電源電圧発生部３という構成から成る。
【００４２】
電源電圧マージン試験時には、TESTモードENTRY回路５及びTESTモードSELECT回路６によって内部電源基準電圧発生部２の回路動作をキャンセルし、コンパレータ回路７をTESTモードSELECT回路６から発生させた選択信号により活性化し、既存の入力端子であるＮＣ（ノン・コネクション）ピンから与えられた入力電圧を試験用基準電圧VREFとすることで、内部電圧を外部から直接制御することを可能にしている。
【００４３】
本実施形態では、製品動作に関係ないＮＣピンにコンパレータ回路７を設けている。そして、TESTモードSELECT回路６から発生させた選択信号を有効とし、使用する当該ピンに電圧を加えた場合のみ、外部から入力された電圧をコンパレータ回路によって試験用基準電圧VREFとして出力することが出来る。このように外部から与えられる電源電圧とは異なる内部電圧をコントロールすることで、マージン試験用に別途ピン数を増やすことなく電源電圧マージンを正確に測定することが可能となる。
【００４４】
なお、本実施形態におけるTESTモードENTRY回路５、TESTモードSELECT回路６、内部電源基準電圧発生部２、及び内部電源電圧発生部３は、それぞれ上記図８または図９記載のTESTモードENTRY回路、図１０記載のTESTモードSELECT回路、図１１記載の内部電源基準電圧発生回路、及び図６記載の内部電源電圧発生回路を用いて構成することができる。また、基準電圧制御及び発生部１から出力されるVREF発生用基準電圧VR0は、通常動作時の基準電圧VREFを発生するための定電源である。
【００４５】
以下、図１及び関連する図を参照して本実施形態の動作について説明する。
【００４６】
図８に示すスーパーボルテージ方式のTESTモードENTRY回路や、図９に示すようなＰ／Ｗ時などに専用のTEST-PADを設けておき、電源電圧マージン試験時にはTESTモードENTRY信号をHighレベルとする。
【００４７】
TESTモードSELECT回路（図１０）は、初期状態ではPOWER-ON RESET信号にLowレベルが与えられ、インバータ101、インバータ102を介してPchトランジスタ100のゲート電圧にLowレベルが与えられてPchトランジスタ100はON状態となり、接点ＢはHighレベルとなる。よって、インバータ105を介して出力される降圧電源発生回路キャンセル信号は、非選択Lowレベルとなる。
【００４８】
TESTモードを使用しない場合は、TESTモードENTRY信号にはLowレベルが与えられることでトランスファスイッチＴ１がOFF状態となり、トランスファスイッチＴ２がON状態となって、出力の初期値Lowレベルはインバータ105、インバータ106、及びトランスファスイッチＴ２によって保持される。
【００４９】
TESTモードを使用する場合は、TESTモードENTRY信号にはHighレベルが与えられることで、トランスファスイッチＴ１がON状態となり、トランスファスイッチＴ２がOFF状態となる。この時、TESTモード制御用に用いるaddress信号等の入力をHighレベルにすると、インバータ103を介して接点ＡはLowレベルとなり、トランスファスイッチＴ１を介して接点ＢはLowレベル、さらにインバータ105を介して出力される降圧電源発生回路キャンセル信号は、選択状態であるHighレベルとなる。
【００５０】
内部電源基準電圧発生部（図１１）では、通常動作時には降圧電源発生回路キャンセル信号としてLowレベルが与えられているので、インバータ118を介してNchトランジスタ115のゲート電圧、及びPchトランジスタ116のゲート電圧にHighレベルが与えられ、Nchトランジスタ115はON状態、Pchトランジスタ116はOFF状態となる。
【００５１】
従って、Pchトランジスタ111,112及びNchトランジスタ113,114,115からなるコンパレータ回路はアクティブ状態となっており、基準電圧VREFの電圧レベル変動によってPchトランジスタ117は選択及び非選択状態のいずれかとなることで、Nchトランジスタ114のゲート電圧（VREF発生用基準電圧VR0）は、Nchトランジスタ113のゲート電圧と等しくなるように動作し、内部電源基準電圧発生部２から出力される基準電圧VREFは、基準電圧制御及び発生部１から出力される基準電圧VR0を抵抗Ｒ１，Ｒ２によるあらかじめ設定された抵抗比によって昇圧された一定のレベルとなる。
【００５２】
内部VREF信号をキャンセルする場合には、TESTモードのSELECT回路６（図１０）によってキャンセル信号にHighレベルが与えられ、インバータ118を介してNchトランジスタ115とPchトランジスタ116のゲート電圧にはLowレベルが与えられ、Nchトランジスタ115はOFF状態、Pchトランジスタ116はON状態となる。
【００５３】
Nchトランジスタ115がOFF状態であるのでコンパレータ回路は非アクティブ状態であり、またPchトランジスタ116がON状態であることからPchトランジスタ117のゲート電圧はHighレベルとなりPchトランジスタ117がOFF状態となる為、基準電圧VREFへの電荷の供給経路は遮断される。その為、抵抗Ｒ１，Ｒ２を介して電荷がGNDへ抜かれ、基準電圧VREFはLowレベルになる。
【００５４】
内部電源電圧発生部３（図６）では、Nchトランジスタ615のゲート電圧にHighレベルが与えられ、Nchトランジスタ615はON状態となっているので、Pchトランジスタ611,612及びNchトランジスタ613,614,615からなるコンパレータ回路はアクティブ状態となっている。
【００５５】
そして、内部電源基準電圧発生部２（図１１）から与えられる基準電圧VREFまたは既存の入力端子に接続したコンパレータ回路７を介して与えられる外部電圧のいずれか一方が、Nchトランジスタ614のゲート電圧として与えられると、Pchトランジスタ616を介して出力電圧が帰還されるNchトランジスタ613のゲート電圧（内部電圧VINT）がNchトランジスタ614のゲート電圧と等しくなり、内部電圧VINTとして内部電源電圧が与えられる回路へ供給される。
【００５６】
従って、図１の内部電圧制御回路をTESTモードとして使用する場合は、既存の入力端子に接続したコンパレータ回路７を、TESTモードSELECT回路６（図１０）で発生させた降圧電源発生回路キャンセル信号により活性化させ、既存の入力端子（ＮＣピン）から与えられた入力電圧を、コンパレータ回路７を介して試験用基準電圧VREFとして与えることで、内部電圧を外部から直接制御することが可能となる。
【００５７】
また、このコンパレータ回路７は、通常動作時には、TESTモードSELECT回路（図１０）から出力される降圧電源発生回路キャンセル信号が、非選択Lowレベルとなっているので、Nchトランジスタ16はOFF状態であり、コンパレータ回路７は非アクティブ状態となっているため、外部入力電圧変動がＮＣピンを介して入力されても、通常動作時の基準電圧VREFに影響を及ぼすことはない。
【００５８】
図２は、本発明における内部電圧制御回路の第２の実施形態を示すブロック図である。
【００５９】
第１の実施形態（図１）では、製品動作に関係ない既存ピンであるＮＣピンにコンパレータ回路７を接続することで内部電圧の調整を行ったが、半導体装置にＮＣピンが存在しない場合は、既存の制御ピンを内部電圧調整用の入力端子として使用する必要がある。
【００６０】
そこで本実施形態では、例としてＯＥ（Output Enable）ピンを内部電圧調整用の入力端子として使用した回路例を示している。ＯＥ信号は、ＯＥピンにLowレベルが与えられるとＩ／Ｏピンからのデータ出力を活性化させる制御信号である。この為、図２に示すようにＯＥピンはコンパレータ回路７に接続されるとともに、TESTモードSELECT回路６から出力された降圧回路キャンセル信号との論理をとる論理回路に接続されることにより、通常のＯＥ制御信号出力動作を可能にしている。
【００６１】
以下、図２を参照して第２の実施形態の動作について説明する。
【００６２】
まず、通常動作（TESTモードを非選択）時は、TESTモードSELECT回路６から発生させた選択信号はLowレベルに固定されておりコンパレータ回路７は非アクティブ状態である。また、降圧回路キャンセル信号もLowレベルに固定されており、インバータ17を介してＮＡＮＤ回路18の入力ゲートにはHighレベルが与えられている。
【００６３】
従って、この状態でＯＥピンをLowレベルにすればＮＡＮＤ回路18及びインバータ19を介して、ＯＥ制御回路へLowレベルが与えられてＩ／Ｏピンからのデータ出力が活性化され、ＯＥピンをHighレベルにすればＮＡＮＤ回路18及びインバータ19を介して、ＯＥ制御回路へHighレベルが与えられてＩ／Ｏピンからのデータ出力は非活性となる。よって、ＯＥ制御回路への制御信号はＯＥピンに接続されたコンパレータ回路には影響されず、通常動作が可能となる。
【００６４】
次に電源電圧マージン試験モード時は、TESTモードSELECT回路６から発生させた選択信号はHighレベルとなり、コンパレータ回路７はアクティブ状態となる。また、降圧回路キャンセル信号もHighレベルになる為、インバータ17を介してＮＡＮＤ回路18の入力ゲートにはLowレベルが与えられる。よってＯＥピンからの入力に関わらずＮＡＮＤ回路18の出力はHighレベルに確定し、インバータ19を介してＯＥ制御回路へLowレベルが与えられてＩ／Ｏピンからのデータ出力は活性化される。
【００６５】
なお、TESTモードENTRY回路５、TESTモードSELECT回路６、基準電圧制御及び発生部１、内部電源基準電圧発生部２、内部電源電圧発生部３及びコンパレータ回路７の動作に関しては図１での説明と同様であるので、詳細説明は省略する。
【００６６】
このように、例えばＯＥピンに対してコンパレータ回路を接続した場合には、TESTモードにＩ／Ｏの出力を活性化させるようにＯＥ制御回路への出力をLowレベルに固定することにより、電源電圧マージン試験が可能となる。
【００６７】
また、上記実施例では、ＯＥピンに対してコンパレータ回路を接続した場合について説明したが、ＣＳ（Chip Select）ピン等の他の既存ピンにコンパレータ回路7を設けることも可能である。そして、TESTモードから発生させた信号で既存ピンの動作をアクティブ側に固定させることにより上記実施例と同等の効果を得ることができる。
【００６８】
次に、本発明を使用した測定方法について説明する。
【００６９】
電源電圧マージン試験時、及びストレス試験時には、まずTESTモードにエントリーさせる必要がある。Ｐ／Ｗ時には図９に示すように、専用に設けたテストPADに対しHighレベルの電圧を印可することでTESTモードENTRY信号を選択側のHighレベルとする。組立品の場合には図８に示すPower-on Reset信号には初期値としてLowレベルが与えられ、ＮＡＮＤ回路801とインバータ802を介してTESTモードENTRY信号はLowレベル（非選択）となるが、一定時間が経過するとPower-on Reset信号はHighレベルとなるように設定された信号である為、ＮＡＮＤ回路801のゲート電圧としてHighレベルが与えられる。
【００７０】
Address等の既存ピンには外部電源電圧よりも高い、予め設定された電圧レベルを与えることで接点Ａ，Ｂは共にHighレベルとなりＮＡＮＤ回路801のゲート電圧にHighレベルが与えられる。よって、ＮＡＮＤ回路801の出力はLowレベル、インバータ802の出力はHighレベルとなり、TESTモードENTRY信号を選択側のHighレベルとする。
【００７１】
次に、外部から与える電源電圧によって内部電圧を調整する為に、TESTモードを使用して内部降圧回路の動作をキャンセルさせる必要がある。
【００７２】
図１０に示したTESTモードSELECT回路６のPOWER-ON RESET信号は、初期状態ではLowレベルが与えられ、インバータ101，インバータ102を介してPchトランジスタ100のゲート電圧にLowレベルが与えられてPchトランジスタ100はON状態となり、接点ＢはHighレベルとなり、インバータ105を介して出力される降圧電源発生回路キャンセル信号は非選択Lowレベルとなっている。POWER-ON RESET信号は一定時間が経過するとHighレベルとなる信号であり、インバータ101，インバータ102を介してPchトランジスタ100のゲート電圧にHighレベルが与えられ、Pchトランジスタ100がOFF状態となり外部電源と接点Ｂとの経路は遮断される。
【００７３】
図８もしくは図９によってTESTモードENTRY信号にはHighレベルが与えられる為、TESTモードSELECT回路６のトランスファスイッチＴ１がON状態となり、トランスファスイッチＴ２がOFF状態となる。この時、特定のTESTモードを選択する為に割り当てられた入力ピンであるTESTモード制御用address信号等の入力電圧をHighレベルにすると、インバータ103を介して接点ＡはLowレベルとなり、トランスファスイッチＴ１を介して接点ＢはLowレベル、さらにインバータ105を介して出力される降圧電源発生回路キャンセル信号を、選択状態であるHighレベルとする。
【００７４】
次にTESTモードSELECT回路６から出力されたHighレベルの信号によって、内部電源基準電圧発生部２の動作をキャンセルさせる必要がある。
【００７５】
降圧電源発生回路キャンセル信号はHighレベルが与えられている為、内部電源基準電圧発生部２では、インバータ118を介してNchトランジスタ115とPchトランジスタ116のゲート電圧にはLowレベルが与えられ、Nchトランジスタ115はOFF状態、Pchトランジスタ116はON状態となる。Nchトランジスタ115がOFF状態であるのでコンパレータ回路は非アクティブ状態であり、またPchトランジスタ116がON状態であることからPchトランジスタ117のゲート電圧はHighレベルとなってOFF状態となる為、基準電圧VREFへの電荷の供給経路は遮断される。そして基準電圧VREFの電荷は抵抗Ｒ１，Ｒ２を介してGNDへ抜かれ、基準電圧VREFをLowレベルとする。
【００７６】
次に図２に示すコンパレータ回路７を介して、外部から与えられる電源電圧を基準電圧VREFとして与える必要がある。
【００７７】
TESTモードSELECT回路６で発生させた降圧電源発生回路キャンセル信号は、Nchトランジスタ16のゲート電圧としてHighレベルを与えることでコンパレータ回路７を活性化させる。そして外部入力ピンに対し、電源電圧マージン試験時もしくはストレス試験時に与えたい任意の電圧を印可することで、コンパレータ回路７を介して基準電圧VREFの電位を調整することが出来る。
【００７８】
最終的には、外部から任意に調整した基準電圧VREFを実際の内部回路に与えて試験を行う必要がある。図６の内部電源電圧発生部では、Nchトランジスタ615のゲート電圧に常時Highレベルが与えられ、Nchトランジスタ615をON状態とすることでコンパレータ回路は常に活性化させている。
【００７９】
ここで図２において外部から任意に調整した基準電圧VREFは、Nchトランジスタ614のゲート電圧として与えられ、Nchトランジスタ613のゲート電圧と等しくなり、内部電源VINTとして内部電源電圧が与えられる各回路へ供給される。この状態で半導体装置の試験を行うことで、電源電圧マージン試験やストレス試験などが可能となる。
【００８０】
また、本発明をストレス試験に使用した場合、外部電圧はトランジスタ耐圧以下の電圧を今まで通りテスタ側から与え、内部電圧VREFには外部電圧とは異なる電圧を、コンパレータ７を介して外部から自由に与えることで、確実にストレス試験を行うことが可能となる。
【００８１】
【発明の効果】
本発明においては、内部電圧として設定する電圧を外部からの印加電圧と等しくすることができるので、正確な内部電圧レベルが分かり、かつ自由に内部電圧を調整出来るので動作実力の限界の確認が容易となる。
【００８２】
また、本発明においては、TESTモードを使用することで既存の端子を使用することができ、かつ、低電源電圧や高電源電圧に関わらず電源マージン試験を行うことが可能である。
【００８３】
また、本発明では、通常使用時にはコンパレータ回路が非アクティブ状態とされているので、例え外部入力端子にオーバーシュート／アンダーシュートが入っても、TESTモードからの選択信号が非アクティブである限りコンパレータ回路が動作することはなく、通常使用時における内部電圧VREFに影響が及ぶことは無い。
【００８４】
また、本発明では外部専用端子を必要としない為、組立品でも使用可能であり、専用のVREF PADを用いる場合のような、Ｐ／Ｗ時のみに有効で組立品には使用出来ないという不都合は生じない。
【００８５】
また、本発明では、外部電源電圧が与えられる回路と内部電源電圧が与えられる回路の電源を別系統としたまま調整が可能であり、製品に与えられる電圧を全て一律に調整した場合のように、外部電源電圧が与えられる回路部分の電源電圧マージンの実力で動作リミットしてしまうような不都合は生じない。
【００８６】
また、本発明では内部回路に与える電源電圧を外部から直接調整出来る為、電源電圧マージンの正確な実力が測定可能であり、直接外部電源電圧を調整することによって内部電圧のレベルを調整する場合に生ずる、内部降圧された電圧レベルが不明であるという不都合は生じない。
【００８７】
このように、本発明によれば、テスト用に専用に端子を設けることなく電源電圧マージンテストを行うことができ、低い電源電圧を利用する半導体装置であっても低電源電圧マージンテストが容易であり、その結果不良解析も容易となる。
【００８８】
また、直接動作に関わることのないピンを使用することで専用に端子を設ける必要がない為、製品カタログに専用ピンを特に明記する必要がなく、製品使用制限事項がない。
【図面の簡単な説明】
【図１】本発明における内部電圧制御回路の第１の実施形態を示すブロック図である。
【図２】本発明における内部電圧制御回路の第２の実施形態を示すブロック図である。
【図３】従来の内部電圧制御回路例を示す図である。
【図４】従来の内部電圧制御回路例を示す図である。
【図５】従来の内部電圧制御回路例を示す図である。
【図６】内部電源電圧発生部の回路例を示す図である。
【図７】外部電源モードを使用した内部電圧制御回路の従来例を示す図である。
【図８】テストモードエントリー回路例を示す図である。
【図９】テストモードエントリー回路例を示す図である。
【図１０】テストモードセレクト回路例を示す図である。
【図１１】内部電源基準電圧発生部の回路例を示す図である。
【図１２】内部電源電圧発生部の回路例（外部電源モード例）を示す図である。
【図１３】従来の内部電圧制御回路例５である。
【図１４】従来の内部電圧制御回路の他の例を示す図である。
【図１５】従来のストレス試験エントリー回路例を示す図である。
【符号の説明】
１  基準電圧制御及び発生部
２  内部電源基準電圧発生部
３  内部電源電圧発生部
５  TESTモードENTRY回路
６  TESTモードSELECT回路
７  コンパレータ回路
11,12,13,100,111,112,116,117,611,612,616  Pchトランジスタ
14,15,16,113,114,115,613,614,615  Nchトランジスタ
17,19,101〜106,118,128,802  インバータ回路
18,801  ＮＡＮＤ回路
Ｔ１，Ｔ２  トランスファスイッチ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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