(57)【特許請求の範囲】
【請求項１】
電子デバイスから出力されるアナログ信号をディジタル信号に変換するディジタイザ装置であって、
前記電子デバイスから出力されるアナログ信号を、それぞれ異なるサンプリングタイミングでディジタル信号に順次変換するＮ（Ｎは２以上の整数）個のＡ／Ｄコンバータと、
前記Ｎ個のＡ／Ｄコンバータが変換した前記ディジタル信号をそれぞれフーリエ変換した変換信号を出力するフーリエ変換部と、
前記複数のフーリエ変換部が出力するそれぞれの変換信号を所定の順序に整列させたデータシーケンスを生成するインターリーブ部と
を備え、
前記インターリーブ部は、
前記Ｎ個のＡ／Ｄコンバータにおけるサンプリングタイミングの位相に基づいて、前記変換信号の帯域を複数の帯域に分割し、前記複数の帯域のそれぞれにおいて、前記変換信号のそれぞれにおけるスプリアス成分を消去する補正係数を算出し、前記Ｎ個のＡ／Ｄコンバータが、それぞれ前記アナログ信号をサンプリングするべき理想サンプリングタイミングと、前記Ｎ個のＡ／Ｄコンバータがそれぞれ前記アナログ信号をサンプリングした前記サンプリングタイミングとの位相誤差に基づいて生じる、前記変換信号のそれぞれにおけるスプリアス成分を消去するスプリアス消去手段を有することを特徴とするディジタイザ装置。
【請求項２】
前記インターリーブ部は、前記スプリアス成分のエイリアシング成分を消去するエイリアシング消去手段を更に有することを特徴とする請求項１に記載のディジタイザ装置。
【請求項３】
前記スプリアス消去手段は、前記変換信号におけるスプリアス成分が無いとする境界条件と、前記位相誤差とを用いて、それぞれの前記変換信号に基づいた前記補正係数を算出し、前記補正係数に基づいて、前記スプリアス成分を消去することを特徴とする請求項１又は２に記載のディジタイザ装置。
【請求項４】
前記スプリアス消去手段は、前記フーリエ変換部が、前記Ｎ個のＡ／Ｄコンバータにそれぞれ対応して出力するＮ個の変換信号のそれぞれに対して、前記補正係数を算出し、前記補正係数に基づいて、前記スプリアス成分を消去することを特徴とする請求項３に記載のディジタイザ装置。
【請求項５】
前記理想サンプリングタイミングは、前記Ｎ個のＡ／Ｄコンバータのサンプリングタイミングのうち、一つを基準タイミングとした場合に、等時間間隔で他のＡ／Ｄコンバータが順次サンプリングするタイミングであって、
前記スプリアス消去手段は、前記理想サンプリングタイミングに対する、前記他のＡ／Ｄコンバータのサンプリングタイミングのそれぞれの位相誤差に基づいて、前記補正係数を算出し、前記補正係数に基づいて、前記スプリアス成分を消去することを特徴とする請求項４に記載のディジタイザ装置。
【請求項６】
前記スプリアス消去手段は、前記Ｎ個の変換信号のそれぞれに対して、前記Ｎ個の変換信号のそれぞれに対して算出された前記補正係数を乗算することを特徴とする請求項４又は５に記載のディジタイザ装置。
【請求項７】
前記スプリアス消去手段は、補正係数が乗算された前記Ｎ個の変換信号の総和を算出した場合に、前記アナログ信号の信号成分及び、前記信号成分のエイリアシング成分以外の成分が消去される、前記補正係数を算出することを特徴とする請求項６に記載のディジタイザ装置。
【請求項８】
前記スプリアス消去手段は、連立方程式を用いて、前記補正係数を算出することを特徴とする請求項７に記載のディジタイザ装置。
【請求項９】
前記Ｎ個のＡ／Ｄコンバータが前記アナログ信号をサンプリングするサンプリングパルスは、
【数１】
0003745962.tif 000042
で与えられ、（ただし、ｍは０からＮ−１までの整数、ｔは時間、Ｔｓは前記Ｎ個のＡ／Ｄコンバータのそれぞれの位相間隔、ｍはｍ番目のＡ／Ｄコンバータを示し、τはＡ／Ｄコンバータの前記位相誤差である。）
前記Ｎ個のＡ／Ｄコンバータが前記アナログ信号をサンプリングしたサンプリング系列のフーリエ変換は、
【数２】
0003745962.tif 000043
すなわち、
【数３】
0003745962.tif 000044
と与えられ、（ただし、上式において、−ｋからｌまでの項は、Ｘ（ｆ）の帯域を［−２ｆｓ、２ｆｓ］とした場合に、帯域［０、４ｆｓ］に含まれる成分であり、
【数４】
0003745962.tif 000045
である。）
信号成分ｘ＾（０）の周波数２ｆｓに関するエイリアシング成分をｘ＾（ｕ）とした場合に、（ただしｘ＾はｘの上線表現の代用表現である。）
前記スプリアス消去手段は、
【数５】
0003745962.tif 000046
（ただし、ａ，ｂは任意の実数）
を満たす前記補正係数Ｌ１、Ｌ２、・・・ＬＮ−１を算出することを特徴とする請求項７又は８に記載のディジタイザ装置。
【請求項１０】
前記フーリエ変換部は、前記Ｎ個のＡ／Ｄコンバータが出力したディジタル信号をそれぞれフーリエ変換した変換信号ＤＦＴｍ（ｒ）を出力し、
前記スプリアス消去手段は、
前記信号成分ｘ＾（０）が存在する第１の帯域においては、前記アナログ信号のフーリエ変換Ｘ（ｆ）＝Ｘ（ｒ／ＮＴｓ）を、
【数６】
0003745962.tif 000047
として算出し、
前記信号成分ｘ＾（０）のエイリアシング成分ｘ＾（ｕ）が存在する第２の帯域においては、前記アナログ信号のフーリエ変換Ｘ（ｆ）＝Ｘ（ｒ／ＮＴｓ）を、
【数７】
0003745962.tif 000048
として算出することを特徴とする請求項９に記載のディジタイザ装置。
【請求項１１】
前記第１の帯域は、周波数０から周波数２ｆｓであり、
前記第２の帯域は、周波数２ｆｓから周波数４ｆｓであることを特徴とする請求項１０に記載のディジタイザ装置。
【請求項１２】
前記ディジタイザ装置は、４個の前記Ａ／Ｄコンバータを備え、
前記４個のＡ／Ｄコンバータが前記アナログ信号をサンプリングするサンプリングパルスは、
【数８】
0003745962.tif 000049
で与えられ、（ただし、ｍは０から３までの整数、ｔは時間、Ｔｓは前記４個のＡ／Ｄコンバータのそれぞれの位相間隔、ｍはｍ番目のＡ／Ｄコンバータを示し、τはＡ／Ｄコンバータの前記位相誤差である。）
前記４個のＡ／Ｄコンバータが前記アナログ信号をサンプリングしたサンプリング系列のフーリエ変換は、
【数９】
0003745962.tif 000050
すなわち、
【数１０】
0003745962.tif 000051
と与えられ、（ただし、上式において、ｒ＝−１から５までの項は、Ｘ（ｆ）の帯域を［−２ｆｓ、２ｆｓ］とした場合に、帯域［０、４ｆｓ］に含まれる成分であり、
【数１１】
0003745962.tif 000052
である。）
信号成分ｘ＾（０）の周波数２ｆｓに関するエイリアシング成分をｘ＾（４）とした場合に、（ただしｘ＾はｘの上線表現の代用表現である。）
前記スプリアス消去手段は、
【数１２】
0003745962.tif 000053
（ただし、ａ，ｂは任意の実数）
を満たす前記補正係数Ｌ１、Ｌ２、Ｌ３を算出することを特徴とする請求項７又は８に記載のディジタイザ装置。
【請求項１３】
周波数０からｆｓまでの第３の帯域において、前記補正係数Ｌ１、Ｌ２、Ｌ３は、
【数1３】
0003745962.tif 000054
であり、
周波数ｆｓから２ｆｓまでの第４の帯域において、前記補正係数Ｌ１、Ｌ２、Ｌ３は、
【数1４】
0003745962.tif 000055
であり、
周波数２ｆｓから３ｆｓまでの第５の帯域において、前記補正係数Ｌ１、Ｌ２、Ｌ３は、
【数1５】
0003745962.tif 000056
であり、
周波数３ｆｓから４ｆｓまでの第６の帯域において、前記補正係数Ｌ１、Ｌ２、Ｌ３は、
【数1６】
0003745962.tif 000057
であることを特徴とする請求項１２に記載のディジタイザ装置。
【請求項１４】
前記フーリエ変換部は、前記４個のＡ／Ｄコンバータが出力したディジタル信号をそれぞれフーリエ変換した変換信号ＤＦＴｍ（ｒ）を出力し、
前記スプリアス消去手段は、
前記第３の帯域及び前記第４の帯域においては、前記アナログ信号のフーリエ変換Ｘ（ｆ）＝Ｘ（ｒ／ＮＴｓ）を、
【数1７】
0003745962.tif 000058
として算出し、
前記第５の帯域及び前記第６の帯域においては、前記アナログ信号のフーリエ変換Ｘ（ｆ）＝Ｘ（ｒ／ＮＴｓ）を、
【数1８】
0003745962.tif 000059
として算出することを特徴とする請求項１３に記載のディジタイザ装置。
【請求項１５】
電子デバイスを試験するための試験装置であって、
パターン信号及び期待値信号を発生するパターン発生器と、
前記パターン発生器が発生する前記パターン信号の波形を整形する波形整形器と、
前記電子デバイスが載置され、前記電子デバイスに前記波形整形器によって整形された前記パターン信号を供給し、前記電子デバイスから出力されるアナログ信号を受け取るデバイス接触部と、
前記電子デバイスから出力される前記アナログ信号をディジタル信号に変換するディジタイザ装置と、
前記パターン発生器から出力される前記期待値信号と前記ディジタイザ装置から出力される信号を比較して前記電子デバイスの良否を判定する判定部と
を備え、
前記ディジタイザ装置は、
前記電子デバイスから出力されるアナログ信号を、それぞれ異なるサンプリングタイミングでディジタル信号に順次変換するＮ（Ｎは２以上の整数）個のＡ／Ｄコンバータと、
前記Ｎ個のＡ／Ｄコンバータが変換した前記ディジタル信号をそれぞれフーリエ変換した変換信号を出力するフーリエ変換部と、
前記フーリエ変換部が出力するそれぞれの変換信号を所定の順序に整列させたデータシーケンスを生成するインターリーブ部と
を有し、
前記インターリーブ部は、
前記Ｎ個のＡ／Ｄコンバータにおけるサンプリングタイミングの位相に基づいて、前記変換信号の帯域を複数の帯域に分割し、前記複数の帯域のそれぞれにおいて、前記変換信号のそれぞれにおけるスプリアス成分を消去する補正係数を算出し、前記Ｎ個のＡ／Ｄコンバータが、それぞれ前記アナログ信号をサンプリングするべき理想サンプリングタイミングと、前記Ｎ個のＡ／Ｄコンバータがそれぞれ前記アナログ信号をサンプリングした前記サンプリングタイミングとの位相誤差に基づいて生じる、前記変換信号のそれぞれにおけるスプリアス成分を消去するスプリアス消去手段を有することを特徴とする試験装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、インターリーブＡＤ変換方式の波形ディジタイザ装置に関する。特に、インターリーブＡＤ変換時におけるサンプリングタイミングの位相誤差に伴う測定誤差を検出して補正する補正手段に関する。
【０００２】
【従来の技術】
Ｎ相（ｗａｙ）のインターリーブ・アナログ／ディジタル（以下Ａ／Ｄ）変換方式のディジタイザ装置は、Ｎ個のＡＤコンバータを用いることで、見かけ上のサンプリングレートを高くすることが可能な技術であるが、一方でサンプリングするタイミングが正確であることが要求される。
【０００３】
本例においては、インターリーブの相数を２として以下説明する。また、時系列データの個数を、２のべき数１２とした４０９６個のデータとして説明する。ディジタイザ装置は、２個のＡ／Ｄコンバータと、フーリエ変換部とを備える。Ａ／Ｄコンバータは、アナログ信号を、一定のサンプリングレートで、ディジタル信号に変換する。２個のＡ／Ｄコンバータは、アナログ信号を交互にサンプリングすることにより、見かけ上のサンプリングレートを高くする。本例において、２個のＡ／Ｄコンバータがサンプリングしたデータを４０９６個のデータ列とする。フーリエ変換部は、Ａ／Ｄコンバータがサンプリングしたディジタル信号に対して、フーリエ変換を行う。
【０００４】
フーリエ変換部は、Ａ／Ｄコンバータがサンプリングしたディジタル信号データ列を受けて、高速フーリエ変換（ＦＦＴ）処理した４０９６個の周波数スペクトラムデータを出力する。フーリエ変換部は、第１ＦＦＴ部と、第２ＦＦＴ部と、バタフライ演算部とを有する。第１ＦＦＴ部と第２ＦＦＴ部は各々２０４８個の時系列データを受けてＦＦＴ処理した２０４８個の途中データ（複素データ）を各々出力する。バタフライ演算部は、ＦＦＴ処理で用いられる周知のバタフライ演算の最終段のバタフライ演算を行う。
【０００５】
バタフライ演算部は、第１及び第２ＦＦＴ部からのデータに対してバタフライ演算を行い、ＦＦＴ処理で適用される周知のバタフライ演算を行った結果の４０９６点の周波数スペクトラムデータを出力する。
【０００６】
半導体試験装置におけるディジタイザ装置に係る構成例として、被試験デバイスからのアナログ信号が送られる第１Ａ／Ｄコンバータと、第２Ａ／Ｄコンバータと、整列部と、フーリエ変換部とを有するディジタイザ装置がある。ここで、Ａ／Ｄコンバータは、Ａ／Ｄ変換するサンプリングタイミングの特性が、群遅延特性や、アパーチャ遅延特性を含んで、全く同一特性である。尚、通常は、両Ａ／Ｄコンバータがサンプリングしたサンプリングデータは、一旦バッファメモリを備えて格納し、その後にフーリエ変換部へ供給して演算処理する。
【０００７】
被試験デバイスから出力された被測定用のアナログ信号は、第１Ａ／Ｄコンバータと、第２Ａ／Ｄコンバータの両方の入力端へ供給され、第１Ａ／Ｄコンバータは、偶数データ列のサンプリングを行う。出力する偶数時系列データをＤ０、Ｄ２、Ｄ４，・・・とする。また第２Ａ／Ｄコンバータは、奇数時系列データのサンプリングを行う。出力する奇数時系列データをＤ１、Ｄ３、Ｄ５、・・・とする。整列部は、両時系列データを受けて、交互に整列変換した時系列データＤ０、Ｄ１，Ｄ２，Ｄ３、Ｄ４、Ｄ５、・・・を出力する。
【０００８】
２個のＡ／Ｄコンバータのサンプリングタイミングの位相間隔は、お互いが等間隔となるように位相調整されていなければならない。位相誤差が生じている場合においても、ＦＦＴ処理は、等間隔でサンプリングしたデータとして処理を行うため、位相誤差が生じている場合、正しい周波数スペクトルが得られない。
【０００９】
【発明が解決しようとする課題】
上述したように従来技術においては、複数のＡ／Ｄコンバータ間におけるサンプリングタイミングの変動はなく、サンプリングクロックレートは一定、あるいは許容できる誤差範囲内でサンプリングレートを一定としていた。一方、Ａ／Ｄコンバータのサンプリング特性は、ＡＤコンバータ素子自身の部品ばらつきや、環境温度、経時変化、電源電圧変動により、目的とする等間隔でのサンプリングに変動を来す。また、サンプリングする周波数を大きく変えて測定する半導体試験装置等の利用形態では群遅延特性がクロック周波数の変更に伴って変わってくる。これら要因に伴って、理想状態のサンプリングタイミングからの変動を生じてくることになる。このことは、より精度良く入力信号の周波数スペクトラムを求めようとする場合においては、従来の装置は、好ましくなく実用上の難点である。
【００１０】
そこで、本発明が解決しようとする課題は、複数のＡ／Ｄコンバータ間におけるサンプリング位相のずれに基づいて、フーリエ変換部の演算処理の補正が可能なインターリーブＡ／Ｄ変換方式ディジタイザ装置及び試験装置を提供することを目的とする。この目的は、特許請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。
【００１１】
【課題を解決するための手段】
上記課題を解決するために、本発明の第１の形態においては、電子デバイスから出力されるアナログ信号をディジタル信号に変換するディジタイザ装置であって、電子デバイスから出力されるアナログ信号を、それぞれ異なるサンプリングタイミングでディジタル信号に順次変換するＮ（Ｎは２以上の整数）個のＡ／Ｄコンバータと、Ｎ個のＡ／Ｄコンバータが変換したディジタル信号をそれぞれフーリエ変換した変換信号を出力するフーリエ変換部と、複数のフーリエ変換部が出力するそれぞれの変換信号を所定の順序に整列させたデータシーケンスを生成するインターリーブ部とを備え、インターリーブ部は、Ｎ個のＡ／Ｄコンバータが、それぞれアナログ信号をサンプリングするべき理想サンプリングタイミングと、Ｎ個のＡ／Ｄコンバータがそれぞれアナログ信号をサンプリングしたサンプリングタイミングとの位相誤差に基づいて生じる、変換信号のそれぞれにおけるスプリアス成分を消去するスプリアス消去手段を含むことを特徴とするディジタイザ装置を提供する。
【００１２】
また、位相誤差補正演算部は、スプリアス成分のエイリアシング成分を消去するエイリアシング消去手段を更に含んでよい。また、スプリアス消去手段は、変換信号におけるスプリアス成分が無いとする境界条件と、位相誤差とを用いて、それぞれの変換信号に基づいた補正係数を算出し、補正係数に基づいて、スプリアス成分を消去してよい。また、スプリアス消去手段は、フーリエ変換部が、Ｎ個のＡ／Ｄコンバータにそれぞれ対応して出力するＮ個の変換信号のそれぞれに対して、補正係数を算出し、補正係数に基づいて、スプリアス成分を消去してよい。
【００１３】
理想サンプリングタイミングは、Ｎ個のＡ／Ｄコンバータのサンプリングタイミングのうち、一つを基準タイミングとした場合に、等時間間隔で他のＡ／Ｄコンバータが順次サンプリングするタイミングであって、スプリアス消去手段は、理想サンプリングタイミングに対する、他のＡ／Ｄコンバータのサンプリングタイミングのそれぞれの位相誤差に基づいて、補正係数算出し、補正係数に基づいて、スプリアス成分を消去してよい。また、スプリアス消去手段は、Ｎ個の変換信号のそれぞれに対して、Ｎ個の変換信号のそれぞれに対して算出された補正係数を乗算してよい。
【００１４】
また、スプリアス消去手段は、補正係数が乗算されたＮ個の変換信号の総和を算出した場合に、アナログ信号の信号成分及び、信号成分のエイリアシング成分以外の成分が消去される、補正係数を算出してよい。また、スプリアス消去手段は、Ｎ個のＡ／Ｄコンバータにおけるサンプリングタイミングの位相に基づいて、変換信号の帯域を複数の帯域に分割し、複数の帯域のそれぞれにおいて、補正係数を算出してよい。また、スプリアス消去手段は、連立方程式を用いて、補正係数を算出してよい。また、Ｎ個のＡ／Ｄコンバータがアナログ信号をサンプリングするサンプリングパルスは、
【数１９】
0003745962.tif 000002
で与えられ、（ただし、ｍは０からＮ−１までの整数、ｔは時間、ＴｓはＮ個のＡ／Ｄコンバータのそれぞれの位相間隔、ｍはｍ番目のＡ／Ｄコンバータを示し、τはＡ／Ｄコンバータの位相誤差である。）Ｎ個のＡ／Ｄコンバータがアナログ信号をサンプリングしたサンプリング系列のフーリエ変換は、
【数２０】
0003745962.tif 000003
すなわち、
【数２１】
0003745962.tif 000004
と与えられ、（ただし、上式において、−ｋからｌまでの項は、Ｘ（ｆ）の帯域を［−２ｆｓ、２ｆｓ］とした場合に、帯域［０、４ｆｓ］に含まれる成分であり、
【数２２】
0003745962.tif 000005
である。）信号成分ｘ＾（０）の周波数２ｆｓに関するエイリアシング成分をｘ＾（ｕ）とした場合に、（ただしｘ＾はｘの上線表現の代用表現である。）
スプリアス消去手段は、
【数２３】
0003745962.tif 000006
（ただし、ａ，ｂは任意の実数）
を満たす補正係数Ｌ１、Ｌ２、・・・ＬＮ−１を算出してよい。
【００１５】
また、Ｎ個のＡ／Ｄコンバータは、それぞれ変換信号ＤＦＴｍ（ｒ）を出力し、スプリアス消去手段は、信号成分ｘ＾（０）が存在する第１の帯域においては、アナログ信号のフーリエ変換Ｘ（ｆ）＝Ｘ（ｒ／ＮＴｓ）を、
【数２４】
0003745962.tif 000007
として算出し、信号成分ｘ＾（０）のエイリアシング成分ｘ＾（ｕ）が存在する第２の帯域においては、アナログ信号のフーリエ変換Ｘ（ｆ）＝Ｘ（ｒ／ＮＴｓ）を、
【数２５】
0003745962.tif 000008
として算出してよい。
【００１６】
また、第１の帯域は、周波数０から周波数２ｆｓであり、第２の帯域は、周波数２ｆｓから周波数４ｆｓであってよい。また、ディジタイザ装置は、４個のＡ／Ｄコンバータを備え、４個のＡ／Ｄコンバータがアナログ信号をサンプリングするサンプリングパルスは、
【数２６】
0003745962.tif 000009
で与えられ、（ただし、ｍは０から３までの整数、ｔは時間、Ｔｓは４個のＡ／Ｄコンバータのそれぞれの位相間隔、ｍはｍ番目のＡ／Ｄコンバータを示し、τはＡ／Ｄコンバータの位相誤差である。）４個のＡ／Ｄコンバータがアナログ信号をサンプリングしたサンプリング系列のフーリエ変換は、
【数２７】
0003745962.tif 000010
すなわち、
【数２８】
0003745962.tif 000011
と与えられ、（ただし、上式において、ｒ＝−１から５までの項は、Ｘ（ｆ）の帯域を［−２ｆｓ、２ｆｓ］とした場合に、帯域［０、４ｆｓ］に含まれる成分であり、
【数２９】
0003745962.tif 000012
である。）信号成分ｘ＾（０）の周波数２ｆｓに関するエイリアシング成分をｘ＾（４）とした場合に、（ただしｘ＾はｘの上線表現の代用表現である。）
スプリアス消去手段は、
【数３０】
0003745962.tif 000013
（ただし、ａ，ｂは任意の実数）
を満たす補正係数Ｌ１、Ｌ２、Ｌ３を算出してよい。
【００１７】
また、周波数０からｆｓまでの第３の帯域において、補正係数Ｌ１、Ｌ２、Ｌ３は、
【数３１】
0003745962.tif 000014
であり、周波数ｆｓから２ｆｓまでの第４の帯域において、補正係数Ｌ１、Ｌ２、Ｌ３は、
【数３２】
0003745962.tif 000015
であり、
周波数２ｆｓから３ｆｓまでの第５の帯域において、補正係数Ｌ１、Ｌ２、Ｌ３は、
【数３３】
0003745962.tif 000016
であり、
周波数３ｆｓから４ｆｓまでの第６の帯域において、補正係数Ｌ１、Ｌ２、Ｌ３は、
【数３４】
0003745962.tif 000017
であってよい。
【００１８】
また、４個のＡ／Ｄコンバータは、それぞれ変換信号ＤＦＴｍ（ｒ）を出力し、
スプリアス消去手段は、第３の帯域及び第４の帯域においては、アナログ信号のフーリエ変換Ｘ（ｆ）＝Ｘ（ｒ／ＮＴｓ）を、
【数３５】
0003745962.tif 000018
として算出し、第５の帯域及び第６の帯域においては、アナログ信号のフーリエ変換Ｘ（ｆ）＝Ｘ（ｒ／ＮＴｓ）を、
【数３６】
0003745962.tif 000019
として算出してよい。
【００１９】
本発明の第２の形態においては、電子デバイスを試験するための試験装置であって、パターン信号及び期待値信号を発生するパターン発生器と、パターン発生器が発生するパターン信号の波形を整形する波形整形器と、電子デバイスが載置され、電子デバイスに波形整形器によって整形されたパターン信号を供給し、電子デバイスから出力されるアナログ信号を受け取るデバイス接触部と、電子デバイスから出力されるアナログ信号をディジタル信号に変換するディジタイザ装置と、パターン発生器から出力される期待値信号とディジタイザ装置から出力される信号を比較して電子デバイスの良否を判定する判定部とを備え、ディジタイザ装置は、半導体デバイスから出力されるアナログ信号を、それぞれ異なるサンプリングタイミングでディジタル信号に順次変換するＮ（Ｎは２以上の整数）個のＡ／Ｄコンバータと、Ｎ個のＡ／Ｄコンバータが変換したディジタル信号をそれぞれフーリエ変換した変換信号を出力するフーリエ変換部と、複数のフーリエ変換部が出力するそれぞれの変換信号を所定の順序に整列させたデータシーケンスを生成するインターリーブ部とを有し、インターリーブ部は、Ｎ個のＡ／Ｄコンバータが、それぞれアナログ信号をサンプリングするべき理想サンプリングタイミングと、Ｎ個のＡ／Ｄコンバータがそれぞれアナログ信号をサンプリングしたサンプリングタイミングとの位相誤差に基づいて生じる、変換信号のそれぞれにおけるスプリアス成分を消去するスプリアス消去手段を含むことを特徴とする試験装置を提供する。
【００２０】
尚、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションも又、発明となりうる。
【００２１】
【発明の実施の形態】
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではなく、又実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
【００２２】
図１は、本発明に係る試験装置１００の構成の一例を示す。試験装置１００は、パターン発生器１０、波形整形器２０、デバイス接触部３０、ディジタイザ装置５０、判定部４０を備える。試験されるべき電子デバイス６０は、デバイス接触部３０に載置される。パターン発生器１０は、電子デバイス６０に供給するパターン信号、及び当該パターン信号が電子デバイス６０に供給された場合に、電子デバイス６０が出力するべき期待値信号を生成する。当該パターン信号は、波形整形器２０に供給される。波形整形器２０は、電子デバイス６０の特性に応じて、当該パターン信号の波形を整形する。整形されたパターン信号は、デバイス接触部３０を介して、電子デバイス６０に供給される。デバイス接触部３０には電子デバイス６０が載置される。電子デバイス６０は、入力されたパターン信号に基づいて、アナログ信号をデバイス接触３０を介して、ディジタイザ装置５０に出力する。ディジタイザ装置５０は、受け取ったアナログ信号をディジタル信号に変換して、判定部４０に供給する。判定部４０は、ディジタル信号に基づいて電子デバイス６０の良否を判定する。判定部４０は、パターン発生器１０が生成した期待値信号と、ディジタイザ装置から受け取った、ディジタル信号を比較して、電子デバイス６０の良否を判定してよい。
【００２３】
図２は、本発明に係るディジタイザ装置５０の構成の一例を示す。ディジタイザ装置５０は、Ｎ個のＡ／Ｄコンバータ（ＡＤＣ）５２、フーリエ変換部５４、及びインターリーブ部５８を備える。本例において、ディジタイザ装置５０は、４個のＡ／Ｄコンバータを備える。また、本例において、フーリエ変換部５４は、４個のＡ／Ｄコンバータにそれぞれ対応した４個の離散フーリエ変換部（ＤＦＴ）５６を有する。
【００２４】
Ｎ個のＡ／Ｄコンバータ５２は、電子デバイス６０から出力されるアナログ信号を、それぞれ異なるサンプリングタイミングでサンプリングし、サンプリングした当該アナログ信号をディジタル信号に順次変換する。Ｎ個のＡ／Ｄコンバータ５２は、それぞれ実質的に同一の周波数（ｆｓ）でアナログ信号をサンプリングする。本例において、Ａ／Ｄコンバータ５２ａ、Ａ／Ｄコンバータ５２ｂ、Ａ／Ｄコンバータ５２ｃ、及びＡ／Ｄコンバータ５２ｄが、等時間間隔で順にアナログ信号をサンプリングすることにより、４個のＡ／Ｄコンバータによるサンプリング周波数は４ｆｓとなる。しかし、４個のＡ／Ｄコンバータで交互にサンプリングするため、サンプリングタイミングは、等時間間隔とならない場合がある。等時間間隔に並んだ理想的なサンプリングタイミングと、複数のＡ／Ｄコンバータ５２によってサンプリングするサンプリングタイミングとは、位相誤差を有する。本例において、Ａ／Ｄコンバータ５２ａのサンプリングタイミングを基準とした場合、理想的には、Ａ／Ｄコンバータ５２ｂ、Ａ／Ｄコンバータ５２ｃ、及びＡ／Ｄコンバータ５２ｄは、Ａ／Ｄコンバータ５２ａの各回のサンプリングタイミングの間でそれぞれが等時間間隔でサンプリングすることが望ましいが、実際には、Ａ／Ｄコンバータ５２ｂ、Ａ／Ｄコンバータ５２ｃ、及びＡ／Ｄコンバータ５２ｄのサンプリングタイミングは、それぞれ理想サンプリングタイミングから位相誤差を生じる場合がある。
【００２５】
フーリエ変換部５４は、Ｎ個のＡ／Ｄコンバータ５２が変換したディジタル信号をそれぞれフーリエ変換した変換信号をインターリーブ部５８に出力する。本例において、フーリエ変換部５４は、４個の離散フーリエ変換処理部（ＤＦＴ）５６を有する。
【００２６】
インターリーブ部５８は、フーリエ変換部５４の複数の離散フーリエ変換処理部５６が出力するそれぞれの変換信号を所定の順序に整列させたデータシーケンスを生成する。また、インターリーブ部５８は、Ｎ個のＡ／Ｄコンバータ５２が、それぞれアナログ信号をサンプリングするべき理想サンプリングタイミングと、Ｎ個のＡ／Ｄコンバータがそれぞれアナログ信号をサンプリングしたサンプリングタイミングとの位相誤差に基づいて生じる、変換信号のそれぞれにおけるスプリアス成分（spurious component)を消去するスプリアス消去手段を含む。また、インターリーブ部５８は、スプリアス成分のエイリアシング成分（aliasing component)を消去するエイリアシング消去手段を更に含んでよい。
【００２７】
図３は、Ｎ個のＡ／Ｄコンバータ５２におけるサンプリングタイミングの位相誤差を説明するタイミングチャートである。図３において、横軸は時間を示す。また、横軸上のＴ０、Ｔ１、・・・、Ｔ７、・・・は、等時間間隔のタイミングを示す。本例において、ディジタイザ装置５０は、図２に示すように、４個のＡ／Ｄコンバータ５２を有する。そして、４個のＡ／Ｄコンバータ５２は、それぞれ位相間隔Ｔｓでサンプリングを行う。４個のＡ／Ｄコンバータ５２は、電子デバイス６０が出力するアナログ信号を、インターリーブサンプリングする。この場合、理想的なサンプリングタイミングは、等時間間隔である。しかし、複数のＡ／Ｄコンバータを用いてインターリーブサンプリングした場合、サンプリングタイミングを等時間間隔とすることは、困難である。そのため、複数のＡ／Ｄコンバータ５２がサンプリングするサンプリングタイミングと、理想的なサンプリングタイミングとは、位相誤差を生じる場合がある。例えば、図３に示すように、Ａ／Ｄコンバータ５２ａを基準とした場合、他のＡ／Ｄコンバータ５２は、理想的なサンプリングタイミングからそれぞれτ１、τ２、τ３の位相誤差を生じる。本発明に係るディジタイザ装置５０及び試験装置１００は、当該位相誤差が生じた場合であっても、当該位相誤差を補正し、電子デバイス６０が出力したアナログ信号を精度よくフーリエ変換することができる。以下、本発明に係るディジタイザ装置５０及び試験装置１００における当該位相誤差の補正について説明する。
【００２８】
図４は、フーリエ変換部５４が出力する変換信号の一例を示す。図４において、横軸は、周波数を示し、縦軸は強度を示す。また、図４において、ｆｓは４個のＡ／Ｄコンバータ５２がそれぞれアナログ信号をサンプリングする周波数の１／４の周波数を示す。つまり、４個のＡ／Ｄコンバータ５２をインターリーブサンプリングさせた場合の、サンプリング周波数を示す。
【００２９】
フーリエ変換部５４が受け取るアナログ信号を、理想的にフーリエ変換した信号を図４の実線波形で示す。理想的には、フーリエ変換部５４が出力する変換信号は、図４の実線波形と同一であるが、本例においては、フーリエ変換部５４は、４個のＡ／Ｄコンバータを用いてインターリーブサンプリングしているため、当該変換信号には、点線で示すように、周波数ｆｓと略同一の周期で、実線波形と略同一のスプリアス成分が含まれる。また、当該スプリアス成分は、４個のＡ／Ｄコンバータのサンプリングタイミングにおける位相誤差に基づいて、スペクトルが変化する。本例においては、スプリアス消去手段は、当該スプリアス成分を消去する。以下、スプリアス消去手段が、当該スプリアス成分を消去する方法について説明する。
【００３０】
スプリアス消去手段は、変換信号におけるスプリアス成分が無いとする境界条件と、Ａ／Ｄコンバータ５２のサンプリングタイミングの位相誤差とを用いて、それぞれの変換信号に基づいた補正係数を算出し、補正係数に基づいて、スプリアス成分を消去する。また、スプリアス消去手段は、フーリエ変換部５４が、Ｎ個のＡ／Ｄコンバータ５２にそれぞれ対応して出力するＮ個の変換信号のそれぞれに対して、補正係数を算出し、算出した補正係数に基づいて、スプリアス成分を消去する。例えば、スプリアス消去手段は、Ｎ個の変換信号のそれぞれに対して、Ｎ個の変換信号のそれぞれに対して算出された補正係数を乗算し、補正係数が乗算されたＮ個の変換信号の総和を算出した場合に、図４において実線で表される、アナログ信号の信号成分、及び当該信号成分のエイリアシング成分以外の成分が消去される補正係数を算出してよい。
【００３１】
以下、補正係数の算出方法の一例を数式を用いて説明する。Ｎ個のＡ／Ｄコンバータ５２が、電子デバイス６０が出力するアナログ信号を、サンプリングするサンプリングパルスは、一般に下式で与えられる。
【数３７】
0003745962.tif 000020
ただし、ｍは０からＮ−１までの整数、ｔは時間、ＴｓはＮ個のＡ／Ｄコンバータ５２のサンプリングタイミングにおける位相間隔、ｍはｍ番目Ａ／Ｄコンバータ５２を示し、τｍはｍ番目のＡ／Ｄコンバータ５２の位相誤差である。本例においては、４個のＡ／Ｄコンバータ５２を用いているので、上式は以下のように書ける。
【数３８】
0003745962.tif 000021
【００３２】
Ｎ個のＡ／Ｄコンバータが当該アナログ信号をサンプリングしたサンプリング系列のフーリエ変換は一般に下式で与えられる。
【数３９】
0003745962.tif 000022
つまり、サンプリング系列のフーリエ変換は、下式となる。
【数４０】
0003745962.tif 000023
ただし、上式において、ｒ＝−ｋから１までの項は、Ｘ（ｆ）の帯域を［−２ｆｓ、２ｆｓ］とした場合に、帯域［０，４ｆｓ］に含まれる成分であり、ｃｍ、及びｘ＾（ｒ）は下式で与えられる。ただしｘ＾はｘの上線表現の代用表現である。
【数４１】
0003745962.tif 000024
本例においては、４個のＡ／Ｄコンバータ５２を用いているので、４個のＡ／Ｄコンバータ５２がアナログ信号をサンプリングしたサンプリング系列のフーリエ変換は下式で与えられる。
【数４２】
0003745962.tif 000025
すなわち、サンプリング系列のフーリエ変換は下式となる。
【数４３】
0003745962.tif 000026
ただし、上式において、ｒ＝−１から５までの項は、Ｘ（ｆ）の帯域を［−２ｆｓ、２ｆｓ］とした場合に、帯域［０，４ｆｓ］に含まれる成分であり、ｃｍ、及びｘ＾（ｒ）は下式で与えられる。
【数４４】
0003745962.tif 000027
また、ｒ＝−１から５までの項は、一例として、図３に示すような成分である。本発明に係るディジタイザ装置５０は、Ｎ個のＡ／Ｄコンバータ５２を用いてインターリーブサンプリングさせることにより生じる、変換信号のスプリアス成分を消去する。本例においては、ディジタイザ装置５０は、図４に示す、ｒ＝−１、１，２，３，５の成分を消去する。
【００３３】
インターリーブ部５８が有するスプリアス消去手段は、信号成分ｘ＾（０）の周波数２ｆｓに関するエイリアシング成分をｘ＾（ｕ）とした場合に、（ただし、ｘ＾は、ｘの上線表現の代用表現である。）下式（ただし、ａ，ｂは任意の実数）を満たす補正係数Ｌ１、Ｌ２、・・・ＬＮ−１を算出し、当該補正係数に基づいて、変換信号におけるスプリアス成分を消去する。
【数４５】
0003745962.tif 000028
つまり、スプリアス消去手段は、Ｎ個のＡ／Ｄコンバータ５２が変換するＮ個の変換信号のそれぞれに、補正係数を乗算し、補正係数を乗算した変換信号の総和を算出してよい。本例において、ディジタイザ装置５０は、４個のＡ／Ｄコンバータ５２を有するので、上式は以下の様に書ける。
【数４６】
0003745962.tif 000029
【００３４】
また、スプリアス消去手段は、帯域を区分けして当該補正係数を算出してよい。帯域を区分けすることにより、容易に補正係数を算出することが可能となる。例えば、本例においては、［０、ｆｓ］、［ｆｓ、２ｆｓ］、［２ｆｓ、３ｆｓ］、［３ｆｓ、４ｆｓ］の４つの帯域に区分けして、それぞれの帯域において、当該補正係数を算出してよい。本例では、４個のＡ／Ｄコンバータ５２を用いていたため、４つの帯域に区分けしたが、Ｎ個のＡ／Ｄコンバータ５２を用いる場合、Ｎ個の帯域に区分けしてよい。また、スプリアス消去手段は、区分けした帯域の任意の帯域において、同一の補正係数を用いて、スプリアス成分を消去してよい。
【００３５】
図４（ｂ）に示すように、変換信号には、区分けしたそれぞれの帯域において、４つの成分ｘ＾（ｒ）が含まれる。本例におけるディジタイザ装置５０は、区分けしたそれぞれの帯域において、スプリアス成分を消去する補正係数を算出する。スプリアス消去手段は、帯域［０，ｆｓ］においては、ｒ＝−１，１，２の成分を消去し、帯域［ｆｓ、２ｆｓ］及び帯域［２ｆｓ、３ｆｓ］においては、ｒ＝１，２，３の成分を消去し、帯域［３ｆｓ、４ｆｓ］においては、ｒ＝２，３，５の成分を消去する補正係数を算出する。スプリアス消去手段は、それぞれの帯域において、前述した式を用い補正係数Ｌ１、Ｌ２、Ｌ３を算出し、スプリアス成分を消去する。
【００３６】
つまり、スプリアス消去手段は、帯域［０、ｆｓ］では、下式に基づいて得られる補正係数に基づいて、スプリアス成分を消去する。
【数４７】
0003745962.tif 000030
また、スプリアス消去手段は、帯域［ｆｓ、２ｆｓ］及び帯域［２ｆｓ、３ｆｓ］では、下式に基づいて得られる補正係数に基づいてスプリアス成分を消去する。
【数４８】
0003745962.tif 000031
また、スプリアス消去手段は、帯域［３ｆｓ、４ｆｓ］では、下式に基づいて得られる補正係数に基づいてスプリアス成分を消去する。
【数４９】
0003745962.tif 000032
【００３７】
また、本例においては、スプリアス消去手段は、上記説明した補正係数をそれぞれ乗算した変換信号の総和を算出することにより、スプリアス成分を消去する。以上説明したディジタイザ装置５０によれば、帯域［０，２ｆｓ］においては、信号成分ｘ＾（０）が得られ、帯域［２ｆｓ、４ｆｓ］においては、信号成分のエイリアシング成分が得られる。
【００３８】
また、スプリアス消去手段は、変換信号の総和を算出し、スプリアス成分を消去し、得られた信号成分ｘ＾（０）及び信号成分のエイリアシング成分の位相を補正してよい。つまり、スプリアス消去手段は、補正係数を乗算したことにより生じる信号成分ｘ＾（０）及び信号成分のエイリアシング成分の位相を補正してよい。例えば、ディジタイザ装置５０が４個のＡ／Ｄコンバータ５２を用いて、インターリーブサンプリングした場合、スプリアス消去手段は、帯域［０，２ｆｓ］においては、下式により４個のＡ／Ｄコンバータ５２がインターリーブサンプリングしたサンプリング系列のフーリエ変換を算出する。
【数５０】
0003745962.tif 000033
また、スプリアス消去手段は、帯域［２ｆｓ、４ｆｓ］においては、下式により４個のＡ／Ｄコンバータ５２がインターリーブサンプリングしたサンプリング系列のフーリエ変換を算出する。
【数５１】
0003745962.tif 000034
ただし、ＤＦＴｍ（ｒ）は、ｍ番目の離散フーリエ変換処理部５８が出力する信号を示し、一般に下式で与えられる。
【数５２】
0003745962.tif 000035
ただし、（ｐ＝０，１，２，・・・、Ｎ／４−１）であり、Ｎは４個のＡ／Ｄコンバータ５２がサンプリングする総数である。
【００３９】
また、本例においては、４個のＡ／Ｄコンバータ５２を備える試験装置１００について説明したが、Ｎ個のＡ／Ｄコンバータ５２を備える試験装置１００においては、スプリアス消去手段は、帯域［０，２ｆｓ］においては、下式によりＮ個のＡ／Ｄコンバータ５２がインターリーブサンプリングしたサンプリング系列のフーリエ変換を算出する。
【数５３】
0003745962.tif 000036
また、スプリアス消去手段は、帯域［２ｆｓ、４ｆｓ］においては、下式によりＮ個のＡ／Ｄコンバータ５２がインターリーブサンプリングしたサンプリング系列のフーリエ変換を算出する。
【数５４】
0003745962.tif 000037
【００４０】
以上説明した試験装置１００及びディジタイザ装置５０によれば、Ｎ個のＡ／Ｄコンバータ５２を用いて、インターリーブサンプリングを行い、サンプリング周波数を向上させた場合であっても、サンプリング系列をフーリエ変換することにより生じる、サンプリングタイミングの位相誤差に基づいたスプリアス成分を消去することができ、精度よく電子デバイス６０の試験を行うことができる。位相誤差に基づいたスプリアス成分を消去した変換信号を逆フーリエ変換することにより、電子デバイス６０が出力するアナログ信号を精度よく再現することができ、精度よく電子デバイス６０の良否を判定することが可能となる。
【００４１】
図５は、本発明に係るディジタイザ装置５０の構成の他の例を示す。ディジタイザ装置５０は、Ｎ個のＡ／Ｄコンバータ（ＡＤＣ）５２、フーリエ変換部５４、及びバタフライ演算部６４を備える。本例において、ディジタイザ装置５０は、４個のＡ／Ｄコンバータ５２を備える。また、本例において、フーリエ変換部５４は、４個のＡ／Ｄコンバータ５２にそれぞれ対応した４個のフーリエ変換部（ＦＦＴ）６２を有してよい。図５において、図２と同一の符号を付したものは、図２から図４に関連して説明したものと同一又は同様の機能及び構成を有してよい。
【００４２】
Ｎ個のＡ／Ｄコンバータ５２は、電子デバイス６０から出力されるアナログ信号を、それぞれ異なるサンプリングタイミングでディジタル信号に順次変換する。Ｎ個のＡ／Ｄコンバータ５２は、それぞれ実質的に同一の周波数（ｆｓ）でアナログ信号をサンプリングする。本例において、ディジタイザ装置５０は、４個のＡ／Ｄコンバータ５２を有する。Ａ／Ｄコンバータ５２ａ、Ａ／Ｄコンバータ５２ｂ、Ａ／Ｄコンバータｃ、及びＡ／Ｄコンバータ５２ｄが、等時間間隔で順にアナログ信号をサンプリングすることにより、４個のＡ／Ｄコンバータ５２によるサンプリング周波数は４ｆｓとなる。しかし、前述したように、４個のＡ／Ｄコンバータ５２で交互にサンプリングするため、サンプリングタイミングは、等時間間隔とならない場合がある。従って、等時間間隔に並んだ理想的なサンプリングタイミングと、複数のＡ／Ｄコンバータ５２によって実際にサンプリングするサンプリングタイミングとは、位相誤差を有する場合がある。
【００４３】
フーリエ変換部５４は、Ｎ個のＡ／Ｄコンバータ５２が変換したディジタル信号をそれぞれフーリエ変換した変換信号をバタフライ演算部６４に出力する。本例において、フーリエ変換部５４は、Ｎ個のＡ／Ｄコンバータ５２のそれぞれに対応したＮ個のフーリエ変換処理部（ＦＦＴ）６２を有する。本例において、フーリエ変換部５４は、４個のフーリエ変換処理部６２を有する。
【００４４】
バタフライ演算部６４は、フーリエ変換部５４の複数のフーリエ変換処理部６２が出力するそれぞれの変換信号に基づいて、当該変換信号から、位相誤差に基づいたスプリアス成分を消去した信号を生成する。バタフライ演算部６４は、図４に関連して説明した手段と同様の手段で消去してよい。以下バタフライ演算部６４がスプリアス成分を消去する手段を説明する。
【００４５】
本例において、バタフライ演算部６４は、３個の位相補正バタフライ演算部（ＰＣＢ）を有する。一般に、一個のＰＣＢの入力と出力の関係は、ＰＣＢへの入力をＤＦＴeven（ｎ）及びＤＦＴodd（ｎ）とし、ＰＣＢからの出力をＤＦＴ（ｎ）とすると、下式で与えられる。
【数５５】
0003745962.tif 000038
ただし、Ｗ＾Ｎ（ｎ）及びＰは下式で与えられる。
【数５６】
0003745962.tif 000039
ここで、Ｗ＾Ｎ（ｎ）は、Ａ／Ｄコンバータ５２のサンプリングタイミングの、理想的なサンプリングタイミングに対する位相誤差τを補正する回転演算子であり、Ｎは演算後のデータ数、Ｔｓは演算後のデータのサンプリング間隔、ｒは図４に示す信号成分を示すである。
【００４６】
ここで、フーリエ変換処理部６２ａの出力をＤＦＴ０（ｎ）、フーリエ変換処理部６２ｂの出力をＤＦＴ１（ｎ）、フーリエ変換処理部６２ｃの出力をＤＦＴ２（ｎ）、フーリエ変換処理部６２ｄの出力をＤＦＴ３（ｎ）と、ＰＣＢ１の出力をＤＦＴeven（ｎ）、ＰＣＢ２の出力をＤＦＴodd（ｎ）、ＰＣＢ３の出力をＤＦＴ（ｎ）とすると、ＰＣＢ１、ＰＣＢ２、ＰＣＢ３のそれぞれの入出力の関係は、下式で与えられる。
【数５７】
0003745962.tif 000040
上式より下式が求まる。
【数５８】
0003745962.tif 000041
ただし、Ｐ１＝Ｌ１、Ｐ２＝Ｌ２、Ｐ３＝Ｌ３／Ｌ１である。
【００４７】
バタフライ演算部６４は、それぞれの位相補正バタフライ演算部において、図４に関連して説明したスプリアス消去手段と同様に、周波数帯域を複数の帯域に区分けして、それぞれの帯域において、異なる位相補正係数Ｌ１、Ｌ２、Ｌ３を用いて位相補正バタフライ演算を行う。以上説明したディジタイザ装置５０によれば、図２に関連して説明したディジタイザ装置５０と同様に、サンプリングタイミングの位相誤差に基づいたスプリアス成分を消去することができる。
【００４８】
【発明の効果】
上述説明から明らかなように、Ｎ個のＡ／Ｄコンバータ５２を用いて、インターリーブサンプリングを行い、サンプリング周波数を向上させた場合であっても、サンプリング系列をフーリエ変換することにより生じる、サンプリングタイミングの位相誤差に基づいたスプリアス成分を消去することができ、精度よく電子デバイス６０の試験を行うことができる。位相誤差に基づいたスプリアス成分を消去した変換信号を逆フーリエ変換することにより、電子デバイス６０が出力するアナログ信号を精度よく再現することができ、精度よく電子デバイス６０の良否を判定することが可能となる。また、上記実施例に於て、位相誤差によるスプリアス要素が除かれるため、インターリーブされたＡ／Ｄコンバータのダイナミックレンジが改善される。さらに、上記実施例に於ける位相誤差補正はハードウェアを追加する必要がなく、わずかな計算負荷がかかるだけである。それ故、ＬＳＩ技術が進みサンプリングレートが増加するに従って従来のＡ／Ｄコンバータ法がサンプリング時の位相誤差によって多大なダメージを受けることを考慮すると、本実施例によるディジタイザ装置５０及び試験装置１００は、半導体産業全体において絶大な価値をもつものである。
【００４９】
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更又は改良を加えることが可能であることが当業者に明らかである。その様な変更又は改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【図面の簡単な説明】
【図１】  本発明に係る試験装置１００の構成の一例を示す。
【図２】  本発明に係るディジタイザ装置５０の構成の一例を示す。
【図３】  Ｎ個のＡ／Ｄコンバータ５２におけるサンプリングタイミングの位相誤差を説明するタイミングチャートである。
【図４】  フーリエ変換部５４が出力する変換信号の一例を示す。
【図５】  本発明に係るディジタイザ装置５０の構成の他の例を示す。
【符号の説明】
１０・・・パターン発生器、２０・・・波形整形器
３０・・・デバイス接触部、４０・・・判定部
５０・・・ディジタイザ装置、５２・・・Ａ／Ｄコンバータ
５４・・・フーリエ変換部、５６・・・離散フーリエ処理部
５８・・・インターリーブ部、６０・・・電子デバイス
６２・・・フーリエ処理部、６４・・・バタフライ演算部
１００・・・試験装置
【図１】
0003745962.tif 000060
【図２】
0003745962.tif 000061
【図３】
0003745962.tif 000062
【図４】
0003745962.tif 000063
【図５】
0003745962.tif 000064