(57)【特許請求の範囲】
【請求項１】
外部入力信号を受けて遅延信号を出力することができる遅延ロックループを備えた遅延装置であって、
第１入力端、第２入力端及び出力端を持ち、第１入力端で基準信号の相補信号を受ける位相検出器と、
入力端及び出力端を持ち、入力端が位相検出器の出力端に接続されその出力端でカウント値を変化させるためのカウンタと、
入力端、出力端及び制御端を持ち、出力端が位相検出器の第２入力端に接続され、制御端がカウンタの出力端に接続され、入力端で外部入力信号か基準信号のいずれかを受け、出力端で遅延信号を出力する遅延要素と
により構成され、
カウンタの値が、外部入力信号と遅延信号との間の予め定められた期間を、外部入力信号が遅延信号の出力としてその遅延期間分遅延されるように決定する
ことを特徴とする遅延ロックループを備えた遅延装置。
【請求項２】
外部入力信号を受けて遅延信号を出力することができる遅延ロックループを備えた遅延装置であって、
第１入力端、第２入力端及び出力端を持ち、第１入力端で基準信号を受ける位相検出器と、
入力端及び出力端を持ち、入力端が位相検出器の出力端に接続されその出力端でカウント値を変化させるためのカウンタと、
入力端、出力端及び制御端を持ち、制御端がカウンタの出力端に接続され、入力端で外部入力信号か基準信号のいずれかを受け、出力端で遅延信号を出力し、この遅延信号の相補信号が位相検出器の第２入力端に入力される遅延要素と
により構成され、
カウンタの値が、外部入力信号と遅延信号との間の予め定められた期間を、外部入力信号が遅延信号の出力としてその遅延期間分遅延されるように決定する
ことを特徴とする遅延ロックループを備えた遅延装置。
【請求項３】
外部入力信号の相補信号を受けて遅延信号を出力することができる遅延ロックループを備えた遅延装置であって、
第１入力端、第２入力端及び出力端を持ち、第１入力端で基準信号を受ける位相検出器と、
入力端及び出力端を持ち、入力端が位相検出器の出力端に接続されその出力端でカウント値を変化させるためのカウンタと、
入力端、出力端及び制御端を持ち、制御端がカウンタの出力端に接続され、入力端で外部入力信号か基準信号の相補信号のいずれかを受け、出力端で遅延信号を出力し、この遅延信号が位相検出器の第２入力端に入力される遅延要素と
により構成され、
カウンタの値が、外部入力信号と遅延信号との間の予め定められた期間を、外部入力信号が遅延信号の出力としてその遅延期間分遅延されるように決定する
ことを特徴とする遅延ロックループを備えた遅延装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、信号遅延装置及び遅延期間の較正方法に関する。更に詳しくは、本発明は、遅延期間の較正を行なう内部遅延ロックループを備えた信号遅延装置に関するものである。
【０００２】
【従来の技術】
半導体技術における急速な発展により、コンピュータの計算能力は急激なペースで増大している。現在では、殆どのコンピュータはディジタル回路を用いて構築されている。種々の内部装置間の同期は、種々の装置が互いに共同するように一つまたはそれ以上の基準クロック信号を使用することで達成される。初期のコンピュータシステムでは、動作速度が低いため内部装置間のデータの転送は容易に行なわれている。
【０００３】
図１はクロックを用いたデータ伝送の従来のタイミングチャートを示す。図１において、信号ＤＡＴは伝送データを示し、信号ＣＬＫはシステムクロックの波形を示す。データ信号ＤＡＴがクロック信号ＣＬＫに伴って変化するため、装置の受信端末はデータ信号を正確に受け取ることができる。しかしながら、この方法は初期のオペレーティングシステムでのデータ伝送に適しているだけである。システムの動作周波数が増大するに従って、データ伝送の精度を同様に維持することが困難となり、多くのシステム障害を引き起こすことになる。
【０００４】
図２はクロック信号を用いた従来のデータ伝送システムのブロック回路図を示す。図２に示すように、伝送装置２１０がデータ信号ＤＡＴを受信装置２２０へ伝送ライン２３０を介して伝送する。伝送の間、伝送装置２１０内のバッファ２１４、受信装置２２０内のバッファ２２４及び伝送ライン２３０（伝送時間）によって信号が遅延される。加えて、伝送装置２１０内のフリップ・フロップ２１２及び受信装置２２０内のフリップ・フロップ２２２は両方ともクロック信号ＣＬＫを用いてデータをラッチしている。伝送ライン２４０を介して伝送されるクロック信号ＣＬＫは回路内での遅延によってクロックスキューをもたらす。実際のディジタルシステムにおいては、伝送端から受信端までの間の全信号遅延は２〜３ナノ秒となる。上記の点に鑑みて、回路を介してデータを正確に伝送するにはデータラインでのデータ保持時間を延長しなければならない。その結果、クロック周波数及びデータ伝送速度を上げることが困難である。
【０００５】
データ伝送中のクロック遅延及びデータロス問題を軽減するために、データストローブ信号が導入される。図３（Ａ）は、データストローブを使用する従来のデータ伝送システムのブロック回路図である。図３（Ｂ）は、データストローブ及びデータライン波形を示すタイミング図である。図３（Ａ）に示すように、伝送装置３１０内のフリップ・フロップ３１６によってクロック信号ＣＬＫがデータストローブ信号ＤＳに変換される。データ信号ＤＡＴはデータストローブ信号ＤＳに伴って送られる。受信装置３２０内のフリップ・フロップ３２２でデータストローブ信号ＤＳに伴うデータが受け取られる。従って、バッファについての遅延Ｔbufferと伝送ラインでの伝送時間Ｔflightが無くなる。更に、データストローブ信号ＤＳの立ち上がりエッジと立ち下がりエッジをデータ伝送に使用することができる。言い換えると、このシステムは、例えば、ＤＤＲ  ＳＤＲＡＭ（同期ダイナミックランダムアクセスメモリ）において、ダブルデータ速度（ＤＤＲ）モードで動作可能である。伝送端と受信端との間のデータストローブ信号ＤＳのスキューを無視できるなら、受信装置３２０内のフリップ・フロップ３２２のセットアップ及びホールド時間のみによって伝送速度が制限を受ける。一般的には、セットアップ時間は約０．５ナノ秒であり、ホールド時間は約０．５ナノ秒である。
【０００６】
実際の使用においては、データ信号ＤＡＴ及びデータストローブ信号ＤＳは、同期して伝送端から生成伝送される。言い換えると、データ信号ＤＡＴとデータストローブ信号ＤＳは、クロック信号の立ち上がりもしくは立ち下がりエッジで伝送端から伝送される。同一の遅延路を辿ることにより、バッファの遅延時間Ｔbufferと伝送ラインの遅延時間Ｔflightとのバランスが取られ、データ信号ＤＡＴとデータストローブ信号ＤＳとの間のスキューが最小となる。この信号伝送のタイミングシーケンスを図３（Ｂ）に示す。しかしながら、データアクセスはデータストローブ信号ＤＳの立ち上がりエッジや立ち下がりエッジにおいて実行されるため、データを正確なものとするためにはデータストローブ信号ＤＳは受信装置３２０においてある時間遅延させなければならない。
【０００７】
図４（Ａ）は、従来のデータ伝送システムの受信端にデータ遅延要素を加えたことを示すブロック図である。図４（Ｂ）は、データストローブ信号、データ信号、及び遅延データストローブ信号のタイミング図である。図４（Ａ）及び（Ｂ）に示すように、フリップ・フロップ４２２をトリガーするデータストローブ信号ＤＳ’の立ち上がりエッジ及び立ち下がりエッジは、データ信号ＤＡＴの安定部分内にある。従って、フリップ・フロップ４２２はデータを正確にラッチすることができる。
【０００８】
遅延要素にはいくつかのタイプのものがある。例えば、プリント回路板上の回路巻線は伝送時間を長くするために使用できる。または、集積回路内の受動装置も遅延要素として使用できる。しかしながら、いずれのタイプの遅延要素も高効率回路を形成するためには適切でない。プリント回路板上に長い回路線を巻き回すことは大きな領域を占有することになって、集積度を低下させることになる。回路製造上、集積回路内の同じ受動遅延要素は異なる遅延時間を共有する。一つの遅延要素での最大遅延時間は最小遅延時間の２倍となる。例えば、ある遅延要素の意図する遅延時間が１ナノ秒であるとすると、実際の遅延要素の遅延時間は０．６７ナノ秒から２ナノ秒の間となる。
【０００９】
データストローブ信号について遅延が大きすぎても小さすぎても不正確なデータの妨害が生じるため、遅延要素の設計は難しいものである。実際、受信データの精度はデータストローブ信号ＤＳとデータ信号ＤＡＴとの間の遅延量Ｄds-da が適切であるかどうかに依存するものである。言い換えると、データストローブ信号ＤＳの立ち上がりまたは立ち下がりエッジがデータ信号ＤＡＴを読取るための安定部分にあるかどうかによって精度が影響を受ける。
【００１０】
データストローブ信号ＤＳとデータ信号ＤＡＴとの間の遅延量Ｄds-da に影響を与える要因には、
１．伝送端から受信端へのデータストローブ信号ＤＳとデータ信号ＤＡＴとの間のスキュー（ρｓ）、
２．遅延要素による遅延（ｓｄ）がある。
従って、データストローブ信号ＤＳとデータ信号ＤＡＴとの間の全遅延量Ｄds-da はρｓ＋ｓｄとなる。信号スキューρｓに影響を与える要因には、出力バッファ間のいろんな差異、プリント回路板上のレイアウト、出力バッファのしきい値電圧、フリップ・フロップのセットアップ及びホールド時間等がある。他方、遅延要素の遅延時間に影響を与える要因には、遅延要素の設計、温度、湿度、電圧、ＣＰＵ動作周波数、電磁障害等がある。例えば、種々の要因による動的な影響のために、６６ＭＨｚのシステムでは、０．５〜１．８ナノ秒の遅れの可能性がある。更に、６６ＭＨｚ、７５ＭＨｚ、８３ＭＨｚ、１００ＭＨｚ、１３３ＭＨｚ及びそれ以上のように、動作周波数が異なることによって、遅延量が異なる。一般的には、動作周波数が上がると、クロック信号周期が短くなり許容エラー範囲が狭くなる。データストローブ信号ＤＳが長すぎたり短すぎたりすれば、受信端において不正確なデータがラッチされ、システムが正常に動作できなくなる。更に、遅延値を正確に予測できたとしても、この遅延値は、温度、電圧、周波数または電磁障害のような他の要因での変化によってなおも変化することがある。従って、ρｓ及びｓｄが変わり、計算値がベストの範囲外となってしまうことがある。
【００１１】
データ損失やシステム故障を軽減するために、データストローブ信号ＤＳは基準クロック周波数に関わらずクロック信号周期ＣＬＫの１／４周期で遅延される。遅延されたデータストローブ信号ＤＳは常にクロック信号ＣＬＫの正の半周期または負の半周期の中程で開始される。従って、正確なデータが常に得られる。
【００１２】
図５は１／４のクロック周期遅延を発生する従来の技術を示すブロック回路図である。
【００１３】
図５に示すように、遅延要素５１１，５１２，５１３，５１４、位相検出器５２０、カウンタ５３０によって遅延ロックループを構成している。この遅延ロックループは、位相検出器５２０の２つの入力端Ｉ１，Ｉ２での信号の位相を実質的に等しくする。全ての遅延要素５１１，５１２，５１３，５１４，５１５は同一の遅延特性を有している。言い換えると、各遅延要素がその制御端Ｃを介して同一の遅延パラメータでセットされると、各遅延要素は同一の信号遅延量を与える。
【００１４】
遅延要素５１１，５１２，５１３，５１４を適切に選択することにより、安定化された遅延ロックループを備える位相検出器５２０の入力端Ｉ１からの信号はクロックＣＬＫの一周期で遅延する。遅延要素５１１，５１２，５１３，５１４の全ては同一の特性を有するため、各遅延要素の遅延時間はクロック信号の１／４周期となる。遅延要素５１５は受信端でのデータストローブ信号ＤＳを遅延させるために使用される。
【００１５】
上述したような遅延ロックループを使用して遅延要素の遅延パラメータを決定する方法では正確な遅延時間を与えることができるものの、遅延ロックループに４つの遅延要素が必要である。各遅延要素は所定の面積を占有するため、シリコンチップ上で遅延要素が占有する全面積が大きくなる。更に、最近のコンピュータシステムでは、いくつかのクロック周波数が使用されている。各クロック周波数は遅延ロックループの組を必要とするために、チップ上の全遅延要素が多大な面積を占有することになる。
【００１６】
結論として、従来の遅延要素システムには以下の問題があった。
１．導電ラインの長さを大きくして制御する遅延時間は不正確である。更に、長い導電ラインはプリント回路板上で大きな面積を占める。回路巻線は複数の周波数に対してよくない。
２．受動装置を用いた遅延回路を形成して遅延時間の精度を制御することは困難である。これに加えて、外部要因及び異なる動作周波数によって遅延回路の遅延時間は容易に影響を受ける。
３．遅延ロックループは、動作周波数の範囲内で所望の遅延を正確に与えることができるものの、遅延ロックループに必要な装置が大きなチップ面積を占有する。複数の動作周波数に対する遅延回路を与えるには、多くの付加的な副回路群が必要である。
【００１７】
【発明が解決しようとする課題】
本発明の一つの目的は、遅延時間を正確に制御し、異なる動作周波数で作動することが可能な遅延装置を提供することである。これに加えて、遅延は外部要因によって殆ど影響を受けない。
【００１８】
本発明の第２の目的は、チップ占有面積が小さくて安価な遅延装置を提供することである。
【００１９】
本発明の第３の目的は、遅延時間を正確な値に較正することができる遅延ロックループを備えた遅延装置を提供することである。
【００２０】
【課題を解決するための手段】
これらの利点やその他の利点及び本発明の目的を達成するために、ここに具体化され広く記載されているように、本発明は、外部入力信号を受けて遅延信号を出力することができる遅延ロックループを内部に備えた遅延装置を提供する。この遅延装置は、位相検出器、カウンタ、及び遅延要素で構成される。
【００２１】
位相検出器は、第１入力端、第２入力端及び出力端を有し、第１入力端で基準信号の相補信号を受ける。カウンタは入力端と出力端を有し、入力端が位相検出器の出力端に接続されその出力端でカウント値を変える。遅延要素は入力端、出力端及び制御端を有する。入力端では、外部入力信号か基準信号のいずれかが入力され、出力端は位相検出器の第２入力端に接続され、この出力端が遅延信号を出力し、制御端はカウンタの出力端に接続され、カウンタの値によって外部入力信号と遅延信号との間の予め定められた期間を決定することによって、外部入力信号が遅延信号の出力としてその遅延期間分遅延される。
【００２２】
また、本発明は遅延パラメータを較正する方法をも提供するものである。先ず、位相検出器とカウンタが用意され、位相検出器は第１入力端、第２入力端、及び出力端を有する。基準信号及び相補基準信号が更に用意される。基準信号は遅延要素に送られて遅延基準信号を与える。遅延基準信号は遅延要素から位相検出器の第１入力端に伝送され、相補基準信号が位相検出器の第２入力端に伝送される。カウンタのカウント値は位相検出器の出力端での出力信号によって変化し、カウンタの値に基づいて遅延パラメータが求められ、位相検出器の２つの入力端での信号の位相が実質的に同一となる。本発明の一つの好ましい実施態様によれば、カウンタの出力端で計算値を維持することによって、遅延要素の遅延時間を一定値に維持することが達成できる。
【００２３】
本発明の第２の好ましい実施態様によれば、選択信号の状態を変化させることによって遅延装置の遅延時間が較正される。従って、位相検出器、カウンタ、遅延要素によって遅延ロックループ回路を形成して、位相検出器の２つの入力端での両信号の位相が実質的に同一となる。較正後は、選択信号の状態を変えることにより遅延装置についての遅延信号を正確に出力することができる。
【００２４】
上述の概括的な記載及び以下の詳細な記載は代表的な例であり、請求項に係る発明についてより一層の説明を行なうためのものである。
【００２５】
【発明の実施の形態】
添付図面に示される本発明の好ましい実施形態について詳細に説明する。同一や同類の部材について、図面及び説明の中では、可能な限り、同一の参照番号を使用する。
【００２６】
図６（Ａ）は、本発明の好ましい第１実施形態に係る遅延ロックループ回路を有する遅延装置を示すブロック図である。図６（Ｂ）は、図６（Ａ）における信号のタイミング図である。
【００２７】
図６（Ａ）に示すように、遅延装置６００は、マルチプレクサ６１０、位相検出器６２０、カウンタ６３０、遅延要素６４０、及びインバータ６５０を含む。遅延装置６００の基本機能は、データストローブ信号ＤＳを受け取って、遅延データストローブ信号をＤＯＵＴから出力することである。全遅延は、マルチプレクサ６１０内での遅延と、遅延要素６４０内での遅延とによって生じる。しかしながら、遅延は主として遅延要素６４０のあるパラメータを変えることで較正される。位相検出器６２０、カウンタ６３０、及び遅延要素６４０によって遅延ロックループを形成する。信号ＣＬＫＸ２は、遅延要素６４０の遅延パラメータを決定するための基準信号として使用される。データストローブ信号ＤＳは、クロック信号ＣＬＫ（図示せず）に基づいて生成される。また、基準信号ＣＬＫＸ２はクロック信号ＣＬＫより整数倍高い周波数を有する。
【００２８】
図６（Ａ）において、データストローブ信号ＤＳと信号ＣＬＫＸ２は、マルチプレクサ６１０の入力端Ａと入力端Ｂとに夫々送られる。マルチプレクサ６１０はまた較正信号（ＣＡＬ）を受け取る。較正信号ＣＡＬの状態を変えることにより、データストローブ信号ＤＳか信号ＣＬＫＸ２のいずれかがマルチプレクサ６１０の出力端Ｙに送られる。マルチプレクサ６１０の出力端での切り換えられた信号は遅延要素６４０の入力端Ｉに伝送される。予め定められた時間の後、遅延要素６４０からその出力端Ｏを介して信号が出力される。遅延時間は、制御端Ｃに送られる入力パラメータによって制御される。遅延要素６４０は複数のバッファを直列接続して構成される。従って、直列接続のバッファの数を変えることで信号の遅延時間を変更することができる。
【００２９】
インバータ６５０によって反転されたＣＬＫＸ２の相補基準信号（ｎ）ＣＬＫＸ２は、位相検出器６２０の入力端Ｉ１に送られる。遅延要素６４０の出力端Ｏからの信号ＤＯＵＴは位相検出器６２０の入力端Ｉ２に返される。位相検出器６２０のＵＰ／ＤＮ端での信号はカウンタ６３０に伝送される。位相検出器６２０のＵＰ／ＤＮ端から来る信号は、入力端Ｉ１とＩ２での信号（ｎ）ＣＬＫＸ２と信号ＤＯＵＴとの間の位相差に応じて変化して、カウンタ６３０内の値を増加させるか減少させる。カウンタ６３０は、カウント停止を行なう制御信号ＣＡＬを受ける端子を有する。
【００３０】
このカウンタ６３０から得られる値が遅延パラメータとして作用することになる。この遅延パラメータは遅延要素６４０の制御端Ｃに送られて遅延要素６４０の遅延時間が決定される。
【００３１】
遅延装置６００の動作の前に、この装置６００は遅延要素６４０の遅延時間を決定するための較正が必要である。この較正を行なうために、ＣＡＬの信号状態を変えてマルチプレクサ６１０から信号ＣＬＫＸ２を遅延要素６４０へ送る。また、カウンタ６３０内の値は位相検出器６２０の制御によって変わる。従って、位相検出器６２０、カウンタ６３０及び遅延要素６４０によって、位相検出器６２０の入力端Ｉ１，Ｉ２での両信号間の位相を等しくするか接近させることができる閉ループを形成する。言い換えると、信号（ｎ）ＣＬＫＸ２と信号ＤＯＵＴとの位相が実質的に同一となる。
【００３２】
図６（Ｂ）に示されるように、クロック信号ＣＬＫはシステムのタイミング信号である。データストローブ信号ＤＳはクロック信号ＣＬＫによって生成されるため、データストローブ信号ＤＳとクロック信号ＣＬＫは互いに同位相である。信号ＣＬＫＸ２はクロック信号ＣＬＫの整数倍の周波数を有する。本実施形態では、信号ＣＬＫＸ２はクロック信号ＣＬＫの半分だけの周期時間を持つ。クロック信号ＣＬＫのクロック周期をＴｃとすると、信号ＣＬＫＸ２のクロック周期はＴｃ／２である。更に、信号（ｎ）ＣＬＫＸ２は信号ＣＬＫＸ２の相補信号である。
【００３３】
遅延装置６００内の遅延要素６４０を適切に選択することにより、信号（ｎ）ＣＬＫＸ２及び信号ＤＯＵＴは、較正後、安定化されて同位相となる。ＤＯＵＴは、遅延要素６４０内で信号ＣＬＫＸ２が予め定められた時間遅延した後の遅延要素６４０からの信号である。例えば、信号ＣＬＫＸ２はＴｃ／４だけ遅延され（例えば、ＤＤＲ（2倍データ速度）メモリについて）、信号（ｎ）ＣＬＫＸ２と同一の位相となる。言い換えると、遅延要素６４０内での遅延時間は正確にＴｃ／４すなわちクロック信号ＣＬＫの１／４周期である。
【００３４】
遅延パラメータの較正後は、信号ＣＡＬの状態が変化して、データストローブ信号ＤＳがマルチプレクサ６１０の出力端Ｙを経て遅延要素６４０に送られ、カウンタ６３０が停止して最終値が保持される。従って、遅延装置６００は、ＣＬＫの１／４周期遅れたデータストローブ信号ＤＳをＤＯＵＴから正確に出力することができる。遅延装置６００が通常モードで動作しているときは、信号ＣＡＬもまた位相検出器６２０乃至遅延要素６４０を制御して位相検出器６２０を機能させず、遅延要素６４０内での遅延パラメータを保持するようになることは明らかである。位相検出器６２０、カウンタ６３０、及び遅延要素６４０はもはや閉ループを形成せず、遅延要素６４０を介する遅延時間は変わらずに維持される。従って、ＣＬＫの１／４クロック周期で遅延した信号がデータストローブ信号ＤＳとして遅延装置６００を介して送られる。
【００３５】
この遅延装置６００はパーソナルコンピュータシステムに適用された場合、コンピュータシステムのブートの際に遅延パラメータの較正を行なうことができる。更に、ＤＤＲ  ＳＤＲＡＭを使用する場合は、遅延パラメータの較正は、ＳＤＲＡＭの更新期間の間に行なうことができる。
【００３６】
図７及び図８は、本発明の好ましい第２及び第３実施形態に係る遅延ロックループ回路を備えた遅延装置をそれぞれ示すブロック図である。本発明の第１、第２及び第３実施形態間の差異は、インバータの位置にある。これら全ての実施形態では同一の機能及び動作の原理が使用されているため、ここでは詳細な説明を繰り返して行なわない。図８においては、インバータ８５０がマルチプレクサ６１０と遅延要素６４０との間に配置される。従って、マルチプレクサ６１０に入力される信号は、データストローブ信号ＤＳの相補信号となり、遅延要素６４０の出力端に正確に遅延されたデータストローブ信号を発生させるものである。
【００３７】
要約すれば、遅延装置内部に遅延ロックループ制御回路を設けることの利点には、
１．導電ラインを長くする必要がない。従って、プリント回路板上で従来占有されていた面積が減少できる。更に、遅延時間を正確に制御でき、この装置が各種の動作周波数のもとで適用できる。
２．受動要素を使用する遅延装置と異なり、本発明は遅延時間を正確に制御できる。また、遅延時間は安定し、外部要因によって殆ど影響を受けない。
３．位相検出器とカウンタを付加することにより、較正によって所望の遅延パラメータを得ることができる。従って、本発明はチップ上での遅延装置の占有面積を減少させることができる。
【００３８】
本発明の構成に関して、いろんな変更や変形を、本発明の範囲や主旨から逸脱することなく、行なうことができることはこの分野の当業者には明らかである。以上を考慮すると、本発明の範囲及びその均等物に該当する変更例や変形例は本発明の範疇にあるものである。
【図面の簡単な説明】
添付図面は、本発明の更なる理解をもたらすために含められ、この明細書の一部を構成して一体となる。図面は本発明の実施形態を示し、記載と共に、本発明の本質を説明するために供される。
【図１】クロック信号を用いたデータ伝送の従来のタイミング図である。
【図２】クロック信号を用いた従来のデータ伝送システムのブロック回路図である。
【図３】（Ａ）はデータストローブを備えた従来のデータ伝送システムのブロック回路図であり、（Ｂ）はデータストローブとデータライン波形を示すタイミング図である。
【図４】（Ａ）は従来のデータ伝送システムの受信端にデータ遅延要素を追加したことを示すブロック図であり、（Ｂ）データストローブ信号、データ信号、及び遅延データストローブ信号のタイミング図である。
【図５】１／４クロック周期遅延を発生する従来技術を示すブロック回路図である。
【図６】（Ａ）は本発明の好ましい第１実施形態に係る遅延ロックループ回路を有する遅延装置を示すブロック図であり、（Ｂ）は（Ａ）における信号のタイミング図である。
【図７】本発明の好ましい第２実施形態に係る遅延ロックループ回路を有する遅延装置を示すブロック図である。
【図８】本発明の好ましい第３実施形態に係る遅延ロックループ回路を有する遅延装置を示すブロック図である。
【符号の説明】
６００，７００，８００  遅延装置
６１０  マルチプレクサ
６２０  位相検出器
６３０  カウンタ
６４０  遅延要素
６５０，７５０，８５０  インバータ
【図１】
0003737701.tif 000002
【図２】
0003737701.tif 000003
【図３】
0003737701.tif 000004
【図４】
0003737701.tif 000005
【図５】
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【図６】
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【図７】
0003737701.tif 000008
【図８】
0003737701.tif 000009