(57)【特許請求の範囲】
【請求項１】
受信信号と、発振周波数が可変な発振器からの発振信号とをそれぞれ入力し、周波数変換を行う周波数変換器と、
前記周波数変換器からの出力信号経路に配置された利得制御アンプを有し、前記出力信号経路を通る信号レベルに応じて変化する利得制御信号によって前記利得制御アンプを制御し、振幅が一定の信号を出力する自動利得制御装置と、
前記出力信号経路を通る信号と前記利得制御信号とを比較する比較器を有し、前記利得制御信号によってヒステリシス幅が変化するパルス出力を生成するヒステリシス・コンパレータと、
前記ヒステリシス・コンパレータからのパルス出力を入力し、該パルス出力をカウントするカウンタと、
前記カウンタの出力信号を入力して平均化するフィルタと、
前記フィルタの出力信号に基づいて、周波数変換後の信号の設定周波数に対する周波数ずれを検出し、前記発振器の発振周波数を制御する制御回路と
からなることを特徴とする周波数自動調整装置。
【請求項２】
前記ヒステリシス・コンパレータは、
前記出力信号経路に配置された利得制御アンプの入力または出力信号を全波整流する全波整流回路と、
前記全波整流回路の出力信号と、前記利得制御信号とを比較して、その比較結果を出力する比較器と、
前記比較器の出力をクロック入力とし、前記自動利得制御装置で一定の振幅にされた出力信号をデータ入力とするフリップフロップと
により構成してなることを特徴とする請求項１記載の周波数自動調整装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、デジタル回路を用いた周波数自動調整回路に関する。
【０００２】
【従来の技術】
従来の周波数自動調整装置を図５に示して説明する。入力端子１１から入力された受信信号と発振周波数を可変できる発振器１３からの発振信号とを周波数変換器１２で周波数変換し、その周波数変換後の信号を自動利得制御装置３４で振幅を一定にして出力する。振幅が一定された信号は分岐し、一方は出力端子１５から出力し、他方はカウンタ１６に入力し、ここでカウントする。カウンタ１６の出力はフィルタ１７で平均化する。制御回路１８はフィルタ１７で平均化後の信号に基づき、周波数変換後の信号の設定周波数に対する周波数ずれを検出し、発振器１３の発振周波数を制御し、周波数変換後の周波数を設定周波数に合わせる動作を行う。
【０００３】
このような周波数自動調整装置において、受信信号が低Ｃ／Ｎで本来の必要信号に対してノイズが比較的大きい場合には、ノイズによってカウントミスが生じ、設定周波数から周波数がずれてしまう問題があった。
【０００４】
また、図６のように、ノイズによるカウントミスを低減させるためにカウンタ１６の前段に、ヒステリシス幅が任意な値で固定されているヒステリシス・コンパレータ３９を挿入した場合は、ノイズによるカウントミスは低減することができるものの、自動利得制御装置３４には振幅を一定にできる信号レベルに範囲があり、その範囲外では自動利得制御装置３４から出力される信号の振幅が減少したり、増大したりしてしまう。
【０００５】
ここで、受信信号が小さく自動利得制御装置３４の出力信号振幅を一定レベルまで増幅できず、出力振幅が減少してしまうときを考える。このときに、自動利得制御装置３４の後段のヒステリシス・コンパレータ３９で任意に設定されているヒステリシス幅よりも信号の振幅が小さい場合には、コンパレート後の信号値に変化が現れなくなり、周波数自動調整の帰還機能が停止する、という問題があった。
【０００６】
【発明が解決しようとする課題】
上記した従来の装置では、受信信号が低Ｃ／Ｎの場合にノイズによって生じるカウントミスでの周波数ずれの問題や、ノイズによるカウントミスを低減するためにカウンタの前段にヒステリシス・コンパレータを挿入した場合は、自動利得制御装置の動作可能な信号レベル範囲外で振幅が減少し、ヒステリシス幅よりも信号振幅が小さくなってしまうときに、周波数自動調整の帰還機能が停止するという問題があった。
【０００７】
この発明は、ノイズによって生じるカウントミスでの周波数ずれを低減しつつ、自動利得制御装置の動作可能な信号レベル範囲外でも周波数自動調整の帰還機能は停止しないようにするものである。
【０００８】
【課題を解決するための手段】
この発明は上記課題を解決するために、受信信号と、発振周波数が可変な発振器からの発振信号とをそれぞれ入力し、周波数変換を行う周波数変換器と、周波数変換器からの出力信号経路に配置された利得制御アンプを有し、出力信号経路を通る信号レベルに応じて変化する利得制御信号によって利得制御アンプを制御し、振幅が一定の信号を出力する自動利得制御装置と、出力信号経路を通る信号と利得制御信号とを比較する比較器を有し、利得制御信号によってヒステリシス幅が変化するパルス出力を生成するヒステリシス・コンパレータと、ヒステリシス・コンパレータからのパルス出力を入力し、該パルス出力をカウントするカウンタと、カウンタの出力信号を入力して平均化するフィルタと、フィルタの出力信号に基づいて、周波数変換後の信号の設定周波数に対する周波数ずれを検出し、発振器の発振周波数を制御する制御回路とからなることを特徴とする。
【０００９】
このような手段を取ることにより、ヒステリシス・コンパレータでノイズによって生じるカウントミスでの周波数ずれを低減しつつ、自動利得制御装置からの制御信号でヒステリシス幅を可変するため、自動利得制御装置の動作可能な信号レベル範囲外でも周波数自動調整の帰還機能を停止することなく動作できる。
【００１０】
【発明の実施の形態】
以下、この発明の実施の形態について、図面を参照しながら詳細に説明する。
図１は、この発明の第１の実施の形態について説明するための回路構成図である。入力端子１１から入力される受信信号と発振周波数を可変できる発振器１３からの発振信号とを周波数変換器１２で周波数変換し、その周波数変換後の信号を自動利得制御装置１４で振幅を一定にして出力する。振幅が一定にされた信号は、分岐して出力端子１５から出力するとともに、ヒステリシス・コンパレータ１９に入力し、ヒステリシス特性でコンパレートする。このヒステリシス幅は、自動利得制御装置１４からの制御信号によって可変する。コンパレート後の信号をカウンタ１６に入力し、ここでカウントする。カウンタ１６の出力は、フィルタ１７で平均化する。制御回路１８では、フィルタ１７で平均化後の信号に基づき、周波数変換後の信号の設定周波数に対する周波数ずれを検出し、発振器１３の発振周波数を制御し、周波数変換後の周波数を設定周波数に合わせる動作を行う。
【００１１】
この実施の形態では、カウンタ１６の前段にヒステリシス・コンパレータ１９を設けることで、受信信号の低Ｃ／Ｎ時におけるノイズによって生じるカウントミスでの周波数ずれを低減できる。同時に受信信号が小さく自動利得制御装置１４の動作可能な信号レベル範囲外で、自動利得制御装置１４の出力振幅が一定レベルまで増幅できず小さくなるような場合でも、自動利得制御装置１４からの制御信号によって、ヒステリシス・コンパレータ１９のヒステリシス幅を変化させるので、周波数自動調整の帰還機能を停止することなく動作できる。
【００１２】
この実施の形態で利用しているヒステリシス幅を可変できるヒステリシス・コンパレータの一例としては、特開昭６３−２４３７６４号公報があり、他の例としては、全波整流回路と、比較器と、フリップフロップとによる構成がある。
【００１３】
次に、この全波整流回路と、比較器と、フリップフロップとによってヒステリシス・コンパレータを構成し、その内の全波整流回路は自動利得制御装置内の全波整流回路を共有としたこの発明の第２の実施の形態について、図２を用いて説明する。なお、図１の実施の形態と同一の構成部分には同一の符号を付して説明する。
【００１４】
自動利得制御装置１４ａは、次のように構成される。入力信号を利得制御可能な利得制御アンプ２０で増幅し出力する。出力信号は全波整流回路２１にも入力し、ここで全波整流する。全波整流後の信号はフィルタ２２で平滑化する。制御回路２３は平滑後の信号に基づいて、利得制御アンプ２０の利得を制御するとともに、ヒステリシス幅の制御信号も出力する。自動利得制御装置１４ａは、上記のように利得制御アンプ２０の利得制御帰還をかけて、利得制御アンプ２０で増幅後の信号振幅を一定にする。
【００１５】
ここからは、ヒステリシス・コンパレータの動作概念を示した図３も用いて説明する。自動利得制御装置１４ａの出力は出力端子１５に出力するとともに、ヒステリシス・コンパレータ１９ａに入力する。入力された信号は、フリップフロップ２４のデータ入力端子に入力する。比較器２５には、自動利得制御装置１４ａ内の全波整流回路２１の全波整流後の信号と、制御回路２３から出力されるヒステリシス幅の制御信号を入力する。
【００１６】
比較器２５は、図３に示すように全波整流信号とヒステリシス幅制御信号とを比較しコンパレートして出力する。この比較器２５の出力信号は、フリップフロップ２４のクロック入力端子に入力する。フリップフロップ２４は、図３に示すように比較器２５の出力信号、すなわちクロック入力に応じてデータ入力端子の信号を読み込み、データ入力端子信号をスレッショルド電圧でコンパレートして出力する。
【００１７】
図３からも分かるように、フリップフロップ２４の出力信号は、全波整流後の信号がヒステリシス幅の制御信号を超えたときに切り換わる。このようにすることで、等価的にデータ入力に対してヒステリシス特性でコンパレート動作を実現することができ、しかも制御回路２３の出力のヒステリシス幅制御信号の電圧値を可変することで比較器２５の出力信号、すなわちフリップフロップ２４のクロック信号を可変することができ、フリップフロップ２４のデータ読み込みのタイミングが変化するので、等価的にヒステリシス幅の可変動作が実現できる。
【００１８】
図３の説明図では、クロックの立ち上がりで出力が変化するフリップフロップを用いているが、クロックの立ち下がりで出力が変化するフリップフロップでも、例えば比較器２５の出力信号をインバーターで反転させてからフリップフロップのクロック入力端子に入力することなどでヒステリシス・コンパレータを構成できる。
【００１９】
また、上記の説明で自動利得制御装置１４ａは、利得制御アンプ２０で増幅後の信号を見て帰還をかけるフィードバックの帰還による構成としたが、図４のように利得制御アンプ２０の前の信号を見て、制御回路２３ｂがそれに見合うように利得制御アンプ２０の増幅度とヒステリシス幅の制御信号とを制御するフィードフォワードの帰還とした自動利得制御回路１４ｂでも同様にヒステリシス・コンパレータを構成できる。
【００２０】
以上のように、ヒステリシス幅を可変できるヒステリシス・コンパレータが、全波整流回路と、比較器と、フリップフロップとである構成において、全波整流回路を自動利得制御装置と共有とすることで回路を削減することができ、消費電力削減について有利である。
【００２１】
【発明の効果】
以上説明したように、ヒステリシス・コンパレータを用いることで受信信号が低Ｃ／Ｎの場合におけるノイズによって生じるカウントミスでの周波数ずれを低減しつつ、受信信号が小さく自動利得制御装置の動作可能な信号レベル範囲外で、自動利得制御装置の出力振幅が一定レベルまで増幅できず小さくなるような場合でも、自動利得制御装置からの制御信号によってヒステリシス・コンパレータのヒステリシス幅を変化させるので周波数自動調整の帰還機能を停止することなく動作できる。
【図面の簡単な説明】
【図１】この発明の第１の実施の形態について説明するための回路構成図。
【図２】この発明の第２の実施の形態について説明するための回路構成図。
【図３】ヒステリシス・コンパレータの動作について説明するための説明図。
【図４】この発明の第２の実施の形態について説明するための回路構成図。
【図５】従来の技術について説明するための回路構成図。
【図６】従来の技術について説明するための回路構成図。
【符号の説明】
１１…入力端子、１２…周波数変換器、１３…発振器、１４，１４ａ，１４ｂ，３４…自動利得制御装置、１５…出力端子、１６…カウンタ、１７…フィルタ、１８…制御回路、１９，１９ａ，３４…ヒステリシス・コンパレータ、２０…利得制御アンプ、２１…全波整流回路、２２…フィルタ、２３，２３ｂ…制御回路、２４…フリップフロップ、２５…比較器。
【図１】
0003766172.tif 000002
【図２】
0003766172.tif 000003
【図３】
0003766172.tif 000004
【図４】
0003766172.tif 000005
【図５】
0003766172.tif 000006
【図６】
0003766172.tif 000007