(57)【特許請求の範囲】
【請求項１】
複数の走査電極と複数の信号電極が互いに交差配置されてなり、該走査電極を同時に選択するｎ個（但し、ｎ≧２）の走査電極毎にグループ分けし、当該グループ単位で前記走査電極が選択される液晶表示装置において、
同じグループに属する走査電極にはそれぞれ所定の期間で互いに直交するような選択信号が同時に与えられ、駆動電位レベル数が３レベルでかつ走査電極に与える最大電圧振幅と信号電極に与える最大電圧振幅とが同じように設定され、
前記各走査電極と前記各信号電極の各交差部分に印加される電圧が、当該交差部分をオン状態とする場合に、前記交差部分に係る表示データに対してｐ回（但し、ｐ＞（ｎ＋１）／２）前記最大電圧振幅に相当する電圧になり、ｎ＋１−ｐ回０Ｖになるように、前記信号電極に対して第１または第２の電位が印加される
ことを特徴とする液晶表示装置。
【請求項２】
前記最大電圧振幅に相当する電圧が印加される回数ｐは、前記各グループの走査電極数ｎに等しいことを特徴とする請求項１記載の液晶表示装置。
【請求項３】
前記第１の電位および前記第２の電位は、前記各走査電極に印加される電位の平均値を中心として、極性が逆であり絶対値が等しい電位であることを特徴とする請求項１または２に記載の液晶表示装置。
【請求項４】
（液晶に印加する実効電圧のオン電圧／オフ電圧）≧（液晶の飽和電圧／しきい電圧）となるように、前記各電位が設定されることを特徴とする請求項１乃至３のいずれか１項に記載の液晶表示装置。
【請求項５】
前記各グループに属する前記走査電極の数が３本ずつであることを特徴とする請求項１乃至４のいずれか１項に記載の液晶表示装置。
【請求項６】
前記走査電極と前記信号電極は、多重マトリクス構成を成すように交差配置されることを特徴とする請求項１乃至５のいずれか１項に記載の液晶表示装置。
【請求項７】
複数の走査電極と複数の信号電極が互いに交差配置されてなり、該走査電極を同時に選択するｎ個（但し、ｎ≧２）の走査電極毎にグループ分けし、これらグループ単位で前記走査電極を選択する液晶表示装置の駆動方法において、
同じグループに属する走査電極にはそれぞれ所定の期間で互いに直交するような選択信号が同時に与えられ、駆動電位レベル数が３レベルでかつ走査電極に与える最大電圧振幅と信号電極に与える最大電圧振幅を同じように設定し、
前記各走査電極と前記各信号電極の各交差部分に印加される電圧が、当該交差部分をオン状態とする場合に、前記交差部分に係る表示データに対してｐ回（但し、ｐ＞（ｎ＋１）／２）前記最大電圧振幅に相当する電圧になり、ｎ＋１−ｐ回０Ｖになるように、前記信号電極に対して第１または第２の電位を印加する
ことを特徴とする液晶表示装置の駆動方法。
【請求項８】
前記最大電圧振幅に相当する電圧が印加される回数ｐは、前記各グループの走査電極数ｎに等しいことを特徴とする請求項７記載の液晶表示装置の駆動方法。
【請求項９】
前記第１の電位および前記第２の電位は、前記各走査電極に印加される電位の平均値を中心として、極性が逆であり絶対値が等しい電位であることを特徴とする請求項７または８に記載の液晶表示装置の駆動方法。
【請求項１０】
（液晶に印加する実効電圧のオン電圧／オフ電圧）≧（液晶の飽和電圧／しきい電圧）となるように、前記各電位が設定されることを特徴とする請求項７乃至９のいずれか１項に記載の液晶表示装置の駆動方法。
【請求項１１】
前記各グループに属する前記走査電極の数が３本ずつであることを特徴とする請求項７乃至１０のいずれか１項に記載の液晶表示装置の駆動方法。
【請求項１２】
前記走査電極と前記信号電極は、多重マトリクス構成を成すように交差配置されることを特徴とする請求項７乃至１１のいずれか１項に記載の液晶表示装置の駆動方法。
【請求項１３】
複数の走査電極と複数の信号電極が互いに交差配置されてなり、該走査電極を同時に選択するｎ個（但し、ｎ≧２）の走査電極毎にグループ分けし、これらグループ単位で前記走査電極を選択する液晶表示装置を駆動する液晶表示装置の駆動回路において、
同じグループに属する走査電極にはそれぞれ所定の期間で互いに直交するような選択信号を同時に与え、駆動電位レベル数が３レベルでかつ走査電極に与える最大電圧振幅と信号電極に与える最大電圧振幅とが同じように設定され、
前記各走査電極と前記各信号電極の各交差部分に印加される電圧が、当該交差部分をオン状態とする場合に、前記交差部分に係る表示データに対してｐ回（但し、ｐ＞（ｎ＋１）／２）前記最大電圧振幅に相当する電圧になり、ｎ＋１−ｐ回０Ｖになるように、前記信号電極に対して第１または第２の電位を印加する
ことを特徴とする液晶表示装置の駆動回路。
【請求項１４】
前記前記最大電圧振幅に相当する電圧が印加される回数ｐは、前記各グループの走査電極数ｎに等しいことを特徴とする請求項１３記載の液晶表示装置の駆動回路。
【請求項１５】
前記第１の電位および前記第２の電位は、前記各走査電極に印加される電位の平均値を中心として、極性が逆であり絶対値が等しい電位であることを特徴とする請求項１３または１４に記載の液晶表示装置の駆動回路。
【請求項１６】
「液晶に印加する実効電圧のオン電圧／オフ電圧」≧「液晶の飽和電圧／しきい電圧」となるように、前記各電位が設定されることを特徴とする請求項１３乃至１５のいずれか１項に記載の液晶表示装置の駆動回路。
【請求項１７】
前記各グループに属する前記走査電極の数が３本づつであることを特徴とする請求項１３乃至１６のいずれか１項に記載の液晶表示装置の駆動回路。
【請求項１８】
前記走査電極と前記信号電極は、多重マトリクス構成を成すように交差配置されることを特徴とする請求項１３乃至１７のいずれか１項に記載の液晶表示装置の駆動回路。
【請求項１９】
請求項１乃至６のいずれか１項に記載の液晶表示装置を有することを特徴とする電子機器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電気光学装置の駆動に用いて好適な液晶表示装置、液晶表示装置の駆動方法、液晶表示装置の駆動回路および電子機器に関する。
【０００２】
【背景技術】
（第１の背景技術）第１の背景技術として、国際公開された国際出願 ＷＯ９３／１８５０１号公報に示された液晶表示装置の駆動方法(Multi-Line Selection法、以下ＭＬＳという）がある。この液晶表示装置の駆動方法は、走査電極と信号電極がマトリクス状に交差してマトリクス状の画素を構成する液晶表示パネルにおいて、複数本の走査電極を組にして同時に選択し、その組毎に順次選択してくものである。この駆動方法において、走査電極を４ライン（４本の走査電極）づつ同時に選択する駆動方法の一例の波形を図５に示す。図５において、Ｙ１〜Ｙ８は走査電極に印加される走査電位波形、Ｘ１は信号電極に印加される信号電位波形を示す。走査電極には、１フレーム（Ｆ）を構成する４フィールド１ｆ〜４ｆの各フィールドにおける選択期間（Ｈ）において、選択電位Ｖ３又は−Ｖ３が印加される。
【０００３】
ところで、液晶に印加される電圧と輝度との関係を観察すると、図３のような特性が得られることが知られている。ここで、液晶１は駆動電圧が低い点で有利であるが、（飽和電圧／しきい値電圧）＝（Ｖｓ１／Ｖｔ１）が大きくなるという不利がある。一方、液晶２は、（飽和電圧／しきい値電圧）＝（Ｖｓ２／Ｖｔ２）が小さい点で有利であるが、駆動電圧を高くせざるを得ない点で不利である。ＭＬＳを行う場合、比較的走査電極数が多い時は駆動電圧が高くなったとしても、液晶２のような特性の液晶が多用される。一方、走査電極数が少ない場合（３２本以下程度）では液晶１のような特性の液晶が多用される。
【０００４】
なお、従来の電圧平均化法では、１フレーム期間に１回、１走査電極を選択していたが、複数ライン同時選択による駆動方法では、走査選択方法の正規直交性を保ちながら選択期間を時間的に１フレーム内に均等分散し、これと同時に、走査電極を特定本数の組（ブロック）にして選択し、空間的に分散している。ここで、「正規」とは、すべての走査電位がフレーム期間単位で同一の実効電圧値（振幅値）を持つこと意味する。また、「直交」とは、ある走査電極に与えられる電圧振幅が他の任意の走査電極に与えられる電圧振幅を１選択期間毎に積和したときフレーム期間単位では０になることを意味する。この正規直交性は、単純マトリクス型液晶表示装置においては各画素を独立してオン・オフ制御するための大前提である。
【０００５】
【発明が解決しようとする課題】
ところで、図５に示す従来の駆動方法で、液晶１のような特性の液晶を使い、液晶に印加する実効電圧のオンとオフの比が最大になる電圧で駆動することを考える。例えば、しきい電圧Ｖｔ１が１．２ボルトの液晶１を用いて走査電極が３２ライン数の液晶パネルを駆動する場合には、Ｖ３は約２．７ボルト、Ｖ２は約１．９ボルトに設定されることになる。また、駆動する走査電極のライン数を６４本にすると、Ｖ３は約３．６ボルト、Ｖ２は約１．８ボルトに設定することとなり、駆動電圧のレベル数は７レベル必要で、走査電極側駆動回路から出力する選択電位も高く、走査電極側駆動回路から出力する選択電位と信号電極側駆動回路から出力する信号電位の差も大きい。 このため、従来の駆動方法では、電源回路が複雑になり、消費電力が大きくなり、走査電極ドライバと信号電極ドライバを一つのＩＣの中に作り込むことが困難である。
【０００６】
この発明は上述した事情に鑑みてなされたものであり、駆動電圧レベル数を削減させつつ低消費電力化が図れ、高品位の画像表示が可能な、液晶表示装置、液晶表示装置の駆動方法、液晶表示装置の駆動回路および電子機器を提供することを目的としている。
【０００７】
【課題を解決するための手段】
上記課題を解決するため本発明にあっては、下記構成を具備することを特徴とする。なお、括弧内は例示である。
請求項１記載の構成にあっては、複数の走査電極と複数の信号電極が互いに交差配置されてなり、該走査電極を同時に選択するｎ個（但し、ｎ≧２）の走査電極毎にグループ分けし、当該グループ単位で前記走査電極が選択される液晶表示装置において、同じグループに属する走査電極にはそれぞれ所定の期間で互いに直交するような選択信号が同時に与えられ、駆動電位レベル数が３レベルでかつ走査電極に与える最大電圧振幅と信号電極に与える最大電圧振幅とが同じように設定され、前記各走査電極と前記各信号電極の各交差部分に印加される電圧が、当該交差部分をオン状態とする場合に、前記交差部分に係る表示データに対してｐ回（但し、ｐ＞（ｎ＋１）／２）前記最大電圧振幅に相当する電圧になり、ｎ＋１−ｐ回０Ｖになるように、前記信号電極に対して第１または第２の電位が印加されることを特徴とする。
この構成によれば、駆動電位レベル数を３レベルにすることができるため、駆動電圧レベル数が少なく、液晶表示装置の電源回路、駆動回路、液晶パネル等のトータルでの消費電力を低減する事ができ、電源回路や駆動回路の簡略化もできる。
この構成によれば、最大電圧振幅に相当する電圧を０Ｖより多い回数だけ印加することができる。
さらに、請求項２記載の構成にあっては、請求項１記載の液晶表示装置において、前記前記最大電圧振幅に相当する電圧が印加される回数ｐは、前記各グループの走査電極数ｎに等しいことを特徴とする。
この構成によれば、最大電圧振幅に相当する電圧を０Ｖよりさらに多い回数だけ印加することができる。
さらに、請求項３記載の構成にあっては、請求項１または２に記載の液晶表示装置において、前記第１の電位（Ｖ１）および前記第２の電位（−Ｖ１）は、前記各走査電極に印加される電位の平均値（Ｖｃ）を中心として、極性が逆であり絶対値が等しい電位であることを特徴とする。
この構成によれば、第１の電位および前記第２の電位は、平均値（Ｖｃ）を中心として対称的に発生させることができる。
さらに、請求項４記載の構成にあっては、請求項１乃至３のいずれか１項に記載の液晶表示装置において、（液晶に印加する実効電圧のオン電圧／オフ電圧）≧（液晶の飽和電圧／しきい電圧）となるように、前記各電位が設定されることを特徴とする。
この構成によれば、表示結果に対して高いコントラストを得ることができる。
さらに、請求項５記載の構成にあっては、請求項１乃至４のいずれか１項に記載の液晶表示装置において、前記各グループに属する前記走査電極の数が３本ずつであることを特徴とする。
さらに、請求項６記載の構成にあっては、請求項１乃至５のいずれか１項に記載の液晶表示装置において、前記走査電極と前記信号電極は、多重マトリクス構成を成すように交差配置されることを特徴とする。
また、請求項７記載の構成にあっては、複数の走査電極と複数の信号電極が互いに交差配置されてなり、該走査電極を同時に選択するｎ個（但し、ｎ≧２）の走査電極毎にグループ分けし、これらグループ単位で前記走査電極を選択する液晶表示装置の駆動方法において、同じグループに属する走査電極にはそれぞれ所定の期間で互いに直交するような選択信号が同時に与えられ、駆動電位レベル数が３レベルでかつ走査電極に与える最大電圧振幅と信号電極に与える最大電圧振幅を同じように設定し、前記各走査電極と前記各信号電極の各交差部分に印加される電圧が、当該交差部分をオン状態とする場合に、前記交差部分に係る表示データに対してｐ回（但し、ｐ＞（ｎ＋１）／２）前記最大電圧振幅に相当する電圧になり、ｎ＋１−ｐ回０Ｖになるように、前記信号電極に対して第１または第２の電位を印加することを特徴とする。
さらに、請求項８記載の構成にあっては、請求項７記載の液晶表示装置の駆動方法において、前記最大電圧振幅に相当する電圧が印加される回数ｐは、前記各グループの走査電極数ｎに等しいことを特徴とする。
さらに、請求項９記載の構成にあっては、請求項７または８の何れかに記載の液晶表示装置の駆動方法において、前記第１の電位および前記第２の電位は、前記各走査電極に印加される電位の平均値を中心として、極性が逆であり絶対値が等しい電位であることを特徴とする。
さらに、請求項１０記載の構成にあっては、請求項７乃至９のいずれか１項に記載の液晶表示装置の駆動方法において、（液晶に印加する実効電圧のオン電圧／オフ電圧）≧（液晶の飽和電圧／しきい電圧）となるように、前記各電位が設定されることを特徴とする。
さらに、請求項１１記載の構成にあっては、請求項７乃至１０のいずれか１項に記載の液晶表示装置の駆動方法において、前記各グループに属する前記走査電極の数が３本ずつであることを特徴とする。
さらに、請求項１２記載の構成にあっては、請求項７乃至１１のいずれか１項に記載の液晶表示装置の駆動方法において、前記走査電極と前記信号電極は、多重マトリクス構成を成すように交差配置されることを特徴とする。
また、請求項１３記載の構成にあっては、複数の走査電極と複数の信号電極が互いに交差配置されてなり、該走査電極を同時に選択するｎ個（但し、ｎ≧２）の走査電極毎にグループ分けし、これらグループ単位で前記走査電極を選択する液晶表示装置を駆動する液晶表示装置の駆動回路において、同じグループに属する走査電極にはそれぞれ所定の期間で互いに直交するような選択信号を同時に与え、駆動電位レベル数が３レベルでかつ走査電極に与える最大電圧振幅と信号電極に与える最大電圧振幅とが同じように設定され、
前記各走査電極と前記各信号電極の各交差部分に印加される電圧が、当該交差部分をオン状態とする場合に、前記交差部分に係る表示データに対してｐ回（但し、ｐ＞（ｎ＋１）／２）前記最大電圧振幅に相当する電圧になり、ｎ＋１−ｐ回０Ｖになるように、前記信号電極に対して第１または第２の電位を印加することを特徴とする。
さらに、請求項１４記載の構成にあっては、請求項１３記載の液晶表示装置の駆動回路において、前記最大電圧振幅に相当する電圧が印加される回数ｐは、前記各グループの走査電極数ｎに等しいことを特徴とする。
さらに、請求項１５記載の構成にあっては、請求項１３または１４に記載の液晶表示装置の駆動回路において、前記第１の電位および前記第２の電位は、前記各走査電極に印加される電位の平均値を中心として、極性が逆であり絶対値が等しい電位であることを特徴とする。
さらに、請求項１６記載の構成にあっては、請求項１３乃至１５のいずれか１項に記載の液晶表示装置の駆動回路において、（液晶に印加する実効電圧のオン電圧／オフ電圧）≧（液晶の飽和電圧／しきい電圧）となるように、前記各電位が設定されることを特徴とする。
さらに、請求項１７記載の構成にあっては、請求項１３乃至１６のいずれか１項に記載の液晶表示装置の駆動回路において、前記各グループに属する前記走査電極の数が３本ずつであることを特徴とする。
さらに、請求項１８記載の構成にあっては、請求項１３乃至１７のいずれか１項に記載の液晶表示装置の駆動回路において、前記走査電極と前記信号電極は、多重マトリクス構成を成すように交差配置されることを特徴とする。
また、請求項１９記載の電子機器にあっては、請求項１乃至６のいずれか１項に記載の液晶表示装置を有することを特徴とする。
かかる構成により、各種電子機器の表示品質が向上する。
【０００８】
【発明の実施の形態】
１．第１実施形態
１．１．実施形態の全体構成
図４は本実施形態による電気光学装置の一例としての液晶表示装置のブロック図を示すものである。本実施形態の液晶表示装置は、走査電極５４（Ｙ１〜Ｙｎ）を内面に形成した第１基板と信号電極５３（Ｘ１〜Ｘｎ）を内面に形成した第２基板とを対向させ、この一対の基板間に液晶分子が１８０°以上のねじれ配向を有するＳＴＮ（スーパーツイステッドネマチック）型液晶を挟持した液晶表示装置である。この液晶表示装置は一対の基板の外側に各々偏光板を配置し、少なくとも一方の偏光板と基板との間には位相差板が配置される。なお、本実施形態では、視認側と反対側の偏光板の外側に反射板が配置され、液晶に電圧を印加すると黒表示になる反射型液晶表示装置を例にして説明する。
【０００９】
また、図４における走査線ドライバ５２（走査電極側駆動回路やＹドライバともいう）は走査電極５４に後述する走査電位波形を印加し、信号線ドライバ５１（信号電極側駆動回路やＸドライバともいう）は信号電極５３に下記に説明する信号電位波形を印加するものであり、走査電極５４と信号電極５３の交点に配置される画素がマトリクス状に形成され、走査電位波形と信号電位波形の差電圧により画素位置の液晶に実効電圧が印加され、その実効電圧値が液晶の飽和値を超えて電圧印加されると、オン表示（黒表示）、しきい値以下の実効電圧が印加されるとオフ表示（白表示、但し液晶パネルがカラー表示装置の場合はその画素に対応した色表示）、しきい値と飽和値との間の実効電圧では、オンとオフの中間調の表示となる。なお、透過型表示装置として液晶表示装置を構成し、液晶のしきい値を超えた実効電圧印加でオフ表示、しきい値より低い実効電圧印加でオフ表示としても構わない。
【００１０】
図１は図４に示した液晶表示装置の駆動波形を示す図である。図１に示す駆動方法は、３本の走査電極（３ライン）づつを同時に選択し、３ライン単位で順次選択する駆動方法（Multi-Line Selection法）である。すなわち上から１本目〜３本目の走査電極が第１グループ、４本目〜６本目の走査電極が第２グループを構成しており、図示していない他の走査電極についても同様である。
【００１１】
ここで、１フレームは４フィールド（１ｆ〜４ｆ）に分割されている。第１〜第３フィールド（１ｆ〜３ｆ）を参照すると、各グループの走査電極すなわち選択される走査電極には、正規直交行列に基づき、ある期間で互いに直交するような信号極性の選択電位が同時に与えられる（例えば、同時選択される３ラインのうちの１ラインの選択電位の信号極性が他と逆となり、各ラインは１フレーム期間で３回選択され、そのうち他と逆信号極性の選択電位が１回印加される）。しかし、第４フィールド（４ｆ）においては、各走査電極に印加される選択電位は全て同一極性である。そして、１フレーム目と２フレーム目で逆極性の選択電位を印加することで交流駆動している。なお、極性の切り替えは、１フレームごとでなくても良く、ある周期で極性切り替えすれば良い。
【００１２】
この駆動方法においては、１ラインを選択する選択期間（Ｈ）は１フレーム期間（１Ｆ）内に周期的に到来するように分散されており、１フレームを構成する１ｆ〜４ｆの４フィールドの各々において、各ラインが一回選択される。Ｙ１〜Ｙ６は実在する走査電極に印加される走査電位波形であり、これが、図４の液晶表示装置のブロック図に示すＹ１〜Ｙ６の各走査電極に印加される。そして、Ｘ１は信号電位波形であり、図４のＸ１の信号電極上に示す表示をした場合の信号電極に印加される信号電位波形を示している。
【００１３】
本実施形態の特徴の一つは、図１に示すように、走査電位波形の選択電位と信号電位波形の電位振幅を同一にするところにある。具体的には、Ｖｃを基準（例えば０Ｖ）として、走査電位波形の正極性側の選択電位Ｖ１と信号電位波形の正極性側の電位Ｖ１とを同一の電圧レベルとし、走査電位波形の負極性側の選択電位−Ｖ１と信号電位波形の負極性側の電位−Ｖ１とを同一のレベルにする。こうすることで、駆動電圧のレベル数を図５に示した７電圧レベルから３電圧レベルに削減することができる。 なお、使用される液晶の特性については先に図３において説明したが、本実施形態においては液晶２を用いることとする。
【００１４】
この液晶を用いると、駆動電圧は少し高くなるが、オン／オフ状態の実効電圧の差が小さくてもコントラストを確保することができる。以下、より具体的に説明する。 例えば、走査電極の数を３３本とした場合で説明すると、上記の駆動方法を用いた場合に、液晶のしきい値電圧が１．４１Ｖのとき、液晶に印加される電圧Ｖ１は、Ｖｃ＝０[Ｖ]に対して約１．４ボルトにする。この時の液晶に印加される実効電圧の（オン電圧／オフ電圧比）は約１．０８６になる。図３において、Ｖｓ１／Ｖｔ１は１．０７程度であるから、１．０７＜１．０８６を満足しているので十分なコントラストが確保できる。換言すれば、本実施形態によれば、±Ｖ１の電圧は２．８Ｖで良いことになる。一般的な小型電子機器の電源電圧は３Ｖのものが多いため、かかる場合には何ら昇圧回路を用いることなく電気光学装置を駆動することが可能になる。
【００１５】
１．２．走査電極側駆動回路の構成
次に、図６を用いて、図４の走査線ドライバ５２に相当する本実施形態の走査電極側駆動回路（Ｙドライバ）２２０について説明する。なお、本実施形態では走査電極の数を３３本として説明する。走査電極側駆動回路２２０は、ＭＰＵ等からの表示データや制御信号を受け、液晶表示装置を駆動するのに必要なタイミング信号や表示データを生成する制御回路（図示省略）からの信号によって同図に示すように、フレーム開始パルスＹＤやラッチパルスＬＰなどを基にフィールド毎の走査電極の電位選択の列パターンを作成するコード発生部２２１や、後述する種々の回路を有する半導体集積回路である。
【００１６】
本実施形態では、走査電極Ｙ１〜Ｙｎへの印加電位は、選択期間においてＶ１または−Ｖ１、非選択期間においては０Ｖであり、合計で３電位レベルあるので、電位セレクタ２２２に対する選択制御情報は各走査電極Ｙ１〜Ｙｎ毎２ビットが必要である。このため、複数ライン同時選択のためのコード発生部２２１は、フィールド計数カウンタ（図示省略する）と第１および第２シフトレジスタ２２３，２２４をフレーム開始パルスＹＤで初期化した後、第１フィールドに各走査電極に印加する選択電位の電位選択の列パターンを示す２ビットの電位選択コードＤ０，Ｄ１を直並列変換用の第１シフトレジスタ２２３および第２シフトレジスタ２２４に転送する。第１シフトレジスタ２２３および第２シフトレジスタ２２４は、それぞれ走査電極の本数に対応した３３ビットシフトレジスタであり、第１シフトレジスタ２２３は下位ビットの電位選択コードＤ０を、第２シフトレジスタ２２４は上位ビットの電位選択コードＤ１をそれぞれ同一のシフトクロックＣＫにより格納する。シフトクロックＣＫは、コード発生部２２１のタイミング生成回路（図示省略する）により生成される。シフトレジスタは、シフトクロックＣＫに対して単一の６６ビットのシフトレジスタがあるのではなく、シフトクロックＣＫに対して並列の３３ビットの第１および第２シフトレジスタ２２３，２２４が設けられているので、ラッチパルスＬＰにより低い周波数で動作させることができ、極めて低消費電力が可能となっている。
【００１７】
第１シフトレジスタ２２３および第２シフトレジスタ２２４の各ビットの電位選択コードＤ０，Ｄ１は、シフトクロックＣＫの発生を契機に隣接ビットにシフトされ、選択時間Δｔだけ出力維持される。このシフトレジスタの出力はレベルシフタ２２５へ供給され、その低論理振幅レベルから高論理振幅レベルへ変換される。なお、液晶の駆動電圧がシフトレジスタ等のロジック電圧より低い場合はレベルシフタはいらない。レベルシフタ２２５から出力される高論理振幅レベルの電位選択コードＤ０，Ｄ１は同時にレベル変換された液晶交流化信号ＦＲと共に、波形形成部としてのデコーダ２２７に供給され、選択制御信号が生成される。この選択制御信号で電位セレクタ２２２が開閉制御されることにより各走査電極Ｙ１〜Ｙｎへ、上記図１に示した電位Ｖ１、Ｖｃ（０Ｖ）、−Ｖ１のいずれかが印加される。
【００１８】
図８は、電位セレクタ２２２のブロック図である。電位セレクタ２２２は、後述する電源回路から電位Ｖ１が入力端に印加されるアナログスイッチ２２２Ａと、電位Ｖｃが入力端に印加されるアナログスイッチ２２２Ｂと、電位−Ｖ１が入力端に印加されるアナログスイッチ２２２Ｃと、から構成されている。これらアナログスイッチには、それぞれ選択制御信号Ｑ２、Ｑ１、Ｑ０が入力されるようになっている。
【００１９】
本実施形態では、図７に示すように、複数の走査電極側駆動回路（Ｙドライバ１〜ｎ）をカスケード接続できるようにコード発生部２２１の機能を初段Ｙドライバ２２０１と次段以降のＹドライバ２２０２〜２２０ｎとでセレクト端子ＭＳを使って変えることを前提としている。すなわち、初段Ｙドライバ２２０１では、前述のフレーム開始パルスＹＤによる初期化後、前述の２つのシフタレジスタ２２３，２２４に向けて電位選択コードを発生するタイミングに移るが、次段以降は、セレクト端子ＭＳが低レベル入力になっているため、電位選択コードを発生するタイミングには自動的に移らない。次段以降のＹドライバ２〜ｎは、初段のキャリー信号（ＦＳ）をＦＳＩ入力端子から入力して初めて電位選択コードを前述の２つのレジスタ２２３，２２４に向けて発生する。そして、最終段のＹドライバｎからのキャリー信号（ＦＳ）が出力されたときが、第１フィールドが終了するときである。このときはコントローラからは第２フィールドの開始信号は来ないので、最終段のＹドライバｎのキャリー信号（ＦＳ）を初段のＹドライバ１のＦＳＩ端子およびＸドライバのＦＳ端子に帰還し、第２フィールドの電位選択コードを前述の２つのシフトレジスタ２２３，２２４に対して発生する。この後、前述した第１フィールドと同様に動作し、次に第２フィールド、第３フィールドと順次第４フィールドまでを終了し、次のフィールド（第１フィールド）の動作に移る。以上の機能は、コントローラに対する同時選択ライン数やＹドライバの端子数の制約を緩和し、従来の電圧平均化法の場合と同じ周波数のフレーム開始パルスＹＤ、ラッチパルスＬＰを使うことができる。
【００２０】
１．３．信号電極側駆動回路の構成
次に、信号電極側駆動回路（Ｘドライバ）の構成を説明する。Ｘドライバは、図９に示すような構成の半導体集積回路であり、相互にチップイネーブル出力ＣＥＯとチップイネーブル入力ＣＥＩを介してカスケード接続することができる。図において、２５１はチップイネーブル・コントロール回路であり、アクティブ・ローの自動パワーセーブ回路として機能する。２５３はタイミング回路であり、主に制御回路（図示省略する）から供給される信号を基に所要のタイミング信号などを形成する。２５５は入力レジスタであり、イネーブル信号Ｅの発生を契機に制御回路から転送される表示データＤＡＴＡ（１ビット、４ビット、または８ビット）をシフトクロックＸＳＣＬの立ち下る度に順次取り込み１走査ライン分の表示データＤＡＴＡを格納する。
【００２１】
２５６は書込みレジスタであり、入力レジスタ２５５からの１走査ライン分の表示データＤＡＴＡをラッチパルスＬＰの立ち下がりにより一括ラッチして１シフトクロックＸＳＣＬ以上の書込み時間をかけてフレームメモリ（ＳＲＡＭ）２５２のメモリマトリクスに書き込む。２５７は行アドレスレジスタであり、走査スタート信号ＹＤにより初期化され書込み制御信号ＷＲまたは読み出し制御信号ＲＤの印加の度にフレームメモリ２５２の行（ワード線）を順次選択する。２５８は信号電位割り出し回路であり、フレームメモリ２５２よりの表示データと走査電極の電位選択パターンとの組から対応する信号電極への印加電位情報を割り出す。
【００２２】
２５９はレベルシフタであり、信号電位割り出し回路２５８からの低論理振幅レベルの信号を高論理振幅レベルの信号に変換する。（液晶の駆動電圧が信号電位割り出し回路２５８等のロジック電圧より低い場合はレベルシフタはいらない。）２６０は電位セレクタであり、レベルシフタ２５９から出力される高論理振幅レベルの電位選択コード信号により、電位Ｖ１、Ｖｃ（０Ｖ）、−Ｖ１の３レベルからいずれかを選択して各信号電極Ｘ１〜Ｘｎに印加する。 なお、図１に示したように通常は信号電位波形レベルは、±Ｖ１の何れかであるが、例えば一部の表示領域のみを用いて情報を表示しようとする場合に使用されない領域に対してはＶｃ（０Ｖ）を印加しておくことが消費電力を低減する上で有利であるため、電位セレクタ２６０においてＶｃ（０Ｖ）も選択可能にしたものである。
【００２３】
信号電位割り出し回路２５８は、ラッチ回路２５８−１と、不一致数判定回路２５８−２と、ラッチ回路２５８−３とを備えている。ラッチ回路２５８−１は、フレームメモリ２５２から読み出された表示データをラッチし、グループ単位の（Ｙ方向に３画素毎の）同時に選択する３ラインの表示データの上からａ１，ａ２，ａ３を出力する。表示データａ１，ａ２，ａ３において、画素がオン状態のときは“１”、オフ状態の時は“０”である。
【００２４】
次に、不一致数判定回路２５８−２の詳細を図１０を参照し説明する。図においてｂ１，ｂ２，ｂ３（同時に選択する３ラインの上からｂ１、ｂ２、ｂ３）は走査電極の電位選択パターン（図１参照）を表す信号であり、電位がＶ１であれば“１”、−Ｖ１であれば“０”になる。ＥＸ０，ＥＸ１，ＥＸ２は排他的論理和ゲートであり、各々ａ１とｂ１、ａ２とｂ２、およびａ３とｂ３の排他的論理和を出力する。換言すれば、排他的論理和ゲートＥＸ０，ＥＸ１，ＥＸ２は、表示データａ１，ａ２，ａ３と走査電極の電位選択パターンｂ１，ｂ２，ｂ３との各ビットを比較し、不一致であるビットについては“１”を、一致するビットについては"０"を出力する。２５８−２１はデコーダであり、これら不一致ビットの数が０または１である場合は、電位−Ｖ１の出力を指示する選択制御信号Ｑ０を立ち上げ、不一致ビットの数が２または３である場合は電位Ｖ１の出力を指示する選択制御信号Ｑ１を立ち上げる。
【００２５】
図１１は、電位セレクタ２６０を示すブロック図である。上記した不一致数判定回路２５８−２で生成された選択制御信号Ｑ０，Ｑ１は、ラッチ回路２５８−３とレベルシフタ２５９とを介して電位セレクタ２６０に入力される。この電位セレクタ２６０は、アナログスイッチ２６１，２６２を備え、それぞれの入力端に電位Ｖ１，−Ｖ１が供給される。そして、これらの制御端には上述した選択制御信号Ｑ１，Ｑ０が各々入力される。これらアナログスイッチにより、２レベルの電位が択一的に選択される。 また、図１の１Ｆ期間での表示データａ１，ａ２，ａ３の値に応じて、各フィールド毎に実際に選択される電位を図１２（ａ）の真理値表に示し、走査電極に印加する選択電位が１Ｆ期間と逆極性のときの真理表を図１２（ｂ）に示す。
【００２６】
この電位選択の動作をさらに詳細に説明しておく。まず、図４を参照すると、走査電極Ｙ１〜Ｙ３の第１列の画素は全てオン状態であるから、対応する表示データａ１，ａ２，ａ３は“１”，“１”，“１”になる。同様に、走査電極Ｙ４〜Ｙ６の第１列の画素について、対応する表示データａ１，ａ２，ａ３は“１”，“１”，“０”になる。次に、図１を参照すると、第１フィールド（ｆ１）において各グループの走査電極に印加される電位は、上から順にＶ１，−Ｖ１，Ｖ１であるから、電位選択パターンｂ１，ｂ２，ｂ３は“１”，“０”，“１”である。従って、表示データａ１，ａ２，ａ３＝“１”，“１”，“１”と比較すると、不一致数は「１」になる。このため、図１の第１フィールド（１ｆ）の第１グループ選択期間（１ｈ）において、信号電位波形Ｘ１のレベルは−Ｖ１に設定されるのである。
【００２７】
次に、第２グループ選択期間（２ｈ）について、対応する表示データａ１，ａ２，ａ３＝“１”，“１”，“０”と電位選択パターンｂ１，ｂ２，ｂ３＝“１”，“０”，“１”とを比較すると、不一致数は「２」になる。このため、図１の第１フィールド（１ｆ）の第２グループ選択期間（２ｈ）において、信号電位波形Ｘ１のレベルはＶ１に設定されるのである。他のフィールドおよび他のグループ選択期間においても、同様にして信号電位波形Ｘ１のレベルが決定される。そして、第１フレーム（１Ｆ）の表示が完了すると、第２フレーム（２Ｆ）以降は１フレーム毎に走査電位および信号電位の極性が反転されつつ、同様の動作が繰り返えされる。
【００２８】
１．４．電源回路の構成
次に、図１４を参照して、信号電極側駆動回路と走査電極側駆動回路に３レベルの電位を供給する電源回路について説明する。
【００２９】
この電源回路の入力電源電圧は、Ｖｃｃ（第１入力電位）、ＧＮＤ（第２入力電位）のみであり単一電源入力となっている。また水平走査期間毎に発生するパルスからなるラッチパルスＬＰが入力される。クロック形成回路２１は、ラッチパルスＬＰに基づき、チャージ・ポンプ回路に必要なクロック信号を形成するものであり、ＶｃｃおよびＧＮＤを電源とし、ＧＮＤを−Ｖ１としてこれを基準に他の電位レベルを決定している。図１での説明では、Ｖｃ＝０Ｖとして説明したが、この電源回路の構成においては、各駆動電位をＧＮＤより正側の電圧として生成している。どちらの電位関係で液晶表示装置を駆動しても液晶に印加される実効電圧は同じであるが、正側のみの駆動電圧生成の方が電源回路の構成は簡単になる。
【００３０】
同図において２３はレギュレータであり、ＧＮＤを基準として、電位Ｖｃｃ（例えば３Ｖ）を２・Ｖ１（例えば２．８Ｖ）に降圧し、図１における電位Ｖ１として出力する。また、２２は１／２降圧回路であり、レギュレータ２３の出力端−ＧＮＤ間の電圧を１／２に降圧し、これを図１における電位Ｖｃとして出力する。なお、１／２降圧回路２２は、電位Ｖｃをチャージ・ポンプ動作により発生する。
【００３１】
図１３は、チャージ・ポンプ回路の最も基本となる概念図である。同図においてＳＷａ，ＳＷｂは連動スイッチであり、一方がＡ側に倒れている間は他方もＡ側に倒れている。また、図１３ではＳＷａ，ＳＷｂを機械的なスイッチで表したが、実際にはスイッチＳＷａ，ＳＷｂは、Ａ側との導通・遮断を制御するＭＯＳトランジスタと、Ｂ側との導通・遮断を制御するＭＯＳトランジスタの通常２つのトランジスタスイッチにより構成できる。
【００３２】
スイッチＳＷａ，ＳＷｂがＡ側に切り替わっている間は、ポンピング・コンデンサＣｐはＶｂ−Ｖａの電圧で充電される。次いでスイッチＳＷａ，ＳＷｂがＢ側に切り替わると、Ｃｐに充電された電荷がバックアップ・コンデンサＣｂに転送される。このスイッチング動作を繰り返すことにより、Ｃｂに加わっている電圧、すなわち、Ｖｅ−Ｖｄ間の電圧はＶｂ−Ｖａ間の電圧とほぼ等しい値に近づく。このとき、Ｖｄがある定まった電圧である場合には、ＶｄよりＶｂ−Ｖａだけ高い電圧がＶｅに発生する。逆に、Ｖｅがある定まった電圧である場合には、ＶｅよりＶｂ−Ｖａだけ低い電圧がＶｄに発生する。以上がチャージ・ポンプ回路の基本動作である。同図に示すＶａ、Ｖｂ、Ｖｄ、Ｖｅをどこに接続するかによって、この回路が昇圧回路として機能し、あるいは降圧回路として機能する。
【００３３】
１．５．実施形態の効果
再び説明を図１に戻す。図１において各走査電極の選択期間においては、各画素に印加される電圧は「２・Ｖ１」（走査電極および信号電極に印加される電位の極性が異なる時）または「０」（両電位の極性が等しい時）の何れかである。ここで、オン状態にすべき画素については、「２・Ｖ１」は「有利な電圧」であり、「０」は「不利な電圧」である。逆に、オフ状態にすべき画素については、「２・Ｖ１」は「不利な電圧」であり、「０」は「有利な電圧」である。
【００３４】
本実施形態においては、全４フィールド中に正規直交行列に基づいて、１ラインの選択電位の信号極性が他のラインと逆になる期間（１ｆ〜３ｆ）と、同一極性の選択電位を該グループ内の全ラインに印加する過程（４ｆ）を有する。これにより、表示データの値にかかわらず、全４フィールド中の３フィールドにおいて「有利な電圧」を与えることが可能になるのである。この理由を場合を分けて説明しておく。
【００３５】
（１）表示データの全ビットが等しい場合
表示データの全ビットが等しい場合は、第４フィールド（４ｆ）において全画素に「有利な電圧」を印加することができる。すなわち、全画素をオン状態にすべき場合（図１の走査電極Ｙ１〜Ｙ３のような場合）には、走査電位に対して反転する電位を信号電極に印加すればよく、逆に全画素をオフ状態にすべき場合には、同一電位を印加すればよい。また、第１〜第３フィールド（１ｆ〜３ｆ）において、第４フィールド（４ｆ）と同一の電位を信号電極に印加すると、第１〜第３フィールドにおいて、それぞれの画素について、「不利な電圧」が１回づつ印加されることになる。それ以外は、全て「有利な電圧」であるため、結局、全画素に対して３フィールドにおいて「有利な電圧」を与えることが可能になる。
【００３６】
（２）表示データのビットが等しくない場合
「表示データのビットが等しくない場合」とは、３ビットのうち「特定の１ビット」の表示データが「残りの２ビット」と異なる場合である。この場合、第１〜第３フィールド（１ｆ〜３ｆ）のうち何れか１フィールドは、全画素に対して「有利な電圧」を印加することができる。図１の走査電極Ｙ４〜Ｙ６の例においては、第２フィールド（２ｆ）において走査電位波形Ｙ４〜Ｙ６が（“１”，“１”，“０”）になるから、信号電位Ｘ１として電位−Ｖ１を印加すればよい。
【００３７】
そして、第４フィールド（４ｆ）においては、「特定の１ビット」に対して「不利な電圧」が印加される。また、第１〜第３フィールドのうち、上述したフィールド以外の残りのフィールド（上記例では第１，第３フィールド）においては、「残りの２ビット」に対して１回づつ「不利な電圧」が印加されることになる。結局、この場合においても、全画素に対して３フィールドにおいて「有利な電圧」を与えることが可能になる。
【００３８】
このように、図３に示す液晶２すなわち「駆動電圧は少し高いが（飽和電圧／しきい値電圧）が小さい液晶を使って、充分に実用に耐えるコントラストを確保して、走査電位および信号電位の振幅を低く抑えることができる。駆動電圧を低く抑えることにより、昇圧回路を削減でき、電源回路の構成を簡素化できるとともに消費電力を低減させることができるのである。
【００３９】
２．第２実施形態
本実施形態による液晶表示装置は、第１実施形態と同様な構成であり、図４の液晶表示装置のブロック図に示すように走査電極５４と信号電極５３を有し、その間に液晶分子が１８０°以上ねじれ配向したＳＴＮ（スーパーツイステッドネマチック）型液晶を挟んて構成される。以下、第１実施形態と同様に、電圧を印加すると黒になる反射型液晶表示装置を例にして説明する。
【００４０】
図２は本実施形態の駆動波形を示す図である。本実施形態の駆動方法は、３本の走査電極（３ライン）をづつ同時に選択し、３ライン単位で順次選択を行う駆動方法であり、第１実施形態と同様に、同時に選択する走査電極にはある期間（１ｈ〜３ｈ）においては、互いに直交するような正規直交行列に基づいて選ばれる信号極性の選択電位が同時に与えられ、他の期間（４ｈ）においては、各走査電極においては同一極性の選択電位が印加される。
【００４１】
但し、第１実施形態は１フレーム期間（１Ｆ）にフィールド毎に選択期間（Ｈ）を分散したのに対し、第２実施形態は第１実施形態にて１フレーム期間中に印加されていた４つの選択期間１ｈ〜４ｈを連続させ、全体として選択期間（Ｈ）を構成した一例を各々示している。Ｙ１〜Ｙ６が走査電位波形で、これが、図４の液晶表示装置のブロック図に示すＹ１〜Ｙ６の各走査電極５４に印加される。そして、Ｘ１が信号電位波形で、図４のＸ１の信号電極上に示す表示をした場合の信号電極５３に印加される信号電位波形を示している。
【００４２】
本実施形態においても、走査電位波形の選択電位と信号電位波形の電位振幅を同一にしている。具体的には、Ｖｃを基準（例えば０Ｖ）として、走査電位波形の正極性側の選択電位Ｖ１と信号電位波形の正極性側の電位Ｖ１が同一レベルであり、走査電位波形の負極性側の選択電位−Ｖ１と信号電位波形の負極性側の電位−Ｖ１が同一レベルである。
【００４３】
本実施形態によれば、あるフレームにおいて何れかのグループに属する走査電極に走査電位を印加した後は、次のフレームまではこれら走査電極には走査電位は印加されない。従って、図９に示した第１実施形態のフレームメモリ２５２に代えて、３ライン分の表示データを記憶するメモリを用いることができ、メモリの所要容量を削減できる点で有利である。
【００４４】
３．第３実施形態
次に、本発明の第３実施形態について説明する。第１および第２実施形態においては、走査電極数すなわちＹ方向の画素数は３３本であった。しかし、携帯電話などにおいては、さらに縦長の（Ｙ方向に長い）表示が望まれている。その際、走査電極５４および信号電極５３から成るマトリクスと同様のものをもう一組Ｙ方向に設けることも考えられる。しかし、かかる構成によれば、配線の引き回しが長くなり、電気光学装置の全面積中に占める表示領域の割合が小さくなる。また、走査電極数が増加するため表示領域を確保するために配線パターンを細線化する必要が生じ、配線数の引き回しが長くなるとともにインピーダンスも増加し、表示品質に悪影響が及ぶこともある。本実施形態は、かかる問題を解決しようとするものである。
【００４５】
本実施形態による液晶表示装置の第１基板および第２基板の平面図を図１７および図１８に示す。図１７において、画像表示領域３における第１基板１上には、複数の信号電極１０が走査電極２０と多重マトリクスを構成するように配置されている。特に各信号電極１０は、画素対応して設けられた複数の画素電極部分１０ａとこれらと接続する信号配線部分１０ｂとから構成されており、Ｙ方向に伸延している。
【００４６】
一方、図１８において、第２基板２上には、複数の信号電極１０にそれぞれ接続された複数の画素電極部分１０ａと１ラインの走査電極とが各々重なるように、複数の走査電極２０が配置されている。即ち各走査電極はＸ方向に伸延している。走査電極２０と信号電極１０は、図４における走査電極５４と信号電極５３に相当するものである。 １００は駆動回路であり、信号線ドライバおよび走査線ドライバによって構成されている。
【００４７】
図１７において、額縁領域４には、駆動回路１００に近い側にある信号電極１０の一端と駆動回路１００とを接続する複数の第１引き回し配線３１が配線されている。更に、額縁領域４には、第１基板１上に設けられた上下導通端子４０と駆動回路１００とを接続する複数の第２引き回し配線３２とが配線されている。また、図１７及び図１８に示すように、額縁領域４における第１基板１及び第２基板２間には、第１基板１上に設けられた上下導通端子４０と第２基板２上で走査電極２０の額縁領域４内に延設された端部２０ａとを電気的接続する複数の上下導通材４１が設けられている。
【００４８】
以上のように本実施形態によれば、額縁領域４において駆動回路１００に近い側にある信号電極１０の一端と駆動回路１００とが第１引き回し配線３１により接続されるので、第１引き回し配線３１については、画像表示領域３の周囲を殆ど引き回す必要はない（図１７参照）。即ち、第１引き回し配線３１の配線長は、基本的に非常に短くて済む。
【００４９】
ここで図１７に示すような２重マトリクス構造の場合には、走査信号Ｙ１、Ｙ２、…が供給される各走査電極２０の幅は、画像信号Ｘ１、Ｘ２、…が供給される２本の相隣接する信号電極１０からなるＹ方向に並ぶ画素配列に対向するように、２画素分になる。他方、走査電極２０の総数は、多重マトリクス構造を持たない場合（即ち、走査電極と信号電極との交点に一対一対応して一画素が規定される、言わば１重マトリクス構造の場合）と比較して、１／２程度になる。
【００５０】
そして、一般には、信号電極１０の多重マトリクス構造がｎ（但し、ｎは２以上の自然数）重マトリクス構造の場合には、各走査電極２０の幅は、ｎ本の相隣接する信号電極１０からなるＹ方向の画素配列に対向するようにｎ画素分になり、走査電極２０の総数は、多重マトリクス構造を持たない場合と比較して１／ｎ程度になる。一方、第１引き回し配線３１の数はｎ倍に増加するが、元々第１引き回し配線３１の長さは短いため、本数が増加したとしても額縁領域４を広げるような傾向は小さい。
【００５１】
そこで本実施形態では、これらの多重マトリクス構造に係る走査電極２０の幅及び総数に着目して、走査電極２０の端部２０ａに接続された上下導通材４１に接触する上下導通端子４０と駆動回路１００とが、図１７に示すように、第２引き回し配線３２により接続されるように構成する。これにより、第２引き回し配線３２の総数は、多重マトリクス構造を持たない場合と比較して１／ｎ程度に減ぜられる。例えば、画像表示領域３がＸ方向に１００画素且つＹ方向に６６画素あるとすると、第２引き回し配線３２は、３３本で足りる。
【００５２】
よって、第２引き回し配線３２の額縁領域４に占める領域を全体として多重マトリクス構造を持たない場合と比較して１／ｎ程度に小さくできる。即ち、１チップ構造の駆動回路１００を用いているにも拘わらず、第２引き回し配線３２が引き回される額縁領域４の面積増加を極めて効率的に抑制できる。逆に、走査電極２０は、図２４に示したように各画素のｎ倍程度の幅を持ち、信号電極１０に比べて遥かに幅広に構成されるため、１チップ構造の駆動回路１００を用いることに伴う微細化を殆ど必要としない。
【００５３】
以上の結果、図１７に示すように比較的配線長が短い第１引き回し配線３１と比較的総数が少ない第２引き回し配線３２により、額縁領域４を画像表示領域３に対して小さくすることが可能となる。これに加えて、第１基板１及び第２基板２の貼り合せ時の基板ずれ等を考慮して額縁領域４内に一定面積が必要な上下導通端子４０の総数についても、多重数ｎに応じて１／ｎ程度で済むので、額縁領域４を小さくするのが一層容易となる。
【００５４】
そして、このように比較的配線長が短い第１引き回し配線３１と比較的総数が少ない第２引き回し配線３２により、駆動回路１００から走査電極２０及び信号電極１０に至るまでの配線抵抗の増加を抑えることができる。このため、配線抵抗の増加に起因する画像信号や走査信号の劣化を未然防止でき、比較的電圧供給性能の低い或いは耐圧の低い駆動回路１００でも十分に高品位の画像表示が可能となり、駆動用の消費電力の低減にも繋がる。
【００５５】
この際、駆動回路１００により信号電極１０に供給される画像信号の１フレーム中の選択時間を多重数ｎに応じてｎ倍にできるため、デューティー比を下げることによっても駆動電圧を下げることができ、同時に画像表示領域３におけるコントラスト比や明るさも高くできる。加えて、このように構成される多重マトリクス構造の信号電極１０、第１引き回し配線３１及び第２引き回し配線３２、並びに１チップ構造の駆動回路１００は各々、既存の微細化技術で十分に作成可能であるので実践上も大変有利である。
【００５６】
本実施形態では特に、図１８に示すように走査電極２０は、画像表示領域３の両側からその内部に向けて交互に櫛歯状に配線されている。従って、画像表示領域３の片側には、走査電極２０の総数の半分だけ上下導通材４１を設ければよく、図２１に示すように第１基板１上にも、画像表示領域３の両側に位置する額縁領域４部分に各々半分づつ第２引き回し配線３２を設ければよい。この結果、額縁領域４にバランスよく第２引き回し配線３２を配線できる。例えば、画像表示領域３がＸ方向に１００画素且つＹ方向に６６画素あるとすると、第２引き回し配線３２は、片側に１７本、他方に１８本で足りる。このようにＸ方向の両側のおける額縁領域をバランスよく狭めることが出来る。
【００５７】
４．第４実施形態
第１〜第３実施形態に示すような駆動方法による液晶表示装置を携帯電話や小型情報機器等の電子機器の表示装置として使用する事で、表示品質が良く、低消費電力、低コスト、省スペースの電子機器が実現できる。
【００５８】
図１６は、それぞれ本発明の液晶表示装置を使った電子機器の例を示す外観図である。図１６Ａは携帯電話を示す斜視図である。１０００は携帯電話本体を示し、そのうちの１００１は本発明の反射型液晶表示装置を用いた液晶表示部である。図１６Ｂは、腕時計型電子機器を示す図である。１１００は時計本体を示している。１１０１は本発明の反射型液晶表示装置を用いた液晶表示部である。この液晶表示装置は、従来の時計表示部に比べて高精細の画素を有するので、テレビ画像表示も可能とすることができ、腕時計型テレビを実現できる。
【００５９】
図１６Ｃは、ワープロ、パソコン等の携帯型情報処理装置を示す図である。１２００は情報処理装置を示し、１２０２はキーボード等の入力部、１２０６は本発明の液晶表示装置を用いた表示部、１２０４は情報処理装置本体を示す。各々の電子機器は電池により駆動される電子機器であるので、駆動電圧の低いＩＣ化された駆動回路とすることにより、電池寿命を延ばすことが出来る。また、１チップのドライバＩＣ化により部品点数が大幅に減り、より軽量化・小型化できる。
【００６０】
５．変形例
本発明は上述した実施形態に限定されるものではなく、例えば以下のように種々の変形が可能である。
【００６１】
（１）図１４に示した電源回路は、図１５(a)に示すように変形することができる。図においてレギュレータ２３から出力される電圧は、同一の抵抗値を有する抵抗器２４，２５によって分圧され、両者の接続点から電位Ｖｃが出力される。２６はオペアンプから成る電圧ホロワ回路であり、この電位Ｖｃを安定して出力する。
【００６２】
（２）また、第１〜第３実施形態に適用される電子機器の電源電圧が１.８ボルトである場合には、図１５(b)に示すような電源回路を用いればよい。この図においては同図(a)の前段に２倍昇圧回路２７が設けられており、予め１.８ボルトが３.６ボルト程度に昇圧される。それ以降の構成は同図(a)と同様である。
【００６３】
（３）また、図１４あるいは図１５(a)に示す電源回路の前段に、図１５(c)に示す回路を介挿してもよい。図において２８，２９はオン／オフ状態が相補的に設定されるスイッチであり、２倍昇圧回路２７によって昇圧された電圧または電圧Ｖｃｃの何れか一方が選択される。ここで、両スイッチ２８，２９に対する選択信号は、電圧Ｖｃｃに応じてジャンパ線等によって与えるとよい。すなわち、電圧Ｖｃｃが３ボルトであるときはスイッチ２９をオン状態にし、電圧Ｖｃｃが１.８ボルトであるときはスイッチ２８をオン状態に設定するとよい。かかる構成によれば、本体装置が供給可能な電源電圧にかかわらず共通の電源回路を用いることができる。
【００６４】
（４）上記第１実施形態においては、選択期間を４回に分散しているが、２ｈ期間づつまとめて２つに分散してもよく、特開平９−１５５５６に示すような分散方法でも良い。 また、上記各実施形態では同時に選択するライン数が３ラインの場合を例として説明しているが、同時選択ライン数は２、４、５、６、７、・・・のように何ラインにしてもよい。さらに、上記第１および第２実施形態では、駆動する走査電極数が３３である場合を説明したが、走査電極数も任意に決定可能なことは言うまでもない。
【００６５】
（５）また、上記各実施形態においては、電気光学装置において２値表示（オン表示／オフ表示）を行う例を説明をしたが、選択期間に信号電極に印加する電圧波形をパルス幅階調（ＰＷＭ）した場合や、フレーム階調（ＦＲＣ）した場合等の階調表示の場合にも同様に実現できる。
【００６６】
（６）また、上記各実施形態においては、液晶パネルの液晶として反射型ＳＴＮ型を例示してきたが、液晶はこれに限定されるものではなく、強誘電型や反強誘電型などの双安定性を有する液晶や、高分子分散型液晶や、ＴＮ型液晶や、ネマチック液晶など、種々用いることができる。また、液晶パネルは、反射型を例にして説明したが、透過型液晶パネルにおいても本発明を用いることができる。
【００６７】
（７）また、上記各実施形態においては、液晶パネルは単純マトリクス型液晶パネルを例として説明してきたが、一方のパネル基板上に画素電極をマトリクス配置し、これに二端子型非線形素子からなるスイッチング素子を接続し、走査電極と信号電極との間に液晶層と二端子型スイッチング素子が電気的に直列接続されるアクティブマトリクス型液晶パネルとして構成し、本発明の駆動方法を用いてもよい。
【００６８】
【発明の効果】
以上説明したように本発明によれば、駆動電圧を低く抑え、しかも、駆動電圧レベル数を減らす事ができるため、液晶表示装置の電源回路、駆動回路、液晶パネル等のトータルでの消費電力を低減する事ができ、電源回路や駆動回路の簡略化もできる。これにより、表示品質が良く、低消費電力、低コスト、省スペースの電子機器が実現できる。
【図面の簡単な説明】
【図１】  本発明に係る液晶表示装置の第１実施形態を示す駆動方法の一例を示す駆動波形図である。
【図２】  本発明に係る液晶表示装置の第２実施形態を示す駆動方法の一例を示す駆動波形図である。
【図３】  液晶に印加する実効電圧と輝度の光学特性の一例を示す図である。
【図４】  液晶表示装置の一例を示すブロック図である。
【図５】  従来の液晶表示装置の駆動方法を示す駆動波形図である。
【図６】  第１実施形態に係る液晶表示装置の走査電極側駆動回路（Ｙドライバ）のブロック図である。
【図７】  複数の走査電極側駆動回路（Ｙドライバ）をカスケード接続した結線図である。
【図８】  第１実施形態の走査電極側駆動回路における電位セレクタ２２２のブロック図である。
【図９】  第１実施形態の信号電極側駆動回路（Ｘドライバ）のブロック図である。
【図１０】  第１実施形態の信号電極側駆動回路（Ｘドライバ）における不一致数判定回路の回路図である。
【図１１】  第１実施形態の信号電極側駆動回路（Ｘドライバ）における電位セレクタ２６０のブロック図である。
【図１２】  該電位セレクタ２６０の真理値表である。
【図１３】  第１実施形態に係る電源回路のチャージ・ポンプ動作を説明する回路図である。
【図１４】  第１実施形態に用いられる電源回路のブロック図である。
【図１５】  電源回路の各種変形例を示すブロック図である。
【図１６】  本発明の第４実施形態である各種電子機器を示す図である。
【図１７】  第３実施形態の電気光学装置を構成する第１基板の平面図である。
【図１８】  第３実施形態の電気光学装置を構成する第２基板の平面図である。
【符号の説明】
１……第１基板
２……第２基板
３……表示領域
４……額縁領域
１０……信号電極
１０ａ……画素電極部分
１０ｂ……信号配線部分
２０……走査電極
２０ａ……端部
２１……クロック形成回路
２３……レギュレータ
２４，２５……抵抗器
２６……電圧ホロワ回路
２７……２倍昇圧回路
２８，２９……スイッチ
３１……第１引き回し配線
３２……第２引き回し配線
４０……上下導通端子
４１……上下導通材
５１……信号線ドライバ
５２……走査線ドライバ
５３……信号電極
５４……走査電極
１００……駆動回路
２２０……走査電極側駆動回路
２２１……コード発生部
２２２……電位セレクタ
２２２Ａ……アナログスイッチ
２２２Ｂ……アナログスイッチ
２２２Ｃ……アナログスイッチ
２２３……第１シフトレジスタ
２２４……第２シフトレジスタ
２２５……レベルシフタ
２２７……デコーダ
２５１……チップイネーブル・コントロール回路
２５２……フレームメモリ
２５３……タイミング回路
２５５……入力レジスタ
２５６……書込みレジスタ
２５７……行アドレスレジスタ
２５８……信号電位割り出し回路
２５８−１……ラッチ回路
２５８−２……不一致数判定回路
２５８−２１……デコーダ
２５８−３……ラッチ回路
２５９……レベルシフタ
２６０……電位セレクタ
２６１，２６２……アナログスイッチ
２２０２〜２２０ｎ……Ｙドライバ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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