(57)【特許請求の範囲】
【請求項１】
不揮発領域又は揮発領域として選択的に使用される複数の記憶領域を具備し、
上記記憶領域の不揮発領域から揮発領域あるいは揮発領域から不揮発領域への切り換えが、所定ビットのアドレス信号の非反転及び反転信号を入れ換えることにより実現されるものであることを特徴とする強誘電体メモリ。
【請求項２】
請求項１において、
上記記憶領域の切り換えは、切り換え後の経過時間に応じて選択的に行われるものであって、
上記強誘電体メモリは、上記記憶領域の切り換えが行われてから所定の時間が経過したことを識別するための分周カウンタを具備するものであることを特徴とする強誘電体メモリ。
【請求項３】
請求項１又は請求項２において、
上記記憶領域の切り換えは、切り換え後のアクセス回数に応じて選択的に行われるものであって、
上記強誘電体メモリは、上記記憶領域の切り換えが行われた後のアクセス回数が所定値に達したことを識別するためのアクセスカウンタを具備するものであることを特徴とする強誘電体メモリ。
【請求項４】
請求項１又は請求項２において、
上記記憶領域の切り換えは、強誘電体メモリセルの情報保持特性の劣化の程度に応じて選択的に行われるものであって、
上記強誘電体メモリは、定常的に不揮発モードで使用されかつアクセスごとにその保持データが反転されるダミーセルと、
上記ダミーセルの読み出しデータが正常であるかどうかを判定するためのデータ比較回路とを具備するものであることを特徴とする強誘電体メモリ。
【請求項５】
請求項２ないし請求項４のいずれかにおいて、
上記強誘電体メモリは、上記記憶領域の切り換えに際して各記憶領域の保持データをワード線単位で入れ換えるための手段を具備するものであることを特徴とする強誘電体メモリ。
【請求項６】
請求項１ないし請求項４のいずれかにおいて、
上記記憶領域は、そのメモリアレイを構成する強誘電体メモリセルのプレート電圧が第１又は第２の電位とされることで選択的に上記不揮発領域又は揮発領域として使用されるものであることを特徴とする強誘電体メモリ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は強誘電体メモリに関し、例えば、複数の記憶領域を有する大規模強誘電体メモリならびにその信頼性の向上に利用して特に有効な技術に関する。
【０００２】
【従来の技術】
強誘電体キャパシタ及びアドレス選択ＭＯＳＦＥＴ（金属酸化物半導体型電界効果トランジスタ。この明細書では、ＭＯＳＦＥＴをして絶縁ゲート型電界効果トランジスタの総称とする）からなる強誘電体メモリセルが格子状に配置されてなるメモリアレイをその基本構成要素とする強誘電体メモリがある。強誘電体メモリは、例えば強誘電体キャパシタのプレート電圧の電位を切り換えることにより、選択的に本来の不揮発モードあるいはダイナミック型ＲＡＭ（ランダムアクセスメモリ）等と同様な揮発モードで使用することができる。
【０００３】
【発明が解決しようとする課題】
本願発明者等は、この発明に先立って、複数の記憶領域（メモリマット）を有する大規模強誘電体メモリを開発し、その各記憶領域を選択的に不揮発領域又は揮発領域として使用することにより大規模強誘電体メモリの使い勝手をよくする方法を考え、特願平７−１７４２９６号として出願した。この大規模強誘電体メモリにおいて、各記憶領域を構成する強誘電体メモリは、強誘電体キャパシタに対するプレート電圧が選択的に電源電圧及び接地電位間の中間電位あるいは接地電位とされることで選択的に不揮発モード又は揮発モードとされ、これによって各記憶領域が選択的に不揮発領域又は揮発領域として使用される。
【０００４】
しかし、上記大規模強誘電体メモリでは、各記憶領域が固定的に不揮発領域又は揮発領域として割り当てられるため、次のような問題点が残されていることが本願発明者等により明らかとなった。すなわち、強誘電体メモリでは、周知のように、反転書き込みにともなう分極反転によってメモリアレイを構成する強誘電体キャパシタの強誘電体に膜疲労が生じるため、強誘電体メモリとしての書き込み回数が例えば１０10回程度に制限される。このような書き込み回数の制限は、上記のように各記憶領域が固定的に不揮発領域又は揮発領域として割り当てられる場合において大規模強誘電体メモリの書き込み回数に制約を与え、これによって大規模強誘電体メモリの寿命つまり使用可能期間が短縮される。
【０００５】
この発明の目的は、複数の記憶領域を有する大規模強誘電体メモリ等の寿命つまり使用可能期間を長くし、その信頼性を高めることにある。
【０００６】
この発明の前記ならびにその他の目的と新規な特徴は、この明細書の記述及び添付図面から明らかになるであろう。
【０００７】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、次の通りである。すなわち、選択的に不揮発領域又は揮発領域として使用される複数の記憶領域を備える大規模強誘電体メモリ等において、不揮発領域又は揮発領域として使用される記憶領域を、経過時間又はアクセス回数あるいは強誘電体メモリセルの情報保持特性の劣化程度に応じて順次シフトさせ、大規模強誘電体メモリ等に、経過時間を計時するための分周カウンタ又はアクセス回数を計数するためのアクセスカウンタあるいは強誘電体メモリセルの情報保持特性の劣化程度を判定するためのダミーセル及びデータ比較回路を設ける。
【０００８】
上記した手段によれば、各記憶領域における強誘電体メモリセルの膜疲労を平均化して、その実質的な書き込み可能回数を多くすることができる。この結果、複数の記憶領域を備える大規模強誘電体メモリ等の寿命つまり使用可能期間を長くし、その信頼性を高めることができる。
【０００９】
【発明の実施の形態】
図１には、この発明が適用された大規模強誘電体メモリの一実施例の部分的なブロック図が示されている。同図をもとに、まずこの実施例の大規模強誘電体メモリの構成及び動作の概要について説明する。なお、図１の各ブロックを構成する回路素子は、特に制限されないが、公知のＭＯＳＦＥＴ集積回路の製造技術により、単結晶シリコンのような１個の半導体基板上に形成される。
【００１０】
図１において、この実施例の大規模強誘電体メモリは、特に制限されないが、６４個の単位強誘電体メモリＵＳ００〜ＵＳ７７と、アドレスバッファＡＢ，単位メモリ選択回路ＵＳ，データ入出力回路ＩＯならびにメモリ制御回路ＭＣとを備える。このうち、単位強誘電体メモリＵＭ００〜ＵＭ７７は、１６ビットのデータバスＤＢ０〜ＤＢ１５を介してデータ入出力回路ＩＯに共通結合される。また、これらの単位強誘電体メモリＵＭ００〜ＵＭ７７には、アドレスバッファＡＢからそれぞれ１０ビットのＸアドレス信号Ｘ００〜Ｘ０９ならびにＹアドレス信号Ｙ００〜Ｙ０９が共通に供給されるとともに、単位メモリ選択回路ＵＳから対応する単位メモリ選択信号ＵＳ００〜ＵＳ７７が供給される。
【００１１】
一方、アドレスバッファＡＢには、外部端子Ａ００〜Ａ２５を介して２６ビットのアドレス信号Ａ００〜Ａ２５が供給され、メモリ制御回路ＭＣから内部制御信号ＡＬが供給される。また、単位メモリ選択回路ＵＳには、アドレスバッファＡＢからそれぞれ上位３ビットのＸアドレス信号Ｘ１０〜Ｘ１２ならびにＹアドレス信号Ｙ１０〜Ｙ１２が供給され、メモリ制御回路ＭＣから内部制御信号ＳＥが供給される。さらに、データ入出力回路ＩＯは、外部端子Ｄ０〜Ｄ１５に結合されるとともに、メモリ制御回路ＭＣから内部制御信号ＩＣ及びＯＣが供給される。メモリ制御回路ＭＣには、外部端子ＭＥＮＢ及びＲ／ＷＢを介してメモリイネーブル信号ＭＥＮＢ（ここで、それが有効とされるとき選択的にロウレベルとされるいわゆる反転信号等については、その名称の末尾にＢを付して表す。以下同様）及びライトイネーブル信号ＷＥＢがそれぞれ供給され、その出力信号つまりビジー信号ＢＳＹＢは、外部端子ＢＳＹＢを介して出力される。
【００１２】
この実施例において、単位強誘電体メモリＵＭ００〜ＵＭ７７は、特に制限されないが、それぞれ１６，７７７，２１６ビットつまりいわゆる１６メガビットの記憶容量を有し、大規模強誘電体メモリは、合計１，０７３，７４１，８２４ビットつまりいわゆる１ギガビットの記憶容量を有する。また、単位強誘電体メモリＵＳ００〜ＵＳ７７は、それぞれ１６ビット×１，０４８，５７６ワードつまりいわゆる１６ビット×１メガワードのアドレス構成とされ、大規模強誘電体メモリは、合計１６ビット×６７，１０８，８６４ワードつまりいわゆる１６ビット×６４メガワードのアドレス構成を有するものとされる。したがって、大規模強誘電体メモリには、上記のように、記憶データの入出力に供される１６個の外部端子Ｄ０〜Ｄ１５が設けられるとともに、アドレス信号Ａ００〜Ａ２５の入力に供される２６個の外部端子Ａ００〜Ａ２５が設けられる。
【００１３】
アドレスバッファＡＢは、外部端子Ａ００〜Ａ２５を介して入力されるアドレス信号Ａ００〜Ａ２５を、メモリ制御回路ＭＣから供給される内部制御信号ＡＬに従って取り込み、保持するとともに、これらのアドレス信号Ａ００〜Ａ２５をもとにそれぞれ１３ビットのＸアドレス信号Ｘ００〜Ｘ１２ならびにＹアドレス信号Ｙ００〜Ｙ１２を形成する。このうち、それぞれ上位３ビットのＸアドレス信号Ｘ１０〜Ｘ１２ならびにＹアドレス信号Ｙ１０〜Ｙ１２は、単位強誘電体メモリＵＭ００〜ＵＭ７７の択一選択に供するため、単位メモリ選択回路ＵＳに供給され、残りそれぞれ１０ビットのＸアドレス信号Ｘ００〜Ｘ０９ならびにＹアドレス信号Ｙ００〜Ｙ０９は、各単位強誘電体メモリ内アドレスの択一選択に供するため、単位強誘電体メモリＵＭ００〜ＵＭ７７に供給される。
【００１４】
単位メモリ選択回路ＵＳは、メモリコントローラＭＣから供給される内部制御信号ＳＥのハイレベルを受けて選択的に動作状態とされ、アドレスバッファＡＢから供給されるＸアドレス信号Ｘ１０〜Ｘ１２ならびにＹアドレス信号Ｙ１０〜Ｙ１２をデコードして、対応する単位メモリ選択信号ＵＳ００〜ＵＳ７７を択一的にハイレベルとする。これらの単位メモリ選択信号ＵＳ００〜ＵＳ７７は、対応する単位強誘電体メモリＵＭ００〜ＵＭ７７にそれぞれ供給される。
【００１５】
データ入出力回路ＩＯは、大規模強誘電体メモリが書き込みモードで選択状態とされるとき、外部端子Ｄ０〜Ｄ１５を介して入力される１６ビットの書き込みデータを内部制御信号ＩＣに従って取り込み、データバスＤＢ０〜ＤＢ１５を介して単位強誘電体メモリＵＭ００〜ＵＭ７７に伝達する。また、大規模強誘電体メモリが読み出しモードで選択状態とされるときには、内部制御信号ＯＣに従って選択的に動作状態とされ、指定された単位強誘電体メモリＵＭ００〜ＵＭ７７の指定アドレスから読み出される１６ビットのデータを外部端子Ｄ０〜Ｄ１５を介して大規模強誘電体メモリの外部に出力する。
【００１６】
メモリ制御回路ＭＣは、起動制御信号として供給されるメモリイネーブル信号ＭＥＮＢ及びリードライト信号Ｒ／ＷＢをもとに上記各種の内部制御信号を選択的に形成し、大規模強誘電体メモリの各部に供給する。また、大規模強誘電体メモリ内において後述するメモリブロック間のデータ転写が行われるときには、ビジー信号ＢＳＹＢをロウレベルとして、大規模強誘電体メモリに対する外部装置からのアクセスを禁止する。
【００１７】
ところで、大規模強誘電体メモリを構成する６４個の単位強誘電体メモリＵＭ００〜ＵＭ７７は、特に制限されないが、ＵＭ００〜ＵＭ０７ならびにＵＭ１０〜ＵＭ１７，ＵＭ２０〜ＵＭ２７ならびにＵＭ３０〜ＵＭ３７，ＵＭ４０〜ＵＭ４７ならびにＵＭ５０〜ＵＭ５７，ＵＭ６０〜ＵＭ６７ならびにＵＭ７０〜ＵＭ７７の組み合わせで１６個ずつブロック分割され、４組のメモリブロックＢ０〜Ｂ３を構成する。これらのメモリブロックＢ０〜Ｂ３は、その一つがダイナミック型ＲＡＭと同様な形態でいわゆる揮発領域として使用され、残り三つが本来の不揮発領域として使用されるとともに、揮発領域として使用される一つは、後述する所定の条件をもって、かつメモリブロックＢ０，Ｂ１，Ｂ２ならびにＢ３の順序をもって順次シフトされる。このため、単位メモリ選択回路ＵＳは、その領域切り換えに関する内部情報をデコードして、単位強誘電体メモリＵＭ００〜ＵＭ７７に対する所定ビットのＸアドレス信号を選択的に入れ換えるとともに、メモリブロックＢ０〜Ｂ３に対するプレート電圧制御信号ＶＰＣ０〜ＶＰＣ３を択一的にハイレベルとする。これらのプレート電圧制御信号は、メモリブロックＢ０〜Ｂ３を構成するそれぞれ１６個の単位強誘電体メモリＵＭ００〜ＵＭ１７，ＵＭ２０〜ＵＭ３７，ＵＭ４０〜ＵＭ５７ならびにＵＭ６０〜ＵＭ７７に対して共通に供給され、これによって各メモリブロックを構成する１６個の単位強誘電体メモリの動作モードが選択的に切り換えられる。
【００１８】
すなわち、プレート電圧制御信号ＶＰＣ０〜ＶＰＣ３がロウレベルとされるとき、メモリブロックＢ０〜Ｂ３を構成する１６個の単位強誘電体メモリの強誘電体メモリセルには、プレート電圧ＶＰとして電源電圧ＶＣＣ及び接地電位ＶＳＳ間の中間電位ＨＶＣが供給される。このため、これらの単位強誘電体メモリは不揮発モードとされ、対応するメモリブロックＢ０〜Ｂ３は不揮発領域として使用される。一方、プレート電圧制御信号ＶＰＣ０〜ＶＰＣ３がハイレベルとされるとき、メモリブロックＢ０〜Ｂ３を構成する１６個の単位強誘電体メモリの強誘電体メモリセルには、プレート電圧ＶＰとして接地電位ＶＳＳが供給される。このため、これらの単位強誘電体メモリは揮発モードとされ、これによって対応するメモリブロックＢ０〜Ｂ３は揮発領域として使用される。なお、メモリブロックＢ０〜Ｂ３は、それが不揮発領域として使用されるとき、例えばいわゆるファイルメモリとして機能し、揮発領域として使用されるときには、例えばいわゆるキャッシュメモリとして機能する。大規模強誘電体メモリの領域切り換えについては、後で詳細に説明する。
【００１９】
図２には、図１の大規模強誘電体メモリの一実施例の基板配置図が示されている。同図をもとに、この実施例の大規模強誘電体メモリの基板配置の概要について説明する。なお、基板配置に関する以下の説明では、図２の位置関係をもって半導体基板ＣＨＩＰ面上における上下左右を表す。
【００２０】
図２において、この実施例の大規模強誘電体メモリの形成基体となる半導体基板ＣＨＩＰは、特に制限されないが、ほぼ正方形をなし、その中央部を含む大半の面積には、６４個の単位強誘電体メモリＵＭ００〜ＵＭ７７が、単位強誘電体メモリＵＭ００を左上端に配置し、単位強誘電体メモリＵＭ０７を左下端に配置し、単位強誘電体メモリＵＭ７０を右上端に配置し、単位強誘電体メモリＵＭ７７を右下端に配置すべく格子状に配置される。
【００２１】
半導体基板ＣＨＩＰの上部には、その上辺に沿って入出力部ＩＯＢ０が配置され、その左部，下部ならびに右部には、それぞれその左辺，下辺ならびに右辺に沿って入出力部ＩＯＢ１，ＩＯＢ２ならびにＩＯＢ３が配置される。これらの入出力部ＩＯＢ０〜ＩＯＢ３には、前記図１のデータ入出力回路ＩＯ，アドレスバッファＡＢ，単位メモリ選択回路ＵＳならびにメモリ制御回路ＭＣが含まれるとともに、外部端子Ｄ０〜Ｄ７，Ａ００〜Ａ２６，ＭＥＮＢ，Ｒ／ＷＢならびにＢＳＹＢに対応するボンディングパッドや入力保護回路が含まれる。
【００２２】
図３には、図１の大規模強誘電体メモリの一実施例のアドレス割当図が示されている。同図をもとに、この実施例の大規模強誘電体メモリのアドレス割り当てとその具体的なアドレス指定方法について説明する。
【００２３】
図３において、この実施例の大規模強誘電体メモリを構成する単位強誘電体メモリＵＭ００〜ＵＭ７７のそれぞれは、前述のように、１６ビット×１メガワードのアドレス構成を有し、その１メガワードのアドレスは、それぞれ１０ビットのＸアドレス信号Ｘ００〜Ｘ０９ならびにＹアドレス信号Ｙ００〜Ｙ０９の組み合わせに従って選択的かつ択一的に指定される。また、これらの単位強誘電体メモリＵＭ００〜ＵＭ７７は、それぞれ３ビットのＸアドレス信号Ｘ１０〜Ｘ１２ならびにＹアドレス信号Ｙ１０〜Ｙ１２に従って択一的に指定され、活性状態とされる。このとき、Ｘアドレス信号Ｘ１０〜Ｘ１２は、図３の下部に示される通り、行方向に整列配置された８個の単位強誘電体メモリＵＭ００〜ＵＭ０７ないしＵＭ７０〜ＵＭ７７を択一的に指定するために供され、Ｙアドレス信号Ｙ１０〜Ｙ１２は、列方向に整列配置された８個の単位強誘電体メモリＵＭ００〜ＵＭ７０ないしＵＭ０７〜ＵＭ７７を択一的に指定するために供される。
【００２４】
前述のように、単位強誘電体メモリＵＭ００〜ＵＭ７７は、２行つまり１６個の単位強誘電体メモリＵＭ００〜ＵＭ０７ならびにＵＭ１０〜ＵＭ１７，ＵＭ２０〜ＵＭ２７ならびにＵＭ３０〜ＵＭ３７，ＵＭ４０〜ＵＭ４７ならびにＵＭ５０〜ＵＭ５７，ＵＭ６０〜ＵＭ６７ならびにＵＭ７０〜ＵＭ７７を単位として４組のメモリブロックＢ０〜Ｂ３に分割されるが、これらのメモリブロックＢ０〜Ｂ３は、図３から明らかなように、上位２ビットのＸアドレス信号Ｘ１１及びＸ１２に従って択一的に指定されるものとなる。このことは、後述する単位メモリ選択回路ＵＳの動作条件を決定する重要な要件となる。
【００２５】
図４には、図１の大規模強誘電体メモリの一実施例の記憶領域区分図が示されている。同図をもとに、この実施例の大規模強誘電体メモリの記憶領域区分とその切り換え順序ならびにデータ転写の組み合わせについて説明する。
【００２６】、
図４において、この実施例の大規模強誘電体メモリを構成する単位強誘電体メモリＵＭ００〜ＵＭ７７は、前述のように、２行つまり１６個の単位強誘電体メモリを単位として４組のメモリブロックＢ０〜Ｂ３に分割される。また、これらのメモリブロックＢ０〜Ｂ３は、そのいずれか一つが揮発領域としてまた他の三つが不揮発領域として使用されるとともに、揮発領域として使用される一つ、言い換えるならば不揮発領域として使用される三つは、領域切り換え後の経過時間又はアクセス回数あるいは強誘電体メモリセルの情報保持特性の劣化程度に応じて、かつメモリブロックＢ０，Ｂ１，Ｂ２ならびにＢ３の順序で順次切り換えられシフトされる。一方、この実施例の大規模強誘電体メモリにおいて、メモリブロックＢ０〜Ｂ３は、前述のように、上位２ビットのＸアドレス信号Ｘ１１及びＸ１２に従って択一的に指定される。したがって、大規模強誘電体メモリは、記憶領域の切り換えに際してＸアドレス信号Ｘ１１及びＸ１２の非反転及び反転信号を互いに入れ換えるためのアドレス変換回路ＡＤＣＶを備える。
【００２７】
なお、この実施例の大規模強誘電体メモリにおいて、上記のような記憶領域の切り換えは、ユーザに知られることなく自律的に行われるが、ユーザからみた論理的メモリブロックの番号ｂ０〜ｂ３は、物理的メモリブロックＢ０〜Ｂ３の領域切り換えとともにシフトするため、問題は生じない。ただ、論理的メモリブロックのシフトは、記憶データの入れ換えを必要とするため、この実施例の大規模強誘電体メモリでは、領域切り換えのたびに記憶データの入れ換えを行う機能を有する。すなわち、メモリブロックＢ０が揮発領域として使用される状態１からメモリブロックＢ１が揮発領域として使用される状態２への移行に際しては、メモリブロックＢ０及びＢ１間ならびにＢ２及びＢ３間でのデータ転写が必要となる。また、メモリブロックＢ１が揮発領域として使用される状態２からメモリブロックＢ２が揮発領域として使用される状態３への移行時には、メモリブロックＢ０及びＢ３間ならびにＢ１及びＢ２間でのデータ転写が必要となり、メモリブロックＢ２が揮発領域として使用される状態３からメモリブロックＢ３が揮発領域として使用される状態４への移行時には、メモリブロックＢ０及びＢ１間ならびにＢ２及びＢ３間でのデータ転写が必要となる。なお、メモリブロックＢ０〜Ｂ３間におけるデータ転写については、後で詳細に説明する。
【００２８】
図５には、図１の大規模強誘電体メモリに含まれる単位メモリ選択回路ＵＳの一実施例のブロック図が示されている。また、図６には、図５の単位メモリ選択回路ＵＳの一実施例の動作条件図が示され、図７ないし図９には、図５の単位メモリ選択回路ＵＳに含まれるアドレス変換制御回路ＡＣＶＣの第１ないし第３の実施例のブロック図がそれぞれ示されている。これらの図をもとに、この実施例の大規模強誘電体メモリに含まれる単位メモリ選択回路ＵＳの具体的構成及び単位メモリ選択動作ならびにその特徴について説明する。
【００２９】
図５において、この実施例の大規模強誘電体メモリの単位メモリ選択回路ＵＳは、アドレス変換制御回路ＡＣＶＣ，アドレス変換回路ＡＤＣＶ，デコーダＳＤＥＣならびにプレート電圧制御回路ＶＰＣＴを含む。このうち、アドレス変換制御回路ＡＣＶＣは、後述するように、メモリブロックＢ０〜Ｂ３の領域切り換えが行われた後の経過時間又はアクセス回数あるいは強誘電体メモリセルの情報保持特性の劣化程度に応じて、２ビットのアドレス変換制御信号ＳＬ１１及びＳＬ１２を所定の組み合わせで選択的にハイレベル又はロウレベルとする。
【００３０】
すなわち、アドレス変換制御回路ＡＣＶＣは、図６に示されるように、大規模強誘電体メモリがメモリブロックＢ０を揮発領域とする状態１において、アドレス変換制御信号ＳＬ１１及びＳＬ１２をともにロウレベル（Ｌ）とし、メモリブロックＢ１を揮発領域とする状態２では、アドレス変換制御信号ＳＬ１１及びＳＬ１２をそれぞれハイレベル（Ｈ）及びロウレベルとする。また、大規模強誘電体メモリがメモリブロックＢ２を揮発領域とする状態３においては、アドレス変換制御信号ＳＬ１１及びＳＬ１２をそれぞれロウレベル及びハイレベルとし、メモリブロックＢ３を揮発領域とする状態４では、アドレス変換制御信号ＳＬ１１及びＳＬ１２をともにハイレベルとする。
【００３１】
一方、アドレス変換回路ＡＤＣＶは、アドレス変換制御回路ＡＣＶＣから供給されるアドレス変換制御信号ＳＬ１１及びＳＬ１２に従ってＸアドレス信号Ｘ１１及びＸ１２の非反転及び反転信号を選択的に入れ換え、内部Ｘアドレス信号ｘ１１又はｘ１２としてデコーダＳＤＥＣに伝達する。すなわち、アドレス変換回路ＡＤＣＶは、図６に示されるように、アドレス変換制御信号ＳＬ１１がロウレベルとされるとき、非反転Ｘアドレス信号Ｘ１１Ｔ及び反転Ｘアドレス信号Ｘ１１Ｂをそのまま非反転内部Ｘアドレス信号ｘ１１Ｔ及び反転内部アドレス信号ｘ１１Ｂとして伝達するが、アドレス変換制御信号ＳＬ１１がハイレベルとされるときには、非反転Ｘアドレス信号Ｘ１１Ｔを反転内部Ｘアドレス信号信号ｘ１１Ｂとして入れ換えて伝達し、反転Ｘアドレス信号Ｘ１１Ｂを非反転内部Ｘアドレス信号ｘ１１Ｔとして入れ換えて伝達する。また、アドレス変換制御信号ＳＬ１２がロウレベルとされるときには、非反転Ｘアドレス信号Ｘ１２Ｔ及び反転Ｘアドレス信号Ｘ１２Ｂをそのまま非反転内部Ｘアドレス信号ｘ１２Ｔ及び反転内部アドレス信号ｘ１２Ｂとして伝達するが、アドレス変換制御信号ＳＬ１２がハイレベルとされるときには、非反転Ｘアドレス信号Ｘ１２Ｔを反転内部Ｘアドレス信号信号ｘ１２Ｂとして入れ換えて伝達し、反転Ｘアドレス信号Ｘ１２Ｂを非反転内部Ｘアドレス信号ｘ１２Ｔとして入れ換えて伝達する。
【００３２】
デコーダＳＤＥＣは、メモリ制御回路ＭＣから供給される内部制御信号ＳＥのハイレベルを受けて選択的に動作状態とされ、アドレスバッファＡＢから直接供給される非反転Ｘアドレス信号Ｘ１０Ｔ及び反転Ｘアドレス信号Ｘ１０Ｂと、アドレス変換回路ＡＤＣＶから供給される非反転内部Ｘアドレス信号ｘ１１Ｔ及びｘ１２Ｔならびに反転内部Ｘアドレス信号ｘ１１Ｂ及びｘ１２Ｂとをデコードして、対応する単位メモリ選択信号ＵＳ００〜ＵＳ７７を択一的にハイレベルとする。上記のように、非反転Ｘアドレス信号Ｘ１１Ｔ及びＸ１２Ｔならびに反転Ｘアドレス信号Ｘ１１Ｂ及びＸ１２Ｂと非反転内部Ｘアドレス信号ｘ１１Ｔ及びｘ１２Ｔならびに反転内部Ｘアドレス信号ｘ１１Ｂ及びｘ１２Ｂとの関係は、アドレス変換制御信号ＳＬ１１及びＳＬ１２に従って選択的に入れ換えられる。このため、例えば、非反転Ｘアドレス信号Ｘ１１Ｔ及びＸ１２Ｔがともにロウレベルとされ反転Ｘアドレス信号Ｘ１１Ｂ及びＸ１２Ｂがともにハイレベルとされる場合でも、選択される物理的なメモリブロックは、大規模強誘電体メモリの状態に応じてＢ０からＢ１，Ｂ２ならびにＢ３へと順次シフトする。
【００３３】
次に、プレート電圧制御回路ＶＰＣＴは、アドレス変換制御回路ＡＣＶＣから供給されるアドレス変換制御信号ＳＬ１１及びＳＬ１２に従って、プレート電圧制御信号ＶＰＣ０〜ＶＰＣ３を択一的にハイレベルとする。すなわち、プレート電圧制御回路ＶＰＣＴは、図６に示されるように、アドレス変換制御信号ＳＬ１１及びＳＬ１２がともにロウレベルとされるとき、プレート電圧制御信号ＶＰＣ０を択一的にハイレベルとし、それぞれハイレベル及びロウレベルとされるときには、プレート電圧制御信号ＶＰＣ１を択一的にハイレベルとする。また、アドレス変換制御信号ＳＬ１１及びＳＬ１２がそれぞれロウレベル及びハイレベルとされるとき、プレート電圧制御信号ＶＰＣ２を択一的にハイレベルとし、アドレス変換制御信号ＳＬ１１及びＳＬ１２がともにハイレベルとされるときには、プレート電圧制御信号ＶＰＣ３を択一的にハイレベルとする。
【００３４】
プレート電圧制御信号ＶＰＣ０が択一的にハイレベルとされるとき、大規模強誘電体メモリでは、前述のように、対応する１６個の単位強誘電体メモリＵＭ００〜ＵＭ０７ならびにＵＭ１０〜ＵＭ１７に対して接地電位ＶＳＳのプレート電圧ＶＰが供給され、メモリブロックＢ０は揮発領域として使用される。また、プレート電圧制御信号ＶＰＣ１が択一的にハイレベルとされるときには、対応する１６個の単位強誘電体メモリＵＭ２０〜ＵＭ２７ならびにＵＭ３０〜ＵＭ３７に対して接地電位ＶＳＳのプレート電圧ＶＰが供給され、メモリブロックＢ１は揮発領域として使用される。一方、プレート電圧制御信号ＶＰＣ２が択一的にハイレベルとされるとき、大規模強誘電体メモリでは、対応する１６個の単位強誘電体メモリＵＭ４０〜ＵＭ４７ならびにＵＭ５０〜ＵＭ５７に対して接地電位ＶＳＳのようなプレート電圧ＶＰが供給され、メモリブロックＢ２は揮発領域として使用される。また、プレート電圧制御信号ＶＰＣ３が択一的にハイレベルとされるときには、対応する１６個の単位強誘電体メモリＵＭ６０〜ＵＭ６７ならびにＵＭ７０〜ＵＭ７７に対して接地電位ＶＳＳのプレート電圧ＶＰが供給され、メモリブロックＢ３は揮発領域として使用される。
【００３５】
ここで、大規模強誘電体メモリの領域切り換えが領域切り換え後の経過時間に応じて行われるとき、単位メモリ選択回路ＵＳのアドレス変換制御回路ＡＣＶＣは、図７に示されるように、発振回路ＯＳＣと分周カウンタＤＣＴ１〜ＤＣＴ３ならびに変換制御信号生成回路ＳＬＣＧとにより構成される。
【００３６】
このうち、発振回路ＯＳＣは、時間計時を行うための所定の基本クロック信号ＣＰ０を生成し、分周カウンタＤＣＴ１〜ＤＣＴ３は、基本クロック信号ＣＰ０のパルス数を計数することによって時間計時を行う。また、変換制御信号生成回路ＳＬＣＧは、分周カウンタＤＣＴ３のオーバーフロー信号ＣＯＦのハイレベルを受けて前回の領域切り換えが行われてから所定時間が経過したことを識別し、アドレス変換制御信号ＳＬ１１〜ＳＬ１２を前記所定の組み合わせで選択的にロウレベル又はハイレベルとして、大規模強誘電体メモリを状態１から状態４へ順次切り換える。なお、オーバーフロー信号ＣＯＦがハイレベルとされるとき、分周カウンタＤＣＴ１〜ＤＣＴ３はリセット状態に戻される。
【００３７】
次に、大規模強誘電体メモリの領域切り換えが領域切り換え後のアクセス回数に応じて行われるとき、単位メモリ選択回路ＵＳのアドレス変換制御回路ＡＣＶＣは、図８に示されるように、変換制御レジスタＳＬＣＲ，アクセスカウンタＡＣＴＲ，アクセス回数比較回路ＡＣＭＰならびに変換制御信号生成回路ＳＬＣＧによって構成される。
【００３８】
このうち、変換制御レジスタＳＬＣＲは、領域切り換えを実施すべき基準アクセス回数を格納し、アクセスカウンタＡＣＴＲは、不揮発領域とされるメモリブロックがアクセス対象となったとき選択的にハイレベルとされる内部制御信号ＦＢＡＣを受けて、そのアクセス回数を計数する。また、アクセス回数比較回路ＡＣＭＰは、変換制御レジスタＳＬＣＲに格納される基準アクセス回数とアクセスカウンタＡＣＴＲの計数値とを比較照合し、両者が一致したとき、言い換えるならばアクセスカウンタＡＣＴＲの計数値が基準アクセス回数に達したとき、その出力信号つまり一致検出信号ＣＭをハイレベルとする。さらに、変換制御信号生成回路ＳＬＣＧは、アクセス回数比較回路ＡＣＭＰの出力信号つまり一致検出信号ＣＭのハイレベルを受けて、アドレス変換制御信号ＳＬ１１〜ＳＬ１２を前記組み合わせで選択的にロウレベル又はハイレベルとし、大規模強誘電体メモリの状態を、状態１から状態４へと順次切り換える。
【００３９】
一方、大規模強誘電体メモリの領域切り換えが強誘電体メモリセルの情報保持特性の劣化程度に応じて行われるとき、単位メモリ選択回路ＵＳのアドレス変換制御回路ＡＣＶＣは、図９に示されるように、試験データパターン生成回路ＴＤＰＧ，ダミーセル書き込み回路ＤＤＷＣ，ダミーセル読み出し回路ＤＤＲＣ，試験データ比較回路ＴＤＣＰならびに変換制御信号生成回路ＳＬＣＧにより構成される。このとき、大規模強誘電体メモリは、例えばメモリブロックＢ０〜Ｂ３に対応して設けられる複数のダミーセルアレイＤＡＲＹ及びダミーセル用センスアンプＤＳＡを備え、ダミーセルアレイＤＡＲＹは、アドレス選択ＭＯＳＦＥＴＱｓ及び強誘電体キャパシタＣｄからなりそのプレートに中間電位ＨＶＣを受けることで定常的に不揮発モードとされる一対のダミーセルを含む。
【００４０】
ダミーセルアレイＤＡＲＹを構成するダミーセルのそれぞれは、ダミーワード線ＤＷＬがハイレベルとされることで選択状態とされ、ダミーセル用センスアンプＤＳＡのスイッチＭＯＳＦＥＴＮＥ及びＮＦならびに相補ダミー共通データ線ＣＤＤ＊（ここで、例えば非反転ダミー共通データ線ＣＤＤＴ及び反転ダミー共通データ線ＣＤＤＢを合わせて相補ダミー共通データ線ＣＤＤ＊のように＊を付して表す。また、それが有効レベルとされるとき選択的にハイレベルとされるいわゆる非反転信号等については、その名称の末尾にＴを付して表す。以下同様）を介してアドレス変換制御回路ＡＣＶＣのダミーセル書き込み回路ＤＤＷＣ及びダミーセル読み出し回路ＤＤＲＣに接続される。
【００４１】
アドレス変換制御回路ＡＣＶＣの試験データパターン生成回路ＴＤＰＧは、前記内部制御信号ＦＢＡＣつまり不揮発領域とされるメモリブロックがアクセスされることによって選択的に動作状態とされ、ダミーセルに直前に書き込まれた試験データとは逆論理つまり反転された試験書き込みデータＴＷＤを生成して、ダミーセル書き込み回路ＤＤＷＣ及び試験データ比較回路ＴＤＣＰに出力する。このとき、ダミーセル書き込み回路ＤＤＷＣは、試験データパターン生成回路ＴＤＰＧから供給される試験書き込みデータＴＷＤを相補ダミー共通データ線ＣＤＤ＊を介してダミーセルアレイＤＡＲＹのダミーセルに書き込み、ダミーセル読み出し回路ＤＤＲＣは、ダミーセルに書き込まれたデータを読み出し、試験読み出しデータＴＲＤとして試験データ比較回路ＴＤＣＰに出力する。
【００４２】
試験データ比較回路ＴＤＣＰは、試験データパターン生成回路ＴＤＰＧから供給される試験書き込みデータＴＷＤとダミーセル読み出し回路ＤＤＲＣから出力される試験読み出しデータＴＲＤとを比較照合し、ダミーセルが正常に機能しているかどうかを判定する。この結果、両データが一致しなかった場合には、ダミーセルの情報保持特性が劣化したものとして、変換制御信号生成回路ＳＬＣＧに不一致信号を出力する。変換制御信号生成回路ＳＬＣＧは、試験データ比較回路ＴＤＣＰの出力信号つまり不一致信号を受けて、アドレス変換制御信号ＳＬ１１〜ＳＬ１２を前記組み合わせで選択的にロウレベル又はハイレベルとし、大規模強誘電体メモリの状態を、状態１から状態４へと順次切り換える。
【００４３】
図１０には、図１の大規模強誘電体メモリに含まれる単位強誘電体メモリＵＭ００の一実施例のブロック図が示されている。また、図１１には、図１０の単位強誘電体メモリＵＭ００を構成するメモリアレイＡＲＹＬ及びＡＲＹＲならびにその周辺部の一実施例の部分的な回路図が示され、図１２には、図１０の単位強誘電体メモリＵＭ００に含まれるプレート電圧発生回路ＶＰＣＧの一実施例の回路図が示されている。さらに、図１３には、図１１のメモリアレイＡＲＹＬ及びＡＲＹＲを構成する強誘電体メモリセルの一実施例の情報保持特性図が示されている。これらの図をもとに、この実施例の大規模強誘電体メモリに含まれる単位強誘電体メモリＵＭ００の構成及び動作の概要について説明する。なお、単位強誘電体メモリＵＭ０１〜ＵＭ７７は、単位強誘電体メモリＵＭ００と同一構成とされるため、これに関する以下の説明から類推されたい。また、以下の説明は、図１０を中心に進め、その過程で図１１〜図１３を参照する。
【００４４】
図１０において、この実施例の単位強誘電体メモリＵＭ００は、特に制限されないが、シェアドセンス方式を採り、センスアンプＳＡの両側に配置されこのセンスアンプＳＡを共有する一対のメモリアレイＡＲＹＬ及びＡＲＹＲと、メモリアレイＡＲＹＬ及びＡＲＹＲに対応して設けられる一対のＸアドレスデコーダＸＤＬ及びＸＤＲと、１個のＹアドレスデコーダＹＤとを備える。
【００４５】
メモリアレイＡＲＹＬ及びＡＲＹＲは、特に制限されないが、図１１に示されるように、いわゆる２セル・２トランジスタ型アレイとされ、図の垂直方向に平行して配置される合計ｍ＋２本つまり例えば合計５１３本のワード線ＷＬ０〜ＷＬｍならびにＷＬｃあるいはＷＲ０〜ＷＲｍならびにＷＲｃと、水平方向に平行して配置されるｎ＋１組つまり例えば１６，３８４組の相補ビット線ＢＬ０＊〜ＢＬｎ＊あるいはＢＲ０＊〜ＢＲｎ＊とをそれぞれ含む。これらのワード線及び相補ビット線の交点には、強誘電体キャパシタＣｔ及びアドレス選択ＭＯＳＦＥＴＱｔからなる（ｍ＋２）×（ｎ＋１）対つまり例えば８，４０４，９９２対の強誘電体メモリセルがそれぞれ格子状に配置される。
【００４６】
この実施例において、ワード線ＷＬｃ及びＷＲｃに結合されるメモリセルは、後述するメモリブロック間データ転写時の退避用メモリとして使用される。したがって、メモリアレイＡＲＹＬ及びＡＲＹＲのそれぞれは、実質８，３８８，６０８ビットつまりいわゆる８メガビットの記憶容量を有するものとされ、単位強誘電体メモリＵＭ００は、いわゆる１６メガビットの記憶容量を有するものとされる。なお、メモリアレイＡＲＹＬ及びＡＲＹＲは、それぞれ所定数の冗長素子を含むが、この発明には直接関係ないため、その説明を割愛する。
【００４７】
メモリアレイＡＲＹＬ及びＡＲＹＲの同一列に配置されるｍ＋２対のメモリセルの強誘電体キャパシタＣｔの一方の電極は、各メモリセルの情報蓄積ノードとして、対応するアドレス選択ＭＯＳＦＥＴＱｔを介して相補ビット線ＢＬ０＊〜ＢＬｎ＊あるいはＢＲ０＊〜ＢＲｎ＊の非反転又は反転信号線にそれぞれ共通結合される。また、メモリアレイＡＲＹＬ及びＡＲＹＲの同一行に配置されるｎ＋１対のメモリセルのアドレス選択ＭＯＳＦＥＴＱｔのゲートは、対応するワード線ＷＬ０〜ＷＬｍ又はＷＬｃあるいはＷＲ０〜ＷＲｍ又はＷＲｃにそれぞれ共通結合される。メモリアレイＡＲＹＬ及びＡＲＹＲのすべてのメモリセルの強誘電体キャパシタＣｔの他方の電極つまりプレートには、プレート電圧制御回路ＶＰＣＴから所定のプレート電圧ＶＰが共通に供給される。
【００４８】
ここで、プレート電圧制御回路ＶＰＣＴは、図１２に示されるように、中間電位供給点ＨＶＣと接地電位ＶＳＳとの間に直列形態に設けられるＰチャンネルＭＯＳＦＥＴＰ３及びＮチャンネルＭＯＳＦＥＴＮＥを含む。これらのＭＯＳＦＥＴのゲートには、前記アドレス変換制御回路ＡＣＶＣからプレート電圧制御信号ＶＰＣ０が共通に供給され、その共通結合されたドレインにおける電位は、プレート電圧ＶＰとしてメモリアレイＡＲＹＬ及びＡＲＹＲに供給される。
【００４９】
プレート電圧制御信号ＶＰＣ０は、前述のように、単位強誘電体メモリＵＭ００を含むメモリブロックＢ０が不揮発領域とされるとき、接地電位ＶＳＳのようなロウレベルとされ、メモリブロックＢ０が揮発領域とされるとき、電源電圧ＶＣＣのようなハイレベルとされる。
【００５０】
プレート電圧制御信号ＶＰＣ０がロウレベルとされるとき、プレート電圧発生回路ＶＰＣＧでは、ＭＯＳＦＥＴＰ３がオン状態とされ、ＭＯＳＦＥＴＮＥはオフ状態とされる。このため、メモリアレイＡＲＹＬ及びＡＲＹＲには、中間電位ＨＶＣがプレート電圧ＶＰとして供給され、これによって単位強誘電体メモリＵＭ００は不揮発モードとされる。一方、プレート電圧制御信号ＶＰＣ０がハイレベルとされると、プレート電圧発生回路ＶＰＣＧでは、ＭＯＳＦＥＴＰ３がオフ状態となり、代わってＭＯＳＦＥＴＮＥがオン状態となる。このため、メモリアレイＡＲＹＬ及びＡＲＹＲには、接地電位ＶＳＳがプレート電圧ＶＰとして供給され、単位強誘電体メモリＵＭ００は揮発モードとされる。
【００５１】
この実施例において、単位強誘電体メモリＵＭ００の右側に設けられるメモリアレイＡＲＹＲは、相補ビット線ＢＬ０＊〜ＢＬｎ＊に対応して設けられそのゲートに内部制御信号Ｓ０を共通に受けるＮチャンネル型のｎ＋１対の転写スイッチＭＯＳＦＥＴＮＣ及びＮＤを含む。これらの転写スイッチＭＯＳＦＥＴの一方は、メモリアレイＡＲＹＲの対応する相補ビット線ＢＲ０＊〜ＢＲｎ＊の非反転又は反転信号線に結合され、その他方は、隣接するメモリブロックＢ１の例えば単位強誘電体メモリＵＭ１０のメモリアレイＡＲＹＬを構成する相補ビット線ＢＬ０＊〜ＢＬｎ＊の非反転又は反転信号線に結合される。転写スイッチＭＯＳＦＥＴＮＣ及びＮＤは、後述するデータ転写モードにおいて所定の条件で選択的にオン状態とされ、メモリブロック間のデータ転写に供される。なお、大規模強誘電体メモリの最右端に設けられる単位強誘電体メモリＵＭ７０〜ＵＭ７７は、上記転写スイッチＭＯＳＦＥＴＮＣ及びＮＤを含まない。
【００５２】
メモリアレイＡＲＹＬ及びＡＲＹＲを構成するワード線は、その下方において対応するＸアドレスデコーダＸＤＬ又はＸＤＲに結合され、それぞれ択一的に選択レベルとされる。ＸアドレスデコーダＸＤＬ及びＸＤＲには、ＸアドレスラッチＸＬを介して１０ビットのＸアドレス信号Ｘ００〜Ｘ０９が共通に供給され、クロック発生回路ＣＧから図示されない内部制御信号ＸＧが共通に供給される。ＸアドレスデコーダＸＤＬ及びＸＤＲは、内部制御信号ＸＧがハイレベルとされかつ上位ビットのＸアドレス信号Ｘ０９がロウレベル又はハイレベルとされることでそれぞれ選択的に動作状態とされ、残り９ビットのＸアドレス信号Ｘ００〜Ｘ０８をデコードして、メモリアレイＡＲＹＬ又はＡＲＹＲのワード線ＷＬ０〜ＷＬｍあるいはＷＲ０〜ＷＲｍを択一的に高電圧ＶＣＨの選択レベルとする。この高電圧ＶＣＨは、電源電圧ＶＣＣより少なくとも強誘電体メモリセルのアドレス選択ＭＯＳＦＥＴＱｔのしきい値電圧分以上高い電位とされる。
【００５３】
なお、メモリアレイＡＲＹＬ及びＡＲＹＲに含まれるワード線ＷＬｃ及びＷＲｃは、後述するように、メモリブロック間のデータ転写が行われるとき、転写先となるワード線の保持データを一時的に退避させるために用いられ、通常の記憶動作には使用されない。大規模強誘電体メモリのメモリブロック間におけるデータ転写動作については、後で詳細に説明する。
【００５４】
次に、メモリアレイＡＲＹＬ及びＡＲＹＲを構成する相補ビット線は、センスアンプＳＡの対応する単位回路にそれぞれ結合される。センスアンプＳＡには、クロック発生回路ＣＧからシェアド制御信号ＳＨＬ及びＳＨＲ，プリチャージ制御信号ＰＣならびにコモンソース線信号ＣＳＰ及びＣＳＮが供給され、図示されない内部電圧発生回路からプリチャージ電圧ＶＰＣが供給される。
【００５５】
シェアド制御信号ＳＨＬ及びＳＨＲは、単位強誘電体メモリＵＭ００が非選択状態とされるとき、ともに高電圧ＶＣＨのようなハイレベルとされ、単位強誘電体メモリＵＭ００が選択状態とされると、その一方が選択的に接地電位ＶＳＳのようなロウレベルとされる。また、プリチャージ制御信号ＰＣは、単位強誘電体メモリＵＭ００が非選択状態とされるとき、電源電圧ＶＣＣのようなハイレベルとされ、単位強誘電体メモリＵＭ００が選択状態とされると、所定のタイミングでロウレベルとされる。さらに、コモンソース線信号ＣＳＰ及びＣＳＮは、単位強誘電体メモリＵＭ００が非選択状態とされるとき、それぞれ接地電位ＶＳＳ又は電源電圧ＶＣＣのような無効レベルとされ、単位強誘電体メモリＵＭ００が選択状態とされると、所定のタイミングでそれぞれ電源電圧ＶＣＣ又は接地電位ＶＳＳのような有効レベルとされる。プリチャージ電圧ＶＰＣは、単位強誘電体メモリＵＭ００が不揮発モードとされるとき、例えば電源電圧ＶＣＣとされるが、揮発モードとされるときには中間電位ＨＶＣとされる。
【００５６】
センスアンプＳＡは、メモリアレイＡＲＹＬ及びＡＲＹＲの相補ビット線ＢＬ０＊〜ＢＬｎ＊ならびにＢＲ０＊〜ＢＲｎ＊に対応して設けられるｎ＋１個の単位回路を備え、これらの単位回路のそれぞれは、図１１に示されるように、ＰチャンネルＭＯＳＦＥＴＰ１及びＮチャンネルＭＯＳＦＥＴＮ１ならびにＰチャンネルＭＯＳＦＥＴＰ２及びＮチャンネルＭＯＳＦＥＴＮ２からなる一対のＣＭＯＳ（相補型ＭＯＳ）インバータが交差結合された単位増幅回路を含む。
【００５７】
センスアンプＳＡの各単位増幅回路を構成するＭＯＳＦＥＴＰ１及びＰ２のソースは、コモンソース線ＣＳＰに共通結合され、ＭＯＳＦＥＴＮ１及びＮ２のソースは、コモンソース線ＣＳＮに共通結合される。また、ＭＯＳＦＥＴＰ１及びＮ１の共通結合されたドレインならびにＭＯＳＦＥＴＰ２及びＮ２の共通結合されたゲートは、それぞれ各単位回路の非反転入出力ノードＢＳ０Ｔ〜ＢＳｎＴとなり、ＭＯＳＦＥＴＰ１及びＮ１の共通結合されたゲートならびにＭＯＳＦＥＴＰ２及びＮ２の共通結合されたドレインは、それぞれ各単位回路の反転入出力ノードＢＳ０Ｂ〜ＢＳｎＢとなる。なお、コモンソース線ＣＳＰ及びＣＳＮは、前記コモンソース線信号ＣＳＰ及びＣＳＮにそれぞれ対応する。
【００５８】
センスアンプＳＡの各単位回路は、さらに、その相補入出力ノードＢＳ０＊〜ＢＳｎ＊と相補共通データ線ＣＤ＊との間にそれぞれ設けられるＮチャンネル型の一対のスイッチＭＯＳＦＥＴＮ３及びＮ４と、Ｎチャンネル型の３個のプリチャージＭＯＳＦＥＴＮ５〜Ｎ７が直並列結合されてなるビット線プリチャージ回路とをそれぞれ含む。また、各単位回路は、その相補入出力ノードＢＳ０＊〜ＢＳｎ＊とメモリアレイＡＲＹＬの対応する相補ビット線ＢＬ０＊〜ＢＬｎ＊との間にそれぞれ設けられるＮチャンネル型の一対のシェアドＭＯＳＦＥＴＮ８及びＮ９をそれぞれ含み、その相補入出力ノードＢＳ０＊〜ＢＳｎ＊とメモリアレイＡＲＹＲの対応する相補ビット線ＢＲ０＊〜ＢＲｎ＊との間にそれぞれ設けられるもう一対のシェアドＭＯＳＦＥＴＮＡ及びＮＢをそれぞれ含む。
【００５９】
センスアンプＳＡの各単位回路を構成するスイッチＭＯＳＦＥＴＮ３及びＮ４のゲートは、順次１６個ずつ共通結合され、ＹアドレスデコーダＹＤから対応するビット線選択信号ＹＳ０〜ＹＳｐがそれぞれ供給される。また、各単位回路のビット線プリチャージ回路を構成するプリチャージＭＯＳＦＥＴＮ５〜Ｎ７のゲートには、プリチャージ制御信号ＰＣが共通に供給され、プリチャージＭＯＳＦＥＴＮ６及びＮ７の共通結合されたソースには、プリチャージ電圧ＶＰＣが供給される。さらに、シェアドＭＯＳＦＥＴＮ８及びＮ９のゲートには、シェアド制御信号ＳＨＬが共通に供給され、シェアドＭＯＳＦＥＴＮＡ及びＮＢのゲートには、シェアド制御信号ＳＨＲが共通に供給される。
【００６０】
これにより、センスアンプＳＡの各単位回路のシェアドＭＯＳＦＥＴＮ８及びＮ９ならびにＮＡ及びＮＢは、対応するシェアド制御信号ＳＨＬ又はＳＨＲのハイレベルを受けて選択的にオン状態となり、メモリアレイＡＲＹＬ又はＡＲＹＲの相補ビット線ＢＬ０＊〜ＢＬｎ＊あるいはＢＲ０＊〜ＢＲｎ＊とセンスアンプＳＡの対応する単位回路の相補入出力ノードＢＳ０＊〜ＢＳｎ＊との間を選択的に接続状態とする。また、各単位回路のビット線プリチャージ回路を構成するプリチャージＭＯＳＦＥＴＮ５〜Ｎ７は、プリチャージ制御信号ＰＣのハイレベルを受けて選択的にオン状態となり、センスアンプＳＡの各単位回路の相補入出力ノードＢＳ０＊〜ＢＳｎ＊つまりはメモリアレイＡＲＹＬ及びＡＲＹＲの相補ビット線ＢＬ０＊〜ＢＬｎ＊ならびにＢＲ０＊〜ＢＲｎ＊をプリチャージ電圧ＶＣつまり中間電位ＨＶＣ又は接地電位ＶＳＳにプリチャージする。
【００６１】
一方、センスアンプＳＡの各単位回路の単位増幅回路は、コモンソース線ＣＳＰ及びＣＳＮが電源電圧ＶＣＣ又は接地電位ＶＳＳのような有効レベルとされることで選択的にかつ一斉に動作状態とされ、メモリアレイＡＲＹＬ又はＡＲＹＲの選択されたワード線に結合されるｎ＋１対のメモリセルから対応する相補ビット線ＢＬ０＊〜ＢＬｎ＊あるいはＢＲ０＊〜ＢＲｎ＊を介して出力される微小読み出し信号をそれぞれ増幅して、ハイレベル又はロウレベルの２値読み出し信号とする。また、各単位回路のスイッチＭＯＳＦＥＴＮ３及びＮ４は、対応するビット線選択信号ＹＳ０〜ＹＳｐのハイレベルを受けて１６対ずつ選択的にオン状態となり、対応する１６個の単位回路の例えば相補入出力ノードＢＳ０＊〜ＢＳＦ＊と相補共通データ線ＣＤ０＊〜ＣＤ１５＊つまりはメインアンプＭＡの対応する単位回路との間を選択的に接続状態とする。
【００６２】
ＹアドレスデコーダＹＤには、ＹアドレスラッチＹＬを介して１０ビットのＹアドレス信号Ｙ００〜Ｙ０９が供給され、クロック発生回路ＣＧから図示されない内部制御信号ＹＧが供給される。ＹアドレスデコーダＹＤは、内部制御信号ＹＧのハイレベルを受けて選択的に動作状態とされ、ＹアドレスラッチＹＬから供給されるＹアドレス信号Ｙ００〜Ｙ０９をデコードして、対応する前記ビット線選択信号ＹＳ０〜ＹＳｐを択一的にハイレベルとする。
【００６３】
相補共通データ線ＣＤ０＊〜ＣＤ１５＊は、メインアンプＭＡに結合され、メインアンプＭＡは、データ入出力バッファＤＢに結合される。メインアンプＭＡは、相補共通データ線ＣＤ０＊〜ＣＤ１５＊に対応して設けられる１６個の単位回路を含み、これらの単位回路のそれぞれは、ライトアンプ及びリードアンプを含む。また、データ入出力バッファＤＢは、メインアンプＭＡの各単位回路に対応して設けられる１６個の単位回路を含み、これらの単位回路のそれぞれは、入力バッファ及び出力バッファを含む。データ入出力バッファＤＢの各入力バッファの入力端子は、対応するデータバスＤＢ０〜ＤＢ１５にそれぞれ結合され、その出力端子は、メインアンプＭＡの対応するライトアンプの入力端子に結合される。また、データ入出力バッファＤＢの各出力バッファの入力端子は、メインアンプＭＡの対応するリードアンプの出力端子にそれぞれ結合され、その出力端子は、対応するデータバスＤＢ０〜ＤＢ１５に結合される。メインアンプＭＡの各ライトアンプの出力端子ならびに各リードアンプの入力端子は、対応する相補共通データ線ＣＤ０＊〜ＣＤ１５＊にそれぞれ共通結合される。
【００６４】
データ入出力バッファＤＢの各入力バッファは、単位強誘電体メモリＵＭ００が書き込みモードで選択状態とされるとき、外部のアクセス装置からデータバスＤＢ０〜ＤＢ１５を介して入力される１６ビットの書き込みデータを取り込み、メインアンプＭＡの対応するライトアンプに伝達する。このとき、メインアンプＭＡの各ライトアンプは、図示されない内部制御信号ＷＣのハイレベルを受けて選択的に動作状態とされ、データ入出力バッファＤＢの対応する入力バッファから伝達される書き込みデータを所定の相補書き込み信号とした後、相補共通データ線ＣＤ０＊〜ＣＤ１５＊ならびにセンスアンプＳＡを介してメモリアレイＡＲＹＬ又はＡＲＹＲの選択された１６個の強誘電体メモリセルに書き込む。
【００６５】
一方、メインアンプＭＡの各リードアンプは、単位強誘電体メモリＵＭ００が読み出しモードで選択状態とされるとき、メモリアレイＡＲＹＬ又はＡＲＹＲの選択された１６個の強誘電体メモリセルからセンスアンプＳＡならびに相補共通データ線ＣＤ０＊〜ＣＤ１５＊を介して出力される読み出し信号を増幅して、データ入出力バッファＤＢの対応する出力バッファに伝達する。このとき、データ入出力バッファＤＢの各出力バッファは、図示されない内部制御信号ＯＣのハイレベルを受けて動作状態とされ、メインアンプＭＡの対応するリードアンプから伝達される読み出し信号をデータバスＤＢ０〜ＤＢ１５に出力する。
【００６６】
クロック発生回路ＣＧは、起動制御信号となる単位メモリ選択信号ＵＳ００，ライトイネーブル信号ＷＥＢならびに出力イネーブル信号ＯＥＢをもとに上記各種の内部制御信号等を選択的に形成し、各部に供給する。
【００６７】
ところで、メモリアレイＡＲＹＬ及びＡＲＹＲを構成する強誘電体メモリセルは、強誘電体キャパシタＣｔの電極間に印加される電界と電極間にある強誘電体の分極状態との関係において、図１３に太い実線で示されるような情報保持特性を有する。すなわち、点Ａにある初期の強誘電体メモリセルは、強誘電体キャパシタＣｔの電極間に正方向の電界＋Ｅｐが印加されることでその状態を点Ｂに移し、正方向の最大分極＋Ｐｐを生じる。この分極は、電界の絶対値が小さくなることで徐々に低下するが、電界がゼロとなる点Ｃにおいても所定の残留分極を残す。一方、強誘電体メモリセルの分極状態は、点Ｄを境に反転し、電界−Ｅｐが印加される点Ｅにおいて逆方向の最大分極−Ｐｐを生じる。この分極は、電界の絶対値が小さくなることで徐々に低下するが、電界がゼロとなる点Ｆにおいても所定の残留分極を残す。そして、点Ｇを境に正転し、上記点Ｂに戻る。
【００６８】
単位強誘電体メモリＵＭ００では、前述のように、強誘電体メモリセルが対構成とされ、一対をもって記憶データの１ビットに対応される。このため、各対の強誘電体メモリセルは、特に制限されないが、対応する相補ビット線の非反転信号線側に結合された強誘電体メモリセルの分極状態が図１３の＋側にあり反転信号線側に結合されたメモリセルの分極状態が−側にあるとき、論理“１”のデータを保持するものとされ、非反転信号線側に結合された強誘電体メモリセルの分極状態が−側にあり反転信号線側に結合されたメモリセルの分極状態が＋側にあるとき、論理“０”のデータを保持するものとされる。
【００６９】
一方、単位強誘電体メモリＵＭ００は、前述のように、メモリアレイＡＲＹＬ及びＡＲＹＲを構成する強誘電体キャパシタＣｔのプレートに供給されるプレート電圧ＶＰが中間電位ＨＶＣとされることで不揮発モードとされ、プレート電圧ＶＰが接地電位ＶＳＳとされることで揮発モードとされる。
【００７０】
単位強誘電体メモリＵＭ００が不揮発モードとされ、各強誘電体キャパシタＣｔのプレートに中間電位ＨＶＣのプレート電圧ＶＰが供給されるとき、この中間電位ＨＶＣが強誘電体キャパシタの電極間電圧を決める基準電位つまり図１３の電界ゼロの状態に対応する。また、単位強誘電体メモリＵＭ００が揮発領域とされ、各強誘電体キャパシタＣｔのプレートに接地電位ＶＳＳのプレート電圧ＶＰが供給されるときには、この接地電位ＶＳＳが強誘電体キャパシタの電極間電圧を決める基準電位つまり図１３の電界ゼロの状態に対応する。
【００７１】
単位強誘電体メモリＵＭ００が不揮発モードの非選択状態とされるとき、メモリアレイＡＲＹＬ及びＡＲＹＲのワード線ＷＬ０〜ＷＬｍ及びＷＬｃならびにＷＲ０〜ＷＲｍ及びＷＲｃはすべてロウレベルの非選択状態レベルとされ、強誘電体メモリセルのアドレス選択ＭＯＳＦＥＴＱｔはすべてオフ状態とされる。このため、強誘電体メモリセルの強誘電体キャパシタＣｔの両電極間には電界が印加されず、各強誘電体メモリセルは、その分極状態が図１３の点Ｃ又は点Ｆのいずれにあるかによって論理“０”又は“１”のデータを保持するものとなる。このとき、メモリアレイＡＲＹＬ及びＡＲＹＲを構成する相補ビット線ＢＬ０＊〜ＢＬｎ＊ならびにＢＲ０＊〜ＢＲｎ＊の非反転及び反転信号線は、センスアンプＳＡの対応する単位回路に接続され、そのビット線プリチャージ回路によって例えば電源電圧ＶＣＣのようなハイレベルにプリチャージされる。
【００７２】
単位強誘電体メモリＵＭ００が選択状態とされ、メモリアレイＡＲＹＬ又はＡＲＹＲのワード線ＷＬ０〜ＷＬｍ又はＷＬｃあるいはＷＲ０〜ＷＲｍ又はＷＲｃが択一的に高電圧ＶＣＨのような選択レベルとされると、この選択ワード線に結合されるｎ＋１対の強誘電体メモリセルのアドレス選択ＭＯＳＦＥＴＱｔが一斉にオン状態となる。このため、相補ビット線ＢＬ０＊〜ＢＬｎ＊あるいはＢＲ０＊〜ＢＲｎ＊の非反転又は反転信号線のプリチャージレベルつまり電源電圧ＶＣＣが、強誘電体キャパシタＣｔの情報蓄積ノード側の電極に伝達され、各対の強誘電体メモリセルの分極状態は、ともに強制的に図１３の点Ｂに移行される。このとき、論理“０”のデータを保持する強誘電体メモリセル対のうち各相補ビット線の非反転信号線側に結合されるメモリセルでは、点Ｆから点Ｂへの分極反転をともなうために比較的多くの正電荷が移動し、対応する非反転信号線の電位は比較的大きく低下する。しかし、各相補ビット線の反転信号線側に結合されるメモリセルでは、分極反転をともなわない点Ｃから点Ｂへの移行であるため正電荷の移動量は少なく、対応する反転信号線の電位低下も小さい。
【００７３】
一方、論理“１”のデータを保持する強誘電体メモリセル対のうち各相補ビット線の非反転信号線側に結合されるメモリセルでは、分極反転をともなわない点Ｃから点Ｂへの移行であるため正電荷の移動量は少なく、対応する非反転信号線の電位低下も小さい。しかし、各相補ビット線の反転信号線側に結合されるメモリセルでは、点Ｆから点Ｂへの分極反転をともなうために比較的多くの正電荷が移動し、対応する反転信号線の電位は比較的大きく低下する。
【００７４】
上記のような相補ビット線ＢＬ０＊〜ＢＬｎ＊あるいはＢＲ０＊〜ＢＲｎ＊の非反転及び反転信号線における微小な電位変化つまり微小読み出し信号は、センスアンプＳＡの対応する単位増幅回路が動作状態とされることによってそれぞれ増幅され、電源電圧ＶＣＣのハイレベル又は接地電位ＶＳＳのロウレベルの２値読み出し信号とされる。このとき、論理“０”のデータを保持する強誘電体メモリセル対のうち各相補ビット線の反転信号線側に結合されるメモリセルならびに論理“１”のデータを保持する強誘電体メモリセル対のうち各相補ビット線の非反転信号線側に結合されるメモリセルでは、そのまま点Ｂの分極状態にあるが、論理“０”のデータを保持する強誘電体メモリセル対のうち各相補ビット線の非反転信号線側に結合されるメモリセルならびに論理“１”のデータを保持する強誘電体メモリセル対のうち各相補ビット線の反転信号線側に結合されるメモリセルでは、その分極状態が再度反転し、点Ｂから点Ｅに移行する。
【００７５】
次に、単位強誘電体メモリＵＭ００が不揮発モードから揮発モードに切り換えられるとき、大規模強誘電体メモリでは、プレート電圧ＶＰを接地電位ＶＳＳとして後述のデータ転写が行われ、単位強誘電体メモリＵＭ００のメモリアレイＡＲＹＬ及びＡＲＹＲを構成する強誘電体メモリセルの分極状態は、強制的に図１３の点Ｈ又は点Ｃに移行される。このとき、強誘電体キャパシタＣｔの電極間容量には、２値読み出し信号のハイレベルつまり電源電圧ＶＣＣに相当する電荷あるいはロウレベルつまり接地電位ＶＳＳに相当する電荷が選択的に蓄積される。これらの電荷は、時間の経過とともに、アドレス選択ＭＯＳＦＥＴＱｔの寄生ダイオードを介して半導体基板側にリークするが、大規模強誘電体メモリのリフレッシュ動作が所定の周期で行われることにより回復する。
【００７６】
一方、強誘電体キャパシタＣｔの電極間容量に蓄積された電荷は、単位強誘電体メモリＵＭ００で揮発モードの読み出し動作が行われるとき、中間電位ＨＶＣにプリチャージされた各相補ビット線の非反転及び反転信号線の電位をチャージシェアによりわずかに高く又は低くし、いわゆる微小読み出し信号となる。そして、センスアンプＳＡの対応する単位増幅回路による増幅動作が行われることで各強誘電体メモリセルに再書き込みされ、そのレベルを回復する。
【００７７】
これらのことから、単位強誘電体メモリＵＭ００が揮発モードとされる間における各強誘電体キャパシタＣｔの情報蓄積ノードは、例えばそれが論理“１”のデータを保持するときほぼ電源電圧ＶＣＣに近いハイレベルとされ、論理“０”のデータを保持するとき接地電位ＶＳＳに近いロウレベルを保持する。したがって、強誘電体メモリセルとしての分極状態は、強誘電体キャパシタＣｔの情報蓄積ノードがハイレベルとされるとき、図１３の点Ｈにあり、強誘電体キャパシタＣｔの情報蓄積ノードがロウレベルとされるときは点Ｃにある。
【００７８】
なお、単位強誘電体メモリＵＭ００が揮発モードとされる間、各強誘電体メモリセルの分極状態は、データの書き換えを受けて図１３の点Ｈ及び点Ｃ間を往復するが、その過程において強誘電体メモリセルは分極反転を生じないため、強誘電体の膜劣化はなく、書き込み回数が制限されることはない。
【００７９】
図１４には、図１の大規模強誘電体メモリのメモリブロック間のデータ転写を説明するための一実施例の概念図が示されている。同図をもとに、この実施例の大規模強誘電体メモリのメモリブロック間データ転写動作の概要について説明する。なお、図１では、メモリブロックＢ０の単位強誘電体メモリＵＭ００とメモリブロックＢ１の単位強誘電体メモリＵＭ１０との間のデータ転写を例に説明を進めるが、この大規模強誘電体メモリでは、図４で示したように、同時に４個つまり２組のメモリブロック間で同様なデータ転写が行われる。
【００８０】
図１４において、この実施例の大規模強誘電体メモリのメモリブロック間におけるデータ転写は３段階に分けて行われ、各段階ではワード線単位つまり１６，３８４ビット単位のデータ転写が行われる。すなわち、第１の段階では、図１４（１）に示されるように、まずデータ転写の対象となる一方のメモリブロックＢ１の例えば単位強誘電体メモリＵＭ１０のメモリアレイＡＲＹＬのワード線ＷＬｙに関するｎ＋１ビットつまり１６，３８４ビットの保持データが、メモリアレイＡＲＹＬの退避用ワード線ＷＬｃにパラレル転写される。このとき、単位強誘電体メモリＵＭ１０では、メモリアレイＡＲＹＬのワード線ＷＬｙが選択レベルとされた後、やや遅れてセンスアンプＳＡが動作状態とされ、さらに少し遅れて同じくメモリアレイＡＲＹＬのワード線ＷＬｙが非選択状態レベルとされる。また、センスアンプＳＡでは、シェアド制御信号ＳＨＬを受ける左側のシェアドＭＯＳＦＥＴＮ８及びＮ９がオン状態とされる。
【００８１】
これにより、まずワード線ＷＬｙが選択レベルとされることで、この選択ワード線ＷＬｙに結合されたｎ＋１個の強誘電体メモリセルの揮発モード又は不揮発モードによる微小読み出し信号が、対応する相補ビット線ＢＬ０＊〜ＢＬｎ＊に出力され、センスアンプＳＡの対応する単位増幅回路に伝達される。これらの微小読み出し信号は、センスアンプＳＡが動作状態とされることで、対応する単位増幅回路によってハイレベル又はロウレベルの２値読み出し信号とされた後、退避用ワード線ＷＬｃが選択レベルとされることで、この退避用ワード線ＷＬｃに結合されたｎ＋１個のメモリセルにパラレルに書き込まれる。
【００８２】
次に、第２の段階では、図１４（２）に示されるように、データ転写の対象となる他方のメモリブロックＢ０の例えば単位強誘電体メモリＵＭ００のメモリアレイＡＲＹＬのワード線ＷＬｘに関するｎ＋１ビットの保持データが、データ退避を終えたメモリブロックＢ１の単位強誘電体メモリＵＭ１０のメモリアレイＡＲＹＬのワード線ＷＬｙに結合されたｎ＋１ビットの強誘電体メモリセルにパラレル転写される。このとき、単位強誘電体メモリＵＭ００では、メモリアレイＡＲＹＬのワード線ＷＬｘがハイレベルとされた後、やや遅れてセンスアンプＳＡが動作状態とされる。また、少し遅れて内部制御信号Ｓ０を受ける転写スイッチＭＯＳＦＥＴＮＣ及びＮＤがオン状態とされた後、単位強誘電体メモリＵＭ１０のセンスアンプＳＡが動作状態とされる。単位強誘電体メモリＵＭ００のセンスアンプＳＡでは、当初シェアド制御信号ＳＨＬを受けるシェアドＭＯＳＦＥＴＮ８及びＮ９がオン状態とされ、センスアンプＳＡの増幅動作終了後には、上記転写スイッチＭＯＳＦＥＴＮＣ及びＮＤとともに、シェアド制御信号ＳＨＲを受けるシェアドＭＯＳＦＥＴＮＡ及びＮＢがオン状態とされる。また、単位強誘電体メモリＵＭ１０のセンスアンプＳＡでは、これに合わせてシェアド制御信号ＳＨＬを受けるシェアドＭＯＳＦＥＴＮ８及びＮ９がオン状態とされる。
【００８３】
これにより、単位強誘電体メモリＵＭ００では、まずワード線ＷＬｘが選択レベルとされることで、この選択ワード線ＷＬｘに結合されたｎ＋１個の強誘電体メモリセルの揮発モード又は不揮発モードによる微小読み出し信号が、メモリアレイＡＲＹＬの対応する相補ビット線ＢＬ０＊〜ＢＬｎ＊に出力され、センスアンプＳＡの対応する単位増幅回路に伝達される。これらの微小読み出し信号は、センスアンプＳＡが動作状態とされることで、対応する単位増幅回路によって増幅され、２値読み出し信号とされる。また、シェアドＭＯＳＦＥＴＮＡ及びＮＢならびに転写スイッチＭＯＳＦＥＴＮＣ及びＮＤがオン状態とされることで、メモリアレイＡＲＹＲの相補ビット線ＢＲ０＊〜ＢＲｎ＊から単位強誘電体メモリＵＭ１０のメモリアレイＡＲＹＬの相補ビット線ＢＬ０＊〜ＢＬｎ＊を介してセンスアンプＳＡの対応する単位増幅回路に伝達され、増幅された後、メモリアレイＡＲＹＬのワード線ＷＬｙが選択レベルとされることで、この選択ワード線ＷＬｙに結合されたｎ＋１個のメモリセルに書き込まれる。
【００８４】
最後に、第３の段階では、図１４（３）に示されるように、先にメモリブロックＢ１の単位強誘電体メモリＵＭ１０のメモリアレイＡＲＹＬの退避用ワード線ＷＬｃに退避されたデータが読み出され、メモリブロックＢ０の単位強誘電体メモリＵＭ００のメモリアレイＡＲＹＬのワード線ＷＲｘに結合されたｎ＋１個の強誘電体メモリセルにパラレル転写される。このとき、単位強誘電体メモリＵＭ１０では、まず退避用ワード線ＷＬｃが選択レベルとされた後、やや遅れてセンスアンプＳＡが動作状態とされる。また、少し遅れて単位強誘電体メモリＵＭ００の転写スイッチＭＯＳＦＥＴＮＣ及びＮＤ，シェアドＭＯＳＦＥＴＮ８及びＮ９ならびにＮＡ及びＮＤがオン状態とされた後、センスアンプＳＡが動作状態とされ、メモリアレイＡＲＹＬのワード線ＷＬｘが選択レベルとされる。
【００８５】
これにより、まず退避用ワード線ＷＬｃの選択レベルを受けて、この退避用ワード線ＷＬｃに結合されたｎ＋１個の強誘電体メモリセルから退避データに対応する微小読み出し信号が出力され、単位強誘電体メモリＵＭ１０のセンスアンプＳＡの対応する単位増幅回路によって２値読み出し信号とされる。これらの２値読み出し信号は、転写スイッチＭＯＳＦＥＴＮＣ及びＮＤならびにシェアドＭＯＳＦＥＴＮＡ及びＮＢを介して単位強誘電体メモリＵＭ００のセンスアンプＳＡに伝達され、各単位増幅回路の増幅作用によって２値読み出し信号とする。そして、メモリアレイＡＲＹＬのワード線ＷＬｘが選択レベルとされた時点で、シェアドＭＯＳＦＥＴＮ８及びＮ９を介してこのワード線ＷＬｘに結合されたｎ＋１個の強誘電体メモリセルにパラレル書き込みされ、ワード線ＷＬｘ及びＷＬｙ間のデータ転写動作が終了する。以下、単位強誘電体メモリＵＭ００及びＵＭ１０間で他のワード線に関する一連のデータ転写動作が繰り返され、これによってメモリブロックＢ０及びＢ１間のデータ転写が終了する。
【００８６】
なお、この実施例の大規模強誘電体メモリにおいて、上記メモリブロック間のデータ転写は、前述のように、ユーザに認識されることなく実行される。このため、大規模強誘電体メモリのメモリ制御回路ＭＣは、メモリブロック間のデータ転写が繰り返される間、ビジー信号ＢＳＹＢをロウレベルとし、大規模強誘電体メモリに対する外部装置からのアクセスを禁止する。
【００８７】
以上の実施例から得られる作用効果は、下記の通りである。すなわち、
（１）選択的に不揮発領域又は揮発領域として使用される複数の記憶領域を備える大規模強誘電体メモリ等において、不揮発領域又は揮発領域として使用される記憶領域を、領域切り換え後の経過時間又はアクセス回数あるいは強誘電体メモリセルの情報保持特性の劣化程度に応じて順次切り換えシフトさせることで、大規模強誘電体メモリ等の各記憶領域における強誘電体メモリセルの膜疲労を平均化することができるという効果が得られる。
（２）上記（１）項により、大規模強誘電体メモリ等の実質的な書き込み可能回数を多くすることができるという効果が得られる。
（３）上記（１）項及び（２）項により、複数の記憶領域を備える大規模強誘電体メモリ等の寿命つまり使用可能期間を長くし、その信頼性を高めることができるという効果が得られる。
【００８８】
（３）上記（１）項及び（２）項において、大規模強誘電体メモリ等に、領域切り換え後の経過時間を計時するための分周カウンタ又は領域切り換え後のアクセス回数を計数するためのアクセスカウンタあるいは強誘電体メモリセルの情報保持特性の劣化程度を判定するためのダミーセル及びデータ比較回路を設けることで、ユーザに認識されることなく上記記憶領域の切り換えシフト動作を行うことができるという効果が得られる。
（４）上記（１）項ないし（３）項において、大規模強誘電体メモリ等に、領域切り換えに際して保持データをワード線単位で入れ換えるための手段を設けることで、領域切り換えに際して必要なデータ転写を高速化し、アクセス装置の待ち時間を短縮することができるという効果が得られる。
【００８９】
以上、本発明者によってなされた発明を実施例に基づき具体的に説明したが、この発明は、上記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。例えば、図１において、大規模強誘電体メモリは、任意数の単位強誘電体メモリを備えることができるし、その記憶容量も任意に設定できる。また、大規模強誘電体メモリは、×８ビット，×３２ビットあるいは×６４ビット等、任意のビット構成を採りうるし、そのアドレス構成も任意である。さらに、大規模強誘電体メモリのブロック構成や起動制御信号の名称及び組み合わせ等は、種々の実施形態を採りうる。
【００９０】
図２において、大規模強誘電体メモリが形成される半導体基板ＣＨＩＰの形状ならびに各ブロックの具体的配置は、この実施例による制約を受けない。図３において、単位強誘電体メモリＵＭ００〜ＵＭ７７に対するＸアドレス信号Ｘ００〜Ｘ１２ならびにＹアドレス信号Ｙ００〜Ｙ１２の割り当ては、任意に設定できる。図４において、メモリブロックＢ０〜Ｂ３の領域切り換え順序は、任意に設定できるし、単位強誘電体メモリＵＭ００〜ＵＭ７７のメモリブロックへの分割方法も、種々の実施形態を採りうる。
【００９１】
図５において、単位メモリ選択回路ＵＳのブロック構成は、この実施例による制約を受けない。図６において、アドレス変換制御信号ＳＬ１１及びＳＬ１２，相補内部Ｘアドレス信号ｘ１１＊及びｘ１２＊ならびにプレート電圧制御信号ＶＰＣ０〜ＶＰＣ３の有効レベルならびにその組み合わせは、種々の実施形態を採りうる。図７〜図９において、アドレス変換制御回路ＡＣＶＣの各実施例におけるブロック構成は、種々考えられよう。
【００９２】
図１０において、単位強誘電体メモリＵＭ００〜ＵＭ７７は、特にシェアドセンス方式を採ることを必須条件とはしないし、そのビット構成も任意である。図１１において、メモリアレイＡＲＹＬ及びＡＲＹＲは、例えば１セル・１トランジスタ型等、任意のアレイ構成を採りうるし、その具体的構成ならびにＭＯＳＦＥＴの導電型等も種々の実施形態を採りうる。図１２において、プレート電圧発生回路ＶＰＣＧの構成は、この実施例による制約を受けない。図１３において、強誘電体メモリセルの情報保持特性は、標準的な一例であって、例えば、強誘電体メモリセルが揮発領域にある場合の特性曲線は、ヒステリシスなものであってよい。図１４において、領域切り換えにともなうデータ転写の具体的方法及び順序ならびに退避方法等は、この実施例による制約を受けない。
【００９３】
本実施例では、大規模強誘電体メモリに単位メモリ選択回路ＵＳを設け、メモリブロックＢ０〜Ｂ３の不揮発領域又は揮発領域への切り換えをユーザに知られることなく自律的に行っているが、この領域切り換えは、ユーザの指示により受動的に行うようにしてもよい。この場合、ユーザは、何らかの手段により領域切り換えの時期を判定する必要があるとともに、領域切り換えに際して各記憶領域の保持データを入れ換え又は無効にするための手段を施す必要がある。
【００９４】
以上の説明では、主として本発明者によってなされた発明をその背景となった利用分野である複数の単位強誘電体メモリを同一半導体基板上に搭載した大規模強誘電体メモリに適用した場合について説明したが、それに限定されるものではなく、例えば、個別の半導体基板上に形成された多数の単位強誘電体メモリを備えるメモリボードやこのようなメモリボードを含むデジタルシステムにも適用できる。この発明は、少なくとも揮発領域又は不揮発領域として選択的に使用される複数の記憶領域を含む強誘電体メモリならびにこのような強誘電体メモリを含む装置又はシステムに広く適用できる。
【００９５】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。すなわち、選択的に不揮発領域又は揮発領域として使用される複数の記憶領域を備える大規模強誘電体メモリ等において、不揮発領域又は揮発領域として使用される記憶領域を、領域切り換え後の経過時間又はアクセス回数あるいは強誘電体メモリセルの情報保持特性の劣化程度に応じて順次シフトさせ、大規模強誘電体メモリ等に、経過時間を計時するための分周カウンタ又はアクセス回数を計数するためのアクセスカウンタあるいは強誘電体メモリセルの情報保持特性の劣化程度を判定するためのダミーセル及びデータ比較回路を設けることで、各記憶領域における強誘電体メモリセルの膜疲労を平均化して、その実質的な書き込み可能回数を多くすることができる。これにより、複数の記憶領域を備える大規模強誘電体メモリ等の寿命つまり使用可能期間を長くし、その信頼性を高めることができる。
【図面の簡単な説明】
【図１】この発明が適用された大規模強誘電体メモリの一実施例を示す部分的なブロック図である。
【図２】図１の大規模強誘電体メモリの一実施例を示す基板配置図である。
【図３】図１の大規模強誘電体メモリの一実施例を示すアドレス割当図である。
【図４】図１の大規模強誘電体メモリの一実施例を示す記憶領域区分図である。
【図５】図１の大規模強誘電体メモリに含まれる単位メモリ選択回路の一実施例を示すブロック図である。
【図６】図５の単位メモリ選択回路に含まれるアドレス変換回路の一実施例を示す動作条件図である。
【図７】図６のアドレス変換回路に含まれるアドレス変換制御回路の第１の実施例を示すブロック図である。
【図８】図６のアドレス変換回路に含まれるアドレス変換制御回路の第２の実施例を示すブロック図である。
【図９】図６のアドレス変換回路に含まれるアドレス変換制御回路の第３の実施例を示すブロック図である。
【図１０】図１の大規模強誘電体メモリに含まれる単位強誘電体メモリの一実施例を示すブロック図である。
【図１１】図１０の単位強誘電体メモリに含まれにメモリアレイ及び周辺部の一実施例を示す部分的な回路図である。
【図１２】この発明に用いられるプレート電圧制御回路の一実施例を示す回路図である。
【図１３】図１１のメモリアレイを構成する強誘電体メモリセルの一実施例を示す情報保持特性図である。
【図１４】図１の大規模強誘電体メモリにおけるメモリブロック間のデータ転写を説明するための一実施例を示す概念図である。
【符号の説明】
ＵＭ００〜ＵＭ７７……単位強誘電体メモリ、ＡＢ……アドレスバッファ、ＭＣ……メモリコントローラ、ＵＳ……単位メモリ選択回路、ＩＯ……データ入出力回路、Ｄ０〜Ｄ１５……データ入出力用外部端子、Ａ００〜Ａ２５……アドレス信号入力用外部端子（アドレス信号）、ＭＥＮＢ……メモリイネーブル信号、Ｒ／ＷＢ……リードライト信号、ＢＳＹＢ……ビジー信号、ＤＢ０〜ＤＢ１５……データバス、Ｘ００〜Ｘ１２……Ｘアドレス信号、Ｙ００〜Ｙ１２……Ｙアドレス信号、ＵＳ００〜ＵＳ７７……単位メモリ選択信号、ＶＰＣ……プレート電圧制御信号、ＳＥ，ＡＬ，ＩＣ，ＯＣ……内部制御信号。
ＣＨＩＰ……半導体基板、ＩＯＢ０〜ＩＯＢ３……入出力部。
Ｂ０〜Ｂ３……メモリブロック（物理的メモリブロック）、ｂ０〜ｂ３……メモリブロック（論理的メモリブロック）。
ＡＣＶＣ……アドレス変換制御回路、ＳＬ１１〜ＳＬ１２……アドレス変換制御信号、ＡＣＶＣ……アドレス変換回路、ＳＤＥＣ……デコーダ、ＶＰＣＴ……プレート電圧制御回路、Ｘ１０Ｔ〜Ｘ１２Ｔ……非反転Ｘアドレス信号、Ｘ１０Ｂ〜Ｘ１２Ｂ……反転Ｘアドレス信号、ｘ１０Ｔ〜ｘ１２Ｔ……非反転内部Ｘアドレス信号、ｘ１０Ｂ〜ｘ１２Ｂ……反転内部Ｘアドレス信号、Ｙ１０Ｔ〜Ｙ１２Ｔ……非反転Ｙアドレス信号、Ｙ１０Ｂ〜Ｙ１２Ｂ……反転Ｙアドレス信号。ＯＳＣ……発振回路、ＣＰ０……基本クロック信号、ＤＣＴ１〜ＤＣＴ３……分周カウンタ、ＳＬＣＧ……変換制御信号生成回路。
ＳＬＣＲ……変換制御レジスタ、ＡＣＴＲ……アクセスカウンタ、ＡＣＭＰ……アクセス回数比較回路、ＣＭ……一致検出信号。
ＤＡＲＹ……ダミーセルアレイ、ＤＷＬ……ダミーワード線、ＤＢＬ＊……相補ダミービット線、Ｑｄ……ダミーセル用アドレス選択ＭＯＳＦＥＴ、Ｃｄ……ダミーセル用強誘電体キャパシタ、ＨＶＣ……中間電位、ＤＳＡ……ダミーセル用センスアンプ、ＵＳ……ダミーセル用センスアンプ単位回路、ＹＳＤ……ダミービット線選択信号、ＣＤＤ＊……相補ダミー共通データ線、ＴＤＰＧ……試験データパターン生成回路、ＴＷＤ……試験書き込みデータ、ＤＤＷＣ……ダミーセル書き込み回路、ＤＤＲＣ……ダミーセル読み出し回路、ＴＲＤ……試験読み出しデータ、ＴＤＣＰ……試験データ比較回路。
ＡＲＹＬ，ＡＲＹＲ……メモリアレイ、ＶＰＣＧ……プレート電圧発生回路、ＶＰ……プレート電圧、ＸＤＬ，ＸＤＲ……Ｘアドレスデコーダ、ＸＬ……Ｘアドレスラッチ、ＳＡ……センスアンプ、ＳＨＬ，ＳＨＲ……シェアド制御信号、ＰＣ……プリチャージ制御信号、ＶＰＣ……プリチャージ電圧、ＣＳＮ，ＣＳＰ……コモンソース線信号、ＹＤ……Ｙアドレスデコーダ、ＹＬ……Ｙアドレスラッチ、ＣＤ０＊〜ＣＤ７＊……相補共通データ線、ＭＡ……メインアンプ、ＤＢ……データ入出力バッファ、ＶＰＣ……プリチャージ電圧、ＷＥＢ……ライトイネーブル信号、ＯＥＢ……出力イネーブル信号。
ＷＬ０〜ＷＬｍ，ＷＬｃ，ＷＲ０〜ＷＲｍ，ＷＲｃ……ワード線、ＢＬ０＊〜ＢＬｎ＊，ＢＲ０＊〜ＢＲｎ＊……相補ビット線、Ｑｔ，Ｑｂ……アドレス選択ＭＯＳＦＥＴ、Ｃｔ，Ｃｂ……強誘電体キャパシタ、ＢＳ０＊〜ＢＳｎ＊……センスアンプ相補入出力ノード、ＹＳ０〜ＹＳｎ……ビット線選択信号。
Ｐ１〜Ｐ３……ＰチャンネルＭＯＳＦＥＴ、Ｎ１〜ＮＥ……ＮチャンネルＭＯＳＦＥＴ、ＶＣＣ……電源電圧、ＶＳＳ……接地電位。
ＷＬｙ，ＷＲｘ……ワード線。
【図１】
0003741232.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
0003741232.tif 000008
【図８】
0003741232.tif 000009
【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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