(57)【特許請求の範囲】
【請求項１】
アドレス信号に応答して、差動データ信号を引き出すためのメモリ回路であって：
電力供給電圧を受けるための電力供給ターミナル（ＶＤＤ）；
前記電力供給ターミナルに結合され、前記差動データ信号を受け取るように結合された第１及び第２入力を有し、かつ増幅した差動データ信号を第１及び第２ノードに供給する第１及び第２出力を有する増幅器（１４）であって、イネーブル入力に印加された第１クロック信号の第１状態の間動作する、前記増幅器；
前記電力供給ターミナルに結合され、第１および第２入力、並びに１つの出力を有し、前記第１入力は前記第１ノードに結合されており、前記第２入力は前記第２ノードに結合されており、前記出力は前記メモリ回路のデジタル出力信号を供給する、差動−シングル・エンド変換器（２０）；
入力および出力を有し、前記入力は前記差動−シングル・エンド変換器の前記出力に結合され、前記第１クロック信号の第２状態に応答して、前記デジタル出力信号をラッチし、前記出力は前記差動−シングル・エンド変換器の前記出力に結合される、ラッチング回路（２４）；および
前記第１クロック信号の前記第２状態の間、前記電力供給電圧を、前記差動−シングル・エンド変換器（２０）の入力に結合する、プリチャージ手段（７４，７６）；
から成ることを特徴とするメモリ回路。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、一般的にランダム・アクセス・メモリに関し、特に、センス増幅器及びラッチング回路を有するスタティック・ランダム・アクセス・メモリ（ＳＲＡＭ：Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）に関するものである。
【０００２】
【従来の技術】
ＳＲＡＭは、デジタル・データを記憶するために一般的に用いられており、アドレス信号に応答して１つ以上の出力ポートからデジタル・データを引き出し、ラッチすることができるものである。ＳＲＡＭの特定のデータ・セルをアドレスすると、例えば１００ミリボルト（ｍｖ）の差動データ信号が発生され、これを他の回路で用いるためには、通常の論理レベルにまで増幅しなければならない。これは、低レベルの差動データ信号を増幅するために、データ・セル・コラムに結合されているセンス増幅器を用いて、達成することができる。第１センス増幅器は、データ・セルからの１００ｍｖの差動データ信号を４．５ボルト及び１．５ボルトの中間差動信号に変換し、一方第２センス増幅器はこの中間差動信号を０．０ボルト及び５．０ボルトの論理レベルに変換する。
【０００３】
従来技術のＳＲＡＭにおけるセンス増幅器は、アクティブ時にかなりの量の電力を消費する。電力消費は、多数のセンス増幅器が同時にアクティブとなる、ワイド・ワード及びマルチ・ポートの応用では、受け入れられない程高くなることがある。したがって、消費電力を低減するために、デジタル・データをＳＲＡＭの出力ポートでラッチして、センシング及び増幅が完了した後はセンス増幅器の消費電力を低下させている。センス増幅器は、リード・サイクルの約５０％そしてライト・サイクルの１００％の電力が低下される。
【０００４】
【発明が解決しようとする課題】
従来のセンス増幅器の設計には、電力低下に続くリード・サイクルが遅れを生じるという問題があり、第１段のセンス増幅器の出力が、第２段のセンス増幅器と互換性のない電圧レベルとなってしまう。第１段のセンス増幅器の電力を低下すると、その出力が、異なる比率で、正電源ＶＤＤに向かって弱く駆動される。したがって、リード・サイクルの開始時に、第２段のセンス増幅器の入力における中間差信号の電圧レベルは、わからなくなってしまう。リード・サイクル中に高レベル（４．５ボルト）になる中間信号の駆動能力は小さく、低レベル（１．５ボルト）になる中間信号よりも、定常状態への遷移に必要な時間が長くなることになる。したがって、データ信号への遷移に、プッシュ・アウト（ｐｕｓｈ  ｏｕｔ）遅れを生じて、正になる中間信号が、その開始位置（最悪の場合０．０ボルト）には無関係に、定常状態の高レベル（４．５ボルト）に達するための時間を得るようにしている。最悪の場合の立ち上がり時間を補償するために必要なプッシュ・アウト遅れにより、ＳＲＡＭの動作速度が遅くなってしまう。
【０００５】
従来技術において、いくつかの種類のラッチング回路が用いられているが、各々固有の欠点を有している。あるラッチング回路は、メモリ・セルから差データ信号が発生して所定時間の後、クロック信号によって活性化されるクロス・カップル・ラッチ（ｃｒｏｓｓ−ｃｏｕｐｌｅｄ  ｌａｔｃｈ）である。このラッチング回路は、クロック信号に対して非常に厳しいタイミングを要求する。ラッチが余りに早く活性化されると、まだデータが有効になっていない場合があり、不正確なデータがラッチされてしまう。また、ラッチが余りに遅く活性化されると、リード・アクセス時間が遅れ、このためＳＲＡＭの全体の性能が低下することになる。他のタイプのラッチング回路は、第２段センス増幅器による過駆動（ｏｖｅｒ−ｄｒｉｖｅｎ）を必要としており、この結果リード・アクセス時間に遅れが生じる。
【０００６】
したがって、電力低下後のリード性能を低下させない第１センス増幅器を備えたＳＲＡＭ、及び非常に厳しいタイミングでクロックによって活性化する必要がない、または第２センス増幅器によって過駆動する必要がなく、リード遅れを結果的に生じることのないラッチング回路が、必要とされている。
【０００７】
【課題を解決するための手段】
簡潔に述べると、本発明は、アドレス信号に応答して差データ信号を検出する、メモリセルを備えている。増幅器は、差動データ信号を受け取るように結合された第１及び第２入力と、第１及び第２ノードに増幅した差動データ信号を供給する第１及び第２出力とを備えている。第１増幅器は、イネーブル入力に印加される第１クロック信号が第１状態である間動作する。第１クロック信号の第２状態の間、第１及び第２ノードにおいて増幅した差動データ信号を平衡電圧レベルに駆動するための回路が、第１及び第２ノードに結合されている。差動−シングル・エンド変換器は、前記第１ノードに結合された第１入力、前記第２ノードに結合された第２入力、及び前記メモリ回路のデジタル出力信号を与える出力を、備えている。
【０００８】
別の観点では、本発明は、アドレス信号に応答して差動データ信号を引き出すメモリ回路であり、差動データ信号を受け取るために結合された第１および第２入力、並びに第１および第２ノードにおいて増幅された差動データ信号を与える第１および第２出力を備えている。この第１増幅器は、イネーブル端子に印加される第１クロック信号が第１状態である間動作する。差動−シングル・エンド変換器は、前記第１ノードに結合された第１入力、前記第２ノードに結合された第２入力、および前記メモリ回路のデジタル出力信号を与える出力を、備えている。前記第１クロック信号の第２状態に応答して、前記デジタル・データ信号をラッチするために、前記差動−シングル・エンド変換器（ｄｉｆｆｅｒｅｎｔｉａｌ−ｓｉｎｇｌｅ  ｅｎｄｅｄ  ｃｏｎｖｅｒｔｅｒ）の出力にラッチング回路を結合してある。
【０００９】
【実施例】
従来の集積回路プロセスを用いた集積回路として製造するのに適したＳＲＡＭ１０を、唯一の図１に示す。メモリ・セル１２は、１００ｍｖ離れた論理ゼロと論理１の、差データ信号ＤＡＴＡ及び反転ＤＡＴＡを供給する。センス増幅器１４は、１００ｍｖの差のある信号ＤＡＴＡ及び反転ＤＡＴＡを、ノード１６及び１８において中間差信号（４．５及び１．５ボルト）に変換する。センス増幅器２０は、この中間差信号を、出力２２において０．０から５．０ボルトの論理ＤＡＴＡＯＵＴ信号に変換する。ラッチング回路２４は、センス増幅器１４、２０の電力低下の際、クロック信号ＣＬＫ及び反転ＣＬＫに応答してＤＡＴＡＯＵＴ信号をラッチする。クロック信号ＣＬＫ及び反転ＣＬＫは反対位相で動作する。
【００１０】
リード・サイクルの開始時、アドレス信号がメモリ・セル１２を活性化して、差信号ＤＡＴＡ及び反転ＤＡＴＡを発生させる。ＤＡＴＡ信号は、センス増幅器１４のトランジスタ３０、３２のゲートに印加され、一方反転ＤＡＴＡ信号は、トランジスタ３４、３６のゲートに印加される。センス増幅器１４のイネーブル入力に印加されたＣＬＫクロック信号は、リード・サイクルの開始時に高レベルとなり、トランジスタ３０〜３６の電流源として動作するトランジスタ３８を活性化する。トランジスタ３８、５４、５６のソースは、グラウンド・レベルＶＳＳとして動作する電源導体５８に、結合されている。トランジスタ３４のドレインは、トランジスタ４０のドレイン及びカレント・ミラーとして動作するトランジスタ４０、４２のゲートに結合され、差信号ＤＡＴＡ及び反転ＤＡＴＡが、ノード１６においてシングルエンド信号に増幅されるようにしてある。同様に、差信号ＤＡＴＡ及び反転ＤＡＴＡは、カレント・ミラー・トランジスタ４６、４８によって、センス増幅器１４の差信号をシングル・エンド信号に変換する変換器の反対の入力に供給されるので、ノード１８においてシングルエンド信号に増幅される。また、ＤＡＴＡおよび反転ＤＡＴＡ信号は、センス増幅器１４の差動−シングル・エンド変換器の反対の入力に供給されるので、ノード１６、１８における中間信号は、差動的に動作する。
【００１１】
例えば、メモリ・セル１２からの反転ＤＡＴＡ信号より１００ｍｖ正方向のＤＡＴＡ信号について考える。トランジスタ３０は、トランジスタ３４より多くの電流を導通させ、トランジスタ３４、４０を流れる同一電流が、トランジスタ４２によって鏡像化（ｍｉｒｒｏｒ）される。トランジスタ３０はノード１６からの電流を沈め（ｓｉｎｋ）、ノード１６における電位を１．５ボルトに低下させる。同様に、トランジスタ３２は、トランジスタ３６より多い電流を導通させ、トランジスタ３２、４６を通る電流がトランジスタ４８によって鏡像化される。トランジスタ３６はトランジスタ４８が供給した電流全てを沈めることができないので、過剰電流がノード１８の電位を４．５ボルトに上昇させることになる。
【００１２】
ノード１６、１８における中間差信号は、センス増幅器２０のｐ−チャンネルトランジスタ５０、５２を駆動するが、これらはカレント・ミラー・トランジスタ５４、５６によって、出力２２においてＤＡＴＡＯＵＴ論理信号（０．０ボルトまたは５．０ボルト）に増幅される。ノード１６の電位が下がると、トランジスタ５０をオンにし、ノード１８の電位が上がるとトランジスタ５２をオンにする。トランジスタ５２を流れる電流は、トランジスタ５４、５６によって、鏡像化され、そして出力２２におけるＤＡＴＡＯＵＴ信号が、５．０ボルトの論理１レベルに向かって上昇する。
【００１３】
ＣＫＬクロック信号が高レベルで、反転ＣＬＫ信号が低レベルとなっているリードサイクルの間、トランジスタ６０、６２で形成されたトランスミッション・ゲート（ｔｒａｎｓｍｉｓｓｉｏｎ  ｇａｔｅ）は、それぞれトランジスタ６４及び６６、並びにトランジスタ６８、７０によって形成された反転器周囲の帰還路を絶ち、事実上ラッチング回路２４を回路から除去する。
【００１４】
リードサイクルの終了時には、ＣＬＫクロック信号が低レベルになり、電流源トランジスタ３８をオフにし、これによってセンス増幅器１４をディゼーブルする。同時に、トランジスタ６０、６２が低レベルのＣＬＫクロック信号及び高レベルの反転ＣＬＫクロック信号によってイネーブルされ、反転トランジスタ６８〜７０の出力と、反転トランジスタ６４〜６６の入力との間の帰還路を完成させる。このように、ＤＡＴＡＯＵＴ信号の論理レベルは、ラッチング回路２４において出力を入力に結合された偶数個の直列反転器によって、出力２２においてラッチされる。
【００１５】
本発明の鍵となる特徴は、センス増幅器２０においてｐ−チャンネル・トランジスタ５０、５２を使用し、ノード１６、１８をオフ・リード（ｏｆｆ−ｒｅａｄ）サイクルの間、トランジスタ７４、７６を介して、共通モードの論理高レベルに設定することである。論理ゼロのＣＬＫクロック信号がトランジスタ７４、７６をイネーブルして、ノード１６、１８を正電源電位ＶＤＤ、例えば５．０ボルトに、電源導体７８から引き上げる。このようにして、中間差信号を、公知の平衡電圧レベル（ＶＤＤのノード１６、１８）に設定し、この結果ゼロ差信号を得る。センス増幅器２０による遅れは、リード・サイクル開始時におけるノード１６、１８の電圧レベルによって、部分的に決定される。センス増幅器１４の電力を低下すると、ノード１６、１８はトランジスタ４２、４８によってＶＤＤレベルに向かってドリフトする傾向があるが、トランジスタ７４、７６をイネーブルすることにより、ノード１６、１８を非常に迅速にＶＤＤに駆動することができる。
【００１６】
従来技術では、リード・サイクル中高レベル（４．５ボルト）になる中間信号は、第１センス増幅器からの駆動能力がより低いので、低レベル（１．５ボルト）になる中間信号よりも、定常状態への遷移に長い時間が必要となる。トランジスタ３０、３６のようなＮＭＯＳトランジスタは、トランジスタ４２、４８のようなＰＭＯＳトランジスタより、大きな利得及び駆動能力を有する。
【００１７】
本発明では、オフ・リードの間、中間差信号を５．０ボルトに位置決めして、高レベルへの遷移に必要な時間を短縮しているが、これは、高レベルになる（４．５ボルト）及び低レベルになる（１．５ボルト）中間信号は両方とも、より低い方向に進み、そして負に向かう方向により高い駆動能力があるからである。更に、中間信号が高レベル（４．５ボルト）に遷移するのに必要な時間は、５．０ボルトから４．５ボルトに遷移するのに必要な時間のみである。これによって、従来技術に見られたプッシュ・アウト遅れの必要性を除去することができる。低レベルになる中間信号の遅れも、より大きな駆動能力のＮＭＯＳトランジスタ３０、３６による、５．０ボルトから１．５ボルトへの遷移時間として知られている。最悪の場合の上昇時間を補償するためのプッシュアウト遅れがないので、リード・サイクルを短縮することができ、これによって、ＳＲＡＭ１０の動作速度を高めることができる。更に、送信ゲート６０〜６２がリードサイクル中ディゼーブルされているので、センス増幅器２０は、ＤＡＴＡＯＵＴ信号を適切な論理レベルに駆動する時、反転トランジスタ６４〜６６、６８〜７０の帰還を過駆動する必要がなくなる。
【００１８】
本発明の具体的な実施例を示しかつ説明したが、この他の変更及び改善も当業者には思い浮かぶであろう。本発明はここに示した特定の形状に限られるものではなく、添付の特許請求の範囲が、本発明の精神及び範囲を逸脱しない全ての変更を包含することを意図することは、理解できよう。
【図面の簡単な説明】
【図１】ＳＲＡＭのセンス増幅器とラッチング回路を示す概略図。
【符号の説明】
１２  メモリセル
１４  増幅器
７４，７６  トランジスタ
２０  差動−シングル・エンド変換器
２４  ラッチング回路
【図１】
0003810807.tif 000002