(57)【特許請求の範囲】
【請求項１】
半導体基板上に第１の膜、第２の膜及び第３の膜を順次積層してダミーゲートを形成する工程と、
前記半導体基板の露出した表面に、前記ダミーゲートを挟んでソース領域及びドレイン領域を形成する工程と、
前記ダミーゲート及び前記ソース領域及びドレイン領域を覆うように前記半導体基板上に層間絶縁膜を形成する工程と、
前記第３の膜を除去して凹部を形成する工程と、前記凹部表面を覆うように第４の膜を形成する工程と、
前記凹部側壁に前記第２及び第４の膜が残存するように前記第２及び第４の膜を選択的に除去する工程と、
前記第１の膜を除去して前記凹部に前記半導体基板表面付近で広がりを持たせる工程と、
前記半導体基板表面に選択成長法により、前記ソース領域及びドレイン領域との境界面において該ソース領域及びドレイン領域上面よりも低くチャネル領域を形成する工程と、
前記第２及び第４の膜を除去する工程と、
前記チャネル領域上にゲート絶縁膜を介してゲート電極を形成する工程とを含むことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、チャネル領域に非常に急峻な不純物または組成分布をもつＭＯＳＦＥＴ等の半導体装置の製造方法に関する。
【０００２】
【従来の技術】
ＬＳＩの高集積化のために、ＭＯＳＦＥＴの微細化が進んでいる。近年ではゲート長が０．１μｍ以下の微細なトランジスタを製造する必要があり、ゲート長を縮小するだけでなく、ゲート絶縁膜の膜厚を薄くすることや、チャネル領域の不純物プロファイルを非常に厳密に制御することが必要とされている。
【０００３】
ＳｉＯ2を主成分とするゲート絶縁膜では薄膜化が限界に達しつつある。ゲート長０．１μｍ以下の世代では、ゲート容量を確保するためにはＳｉＯ2膜厚３ｎｍ以下の非常に薄い膜が必要になってくる。このような薄膜ではトンネリングによる漏れ電流が大きく、ＬＳＩの待機時における電流消費量が大きくなることや、ＤＲＡＭにおけるデータ保持時間が短くなること等の問題がある。また、ゲート電極に不純物を高濃度にドーピングした多結晶シリコンを用いる場合、ゲート電極のゲート絶縁膜と接する領域で空乏化が生じ、ゲート絶縁膜に対して直列に空乏層容量が接続されるためゲート容量が減少する。この容量の減少は、ＳｉＯ2のゲート絶縁膜に換算すると０．３〜０．４ｎｍに相当する。
【０００４】
ゲート絶縁膜としてＳｉＯ2より誘電率の高い物質を用いれば、同じ容量を得るために物理的膜厚を厚くすることができるため、リーク電流を低減することができる。また、ゲート電極に金属を用いることによりゲート電極の空乏化によるゲート容量の減少を防ぐことができる。
【０００５】
しかし、Ｔａ2Ｏ5，ＢａxＳｒ1-xＴｉＯ3等の高誘電体膜に関しては、ＳｉＯ2膜ほど熱的に安定ではないという問題がある。また、ゲート電極として用いられるＡｌ，Ｗ，Ｃｕ等の金属に関しても多結晶シリコンほど熱的に安定でなく、また金属のエッチングはＳｉＯ2膜、Ｔａ2Ｏ5等に対する選択比が高くないため、ＲＩＥによるゲート加工が困難である。
【０００６】
この熱工程による影響を低減すべく、図６に示す方法が提案されている。以下、ｎＭＯＳの製造方法について説明するが、不純物の導電型を逆にするだけでまったく同様にｐＭＯＳを作成することができる。
【０００７】
まず、図６（ａ）に示すようにｐ型シリコン基板１の表面に素子分離絶縁膜２および厚さ５ｎｍ程度のＳｉＯ2などからなる絶縁膜６１を形成し、さらにシリコン窒化物、多結晶シリコンなどからなるダミーゲート６２をゲート電極を形成する領域に形成する。
【０００８】
次に、図６（ｂ）に示すように半導体装置の全面にＳｉＯ2膜などからなる厚さ１０ｎｍ程度の絶縁膜６３を堆積し、ダミーゲート６２をマスクとしてＡｓ+などのｎ型不純物をイオン注入することにより、エクステンション６４を形成する。
【０００９】
次に、図６（ｃ）に示すようにダミーゲート６２の側面にシリコン窒化膜などからなるゲート側壁６５を形成する。次に、図７（ｄ）に示すようにゲート側壁６５をマスクにしてＡｓ+などのｎ型不純物をイオン注入することによりソース／ドレイン領域６６を形成する。さらに、９５０℃で３０秒程度のアニールを行い、エクステンション６４およびソース／ドレイン領域６６の導電性不純物を電気的に活性化する。この活性化のための熱工程はチャネル領域の不純物を導入する工程よりも前に行えば、図７（ｄ）に示す工程の直後に行う必要はない。
【００１０】
次に、図７（ｅ）に示すようにシリコン酸化物などからなる層間絶縁膜６７を形成し、さらに図７（ｆ）に示すようにＣＭＰ法などを用いて層間絶縁膜６７を平坦化し、ダミーゲート６２の上面が露出するまで研削する。次に、図８（ｇ）に示すようにダミーゲート６２を選択的に除去する。この場合、ダミーゲート６２がシリコン窒化物の場合、熱燐酸などを用い、多結晶シリコンの場合ＣＦ4とＯ2を用いたＣＤＥ法を用いればよい。
【００１１】
次に、ダミーゲート６２を除去した後にできた溝の底部のシリコン基板１を露出させ、図８（ｈ）に示すようにゲート絶縁膜６８，反応防止膜６９，金属膜７０を堆積する。ゲート絶縁膜６８と金属膜７０が熱的に十分に安定で反応することがなければ反応防止膜６９は省略することができる。ゲート絶縁膜６８としてはＳｉＯ2，Ｓｉ3Ｎ4，Ｔａ2Ｏ5，ＢａxＳｒ1-xＴｉＯ3（ＢＳＴ）等の膜、またはこれらの組み合わせによる膜が望ましく、また、反応防止膜６９としてはＴｉＮ，Ｗ2Ｎ，ＴａＮ等を含む膜、またはこれらにＳｉを含む膜等が望ましい。また、金属膜７０としては、Ｗ，Ａｌ，Ｃｕ等を主成分とする膜が望ましい。
【００１２】
次に、図８（ｉ）に示すように溝からはみ出して形成されたゲート絶縁膜６８、反応防止膜６９，金属膜７０をＣＭＰ法などを用いて除去し、ＭＯＳＦＥＴの形状を得る。
【００１３】
この方法によれば、ＭＯＳＦＥＴの製造工程の中で主たる熱工程であるソース／ドレイン領域６６の活性化はゲート絶縁膜６８およびゲート電極となる金属膜７０の形成前に終了しているため、ゲート絶縁膜６８および金属膜７０は非常に少ない熱工程を受けるのみである。また、金属のＲＩＥを用いずにゲート電極の加工を行うことができる。
【００１４】
また、この方法においてダミーゲート６２を除去した後にチャネル領域を形成すれば、チャネル領域の不純物を導入してからの熱工程を非常に少なくすることができる。特にＳｉの選択成長を用いてチャネル領域を形成したＭＯＳＦＥＴの横断面図を図９に示す。図９において、シリコン基板１表面にはゲート絶縁膜６８との間にチャネル領域９１が形成されている点のみが図６〜図８により形成されたＭＯＳＦＥＴと異なる。
【００１５】
微細なトランジスタにおいて、ショートチャネル効果を抑制し、しきい値を低く設定するためにはチャネル領域の浅い部分の不純物濃度を低く、深い部分での濃度が高いいわゆるretro-grade profileが有効であり、例えばＳｉのエピタキシャル成長を用いることで理想的なプロファイルを形成することができる。導電性不純物を含むガスを導入しながらＣＶＤを行うことで、成長層内に任意の濃度の不純物を導入することができるからである。
【００１６】
また、さらに低いしきい値を実現するには基板と逆導電型の非常に浅い不純物層を形成することが有効であり、この場合もＳｉのエピタキシャル成長を用いることで理想的なプロファイルを形成することができる。
【００１７】
また、このようなチャネル領域に選択的にＳｉを成長させる方法を用いると、例えばＳｉ中にＧｅを含有させることも容易であり、これによって基板のバンドギャップや電子・正孔に対する易動度を変えることもできる。
【００１８】
このような方法はソース／ドレイン領域の形成が終了した後に行う方法において特に有効である。その理由は、ソース／ドレイン領域の活性化のための熱工程を経ることがないので、急峻なプロファイルを維持することができるからである。
【００１９】
しかしながら、このような方法でチャネル領域を形成すると、図９に示すように既に形成されたソース／ドレイン領域６６に対して高い位置にチャネル領域９１が形成されるため、いわゆるオフセット構造になる場合がある。
【００２０】
このチャネル領域９１がオフセットとならないようにするために考えられる半導体装置の製造方法として、図１０（ａ），（ｂ）に示す方法が考えられる。図１０（ａ）は、ダミーゲートを除去した後に露出したシリコン基板１表面を露出して、この露出した基板１表面をあらかじめ掘り込み、チャネル領域１０２を形成する方法である。また、図１０（ｂ）は、エクステンション１０３を持ち上げ、同じシリコン基板１上にエクステンション１０３とチャネル領域１０４を形成する方法である。しかしながら、これらの方法をとるだけでは、ダミーゲート除去後に側面に露出したエクステンション１０１及び１０３からも選択成長が起こるため、やはりオフセットになってしまう。
【００２１】
このようなオフセット構造が好ましくない理由を以下図１１を用いて説明する。図１１は、図９に示した半導体装置を簡略化した図である。図１１において、１１１はゲート電極となる金属膜７０に印加されるバイアスによりチャネル領域９１内に形成された反転層である。この構造においては、反転層１１１はエクステンション６４とは接続していないことから、電流の経路である反転層１１１とエクステンション６４間に非常に高い抵抗１１２を含むことになる。この抵抗１１２が生じると、トランジスタの電流駆動力を著しく損なう。
【００２２】
【発明が解決しようとする課題】
上述したように従来の半導体装置の製造方法では、半導体基板上に形成されたダミーゲートをマスクとして半導体基板中に不純物層を形成し、これをアニールすることにより、ソース／ドレイン領域を形成する。そして、その後にダミーゲートを除去し、チャネル層を形成する。これにより、ゲート絶縁膜及びゲート電極は非常に少ない熱工程を受けるのみであり、また金属のＲＩＥを用いずにゲート電極の加工を行うことができる。しかしながら、この製造方法では、形成されたチャネル領域がソース／ドレイン領域に対して高い位置に形成されるため、いわゆるオフセット構造が生じ、電流の経路中に非常に抵抗の高い部分を含むことになる。このことはトランジスタの電流駆動力を著しく損なう。
【００２３】
このオフセット構造を防止すべくあらかじめ半導体基板のチャネル領域を形成する部分を掘り込み、あるいはソース／ドレイン領域を持ち上げておく等の方法をとることも考えられるが、チャネル領域形成の際、側面に露出したエクステンション領域からも選択成長が起こるため、やはりオフセット構造となる。
【００２４】
本発明は上記課題を解決するためになされたもので、その目的とするところは、ソース／ドレイン領域の間に高抵抗の電流経路を生じさせない半導体装置の製造方法を提供することにある。
【００２５】
【課題を解決するための手段】
上記課題を解決するために本発明は、次のような構成を採用している。
【００２９】
即ち、本発明に係る半導体装置の製造方法は、半導体基板上に第１の膜、第２の膜及び第３の膜を順次積層してダミーゲートを形成する工程と、前記半導体基板の露出した表面に、前記ダミーゲートを挟んでソース領域及びドレイン領域を形成する工程と、前記ダミーゲート及び前記ソース領域及びドレイン領域を覆うように前記半導体基板上に層間絶縁膜を形成する工程と、前記第３の膜を除去して凹部を形成する工程と、前記凹部表面を覆うように第４の膜を形成する工程と、前記凹部側壁に前記第２及び第４の膜が残存するように前記第２及び第４の膜を選択的に除去する工程と、前記第１の膜を除去して前記凹部に前記半導体基板表面付近で広がりを持たせる工程と、前記半導体基板表面に選択成長法により、前記ソース領域及びドレイン領域との境界面において該ソース領域及びドレイン領域上面よりも低くチャネル領域を形成する工程と、前記第２及び第４の膜を除去する工程と、前記チャネル領域上にゲート絶縁膜を介してゲート電極を形成する工程とを含むことを特徴とする。
【００３０】
本発明の望ましい形態を以下に示す。
【００３１】
（１）ソース領域及びドレイン領域の形成は、半導体層を形成し、この半導体層に不純物を導入することにより行う。
【００３２】
（２）（１）において、半導体層を形成した後に、該半導体層表面とダミーゲート側面を覆うように絶縁膜を形成する。
【００３３】
（３）チャネル領域には、その表面付近での濃度が低く、底面付近での濃度が高い分布を持つ不純物を導入する。
【００３４】
（４）チャネル領域には基板あるいはウェルと逆導電型の不純物を導入する。
【００３５】
（５）チャネル領域は、導電性の不純物を含むガスを導入しながらＣＶＤを行うことによりＳｉをエピタキシャル成長させて形成し、不純物導入量を制御することにより、表面付近での不純物濃度が低く、底面付近での不純物濃度が高い分布とする。
【００３６】
（６）チャネル領域は、不純物を含むガスを導入しながらＣＶＤを行うことにより基板あるいはウェルと逆導電型の不純物を導入する。
【００３７】
（５）（５）又は（６）において、不純物としてＧｅを導入する。
【００３８】
（７）ソース領域及びドレイン領域の下面の高さがチャネル領域上面の高さよりも低くなるように形成する。
【００３９】
（８）ソース領域及びドレイン領域形成後にダミーゲート側面にゲート側壁を形成し、その後半導体基板及びダミーゲート全面に層間絶縁膜を形成し、その後ダミーゲート上面が露出するまで層間絶縁膜を平坦化除去する。
【００４０】
（９）（８）において、ゲート側壁を形成した後、該ゲート側壁をマスクとして半導体基板表面より深い位置までソース領域及びドレイン領域を形成する。
【００４１】
（作用）
本発明では、半導体膜からなるソース領域及びドレイン領域の間に半導体膜からなるチャネル領域が形成され、トランジスタ構造をなす。これにより、チャネル領域とソース領域及びドレイン領域が不連続に形成されるオフセット構造とならずに連続的にチャネル領域とソース／ドレイン領域が形成されるため、電流経路に高抵抗の部分を生じないですむ。また、チャネル領域とソース領域及びドレイン領域が接する位置においては、チャネル領域上面の高さはソース領域及びドレイン領域の上面よりも低く位置するため、従来のようにチャネル領域とソース領域及びドレイン領域の境界付近でチャネル表面に形成される反転層がソース領域及びドレイン領域と離れて形成されずにソース領域及びドレイン領域に接続され、オフセット構造とならずにソース領域及びドレイン領域間で電流経路に高抵抗の部分を生じない。
【００４２】
また、このオフセットを抑制した半導体装置の製造は、請求項１及び請求項２では、ソース領域、ドレイン領域及びチャネル領域を構成する半導体膜が同一の半導体基板上に形成することにより達成される。また、請求項２では、まず、半導体基板上に第１〜第３の膜からなる積層構造を持つダミーゲートを選択的に形成し、このダミーゲートの形成されていない半導体基板上にソース領域及びドレイン領域を形成する。この際に、ソース領域及びドレイン領域の膜厚を第１の膜よりも厚く形成することにより、後に形成されるチャネル領域上面の高さがソース領域及びドレイン領域の上面の高さよりも低く位置する。従って、チャネル領域表面付近に形成される反転層がソース領域及びドレイン領域に接続されるため、オフセット構造とならない。
【００４３】
また、表面付近での濃度が低く底面付近での濃度が高い分布を持つ不純物を半導体層に導入してチャネル領域を形成することにより、短チャネル効果を抑制し、しきい値を低く設定することができる。
【００４４】
【発明の実施の形態】
以下、図面を参照しながら本発明の一実施形態を説明する。
【００４５】
図１〜図４は本発明の一実施形態に係る半導体装置の製造方法の工程断面図である。本実施形態ではｎＭＯＳの製造方法について説明するが、不純物の導電型を逆にするだけでまったく同様にｐＭＯＳを製造することができる。
【００４６】
図１（ａ）に示すように、素子分離絶縁膜２を形成したｐ型のシリコン基板１の上に、シリコン窒化膜３、シリコン酸化膜４及びシリコン窒化膜５を順次積層して形成し、パターニングして後にゲート電極を形成すべき領域に選択的にダミーゲートを形成する。このシリコン窒化膜３の厚みは後に選択ＣＶＤ法により形成されるチャネル領域の厚みを決定するもので、チャネル領域の厚みと等しく形成される。
【００４７】
次に、図１（ｂ）に示すようにシリコン基板１表面が露出した領域をシードにして選択的ＣＶＤ法により、エクステンションを構成するＳｉまたはＳｉＧｅ等からなる半導体層６を堆積する。このとき、半導体層６の厚さはシリコン窒化膜３よりも厚くする。
【００４８】
次に、図１（ｃ）に示すようにダミーゲートから半導体層６、素子分離絶縁膜２を含む半導体装置の全面にシリコン酸化膜７をＣＶＤ法により堆積する。次に、このシリコン酸化膜７の上からＡｓ+等のイオン注入を行うことにより、半導体層６中にエクステンション８を形成する。ゲート長Ｌ＝０．１μｍ程度のトランジスタを例に取ると、エクステンション８の深さは０．０３μｍ程度であることが望ましい。このとき、エクステンション８の下面の高さは少なくともシリコン窒化膜３の上面の高さよりも低く形成する。図１（ｃ）では、エクステンション８は半導体層６内に完全に含まれるように示されているが、例えばさらにイオンの加速エネルギーを上げることにより一部がシリコン基板１中にはみ出すように形成する場合であっても構わない。
【００４９】
次に、図２（ｄ）に示すようにダミーゲートの側面にシリコン酸化膜７を介して例えばシリコン窒化膜からなるゲート側壁９を形成する。ゲート側壁９の上端はシリコン窒化膜５の上端より低くなるように形成する。さらにこのゲート側壁をマスクとしてＡｓ+等のイオン注入を行い、半導体層６から半導体基板１にかけてソース／ドレイン領域１０を形成する。
【００５０】
さらにこの後、９５０℃で３０秒程度の加熱を行うことにより、ソース／ドレイン領域１０の不純物を電気的に活性化させる。この活性化は、ゲート側壁９のイオン注入の直後に行う必要はなく、チャネル領域を形成する以前に行えばいつでもよい。また、後に行うゲート絶縁膜の形成時の熱工程などで十分に活性化が行われる場合は省略してもよい。
【００５１】
次に、図２（ｅ）に示すようにシリコン酸化膜などからなる層間絶縁膜１１を形成し、さらに図２（ｆ）に示すように層間絶縁膜１１の表面をＣＭＰ法などを用いて平坦化し、シリコン窒化膜５の上面を露出させる。このとき、ゲート側壁９の上面は露出しないようにする。
【００５２】
次に、図３（ｇ）に示すように熱燐酸などを用いて、シリコン窒化膜５を選択的に除去して凹部を形成する。次に、図３（ｈ）に示すように凹部表面を覆うようにシリコン酸化膜を堆積し、異方性エッチングを行うことで側壁１２を形成する。側壁１２は４と同じシリコン酸化膜で形成されているため、シリコン酸化膜４の一部は側壁１２を形成する際にエッチングされ、シリコン窒化膜３の表面が露出する。さらに、熱燐酸等により、シリコン窒化膜３を選択的に除去してシリコン基板１を露出させ、図３（ｉ）に示す断面形状を得る。ここで、半導体層６の側面は、シリコン窒化膜３の厚みの分だけ露出している。
【００５３】
次に、図４（ｊ）に示すように露出したシリコン基板１表面をシードにして選択的ＣＶＤ法を用いてチャネル領域を形成する領域にＳｉ等からなる半導体膜１３を形成する。この半導体膜１３の半導体層６に接する部分の厚みはゲート長０．１μｍのトランジスタの場合０．０３μｍ程度であり、またこの半導体膜１３の形成に際しては、半導体層６の露出した側面の上端に残存するシリコン酸化膜４がストッパとして働くため、半導体膜１３と半導体層６との境界面における半導体膜１３の上面の高さは、半導体層６の上面の高さを越えることはない。半導体膜１３の厚みは、望ましくは０．０２５μｍ程度である。半導体膜１３はＳｉでもよいし、Ｂ，Ａｓ等の導電性不純物をドーピングしたＳｉでもよいしＳｉＧｅでもよい。また、導電性不純物の濃度はシリコン窒化膜３の深さ方向に異なっていてもよいし、表面だけをシリコン基板１と逆導電型にしてもよい。
【００５４】
このように、チャネル領域を形成する半導体膜１３の形成をダミーゲートを除去した後に行うことで、チャネル不純物を導入してからの熱工程を非常に少なくすることができる。
【００５５】
また、チャネル領域に注入する不純物の濃度を半導体膜１３の表面付近で低く、底面に近い部分で高くするretro-grade profile とすることにより、短チャネル効果を抑制し、しきい値を低く設定することができる。このプロファイルを実現するためには、Ｓｉのエピタキシャル成長を用いることが望ましい。また、この不純物のプロファイルを形成する方法としてエピタキシャル成長させたＳｉ層に不純物としてＧｅを導入することにより、基板のバンドギャップや電子・正孔に対する易動度を調整することができる。
【００５６】
図５に図４（ｊ）のチャネル領域付近を拡大した図を示す。半導体膜１３は両端を側壁１２で押さえられているために、シリコン酸化膜４と接する部分には段差が形成される。この段差部ではチャネル領域の厚さに応じて部分的にチャネル領域が反転する際のしきい値が異なるが、全体のしきい値はエクステンション８と接する部分で決定されるため、エクステンション８と接する部分における半導体膜１３の厚さが半導体層６よりも薄く制御されていれば、トランジスタ全体としての性能を損なうことはない。
【００５７】
次に、図４（ｋ）に示すように側壁１２及び残存するシリコン酸化膜４を希弗酸等を用いて除去する。このとき、シリコン酸化膜７も同時に除去されてもよい。次に、溝の内部にゲート絶縁膜１４と反応防止層１５と金属膜１６を形成し、ＣＭＰ法等で溝の外部に形成された部分を除去することにより図４（ｌ）に示すトランジスタの形状を得る。このとき、金属膜１６とゲート絶縁膜１４が熱的に十分安定で反応することがなければ反応防止層１５を省略することができる。ゲート絶縁膜１４としてはＳｉＯ2，Ｓｉ3Ｎ4，Ｔａ2Ｏ5，ＢＳＴ等の膜、またはこれらの組み合わせによる膜が望ましく、また、反応防止層１５としては、ＴｉＮ，Ｗ2 Ｎ，ＴａＮ等を含む膜、またはこれらにＳｉを含む膜等が望ましい。また、金属膜１６としては、Ｗ，Ａｌ，Ｃｕ等を主成分とする膜が望ましい。
【００５８】
図４（ｌ）においては、ＣＶＤ法で形成されたチャネル領域の側面がエクステンション８の側面に接触しており、かつチャネル領域上面がエクステンション８との境界面でエクステンション８上面よりも深く形成されるため、チャネル領域表面に形成された反転層はエクステンション８に接続され、オフセット状態になることがない。
【００５９】
【発明の効果】
以上詳述したように本発明によれば、半導体基板上にソース領域及びドレイン領域が形成され、かつチャネル領域とソース領域及びドレイン領域との境界面で、チャネル領域上面の高さはソース領域及びドレイン領域の上面の高さよりも低く形成されるため、ソース領域及びドレイン領域に対してチャネル領域がオフセットとならずに連続的にチャネル領域とソース領域及びドレイン領域が形成され、電流経路に高抵抗の部分が生じない。
【図面の簡単な説明】
【図１】本発明の一実施形態に係る半導体装置の製造方法の工程断面図。
【図２】同実施形態に係る半導体装置の製造方法の工程断面図。
【図３】同実施形態に係る半導体装置の製造方法の工程断面図。
【図４】同実施形態に係る半導体装置の製造方法の工程断面図。
【図５】同実施形態に係る半導体装置の製造工程途中におけるチャネル領域付近を拡大した図。
【図６】従来の半導体装置の製造方法の工程断面図。
【図７】従来の半導体装置の製造方法の工程断面図。
【図８】従来の半導体装置の製造方法の工程断面図。
【図９】ダミーゲートを除去した後にチャネル領域が形成される従来の半導体装置の横断面図。
【図１０】オフセット構造の発生を防止するための従来の半導体装置の製造方法を示す図。
【図１１】オフセット構造により生じる問題点を説明するための図。
【符号の説明】
１…シリコン基板
２…素子分離絶縁膜
３，５…シリコン窒化膜
４，７…シリコン酸化膜
５…シリコン窒化膜
６…半導体層
８…エクステンション
９…ゲート側壁
１０…ソース／ドレイン領域
１１…絶縁膜
１２…側壁
１３…半導体膜
１４…ゲート絶縁膜
１５…反応防止層
１６…金属膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
0003805917.tif 000010
【図１０】
0003805917.tif 000011
【図１１】
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