(57)【特許請求の範囲】
【請求項１】
メモリセルアレイと、
昇圧電位を発生するための昇圧電源回路と、
アドレス信号に応じて前記メモリセルアレイのメモリセル選択を行うデコード回路と、
第１のコマンドが入力されると前記昇圧電源回路を活性状態とし、前記第１のコマンドに引き続いて前記昇圧電源回路を制御する第２のコマンドが繰り返し入力される間前記昇圧電源回路の活性状態を継続させる制御を行う制御回路と、
を有することを特徴とする半導体記憶装置。
【請求項２】
メモリセルアレイと、
昇圧電位を発生するための昇圧電源回路と、
アドレス信号に応じて前記メモリセルアレイのメモリセル選択を行うデコード回路と、
入力端子を有し、前記昇圧電源回路の活性状態と非活性状態とを制御するための制御回路とを備え、
前記入力端子に入力される所定の信号に応じて前記制御回路から出力される第１の制御信号により前記昇圧電源回路の活性状態と非活性状態とが制御される通常動作モードと、
前記入力端子に入力される所定の信号に応じて前記制御回路から出力される第２の制御信号により前記昇圧電源回路の活性状態を継続させる連続動作モードと、
を有することを特徴とする半導体記憶装置。
【請求項３】
メモリセルアレイと、
昇圧電位を発生するための昇圧電源回路と、
アドレス信号に応じて前記メモリセルアレイのメモリセル選択を行うデコード回路と、
第１のコマンドが入力されると前記昇圧電源回路を一定時間活性状態とし、前記一定時間内に第２のコマンドが入力された場合には前記昇圧電源回路の活性状態を継続し、前記一定時間内に第２のコマンドが入力されない場合には前記昇圧電源回路が非活性状態になるように制御する制御回路と、
を有することを特徴とする半導体記憶装置。
【請求項４】
メモリセルアレイと、
昇圧電位を発生するための、活性状態と非活性状態とが制御される第１の昇圧回路及び、常時活性状態に保持されて昇圧電位を発生する第２の昇圧回路を有する昇圧電源回路と、
この昇圧電源回路の出力を動作モードに応じてレベル調整して出力するレギュレータと、
アドレス信号に応じて前記メモリセルアレイのメモリセル選択を行うデコード回路と、
所定のコマンドが入力されることにより、任意の複数のアドレス信号と書き込みデータが繰り返し入力される間前記第１の昇圧回路を継続的に活性状態に保持する制御を行う制御回路と、
を有することを特徴とする半導体記憶装置。
【請求項５】
前記メモリセルアレイは電気的書き換え可能なメモリセルが配列されたものであり、
前記第１のコマンドは繰り返し入力されるアドレス信号とこれに対応する書き込みデータ信号の複数の組に対して連続書き込みモードをセットするためのコマンドであり、
前記第２のコマンドは前記複数のアドレス信号とこれに対応する書き込みデータ信号の組毎に書き込みを指示するコマンドである
ことを特徴とする請求項１記載の半導体記憶装置。
【請求項６】
前記メモリセルアレイは電気的書き換え可能なメモリセルが配列されたものであり、
前記通常動作モードは、前記第１の制御信号を書き込みイネーブル信号として各書き込み動作毎に前記昇圧電源回路の活性状態と非活性状態を制御してデータ書き込みを行う通常書き込みモードであり、
前記連続動作モードは、前記第２の制御信号を連続書き込みイネーブル信号として複数の書き込み動作の間前記昇圧電源回路を活性状態に保持する連続書き込みモードである
ことを特徴とする請求項２記載の半導体記憶装置。
【請求項７】
前記メモリセルアレイは電気的書き換え可能なメモリセルが配列されたものであり、
前記第１及び第２のコマンドは書き込みを指示するコマンドである
ことを特徴とする請求項３記載の半導体記憶装置。
【請求項８】
前記メモリセルアレイは電気的書き換え可能なメモリセルが配列されたものであり、
前記コマンドは順次入力される複数の書き込みデータについて前記昇圧電源回路を活性状態に保持して連続書き込みを指示するコマンドである
ことを特徴とする請求項４記載の半導体記憶装置。
【請求項９】
前記メモリセルアレイは電気的書き換え可能なメモリセルが配列されたものであり、
前記制御回路は、前記メモリセルアレイへの書き込み動作とその後の書き込み状態を確認する確認読み出し動作、及び書き込みが不十分である場合には書き込み動作を繰り返す書き込みサイクル制御を行い、書き込みが十分であることが確認されると書き込みサイクルを終了させる
ことを特徴とする請求項１又は２記載の半導体記憶装置。
【請求項１０】
前記メモリセルアレイは電気的書き換え可能なメモリセルが配列されたものであり、
前記制御回路は、第１のコマンドの入力により、前記メモリセルアレイへの書き込み動作とその後の書き込み状態を確認する確認読み出し動作、及び書き込みが不十分である場合には書き込み動作を繰り返す書き込みサイクル制御を行い、書き込みが十分であることが確認されると前記昇圧電源回路を活性状態に保持したまま一定時間アクセス可能な状態にセットし、前記一定時間内に第２のコマンドが入力された場合は初期状態に戻すことなく次の書き込みサイクル制御を行い、前記一定時間内に第２のコマンドが入力されない場合に書き込みサイクルを終了させる
ことを特徴とする請求項３記載の半導体記憶装置。
【請求項１１】
電気的書き換え可能な不揮発性メモリセルを配列したメモリセルアレイと、
このメモリセルアレイへのデータ書き込み、読み出しに必要な昇圧電位を発生する昇圧電源回路と、
前記メモリセルアレイの読み出しデータをセンスするセンスアンプと、
アドレス信号により前記メモリセルアレイのメモリセル選択を行うデコード回路と、
書き込みコマンド入力とアドレス及びデータ入力に基づいて前記メモリセルアレイへのデータ書き込みと書き込みデータの確認を含む自動書き込み動作の制御を行う制御回路とを備え、
繰り返し入力される複数アドレスに対する書き込みについて前記昇圧電源回路の書き込み用昇圧回路を各アドレスの書き込み動作終了毎に非活性状態に戻すことなく活性状態に保つ連続書き込みモードを有する、
ことを特徴とする半導体記憶装置。
【請求項１２】
前記連続書き込みモードは、連続書き込みを指示するコマンドの入力により設定され、連続書き込み終了を指示するコマンドの入力により終了する
ことを特徴とする請求項１１記載の半導体記憶装置。
【請求項１３】
前記連続書き込みモードと、前記書き込み用昇圧回路を書き込み動作終了毎に非活性にする通常の書き込みモードとが外部からのコマンド入力により切り換え可能とされている
ことを特徴とする請求項１１記載の半導体記憶装置。
【請求項１４】
前記連続書き込みモードは、前記制御回路が書き込み動作終了後に一定時間前記書き込み用昇圧回路の活性状態を継続させるアクセス可能な状態を保持し、この状態の継続中に次の書き込みを指示するコマンドが入力されると書き込み動作を実行することにより、実質的に設定される
ことを特徴とする請求項１１記載の半導体記憶装置。
【請求項１５】
前記連続書き込みモードにおいて、最初の書き込みサイクルの初期に前記書き込み用昇圧回路の出力安定化のための待機時間を設け、２回目以降の書き込みサイクルでは前記待機時間をスキップするようにした
ことを特徴とする請求項１１記載の半導体記憶装置。
【請求項１６】
書き込み動作制御に必要な昇圧電位を発生するための昇圧電源回路を内蔵する半導体記憶装置の制御方法であって、
第１のコマンドとアドレス信号及び対応する書き込みデータ信号を入力することにより前記昇圧電源回路を継続的に活性状態に保持する連続書き込み動作モードを設定するステップと、
前記第１のコマンドに引き続いて第２のコマンドとアドレス信号及び対応する書き込みデータを繰り返し入力して、前記昇圧電源回路の活性状態を継続させたまま複数アドレスの書き込みを行わせるステップとを有する
ことを特徴とする半導体記憶装置の制御方法。
【請求項１７】
第３のコマンドを入力して前記連続書き込み動作モードを終了させるステップを有する
ことを特徴とする請求項１６記載の半導体記憶装置の制御方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、動作制御に必要な昇圧電源回路を内蔵する、ＥＥＰＲＯＭ等の半導体記憶装置とその制御方法に関する。
【０００２】
【従来の技術】
最近のＥＥＰＲＯＭフラッシュメモリでは、自動書き込み機能が備えられている。この種のＥＥＰＲＯＭフラッシュメモリでは、書き込みコマンドとアドレス及びデータを入力すれば、チップ内部で自動的に書き込み動作とその書き込みデータを確認するベリファイ動作を実行する。自動消去機能も同様で、消去コマンドとアドレスを入力すれば、チップ内部で自動的に消去動作とその消去データを確認するベリファイ動作を実行する。
【０００３】
通常のＮＯＲ型フラッシュメモリの場合、メモリセルアレイのビット線数に比べて、センスアンプの数は少なく、例えば１ワード分（１６ビット）のセンスアンプしか持たない。この場合、複数アドレス（複数ワード）のデータ書き込みを行うためには、各アドレスについて書き込み動作が終了する度に次の書き込みアドレスとデータを指定して再度書き込みコマンドを入力することが必要になる。
【０００４】
【発明が解決しようとする課題】
従って、従来のＥＥＰＲＯＭフラッシュメモリでは、プログラム記録や音声データ記録等の用途で大量のデータ書き換えを行う場合には、全体として書き込み時間が非常に長いものとなる。また、自動書き込み動作においては、各アドレスの書き込み動作毎に昇圧電源回路がオンオフ制御されるため、各アドレスの書き込み動作初期には昇圧電源回路の出力安定化までの待機時間が必要であり、これは全体として書き込みに要する時間を長くするだけでなく、消費電力増大の原因となる。
【０００５】
これに対して、複数ワード分を１ページとして、１ページ分のデータを内部に保持して自動書き込みを行うＮＯＲ型フラッシュメモリがあるが、この方式では、１ワード分のセンスアンプと別に、１ページ分のデータを保持するためのデータラッチを必要とする。このため、構成、制御共に複雑になる。
【０００６】
この発明は、上記事情を考慮してなされたもので、書き込み時間短縮と消費電力低減を可能とした半導体記憶装置とその制御方法を提供することを目的としている。
【０００７】
【課題を解決するための手段】
この発明に係る半導体記憶装置は、メモリセルアレイと、昇圧電位を発生するための昇圧電源回路と、アドレス信号に応じて前記メモリセルアレイのメモリセル選択を行うデコード回路と、第１のコマンドが入力されると前記昇圧電源回路を活性状態とし、前記第１のコマンドに引き続いて前記昇圧電源回路を制御する第２のコマンドが繰り返し入力される間前記昇圧電源回路の活性状態を継続させる制御を行う制御回路と、を有することを特徴とする。
【０００８】
この発明に係る半導体記憶装置はまた、メモリセルアレイと、昇圧電位を発生するための昇圧電源回路と、アドレス信号に応じて前記メモリセルアレイのメモリセル選択を行うデコード回路と、入力端子を有し、前記昇圧電源回路の活性状態と非活性状態とを制御するための制御回路とを備え、前記入力端子に入力される所定の信号に応じて前記制御回路から出力される第１の制御信号により前記昇圧電源回路の活性状態と非活性状態とが制御される通常動作モードと、前記入力端子に入力される所定の信号に応じて前記制御回路から出力される第２の制御信号により前記昇圧電源回路の活性状態を継続させる連続動作モードと、を有することを特徴とする。
【０００９】
この発明に係る半導体記憶装置は更に、メモリセルアレイと、昇圧電位を発生するための昇圧電源回路と、アドレス信号に応じて前記メモリセルアレイのメモリセル選択を行うデコード回路と、第１のコマンドが入力されると前記昇圧電源回路を一定時間活性状態とし、前記一定時間内に第２のコマンドが入力された場合には前記昇圧電源回路の活性状態を継続し、前記一定時間内に第２のコマンドが入力されない場合には前記昇圧電源回路が非活性状態になるように制御する制御回路と、を有することを特徴とする。
【００１０】
この発明に係る半導体記憶装置は更に、メモリセルアレイと、昇圧電位を発生するための、活性状態と非活性状態とが制御される第１の昇圧回路及び、常時活性状態に保持されて昇圧電位を発生する第２の昇圧回路を有する昇圧電源回路と、この昇圧電源回路の出力を動作モードに応じてレベル調整して出力するレギュレータと、アドレス信号に応じて前記メモリセルアレイのメモリセル選択を行うデコード回路と、所定のコマンドが入力されることにより、任意の複数のアドレス信号と書き込みデータが繰り返し入力される間前記第１の昇圧回路を継続的に活性状態に保持する制御を行う制御回路と、を有することを特徴とする。
【００１１】
この発明に係る半導体記憶装置は更に、電気的書き換え可能な不揮発性メモリセルを配列したメモリセルアレイと、このメモリセルアレイへのデータ書き込み、読み出しに必要な昇圧電位を発生する昇圧電源回路と、前記メモリセルアレイの読み出しデータをセンスし書き込みデータをラッチするセンスアンプと、アドレスにより前記メモリセルアレイのメモリセル選択を行うデコード回路と、書き込みコマンド入力とアドレス及びデータ入力に基づいて前記メモリセルアレイへのデータ書き込みと書き込みデータの確認を含む自動書き込み動作の制御を行う制御回路とを備え、複数アドレスに対する書き込みについて前記昇圧電源回路の書き込み用昇圧回路を各アドレスの書き込み動作終了毎に非活性状態に戻すことなく活性状態に保つ連続書き込みモードを有する、ことを特徴とする。
【００１２】
この発明は更に、書き込み動作制御に必要な昇圧電位を発生するための昇圧電源回路を内蔵する半導体記憶装置の制御方法であって、第１のコマンドとアドレス信号及び対応する書き込みデータ信号を入力することにより前記昇圧電源回路を継続的に活性状態に保持する連続書き込み動作モードを設定し、前記第１のコマンドに引き続いて第２のコマンドとアドレス信号及び対応する書き込みデータを繰り返し入力して、前記昇圧電源回路の活性状態を継続させたまま複数アドレスの書き込みを行わせることを特徴とする。
【００１３】
この発明によると、ランダムな複数アドレス入力による複数のデータ書き込み等において、昇圧電源回路のオンオフ切り替えを行わず、昇圧電源回路の活性状態を継続させる。これにより消費電力低減が図られる。また、この様な連続書き込みモードにおいて、最初の書き込み時には昇圧回路の出力安定化のための待機時間が必要であるが、その後の書き込みにはこの待機時間をスキップすることができる。従って、多くのデータ書き込みを連続的に行う場合には、効果的な書き込み時間の短縮が図られる。
【００１４】
【発明の実施の形態】
以下、図面を参照して、この発明の実施の形態を説明する。
図１は、この発明の一実施の形態によるＥＥＰＲＯＭフラッシュメモリのブロック構成を示す。メモリセルアレイ１は、電気的書き換え可能な不揮発性メモリセルとして、図２に示すように、浮遊ゲートと制御ゲートが積層されたＭＯＳトランジスタ構造のメモリセルＭＣがＮＯＲ型に配列接続されている。メモリセルＭＣのドレインはビット線ＢＬに接続され、ソースは共通ソース線ＳＳに接続され、制御ゲートはワード線Ｗｌに接続される。
【００１５】
メモリセルアレイ１のワード線ＷＬはロウデコーダ２により選択され、ビット線ＢＬはカラムデコーダ３とこれにより駆動されるカラムゲート４により選択される。アドレスＡＤはアドレス／データバッファ６に入力され、ロウアドレス及びカラムアドレスがそれぞれロウデコーダ２及びカラムデコーダ３でデコードされる。
【００１６】
データ読み出し時、カラムゲート４により選択されたビット線データはセンスアンプ５により検知増幅され、アドレス／データバッファ６を介してＩ／Ｏ端子に取り出される。データ書き込み時、Ｉ／Ｏ端子から入力されるデータＤＡはアドレス／データバッファ６にラッチされる。ラッチされたＤＡは、センスアンプ５を介して、カラムゲート４により選択されたビット線に転送される。或いはセンスアンプ５がラッチ機能をもっても良い。
この実施の形態の場合、メモリセルアレイ１の１回のデータ書き込み／読み出しのデータ幅は、Ｉ／Ｏ端子数により（従ってセンスアンプ５の数により）、例えば１ワード分（１ワードは例えば、１６ビット）に制限されている。１ページ分を複数ワードとして、１ページのデータ書き込みのためには複数回のアドレス及びデータ入力が必要となる。
【００１７】
昇圧電源回路８は、データの書き込み／消去／読み出しに必要な昇圧電位を発生するために設けられている。昇圧電源回路８の昇圧出力電位ＶＰＰはレギュレータ９を介してロウデコーダ２に、或いは直接メモリセルアレイ１に供給される。レギュレータ９は、ロウデコーダ２により選択されたメモリセルアレイ１のワード線ＷＬに電位制御された電位Ｖｇを与える。
【００１８】
制御回路７は、自動書き込みのシーケンス制御のために設けられており、コマンドユーザーインターフェース（ＣＵＩ）７１とライトステートマシン（ＷＳＭ）７２を有する。ＣＵＩ７１は、チップイネーブルＣＥＢ、書き込みイネーブルＷＥＢ、出力イネーブルＯＥＢの他、書き込みコマンドが入力される。書き込みコマンドは、所定の規則に従ってアドレス及びデータと一連のコマンドデータとしてアドレス／データバッファ６に入力されて、これがＣＵＩ７１に入る。
【００１９】
書き込みコマンドはＣＵＩ７１においてデコードされて、ＷＳＭ７２に送られ、このＷＳＭ７２により昇圧電源回路８及びレギュレータ９の制御を含む自動書き込みのシーケンス制御がなされる。またＣＵＩ７１では、書き込みコマンドをデコードして、書き込みのモードに応じて昇圧電源回路８のオンオフ制御を行う活性化信号ＰＧＭＥＮ，ＦＡＳＴＥＮを生成する。後に説明するように、これらの活性化信号ＰＧＭＥＮ、ＦＡＳＲＥＮはそれぞれ、通常の書き込みモード及び連続書き込みモードにおいて用いられる。
【００２０】
図３は、昇圧電源回路８とレギュレータ９の具体的な構成を示している。電源昇圧電源回路８は、書き込み／消去用の高電圧や中間電圧を発生する昇圧回路８１と、読み出し用電圧を発生する昇圧回路８２を有する。これらの昇圧回路８１，８２はよく知られたチャージポンプ回路により構成される。
昇圧回路８１の活性化端子には、オアゲート８３を介して、通常の書き込みモードの場合には活性化信号ＰＧＭＥＮが入り、連続書き込みモードの場合は活性化信号ＦＡＳＴＥＮとＰＧＭＥＮが入る。即ち書き込み用昇圧回路８１は、書き込みモードにおいて、活性化信号ＦＡＳＴＥＮ，ＰＧＭＥＮのいずれかが“Ｈ”のとき活性状態となり、いずれも“Ｌ”のときに非活性状態になる。
【００２１】
読み出し用昇圧回路８２は常時活性状態に保たれるものとする。そして、書き込み／消去用昇圧回路８１の出力ＶＨは直接昇圧出力（ＶＰＰ）端子に取り出され、読み出し用昇圧回路８２の出力ＶＲは、読み出し制御信号ＲＥＳＤにより読み出し時にオンされるトランジスタＱＮ０を介してＶＰＰ端子に取り出される。このＶＰＰ端子の出力電位がレギュレータ９に送られる。
【００２２】
レギュレータ９は、図３に示すように、二つのコンパレータＣＭＰ１，ＣＭＰ２と、これらの出力により選択的にオンオフされる、ＶＰＰ端子と接地端子の間に直列接続されたＰＭＯＳトランジスタＱＰ１及びＮＭＯＳトランジスタＱＮ１を有する。これらのトランジスタの接続ノードが制御電位出力Ｖｇの出力ノードとなる。この出力ノードには、抵抗Ｒ１，Ｒ２，…，Ｒ０が直列接続された抵抗分圧回路９１が設けられ、その抵抗Ｒ０のノードがモニター出力ＶＭＯＮとして、コンパレータＣＭＰ１，ＣＭＰ２のそれぞれ反転、非反転入力端子に帰還される。コンパレータＣＭＰ１，ＣＭＰ２のそれぞれ非反転、反転入力端子には基準電位ＶＲＥＦが入る。従って、モニター出力ＶＭＯＮが基準電位ＶＲＥＦに一致するように、トランジスタＱＰ１，ＱＮ１のオンオフが帰還制御される。
【００２３】
また、抵抗回路９１の各ノードと、制御電位出力Ｖｇの出力ノードの間には、モード制御信号／ＰＧＭ，／ＰＶ等により制御される短絡用ＰＭＯＳトランジスタＱＰ３，ＱＰ４，…が接続されている。書き込み動作では、モード制御信号／ＰＧＭが“Ｌ”となってＰＭＯＳトランジスタＱＰ３がオンし、ベリファイ動作では制御信号／ＰＶが“Ｌ”となってＰＭＯＳトランジスタＱＰ４がオンする、という電位制御がなされる。これにより例えば、書き込み動作ではＶｇ＝ＶPGM、ベリファイ動作ではＶｇ＝ＶPVといったワード線駆動電位が得られることになる。
【００２４】
ＶＰＰ出力端子とＶｇ出力端子の間にはＰＭＯＳトランジスタＱＰ２が設けられている。このＰＭＯＳトランジスタＱＰ２は、読み出し動作のとき制御信号／ＳＨＯＴが“Ｌ”となり、オンする。これにより、読み出し時は、読み出し用昇圧回路８２の出力ＶＲがそのままＶｇ出力端子に出力される。
このレギュレータ９の制御信号／ＰＧＭ，／ＰＶ，／ＳＨＯＴは、ＷＳＭ７２により作られる。
【００２５】
図４は、ＷＳＭ７２の構成を示している。ＣＵＩ７１が書き込みコマンドを受け付けると、クロックオシレータ４１が動作開始し、基本クロックを発生する。自動書き込み動作中はこの基本クロックに同期してチップが制御される。書き込み動作中、ベリファイ動作中といったチップ内部状態は、ステータスレジスタ４３のレジスタ値で表される。この内部状態に応じて、アドレス／データ／電源コントローラ４５により、アドレス／データバッファ６の制御信号や、昇圧電源回路８及びレギュレータ９の制御信号／ＰＧＭ，／ＰＶ等が出力される。
【００２６】
一方、ベリファイ結果に応じて自動書き込みを終了し、或いは再書き込みを行うといった状態遷移は、状態遷移コントローラ４４において、ステータスレジスタ４３の出力及びセンスアンプ出力が入力されて判定される。各状態はそれぞれ予め設定された一定時間保持されるが、これはタイマ４２により制御される。ステータスレジスタ４３の出力信号はＣＵＩ７１に送られる。これにより、レディー（Ｒｅａｄｙ）又はビジー（Ｂｕｓｙ）信号が外部に出力され、また動作終了信号により、昇圧電源回路の活性化信号ＰＧＭＥＮを非活性（“Ｌ”）にする制御がなされる。
【００２７】
この実施の形態のフラッシュメモリでの自動書き込みを次に説明する。この実施の形態では、書き込みアドレス及びデータ入力毎に昇圧電源回路８の書き込み／消去用昇圧回路８１の活性、非活性を制御する“通常の書き込みモード”と、複数のアドレス及びデータ入力の間、書き込み／消去用昇圧回路８１を非活性に戻すことなく連続して活性状態に保つ“連続書き込みモード”を有する。
【００２８】
図５は、通常の書き込みモードでの動作タイミングを示している。この通常の書き込みモードは例えば、図７（ａ）に示すように、書き込むべき各アドレスＡｄｄ，データｄａｔａの先頭にそれぞれ、“５５５ｈ”，“２ＡＡｈ”，“ＡＡｈ”及び、“５５ｈ”，“Ａ０ｈ”といった書き込みコマンドをつけることにより設定される。従って、各書き込み動作毎に４サイクルが必要になる。このとき、書き込みコマンドがＣＵＩ７１においてデコードされて、昇圧回路活性化信号ＰＧＭＥＮは、各書き込みサイクルで“Ｈ”になり、書き込み動作が終了すると“Ｌ”になる。これにより、書き込み用昇圧回路８１は各アドレスの書き込み毎に活性になって昇圧を開始し、書き込み動作が終了すると非活性になる。選択メモリセルの制御ゲートに与えられる電位Ｖｇは、レギュレータ９の制御により、図に示すように、書き込みサイクルの中の正味の書き込み動作時にＶPGMとなり、その後のベリファイ動作時にＶPVになる。この通常の書き込みモードでは、活性化信号ＦＡＳＴＥＮは“Ｌ”である。
【００２９】
自動書き込み動作（Ｐｒｏｇｒａｍ）の間は、ビジー信号が外部に出力され、その間チップはアクセスできない状態になる。自動書き込み動作が終了すると、初期状態である読み出し待機状態（Ｒｅａｄ）になる。この読み出し待機状態では、書き込み用昇圧回路８１も動作を停止しており、次のアドレスの書き込みを行う場合には再度書き込みコマンドにより昇圧動作を開始することになる。
【００３０】
これに対して、連続書き込みモードの動作は図６のようになる。この連続書き込みモードは、例えば図７（ｂ）に示すように、書き込むべき各アドレスＡｄｄ，データｄａｔａの先頭に“５５５ｈ”，“２ＡＡｈ”，“５５５ｈ”，“ｘｘｘｈ”及び、“ＡＡｈ”，“５５ｈ”，“２０ｈ”，“Ａ０ｈ”といった、通常の書き込みコマンドとは異なる連続書き込みコマンドをつけることにより設定される。このとき、連続書き込みコマンドがＣＵＩ７１においてデコードされて、昇圧回路の活性化信号ＦＡＳＴＥＮは連続書き込み終了コマンドが入るまで、“Ｈ”となる。活性化信号ＰＧＭＥＮは、通常の書き込みモードの場合と同様に、各書き込みコマンド入力毎に“Ｈ”になり、書き込み動作が終了すると“Ｌ”になる。一旦連続書き込みモードに設定されると、その後の各書き込み動作では、アドレス及びデータの前にそれぞれ、書き込みコマンドとなる“ｘｘｘｈ”，“Ａ０ｈ”をつけるだけで、２サイクルの入力で済む。
【００３１】
読み出し待機状態で次の書き込みコマンドと書き込むべきアドレス、データを入力することにより、以下書き込み動作（Ｐｒｏｇｒａｍ）とその後の読み出し待機（Ｒｅａｄ）を繰り返すことができるのは通常の書き込みモードと変わらない。但し、連続書き込みモードでは、その間、活性化信号ＦＡＳＴＥＮによって書き込み用昇圧回路８１は非活性に戻ることなく、活性状態を保つ。そして、図７（ｂ）に示すように、予め定められた連続書き込み終了コマンドを入力することにより、活性化信号ＦＡＳＴＥＮは“Ｌ”になり、書き込み用昇圧回路８１も非活性になって、連続書き込みモードが終了する。
【００３２】
図８は、この実施の形態における自動書き込み動作のＷＳＭ７２による制御の状態遷移図を示している。この状態遷移は、通常の書き込みモードと連続書き込みモードの間で変わりはない。即ち、初期状態（Ｒｅａｄ）（Ｓ１）で書き込みコマンドが入力されると、まず書き込み禁止（プロテクト）がかかっているか否かが判断される（Ｓ２）。プロテクト状態の場合には終了動作（Ｓ７）となる。プロテクト状態でない場合に昇圧電源回路の昇圧動作が開始され（Ｓ３）、書き込み電圧ＶＰＧＭがワード線に与えられて書き込みが行われる（Ｓ４）。書き込み動作が終わると、ベリファイ読み出し用電圧ＶＰＶがワード線に与えられ（Ｓ５）、ベリファイ判定がなされる（Ｓ６）。書き込み不十分の場合には、再度書き込み電圧ＶＰＧＭを発生して書き込みが繰り返される。書き込み十分と判定されると、書き込みは終了し（Ｓ７）、チップは初期状態（Ｓ１）にセットされる。
【００３３】
この実施の形態によると、次のような効果が得られる。まず大量のデータ書き換えを行う場合を考えると、通常の書き込みモードでは各アドレス指定毎に昇圧動作を行う必要があるため、昇圧回路のオンオフによる電力損失が大きい。これに対して、連続書き込みモードを設定すれば、その連続書き込み動作の間、昇圧回路をオンのまま保持するため、消費電力の削減が可能になる。
【００３４】
また、連続書き込みモードの場合には、書き込み用昇圧回路８１は常時オンしているから、２回目以降の書き込み時には昇圧回路の出力安定化に要する待機時間をスキップすることができる。この様子は、図５及び図６に示している。即ち、図５に示すように、通常の書き込みモードでは、各書き込み動作毎に、昇圧回路の安定化の待機時間Δを必要とするため、各サイクルで書き込み高電圧ＶPGMの印加時間幅Ｔが同じだけ必要になる。これに対して連続書き込みモードでは、図６に示すように、最初の書き込み時に時間Ｔを必要とするが、２回目以降に高電圧ＶPGMの印加に必要な時間はＴ−Δとなる。
更に連続書き込みモード中は、２サイクルで書き込み制御が行われるため、ＣＰＵの占有時間が通常の書き込みモードに比べて緩和される。
【００３５】
図９は、１回の書き込みでベリファイをパスしたときのタイムテーブルを、通常の書き込みモードと連続書き込みモードの場合を比較して示している。上述したように、連続書き込みモードでは、昇圧回路安定化のための待機時間のスキップによる時間短縮が図られるが、１アドレスの書き込みでは通常の書き込みモードの場合と比較してその差はせいぜい１μｓ程度である。しかし、多数アドレスの書き込みを行った場合には、時間短縮の効果は大きくなる。例えば、２バイト単位で６４ｋバイトの書き込みを行う場合には、通常の書き込みモードに比べて、連続書き込みモードに設定することにより３．２ｍｓの時間短縮になる。
【００３６】
上記実施の形態では、通常の書き込みコマンドとは別に、連続書き込みコマンドと連続書き込み終了コマンドの入力を必要とした。連続書き込みモードでは、高電圧用昇圧回路が常時動作しているため、連続書き込みモードに設定しながら、実際には書き込みを行わずに読み出し動作のみ繰り返すと無駄に電力を消費することになる。
その対策として、書き込み動作終了後に直ちに初期状態（読み出し待機状態）に戻さずに、一定時間昇圧回路を活性に保持したままでアクセス可能とする、“疑似的レディー状態”を設定することが有効である。
【００３７】
図１０は、その様な実施の形態での状態遷移図を、先の実施の形態の図８に対応させて示している。ＷＳＭ７２の構成は先の実施の形態と変わらないが、図１０のような状態遷移を制御するように予めプログラミングされる。図１０に示したように、書き込みベリファイによりＯＫが出た後、直ちに終了動作（Ｓ７）に戻さずに、疑似レディー状態（Ｓ８）にする。この疑似的レディー状態では、内部クロックを発生するクロックオシレータ４２も書き込み用昇圧回路８１も活性状態を保つようにする。但し、チップ外部にはＲｅａｄｙ信号を出し、書き込みコマンド受け付け可能である。
【００３８】
この疑似的レディー状態で一定時間内に次の書き込みコマンドが入力されると、終了動作（Ｓ７）に戻ることなく、プロテクトチェックを行い（Ｓ２）、次の書き込みシーケンスを開始する。このときオシレータ４１は既に活性にあるから、図７に示した発振クロック安定化のために必要なダミーサイクルは不要になる。また書き込み用昇圧回路も活性であるため、昇圧回路出力安定化のための待機時間も必要がない。
一方、疑似的レディー状態（Ｓ８）で一定時間書き込みコマンドの入力がない場合には、タイマ４２がタイムアウトを出力し、書き込み動作を終了して初期状態に戻るようにする。そしてこのときＷＳＭ７２も書き込み用昇圧回路８１も非活性になるようにする。
【００３９】
この様に擬似的レディー状態の設定とその時間監視により、書き込み用昇圧回路の活性，非活性を制御すれば、擬似的レディー状態に設定された一定時間内に書き込みコマンドとアドレス及びデータを入力することにより、先の実施の形態と同様に書き込み用昇圧回路を活性に保ったままの実質的な連続書き込みモードが得られる。この場合、連続書き込み終了コマンドを入力することなく、タイムアウトにより自動的に昇圧回路は非活性になって、初期状態に戻る。
【００４０】
この実施の形態の場合、書き込み用昇圧回路８１の活性化信号は、先の実施の形態において書き込みコマンドに同期して発生させる活性化信号ＰＧＭＥＮを用いて、図１１のような回路で活性化信号ＦＡＳＴＥＮを生成すればよい。即ち、ＮＯＲゲート１０１の一方の入力端子に活性化信号ＰＧＭＥＮを入力し、これを遅延素子１０３により一定時間τだけ遅延して他方の入力端子に入れる。このＮＯＲゲート１０１の出力をインバータ１０２で反転すれば、活性化信号ＰＧＭＥＮの後端をτだけ伸ばした活性化信号ＦＡＳＴＥＮを得ることができる。この活性化信号ＦＡＳＴＥＮを書き込み用昇圧回路８１の活性化端子に入れる。
【００４１】
図１２は、この昇圧回路活性化回路の動作波形と内部状態を示している。書き込みコマンド入力により発生される活性化信号ＰＧＭＥＮが“Ｌ”になって疑似的レディー状態になる。その疑似的レディー状態の時間がτを越えないうちに次の書き込みコマンドが入力されれば、活性化信号ＦＡＳＴＥＮは“Ｈ”の状態が維持され、書き込み用昇圧回路を活性に保ったまま次の書き込みが実行される。擬似的レディ状態で時間τが経過するまで次の書き込みコマンドの入力がない場合には、活性化信号ＦＡＳＴＥＮが“Ｌ”となり、書き込み用昇圧回路は非活性になる。またこのときタイムアウトにより前述のようにチップは初期状態に戻る。
【００４２】
この実施の形態によると、書き込み用昇圧回路が活性状態のまま長時間保持されることはない。従って、先の実施の形態のように連続書き込みモードを設定しながら書き込みを行わない場合のように無駄に電力を消費することがない。そして、書き込むべきアドレス、データを連続的に書き込みコマンドと共に与えれば、書き込み用昇圧回路を連続して活性状態に保つ、先の実施の形態の連続書き込みモードと実質的に同じ連続書き込みモードが得られ、消費電力低減が図られる。また多くのデータ書き換えを行う場合に時間短縮が図られることも、先の連続書き込みモードと同様である。
【００４３】
この発明は上記実施の形態に限られない。例えば実施の形態ではＮＯＲ型ＥＥＰＲＯＭを説明したが、昇圧電源回路を必要とする他のメモリ、例えばＮＡＮＤ型ＥＥＰＲＯＭ、ＤＲＡＭ、ＳＲＡＭ、ＦＲＡＭであっても、１回の書き込みデータビット数がＩ／Ｏ端子数によってセルアレイのビット線数に比べて大きく制限されている形式の場合には、この発明を適用して有効である。
【００４４】
【発明の効果】
以上述べたようにこの発明によれば、ランダムに入力される複数アドレスに対する書き込み等について昇圧電源回路のオンオフ切り替えを行わない連続動作モードを設定することにより、昇圧電源回路の消費電力低減が図られる。２回目の書き込み以降には昇圧回路出力安定化のための待機時間をスキップすることができ、多くのデータ書き換えを行う場合に書き込み時間の短縮が図られる。
【図面の簡単な説明】
【図１】この発明の実施の形態によるＥＥＰＲＯＭのブロック構成を示す図である。
【図２】同実施の形態のメモリセルアレイの等価回路を示す図である。
【図３】同実施の形態の昇圧電源回路とレギュレータの構成を示す図である。
【図４】同実施の形態のＷＳＭの構成を示す図である。
【図５】同実施の形態の通常の書き込みモードの動作タイミング図である。
【図６】同実施の形態の連続書き込みモードの動作タイミング図である。
【図７】同実施の形態の書き込みコマンド及び連続書き込みコマンドの例を示す図である。
【図８】同実施の形態の状態遷移図である。
【図９】同実施の形態の通常の書き込みモードと連続書き込みモードのタイムテーブルを示す図である。
【図１０】別の実施の形態による状態遷移図である。
【図１１】同実施の形態における昇圧回路の活性化回路の構成を示す図である。
【図１２】同活性化回路の動作タイミング図である。
【符号の説明】
１…メモリセルアレイ、２…ロウデコーダ、３…カラムデコーダ、４…カラムゲート、５…センスアンプ、６…アドレス／データバッファ、７…制御回路、７１…ＣＵＩ、７２…ＷＳＭ、８…昇圧電源回路、８１…書き込み／消去用昇圧回路、８２…読み出し用昇圧回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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