(57)【特許請求の範囲】
【請求項１】
第１のゲート及び第１の電流経路を有する第１のＭＯＳトランジスタと、
第２のゲート及び第２の電流経路を有し、前記第１のＭＯＳトランジスタの第１の電流経路の一端の電位が前記第２のゲートに供給される第２のＭＯＳトランジスタと、
第３のゲート及び第３の電流経路を有し、前記第２のＭＯＳトランジスタの第２の電流経路の一端の電位が前記第３のゲートに供給される第３のＭＯＳトランジスタとを具備し、
前記第１のＭＯＳトランジスタの第１の電流経路の他端に第１の電位を供給し、前記第２のＭＯＳトランジスタの第２のゲートをチャージした後、前記第２のＭＯＳトランジスタを導通状態にし、前記第２のＭＯＳトランジスタの第２のゲートをフローティング状態にし、
前記第２のゲートがチャージされた第２のＭＯＳトランジスタの第２の電流経路の他端に前記第１の電位よりも高い第２の電位を供給し、前記第３のＭＯＳトランジスタの第３のゲートをチャージし、
前記第１のＭＯＳトランジスタの第１の電流経路の他端に前記第１の電位と等しいか若しくは低い第３の電位を供給し、前記第２のＭＯＳトランジスタの第２のゲートをディスチャージし、前記第２のＭＯＳトランジスタを非導通状態として前記第３のＭＯＳトランジスタの第３のゲートをフローティング状態にし、前記第３のＭＯＳトランジスタの第３の電流経路の一端を昇圧電位にすることを特徴とする半導体集積回路。
【請求項２】
第１のゲート及び第１の電流経路を有する第１のＭＯＳトランジスタと、
第２のゲート及び第２の電流経路を有し、前記第１のＭＯＳトランジスタの第１の電流経路の一端の電位が前記第２のゲートに供給される第２のＭＯＳトランジスタと、
第３のゲート及び第３の電流経路を有し、前記第２のＭＯＳトランジスタの第２の電流経路の一端の電位が前記第３のゲートに供給される第３のＭＯＳトランジスタと、
第４のゲート及び第４の電流経路を有し、前記第３のＭＯＳトランジスタの第３の電流経路の一端の電位が前記第４のゲートに供給される第４のＭＯＳトランジスタとを具備し、
前記第１のＭＯＳトランジスタの第１の電流経路の他端に第１の電位を供給し、前記第２のＭＯＳトランジスタの第２のゲートをチャージした後、前記第２のＭＯＳトランジスタを導通状態にし、前記第２のＭＯＳトランジスタの第２のゲートをフローティング状態にし、
前記第２のゲートがチャージされた第２のＭＯＳトランジスタの第２の電流経路の他端に前記第１の電位よりも高い第２の電位を供給し、前記第３のＭＯＳトランジスタの第３のゲートをチャージし、
前記第３のゲートがチャージされた第３のＭＯＳトランジスタの第３の電流経路の他端に前記第２の電位を供給し、前記第４のＭＯＳトランジスタの第４のゲートをチャージし、前記第４のＭＯＳトランジスタの第４のゲートをフローティング状態にして前記第４のＭＯＳトランジスタの第４の電流経路の一端を昇圧電位にすることを特徴とする半導体集積回路。
【請求項３】
第１のゲート及び第１の電流経路を有する第１のＭＯＳトランジスタと、
第２のゲート及び第２の電流経路を有し、前記第１のＭＯＳトランジスタの第１の電流経路の一端の電位が前記第２のゲートに供給される第２のＭＯＳトランジスタと、
第３のゲート及び第３の電流経路を有し、前記第２のＭＯＳトランジスタの第２の電流経路の一端の電位が前記第３のゲートに供給される第３のＭＯＳトランジスタと、
前記第２のＭＯＳトランジスタの第２のゲートと第２の電流経路の他端との間に接続された第１のキャパシタと、
を具備することを特徴とする半導体集積回路。
【請求項４】
前記第１のＭＯＳトランジスタの第１の電流経路の他端に第１の電位を供給し、前記第２のＭＯＳトランジスタの第２のゲートをチャージした後、前記第２のＭＯＳトランジスタを導通状態にし、前記第２のＭＯＳトランジスタの第２のゲートをフローティング状態にし、
前記第２のゲートがチャージされた第２のＭＯＳトランジスタの第２の電流経路の他端に前記第１の電位よりも高い第２の電位を供給し、前記第３のＭＯＳトランジスタの第３のゲートをチャージし、
前記第１のＭＯＳトランジスタの第１の電流経路の他端に前記第１の電位と等しいか若しくは低い第３の電位を供給し、前記第２のＭＯＳトランジスタの第２のゲートをディスチャージし、前記第２のＭＯＳトランジスタを非導通状態として前記第３のＭＯＳトランジスタの第３のゲートをフローティング状態にし、前記第３のＭＯＳトランジスタの第３の電流経路の一端を昇圧電位にすることを特徴とする請求項３に記載の半導体集積回路。
【請求項５】
前記第１のＭＯＳトランジスタの第１の電流経路の他端に第１の電位を供給し、前記第２のＭＯＳトランジスタの第２のゲートをチャージした後、前記第２のＭＯＳトランジスタを導通状態にし、前記第２のＭＯＳトランジスタの第２のゲートをフローティング状態にし、
前記第２のゲートがチャージされた第２のＭＯＳトランジスタの第２の電流経路の他端に前記第１の電位よりも高い第２の電位を供給し、前記第３のＭＯＳトランジスタの第３のゲートをチャージし、
前記第１のＭＯＳトランジスタの第１の電流経路の他端に前記第１の電位と等しいか若しくは低い第３の電位を供給し、前記第２のＭＯＳトランジスタの第２のゲートをディスチャージし、前記第２のＭＯＳトランジスタを非導通状態として前記第３のＭＯＳトランジスタの第３のゲートをフローティング状態にし、前記第３のＭＯＳトランジスタの第３の電流経路の一端を前記第１の電位よりも低い第４の電位に維持することを特徴とする請求項３に記載の半導体集積回路。
【請求項６】
第１のゲート及び第１の電流経路を有する第１のＭＯＳトランジスタと、
第２のゲート及び第２の電流経路を有し、前記第１のＭＯＳトランジスタの第１の電流経路の一端の電位が前記第２のゲートに供給される第２のＭＯＳトランジスタと、
第３のゲート及び第３の電流経路を有し、前記第２のＭＯＳトランジスタの第２の電流経路の一端の電位が前記第３のゲートに供給される第３のＭＯＳトランジスタと、
前記第２のＭＯＳトランジスタの第２のゲートと第２の電流経路の他端との間に接続された第１のキャパシタと、
前記第３のＭＯＳトランジスタの第３のゲートと第３の電流経路との間に接続された第２のキャパシタと、
を具備することを特徴とする半導体集積回路。
【請求項７】
前記第１のＭＯＳトランジスタの第１の電流経路の他端に第１の電位を供給し、前記第２のＭＯＳトランジスタの第２のゲートをチャージした後、前記第２のＭＯＳトランジスタを導通状態にし、前記第２のＭＯＳトランジスタの第２のゲートをフローティング状態にし、
前記第２のゲートがチャージされた第２のＭＯＳトランジスタの第２の電流経路の他端に前記第１の電位よりも高い第２の電位を供給し、前記第３のＭＯＳトランジスタの第３のゲートをチャージし、
前記第１のＭＯＳトランジスタの第１の電流経路の他端に前記第１の電位と等しいか若しくは低い第３の電位を供給し、前記第２のＭＯＳトランジスタの第２のゲートをディスチャージし、前記第２のＭＯＳトランジスタを非導通状態として前記第３のＭＯＳトランジスタの第３のゲートをフローティング状態にし、前記第３のＭＯＳトランジスタの第３の電流経路の一端を昇圧電位にすることを特徴とする請求項６に記載の半導体集積回路。
【請求項８】
前記第１のＭＯＳトランジスタの第１の電流経路の他端に第１の電位を供給し、前記第２のＭＯＳトランジスタの第２のゲートをチャージした後、前記第２のＭＯＳトランジスタを導通状態にし、前記第２のＭＯＳトランジスタの第２のゲートをフローティング状態にし、
前記第２のゲートがチャージされた第２のＭＯＳトランジスタの第２の電流経路の他端に前記第１の電位よりも高い第２の電位を供給し、前記第３のＭＯＳトランジスタの第３のゲートをチャージし、
前記第１のＭＯＳトランジスタの第１の電流経路の他端に前記第１の電位と等しいか若しくは低い第３の電位を供給し、前記第２のＭＯＳトランジスタの第２のゲートをディスチャージし、前記第２のＭＯＳトランジスタを非導通状態として前記第３のＭＯＳトランジスタの第３のゲートをフローティング状態にし、前記第３のＭＯＳトランジスタの第３の電流経路の一端を前記第１の電位よりも低い第４の電位に維持することを特徴とする請求項６に記載の半導体集積回路。
【請求項９】
前記第１のキャパシタは、負のしきい値電圧を持つＭＯＳトランジスタの電流経路の一端と他端が短絡されて形成されていることを特徴とする請求項３に記載の半導体集積回路。
【請求項１０】
前記第１、第２のキャパシタは、負のしきい値電圧を持つＭＯＳトランジスタの電流経路の一端と他端が短絡されて形成されていることを特徴とする請求項６に記載の半導体集積回路。
【請求項１１】
前記第２のＭＯＳトランジスタのゲート電位の上限を制限する第５のＭＯＳトランジスタをさらに具備することを特徴とする請求項３乃至１０のいずれか１つに記載の半導体集積回路。
【請求項１２】
前記第５のＭＯＳトランジスタの第５のゲート及び第５の電流経路の一端には前記第２のＭＯＳトランジスタの第２のゲートが接続され、前記第５のＭＯＳトランジスタの第５の電流経路の他端には第２の電位以下の電位が供給されることを特徴とする請求項１１に記載の半導体集積回路。
【請求項１３】
前記第３のＭＯＳトランジスタのゲート電位の上限を制限する第６のＭＯＳトランジスタをさらに具備することを特徴とする請求項１乃至１２のいずれか１つに記載の半導体集積回路。
【請求項１４】
前記第６のＭＯＳトランジスタの第６のゲート及び第６の電流経路の一端には前記第３のＭＯＳトランジスタの第３のゲートの電位が供給され、前記第６のＭＯＳトランジスタの第６の電流経路の他端には第５の電位が供給されることを特徴とする請求項１３に記載の半導体集積回路。
【請求項１５】
第７のゲート及び第７の電流経路を有し、前記第７の電流経路の一端に前記第１のＭＯＳトランジスタの第１の電流経路の他端の電位が供給され、前記第７の電流経路の他端に前記第３のＭＯＳトランジスタの第３のゲートが接続される第７のＭＯＳトランジスタをさらに具備し、
前記第７のＭＯＳトランジスタの第７の電流経路の一端と他端間を非導通状態とし、前記第３のＭＯＳトランジスタの第３のゲートをチャージした後、
前記第７のＭＯＳトランジスタの第７の電流経路の一端に前記第３の電位が供給されている場合は、前記第７のＭＯＳトランジスタの第７の電流経路の一端と他端間を導通状態として前記第３のＭＯＳトランジスタの第３のゲートをディスチャージし、
前記第７のＭＯＳトランジスタの第７の電流経路の一端に前記第１の電位が供給されている場合は、前記第７のＭＯＳトランジスタの第７の電流経路の一端と他端間を非導通状態とすることを特徴とする請求項３または６に記載の半導体集積回路。
【請求項１６】
前記第１のＭＯＳトランジスタは、負のしきい値電圧を持つデプレッション型のトランジスタであることを特徴とする請求項１乃至１５のいずれか１つに記載の半導体集積回路。
【請求項１７】
メモリセルトランジスタのゲートに電位を供給するワード線をさらに具備し、
前記第３のＭＯＳトランジスタの第３の電流経路の一端に供給される第６の電位は、前記メモリセルトランジスタのゲートに供給されることを特徴とする請求項１乃至１６のいずれか１つに記載の半導体集積回路。
【請求項１８】
メモリセルトランジスタのゲートに電位を供給する複数のワード線をさらに具備し、
前記第２のＭＯＳトランジスタの第２の電流経路の一端には複数の前記第３のＭＯＳトランジスタの各々の第３のゲートが接続され、これら第３のＭＯＳトランジスタの各々の第３の電流経路の一端には前記メモリセルトランジスタの選択場所を示すアドレス信号をデコードした信号が供給され、前記第３のＭＯＳトランジスタの各々の第３の電流経路の他端には各々の前記ワード線が接続されていることを特徴とする請求項１乃至１６のいずれか１つに記載の半導体集積回路。
【請求項１９】
前記第１のＭＯＳトランジスタの第１の電流経路の他端に供給される電位は前記メモリセルトランジスタの選択場所を示すアドレス信号をデコードした信号であることを特徴とする請求項１７または１８に記載の半導体集積回路。
【請求項２０】
前記メモリセルトランジスタは、不揮発性のメモリセルトランジスタであることを特徴とする請求項１７乃至１９のいずれか１つに記載の半導体集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、ｎチャネルＭＯＳトランジスタを用いた電圧変換回路に関し、特に不揮発性半導体メモリのローデコーダに利用されるものである。
【０００２】
【従来の技術】
以下に従来の不揮発性半導体メモリのローデコーダについて説明する。
【０００３】
図１３は、従来の不揮発性半導体メモリにおける一例のローデコーダの回路図である。図１４は、前記ローデコーダの動作時のタイミングチャートである。図１３に示すローデコーダにて、ワード線Ｗ１−０〜Ｗ１−１５のうちの１本のワード線を高電圧Ｖppにすることにより、メモリセルに書き込みを行う場合を説明する。ここでは、ワード線Ｗ１−０を選択し、高電圧Ｖppにするものとする。なお、ワード線Ｗ１−１６〜Ｗ１−３１は、非選択のワード線群である。
【０００４】
ワード線Ｗ１−０〜Ｗ１−１５を有する選択ブロック（図１３の上段参照）では、ワード線Ｗ１−０を選択する場合、ＡＮＤ回路Ｄ３１の出力は電源電圧Ｖddとなり、ｎチャネルＭＯＳトランジスタ（以下ｎＭＯＳトランジスタ）ＴＲ３１はデプレッション型のトランジスタでオンしているため、図１４に示すように、ノードＢ０は最初Ｖddに充電される。その後、ノードＡに０Ｖを印加すると、ｎＭＯＳトランジスタＴＲ３１はカットオフされ、ノードＢ０はＶddのまま保持される。
【０００５】
ノードＣは、ノードＢ０が電源電圧ＶddであるためｎＭＯＳトランジスタＴＲ３２がオンしていることから、このｎＭＯＳトランジスタＴＲ３２のドレインに印加される高電圧Ｖppにより充電される。このとき、ノードＣは、ノードＢ０の電圧Ｖ（Ｂ０）からｎＭＯＳトランジスタＴＲ３２のしきい値電圧Ｖｔを引いた電圧まで充電される。
【０００６】
信号φは発振器の出力であり、図１４に示すような発振信号φがキャパシタＣ３１の一端に入力される。また、ｎＭＯＳトランジスタＴＲ３３はオンしているため、ノードＣの電荷がノードＢ０へと流れ、ノードＢ０の電位は上昇する。前述のように動作しノードＣの電荷がノードＢ０へと流れる場合の条件は、ノードＣの電位をＶ（Ｃ）、ノードＢ０の電位をＶ（Ｂ０）、ｎＭＯＳトランジスタＴＲ３２、ＴＲ３３のしきい値電圧をＶｔとすると次のようになる。
【０００７】
Ｖ（Ｃ）＋Ｖdd−Ｖｔ＞Ｖ（Ｂ０）
Ｖ（Ｂ０）−Ｖｔ＋Ｖdd−Ｖｔ＞Ｖ（Ｂ０）
したがって、Ｖdd＞２Ｖｔ
この条件、Ｖdd＞２Ｖｔが満たされるならば、ノードＢ０の電位はＶpp−Ｖｔ＋Ｖddまで上昇する。このノードＢ０の電位はトランジスタＴＲＷ０のゲートに入力され、ｎＭＯＳトランジスタＴＲＷ０がオンする。ここで、入力信号ＲＡ０がＶppまで上昇すれば、ｎＭＯＳトランジスタＴＲＷ０がオンしているため、ワード線Ｗ１−０の電位は高電圧Ｖppとなる。
【０００８】
なお、ワード線Ｗ１−１６〜Ｗ１−３１を有する非選択ブロック（図１３の下段参照）では、ＡＮＤ回路Ｄ３１の出力は０Ｖとなり、ｎＭＯＳトランジスタＴＲ３１がオンしているため、ノードＢ１の電位は０Ｖになる。この場合、入力信号ＲＡ０がＶppまで上昇しても、ノードＢ１の電位はこれを通すのに充分な電位になっておらず、ワード線Ｗ１−１６〜Ｗ１−３１Ｗ１−０が高電圧Ｖppとなることはない。
【０００９】
【発明が解決しようとする課題】
しかしながら、図１３に示したローデコーダでは、不揮発性半導体メモリが大容量化するにつれて、そのローデコーダの数が増加するため、発振信号φの駆動する負荷が非常に大きくなってくる。発振信号φが十分に振幅しないと、ノードＢ０の電位が上昇せず、ワード線を適正な電位にすることができない。したがって、図１３に示したローデコーダは、大容量化に適していない。
【００１０】
また、図１３に示したローデコーダでは、前述したように電源電圧Ｖddの下限値はＶdd＞２Ｖｔで制限される。ノードＢ０を高い電圧にしようとすると、しきい値電圧Ｖｔは基板バイアス効果で高くなるため、Ｖddを下げるのはいよいよ苦しくなる。したがって、図１３に示したローデコーダは、電源電圧Ｖddの低電圧化に対応できない。また、キャパシタを設けなければならないため、大きな回路面積を必要とする。さらに、発振信号を用いるため、消費電力が大きくなる。
【００１１】
前述の課題を対策したものとして、図１５に示すようなローデコーダがある。
【００１２】
図１５は、従来の不揮発性半導体メモリにおける別例のローデコーダの回路図である。なお、図１５は、選択するワード線が存在する選択ブロックのみを示し、選択するワード線が存在しない非選択ブロックは示していない。図１６は、前記ローデコーダの動作時のタイミングチャートである。
【００１３】
ワード線Ｗ１−０を選択する場合、ＡＮＤ回路Ｄ３１の出力は電源電圧Ｖddとなり、ｎＭＯＳトランジスタＴＲ４１、ＴＲ４２はそれぞれのゲートにＶddが印加されてオンしているため、図１６に示すように、ノードＤ、ＥはＶdd−Ｖｔに充電される。そして、入力信号ＲＡ０を０Ｖから高電圧Ｖppに持ち上げる。すると、ｎＭＯＳトランジスタＴＲＷ０のゲート電位はチャネルとの容量結合で持ち上がっているため、高電圧Ｖppがワード線Ｗ１−０に転送される。入力信号ＲＡ１〜ＲＡ１５は０Ｖのままであるため、ワード線Ｗ１−１〜Ｗ１−１５も０Ｖのままである。なお、非選択ブロックは図示していないが、ＡＮＤ回路Ｄ３１の出力が０Ｖであるため、ノードＤ、Ｅが充電されることはなく、入力信号ＲＡ０〜ＲＡ１５〜がワード線Ｗ１−１６〜Ｗ１−３１に転送されることはない。
【００１４】
このように構成されたローデコーダでは、発振信号φ及びキャパシタが必要なく、さらに電源電圧Ｖddの下限値はＶdd＞Ｖｔであればよい。しかし、図１５に示したこのローデコーダでは、ワード線１本に１個のｎＭＯＳトランジスタＴＲ４１あるいはｎＭＯＳトランジスタＴＲ４２を必要とするため、回路面積が著しく大きくなる。さらに、不揮発性半導体メモリでは、前記ｎＭＯＳトランジスタＴＲ４１あるいはＴＲ４２に高電圧がかかるため、これらｎＭＯＳトランジスタは通常のトランジスタより大きな回路面積を必要とする。
【００１５】
また、図１７に示すようなローデコーダでは、前記ｎＭＯＳトランジスタを共通の１個にして回路面積の増大を防止できるが、この場合にはブート効率が著しく低下してしまう。
【００１６】
そこでこの発明は、前記課題に鑑みてなされたものであり、不揮発性半導体メモリにおける大容量化、低電圧化に適しており、消費電力も低減することができるローデコーダを有する半導体集積回路を提供することを目的とする。
【００１７】
【課題を解決するための手段】
前記目的を達成するために、この発明に係る半導体集積回路は、第１のゲート及び第１の電流経路を有する第１のＭＯＳトランジスタと、第２のゲート及び第２の電流経路を有し、前記第１のＭＯＳトランジスタの第１の電流経路の一端の電位が前記第２のゲートに供給される第２のＭＯＳトランジスタと、第３のゲート及び第３の電流経路を有し、前記第２のＭＯＳトランジスタの第２の電流経路の一端の電位が前記第３のゲートに供給される第３のＭＯＳトランジスタとを具備し、前記第１のＭＯＳトランジスタの第１の電流経路の他端に第１の電位を供給して、前記第２のＭＯＳトランジスタの第２のゲートをチャージした後、前記第２のＭＯＳトランジスタを導通状態にし、前記第２のＭＯＳトランジスタの第２のゲートをフローティング状態にし、前記第２のゲートがチャージされた第２のＭＯＳトランジスタの第２の電流経路の他端に前記第１の電位よりも高い第２の電位を供給して、前記第３のＭＯＳトランジスタの第３のゲートをチャージし、前記第１のＭＯＳトランジスタの第１の電流経路の他端に前記第１の電位と等しいか若しくは低い第３の電位を供給して、前記第２のＭＯＳトランジスタの第２のゲートをディスチャージし、前記第２のＭＯＳトランジスタを非導通状態にして前記第３のＭＯＳトランジスタの第３のゲートをフローティング状態にし、前記第３のＭＯＳトランジスタの第３の電流経路の一端を昇圧電位にすることを特徴とする。
【００１８】
また、この発明に係る半導体集積回路は、第１のゲート及び第１の電流経路を有する第１のＭＯＳトランジスタと、第２のゲート及び第２の電流経路を有し、前記第１のＭＯＳトランジスタの第１の電流経路の一端の電位が前記第２のゲートに供給される第２のＭＯＳトランジスタと、第３のゲート及び第３の電流経路を有し、前記第２のＭＯＳトランジスタの第２の電流経路の一端の電位が前記第３のゲートに供給される第３のＭＯＳトランジスタと、第４のゲート及び第４の電流経路を有し、前記第３のＭＯＳトランジスタの第３の電流経路の一端の電位が前記第４のゲートに供給される第４のＭＯＳトランジスタとを具備し、前記第１のＭＯＳトランジスタの第１の電流経路の他端に第１の電位を供給して、前記第２のＭＯＳトランジスタの第２のゲートをチャージした後、前記第２のＭＯＳトランジスタを導通状態にし、前記第２のＭＯＳトランジスタの第２のゲートをフローティング状態にし、前記第２のゲートがチャージされた第２のＭＯＳトランジスタの第２の電流経路の他端に前記第１の電位よりも高い第２の電位を供給して、前記第３のＭＯＳトランジスタの第３のゲートをチャージし、前記第３のゲートがチャージされた第３のＭＯＳトランジスタの第３の電流経路の他端に前記第２の電位を供給して、前記第４のＭＯＳトランジスタの第４のゲートをチャージし、前記第４のＭＯＳトランジスタの第４のゲートをフローティング状態にして前記第４のＭＯＳトランジスタの第４の電流経路の一端を昇圧電位にすることを特徴とする。
【００１９】
また、この発明に係る半導体集積回路は、第１のゲート及び第１の電流経路を有する第１のＭＯＳトランジスタと、第２のゲート及び第２の電流経路を有し、前記第１のＭＯＳトランジスタの第１の電流経路の一端の電位が前記第２のゲートに供給される第２のＭＯＳトランジスタと、第３のゲート及び第３の電流経路を有し、前記第２のＭＯＳトランジスタの第２の電流経路の一端の電位が前記第３のゲートに供給される第３のＭＯＳトランジスタと、前記第２のＭＯＳトランジスタの第２のゲートと第２の電流経路の他端との間に接続された第１のキャパシタとを具備し、前記第１のＭＯＳトランジスタの第１の電流経路の他端に第１の電位を供給して、前記第２のＭＯＳトランジスタの第２のゲートをチャージした後、前記第２のＭＯＳトランジスタを導通状態にし、前記第２のＭＯＳトランジスタの第２のゲートをフローティング状態にし、前記第２のゲートがチャージされた第２のＭＯＳトランジスタの第２の電流経路の他端に前記第１の電位よりも高い第２の電位を供給して、前記第３のＭＯＳトランジスタの第３のゲートをチャージし、前記第１のＭＯＳトランジスタの第１の電流経路の他端に前記第１の電位と等しいか若しくは低い第３の電位を供給して、前記第２のＭＯＳトランジスタの第２のゲートをディスチャージし、前記第２のＭＯＳトランジスタを非導通状態として前記第３のＭＯＳトランジスタの第３のゲートをフローティング状態にし、前記第３のＭＯＳトランジスタの第３の電流経路の一端を昇圧電位にすることを特徴とする半導体集積回路。
【００２０】
また、この発明に係る半導体集積回路は、第１のゲート及び第１の電流経路を有する第１のＭＯＳトランジスタと、第２のゲート及び第２の電流経路を有し、前記第１のＭＯＳトランジスタの第１の電流経路の一端の電位が前記第２のゲートに供給される第２のＭＯＳトランジスタと、第３のゲート及び第３の電流経路を有し、前記第２のＭＯＳトランジスタの第２の電流経路の一端の電位が前記第３のゲートに供給される第３のＭＯＳトランジスタと、前記第２のＭＯＳトランジスタの第２のゲートと第２の電流経路の他端との間に接続された第１のキャパシタと、前記第３のＭＯＳトランジスタの第３のゲートと第３の電流経路の一端との間に接続された第２のキャパシタとを具備し、前記第１のＭＯＳトランジスタの第１の電流経路の他端に第１の電位を供給して、前記第２のＭＯＳトランジスタの第２のゲートをチャージした後、前記第２のＭＯＳトランジスタを導通状態にし、前記第２のＭＯＳトランジスタの第２のゲートをフローティング状態にし、前記第２のゲートがチャージされた第２のＭＯＳトランジスタの第２の電流経路の他端に前記第１の電位よりも高い第２の電位を供給して、前記第３のＭＯＳトランジスタの第３のゲートをチャージし、前記第１のＭＯＳトランジスタの第１の電流経路の他端に前記第１の電位と等しいか若しくは低い第３の電位を供給して、前記第２のＭＯＳトランジスタの第２のゲートをディスチャージし、前記第２のＭＯＳトランジスタを非導通状態にして前記第３のＭＯＳトランジスタの第３のゲートをフローティング状態にし、前記第３のＭＯＳトランジスタの第３の電流経路の一端を昇圧電位にすることを特徴とする。
【００２２】
【発明の実施の形態】
以下、図面を参照してこの発明の実施の形態について説明する。
【００２３】
［第１の実施の形態］
まず、この発明の第１の実施の形態の半導体集積回路について説明する。ここでは、不揮発性半導体メモリであるＮＡＮＤ型フラッシュメモリのローデコーダを例にとる。
【００２４】
図１（ａ）、（ｂ）は、第１の実施の形態のローデコーダの構成を示す回路図である。図１（ａ）は、選択するワード線が存在する選択ブロックを示し、図１（ｂ）は、選択するワード線が存在しない非選択ブロックを示している。このローデコーダの選択ブロックの回路構成は次のようになっている。
【００２５】
図１（ａ）に示すように、ノードＮ１は、ｎチャネルＭＯＳトランジスタ（以下ｎＭＯＳトランジスタ）ＴＲ１のゲートに接続され、ノードＮ２はｎＭＯＳトランジスタＴＲ１のドレインに接続される。このｎＭＯＳトランジスタＴＲ１のソース（ノードＮ３）は、ｎＭＯＳトランジスタＴＲ２のゲートに接続される。
【００２６】
前記ｎＭＯＳトランジスタＴＲ２のドレインには信号電圧Ｖ１が入力され、このｎＭＯＳトランジスタＴＲ２のソース（ノードＮ４）はワード線側のｎＭＯＳトランジスタＴＲＷ０〜ＴＲＷ１５のゲートにそれぞれ接続される。
【００２７】
入力信号ＲＡ０は、ワード線Ｗ１−０に接続されたｎＭＯＳトランジスタＴＲＷ０のドレインに入力され、入力信号ＲＡ１はワード線Ｗ１−１に接続されたｎＭＯＳトランジスタＴＲＷ１のドレインに入力される。同様に、入力信号ＲＡ２〜ＲＡ１５は、ワード線Ｗ１−２〜Ｗ１−１５にそれぞれ接続されたｎＭＯＳトランジスタＴＲＷ２〜ＴＲＷ１５のドレインにそれぞれ入力される。これらのワード線Ｗ１−０〜Ｗ１−１５には、メモリセルのゲートが接続されている（図１（ａ）にはメモリセルは図示していない）。
【００２８】
また、ローデコーダの非選択ブロックの回路構成は次のようになっている。
【００２９】
図１（ｂ）に示すように、前記選択ブロックと同様に、ノードＮ１は、ｎチャネルＭＯＳトランジスタ（以下ｎＭＯＳトランジスタ）ＴＲ１のゲートに接続され、ノードＮ２はｎＭＯＳトランジスタＴＲ１のドレインに接続される。このｎＭＯＳトランジスタＴＲ１のソース（ノードＮ３）は、ｎＭＯＳトランジスタＴＲ２のゲートに接続される。
【００３０】
前記ｎＭＯＳトランジスタＴＲ２のドレインには信号電圧Ｖ１が入力され、このｎＭＯＳトランジスタＴＲ２のソース（ノードＮ４）はワード線側のｎＭＯＳトランジスタＴＲＷ１６〜ＴＲＷ３１のゲートにそれぞれ接続される。
【００３１】
入力信号ＲＡ０は、ワード線Ｗ１−１６に接続されたｎＭＯＳトランジスタＴＲＷ１６のドレインに入力され、入力信号ＲＡ１はワード線Ｗ１−１７に接続されたｎＭＯＳトランジスタＴＲＷ１７のドレインに入力される。同様に、入力信号ＲＡ２〜ＲＡ１５は、ワード線Ｗ１−１８〜Ｗ１−３１にそれぞれ接続されたｎＭＯＳトランジスタＴＲＷ１８〜ＴＲＷ３１のドレインにそれぞれ入力される。これらのワード線Ｗ１−１６〜Ｗ１−３１には、メモリセルトランジスタのゲートが接続されている。
【００３２】
次に、前記第１の実施の形態のローデコーダの動作について説明する。
【００３３】
図２は、このローデコーダの動作時のタイミングチャートである。図１（ａ）、（ｂ）に示すローデコーダにて、ワード線Ｗ１−０〜Ｗ１−１５のうちの１本のワード線を高電圧Ｖppにすることにより、メモリセルに書き込みを行う場合を説明する。ここでは、ワード線Ｗ１−０を選択し、高電圧Ｖppにするものとする。なお、ワード線Ｗ１−１６〜Ｗ１−３１は、非選択のワード線群である。
【００３４】
図１（ａ）に示す選択ブロックにおいて、ノードＮ１には常に電源電圧Ｖddが入力されており、ｎＭＯＳトランジスタＴＲ１はオン状態にある。ノードＮ２には、電源電圧Ｖddのレベルで動作するデコード回路の出力部が接続されている。この選択ブロックでは、ワード線Ｗ１−０〜Ｗ１−１５のうちのいずれか（ここではワード線Ｗ１−０）が選択されるため、ノードＮ２にはＶddが入力される。
【００３５】
ノードＮ２にＶddが入力されると、ｎＭＯＳトランジスタＴＲ１を電流が流れ、ノードＮ３はＶdd−Ｖｔまで充電される。Ｖｔは、ｎＭＯＳトランジスタＴＲ１のしきい値電圧である。この充電が終了すると、ｎＭＯＳトランジスタＴＲ１はカットオフし、ノードＮ３はフローティング状態になる。
【００３６】
その後、信号電圧Ｖ１を０ＶからＶppまで上昇させる。なお、ここでは信号電圧Ｖ１を、書き込みワード線レベルと同じＶppまで上昇させている。ノードＮ３がＶdd−Ｖｔである場合、ｎＭＯＳトランジスタＴＲ２は、最初にオンしているので、ｎＭＯＳトランジスタＴＲ２のチャネル電位が０ＶからＶppまで変化するのに従って、ノードＮ３の電位はチャネルとの容量結合によりＶpp＋Ｖdd−Ｖｔまで上昇する。このとき、ｎＭＯＳトランジスタＴＲ２はオンしており、ノードＮ３の電位Ｖpp＋Ｖdd−ＶｔはＶpp−Ｖｔより高いため、ｎＭＯＳトランジスタＴＲ２でしきい値落ちすることはない。したがって、ノードＮ４の電位は、信号電圧Ｖ１の電位であるＶppまで充電される。
【００３７】
次に、ノードＮ２を０Ｖに設定する。すると、ノードＮ３もこれに従って０Ｖになり、ｎＭＯＳトランジスタＴＲ２はオフする。これにより、ノードＮ４がフローティング状態になる。
【００３８】
ノードＮ４がフローティング状態になった後、入力信号ＲＡ０をＶpp、ＲＡ１〜ＲＡ１５をＶpass（＜Ｖpp）まで上昇させると、ノードＮ４の電位はチャネルとの容量結合により図２に示すように、Ｖpppassまで上昇する。これによって、ｎＭＯＳトランジスタＴＲＷ０〜ＴＲＷ１５がオンし、入力信号ＲＡ０〜ＲＡ１５がワード線Ｗ１−０〜Ｗ１−１５にそれぞれ入力されて、ワード線Ｗ１−０〜Ｗ１−１５に所望の電位が供給される。ここで、Ｖpass＜Ｖpp＜Ｖpppassという関係を満たしている。
【００３９】
一方、図１（ｂ）に示す非選択ブロックにおいても、ノードＮ１には常に電源電圧Ｖddが入力されており、ｎＭＯＳトランジスタＴＲ１はオン状態にある。ノードＮ２には、電源電圧Ｖddのレベルで動作するデコード回路の出力部が接続されている。非選択ブロックでは、ノードＮ２に０Ｖが入力され、ｎＭＯＳトランジスタＴＲ１がオンしているため、ノードＮ３も０Ｖになる。このため、ｎＭＯＳトランジスタＴＲ２はオフになる。この場合、ｎＭＯＳトランジスタＴＲＷ１６〜ＴＲＷ３１はオンせず、入力信号ＲＡ０〜ＲＡ１５がワード線Ｗ１−１６〜Ｗ１−３１に入力されることはない。
【００４０】
このように構成された第１の実施の形態のローデコーダの効果を列記すると、次のようになる。
【００４１】
高電圧を転送するために、ｎＭＯＳトランジスタのゲートを昇圧するキャパシタが必要ないため、回路面積を低減できる。キャパシタが不要のため、キャパシタに入力する発振信号も必要ないので、大容量化に適しており、さらに消費電力も低減できる。また、高電圧を転送するためのゲート電位（ノードＮ４の電位）を発生するのに、電源電圧を直接使用していないので低電圧化に適している。
【００４２】
また、ｎＭＯＳトランジスタＴＲ１をオフするためにノードＮ１の電位のタイミング設定が必要ないため、回路を簡素化できる。さらに、このタイミングを取るための配線引き回しが必要ないため、回路面積を低減できる。さらに、余計なタイミングが必要ないので、高速化に適している。図１３、図１５に示した従来のローデコーダに比べて、構成に必要な素子数を少なくできるため、高集積化に適している。
【００４３】
また、不揮発性半導体メモリのデコーダをｎＭＯＳトランジスタだけで構成できるため、回路面積（チップサイズ）を小さくすることができるとともに、ｎＭＯＳトランジスタに比べて大きな容量を持つｐＭＯＳトランジスタを駆動しなくてよいため、消費電力を減らすことができる。また、不揮発性メモリでは、書き込みなどで高電圧をワード線に印加する必要があるが、この実施の形態を適用すれば容易に高電圧を転送することができる。さらに、高電圧を転送するためのゲート電位（ノードＮ４の電位）を発生する電圧変換部（ｎＭＯＳトランジスタＴＲ１、ＴＲ２等）を複数のワード線で共用できるため、回路面積（チップサイズ）を小さくすることができる。
【００４４】
以上説明したようにこの第１の実施の形態では、トランジスタのゲートを昇圧するキャパシタが必要なく、このキャパシタに入力する発振信号も必要ないため、大容量化に適したものとすることができると共に、消費電力の増大を防ぐことができる。さらに、高電圧を転送するためのゲート電位を発生させるのに、電源電圧Ｖddを直接使用していないため、電源電圧Ｖddの低電圧化に適したものとすることができる。
【００４５】
［第２の実施の形態］
次に、この発明の第２の実施の形態の半導体集積回路について説明する。
【００４６】
図３は、第２の実施の形態のローデコーダの構成を示す回路図である。図４は、このローデコーダの動作時のタイミングチャートである。このローデコーダは、図１に示した第１の実施の形態において、ｎＭＯＳトランジスタＴＲ１をデプレッション型（ノーマリーオン）のｎＭＯＳトランジスタＴＲ３に換えたものであり、その他は第１の実施の形態と同様である。なお、図３には、選択するワード線が存在する選択ブロックのみを示し、非選択ブロックについては省略している。
【００４７】
図３に示す選択ブロックにおいて、ｎＭＯＳトランジスタＴＲ３はデプレッション型のトランジスタであり、またノードＮ２には電源電圧Ｖddのレベルで動作するデコード回路の出力部が接続されている。選択ブロックでは、ワード線Ｗ１−０〜Ｗ１−１５のうちのいずれか（ここではワード線Ｗ１−０）が選択されるため、ノードＮ２にはＶddが入力される。
【００４８】
ノードＮ１及びノードＮ２にＶddが入力されると、ｎＭＯＳトランジスタＴＲ３がオンし、ノードＮ３はＶddまで充電される。この充電が終了した後、ノードＮ１に０Ｖを入力する。すると、ｎＭＯＳトランジスタＴＲ３はカットオフし、ノードＮ３はフローティング状態になる。
【００４９】
その後、信号電圧Ｖ１を０ＶからＶppまで上昇させる。なお、ここでは信号電圧Ｖ１を、書き込みワード線レベルと同じＶppまで上昇させている。ノードＮ３がＶddである場合、ｎＭＯＳトランジスタＴＲ２は最初オンしているので、ｎＭＯＳトランジスタＴＲ２のチャネル電位が０ＶからＶppまで変化するのに従って、ノードＮ３の電位はチャネルとの容量結合によりＶpp＋Ｖddまで上昇する。このとき、ｎＭＯＳトランジスタＴＲ２はオンしているので、ノードＮ４は信号電圧Ｖ１に従ってＶppまで充電される。
【００５０】
次に、ノードＮ２を０Ｖに設定する。すると、ノードＮ３もこれに従って０Ｖになり、ｎＭＯＳトランジスタＴＲ２はオフする。これにより、ノードＮ４がフローティング状態になる。
【００５１】
ノードＮ４がフローティング状態になった後、入力信号ＲＡ０をＶpp、ＲＡ１〜ＲＡ１５をＶpassまで上昇させると、ノードＮ４の電位はチャネルとの容量結合により図４に示すように、Ｖpppassまで上昇する。これによって、ｎＭＯＳトランジスタＴＲＷ０〜ＴＲＷ１５がオンし、入力信号ＲＡ０〜ＲＡ１５がワード線Ｗ１−０〜Ｗ１−１５にそれぞれ入力されて、ワード線Ｗ１−０〜Ｗ１−１５に所望の電位が供給される。
【００５２】
一方、図示しない非選択ブロックにおいても、ノードＮ１には常にｎＭＯＳトランジスタＴＲ３のしきい値電圧以上の電圧が入力されており、ｎＭＯＳトランジスタＴＲ３はオン状態にある。ノードＮ２には、電源電圧Ｖddのレベルで動作するデコード回路の出力部が接続されている。非選択ブロックでは、ノードＮ２に０Ｖが入力され、ｎＭＯＳトランジスタＴＲ３がオンしているため、ノードＮ３も０Ｖになる。このため、ｎＭＯＳトランジスタＴＲ２はオフになる。この場合、ｎＭＯＳトランジスタＴＲＷ１６〜ＴＲＷ３１はオンせず、入力信号ＲＡ０〜ＲＡ１５がワード線Ｗ１−１６〜Ｗ１−３１に入力されることはない。
【００５３】
前述したように、このローデコーダでは、ノードＮ３の初期充電がＶddとなるので、ｎＭＯＳトランジスタＴＲ２のチャネルとの容量結合により電位上昇するノードＮ３は、図４に示すように、第１の実施の形態に比べてｎＭＯＳトランジスタＴＲ１のしきい値電圧Ｖｔ分だけ電位が高くなる。したがって、ｎＭＯＳトランジスタＴＲ２は、十分に信号電圧Ｖ１をノードＮ４に転送することができる。
【００５４】
このように構成された第２の実施の形態のローデコーダの効果を列記すると、前記第１の実施の形態と同様に次のようになる。
【００５５】
高電圧を転送するために、ｎＭＯＳトランジスタのゲートを昇圧するキャパシタが必要ないため、回路面積を低減できる。キャパシタが不要のため、キャパシタに入力する発振信号も必要ないので、大容量化に適しており、さらに消費電力も低減できる。また、高電圧を転送するためのゲート電位（ノードＮ４の電位）を発生するのに、電源電圧を直接使用していないので低電圧化に適している。
【００５６】
また、ｎＭＯＳトランジスタＴＲ２のゲートに接続されたｎＭＯＳトランジスタＴＲ３にデプレッション型を用いることにより、ｎＭＯＳトランジスタＴＲ２のゲートに十分な電圧を供給できるため、電源マージンを増加させること、すなわち動作可能な電圧の範囲を広げることができる。図１３、図１５に示した従来のローデコーダに比べて、構成に必要な素子数を少なくできるため、高集積化に適している。
【００５７】
また、不揮発性半導体メモリのデコーダをｎＭＯＳトランジスタだけで構成できるため、回路面積（チップサイズ）を小さくすることができるとともに、ｎＭＯＳトランジスタに比べて大きな容量を持つｐＭＯＳトランジスタを駆動しなくてよいため、消費電力を減らすことができる。また、不揮発性メモリでは、書き込みなどで高電圧をワード線に印加する必要があるが、この実施の形態を適用すれば容易に高電圧を転送することができる。さらに、高電圧を転送するためのゲート電位（ノードＮ４の電位）を発生する電圧変換部（ｎＭＯＳトランジスタＴＲ１、ＴＲ２等）を複数のワード線で共用できるため、回路面積（チップサイズ）を小さくすることができる。
【００５８】
以上説明したようにこの第２の実施の形態では、トランジスタのゲートを昇圧するキャパシタが必要なく、このキャパシタに入力する発振信号も必要ないため、大容量化に適したものとすることができると共に、消費電力の増大を防ぐことができる。さらに、高電圧を転送するためのゲート電位を発生させるのに、電源電圧Ｖddを直接使用していないため、電源電圧Ｖddの低電圧化に適したものとすることができる。また、デプレッション型のｎＭＯＳトランジスタを用いることにより、ノードＮ３の初期充電がＶddとなるため、ｎＭＯＳトランジスタＴＲ２のチャネルとの容量結合により電位上昇するノードＮ３は、第１の実施の形態に比べてｎＭＯＳトランジスタのしきい値電圧Ｖｔ分だけ電位が高くなる（Ｖpp＋Ｖdd）。これにより、ｎＭＯＳトランジスタＴＲ２は、十分に信号電圧Ｖ１をノードＮ４に転送することができる。
【００５９】
［第３の実施の形態］
次に、この発明の第３の実施の形態の半導体集積回路について説明する。
【００６０】
図５は、第３の実施の形態のローデコーダの構成を示す回路図である。このローデコーダは、図１に示した第１の実施の形態において、ノードＮ４と信号電圧Ｖ１の間に、ノードＮ４の電位を制限するためのダイオード接続のｎＭＯＳトランジスタＴＲ４、ＴＲ５を設けたものであり、その他は第１の実施の形態と同様である。なお、図５には、選択するワード線が存在する選択ブロックのみを示し、非選択ブロックについては省略している。
【００６１】
前述した前記第１の実施の形態のローデコーダでは、ノードＮ４の電位は信号電圧Ｖ１と同程度になっている。しかし、入力信号ＲＡ０〜ＲＡ１５によってさらにブートがかかると、トランジスタの耐圧上好ましくない電位まで上昇する可能性がある。
【００６２】
そこで、この第３の実施の形態のローデコーダでは、ノードＮ４の電位が信号電圧Ｖ１と同程度より高くなるのを制限するために、ノードＮ４と信号電圧Ｖ１の間に、ダイオード接続のｎＭＯＳトランジスタＴＲ４、ＴＲ５を設けている。これにより、ｎＭＯＳトランジスタＴＲ２が耐圧以上の電圧によって破壊されるのを防ぐことができる。この第３の実施の形態のローデコーダのその他の動作は、前記第１の実施の形態と同様である。
【００６３】
このように構成された第３の実施の形態のローデコーダでは、前述した第１の実施の形態の効果に加えて、ノードＮ４の電位が信号電圧Ｖ１と同程度より高くなるのを制限し、ｎＭＯＳトランジスタＴＲ２が破壊されるのを防止できる。このように、このローデコーダは、ｎＭＯＳトランジスタＴＲ２の信頼性上、好ましい構成を有している。
【００６４】
以上説明したようにこの第３の実施の形態では、トランジスタのゲートを昇圧するキャパシタが必要なく、このキャパシタに入力する発振信号も必要ないため、大容量化に適したものとすることができると共に、消費電力の増大を防ぐことができる。さらに、高電圧を転送するためのゲート電位を発生させるのに、電源電圧Ｖddを直接使用していないため、電源電圧Ｖddの低電圧化に適したものとすることができる。さらに、高電圧を転送するためのトランジスタＴＲ２が、耐圧以上の電圧が印加されること、すなわちノードＮ４の電位が信号電圧Ｖ１と同程度より高くなることによって破壊されるのを防ぐことができる。
【００６５】
また、この第３の実施の形態の変形例を図６に示す。この変形例は、ノードＮ４の電圧制限手段として、ノードＮ４と信号電圧Ｖ２との間にダイオード接続のｎＭＯＳトランジスタＴＲ６〜ＴＲ８を有している。図６に示すｎＭＯＳトランジスタＴＲ９はＶ２の発生手段である。このような構成によれば、例えば動作中に信号電圧Ｖ１の電位降下が発生した場合などにおいても、ノードＮ４の電位は信号電圧Ｖ１の電位降下の影響を受けなくてすむ。また、ノードＮ４に流れ込む過剰な電荷は、Ｖ２が持つ容量に蓄積される。これにより、ノードＮ４の電位が信号電圧Ｖ１と同程度より高くなるのを制限でき、ｎＭＯＳトランジスタＴＲ２が耐圧以上の電圧によって破壊されるのを防ぐことができる。このように、このローデコーダは、ｎＭＯＳトランジスタＴＲ２の信頼性上、好ましい構成を有している。この第３の実施の形態の変形例のローデコーダのその他の動作及び効果は、前記第３の実施の形態と同様である。
【００６６】
［第４の実施の形態］
次に、この発明の第４の実施の形態の半導体集積回路について説明する。
【００６７】
図７は、第４の実施の形態のローデコーダの構成を示す回路図である。なお、図７には、選択するワード線が存在する選択ブロックのみを示し、非選択ブロックについては省略している。このローデコーダの回路構成は次のようになっている。
【００６８】
アドレス信号が入力されるＮＡＮＤ回路ＮＤ１の出力は、ＮＯＲ回路ＮＲ１の第１端子に入力される。このＮＯＲ回路ＮＲ１の第２端子にはノードＮ５が接続される。ノードＮ１は、ｎＭＯＳトランジスタＴＲ３のゲートに接続され、ＮＯＲ回路ＮＲ１の出力部（ノードＮ２）はｎＭＯＳトランジスタＴＲ３のドレインに接続される。
【００６９】
前記ｎＭＯＳトランジスタＴＲ３のソース（ノードＮ３）は、ｎＭＯＳトランジスタＴＲ２のゲートに接続される。ｎＭＯＳトランジスタＴＲ２のドレインには信号電圧Ｖ１が入力され、このｎＭＯＳトランジスタＴＲ２のソース（ノードＮ４）はワード線側のｎＭＯＳトランジスタＴＲＷ０〜ＴＲＷ１５のゲートにそれぞれ接続される。
【００７０】
さらに、ノードＮ４は、ｎＭＯＳトランジスタＴＲ１０のドレインに接続され、そのソースは接地電位（０Ｖ）点に接続される。ｎＭＯＳトランジスタＴＲ１０のゲートには、前記ＮＡＮＤ回路ＮＤ１の出力部が接続される。ノードＮ４と信号電圧Ｖ１の間には、ノードＮ４の電位を制限するためのダイオード接続のｎＭＯＳトランジスタＴＲ４、ＴＲ５が設けられている。
【００７１】
入力信号ＲＡ０は、ワード線Ｗ１−０に接続されたｎＭＯＳトランジスタＴＲＷ０のドレインに入力され、入力信号ＲＡ１はワード線Ｗ１−１に接続されたｎＭＯＳトランジスタＴＲＷ１のドレインに入力される。同様に、入力信号ＲＡ２〜ＲＡ１５は、ワード線Ｗ１−２〜Ｗ１−１５にそれぞれ接続されたｎＭＯＳトランジスタＴＲＷ２〜ＴＲＷ１５のドレインにそれぞれ入力される。これらのワード線Ｗ１−０〜Ｗ１−１５には、メモリセルトランジスタのゲートが接続されている。
【００７２】
前述した第２の実施の形態のローデコーダでは、非選択のときのノードＮ４は、ノードＮ３をハイレベルにしｎＭＯＳトランジスタＴＲ２をオンにしておいて、信号電圧Ｖ１により０Ｖに設定することができるが、この第４の実施の形態では非選択のときにｎＭＯＳトランジスタＴＲ１０によりノードＮ４を０Ｖにする。
【００７３】
また、前記第２の実施の形態のローデコーダでは、ノードＮ４の電位は信号電圧Ｖ１と同程度になっている。しかし、入力信号ＲＡ０〜ＲＡ１５によってさらにブートがかかると、トランジスタの耐圧上好ましくない電位まで上昇する可能性がある。そこで、この第４の実施の形態のローデコーダでは、ノードＮ４の電位が信号電圧Ｖ１と同程度より高くなるのを制限するために、ノードＮ４と信号電圧Ｖ１の間に、ダイオード接続のｎＭＯＳトランジスタＴＲ４、ＴＲ５を設けている。これにより、ｎＭＯＳトランジスタＴＲ２が耐圧以上の電圧によって破壊されるのを防ぐことができる。なお、ノードＮ５には、図２に示すようにノードＮ２の信号をコントロールするための信号が入力される。この第４の実施の形態のローデコーダのその他の動作は、前記第２の実施の形態と同様である。
【００７４】
このように構成された第４の実施の形態のローデコーダでは、前述した第２の実施の形態の効果に加えて、非選択のときにｎＭＯＳトランジスタＴＲ１０によりノードＮ４を０Ｖにすることができる。さらに、ノードＮ４の電位が信号電圧Ｖ１と同程度より高くなるのを制限し、ｎＭＯＳトランジスタＴＲ２が破壊されるのを防止できる。このように、このローデコーダは、ｎＭＯＳトランジスタＴＲ２の信頼性上、好ましい構成を有している。また、ＮＯＲ回路ＮＲ１は、ＮＡＮＤ回路、ＡＮＤ回路、ＯＲ回路、またはそれらの組み合わせから構成されるロジック回路であってもよい。
【００７５】
また、トランジスタのゲートを昇圧するキャパシタが必要なく、このキャパシタに入力する発振信号も必要ないため、大容量化に適したものとすることができると共に、消費電力の増大を防ぐことができる。さらに、高電圧を転送するためのゲート電位を発生させるのに、電源電圧Ｖddを直接使用していないため、電源電圧Ｖddの低電圧化に適したものとすることができる。さらに、高電圧を転送するためのトランジスタが耐圧以上の電圧によって破壊されるのを防ぐことができる。
【００７６】
［第５の実施の形態］
次に、この発明の第５の実施の形態の半導体集積回路について説明する。
【００７７】
図８は、第５の実施の形態のローデコーダの構成を示す回路図である。なお、図８には、選択するワード線が存在する選択ブロックのみを示し、非選択ブロックについては省略している。このローデコーダの回路構成は次のようになっている。
【００７８】
アドレス信号が入力されるＮＡＮＤ回路ＮＤ１の出力は、インバータ回路ＩＶ１の入力部に入力される。このインバータ回路ＩＶ１の出力部（ノードＮ２）は、ｎＭＯＳトランジスタＴＲ１のドレインに接続される。ノードＮ１は、前記ｎＭＯＳトランジスタＴＲ１のゲートに接続され、このｎＭＯＳトランジスタＴＲ１のソース（ノードＮ３）は、ｎＭＯＳトランジスタＴＲ２のゲートに接続される。
【００７９】
前記ｎＭＯＳトランジスタＴＲ２のドレインには信号電圧Ｖ１が入力され、このｎＭＯＳトランジスタＴＲ２のソース（ノードＮ６）はｎＭＯＳトランジスタＴＲ１１のドレインに接続され、そのソースは接地電位（０Ｖ）点に接続される。
【００８０】
さらに、前記ｎＭＯＳトランジスタＴＲ２のソースはｎＭＯＳトランジスタＴＲ１２のゲートに接続される。このｎＭＯＳトランジスタＴＲ１２のソース（ノードＮ７）はｎＭＯＳトランジスタＴＲ１３のドレインに接続され、そのソースは接地電位点に接続される。ｎＭＯＳトランジスタＴＲ１１、ＴＲ１３のそれぞれのゲートには、前記ＮＡＮＤ回路ＮＤ１の出力部が接続される。
【００８１】
さらに、ｎＭＯＳトランジスタＴＲ１２のドレインには信号電圧Ｖ１が入力され、ｎＭＯＳトランジスタＴＲ１２のソース（ノードＮ７）はワード線側のｎＭＯＳトランジスタＴＲＷ０〜ＴＲＷ１５のゲートにそれぞれ接続される。
【００８２】
入力信号ＲＡ０は、ワード線Ｗ１−０に接続されたｎＭＯＳトランジスタＴＲＷ０のドレインに入力され、入力信号ＲＡ１はワード線Ｗ１−１に接続されたｎＭＯＳトランジスタＴＲＷ１のドレインに入力される。同様に、入力信号ＲＡ２〜ＲＡ１５は、ワード線Ｗ１−２〜Ｗ１−１５にそれぞれ接続されたｎＭＯＳトランジスタＴＲＷ２〜ＴＲＷ１５のドレインにそれぞれ入力される。これらのワード線Ｗ１−０〜Ｗ１−１５には、メモリセルトランジスタのゲートが接続されている。
【００８３】
次に、第５の実施の形態のローデコーダの動作について説明する。
【００８４】
図９は、このローデコーダの動作時のタイミングチャートである。図８に示すローデコーダにて、ワード線Ｗ１−０〜Ｗ１−１５のうちの１本のワード線を高電圧Ｖppにすることにより、メモリセルに書き込みを行う場合を説明する。ここでは、ワード線Ｗ１−０を選択し、高電圧Ｖppにするものとする。
【００８５】
ノードＮ１には常に電源電圧Ｖddが入力されており、ｎＭＯＳトランジスタＴＲ１はオン状態にある。選択ブロックでは、ワード線Ｗ１−０〜Ｗ１−１５のうちのいずれか（ここではワード線Ｗ１−０）が選択されるため、ノードＮ２にはＶddが入力される。
【００８６】
ノードＮ２にＶddが入力されると、ｎＭＯＳトランジスタＴＲ１を電流が流れ、ノードＮ３はＶdd−Ｖｔまで充電される。Ｖｔは、ｎＭＯＳトランジスタＴＲ１のしきい値電圧である。この充電が終了すると、ｎＭＯＳトランジスタＴＲ１はカットオフし、ノードＮ３はフローティング状態になる。
【００８７】
その後、信号電圧Ｖ１を０ＶからＶppまで上昇させる。なお、ここでは信号電圧Ｖ１を、書き込みワード線レベルと同じＶppまで上昇させている。ノードＮ３がＶdd−Ｖｔである場合、ｎＭＯＳトランジスタＴＲ２は最初オンしているので、ｎＭＯＳトランジスタＴＲ２のチャネル電位が０ＶからＶppまで変化するのに従って、ノードＮ３の電位はチャネルとの容量結合によりＶpp＋Ｖdd−Ｖｔまで上昇する。このとき、ｎＭＯＳトランジスタＴＲ２はオンしているので、ノードＮ６は信号電圧Ｖ１に従ってＶppまであるいはｎＭＯＳトランジスタＴＲ２のしきい値電圧Ｖｔで制限される電位まで充電される。
【００８８】
これに伴い、ノードＮ７は、ノードＮ６の電位よりｎＭＯＳトランジスタＴＲ１２のしきい値電圧Ｖｔ分低い電位まで充電される。この充電が終了すると、ｎＭＯＳトランジスタＴＲ１２はカットオフし、ノードＮ７はフローティング状態になる。
【００８９】
ここで、メモリセルに書き込みを行う場合は、図９に示すように、選択ワード線Ｗ１−０に接続されたｎＭＯＳトランジスタＴＲＷ０のドレインに入力信号ＲＡ０にて高電圧Ｖppをバイアスする。非選択ワード線Ｗ１−１〜Ｗ１−１５に接続されたｎＭＯＳトランジスタＴＲＷ１〜ＴＲＷ１５のドレインには、入力信号ＲＡ１〜ＲＡ１５にてＶppよりも低電圧のＶpassをバイアスする。
【００９０】
ノードＮ７がフローティング状態になった後、入力信号ＲＡ０をＶpp、ＲＡ１〜ＲＡ１５をＶpassまで上昇させると、ノードＮ７の電位はチャネルとの容量結合により図９に示すように、Ｖpppassまで上昇する。これによって、ｎＭＯＳトランジスタＴＲＷ０〜ＴＲＷ１５がオンし、入力信号ＲＡ０〜ＲＡ１５がワード線Ｗ１−０〜Ｗ１−１５にそれぞれ入力されて、ワード線Ｗ１−０〜Ｗ１−１５に所望の電位が供給される。すなわち、ワード線Ｗ１−０に高電圧Ｖppが供給され、ワード線Ｗ１−１〜Ｗ１−１５にＶpassが供給される。
【００９１】
一方、図示しない非選択ブロックにおいても、ノードＮ１には常に電源電圧Ｖddが入力されており、ｎＭＯＳトランジスタＴＲ１はオン状態にある。非選択ブロックでは、ノードＮ２に０Ｖが入力され、ｎＭＯＳトランジスタＴＲ１がオンしているため、ノードＮ３も０Ｖになる。このため、ｎＭＯＳトランジスタＴＲ２はオフになる。さらに、ＮＡＮＤ回路ＮＤ１からｎＭＯＳトランジスタＴＲ１１、ｎＭＯＳトランジスタＴＲ１３のそれぞれのゲートにＶddが入力され、ｎＭＯＳトランジスタＴＲ１１、ＴＲ１３がオンする。これにより、ノードＮ６及びノードＮ７が接地電位（０Ｖ）になる。この場合、ノードＮ７に接続されたワード線側のｎＭＯＳトランジスタはオンせず、入力信号ＲＡ０〜ＲＡ１５がワード線Ｗ１−１６〜Ｗ１−３１に入力されることはない。
【００９２】
このように構成された第５の実施の形態のローデコーダでは、前述した第１の実施の形態の効果に加えて、最後にワード線Ｗ１−０〜Ｗ１−１５に電位を転送するためのトランジスタＴＲＷ０〜ＴＲＷ１５のゲートを充電するｎＭＯＳトランジスタＴＲ１２がワード線への電位転送時には常にオフしているので、このｎＭＯＳトランジスタＴＲ１２をオフさせるためのタイミング制御を行う必要がない。タイミング制御が必要ないため、このローデコーダは高速化に適している。
【００９３】
以上説明したようにこの第５の実施の形態では、トランジスタのゲートを昇圧するキャパシタが必要なく、このキャパシタに入力する発振信号も必要ないため、大容量化に適したものとすることができると共に、消費電力の増大を防ぐことができる。さらに、高電圧を転送するためのゲート電位を発生させるのに、電源電圧Ｖddを直接使用していないため、電源電圧Ｖddの低電圧化に適したものとすることができる。さらに、ワード線に電位を転送するためのトランジスタのゲートを充電するｎＭＯＳトランジスタＴＲ１２がワード線への電位転送時には常にオフしているため、このｎＭＯＳトランジスタＴＲ１２をオフさせるためのタイミング制御が必要なく回路を簡素化することができる。
【００９４】
［第６の実施の形態］
図７に示した前記第４の実施の形態、及び図８に示した前記第５の実施の形態は、この発明の目的を十分に達成できるものであるが、使用方法によっては以下のような課題を生ずる場合がある。図７に示した第４の実施の形態を例に説明する。まず、第１の課題を述べる。
【００９５】
図７において、ｎＭＯＳトランジスタＴＲ２が正のしきい値電圧を持つトランジスタであり、トランジスタＴＲ２のゲート（ノードＮ３）に電荷を充電してトランジスタＴＲ２にチャネルを形成し、その後、ノードＮ１を電源電圧Ｖddから接地電位（０Ｖ）にしてノードＮ３をフローティングにする。その後、ノードＮ４を昇圧するために、電圧Ｖ１の電位を上げていく場合、トランジスタＴＲ２のゲート（ノードＮ３）とドレイン（電圧Ｖ１）との電位差がしきい値より小さくなってしまい、ノードＮ４に十分な電圧を供給する前にトランジスタＴＲ２がカットオフ状態になる。このため、電圧Ｖ１の電位が高くなるにつれて、入力信号ＲＡｉ（ｉ＝０，１，２，…、１５）により供給される高電圧をワード線Ｗ１−ｉに転送するのが困難になってくる。
【００９６】
例えば、トランジスタＴＲ２のゲートに始め電圧Ｖ０が供給された場合、このトランジスタＴＲ２のゲートとドレインとの電位差は電圧Ｖ０である。ノードＮ３がフローティング状態になった後、電圧Ｖ１が電圧Ｖpgmまで昇圧されたとする。このとき、トランジスタＴＲ２のゲート容量をＣｇ、ノードＮ３におけるその他の寄生容量をＣ０とすると、ノードＮ３での容量結合比は“α＝（１＋Ｃ０／Ｃｇ）＜１”で与えられる。トランジスタＴＲ２のゲート（ノードＮ３）の電位は、“Ｖ０＋αＶpgm”になり、トランジスタＴＲ２のソースには“Ｖ０＋αＶpgm−Ｖｔ”（ＶｔはトランジスタＴＲ２のしきい値電圧）が供給される。このとき、α＜１なのでトランジスタＴＲ２のゲートとドレインとの電位差は“Ｖ０＋αＶpgm−Ｖpgm＝Ｖ０−（１−α）Ｖpgm＜Ｖ０”となる。したがって、トランジスタＴＲ２のゲートとドレインの電位差は小さくなる。
【００９７】
一方、トランジスタＴＲ２のしきい値電圧は、基板バイアス効果によって高くなる。以上のように、電圧Ｖ１を昇圧しその電圧を高めていくと、トランジスタＴＲ２のゲートとドレインの電位差は小さくなっていく一方で、トランジスタＴＲ２のしきい値電圧は高くなる。したがって、電圧Ｖ１が高くなっていくと、トランジスタＴＲ２がカットオフ状態になる。
【００９８】
次に、第２の課題を述べる。図７において、同様に、トランジスタＴＲ２が正のしきい値電圧を持つトランジスタであり、トランジスタＴＲ２のゲート（ノードＮ３）に電荷を充電してトランジスタＴＲ２にチャネルを形成し、その後、ノードＮ１を電源電圧Ｖddから接地電位（０Ｖ）にしてノードＮ３をフローティングにする。その後、ノードＮ４を昇圧するために、電圧Ｖ１の電位を上げていく場合、ノードＮ３の電位がノードＮ３とトランジスタＴＲ２のチャネルとの容量結合で昇圧される。このとき、ノードＮ３がトランジスタＴＲ２の耐圧以上の電位まで昇圧される可能性があるため、ノードＮ３の電位を制限する手段が必要である。
【００９９】
次に、第３の課題を述べる。例えば、図７において、ｎＭＯＳトランジスタＴＲＷｉ（ｉ＝０，１，２，…、１５）が正のしきい値電圧を持つトランジスタであり、トランジスタＴＲＷｉのゲート（ノードＮ４）に電荷を充電して、トランジスタＴＲＷｉにチャネルを形成し、その後、ノードＮ４がフローティング状態になり、電圧Ｖ１を昇圧した場合、ノードＮ４の電位がノードＮ４とトランジスタＴＲＷｉのチャネルとの容量結合で昇圧される。しかし、このときノードＮ４はフローティングになっているので、ｎＭＯＳトランジスタＴＲ１０のリーク電流でノードＮ４の電荷が抜ける。ここで、トランジスタＴＲ１０のソースは接地電位になっているので、リーク電流が大きく、ノードＮ４の電位が大きく降下する可能性がある。
【０１００】
以上説明したように、図７に示した第４の実施の形態においては、電圧Ｖ１の電位が高くなっていくと、ノードＮ４に十分な電圧を供給される前にトランジスタＴＲ２がカットオフ状態になり、ワード線Ｗ１−ｉに高電圧を転送するのが困難になる可能性がある。また、ノードＮ４が昇圧され、ノードＮ４がフローティングになると、トランジスタＴＲ１０のリーク電流によって、ノードＮ４の電位が大きく降下し、ワード線Ｗ１−ｉに高電圧を転送するのが困難になる可能性がある。また、電圧Ｖ１の電位が高くなっていくと、トランジスタＴＲ２のゲート（ノードＮ３）がトランジスタＴＲ２の耐圧以上の電位まで昇圧される可能性があるため、ノードＮ３の電位を制限する手段が必要である。
【０１０１】
また、図８に示した第５の実施の形態においても同様に、トランジスタＴＲ２がカットオフしてしまう、またトランジスタＴＲ１３のリーク電流が大きく、ノードＮ７の電位が大きく降下してしまうことにより、ワード線Ｗ１−ｉに高電圧を転送するのが困難になる可能性がある。さらに、トランジスタＴＲ２のゲート（ノードＮ３）がトランジスタＴＲ２の耐圧以上の電位まで昇圧される可能性があるため、ノードＮ３の電位を制限する手段が必要である。
【０１０２】
以上のような課題を解決するための半導体集積回路を、第６の実施の形態として説明する。
【０１０３】
図１０は、第６の実施の形態のローデコーダの構成を示す回路図である。なお、図１０には、配列されているブロックＢ１〜Ｂｎのうち、２つのブロックＢ１、Ｂ２のみを示し、その他のブロックについては省略している。さらに、ブロックＢ１、Ｂ２の個々には、それぞれ１６本のワード線ＷＬ１-１〜ＷＬ１-１６およびＷＬ２-１〜ＷＬ２-１６が設けられ、個々のワード線には転送トランジスタとキャパシタが設けられている。
【０１０４】
このローデコーダのブロックＢ１の回路構成は以下のようになっている。アドレス信号が入力されるＮＡＮＤ回路ＮＤ１の出力部は、インバータ回路ＩＶ１の入力部に接続される。このインバータ回路ＩＶ１の出力部（ノードＮ１１）は、ｎＭＯＳトランジスタＭＤ１のドレインに接続される。ｎＭＯＳトランジスタＭＤ１は、ｎＭＯＳトランジスタＭＤ２と直列接続されており、ｎＭＯＳトランジスタＭＤ２のソース（ノードＮ１２）は、ＭＯＳキャパシタＭＤＣ１のゲート、ｎＭＯＳトランジスタＭＥ１のゲート、ｎＭＯＳトランジスタＭＥ２のゲート及びドレインにそれぞれ接続される。
【０１０５】
前記ｎＭＯＳトランジスタＭＤ１およびｎＭＯＳトランジスタＭＤ２は、負のしきい値電圧を持つデプレッション型のトランジスタであり、ｎＭＯＳトランジスタＭＤ１のゲートにはノードＮ１３が接続される。また、ｎＭＯＳトランジスタＭＤ２のゲートには、電源電位Ｖddが供給されている。前記ＭＯＳキャパシタＭＤＣ１は、負のしきい値電圧を持つデプレッション型のトランジスタであり、ソースとドレインが短絡されてキャパシタを形成している。このＭＯＳキャパシタＭＤＣ１のソース及びドレインには、ｎＭＯＳトランジスタＭＥ１のドレイン、ノードＮ１４がそれぞれ接続される。
【０１０６】
また、前記インバータ回路ＩＶ１の出力部（ノードＮ１１）は、ｎＭＯＳトランジスタＭＥ３のドレインに接続される。ｎＭＯＳトランジスタＭＥ３のソース（ノードＮ１５）は、ｎＭＯＳトランジスタＭＥ４-１〜ＭＥ４-１６の個々のゲート、ＭＯＳキャパシタＭＤＣ２-１〜ＭＤＣ２-１６の個々のゲート、前記ｎＭＯＳトランジスタＭＥ１のソース、及びｎＭＯＳトランジスタＭＥ５のゲート及びドレインにそれぞれ接続される。このｎＭＯＳトランジスタＭＥ５のソースは、ｎＭＯＳトランジスタＭＥ６のゲート及びドレインにそれぞれ接続される。ｎＭＯＳトランジスタＭＥ３のゲートには、ノードＮ１６が接続される。
【０１０７】
前記ｎＭＯＳトランジスタＭＥ４-１〜ＭＥ４-１６の個々のドレインには、ノードＮ１７-１〜Ｎ１７-１６の個々が接続される。前記ＭＯＳキャパシタＭＤＣ２-１〜ＭＤＣ２-１６は、負のしきい値電圧を持つデプレッション型のトランジスタであり、ソースとドレインが短絡されてキャパシタを形成している。このＭＯＳキャパシタＭＤＣ２-１〜ＭＤＣ２-１６の個々のソース及びドレインには、ｎＭＯＳトランジスタＭＥ４-１〜ＭＥ４-１６の個々のソース、及びワード線ＷＬ１-１〜ＷＬ１-１６の個々が接続される。なお、ブロックＢ２の場合は、ワード線ＷＬ１-１〜ＷＬ１-１６に換えて、ワード線ＷＬ２-１〜ＷＬ２-１６の個々が接続される。さらに、ワード線ＷＬ１-１〜ＷＬ１-１６の個々には、図示していないメモリセルトランジスタのゲートが接続されている。
【０１０８】
また、ｎＭＯＳトランジスタＭＥ７のゲート及びドレインには、高電圧Ｖppが供給される。このｎＭＯＳトランジスタＭＥ７のソース（ノードＮ１８）は、前記ｎＭＯＳトランジスタＭＥ２のソース、ｎＭＯＳトランジスタＭＥ６のソースにそれぞれ接続される。
【０１０９】
すなわち、このように構成されたローデコーダでは、インバータ回路ＩＶ１の出力部からはアドレスデコード信号が出力される。また、ｎＭＯＳトランジスタＭＥ１のゲート（ノードＮ１２）とドレイン（ノードＮ１４）との間には、ＭＯＳキャパシタＭＤＣ１が接続されている。ｎＭＯＳトランジスタＭＥ４-１〜ＭＥ４-１６の個々のゲート（ノードＮ１５）とソース（ワード線ＷＬ１-１〜ＷＬ１-１６の個々）との間には、ＭＯＳキャパシタＭＤＣ２-１〜ＭＤＣ２-１６の個々が接続されている。
【０１１０】
また、ｎＭＯＳトランジスタＭＥ２はノードＮ１２の電位を制限する手段であり、ｎＭＯＳトランジスタＭＥ５、ＭＥ６はノードＮ１５の電位を制限する手段である。高電圧Ｖppはデータ書き込みにおいて電圧Ｖpgmとなるので、ノードＮ１８はトランジスタＭＥ７のしきい値電圧Ｖｔ分低い電圧となり、“電圧Ｖpgm−Ｖｔ”となる。したがって、ノードＮ１２は、ｎＭＯＳトランジスタＭＥ２によって“電圧Ｖpgm−Ｖｔ＋Ｖｔ＝Ｖpgm”以下に制限される。同様に、ノードＮ１５は、ｎＭＯＳトランジスタＭＥ５、ＭＥ６によって“電圧Ｖpgm＋Ｖｔ”以下に制限される。
【０１１１】
また、このローデコーダのブロックＢ２の回路構成は、ワード線ＷＬ１-１〜ＷＬ１-１６がＷＬ２-１〜ＷＬ２-１６に換わる以外は、前述したブロックＢ１と同様であるため、同じ符号を付してその説明は省略する。
【０１１２】
次に、第６の実施の形態のローデコーダの動作について説明する。
【０１１３】
図１１は、このローデコーダの動作時のタイミングチャートである。ここでは、図１０に示すローデコーダにより、ブロックＢ１が選択、ブロックＢ２が非選択とされ、ブロックＢ１内のワード線ＷＬ１-１を書き込み電圧Ｖpgmにすることにより、メモリセルに書き込みを行う場合を述べる。なお、図１１では、選択されたブロックＢ１における信号を実線にて示し、非選択のブロックＢ２における信号を破線、選択されたブロックＢ１及び非選択のブロックＢ２の共通の信号を一点破線にて示す。
【０１１４】
まず、選択ブロックＢ１における動作を説明する。
【０１１５】
選択されたブロックＢ１のノードＮ１１には、アドレスデコード信号として電源電圧Ｖddが供給される。さらに、初期状態（時刻Ｔ１前）では、ノードＮ１３、Ｎ１４に電源電圧Ｖddが供給され、ｎＭＯＳトランジスタＭＤ２のゲートにも電源電圧Ｖddが供給される。これにより、ｎＭＯＳトランジスタＭＤ１及びｎＭＯＳトランジスタＭＤ２はデプレッション型のトランジスタであるためオンし、ノードＮ１２には電源電圧Ｖdd（ノードＮ１１の電位）が供給される。
【０１１６】
また、ノードＮ１６には、昇圧電位ＶsgHHHが供給される。これにより、ｎＭＯＳトランジスタＭＥ３はオンし、ノードＮ１５には電源電圧Ｖdd（ノードＮ１１の電位）が供給される。また、ノードＮ１７-１には接地電位が供給され、ノードＮ１７-２〜Ｎ１７-１６にも接地電位が供給される。ノードＮ１５が電源電圧Ｖddになるため、ｎＭＯＳトランジスタＭＥ４-１〜ＭＥ４-１６はオンし、ワード線ＷＬ１-１〜ＷＬ１-１６の個々にはノードＮ１７-１〜Ｎ１７-１６の個々から接地電位ＧＮＤが供給される。以上が初期状態（時刻Ｔ１前）の動作である。
【０１１７】
次に、ノードＮ１６を昇圧電位ＶsgHHHから接地電位ＧＮＤにする（時刻Ｔ１）。これにより、ｎＭＯＳトランジスタＭＥ３がカットオフし、ノードＮ１５がフローティング状態になる。また、高電圧Ｖppは書き込み電圧Ｖpgmとなり、ノードＮ１８にはｎＭＯＳトランジスタＭＥ７を介して電圧Ｖpgmのしきい値電圧分だけ低い電圧“Ｖpgm−Ｖｔ”が供給される。
【０１１８】
続いて、ノードＮ１４を電源電圧Ｖddから接地電位ＧＮＤにする（時刻Ｔ２）。これにより、ｎＭＯＳトランジスタＭＥ１はオンし、ノードＮ１５が接地電位ＧＮＤになる。なお、ｎＭＯＳトランジスタＭＥ３はカットオフしているので、ノードＮ１１からノードＮ１４に電流が流れることはない。
【０１１９】
次に、ノードＮ１３を電源電圧Ｖddから接地電位ＧＮＤにする（時刻Ｔ３）。これにより、デプレッション型のｎＭＯＳトランジスタＭＤ１はカットオフし、ノードＮ１２がフローティング状態になる。
【０１２０】
続いて、ノードＮ１４を接地電位ＧＮＤから書き込み電圧Ｖpgmにする（時刻Ｔ４）。このとき、時刻Ｔ３で述べたように、ノードＮ１２はフローティング状態になっているので、ＭＯＳキャパシタＭＤＣ１及びｎＭＯＳトランジスタＭＥ１のゲート容量とその他のノードＮ１２の寄生容量との容量結合により、ノードＮ１２の電位が昇圧される。ノードＮ１８には、時刻Ｔ１で述べたように、電圧“Ｖpgm−Ｖｔ”が供給されている。
【０１２１】
したがって、ノードＮ１２が“（Ｖpgm−Ｖｔ）＋Ｖｔ＝Ｖpgm”以上になると、ｎＭＯＳトランジスタＭＥ２が導通し、ノードＮ１２が電圧Ｖpgm以下の電位に制限される。その結果、ノードＮ１２が電圧Ｖpgm以下の電位に、ノードＮ１４が電圧ＶpgmとなってｎＭＯＳトランジスタＭＥ１はカットオフし、ノードＮ１５に“（ノードＮ１２の電位）−（トランジスタＭＥ１のしきい値電圧）”が充電される。このとき、ｎＭＯＳトランジスタＭＥ１はカットオフ状態を維持しているので、ノードＮ１５はフローティングのままである。
【０１２２】
次に、ノードＮ１６を接地電位ＧＮＤから電源電位Ｖddにする（時刻Ｔ５）。これにより、ｎＭＯＳトランジスタＭＥ３のゲート（ノードＮ１６）とソース（ノードＮ１５）の電位差を小さくし、ｎＭＯＳトランジスタＭＥ３の耐圧負担を軽減している。これは、サーフェスブレイクダウンを回避するためである。さらに、ｎＭＯＳトランジスタＭＥ３のドレイン（ノードＮ１１）には電源電圧Ｖddが供給されているので、基板バイアス効果によりｎＭＯＳトランジスタＭＥ３のしきい値電圧が高くなり、リーク電流を小さくできる利点がある。
【０１２３】
さらに、ノードＮ１３を接地電位ＧＮＤから電源電位Ｖddにする（時刻Ｔ５）。これにより、ｎＭＯＳトランジスタＭＤ１がオンし、ｎＭＯＳトランジスタＭＤ２がすでにオン状態であることから、ノードＮ１２が電源電位Ｖddに放電される。ｎＭＯＳトランジスタＭＤ２は、この放電を行う際に、ｎＭＯＳトランジスタのソース、ドレイン間の電位差を小さくするための耐圧保護用のトランジスタである。これにより、ｎＭＯＳトランジスタＭＥ１を確実にカットオフ状態にする。このときも、ノードＮ１５はフローティングのままである。
【０１２４】
次に、実質的なデータ書き込み期間（時刻Ｔ６〜Ｔ７までの期間）の動作を述べる。ノードＮ１７-１を接地電位ＧＮＤから書き込み電圧Ｖpgmにする（時刻Ｔ６）。なお、ノードＮ１７-２〜Ｎ１７-１６は、書き込み中間電位Ｖpass（＜Ｖpgm）にする。このとき、時刻Ｔ５で述べたように、ノードＮ１５はフローティング状態を維持しているので、ｎＭＯＳトランジスタＭＥ４-１〜ＭＥ４-１６及びＭＯＳキャパシタＭＤＣ２-１〜ＭＤＣ２-１６のゲート容量とその他のノードＮ１５の寄生容量との容量結合により、ノードＮ１５の電位が昇圧される。このとき、ノードＮ１５の電位が“電圧Ｖpgm＋トランジスタＭＥ４-１のしきい値電圧”よりも高い電位に昇圧されれば、ｎＭＯＳトランジスタＭＥ４-１〜ＭＥ４-１６が導通状態になり、ノードＮ１７-１からワード線ＷＬ１-１に書き込み電圧Ｖpgmが転送され、ノードＮ１７-２〜Ｎ１７-１６の個々からワード線ＷＬ１-２〜ＷＬ１-１６のそれぞれに書き込み中間電位Ｖpassが転送される。
【０１２５】
また、ｎＭＯＳトランジスタＭＥ５、ＭＥ６は、時刻Ｔ４で述べたのと同様に、ノードＮ１５が不要に高電位になるのを回避するための電位制限回路である。ノードＮ１５が“（Ｖpgm−Ｖｔ）＋Ｖｔ＋Ｖｔ＝Ｖpgm＋Ｖｔ”以上になると、ｎＭＯＳトランジスタＭＥ５、ＭＥ６が導通し、ノードＮ１５が電圧Ｖpgm＋Ｖｔ以下の電位に制限される。
【０１２６】
次に、データ書き込み後のリカバリーシーケンスの動作を述べる。
【０１２７】
ノードＮ１７-１を書き込み電圧Ｖpgmから接地電位ＧＮＤにし、ノードＮ１７-２〜Ｎ１７-１６を書き込み中間電位Ｖpassから接地電位ＧＮＤにする（時刻Ｔ７）。これにより、ワード線ＷＬ１-１も書き込み電圧Ｖpgmから接地電位ＧＮＤになり、ワード線ＷＬ１-２〜ＷＬ１-１６も書き込み中間電位Ｖpassから接地電位ＧＮＤになる。ノードＮ１５は、時刻Ｔ６で述べたのと同様に、容量結合により電位が低下する。また、ノードＮ１６を電源電位Ｖddから接地電位ＧＮＤにする。
【０１２８】
さらに、ノードＮ１４を書き込み電圧Ｖpgmから接地電位ＧＮＤにする（時刻Ｔ８）。このとき、ｎＭＯＳトランジスタＭＥ１のゲート（ノードＮ１２）は時刻Ｔ５にて電源電位Ｖddになっているので、ノードＮ１４の電位が“Ｖdd−（ｎＭＯＳトランジスタＭＥ１のしきい値電圧）以下になると、ｎＭＯＳトランジスタＭＥ１がオン状態になる。これにより、ノードＮ１５は放電され、接地電位となる。
【０１２９】
次に、初期状態へのリカバリーシーケンスの動作を述べる。
【０１３０】
ノードＮ１６を接地電位ＧＮＤから昇圧電位ＶsgHHHにし、さらにノードＮ１４を接地電位ＧＮＤから電源電位Ｖddにする（時刻Ｔ９）。これにより、ｎＭＯＳトランジスタＭＥ３はオンし、ノードＮ１５は電源電位Ｖddになる。また、高電圧Ｖppを、書き込み電圧Ｖpgmから電源電位Ｖddにする。以上により、初期状態に戻る。
【０１３１】
次に、非選択のブロックＢ２における動作を説明する。
【０１３２】
非選択のブロックＢ２のノードＮ１１には、アドレスデコード信号として接地電位ＧＮＤが供給される。さらに、選択ブロックＢ１の場合と同様に、初期状態（時刻Ｔ１前）では、ノードＮ１３、Ｎ１４に電源電圧Ｖddが供給され、ｎＭＯＳトランジスタＭＤ２のゲートにも電源電圧Ｖddが供給される。これにより、ｎＭＯＳトランジスタＭＤ１及びｎＭＯＳトランジスタＭＤ２はデプレッション型のトランジスタであるためオンし、ノードＮ１２には接地電位（ノードＮ１１の電位）が供給される。ノードＮ１２が接地電位であるため、ｎＭＯＳトランジスタＭＥ１はカットオフ状態となる。
【０１３３】
また、選択ブロックＢ１の場合と同様に、ノードＮ１６には、昇圧電位ＶsgHHHが供給され、またノードＮ１７-１〜Ｎ１７-１６には接地電位が供給される。これにより、ｎＭＯＳトランジスタＭＥ３はオンし、ノードＮ１５には接地電位（ノードＮ１１の電位）が供給される。ノードＮ１５が接地電位であるため、ｎＭＯＳトランジスタＭＥ４-１〜ＭＥ４-１６はカットオフ状態となる。したがって、ワード線ＷＬ２-１〜ＷＬ２-１６は、フローティング状態になる。以上が初期状態（時刻Ｔ１前）の動作である。
【０１３４】
次に、ノードＮ１６を昇圧電位ＶsgHHHから接地電位ＧＮＤにする（時刻Ｔ１）。これにより、ｎＭＯＳトランジスタＭＥ３がカットオフし、ノードＮ１５がフローティング状態になる。
【０１３５】
続いて、ノードＮ１４を電源電圧Ｖddから接地電位ＧＮＤにする（時刻Ｔ２）。このとき、ｎＭＯＳトランジスタＭＥ１はカットオフ状態にあるので、その他の信号に変化はない。
【０１３６】
次に、ノードＮ１３を電源電圧Ｖddから接地電位ＧＮＤにする（時刻Ｔ３）。このとき、デプレッション型のｎＭＯＳトランジスタＭＤ１はオン状態を保つので、その他の信号に変化はない。
【０１３７】
続いて、ノードＮ１４を接地電位ＧＮＤから書き込み電圧Ｖpgmにする（時刻Ｔ４）。このとき、ノードＮ１２は接地電位になっており、ｎＭＯＳトランジスタＭＥ１はオンしていないので、ノードＮ１５の電位は昇圧されない。したがって、ｎＭＯＳトランジスタＭＥ４-１〜ＭＥ４-１６はカットオフ状態を維持する。その他の信号に変化はない。
【０１３８】
次に、ノードＮ１６を接地電位ＧＮＤから電源電位Ｖddにする（時刻Ｔ５）。これにより、ｎＭＯＳトランジスタＭＥ３がオンし、ノードＮ１５はフローティングでなくなり、接地電位に固定される。ｎＭＯＳトランジスタＭＥ４-１〜ＭＥ４-１６はカットオフ状態を維持するため、ワード線ＷＬ２-１〜ＷＬ２-１６はフローティング状態のままである。また、ノードＮ１３を接地電位ＧＮＤから電源電位Ｖddにする（時刻Ｔ５）。このとき、デプレッション型のｎＭＯＳトランジスタＭＤ１はオン状態のまま維持されるので、ノードＮ１２は接地電位ＧＮＤのままである。
【０１３９】
次に、実質的なデータ書き込み期間（時刻Ｔ６〜Ｔ７までの期間）の動作を述べる。ノードＮ１７-１は、接地電位ＧＮＤから書き込み電圧Ｖpgmになる（時刻Ｔ６）。また、ノードＮ１７-２〜Ｎ１７-１６は、接地電位ＧＮＤから書き込み中間電位Ｖpassになる。このとき、ｎＭＯＳトランジスタＭＥ４-１〜ＭＥ４-１６はカットオフ状態であるため、ノードＮ１７-１からワード線ＷＬ２-１に書き込み電圧Ｖpgmが転送されることはなく、同様に、ノードＮ１７-２〜Ｎ１７-１６からワード線ＷＬ２-２〜ワード線ＷＬ２-１６に書き込み中間電位Ｖpassが転送されることもない。よって、データ書き込みは行われない。
【０１４０】
次に、データ書き込み後のリカバリーシーケンスの動作を述べる。
【０１４１】
ノードＮ１７-１を書き込み電圧Ｖpgmから接地電位ＧＮＤにする（時刻Ｔ７）。このとき、ｎＭＯＳトランジスタＭＥ４-１はカットオフ状態を維持する。また、ノードＮ１６を電源電位Ｖddから接地電位ＧＮＤにする。これにより、ｎＭＯＳトランジスタＭＥ３がカットオフし、ノードＮ１５がフローティング状態になる。
【０１４２】
さらに、ノードＮ１４を書き込み電圧Ｖpgmから接地電位ＧＮＤにする（時刻Ｔ８）。このとき、ｎＭＯＳトランジスタＭＥ１はカットオフしているので、その他の信号に変化はない。
【０１４３】
次に、初期状態へのリカバリーシーケンスの動作を述べる。
【０１４４】
ノードＮ１６を接地電位ＧＮＤから昇圧電位ＶsgHHHにし、さらにノードＮ１４を接地電位ＧＮＤから電源電位Ｖddにする（時刻Ｔ９）。これにより、ｎＭＯＳトランジスタＭＥ３はオンし、ノードＮ１５は接地電位になる。また、高電圧Ｖppを書き込み電圧Ｖpgmから電源電位Ｖddにする。以上により、初期状態に戻る。
【０１４５】
この第６の実施の形態では、昇圧用のブートキャパシタＭＤＣ１を用いることでワード線の転送トランジスタであるｎＭＯＳトランジスタＭＥ４-１〜ＭＥ４-１６のゲート（ノードＮ１５）に十分な電圧を供給できるため、ワード線に高電圧を転送するのが困難になることはない。かつ、昇圧用のブートキャパシタＭＤＣ２-１〜ＭＤＣ２-１６を用いることで、高電圧転送を容易にしている。また、ノードＮ１２の電位を制限するために、ｎＭＯＳトランジスタＭＥ２を設けているので、ノードＮ１２の電位がｎＭＯＳトランジスタＭＥ１の耐圧以上の電位まで昇圧されることはない。同様に、ノードＮ１５の電位を制限するために、ｎＭＯＳトランジスタＭＥ５、ＭＥ６を設けているので、ノードＮ１５の電位がｎＭＯＳトランジスタＭＥ４の耐圧以上の電位まで昇圧されることはない。また、ブロックＢ１においてノードＮ１５を昇圧する場合、ｎＭＯＳトランジスタＭＥ３のゲート（ノードＮ１６）及びドレイン（ノードＮ１１）には電源電圧Ｖddが供給され、ブロックＢ２においてはノードＮ１１からノードＮ１５に接地電位ＧＮＤを供給する機能がある。以上により、前述した第１〜第３の課題を解決することができる。
【０１４６】
また、この第６の実施の形態おいては、図１０に示す回路を半導体基板に形成するに当たり、レイアウトパターンを工夫した。以下に、そのレイアウトパターンについて以下に説明する。ノードＮ１２においては、ｎＭＯＳトランジスタＭＥ１のゲートのパターンとＭＯＳキャパシタＭＤＣ１のゲートのパターンはできるだけ大きく、ｎＭＯＳトランジスタＭＥ２のゲート及びドレインのパターンとｎＭＯＳトランジスタＭＤ１のソースのパターンはできるだけ小さいほうがよい。さらに、ノードＮ１２の配線パターンは、できるだけ短い（面積が小さい）ほうがよい。
【０１４７】
また、ノードＮ１５においては、ｎＭＯＳトランジスタＭＥ４-１〜ＭＥ４-１６のゲートのパターンとＭＯＳキャパシタＭＤＣ２-１〜ＭＤＣ２-１６のゲートのパターンはできるだけ大きく、ｎＭＯＳトランジスタＭＥ５のゲート及びドレインのパターンとｎＭＯＳトランジスタＭＥ１のソースのパターン、及びｎＭＯＳトランジスタＭＥ３のソースのパターンはできるだけ小さいほうがよい。さらに、ノードＮ１５の配線パターンは、できるだけ短い（面積が小さい）ほうがよい。これは、寄生容量を減らすことにより、ノードＮ１２及びノードＮ１５が昇圧される電位を高めることができるからである。
【０１４８】
また、ノードＮ１２及びノードＮ１５に接続される素子の回路構成上の理由から、ノードＮ１２及びノードＮ１５のうち、一方を短くすると他方が長くなってしまうため、ノードＮ１２の配線パターンとノードＮ１５の配線パターンは同程度の長さ（面積）になっているのがよい。以上の目的を実現したレイアウトパターンを図１２に示す。
【０１４９】
図１２は、図１０に示すローデコーダのうち、ブロックＢ１を半導体基板上に形成したときのレイアウトパターンの一部を示す平面図である。詳しくは図１２には、ノードＮ１２を形成する配線パターンとノードＮ１２に接続されるトランジスタ、キャパシタを形成するパターン、およびノードＮ１５を形成する配線パターンとノードＮ１５に接続されるトランジスタ、キャパシタを形成するパターン、さらにはこれらトランジスタと拡散層の一部を共有するトランジスタを示す。なおここでは、ｎＭＯＳトランジスタＭＥ４-１〜ＭＥ４-１６、ＭＯＳキャパシタＭＤＣ２-１〜ＭＤＣ２-１６のうち、ｎＭＯＳトランジスタＭＥ４-１、ＭＯＳキャパシタＭＤＣ２-１のみを示す。また、ノードＮ１２及びノードＮ１５に接続されていないトランジスタを示す。
【０１５０】
図１２において、図面上の左側から順に、ｎＭＯＳトランジスタＭＥ４-１とＭＯＳキャパシタＭＤＣ２-１、ｎＭＯＳトランジスタＭＥ２とｎＭＯＳトランジスタＭＤ２及びｎＭＯＳトランジスタＭＤ１、ｎＭＯＳトランジスタＭＥ６とｎＭＯＳトランジスタＭＥ５、ｎＭＯＳトランジスタＭＥ３とｎＭＯＳトランジスタＭＥ１、及びＭＯＳキャパシタＭＤＣ１が配置されている。なお、ｎＭＯＳトランジスタＭＥ６とｎＭＯＳトランジスタＭＥ５は、ｎＭＯＳトランジスタＭＥ２とｎＭＯＳトランジスタＭＤ２及びｎＭＯＳトランジスタＭＤ１の下側に配置されている。
【０１５１】
また、ｎＭＯＳトランジスタＭＥ４-１とＭＯＳキャパシタＭＤＣ２-１は、電流経路の一端を同一の拡散層６１で共有するように形成されている。同様に、ｎＭＯＳトランジスタＭＥ２とｎＭＯＳトランジスタＭＤ２は、電流経路の一端を同一の拡散層６２で共有するように形成されている。ｎＭＯＳトランジスタＭＤ２とｎＭＯＳトランジスタＭＤ１も、電流経路の一端を同一の拡散層６３で共有するように形成されている。ｎＭＯＳトランジスタＭＥ６とｎＭＯＳトランジスタＭＥ５も、電流経路の一端を同一の拡散層６４で共有するように、さらにｎＭＯＳトランジスタＭＥ３とｎＭＯＳトランジスタＭＥ１も、電流経路の一端を同一の拡散層６５で共有するように形成されている。
【０１５２】
このようなレイアウトにより、ノードＮ１２は以下のように接続された配線パターン７１により形成される。ノードＮ１２の配線パターン７１は、図面上、水平方向に伸びたパターン７１Ａにより、ｎＭＯＳトランジスタＭＥ１のゲート７２とＭＯＳキャパシタＭＤＣ１のゲート７３に接続され、パターン７１Ａから下方に伸びたパターン７１Ｂにより、ｎＭＯＳトランジスタＭＥ２及びｎＭＯＳトランジスタＭＤ２の電流経路の一端６２に接続され、さらにパターン７１Ｂから水平方向に伸びたパターン７１Ｃにより、ｎＭＯＳトランジスタＭＥ２のゲート７４に接続されている。
【０１５３】
また、ノードＮ１５は以下のように接続された配線パターン８１により形成される。ノードＮ１５の配線パターン８１は、図面上、水平方向に伸びたパターン８１Ａにより、ｎＭＯＳトランジスタＭＥ４-１のゲート８２とＭＯＳキャパシタＭＤＣ２-１のゲート８３に接続され、パターン８１Ａから下方に伸びたパターン８１Ｂ、水平方向に伸びたパターン８１Ｃを経て、このパターン８１Ｃから上方に伸びたパターン８１Ｄ、及び８１Ｅにより、それぞれｎＭＯＳトランジスタＭＥ５のゲート８４、及びｎＭＯＳトランジスタＭＥ５の電流経路の一端８５に接続され、さらにパターン８１Ｃから上方に伸びたパターン８１Ｆにより、ｎＭＯＳトランジスタＭＥ１及びＭＥ３の電流経路の一端６５に接続されている。
【０１５４】
以上のようなレイアウトパターンを形成することにより、ノードＮ１２の配線パターン７１とノードＮ１５の配線パターン８１とを、概略等しい長さにし、それぞれの配線容量も等しくしている。
【０１５５】
ここで例えば、ｎＭＯＳトランジスタＭＤ１、ＭＤ２、ＭＥ２と、ｎＭＯＳトランジスタＭＥ１、ＭＥ３のレイアウト位置を交換した場合、配線パターン８１の長さに比べて配線パターン７１の長さは長くなる。この結果、配線パターン７１は、他の配線パターン（例えば、電源線パターン等）と近接して配線される機会が多くなることが考えられ、配線パターン８１に比べてノイズの影響を受けやすくなり、誤動作の原因となってしまう。前述したように、配線パターン７１と配線パターン８１は動作中にフローティング状態となるため、ノイズの影響を受けやすい。そこで、配線パターン７１（ノードＮ１２）と配線パターン８１（ノードＮ１５）とを、概略等しい長さで、かつできるだけ短い長さにする必要がある。
【０１５６】
また、ノードＮ１２に接続された素子に関し、前記ｎＭＯＳトランジスタＭＥ２、ＭＤ２のトランジスタサイズは、ｎＭＯＳトランジスタＭＥ１のトランジスタサイズ、及びＭＯＳキャパシタＭＤＣ１のサイズに比べて小さく形成されている。これにより、ノードＮ１２では、ｎＭＯＳトランジスタＭＥ１のゲート７２、及びＭＯＳキャパシタＭＤＣ１のゲート７３に形成される容量を大きく、この容量に比べてｎＭＯＳトランジスタＭＥ２のゲート７４及びドレイン６２、及びｎＭＯＳトランジスタＭＤ２のソース６２に形成される容量を小さくしている。さらに、ノードＮ１２の配線パターン７１をできるだけ短い長さにすることで、配線パターン７１に形成される寄生容量を小さくしている。この結果、ノードＮ１４から見たときのノードＮ１２の寄生容量を小さくすることができ、ノードＮ１２を昇圧した場合に昇圧されるノードＮ１２の電位を高めることができる。
【０１５７】
また、ノードＮ１５に接続された素子に関し、前記ｎＭＯＳトランジスタＭＥ５のトランジスタサイズは、ｎＭＯＳトランジスタＭＥ４-１のトランジスタサイズ、及びＭＯＳキャパシタＭＤＣ２-１のサイズに比べて小さく形成されている。これにより、ノードＮ１５では、ｎＭＯＳトランジスタＭＥ４-１のゲート８２、及びＭＯＳキャパシタＭＤＣ２-１のゲート８３に形成される容量を大きく、この容量に比べてｎＭＯＳトランジスタＭＥ５のゲート８４及びドレイン８５に形成される容量を小さくしている。さらに、ノードＮ１５の配線パターン８１をできるだけ短い長さにすることで、配線パターン８１に形成される寄生容量を小さくしている。この結果、ノードＮ１７-１から見たときのノードＮ１５の寄生容量を小さくすることができ、ノードＮ１５を昇圧した場合に昇圧されるノードＮ１５の電位を高めることができる。
【０１５８】
以上に説明した第６の実施の形態によれば、以下のような効果を得ることができる。
【０１５９】
ｎＭＯＳトランジスタＭＥ１（第１のＭＯＳトランジスタ）のゲートとドレインの間にＭＯＳキャパシタＭＤＣ１を設けることよって、ノードＮ１２とノードＮ１４間の容量結合比を向上させることができ、ｎＭＯＳトランジスタＭＥ１のゲートに電荷を充電し、チャネルを形成した後、このゲートをフローティングにし、ドレイン電位（ノードＮ１４の電位）を上昇させた場合に、ｎＭＯＳトランジスタＭＥ１のゲート電位（ノードＮ１２の電位）の上昇を大きくすることができ、ノードＮ１４からノードＮ１５へ、より高電圧の転送が可能になる。
【０１６０】
さらに、ｎＭＯＳトランジスタＭＥ４-１（第２のＭＯＳトランジスタ）のゲートとソースの間にあるいはゲートとドレインの間に、ＭＯＳキャパシタＭＤＣ２-１を設けることによって、同様にｎＭＯＳトランジスタＭＥ４-２〜ＭＥ４-１６の個々のゲートとソースの間、あるいはゲートとドレインの間に、ＭＯＳキャパシタＭＤＣ２-２〜ＭＤＣ２-１６の個々を設けることによって、ノードＮ１５とワード線ＷＬ１-１〜ＷＬ１-１６間の容量結合比を向上させることができる。このため、ｎＭＯＳトランジスタＭＥ４-１〜ＭＥ４-１６のゲートに電荷を充電し、チャネルを形成した後、このゲートをフローティングにし、ドレイン電位（ノードＮ１７の電位）を上昇させた場合に、ｎＭＯＳトランジスタＭＥ４-１〜ＭＥ４-１６のゲート電位（ノードＮ１５の電位）の上昇を大きくすることができ、ノードＮ１７-１〜Ｎ１７-１６からワード線ＷＬ１-１〜ＷＬ１-１６へ、より高電圧の転送が可能になる。
【０１６１】
また、ＭＯＳキャパシタＭＤＣ２-１〜ＭＤＣ２-１６の個々をｎＭＯＳトランジスタＭＥ４-１〜ＭＥ４-１６の個々のソース側に設けることにより、非選択のブロックＢ２でｎＭＯＳトランジスタＭＥ４-１〜ＭＥ４-１６がカットオフされている場合、ノードＮ１７-１〜Ｎ１７-１６から見たｎＭＯＳトランジスタＭＥ４-１〜ＭＥ４-１６のドレイン側の負荷容量を小さくできるという利点がある。
【０１６２】
また、選択ブロックＢ１において、ｎＭＯＳトランジスタＭＥ４-１のゲートの電位を上昇させる場合、このゲートにソースが接続されたＭＯＳトランジスタＭＥ３を設け、このｎＭＯＳトランジスタＭＥ３のドレインに第１の電圧（例えばＶdd）をバイアスすることによって、基板バイアス効果でｎＭＯＳトランジスタＭＥ３のしきい値電圧を高くすることにより、フローティングであるｎＭＯＳトランジスタＭＥ４-１のゲートからｎＭＯＳトランジスタＭＥ３のドレインへのリーク電流を低減することができる。これにより、リーク電流によって生じるｎＭＯＳトランジスタＭＥ４-１のゲートの電位降下を抑えることができる。
【０１６３】
さらに、ｎＭＯＳトランジスタＭＥ３のゲートに第２の電圧（例えばＶdd）をバイアスすることによって、ソース（ｎＭＯＳトランジスタＭＥ４-１〜ＭＥ４-１６のゲートで高電圧）とゲート間の電位差を小さくでき、ｎＭＯＳトランジスタＭＥ３の耐圧の負荷を低減することができる。また、ｎＭＯＳトランジスタＭＥ３は、非選択のブロックＢ２において、ノードＮ１１からノードＮ１５に接地電位ＧＮＤを供給する機能を兼ねている。
【０１６４】
さらに、負のしきい値電圧を持つＭＯＳトランジスタのソースとドレインの短絡、及びゲートによってＭＯＳキャパシタＭＤＣ１、ＭＤＣ２-１〜ＭＤＣ２-１６を構成することにより、高い電圧がＭＯＳキャパシタＭＤＣ１、ＭＤＣ２-１〜ＭＤＣ２-１６に印加されても、これらＭＯＳキャパシタＭＤＣ１、ＭＤＣ２-１〜ＭＤＣ２-１６の容量を確保することができ、容量結合による電位昇圧を大きくすることができる。
【０１６５】
また、ｎＭＯＳトランジスタＭＥ１のゲート電圧を制限する手段（ｎＭＯＳトランジスタＭＥ２）を設けることによって、ｎＭＯＳトランジスタＭＥ１のゲートが、このトランジスタの耐圧以上の電位に昇圧されることを防ぐことができ、ｎＭＯＳトランジスタＭＥ１の信頼性を向上することができる。
【０１６６】
【発明の効果】
以上述べたようにこの発明によれば、不揮発性半導体メモリにおける大容量化、低電圧化に適しており、消費電力も低減することができるローデコーダを有する半導体集積回路を提供することが可能である。
【図面の簡単な説明】
【図１】（ａ）、（ｂ）は、この発明の第１の実施の形態のローデコーダの構成を示す回路図である。
【図２】第１の実施の形態のローデコーダの動作時のタイミングチャートである。
【図３】この発明の第２の実施の形態のローデコーダの構成を示す回路図である。
【図４】第２の実施の形態のローデコーダの動作時のタイミングチャートである。
【図５】この発明の第３の実施の形態のローデコーダの構成を示す回路図である。
【図６】この発明の第３の実施の形態の変形例のローデコーダの構成を示す回路図である。
【図７】この発明の第４の実施の形態のローデコーダの構成を示す回路図である。
【図８】この発明の第５の実施の形態のローデコーダの構成を示す回路図である。
【図９】第５の実施の形態のローデコーダの動作時のタイミングチャートである。
【図１０】この発明の第６の実施の形態のローデコーダの構成を示す回路図である。
【図１１】第６の実施の形態のローデコーダの動作時のタイミングチャートである。
【図１２】第６の実施の形態のローデコーダを半導体基板上に形成したときのレイアウトパターンの一部を示す平面図である。
【図１３】従来の不揮発性半導体メモリにおける一例のローデコーダの回路図である。
【図１４】前記ローデコーダの動作時のタイミングチャートである。
【図１５】従来の不揮発性半導体メモリにおける別例のローデコーダの回路図である。
【図１６】前記ローデコーダの動作時のタイミングチャートである。
【図１７】従来の不揮発性半導体メモリにおける他の別例のローデコーダの回路図である。
【符号の説明】
Ｂ１、Ｂ２…ブロック
ＩＶ１…インバータ回路
ＭＥ１〜ＭＥ７、ＭＤ１、ＭＤ２…ｎチャネルＭＯＳトランジスタ
ＭＤＣ１、ＭＤＣ２…ＭＯＳキャパシタ
Ｎ１〜Ｎ７…ノード
Ｎ１１〜Ｎ１８…ノード
ＮＤ１…ＮＡＮＤ回路
ＮＲ１…ＮＯＲ回路
ＲＡ０〜ＲＡ１５…入力信号
ＴＲ１〜ＴＲ５、ＴＲ１０〜ＴＲ１３…ｎチャネルＭＯＳトランジスタ
ＴＲＷ０〜ＴＲＷ３１…ｎチャネルＭＯＳトランジスタ
Ｖ１…信号電圧
Ｗ１−０〜Ｗ１−３１…ワード線
ＷＬ１-１〜ＷＬ１-１６、ＷＬ２-１〜ＷＬ２-１６…ワード線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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