(57)【特許請求の範囲】
【請求項１】
行列状に配列された複数のノーマルメモリセルと、欠陥があるノーマルメモリセルが配列されたカラムをリペアするための冗長カラムに配列された複数の冗長セルとを各々含む複数のメモリバンクを有する半導体メモリ装置において、
２以上の前記メモリバンクのカラムは同じカラム選択信号により選択され、
前記欠陥があるノーマルメモリセルのカラムを前記冗長カラムで代替することを制御する冗長回路を具備し、
前記冗長回路は、
前記欠陥があるノーマルメモリセルのカラム及びバンクに対応して選択的に切断される複数のカラムヒューズ及びバンクヒューズを含み、所定のカラムアドレス信号群と所定のバンク信号群に応答して活性化される出力信号を発生する複数のプログラマブルデコーダと、
前記複数のプログラマブルデコーダの出力信号の論理和を演算して、前記冗長カラムをイネーブルするための冗長選択信号を発生する論理回路とを具備し、
前記複数のプログラマブルデコーダの各々は、
切断される前記カラムヒューズの組み合わせによってリペアされるべき前記ノーマルメモリセルのカラムがプログラムされるリペアカラム選択部と、
切断される前記バンクヒューズの組み合わせによってリペアされるべき前記メモリバンクがプログラムされるリペアバンク選択部と、
前記リペアカラム選択部の出力信号及び前記リペアバンク選択部の出力信号を論理演算して前記プログラマブルデコーダの出力信号を発生する論理部とを含む、
ことを特徴とする半導体メモリ装置。
【請求項２】
前記複数のプログラマブルデコーダの各々は、
前記リペアカラム選択部及び前記リペアバンク選択部をイネーブルするか否かを制御するリペア決定部をさらに具備することを特徴とする請求項１に記載の半導体メモリ装置。
【請求項３】
前記冗長選択信号によってイネーブルが制御され、前記カラムアドレス信号群に応答して前記カラム選択信号を活性化させるカラムプレデコーダをさらに具備することを特徴とする請求項１に記載の半導体メモリ装置。
【請求項４】
外部カラムアドレス群をデコーディングして前記カラムアドレス信号群を発生するカラムアドレスデコーダと、
外部ローアドレス群をデコーディングして前記バンク信号群を発生するバンク信号発生部をさらに具備することを特徴とする請求項１に記載の半導体メモリ装置。
【請求項５】
前記欠陥があるノーマルメモリセルのカラムのリペアは、前記欠陥があるノーマルメモリセルが属する各々の前記メモリバンク別に独立して制御されることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項６】
１つの前記の冗長カラムは、１以上の前記メモリバンクにおける前記欠陥があるノーマルメモリセルを代替することを特徴とする請求項５に記載の半導体メモリ装置。
【請求項７】
前記欠陥があるノーマルメモリセルのカラムのリペアは、前記欠陥があるノーマルメモリセルが属する前記メモリバンクを含む２以上の前記メモリバンクで構成されるメモリバンクグループ別に独立して制御されることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項８】
１つの前記一つの冗長カラムは、１以上の前記メモリバンクグループにおける前記欠陥があるノーマルメモリセルを代替することを特徴とする請求項７に記載の半導体メモリ装置。
【請求項９】
行列状に配列された複数のノーマルメモリセルと、欠陥があるノーマルメモリセルのカラムをリペアするための複数の冗長カラムに各々配列された複数の冗長セルとを各々含む複数のメモリバンクを有する半導体メモリ装置において、
２以上の前記メモリバンクのカラムは同じカラム選択信号によって選択され、
前記欠陥があるノーマルメモリセルのカラムを前記複数の冗長カラムのうち該当する冗長カラムで代替することを制御する複数の冗長回路を具備し、
前記複数の冗長回路は、各々、前記複数の冗長カラムのうち１つの冗長カラムに対応し、
前記欠陥があるノーマルメモリセルのカラム及びバンクに対応して選択的に切断される複数のカラムヒューズ及びバンクヒューズを含み、所定のカラムアドレス信号群と所定のバンク信号群に応答して、該当冗長カラムをイネーブルする冗長選択信号を発生する複数のプログラマブルデコーダと、
所定の制御信号に応答して前記複数のプログラマブルデコーダ中の何れか一つの出力信号を受けて、前記複数の冗長カラムのうち１つの冗長カラムをイネーブルする前記冗長選択信号及び前記複数の冗長カラムのうち他の冗長カラムをイネーブルする前記冗長選択信号を選択的に発生する選択ロジック部とを具備することを特徴とする半導体メモリ装置。
【請求項１０】
前記複数の冗長回路の各々は、前記複数のプログラマブルデコーダの出力信号と前記選択ロジック部の出力信号との論理和を演算して、前記冗長選択信号を発生する論理和回路をさらに具備することを特徴とする請求項９に記載の半導体メモリ装置。
【請求項１１】
前記複数のプログラマブルデコーダの各々は、
切断される前記カラムヒューズの組み合わせによってリペアされる前記ノーマルメモリセルのカラムがプログラムされるリペアカラム選択部と、
前記切断されるバンクヒューズの組合によってリペアされる前記メモリバンクがプログラムされるリペアバンク選択部と、
前記リペアカラム選択部の出力信号及び前記リペアバンク選択部の出力信号を論理演算して、前記プログラマブルデコーダの出力信号を発生する論理部とを具備することを特徴とする請求項９に記載の半導体メモリ装置。
【請求項１２】
前記プログラマブルデコーダの各々は、前記リペアカラム選択部及び前記リペアバンク選択部をイネーブルするか否かを制御するリペア決定部をさらに具備することを特徴とする請求項１１に記載の半導体メモリ装置。
【請求項１３】
前記冗長選択信号によってイネーブルが制御され、前記カラムアドレス信号群に応答して前記カラム選択信号を活性化させるカラムプレデコーダをさらに具備することを特徴とする請求項９に記載の半導体メモリ装置。
【請求項１４】
外部カラムアドレス群をデコーディングして前記カラムアドレス信号群を発生するカラムアドレスデコーダと、
外部ローアドレス群をデコーディングして前記バンク信号群を発生するバンク信号発生部をさらに具備することを特徴とする請求項９に記載の半導体メモリ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体メモリ装置に係り、特に冗長効率を向上させる冗長回路を含む半導体メモリ装置に関する。
【０００２】
【従来の技術】
DRAM(DRAM:Dynamic Random Access Memory)等の半導体メモリ装置は多数のメモリセルで構成され、これらのメモリセル中の一つのメモリセルにでも欠陥があれば、半導体メモリ装置は正常に動作せず不良品として扱われる。さらに半導体メモリ装置の高集積化及び高速化を追求する最近の傾向に従って、このような欠陥セルの発生確率は益々高まっている。従ってDRAMの製造コストを決定するウェーハ収率、即ち、一つのウェーハ上に形成されたチップの総数に対する良品チップ数の比で示すウェーハ収率が低くなっている。従って、半導体メモリ装置の高集積化に伴って、ウェーハ収率を向上させるために欠陥セルを訂正するための方法がさらに重要度を増している。
【０００３】
欠陥セルを訂正するための一つの方法として、欠陥セルを余分の他のセルで代替するための冗長回路を内蔵する技術が使われている。一般に冗長回路は余分の行と列で構成される冗長メモリセルブロックを駆動し、欠陥セルの代りに冗長メモリセルを選択する。即ち、欠陥セルを指定する行及び/または列アドレス信号が入力されると、ノーマルメモリセルブロックの欠陥セルの代りに冗長メモリセルが選択される。
【０００４】
ノーマルメモリセルブロックの欠陥行及び/または列を冗長行及び/または列で代替する一つの方法が米国特許第５,３２５,３３４号に開示されている。
【０００５】
前記米国特許によれば、欠陥列が含まれる列アドレス信号がヒューズボックスアレイに入力されると所定の冗長列が活性化され、活性化された冗長列が欠陥列を代替する。ヒューズボックスアレイには多数の欠陥列をリペアするために多数個のヒューズボックスが配列されていて、各々のヒューズボックスは該当欠陥列アドレスに応じて選択的に切断/熔断する方式でプログラムされた多数のヒューズを含む。従って欠陥列アドレス信号がヒューズボックスに入力されると、ブロック選択制御回路から提供される出力信号に応答して冗長列ドライバーゲートが駆動されて所定の冗長列が選択される。
【０００６】
ところが、前記米国特許に係る冗長設計は、図１に示した方式でなされる。図１で、ノーマルメモリセルブロックは多数個のバンクBANK０、BANK１、…、BANK１５で構成され、ノーマルメモリセルブロック内で発生した欠陥セルは不良_１、不良_２、不良_３及び不良_４の類型で示され、ノーマルメモリセルブロックの両側に冗長セルブロックが各々存在すると仮定しよう。そして、各冗長セルブロックは多数個の欠陥セルを代替するように設定される場合もあるし、一つの欠陥セルを代替するように設定される場合もあると仮定しよう。
【０００７】
不良_１の欠陥セルは、不良_１に該当する列アドレスに対応してプログラムされた第１ヒューズボックスFB１によって左側冗長セルブロックで代替される。不良_２、不良_３及び不良_４の欠陥セルは、いわゆるビット性不良で発生したものであって、このビットに該当する列アドレスに対応してプログラムされた第２ヒューズボックスFB２によって右側冗長セルブロックで代替される。したがって、ノーマルメモリセルブロック内の各々の欠陥セルが連結された列全体が冗長列で代替される。即ち、該当欠陥セルを選択するカラム選択経路が遮断されることにより、ノーマルメモリセルブロック内の欠陥セルの列に連結された正常セルも、冗長列に連結された冗長セルで代替される。
【０００８】
ところが、不良_１の欠陥セルの列を代替する冗長列に連結された冗長セルに不良が存在する場合、例えば、不良_１の欠陥セルは冗長セルで代替されるが、代替された冗長セルも不良である場合もあり得る。この場合、欠陥冗長列の代替が不可能なためにメモリ装置は最終的に不良として扱われる。したがって、欠陥列を代替しようとした冗長列の不良により、意図した代替効果が得られず代替効率が落ちるという問題点がある。
【０００９】
一方、代替効率を向上させるために多数の冗長セルを具備する場合もある。しかし、無計画に多くの冗長セルを具備すれば、救済することができるチップが増える反面、これらが占める面積によってチップ面積が大きくなるという問題点が発生する。
【００１０】
従って、代替効率を向上させることができる冗長回路が望まれている。
【００１１】
【発明が解決しようとする課題】
本発明の目的は、向上した冗長効率を有する冗長回路を含むメモリ装置を提供することである。
【００１２】
【課題を解決するための手段】
前記目的を達成するために本発明の１つの側面によれば、半導体メモリ装置は、行列状に配列された複数のノーマルメモリセルと、欠陥がある前記ノーマルメモリセルのカラムをリペアするための冗長カラムに配列された冗長セルを各々含む多数個のメモリバンクを含み、２以上の前記メモリバンクのカラムは同じカラム選択信号により選択される。そして、この半導体メモリ装置は、前記欠陥が発生するノーマルメモリセルのカラムを前記冗長カラム代替することを制御する冗長回路を具備し、前記冗長回路は、前記欠陥が発生するノーマルメモリセルのカラム及びバンクに対応して選択的に切断される多数のカラムヒューズ及びバンクヒューズの組み合わせによりリペアされる前記メモリバンク及びカラムがプログラムされ、所定のカラムアドレス信号群と所定のバンク信号群に応答して活性化される出力信号を発生する多数のプログラマブルデコーダを含む。冗長回路はまた、前記多数のプログラマブルデコーダの出力信号の論理和を演算して、前記冗長カラムをイネーブルする冗長選択信号を発生する論理回路を具備する。
【００１３】
前記目的を達成するための本発明の他の側面によれば、前記冗長回路内の論理回路の代りに選択ロジック部を具備し、前記選択ロジック部は、所定の制御信号に応答して前記多数個のプログラマブルデコーダの出力信号各々に対応する前記冗長カラムをイネーブルする冗長選択信号を発生する。特に、前記選択ロジック部は、前記冗長回路が位置する領域の前記冗長カラムをイネーブルする冗長選択信号を発生するか、他の領域の冗長カラムをイネーブルする冗長選択信号を発生するかを決定する。
【００１４】
このような本発明の冗長回路によれば、相異なるバンク内のカラムアドレスの欠陥セル又は相異なるバンクグループ内のカラムアドレスの欠陥セルを一つの冗長カラムで代替すること、及び／又は、相異なる領域に属する冗長回路を用いて代替することができるため、冗長効率が向上する。
【００１５】
【発明の実施の形態】
以下、添付した図面を参照して本発明の望ましい実施の形態を説明することによって本発明を詳細に説明する。各図面において、同じ参照符号は同じ構成要素を示す。
【００１６】
図２は、本発明の望ましい実施の形態に係る冗長回路を含むメモリ装置の概略的なブロック図である。これを参照すれば、メモリ装置３００は、カラムアドレスデコーダ３１、バンク信号発生部３２、カラムプレデコーダ３３、多数個のプログラマブルデコーダ３５_i(i＝１〜n)及び論理回路３７を具備する。ここで、プログラマブルデコーダ３５_i（i＝１〜n)及び論理回路３７が冗長回路３０に該当する。
【００１７】
メモリ装置３００が通常的に動作するノーマルモードでは、外部から入力されるカラムアドレスCAは、カラムアドレスデコーダ３１とカラムプレデコーダ３３を通じてノーマルメモリセルのカラムを選択するノーマル選択信号NOR_CSLをイネーブルさせる。カラムアドレスデコーダ３１は、外部カラムアドレス群CAをデコーディングしてカラムアドレス信号群DCAを提供し、バンク信号発生部３２は外部ローアドレス群RAをデコーディングしてバンク信号群BDCAを提供する。
【００１８】
プログラマブルデコーダ３５_i(i＝＝１〜n)の各々は、切断可能な多数個のカラムヒューズ４３_F１、４３_F２、４３_F３(図３参照)とバンクヒューズ４５_F１、４５_F２(図３参照)を含む。切断されるカラムヒューズ４３_F１、４３_F２、４３_F３及びバンクヒューズ４５_F１、４５_F２の組み合わせは、代替しようとするメモリバンク及びカラムを示す。そして、プログラマブルデコーダ３５_i(i＝１〜n)の各々は所定のカラムアドレス信号群DCAとバンク信号群BDCAに応答して、出力信号REDi(i＝１〜n)を活性化する。
【００１９】
論理回路３７は、プログラマブルデコーダ３５_i(i＝１〜n)の出力信号REDi(i＝１〜n)の論理和を演算して冗長選択信号RED_CSLを発生する。従って、プログラマブルデコーダ３５_i(i＝１〜n)の出力信号REDi(i＝１〜n)中で何れか一つがロジックハイレベルに活性化されると、冗長選択信号RED_CSLもロジックハイレベルに活性化される。ここで、冗長選択信号RED_CSLは、欠陥があるノーマルメモリセル(図示せず)のカラムを代替する冗長カラムをイネーブルする信号である。
【００２０】
カラムプレデコーダ３３は、カラムアドレス信号群DCAに応答してノーマルカラム選択信号NOR_CSLを活性化させる。ここで、ノーマルカラム選択信号NOR_CSLは、ノーマルメモリセルのカラムを選択する信号である。カラムプレデコーダ３３のディセーブルは冗長選択信号RED_CSLによって制御される。即ち、冗長選択信号RED_CSLがロジックハイレベルに活性化されると、カラムプレデコーダ３３はディセーブルされる。バッファ３６は、カラムプレデコーダ３３の出力信号をバッファリングしてノーマルカラム選択信号NOR_CSLを発生する。
【００２１】
図３は、図２のプログラマブルデコーダ３５_i(i＝１〜n)を具体的に示す回路図である。図３を参照すれば、プログラマブルデコーダ３５_iは、リペア決定部４１、リペアカラム選択部４３及びリペアバンク選択部４５を具備する。
【００２２】
リペア決定部４１は、リペアカラム選択部４３とリペアバンク選択部４５のイネーブル／ディセーブルを制御する第１及び第２リペア決定信号CFUSEU、CFUSEDを発生する。即ち、リペアイネーブルヒューズENFが切断され、リペアマスタ信号MASTがロジックハイレベルになると、第１リペア決定信号CFUSEUはロジックハイレベルになり、第２リペア決定信号CFUSEDはロジックローレベルになる。したがって、リペアイネーブルヒューズENFが切断されたプログラマブルデコーダ３５_iはイネーブルされて、欠陥が発生したノーマルメモリセル(図示せず)のカラムをディセーブルし、冗長セルを含む冗長カラムをイネーブルさせうる。即ち、欠陥が発生したノーマルメモリセルのカラムの代わりに、冗長カラムを選択することができる。
【００２３】
しかし、リペアディセーブルヒューズDIFが切断されると、第１リペア決定信号CFUSEUはロジックローレベルになり、第２リペア決定信号CFUSEDはロジックハイレベルになる。従って、リペアディセーブルヒューズDIFが切断されたプログラマブルデコーダ３５_iは、欠陥が発生したノーマルメモリセル(図示せず)のリペア動作を実行しない。
【００２４】
リペアカラム選択部４３では、選択的に切断されるカラムヒューズ４３_F１、４３_F２、４３_F３の組み合わせにより、代替しようとするノーマルメモリセルのカラムがプログラムされる。即ち、リペアイネーブルヒューズENFが切断されて第１リペア決定信号CFUSEUがロジックハイレベルになると、一連のNMOSトランジスタ４３_N１、４３_N２、４３_N３はイネーブルされる。従って、カラムアドレス経路が形成される。この時、カラムヒューズ４３_F１、４３_F２、４３_F３中で、リペアしようとするカラムアドレスを除外した残りのカラムアドレスに連結されるカラムヒューズが切断されると、リペアされるカラムがプログラムされる。
【００２５】
リペアバンク選択部４５は、選択的に切断されるバンクヒューズ４５_F１、４５_F２の組み合わせによってリペアしようとするメモリバンクがプログラムされる。本発明の冗長回路によれば、ノーマルメモリセルのカラムが冗長カラムで代替されるリペア動作は、各メモリバンク別に独立して実行される。
【００２６】
図４は、バンク別に欠陥が発生したノーマルメモリセルのリペア動作を示す図面であって、バンク０(BANK0)のノーマルメモリセルに欠陥が存在する場合を示す。図３と図４を参照すれば、バンク０に対応するバンク信号群BDCAと連結されるバンクヒューズを除外した残りのバンクヒューズが切断される。この時、切断されていないカラムヒューズにカラムアドレスが入力されると、ノーマルメモリセルのカラムはディセーブルされ、冗長カラムがイネーブルされる。したがって、バンク０のカラムだけが冗長カラムで代替される(▲１▼)。
【００２７】
バンク１にも欠陥があるノーマルメモリセルにおいては、バンク０の欠陥カラムをリペアするために使われたプログラマブルデコーダ３５_１ではなく他のプログラマブルデコーダ３５_２が使われる。バンク１(BANK1)の欠陥があるノーマルメモリセルのカラムをリペアするためのプログラミング方法は、バンク０のカラムリペアのためのプログラミング方法と同じ方法で実現できる(▲２▼)。従って、バンク０とバンク１における相異なる欠陥カラムが一つの冗長カラムで代替される。
【００２８】
本発明の望ましい実施の形態に係る冗長回路によれば、一つのプログラマブルデコーダによってカラムリペアが実行されるようにプログラムされるメモリバンクの数は複数個になる場合もある。図５は、一つのメモリバンクグループを構成する多数個のメモリバンクのノーマルメモリセルのリペア動作を示す図面であって、バンク０乃至バンク３の同じカラムに該当するノーマルメモリセルに欠陥が発生する場合を示す。図３と図５を参照すれば、プログラマブルデコーダ３５_３内のバンク０からバンク３までに該当するバンクヒューズを除外した残りのバンクヒューズが切断される。これにより、バンク０乃至バンク３中の欠陥があるノーマルメモリセルは、冗長カラムに連結された冗長セルで代替される(▲３▼)。図４の場合と同じように、図５の場合にも他のプログラマブルデコーダ３５_４を使用してバンク８乃至バンク１１を一つの冗長カラムで代替され得る(▲４▼)。即ち、相異なるカラムアドレスを有するメモリバンクグループのカラムが一つの冗長カラムで代替され得る。
【００２９】
図６は、本発明の他の実施の形態に係る冗長回路を含むメモリ装置を示す概略的なブロック図である。図６の冗長回路５０は、図２の冗長回路３０と比べて図２の論理回路３７の代りに選択ロジック部５１、ORロジック部５２、５３及びバッファ５４、５５を使用するという点で差がある。
【００３０】
選択ロジック部５１は制御信号CNTLに応答して、プログラマブルデコーダ３５_nの出力RED２を第１ORロジック部５２に伝送するか、第２ORロジック部５３に伝送するかを決定する。図６では、プログラマブルデコーダ３５_２が選択ロジック部５１０に連結された場合が示されている。図７は選択ロジック部５１の具体的な回路図を示す。これを参照すれば、選択ロジック部５１は、ロジックローレベルの制御信号CNTLに応答して第１伝送ゲートTG１がターンオンされて、プログラマブルデコーダの出力RED２を第１ORロジック部５２と連結されるノードN１に伝送し、一方、ロジックハイレベルの制御信号CNTLに応答して、第２伝送ゲートTG２がターンオンされて、プログラマブルデコーダの出力RED２を第２ORロジック部５３と連結されるノードN２に伝送する。
【００３１】
再び図６を参照すれば、第１ORロジック部５２は、第１プログラマブルデコーダ３５_１の出力RED１と第２プログラマブルデコーダ３５_２の出力RED２に対応して、一つの冗長カラムRED_CSL１を活性化する。ここで、第１プログラマブルデコーダ３５_１内のヒューズプログラミングと、第２プログラマブルデコーダ３５_２内のヒューズプログラミングは相異なる。したがって、図４と図５で説明したように、一つの冗長カラムRED_CSL１は相異なるバンクの相異なる欠陥カラムを代替する。
【００３２】
図８は、図６の冗長回路５０で具現され得る冗長設計方式を示す図面である。図８では、第１及び第２プログラマブルデコーダ３５_１、３５-２はノーマルメモリセルブロックの左側に位置する冗長セルブロックの下方に位置し、第３及び第４プログラマブルデコーダ３５_３、３５-４は右側冗長セルブロックの下方に位置するように構成されている。
【００３３】
一般に、プログラマブルデコーダは、ノーマルメモリセルブロックの欠陥セルを、該欠陥セルに対応する位置の冗長セルブロックで代替する。即ち、不良_１の欠陥セルと不良_２の欠陥セルが各々連結されたノーマルメモリセルブロックの２つのカラムの各々は、第１及び第２プログラマブルデコーダ３５_１及び３５_２を使用して第１冗長カラムRED_CSL１で代替され、不良_３乃至不良_５のようにビット性不良で発生した欠陥セルが連結されたノーマルメモリセルブロックの３つのカラムは、第４プログラマブルデコーダ３５_４を使用して第２冗長カラムRED_CSL２で代替される。
【００３４】
ここで、右側冗長セルブロック内の冗長セルが欠陥セルを代替するために全て使われたと仮定しよう。この場合、不良_６の欠陥セルは、第３プログラマブルデコーダ３５_３を使用して第１冗長カラムRED_CSL１で代替される。この際、第１選択ロジック部５１_１の制御信号CNTL_１はロジックローレベルで、第２プログラマブルデコーダ３５_２の出力RED２は第２ORロジック部５３に伝えられない。これは右側冗長セルが欠陥セル代替するために全て使われたため、代替のための余分の冗長セルがないからである。そして、第２選択ロジック部５１_２の制御信号CNTL_２はロジックハイレベルで、第３プログラマブルデコーダ３５_３の出力RED３が第１ORロジック部５２に伝えられる。したがって、第１ORロジック部５２は、第１乃至第３プログラマブルデコーダ３５_１、３５_２、３５_３の出力RED１、RED２、RED３に応答して一つの冗長カラムRED_CSL１を活性化する。
【００３５】
上記の各実施の形態は本発明を適用した具体例に過ぎず、当業者であれば、これらに対して多様な変形を加え、又は、均等な他の実施の形態を採用することができる。したがって、本発明の技術的範囲は、上記の各実施の形態に限定されず、特許請求の範囲に基づいて定められるべきである。
【００３６】
【発明の効果】
本発明によれば、相異なるバンク内のカラムアドレスの欠陥セル又は相異なるバンクグループ内のカラムアドレスの欠陥セルを一つの冗長カラムで代替すること、及び／又は、相異なる領域に属する冗長回路を用いて代替することができるため、冗長効率が向上する。
【図面の簡単な説明】
【図１】従来の冗長設計方式を示す図面である。
【図２】本発明の望ましい実施の形態に係る冗長回路を含むメモリ装置を示すブロック図である。
【図３】図２のプログラマブルデコーダを具体的に示す回路図である。
【図４】バンク別に欠陥が発生するノーマルメモリセルのリペア動作を示す図面である。
【図５】一つのメモリバンクグループを構成する多数個のメモリバンクのノーマルメモリセルのリペア動作を示す図面である。
【図６】本発明の他の実施の形態に係る冗長回路を含むメモリ装置を示す図面である。
【図７】図６の選択ロジック部を具体的に示す回路図である。
【図８】図６の冗長回路で具現される冗長方式を示す図面である。
【符号の説明】
３００  メモリ装置
３０  冗長回路
３１  カラムアドレスデコーダ
３２  バンク信号発生部
３３  カラムプレデコーダ
３５_i、i＝１〜n  プログラマブルデコーダ
３６  バッファ
３７  論理回路
【図１】
0003751810.tif 000002
【図２】
0003751810.tif 000003
【図３】
0003751810.tif 000004
【図４】
0003751810.tif 000005
【図５】
0003751810.tif 000006
【図６】
0003751810.tif 000007
【図７】
0003751810.tif 000008
【図８】
0003751810.tif 000009