(57)【特許請求の範囲】
【請求項１】
半導体基板上にＮＰＮ型パワートランジスタが形成された第１の半導体装置と、半導体基板上に第１の半導体装置のＮＰＮ型パワートランジスタと相補トランジスタ対を成すＰＮＰ型パワートランジスタが形成された第２の半導体装置とによりＳＥＰＰ接続が可能とした半導体装置であって、第１の半導体装置にはＮＰＮ型パワートランジスタと同一半導体基板上にバイアス回路用の１又は直列接続された複数のダイオードを形成し、該ダイオードのアノード側端部をＮＰＮ型パワートランジスタのベースと接続するとともにカソード側端部をバイアス端子と接続し、第２の半導体装置にはＰＮＰ型パワートランジスタと同一半導体基板上にバイアス回路用の１又は直列接続された複数のダイオードを形成し、該ダイオードのカソード側端部をＰＮＰ型パワートランジスタのベースと接続するとともにアノード側端部をバイアス端子と接続した半導体装置において、
第１の半導体装置のＮＰＮ型パワートランジスタと第２の半導体装置のＰＮＰ型パワートランジスタのベース−エミッタ間順方向電圧降下の合計をＥとして、第１，第２の半導体装置の内、一方はバイアス回路用のダイオード全体の順方向電圧降下Ｖ1 をＥより小さく、かつ、約Ｅ／２以外の任意の一定値とし、第１，第２の半導体装置の内、他方はバイアス回路用のダイオードをショットキーバリアダイオードで形成し、かつ、ダイオード全体の順方向降下電圧Ｖ2 を約（Ｅ−Ｖ1 ）の所定値となるようにするとともに、
第１の半導体装置はＮＰＮ型パワートランジスタのベース側、コレクタ側、エミッタ側とそれぞれ接続されたベース端子、コレクタ端子、エミッタ端子を含み、第２の半導体装置はＰＮＰ型パワートランジスタのベース側、コレクタ側、エミッタ側とそれぞれ接続されたベース端子、コレクタ端子、エミッタ端子を含み、第１の半導体装置と第２の半導体装置を並べた場合に、互いのエミッタ端子が隣合う最も内側の位置となり、互いのコレクタ端子が次に内側の位置となるように各端子を配置し、
更に、第１の半導体装置にＮＰＮ型パワートランジスタのエミッタと接続されたエミッタ抵抗を設け、該エミッタ抵抗の他端を第２のエミッタ端子と接続し、第２の半導体装置にＰＮＰ型パワートランジスタのエミッタと接続されたエミッタ抵抗を設け、該エミッタ抵抗の他端を第２のエミッタ端子と接続し、第１の半導体装置と第２の半導体装置を並べた場合に、互いの第２のエミッタ端子が、エミッタ端子より更に内側の位置となるように配置したこと、
を特徴とする半導体装置。
【請求項２】
第１の半導体装置のバイアス回路用のダイオードのアノード側端部をベース端子と接続するとともに、アノード側端部とＮＰＮ型パワートランジスタのベースとの間にベース抵抗を介装し、第２の半導体装置のバイアス回路用のダイオードのカソード側端部をベース端子と接続するとともに、カソード側端部とＰＮＰ型パワートランジスタのベースとの間にベース抵抗を介装したこと、
を特徴とする請求項１記載の半導体装置。
【請求項３】
第１の半導体装置のＮＰＮ型パワートランジスタのエミッタとエミッタ端子との間にエミッタ抵抗を介装し、第２の半導体装置のＰＮＰ型パワートランジスタのエミッタとエミッタ端子との間にエミッタ抵抗を介装したこと、
を特徴とする請求項１記載の半導体装置。
【請求項４】
半導体基板上にＮＰＮ型パワートランジスタが形成された第１の半導体装置と、半導体基板上に第１の半導体装置のＮＰＮ型パワートランジスタと相補トランジスタ対を成すＰＮＰ型パワートランジスタが形成された第２の半導体装置とによりＳＥＰＰ接続が可能とした半導体装置であって、第１の半導体装置にはＮＰＮ型パワートランジスタと同一半導体基板上にバイアス回路用の１又は直列接続された複数のダイオードを形成し、該ダイオードのアノード側端部をＮＰＮ型パワートランジスタのベースと接続するとともにカソード側端部をバイアス端子と接続し、第２の半導体装置にはＰＮＰ型パワートランジスタと同一半導体基板上にバイアス回路用の１又は直列接続された複数のダイオードを形成し、該ダイオードのカソード側端部をＰＮＰ型パワートランジスタのベースと接続するとともにアノード側端部をバイアス端子と接続した半導体装置において、
第１の半導体装置のＮＰＮ型パワートランジスタと第２の半導体装置のＰＮＰ型パワートランジスタのベース−エミッタ間順方向電圧降下の合計をＥとして、第１，第２の半導体装置の内、一方はバイアス回路用のダイオード全体の順方向電圧降下Ｖ1 をＥより小さく、かつ、約Ｅ／２以外の任意の一定値とし、第１，第２の半導体装置の内、他方はバイアス回路用のダイオードをショットキーバリアダイオードで形成し、かつ、ダイオード全体の順方向降下電圧Ｖ2 を約（Ｅ−Ｖ1 ）の所定値となるようにするとともに、
第１の半導体装置のＮＰＮ型パワートランジスタをダーリントン接続したｎ段のＮＰＮ形トランジスタで構成し、各ＮＰＮ型トランジスタのエミッタを、各々、個別に設けたエミッタ抵抗を介してエミッタ端子と接続し、第２の半導体装置のＰＮＰ型パワートランジスタをダーリントン接続したｎ段のＰＮＰ型トランジスタで構成し、各ＰＮＰ型トランジスタのエミッタを、各々、個別に設けたエミッタ抵抗を介してエミッタ端子と接続したこと、
を特徴とする半導体装置。
【請求項５】
第１の半導体装置はＮＰＮ型パワートランジスタのベース側、コレクタ側とそれぞれ接続されたベース端子、コレクタ端子を含み、第２の半導体装置はＰＮＰ型パワートランジスタのベース側、コレクタ側とそれぞれ接続されたベース端子、コレクタ端子を含み、第１の半導体装置と第２の半導体装置を並べた場合に、互いのエミッタ端子が隣合う最も内側の位置となり、互いのコレクタ端子が次に内側の位置となるように各端子を配置したこと、
を特徴とする請求項４記載の半導体装置。
【請求項６】
半導体基板上にＮＰＮ型パワートランジスタが形成された第１の半導体装置と、半導体基板上に第１の半導体装置のＮＰＮ型パワートランジスタと相補トランジスタ対を成すＰＮＰ型パワートランジスタが形成された第２の半導体装置とによりＳＥＰＰ接続が可能とした半導体装置であって、第１の半導体装置にはＮＰＮ型パワートランジスタと同一半導体基板上にバイアス回路用の１又は直列接続された複数のダイオードを形成し、該ダイオードのアノード側端部をＮＰＮ型パワートランジスタのベースと接続するとともにカソード側端部をバイアス端子と接続し、第２の半導体装置にはＰＮＰ型パワートランジスタと同一半導体基板上にバイアス回路用の１又は直列接続された複数のダイオードを形成し、該ダイオードのカソード側端部をＰＮＰ型パワートランジスタのベースと接続するとともにアノード側端部をバイアス端子と接続した半導体装置において、
第１の半導体装置のＮＰＮ型パワートランジスタと第２の半導体装置のＰＮＰ型パワートランジスタのベース−エミッタ間順方向電圧降下の合計をＥとして、第１，第２の半導体装置の内、一方はバイアス回路用のダイオード全体の順方向電圧降下Ｖ1 をＥより小さく、かつ、約Ｅ／２以外の任意の一定値とし、第１，第２の半導体装置の内、他方はバイアス回路用のダイオードをショットキーバリアダイオードで形成し、かつ、ダイオード全体の順方向降下電圧Ｖ2 を約（Ｅ−Ｖ1 ）の所定値となるようにするとともに、
第１の半導体装置のＮＰＮ型パワートランジスタをダーリントン接続したｎ段のＮＰＮ形トランジスタで構成し、この内、最終段のＮＰＮ型トランジスタのエミッタを第１のエミッタ端子と接続するとともに、２段目以降の各ＮＰＮ型トランジスタのエミッタを、各々、個別に設けたエミッタ抵抗を介して第２のエミッタ端子と接続し、第２の半導体装置のＰＮＰ型パワートランジスタをダーリントン接続したｎ段のＰＮＰ型トランジスタで構成し、この内、最終段のＰＮＰ型トランジスタのエミッタを第１のエミッタ端子と接続するとともに、２段目以降の各ＰＮＰ型トランジスタのエミッタを、各々、個別に設けたエミッタ抵抗を介して第２のエミッタ端子と接続したこと、
を特徴とする半導体装置。
【請求項７】
第１の半導体装置はＮＰＮ型パワートランジスタのベース側、コレクタ側とそれぞれ接続されたベース端子、コレクタ端子を含み、第２の半導体装置はＰＮＰ型パワートランジスタのベース側、コレクタ側とそれぞれ接続されたベース端子、コレクタ端子を含み、第１の半導体装置と第２の半導体装置を並べた場合に、互いの第２のエミッタ端子が隣合う最も内側の位置となり、互いの第１のエミッタ端子が次に内側の位置となり、互いのコレクタ端子が更に次に内側の位置となるように各端子を配置したこと、
を特徴とする請求項６記載の半導体装置。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は半導体装置に係り、とくに半導体基板上にＮＰＮ型パワートランジスタが形成された第１の半導体装置と、半導体基板上に第１の半導体装置のＮＰＮ型パワートランジスタと相補トランジスタ対をなすＰＮＰ型パワートランジスタが形成された第２の半導体装置とによりＳＥＰＰ接続が可能な半導体装置に関する。
【０００２】
【従来の技術】
パワーアンプの出力段（最終段）などでは相補トランジスタ対をなすＮＰＮ型パワートランジスタとＰＮＰ型パワートランジスタをＳＥＰＰ（シングルエンデッドプッシュプル）接続し、大きな出力を得ている。ＳＥＰＰ回路では、両パワートランジスタのベース−エミッタ間順方向電圧降下の総和とほぼ同じバイアス電圧を２つのベース間に印加するバイアス回路を設け、両パワートランジスタに所定のアイドリング電流（例えば、最大出力数十ＷのＢ級アンプの場合、数十ｍＡ程度）を流して出力波形にクロスオーバ歪が生じるのを回避している。
【０００３】
パワートランジスタのベース−エミッタ間順方向電圧降下ＶBEは、−２〜−２．５ｍＶ／°Ｃ程度の負の温度係数を持っており、バイアス電圧Ｖbiasを一定のままにすると、パワートランジスタの発熱による温度上昇で動作点が変化し、アイドリング電流が増大して発熱が増し、更に温度が上昇するという悪循環（熱暴走）で両パワートランジスタが破壊してしまう。これを防ぐために、従来、バイアス回路は図１０に示す如く、直列接続したｎ個のダイオードＤ1 〜Ｄn とバイアス電圧（アイドリング電流）調整用の半固定抵抗ＶＲ1 で構成したダイオード式のバイアス回路１とするか、または図１１の如きバイアス用トランジスタ２、固定抵抗Ｒ11、半固定抵抗ＶＲ2 、固定抵抗Ｒ12で構成したトランジスタ式のバイアス回路３とし、ダイオードＤ1 〜Ｄn 、バイアス用トランジスタ２をＮＰＮ型パワートランジスタ４、ＰＮＰ型パワートランジスタ５と熱結合させて、アイドリング電流の温度補償を行うようにしている。ダイオードＤ1 〜Ｄn の各順方向電圧降下ＶF1〜ＶFnも−２〜−２．５ｍＶ／°Ｃ程度の負の温度係数を持っており、温度が上昇するとバイアス電圧Ｖbiasが低下するので、アイドリング電流を一定化させることができる。また、バイアス用トランジスタ２のベース−エミッタ間順方向電圧降下ＶBEも−２〜−２．５（ｍＶ／°Ｃ）程度の負の温度係数を持っており、温度が上昇するとバイアス電圧が低下するので、アイドリング電流を一定化させることができる。
図１０、図１１中の符号６，７はエミッタ抵抗である。また、抵抗Ｒ５、トランジスタＴｒ５、抵抗Ｒ６，トランジスタＴｒ６はドライバ段１０の最終段であり、発振防止用の抵抗Ｒ７、Ｒ８を介してバイアス回路１，３と接続されている。
【０００４】
ところで、ＮＰＮ型パワートランジスタとＰＮＰ型パワートランジスタは従来から単品の半導体装置として市販されており、パワーアンプ最終段としてＳＥＰＰ接続する場合、互いに同じ所望の電気的特性を持つものを選んで放熱器（ヒートシンク）に固定する。一方、バイアス回路を構成するダイオードやトランジスタも単品の半導体装置として各種特性のものが市販されており、ＳＥＰＰ回路のバイアス回路に適した特性を持つものを選択して、パワートランジスタと同じ放熱器に固定し、熱結合する。
図１２は図１１のトランジスタ式のバイアス回路３を用いたパワーアンプのドライブ段及び最終段の実装配線図の一例である。８は放熱器、９はプリント基板、４と５は放熱器８に固定されるとともに、ベース端子(B) ，(B´）、コレクタ端子(C) ，(C´）、エミッタ端子(E) ，(E´）がプリント基板９に接続されたＮＰＮ型パワートランジスタとＰＮＰ型パワートランジスタであり、各々、ダーリントン接続トランジスタで構成されている。６と７はエミッタ抵抗、２は放熱器８に固定されるとともにベース端子(B) 、コレクタ端子(C) 、エミッタ端子(E)
がプリント基板９に接続されたバイアス用トランジスタであり、固定抵抗Ｒ11、半固定抵抗ＶＲ2 、固定抵抗Ｒ12とともにバイアス回路を構成する。
【０００５】
【発明が解決しようとする課題】
図１２から明らかなように、バイアス用トランジスタ２がＮＰＮ型パワートランジスタ４，ＰＮＰ型パワートランジスタ５と別体であるため、放熱器８には２つのパワートランジスタに加えてバイアス用トランジスタ２も固定しなければならず、製造に手間が掛かり、コスト高の要因となっていた。また、バイアス用トランジスタ２は２つのＮＰＮ型，ＰＮＰ型パワートランジスタ４，５のベース−エミッタ接合部から物理的にかなり離れているため、ＮＰＮ型，ＰＮＰ型パワートランジスタ４，５の温度上昇がバイアス用トランジスタ２に伝わるまでにタイムラグが生じ、また、バイアス用トランジスタ２がＮＰＮ型，ＰＮＰ型パワートランジスタ４，５と同じ温度まで上昇しにくいことから、アイドリング電流に対する良好な温度補償が難しく、熱暴走防止の信頼性が低かった。
更に、ＮＰＮ型パワートランジスタ４とＰＮＰ型パワートランジスタ５の間にバイアス用トランジスタ２を配置し、プリント基板９の上で接続することから、コレクタ端子(C) ，(C´) 、エミッタ端子(E) ，(E´) 間のプリント配線の引き回しが長くなって、広い実装面積を必要とするとともに、プリント配線のインダクタンス分により大きな電磁波放射が起き、出力の歪が大きくなる欠点もあった。
これらの欠点はダイオード式のバイアス回路を用いた場合でも同様である。
【０００６】
近年、同一半導体基板上に、ＮＰＮ型若しくはＰＮＰ型パワートランジスタと温度補償兼用バイアス回路用のダイオードを一体的に形成、集積することで熱結合を理想化した半導体装置が幾つか提案されており（特開昭５３−２９０８２号公報、特開昭６３−１６９７６４号公報、特開昭６３−１９０３８１号公報など）、かかる半導体装置をＳＥＰＰ回路に利用することで、上記欠点を解消する可能性が有る。
ＮＰＮ型パワートランジスタに対しできるだけ安価にダイオードを集積するには、パワートランジスタと同一の半導体基板にＰＮ接合型ダイオードを形成することになるが、構造を簡単にすると、寄生トランジスタの発生が避けられない。この場合、寄生トランジスタのベース−エミッタ間接合を利用してダイオードを実現することが考えられるが、寄生トランジスタの電流増幅率ｈfeを１／１０以下と小さくする必要があり、このときダイオードの順方向電圧降下は１Ｖ程度となってしまい、パワートランジスタのベース−エミッタ間順方向電圧降下ＶBE≒０．６Ｖ（パワートランジスタが２段のダーリントン接続の場合は２ＶBE≒    １．２Ｖ、３段のダーリントン接続の場合は３ＶBE≒１．８Ｖ）と大きく食い違ってしまう。
ＰＮＰ型パワートランジスタについても同様に、同一の半導体基板上にＰＮ接合型ダイオードを一体的に形成しようとすると、ダイオードの順方向電圧降下がパワートランジスタのベース−エミッタ間順方向電圧降下ＶBE≒０．６Ｖ（２段のダーリントン接続の場合は２ＶBE≒１．２Ｖ、３段のダーリントン接続の場合は３ＶBE≒１．８Ｖ）と大きく食い違ってしまう。
このため、同一半導体基板上にＮＰＮ型パワートランジスタと温度補償兼用バイアス回路用のダイオードを集積した第１の半導体装置と、同一半導体基板上にＰＮＰ型パワートランジスタと温度補償兼用バイアス回路用のダイオードを集積した第２の半導体装置を組み合わせてもバイアス電圧が不適合となってしまうので、使用することができず、そもそもかかる半導体装置は半導体メーカでもその製造、販売をしていない。
【０００７】
特開昭６３−１６９７６４号公報の第３図に示された如く、互いに異なる半導体基板上にパワートランジスタとダイオードを形成すれば、ダイオードの順方向電圧降下をパワートランジスタのベース−エミッタ間順方向電圧降下と同じ約０．６Ｖとすることができるが、熱結合が不完全となり、また、製造コストが高くなってしまう不具合がある。
このため、従来は、ＮＰＮ型パワートランジスタ及びＰＮＰ型パワートランジスタとバイアス回路用のトランジスタ又はダイオードを別個に調達して放熱器に取りつけるほかなく、上述したように、ＳＥＰＰ回路の製造に手間が掛かること、良好な温度補償が行い難いこと、広い実装面積を要し、大きな出力歪が生じることなどの問題が避けられなかった。
【０００８】
本発明は上記した従来技術の問題に鑑み、ＮＰＮ型パワートランジスタとＰＮＰ型パワートランジスタを温度補償兼用のバイアス回路とともにＳＥＰＰ接続する場合の製造の手間を軽減でき、また、良好な温度補償を行える半導体装置を提供することを、その目的とする。
また、ＳＥＰＰ接続する場合に広い実装面積を要せず、出力歪が生じにくい半導体装置を提供することを、その目的とする。
【０００９】
【課題を解決するための手段】
請求項１記載の半導体装置では、半導体基板上にＮＰＮ型パワートランジスタが形成された第１の半導体装置と、半導体基板上に第１の半導体装置のＮＰＮ型パワートランジスタと相補トランジスタ対を成すＰＮＰ型パワートランジスタが形成された第２の半導体装置とによりＳＥＰＰ接続が可能とした半導体装置であって、第１の半導体装置にはＮＰＮ型パワートランジスタと同一半導体基板上にバイアス回路用の１又は直列接続された複数のダイオードを形成し、該ダイオードのアノード側端部をＮＰＮ型パワートランジスタのベースと接続するとともにカソード側端部をバイアス端子と接続し、第２の半導体装置にはＰＮＰ型パワートランジスタと同一半導体基板上にバイアス回路用の１又は直列接続された複数のダイオードを形成し、該ダイオードのカソード側端部をＰＮＰ型パワートランジスタのベースと結合するとともにアノード側端部をバイアス端子と接続した半導体装置において、第１の半導体装置のＮＰＮ型パワートランジスタと第２の半導体装置のＰＮＰ型パワートランジスタのベース−エミッタ間順方向電圧降下の合計をＥとして、第１，第２の半導体装置の内、一方はバイアス回路用のダイオード全体の順方向電圧降下Ｖ1 をＥより小さく、かつ、約Ｅ／２以外の任意の一定値とし、第１，第２の半導体装置の内、他方はバイアス回路用のダイオードをショットキーバリアダイオードで形成し、かつ、ダイオード全体の順方向降下電圧Ｖ2 を約（Ｅ−Ｖ1 ）の所定値となるようにするとともに、第１の半導体装置はＮＰＮ型パワートランジスタのベース側、コレクタ側、エミッタ側とそれぞれ接続されたベース端子、コレクタ端子、エミッタ端子を含み、第２の半導体装置はＰＮＰ型パワートランジスタのベース側、コレクタ側、エミッタ側とそれぞれ接続されたベース端子、コレクタ端子、エミッタ端子を含み、第１の半導体装置と第２の半導体装置を並べた場合に、互いのエミッタ端子が隣合う最も内側の位置となり、互いのコレクタ端子が次に内側の位置となるように各端子を配置し、更に、第１の半導体装置にＮＰＮ型パワートランジスタのエミッタと接続されたエミッタ抵抗を設け、該エミッタ抵抗の他端を第２のエミッタ端子と接続し、第２の半導体装置にＰＮＰ型パワートランジスタのエミッタと接続されたエミッタ抵抗を設け、該エミッタ抵抗の他端を第２のエミッタ端子と接続し、第１の半導体装置と第２の半導体装置を並べた場合に、互いの第２のエミッタ端子が、エミッタ端子より更に内側の位置となるように配置したことを特徴としている。
【００１０】
これにより、相補トランジスタ対を成すＮＰＮ型パワートランジスタとＰＮＰ型パワートランジスタのベース−エミッタ間順方向電圧降下の合計をＥとして、第１，第２の半導体装置の内、一方に形成したバイアス回路用のダイオード全体の順方向電圧降下Ｖ1 はＥより小さく、かつ、約Ｅ／２以外の任意の一定値で良いことから、ＮＰＮ型パワートランジスタまたはＰＮＰ型パワートランジスタと同一の半導体基板上にＰＮ接合型など普通のダイオードを形成すれば良く、製造が容易であり安価で済む。また、第１，第２の半導体装置の内、他方のバイアス回路用のダイオードをショットキーバリアダイオードとしたことで、比較的、簡単な構成で、ダイオード１個当たりの順方向電圧降下を０．１〜０．５Ｖと細かく設定でき、ダイオード全体の順方向降下電圧Ｖ2 を約（Ｅ−Ｖ1 ）の所定値に簡単に設定することができる。この結果、放熱器に第１，第２の半導体装置を取り付けるだけで適正なバイアス電圧を発生するバイアス回路用のダイオードの取り付けを自動的に完了させることができ、ＳＥＰＰ回路の組立の手間が簡略化する。この際、第１，第２の半導体装置の両方をショットキーバリアダイオードとはせず、片方だけとしたので、部品コストの上昇は少なくて済む。
また、第１，第２の半導体装置内では、ＮＰＮ型パワートランジスタまたはＰＮＰ型パワートランジスタと同一半導体基板上にダイオードを形成するので、理想的な熱結合を行わせることができ、良好な温度補償を行うことができる。
更に、互いに相補関係に有る第１，第２の半導体装置の組み合わせを選択すれば、バイアス回路用のダイオードの選択は自動的にされるので、ＳＥＰＰ回路の設計が簡単となる。
また、第１，第２の半導体装置を各々、従来のＮＰＮ型パワートランジスタ，ＰＮＰ型パワートランジスタと同様に使用することもできる。
また、第１の半導体装置と第２の半導体装置を並べた場合に、互いのエミッタ端子が隣合う最も内側の位置となり、互いのコレクタ端子が次に内側の位置となるように各端子を配置したことにより、ＳＥＰＰ接続に必要なエミッタ端子、コレクタ端子に関するプリント基板上でのプリントパターンの引き回し長を短く抑えることができ、電磁放射を減らして出力歪の発生を抑制することができる。そして、内蔵エミッタ抵抗の一端を、パワートランジスタのエミッタ側と接続されたエミッタ端子とは異なる第２のエミッタ端子と接続したので、内蔵エミッタ抵抗を介さずにパワートランジスタのエミッタと直接外部接続することもでき、内蔵エミッタ抵抗の両端電圧を測定してパワートランジスタのコレクタ電流を監視したり、設計上の都合から他の値のエミッタ抵抗を外付けしたりすることもできる。また、第１，第２の半導体装置を並べたとき第２のエミッタ端子が一番内側に来るようにしたので、内蔵エミッタ抵抗を利用する標準的な使い方をする場合、プリント基板上では最短距離で第２のエミッタ端子間を接続でき、出力用プリントパターン長の引き回しを最小限に抑えることができる。
【００１５】
請求項２記載の半導体装置では、請求項１記載の装置において、第１の半導体装置のバイアス回路用のダイオードのアノード側端部をベース端子と接続するとともに、アノード側端部とＮＰＮ型パワートランジスタのベースとの間にベース抵抗を介装し、第２の半導体装置のバイアス回路用のダイオードのカソード側端部をベース端子と接続するとともに、カソード側端部とＰＮＰ型パワートランジスタのベースとの間にベース抵抗を介装したことを特徴としている。
これにより、発振を防止するため、ドライバ段とＮＰＮ型パワートランジスタ及びＰＮＰ型パワートランジスタのベースとの間に設ける抵抗に流れる電流値を小さくして、該発振防止抵抗での電圧ロスを少なくできる。この結果、第１，第２の半導体装置をＳＥＰＰ接続して構成するパワーアンプの出力を大きくすることができる。
また、第１の半導体装置と第２の半導体装置に発振防止用のベース抵抗を内蔵することで、プリント基板上に発振防止用で不燃化した抵抗を実装する手間とスペースが不要となり、コストも安価にできる。
【００１６】
請求項４記載の半導体装置では、第１の半導体装置のＮＰＮ型パワートランジスタと第２の半導体装置のＰＮＰ型パワートランジスタのベース−エミッタ間順方向電圧降下の合計をＥとして、第１，第２の半導体装置の内、一方はバイアス回路用のダイオード全体の順方向電圧降下Ｖ1 をＥより小さく、かつ、約Ｅ／２以外の任意の一定値とし、第１，第２の半導体装置の内、他方はバイアス回路用のダイオードをショットキーバリアダイオードで形成し、かつ、ダイオード全体の順方向降下電圧Ｖ2 を約（Ｅ−Ｖ1 ）の所定値となるようにするとともに、第１の半導体装置のＮＰＮ型パワートランジスタをダーリントン接続したｎ段のＮＰＮ形トランジスタで構成し、各ＮＰＮ型トランジスタのエミッタを、各々、個別に設けたエミッタ抵抗を介してエミッタ端子と接続し、第２の半導体装置のＰＮＰ型パワートランジスタをダーリントン接続したｎ段のＰＮＰ型トランジスタで構成し、各ＰＮＰ型トランジスタのエミッタを、各々、個別に設けたエミッタ抵抗を介してエミッタ端子と接続したことを特徴としている。
これにより、相補トランジスタ対を成すＮＰＮ型パワートランジスタとＰＮＰ型パワートランジスタのベース−エミッタ間順方向電圧降下の合計をＥとして、第１，第２の半導体装置の内、一方に形成したバイアス回路用のダイオード全体の順方向電圧降下Ｖ1 はＥより小さく、かつ、約Ｅ／２以外の任意の一定値で良いことから、ＮＰＮ型パワートランジスタまたはＰＮＰ型パワートランジスタと同一の半導体基板上にＰＮ接合型など普通のダイオードを形成すれば良く、製造が容易であり安価で済む。また、第１，第２の半導体装置の内、他方のバイアス回路用のダイオードをショットキーバリアダイオードとしたことで、比較的、簡単な構成で、ダイオード１個当たりの順方向電圧降下を０．１〜０．５Ｖと細かく設定でき、ダイオード全体の順方向降下電圧Ｖ2 を約（Ｅ−Ｖ1 ）の所定値に簡単に設定することができる。この結果、放熱器に第１，第２の半導体装置を取り付けるだけで適正なバイアス電圧を発生するバイアス回路用のダイオードの取り付けを自動的に完了させることができ、ＳＥＰＰ回路の組立の手間が簡略化する。この際、第１，第２の半導体装置の両方をショットキーバリアダイオードとはせず、片方だけとしたので、部品コストの上昇は少なくて済む。
また、第１，第２の半導体装置内では、ＮＰＮ型パワートランジスタまたはＰＮＰ型パワートランジスタと同一半導体基板上にダイオードを形成するので、理想的な熱結合を行わせることができ、良好な温度補償を行うことができる。
更に、互いに相補関係に有る第１，第２の半導体装置の組み合わせを選択すれば、バイアス回路用のダイオードの選択は自動的にされるので、ＳＥＰＰ回路の設計が簡単となる。
また、第１，第２の半導体装置を各々、従来のＮＰＮ型パワートランジスタ，ＰＮＰ型パワートランジスタと同様に使用することもできる。
また、第１，第２の半導体装置をＳＥＰＰ接続したときの入力信号の極性が例えば、正から負に変わる際、ｎ段のＮＰＮ形トランジスタの内、２段目以降のトランジスタのベースに蓄積されたキャリアを、最終段のエミッタ抵抗を介することなくｎ段のＰＮＰ型トランジスタの内、２段目以降のトランジスタのベースに速やかに吸収させることができるので、ｎ段のＮＰＮ形トランジスタのカットオフが迅速になされる。この結果、クロスオーバ歪が生じにくくなり、また、最終段のＮＰＮ型トランジスタから最終段のＰＮＰ型トランジスタへ大きな貫通電流が流れるのが阻止されるので、これら最終段のトランジスタの破壊を未然に防止することができる。
【００１７】
請求項６記載の半導体装置では、第１の半導体装置のＮＰＮ型パワートランジスタをダーリントン接続したｎ段のＮＰＮ形トランジスタで構成し、この内、最終段のＮＰＮ型トランジスタのエミッタを第１のエミッタ端子と接続するとともに、２段目以降の各ＮＰＮ型トランジスタのエミッタを、各々、個別に設けたエミッタ抵抗を介して第２のエミッタ端子と接続し、第２の半導体装置のＰＮＰ型パワートランジスタをダーリントン接続したｎ段のＰＮＰ型トランジスタで構成し、この内、最終段のＰＮＰ型トランジスタのエミッタを第１のエミッタ端子と接続するとともに、２段目以降の各ＰＮＰ型トランジスタのエミッタを、各々、個別に設けたエミッタ抵抗を介して第２のエミッタ端子と接続したことを特徴としている。
これにより、請求項４と同様に、第１，第２の半導体装置をＳＥＰＰ接続したときの入力信号の極性が例えば、正から負に変わる際、ｎ段のＮＰＮ形トランジスタの内、２段目以降のトランジスタのベースに蓄積されたキャリアを、最終段のエミッタ抵抗を介することなくｎ段のＰＮＰ型トランジスタの内、２段目以降のトランジスタのベースに速やかに吸収させることで、クロスオーバ歪を生じにくくし、また、最終段のＮＰＮ型トランジスタから最終段のＰＮＰ型トランジスタへ大きな貫通電流が流れるのを阻止して、これら最終段のトランジスタの破壊を防止することができる。
また、最終段のＮＰＮ型トランジスタとＰＮＰ型トランジスタに接続するエミッタ抵抗は外付けするようにしたので、任意の抵抗値を選択することができる。
【００２７】
【実施例】
図１は本発明の一実施例に係るパワーアンプのドライバ段及び出力段を示す回路図であり、図２はパワーアンプの出力段の実装配線図である。
２０は第１の半導体装置であり、同じ半導体基板上に近接してＮＰＮ型パワートランジスタ２１と普通のＰＮ接合型のダイオード２２が周知の半導体製造プロセスにより一体的に形成され、集積化されている。ＮＰＮ型パワートランジスタ２１はＮＰＮ型のトランジスタＴｒ１とＴｒ２がダーリントン接続されて成り、トランジスタＴｒ１とＴｒ２のエミッタには安定化用のエミッタ抵抗Ｒ１，Ｒ２の一端が接続されている。エミッタ抵抗Ｒ１の他端はトランジスタＴｒ２のエミッタと接続されている。また、エミッタ抵抗Ｒ２の他端は外部接続用の第２エミッタ端子 (E2) と接続されている。Ｒ１は１００〜２００Ω程度であり、ここでは一例として１５０Ωとし、Ｒ２は０．２２〜０．４７Ω程度であり、ここでは一例として０．４７Ωとしてある。
トランジスタＴｒ１とＴｒ２のベース−エミッタ間接合の順方向電圧降下ＶBEはともに約０．６Ｖである。また、ＶBEの温度係数はα1 ｍＶ／°Ｃ（α1 は−２前後）の負の値である。
【００２８】
ダイオード２２は後述する第２の半導体装置のダイオード、半固定抵抗と組み合わされることにより、ＳＥＰＰ回路のバイアス回路を構成する。ダイオード２２は安価に構成するため、ＮＰＮ型パワートランジスタと同一の半導体基板にＰ層のシールド層を挟んでＰＮ接合型ダイオードを形成してあるが、寄生トランジスタのｈfeを１／１０以下に抑えてあり、これがため、ダイオード２２のＰＮ接合の順方向電圧降下ＶF は約１Ｖとなっている。ＶF の温度係数はα2 ｍＶ／  °Ｃの負の値とする。なお、ＰＮ接合型ダイオードの場合、α2 ≒α1 である。
【００２９】
第１の半導体装置２０は外部接続用に、ベース端子(B) 、バイアス端子(b) 、コレクタ端子(C) 、第１エミッタ端子(E1)、第２エミッタ端子(E2)の５つの端子を有しており、ＮＰＮ型パワートランジスタ２１のベース（トランジスタＴｒ１のベース）、コレクタ（トランジスタＴｒ１，Ｔｒ２のコレクタ）、エミッタ（トランジスタＴｒ２のエミッタ）がそれぞれベース端子(B) 、コレクタ端子(C) 、第１エミッタ端子(E1)と接続され、ダイオード２２のカソードがバイアス端子(b) と接続されている。なお、ダイオード２２のアノードはＮＰＮ型パワートランジスタのベース（トランジスタＴｒ１のベース）に内部接続されている。
【００３０】
一方、第２の半導体装置３０は第１の半導体装置２０と対称的な構成を有し、同じ半導体基板上に近接してＰＮＰ型パワートランジスタ３１とｎ個のショットキーバリア型のダイオード３２1 〜３２n が周知の半導体製造プロセスにより一体的に形成され、集積化されている。ＰＮＰ型パワートランジスタ３１はＰＮＰ型のトランジスタＴｒ３とＴｒ４がダーリントン接続されて成り、第１の半導体装置２０のＮＰＮ型パワートランジスタ２１と電気的特性が揃っており、相補トランジスタ対を成す。トランジスタＴｒ３とＴｒ４のエミッタには安定化用のエミッタ抵抗Ｒ３，Ｒ４の一端が接続されている。エミッタ抵抗Ｒ３の他端はトランジスタＴｒ４のエミッタと接続されている。また、エミッタ抵抗Ｒ４の他端は外部接続用の第２エミッタ端子(E2 ´) と接続されている。Ｒ３はＲ１と同じであり、ここでは一例として１５０Ωとし、Ｒ４もＲ２と同じであり、ここでは一例として０．４７Ωとしてある。
トランジスタＴｒ３とＴｒ４のベース−エミッタ間接合の順方向電圧降下ＶBEはともに約０．６Ｖであり、温度係数はα3 ｍＶ／°Ｃの負の値である（α3 ≒α1 ）。
【００３１】
ダイオード３２1 〜３２n は第２の半導体装置３０の中で直列に内部接続されており、カソート側がＰＮＰ型パワートランジスタ３１のベース（トランジスタＴｒ３のベース）と内部接続してある。これらのダイオード３２1 〜３２n はショットキーバリア型（金属−半導体接合）であることから、比較的、簡単な構成でダイオード１個当たりの順方向電圧降下を０．１〜０．５Ｖと細かく設定でき、ダイオード全体の順方向降下電圧Ｖ2 を自由に設定することができる。ダイオード３２1 〜３２n の各温度係数α41〜α4n（ｍＶ／°Ｃ）は負の値であるが、−２前後で或る程度の設計自由度が有る（α4i≒α1 （ｉ＝１〜ｎ）とすることも簡単にできる）。
【００３２】
ダイオード３２1 〜３２n の個数ｎ、ダイオード３２1 〜３２n の各順方向電圧降下ＶG1〜ＶGn及びダイオード３２1 〜３２n 全体の順方向降下電圧Ｖ2 、ＶG1〜ＶGnの温度係数α41〜α4nについて説明する。
まず、ＮＰＮ型パワートランジスタ２１とＰＮＰ型パワートランジスタ３１のベース−エミッタ間順方向電圧降下の総和をＥとすると、Ｅ＝４ＶBE（ＶBEは各トランジスタＴｒ１〜Ｔｒ４のベース−エミッタ間順方向電圧降下であり、約０．６Ｖ）≒２．４Ｖである。
バイアス回路のバイアス電圧ＶbiasはほぼＥと同じ値に設定する必要があり、第１の半導体装置２０のバイアス回路用のダイオードの順方向電圧降下をＶ1 とすると、ここではＶ1 ≒１Ｖなので、Ｖ2 は（２．４Ｖ−１Ｖ）＝１．４Ｖとほぼ同じ所定値となるようにダイオード３２1 〜３２n を形成する。実際には、  Ｖ2 は（Ｅ−Ｖ1 ）より少しだけ小さい所定値としておき、後述する半固定抵抗ＶＲ3 で所期のアイドリング電流を流せるバイアス電圧に調整する。
【００３３】
また、ＮＰＮ型パワートランジスタ２１とＰＮＰ型パワートランジスタ３１のベース−エミッタ間順方向電圧降下の総和Ｅの温度係数Ａは、Ａ＝２（α1 ＋α3 ）であり、第１の半導体装置２０のバイアス回路用のダイオードの順方向電圧降下Ｖ1 の温度係数はα2 なので、第２の半導体装置３０のバイアス回路用のダイオード３２1 〜３２n の順方向電圧降下の総和Ｖ2 の温度係数をＢとすると、
Ｂ≒（Ａ−α2 ）
とする。即ち、
α41＋α42＋・・＋α4n≒２（α1 ＋α3 ）−α2         ・・（１）
である。
【００３４】
ダイオード３２1 〜３２n の各順方向電圧降下ＶG1〜ＶGnは任意個数が同一であっても全て異なっていても良く、ＶG1〜ＶGnの温度係数α41〜α4nも任意個数が同一であっても全て異なっていても良い。
例えば、ダイオード３２1 〜３２n の各順方向電圧降下ＶG1〜ＶGnを全て同一とし、ＶG1〜ＶGnの温度係数α41〜α4nも全て同一とする場合、０．１Ｖ≦ＶGi≦０．５Ｖが成立する範囲内で、
ＶGi≒１．４／ｎ
α4i≒（２α1 ＋２α3 −α2 ）／ｎ
但し、ｉ＝１〜ｎ
とすれば良い。ｎ＝３、α1 ＝α3 ＝α2 のとき、ＶGi≒１．４／３Ｖ、α4i≒α1 とすれば良い。
【００３５】
第２の半導体装置３０は外部接続用に、ベース端子(B´) 、バイアス端子(b´) 、コレクタ端子(C´) 、第１エミッタ端子(E1 ´) 、第２エミッタ端子(E2 ´) の５つの端子を有しており、ＰＮＰ型パワートランジスタ３１のベース（トランジスタＴｒ３のベース）、コレクタ（トランジスタＴｒ３，Ｔｒ４のコレクタ）、エミッタ（トランジスタＴｒ４のエミッタ）がそれぞれベース端子(B´) 、コレクタ端子(C´) 、第１エミッタ端子(E1 ´) と接続され、直列接続されたダイオード３２1 〜３２n のカソード側端部がバイアス端子(b´) と接続されている。
【００３６】
第１の半導体装置２０と第２の半導体装置３０の各接続端子は、並べた場合に図２に示す如く、互いにシンメトリーな配置とされており、内側から外側にかけて第２エミッタ端子(E2)と(E2 ´) 、第１エミッタ端子(E1)と(E1 ´) 、コレクタ端子(C) と(C´) 、バイアス端子(b) と(b´) 、ベース端子(B) と(B´) の順に設けられている。
【００３７】
第１の半導体装置２０と第２の半導体装置３０を用いてパワーアンプのＳＥＰＰ接続する場合、図２に示す如く、放熱器４０の同じ主面に第１の半導体装置２０と第２の半導体装置３０を並べて取り付け、各接続端子(B) ，(b) ，(C) ，(E1)，(E2)、(B´) ，(b´) ，(C´) ，(E1 ´) ，(E2 ´) をプリント基板４１の端部に接続する。そして、エミッタ抵抗が第１エミッタ端子(E1)と第２エミッタ端子(E2)の間に設けられたＲ２と、第１エミッタ端子(E1 ´) と第２エミッタ端子(E2 ´) の間に設けられたＲ４のままで良い場合、スピーカ出力用のプリントパターン４２により、第２エミッタ端子(E2)と(E2 ´) を接続したあとスピーカ出力端子(SP)と接続する。放熱器４０の第１の半導体装置２０と第２の半導体装置３０の間にバイアス回路用のダイオードを取りつけなくて良いこと、第１の半導体装置２０と第２の半導体装置３０の各接続端子がシンメトリーな配置とされていることから、第２エミッタ端子(E2)と(E2 ´) は隣接した位置となるので、最短距離で１つに接続でき、プリントパターン４２を長く引き回さなくて済む。また、プリントパターン４２に併置された＋ＶCCと−ＶCC用のプリントパターン４３と４４により、＋Ｖccを第１の半導体装置２０のコレクタ端子(C) 、−ＶCCを第２の半導体装置３０のコレクタ端子(C´) と接続する。コレクタ端子(C) と(C´) も比較的近くに存在しているので、プリントパターン４４を長く引き回さなくて済む。
従って、図１５の従来例に比べ、プリント基板４１の実装面積が半分以下と大幅に減少し、アンプの小型化が可能となり、電磁放射も減少するので出力歪も大幅に抑制することができる。
また、エミッタ抵抗Ｒ２，Ｒ４を外付けする手間とスペースも省くことができる。
【００３８】
なお、第１のエミッタ端子(E1)又は(E1 ´）には、プリントパターン４２との間の電圧を測定し、ＮＰＮ型パワートランジスタ２０とＰＮＰ型パワートランジスタ３０に流れるコレクタ電流を監視する回路を接続することができる。また、第１の半導体装置２０と第２の半導体装置３０に内蔵のエミッタ抵抗Ｒ２，Ｒ４を他の値の抵抗に代えたい場合、第１のエミッタ端子(E1)と第２のエミッタ端子(E2)の間と、第１のエミッタ端子(E1 ´) と第２のエミッタ端子(E2 ´) の間に外付けすれば良い。
【００３９】
一方、第１の半導体装置２０のベース端子(B) と＋ＶCCの間には図１に示す如く、発振防止用の抵抗Ｒ７を介してドライバ段１０の終段のトランジスタＴｒ５と抵抗Ｒ５を接続し、第２の半導体装置３０のベース端子(B´) と−ＶCCの間にも、発振防止用の抵抗Ｒ８を介してドライバ段のトランジスタＴｒ６と抵抗Ｒ６を接続する。抵抗Ｒ７，Ｒ８の抵抗値は数Ω〜数百Ω程度であるが、ここでは一例として４７Ωとしてあり、各々、トランジスタＴｒ１，Ｔｒ３のコレクタ−ベース間の結合容量ＣCBと組み合わされて高域ゲインを落とし、発振を防止する。また、第１の半導体装置２０のバイアス端子(b) と第２の半導体装置３０のバイアス端子(b´) の間にはプリントパターン４５、４６を介してバイアス電圧調整用（アイドリング電流調整用）の半固定抵抗ＶＲ3 を接続する。第１の半導体装置２０のダイオード２２、半固定抵抗ＶＲ3 、ダイオード３２1 〜３２n によりバイアス回路５０が構成される。
半固定抵抗ＶＲ3 は第１の半導体装置２０，第２の半導体装置３０の特性のバラツキを吸収するためのものであり、アイドリング電流が所期の値となるように調整される。この際、本実施例によれば、ダイオード２２はＮＰＮ型パワートランジスタ２１と同一の半導体基板上に形成されており、両者の温度は常に同一であり、また、ダイオード３２1 〜３２n もＮＰＮ型パワートランジスタ３１と同一の半導体基板上に形成されており、両者の温度は常に同一である。よって、温度を一定値まで上昇させてアイドリング電流を調整する場合、ＮＰＮ型パワートランジスタ２１とダイオード２２、ＰＮＰ型パワートランジスタ３１とダイオード３２1 〜３２n が同じ温度になるまで待たなくても、調整作業を実行でき、また、温度を一定値まで上昇させることなく、アイドリング電流の調整を済ますこともできるので、調整に要する時間を大幅に短縮できる。
なお、ダイオード２２と３２1 〜３２n の順方向電圧降下の総和がほぼＮＰＮ型パワートランジスタ２１とＰＮＰ型パワートランジスタ３１の順方向電圧降下の総和とほぼ同じとなっており、また、総合的な温度係数もほぼ同じとなっていることから、調整後のアイドリング電流は温度変化に関わらずほぼ一定となる。
【００４０】
この実施例によれば、電気的特性の揃った第１の半導体装置２０と第２の半導体装置３０を組みにしてＳＥＰＰ接続すれば、バイアス回路用のダイオードの組み付けが自動的に完了するので、組立作業の手間が軽減する。また、第１の半導体装置２０に設けるダイオードは順方向電圧降下が約Ｅ／２以外の任意の値で良いことから普通のＰＮ接合ダイオードを形成すれば済み、ショットキーバリアダイオードは第２の半導体装置３０にだけ形成すれば良いことから、部品コストがそれほど上昇せずに済む。
また、第１の半導体装置２０の中では、ＮＰＮ型パワートランジスタと同一の半導体基板上に形成したダイオード２２が至近距離でＮＰＮ型パワートランジスタの温度上昇をキャッチして、該温度上昇を打ち消す方向に温度特性が変わり、第２の半導体装置３０の中では、ＰＮＰ型パワートランジスタと同一の半導体基板上に形成したダイオード３２1 〜３２n が至近距離でＰＮＰ型パワートランジスタの温度上昇をキャッチして、該温度上昇を打ち消す方向に温度特性が変わるので、理想的な熱結合を行わせることができ、良好な温度補償を行うことができる。
更に、互いに相補関係に有る第１，第２の半導体装置２０，３０の組み合わせを選択すれば、バイアス回路用のダイオードの選択は自動的にされるので、ＳＥＰＰ回路の設計が簡単となる。また、第１，第２の半導体装置２０，３０を各々、従来のＮＰＮ型パワートランジスタ，ＰＮＰ型パワートランジスタと同様に使用することもできる。
【００４１】
また、第１の半導体装置２０と第２の半導体装置３０を並べた場合に、互いの第１エミッタ端子(E1)，(E2)、第２エミッタ端子(E1 ´) ，(E2 ´) が隣合う最も内側の位置となり、互いのコレクタ端子(C) ，(C´) が次に内側の位置となるように各接続端子を配置したことにより、ＳＥＰＰ接続に必要なエミッタ端子、コレクタ端子に関するプリント基板上でのプリントパターンの引き回し長を短く抑えることができ、電磁放射を減らして出力歪の発生を抑制することができる。また、第１の半導体装置２０のＮＰＮ型パワートランジスタと第２の半導体装置３０のＰＮＰ型パワートランジスタの各々にエミッタ抵抗Ｒ２，Ｒ４を内蔵したことで、プリント基板４１上にエミッタ抵抗を実装する手間とスペースが不要となる。
また、内蔵エミッタ抵抗Ｒ２，Ｒ４の一端を、パワートランジスタのエミッタ側と接続された第１エミッタ端子(E1)，(E1 ´) とは異なる第２エミッタ端子(E2)，(E2 ´) と接続したので、内蔵エミッタ抵抗を介さずにパワートランジスタのエミッタと直接外部接続することもでき、内蔵エミッタ抵抗の両端電圧を測定してパワートランジスタのコレクタ電流を監視したり、設計上の都合から他の値のエミッタ抵抗を外付けしたりすることもできる。また、第１，第２の半導体装置２０，３０を並べたとき第２エミッタ端子(E2)，(E2 ´) が一番内側に来るので、内蔵エミッタ抵抗を利用する標準的な使い方をする場合、プリント基板４１上では最短距離で第２エミッタ端子(E2)，(E2 ´) 間を接続でき、スピーカ出力用のプリントパターン長の引き回しを最小限に抑えることができる。
【００４２】
なお、上記した実施例では、半固定抵抗ＶＲ3 を外付けするようにしたが、第１の半導体装置，第２の半導体装置の電気的特性のバラツキが少ない場合、最適なバイアス電圧値とできる固定抵抗に置き換え、これを第１の半導体装置または第２の半導体装置の中に設け、ダイオードと直列接続するようにしても良い。更に、第１の半導体装置と第２の半導体装置のダイオードの特性をバイアス回路としての最適値に設定すれば、固定抵抗自体も省略することができる。このようにすることで、バイアス電圧の無調整化を実現することができ、ＳＥＰＰ回路組立後のバイアス回路の調整作業が不要となる。この点、従来の外付けのバイアス回路を用いる方式では、ＳＥＰＰ回路の組立後、温度を一定値まで上昇させ、ＮＰＮ型パワートランジスタとＰＮＰ型パワートランジスタ及びバイアス回路用の素子が同じ温度になるまで待ったあと、アイドリング電流が所定の規定値となるようにバイアス電圧調整用抵抗の調整をしていたので、多大の労力と時間が掛かっており、製造コストの大きな増大要因となっていた。
また、プリント基板上でのバイアス回路用の配線を減らせるため、実装面積が減り、ＳＥＰＰ接続に必要なエミッタ端子、コレクタ端子に関するプリント基板上でのプリントパターンの引き回し長をより短くすることができ、電磁放射を減らして出力歪の発生を抑制することができる。
【００４３】
また、第１の半導体装置のダイオードは複数個を直列接続した構成としても良く、第２の半導体装置のダイオードは１個だけとしても良い。更に、第２の半導体装置に普通のダイオードを形成し、第１の半導体装置にショットキーバリアダイオードを形成するようにしても良い。
また、第１の半導体装置のダイオードと第２の半導体装置のダイオードの順方向電圧降下の温度係数はいずれも負であることから、（１）式の条件が厳密に成立している必要はなく、（１）式に近い関係が有れば、理想に近い温度補償が可能である。
【００４４】
図３は図１の変形例に係るパワーアンプのドライバ段及び出力段を示す回路図であり、図１と同一の構成部分には同一の符号が付してある。
図１では発振防止用の抵抗Ｒ７，Ｒ８をドライバ段１０の終段トランジスタＴｒ５，Ｔｒ６とバイアス回路５０の間に設けたが、図３では第１，第２の半導体装置に内蔵してあり、第１の半導体装置２００ではＮＰＮ型パワートランジスタ２１，ダイオード２２と同一の半導体基板上で、ダイオード２２のアノードとトランジスタＴｒ１のベースの間に発振防止用のベース抵抗Ｒ７´が介装してあり、第２の半導体装置３００ではＰＮＰ型パワートランジスタ３１，ダイオード３２1 〜３２n と同一の半導体基板上で、ダイオード３２1 〜３２n のカソード側端部とトランジスタＴｒ３のベースの間に発振防止用のベース抵抗Ｒ８´が介装してある。ベース抵抗Ｒ７´，Ｒ８´の抵抗値は数Ω〜数百Ω程度であり、ここでは一例として４７Ωとしてある。
ベース抵抗Ｒ７´，Ｒ８´は各々、トランジスタＴｒ１，Ｔｒ３のコレクタ−ベース間の結合容量ＣCBと組み合わされて高域ゲインを落とし、発振を防止する。
また、図１ではＮＰＮ型パワートランジスタ２１のトランジスタＴｒ１のエミッタ抵抗Ｒ１を、トランジスタＴｒ１のエミッタとＴｒ２のエミッタの間に接続し、ＰＮＰ型パワートランジスタ３１のトランジスタＴｒ３のエミッタ抵抗Ｒ３を、トランジスタＴｒ３のエミッタとＴｒ４のエミッタの間に接続するようにしたが、図３では、トランジスタＴｒ１のエミッタ抵抗Ｒ１´は、トランジスタＴｒ１のエミッタと第２のエミッタ端子(E2)の間に接続し、トランジスタＴｒ３のエミッタ抵抗Ｒ３´は、トランジスタＴｒ３のエミッタと第２のエミッタ端子(E2 ´) の間に接続してある。抵抗Ｒ１´，Ｒ３´の抵抗値はここでは一例として１５０Ωとしてある。
その他の構成部分は図１と全く同一に構成されており、図３の第１，第２の半導体装置２００，３００の端子配置も図１の第１，第２の半導体装置２０，３０と同一になっている（図２参照）。
【００４５】
図１の如く、発振防止用の抵抗Ｒ７，Ｒ８をドライバ段１０の終段トランジスタＴｒ５，Ｔｒ６とバイアス回路５０の間に設ける場合、プリント基板４１上に発振防止用の抵抗Ｒ７，Ｒ８を実装する手間とスペースが必要となる。このプリント基板４１上に設ける抵抗Ｒ７，Ｒ８は安全上、不燃化した抵抗を用いる必要があり、コストも高くなる。また、抵抗Ｒ７には、トランジスタＴｒ１のベース電流に加えてバイアス回路５０に流れるバイアス電流も流れるので、電圧ロスが大きくなってしまい、パワーアンプの出力電圧が下がって出力が小さくなってしまう。
これに対し、図３では、発振防止用の抵抗Ｒ７´，Ｒ８´を第１，第２の半導体装置２００，３００に内蔵したので、放熱器８に第１，第２の半導体装置２００，３００を装着すれば自動的に発振防止用の抵抗Ｒ７´，Ｒ８´の取りつけが終わるので、発振防止用で不燃化した高価な抵抗を外付けする必要がなく、プリント基板上に実装する手間とスペースが不要となり、コストも安価にできる。
また、抵抗Ｒ７´，Ｒ８´にはバイアス回路５０に流れるバイアス電流は流れないので、電流値が小さくなり、これら抵抗Ｒ７´，Ｒ８´での電圧ロスが小さくなる。よって、パワーアンプの出力を大きくすることができる。
【００４６】
更に、図４に示す如く、ドライバ段１０の出力側に、ＳＥＰＰ接続した第１，第２の半導体装置２００Ａ，３００Ａからなる第１出力段１１Ａと、ＳＥＰＰ接続した第１，第２の半導体装置２００Ｂ，３００Ｂからなる第２出力段１１Ｂを並列接続し、パラレルプッシュプル構成とする場合、バイアス回路を形成する半固定抵抗ＶＲ3 を第１出力段１１Ａだけに設け（半固定抵抗ＶＲ3 の両端を第１の半導体装置２００Ａのバイアス端子(b) と第２の半導体装置３００Ａのバイアス端子(b´) に接続）、第２出力段１１Ｂは第１の半導体装置２００Ｂのバイアス端子(b) をベース端子(B) と接続し（ダイオード２２のショート）、第２の半導体装置３００Ｂのバイアス端子(b´) をベース端子(B´) と接続するだけで（ダイオード３２1 〜３２n のショート）、第１出力段１１Ａと第２出力段１１Ｂに同じ適性なバイアス電圧を印加できるようになるので、半固定抵抗ＶＲ3 を１つで済ますことができる。
【００４７】
この点、図１の第１，第２の半導体装置２０，３０を用いて、図５に示す如く、ドライバ段１０の出力側に、各々、発振防止用の抵抗Ｒ７０，Ｒ８０、Ｒ７１，Ｒ８１を介して、ＳＥＰＰ接続した第１，第２の半導体装置２０Ａ，３０Ａからなる第１出力段１１Ｃと、ＳＥＰＰ接続した第１，第２の半導体装置２０Ｂ，３０Ｂからなる第２出力段１１Ｄを並列接続し、パラレルプッシュプル構成とする場合、バイアス回路を形成する半固定抵抗ＶＲ3 ，ＶＲ3 ´を第１出力段１１Ｃと第２出力段の両方に設けないと、第１出力段１１Ｃと第２出力段１１Ｄに同じ適性なバイアス電圧を印加することができず、半固定抵抗がＶＲ3 とＶＲ3 ´の２つ必要となる。
なぜならば、仮に、図１の第１，第２の半導体装置２０，３０を用いてパラレルプッシュプル構成とする場合に、図４と同じく第１出力段１１Ｃだけに半固定抵抗ＶＲ3 を設けることにすると、以下に述べる理由から、第１出力段１１Ｃと第２出力段１１Ｄとでバイアス電圧に差が生じ、一方に過大な負荷が掛かってしまうからである。すなわち、図５で半固定抵抗ＶＲ3 ´を省略したときの動作を説明する図６において、ドライバ段１０の出力電圧をＶ0 をｉ0 、抵抗Ｒ７０を流れる電流をｉ1 、バイアス回路５０のバイアス電圧をＶ1 ，バイアス電流をｉ2 、第１出力段１１ＣのトランジスタＴｒ１のベース電流をｉb1、第２出力段１１Ｄのベース間電圧をＶ2 、第２出力段１１ＤのトランジスタＴｒ１のベース電流をｉb2とし、Ｒ７０＝Ｒ８０＝Ｒ７１＝Ｒ８１＝Ｒとすると、第１出力段１１Ｃ側では、
Ｖ0 ＝Ｖ1 ＋２Ｒ（ｉb1＋ｉ2 ）                      （２）
第２最終段１１Ｄ側では、
Ｖ0 ＝Ｖ2 ＋２Ｒｉb2                                （３）
の関係が成り立つ。
（２），（３）から、
Ｖ1 ＋２Ｒ（ｉb1＋ｉ2 ）＝Ｖ2 ＋２Ｒｉb2
ここでｉb1＝ｉb2＝ｉb とすると、
Ｖ1 ＋２Ｒｉb ＋２Ｒｉ2 ＝Ｖ2 ＋２Ｒｉb 
従って、
Ｖ1 ＋２Ｒｉ2 ＝Ｖ2 
となり、第１出力段１１Ｃと第２出力段１１Ｄとでバイアス電圧が一致しない。
【００４８】
これとは別に、図１において、出力段に例えばＢ級動作をさせるものとして、ドライバ段１０からの入力信号の極性がプラスからマイナスに変化するとき、第１の半導体装置２０のトランジスタＴｒ２のベースに蓄積されたキャリアの放電に有限の時間を要することから、入力信号の極性がプラスからマイナスに変化してもトランジスタＴｒ２は直ちにカットオフすることはできず、若干遅れて、トランジスタＴｒ２からエミッタ抵抗Ｒ２、Ｒ４を介して第２の半導体装置３０のトランジスタＴｒ４に貫通電流が流れる（図１の破線Ｉ参照）。この貫通電流Ｉが大きいと、最悪の場合、トランジスタＴｒ２、Ｔｒ４の破壊という事態を招く。
【００４９】
図１の第１，第２の半導体装置２０，３０では、ＮＰＮ型パワートランジスタ２１のトランジスタＴｒ１のエミッタ抵抗Ｒ１を、トランジスタＴｒ１のエミッタとＴｒ２のエミッタの間に接続し、ＰＮＰ型パワートランジスタ３１のトランジスタＴｒ３のエミッタ抵抗Ｒ３を、トランジスタＴｒ３のエミッタとＴｒ４のエミッタの間に接続してあるため、トランジスタＴｒ２のベースに蓄積されたキャリアの放電路は、トランジスタＴｒ２のベース→抵抗Ｒ１→Ｒ２→Ｒ４→Ｒ３→トランジスタＴｒ３のエミッタとなるが、貫通電流Ｉが流れ始めると、抵抗Ｒ２，Ｒ４に逆起電力が発生し、トランジスタＴｒ２のベースに蓄積されたキャリアが放電しにくくなる（貫通電流Ｉが５Ａのとき、抵抗Ｒ２の逆起電力は、２．３５Ｖとなる）。
このため、図１ではトランジスタＴｒ２のカットオフが遅れ、例えば、１０ｋＨｚ以上の高域で比較的大きな貫通電流Ｉが流れたり、トランジスタＴｒ２のカットオフの遅れからクロスオーバ歪が生じる恐れがあった。
【００５０】
これに対し、図３の例では、トランジスタＴｒ１のエミッタ抵抗Ｒ１´を第２のエミッタ端子(E) と接続し、トランジスタＴｒ３のエミッタ抵抗Ｒ３´を第２のエミッタ端子(E´) と接続してあるので、例えば、入力信号の極性がプラスからマイナスに変化するとき、第１の半導体装置２０のトランジスタＴｒ２のベースに蓄積されたキャリアの放電路はトランジスタＴｒ２のベース→抵抗Ｒ１´→Ｒ３´→トランジスタＴｒ３のエミッタとなり（図３の破線ｉの経路参照）、貫通電流Ｉで抵抗Ｒ２，Ｒ４に生じる逆起電力が却って、抵抗Ｒ１´とＲ３´に放電を促進する電圧を印加するので、トランジスタＴｒ２のカットオフが迅速になされる。この結果、クロスオーバ歪が生じにくくなり、また、トランジスタＴｒ２からトランジスタＴｒ４へ大きな貫通電流Ｉが流れるのが阻止されるので、これらのトランジスタＴｒ２，Ｔｒ４の破壊を未然に防止することができる。
【００５１】
なお、図３では、第１，第２の半導体装置２００，３００に、トランジスタＴｒ２のエミッタ抵抗Ｒ２，トランジスタＴｒ４のエミッタ抵抗Ｒ４を内蔵する構成としたが、図７の（１），（２）に示す第１，第２の半導体装置２０１，３０１の如く、エミッタ抵抗Ｒ２，Ｒ４を省略し、トランジスタＴｒ２のエミッタは第１のエミッタ端子(E1)と接続し、トランジスタＴｒ４のエミッタは第１のエミッタ端子(E1 ´) と接続するようにし、トランジスタＴｒ２のエミッタ抵抗は第１のエミッタ端子(E1)と第２のエミッタ端子(E2)の間等に任意の抵抗値のものを外付けするようにし、トランジスタＴｒ４のエミッタ抵抗は第１のエミッタ端子(E1)と第２のエミッタ端子(E2)の間等に任意の抵抗値のものを外付けするようにしても良い。
【００５２】
また、図３では、第１，第２の半導体装置２００，３００のＮＰＮ型パワートランジスタ２１とＰＮＰ型パワートランジスタ３１は２段のダーリントン接続トランジスタで構成したが、３段以上の構成でも良く、例えば、図８（１），（２）に示す第１，第２の半導体装置２０２，３０２の如く、ＮＰＮ型パワートランジスタ２１０をトランジスタＴｒ２０〜Ｔｒ２２による３段のダーリントン接続トランジスタで構成し、ＰＮＰ型パワートランジスタ３１０をトランジスタＴｒ２３〜２５による３段のダーリントン接続トランジスタで構成しても良い。この場合、トランジスタＴｒ２０〜２２の各エミッタは、個別に設けたエミッタ抵抗Ｒ２０〜Ｒ２２を介して第２のエミッタ端子(E2)と接続し、最終段のトランジスタＴｒ２２のエミッタは更に第１のエミッタ端子(E1)と接続して、必要により、エミッタ抵抗Ｒ２２以外の抵抗値のエミッタ抵抗を外付けできるようにし、同様に、トランジスタＴｒ２３〜２５の各エミッタは、個別に設けたエミッタ抵抗Ｒ２３〜Ｒ２５を介して第２のエミッタ端子(E2 ´) と接続し、最終段のトランジスタＴｒ２５のエミッタは更に第１のエミッタ端子(E1 ´) と接続して、必要により、エミッタ抵抗Ｒ２５以外の抵抗値のエミッタ抵抗を外付けできるようにしても良い。
【００５３】
図８の場合、ＮＰＮ型パワートランジスタ２１０とＰＮＰ型パワートランジスタ３１０のベース−エミッタ間順方向電圧降下の総和をＥ、Ｅの温度係数をＡとすると、Ｅ≒３．６Ｖ、Ａ＝３（α1 ＋α3 ）となる。よって、第２の半導体装置３０２のダイオード３２1 〜３２n の順方向電圧降下の総和の温度係数をＢとすると、
Ｂ≒（Ａ−α2 ）
とする。即ち、
α41＋α42＋・・＋α4n≒３（α1 ＋α3 ）−α2       ・・（１）´
である。
ダイオード３２1 〜３２n の各順方向電圧降下ＶG1〜ＶGnを全て同一とし、ＶG1〜ＶGnの温度係数α41〜α4nも全て同一とする場合、０．１Ｖ≦ＶGi≦０．５Ｖが成立する範囲内で、
ＶGi≒２．６／ｎ
α4i≒（３α1 ＋３α3 −α2 ）／ｎ
但し、ｉ＝１〜ｎ
とすれば良い。ｎ＝５、α1 ＝α3 ＝α2 のとき、ＶGi≒２．６／５Ｖ、α4i≒α1 とすれば良い。
【００５４】
なお、図８の例では、第１，第２の半導体装置２０２，３０２に、トランジスタＴｒ２２のエミッタ抵抗Ｒ２２，トランジスタＴｒ２５のエミッタ抵抗Ｒ２５を内蔵する構成としたが、図９の（１），（２）に示す第１，第２の半導体装置２０３，３０３の如く、エミッタ抵抗Ｒ２２，Ｒ２５を省略し、トランジスタＴｒ２２のエミッタは第１のエミッタ端子(E1)と接続し、トランジスタＴｒ２５のエミッタは第１のエミッタ端子(E1 ´) と接続するようにし、トランジスタＴｒ２２のエミッタ抵抗は第１のエミッタ端子(E1)と第２のエミッタ端子(E2)の間等に任意の抵抗値のものを外付けするようにし、トランジスタＴｒ２５のエミッタ抵抗は第１のエミッタ端子(E1)と第２のエミッタ端子(E2)の間等に任意の抵抗値のものを外付けするようにしても良い。
また、図３、図７〜図９の各例において、ベース抵抗Ｒ７´，Ｒ８´は省略しても良い。
【００６５】
【発明の効果】
本発明によれば、相補トランジスタ対を成すＮＰＮ型パワートランジスタとＰＮＰ型パワートランジスタのベース−エミッタ間順方向電圧降下の合計をＥとして、第１，第２の半導体装置の内、一方に形成したバイアス回路用のダイオード全体の順方向電圧降下Ｖ1 はＥより小さく、かつ、約Ｅ／２以外の任意の一定値で良いことから、ＮＰＮ型パワートランジスタまたはＰＮＰ型パワートランジスタと同一の半導体基板上にＰＮ接合型など普通のダイオードを形成すれば良く、製造が容易であり安価で済む。また、第１，第２の半導体装置の内、他方のバイアス回路用のダイオードをショットキーバリアダイオードとしたことで、比較的、簡単な構成で、ダイオード１個当たりの順方向電圧降下を０．１〜０．５Ｖと細かく設定でき、ダイオード全体の順方向降下電圧Ｖ2 を約（Ｅ−Ｖ1 ）の所定値に簡単に設定することができる。この結果、放熱器に第１，第２の半導体装置を取り付けるだけで適正なバイアス電圧を発生するバイアス回路用のダイオードの取り付けを自動的に完了させることができ、ＳＥＰＰ回路の組立の手間が簡略化する。この際、第１，第２の半導体装置の両方をショットキーバリアダイオードとはせず、片方だけとしたので、部品コストの上昇は少なくて済む。
また、第１，第２の半導体装置内では、ＮＰＮ型パワートランジスタまたはＰＮＰ型パワートランジスタと同一半導体基板上にダイオードを形成するので、理想的な熱結合を行わせることができ、良好な温度補償を行うことができる。
更に、互いに相補関係に有る第１，第２の半導体装置の組み合わせを選択すれば、バイアス回路用のダイオードの選択は自動的にされるので、ＳＥＰＰ回路の設計が簡単となる。
また、第１，第２の半導体装置を各々、従来のＮＰＮ型パワートランジスタ，ＰＮＰ型パワートランジスタと同様に使用することもできる。
【図面の簡単な説明】
【図１】  本発明の一実施例に係るパワーアンプのドライバ段と出力段の構成を示す回路図である。
【図２】  図１のパワーアンプの出力段の実装配線図である。
【図３】  図１の変形例に係るパワーアンプのドライバ段と出力段の構成を示す回路図である。
【図４】  図３の第１，第２の半導体装置でパラレルプッシュ構成したときの回路図である。
【図５】  図１の第１，第２の半導体装置でパラレルプッシュ構成したときの回路図である。
【図６】  図５の構成で一方の半固定抵抗を省略したときの動作説明図である。
【図７】  図３の変形例に係る第１，第２の半導体装置の回路図である。
【図８】  図３の他の変形例に係る第１，第２の半導体装置の回路図である。
【図９】  図３の更に他の変形例に係る第１，第２の半導体装置の回路図である。
【図１０】  従来のダイオード式のバイアス回路を含むパワーアンプ出力段の回路図である。
【図１１】  従来のトランジスタ式のバイアス回路を含むパワーアンプ出力段の回路図である。
【図１２】  図１１の回路の実装配線図である。
【符号の説明】
２０、２０Ａ、２０Ｂ、６０、２００〜２０３、２００Ａ、２００Ｂ  第１の半導体装置
２１、２１０  ＮＰＮ型パワートランジスタ
２２、３２1 〜３２n   ダイオード
３０、３０Ａ、３０Ｂ、７０、３００〜３０３、３００Ａ、３００Ｂ  第２の半導体装置
３１、３１０  ＰＮＰ型パワートランジスタ
４０  放熱器
４１  プリント基板
５０、８０  バイアス回路
Ｒ１〜Ｒ４、Ｒ１´、Ｒ３´、Ｒ２０´〜Ｒ２５´  エミッタ抵抗
Ｒ７、Ｒ８、Ｒ９  抵抗
Ｒ７´、Ｒ８´  ベース抵抗
ＶＲ3 、ＶＲ3 ´、ＶＲ4   半固定抵抗
Ｔｒ１〜Ｔｒ４、Ｔｒ７、Ｔｒ２０〜Ｔｒ２５  トランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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