(57)【特許請求の範囲】
【請求項１】
複数個のトランジスターを有し、各トランジスターがいずれもゲートとドレインとソースと液晶とを備えるとともに、前記ソースを共用電極に接続する液晶ディスプレイにおいて、
前記液晶ディスプレイをオフとする時、前記液晶中の前記共用電極にパルス電圧を印加して、前記した複数個あるトランジスターの前記したドレインとソースとの間のソース・ドレイン電圧の放電時間を短縮するものである液晶ディスプレイの残留画像を減少させる方法。
【請求項２】
上記パルス電圧が、プラスのパルス電圧である請求項１に記載の液晶ディスプレイの残留画像を減少させる方法。
【請求項３】
複数個のトランジスターを有し、各トランジスターがいずれもゲートとドレインとソースと液晶とを備えるとともに、前記ソースを共用電極に接続する液晶ディスプレイにおいて、
前記液晶ディスプレイをオフとする時、前記した複数個あるトランジスターの前記ドレインにパルス電圧を同時に印加して、前記した複数個あるトランジスターの前記したドレインとソースとの間のソース・ドレイン電圧の放電時間を短縮するものである液晶ディスプレイの残留画像を減少させる方法。
【請求項４】
上記パルス電圧が、マイナスのパルス電圧である請求項３に記載の液晶ディスプレイの残留画像を減少させる方法。
【請求項５】
上記した複数個のトランジスターが、薄膜トランジスター（thin film transistor）である請求項１または請求項３に記載の液晶ディスプレイの残留画像を減少させる方法。
【請求項６】
パルス発生器と、複数個の薄膜トランジスターと、前記複数個の薄膜トランジスターにおけるすべてのドレインおよび共用電極のいずれかに前記パルス発生器を接続するスイッチ手段とを備えた液晶ディスプレイにおいて、
前記液晶ディスプレイをオフとする時、オフ信号を発生させるステップと、
前記パルス発生器が、前記オフ信号に基づいてパルス電圧を発生させるとともに、前記スイッチ手段が前記したドレインと共用電極とのいずれか１つに接続されていることを利用して、パルス電圧を前記した複数個ある薄膜トランジスターの前記したドレインと共用電極とのいずれか１つに印加し、前記した複数個ある薄膜トランジスターの前記したドレインとソースとの間のソース・ドレイン電圧の放電時間を短縮するステップと
を具備するものである液晶ディスプレイの残留画像を減少させる方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、液晶ディスプレイの制御方法に関し、特に、液晶ディスプレイをオフとする時に放電時間を短縮して、放電液晶ディスプレイの残留画像を減少させる方法に関する。
【０００２】
【従来の技術】
液晶ディスプレイ（liquid crystal display = LCD）は、外部から電場ならびに熱量を印加する作用を利用して、液晶分子を初期の分子配列から他の分子配列状態に変化させ、このような分子配列となった液晶ディスプレイの複屈折性（birefringence）旋光性、２色性、光散乱性などという光学性質の変化により、視覚上の変化に転換するものである。また、ＬＣＤは、さらに低い操作電圧ならびに低い消費電力という利点を有しており、大型集積（large scale integrated）回路による駆動に適合するものとなっている。現在、薄膜トランジスター（thin film transistor = TFT）技術の発展と進歩とにより、ＴＦＴをＬＣＤの表示画素（pixel）とすることがますます一般的になっている。
【０００３】
【発明が解決しようとする課題】
図１において、一般的なＬＣＤ構造の一部分を示しているが、ＴＦＴ型ＬＣＤについて言えば、透明基板（図示せず）上に複数個のＴＦＴ（薄膜トランジスター）によりマトリックスを構成し、１つのＴＦＴが１画素を分担するものである。そして、ＴＦＴの特性に基づけば、そのオフ時のドレイン・ソース電流（ＩＤＳ  放電電流）が一般のＭＯＳＦＥＴより非常に小さく、一般的な数値としては１０−１１〜１０−１２アンペア（Ａ）以下である。しかしながら、これがまたＴＦＴ型ＬＣＤの欠点を形成するものとなっている。つまり、ＬＣＤをオフにした時に、放電電流が小さいため、ソースおよびドレイン間の電圧ＶＳＤの放電時間（discharge time = ｔｄ）が長くなって、ＬＣＤに画像が残留するという現象を引き起こすものとなっていた。
【０００４】
図２において、従来技術のＴＦＴ型液晶ディスプレイにつき、オフとした時、各画素（つまり各ＴＦＴ）のゲート・ドレイン電圧（ＶＧＤ）、ソース・ドレイン電圧（ＶＳＤ）、共用電極電圧（ＶＣＯＭ）と放電時間（ｔｄ）との関係を示しているが、ｔ＝ｔｏｆｆ時点でＬＣＤをオフとする。すると、ソース・ドレイン電圧ＶＳＤが非常に長い放電時間ｔｄを経過して始めて０Ｖとなることが分かる。従って、放電電流ＩＤＳが小さければ小さいほどソース・ドレイン電圧ＶＳＤの放電時間が長いものとなって、画像の残留する時間が長くなっていた。
【０００５】
そこで、この発明の第１の目的は、ＬＣＤをオフとする時にパルス電圧をＴＦＴの電極に印加して液晶中に蓄積された電荷の放出時間を短縮することができる、液晶ディスプレイの残留画像を減少させる方法を提供することにある。
【０００６】
【課題を解決するための手段】
上記課題を解決し、所望の目的を達成するために、この発明にかかる液晶ディスプレイの残留画像を減少する方法は、複数個のトランジスターから構成されたマトリックスを透明基板上に形成するものであって、各トランジスターがゲートとドレインとソースとを備え、液晶をソースと共用電極との間に接続するものにおいて、トランジスターをオフとする時、液晶中のドレインあるいは共用電極にパルス電圧を印加して、各トランジスターのドレインおよびソース間のソース・ドレイン電圧の放電時間を短縮することで、液晶中に蓄積された電荷の放出時間を短くすることができ、それによりＬＣＤをオフとした後の画像残留時間を大幅に短縮することができるものである。
【０００７】
【発明の実施の形態】
上記手段に基づいて、液晶ディスプレイをオフとする時、液晶ディスプレイを構成する薄膜トランジスターのうち１つの電極にパルス電圧を印加することにより、各薄膜トランジスターのドレインおよびソース間の放電電流を瞬間的に増大させると同時に、ドレイン・ソース間またはゲート・ドレイン間の電圧も増大させるものであって、このオフ時にドレイン・ソース電流の放電時間を短縮することによって、画像残留時間を短縮することができるものである。
【０００８】
【実施例】
以下、この発明にかかる好適な実施例を図面に基づいて説明する。
図３において、ＬＣＤ画素マトリックスの１トランジスターを示しており、１つのＴＦＴがゲートとドレインとソースとを備えている。１つの液晶ＬＣが共用電極ＣＯＭとソースとの間に接続されている。また、液晶ＬＣと１つのキャパシターＣＳＴとを並列に接続していいる。一般に、液晶ＬＣもまた等価の容量値ＣＬＣを有している。
【０００９】
この発明の目的を達成するパルス電圧は、パルス発生器１０により発生される。このパルス発生器１０は、ＬＣＤのオフ信号を受信した時に、パルス信号を発生するものである。このパルス信号は、ＴＦＴのゲートまたはドレインあるいは共用電極のいずれに印加されても目的を達成することができるので、これら３種類の状況について、以下に説明する。
【００１０】
図３中のパルス発生器１０の出力信号は、共用電極ＣＯＭに入力されるものである。異なる電極を選択する時には、パルス発生器１０の出力信号をそれぞれゲートまたはドレインに入力する必要がある。
【００１１】
＜第１実施例＞
図３と図４とにおいて、先ずパルス電圧を共用電極に印加する場合を説明する。
ＬＣＤをオフにした後、共用電極ＣＯＭにパルス電圧ＶＰ１を印加する。このパルス電圧ＶＰ１は、液晶ＬＣおよびキャパシターＣＳＴを介してＴＦＴのソースに電気接続されているので、ソース電圧ＶＳを増大させる。このソース電圧ＶＳの増大によりソース・ドレイン電圧ＶＳＤも増大し、ドレイン・ソース電流ＩＤＳも増大して、放電時間ｔｄを短縮することができる。これにより、液晶中に蓄積されていた電荷を短時間で放出させることができる。従って、従来の放電時間ｔｄが長すぎることによる残留画像の問題を解決することができる。
【００１２】
図４において、共用電極にパルス電圧ＶＰ１を印加すると、ソース・ドレイン電圧ＶＳＤも対応するパルス電圧ＶＰ１′を発生させるが、パルス電圧ＶＰ１′のパルス幅が非常に小さいものであるから、ソース・ドレイン電圧ＶＳＤが即時に０Ｖにまで低下する。つまり、液晶ＬＣ中に蓄積されていた電荷を瞬時に放出させることができる。例えば、このパルス電圧ＶＰ１の幅を約１秒とすれば、オフ時にドレイン・ソース電流ＩＤＳもまた１０−１１以上あるいは更に増大されるので、放電時間ｔｄを１秒以下に短縮することができる。
【００１３】
＜第２実施例＞
次に、パルス電圧をＴＦＴのゲートに印加する場合を説明する。
図５において、ＬＣＤをオフとした後、ゲートにパルス電圧Ｖｐ２（プラスのパルスとすることができる）を印加する。この時、ゲート・ドレイン電圧ＶＧＤおよびソース・ドレイン電圧ＶＳＤもまた増大し、ドレイン・ソース電流ＩＤＳも増大する。つまり、ソース・ドレイン電圧ＶＳＤの放電速度が加速されて、放電時間が短縮される。これにより、液晶ＬＣ中に蓄積されていた電荷が短時間で放出される。従って、従来技術の放電時間ｔｄが長すぎることにより発生していた残留画像の問題を解決することができる。
【００１４】
図５に示したように、ゲートにパルス電圧Ｖｐ２を印加すると、ゲート・ドレイン電圧ＶＧＤにおいても対応するパルス電圧Ｖｐ２′が発生する。従って、ソース・ドレイン電圧ＶＳＤが即時に０Ｖにまで低下して、液晶ＬＣ中に蓄積されていた電荷を放出させることができる。
【００１５】
＜第３実施例＞
最後に、パルス電圧をＴＦＴのドレインに印加する場合を説明する。
図６において、ＬＣＤをオフとした後、ドレインにパルス電圧Ｖｐ３（マイナスのパルスとすることができる）を印加する。これによりゲート・ドレイン電圧ＶＧＤが増大し、対応するパルス電圧Ｖｐ３′（この第３実施例では、プラスのパルス）を発生させ、ドレイン・ソース電流ＩＤＳも増大する。つまり、ソース・ドレイン電圧ＶＳＤの放電速度が加速されて、放電時間が短縮される。これにより、液晶ＬＣ中に蓄積されていた電荷が短時間で放出される。従って、従来技術の放電時間ｔｄが長すぎることにより発生していた残留画像の問題を解決することができる。例えば、パルス電圧Ｖｐ３の幅を約１秒とすれば、オフ時にドレイン・ソース電流ＩＤＳもまた１０−１１以上あるいは更に増大されるので、放電時間ｔｄを１秒以下に短縮することができる。
【００１６】
図６に示したように、ドレインにマイナスのパルス電圧Ｖｐ３を印加すれば、ゲート・ドレイン電圧ＶＧＤもまた対応するプラスのパルス電圧Ｖｐ３′を発生させる。従って、ソース・ドレイン電圧ＶＳＤが即時に０Ｖにまで低下して、液晶ＬＣ中に蓄積されていた電荷を放出させることができる。
【００１７】
以上に述べたことから分かるように、ＬＣＤをオフとする時に、パルス電圧をＴＦＴの共用電極またはゲートあるいはドレインに印加すると、いずれもソース・ドレイン電圧ＶＳＤおよびドレイン・ソース電流ＩＤＳを増大させて、ソース・ドレイン電圧ＶＳＤの放電時間を短縮することができる。従って、液晶ＬＣ中に蓄積されていた電荷を即時に放出させることができるので、ＬＣＤの画像が残留する問題を解決することができる。例えば、このパルス電圧ＶＰ１の幅を約１秒とすれば、オフ時にドレイン・ソース電流ＩＤＳもまた１０−１１以上あるいは更に増大されるので、放電時間ｔｄを１秒以下に短縮することができる。
【００１８】
＜第４実施例＞
図７において、この発明の方法にかかる回路構成を説明する。なお、パルス電圧をどの電極に印加するかは、ＬＣＤメーカーまたはユーザーによって決定されるべきことである。パルス発生器２０とＴＦＴマトリックス２４との間にスイッチ手段２２を設け、このスイッチ手段２２が選択信号ＳＥＬに基づいてパルス電圧をゲートまたはドレインあるいは共用電極のいずれか１つに印加するよう選択する。上述したＴＦＴマトリックス２４の各ゲートおよびドレインならびに共用電極は、いずれもスイッチ手段２２を介してパルス発生器２０と接続されているから、最適な電極を選択してパルス電圧を印加して、ＬＣＤをオフとした後の残留画像の問題を有効に解決することができる。
【００１９】
以上のごとく、この発明を好適な実施例により開示したが、もとより、この発明を限定するためのものではなく、当業者であれば容易に理解できるように、この発明の技術思想の範囲内において、適当な変更ならびに修正が当然なされうるものであるから、その特許権保護の範囲は、特許請求の範囲および、それと均等な領域を基準として定めなければならない。
【００２０】
【発明の効果】
上記構成により、この発明にかかる液晶ディスプレイの残留画像を減少させる方法は、従来技術と比較して、ＬＣＤをオフとする時、ＴＦＴのゲートまたはドレインあるいは共用電極にパルス電圧を印加することにより、ＴＦＴのソース・ドレイン電圧の放電時間を大幅に短縮して、残留画像を減少させることができる。従って、産業上の利用価値が高い。
【図面の簡単な説明】
【図１】図１は、画素を構成する薄膜トランジスターマトリックスを示す回路図である。
【図２】図２は、従来技術にかかる液晶ディスプレイをオフとする前後の画素となる薄膜トランジスターのゲート・ドレイン電圧とソース・ドレイン電圧と共用電極電圧との電圧変化を示す座標図である。
【図３】図３は、この発明の方法にかかる第１実施例を示す回路構成図である。
【図４】図４は、この発明にかかる第１実施例を示す座標図である。
【図５】図５は、この発明にかかる第２実施例を示す座標図である。
【図６】図６は、この発明にかかる第３実施例を示す座標図である。
【図７】図７は、この発明にかかる第４実施例を示す回路構成図である。
【符号の説明】
１０    パルス発生器
２０    パルス発生器
２２    スイッチ手段
２４    ＴＦＴマトリックス
ＬＣ    液晶
【図１】
0003737006.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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