(57)【特許請求の範囲】
【請求項１】
絶縁基板の上方に所定の間隙を隔てて配設されたソース電極およびドレイン電極と、
前記ソース電極および前記ドレイン電極に対して配設された半導体層と、
前記半導体層上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極とを備え、
前記電極のうちの少なくとも１つの電極は、導電性の印刷パターンおよびメッキにより形成され、前記半導体層および前記ゲート絶縁膜は、前記ゲート電極の周囲にあって当該ゲート電極の上下に位置しない領域とを備えたことを特徴とする薄膜トランジスタ。
【請求項２】
前記半導体層およびゲート絶縁膜は、前記ゲート電極に対して形成された犠牲層としてのメッキ層をマスクとしてエッチングされることを特徴とする請求項１記載の薄膜トランジスタ。
【請求項３】
前記ソース電極および前記ドレイン電極は、導電性の印刷パターンを形成し、前記印刷パターンを核としたメッキによって形成されることを特徴とする請求項１に記載の薄膜トランジスタ
【請求項４】
絶縁基板の上側に所定の間隙を隔てて配設されたソース電極およびドレイン電極と、
前記ソース電極および前記ドレイン電極に対して配設された半導体層と、
前記半導体層の上に形成された絶縁層と、
前記ソース電極および前記ドレイン電極に対し、前記半導体層および前記絶縁層を挟んで、前記ソース電極および前記ドレイン電極と対向するように形成されたゲート電極とを有し、
前記電極のうちの少なくとも１つは、導電性の印刷パターンおよびメッキにより形成され、前記絶縁層は、前記ゲート電極の周囲に形成され前記ゲート電極の上下に位置しない領域を備えることを特徴とする薄膜トランジスタ。
【請求項５】
前記絶縁層は、前記ゲート電極の周囲に形成された犠牲層としてのメッキ層をマスクとしてエッチングされることを特徴とする請求項４記載の薄膜トランジスタ。
【請求項６】
前記メッキ層が形成される前記ゲート電極は、前記ソース電極および前記ドレイン電極のメッキとは異なる材質のメッキによって形成されることを特徴とする請求項５記載の薄膜トランジスタ。
【請求項７】
導電性の印刷パターンおよびメッキによって形成された第１の金属層と、
前記第１の金属層上に形成される絶縁層と、
前記絶縁層上に形成される半導体層と、
前記半導体層上に形成される第２の金属層とを含む多層膜構造であって、
前記第２の金属層は、その周囲を前記絶縁層および前記半導体層の周囲に対して内側にオフセットさせて構成されることを特徴とする多層膜構造。
【請求項８】
前記絶縁層および前記半導体層は、前記第２の金属層に対して形成された犠牲層としてのメッキ層をマスクとしてエッチングされることを特徴とする請求項７記載の多層膜構造。
【請求項９】
第１の導電層と、
前記第１の導電層を被覆する絶縁層と、
前記絶縁層上に形成された第２の導電層とを含む多層膜構造であって、
前記第２の導電層は、導電性の印刷パターンおよびメッキによって形成され、その端部を前記絶縁層の対応する端部に対して内側にオフセットされるように構成されることを特徴とする多層膜構造。
【請求項１０】
前記絶縁層および前記半導体層は、前記第２の金属層に対して形成された犠牲層としてのメッキ層をマスクとしてエッチングされることを特徴とする請求項９記載の多層膜構造。
【請求項１１】
前記第１の導電層は、半導体層であることを特徴とする請求項９記載の多層膜構造。
【請求項１２】
基板の上方に所定の形状からなる遮光層を形成し、
前記遮光層の上方に絶縁層を形成し、
形成された前記絶縁層の上方に、所定の線幅及び長さを有する金属層からなるソース電極及びドレイン電極を形成し、
前記ソース電極および前記ドレイン電極の上方に半導体層およびゲート絶縁層を順次成膜し、
前記ゲート絶縁層の上方に金属層であるゲート電極を形成し、
前記ゲート電極に対してメッキを施して犠牲層を形成し、
前記電極のうちの少なくとも１つは、導電性の印刷パターンおよびメッキによって形成され、かつ前記犠牲層をマスクとして前記ゲート絶縁層および前記半導体層をエッチングした後、前記犠牲層を剥離することを特徴とする薄膜トランジスタの製造方法。
【請求項１３】
前記犠牲層は、前記ゲート電極の周囲に対して均等な厚さで形成され、
前記ゲート絶縁層および前記半導体層は、前記ゲート電極の周囲から均等な幅を残して形成されることを特徴とする請求項１２記載の薄膜トランジスタの製造方法。
【請求項１４】
前記ゲート電極は、メッキにより形成されると共に、前記犠牲層を形成する際に用いられるメッキとは材質が異なるメッキにて形成されることを特徴とする請求項１２記載の薄膜トランジスタの製造方法。
【請求項１５】
基板の上方に第１の導電層を形成する工程と、
前記第１の導電層の上に絶縁層を形成する工程と、
前記絶縁層の上面に接するように第２の導電層を形成する工程と、
前記第２の導電層の上にメッキによる犠牲層を形成する工程と、
前記犠牲層をマスクとして前記絶縁層をエッチングする工程と、
前記犠牲層を剥離する工程とを含み、前記導電層のうちの少なくとも１つを形成する前記工程は、導電性の印刷パターンを形成し、前記印刷パターンを核としたメッキによって形成する工程を含むことを特徴とする多層膜構造の製造方法。
【請求項１６】
前記第２の導電層が、導電性の印刷パターンを形成し、前記印刷パターンを核としたメッキによって形成されることを特徴とする請求項１５記載の多層膜構造の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、アクティブマトリックス方式の液晶ディスプレイ等に用いられる薄膜トランジスタ、多層膜構造、及び薄膜トランジスタの製造方法に関する。
【０００２】
【従来の技術】
薄膜トランジスタを用いたアクティブマトリックス方式の液晶ディスプレイ装置は、ゲート電極(Ｙ電極)とデータ電極(Ｘ電極)とをマトリックス状に配置し、その交点に薄膜トランジスタ(ＴＦＴ)が配置されたＴＦＴアレイ基板と、その基板と隙間を空けて重ねられる対向基板との間に液晶を封入し、液晶に与える電圧を薄膜トランジスタにより制御して、液晶の電気光学効果を用いて表示を可能としている。
【０００３】
ここで、薄膜トランジスタの構造としては、従来、トップゲート型(正スタガ型)と、ボトムゲート型(逆スタガ型)の構造が知られている。トップゲート型の薄膜トランジスタは、ガラス基板等の絶縁基板上に遮光膜が備えられ、その上に酸化シリコンＳｉＯｘや窒化シリコンＳｉＮｘ等からなる絶縁膜が設けられている。その上にＩＴＯ(インジウム・スズ酸化物)膜によるドレイン電極とソース電極がチャネル間隔を空けて備えられ、その両電極上を覆うアモルファスシリコン膜(ａ-Ｓｉ膜)とその上にＳｉＯｘやＳｉＮｘ等からなるゲート絶縁膜、その上にゲート電極が設けられて、ａ-Ｓｉアイランドと呼ばれる島状の領域が形成されている。
一方、ボトムゲート型の薄膜トランジスタは、絶縁基板上にゲート電極を設け、その上にゲート酸化膜、アモルファスシリコン膜(ａ-Ｓｉ膜)を設ける。その後、ソース・ドレイン電極を形成し、その上に保護膜が設けられている。
【０００４】
図４(ａ)〜(ｇ)は、従来の薄膜トランジスタを製造する工程についてボトムゲート型を例にして示した図である。従来の薄膜トランジスタを製造する工程として、所謂７ＰＥＰ(ＰＥＰ：Photo Engraving Process：写真蝕刻工程)構造が一般的に存在する。この７ＰＥＰ構造では、まず１ＰＥＰとして、図４(ａ)に示すように、洗浄したガラス基板１０１の上に、タンタル(Ｔａ)、モリブデンタンタル(ＭｏＷ)などの合金や、アルミニウム(Ａｌ)などの金属膜を、スパッタリングにて成膜し、ゲート電極１０２およびキャパシタ(Ｃｓ)用電極１０３をパターニングする。次に、２ＰＥＰとして、図４(ｂ)に示すように、プラズマＣＶＤ(Chemical Vapour Deposition)技術等によってＳｉＯｘやＳｉＮｘのゲート絶縁膜１０４を形成する。続けて、プラズマＣＶＤにより半導体膜であるａ-Ｓｉ膜１０５と、ＳｉＮｘのエッチング保護膜１０６を連続して積層し、エッチング保護膜１０６のパターン形成を行う。その後、３ＰＥＰとして、図４(ｃ)に示すように、ａ-Ｓｉ膜１０５に対してＴＦＴとなる部分のみをパターニングして半導体層(ａ-Ｓｉ層)を形成する。
【０００５】
次に、４ＰＥＰとして、図４(ｄ)に示すように、画素電極となる部分に透明導電膜であるＩＴＯ膜(Indium Tin Oxide膜：酸化インジウムチタン膜)をスパッタし、画素電極(透明電極)１０７を形成する。一方、５ＰＥＰとして、図４(ｅ)に示すように、蓄積キャパシタ(Ｃｓ)の電極部を形成するために、Ｃｓ用電極１０３の上におけるゲート絶縁膜１０４の一部をパターニングして除去する。次に、６ＰＥＰとして、図４(ｆ)に示すように、アルミニウム(Ａｌ)やチタン(Ｔｉ)などの金属をスパッタし、パターニングしてソース電極１０８およびドレイン電極１０９、Ｃｓ電極１１０を形成する。最後に、図４(ｇ)に示すように、ＴＦＴなどの素子を保護するために、窒化膜(ＳｉＮｘ)などをＣＶＤによって成長させ、パターニングして保護膜１１１を形成し、特性チェックを行ってＴＦＴが出来上がる。
【０００６】
【発明が解決しようとする課題】
しかしながら、この従来における７ＰＥＰ構造では多くの工程数を要し、工程数が複雑となるために、高い製造コストが必要となる。即ち、成膜装置、ＰＥＰ装置が非常に高価であることから投資額が大きくなる。ＴＦＴからなる液晶ディスプレイ(ＬＣＤ)において、減価償却の占める割合は非常に大きく、この投資額の増大は、ＬＣＤパネルの価格を押し上げる大きな要因となっていた。例えば、図４に示した従来のＴＦＴ製造工程では、全てのパターニングはレジストの露光を用いるために、露光装置が必要となる。また、金属層はスパッタ法で形成されるので、スパッタ装置が必要となる。何れも一台当たり５億円〜８億円程度の非常に高価な装置である上に、複数の層があり、また、スループットを満たす必要があることから、数台〜数十台を配置する必要があった。これは、新たな液晶ディスプレイラインを作成するために必要な、数十億円〜１００億円程度の投資のうち、かなりの割合を占めるものであり、製造工程の改善が強く望まれている。
【０００７】
これらの工程改善を図る従来技術として、例えば、特開平２−２３２９３５号公報、特開平２−２３７０３９号公報、特許第２７７８１３３号公報、特開平４−３０９９２７号公報等がある。これらの公報によれば、導電体の電極をメッキにより形成し、真空蒸着工程やフォトリソグラフィを省略して製造価格を引き下げることが可能である。
また、出願人は、上述の７ＰＥＰ構造による製造工程を改善する目的で、例えば特願平１１−２１４６０３号において４ＰＥＰ構造による製造工程の改善を既に提案している。この技術によれば、例えばトップゲート型のＴＦＴにおいて、ゲート電極のパターンをマスクとして１回のパターニング工程でゲート電極、ゲート絶縁膜及びａ-Ｓｉ膜を連続してエッチングするものであり、製造プロセスを短縮できるといった点で非常に優れている。
【０００８】
かかる従来技術を応用して、例えばゲート電極のメッキパターンをマスクとして１回のパターニング工程でゲート絶縁膜及びａ-Ｓｉ膜をエッチングすることにより、大きな工程改善を図ることが可能となる。
しかしながら、単にゲート電極のメッキパターンをマスクとしてａ-Ｓｉ膜等をエッチングした状態では、ゲート電極の端部と、ソース電極およびドレイン電極等の他の電極との間隔が非常に短くなってしまう。即ち、これらの間隔はゲート絶縁膜とａ-Ｓｉ膜による高々０.４μｍ程度であり、ゲート電極の端部と他の電極との間で表面リークによるショートが発生してしまう。この表面リークによるショートが発生すると、ゲート電極と他の電極との間で電圧をコントロールすることができず、異常電位の発生によって画素の色が変わる等の問題が生じていた。
【０００９】
本発明は、以上の技術的課題を解決するためになされたものであって、その目的とするところは、薄膜トランジスタ等の多層膜構造において、製造に要する工程を飛躍的に改善することにある。
また他の目的は、製造された多層膜構造において、オフセット領域の形成によって電極間におけるリーク電流の発生を低減することにある。
更に他の目的は、形成されるオフセット領域のオフセット長を均一にした多層膜構造を提供することにある。
【００１０】
【課題を解決するための手段】
そのために、本発明が適用される薄膜トランジスタは、絶縁基板の上方に所定の間隙を隔てて配設されたソース電極およびドレイン電極と、このソース電極およびドレイン電極に対して配設された半導体層と、この半導体層に重ねられたゲート絶縁膜と、このゲート絶縁膜に重ねられたゲート電極とを有し、半導体層およびゲート絶縁膜は、ゲート電極の周囲にあってこのゲート電極の上下に位置しないオフセット領域を備え、このゲート電極は、メッキにより形成されたことを特徴としている。
【００１１】
この半導体層およびゲート絶縁膜は、ゲート電極に対して形成された犠牲層(Sacrifice Layer)としてのメッキ層をマスクとしてエッチングされることを特徴とすれば、犠牲層をメッキで形成することで、オフセット領域の幅を均等(ほぼ同一)とすることができ、ゲート電極とソース電極、またはゲート電極とドレイン電極との間の表面リークを適切に防止できる点から好ましい。
また、このソース電極およびドレイン電極は、メッキにより形成されたことを特徴とすれば、これらの電極をフォトリソグラフィ技術を用いることなく形成することができ、工程を簡略化できる点で優れている。
【００１２】
また、本発明の薄膜トランジスタは、絶縁基板の上方に所定の間隙を隔てて配設されたソース電極およびドレイン電極と、このソース電極およびドレイン電極に対して配設された半導体層と、この半導体層に重ねられた絶縁層と、ソース電極およびドレイン電極に対し、半導体層および絶縁層を間にして重ねられたゲート電極とを有し、この絶縁層は、ソース電極、ドレイン電極、およびゲート電極の中で絶縁層に接する少なくとも１つの電極における端部にあってこの電極の上下に位置しないオフセット領域を備えると共に、この領域は犠牲層としてのメッキ層に基づいて形成されたことを特徴としている。
【００１３】
このメッキ層は、ソース電極、ドレイン電極、およびゲート電極の中でこの絶縁層に接する少なくとも１つの電極に対して形成され、この絶縁層は、形成されたメッキ層をマスクとしてエッチングされることを特徴とすれば、工程の短縮が図れると共に、簡単な構造で電極間における表面リークによるショートを防止することができる点で好ましい。
また、このメッキ層が形成されるソース電極、ドレイン電極、およびゲート電極の絶縁層に接する少なくとも１つの電極はメッキにより形成され、犠牲層としてのメッキ層は、この電極のメッキとは異なる材質のメッキによって形成されることを特徴としている。この構成によれば、メッキで電極を形成した後であっても、アライメントずれを起こすことなく、絶縁層をエッチングすることが可能となる。また、エッチング後に絶縁層としてのメッキ層を容易に剥離することが可能となる。
尚、この発明は、薄膜トランジスタ構造として、トップゲート型の構造に限られず、ボトムゲート型の構造においても適用できる。また、重ねられる構造としては、接触、非接触を問われるものではない。
【００１４】
本発明を多層膜構造として把えると、本発明は、メッキによって形成された第１の金属層と、この第１の金属層に重ねられる絶縁層と、この絶縁層に重ねられる半導体層と、この半導体層に重ねられる第２の金属層とを含む多層膜構造であって、この第１の金属層は、その周囲を絶縁層および半導体層の周囲に対して内側にオフセットさせて構成されることを特徴とすることができる。この多層膜構造によれば、メッキで形成された金属層を含む各電極間、各電極と配線部、配線部間等において、表面リークによるショートを防止することが可能である一方、金属層を容易に形成することが可能となる。
また、この絶縁層および半導体層は、第１の金属層に対して形成された犠牲層としてのメッキ層をマスクとしてエッチングされることを特徴とすれば、均一なオフセット領域を容易に確保することが可能となり、リーク電流の更に確実な防止を図ることができる点で好ましい。
【００１５】
また、本発明の多層膜構造は、第１の導電層と、この第１の導電層に重ねられる絶縁層と、この絶縁層に重ねられる第２の導電層とを含む多層膜構造であって、この第１の導電層は、その端部を絶縁層の対応する端部に対して内側にオフセットされるように構成され、この絶縁層は、第１の導電層に形成される犠牲層としてのメッキ層をマスクとしてエッチングされることを特徴としている。この発明によれば、犠牲層としてのメッキ層を用いて、簡易に、かつ確実に、オフセット領域を確保することができ、第１の導電層と第２の導電層の間における表面リークによるショートを防止することができる。
【００１６】
ここで、この第１の導電層は、メッキにより構成される金属層であることを特徴とすれば、メッキによって簡易に形成された第１の導電層に、犠牲層であるメッキ層を施すことで、上述の効果を得ることが可能となる。また、第１の導電層をメッキによって形成した後にレジストでパターニングするとアライメントを起こす可能性が高いことから、左右のオフセット長を等しくする意味からも優れている。
また、この第１の導電層は、半導体層であることを特徴とすることができる。即ち、絶縁層から見ると、半導体層も導電層の１つとして解釈することが可能であり、また、本発明は、半導体層に対して犠牲層としてのメッキ層を形成するように構成することで、リーク電流の防止といった同様な作用効果を得ることができる。
【００１７】
一方、本発明を製造方法から把握すると、本発明の特徴点を更に明確化することができる。即ち、本発明における薄膜トランジスタの製造方法は、基板の上部に所定の形状からなる遮光層を形成し、この遮光層の上部に絶縁層を形成し、形成されたこの絶縁層の上部に、所定の線幅及び長さを有する金属層からなるソース電極及びドレイン電極を形成し、このソース電極およびドレイン電極の上部に半導体層およびゲート絶縁層を順次成膜し、このゲート絶縁層の上部に金属層であるゲート電極を形成し、このゲート電極に対してメッキを施して犠牲層を形成し、この犠牲層をマスクとしてゲート絶縁層および半導体層をエッチングした後、この犠牲層を剥離することを特徴としている。
【００１８】
この犠牲層は、ゲート電極の周囲に対して均等な厚さで形成され、このゲート絶縁層および半導体層は、ゲート電極の周囲から均等な幅を残して形成されることを特徴とすれば、表面リークによるショートを防止した薄膜トランジスタを簡易な工程にて形成することができる点で好ましい。
また、このゲート電極は、メッキにより形成されると共に、この犠牲層を形成する際に用いられるメッキとは材質が異なるメッキにて形成されることを特徴とすれば、犠牲層を容易に剥離することができる点で優れている。
更に、このソース電極およびドレイン電極は、メッキにより形成されることを特徴とすれば、ＰＥＰ、スパッタを用いることなくＴＦＴを作成することが可能となり、大幅な投資額削減を図ることができる点で好ましい。
【００１９】
一方、本発明における多層膜構造の製造方法は、基板の上方に第１の導電層を形成する工程と、この第１の導電層の上方に絶縁層を形成する工程と、この絶縁層に接する上部に第２の導電層を形成する工程と、この第２の導電層に対してメッキによる犠牲層を形成する工程と、この犠牲層をマスクとして絶縁層をエッチングする工程と、この犠牲層を剥離する工程とを含むことを特徴としている。この発明によれば、簡単な工程で、導電層間の表面リークによるショートを防止することが可能となり、製造における歩留まりを確保することができる。
また、この第１の導電層と第２の導電層は、メッキによって形成されることを特徴とすれば、更に大幅な投資額の削減が可能となり、その結果、多層膜構造について大幅にコストを削減することが可能となる。
【００２０】
【発明の実施の形態】
◎  実施の形態１
以下、添付図面に示す実施の形態に基づいてこの発明を詳細に説明する。
図１(ａ)、(ｂ)は、本実施の形態における薄膜トランジスタ(ＴＦＴ)構造を示す図であり、トップゲート型のＴＦＴを例に示している。図１(ａ)は、このＴＦＴを平面から見た状態を示す図であり、後述する製造方法によって、製造プロセスが短縮化されて形成されている。図１(ｂ)は、図１(ａ)のＡＡ断面を示している。
【００２１】
本実施の形態におけるＴＦＴは、図１(ｂ)に示すように、無アルカリガラスや石英等の絶縁基板１１上に、銅(Ｃｕ)メッキからなる遮光膜(ライトシールド)１２が設けられ、その上部を覆うように酸化シリコン窒化膜ＳｉＯｘＮｙ等からなるアンダーコート層としての絶縁膜１３が備えられている。その上に、コバルト(Ｃｏ)メッキからなる金属膜としてのソース電極１４とドレイン電極１５が形成されている。また、この形成されたソース電極１４とドレイン電極１５の上層には、半導体層を形成するａ-Ｓｉ膜１６が着膜され、更にその上層には窒化シリコンＳｉＮｘで構成されるゲート絶縁膜１７が着膜されている。更に、このゲート絶縁膜１７の上層には、ニッケル(Ｎｉ)メッキからなる金属膜としてのゲート電極１８が形成されている。また、本実施の形態では、工程短縮を目的として、後述するように、犠牲層(Sacrifice Layer)としてのメッキを形成し、ａ-Ｓｉ膜１６、ゲート絶縁膜１７は、この犠牲層をマスクとして一度にエッチングして形成されている。
【００２２】
尚、メッキの形成方法としては種々ある。例えば、まず、ソース電極１４やドレイン電極１５、ゲート電極１８を、低比抵抗の金属であるパラジウム(Ｐｄ)インク等を用いて印刷法により形成した後、この低比抵抗の金属が核となるように、液相中の有電界または無電界のメッキ法を用いて各電極を被覆する方法が挙げられる。
【００２３】
ここで、本実施の形態では、この犠牲層をマスクとしてａ-Ｓｉ膜１６およびゲート絶縁膜１７をエッチングすることで、ゲート電極１８の周辺にはオフセット領域２０が形成されている。メッキは等方的に成長する性質を有していることから、この犠牲層をメッキで形成した後にエッチングすることにより、オフセット領域２０は均一な長さ(幅)で形成される。本実施の形態では、ゲート電極１８の周辺に約２μｍの幅でオフセット領域２０が形成されている。このオフセット領域２０の幅はメッキに要する時間で制御することが可能である。本実施の形態をとらずにゲート電極１８をマスクとしてａ-Ｓｉ膜１６およびゲート絶縁膜１７をそのままエッチングすると、ａ-Ｓｉ膜１６とゲート絶縁膜１７とで形成される高さは高々０.４μｍ程度であることから、ゲート電極１８と他の電極との間で表面リークによるショートが発生する場合がある。しかしながら、本実施の形態では、ニッケルメッキで形成されたゲート電極１８の周辺に約２μｍの幅でオフセット領域２０が形成されていることから、ゲート電極１８と他の電極との距離が長くなり、この表面リークによるショートの発生を抑制することが可能となる。
【００２４】
次に、本実施の形態における薄膜トランジスタ(ＴＦＴ)を製造する製造工程について、トップゲート型のＴＦＴを例にとり、図２(ａ)〜(ｅ)を用いて説明する。
図２(ａ)に示すように、まず、ガラス基板等の絶縁基板１１をブラシ洗浄(スクラブ洗浄)等の機械的洗浄や、酸又は有機溶液等による科学的洗浄などを用いて洗浄する。その後、パラジウム(Ｐｄ)インクを印刷し、銅(Ｃｕ)メッキを行って、第１メッキ層(１st Plating Layer)としての遮光膜(ライトシールド)１２を形成する。
【００２５】
続いて、図２(ｂ)に示すように、層間絶縁膜として、密着力の強い酸化シリコン窒化膜(ＳｉＯｘＮｙ)からなる絶縁膜１３をプラズマＣＶＤ法により成膜する。その後、パラジウム(Ｐｄ)インクを印刷し、コバルト(Ｃｏ)メッキを行って、第２メッキ層(２nd Plating Layer)としてのソース電極１４およびドレイン電極１５を形成する。また、同時に、キャパシタ(Ｃｓ)用電極２１を形成する。尚、本実施の形態では、インプレーンスイッチング(ＩＰＳ：In-plane Switching)モードを採用しており、画素電極として透明電極を用いずに省プロセス化を図っている。
【００２６】
次に、図２(ｃ)に示すように、ＰＨ3プラズマ処理を行い、コンタクトを形成後、半導体材料としてのａ-Ｓｉ膜１６をプラズマＣＶＤで着膜し、その後、窒化シリコン(ＳｉＮｘ)からなるゲート絶縁膜１７をプラズマＣＶＤで順に着膜する。更に、パラジウム(Ｐｄ)インクを印刷し、ニッケル(Ｎｉ)メッキを行って第３メッキ層(３rd Plating Layer)としてのゲート電極１８およびゲート線２２を形成する。
【００２７】
本実施の形態では、このメッキ工程により形成されたゲート電極１８およびゲート線２２の上に、銅(Ｃｕ)メッキを行い、第４メッキ層(４th Plating Layer)としての犠牲層(Sacrifice Layer)２３を形成している。この犠牲層２３はメッキ工程で形成されることから、目的とする金属膜であるゲート電極１８およびゲート線２２を選んで層を形成することが可能である。また、メッキの性質から、犠牲層２３は金属膜であるゲート電極１８およびゲート線２２の上だけではなく、横の端面にも形成される。更に、メッキの性質上、層の厚さは均一(等方的)に成長する。その結果、端面を含めてゲート電極１８およびゲート線２２の周りには、同じ厚さで犠牲層２３を形成することが可能となる。尚、この工程では、この犠牲層２３の厚さが約２μｍとなるように、メッキ時間の調整が行われている。
【００２８】
続いて、図２(ｄ)に示すように、銅(Ｃｕ)メッキである犠牲層２３をマスクに、ａ-Ｓｉ膜１６およびゲート絶縁膜１７をエッチングする。このエッチングによって、所謂アイランドカットを形成することが可能であり、従来の７ＰＥＰにおける工程に対して、ａ-Ｓｉ膜１６およびゲート絶縁膜１７の形成工程が削減される。即ち、一回の工程でこれらを連続してエッチングすることができるので、製造工程を大きく短縮することが可能である。更に、このエッチング工程では、この犠牲層２３をマスクとしているために、アイランドカットの端とゲート電極１８との間は、犠牲層２３の厚さだけ均一な距離を取ることが可能となる。
【００２９】
次に、図２(ｅ)に示すように、燐酸、硝酸・酢酸の混合液で銅(Ｃｕ)メッキである犠牲層２３を選択的にエッチングし、ニッケル(Ｎｉ)メッキであるゲート電極１８およびゲート線２２を露出させる。
以上の一連の工程によって、ＰＥＰ、スパッタを全く用いることなくＴＦＴを作成することが可能となり、大幅な投資額の削減を図ることができ、ひいてはＬＣＤディスプレイの大幅なコスト削減が可能となる。また、犠牲層２３を介して図１に示した均一なオフセット領域２０を形成することが可能となり、ゲート電極１８とソース電極１４の間、およびゲート電極１８とドレイン電極１５の間におけるショートを防ぐことが可能となり、歩留まりを確保することができる。
【００３０】
尚、本実施の形態では、メッキにより形成されたゲート電極１８に対して、更にメッキによる犠牲層２３を設けている。ゲート電極１８をメッキにて構成せず、犠牲層２３だけをメッキにより形成することも可能であるが、ゲート電極１８をメッキにて構成することで、工程短縮には大きな効果がある。一方、メッキにより形成されたゲート電極１８にレジストマスクを形成してアイランドカット形成のためのパターニングを実行しようとすると、アライメントずれを起こし易い。その為に、オフセット領域２０の左右の長さを等しくすることが困難となり、期待した表面リークによるショートの抑制を図ることが難しくなる。本実施の形態のように、メッキにより形成されたゲート電極１８に対して、更にメッキによる犠牲層２３を設け、この犠牲層２３をマスクとしてアイランドカットを形成すれば、工程短縮と品質安定による歩留まり確保の点で最も好ましいものと言える。
【００３１】
◎  実施の形態２
実施の形態１では、トップゲート型のＴＦＴを例にとって説明してきた。実施の形態２では、ボトムゲート型のＴＦＴに適用される場合の他、他の多層膜構造において本発明が適用される場合について説明する。
【００３２】
図３(ａ)、(ｂ)は、実施の形態２における構造を説明するための説明図である。図３(ａ)はゲート電極３１とデータ線３２が交差している状態を示している。また、図３(ｂ)は図３(ａ)のＢＢ断面である。本実施の形態における多層膜構造では、図３(ｂ)に示すように、ゲート電極３１の上層にａ-Ｓｉ膜３５およびゲート絶縁膜３４が形成され、その上層にデータ線３２が形成されている。ここで、もしもデータ線３２の端面がａ-Ｓｉ膜３５およびゲート絶縁膜３４のエッチング端面と一致していた場合には、図３(ａ)に示すような交差位置にてゲート電極３１とデータ線３２との間でショートが発生する場合がある。そこで、本実施の形態では、データ線３２の端面に対してオフセット領域３３を設けてａ-Ｓｉ膜３５およびゲート絶縁膜３４をエッチングするように構成している。
【００３３】
更に、本実施の形態では、前述した実施の形態１におけるゲート電極１８および犠牲層２３と同様に、データ線３２を例えばニッケル(Ｎｉ)メッキにより形成し、その上に銅(Ｃｕ)メッキによる犠牲層３６を形成した。次に、この犠牲層３６をマスクに、ａ-Ｓｉ膜３５およびゲート絶縁膜３４をエッチングする。その後、銅(Ｃｕ)メッキである犠牲層３６を燐酸、硝酸・酢酸の混合液で選択的にエッチングし、ニッケル(Ｎｉ)メッキであるデータ線３２を露出させる。これらの製造工程によって、オフセット領域３３には均一な長さのオフセットが形成されることから、ゲート電極３１とデータ線３２との交差点におけるショートの発生を防止することができる。また、実施の形態１と同様に、データ線３２をメッキによって形成し、また、犠牲層３６をメッキで形成して下層をエッチングすることから、実施の形態１と同様、製造工程の大幅な短縮を図ることができる。
【００３４】
この実施の形態２によれば、実施の形態１におけるトップゲート型のＴＦＴ構造に限られず、ボトムゲート型のＴＦＴ構造や他の多層膜構造であっても、本発明を適用することが理解できる。即ち、配線部がメッキ構造を備えており、その配線部に突き出している電極や配線等が存在する場合でも、メッキによる犠牲層を用いてオフセット領域を形成することで、電極間や配線間、配線と電極との間等のショートを防ぐことが可能となる。
【００３５】
【発明の効果】
以上説明したように、本発明によれば、薄膜トランジスタ等の多層膜構造において、製造に要する工程を飛躍的に改善することができ、また、製造された多層膜構造において、オフセット領域の形成によって電極間におけるリーク電流の発生を低減することが可能となる。
また、形成されるオフセット領域のオフセットの長さを均一にした多層膜構造を簡易に得ることができる。
【図面の簡単な説明】
【図１】  (ａ)、(ｂ)は、本実施の形態における薄膜トランジスタ(ＴＦＴ)構造を示す図である。
【図２】  (ａ)〜(ｅ)は、本実施の形態における薄膜トランジスタ(ＴＦＴ)を製造する製造工程を示す図である。
【図３】  (ａ)、(ｂ)は、実施の形態２における構造を説明するための説明図である。
【図４】  (ａ)〜(ｇ)は、従来の薄膜トランジスタを製造する工程についてボトムゲート型を例にして示した図である。
【符号の説明】
１１…絶縁基板、１２…遮光膜(ライトシールド)、１３…絶縁膜、１４…ソース電極、１５…ドレイン電極、１６…ａ-Ｓｉ膜、１７…ゲート絶縁膜、１８…ゲート電極、２０…オフセット領域、２１…キャパシタ(Ｃｓ)用電極、２２…ゲート線、２３…犠牲層、３１…ゲート電極、３２…データ線、３３…オフセット領域、３４…ゲート絶縁膜、３５…ａ-Ｓｉ膜、３６…犠牲層
【図１】
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【図２】
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【図３】
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【図４】
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