(57)【特許請求の範囲】
【請求項１】
フラッシュ・メモリ装置においてデータ処理能力を増大する方法であって、そのフラッシュ・メモリ装置が、フラッシュ・メモリアレイ、アレイ制御器、インタフェース回路及びページ緩衝記憶機構を有し、ページ緩衝記憶機構が第一面と第二面の２面を有し、アレイ制御器がメモリアレイのプログラミングを制御し、インタフェース回路がページ緩衝記憶機構への書き込みをコマンドバスを介して制御し、アレイ制御器がページ緩衝記憶機構へ接続され、ページ緩衝記憶機構およびインタフェース回路がユーザーバスに接続されており、
ａ）インタフェース回路においてユーザーバスからの“書き込みページ緩衝記憶機構逐次コマンド”を受け、その“書き込みページ緩衝記憶機構逐次コマンド”は、第１の書き込みデータをページ緩衝記憶機構の第一面に書き込むために第一面内の開始アドレスと、第１の書き込みデータのバイト数を示すバイトカウントとを指定し、
ｂ）バイトカウントのロードされた書き込みカウンター回路を用い、第一面をコマンドバスを介してアドレスし、
ｃ）第一面に第１の書き込みデータをロードし、
ｄ）第一面に格納された第１の書き込みデータでメモリアレイをプログラムすることをアレイ制御器にコマンドし、
ｅ）アレイ制御器が第一面に格納された第１の書き込みデータでメモリアレイをプログラムする間に、ページ緩衝記憶機構の第二面に第２の書き込みデータをロードし、
ｆ）第二面に格納された第２の書き込みデータでメモリアレイをプログラムすることをアレイ制御器にコマンドする
段階を含んでいることを特徴とする方法。
【請求項２】
さらに、ページ緩衝記憶機構の面をユーザーからアクセス出来るか、出来ないかを決定する段階を含んでいることを特徴とする請求項１に記載の方法。
【請求項３】
フラッシュ・メモリ装置のデータ処理能力を増大する、コンピュータで実行される方法であって、そのフラッシュ・メモリ装置が、フラッシュ・メモリアレイ、アレイ制御器、インタフェース回路、及びページ緩衝記憶機構を有し、そのページ緩衝記憶機構が第一面と第二面の２面を有し、アレイ制御器がフラッシュ・メモリアレイのプログラミングを制御し、インタフェース回路がページ緩衝記憶機構への書き込みをコマンドバスを介して制御し、アレイ制御器がページ緩衝記憶機構へ接続され、ページ緩衝記憶機構およびインタフェース回路がユーザーバスに接続され、インタフェース回路がキューバスを介してアレイ制御器に接続されており、
ａ）最初の一組のデータ信号をユーザバスから直接にページ緩衝記憶機構へ接続することにより、それの第一面にデータのバイトをロードし、
ｂ）ユーザーバスを介してインタフェース回路において受信したコマンド信号であって、ページ緩衝記憶機構からプログラムするコマンドを表すコマンド信号を、アレイ制御器へと接続することにより、第一面に格納されたデータの第一バイトでメモリアレイをプログラムすることをアレイ制御器にコマンドし、
ｃ）アレイ制御器がメモリアレイをプログラムしている間に、データのブロックを表すデータ信号をユーザーバスから直接にページ緩衝記憶機構へ接続することにより、それの第二面に前記データのブロツクをロードし、
ｄ）ユーザーバスを介してインタフェース回路において受信したコマンド信号であって、ページ緩衝記憶機構からプログラムするコマンドを表すコマンド信号を、アレイ制御器へと接続することにより、前記第二面に格納された前記データのブロックでメモリアレイをプログラムすることをアレイ制御器にコマンドする、
段階を含んでいる方法。
【請求項４】
さらに、ページ緩衝記憶機構の面が使用出来るか、出来ないかを決定する段階を含んでいることを特徴とする請求項３に記載の方法。
【請求項５】
フラッシュ・メモリ装置のデータ処理能力を増大する、コンピュータで実行される方法であって、そのフラッシュ・メモリ装置が、フラッシュ・メモリアレイ、アレイ制御器、インタフェース回路、及びページ緩衝記憶機構を有し、そのページ緩衝記憶機構が第一面と第二面の２面を有し、アレイ制御器がフラッシュ・メモリアレイのプログラミングを制御し、インタフェース回路がページ緩衝記憶機構への書き込みをコマンドバスを介して制御し、アレイ制御器がページ緩衝記憶機構へ接続され、ページ緩衝記憶機構およびインタフェース回路がユーザーバスに接続されており、
ａ）データの第一ブロックを表す最初の一組のデータ信号を、ユーザーバスから直接にページ緩衝記憶機構へ逐次接続することにより、データの第一ブロックをページ緩衝記憶機構の第一面にロードし、
ｂ）ページ緩衝記憶機構からプログラムするコマンドを表すコマンド信号を接続することにより、第一面に格納されたデータの第一ブロックでフラッシュ・メモリアレイをプログラムすることをアレイ制御器にコマンドし、
ｃ）アレイ制御器がフラッシュメモリアレイを第一面に格納されたデータの第一ブロツクでプログラミングしている間に、データの第二ブロックを表すデータ信号をユーザーバスから直接にページ緩衝記憶機構へ逐次接続することにより、第二面にデータの第二ブロックをロードし、
ｄ）ページ緩衝記憶機構からプログラムするコマンドを表すコマンド信号を接続することにより、ページ緩衝記憶機構の第二面に格納されたデータの第二ブロツクでフラッシュメモリアレイをプログラムすることをアレイ制御器にコマンドする、
段階を含んでいることを特徴とする前記方法。
【請求項６】
さらに、ページ緩衝記憶機構の面が使用出来るか、出来ないかを決定する段階を含んでいることを特徴とする請求項５に記載の方法。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、フラッシュメモリ装置に関する。詳細には、本発明は、２面を有するページ緩衝記憶機構から成るフラッシュメモリ装置のデータ処理能力を高める方法に関する。
【０００２】
【従来の技術】
一般的フラッシュメモリ装置は、ランダム・アクセス・データ格納用の不揮発性メモリセルアレイを内蔵している。従来のフラッシュメモリ装置のなかには、メモリセルアレイをプログラミングし、消去する書き込み制御回路を有するものもある。
【０００３】
従来のフラッシュメモリ装置は、メモリセルアレイのプログラム処理能力を高めるために、オンチップ・データ緩衝記憶機構を使用することが出来る。このデータ緩衝記憶機構は、プログラムデータを緩衝させることによりフログラミング速度を高めている。このデータ緩衝記憶機構により、書き込み制御回路によるアクセスは、敏速に行うことが出来る。プログラムデータへの敏速なアクセスにより、書き込み制御回路は、プログラムレベル電圧がフラッシュセルアレイ内の多重バイトに繰り返し印加されるのを減少することが出来る。
【０００４】
このようなフラッシュメモリ装置においては、ユーザーは普通、データ緩衝記憶機構にプログラムデータをロードする入力／出力駆動機構を備えている。入力／出力駆動機構は、プログラム・コマンドを書き込み制御回路へ送り出す。その後、書き込み制御回路はデータ緩衝記憶機構内のデータをアクセスし、フラッシュメモリアレイをプログラムするためにそのデータを使用する。書き込み制御回路がプログラミングを完了した後、入力／出力駆動機構は、ほかのブロックのデータをデータ緩衝記憶機構へロードすることが出来、その時はデータ緩衝記憶機構をアクセスしていない。
【０００５】
【発明が解決しようとする課題】
このようなフラッシュメモリ装置の場合、データ緩衝記憶機構は入力／出力駆動機構によりアクセスすることは出来ず、また、書き込み制御回路がデータ緩衝記憶機構をアクセスしているので、入力／出力駆動機構はアイドル状態にあり、書き込み制御回路がプログラム動作を完了するのを待っている。入力／出力駆動機構のアイドル時間は、フラッシュメモリ装置のプログラム処理能力とデータ処理能力とを低下する。
【０００６】
【課題を解決しようとする手段】
本発明の目的は、フラッシュメモリ装置内のページ緩衝記憶機構を使用することにより、フラッシュメモリ装置のデータ処理能力を改良することである。
【０００７】
ページ緩衝記憶機構を有するメモリ装置のデータ処理能力を高める方法を説明する。データ処理能力はパイプライン書き込み動作により高められる。この書き込み動作では、ページ緩衝記憶機構の一つの面が、メモリ装置のメモリアレイをプログラムするために使用され、ページ緩衝記憶機構のほかの面が、外部ユーザーにより次のプログラム動作において使用されるデータをロードされる。第一書き込み動作は、第一ブロックのデータをページ緩衝記憶機構の第一面へロードすることによりセットアップされる。第一書き込み動作は、外部ユーザーが、第一面に格納された第一ブロックのデータでメモリアレイをプログラムするようメモリ装置に命令することで始まる。第二書き込み動作は、第一プログラム・コマンドの直後に続く外部ユーザーによりセットアップされる。第二書き込み動作は、第二ブロックのデータをページ緩衝記憶機構の第二面にロードすることによりセットアップされ、メモリアレイは第一面からプログラムされる。第二書き込み動作は、外部ユーザーが、第二面に格納された第二ブロックのデータでフラッシュメモリアレイをプログラムするようアレイ制御装置に命令することで始まる。
【０００８】
本発明のほかの目的、特徴、及び利点は、以降に続く付属図面と詳細な説明とから明らかになるであろう。
【０００９】
【実施例】
図１は、コンピュータ装置３００の構成図である。コンピュータ装置３００は、中央処理装置（ＣＰＵ）３０２、主メモリ３０４、及びフラッシュメモリ装置３１０〜３１４から構成している。ＣＰＵ３０２は、主メモリ３０４とフラッシュメモリ装置３１０〜３１４とへユーザーバス３０６を経て接続している。コンピュータ装置３００内では、フラッシュメモリ装置３１０〜３１４はランダムアクセス不揮発性の大規模データ機構を備えている。
【００１０】
詳細に後述されているように、ＣＰＵ３０２は、本発明の方法を使用して、ランダムアクセスメモリへの連続書き込みに伴う不動作時間を削除し、フラッシュメモリ装置３１０〜３１４のデータ処理能力を高めることが出来る。連続書き込みを行う方法は、各フラッシュメモリチップ３１０、３１２、および３１４内のページ緩衝記憶機構７０を使用している。例えば、ＣＰＵ３０２は、ページ緩衝記憶機構７０への一つの書き込みコマンドに関連したデータを書き込み、または、ロードすることが出来、前記の書き込みコマンドに関連した書き込みデータは、ページ緩衝記憶機構７０からフラッシュメモリ装置のフラッシュメモリセルアレイへ書き込まれる。
【００１１】
連続書き込みを行う方法の詳細な説明の前に、フラッシュメモリ装置３１０、３１２、及び３１４の内部構成を知ることは、説明を理解する上で役に立つ。図２は、フラッシュメモリ装置３１０の内部構成の構成図である。フラッシュメモリ装置３１２と３１４は、同じように構成されており、フラッシュメモリ装置３１０の説明が、フラッシュメモリ装置３１２と３１４とに同様に当てはまることは、理解されるであろう。フラッシュメモリ装置３１０は、フラッシュメモリアレイ２０、インターフェース回路４０、フラッシュアレイ制御装置５０、ページ緩衝記憶機構７０、一組の制御レジスタ８０〜８３、及び読み取り／書き込み経路３０から構成している。ＣＰＵ３０２などの外部ユーザーは、ユーザーバス３０６を経てフラッシュメモリ装置３１０と通じている。ユーザーバス３０６は、ユーザーアドレスバス１０２、ユーザーデータバス１０４、及びユーザー制御バス１０６から構成している。これらのバス１０２，１０４，及び１０６は、フラッシュメモリ装置３１０のパッド、またはピンへ適切に接続している。
【００１２】
ページ緩衝記憶機構７０は、フラッシュメモリ装置３１０内で多目的に働くスタティック・ランダムアクセス・メモリセル（ＳＲＡＭ）のアレイである。ページ緩衝記憶機構７０は、ＣＰＵ３０２とフラッシュアレイ制御装置５０とによりアクセスされる。詳細に後述されているように、ページ緩衝記憶機構７０の構成により、ＣＰＵ３０２はページ緩衝記憶機構７０へ書き込むことが出来、フラッシュアレイ制御装置５０も、ページ緩衝記憶機構７０を使用して、フラッシュメモリセルアレイ２０をプログラムする。
【００１３】
フラッシュメモリセルアレイ２０は、データを格納するフラッシュメモリセルのアレイである。一つの実施態様においては、フラッシュメモリセルアレイ２０は、３２個のブロックとして構成している。各ブロツクは、６４ｋバイトのデータ記憶装置である。一つの実施態様では、各ブロツクは１６ビット長であるが、８ビットまたは１６ビツトづつＣＰＵ３０２によりアクセスすることが出来る。
【００１４】
読み取り／書き込み経路３０は、フラッシュメモリセルアレイ２０をアクセスする読み取りと書き込みの経路回路要素を有する。読み取り／書き込み経路３０は、アドレス復号の行と列とに配置された回路要素から構成しており、アドレス信号を復号し、フラッシュメモリセルアレイ２０に関する適切なブロツク選択の行列の信号を発生する。読み取り／書き込み経路３０は、また、小さいアレイの基準フラッシュセルと、メモリバイトまたはセルが論理１か、あるいは論理０であるかを決定するために、基準フラッシュセルをフラッシュメモリセルアレイ２０からのセルと比較する感知経路回路要素とを有する。
【００１５】
制御レジスタ８０〜８３は、専用制御レジスタと読み取り／書き込み経路３０を制御する関連回路要素とを内蔵している。専用制御レジスタは、中央制御バス１００を介してプログラムされ、アクセスされる。制御アクセス回路６０により、インタフェース回路４０とフラッシュアレイ制御装置５０のいずれも、中央制御バス１００を介して制御レジスタ８０〜８３をアクセスすることが出来る。
【００１６】
インタフェース回路４０は、ユーザーバス３０６を経て送られたコマンドを受信し、処理することにより、フラッシュメモリセルアレイ２０をアクセスすることができる。インタフェース回路４０は、ユーザーデータバス１０４を経てコマンドを受信し、コマンドを確認し、そのコマンドをキューバス４１を介してフラッシュアレイ制御装置５０のキューへ入れる。その後、フラッシュアレイ制御装置５０は、コマンドを実行する。
【００１７】
インタフェース回路４０は、入力アドレス・マルチプレクサ３５を介して読み取り／書き込み経路３０へ接続した入力アドレス３６の選択を制御する。選択された入力アドレス３６は、ユーザーアドレスバス１０２のＴＴＬ緩衝装置（示されていない）により感知されたアドレスか、または、インタフェース回路４０からの保持されたアドレス３７のどちらかである。入力アドレス３６は、制御レジスタ８４の制御レジスタをプログラムすることにより置き換えることが出来る。
【００１８】
インタフェース回路４０は、ユーザーデータバス１０４へ接続される出力データの発生源を選択する。インタフェース回路４０は、制御出力データマルチプレクサ４５を制御することにより、その選択を行う。選択された出力データは、読み取り／書き込み経路３０からのフラッシュアレイデータ４６か、ページ緩衝記憶機構７０からのページ緩衝記憶機構データ４７か、または、インタフェース回路４０に内蔵された一組のブロックステータスレジスタからのブロツクステータスレジスタ（ＢＳＲ）データ４８かである。
【００１９】
フラッシュアレイ制御装置５０は、フラッシュメモリセルアレイ２０で書き込み動作を行う専用処理装置である。フラッシュアレイ制御装置５０は、キューバス４１を経て受信されたコマンドを使用して、固有の命令を制御記憶装置内に位置づける。
【００２０】
ＣＰＵ３０２は、アドレス信号をユーザーアドレスバス１０２を介して送ることにより、フラッシュメモリセルアレイ２０を読み取り、ユーザー制御バス１０６を介して読み取りコマンドを発信する。インタフェース回路４０は、読み取り周期を検出し、これにより、入力アドレス・マルチプレクサ３５は、ユーザーアドレスバス１０２を経て送られたアドレス信号を読み取り／書き込み経路３０のｘ／ｙ復号回路要素へ送る。また、インタフェース回路４０により、出力データ４５は、読み取り／書き込み経路３０からのアドレス指定の読み取りデータをユーザーデータバス１０４をから送り出すことが出来る。
【００２１】
ＣＰＵ３０２は、プログラムされるデータのブロックをページ緩衝記憶機構７０へ送るために、書き込みコマンドを発信し、ユーザーバス３０６を使用して、フラッシュメモリセルアレイ２０へデータを書き込む。インタフェース回路４０は、この書き込みコマンドを確認し、このコマンドをフラッシュアレイ制御装置５０のキューへ入れる。フラッシュアレイ制御装置５０は、ページ緩衝記憶機構からのプログラムされるデータを制御装置バス５１から読み取り、かつ、適切なアドレス位置をフラッシュメモリセルアレイ２０内にプログラムすることにより、書き込みコマンドを実行する。
【００２２】
フラッシュアレイ制御装置５０は、読み取り／書き込み経路３０の高圧回路要素を順序づけるアルゴリズムを実行して、フラッシュセルへ電荷を与えることによりフラッシュメモリセルアレイ２０をプログラムし、フラッシュセルから電荷を除去することによりフラッシュメモリを消去する。フラッシュアレイ制御装置５０は、高圧回路要素を制御し、制御レジスタ８０〜８３を中央制御バス１００を介してアクセスすることによりフラッシュメモリセルアレイ２０のアドレスを指定する。
【００２３】
読み取り／書き込み経路３０は、消去動作のために、適切な電圧レベルをフラッシュメモリセルアレイ２０へ印加する電源スイッチ回路要素を有している。フラッシュメモリセルアレイ２０は、また、フログラム中にプログラムレベル電圧をフラッシュメモリセルアレイ２０のビットラインへ送るプログラムロード回路要素も有する。
【００２４】
インタフェース回路４０は、ページ緩衝記憶機構７０の状態を示す広域ステータスレジスタを有する。フラッシュアレイ制御装置５０は、広域ステータスレジスタ内のステータスビットを維持する。ＣＰＵ３０２は、広域ステータスレジスタの内容をユーザーバス３０６から読み取る。
【００２５】
図３は、ページ緩衝記憶機構７０を示す構成図である。ページ緩衝記憶機構７０は、長さ８ビットの二つの２５６ビットのスタティックランダムアクセスメモリ（ＳＲＡＭ）面、面Ａと面Ｂとを有する。図４は、ページ緩衝記憶機構７０の面Ａ３１０と面Ｂ３２０との構成を示す。面Ａ３１０と面Ｂ３２０とは、それぞれ、二つの１２８×８ビツト列を有しており、これらは列Ａと列Ｂとそれぞれ呼ばれる。
【００２６】
コマンドバス２２０は、インタフェース回路（ＩＣ）アドレスバス２２２と、ＩＣ制御信号（示されていない）の一組と、ＩＣバイト信号３４４とを有する。制御装置バス５１は、フラッシュアレイ制御装置（ＦＡＣ）データバス２３２，ＦＡＣアドレスバス２３６，ＦＡＣプログラムカウンターバス２３８，ＦＡＣ命令バス２３０，及びＦＡＣ制御信号２３４を有する。
【００２７】
面Ａ３１０と面Ｂ３２０との行は、ＩＣアドレスバス２２２、ＦＡＣアドレスバス２３６，ＦＡＣプログラムカウンターバス２３８を介してアドレス指定される。コマンド状態マシン２１０は、面Ａ３１０と面Ｂ３２０とをＩＣアドレスバス２２２を介してアドレス指定する。フラッシュアレイ制御装置５０は、データアクセス中にＦＡＣアドレスバス２３６を介して面Ａ３１０と面Ｂ３２０とをアドレス指定する。フラッシュアレイ制御装置５０は、命令を取り出し中にＦＡＣプログラムカウンターバス２３８を介して、面Ａ３１０と面Ｂ３２０とをアドレス指定する。
【００２８】
ページ緩衝記憶機構７０は、また、モード検出器回路３００，列選択回路３０２，一組の入力マルチプレクサ３０４と３０６，及び出力データ回路整列器３１５も有する。
【００２９】
図５は、ページ緩衝記憶機構７０のモードの実施態様を示す。ページ緩衝記憶機構７０は六つのユーザーモードで動作することが出来、これらのモードは、モード２〜５と呼ばれる。これらのモードは、面Ａと面Ｂの両方に与えられ、各面に関しモード信号Ｍｏｄｅ〔２：０〕を経て選択される。
【００３０】
モード２において、インタフェース回路４０により、外部ユーザーはページ緩衝記憶機構７０の面を読みとることが出来る。
【００３１】
モード３において、インタフェース回路４０により、外部ユーザーはページ緩衝記憶機構７０の面に書き込むことが出来る。ページ緩衝記憶機構７０の面へのユーザーモード書き込みは、書き込みバイト／ワードトランザクション、または、書き込み順次トランザクションである。ページ緩衝記憶機構７０への書き込みバイト／ワードトランザクションは、インタフェース回路４０がＣＰＵ３０２からの書き込みページ緩衝記憶機構コマンドをユーザーバス３０６を経て受けて始まる。書き込みページ緩衝記憶機構コマンドは、ページ緩衝記憶機構７０内の書き込みアドレスと、そのアドレスにおけて書き込まれるデータとを指定する。このデータを「書き込みデータ」と呼ぶこととする。コマンド状態マシン２１０は、書き込みアドレスをＩＣアドレスバス２２２を介してページ緩衝記憶機構７０の面へ送る。面は、書き込みデータをユーザーバス１０４を介して受ける。
【００３２】
ページ緩衝記憶機構７０への逐次書き込みは、インタフェース回路４０が、ＣＰＵ３０２からの書き込みページ緩衝記憶機構逐次コマンドをユーザーバス３０６から受けると、始まる。書き込みページ緩衝記憶機構逐次コマンドはバイトカウントを指定し、このカウントは書き込まれるバイト数を示す。インタフェース回路４０は、書き込みカウンター回路（示されていない）を有する。書き込みカウンター回路は、書き込みページ緩衝記憶機構逐次コマンドを受けると、バイトカウントをロードされる。その後、選択されたページ緩衝記憶機構の面が書き込みデータをユーザーデータバス１０４から受けると、書き込みカウンター回路は、カウントダウンする。書き込みデータを受けている間に、コマンド状態マシン２１０は、書き込みカウンター回路によりＩＣアドレスバス２２２を介して選択されたページ緩衝記憶機構の面をアドレス指定する。
【００３３】
モード４において、フラッシュアレイ制御装置５０により、外部ユーザーはページ緩衝記憶機構の面から読み取ることが出来る。例えば、フラッシュアレイ制御装置５０は、ページ緩衝記憶機構の動作と共にプログラム中に、プログラミングデータをページ緩衝記憶機構の面から読み取る。フラッシュアレイ制御装置５０は、選択されたページ緩衝記憶機構の面をＦＡＣアドレスバス２３６を介してアドレス指定する。フラッシュアレイ制御装置５０は、ＦＡＣデータバス２３２を介して選択されたページ緩衝記憶機構の面から対応するプログラミングデータを受ける。
【００３４】
モード５において、フラッシュアレイ制御装置５０により、外部ユーザーは、ページ緩衝記憶機構の面へ書き込むことが出来る。フラッシュアレイ制御装置５０は、選択されたページ緩衝記憶機構の面をＦＡＣアドレスバス２３６を介してアドレス指定することが出来、対応する書き込みデータをＦＡＣデータバス２３２を介して選択されたページ緩衝記憶機構の面へ送ることが出来る。
【００３５】
これらのモードにおいて、インタフェース回路４０は、ユーザーバス３０６を経て受信されたコマンドに従って、面Ａと面Ｂとへのアクセスを調整し、インタフェース回路４０とフラッシュアレイ制御装置５０とが同一面をアクセスしないようにする。
【００３６】
ページ緩衝記憶機構７０は、以降にさらに詳細にされるであろう。しかし、この時点の説明から、フラッシュメモリ装置３１０への逐次書き込みの方法は考察することが出来る。ＣＰＵ３０２により実行されると、この方法は、フラッシュメモリ装置３１０のデータ処理能力を最大にし、これにより、ＣＰＵ３０２の不動作時間を低減する。ＣＰＵ３０２は、フラッシュメモリ装置３１０が、フラッシュメモリへのほかのプログラムコマンドを始める前に、一つのプログラムコマンドを完了するのを待っている必要はない。同様に、フラッシュメモリ装置３１０は、ＣＰＵ３０２が、ほかのプログラム動作を始める前に、プログラムデータをロードするのを待っている必要はない。このようにして、これまでは不動作状態または休止状態であったＣＰＵのサイクル及びフラッシュ装置のサイクルは、活動状態になる。
【００３７】
図６は、フラッシュメモリ装置３１０への逐次書き込み方法を示している。この方法は、書き込みコマンドをインタリーブするために、ページ緩衝記憶機構７０の両方の面を使用している。逐次書き込みをページ緩衝記憶機構７０の面へ行うために、面はユーザーによってアクセス出来なければならない。ＣＰＵ３０２は、ブロックステータスレジスタの一部である広域ステータスレジスタ内に格納されたビットを読み取ることにより、面が使用可能であるかないかを確認する。広域ステータスレジスタを読み取ることは、ＣＰＵ３０２の２ステップのプロセスである。最初に、ステップ４００において、ＣＰＵ３０２は、広域ステータスレジスタのアドレスが添付された読み取りステータスレジスタコマンドを送る。この読み取りステータスレジスタコマンドに応答して、広域ステータスレジスタは、ページ緩衝記憶機構の面のユーザーアクセスに対する使用可能性を示すビットＰＢＡＶＡＩＬを出力する。これはユーザーデータバス１０４を経てＣＰＵ３０２へ接続している。次に、ＣＰＵ３０２は、ページ緩衝記憶機構７０の面にアクセスできるかどうかを知るために、ステップ４０２においてＰＢＡＶＡＩＬビットを評価する。面がフラッシュアレイ制御装置５０へ割当てられていない場合はいつでも、面は使用可能である。
【００３８】
ＰＢＡＶＩＬは、面がアクセス可能であることをＣＰＵ３０２へ示しているものとする。ＣＰＵ３０２は、ステップ４０４へ進むことにより、ここで、フラッシュメモリ装置３１０への書き込みを始めることが出来る。
【００３９】
ＣＰＵ３０２は、ステップ４０４において、フラッシュメモリ装置３１０に対する書き込みサイクルを開始する。ここに使用されているように、書き込みサイクルは二つのステージから成っている。最初に、ＣＰＵ３０２は、第二ステージでページ緩衝記憶機構７０の面にロードし、次に、フラッシュアレイ制御装置５０は、その面にロードされたデータでフラッシュメモリセルアレイ２０をプログラムする。
【００４０】
図７は、ＣＰＵ３０２がユーザーバス３０６へ接続している制御信号、アドレス信号、及びデータ信号の組み合わせを示しており、これはロードページ緩衝記憶機構逐次コマンドをフラッシュメモリ装置３１０へ送る。このロードの最初のクロックサイクルの間、ＣＰＵ３０２は、書き込み可能信号ＷＥＢを低く動作状態にし、ロードページ緩衝記憶機構逐次コマンドコードを１６進法で表している信号をユーザーデータバス１０４へ送る。一つの実施態様において、ロードページ緩衝記憶機構逐次コマンドのコマンドコードは、Ｅ０（１６進法）である。個々のコマンドコードは、本発明では重要ではなく、ただ、ＣＰＵ３０２は、正確なコマンドコードをページ緩衝記憶機構７０の逐次ロードに対しあたえる。次のＣＰＵクロックサイクルにおいて、ＣＰＵ３０２は、フラッシュメモリ装置３１０へ、ページ緩衝記憶機構７０の割り当てられた面へロードされるバイトまたはワードの数を知らせる。その数がバイトまたはワードを示しているか、どうかは、そのフラッシュメモリ装置が８または１６モードで動作しているか、どうかに依存する。
【００４１】
ページ緩衝記憶機構７０へ逐次ロードされるバイト数を示すために必要なＣＰＵクロツクサイクル数は、フラッシュメモリ装置３１０により設定されたデータピン数と面のメモリサイズとに依存する。図７に示された実施態様において、二つのＣＰＵクロックサイクルＣＣ2 とＣＣ3 は、ロードされるバイト数を示すために必要である。その数の最下位のビットから成る低位のバイトは、第二のＣＰＵクロックサイクルＣＣ2 中にロードされ、高位のバイトは、第三のＣＰＵクロックサイクルＣＣ3 中にロードされる。これらの二つのＣＰＵクロックサイクルの間、ユーザーアドレスバス１０２の信号は無関係である。
【００４２】
ロードされるバイト／ワードの数に続くＣＰＵクロックサイクルにおいて、ＣＰＵ３０２は、ページ緩衝記憶機構の割りつけられた面に１回に一つのバイト／ワードをロードし始める。これは、図６のステップ４０６として示されている。このロードの最初のＣＰＵクロックサイクルは、図７にＣＣ4 として示されている。ＣＰＵ３０２によりロードされたデータの各バイト／ワードには、アドレスが付随しており、これは、個々のバイトが一時的に格納されなければならない面内の位置を示している。このアドレス信号は、ユーザーアドレスバス１０２を介してフラッシュメモリ装置３１０へ接続される。
【００４３】
ＣＰＵ３０２は、ＣＰＵクロックサイクルＣＣN 中に、ページ緩衝記憶機構７０の面Ａのローディングを完了すると仮定する。ＣＰＵ３０２は、次のＣＰＵクロックサイクルＣＣN+1 において、フラッシュメモリ装置３１０にコマンドして、面Ａへ丁度ロードされたデータでフラッシュメモリセルアレイ２０をプログラミングし始める。ＣＰＵ３０２は、図６のステップ４０８においてそのように動作する。ＣＰＵ３０２は、コマンドコードＯＣ（１６進法）を書き込むことにより、ページ緩衝記憶機構コマンド付きのプログラムをユーザーデータバス１０４へ発信する。再度言及するが、ページ緩衝記憶機構コマンドからのプログラムを表す個々のコマンドコードは、この方法には重要ではないが、ただ、それがどのようなものであっても、正確なコマンドコードは、ＣＰＵ３０２によりフラッシュメモリ装置３１０へ与えられる。ＣＰＵ３０２は、ページ緩衝記憶機構７０からプログラムされるフラッシュメモリセルアレイ２０内のバイト数を示すことにより、次のＣＰＵクロックサイクルＣＣN+2 とＣＣN+3 においてコマンドを完了する。
【００４４】
図７に示されたバイト８モードにおいて、ユーザーアドレスバス１０２の０ビットＡ０は、ＣＣN+2 の間に受けたデータ信号が、プログラムされるバイト数を示す１６ビットワードの低位バイトか、または、高位バイトかを確認する。
【００４５】
ページ緩衝記憶機構コマンドからのプログラムの最後のＣＰＵクロックサイクルＣＣN+3 中に、ＣＰＵ３０２は、フラッシュメモリ装置３１０へ、フラッシュメモリセルアレイ２０内の実行開始アドレスを知らせる。ＣＰＵ３０２は、ユーザーアドレスバス１０２を経てフラッシュメモリ装置３１０へアドレス指定することを表すアドレス／信号を接続する。このようにして、クロックサイクルＣＣN+3 において、ＣＰＵ３０２は、最初のプログラムタスクに必要なタスクを完了する。同じクロックサイクルにおいて、フラッシュアレイ制御装置５０は、フラッシュメモリセルアレイ２０のプログラムを開始する。ＣＰＵ３０２は、最初の書き込みサイクルのその分担作業を完了する。これは、時間Ｔ2 により図８に示されている。図８において、上部線４３０は、ＣＰＵタスクを示す時間線であり、下部線４５０は、フラッシュメモリ装置のタスクを示す時間線である。二つの時間線４３０と４５０との間の時間重複により示されているように、ＣＰＵ３０２は、時間Ｔ2 と時間Ｔ3 との間でフラッシュアレイ制御装置５０がプログラミングしている間に、面Ｂをロードすることによりフラッシュメモリ装置３１０のデータ処理能力を増大する。フラッシュアレイ制御装置５０が、ほかの書き込み動作を始める前に、プログラミングを終了するのを待っている必要はないので、これは、ＣＰＵ３０２の不動作時間も低減する。
【００４６】
ページ緩衝記憶機構７０の面のローディングを時間Ｔ2 において完了すると、ＣＰＵ３０２は、ステップ４１０での決定に直面する。より多くのデータがフラッシュメモリ装置３１０へプログラムされるか。そうであれば、フラッシュアレイ制御装置５０がフラッシュメモリセルアレイ２０の面Ｂをプログラムしている間に、ＣＰＵ３０２はステップ４００へ戻り、再び、面が使用出来るか、どうかを調る。もしより多くのデータがプログラムされないならば、ＣＰＵ３０２は、ステップ４１２へ分岐することにより、フラッシュメモリ装置３１０のその書き込みを終了する。
【００４７】
ＣＰＵ３０２によって時間Ｔ2 とＴ3 との間で実行されているように、図８において示されている動作は、ステップ４００から４０８を繰り返すことにより達成される。
【００４８】
図６は、ページ緩衝記憶機構７０への逐次書き込み関するフラッシュメモリ装置３１０のデータ処理能力を高める方法を説明している。フラッシュメモリ装置３１０のデータ処理能力は、一回に一つのバイトだけがページ緩衝記憶機構７０の面へロードされる場合でも増大する。処理能力の増大は、フラッシュアレイ制御装置５０がページ緩衝記憶機構７０の一つの面からプログラミングする間に、他の面への書き込むことから得られる。
【００４９】
フラッシュメモリ装置３１０のデータ処理能力を高めるためにページ緩衝記憶機構７０を使用することを説明したが、フラッシュメモリ装置３１０の構成と動作について再度考察してみる。装置３１０内において、ページ緩衝記憶機構７０は、インタフェース回路４０により部分的に制御される。図９は、インタフェース回路４０の構成図である。インタフェース回路４０は、コマンド状態マシン２１０、データ／アドレスキュー２１２と動作キュー２１４、及びブロツクステータスレジスタ（ＢＳＲ）２１６から構成している。
【００５０】
コマンド状態マシン２１０は、コマンド信号をユーザーバス３０６を経てＣＰＵ３０２から受ける。ＣＰＵ３０２からの有効なコマンドは、フラッシュメモリセルアレイ２０内のセルの選択されたグループをプログラムするコマンドから成っている。選択されたグループの最大サイズは、書き込み経路の幅に依存し、これは一つの実施態様では１６ビット幅である。一つの実施態様において、一回にプログラムされたセル数は、８または１６づつ選択されたアドレス指定構成に依存する。有効なコマンドは、ブロック消去も含んでおり、これは、ブロツク全体のフラッシュメモリセルを一回に消去する。ＣＰＵ３０２は、ページ緩衝記憶機構７０内に格納されたデータのプログラミングと消去とをコマンドすることも出来る。
【００５１】
コマンド状態マシン２１０は、コマンド信号を復号し、フラッシュアレイ制御装置５０へのコマンドと関連パラメータとを表す制御信号をオペレーションキュー２１４を介して発信する。コマンド状態マシン２１０は、制御信号をコマンドバス２２０からも送り、ページ緩衝記憶機構７０の面のモードを制御する。
【００５２】
コマンド状態マシン２１０は、広域ステータスレジスタから成るＢＳＲ２１６のステータスレジスタを読み取るコマンド信号を処理する。コマンド状態マシン２１０は、アドレスと制御との信号をコマンドバス２２０を経てＢＳＲ２１６へ送ることにより、ＢＳＲ２１６のステータスレジスタを選択する。
【００５３】
オペレーションキュー２１４は、データ／アドレス・キュー２１２からのラッチされたアドレス信号３７を入力マルチプレクサ３５へ送る。オペレーションキュー２１４は、また、データ／アドレス・キュー２１２からのラッチされたアレイデータ３８を読み取り／書き込み経路３０へも送る。オペレーションキュー２１４は、検証されたコマンドと関連パラメータとをキューバス４１を介してフラッシュアレイ制御装置５０へ送る。
【００５４】
コマンド状態マシン２１０は、ＢＳＲ２１６内のアドレス指定されたブロックステータスレジスタを選択するために、ステータスレジスタアドレスをコマンドバス２２０から送り出す。このアドレス指定されたステータスレジスタの内容は、ＢＳＲ４８を経てＢＳＲ２１６から出力マルチプレクサ４５へ送られる。コマンド状態マシン２１０により、出力マルチプレクサ４５は、ユーザーデータバス４８からのステータスレジスタ読み取りデータをユーザーデータバス１０４を経て送ることが出来る。
【００５５】
ページ緩衝記憶機構７０の構成を再び考察する。図１０は、ページ緩衝記憶機構７０をアクセスするアドレスビット領域を示している。示されているアドレスビットは、モード７０に従って、ＦＡＣアドレスバス２３６、ＩＣアドレスバス２２２、または、ＦＡＣアドレスカウンタバス２３８を経て送られる。示されたアドレスビットは、現在のモードに従って、ＦＡＣアドレスバス２３６、ＩＣアドレスバス２２２、または、ＦＡＣアドレスカウンタバス２３８を経て送られる。アドレスビットＡ８は、面Ａ３１０または面Ｂ３２０のどちらかを選択する面選択として機能する。アドレスビットＡ７〜Ａ１は、面Ａ３１０及び面Ｂ３２０の行を選択する。アドレスビットＡ０は、行の高位バイトまたは低位バイトのどちらかを選択する。
【００５６】
モード検出器回路３００は、その名前が示すように、ページ緩衝記憶機構７０のモードを確定する。モード検出器回路３００は、二つの信号、面Ａモード３３３と面Ｂモード３３５とを発生する。面Ａモード信号３３３と面Ｂモード信号３３５とは、それぞれ、三つのビットを有する。面Ａモード信号３３３は、面Ａ３１０に関するモードを選択する。同様に、面Ｂモード信号３３５は、面Ｂ３２０に関するモードを選択する。
【００５７】
モード検出器回路３００は、フラッシュアレイ制御装置５０からのＦＡＣ制御信号２３４、コマンド状態マシン２１０からのＩＣ制御信号２２４、及びテストモード制御信号９４に基づいて、面Ａモード信号３３３と面Ｂモード信号３３５とを発生する。
【００５８】
ＦＡＣ制御信号２３４は、ＦＡＣプログラムカウンタからのビット７、ＦＡＣアドレスバス２３６のビット１、及び現在のＦＡＣ命令のビットから構成している。
【００５９】
ＩＣ制御信号２２４は、８ビットＩＣアドレスバス２２２、ＩＣ面ステータス信号、及びＩＣ面選択信号から構成している。ＩＣ制御信号２２４は、ＦＡＣ面ステータス信号、及びＦＡＣ面選択信号、単一のバイト／ワード書き込み信号、及び書き込み逐次信号から構成している。
【００６０】
図１１は、フラッシュアレイ制御装置５０によるアクセスのために、面Ａ３１０と面Ｂ３２０の割当てを設定している。面の割当ては、ＦＡＣ面ステータス信号、ＦＡＣ面選択信号、及びＦＡＣ指定変更信号により決定される。
【００６１】
ＦＡＣ指定変更信号のビット０と１が、どちらも論理０であるならば、ＦＡＣ面選択信号は、フラッシュアレイ制御装置５０が面Ａ３１０または面Ｂ３２０のどちらを割り当てられるかを決定する。ＦＡＣ面ステータス信号は、ＦＡＣ面選択信号により示された面が使用可能であるか、そうでないかを示す。
【００６２】
ＦＡＣ指定変更信号は、それらが６０でない場合、正規の面割当てを置き換えて、面Ａ３１０または面Ｂ３２０のどちらかをフラッシュアレイ制御装置５０へ割り当てる。さもなければ、面割当ては、ＦＡＣ面ステータス信号とＩＦＡＣ面選択信号とに依存する。
【００６３】
図１２は、インタフェース回路４０によるアクセスのために、面Ａ３１０と面Ｂ３２０の割当てを設定している。インタフェース回路４０に対する面の割当ては、ＩＣ面ステータス信号とＩＣ面選択信号とにより決定される。
【００６４】
ＩＣ面選択信号は、インタフェース回路４０が面Ａ３１０または面Ｂ３２０のどちらを割り当てられるかを決定する。ＩＣ面ステータス信号は、ＩＣ面選択信号により示された面が使用可能であるか、または、不能であるかを示す。
【００６５】
コマンド状態マシン２１０は、ＩＣ面ステータス信号、ＩＣ面選択信号、ＦＡＣ面ステータス信号、及びＦＡＣ面選択信号を発生し、面Ａ３１０と面Ｂ３２０とをフラッシュアレイ制御装置５０またはインタフェース回路４０のどちらかに割り当てる。コマンド状態マシン２１０は、ＩＣ及びＦＡＣの面ステータスと面選択の信号を発生して、面Ａ３１０がフラッシュアレイ制御装置５０とインタフェース回路４０とに同時に割り当てられないようにする。同様に、コマンド状態マシン２１０は、ＩＣ及びＦＡＣの面ステータスと面選択の信号を発生して、面Ｂ３２０がフラッシュアレイ制御装置５０とインタフェース回路４０とに同時に割り当てられないようにする。
【００６６】
モード検出器回路３００もまた、ＦＡＣバイト信号３５２を発生する。ＦＡＣバイト信号３５２は、ページ緩衝記憶機構７０のバイトまたはワードのアクセスを実行しているか、いないかを示す。モード検出器回路３００は、現在のＦＡＣ命令を復号することにより、バイトまたはワードのアクセスを確定する。
【００６７】
列選択回路３０２は、面Ａモード信号３３３、面Ｂモード信号３３５、及びＦＡＣバイト信号３５２をモード検出器回路３００から受ける。列選択回路３０２は、ＩＣバイト信号３４４も受ける。ＩＣバイト信号３４４は、外部ユーザーがページ緩衝記憶機構７０のバイトまたはワードアクセスを実行しているか、いないかを示す。ユーザーからのバイトまたはワードアクセスは、ユーザー制御バス１０６へ接続した制御入力ピンにより決定される。
【００６８】
列選択回路３０２は、ＩＣアドレスバス２２２のビット０を信号ライン３４６を経て、また、ＩＣアドレスバス２２２のビット９を信号ライン３４８を経て受ける。列選択回路３０２は、ＩＣアドレスバス２３６のビット０を信号ライン３５０を経て受ける。
【００６９】
列選択回路３０２は、三つのビット面Ａ選択信号３３７と、三つの面Ｂ選択信号３３９とを送る。面Ａ選択信号３３７は、面Ａ３１０に関する列選択信号を送る。面Ｂ選択信号３３９は、面Ｂ３２０に関する列選択信号を送る。
【００７０】
図１３は、面Ｂ選択信号３３９の状態を示す真理値表である。面Ｂ選択信号３３９は、面Ｂモード信号３３５、ＦＡＣ指定変更信号、初期化、ＦＡＣアドレスビット０、ＦＡＣバイト信号３５２、及びＩＣバイト信号３４４により決定される。
【００７１】
図１４は、面Ａ選択信号３３７の論理状態を示す真理値表である。面Ａ選択信号３３７の論理状態は、面Ａモード信号３３３、ＦＡＣ指定変更信号、ＦＡＣアドレスビット０、ＦＡＣバイト信号３５２、及びＩＣバイト信号３４４により決定される。
【００７２】
面Ａ３１０は、入力データを入力マルチプレクサ３０４を介して受ける。入力マルチプレクサ３０４は、データを、ＦＡＣデータバス２３２を経てフラッシュアレイ制御装置５０から、また、ユーザーデータバス１０４を経て外部ユーザーから受ける。入力マルチプレクサ３０４は、面Ａモード信号３３３により制御される。
【００７３】
モード２と３において、面Ａモード信号３３３により、入力マルチプレクサ３０４は、入力データをユーザーデータバス１０４から入力面Ａ３１０へ送る。モード４と５において、面Ａモード信号３３３により、入力マルチプレクサ３０４は、入力データをＦＡＣデータバス２３２から入力面Ａ３１０へ送る。
【００７４】
面Ｂ３２０は入力マルチプレクサ３０６の制御の下で入力データを受ける。入力マルチプレクサ３０６は、データを、ＦＡＣデータバス２３２を経てフラッシュアレイ制御装置５０から、また、ユーザーデータバス１０４を経てユーザーから受ける。入力マルチプレクサ３０６は、面Ｂモード信号により制御される。
【００７５】
モード２と３において、面Ｂモード信号３３５により、入力マルチプレクサ３０６は、入力データをユーザーデータバス１０４から入力面Ｂ３２０へ送る。モード４と５において、面Ｂモード信号３３５により、入力マルチプレクサ３０６は、入力データをＦＡＣデータバス２３２から入力面Ｂ３２０へ送る。
【００７６】
面Ａ３１０は、面Ａデータバス３４０からデータを出力する。面Ａデータバス３４０は１９ビット幅である。面Ａデータバス３４０は、列Ａからの高位バイト、列Ｂからの低位バイト、及び列Ｃからの３残りビットから成っている。
【００７７】
面Ｂ３２０は、面Ｂデータバス３４２からデータを出力する。面Ｂデータバス３４２も１９ビット幅である。面Ｂデータバス３４２の高位バイトは列Ａから、低位のバイトは列Ｂから、また、３残りビットは列Ｃから送られる。
【００７８】
図１５は、出力データ整列器回路３１５を示す。出力データ整列器回路３１５は、面Ａモード信号３３３、面Ｂモード信号３３５、面Ａ選択信号３３７、及び面Ｂ選択信号３３９の状態に従って、ＦＡＣ命令バス２３０、ＦＡＣデータバス２３２、及びＩＣデータバス４７を介して、面Ａ３１０と面Ｂ３２０とから、出力データを送る。
【００７９】
出力データ整列器回路３１５は、出力データを面Ａデータバス３４０と面Ｂデータバス３４２を介して受ける。出力データ整列器回路３１５は、マルチプレクサ制御回路３６０、復号回路３７２、及び一組のマルチプレクサ３６２〜３７０から構成している。
【００８０】
マルチプレクサ制御回路３６０は、面Ａ選択信号３３７、面Ｂ選択信号３３９、面Ａモード信号３３３、及び面Ｂモード信号３３５を受ける。マルチプレクサ制御回路３６０は、一対のマルチプレクサ制御信号３８０と３８１を発生する。
【００８１】
復号回路３７２は、面Ａモード信号３３３と面Ｂモード信号３３５を受ける。復号回路３７２は、マルチプレクサ制御信号３８２を発生する。
【００８２】
マルチプレクサ３６２は、選択的に、面Ａデータバス３４０と面Ｂデータバス３４２とをマルチプレクサ３６６の入力へ接続する。面Ａデータバス３４０は、高位バイト、低位バイト、及び残りビットを面Ａ３１０から搬送する。同様に、面Ｂデータバス３４２は、高位バイト、低位バイト、及び残りビットを面Ｂ３２０から搬送する。マルチプレクサ３６２は、マルチプレクサ制御信号３８０に基づいて、面Ａデータバス３４０と面Ｂデータバス３４２のどちらかを選択する。
【００８３】
マルチプレクサ３６６は、マルチプレクサ制御信号３８０の下で、受けた高位バイト、受けた低位バイト、及び受けた残りビットをＩＣデータバス４７へ選択的に接続する。一つの実施態様において、ＩＣデータバス４７は１６ビツト幅である。
【００８４】
マルチプレクサ３６４は、面Ａデータバス３４０と面Ｂデータバス３４２のどちらかをマルチプレクサ３６８への入力として選択する。マルチプレクサ３６４は、マルチプレクサ制御信号３８１に基づいて、面Ａデータバス３４０と面Ｂデータバス３４２のどちらかを選択する。
【００８５】
マルチプレクサ３６８は、マルチプレクサ制御信号３８１の下で、受けた高位バイト、受けた低位バイト、及び受けた残りビットをＦＡＣデータバス２３２へ選択的に接続する。一つの実施態様において、ＦＡＣデータバス２３２は１６ビツト幅である。
【００８６】
マルチプレクサ３７０は、面Ａデータバス３４０を経て面Ａ３１０から出力データを受ける。マルチプレクサ３７０は、また、面Ｂデータバス３４２を経て面Ｂ３２０からも出力データを受ける。マルチプレクサ３７０は、マルチプレクサ制御信号３８２の制御の下で、面Ａの出力データと面Ｂの出力データのどちらかを選択する。一つの実施態様において、マルチプレクサ３７０が接続しているＦＡＣ命令バス２３０は、１９ビット幅であり、列ＡとＢからの高位と低位のバイトと列Ｃからの残りビットから成っている。
【００８７】
図１６は、出力データ整列器回路３１５の真理値表である。図１６は、面Ａモード信号３３３、面Ａ選択信号３３７、面Ｂモード信号３３５、及び面Ｂ選択信号３３９に関して、どのデータがデータバス４７へ接続されるかを示している。
【００８８】
図１７は、出力データ整列器回路３１５のほかの真理値表である。図１８は、面Ａモード信号３３３、面Ａ選択信号３３７、面Ｂモード信号３３５、及び面Ｂ選択信号３３９に基づいて、ＦＡＣデータバス２３２へのデータ出力を示している。
【００８９】
このように、上述の説明において、フラッシュメモリ装置のデータ処理能力を改善する方法を述べた。逐次書き込み動作の方法は、フラッシュメモリ装置内のページ緩衝記憶機構を使用しており、これにより、フラッシュメモリ装置のデータ処理能力を高めている。
【００９０】
前述の明細書において、本発明は、特定例の実施態様に関して説明されている。しかし、付属請求の範囲に記載されているように、本発明の精神と範囲から逸脱することなく、多様な変形と変更を行うことが出来ることは明らかであろう。従って、明細書と図面は、限定されたものでなく、例証として見做されるものである。
本発明は、実施例により示されており、付属図の図面に限定されず、同じ符号は同じ要素を示している。
【図面の簡単な説明】
【図１】  コンピュータ装置の構成図である。
【図２】  フラッシュメモリ装置の構成図である。
【図３】  ページ緩衝記憶機構の構成図である。
【図４】  ページ緩衝記憶機構の面Ａと面Ｂの構造を示す。
【図５】  ページ緩衝記憶機構のモードを説明している。
【図６】  フラッシュメモリ装置への逐次書き込みの方法を説明している。
【図７】  図６の方法を使用している書き込みサイクルの制御、アドレス、及びデータの信号を示す。
【図８】  ページ緩衝記憶機構をしているプログラムオペレーションの交互配置を示す。
【図９】  インタフェース回路の構成図である。
【図１０】  ページ緩衝記憶機構をアクセスするアドレスビット領域を示す。
【図１１】  フラッシュアレイ制御装置によるアクセスのためのページ緩衝記憶機構の面割当てを示す。
【図１２】  インタフェース回路によるアクセスのためのページ緩衝記憶機構の面割当てを示す。
【図１３】  面Ｂ選択信号の状態の真理値表を示す図である。
【図１４】  面Ａ選択信号の状態の真理値表を示す図である。
【図１５】  出力データ整列器回路の構成図である。
【図１６】  出力データ整列器回路の真理値表を示す図である。
【図１７】  出力データ整列器回路のほかの真理値表を示す図である。
【符号の説明】
３０２      中央処理装置（ＣＰＵ）
３０４      主メモリ
３１０，３１２，３１４      フラッシュメモリ装置
３０６      ユーザーバス
２０        フラッシュメモリアレイ
４０        インタフェース回路
５０        フラッシュアレイ制御装置
６０        制御アクセス回路
７０        ページ緩衝記憶機構
【図１】
0003737529.tif 000002
【図２】
0003737529.tif 000003
【図３】
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【図４】
0003737529.tif 000005
【図５】
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【図６】
0003737529.tif 000007
【図７】
0003737529.tif 000008
【図８】
0003737529.tif 000009
【図９】
0003737529.tif 000010
【図１０】
0003737529.tif 000011
【図１１】
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【図１２】
0003737529.tif 000013
【図１３】
0003737529.tif 000014
【図１４】
0003737529.tif 000015
【図１５】
0003737529.tif 000016
【図１６】
0003737529.tif 000017
【図１７】
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