(57)【特許請求の範囲】
【請求項１】
プリント基板に搭載される配線基板において、
リジット基板と、
該リジット基板の上面に積層固定された薄膜多層箔とよりなる複合構造であり、
上記リジット基板は、下面に上記プリント基板に搭載するためのプリント基板搭載部を有し、上面に上記薄膜多層箔を搭載するための薄膜多層箔搭載部を有する構成であり、
上記薄膜多層箔は、基板の上面に膜を積層して形成し、最後に形成された膜を基板の上面から剥離させて製造されたものであり、膜よりなる電源層、膜よりなる絶縁層、膜よりなるグランド層が積層されている構成であり、半導体チップに対応した大きさを有し、上面に半導体チップ搭載部を有し、下面に上記リジット基板に搭載するためのリジット基板搭載部を有する構成であることを特徴とした配線基板。
【請求項２】
配線基板とこれに搭載してある半導体チップとよりなり、プリント基板に搭載されるチップモジュールにおいて、
上記配線基板は、
リジット基板と、
該リジット基板の上面に積層固定された薄膜多層箔とよりなる複合構造であり、
上記リジット基板は、下面に上記プリント基板に搭載するためのプリント基板搭載部を有し、上面に上記薄膜多層箔を搭載するための薄膜多層箔搭載部を有する構成であり、
上記薄膜多層箔は、基板の上面に膜を積層して形成し、最後に形成された膜を基板の上面から剥離させて製造されたものであり、膜よりなる電源層、膜よりなる絶縁層、膜よりなるグランド層が積層されている構成であり、上記半導体チップに対応した大きさを有し、上面に半導体チップ搭載部を有し、下面に上記リジット基板に搭載するためのリジット基板搭載部を有する構成であり、
上記半導体チップが上記半導体チップ搭載部に搭載してある構成としたことを特徴としたチップモジュール。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は配線基板及びこれを使用したチップモジュールに係り、特にＬＳＩチップを搭載して実装するための配線基板に関する。
【０００２】
ＬＳＩチップは、将来的に、パターンが微細化して、電極が狭ピッチ化する傾向にある。ＬＳＩチップを搭載して実装するための配線基板はこれに対応できる構造である必要がある。
【０００３】
【従来の技術】
図１（Ａ）は従来のＬＳＩチップ搭載実装用配線基板１０を示す。この配線基板１０は、ビルドアップ基板であり、ガラスエポキシ製のリジッド基板１１の上下面にビルドアップ層１２、１３が形成してあり、下面にはバンプ１４が形成してあり、上面にはＬＳＩチップ搭載部１５を有する構成である。ＬＳＩチップ搭載部１５は、同図（Ｂ）に併せて示すように、複数の電極パッド１６が並んでおり、各電極パッド１６から配線パターン１７がＬＳＩチップ搭載部１５の外側に延びている構成である。
【０００４】
ＬＳＩチップ２０は、フリップチップ形態で、ＬＳＩチップ搭載部１５に搭載実装される。即ち、ＬＳＩチップ２０の下面のバンプ２１が対応する電極パッド１６と半田付け接続してあり、且つ、ＬＳＩチップ２０と配線基板１０との間には封止剤２２が充填されている。
【０００５】
ＬＳＩチップ２０が搭載実装された配線基板１０は、バンプ１４を利用してマザーボード３０に搭載される。
【０００６】
上記配線基板１０は、図２（Ａ）〜（Ｆ）に示すようにして製造される。先ず、同図（Ａ），（Ｂ）に示すように、リジッド基板１１に穴あけし、パターン４０を形成し、充填材で穴埋めする。次いで、同図（Ｃ）に示すように、絶縁層４１を形成し、次いで、同図（Ｄ）に示すように、Ｃｕメッキを全面に形成し、これをパターニングしてビア４２及び配線パターン１７を形成する。同図（Ｃ）に示す工程と同図（Ｄ）に示す工程とを層数分繰り返し、同図（Ｅ）に示すようにビルドアップ層１２、１３が完成する。最後に、上下面にソルダレジルトを塗布してソルダレジルト膜４４を形成する。
【０００７】
【発明が解決しようとする課題】
上記のビルドアップ構造の配線基板１０においては、配線パターン１７は幅ｗ１が１５〜２５μｍが限度であり、これ以上は狭くすることが困難である。これは、以下の二つの理由による。
【０００８】
第１の理由：配線パターン１７はＣｕメッキの一部が残ったものである。Ｃｕメッキの絶縁層４１への密着強度は十分に強くはない。よって、配線パターン１７を１５〜２５μｍより狭くすると、配線パターン１７の絶縁層４１への密着強度が弱くなって、配線パターン１７が絶縁層４１から剥離する虞れがある。
【０００９】
第２の理由：層を重ねて形成するため、表面にどうしてもうねりが現れる。このうねりが存在するため、マスクをレジスト膜に露光する場合に、焦点が合わない部分ができ、これが原因で配線パターン１７はその縁の線が曲線となる部分ができ、これによって幅が狭くなる部分が形成されてしまう場合がある。このため、配線パターン４３を１５〜２５μｍより狭くすると、幅が狭くなった部分で断線が発生してしまう危険がある。
【００１０】
以上のように、密着強度と断線の危険性との関係で、配線パターン１７の幅ｗ１を１５〜２５μｍより狭くすることは困難である。
【００１１】
また、図１（Ｂ）に示すように、ＬＳＩチップ搭載部１５の複数の電極パッド１６と配線パターン１７とは、内側の電極パッドから引き出される配線パターン１７が外側の隣合う電極パッド１６の間を通る構造となっている。即ち、ＬＳＩチップ搭載部１５の複数の電極パッド１６は、電極パッド１６の並びのピッチｐ１を狭くすることが、配線パターン１７の幅によって制限を受ける構造である。ここで、配線パターン１７の幅ｗ１が１５〜２５μｍであり、これ以上狭くすることは困難であるため、電極パッド１６の並びのピッチｐ１を現在より更に狭くすることは困難であった。
【００１２】
なお、内側の電極パッドから引き出される配線パターンを表面の層の下側の層に形成することによって、電極パッド１６の並びのピッチｐ１を現在より狭くすることは可能となる。しかし、このようにすると、層数が増え、この分、配線基板１０の歩留りが低下してしまい、好ましくない。
【００１３】
また、ＬＳＩチップにおいては、電子装置の放熱性を考慮して、電源消費量を１００Ｗ程度に抑えた状態で、動作周波数を例えば１ＧＨｚに上げて高速化を図ることが求められている。一般にＬＳＩチップにおいて、動作周波数を上げるとそれにつれて電源消費量が増加する。そこで、動作周波数を上げてもＬＳＩチップの電源消費量が増加しないように、ＬＳＩチップの動作電源電圧を、一般的な５Ｖから例えば１．５Ｖへと下げることがなされる。しかし、ＬＳＩチップの動作電源電圧を下げた場合には、ＬＳＩチップの動作時に発生するノイズの電圧も下げる必要がある。ノイズがＬＳＩチップの誤動作を引き起こしやすくなるからである。
【００１４】
このノイズの電圧を低く抑えるためには、ＬＳＩチップが搭載された個所における電源層とグランド層との間のインピーダンスを低く抑える必要がある。このようにインピーダンスを低く抑えるためには、ＬＳＩチップが搭載された個所における電源層とグランド層との間のインダクタンスを例えば数ｐＨレベルにまで低く抑える必要がある。
【００１５】
ＬＳＩチップが搭載された個所における電源層とグランド層との間のインダクタンスを例えば数ｐＨレベルにまで低く抑えて電源層とグランド層との間のインピーダンスを低く抑えた配線基板としては、セラミック配線基板がある。このセラミック配線基板は、セラミック製の基板本体と、この上面に薄膜形成技術によって電源層、絶縁層、グランド層が積層形成されている薄膜回路部とよりなる構成である。
【００１６】
しかし、このセラミック配線基板の歩留まりは、基板本体の歩留まりと薄膜回路部の歩留まりとを掛け算した積となるため、相当に低くなって、セラミック配線基板は高価となってしまう。
【００１７】
そこで、本発明は、上記課題を解決した配線基板及びこれを使用したチップモジュールを提供することを目的とする。
【００１８】
【課題を解決するための手段】
上記課題を解決するために、請求項１の発明は、プリント基板に搭載される配線基板において、
リジット基板と、
該リジット基板の上面に積層固定された薄膜多層箔とよりなる複合構造であり、
上記リジット基板は、下面に上記プリント基板に搭載するためのプリント基板搭載部を有し、上面に上記薄膜多層箔を搭載するための薄膜多層箔搭載部を有する構成であり、
上記薄膜多層箔は、基板の上面に膜を積層して形成し、最後に形成された膜を基板の上面から剥離させて製造されたものであり、膜よりなる電源層、膜よりなる絶縁層、膜よりなるグランド層が積層されている構成であり、半導体チップに対応した大きさを有し、上面に半導体チップ搭載部を有し、下面に上記リジット基板に搭載するためのリジット基板搭載部を有する構成としたものである。
【００２９】
薄膜多層箔が、基板の上面に膜を積層して形成し、最後に形成された膜を基板の上面から剥離させて製造されたものであり、夫々膜よりなる電源層、絶縁層、及びグランド層が積層された構成は、半導体チップが搭載された個所における電源層とグランド層との間のインピーダンスを低くするように作用する。半導体チップが搭載された個所における電源層とグランド層との間のインピーダンスが低く抑えられることによって、発生するノイズ電圧が低く抑えられる。よって、搭載される半導体チップの動作周波数を例えば１ＧＨｚに上げて高速化を図り、且つ、半導体チップの電源消費量が増加しないように、半導体チップの動作電源電圧を、一般的な５Ｖから例えば１．５Ｖへと下げた状況においても、搭載された半導体チップが安定に動作するように出来る。
【００３０】
薄膜多層箔の大きさが半導体チップに対応した大きさである構成は、配線基板のコストを安価とする。
【００３１】
請求項２の発明は、配線基板とこれに搭載してある半導体チップとよりなり、プリント基板に搭載されるチップモジュールにおいて、上記配線基板は、リジット基板と、該リジット基板の上面に積層固定された薄膜多層箔とよりなる複合構造であり、上記リジット基板は、下面に上記プリント基板に搭載するためのプリント基板搭載部を有し、上面に上記薄膜多層箔を搭載するための薄膜多層箔搭載部を有する構成であり、上記薄膜多層箔は、基板の上面に膜を積層して形成し、最後に形成された膜を基板の上面から剥離させて製造されたものであり、膜よりなる電源層、膜よりなる絶縁層、膜よりなるグランド層が積層されている構成であり、上記半導体チップに対応した大きさを有し、上面に半導体チップ搭載部を有し、下面に上記リジット基板に搭載するためのリジット基板搭載部を有する構成であり、上記半導体チップが上記半導体チップ搭載部に搭載してある構成としたものである。
【００３２】
薄膜多層箔が、基板の上面に膜を積層して形成し、最後に形成された膜を基板の上面から剥離させて製造されたものであり、夫々膜よりなる電源層、絶縁層、及びグランド層が積層された構成は、半導体チップが搭載された個所における電源層とグランド層との間のインピーダンスを低くするように作用する。半導体チップが搭載された個所における電源層とグランド層との間のインピーダンスが低く抑えられることによって、発生するノイズ電圧が低く抑えられる。よって、搭載された半導体チップの動作周波数を例えば１ＧＨｚに上げて高速化を図り、且つ、半導体チップの電源消費量が増加しないように、半導体チップの動作電源電圧を、一般的な５Ｖから例えば１．５Ｖへと下げた状況においても、半導体チップが安定に動作するように出来る。薄膜多層箔の大きさが半導体チップに対応した大きさである構成は、配線基板のコストを安価とする。
【００３３】
【発明の実施の形態】
〔第１実施例〕
図３（Ａ），（Ｂ）及び図４は本発明の第１実施例になるＬＳＩチップ搭載実装用配線基板５０及びマルチチップモジュール９０を示す。
【００３４】
先ず、ＬＳＩチップ搭載実装用配線基板５０について説明する。配線基板５０は、図５に併せて示すように、一層の配線層を有するガラスエポキシ製のリジッド基板５１とこの上面に接着固定された二層の配線層を有するフレキシブル基板５２とよりなる複合構造である。配線基板５０の上面には、図３（Ａ）に示すように、ＬＳＩチップ搭載部５３が形成してある。ＬＳＩチップ搭載部５３は、複数の電極パッド５４が並んでおり、各電極パッド５４から配線パターン５５がＬＳＩチップ搭載部５３の外側に延びている構成である。配線基板５０の下面にはバンプ５６が形成してある。後述するように、配線パターン５５は幅ｗ２が約２０μｍと従来に比べて約半分と狭く、よって、電極パッド５４の並びのピッチｐ２は従来のピッチｐ１より狭くなっている。なお、フレキシブル基板５２を２枚重ねてもよい。
【００３５】
配線基板５０は、図５に示すように、リジッド基板５１とフレキシブル基板５２とを別々に製造して、フレキシブル基板５２をリジッド基板５１の上面に接着して製造される。
【００３６】
リジッド基板５１は、図５（Ａ）〜（Ｆ）に示すようにして製造される。同図（Ａ）は元のリジッド基板６０であり、ガラスエポキシ製である。先ず、同図（Ｂ）に示すように、元のリジッド基板６０に穴あけし、次いで、同図（Ｃ）に示すようにＣｕメッキをしてＣｕメッキ膜６１を形成してスルーホール６２を形成し、次いで、同図（Ｄ）に示すようにパターニングしてパターン６３を形成し、次いで、同図（Ｅ）に示すようにスルーホール６２に導体の充填剤を埋めて穴埋めてビア６７を形成する。最後に、同図（Ｆ）に示すように、導体スタッド６４を立て、上下面にソルダレジルトを塗布してソルダレジルト膜６５を形成する。導体スタッド６４は導電性ペースト又は導電性エラストマシートである。
【００３７】
フレキシブル基板５２は、図５（Ｇ）〜（Ｌ）に示すようにして製造される。図５（Ｇ）は元のフレキシブル基板７０であり、絶縁性のフィルム７１の上下面にＣｕ膜７２，７３が形成してある。先ず、同図（Ｈ）に示すように、元のフレキシブル基板７０に穴あけし、次いで、同図（Ｉ）に示すようにＣｕメッキをしＣｕメッキ膜７４を形成して上下の導通をとるスルーホール７５を形成し、次いで、同図（Ｊ）に示すようにスルーホール７５に導体の充填剤を埋めて穴埋めしてビア７９を形成する。次いで、レジスト塗布、マスク露光、現像等を行なってパターニングして、同図（Ｋ）に示すように上面に電極パッド５４及び配線パターン５５、下面に電極パッド７６及び配線パターン７７等を形成する。最後に、同図（Ｌ）に示すように、上下面にソルダレジルトを塗布してソルダレジルト膜７８を形成する。
【００３８】
図５（Ｍ）に示すようにリジッド基板５１の上面に絶縁性の接着剤を塗布して接着剤層６６を形成し、フレキシブル基板５２をリジッド基板５１の上面に位置合わせして積層する。フレキシブル基板５２は接着剤層６６によってリジッド基板５１の上面に接着される。接着されると、フレキシブル基板５２はリジッド基板５１と一体となって可撓性は失われる。また、フレキシブル基板５２の下面の電極パッド７６がリジッド基板５１の上面の導体スタッド６４と密着して、厚さ方向の電気的接続がなされており、フレキシブル基板５２はリジッド基板５１と電気的に接続される。
【００３９】
ここで、電極パッド５４及び配線パターン５５について見てみる。図５（Ｇ）のＣｕ膜７２は一般にはスパッタリングによって形成してあり、Ｃｕ膜７２のフィルム７１に対する密着強度は、メッキにより形成したＣｕ膜の場合より相当に強い。よって、配線パターン５５は従来の１５〜２５μｍより更に狭い幅にすることが可能である。
【００４０】
また、図５（Ｊ）の状態で、上面にうねりはない。よって、マスクのレジスト膜への露光は全体的に焦点が合った状態でなされ、このため、配線パターン５５はその縁の線が直線となり、曲線となる部分は形成されない。よって、配線パターン５５は全長に亘って同じ幅で形成され、くびれるように幅が狭くなる部分は形成されない。このため、配線パターン５５は従来の１５〜２５μｍより更に狭い幅にすることが可能である。
【００４１】
よって、配線パターン５５は従来の１５〜２５μｍの約半分の約５〜１０μｍの幅ｗ２となっている。
【００４２】
配線パターン５５の幅ｗ２が約５〜１０μｍと狭いため、電極パッド５４の並びのピッチｐ２は従来のピッチｐ１より狭くなっている。よって、現在のＬＳＩチップは勿論、電極が現在よりも狭ピッチである将来のＬＳＩチップも搭載して実装することが可能であるＬＳＩチップ搭載部５３を実現可能である。また、従来に比べて配線を高密度とすることが可能である。
【００４３】
なお、上記の配線基板５０は、図５に示すように、リジッド基板５１とフレキシブル基板５２とを別々に製造して、フレキシブル基板５２をリジッド基板５１の上面に接着して製造される構成であるため、従来のビルドアップ法によって製造した配線基板に比べて、高密度配線が可能である他に、以下の特長を有する。
【００４４】
・製造の歩留りが良い。層を一層づつ積み重ねる必要がないからである。
【００４５】
・製造途中での設計変更が容易である。フレキシブル基板５２のみを設計変更すれば足り、リジッド基板５１はそのままで済むからである。
【００４６】
・ターンアラウンドタイム（製造に要する時間）が短くなる。リジッド基板５１とフレキシブル基板５２とを独立して別々に製造するからである。
【００４７】
図３（Ａ）及び図４に示すように、配線基板５０には、共にＬＳＩチップ等の半導体チップである一つのＣＰＵ８０と二つのメモリ８１、８２とが、下面のバンプ８３を対応する電極パッド５４と接続され、且つ、接着剤８４によって配線基板５０と接着されて実装してある。これによって、マルチチップモジュール９０が構成してある。
【００４８】
このマルチチップモジュール９０は、バンプ５６を利用してマザーボード１００に搭載されて実装されている。
【００４９】
次に、上記の配線基板５０の変形例及びその使用態様について説明する。各図中、図３（Ａ）に示す構成部分と対応する部分には添字Ａ等を付した同じ符号を付す。
【００５０】
図６は第１の変形例である。配線基板５０Ａは、リジッド基板５１Ａの上面にフレキシブル基板５２Ａがリジッド基板５１Ａと電気的に接続されて接着してある構成である。この配線基板５０Ａは、リジッド基板５１Ａの配線層にフレキシブル基板５２Ａの配線層の数が付加されている構成であり、配線層の数を増やす場合に有効である。この配線基板５０Ａは、マザーボード１００Ａ上に搭載されて実装されて使用される。
【００５１】
図７は第２の変形例である。配線基板５０Ｂは、リジッド基板５１Ｂの上面のうち特定の領域にフレキシブル基板５２Ｂがリジッド基板５１Ｂと電気的に接続されて接着してある構成である。この配線基板５０Ｂは、特定の領域について、リジッド基板５１Ｂの配線層にフレキシブル基板５２Ｂの配線層の数が付加されている構成であり、部分的に配線層の数を増やす場合に、無駄が無く合理的であり、有効である。この配線基板５０Ｂは、マザーボード１００Ｂ上に搭載されて実装されて使用される。
【００５２】
図８は第３の変形例である。チップモジュール９０Ｃは、配線基板５０ＣにＬＳＩチップ８５が実装してある構成である。配線基板５０Ｃは、リジッド基板５１Ｃの上面のうちＬＳＩチップ８５を搭載する部分に限定してフレキシブル基板５２Ｃがリジッド基板５１Ｃと電気的に接続されて接着してある構成である。この配線基板５０Ｃは、マザーボード１００Ｃ上に搭載されて実装されて使用される。この構造の配線基板５０Ｃは、少ない数のＬＳＩチップ、例えば一つのＬＳＩチップを実装する場合に、無駄が無く合理的であり、有効である。
【００５３】
図９は第４の変形例である。配線基板５０Ｄは、マザーボードとしてのリジッド基板５１Ｄの上面のうち特定した一部の領域にフレキシブル基板５２Ｄがリジッド基板５１Ｄと電気的に接続されて接着してある構成である。この配線基板５０Ｄは、特定した一部の領域について、リジッド基板５１Ｄの配線層にフレキシブル基板５２Ｄの配線層の数が付加されている構成であり、部分的に配線層の数を増やす場合に有効である。
【００５４】
図１０は第５の変形例である。チップモジュール９０Ｅは、マザーボードとしての配線基板５０ＥにＬＳＩチップ８５が実装してある構成である。配線基板５０Ｅは、リジッド基板５１Ｅの上面のうちＬＳＩチップ８５を搭載する部分にフレキシブル基板５２Ｅがリジッド基板５１Ｅと電気的に接続されて接着してある構成である。
【００５５】
フレキシブル基板５２Ｅは、配線基板５０Ｃ上の電極のピッチをＬＳＩチップ８５の電極のピッチにまで狭くする、インターポーザとしての機能を有するものである。よって、配線基板５０Ｅ上にＬＳＩチップ８５を搭載することが可能となっている。
【００５６】
なお、フレキシブル基板５２Ｅのリジッド基板５１Ｅへの搭載は、例えば、以下の工程を経てなされる。
【００５７】
・パッド部分にペーストを印刷する。
【００５８】
・フレキシブル基板５２Ｅをリジッド基板５１Ｅに対して位置合わせして仮接合する。
【００５９】
・仮接合したリジッド基板５１Ｅを窒素ガス炉等でリフロー半田付けをする。
【００６０】
・洗浄する。
【００６１】
・フレキシブル基板５２Ｅとリジッド基板５１Ｅとの間の隙間にエポキシ樹脂を充填する。
【００６２】
・最後に、充填したエポキシ樹脂を熱硬化させる。
【００６３】
図１０中、８６は熱硬化したエポキシ樹脂である。
【００６４】
なお、フレキシブル基板５２Ｅを使用しないで配線基板５０Ｃ上にＬＳＩチップ８５を実装しようとする場合には、配線基板５０Ｃ上の所定の部分にビルドアップ法によって配線層を数層形成する必要がある。このためには大規模な設備が必要となり、歩留りも悪くなる。しかし、フレキシブル基板５２Ｅを使用すれば、このような問題は解決される。
【００６５】
図１１（Ａ），（Ｂ）は第６の変形例である。マザーボード組立体１１０は、図１０に示すチップモジュール９０Ｅのマザーボードとしての配線基板５０Ｅの上面に図３（Ａ）に示すマルチチップモジュール９０が搭載して実装された構造である。
【００６６】
次に他の実施例について説明する。
【００６７】
〔第２実施例〕
図１２は本発明の第２実施例になる配線基板５０Ｆを示す。この配線基板５０Ｆは、リジッド基板５１Ｆがベースとなる共通の基板であり、このリジッド基板５１Ｆの上面にフレキシブル基板５２Ｆ−１が、下面にフレキシブル基板５２Ｆ−２が、リジッド基板５１Ｆと電気的に接続されて接着してある構成である。
【００６８】
この配線基板５０Ｆは、その両面がＬＳＩチップを搭載するのに利用される。
〔第３実施例〕
図１３は本発明の第３実施例になる配線基板５０Ｇを示す。この配線基板５０Ｇは、フレキシブル基板５２Ｇがベースとなる共通の基板であり、このフレキシブル基板５２Ｇの両側にリジッド基板５１Ｇ−１，５１Ｇ−２がフレキシブル基板５２Ｇを挟んで設けてある構成である。
【００６９】
この構成によれば、上下面側にリジッド基板５１Ｇ−１，５１Ｇ−２を有する構造の配線基板５０Ｇを安定に製造することが出来る。
【００７０】
〔第４実施例〕
図１４は本発明の第４実施例になる配線基板５０Ｈを示す。この配線基板５０Ｈは、リジッド基板５１Ｈがベースとなる共通の基板であり、このリジッド基板５１Ｈの上面にフレキシブル基板５２Ｈ−１とフレキシブル基板５２Ｈ−２とが並んで配されてリジッド基板５１Ｈと電気的に接続されて接着してあり、リジッド基板５１Ｈの下面にフレキシブル基板５２Ｈ−３とフレキシブル基板５２Ｈ−４とが並んで配されてリジッド基板５１Ｈと電気的に接続されて接着してある構成である。フレキシブル基板５２Ｈ−１〜５２Ｈ−４は互いに異なるフレキシブル基板である。
【００７１】
この構成によれば、例えばフレキシブル基板５２Ｈ−１〜５２Ｈ−４のうちの幾つかを別のものと変更することによって、配線基板５０Ｈは種類の異なる複数の配線基板に変更することが簡単に出来る。
【００７２】
〔第５実施例〕
図１５は本発明の第５実施例になる配線基板５０Ｉを示す。この配線基板５０Ｉは、フレキシブル基板５１Ｉがベースとなる共通の基板であり、このフレキシブル基板５１Ｉの上面にリジッド基板５２Ｉ−１とリジッド基板５２Ｉ−２とがフレキシブル基板５１Ｉと電気的に接続されて接着してあり、フレキシブル基板５１Ｉの下面にリジッド基板５２Ｉ−３とリジッド基板５２Ｉ−４とがフレキシブル基板５１Ｉと電気的に接続されて接着してある構成である。リジッド基板５２Ｉ−１〜５２Ｉ−４は互いに異なるリジッド基板である。
【００７３】
例えばリジッド基板５２Ｉ−１〜５２Ｉ−４のうちの幾つかを別のものと変更することによって、配線基板５０Ｉは種類の異なる複数の配線基板に変更することが簡単に出来る。
【００７４】
この配線基板５０Ｉは、中央のフレキシブル基板５１Ｉが露出している部分１２０を利用して曲げることが可能であり、例えば、携帯型のパーソナルコンピュータの液晶パネルとキーボードとの間をまたいで配線するのに使用できる。
【００７５】
〔第６実施例〕
図１６（Ａ）、（Ｂ）は本発明の第６実施例になるＬＳＩチップ搭載実装用配線基板５０Ｊ及びチップモジュール１２０を示す。
【００７６】
ＬＳＩチップ搭載実装用配線基板５０Ｊは、図１７に拡大して示すように、図１８（Ｂ）に示すリジット基板１３０と、このリジット基板１３０の上面に積層固定された図１８（Ａ）に示す薄膜多層箔１６０よりなる複合構造である。後述するように、薄膜多層箔１６０は、リジット基板１３０とは独立に製造され、リジット基板１３０の上面に積層固定される。
【００７７】
チップモジュール１２０は、ＬＳＩチップ搭載実装用配線基板５０Ｊの上面に、ＬＳＩチップであるＣＰＵチップ８０が、下面のバンプ８３を対応する電極パッド１６８ＶＵ，１６９ＧＵ，１７０ＳＵと接続され、且つ、接着剤８４によって配線基板５０Ｊと接着されて実装してある構造である。このチップモジュール１２０は、バンプ５６を利用してマザーボード１００に搭載されて実装されている。
【００７８】
先ず、ＬＳＩチップ搭載実装用配線基板５０Ｊについて説明する。
【００７９】
配線基板５０Ｊは、図２１に示すように、リジッド基板１３０と薄膜多層箔１６０とを別々に製造して、薄膜多層箔１６０をリジッド基板１３０の上面に接合して製造される。
【００８０】
薄膜多層箔１６０は、図１８（Ａ）、図１６（Ａ）及び図２０（Ｆ）に示すように、ＣＰＵチップ８０に対応した大きさを有し、下面１６０ｂ側から順に、ポリイミド製の絶縁層１６３、Ｃｕ製の電源層１６４Ｖ、ポリイミド製の絶縁層１６５、Ｃｕ製のグランド層１６６Ｇ、及びポリイミド製の絶縁層１６６を有し、且つ、電源層１６４Ｖと接続してある電源ビア１６８Ｖ、グランド層１６６Ｇと接続してあるグランドビア１６９Ｇ、電源層１６４にもグランド層１６６にも接続していない信号ビア１７０Ｓとを有する。電源ビア１６８Ｖの上端には上側電源電極パッド１６８ＶＵ、下端には下側電源電極パッド１６８ＶＬが形成してあり、グランドビア１６９Ｇの上端には上側グランド電極パッド１６９ＧＵ、下端には下側グランド電極パッド１６９ＧＬが形成してあり、信号ビア１７０Ｓの上端には上側信号電極パッド１７０ＳＵ、下端には下側信号電極パッド１７０ＳＬが形成してある。薄膜多層箔１６０は、各層を支持するベース部材を有しない構造である。
【００８１】
チップモジュール１２０の動作時に、ノイズは、マザーボード１００内、リジッド基板１３０内、及び薄膜多層箔１６０内で発生する。これらのノイズのうち、ＣＰＵチップ８０の動作に影響を与えるノイズは、ＣＰＵチップ８０の端子が直接に接続されている薄膜多層箔１６０内で発生するノイズが主である。
【００８２】
また、薄膜多層箔１６０の絶縁層１６５の厚さｔは、１０μｍ以下である。この絶縁層１６５を間に挟んだ電源層１６４Ｖとグランド層１６６Ｇとの間のインダクタンス（ＶＧインダクタンス）は、数ｐＨであり、通常のビルトアップ基板におけるＶＧインダクタンスである数１００ｐＨに比べて二桁低い。よって、薄膜多層箔１６０のＶＧインピーダンスは、通常のビルトアップ基板におけるＶＧインピーダンスに比べて、二桁も低い。
【００８３】
図１６（Ｂ）に示すように、薄膜多層箔１６０の上面１６０ａには、ＬＳＩチップ搭載部１６１が形成してある。ＬＳＩチップ搭載部１６１は、複数の電極パッド１６８ＶＵ，１６９ＧＵ，１７０ＳＵが、ＣＰＵチップ８０の下面のバンプ８３と対応する配置で並んでいる。また、薄膜多層箔１６０の下面１６０ｂには、複数の電極パッド１６８ＶＬ，１６９ＧＬ，１７０ＳＬが、上記のＬＳＩチップ搭載部１６１の複数の電極パッド１６８ＶＵ，１６９ＧＵ，１７０ＳＵと同じ配置で並んでいる。
【００８４】
次に、図１９及び図２０を参照して、上記薄膜多層箔１６０の製造方法について説明する。
【００８５】
薄膜多層箔１６０は、図１９（Ａ）及び図２０（Ａ）に示すように、下地剥離膜形成工程１９０→導体層形成工程１９１→絶縁層形成工程１９２→多層化工程１９３→薄膜多層箔剥離工程１９４→薄膜多層箔切断工程１９５を経て製造される。
【００８６】
下地剥離膜形成工程１９０：
図１９（Ｂ）に示すように、ガラス板２００の上面に、クロム（Ｃｒ）をスパッタリングして、下地剥離膜２０１を形成する。
【００８７】
導体層形成工程１９１：
図１９（Ｃ）に示すように、Ｃｕをスパッタリングして、下地剥離膜２０１の上面に、導体層２０２を形成する。
【００８８】
次いで、図１９（Ｄ）に示すように、レジストを塗布し、露光・現像処理を行なって、エッチングレジスト２０３を形成する。
【００８９】
次いで、図１９（Ｅ）に示すように、導体層２０２をエッチングし、この後に、エッチングレジスト２０３を剥離して、電極パッド１６８ＶＬ，１６９ＧＬ，１７０ＳＬを形成する。
【００９０】
絶縁層形成工程１９２：
図１９（Ｆ）に示すように、感光性ポリイミドをスピンコートして、電極パッド１６８ＶＬ，１６９ＧＬ，１７０ＳＬを覆う感光性ポリイミド絶縁層２０３を形成する。
【００９１】
次いで、図１９（Ｇ）に示すように、感光性ポリイミド絶縁層２０３に対して露光・現像・キュア処理を行なって、ポリイミド絶縁層２０４を形成する。
【００９２】
多層化形成工程１９３：
図１９（Ｈ）に示すように、導体層２０２の形成及びポリイミド絶縁層２０４の形成を繰り返して、順に、ポリイミド製の絶縁層１６３、Ｃｕ製の電源層１６４Ｖ、ポリイミド製の絶縁層１６５、Ｃｕ製のグランド層１６６Ｇ、及びポリイミド製の絶縁層１６６を重ねるように形成して、大きいサイズの薄膜多層箔１６０Ａを形成する。
【００９３】
絶縁層１６５はスピンコートで形成され、１０μｍ以下の厚さで形成される。
【００９４】
また、図２０（Ａ）に示すように、薄膜多層箔１６０Ａは下地剥離膜２０１より少し小さいサイズで形成され、下地剥離膜２０１のうち周囲の部分は露出している。２０１ａは下地剥離膜２０１のうち薄膜多層箔１６０Ａより周囲にはみ出て露出している部分である。
【００９５】
薄膜多層箔剥離工程１９４：
図２０（Ｂ）、（Ｃ）に示すように、下地剥離膜２０１の露出している部分２０１ａをエッチングし、更にはオーバエッチして、薄膜多層箔１６０Ａの周囲の部分に、浮き部２０５を形成する。
【００９６】
次いで、図２０（Ｄ）に示すように、浮き部２０５を利用して薄膜多層箔１６０Ａの端をつかんで、引き上げて、薄膜多層箔１６０Ａをその周囲の個所からガラス板２００より引き剥がす。
【００９７】
薄膜多層箔切断工程１９５：
図２０（Ｅ）に示すように、引き剥がした薄膜多層箔１６０Ａを、カッタを使用して、線２０６で示すように、ＣＰＵチップ８０に対応したサイズに切断する。これによって、図２０（Ｆ）及び図１８（Ａ）に示す薄膜多層箔１６０が複数製造される。
【００９８】
次に、図２１を参照して、リジッド基板１３０の製造方法について説明する。
【００９９】
リジッド基板１３０は、図２１（Ａ）〜（Ｆ）に示すようにして製造される。同図（Ａ）は、回路パターンが形成された内層材と半硬化状態にした接着シート（プリプレグ）とを交互に積み重ねて、加熱、加圧してなるリジッドな元の多層基板１３１である。この多層基板１３１に、同図（Ｂ）に示すように、穴あけし、次いで、同図（Ｃ）に示すようにＣｕメッキをしてＣｕメッキ膜１３２を形成してスルーホール１３３を形成し、次いで、同図（Ｄ）に示すようにパターニングしてパターン１３４を形成し、次いで、同図（Ｅ）に示すようにスルーホール１３３に導体の充填剤を埋めて穴埋めてビア１３５を形成する。最後に、同図（Ｆ）に示すように、上下面にソルダレジルトを塗布してソルダレジルト膜１３９を形成する。以上によって、図２１（Ｆ）及び図１８（Ｂ）に示すリジッド基板１３０が製造される。
【０１００】
このように製造されたリジッド基板１３０は、内部に、電源層１４０Ｖ、絶縁層１４１、及びグランド層１４２Ｇが積層されている構造である。上記の製造方法からして、絶縁層１４１ｋの厚さｔ１は２０μｍ以上である。
【０１０１】
ＬＳＩチップ搭載実装用配線基板５０Ｊは、図２１（Ｆ）、（Ｇ）、（Ｈ）に示すように、薄膜多層箔１６０をリジッド基板１３０の上面に接合することによって製造される。ＬＳＩチップ搭載実装用配線基板５０Ｊは、上面に電極パッド１６８ＶＵ，１６９ＧＵ，１７０ＳＵを有する。
【０１０２】
薄膜多層箔１６０のリジッド基板１３０の上面への接合は、図２２に示すように、半田ペースト印刷工程２２０→仮接合工程２２１→リフロー半田付け工程２２２→洗浄工程２２３→エポキシ樹脂充填工程２３４→熱硬化工程２３５を経て製造される。
【０１０３】
半田ペースト工程２２０：
この工程では、リジッド基板１３０の上面の各電極パッド１５０に半田ペーストを印刷する。
【０１０４】
仮接合工程２２１：
この工程では、薄膜多層箔１６０を、その下面１６０ｂの複数の電極パッド１６８ＶＬ，１６９ＧＬ，１７０ＳＬがリジッド基板１３０の上面の各電極パッド１５０に対向するように位置合わせをして、リジッド基板１３０の上面に載せて、仮接合する。
【０１０５】
リフロー半田付け工程２２２：
この工程では、窒素ガス炉又はＶＰＳ（vapor phase soldering）を使用して、リフロー半田付けする。これによって、半田２４０が、図１７に示すように付き、対向している電極パッド１６８ＶＬ，１６９ＧＬ，１７０ＳＬと電極パッド１５０とが接合される。
【０１０６】
洗浄工程２２３：
この工程では、洗浄を行なって、半田付けされた部分に付着している半田ペーストを洗い流す。
【０１０７】
エポキシ樹脂充填工程２３４：
この工程では、リジッド基板１３０の上面と薄膜多層箔１６０の下面との間の隙間２４１に、封止のために、エポキシ樹脂を充填する。
【０１０８】
熱硬化工程２３５：
この工程では、エポキシ樹脂が硬化する温度以上にまで加熱し、充填されているエポキシ樹脂を熱硬化させる。符号２４２は熱硬化されたエポキシ樹脂である。
【０１０９】
ここで、上記のＬＳＩチップ搭載実装用配線基板５０Ｊ及びチップモジュール１２０の特長について説明する。
【０１１０】
・チップモジュール１２０は、ＣＰＵチップ８０の電源消費量を抑えつつ、ＣＰＵチップ８０の動作周波数を例えば１ＧＨｚに上げて高速化を図った場合においても、ノイズ電圧を低く抑えることが可能である。絶縁層１６５の厚さｔが１０μｍ以下と薄く、電源層１６４Ｖとグランド層１６６Ｇとの間のＶＧインピーダンスが数ｐＨの低いレベルとなっているからである。
【０１１１】
・ＬＳＩチップ搭載実装用配線基板５０Ｊは製造の歩留りが良い。層を一層づつ積み重ねる必要がないからである。
【０１１２】
・ＬＳＩチップ搭載実装用配線基板５０Ｊは製造途中での設計変更が容易である。薄膜多層箔１６０のみを設計変更すれば足り、リジッド基板１３０はそのままで済むからである。
【０１１３】
・ターンアラウンドタイム（製造に要する時間）が短くなる。リジッド基板１３０と薄膜多層箔１６０とを独立して別々に製造するからである。
【０１１４】
次に、ＬＳＩチップ搭載実装用配線基板５０Ｊの変形例について説明する。
【０１１５】
上記絶縁層１６５は、ＳｉＯ２製でもよく、ＳｉＯ２とポリイミドとの混合でもよく、Ｔａ２Ｏ５又はＢＳＴ（チタン酸バリウム・ストロンチューム）でものよい。
【０１１６】
上記の半田２４０に代えて、Ａｇペーストを使用することも可能である。半田２４０による接合に代えて、Ｃｕ−Ｓｎ等の金属の拡散を利用してもよい。
【０１１７】
また、薄膜多層箔１６０のリジッド基板１３０の上面への接合を、導通金属が混入したエポキシ樹脂で行なってもよい。
【０１１８】
図２３（Ａ）は、ＬＳＩチップ搭載実装用配線基板５０Ｊの第１の変形例を示す。ＬＳＩチップ搭載実装用配線基板５０Ｊ-１は、リジッド基板１３０-１の上面に、2枚の薄膜多層箔１６０-１ａ及び薄膜多層箔１６０-１ｂを並べて接合されている構成である。
【０１１９】
図２３（Ｂ）は、ＬＳＩチップ搭載実装用配線基板５０Ｊの第２の変形例を示す。ＬＳＩチップ搭載実装用配線基板５０Ｊ-２は、リジッド基板１３０-２の上面に、2枚の薄膜多層箔１６０-２ａ及び薄膜多層箔１６０-２ｂを重ねて接合されている構成である。
【０１２０】
図２３（Ｃ）は、ＬＳＩチップ搭載実装用配線基板５０Ｊの第１の変形例を示す。ＬＳＩチップ搭載実装用配線基板５０Ｊ-３は、リジッド基板１３０-３の上面に薄膜多層箔１６０-１ａが接合され、及びリジッド基板１３０-３の下面に薄膜多層箔１６０-３ｂが接合されている構成である。
【０１２１】
付記
本発明は以下の内容の発明を含む。
【０１２２】
・請求項２記載の配線基板において、上記リジット基板の上面側のフレキシブル基板は複数枚が並んで配されており、上記リジット基板の下面側のフレキシブル基板は複数枚が並んで配されている構成とした配線基板。
【０１２３】
この配線基板は、例えばフレキシブル基板のうちの幾つかを別のものと変更することによって、配線基板を種類の異なる複数の配線基板に変更することが簡単に出来るという効果を有する。
【０１２４】
・請求項５記載の配線基板において、上記上面側のリジット基板は、複数枚が並んで配されており、且つ、下面側のリジット基板は、複数枚が並んで配されている構成とした配線基板。
【０１２５】
この配線基板は、フレキシブル基板が露出している部分を利用して曲げることが可能であり、例えば、携帯型のパーソナルコンピュータの液晶パネルとキーボードとの間をまたいで配線するのに使用可能である。
【０１２６】
【発明の効果】
以上説明したように、請求項１の発明は、プリント基板に搭載される配線基板において、リジット基板と、該リジット基板の上面に積層固定された薄膜多層箔とよりなる複合構造であり、上記リジット基板は、下面に上記プリント基板に搭載するためのプリント基板搭載部を有し、上面に上記薄膜多層箔を搭載するための薄膜多層箔搭載部を有する構成であり、上記薄膜多層箔は、基板の上面に膜を積層して形成し、最後に形成された膜を基板の上面から剥離させて製造されたものであり、膜よりなる電源層、膜よりなる絶縁層、膜よりなるグランド層が積層されている構成であり、半導体チップに対応した大きさを有し、上面に半導体チップ搭載部を有し、下面に上記リジット基板に搭載するためのリジット基板搭載部を有する構成であるため、薄膜多層箔が、基板の上面に膜を積層して形成し、最後に形成された膜を基板の上面から剥離させて製造されたものであり、夫々膜よりなる電源層、絶縁層、及びグランド層が積層された構成は、半導体チップが搭載された個所における電源層とグランド層との間のインピーダンスを低くするように作用し、よって、搭載する半導体チップが搭載された個所における電源層とグランド層との間のインピーダンスが低く抑えられることによって、発生するノイズ電圧が低く抑えられる。よって、搭載する半導体チップの動作周波数を例えば１ＧＨｚに上げて高速化を図り、且つ、半導体チップの電源消費量が増加しないように、半導体チップの動作電源電圧を、一般的な５Ｖから例えば１．５Ｖへと下げた状況においても、搭載した半導体チップが安定に動作するように出来る。また、薄膜多層箔の大きさが半導体チップに対応した大きさである構成としたため、配線基板のコストを安価にすることが出来る。
【０１３２】
請求項２の発明は、配線基板とこれに搭載してある半導体チップとよりなり、プリント基板に搭載されるチップモジュールにおいて、上記配線基板は、リジット基板と、該リジット基板の上面に積層固定された薄膜多層箔とよりなる複合構造であり、上記リジット基板は、下面に上記プリント基板に搭載するためのプリント基板搭載部を有し、上面に上記薄膜多層箔を搭載するための薄膜多層箔搭載部を有する構成であり、上記薄膜多層箔は、基板の上面に膜を積層して形成し、最後に形成された膜を基板の上面から剥離させて製造されたものであり、膜よりなる電源層、膜よりなる絶縁層、膜よりなるグランド層が積層されている構成であり、上記半導体チップに対応した大きさを有し、上面に半導体チップ搭載部を有し、下面に上記リジット基板に搭載するためのリジット基板搭載部を有する構成であり、上記半導体チップが上記半導体チップ搭載部に搭載してある構成としたものであるため、薄膜多層箔が、基板の上面に膜を積層して形成し、最後に形成された膜を基板の上面から剥離させて製造されたものであり、夫々膜よりなる電源層、絶縁層、及びグランド層が積層された構成は、半導体チップが搭載された個所における電源層とグランド層との間のインピーダンスを低くするように作用する。半導体チップが搭載された個所における電源層とグランド層との間のインピーダンスが低く抑えられることによって、発生するノイズ電圧が低く抑えられる。よって、搭載した半導体チップの動作周波数を例えば１ＧＨｚに上げて高速化を図り、且つ、半導体チップの電源消費量が増加しないように、半導体チップの動作電源電圧を、一般的な５Ｖから例えば１．５Ｖへと下げた状況においても、半導体チップが安定に動作するように出来る。また、薄膜多層箔の大きさが半導体チップに対応した大きさである構成としたため、配線基板のコストを安価にすることが出来、チップモジュールのコストを安価にすることが出来る。
【図面の簡単な説明】
【図１】従来の配線基板を示す図である。
【図２】図１の配線基板の製造方法を説明する図である。
【図３】本発明の第１実施例の配線基板及びマルチチップモジュールを示す図である。
【図４】図３の配線基板及びマルチチップモジュールの平面図である。
【図５】図３の配線基板の製造方法を示す図である。
【図６】第１の変形例を示す図である。
【図７】第２の変形例を示す図である。
【図８】第３の変形例を示す図である。
【図９】第４の変形例を示す図である。
【図１０】第５の変形例を示す図である。
【図１１】第６の変形例を示す図である。
【図１２】本発明の第２実施例の配線基板を示す図である。
【図１３】本発明の第３実施例の配線基板を示す図である。
【図１４】本発明の第４実施例の配線基板を示す図である。
【図１５】本発明の第５実施例の配線基板を示す図である。
【図１６】本発明の第６実施例の配線基板及びチップモジュールを示す図である。
【図１７】図１６中のＬＳＩチップ搭載実装用配線基板を示す図である。
【図１８】薄膜多層箔とリジッド基板とを対応させて示す図である。
【図１９】図１８（Ａ）の薄膜多層箔の製造方法を示す図である。
【図２０】図１９（Ｇ）に続く、薄膜多層箔の製造方法を示す図である。
【図２１】図１７のＬＳＩチップ搭載実装用配線基板の製造方法を示す図である。
【図２２】図２１中、薄膜多層箔をリジッド基板上へ接合する工程を示す図である。
【図２３】図１６のＬＳＩチップ搭載実装用配線基板の変形例を概略的に示す図である。
【符号の説明】
５０，５０Ａ〜５０Ｊ  配線基板
５１  リジッド基板
５２  フレキシブル基板
５３  ＬＳＩチップ搭載部
５４  電極パッド
５５  配線パターン
５７，７９  ビア
６４  導体スタッド
６６  接着剤層
８０  ＣＰＵ
８１、８２  メモリ
８５  ＬＳＩチップ
９０  マルチチップモジュール
９０Ｃ，９０Ｅ  チップモジュール
１００  マザーボード
１３０  リジッド基板  １６０  薄膜多層箔
１６４Ｖ  電源層
１６３  絶縁層
１６６Ｇ  グランド層
【図１】
0003860380.tif 000002
【図２】
0003860380.tif 000003
【図３】
0003860380.tif 000004
【図４】
0003860380.tif 000005
【図５】
0003860380.tif 000006
【図６】
0003860380.tif 000007
【図７】
0003860380.tif 000008
【図８】
0003860380.tif 000009
【図９】
0003860380.tif 000010
【図１０】
0003860380.tif 000011
【図１１】
0003860380.tif 000012
【図１２】
0003860380.tif 000013
【図１３】
0003860380.tif 000014
【図１４】
0003860380.tif 000015
【図１５】
0003860380.tif 000016
【図１６】
0003860380.tif 000017
【図１７】
0003860380.tif 000018
【図１８】
0003860380.tif 000019
【図１９】
0003860380.tif 000020
【図２０】
0003860380.tif 000021
【図２１】
0003860380.tif 000022
【図２２】
0003860380.tif 000023
【図２３】
0003860380.tif 000024