(57)【特許請求の範囲】
【請求項１】
入力端から入力信号を受けて、該入力信号に基づいて出力端に接続される信号ラインを駆動する半導体メモリ装置の信号ラインドライバーであって、
電源供給電圧として第１電源供給電圧を使用し、前記入力信号を反転させる第１反転部と、
電源供給電圧として前記第１電源供給電圧を使用し、前記第１反転部の出力信号を反転させる第２反転部と、
電源供給電圧として前記第１電源供給電圧を使用し、前記第２反転部の出力信号を反転させる第３反転部と、
前記第１電源供給電圧より高い第２電源供給電圧ノードと前記出力端との間に接続され、前記第２反転部の出力信号に応答して前記出力端をプルアップする少なくとも１つの第１プルアップ部と、
前記第１電源供給電圧ノードと前記出力端との間に接続され、前記第３反転部の出力信号に応答して前記出力端をプルアップする少なくとも１つの第２プルアップ部と、
前記出力端と接地電圧ノードとの間に接続され、前記第１反転部の出力信号に応答して前記出力端をプルダウンする少なくとも１つのプルダウン部と、
を具備し、
前記第１プルアップ部は、ドレインが前記第２電源供給電圧ノードに接続され、ゲートに前記第２反転部の出力信号が印加され、ソースが前記出力端に接続されたＮＭＯＳトランジスタを含み、前記第２プルアップ部は、ソースが前記第１電源供給電圧ノードに接続され、ゲートに前記第３反転部の出力信号が印加され、ドレインが前記出力端に接続されたＰＭＯＳトランジスタを含み、前記プルダウン部は、ドレインが前記出力端に接続され、ゲートに前記第１反転部の出力信号が印加され、ソースが前記設置電圧ノードに接続されたＮＭＯＳトランジスタを含むことを特徴とする半導体メモリ装置の信号ラインドライバー。
【請求項２】
前記信号ラインは、前記半導体メモリ装置のメモリセルアレイのデータを伝達するための入出力ラインであることを特徴とする請求項１に記載の半導体メモリ装置の信号ラインドライバー。
【請求項３】
前記第２電源供給電圧は、前記半導体メモリ装置の外部から供給される外部電源供給電圧であり、前記第１電源供給電圧は、前記外部電源供給電圧を前記半導体メモリ装置の内部で電圧降下させた内部電源供給電圧であることを特徴とする請求項１に記載の半導体メモリ装置の信号ラインドライバー。
【請求項４】
入力端から入力信号を受けて、該入力信号に基づいて出力端に接続される信号ラインを駆動する半導体メモリ装置の信号ラインドライバーであって、
電源供給電圧として第１電源供給電圧を使用し、前記入力信号を反転させる第１反転部と、
電源供給手段として前記第１電源供給電圧を使用し、前記第１反転部の出力信号を反転させる第２反転部と、
電源供給電圧として前記第１電源供給電圧を使用し、前記第２反転部の出力信号を反転させる第３反転部と、
電源供給電圧として前記第１電源供給電圧よりレベルが高い第２電源供給電圧を使用し、前記第３反転部の出力信号を反転させる第４反転部と、
前記第２電源供給電圧ノードと前記出力端との間に接続され、前記第２反転部の出力信号に応答して前記出力端をプルアップする少なくとも１つの第１プルアップ部と、
前記第１電源供給電圧ノードと前記出力端の間に接続され、前記第４反転部の出力信号に応答して前記出力端をプルアップする少なくとも１つの第２プルアップ部と、
前記出力端と接地電圧ノードとの間に接続され、前記第１反転部の出力信号に応答して前記出力端をプルダウンする少なくとも１つのプルダウン部と、
を具備し、
前記第１プルアップ部は、ドレインが前記第２電源供給電圧ノードに接続され、ゲートに前記第２反転部の出力信号が印加され、ソースが前記出力端に接続されたＮＭＯＳトランジスタを含み、前記第２プルアップ部は、ドレインが前記第１電源供給電圧ノードに接続され、ゲートに前記第４反転部の出力信号が印加され、ソースが前記出力端に接続されたＮＭＯＳトランジスタを含み、前記プルダウン部は、ドレインが前記出力端に接続され、ゲートに前記第１反転部の出力信号が印加され、ソースが前記接地電圧ノードに接続されるＮＭＯＳトランジスタを含むことを特徴とする半導体メモリ装置の信号ラインドライバー。
【請求項５】
前記信号ラインは、前記半導体メモリ装置のメモリセルアレイのデータを伝達する入出力ラインであることを特徴とする請求項４に記載の半導体メモリ装置の信号ラインドライバー。
【請求項６】
前記第２電源供給電圧は、前記半導体メモリ装置の外部から供給される外部電源供給電圧であり、前記第１電源供給電圧は、前記外部電源供給電圧を前記半導体メモリ装置の内部で電圧降下させた内部電源供給電圧であることを特徴とする請求項４に記載の半導体メモリ装置の信号ラインドライバー。
【請求項７】
外部から入力信号を受けてバッファリングする入力バッファと、
前記入力バッファの出力信号を受けてデータ入出力ラインを駆動するデータ入出力ライン書込ドライバーと、
前記データ入出力ラインを通じて伝達された信号を受けて入出力ラインを駆動する入出力ライン書込ドライバーと、
前記入出力ラインを通じて伝達されたデータを保持するメモリセルアレイと、
前記メモリセルアレイから伝達されたデータを受けて前記データ入出力ラインを駆動するデータ入出力ライン読出ドライバーと、
前記データ入出力ラインを通じて伝達された信号を受けてバッファリングして外部に出力する出力バッファと、
を含み、前記データ入出力ライン書込ドライバー、前記入出力ライン書込ドライバー、及び前記データ入出力ライン読出ドライバーの中の少なくとも１つが、
電源供給電圧として第１電源供給電圧を使用し、前記ドライバーの入力端を通じて入力される信号を反転させる第１反転部と、
電源供給電圧として前記第１電源供給電圧を使用し、前記第１反転部の出力信号を反転させる第２反転部と、
電源供給電圧として前記第１電源供給電圧を使用し、前記第２反転部の出力信号を反転させる第３反転部と、
前記第１電源供給電圧より高い第２電源供給電圧ノードと前記ドライバーの出力端との間に接続され、前記第２反転部の出力信号に応答して前記出力端をプルアップする少なくとも１つの第１プルアップ部と、
前記第１電源供給電圧ノードと前記出力端との間に接続され、前記第３反転部の出力信号に応答して前記出力端をプルアップする少なくとも１つの第２プルアップ部と、
前記出力端と接地電圧ノードとの間に接続され、前記第１反転部の出力信号に応答して前記出力端をプルダウンする少なくとも１つのプルダウン部と、
を具備し、
前記第１プルアップ部は、ドレインが前記第２電源供給電圧ノードに接続され、ゲートに前記第２反転部の出力信号が印加され、ソースが前記出力端に接続されたＮＭＯＳトランジスタを含み、前記第２プルアップ部は、ソースが前記第１電源供給電圧ノードに接続され、ゲートに前記第３反転部の出力信号が印加され、ドレインが前記出力端に接続されたＰＭＯＳトランジスタを含み、前記プルダウン部は、ドレインが前記出力端に接続され、ゲートに前記第１反転部の出力信号が印加され、ソースが前記接地電圧ノードに接続されたＮＭＯＳトランジスタを含むことを特徴とする半導体メモリ装置。
【請求項８】
前記第２電源供給電圧は、前記半導体メモリ装置の外部から供給される外部電源供給電圧であり、前記第１電源供給電圧は、前記外部電源供給電圧を前記半導体メモリ装置の内部で電圧降下させた内部電源供給電圧であることを特徴とする請求項７に記載の半導体メモリ装置。
【請求項９】
外部から入力信号を受けてバッファリングする入力バッファと、
前記入力バッファの出力信号を受けてデータ入出力ラインを駆動するデータ入出力ライン書込ドライバーと、
前記データ入出力ラインを通じて伝達された信号を受けて入出力ラインを駆動する入出力ライン書込ドライバーと、
前記入出力ラインを通じて伝達されたデータを保持するメモリセルアレイと、
前記メモリセルアレイから前記入出力ラインを通じて伝達されたデータを受けて前記データ入出力ラインを駆動するデータ入出力ライン読出ドライバーと、
前記データ入出力ラインを通じて伝達された信号を受けてバッファリングして外部に出力する出力バッファと、
を含み、前記データ入出力ライン書込ドライバー、前記入出力ライン書込ドライバー及び前記データ入出力ライン読出ドライバーの中の少なくとも１つが、
電源供給電圧として第１電源供給電圧を使用し、前記ドライバーの入力端を通じて入力される信号を反転させる第１反転部と、
電源供給電圧として前記第１電源供給電圧を使用し、前記第１反転部の出力信号を反転させる第２反転部と、
電源供給電圧として前記第１電源供給電圧を使用し、前記第２反転部の出力信号を反転させる第３反転部と、
電源供給電圧として前記第１電源供給電圧よりレベルが高い第２電源供給電圧を使用し、前記第３反転部の出力信号を反転させる第４反転部と、
前記第２電源供給電圧ノードと前記ドライバーの出力端との間に接続され、前記第２反転部の出力信号に応答して前記出力端をプルアップする少なくとも１つの第１プルアップ部と、
前記第１電源供給電圧ノードと前記出力端との間に接続され、前記第４反転部の出力信号に応答して前記出力端をプルアップする少なくとも１つの第２プルアップ部と、
前記出力端と接地電圧ノードとの間に接続され、前記第１反転部の出力信号に応答して前記出力端をプルダウンする少なくとも１つのプルダウン部と、
を具備し、前記第１プルアップ部は、ドレインが前記第２電源供給電圧ノードに接続され、ゲートに前記第２反転部の出力信号が印加され、ソースが前記出力端に接続されたＮＭＯＳトランジスタを含み、前記第２プルアップ部は、ドレインが前記第１電源供給電圧ノードに接続され、ゲートに前記第４反転部の出力信号が印加され、ソースが前記出力端に接続されたＮＭＯＳトランジスタを含み、前記プルダウン部は、ドレインが前記出力端に接続され、ゲートに前記第１反転部の出力信号が印加され、ソースが前記接地電圧ノードに接続されたＮＭＯＳトランジスタを含むことを特徴とする半導体メモリ装置。
【請求項１０】
前記第２電源供給電圧は、前記半導体メモリ装置の外部から供給される外部電源供給電圧であり、前記第１電源供給電圧は、前記外部電源供給電圧を前記半導体メモリ装置の内部で電圧降下させた内部電源供給電圧であることを特徴とする請求項９に記載の半導体メモリ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体メモリ装置に係り、特に信号ラインドライバー及びこれを具備する半導体メモリ装置に関する。
【０００２】
【従来の技術】
半導体メモリ装置の高速化及び高集積化が絶え間なく進み、また、近来はノートブック型PCのように電池により動作するシステムに対する需要が増加してきた。これに伴って半導体メモリ装置の低電力化が強く望まれている。
【０００３】
通常、半導体メモリ装置は、低電圧動作及び低電力消耗のためにチップの内部に内部電源供給電圧発生器を有する。内部電源供給電圧発生器は、チップの外部から印加される外部電源供給電圧を受けて、これより電圧レベルが低い内部電源供給電圧を発生させる。そして、内部電源供給電圧を半導体メモリ装置の主要回路で使用することによって電力消耗が低減される。
【０００４】
ところが、多数のデータ入出力ピンを有するマルチビットの半導体メモリ装置では、特に動作速度が速い場合に、内部電源供給電圧発生器が耐えられる電力消耗が大きく増加する。
【０００５】
具体的には、半導体メモリ装置では、書込パス、即ちデータ入力バッファ→データ入出力ライン書込ドライバー→データ入出力ライン→入出力ライン書込ドライバー→入出力ライン→カラム選択ライン→ビットラインに連結される部分と、読出しパス、即ちビットライン→カラム選択ライン→入出力ライン→データ入出力ライン読出ドライバー→データ入出力ライン→データ出力バッファに連結される部分とにおいて主に電力消耗が起こる。
【０００６】
特に、書込パスでは、長くて付加が大きいデータ入出力ラインを駆動するデータ入出力ライン書込ドライバーと、同様に長くて付加が大きい入出力ラインを駆動する入出力ライン書込ドライバーとにおいて、読出しパスでは、データ入出力ラインを駆動するデータ入出力ライン書込ドライバーにおいて、電力消耗が大きい。
【０００７】
従って、多数のデータ入出力ピンを有するマルチビットの半導体メモリ装置、即ち書込及び読出動作の際に同時に駆動すべきデータ入出力ライン及び入出力ラインの個数が多い半導体メモリ装置では、データ入出力ライン書込ドライバー、入出力ライン書込ドライバー、及び、データ入出力ライン読出ドライバーの個数も増加するために、電力消耗が大きくなる。特に、高速マルチビットシンクロナスDRAMでは、動作速度を向上させるために、上記ドライバーの電源供給電圧として内部電源供給電圧よりも高い外部電源供給電圧が使用されるため、高速動作が可能である一方で、電力消耗がさらに大きくなる。
【０００８】
【発明が解決しようとする課題】
本発明の目的は、例えば、半導体メモリ装置のデータ入出力ライン及び入出力ラインのように長くて負荷が大きい信号ラインを駆動するために、高速で動作する一方で電力消耗が小さい信号ラインドライバーを提供することにある。
【０００９】
本発明の他の目的は、例えば、上記の信号ラインドライバーを具備することによって、高速で動作する一方で電力消耗が小さい半導体メモリ装置を提供することにある。
【００１０】
【課題を解決するための手段】
上記の目的は、信号ラインドライバーに、少なくとも１つの第1プルアップ部と、少なくとも１つの第2プルアップ部と、少なくとも１つのプルダウン部とを具備することによって達成される。
【００１１】
前記第1プルアップ部は、第2電源供給電圧ノードと前記信号ラインドライバーの出力端との間に接続され、前記第2電源供給電圧レベルより低い第1電源供給電圧レベルと接地電圧レベルとの間でスイングする入力信号に応答して前記出力端を前記第1電源供給電圧レベルより所定の電圧だけ低いレベルにプルアップする。前記第2プルアップ部は、前記第1電源供給電圧ノードと前記出力端との間に接続され、前記入力信号の反転信号に応答して前記出力端を前記第1電源供給電圧レベルに上昇させる。前記プルダウン部は、前記出力端と接地電圧ノードとの間に接続され、前記入力信号の反転信号に応答して前記出力端を前記接地電圧レベルにプルダウンする。
【００１２】
前記第1プルアップ部は、ドレインが前記第2電源供給電圧ノードに接続され、ゲートに前記入力信号が印加され、ソースが前記出力端に接続されるNMOSトランジスタを含む。前記第2プルアップ部は、ソースが前記第1電源供給電圧ノードに接続され、ゲートに前記入力信号の反転信号が印加され、ドレインが前記出力端に接続されるPMOSトランジスタを含む。前記プルダウン部は、ドレインが前記出力端に接続され、ゲートに前記入力信号の反転信号が印加され、ソースが前記接地電圧ノードに接続されるNMOSトランジスタを含む。前記第2電源供給電圧は、前記半導体メモリ装置の外部から供給される外部電源供給電圧であり、前記第1電源供給電圧は、前記外部電源供給電圧を前記半導体メモリ装置の内部で電圧降下させた内部電源供給電圧である。
【００１３】
また、前記第2プルアップ部は、例えば、前記第1電源供給電圧レベルより高い電圧レベル及び接地電圧レベルとの間でスイングする他の入力信号に応答して前記出力端を前記第1電源供給電圧レベルに上昇させるように構成するこのもできる。この場合、前記第2プルアップ部は、ドレインが前記第1電源供給電圧ノードに接続され、ゲートに前記他の入力信号が印加され、ソースが前記出力端に接続されるNMOSトランジスタを含む。
【００１４】
上記の他の目的は、入力バッファ及び出力バッファと、データ入出力ライン書込ドライバーと、入出力ライン書込ドライバーと、データ入出力ライン読出ドライバーと、メモリセルアレイとを具備し、前記データ入出力ライン書込ドライバー、前記入出力ライン書込ドライバー及び前記データ入出力ライン読出ドライバーの中の少なくとも１つが、前記信号ラインドライバーと同様の構成を有する半導体メモリ装置によって達成される。
【００１５】
前記入力バッファは、外部からデータ入出力ピンを通じて入力信号を受けてバッファリングする。前記データ入出力ライン書込ドライバーは、前記入力バッファの出力信号を受けて、長くて大きい負荷を有するデータ入出力ラインを駆動する。前記入出力ライン書込ドライバーは、前記データ入出力ラインを通じて伝達された信号を受けて、長くて大きい負荷を有する入出力ラインを駆動する。前記メモリセルアレイは、前記入出力ラインを通じて伝達されたデータを保持する。前記データ入出力ライン読出ドライバーは、前記メモリセルアレイから伝達されたデータを受けて前記データ入出力ラインを駆動する。前記出力バッファは、前記データ入出力ラインを通じて伝達された信号を受けてバッファリングして前記データ入出力ピンを通じて外部に出力する。
【００１６】
【発明の実施の形態】
以下、添付図面を参照しながら本発明の好適な実施の形態を詳細に説明する。
【００１７】
図１は、一般的な半導体メモリ装置の書込パスを示すブロック図である。図１に示すように、一般的な半導体メモリ装置の書込パスは、データ入出力ピンDQを通じて入力される入力信号を受けてバッファリングする入力バッファ11と、入力バッファ11の出力信号を受けてデータ入出力ラインDIOを駆動するデータ入出力ライン書込ドライバー12と、データ入出力ラインDIOを通じて伝達された信号を受けて各々の入出力ラインIOを駆動する多数個の入出力ライン書込ドライバー13と、各入出力ラインIOを通じて伝達されたデータを保持する多数個のメモリセルアレイ14とを含む。
【００１８】
図2は、一般的な半導体メモリ装置の読出しパスを示すブロック図である。図2に示すように、一般的な半導体メモリ装置の読出しパスは、データを保持する多数個のメモリセルアレイ21と、各メモリセルアレイ21から各入出力ラインIOを通じて伝達されたデータを受けて各データ入出力ラインDIOを駆動する多数個のデータ入出力ライン読出ドライバー22と、各データ入出力ラインDIOを通じて伝達された信号のいずれか一つを選択する読出マルチプレクサ23と、読出マルチプレクサ23の出力信号をバッファリングしてデータ入出力ピンDQを通じて外部に出力する出力バッファ24を含む。
【００１９】
一般的に、高速の半導体メモリ装置では、動作速度を向上させるために、データ入出力ライン書込ドライバー12、入出力ライン書込ドライバー13及びデータ入出力ライン読出ドライバー22の電源供給電圧として、チップの外部から印加される外部電源供給電圧が使用される。一方、低速の半導体メモリ装置では、データ入出力ライン書込ドライバー12、入出力ライン書込ドライバー13及びデータ入出力ライン読出ドライバー22の電源供給電圧として、外部電源供給電圧より電圧レベルが低い内部電源供給電圧が使用される。この内部電源供給電圧は、半導体メモリ装置の内部に備えられた内部電源供給電圧発生器より供給される。
【００２０】
半導体メモリ装置の電力消耗は、一般的に、図1に示す書込パスと図2に示す読出パスで主に生じる。特に、図1に示す書込パスでは、長くて負荷が大きいデータ入出力ラインDIOを駆動するデータ入出力ライン書込ドライバー12と、同様に長くて負荷が大きい入出力ラインIOを駆動する入出力ライン書込ドライバー13において多くの電力消耗が生じる。図2に示す読出パスでは、データ入出力ラインDIOを駆動するデータ入出力ライン読出ドライバー22において多くの電力消耗が生じる。
【００２１】
従って、マルチビット半導体メモリ装置、即ち書込及び読出動作の際に、同時に駆動すべきデータ入出力ラインDIO及び入出力ラインIOの個数が多い半導体メモリ装置では、データ入出力ライン書込ドライバー12、入出力ライン書込ドライバー13及びデータ入出力ライン読出ドライバー22の個数も増加するので、電力消耗が増加する。特に、高速マルチビットシンクロナスDRAMでは、動作速度を向上させるために、ドライバー12、13、22の電源供給電圧として内部電源供給電圧よりも高い外部電源供給電圧が使われるため、高速動作が可能である一方で電力消耗がさらに増加する。
【００２２】
図3A及び図3Bは、図1及び図2に示す半導体メモリ装置の入出力ライン書込ドライバー、データ入出力ライン書込ドライバー及びデータ入出力ライン読出ドライバーとして用いられる従来の信号ラインドライバーの回路図である。図3Aは、電源供給電圧として外部電源供給電圧EVCを用いた例であり、図3Bは、電源供給電圧として内部電源供給電圧IVCを用いた例である。
【００２３】
図3Aに示す従来の信号ラインドライバーは、インバータ31aと、PMOSプルアップトランジスタ32aと、NMOSプルダウントランジスタ33aとを具備する。
【００２４】
インバータ31aは、電源供給電圧として外部電源供給電圧EVCが使われ、図1に示す半導体メモリ装置のデータ入出力ラインDIOを通じて伝達された信号を反転させる。
【００２５】
PMOSプルアップトランジスタ32aは、ソースに外部電源供給電圧EVCが印加され、ゲートにインバータ31aの出力信号が印加され、ドレインが図1に示す半導体メモリ装置の入出力ラインIOに連結される。従って、PMOSプルアップトランジスタ32aは、インバータ31aの出力信号に応答して入出力ラインIOを外部電源供給電圧EVCレベルまでプルアップする。通常は、PMOSプルアップトランジスタ32aは、長くて負荷が大きい入出力ラインIOを駆動するために電流駆動能力が大きく設計されるので、PMOSプルアップトランジスタ32aにおいて主に電力消耗が生じる。
【００２６】
また、NMOSプルダウントランジスタ33aは、ドレインが入出力ラインIOに連結され、ゲートにインバータ31aの出力信号が印加され、ソースに接地電圧VSSが印加される。従って、NMOSプルダウントランジスタ33aは、インバータ31aの出力信号に応答して入出力ラインIOを接地電圧VSSレベルまでプルダウンする。即ち、入出力ラインIOに出力される信号は、外部電源供給電圧EVCレベルと接地電圧VSSレベルの間でスイングする。
【００２７】
前述のように、図3Aに示す従来の信号ラインドライバーでは、電源供給電圧として内部電源供給電圧より電圧レベルが高い外部電源供給電圧EVCが使われるため、高速動作に有利であるが、一方で電力消耗が大きいという欠点がある。
【００２８】
図3Bに示す信号ラインドライバーは、図3Aに示す信号ラインドライバーと同様に、インバータ31bと、PMOSプルアップトランジスタ32bと、NMOSプルダウントランジスタ33bとを具備し、電源供給電圧として外部電源供給電圧EVCより電圧レベルが低い内部電源供給電圧IVCが使われる。
【００２９】
従って、PMOSプルアップトランジスタ32bは、インバータ31bの出力信号に応答して、入出力ラインIOを内部電源供給電圧IVCレベルまでプルアップする。また、NMOSプルダウントランジスタ33bは、インバータ31bの出力信号に応答して、入出力ラインIOを接地電圧VSSレベルまでプルダウンする。即ち、入出力ラインIOに出力される信号は、内部電源供給電圧IVCレベルと接地電圧VSSレベルの間でスイングする。
【００３０】
図3Bに示す従来の信号ラインドライバーでは、電源供給電圧として外部電源供給電圧EVCより低い内部電源供給電圧IVCが使われるため、電力消耗が小さいという利点があるが、一方で高速動作に不利であるという欠点がある。
【００３１】
本発明は、図1に示す半導体メモリ装置のデータ入出力ライン及び入出力ラインのように、長くて負荷が大きい信号ラインを駆動するために、高速動作が可能で、かつ電力消耗が小さい信号ラインドライバーを提供する。また、これを具備することによって、高速動作が可能で、かつ電力消耗が小さい半導体メモリ装置を提供する。
【００３２】
図4は、本発明の第１の好適な実施の形態に係る信号ラインドライバーの回路図である。この第１の実施の形態に係る回路は、図1に示す半導体メモリ装置の入出力ライン書込ドライバー、データ入出力ライン書込ドライバー及びデータ入出力ライン読出ドライバーの全部又は一部に適用される得る。また、その他、長くて負荷が大きい他の信号ラインを駆動するためにも好適である。
【００３３】
図4に示す信号ラインドライバーは、第1反転部41と、第2反転部42と、第3反転部43と、第1プルアップ部44と、第2プルアップ部45と、プルダウン部46とを具備する。
【００３４】
第1反転部41では、電源供給電圧として第1電源供給電圧、即ち内部電源供給電圧IVCが使われ、入力端DIOから入力される信号を反転させる。第2反転部42では、電源供給電圧として内部電源供給電圧IVCが使われ、第1反転部41の出力信号を反転させる。第3反転部43では、電源供給電圧として内部電源供給電圧IVCが使われ、前記第2反転部43の出力信号を反転させる。従って、第1反転部41、第2反転部42及び第3反転部43の出力信号は、内部電源供給電圧IVCレベルと接地電圧VSSレベルの間でスイングする。
【００３５】
第1プルアップ部44は、内部電源供給電圧IVCより電圧レベルが高い第2電源供給電圧、即ち外部電源供給電圧EVCノードと出力端IOとの間に少なくとも1個以上接続され、第2反転部42の出力信号に応答して出力端IOをプルアップする。第2プルアップ部45は、内部電源供給電圧IVCノードと出力端IOとの間に少なくとも1個以上接続され、第3反転部43の出力信号に応答して出力端IOをプルアップする。プルダウン部46は、出力端IOと接地電圧VSSノードとの間に少なくとも1個以上接続され、第1反転部41の出力信号に応答して(又は第3反転部43の出力信号に応答して)、出力端IOをプルダウンする。
【００３６】
図4には、第1プルアップ部44及び第2プルアップ部45が各々1個ずつ接続された例が示されている。出力端IOは、図1に示す半導体メモリ装置の入出力ラインIOのように、長くて負荷が大きい信号ラインに接続される。第1反転部41、第2反転部42及び第3反転部43は、各々インバータで構成されているが、他の論理ゲートで構成することもできる。
【００３７】
第1プルアップ部44は、例えば、ドレインが外部電源供給電圧EVCノードに接続され、ゲートに第2反転部42の出力信号が印加され、ソースが出力端IOに接続されたNMOSトランジスタで構成される。第2プルアップ部45は、例えば、ソースが内部電源供給電圧IVCノードに接続され、ゲートに第3反転部43の出力信号が印加され、ドレインが出力端IOに接続されたPMOSトランジスタで構成される。
【００３８】
第1プルアップ部44を構成するNMOSトランジスタは、出力端IOに接続される長くて負荷が大きい信号ラインを主に駆動するために電流駆動能力が大きくなるように設計され、一方、第2プルアップ部45を構成するPMOSトランジスタは、電流駆動能力が小さめに設計される。通常、第1プルアップ部44を構成するNMOSトランジスタと第2プルアップ部45を構成するPMOSトランジスタで主に電力消耗が生じる。
【００３９】
プルダウン部46は、例えば、ドレインに出力端IOが接続され、ゲートに第1反転部41の出力信号が印加され、ソースに接地電圧VSSノードが接続されたNMOSトランジスタで構成される。
【００４０】
以下、図4に示す信号ラインドライバーの動作を説明する。入力端DIOから入力される信号、例えば図1に示す半導体メモリ装置のデータ入出力ラインDIOを通じて伝達される信号のレベルが論理"ロー"、即ち接地電圧VSSレベルである時は、第1反転部41及び第3反転部43の出力信号等のレベルは論理"ハイ"、即ち内部電源供給電圧IVCレベルになり、第2反転部42の出力信号のレベルは論理"ロー"になる。これにより、第1プルアップ部44及び第2プルアップ部45はターンオフし、プルダウン部46はターンオンする。従って、出力端IOは接地電圧VSSレベルにプルダウンされ、出力端IOに接続される信号ラインのレベルも接地電圧レベルになる。
【００４１】
一方、入力端DIOから入力される信号のレベルが論理"ハイ"である時は、第1反転部41及び第3反転部43の出力信号等のレベルは論理"ロー"になり、第2反転部42の出力信号のレベルは論理"ハイ"、即ち内部電源供給電圧IVCレベルになる。これにより、内部電源供給電圧IVCレベルを有する第2反転部42の出力信号に応答して第1プルアップ部44がまずターンオンして、出力端IOの電圧レベルはNMOSトランジスタで構成される第1プルアップ部44の特性に従ってIVC-Vtレベルになる(Vtは、第1プルアップ部44を構成するNMOSトランジスタのスレショルド電圧)。次に、論理"ロー"レベルを有する第3反転部43の出力信号に応答して、第2プルアップ部45がターンオンして、出力端IOの電圧レベルはIVCレベルまで上昇する。
【００４２】
ここで、前述のように第１プルアップ部44を構成するNMOSトランジスタは、電流駆動能力が大きくなるように設計され、一方、第2プルアップ部45を構成するPMOSトランジスタは電流駆動能力が小さめに設計される。従って、電源供給電圧として外部電源供給電圧EVCが使われる第１プルアップ部44が、出力端IOに接続される信号ラインを駆動する駆動電流を主に供給し、電源供給電圧として内部電源供給電圧IVCが使われる第２プルアップ部45は、主に出力端IOに接続される信号ラインをIVC-VtレベルからIVCレベルに上昇させる役割を果たす。
【００４３】
従って、図4に示す第１の実施の形態に係る信号ラインドライバーでは、内部電源供給電圧IVCよりも電圧レベルが高い外部電源供給電圧EVCが用いられる第1プルアップ部44により、出力端IOに接続される信号ラインは高速にIVC-Vtレベルまで駆動される。また、内部電源供給電圧IVCが用いられる第2プルアップ部45は、主に出力端IOに接続される信号ラインをIVC-VtレベルからIVCレベルに上昇させる役割だけを果たすため、内部電源供給電圧IVCによる電力消耗が非常に少ない。即ち、図4に示す第１の実施の形態に係る信号ラインドライバーは、高速で動作すると共に電力消耗が小さいという利点を有する。
【００４４】
図5は、本発明の第２の実施の形態に係る信号ラインドライバーの回路図である。この第２の実施の形態に係る回路は、図1に示す半導体メモリ装置の入出力ライン書込ドライバー、データ入出力ライン書込ドライバー及びデータ入出力ライン読出ドライバーの全部又は一部に適用され得る。また、その他、長くて負荷が大きい他の信号ラインを駆動するためにも好適である。
【００４５】
図5に示す信号ラインドライバーは、第1反転部51と、第2反転部52と、第3反転部53と、第4反転部54と、第1プルアップ部55と、第2プルアップ部56と、プルダウン部57とを具備する。
【００４６】
第1反転部51では、電源供給電圧として第1電源供給電圧、即ち内部電源供給電圧IVCが使われ、入力端DIOから入力される信号を反転させる。第2反転部52では、電源供給電圧として内部電源供給電圧IVCが使われ、第1反転部51の出力信号を反転させる。第3反転部53では、電源供給電圧として内部電源供給電圧IVCが使われ、第2反転部52の出力信号を反転させる。第4反転部54では、電源供給電圧として内部電源供給電圧IVCよりも電圧レベルが高い第2電源供給電圧、即ち外部電源供給電圧EVCが使われ、第3反転部53の出力信号を反転させる。従って、第1反転部51、第2反転部52及び第3反転部53の出力信号は、内部電源供給電圧IVCレベルと接地電圧VSSレベルとの間でスイングし、第4反転部54の出力信号は外部電源供給電圧EVCレベルと接地電圧VSSレベルとの間でスイングする。
【００４７】
第1プルアップ部55は、外部電源供給電圧EVCノードと出力端IOとの間に少なくとも1個以上接続され、第2反転部52の出力信号に応答して出力端IOをプルアップする。第2プルアップ部56は、内部電源供給電圧IVCノードと出力端IOとの間に少なくとも1個以上接続され、第4反転部54の出力信号に応答して出力端IOをプルアップする。プルダウン部57は、出力端IOと接地電圧VSSノードとの間に少なくとも1個以上接続され、第1反転部51の出力信号に応答して出力端IOをプルダウンする。
【００４８】
図5では、第1プルアップ部55及び第2プルアップ部56が各々1個ずつ接続された例が示されている。出力端IOは、図1に示す半導体メモリ装置の入出力ラインIOのように、長くて負荷が大きい信号ラインに接続される。第1反転部51、第2反転部52、第3反転部53及び第4反転部54は、各々インバータで構成されているが、他の論理ゲートで構成することもできる。
【００４９】
第1プルアップ部55は、例えば、ドレインが外部電源供給電圧EVCノードに接続され、ゲートに第2反転部52の出力信号が印加され、ソースが出力端IOに接続されたNMOSトランジスタで構成される。第2プルアップ部56は、例えば、ドレインが内部電源供給電圧IVCノードに接続され、ゲートに第4反転部54の出力信号、即ち外部電源供給電圧EVCレベルと接地電圧VSSレベルとの間でスイングする信号が印加され、ソースが出力端IOに接続されたNMOSトランジスタで構成される。
【００５０】
第2プルアップ部56を構成するNMOSトランジスタのゲートに外部電源供給電圧EVCレベルと接地電圧VSSレベルとの間でスイングする信号を印加させるのは、該NMOSトランジスタでの電圧降下を防止するためである。
【００５１】
第1プルアップ部55を構成するNMOSトランジスタは、出力端IOに接続される信号ラインを主に駆動するために電流駆動能力が大きくなるように設計され、一方、第2プルアップ部56を構成するNMOSトランジスタは電流駆動能力が小さめに設計される。通常、第1プルアップ部55及び第2プルアップ部56を各々構成するNMOSトランジスタで主に電力消耗が生じる。
【００５２】
プルダウン部57は、例えば、ドレインが出力端IOに接続され、ゲートに第1反転部51の出力信号が印加され、ソースに接地電圧VSSノードが接続されたNMOSトランジスタで構成される。
【００５３】
以下、図5に示す信号ラインドライバーの動作を説明する。入力端DIOから入力される信号、例えば図1に示す半導体メモリ装置のデータ入出力ラインDIOを通じて伝達される信号のレベルが論理"ロー"、即ち接地電圧VSSレベルである時は、第1反転部51及び第3反転部53の出力信号等のレベルは論理"ハイ"、即ち内部電源供給電圧IVCレベルになり、第2反転部52及び第4反転部54の出力信号等のレベルは論理"ロー"になる。これにより、第1プルアップ部55及び第2プルアップ部56はターンオフし、プルダウン部57はターンオンする。従って、出力端IOは接地電圧VSSレベルにプルダウンされ、出力端IOに接続される信号ラインのレベルも接地電圧レベルになる。
【００５４】
一方、入力端DIOから入力される信号のレベルが論理"ハイ"である時は、第1反転部51及び第3反転部53の出力信号等のレベルは論理"ロー"になり、第2反転部52の出力信号のレベルは論理"ハイ"、即ち内部電源供給電圧IVCレベルになり、第4反転部54の出力信号のレベルは論理"ハイ"、即ち外部電源供給電圧EVCレベルになる。これにより、内部電源供給電圧IVCレベルを有する第2反転部52の出力信号に応答して第1プルアップ部55がまずターンオンして、出力端IOの電圧レベルはIVC-Vtレベルになる（Vtは、第1プルアップ部55のNMOSトランジスタのスレショルド電圧）。次に、外部電源供給電圧EVCレベルを有する第4反転部54の出力信号に応答して第2プルアップ部56がターンオンし、出力端IOの電圧レベルはIVCレベルまで上昇される。
【００５５】
ここで、第２プルアップ部５６のNMOSトランジスタのゲートに印可される外部電源供給電圧EVCレベルは、内部電源供給電圧IVCよりも第２プルアップ部56のNMOSトランジスタのスレショルド電圧以上高いため、出力端IOの電圧レベルは、第２プルアップ部56での電圧降下が無くIVCレベルまで駆動される。
【００５６】
前述したように、図５に示す信号ラインドライバーは、図４に示す信号ラインドライバーと同様に、第１プルアップ部54が、出力端IOに接続される信号ラインを駆動する駆動電流を主に供給し、第２プルアップ部55は、主に出力端IOに接続される信号ラインをIVC-VtレベルからIVCレベルに上昇させる役割を果たす。
【００５７】
従って、図5に示す信号ラインドライバーにおいても、内部電源供給電圧IVCより電圧レベルが高い外部電源供給電圧EVCが用いられる第1プルアップ部55により、信号ラインドライバーの出力端IOに接続される信号ラインは高速にIVC-Vtレベルまで駆動される。また、内部電源供給電圧IVCが用いられる第2プルアップ部56は、主に出力端IOに接続される信号ラインをIVC-VtレベルからIVCレベルに上昇させる役割だけを果たすため、内部電源供給電圧IVCによる電力消耗が非常に少ない。即ち、図5に示す信号ラインドライバーは、高速で動作すると共に電力消耗が小さいという利点を有する。
【００５８】
図6は、図4に示す本発明の第１の実施の形態に係る信号ラインドライバーの動作タイミング図である。参照符号EVCは外部電源供給電圧、IVCは内部電源供給電圧、V(DIO)は信号ラインドライバーの入力端DIOから入力される信号、V1(IO)は信号ラインドライバーに第2プルアップ部45が含まれない場合に信号ラインドライバーの出力端IOに出力される信号、V2(IO)は信号ラインドライバーに第2プルアップ部45が含まれる場合に信号ラインドライバーの出力端IOに出力される信号である。
【００５９】
図6に示すように、信号ラインドライバーに第2プルアップ部45が含まれない場合にはV1(IO)は第1プルアップ部44によりIVC-Vtまでしか駆動されない。一方、信号ラインドライバーに第2プルアップ部45が含まれる場合には、V2(IO)は、まず第1プルアップ部44によりIVC-Vtレベルまで駆動され、その後、第2プルアップ部45によりIVC-VtレベルからIVCレベルまで駆動される。
【００６０】
図7は、従来の信号ラインドライバー及び本発明の好適な実施の形態に係る信号ラインドライバーを各々図1に示す半導体メモリ装置のデータ入出力ライン書込ドライバー12及び入出力ライン書込ドライバー13として使用した場合の書込動作時のピーク電流を示す図である。
【００６１】
同図において、P1は、図3Aに示す従来の信号ラインドライバーを図1に示す半導体メモリ装置のデータ入出力ライン書込ドライバー12及び入出力ライン書込ドライバー13として使用した場合の外部電源供給電圧EVCのピーク電流を示す。P2及びP3は、図4に示す本発明の好適な実施の形態に係る信号ラインドライバーを入出力ライン書込ドライバー13として使用し、図3Bに示す従来の信号ラインドライバーをデータ入出力ライン書込ドライバー12として使用した場合の内部電源供給電圧IVCのピーク電流及び外部電源供給電圧EVCのピーク電流を各々示す。
【００６２】
図7を参照すると、本発明の好適な実施の形態に係る信号ラインドライバーを使用する場合のピーク電流P2及びP3が、図3Aに示す従来の信号ラインドライバーを使用する場合のピーク電流P1に比べて格段に小さいことがわかる。
【００６３】
本発明の好適な実施の形態に係る信号ラインドライバーでは、内部電源供給電圧IVC及び外部電源供給電圧EVCの双方が使用されるため、各々のピーク電流P2及びP3が流れる。図3Aに示す従来の信号ラインドライバーでは、外部電源供給電圧EVCのみが使用されるため、外部電源供給電圧EVCのピーク電流P1のみが流れる。P1のピークポイントa及びP2のピークポイントcは、データ入出力ライン書込ドライバー12がその出力端に接続されているデータ入出力ラインDIOを駆動する時に流れるピーク電流である。P1のピークポイントb、P3のピークポイントd及びP2のポイントeは、入出力ライン書込ドライバー13がその出力端に接続されている入出力ラインIOを駆動する時に流れるピーク電流である。
【００６４】
以上のように、図4及び図5に示す本発明の好適な実施の形態に係る信号ラインドライバーは、高速で動作すると共に電力消耗が小さいため、該信号ラインドライバーを図1及び図2に示す半導体メモリ装置、特にマルチビット半導体メモリ装置のデータ入出力ライン書込ドライバー、入出力ライン書込ドライバー、データ入出力ライン読出ドライバー、その他、長くて負荷が大きい信号ラインを駆動する他のドライバーの全部又は一部として採用することにより、低消費電力で高速動作が可能な半導体メモリ装置を構成することができる。
【００６５】
本発明は、上記の実施の形態に限定されず、その技術的思想の範囲内で様々な変形が可能である。
【００６６】
【発明の効果】
本発明に係る信号ラインドライバーは、高速で動作すると共に電力消耗が小さい。また、この信号ラインドライバーを採用した半導体メモリ装置は、低消費電力で高速動作が可能である。
【００６７】
【図面の簡単な説明】
【図１】一般的な半導体メモリ装置の書込パスを示すブロック図である。
【図２】一般的な半導体メモリ装置の読出パスを示すブロック図である。
【図３Ａ】図1及び図2に示す半導体メモリ装置の入出力ライン書込ドライバー、データ入出力ライン書込ドライバー及びデータ入出力ライン読出ドライバーとして用いられる従来の信号ラインドライバーの回路図である。
【図３Ｂ】図1及び図2に示す半導体メモリ装置の入出力ライン書込ドライバー、データ入出力ライン書込ドライバー及びデータ入出力ライン読出ドライバーとして用いられる従来の信号ラインドライバーの回路図である。
【図４】本発明の第１の好適な実施の形態に係る信号ラインドライバーの回路図である。
【図５】本発明の第２の好適な実施の形態に係る信号ラインドライバーの回路図である。
【図６】図4に示す信号ラインドライバーの動作タイミング図である。
【図７】従来の信号ラインドライバー及び本発明の好適な実施の形態に係る信号ラインドライバーを各々図1に示す半導体メモリ装置のデータ入出力ライン書込ドライバー及び入出力ライン書込ドライバーとして使用した場合の書込動作時のピーク電流を示す図である。
【符号の説明】
41  第1反転部
42  第2反転部
43  第3反転部
44  第1プルアップ部
45  第2プルアップ部
46  プルダウン部
51  第1反転部
52  第2反転部
53  第3反転部
54  第4反転部
55  第1プルアップ部
56  第2プルアップ部
57  プルダウン部
【図１】
0003841245.tif 000002
【図２】
0003841245.tif 000003
【図３Ａ】
0003841245.tif 000004
【図３Ｂ】
0003841245.tif 000005
【図４】
0003841245.tif 000006
【図５】
0003841245.tif 000007
【図６】
0003841245.tif 000008
【図７】
0003841245.tif 000009