(57)【特許請求の範囲】
【請求項１】
パラレルデータが供給された複数のマルチプレクサセルを備え、前記パラレルデータをクロック信号に同期してシリアルデータに変換するマルチプレクサ回路であって、前記各マルチプレクサセルは、
高電位電源線と低電位電源線との間に直列に接続された第１の負荷並びに複数の第１電導型のトランジスタ、および、
前記隣接する第１電導型のトランジスタの接続ノードを前記高電位電源線のレベルに向けてプルアップさせ、信号によって制御されるプルアップスイッチを備えることを特徴とするマルチプレクサ回路。
【請求項２】
請求項１に記載のマルチプレクサ回路において、前記直列接続された第１の負荷と第１電導型のトランジスタとの接続ノードから前記各マルチプレクサセルの出力を取り出すことを特徴とするマルチプレクサ回路。
【請求項３】
請求項１に記載のマルチプレクサ回路において、前記プルアップスイッチを、前記隣接する第１電導型のトランジスタの接続ノードの異なる個所に複数設けたことを特徴とするマルチプレクサ回路。
【請求項４】
請求項１に記載のマルチプレクサ回路において、前記プルアップスイッチを、前記高電位電源線に接続した少なくも１つの第２電導型のトランジスタで構成したことを特徴とするマルチプレクサ回路。
【請求項５】
請求項１に記載のマルチプレクサ回路において、前記プルアップスイッチを、前記高電位電源線に接続した第２の負荷と該第２の負荷に直列接続した少なくも１つの第１電導型のトランジスタで構成したことを特徴とするマルチプレクサ回路。
【請求項６】
請求項５に記載のマルチプレクサ回路において、前記第１および第２の負荷を、クロスカップル接続された第２電導型のトランジスタで構成したことを特徴とするマルチプレクサ回路。
【請求項７】
請求項５に記載のマルチプレクサ回路において、前記第１および第２の負荷を、クロスカップル接続された第２電導型のトランジスタ、および、クロスカップルしていない第２電導型のトランジスタを並列に設けて構成したことを特徴とするマルチプレクサ回路。
【請求項８】
請求項１に記載のマルチプレクサ回路において、前記プルアップスイッチは、レイアウト上の回路の対称性を維持するようになっていることを特徴とするマルチプレクサ回路。
【請求項９】
請求項１〜８のいずれか１項に記載のマルチプレクサ回路において、前記各マルチプレクサセルは、差動の信号を処理する差動回路として構成されることを特徴とするマルチプレクサ回路。
【請求項１０】
請求項１〜９のいずれか１項に記載のマルチプレクサ回路において、さらに、前記複数のマルチプレクサセルの出力に設けたラッチ手段を備えることを特徴とするマルチプレクサ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＬＳＩ間や複数のＬＳＩで構成した装置間の信号伝送を高速に行うための技術に関し、特に、パラレルデータをシリアルデータに変換するマルチプレクサ回路に関する。
【０００２】
近年、コンピュータやその他の情報処理機器を構成する部品の性能は大きく向上しており、例えば、ＤＲＡＭ（Dynamic Random Access Memory）等の半導体記憶装置やプロセッサ等の性能向上は目を見張るものがある。そして、この半導体記憶装置やプロセッサ等の性能向上に伴って、各部品或いは要素間の信号伝送速度を向上させなければ、システムの性能を向上させることができないという事態になって来ている。
【０００３】
近年、ＬＳＩの高速動作に伴って、ＬＳＩ間や複数のＬＳＩで構成した装置間の信号伝送として、大容量の信号伝送を高速に行うことのできる信号伝送システムの提供が必要とされている。具体的に、例えば、ネットワークインフラ向けのソリューションでは、ギガビットの高速伝送が要求されるようになり、「ギガビットＳｅｒＤｅｓ（Serializer and Deselializer）」といったデバイスが注目されている。そして、例えば、装置間の信号伝送を目的としたインターフェース回路で用いられるＬＳＩにおいて、パラレルデータをクロック信号に同期したシリアルデータに高速に変換することのできるマルチプレクサ回路の提供が要望されている。
【０００４】
【従来の技術】
近年、ＳｅｒＤｅｓ機能を有するインターフェース回路において、ネットワークスイッチなどのデータ処理を行うロジック回路から受け取る比較的速度の遅いパラレルデータを、例えば、Ｇｂｐｓレベルの高速なシリアルデータに変換して出力する必要がある。このようにデータの速度が速くなると、ＬＳＩ回路内の動作周波数に上限がある部分ついては、別途電流パスを作るなどにより時定数を改善したり、或いは、ＬＳＩ内部のデータ処理においても差動信号を用いて電源インダンタンス分の低減を行うことが必要となって来ている。
【０００５】
従来、パラレルデータをシリアルデータに変換するマルチプレクサ回路としては、例えば、W. Dally et al., "DIGITAL SYSTEMS ENGINEERING", Cambridge, 1998などの文献（例えば、FIGURE 11-22, FIGURE 11-25）にあるように、多相クロック信号を用いてデータ処理を行っている。
【０００６】
図１は従来のマルチプレクサ回路の一例を示す回路図であり、また、図２は図１のマルチプレクサ回路の動作を説明するためのタイミング図である。これら図１および図２は、上述した文献のFIGURE 11-22に対応する。図１において、参照符号１００１〜１００３，１０１１〜１０１３，１０２１〜１０２３および１０３１〜１０３３はｎチャネル型ＭＯＳトランジスタ（ｎＭＯＳトランジスタ）、ＲＴは抵抗、φ０〜φ３は互いに位相が９０°ずれた四相クロック信号、そして、ｄ０〜ｄ３はパラレルデータを示している。
【０００７】
図１に示されるように、各トランジスタ（入力トランジスタ）１００１，１０１１，１０２１および１０３１のゲートには、それぞれパラレルデータｄ０，ｄ１，ｄ２，およびｄ３が供給され、また、これらの入力トランジスタと直列に接続されたトランジスタ１００２，１００３；１０１２，１０１３；１０２２，１０２３および１０３２，１０３３には、それぞれクロック信号φ３，φ０；φ０，φ１；φ１，φ２およびφ２，φ３が入力され、各クロック信号が共に高レベル『Ｈ』になるときにデータを取り込むようになっている。
【０００８】
すなわち、図２に示されるように、データｄ０は、クロック信号φ３およびφ０が共に高レベル『Ｈ』のときに取り込まれ、データｄ１は、クロック信号φ０およびφ１が共に高レベル『Ｈ』のときに取り込まれ、データｄ２は、クロック信号φ１およびφ２が共に高レベル『Ｈ』のときに取り込まれ、そして、データｄ３は、クロック信号φ２およびφ３が共に高レベル『Ｈ』のときに取り込まれ、これにより、パラレルデータｄ０〜ｄ３は、例えば、四相クロック信号（φ０〜φ３）に同期してシリアルデータに変換されて出力ＯＵＴに伝えられる。
【０００９】
図３は従来のマルチプレクサ回路の他の例を示す回路図であり、前述した文献のFIGURE 11-25に対応する。図３において、参照符号１１１０〜１１１７，１１２０〜１１２７，１１３１〜１１３３および１１４１〜１１４３はｎＭＯＳトランジスタ、１１３４，１１３５および１１４４，１１４５は負荷を示している。なお、クロック信号φ０〜φ３は前述した互いに位相が９０°ずれた四相クロック信号であり、また、ｄ０〜ｄ３はパラレルデータである。
【００１０】
ここで、クロック信号／φ０〜／φ３およびデータ／ｄ０〜／ｄ３は、それぞれクロック信号φ０〜φ３およびデータｄ０〜ｄ３の反転信号（逆論理の信号）を示している。従って、例えば、クロック信号／φ０は、クロック信号φ２と同じ信号であり、また、クロック信号／φ１は、クロック信号φ３と同じ信号である。また、参照符号Ｖｃは、トランジスタ１１３３および１１４３のゲートに印加される所定のバイアス電圧を示し、さらに、Ｖｒは負荷１１４４および１１４５を介して出力ＯＵＴ−，ＯＵＴ＋に印加される基準電圧を示している。
【００１１】
図３に示すマルチプレクサ回路は、差動（相補）の信号を使用するものであり、正論理のパラレルデータｄ０，ｄ１，ｄ２，ｄ３は、それぞれ対応するトランジスタ１１１０，１１２０；１１１２，１１２２；１１１４，１１２４；１１１６，１１２６のゲートに供給される各２つのクロック信号φ０，／φ１；φ１，／φ２；φ２，／φ３；φ３，／φ０が共に高レベル『Ｈ』になるときに取り込まれ、シリアルデータｍとして差動対を構成する一方のトランジスタ１１３２のゲートに供給される。同様に、負論理のパラレルデータ／ｄ０，／ｄ１，／ｄ２，／ｄ３は、それぞれ対応するトランジスタ１１１１，１１２１；１１１３，１１２３；１１１５，１１２５；１１１７，１１２７のゲートに供給される各２つのクロック信号φ０，／φ１；φ１，／φ２；φ２，／φ３；φ３，／φ０が共に高レベル『Ｈ』になるときに取り込まれ、シリアルデータ／ｍとして差動対を構成する他方のトランジスタ１１３１のゲートに供給される。
【００１２】
トランジスタ１１３１〜１１３３および負荷１１３４，１１３５より成る差動増幅器はプリドライバを構成し、このプリドライバの差動出力ｐ，／ｐがトランジスタ１１４１〜１１４３および負荷１１４４，１１４５で構成される出力段の差動増幅器の差動入力（差動トランジスタ１１４１，１１４２のゲート）に供給される。そして、出力段の差動増幅器は、差動出力ＯＵＴ＋，ＯＵＴ−を出力する。
【００１３】
【発明が解決しようとする課題】
図１〜図３に示す従来のマルチプレクサ回路には、次のような解決すべき課題がある。
【００１４】
まず、図１および図２を参照して説明した従来のマルチプレクサ回路においては、クロック信号により制御される直列接続されたトランジスタが切れた瞬間、その直上のノードは、そのノードの電位とその直上のトランジスタに入力されるデータの電位で決まる電流により充電されて電位が上がることになるが、その時定数は、ｐＭＯＳトランジスタによる充電と比べると非常に長くなって、高速動作が難しい。
【００１５】
具体的に、例えば、パラレルデータｄ０に関して、このデータｄ０が高レベル『Ｈ』であると仮定すると、クロック信号φ３およびφ０が共に高レベル『Ｈ』のときには、トランジスタ１００２および１００３が共にオンして、出力ＯＵＴの電位を低レベル『Ｌ』（Ｖss）に引き下げる。この後、クロック信号φ３が高レベル『Ｈ』から低レベル『Ｌ』に立ち下がると、トランジスタ１００２がオフすると共に、クロック信号φ１が低レベル『Ｌ』から高レベル『Ｈ』に立ち上がってトランジスタ１０１３をオンし（このとき、トランジスタ１０１１はクロック信号φ０が高レベル『Ｈ』なのでオンしている）、データｄ１に対応したレベルが出力ＯＵＴに現れる。このとき、パラレルデータｄ１が低レベル『Ｌ』であると仮定すると、このデータｄ１に応じて出力ＯＵＴは高レベル『Ｈ』に変化するが、この出力ＯＵＴを高速に高レベル『Ｈ』（Ｖdd）に立ち上げるには抵抗（プルアップ抵抗）ＲＴの値を小さくしなければならない。しかしながら、プルアップ抵抗ＲＴの値を小さくすることは、消費電力の増大を招くため、実際には、図１に示す回路では高速動作が困難となっている。
【００１６】
次に、図３を参照して説明した従来のマルチプレクサ回路においては、パラレルデータ側からプリドライバを駆動するノードに２つのトランスファーゲートが存在することになるため、高速で動作させることが難しい。
【００１７】
すなわち、例えば、パラレルデータｄ０および／ｄ０は、それぞれクロック信号φ０，／φ１により制御されるトランスファーゲート（トランジスタ）１１１０，１１２０および１１１１，１１２１を介して、プリドライバの差動対トランジスタ１１３２および１１３１のゲートに供給されるが、この直列に挿入された２つのトランスファーゲートによる遅延のために、高速動作が困難となっている。
【００１８】
本発明は、上述した従来のマルチプレクサ回路が有する課題に鑑み、パラレルデータをクロック信号に同期したシリアルデータに高速に変換することのできるマルチプレクサ回路の提供を目的とする。
【００１９】
【課題を解決するための手段】
本発明によれば、パラレルデータが供給された複数のマルチプレクサセルを備え、前記パラレルデータをクロック信号に同期してシリアルデータに変換するマルチプレクサ回路であって、前記各マルチプレクサセルは、高電位電源線と低電位電源線との間に直列に接続された第１の負荷並びに複数の第１電導型のトランジスタ、および、前記隣接する第１電導型のトランジスタの接続ノードを前記高電位電源線のレベルに向けてプルアップさせ、信号によって制御されるプルアップスイッチを備えることを特徴とするマルチプレクサ回路が提供される。
【００２０】
この本発明のマルチプレクサ回路によれば、各マルチプレクサセルが第１の負荷並びに複数の第１電導型のトランジスタ、および、プルアップスイッチを備える。第１の負荷並びに複数の第１電導型のトランジスタは、高電位電源線と低電位電源線との間に直列に接続され、また、プルアップスイッチは、隣接する第１電導型トランジスタの接続ノードに設けられ、信号によって制御されて、この接続ノードを高電位電源線のレベルに向けて変化させる。
【００２１】
本発明のマルチプレクサ回路によれば、パラレルデータをクロック信号に同期したシリアルデータに高速に変換することができる。
【００２２】
【発明の実施の形態】
以下、本発明に係るマルチプレクサ回路の各実施例を添付図面を参照して詳述する。
【００２３】
図４は本発明に係るマルチプレクサ回路の全体構成の一例を示すブロック図であり、図５は図４のマルチプレクサ回路の動作を説明するためのタイミング図である。図４において、参照符号１０〜１３はマルチプレクサセル、ＰＤ０〜ＰＤ３はパラレルデータ、そして、ＳＤはシリアルデータを示している。ここで、図４のマルチプレクサ回路は、４：１のマルチプレクサ回路の例であるが、本発明は、これに限定されないのはいうまでもない。
【００２４】
図４に示されるように、マルチプレクサ回路は、４つのマルチプレクサセル１０〜１３を備え、各マルチプレクサセル１０，１１，１２，１３には、それぞれクロック信号φ０，φ１；φ１，φ２；φ２，φ３；φ３，φ０が供給されている。ここで、図５に示されるように、クロック信号φ０〜φ３は、互いに位相が９０°ずれた四相クロック信号であり、パラレルデータＰＤ０〜ＰＤ３は、この四相クロック信号φ０〜φ３に同期してシリアルデータＳＤ０〜ＳＤ３に変換される。
【００２５】
図６は本発明に係るマルチプレクサ回路におけるマルチプレクサセルの第１実施例を示す回路図である。
【００２６】
図６に示されるように、本第１実施例のマルチプレクサセル１００（１０〜１３）は、負荷１０１、ｎＭＯＳトランジスタ１０２〜１０４、および、プルアップスイッチ（プルアップ用トランジスタ）１０５を備えて構成される。
【００２７】
負荷１０１は、高電位電源線（Ｖdd）と出力ノード（出力Ｑ）との間に設けられ、さらに、この出力Ｑと低電位電源線（Ｖss）との間にはトランジスタ１０２〜１０４が直列に接続されている。
【００２８】
トランジスタ１０２は、そのゲートに入力デー夕Ｄ（パラレルデータＰＤ０〜ＰＤ３）を受けて出力Ｑを駆動し、また、トランジスタ１０３および１０４は、各ゲートに供給されるクロック信号ＣＬＫ０およびＣＬＫ１に応じてスイッチング動作を行うようになっている。ここで、トランジスタ１０２とトランジスタ１０３との接続ノードＰＮは、プルアップスイッチ１０５を介して高電位電源線（Ｖdd）に接続されている。
【００２９】
すなわち、駆動用トランジスタ１０２は、クロック信号ＣＬＫ０およびＣＬＫ１により制御されるスイッチ用（データ確定用）のトランジスタ１０３および１０４がオンするときに、入力データＤに応じて出力データ（Ｑ）を確定する。ここで、入力データＤは、各マルチプレクサセル１０〜１３毎にパラレルデータＰＤ０〜ＰＤ３とされ、また、クロック信号ＣＬＫ０，ＣＬＫ１は、各マルチプレクサセル１０〜１３毎にクロック信号φ０，φ１；φ１，φ２；φ２，φ３；φ３，φ０とされる。
【００３０】
図６に示されるように、本第１実施例のマルチプレクサセル１００は、駆動用トランジスタ１０２とデータ確定用トランジスタ１０３との接続ノードＰＮに対して、高電位電源電圧Ｖddにプルアップするプルアップスイッチ１０５が接続され、データ入力されるトランジスタ１０２のノードを直接プルアップするので、前述した図１の従来例に対して高速動作の面で優位である。さらに、パラレルの入力デー夕ＤがｎＭＯＳトランジスタ１０２のゲートを直接駆動するので、前述した図３の従来例とは異なり高速動作が可能である。
【００３１】
図７は本発明のマルチプレクサセルの第２実施例を示す回路図である。
【００３２】
図７と図６との比較から明らかなように、本第２実施例のマルチプレクサセルは、第１実施例のマルチプレクサセルにおけるプルアップ位置を２個所にしたものに相当する。すなわち、駆動用トランジスタの１０２とデータ確定用トランジスタ１０３との接続ノードＰＮ１に対して、高電位電源電圧Ｖddにプルアップする第１のプルアップスイッチ１０５を設け、さらに、データ確定用トランジスタ１０３と１０４との接続ノードＰＮ２に対して、高電位電源電圧Ｖddにプルアップする第２のプルアップスイッチ１０６を設けるようになっている。
【００３３】
このように、プルアップ位置を複数個所にすることにより、各ノード（ＰＮ１，ＰＮ２）の初期状態への遷移時間を短くし、より一層の高速動作が可能になる。
【００３４】
図８は本発明のマルチプレクサセルの第３実施例を示す回路図であり、図９は図８のマルチプレクサセルの動作を説明するためのタイミング図である。
【００３５】
図８に示されるように、本第３実施例のマルチプレクサセルは、ｐＭＯＳトランジスタ１１１，１１２、および、ｎＭＯＳトランジスタ１１３〜１１５を備えて構成される。トランジスタ１１１，１１３，１１４は、高電位電源線（Ｖdd）と低電位電源線（Ｖss）との間に直列に接続され、トランジスタ１１１および１１４のゲートにはクロック信号ＣＬＫ０が供給されている。駆動用トランジスタ１１３のゲートには入力デー夕Ｄが供給され、また、トランジスタ１１１と１１３との接続ノードには、ソースが高電位電源線（Ｖdd）に接続されゲートに入力デー夕Ｄが供給されたプルアップ用のトランジスタ１１２のドレインが接続されると共に、クロック信号ＣＬＫ１がゲートに供給されたトランジスタ１１５が出力Ｑとの間に挿入されている。
【００３６】
次に、この第３実施例のマルチプレクサセルを、例えば、図４におけるマルチプレクサセル１０に適用した場合を説明する。
【００３７】
図９に示されるように、クロック信号φ０（ＣＬＫ０）およびφ１（ＣＬＫ１）が共に低レベル『Ｌ』のとき（期間Ｔ３’）、トランジスタ１１１はオンしてトランジスタ１１４および１１５はオフし、ノードＮ１は高レベル『Ｈ』（高電位電源電圧Ｖdd）にプルアップされる。ただし、トランジスタ１１５はオフなので、ノードＮ１のレベルは出力ＳＤ０（Ｑ）には伝わらない。
【００３８】
まず、パラレルデータＰＤ０（Ｄ）が高レベル『Ｈ』であると仮定すると、この高レベル『Ｈ』のデータＰＤ０によりトランジスタ１１３がオンしてトランジスタ１１２がオフし、クロック信号φ０が低レベル『Ｌ』から高レベル『Ｈ』になると（期間Ｔ０）、トランジスタ１１４がオンしてトランジスタ１１１がオフし、ノードＮ１は低レベル『Ｌ』（低電位電源電圧Ｖss）に引き下げられる。続いて、クロック信号φ１も低レベル『Ｌ』から高レベル『Ｈ』になると（期間Ｔ１）、トランジスタ１１５がオンしてノードＮ１のレベルが出力ＳＤ０になる。
【００３９】
一方、パラレルデータＰＤ０（Ｄ）が低レベル『Ｌ』であると仮定すると、この低レベル『Ｌ』のデータＰＤ０によりトランジスタ１１３がオフしてトランジスタ１１２がオンし、ノードＮ１は高レベル『Ｈ』に引き上げられ（高レベル『Ｈ』を維持し）、クロック信号φ０が低レベル『Ｌ』から高レベル『Ｈ』になると（期間Ｔ０）、トランジスタ１１４がオンしてトランジスタ１１１がオフするが、ノードＮ１は高レベル『Ｈ』を維持する。続いて、クロック信号φ１も低レベル『Ｌ』から高レベル『Ｈ』になると（期間Ｔ１）、トランジスタ１１５がオンしてノードＮ１のレベルが出力ＳＤ０になる。
【００４０】
さらに、続いて、クロック信号φ０が高レベル『Ｈ』から低レベル『Ｌ』になると（期間Ｔ２）、トランジスタ１１４がオフしてトランジスタ１１１がオンし、ノードＮ１は再び高レベル『Ｈ』にプルアップされる。なお、この期間Ｔ２において、クロック信号φ１は高レベル『Ｈ』でトランジスタ１１５はオンしており、高レベル『Ｈ』にプルアップされたノードＮ１のレベルは出力Ｑ（ＳＤ１）へ伝えられるが、次に動作するマルチプレクサセルが低レベル『Ｌ』を出力する場合（例えば、図４におけるマルチプレクサセル１１に高レベル『Ｈ』のパラレルデータＰＤ１が供給さて出力Ｑに低レベル『Ｌ』を伝える場合）には、高レベル『Ｈ』にプルアップされた出力Ｑ（ＳＤ１）のレベルは低レベル『Ｌ』に引き下げられる。ここで、ｐＭＯＳトランジスタ１１１および１１２は、小さいサイズのトランジスタとして構成され、例えば、トランジスタ１１１および１１２がオンしている状態で、次に動作するマルチプレクサセルが低レベル『Ｌ』を出力する場合でも、出力ノード（Ｑ）を瞬時に低レベル『Ｌ』に引き下げることができるようになっている。
【００４１】
このように、本第３実施例によれば、例えば、図３を参照して説明したマルチプレクサ回路と比較して、クロック信号ＣＬＫ０（φ０）による選択をナンド型にすることで出力ノードのプルアップパスに接続されているｎＭＯＳトランジスタをトランジスタ１１５だけとして一段削る（例えば、図３におけるトランジスタ１１１０，１１１１を削る）ことにより、高速動作が可能になる。
【００４２】
図１０は本発明のマルチプレクサセルの第４実施例を示す回路図である。
【００４３】
図１０に示されるように、本第４実施例のマルチプレクサセルは、ｐＭＯＳトランジスタ１１６，１１７、および、ｎＭＯＳトランジスタ１１３〜１１５を備えて構成される。ここで、ｎＭＯＳトランジスタ１１３〜１１５は、上述した第３実施例と同様に機能するものであり、また、ゲートに低電位電源電圧Ｖssが印加されたｐＭＯＳトランジスタ１１６は負荷素子として機能し、また、ゲートに低電位電源電圧Ｖssが印加されたｐＭＯＳトランジスタ１１７はプルアップ素子として機能する。
【００４４】
このように、本第４実施例によれば、例えば、図３を参照して説明したマルチプレクサ回路と比較して、クロック信号ＣＬＫ０による選択を行うトランジスタ１１４をデータ入力トランジスタ１１３の低電位電源線（Ｖss）側に配置することにより、出力ノードのプルアップパスに接続されているｎＭＯＳトランジスタをトランジスタ１１５だけとして一段削る（例えば、図３におけるトランジスタ１１１０，１１１１を削る）ことができ、より高速な動作が可能になる。
【００４５】
図１１は本発明のマルチプレクサセルの第５実施例を示す回路図であり、差動信号を扱うようになっている。
【００４６】
図１１に示されるように、本第５実施例のマルチプレクサセルは、ｐＭＯＳトランジスタ１２１，１２２、および、ｎＭＯＳトランジスタ１２３〜１２６を備えて構成される。ここで、ゲートに低電位電源電圧Ｖssが印加されたｐＭＯＳトランジスタ１２１および１２２は負荷素子として機能する。また、ｎＭＯＳトランジスタ１２３および１２４は差動対トランジスタであり、各ゲートに差動（相補）の入力デー夕Ｄ，ＤＸ（パラレルデータＰＤ，ＸＰＤ）が供給される。ここで、入力データＤＸおよびパラレルデータＰＤＸは、それぞれ入力データＤおよびパラレルデータＰＤの反転レベルの信号を示している。
【００４７】
トランジスタ１２５および１２６は、差動増幅部（トランジスタ１２１〜１２４）と低電位電源線（Ｖss）との間に設けられ、トランジスタ１２５のゲートにはクロックＣＬＫ０が供給され、また、トランジスタ１２６のゲートにはクロックＣＬＫ１が供給されている。なお、本第５実施例は、見方によれば、図６に示す第１実施例において、負荷１０１をトランジスタ１２１（１２２）で構成し、プルアップスイッチ１０５をトランジスタ１２２，１２４（１２１，１２３）で構成したものに相当する。
【００４８】
本第５実施例のマルチプレクサセルは、例えば、図４におけるマルチプレクサセル１０に適用した場合、クロック信号φ０（ＣＬＫ０）およびφ１（ＣＬＫ１）が共に高レベル『Ｈ』になると（図９における期間Ｔ１）、差動増幅部が活性化（パラレルデータＰＤ０，ＰＤ０Ｘを受け取る差動対トランジスタ１２３，１２４が動作）して、出力Ｑ，ＱＸ（ＳＤ０，ＳＤ０Ｘ）が確定する。ここで、トランジスタ１２３のゲートに供給される入力データＤ（パラレルデータＰＤ）が低レベル『Ｌ』だと出力（シリアルデータ）ＳＤ０は高レベル『Ｈ』になるが、このとき、入力データＤＸ（パラレルデータＰＤＸ）が高レベル『Ｈ』となりトランジスタ１２４がオンして、差動対トランジスタ１２３，１２４の直下のノード（ＰＮ）をプルアップする。
【００４９】
このように、本第５実施例によれば、出力ノードのプルアップパスに接続されているｎＭＯＳトランジスタ（例えば、図３におけるトランジスタ１１１０，１１２０；１１１１，１１２１）を削除して高速動作を行うことが可能である。また、本第５実施例によれば、見方によっては、入力データが供給されるｎＭＯＳトランジスタ１２３の直下のノード（ＰＮ）をトランジスタ１２２，１２４および１２１，１２３により相補にプルアップすることで高速動作が可能になる。
【００５０】
図１２は本発明のマルチプレクサセルの第６実施例を示す回路図である。
【００５１】
図１２と図１１との比較から明らかなように、本第６実施例のマルチプレクサセルでは、第５実施例における負荷素子（トランジスタ１２１，１２２）をクロスカップル接続したｐＭＯＳトランジスタ１２７および１２８により構成し、差動対トランジスタ１２３および１２４により駆動される出力ノード（Ｑ，ＱＸ）を相補にプルアップして相補関係を保ちながら高速な動作を可能とするようになっている。
【００５２】
図１３は本発明のマルチプレクサセルの第７実施例を示す回路図である。
【００５３】
本第７実施例のマルチプレクサセルは、上述した図１１の第５実施例および図１２の第６実施例におけるトランジスタ１２１，１２２および１２７，１２８を両方とも備えている。
【００５４】
ところで、上述した図１２の第６実施例のマルチプレクサセルは、例えば、トランジスタの製造ばらつき等があっても差動（相補）信号の補償を行うことができるが、その分、前述した図１１の第５実施例のマルチプレクサセルよりも動作速度が低下することになる。
【００５５】
本第７実施例のマルチプレクサセルは、上記の第５実施例と第６実施例の両方の長所を備えるようにしたものであり、差動対トランジスタ１２３および１２４により駆動される出力ノード（Ｑ，ＱＸ）を、ｐＭＯＳ負荷１２１，１２２によりプルアップすると共に、クロスカップル負荷１２７，１２８により相補にプルアップすることで、相補関係を保ちながら上述した第６実施例よりもドレイン負荷を低減することができる。すなわち、クロスカップル接続されるトランジスタ１２５および１２６のゲートは、それぞれ並列接続された２つのトランジスタ１２２，１２６および１２１，１２５のドレインに接続されるため、ドレイン負荷が低減されて、高速動作に寄与することになる。
【００５６】
図１４は本発明のマルチプレクサセルの第８実施例を示す回路図である。
【００５７】
図１４と図１１との比較から明らかなように、本第８実施例のマルチプレクサセルは、前述した第５実施例のマルチプレクサセルに対して、差動対トランジスタ１２３，１２４の直下のノード（ＰＮ）をプルアップするｐＭＯＳトランジスタ１３１，１３２を設けたものである。
【００５８】
トランジスタ１３１，１３２のゲートには、ｎＭＯＳトランジスタ１２５のゲートに供給されるクロック信号ＣＬＫ０が供給され、クロック信号ＣＬＫ０が低レベル『Ｌ』となってトランジスタ１２５がオフする期間、トランジスタ１３１，１３２がオンしてノードＰＮをプルアップするようになっている。ここで、プルアップ用のトランジスタが１３１，１３２と２つ設けられているのは、レイアウト上の回路の対称性を維持するためである。従って、例えば、レイアウト上、差動増幅部（トランジスタ１２１〜１２４）の中央部分にプルアップ用のトランジスタを配置することができれば、このプルアップ用のトランジスタを１つのトランジスタにより構成することもできる。
【００５９】
本第８実施例のマルチプレクサセルは、トランジスタ１２５がオフする期間、トランジスタ１３１，１３２がオンしてノードＰＮをプルアップすることにより、ノードＰＮの初期状態への遷移時間を短くして高速動作を可能にする。
【００６０】
図１５は本発明のマルチプレクサセルの第９実施例を示す回路図である。
【００６１】
図１５と図１４との比較から明らかなように、本第９実施例のマルチプレクサセルは、上述した第８実施例のマルチプレクサセルに対して、さらに、トランジスタ１２５および１２６の接続ノード（ＰＮ２）をプルアップするｐＭＯＳトランジスタ１３３，１３４を設けたものである。なお、ｐＭＯＳトランジスタ１３１，１３２は、第８実施例と同様に、差動対トランジスタ１２３，１２４の直下のノード（ＰＮ１）をプルアップする。また、これらトランジスタ１３１〜１３４の各ゲートには、トランジスタ１２５のゲートに供給するのと同じクロック信号ＣＬＫ０が供給されている。
【００６２】
本第９実施例のマルチプレクサセルは、前述した図７に示す第２実施例のマルチプレクサセルと同様に、プルアップ位置を２個所（複数個所）にすることにより、各ノード（ＰＮ１，ＰＮ２）の初期状態への遷移時間を短くして、より一層の高速動作を可能にする。
【００６３】
図１６は本発明のマルチプレクサセルの第１０実施例を示す回路図である。
【００６４】
図１６と図１４との比較から明らかなように、本第１０実施例のマルチプレクサセルは、前述した第８実施例のマルチプレクサセルにおいて、差動増幅部の負荷素子（ｐＭＯＳトランジスタ１２１，１２２）をクロスカップル接続したｐＭＯＳトランジスタ１２７および１２８により構成し、差動対トランジスタ１２３および１２４により駆動される出力ノード（Ｑ，ＱＸ）を相補にプルアップして相補関係を保ちながら高速な動作を可能とするものである。なお、トランジスタ１２５がオフする期間、トランジスタ１３１，１３２がオンしてノードＰＮをプルアップすることにより、ノードＰＮの初期状態への遷移時間を短くして高速動作を可能にするのは第８実施例と同様である。
【００６５】
図１７は本発明のマルチプレクサセルの第１１実施例を示す回路図である。
【００６６】
本第１１実施例のマルチプレクサセルは、前述した図１４の第８実施例と図１５の第９実施例との関係と同様に、図１６の第１０実施例のマルチプレクサセルに対して、さらに、トランジスタ１２５および１２６の接続ノード（ＰＮ２）をプルアップするｐＭＯＳトランジスタ１３３，１３４を設けたものである。なお、ｐＭＯＳトランジスタ１３１，１３２は、第１０実施例と同様に、差動対トランジスタ１２３，１２４の直下のノード（ＰＮ１）をプルアップする。また、これらトランジスタ１３１〜１３４の各ゲートには、トランジスタ１２５のゲートに供給するのと同じクロック信号ＣＬＫ０が供給されている。
【００６７】
本第１１実施例のマルチプレクサセルは、前述した図７に示す第２実施例（図１５に示す第９実施例）のマルチプレクサセルと同様に、プルアップ位置を２個所（複数個所）にすることにより、各ノード（ＰＮ１，ＰＮ２）の初期状態への遷移時間を短くして、より一層の高速動作を可能にする。
【００６８】
図１８は本発明のマルチプレクサセルの第１２実施例を示す回路図である。
【００６９】
本第１２実施例のマルチプレクサセルは、上述した図１４の第８実施例および図１６の第１０実施例におけるトランジスタ１２１，１２２および１２７，１２８を両方とも備えている。ここで、本第１２実施例のマルチプレクサセルにおける差動増幅部は、図１３を参照して説明した第７実施例と同様のものである。
【００７０】
すなわち、本第１２実施例のマルチプレクサセルは、差動対トランジスタ１２３および１２４により駆動される出力ノード（Ｑ，ＱＸ）を、ｐＭＯＳ負荷１２１，１２２によりプルアップすると共に、クロスカップル負荷１２７，１２８により相補にプルアップすることで、相補関係を保ちながら上述した第６実施例よりもドレイン負荷を低減することができる。
【００７１】
すなわち、クロスカップル接続されるトランジスタ１２５および１２６のゲートは、それぞれ並列接続された２つのトランジスタ１２２，１２６および１２１，１２５のドレインに接続されるため、ドレイン負荷が低減されて、高速動作に寄与することになる。なお、トランジスタ１２５がオフする期間、トランジスタ１３１，１３２がオンしてノードＰＮをプルアップすることにより、ノードＰＮの初期状態への遷移時間を短くして高速動作を可能にするのは前述した第８実施例および第１０実施例と同様である。
【００７２】
図１９は本発明のマルチプレクサセルの第１３実施例を示す回路図である。
【００７３】
本第１３実施例のマルチプレクサセルは、前述した図１４の第８実施例と図１５の第９実施例（図１６の第１０実施例と図１７の第１１実施例）との関係と同様に、図１８の第１２実施例のマルチプレクサセルに対して、さらに、トランジスタ１２５および１２６の接続ノード（ＰＮ２）をプルアップするｐＭＯＳトランジスタ１３３，１３４を設けたものである。なお、ｐＭＯＳトランジスタ１３１，１３２は、第１０実施例と同様に、差動対トランジスタ１２３，１２４の直下のノード（ＰＮ１）をプルアップする。また、これらトランジスタ１３１〜１３４の各ゲートには、トランジスタ１２５のゲートに供給するのと同じクロック信号ＣＬＫ０が供給されている。
【００７４】
本第１３実施例のマルチプレクサセルは、前述した図７に示す第２実施例（図１５に示す第９実施例および図１７に示す第１１実施例）のマルチプレクサセルと同様に、プルアップ位置を２個所（複数個所）にすることにより、各ノード（ＰＮ１，ＰＮ２）の初期状態への遷移時間を短くして、より一層の高速動作を可能にする。
【００７５】
図２０は本発明に係るマルチプレクサ回路の全体構成の他の例を示すブロック図である。
【００７６】
図２０に示すマルチプレクサ回路は、前述した図４のマルチプレクサ回路における各マルチプレクサ１０〜１３を差動（相補）の信号（パラレル入力データＰＤ０，ＰＤ０Ｘ〜ＰＤ３，ＰＤ３Ｘ、シリアル出力データＳＤ，ＳＤＸ）を扱えるものとして構成し、さらに、各マルチプレクサ１０〜１３の出力に２つのＮＡＮＤゲート２１，２２で構成したフリップフロップ（ラッチ）を設けてシリアル出力データＳＤ，ＳＤＸを保持するようにしたものである。
【００７７】
以上、説明したように、本発明の各実施例によれば、マルチプレクサセル内部のノードを直接プルアップするパスを導入することにより、マルチプレクサ回路の動作帯域を改善することができる。さらに、プルアップバスのｎＭＯＳトランジスタの段数を減らすことにより高速動作の点で優位であり、高速のマルチプレクサを実現することが可能になる。
【００７８】
（付記１）  パラレルデータが供給された複数のマルチプレクサセルを備え、前記パラレルデータをクロック信号に同期してシリアルデータに変換するマルチプレクサ回路であって、前記各マルチプレクサセルは、
第１の電源線と第２の電源線との間に直列に接続された第１の負荷並びに複数の第１電導型のトランジスタ、および、
前記隣接する第１電導型トランジスタの接続ノードを前記第１の電源線のレベルに向けて変化させるレベル変化手段を備えることを特徴とするマルチプレクサ回路。
【００７９】
（付記２）  付記１に記載のマルチプレクサ回路において、前記直列接続された第１の負荷と第１電導型のトランジスタとの接続ノードから前記各マルチプレクサセルの出力を取り出すことを特徴とするマルチプレクサ回路。
【００８０】
（付記３）  付記１に記載のマルチプレクサ回路において、前記レベル変化手段を、前記隣接する第１電導型トランジスタの接続ノードの異なる個所に複数設けたことを特徴とするマルチプレクサ回路。
【００８１】
（付記４）  付記１に記載のマルチプレクサ回路において、前記レベル変化手段を、前記第１の電源線に接続した少なくも１つの第２電導型のトランジスタで構成したことを特徴とするマルチプレクサ回路。
【００８２】
（付記５）  付記１に記載のマルチプレクサ回路において、前記第１の負荷を、第２電導型のトランジスタで構成したことを特徴とするレシーバ回路。
【００８３】
（付記６）  付記１に記載のマルチプレクサ回路において、前記レベル変化手段を、前記第１の電源線に接続した第２の負荷と該第２の負荷に直列接続した少なくも１つの第１電導型のトランジスタで構成したことを特徴とするマルチプレクサ回路。
【００８４】
（付記７）  付記６に記載のマルチプレクサ回路において、前記第２の負荷を、第２電導型のトランジスタで構成したことを特徴とするマルチプレクサ回路。
【００８５】
（付記８）  付記６に記載のマルチプレクサ回路において、前記第１および第２の負荷を、クロスカップル接続された第２電導型のトランジスタで構成したことを特徴とするマルチプレクサ回路。
【００８６】
（付記９）  付記６に記載のマルチプレクサ回路において、前記第１および第２の負荷を、クロスカップル接続された第２電導型のトランジスタ、および、クロスカップルしていない第２電導型のトランジスタを並列に設けて構成したことを特徴とするマルチプレクサ回路。
【００８７】
（付記１０）  付記６に記載のマルチプレクサ回路において、前記第１および第２の負荷を、それぞれ第２電導型のトランジスタで構成したことを特徴とするマルチプレクサ回路。
【００８８】
（付記１１）  付記１に記載のマルチプレクサ回路において、前記レベル変化手段は、レイアウト上の回路の対称性を維持するようになっていることを特徴とするマルチプレクサ回路。
【００８９】
（付記１２）  付記１１に記載のマルチプレクサ回路において、前記レベル変化手段を、前記第１の電源線に接続した２つの第２電導型のトランジスタで構成したことを特徴とするマルチプレクサ回路。
【００９０】
（付記１３）  付記１〜１２のいずれか１項に記載のマルチプレクサ回路において、前記各マルチプレクサセルは、差動の信号を処理する差動回路として構成されることを特徴とするマルチプレクサ回路。
【００９１】
（付記１４）  付記１〜１３のいずれか１項に記載のマルチプレクサ回路において、さらに、前記複数のマルチプレクサセルの出力に設けたラッチ手段を備えることを特徴とするマルチプレクサ回路。
【００９２】
（付記１５）  付記１〜１４のいずれか１項に記載のマルチプレクサ回路において、前記第１の電源線は高電位電源線であり、前記第２の電源線は低電位電源線であり、前記第１導電型トランジスタはｎＭＯＳトランジスタであることを特徴とするマルチプレクサ回路。
【００９３】
（付記１６）  付記１５に記載のマルチプレクサ回路において、前記第２導電型トランジスタはｐＭＯＳトランジスタであることを特徴とするマルチプレクサ回路。
【００９４】
（付記１７）  付記１〜１６のいずれか１項に記載のマルチプレクサ回路において、前記マルチプレクサセルは、四相クロックにより制御される４つのマルチプレクサセルであることを特徴とするマルチプレクサ回路。
【００９５】
【発明の効果】
以上、詳述したように、本発明によれば、パラレルデータをクロック信号に同期したシリアルデータに高速に変換することのできるマルチプレクサ回路を提供することができる。
【図面の簡単な説明】
【図１】従来のマルチプレクサ回路の一例を示す回路図である。
【図２】図１のマルチプレクサ回路の動作を説明するためのタイミング図である。
【図３】従来のマルチプレクサ回路の他の例を示す回路図である。
【図４】本発明に係るマルチプレクサ回路の全体構成の一例を示すブロック図である。
【図５】図４のマルチプレクサ回路の動作を説明するためのタイミング図である。
【図６】本発明に係るマルチプレクサ回路におけるマルチプレクサセルの第１実施例を示す回路図である。
【図７】本発明のマルチプレクサセルの第２実施例を示す回路図である。
【図８】本発明のマルチプレクサセルの第３実施例を示す回路図である。
【図９】図８のマルチプレクサセルの動作を説明するためのタイミング図である。
【図１０】本発明のマルチプレクサセルの第４実施例を示す回路図である。
【図１１】本発明のマルチプレクサセルの第５実施例を示す回路図である。
【図１２】本発明のマルチプレクサセルの第６実施例を示す回路図である。
【図１３】本発明のマルチプレクサセルの第７実施例を示す回路図である。
【図１４】本発明のマルチプレクサセルの第８実施例を示す回路図である。
【図１５】本発明のマルチプレクサセルの第９実施例を示す回路図である。
【図１６】本発明のマルチプレクサセルの第１０実施例を示す回路図である。
【図１７】本発明のマルチプレクサセルの第１１実施例を示す回路図である。
【図１８】本発明のマルチプレクサセルの第１２実施例を示す回路図である。
【図１９】本発明のマルチプレクサセルの第１３実施例を示す回路図である。
【図２０】本発明に係るマルチプレクサ回路の全体構成の他の例を示すブロック図である。
【符号の説明】
１００，１０〜１３…マルチプレクサセル
１０１…負荷
１０２…駆動用トランジスタ
１０３，１０４…データ確定用トランジスタ
１０５，１０６…プルアップスイッチ（プルアップ用トランジスタ）
ＰＤ０〜ＰＤ３…パラレルデータ
ＰＤ０，ＰＤ０Ｘ；〜ＰＤ３，ＰＤ３Ｘ…差動のパラレルデータ
ＳＤ…シリアルデータ
ＳＤ，ＳＤＸ…差動のシリアルデータ
Ｖdd…高電位電源線（高電位電源電圧）
Ｖss…低電位電源線（低電位電源電圧）
φ０〜φ３…四相クロック信号
【図１】
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【図２】
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【図３】
0003810298.tif 000004
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
0003810298.tif 000009
【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
0003810298.tif 000017
【図１７】
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【図１８】
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【図１９】
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【図２０】
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