(57)【特許請求の範囲】
【請求項１】
所定数の走査線を含む走査線群ごとにその走査線群を１つの走査線に変換することによって映像信号の走査線数を変換する走査線変換回路であって、
入力される映像信号にフィルタ係数を乗算する乗算手段と、
映像信号を記憶するラインメモリと、
前記ラインメモリの出力と前記乗算手段の出力とを加算する加算手段と、
前記乗算手段の出力および前記加算手段の出力のうちの一方を選択してラインメモリへ出力する選択手段と、
前記加算手段の出力が入力され、オンおよびオフに切り換え可能な出力スイッチとを備え、
前記乗算手段は、前記入力される映像信号の走査線ごとにフィルタ係数を切り換え、
前記選択手段は、各走査線群のうち最初の走査線が前記乗算手段に入力されているときに前記乗算手段の出力を選択して前記ラインメモリに与え、それ以外のタイミングでは前記加算手段の出力を選択して前記ラインメモリに与え、
前記出力スイッチは、各走査線群のうち最後の走査線が前記乗算手段に入力されているときにオンすることを特徴する走査線変換回路。
【請求項２】
前記乗算手段は、
入力される映像信号に第１のフィルタ係数を乗算して前記加算手段に出力する第１の乗算手段と、
入力される映像信号に第２のフィルタ係数を乗算して前記選択手段に出力する第２の乗算手段とで構成され、
前記第１の乗算手段および前記第２の乗算手段は、前記入力される映像信号の走査線ごとにそれぞれのフィルタ係数を切り換えることを特徴とする請求項１記載の走査線変換回路。
【請求項３】
前記乗算手段は、入力される映像信号の１画素あたりの時間を複数の時間に時分割し、分割された時間毎にフィルタ係数を設定し、複数のフィルタ係数が乗じられた映像信号を時分割に出力し、
前記ラインメモリは、前記乗算手段のフィルタ係数の切り換えと同期して映像信号の読み出しと書き込みとを切り換えることを特徴とする請求項１記載の走査線変換回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、映像信号の走査線数を変換する走査線変換回路に関するものである。
【０００２】
【従来の技術】
近年、テレビジョン放送のデジタル化が進められており、ＢＳ（放送衛星）デジタル放送においては、１０８０ｉ、４８０ｉ等の種々の映像フォーマットが採用されており、例えば、ＨＤ（デジタルハイビジョン）放送に用いられる１０８０ｉの映像信号の走査線数は５４０本である。一方、従来のアナログ放送に用いられるＮＴＳＣまたはＰＡＬ等の放送方式に基づく映像信号の走査線数は２６３本または３１３本である。
【０００３】
このように種々の走査線数を有する映像信号が混在して用いられ、例えば、従来のＮＴＳＣまたはＰＡＬ等の放送方式に対応したテレビジョンに走査線数の異なる映像信号による映像を表示するためには走査線数をＮＴＳＣまたはＰＡＬ等の放送方式に適合する本数に変換する必要があり、以下のような走査線変換回路が用いられている。
【０００４】
図１１は、従来の走査線変換回路の構成を示すブロック図である。図１１に示す走査線変換回路は、ラインメモリ１０１〜１０３、選択回路１０４〜１０６、係数器１０７〜１０９および加算器１１０を備える。
【０００５】
ラインメモリ１０１〜１０３には、走査線変換前の映像信号ＨＴが走査線ごとに順に入力され、例えば、走査線変換前の第１〜第３ラインの映像信号ｉ１〜ｉ３がそれぞれ入力され、各ラインメモリ１０１〜１０３は、記憶した第１〜第３ラインの映像信号ｉ１〜ｉ３を選択回路１０４〜１０６へ出力する。選択回路１０４〜１０６は、各ラインメモリ１０１〜１０３の出力を選択し、第１〜第３ラインの映像信号ｉ１〜ｉ３を係数器１０７〜１０９に出力する。
【０００６】
係数器１０７は、第１ラインの映像信号ｉ１にフィルタ係数ｋ１を乗算し、加算器１１０へ出力する。係数器１０８は、第２ラインの映像信号ｉ２にフィルタ係数ｋ２を乗算し、加算器１１０へ出力する。係数器１０９は、第３ラインの映像信号ｉ３にフィルタ係数ｋ２を乗算し、加算器１１０へ出力する。加算器１１０は、係数器１０７〜１０９の各出力を加算し、変換後の映像信号ＶＴとして、ｋ１・ｉ１＋ｋ２・ｉ２＋ｋ３・ｉ３が出力される。
【０００７】
このようにして、３タップのフィルタ演算が行われ、第１〜第３ラインの３本の走査線の映像信号ＨＴから１本の走査線の映像信号ＶＴが出力される。このような処理を繰り返し、映像信号ＨＴの走査線数の３分の１の走査線を有する映像信号ＶＴが作成される。
【０００８】
【発明が解決しようとする課題】
上記のように、従来の走査線変換回路では、ｎ分の１に走査線数を減少させる場合、変換前のｎ本の走査線の映像信号をｎ個のラインメモリに記憶させ、ｎ個のラインメモリの出力をｎ個の選択回路により選択し、ｎ個の係数器により各出力に各フィルタ係数を乗算するため、ｎ個のラインメモリ、選択回路および係数器が必要となり、回路構成が複雑になるとともに回路コストが増大する。
【０００９】
本発明の目的は、回路構成を簡略化して回路コストを低減することができる走査線変換回路を提供することである。
【００１０】
【課題を解決するための手段】
（１）第１の発明
第１の発明に係る走査線変換回路は、所定数の走査線を含む走査線群ごとにその走査線群を１つの走査線に変換することによって映像信号の走査線数を変換する走査線変換回路であって、入力される映像信号にフィルタ係数を乗算する乗算手段と、映像信号を記憶するラインメモリと、ラインメモリの出力と乗算手段の出力とを加算する加算手段と、乗算手段の出力および加算手段の出力のうちの一方を選択してラインメモリへ出力する選択手段と、加算手段の出力が入力され、オンおよびオフに切り換え可能な出力スイッチとを備え、乗算手段は、入力される映像信号の走査線ごとにフィルタ係数を切り換え、選択手段は、各走査線群のうち最初の走査線が乗算手段に入力されているときに乗算手段の出力を選択してラインメモリに与え、それ以外のタイミングでは加算手段の出力を選択してラインメモリに与え、出力スイッチは、各走査線群のうち最後の走査線が乗算手段に入力されているときにオンするものである。
【００１１】
本発明に係る走査線変換回路においては、乗算手段により、入力される映像信号にフィルタ係数を乗算する。各走査線群のうち最初の走査線が乗算手段に入力されているときには、選択手段により乗算手段の出力を選択してラインメモリに与える。したがって、第１ラインの映像信号ｉ１にフィルタ係数ｋ１を乗算してラインメモリにｋ１・ｉ１を記憶することができる。
【００１２】
また、乗算手段により、入力される映像信号の走査線ごとにフィルタ係数を切り換える。また、加算手段によりラインメモリの出力と乗算手段の出力とを加算する。上記以外のタイミングでは、選択手段により、加算手段の出力を選択してラインメモリに与える。したがって、第２ラインの映像信号ｉ２に他のフィルタ係数ｋ２を乗算した乗算手段の出力ｋ２・ｉ２とラインメモリの出力ｋ１・ｉ１とを加算してラインメモリにｋ１・ｉ１＋ｋ２・ｉ２を記憶することができる。
【００１３】
したがって、上記の処理を繰り返すことにより、ラインメモリにｋ１・ｉ１＋ｋ２・ｉ２＋…＋ｋ（ｎ−１）・ｉ（ｎ−１）を記憶させる。出力スイッチは、各走査線群のうち最後の走査線（第ｎラインの映像信号）が乗算手段に入力されているときにオンになるので、最終的に第ｎラインの映像信号ｉｎに他のフィルタ係数ｋｎを乗算した乗算手段の出力ｋｎ・ｉｎとラインメモリの出力ｋ１・ｉ１＋ｋ２・ｉ２＋…＋ｋ（ｎ−１）・ｉ（ｎ−１）とを加算して得られるｋ１・ｉ１＋ｋ２・ｉ２＋…＋ｋｎ・ｉｎが出力される。
【００１４】
このように、１つの乗算手段、１つのラインメモリおよび１つの選択手段を用いて、ｎ本の走査線の映像信号を１本の走査線の映像信号に変換することができるので、回路構成を簡略化して回路コストを低減することができる走査線変換回路を実現することができる。
【００１５】
（２）第２の発明
第２の発明に係る走査線変換回路は、第１の発明に係る走査線変換回路の構成において、乗算手段は、入力される映像信号に第１のフィルタ係数を乗算して加算手段に出力する第１の乗算手段と、入力される映像信号に第２のフィルタ係数を乗算して選択手段に出力する第２の乗算手段とで構成され、第１の乗算手段および第２の乗算手段は、入力される映像信号の走査線ごとにそれぞれのフィルタ係数を切り換えるものである。
【００１６】
この場合、第２の乗算手段により、入力される映像信号に第２のフィルタ係数を乗算して選択手段に出力する。したがって、第２の乗算手段により第１ラインの映像信号ｉ１にフィルタ係数ｋ１を乗算してラインメモリにｋ１・ｉ１を記憶することができる。
【００１７】
また、第１の乗算手段により、入力される映像信号に第１のフィルタ係数を乗算して加算手段に出力する。したがって、第２ラインの映像信号ｉ２に他のフィルタ係数ｋ２を乗算した第１の乗算手段の出力ｋ２・ｉ２とラインメモリの出力ｋ１・ｉ１とを加算してラインメモリにｋ１・ｉ１＋ｋ２・ｉ２を記憶することができる。したがって、上記の処理を繰り返すことにより、ラインメモリにｋ１・ｉ１＋ｋ２・ｉ２＋…＋ｋｎ・ｉｎを記憶させることができる。
【００１８】
また、第１の乗算手段および第２の乗算手段により、入力される映像信号の走査線ごとにそれぞれのフィルタ係数を切り換えるとともに、加算手段によりラインメモリの出力と入力される映像信号に第１のフィルタ係数を乗算した第１の乗算手段の出力とを加算し、同時に、入力される映像信号に第２のフィルタ係数を乗算した第２の乗算手段の出力を選択手段により選択してラインメモリに記憶させることができる。
【００１９】
したがって、第ｎ＋１ラインの映像信号ｉ（ｎ＋１）に他のフィルタ係数ｋ（ｎ＋１）を乗算した第１の乗算手段の出力ｋ（ｎ＋１）・ｉ（ｎ＋１）とラインメモリの出力ｋ１・ｉ１＋ｋ２・ｉ２＋…＋ｋｎ・ｉｎとを加算してｋ１・ｉ１＋ｋ２・ｉ２＋…＋ｋ（ｎ＋１）・ｉ（ｎ＋１）を得ることができるとともに、第ｎ＋１ラインの映像信号ｉ（ｎ＋１）に他のフィルタ係数ｋ１を乗算した第２の乗算手段の出力ｋ１・ｉ（ｎ＋１）をラインメモリに記憶させることができる。
【００２０】
この結果、第ｎ＋１ラインの映像信号ｉ（ｎ＋１）に異なるフィルタ係数ｋ（ｎ＋１），ｋ１を別個に乗算することができ、第ｎ＋１ラインの映像信号ｉ（ｎ＋１）を変換後の２本の走査線の映像信号の変換処理に用いることができる。したがって、走査線数をｎ分の１にする場合に、フィルタのタップ数を増加させ、ｎ＋１本の走査線の映像信号から１本の走査線の映像信号を作成することができる。
【００２１】
このように、２つの乗算手段、１つのラインメモリおよび１つの選択手段を用いて、走査線数をｎ分の１に変換する場合にタップ数を増加させてｎ＋１本の走査線の映像信号から１本の走査線の映像信号を作成することができるので、回路構成を簡略化して回路コストを低減することができるとともに、より高精細な映像信号を作成することができる。
【００２２】
（３）第３の発明
第３の発明に係る走査線変換回路は、第１の発明に係る走査線変換回路の構成において、乗算手段は、入力される映像信号の１画素あたりの時間を複数の時間に時分割し、分割された時間毎にフィルタ係数を設定し、複数のフィルタ係数が乗じられた映像信号を時分割に出力し、ラインメモリは、乗算手段のフィルタ係数の切り換えと同期して映像信号の読み出しと書き込みとを切り換えるものである。
【００２３】
この場合、入力される映像信号の１画素あたりの時間を複数の時間に時分割し、分割された時間毎にフィルタ係数を設定し、複数のフィルタ係数が乗じられた映像信号を時分割に出力することができるので、第ｎ＋１ラインの映像信号ｉ（ｎ＋１）に異なるフィルタ係数ｋ（ｎ＋１），ｋ１を時分割に乗算することができる。したがって、第２の発明と同様に、第ｎ＋１ラインの映像信号ｉ（ｎ＋１）を変換後の２本の走査線の映像信号の変換処理に用いることができるので、走査線数をｎ分の１にする場合に、フィルタのタップ数を増加させ、ｎ＋１本の走査線の映像信号から１本の走査線の映像信号を作成することができる。
【００２４】
したがって、１つの乗算手段、１つのラインメモリおよび１つの選択手段を用いて、走査線数をｎ分の１に変換する場合にタップ数を増加させてｎ＋１本の走査線の映像信号から１本の走査線の映像信号を作成することができるので、回路構成をより簡略化して回路コストをより低減することができるとともに、より高精細な映像信号を作成することができる。
【００２５】
【発明の実施の形態】
以下、本発明に係る走査線変換回路の一例としてデジタル放送受信装置に用いられる垂直処理回路について説明する。なお、本発明が適用される走査線変換回路はこの例に特に限定されず、映像信号の走査線数を減少させるものであれば他の走査線変換回路に同様に適用することができ、他の受信装置等にも同様に用いることができる。
【００２６】
図１は、本発明の一実施の形態による垂直処理回路を用いたデジタル放送受信装置の構成を示すブロック図である。
【００２７】
図１に示すデジタル放送受信装置は、チューナ部２、ＡＶ（オーディオ・ビデオ）デコーダ３、画像圧縮回路４およびＡＶ出力回路５，６を備える。画像圧縮回路４は、水平処理回路７および垂直処理回路８を含む。
【００２８】
チューナ部２は、デジタル放送、例えば、ＢＳ（衛星放送）デジタル放送によるＢＳ電波を受信するパラボラアンテナ等からなるアンテナ１から出力されるＢＳ−ＩＦ信号を受け、ＢＳ−ＩＦ信号から所望の伝送チャンネルを選択するとともに所定の復調処理等を行い、トランスポートストリームＴＳをＡＶデコーダ３へ出力する。
【００２９】
ＡＶデコーダ３は、入力されるトランスポートストリームＴＳをデコードしてデジタル映像信号ＶＳを画像圧縮回路４およびＡＶ出力回路５へ出力する。
【００３０】
ＡＶ出力回路５は、入力されるデジタル映像信号ＶＳがＨＤ放送等による高精細な映像信号の場合、主映像出力として、ＨＤ放送等による高精細なデジタル映像信号ＶＳを当該放送方式に対応するテレビジョン等の表示装置に表示可能な主映像信号ＨＤに変換してＨＤ放送等の放送方式に対応する表示装置等（図示省略）に出力する。
【００３１】
画像圧縮回路４は、入力されるデジタル映像信号ＶＳがＨＤ放送等による高精細な映像信号の場合、デジタル映像信号ＶＳを水平方向および垂直方向に圧縮してＮＴＳＣまたはＰＡＬ等の従来の放送方式に適合する水平画素数および走査線数を有する圧縮デジタル映像信号ＶＴをＡＶ出力回路６へ出力する。
【００３２】
ＡＶ出力回路６は、副映像出力として、圧縮デジタル映像信号ＶＴをＮＴＳＣまたはＰＡＬ等の従来の放送方式に対応するテレビジョン等の表示装置に表示可能な副映像信号ＳＤに変換してＮＴＳＣまたはＰＡＬ等の従来の放送方式に対応する表示装置等（図示省略）に出力する。
【００３３】
水平処理回路７は、ＨＤ放送等の放送方式に適合する高精細な主映像出力とＮＴＳＣまたはＰＡＬ等の従来の放送方式に適合する通常の解像度の副映像出力との１走査線内の画素数の比に応じてデジタル映像信号ＶＳを水平方向に圧縮処理し、水平方向に圧縮されたデジタル映像信号ＨＴを垂直処理回路８へ出力する。
【００３４】
垂直処理回路８は、水平方向に圧縮されたデジタル映像信号ＨＴを主映像出力と副映像出力との走査線数の比に応じて垂直方向に圧縮し、すなわち主映像出力用の走査線数を有するデジタル映像信号ＨＴを副映像出力用の走査線数を有するデジタル映像信号ＶＴに変換してＡＶ出力回路６へ出力する。
【００３５】
上記の構成により、図１に示すデジタル放送受信装置は、高精細出力が可能な主映像出力とＮＴＳＣまたはＰＡＬ等の従来の放送方式に基づく副映像出力とを有し、ＨＤ放送等による高精細な映像信号をＮＴＳＣまたはＰＡＬ等の従来の放送方式による映像信号に変換することができ、従来のＮＴＳＣまたはＰＡＬ等の放送方式に対応した表示装置等を用いてＨＤ放送等による映像を表示することができる。
【００３６】
本実施の形態では、チューナ部２およびＡＶデコーダ３が受信手段に相当し、画像圧縮回路４が圧縮手段に相当し、垂直処理回路８が走査線変換回路に相当する。
【００３７】
次に、図１に示す垂直処理回路８について詳細に説明する。図２は、図１に示す垂直処理回路８の構成を示すブロック図である。
【００３８】
図２に示す垂直処理回路は、係数器８１、加算器８２、選択回路８３、ラインメモリ８４、制御回路８５および出力スイッチ８６を含む。
【００３９】
係数器８１は、入力されるデジタル映像信号ＨＴに制御回路８５により設定されたフィルタ係数ｋを乗算し、乗算結果を加算器８２および選択回路８３に出力する。加算器８２は、係数器８１の出力とラインメモリ８４の出力とを加算し、加算結果を選択回路８３および出力スイッチ８６へ出力する。選択回路８３は、制御回路８５によりその選択動作が制御され、係数器８１の出力および加算器８２の出力のうちの一方をラインメモリ８４へ出力する。出力スイッチ８６は、制御回路８５によりその出力動作が制御され、所定のタイミングで加算器８２からの出力をデジタル映像信号ＶＴとして出力する。制御回路８５は、係数器８１のフィルタ係数ｋ、選択回路８３の選択動作および出力スイッチ８６の出力動作を入力されるデジタル映像信号ＨＴの走査線ごとに切り換える。
【００４０】
本実施の形態では、係数器８１が乗算手段に相当し、加算器８２が加算手段に相当し、選択回路８３が選択手段に相当し、制御回路８５が制御手段に相当する。
【００４１】
図３は、図２に示す垂直処理回路により実行される走査線変換処理の一例を示す模式図である。図３に示す走査線変換処理は、走査線の数を３分の１に圧縮する１／３圧縮処理であり、入力される３本の走査線の映像信号から１本の走査線の映像信号を作成する。
【００４２】
図３に示すように、図２に示す垂直処理回路では、第１ラインの映像信号ｉ１にフィルタ係数ｋ１を乗算した値と、第２ラインの映像信号ｉ２にフィルタ係数ｋ２を乗算した値と、第３ラインの映像信号ｉ３にフィルタ係数ｋ３を乗算した値とを加算し、変換後の第１ラインの映像信号ｏ１として出力する。以降同様に、第４〜第６ラインの映像信号ｉ４〜ｉ６から変換後の第２ラインの映像信号ｏ２が作成され、第７〜第９ラインの映像信号ｉ７〜ｉ９から変換後の第３ラインの映像信号ｏ３が作成される。すなわち、３本の走査線の入力映像信号に所定のフィルタ係数ｋ１〜ｋ３を乗算してフィルタ処理を行い、１本の走査線の出力映像信号が作成され、走査線数が３分の１に低減される。
【００４３】
図４は、図３に示す走査線変換処理における図２に示す垂直処理回路の具体的な動作を説明するためのブロック図である。
【００４４】
まず、開始ラインの処理として、図４の（ａ）に示すように、第１ラインの映像信号ｉ１が係数器８１に入力されると、制御回路８５は係数器８１のフィルタ係数をｋ１に切り換え、係数器８１は第１ラインの映像信号ｉ１にフィルタ係数ｋ１を乗算する。このとき、選択回路８３は制御回路８５により係数器８１側を選択するように制御され、係数器８１の出力がラインメモリ８４に一旦格納される。すなわち、ラインメモリ８４には、ｋ１・ｉ１が格納される。なお、この処理では、出力スイッチ８６は、制御回路８５により加算器８２の出力を出力しないように設定されており、出力スイッチ８６の出力はオフされている。
【００４５】
次に、継続ラインの処理として、図４の（ｂ）に示すように、第２ラインの映像信号ｉ２が係数器８１に入力されると、制御回路８５は係数器８１のフィルタ係数をｋ２に切り換え、係数器８１は第２ラインの映像信号ｉ２にフィルタ係数ｋ２を乗算して加算器８２へ出力する。ここで、図４の（ａ）に示す処理により、ラインメモリ８４にはｋ１・ｉ１が格納されており、加算器８２は、係数器８１から出力されるｋ２・ｉ２とラインメモリ８４から出力されるｋ１・ｉ１とを加算してラインメモリ８４に出力し、ラインメモリ８４はｋ１・ｉ１＋ｋ２・ｉ２を一旦格納する。なお、この処理では、出力スイッチ８６は、制御回路８５により加算器８２の出力を出力しないように設定されており、出力スイッチ８６の出力はオフされている。
【００４６】
図５は、図４の（ｂ）に示す継続ラインの処理における係数器８１およびラインメモリ８４の動作を説明するためのタイミングチャートである。
【００４７】
図５に示すように、所定のクロックに同期して入力データとして１本の走査線を構成する各画素ｐ０〜ｐ２，…が係数器８１へ２クロック周期ごとに順次入力され、１クロック遅延して乗算値ｋ・ｐ０〜ｋ・ｐ２，…が順次係数器８１から出力される。このとき、係数器８１の出力に同期してラインメモリ８４からデータｍ０〜ｍ２，…が１クロック期間に順次読み出され、残りの１クロック期間に加算器８２の出力ｋ・ｐ０＋ｍ０〜ｋ・ｐ２＋ｍ２，…が順次ラインメモリ８４に書き込まれる。このように、係数器８１の出力期間の前半でラインメモリ８４のデータが読み出され、後半でラインメモリ８４にデータが書き込まれることにより、ラインメモリ８４に対するデータの入出力が適切なタイミングで行われ、図４の（ｂ）に示す継続ラインの処理が実行される。
【００４８】
最後に、終了ラインの処理として、図４の（ｃ）に示すように、第３ラインの映像信号ｉ３が係数器８１に入力されると、制御回路８５は係数器８１のフィルタ係数をｋ３に切り換え、係数器８１は第３ラインの映像信号ｉ３にフィルタ係数ｋ３を乗算して加算器８２へ出力する。ここで、図４の（ｂ）に示す処理により、ラインメモリ８４にはｋ１・ｉ１＋ｋ２・ｉ２が格納されており、加算器８２は、係数器８１から出力されるｋ３・ｉ３とラインメモリから出力されるｋ１・ｉ１＋ｋ２・ｉ２とを加算する。このとき、出力スイッチ８６は、制御回路８５により制御され、加算器８２の出力ｋ１・ｉ１＋ｋ２・ｉ２＋ｋ３・ｉ３を変換後の第１ラインの映像信号ｏ１として出力する。
【００４９】
上記の処理により３タップのフィルタ処理が行われ、３本の走査線の映像信号から１本の走査線の映像信号が作成され、上記の処理を繰り返すことにより、１／３圧縮処理が行われる。
【００５０】
なお、上記の説明では、３本の走査線の映像信号から１本の走査線の映像信号を作成する場合について述べたが、図４の（ｂ）に示す処理を順次継続することにより、任意の本数の走査線の映像信号から１本の走査線の映像信号を作成することができる。したがって、例えば、１０８０ｉ（走査線数５４０本かつインタレース）、７２０ｐ（走査線数７２０本かつプログレッシブ）、４８０ｐ（走査線数４８０本かつプログレッシブ）および４８０ｉ（走査線２４０本かつインタレース）等の種々の映像を４８０ｉの映像に変換したり、表示画面の上下部分にレターボックスを配置して中間部分に走査線数が１８０本の映像を表示したりすることができる。
【００５１】
上記のように、本実施の形態では、１つの係数器８１、１つのラインメモリ８４および１つの選択回路８３等を用いて、ｎ本の走査線の映像信号を１本の走査線の映像信号に変換することができるので、回路構成を簡略化して回路コストを低減することができる走査線変換回路を実現することができる。
【００５２】
次に、図１に示す垂直処理回路８の他の実施の形態について説明する。図６は、図１に示す垂直処理回路８の他の実施の形態の構成を示すブロック図である。
【００５３】
図６に示す垂直処理回路と図２に示す垂直処理回路とで異なる点は、係数器８７が付加され、選択回路８３が係数器８７の出力および加算器８２の出力のうちの一方を選択する選択回路８３ａに変更され、制御回路８５が係数器８１，８７、選択回路８３ａおよび出力スイッチ８６を制御する制御回路８５ａに変更された点であり、その他の点は図２に示す垂直処理回路と同様であるので同一部分には同一符号を付し、以下詳細な説明を省略する。
【００５４】
図６に示すように、係数器８７は、水平処理回路７により水平方向の圧縮処理が行われたデジタル映像信号ＨＴが入力され、制御回路８５ａにより設定されたフィルタ係数ｋ'をデジタル映像信号ＨＴに乗算し、乗算結果を選択回路８３ａに出力する。選択回路８３ａは、制御回路８５ａによりその選択動作が制御され、係数器８７の出力および加算器８２の出力のうちの一方をラインメモリ８４へ出力する。制御回路８５ａは、係数器８１，８７のフィルタ係数ｋ，ｋ'、選択回路８３ａの選択動作および出力スイッチ８６の出力動作を入力されるデジタル映像信号ＨＴの走査線ごとに切り換える。
【００５５】
本実施の形態では、係数器８１が第１の乗算手段に相当し、係数器８７が第２の乗算手段に相当し、加算器８２が加算手段に相当し、選択回路８３ａが選択手段に相当し、制御回路８５ａが制御手段に相当する。
【００５６】
図７は、図６に示す垂直処理回路により実行される走査線変換処理の一例を示す模式図である。図７に示す走査線変換処理は、走査線の数を３分の１に圧縮する１／３圧縮処理であり、入力される４本の走査線の映像信号から１本の走査線の映像信号を作成する。
【００５７】
図７に示すように、図６に示す垂直処理回路では、第１ラインの映像信号ｉ１にフィルタ係数ｋ１を乗算した値と、第２ラインの映像信号ｉ２にフィルタ係数ｋ２を乗算した値と、第３ラインの映像信号ｉ３にフィルタ係数ｋ３を乗算した値と、第４ラインの映像信号ｉ４にフィルタ係数ｋ４を乗算した値とを加算し、変換後の第１ラインの映像信号ｏ１として出力する。以降同様に、第４〜第７ラインの映像信号ｉ４〜ｉ７から変換後の第２ラインの映像信号ｏ２が作成され、第７〜第１０ラインの映像信号ｉ７〜ｉ１０から変換後の第３ラインの映像信号ｏ３が作成される。
【００５８】
このように、入力される映像信号うちの３ｍ＋１ライン（ｍは正数）の映像信号が出力される映像信号の変換に使用される終了ラインとなるとともに、次に出力される映像信号の変換に使用される開始ラインとなり、４本の走査線の入力映像信号に所定のフィルタ係数ｋ１〜ｋ４を乗算してフィルタ処理を行い、１本の走査線の出力映像信号が作成され、走査線数が３分の１に低減される。
【００５９】
図８は、図７に示す走査線変換処理における図６に示す垂直処理回路の具体的な動作を説明するためのブロック図である。
【００６０】
まず、開始ラインの処理として、図８の（ａ）に示すように、第１ラインの映像信号ｉ１が係数器８７に入力されると、制御回路８５ａは係数器８７のフィルタ係数をｋ１に切り換え、係数器８７は第１ラインの映像信号ｉ１にフィルタ係数ｋ７を乗算する。このとき、選択回路８３ａは制御回路８５ａにより係数器８７側を選択するように制御され、係数器８７の出力がラインメモリ８４に一旦格納される。すなわち、ラインメモリ８４には、ｋ１・ｉ１が格納される。なお、この処理では、出力スイッチ８６は、制御回路８５ａにより加算器８２の出力を出力しないように設定されており、出力スイッチ８６の出力はオフされている。
【００６１】
次に、継続ラインの処理として、図８の（ｂ）に示すように、第２ラインの映像信号ｉ２が係数器８１に入力されると、制御回路８５ａは係数器８１のフィルタ係数をｋ２に切り換え、係数器８１は第２ラインの映像信号ｉ２にフィルタ係数ｋ２を乗算して加算器８２へ出力する。ここで、図８の（ａ）に示す処理により、ラインメモリ８４にはｋ１・ｉ１が格納されており、加算器８２は、係数器８１から出力されるｋ２・ｉ２とラインメモリから出力されるｋ１・ｉ１とを加算してラインメモリ８４に出力し、ラインメモリ８４はｋ１・ｉ１＋ｋ２・ｉ２を一旦格納する。なお、この処理では、出力スイッチ８６は、制御回路８５ａにより加算器８２の出力を出力しないように設定されており、出力スイッチ８６の出力はオフされている。
【００６２】
次に、上記の継続ラインの処理が第３ラインの映像信号ｉ３に対して行われ、係数器８１により第３ラインの映像信号ｉ３にフィルタ係数ｋ３が乗算され、最終的に、ラインメモリ８４にｋ１・ｉ１＋ｋ２・ｉ２＋ｋ３・ｉ３が格納される。
【００６３】
次に、終了ラインおよび開始ラインの処理として、図８の（ｃ）に示すように、第４ラインの映像信号ｉ４が係数器８１，８７に入力されると、制御回路８５ａは係数器８１のフィルタ係数をｋ４に切り換えるとともに、係数器８７のフィルタ係数をｋ１に切り換え、係数器８１は第４ラインの映像信号ｉ４にフィルタ係数ｋ４を乗算して加算器８２へ出力し、係数器８７は第４ラインの映像信号ｉ４にフィルタ係数ｋ１を乗算して選択回路８３ａへ出力する。
【００６４】
ここで、図８の（ｂ）に示す処理により、ラインメモリ８４にはｋ１・ｉ１＋ｋ２・ｉ２＋ｋ３・ｉ３が格納されており、加算器８２は、係数器８１から出力されるｋ４・ｉ４とラインメモリ８４から出力されるｋ１・ｉ１＋ｋ２・ｉ２＋ｋ３・ｉ３とを加算する。このとき、出力スイッチ８６は、制御回路８５ａにより制御され、加算器８２の出力ｋ１・ｉ１＋ｋ２・ｉ２＋ｋ３・ｉ３＋ｋ４・ｉ４を変換後の第１ラインの映像信号ｏ１として出力する。
【００６５】
一方、選択回路８３ａは制御回路８５ａにより係数器８７側を選択するように制御され、係数器８７の出力がラインメモリ８４に一旦格納される。すなわち、ラインメモリ８４には、ｋ１・ｉ４が格納される。
【００６６】
次に、第５および第６ラインの映像信号ｉ５，ｉ６に対して図８の（ｂ）に示す処理が実行され、第７ラインの映像信号ｉ７に対して図８の（ｃ）に示す処理が実行され、第４ないし第７ラインの映像信号ｉ４〜ｉ７から変換後の第２ラインの映像信号ｏ２が作成される。
【００６７】
上記の処理が繰り返され、表示画面の下端の最終ラインの一つ前のラインの映像信号ｉｘ−１に対して図８の（ｂ）に示す処理が行われた後、最後に、最終ラインの処理として、図８の（ｄ）に示すように、最終ラインの映像信号ｉｘが係数器８１に入力されると、制御回路８５ａは係数器８１のフィルタ係数をｋ４に切り換え、係数器８１は最終ラインの映像信号ｉｘにフィルタ係数ｋ４を乗算して加算器８２へ出力する。ここで、図８の（ｂ）に示す処理により、ラインメモリ８４にはｋ１・ｉｘ−３＋ｋ２・ｉｘ−２＋ｋ３・ｉｘ−１が格納されており、加算器８２は、係数器８１から出力されるｋ４・ｉｘとラインメモリから出力されるｋ１・ｉｘ−３＋ｋ２・ｉｘ−２＋ｋ３・ｉｘ−１とを加算する。このとき、出力スイッチ８６は、制御回路８５により制御され、加算器８２の出力ｋ１・ｉｘ−３＋ｋ２・ｉｘ−２＋ｋ３・ｉｘ−１＋ｋ４・ｉｘを変換後の最終ラインの映像信号ｏｙとして出力する。
【００６８】
上記の処理により４タップのフィルタ処理が行われ、４本の走査線の映像信号から１本の走査線の映像信号が作成され、上記の処理を繰り返すことにより、１／３圧縮処理が行われる。なお、上記の説明では、４本の走査線の映像信号から１本の走査線の映像信号を作成する場合について述べたが、図８の（ｂ）に示す処理を順次継続することにより、任意の本数の走査線の映像信号から１本の走査線の映像信号を作成することができる。
【００６９】
上記のように、本実施の形態では、２つの係数器８１，８７、１つのラインメモリ８４および１つの選択回路８３ａ等を用いて、１／ｎ圧縮処理を行う場合に、ｎ＋１本の走査線の映像信号を１本の走査線の映像信号に変換することができるので、回路構成を簡略化して回路コストを低減することができる走査線変換回路を実現することができる。
【００７０】
また、本実施の形態では、１／ｎ圧縮処理を行う場合に、ｎ＋１本の走査線の映像信号から１本の走査線の映像信号を作成しているので、フィルタのタップ数を増加させることができる。したがって、フィルタのカットオフ周波数におけるフィルタ特性の傾きをより急峻にし、フィルタ特性をより向上することができるので、より高精細な映像信号に変換することができ、変換後の映像をより細かい部分まで判別することができる。例えば、黒白の縞模様を表示する場合、縞として判別できる限界をより細くすることができ、より高精細な映像を得ることができる。
【００７１】
次に、図１に示す垂直処理回路８のさらに他の実施の形態について説明する。図９は、図１に示す垂直処理回路８のさらに他の実施の形態の構成を示すブロック図である。
【００７２】
図９に示す垂直処理回路と図２に示す垂直処理回路とで異なる点は、制御回路８５ｂの制御により係数器８１ａのフィルタ係数を時分割に切り換える係数設定回路８８が付加された点であり、その他の点は図２に示す垂直処理回路と同様であるので同一部分には同一符号を付し、以下詳細な説明を省略する。
【００７３】
図９に示すように、係数設定回路８８は、制御回路８５ｂに制御され、係数器８１ａのフィルタ係数を第１のフィルタ係数ｋと第２のフィルタ係数ｋ'とに時分割に切り換える。
【００７４】
本実施の形態では、係数器８１ａが乗算手段に相当し、加算器８２が加算手段に相当し、選択回路８３が選択手段に相当し、制御回路８５ｂおよび係数設定回路８８が制御手段に相当する。
【００７５】
図９に示す垂直処理回路でも、図７に示す走査線変換処理を実行することができ、具体的には、以下のように動作する。
【００７６】
まず、制御回路８５ｂは、係数設定回路８８を制御し、係数設定回路８８は、係数器８１ａのフィルタ係数を第１のフィルタ係数ｋに切り換え、図４の（ａ）および（ｂ）に示す開始ラインの処理および継続ライン処理と同様の処理が第１〜第３ラインの映像信号ｉ１〜ｉ３に対してそれぞれ実行され、ラインメモリ８４にｋ１・ｉ１＋ｋ２・ｉ２＋ｋ３・ｉ３が一旦格納される。
【００７７】
次に、制御回路８５ｂは、係数設定回路８８を制御し、係数設定回路８８は、係数器８１ａのフィルタ係数を第１のフィルタ係数ｋと第２のフィルタ係数ｋ'とに時分割に切り換え、第４ラインの映像信号ｉ４に対して図８の（ｃ）に示す終了ラインおよび開始ラインの処理と実質的に同じ処理が以下のようにして行われる。
【００７８】
まず、図８の（ｃ）に示す終了ラインおよび開始ラインの処理と同様に、第４ラインの映像信号ｉ４が係数器８１ａに入力されると、制御回路８５ｂは係数器８１ａのフィルタ係数を第１のフィルタ係数ｋ４に切り換え、係数器８１ａは第４ラインの映像信号ｉ４に第１のフィルタ係数ｋ４を乗算して加算器８２へ出力する。このとき、図４の（ｂ）に示す処理により、ラインメモリ８４にはｋ１・ｉ１＋ｋ２・ｉ２＋ｋ３・ｉ３が格納されており、加算器８２は、係数器８１ａから出力されるｋ４・ｉ４とラインメモリから出力されるｋ１・ｉ１＋ｋ２・ｉ２＋ｋ３・ｉ３とを加算する。このとき、出力スイッチ８６は、制御回路８５ｂにより制御され、加算器８２の出力ｋ１・ｉ１＋ｋ２・ｉ２＋ｋ３・ｉ３＋ｋ４・ｉ４を変換後の第１ラインの映像信号ｏ１として出力する。
【００７９】
また、制御回路８５ｂは係数器８１ａのフィルタ係数を第１のフィルタ係数ｋ４に切り換えた後にさらに第２のフィルタ係数ｋ１に切り換え、係数器８１ａは第４ラインの映像信号ｉ４に第２のフィルタ係数ｋ１を乗算して選択回路８３へ出力する。選択回路８３は制御回路８５ｂにより係数器８１ａ側を選択するように制御され、係数器８１ａの出力がラインメモリ８４に一旦格納される。すなわち、ラインメモリ８４には、ｋ１・ｉ４が格納される。
【００８０】
図１０は、図８の（ｃ）に示す終了ラインおよび開始ラインの処理における係数器８１ａ、ラインメモリ８４および出力スイッチ８６の動作を説明するためのタイミングチャートである。
【００８１】
図１０に示すように、所定のクロックに同期して入力データとして第４ラインの映像信号ｉ４を構成する各画素ｐ０〜ｐ２，…が係数器８１ａへ２クロック周期ごとに順次入力される。このとき、係数器８１ａのフィルタ係数がクロックに同期して第１のフィルタ係数ｋと第２のフィルタ係数ｋ'とに時分割に切り換えられる。したがって、１クロック遅延して乗算値ｋ・ｐ０，ｋ'・ｐ０，ｋ・ｐ１，ｋ'・ｐ１，ｋ・ｐ１，ｋ'・ｐ２，…がクロックに同期して順次係数器８１ａから出力される。
【００８２】
このとき、係数器８１ａの第１のフィルタ係数ｋの乗算出力に同期してラインメモリ８４からデータｍ０〜ｍ２，…が１クロック期間に順次読み出され、係数器８１ａの第２のフィルタ係数ｋ'の乗算出力ｋ'・ｐ０，ｋ'・ｐ１，ｋ'・ｐ２，…が選択回路８３により選択され、残りの１クロック期間に順次ラインメモリ８４に書き込まれる。一方、係数器８１ａの第１のフィルタ係数ｋの乗算出力ｋ・ｐ０，ｋ・ｐ１，ｋ・ｐ２，…とラインメモリ８４の読み出しデータｍ０〜ｍ２，…とが加算器８２により順次加算され、加算器８２の出力ｋ・ｐ０＋ｍ０，ｋ・ｐ１＋ｍ１，…が出力スイッチ８６から２クロック周期ごとに順次出力される。
【００８３】
このように、係数器８１ａの第１のフィルタ係数ｋと第２のフィルタ係数ｋ'との切り換え、ラインメモリ８４のデータの読み出しおよび書き込み等が適切なタイミングで行われ、図８の（ｃ）に示す終了ラインおよび開始ラインの処理が実質的に実行される。
【００８４】
次に、制御回路８５ｂは、係数設定回路８８を制御し、係数設定回路８８は、係数器８１ａのフィルタ係数を第１のフィルタ係数ｋに切り換え、第５および第６ラインの映像信号ｉ５，ｉ６に対して図４の（ｂ）に示す処理が実行される。
【００８５】
次に、制御回路８５ｂは、係数設定回路８８を制御し、係数設定回路８８は、係数器８１ａのフィルタ係数を第１のフィルタ係数ｋと第２のフィルタ係数ｋ'とに時分割に切り換え、第７ラインの映像信号ｉ７に対して図８の（ｃ）に示す処理が実行され、第４ないし第７ラインの映像信号ｉ４〜ｉ７から変換後の第２ラインの映像信号ｏ２が作成される。
【００８６】
上記の処理が繰り返され、最終ラインの一つ前のラインの映像信号ｉｘ−１に対して図４の（ｂ）に示す処理が行われた後、制御回路８５ｂは、係数設定回路８８を制御し、係数設定回路８８は、係数器８１ａのフィルタ係数を第１のフィルタ係数ｋに切り換え、図８の（ｄ）に示す最終ラインの処理が実行される。
【００８７】
上記のように、本実施の形態では、１つの係数器８１ａ、１つのラインメモリ８４および１つの選択回路８３等を用いて、１／ｎ圧縮処理を行う場合に、ｎ＋１本の走査線の映像信号を１本の走査線の映像信号に変換することができるので、図６に示す垂直処理回路と同様の効果を得ることができるとともに、回路構成をより簡略化して回路コストをより低減することができる走査線変換回路を実現することができる。
【００８８】
【発明の効果】
本発明によれば、１つの乗算手段、１つのラインメモリおよび１つの選択手段を用いて、ｎ本の走査線の映像信号を１本の走査線の映像信号に変換することができるので、回路構成を簡略化して回路コストを低減することができる走査線変換回路を実現することができる。
【図面の簡単な説明】
【図１】本発明の一実施の形態による垂直処理回路を用いたデジタル放送受信装置の構成を示すブロック図
【図２】図１に示す垂直処理回路の構成を示すブロック図
【図３】図２に示す垂直処理回路により実行される走査線変換処理の一例を示す模式図
【図４】図３に示す走査線変換処理における図２に示す垂直処理回路の具体的な動作を説明するためのブロック図
【図５】図４に示す継続ラインの処理における係数器およびラインメモリの動作を説明するためのタイミングチャート
【図６】図１に示す垂直処理回路の他の実施の形態の構成を示すブロック図
【図７】図６に示す垂直処理回路により実行される走査線変換処理の一例を示す模式図
【図８】図７に示す走査線変換処理における図６に示す垂直処理回路の具体的な動作を説明するためのブロック図
【図９】図１に示す垂直処理回路のさらに他の実施の形態の構成を示すブロック図
【図１０】図８に示す終了ラインおよび開始ラインの処理における係数器、ラインメモリおよび出力スイッチの動作を説明するためのタイミングチャート
【図１１】従来の走査線変換回路の構成を示すブロック図
【符号の説明】
１  アンテナ
２  チューナ部
３  ＡＶデコーダ
４  画像圧縮回路
５，６  ＡＶ出力回路
７  水平処理回路
８  垂直処理回路
８１，８１ａ，８７  係数器
８２  加算器
８３，８３ａ  選択回路
８４  ラインメモリ
８５，８５ａ，８５ｂ  制御回路
８６  出力スイッチ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
0003745589.tif 000009
【図９】
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【図１０】
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【図１１】
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