(57)【特許請求の範囲】
【請求項１】
半導体基板の一部にスイッチングトランジスタを形成する工程と、
上記スイッチングトランジスタの上方にビット線を形成する工程と、
上記ビット線の上方にＡｌを主成分とする金属からなる上層配線を形成する工程と、
上記上層配線を覆う層間絶縁膜を形成し、形成した層間絶縁膜に上記スイッチングトランジスタの基板拡散層と電気的に接続するための容量蓄積部コンタクトを形成する工程と、
上記層間絶縁膜上の、上記容量蓄積部コンタクトと重なる位置に、容量蓄積電極と、強誘電体物質からなる容量絶縁膜と、プレート電極とを順次形成することにより、容量蓄積部を形成する工程とを含み、
上記容量蓄積部の上方には配線を形成しないことを特徴とする半導体記憶装置の製造方法。
【請求項２】
請求項１記載の半導体記憶装置の製造方法において、
容量蓄積部の形成工程を上記上層配線の下地を平坦化する高温熱処理工程の後に行うことを特徴とする半導体記憶装置の製造方法。
【請求項３】
請求項１又は２に記載の半導体記憶装置の製造方法において、
上記容量蓄積部の形成工程は、Ｐｔ、強誘電体物質、ＴｉＮを順次堆積する工程であることを特徴とする半導体記憶装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置及びその製造方法に係り、特に、半導体記憶装置のうちＤＲＡＭに関する。
【０００２】
【従来の技術】
近年、半導体記憶装置では限られたチップ面積内における高密度化を実現するため、スイッチングトランジスタの上方に容量蓄積部を形成してメモリセルの平面面積を縮小して素子の高密度化を図っている。メモリセルには、ビット線を容量蓄積部の上方に形成するビット線上置き型セルと、ビット線を容量蓄積部の下方に形成するビット線下置き型セルとがある。
【０００３】
以下図面を参照しながら、上記従来の半導体記憶装置の例について説明する。
【０００４】
図２０及び図２１は、それぞれ従来のビット線下置き型セル構造の半導体記憶装置の構造を示す断面図及び平面図である。各図において、１はＰ型半導体基板、２はＰ型半導体基板１の一部に形成されたドレイン３およびソース４からなる基板拡散層、５は隣接する基板拡散層２を電気的に分離する素子分離領域、６はワード線、７はゲート酸化膜であり、ワード線６のうちゲート酸化膜７上にある部分がゲート８である。ドレイン３，ソース４及びゲート８により、スイッチングトランジスタ９が形成されている。１０はＢＰＳＧ（Ｂ，Ｐ添加ＳｉＯ2 ）よりなる１層目層間絶縁膜、１１はドレイン３上に形成されたビット線コンタクト、１２はｎ+ ポリシリコンおよびＷＳｉ2.7 からなるビット線であり、ビット線コンタクト１１を介してドレイン３に電気的に接続されている。１３はＢＰＳＧからなる２層目層間絶縁膜、１８はソース４上に形成された容量蓄積部コンタクト、２０はｎ+ ポリシリコンからなる容量蓄積電極であり容量蓄積部コンタクト１８を介してソース４に電気的に接続されている。２１はＳｉＯ2 とＳｉ3 Ｎ4 の多層膜からなる容量絶縁膜、２２はｎ+ ポリシリコンからなるプレート電極であり、容量蓄積電極２０、容量絶縁膜２１及びプレート電極２２により容量蓄積部２３が形成されている。また、１５はＢＰＳＧからなる３層目層間絶縁膜、１４はＴｉ，ＴｉＮ，ＡｌＳｉＣｕ（Ｓｉ，Ｃｕ添加Ａｌ）の多層膜からなる１層目上層配線、１７はＴＥＯＳ（テトラエトキシシランより合成されたＳｉＯ2 ）からなる４層目層間絶縁膜、１６はＴｉ，ＴｉＮ，ＡｌＳｉＣｕの多層膜からなる２層目上層配線である。
【０００５】
また、図２２は従来のビット線上置き型の半導体記憶装置の構造を示す平面図であって、各部の構造は上記図２０及び図２１と同一の符号で示されている。
【０００６】
【発明が解決しようとする課題】
ここで、容量蓄積部２３を有する半導体記憶装置において、上記のような構成では、下記のような問題があった。
【０００７】
第１に、周辺回路領域には容量蓄積部２３がないので１層目上層配線１４と２層目上層配線１６の下地の高さがメモリセル領域と大きく異なることになり、そのため、フォトリソ工程で１層目上層配線１４と２層目上層配線１６をメモリセル領域と周辺回路領域に同時にパターンニングする際に、フォーカスの余裕度が減少するという問題点を有していた。
【０００８】
第２に、容量蓄積部２３を形成する工程の後に、１層目上層配線１４の下地を平坦化する為の高温熱処理工程が存在するため、容量蓄積部２３の容量絶縁膜２１には、高温熱処理で誘電特性が変化するＴａＯx のような高誘電体膜や、ＰＺＴ（Ｐｂ（Ｚｒx Ｔｉ1-x ）Ｏ3 ）のような強誘電体膜は使用できないという問題点を有していた。
【０００９】
第３に、図２２に示すビット線上置き型セル構造の半導体記憶装置では、容量蓄積電極２０上方のビット線１２と容量蓄積電極２０下方のスイッチングトランジスタ９のドレイン３とのビット線コンタクト１１が、容量蓄積電極２０と同じ層に存在するため、容量蓄積電極２０の面積がビット線コンタクト１１の占める面積だけ小さくなり、図２１に示すビット線下置き型セルと比較して容量蓄積部の容量が小さくなる。一方、ビット線下置き型セル構造の半導体記憶装置では、ビット線１２−ドレイン３間のビット線コンタクト１１はビット線１２の下方に、容量蓄積電極２０−ソース４間の容量蓄積部コンタクト１８はビット線１２の横に位置しなければならないため、ドレイン３とソース４がワード線６に対して非対称な配置となる。このため、対称な配置をとるビット線上置き型セルと比較して基板拡散層２の面積が図２１に示す余分箇所３０だけ増加して、ビット線上置き型セルと比較して単位セルの面積が大きくなり、集積度の向上を妨げているという問題点があった。
【００１０】
一方、容量蓄積部の容量の増大を図る手段として、例えば特開平２−１３７３６３号公報に開示されるごとく、層間絶縁膜を挟んで上下２箇所の容量蓄積部を形成することにより、半導体記憶装置の面積を増大させることなく記憶容量の増大を図るものがあるが、このように上下２層に亘る容量蓄積部を設けると、上層配線に至る厚みが増大するので、上述のように、フォトリソグラフィー工程におけるフォーカスの余裕度の減少を招くことになる。
【００１１】
本発明は斯かる点に鑑みてなされたものであり、その目的は、半導体記憶装置及びその製造方法において、１層目上層配線および２層目上層配線を形成する際にフォトリソグラフィー工程でのフォーカスの余裕度を大きくすること、容量絶縁膜に高温熱処理に弱いＴａＯx のような高誘電体膜やＰＺＴのような強誘電体膜の使用を可能とすること、及びビット線下置き型セルと同様に容量蓄積部の面積を大きくしかもビット線上置き型セルと同様に単位セルあたりの基板拡散層の面積を小さくすることにある。
【００１２】
本発明の半導体記憶装置の製造方法は、半導体基板の一部にスイッチングトランジスタを形成する工程と、スイッチングトランジスタの上方にビット線を形成する工程と、ビット線の上方にＡｌを主成分とする金属からなる上層配線を形成する工程と、上層配線を覆う層間絶縁膜を形成し、形成した層間絶縁膜にスイッチングトランジスタの基板拡散層と電気的に接続するための容量蓄積部コンタクトを形成する工程と、層間絶縁膜上の、容量蓄積部コンタクトと重なる位置に、容量蓄積電極と、強誘電体物質からなる容量絶縁膜と、プレート電極とを順次形成することにより、容量蓄積部を形成する工程とを含み、容量蓄積部の上方には配線を形成しないことを特徴とする。
【００１３】
この方法により、半導体基板のメモリセル領域の容量蓄積部が上層配線の上方に形成されるので、その後、メモリセル領域と周辺回路領域とで上層配線を形成する際の下地の高さは等しくなり、フォトリソグラフィー工程で上層配線をメモリセル領域と周辺回路領域に同時にパターンニングする際のフォーカス余裕度が向上するとともに、容量蓄積部の面積を大きくすることが可能になる。
【００１４】
容量蓄積部の形成工程を上記上層配線の下地を平坦化する高温熱処理工程の後に行うことにより、容量蓄積部の形成工程が上層配線の下地を平坦化する高温熱処理工程の後になるため、容量蓄積部の容量絶縁膜が強誘電体膜で構成されていても、熱処理による絶縁機能の劣化を招くことがなく、優れた電荷保持特性が得られることになる。
【００２１】
【発明の実施形態】
以下、本発明の実施形態の半導体記憶装置について、図面を参照しながら説明する。
【００２２】
まず、第１実施形態について説明する。図１は、第１実施形態における半導体記憶装置の構成を示す平面図であり、図２は図１のＡ−Ａ線断面図である。上述の従来例を示す図中の構成要素と同符号のものは同一の構成要素を示し、上記従来の半導体記憶装置と基本的な構造は同じである。すなわち、Ｐ型半導体基板１の一部に設けられたスイッチングトランジスタ９の構成は上記従来のものと同様であり、その上方に１層目上層配線１４および２層目上層配線１６が、各層間絶縁膜１３，１５を介して形成されている。ただし、１９はＮＳＧ（ＣＶＤ形成ＳｉＯ2 ）などの低温形成絶縁膜からなる側壁保護膜であり、３層目層間絶縁膜１５はＴＥＯＳより形成されている。
【００２３】
ここで、本発明の特徴として、容量蓄積電極２０はｎ+ ポリシリコン、Ｔａ、Ｐｔからなり、２層目上層配線１６の上方に形成されており、２層目上層配線１６上の容量蓄積電極２０とスイッチングトランジスタ９のソース４とは、容量蓄積部コンタクト１８を介して接続されている。また、容量絶縁膜２１は、強誘電体物質であるＰＺＴにより形成されている。
【００２４】
次に、この第１実施形態に係る半導体記憶装置の製造方法について、図３を参照しながら説明する。
【００２５】
まず、同図（ａ）に示すように、従来法により、Ｐ型半導体基板１上に、ドレイン３およびソース４からなる基板拡散層２、基板拡散層２を電気的に分離する素子分離領域５、ワード線６、ドレイン３とソース４の間にゲート絶縁膜７及びゲート８を形成し、ドレイン３，ソース４，ゲート８からなるスイッチングトランジスタ９を形成する。
【００２６】
次に、同図（ｂ）に示すように１層目層間絶縁膜１０として常圧ＣＶＤでＢＰＳＧを約４００ｎｍ堆積する。次にフォト及びウエットエッチングでドレイン３上にビット線コンタクト１１を形成した後、約９００度、約６０分の熱処理を行ない、１層目層間絶縁膜１０を平坦化する。次に、減圧ＣＶＤにてポリシリコンを約９０ｎｍ堆積し、砒素をエネルギー約８０ＫｅＶで１ｃｍ２ あたり約１×１０１５個注入し、スパッタ法でＷＳｉ２．７  を約２００ｎｍ堆積した後、フォトにてレジストパターンを形成し、ＲＩＥ（反応性イオンエッチング）にてＷＳｉ２．７  およびポリシリコンをエッチングして、ドレイン３の上にビット線１２を形成する。次に、常圧ＣＶＤでＮＳＧを約２５０ｎｍ、ＢＰＳＧを約４５０ｎｍ堆積して２層目層間絶縁膜１３を形成し、約９００度、約３０分の熱処理にて２層目層間絶縁膜１３を平坦化する。
【００２７】
次に、同図（ｃ）に示すように、スパッタ法にてＴｉを約２５ｎｍ、ＴｉＮを約１００ｎｍ、ＡｌＳｉＣｕを約７００ｎｍ、ＴｉＮを約３５ｎｍ堆積した後、フォトにてレジストパターンを形成し、ＲＩＥにてＴｉ，ＴｉＮ，ＡｌＳｉＣｕの多層膜をエッチングして１層目上層配線１４を形成する。次に減圧ＣＶＤでＴＥＯＳを約５００ｎｍ堆積し、Ａｒスパッタ法にてＴＥＯＳを約１００ｎｍエッチバックし、さらにＴＥＯＳを約１６００ｎｍ堆積して、３層目層間絶縁膜１５を形成する。次にレジストを約８００ｎｍ堆積し、フォトにて１層目上層配線１４の反転パターンを形成し、さらにレジストを約１５００ｎｍ堆積する。次にＴＥＯＳを約８００ｎｍ残してレジストとＴＥＯＳをエッチバックし、３層目層間絶縁膜１５を平坦化する。次にスパッタ法にてＴｉを約２５ｎｍ、ＡｌＳｉＣｕを約８００ｎｍ、ＴｉＮを約３５ｎｍ堆積した後、フォトにてレジストパターンを形成し、ＲＩＥにてＴｉ，ＴｉＮ，ＡｌＳｉＣｕの多層膜をエッチングして２層目上層配線１６を形成する。次に減圧ＣＶＤでＴＥＯＳを約５００ｎｍ堆積し、Ａｒスパッタ法にてＴＥＯＳを約１００ｎｍエッチバックし、さらにＴＥＯＳを約１６００ｎｍ堆積して、４層目層間絶縁膜１７を形成する。次にレジストを約８００ｎｍ堆積し、フォトにて２層目上層配線１６の反転パターンを形成し、さらにレジストを約１５００ｎｍ堆積する。次にＴＥＯＳを約８００ｎｍ残してレジストとＴＥＯＳをエッチバックし、４層目層間絶縁膜１７を平坦化する。
【００２８】
次に、同図（ｄ）に示すように、ソース４の上方位置にレジストパターンを形成し、最初にＣＨＦ3 ，Ｏ2 ，Ｎ2 のガスにて、４層目層間絶縁膜１７であるＴＥＯＳをエッチングする。次にガスをＳｉＣｌ4 ，Ｃｌ2 ，ＣＨＣｌ3 ，Ｎ2 に変更して、２層目上層配線１６であるＴｉ，ＴｉＮ，ＡｌＳｉＣｕをエッチングする。最後にガスをＣＨＦ3 ，Ｏ2 に変更して３層目層間絶縁膜１５であるＴＥＯＳ、２層目層間絶縁膜１３であるＢＰＳＧとＮＳＧ、１層目層間絶縁膜１０であるＢＰＳＧをエッチングして容量蓄積部コンタクト１８を形成する。次に減圧ＣＶＤにてＮＳＧを約１００ｎｍ堆積した後、ＣＨＦ3 ，Ｏ2 のガスでＲＩＥによりこのＮＳＧをエッチバックして、容量蓄積部コンタクト１８の側壁に側壁保護膜１９を形成する。
【００２９】
次に、同図（ｅ）に示すように、減圧ＣＶＤによりリンドープポリシリコンを約３００ｎｍ堆積し、ＲＩＥでこのリンドープポリシリコンをエッチバックして、容量蓄積部コンタクト１８内部にリンドープポリシリコンを埋め込む。次にスパッタ法にてＴａを５０ｎｍ、Ｐｔを５０ｎｍ堆積した後、フォトにてレジストパターンを形成し、ＲＩＥにてＰｔ，Ｔａをエッチングして容量蓄積電極２０を形成する。次にスパッタ法にてＰＺＴを約１００ｎｍ堆積し、容量絶縁膜２１を形成する。最後にスパッタ法にてＴｉＮを約１００ｎｍ堆積してプレート電極２２を形成する。
【００３０】
以上のように、上記第１実施形態によれば、Ｐ型半導体基板１の一部にスイッチングトランジスタ９と、スイッチングトランジスタ９の上方に１層目上層配線１４および２層目上層配線１６を形成し、この２層目上層配線１６の上方に容量蓄積電極２０とを形成している。すなわち、メモリセル領域の容量蓄積部２３が１層目上層配線１４と２層目上層配線１６の上方に位置することで、メモリセル領域と周辺回路領域とで１層目上層配線１４及び２層目上層配線１６を形成する際の下地の高さは等しくなり、フォトリソグラフィー工程で１層目上層配線１４及び２層目上層配線１６をメモリセル領域と周辺回路領域に同時にパターンニングする際に、フォーカス余裕度が向上する。
【００３１】
また、容量蓄積電極２０が上層配線１４，１６の上方に位置するため、上述のビット線下置き型セル構造と同様に、容量蓄積電極２０の面積を大きくすることができる。
【００３２】
なお、２層目上層配線１６の上方の容量蓄積部コンタクト１８は、上記第１実施形態のごとく上層配線１４，１６を貫通して形成する必要はなく、配置を工夫すれば上層配線１４，１６と干渉することなく形成することも可能であるが、特に、容量蓄積部コンタクト１８を２層目上層配線１６を貫通して形成することにより、容量蓄積部コンタクト１８と２層目上層配線１６の平面的な配置の自由度が向上する。
【００３３】
さらに、容量蓄積部２３の形成工程は１層目上層配線１４の下地を平坦化する高温熱処理工程の後になるため、容量蓄積部２３の容量絶縁膜２１を構成する材料として、高温熱処理で誘電特性が劣化するＴａＯx のような高誘電体膜やＰＺＴのような強誘電体膜を使用することが可能となる。
【００３４】
なお、上記第１実施形態において、１層目上層配線１４と２層目上層配線１６はＴｉ，ＴｉＮ，ＡｌＳｉＣｕの多層膜としたが、１層目上層配線１４と２層目上層配線はＴｉ，ＴｉＮ，Ｗの多層膜、またはＴｉ，ＴｉＮ，ＷＳｉ2.7 の多層膜としてもよい。また容量蓄積電極２０はリンドープポリシリコン，Ｔａ，Ｐｔの多層膜、容量絶縁膜２１はＰＺＴ、プレート電極２２はＴｉＮとしたが、容量蓄積電極２０はリンドープポリシリコン、容量絶縁膜２１はＳｉＯ2 とＴａＯx の多層膜、プレート電極２２はＷとするか、または容量蓄積電極２０はリンドープポリシリコン、容量絶縁膜２１はＳｉＯ2 とＳｉ3 Ｎ4 の多層膜、プレート電極２２はリンドープポリシリコンとしてもよい。
【００３５】
なお、上記第１実施形態において、容量蓄積部コンタクト１８をビット線１２を貫通した構造とすることができる。図４は、上記第１実施形態の変形例を示すものである。この変形例においても、容量蓄積部コンタクト１８内部においてソース４および容量蓄積電極２０と、上層配線１４，１６及びビット線１２とは側壁保護膜１９で電気的に分離されるため、後述の第２実施形態と同様に、容量蓄積部コンタクト１８をビット線１２に重ねて形成し、ドレイン３とソース４をワード線６に対して対称に配置することができる。
【００３６】
特に、この変形例では、上記第１実施形態と比較して、ビット線上置き型セル構造と同様に単位セルあたりの基板拡散層の面積を縮小することができ、記憶素子のより一層の高密度化を図り得る利点がある。
【００３７】
次に、第２実施形態について説明する。
【００３８】
図５は、第２実施形態における半導体記憶装置の構成を示す平面図、図６は図５のＢ−Ｂ線断面図である。上記図１及び図２中の構成要素と同符号のものは同一の構成要素を示す。
【００３９】
本第２実施形態では、スイッチングトランジスタ９の上方にビット線１２が設けられ、該ビット線１２の上方に容量蓄積電極２０が設けられているとともに、容量蓄積電極２０とスイッチングトランジスタ９のソース４とを接続する容量蓄積部コンタクト１８がビット線１２を貫通して形成されている。さらに、容量蓄積部コンタクト１８の側壁部には、ＨＴＯ（高温形成シリコン酸化膜）とＨＴＯ堆積時にタングステンシリサイドの異常酸化を防止するためのＮＳＧからなる絶縁膜である側壁保護膜１９が形成されている。
【００４０】
なお、図示しないが、上記第１実施形態で示した各上層配線１４，１６は、プレート電極２２の上方に層間絶縁膜を介して形成されている。
【００４１】
ここで、第２実施形態に係る半導体記憶装置の製造方法について、図７を参照しながら説明する。
【００４２】
まず、同図（ａ）に示すように、従来法により、Ｐ型半導体基板１上にドレイン３およびソース４からなる基板拡散層２、基板拡散層２を電気的に分離する素子分離領域５を形成し、ドレイン３とソース４の間を通りドレイン３とソース４方向から垂直にワード線６およびゲート８を形成して、ドレイン３、ソース４、ゲート８からなるスイッチングトランジスタ９を形成する。
【００４３】
次に、同図（ｂ）に示すように１層目層間絶縁膜１０として常圧ＣＶＤでＢＰＳＧを約４００ｎｍ堆積して後、フォトおよびウエットエッチングによってドレイン３上にビット線コンタクト１１を形成する。そして、約９００度、約６０分の熱処理にて１層目層間絶縁膜１０を平坦化して後、減圧ＣＶＤにてポリシリコンを約９０ｎｍ堆積し、砒素をエネルギー約８０ＫｅＶで１ｃｍ2 あたり約１×１０15個注入し、スパッタ法でタングステンシリサイドを約２００ｎｍ堆積した後、フォトにてレジストパターンを形成し、ＲＩＥにてタングステンシリサイドおよびポリシリコンをエッチングしてドレイン３およびソース４の上にドレイン３からソース４方向に平行にビット線１２を形成する。
【００４４】
次に、同図（ｃ）に示すように、常圧ＣＶＤでＮＳＧを約２５０ｎｍ、ＢＰＳＧを約４５０ｎｍ堆積して２層目層間絶縁膜１３を形成し、約９００度、約３０分の熱処理にて２層目層間絶縁膜１３を平坦化する。そしてソース４の上にレジストパターンを形成し、レジストパターンをマスクとして２層目層間絶縁膜１３であるＢＰＳＧをＣＨＦ3 のガスでエッチングしてビット線１２であるタングステンシリサイドを露出させて後、エッチングガスをＨＢr 、ＨＣｌ、ＳＦ6 に変更してタングステンシリサイドおよびポリシリコンをエッチングし、最後に１層目層間絶縁膜１０であるＢＰＳＧをＣＨＦ3 のガスでエッチングして容量蓄積部コンタクト１８を形成する。
【００４５】
次に、同図（ｄ）に示すように、常圧ＣＶＤにてＮＳＧを約１００ｎｍ、ＨＴＯを約１５０ｎｍ堆積した後、ＣＨＦ3 のガスでＲＩＥによりＨＴＯとＮＳＧをエッチバックして容量蓄積部コンタクト１８の側壁部に側壁保護膜１９を形成する。
【００４６】
次に、同図（ｅ）に示すように、減圧ＣＶＤによりリンドープポリシリコンを約５００ｎｍ堆積させ、フォトにてレジストパターンを形成し、レジストパターンをマスクにしてＲＩＥでリンドープポリシリコンをエッチングして容量蓄積電極２０を形成する。次に減圧ＣＶＤにて窒化膜を約８．５ｎｍ堆積し、約８５０度、約２０分の熱酸化にて容量絶縁膜２１を形成する。最後に、減圧ＣＶＤにてリンドープポリシリコンを約２５０ｎｍ堆積してプレート電極２２を形成する。
【００４７】
以上のように、この第２実施形態によれば、Ｐ型半導体基板１の一部に設けられたスイッチングトランジスタ９と、スイッチングトランジスタ９の上方に設けられたビット線１２と、ビット線１２の上方に設けられた容量蓄積電極２０とを備えた半導体記憶装置において、容量蓄積電極２０とスイッチングトランジスタ９のソース４との容量蓄積部コンタクト１８をビット線１２を貫通して形成し、さらに容量蓄積部コンタクト１８の側壁部に、絶縁膜のＨＴＯとＨＴＯ堆積時にタングステンシリサイドの異常酸化を防止するためのＮＳＧからなる側壁保護膜１９が形成されることにより、容量蓄積部コンタクト１８内部においてソース４および容量蓄積電極２０とビット線１２とは側壁保護膜１９で電気的に分離されるため、容量蓄積部コンタクト１８をビット線１２に重ねて形成し、ドレイン３とソース４をワード線６に対して対称に配置することができる。
【００４８】
このため、ビット線上置き型セル構造と同様に単位セルあたりの基板拡散層の面積の縮小が図れ、記憶素子のより一層の高密度化を図ることができる。また、容量蓄積電極２０がビット線１２の上方に位置するため、容量蓄積電極２０の面積を大きくすることができる。具体的に、基板拡散層および単位セルの面積は、従来例のビット線下置き型セルではそれぞれ１．８６３７５μｍ2 および４．４８μｍ2 であったが、上記第２実施形態では従来例のビット線上置き型セルと同じ１．６６μｍ2 および４．２７μｍ2 となる。また、容量蓄積電極２０の面積は、従来例のビット線上置き型セルでは１．８９μｍ2 であったが、上記第２実施形態ではビット線下置き型セルと同じ２．４３μｍ2 となり、ビット線上置き型セルおよびビット線下置き型セルのそれぞれの長所を発揮することができる。
【００４９】
次に、第３実施形態について説明する。図８は第３実施形態における半導体記憶装置の構成を示す平面図であり、図９は図８のＣ−Ｃ断面図、図１０は図８のＤ−Ｄ断面図である。上記第１，第２実施形態の各図中の構成要素と同符号のものは同一の構成要素を示す。
【００５０】
すなわち、上記第２実施形態と基本的には略同様の構造であるが、本第３実施形態では、容量蓄積部コンタクト１８がビット線１２と交差する部位において、容量蓄積部コンタクト１８の一部のみをビット線１２を貫通して設け、残部はビット線１２の外側を通過するようになされている。
【００５１】
ここで、第３実施形態に係る半導体記憶装置の製造方法について、図１１を参照しながら説明する。
【００５２】
まず、同図（ａ），（ｂ）に示すように、上記第２実施形態（図７）と同様にして、ドレイン３およびソース４からなる基板拡散層２、基板拡散層２を電気的に分離する素子分離領域５、ワード線６、ゲート絶縁膜７、ゲート８を形成し、ドレイン３、ソース４、ゲート８からなるスイッチングトランジスタ９を形成した後、１層目層間絶縁膜１０、ビット線コンタクト１１、ビット線１２及び２層目層間絶縁膜１３を形成する。
【００５３】
次に、同図（ｃ）に示すように、ソース４の上方位置で、かつその中心位置がビット線１２の平面上の中心線上からオフセットして一部がビット線１２の上方位置から外れるようにレジストパターンを形成し、最初にＣＨＦ3 ，Ｏ2 ，Ｎ2 のガスにて、２層目層間絶縁膜１３であるＢＰＳＧとＮＳＧをエッチングして、ビット線１２であるＷＳｉ2.7 を露出させ、次にエッチングガスをＨＢr ，ＨＣｌ，ＳＦ6 に変更しＷＳｉ2.7 およびポリシリコンをエッチングし、最後に１層目層間絶縁膜１０であるＢＰＳＧをＣＨＦ3 ，Ｏ2 のガスでエッチングし、容量蓄積部コンタクト１８を形成する。
【００５４】
次に、同図（ｄ），（ｅ）に示すように、上記第２実施形態（図７）と同様にして、側壁保護膜１９、容量蓄積電極２０、容量絶縁膜２１及びプレート電極２２を形成する。
【００５５】
上記第３実施形態では、容量蓄積部コンタクト１８の一部をビット線１２を貫通して設け、残りの部分をビット線１２を貫通せずに設けることにより、ビット線１２が非常に薄い側壁保護膜１９を介して容量蓄積部コンタクト１８と隣接する面積が減少する為（図１０参照）、上記第２実施形態に比べ、容量蓄積電極２０に対するビット線容量つまり寄生容量を減少させることができる。
【００５６】
なお、図は省略するが、上記第３実施形態と同様に、上記第１実施形態における上層配線１４，１６上に容量蓄積電極２０を設けたものについても、容量蓄積部コンタクト１８を上層配線１４，１６を貫通させ、かつ容量蓄積部コンタクト１８がビット線１２と交差する部位において、容量蓄積部コンタクト１８の一部のみがビット線１２を貫通し、残部がビット線の外側を通過する構造とすることができる。その場合、上記第３実施形態と同様に、容量蓄積電極２０に対するビット線容量を減少させることができる利点がある。
【００５７】
次に、第４実施形態について説明する。図１２は本発明の第４実施形態における半導体記憶装置の構成を示す平面図であり、図１３は図１２のＥ−Ｅ線断面図、図１４は図１２のＦ−Ｆ線断面図である。上記第１〜第３実施形態における各図中の構成要素と同符号のものは同一の構成要素を示す。これらの各図において、上記各図で示されなかった２５はＨＴＯからなるエッチングストッパー、２６はソース４上に形成されたｎ+ ポリシリコンからなる引き出し電極である。
【００５８】
すなわち、本第４実施形態では、容量蓄積部コンタクト１８が設けられる基板拡散層２の上にエッチングストッパー２５を介して引き出し電極２６が形成され、容量蓄積部コンタクト１８はこの引き出し電極２６を介して基板拡散層２に接続されている。
【００５９】
ここで、第４実施形態に係る半導体記憶装置の製造方法について図１５を参照しながら説明する。
【００６０】
まず、同図（ａ）に示すように、上記各実施形態と同様にして、Ｐ型半導体基板１上に、ドレイン３およびソース４からなる基板拡散層２、基板拡散層２を電気的に分離する素子分離領域５、ワード線６、ゲート絶縁膜７、ゲート８を形成し、ドレイン３、ソース４、ゲート８からなるスイッチングトランジスタ９を形成する。
【００６１】
次に、同図（ｂ）に示すように、減圧ＣＶＤにてＨＴＯを約１００ｎｍ堆積してエッチングストッパー２５を形成する。次にフォトにてソース４上にレジストパターンを形成し、ＣＨＦ3 ，Ｏ2 のガスにてソース４上のＨＴＯをエッチングする。次に減圧ＣＶＤによりリンドープポリシリコンを約１５０ｎｍ堆積し、フォトにてレジストパターンを形成し、レジストパターンをマスクとしてＨＣｌ，ＨＢｒ，Ｏ2 のガスにてリンドープポリシリコンをエッチングして引き出し電極２６を形成する。
【００６２】
次に、同図（ｃ）に示すように、上記第３実施形態と同様にして、１層目層間絶縁膜１０、ビット線コンタクト１１、ビット線１２及び２層目層間絶縁膜１３を形成する。
【００６３】
次に、同図（ｄ）に示すように、引き出し電極２６上で、かつその中心位置がビット線１２の平面上の中心線上からオフセットして一部がビット線１２の上方位置から外れるようにレジストパターンを形成し、最初にＣＨＦ2 ，Ｏ2 ，Ｎ2 のガスにて、２層目層間絶縁膜１３であるＢＰＳＧとＮＳＧをエッチングして、ビット線１２であるＷＳｉ2.7 を露出させ、次にエッチングガスをＨＢr ，ＨＣｌ，ＳＦ6 に変更しＷＳｉ2.7 およびポリシリコンをエッチングし、最後に１層目層間絶縁膜１０であるＢＰＳＧをＣＨＦ3 ，Ｏ2 のガスでエッチングし、容量蓄積部コンタクト１８を形成する。
【００６４】
次に、同図（ｅ），（ｆ）に示すように、上記第３実施形態と同様にして、側壁保護膜１９、容量蓄積電極２０、容量絶縁膜２１及びプレート電極２２を形成する。
【００６５】
上記第４実施形態では、少なくとも容量蓄積部コンタクト１８が接続される基板拡散層２の上に引き出し電極２６を設けることにより、容量蓄積部コンタクト１８は基板拡散層２よりも面積が大きい引き出し電極２６上に形成すればよくなる為、容量蓄積部コンタクト１８の平面上の中心をビット線１２の平面上の中心線上から大きくずらし（図１４参照）、ビット線１２が容量蓄積部コンタクト１８に隣接する面積を減少させ、容量蓄積電極２０との間のビット線容量を減少させることができるとともに、容量蓄積部コンタクト１８を形成するための目標が拡大して、容量蓄積部２３と基板拡散層２との接続がより確実となり、製造の容易化を図ることができる。
【００６６】
なお、上記第１実施形態のごとく、上層配線１４，１６の上に容量蓄積電極２０を設けたものについても、基板拡散層２の上に引き出し電極２６を設け、この引き出し電極２６に容量蓄積部コンタクト１８を接続することにより、容量蓄積部コンタクト１８を形成するための目標が拡大して、容量蓄積部２３と基板拡散層２との接続がより確実となり、製造の容易化を図ることができる利点がある。
【００６７】
次に、第５実施形態について説明する。
【００６８】
図１６は第５実施形態における半導体記憶装置の構成を示す平面図であり、図１７は図１６のＧ−Ｇ線断面図、図１８は図１６のＨ−Ｈ線断面図である。これらの各図においても、上記第１〜第４実施形態の各図中の構成要素と同符号のものは同一の構成要素を示す。これらの各図において、２７はＳｉＯ2 とＳｉ3 Ｎ4 からなる下層容量絶縁膜、２８はリンドープポリシリコンからなる下層プレート電極であり、２９は上記引き出し電極２６，下層容量絶縁膜２７及び下層プレート電極２８により形成される下層容量蓄積部である。つまり、引き出し電極２６の上に下層容量絶縁膜２７と下層プレート電極２８が設けられ、容量蓄積部コンタクト１８は下層プレート電極２８と下層容量絶縁膜２７を貫通して設けられていて、上記各実施形態と同様の引き出し電極２０，容量絶縁膜２１，プレート電極２２により構成される容量蓄積部２３に加えて、下層容量蓄積部２９が設けられた構造となっている。
【００６９】
ここで、第５実施形態に係る半導体記憶装置の製造方法について、図１９を参照しながら説明する。
【００７０】
まず、同図（ａ）に示すように、上記各実施形態と同様にして、Ｐ型半導体基板１上に、ドレイン３およびソース４からなる基板拡散層２、基板拡散層２を電気的に分離する素子分離領域５、ワード線６、ゲート絶縁膜７、ゲート８を形成し、ドレイン３、ソース４、ゲート８からなるスイッチングトランジスタ９を形成する。
【００７１】
次に、同図（ｂ）に示すように、減圧ＣＶＤにてＨＴＯを約１００ｎｍ堆積してエッチングストッパー２５を形成する。次にフォトにてソース４上にレジストパターンを形成し、ＣＨＦ3 ，Ｏ2 のガスにてソース４上のＨＴＯをエッチングする。次に減圧ＣＶＤによりリンドープポリシリコンを約１５０ｎｍ堆積し、フォトにてレジストパターンを形成し、レジストパターンをマスクとしてＨＣｌ，ＨＢｒ，Ｏ2 のガスにてリンドープポリシリコンをエッチングして引き出し電極２６を形成する。次に減圧ＣＶＤにて窒化膜を約８．５ｎｍ堆積し、約８５０℃、約２０分の熱酸化にて下層容量絶縁膜２７を形成する。最後に減圧ＣＶＤにてリンドープポリシリコンを約２５０ｎｍ堆積し、フォトにてドレイン２０上にレジストパターンを形成し、レジストパターンをマスクとしてＨＣｌ，ＨＢｒ，Ｏ2 のガスにてドレイン２０上のリンドープポリシリコンをエッチングして下層プレート電極２８を形成する。
【００７２】
次に、同図（ｃ）に示すように、上記第４実施形態と同様にして、１層目層間絶縁膜１０、ビット線コンタクト１１、ビット線１２及び２層目層間絶縁膜１３を形成する。
【００７３】
次に同図（ｄ）に示すように、引き出し電極２６上で、かつその中心位置がビット線１２の平面上の中心線上から外れた位置で、その一部はビット線１２の上方以外の位置になる位置にレジストパターンを形成し、最初にＣＨＦ3 ，Ｏ2 ，Ｎ2 のガスにて、２層目層間絶縁膜１３であるＢＰＳＧとＮＳＧをエッチングして、ビット線１２であるＷＳｉ2.7 を露出させ、次にエッチングガスをＨＢr ，ＨＣｌ，ＳＦ6 に変更しＷＳｉ2.7 およびポリシリコンをエッチングし、次に１層目層間絶縁膜１０であるＢＰＳＧをＣＨＦ3 ，Ｏ2 のガスでエッチングして下層プレート電極２８であるリンドープポリシリコンを露出させ、最後にエッチングガスをＨＣｌ，ＨＢｒ，Ｏ2 に変更して、下層プレート電極２８であるリンドープポリシリコン、下層容量絶縁膜２７であるＳｉＯ2 ，Ｓｉ3 Ｎ4 、引き出し電極２６であるリンドープポリシリコンの一部をエッチングして容量蓄積部コンタクト１８を形成する。
【００７４】
次に、同図（ｅ），（ｆ）に示すように、上記第４実施形態と同様にして、容量蓄積部コンタクト１８の側壁保護膜１９、容量蓄積電極２０、容量絶縁膜２１及びプレート電極２２を形成する。
【００７５】
上記第５実施形態によれば、引き出し電極２６の上に下層容量絶縁膜２７と下層プレート電極２８を設け、容量蓄積部コンタクト１８を下層プレート電極２８と下層容量絶縁膜２７を貫通して設けることにより、引き出し電極２６、下層容量絶縁膜２７、下層プレート電極２８より下層容量蓄積部２９が形成されて、従来の容量蓄積電極２０に加えて引き出し電極２６も容量蓄積部として機能するため、従来より記憶容量が増大する。
【００７６】
なお、上記第１実施形態のごとく、上層配線１４，１６の上に容量蓄積電極２０を設けたものについても、基板拡散層２の上に引き出し電極２６を設け、さらにこの引き出し電極２６の上に下層容量絶縁膜２７及び下層プレート電極２８を設けて、容量蓄積部コンタクト１８を下層プレート電極２８と下層容量絶縁膜２７を貫通して設けることにより、容量蓄積部コンタクト１８を下層接続させて、製造の容易化を図りながら、引き出し電極２６をも容量蓄積部として機能させて記憶容量の増大を図ることができる利点がある。
【００７７】
【発明の効果】
以上説明したように、本発明によれば、半導体記憶装置の製造方法として、半導体基板の一部にスイッチングトランジスタを形成する工程と、スイッチングトランジスタの上方に上層配線を形成する工程とを設けるとともに、上層配線の上方に容量蓄積部を形成するようにしたので、フォトリソグラフィー工程で、下地の高さが等しい状態で上層配線をメモリセル領域と周辺回路領域に同時にパターンニングすることができ、よって、大きなフォーカス余裕度で、面積の大きい容量蓄積部を形成することができる。
【図面の簡単な説明】
【図１】第１実施形態に係る半導体記憶装置の構成を示す平面図である。
【図２】図１のＡ−Ａ線断面図である。
【図３】第１実施形態に係る半導体記憶装置の製造方法を説明するための工程図である。
【図４】第１実施形態の変形例に係る半導体記憶装置の構成を示す上記図２相当の断面図である。
【図５】第２実施形態に係る半導体記憶装置の構成を示す平面図である。
【図６】図５のＢ−Ｂ線断面図である。
【図７】第２実施形態に係る半導体記憶装置の製造方法を説明するための工程図である。
【図８】第３実施形態に係る半導体記憶装置の構成を示す平面図である。
【図９】図８のＣ−Ｃ線断面図である。
【図１０】図８のＤ−Ｄ線断面図である。
【図１１】第３実施形態に係る半導体記憶装置の製造方法を説明するための工程図である。
【図１２】第４実施形態に係る半導体記憶装置の構成を示す平面図である。
【図１３】図１２のＥ−Ｅ線断面図である。
【図１４】図１２のＦ−Ｆ線断面図である。
【図１５】第４実施形態に係る半導体記憶装置の製造方法を説明するための工程図である。
【図１６】第５実施形態に係る半導体記憶装置の構成を示す平面図である。
【図１７】図１７のＧ−Ｇ線断面図である。
【図１８】図１７のＨ−Ｈ線断面図である。
【図１９】第５実施形態に係る半導体記憶装置の製造方法を説明するための工程図である。
【図２０】従来のビット線下置き型の半導体記憶装置の構成を示す断面図。
【図２１】従来のビット線下置き型の半導体記憶装置の構成を示す平面図である。
【図２２】従来のビット線上置き型の半導体記憶装置の構成を示す平面図である。
【符号の説明】
１  Ｐ型半導体基板
２  基板拡散層
３  ドレイン
４  ソース
５  素子分離領域
６  ワード線
７  ゲート酸化膜
８  ゲート
９  スイッチングトランジスタ
１０  １層目層間絶縁膜
１１  ビット線コンタクト
１２  ビット線
１３  ２層目層間絶縁膜
１４  １層目上層配線
１５  ３層目層間絶縁膜
１６  ２層目上層配線
１７  ４層目層間絶縁膜
１８  容量蓄積部コンタクト
１９  側壁保護膜
２０  容量蓄積電極
２１  容量絶縁膜
２２  プレート電極
２３  容量蓄積部
２５  エッチングストッパー
２６  引き出し電極
２７  下層容量絶縁膜
２８  下層プレート電極
２９  下層容量蓄積部
３０  余分箇所
【図１】
0003841647.tif 000002
【図２】
0003841647.tif 000003
【図３】
0003841647.tif 000004
【図４】
0003841647.tif 000005
【図５】
0003841647.tif 000006
【図６】
0003841647.tif 000007
【図７】
0003841647.tif 000008
【図８】
0003841647.tif 000009
【図９】
0003841647.tif 000010
【図１０】
0003841647.tif 000011
【図１１】
0003841647.tif 000012
【図１２】
0003841647.tif 000013
【図１３】
0003841647.tif 000014
【図１４】
0003841647.tif 000015
【図１５】
0003841647.tif 000016
【図１６】
0003841647.tif 000017
【図１７】
0003841647.tif 000018
【図１８】
0003841647.tif 000019
【図１９】
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【図２０】
0003841647.tif 000021
【図２１】
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【図２２】
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