(57)【特許請求の範囲】
【請求項１】
その構造内に歪みＳｉ層が形成されているＣＭＯＳ構造を製造する方法であって、
（ａ）基板の表面に緩和ＳｉＧｅ層を形成するステップと、
（ｂ）前記ステップ（ａ）の後、前記緩和ＳｉＧｅ層内に分離領域およびウェル打込み領域を形成するステップと、
（ｃ）前記ステップ（ｂ）の後、前記緩和ＳｉＧｅ層の上に歪みＳｉ層を形成するステップとを含む方法。
【請求項２】
前記ステップ（ｂ）を行う前に、前記緩和ＳｉＧｅ層の上に被覆層を形成するステップをさらに含む請求項１に記載の方法。
【請求項３】
前記緩和ＳｉＧｅ層が、成長プロセス、チョクラルスキー結晶引上げプロセス、または固相再成長によるエピタキシーで形成される請求項１に記載の方法。
【請求項４】
前記基板が、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＧａＡｓ、ＩｎＡｓ、ＩｎＰ、Ｓｉ／ＳｉＧｅ、または絶縁物上のシリコン（ＳＯＩ）で構成されている請求項１に記載の方法。
【請求項５】
前記分離領域が、ＬＯＣＯＳ分離領域またはトレンチ分離領域である請求項１に記載の方法。
【請求項６】
前記分離領域が、（ｉ）前記緩和ＳｉＧｅ層にフォトレジストを塗布するステップと、（ｉｉ）前記フォトレジストを露光し現像して、パターンを形成するステップと、（ｉｉｉ）前記パターンによって前記緩和ＳｉＧｅ層をエッチングし前記緩和ＳｉＧｅ層内にトレンチを形成するステップと、（ｉｖ）前記トレンチを誘電材料で埋めるステップと、（ｖ）平坦化するステップとで形成されるトレンチ分離領域である請求項５に記載の方法。
【請求項７】
前記ウェル打込み領域が、イオン打込みおよび活性化アニールで形成される請求項１に記載の方法。
【請求項８】
前記歪みシリコン層が、選択エピ・プロセスまたは非選択エピ・プロセスで形成される請求項１に記載の方法。
【請求項９】
前記歪みシリコン層が、気相化学堆積または分子線エピタキシーで形成される請求項１に記載の方法。
【請求項１０】
ステップ（ｃ）を行う前に前記分離領域の間に窪みを形成するように、前記被覆層の一部または全てが除去され、そこに前記歪みＳｉ層が形成される請求項２に記載の方法。
【請求項１１】
追加のゲート形成処理ステップをさらに含む請求項１に記載の方法。
【請求項１２】
前記追加のゲート形成処理ステップが、（ｉ）前記歪みＳｉ層の上にゲート誘電体を形成するステップと、（ｉｉ）前記ゲート誘電体の上にゲート・スタックを形成するステップと、（ｉｉｉ）前記ゲート・スタックに側壁スペーサを形成するステップと、（ｉｖ）ソース／ドレイン拡散領域を形成するステップとを含む請求項１１に記載の方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は相補形金属酸化膜半導体（ＣＭＯＳ）デバイスの製造に関し、特に、歪みＳｉＣＭＯＳ構造を形成する方法に関し、その方法では、様々な高温処理ステップを行った後で、かつＳｉを一般に消耗する様々な処理ステップを行った後で、歪みＳｉＣＭＯＳ構造の歪みＳｉチャネル層が形成される。
【０００２】
【従来の技術】
半導体産業では、「ＳｉＧｅ上歪みＳｉＣＭＯＳ」は、基本的に、比較的厚い（約３００から約２０，０００Å）緩和ＳｉＧｅ層の上にエピタキシャル成長された比較的薄い（約５０から約３００Å）歪みＳｉ層から成る基板に製造されたＣＭＯＳデバイスのことを言う。過去の出版物は、歪みＳｉ層で電子およびホールの高い移動度が達成される可能性を示している。極く最近の出版物では、歪みＳｉ層を金属酸化膜電界効果トランジスタ（ＭＯＳＦＥＴ）のチャネル領域として使用できることが実験的に証明され、さらに、従来のＳｉ基板に製造されたデバイスに比較して、この構造でデバイス性能が向上することが示されている。
【０００３】
歪みＳｉＣＭＯＳ技術を実現する際の問題の１つは、製造プロセス中に、歪み層を高温処理ステップから保護する必要があることである。高温処理ステップに曝されると、歪み層の歪みが緩和される。さらに、ウェル形成で一般に使用されるイオン打込みによって、歪みＳｉ層が損傷を受けて、デバイス特性が劣化し、さらに歪みＳｉ層を使用した時に有利に得ることができる性能向上が損なわれる可能性がある。
【０００４】
さらに、歪み層が薄いほど、顕著なデバイス劣化なしに、歪み層はより大きな熱応力に耐えることができるようになる。しかし、酸化およびエッチング（例えば、化学エッチングおよびドライ・エッチング）を含んだ様々な処理ステップで、表面Ｓｉ層が消耗する。したがって、歪みＣＭＯＳデバイスの現在の処理では、エピタキシャル歪みＳｉ層は、酸化および／またはエッチング中に起こる可能性のある厚さの可能な損失を補うように十分に厚くなければならない。
【０００５】
従来技術の歪みＳｉＣＭＯＳ技術に関して上で言及した欠点を考慮して、様々な従来技術の問題が実質的になくなるような新しい改良された方法を開発することが継続して必要である。すなわち、高温ＣＭＯＳ処理ステップの大部分が完成された後で、かつＳｉを消耗する処理ステップの大部分が完成された後で、歪みＳｉ層が形成される歪みＳｉＣＭＯＳデバイス形成方法が必要である。そのような方法によって、従来技術の歪みＳｉＣＭＯＳデバイスでこれまで可能であったよりも高い性能のデバイスが実現される。
【０００６】
【発明が解決しようとする課題】
本発明の１つの目的は、高サーマル・バジェット処理ステップによって歪みＳｉ層が悪影響を受けない歪みＳｉＣＭＯＳデバイスを提供することである。
【０００７】
本発明の他の目的は、活性デバイス範囲内のＳｉを消耗することが知られている処理ステップで、歪みＳｉ層が消耗されず、したがって歪みＳｉ層の必要な厚さを最小限に抑える歪みＳｉＣＭＯＳデバイスを提供することである。
【０００８】
本発明の他の目的は、現存のＦＥＴ処理ステップと両立する、歪みＳｉ層を製造する処理ステップを提供することである。
【０００９】
大部分の高温処理ステップの後で、かつＳｉ消耗処理ステップが完了した後で、歪みＳｉ層が形成される本発明方法を利用して、これらおよび他の目的および利点を本発明で達成することができる。
【００１０】
【課題を解決するための手段】
特に、本発明の方法は、
（ａ）基板の表面に緩和ＳｉＧｅ層を形成するステップと、
（ｂ）ステップ（ａ）の後、前記緩和ＳｉＧｅ層内に分離領域およびウェル打込み領域を形成するステップと、
（ｃ）ステップ（ｂ）の後、前記緩和ＳｉＧｅ層の上に歪みＳｉ層を形成するステップとを含む。
【００１１】
本発明の一実施形態では、上のステップ（ｂ）を行う前に、随意選択の被覆層が緩和ＳｉＧｅ層の上に形成される。被覆層が存在する時、その被覆層は一般に歪みＳｉ層を形成する前に除去され、前に被覆層で占められていた範囲に歪みＳｉ層が形成される。
【００１２】
本発明では、歪みＳｉ層は選択エピタキシャル成長プロセスで形成することが可能であり、その選択エピタキシャル成長プロセスでは、歪みＳｉ層は露出された緩和ＳｉＧｅ層の範囲だけに形成される。もしくは、非選択的エピタキシャル・プロセスを、歪みＳｉ層を形成する際に使用することが可能である。非選択的エピタキシャル成長プロセスが使用される場合、歪みＳｉ層は構造全体にわたって形成され、リソグラフィおよびエッチングを使用して分離領域の上からその歪みＳｉ層が除去される。
【００１３】
上で言及した本発明の処理ステップは、歪みＳｉ層の上にＦＥＴを形成することができるゲート誘電体形成、ゲート・スタック形成、ソース／ドレイン拡散打込みなどを含んだ従来のゲート処理ステップと共に使用することが可能である。
【００１４】
【発明の実施の形態】
本出願に添付する図面を参照して、ここで本発明をより詳細に説明する。添付の図面では、同じ参照数字は、同じおよび／または対応する要素を説明するために使用されることに留意されたい。
【００１５】
まず、本発明の基本的な処理ステップを図示する図１〜３を説明する。具体的には、図１は、本発明のステップ（ａ）を行った後に、すなわち基板１０の表面に緩和ＳｉＧｅ層１２を形成した後に形成された基本的な構造を示す。基板上にそのような層を形成することができる任意の従来プロセスを利用して、基板１０の表面に緩和ＳｉＧｅ層を形成する。例えば、その緩和ＳｉＧｅ層は、米国特許第５，１５８，９０７号に記載されているような従来の成長プロセス、従来のチョクラルスキー結晶引上げプロセス、または米国特許第５，８４７，４１９号に記載されているような固相再成長によるエピタキシーを利用して形成することが可能である。前記の各々の米国特許の内容は参照により本明細書に組み込まれる。
【００１６】
Ｓｉ、Ｇｅ、ＳｉＧｅ、ＧａＡｓ、ＩｎＡｓ、ＩｎＰおよび他の全てのＩＩＩ／Ｖ半導体を包含する可能な基板に、緩和ＳｉＧｅ層が形成される。または、代わりに、その基板はＳｉ／ＳｉＧｅまたはシリコン・オン・インシュレータ（ＳＯＩ）のような層状基板で構成することが可能である。
【００１７】
緩和ＳｉＧｅ層を作成する方法、または基板の詳細は本発明にとってクリティカルでないことに留意されたい。しかし、本発明のクリティカルな態様は、最終的にはＣＭＯＳデバイスのチャネルになる歪みＳｉ層が、プロセスのこの時点で存在しないことである。このことは、この時点では通常歪み層が形成されている従来技術のプロセスとは異なっている。
【００１８】
本発明の一実施形態では（図５〜８を参照されたい）、随意選択の被覆層１３が緩和ＳｉＧｅ層の表面に形成することが可能である。被覆層を使用する時、気相化学堆積（ＣＶＤ）、プラズマ支援ＣＶＤ、スパッタリング、蒸着、スピン・オン・コーティング、他の同様な堆積プロセスのような従来の堆積プロセスを利用して、被覆層が形成される。誘電膜または半導体層のような保護層として機能することが可能な任意の材料を、本発明で使用することができる。例えば、ＳｉＯ2、Ｓｉ3Ｎ4、ＳｉＧｅ、またはＳｉが被覆層１３として使用できる。
【００１９】
図２（および図６）は、分離領域１４の形成後に得られる構造、およびその構造内のウェル打込み領域１６を図示する。図面はその構造内のトレンチ分離領域の形成を示すが、ＬＯＣＯＳ（シリコンの局部酸化）分離領域または当業者にはよく知られている他の同様な分離領域を用いて、本発明は申し分なく機能することに留意されたい。
【００２０】
分離領域は、当技術分野でよく知られている従来の処理方法を利用して形成する。図面に示すようなトレンチ分離領域の場合に、従来のリソグラフィ（フォトレジストの露光および現像）を利用して分離領域の範囲を画定し、反応性イオン・エッチング（ＲＩＥ）、プラズマ・エッチングまたはイオン・ビーム・エッチングのような従来のドライ・エッチング・プロセスでパターン成形されたフォトレジストによって、その構造にトレンチをエッチングし、そのエッチングされたトレンチをＳｉＯ2またはＳｉ3Ｎ4のような従来のトレンチ・ライナ材で随意選択的に埋め、そのエッチングされたトレンチをＳｉＯ2のようなトレンチ誘電材料で埋め、さらに必要な場合は、化学機械研磨（ＣＭＰ）または研削のような従来の平坦化プロセスを行うことで、分離領域を形成する。
【００２１】
トレンチをエッチングした後で、当業者にはよく知られている任意の従来の剥離プロセスを利用して、パターン成形されたフォトレジストを除去することに留意されたい。その構造が被覆層を含む時、被覆層を通して緩和ＳｉＧｅ層にトレンチをエッチングし、そこに分離領域を形成する。図６を参照されたい。
【００２２】
ｐウェルまたはｎウェルを含むウェル打込み領域１６は、当業者にはよく知られている従来のイオン打込みプロセスおよび活性化アニール・プロセスを利用して、一般に分離領域の形成後にその構造に形成する。イオン・ドーズ量および打込みエネルギーは、ウェル打込みの所望の深さだけでなく打込むべきドーパントの種類に応じて変えることが可能である。さらに、本発明で使用される活性化アニールの温度および時間も変えることが可能である。イオン打込み条件もアニール条件も本発明にとってクリティカルではないことに留意されたい。
【００２３】
閾値調整打込み領域またはいわゆるパンチ・スルー打込み領域（これは、分かり易くするために図面に示さない）が、また、当業者にはよく知られている従来のイオン打込みプロセスを利用して形成することが可能である。
【００２４】
本発明のこの時点で、高サーマル・バジェットのステップの大部分およびイオン打込みステップが行われていることに留意されたい。本プロセスのこの時点での構造は歪みＳｉ層を含まないので、歪み層が、高温処理またはイオン打込みのいずれからも悪影響をうけることはない。
【００２５】
随意選択の被覆層が存在する時、従来のドライまたはウェットの化学エッチング・プロセスを利用して（または、ＣＭＰを使用してよい）、被覆層のある部分または全てを除去することが可能である（図７を参照されたい。図７では、被覆層全てが除去されている）。図７〜８に示すように、このステップで、その構造に窪み１７が形成され、その窪み１７に歪みＳｉ層が形成することが可能である。
【００２６】
ここで図２に示す構造または図７に示す構造に、従来のウェット化学洗浄ステップが行うことが可能である。次に、図３（および図８）に示すように、選択エピタキシャル（「エピ」）・プロセスか非選択エピ・プロセスかいずれかを利用して、歪みＳｉ層１８をその構造の上に形成する。特に、ＣＶＤまたは分子線エピタキシーが歪みＳｉ層を形成するのに使用することが可能である。
【００２７】
本発明で好ましい選択エピ・プロセスによって、緩和ＳｉＧｅ層が存在するデバイスの領域だけに、歪みＳｉ層は成長する。選択エピ・プロセスを利用すると、分離領域には成長が起こらない。緩和ＳｉＧｅ層の上に歪みＳｉ層を成長させることができる任意の従来の選択エピ・プロセスが、本発明では使用することが可能である。
【００２８】
非選択エピ・プロセスによって、分離領域を含んだ構造の全ての部分に歪みＳｉ層が形成される。そのようなプロセスが使用される時、分離領域の上に成長した材料は、従来のリソグラフィとエッチングを利用して、その後のステップで除去される。
【００２９】
図４は最終歪みＳｉＣＭＯＳ構造を示し、その最終歪みＳｉＣＭＯＳ構造は、その構造にゲート領域を形成することができる従来の処理ステップと共に、図１〜３に示す処理ステップを使用して形成される。特に、図４の構造は、基板１０、緩和ＳｉＧｅ層１２、分離領域１４、ウェル打込み領域１６、歪みＳｉ層１８、ゲート誘電膜２０、ゲート導体２２、側壁スペーサ２４、およびソース／ドレイン拡散領域２６を含む。同様な構造は、図８に示す歪みＳｉ層構造を使用しても形成される。
【００３０】
図４に示すゲート領域は、当技術分野でよく知られている任意の従来のゲート形成処理方法を利用して形成されることに留意されたい。これには、堆積または熱成長によるゲート誘電体２０の形成、ゲート誘電体上のゲート導体２２の堆積、リソグラフィおよびエッチングによるゲート領域のパターン形成、堆積およびエッチングによるスペーサ２４の形成、および、イオン打込みおよびアニールによる拡散領域の形成が含まれる。そのようなゲート形成プロセスは当業者にはよく知られているので、それに関する詳細な説明はここでは行わない。
【００３１】
ゲート領域は、また、当業者にはよく知られている従来の材料で構成されている。例えば、ゲート誘電体２０は、ＳｉＯ2、Ａｌ2Ｏ3、ＺｒＯ2、または他の同様な酸化物で構成することが可能である。ゲート導体２２は、例えばＷ、Ｐｔ、Ｃｏ、またはＴｉの導電性金属、ポリシリコン、ポリシリコンの層と導電性金属を含んだスタック、ＷＳｉxのような金属シリサイド、ポリシリコンと金属シリサイドを含んだスタック、または他の同様な導電性材料で構成することが可能である。さらに、スペーサ２４は、ＳｉＯ2またはＳｉＮで形成される。ゲート導体は、ＳｉＮのような固いマスク材料でキャップすることが可能である。
【００３２】
まとめとして、本発明の構成に関して以下の事項を開示する。
【００３３】
（１）その構造内に歪みＳｉ層が形成されているＣＭＯＳ構造を製造する方法であって、
（ａ）基板の表面に緩和ＳｉＧｅ層を形成するステップと、
（ｂ）前記緩和ＳｉＧｅ層内に分離領域およびウェル打込み領域を形成するステップと、
（ｃ）前記緩和ＳｉＧｅ層の上に歪みＳｉ層を形成するステップとを含む方法。
（２）ステップ（ｂ）を行う前に、前記緩和ＳｉＧｅ層の上に被覆層を形成するステップをさらに含む上記（１）に記載の方法。
（３）前記緩和ＳｉＧｅ層が、成長プロセス、チョクラルスキー結晶引上げプロセス、または固相再成長によるエピタキシーで形成される上記（１）に記載の方法。
（４）前記基板が、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＧａＡｓ、ＩｎＡｓ、ＩｎＰ、Ｓｉ／ＳｉＧｅ、または絶縁物上のシリコン（ＳＯＩ）で構成されている上記（１）に記載の方法。
（５）前記分離領域が、ＬＯＣＯＳ領域のトレンチ分離領域である上記（１）に記載の方法。
（６）前記分離領域が、（ｉ）前記緩和ＳｉＧｅ層にフォトレジストを塗布するステップと、（ｉｉ）前記フォトレジストを露光し現像して、パターンを形成するステップと、（ｉｉｉ）前記パターンによって前記緩和ＳｉＧｅ層をエッチングし前記緩和ＳｉＧｅ層内にトレンチを形成するステップと、（ｉｖ）前記トレンチを誘電材料で埋めるステップと、（ｖ）平坦化するステップとで形成されるトレンチ分離領域である上記（５）に記載の方法。
（７）前記ウェル打込み領域が、イオン打込みおよび活性化アニールで形成される上記（１）に記載の方法。
（８）前記歪みシリコン層が、選択エピ・プロセスまたは非選択エピ・プロセスで形成される上記（１）に記載の方法。
（９）前記歪みシリコン層が、気相化学堆積または分子線エピタキシーで形成される上記（１）に記載の方法。
（１０）ステップ（ｃ）を行う前に前記分離領域の間に窪みを形成するように、前記被覆層の一部または全てが除去され、そこに前記歪みＳｉ層が形成される上記（２）に記載の方法。
（１１）追加のゲート形成処理ステップをさらに含む上記（１）に記載の方法。（１２）前記追加のゲート形成処理ステップが、（ｉ）前記歪みＳｉ層の上にゲート誘電体を形成するステップと、（ｉｉ）前記ゲート誘電体の上にゲート・スタックを形成するステップと、（ｉｉｉ）前記ゲート・スタックに側壁スペーサを形成するステップと、（ｉｖ）前記構造中にソース／ドレイン拡散領域を形成するステップとを含む上記（１１）に記載の方法。
【図面の簡単な説明】
【図１】本発明の様々な処理ステップを説明する実体図である。
【図２】本発明の様々な処理ステップを説明する実体図である。
【図３】本発明の様々な処理ステップを説明する実体図である。
【図４】従来のゲート製造処理ステップと共に、図１〜３に図示した本発明の基本的な処理ステップを使用して製造することができるＳｉＣＭＯＳデバイスを説明する実体図である。
【図５】被覆層が使用される本発明の別の実施形態を説明する実体図である。
【図６】被覆層が使用される本発明の別の実施形態を説明する実体図である。
【図７】被覆層が使用される本発明の別の実施形態を説明する実体図である。
【図８】被覆層が使用される本発明の別の実施形態を説明する実体図である。
【符号の説明】
１０  基板
１２  緩和ＳｉＧｅ層
１３  被覆層
１４  分離領域
１６  ウェル打込み領域
１７  窪み
１８  歪みＳｉ層
２０  ゲート絶縁膜
２２  ゲート導体
２４  側壁スペーサ
２６  ソース／ドレイン拡散領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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