(57)【特許請求の範囲】
【請求項１】
第１の基準電圧を所定の電圧に基づいて調整して第２の基準電圧を生成するレベルトリミング回路と、
前記レベルトリミング回路に接続され、前記第２の基準電圧を用いて１つ以上の内部基準電圧を生成する基準電圧生成回路と
を備え、前記レベルトリミング回路は、
第１の抵抗、第２の抵抗、及び前記第１の抵抗と第２の抵抗との間に直列に接続されている、同一の抵抗値を有する複数の第３の抵抗で構成されており前記第２の基準電圧を分圧して複数の分圧電圧を生成する分圧回路と、
前記第１の抵抗に並列に接続されており該第１の抵抗を短絡させる第１の短絡スイッチと、
前記第２の抵抗に並列に接続されており該第２の抵抗を短絡させる第２の短絡スイッチと
を有しており、
外部の回路から出力される第１の信号に基づいて、前記第１の短絡スイッチ及び第２の短絡スイッチを相補的にオン・オフすることで前記第１の抵抗及び第２の抵抗の何れか一方を短絡させるとともに、外部の回路から出力される第２の信号に基づいて、前記複数の分圧電圧のうち何れか１つの分圧電圧を選択して前記所定の電圧として出力することを特徴とする内部電源電圧生成回路。
【請求項２】
前記レベルトリミング回路は、前記分圧回路からフィードバック電圧として出力される前記分圧電圧及び前記第１の基準電圧に基づいて差動出力電圧を生成する差動アンプと、該差動アンプに接続されており、前記差動出力電圧に応答して前記第２の基準電圧を生成する駆動ドライバとを更に有することを特徴とする請求項１に記載の内部電源電圧生成回路。
【請求項３】
前記レベルトリミング回路は、前記フィードバック電圧の位相ずれを補償する位相補償回路を更に有することを特徴とする請求項２に記載の内部電源電圧生成回路。
【請求項４】
前記第３の抵抗はｎ個の抵抗で構成されており、前記第１の抵抗及び第２の抵抗の抵抗値は、それぞれ前記第３の抵抗の抵抗値にｎ−１を乗じた値であることを特徴とする請求項１〜３のうち何れか１項に記載の内部電源電圧生成回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、内部電源電圧生成回路に係り、特に半導体記憶装置において外部電源電圧を降圧させて生成した内部電源電圧を各内部回路に供給するのに好適な内部電源電圧生成回路に関するものである。
【０００２】
【従来の技術】
近年、半導体記憶装置においては、微細化及び低消費電力化が進み、その一つ手段として外部電源電圧を降圧させて生成した内部電源電圧を各内部回路の駆動電源としている。この内部電源電圧を生成する内部電源電圧生成回路は、一般に基準電位発生回路と降圧レギュレータとからなる。
【０００３】
基準電位発生回路は、外部装置から供給される外部電源電圧に対して所望電位の基準電圧を生成し、その生成した基準電圧を降圧レギュレータに出力する。降圧レギュレータは、この基準電圧と前記外部電源電圧を入力する。そして、降圧レギュレータは、基準電圧を制御信号として外部電源電圧を降圧して安定した内部電源電圧を生成する。降圧レギュレータは、生成した内部電源電圧を内部電源線を介して各種の内部回路の動作電源として供給する。
【０００４】
ところで、降圧レギュレータにて生成された内部電源電圧は、近年ますますレベルばらつきを極力小さくすることが要求されている。従って、降圧レギュレータは基準電圧に基づいて外部電源電圧を内部電源電圧に降圧することから、その降圧レギュレータに入力される基準電圧は、精度の高い所望の電位が基準電位発生回路から生成される必要がある。
【０００５】
しかしながら、基準電位発生回路は、数マイクロアンペア・オーダーの電流しか流していない微小電流回路であり、該回路を構成している各トランジスタの閾値は製造ばらつきの影響を受けて一様でない。従って、基準電圧はシビアにレベルがばらついてしまう。
【０００６】
そこで、基準電位発生回路と降圧レギュレータの間に内部リファレンス生成回路を設けた内部電源電圧生成回路が提案されている。この内部リファレンス生成回路は、製造ばらつきに基づくばらつきのある基準電圧を所望電位に調節した基準電圧（第２の基準電圧）にして降圧レギュレータに入力するものである。
【０００７】
図６は、その内部リファレンス生成回路を備えた内部電源電圧生成回路を示す。内部電源電圧生成回路５０は、基準電位発生回路５１、内部リファレンス生成回路５２及び降圧レギュレータ５３を備えている。
【０００８】
基準電位発生回路５１は、外部装置から供給される外部電源電圧Ｖｃｃに対して所望電位の第１の基準電圧Vflat1を生成し、その生成した第１の基準電圧Ｖflat1を内部リファレンス生成回路５２に出力する。内部リファレンス生成回路５２は、その第１の基準電圧Ｖflat1に基づいて第２の基準電圧Ｖflat2を生成する。
【０００９】
図７はその内部リファレンス生成回路５２の一例を示す。図７において、内部リファレンス生成回路５２は、差動アンプ５６、駆動ドライバ５７、トリミング回路５８及び位相補償回路５９を有してる。
【００１０】
差動アンプ５６は、図８に示すように、差動増幅部としての第１のＮチャネルＭＯＳトランジスタ（以下、ＮＭＯＳトランジスタという）Ｑ１及び第２のＮＭＯＳトランジスタＱ２を有し、両ＮＭＯＳトランジスタＱ１，Ｑ２のソースは共通の電流制御用ＮＭＯＳトランジスタＱ３を介してグランド電圧が印加されているグランド電源線に接続されている。電流制御用ＮＭＯＳトランジスタＱ３のゲートは第１のＮＭＯＳトランジスタＱ１のゲートに接続されている。
【００１１】
又、両ＮＭＯＳトランジスタＱ１，Ｑ２のドレインは、それぞれＰチャネルＭＯＳトランジスタ（以下、ＰＭＯＳトランジスタという）Ｑ４，Ｑ５を介して外部電源電圧Ｖｃｃが印加されている電源線に接続されている。ＰＭＯＳトランジスタＱ４，Ｑ５のゲートは、互いに接続されているとともに第２のＮＭＯＳトランジスタＱ２のドレインに接続されている。
【００１２】
第１のＮＭＯＳトランジスタＱ１のゲートには、前記基準電位発生回路５１からの第１の基準電圧Vflat1が入力される。第２のＮＭＯＳトランジスタＱ２のゲートには、トリミング回路５８からのフィードバック電圧Ｖｆが入力される。
【００１３】
第１のＮＭＯＳトランジスタＱ１のドレインは差動アンプ５６の出力端子であって、その出力端子が駆動ドライバ５７に接続されている。駆動ドライバ５７はＰＭＯＳトランジスタＱ６よりなり、ＰＭＯＳトランジスタＱ６のゲートに差動アンプ５６の出力電圧Ｖｏｕｔが入力される。ＰＭＯＳトランジスタＱ６のソースは外部電源電圧Ｖｃｃが印加されている電源線に接続され、ＰＭＯＳトランジスタＱ６のドレインは降圧レギュレータ５３に接続されている。そして、ＰＭＯＳトランジスタＱ６のドレイン電位が、第２の基準電圧Ｖflat2として降圧レギュレータ５３に入力される。
【００１４】
又、ＰＭＯＳトランジスタＱ６のドレインは、トリミング回路５８を介してグランド電源線に接続されている。トリミング回路５８は、４個の抵抗Ｒ１〜Ｒ４からなる分圧回路と、分圧回路の各抵抗Ｒ１〜Ｒ４間に一端がそれぞれ接続され他端がそれぞれ前記差動アンプ５６の第２のＮＭＯＳトランジスタＱ２のゲートに接続された３個のトランスファーゲートＧ１〜Ｇ３からなる選択回路からなる。そして、３個のトランスファーゲートＧ１〜Ｇ３のいずれか一つのトランスファーゲートが選択信号φ１〜φ３に基づいてオンされ、残る二つのトランスファーゲートがオフされる。そして、オンしたトランスファーゲートを介して該トランスファーゲートに接続された分圧回路の抵抗Ｒ１〜Ｒ４間に発生する分圧電圧がフィードバック電圧Ｖｆとして差動アンプ５６の非反転入力端子（第２のＮＭＯＳトランジスタＱ２のゲート）に出力される。
【００１５】
又、ＰＭＯＳトランジスタＱ６のドレインは、位相補償回路５９を介してグランド電源線に接続されている。位相補償回路５９は、抵抗Ｒ５及び容量Ｃ１とからなる。
【００１６】
このように構成した内部リファレンス生成回路によれば、差動アンプ５６はフィードバック電圧Ｖｆを第１の基準電圧Ｖflat1と同じレベルとなるように出力電圧のレベルを上下させ、第２の基準電圧Ｖflat2のレベルを調整する。つまり、出荷前にテスト試験において、製造ばらつき等によって基準電位発生回路５１の第１の基準電圧Ｖflat1がばらついて第２の基準電圧Ｖflat2が所定電位になっているかとどうかを検出する。そして、第２の基準電圧Ｖflat2が所定電位にならないことを検出したとき、第２の基準電圧Ｖflat2が所定電位となるように、３個のトランスファーゲートＧ１〜Ｇ３のいずれか一つのトランスファーゲートがオンさせてフィードバック電圧Ｖｆを調節すれば、第２の基準電圧Ｖflat2は所定電位に調整される。従って、降圧レギュレータ５３は、製造ばらつきが補償された第２の基準電圧Ｖflat2に基づいて精度の高い安定した内部電源電圧Ｖｄｄを生成することができる。
【００１７】
尚、ＰＭＯＳトランジスタＱ６のソースに接続された位相補償回路５９は、トリミング回路５８を介して差動アンプ５６に入力される選択されたフィードバック電圧Ｖｆの位相ズレに基づいて内部リファレンス生成回路５２が発振動作するのを防止する。
【００１８】
ところで、半導体記憶装置においては、前記内部電源電圧Ｖｄｄもそれぞれの用途において、別々の電位（例えば、周辺機能回路の電源と、メモリセル（コア）部回路の電源等）が用意されるようになってきている。つまり、半導体記憶装置は、プロセスの微細化に基づく耐圧問題や消費電力の問題、電源ノイズや降圧電位の設定レベルの種々の要因から、例えば入出力回路用内部電源電圧生成回路、周辺機能回路用内部電源電圧生成回路、メモリアレイ部用内部電源電圧生成回路等がそれぞれ独立して設けられるようになってきている。
【００１９】
図９は、そのための内部電源電圧生成回路の構成を示す。図９に示すように、複数個の降圧レギュレータ６１，６２，６３がそれぞれ設けられ、それに伴って１つの基準電位発生回路５１に対して複数個の内部リファレンス生成回路６４，６５，６６が設けられる。つまり、各内部リファレンス生成回路６４，６５，６６は、基準電位発生回路５１の第１の基準電圧Ｖflat1に対してそれぞれ第２の基準電圧Ｖflat2a，Ｖflat2b，Ｖflat2cを生成する。そして、各降圧レギュレータ６１，６２，６３は、それぞれの第２の基準電圧Ｖflat2a，Ｖflat2b，Ｖflat2cに基づいて内部電源電圧Ｖｄｄａ，Ｖｄｄｂ，Ｖｄｄｃをそれぞれ生成して対応する内部回路に供給する。
【００２０】
しかしながら、この場合、各内部電源電圧Ｖｄｄａ，Ｖｄｄｂ，Ｖｄｄｃに対してそれぞれ内部リファレンス生成回路６４，６５，６６が設けられることになり、その内部リファレンス生成回路が増加する分だけ回路規模が増大する。
【００２１】
そこで、図１０に示すように、１つの内部リファレンス生成回路６７にて、複数個の第２の基準電圧Ｖflat2a，Ｖflat2b，Ｖflat2cを生成する方法が提案されている。詳述すると、駆動ドライバ５７を構成するＰＭＯＳトランジスタＱ６のドレイン電位を第２の基準電圧Ｖflat2aとして取り出す他に、トリミング回路５８の５個の抵抗Ｒ１１〜Ｒ１５よりなる分圧回路の分圧電圧をそれぞれの第２の基準電圧Ｖflat2b，Ｖflat2cとして取り出すものである。従って、１つの内部リファレンス生成回路６７にて複数個の第２の基準電圧Ｖflat2a，Ｖflat2b，Ｖflat2cを生成することから、半導体記憶装置の回路規模を小型化することができる。
【００２２】
【発明が解決しようとする課題】
しかしながら、トリミング回路５８は、第１の基準電圧Ｖflat１のばらつきに基づいて３個のトランスファーゲートＧ１〜Ｇ３のうちの一つが選択される。従って、差動アンプ５６の非反転入力端子（ＮＭＯＳトランジスタＱ２のゲート）から見た負荷は、選択されるトランスファーゲートによって降圧レギュレータ６２，６３の負荷が加わることになり大きく変動する。この負荷の大きな変動は、発振防止の位相補償回路５９では補償することができず、内部リファレンス生成回路６７が発振する。
【００２３】
又、近年、半導体記憶装置においては、内部電源電圧Ｖｄｄ，Ｖｄｄａ，Ｖｄｄｂ，Ｖｄｄｃのレベルばらつきを極力小さくする傾向にある。そのためにレベルトリミングの精度が細かく、即ち、トリミング回路５８の分圧回路の抵抗の数が増加してきている。図１１は、そのトリミング回路７０を示す。図１１において、トリミング回路７０の分圧回路は１７個の抵抗Ｒａ１〜Ｒａ１７からなる。又、フィードバック電圧Ｖｆを選択する選択回路は、１６個のトランスファーゲートＧａ１〜Ｇａ１６から構成されている。
【００２４】
そして、トランスファーゲートＧａ１〜Ｇａ１６のいずれか一つを選択することによって、１６通りフィードバック電圧Ｖｆを選択することができる。従って、第１の基準電圧Ｖflat1のより細かなばらつきを調整でき、内部電源電圧Ｖｄｄ，Ｖｄｄａ，Ｖｄｄｂ，Ｖｄｄｃのレベルばらつきを小さくすることができる。しかしながら、分圧回路の抵抗及び選択回路のトランスファーゲートの数の増加に基づいて回路規模の増大を招いていた。しかも、１６個のトランスファーゲートＧａ１〜Ｇａ１６を選択するための信号線の増加を招き同様に回路規模の増大を招いていた。
【００２５】
本発明は、上記問題点を解消するためになされたものであって、その目的は回路規模を大きくすることもなく、しかも、フィードバック電圧の調整による負荷の変動を小さくでき精度の高い複数種類の内部電源電圧を生成することができる内部電源電圧生成回路を提供することある。
【００２６】
【課題を解決するための手段】
請求項１に記載の発明は、第１の基準電圧を所定の電圧に基づいて調整して第２の基準電圧を生成するレベルトリミング回路と、前記レベルトリミング回路に接続され、前記第２の基準電圧を用いて１つ以上の内部基準電圧を生成する基準電圧生成回路とを備え、前記レベルトリミング回路は、第１の抵抗、第２の抵抗、及び前記第１の抵抗と第２の抵抗との間に直列に接続されている、同一の抵抗値を有する複数の第３の抵抗で構成されており前記第２の基準電圧を分圧して複数の分圧電圧を生成する分圧回路と、前記第１の抵抗に並列に接続されており該第１の抵抗を短絡させる第１の短絡スイッチと、前記第２の抵抗に並列に接続されており該第２の抵抗を短絡させる第２の短絡スイッチとを有しており、外部の回路から出力される第１の信号に基づいて、前記第１の短絡スイッチ及び第２の短絡スイッチを相補的にオン・オフすることで前記第１の抵抗及び第２の抵抗の何れか一方を短絡させるとともに、外部の回路から出力される第２の信号に基づいて、前記複数の分圧電圧のうち何れか１つの分圧電圧を選択して前記所定の電圧として出力する。
【００２７】
請求項２に記載の発明は、前記レベルトリミング回路は、前記分圧回路からフィードバック電圧として出力される前記分圧電圧及び前記第１の基準電圧に基づいて差動出力電圧を生成する差動アンプと、該差動アンプに接続されており、前記差動出力電圧に応答して前記第２の基準電圧を生成する駆動ドライバとを更に有する。
【００２８】
請求項３に記載の発明は、前記レベルトリミング回路は、前記フィードバック電圧の位相ずれを補償する位相補償回路を更に有する。
【００２９】
請求項４に記載の発明は、前記第３の抵抗はｎ個の抵抗で構成されており、前記第１の抵抗及び第２の抵抗の抵抗値は、それぞれ前記第３の抵抗の抵抗値にｎ−１を乗じた値である。
【００３３】
【発明の実施の形態】
以下、本発明をシンクロナスＤＲＡＭに内蔵された内部電源電圧生成回路に具体化した一実施形態を図面に従って説明する。
【００３４】
図１は、複数個の内部電源電圧Ｖｄｄ１，Ｖｄｄ２，Ｖｄｄ３を生成する内部電源電圧生成回路１の構成を示すブロック回路図である。
内部電源電圧生成回路１は、基準電位発生回路２、内部リファレンス生成回路３及び複数（本実施形態では３個）の第１〜第３降圧レギュレータ４〜６を有している。基準電位発生回路２は、図６で示した従来の基準電位発生回路５１と同一の回路構成であって、図示しない外部装置から供給される外部電源電圧Ｖｃｃに対して第１の基準電圧Vflat1を生成する。その生成された第１の基準電圧Ｖflat1は内部リファレンス生成回路３に出力される。
【００３５】
内部リファレンス生成回路３は、レベルトリミング回路７と基準電圧生成回路８を備えている。レベルトリミング回路７は前記第１の基準電圧Vflat1を入力し、第１の基準電圧Vflat1を予め定めたレベルの第２の基準電圧Ｖflat2に調整し出力する。基準電圧生成回路８は、レベルトリミング回路７からの第２の基準電圧Ｖflat2を入力し、該第２の基準電圧Ｖflat2に基づいて第３の基準電圧としての３種類の第１〜第３最終内部基準電圧Ｖflat3a，Ｖflat3b，Ｖflat3cを生成する。
【００３６】
第１降圧レギュレータ４は、第１最終内部基準電圧Ｖflat3aを入力し、第１最終内部基準電圧Ｖflat3aを制御信号として外部電源電圧Ｖｃｃを降圧して安定した内部電源電圧Ｖｄｄ１を生成する。第２降圧レギュレータ５は、第２最終内部基準電圧Ｖflat3bを入力し、第２最終内部基準電圧Ｖflat3bを制御信号として外部電源電圧Ｖｃｃを降圧して安定した内部電源電圧Ｖｄｄ２を生成する。第３降圧レギュレータ６は、第３最終内部基準電圧Ｖflat3cを入力し、第３最終内部基準電圧Ｖflat3cを制御信号として外部電源電圧Ｖｃｃを降圧して安定した内部電源電圧Ｖｄｄ３を生成する。
【００３７】
次に、レベルトリミング回路７と基準電圧生成回路８を備えた内部リファレンス生成回路３の詳細を図２に従って説明する。
図２において、レベルトリミング回路７は、差動アンプ１１、駆動ドライバ１２、トリミング回路１３及び位相補償回路１４を有してる。
【００３８】
差動アンプ１１は、前記従来技術で説明した差動アンプ５６と同一構成であるのでその詳細を省略する。差動アンプ１１は、その反転（マイナス）入力端子に前記第１の基準電圧Ｖflat1を入力する。差動アンプ１１の出力端子は駆動ドライバ１２に接続されている。駆動ドライバ１２はＰＭＯＳトランジスタＱ１１よりなり、該ＰＭＯＳトランジスタＱ１１のゲートが前記差動アンプ１１の出力端子と接続されている。該ＰＭＯＳトランジスタＱ１１のソースが外部電源電圧Ｖｃｃが供給されている電源線に接続されている。そして、ＰＭＯＳトランジスタＱ１１のドレインは基準電圧生成回路８に接続され、そのドレイン電位が第２の基準電圧Ｖflat2として基準電圧生成回路８に入力される。
【００３９】
又、ＰＭＯＳトランジスタＱ１１のドレインは、トリミング回路１３を介してグランド電源線に接続されている。トリミング回路１３は、４個の抵抗Ｒ１１〜Ｒ１４からなる分圧回路と、分圧回路の各抵抗Ｒ１１〜Ｒ１４間に一端がそれぞれ接続され他端がそれぞれ前記差動アンプ１１の非反転（プラス）入力端子に接続された３個のトランスファーゲートＧ１１〜Ｇ１３からなる選択回路を有している。
【００４０】
３個のトランスファーゲートＧ１１〜Ｇ１３は、図示しない選択制御回路からの選択信号φ１〜φ３に基づいて、いずれか一つのトランスファーゲートがオンされ、残る二つのトランスファーゲートがオフされる。このオンしたトランスファーゲートを介して該トランスファーゲートに接続された分圧回路の抵抗Ｒ１１〜Ｒ１４間に発生する分圧電圧がフィードバック電圧Ｖｆ１として差動アンプ１１の非反転（プラス）入力端子に出力される。尚、選択制御回路からの選択信号φ１〜φ３は、内部テストモード信号などによって随時可変可能な制御信号、或いは、ＲＯＭなどの固定的な制御信号である。
【００４１】
そして、出荷前のテスト試験において、製造ばらつき等によって基準電位発生回路２の第１の基準電圧Ｖflat1がばらついて第２の基準電圧Ｖflat2が所定電位になっているか否かを検査する。検査の結果、第２の基準電圧Ｖflat2が所定電位になっていないとき、第２の基準電圧Ｖflat2が所定電位となるように、３個のトランスファーゲートＧ１１〜Ｇ１３のいずれか一つのトランスファーゲートがオンさせてフィードバック電圧Ｖｆ１を調節することにより、第２の基準電圧Ｖflat2は所定電位に調整されることになる。従って、基準電圧生成回路８には、製造ばらつきが補償された第２の基準電圧Ｖflat2が入力される。
【００４２】
又、ＰＭＯＳトランジスタＱ１１のドレインとグランド電源線との間には、位相補償回路１４が接続されている。位相補償回路１４は、抵抗Ｒ１５及び容量Ｃ２とからなり、トリミング回路１３を介して差動アンプ１１に入力される選択されたフィードバック電圧Ｖｆの位相ズレを補償してレベルトリミング回路７が発振動作するのを防止する。
【００４３】
レベルトリミング回路７が生成した第２の基準電圧Ｖflat2は、基準電圧生成回路８に入力される。基準電圧生成回路８は、差動アンプ２１、駆動ドライバ２２、分圧回路２３及び位相補償回路２４を有してる。
【００４４】
差動アンプ２１は、差動アンプ１１と同様に、前記従来技術で説明した差動アンプ５６と同一構成であるのでその詳細を省略する。差動アンプ２１は、その反転（マイナス）入力端子に前記第２の基準電圧Ｖflat2を入力する。差動アンプ２１の出力端子はＰＭＯＳトランジスタＱ１２よりなり駆動ドライバ２２に接続されている。該ＰＭＯＳトランジスタＱ１２のゲートが前記差動アンプ２１の出力端子と接続されている。該ＰＭＯＳトランジスタＱ１２のソースが外部電源電圧Ｖｃｃが供給されている電源線に接続されている。そして、ＰＭＯＳトランジスタＱ１２のドレインは第１降圧レギュレータ４に接続され、そのドレイン電位が第１最終内部基準電圧Ｖflat3aとして第１降圧レギュレータ４に入力される。
【００４５】
ＰＭＯＳトランジスタＱ１２のドレインとグランド電源線との間には分圧回路２３が接続されている。分圧回路２３は、４個の抵抗Ｒ２１〜Ｒ２４からなる。そして、抵抗Ｒ２１と抵抗Ｒ２２の接続点は、差動アンプ２１の非反転（プラス）入力端子に接続され、該入力端子にフィードバック電圧Ｖｆ２を入力するようになっている。又、抵抗Ｒ２２と抵抗Ｒ２３の接続点の分圧電圧は、第２最終内部基準電圧Ｖflat3bとして第２降圧レギュレータ５に入力される。さらに、抵抗Ｒ２３と抵抗Ｒ２４の接続点の分圧電圧は、第３最終内部基準電圧Ｖflat3cとして第３降圧レギュレータ６に入力される。
【００４６】
ところで、第１降圧レギュレータ４に入力される第１最終内部基準電圧Ｖflat3aが予め定められた電圧値になるように設定されていて、前記フィードバック電圧Ｖｆ２によって決定される。又、第２最終内部基準電圧Ｖflat3b及び第３最終内部基準電圧Ｖflat3cも予め定められた電圧値になるように設定されていて、前記第１最終内部基準電圧Ｖflat3aを分圧することによって生成される。
【００４７】
つまり、差動アンプ２１は、フィードバック電圧Ｖｆ２を第２の基準電圧Ｖflat2と同じレベルとなるように動作することから、
0003738280.tif 000002
となる。
【００４８】
0003738280.tif 000003
となる。
【００４９】
従って、各抵抗Ｒ２１〜Ｒ２４の抵抗値をそれぞれ予め設定することによって、所望の電圧値の第１〜第３最終内部基準電圧Ｖflat3a，Ｖflat3b，Ｖflat3cを、図３に示すように、基準電圧生成回路８から出力させることができる。
【００５０】
又、ＰＭＯＳトランジスタＱ１２のドレインとグランド電源線との間には、位相補償回路２４が接続されている。位相補償回路２４は、抵抗Ｒ２５及び容量Ｃ３とからなり、分圧回路２３を介して差動アンプ２１に入力される選択されたフィードバック電圧Ｖｆ２の位相ズレを補償して基準電圧生成回路８が発振動作するのを防止する。
【００５１】
次に、上記のように構成したレベルトリミング回路７と基準電圧生成回路８を備えた内部リファレンス生成回路３の特徴を以下に記載する。
（１）本実施形態の内部リファレンス生成回路３は、基準電圧生成回路８に設けた分圧回路２３によって、第１〜第３降圧レギュレータ４〜６のための第１〜第３最終内部基準電圧Ｖflat3a，Ｖflat3b，Ｖflat3cをそれぞれ生成するようにしたので、回路規模を小型化することができる。
【００５２】
（２）本実施形態の内部リファレンス生成回路３は、レベルトリミング回路７にて、ばらつく第１の基準電圧Ｖflat1を補償した第２の基準電圧Ｖflat2を生成したのち、該第２の基準電圧Ｖflat2を次段の基準電圧生成回路８に入力する。そして、基準電圧生成回路８において第１〜第３降圧レギュレータ４〜６のための第１〜第３最終内部基準電圧Ｖflat3a，Ｖflat3b，Ｖflat3cをそれぞれ生成するようにした。
【００５３】
つまり、レベルトリミング回路７の差動アンプ１１の非反転（プラス）入力端子から見た負荷は、選択されるトランスファーゲートＧ１１〜Ｇ１３によって第１〜第３降圧レギュレータ４〜６の負荷が加わることがない。従って、負荷の変動は小さく抑えられるため、位相補償回路１４によってレベルトリミング回路７での発振動作を防止することができる。
【００５４】
尚、基準電圧生成回路８の差動アンプ２１の非反転（プラス）入力端子から見た負荷は、第１〜第３降圧レギュレータ４〜６の負荷が見えるが、レベルトリミング回路７のようにトランスファーゲートＧ１１〜Ｇ１３が無いため、変動はない。従って、位相補償回路２４によって基準電圧生成回路８での発振動作を防止することができる。
【００５５】
（３）本実施形態では、基準電圧生成回路８において、差動アンプ２１を設け、その非反転（プラス）入力端子にフィードバック電圧Ｖｆ２を供給するようにした。つまり、第１最終内部基準電圧Ｖflat3aを分圧して得られるフィードバック電圧Ｖｆ２を適宜変更するだけで第１〜第３最終内部基準電圧Ｖflat3a，Ｖflat3b，Ｖflat3cの電圧値を適宜変更することができる。
【００５６】
（第２実施形態）
本実施形態は、上記第１実施形態の基準電圧生成回路に特徴を有するため、説明の便宜上、基準電圧生成回路について詳細に説明する。
【００５７】
図４は、本実施形態の内部リファレンス生成回路３を説明するための回路図を示す。図４に示すように、本実施形態の基準電圧生成回路３１は、４個の抵抗Ｒ３１〜Ｒ３４からなる分圧回路３２にて構成され、第１実施形態の差動アンプ２１、駆動ドライバ２２及び位相補償回路２４に相当するものを無くした構成にしたものである。この場合、最も高電電位の第１降圧レギュレータ４〜６のための第１最終内部基準電圧Ｖflat3aは、レベルトリミング回路７にて生成された第２の基準電圧Ｖflat2となり、第２の基準電圧Ｖflat2より高い電位の第１最終内部基準電圧Ｖflat3aを得ることはできない。
【００５８】
このように、構成することによっても、上記した第１実施形態で説明した内部リファレンス生成回路３の（１）及び（２）の特徴を有するとともに、差動アンプ２１、駆動ドライバ２２及び位相補償回路２４を省略した分だけ回路規模をさらに小型化することができる。
【００５９】
（第３実施形態）
本実施形態は、上記第１実施形態のレベルトリミング回路に特徴を有するため、説明の便宜上、レベルトリミング回路について詳細に説明する。
【００６０】
図５は、本実施形態の内部リファレンス生成回路３のレベルトリミング回路７を説明するための回路図を示す。図５に示すように、本実施形態のレベルトリミング回路７のトリミング回路３３を構成する分圧回路は１１個の抵抗Ｒ４０〜Ｒ５０からなる。そして、最も駆動ドライバ１２側の第１の抵抗としての抵抗Ｒ４０及び最もグランド電源線側の第２の抵抗としての抵抗Ｒ５０を除く９個の第３の抵抗としての抵抗Ｒ４１〜Ｒ４９の抵抗値は、全て同じ抵抗値である。尚、抵抗Ｒ４０及び抵抗Ｒ５０の抵抗値は、各抵抗Ｒ４１〜Ｒ４９の抵抗値の８倍の値である。
【００６１】
又、フィードバック電圧Ｖｆ１を選択する選択回路は、８個のトランスファーゲートＧ２１〜Ｇ２８と、短絡スイッチとしてのＰＭＯＳトランジスタＴＰ１及びＮＭＯＳトランジスタＴＮ１とから構成されている。トランスファーゲートＧ２１〜Ｇ２８は、抵抗Ｒ４１〜Ｒ４９の各接続点と、差動アンプ１１の非反転（プラス）入力端子との間にそれぞれ接続される。そして、トランスファーゲートＧ２１〜Ｇ２８のいずれ一つが図示しない選択制御回路からの選択信号φ１〜φ８に基づいて選択され、その選択されたトランスファーゲートを介して入力される分圧電圧がフィードバック電圧Ｖｆ１として差動アンプ１１の非反転（プラス）入力端子に入力される。尚、選択制御回路からの選択信号φ１〜φ８は、内部テストモード信号などによって随時可変可能な制御信号、或いは、ＲＯＭなどの固定的な制御信号である。
【００６２】
ＰＭＯＳトランジスタＴＰ１は最も駆動ドライバ１２側の抵抗Ｒ４０と並列に接続され、ＮＭＯＳトランジスタＴＮ１は最もグランド電源線側の抵抗Ｒ５０と並列に接続されている。ＰＭＯＳトランジスタＴＰ１及びＮＭＯＳトランジスタＴＮ１のゲートは、同じく図示しない選択制御回路からのモード選択信号fazを入力する。従って、モード選択信号fazがＨレベルの時（以下、第１モードという）、ＰＭＯＳトランジスタＴＰ１がオフし、ＮＭＯＳトランジスタＴＮ１がオンする。モード選択信号fazがＬレベルの時（以下、第２モードという）、ＰＭＯＳトランジスタＴＰ１がオンし、ＮＭＯＳトランジスタＴＮ１がオフする。
【００６３】
つまり、第１モードにすると、８・Ｖflat2／１７ボルトからＶflat2／１７ボルトの間において、フィードバック電圧Ｖｆ１はトランスファーゲートＧ２１〜Ｇ２８により８通りのフィードバック電圧を得る。又、第２モードにすると、１６・Ｖflat2／１７ボルトから９・Ｖflat2／１７ボルトの間において、フィードバック電圧Ｖｆ１はトランスファーゲートＧ２１〜Ｇ２８により８通りのフィードバック電圧を得る。
【００６４】
従って、モード選択信号faz及び選択信号φ１〜φ８に基づいて、１６通りのフィードバック電圧Ｖｆ１を選択することができ、第１の基準電圧Ｖflat1のより細かなばらつきを調整でき、より精度の高い第２の基準電圧Ｖflat2を生成することができる。
【００６５】
しかも、トリミング回路３３を構成する分圧回路中の抵抗素子の数及び選択回路中のトランスファーゲートの数並びに選択信号φ１〜φ８の信号線の数は、前記した図１１に示す従来の内部リファレンス生成回路５２に比べ、遥かに少なくすることがてき、回路規模の小型化をさらに図ることができる。
【００６６】
尚、本実施形態では、抵抗Ｒ４１〜Ｒ４９の抵抗値を全て同じ抵抗値とし、抵抗Ｒ４０及び抵抗Ｒ５０の抵抗値を各抵抗Ｒ４１〜Ｒ４９の抵抗値の８倍の値としてたが、これに限定されるものではなく、抵抗Ｒ４０〜Ｒ５０を適宜変更して実施してもよい。
【００６７】
発明の実施形態は、上記実施形態に限定されるものではなく、以下のように実施してもよい。
・図５に示す第３実施形態で説明したレベルトリミング回路７と図４に示す第２実施形態で説明した基準電圧生成回路３１とで内部リファレンス生成回路３を構成しててもよい。この場合、回路規模をさらに小型化することができることになる。
【００６８】
・各実施形態の内部電源電圧生成回路は、シンクロナスＤＲＡＭに内蔵された内部電源電圧生成回路に具体化したが、その他の半導体記憶装置及び半導体記憶装置以外の半導体装置の内部電源電圧生成回路に具体化してもよい。
【００６９】
・第１実施形態では、第１〜第３降圧レギュレータ４〜６に対して３種類の第１〜第３最終内部基準電圧Ｖflat3a，Ｖflat3b，Ｖflat3cを生成したが、降圧レギュレータの数は特に限定されるものではなく、１つ又は２つでもよい。さらに４つ以上でもよい。
【００７０】
【発明の効果】
本願請求項に係る発明によれば、回路規模を小さくできしかも負荷の変動を小さくでき精度の高い複数の内部電源電圧を生成することができる効果を有する。
【図面の簡単な説明】
【図１】第１実施形態の内部電源生成回路を説明するためのブロック回路図
【図２】第１実施形態の内部リファレンス生成回路の回路図
【図３】各基準電圧の電位の遷移図
【図４】第２実施形態の基準電圧生成回路を説明するための回路図
【図５】第３実施形態のレベルトリミング回路を説明するための回路図
【図６】従来の内部電源電圧生成回路を説明するためのブロック回路図
【図７】従来の内部リファレンス生成回路の回路図
【図８】差動アンプの回路図
【図９】従来の内部電源電圧生成回路を説明するためのブロック回路図
【図１０】従来の内部リファレンス生成回路の回路図
【図１１】従来の内部リファレンス生成回路の回路図
【符号の説明】
１  内部電源電圧生成回路
２  基準電圧発生回路
３  内部リファレンス生成回路
４  第１降圧レギュレータ
５  第２降圧レギュレータ
６  第３降圧レギュレータ
７  レベルトリミング回路
８  基準電圧生成回路
１１  差動アンプ
１２  駆動ドライバ
１３  トリミング回路
１４  位相補償回路
２１  差動アンプ
２２  駆動ドライバ
２３  分圧回路
３１  基準電圧生成回路
３２  分圧回路
３３  トリミング回路
Ｖｄｄ１，Ｖｄｄ２，Ｖｄｄ３  内部電源電圧
Ｖｆ１  フィードバック電圧
Ｖflat1  第１の基準電圧
Ｖflat2  第２の基準電圧
Ｖflat3a  第３の基準電圧としての第１最終内部基準電圧
Ｖflat3b  第３の基準電圧としての第２最終内部基準電圧
Ｖflat3c  第３の基準電圧としての第２最終内部基準電圧
Ｒ１１〜Ｒ１４  分圧回路を構成する抵抗
Ｒ２１〜Ｒ２４  分圧回路を構成する抵抗
Ｒ３１〜Ｒ３４  分圧回路を構成する抵抗
Ｒ４０〜Ｒ５０  抵抗分圧回路を構成する抵抗
Ｇ１１〜Ｇ１３  選択回路を構成するトランスファーゲート
Ｇ２１〜Ｇ２８  選択回路を構成するトランスファーゲート
ＴＰ１  短絡スイッチとしてのＰＭＯＳトランジスタ
ＴＮ１  短絡スイッチとしてのＮＭＯＳトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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