(57)【特許請求の範囲】
【請求項１】
共通アノードを有する多連ダイオードチップの各カソードに，多連のサイリスタチップの各アノードを，交流電極を介して重ね合わせ，積層し一体化するように固着して構成された電力制御用半導体モジュール。
【請求項２】
共通カソードを有する多連ダイオードチップの各アノードに多連のサイリスタチップの各カソードを，交流電極を介して重ね合わせ積層し，一体化するように固着して構成された電力制御用半導体モジュール。
【請求項３】
多連のサイリスタチップを上下に配置し，上側のサイリスタチップの各アノードに対して，下側のサイリスタチップの各カソードを，交流電極を介して重ね合わせ積層し，一体化するように固着して構成された電力制御用半導体モジュール。
【請求項４】
多連のダイオードチップの共通カソードに，単体のサイリスタチップのアノードを，直流中間電極を介して重ね合わせ積層し，一体化するように固着して構成された電力制御用半導体モジュール。
【請求項５】
多連のダイオードチップの共通アノードに，単体のサイリスタチップのカソードを，直流中間電極を介して重ね合わせ積層し，一体化するように固着して構成された電力制御用半導体モジュール。
【請求項６】
ゲートリード導体と交流電極，または直流中間電極とを絶縁皮膜によって間隔を保持して構成し，各半導体チップを重ね合わせ，積層一体化するように固着して構成されたことを特徴とする請求項２，３及び５のいずれか一項に記載の電力制御用半導体モジュール。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は，サイリスタやダイオードなどの電力制御用半導体モジュールに関し，半導体チップ間の配線数を削減しようとするものである。
【０００２】
【従来の技術】
図６（ａ）に従来構造の概略図を示す。この図において金属ベース１の上には直流電極５を固着させた絶縁薄板１１が接着してある。該直流電極５の上には必要個数のダイオードチップＤがそのカソードＫを下面にして半田付けされている。該ダイオードチップＤの上面はアノードＡであり，金属細線などで交流電極２，３，４に電気接続され，外部に導出される。該カソードＫが固着された直流電極５も外部に導出される。サイリスタチップＴは，アノードＡを下面にして金属ベース１に直接半田付けされている。該サイリスタチップＴの上面の一部分に露出している中間層のゲートＧは，条状金属などによって外部端子に接続され個別に導出される。該サイリスタチップＴの最上面Ｎ層のカソードＫは，ダイオードチップＤの上面のアノードＡに１対１で対応して，それぞれ金属細線などによって電気接続されている。該金属ベース１は，直流電極として外部に導出される。以上のように構成されたモジュールは，エポキシ樹脂などの絶縁物によって充填されて，図６（ｂ）の外形図のように電力制御半導体モジュールとして完成され，提供されている。
【０００３】
図６（ｃ）に該モジュールの回路構成を示す。この回路の動作は，交流電極２，３，４に三相交流が印加され，サイリスタＴの各ゲートＧに信号電流が入力されたとき，この信号電流に対応して制御された直流電力が直流電極１，５に出力され所望の特性の電力が得られる。しかし，回路を構成するため，サイリスタとダイオード間及び外部導出のための配線が必要となる。
【０００４】
【発明が解決しようとする課題】
回路によって半導体チップの個数を多く必要とする場合には，配線の本数，及び接続点の個数も多くなってくる。複雑な構造を単純化し，使用中の衝撃や振動などによる配線の断線も回避し，信頼性を高めることが望まれている。このためには，各配線を最短距離で接続することが課題である。
【０００５】
【課題を解決するための手段】
上記の課題を解決するために，請求項１記載の場合では，共通アノードを有する多連ダイオードチップの各カソードに，多連又は単体のサイリスタチップの各アノードを，交流電極を介して重ね合わせて積層し，一体化するように半田付けなどで固着して構成された電力制御用の半導体モジュールであって，外部に導出される電極は，交流電極，直流電極及びサイリスタのゲートである。
【０００６】
請求項２記載の場合においては，共通カソードを有する多連ダイオードチップの各アノードに，多連又は単体のサイリスタチップの各カソードを，交流電極を介して重ね合わせて積層し，一体化するように半田付けなどで固着して構成された半導体モジュールであり，その他は請求項１記載の場合と同様に外部に各電極が導出される。
【０００７】
請求項３記載の場合において，多連又は単体のサイリスタチップを上下に配置し，上側のサイリスタチップの各アノードに対して，下側のサイリスタチップの各カソードを，交流電極を介して重ね合わせ積層し，一体化するように半田付けなどで固着して構成された半導体モジュールで，その他は請求項１記載の場合と同様に外部に各電極が導出される。
【０００８】
請求項４記載の場合においては，単体又は多連ダイオードチップの共通カソードに，サイリスタチップのアノードを，直流中間電極を介して重ね合わせ積層し，一体化するように半田付け等で固着して構成された半導体モジュールで，その他は請求項１記載の場合と同様の各電極及び直流中間電極が導出される。
【０００９】
請求項５記載の場合においては，単体または多連ダイオードチップの共通アノードに，サイリスタチップのカソードを，直流中間電極を介して重ね合わせ積層し，一体化するように固着される。その他は請求項４記載の場合と同様に各電極が導出される。
【００１０】
【課題を解決するための手段】
請求項６記載の場合では，請求項２，３，５の場合において，ゲートリード導体と交流電極，または直流中間電極とを絶縁皮膜によって間隔を保持して構成し，各半導体チップを重ね合わせ積層し，一体化するよう固着して構成された半導体モジュールである。
【００１１】
【発明の実施の形態】
本発明の実施の形態を図によって説明する。図１は請求項１記載の発明の実施の形態である電力用半導体モジュールの構造説明図である。図１（ａ）に要部構造の一体化直前の状態を示し，図１（ｂ）に一体化された外形を示し，図１（ｃ）に該モジュールの回路構成を示す。多連ダイオードチップＤは，ＰＮ接合ダイオードチップのＰ層のアノード電極を共通として複数個の独立したカソードを有するものであり，ここでは３個のカソードを有する３連ダイオードを図示している。多連サイリスタチップＴとは，ＰＮＰＮ接合サイリスタチップの外側のＰ層のアノード，外側Ｎ層の各カソード及び内側Ｐ層の各ゲートが外部へ導出されており，図のようにサイリスタチップの３つのカソードが１つの導体に固着されたものを３連サイリスタチップと称する。
【００１２】
３連ダイオードチップＤの３つの独立したカソードＫ２，Ｋ３，Ｋ４，に，交流電極２，３，４を介して該ダイオードチップと略同一サイズのサイリスタチップＴの各アノードＡ２，Ａ３，Ａ４を重ね合わせ積層し，一体化するように半田付け等で固着する。外部へ導出される電極としては，３連サイリスタチップＴのゲートＧ，カソードＫ１，交流電極２，３，４及び３連ダイオードチップＤの共通アノードＡ１が導出される。直流電極５及び１として，カソードＫ１及びアノードＡ１が接続されている。図１（ｂ）にこのように構成された半導体モジュールの外形を示している。外部に導出された電気接続用導体以外はエポキシ樹脂などの絶縁物で覆われて一体化されている。図１（ｃ）に示した回路構成において，交流電極２，３，４に三相交流を印加し，サイリスタＴの各ゲートＧに信号電流を入力したとき，直流電極１，５に信号電流に対応して制御，整流された直流電力が出力される。
【００１３】
この発明の効果は，図６に示した従来の構成のように複数個の個別半導体を配置し配線した回路と同じ作用を行うが，外形寸法は体積で略５０％に縮小することができた。さらに，個別半導体を配線する工数が削減され，全体として小型で安価に製作でき，しかも配線の接続不良や使用中の振動，衝撃によって起こる断線などの故障が防止できた。
【００１４】
図２で請求項２記載の発明実施の形態を説明する。３連の場合について図２（ａ）に要部構造の一体化直前の状態を示し，図２（ｂ）にこの回路構成を示す。３連ダイオードチップＤの独立アノードＡ１２，Ａ１３，Ａ１４は，交流電極２，３，４を介して該ダイオードチップと略同一サイズのサイリスタチップＴの独立カソードＫ１２，Ｋ１３，Ｋ１４へ重ね合わせ積層し，一体化するように半田付け等によって固着される。サイリスタチップＴのアノードＡ１１は１つの導体に半田付け等によって固着されて，直流電極１として外部へ導出される。ここで重要なことは，サイリスタチップＴの内側のＰ層を露出させたゲートＧに，ゲートリード導体ＧＬを固着させるときに，交流電極２，３，４にゲートリード導体ＧＬ，ゲートＧが接触しないこと。また，ゲートリード導体ＧＬがダイオードチップＤのアノードＡ１２，Ａ１３，Ａ１４に接触しないことであり，これらの為に中間フレーム１０の支援が必要となってくる。ゲートＧはゲートリード導体ＧＬによって外部へ導出される。
【００１５】
該中間フレーム１０は，図２（ａ）に示すように，絶縁薄板１１にゲートリード導体ＧＬ及び交流電極２，３，４を嵌着などによって絶縁距離を保持して固定するように構成されている。絶縁薄板１１の上面及び下面にわたって該交流電極が固着され，サイリスタチップＴのカソードＫ１２，Ｋ１３，Ｋ１４と，ダイオードＤのアノードＡ１２，Ａ１３，Ａ１４とが接続される。図２の作用及び効果は図１の場合と同様である。
【００１６】
図３は請求項３記載の発明の実施形態であり，（ａ）に要部構造の一体化直前の状態，（ｂ）にこの回路構成を示す。上側のサイリスタチップの共通カソードＫ２１は１つの導体に半田付け等によって固着されて，直流電極５として外部へ導出される。該サイリスタチップＴ１の独立アノードＡ２２，Ａ２３，Ａ２４は交流電極２，３，４を介して下側のサイリスタチップＴ２の独立カソードＫ２２，Ｋ２３，Ｋ２４にそれぞれ重ね合わせて積層し，一体化するよう半田付け等により固着される。ここで重要なことは，下側サイリスタチップＴ２の各ゲートＧにゲートリード導体ＧＬを固着させるときに前述の請求項２記載の場合と同様に，他の導電部分と接触しないことであり，前述の中間フレーム１０の支援が必要となってくる。下側サイリスタチップＴ２の共通アノードＡ２１は，１つの導体に半田付け等によって固着され，直流電極１として，また，各サイリスタの各ゲートＧも外部へ導出されて半導体モジュールが構成されている。
【００１７】
図３（ｂ）に示すように，交流電極２，３，４に交流電力が供給され，ゲートＧに信号電流が入力されると，直流電極１，５に制御整流された直流が出力される。また，直流電極１，５に直流電力が供給され，ゲートＧに信号電流が入力されたとき，直流電力はゲートに入力される信号の周期に応じた交流電力に変換されて交流電極２，３，４に出力され，インバータとして作用する。このように１つの電力半導体モジュールとして構成されているので，配線工数の低減によるコスト低減や使用中の振動，衝撃に対して断線不良の削減などの効果がある。
【００１８】
図４は請求項４，図５は請求項５記載の発明の実施形態であり，（ａ）に要部構造の一体化直前の状態，（ｂ）にその回路構成を示す。図４では，サイリスタチップＴ３のカソードＫ３１は一方の直流電極５１として外部へ導出される導体に半田付け等によって固着されており，該サイリスタチップＴ３のアノードＡ３１はダイオードモジュールＤ３の上部ダイオードチップの共通カソードＫ１１に直流中間電極５２を介して重ね合わせて積層し，一体化するように半田付け等によって固着される。ダイオードモジュールＤ３は，交流電極２，３を介して独立アノードと独立カソードとを重ね合わせて積層一体化するよう固着されているものである。該ダイオードモジュールＤ３の共通アノードＡ１は直流電極１として外部へ導出されている。
【００１９】
図４（ｂ）に示すように交流電極２，３に交流電力が印加されたとき，ダイオードモジュールＤ３によって直流電力に変換される。これに直列に電気接続されているサイリスタＴ３のゲートＧに入力される信号によってコントロールされた直流電力が，直流電極１，５１に出力される。中間電極５２と直流電極５１との間に既知の回路が接続されたとき，サイリスタチップＴ３をスイッチとして作用させて，所望の電力特性を直流電極５１，１に出力することもできる。
【００２０】
図５では，図４と略同様の構成及び作用であるが，図４との相違点は，サイリスタモジュールＴ４のカソードＫ４１がダイオードモジュールＤ４の共通カソードＡ１で重ね合わせるように一体化されていることであり，この場合においては，中間フレーム１０の支援が必要となってくる。
【００２１】
図２（ａ），図３（ａ），図５（ａ）に示した中間フレーム１０は，請求項６記載の発明の実施の形態であり，ゲートリード導体ＧＬが他の導体に接触しないように絶縁薄板１１に嵌着などによって固着されている。図２（ａ），図３（ａ）では，絶縁薄板１１の上面と下面に交流電極２，３，４が，図５（ａ）では１１の上面と下面に直流中間電力１２が固着されている。
【００２２】
【発明の効果】
以上のように本発明によれば，サイリスタチップが他の電力用半導体チップと積層一体化された電力用半導体モジュールが実現できる。従来の個別半導体を配線した場合に比較し，小型化が可能，又使用中の振動，衝撃に耐える等の効果がある。
【図面の簡単な説明】
【図１】（ａ）はこの発明の一実施形態を示す半導体モジュールの構造図である。
（ｂ）は一実施形態の外形図である。
（ｃ）は実施形態の回路構成図である。
【図２】（ａ）は他の実施形態の構造図である。
（ｂ）は実施形態の回路構成図である。
【図３】（ａ）は他の実施形態の構造図である。
（ｂ）は実施形態の回路構成図である。
【図４】（ａ）は他の実施形態の構造図である。
（ｂ）は実施形態の回路構成図である。
【図５】（ａ）は他の実施形態の構造図である。
（ｂ）は実施形態の回路構成図である。
【図６】（ａ）は従来の半導体モジュールの内部構造図である。
（ｂ）はその外形図である。
（ｃ）はその回路構成図である。
【符号の説明】
Ｄ  ダイオードチップ
Ｔ  サイリスタチップ
Ａ  アノード
Ｋ  カソード
Ｇ  ゲート
１  直流電極
２  交流電極
３  交流電極
４  交流電極
５  直流電極
ＧＬ  ゲートリード導体
１０  中間フレーム
１１  絶縁薄膜
５２  直流中間電極
１２  直流中間電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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