(57)【特許請求の範囲】
【請求項１】
出力信号と基準信号間の第１位相関係を確立する第１同期ループと、
第１同期ループに応答して、出力信号と基準信号間の第２位相関係を確立する第２同期ループとの組合せであって、
第２同期ループは、その出力の出力信号を生成するインタリーブド遅延ラインを具えており、
第２同期ループは、負荷の量が可変に調整されて、プロセス、温度及び電圧変化に実質的に独立している第１部分と、第１部分に直列に繋がれて、駆動量が可変に調整されて、プロセス、温度及び電圧変化に実質的に追従する第２部分とを含んでいる組合せ。
【請求項２】
第１部分は、小さな固有遅延を有しており、第２部分は、第１部分よりも大きな固有遅延を有している、請求項１に記載の組合せ。
【請求項３】
第１部分は、遅延を有する遅延ラインを含んでおり、その遅延は、負荷を変化することで変化し、
第２部分は、駆動量が可変であり、その駆動は、所望の信号経路を選択することで変化する、請求項１に記載の組合せ。
【請求項４】
第１部分の負荷の調整量と、第２部分の駆動の調整量とを制御する制御回路をさらに具える、請求項１に記載の組合せ。
【請求項５】
段階的に可変である容量性負荷を有する第１回路経路と、
第１回路経路と直列に繋がれており、複数の段を有し、各段は速い経路及び遅い経路を有している第２回路経路と、
第１回路経路の容量と、第２回路経路の速い経路及び遅い経路の数とを制御する制御回路とを具えるインタリーブド遅延ライン。
【請求項６】
第１回路経路は、第２回路経路の固有遅延よりも小さな固有遅延を有している、請求項５に記載のインタリーブド遅延ライン。
【請求項７】
第１回路経路は、プロセス、温度及び電圧変化に実質的に独立しており、第２回路経路は、プロセス、温度及び電圧変化に実質的に追従する、請求項５に記載のインタリーブド遅延ライン。
【請求項８】
段階的に可変である容量性負荷を有する第１回路経路と、
第１回路経路と直列に繋がれており、複数の段を有し、各段では、駆動量が可変である第２回路経路と、
第１回路経路の容量と、第２回路経路の段の数と、各段の駆動量とを制御する制御回路とを具えるインタリーブド遅延ライン。
【請求項９】
第１回路経路は、第２回路経路の固有遅延よりも小さな固有遅延を有している、請求項８に記載のインタリーブド遅延ライン。
【請求項１０】
第１回路経路は、プロセス、温度及び電圧変化に実質的に独立しており、第２回路経路は、プロセス、温度及び電圧変化に実質的に追従する、請求項８に記載のインタリーブド遅延ライン。
【請求項１１】
複数の段を有しており、各段の駆動量は可変である第１回路経路と、
第１回路経路と直列に繋がれており、複数の段を有し、各段は、少なくとも速い経路及び遅い経路を有している第２回路経路と、
第１回路経路の段の数と、第２回路経路の速い経路及び遅い経路の数とを制御する制御回路とを具えるインタリーブド遅延ライン。
【請求項１２】
第１回路経路は、第２回路経路の固有遅延よりも小さな固有遅延を有している、請求項１１に記載のインタリーブド遅延ライン。
【請求項１３】
第１同期ループを用いて、出力信号と基準信号間で第１位相関係を確立する工程と、
第１同期ループに応答すると共に、出力にて出力信号を生成するように構成された第２同期ループを用いて、出力信号と基準信号間の第２位相関係を確立する工程と、
第２同期ループにおける２つの異なるタイプの可変遅延回路に信号を伝搬させる工程であって、第１回路は、可変な負荷調整を与え、プロセス、温度及び電圧変化に実質的に独立しており、第２回路は、第１回路に直列に繋がれ、可変な駆動調整を与え、プロセス、温度及び電圧変化に実質的に追従する工程と、
第１及び第２回路の遅延量を制御する制御信号を生成する工程とを具える方法。
【請求項１４】
遅延ラインを動作させる方法であって、
段階的に可変な容量性負荷を有する第１回路経路に信号を伝搬させる工程と、
複数の段を有しており、各段は速い経路及び遅い経路を有している第２回路経路に信号を伝搬させる工程と、
第１回路経路の容量と、第２回路経路の速い経路及び遅い経路の数とを制御する工程とを具える方法。
【請求項１５】
遅延ラインを動作させる方法であって、
段階的に可変な容量性負荷を有する第１回路経路に信号を伝搬させる工程と、
複数の段を有しており、各段では駆動量が可変である第２回路経路に、その信号を伝搬させる工程と、
第１回路経路の容量と、第２回路経路の段の数と、第２回路経路の各段の駆動量とを制御する工程とを具える方法。
【請求項１６】
遅延ラインを動作させる方法であって、
複数の段を有しており、各段では駆動量が可変である第１回路経路に信号を伝搬させる工程と、
複数の段を有しており、各段は少なくとも速い経路及び遅い経路を有している第２回路経路にその信号を伝搬させる工程と、
第１回路経路の段の数と、第２回路経路の速い経路及び遅い経路の数とを制御する工程とを具える方法。
【発明の詳細な説明】
【０００１】
【発明の分野】
この発明は位相同期ループ(phase locked loop)と遅延同期ループ(delay locked loop)、特にこのような回路で用いられる遅延ラインに関するものである。
【０００２】
【発明の背景】
位相同期ループは、２つの信号の位相差を小さくするように構成された回路である。位相差が零に近づくとき、もしくは予め指定された許容誤差内に収まった時、２つの信号の位相は「同期」(locked)されたという。遅延同期ループは位相同期ループに似ているが、しかし位相同期ループが入力信号もしくは基準信号と同じ位相を持つ出力信号を生成するのに対して、遅延同期ループは基準信号もしくは入力信号を遅延ラインに渡し、その出力は基準信号もしくは入力信号に対して予め指定された位相の遅れを持つ。
【０００３】
位相同期ループ(PLL's)と遅延同期ループ(DLL's)は、互いに既知の関係を持つ２つの信号を必要とする回路において広く用いられている。例えば、送信装置から受信装置へと情報を送信する時に、情報が信頼ある形で送信されるためには受信装置の局所時計(クロック)を送信装置の局所時計(クロック)に同期することが必要である。位相同期ループはこのような目的に用いられる。位相同期ループと遅延同期ループのいずれもが、長い期間にわたり利用されてきており、これらの多くのアナログ回路の例は文献や多くの装置の中に見ることが出来る。
【０００４】
位相同期ループ・遅延同期ループのいずれも、アナログの部品・デジタル部品のどちらを用いても作ることが出来る。アナログ回路においては、遅延を調節するために一連の遅延が用いられるが、その一連の遅延のそれぞれの要素は、その遅延が位相検知器に与えるアナログバイアス電圧により、変化してしまう。デジタル回路においては、例えばトランジスタを調節して遅延を調節するというのではなく、一連の遅延に含まれる遅延段の数を調節することによって、遅延の調節が行われる。アナログ回路は 連続的な遅延の調節が出来るが、それに対しデジタル回路は遅延を段階的に調節することになる。その結果として、アナログ回路の一つの利点は、そのジッターがデジタル回路の段ジッターに比して非常に小さいことである。
【０００５】
位相に関係した回路を実装することは知られている。例を挙げると、米国特許出願第０９／５８５０３５号、２０００年６月１日出願（ミクロン社番号  第９８−０７８８号）、名称「粗い循環回路と精密な循環回路を使って製られたデジタルデュアルループ遅延同期ループ」では、粗い循環回路(coarse loop)と精密な循環回路(fine loop)の両方から構成される遅延ラインの回路が示されている。粗い循環回路は、入力信号からの位相変化が粗い遅延段階に収まるような出力信号を作るように設計されているのに対し、精密循環回路は、入力信号からの位相のずれが粗い循環回路のずれに比して十分に小さい、出力信号を作るように設計されている。粗い循環回路は、位相同期状態もしくは位相遅延状態に近い出力信号を作り出すように設計されているのに対し、精密循環回路は、同期状態を得るために設計されている。それゆえに、デュアルループ(粗いものと精密なもの)による全てのデジタル位相同期ループと遅延同期ループは、幅の広い同期を与えるのと同時に、合理的な時間パラメータの範囲に収まる強い同期(tight lock)をも与える。
【０００６】
精密循環回路で利用される精密な遅延タップを作る方法はいくつも存在する。例えばある一つの実装においては、可変コンデンサを用いて負荷調節を実現する。僅かにサイズが異なる装置を用いて、速い経路と遅い経路との両方を形成することによる別の実装もある。一番目の方法は、小さな固有遅延を持ち、工程・電圧・温度(PVT)の変動に対してほとんど一定の遅延を持つ。それに対して、二番目の方法は、大きな固有遅延を持つが、遅延変動に対して良く追随する。それゆえ最終的な装置の設計されたパラメータにより、うまく調整して利用しなければならない。従って、大きな同期幅を持ち、強い同期の性質を持ち、小さな固有遅延(intrnsic delay)であり、エネルギー損失が小さく、工程・電圧・温度の変動に良く追随する遅延同期ループや位相同期ループに対する需要が存在する。
【０００７】
【発明の要旨】
本発明は位相同期ループと遅延同期ループに用いるためのインターリーブド(interleaved)遅延ラインに関するものである。本発明は工程・温度・電圧の変動から影響されることなく可変量の遅延を与える第1の部分と、該第１の部分に連なり、工程・温度・電圧の変動に対して良く追随する可変量の遅延を与える第２の部分とにより構成される交互に重ねられた遅延ラインから構成される。２種類の遅延を組み合わせること、即ちインタリーブすることによって、本発明を用いて得られる１つ又は複数の同期ループは、プロセス・電圧・温度が変動しても、たくさんの数の精密な遅延タップを使わずに、１つの粗い遅延段の遅延変動に動的に追随し、迅速かつ堅い同期といった、所望されたジッター特性を実現できる。これらの、そして他の優位点と利点は、以下の文章に記された望ましい実施例の記述により明らかになる。また、遅延ラインと同期ループを動かす方法についても開示している。
【０００８】
【望ましい実施例の詳細な説明】
本発明は、記憶装置(10)を表している図１と関連して説明する。本発明は図１の記憶装置(10)との関連において記述されているが、これは本発明の応用例の１つとして示されているにすぎないと理解されるべきである。本発明は図1に示されている応用例に限定されるものではない。
【０００９】
これは例であり限定となるものではないが、記憶装置(10)は動的同期ランダムアクセス記憶装置(SDRAM)を含む。図１に示されるように、記憶装置(10)は主記憶(12)を含む。
主記憶(12)は一般的には、バンク１から バンクＮで示される一つもしくはそれ以上のメモリーバンクを持つDRAM装置が含まれる。メモリーバンク１からバンクＮの各々は、行と列に配列された複数の記憶セルを含む。例えばマイクロプロセッサのような外部制御装置(図には含まれない)により、アドレスバス(18)に供給されるアドレスに応答して、行デコーダ(14)と列デコーダ(16)は、それぞれ行と列にアクセスする。入力回路(20)と出力回路(22)はデータバス(24)に接続され、主記憶(12)との間で双方向のデータ通信が行われる。記憶制御装置(26)は入力信号又は基準ロック信号(CLKref) と制御線(28)に与えられる制御信号に反応して、記憶装置(10)と外部装置との間のデータ通信を制御する。制御信号はチップセレクト(CS*)、行アクセスストロボ(RAS*)、列アクセスストロボ(CAS*)、書きこみイネブル(WE*)、クロックイネブル(CKE)といった信号を含むが、これに限定されるものではない。
【００１０】
デジタル同期ループDLL(30)は、本発明の趣旨に従って構築されており、これは入力回路(20)と出力回路(22)とに接続されて、二つの信号の間での歪み除去や時刻同期といったタイミング調整を行なう。本発明はDLLについて記載されているが、本発明はいかなる種類のPLLに対しても応用可能である。本発明の開示に従えば、遅延同期ループ(30)は全てデジタル回路である。当業者にとっては、図１の記憶装置(10)は本発明を図示するために簡略化されたものであり、記憶装置の全ての特徴についての詳細な解説をするためのものではないことが容易にわかるはずである。
【００１１】
図２は、主記憶(12)、二つの循環遅延同期ループ(30)、出力回路(22)を含む図１の記憶装置(10)を図示するブロック図である。出力回路(22)は、出力ドライバ(34)に接続された出力ラッチ(32)を含む。出力ラッチ(32)は接続線(35) を経由して主記憶(12)に接続される。出力ドライバ(34) は、データ出力信号DQを形成する出力パッド(36)に接続される。
【００１２】
遅延同期ループ(30)には、第１の回路すなわち粗い循環回路(40)とそれに接続された第２の精密循環回路(42)とを有する前進経路(38)が含まれる。一つの実施例においては、粗い循環回路(40)は２０ns(ナノ秒)にも及ぶ遅延幅を持ち、幅広い同期周波数幅を与える。精密循環回路(42)は強い同期を与えるために、１ns(ナノ秒)から１.２ns(ナノ秒)という遅延幅を持つ。粗い循環回路(40)は入力時計信号CLKrefとフィードバック経路(43)から局所時計信号(CLK DLL) とを受信する。精密循環回路(42)は粗い循環回路(40)の出力を受ける。また、精密回路(42)はそれ以外に CLKref信号と CLK DLL 信号とを受け取る。そして精密回路(42)は局所時計信号(CLK DLL)を出力する。レジスタを利用した全てのデジタル遅延同期回路においては、位相ジッターは遅延ラインで用いられる基本的な遅延段により主として決定される。工程、供給電圧、温度の変化によって、１段での遅延は１３０psから３５０psまで変化する。高速な記憶システムにおいては、適切なタイミングと有効なデータウィンドウを保証するためには、この歪みを出来るかぎり削減することが必要である。図２に図示される二つの循環回路による実施例により、歪みを削減することが可能である。精密回路(42)は、精密遅延の補間(interpolation)と粗い回路(40)が同期を行った後における歪の削減とを行うために用いることが出来る。
【００１３】
小さな遅延解像度を持つ精密遅延ラインを実現するためにはいくつかの方法がある。図３と図４は２つの方法を図示している。図３は 負荷を調整するための８つのタップを利用する方法の図示であり、それに対して図４は高速経路と低速経路を持つ１つのタップ方法を含んでいる方法を図示している。
【００１４】
図３にある方法は、直列に接続された２つのインバータ(44)と(45)を利用する。負荷はコンデンサ(56-63)を回路に組込むかどうかを選択するために用いられるスイッチ(47-54)を操作することで調整される。それらのコンデンサのうちの、１つのコンデンサ(63)の実装についても図示されている。それぞれのコンデンサ(56-63)も、同様な方法により実装される。コンデンサ(63)は、一対のＮ型トランジスタとＰ型トランジスタにより実装され、それらのトランジスタはそれぞれのゲート端子を互いに接続し、Ｐ型装置の方は残りの端子を電圧源(ここではVdd)に接続され、Ｎ型装置の方はソース端子とドレイン端子はグランドに接続されている。コンデンサ(56-63)を加えたり取り除いたりすることで、段階的なやり方で遅延を増やしたり減らしたりすることが出来る。工程・電圧・温度の変化に対しても、その遅延はほとんど一定である。図３の方法は、非常に小さな (例えば０.３nsといった)固有遅延を持つ。ここで固有遅延は、精密回路が利用された時は、回路に加えられる初期遅延に関係する。固有遅延は、回路の操作を緩慢なものにするため、一般的には良くない性質と言われている。
【００１５】
図４に図示される実施例は、第１のインバータ(66)と、第２のインバータ(67)と、マルチプレクサ(68)とから構成される低速経路(65)を含む。高速経路(70)は同様に、第１のインバータ(71)と、第２のインバータ(72)と、マルチプレクサ(73)から構成される。低速経路(65)に含まれるインバータの大きさを変化させることで、異なる遅延解像度を実現出来る。それゆえ、変更可能な遅延を実現するために、図４の実施例では異なる経路を利用している。図３に示される実施例とは対照的に、工程・電圧・温度の変化に伴なって遅延が変化する、もしくは追随することになる。しかしながら、それぞれの遅延タップの二つのインバータとマルチプレクサのために、大きな固有遅延が発生してしまう(１タップあたり０.３ns)。
【００１６】
本発明に従って構築された交互に重ねられた遅延ラインは、次の目的を達成するために両方の遅延補間手法を使うように設計されている。
(1) 工程・電圧・温度の変化する状況下でも、所望のジッター特性を有すること(2) 多くの遅延タップを用いることなく、遅延変動に対して動的な追随をすること、そして
(3) 迅速で強い同期をすること
【００１７】
インターリーブド遅延ライン(75)のブロック図は図５に示されている。シフトレジスタ(76)は マルチプレクサ(77)(78)と接続されて制御回路を構成し、制御回路は異なる遅延タップを選択するために用いられ、遅延タップは負荷調整タップから成る遅延ラインと高速経路と低速経路から成る遅延ラインから選ばれる。初期状態ではこれらの遅延タップのうち半分が選択され、遅延を増加させたり減少させたりするためのM個のタップによる同調幅を構成する。この配列により、歪みや、プロセス・電圧・温度の変化する状況における、その他のタイミング誤りを減少させるために、一層の柔軟さを持たせることが出来る。
【００１８】
図６は、図５におけるインターリーブド遅延ライン(75)を実装するための回路を図示する。図６では、位相検知器(80)がCLKref,CLK DLL信号を受信する。位相検知回路(78)は、パルスから成る高速制御信号(FAST)と低速制御信号(SLOW)とを生成する。高速制御信号と低速制御信号のパルスの数は、CLKref信号とCLK DLL信号との間での位相のずれを表す。高速制御信号はCLK DLL信号の位相を進めるために用いられ、低速制御信号はCLK DLL信号の位相を遅らせるために用いられる。高速制御信号と低速制御信号は制御ブロック(82)の入力となる。制御ブロック(82)は、可変遅延ライン(84)の容量負荷の制御と、可変遅延ライン(86)の高速経路と低速経路の数の制御をするための信号を出力する。可変遅延ライン(84)は図３に図示されるように構成しても良いし、その一方で、可変遅延ライン(86)は図４に図示されるように構成しても良い。出力信号(CLK DLL信号)は、図示されていないが、位相検知器(80)へフィードバックされて、入力となる。粗い回路は一般的には遅延ライン(84)の前に接続されるため、遅延ライン(84)は粗い回路に応答する。しかしながら、図６に図示される実装においては、可変遅延ライン(84)と可変遅延ライン(86)の両方の利点が得られる。
【００１９】
一例としての実施例においては、それぞれの遅延ラインに８つの遅れタップ(M=8) が使用され、遅延ライン(84)のための負荷調整タップによる一般的な遅延は、遅延が２５psから３５psの変化をしたにもかかわらず、おおよそ３０ps(ｔdl)であった。
【００２０】
高速/低速可変遅延ライン(86)の各段階での典型的な遅延は約５０ps(ｔdpp)であり、(各タップあたり)３５psから７０psの幅で変動する。このインターリーブド遅延ラインでの同調幅は次の式で計算できる。
ｔtune＝Ｍ（ｔdl＋ｔdp）／２
【００２１】
それゆえ、これまでに与えられた数値で計算すると、同調幅ｔtuneは２４０ps＜ｔtune＜４２０ｐｓであることがわかり、それは粗い遅延の各段の工程・電圧・温度による変動をカバーする。そして最悪の状況でもRMSジッターは ３５ps以下であり、ジッターの極値から極値(peak-to-peak)までを見ても７０ps以下である。
【００２２】
図７は、駆動量を調整することで精密な遅延を調節する他の実施例を図示している。位相検知器(80)は高速制御信号と低速制御信号を生成し、それらは選択制御部(88)に入力される。選択制御部(88)は個々の駆動段(90)(91)(92)(93)を制御するための信号を生成する。駆動段の一つは、例えば駆動段(91)は、一対の並列に接続されたインバータとして図示されており、そしてその一つのインバータがイネーブル制御信号と共に“Ａ”に詳細に示されている。それゆえ、選択制御部(88)は駆動段(90)(91)(92)(93)の一つもしくは両方のインバータが利用されているかどうかを判別する。
【００２３】
次に示す表は、ここで説明されている３種類の遅延即ち図３に示す「負荷調整遅延法」、図７に示す「駆動調整法」そして、図４に示す「高速/低速経路調整法」を比較している。
【表１】
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【００２４】
インターリーブド精密遅延ラインでは、高速で強い同期を得るためにこれらの手法のうちのどの2つを使うこともできる。しかし、もし後ろの２つの手法が用いられた時、シミュレーションの結果である図８、図９、図１０に示されるように、遅延が非線型に変化する状況が発生することがある。そのような状況下においては、出力の稼働サイクル(duty cycle)の歪みが発生することがある。エネルギー分布について言えば、負荷調整遅延法が最も良く、高速/低速経路調整法が最も悪い。
【００２５】
図８、図９、図１０は、それぞれ図３に示す「負荷調整遅延法」、図７に示す「駆動調整法」そして、図４に示す「高速/低速経路調整法」を用いてのシミュレーションである。
【００２６】
本発明は遅延同期ループを背景として説明されているが、本発明は図１１に示されているように位相同期ループに用いることも出来る。図１１においては、粗い循環回路は、位相検知器と、遅延ライン(96)を制御する制御部(95)とから構成される。精密循環回路は、位相検知器と、例えば図６に示されているものと同種のインターリーブド精密遅延ライン(99)を制御する制御部(98)とから構成される。インターリーブド精密遅延ライン(99)の出力は、例えばインバータ(100)のような適切なインバータを介して遅延ライン(96)に接続される。
【００２７】
図１２は、本発明を用いている図１にあるSDRAM(10)を含む計算機システム(200)を図示している。計算機システム(200)は、所定の計算又は仕事を行う所定のソフトウェアを実行するといったような、様々な演算機能を実行するプロセッサ(202)を含む。プロセッサ(202)は、アドレスバス、制御バス、データバスといったものを通常は含んでいるプロセッサバス(204)を含む。加えて計算機システム(200)には、オペレータが計算機システム(200)を操作するために、プロセッサ(202)と接続されたキーボード・マウスといった一つもしくはそれ以上の入力装置(214)も含まれる。一般的には計算機システム(200)には、プロセッサ(202)と接続されたプリンタやビデオ端末といった一つもしくはそれ以上の出力装置(216)も含まれる。一つもしくはそれ以上のデータ記憶装置(218)も通常はプロセッサ(202)と接続されており、プロセッサ(202)は内部もしくは外部の記憶メディア(図示されていない)との間でデータを格納したり取り出したりすることができる。典型的な記憶装置(218)の例にはハードディスクやフレキシブルディスク、カセットテープ、CD-ROMSといったものが含まれる。一般にはプロセッサ(202)は通常はSRAMであるキャッシュメモリ(226) や メモリコントローラ(230)を通してSDRAM(110) とも接続されている。メモリコントローラ(230)は通常は、SDRAM(110)と接続された制御バス(236)とアドレスバス(238)とを含む。データバス(240)はプロセッサバス(204)と(図に示されているように)メモリコントローラ(230)を介して直接接続する場合もあれば、他の手法による場合もある。
【００２８】
本発明は典型的な実施例と関係した形で記述されているが、しかしながら当業者にとっては多くの修正や変化が可能であることに気付くはずである。そのような修正や変更は本発明の範疇に含まれていることが意図されており、以下の特許請求の範囲によってのみ制限されるものである。
【図面の簡単な説明】
本発明の理解を容易にし、実施出来るようにするため、本発明は以下の図面と関連する形で説明されるが、これは図解を目的とするものであり、この図面により制限を意図したものではない。
【図１】図１は本発明の趣旨に従って構成された、インターリーブド遅延ラインを持つ遅延同期装置を用いた記憶装置のブロック図である。
【図２】図１に含まれる遅延同期ループを記憶装置の特定の部分と関係した形で示したブロック図である。
【図３】遅延ラインにおける精密循環回路における遅延を補間するための方法を図示している。
【図４】遅延ラインにおける精密循環回路における遅延を補間するための方法を図示している。
【図５】図３及び図４に示されている方法を用いているインターリーブド遅延ラインを示すブロック図である。
【図６】インターリーブド経路を有する同期回路を実現するための回路を図示している。
【図７】遅延経路の精密循環回路のため、遅延を補間する他の方法を示している。
【図８】図３を具体化した遅延調整によるシミュレーションである。
【図９】図７を具体化した遅延調整によるシミュレーションである。
【図１０】図４を具体化した遅延調整によるシミュレーションである。
【図１１】位相同期回路において本発明が用いられる様子を図示している。
【図１２】図１にて示される記憶装置を用いたコンピュータシステムのブロック図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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