(57)【特許請求の範囲】
【請求項１】
電極パッドと内部回路との間に設けられ、第１拡散層電極が当該電極パッドと当該内部回路とに接続され第２拡散層電極とゲート電極とが基準電位に接続された絶縁ゲート型電界効果トランジスタを有する半導体装置の保護回路において、
前記絶縁ゲート型電界効果トランジスタが、デプレッション型であると共に、
前記絶縁ゲート型電界効果トランジスタの第１拡散層および第２拡散層と同一導電型の領域が前記電極パッドと前記内部回路とに接続され、当該領域と逆導電型の領域が前記基準電位に接続されたダイオードを備え、
前記絶縁ゲート型電界効果トランジスタがＮチャンネル型である場合には、当該絶縁ゲート型電界効果トランジスタが設けられた基板には正の電圧が印加され、
前記絶縁ゲート型電界効果トランジスタがＰチャンネル型である場合には、当該絶縁ゲート型電界効果トランジスタが設けられた基板には負の電圧が印加されたこと、
を特徴とする半導体装置の保護回路。
【請求項２】
請求項１記載の半導体装置の保護回路において、
前記絶縁ゲート型電界効果トランジスタがＮチャンネル型である場合には、前記基準電位は負の電位であり、
前記絶縁ゲート型電界効果トランジスタがＰチャンネル型である場合には、前記基準電位は正の電位であること、
を特徴とする半導体装置の保護回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の保護回路に関し、特には絶縁ゲート型電界効果トランジスタを有する保護回路に関する。
【０００２】
【従来の技術】
図８は、半導体装置における保護回路の一例を説明するための等価回路図である。この図に示す保護回路８０は、エンハンスメント型の絶縁ゲート型電界効果トランジスタ８１、８２で構成され、電極パッド２０と内部回路３０との間に設けられている。上記絶縁ゲート型電界効果トランジスタ８１、８２は、例えばＰチャンネルＭＯＳ（Metal Oxide Semiconductor)トランジスタ（以下ＰＭＯＳと記す）８１とＮチャンネルＭＯＳトランジスタ（以下、ＮＭＯＳと記す）８２である。そして、ＰＭＯＳ８１の第１拡散層電極８１ａとＮＭＯＳ８２の第１拡散層電極８２ａとが、電極パッド２０と内部回路３０とに接続されている。また、ＰＭＯＳ８１の第２拡散層電極８１ｂとゲート電極８１ｃとが入力電源ＶCCに接続されている。さらに、ＮＭＯＳ８２の第２拡散層電極８２ｂとゲート電極８２ｃとは、グランドＧＮＤに接続されている。
【０００３】
上記のように構成された保護回路８０では、入力電源Ｖccよりも高い正の過電圧が電極パッド２０に印加されると、ＰＭＯＳ８１の第１拡散層電極８１ａ−第２拡散層電極８１ｂ間にアバランチェ降伏による電流が流れ、上記過電圧が入力電源ＶCCに放電される。また、入力電源Ｖccよりも低い負の過電圧が電極パッド２０に印加されると、ＮＭＯＳ８２の第１拡散層電極８２ａ−第２拡散層電極８２ｂ間にアバランチェ降伏による電流が流れ、上記過電圧がグランドＧＮＤに放電される。
【０００４】
【発明が解決しようとする課題】
しかし、上記従来例で説明したように、半導体装置の保護回路にはエンハンスメント型の絶縁ゲート型電界効果トランジスタが用いられているため、電圧の印加によってトランジスタがＯＮ状態になって初めて当該トランジスタに電流が流れる。例えば上記保護回路では、電極パッドに印加された過電圧によってＮＭＯＳまたはＰＭＯＳがアバランチェ降伏してＯＮ状態になって初めてこのＭＯＳに電流が流れて上記過電圧が放電される。ところが、過電圧が印加されてから上記トランジスタがＯＮ状態になるまでにはある程度の時間を要する。このため、この間に上記過電圧の印加によってトランジスタの絶縁破壊が生じる場合がある。
【０００５】
また、高集積化が進行した半導体装置においては、ＭＯＳトランジスタの拡散層電極のシート抵抗を低減させるために、当該拡散層電極の表面層に低抵抗のシリサイド層を設けている。このシリサイド層は、セルフアラインシリサイド法によって拡散層の表面層に自己整合的に形成される。このため、内部回路を構成するＭＯＳトランジスタの拡散層表面にシリサイド層を形成する工程では、上記保護回路を構成する各ＭＯＳトランジスタの拡散層表面にもシリサイド層が形成される。そして、電極パッドに印加された過電圧は、抵抗の小さいシリサイド層に集中するため、このシリサイド層を有する保護回路のトランジスタがＯＮ状態になるまでの電流経路が絶たれている間に、上記絶縁破壊が生じる可能性がさらに高くなる。
【０００６】
【課題を解決するための手段】
上記課題を解決するための半導体装置の保護回路は、電極パッドと内部回路との間に設けられ、第１拡散層電極が当該電極パッドと当該内部回路とに接続され第２拡散層電極とゲート電極とが基準電位に接続された絶縁ゲート型電界効果トランジスタを有しており、上記絶縁ゲート型電界効果トランジスタがデプレッション型であることを特徴としている。
【０００７】
上記保護回路では、電極パッドに印加された過電圧は第１拡散層電極から絶縁ゲート型電界効果トランジスタに印加される。この絶縁ゲート型電界効果トランジスタは、デプレッション型であり、ゲート電極が基準電位に接続されていて常に導通状態に保たれているため、上記過電圧の印加によって、絶縁ゲート型電界効果トランジスタの第１拡散層電極と第２拡散層電極との間には直ちに電流が流れる。このため、絶縁ゲート型電界効果トランジスタの絶縁部に過電圧の印加によるストレスが加わることはない。そして、この過電圧は当該絶縁ゲート型電界効果トランジスタのチャネル内の高抵抗部で消費される。
【０００８】
また、上記第１拡散層電極、第２拡散層電極及びゲート電極の表面層には、シリサイド層を設けた。これによって、コンタクト抵抗が低下して絶縁ゲート型電界効果トランジスタの動作速度が速くなる。さらに、上記絶縁ゲート型電界効果トランジスタがＮチャンネル型である場合には、当該絶縁ゲート型電界効果トランジスタが設けられた基板には０または正の電圧が印加され、上記絶縁ゲート型電界効果トランジスタがＰチャンネル型である場合には、当該絶縁ゲート型電界効果トランジスタが設けられた基板には０または負の電圧が印加される。これによって、絶縁ゲート型電界効果トランジスタが寄生バイポーラトランジスタとしても動作するようになる。
【０００９】
【発明の実施の形態】
以下、本発明を適用した半導体装置の保護回路の実施の形態を図面に基づいて説明する。尚、以下に示す各実施形態はあくまでも一例として示されるものである。また、図８を用いて説明した従来の保護回路と同一の構成要素には同一の符号を付し、重複する説明は省略する。
【００１０】
（第１実施形態）
図１は第１実施形態の保護回路を説明する等価回路図である。この図に示すように、保護回路１０は、電極パッド２０と内部回路３０との間に設けられ、デプレッション型の絶縁ゲート型電界効果トランジスタ１１、１２で構成されている。これらの絶縁ゲート型電界効果トランジスタ１１、１２は、ＰＭＯＳトランジスタ（以下、ＰＭＯＳと記す）１１とＮＭＯＳトランジスタ（以下、ＮＭＯＳと記す）１２であることとする。
【００１１】
上記ＰＭＯＳ１１とＮＭＯＳ１２とは、それぞれの第１拡散層電極１１ａ，１２ａが電極パッド２０−内部回路３０間の配線に接続されている。また、ＰＭＯＳ１１の第２拡散層電極１１ｂとゲート電極１１ｃとは、入力電源ＶCC（請求項に記す基準電位）に接続されている。一方、ＮＭＯＳ１２の第２拡散層電極１２ｂとゲート電極１２ｃとは、グランドＧＮＤ（請求項に記す基準電位）に接続されている。
【００１２】
図２には、上記保護回路（１０）のトランジスタ部分の要部断面図を示した。この図に示すように、上記保護回路を構成するＰＭＯＳ１１及びＮＭＯＳ１２の各第１拡散層電極１１ａ，１２ａ、第２拡散層電極１１ｂ，１２ｂ及びゲート電極１１ｃ，１２ｃの表面層には、シリサイド層Ａが設けられている。このシリサイド層Ａは、セルフアラインシリサイド法によって内部回路の拡散層（図示省略）表面にシリサイド層を形成する工程で同時に形成されたものである。
【００１３】
上記図１及び図２を用いて説明した構成の保護回路１０では、電極パッド２０に印加された過電圧はこの保護回路１０を構成するＰＭＯＳ１１及びＮＭＯＳ１２の第１の拡散層１１ａ，１２ａに印加される。この上記ＰＭＯＳ１１及びＮＭＯＳ１２はデプレッション型であり、各ゲート電極１１ｃ，１２ｃが基準電位ＶCC，ＧＮＤに接続されていて常に導通状態に保たれている。
【００１４】
このため、上記過電圧が入力電源ＶCCよりも高い正の過電圧である場合には、この過電圧は直ちにＰＭＯＳ１１の第１拡散層電極１１ａ−第２拡散層電極１１ｂ間に流れ始める。そして、この過電圧は、ＰＭＯＳ１１のチャネル内の高抵抗部で消費される。一方、上記過電圧が入力電源ＶCCよりも低い負の過電圧である場合いは、この過電圧は直ちにＮＭＯＳ１２の第１拡散層電極１２ａ−第２拡散層電極１２ｂ間に流れ始める。そして、この過電圧はＮＭＯＳ１２のチャネル内の高抵抗部で消費される。
【００１５】
したがって、この保護回路１０においては、電極パッド２０に印加された過電圧が、第１拡散層電極１１ａ，１２ａ表面のシリサイド層に一時的に溜められることはなく、この過電圧によるＰＭＯＳ１１及びＮＭＯＳ１２の静電破壊が防止される。
【００１６】
また、ＰＭＯＳ１１及びＮＭＯＳ１２の各第１拡散層電極１１ａ，１２ａ、第２拡散層電極１１ｂ，１２ｂ及びゲート電極１１ｃ，１２ｃの表面層に、シリサイド層Ａを設けたことで、コンタクト抵抗が低下して絶縁ゲート型電界効果トランジスタの動作速度を速くすることができる。
【００１７】
図３には、上記図１を用いて説明した第１実施形態の保護回路の変形例を示す。この図３に示す保護回路１０’と上記図１を用いて説明した保護回路（１０）との異なるところは、保護回路１０’を構成するＰＭＯＳ１１’とＮＭＯＳ１２’とが設けられた基板部分にも電流経路を設けた点にある。これ以外の構成は、上記保護回路（１０）と同様である。
【００１８】
ここでは、ＰＭＯＳ１１’が設けられたＮウェル拡散層（すなわち請求項に記す基板、図示省略）には０または負の電圧が印加され、ＮＭＯＳ１２’が設けられたＰウェル拡散層（すなわち請求項に記す基板、図示省略）には０または正の電圧が印加されていることとする。上記負の電圧及び正の電圧は、自己発生した場合も含まれることとする。また、第１拡散層電極１１ａ，１２ａ及び第２拡散層電極１１ｂ，１２ｂの拡散層深さに対して、これらの表面のシリサイド層（図２参照）Ａの膜厚を十分に薄くすることとする。
【００１９】
このような構成の保護回路１０’では、ＰＭＯＳ１１’およびＮＭＯＳ１２’が、それぞれの基板部分をベースとした寄生バイポーラトランジスタとして作用するようになる。このため、例えば過電圧の印加によってＰＭＯＳ１１’チャネル部分で過大電流が消費される場合、流れるキャリアでインパクトイオンとして−イオンが発生するが、ＰＭＯＳ１１’の基板（すなわち上記Ｎウェル拡散層）には負の電圧が印加されているため、このインパクトイオンはＰＭＯＳ１１’の第１拡散層電極１１ａ−基板−第２拡散層電極１１ｂで構成される寄生バイポーラトランジスタを流れることになる。そして、このインパクトイオンがチャネル下の基板部分を流れることで上記過電圧の消費が効率的に行われ、この保護回路１０’は、上記図１を用いて説明した保護回路（１０）よりもさらに耐圧特性に優れたものになる。
【００２０】
また、上記保護回路１０’では、第１拡散層電極１１ａ，１２ａ及び第２拡散層電極１１ｂ，１２ｂ表面のシリサイド層が十分に薄く形成されていることから、International Electron Devices Meeting（１９９６）（米）ｐ．８９３−８９６のＦｉｇｕｒｅ５に記載されているように、ＭＯＳトランジスタに形成される寄生バイポーラのＯＮ抵抗が低く押さえられたものになる。そして、ＰＭＯＳ１１’やＮＭＯＳ１２’のチャネル下の基板部分にもより多くの電流が流れて上記絶縁破壊の防止効果がさらに高められる。
【００２１】
（第２実施形態）
図４は第２実施形態の保護回路の等価回路図である。この図に示す保護回路４０は、電極パッド２０と内部回路３０との間に設けられ、ＭＯＳトランジスタ４１とダイオード４２とで構成されている。上記ＭＯＳトランジスタ４１はＮチャンネルのデプレッション型であり、第１拡散層電極４１ａが内部回路３０及び電極パッド２０に接続され、第２拡散層電極４１ｂ及びゲート電極４１ｃが負の電源電圧Ｖss（請求項に記す基準電位）に接続されている。一方、ダイオード４２は、Ｎ型領域が内部回路３０及び電極パッド２０に接続され、Ｐ型領域が上記の電源電圧Ｖssに接続されている。
【００２２】
上記構成の保護回路４０では、電極パッド２０に負の過電圧が印加されるとダイオード４２が導通して電荷が負の電源電圧Ｖssに放電される。一方、電極パッド２０に正の過電圧が印加された場合には、この過電圧によってＮチャンネルのＭＯＳトランジスタ４１に電流が流れてる。この際、ＭＯＳトランジスタ４１は、デプレション型であることから、この過電圧は直ちにＭＯＳトランジスタ４１の第１拡散層電極４１ａ−第２拡散層電極４１ｂ間に流れ始める。そして、この過電圧は、ＭＯＳトランジスタ４１のチャネル内の高抵抗部で消費される。
【００２３】
以上のように、上記構成の保護回路４０では、ＭＯＳトランジスタ４１から直ちに過電圧が放電され、過電圧の印加によるＭＯＳトランジスタ４１の静電破壊が防止される。このため、ＭＯＳトランジスタ４１と電極パッド２０との間にＭＯＳトランジスタ４１を保護するするための抵抗素子を設ける必要はない。したがって、この抵抗素子を設けた保護回路と比較して、電極パッドに印加された信号波型に対して内部回路側に出力される信号波形が鈍ることが押さえられ、半導体装置の動作速度が確保される。また、上記抵抗素子を拡散層で形成してなる保護回路では、この拡散層の接続部で発生する基板−配線間のショート不良が発生する場合があるが、本実施形態の保護回路４０では上記抵抗素子を設ける必要がないので、このショート不良を懸念する必要はない。
【００２４】
さらに、ＭＯＳトランジスタ４１をデプレッション型にして当該ＭＯＳトランジスタ４１を通常状態（電圧が印加されていない状態）で導通させているため、ＭＯＳトランジスタ４１のゲート電極４１ｃと負の電源電圧ＶSSとの間に当該ＭＯＳトランジスタ４１をＯＮさせるための抵抗素子を設ける必要もない。
以上のように、ＭＯＳトランジスタ４１とダイオード４２とを備えた保護回路内に抵抗素子を設ける必要がなくなるため、当該ＭＯＳトランジスタ４１とダイオード４２とを備えた保護回路４０の回路構成が単純化される。
【００２５】
図５には、上記図４を用いて説明した第２実施形態の保護回路の変形例を示す。この図５に示す保護回路４０’と上記図４を用いて説明した保護回路（４０）との異なるところは、保護回路４０’を構成するＭＯＳトランジスタ４１’が設けられた基板に電流経路を設け、この基板に正の電圧を印加し、当該ＭＯＳトランジスタ４１’を寄生バイポーラトランジスタとしても作動するようにした点にある。これ以外の構成は、上記保護回路（４０）と同様である。ただし、このＭＯＳトランジスタ４１’では、第１拡散層電極４１ａ及び第２拡散層電極４１ｂの拡散層深さに対して、これらの表面のシリサイド層の膜厚を十分に薄くすることとで、ＭＯＳトランジスタ４１’に形成される寄生バイポーラトランジスタのＯＮ抵抗を低く押さえることとする。
【００２６】
上記構成の保護回路４０’では、ＭＯＳトランジスタ４１’の基板側にも電流が流れて過電圧が消費され易くなる。そして、ＭＯＳトランジスタ４１’のチャネル部分で過大電流が消費される際、流れるキャリアでインパクトイオンが発生し、このインパクトイオンが基板電流として流れることで上記過電圧の消費が効率的に行われる。このため、この保護回路４０’は、上記図４を用いて説明した保護回路（４０）よりもさらに耐圧特性に優れたものになる。
【００２７】
図６には、上記図４を用いて説明した第２実施形態の保護回路のさらに他の変形例を示す。この図６に示す保護回路４０”は、上記図５を用いて説明した保護回路（４０’）のダイオード４２”及びＭＯＳトランジスタ４１”の導電型を逆にしたものであり、それ以外の構成は上記保護回路（４０’）と同様である。
【００２８】
上記構成の保護回路４０”であっても、上記保護回路（４０’）と同様の効果が得られる。
【００２９】
図７（１）〜（４）は、本発明の保護回路に用いられたＭＯＳトランジスタ（請求項に示す絶縁ゲート型電界効果トランジスタ）部分の形成を説明する断面工程図であり、以下にこれらの図に基づいて上記保護回路の形成工程を説明する。尚、ＭＯＳトランジスタの構成部品には、図１で示した第１実施形態のＭＯＳトランジスタに付した符号を用いた。
先ず、図７（１）に示すように、半導体基板１００の表面側に素子分離領域１０１を形成する。その後、上記保護回路を構成するＭＯＳトランジスタをデプレッション型にするための不純物を、イオン注入によって半導体基板１００の表面層に導入する。イオン注入の一例を以下に示す。
ＮＭＯＳ領域では、注入イオン：Ｐ（リン）、注入エネルギー：２０ｋｅＶ、注入ドーズ量：１０12個／ｃｍ2 。
ＰＭＯＳ領域では、注入イオン：Ｂ（ホウ素）、注入エネルギー：２０ｋｅＶ、注入ドーズ量：１０12個／ｃｍ2 。
【００３０】
次に、上記保護回路を構成するＭＯＳトランジスタのゲート電極１１ｃを、内部回路を構成するＭＯＳトランジスタのゲート電極（図示省略）と同一のポリシリコン層で形成する。ＬＤＤ拡散層１０２を形成するためのイオン注入を行った後、ゲート電極１１ｃの側壁に酸化シリコンからなるサイウォール１０３を形成する。ここでは、半導体基板１００上の全面に成膜した酸化シリコン膜をエッチバックすることによって上記サイドウォール１０３を得る。
【００３１】
その後、ＭＯＳトランジスタ（内部回路を構成するＭＯＳトランジスタも含む）の第１拡散層電極１１ａ及び第２拡散層電極１１ｂを形成するためのイオン注入を行う。
この際、先ず、半導体基板１００上の全面に、１０ｎｍの膜厚の酸化シリコン膜（図示省略）を成膜する。ここでは、４ｓｌｍの流量で供給されるＯ2 （酸素ガス）雰囲気下で８００℃、１０分の熱処理を行うことによって酸化シリコン膜を得る。
【００３２】
次に、Ｐ型不純物として、例えはＢＦ2 （２フッ化ホウ素）イオンを４０ｋｅＶの注入エネルギーで３×１０15個／ｃｍ2 程度注入する。この際、ＢＦ2 のＦ（フッ素）が上記酸化シリコン膜内に取り込まれ、Ｂ（ホウ素）のみが半導体基板１００中に導入される。次いで、Ｎ型不純物として、例えばＡｓ（ヒ素）イオンを５０ｋｅＶの注入エネルギーで３×１０15個／ｃｍ2 程度注入する。
【００３３】
その後、上記のイオン注入によって半導体基板１００及びゲート電極１１ｃ内に導入された不純物の活性化熱処理を行う。ここでは、窒素雰囲気中において１０００℃で１０秒の熱処理を行い、ＬＤＤ拡散層１０２を有する第１拡散層電極１１ａ及び第２拡散層電極１１ｂを形成すると共に、ゲート電極１１ｃの導電性を得る。
【００３４】
次に、図７（２）に示すように、セルフアラインシリサイド法によって、第１拡散層電極１１ａ、第２拡散層電極１１ｂ及びゲート電極１１ｃの露出表面層（内部回路を構成するＭＯＳトランジスタの拡散層及びゲート電極の露出表面層も含む）にシリサイド層Ａを形成する。ここでは、先ずフッ酸系溶液で半導体基板１００及びゲート電極１１ｃ表面の自然酸化膜を除去する。上記フッ酸系溶液としては、例えばＨ2 Ｏ2 （過酸化水素）：Ｈ2 Ｏ（水）：ＨＦ（フッ酸）＝３０：７０：１（体積比）を用いる。
【００３５】
次に、半導体基板１００上の全面に金属膜を成膜する。この金属膜としては、Ｔｉ（チタン）、Ｃｏ（コバルト）、Ｎｉ（ニッケル）、Ｚｒ（ジルコニウム）、Ｒｕ（ルテリウム）、Ｐｄ（パラジウム）、Ｈｆ（ハフニウム）、Ｗ（タングステン）、Ｐｔ（プラチナ）、Ｃｏ／Ｔｉ、Ｔｉ／Ｃｏ、ＴｉＮ／Ｃｏ等を用いる。
【００３６】
以下に、Ｃｏからなる上記金属膜の成膜条件の一例を示す。スパッタリングガス及び流量：Ａｒ（アルゴン）＝１００ｓｃｃｍ、成膜雰囲気内ガス圧力：０．４７Ｐａ、成膜温度：１５０℃、成膜膜厚：１０ｎｍ、パワー：１ｋＷ。
【００３７】
その後、第１回目の熱処理を行い、単結晶及び多結晶のシリコン表面にＣｏＳｉ2 からなるシリサイド層Ａを選択的に成長させる。熱処理の一例としては、５０００ｃｍ3 ／分の流量で供給されるＮ2 （窒素）雰囲気中において５５０℃で３０秒のＲＴＡ（Rapid Thermal Annealing ）を行う。次に、硫酸過水をエッチング溶液に用いて未反応の金属膜（Ｃｏ）を選択的にエッチング除去する。
【００３８】
しかる後、第２回目の熱処理を行い、シリサイド層Ａをさらに安定な相に転移させる。この際の熱処理の一例としては、５０００ｃｍ3 ／分の流量で供給されるＮ2 雰囲気中において８００℃で３０秒のＲＴＡを行う。
【００３９】
次に、図７（３）に示すように、半導体基板１００上の全面に酸化シリコン膜または窒化シリコン膜とＢＰＳＧ（ホウ素−リンシリケートガラス）膜との積層構造からなる層間絶縁膜１０５を成膜する。以下に、上記層間絶縁膜の成膜条件の一例を示す。
酸化シリコン膜の成膜条件としては、成膜ガス及び流量：ＳｉＨ4 （シラン）／Ｏ2 （酸素ガス）＝０．０３ｓｌｍ／０．５４ｓｌｍ、成膜雰囲気内ガス圧力：１０．２Ｐａ、成膜温度：４００℃、成膜膜厚：１００ｎｍ。
窒化シリコン膜の成膜条件としては、成膜ガス及び流量：ＳｉＨ2 Ｃｌ2 （２塩化シラン）／ＮＨ3 （アンモニア）／Ｎ2 ＝０．０５ｓｌｍ／０．２ｓｌｍ／０．２ｓｌｍ、成膜雰囲気内ガス圧力：７０Ｐａ、成膜温度：７６０℃、成膜膜厚：５０ｎｍ。
【００４０】
ＢＰＳＧ膜の成膜条件としては、成膜ガス及び流量：ＴＥＯＳ＝５０ｓｃｃｍ、成膜雰囲気内ガス圧力：４０Ｐａ、成膜温度：７２０℃、成膜膜厚：５００ｎｍ。
【００４１】
次に、ここでは図示を省略したレジストパターンをマスクに用いたエッチングによって、上記層間絶縁膜１０５に接続孔１０６を形成する。この際の層間絶縁膜１０５のエッチング条件の一例を示す。エッチングガス及び流量：Ｃ4 Ｆ8 （８フッ化シクロブタン）／５０ｓｃｃｍ、ＲＦパワー：１２００Ｗ、エッチング雰囲気内ガス圧力：２Ｐａ。
【００４２】
上記工程の後、接続孔１０６のマスクずれに対応させるために、コンタクトイオン注入を施す。この際、Ｐ型不純物の導入条件の一例としては、ＢＦ2 イオンを５０ｋｅＶの注入エネルギーで３×１０15個／ｃｍ2 程度導入する。また、Ｎ型不純物の導入条件の一例としては、Ａｓイオンを５０ｋｅＶの注入エネルギーで３×１０15個／ｃｍ2 程度導入する。
【００４３】
その後、Ｎ2 雰囲気中において８５０℃で３０秒間の活性化熱処理を行う。
【００４４】
次に、図７（４）に示すように、接続孔１０６内にプラグ１０７を形成する。この際先ず、硫酸過水溶液への侵漬とＡｒイオンによるドライエッチングとによって接続孔１０６底面の自然酸化膜を除去した後、上記ドライエッチングに続けて密着層（図示省略）の成膜を行う。この密着層は、例えばＴｉ（チタン）膜上にＴｉＮ（窒化チタン）膜を積層してなり、以下に上記各膜の成膜条件の一例を示す。
Ｔｉ膜の成膜条件としては、スパッタリングガス及び流量：Ａｒ＝１００ｓｃｃｍ、成膜雰囲気内ガス圧力：０．４７Ｐａ、成膜温度：１５０℃、成膜膜厚：１０ｎｍ、パワー：８ｋＷ。
ＴｉＮ膜の成膜条件としては、スパッタリングガス及び流量：Ａｒ／Ｎ2 ＝４０ｓｃｃｍ／２０ｓｃｃｍ、成膜雰囲気内ガス圧力：０．４７Ｐａ、成膜膜厚：７０ｎｍ、パワー：５ｋＷ。
【００４５】
次に、上記密着層上にブランケットＷ膜を成膜する。成膜条件の一例を以下に示す。
成膜ガス及び流量：Ａｒ／Ｎ2 ／Ｈ2 （水素ガス）／ＷＦ6 （６フッ化タングステン）＝２２００ｓｃｃｍ／３００ｓｃｃｍ／５００ｓｃｃｍ／７５ｓｃｃｍ、成膜雰囲気内ガス圧力：１０６４０Ｐａ、成膜温度：４５０℃、成膜膜厚：４００ｎｍ。
【００４６】
次に、接続孔１０６内にのみＷ膜が残る状態にこのＷ膜をエッチバックし、当該Ｗ膜からなるプラグ１０７を形成する。Ｗ膜をエッチバックする際のエッチング条件の一例を以下に示す。
エッチングガス及び流量：ＳＦ6 （６フッ化硫黄）＝５０ｓｃｃｍ、ＲＦパワー：１５０Ｗ、エッチング雰囲気内ガス圧力：１．３３Ｐａ。
【００４７】
次に、層間絶縁膜１０５及びプラグ１０７上に配線１０８を形成する。ここでは、一例としてＴｉ膜上にＡｌ（アルミニウム）膜を積層させてなる配線材料膜を成膜した後、この配線材料膜をパターニングすることによって配線１０８を得る。以下に、上記配線材料膜の成膜条件及びこの配線材料膜をパターニングする際のエッチング条件の一例を示す。
【００４８】
Ｔｉ膜の成膜条件としては、スパッタリングガス及び流量：Ａｒ＝１００ｓｃｃｍ、成膜雰囲気内ガス圧力：０．４７Ｐａ、成膜温度：１５０℃、成膜膜厚：３０ｎｍ、パワー：４ｋＷ。
Ａｌ膜の成膜条件としては、スパッタリングガス及び流量：Ａｒ＝５０ｓｃｃｍ、成膜雰囲気内ガス圧力：０．４７Ｐａ、成膜温度：１５０℃、成膜膜厚：０．５μｍ、パワー：２２．５ｋＷ。
エッチング条件としては、エッチングガス及び流量：ＢＣｌ3 （３塩化ホウ素）／Ｃｌ2 （塩素ガス）＝６０ｓｃｃｍ／９０ｓｃｃｍ、マイクロ波パワー：１０００Ｗ、ＲＦパワー：５０Ｗ、エッチング雰囲気内ガス圧力：０．０１６Ｐａ。
【００４９】
尚、上記形成工程におけるＲＴＡの熱処理シーケンスは、５００℃の昇温までは１００℃／ｓｅｃ．程度で昇温を施すが、５００℃〜１０００℃までは１０℃／ｓｅｃ．で処理を行う。また、降温時も１０００℃〜５００℃までは−１０℃／ｓｅｃ．で処理を行い、５００℃以下で−１００℃／ｓｅｃ．程度の急速降温を実施する。これによって、スループットを上昇させると共に、熱ストレスによる結晶欠陥の発生を防止する。
【００５０】
以上のようにして、上記各実施形態で説明した構成の保護回路を有する半導体装置を形成する。
【００５１】
【発明の効果】
以上説明したように、本発明の半導体装置の保護回路によれば、当該保護回路を構成する絶縁ゲート型電界効果トランジスタとしてデプレッション型を採用したことで、電極パッドから保護回路に過電圧が印加された場合に直ちに上記過電圧による電流を上記絶縁ゲート型電界効果トランジスタに流すことができる。このため、保護回路を構成する絶縁ゲート型電界効果トランジスタに過電圧の印加によるストレスが加わることはない。したがって、上記絶縁ゲート型電界効果トランジスタが拡散層電極表面にシリサイド層が設けられたものであっても、過電圧の印加による絶縁ゲート型電界効果トランジスタの静電破壊が防止され、十分な耐圧特性を有する保護回路が得られる。
また、絶縁ゲート型電界効果トランジスタの各電極の表面層にシリサイド層を設けたことで、このトランジスタの動作速度を向上させてさらに過電圧を放出し易くすることができる。
しかも、絶縁ゲート型電界効果トランジスタが形成された基板に電圧を印加することで寄生バイポーラトランジスタとしても動作させることが可能になり、過電圧の消費を効率的に行うことができる。
【図面の簡単な説明】
【図１】第１実施形態の保護回路を説明する等価回路図である。
【図２】本発明における保護回路の要部断面図である。
【図３】第１実施形態の保護回路の変形例を示す等価回路図である。
【図４】第２実施形態の保護回路を説明する等価回路図である。
【図５】第２実施形態の保護回路の変形例を示す等価回路図である。
【図６】第２実施形態の保護回路の他の変形例を示す等価回路図である。
【図７】本発明の保護回路の製造を説明する断面工程図である。
【図８】従来の保護回路を説明する等価回路図である。
【符号の説明】
１０，１０’，４０，４０’，４０”…保護回路、１１，１１’…ＰＭＯＳ（絶縁ゲート型電界効果トランジスタ）、１１ａ，１２ａ，４１ａ…第１拡散層電極、１１ｂ，１２ｂ，４１ｂ…第２拡散層電極、１２，１２’…ＮＭＯＳ（絶縁ゲート型電界効果トランジスタ）、２０…電極パッド、３０…内部回路、４１，４１’，４１”…ＭＯＳトランジスタ（絶縁ゲート型電界効果トランジスタ）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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