(57)【特許請求の範囲】
【請求項１】
少なくとも一つの第１導電型領域と少なくとも一つの第２導電型領域を含む半導体装置を製造する方法において、
半導体基板上にアクティブ領域および素子分離領域を選択的に限定する工程と、
前記アクティブ領域および前記素子分離領域を選択的に限定した結果物上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極用第１物質層およびキャップ絶縁層を順次に形成する工程と、
前記ゲート電極用第１物質層および前記キャップ絶縁層上にゲート電極を限定するゲートマスクパターンを形成する工程と、
前記ゲートマスクパターンを食刻防止マスクとして使用しながら前記キャップ絶縁層、前記第１物質層および前記ゲート絶縁膜を順次かつ選択的に食刻する工程と、
前記キャップ絶縁層、前記第１物質層および前記ゲート絶縁膜を選択的に食刻した結果物に第１導電型領域と第２導電型領域を設定し、前記第１導電型領域および前記第２導電型領域上に絶縁膜を形成する工程と、
前記絶縁膜を形成した後、前記第１導電型領域を露出させるとともに、前記第２導電型領域を覆う第１マスクパターンを形成する工程と、
前記第１マスクパターンから露出する部位における前記絶縁膜を異方性食刻する工程と、
前記絶縁膜を異方性食刻した後、前記第１マスクパターンを取り除く工程と、
前記第１マスクパータンが取り除かれた結果物の全面に接続パッド層を形成するための第２物質層を形成する工程と、
形成された前記第２物質層の下部に残存する前記絶縁膜を不純物注入防止マスクとして使用しながら第１導電型不純物を注入する工程と、
前記第２物質層をパタニングして前記第１導電型領域の上部に接続パッド層を形成する工程と、
前記接続パッド層が形成された後、前記第２導電型領域を露出させ、前記第１導電型領域の形成部位を覆う第２マスクパターンを形成する工程と、
形成された前記第２マスクパターンを不純物注入防止マスクとして使用しながら第２導電型不純物を注入する工程とを含み、
前記絶縁膜を異方性食刻する工程により各ゲート電極の側壁にスペーサが形成されることを特徴とする半導体装置の製造方法。
【請求項２】
前記第２導電型不純物を注入する工程前に、前記第２マスクパターンから露出する前記絶縁膜を異方性食刻する工程をさらに具備することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記第２導電型不純物を注入する工程の後、
前記第２マスクパターンを取り除く工程と、
前記第２マスクパターンが取り除かれた結果物の全面上に前記接続パッド層および前記第２導電型領域が露出する多数の開口部を有する層間絶縁層を形成する工程をさらに具備することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項４】
前記接続パッド層として前記第２物質層を形成する工程はポリシリコンを蒸着させる工程であることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項５】
前記第１導電型領域および前記第２導電型領域上に絶縁膜を形成する工程前に、
前記前記半導体基板上にウェルを形成するための前記第１導電型不純物をドーピングする工程をさらに含むことを特徴とする請求項１記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は半導体装置の製造方法に係り、特にＰＭＯＳトランジスタおよびＮＭＯＳトランジスタをともに含むダイナミックランダムアクセスメモリ（ＤＲＡＭ；dynamic random access memory）を簡単に製造する方法に関する。
【０００２】
【従来の技術】
ＤＲＡＭは一般的に多数のＮＭＯＳトランジスタおよびそれに対応されるキャパシタを含むセルアレイ部とこれを駆動するための周辺回路部より構成され、周辺回路部は通常多数のＣＭＯＳトランジスタから構成される。ところが、素子の高集積化が進行されるにつれてメモリセル間の間隔が狭くなり、このためソース／ドレイン領域を露出させるためのコンタクトホールが次第に小さくなりコンタクトマージンが減少するという問題がある。
【０００３】
この問題を改善するために、セルアレイに含まれる多数のＮＭＯＳトランジスタのソース／ドレイン領域の上部に接続パッド層を形成する技術が提案されている。しかしながら、セルアレイに含まれるＮＭＯＳトランジスタの上部にのみ接続パッド層を形成する場合には、接続パッド層を形成する工程時セルアレイ部と周辺回路部を形成する工程を分離させるべきなので、使用するマスクパターンの数が増大するという短所があった。
【０００４】
さらに、セルアレイ部においてだけでなく周辺回路部でも素子の高集積化によって素子が形成される単位面積が小さくなり、面積をさらに効率的に利用するための努力が要求されている。
それで、周辺回路部に含まれるトランジスタのソース／ドレイン領域の上部にもコンタクトマージンを増加させるための接続パッド層を形成させる技術が提案されている。
【０００５】
ＮＭＯＳトランジスタおよびＰＭＯＳトランジタを含み、全てのソース／ドレイン領域の上部にコンタクトマージンを確保するための接続パッド層が形成されている従来の半導体装置を図１に示す。
図１に示すように、半導体基板１００の上部には選択的にＰウェル１０１およびＮウェル１０２が形成されている。Ｐウェル１０１には素子分離領域とアクティブ領域を限定するために選択的にフィールド酸化膜（field oxide ）のような素子分離層１０３が形成されている。Ｐウェル１０１のアクティブ領域にはチャネル形成のために、互いに一定した間隔をおいてｎ+ ソース／ドレイン領域１０５、１０６がそれぞれ形成されており、チャネルの上部にはゲート絶縁膜１１５が形成されている。ゲート絶縁膜１１５の上部にはゲート電極１１０が形成されている。ゲート電極１１０は上部にキャップ絶縁層１１２が形成されており、その側壁（sidewall）にはスペーサ絶縁層１０９ａが形成されている。ｎ+ ソース／ドレイン領域１０５、１０６の上部には接続パッド層１１１ａがそれぞれ形成されている。接続パット層１１１ａは、前記のようにコンタクトマージン（contact margin) を増加させるためのものであって、一端がキャップ絶縁層１１２の上部まで延長されており、他端が素子分離層１０３の上部まで延長されている。各接続パッド層１１１ａは互いに分離して形成され電気的に絶縁され、キャップ絶縁層１１２およびスペーサ絶縁層１０９ａによってゲート電極１１０と電気的に絶縁されている。
【０００６】
Ｎウェル１０２においても、Ｐウェル１０１における場合と類似して、選択的に素子分離層１０３が形成されアクティブ領域と素子分離領域を限定している。アクティブ領域には、チャネルを形成するために一定間隔をおいてｐ+ ソース／ドレイン領域１０７、１０８が形成されており、チャネルの上部にはゲート絶縁膜１１５、ゲート電極１１０およびキャップ絶縁層１１２が順次に形成されており、ゲート電極の側壁にはスペーサ絶縁層１０９ｂが形成されている。ｐ+ ソース／ドレイン領域１０７、１０８の上部には接続パッド層１１１ｂがそれぞれ形成されている。
【０００７】
ＰＭＯＳトランジスタおよびＮＭＯＳトランジスタの上部には各接続パッド層１１１ａ、１１１ｂを露出させる多数の開口部を有する層間絶縁層１１３が形成されており、各接続パッド層１１１ａ、１１１ｂに接続される多数の電極１１４が形成されている。例えば、多数のＮＭＯＳトランジスタから構成されるセルアレイ部を有するＤＲＡＭにおいて、前記電極はビットラインまたはワードラインに対応する。
【０００８】
上記構造の従来の半導体装置は、以下のような利点を有する。
（１）ＰＭＯＳトランジスタおよびＮＭＯＳトランジスタのソース／ドレイン領域を含む全てのアクティブ領域に接続パッド層を形成することにより、コンタクト形成部位のデザインルールを緩和させることができる。
（２）ＤＲＡＭ回路の場合、ＮＭＯＳトランジスタのみを含むセルアレイのみならず、ＮＭＯＳトランジスタおよびＰＭＯＳトランジスタをともに含む周辺（periphery ）回路部にも接続パッド層が形成されるので、段差が減少する。
【０００９】
（３）接続パッド層の導入によりアクティブ領域を減少させうるので、素子の動作速度を増加させることができる。
しかしながら、以上のような長所にもかかわらず、前記のような構造を製造するためには、ＰＭＯＳトランジスタおよびＮＭＯＳトランジスタのそれぞれに対して全て接続パッド層を形成しなければならないので、使用するマスクパターンの増加を避けられないという短所がある。
【００１０】
前記半導体装置を製造する工程をさらに具体的に示す。
（１）半導体基板１００の上部に選択的にＰウェル１０１およびＮウェル１０２を形成し、選択的にフィールド酸化膜のような素子分離層１０３を形成する。（２）全面にゲート絶縁膜として熱酸化膜を形成した後、その上部にゲート電極形成のための第１ポリシリコン層を形成した後不純物を注入する。続いて、キャップ絶縁層形成のための第１ＣＶＤ絶縁層を形成した後、その上部にゲート電極を限定するゲートマスクパターンを形成する。次いで、ゲートマスクパターンを用いて前記第１ＣＶＤ絶縁層、ポリシリコンおよび熱酸化膜を順次かつ選択的に食刻し、図１に示すような、キャップ絶縁層１１２、ゲート電極１１０およびゲート絶縁膜１１５を形成する。
【００１１】
（３）前記結果物上にｎ- 不純物を注入する。
（４）全面に第２ＣＶＤ絶縁層を形成する。続いて、ＮＭＯＳトランジスタ形成領域を露出させるＮＭＯＳマスクパターンを形成した後、露出されたＮＭＯＳトランジスタ形成領域に形成されている第２ＣＶＤ絶縁層を異方性食刻してゲート電極１１０の側壁にスペーサ１０９ａを形成する。
【００１２】
（５）ＮＭＯＳトランジスタの接続パッド層形成のための第２ポリシリコン層を形成する。
（６）ｎ+ 不純物を注入してＮＭＯＳトランジスタのｎ+ ソース／ドレイン領域１０５、１０６を形成すると共に前記第２ポリシリコン層がドーピングされるようにする。
【００１３】
（７）ＮＭＯＳトランジスタの接続パッド層を限定するＮＭＯＳパッドマスクパターンを形成した後、これを用いて前記第２ポリシリコン層を選択的に食刻して接続パッド層１１１ａを形成する。
（８）前記ＮＭＯＳマスクパターンを取り除き、ＰＭＯＳトランジスタ形成領域を露出させるＰＭＯＳマスクパターンを形成する。
【００１４】
（９）前記ＰＭＯＳトランジスタ形成領域に残っている第２ＣＶＤ絶縁層を異方性食刻してゲート電極１１０の側壁にスペーサ１０９ｂを形成する。
（１０）ＰＭＯＳトランジスタの接続パッド層形成のための第３ポリシリコン層を形成した後、ｐ+ 不純物を注入してＮＭＯＳトランジスタのｐ+ ソース／ドレイン領域１０７、１０８を形成すると共に前記第３ポリシリコン層に不純物がドーピングされるようにする。
【００１５】
（１１）ＰＭＯＳトランジスタの接続パッド層を限定するＰＭＯＳパッドマスクパターンを形成した後、これを用いて前記第３ポリシリコン層を選択的に食刻して接続パッド層１１１ｂを形成する。
（１２）層間絶縁層１１３を全面に形成した後、各接続パッド層１１１ａ、１１１ｂを露出させる多数の開口部を形成するためにコンタクトマスクパターンを用いてこれを選択的に食刻する。
【００１６】
（１３）前記開口部を通じて前記各接続パッド層１１１ａ、１１１ｂにそれぞれ接続される多数の電極１１４を形成する。
以上のような製造方法で、前記（３）工程の遂行時ＮＭＯＳトランジスタおよびＰＭＯＳトランジスタの全てのソース／ドレイン領域にｎ- 不純物を注入すると、ＮＭＯＳトランジスタはＬＤＤ構造を有するようになりトランジスタの特性が改善されるが、ＰＭＯＳトランジスタのソースおよびドレイン領域にはｐ- 導電領域が形成されているので、後に遂行されるｐ+ 不純物注入を施してもスレショルド電圧が高くなりすぎて駆動上に障害が発生する短所が生じる。
【００１７】
一般的に、接続パッド層がない場合には、ＰＭＯＳトランジスタのソース／ドレイン領域にｎ- 不純物をドーピングした後にｐ+ 不純物をドーピングすると、ｎ- ドーピング領域がＰ型不純物の拡散を防止する機能を遂行してむしろ望ましい効果を示す。
しかし、図１に示したように、ＰＭＯＳトランジスタのソース／ドレイン領域の上部に接続パッド層を形成した後にｐ+ 不純物を注入すると、不純物が効果的に注入されず、前記のようにスレショルド電圧が高くなりすぎるという問題点を有する。一方、ＰＭＯＳトランジスタのスレショルド電圧を下げるためにｐ+ 不純物を強く注入する場合には接合深さが深すぎるようになる。さらに、Ｐ型不純物としてよく使用されるホウ素（boron)の拡散性が極めて高いので、ＰＭＯＳトランジスタのパンチスルー（punch through)特性が劣化される問題点が発生するようになる。
【００１８】
このような問題点を解決するための方法として、前記（３）工程遂行時ＮＭＯＳトランジスタのソース／ドレイン領域にのみｎ- 不純物がドーピングされるようにするために、ｎ- 不純物ドーピング用マスクパターンを形成させる方法が提案されていた。しかし、この場合には製造工程中に使用されるマスクパターンの数が増加するという問題がある。マスクパターンは一般的にフォトリソグラフィ工程によって形成され、工程費用が高い上長時間を必要とし半導体装置の製造原価を増加させるので、マスクパターンの数を増加させることは極めて望ましくない。
【００１９】
本発明の目的は、製造が容易でありかつ信頼度が高い半導体装置の製造方法を提供することにある。
【００２０】
【課題を解決するための手段】
前記の課題を解決するために本発明は、半導体基板と、前記半導体基板上に選択的に形成されている少なくとも一つの第１導電型領域および少なくとも一つの第２導電型領域と、前記第１導電型領域の上部に形成され、第１導電型領域に隣接する部位の上部に所定の絶縁層を介して延長されるように形成されてコンタクトマージンを増加させる接続パッド層と、前記第２導電型領域および前記接続パッド層を露出させる多数の開口部を有する層間絶縁層を具備することを特徴とする半導体装置を提供する。
【００２１】
半導体装置の望ましい実施例において、前記半導体基板上に所定の絶縁膜を介して形成されている多数の第１電極と、前記第１導電型領域は露出させ、それに隣接して形成されている前記第１電極を覆うカバー絶縁層をさらに具備し、前記接続パッド層は前記カバー絶縁層により電気的に絶縁されている前記第１電極の上部まで延長されて形成されている。
【００２２】
特に、前記第１電極はゲート電極であり、前記カバー絶縁層はゲート電極の上部に形成されているキャップ絶縁層およびゲート電極の側壁に形成されているスペーサ絶縁層を含んで構成され、前記接続パッド層は第１導電型不純物がドーピングされているポリシリコンから構成される。
他の類型による半導体装置は半導体基板と、前記半導体基板内に互いに一定した間隔をおいて形成されている第１導電型のソース領域およびドレイン領域とゲート絶縁膜を介して前記半導体基板上に形成されているゲート電極とを有する少なくとも一つの第１導電型ＭＯＳトランジスタと、前記第１導電型ＭＯＳトランジスタのゲート電極を覆うように形成されているゲートカバー絶縁層と、前記第１導電型ＭＯＳトランジスタの前記ソース領域および前記ゲートカバー絶縁層からなる表面上に形成される第１接続パッド層と、前記第１導電型ＭＯＳトランジスタの前記ドレイン領域および前記ゲートカバー絶縁層からなる表面上に形成され前記第１接続パッド層と電気的に分離される第２接続パッド層と、前記半導体基板内に互いに一定した間隔をおいて形成されている第２導電型のソース領域およびドレイン領域とゲート絶縁膜を介して前記半導体基板上に形成されているゲート電極とを有する少なくとも一つの第２導電型ＭＯＳトランジスタと、前記第１接続パッド層および前記第２接続パッド層と前記第２導電型ＭＯＳトランジスタのソース領域およびドレイン領域をそれぞれ露出させる多数の開口部を有する層間絶縁層と、前記開口部を通じて前記第１接続パッド層および前記第２接続パッド層と前記第２導電型ＭＯＳトランジスタの前記ソース領域および前記ドレイン領域にそれぞれ接続される多数の電極とを含んで構成される。
【００２３】
本発明のさらに他の類型による半導体メモリ装置は、半導体基板と、それぞれソース、ドレインおよびゲートを有する多数の第１導電型トランジスタと第１導電型トランジスタのソース領域およびドレイン領域の上部に形成されてコンタクトマージンを増加させる多数の第１導電型の接続パッド層を含んで構成されるセルアレイ部と、それぞれソース、ドレインおよびゲートを有する多数の第１導電型トランジスタおよび第２導電型トランジスタと、前記第１導電型トランジスタのソース領域およびドレイン領域の上部に形成されてコンタクトマージンを増加させる多数の第１導電型接続パッド層を含んで構成される周辺回路部とを含む。
【００２４】
半導体メモリ装置の望ましい実施例において、前記セルアレイ部および前記周辺回路部にともに含まれる前記第１導電型トランジスタはＬＤＤ(light doped drain) 構造のソース／ドレイン領域を有するＮＭＯＳトランジスタであり、前記周辺回路部に含まれる前記第２導電型トランジスタはＳＤ（single drain）構造のＰＭＯＳトランジスタとなる。
【００２５】
前記目的を達成するために、少なくとも一つの第１導電型領域と少なくとも一つの第２導電型領域を含む半導体装置を製造する方法において、
第１導電型領域と第２導電型領域を形成するための部位が限定されている半導体基板上に絶縁膜を形成する工程と、前記第１導電型領域の形成部位を露出させ、第２導電型領域の形成部位を覆う第１マスクパターンを形成する工程と、前記半導体基板が有する形態的特徴によって、露出された部位に形成されている前記絶縁膜を異方性食刻する工程と、前記第１マスクパターンを取り除く工程と、前記結果物の全面に接続パッド層形成のための第１物質層を形成する工程と、前記第１物質層の下部に残存する前記絶縁膜を不純物注入防止マスクとして使用しながら第１導電型不純物を注入する工程と、前記第１物質層をパタニングして前記第１導電型領域の上部に接続パッド層を形成する工程と、前記第２導電型領域の形成部位を露出させ、前記第１導電型領域の形成部位を遮断させる第２マスクパターンを形成する工程と、前記第２マスクパターンを不純物注入防止マスクとして使用しながら第２導電型不純物を注入する工程を含んで構成される半導体装置の製造方法が提供される。
【００２６】
半導体装置の製造方法の望ましい実施例において、前記第２導電型不純物を注入する工程前に、前記第２マスクパターンにより露出された部位に形成されている前記絶縁膜を前記半導体基板が有する形態に応じて異方性食刻する工程と、前記第２導電型不純物を注入する工程後、前記第２マスクパターンを取り除く工程と、前記結果物の全面上に前記接続パッド層および前記第２導電型領域を露出させる多数の開口部を有する層間絶縁層を形成する工程をさらに含むようになる。
【００２７】
ここで、前記接続パッド層として前記第１物質層を形成する工程はポリシリコンを蒸着させる工程となる。
さらに具体的には、前記絶縁膜を形成する工程前に、半導体基板を選択的に限定してアクティブ領域および素子分離領域を限定する工程と、前記結果物上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極用第２物質層およびキャップ絶縁層を順次に形成する工程と、前記結果物上にゲート電極を限定するゲートマスクパターンを形成する工程と、前記ゲートマスクパターンを食刻防止マスクとして使用しながら前記キャップ絶縁層、前記第２物質層および前記ゲート絶縁膜を順次かつ選択的に食刻する工程とをさらに含み、前記絶縁膜を異方性食刻する工程により各ゲート電極の側壁にスペーサが形成されるようにする。
【００２８】
また、前記絶縁膜を形成する工程前に、第１導電型領域と第２導電型領域を形成するための部位が限定されている前記半導体基板上に第１導電型不純物をドーピングする工程をさらに含むようにする。
本発明の他の類型によると、少なくとも一つの第１導電型領域と少なくとも一つの第２導電型領域を含む半導体装置を製造する方法は、
第１導電型領域と第２導電型領域を形成するための部位が限定されている半導体基板上に絶縁膜を形成する工程と、前記第２導電型領域の形成部位を露出させ、前記第１導電型領域の形成部位を遮断させる第１マスクパターンを形成する工程と、前記第１マスクパターンを食刻防止マスクとして使用しながら前記絶縁膜をその下部構造の形態によって異方性食刻する工程と、前記第１マスクパターンを取り除く工程と、残存する前記絶縁膜を不純物注入防止マスクとして使用しながら第２導電型不純物を注入する工程と、前記第１導電型領域の形成部位を露出させ、前記第２導電型領域の形成部位を覆う第２マスクパターンを形成する工程と、前記半導体基板が有する形態的特徴に応じて露出された部位に形成されている前記絶縁膜を異方性食刻する工程と、前記第２マスクパターンを取り除く工程と、前記結果物の全面に接続パッド層形成のための第１物質層を形成する工程と、前記第１物質層の下部に残存する前記絶縁膜を不純物注入防止マスクとして使用しながら第１導電型不純物を注入する工程と、前記第１物質層をパタニングして前記第１導電型領域の上部に接続パッド層を形成する工程とを含む。
【００２９】
より具体的には前記接続パッド層を形成する工程後、前記結果物の全面に前記接続パッド層および前記第２導電型領域を露出させる多数の開口部を有する層間絶縁層を形成する工程をさらに含む。ここで、前記第１物質層はポリシリコンから構成される。
【００３０】
【作用】
半導体装置において、第１導電型領域の上部にはコンタクトマージンを確保するための接続パッド層を有し、第２導電型領域の上部には接続パッド層なしに開口部を通じて第２導電型領域に電極が直接接続する。その製造方法においては、全面に蒸着絶縁層を形成し、第１導電型領域を露出させるマスクパターンを用いて露出された部位にある絶縁層を異方性食刻し、残存する絶縁層が後続する第１導電型不純物注入工程における不純物注入防止マスクとして作用するようにし、接続パッド層のための物質層は不純物注入工程前に形成し、形成後にパタニングする。第２導電型領域の形成においては別途絶縁層を形成した後、第２導電型領域を露出させるマスクパターンを用いて選択的に異方性食刻して残存する絶縁層を不純物注入防止マスクとして使用したり、第２導電型領域を露出させるマスクパターンを不純物防止マスクとして使用する。
【００３１】
【実施例】
以下、添付した図面に基づき本発明を詳細に説明する。
本発明の一類型による半導体装置を図２に示す。
図２に示すように、半導体基板２０１内に素子分離領域とアクティブ領域を限定するために選択的に素子分離層２０２が形成されている。アクティブ領域には選択的にＮ型領域２０３およびＰ型領域２０４が形成されており、Ｎ型領域２０３の上部にはコンタクトマージンを増加させるための接続パッド層２０５が形成されている。一方、Ｐ型領域２０４の上部には接続パッド層が形成されていない。素子分離層２０２、接続パッド層２０５およびＰ型領域２０４からなる表面上には接続パッド層２０５およびＰ型領域２０４を露出させる多数の開口部を有する層間絶縁層２０６が形成されており、その上部には前記開口部を通じて接続パッド層２０５およびＰ型領域２０４にそれぞれ接続される多数の電極２０７が形成されている。
【００３２】
本発明の他の類型による半導体装置を図３に示す。
図３に示すように、半導体基板３００上には選択的にＰウェル３０１およびＮウェル３０２が形成されている。また、Ｐウェル３０１およびＮウェル３０２上にはそれぞれ素子分離領域およびアクティブ領域を限定するために、フィールド酸化膜のような素子分離層３０３が選択的に形成されている。
【００３３】
Ｐウェル３０１上にはｎ+ ソース／ドレイン領域３１１、３１２がチャネル形成のために互いに離れて形成されており、チャネル部位の上部にはゲート絶縁膜３０４を介してゲート電極３０５が形成されている。ゲート電極３０５の上部にはキャップ絶縁層３０８が形成されており、ゲート電極３０５の側壁にはスペーサ絶縁層３１５が形成されている。また、ｎ+ ソース／ドレイン領域３１１、３１２の上部にはコンタクトマージンを増加させるために、接続パッド層３１７、３１８が形成されている。
【００３４】
一方、Ｎウェル３０２上にはｐ+ ソース／ドレイン領域３１３、３１４がチャネル形成のために互いに離れて形成されており、チャネルの上部にはゲート絶縁膜３０４を介してゲート電極３０６が形成されている。ゲート電極３０６の上部にはキャップ絶縁層３０９が形成されており、ゲート電極３０６の側壁にはスペーサ絶縁層３１６が形成されている。図３に示すように、ＰＭＯＳトランジスタのソース／ドレイン領域の上部には接続パッド層が形成されず、ＮＭＯＳトランジスタのソース／ドレイン領域の上部にのみ接続パッド層３１７、３１８が形成されるようにする。
【００３５】
ここで、図３に示したものとは異なり、ＰＭＯＳトランジスタのゲート電極３０６の側壁にはスペーサを形成しないようにしてもよい。この場合、ＮＭＯＳトランジスタのソース／ドレインはＬＤＤ（light doped drain ) 構造を有し、ＰＭＯＳトランジスタのソース／ドレインはＳＤ（single drain) 構造を有するようになる。また、ＰＭＯＳトランジスタの側壁にスペーサを形成する場合にもＰＭＯＳトランジスタのソース／ドレイン領域がＳＤ構造を有するようにすることができる。
【００３６】
図３に示すように、ＮＭＯＳトランジスタおよびＰＭＯＳトランジスタの上部には接続パッド層３１７、３１８およびｐ+ ソース／ドレイン領域３１３、３１４を露出させる多数の開口部を有する層間絶縁層３１９が形成されており、層間絶縁層３１９の上部にはそれぞれ接続パッド層３１７、３１８およびｐ+ ソース／ドレイン領域３１３、３１４に接続される多数の電極３２０が形成されている。
【００３７】
上記の構造を有する半導体装置の製造方法を以下に示す。
第１実施例
図３に示す構造の半導体装置の製造方法を以下に示す。
（１）ＮウェルおよびＰウェル形成
半導体基板３００上に、Ｎウェル３０２およびＰウェル３０１を選択的に形成する。
【００３８】
（２）素子分離
アクティブ領域と素子分離領域を定義するために、フィールド酸化膜のような素子分離層３０３をＬＯＣＯＳ法を利用して形成する。
（３）ゲート電極形成
前記アクティブ領域の上部に絶縁膜としてゲート酸化膜（gate oxide）を７０〜２００Åの厚さで形成する。ゲート酸化膜の上部には、ゲート電極形成のためにポリシリコンを１０００〜２０００Å厚さで蒸着した後、燐（phosphorus) のようなＮ型不純物をドーピングする。その後、キャツプ絶縁層を形成するためＣＶＤ法を利用して酸化膜を１０００〜２５００Å厚さで蒸着させた後、その上部に各ゲート電極を限定するゲートマスクパターンをフォトリソグラフィ工程により形成する。その後、前記ゲートマスクパターンを利用して前記ＣＶＤ酸化膜、前記ポリシリコン層および前記ゲート酸化膜を選択的に食刻することにより、キャップ絶縁層３０８を有するゲート電極３０５を形成すると共にＰＭＯＳトランジスタおよびＮＭＯＳトランジスタのソース／ドレイン領域の形成部位を露出させる。
【００３９】
（４）ｎ- 不純物注入
ゲート電極３０５を形成した後、必要に応じて熱酸化法を利用して酸化膜を５０〜１００Å厚さで形成する。この酸化膜は、後続する食刻工程および不純物注入工程による損傷を緩和する役割を果たす。続けて、前記結果物の全面に１×１０13〜５×１０13ions/cm2のドーズ（dose) でｎ- 不純物を注入する。ｎ- 不純物がドーピングされた領域はＮＭＯＳトランジスタではＬＤＤ構造のソース／ドレイン領域を形成する。また、ＰＭＯＳトランジスタではＰ型不純物が多すぎて拡散されスレショルド電圧（threshold voltage ）が極めて低くなることを防止する機能を遂行する。
【００４０】
（５）第１絶縁層形成
前記結果物上にスペーサ形成のためにＣＶＤ法を通じて約２０００Å厚さで酸化膜のような第１絶縁層を形成する。
（６）ＮＭＯＳマスクパターン形成
次いで、全面にフォトレジストを塗布した後、これを選択的に食刻してＮＭＯＳトランジスタが形成される部位を露出させる。
【００４１】
（７）ＮＭＯＳトランジスタのゲート側壁にスペーサ形成
前記ＮＭＯＳマスクパターンにより露出された部位に形成されている前記第１絶縁層をその下部構造が有する形態的特性に応じて異方性食刻することにより、ＮＭＯＳトランジスタのゲート側壁にスペーサ３１５を形成すると共にｎ+ ソース／ドレイン領域３１１、３１２を形成するアクティブ領域を露出させる。続いて、前記ＮＭＯＳマスクパターンを取り除く。
【００４２】
（８）接続パッド層のためのポリシリコン層形成
接続パッド層としてポリシリコン層を▲１▼１０００Å厚さで蒸着するかまたは、▲２▼２０００〜４０００Å厚さで蒸着した後１０００〜３０００Å食刻して結果的にアクティブ領域上のポリシリコン層の厚さが１０００Å程度となるようにする。
ここで、前記半導体装置がダイナミックランダムアクセスメモリである場合には、セルアレイ部に形成されるポリシリコン厚さに対する開口部の直径が２：１以下となるようにすることにより接続パッド層が埋め立てられるようにする。そうでない場合には、少なくとも周辺回路部に比して接続パッド層の厚さが十分に厚くなるようにする。これは、セルアレイ部においてはパッド上端部とパッドとソース／ドレイン領域との接合点であるパッド下端部とのドーピング濃度が相異なるようにし、後続するｎ+ 不純物注入がセルアレイ部のトランジスタのソース／ドレイン領域に与える影響を最小限にするとともに、周辺回路に形成されるトランジスタのソース／ドレインはｎ+ 不純物注入によりパッドと共にドーピングされるようにするためである。
【００４３】
（９）ｎ+ 不純物注入
前記ＮＭＯＳトランジスタのｎ+ ソース／ドレイン領域３１１、３１２を形成するに必要なｎ+ 不純物を、１×１０15〜２×１０16ions/cm2のドーズで注入する。ここで、特性の向上のために、ｎ+ 不純物注入時、注入エネルギーおよびドーズを異にして２回に分けてｎ+ 不純物を注入することができる。例えば、Ｎ型不純物であるＡｓを注入エネルギー：８０〜１００ｋｅＶ、ドーズ：５×１０15〜９×１０15ions/cm2で１次的に注入した後、注入エネルギー：４０ｋｅＶ、ドーズ：５×１０15ions/cm2で２次的に注入させることができる。
【００４４】
（１０）接続パッド層パタニング
最適の条件でｎ+ 不純物注入を行った後、フォトレジストを塗布してパッド形成部位を定義し、素子分離領域３０３およびスペーサ絶縁層３１５とのオーバラップが十分になるように前記ポリシリコン層を選択的に食刻して接続パッド層３１７、３１８を形成する。
【００４５】
（１１）ＰＭＯＳマスクパターン形成
ＮＭＯＳトランジスタのｎ+ ソース／ドレイン領域３１１、３１２の上部に接続パッド層３１７、３１８を形成した後、全面にフォトレジストを塗布しこれをパタニングして、ＮＭＯＳトランジスタ形成部位を遮断しＰＭＯＳトランジスタ形成部位を露出させるＰＭＯＳマスクパターンを形成する。
【００４６】
（１２）ＰＭＯＳトランジスタのゲートの側壁にスペーサ形成
前記ＰＭＯＳマスクパターンにより露出された部位に残存する第１絶縁層を異方性食刻することにより、ｐ+ ソース／ドレイン領域３１３、３１４が形成される部位を露出させると共にＰＭＯＳトランジスタのゲート電極３０６の側壁にスペーサ絶縁層３１６を形成する。
【００４７】
（１３）ｐ+ 不純物注入
前記ＰＭＯＳマスクパターン、キャップ絶縁層３０９およびスペーサ絶縁層３１６などを不純物注入防止マスクとして使用しながら、ＰＭＯＳトランジスタのｐ+ ソース／ドレイン領域３１３、３１４にｐ+ 不純物を注入する。その後、前記ＰＭＯＳマスクパターンを取り除く。
【００４８】
（１４）層間絶縁層形成
前記結果物の全面にＣＶＤ法により層間絶縁層を形成した後、これをパタニングして接続パッド層３１７、３１８およびｐ+ ソース／ドレイン領域３１３、３１４を露出させる多数の開口部を形成する。
（１５）電極形成
前記開口部を通じて接続パッド層３１７、３１８およびｐ+ ソース／ドレイン領域３１３、３１４にそれぞれ接続する多数の電極３２０を形成する。ここで、電極３２０は金属化工程（metalization）をによって形成されうる。
【００４９】
第２実施例
図３に示す半導体装置を製造する方法の他の例を以下に示す。この第２実施例は、（１）ＮウェルおよびＰウェル形成工程、（２）素子分離、（３）ゲート電極形成、（４）ｎ- 不純物注入および（５）第１絶縁層形成までの工程が第１実施例と同一である。
【００５０】
（６）ＰＭＯＳマスクパターン形成
前記結果物上にフォトレジストを塗布し、これをパタニングしてＰＭＯＳトランジスタの形成部位を露出させＮＭＯＳトランジスタの形成部位を遮断するＰＭＯＳマスクパターンを形成する。
（７）ＰＭＯＳトランジスタのゲート側壁にスペーサ形成
露出された部位に形成されている第１絶縁層を異方性食刻してＰＭＯＳトランジスタのｐ+ ソース／ドレイン領域３１３、３１４を露出させると共にＰＭＯＳトランジスタのゲート側壁にスペーサ絶縁層３１６を形成する。スペーサ絶縁層３１６を形成した後、前記ＰＭＯＳマスクパターンを取り除く。
【００５１】
ここで、ＰＭＯＳマスクパターンが取り除かれてもＮＭＯＳトランジスタの形成部位上には第１絶縁層が残り、残存する第１絶縁層は後続する工程でマスクとして使用される。
（８）ｐ+ 不純物注入
必要に応じて、後続する食刻工程による損傷を緩和させるために前記結果物上に５０〜１００Å厚さの熱酸化膜を形成する。
【００５２】
その後、キャップ絶縁層３０９およびスペーサ絶縁層３１６を不純物注入防止マスクとして使用しながら、ＰＭＯＳトランジスタのｐ+ ソース／ドレイン領域３１３、３１４にｐ+ 不純物を注入する。
（９）第２絶縁層形成
約５００Å厚さの第２絶縁層をＣＶＤ法により形成する。
【００５３】
（１０）ＮＭＯＳマスクパターン形成
全面にフォトレジストを塗布した後、これを選択的に食刻してＮＭＯＳトランジスタが形成される部位を露出させる。
（１１）ＮＭＯＳトランジスタのゲート側壁にスペーサ形成
前記ＮＭＯＳマスクパターンにより露出されている部位に形成されている前記第１絶縁層をその下部構造が有する形態的特性に応じて異方性食刻することにより、ＮＭＯＳトランジスタのゲート側壁にスペーサ絶縁層３１５を形成すると共にｎ+ ソース／ドレイン領域３１１、３１２を形成するためのアクティブ領域を露出させる。その後、前記ＮＭＯＳマスクパターンを取り除く。
【００５４】
（１２）接続パッド層のためのポリシリコン層形成
ＮＭＯＳマスクパターンを取り除いた後、接続パッド層形成のために約１０００Å厚さのポリシリコン層を全面に形成する。
（１３）ｎ+ 不純物注入
ＮＭＯＳトランジスタのｎ+ ソース／ドレイン領域３１１、３１２の形成のためにｎ+ 不純物を注入する。
【００５５】
（１４）接続パッド層パタニング
最適の条件でｎ+ 不純物注入を実行した後、フォトレジストを塗布してパッド形成部位を限定した後、素子分離領域３０３およびスペーサ絶縁層３１５とのオーバラップが十分になるように前記ポリシリコン層を選択的に食刻して接続パッド層３１７、３１８を形成する。
【００５６】
（１５）層間絶縁層形成
前記結果物の全面上にＣＶＤ法により層間絶縁層を形成した後これをパタニングして、接続パッド層３１７、３１８および前記ｐ+ ソース／ドレイン領域３１３、３１４を露出させる多数の開口部を形成する。
（１６）電極形成
前記開口部を通じて接続パッド層３１７、３１８およびｐ+ ソース／ドレイン領域３１３、３１４にそれぞれ接続する多数の電極３２０を形成する。ここで、電極３２０は金属化工程（metalization) により形成されうる。
【００５７】
第３実施例
図３に示す半導体装置を製造する方法の他の例を以下に示す。この第３実施例は第２実施例とほぼ同一であるが、第２実施例の（９）工程で第２絶縁層を形成せず、またＮＭＯＳマスクパターンを（１１）工程で取り除かず（１３）工程でｎ+ 不純物注入が完了された後に取り除く点が異なる。これにより、ｎ+ 不純物注入時ＰＭＯＳトランジスタのソース／ドレイン領域を遮断するマスクとして作用させた第２絶縁層を、ＮＭＯＳマスクパターンによって代替させる。
【００５８】
本発明のさらに他の類型による半導体装置を図４に示す。図４は、特にＤＲＡＭの周辺回路部に含まれる半導体装置の部分的な断面図である。
図４に示すように、半導体基板４００上に形成されたＰウェル４０１およびＮウェル４０２上に、ＰＭＯＳトランジスタ、ＮＭＯＳトランジスタ、Ｎ型領域４１８およびＰ型領域４１５が形成されており、各トランジスタのゲート電極以外に配線用として使用される配線用電極４１０が形成されている。ＰＭＯＳトランジスタ、ＮＭＯＳトランジスタおよび配線用電極４１０の上部には多数の開口部を有する層間絶縁層４２４が形成されており、層間絶縁層４２４の上部には前記開口部を通じて各露出部位と接続する多数の電極４２５が形成されている。
【００５９】
さらに具体的には、ｎ+ ソース／ドレイン領域４１６、４１７、ゲート絶縁膜４０４およびゲート電極４０６はＮＭＯＳトランジスタを構成し、ｐ+ ソース／ドレイン領域４１９、４２０、ゲート絶縁膜４０５およびゲート電極４０７はＰＭＯＳトランジスタを構成する。各トランジスタのゲート電極４０６、４０７および配線用電極４１０の上部には、キャップ絶縁層４０８、４０９、４１１がそれぞれ形成されている。ＮＭＯＳトランジスタのｎ+ ソース／ドレイン領域４１６、４１７およびＮ型領域４１８の上部には、コンタクトマージンを増加させるための接続パッド層４２１、４２２、４２３がそれぞれ形成されている。一方、ＰＭＯＳトランジスタのｐ+ ソース／ドレイン領域４１９、４２０およびＰ型領域４１５の上部には接続パッド層が形成されていない。
【００６０】
配線用電極４１０はゲート電極４０６、４０７の形成時に共に形成されうるものであって、素子分離層４０３の上部に位置する。
図４に示す半導体装置は、図３に示す半導体の製造方法の第１〜第３実施例と同様の方法で製造することができる。即ち、前記ＰＭＯＳマスクパターンはＰＭＯＳトランジスタの形成部位およびＰ型領域４１５の形成部位を露出させるパターンとなり、前記ＮＭＯＳマスクパターンはＮＭＯＳトランジスタの形成部位およびＮ型領域４１８の形成部位を露出させるパターンになる。また、配線層形成のための部位は前記ＰＭＯＳマスクパターンまたは前記ＮＭＯＳマスクパターンのうちいずれか一つのパターンで露出されるようにし、配線用電極４１０を形成するための物質層の形成およびパタニングは前記各トランジスタのゲート電極形成と同時に遂行される。
【００６１】
本発明のさらに他の類型による半導体装置の部分的な断面図を図５に示す。
図５に示す半導体装置は図４に示す半導体装置とほぼ類似な構成を有するものであるが、Ｎ型領域５１５がＮウェル５０２内ではなくＰウェル５０１内に形成されており、また配線用電極５１０の側壁にはスペーサ絶縁層が形成されていない。
【００６２】
図５において、ｎ+ ソース／ドレイン領域５１６、５１７、ゲート絶縁膜５０４およびゲート電極５０６はＮＭＯＳトランジスタを構成し、ｐ+ ソース／ドレイン領域５１９、５２０、ゲート絶縁膜５０５およびゲート電極５０７はＰＭＯＳトランジスタを構成する。ゲート電極５０６、５０７の側壁にはスペーサ絶縁層５１２、５１３が形成されている。
【００６３】
ＮＭＯＳトランジスタのｎ+ ソース／ドレイン領域５１６、５１７およびＮ型領域５１５の上部には、コンタクトマージンを増加させるための接続パッド層５２１、５２２、５２３がそれぞれ形成されている。一方、ＰＭＯＳトランジスタのｐ+ ソース／ドレイン領域５１９、５２０およびＰ型領域５１８の上部には接続パッド層が形成されていない。ここで、ＮＭＯＳトランジスタのゲート電極５０６の側壁に形成されているスぺーサ絶縁層５１２は、接続パッド層５２１、５２２とゲート電極５０６とを電気的に絶縁する役割をする。
【００６４】
図６は、本発明によるＤＲＡＭのうちセルアレイ部に含まれるメモリセルを示す断面図である。
図６に示すように、半導体基板６００の上部にはＰウェル６０１が形成されており、Ｐウェル６０１上には選択的に素子分離層６２２が形成されている。アクティブ領域上には、互いに離れてソース／ドレイン領域６０２、６０３、６０４が形成されており、ソース／ドレイン領域間に形成されるチャネルの上部にはゲート絶縁膜６０５、６０６を介してゲート電極６０７、６０８がそれぞれ形成されている。ゲート電極６０７、６０８の上部にはキャップ絶縁層６１２、６１３がそれぞれ形成されており、素子分離層６２２の上部には配線用電極６０９、６１０が形成されている。配線用電極６０９、６１０の上部にもまたキャップ絶縁層６１１、６１４が形成されている。ｎ- ソース／ドレイン領域６０２、６０３、６０４の上部には、コンタクトマージンを増加させるための接続パッド層６１５、６１６、６１７がそれぞれ形成されており、その上部には第１層間絶縁層６１８および第２層間絶縁層６１９が順次形成されている。第１層間絶縁層６１８と第２層間絶縁層６１９との間には、所定開口部を通じて接続パッド層６１６に接続するビットライン６２０が形成されている。第２層間絶縁層６１９の上部には蓄積電極６２１ａ、６２１ｂが形成されている。
【００６５】
図７は、本発明によるＤＲＡＭ中でセルアレイ部と周辺回路部の境界部分に現れる構造の断面図である。
図７に示すように、半導体基板６００の上部にＰウェル６０１が形成されており、Ｐウェル６０１上には素子分離層６２２が選択的に形成されてアクティブ領域を限定している。アクティブ領域には、ｎ- ソース／ドレイン領域６２４、６２５およびｐ+ 領域６２６が形成されており、ｎ- ソース／ドレイン領域６２４、６２５間に形成されるチャネルの上部にはゲート絶縁膜６２７を介してゲート電極６２９が形成されており、その上部にはキャップ絶縁層６３１が形成されている。素子分離層６２２の上部には配線用電極６２８およびキャップ絶縁層６３０が順次形成されており、ｎ- ソース／ドレイン領域６２４、６２５の上部にはコンタクトマージンを増加させるための接続パッド層６３２、６３３が形成されている。ｐ+ 領域６２６の上部には接続パッド層が形成されず、電極６３７が直接接続されている。
【００６６】
接続パッド層６３３は、層間絶縁層６１８に形成されている開口部を通じてビットライン６３４に接続されており、ビットライン６３４の上部には層間絶縁層６１９が形成されている。層間絶縁層６１９の上部には開口部を通じて接続パッド層６３２に結合する電極６３５が形成されており、電極６３５の上部には絶縁層６３６が形成されている。
【００６７】
図８〜図１５は、本発明による半導体装置の製造方法の一実施例による工程順序を説明するための図であり、半導体装置の中間構造物の断面図を順次に示したものである。図８Ａ、図８Ｂ、図１０Ｃ、図１０Ｄ、図１２Ｅ、図１２Ｆ、および図１４Ｇはダイナミックランダムアクセスメモリのセルアレイ部の一部を示したものであり、図９Ａ、図９Ｂ、図１１Ｃ、図１１Ｄ、図１３Ｅ、図１３Ｆおよび図１５Ｇはダイナミックランダムアクセスメモリ（ＤＲＡＭ）の周辺回路部の一部を示したものである。
【００６８】
図８Ａおよび図９Ａに示すように、半導体基板７００上に、Ｐウェル７０１、７０２およびＮウェル７０３を選択的に形成する。その後、各ウェル上に選択的に素子分離層７０４を形成する。次いで、ゲート電極および配線用電極の形成のために、全面にゲート絶縁層７０５のための７０〜２００Å厚さの第１絶縁層、ゲート電極７０６および配線用電極７０８の形成のための１０００〜２０００Å厚さのポリシリコン層を順次に形成した後、前記ポリシリコン層に不純物をドーピングする。次いで、キャップ絶縁層７０７、７０９の形成のための１０００〜２５００Å厚さの第２絶縁層を形成した後、各電極を限定するゲートマスクパターンを利用して前記第２絶縁層、不純物がドーピングされているポリシリコン層および第１絶縁層を順次かつ選択的に食刻する。その後、必要に応じて、後続する食刻工程および不純物注入工程による素子の損傷を減少させるために熱酸化による５０〜１００Å厚さの酸化膜を形成する。
【００６９】
次に、各キャップ絶縁層７０７、７０９および素子分離層７０４を不純物注入防止マスクとして使用しながら、１×１０13〜５×１０13ions/cm2ドーズでｎ- 不純物を注入して多数のｎ- 領域７１０を形成する。
その後、図８Ｂおよび図９Ｂに示すように、全面に２０００Å厚さの第３絶縁層７１１を形成した後、ＮＭＯＳトランジスタおよびＮ型領域を形成する部位を露出させるような第１マスクパターン７１２を形成する。第１マスクパターン７１２は、ＤＲＡＭのセルアレイ部に含まれるＮＭＯＳトランジスタおよび周辺回路部に含まれるＮＭＯＳトランジスタおよびＮ型領域の形成部位を露出させるように形成される。
【００７０】
次いで、第１マスクパターン７１２により露出された部位に形成されている第３絶縁層７１１を異方性食刻することにより、図１０Ｃおよび図１１Ｃに示すように、露出された部位に形成されている各電極の側壁にスペーサ絶縁層７１３を形成すると共にアクティブ領域を露出させる。次に、第１マスクパターン７１２を取り除いた後、全面に接続パッド層の形成のために１０００Å厚さのポリシリコン層７１４を形成する。
【００７１】
次いで、前記ポリシリコン層７１４の下部に残存する第３絶縁層７１１および素子分離層７０４を不純物注入防止マスクとして使用しながら、全面上に１×１０15〜２×１０16ions/cm2ドーズでｎ+ 不純物を注入して、ポリシリコン層７１４に不純物をドーピングさせると共にＮＭＯＳトランジスタのソース／ドレイン領域およびＮ型領域がＬＤＤ構造を有するようにする。
【００７２】
次いで、前記ポリシリコン層７１４をパタニングすることにより、図１０Ｄおよび図１１Ｄに示すように、ＮＭＯＳトランジスタのソース／ドレイン領域およびＮ型領域の上部を覆うと共にコンタクトマージンを増加させる多数の接続パッド層７１５を形成する。
その後、フォトレジストを塗布し、これを選択的にパタニングすることにより、ＰＭＯＳトランジスタおよびＰ型領域を露出させる第２マスクパターン７１６を形成する。ここで、第２マスクパターン７１６は、通常、第１マスクパターン７１２と相補的な関係を有する。
【００７３】
次いで、露出された部位に形成されている第３絶縁層７１１を異方性食刻することにより、図１２Ｅおよび図１３Ｅに示したように各電極の側壁にスペーサ絶縁層７１７を形成すると共にアクティブ領域を露出させるようにする。次に、第２マスクパターン７１６および各スペーサ絶縁層７１７およびキャップ絶縁層７０７を不純物注入防止マスクとして使用しながら、全面に１×１０15〜１×１０16ions/cm2ドーズでｐ+ 不純物を注入する。その後、前記第２マスクパターン７１６を取り除いて図１２Ｆおよび図１３Ｆに示す構造を得る。
【００７４】
次いで、図１４Ｇに示すように、一般的な工程によりセルアレイ部には層間絶縁層７１８、ビットライン７２１、層間絶縁層７１９、蓄積電極７２２、層間絶縁層７２３およびプレート電極７２４を形成する。また、図１５Ｇに示すように、周辺回路部には層間絶縁層７２０および電極７２５を形成する。
図１６〜図２３は本発明の半導体装置の製造方法の他の実施例による工程順序を説明するための図であり、半導体装置の中間構造物の断面図を順次に示したものである。図１６Ａ、図１６Ｂ、図１８Ｃ、図１８Ｄ、図２０Ｅ、図２０Ｆおよび図２２ＧはＤＲＡＭのセルアレイ部の一部を示したものであり、図１７Ａ、図１７Ｂ、図１９Ｃ、図１９Ｄ、図２１Ｅ、図２１Ｆおよび図２３ＧはＤＲＡＭの周辺回路部の一部を示したものである。
【００７５】
図１６Ａおよび図１７Ａに示すように、半導体基板９００上に、Ｐウェル９０１、９０２およびＮウェル９０３を選択的に形成する。その後、各ウェル上に選択的に素子分離層９０４を形成する。次いで、ゲート電極および配線用電極の形成のために、全面にゲート絶縁層９０５のための９０〜２００Å厚さの第１絶縁層、ゲート電極９０６および配線用電極９０８の形成のための１０００〜２０００Å厚さのポリシリコン層を順次に形成した後、前記ポリシリコン層に不純物をドーピングする。次いで、キャツプ絶縁層９０７、９０９の形成のための１０００〜２５００Å厚さの第２絶縁層を形成した後、各電極を限定するゲートマスクパターンを利用して前記第２絶縁層、不純物がドーピングされているポリシリコン層および第１絶縁層を順次かつ選択的に食刻する。その後、必要に応じて、後続する食刻工程および不純物注入工程による損傷を減少させるために、熱酸化による５０〜１００Å厚さの酸化膜を形成する。
【００７６】
次に、各キャップ絶縁層９０７、９０９および素子分離層９０４を不純物注入防止マスクとして使用しながら、１×１０13〜５×１０13ions/cm2ドーズでｎ- 不純物を注入して多数のｎ- 領域９１０を形成する。
その後、図１６Ｂおよび図１７Ｂに示したように、全面上に２０００Å厚さの第３絶縁層９１１を形成した後、ＰＭＯＳトランジスタおよびＰ型領域を形成するための部位を露出させるように第１マスクパターン９１２を形成する。第１マスクパターン９１２は、ＤＲＡＭの周辺回路部に含まれるＰＭＯＳトランジスタおよびＰ型領域の形成部位を露出させるように形成される。
【００７７】
次いで、第１マスクパターン９１２により露出された部位に形成されている第３絶縁層９１１を異方性食刻することにより、図１８Ｃおよび図１９Ｃに示したように、露出された部位に形成されている各電極の側壁にスペーサ絶縁層９１３を形成すると共にアクティブ領域を露出させるようにする。次に、第１マスクパターン９１２を取り除いた後、必要に応じて後続される不純物注入工程による素子損傷の防止のため、５０〜１００Å厚さの熱酸化膜９１４を全面に形成する。
【００７８】
次に、各スペーサ絶縁層９１３およびキャップ絶縁層９０７を不純物注入防止マスクとして使用しながら、全面にｐ+ 不純物を注入する。
次いで、図１８Ｄおよび図１９Ｄに示すように、全面にフォトレジストを塗布し、これをパタニングしてＮＭＯＳトランジスタおよびＮ型領域の形成部位を露出させる第２マスクパターン９１５を形成する。
【００７９】
その後、図２０Ｅおよび図２１Ｅに示すように、第２マスクパターン９１５により露出された部位に形成されている第３絶縁層９１１を異方性食刻することにより、各電極の側壁にスペーサ絶縁層９１７を形成すると共にアクティブ領域を露出させる。次いで、全面に接続パッド層の形成のために１０００Å厚さのポリシリコン層９１６を形成する。ポリシリコン層９１６の下部に残存する第３絶縁層９１１および素子分離層９０４は後続するｎ+ 不純物注入工程で不純物注入防止マスクとして使用される。
【００８０】
ｎ+ 不純物の注入を完了した後、前記ポリシリコン層９１６をパタニングして、図２０Ｆおよび図２１Ｆに示すように、ＮＭＯＳトランジスタのソース／ドレイン領域およびＮ型領域の上部を覆うと共にコンタクトマージンを増加させる多数の接続パッド層９１８を形成する。
次いで、図２２Ｇおよび図２３Ｇに示すように、一般的な工程により、セルアレイ部には層間絶縁層９１９、ビットライン９２１、層間絶縁層９２０、蓄積電極９２２、層間絶縁層９２３およびプレート電極９２４を形成する。また、周辺回路部には層間絶縁層９２５および電極９２６を形成する。
【００８１】
以上、本発明を具体的な実施例を挙げて説明したが、本発明は前記の実施例に限定されず、当業者が有する通常の知識の範囲内でその変形や改良が可能である。
【００８２】
【発明の効果】
前述したように、本発明は製造が容易な半導体装置とその製造方法を提供するものであって、製品の生産原価を顕著に減らし生産性を高めることができる。
【図面の簡単な説明】
【図１】従来の半導体装置を示す断面図である。
【図２】本発明の一類型による半導体装置を示す断面図である。
【図３】本発明の他の類型による半導体装置を示す断面図である。
【図４】本発明のさらに他の類型による半導体装置を示す断面図である。
【図５】本発明のさらに他の類型による半導体装置を示す部分断面図である。
【図６】本発明によるＤＲＡＭ中でセルアレイ部に含まれるメモリセルを示す断面図である。
【図７】本発明によるＤＲＡＭ中でセルアレイ部と周辺回路部との境界部分で現れる構造を示す断面図である。
【図８】Ａ、Ｂは、本発明による半導体装置の製造方法の一実施例を示すもので、セルアレイ部の断面図である。
【図９】Ａ、Ｂは、本発明による半導体装置の製造方法の一実施例を示すもので、周辺回路部の断面図である。
【図１０】Ｃ、Ｄは、本発明による半導体装置の製造方法の一実施例を示すもので、セルアレイ部の断面図である。
【図１１】Ｃ、Ｄは、本発明による半導体装置の製造方法の一実施例を示すもので、周辺回路部の断面図である。
【図１２】Ｅ、Ｆは、本発明による半導体装置の製造方法の一実施例を示すもので、セルアレイ部の断面図である。
【図１３】Ｅ、Ｆは、本発明による半導体装置の製造方法の一実施例を示すもので、周辺回路部の断面図である。
【図１４】Ｇは、本発明による半導体装置の製造方法の一実施例を示すもので、セルアレイ部の断面図である。
【図１５】Ｇは、本発明による半導体装置の製造方法の一実施例を示すもので、周辺回路部の断面図である。
【図１６】Ａ、Ｂは、本発明による半導体装置の製造方法の他の実施例を示すもので、セルアレイ部の断面図である。
【図１７】Ａ、Ｂは、本発明による半導体装置の製造方法の他の実施例を示すもので、周辺回路部の断面図である。
【図１８】Ｃ、Ｄは、本発明による半導体装置の製造方法の他の実施例を示すもので、セルアレイ部の断面図である。
【図１９】Ｃ、Ｄは、本発明による半導体装置の製造方法の他の実施例を示すもので、周辺回路部の断面図である。
【図２０】Ｅ、Ｆは、本発明による半導体装置の製造方法の他の実施例を示すもので、セルアレイ部の断面図である。
【図２１】Ｅ、Ｆは、本発明による半導体装置の製造方法の他の実施例を示すもので、周辺回路部の断面図である。
【図２２】Ｇは、本発明による半導体装置の製造方法の他の実施例を示すもので、セルアレイ部の断面図である。
【図２３】Ｇは、本発明による半導体装置の製造方法の他の実施例を示すもので、周辺回路部の断面図である。
【符号の説明】
２０１      半導体基板
２０２      素子分離層
２０３      Ｎ型領域（第１導電型領域）
２０４      Ｐ型領域（第２導電型領域）
２０５      接続パッド層
２０６      層間絶縁層
２０７      電極
３００      半導体基板
３０１      Ｐウェル
３０２      Ｎウェル
３０３      素子分離層
３０４      ゲート絶縁膜
３０５、３０６      ゲート電極（第１電極）
３０８、３０９      キャップ絶縁層
３１１、３１２      ｎ+ ソース／ドレイン領域（第１導電型領域）
３１３、３１４      ｐ+ ソース／ドレイン領域（第２導電型領域）
３１５、３１６      スペーサ絶縁層
３１７、３１８      接続パッド層
３１９      層間絶縁層
３２０      電極（第２電極）
４０３      素子分離層
４０４、４０５      ゲート絶縁膜
４０６、４０７      ゲート電極
４０８、４０９、４１１      キャップ絶縁層
４１０      配線用電極
４１５      Ｐ型領域（第２導電型領域）
４１６、４１７      ｎ+ ソース／ドレイン領域（第１導電型領域）
４１８      Ｎ型領域（第１導電型領域）
４１９、４２０      ｐ+ ソース／ドレイン領域（第２導電型領域）
４２１、４２２、４２３      接続パッド層
４２４      層間絶縁層
４２５      電極
５０１      Ｐウェル
５０２      Ｎウェル
５０４、５０５      ゲート絶縁膜
５０６、５０７      ゲート電極
５１０      配線用電極
５１２、５１３      スペーサ絶縁層
５１５      Ｎ型領域（第１導電型領域）
５１６、５１７      ｎ+ ソース／ドレイン領域（第１導電型領域）
５１８      Ｐ型領域（第２導電型領域）
５１９、５２０      ｐ+ ソース／ドレイン領域（第２導電型領域）
６１８      第１層間絶縁層
６１９      第２層間絶縁層
６２０      ビットライン
６２１ａ、６２１ｂ      蓄積電極
７００      半導体基板
７０１、７０２      Ｐウェル
７０３      Ｎウェル
７０４      素子分離層
７０５      ゲート絶縁層
７０６      ゲート電極
７０７、７０９      キャップ絶縁層
７１０      ｎ- 領域
７１１      第３絶縁層
７１２      第１マスクパターン
７１３      スペーサ絶縁層
７１４      ポリシリコン層
７１５      接続パッド層
７１６      第２マスクパターン
７１７      スペーサ絶縁層
７１８、７１９、７２０、７２３      層間絶縁層
７２１      ビットライン
７２２      蓄積電極
７２４      プレート電極
７２５      電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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