(57)【特許請求の範囲】
【請求項１】
少なくとも３つの半導体素子を有する無反射分岐バスシステムにおいて、
３つの半導体素子間に接続された可変抵抗器を有し、
該可変抵抗器は、該３つの半導体素子のそれぞれに接続するための３つの信号端子と、該信号端子とは別に該３つの半導体素子のそれぞれに対する該可変抵抗器の抵抗値を制御するための２つの制御信号端子とを有し、
該２つの制御信号端子のそれぞれに入力される制御信号をｄ１，ｄ２で表し、該制御信号の状態がＯＮか否かをＨ、Ｌで表し、該３つの半導体素子のそれぞれに対する該可変抵抗器の抵抗値をｒａ，ｒｂ，ｒｃで表し、該３つの半導体素子のそれぞれと該可変抵抗器との間の特性インピーダンスをＺｏで表すとき、
ｄ１がＬ，ｄ２がＬである場合、ｒａがｒｏ，ｒｂがｒｏ，ｒｃがｒｏであり、
ｄ１がＬ，ｄ２がＨである場合、ｒａがｒｈ，ｒｂがｒｌ，ｒｃがｒｌであり、
ｄ１がＨ，ｄ２がＬである場合、ｒａがｒｌ，ｒｂがｒｈ，ｒｃがｒｌであり、
ｄ１がＨ，ｄ２がＨである場合、ｒａがｒｏ，ｒｂがｒｏ，ｒｃがｒｏであり、
但し、ｒｏ＝Ｚｏ／３、ｒｈ＝Ｚｏ，ｒｌ＜５Ω
という関係を満足するよう、該３つの半導体素子のそれぞれに対する該可変抵抗器の抵抗値を設定することを特徴とする無反射分岐バスシステム。
【請求項２】
請求項１の無反射分岐バスシステムにおいて、
該可変抵抗器は、ゲート幅が倍数関係にあるＭＯＳトランジスタを複数並列接続して構成され、
該ＭＯＳトランジスタのゲート電圧を印加・非印加することで該特性インピーダンスＺｏを可変することを特徴とする無反射分岐バスシステム。
【請求項３】
請求項２の無反射分岐バスシステムにおいて、
該可変抵抗器外に設けられ、該特性インピーダンスＺｏと同等の基準インピーダンスを有する基準インピーダンス素子を有し、
該基準インピーダンス素子の該基準インピーダンスに対する該並列接続されたＭＯＳトランジスタのインピーダンスを比較することで該並列接続されているＭＯＳトランジスタのインピーダンスの大小を判定し、該判定結果に基づいて該並列接続されているＭＯＳトランジスタの選択の組合せを変えることで該可変抵抗器のインピーダンスを該特性インピーダンスＺｏに制御して、ｒｈ＝Ｚｏの状態にすることを特徴とする無反射分岐バスシステム。
【請求項４】
請求項２または３の無反射分岐バスシステムにおいて、
該並列接続されているＭＯＳトランジスタ全てを導通状態にすることでｒｌ＜５Ωの状態にすることを特徴とする無反射分岐バスシステム。
【請求項５】
請求項３の無反射分岐バスシステムにおいて、
前記基準インピーダンスに等価なＭＯＳトランジスタのゲート幅に対し、該ＭＯＳトランジスタのゲート幅を１／３に設定することでｒ０＝Ｚｏ／３の状態にすることを特徴とする無反射分岐バスシステム。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は情報処理装置においてマルチプロセッサやメモリ等の素子間（例えばＣＭＯＳ等により構成されたデジタル回路間又はその機能ブロック間）での信号伝送のための技術に関し、特に、複数のＬＳＩが同一の伝送線に接続され、ＬＳＩ間でデータ転送を行うバス伝送の高速化技術に関するものである。
【０００２】
【従来の技術】
マルチプロセッサ装置のように多数のノード間を高速にデータを転送するためのバス方式としてJEDEC（JointElectron Device Engineering Council）標準のSSTL（Stub Series terminated Transceiver Logic）(EIA/JESD8-8)インターフースが有る。このインタフェースは図２のように、受信用のレシーバ２１〜２５とデータ送信用のドライバ１１〜２１を有する入出力インタフェースを内蔵するLSI間のデータ送受信に用いられるバス配線で、データバス配線（メインライン）３の両端を終端抵抗Ｒｔｔで整合終端させることで両端での反射を無くし、かつ、メインライン３とインタフェース回路を接続するスタブライン６１〜６５上にマッチング抵抗３１〜３５が配置されている。このマッチング抵抗３１〜３５はドライバ１１〜１５の一つがデータを出力する場合、これに接続しているスタブとメインライン３との間のインピーダンス不整合による反射波を抑える働きをする。
【０００３】
【発明が解決しようとする課題】
しかしながら図２のSSTLインタフェースではメインライン３上を伝搬する信号波形にインパーダンスの不整合に起因する反射波が生じ高速動作の妨げとなっていた。すなわち、例えば図２でドライバ１１からレシーバ２５にデータ伝送する場合、ドライバ１１からの信号波形はスタブ６１とマッチング抵抗３１を介し、メインライン３に到達する。一般的にマッチング抵抗３１の抵抗値はスタブ６１の特性インピーダンスＺｏとメインライン３の特性インピーダンスＺｏ’から（数１）のように決められる。
【０００４】
【数１】
Ｒｍ＝Ｚｏ−Ｚｏ’／２…（１）
ここで、Ｒｍはマッチング抵抗３である。（数１）はスタブ側からメインラインを見た場合の整合終端条件である。たとえば、メインライン３の特性インピーダンスＺｏ’とスタブ６１の特性インピーダンスＺｏがそれぞれ５０Ωの場合Ｒｍ＝２５Ω＝５０−５０／２となる。
【０００５】
他方、メインライン３に到達した、ドライバ１１からの信号波形は左右に伝搬し、左に進行する波形は終端抵抗Ｒｔｔで終端され反射波はない。しかし、右側に進行する信号は分岐点５２〜５５を通過する。この点５２での反射係数Γは、（数２）の通りとなる。
【０００６】
【数２】
Γ＝（Ｚ１−Ｚｏ）／（Ｚ１＋Ｚｏ）…（２）
ここで、Ｚ１はメインライン３とマッチング抵抗３２を介したスタブ６２の合成インピーダンスであり、（数３）の通りになる。
【０００７】
【数３】
Ｚ１＝（Ｚｏ’（Ｒｍ＋Ｚｏ））／（Ｚｏ’＋Ｒｍ＋Ｚｏ）＝３０Ω…（３）
よって点５２での反射係数Γ＝０．２５となり、２５％反射することが分かる。
【０００８】
すなわち、ドライバ１１からのデータはメインライン３上の分岐点を１つ通過する毎に２５％反射波が重畳されることになる。この反射波はスタブ６１〜６５の往復伝搬遅延時間生じるので高速伝送のための低ノイズ化にはスタブ線路長の制限があった。すなわち、装置構造に大きな制約を課していた。
【０００９】
本発明の第一の目的はこの分岐点でのインピーダンスの乱れを少なくすることで反射波によるノイズを低減することにある。これにより、ＳＳＴＬに比べて更なる高速動作を提供する事が出来るようになる。
【００１０】
本発明の第２の目的はLSIからメインラインの分岐点までのスタブライン長制限を緩めることにある。これにより、ＳＳＴＬより装置の構造に大きな自由度を与えることが出来る。
【００１１】
本発明の第３の目的は、高速バスに必要な終端抵抗をＬＳＩに内蔵することでこれを無くし、実装の面積を低減することにある。
【００１２】
【課題を解決するための手段】
ＬＳＩのインタフェース回路を終端抵抗内蔵としこのインタフェース部でのスタブ配線を伝搬する信号の反射波を無くす。またメインライン上で３方向に分岐している点に可変抵抗素子を直列に入れる。線路の特性インピーダンスＺｏに合わせ、ＬＳＩがデータを受信する或いは送受信しない場合、該ＬＳＩが接続されているスタブ線に繋がった可変抵抗器を該線路の特性インピーダンスＺｏの１／３に合わせる。ＬＳＩがドライブする場合、該ＬＳＩが接続されているスタブ線に繋がった可変抵抗器を５Ω以下程度の低抵抗に、分岐する他の２線路に接続されている可変抵抗をメインライン側を低抵抗に、他方の抵抗を該線路の特性インピーダンスＺｏに合わせる。
【００１３】
このように構成することで、ＬＳＩがデータを受信する或いは送受信しない場合、該ＬＳＩが接続されているスタブ線に繋がった可変抵抗器を該線路の特性インピーダンスの１／３に合っているので、この分岐点ではどの配線からも完全整合終端しているように作用する。このため、分岐点で無反射となっているのでノイズが無くデータ転送が行える。
【００１４】
また、ＬＳＩがドライブする場合、該ＬＳＩが接続されているスタブ線に繋がった可変抵抗器を１Ω程度の低抵抗に、分岐する他の２線路に接続されている可変抵抗をメインライン側を低抵抗に、他方の抵抗を該線路の特性インピーダンスに合っているので、ドライバからメインラインへのデータ伝搬は約８０％伝搬し、これが更に他方の可変抵抗器に伝搬する場合、無反射で約４０％伝搬するように作用するので信号レベルが充分な大きさで伝搬することができる。
【００１５】
【発明の実施の形態】
第１の実施例を図１を用いて説明する。
図中５つのＬＳＩａ〜ｅは配線と可変抵抗器を介して相互に接続されデータを送受信する。１、２は可変抵抗器である。ＬＳＩａと可変抵抗器１は配線Ｔａで、ＬＳＩｂと可変抵抗器１は配線Ｔｂで、ＬＳＩｃと可変抵抗器２は配線Ｔｃで、ＬＳＩｄと可変抵抗器２は配線Ｔｄで接続され、ＬＳＩｅは配線Ｔｅ１，Ｔｅ２で可変抵抗器１、２に接続されている。
【００１６】
配線ｄａ〜ｄｄは可変抵抗器１、２を制御するための制御信号配線である。
ＬＳＩａ〜ｅには図１には記載していないデータ送受信用ドライバとレシーバからなるインタフェースを持っている。図１の配線はこれらのインタフェース間の接続を示したもので、アドレスやデータのビット幅分同等な相互接続バスがある。
【００１７】
次に図３を用いて可変抵抗器１、２の構成を示す。
可変抵抗器１ａは信号入出力端子にａ〜ｃを持ち、端子ａ〜ｃ間をＹ字型に可変抵抗ｒａ〜ｒｃが接続されている。この可変抵抗ｒａ〜ｒｃは制御回路５０により抵抗値を制御される。この抵抗制御回路５０は端子ｄ１，ｄ２を介して行われる。
【００１８】
この可変抵抗器１ａの端子ａ〜ｃは図１の可変抵抗器１では、端子ａが配線Ｔａに、端子ｂが配線Ｔｂに端子ｃが配線Ｔｅ１に接続されている。端子ｄ１は配線ｄａ、端子ｄ２は配線ｄｂに接続されている。
【００１９】
同様に可変抵抗器２の端子ａ〜ｃでは、端子ａが配線Ｔｃに、端子ｂが配線Ｔｄに、端子ｃが配線Ｔｅ２に接続されている。端子ｄ１は配線ｄｃ、端子ｄ２は配線ｄｄに接続されている。
【００２０】
可変抵抗値ｒａ〜ｒｃの値は制御信号ｄ１，ｄ２により図４で示したように変化する。この図ではｄ１，ｄ２は正論理で表現されており、Ｈで制御信号ＯＮを意味するものとする。
【００２１】
ここで、ｒｏは図１の配線Ｔａ，Ｔｂ，Ｔｅ１が同じ特性インピーダンスＺｏを持つ場合、このＺｏの１／３である。また、ｒｈは該特性インピーダンスＺｏであり、ｒｌは５Ω以下の低抵抗値である。
【００２２】
制御信号ｄ１、ｄ２ともにＬ或いはＨの場合、抵抗ｒａ〜ｒｃは接続されている配線の特性インピーダンスの１／３であるので、一種のパワースプリッタとなっている。この場合の配線から見た反射係数Γ１を計算すると反射係数Γ１は”０”となる。電圧等価係数Ｔ１は”１／２”である。
【００２３】
反射係数Γ１＝０となる理由は、インピーダンスＺｏの配線Ｔａ、Ｔｂ，Ｔｃが抵抗ｒａ，ｒｂ，ｒｃに接続されているとして、配線Ｔａからみたインピーダンスは、１／３・Ｚｏの直列抵抗ｒａと、並列接続された１／３・Ｚｏの抵抗ｒｂ，ｒｃを介した特性インピーダンスＺｏの配線Ｔｂ，Ｔｃが直列接続されているので１／３・Ｚｏ＋１／２（１／３・Ｚｏ＋Ｚｏ）＝Ｚｏとなり、配線Ｔａの特性インピーダンスＺｏと同じになるため結果としてΓ１＝”０”となる。
【００２４】
等価係数Ｔ１＝１／２となる理由は、以下の通り。抵抗ｒａ〜ｒｃが接続している１点を合流点と呼ぶことにすると、スタブ配線Ｔａから伝搬してきた電圧波形はこの合流点の電圧では、１／３・Ｚｏの抵抗による分圧で入射電圧の２／３となる。
【００２５】
また、配線Ｔｂの透過電圧を求めるため、合流点の電圧から線路Ｔｂの電圧比を求めると、直列接続された抵抗ｒｂ＝１／３・Ｚｏと線路ＴｂのインピーダンスＺｏの分圧比であるから３／４＝（Ｚｏ／（１／３＋１）Ｚｏ）となり、合流点の電圧比２／３との積になるので、結果として透過電圧係数は１／２（＝２／３・３／４）となる。
【００２６】
このように反射係数Γ１が０になるため、制御信号ｄ１，ｄ２が同じ場合、可変抵抗器１ａはパワースプリッタとして機能し、それぞれに接続した配線に対し、無反射で分岐接続する。
【００２７】
次に、制御信号ｄ１，ｄ２のどちらかが入力した場合、抵抗ｒａ〜ｒｃは端子ａ〜ｃからの信号の流れを変えるように抵抗ｒａ〜ｒｃを制御する。ｄ１がＨになった場合、抵抗ｒａ、ｒｃは低抵抗ｒｌになり、抵抗ｒｂはｒｈとなる。このため、端子ａから端子ｃへのインピーダンスは低抵抗（２ｒｌ）で接続されることになる。他方端子ａから端子ｂへの接続は高い抵抗（ｒｌ＋ｒｈ）で接続されることになる。
【００２８】
この場合の配線Ｔａから見た反射係数Γ２と配線Ｔｂに透過した透過係数Ｔ２を計算しておく。
【００２９】
抵抗ｒａ〜ｒｃの合流点から配線Ｔｂ、Ｔｃの合成抵抗をｒ０とすると、
【００３０】
【数４】
ｒ０＝（ｒｌ＋Ｚｏ）／／（Ｚｏ＋ｒｈ）…（４）
ここで、記号”／／”は並列接続合成抵抗の演算子でa//b=(ab)/(a+b)と定義される。このため、配線Ｔａから見た反射係数Γ２は、以下の通りとなる。
【００３１】
【数５】
Γ２＝（rl + r0 - Zo）／（rl + r0 + Zo）＝（2 rh rl + rl^2  + 2 rl Zo - Zo^2）／（(rl + Zo) (2 rh + rl + 3 Zo)）…（５）
ここで、ｒｈ＝Ｚｏを代入し、Ｚｏ＞＞ｒｌで整理すると、以下の通りになる。
【００３２】
【数６】
Γ２  〜  −（Ｚｏ−４ｒｌ）／（５Ｚｏ＋６ｒｌ）…（６）
ｒｌ＝０なら、反射係数Γ２＝−０．２となる。
【００３３】
同様に透過係数Ｔ２は、以下の通りになる。
【００３４】
【数７】
Ｔ２＝（Zo (rl + Zo)）／（2 rh rl + rl^2  + rh Zo + 3 rl Zo + Zo^2）…（７）
ここで、ｒｈ＝Ｚｏを代入し、Ｚｏ＞＞ｒｌで整理すると、以下の通りとなる。
【００３５】
【数８】
Ｔ２＝（Zo (rl + Zo)）／（rl^2  + 5 rl Zo + 2 Zo^2）−(rl + Zo)／（5 rl + 2 Zo）…（８）
rl=0の場合、T2=1/2となり、T1に等しくなることが分かる。
【００３６】
また、線路Ｔｃに伝搬する透過電圧係数Ｔ３は、
透過電圧係数Ｔ３=（1+Γ２）（Zo / (Zo + rl))…(9)
となり、rl=0ならばT3="0.8”となる。
【００３７】
すなわち、端子ｄ１，ｄ２のどちらかにＨが入力されると、それに応じて抵抗ｒａ〜ｒｃの抵抗が制御され端子ｄ１にＨが入力されると端子ａ−端子ｃ間が低抵抗で接続され、端子ａから端子ｂへの透過係数Ｔ２がほぼ１／２、Ｔ３が０．８となる。逆に端子ｄ２にＨが入力されると端子ｂ−端子ｃ間が低抵抗で接続され、端子ｂから端子ａへの透過係数Ｔ２がほぼ１／２、等価係数Ｔ３が０．８となる。
【００３８】
このように構成することで、可変抵抗器１ａは制御信号ｄ１，ｄ２により信号伝搬の方向を低反射係数で制御することが出来る。また、抵抗ｒａ〜ｒｃの接続方法はＹ字型だけでなくΔ型であっても基本的に同じ機能を実現できる。
【００３９】
次に図５を用いて図１中のＬＳＩａ〜ｄに内蔵しているインタフェースの回路を説明する。
【００４０】
図５（ａ）において、１１は出力イネーブル(OE-N)付のドライバであり、OE_Nがアサートされた場合に、data端子のデータを出力する。２１はレシーバでＶｒｅｆ端子の電圧とＩ／ＯＰＡＤの電圧とを比較するコンパレータであり、この比較結果をＬＳＩ内部のコア論理に出力する。
【００４１】
ここで、ドライバ１１とレシーバ２１はI/OＰＡＤで接続されており、ここには記載されていないＬＳＩパッケージを介して外部配線に接続されている。
【００４２】
ドライバ１１はドライバが接続された配線のインピーダンスＺｏに調整可能であるが、ドライブ時も出力イネーブル(OE_N)がネゲートされたときもＩ／Ｏ  ＰＡＤからみて出力インピーダンスは一定である。すなわち、ドライバ１１の出力インピーダンスは調整可能であり、出力インピーダンスが一定のまま出力電圧が変化することにより信号を出力する。  ここで、ドライバ１１に接続される配線のインピーダンスは便宜上５０［Ω］であり、出力インピーダンスは５０［Ω］に設定されている。このため、ドライバへの波形は無反射となりノイズが低減する。
【００４３】
更に、このドライバ１１を図５（ｂ）を用いて説明する。図５（ｂ）はドライバの図５（ａ）の等価回路を更に詳細に記述した回路図である。
【００４４】
１１−ｈはＩ／Ｏ  ＰＡＤと電源Ｖｃｃに接続されたＭＯＳトランジスタで構成され、図では可変抵抗器で示している。  １１−ｌはＩ／Ｏ  ＰＡＤとグランドに接続されたＭＯＳトランジスタで構成され、図５（ｂ）では可変抵抗器で示している。  これらの可変抵抗器１１−ｈ，１１−ｌはdata信号とOE_N信号で制御されている。
【００４５】
data信号とOE_N信号で制御された可変抵抗１１−ｈと１１−ｌの抵抗値（Ｒｈｉ，Ｒｌｏ）とＩ／Ｏ  ＰＡＤの電圧（Ｖｉｏ）を図６に示す。
【００４６】
ｄａｔａ＝０，ＯＥ＿Ｎ＝０の場合ドライバからＬが出力されるが、ドライバの出力インピーダンスはＲｌｏの５０［Ω］であり、出力電圧Ｖｉｏ＝０［Ｖ］となる。  ｄａｔａ＝０，ＯＥ＿Ｎ＝１の場合、ドライバからの出力は切れるが、ドライバの出力インピーダンスはＲｌｏ＝１００［Ω］とＲｈｉ＝１００［Ω］の並列接続の５０［Ω］となり、出力電圧ＶｉｏはＶｃｃ＝１．０［Ｖ］の場合、０．５［Ｖ］となる。  更に、ｄａｔａ＝１，ＯＥ＿Ｎ＝０の場合ドライバからＨが出力されるが、ドライバの出力インピーダンスはＲｈｉの５０［Ω］であり、出力電圧Ｖｉｏ＝１．０［Ｖ］となる。  ｄａｔａ＝１，ＯＥ＿Ｎ＝１の場合、ドライバからの出力は切れるが、ドライバの出力インピーダンスはＲｌｏ＝１００［Ω］とＲｈｉ＝１００［Ω］の並列接続の５０［Ω］となり、出力電圧ＶｉｏはＶｃｃ＝１．０［Ｖ］の場合、０．５［Ｖ］となる。
【００４７】
このようにして、ｄａｔａ，ＯＥ＿Ｎが何れの状態にあっても出力インピーダンスは常に５０［Ω］となっている。そして、出力電圧Ｖｉｏは、ｄａｔａの状態により、Ｖｉｏ（Ｈ）＝１．０、Ｖｉｏ（Ｌ）＝０［Ｖ］であり、出力しない場合、Ｖｉｏ＝０．５［Ｖ］となっている。
【００４８】
このように構成することにより、I/Oインタフェースはドライバがどのような状態でもインピーダンスが設定された５０［Ω］となっており、ドライバ１１に接続された配線のインピーダンスと等しいためI/Oインタフェースでの反射はほとんどなく、波形歪みが少ないデータ転送を提供することが出来る。また、図５（ｃ）は図１のＬＳＩｅの等価モデルである。
【００４９】
ドライバはOE_Nがネゲートされているときハイインピーダンスとなる。また、OE_Nがアサートされているとき出力インピーダンスはＲｓ＝Ｚｏ／２で無負荷時Ｖｃｃ−グランド間の電圧である１．０［Ｖ］の振幅をドライブする。５０［Ω］の伝送線路が２本接続されている場合は信号振幅はＶｃｃ−グランド間の電圧の半分の０．５［Ｖ］となる。
【００５０】
次に、図３の可変抵抗器１ａと、図５のインタフェースを図１のバス配線に用いた場合の波形を図８〜図１１、１３〜１５に示す。これらの図はＳＰＩＣＥ（Simulation Program with Integrated Circuit Emphasis）と呼ばれる回路シミュレーションの結果であり、シミュレーション回路を図７に示した。
【００５１】
図６において、点線で囲ったａ〜ｄはインタフェース回路の等価回路であり、それぞれ抵抗Ｒｒａ〜Ｒｒｄと静電容量Ｃｉｏが並列に接続されている。図７においてはドライバはインタフェースａであり、抵抗Ｒｒａがノードｄａｔａｉｎにおいてパルス電源に接続されている。そのほかのインタフェースｂ〜ｄは信号をドライブしておらず信号受信の状態の等価回路である。すなわち、インタフェースは電源Ｖｔｔに接続されインタフェースが持つインピーダンスがＲｒｂ〜Ｒｒｄ＝Ｚｏである回路の等価回路である。
【００５２】
配線はそれぞれＴａ〜Ｔｄで示した伝送線路モデルである。可変抵抗器１、２はＹ字型接続されている３つの抵抗Ｒａ，Ｒｂ，Ｒｅ１とＲｃ，Ｒｄ，Ｒｅ２が等価回路である。
【００５３】
可変抵抗１、２間を接続する配線の等価回路はＴｅ１，Ｔｅ２で示された伝送線路モデルである。
【００５４】
また、図１のＬＳＩｅに対応するモデルは伝送線路Ｔｅ１、Ｔｅ２の間に有る静電容量ＣｉｏとＲｒｅである。これは図１のＬＳＩｅのインタフェースがＬＳＩａ〜ＬＳＩｄのインタフェースとは異なりインピーダンスがＨｉＺで有ることを模擬している。
【００５５】
各ＬＳＩａ〜ｅのピンに対応したノードはａ１〜ｅ１で記した。
【００５６】
また、各素子のインピーダンスは以下の通りであり、可変抵抗器１にはドライバａから制御信号が出力され図４のｄ１がＨになった状態である。また、可変抵抗器２は制御信号がｄ１，ｄ２とも入力されていない状態である。
【００５７】
伝送線路Ｔａ〜Ｔｄ，Ｔｅ１，Ｔｅ２のインピーダンスＺｏ＝５０［Ω］
インタフェースａ〜ｄのインピーダンスＲｒａ〜Ｒｒｄ＝５０［Ω］
インタフェースｅのインピーダンスＲｒｅ＝１Ｋ［Ω］
可変抵抗器のインピーダンス  Ｒａ＝Ｒｅ１＝０［Ω］
可変抵抗器のインピーダンス  Ｒｂ＝５０［Ω］
可変抵抗器のインピーダンス  Ｒｃ＝Ｒｄ＝Ｒｅ２＝５０／３［Ω］
また、伝送線路の長さはＴａ〜ｒｄ＝５０［ｍｍ］、Ｔｅ１，Ｔｅ２＝100［ｍｍ］である。また、インタフェースａ〜ｅの静電容量Ｃｉｏは全て２ｐＦであり、ドライバの立上り、立ち下がり時間は０．５［ｎｓ］である。
【００５８】
図８は図７の回路のシミュレーション波形である。横軸は［秒］を単位とする時間で、縦軸は電圧［Ｖ］と電流［Ａ］の大きさを表している。
【００５９】
図中凡例にあるように、実線はｄａｔａｉｎのドライブ波形である。０Ｖ−１Ｖ振幅のパルス幅２ｎｓのパルスで、データ転送速度は500[MT/s]（Mega Transaction per Second）である。破線はａ１での、点線はｂ１での、細かい点線はｃ１での、１点鎖線はｄ１での、太い１点鎖線はｅ１での、電圧波形である。
【００６０】
各レシーブ点ｂ１〜ｅ１での波形は極めてなめらかな、矩形波であることが分かる。また、ドライブ点ａ１の波形は、立上り、立下がりでドライバのインピーダンスＲｒａ＝５０［Ω］伝送線路ＴａのインピーダンスＺｏ＝５０［Ω］との分圧比の０．５［Ｖ］である。しかし、可変抵抗１の２０％のインピーダンスミスマッチにより進行波の２０％がドライバ側に戻ってきており、この反射波が０．１［Ｖ］＝０．５［Ｖ］ｘ０．２であるので、結果として約０．１［Ｖ］のオーバーシュートとなっている。しかし、この２０％の反射波はドライバも伝送線路Ｔａと整合終端しているので再反射されることはない。ただし、立上り時間だけインタフェースａの持つ静電容量Ｃｉｏにより再反射される。この静電容量のインピーダンスＺｃはｊ*ω*Ｃｉｏであり、ここでｊは−１の平方根であり、ωは各周波数である。立上り時間が今、０．５［ｎｓ］であるので、ω＝２π／ｔｒであるので抵抗５０［Ω］と並列接続された静電容量による反射係数を計算するとΓ＝−０．１−ｊ０．３となる。反射係数Γは小さな位相遅れだけであり、波形に大きな乱れは生じさせない。
【００６１】
また、インタフェースｂ〜ｅのピン位置ｂ１〜ｅ１での電圧波形はドライバの電圧波形の１／２程度で、終端電圧０．５［Ｖ］に対して±０．２［Ｖ］になっている。ノードｅ１で振幅０．４［Ｖ］となっているのはドライバａからの進行波が可変抵抗器１を通過後も、これが図４のように制御されるので低抵抗で接続され伝搬係数Ｔ３＝０．８すなわち０．４［Ｖ］で伝搬する。また、Ｒｒｅが１Ｋ［Ω］でここでのインピーダンスの乱れが少ない。
【００６２】
この±０．２［Ｖ］の振幅はＣ−ＭＯＳのゲートアレーなどに用いられる差動回路では充分に弁別できる大きさである。また、遅延時間がｂ１〜ｅ１で生じておるがこれはドライバからの配線長差に起因するものである。
【００６３】
この様にしてドライバａからの波形は受信点ｂ１〜ｅ１においてドライブ波形のａ１に対して約半分の大きさで歪みが少なく高速に伝送できることがわかった。
【００６４】
バスが高速化されデータ伝搬時間がデータパルス幅と同程度以上になると、データの干渉いわゆる符号間干渉が生じる。これを調べるために、ｄａｔａｉｎのパルスを疑似ランダム化して同様のシミュレーションを行った波形を図９〜１０に示す。
【００６５】
図９はドライブ点ａ１での波形で繰り返しを重ねて表示したいわゆるアイパターン(eye pattern)である。図１０はｂ１でのアイパターン、図１１はｅ１でのアイパターンである。図１０も図１１もノイズが乗っているのが５０［ｍＶ］以下と極めて小さく、また、立上りと立ち下がりの交差点はほとんど変化が無いので符号間干渉によるjitterが極めて少ないことが分かる。このため、５００ＭＴ／ｓでは問題なくデータ転送できるといえる。
【００６６】
図７はＬＳＩａドライブであるが対称性からＬＳＩｂ〜ｄドライブでも同じ波形となることが分かる。ただし、可変抵抗器１、２はドライバの位置により図４に従うように遷移するものとする。
【００６７】
次にＬＳＩｅドライブについてシミュレーションを行った。図１２はその等価回路である。図７と異なるのはインタフェースａがレシーバでありＲｒａ＝５０［Ω］がＶｃｃに接続されていること、インタフェースｅがＲｒｅを介してパルス電源が接続されていることである。このパルス電源は図７のインタフェースａ内のそれと接続点以外同じ波形を出力する。インタフェースｅの出力インピーダンスＲｒｅは線路Ｔｅ１，Ｔｅ２の特性インピーダンスＺｏの半分の２５［Ω］である。これは配線が２本が並列接続されているためインタフェースｅからの見かけの線路のインピーダンスが半分になっているためである。また、可変抵抗器１、２内の抵抗は全てＺｏ／３である。
【００６８】
このインタフェースｅドライブのシミュレーション波形は図１３である。ｄａｔａｉｎの波形は実線で示されており０−１［Ｖ］の５００ＭＴ／ｓのパルスであり、ノードｅ１での波形は一点鎖線で示された０．５［Ｖ］振幅の波形であり、ノードａ１〜ｄ１ではインタフェースｅからの配線長が等しいため重なって表示されており、０．５［Ｖ］を中心に振幅±0.125[V]の矩形波で非常にノイズが小さいことが分かる。これは、可変抵抗器１、２とそれに接続されている伝送線路Ｔａ〜Ｔｄがそれぞれ伝送線路Ｔｅ１，Ｔｅ２からみて完全整合終端されているためである。
【００６９】
図１４と図１５にノードｅ１、ノードａ１のアイパターンを示す。図９〜図１１に比べて更に低ノイズ、低jitterであることが分かる。このため、インタフェースｅドライブにおいても低ノイズで高速データ転送を行うことができることがわかる。
【００７０】
このようにバスを構成することによりＬＳＩａ〜ｅのいずれがドライバになっても低ノイズで高速にデータ転送することができることが分かった。これにより、本発明を用いた高速データ転送を内蔵する装置を提供できる。
【００７１】
更に動作原理から可変抵抗器１、２とＬＳＩａ〜ｄまでの配線は１対１配線であり無損失で近似できる長さで特性インピーダンスが一定ならば長さの制限が無く波形は低歪みのまま伝送できることがわかる。このことにより、スタブ配線である図１の配線Ｔａ〜ｔｄの配線長制限が基本的にない。すなわち、長さの制約がないので構造設計に自由度を持たせられるという効果がある。
【００７２】
また、このように構成することで配線に終端抵抗が不要となり実装面積を削減することができるという効果がある。
【００７３】
次に第２の実施例である無反射整合終端を実現する定インピーダンス・インタフェースを図１６を用いて説明する。このインタフェースは図６で記載の出力インピーダンスと出力電圧ＶｉｏをＣ−ＭＯＳで実現したものである。
【００７４】
点線で囲った１１はドライバ部で、data端子とデータ出力制御端子(OE_N)により出力インピーダンスが変化する。２１はレシーバでドライバ１１とI/Opadを共用しており、I/Opadを通じて入力された受信信号を基準電圧Ｖｒｅｆと比較することでデータのＨ，Ｌを検出する。
【００７５】
ドライバ１１はＰ−ＭＯＳとＮ−ＭＯＳがそれぞれ並列接続されたｐｕｓｈ−ｐｕｌｌ型のトーテンポールである。Ｐ−ＭＯＳは電源ＶｃｃとI/Opadに接続され、Ｎ−ＭＯＳはグランドとI/Opadに接続されている。それぞれのゲート電圧は５１、５２で示されたドライバインピーダンス制御回路に接続されて制御されている。なお、図６の機能を実現するためＶｃｃの電位は１．０［Ｖ］であるが、本来任意であり、選択するデバイスや給電システムの使用可能電源あるいはレシーバの感度から決まる電圧であり、１．０［Ｖ］以上であっても１．０［Ｖ］以下であっても良い。
【００７６】
インピーダンス制御回路５１、５２はdata、OE_NによりＰ−ＭＯＳ、Ｎ−ＭＯＳのゲート電圧を制御しドライバ１１の出力インピーダンスと出力電圧を制御する。この制御回路の一例を図１７を用いて説明する。
【００７７】
図１７においてドライバの出力段は幅（Ｗ）の等しい２つのＮ−ＭＯＳトランジスタとＰ−ＭＯＳトランジスタがペアとなり、この幅Ｗの２倍、４倍、８倍の幅を持つＰ−ＭＯＳ，Ｎ−ＭＯＳトランジスタがそれぞれ並列接続されている。
【００７８】
５１−ａはＨ側のＰ−ＭＯＳトランジスタのインピーダンスを設定するためのレジスタであり、ｗ，２ｗ，４ｗ，８ｗのトランジスタを２つあるうち１つづつ複数組み合わせて選択することによりインピーダンスを制御することができる。すなわち、選択の組合せはｗのトランジスタのインピーダンスを単位として１／１５まで離散的に制御可能である。同様に５２−ａはＬ側のＮ−ＭＯＳトランジスタのインピーダンスを設定するためのレジスタであり、ｗ，２ｗ，４ｗ，８ｗのトランジスタを２つあるうち１つづつ複数組み合わせて選択することによりインピーダンスを制御することができる。今、レジスタ５１−ａ，５２−ａの設定値はインタフェースが接続されている伝送線路の特性インピーダンスＺｏ＝５０［Ω］の倍の１００［Ω］に設定されている。
【００７９】
このレジスタ５１−ａ，５２−ａの設定信号とdata、ＯＥ＿Ｎの信号を入力とするＡＮＤ，ＮＡＮＤ回路により図１７に示されるような配線によりそれぞれのＰ−ＭＯＳ，Ｎ−ＭＯＳトランジスタは制御され、図６で示されたインピーダンスと出力電圧を実現している。
【００８０】
例えば、dataがＨでＯＥ＿ＮがＬの場合、Ｎ−ＭＯＳは全て切れる状態となり、また、Ｐ−ＭＯＳはインピーダンス制御回路５１−ａで選択されたトランジスタの組合せの倍のトランジスタがOnすることになる。すなわち１００［Ω］に設定されているＰ−ＭＯＳトランジスタのゲート幅が倍になりインピーダンスは半分の５０［Ω］となる。そしてI/Opad出力電圧は無負荷時Ｖｃｃ＝１．０［Ｖ］になる。また、５０［Ω］の特性インピーダンスを持つ配線が接続されている場合は、抵抗分圧比の１／２の０．５［Ｖ］が出力される。
【００８１】
更にＯＥ＿ＮがＨの場合、すなわち出力が切れる場合はＰ−ＭＯＳはインピーダンス制御回路５１−ａで選択されたトランジスタの組合せのトランジスタがOnすることになる。すなわちＰ−ＭＯＳのインピーダンスの合計は１００［Ω］である。Ｎ−ＭＯＳもインピーダンス制御回路５１−ｂで選択されたトランジスタの組合せのトランジスタがOnすることになる。すなわちＮ−ＭＯＳのインピーダンスの合計は１００［Ω］である。これにより出力インピーダンスは半分の５０［Ω］となり、出力電圧はVcc−グランド間の半分の０．５［Ｖ］となる。
【００８２】
このように構成することにより図６の出力インピーダンスと出力電圧をＣ−ＭＯＳトランジスタのみで実現することができ、ＬＳＩに搭載することが簡単にできる。これはまた、図７の等価回路を持つインタフェースを実現した回路となっている。
【００８３】
次に図１８を用いてインピーダンス調整回路の実現方法を説明する。これはＬＳＩの外部に精度の高い抵抗Ｒａｒｇを設けて、この抵抗ＲａｒｇをＶｃｃとI/Opadに接続し、図１７のドライバと同じ種類のセルをこのI/Opadに接続する。このI/Opadには更に２１のコンパレータ型レシーバが接続されており電圧Ｖｒｅｆと比較結果をインピーダンス調整回路５３に伝える。Ｒａｒｇ＝１００［Ω］に選びＶｃｃ＝１．０［Ｖ］に選べばインピーダンス調整回路５３はＮ−ＭＯＳトランジスタの幅を選択的に変えることでＲａｒｇとドライバ１１の分圧比に応じた電圧がＶｒｅｆに対して大きいか小さいかをモニターできる。インピーダンス調整回路５３はドライバ１１のＮ−ＭＯＳトランジスタを幅ｗが最小幅から順に大きくなるようにOnすることでインピーダンスを小さくしていくことができ、Ｒａｒｇと同じかそれ以下になったときレシーバ２１の出力が反転するのでこの変移点をモニタする事ができる。更に今度は逆にトランジスタの幅を最大幅から順に小さくすることでドライバのインピーダンスを大きくしていくことができ、Ｒａｒｇと同じかそれ以上になったときレシーバ２１の出力が反転するのでこの変移点をモニタする事ができる。この２つの変移点の設定の中に目標のＲａｒｇが有ることが分かる。これにより、先の２つの変移点の設定のどちらかを採用することでＲａｒｇに最小の誤差を持ってドライバ１１のインピーダンスをＶｄｓ＝０．５［Ｖ］で設定することができる。更に、この設定値を他のドライバが有している図１７のインピーダンス制御レジスタ５２−ｂに書き込むことで書き込まれたドライバ全てのＬ側のインピーダンスを１００［Ω］に設定できる。
【００８４】
同様に、ＲａｒｇをI/Opadとグランドに接続したセルを用意し、これのＰ−ＭＯＳを順位選択することでＲａｒｇと同じインピーダンスに最小の誤差を持って設定できる。更に、この設定値を他のドライバが有している図１７のインピーダンス制御レジスタ５２−ａに書き込むことで書き込まれたドライバ全てＨ側を１００［Ω］に設定できる。
【００８５】
この設定はシステムがパワーオンしたときに行っても良いし、温度が一定とみなせる例えば５分間隔に行っても良い。
【００８６】
このようにＬＳＩがインピーダンス調整用の回路を持つことで目標の１００［Ω］に設定できる。これにより、製造バラツキや温度バラツキに起因するインピーダンスの誤差を取り除くことができる。
【００８７】
第３の実施例として可変抵抗器１を図１９を用いて説明する。これは図４の可変抵抗器１をＭＯＳトランジスタを用いて実現した実施例である。端子ａ〜ｃ間のインピーダンスを５５ａ〜５５ｃで示したインピーダンス調整回路で制御する。可変抵抗ｒａ〜ｒｃを実現するトランジスタは幅の異なるトランジスタが並列接続されており、その組み合わせてインピーダンスを調整する。図ではｗから３２ｗまでの６個のＭＯＳトランジスタが並列接続されている。このインピーダンス調整回路は更に端子ｄ１，ｄ２に接続されている方向制御回路５０により制御されている。ｄ１，ｄ２の状態により図４に示したように抵抗ｒａ〜ｒｃが変化する。図４では抵抗ｒａ〜ｒｃは３つの状態があり、それぞれ低抵抗のｒｌ，高抵抗のｒｈ（＝Ｚｏ），線路インピーダンスのｒ０（＝Ｚｏ／３）で表されている。
【００８８】
ここで、図４のｒｌは低抵抗を意味し全てのトランジスタがオンすることを意味する。また、ｒｈは可変抵抗器１に接続される線路の特性インピーダンスＺｏと同じであり、第１の実施例では５０［Ω］である。この５０［Ω］を実現するＭＯＳトランジスタの幅の３倍の組合せでｒ０＝Ｚｏ／３の状態を作る事ができる。
【００８９】
インピーダンス調整回路は第２の実施例と同じく図１８と同じ回路を有すれば簡単に実現できる。この場合、目標のインピーダンスは５０［Ω］なのでＲａｒｇは５０［Ω］を選べばよい。
【００９０】
図１８のインピーダンス設定をインピーダンス制御回路５５−ａ〜５５−ｃに設定すればｒｈを設定できる。
【００９１】
ここで、トランジスタはＮ−ＭＯＳ型のトランジスタで記載しているがＰ−ＭＯＳとＮ−ＭＯＳが並列接続されたパストランジスタでも構わないし、Ｐ−ＭＯＳのみでも構わない。この可変抵抗１に供給する電源電圧Ｖｃｃが供給される場合それぞれの制御回路５５−ａ〜５５−ｃがトランジスタを所定のインピーダンスに遷移できるかどうかでトランジスタの種類を選べばよい。
【００９２】
また、図２０に示すように３端子間の可変抵抗を集合させることで実装面積を削減することができる。図では９ビット構成であり、それに方向制御回路５０とインピーダンス調整回路５３を１つづつ共用することができる。ピン数が増加するが図２０では３端子間の可変抵抗間をグランド（vss）でビット間のクロストークを低減させることができる。ピン数を削減するためにＶｓｓピンを削減することも可能である。
【００９３】
更に、１つの定インピーダンスインタフェースを持つＬＳＩａからデータ信号を出力する場合、データ信号送出に先立ち、可変抵抗器１の抵抗値制御信号ｄ１を抵抗値が図４のように遷移するのに必要な時間以上前にＬＳＩａから出力されることで確実に抵抗値を遷移させることができ、安定なデータ転送を行うことができる。当然、データ転送後は制御信号ｄａはネゲートするのがよい。例えばマルチプロセッサバスに本発明のバスシステムが応用された場合通常はプロセッサが有するキャシュメモリの内容一致（コヒーレンシ）のため、バスをスヌープするためレシーブ状態となっているためである。すなわち本発明はマルチプロセッサバスにも応用することができるという効果がある。
【００９４】
このように構成することにより、高精度のインピーダンス制御を安価なＭＯＳを用いて実現でき、更に多ビット構成することができるので、実装面積を削減できる効果もある。
【００９５】
第４の実施例を図２１を用いて説明する。プリント基板１００に４つのコネクタ７０−ａ〜７０−ｄが搭載され、このコネクタ７０−ａ〜７０−ｄとＬＳＩｅ間を可変抵抗器１、２と配線３で接続されている。ここには示されていない可変抵抗１、２がそれぞれのコネクタ７０−ａ〜７０−ｄから抵抗１、２へ一本づつ配線されている。すなわち、インピーダンス制御信号はコネクタ７０−ａと７０−ｂから可変抵抗器１へ、コネクタ７０−ｃと７０−ｄから可変抵抗器２へ接続されている。
【００９６】
図２２は図２１のコネクタ７０−ａ〜７０−ｄに挿抜可能なドータボード１０１である。ドータボード１０１に搭載されているコネクタ７１はコネクタ７０−ａ〜７０−ｄに挿入可能である。このコネクタ７１にLSIからデータ、アドレス信号Ｔａが接続されそのほか図２１の抵抗１或いは抵抗２を制御するための制御信号ｄａが接続されている。図２２のＬＳＩは図６で記載されたインピーダンスを持つインターフェースを有する。図２１のＬＳＩはドライブ時は配線３の特性インピーダンスの半分のインピーダンスで、レシーブ時にはハイインピーダンスとなるようなインタフェースが搭載されている。
【００９７】
このように構成することで配線に終端抵抗が不要となり実装面積を削減することができるという効果がある。また、ドータ基板をコネクタ接続できるのでプロセッサなどの高機能ＬＳＩをシステムの性能に応じて交換することができる。これはまた、壊れたドータ基板の交換もできる事を意味する。また、ドータ基板１０１を４枚搭載する必要がない場合はＶｔｔに５０［Ω］で終端された終端基板を装着する必要がある。これはこの終端基板が無い場合、終端状態が崩れるためである。
【００９８】
また、図２３のように接続することにより、ドータ基板を両面に搭載することもできる。図２３は断面図である。ドータ基板１０１ａ〜１０１ｄが基板１００の両面に実装されている。表面にはドータ基板１０１ａと１０１ｂの中間に可変抵抗１が搭載されている。裏面にはドータ基板１０１ｃと１０１ｄの中間に可変抵抗２が搭載されている。そして可変抵抗１、２間にＬＳＩｅが来るようにグランド・電源層でセパレートされた２層の信号配線を上下に配して接続することで第１の実施例と同じバスシステムを構成することができる。この第２バスを他方の側に設けることができる。第２のバスに接続されるドータ基板は１０２ａ〜１０２ｄであらわしてあり、信号の層も第１のバスト共有することができる。
【００９９】
このように構成することで、同じサイズの基板１００に２本バスを搭載することができ、システムの機能を向上することができる。
【０１００】
第５の実施例として本バスを用いたシステム構成例を図２４のに示す。
図は４つのＣＰＵがプロセッサバス２０１により相互接続されている。また、ＤＲＡＭを制御する４つのメモリコントローラをメモリバス２０２により相互接続されている。更にＰＣＩなどの周辺装置を接続するためのI/OポートＬＳＩを４つ接続するI/Oバス２０３により相互接続されている。これらのバス２０１〜２０３がセンタブリッジに接続されている。センタブリッジはバス２０１〜２０３の丁度真ん中に来るように配線されている。そして、各バスは第１の実施例のように可変抵抗を有し、高速データ転送を可能にしている。
【０１０１】
更に、このプロセッサバス２０１、メモリバス２０２、I/Oバス２０３とセンタブリッジを有するＣＰＵモジュールを単位として、ＣＰＵモジュールを複数接続するためのモジュールバス２０４を有している。このように構成することにより大規模なマルチプロセッサ機を構成することができる。また、互いのデータ転送を高速にできるので高性能な装置を構成することができる。
【０１０２】
【発明の効果】
第１の実施例のように構成することにより、ＬＳＩａ〜ｅのいずれがドライバになっても分岐点で無反射或いは低反射率となり低ノイズで高速にデータ転送することができる。これにより、本発明を用いた高速データ転送を内蔵する装置を提供できる。
【０１０３】
更に動作原理から可変抵抗器１、２とＬＳＩａ〜ｄまでの配線は１対１配線であり無損失で近似できる長さで特性インピーダンスが一定ならば長さの制限が無く波形は低歪みのまま伝送できることがわかる。このことにより、スタブ配線である図１の配線Ｔａ〜ｔｄの配線長制限が基本的にない。すなわち、長さの制約がないので構造設計に自由度を持たせられるという効果がある。
【０１０４】
また、このように構成することで配線に終端抵抗が不要となり実装面積を削減することができるという効果がある。
【０１０５】
第２の実施例のように構成することにより、図６の出力インピーダンスと出力電圧をＣ−ＭＯＳトランジスタのみで実現することができ、ＬＳＩに搭載することが簡単にできる。これはまた、図７の等価回路を持つインタフェースを実現できる。
【０１０６】
また、  このようにＬＳＩがインピーダンス調整用の回路を持つことで目標の１００［Ω］に設定できる。これにより、製造バラツキや温度バラツキに起因するインピーダンスの誤差を取り除くことができる。
【０１０７】
第３の実施例のように構成することにより、  高精度のインピーダンス制御を安価なＭＯＳを用いて実現でき、更に多ビット構成することができるので、実装面積を削減できる効果もある。
【０１０８】
第４の実施例のように構成することにより、高精度のインピーダンス制御を安価なＭＯＳを用いて実現でき、更に多ビット構成することができるので、実装面積を削減できる効果もある。
【図面の簡単な説明】
【図１】第１の実施例を説明する図。
【図２】従来技術の（ＳＳＴＬ）信号配線図。
【図３】第１の実施例を説明する図。
【図４】第１の実施例の制御回路遷移表。
【図５】第１の実施例のインタフェース回路。
【図６】第１の実施例の制御回路遷移表。
【図７】第１の実施例のシミュレーション等価回路。
【図８】第１の実施例のシミュレーション波形。
【図９】第１の実施例のシミュレーション波形。
【図１０】第１の実施例のシミュレーション波形。
【図１１】第１の実施例のシミュレーション波形。
【図１２】第１の実施例のシミュレーション等価回路。
【図１３】第１の実施例のシミュレーション波形。
【図１４】第１の実施例のシミュレーション波形。
【図１５】。第１の実施例のシミュレーション波形。
【図１６】第１の実施例を説明する図。
【図１７】第１の実施例を説明する図。
【図１８】第１の実施例を説明する図。
【図１９】第２の実施例を説明する図。
【図２０】第２の実施例を説明する図。
【図２１】第２の実施例を説明する図。
【図２２】第２の実施例を説明する図。
【図２３】第２の実施例を説明する図。
【図２４】第３の実施例を説明する図。
【符号の説明】
１，２…可変抵抗器、３…メインライン。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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