(57)【特許請求の範囲】
【請求項１】
第１端子と第２端子との間に接続されたサイリスタを含む保護回路を有する半導体装置であって、
ｎ型の導電型からなる第１半導体領域と、
前記第１半導体領域と隣接するｐ型の導電型からなる第２半導体領域と、
前記第１半導体領域内に形成されたｐ型の導電型からなる第３半導体領域と、
絶縁膜を介して前記第２半導体領域上に形成された導電体片と、
前記第２半導体領域内に形成されたｎ型の導電型からなる第４および第５半導体領域であって、前記導電体片の一方側に形成された前記第４半導体領域と、前記導電体片の他方側に形成された前記第５半導体領域とを有し、
前記第３および第４半導体領域は前記第１端子と電気的に接続されており、前記導電体片と前記第５半導体領域は前記第２端子と電気的に接続されており、前記第１、第２、第３および第５半導体領域はサイリスタとして機能し、
前記第１半導体領域内に形成されたｎ型の導電型からなる第６半導体領域と、
前記第１半導体領域内に形成されたｐ型の導電型からなる第７半導体領域とを有し、
前記第６半導体領域は前記第１端子と電気的に接続されており、前記第７半導体領域は前記第２端子と電気的に接続されていることを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記第１および第２半導体領域を横切って延在するｎ型の導電型からなる第８半導体領域をさらに有することを特徴とする半導体装置。
【請求項３】
第１端子と第２端子との間に接続されたサイリスタを含む保護回路を有する半導体装置であって、
ｎ型の導電型からなる第１半導体領域と、
前記第１半導体領域と隣接するｐ型の導電型からなる第２半導体領域と、
前記第１半導体領域内に形成されたｐ型の導電型からなる第３半導体領域と、
絶縁膜を介して前記第２半導体領域上に形成された導電体片と、
前記第２半導体領域内に形成されたｎ型の導電型からなる第４および第５半導体領域であって、前記導電体片の一方側に形成された前記第４半導体領域と、前記導電体片の他方側に形成された前記第５半導体領域とを有し、
前記第３および第４半導体領域は前記第１端子と電気的に接続されており、前記導電体片と前記第５半導体領域は前記第２端子と電気的に接続されており、前記第１、第２、第３および第５半導体領域はサイリスタとして機能し、
前記第１および第２半導体領域を横切って延在するｎ型の導電型からなる第６半導体領域を有することを特徴とする半導体装置。
【請求項４】
請求項１または３記載の半導体装置において、
前記第３半導体領域は前記第２半導体領域よりも高い不純物濃度を有し、前記第４および第５半導体領域は前記第１半導体領域よりも高い不純物濃度を有することを特徴とする半導体装置。
【請求項５】
請求項１または３記載の半導体装置において、
ゲート電極、ソースおよびドレイン領域をそれぞれ有するｐチャネル型ＭＩＳＦＥＴおよびｎチャネル型ＭＩＳＦＥＴを含む内部回路を有し、
前記第１端子は前記ｐチャネル型ＭＩＳＦＥＴおよびｎチャネル型ＭＩＳＦＥＴと電気的に接続されていることを特徴とする半導体装置。
【請求項６】
請求項１または３記載の半導体装置において、
絶縁膜上に半導体層が形成され、
前記半導体層に前記絶縁膜に達する分離部が形成され、
前記絶縁膜および分離部に囲まれた前記半導体層に、前記第１半導体領域および前記第２半導体領域が形成されることを特徴とする半導体装置。
【請求項７】
請求項１または３記載の半導体装置において、
トリガ素子は、前記導電体片、前記第４および第５半導体領域を有し、
前記導電体片はトリガ素子のゲート電極を構成することを特徴とする半導体装置。
【請求項８】
絶縁層上に形成された半導体層と、
前記半導体層の主面側から前記絶縁層に延びる分離部と、
前記半導体層上に形成された信号用の端子と、
前記半導体層に形成された内部回路と、
前記信号用の端子を前記内部回路に電気的に接続する信号用の配線と、
前記信号用の配線と基準電位用の端子との間に電気的に接続された保護回路とを有し、
前記保護回路は、保護用のサイリスタと、その駆動を誘発するトリガ素子とを有しており、
前記保護用のサイリスタと、前記トリガ素子とを、前記分離部に囲まれた同一の半導体層内に形成し、前記保護用のサイリスタのゲートと、前記トリガ素子の基板電極部とを、前記同一の半導体層内の同一の半導体領域に形成し、
前記保護用のサイリスタは、
前記同一の半導体層内に形成された第１の半導体領域と、
前記第１の半導体領域に対して反対の導電型の半導体領域であって、前記第１の半導体領域に隣接するように前記同一の半導体層に形成され、前記保護用のサイリスタのゲートが形成される第２の半導体領域と、
前記第１の半導体領域に対して同一の導電型の半導体領域であって、前記第１の半導体領域内に形成され、かつ、前記信号用の端子と電気的に接続された第３の半導体領域と、
前記第１の半導体領域に対して反対の導電型の半導体領域であって、前記第１の半導体領域内に形成され、かつ、前記信号用の端子と電気的に接続された第４の半導体領域と、
前記第１の半導体領域に対して同一の導電型の半導体領域であって、前記第１の半導体領域および第２の半導体領域に跨るように形成された第５の半導体領域とを有し、
前記トリガ素子は、電界効果トランジスタからなり、
前記第２の半導体領域に対して反対の導電型の半導体領域であって、前記第２の半導体領域内に形成され、かつ、前記信号用の端子と電気的に接続されたソース・ドレイン用の第６の半導体領域と、
前記第２の半導体領域に対して反対の導電型の半導体領域であって、前記第２の半導体領域内に形成され、かつ、前記基準電位用の端子と電気的に接続されたソース・ドレイン用の第７の半導体領域と、
前記第６、第７の半導体領域間の第２の半導体領域に形成され、前記トリガ素子の基板電極部を形成するチャネル領域と、
前記チャネル領域上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極とを有し、
前記ゲート絶縁膜と前記内部回路の電界効果トランジスタのゲート絶縁膜とを同一工程時に形成する工程と、
前記ゲート電極と前記内部回路の電界効果トランジスタのゲート電極とを同一工程時に形成する工程と、
前記第３、第５、第６、第７の半導体領域と前記内部回路を構成する素子の半導体領域とを同一の不純物導入工程によって形成する工程と、
前記第４の半導体領域と前記内部回路を構成する素子の半導体領域とを同一の不純物導入工程によって形成する工程とを有することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置およびその製造技術に関し、特に、サイリスタ構造の保護回路を有する半導体装置およびその製造方法に適用して有効な技術に関するものである。
【０００２】
【従来の技術】
半導体製造工程における微細加工技術の進歩により、半導体装置を構成する素子や配線等の微細化が進められており、これに伴って半導体装置の性能が益々向上している。しかし、一方で微細化された素子や配線等は、静電気等のような過電圧に極めて弱く、破壊しやすいという問題があり、半導体装置の信頼性を確保するためには、静電気等による劣化および破壊現象におけるメカニズムの解明とともに、保護構造の確立が強く要望されている。
【０００３】
ところで、本発明者はサイリスタ構造の保護回路について調査した結果、例えば特開平８−３０６８７２号公報には、入力端子に接続された保護用ＭＯＳ電界効果トランジスタのゲート端子とソース端子とが、寄生ＰＮＰＮサイリスタのトリガ端子およびその寄生ＰＮＰＮサイリスタにおけるＮＰＮトランジスタのコレクタ・エミッタ間に接続された等価基板抵抗を介して接地電位に電気的に接続される構造が開示されている。この技術においては、上記コレクタ・エミッタ間の等価基板抵抗の電圧降下により上記ＮＰＮトランジスタのベース電位を上昇させて寄生ＰＮＰＮサイリスタを駆動させる回路構造が開示されている。また、この公報には、絶縁基板上の半導体層に寄生ＰＮＰＮサイリスタおよび保護用ＭＯＳ電界効果トランジスタを設ける技術が開示されている。
【０００４】
【発明が解決しようとする課題】
ところが、上記サイリスタ構造の保護回路技術においては、以下の課題があることを本発明者は見出した。
【０００５】
すなわち、第１に、保護回路を構成するサイリスタのターンオン時間が遅延する課題がある。例えば上記公報の技術においては、入力端子にサージ電圧が印加された際、保護用ＭＯＳ電界効果トランジスタのドレイン・ソース降伏により流れ始めた電流により上記等価基板抵抗の電圧降下が上記ＮＰＮトランジスタのベース・エミッタ電圧を上回って初めて寄生ＰＮＰＮサイリスタが駆動するため、そのサイリスタのターンオン時間が遅延する。
【０００６】
第２に、サイリスタ構造の保護回路のデバイス設計が難しいという課題がある。例えば上記公報の技術においては、上記等価基板抵抗が寄生ＰＮＰＮサイリスタの感度特性に影響することから適切な値にする必要があるが、その等価基板抵抗は、その縦構造（寸法や不純物分布等）がプロセス毎に変動するので、上記感度特性が適切な値になるように形成することが難しい。
【０００７】
第３に、内部回路の素子の微細化に対応することが難しいという課題がある。保護回路の降伏電圧は、内部回路の素子を保護することから内部回路のゲート絶縁耐圧よりも低いことが必要である。しかし、例えば上記公報の技術においては、入力端子電圧が保護用ＭＯＳ電界効果トランジスタのドレイン・ソース降伏電圧と寄生バイポーラトランジスタのベース・エミッタ電圧との和を上回って初めて保護用ＭＯＳ電界効果トランジスタのドレイン・ソース降伏電流が流れ始めるので、内部回路の素子の微細化につれて、保護回路の降伏電圧を、内部回路の素子のゲート絶縁膜の耐圧より低くすることが難しくなる。
【０００８】
第４に、絶縁層上に素子形成用の半導体層を設ける、いわゆるＳＯＩ（Silicon On Insulator）基板を用いた場合、静電気等で生じた電流を逃がし難い構造となっていることから保護回路に高い放電能力が要求されるという課題がある。ＳＯＩ基板を用いた場合、完全な素子分離が可能なので、配線−基板間の寄生容量や拡散容量等を低減でき、半導体装置の動作速度を向上させることが可能である。したがって、高周波信号回路を有する半導体装置には適している。しかし、完全な素子分離が可能な反面、静電気等によって生じた過電流も逃がし難く、素子破壊も生じ易い。このため、ＳＯＩ基板を用いた半導体装置においては、保護回路に高い放電能力（感度）が要求されている。
【０００９】
本発明の目的は、保護回路を構成するサイリスタのターンオン時間を短縮することのできる技術を提供することにある。
【００１０】
また、本発明の目的は、サイリスタ構造の保護回路のデバイス設計を容易にすることのできる技術を提供することにある。
【００１１】
また、本発明の目的は、内部回路の素子の微細化に対応した保護回路構成を実現することのできる技術を提供することにある。
【００１２】
さらに、本発明の目的は、サイリスタ構造の保護回路の放電能力を向上させることのできる技術を提供することにある。
【００１３】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１４】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１５】
すなわち、本発明は、絶縁層上に設けられた半導体層において、前記半導体層の主面側から絶縁層に延びる分離部によって分離された同一の半導体層内に、保護用のサイリスタと、その駆動を誘発するトリガ素子とを設け、その保護用のサイリスタのゲートと、前記トリガ素子の基板電極部とを同一の半導体領域内に設けて、そのゲートと基板電極部とを電気的に接続し、前記トリガ素子の降伏により発生した基板電流により、前記保護用のサイリスタを駆動させるようにしたものである。
【００１６】
また、本発明は、信号用の端子に過電圧が印加された際に接続方向が順方向となるように前記信号用の端子と基準電位用の端子との間に電気的に接続された保護用のダイオードを前記同一の半導体層内に設けたものである。
【００１７】
また、本発明は、前記保護用のサイリスタおよびトリガ素子を形成する半導体領域の表層に高融点金属シリサイド層を設けたものである。
【００１８】
また、本発明は、前記トリガ端子の基板電極部と、基準電位用の端子との間に抵抗を電気的に接続したものである。
【００１９】
また、本発明は、前記保護用のサイリスタの第１のバイポーラトランジスタのベースと信号用の端子との間に抵抗を電気的に接続したものである。
【００２０】
また、本発明は、前記トリガ素子と内部回路の素子とを同一工程時に形成するものである。
【００２１】
また、本発明は、前記トリガ素子を、前記内部回路の素子に合わせて形成するものである。
【００２２】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。
【００２３】
また、本実施の形態においては、電界効果トランジスタ（ＭＯＳ・ＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）をＭＯＳと略し、ｐチャネル型のＭＯＳ・ＦＥＴをｐＭＯＳと略し、ｎチャネル型のＭＯＳ・ＦＥＴをｎＭＯＳと略す。
【００２４】
（実施の形態１）
まず、本実施の形態を説明する前に、本発明者らが本発明をするのに検討した技術（以下、発明者検討技術という）について説明する。
【００２５】
図１は、その回路図を示している。入力端子５０は、入力保護抵抗Ｒ50を介して内部回路の入力ゲートと電気的に接続されている。この入力保護抵抗Ｒ50と入力ゲートとを結ぶ配線と接地端子との間には、保護用ＭＯＳＱ50および寄生ＰＮＰＮサイリスタＱth50が電気的に接続されている。
【００２６】
保護用ＭＯＳＱ50は、ドレイン端子５１ａ、ソース端子５１ｂ、ゲート端子５１ｃおよび基板端子５１ｄを有している。また、寄生ＰＮＰＮサイリスタＴＨ50は、寄生ＰＮＰバイポーラトランジスタＱth51と、寄生ＮＰＮバイポーラトランジスタＱth52と、等価ｎウエル抵抗Ｒth51と、等価ｐ基板抵抗Ｒth52とで構成されている。符号５２ａは、寄生ＰＮＰバイポーラトランジスタＱth51のエミッタ端子を示し、符号５２ｂは、後述のｎ型ウエルに電位を供給するための電位供給端子を示し、符号５２ｃは、寄生ＮＰＮバイポーラトランジスタＱth52のエミッタ端子を示している。
【００２７】
上記保護用ＭＯＳＱ50のソース端子５１ｂ、ゲート端子５１ｃおよび基板端子部５１ｄは、互いに電気的に接続され、上記寄生ＰＮＰＮサイリスタＴＨ50のトリガ電極部に電気的に接続されている。すなわち、保護用ＭＯＳＱ50のソース端子５１ｂ、ゲート端子５１ｃおよび基板端子５１ｄは、寄生ＮＰＮバイポーラトランジスタＱth52および等価ｐ基板抵抗Ｒth52と電気的に接続されている。
【００２８】
図２は、図１の回路のデバイス構造断面図を示している。高濃度ｐ型基板５３の表面には、低濃度ｐ型エピタキシャル層５４が形成されている。この低濃度ｐ型エピタキシャル層５４には、ｐ型ウエル５５およびｎ型ウエル５６が形成されている。
【００２９】
一方のｐ型ウエル５５には、上記保護用ＭＯＳＱ50のドレイン端子５１ａおよびソース端子５１ｂを構成するｎ+型拡散層、保護用ＭＯＳＱ50の基板端子５１ｄを構成するｐ+型拡散層および寄生ＮＰＮバイポーラトランジスタＱth2のエミッタ端子５２ｃを構成するｎ+型拡散層が形成されている。上記基板端子５１ｄは、寄生ＮＰＮバイポーラトランジスタＱth2のベース端子、すなわち、寄生ＰＮＰＮサイリスタのトリガ電極部でもある。また、エミッタ端子５２ｃは接地端子と電気的に接続されている。上記等価ｐ基板抵抗Ｒth52は、実質的には基板端子５１ｄとエミッタ端子５２ｃ間のｐ型ウエル５５に寄生的に形成される拡散抵抗である。
【００３０】
他方のｎ型ウエル５６には、上記寄生ＰＮＰバイポーラトランジスタＱth51のエミッタ端子５２ａを構成するｐ+型拡散層およびｎ型ウエル５６に所定の電位を供給するための電位供給部５２ｂを構成するｎ+型拡散層が形成されている。上記等価ｎウエル抵抗Ｒth51は、実質的にはｎ型ウエル５６に寄生的に形成される拡散抵抗である。
【００３１】
この発明者検討技術においては、基本的に、入力端子５０に正のサージ電圧が印加されると、保護用ＭＯＳＱ50のドレイン・ソース降伏によりそのドレイン端子５１ａおよびソース端子５１ｂ間にパンチスルー電流が流れ、この電流が寄生ＰＮＰＮサイリスタＴＨ50のトリガ電流となる。しかし、実質的には、そのトリガ電流の他に、上記パンチスルー電流が等価ｐ基板抵抗Ｒth52（ｐ型ウエル５５の拡散抵抗）を通じて接地端子に流れることにより、等価ｐ基板抵抗Ｒth52の電圧降下によって寄生ＮＰＮバイポーラトランジスタＱth52のベース電位が上昇し、寄生ＮＰＮバイポーラトランジスタＱth52が駆動する要素を有している。すなわち、この技術では、寄生ＰＮＰＮサイリスタＴＨ50が駆動する電圧（保護素子のフォワードブロッキング（forward blocking）電圧（以下、単にブロック電圧という））が、保護用ＭＯＳＱ50の降伏電圧と、等価ｐ基板抵抗Ｒth52の電圧降下による寄生ＮＰＮバイポーラトランジスタＱth52のベース電圧との和になる。
【００３２】
しかし、上記本発明者検討技術においては、例えば以下の課題がある。第１に、寄生ＰＮＰＮサイリスタＴＨ50のターンオン時間が遅延する、という課題がある。これは、入力端子５０にサージ電圧が印加された際、保護用ＭＯＳＱ50のドレイン・ソース降伏により流れ始めた電流により上記等価ｐ基板抵抗Ｒth52の電圧降下が上記寄生ＮＰＮバイポーラトランジスタＱth52のベース・エミッタ電圧を上回って初めて寄生ＰＮＰＮサイリスタＴＨ50が駆動するためである。
【００３３】
第２に、保護回路のデバイス設計が難しいという課題がある。上記等価ｐ基板抵抗Ｒth52は、寄生ＰＮＰＮサイリスタＴＨ50の感度特性に影響することから、その感度特性が適切な値になるように形成する必要がある。しかし、その等価ｐ基板抵抗Ｒth52が形成されるｐ型ウエル５５は、その縦構造（寸法や不純物分布等）がプロセス毎に変動してしまうので、寄生ＰＮＰＮサイリスタＴＨ50の感度特性が適切な値になるように等価ｐ基板抵抗Ｒth５２を形成することは難しい。
【００３４】
第３に、内部回路の素子の微細化に対応することが難しいという課題がある。保護回路の降伏電圧は、内部回路の素子を保護することから内部回路のゲート絶縁耐圧よりも低いことが必要である。しかし、上記発明者検討技術においては、入力端子５０に印加されるサージ電圧が保護用ＭＯＳ電界効果トランジスタのドレイン・ソース降伏電圧と寄生ＮＰＮバイポーラトランジスタＱth52のベース電圧との和以上となって初めて保護ＭＯＳＱ50のドレイン・ソース降伏電流が流れ始めるので、内部回路の素子の微細化につれて、保護回路の降伏電圧を、内部回路の素子のゲート絶縁膜の耐圧より低くすることが難しくなる。
【００３５】
第４に、絶縁層上に素子形成用の半導体層を設ける、いわゆるＳＯＩ（Silicon On Insulator）基板を用いた場合、静電気等で生じた電流を逃がし難い構造となっていることから保護回路に高い放電能力が要求されるという課題がある。ＳＯＩ基板を用いた場合、完全な素子分離が可能なので、配線−基板間の寄生容量や拡散容量等を低減でき、半導体装置の動作速度を向上させることが可能であり、高周波信号回路を有する半導体装置に適している。しかし、完全な素子分離が可能な反面、静電気等によって生じた電流も逃がし難く、素子破壊も生じ易いという問題があるため、ＳＯＩ基板を用いた半導体装置においては、保護回路に高い放電能力が要求されている。
【００３６】
次に、本実施の形態１の半導体装置について説明する。本実施の形態１の半導体装置は、半導体基板として上記ＳＯＩ基板が用いられている。半導体装置の内部回路を静電気等による過電圧または過電流から保護するための保護回路の主要部は、サイリスタと、それを駆動するトリガ素子とを有するサイリスタ保護素子によって構成されている。そして、そのサイリスタとトリガ素子とが、完全な分離部に囲まれた同一の半導体層部分に形成されている。
【００３７】
まず、本実施の形態１の半導体装置における保護回路の一例を図３〜図５によって説明する。なお、図３中における破線は、上記完全な分離部を模式的に示しており、上記保護回路に関しては、その破線に囲まれた素子が同一の半導体層部分に設けられていることを模式的に示している。また、図４（ａ）の矢印は負の過電流の放電経路を示し、（ｂ）の矢印は正の過電流の放電経路を示している。
【００３８】
図３に示すように、外部端子１は、内部回路２の電極を引き出すための端子であり、一般的には、ボンディングパッドとも呼ばれ、平面的には半導体チップの主面の外周近傍や主面中央等に配置され、断面的には最上の配線層に形成されている。この外部端子１は、信号用の端子を示しており、内部回路２内の周辺回路部を介して主回路部と電気的に接続されている。この周辺回路部は、例えば入力回路、出力回路または入出力双方向回路等のように、半導体装置の内部と外部との電気的レベルの整合やタイミングの調整を行うインターフェイス回路部である。主回路部は、半導体装置の機能を決める主要な回路部である。本実施の形態１においては、その主回路部に、例えばＬＮＡ（Low Noise Amplifier）やＭＩＸＥＲ等のような高周波信号回路が形成されている。なお、本実施の形態１において、高周波信号とは、例えば１ＧＨｚ以上の信号を言う。
【００３９】
このような内部回路２は、相対的に高電位側の電源端子ＶCCと、相対的に低電位側の電源端子ＶSSとの間に電気的に接続されている。高電位側の電源端子ＶCCは、半導体装置を駆動させるべく相対的に高い電圧を供給するための端子であり、具体的には、例えば１．８Ｖ〜３．３Ｖ程度に設定される。低電位側の電源端子ＶSSは、半導体装置の基準電位を供給する端子であり、一般的には、接地端子、ＧＮＤ端子とも呼ばれ、具体的には、例えば０Ｖまたは他の電位に設定される。なお、これら低電位側の電源端子ＶSSや高電位側の電源端子ＶCCへの電位供給は、外部端子１から直接的に供給される場合もあるが、それ以外に内部回路２内の内部電源から供給される場合もある。
【００４０】
この外部端子１と内部回路２とを結ぶ配線と、低電位側の電源端子ＶSSとの間に、本実施の形態１の保護回路３が電気的に接続されている。保護回路３は、半導体装置の内部回路２を静電気等による過電圧や過電流から保護する回路であり、例えばダイオードＤ１、寄生ＰＮＰＮサイリスタＴＨ、トリガ素子ＴＲおよびクランプ素子ＣＬを有している。このうち、ダイオードＤ１、寄生ＰＮＰＮサイリスタＴＨ１およびトリガ素子ＴＲは、完全な分離部に囲まれた同一の半導体層部分に形成されている。
【００４１】
ダイオードＤ１は、外部端子１に負の電圧が印加された際に動作して電荷を逃がすための保護素子であり、外部端子１に負の過電圧が印加された場合に接続方向が順方向となるように外部端子１と低電位側の電源端子ＶSSとの間に電気的に接続されている。このようなダイオードＤ１を設けたことにより、図４（ａ）に示すように、低電位側の電源端子ＶSSの電位よりも負の過電圧が外部端子１に印加された場合、過電流を低電位側の電源端子ＶSSからダイオードＤ1を通じて外部端子１に逃がすことができるので、負の過電圧に対する静電気破壊耐性を向上させることが可能となっている。ここでは、ダイオードＤ１が、例えばｐｎ接合ダイオードで形成されているが、これに限定されるものではなく、例えばダイオード接続されたＭＯＳで形成しても良い。このｐｎ接合ダイオードやダイオード接続されたＭＯＳにおいては、小さな面積で形成できるので、レイアウト面積の大幅な増大を招くことなく、保護回路３を形成することが可能となる。
【００４２】
一方、サイリスタ保護素子は、外部端子１に正の電圧が印加された際に動作して電荷を逃がすための保護素子であり、寄生ＰＮＰＮサイリスタＴＨおよびトリガ素子ＴＲを有している。この寄生ＰＮＰＮサイリスタＴＨは、第１，第２のバイポーラトランジスタＱth１，Ｑth２と、抵抗Ｒth１とを有している。第１のバイポーラトランジスタＱth1はＰＮＰ型のバイポーラトランジスタからなり、第２のバイポーラトランジスタＱth2はＮＰＮ型のバイポーラトランジスタからなる。
【００４３】
第１のバイポーラトランジスタＱth1のエミッタは外部端子１と電気的に接続されている。また、第１のバイポーラトランジスタＱth1のベースは、抵抗Ｒth１を介してそのエミッタおよび外部端子１と電気的に接続されている他、第２のバイポーラトランジスタＱth2のコレクタとも電気的に接続されている。さらに、第１のバイポーラトランジスタＱth1のコレクタは、第２のバイポーラトランジスタＱth2のベースと電気的に接続されている。この第２のバイポーラトランジスタＱth2のベースは、寄生ＰＮＰＮサイリスタＴＨのゲート、すなわち、トリガ電極部となっている。この第２のバイポーラトランジスタＱth2のエミッタは低電位側の電源端子ＶSSと電気的に接続されている。
【００４４】
本実施の形態１においては、寄生ＰＮＰＮサイリスタＴＨのトリガ電極部となる第２のバイポーラトランジスタＱth2のベースに、上記トリガ素子ＴＲの基板電極（バックゲート）が電気的に接続されている。このトリガ素子ＴＲは、寄生ＰＮＰＮサイリスタＴＨを駆動させるきっかけを与える素子であり、例えばダイオード接続されたｎＭＯＳによって形成されている。トリガ素子ＴＲのドレインは、外部端子１と電気的に接続され、そのソースは、ゲート電極および低電位側の電源端子ＶSSと電気的に接続されている。ただし、トリガ素子ＴＲは、ｎＭＯＳに限定されるものではなく種々変更可能であり、例えばバイポーラトランジスタで形成することもできる。その場合、トリガ素子用のバイポーラトランジスタのベースを第２のバイポーラトランジスタＱth2のベースに電気的に接続する。そして、トリガ素子用のバイポーラトランジスタのコレクタを外部端子１と電気的に接続し、エミッタを低電位の電源端子ＶSSと電気的に接続する。
【００４５】
このようなサイリスタ保護素子を設けたことにより、図４（ｂ）に示すように、外部端子１に正の過電圧が印加され、トリガ素子ＴＲのソース・ドレイン間が降伏すると、それにより発生した基板電流によって寄生ＰＮＰＮサイリスタＴＨがターンオンする。これにより、過電流を外部端子１から寄生ＰＮＰＮサイリスタＴＨおよびトリガ素子ＴＲを通じて低電位側の電源端子ＶSSに逃がすことができるので、正の過電圧に対する静電気破壊耐性を向上させることが可能となっている。
【００４６】
特に、本実施の形態１においては、寄生ＰＮＰＮサイリスタＴＨのトリガ素子（第２のバイポーラトランジスタＱth２のベース）に、トリガ素子ＴＲの基板電極を電気的に接続した（後述するように第２のバイポーラトランジスタＱth2のベースとトリガ素子ＴＲの基板電極とが、同一半導体領域に一体的に形成されている）ことにより、寄生ＰＮＰＮサイリスタＴＨを高速にターンオンさせることができる。これは、外部端子１に正の過電圧が印加されると、トリガ素子ＴＲのソース・ドレイン間の降伏により発生した基板電流が寄生ＰＮＰＮサイリスタＴＨのトリガ電流として働くが、その際、その基板電流は、寄生ＰＮＰＮサイリスタＴＨのトリガ電極（第２のバイポーラトランジスタＱth２のベース）に注入される以外に流路がないために、寄生ＰＮＰＮサイリスタＴＨのトリガ電極部に効率良く注入されるようになるからである。したがって、本実施の形態１においては、正の過電圧に対しても高感度で良好な静電破壊耐性を示す保護回路３を設けることが可能となる。また、トリガ電流の利用効率を高くできるので、トリガ素子ＴＲ自体のサイズ（占有面積）を小さくすることが可能となる。このため、半導体チップのサイズを縮小することができる。したがって、半導体装置の歩留まりを向上させることができ、製造コストを低減することも可能となる。また、保護回路３（特に寄生ＰＮＰＮサイリスタＴＨとトリガ素子ＴＲ）のサイズを小さくできるので、寄生容量を小さくすることが可能となる。したがって、高周波信号回路を有する半導体装置において、電気特性を低下させずに、静電破壊耐性を向上させることが可能となる。
【００４７】
ここで、図５は、寄生ＰＮＰＮサイリスタＴＨの保持電圧を示す典型的な電流ＩＡ−電圧ＶＡ特性を示している。Ｖｈは寄生ＰＮＰＮサイリスタＴＨの保持（hold）電圧、Ｖｂｆは保護素子（寄生ＰＮＰＮサイリスタＴＨ）の上記ブロック電圧（寄生ＰＮＰＮサイリスタＴＨの動作開始電圧）を示している。
【００４８】
本実施の形態１においては、外部端子１に過電圧が印加され、その外部端子１の電圧が、トリガ素子ＴＲ（ｎＭＯＳで例示）のソース・ドレイン降伏電圧ＢＶＤＳに達した際に発生した基板電流が寄生ＰＮＰＮサイリスタＴＨのゲート（トリガ電極部）に注入される。このため、サイリスタ保護素子のブロック電圧Ｖｂｆは、上記ソース・ドレイン降伏電圧ＢＶＤＳと等しくなる。したがって、本実施の形態１の場合は、そのブロック電圧Ｖｂｆを、上記発明者検討技術（Ｖｂｆ＝ＢＶＤＳ＋ＶBE）よりもベース・エミッタ電圧ＶBE（例えば約０．８Ｖ）分だけ小さくできる。このため、ブロック電圧Ｖｂｆを、内部回路２を構成するＭＯＳのゲート絶縁耐圧に対して、より小さく設定できるので、より優れた静電破壊耐性を得ることが可能となる。内部回路２を構成するＭＯＳのゲート絶縁膜は性能向上要求等に伴い薄膜化が進められている。したがって、ゲート絶縁耐圧も低くくなることから上記ブロック電圧もそれに伴い低くせざるを得ない。本実施の形態１においては、そのブロック電圧Ｖｂｆを小さくできるので、そのような内部回路２のＭＯＳの微細化（ゲート絶縁膜の薄膜化）にも対応できる。逆に、保護回路側から内部回路の素子に対しての制約を緩和できるので、内部回路２の素子の微細化を推進することが可能となる。したがって、半導体装置の動作速度を向上させることが可能となる。
【００４９】
上記図３に示したクランプ素子ＣＬは、例えば上記内部回路３の高電位側の電源端子ＶCCと低電位側の電源端子ＶSSとの間にダイオード接続されたｎＭＯＳによって形成されている。このようなクランプ素子ＣＬを設けたことにより、内部回路３の電源端子ＶCC，ＶSS間に過電圧が印加された場合の放電経路を形成することができるので、静電破壊耐性を向上させることが可能となる。
【００５０】
このような保護回路３は、例えば半導体装置の全ての入力回路または出力回路に対して設けても良いし、特定の入力回路または出力回路に対して設けても良い。また、入力回路および出力回路の両方の周辺回路に対して保護回路３を設けても良い。保護回路３を入力回路に対して設けた場合の一例を図６および図７に示す。なお、図６および図７の破線は図３と同じことを意味している。また、ここでは一般的な半導体回路の入力回路を示している。
【００５１】
図６（ａ），（ｂ）は、いずれも入力回路がＣＭＯＳ（Complementary MOS）インバータ回路ＩＮＶで構成されている場合を例示している。ＣＭＯＳインバータ回路ＩＮＶは、ｐＭＯＳＱ１aとｎＭＯＳＱ１ｂとが電源端子ＶCC，ＶSS間に直列に接続されて構成されている。ＣＭＯＳインバータ回路ＩＮＶの出力は、半導体装置の上記主回路部と電気的に接続され、入力は、入力保護抵抗Ｒ１を介して上記外部端子１と電気的に接続されている。図６（ａ）では、その入力保護抵抗Ｒ1とＣＭＯＳインバータ回路ＩＮＶの入力との間に保護用のダイオードＤ2，Ｄ3が電気的に接続されている。また、図６（ｂ）では、その入力保護抵抗Ｒ1とＣＭＯＳインバータ回路ＩＮＶの入力との間に、ダイオードＤ2,Ｄ3に代えて、ダイオード接続された保護用のｐＭＯＳＱ２aおよびｎＭＯＳＱ２bが電気的に接続されている。
【００５２】
入力保護抵抗Ｒ1は、ＣＭＯＳインバータ回路ＩＮＶに過電流が流れるのを抑制または防止し、かつ、外部端子１側からみたインピーダンスを大きくすることで、ＣＭＯＳインバータ回路ＩＮＶの入力側配線等に帯電した電荷をダイオードＤ2,Ｄ3および電源配線を通じて外部端子側に逃がし易くするための機能を有している。
【００５３】
また、図６（ａ）に示す保護用のダイオードＤ2,Ｄ3は、ＣＭＯＳインバータ回路ＩＮＶの入力のゲート電極と電源端子ＶCCとの間およびその入力のゲート電極と電源端子ＶSSとの間に、それぞれ逆方向接続になるように電気的に接続されている。この保護用のダイオードＤ2，Ｄ3は、例えばＣＤ（Charged Device）法による静電破壊試験等において、外部端子１を接地させて半導体装置内部に帯電させた電荷を放電させる際に、ＣＭＯＳインバータ回路ＩＮＶの入力配線（入力側の金属配線、ゲート電極を含む）の電位と、ＣＭＯＳインバータ回路ＩＮＶのＭＯＳＱ1a,Ｑ1bが配置された半導体基板側のウエルまたはそのＭＯＳＱ1a,Ｑ1bのソース・ドレイン用の半導体領域（拡散層）の電位との間に差が生じるのを防ぐ機能を有している。
【００５４】
すなわち、本実施の形態１においては、ＣＭＯＳインバータ回路ＩＮＶの入力段に入力保護抵抗Ｒ1およびダイオードＤ2,Ｄ3を接続することにより、外部端子１を接地した場合、ＣＭＯＳインバータ回路ＩＮＶの出力配線側に帯電した電荷を、ダイオードＤ2,Ｄ3を通じて外部入力配線側に素早く放電させることが可能となっている。これにより、ＣＭＯＳインバータ回路ＩＮＶの入力配線側の電荷と出力側の電荷との放電時間の差を縮めることができるので、その放電時間差に起因して、ＣＭＯＳインバータ回路ＩＮＶのＭＯＳＱ1a,Ｑ1bのゲート絶縁膜に瞬間的に高電圧が印加されるのを防止することができる。このため、ゲート絶縁破壊を防止でき、半導体装置の歩留りおよび信頼性を向上させることが可能となっている。なお、このダイオードＤ2,Ｄ3は、後述するように半導体基板におい上記した保護回路３のダイオードＤ1とは異なるウエル内に配置されている。
【００５５】
図６（ｂ）の保護用のｐＭＯＳＱ2aおよびｎＭＯＳＱ2bもダイオードＤ2,Ｄ3と同じように機能する。保護用のｐＭＯＳＱ2aおよびｎＭＯＳＱ2bは、ＣＭＯＳインバータ回路ＩＮＶの入力のゲート電極と電源端子ＶCCとの間およびその入力のゲート電極と電源端子ＶSSとの間に、それぞれ逆方向接続になるようにダイオード接続されている。この場合、ＭＯＳの方が、ダイオードよりもブレイクダウン電圧を約１Ｖ程度低くできるので、上記した電荷の放電動作が行われ易い構造となる。したがって、上記した電荷の放電を素早く行うことが可能となる。また、ダイオードＤ2,Ｄ3に代えて、バイポーラトランジスタをダイオード接続しても良い。この場合、バイポーラトランジスタの方が、ダイオードよりも駆動能力が高いことから上記した電荷の放電を素早く行うことが可能となる。
【００５６】
ここでは、上記保護回路３の低電位側の電源端子ＶSSと、図６（ａ）,（ｂ）で示した入力保護抵抗Ｒ1、ダイオードＤ2,Ｄ3、ｐＭＯＳＱ2a、ｎＭＯＳＱ2bおよびＣＭＯＳインバータ回路ＩＮＶの低電位側の電源端子ＶSSとを共通にしているが、別々にしても良い。その場合、電源端子ＶSSの電位は等しくても良いし、異なっていても良い。このように電源端子ＶSSを別々に分離することにより、一方の回路側で生じた電位変動に起因して他方の回路の電源の電位が変動するのを防止することが可能となる。
【００５７】
一方、図７（ａ），（ｂ）は入力回路にバイポーラトランジスタを用いている場合が例示されている。図７（ａ）では、外部端子１は、入力保護抵抗Ｒ１を介してバイポーラトランジスタＱ3のベースと電気的に接続されている。このバイポーラトランジスタＱ3の出力（コレクタ）は、内部回路２の主回路部と電気的に接続されている。
【００５８】
また、図７（ｂ）では、入力回路にＢｉＣＭＯＳ（Bipolar CMOS）回路が形成されている場合が例示されている。ＢｉＣＭＯＳ回路は、バイポーラトランジスタの持つ負荷駆動能力と、ＣＭＯＳの低電力性との両方の長所を組み合わせた回路であり、例えばＣＭＯＳインバータ回路ＩＮＶを構成するｐＭＯＳＱ1aおよびｎＭＯＳＱ1bと、ｎＭＯＳＱ4と、電源端子ＶCC，ＶSS間に直列に接続された２個のバイポーラトランジスタＱ5a，Ｑ5bを有している。ここでは、外部端子１は、入力保護抵抗Ｒ１を介してＣＭＯＳインバータ回路ＩＮＶおよびｎＭＯＳＱ4の入力と電気的に接続されている。このＣＭＯＳインバータ回路ＩＮＶの出力はバイポーラトランジスタＱ5aのベースと電気的に接続されている。また、ｎＭＯＳＱ4のドレインは、バイポーラトランジスタＱ5aのエミッタとバイポーラトランジスタＱ5bのコレクタとの接続部に電気的に接続され、ソースは、バイポーラトランジスタＱ5bのベースと電気的に接続されている。このようなＢｉＣＭＯＳ回路の出力は内部回路２の主回路と電気的に接続されている。
【００５９】
ところで、この図６および図７においては、一般的な半導体回路の入力回路を示し、入力回路の入力端子の前段に入力保護抵抗Ｒ１等を設けた場合を例示したが、内部回路２が高周波信号回路の場合には、入力保護抵抗Ｒ１を取り付けない方が良好な高周波特性を得る上で好ましい。本実施の形態１においては、保護回路３によって正負の過電圧による過電流を速やかに除去できるので、高周波信号回路等のように入力保護抵抗Ｒ１等を取り付けられないようなデバイスであっても、充分に内部回路２内の素子を保護することが可能である。
【００６０】
次に、本実施の形態１の半導体装置における保護回路３のデバイス構造を図８および図９により説明する。なお、図８は、上記保護回路３のダイオードＤ1、寄生ＰＮＰＮサイリスタＴＨおよびトリガ素子ＴＲ１部分の模式的な平面図を示し、図９は図８のＡ−Ａ線の模式的な断面図を示している。
【００６１】
半導体基板としては、上記したようにＳＯＩ基板４が用いられている。ＳＯＩ基板４を用いることにより、半導体装置の動作速度の向上、消費電力の低下および高周波特性の向上を実現することが可能となる。ＳＯＩ基板４は、支持基板４Ａ上に、埋込絶縁層４Ｂを介して半導体層４Ｃが形成されてなる。支持基板４Ａは、例えばｐ型のシリコン単結晶からなり、主としてＳＯＩ基板４の機械的強度を確保する機能を有している。埋込絶縁層４Ｂは、例えば酸化シリコン（ＳｉＯ2）膜からなり、その厚さは、例えば０．５μｍ程度である。半導体層４Ｃは、素子が形成される層であり、例えばｐ型のシリコン単結晶を主体として形成され、その厚さは、例えば１〜３μｍ程度である。ここでは、半導体層４Ｃが、半導体基板層４Ｃｓ上にエピタキシャル層４Ｃepが形成されてなる場合が例示されている。エピタキシャル層４Ｃepを設けることにより、例えばＭＯＳのゲート絶縁膜の膜質を向上させることができ、薄膜化させることができる上、バイポーラトランジスタのエミッタ−コレクタ（埋込コレクタ層）間の距離の設定を良好にすることが可能となる。
【００６２】
この半導体層４Ｃには、ｎウエル（第１の半導体領域）５Ｎ１およびｐウエル（第２の半導体領域）５Ｐ１が形成されている。ｎウエル５Ｎ１は、例えばリンまたはヒ素が導入されてなり、特に限定されないが、その不純物濃度は、例えば１０16／ｃｍ3程度である。また、これに隣接するｐウエル５Ｐ１は、例えばホウ素が導入されてなり、特に限定されないが、その不純物濃度は、例えば５×１０15／ｃｍ3程度である。なお、図９においては、図面を見易くするため、ｎウエル５Ｎ１およびｐウエル５Ｐ１にはハッチングを付していない。
【００６３】
また、半導体層４Ｃの主面には、例えば酸化シリコンからなる分離部６Ａが形成されている。この分離部６Ａは、例えばＬＯＣＯＳ（Local Oxidization of Silicon）法等によって形成されており、その底部は、埋込絶縁層４Ｂまで達していない。この分離部６Ａによって素子形成用の活性領域Ｌ１〜Ｌ３が規定されている。なお、この分離部６Ａは、ＬＯＣＯＳ法によって形成されるものに限定されるものではなく、例えば半導体層４Ｃに溝を掘り、その内部に絶縁膜等を埋め込むことで形成した、いわゆる溝型の分離部（トレンチアイソレーション）としても良い。
【００６４】
さらに、本実施の形態１においては、その分離部６Ａの上面から半導体層４Ｃを介して埋込絶縁層４Ｂに達する溝が掘られ、その溝内に、例えば酸化シリコン等からなる絶縁膜が埋め込まれることにより完全な分離部６Ｂが形成されている。すなわち、その分離部６Ｂと埋込絶縁層４Ｂとによって囲まれた半導体層４Ｃは、他の半導体層４Ｃと完全に絶縁分離されている。ここでは、その分離部６Ｂが図８に示すように平面枠状に形成されており、その枠内の半導体層４Ｃ部分に上記保護回路３のダイオードＤ１、寄生ＰＮＰＮサイリスタＴＨおよびトリガ素子ＴＲが形成されている。すなわち、ダイオードＤ１、寄生ＰＮＰＮサイリスタＴＨ、トリガ素子ＴＲ、ｎウエル５Ｎ１およびｐウエル５Ｐ１は、完全な分離部６Ｂおよび埋込絶縁層４Ｂに取り囲まれた同一の半導体層４Ｃ内に形成されている。なお、ダイオードＤ１、寄生ＰＮＰＮサイリスタＴＨ、トリガ素子ＴＲで構成される保護素子のサイズは、特に限定されないが、例えば５０×５０μｍ程度である。
【００６５】
また、内部回路２の領域においても各部において完全な分離が行われている。これにより、半導体層４Ｃにα線等のような電離性放射線が照射されても収集される電荷量が少ないため、ソフトエラー耐性を向上させることが可能となる。また、ＣＭＯＳ構造においてラッチアップ現象を防止することができるので、ｐＭＯＳおよびｎＭＯＳの隣接間隔を最小分離幅にできる。したがって、ＣＭＯＳ回路を有する半導体装置の高集積化を実現することが可能となる。なお、完全な分離部６Ｂとは、隣接する素子間の電気的分離が設計上許容される範囲で分離されているものも含む。
【００６６】
上記ダイオードＤ１は、例えばｐｎ接合ダイオードからなり、ｎウエル５Ｎ１と、その上部に形成されたｐ+型半導体領域（第８の半導体領域）７Ｐ１およびｎ+型半導体領域（第３の半導体領域）８Ｎ１とを主要部として有している。このｐ+型半導体領域７Ｐ1は、例えばｐ型不純物のホウ素が含有されてなり、ｎ+型半導体領域８Ｎ1は、例えばｎ型不純物のリンまたはＡｓが含有されてなる。これらｐ+型半導体領域７Ｐ1と、ｎ+型半導体領域８Ｎ1とは、同一のｎウエル５Ｎ１内に設けられている。これにより、それらの間の抵抗値を低くすることが可能となっている。また、ｐ+型半導体領域７Ｐ1と、ｎ+型半導体領域８Ｎ1とは、平面的にその互いの長辺同士が平行になるように配置されている。これにより、ｐ+型半導体領域７Ｐ1と、ｎ+型半導体領域８Ｎ1との間に流れる電流の経路幅を広く確保することができるので、それらの間の抵抗値を低くすることが可能となっている。これらの構成により、上記負の過電圧による過電流の放電経路の抵抗を下げることができるので、その過電流を速やかに逃がすことが可能となっている。
【００６７】
なお、このｐ+型半導体領域７Ｐ１は、ＳＯＩ基板４上の層間絶縁膜９ａに穿孔されたコンタクトホール１０ａを通じて第１層配線１１ａ1と電気的に接続され、さらに低電位側の電源端子ＶSSと電気的に接続されている。また、ｎ+型半導体領域８Ｎ１は、層間絶縁膜９ａに穿孔されたコンタクトホール１０ｂを通じて第１層配線１１ｂ1に接続され、さらに外部端子１と電気的に接続されている。
【００６８】
また、上記寄生ＰＮＰＮサイリスタＴＨを構成するバイポーラトランジスタＱth1は、ｐ+型半導体領域（第４の半導体領域）７Ｐ2と、ｎウエル５Ｎ1と、ｎ+型半導体領域（第５の半導体領域）８Ｎ2と、ｐウエル５Ｐ1とを主要部として有している。ｐ+型半導体領域７Ｐ2は、例えばホウ素が含有されてなり、ｎウエル５Ｎ1の領域内において上記したｎ+型半導体領域８Ｎ1に隣接して平行に延びて形成されている。また、ｎ+型半導体領域８Ｎ2は、例えばリンまたはヒ素が含有されてなり、ｎウエル５Ｎ1とｐウエル５Ｐ1との両方にまたがるように、上記したｐ+型半導体領域７Ｐ2に隣接して平行に延びて形成されている。なお、ｐ+型半導体領域７Ｐ2は、層間絶縁膜９ａに穿孔されたコンタクトホール１０ｃを通じて第１層配線１１ｂ2に接続され、さらに外部端子１と電気的に接続されている。また、寄生ＰＮＰＮサイリスタＴＨを構成する抵抗Ｒth１は、ｎウエル５Ｎ１の抵抗と等価である。
【００６９】
また、寄生ＰＮＰＮサイリスタＴＨを構成するバイポーラトランジスタＱth2は、ｎ＋型半導体領域８Ｎ２と、ｎウエル（第１半導体領域）５Ｎ１と、ｐウエル（第２半導体領域）５Ｐ１と、ｎ＋型半導体領域（第５半導体領域）８Ｎ４とを主要部として有している。
ｎ＋型半導体領域（第４半導体領域）８Ｎ３は、例えばリンまたはヒ素が含有されてなり、上記分離部６Ａを隔ててｎ＋型半導体領域８Ｎ２の隣に配置されている。このｎ＋型半導体領域８Ｎ３も、ｎ＋型半導体領域８Ｎ２に平行に延びて形成されている。ここでは、ｐウエル５Ｐ１部分がバイポーラトランジスタＱth2のベース（すなわち、寄生ＰＮＰＮサイリスタＴＨのトリガ電極部）となる。なお、ｎ＋型半導体領域８Ｎ３は、層間絶縁膜９ａに穿孔されたコンタクトホール１０ｄを通じて第１層配線１１ｂ３に接続され、さらに外部端子１と電気的に接続されている。
【００７０】
また、上記トリガ素子ＴＲは、活性領域Ｌ３内のｐウエル５Ｐ１に形成された一対のｎ+型半導体領域８Ｎ3およびｎ+型半導体領域（第７の半導体領域）８Ｎ4と、ゲート絶縁膜１２ａと、ゲート電極１３ａとを有している。一対のｎ+型半導体領域８Ｎ3，８Ｎ4は、トリガ素子ＴＲのソース・ドレインを形成する領域であり、例えばリンまたはヒ素が含有されてなる。このソース・ドレイン用の一対のｎ+型半導体領域８Ｎ3，８Ｎ4の間にチャネル領域が形成される。このチャネル領域が、トリガ素子ＴＲの基板電極として機能する。
【００７１】
本実施の形態１においては、そのトリガ素子ＴＲの基板電極と、寄生ＰＮＰＮサイリスタＴＨのバイポーラトランジスタＱth2のベース（寄生ＰＮＰＮサイリスタＴＨのトリガ電極部）とが同一のｐウエル５Ｐ１に形成されている。これにより、それらの間の抵抗値を低くすることができ、トリガ素子ＴＲで生じた基板電流を効率良くバイポーラトランジスタＱth2のベースに注入することが可能となっている。また、トリガ素子ＴＲのチャネル幅方向（ゲート電極１３ａの平面的な延在方向）を、バイポーラトランジスタＱth2のベースに相当する部分に対して平行になるように配置したことにより、上記基板電流の経路幅を広く確保することができるので、それらの間の抵抗値を低くすることが可能となっている。これらにより、寄生ＰＮＰＮサイリスタＴＨのターンオン時間を短縮でき、その感度を向上させることができる。したがって、上記正の過電圧による過電流を速やかに逃がすことが可能となっている。
【００７２】
また、サイリスタ保護素子の感度劣化が保護素子を形成する半導体領域の寸法変動の影響を受け難い構造とすることができる。したがって、保護回路のデバイス設計を容易にすることが可能となる。
【００７３】
さらに、トリガ素子ＴＲのチャネル長が、内部回路２のＭＯＳのチャネル長とほぼ同一にされている。これにより、サイリスタ保護素子の感度が、内部回路２の素子（ＭＯＳ）に応じて最適な値に設定されている。すなわち、内部回路２の素子の微細化に応じて、サイリスタ保護素子の感度の設定が可能となっている。
【００７４】
上記トリガ素子ＴＲのゲート絶縁膜１２ａは、例えば酸化シリコンからなる。また、ゲート電極１３ａは、例えば低抵抗ポリシリコンからなるが、これに限定されるものではなく種々変更可能であり、例えば低抵抗ポリシリコン上に、例えばコバルトシリサイドやタングステンシリサイド等のような高融点金属シリサイド層を設けた、いわゆるポリサイドゲート電極構造としても良い。また、低抵抗ポリシリコン上に、例えば窒化タングステン等のようなバリアを介してタングステン等のような金属膜を設けた、いわゆるポリメタルゲート電極構造としても良い。このゲート電極１３ａは、層間絶縁膜９ａに形成されたコンタクトホール１０ｆを通じて第１層配線と電気的に接続され、さらに低電位側の電源端子ＶSSと電気的に接続されている。また、ｎ+型半導体領域８Ｎ4は、層間絶縁膜９ａに穿孔されたコンタクトホール１０ｅを通じて第１層配線１１ａ2に接続され、さらに低電位側の電源端子ＶSSと電気的に接続されている。
【００７５】
なお、上記層間絶縁膜９ａは、例えば酸化シリコンからなる。また、上記コンタクトホール１０ａ〜１０ｅは、それぞれが配置された各半導体領域の延在方向に沿って延びて形成されている。これにより配線と各半導体領域との接触抵抗を低減させることが可能となっている。また、上記第１層配線１１ａ1，１１ａ2，１１ｂ1〜１１ｂ3は、例えばアルミニウムまたはアルミニウム−シリコン−銅合金等のような金属膜からなる。
【００７６】
このように、本実施の形態１の半導体装置によれば、上記のような保護回路３を設けたことにより、ＳＯＩ基板４を用いた場合においても、正、負両方の過電圧に対する過電流を速やかに逃がすことができる。このため、ＳＯＩ基板４に形成された半導体装置の歩留まりを向上させることが可能となる。したがって、その半導体装置のコストを低減することが可能となる。
【００７７】
また、サイリスタ保護素子内の各素子の電極を同一半導体領域に設けることにより、サイリスタ保護素子のサイズの微細化を図ることができ、また、各電極間の抵抗を下げることができるので、内部回路２に高周波信号回路が設けられるような半導体装置であっても、その電気的特性（周波数特性）の劣化を生じさることなく半導体装置内の回路、特に入力に組み込むことができ、静電破壊耐性を向上させることが可能となる。
【００７８】
次に、上記のようなサイリスタ構造の保護回路３を有する半導体装置の具体例を図１０〜図１２に示す。図１０はその半導体装置の要部平面図、図１１は図１０のＡ−Ａ線の断面図、図１２は図１０の半導体装置の他の部分の断面図である。
【００７９】
半導体層４Ｃには、上記ダイオードＤ１、寄生ＰＮＰＮサイリスタＴＨ、トリガ素子ＴＲの他に、クランプ素子ＣＬ、バイポーラトランジスタＱ3、ｐＭＯＳＱ1aおよびｎＭＯＳＱ1bが形成されている。クランプ素子ＣＬ、バイポーラトランジスタＱ3、ｐＭＯＳＱ1aおよびｎＭＯＳＱ1bは、それぞれ分離部６Ｂによって囲まれた半導体層４Ｃ部分に互いに電気的に分離された状態で形成されている。
【００８０】
図１０および図１１に示すように、クランプ素子ＣＬは、分離部６Ｂおよび埋込絶縁層４Ｂに取り囲まれた半導体層４Ｃに形成されている。この半導体層４Ｃには、ｐウエル５Ｐ2が形成されている。このｐウエル５Ｐ2の上部には、クランプ素子ＣＬのソース・ドレインを形成する一対のｎ+型半導体領域８Ｎ5，８Ｎ6およびウエル電位供給部を形成するｐ+型半導体領域７Ｐ3が形成されている。この一対のｎ+型半導体領域８Ｎ5，８Ｎ6には、例えばリンまたはヒ素が含有され、ウエル電位供給部を形成するｐ+型半導体領域７Ｐ3には、例えばホウ素が含有されている。
【００８１】
ｎ+型半導体領域８Ｎ5およびｐ+型半導体領域７Ｐ3は、層間絶縁膜９ａに穿孔されたコンタクトホール１０ｆ，１０ｇを通じて第１層配線１１ａ3と電気的に接続されている。他方のｎ+型半導体領域８Ｎ6は、層間絶縁膜９ａに穿孔されたコンタクトホール１０ｈを通じて第１層配線１１ｃ1と電気的に接続されている。なお、ｎ+型半導体領域８Ｎ5およびｐ+型半導体領域７Ｐ3の間は、分離部６Ａによって分離されている。
【００８２】
クランプ素子ＣＬのゲート絶縁膜１２ｂおよびゲート電極１３ｂは、上記トリガ素子ＴＲのゲート絶縁膜１２ａおよびがゲート電極１３ａと同じ構造となっている。異なるのは、ゲート電極１３ｂは、層間絶縁膜９ｂに穿孔されたコンタクトホール１０ｉを通じて第１層配線１１ａ3と電気的に接続されていることである。
【００８３】
バイポーラトランジスタＱ3は、分離部６Ｂおよび埋込絶縁層４Ｂに取り囲まれた半導体層４Ｃに形成されている。この半導体層４Ｃには、埋込ｎ+型ウエル１４、ｎ+型半導体領域１５、ｎ型半導体領域１６、ｐ型半導体領域１７およびｎ+型半導体領域１８が形成されている。このバイポーラトランジスタＱ3は、例えば縦型のＮＰＮバイポーラトランジスタからなり、そのコレクタは、埋込ｎ+型ウエル１４、ｎ+型半導体領域１５およびｎ型半導体領域１６を有している。
【００８４】
埋込ｎ+型ウエル１４は、上記埋込コレクタ層に相当する層であり、コレクタ抵抗を下げる機能を有している。埋込ｎ+型ウエル１４には、例えばアンチモン（Ｓｂ）が含有されており、ｎ+型半導体領域１５およびｎ型半導体領域１６が電気的に接続されている。ｎ+型半導体領域１５は、例えばリンまたはヒ素が含有されてなり、コレクタ引出領域を形成し、層間絶縁膜９ａに穿孔されたコンタクトホール１０ｊを通じて第１層配線１１ｄと電気的に接続されている。このｎ型半導体領域１６は、例えばリンまたはヒ素が含有されてなり、その上部には、バイポーラトランジスタＱ3のベース用のｐ型半導体領域１７が形成されている。
【００８５】
このベース用のｐ型半導体領域１７は、例えばホウ素が含有されてなり、層間絶縁膜９ａに穿孔されたコンタクトホール１０ｋを通じて第１層配線１１ｂ4と電気的に接続されている。このｐ型半導体領域１７の上部には、バイポーラトランジスタＱ3のエミッタ用のｎ+型半導体領域１８が形成されている。このエミッタ用のｎ+型半導体領域１８は、例えばリンまたはヒ素が含有されてなり、層間絶縁膜９ａに穿孔されたコンタクトホール１０ｍを通じて第１層配線１１ｅと電気的に接続されている。なお、コレクタ引出用のｎ+型半導体領域１５およびベース用のｐ型半導体領域１７は、その間に介在された分離部６Ａによって電気的に分離されている。
【００８６】
一方、図１２に示すように、ｐＭＯＳＱ1aは、分離部６Ｂおよび埋込絶縁層４Ｂに取り囲まれた半導体層４Ｃに形成されている。この半導体層４Ｃには、ｎウエル５Ｎ2が形成されている。このｎウエル５Ｎ2の上部には、ｐＭＯＳＱ1aのソース・ドレインを形成する一対のｐ+型半導体領域７Ｐ4，７Ｐ5およびウエル電位供給部を形成するｎ+型半導体領域８Ｎ7が形成されている。この一対のｐ+型半導体領域７Ｐ4，７Ｐ5には、例えばホウ素が含有され、ウエル電位供給部を形成するｎ+型半導体領域８Ｎ7には、例えばリンまたはヒ素が含有されている。
【００８７】
ｐ+型半導体領域７Ｐ4，７Ｐ5は、それぞれ層間絶縁膜９ａに穿孔されたコンタクトホール１０ｎ，１０ｐを通じて第１層配線１１ｆ，１１ｇと電気的に接続されている。ｎ+型半導体領域８Ｎ7は、層間絶縁膜９ａに穿孔されたコンタクトホール１０ｑを通じて第１層配線１１ｈと電気的に接続されている。なお、ｐ+型半導体領域７Ｐ5およびｎ+型半導体領域８Ｎ7の間は、分離部６Ａによって分離されている。
【００８８】
ｐＭＯＳＱ1aのゲート絶縁膜１２ｃおよびゲート電極１３ｃは、上記トリガ素子ＴＲのゲート絶縁膜１２ａおよびがゲート電極１３ａと同じ構造となっている。異なるのは、ゲート電極１３ｃは、ｐＭＯＳＱ1bのゲート電極１３ｄと電気的に接続されていることである。
【００８９】
ｎＭＯＳＱ1bは、分離部６Ｂおよび埋込絶縁層４Ｂに取り囲まれた半導体層４Ｃに形成されている。この半導体層４Ｃには、ｐウエル５Ｐ3が形成されている。このｐウエル５Ｐ3の上部には、ｎＭＯＳＱ1bのソース・ドレインを形成する一対のｎ+型半導体領域８Ｎ8，８Ｎ9およびウエル電位供給部を形成するｐ+型半導体領域７Ｐ6が形成されている。この一対のｎ+型半導体領域８Ｎ8，８Ｎ9には、例えばリンまたはヒ素が含有され、ウエル電位供給部を形成するｐ+型半導体領域７Ｐ6には、例えばホウ素が含有されいる。
【００９０】
ｎ+型半導体領域８Ｎ8，８Ｎ9は、それぞれ層間絶縁膜９ａに穿孔されたコンタクトホール１０ｒ，１０ｓを通じて第１層配線１１ｉ，１１ｆと電気的に接続されている。ｐ+型半導体領域７Ｐ6は、層間絶縁膜９ａに穿孔されたコンタクトホール１０ｔを通じて第１層配線１１ｊと電気的に接続されている。なお、ｎ+型半導体領域８Ｎ8およびｐ+型半導体領域７Ｐ6の間は、分離部６Ａによって分離されている。また、ｎＭＯＳＱ1aのゲート絶縁膜１２ｄおよびゲート電極１３ｄは、上記トリガ素子ＴＲのゲート絶縁膜１２ａおよびがゲート電極１３ａと同じ構造となっている。
【００９１】
また、図１０に示すように、外部端子１ＶSSは、半導体チップの外部から内部に対して低電位の電源を供給する端子であり、上記低電位側の電源端子ＶSSの一つでもある。この外部端子１ＶSSは、これと一体的にパターン形成された第１層配線１１ａ，１１ａ1〜１１ａ3を通じて、上記保護回路３の各部と電気的に接続されているとともに、内部回路２内の電源端子ＶSSと電気的に接続されている。
【００９２】
また、外部端子１Ｓ（１）は、半導体チップの外部から内部に対して信号を伝送する端子であり、これと一体的にパターン形成された第１層配線１１ｂ，１１ｂ1，１１ｂ3を通じて、上記保護回路３の各部と電気的に接続されているとともに、第１層配線１１ｂ4を通じて内部回路２内の回路の入力端子（ここではバイポーラトランジスタＱ3のベースが例示）と電気的に接続されている。
【００９３】
さらに、外部端子１ＶCCは、半導体チップの外部から内部に対して高電位の電源を供給する端子であり、上記高電位側の電源端子ＶCCの一つでもある。この外部端子１ＶCCは、これと一体的にパターン形成された第１層配線１１ｃ，１１ｃ1を通じて、上記保護回路３の一部と電気的に接続されているとともに、内部回路２内の電源端子ＶCCと電気的に接続されている。
【００９４】
なお、第１層配線１１ａ，１１ａ1〜１１ａ3，１１ｂ，１１ｂ1，１１ｂ3，１１ｂ4，１１ｃ，１１ｃ1は、表面保護膜９ｂによって被覆されている。表面保護膜９ｂは、例えば酸化シリコンの単層膜、酸化シリコン膜上に窒化シリコン膜を堆積してなる積層膜または酸化シリコン膜上に窒化シリコン膜を介してポリイミド膜を堆積してなる積層膜からなる。表面保護膜９ｂの一部には、上記外部端子１，１Ｓ，１ＶSS，１ＶCCが露出するような開口部１９が形成されている。
【００９５】
次に、本実施の形態１の半導体装置におけるＳＯＩ基板４の製造方法の一例を図１３および図１４によって説明する。
【００９６】
まず、図１３（ａ）に示すように、例えばｐ型のシリコン単結晶からなる半導体層形成基板４Ｃｓａ（この段階では、例えば平面略円形状の半導体ウエハと称する半導体薄板）の表面に、例えば熱酸化法等によって酸化シリコンからなる埋込絶縁層４Ｂを形成する。続いて、図１３（ｂ）に示すように、その半導体層形成基板４Ｃｓａとは別に、例えばｐ型のシリコン単結晶からなる支持基板４Ａ（この段階では、例えば平面略円形状の半導体ウエハと称する半導体薄板）を用意し、それら半導体層形成基板４Ｃｓａおよび支持基板４Ａを埋込絶縁層４Ｂを介して張り合わせ加熱処理（例えば１１００℃以下）を施す。その後、半導体層形成基板４Ｃｓａの裏面を研磨することにより、図１３（ｃ）に示すように、半導体基板層４Ｃｓを形成する。その後、半導体基板層４Ｃｓ上に、例えばｐ型のシリコン単結晶からなるエピタキシャル層を形成し、前記ＳＯＩ基板４を製造する。この技術の場合、半導体基板層４Ｃｓの結晶性が優れている。また、埋込絶縁層４Ｂを熱酸化法によって形成しているので、ピンホール等が欠陥を少なくすることができる。
【００９７】
また、例えば次のようにしても良い。まず、図１４（ａ）に示すように、上記と同様に半導体層形成基板４Ｃｓａの表面に埋込絶縁層４Ｂを形成した後、埋込絶縁層４Ｂを形成した半導体層形成基板４Ｃｓａの所定の深さ位置に水素等をイオン注入法等によって注入することにより注入層２０を形成する。続いて、図１４（ｂ）に示すように、その半導体層形成基板４Ｃｓａと、支持基板４Ａとを埋込絶縁層４Ｂを介して張り合わせ加熱処理（例えば１１００℃以下）を施す。この際、上記注入層２０にマイクロクラックを生じさせることにより、図１４（ｃ）に示すように、埋込絶縁層４Ｂ上に一部の半導体層形成基板４Ｃｓaを残して半導体基板層４Ｃｓを形成し、残りの半導体層形成基板４Ｃｓａ部分を剥離する。その後、半導体基板層４Ｃｓの表面を軽く研磨し、表面処理を施した後、上記と同様に、エピタキシャル層を形成し、前記ＳＯＩ基板４を製造する。この技術の場合、上記図１３の製造技術による効果の他に、半導体基板層４Ｃｓの厚さを制御性の高いイオン注入法によって設定できるので、半導体基板層４Ｃｓの厚さの均一性を向上させることができる。
【００９８】
次に、本実施の形態１の半導体装置の製造方法の一例を図１５〜図１８によって説明する。なお、図１５〜図１８において、（ａ）は保護回路３部分のＳＯＩ基板４の断面図を示し、（ｂ）はＣＭＯＳ回路部分のＳＯＩ基板４の断面図を示している。
【００９９】
図１５は、本実施の形態１の半導体装置における製造工程中のＳＯＩ基板４（この段階では、半導体ウエハと称する平面円形状の薄板）の要部断面図を示している。半導体層４Ｃは、半導体基板層４Ｃｓ上にエピタキシャル層４Ｃepが形成されてなり、その主面には、分離部６Ａが、例えばＬＯＣＯＳ法等によって形成されている。また、分離部６Ｂは、分離部６Ａの上面から埋込絶縁層４Ｂに達する溝が掘られ、その内部に酸化シリコン膜等からなる絶縁膜が埋め込まれることで形成されている。半導体層４Ｃには、ｎウエル５Ｎ1，５Ｎ２およびｐウエル５Ｐ1〜５Ｐ3が形成されている。
【０１００】
また、半導体層４Ｃの主面上には、ゲート絶縁膜１２ａ〜１２ｄが形成されている。ゲート絶縁膜１２ａ〜１２ｄは、例えば酸化シリコン膜からなり、例えば同一の熱酸化工程によって形成されている。このように、本実施の形態１においては、トリガ素子用のｎＭＯＳのゲート絶縁膜１２ａと、内部回路のＭＯＳのゲート絶縁膜１２ｃ，１２ｄとを同一の熱酸化処理によって形成する。
【０１０１】
また、そのゲート絶縁膜１２ａ〜１２ｄ上には、ゲート電極１３ａ〜１３ｄが形成されている。ゲート電極１３ａは、例えばＳＯＩ基板４の主面上に、例えば低抵抗ポリシリコン膜等をＣＶＤ（Chemical Vapor Deposition）法等によって堆積した後、これをフォトリソグラフィ技術およびドライエッチング技術によってパターニングすることによって形成されている。このように、本実施の形態１においては、トリガ素子用のｎＭＯＳのゲート電極１３ａと、内部回路のＭＯＳのゲート電極１３ｃ，１３ｄとを、同一の導体膜で、同一工程時にパターン形成する。
【０１０２】
まず、このようなＳＯＩ基板４上に、図１６に示すように、ｎ型半導体領域の形成領域が露出され、それ以外が被覆されるようなフォトレジストパターン２１ａを形成する。続いて、そのフォトレジストパターン２１ａをマスクとして、半導体層４Ｃに、例えばリンまたはヒ素をイオン注入法等によって導入した後、フォトレジストパターン２１ａを除去する。このような不純物の導入処理によって、図１７に示すように、ｎ+型半導体領域８Ｎ１〜８Ｎ9を形成する。このように、本実施の形態１においては、トリガ素子用のｎＭＯＳのソース・ドレイン用のｎ＋型半導体領域８Ｎ3，８Ｎ4と、内部回路のｎＭＯＳのソース・ドレイン用のｎ＋型半導体領域８Ｎ8，８Ｎ9とを同工程時に形成する。
【０１０３】
次いで、ＳＯＩ基板４上に、ｐ型半導体領域の形成領域が露出され、それ以外が被覆されるようなフォトレジストパターン２１ｂを形成した後、そのフォトレジストパターン２１ｂをマスクとして、半導体層４Ｃに、例えばホウ素をイオン注入法等によって導入する。このような不純物の導入処理によって、図１８に示すように、ｐ+型半導体領域７Ｐ１〜７Ｐ6を形成する。
【０１０４】
このように本実施の形態１の半導体装置の製造方法においては、寄生ＰＮＰＮサイリスタＴＨを駆動するトリガ素子ＴＲの各部と、保護対象の内部回路２における素子の各部とを別々に形成するのではなく、同一工程時に形成する。すなわち、内部回路２の素子に合わせてトリガ素子ＴＲを形成する。このため、例えば内部回路２の素子（ＭＯＳ）の寸法（各部平面寸法やゲート絶縁膜厚）が小さくなれば、それに応じてトリガ素子ＴＲの寸法（各部平面寸法やゲート絶縁膜厚）も小さくなり、寄生ＰＮＰＮサイリスタＴＨのターンオン時間も短くすることができる。すなわち、上記サイリスタ保護素子の感度を、内部回路２の素子（ＭＯＳ）に応じて最適な値にすることが可能となっている。したがって、内部回路２の素子（ＭＯＳ）を保護するのに最適なサイリスタ保護素子を形成することが可能となる。このことについてはクランプ素子ＣＬについても同様の効果が得られる。
【０１０５】
また、上記サイリスタ保護素子を形成するために、新たなプロセスや複雑なプロセスを追加する必要がない。このため、製造時間や製造コストを増大させることなく、サイリスタ保護素子を有する半導体装置の製造することが可能となる。したがって、サイリスタ保護素子を有する半導体装置のコストを低減することが可能となる。
【０１０６】
（実施の形態２）
本実施の形態２においては、図１９に示すように、ｐ+型半導体領域７Ｐ1，７Ｐ2、ｎ+型半導体領域８Ｎ1〜８Ｎ4およびゲート電極１３ａの表層に、シリサイド層２２が形成されている。このシリサイド層２２は、例えばコバルトシリサイド、チタンシリサイドまたはタングステンシリサイド等のような高融点金属シリサイドからなり、通常のサリサイドプロセスによって形成されている。
【０１０７】
なお、ゲート電極１３ａの側面には、サイドウォール２３が形成されている。このサイドウォール２３は、例えば酸化シリコン膜からなり、ゲート電極１３ａの表層のシリサイド層２２と、ソース・ドレイン用のｎ+型半導体領域８Ｎ3，８Ｎ4の表層のシリサイド層２２とが電気的に接続されないように形成されている。
【０１０８】
このように、本実施の形態２においては、内部回路２に高周波信号回路が設けられるような半導体装置であっても、その電気的特性（周波数特性）を劣化させることなく、サイリスタ保護素子を半導体装置の回路、特に入力に組み込むことが可能となっている。
【０１０９】
また、そのシリサイド層２２を内部回路２を構成するＭＯＳにおけるソース・ドレイン用の半導体領域およびゲート電極の表層に形成することにより、内部回路２の電気的特性（特に周波特性）を向上させることができるので、半導体装置の動作速度を向上させることが可能となる。また、このシリサイド層２２は、通常のサリサイドプロセスにより、保護回路３と内部回路２とで同時に形成できるので、この構造を採用したからといって特に製造プロセスが増加することもない。なお、この場合も内部回路２のＭＯＳのゲート電極の側面に上記サイドウォール２３が形成される。
【０１１０】
ところで、本実施の形態２においては、上記サイリスタ保護素子を有する半導体装置にサリサイドプロセスを採用するのにあたって、例えば以下のような構造上の工夫がなされている。
【０１１１】
寄生ＰＮＰＮサイリスタＴＨのバイポーラトランジスタＱTH1の形成領域において、ｐ+型半導体領域７Ｐ2８（エミッタ）と、ｎ+型半導体領域８Ｎ2（ベース）との間に、分離部６Ａが形成されている。これは、その箇所に分離部６Ａを形成せずに安易にシリサイド層２２を形成してしまうと、ｐ+型半導体領域７Ｐ2と、ｎ+型半導体領域８Ｎ2とがシリサイド層２２を通じて電気的に接続され、寄生ＰＮＰＮサイリスタＴＨのバイポーラトランジスタＱTH1のベース・エミッタ間がシリサイド層２２を通じて低抵抗で接続されてしまい、バイポーラトランジスタＱTH1が動作しなくなってしまうので、それを防止するためである。また、ｐ+型半導体領域７Ｐ2と、ｎ+型半導体領域８Ｎ2との間に分離部６Ａを設けることにより、バイポーラトランジスタＱTH1のベース・エミッタ間に並列に接続される抵抗Ｒth１（ｎウエル５Ｎ１の拡散抵抗）をある程度大きくすることができるので、バイポーラトランジスタＱTH1をオンさせ易くすることができる。すなわち、寄生ＰＮＰＮサイリスタＴＨの感度を向上させることが可能となる。
【０１１２】
以上のような構造および製造方法以外は、前記実施の形態１と同じなので説明を省略する。
【０１１３】
（実施の形態３）
本実施の形態３においては、図２０に示すように、寄生ＰＮＰＮサイリスタＴＨのバイポーラトランジスタＱth1のベースと外部端子１との間に抵抗（第１の抵抗）Ｒ２を接続し、寄生ＰＮＰＮサイリスタＴＨのバイポーラトランジスタＱth2のベース（トリガ電極部）と電源端子ＶSSとの間に抵抗（第２の抵抗）Ｒ３を接続している。なお、抵抗Ｒ２を無くしても良い。
【０１１４】
前記実施の形態１，２においては、上記サイリスタ保護素子の感度の向上を図っていたが、その感度の向上のために寄生ＰＮＰＮサイリスタＴＨのターンオン電流をあまり小さな値にしてしまうと、過電圧以外の要因によって寄生ＰＮＰＮサイリスタＴＨが動作してしまう。
【０１１５】
そこで、本実施の形態３においては、上記抵抗Ｒ２，Ｒ３を回路内に積極的に組み込み、それらの抵抗値を調整するようにした。これにより、寄生ＰＮＰＮサイリスタＴＨのターンオン電流を適切な値に設定することができるので、上記のような寄生ＰＮＰＮサイリスタＴＨの誤動作を防止することが可能となる。
【０１１６】
このような抵抗Ｒ２，Ｒ３は、拡散層を用いた抵抗（以下、拡散抵抗という）またはポリシリコン膜を用いた抵抗（以下、ポリシリ抵抗という）によって形成することができる。拡散抵抗は、前記ＳＯＩ基板４の半導体層４Ｃに不純物を導入することにより形成する。また、ポリシリ抵抗は、前記ＳＯＩ基板４の半導体層４Ｃ上にポリシリ抵抗をパターン形成する。いずれの場合も、抵抗値の設定精度および再現性が高いので、サイリスタ保護素子の回路上およびデバイス上の設計を容易にすることが可能となる。特に、ポリシリ抵抗の場合は、ＳＯＩ基板４上に形成することができるので、サイリスタ保護素子の平面的なサイズを拡散抵抗に比べて小さくすることが可能となる。
【０１１７】
なお、抵抗Ｒ２の値は、ｎウエル５Ｎ１の抵抗と拡散抵抗（またはポリシリ抵抗）との和になる。また、抵抗Ｒ３の値は、ｐウエル５Ｐ１の抵抗と拡散抵抗（またはポリシリ抵抗）との和になる。しかし、いずれの場合も拡散抵抗（またはポリシリ抵抗）をウエルの抵抗よりも高くすることにより、それらが実効的なものとなるので、ｎウエル５Ｎ１やｐウエル５Ｐ１の抵抗を無視することができる。
【０１１８】
このような場合のデバイス構造の一例を図２１に示す。ダイオードＤ1と寄生ＰＮＰＮサリサイドＴＨとが、分離部６Ａおよび溝型の分離部６Ｂによって電気的に分離されている。すなわち、ダイオードＤ１とサイリスタ保護素子（寄生ＰＮＰＮサイリスタＴＨおよびトリガ素子ＴＲ）とが互いに絶縁された別々の半導体層４Ｃに形成されている。ｎ+型半導体領域８Ｎ1は、分離部６Ａ，６Ｂによって２つのｎ+型半導体領域８Ｎ1aおよびｎ+型半導体領域（第３の半導体領域）８Ｎ1bに分離されている。ダイオードＤ１と接続されるｎ+型半導体領域８Ｎ1aは、コンタクトホール１０ｂ1を通じて第１層配線１１ｂ11に接続され、これを通じて外部端子１と電気的に接続されている。一方、寄生ＰＮＰＮサイリスタＴＨのバイポーラトランジスタＱ1aのベースと接続されるｎ+型半導体領域８Ｎ1bは、コンタクトホール１０ｂ２を通じて第１層配線１１ｂ12に接続され、これを通じて外付けの抵抗Ｒ2aに電気的に接続され、さらに、これを介して外部端子１（１Ｓ）と電気的に接続されている。
【０１１９】
また、寄生ＰＮＰＮサイリスタＴＨのバイポーラトランジスタＱ1aのベースと接続されるｎ+型半導体領域８Ｎ１bとｐ+型半導体領域７Ｐ2との間に分離部６Ａを設けることにより、ｎ+型半導体領域８Ｎ１bとｐ+型半導体領域７Ｐ2との間の分離を行い、それらの間のｎウエル５Ｎ1に形成される抵抗Ｒth1を高くしている。図２０に示した抵抗Ｒ２は、この抵抗Ｒ2aと抵抗Ｒth1との和で形成されている。ここでは、抵抗Ｒ2aの値が、抵抗Ｒth1の値よりも高く設定されており、抵抗Ｒ２の実効的な値を決めている。
【０１２０】
また、ｐ+型半導体領域７Ｐ2と、ｎ+型半導体領域８Ｎ2との間にも分離部６が形成されている。また、ｐウエル５Ｐ1の上部において分離部６Ａに囲まれた領域には、ｐ+型半導体領域（第９の半導体領域）７Ｐ7が形成されている。このｐ+型半導体領域７Ｐ7は、例えばホウ素がｐウエル５Ｐ1に含有されてなり、トリガ素子ＴＲを構成するｎＭＯＳの基板電極と、ｐウエル５Ｐ１に形成される抵抗Ｒth2を介して電気的に接続されている。また、このｐ+型半導体領域７Ｐ7は、層間絶縁膜９ａに穿孔されたコンタクトホール１０ｕを通じて第１層配線１１ａ4と電気的に接続され、これを通じて外付けの抵抗Ｒ3aに電気的に接続され、さらに、これを介して低電位側の電源端子ＶSSと電気的に接続されている。図２０に示した抵抗Ｒ３は、この抵抗Ｒ3aと抵抗Ｒth2との和で形成されている。ここでは、抵抗Ｒ3aの値が、抵抗Ｒth2の値よりも高く設定されており、抵抗Ｒ3の実効的な値を決めている。
【０１２１】
（実施の形態４）
本実施の形態４は、前記実施の形態３に、前記実施の形態２の技術を適用したものである。すなわち、本実施の形態４においては、図２２に示すように、ｐ+型半導体領域７Ｐ1，７Ｐ2，７Ｐ7、ｎ+型半導体領域８Ｎ1〜８Ｎ4およびゲート電極１３ａの表層に、シリサイド層２２が形成されている。
【０１２２】
本実施の形態４においては、前記実施の形態２，３と同様の効果を得ることが可能となる。特に、本実施の形態４によれば、サイリスタ保護素子の各電極間の抵抗値を抵抗Ｒ2a，Ｒ3aの値の調整により適宜高い精度で調節できるので、サイリスタ保護素子の動作特性を最適化することが可能となる。
【０１２３】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０１２４】
例えば前記実施の形態１〜４においては、配線をアルミニウム等で形成した場合について説明したが、これに限定されるものではなく、例えば銅によって形成しても良い。その場合、層間絶縁膜に配線溝を形成し、その溝内に配線材料を埋め込むことで配線層を形成する、いわゆるダマシンまたはデュアルダマシン法によって多層配線構造を構成しても良い。これにより、信号の伝送速度を向上させることが可能となる。また、配線の微細化が可能となる。なお、この配線材料に銅を用いた場合には、配線溝の内壁面に、例えば窒化チタン等のような銅の拡散を防止するためのバリア膜を設けることが好ましい。
【０１２５】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野である高周波信号回路を有する半導体装置に適用した場合について説明したが、それに限定されるものではなく、例えばＤＲＡＭ（Dynamic Random Access Memory）、ＳＲＡＭ（Static Random Access Memory）またはフラッシュメモリ（ＥＥＰＲＯＭ；Electric Erasable Programmable Read Only Memory）等のようなメモリ回路を有する半導体装置、マイクロプロセッサ等のような論理回路を有する半導体装置あるいは上記メモリ回路と論理回路とを同一半導体基板に設けている混載型の半導体装置にも適用できる。
【０１２６】
【発明の効果】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下の通りである。
(1).本発明によれば、保護用のサイリスタのゲートと、前記トリガ素子の基板電極部とを同一の半導体領域内に設けて、そのゲートと基板電極部とを電気的に接続し、前記トリガ素子の降伏により発生した基板電流により、前記保護用のサイリスタを駆動させることにより、保護回路を構成する保護用のサイリスタのターンオン時間を短縮することが可能となる。
(2).上記(1)により、保護用のサイリスタを有する保護回路の放電能力を向上させることが可能となる。
(3).上記(1),(2)により、内部回路の素子の微細化に対応した保護回路構成を実現することが可能となる。
(4).上記(1),(2)により、絶縁層上に半導体層を設けてなる基板を用いた半導体装置であっても、過電流を速やかに逃がすことが可能となる。
(5).本発明によれば、保護用のサイリスタのゲートと、前記トリガ素子の基板電極部とを同一の半導体領域内に設けて、そのゲートと基板電極部とを電気的に接続することにより、保護回路を微細化することが可能となる上、各保護回路を構成する素子の電極間の抵抗や寄生容量を下げることができる。したがって、内部回路の電気的特性を劣化させることなく、保護回路の放電能力を向上させることが可能となる。
(6).本発明によれば、保護用のサイリスタのゲートと、前記トリガ素子の基板電極部とを同一の半導体領域内に設けて、そのゲートと基板電極部とを電気的に接続し、前記トリガ素子の降伏により発生した基板電流により、前記保護用のサイリスタを駆動させることにより、保護用のサイリスタの感度劣化が保護素子を形成する半導体領域の寸法変動の影響を受け難い構造とすることができる。したがって、保護回路のデバイス設計を容易にすることが可能となる。
【図面の簡単な説明】
【図１】本発明者らが本発明をするのに検討した技術の回路図である。
【図２】図１の回路のデバイス構造を示す半導体基板の断面図である。
【図３】本発明の一実施の形態である半導体装置の要部回路図である。
【図４】（ａ）は図３の半導体装置の保護回路における負の過電流の放電経路を模式的に示す回路図であり、（ｂ）は正の過電流の放電経路を模式的に示す回路図である。
【図５】図３の保護回路の保持電圧を示す典型的な電流−電圧特性を示すグラフ図である。
【図６】（ａ）および（ｂ）は図３の半導体装置の入力回路の一例を示す回路図である。
【図７】（ａ）および（ｂ）は図３の半導体装置の入力回路の他の一例を示す回路図である。
【図８】図３の半導体装置の保護回路のデバイス構造を示す半導体基板の要部平面図である。
【図９】図８のＡ−Ａ線の断面図である。
【図１０】図３の半導体装置のデバイス構造をさらに詳細に示した半導体基板の要部平面図である。
【図１１】図１０のＡ−Ａ線の断面図である。
【図１２】図１０の所定の部分の断面図である。
【図１３】（ａ）〜（ｃ）は図８および図９の半導体基板の製造工程中における要部断面図である。
【図１４】（ａ）〜（ｄ）は図８および図９の半導体基板の製造工程中における要部断面図である。
【図１５】（ａ）および（ｂ）は図８および図９の半導体装置の製造工程中における要部断面図である。
【図１６】（ａ）および（ｂ）は図１５に続く半導体装置の製造工程中における要部断面図である。
【図１７】（ａ）および（ｂ）は図１６に続く半導体装置の製造工程中における要部断面図である。
【図１８】（ａ）および（ｂ）は図１７に続く半導体装置の製造工程中における要部断面図である。
【図１９】本発明の他の実施の形態である半導体装置の要部断面図である。
【図２０】本発明のさらに他の実施の形態である半導体装置の要部回路図である。
【図２１】図２０のデバイス構造を示す半導体装置の要部断面図である。
【図２２】本発明のさらに異なる実施の形態である半導体装置の要部断面図である。
【符号の説明】
１  外部端子
１ＶSS  外部端子
１Ｓ  外部端子
１ＶCC  外部端子
２  内部回路
３  保護回路
４  ＳＯＩ基板
４Ａ  支持基板
４Ｂ  埋込絶縁層
４Ｃ  半導体層
４Ｃｓ  半導体基板層
４Ｃｓａ  半導体層形成基板
４Ｃep  エピタキシャル層
５Ｎ１  ｎウエル
５Ｎ２  ｎウエル
５Ｐ１  ｐウエル
５Ｐ２  ｐウエル
５Ｐ３  ｐウエル
６Ａ  分離部
６Ｂ  分離部
７Ｐ１〜７Ｐ7  ｐ+型半導体領域
８Ｎ１〜８Ｎ9  ｎ+型半導体領域
８Ｎ1a，８Ｎ1b  ｎ+型半導体領域
９ａ  層間絶縁膜
９ｂ  表面保護膜
１０ａ〜１０ｋ，１０ｍ，１０ｎ、１０ｐ〜１０ｕ  コンタクトホール
１０ｂ1，１０ｂ2  コンタクトホール
１１ａ，１１ａ1〜１１ａ4，１１ｂ11，１１ｂ12  第１層配線
１１ｂ，１１ｂ1〜１１ｂ4  第１層配線
１１ｃ、１１ｃ1  第１層配線
１１ｄ〜１１ｊ  第１層配線
１２ａ〜１２ｄ  ゲート絶縁膜
１３ａ〜１３ｄ  ゲート電極
１４  埋込ｎ+型ウエル
１５  ｎ+型半導体領域
１６  ｎ型半導体領域
１７  ｐ型半導体領域
１８  ｎ+型半導体領域
１９  開口部
２０  注入層
２１ａ    フォトレジストパターン
２２  シリサイド層
２３  サイドウォール
ＶCC  高電位側の電源端子
ＶSS  低電位側の電源端子
５０  入力端子
５１ａ  ドレイン端子
５１ｂ  ソース端子
５１ｃ  ゲート端子
５１ｄ  基板端子
５２ａ  エミッタ端子
５２ｂ  電位供給端子
５２ｃ  エミッタ端子
５３  高濃度ｐ型基板
５４  低濃度ｐ型エピタキシャル層
５５  ｐ型ウエル
５６  ｎ型ウエル
Ｄ１  ダイオード
ＴＨ  寄生ＰＮＰＮサイリスタ
ＴＲ  トリガ素子
ＣＬ  クランプ素子
Ｑth１，Ｑth２  バイポーラトランジスタ
Ｒth１  抵抗
Ｒ１  入力保護抵抗
ＩＮＶ  ＣＭＯＳインバータ回路
Ｑ１a  ｐＭＯＳ・ＦＥＴ
Ｑ１b  ｎＭＯＳ・ＦＥＴ
Ｑ２a  ｐＭＯＳ・ＦＥＴ
Ｑ２b  ｎＭＯＳ・ＦＥＴ
Ｑ3  バイポーラトランジスタ
Ｑ4  ｎＭＯＳ
Ｑ5a，Ｑ5b  バイポーラトランジスタ
Ｌ１〜Ｌ３  活性領域
Ｒ50  入力保護抵抗
Ｑ50  保護用ＭＯＳ・ＦＥＴ
ＴＨ50  寄生ＰＮＰＮサイリスタ
Ｑth51  寄生ＰＮＰバイポーラトランジスタ
Ｑth52  寄生ＮＰＮバイポーラトランジスタ
Ｒth51  等価ｎウエル抵抗
Ｒth52  等価ｐ基板抵抗
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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