(57)【特許請求の範囲】
【請求項１】
チップ上に形成されるデュアルポート半導体メモリ装置であって、
行および列に配置される複数のメモリセルを含むメモリセルアレイと、
前記メモリ装置に対してデータを入力／出力するための第１および第２の入出力ポートとを含み、各前記ポートは、
データ端子と、
前記データ端子に対してデータを入力／出力するための入出力バッファと、
前記入出力バッファに接続され該入出力バッファと記憶データを授受するための記憶バッファと、
前記記憶バッファに接続され、前記メモリセルアレイから前記記憶バッファへデータを読出し、前記記憶バッファから前記メモリセルアレイへデータを書込むための読出／書込増幅器と、
前記第１および第２のポートの前記読出／書込増幅器と前記メモリセルアレイとに接続される共有グローバル入出力バスとを含む、デュアルポート半導体メモリ装置。
【請求項２】
各前記ポートは、前記チップの対向する側辺に配置される、請求項１に記載のデュアルポート半導体メモリ装置。
【請求項３】
各前記ポートについて、
前記データ端子は前記チップの端縁に位置し、
前記入出力バッファは前記データ端子近くに位置し、
前記記憶バッファは前記入出力バッファ近くに位置する、請求項１に記載のデュアルポート半導体メモリ装置。
【請求項４】
複数のセンスアンプをさらに含み、
前記共有グローバル入出力バス葉前記複数のセンスアンプに接続される、請求項１に記載のデュアルポート半導体メモリ装置。
【請求項５】
チップ上に形成されるデュアルポート半導体メモリ装置であって、
行および列に配置されかつ複数のメモリ部に分割される複数のメモリセルを含むメモリセルアレイと、
前記チップのアドレス端子に供給されるアドレスデータに基づいて前記複数のメモリ部の１つのメモリ部のメモリセルを選択するための選択手段と、
前記メモリ装置に対してデータを入力／出力するための第１および第２のポートとを含み、各前記ポートは、
データ端子と、
前記データ端子に対してデータを入力／出力するための入出力バッファと、
前記入出力バッファに接続され該入出力バッファと記憶データを授受するための記憶バッファと、
前記記憶バッファに接続され、前記メモリセルアレイから前記記憶バッファへデータを読出し、前記記憶バッファから前記メモリセルアレイへデータを書込むための読出／書込増幅器と、
前記第１および第２のポートの前記読出／書込増幅器と前記メモリセルアレイとに接続される共有グローバル入出力バスとを含む、デュアルポート半導体メモリ装置。
【請求項６】
各前記ポートは、前記チップの対向する側辺に配置される、請求項５に記載のデュアルポート半導体メモリ装置。
【請求項７】
各前記ポートについて、
前記データ端子は前記チップの端縁に位置し、
前記入出力バッファは前記データ端子近くに位置し、
前記記憶バッファは前記入出力バッファ近くに位置する、請求項５に記載のデュアルポート半導体メモリ装置。
【請求項８】
前記複数のメモリ部の間に配置される複数のセンスアンプをさらに含み、
前記共有グローバル入出力バスは前記複数のセンスアンプに接続される、請求項５に記載のデュアルポート半導体メモリ装置。
【請求項９】
各前記記憶バッファは読出動作の間、前記共有グローバル入出力バスを介して選択的または同時に前記選択されたメモリセルからデータを受取ることができ、
前記記憶バッファのうちの一方は書込動作の間、他方の記憶バッファへその対応するデータ端子からデータが書込まれる間、前記共有グローバル入出力バスを介して前記選択されたメモリセルへデータを書込むことができる、請求項８に記載のデュアルポート半導体メモリ装置。
【請求項１０】
各前記記憶バッファは読出動作の間、前記共有グローバル入出力バスを介して選択的または同時に前記選択されたメモリセルからデータを受取ることができ、
前記記憶バッファのうちの一方は書込動作の間、他方の記憶バッファからその対応するデータ端子へデータが読出される間、前記共有グローバル入出力バスを介して前記選択されたメモリセルへデータを書込むことができる、請求項８に記載のデュアルポート半導体メモリ装置。
【請求項１１】
データは選択的または同時に、各ポートの前記記憶バッファへその対応するデータ端子から書込むことができ、また各ポートの前記記憶バッファから対応のデータ端子へ読出すことができる、請求項８に記載のデュアルポート半導体メモリ装置。
【発明の詳細な説明】
発明の分野
この発明は一般的には半導体メモリ装置に関し、より特定的なデュアルポートメモリに関する。
発明の背景
図１は、半導体チップ上に形成され単一のポートのみを有する典型的なダイナミックランダムアクセスメモリ（ＤＲＡＭ）装置のアーキテクチャを示すブロック図である。メモリ装置はＤＲＡＭコア２とチップの端縁近くに形成されるポート４とを含む。ＤＲＡＭコア２はメモリアレイ６および複数のセンスアンプを含むが、説明の便宜上ただ１つのセンスアンプをビット線ＢＬ、／ＢＬを介してメモリセルアレイ６に接続されているものとして示す。メモリアレイ６はＤＲＡＭ装置では慣用であるように複数の行および列に配置された複数のメモリセル（図示せず）を有する。メモリセルの行は行デコーダ（図示せず）から与えられる行選択信号ＲＳと列デコーダ（図示せず）から与えられる列選択信号とによって選択される。列選択信号はトランジスタ１０および１２を作動させて、選択された列のビット線ＢＬ、／ＢＬをセンスアンプ８を介して入出力バスＩ／Ｏ、／Ｉ／Ｏに接続する。
ポート４は端子パッド１４と、端子パッド１４に入力されたメモリ装置に書込まれるべきデータを記憶するための入力バッファ１６と、書込バスＷＢを介して入力バッファ１６に接続される書込増幅器２０と、メモリアレイ６の選択されたメモリセルからデータを読出すための読出増幅器２２と、読出バスＲＢを介して読出増幅器２２に接続され、端子パッド１４へ読出されたデータを出力するためのメインアンプ／出力ドライバ１８とを含む。選択されたメモリセルはデータ（ＤＡ）およびそれぞれの対応のデータ（ＤＡ）の相補データ（／ＤＡ）を記憶している。
典型的なＤＲＡＭの速度および性能を改善する１つの方法として、２つの別個のポートが互いに独立にメモリアレイにアクセスすることを可能にするデュアルポートランダムアクセスメモリ（ＲＡＭ）が開発されている。図２は、チップ２上に形成された従来のデュアルポートメモリの構造の一実施例を示すブロック図である。図２では、デュアルポートメモリはＡポートおよびＢポート、ならびにメモリセルアレイ３０ａおよびメモリセルアレイ３０ｂに分割されたメモリセルアレイを有し、ポートＡおよびポートＢはメモリセルアレイ３０ａおよびメモリセルアレイ３０ｂの双方にアクセス可能である。メモリセルアレイ３０ａおよび３０ｂの各々の中には、互いに交差する複数のワード線およびビット線（図示せず）が存在し、メモリセル（図示せず）は各ワード線および各ビット線の交差点に配置される。メモリセルアレイ３０ａはメモリセルアレイ３０ａ内のメモリセルの行を選択するためのワード線デコーダ３１ａを有し、メモリセルアレイ３０ｂはメモリセルアレイ３０ｂ内のメモリセルの行を選択するためのワード線デコーダ３１ｂを有する。
シュアードセンスアンプ３２はメモリセルアレイ３０ａとメモリセルアレイ３０ｂとの間に配置され、共有列選択デコーダ４６はチップ２のＢポートに隣接する側のメモリセルアレイ３０ｂに隣接して配置され、メモリセルアレイ３０ａおよび３０ｂの双方において列を選択する。代わりに、共有列選択デコーダ４６はチップ２のＡポートに隣接する側のメモリセルアレイ３０ａに隣接して配置してもよい。記憶バッファ４２および読出／書込増幅器４４はメモリセルアレイ３０ａおよび３０ｂの双方に共通に設けられる。読出／書込増幅器４４はグローバルバスＧＢを介してセンスアンプ３２に接続され、グローバルバスＧＢはＧＢ線および／ＧＢ線を含む。ポートＡおよびポートＢの双方はグローバルバスＧＢ、共通の記憶バッファ４２、および共通の読出／書込増幅器４４を介してメモリセルアレイ３０ａおよび３０ｂにアクセスできる。
記憶バッファ４２とポートＡデータ入出力端子３４ａとの間に並列に設けられるのは、データを書込むためのトライステートバッファ３３ａとデータを読出すためのトライステートバッファ３５ａとである。トライステートバッファ３３ａおよび３５ａは読出／書込バスＲ／ＷバスＡを介して記憶バッファ４２に接続される。書込イネーブル信号はトライステートバッファ３３ａの制御端子にポートＡ書込信号入力端子３６ａを通して印加される。トライステートバッファ３３ａの出力状態は、書込イネーブル信号に基づいて制御される。読出イネーブル信号は、トライステートバッファ３５ａの制御端子にポートＡ読出信号入力端子３８ａを通して印加される。トライステートバッファ３５ａの出力状態は、読出イネーブル信号に基づいて制御される。同様にＢポートでは、データを書込むためのトライステートバッファ３３ｂとデータを読出すためのトライステートバッファ３５ｂとがセンスアンプ３２ｂとポートＢデータ入出力端子３４ｂとの間に並列に設けられる。トライステートバッファ３３ｂおよび３５ｂは読出／書込バスＲ／ＷバスＢを介して記憶バッファ４２に接続される。書込イネーブル信号はトライステートバッファ３３ｂの制御端子にポートＢ書込信号入力端子３６ｂを通して印加される。トライステートバッファ３３ｂの出力状態は、書込イネーブル信号に基づいて制御される。読出イネーブル信号は、トライステートバッファ３５ｂの制御端子にポートＢ読出信号入力端子３８ｂを通して印加される。トライステートバッファ３５ｂの出力状態は、読出イネーブル信号に基づいて制御される。メモリセルはＤＲＡＭアドレス端子４８に印加されるアドレス信号に基づいてメモリアレイ３０ａおよび３０ｂにおいて選択される。図２に示されるデュアルポートメモリでは、ポートＡ読出信号入力端子３８ａおよびポートＡ書込信号入力端子３６ａにそれぞれ印加される読出および書込イネーブル信号と、ポートＢ読出信号入力端子３８ｂおよびポートＢ書込信号入力端子３６ｂにそれぞれ印加される読出および書込イネーブル信号とが、ポートＡおよびポートＢの各々に対する個別の読出および書込動作を可能にする。
しかしながら、図２に示されるデュアルポートメモリでは、Ｒ／ＷバスＡおよびＲ／ＷバスＢはグローバルＧＢに比べて一般的に長く、その結果Ｒ／ＷバスＡおよびＲ／ＷバスＢ上での容量が増加する。読出／書込動作を１５０ｍＨｚ以上の速度で実行する必要が生じるとき、このような容量の増加は問題となる。なぜなら、容量が増加すると読出／書込動作の速度が遅れる傾向があるためである。Ｒ／ＷバスＡおよびＲ／ＷバスＢの延在部分が長い理由の１つは、共通の記憶バッファ４２および読出／書込増幅器４４をシェアードセンスアンプ３２に隣接して配置することである。しかしながら、共通の記憶バッファ４２および読出／書込増幅器４４をポートＡおよびポートＢのデータ端子により近く置くことは、典型的に６４本から２５６本の線を含むグローバルバスＧＢのサイズが大きいため実際的ではないといえる。
従来のデュアルポートメモリは、読出／書込バス上でこのように容量が増加しているため、１５０ｍＨｚ以上の速度で読出／書込動作を達成するのにパイプライン動作を必要としていた。しかしながら、このようなパイプライン動作は「ミス」が生じた際、パイプラインからデータを取除いて空にするのに余分な時間が必要なため、深刻な性能劣化の原因となる。
発明の概要
この発明の特徴および利点は、読出および書込動作を高速で実行できるデュアルポートメモリを提供することである。
この発明の別の特徴および利点は、読出および書込動作をパイプライン動作を用いることなく高速で実行するデュアルポートメモリを提供することである。
この発明によるチップ上に形成されるデュアルポートメモリは、メモリセルアレイを含み、メモリセルアレイは行および列に配置される複数のメモリセルと、メモリ装置に対してデータを入力／出力するための第１および第２の入出力ポートとを有し、各ポートはデータ端子を含み、メモリセルアレイはさらにデータ端子に対してデータを入力／出力するための入出力手段と、この入出力手段に接続され入出力手段と記憶データを授受するための記憶バッファと、記憶バッファに接続され、メモリセルアレイから記憶バッファへデータを読出しかつ記憶バッファからメモリセルアレイへデータを書込むための読出／書込増幅器とを含む。共通のグローバル入出力バスは、第１および第２のポートの読出／書込増幅器とメモリセルアレイとに接続される。
この発明の一観点によれば、各ポートはチップの対向する側辺に位置づけられる。
この発明の別の観点によれば、データ端子はチップの端縁に位置づけられ、入出力手段はデータ端子の近くに位置づけられ、記憶バッファは入出力手段の近くに位置づけられる。
この発明のさらに別の特徴および利点は、以下の詳細な説明から当業者には容易に明らかになるであろう。以下の詳細な説明では、この発明の好ましい実施例のみが、この発明を実施するにあたって考えられる最良のモードを単に例示することによって示され説明される。この発明は、さまざまな明らかな点において他の異なる実施例をすべてこの発明から逸脱することなく可能にすることが理解されるであろう。したがって、図面および説明は性質上例示的なものであり、限定的なものとしてみなすべきではない。
【図面の簡単な説明】
図１は典型的なダイナミックランダムアクセスメモリ装置の構造を示すブロック図である。
図２はチップ上に形成される従来のデュアルポートメモリの構造を示すブロック図である。
図３はこの発明によるチップ上に形成されるデュアルポートメモリの構造を示すブロック図である。
図４は図３に示されるデュアルポートメモリ内のメモリセルアレイの内部構造を部分的に示す回路図である。
図面の詳細な説明
図３は、この発明によるデュアルポートメモリの構造を示すブロック図である。図３に示されるデュアルポートメモリは、図２に示される従来のデュアルポートメモリの構造とほぼ同じであり、本質的には以下の違いがあるだけである。同じ参照番号は同じまたは対応する部分を表わし、それに関して説明はしない。
図３において、ポートＡは、記憶バッファ４２ａ、トライステート増幅器５０ａ、およびトライステート増幅器５２ａを有し、これらはチップ２のＡポート側の端縁近くに位置づけられている。ポートＢは、記憶バッファ４２ｂ、トライステート増幅器５０ｂ、およびトライステート増幅器５２ｂとを有し、これらはチップ２のＢポート側の端縁近くに位置づけられている。バス６０ａは、記憶バッファ４２ａをトライステート増幅器５０ａおよびトライステート増幅器５２ａに接続する。バス６０ｂは、記憶バッファ４２ｂをトライステート増幅器５０ｂおよびトライステート増幅器５２ｂに接続する。トライステート増幅器５０ａおよびトライステート増幅器５２ａは、共有グローバルバスＳＧＢを介してトライステート増幅器５０ｂおよびトライステート増幅器５２ｂに接続されており、共有グローバルバスＳＧＢはまたセンスアンプ３２にも接続される。トライステート増幅器５０ａおよび５２ａならびにトライステート増幅器５０ｂおよび５２ｂは、それぞれ記憶バッファ４２ａ、４２ｂと共有グローバルバスＳＧＢとの間に並列に接続される。
ＤＲＡＭ書込イネーブル信号は、トライステート増幅器５２ａの制御端子にポートＡ  ＤＲＡＭ書込信号入力端子５６ａを通して印加される。トライステート増幅器５２ａの出力状態は、ＤＲＡＭ書込イネーブル信号に基づいて制御される。読出イネーブル信号は、トライステート増幅器５０ａの制御端子にポートＡ  ＤＲＡＭ読出信号入力端子５８ａを通して印加される。トライステート増幅器５０ａの出力状態は、ＤＲＡＭ読出イネーブル信号に基づいて制御される。同様にＢポートでは、書込イネーブル信号はトライステート増幅器５０ｂの制御端子にポートＢ  ＤＲＡＭ書込信号入力端子５６ｂを通して印加される。トライステート増幅器５０ｂの出力状態は、ＤＲＡＭ書込イネーブル信号に基づいて制御される。ＤＲＡＭ読出イネーブル信号は、トライステート増幅器５２ｂの制御端子にポートＢ  ＤＲＡＭ読出信号入力端子５８ｂを通して印加される。トライステート増幅器５２ｂの出力状態は、ＤＲＡＭ読出イネーブル信号に基づいて制御される。記憶バッファ４２ａの動作は、ポートＡアドレス端子５４ａに印加されるポートＡアドレス信号によって制御され、記憶バッファ４２ｂの動作は、ポートＢアドレス端子５４ｂに印加されるポートＢアドレス信号によって制御される。
図３に示されるように、読出／書込バス、すなわちＲ／ＷバスＡおよびＲ／ＷバスＢの各々は、図２に示される従来のデュアルポートメモリのＲ／ＷバスＡおよびＲ／ＷバスＢより長さが短い。読出／書込バスの長さを縮めることで、Ｒ／ＷバスＡおよびＲ／ＷバスＢの容量は減少する。読出／書込バスの容量を低減することで、読出動作および書込動作の速度は、従来のデュアルポートメモリよりも速くなる。特に、読出動作および書込動作の速度は、パイプライン動作なしに１５０ｍＨｚ以上であり得る。
図４は図３に示されるメモリセルアレイ３１ａまたは３１ｂのいずれか一方のメモリセルの入出力構造を示す図である。メモリセルアレイ３１ａまたは３１ｂのいずれにおいても、複数のメモリセル１０１ａおよび１０１ｂが行および列のマトリックスに配置される。図４に示されるように、ワード線（ＷＬ）１０３は各行に設けられ、メモリセル１０１ａおよび１０１ｂは転送ゲートトランジスタ１０２ａおよび１０２ｂを介してワード線１０３に接続される。各列はビット線対ＢＬ１０４ａおよび／ＢＬ１０４ｂを含む。列選択線（ＣＳＬ）１０７は列選択トランジスタ１０６ａおよび１０６ｂに接続される。選択トランジスタ１０６ａおよび１０６ｂの各々は、一方の導体がセンスアンプ８ａに接続され、他方の導体が共有グローバルバスＳＧＢのそれぞれ対応の線ＧＢ、／ＧＢに接続される。そのため、ワード線１０３および列選択線１０７を選択すると、メモリセル１０１ａおよび１０１ｂに記憶されている相補データは共有グローバル線ＧＢ、／ＧＢに読出される。
図３および図４に示されるデュアルポートメモリでは、典型的には共有グローバルバスＳＧＢは２５６ビット幅であり、一方、各ポートのデータ端子をトライステートバッファ３３ａ、３５ａまたは３３ｂ、３５ｂを介して記憶バッファに接続する線は１６ビット幅である。この発明の装置では、大きな、速度の遅い共有グローバルバスＳＧＢを用いて、非常な高速度で読出および書込ができる記憶バッファ４２ａおよび４２ｂを一杯にすることができる。さらに、データをメモリセルアレイ３０ａ、３０ｂから記憶バッファ４２ａ、４２ｂへ選択的または同時に読出すことができる。またデータを記憶バッファ４２ａ、４２ｂからそれぞれ対応のデータ入出力端子３４ａ、３４ｂへ選択的または同時に読出すこともできる。
記憶バッファ４２ａおよび４２ｂは共有グローバルバスＳＧＢを共有しているため、記憶バッファ４２ａ、４２ｂの両方が、同時にデータを書込むためにメモリセルアレイ３１ａ、３１ｂにアクセスすることはできない。しかしながら、この発明の装置では、データ衝突を避けるために記憶バッファ４２ａ、４２ｂからのメモリアレイ３１ａ、３１ｂへの書込をスケジュールしながら、データ入出力端子３４ａ、３４ｂそれぞれから対応の記憶バッファ４２ａ、４２ｂへの選択的または同時にデータを書込むことが可能である。記憶バッファ４２ａ、４２ｂは各々がたとえば２５６ビットを有する複数のデータブロックを含むように設計してもよいため、データ入出力端子３４ａ、３４ｂから書込まれたデータでデータブロックを一杯にし、記憶バッファ４２ａ、４２ｂからメモリアレイ３１ａ、３１ｂへの以後のアクセスをスケジュールすることによってデュアルポートメモリへ書込む速度を増加できる。さらに、この発明の装置ではデータを記憶バッファ４２ｂまたは４２ａからメモリアレイ３１ａ、３１ｂへ書込む間、データを記憶バッファ４２ａまたは４２ｂへそれぞれ対応の入出力端子３４ａ、３４ｂから書込むことによって動作速度を速めることができる。図２に示される従来のデュアルポートメモリでは、共通の記憶バッファがポートＡおよびポートＢの双方に設けられるため、このような動作は不可能である。代わりに、記憶バッファ４２ｂまたは４２ａからデータをメモリアレイ３１ａ、３１ｂへ書込む間、記憶バッファ４２ａまたは４２ｂからそれぞれ対応の入出力端子３４ａ、３４ｂへデータを読出すことができる。このような動作もまた、図２に示される従来のデュアルポートメモリでは、共通の記憶バッファがポートＡおよびポートＢの双方に設けられるため不可能である。
以上、読出および書込動作が高速度で実行できるデュアルポートメモリを説明した。
この発明の数多くの特徴および利点は詳細な明細書から明らかであり、また、添付の請求の範囲がこの発明の真の精神および範囲内に含まれるこの発明のそのような特徴および利点のすべてを網羅することを意図している。当業者は数多くの修正および変更に容易に思いいたるであろうため、この発明を例示および説明した構造および動作そのものに限定することを望むものではない。したがって、この発明の範囲内に含まれるすべての適切な修正例および均等物を使用してもよい。
【図１】
0003741153.tif 000002
【図２】
0003741153.tif 000003
【図３】
0003741153.tif 000004
【図４】
0003741153.tif 000005