(57)【特許請求の範囲】
【請求項１】
受信フレームを所定ビット幅の受信ビット列にシリアル／パラレル変換して並列処理することによりフレーム同期を確立するフレーム同期装置であって、
前記受信ビット列を所定手順で分割して複数の分割受信ビット列（Ｘ1〜Ｘ4）を生成する分割受信ビット列生成手段（１）と、
規定の同期パターンを前記所定手順と同様に分割することにより前記分割受信ビット列（Ｘ1〜Ｘ4）と同数の分割同期パターン（▲１▼〜▲４▼）を生成する分割同期パターン生成手段（２）と、
各分割受信ビット列（Ｘ1〜Ｘ4）に対応して設けられ、当該各分割受信ビット列（Ｘ1〜Ｘ4）を全ての分割同期パターン（▲１▼〜▲４▼）と並列に比較照合することにより各分割受信ビット列（Ｘ1〜Ｘ4）中に何れかの分割同期パターン（▲１▼〜▲４▼）に相当する受信分割同期ビット列を検出し、当該受信分割同期ビット列が検出された場合には、各分割受信ビット列（Ｘ1〜Ｘ4）の中から受信分割同期ビット列以降のビット列を出力ビット列として各々出力する複数の分割型同期検出部（４Ａ〜４Ｄ）と、
該各分割型同期検出部（４Ａ〜４Ｄ）で検出された受信分割同期ビット列がどの分割同期パターンに対応するかを示す受信分割同期ビット列の種別情報に基づいて、各分割型同期検出部（４Ａ〜４Ｄ）から入力された出力ビット列を前記所定手順の逆手順で合成して受信データ列として外部に出力する受信データ列合成手段（５）と
を具備することを特徴とするフレーム同期装置。
【請求項２】
分割受信ビット列生成手段（１）は、受信ビット列を４つの分割受信ビット列（Ｘ1〜Ｘ4）に分割し、また、分割型同期検出部（４Ａ〜４Ｄ）は、４個設けられ、５１２ビットのビット幅の受信ビット列のうち１２８ビット（＝５１２÷４）を各分割同期パターン（▲１▼〜▲４▼）と並列に比較照合することを特徴とする請求項１記載のフレーム同期装置。
【請求項３】
分割同期パターン生成手段（２）は、１２８ビットからなる同期パターンを３２ビットからなる４つの分割同期パターン（▲１▼〜▲４▼）に分割することを特徴とする請求項２記載のフレーム同期装置。
【請求項４】
受信フレームを所定ビット幅の受信ビット列にシリアル／パラレル変換して並列処理することによりフレーム同期を確立するフレーム同期方法であって、
前記受信ビット列を所定手順で複数の分割受信ビット列（Ｘ1〜Ｘ4）に分割する行程と、
規定の同期パターンを前記所定手順と同様に前記分割受信ビット列（Ｘ1〜Ｘ4）と同数の分割同期パターン（▲１▼〜▲４▼）に分割する行程と、
前記各分割受信ビット列（Ｘ1〜Ｘ4）を全ての分割同期パターン（▲１▼〜▲４▼）と並列にそれぞれ比較照合することにより各分割受信ビット列（Ｘ1〜Ｘ4）中に何れかの分割同期パターン（▲１▼〜▲４▼）に相当する受信分割同期ビット列を検出し、当該受信分割同期ビット列が検出された場合には、各分割受信ビット列（Ｘ1〜Ｘ4）の中から受信分割同期ビット列以降のビット列を出力ビット列として各々出力する行程と、
各々に検出された受信分割同期ビット列がどの分割同期パターンに対応するかを示す受信分割同期ビット列の種別情報に基づいて、分割受信ビット列（Ｘ1〜Ｘ4）に対応する各出力ビット列を前記所定手順の逆手順で合成して受信データ列として出力する行程と
を有することを特徴とするフレーム同期方法。
【請求項５】
受信ビット列を４つの分割受信ビット列（Ｘ1〜Ｘ4）に分割し、かつ、５１２ビットのビット幅の受信ビット列のうち１２８ビット（＝５１２÷４）を各分割同期パターン（▲１▼〜▲４▼）と並列に比較照合することを特徴とする請求項４記載のフレーム同期方法。
【請求項６】
１２８ビットからなる同期パターンを３２ビットからなる４つの分割同期パターン（▲１▼〜▲４▼）に分割することを特徴とする請求項５記載のフレーム同期方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、所定ビット長のフレームから特定の同期パターンを検出してフレーム同期を確立するフレーム同期装置及び方法に関する。
【０００２】
【従来の技術及び発明が解決しようとする課題】
周知のように、デジタル通信では所定ビット長のフレーム単位で通信が行われる。各フレームには特定ビット列からなる同期パターンが挿入され、受信側では、送信側から順次受信される各フレームの同期パターンを検出することによりフレーム同期を確立して通信情報を再生する。上記フレームは各ビットが時系列的に配置されたシリアル信号として送信側から受信側に伝送（シリアル伝送）されるが、受信側では、このシリアル信号を所定ビット幅のパラレル信号に変換（パラレル変換）し、このパラレル信号に同期パターン検出処理を施すことによりフレーム同期を確立する。例えば、特開平５−１１０５５５号公報には、このようなフレーム同期用のフレーム同期回路の構成例が開示されている。
【０００３】
ところで、通常のビットレートよりも高いビットレートのフレームについて、そのフレーム同期処理を行う場合、▲１▼並列処理する上記ビット幅を従来のままとして動作周波数を従来よりも上げる方法と、▲２▼動作周波数を従来のままとし、ビット幅を増大させる方法とが基本的に考えられる。しかし、方法▲１▼を採用する場合、高速動作の集積回路を開発する必要があるため、コスト高となる。これに対して、方法▲２▼を採用する場合には、従来から使用していたフレーム同期専用の集積回路をそのままでは使用することができなくなるために、方法▲１▼のように高速動作は要求されないものの、新たな仕組みを考える必要がある。
【０００４】
本発明は、上述する問題点に鑑みてなされたもので、既存のフレーム同期専用集積回路を複数使用して従来よりも高ビットレートのフレーム同期処理を実現することを目的とする。
【０００５】
【課題を解決するための手段】
上記目的を達成するために、本発明では、フレーム同期装置に係わる第１の手段として、受信フレームを所定ビット幅の受信ビット列にシリアル／パラレル変換して並列処理することによりフレーム同期を確立するフレーム同期装置において、前記受信ビット列を所定手順で分割して複数の分割受信ビット列を生成する分割受信ビット列生成手段と、規定の同期パターンを前記所定手順と同様に分割することにより前記分割受信ビット列と同数の分割同期パターンを生成する分割同期パターン生成手段と、各分割受信ビット列に対応して設けられ、当該各分割受信ビット列を全ての分割同期パターンと並列に比較照合することにより各分割受信ビット列中に何れかの分割同期パターンに相当する受信分割同期ビット列を検出し、当該受信分割同期ビット列が検出された場合には、各分割受信ビット列の中から受信分割同期ビット列以降のビット列を出力ビット列として各々出力する複数の分割型同期検出部と、該各分割型同期検出部で検出された受信分割同期ビット列がどの分割同期パターンに対応するかを示す受信分割同期ビット列の種別情報に基づいて、各分割型同期検出部から入力された出力ビット列を前記所定手順の逆手順で合成して受信データ列として外部に出力する受信データ列合成手段とを具備するという手段を採用する。
【０００６】
また、フレーム同期装置に係わる第２の手段として、上記第１の手段において、分割受信ビット列生成手段は、受信ビット列を４つの分割受信ビット列に分割し、また、分割型同期検出部は、４個設けられ、５１２ビットのビット幅の受信ビット列のうち１２８ビット（＝５１２÷４）を各分割同期パターンと並列に比較照合するという手段を採用する。
【０００７】
フレーム同期装置に係わる第３の手段として、上記第２の手段において、分割同期パターン生成手段は、１２８ビットからなる同期パターンを３２ビットからなる４つの分割同期パターンに分割するという手段を採用する。
【０００８】
一方、本発明では、フレーム同期方法に係わる第１の手段として、受信フレームを所定ビット幅の受信ビット列にシリアル／パラレル変換して並列処理することによりフレーム同期を確立するフレーム同期方法において、前記受信ビット列を所定手順で複数の分割受信ビット列に分割する行程と、規定の同期パターンを前記所定手順と同様に前記分割受信ビット列と同数の分割同期パターンに分割する行程と、前記各分割受信ビット列を全ての分割同期パターンと並列にそれぞれ比較照合することにより各分割受信ビット列（Ｘ1〜Ｘ4）中に何れかの分割同期パターンに相当する受信分割同期ビット列を検出し、当該受信分割同期ビット列が検出された場合には、各分割受信ビット列の中から受信分割同期ビット列以降のビット列を出力ビット列として各々出力する行程と、各々に検出された受信分割同期ビット列がどの分割同期パターンに対応するかを示す受信分割同期ビット列の種別情報に基づいて、分割受信ビット列に対応する各出力ビット列を前記所定手順の逆手順で合成して受信データ列として出力する行程とを有する手段を採用する。
【０００９】
また、フレーム同期方法に係わる第２の手段として、上記第１の手段において、受信ビット列を４つの分割受信ビット列に分割し、かつ、５１２ビットのビット幅の受信ビット列のうち１２８ビット（＝５１２÷４）を各分割同期パターンと並列に比較照合するという手段を採用する。
【００１０】
フレーム同期方法に係わる第３の手段として、上記第２の手段において、１２８ビットからなる同期パターンを３２ビットからなる４つの分割同期パターンに分割するという手段を採用する。
【００１１】
【発明の実施の形態】
以下、図面を参照して、本発明に係わるフレーム同期装置及び方法の一実施形態について説明する。
【００１２】
なお、本フレーム同期装置は、３９．８１３（Gbps）の伝送ビットレートで送受信されるフレームを５１２ビット単位の受信ビット列にシリアル／パラレル変換することにより、受信ビット列を７７．７６ＭＨｚの基準クロックで５１２ビットずつ並列処理してフレーム同期を確立するものである。後述するように、本フレーム同期装置では、受信ビット列を７７．７６ＭＨｚの基準クロックで１２８ビットずつ並列処理する既存のフレーム同期専用集積回路を合計で１６個用いることにより、５１２ビット並列処理つまり１２８並列処理に対して４倍のビット幅の並列処理を実現している。
【００１３】
図１は、本実施形態の全体構成図である。この図において、符号１は入力並替部（分割受信ビット列生成手段）、２は同期パターン供給部（分割同期パターン生成手段）、３はタイミング発生回路、４Ａ〜４Ｄは分割型同期検出部、５は出力並替部（受信データ列合成手段）、６，７はＡＮＤゲート、８はフリップフロップ（ＦＦ）、９は保護回路、１０はＮＯＴゲート（インバータ）である。
【００１４】
本実施形態では、４つの分割型同期検出部４Ａ〜４Ｄによって５１２ビットずつ並列処理するものでり、入力並替部１は、受信ビット列を先頭から４つ置きに選択することにより４つの分割受信ビット列Ｘ1〜Ｘ4を生成し、第１の分割受信ビット列Ｘ1を分割型同期検出部４Ａに、第２の分割受信ビット列Ｘ2を分割型同期検出部４Ｂに、第３の分割受信ビット列Ｘ3を分割型同期検出部４Ｃに、また第４の分割受信ビット列Ｘ4を分割型同期検出部４Ｄにそれぞれ供給する。
【００１５】
同期パターン供給部２は、１２８ビットからなる規定の同期パターン（フレーム中に含まれる同期専用ビット列に対する期待値ビット列）を３２ビットずつ４分割した分割同期パターン▲１▼〜▲４▼を生成して各分割型同期検出部４Ａ〜４Ｄに並列供給する。タイミング発生回路３は、各分割型同期検出部４Ａ〜４Ｄが上記分割同期パターン▲１▼〜▲４▼の何れかを検出したときに出力する同期パターン検出信号ｓ1〜ｓ4を入力とし、当該同期パターン検出信号ｓ1〜ｓ4に同期した比較タイミング信号ｔを各分割型同期検出部４Ａ〜４Ｄ並びにフリップフロップ８に供給する。
【００１６】
各分割型同期検出部４Ａ〜４Ｄは、上記入力並替部１から各々入力された分割受信ビット列Ｘ1〜Ｘ4と同期パターン供給部２から供給された分割同期パターン▲１▼〜▲４▼とを比較タイミング信号ｔに同期して比較照合することにより、各分割受信ビット列Ｘ1〜Ｘ4の中から分割同期パターン▲１▼〜▲４▼と一致する同期専用ビット列（受信同期パターン）を照合すると共に、当該検出結果に基づいて分割受信ビット列Ｘ1〜Ｘ4を並び替え処理することにより受信同期パターンを先頭とする分割受信ビット列Ｘ1〜Ｘ4を出力並替部５にそれぞれ出力する。
【００１７】
なお、各分割型同期検出部４Ａ〜４Ｄは同一構成を有する。したがって、以下では分割型同期検出部４Ａを例に取って、各分割型同期検出部４Ａ〜４Ｄの詳細構成について説明する。
【００１８】
図２は、分割型同期検出部４Ａの詳細構成を示すブロック図である。この図に示すように、分割型同期検出部４Ａは、４つの従来回路部ａ1〜ａ4、セレクタｂ、ＯＲゲートｃ，ｄから構成されている。各従来回路部ａ1〜ａ4は、各分割同期パターン▲１▼〜▲４▼に対応して各々設けられており、このうち従来回路部ａ1には第１の分割同期パターン▲１▼が、従来回路部ａ2には第２の分割同期パターン▲２▼が、従来回路部ａ3には第３の分割同期パターン▲３▼が、そして従来回路部ａ4には第４の分割同期パターン▲４▼がそれぞれ入力される。また、各従来回路部ａ1〜ａ4には、第１の分割受信ビット列Ｘ1、つまり１２８ビットからなる入力受信ビット列ＩＤ[1]〜ＩＤ[128]が共通に入力される。
【００１９】
従来回路部ａ1は、同期パターン検出部ｅ1、フリップフロップｆ1、ビット並替部ｇ1及び同期パターン比較部ｈ1から構成されてた既存のフレーム同期専用集積回路である。また、他の従来回路部ａ2〜ａ4も、従来回路部ａ1と同様に既存のフレーム同期専用集積回路である。従来回路部ａ1において、同期パターン検出部ｅ1は、第１の分割同期パターン▲１▼と第１の分割受信ビット列Ｘ1とを比較照合することにより、第１の分割受信ビット列Ｘ1中に第１の分割同期パターン▲１▼が検出されたことを示す分割同期パターン▲１▼検出信号ｓ11を出力すると共に、当該検出された第１の分割同期パターン▲１▼に一致する受信分割同期ビット列の先頭ビットＩＤ[1]からのビットずれ値をフリップフロップｆ1に出力する。
【００２０】
ここで、同期パターン検出部ｅ1は、ビット幅が１２８ビットの第１の分割受信ビット列Ｘ1とビット幅が３２ビットの第１の分割同期パターン▲１▼とを比較照合して第１の分割受信ビット列Ｘ1中に第１の分割同期パターン▲１▼と同一の受信分割同期ビット列が存在するか否かを高速に検出するために、第１の分割受信ビット列Ｘ1を順次ビットシフトしたビット列を第１の分割同期パターン▲１▼と並列に比較する複数（９６個（＝128-32））の比較器を備えている。
【００２１】
フリップフロップｆ1は、上記ビットずれ値を分割同期パターン▲１▼検出信号ｓ11をトリガにしてビット並替部ｇ1に供給する。ビット並替部ｇ1は、上記ずれ値に基づいて入力受信ビット列ＩＤ[1]〜ＩＤ[128]の中から第１の分割同期パターン▲１▼に相当する受信分割同期ビット列よりも前のビット列を破棄し、受信分割同期ビット列を先頭とする受信ビット列をセレクタｂ及び同期パターン比較部ｈ1に出力する。同期パターン比較部ｈ1は、このようにしてビット並替部ｇ1から入力されたビット列を第１の分割同期パターン▲１▼と比較照合し、その結果を分割同期パターン▲１▼比較信号ｐ11としてＯＲゲートｄに出力する。
【００２２】
なお、他の従来回路部ａ2〜ａ4のうち、従来回路部ａ2は、第２の分割同期パターン▲２▼と第１の分割受信ビット列Ｘ1とに基づいて従来回路部ａ1と同様の処理を行い、従来回路部ａ3は、第３の分割同期パターン▲３▼と第１の分割受信ビット列Ｘ1とに基づいて従来回路部ａ1と同様の処理を行い、また従来回路部ａ4は、第４の分割同期パターン▲４▼と第１の分割受信ビット列Ｘ1とに基づいて上述した従来回路部ａ1と同様の処理を行う。
【００２３】
セレクタｂは、上記分割同期パターン▲１▼検出信号ｓ11、分割同期パターン▲２▼検出信号ｓ12、分割同期パターン▲３▼検出信号ｓ13及び分割同期パターン▲４▼検出信号ｓ14をトリガにして各従来回路部ａ1〜ａ4から出力された受信ビット列の何れかを選択し、出力ビット列Ｑ[1]〜Ｑ[128]として出力並替部５に出力する。ＯＲゲートｃは、従来回路部ａ1から出力される分割同期パターン▲１▼検出信号ｓ11及び、従来回路部ａ2から出力される分割同期パターン▲２▼検出信号ｓ12、従来回路部ａ3から出力される分割同期パターン▲３▼検出信号ｓ13、従来回路部ａ4から出力される分割同期パターン▲４▼検出信号ｓ14の論理和を取り、その結果を分割同期パターン検出信号ｓ1としてＡＮＤゲート６に出力する。
【００２４】
ＯＲゲートｄは、従来回路部ａ1から出力される上記分割同期パターン▲１▼比較信号ｐ11及び、従来回路部ａ2から出力される分割同期パターン▲２▼比較信号ｐ12、従来回路部ａ3から出力される分割同期パターン▲３▼比較信号ｐ13、従来回路部ａ4から出力される分割同期パターン▲４▼比較信号ｐ14の論理和を取り、その結果を分割同期パターン比較信号ｐ1としてＡＮＤゲート７に出力する。
【００２５】
図１に戻ってさらに説明すると、出力並替部５は、各分割型同期検出部４Ａ〜４Ｄから入力された出力ビット列Ｑ[1]〜Ｑ[128]に対して、入力並替部１とは逆の並べ替え処理を行うことにより受信データ列Ｄ[1]〜Ｄ[512]を出力する。ＡＮＤゲート６は、分割型同期検出部４Ａから入力される分割同期パターン検出信号ｓ1、分割型同期検出部４Ｂから入力される分割同期パターン検出信号ｓ2、分割型同期検出部４Ｃから入力される分割同期パターン検出信号ｓ3及び分割型同期検出部４Ｄから入力される分割同期パターン検出信号ｓ4の論理積を取り、その結果をタイミング発生回路３に出力する。
【００２６】
一方、ＡＮＤゲート６は、分割型同期検出部４Ａから入力される分割同期パターン比較信号ｐ1、分割型同期検出部４Ｂから入力される分割同期パターン比較信号ｐ2、分割型同期検出部４Ｃから入力される分割同期パターン比較信号ｐ3及び分割型同期検出部４Ｄから入力される分割同期パターン比較信号ｐ4の論理積を取り、その結果（比較論理積信号）を保護回路９のデータ端子に出力する。フリップフロップ８は、タイミング発生回路３から入力された比較タイミング信号ｔを動機パターンの照合に要するクロック分だけ遅延させて保護回路９のクロック端子に出力する。
【００２７】
保護回路９は、比較タイミング信号ｔに同期してデータ端子に入力された比較論理積信号の状態（Ｌ／Ｈ）を判定し、その判定結果を同期信号として外部に出力する。ＮＯＴゲート１０は、この同期信号を位相反転して同期はずれ信号として各分割型同期検出部４Ａ〜４Ｄにフードバックする。この同期はずれ信号は、各分割型同期検出部４Ａ〜４Ｄ内の同期パターン検出部にそれぞれ供給され、各分割同期パターン▲１▼〜▲４▼と入力受信ビット列ＩＤ[1]〜ＩＤ[128]との比較照合動作の制御に用いられる。すなわち、各分割型同期検出部４Ａ〜４Ｄの同期パターン検出部は、一端フレーム同期が確立されると比較照合処理を停止するが、上記同期はずれ信号が入力されると、フレーム同期を再度確立すべく比較照合処理を再開する。
【００２８】
次に、このように構成された本フレーム同期装置の動作について、図３〜図６を参照して詳しく説明する。
【００２９】
まず最初に、図３は、本フレーム同期装置のビット相関図であり、入力並替部１及び出力並替部５の動作を説明するためのものである。本フレーム同期装置は、４つの分割型同期検出部４Ａ〜４Ｄを用いて既存のフレーム同期装置の並列処理ビット数（１２８ビット）に対して４倍のビット幅（５１２ビット）毎に受信ビット列を並列処理するように構成されており、入力並替部１は、図示するように、受信ビット列を先頭ビットから分割型同期検出部４Ａ→分割型同期検出部４Ｂ→分割型同期検出部４Ｃ→分割型同期検出部４Ｄの順序で繰り返し割り当てることにより、受信ビット列を４分割して分割受信ビット列Ｘ1〜Ｘ4を生成する。
【００３０】
すなわち、入力並替部１は、一般式として｛４（ｋ−ｎ）＋１｝で示される分割受信ビット列Ｘ1を分割型同期検出部４Ａに、｛４（ｋ−ｎ）＋２｝で示される分割受信ビット列Ｘ2を分割型同期検出部４Ｂに、｛４（ｋ−ｎ）＋３｝で示される分割受信ビット列Ｘ3を分割型同期検出部４Ｃに、また｛４（ｋ−ｎ）＋４｝で示される分割受信ビット列Ｘ4を分割型同期検出部４Ｄにそれぞれ供給する。ここで、ｋは、各分割型同期検出部４Ａ〜４Ｄ並列処理するビット数に相当する変数であり、本実施形態の場合１２８（ビット）である。また、ｎはｋ以下の自然数である。
【００３１】
この結果、分割型同期検出部４Ａには、受信ビット列の第1，5，9，……，509ビットつまりＩＤ[1]，ＩＤ[5]，ＩＤ[9]，……ＩＤ[509]が入力され、分割型同期検出部４Ｂには第2，6，10，……510ビットつまりＩＤ[2]，ＩＤ[6]，ＩＤ[10]，……ＩＤ[510]が入力され、分割型同期検出部４Ｃには第3，7，11，……511ビットつまりＩＤ[3]，ＩＤ[7]，ＩＤ[11]，……ＩＤ[511]が入力され、また分割型同期検出部４Ｄには第4，8，12，……512ビットつまりＩＤ[4]，ＩＤ[8]，ＩＤ[12]，……ＩＤ[512]が入力される。
【００３２】
続いて、図４は、同期パターン供給部２による分割同期パターン▲１▼〜▲４▼の生成処理について説明する。図４に示すように、同期パターンは予め規定された１２８ビット（32×4）から構成されていると共に、８ビットずつが構成単位α〜ωとしてブロック化されている。同期パターン供給部２は、このような規定の同期パターンについて、上記入力並替部１と同様の考え方で、先頭ビットから４つ置きに各基本単位α〜ωの先頭ビットから第１の分割同期パターン▲１▼→第２の分割同期パターン▲２▼→第３の分割同期パターン▲３▼→第４の分割同期パターン▲４▼の順序で繰り返し割り当てる。
【００３３】
この結果、第１の分割同期パターン▲１▼は、各ブロックα〜ωの第１ビット及び第５ビットから構成され、第２の分割同期パターン▲２▼は、各ブロックα〜ωの第２ビット及び第６ビットから構成され、第３の分割同期パターン▲３▼は、各ブロックα〜ωの第３ビット及び第７ビットから構成され、第４の分割同期パターン▲４▼は、各ブロックα〜ωの第４ビット及び第８ビットから構成される。すなわち、各分割同期パターン▲１▼〜▲４▼は、各分割型同期検出部４Ａ〜４Ｄに各々入力される分割受信ビット列Ｘ1〜Ｘ4と同様に先頭ビットから４つ置きに選択された各ビットからなるビット列として分割型同期検出部４Ａ〜４Ｄ（正確には同期パターン検出部ｅ1〜ｅ4及び同期パターン比較部ｈ1〜ｈ4）にそれぞれ入力される（図２参照）。
【００３４】
ここで、分割型同期検出部４Ａ〜４Ｄは、このように入力並替部１から入力された各分割受信ビット列Ｘ1〜Ｘ4及び各分割同期パターン▲１▼〜▲４▼に対して同様に動作するので、以下では代表として分割型同期検出部４Ａの動作を説明する。
【００３５】
分割型同期検出部４Ａ内の同期パターン検出部ｅ1は、１２８ビットからなる第１の分割受信ビット列Ｘ1と３２ビットからなる第１の分割同期パターン▲１▼とを比較照合し、第１の分割受信ビット列Ｘ1中に第１の分割同期パターン▲１▼ど同一の受信同期パターンが検出されると、１クロック幅に相当するパルス幅の分割同期パターン▲１▼検出信号ｓ11をフリップフロップｆ1及びＯＲゲートｃに出力すると共に、第１の分割受信ビット列Ｘ1中に検出された受信同期パターンの分割受信ビット列Ｘ1の先頭ビットからのずれをビットずれ値としてフリップフロップｆ1に出力する。
【００３６】
この結果、フリップフロップｆ1からビットずれ値が分割同期パターン▲１▼検出信号ｓ11をトリガにしてビット並替部ｇ1に供給され、ビット並替部ｇ1では、分割受信ビット列Ｘ1の中から受信同期パターンの先頭ビット以降のビット列がセレクタｂ及び同期パターン比較部ｈ1に出力される。同期パターン比較部ｈ1は、このようにビット並替部ｇ1から入力された分割受信ビット列を比較タイミング信号ｔをトリガにして第１の分割同期パターン▲１▼と再度比較照合し、当該第１の分割同期パターン▲１▼が検出された場合には、１クロック幅に相当するパルス幅の分割同期パターン▲１▼比較信号ｐ11をＯＲゲートｄに出力する。
【００３７】
このような従来回路部ａ1による第１の分割受信ビット列Ｘ1と第１の分割同期パターン▲１▼とに関する処理に対して、従来回路部ａ2は、第１の分割受信ビット列Ｘ1と第２の分割同期パターン▲２▼とに関する処理を行い、第１の分割受信ビット列Ｘ1の中から第２の分割同期パターン▲２▼の先頭ビット以降のビット列をセレクタｂに出力し、さらに分割同期パターン▲２▼検出信号ｓ12をＯＲゲートｃに出力すると共に、分割同期パターン▲２▼比較信号ｐ12をＯＲゲートｄに出力する。
【００３８】
また、従来回路部ａ3は、第１の分割受信ビット列Ｘ1と第３の分割同期パターン▲３▼とに関する処理を行い、第１の分割受信ビット列Ｘ1の中から第３の分割同期パターン▲３▼の先頭ビット以降のビット列をセレクタｂに出力し、さらに分割同期パターン▲３▼検出信号ｓ13をＯＲゲートｃに出力すると共に、分割同期パターン▲３▼比較信号ｐ13をＯＲゲートｄに出力する。従来回路部ａ4は、第１の分割受信ビット列Ｘ1と第４の分割同期パターン▲４▼とに関する処理を行い、第１の分割受信ビット列Ｘ1の中から第４の分割同期パターン▲４▼の先頭ビット以降のビット列をセレクタｂに出力し、さらに分割同期パターン▲４▼検出信号ｓ14をＯＲゲートｃに出力すると共に、分割同期パターン▲４▼比較信号ｐ14をＯＲゲートｄに出力する。
【００３９】
ＯＲゲートｃは、上記分割同期パターン▲１▼検出信号ｓ11、分割同期パターン▲２▼検出信号ｓ12、分割同期パターン▲３▼検出信号ｓ13及び分割同期パターン▲４▼検出信号ｓ14の論理和を取ることにより、従来回路部ａ1〜ａ4の何れかで分割同期パターン▲１▼〜▲４▼の何れかが検出された場合には、分割同期パターン検出信号ｓ1をＡＮＤゲート６に出力する。そして、セレクタｂは、分割同期パターン▲１▼〜▲４▼の何れかを検出した従来回路部から出力された分割受信ビット列を選択し、出力ビット列Ｑ[1]〜Ｑ[128]として出力する。
【００４０】
また、ＯＲゲートｄは、分割同期パターン▲１▼比較信号ｐ11、分割同期パターン▲２▼比較信号ｐ12、分割同期パターン▲３▼比較信号ｐ13及び分割同期パターン▲４▼比較信号ｐ14の論理和を取ることにより、従来回路部ａ1〜ａ4の何れかで分割同期パターン▲１▼〜▲４▼の何れかの検出が確認された場合には、分割同期パターン比較信号ｐ1をＡＮＤゲート７に出力する。
【００４１】
このような第１の分割受信ビット列Ｘ1に対する分割型同期検出部４Ａの処理に対して、分割型同期検出部４Ｂは、第２の分割受信ビット列Ｘ2に対して上記分割型同期検出部４Ａと同様の処理を行い、分割型同期検出部４Ｃは、第３の分割受信ビット列Ｘ3に対して分割型同期検出部４Ａと同様の処理を行い、分割型同期検出部４Ｄは、第４の分割受信ビット列Ｘ4に対して分割型同期検出部４Ａと同様の処理を行う。
【００４２】
また、全ての分割型同期検出部４Ａ〜４Ｄは、第１の分割同期パターン▲１▼に対応する受信同期ビット列を検出したことを示す分割同期パターン▲１▼検出信号ｓ11〜ｓ41を出力並替部５に対して出力するので、出力並替部５は、この分割同期パターン▲１▼検出信号ｓ11〜ｓ41に基づいて分割型同期検出部４Ａ〜４Ｄからそれぞれ入力された各出力ビット列Ｑ[1]〜Ｑ[128]を並び替え、さらに当該各出力ビット列Ｑ[1]〜Ｑ[128]の各ビットを上述した入力並替部１とは逆の手順で並び替えて受信データ列を再生する。
【００４３】
本実施形態では、入力並替部１は、上述したように受信ビット列を先頭ビットから分割型同期検出部４Ａ→分割型同期検出部４Ｂ→分割型同期検出部４Ｃ→分割型同期検出部４Ｄの順番で順次繰り返して割り当てることにより分割受信ビット列Ｘ1〜Ｘ4を生成するので、例えば分割型同期検出部４Ｂで第１の分割同期パターン▲１▼が検出された場合には、当該分割型同期検出部４Ｂの次の順番に該当する分割型同期検出部４Ｃでは第２の分割同期パターン▲２▼が、さらに次の順番に該当する分割型同期検出部４Ｄでは第３の分割同期パターン▲３▼が、次の順番に該当する分割型同期検出部４Ａでは第４の分割同期パターン▲４▼が検出される。すなわち、どの分割型同期検出部でどの分割同期パターンが検出されたかが分かれば、受信ビット列の分割時のビット割り当て順序に従って受信データ列を再生することができる。
【００４４】
一例として、分割型同期検出部４Ｂから分割同期パターン▲１▼検出信号ｓ21が入力されると、入力並替部１は、当該分割型同期検出部４Ｂの出力ビット列Ｑ[1]〜Ｑ[128]を第１順位とし、分割型同期検出部４Ｃの出力ビット列Ｑ[1]〜Ｑ[128]を第２順位、分割型同期検出部４Ｄの出力ビット列Ｑ[1]〜Ｑ[128]を第３順位、さらに分割型同期検出部４Ａの出力ビット列Ｑ[1]〜Ｑ[128]を第４順位として、第１順位の出力ビット列Ｑ[1]〜Ｑ[128]の間に下位順位の出力ビット列Ｑ[1]〜Ｑ[128]の各ビットを１ビットずつ挿入することにより受信データ列を再構成する。
【００４５】
そして、この結果として、ＡＮＤゲート６には、分割同期パターン検出信号ｓ1に加えて、分割型同期検出部４Ｂの分割同期パターン検出信号ｓ2、分割型同期検出部４Ｃの分割同期パターン検出信号ｓ3及び分割型同期検出部４Ｄの分割同期パターン検出信号ｓ4がそれぞれ入力される。ＡＮＤゲート６は、これら各入力信号の論理積を取ることにより、図５に示すように、全ての分割型同期検出部４Ａ〜４Ｄから分割同期パターン検出信号ｓ1〜ｓ4が入力された場合にのみ、同期パターン検出信号ｓをタイミング発生回路３に出力する。
【００４６】
一方、ＡＮＤゲート７には、分割同期パターン比較信号ｐ1に加えて、分割型同期検出部４Ｂの分割同期パターン比較信号ｐ2、分割型同期検出部４Ｃの分割同期パターン比較信号ｐ3及び分割型同期検出部４Ｄの分割同期パターン比較信号ｐ4がそれぞれ入力される。ＡＮＤゲート７は、これら各入力信号の論理積を取ることにより、図５に示すように、全ての分割型同期検出部４Ａ〜４Ｄから分割同期パターン比較信号ｐ1〜ｐ4が入力された場合にのみ、同期パターン比較信号ｐを保護回路９に出力する。そして、この場合、保護回路９は、同期パターン比較信号ｐの状態変化をフリップフロップ８から入力される比較タイミング信号ｔに同期してラッチすることにより同期信号を出力する。
【００４７】
なお、図５では、過去のフレームにおいて同期パターンが検出されてフレーム同期が確立されていた場合において、フレーム１で同期パターンが検出されず同期パターン比較信号ｐが保護回路９に入力されなかった状態を示している。この状態は、フレーム１においてフレーム同期がはずれた状態であり、保護回路９から出力される同期信号は「Ｈ（ハイ）」レベルから「Ｌ（ロー）」レベルに遷移し、この同期信号がＮＯＴゲート１０を介して各分割型同期検出部４Ａ〜４Ｄに供給されることにより、当該各分割型同期検出部４Ａ〜４Ｄは同期パターンの検出処理を再開する。
【００４８】
この結果、次のフレーム２で同期パターンが検出されてＡＮＤゲート６から同期パターン検出信号ｓが出力されると、この同期パターン検出信号ｓによってタイミング発生回路３はリセットされ、比較タイミング信号ｔの位置が当該同期パターン検出信号ｓのタイミングつまり新たに同期パターンが検出されたタイミングに修正される。そして、当該フレーム２以降のフレーム３，４において同期パターン比較信号ｐが連続して保護回路９に入力されると、同期信号は「Ｌ（ロー）」レベルから「Ｈ（ハイ）」レベルに遷移してフレーム同期の確立状態に復帰する。
【００４９】
本実施形態によれば、１２８ビット並列処理用の従来回路部ａ1〜ａ4を各分割型同期検出部４Ａ〜４Ｄについて各々４つ用いることにより、つまり既存のフレーム同期専用集積回路を１６個用いることにより、５１２ビット並列処理用のフレーム同期装置を実現することができる。
【００５０】
なお、本発明は、このような５１２ビット並列処理用のフレーム同期装置に限定されることなく、他のビット幅の並列処理用フレーム同期装置に適用することが可能である。また、従来回路部ａ1〜ａ4としては、１２８ビット並列処理用の集積回路に限定されることなく他のビット幅の集積回路を用いても良い。したがって、分割型同期検出部４Ａ〜４Ｄの個数も４個に限定されるものではない。
【００５１】
【発明の効果】
以上説明したように、本発明によれば、既存のフレーム同期専用集積回路を複数個用いることにより既存よりもさらに多ビット幅の並列同期処理を行うので、従来よりも高ビットレートのフレーム同期処理を実現できる。
【図面の簡単な説明】
【図１】  本発明の一実施形態の全体構成を示すブロック図である。
【図２】  本発明の一実施形態における分割型同期検出部の構成を示すブロック図である
【図３】  本発明の一実施形態における受信ビット列のビット相関図である。
【図４】  本発明の一実施形態における分割同期パターンの生成処理を示す概念図である。
【図５】  本発明の一実施形態の動作を示すタイミングチャートである。
【符号の説明】
１……入力並替部（分割受信ビット列生成手段）
２……同期パターン供給部（分割同期パターン生成手段）
３……タイミング発生回路
４Ａ〜４Ｄ……分割型同期検出部
５……出力並替部（受信データ列合成手段）
６，７……ＡＮＤゲート
８……フリップフロップ（ＦＦ）
９……保護回路
１０……ＮＯＴゲート
ａ1〜ａ4……従来回路部
ｂ……セレクタ
ｃ，ｄ……ＯＲゲート
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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