(57)【特許請求の範囲】
【請求項１】
次の工程：
基板（１）の上方に構造化層（１０）を作成し、前記構造化層（１０）は、構造化パターンを設定するために、残留層区域（１１）及び前記残留層区域（１１）を側面から取り囲む、シリコンからなる沈下層区域（１２）を有し；
構造化層（１０）上に金属層（１４）を堆積させ；
少なくとも沈下層区域（１２）内にある断片の形で金属層（１４）をシリサイド化して、そこに金属ケイ化物層断片（１８）を作成し、
酸化工程を実施し、その際、金属ケイ化物層断片（１８）を構造化層（１０）の沈下層区域（１２）内へ移行させ、残留層区域（１１）に関して輪郭が同じ金属領域（１９）を残留層区域（１１）上に残留させる工程
を有する金属層を構造化する方法。
【請求項２】
残留層区域（１１）中に金属層（１４）と接続する、金属からなる導電性の接続構造体（１６）を作成する、請求項１記載の方法。
【請求項３】
残留層区域（１１）中に金属層（１４）と接続する、シリコンからなる導電性の接続構造体（１６）を作成し、
接続構造体（１６）上に、接続構造体（１６）を通した金属領域（１９）のシリサイド化に対する保護のための並びに接続構造体（１６）の酸化に対する保護のための導電性のバリア層を堆積させる、
請求項１記載の方法。
【請求項４】
残留層区域（１１）の上方でかつ少なくとも後に金属層（１４）のシリサイド化を予定している領域内で、堆積された金属層（１４）上にこの種のシリサイド化された金属層領域の酸化に対する保護のために酸化マスク（１５）を作成する、請求項１から３までのいずれか１項記載の方法。
【請求項５】
構造化層（１０）の沈下層区域（１２）を金属層（１４）の少なくとも２倍の厚さに構成する、請求項１から４までのいずれか１項記載の方法。
【請求項６】
金属層（１４）が白金又はイリジウムからなる、請求項１から５までのいずれか１項記載の方法。
【請求項７】
次の工程：
基板（１）の上方に構造化層（１０）を作成し、前記構造化層（１０）は、構造化パターンを設定するために、残留層区域（１１）及び前記残留層区域（１１）を側面から取り囲む、シリコンからなる沈下層区域（１２）を有し；
構造化層（１０）上に金属ケイ化物層（１１４）を作成し；
少なくとも沈下層区域（１２）内の断片（１１８）の形に金属ケイ化物層（１１４）を酸化させる酸化工程を実施し、その際、金属ケイ化物層（１１４）を沈下層区域（１２）の領域内で構造化層（１０）中へ移行させ、かつ残留層区域（１１）に関して輪郭が同じ金属ケイ化物領域（１１９）を残留層区域（１１）上に残留させる工程
を有する金属ケイ化物層を構造化する方法。
【請求項８】
金属ケイ化物層（１１４）を、金属ケイ化物ターゲットのスパッタリングにより作成する、請求項７記載の方法。
【請求項９】
金属ケイ化物層（１１４）を、金属層及びシリコン層の交互の堆積、及び引き続くアニール工程により作成する、請求項７記載の方法。
【請求項１０】
残留層区域（１１）の上方の領域内の金属ケイ化物層（１１４）上に酸化マスク（１１５）を堆積させる、請求項７から９までのいずれか１項記載の方法。
【請求項１１】
構造化層（１０）の沈下層区域（１２）が、金属ケイ化物層（１１４）より厚い、請求項７から１０までのいずれか１項記載の方法。
【請求項１２】
沈下した金属ケイ化物層断片（１８，１１８）の上方の沈下層区域（１２）内で酸化の際に形成された酸化物層を、少なくとも残留層区域（１１）上に残留する金属領域（１９）又は金属ケイ化物領域（１１９）の側壁領域内で除去する、請求項１から１１までのいずれか１項記載の方法。
【請求項１３】
少なくとも残留層区域（１１）上に残留する金属領域（１９）又は金属ケイ化物領域（１１９）上に、キャパシタ誘電体として高誘電率−誘電体又は強誘電体からなる金属酸化物含有層を堆積させ、強誘電特性を有するか又は高誘電率−誘電体を有するキャパシタを作成する、請求項１から１２までのいずれか１項記載の方法。
【発明の詳細な説明】
【０００１】
本発明は、金属層又は金属ケイ化物層を構造化する方法並びに集積半導体回路中の高誘電率−誘電体−又は強誘電体−キャパシタに関する。
【０００２】
常用のマイクロエレクトロニクスのメモリ素子（ＤＲＡＭ）は、記憶すべき情報を電荷の形で収容するするキャパシタを有する。キャパシタ材料として、たいていは酸化ケイ素層又は窒化ケイ素層が用いられ、これらは最大約８の誘電率を有する。メモリキャパシタの小型化並びに不揮発メモリ（ＦｅＲＡＭ）の製造のために、明らかにより高い誘電率を有する「新規種類の」キャパシタ材料（誘電体又は強誘電体）が必要となる。
【０００３】
W. Hoenleinの文献 "Neue Dielektrika fuer Gbit-Speicherchips", Phys. Bl. 55 (1999), p. 51-53には、このために適した若干のキャパシタ材料、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ３［ＰＺＴ］、ＳｒＢｉ２Ｔａ２Ｏ９［ＳＢＴ］、ＳｒＴｉＯ３［ＳＴ］及び（Ｂａ，Ｓｒ）ＴｉＯ３［ＢＳＴ］が記載されている。
【０００４】
このような新機種類の高誘電率−誘電体／強誘電体を使用する場合、慣用の電極材料Ｓｉはもはや使用できない、それというのも、誘電体／強誘電体−堆積及びアニールの際に必要とされる酸化雰囲気に適合しないためである。
【０００５】
電極材料として特に十分に不活性の金属及び金属ケイ化物が挙げられる。しかしながら、この種の層の構造化は今まで十分に問題解決されていない、それというのも現在この種の層の除去のための適当なエッチングガスが公知でないためである。
【０００６】
S. Mantlの文献 "Silicid-Mikrostrukturen durch lokale Oxidation", Phys. Bl. 51 (1995), p. 951-953には、金属ケイ化物の埋設された条導体及びメサ構造体の製造のためにシリサイド層の局所的酸化によるシリサイド層の構造化を提案している。それに対してケイ化白金を形成させる方法は、例えば米国特許第５４０１６７７号明細書から公知である。
【０００７】
米国特許第５５６１３０７号明細書では、集積回路中の強誘電性キャパシタを記載しており、そのベース電極はＲＩＥ（反応性イオンエッチング）プロセスによりＰｔ層から製造される。しかしながら、このＲＩＥプロセスはマスク材料とＰｔ−アンダーグランドに対して不十分な選択性を示し、良好に定義されたエッジプロフィールを有するベース電極を製造することができない。
欧州特許出願公開（ＥＰ−Ａ１）第０８６７９２６号明細書では、白金材料からなるキャパシタ電極のための製造方法を記載している。この方法の場合、一部ａ：Ｓｉからなり一部窒化タングステンからなる基体を上に金属層を被着させ、引き続きアニール工程でシリサイド化している。このシリサイド化された層断片を除去して、白金からなる電極が窒化タングステン−層領域上に残留する。
ドイツ国特許出願公開（ＤＥ−Ａ１）第１９５０３６４１号明細書では、金属ケイ化物層の構造化方法が記載されており、この方法の場合、金属ケイ化物層を覆うＳｉ３Ｎ４−マスクを構造化過程で使用する。基体は構造化されていないＳｉである。
【０００８】
本発明の根底をなす課題は、技術的に簡単な方法で、例えば集積回路中での高誘電率−誘電体−又は強誘電体−キャパシタの製造を可能にする、金属層又は金属ケイ化物層を構造化する方法を提供することであった。さらに、本発明は良好に定義されたエッジプロフィールを有する金属−又は金属ケイ化物−電極を備えた高誘電率−誘電体−キャパシタ又は強誘電体−キャパシタを製造することを目的とする。
【０００９】
前記の課題は、請求項１、７及び１４の特徴部により解決される。
【００１０】
一般に、本発明は、キャパシタ用のベース電極を作成すべき構造化されていない金属層又は金属ケイ化物層を、今まで常用の化学的又は物理的プロセスにより除去する代わりに、この構造化されていない金属層又は金属ケイ化物層の不所望の領域を酸化物の下に埋設することに基づく。
【００１１】
このため、本発明によりまず形成すべき構造化された金属層の写像（あらかじめ構造化された残留層区域）を備えた構造化層を作成する。この構造化層は通常の、技術的に簡単に取り扱われる層材料（沈下層区域中ではＳｉ、特にポリシリコン；残留層区域中では例えばＳｉＯ２）から実現化可能であるため、この層の作成は通常のプレーナ技術（層堆積法；リソグラフィー技術及びエッチング技術による層構造化法）を用いて問題なく可能である。
【００１２】
あらかじめ構造化された残留層区域は有利に構造化すべき金属層（金属領域）に関して同じ構造を有している。つまり、残留層区域は作成すべき金属領域のマスクとして用いられ、これは金属層の構造化により製造される。
【００１３】
本発明の第１の対象によると、構造化層上に金属層を堆積させる。不所望な残留層区域の外側で横側にある金属層の領域をシリサイド化し、かつ引き続き酸化により構造化層中へ「沈下」させる。
【００１４】
こうして、十分に全面が金属からなりかつ電極、メタライジング部又は条導体として用いられる構造化された金属層を作成することができる。
【００１５】
特に、構造化された金属層は、残留層区域に関してほぼ構造的に同じである構造化された金属領域を有する、つまり、残留層区域の外輪郭が構造化すべき金属領域の輪郭に一致する。この場合、製造された金属領域は横側にありかつ沈下した金属ケイ化物層断片とは反対にその位置において変化しないが、しかしながら部分的に又は完全にシリサイド化されていてもよい。
【００１６】
金属層の堆積の場合には、部分面又は全面が金属ケイ化物からなる構造化された金属領域を製造する方法もある。この場合、残留層区域の上方の領域（つまりベース電極輪郭の中）もシリサイド化するが、その際、このシリサイド化された領域は酸化されず、それにより同様に「沈下」されないことに配慮しなければならない。
【００１７】
製造すべき構造化された金属領域の電気的接続は、有利に残留層区域中に設置されたＳｉ、特にポリシリコンからなる電気的接続構造体により形成される。この場合、接続構造体を通した金属層のシリサイド化に対する保護のため並びに酸化に対する接続構造体の保護のために、接続構造体と金属層との間に導電性バリア層を堆積させるのが有利である。これは、Ｓｉ−接続構造体の配置の際に全面が金属からなる金属領域を、例えばベース電極の形で作成することもできる。さらに構造化された金属領域は後から例えば金属領域を覆う絶縁層中に導入された接続構造体により接続することもできる。
【００１８】
堆積された金属層上の残留層区域の上方の領域内で及び少なくとも後に金属層のシリサイド化を考慮している箇所で、この種のシリサイド化された金属相領域の酸化に対する保護のための酸化マスクを作成する。それにより、シリサイド化された金属領域の酸化及び「沈下」はベース電極輪郭の領域内で確実に排除される。
【００１９】
構造化層の沈下層区域は有利に金属層の厚さの少なくとも２倍に構成される。この沈下層区域は、残留層区域の上方の位置固定された金属領域と隣接する沈下した金属ケイ化物層断片との間に電気的及び機械的接続を確実に解除するのを保障するために十分な程度の深さを有する。
【００２０】
本発明の第２の対象によると、構造化層上に金属ケイ化物層を作成する。
【００２１】
この場合、すでにあらかじめ設定されたシリサイドに基づき、金属ケイ化物層の構造化のために単に不所望な外側の層領域の酸化を必要としているだけである。最も広範囲に全面が金属ケイ化物からなる金属ケイ化物領域（例えばキャパシタのベース電極）が作成される。
【００２２】
本発明の第１の対象によるのとは異なり、この場合、同様に相応する厚さの増大を伴う金属層のシリサイド化は行われないため、構造化層の沈下層区域が金属ケイ化物層よりも厚ければ十分である。特に、この厚さは金属ケイ化物層の厚さのほぼ２倍であることができる。
【００２３】
本発明の両方の対象の場合に有利に実施可能な手法は、沈下層区域中の酸化の際に沈下した金属ケイ化物層断片の上方の形成された酸化物層を、金属−もしくは金属ケイ化物領域の側壁において再び除去することにより特徴付けられる。これは露出した側壁領域を例えばキャパシタの構築のために使用することを可能にする。それによりベース電極の有効な（つまり高誘電率−誘電体もしくは強誘電体と接触可能な）面積及びひいてはキャパシタの容量を著しく高めることができる。金属層もしくは金属ケイ化物層の必要とされる十分な層厚は、垂直方向のベース電極面積が水平方向のベース電極面積を上回るキャパシタを製造できる。
【００２４】
前記の垂直方向の寸法の利用、本発明により可能となった位置的に正確でかつ輪郭により規定された構造化層の区域構造の金属層又は金属ケイ化物層への転写及び高誘電率−誘電体もしくは強誘電体の使用により生じる誘電率上昇効果は、集積回路中のキャパシタの所要面積を明らかに減少させることに寄与する。従って、例えばメモリ素子のより高い集積密度を達成することができる。
【００２５】
本発明のさらに有利な実施態様は、引用形式請求項に記載されている。
【００２６】
本発明を次に図面を引用して２つの実施例を用いて詳説し、その際、金属層の構造化はキャパシタ用のベース電極の作成のために用いられる。しかしながら、本発明はこれに限定されるものではなく、例えば金属化の製造の際にも使用することができる。
【００２７】
図１は、積層物２．１が構築されたＳｉ−半導体基板１（ウェハ）の部分断面図を示す。Ｓｉ−半導体基板１は例えばｐ型にドープされていることができる。半導体基板１中にｎ＋型にドープされたドレイン領域３が構築されており、このドレイン領域３とｎ＋型にドープされたソース領域４とはその間に介在する基板材料からなるチャンネル５を介して相互に離れている。
【００２８】
チャンネル５の上方に薄いゲート酸化物層６がある。ゲート酸化物層６上にポリシリコン−ゲート電極７が設けられている。通常ＬＯＣＯＳ技術（Local Oxidation of Silicon）を用いて実現されるフィールド酸化物８は、記載されたＮ−チャンネルＭＯＳ型トランジスタ３，４，５，６，７を図示されていない隣接するトランジスタと隔てている。
【００２９】
トランジスタ３，４，５，６，７の代わりに他のモノリス半導体−機能素子（例えばバイポーラトランジスタ）を、半導体基板１中又は半導体基板１上に実現してもよい。この種の半導体構造体の製造は公知であり、以後詳細には記載しない。
【００３０】
Ｓｉ−半導体基板１上にカバー酸化物層９が存在し、この層はこの実施例の場合には基体９を形成する。この基体９上に構造化層１０が配置されている。構造化層１０はドレイン領域３の鉛直方向で上方に配置された残留層区域１１及び残留層区域１１を側面から取り囲む沈下層区域１２を有する。
【００３１】
残留層区域１１は通常二酸化ケイ素からなり、沈下層区域１２はシリコン、特にポリシリコンから形成される。しかしながら、残留層区域１１のためにシリサイド化に対して十分に安定性の他の材料を使用することができる。
【００３２】
残留層区域１１の横方向の寸法は、キャパシタの仕上げるべきベース電極の所望の水平方向の寸法に対応する。換言すると、構造化層１０の区域のパターンが仕上げるべきベース電極の写像である。
【００３３】
次に、例示的に、積層物２．１の製造のためのプロセス実施を説明する。記載されたプロセス工程の他に、多数の別の及び／又は他のプロセス工程が可能である。
【００３４】
カバー酸化物層９の堆積は有利にＴＥＯＳ（Tetra-Ethyl-Ortho-Silicate）法によって、又はＰＥＣＶＤ（プラズマＣＶＤ）法により行う。他の方法（例えばシランオキサイド法、ＬＴＯ（Low Temperature Oxide）法、ＳＡＶＣＤ（Sub-Atmospheric CVD）法、ＨＴＯ（High Temperature Oxide）法）が場合により同様に使用可能である。
【００３５】
カバー酸化物層９上に一面に絶縁層を堆積させ、この絶縁層は後に（つまり構造化の後に）構造化層１０を形成する。この絶縁層は、有利に同様にＳｉＯ２からなり、この場合にカバー酸化物層９の作成の場合と同じ層作成方法及び同じプロセス工程を使用することができる。
【００３６】
次のプロセス工程で、絶縁層中（もしくは場合により（材料的に）同じカバー層９中）に沈下層区域１２用のトレンチ１３を作成する。このために通常のリソグラフ法及びエッチング法を使用することができる。
【００３７】
次いで、トレンチ１３をポリシリコンで充填し、それにより沈下層区域１２を作成する。ポリシリコンの堆積は有利に低圧−ＣＶＤ法を用いて行う。
【００３８】
引き続き、堆積させたポリシリコン層の均質なエッチバックを行う。ポリシリコン−エッチバックとは別に又は付加的にＣＭＰ（Chemical Mechanical Polishing）平坦化を実施することができる。
【００３９】
記載されたプロセス工程の後に、表面側がほぼ平坦な構造化層１０を有する図１中に示された構造体が生じる。
【００４０】
図２は後のプロセス時点までの積層物２．２の構造を示す。
【００４１】
構造化層１０の上方に一面にＰｔ、Ｉｒ、Ｒｕ、Ｏｓ、Ｔｉ、Ｃｏ又は他の適当な電極金属からなる金属層１４が被着されている。金属層１４上に酸化マスク１５が存在し、このマスクは例えばＳｉ３Ｎ４からなり、その周囲の輪郭は残留層区域１１の周囲の輪郭とほぼ同じである。
【００４２】
残留層区域１１はその中央領域に導電性接続構造体１６（いわゆるプラグ）により貫通され、この構造体はこの図面の例ではタングステンからなる。接続構造体１６はカバー酸化物層９も貫通し、ドレイン領域３と金属層１４との間の電気的接続を形成している。
【００４３】
図２に示された積層物の構築のためのプロセス工程は、構造化層１０及びカバー酸化物層９中へのコンタクトホール１７のエッチング、接続構造体１６の金属（タングステン）を用いたコンタクトホール１７の充填、多様なＨＦ清浄化工程及び／又はスパッタリング清浄化工程、金属層１４の堆積及び酸化マスク１５の堆積及び構造化である。
【００４４】
引き続きシリサイド化工程の領域内で、構造化層１０の区域パターンを金属層１４中へ転写した。このシリサイド化工程は保護ガス雰囲気（不活性ガス）中で、熱の影響下で実施される。最終的に、金属層１４が構造化層１０の沈下層区域１２のすぐ上に存在する断片の形にシリサイド化される（図３の積層体２．３参照）。
【００４５】
この場合生じる金属ケイ化物層断片１８は、層１４の厚さのほぼ２倍であるため、断片１８はトレンチ１３内へ下方に向かって突き出ている。
【００４６】
ポリシリコンからなる接続構造体１６の（図示されていない）場合について、接続構造体１６の上方の領域内でも金属層１０のシリサイド化が生じる。金属ケイ化物（例えばＣｏＳｉ２、ＴｉＳｉ２、ＰｔＳｉ）は十分に良好な導電性を有するため、電極材料として同様に使用でき、これらは十分に許容できるか又はそれ以上に望ましい。しかしながら、ポリシリコン−接続構造体１６にもかかわらず、キャパシタの全面金属からなるベース電極を作成すべき場合には、それより前のプロセス工程において、金属層１４をシリサイド化から保護しかつ接続構造体１６を酸化から保護する導電性バリア層を、接続構造体１６と金属層１４との間に設ける方法が生じる。次いで、場合により酸化マスク１５を設けなくてもよい。
【００４７】
一般に、Ｗからなる接続構造体１６の場合、接続構造体１６と金属層１４との間のバリア層は、接続構造体１６の酸化に対する保護のためにも使用される。
【００４８】
金属層１４の構造化は、さらなるアニール工程における金属ケイ化物層断片１８の酸化により実施される。この酸化は約９００℃で湿った空気中で行うことができ、約４５分間続けられる。
【００４９】
この酸化の際にシリコンが沈下層区域１２から金属ケイ化物層断片１８を通過して拡散し、二酸化ケイ素の層が金属ケイ化物層断片１８上に形成される。金属ケイ化物層断片１８はそれにより沈下層区域１２中へ移行する、つまり金属ケイ化物層断片１８は沈下層区域１２中へ「沈下する」。金属ケイ化物層断片１８の「沈下」の際に、残留層区域１１上にある金属層１４との電気的及び機械的接触は解除され、それによりベース電極１９は図４に示された積層物２．４に従って作成される。金属ケイ化物層断片１８の「沈下」の正確なメカニズムは、すでに引用されたS. Mantlの論文（Phys. Bl. 51 (1995), p. 951-953）に記載されており、ここに公開された内容に関しては完全に引用される。
【００５０】
酸化マスク１５は図１〜４に記載されたプロセス進行の際にも取り去ることができることを指摘する、それというのも、シリサイド化された、酸化可能な金属領域は残留層区域１１上に存在しないためである。しかしながら酸化マスク１５は、ポリシリコンからなる接続構造体１５をその上にあるバリア層なしで使用する限り必須である。
【００５１】
金属ケイ化物層断片１８の沈下により、残留層区域１１上に少なくともこの残留層区域と同じ周囲の輪郭の金属領域１９が残留し、この領域は形成すべきキャパシタ用のベース電極１９として用いられる。ベース電極１９の製造後に、これを電極表面として利用すべき場合に、その側壁１９ｂ、１９ｃの露出のために等方的ＳｉＯ２−エッチバックを実施する。
【００５２】
更なる工程において、この酸化マスク１５（存在する場合）を湿式化学的に又はプラズマ化学的に除去して、ベース電極１９の屋根側の表面１９ａが露出する。
【００５３】
露出する壁領域１９ａ、１９ｂ、１９ｃの上方に、図示されていないが、高誘電率−誘電体又は強誘電体、例えばＰＺＴ、ＳＢＴ、ＳＴ又はＢＳＴを堆積させる。堆積された高誘電率−誘電体／強誘電体上に同様に図示されていない対応電極を堆積させ、この対応電極はベース電極１９と同じ材料からなることができる。
【００５４】
図５は本発明の第２の実施例の積層物２００．３の断面図を示す。第１の実施例（図１〜４）に対応する部材は同じ引用符号で表してある。積層物２００．３は、図３に示した積層物２．３とは主に、金属層１４の代わりに金属ケイ化物層１１４が構造化層１０上に被着されていること、及び酸化マスク１１５（例えばＳｉ３Ｎ４）が設けられていることによってのみ異なり、前記酸化マスク１１５は沈下層区域１２の真上に存在する金属ケイ化物層１１４の断片１１８を除いて、金属ケイ化物層を完全に覆っている。
【００５５】
残留層区域１１の（真上）上に存在する酸化マスク１１５は、接続構造体１６がポリシリコンからなりかつ接続構造体１６と金属ケイ化物層１１４との間にバリア層が存在しない場合には必須である。しかしながら、接続構造体１６の保護の理由から、その使用は一般的に推奨される。
【００５６】
金属ケイ化物層１１４がＣｏＳｉ２、ＴｉＳｉ２、ＰｔＳｉ又は他の技術的に適当な金属ケイ化物からなることができる。この層は例えばシリサイドターゲットのスパッタリングにより又は金属−及びシリコン−積層物を層状にスパッタリングしかつ引き続きアニール工程（Annealen）により作成することができる。
【００５７】
酸化マスク１１５の被着及び構造化の後に、酸素−又は水蒸気雰囲気中で高めた温度で酸化工程を実施する。このプロセスパラメータは、第１の実施例に記載したと同様に選択することができる。露出した金属ケイ化物層断片１１８上にすでに説明したように、二酸化ケイ素からなる層を作成し、かつこの断片１１８をトレンチ１３中へ移行させる。
【００５８】
構造化層１０の層厚が金属ケイ化物層１１４の層厚よりも厚い限り、金属ケイ化物層断片１１８と生じた金属ケイ化物層１１４との接触はここでも解除される。
【００５９】
図６は、「沈下された」金属ケイ化物層断片１１８及びここでは金属ケイ化物領域１１９である構造化されたベース電極１１９（積層物２００．４）を備えた酸化工程の完了後の図５で図示された構造を示す。キャパシタの作成のための更なる加工は、すでに第１の実施例に関して記載した方法進行に従って行う。
【００６０】
両方の実施例の場合、沈下した金属ケイ化物層断片１８，１１８はさらに適当な方法で集積回路の条導体として利用することができる。
【図面の簡単な説明】
【図１】  第１の実施例によるキャパシタの製造の際の半導体積層物の断面図
【図２】  接続構造体の作成及び金属層の被着後の図１に示した積層物の断面図
【図３】  金属層を局所的シリサイド化した後の図２に示した積層物の断面図
【図４】  シリサイド化された金属層断片の酸化後の図３に示した積層物の断面図
【図５】  第２の実施例によるキャパシタの製造の際の積層物の断面図
【図６】  所望の金属ケイ化物層断片を局所的酸化した後の図５に示した積層物の断面図
【符号の説明】
１  半導体基板、  ２．１−２．４  積層物、  ３  ドレイン領域、  ４  ソース領域、  ５  チャンネル、  ６  ゲート酸化物層、  ７  ゲート電極、  ８  フィールド酸化物、  ９  基体、  １０  構造化層、  １１  残留層区域、  １２  沈下層区域、  １３  トレンチ、  １４  金属層、  １５，１１５  酸化マスク、  １６  接続構造体、  １７  コンタクトホール、  １８，１１８  金属ケイ化物層断片、  １９，１１９  ベース電極、  １９ａ  ベース電極の表面、  １９ｂ，１９ｃ  ベース電極の側壁、  １１４  金属ケイ化物層、２００．３，２００．４  積層物
【図１】
0003830762.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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