(57)【特許請求の範囲】
【請求項１】
電気的にデータの書き換え可能なメモリセルトランジスタと、
前記電気的にデータの書き換え可能なメモリセルトランジスタのゲートに接続されたワード線と、
前記電気的にデータの書き換え可能なメモリセルトランジスタとデータをやり取りするビット線とを具備し、
前記メモリセルトランジスタは多値メモリセルであり、
前記多値メモリセルの消去状態のしきい値電圧が負の電圧であり、前記多値メモリセルの書き込み状態のしきい値電圧の分布の少なくとも１つが、前記消去状態のしきい値電圧よりも高い負であり、かつ、ＵＶ消去後のしきい値電圧よりも低いことを特徴とする不揮発性半導体記憶装置。
【請求項２】
直列に接続された電気的にデータの書き換え可能な複数のメモリセルトランジスタと、
前記電気的にデータの書き換え可能な複数のメモリセルトランジスタに接続された複数のワード線と、
前記電気的に書き換え可能なメモリセルトランジスタとデータをやり取りするビット線とを具備し、
前記メモリセルトランジスタは多値メモリセルであり、
前記多値メモリセルの消去状態のしきい値電圧が負の電圧であり、前記多値メモリセルの書き込み状態のしきい値電圧の分布の少なくとも１つが、前記消去状態のしきい値電圧よりも高い負であり、かつ、ＵＶ消去後のしきい値電圧よりも低いことを特徴とする不揮発性半導体記憶装置。
【請求項３】
前記メモリセルトランジスタの消去状態及び書き込み状態のしきい値電圧が全て負の電圧であることを特徴とする請求項１及び請求項２いずれかに記載の不揮発性半導体記憶装置。
【請求項４】
ｎ値（ｎは３以上）のデータを記憶するメモリセルトランジスタと、
前記メモリセルトランジスタのゲートに接続されたワード線と、
前記電気的にデータの書き換え可能なメモリセルトランジスタとデータをやり取りするビット線とを具備し、
前記メモリセルトランジスタは多値メモリセルであり、
前記多値メモリセルの消去状態のしきい値電圧が負の電圧であり、
前記多値メモリセルは、前記ｎ値のデータを、しきい値電圧の低い順に定められた離散的な第１、第２、…、第ｎのしきい値電圧領域に対応させて記憶し、
前記第１のしきい値電圧領域が消去状態であり、
前記第２、…、第ｎのしきい値電圧領域が書き込み状態であり、
前記第２、…、第ｎのしきい値電圧領域の少なくとも１つの分布が、前記消去状態のしきい値電圧よりも高い負であり、かつ、ＵＶ消去後のしきい値電圧よりも低いことを特徴とする不揮発性半導体記憶装置。
【請求項５】
前記メモリセルトランジスタは電荷蓄積部を有し、前記ＵＶ消去後のしきい値電圧は、前記電荷蓄積部に電荷を保持しない場合の前記メモリセルトランジスタのしきい値電圧であることを特徴とする請求項１乃至請求項４いずれか一項に記載の不揮発性半導体記憶装置。
【請求項６】
前記電荷蓄積部に電荷を保持しない場合の前記メモリセルトランジスタのしきい値電圧は、前記メモリセルトランジスタの消去状態のしきい値電圧から前記メモリセルトランジスタの書き込み状態のしきい値電圧の最大値の中間にあることを特徴とする請求項５に記載の不揮発性半導体記憶装置。
【請求項７】
前記メモリセルトランジスタを含むメモリセルユニットは一端が第１の信号線に電気的に結合され、他端が第２の信号線に電気的に結合されるとともに、前記メモリセルトランジスタから読み出したデータを保持するデータ回路を、さらに具備し、
前記メモリセルトランジスタからデータを読み出す際には、前記第２の信号線が読み出し基準電圧に設定され、前記メモリセルユニットを介して充電された前記第１の信号線の電位が、前記データ回路でセンスされることを特徴とする請求項１乃至請求項６いずれか一項に記載の不揮発性半導体記憶装置。
【請求項８】
前記メモリセルトランジスタを含むメモリセルユニットは一端が第１の信号線に電気的に結合され、他端が第２の信号線に電気的に結合されるとともに、前記メモリセルトランジスタへの書き込みデータを保持するデータラッチ回路を、さらに具備し、
書き込み動作後の前記メモリセルトランジスタの状態が、所望のデータに対応した状態になっているか否かを確認し、前記所望のデータに対応した状態になっていないメモリセルトランジスタに対してのみ再書き込みを行うように、前記データラッチ回路の書き込み内容を更新する書き込みベリファイ時に、前記第２の信号線を読み出し基準電圧に設定し、前記メモリセルユニットを介して出力された前記第１の信号線の電位と、前記データラッチ回路に保持された書き込みデータの論理をとることにより、前記データラッチ回路の内容を更新することを特徴とする請求項１乃至請求項６いずれか一項に記載の不揮発性半導体記憶装置。
【請求項９】
前記第１の信号線はビット線であり、第２の信号線はソース線であることを特徴とする請求項７及び請求項８いずれかに記載の不揮発性半導体記憶装置。
【請求項１０】
前記メモリセルトランジスタはＮチャネル型であることを特徴とする請求項１乃至請求項９いずれか一項に記載の不揮発性半導体記憶装置。
【請求項１１】
前記不揮発性半導体記憶装置は、ＮＡＮＤ型ＥＥＰＲＯＭであることを特徴とする請求項１乃至請求項１０いずれか一項に記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電気的にデータの書き換えが可能な不揮発性半導体記憶装置に関する。
【０００２】
【従来の技術】
近年、電気的にデータの書き換えが可能な不揮発性半導体記憶装置（ＥＥＰＲＯＭ）の１つとして、ＮＡＮＤ型ＥＥＰＲＯＭが提案されている。
【０００３】
ＮＡＮＤ型ＥＥＰＲＯＭは、電荷蓄積層としての例えば浮遊ゲートと、制御ゲートとが積層されたＮチャネル型ＦＥＴＭＯＳ構造の複数のメモリセルを、それらのソース、ドレインを隣接するもの同士で共有する形で直列に接続し、これを１単位（ＮＡＮＤセル）として、ソース線とビット線との間に接続するものである。
【０００４】
図２０（Ａ）は、ＮＡＮＤセルの回路図である。
【０００５】
図２０（Ａ）において、Ｍ１〜Ｍ８はそれぞれメモリセルを示しており、メモリセルＭ１〜Ｍ８が互いに直列に接続されて、ＮＡＮＤセルを構成している。ＣＧ１〜ＣＧ８はそれぞれ制御ゲートである。ＮＡＮＤセルの一端は、選択トランジスタＳ１を介してビット線ＢＬに接続され、その他端は、選択トランジスタＳ２を介してソース線ＳＬに接続されている。ＳＧ１、ＳＧ２はそれぞれ選択ゲートである。
【０００６】
図２０（Ｂ）は、ＮＡＮＤ型ＥＥＰＲＯＭにおける、従来のメモリセルのしきい値電圧の分布を示す図である。
【０００７】
図２０（Ｂ）において、“０”は消去状態、“１”は書き込み状態をそれぞれ示している。“０”状態のメモリセルのしきい値電圧は０Ｖ以下の負の電圧、“１”状態のメモリセルのしきい値電圧は０Ｖ以上の正の電圧である。“Ｖｔｈ０”は紫外線を照射してデータを消去した後（以下、ＵＶ消去という）のしきい値電圧であり、“０”状態と、“１”状態とのほぼ中間に設定される。
【０００８】
以下、ＮＡＮＤ型ＥＥＰＲＯＭの動作を説明する。
【０００９】
＜データ書き込み＞
書き込みデータに応じて０Ｖ（“１”書き込み）、または電源電圧Ｖｃｃ、例えば３Ｖ（“０”書き込み）を、ビット線ＢＬに印加する。選択ゲートＳＧ１は電源電圧Ｖｃｃ、選択ゲートＳＧ２は０Ｖである。
【００１０】
この時、“１”書き込みでは、ビット線ＢＬに接続される選択トランジスタＳ１が“オン”するので、“１”書き込みされるメモリセルのチャネルには０Ｖが伝達される。また、“０”書き込みでは、選択トランジスタＳ１が“オフ”するので、“０”書き込みされるメモリセルのチャネルの電圧は、“Ｖｃｃ−Ｖthsg（Ｖthsgは選択ゲートのしきい値電圧）”になり、フローティングになる。あるいは“０”書き込みされるメモリセルよりも、ビット線側に正のしきい値電圧Ｖthcellを持つメモリセルが存在する場合には、“０”書き込みされるメモリセルのチャネルの電圧は、“Ｖｃｃ−Ｖthcell”になる。この後、書き込み選択されたメモリセルの制御ゲートには、昇圧された書き込み電圧Ｖｐｐ（＝２０Ｖ程度）を印加し、他の非選択のメモリセルの制御ゲートには、中間の電位Ｖpass（＝１０Ｖ程度）を印加する。その結果、書き込みデータが“１”の時はチャネルの電位が０Ｖであるので、書き込み選択されたメモリセルの浮遊ゲートとｐ型ウェル、あるいはｐ型基板との間には高い電圧がかかり、電子がｐ型ウェル、あるいはｐ型基板から浮遊ゲートにトンネル注入されて、書き込み選択されたメモリセルのしきい値電圧が正の方向に移動する。書き込みデータが“０”の時は、フローティングのチャネルの電圧は、制御ゲートとの容量結合によって、中間の電位になり、電子の注入が行われない。
【００１１】
＜データ消去＞
データの消去は、ブロック単位でほぼ同時に行われる。即ち、データを消去するブロックの全ての制御ゲートの電圧、選択ゲートの電圧をそれぞれ０Ｖとし、ｐ型ウェル、およびｎ型基板それぞれに昇圧された昇圧電位ＶｐｐＥ（＝２０Ｖ程度）を印加する。この時、データを消去しないブロックの制御ゲート、選択ゲートにはそれぞれ、昇圧電位ＶｐｐＥを印加する。これにより、データを消去するブロックのメモリセルにおいては、浮遊ゲート中の電子がｐ型ウェルに放出されて、それぞれのしきい値電圧が負の方向に移動する。
【００１２】
＜データ読み出し＞
データ読み出しは、ビット線ＢＬをプリチャージした後にフローティングにし、読み出し選択されたメモリセルの制御ゲートの電圧を読み出し電圧０Ｖ、それ以外のメモリセルの制御ゲートの電圧、および選択ゲートの電圧をそれぞれ非選択読み出し電圧Ｖread（電源電圧Ｖｃｃ）、ソース線を０Ｖとして、読み出し選択されたメモリセルに電流が流れるか否かを、ビット線ＢＬで検出することにより行われる。即ち、メモリセルに書き込まれたデータが“１”（メモリセルのしきい値電圧Ｖｔｈ＞読み出し電圧０Ｖ）ならばメモリセルは“オフ”になるので、ビット線の電位はプリチャージ電位を保つ。これに対して、メモリセルに書き込まれたデータが“０”（メモリセルのしきい値電圧Ｖth＜読み出し電圧）ならばメモリセルは“オン”になるので、ビット線ＢＬの電位はプリチャージ電位からΔＶだけ下がる。このようなビット線ＢＬの電位の変化を、センスアンプで検出することによってメモリセルのデータが読み出される。
【００１３】
【発明が解決しようとする課題】
従来のＮＡＮＤ型におけるデータ書き込みでは、“０”書き込み時、“０”書き込みされるメモリセルよりも、ビット線側に正のしきい値電圧Ｖthcellを持つメモリセルが存在する場合、このメモリセルのドレイン〜ソース間に“しきい値電圧落ち”が生じる。この結果、“０”書き込みされるメモリセルのチャネルの電圧は“Ｖｃｃ−Ｖthcell”になる。この後、フローティングのチャネルを、制御ゲートにより容量結合させ、そのチャネルの電位を中間の電位にする。しかし、この時、例えばメモリセルの拡散層の容量が、制御ゲートとチャネルとの間の容量と同程度だと、例えば制御ゲートが１Ｖ上昇する毎に、チャネルは０．５Ｖしか上がらない。つまり、メモリセルのチャネルの電位が充分に高められない。このため、制御ゲート〜チャネル間の電位差が充分に小さくならず、“０”書き込みされるメモリセル、あるいは書き込み非選択のメモリセルに無用な電子が注入され、誤書き込みを生じるという事情がある。
【００１４】
また、ＮＡＮＤ型では、ＮＡＮＤセル中の、読み出し選択されたメモリセルからデータを読み出す時、他のメモリセル、即ち、読み出し非選択のメモリセルは全て導通される。読み出し非選択のメモリセルの中には、データ“１”を記憶しているメモリセルもある。現在のデータの読み出しでは、読み出し非選択のメモリセルを導通させるために、非選択の制御ゲートに読み出し電圧Ｖread（例えばＶｃｃ）を与える。この時、読み出し非選択のメモリセルのデータが“０”であると、チャネルとゲートとの間の大きい電界によって電子がチャネルから浮遊ゲートに注入され、いわゆるリードディスターブ（read disturb）が生ずる可能性がある。リードディスターブを生じると、メモリセル内のデータが破壊される。特に多値化によって書き込み状態のメモリセルのしきい値電圧Ｖthが高くなると、読み出し電圧Ｖreadも高くなり、よりリードディスターブを生じやすくなる、という問題がある。
【００１５】
さらに、このように書き込み状態におけるしきい値電圧が高い値を有する多値セルにおいては、読み出し時に大きな読み出し電流が得られ難く、読み出し動作の高速化が阻害される、という問題もある。
【００１６】
これは、データ読み出し時に、メモリセルを流れる読み出し電流がメモリセルのゲート〜ソース間電圧をＶgs、メモリセルのしきい値電圧Ｖthとしたとき、Ｖｇ−Ｖthに依存し、Ｖｇ−Ｖthが大きいほど読み出し電流が増加することに起因する。
【００１７】
なお、こうしてデータを多値化したときに、メモリセルのしきい値電圧Ｖthが高くなり、ひいては大きな読み出し電流が得られ難く、読み出し動作の高速化が妨げられる傾向は、ＮＡＮＤ型ばかりでなく、ソース線とビット線との間にメモリセルを並列に接続したＮＯＲ型、あるいはソース線とビット線との間に並列に接続された複数のメモリセルをユニットセルとして有するＡＮＤ型やＤＩＮＯＲ型においても、同様である。
【００１８】
この発明は、上記の事情に鑑みて為されたものであり、その目的とするところは、しきい値電圧を変化させ、メモリセルのチャネルに電流が流れるか流れないかでデータを識別するメモリセルを有した、電気的にデータの書き換えが可能な不揮発性半導体記憶装置において、書き込み時の誤書き込みの回避や、リードディスターブの低減を図ることができ、さらにはデータの読み出しをより高速に行え、かつ記憶データの多値化に有利な不揮発性半導体記憶装置を提供することである。
【００１９】
また、他の目的は、特に第１の信号線と第２の信号線との間に直列に接続された複数のメモリセルをユニットセルとして有する不揮発性半導体記憶装置において、データの書き込み時、しきい値電圧を変化させない“０”書き込み、あるいは書き込み非選択のメモリセルに生ずる“誤書き込み”の可能性、およびデータの読み出し時における読み出し非選択のメモリセルに生ずるリードディスターブの可能性を、より低減し得る不揮発性半導体記憶装置を提供することである。
【００２０】
【課題を解決するための手段】
上記目的を達成するために、この発明の第１態様に係る不揮発性半導体記憶装置は、電気的にデータの書き換え可能なメモリセルトランジスタと、前記電気的にデータの書き換え可能なメモリセルトランジスタのゲートに接続されたワード線と、前記電気的にデータの書き換え可能なメモリセルトランジスタとデータをやり取りするビット線とを具備し、前記メモリセルトランジスタは多値メモリセルであり、前記多値メモリセルの消去状態のしきい値電圧が負の電圧であり、前記多値メモリセルの書き込み状態のしきい値電圧の分布の少なくとも１つが、前記消去状態のしきい値電圧よりも高い負であり、かつ、ＵＶ消去後のしきい値電圧よりも低いことを特徴とする。
また、この発明の第２態様に係る不揮発性半導体記憶装置は、ｎ値（ｎは３以上）のデータを記憶するメモリセルトランジスタと、前記メモリセルトランジスタのゲートに接続されたワード線と、前記電気的にデータの書き換え可能なメモリセルトランジスタとデータをやり取りするビット線とを具備し、前記メモリセルトランジスタは多値メモリセルであり、前記多値メモリセルの消去状態のしきい値電圧が負の電圧であり、前記多値メモリセルは、前記ｎ値のデータを、しきい値電圧の低い順に定められた離散的な第１、第２、…、第ｎのしきい値電圧領域に対応させて記憶し、前記第１のしきい値電圧領域が消去状態であり、前記第２、…、第ｎのしきい値電圧領域が書き込み状態であり、前記第２、…、第ｎのしきい値電圧領域の少なくとも１つの分布が、前記消去状態のしきい値電圧よりも高い負であり、かつ、ＵＶ消去後のしきい値電圧よりも低いことを特徴とする。
【００２１】
上記発明によれば、書き込み状態におけるメモリセルのしきい値電圧が、負の電圧を有するので、メモリセルのソース／ドレイン間での“しきい値電圧落ち”を解消することができる。
【００２２】
さらに、データ読み出し時の読み出し電流も増加するので、読み出し動作が高速化され、記憶データの多値化に有利である。
【００２３】
また、この発明の第３態様に係る不揮発性半導体記憶装置は、直列に接続された電気的にデータの書き換え可能な複数のメモリセルトランジスタと、前記電気的にデータの書き換え可能な複数のメモリセルトランジスタに接続された複数のワード線と、前記電気的に書き換え可能なメモリセルトランジスタとデータをやり取りするビット線とを具備し、前記メモリセルトランジスタは多値メモリセルであり、前記多値メモリセルの消去状態のしきい値電圧が負の電圧であり、前記多値メモリセルの書き込み状態のしきい値電圧の分布の少なくとも１つが、前記消去状態のしきい値電圧よりも高い負であり、かつ、ＵＶ消去後のしきい値電圧よりも低いことを特徴とする。
【００２４】
上記発明によれば、書き込み状態におけるメモリセルのしきい値電圧が、負の電圧を有するので、第１の信号線、あるいは第２の信号線から、しきい値電圧を変化させないデータに応じた電圧をユニットセル中のチャネルに転送した後、このユニットセル中の書き込み選択されたメモリセルのチャネルの電位を、制御ゲート〜チャネル間の電位差が充分に小さい値にすることができる。また、この時、このユニットセル中の書き込み非選択のメモリセルのチャネルの電位も、制御ゲート〜チャネル間の電位差が充分に小さい値になる。これにより、データの書き込み時、しきい値電圧を変化させない書き込み、あるいは書き込み非選択のメモリセルに生ずる“誤書き込み”の可能性を、より低減することができる。
【００２５】
さらに、データ読み出し時、読み出し非選択のメモリセルのゲートに印加される電圧Ｖreadを低くすることで、読み出し非選択のメモリセルに生ずるリードディスターブの可能性も低減され得る。
【００２６】
また、上記発明において、前記メモリセルトランジスタの消去状態及び書き込み状態のしきい値電圧が全て負電圧であることを特徴とする。
【００２７】
また、上記目的を達成するために、この発明の他の態様では、ｎ値（ｎは２以上）のデータを記憶可能な電荷蓄積部を有するメモリセルトランジスタを備え、前記ｎ値のデータを、しきい値電圧の低い順に定められた離散的な第１、第２、…、第ｎのしきい値電圧領域に対応させて記憶させる不揮発性半導体記憶装置であって、前記第１のしきい値電圧領域が消去状態であり、前記第２、…、第ｎのしきい値電圧領域が書き込み状態であり、第ｉ（ｉは２以上）のしきい値電圧領域が負の電圧であることを特徴としている。
【００２８】
また、上記発明において、前記ｎは３以上であり、第１のしきい値電圧領域が消去状態であり、第２〜第ｍのしきい値電圧領域が書き込み状態であり、前記第２〜第ｍのしきい値電圧領域に、正の電圧と、負の電圧とがあることを特徴とする。
【００２９】
また、上記発明において、前記メモリセルトランジスタは、その電荷蓄積部に蓄えられる電荷量によってしきい値電圧が変化するものであり、前記電荷蓄積部に電荷を保持しない場合の前記メモリセルトランジスタのしきい値電圧は、前記書き込み状態のしきい値電圧と、前記消去状態のしきい値電圧との間にあることを特徴とする。
【００３０】
また、上記発明において、前記電荷蓄積部に電荷を保持しない場合の前記メモリセルトランジスタのしきい値電圧は、前記書き込み状態のしきい値電圧の最小値と、前記消去状態のしきい値電圧の最大値の間にあることを特徴とする。
【００３１】
また、上記発明において、前記メモリセルトランジスタを含むメモリセルユニットは一端が前記第１の信号線に電気的に結合され、他端が第２の信号線に電気的に結合されるとともに、前記メモリセルトランジスタから読み出したデータを保持するデータ回路をさらに具備し、前記メモリセルトランジスタからデータを読み出す際には、前記第２の信号線を読み出し基準電圧に設定し、前記メモリセルユニットを介して充電された前記第１の信号線の電位を、前記データ回路でセンスすることを特徴とする。
【００３２】
また、上記発明において、前記メモリセルトランジスタを含むメモリセルユニットは一端が前記第１の信号線に電気的に結合され、他端が第２の信号線に電気的に結合されるとともに、前記メモリセルトランジスタへの書き込みデータを保持するデータラッチ回路をさらに具備し、書き込み動作後の前記メモリセルトランジスタの状態が、所望のデータに対応した状態になっているか否かを確認し、前記所望のデータに対応した状態になっていないメモリセルトランジスタに対してのみ再書き込みを行うように、前記データラッチ回路の書き込み内容を更新する書き込みベリファイ時、前記第２の信号線を読み出し基準電圧に設定し、前記メモリセルユニットを介して出力された前記第１の信号線の電位と、前記データラッチ回路に保持された書き込みデータの論理をとることにより、前記データラッチ回路の内容を更新することを特徴とする。
【００３３】
また、上記発明において、前記第１の信号線はビット線であり、第２の信号線はソース線であることを特徴とする。
【００３４】
また、上記発明において、前記メモリセルトランジスタはＮチャネル型であることを特徴とする。
【００３５】
【発明の実施の形態】
以下、この発明の実施形態をＮＡＮＤ型ＥＥＰＲＯＭを例にとって説明する。ＮＡＮＤ型ＥＥＰＲＯＭは、電荷蓄積層としての例えば浮遊ゲートと制御ゲートが積層されたｎチャネル型ＦＥＴＭＯＳ構造の複数のメモリセルを、それらのソース、ドレインを隣接するものどうしで共有する形で直列接続し、これを１単位としてビット線に接続するものである。
【００３６】
図１（Ａ）はＮＡＮＤセル１単位分を示す平面図、図１（Ｂ）はその等価回路図である。また、図２（Ａ）は図１（Ａ）中の２Ａ−２Ａ線に沿った断面図であり、図２（Ｂ）は図１（Ａ）中の２Ｂ−２Ｂ線に沿った断面図である。
【００３７】
ｐ- 型シリコン基板（またはメモリセルｐ- 型ウェル）１１には、素子分離用酸化膜１２によって囲まれたメモリセルアレイが形成されている。メモリセルアレイには、ＮＡＮＤセルが複数、集積される。１単位分のＮＡＮＤセルに着目して説明すると、この実施形態では、８個のメモリセルＭ１〜Ｍ８が直列されて１単位のＮＡＮＤセルを構成している。メモリセルはそれぞれ、基板１１上にゲート絶縁膜１３を介して形成された浮遊ゲート１４（１４-1〜１４-8）、および浮遊ゲート１４上に第２のゲート絶縁膜１５を介して形成された制御ゲート１６（１６-1〜１６-8）からなる積層ゲート構造を有している。また、これらメモリセルのソース／ドレインであるｎ＋型拡散層１９は隣接するものどうし共有され、これにより、メモリセルは互いに直列に接続される。
【００３８】
ＮＡＮＤセルのドレイン側には第１の選択トランジスタＳ１、ソース側には第２の選択トランジスタＳ２が接続されている。選択トランジスタＳ１は、メモリセルの浮遊ゲート１４-1〜１４-8、制御ゲート１６-1〜１６-8と同時に形成された積層ゲート構造体１４-9、１６-9を有し、選択トランジスタＳ２もまた同様な積層ゲート構造体１４-10 、１６-10 を有している。選択トランジスタＳ１のゲート構造体１４-9、１６-9どうし、および選択トランジスタＳ１のゲート構造体１４-10 、１６-10 どうしはそれぞれ、図示せぬ箇所で例えば短絡されている。素子形成された基板１１はＣＶＤ酸化膜１７により覆われ、ビット線（ＢＬ）１８は、ＣＶＤ酸化膜１７の上に形成されている。メモリセルＭ１〜Ｍ８の制御ゲート１６-1〜１６-8はそれぞれ、ロウ方向に連続的に形成されて、例えば同じロウで共通とされる制御ゲートＣＧ１〜ＣＧ８となり、ワード線として機能される。また、選択トランジスタＳ１の積層ゲート構造体１４-9、１６-9および選択トランジスタＳ２の積層ゲート構造体１４-10 、１６-10 もまた、ロウ方向に連続的に形成されて、例えば同じロウで共通とされる選択ゲートＳＧ１、ＳＧ２として機能される。
【００３９】
図３は、図１、図２に示したＮＡＮＤセルがマトリクス状に配置されたメモリセルアレイの等価回路図である。
【００４０】
図３に示すように、ソース線ＳＬは、例えばビット線ＢＬ６４本毎に１箇所、コンタクトを介して、アルミニウム、導電性ポリシリコンなどから構成される基準電位配線ＳＢＬに接続される。この基準電位配線ＳＢＬは、図示せぬメモリ周辺回路に接続される。この周辺回路は、例えばデータの書き込み、データの消去、データの読み出しの各モードに応じてソース線ＳＬの状態を制御する、ソース線制御回路である。メモリセルの制御ゲートＣＧ１〜ＣＧ８、選択ゲートＳＧ１、ＳＧ２は、ロウ方向に連続的に配設される。通常、制御ゲートＣＧにつながるメモリセルの集合は“ページ”と呼ばれ、１組の選択ゲートＳＧ１、ＳＧ２によって挟まれた“ページ”の集合は“ＮＡＮＤブロック”あるいは単に“ブロック”と呼ばれている。１ページは、例えば２５６バイト（２５６×８）個のメモリセルから構成され、１ページ分のメモリセルは、ほぼ同時にデータの書き込みが行われる。１ブロックは、例えば２０４８バイト（２０４８×８）個のメモリセルから構成され、１ブロック分のメモリセルは、ほぼ同時にデータの消去が行われる。
【００４１】
図４は、この発明の第１の実施形態に係る、ＮＡＮＤ型ＥＥＰＲＯＭの構成を示すブロック図である。
【００４２】
同図中、参照符号１はメモリ手段としてのメモリセルアレイである。この実施形態は、オープンビット線方式であるので、メモリセルアレイは１Ａ、１Ｂに２分割されている。参照符号２はデータ書き込み、読み出しを行うためのラッチ手段としてのセンスアンプ兼データラッチ回路である。参照符号３はワード線選択を行うロウデコーダ、参照符号４はビット線選択を行うカラムデコーダ、参照符号５はアドレスバッファ、参照符号６はＩ／Ｏセンスアンプ、参照符号７はデータ入出力バッファ、参照符号８は基板電位制御回路である。
【００４３】
図５は、図４中のメモリセルアレイ１Ａの一構成例を示す回路図である。
【００４４】
図６は、図４中のセンスアンプ兼データラッチ回路２の一構成例を示す回路図である。
【００４５】
図７は、この発明の第１の実施形態に係るメモリセルのしきい値電圧の分布を示す図である。
【００４６】
図７に示すように、第１の実施形態では、書き込み状態（“１”）のしきい値電圧、および消去状態（“０”）のしきい値電圧のいずれもが、負の電圧である。ＵＶ消去後のしきい値電圧Ｖｔｈ０（つまり、浮遊ゲートに電荷がない時のしきい値電圧）は、図７に示すように、“０”状態と“１”状態との間に設定すればよい。Ｖｔｈ０の設定値は、メモリセルトランジスタのチャネルに注入される不純物の量を調整することで、変えることができる。
【００４７】
このように、書き込み状態（“１”）が負のしきい値電圧を有していると、書き込み時、特に“０”書き込みする際、書き込み非選択電位“Ｖｃｃ−Ｖthsg（Ｖthsgは選択ゲートのしきい値電圧）”を、メモリセルで“しきい値電圧落ち”することなく、ビット線からメモリセルのチャネルに転送できる。
【００４８】
また、ビット線に接続される選択ゲートＳ１のゲート電位（ＳＧ１）を、“Ｖｃｃ＋Ｖthsg”、あるいは“Ｖｃｃ＋２Ｖthsg”にすれば、書き込み非選択電位Ｖｃｃを、ビット線からメモリセルのチャネルに転送できる。この場合、ビット線の電位Ｖｃｃをメモリセルのチャネルに転送した後、ビット線に接続される選択ゲートＳ１のゲート電位（ＳＧ１）を“Ｖｃｃ”にすれば、メモリセルのチャネルを電位“Ｖｃｃ”でフローティング状態にできる。その後、制御ゲート（ワード線）を書き込み電圧Ｖｐｐ、あるいは中間の電圧Ｖpassにすることにより、“０”書き込みするメモリセルのチャネルは、例えば８Ｖにブートされる。
【００４９】
このように、書き込み状態（“１”）のしきい値電圧を、消去状態（“０”）と同様に、負の電圧にすることにより、書込み時に“０”書き込みするメモリセルのチャネルに、書き込み非選択電位を、ビット線からメモリセルで“しきい値電圧落ち”することなく転送でき、チャネルの電位が、従来に比べて大きくなる。その結果、制御ゲートとチャネルとの電位差がより小さくなり、誤書込みを防止できる。
【００５０】
さらに、書き込み非選択電位をチャネルに転送した後、選択ゲートＳＧ１の電位を、“Ｖｃｃ＋Ｖthsg”もしくは“Ｖｃｃ＋２Ｖthsg”から、“Ｖｃｃ”に下げ、選択ゲートＳ１をカットオフさせてチャネルをフローティングとする方式のものにあっては、最終的に制御ゲート（ワード線）とのカップリングによって上昇するチャネル電位が、さらに大きくなり、誤書込みを防止できる効果を、さらに向上させることができる。
【００５１】
以下、この発明の第１の実施形態に係るＥＥＰＲＯＭの動作を、より詳細に説明する。
【００５２】
＜データの読み出し＞
図８は、図５に示すメモリセルＭ２を読み出す場合のタイミング図、図９（Ａ）は、図６に示すセンスアンプＳＡ１に読み出されたデータを示す図である。
【００５３】
図８に示すように、まず、時刻ｔ１ｒに、選択した制御ゲートＣＧ２を“読み出し電圧（０Ｖ）”、非選択の制御ゲートＣＧ１、ＣＧ３〜ＣＧ８をそれぞれ“非選択読み出し電圧Ｖread”とする。あるいは本発明では、“１”セルのしきい値電圧Ｖthが負であるので、非選択読み出し電圧Ｖreadは、例えば１Ｖでも良い。このように非選択読み出し電圧Ｖreadを低い値にすることができるので、“０”セルの酸化膜にかかる電界は緩和され、リードディスターブを低減することができる。
【００５４】
選択ゲートＳＧ１、ＳＧ２は、“Ｖｃｃ＋Ｖthsg（Ｖthsgは選択ゲートのしきい値電圧）”、あるいは“Ｖｃｃ＋２Ｖthsg”とする。また、図５の基準電位配線ＳＢＬを“Ｖｓｌ”とすることによって、ソース線ＳＬを“Ｖｓｌ”とする。この電位“Ｖｓｌ”は、例えば電源電圧Ｖｃｃであるが、電源電圧Ｖｃｃよりも高い電圧であってもよい。つまり、メモリセルからデータを読み出す際には、ソース線ＳＬの電位を読み出し基準電圧に設定する。非選択の制御ゲートＣＧ１、ＣＧ３〜ＣＧ８、および選択ゲートＳＧ１、ＳＧ２の電位はソース線の電位“Ｖｓｌ”を十分に転送できる電位であればよい。その結果、ビット線ＢＬ１Ａには、メモリセルＭ２のしきい値電圧が出力される。データ“１”を読み出した場合には、ビット線ＢＬ１Ａの電位は１．５Ｖ以下になり、データ“０”を読み出した場合には、ビット線ＢＬ１Ａの電位は２．５Ｖ以上になる。この間に、ビット線ＢＬ１Ｂは、図６に示すノードＶＢ１から２Ｖに充電される。ノードＶＢ１の電位は、データ“０”、“１”を識別するためにビット線ＢＬ１Ａの電位が、２Ｖ以上か以下かを判別する、読み出し基準電位である。
【００５５】
次いで、時刻ｔ２ｒに、図６に示す信号ＳＡ、ＳＢによりトランジスタＱ３６、Ｑ３８を導通状態とし、ビット線ＢＬ１Ａ、ＢＬ１Ｂの電位をそれぞれセンスアンプＳＡ１に入力する。この時、ビット線電位ＢＬ１Ａの電位は、この実施形態ではＮＡＮＤセルを介して充電される。このようにして充電されたビット線電位ＢＬ１Ａの電位が、センスアンプＳＡ１でセンスされる。この時、ビット線ＢＬ１Ａ、もしくはビット線ＢＬ１Ｂの電位を“しきい値電圧落ち”なくセンスアンプＳＡ１に転送するために、信号ＳＳ１、ＳＳ２、ＳＡ、ＳＢの電位は、電源電圧“Ｖｃｃ”よりも高い電圧、例えばトランジスタＱ３５、Ｑ３７、Ｑ３６、Ｑ３８のしきい値電圧以上高い電圧とすればよい。
【００５６】
また、図６に示すトランジスタＱ３５、Ｑ３７、Ｑ３６、Ｑ３８など、ビット線の電位を転送するようなトランジスタを、しきい値電圧がほぼ“０Ｖ”のもので構成した場合には、信号ＳＳ１、ＳＳ２、ＳＡ、ＳＢの電位は、電源電圧“Ｖｃｃ”のままでも良い。
【００５７】
次いで、時刻ｔ３ｒに、ノードＮ１、Ｎ２に読み出された電位をセンスする。この結果、ノードＮ１、Ｎ２の電位レベルは、読み出したデータに応じて、図９（Ａ）のようになる。
【００５８】
＜データの書き込み＞
図５のメモリセルＭ２に書き込まれるデータは、図６に示すセンスアンプＳＡ１にラッチされている。図９（Ｂ）は、図６に示すセンスアンプＳＡ１にラッチされたデータを示す図である。図１０は、図５に示すメモリセルＭ２にデータを書き込む場合のタイミング図である。
【００５９】
図１０に示すように、まず、時刻ｔ１ｗに、制御ゲートＣＧ１〜ＣＧ８がそれぞれ“Ｖcgp ”、選択ゲートＳＧ１が“Ｖsgp ”になる。データ“１”を書き込む場合のビット線の電位は“０Ｖ”，データ“０”を書き込む場合のビット線の電位、すなわち、書き込み非選択のビット線の電位は“Ｖｃｃ”である。その結果、データ“１”が書き込まれるメモリセルのチャネルの電位は“０Ｖ”、書き込み非選択のメモリセルのチャネルの電位は“Ｖｃｃ”になる。電位“Ｖsgp ”、電位“Ｖcgp ”はそれぞれ、ビット線の書き込み非選択電位（Ｖｃｃ）を、“しきい値電圧落ち”することなく、チャネルに転送できる電圧であり、例えばＶcgp ＝Ｖｃｃ、Ｖsgp ＝Ｖｃｃ＋２Ｖthsgであればよい。
【００６０】
次いで、時刻ｔ２ｗに、選択ゲートＳＧ１が“Ｖsgp ”から“Ｖｃｃ”になることにより、書き込み非選択のメモリセルのチャネルがフローティングになる。次いで、時刻ｔ３ｗに、非選択の制御ゲートＣＧ１、ＣＧ３〜ＣＧ８の電位がそれぞれ“Ｖpass（例えば１０Ｖ）”となり、さらに時刻ｔ４ｗに、選択された制御ゲートＣＧ２の電位が“Ｖｐｐ（例えば２０Ｖ）”となる。あるいは時刻ｔ３ｗにＶpassとＶｐｐとを同時に昇圧しても良い。ここで、データ“０”が書き込まれるメモリセルのチャネルは、例えば８Ｖにブートされる。このように、書き込み状態のしきい値電圧も負の電圧にすることにより、書き込み時に“０”書き込みするメモリセルのチャネルには、非選択のメモリセルで“しきい値電圧落ち”をすることなく、ビット線の電位Ｖｃｃが転送される。その結果、最終的に制御ゲート（ワード線）とのカップリングにより上昇するチャネル電位も大きくなり、従来の技術の欄に記したような“誤書込み”を防止することができる。
【００６１】
一方、データ“１”を書き込みする場合には、チャネル電位が０Ｖ、制御ゲートＣＧ２がＶｐｐなので、浮遊ゲートへの電子の注入が行われる。
【００６２】
＜データの書き込み（別の書き込み動作）＞
この発明では、Local self boost法（IEEE Journal of Solid-State Circuits. Vol.31, No.11, November 1996 pp.1575-1582 ）による書き込み方法を用いて、任意の順番で各ページを書き込むことができる。
【００６３】
従来のしきい値電圧分布を有したメモリセルを用いる場合には、Local self boost法では、ビット線から遠い方のメモリセルから順に書き込む。図５のメモリセルＭ７にデータを書き込む場合を例にとると、ビット線ＢＬ１Ａには、データに応じて０Ｖ（データ“１”書き込み）、または電源電圧Ｖｃｃ（データ“０”書き込み）が印加される。ビット線ＢＬ１Ａに接続される選択トランジスタＳ１のゲートの電位（ＳＧ１）はＶｃｃ、ソース線に接続される選択トランジスタＳ２のゲートの電位（ＳＧ２）は０Ｖである。選択されたメモリセルＭ７の制御ゲートＣＧ７には昇圧された書き込み電圧Ｖpgm （＝２０Ｖ程度）を印加し、選択された制御ゲートＣＧ７の両となりの制御ゲートＣＧ６、ＣＧ８はそれぞれ０Ｖにする。そして、他の非選択のメモリセルの制御ゲートＣＧ１、ＣＧ２〜ＣＧ５にはそれぞれ、中間の電圧Ｖpass（＝７Ｖ程度）を印加する。その結果、データ“１”を書き込む時には、選択されたメモリセルＭ７のチャネル電位が０Ｖなので、このメモリセルＭ７の浮遊ゲートとチャネルとの間に高い電圧がかかり、チャネル（基板）から浮遊ゲートに電子がトンネル注入されて、しきい値電圧が正の方向に移動する。
【００６４】
一方、データ“０”を書き込む（書き込み非選択）時には、メモリセルＭ１〜Ｍ５のチャネル、ソース、ドレインはそれぞれ、中間の電圧Ｖpassの印加による制御ゲートとの間の容量結合で、５Ｖに昇圧される。その結果、メモリセルＭ６のしきい値電圧が、例えば−１Ｖならば、メモリセルＭ６は“オフ”し、メモリセルＭ７のチャネルは、フローティングになる。フローティングのチャネルは制御ゲートとの間の容量結合で８Ｖ程度になり、電子の注入が起こらずデータ“０”の状態を保つ。
【００６５】
ここで、従来のしきい値電圧分布を有したメモリセルにLocal self boost法を適用する際には、ソース線ＳＬ側のメモリセルから書き込まなければならない。これは、例えばメモリセルＭ６にデータを書き込んだ後に、メモリセルＭ７にデータを書き込もうとしても、メモリセルＭ６は、そのゲートが０Ｖ、そのしきい値が正の電圧なので、メモリセルＭ６がオフする。その結果、選択されたメモリセルＭ７に、ビット線から書き込み電圧０Ｖを転送できず、フローティングになってしまい、書き込みを行うことができない。
【００６６】
一方、この発明では、書き込み状態のしきい値電圧も負の電圧なので、任意の順番でページを選択できる。例えば図５のメモリセルＭ２を書き込んだ後に、メモリセルＭ６を書き込むことができる。
【００６７】
図１１は、図５に示すメモリセルＭ７に、Local self boost法を用いてデータを読き込む場合のタイミング図である。
【００６８】
図５のメモリセルＭ７に書き込まれるデータは、図１０を参照して説明したデータの書き込みと同様に、図９（Ｂ）に示すデータが図６に示すセンスアンプＳＡ１にラッチされている。
【００６９】
図１１に示すように、まず、時刻ｔ１ｐに、制御ゲートＣＧ１〜ＣＧ５、ＣＧ７がそれぞれ“Ｖcgp ”、選択ゲートＳＧ１が“Ｖsgp ”になる。また、選択された制御ゲートＣＧ７の両となりの制御ゲートＣＧ６、ＣＧ８はそれぞれ“０Ｖ”である。データ“１”を書き込む場合のビット線の電位は“０Ｖ”、データ“０”を書き込む場合のビット線の電位、即ち、書き込み非選択のビット線の電位は“Ｖｃｃ”である。その結果、データ“１”が書き込まれるメモリセルのチャネルは“０Ｖ”、書き込み非選択のメモリセルのチャネルは“Ｖｃｃ”になる。電位“Ｖsgp ”、電位“Ｖcgp ”はそれぞれ、ビット線の書き込み非選択電位（Ｖｃｃ）を、“しきい値電圧落ち”することなく、チャネルに転送できる電圧であり、例えばＶcgp ＝Ｖｃｃ、Ｖsgp ＝Ｖｃｃ＋２Ｖthsgであればよい。
【００７０】
次いで、時刻ｔ２ｐに、選択ゲートＳＧ１が“Ｖsgp ”から“Ｖｃｃ”になる。
【００７１】
次いで、時刻ｔ３ｐに、非選択の制御ゲートＣＧ１〜ＣＧ５が“Ｖpass（例えば６Ｖ）”、さらに時刻ｔ４ｐに、選択された制御ゲートＣＧ７が“Ｖｐｐ（例えば２０Ｖ）”になる。この間、選択された制御ゲートＣＧ７の両となりの制御ゲートＣＧ６、ＣＧ８はともに“０Ｖ”である。データ“０”が書き込まれるメモリセルのチャネルは、例えば８Ｖにブートされ、浮遊ゲートに電子が注入されず、一方、データ“１”を書き込むメモリセルのチャネルは、０Ｖであり、制御ゲートＣＧ７がＶｐｐなので、浮遊ゲートに電子が注入される。
【００７２】
＜書き込みベリファイ読み出し＞
図１０、あるいは図１１に示した書き込み動作に引き続いて、書き込みが十分に行われたか否かを調べる書き込みベリファイ読み出しが行われる。以下、説明する書き込みベリファイ読み出しは、図１０、あるいは図１１に示した書き込み動作のどちらにも適用できる。
【００７３】
図１２は、図５のメモリセルＭＣ２をベリファイ読み出しするタイミング図である。
【００７４】
図１２に示すように、まず、時刻ｔ１ｖに、選択された制御ゲートＣＧ２を“０Ｖ”、非選択の制御ゲートＣＧ１、ＣＧ３〜ＣＧ８をそれぞれ“Ｖread（例えば１Ｖ）”にする。選択ゲートＳＧ１、ＳＧ２はそれぞれ、“Ｖｃｃ＋Ｖthsg（Ｖthsgは選択ゲートのしきい値電圧）”、あるいは“Ｖｃｃ＋２Ｖthsg”とする。
【００７５】
また、図５に示す基準電位配線ＳＢＬを“Ｖｓｌ”とすることにより、ソース線ＳＬの電位を“Ｖｓｌ”とする。電位“Ｖｓｌ”は、図８を参照して説明した通常の読み出し動作と同様に、例えば電源電圧Ｖｃｃであればよいし、あるいはＶｃｃよりも高い電圧であってもよい。非選択の制御ゲートＣＧ１、ＣＧ３〜ＣＧ８、および選択ゲートＳＧ１、ＳＧ２の電位はそれぞれ、ソース線の電位Ｖｓｌを、十分転送できる電位であればよい。
【００７６】
その結果、ビット線ＢＬ１Ａには、メモリセルＭ２のしきい値電圧が出力される。データ“１”の書き込みが充分な場合には、ビット線ＢＬ１Ａは１Ｖ以下になり、データ“１”の書き込みが不充分な場合には、ビット線ＢＬ１Ａは２Ｖ以上になる。また、データ“０”書き込みの場合には、ビット線ＢＬ１Ａは２Ｖ以上になる。この間、ビット線ＢＬ１Ｂは、ノードＶＢ１から１．５Ｖに充電される。図８を参照して説明した通常の読み出し時に比べて、ビット線ＢＬ１Ｂの充電電位が０．５Ｖ低いのは、しきい値電圧のマージンを設けるためである。その結果、１．５Ｖ以上のしきい値電圧に書き込まれたメモリセルのみ、書き込み十分と判定することができる。
【００７７】
次いで、時刻ｔ２ｖに、信号ＶＲＦＹＡが“Ｖｃｃ”になる。図９（Ｂ）のように、ノードＮ１のレベルが“Ｈ”なのは、“０”書き込みの場合のみである。このため、“０”書き込みのビット線ＢＬ１Ａは、トランジスタＱ４１、Ｑ４２を介して１Ｖ以下に放電される。一方、“１”書き込みの場合には、ノードＮ１のレベルが“Ｌ”であるので、トランジスタＱ４１はオフしており、ビット線ＢＬ１Ａの電位は変動しない。
【００７８】
次いで、時刻ｔ３ｖに、信号ＳＶＲＡ、ＳＶＲＢが“Ｈ”レベルになることにより、トランジスタＱ５０、Ｑ５１がオンし、ビット線ＢＬ１Ａ、ＢＬ１Ｂの電位がそれぞれセンスアンプＳＡ１に転送され、時刻ｔ４ｖに、センスアンプＳＡ１、即ち、クロスカップルラッチ型のフリップフロップが活性化され、ノードＮ１、Ｎ２の電位がセンスされる。
【００７９】
以上の書き込みベリファイ動作では、ソース線ＳＬは読み出し基準電圧に設定され、この実施形態ではＮＡＮＤセルを介して出力された、ビット線ＢＬ１Ａの電位と、フリップフロップであるセンスアンプＳＡ１にラッチされた書き込みデータとの論理がとられる。その結果、ラッチされたデータの内容が、書き込み不十分のメモリセルにのみ、追加書き込みが行われるように、更新されて設定される。
【００８０】
さらに書き込みベリファイのタイミングは、図１３のようにしても良い。即ち、ここでは、しきい値電圧マージンを０．５Ｖ確保するために、制御ゲートＣＧ２を０．５Ｖにし、ビット線ＢＬ１Ｂを２Ｖにしている。
【００８１】
＜消去、消去ベリファイ読み出し＞
消去時は、セルが形成されるＰウェル、あるいはＰ型基板をＶera （例えば２０Ｖ）にし、選択されたメモリセルの制御ゲートを０Ｖにする。これにより、浮遊ゲート中の電子は、セルが形成されるＰウェル、あるいはＰ型基板に放出される。
【００８２】
消去ベリファイ読み出し動作は、読み出し動作とほぼ同様である。異なるのは、ビット線ＢＬ１Ｂの電位が、読み出し時の２Ｖではなく、２．５Ｖとなることである。これは、しきい値マージンを設けるためで、−２．５Ｖ以下に消去されたメモリセルのみ、“０”状態であると読み出される。“１”状態のメモリセルが存在する場合には、更に消去が行われる。
【００８３】
この発明が使用されるＥＥＰＲＯＭのセンスアンプは、図１４に示すようなものでも良い。以下、図１４に示すセンスアンプを使用した、この発明の第２の実施形態に係るＮＡＮＤ型ＥＥＰＲＯＭの動作を説明する。
【００８４】
＜データの読み出し＞
図１５は、図１４に示すメモリセルＭ１からデータを読み出す場合のタイミング図である。
【００８５】
図１５に示すように、時刻ｔ１ｒｄに、非選択ビット線ＢＬｂはノードＶＢから電位Ｖｃｃに充電され、この間、選択ビット線ＢＬａはノードＶＡから接地される。信号ＰＲＥＢは、例えばＶｃｃ＋２Ｖth（ＶthはＮチャネルトランジスタのしきい値電圧）とすれば良い。さらにこの間、信号ＲＥＳＥＴが“High”になることにより、ラッチ内のノードＮsense は０Ｖにリセットされる。
【００８６】
次いで、時刻ｔ２ｒｄに、選択した制御ゲートＣＧ１を０Ｖ、非選択制御ゲートＣＧ２〜ＣＧ１６を例えば２Ｖにする。即ち、メモリセルのしきい値電圧が負であるため、読み出し時の非選択ゲート電圧を例えば２Ｖと低くできるので、リードディスターブ特性を改善できる。
【００８７】
選択ゲートＳＧ１、ＳＧ２は、“Ｖｃｃ”、あるいは“Ｖｃｃ＋Ｖthsg（Ｖthsgは選択ゲートのしきい値電圧）”、あるいは“Ｖｃｃ＋２Ｖthsg”にする。また、図１４に示すソース線ＳＬは“Ｖｓｌ”とする。“Ｖｓｌ”は、例えば電源電圧Ｖｃｃであれば良いし、あるいはＶｃｃよりも高い電圧であっても良い。非選択ゲートＣＧ２〜ＣＧ１６、および選択ゲートＳＧ１、ＳＧ２の電位は、ソース線電位Ｖｓｌを十分転送できる電位であれば良い。
【００８８】
その結果、ビット線ＢＬａには、メモリセルＭ１のしきい値電圧が出力される。“１”読み出しの場合には、ビット線ＢＬａは１．５Ｖ以下になり、“０”読み出しの場合には、ビット線ＢＬａは２．５Ｖ以上になる。この間、ビット線ＢＬｂはノードＶＢからＶｃｃに保持される。ビット線ＢＬｂがＶｃｃに保持されることにより、隣接ビット線間の容量結合に起因するノイズを除去できる。
【００８９】
時刻ｔ３ｒｄに、信号ＳＥＮＳＥが“Low ”になることにより、ビット線ＢＬａの電位がセンスされラッチにデータが保持される。ビット線の電位をしきい値電圧落ちなく、センスアンプに転送できるように、信号ＳＡはＶｃｃよりも高い電圧に設定すれば良い。読み出した結果、“０”状態ならばノードＮsense は“Low ”、“１”状態ならばノードＮsense は“High”になる。
【００９０】
＜データの書き込み＞
図１４に示すメモリセルＭ１に書き込むデータは、センスアンプ回路にラッチされている。図１６は、ラッチ内のノードＮsense のデータを示す図である。
【００９１】
書き込みデータの入力により、“０”書き込みの場合にはノードＮsense が“High”になり、“１”書き込みの場合にはノードＮsense が“Low ”になる。
【００９２】
図１７は、図１４に示すメモリセルＭ１にデータを書き込む場合のタイミング図である。
【００９３】
書き込み動作に入ると、まず、時刻ｔ１ｗｔに、選択したビット線ＢＬａを“０”書き込みの場合にはＶｃｃ、“１”書き込みの場合には０Ｖにする。非選択ビット線ＢＬｂに接続するメモリセルには書き込みを行わないので、ビット線ＢＬｂはＶｃｃに充電する。選択ゲートＳＧ１はＶｃｃである。ＶｄｄＨは、Ｖｃｃをしきい値電圧落ちなく転送できる電圧であり、例えばＶｃｃ＋２Ｖthである。
【００９４】
次いで、時刻ｔ２ｗｔに、制御ゲートＣＧ１が２０Ｖ、制御ゲートＣＧ２〜ＣＧ１６が１０Ｖになる。その結果、“１”書き込みのメモリセルのチャネルは０Ｖ、“０”書き込み（書き込み非選択）のメモリセルのチャネルは、例えば８Ｖにブートされる。このように、書き込み状態のしきい値電圧も負の電圧とすることにより、書き込み時に“０”書き込みするメモリセルのチャネルには、メモリセルのしきい値電圧落ちなく、ビット線の電位が転送される。その結果、最終的にワード線とのカップリングにより上昇するチャネル電位も大きくなり、従来の技術に記したような誤書き込みが防止される。一方、“１”書き込みするメモリセルではチャネル電位が０Ｖ、制御ゲートＣＧ２が２０Ｖなので、浮遊ゲートへの電子の注入が行われる。
【００９５】
＜書き込みベリファイ読み出し＞
書き込みに引き続き、書き込みが十分に行われたか否かを調べる書き込みベリファイ読み出しが行われる。ベリファイ読み出しは、通常の読み出しとほぼ同様である。書き込みベリファイ読み出し動作を、図１８を用いて説明する。
【００９６】
まず、時刻ｔ１ｒｔに、通常の読み出しでは信号ＲＥＳＥＴを“High”にして、センスアンプのラッチをリセットしているが、書き込みベリファイ読み出しでは、センスアンプに保持された書き込みデータをリセットしないように、“Low ”を保つ。つまり、“０”書き込みの場合、Ｎsense は“High”、“１”書き込みの場合“Low ”である。
【００９７】
また、選択した制御ゲートＣＧ１は、通常の読み出し時は０Ｖであるが、書き込みベリファイ読み出しでは０．５Ｖである。
【００９８】
時刻ｔ３ｒｔに、信号ＳＥＮＳＥが“High”になることにより、ビット線の電位がセンスアンプに検知およびラッチされる。その結果、図１６に示すように、ラッチのデータは、書き込み不十分のメモリセルにのみ、追加書き込みが行われるように、設定される。図１６で“１”書き込みが十分に行われた場合（同図中で＜Pass＞と記す）には、ノードＮsense は“High”になり、追加書き込みが行われない。一方、図１６で“１”書き込みが不十分の場合（同図中で＜Fail＞と記す）には、ノードＮsense が“Low ”になり、追加書き込みが行われる。全てのカラムのメモリセルに対して書き込みが十分に行われると、すべてのカラムでノードＮsense が“High”になる。書き込みは、ノードＮsense が“High”になることを検知して終了すれば良い。
【００９９】
上記第１、第２の実施形態ではそれぞれ、２値メモリセルを例にとって説明したが、この発明は、多値メモリセルにも使用することができる。
【０１００】
図１９（Ａ）は多値メモリセルにおける従来のしきい値電圧の分布を示す図である。図１９（Ｂ）、（Ｃ）は、この発明の第３の実施形態に係る多値メモリセルのしきい値電圧の分布を示す図である。
【０１０１】
図１９（Ａ）に示すように、従来では、書き込み状態（“１”，“２”，“３”）のしきい値電圧はそれぞれ、正の電圧を保持する。
【０１０２】
これに対して、この発明では、図１９（Ｂ）、（Ｃ）に示すように、書き込み状態（“１”，“２”，“３”）の少なくとも一つに、負の電圧がある。これにより、最も高いしきい値電圧を、従来に比べて低くでき、書き込みの際に書き込みを行わないメモリセルに転送できる電位が高くなり、“誤書き込み”を防止することができる。
【０１０３】
また、図１９（Ｂ）、（Ｃ）では、非選択読み出し電圧Ｖreadを低くすることができるので、リードディスターブを低減できる。
【０１０４】
図１９（Ｂ）、（Ｃ）のような多値メモリセルの場合、ＵＶ消去後のしきい値電圧は、“０”と“１”の間（例えば図１９（Ｂ）、（Ｃ）のＶｔｈ０１）に設定される。あるいはＵＶ消去後のしきい値電圧は“１”と“２”の間（例えば図１９（Ｂ）、（Ｃ）のＶｔｈ０２）に設定されても良い。特にＵＶ消去後のしきい値電圧を、“Ｖｔｈ０２”に設定した場合には、高速に書き込みを行うことができる。
【０１０５】
また、上述した通り、本発明によれば、多値メモリセルのデータ読み出し時に、充分な読み出し電流を得ることができ、ひいては読み出し速度の向上にも寄与する。
【０１０６】
さらに、この発明は、図５に示したようなメモリセルアレイにＮＡＮＤセル２１を集積したＮＡＮＤ型の他、例えばＮＯＲ型、ＡＮＤ型（(A.Nozoe : ISSCC, Digest of Technichal Papers,1995、H.Kume et al.;IEDM  Tech.Dig.,Dec.1992,pp.991-993 ）、ＤＩＮＯＲ型(S.Kobayashi : ISSCC, Digest of Technichal Papers,1995) 、ＮＯＲ型の一種であるVirtual Ground Array型(Lee, et al. : Symposium on VLSI Circuits, Digest of Technichal Papers,1994)等、いかなるメモリセル／ユニットセルを持つＥＥＰＲＯＭでも適用可能で有り、さらにはフラッシュメモリに限らず、マスクＲＯＭ、ＥＰＲＯＭ等などにも使用することができる。
【０１０７】
以上説明したように、この発明によれば、書き込み状態におけるメモリセルトランジスタのしきい値電圧を負の電圧とすることにより、Ｎチャネル型メモリセルトランジスタのソースの電位がそのしきい値電圧分低下する、いわゆる“しきい値電圧落ち”が解消される。
【０１０８】
さらに、データ読み出し時の読み出し電流が増大するので、読み出し速度を高速化でき、特に記憶データの多値化に有利である。
【０１０９】
また、“しきい値電圧落ち”を解消できるので、Ｎチャネル型メモリセルトランジスタが直列に接続されてユニットセルを構成した場合には、メモリセルのチャネルの電位を、充分に高い電位にできる。これにより、データの書き込み時、浮遊ゲートに電子を注入しないメモリセル、即ち“０”書き込みするメモリセル、あるいは書き込み非選択のメモリセルに生ずる“誤書き込み”の可能性を低減でき、データ書き込みの信頼性を向上できる。
【０１１０】
さらに、データの読み出し時、読み出し非選択メモリセルのゲートに印加される電圧Ｖreadを低くすることで、読み出し非選択のメモリセルに生ずるリードディスターブの可能性も低減することができる。
【０１１１】
【発明の効果】
以上説明したように、この発明によれば、しきい値電圧を変化させ、メモリセルのチャネルに電流が流れるか流れないかでデータを識別するメモリセルを有した、電気的にデータの書き換えが可能な不揮発性半導体記憶装置において、書き込み時の誤書き込みの回避や、リードディスターブの低減を図ることができ、さらにはデータの読み出しをより高速に行え、かつ記憶データの多値化に有利な不揮発性半導体記憶装置を提供できる。
【０１１２】
また、特に第１の信号線と第２の信号線との間に直列に接続された複数のメモリセルをユニットセルとして有する不揮発性半導体記憶装置において、データの書き込み時、しきい値電圧を変化させない“０”書き込み、あるいは書き込み非選択のメモリセルに生ずる“誤書き込み”の可能性、およびデータの読み出し時における読み出し非選択のメモリセルに生ずるリードディスターブの可能性を、より低減し得る不揮発性半導体記憶装置を提供できる。
【図面の簡単な説明】
【図１】図１（Ａ）はＮＡＮＤセルの平面図、図１（Ｂ）はＮＡＮＤセルの等価回路図。
【図２】図２（Ａ）は図１（Ａ）中の２Ａ−２Ａ線に沿う断面図、図２（Ｂ）は図１（Ａ）中の２Ｂ−２Ｂ線に沿う断面図。
【図３】図３はメモリセルアレイの等価回路図。
【図４】図４はこの発明の第１の実施形態に係るＥＥＰＲＯＭのブロック図。
【図５】図５は図４に示すメモリセルアレイの回路図。
【図６】図６は図４に示すセンスアンプ回路の回路図。
【図７】図７はこの発明の第１の実施形態に係るＥＥＰＲＯＭのしきい値電圧の分布を示す分布図。
【図８】図８はこの発明の第１の実施形態に係るＥＥＰＲＯＭの読み出し動作を示すタイミング図。
【図９】図９（Ａ）はこの発明の第１の実施形態に係るＥＥＰＲＯＭの読み出しデータを示す図、図９（Ｂ）はこの発明の第１の実施形態に係るＥＥＰＲＯＭの書き込みデータを示す図。
【図１０】図１０はこの発明の第１の実施形態に係るＥＥＰＲＯＭの書き込み動作を示すタイミング図。
【図１１】図１１はこの発明の第１の実施形態に係るＥＥＰＲＯＭの別の書き込み動作を示すタイミング図。
【図１２】図１２はこの発明の第１の実施形態に係るＥＥＰＲＯＭの書き込みベリファイ読み出し動作を示すタイミング図。
【図１３】図１３はこの発明の第１の実施形態に係るＥＥＰＲＯＭの別の書き込みベリファイ読み出し動作を示すタイミング図。
【図１４】図１４はこの発明の第２の実施形態に係るＥＥＰＲＯＭのセンスアンプ回路を示す回路図。
【図１５】図１５はこの発明の第２の実施形態に係るＥＥＰＲＯＭの読み出し動作を示すタイミング図。
【図１６】図１６はこの発明の第２の実施形態に係るＥＥＰＲＯＭのラッチデータ（Ｎsense ）を示す図。
【図１７】図１７はこの発明の第２の実施形態に係るＥＥＰＲＯＭの書き込み動作を示すタイミング図。
【図１８】図１８はこの発明の第２の実施形態に係るＥＥＰＲＯＭの書き込みベリファイ読み出し動作を示すタイミング図。
【図１９】図１９（Ａ）は従来の多値ＥＥＰＲＯＭのしきい値電圧の分布を示す分布図、図１９（Ｂ）はこの発明の第３の実施形態に係る多値ＥＥＰＲＯＭのしきい値電圧の分布を示す分布図、図１９（Ｃ）はこの発明の第３の実施形態に係る多値ＥＥＰＲＯＭの他のしきい値電圧の分布を示す分布図。
【図２０】図２０（Ａ）はＮＡＮＤセルの等価回路図、図２０（Ｂ）は、ＮＡＮＤ型ＥＥＰＲＯＭの従来のしきい値電圧の分布を示す分布図。
【符号の説明】
１Ａ、１Ｂ…メモリセルアレイ、
２…センスアンプ回路、
３Ａ、３Ｂ…ロウデコーダ、
４…カラムデコーダ、
５…アドレスバッファ、
６…Ｉ／Ｏセンスアンプ、
７…データ入出力バッファ、
８…基板電圧制御回路、
１１…ｐ−型シリコン基板、
１２…素子分離用酸化膜、
１３…ゲート絶縁膜、
１４-1〜１４-8…浮遊ゲート、
１５…第２のゲート絶縁膜、
１６-1〜１６-8…制御ゲート、
１７…ＣＶＤ酸化膜、
１８…ビット線。
【図１】
0003805867.tif 000002
【図２】
0003805867.tif 000003
【図３】
0003805867.tif 000004
【図４】
0003805867.tif 000005
【図５】
0003805867.tif 000006
【図６】
0003805867.tif 000007
【図７】
0003805867.tif 000008
【図８】
0003805867.tif 000009
【図９】
0003805867.tif 000010
【図１０】
0003805867.tif 000011
【図１１】
0003805867.tif 000012
【図１２】
0003805867.tif 000013
【図１３】
0003805867.tif 000014
【図１４】
0003805867.tif 000015
【図１５】
0003805867.tif 000016
【図１６】
0003805867.tif 000017
【図１７】
0003805867.tif 000018
【図１８】
0003805867.tif 000019
【図１９】
0003805867.tif 000020
【図２０】
0003805867.tif 000021