(57)【特許請求の範囲】
【請求項１】
複数の入出力データ線に対応してデータバス線が設けられ、その複数のデータバス線に対して１つの冗長用データバス線を備え、その複数のデータバス線のうち１つのデータバス線に欠陥が生じたとき、各データバス線に対して設けた冗長用シフトスイッチを適宜選択制御して、前記欠陥データバス線を除くデータバス線及び冗長用データバス線と前記入出力データ線とを切換接続して、欠陥データバス線を補償するとともに、前記複数の入出力データ線が複数のグループに区分され、その区分されたグループの各入出力データ線に対応するデータバス線に設けられたセンスバッファとライトアンプがそれぞれグループ毎に対応するマスク信号に基づいて制御されてデータの読み出し及び書き込みが制御されるようにした半導体記憶装置において、
前記各データバス線に対して設けた冗長用シフトスイッチを、それぞれデータバス線に設けられたセンスバッファとライトアンプより前記入出力データ線側に設けるとともに、
前記欠陥データバス線に欠陥が生じ、前記冗長用シフトスイッチによる前記データバス線と入出力データ線との切換接続によって入出力データ線が別のグループのデータバス線と接続される時、その別のグループのデータバス線に設けられたセンスバッファとライトアンプが当該接続された入出力データ線に属するマスク信号に基づいて制御されるようにしたマスク信号切換回路を設けたことを特徴とする半導体記憶装置。
【請求項２】
請求項１に記載の半導体記憶装置において、
前記各データバス線に設けられ、同データバス線を所定の電圧にクランプするためのクランプ回路と、
複数のデータバス線のうち１つのデータバス線に欠陥が生じたとき、その欠陥データバス線を検出し、そのデータバス線に設けた前記クランプ回路をクランプ動作させる検出回路と
を備えたことを特徴とする半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置に係り、詳しくは、半導体記憶装置に設けられた冗長装置に関するものである。
【０００２】
近年の半導体記憶装置は、微細化、大容量化、省電力化の要求が益々市場では大きくなっている。微細化、大容量化に伴いメモリ内の欠陥が発生し易くなり、生産性の低下、即ち歩留まりの低下が問題となっている。これら欠陥を救済し半導体記憶装置の歩留まりの低下を抑えるための冗長装置の役割が益々大きくなっている。
【０００３】
【従来の技術】
従来、半導体記憶装置の冗長装置として、シフト冗長という方式がある。図７は、そのシフト冗長方式の原理を説明するための要部回路図である。
【０００４】
図７において、１６本の第１〜第１６データバス線DB0〜DB15に対して１本の冗長用データバス線DBsが設けられている。第１〜第１６データバス線対DB0〜DB15は、それぞれ冗長用シフトスイッチとしての第１〜第１６シフトスイッチSW0〜SW15を介して第１〜第１６入出力データ線DL0〜DL15にそれぞれ接続されている。
【０００５】
そして、第１〜第１５シフトスイッチSW1〜SW14により、第１〜第１５入出力データ線DL0〜DL14は、対応する第１〜第１５データバス線DB０〜DL14と、第１〜第１５データバス線DB０〜DL14より１ビット上位の第２〜第１６データバス線DB1〜DL16との間で切換え接続するようになっている。又、第１６シフトスイッチSW15により、第１６入出力データ線DL15は、対応する第１６データバス線DB15と、冗長用データバス線DBsとの間で切換え接続するようになっている。
【０００６】
そして、例えば、第１４データバス線DB13に欠陥がある場合、シフトスイッチSW13，SW14，SW15，を使用し、第１４入出力データ線DL13を第１５データバス線DB14、第１５入出力データ線DL14を第１６データバス線DB15、第１６入出力データ線DL15を冗長用データバス線DBsに繋ぎ換えることによってシフト冗長動作が完了する。
【０００７】
つまり、シフト冗長方式は、欠陥のあるデータバス線をシフトスイッチにより、欠陥のない上位ビットのデータバス線対と冗長用データバス線対に順次繋ぎ替えることで欠陥のない半導体記憶装置を実現している。
【０００８】
【発明が解決しようとする課題】
ところで、従来のシフト冗長方式では、各シフトスイッチSW0〜SW15は、それぞれデータバス線DB0〜DB15に接続されたビット線BLからみて、センスバッファSB0〜SB15とライトアンプWA0〜WA15の手前にが設けられている。
【０００９】
このとき、読み出し動作時に、メモリセルから読み出されたデータは、ビット線BLに接続されたセンスアンプSAに伝わってセンスバッファSB0〜SB15に至るまでは、微小振幅のデータである。
【００１０】
この微小振幅のデータをセンスバッファSB0〜SB15で増幅しようとすると、シフトスイッチSW0〜SW15のオン抵抗や寄生容量が、データバス線対DB0〜DB15，DBsの負荷に加えられ、センスバッファSB0〜SB15のバス論理を反転させづらくなる。このことは、ライト動作時のライトアンプについても同じことがいえる。
【００１１】
そこで、論理の反転をし易くするために、シフトスイッチSW0〜SW15のオン抵抗や寄生容量の影響が少なくなるように、シフトスイッチSW0〜SW15を大きくすることが考えられる。しかしながら、シフトスイッチSW0〜SW15を大きくすると、チップ面積の増大や、データバスピッチ内にSW0〜SW15をレイアウトすることも難しくなる。又、消費電離も大きくなってしまう問題も生じる。
【００１２】
本発明の目的は、シフト冗長方式の冗長装置を備えた半導体記憶装置において、シフトスイッチのオン抵抗や寄生容量の影響を受けず、精度の高いデータを生成するとができる半導体記憶装置を提供することにある。
【００１３】
又、本発明の目的は、データマスク機能を備えた半導体記憶装置においても、データマスク機能を損なうことなくシフトスイッチのオン抵抗や寄生容量の影響を受けず、精度の高いデータを生成するとができる半導体記憶装置を提供することにある。
【００１５】
【課題を解決するための手段】
請求項１に記載の発明によれば、冗長用シフトスイッチをデータバス線に設けられたセンスバッファとライトアンプより前記入出力データ線側に設けたことにより、ビット線に接続されたセンスアンプを介してセンスバッファに入力される微小振幅のリードデータやライトアンプからビット線対に接続されたセンスアンプに入力されるライトデータは、冗長用シフトスイッチのオン抵抗や寄生容量の影響を受けない。
【００１６】
しかも、マスク信号切換回路は、欠陥データバス線に欠陥が生じて、冗長用シフトスイッチによって入出力データ線が別のグループのデータバス線と接続される時、その別のグループのデータバス線に設けられたセンスバッファとライトアンプを当該接続された入出力データ線に属するマスク信号に基づいて制御するようにした。つまり、データバス線の１つに欠陥が生じ冗長用シフトスイッチを切換動作させて冗長データバス線対を使用する場合であっても、データマスク機能を損なうことなく、精度の高いリードデータやライトデータを生成するとができる。
【００１９】
請求項２に記載の発明によれば、データバス線に欠陥が生じたとき、その欠陥データバス線のクランプ回路は検出回路によりクランプ動作する。その結果、欠陥データバス線は所定の電圧にクランプされフローティング状態は回避される。
【００２０】
【発明の実施の形態】
（第１実施形態）
以下、本発明を半導体記憶装置としてのＳＤＲＡＭに具体化した第１実施形態を図面に従って説明する。図１はＳＤＲＡＭの要部回路図を示す。図１において、８本の第１〜第８データバス線対DB0z，DB0x〜DB7z，DB7xに対して１本の冗長用データバス線対DBsz，DBsxが設けられている。各データバス線対DB0z，DB0x〜DB7z，DB7x，DBsz，DBsxは、それぞれ複数のビット線対BLz，BLxが接続されている。各ビット線対BLz，BLxには図示しないセンスアンプを介してメモリセルに接続されている。従って、メモリセルから読み出されビット線対BLz，BLxに出力されたデータはセンスアンプにて増幅されデータバス線対DB0z，DB0x〜DB7z，DB7xに出力される。
【００２１】
各データバス線対DB0z，DB0x〜DB7z，DB7xには、それぞれセンスバッファSB0〜SB7とライトアンプWA0〜WA7が設けられている。又、冗長用データバス線対DBsz，DBsxには、センスバッファSBsとライトアンプWAsが設けられている。
【００２２】
ライトアンプWA0〜WA7より外部入出力端子側の各データバス線対DB0z，DB0x〜DB7z，DB7xには、それぞれ冗長用シフトスイッチとしての第１〜第８シフトスイッチSW0〜SW7を介して第１〜第８入出力データ線対DL0z，DL0x〜DL7z，DL7zにそれぞれ接続されている。
【００２３】
第８シフトスイッチSW7を除く第１〜第７シフトスイッチSW0〜SW6は、それぞれ第１〜第７入出力データ線対DL0z，DL0x〜DL6z，DL6zに対して対応する第１〜第７データバス線対DB0z，DB0x〜DB6z，DB6xと１ビット上位の第２〜第８データバス線対DB1z，DB1x〜DB7z，DB7xとの間で切換え接続するようになっている。尚、第８シフトスイッチSW7は、第８入出力データ線対DL7z，DL7zに対して対応する第８データバス線対DB7z，DB7xと冗長用データバス線対DBsz，DBsxとの間で切換え接続するようになっている。
【００２４】
次に、前記第１〜第８シフトスイッチSW0〜SW8について説明する。尚、第１〜第８シフトスイッチSW0〜SW8は入力される切換信号J0〜J7が相違するだけで回路構成は同じであるので、第１シフトスイッチSW0の構成を説明し他のシフトスイッチSW1〜SW7の説明は省略する。
【００２５】
図２は、第１シフトスイッチSW0の回路構成を示す回路図である。
第１シフトスイッチSW0は、４個の第１〜第４トランスファーゲート１１〜１４とインバータ回路１５とを有している。各トランスファーゲート１１〜１４は、ＰチャネルＭＯＳトランジスタ（ＰＭＯＳトランジスタ）Ｑ１とＮチャネルＭＯＳトラジスタ（ＮＭＯＳトランジスタ）Ｑ２とからなる。
【００２６】
第１トランスファーゲート１１は、第１入出力データ線DL0zと第１データバス線DB0zとの間に接続され、第１入出力データ線DL0zと第１データバス線DB0zを接離する。第２トランスファーゲート１２は、第１入出力データ線DL0xと第１データバス線DB0xとの間に接続され、第１入出力データ線DL0ｘと第１データバス線DB0xを接離する。
【００２７】
第３トランスファーゲート１３は、第１入出力データ線DL0zと第２データバス線DB1zとの間に接続され、第１入出力データ線DL0zと第２データバス線DB1zを接離する。第４トランスファーゲート１４は、第１入出力データ線DL0xと第２データバス線DB1xとの間に接続され、第１入出力データ線DL0と第２データバス線DB1xを接離する。
【００２８】
第１、第２トランスファーゲート１１，１２のＰＭＯＳトランジスタＱ１のゲート、及び、第３、第４トランスファーゲート１３，１４のＮＭＯＳトランジスタＱ２のゲートには、第１切換信号J0を入力する。
【００２９】
第１、第２トランスファーゲート１１，１２のＮＭＯＳトランジスタＱ２のゲート、及び、第３、第４トランスファーゲート１３，１４のＰＭＯＳトランジスタＱ１のゲートには、インバータ回路１５を介して第１切換信号J0を入力する。
【００３０】
そして、第１切換信号J0がＬレベル（低電位電圧）のとき、第１及び第２トランスファーゲート１１，１２はオンし、第３及び第４トランスファーゲート１３，１４はオフする。従って、第１入出力データ線対DL0z，DL0xは、第１データバス線対DB0z，DB0xと接続され、第２データバス線対DB1z，DB1xと遮断される。又、第１切換信号J0がＨレベル（高電位電圧）のとき、第１及び第２トランスファーゲート１１，１２はオフし、第３及び第４トランスファーゲート１３，１４はオンする。従って、第１入出力データ線対DL0z，DL0xは、第２データバス線対DB1z，DB1xと接続され、第１データバス線対DB0z，DB0xと遮断される。
【００３１】
つまり、第１シフトスイッチSW0は、第１切換信号J0に基づいて第１入出力データ線対DL0z，DL0xを、第１データバス線対DB0z，DB0xと第２データバス線対DB1z，DB1xを切換制御する。因みに、第２〜第８シフトスイッチSW1〜SW7は、それぞれ第２〜第８切換信号J1〜J7を入力し、その第２〜第８切換信号J1〜J7に基づいて第２〜第８入出力データ線対DL1z，DL1x〜DL7z，DL7zに対して対応するそれぞれデータバス線対DB1z，DB1x〜DB7z，DB7x， DBsz，DBsxを切換制御する。
【００３２】
図１に示すように、前記第１〜第８データバス線対DB0z，DB0x〜DB7z，DB7x及び冗長用データバス線対DBsz，DBsxのライトアンプWA0〜WA7，WAsと第１〜第８シフトスイッチSW0〜SW7との間には、それぞれクランプ回路１６が接続されている。各クランプ回路１６は、図２に示すように、ＮＭＯＳトランジスタＱ３よりなる。
【００３３】
各クランプ回路１６のＮＭＯＳトランジスタＱ３は、ドレインがそれぞれ対応するデータバス線対DB0z，DB0x〜DB7z，DB7x，DBsz，DBsxに接続され、ソースが接地されている。各クランプ回路１６のＮＭＯＳトランジスタＱ３のゲートは、それぞれ対応する第１〜第９クランプ制御信号JK0〜JK8を入力する。
【００３４】
そして、各クランプ回路１６のＮＭＯＳトランジスタＱ３は、対応する第１〜第９クランプ制御信号JK0〜JK8がＨレベルの時、オンして対応するデータバス線対DB0z，DB0x〜DB7z，DB7xを接地するようになっている。
【００３５】
次に、第１〜第９クランプ制御信号JK0〜JK8及び第１〜第８切換信号J0〜J7を生成する冗長制御信号発生回路２０について説明する。図３は、冗長制御信号発生回路２０の回路図を示す。図３において、冗長制御信号発生回路２０はヒューズ回路部２１、検出回路部２２及びデコード回路部２３を有している。
【００３６】
ヒューズ回路部２１は、４個の第１〜第４ヒューズ回路２１ａ〜２１ｄからなる。第１〜第４ヒューズ回路２１ａ〜２１ｄは、それぞれＰＭＯＳトランジスタＱ４、インバータ回路２５，２６及びヒューズ２７を有している。第１〜第４ヒューズ回路２１ａ〜２１ｄのＰＭＯＳトランジスタＱ４は、ドレインが高電圧電源線に接続され、ソースがヒューズ２７を介して接地されている。又、ＰＭＯＳトランジスタＱ４のゲートは接地されている。第１〜第４ヒューズ回路２１ａ〜２１ｄのヒューズ２７は、試験結果に基づいてレーザ等で溶断されるようになっている。
【００３７】
そして、ヒューズ２７が溶断（接断）されると、ＰＭＯＳトランジスタＱ４のドレインの電位は、Ｈレベルとなる。又、ヒューズ２７が溶断されないと、ＰＭＯＳトランジスタＱ４のドレインの電位は、Ｌレベルとなる。
【００３８】
第１〜第４ヒューズ回路２１ａ〜２１ｄのＰＭＯＳトランジスタＱ４のドレインは、インバータ回路２５，２６が接続されている。そして、第１〜第４ヒューズ回路２１ａ〜２１ｄのインバータ回路２６の出力を第１〜第４溶断有無信号n0z〜n3zとしている。又、第１〜第４ヒューズ回路２１ａ〜２１ｄのインバータ回路２５の出力を第１〜第４反転溶断有無信号n0x〜n3xとしている。つまり、ヒューズ２７が溶断されると、第１〜第４溶断有無信号n0z〜n3zはＨレベル、第１〜第４反転溶断有無信号n0x〜n3xはＬレベルとなる。反対に、ヒューズ２７が溶断されないと、第１〜第４溶断有無信号n0z〜n3zはＬレベル、第１〜第４反転溶断有無信号n0x〜n3xはＨレベルとなる。
【００３９】
そして、本実施形態では、第１〜第８データバス線対DB0z，DB0x〜DB7z，DB7xの全てに欠陥がなく、冗長用データバス線対DBsz，DBsxを使用しない場合には、第１〜第４ヒューズ回路２１ａ〜２１ｄのヒューズ２７を溶断させないようになっている。つまり、第１〜第４溶断有無信号n0z〜n3zは全てＬレベルとなり、第１〜第４反転溶断有無信号n0x〜n3xは全てＨレベルとなる。
【００４０】
一方、第１〜第８データバス線対DB0z，DB0x〜DB7z，DB7xのいずれか１つのバス線対が欠陥が生じて、冗長用データバス線対DBsz，DBsxを切換使用される場合には、第４ヒューズ回路２１ｄのヒューズ２７は必ず溶断され、他の第１〜第３ヒューズ回路２１ａ〜２１ｃのヒューズ２７は欠陥が生じたバス線対に応じて選択されて溶断される。
【００４１】
詳述すると、本実施形態では、第１データバス線対DB0z，DB0xが欠陥がある場合には、第４ヒューズ回路２１ｄのヒューズ２７が溶断される。第２データバス線対DB1z，DB1xが欠陥がある場合には、第１及び第４ヒューズ回路２１ａ，２１ｄのヒューズ２７が溶断される。第３データバス線対DB2z，DB2xが欠陥がある場合には、第２及び第４ヒューズ回路２１ｂ，２１ｄのヒューズ２７が溶断される。第４データバス線対DB3z，DB3xが欠陥がある場合には、第３及び第４ヒューズ回路２１ｃ，２１ｄのヒューズ２７が溶断される。
【００４２】
第５データバス線対DB4z，DB4xが欠陥がある場合には、第１、第２及び第４ヒューズ回路２１ａ，２１ｂ，２１ｄのヒューズ２７が溶断される。第６データバス線対DB5z，DB5xが欠陥がある場合には、第１、第３及び第４ヒューズ回路２１ａ，２１ｃ，２１ｄのヒューズ２７が溶断される。第７データバス線対DB6z，DB6xが欠陥がある場合には、第２、第３及び第４ヒューズ回路２１ｂ，２１ｃ，２１ｄのヒューズ２７が溶断される。第８データバス線対DB7z，DB7xが欠陥がある場合には、第１〜第４ヒューズ回路２１ａ〜２１ｄのヒューズ２７が溶断される。
【００４３】
そして、ヒューズ２７の溶断の有無に基づいて第１〜第４ヒューズ回路２１ａ〜２１ｄから出力される第１〜第４溶断有無信号n0z〜n3z及び第１〜第４反転溶断有無信号n0x〜n3xは、検出回路部２２に出力される。
【００４４】
検出回路部２２は、第１〜第４溶断有無信号n0z〜n3z及び第１〜第４反転溶断有無信号n0x〜n3xに基づいて第１〜第８検出信号S0〜S7を生成する。つまり、検出回路部２２は、第１〜第４ヒューズ回路２１ａ〜２１ｄのヒューズ２７の溶断の有無によって欠陥のあるデータバス線対DB0z，DB0x〜DB7z，DB7xを示す第１〜第８検出信号S0〜S7を生成する。
【００４５】
そして、本実施形態では、第１データバス線対DB0z，DB0xに欠陥がある場合には、検出回路部２２は第１検出信号S0のみＨレベルにし、第２〜第８検出信号S1〜S7をＬレベルにする。第２データバス線対DB1z，DB1xに欠陥がある場合には、検出回路部２２は第２検出信号S1のみＨレベルにし、第１，第３〜第８検出信号S0，S2〜S7をＬレベルにする。
【００４６】
第３データバス線対DB2z，DB2xに欠陥がある場合には、検出回路部２２は第３検出信号S2のみＨレベルにし、第１，第２，第４〜第８検出信号S0，S1，S3〜S7をＬレベルにする。第４データバス線対DB3z，DB3xに欠陥がある場合には、検出回路部２２は第４検出信号S3のみＨレベルにし、第１〜第３，第５〜第８検出信号S0〜S2，S4〜S7をＬレベルにする。
【００４７】
第５データバス線対DB4z，DB4xに欠陥がある場合には、検出回路部２２は第５検出信号S4のみＨレベルにし、第１〜第４，第６〜第８検出信号S0〜S3，S5〜S7をＬレベルにする。第６データバス線対DB5z，DB5xに欠陥がある場合には、検出回路部２２は第６検出信号S5のみＨレベルにし、第１〜第５，第７及び第８検出信号S0〜S4，S6，S7をＬレベルにする。
【００４８】
第７データバス線対DB6z，DB6xに欠陥がある場合には、検出回路部２２は第７検出信号S6のみＨレベルにし、第１〜第６及び第８検出信号S0〜S5，S7をＬレベルにする。第８データバス線対DB7z，DB7xに欠陥がある場合には、検出回路部２２は第８検出信号S7のみＨレベルにし、第１〜第７検出信号S0〜S6をＬレベルにする。
【００４９】
又、第１〜第８データバス線対DB0z，DB0x〜DB7z，DB7xの全てに欠陥がない場合には、冗長用データバス線対DBsz，DBsxを使用しない場合には、検出回路部２２は第１〜第８検出信号S0〜S7を全てＬレベルにする。
【００５０】
そして、この検出回路部２２が出力する第１〜第８検出信号S0〜S7は、デコード回路部２３に出力される。
デコード回路部２３は、第１〜第８検出信号S0〜S7に基づいて第１〜第８切換信号J0〜J7を生成する。つまり、デコード回路部２３は、第１〜第４ヒューズ回路２１ａ〜２１ｄのヒューズ２７の溶断の有無（欠陥のデータバス線対）によってシフトスイッチSW0〜SW7を切換動作させるＨレベルの第１〜第８切換信号J0〜J7を生成する。
【００５１】
詳述すると、第１〜第８データバス線対DB0z，DB0x〜DB7z，DB7xの全てに欠陥がなく、第１〜第８検出信号S0〜S7が全てＬレベルのとき、デコード回路部２３は、第１〜第８切換信号J0〜J7を全てＬレベルとする。従って、第１〜第８シフトスイッチSW0〜SW7の第１及び第２トランスファーゲート１１，１２がオンし、第１〜第８シフトスイッチSW0〜SW7の第３及び第４トランスファーゲート１３，１４がオフする。
【００５２】
その結果、第１〜第８入出力データ線対DL0z，DL0x〜DL7z，DL7zは、それぞれ対応する第１〜第８データバス線対DB0z，DB0x〜DB7z，DB7xにそれぞれ接続される。
【００５３】
次に、第１データバス線対DB0z，DB0xに欠陥があって、第１検出信号S0のみがＨレベルのとき、デコード回路部２３は第１〜第８切換信号J0〜J7は全てＨレベルにする。従って、第１〜第８シフトスイッチSW0〜SW7の第１及び第２トランスファーゲート１１，１２がオフし、第１〜第８シフトスイッチSW0〜SW7の第３及び第４トランスファーゲート１３，１４がオンする。
【００５４】
その結果、第１〜第８入出力データ線対DL0z，DL0x〜DL7z，DL7zは、それぞれ対応する第１〜第８データバス線対DB0z，DB0x〜DB7z，DB7xに対して１ビット上位の第２〜第８データバス線対DB1z，DB1x〜DB7z，DB7x、冗長用データバス線対DBsz，DBsxにそれぞれ切換え接続される。
【００５５】
次に、第２データバス線対DB1z，DB1xに欠陥があって、第２検出信号S1のみがＨレベルのとき、デコード回路部２３は第１切換信号J0をＬレベル、第２〜第８切換信号J1〜J7をＨレベルにする。
【００５６】
従って、第１シフトスイッチSW0の第１及び第２トランスファーゲート１１，１２がオンし、第１シフトスイッチSW0の第３及び第４トランスファーゲート１３，１４がオフする。又、第２〜第８シフトスイッチSW1〜SW7の第１及び第２トランスファーゲート１１，１２がオフし、第２〜第８シフトスイッチSW1〜SW7の第３及び第４トランスファーゲート１３，１４がオンする。
【００５７】
その結果、第１入出力データ線対DL0z，DL0xは、対応する第１データバス線対DB0z，DB0xに接続される。又、第２〜第８入出力データ線対DL1z，DL1x〜DL7z，DL7zは、それぞれ対応する第２〜第８データバス線対DB1z，DB1x〜DB7z，DB7xに対して１ビット上位の第３〜第８データバス線対DB2z，DB2x〜DB7z，DB7x、冗長用データバス線対DBsz，DBsxにそれぞれ切換え接続される。
【００５８】
次に、第３データバス線対DB2z，DB2xに欠陥があって、第３検出信号S2のみがＨレベルのとき、デコード回路部２３は第１及び第２切換信号J0，J1をＬレベル、第３〜第８切換信号J2〜J7をＨレベルにする。
【００５９】
従って、第１及び第２シフトスイッチSW0，SW1の第１及び第２トランスファーゲート１１，１２がオンし、第１及び第２シフトスイッチSW0，SW1の第３及び第４トランスファーゲート１３，１４がオフする。又、第３〜第８シフトスイッチSW2〜SW7の第１及び第２トランスファーゲート１１，１２がオフし、第３〜第８シフトスイッチSW2〜SW7の第３及び第４トランスファーゲート１３，１４がオンする。
【００６０】
その結果、第１及び第２入出力データ線対DL0z，DL0x，DL1z，DL1xは、対応する第１及び第２データバス線対DB0z，DB0x，DB1z，DB1xに接続される。又、第３〜第８入出力データ線対DL2z，DL2x〜DL7z，DL7zは、それぞれ対応する第３〜第８データバス線対DB2z，DB2x〜DB7z，DB7xに対して１ビット上位の第４〜第８データバス線対DB3z，DB3x〜DB7z，DB7x、冗長用データバス線対DBsz，DBsxにそれぞれ切換え接続される。
【００６１】
次に、第４データバス線対DB3z，DB3xに欠陥があって、第４検出信号S3のみがＨレベルのとき、デコード回路部２３は第１〜第３切換信号J0〜J2をＬレベル、第４〜第８切換信号J3〜J7をＨレベルにする。
【００６２】
従って、第１〜第３シフトスイッチSW0〜SW2の第１及び第２トランスファーゲート１１，１２がオンし、第１〜第３シフトスイッチSW0〜SW2の第３及び第４トランスファーゲート１３，１４がオフする。又、第４〜第８シフトスイッチSW3〜SW7の第１及び第２トランスファーゲート１１，１２がオフし、第４〜第８シフトスイッチSW3〜SW7の第３及び第４トランスファーゲート１３，１４がオンする。
【００６３】
その結果、第１〜第３入出力データ線対DL0z，DL0x〜DL2z，DL2xは、対応する第１〜第３データバス線対DB0z，DB0x〜DB2z，DB2xに接続される。又、第４〜第８入出力データ線対DL3z，DL3x〜DL7z，DL7zは、それぞれ対応する第４〜第８データバス線対DB3z，DB3x〜DB7z，DB7xに対して１ビット上位の第５〜第８データバス線対DB4z，DB4x〜DB7z，DB7x、冗長用データバス線対DBsz，DBsxにそれぞれ切換え接続される。
【００６４】
次に、第５データバス線対DB4z，DB4xに欠陥があって、第５検出信号S4のみがＨレベルのとき、デコード回路部２３は第１〜第４切換信号J0〜J3をＬレベル、第５〜第８切換信号J4〜J7をＨレベルにする。
【００６５】
従って、第１〜第４シフトスイッチSW0〜SW3の第１及び第２トランスファーゲート１１，１２がオンし、第１〜第４シフトスイッチSW0〜SW3の第３及び第４トランスファーゲート１３，１４がオフする。又、第５〜第８シフトスイッチSW4〜SW7の第１及び第２トランスファーゲート１１，１２がオフし、第５〜第８シフトスイッチSW4〜SW7の第３及び第４トランスファーゲート１３，１４がオンする。
【００６６】
その結果、第１〜第４入出力データ線対DL0z，DL0x〜DL3z，DL3xは、対応する第１〜第４データバス線対DB0z，DB0x〜DB3z，DB3xに接続される。又、第５〜第８入出力データ線対DL4z，DL4x〜DL7z，DL7zは、それぞれ対応する第５〜第８データバス線対DB4z，DB4x〜DB7z，DB7xに対して１ビット上位の第６〜第８データバス線対DB5z，DB5x〜DB7z，DB7x、冗長用データバス線対DBsz，DBsxにそれぞれ切換え接続される。
【００６７】
次に、第６データバス線対DB5z，DB5xに欠陥があって、第６検出信号S5のみがＨレベルのとき、デコード回路部２３は第１〜第５切換信号J0〜J4をＬレベル、第６〜第８切換信号J5〜J7をＨレベルにする。
【００６８】
従って、第１〜第５シフトスイッチSW0〜SW4の第１及び第２トランスファーゲート１１，１２がオンし、第１〜第５シフトスイッチSW0〜SW4の第３及び第４トランスファーゲート１３，１４がオフする。又、第６〜第８シフトスイッチSW5〜SW7の第１及び第２トランスファーゲート１１，１２がオフし、第６〜第８シフトスイッチSW5〜SW7の第３及び第４トランスファーゲート１３，１４がオンする。
【００６９】
その結果、第１〜第５入出力データ線対DL0z，DL0x〜DL4z，DL4xは、対応する第１〜第５データバス線対DB0z，DB0x〜DB4z，DB4xに接続される。又、第６〜第８入出力データ線対DL5z，DL5x〜DL7z，DL7zは、それぞれ対応する第６〜第８データバス線対DB5z，DB5x〜DB7z，DB7xに対して１ビット上位の第７及び第８データバス線対DB6z，DB6x，DB7z，DB7x、冗長用データバス線対DBsz，DBsxにそれぞれ切換え接続される。
【００７０】
次に、第７データバス線対DB6z，DB6xに欠陥があって、第７検出信号S6のみがＨレベルのとき、デコード回路部２３は第１〜第６切換信号J0〜J5をＬレベル、第７及び第８切換信号J6，J7をＨレベルにする。
【００７１】
従って、第１〜第６シフトスイッチSW0〜SW5の第１及び第２トランスファーゲート１１，１２がオンし、第１〜第６シフトスイッチSW0〜SW5の第３及び第４トランスファーゲート１３，１４がオフする。又、第７及び第８シフトスイッチSW6，SW7の第１及び第２トランスファーゲート１１，１２がオフし、第７及び第８シフトスイッチSW6，SW7の第３及び第４トランスファーゲート１３，１４がオンする。
【００７２】
その結果、第１〜第６入出力データ線対DL0z，DL0x〜DL5z，DL5xは、対応する第１〜第６データバス線対DB0z，DB0x〜DB5z，DB5xに接続される。又、第７及び第８入出力データ線対DL6z，DL6x，DL7z，DL7zは、それぞれ対応する第７及び第８データバス線対DB6z，DB6x，DB7z，DB7xに対して１ビット上位の第８データバス線対DB７z，DB7xと、冗長用データバス線対DBsz，DBsxにそれぞれ切換え接続される。
【００７３】
最後に、第８データバス線対DB7z，DB7xに欠陥があって、第８検出信号S7のみがＨレベルのとき、デコード回路部２３は第１〜７切換信号J0〜J6をＬレベル、第８切換信号J7をＨレベルにする。
【００７４】
従って、第１〜第７シフトスイッチSW0〜SW6の第１及び第２トランスファーゲート１１，１２がオンし、第１〜第７シフトスイッチSW0〜SW6の第３及び第４トランスファーゲート１３，１４がオフする。又、第８シフトスイッチSW7の第１及び第２トランスファーゲート１１，１２がオフし、第８シフトスイッチSW7の第３及び第４トランスファーゲート１３，１４がオンする。
【００７５】
その結果、第１〜第７入出力データ線対DL0z，DL0x〜DL6z，DL6xは、対応する第１〜第７データバス線対DB0z，DB0x〜DB6z，DB6xに接続される。又、第８入出力データ線対DL7z，DL7zは、第８データバス線対DB7z，DB7xに対して冗長用データバス線対DBsz，DBsxに切換え接続される。
【００７６】
前記検出回路部２２の第１〜第８検出信号S0〜S7は、それぞれ第１〜第８クランプ制御信号JK0〜JK7としてそれぞれ対応する前記クランプ回路１６のＮＭＯＳトランジスタＱ４のゲートに出力される。つまり、欠陥のあるデータバス線対は、該バス線対に設けたクランプ回路１６のＮＭＯＳトランジスタＱ４がオンされて接地電圧に保持される。
【００７７】
又、第９クランプ制御信号JK8は、本実施形態では検出回路部２２にて生成される。つまり、検出回路部２２は第１〜第８検出信号S0〜S7を全てＬレベルにするとき、Ｈレベルの第９クランプ制御信号JK8を冗長用データバス線対DBsz，DBsxに設けたクランプ回路１６のＮＭＯＳトランジスタＱ４のゲートに出力する。従って、第１〜第８データバス線対DB0z，DB0x〜DB7z，DB7xの全てに欠陥がない場合には、冗長用データバス線対DBsz，DBsxは、クランプ回路１６のＮＭＯＳトランジスタＱ４がオンされて接地電圧に保持される。
【００７８】
次に、上記のように構成した第１実施形態のＳＤＲＡＭの特徴を以下に記載する。
（１）本実施形態では、冗長のための第１〜第８シフトスイッチSW0〜SW7を、第１〜第８データバス線対DB0z，DB0x〜DB7z，DB7xから第１〜第８入出力データ線対DL0z，DL0x〜DL7z，DL7zをみて、センスバッファSB0〜SB7及びライトアンプWA0〜WA7の次に設けた。つまり、ビット線対BLz，BLxからみて、第１〜第８シフトスイッチSW0〜SW7を、センスバッファSB0〜SB7及びライトアンプWA0〜WA7より手前に設けなかった。
【００７９】
従って、メモリセルから読み出されビット線対BLz，BLxに接続されたセンスアンプを介してセンスバッファSB0〜SB15に入力される微小振幅のリードデータは、シフトスイッチSW0〜SW7のオン抵抗や寄生容量の影響を受けないでセンスバッファSB0〜SB15に入力される。その結果、センスバッファSB0〜SB15のバス論理は反転動作は容易かつ確実となり、精度の高いリードデータを生成するとができる。
【００８０】
又、ライトアンプWA0〜WA7からビット線対BLz，BLxに接続されたセンスアンプに入力されるライトデータも、シフトスイッチSW0〜SW7のオン抵抗や寄生容量の影響を受けない。その結果、センスアンプのバス論理は反転動作も容易かつ確実となり、精度の高いライトデータを生成するとができる。
【００８１】
（２）本実施形態では、前記したように、第１〜第８シフトスイッチSW0〜SW7を、センスバッファSB0〜SB7及びライトアンプWA0〜WA7より外部入出力端子側に設けた。
【００８２】
ところで、センスバッファSB0〜SB15にて増幅されて外部入出力端子側に出力されるリードデータは、センスアンプを介してセンスバッファSB0〜SB15に入力される微小振幅のリードデータより振幅値は大きく完全振幅のリードデータである。同様にライト動作においても、外部からのライトデータは、ライトアンプWA0〜WA7までは振幅値は大きく完全振幅のライトデータである。
【００８３】
従って、この完全振幅のリードデータ（ライトデータ）が通過する第１〜第８シフトスイッチSW0〜SW7は、微小振幅のリードデータ（ライトデータ）が通過する従来のシフトスイッチに比べて、オン抵抗や寄生容量を考慮する必要がない。その結果、第１〜第８シフトスイッチSW0〜SW7のサイズを小さくでき、レイアウト設計を容易にするるとともに消費電流の低減を図ることがてきる。
【００８４】
（３）本実施形態では、第１〜第８データバス線対DB0z，DB0x〜DB7z，DB7x及び冗長用データバス線対DBsz，DBsxにクランプ回路１６を設けた。そして、第１〜第８データバス線対DB0z，DB0x〜DB7z，DB7xのうち欠陥のあるデータバス線対に対してその欠陥のデータバス線対に設けたクランプ回路１６を動作させ、その欠陥のデータバス線対を接地させるようにした。又、第１〜第８データバス線対DB0z，DB0x〜DB7z，DB7x全てが欠陥がない場合、冗長用データバス線対DBsz，DBsxに設けたクランプ回路１６を動作させ、冗長用データバス線対DBsz，DBsxを接地させるようにした。
【００８５】
従って、使用されない欠陥のあるデータバス線対（データバス線対DB0z，DB0x〜DB7z，DB7x全てが欠陥がない場合は冗長用データバス線対DBsz，DBsx）は接地されるため、該データバス線対はフローティング状態が回避される。その結果、フローティング状態によって、使用されないデータバス線対に設けられたセンスバッファやライトアンプが動作して貫通電流が流れるのを未然に防止することができる。
【００８６】
（第２実施形態）
次に、本発明の第２実施形態について図４及び図５に従って説明する。本実施形態は、データマスク機能を備えたＳＤＲＡＭに具体化したものである。
【００８７】
データマスク機能は、外部装置からの第１及び第２マスク信号DQM0，DQM1を入力し、例えば８本のデータバス線対DB0z，DB0x〜DB7z，DB7xの内、一方のグループとしての下位４ビットの第１〜第４データバス線対DB0z，DB0x〜DB3z，DB3xが第１マスク信号DQM0で制御され、他方のグループとしての上位４ビットの第５〜第８データバス線対DB4z，DB4x〜DB7z，DB7xが第２マスク信号DQM1で制御されるようにしたものである。
【００８８】
詳述すると、第１マスク信号DQM0が例えば、Ｈレベルのとき、下位４ビットの第１〜第４データバス線対DB0z，DB0x〜DB3z，DB3xを介してデータの書き込み及び読み出しが行えることができ、Ｌレベルのとき、下位４ビットの第１〜第４データバス線対DB0z，DB0x〜DB3z，DB3xを介してデータの書き込み及び読み出しができないようにする。
【００８９】
同様に、第２マスク信号DQM1が例えば、Ｈレベルのとき、上位４ビットの第５〜第８データバス線対DB4z，DB4x〜DB7z，DB7xを介してデータの書き込み及び読み出しが行えることができ、Ｌレベルのとき、上位４ビットの第５〜第８データバス線対DB4z，DB4x〜DB7z，DB7xを介してデータの書き込み及び読み出しができないようにする。
【００９０】
そして、本実施形態では、説明の便宜上、前記した第１実施形態と同様な部分は符号を同じにして詳細な説明は省略する。
図４は、データマスク機能を備えたＳＤＲＡＭの要部回路図を示す。
【００９１】
ＳＤＲＡＭは、外部装置から第１及び第２マスク信号DQM0，DQM1を入力する。
第１マスク信号DQM0は、下位４ビットの第１〜第４データバス線対DB0z，DB0x〜DB3z，DB3xのライトアンプWA0〜WA3に出力されている。第１マスク信号DQM0がＨレベルの時、各ライトアンプWA0〜WA3は活性化されライトデータを増幅し出力する。又、第１マスク信号DQM0がＬレベルの時、各ライトアンプWA0〜WA3は非活性化になりライト動作を停止する。
【００９２】
第２マスク信号DQM1は、第５データバス線対DB4z，DB4xを除く第６〜第８データバス線対DB5z，DB5x〜DB7z，DB7xのライトアンプWA5〜WA7及び冗長用データバス線対DBsz，DBsxのライトアンプWAsに出力されている。
【００９３】
第２マスク信号DQM1がＨレベルの時、各ライトアンプWA5〜WA7，WAsは活性化されライトデータを増幅し出力する。又、第２マスク信号DQM1がＬレベルの時、各ライトアンプWA5〜WA7，WAsは非活性化になりライト動作を停止する。
【００９４】
又、前記第１及び第２マスク信号DQM0，DQM1は、マスク信号切換回路３０に出力される。マスク信号切換回路３０は、第１及び第２マスク信号DQM0，DQM1を入力し、いずれか一方のマスク信号を選択して切換マスク信号SKとして第５データバス線対DB4z，DB4xのライトアンプWA4に出力する。
【００９５】
詳述すると、第１〜第８データバス線対DB0z，DB0x〜DB7z，DB7xにおいて、下位４ビットの第１〜第４データバス線対DB0z，DB0x〜DB3z，DB3xのいずれか１に欠陥があった場合、マスク信号切換回路３０は第１マスク信号DQM0を切換マスク信号SKとしてライトアンプWA4に出力する。
【００９６】
つまり、下位４ビットの第１〜第４データバス線対DB0z，DB0x〜DB3z，DB3xのいずれか１に欠陥があった場合、シフトスイッチSW3の切換制御によって、第５データバス線対DB4z，DB4Xは下位４ビットのデータバス線対に属することになる。そのため、第５データバス線対DB4z，DB4Xに接続されるライトアンプWA4は第１マスク信号DQM0にて制御される必要から、ライトアンプWA4には、第１マスク信号DQM0からなる切換マスク信号SKが入力される。
【００９７】
又、第１〜第８データバス線対DB0z，DB0x〜DB7z，DB7xにおいて、上位４ビットの第５〜第８データバス線対DB4z，DB4x〜DB7z，DB7xのいずれか１に欠陥があった場合、マスク信号切換回路３０は第２マスク信号DQM1を切換マスク信号SKとしてライトアンプWA4に出力する。
【００９８】
つまり、上位４ビットの第５〜第８データバス線対DB4z，DB4x〜DB7z，DB7xのいずれか１に欠陥があった場合、シフトスイッチSW3の切換制御は行われず、第５データバス線対DB4z，DB4Xはそのまま上位４ビットのデータバス線対に属する。そのため、第５データバス線対DB4z，DB4Xに接続されるライトアンプWA4は第２マスク信号DQM1にて制御される必要から、ライトアンプWA4には、第２マスク信号DQM01らなる切換マスク信号SKが入力される。
【００９９】
図５は、マスク信号切換回路３０の回路図を示す。マスク信号切換回路３０は、２個の第１及び第２ナンド回路３１，３２、２個の第１及び第２トランスファーゲート３３，３４、２個の第１及び第２インバータ回路３５，３６及びノア回路３７を有している。
【０１００】
第１ナンド回路３１は２入力端子のナンド回路であって、一方の入力端子はＨレベルとなる高電位電圧電源線に接続され、他方の入力端子は前記第１マスク信号DQM0を入力する。第１ナンド回路３１の出力信号は、第１トランスファーゲート３３を介して第１インバータ回路３５に接続されている。
【０１０１】
第１トランスファーゲート３３はＰＭＯＳトランジスタとＮＭＯＳトランジスタよりなり、ＰＭＯＳトランジスタのゲートにはノア回路３７の出力信号が入力され、ＮＭＯＳトランジスタのゲートには第２インバータ回路３６を介してノア回路３７の出力信号が入力される。ノア回路３７は、前記第１実施形態で説明した冗長制御信号発生回路２０に設けた検出回路部２２から第１〜第４検出信号S0〜S3を入力する。
【０１０２】
第１〜第４検出信号S0〜S3が全てＬレベルのとき、即ち、少なくとも下位４ビットの第１〜第４データバス線対DB0z，DB0x〜DB3z，DB3xに欠陥がないとき、ノア回路３７はＨレベルの出力信号を出力する。従って、第１トランスファーゲート３３はオフ状態となり、第１ナンド回路３１からの出力信号を遮断する。
【０１０３】
第１〜第４検出信号S0〜S3のいずれか１がＨレベルのとき、即ち、下位４ビットの第１〜第４データバス線対DB0z，DB0x〜DB3z，DB3xのいずれか１に欠陥があるとき、ノア回路３７はＬレベルの出力信号を出力する。従って、第１トランスファーゲート３３はオン状態となり、第１ナンド回路３１からの出力信号を次段の第１インバータ回路３５に出力する。即ち、第１ナンド回路３１に入力された第１マスク信号DQM0が切換マスク信号SKとしてライトアンプWA4に出力される。
【０１０４】
第２ナンド回路３２は２入力端子のナンド回路であって、一方の入力端子はＨレベルとなる高電位電圧電源線に接続され、他方の入力端子は前記第２マスク信号DQM1を入力する。第２ナンド回路３２の出力信号は、第２トランスファーゲート３４を介して第１インバータ回路３５に接続されている。
【０１０５】
第２トランスファーゲート３４はＰＭＯＳトランジスタとＮＭＯＳトランジスタよりなり、ＰＭＯＳトランジスタのゲートには第２インバータ回路３６を介してノア回路３７の出力信号が入力され、ＮＭＯＳトランジスタのゲートにはノア回路３７の出力信号が入力される。
【０１０６】
つまり、第２トランスファーゲート３４は、第１トランスファーゲート３３がオン状態のときにオフ状態となり、第１トランスファーゲート３３がオフ状態のときにオン状態となる。詳述すると、少なくとも下位４ビットの第１〜第４データバス線対DB0z，DB0x〜DB3z，DB3xに欠陥がないとき、第２トランスファーゲート３４はオン状態となり、第２ナンド回路３２に入力された第２マスク信号DQM1が切換マスク信号SKとしてライトアンプWA4に出力される。
【０１０７】
又、下位４ビットの第１〜第４データバス線対DB0z，DB0x〜DB3z，DB3xのいずれか１に欠陥があるとき、第２トランスファーゲート３４はオフ状態となり、第２ナンド回路３２からの出力信号を遮断する。
【０１０８】
上記のように構成した第２実施形態のＳＤＲＡＭは、前記した第１実施形態の（１）〜（３）の特徴に加えて以下に記載する特徴を有する。
（１）データマスク機能を備えたＳＤＲＡＭにおいて、マスク信号切換回路３０を設けた。そして、第１〜第８データバス線対DB0z，DB0x〜DB7z，DB7xの１つに欠陥が生じ冗長データバス線対DBsz，DBsxが使用されるとき、マスク信号切換回路３０は、その欠陥のあるデータバス線対によって、下位４ビットのデータバス線対と上位４ビットのデータバス線対のいずれかに属することになる第５データバス線対DB4z，DB4xのライトアンプWA4にその属する側のマスク信号DQM0，DQM1（切換マスク信号SK）を出力する。
【０１０９】
従って、第１〜第８データバス線対DB0z，DB0x〜DB7z，DB7xの１つに欠陥が生じシフトスイッチSW0〜SW7を切換動作させて冗長データバス線対DBsz，DBsxを使用する場合であっても、データマスク機能は損なわれることはない。
【０１１０】
（第３実施形態）
次に、本発明の第３実施形態について図６に従って説明する。本実施形態は、前記第２実施形態と同様にデータマスク機能を備えたＳＤＲＡＭに具体化ものである。従って、本実施形態では、説明の便宜上、前記した第１及び第２実施形態と同様な部分は符号を同じにして詳細な説明は省略する。
【０１１１】
図６は、データマスク機能を備えたＳＤＲＡＭの要部回路図を示す。
ＳＤＲＡＭは、下位４ビットの第１〜第４データバス線対DB0z，DB0x〜DB3z，DB3xに対して１つの第１冗長用データバス線対DBsz1，DBsx1を設けている。又、上位４ビットの第５〜第８データバス線対DB4z，DB4x〜DB7z，DB7xに対して１つの第２冗長用データバス線対DBsz2，DBsx2を設けている。尚、第１及び第２冗長用データバス線対DBsz1，DBsx1，DBsz2，DBsx2は、それぞれセンスバッフアSBs及びライトアンプWAsをそれぞれ設けている。
【０１１２】
そして、第３シフトスイッチSW2は、第４入出力データ線対DL3に対して対応する第４データバス線対DB3z，DB3xと第１冗長用データバス線対DBsz1，DBsx1との間で切換え接続するようになっている。又、第８シフトスイッチSW7は、第８入出力データ線対DL7に対して対応する第８データバス線対DB7z，DB7xと第２冗長用データバス線対DBsz2，DBsx2との間で切換え接続するようになっている。
【０１１３】
つまり、下位４ビットの第１〜第４データバス線対DB0z，DB0x〜DB3z，DB3xで１つの欠陥データバス線があった時、第１冗長用データバス線対DBsz1，DBsx1が補償し、上位４ビットの第５〜第８データバス線対DB4z，DB4x〜DB7z，DB7xで１つの１つの欠陥データバス線があった時、第２冗長用データバス線対DBsz2，DBsx2が補償するようになっている。従って、第１〜第４シフトスイッチSW0〜SW3のグループの第１〜第４切換信号J0〜J3と、第５〜第８シフトスイッチSW4〜SW7のグループの第５〜第８切換信号J4〜J7は、それぞれ独立となる。つまり、例えば、第２データバス線対DB1z，DB1xが欠陥データバス線対であるとすると、第２〜第４切換信号J1〜J3がＨレベルとなり、他の第１、第４〜第８切換信号J0，J4〜J7は、Ｌレベルとなる。このように第１〜第４切換信号J0〜J3と第５〜第８切換信号J4〜J7とで、それぞれ独立となる信号は、図示しない冗長制御信号発生回路にて生成される。
【０１１４】
外部装置から第１及び第２マスク信号DQM0，DQM1を入力する。第１マスク信号DQM0は、下位４ビットの第１〜第４データバス線対DB0z，DB0x〜DB3z，DB3x及び第１冗長用データバス線対DBsz1，DBsx1のライトアンプWA0〜WA3，WAsに出力されている。第２マスク信号DQM1は、第５〜第８データバス線対DB4z，DB4x〜DB7z，DB7x及び第２冗長用データバス線対DBsz2，DBsx2のライトアンプWA5〜WA，WAsに出力されている。
【０１１５】
上記のように構成した第３実施形態のＳＤＲＡＭは、前記した第１実施形態の（１）〜（３）の特徴に加えて以下に記載する特徴を有する。
（１）データマスク機能を備えたＳＤＲＡＭにおいて、下位４ビットの第１〜第４データバス線対DB0z，DB0x〜DB3z，DB3xに対して１つの第１冗長用データバス線対DBsz1，DBsx1を設け、上位４ビットの第５〜第８データバス線対DB4z，DB4x〜DB7z，DB7xに対して１つの第２冗長用データバス線対DBsz2，DBsx2を設けた。
【０１１６】
従って、下位４ビットの第１〜第４データバス線対DB0z，DB0x〜DB3z，DB3xで１つの欠陥データバス線が生じても、第４入出力データ線対DL3z，DL3xは、第２マスク信号DQM1で制御される第５データバス線対DB4z，DB4xに接続されることはない。
【０１１７】
その結果、データバス線の１つに欠陥が生じシフトスイッチSW0〜SW7を切換動作させて冗長データバス線対を使用する場合であっても、データマスク機能を損なうことはない。
【０１１８】
尚、発明の実施の形態は、上記実施形態に限定されるものではなく、以下のように実施してもよい。
・上記各実施形態では、８本の第１〜第８データバス線対DB0z，DB0x〜DB7z，DB7xについて説明したが、データバス線対の数は特に限定されるものではなく、例えば１６本等種々のデータバス線対に応用してもよい。
【０１１９】
・上記各実施形態では、ライトアンプWA0〜WA7，WAsがセンスバッファSB0〜SB7，SBsより入出力データ線DL0〜DL7側に設けたが、これを反対にして実施してもよい。この場合、シフトスイッチSW0〜SW7はライトアンプWA0〜WA7，WAsとセンスバッファSB0〜SB7，SBsよりも入出力データ線DL0〜DL7側に設けて実施する。
【０１２０】
・上記第２及び第３実施形態では、ライトアンプWA0〜WA7，WAsが第１及び第２マスク信号DQM0，DQM1（切換マスク信号）に基づいて制御されるようになっているが、同時にセンスバッファSB0〜SB7，SBsも第１及び第２マスク信号DQM0，DQM1（切換マスク信号）にて制御されるようにして実施してもよい。
【０１２１】
・上記第３実施形態では、クランプ回路１６を示していないが、勿論、クランプ回路１６を用いて実施してもよい。
・上記第２実施形態のマスク信号切換装置３０において、ナンド回路３１，３２の一方の入力端子にＨレベルとなる高電位電圧電源線に接続したが、Ｈレベルのライトイネーブル信号を入力するようにしてもよい。
【０１２２】
・上記各実施形態では、半導体記憶装置としてＳＤＲＡＭに具体化したが、非同期式ＤＲＡＭ、スタティクＲＡＭ等のその他半導体記憶装置に具体化してもよい。
【０１２４】
【発明の効果】
請求項１に記載の発明によれば、データマスク機能を損なうことなく、かつ冗長用シフトスイッチのオン抵抗や寄生容量の影響を受けず、精度の高いデータを生成するとができる。
【０１２５】
請求項２に記載の発明によれば、請求項１に記載の発明の効果に加えて、欠陥データバス線のフローティング状態を回避することができる。
【図面の簡単な説明】
【図１】第１実施形態のＳＤＲＡＭの要部回路図
【図２】シフトスイッチの回路図
【図３】冗長制御信号発生回路の回路図
【図４】第２実施形態のＳＤＲＡＭの要部回路図
【図５】マスク信号切換回路の回路図
【図６】第３実施形態のＳＤＲＡＭの要部回路図
【図７】従来のＳＤＲＡＭの要部回路図
【符号の説明】
１６  クランプ回路
２０  冗長制御信号発生回路
２１  ヒューズ回路部
２２  検出回路部
２３  デコード回路部
３０  マスク切換回路
DB0z，DB0x〜DB7z，DB7x  第１〜第８データバス線対
DBsz，DBsx，DBsz1，DBsx1，DBsz2，DBsx2，  冗長用データバス線対
DL0z，DL0x〜DL7z，DL7z  第１〜第８入出力データ線対
BLz，BLx ビット線対
SB0〜SB7，SBs センスバッファ
WA0〜WA7，WAs ライトアンプ
SW0〜SW7 第１〜第８シフトスイッチ
J0〜J7  第１〜第８切換信号
S0〜S7  第１〜第８検出信号
JK0〜JK8 第１〜第９クランプ制御信号
SK  切換マスク信号
DQM0，DQM1  第１及び第２マスク信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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