(57)【特許請求の範囲】
【請求項１】
アノード層、ゲート層、ドリフト層及びカソード層を備え、広い温度範囲で動作可能な炭化ケイ素サイリスタであって、
（ａ）ｐ形の導電性タイプを有し、且つ第１の表面及び第２の表面を有する炭化ケイ素の基板、
（ｂ）前記基板の第１の表面の上に設けられ、ｐ形の導電性タイプを有し、且つアノード層を構成する炭化ケイ素の第１エピタキシャル層、
（ｃ）前記第１エピタキシャル層の上に設けられ、ｎ形の導電性タイプを有し、且つドリフト領域を構成する炭化ケイ素の第２エピタキシャル層、
（ｄ）前記第２エピタキシャル層の上に設けられ、ｐ形の導電性タイプを有し、ゲート層を構成する炭化ケイ素の第３エピタキシャル層、
（ｅ）前記第３エピタキシャル層の上に設けられ、ｎ形の導電性タイプを有し、且つカソード層を構成する炭化ケイ素の前記第４エピタキシャル層、
（ｆ）前記基板の第２の表面上に設けられたアノード接点、
（ｇ）前記ゲート層の表面上に設けられたゲート接点、及び
（ｈ）前記カソード層の表面上に設けられたカソード接点を備え、
（ｉ）前記炭化ケイ素サイリスタは、所定の動作電圧において等価の寸法を有するシリコンサイリスタに比較して、前記ドリフト領域が、前記シリコンサイリスタのドリフト領域よりも薄い厚みを有し、且つ前記シリコンサイリスタのドリフト領域よりも高いドーピング濃度を有しており、これにより、広い温度範囲で動作することを特徴とする炭化ケイ素サイリスタ。
【請求項２】
前記基板、前記アノード層、前記ドリフト領域、前記ゲート層及び前記カソード層が各々、３Ｃ，２Ｈ，４Ｈ、６Ｈ及び１５Ｒからなる群から選択されたポリタイプを有する炭化ケイ素から形成される、請求項１記載の炭化ケイ素サイリスタ。
【請求項３】
炭化ケイ素サイリスタの露出面にパッシベーション層を更に備える請求項１又は２に記載の炭化ケイ素サイリスタ。
【請求項４】
前記カソード層に形成された前記ゲート層を露出させるトレンチを更に備え、前記ゲート接点は、前記トレンチ内に設けられる請求項１乃至３のいずれかに記載の炭化ケイ素サイリスタ。
【請求項５】
炭化ケイ素サイリスタに電圧が印加された時に、前記炭化ケイ素サイリスタの空乏領域の広がりを制限するための、メサ型の周縁部を更に備える請求項１乃至４のいずれかに記載の炭化ケイ素サイリスタ。
【請求項６】
アノード層、ゲート層、ドリフト層及びカソード層を備え、広い温度範囲で動作可能な炭化ケイ素サイリスタであって、
（ａ）ｎ形の導電性タイプを有し、且つ第１の表面及び第２の表面を有する炭化ケイ素の基板、
（ｂ）前記基板の第１の表面の上に設けられ、ｎ形の導電性タイプを有し、且つカソード層を構成する炭化ケイ素の第１エピタキシャル層、
（ｃ）前記第１エピタキシャル層の上に設けられ、ｐ形の導電性タイプを有し、ドリフト領域を構成する炭化ケイ素の第２エピタキシャル層、
（ｄ）前記第２エピタキシャル層の上に設けられ、ｎ形の導電性タイプを有し、ゲート層を構成する炭化ケイ素の第３エピタキシャル層、
（ｅ）前記第３エピタキシャル層の上に設けられ、ｐ形の導電性タイプを有し、アノード層を構成する炭化ケイ素の第４エピタキシャル層、
（ｆ）前記基板の第２の表面上に設けられたカソード接点、
（ｇ）前記ゲート層の表面上に設けられたゲート接点、及び
（ｈ）前記アノード層の表面上に設けられたアノード接点を備え、
（ｉ）前記炭化ケイ素サイリスタは、所定の動作電圧において等価の寸法を有するシリコンサイリスタに比較して、前記ドリフト領域が、前記シリコンサイリスタのドリフト領域よりも薄い厚みを有し、且つ前記シリコンサイリスタのドリフト領域よりも高いドーピング濃度を有しており、これにより、広い温度範囲で動作することを特徴とする炭化ケイ素サイリスタ。
【請求項７】
前記基板、前記アノード層、前記ドリフト領域、前記ゲート層及び前記カソード層が各々、３Ｃ，２Ｈ，４Ｈ、６Ｈ及び１５Ｒからなる群から選択されたポリタイプを有する炭化ケイ素から形成される請求項６記載の炭化ケイ素サイリスタ。
【請求項８】
炭化ケイ素サイリスタの露出面にパッシベーション層を更に備える請求項６又は７に記載の炭化ケイ素サイリスタ。
【請求項９】
前記アノード層に形成された前記ゲート層を露出させるトレンチを更に備え、前記ゲート接点は、前記トレンチ内に設けられる請求項６乃至８のいずれかに記載の炭化ケイ素サイリスタ。
【請求項１０】
炭化ケイ素サイリスタに電圧が印加された時に、前記炭化ケイ素サイリスタの空乏領域の広がりを制限するための、メサ型の周縁部を更に備える請求項６乃至９のいずれかに記載の炭化ケイ素サイリスタ。
【発明の詳細な説明】
発明の分野
本発明は、サイリスタに関し、より詳細には、炭化ケイ素に形成されたサイリスタに関する。
発明の背景
一般に、サイリスタは、オフ状態からオン状態へ、あるいはその反対に、オン状態からオフ状態へ切り換えることのできる、双安定性の電力用半導体デバイスである。サイリスタ、高出力バイポーラ接合トランジスタ（”ＨＰＢＪＴ”）、あるいは、電力用金属酸化物半導体電界効果トランジスタ（”ＭＯＳＦＥＴ”）の如き、電力用半導体デバイスは、大きな電流すなわち大電流を制御あるいは通過させ、また、高い電圧すなわち高電圧を遮断することのできる、半導体デバイスである。サイリスタは、一般に周知であり、通常、３つの端子、すなわち、アノード、カソード、及び、ゲートを有している。サイリスタは、ゲート及びカソードの間に短い電流パルスを与えることにより、オン状態にされる。サイリスタが、一旦オン状態になると、ゲートは、そのデバイスをオフ状態にするように制御することができなくなる。そのようなターンオフ（オフ状態にする、あるいは、、オフ状態になること）は、アノード及びカソードの間に、逆電圧を与えることにより、達成することができる。しかしながら、特別に設計されたゲートターンオフ・サイリスタ（”ＧＴＯ”）は一般に、逆ゲートパルスによってオフ状態にされる。ＧＴＯサイリスタは一般に、何等かのトリガ入力によって、伝導を開始し、その後は、ダイオードとして挙動する。
サイリスタは、過渡電流、すなわち、ｄｉ／ｄｔ及びｄｖ/ｄｔの可能出力という意味において、極めて丈夫なデバイスである。通常のシリコンサイリスタにおける順電圧（ＶF）降下は、約１．５Ｖ乃至２Ｖであり、また、幾つかの高出力デバイスに関しては、約３Ｖである。従って、サイリスタは、大電流を制御すなわち通過させ、また、高電圧を効果的に遮断することができる（すなわち、電圧スイッチ）。ＶFは、与えられた任意の電流において、そのデバイスのオン状態の電力損失を決定するが、スイッチング電力損失は、高い動作周波数においてデバイスの接合部温度に影響を与える、支配的なファクタになる。そのために、通常のサイリスタを用いた場合に可能な最大スイッチング周波数は、他の多くの電力用デバイスと比較して、制限される。
サイリスタに関する最も重要なパラメータの中の２つは、ビルトイン電位（”ｂｕｉｌｔ−ｉｎ  ｐｏｔｅｎｔｉａｌ”：すなわち、与えられた任意の半導体材料の禁止帯の幅の特性）、及び、固有オンレジスタンス（”ｓｐｅｃｉｆｉｃ  ｏｎ−ｒｅｓｉｓｔａｎｃｅ”：すなわち、デバイスがオン状態にある時の、直線領域におけるそのデバイスの抵抗）である。サイリスタの固有オンレジスタンスは、そのサイリスタに与えられる任意の電圧に関する単位面積当たりの電流を極力大きくするために、可能な限り小さいのが好ましい。固有オンレジスタンスが小さくなればなる程、与えられた電流定格に関するＶF降下は小さくなる。与えられた半導体材料の最小ＶＦは、そのビルトイン電位（電圧）である。
シリコン制御整流素子（”ＳＣＲ”）のような通常のサイリスタは、”Ｄｅｅｐ  Ｄｉｏｄｅ  Ｓｉｌｉｃｏｎ  Ｃｏｎｔｒｏｌｌｅｄ  Ｒｅｃｔｉｆｉｅｒ”と題する、Ａｎｔｈｏｎｙ  ｅｔ  ａｌ．の米国特許第４，０３２，３６４号に記載される、シリコン制御整流器（ＳＣＲ）、及び、Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅｓ  Ｍｅｅｔｉｎｇ  １９８８の論文（１９８８年１２月の６１０−６１３ページ）に記載されるＧＴＯのように、シリコン（Ｓｉ）又は砒化ガリウム（ＧａＡｓ）に形成される。しかしながら、Ｓｉ又はＧａＡｓに形成されたサイリスタは、ドリフト領域の厚みのような、Ｓｉ又はＧａＡｓ材料自体に固有の幾つかの性能の限界を有している。固有オンレジスタンスに寄与する最も大きなファクタは、サイリスタの薄くドープされた厚いドリフト領域の抵抗である。一般に、サイリスタの定格電圧が増大すると、ドリフト領域の厚みが増大し、該ドリフト領域のドーピングが大幅に薄くなる。従って、そのデバイスの固有オンレジスタンスを極力小さくするためには、任意の定格電圧に対して、ドリフト領域の厚みを極力小さくし、ドーピング濃度を極力高くする必要がある。
オンレジスタンスに関する問題は、従来から認識されており、そのようなオンレジスタンスの問題を解決するために、幾つかのサイリスタ構造が開発されている。そのような従来技術は、Ｓｉ又はＧａＡｓ半導体材料の種々の構造が有する問題を解決して、オンレジスタンスを低下させる試みを行っている。しかしながら、そのような従来技術の試みは、Ｓｉ又はＧａＡｓの半導体材料自体の固有の特性によって、制限された。例えば、Ｓｉ又はＧａＡｓのサイリスタにおいて、与えられた電圧に耐えるために必要とされるドーピング濃度は、ＳｉＣの如き、絶縁破壊電位がより高い材料が必要とするドーピング濃度よりも、比較的低い。その結果、より大きな電力用サイリスタをシリコン又は砒化ガリウムに形成するためには、そのデバイスの適宜な部分におけるドーピングを比較的低い濃度に維持しなければならない。これは、そのような部分を物理的に厚くすることを必要とし、これは、一般に不都合な固有抵抗を生じさせる。
炭化ケイ素は、半導体材料として、多くの効果的な独自の物理的及び電子的性質を示す。そのような性質は、Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｓｃｉｅｎｃｅ  ａｎｄ  Ｔｅｃｈｎｏｌｏｇｙ（Ｖｏｌ．７，Ｎｏ．７，１９９２年７月、ｐｐ．８６３−８８０）、及び、Ｅｌｅｃｔｒｏｎｉｃｓ  Ｌｅｔｔｅｒｓ（Ｖｏ１．２４，  Ｎｏ．１６、１９８８年８月、ｐｐ．１０３１−１０３２）の文献に記載されているように、高い融解点、高い熱伝導率、広い禁止帯の幅、及び、高い降伏電位を含む。そのような性質はまた、放射線硬度（特に、中性子放射線に対して）、及び、高い飽和電子ドリフト速度も含む。しかしながら、炭化ケイ素における上述の従来技術の試みは、理論的な説明である場合が多く、材料の実際的な製造及び取り扱い上の問題の幾つかを認識しておらず、既存のデバイスよりも効果的な性能をもたらす特定の構造を示していない。
近年、本発明の共同譲受人は、禁止帯の幅が広い材料であるＳｉＣから、従来知られていない半導体デバイスを製造するための種々の技術を開発した。炭化ケイ素は、最近開発されたので、Ｓｉ又はＧａＡｓに比較して、成熟の度合いが低い材料であり、そのような成熟の度合いが低い材料から製造された半導体デバイスの性能は一般に、予測することが難しい。本発明の共同譲受人は、近年、Ｐ−Ｎ接合ダイオード、電力用ＭＯＳＦＥＴ、ＪＦＥＴ、青色発光ダイオードの如き、幾つかの半導体デバイスを開発し、これにより、ＳｉＣを、Ｓｉ、ＧａＡｓ、及び、他の半導体材料から形成されるデバイスに代わって商業的に使用できるものにしている。
従って、本発明の目的は、炭化ケイ素に形成され、炭化ケイ素の電子的な特性の好ましい利点を利用する、動作可能なサイリスタを提供することである。
発明の概要
本発明は、広い温度範囲にわたって高い電圧を取り扱うことができると共に、低いオンレジスタンスを有する、ＳｉＣサイリスタである。ＳｉＣの物理的及び電子的な特性のために、ＳｉＣに形成されたサイリスタは、Ｓｉ又はＧａＡｓに形成された通常のサイリスタに比較して、オンレジスタンスにおける改善、及び、高い温度性能を示す。一方、低い固有オンレジスタンスは、高い温度及び高い電圧におおける、サイリスタのスイッチング周波数機能を高める。
ＳｉＣにおいては、与えられた電圧に関して許容されるドーピング濃度が高いので、ＳｉＣサイリスタは、等価の寸法を有するＳｉ又はＧａＡｓサイリスタに比較して、より薄いドリフト層、及び、かなり小さなオンレジスタンスを有することができる。すなわち、同一のオンレジスタンスに関しては、かなり小さなサイリスタにすることができる。高い降伏電位（ｆｉｅｌｄ）、高い飽和電子ドリフト速度、及び、高い熱伝導率は、別の物理的及び電子的利点をＳｉＣサイリスタに与える。例えば、高い電力レベル及び高い温度で動作することのできる能力は、半導体デバイスに必要とされる電子的な冷却システムの空間基準（ｓｐａｃｅ−ｂａｓｅｄ  ｅｌｅｃｔｒｏｎｉｃ  ｃｏｏｌｉｎｇ  ｓｙｓｔｅｍ）の重量を大幅に減少させ、また、炭化ケイ素の放射線硬度は、軍事用及び防衛用の用途に対するその魅力を増大させる。
より詳細に言えば、本発明のＳｉＣサイリスタは、基板と、アノードと、ドリフト領域と、ゲートと、カソードとを備えている。上記基板、アノード、ドリフト領域、ゲート、及び、カソードは各々、３Ｃ、２Ｈ、４Ｈ、６Ｈ及び１５Ｒから成る群から選択されたポリタイプを有する、炭化ケイ素から形成されるのが好ましい。基板は、一方の導電性タイプを有する炭化ケイ素から形成され、また、アノード又はカソードは、その実施例に応じて、上記基板に隣接して形成され、該基板と同じ導電性タイプを有する。炭化ケイ素のドリフト領域は、アノード又はカソードに隣接して形成され、アノード又はカソードとは反対の導電性タイプを有する。これもその実施例に応じて、ゲートがドリフト領域又はカソードに隣接して形成され、ドリフト領域又はカソードとは反対の導電性タイプを有する。アノード又はカソードは、これもその実施例に応じて、ゲート又はドリフト領域に隣接して形成され、ゲートとは反対の導電性タイプを有する。
実施例に応じて、カソード層又はアノード層を通ってゲート層まで、トレンチをエッチングにより形成し、ゲート層とのゲート接点を形成するのが好ましい。アルミニウム、アルミニウム−チタン合金、白金、白金ケイ化物、又は、ニッケルであるのが好ましいオーミック接点が、アノード及びカソードと共に形成され、それぞれ、アノード接点及びカソード接点となる。第１の実施例においては、ゲート接点及びカソード接点が、向かい合う共通の面に形成され、これらゲート接点及びカソード接点は、ゲート及びカソードに電流を与えて、サイリスタをオン状態にする。上記ゲート接点及びカソード接点は、第２の実施例においては、向かい合う対向面に形成され、ゲート及びカソードに電流を与えて、サイリスタをオン状態にする。
上記種々の実施例、及び、これら実施例を形成するための方法は、高い温度範囲において低い固有オンレジスタンスを有するＳｉＣサイリスタを提供する。そのようなＳｉＣサイリスタの改善された性能特性は、Ｓｉ又はＧａＡｓに形成されたサイリスタに比較して、十分に高い温度におけるサイリスタのスイッチング周波数機能、及び、電力レベルを提供する。
図面の説明
本発明の幾つかの特徴及び効果を上に説明したが、他の特徴及び効果は、添付の図面を参照して以下の説明を読むことにより明らかとなろう。図面においては、
図１は、本発明の第１の実施例に従って、炭化ケイ素に形成されたｐ−ｎ−ｐ−ｎサイリスタの概略的な部分断面図であり、
図２Ａは、図１の炭化ケイ素サイリスタの実施例の３００°Ｋ（ケルビン温度）の温度におけるコレクタ電圧対コレクタ電流をプロットしたグラフであり、
図２Ｂは、図１の炭化ケイ素サイリスタの実施例の６２３°Ｋにおけるコレクタ電圧対コレクタ電流をプロットしたグラフであり、
図３は、本発明の第２の実施例によるｐ−ｎ−ｐ−ｎ炭化ケイ素サイリスタの概略的な部分断面図であり、
図４は、本発明の第３の実施例によるｎ−ｐ−ｎ−ｐ炭化ケイ素サイリスタの概略的な部分断面図であり、
図５は、本発明の第１の実施例による炭化ケイ素サイリスタを形成するために使用したマスクを２００倍の倍率で取った写真である。
図示の実施例の詳細な説明
本発明の実施例が示されている添付図面を参照して、本発明を以下に十分に説明する。しかしながら、本発明は、多くの異なる形態で具体化することができ、ここに説明する実施例に限定されるものと解釈してはならず、そのような実施例は、本開示を十分且つ完全なものとし、本発明の範囲を当業者に十分に伝えるために示されている。同様な参照符号は図面全体を通じて同様な要素を示している。
図面を参照すると、図１、図３及び図４は、本発明のＳｉＣサイリスタのそれぞれ３つの実施例の概略的な部分断面図である。本発明のＳｉＣサイリスタは、基板と、アノードと、ドリフト領域と、ゲートと、カソードとを備えている。これら基板、アノード、ドリフト領域、ゲート、及び、カソードは各々、３Ｃ、２Ｈ、４Ｈ、６Ｈ及び１５Ｒから成る群から選択されたポリタイプを有する、炭化ケイ素から形成されるのが好ましい。図示の実施例においては、ｎ+領域、ｎ-領域、並びに、ｐ+領域及びｐ-領域には、当業者に十分に理解されるように、同じ材料のそれぞれ異なるドーピング濃度を示すために、”＋”及び”−”を付してある。ｐ形の炭化ケイ素は、アルミニウム又は硼素でドープされるのが好ましく、また、ｎ形の炭化ケイ素は、窒素又はリンでドープされるのが好ましい。
図１、図３及び図４においては、基板は総て、同じ導電性タイプを有する追加の層（例えば、図１においては、参照符号１１及び１２、図３においては、参照符号３１及び３２、図４においては、参照符号４６及び４７）をその上に有しているものとして示されている。そのような追加の層は、幾分高いドーピング濃度を有する領域を得るために、基板に追加されることが多い。一般的に言えは、そのような高いドーピング濃度は、バルク結晶から得た基板よりも、エピタキシャル層に形成することがより容易である。しかしながら、図示し且つ請求の範囲に記載する各々の実施例においては、基板が十分満足にドープされていれば、勿論、そのような基板から成る単一の層を設けるだけで十分である。
図示の実施例においては、基板は、ある導電性タイプを有するＳｉＣから形成されており、また、その実施例に応じて、アノード又はカソードが、基板に隣接して形成され、そのようなアノード又はカソードは、上記基板と同じ導電性タイプを有している。図１及び図４に示す実施例においては、炭化ケイ素のドリフト領域が、アノード又はカソードに隣接して形成されており、そのようなドリフト領域は、アノード又はカソードとは反対の導電性タイプを有している。図３においては、ゲートは、ドリフト領域とカソード（基板とすることができる）との間に形成されていて、ドリフト領域及びカソードとは反対の導電性タイプを有している。これもその実施例に応じて、アノード又はカソードが、ゲート又はドリフト領域に隣接して形成され、そのようなアノード又はカソードは、上記ゲートとは反対の導電性タイプを有している。そのような実施例は、概ね垂直方向に配列された４層構造として、サイリスタを示しているが、当業者には理解されるように、水平な形態のような他の構造を用いることもできる。
ここに説明する上述の種々の実施例、及び、そのような実施例を形成するための方法は、Ｓｉベースのデバイスが熱的に機能を失う（熱的な暴走）又は熱的に低下するであろう高い温度を含む、広い温度範囲にわたって、低い固有オンレジスタンスを有するＳｉＣサイリスタを提供する。ＳｉＣサイリスタの改善された性能特性は、Ｓｉ又はＧａＡｓに形成されたサイリスタに比較して、十分に高い温度において、サイリスタのスイッチング周波数機能を増大させ、また、電力レベルを高める。ＳｉＣの高い降伏電位、高い飽和電子ドリフト速度、及び、高い熱伝導率が、デバイスに上述の利点を与える。大きな電力レベル及び高い温度で動作できる機能は、例えば、本発明のサイリスタの如き半導体デバイスに必要とされる、空間基準の電子的な冷却システムの重量を大幅に低減する。
より詳細に言えば、図１は、本発明のＳｉＣサイリスタの第１の実施例の概略的な部分断面図である。ｐ形シリコンから成る第１の領域１１が、基板を形成しており、また、上記第１の領域１１に隣接し、これもｐ形の導電性を有する、炭化ケイ素から成る第２の領域１２が、サイリスタ１０のアノードを形成している。上記第２の領域１２に隣接するｎ形の炭化ケイ素から成る第３の領域１３が、ドリフト領域を形成している。上記第３の領域１３に隣接するｐ形の炭化ケイ素から成る第４の領域１４が、サイリスタ１０のゲートを形成しており、また、上記第４の領域１４に隣接するｎ形の炭化ケイ素から成る第５の領域１５が、サイリスタのカソードを形成している。
図１に示す実施例においては、サイリスタ１０は、ｐ−ｎ−ｐ−ｎの４層構造を有しており、これにより、ｐ＋形の炭化ケイ素基板１１の上に、ｐ−ｎ接合を形成している。図１、図３及び図４は、等スケールの図ではなく、概略的な図であることは理解されよう。第１の実施例のＳｉＣサイリスタにおいては、上記４層構造は、ｐ+形の６Ｈ−ＳｉＣ基板１１上にエピタキシャル成長されるのが好ましい。第１のエピタキシャル層は、ｐ+形の６Ｈ−ＳｉＣ層１２であって、サイリスタ１０のアノードを形成している。このアノード層１２の次には、ｎ−形の６Ｈ−ＳｉＣドリフトエピタキシャル層１３があり、このエピタキシャル層は、サイリスタの高い逆電圧及び順電圧を維持する。次に、薄いｐ形の６Ｈ−ＳｉＣエピタキシャル層１４が成長され、ゲート層を形成している。このゲート層１４の次には、カソードすなわちエミッタ領域を形成するための、若干厚いｎ+エピタキシャル層１５がある。カソード１５は、濃くドープされたｎ形の材料であり、禁止帯の幅が狭くなる効果を低減あるいは除去するために、より厚いカソード１５が使用されている。
本発明のサイリスタの早期の例においては、基板１１は、０．１乃至０．２Ω−ｃｍの抵抗率すなわち固有抵抗を有しており、また、第１のエピタキシャル層１２は、約８×１０17ｃｍ-3のキャリア密度及び約０．４μｍの厚みを有していた。ドリフト速度１３は、約１．５×１０17のドーピング濃度を有していて、約３．０μｍの厚みであった。しかしながら、サイリスタ及び半導体材料に関する当業者には、ドリフト速度のドーピング及び厚みは、所望の又は選択される電圧の関数として純粋に選択されることが理解されよう。この例においては、サイリスタは１００Ｖのデバイスであった。この例の次に、ゲート層１４は、約０．６μｍの厚みであって、約１．５×１０17ｃｍ-3でドープされていた。カソード層１５は、約１０19ｃｍ-3でより濃くドープされていて、約１−２μｍの厚みを有していた。
サイリスタの構造に関する当業者には更に、１又はそれ以上のドープされた部分は、イオン注入によって形成することができることが理解されよう。本件譲受人が独占的なライセンスを有する、米国特許第５，０８７，５７６は、ＳｉＣにイオン注入するための適正な技術を呈示しており、上記米国特許全体が、参考として本明細書に組み込まれている。
トレンチ２１が、ｎ＋カソード層１５を通ってｐ−形のゲート層１４までエッチングされている。サイリスタ１０は、図示のように、メサ・ジオメトリ（ｍｅｓａ  ｇｅｏｍｅｔｒｙ）を用いて形成されている。接合は、「炭化ケイ素構造の上に高品質ＳｉＯ2パッシベーションを得るための方法（”Ｍｅｔｈｏｄ  ｆｏｒ  Ｏｂｔａｉｎｉｎｇ  Ｈｉｇｈ  Ｑｕａｌｉｔｙ  ＳｉＯ2  Ｐａｓｓｉ  ｖａｔｉｏｎ  ｏｎ  Ｓｉｌｌｉｃｏｎ  Ｃａｒｂｉｄｅ  Ｓｔｒｕｃｔｕｒｅｓ”）と題する、本件出願人に譲受された米国特許出願シリアルＮｏ．０７／８９３，６４２に開示される如き方法によって、熱成長されたＳｉＯ2１６で不動態化されており、上記米国特許出願の全体が、参考として本明細書に組み込まれている。トレンチ２１は、反応性イオンエッチング（”ＲＩＥ”）によって形成され、ｐ−ｎ−ｐ−ｎの４層構造の中にｐ−形のゲート層１４まで下方に開口している。上記エッチングは、米国特許第４，８６５，６８５号及び同等４，９８１，５５１号に記載されているように、行うことができ、上記米国特許もその全体が、参考として本明細書に組み込まれている。デバイスの間の導電性が、カソード層１５を三フッ化窒素（ＮＦ3）の中でＲＩＥする間に、ときどきチェックされる。背中合わせのｐ−ｎ接合又はｎ−ｐ接合が検知された時に、ゲート層１４に達し、これにより、サイリスタ１０のトレンチ２１が形成される。次に、外側の側壁メサ１７が、ｐ+基板１１まで下方に反応性イオンエッチングされ、これにより、デバイスの周囲にメサ端子が形成される。そのような端子は、サイリスタに電圧が印加された時に、デバイスの空乏領域の広がりを制限する。ウエーハは、酸化され（ＳｉＯ2）て、図示のように、サイリスタの露出面に側壁のパッシベーション層（不動態化層）を成長させる。
酸化層１６にウインドーを開口した後に、トレンチ２１の中にｐ-のゲート層１４に対するゲート接点１９を設けてパターニングする。次に、ｎ+のメサ型カソード層１５の上の絶縁層すなわち酸化物層にウインドーを開口し、そのようなウインドーの中には、カソード接点１８を形成するための焼結ニッケル（Ｎｉ）の如き金属材料を設けることによって、ｎ+カソード層１５用の電極すなわちオーミック接点が形成される。基板１１に関しても、焼結アルミニウム（Ａｌ）の如き金属材料で電極すなわちオーミック接点が形成され、アノード接点２０を形成する。接点１８、１９、２０はアニーリングされ、ワイヤボンディングするための金のオーバーレイが設けられてパターニングされる。
図１に示すように、ゲート接点及びカソード接点（１９、１８）は、サイリスタ１０の同じ方向を向いた面に位置しており、アノード接点２０は、反対方向を向いた面に位置している。
動作中においては、サイリスタ１０は、ゲート接点１９（又はベース領域）及びカソード接点１８（又はエミッタ領域）を流れる短い電流パルスを与えることにより、オン状態にされる。この電流パルスは、アノード／ドリフト及びドリフト／ゲートのｐ−ｎ接合に順方向バイアスを与え、電子をゲート領域１４を通して拡散させる。サイリスタ１０は、一旦オン状態になると、ゲート１４は、サイリスタ１０をオフ状態に制御する（ターンオフする）機能を失う。そのようなターンオフは、アノード１２及びカソード１５の間に逆電圧を与えるすなわち印加することにより、達成される。ドリフト層１３は、サイリスタ１０の高い逆電圧及び順電圧を維持し、これにより、サイリスタの電圧を制御して、電圧をスイッチングあるいは通過させる。
図２Ａは、図１の実施例のＳｉＣサイリスタ１０の２７°Ｃ（３００°Ｋ（ケルビン温度））の温度におけるコレクタ電圧対コレクタ電流をプロットしたグラフである。図２Ｂは、図１のＳｉＣサイリスタ１０の３５０°Ｃ（６２３°Ｋ）におけるコレクタ電圧対コレクタ電流をプロットしたグラフである。これらグラフが示すように、サイリスタは、ゲート電流がない場合（Ｉg＝０）に、１００ボルト（Ｖ）の順方向及び逆方向のブレークオーバー電圧を有している。この１００Ｖの限界は、ゲート層１４においては、電子なだれ降伏ではなく、つきぬけ降伏が生ずることに起因している。室温においては、順方向ブレークオーバー電圧は、５００マイクロアンペア（μＡ）のトリガ電流で、８Ｖまで低減することができる。そのような値は、本発明の以前の例において生じたものであり、別のデバイスに関しては、更に良好な性能が期待される。
そのようなデバイスの固有オンレジスタンスは、図２Ａに示すように、室温で１２６ｍΩ−ｃｍ2であった。温度が上昇するに従って、ｐ形基板の中のアルミニウム（Ａｌ）ドーパントのより効率的なイオン化を達成することができ、必要とされるトリガ電流及びオンレジスタンスが共に、劇的に減少する。３５０°Ｃ（図２Ｂに示すように）においては、そのようなデバイスは、更に良好な作用を有しており、８Ｖのブレークオーバー、及び、１１ｍΩ−ｃｍ2の固有オンレジスタンスに関して、トリガ電流は１５０μＡである。Ｉg＝０の場合の順方向及び逆方向のブレークオーバー電圧は、１００Ｖよりも更に高かった。より高い温度におけるより低い抵抗は、ｐ形の基板を有するデバイスが、高い温度において非常に良好に作動し、ｎ形の基板を有するデバイスは、ｎ形の材料導電性が通常は高いので、室温及び高い温度において、かなり良好に機能することが予想される。
図５は、図１、図２Ａ及び図２Ｂを参照して説明した図示の第１の実施例による炭化ケイ素サイリスタ１０を形成するために使用した、６．７×１０-4ｃｍ-2（全領域は１．０５×１０-3ｃｍ-2）の活性領域を有するマスクを２００倍の倍率で示す写真である。このマスクは、上記第１の実施例のＳｉＣサイリスタを形成するために特に使用したが、当業者には、他のマスク、及び、本発明のサイリスタの他の形態も理解することができよう。
図３は、本発明のＳｉＣサイリスタ３０の第２の実施例の概略的な部分断面図である。図３のデバイスは、サイリスタの物理的な基板としてｎ形のＳｉＣを組み込むために、図１とは実質的に逆転された構造を有している。ｎ形の炭化ケイ素の第１の領域３１が、基板を形成し、この第１の領域に隣接し、これもｎ形の導電性を有する、炭化ケイ素から成る第２の領域３２が、サイリスタ３０のカソードを形成している。上記第２の領域に隣接するｐ形の炭化ケイ素から成る第３の領域３３が、サイリスタ３０のゲートを形成している。上記第３の領域３３に隣接するｎ形の炭化ケイ素から成る第４の領域３４が、ドリフト領域を形成している。上記第４の領域に隣接するｐ形の炭化ケイ素から成る第５の領域３５が、サイリスタ３０のアノードを形成している。
図３に示すＳｉＣサイリスタ３０の実施例は、ｎ形のＳｉＣ基板の上に、ｐ−ｎ−ｐ−ｎの４層構造、すなわち、３つのｐ−ｎ接合又はｎ−ｐ接合を有している。第２の実施例のＳｉＣサイリスタ３０を形成するために、ｎ+ＳｉＣ層３２をエピタキシャル成長させ、ｎ+ＳｉＣ基板３１の上に、サイリスタ３０のカソード又はエミッタ領域を形成する。基板３１は、カソード３２と同じ導電性タイプを有しているので、禁止帯の幅が狭くなる効果は、減少されて効果的に排除される。次に、薄いｐ形のＳｉＣエピタキシャル層３３がカソード３２の上に成長されて、ゲート層を形成する。このゲート層３３の次には、サイリスタ３０の選択された逆電圧及び順電圧を維持するように選定された、選択されたキャリア密度及び厚みを有する厚みのあるｎ−６Ｈ−ＳｉＣのドリフトエピタキシャル層３４が設けられる。次に、濃くドープされたｐ+ＳｉＣのエピタキシャル層が、ドリフト層３４の上に成長されて、アノードを形成する。
図３に示す構造を有し、２００ボルトの容量に対して設計された、別のサンプルのサイリスタにおいては、カソード層３２は、約１０19ｃｍ-3のキャリア密度、及び、約０．４μｍの厚みを有している。基板３１は、約０．０２乃至０．０４Ω−ｃｍの抵抗率を有している。ゲート層３３は、約１０18ｃｍ-3のキャリア密度、及び、０．５乃至０．６μｍの厚みを有している。ドリフト層３４は幾分厚くて約２μｍであり、約１．５×１０17ｃｍ-3のキャリア濃度を有している。アノード層３５は、約１０19ｃｍ-3のキャリア密度、及び、約０．８μｍの厚みを有している。
第１の実施例のトレンチ２１よりも深いトレンチ４１が、反応性イオンエッチング（”ＲＩＥ”）によって、ｐ+アノード層３５及びｎ-ドリフト層３４を通って、ｐ形のゲート層３３まで形成され、ｐ形のゲート層３３とのゲート接点を確立している。ゲート層３３は、エッチングプロセスの間に、ウエーハの裏側からエッチングされた層まで電気的に測定して、ｐ−ｎ接合を検知することにより、ゲート層３３に達したことを決定することができる。次に、図１を参照して説明したのと同様な方法で、焼結Ｎｉで、ｎ+基板３１とのオーミック接点を形成して、カソード接点４１を形成し、また、焼結アルミニウム、アルミニウム−チタン合金、白金又は白金ケイ化物で、ｐ+アノード層３５とのオーミック接点を形成して、アノード接点３８を形成する。サイリスタ３０の作用も、図１及びそれぞれのカソード層、ゲート層、ドリフト層、及び、アノード層を参照して上に説明した作用と同様である。
図４は、本発明のＳｉＣサイリスタ４５の第３の実施例の概略的な部分断面図である。この実施例は、図１の実施例と同様な構造を有しているが、それぞれ反対の導電性タイプの材料が用いられている。その結果生ずる構造は、一般的に最も好ましい、ｎ形のＳｉＣから形成される物理的な基板を有している。このサイリスタの実施例は、３つのｐ−ｎ接合又はｎ−ｐ接合を有するｎ−ｐ−ｎ−ｐの４層構造を備えている。ｎ形の炭化ケイ素の第１の領域４６が、基板を形成し、また、上記第１の領域に隣接するｎ形の炭化ケイ素から成る第２の領域４７が、サイリスタのカソードを形成している。上記第２の領域に隣接するｐ形の炭化ケイ素から成る第３の領域４８が、ドリフト領域を形成している。上記第３の領域４８に隣接するｎ形の炭化ケイ素から成る第４の領域５０が、サイリスタ４５のゲートを形成し、また、上記第４の領域５０に隣接するｐ形の炭化ケイ素から成る第５の領域５１が、サイリスタ４５のアノードを形成している。
この第３の実施例も、ｎ形のＳｉＣ基板４６の上に、ｎ−ｐ−ｎ−ｐの４層構造を有している。第３の実施例のＳｉＣサイリスタ４５を形成するために、ｎ+ＳｉＣ層４７が、ｎ+ＳｉＣ基板４６の上にエピタキシャル成長され、サイリスタ４５のカソードを形成する。次に、ｐ−ＳｉＣエピタキシャル層４８が、カソードの上に成長され、サイリスタ４５の高い逆電圧及び順電圧を維持する、ドリフト領域を形成する。ドリフト層４８の次には、ｎ形の６Ｈ−ＳｉＣのゲートエピタキシャル層５０が設けられている。次に、ｐ+のＳｉＣエピタキシャル層５１が、ゲート層の上に成長されて、アノードを形成する。
トレンチ５７が、反応性イオンエッチングによって、アノード層５１を通ってゲート層５０まで下方に形成され、図１に関して上に説明したように、ｎ形のゲート層５０とのゲート接点５５を確立する。ｎ+基板４６とのオーミック接点を形成して、カソード接点５６を形成し、また、ｐ+アノード層５１とのオーミック接点を形成して、アノード接点５４を形成する。サイリスタ４５の作用も、図１、及び、それぞれのカソード層、ドリフト層、ゲート層及びアノード層を参照して上に説明した作用と同様である。
第１の実施例、第２の実施例及び第３の実施例の上記サイリスタ１０、３０、４５は、図５に示すように、互いにかみ合った形態を有しており、そのような形態は、薄いゲート領域における面積抵抗の効果を極めて小さくする。カソードは、エミッタ領域であるが、第１の実施例においては、カソードは表側の接点であり、第２の実施例においては、カソードは裏側の接点である。第３の実施例においては、頂部のメサ部分はアノードである。上記互いにかみ合う形態は、８つのフィンガ（図１に関してはエミッタ領域であり、図２及び図３に関してはコレクタである）と、これらフィンガを包囲する９つのゲートフィンガとを用いている。図１の構造に関しては、カソード接点は、頂部のｎ+層に対して行われている。上記８つのフィンガは、約５μｍの幅、及び２５０μｍの長さを有していて、その面積は約３．８×１０-4ｃｍ2であり、上記９つのゲートフィンガは、約１０μｍの幅及び２６５μｍの長さを有している。カソードメサまでのゲート接点の距離は、約２．５μｍである。上記アノード領域は、デバイス全体の周囲のメサを基板まで下方にエッチングして、約１．０５×１０-3ｃｍ2の面積にすることにより、絶縁される。
図１、図３及び図４のそれぞれの実施例に関して、ＲＩＥを用いることができるが、導電性タイプの選択的なエッチング、すなわち、光電気化学的なエッチングの如き、他のエッチングプロセスを用いて、ＳｉＣにエッチングパターンを形成して、選択的な導電性エッチングストップを形成する（すなわち、その下のｐ−層で停止するｎ形材料あるいはその反対の選択的なエッチング）こともできる。このプロセスを行うために、ＳｉＣ層に対してオーミック接点を行う。次に、ＳｉＣ層をパターニングし、これにより、エッチングを必要とする部分だけを露出させる。ポリアミド又は白蝋（ブラックワックス（ｂｌａｃｋ  ｗａｘ））をパターニング材料として使用することができる。上記目的のために、ホトレジストを用いることもできる。次に、ウエーハを、白金（Ｐｔ）の対向電極、及び、飽和カロメル参照電極と共に、テフロン電池の中に入れる。上記電池の電位は、ポテンシオスタットで制御される。電解質は、ＨＦ：Ｈ2Ｏ：Ｈ2Ｏ2溶液とすることができる。ｎ形の材料のエッチングは、ＳｉＣが紫外線（ＵＶ）に照射された時に生ずる。その光源は、２５７ナノメートル（ｎｍ）で２−３μｍのスポットに焦点合わせされてウエーハを走査する、周波数倍増型のＡｒ+レーザとすることができる。
図面及び明細書において、特定の用語を用いて、本発明の図示の実施例を説明したが、そのような用語は、単に、一般的に説明するために使用したものであって、限定のために使用したものではなく、本発明の範囲は、以下の請求の範囲に述べられている。
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図３】
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【図４】
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【図５】
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