(57)【特許請求の範囲】
【請求項１】
Ｐチャネル型の薄膜トランジスタとＮチャネル型の薄膜トランジスタとを作製する方法であり、
絶縁表面を有する基板上にＰ及びＮチャネル型の薄膜トランジスタの活性層を形成し、
前記Ｐ及びＮチャネル型の薄膜トランジスタの活性層上にゲイト絶縁膜を形成し、
前記Ｐ及びＮチャネル型の薄膜トランジスタのゲイト絶縁膜上にゲイト電極を形成した後、
前記Ｎチャネル型の薄膜トランジスタの活性層上にマスクを形成した後に前記Ｐチャネル型の薄膜トランジスタのソース及びドレイン領域にＰ型を付与する不純物をドーピングする第１のドーピング工程を行い、
前記Ｐチャネル型の薄膜トランジスタの活性層上にマスクを形成した後に前記Ｎチャネル型の薄膜トランジスタのソース及びドレイン領域にＮ型を付与する不純物を前記第１のドーピング工程よりも低い濃度でドーピングする第２のドーピング工程を行い、
前記Ｐ及びＮチャネル型の薄膜トランジスタのゲイト電極のそれぞれの側面に、前記Ｐ及びＮチャネル型の薄膜トランジスタ上に形成された酸化珪素膜をドライエッチングすることにより、サイドウォールを形成し、
前記Ｐ及びＮチャネル型の薄膜トランジスタのソース及びドレイン領域に前記サイドウォール及びゲイト電極をマスクとしてＮ型を付与する不純物を前記第２のドーピング工程よりも高い濃度でドーピングする第３のドーピング工程を行うことを特徴とする半導体装置の作製方法。
【請求項２】
請求項１において、
前記Ｐチャネル型薄膜トランジスタと前記Ｎチャネル型薄膜トランジスタとに共通のドレイン電極を形成することを特徴とする半導体装置の作製方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本明細書に開示する発明は、Ｐチャネル型の薄膜トランジスタとＮチャネル型の薄膜トランジスタを同一絶縁表面上に形成した構成に関する。またその作製方法に関する。
【０００２】
【従来の技術】
ガラス基板や石英基板上に薄膜トランジスタ（ＴＦＴと略記される）を形成する技術が知られている。この薄膜トランジスタでもって各種種論理回路等を構成しよとする場合、当然の事ながら、Ｐチャネル型の薄膜トランジスタ（以下ＰＴＦＴと略記する）とＮチャネルの薄膜トランジスタ（以下ＮＴＦＴと略記する）とが必要とされる。
【０００３】
一般にＮＴＦＴは、ホットキャリア効果に起因する劣化防止を優先する関係から、オフセットゲイト領域や低濃度不純物領域（ＬＤＤ領域）で代表される高抵抗領域を配置する必要がある。
【０００４】
他方、ＰＴＦＴは、ホットキャリア効果に起因する劣化はそれ程問題とはならいが、ＮＴＦＴに比較して移動度が低いという問題がある。この問題を解決するためには、上記高抵抗領域を形成せずになるべくソース／ドレイン間の抵抗を低くするような構成が必要とされる。
【０００５】
従って、ＣＭＯＳ回路を構成しようとする場合、ＮＴＦＴは高抵抗領域を配置した構成とし、他方ＰＴＦＴには高抵抗領域を配置しない構成とし、それらを同一基板上に作り分けることが必要となる。
【０００６】
このＰＴＦＴとＮＴＦＴを作り分ける方法としては、それぞれ必要とするドーピング工程において、他部をレジストマスクで覆う工程が利用される。
【０００７】
【発明が解決するようとする課題】
しかしながら、レジストマスクを利用する回数は極力少なくすることが生産コストや歩留りの点から好ましい。
【０００８】
本明細書で開示する発明は、ＮＴＦＴには高抵抗領域を配置し、ＰＴＦＴには高抵抗領域を配置しない構成を、極力少ないマスク数で実現する構成に関する。
【０００９】
【課題を解決するための手段】
本明細書で開示する発明の一つは、図１にその具体的な構成例を示すように、Ｐチャネル型の薄膜トランジスタ（ＰＴＦＴ）とＮチャネル型の薄膜トランジスタ（ＮＴＦＴ）とが形成されており、
Ｐ及びＮチャネル型の薄膜トランジスタのゲイト電極１０６、１０８の側面には活性層に対する遮蔽物１２７、１２８、１２９、１３０が形成されており、
（１）Ｐチャネル型の薄膜トランジスタにおいて、ソース及びドレイン領域の少なくとも一部１３８と１３７にはＮ型を付与する不純物がドーピングされており、かつ前記遮蔽物に対応するソース及びドレイン領域の一部とソース及びドレイン領域の他部１３４、１３３とは、Ｎ型を付与する不純物の濃度が異なっており、
（２）Ｎチャネル型の薄膜トランジスタにおいて、
ソース及びドレイン領域１３５、１３６とチャネル領域１２４との間にソース及びドレイン領域よりもＮ型を付与する不純物の濃度が低い高抵抗領域１３１、１３２が形成されていること、
を特徴とする。
【００１０】
ここで活性層というのは、薄膜トランジスタを構成する半導体層で、そこには、ソース／ドレイン領域、チャネル領域、さらには場合によりオフセットゲイト領域と低濃度不純物領域が形成される。
【００１１】
上記の構成においては、Ｐチャネル型の薄膜トランジスタのソース領域１３８、１３４、及びドレイン領域１３７、１３３におけるＰ型を付与する不純物の濃度は、Ｎチャネル型の薄膜トランジスタのソース及びドレイン領域１３５、１３６におけるＮ型を付与する不純物の濃度に比較して高いものとなる。
【００１２】
これは、図１（Ａ）に示す工程において、ドーピングされたボロン（Ｐ型を付与する不純物）に重ねて、（Ｄ）に示す工程においてリン（Ｎ型を付与する不純物）をドーピングすることに起因する。
【００１３】
即ち、図１に示す工程においては、（Ａ）で示す工程においてボロンがドーピングされた領域に（Ｄ）で示す工程におけるリンのドーピングがなされても、最終的にボロンの効果により、当該ドーピング領域はＰ型を示すようにする。従って、この工程いおいては、（Ａ）で示す工程におけるボロンのドーズ量は、（Ｄ）で示す工程におけるリンのドーズ量よりも大きなものとなる。
【００１４】
他の発明の構成は、図１にその具体的な作製工程例を示すように、
Ｐチャネル型の薄膜トランジスタとＮチャネル型の薄膜トランジスタを作製する方法あって、
Ｐチャネル型の薄膜トランジスタのソース及びドレイン領域１３８、１３７には、Ｐ型を付与する不純物のドーピング（工程（Ａ））と、その後のＮ型を付与する不純物のドーピング（工程（Ｄ））とが行われ、
前記Ｐ型を付与する不純物のドーピング時のドーズ量は、前記Ｎ型を付与する不純物のドーピング時のドーズ量に比較して多く、
前記Ｎ型を付与する不純物のドーピングは、Ｎチャネル型の薄膜トランジスタのソース及びドレイン領域１３５、１３６を形成するためのものであることを特徴とする。
【００１５】
他の発明の構成は、図１にその具体的な作製工程例を示すように、
Ｐチャネル型の薄膜トランジスタとＮチャネル型の薄膜トランジスタとを作製する方法であって、
Ｐチャネル型の薄膜トランジスタのソース及びドレイン領域となるべき領域１２１、１２０にＰ型を付与する不純物をドーピングする工程（工程（Ａ））と、Ｎチャネル型の薄膜トランジスタのソース及びドレイン領域となるべき領域１２３、１２５にＮ型を付与する不純物をドーピングする工程（工程（Ｂ））と、Ｐ及びＮチャネル型の薄膜トランジスタのゲイト電極１０８、１０６の側面に活性層に対する遮蔽物１２７、１２８、１２９、１３０を形成する工程と、
Ｐチャネル型の薄膜トランジスタのソース及びドレイン領域１３８、１３７、さらにはＮチャネル型の薄膜トランジスタのソース及びドレイン領域１３５、１３６にＮ型を付与する不純物をドーピングする工程（工程（Ｄ））と、
を有し、
Ｎ型の薄膜トランジスタの前記遮蔽物１２７、１２８に対応した活性層中にソース及びドレイン領域よりＮ型を付与する不純物の濃度が低い高抵抗領域１３１、１３２を形成することを特徴とする。
【００１６】
上記構成においては、
Ｐチャネル型の薄膜トランジスタのソース及びドレイン領域１３８、１３７に対するＮ型を付与する不純物のドーピング（工程（Ｄ）で行われる）は、Ｐ型を付与する不純物のドーピング（工程（Ａ）で行われる）に比較して低ドーズ量でもって行われる。
【００１７】
【発明の実施の形態】
図１に示すように、まず（Ａ）に工程でＰＴＦＴのソース及びドレイン領域となる領域にボロンをドーピングする。そして（Ｄ）の工程において、ＮＴＦＴの高抵抗領域１３１、１３２を形成するためのリンのドーピング時において、先にボロンがドーピングされたＰＴＦＴのソース及びドレイン領域にリンがドーピングされる。この際、導電型が反転しないように、先のボロンとリンのドーズ量を選択する。
【００１８】
このような作製工程を採用することで、マスク数を削減して、ＮＴＦＴには高抵抗領域１３１、１３２を選択的に配置する構成を得ることができる。
【００１９】
【実施例】
〔実施例１〕
図１〜図２に本実施例の概略の作製工程を示す。図１〜図２に示すのは、高抵抗領域を配置したＮＴＦＴと高抵抗領域を配置しないＰＴＦＴとを相補型に配置しＣＭＯＳ構成を得るための作製工程である。
【００２０】
まずガラス基板１０１上に下地膜として酸化珪素膜１０２をスパッタ法で成膜する。
【００２１】
基板としては、ガラス基板以外には、石英基板を利用することができる。また、その他絶縁表面を有する基体を利用することができる。
【００２２】
下地膜となる酸化珪素膜１０２を成膜したら、図示しない非晶質珪素膜を減圧熱ＣＶＤ法（またはプラズマＣＶＤ法）により５００Åの厚さに成膜する。
【００２３】
そして、加熱処理により図示しない非晶質珪素膜を結晶化させ、結晶性珪素膜を得る。結晶性珪素膜を得る方法としては、レーザー光の照射やランプアニールによる方法を用いることもできる。
【００２４】
結晶性珪素膜を得たら、パターニングを施すことにより、ＮＴＦＴの活性層１０３とＰＴＦＴの活性層１０４を得る。
【００２５】
そして、ゲイト絶縁膜として機能する酸化珪素膜１０５をプラズマＣＶＤ法により１０００Åの厚さに成膜する。
【００２６】
次にアルミニウム膜を４０００Åの厚さにスパッタ法で成膜し、それをパターニングすることにより、各ＴＦＴのゲイト電極となるパターン１０６と１０８を形成する。
【００２７】
ここで、１０６がＮＴＦＴのゲイト電極となる。また、１０８がＰＴＦＴのゲイト電極となる。
【００２８】
ゲイト電極を形成したら、ゲイト電極を陽極とした陽極酸化を行い、陽極酸化膜１０７と１０９を形成する。ここでは、陽極酸化膜を１０００Åの厚さに形成する。
【００２９】
この陽極酸化膜は、アルミニウムでなるゲイト電極を物理的及び電気的に保護する機能を有している。
【００３０】
陽極酸化膜１０７、１０９を形成したら、レジストマスク１００を形成する。そして、ＢＨ3 を原料ガスとしたプラズマドーピング法でもって、ボロン（Ｂ）をドーピングする。このドーピングは、後のリン（Ｐ）のドーピング時（（Ｄ）で示される工程）において、導電型がＰ型からＮ型へと反転しない程度の高ドーズ量のヘビードーピングとする。
【００３１】
このドーピング工程において、ＰＴＦＴの活性層中の１２１、１２０で示される領域に自己整合的にボロンのドーピングがされる。ここで１２１の領域は、後にソース領域となる。また１２０の領域は、後にドレイン領域となる。
【００３２】
またこの工程において、１１０で示されるチャネル領域１１０が自己整合的に画定する。また、陽極酸化膜１０９の厚さでもって、チャネル領域１１０の両側にオフセットゲイト領域が形成されるが、本実施例においては、その寸法が１０００Å（実際には、ドーパントイオンの回り込みでさらに小さなものとなる）と小さいので、その存在は無視する。
【００３３】
ドーピングの終了後、レーザー光の照射を行うことにより、ドーピングした元素の活性化と、ドーピング時に生じた被ドーピング領域の損傷のアニールとを行う。
【００３４】
こうして図１（Ａ）に示す状態を得る。次に、レジストマスク１００を除去し、新たにレジストマスク１２２を形成する。（図１（Ｂ））
【００３５】
そしてこの状態において、今度ＰＨ3 を原料ガスとしたプラズマドーピング法を用いて、リン（Ｐ）のドーピングを行う。この工程は、チャネル領域とドレイン領域との間、さらにチャネル領域とソース領域との間に低濃度不純物領域（高抵抗領域）（（Ｄ）の１３１、１３２で示される）を形成するために行われる。従って、その条件は、低濃度不純物領域を形成するための条件でもって行う。
【００３６】
この工程で１２３と１２５の領域にドーピングが自己整合的に行われる。後にこれらの領域の一部（チャネルに隣接する一部）が低濃度不純物領域となる。またこれらの領域の他部がソース及びドレイン領域となる。
【００３７】
こうして図１（Ｂ）に示す状態を得る。次にレジストマスク１２２を除去し、酸化珪素膜１２６をプラズマＣＶＤ法により、５０００Åの厚さに成膜する。こうして図１（Ｃ）に示す状態を得る。
【００３８】
そして垂直異方性を有するドライエッチング法によって、酸化珪素膜１２６をエッチングする。この際、エッチング条件を適時選択することにより、１２７、１２８、１２９、１３０で示されるサイドウォールと呼ばれる酸化珪素でなる残存物を形成することができる。この残存物は、活性層に対する不純物のドーピング時おけるドーパントイオンの遮蔽物として機能する。（図１（Ｄ））
【００３９】
また、ゲイト絶縁膜を構成する酸化珪素膜１０５の露呈した部分も酸化珪素膜１２６のエッチング後に引き続いてエッチングされる。こうして図１（Ｄ）に示す状態を得る。
【００４０】
１２７、１２８、１２９、１３０で示されるサイドウォールを形成したら、リン（Ｐ）のヘビードーピングをプラズマドーピング法でもって行なう。この工程は、弱いＮ型を有する領域１２３と１２５の一部をＮＴＦＴのソース及びドレイン領域として利用できる程度にその導電型を強め、かつ先にボロンがドーピングされたＰＴＦＴの活性層の領域がＮ型に反転しない条件でもって行う。
【００４１】
具体的には、（Ａ）で示される工程におけるボロンのドーズ量より、（Ｄ）で示される工程におけるリンのドーズ量を少ないものとし、１３７や１３８の領域において、導電型がＰ型からＮ型へと反転しない条件とする。
【００４２】
この工程の結果、１３５、１３６で示される領域がＮＴＦＴのソース及びドレイン領域となる。また、この工程において、１３７と１３８の領域には、リンのドーピングが行なわれるが、その際、これらの領域はＰ型を維持する。即ち、Ｎ型には反転しない。
【００４３】
即ち、（Ａ）の工程におけるボロンのドーピング条件と（Ｄ）の工程におけるリンのドーピング条件とは、（Ａ）の工程においてＰ型となった１３７と１３８の領域が（Ｄ）の工程において、その導電型が反転しないようなものとして設定する。
【００４４】
ドーピングの終了後、レーザー光の照射を行なうことにより、ドーピングがされた領域のアニールを行なう。
【００４５】
こうすることにより、ＮＴＦＴのソース領域１３５、高抵抗領域（低濃度不純物領域）１３１と１３２、ドレイン領域１３６が自己整合的に形成される。ここで、ドレイン領域１３６側の高抵抗領域１３２がＬＤＤ領域と称される領域となる。
【００４６】
また、ＰＴＦＴのソース領域１３８、１３４（ソース領域はこの２つの領域でもって構成される）と、ドレイン領域１３７、、１３３（ドレイン領域はこの２つの領域でもって構成される）が自己整合的に形成される。
【００４７】
ここで、ソース領域を構成する１３８の領域とドレイン領域を構成する１３７の領域は、リンが相当量ドーピングされたＰ型の領域である。即ち、（Ｄ）の工程において行なわれたリンのドーピングにおいて、Ｐ型からＮ型へと反転せず、Ｐ型のまま残存した領域である。
【００４８】
他方、ソース領域を構成する１３４の領域とドレイン領域を構成する１３３の領域は、リンがドーピングされていない、またはより低濃度にドーピングがされている（これは、ドーピング時のイオンの回り込みを考慮するかどうかによって決まる）Ｐ型の領域である。
【００４９】
こうして図１（Ｄ）に示す状態を得る。次に図２（Ａ）に示すように、層間絶縁膜として、窒化珪素膜１３９をプラズマＣＶＤ法により２０００Åの厚さに成膜する。さらに、ポリイミド樹脂でなる膜１４０を成膜する。
【００５０】
こうして図２（Ａ）に示す状態を得る。さらにコンタクトホールの形成を行い、ＮＴＦＴのソース電極１４１、ドレイン電極１４２、ＰＴＦＴのソース電極１４３、ドレイン電極１４２を形成する。
【００５１】
こうして図２（Ｂ）に示す状態を得る。図から明らかなように、ドレイン電極は両ＴＦＴにおいて共通になっており、ＣＭＯＳ構造が構成されている。
【００５２】
〔実施例２〕
本実施例は、実施例１に示す構成において、ＮＴＦＴに形成される高抵抗領域を低濃度不純物領域ではなく、オフセットゲイト領域とする例である。即ち、高抵抗領域を特にドーピングをしない領域で構成する場合の例である。
【００５３】
本実施例を実現するには、図１（Ｂ）に示す工程におけるリンのライトドーピングを行わなければよい。こうすると、１３１と１３２の領域をチャネル同じ導電型を有する高抵抗領域とすることができる。本実施例の場合、図１（Ｂ）の工程におけるレジストマスク１２２を省くことができ、工程を削減に効果を得ることができる。
【００５４】
【発明の効果】
本明細書で開示する発明を利用することにより、ＮＴＦＴには高抵抗領域を配置し、ＰＴＦＴには高抵抗領域を配置しない構成を、少ないマスク数で実現することができる。
【図面の簡単な説明】
【図１】  薄膜トランジスタの作製工程を示す図。
【図２】  薄膜トランジスタの作製工程を示す図。
【符号の説明】
１０１          ガラス基板
１０２          下地膜（酸化珪素膜）
１０３          ＮＴＦＴの活性層
１０４          ＰＴＦＴの活性層
１０５          ゲイト絶縁膜（酸化珪素膜）
１０６          ゲイト電極（アルミニウム電極）
１０７          陽極酸化膜（酸化アルミニウム膜）
１０８          ゲイト電極（アルミニウム電極）
１０９          陽極酸化膜（酸化アルミニウム膜）
１１０          チャネル領域
１２０          ドレイン領域（Ｐ型領域）
１２１          ソース領域（Ｐ型領域）
１２２          レジストマスク
１２３          Ｎ- 型領域
１２４          チャネル領域
１２５          Ｎ- 型領域
１２６          レジストマスク
１２７          酸化珪素でなるサイドウォール
１２８          酸化珪素でなるサイドウォール
１２９          酸化珪素でなるサイドウォール
１３０          酸化珪素でなるサイドウォール
１３１          低濃度不純物領域
１３２          低濃度不純物領域
１３３          ドレイン領域（Ｐ型領域）
１３４          ソース領域（Ｐ型領域）
１３５          ソース領域（Ｎ型領域）
１３６          ドレイン領域（Ｎ型領域）
１３７          ドレイン領域（Ｐ型領域）
１３８          ドレイン領域（Ｐ型領域）
１３９          窒化珪素膜
１４０          ポリイミド樹脂膜
１４１          ソース電極
１４２          ドレイン電極
１４３          ソース電極
【図１】
0003841897.tif 000002
【図２】
0003841897.tif 000003