(57)【特許請求の範囲】
【請求項１】
第１の強磁性層と第２の強磁性層とこれらに挟まれた絶縁層とを有し第１の強磁性層の磁化の方向と第２の強磁性層の磁化の方向との差として情報を記憶するメモリ素子を含むメモリセルをマトリクス状に配置したメモリセルアレイにおいて、第１の方向に伸びた複数の副ワード線と、前記第１の方向とは異なる第２の方向に伸びた複数の副ビット線と、それぞれの副ワード線と副ビット線との交差部に設けられた前記メモリセルと、副ワード線のそれぞれに対応して設けられ副ワード線にソースまたはドレインの一方が接続された複数のワード選択トランジスタと、副ビット線のそれぞれに対応して設けられ副ビット線にソースまたはドレインの一方が接続された複数のビット選択トランジスタと、を有するメモリセルブロックがｊ行ｋ列（ｊ，ｋは正整数）配置されたメモリセルブロックマトリクスと、メモリセルブロックマトリクスのｋ個のメモリセルブロック列に対応して設けられ各メモリセルブロック列内のメモリセルブロックに含まれるワード選択トランジスタのゲートに接続されたｋ本のワード選択線と、メモリセルブロックマトリクスのｊ個のメモリセルブロック行に対応して設けられ各メモリセルブロック行内のメモリセルブロックに含まれるビット選択トランジスタのゲートに接続されたｊ本のビット選択線と、メモリセルブロックマトリクスの同一列に配置されたｊ個のメモリセルブロックに含まれる副ワード線の総数と同数で副ワード線と同一方向に伸びた主ワード線と、メモリセルブロックマトリクスの同一行に配置されたｋ個のメモリセルブロックに含まれる副ビット線の総数と同数で副ビット線と同方向に伸びた主ビット線と、を備え、主ワード線のそれぞれが、対応する副ワード線に接続されたｋ個の前記ワード選択トランジスタのソースまたはドレインの他方と接続され、主ビット線のそれぞれが、対応する副ビット線に接続されたｊ個の前記ビット選択トランジスタのソースまたはドレインの他方と接続され、
前記メモリセルブロックのそれぞれは、前記第２の方向に伸びた参照用副ビット線と、それぞれの副ワード線と参照用副ビット線との交差部に設けられた参照用メモリセルとを備える参照用セル列をさらに有し、参照用副ビット線が参照用ビット選択トランジスタを介して参照用主ビット線と接続することを特徴とするメモリセルアレイ。
【請求項２】
前記メモリ素子が、第１の強磁性層の磁化の方向と第２の強磁性層の磁化の方向との差として情報を記憶し、この磁化方向の差による絶縁層中のトンネル電流の電気抵抗変化を利用して情報が読み出される請求項１記載のメモリセルアレイ。
【請求項３】
前記メモリセルブロックのそれぞれは、５１２個以上で６５，５３６個以下の同一の個数のメモリ素子を含むことを特徴とする請求項２記載のメモリセルアレイ。
【請求項４】
前記ワード線選択トランジスタおよび前記ビット線選択トランジスタが、ＭＯＳ型電界効果トランジスタである請求項１または２記載のメモリセルアレイ。
【請求項５】
前記第１の方向と前記第２の方向とが、互いに直交する関係にある請求項１，２または４記載のメモリセルアレイ。
【請求項６】
前記メモリセルブロックのそれぞれは、前記第１の方向に伸びた参照用副ワード線と、それぞれの副ビット線と参照用副ワード線との交差部に設けられた参照用メモリセルとを備える参照用セル行をさらに有し、参照用副ワード線が参照用ワード選択トランジスタを介して参照用主ワード線と接続することを特徴とする請求項１，２，４または５記載のメモリセルアレイ。
【請求項７】
前記主ワード線および前記主ビット線の線材の比抵抗が、前記副ワード線の線材の比抵抗および前記副ビット線の線材の比抵抗よりも小さい請求項１，２，４，５または６記載のメモリセルアレイ。
【請求項８】
前記主ワード線および前記主ビット線の配線の膜厚が、前記副ワード線の配線の膜厚および前記副ビット線の配線の膜厚よりも厚い請求項１，２，４，５または６記載のメモリセルアレイ。
【請求項９】
第１の方向に伸びた複数の副ワード線と、前記第１の方向とは異なる第２の方向に伸びた複数の副ビット線と、それぞれの副ワード線と副ビット線との交差部に設けられ第１の強磁性層と第２の強磁性層とこれらに挟まれた絶縁層とを有して第１の強磁性層の磁化の方向と第２の強磁性層の磁化の方向との差として情報を記憶するメモリ素子を含むメモリセルと、副ワード線のそれぞれに対応して設けられ副ワード線にソースまたはドレインの一方が接続された複数のワード選択トランジスタと、副ビット線のそれぞれに対応して設けられ副ビット線にソースまたはドレインの一方が接続された複数のビット選択トランジスタと、を有するメモリセルブロックがｊ行ｋ列（ｊ，ｋは正整数）配置されたメモリセルブロックマトリクスと、メモリセルブロックマトリクスのｋ個のメモリセルブロック列に対応して設けられ各メモリセルブロック列内のメモリセルブロックに含まれるワード選択トランジスタのゲートに接続されたｋ本のワード選択線と、メモリセルブロックマトリクスのｊ個のメモリセルブロック行に対応して設けられ各メモリセルブロック行内のメモリセルブロックに含まれるビット選択トランジスタのゲートに接続されたｊ本のビット選択線と、メモリセルブロックマトリクスの同一列に配置されたｊ個のメモリセルブロックに含まれる副ワード線の総数と同数で副ワード線と同一方向に伸びた主ワード線と、メモリセルブロックマトリクスの同一行に配置されたｋ個のメモリセルブロックに含まれる副ビット線の総数と同数で副ビット線と同方向に伸びた主ビット線と、を備え、主ワード線のそれぞれが、対応する副ワード線に接続されたｋ個の前記ワード選択トランジスタのソースまたはドレインの他方と接続され、主ビット線のそれぞれが、対応する副ビット線に接続されたｊ個の前記ビット選択トランジスタのソースまたはドレインの他方と接続されたメモリセルアレイと、ｋ本のワード選択線のうちの１本をアクティブとし、ｊ本のビット選択線のうちの１本をアクティブとすることによりメモリセルブロックのうち１個を選択するメモリセルブロック選択回路と、主ワード線のうち１本を選択する行選択回路と、主ビット線のうち１本を選択する列選択回路と、選択されたメモリセルブロック内の前記メモリセルのうち副ワード線および副ビット線により選択された前記メモリセルに対して協調して情報を書き込みまた記録された情報を読み出す行側書き込み／読み出し回路および列側書き込み／読み出し回路とを備え、
前記メモリセルブロックのそれぞれは、前記第２の方向に伸びた参照用副ビット線と、それぞれの副ワード線と参照用副ビット線との交差部に設けられた参照用メモリセルとを備える参照用セル列をさらに有し、参照用副ビット線が参照用ビット選択トランジスタを介して参照用主ビット線と接続することを特徴とする不揮発性記憶ユニット。
【請求項１０】
前記メモリ素子が、第１の強磁性層の磁化の方向と第２の強磁性層の磁化の方向との差として情報を記憶し、この磁化方向の差による絶縁層中のトンネル電流の電気抵抗変化を利用して情報が読み出される請求項９記載の不揮発性記憶ユニット。
【請求項１１】
前記メモリセルブロックのそれぞれは、５１２個以上で６５，５３６個以下の同一の個数のメモリ素子を含むことを特徴とする請求項１０記載の不揮発性記憶ユニット。
【請求項１２】
前記ワード線選択トランジスタおよび前記ビット線選択トランジスタが、ＭＯＳ型電界効果トランジスタである請求項９または１０記載の不揮発性記憶ユニット。
【請求項１３】
前記第１の方向と前記第２の方向とが、互いに直交する関係にある請求項９，１０または１２記載の不揮発性記憶ユニット。
【請求項１４】
前記メモリセルブロックのそれぞれは、前記第１の方向に伸びた参照用副ワード線と、それぞれの副ビット線と参照用副ワード線との交差部に設けられた参照用メモリセルとを備える参照用セル行をさらに有し、参照用副ワード線が参照用ワード選択トランジスタを介して参照用主ワード線と接続することを特徴とする請求項９，１０，１２または１３記載の不揮発性記憶ユニット。
【請求項１５】
前記メモリセルアレイ内のメモリセルブロックに故障があるときに故障ブロックと置換して使用する予備メモリセルブロックを、さらに備えることを特徴とする請求項９，１０，１２，１３または１４記載の不揮発性記憶ユニット。
【請求項１６】
列方向に設けたｊ個の前記予備メモリセルブロックからなる予備ブロック列を１列以上備えることを特徴とする請求項１５記載の不揮発性記憶ユニット。
【請求項１７】
行方向に設けたｋ個の前記予備メモリセルブロックからなる予備ブロック行を１行以上備えることを特徴とする請求項１５記載の不揮発性記憶ユニット。
【請求項１８】
列方向に設けたｊ個の前記予備メモリセルブロックからなる予備ブロック列と、行方向に設けたｋ個の前記予備メモリセルブロックからなる予備ブロック行とを、それぞれ１以上備えることを特徴とする請求項１５記載の不揮発性記憶ユニット。
【請求項１９】
前記主ワード線および前記主ビット線の線材の比抵抗が、前記副ワード線の線材の比抵抗および前記副ビット線の線材の比抵抗よりも小さい請求項９、１０，１２，１３，１４または１５記載の不揮発性記憶ユニット。
【請求項２０】
前記主ワード線および前記主ビット線の配線の膜厚が、前記副ワード線の配線の膜厚および前記副ビット線の配線の膜厚よりも厚い請求項９、１０，１２，１３，１４または１５記載の不揮発性記憶ユニット。
【請求項２１】
請求項９記載の不揮発性記憶ユニットを１または複数有することを特徴とする不揮発性半導体記憶装置。
【請求項２２】
請求項１４記載の不揮発性記憶ユニットを１または複数有することを特徴とする不揮発性半導体記憶装置。
【請求項２３】
請求項１５記載の不揮発性記憶ユニットを１または複数有することを特徴とする不揮発性半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電気的に書換え可能な複数のメモリセルを含むメモリセルアレイ、デコーダと書き込み／読み出し回路を含む不揮発性記憶ユニットおよび入出力回路等を含む不揮発性半導体記憶装置に関し、特に、強磁性薄膜よりなる磁気抵抗素子のメモリセルを複数個含むメモリセルアレイおよびこれを備えて構成される不揮発性記憶ユニット並びに不揮発性半導体記憶装置に関する。
【０００２】
【従来の技術】
電気的に書換え可能な不揮発性半導体記憶装置において、強磁性薄膜よりなる磁気抵抗素子を用いてメモリ素子を構成されているものを高密度磁気メモリ（Magnetic Random Access Memorｙ：以下ＭＲＡＭと略す）と称する。
【０００３】
図９は、ＭＲＡＭのメモリ素子の一例の模式図である。図９（ａ）は、メモリ素子構造の模式図であり、（ｂ）は、読み出し動作を示す模式図であり、（ｃ）は、磁化状態と記憶データとの対応を示す模式図である。
【０００４】
図９（ａ）に示すように、下層配線層１１上の所定の表面に厚さ約２０ｎｍの強磁性膜よりなり磁化の方向が固定された固定層１２と、厚さ約１．５ｎｍの絶縁層１３と、厚さ約２０ｎｍの強磁性膜よりなり記憶データに対応して磁化の方向が変化するデータ記憶層１４とが下層配線１１から上方に順次積層して形成され、データ記憶層１４上には下層配線１１と直交する方向に伸びた上層配線１５が形成されている。
【０００５】
図９（ｃ）に示すように、メモリ素子におけるデータの記憶は、磁化の方向が固定された固定層１２の磁化の方向と、外部磁場によって磁化の方向が変化するデータ記憶層１４の磁化の方向とが、互いに平行（データ “０” にあたる）であるか、または反平行（データ “１” にあたる）であるかにより２値の記憶を行う。
【０００６】
固定層とデータ記憶層の磁化の方向が互いに平行であるときと反平行であるときでは、トンネル磁気抵抗（ＴＭＲ）効果により絶縁層１３の電気抵抗値が１０〜４０％程度変化するので、図９（ｂ）に示すように、下層配線１１と上層配線１５との間に所定の電位差を与えて絶縁層１３を流れるトンネル電流の変化すなわち読み出し電流１６の変化を検出することにより、メモリ素子に記憶されたデータを外部に取り出すことができる。
【０００７】
このように、図９のＴＭＲ効果を利用したメモリ素子は、従来の巨大磁気抵抗（ＧＭＲ）効果を用いたメモリ素子よりも記憶データの外部への引き出し電極の構成を簡単化できるので、高密度のＭＲＡＭを形成する方法として有利である。
【０００８】
図１０（ａ）は、図９に示したメモリ素子を含むメモリセルをアレイ状に配置したＭＲＡＭの模式図であり、図１０（ｂ）は、書き込み動作の模式図である。
【０００９】
図１０（ａ）で、複数のワード線と呼ばれる下層配線１１が配置され、ワード線とは直交する方向に複数のビット線と呼ばれる上層配線１５が配置され、両者の交差部がマトリクス状に形成されている。下層配線１１と上層配線１５との交差部には、前述のメモリセルＣが設置されている。所定のワード線とビット線を選択することにより、任意のメモリセルを選択することができ、選択されたメモリセルに対してデータの書き込みおよび読み出しが可能となる。
【００１０】
従来のこの種のメモリの例として特開２０００−８２７９１号公報に開示されたＭＲＡＭがある。このＭＲＡＭにおいても下層配線と上層配線との間に形成された磁気トンネル接合（ＭＴＪ）素子のトンネル電流の変化を記憶情報として検出する。
【００１１】
このように、ＴＭＲ効果を利用したＭＲＡＭは、通常上下２層の強磁性薄膜とこれらの強磁性薄膜によって挟まれた絶縁層との、少なくとも３層の薄膜を有する磁気抵抗素子のメモリセルにより構成される。このメモリセルは、外部磁場の大きさを制御して２つの強磁性薄膜の磁化の方向を平行または反平行に変化させることにより、絶縁層中に流れるトンネル電流に対する電気抵抗を変化させてデータ “０”およびデータ “１”の２値の記憶を行うことができる。
【００１２】
データの書き込みにおいては、図１０（ｂ）に示すように、ワード線（下層配線）のうちの一つと、ビット線（上層配線）の一つとを選択する。選択されたワード線１１ｓおよび選択されたビット線１５ｓのそれぞれに所定の電流値と電流方向の書き込み電流ＩｓｗおよびＩｓｂを流すことにより、選択されたワード線１１ｓの周囲に磁場Ｍｓｗが発生し、選択されたビット線１５ｓの周囲に磁場Ｍｓｂが発生する。磁場Ｍｓｗと磁場Ｍｓｂとの合成磁場により、選択されたワード線１１ｓと選択されたビット線１５ｓとの交差部に設置された選択されたメモリセルＣｓのデータ記憶層の磁区を第１の方向に揃えることにより例えば固定層と平行な磁化の方向を実現し、データ“０”を記録する。
【００１３】
一方、反対のデータ“１”を記憶させるときには、例えば選択されたビット線１５ｓの電流方向をデータ“０”の書き込みのときの反対方向とすることにより、磁場Ｍｓｂの方向を１８０度変更する。その結果、合成磁場は９０度変化するので、選択されたメモリセルＣｓのデータ記憶層の磁区を第１の方向とは反対方向の第２の方向にそろえることにより固定層と反平行な磁化方向を実現する。選択されたビット線１５ｓの電流方向を反対方向とする代わりに、選択されたワード線１１ｓの電流方向を反対方向としてもよい。
【００１４】
データの読み出しにおいては、ワード線（下層配線）のうちの一つと、ビット線（上層配線）の一つとを選択し、両者に所定の電位差を与えて電流値を計測してこれらの交差部にある選択されたメモリセルのトンネル電流に対する抵抗値の大小を検出することにより、記憶されたデータを外部へ取り出す。
【００１５】
図１１は、従来のＭＲＡＭにおけるメモリセルアレイの構成を示す図である。メモリセルアレイ２１は、２ｍ本のワード線Ｗ１，Ｗ２，…Ｗｍ，…Ｗ（２ｍ）と２ｎ本のビット線Ｂ１，Ｂ２，…Ｂｎ，…Ｂ（２ｎ）とのそれぞれの交差部にマトリクス状に設置された２ｍ×２ｎ個のメモリセルＣ１１〜Ｃ（２ｍ）（２ｎ）を有している。ワード線Ｗｉとビット線Ｂｊとを選択することにより交差部のメモリセルＣｉｊが選択され、選択されたメモリセルに対して書き込みおよび読み出しが図１０を用いて説明したようにして行われる。
【００１６】
【発明が解決しようとする課題】
ＭＲＡＭメモリセルアレイでは、選択されたワード線及びビット線の交差部に設置された選択されたメモリセルに流れる電流の微少な変化を検出することにより記憶データを判別する。しかしながら、メモリセルアレイの規模が大きくなりワード線、ビット線に接続されるメモリセルの個数が増大すると、メモリセルが２層の強磁性膜に挟まれた厚さ１．５ｎｍ程度の極めて薄い絶縁層で構成されるために、選択したワード線と非選択のビット線との間の寄生容量および選択したビット線と非選択のワード線との寄生容量が増大して読み出し時の応答遅延が大きくなり、アクセス時間がＭＲＡＭの規模の増大とともに悪化してしまうという問題点があった。
【００１７】
したがって、従来のＭＲＡＭでは、ビット線およびワード線の寄生容量をアクセス時間から許容できる範囲内に制限するためにビット線およびワード線に接続されるメモリセルの個数が制限されることとなり、ＭＲＡＭの集積規模を制限する大きな要因となっていた。
【００１８】
また、アクセス時間を緩和したとしても、さらに集積規模が増大したときにはワード線およびビット線の長さの増大によりワード線およびビット線の配線抵抗が増大してメモリセルの絶縁層の電気抵抗に比較して無視できなくなることが予想され、読み出し時の電流が減少するので記憶データの読み出しそのものが困難になってしまう要因を内在していた。
【００１９】
本発明の目的は、集積するメモリセル個数が増大したときにもビット線、ワード線の寄生容量の増大を実質的に抑制し、アクセス時間の悪化を防止できるとともにビット線、ワード線の配線抵抗の増大をも実質的に低減して読み出し時電流の減少を防止できる不揮発性半導体記憶装置を提供することである。
【００２０】
【課題を解決するための手段】
本発明の第１の発明のメモリセルアレイは、第１の強磁性層と第２の強磁性層とこれらに挟まれた絶縁層とを有し第１の強磁性層の磁化の方向と第２の強磁性層の磁化の方向との差として情報を記憶するメモリ素子を含むメモリセルをマトリクス状に配置したメモリセルアレイにおいて、第１の方向に伸びた複数の副ワード線と、前記第１の方向とは異なる第２の方向に伸びた複数の副ビット線と、それぞれの副ワード線と副ビット線との交差部に設けられた前記メモリセルと、副ワード線のそれぞれに対応して設けられ副ワード線にソースまたはドレインの一方が接続された複数のワード選択トランジスタと、副ビット線のそれぞれに対応して設けられ副ビット線にソースまたはドレインの一方が接続された複数のビット選択トランジスタと、を有するメモリセルブロックがｊ行ｋ列（ｊ，ｋは正整数）配置されたメモリセルブロックマトリクスと、メモリセルアレイマトリクスのｋ個のメモリセルブロック列に対応して設けられ各メモリセルブロック列内のメモリセルブロックに含まれるワード選択トランジスタのゲートに接続されたｋ本のワード選択線と、メモリセルブロックマトリクスのｊ個のメモリセルブロック行に対応して設けられ各メモリセルブロック行内のメモリセルブロックに含まれるビット選択トランジスタのゲートに接続されたｊ本のビット選択線と、メモリセルブロックマトリクスの同一列に配置されたｊ個のメモリセルブロックに含まれる副ワード線の総数と同数で副ワード線と同一方向に伸びた主ワード線と、メモリセルブロックマトリクスの同一行に配置されたｋ個のメモリセルブロックに含まれる副ビット線の総数と同数で副ビット線と同方向に伸びた主ビット線と、を備え、主ワード線のそれぞれが、対応する副ワード線に接続されたｋ個のワード選択トランジスタのソースまたはドレインの他方と接続され、主ビット線のそれぞれが、対応する副ビット線に接続されたｊ個のビット選択トランジスタのソースまたはドレインの他方と接続されている。
【００２１】
第２の発明の不揮発性記憶ユニットは、第１の発明のメモリセルアレイに加えて、ｋ本のワード選択線のうちの１本をアクティブとし、ｊ本のビット選択線のうちの１本をアクティブとすることによりメモリセルブロックのうち１個を選択するメモリセルブロック選択回路と、主ワード線のうち１本を選択する行選択回路と、主ビット線のうち１本を選択する列選択回路と、選択されたメモリセルブロック内のメモリセルのうち副ワード線および副ビット線により選択された前記メモリセルに対して協調して情報を書き込みまた記録された情報を読み出す行側書き込み／読み出し回路および列側書き込み／読み出し回路とを備えている。
【００２２】
第３の発明の不揮発性半導体記憶装置は、第２の発明の不揮発性記憶ユニットを１または複数有して構成される。
【００２３】
第４の発明の不揮発性記憶ユニットは、第１の方向に伸びたｍ（ｍ＝２ｕ  でｕは正整数）の副ワード線と、前記第１の方向とは異なる第２の方向に伸びたｎ（ｎ＝２ｖ  でｖは正整数）の副ビット線と、それぞれの副ワード線と副ビット線との交差部に設けられ第１の強磁性層と第２の強磁性層とこれらに挟まれた絶縁層とを有して第１の強磁性層の磁化の方向と第２の強磁性層の磁化の方向との差として情報を記憶するメモリ素子を含むメモリセルと、副ワード線のそれぞれに対応して設けられ副ワード線にソースまたはドレインの一方が接続されたｍ個のワード選択トランジスタと、副ビット線のそれぞれに対応して設けられ副ビット線にソースまたはドレインの一方が接続されたｎ個のビット選択トランジスタと、を有するメモリセルブロックがｊ行ｋ列（ｊ＝２ｙ  ，ｋ＝２ｚ  で、ｙおよびｚは正整数）配置されたメモリセルブロックマトリクスと、メモリセルブロックマトリクスのｋ個のメモリセルブロック列に対応して設けられ各メモリセルブロック列内のメモリセルブロックに含まれるワード選択トランジスタのゲートに接続されたｋ本のワード選択線と、メモリセルブロックマトリクスのｊ個のメモリセルブロック行に対応して設けられ各メモリセルブロック行内のメモリセルブロックに含まれるビット選択トランジスタのゲートに接続されたｊ本のビット選択線と、副ワード線と同一方向に伸びたｍ×ｊ本の主ワード線と、副ビット線と同方向に伸びたｎ×ｋ本の主ビット線と、を備え、主ワード線のそれぞれが、対応する副ワード線に接続されたｋ個のワード選択トランジスタのソースまたはドレインの他方と接続され、主ビット線のそれぞれが、対応する副ビット線に接続されたｊ個のビット選択トランジスタのソースまたはドレインの他方と接続されたメモリセルアレイと、（ｙ＋ｚ）個のアドレスデータを入力し、通常の読み出しの際にｚ個のアドレスデータの論理状態によりｋ本のワード選択線のうちの１本をアクティブとし、ｙ個のアドレスデータの論理状態によりｊ本のビット選択線のうちの１本をアクティブとすることによりメモリセルブロックのうち１個を選択するメモリセルブロック選択回路と、それぞれがｕ個のアドレスデータを入力してｍ個の主ワード線のうち１本を選択するｊ個の行選択回路と、それぞれがｖ個のアドレスデータを入力してｎ個の主ビット線のうち１本を選択するｋ個の列選択回路と、選択されたメモリセルブロック内の前記メモリセルのうち副ワード線および副ビット線により選択された前記メモリセルに対して協調して情報を書き込みまた記録された情報を読み出すｊ個の行側書き込み／読み出し回路およびｋ個の列側書き込み／読み出し回路とを備えている。
【００２４】
第５の発明の不揮発性半導体記憶装置は、第４の発明の不揮発性記憶ユニットを１または複数有して構成される。
【００２５】
【発明の実施の形態】
次に本発明について図面を参照して説明する。図１は、本発明の一実施の形態のＭＲＡＭメモリセルアレイの構成を示す図である。
【００２６】
メモリセルアレイ１には、図１１における２ｍ（ｍは正整数）本のワード線Ｗ１〜Ｗ（２ｍ）に対応する２ｍ本の主ワード線ＭＷ１，…ＭＷｍ，ＭＷ（ｍ＋１），…ＭＷ（２ｍ）と、図１１における２ｎ（ｎは正整数）本のビット線Ｂ１〜Ｂ（２ｎ）に対応する２ｎ本の主ビット線ＭＢ１，…ＭＢｎ，ＭＢ（ｎ＋１），…ＭＢ（２ｎ）と、第１，第２のワード選択線ＷＳＬ１，ＷＳＬ２と、第１，第２のビット選択線ＢＳＬ１，ＢＳＬ２とが供給されている。また、メモリセルアレイ１は、２行２列のマトリクス状に配置された第１のメモリセルブロックＡ１１，第２のメモリセルブロックＡ１２，第３のメモリセルブロックＡ１３および第４のメモリセルブロックＡ１４を有している。
【００２７】
第１のメモリセルブロックＡ１１には、ｍ本の副ワード線ＳＷ１１〜ＳＷ１ｍおよびｎ本の副ビット線ＳＢ１１〜ＳＢ１ｎが供給されそれぞれの交差部にＴＭＲ効果を利用して書き込み読み出しができるメモリ素子を含むメモリセルＣが設けられ、第２のメモリセルブロックＡ１２には、ｍ本の副ワード線ＳＷ２１〜ＳＷ２ｍおよびｎ本の副ビット線ＳＢ２１〜ＳＢ２ｎが供給されそれぞれの交差部にメモリセルＣが設けられ、第３のメモリセルブロックＡ２１には、ｍ本の副ワード線ＳＷ３１〜ＳＷ３ｍおよびｎ本の副ビット線ＳＢ３１〜ＳＢ３ｎが供給されそれぞれの交差部にメモリセルＣが設けられ、第４のメモリセルブロックＡ２２には、ｍ本の副ワード線ＳＷ４１〜ＳＷ４ｍおよびｎ本の副ビット線ＳＢ４１〜ＳＢ４ｎが供給されそれぞれの交差部にメモリセルＣが設けられている。
【００２８】
副ワード線ＳＷ１１〜ＳＷ１ｍは、ゲートに第１のワード選択線ＷＳＬ１が接続されたＭＯＳ型のワード選択トランジスタＷＴ１１〜ＷＴ１ｍを介してそれぞれ主ワード線ＭＷ１〜ＭＷｍに接続され、副ビット線ＳＢ１１〜ＳＢ１ｎは、ゲートに第１のビット選択線ＢＳＬ１が接続されたＭＯＳ型のビット選択トランジスタＢＴ１１〜ＢＴ１ｎを介してそれぞれ主ビット線ＭＢ１〜ＭＢｎに接続されている。
【００２９】
図２は、メモリセルブロックＡ１１の構成を示す図である。図２において、副ワード線ＳＷ１１はゲートに第１のワード選択線ＷＳＬ１が接続されたワード選択トランジスタＷＴ１１を介して主ワード線ＭＷ１に接続され、同様に副ワード線ＳＷ１２〜ＳＷ１ｍも、ゲートに第１のワード選択線ＷＳＬ１が接続されたワード選択トランジスタＷＴ１２〜ＷＴ１ｍを介してそれぞれ主ワード線ＭＷ２〜ＭＷｍに接続されている。また、副ビット線ＳＢ１１はゲートに第１のビット選択線ＢＳＬ１が接続されたビット選択トランジスタＢＴ１１を介して主ビット線ＭＢ１に接続され、同様に副ビット線ＳＢ１２〜ＳＢ１ｎも、ゲートに第１のビット選択線ＢＳＬ１が接続されたビット選択トランジスタＢＴ１２〜ＢＴ１ｎを介してそれぞれ主ビット線ＭＢ２〜ＭＢｎに接続されている。メモリセルブロックＡ１１においては、副ワード線ＳＷ１１と副ビット線ＳＢ１１，ＳＢ１２，…ＳＢ１ｎとの交差部には、一端をサブワード線に接続され他端をサブビット線に接続されてＴＭＲ効果を利用して書き込みおよび読み出しができるメモリ素子を含むメモリセルＣ１１，Ｃ１２，…Ｃ１ｎがそれぞれ設けられ、副ワード線ＳＷ１２と副ビット線ＳＢ１１，ＳＢ１２，…ＳＢ１ｎとの交差部には、一端をサブワード線に接続され他端をサブビット線に接続されたメモリセルＣ２１，Ｃ２２，…Ｃ２ｎがそれぞれ設けられ、同様にして、副ワード線ＳＷ１ｍと副ビット線ＳＢ１１，ＳＢ１２，…ＳＢ１ｎとの交差部には一端をサブワード線に接続され他端をサブビット線に接続されたメモリセルＣｍ１，Ｃｍ２，…Ｃｍｎがそれぞれ設けられている。
【００３０】
図１に戻り、同様に副ワード線ＳＷ２１〜ＳＷ２ｍは、ゲートに第２のワード選択線ＷＳＬ２が接続されたワード選択トランジスタＷＴ２１〜ＷＴ２ｍを介してそれぞれ主ワード線ＭＷ１〜ＭＷｍに接続され、副ビット線ＳＢ２１〜ＳＢ２ｎは、ゲートに第１のビット選択線ＢＳＬ１が接続されたビット選択トランジスタＢＴ２１〜ＢＴ２ｎを介してそれぞれ主ビット線ＭＢ（ｎ＋１）〜ＭＢ（２ｎ）に接続されている。
【００３１】
副ワード線ＳＷ３１〜ＳＷ３ｍは、ゲートに第１のワード選択線ＷＳＬ１が接続されたワード選択トランジスタＷＴ３１〜ＷＴ３ｍを介してそれぞれ主ワード線ＭＷ（ｍ＋１）〜ＭＷ（２ｍ）に接続され、副ビット線ＳＢ３１〜ＳＢ３ｎは、ゲートに第２のビット選択線ＢＳＬ２が接続されたビット選択トランジスタＢＴ３１〜ＢＴ３ｎを介してそれぞれ主ワード線ＭＢ１〜ＭＢｎに接続されている。
【００３２】
同様に、副ワード線ＳＷ４１〜ＳＷ４ｍは、ゲートに第２のワード選択線ＷＳＬ２が接続されたワード選択トランジスタＷＴ４１〜ＷＴ４ｍを介してそれぞれ主ワード線ＭＷ（ｍ＋１）〜ＭＷ（２ｍ）に接続され、副ビット線ＳＢ４１〜ＳＢ４ｎは、ゲートに第２のビット選択線ＢＳＬ２が接続されたビット選択トランジスタＢＴ４１〜ＢＴ４ｎを介してそれぞれ主ビット線ＭＢ（ｎ＋１）〜ＭＢ（２ｎ）に接続されている。
【００３３】
第１のメモリセルブロックＡ１１を選択する場合には、第１のワード選択線ＷＳＬ１と第１のビット選択線ＢＳＬ１とに所定のアクティブ電圧レベルを印加し、ワード選択トランジスタＷＴ１１〜ＷＴ１ｍとビット選択トランジスタＢＴ１１〜ＢＴ１ｎを導通させる。
【００３４】
同様に、第２のメモリセルブロックＡ１２を選択する場合には、第２のワード選択線ＷＳＬ２と第１のビット選択線ＢＳＬ１とに所定のアクティブ電圧レベルを印加すればよく、第３のメモリセルブロックＡ２１を選択するには、第１のワード選択線ＷＳＬ１と第２のビット選択線ＢＳＬ２とに所定のアクティブ電圧レベルを印加すればよく、第４のメモリセルブロックＡ２２を選択するには、第２のワード選択線ＷＳＬ２と第２のビット選択線ＢＳＬ２とに所定のアクティブ電圧レベルを印加すればよい。
【００３５】
このように、ワード選択線とビット選択線に所定のアクティブ電圧レベルを印加することにより所望のメモリセルブロックのワード選択トランジスタおよびビット選択トランジスタを導通させ、選択されたメモリセルブロック内の副ワード線を対応する主ワード線へ電気的に接続し、副ビット線を対応する主ビット線へ電気的に接続することができ、選択したメモリセルブロック内の所望のメモリセルを選択することができる。
【００３６】
本発明によれば、メモリセルアレイ内の特定のメモリセルにアクセスする場合に、ビット選択線とワード選択線によりそのメモリセルが含まれるメモリセルブロックのみを選択すればよい。このため、選択されたメモリセルブロック以外のメモリセルブロックは、主ワード線および主ビット線から切り離されるので主ワード線の寄生容量および主ビット線の寄生容量を低減することができ、集積するメモリセル個数が増大したときにもビット線、ワード線の寄生容量の増大を実質的に抑制し、アクセス時間の悪化を防止できる。
【００３７】
さらに、主ワード線Ｗ１〜Ｗ（２ｍ）に対して、副ワード線ＳＷ１１〜ＳＷ１ｍ，ＳＷ２１〜ＳＷ２ｍ、ＳＷ３１〜ＳＷ３ｍおよびＳＷ４１〜ＳＷ４ｍよりも単位長さあたりの抵抗値を小さくする方法を適用し、同様に主ビット線Ｂ１〜Ｂ（２ｎ）に対して、副ビット線ＳＢ１１〜ＳＢ１ｎ，ＳＷ２１〜ＳＷ２ｎ、ＳＷ３１〜ＳＷ３ｎおよびＳＷ４１〜ＳＷ４ｎよりも単位長さあたりの抵抗値を小さくする方法を適用することにより、集積規模が増大したときにもワード線およびビット線の配線抵抗の増大に起因する読み出し電流の減少を防止することができる。副ワード線および副ビット線に加工の容易な金属であるアルミニウム（Ａｌ）を使用するとして、主ワード線および主ビット線の抵抗値を小さくする方法には、例えば主ワード線および主ビット線に比抵抗がより小さい金属である銅（Ｃｕ）を使用し、また主ワード線および主ビット線の線幅を副ワード線および副ビット線の線幅よりも大きくし、さらに主ワード線および主ビット線の配線の膜厚を副ワード線および副ビット線の配線の膜厚よりも厚くするなどの方法がある。
【００３８】
なお、図１では、メモリセルブロックの個数を４として２本のワード選択線と２本のビット選択線により所望のメモリセルブロックを選択する構成を例として説明したがこれに限定されるものではなく、ｊ×ｋ（ｊ，ｋは正整数）個以下の個数のメモリセルブロックをマトリクス状に配置してｊ行ｋ列のメモリセルブロックマトリクスを構成し、ｋ本のワード選択線とｊ本のビット選択線により１個のメモリセルブロックを選択するように構成することが可能である。
【００３９】
図３は、本発明のメモリセルアレイの第２の実施例を説明するためにメモリセルブロックの構成を示す図である。第２の実施例では、メモリセルアレイに含まれるそれぞれのメモリセルブロックは、記憶用のメモリセルに加えて記憶データの読み出しの際に参照比較用として用いる参照用メモリセルを備えている。
【００４０】
図３においてメモリセルブロックＡ１１ａは、図２のメモリセルブロックＡ１１と同様に、副ワード線ＳＷ１１〜ＳＷ１ｍは、ゲートに第１のワード選択線ＷＳＬ１が接続されたワード選択トランジスタＷＴ１１〜ＷＴ１ｍを介して主ワード線ＭＷ１〜ＭＷｍにそれぞれ接続され、副ビット線ＳＢ１１〜ＳＢ１ｎは、ゲートに第１のビット選択線ＢＳＬ１が接続されたビット選択トランジスタＢＴ１１〜ＢＴ１ｎを介して主ビット線ＭＢ１〜ＭＢｎにそれぞれ接続され、副ワード線ＳＷ１１，ＳＷ１２，…ＳＷ１ｍと副ビット線ＳＢ１１，ＳＢ１２，…ＳＢ１ｎとの交差部にメモリセルＣ１１…Ｃｍｎが設けられている。これに加えて、メモリセルブロックＡ１１ａは、副参照ビット線ＳＢＲ１と副ワード線ＳＷ１１，ＳＷ１２，…ＳＷ１ｍとの交差部に参照用メモリセルＲ１，Ｒ２，…Ｒｍが設けられた参照セル列３１を含み、副参照ビット線ＳＢＲ１は、これにソースまたはドレインの一方が接続されゲートが第１のビット選択線ＢＳＬ１に接続された参照ビット選択トランジスタＢＴＲを介して主参照ビット線ＭＢＲ１に接続されている。
【００４１】
本発明のメモリセルアレイの第２の実施例は、図１のメモリセルブロックＡ１１を図３の参照セル列を含むメモリセルブロックＡ１１ａに置き換え、また、メモリセルブロックＡ１２，Ａ２１，Ａ２２を、図３と同様に参照セル列を付加したメモリセルブロックＡ１２ａ，Ａ２１ａ，Ａ２２ａにそれぞれ置き換えたものである。メモリセルブロックＡ１１ａとメモリセルブロックＡ２１ａとには主参照ビット線ＭＢＲ１が接続され、メモリセルブロック１２ａとメモリセルブロックＡ２２ａとには主参照ビット線ＭＢＲ２が接続される。
【００４２】
このように、各メモリセルブロック内に参照セル列を設けることにより、記憶データの読み出しの際に、読み出し対象のメモリセルと同一セルブロック内に設けられた参照用メモリセルとを比較してセンスすることができるので、メモリセルの位置に依存する特性ばらつきの影響を低減することができる。
【００４３】
なお、図３では、参照用セルを列方向に設けた参照セル列を有する実施例としたが、参照用セルを行方向に設ける構成としてもよい。すなわち、参照用副ワード線と、それぞれの副ビット線と参照用副ワード線との交差部に設けられた参照用メモリセルとを備える参照用セル行を有し、参照用副ワード線が参照用ワード選択トランジスタを介して参照用主ワード線と接続するように各メモリセルブロックを構成しても図３の構成と同様な効果が得られる。
【００４４】
次に本発明の他の実施の形態について説明する。図４は、第２の実施の形態の不揮発性記憶ユニットの構成を示す図である。
【００４５】
不揮発性記憶ユニット１０は、マトリクス状に設けられた複数のメモリセルブロックを有するメモリセルアレイ１と、メモリセルブロックのうち１個を選択するメモリセルブロック選択回路２と、複数の主ワード線のうち１本を選択する行選択回路３と複数の主ビット線のうち１本を選択する列選択回路４と、選択されたメモリセルブロック内のメモリセルのうち副ワード線および副ビット線により選択されたメモリセルの副ワード線に対して、データの書き込みのときには書き込みデータに基づき行側書き込み電流を供給し、データの読み出しのときには行側読み出し電位を供給する行側書き込み／読み出し回路５と、選択されたメモリセルブロック内のメモリセルのうち副ワード線および副ビット線により選択されたメモリセルの副ビット線に対して、データの書き込みのときには書き込みデータに基づいて列側書き込み電流を供給し、データの読み出しのときには列側読み出し電位を供給する列側書き込み／読み出し回路６とを備えている。
【００４６】
データの読み出しにおいては、行側側書き込み／読み出し回路５または列側書き込み／読み出し回路６のいずれかに設けた読み出し電流のセンス部により、選択されたメモリセルを通じて行側側書き込み／読み出し回路５と列側書き込み／読み出し回路６との間に流れる電流値の大小を検出する事によりデータの読み出しを行う。
【００４７】
メモリセルアレイ１は、第１の実施の形態のメモリセルアレイと同様であるので詳細は省略する。
【００４８】
このような構成にすることにより、各メモリセルブロックに対してそれぞれに独立した行選択回路、列選択回路、行側書き込み／読み出し回路、列側書き込み／読み出し回路を設ける必要がなくなるので、不揮発性記憶ユニット１０のＬＳＩチップ面積を小さくできるという利点が生じる。
【００４９】
メモリセルブロックの規模が大きくなると、ビット線選択したワード線と非選択のビット線との間の寄生容量および選択したビット線と非選択のワード線との寄生容量が増大によりアクセス時間が悪化し、また、ワード線およびビット線の長さが増大するのでワード線およびビット線の配線抵抗が増大して読み出しのセンス感度が低下する。このため、１メモリセルブロックは６５，５３６程度以下のセルを矩形に近い領域に配置するのが実用的には適当で、すなわち、１メモリセルブロックが含むセル数の上限を２５６×２５６程度とするのが好ましい。逆に、１メモリセルブロックが含むセル数を小さくする場合には、メモリセルブロックの個数が増大することになり、これに伴ってメモリセルブロック毎にビット選択トランジスタおよびワード選択を設けることになるので、メモリセルアレイ１の面積が増大し、不揮発性記憶ユニット１０の面積が増大することになる。したがって１メモリセルブロックが５１２セル以上を含むように構成するのが実用上好ましい。
【００５０】
なお、各メモリセルブロックが、図３のメモリセルブロックＡ１１ａと同様に、記憶用のメモリセルに加えて読み出しの際に比較のための参照用として用いる参照用メモリセルを備えているものであってもよい。
【００５１】
図５は、図４の第２の実施形態の不揮発性記憶ユニットに予備のメモリセルブロックを付加した第２の実施例の構成を示す図である。
【００５２】
この第２の実施形態の第２の実施例の不揮発性記憶ユニット４０は、図４の不揮発性ユニット１０と同様に、メモリセルアレイ１，行選択回路３，列選択回路４，行側書き込み／読み出し回路５，列側書き込み／読み出し回路６およびメモリセルブロック選択回路４９を有するが、さらに加えて、予備メモリセルブロック行４１，予備行選択回路４２，予備行側書き込み／読み出し回路４３，行側の置換回路４４，予備メモリセルブロック列４５，予備列選択回路４６，予備列側書き込み／読み出し回路４７および列側の置換回路４８を有している。
【００５３】
予備メモリセルブロック行４１は、メモリセルアレイ１内のメモリセルブロックの列数と同数のメモリセルブロックＳＲ１，ＳＲ２を含む。メモリセルブロック選択回路４９からの予備ビット選択線ＢＳＬＳとワード選択線により予備メモリセルブロック行４１内のメモリセルブロックが選択される。
【００５４】
同様に、予備メモリセルブロック列４５は、メモリセルアレイ１内のメモリセルブロックの行数と同数のメモリセルブロックＳＣ１，ＳＣ２を含む。メモリセルブロック選択回路４９からの予備ワード選択線ＷＳＬＳとビット選択線により予備メモリセルブロック列４５内のメモリセルブロックが選択される。
【００５５】
メモリセルアレイ１の例えばメモリセルブロックＡ１１内のメモリセルに故障がある場合には、行選択回路３内の故障メモリセルを含むメモリセルブロックに主ワード線を供給する部分を、置換回路４４により予備行選択回路４２内に置換し、メモリセルブロック選択回路４９にこれを記憶させておく。メモリセルブロックＡ１１内のメモリセルが選択されたときには、メモリセルブロック選択回路４９がビット選択線ＢＳＬ１とワード選択線ＷＳＬ１とをアクティブにしてメモリセルブロックＡ１１を実際に選択する換わりに、予備ビット選択線ＢＳＬＳとワード選択線ＷＳＬ１とをアクティブにしてメモリセルブロックＳＲ１を選択する。メモリセルブロックＳＲ１が選択されたときの行側の読み出し／書き込みの操作は予備行側書き込み／読み出し回路４３により実行される。
【００５６】
また、予備メモリセルブロック列４５を用いて故障メモリセルの救済を行ってもよい。メモリセルブロックＡ１１内のメモリセルに故障がある場合に、列選択回路４内の故障メモリセルを含むメモリセルブロックに主ワード線を供給する部分を、置換回路４８により予備列選択回路４６内に置換し、メモリセルブロック選択回路４９にこれを記憶させておく。メモリセルブロックＡ１１内のメモリセルが選択されたときには、メモリセルブロック選択回路４９がビット選択線ＢＳＬ１とワード選択線ＷＳＬ１とをアクティブにする換わりに、ビット選択線ＢＳＬ１と予備ワード選択線ＷＳＬＳとをアクティブにしてメモリセルブロックＳＣ１を選択する。メモリセルブロックＳＣ１が選択されたときの列側の読み出し／書き込みの操作は予備列側書き込み／読み出し回路４７により実行される。
【００５７】
なお、図５では、予備メモリセルブロック行、予備メモリセルブロック列を、それぞれ１として説明したが、予備メモリセルブロック行を複数としメモリセルブロック選択回路からの複数の予備ビット選択線ＢＳＬＳ１，ＢＳＬＳ２…で置き換えされる予備メモリセルブロック行を指定するようにし、また、予備メモリセルブロック列を複数としメモリセルブロック選択回路からの複数の予備ワード選択線ＷＳＬＳ１，ＷＳＬＳ２…で置き換えされる予備メモリセルブロック列を指定するようにしてもよい。また、予備メモリセルブロック行、予備メモリセルブロック列の一方のみを備えてもよい。
【００５８】
また、予備のメモリセルブロックを含む各メモリセルブロックが、図３のメモリセルブロックＡ１１ａと同様に、記憶用のメモリセルに加えて読み出しの際に比較のための参照用として用いる参照用メモリセルを備えているものであってもよい。
【００５９】
次に、本発明のさらに他の実施形態について説明する。図６は、第３の実施形態の不揮発性半導体記憶装置の一実施例の構成を示す図である。
【００６０】
不揮発性半導体装置５０は、複数の不揮発性記憶ユニット１０−１，１０−２，１０−３，１０−４を備えている。それぞれの不揮発性記憶ユニットは、メモリセルブロックＡ１１，Ａ１２，Ａ２１，Ａ２２を含むメモリセルアレイ１を有している。メモリセルアレイ１は、図１の第１の実施の形態に説明したものと同様であり、不揮発性記憶ユニット１０−１，１０−２，１０−３，１０−４のそれぞれは、図４の第２の実施の形態に説明したものと同様であるので、詳細説明は省略する。
【００６１】
不揮発性半導体装置５０は、制御部５１の制御の下に、書き込みのときには入出力部５２から入力されたデータを不揮発性記憶ユニット１０−１，１０−２，１０−３，１０−４に書き込み、読み出しのときには不揮発性記憶ユニット１０−１，１０−２，１０−３，１０−４から読み出したデータを入出力部３２から外部へ出力する。なお、図６においては、不揮発性半導体記憶装置５０は、４個の不揮発性記憶ユニットを備えているが、これに制約されるものでなく１個または任意の複数個の不揮発性ユニットを備えて構成してもよい。多ビット長のデータを１個の不揮発性記憶ユニットに記憶するように制御部５１を構成してもよく、複数の不揮発性記憶ユニットに分散して記憶するように制御部５１を構成してもよい。また、不揮発性記憶ユニット１０を、図５の予備のメモリセルブロックを備える不揮発性記憶ユニット４０に置き換えてもよい。
【００６２】
次に、本発明のさらに他の実施形態について説明する。図７は、第４の実施形態の不揮発性記憶ユニットの一実施例の構成を示す図である。
【００６３】
図７の不揮発性記憶ユニット６０は、メモリセルアレイ１と、メモリセルブロック選択回路６２と、行選択回路６３−１，６３−２と、列選択回路６４−１，６４−２と、行側書き込み／読み出し回路６５−１，６５−２と、列側書き込み／読み出し回路６６−１，６６−２とを備え、アドレスデータＡＤ０〜ＡＤ９により２１０個のメモリセルを含むメモリセルアレイ１内から書き込み／読み出しの対象メモリセルを選択する。
【００６４】
メモリセルブロック選択回路６２には、アドレスデータＡＤ０，ＡＤ１が入力され、例えば、（ＡＤ１，ＡＤ０）＝（０，０）のときビット選択線ＢＳＬ１とワード選択線ＷＳＬ１がアクティブとなり、（ＡＤ１，ＡＤ０）＝（０，１）のときビット選択線ＢＳＬ２とワード選択線ＷＳＬ１がアクティブとなり、（ＡＤ１，ＡＤ０）＝（１，０）のときビット選択線ＢＳＬ１とワード選択線ＷＳＬ２がアクティブとなり、（ＡＤ１，ＡＤ０）＝（１，１）のときビット選択線ＢＳＬ２とワード選択線ＷＳＬ２がアクティブとなるとする。
【００６５】
列選択回路６４−１，６４−２には、いずれもアドレスデータＡＤ２〜ＡＤ５が入力され、列選択回路６４−１は２４  ＝１６個の主ビット線ＭＢ１〜ＭＢ１６のうちの１つを選択する。同様に、列選択回路６４−２は２４  ＝１６個の主ビット線ＭＢ１〜ＭＢ１６のうちの１つを選択する。すなわち、図４の第２実施形態の不揮発性記憶ユニットとは異なり、同時に列選択回路の個数分の主ビット線が選択される。また、行選択回路６３−１，６３−２には、いずれもアドレスデータＡＤ６〜ＡＤ９が入力され、行選択回路６３−１は２４  ＝１６個の主ワード線ＭＷ１〜ＭＷ１６のうちの１つを選択する。同様に、行選択回路６３−２は２４  ＝１６個の主ワード線ＭＢ１〜ＭＢ１６のうちの１つを選択する。すなわち、同時に行選択回路の個数分の主ワード線が選択される。図１のメモリセルアレイとの対応では、図１の主ビット線ＭＢ１〜ＭＢｎに列選択回路６４−１から出力される方の主ビット線ＭＢ１〜ＭＢ１６が相当し、図１の主ビット線ＭＢ（ｎ＋１）〜ＭＢ（２ｎ）に列選択回路６４−２から出力される方の主ビット線ＭＢ１〜ＭＢ１６が相当し、図１の主ワード線ＭＷ１〜ＭＷｍに行選択回路６３−１から出力される方の主ワード線ＭＷ１〜ＭＷ１６が相当し、図１の主ワード線ＭＷ（ｍ＋１）〜ＭＢ（２ｍ）に行選択回路６３−２から出力される方の主ビット線ＭＷ１〜ＭＷ１６が相当する。
【００６６】
不揮発性記憶ユニット６０において、例えばメモリセルブロックＡ１１内のメモリセルＣ（１６）（１６）の書き込みまたは読み出しを行う場合には、列選択回路６４−１，６４−２ではアドレスデータ（ＡＤ５，ＡＤ４，ＡＤ３，ＡＤ２）＝（１，１，１，１）が入力されて、それぞれの列選択回路からの主ビット線ＭＢ１６が選択される。同様に、行選択回路６３−１，６３−２にアドレスデータ（ＡＤ９，ＡＤ８，ＡＤ７，ＡＤ６）＝（１，１，１，１）が入力されて、それぞれの行選択回路からの主ワード線ＭＢ１６が選択される。このように、上位のアドレスデータＡＤ２〜ＡＤ９により、メモリセルブロックＡ１１内のメモリセルＣ（１６）（１６）と、メモリセルブロックＡ１２内のメモリセルＣ（１６）（３２）と、メモリセルブロックＡ２１内のメモリセルＣ（３２）（１６）と、メモリセルブロックＡ２２内のメモリセルＣ（３２）（３２）とが選択候補のメモリセルとなるが、メモリセルブロック選択回路６２にアドレスデータ（ＡＤ１，ＡＤ０）＝（０，０）を入力することにより、ビット選択線ＢＳＬ１とワード選択線ＷＳＬ１がアクティブとなってメモリセルブロックＡ１１内のメモリセルＣ（１６）（１６）が選択される。メモリセルＣ（１６）（１６）が選択された場合には、列側書き込み／読み出し回路６６−１と行側書き込み／読み出し回路６５−１により書き込みまたは読み出しが行われる。
【００６７】
不揮発性記憶ユニット６０では、アドレスデータによってメモリセルブロック選択回路の出力であるビット選択線とワード選択線とのアクティブレベルの選択を制御するようにしたので、メモリセルブロック選択回路６２が行側選択回路と同様な構成でよく、設計が容易となる。
【００６８】
さらに、本実施例をもとに、メモリセルブロック選択回路６２に複数のワード選択線または複数のビット選択線を同時にアクティブにする機能を付加することにより、互いに異なるメモリセルブロックに含まれる複数のメモリセルの記憶データを並列に読み出すことが可能となる。具体的には、列選択回路６４−１，６４−２ではアドレスデータ（ＡＤ５，ＡＤ４，ＡＤ３，ＡＤ２）＝（１，１，１，１）が入力され、行選択回路６３−１，６３−２にアドレスデータ（ＡＤ９，ＡＤ８，ＡＤ７，ＡＤ６）＝（１，１，１，１）が入力されている場合に、メモリセルブロック選択回路６２はアドレスデータＡＤ１の値に係わらずにワード選択線ＷＳＬ１およびＷＳＬ２の両方をアクティブレベルとして出力するので、アドレスデータＡＤ０が論理値０のときにはメモリセルブロックＡ１１内のメモリセルＣ（１６）（１６）とメモリセルブロックＡ１２内のメモリセルＣ（１６）（３２）とが同時に選択され、並列して読み出すことができる。同様に、アドレスデータＡＤ０が論理値１のときにはメモリセルブロックＡ１１内のメモリセルＣ（３２）（１６）とメモリセルブロックＡ１２内のメモリセルＣ（３２）（３２）とが同時に選択され、並列して読み出すことができる。
【００６９】
メモリセルがＴＭＲ素子のようにワード線とビット線との間の抵抗値の変化によりデータを記憶する場合には、同一のメモリセルブロック内で複数のメモリセルが選択されると寄生的な電流経路が多数発生するために、正確な読み出しができなくなる。図７のように、不揮発性記憶ユニット６０に入力するアドレスデータのうち最下位から（ｙ＋ｚ）個のアドレスデータ（図７ではＡＤ０，ＡＤ１の２個）をメモリセルブロック選択回路６２に入力し、最下位からｙ個（図７ではＡＤ０の１個）のアドレスデータでビット選択線を選択するようにするとともに、並列読み出しの場合には残りのｚ個（図７ではＡＤ１の１個）のアドレスデータで複数のワード選択線がアクティブとなって選択されるようにすることにより、並列読み出しされる複数のメモリセルは同一の主ワード線に電気的に接続され且つ異なるメモリセルブロックに属するものとなる。なお、（ｙ＋ｚ）個のアドレスデータのうちの最下位からＺ個のアドレスデータでワード選択線を選択するようにするとともに、並列読み出しの場合には残りのｙ個のアドレスデータで複数のビット選択線がアクティブとなって選択されるようにしてもよく、このように構成した場合には並列読み出しされる複数のメモリセルは同一の主ビット線に電気的に接続され且つ異なるメモリセルブロックに属するものとなる。
【００７０】
図７では、２行２列メモリセルブロックを含みメモリセルブロックがそれぞれ１６行１６列のメモリセルを含む不揮発性記憶ユニットを例として説明したが、本発明がこれに制約されるものでなく、ｊ行ｋ列（ｊ＝２ｙ  ，ｋ＝２ｚ  で、ｙおよびｚは正整数）のメモリセルブロックを含み、それぞれのメモリセルブロックがｍ行ｎ列（ｍ＝２ｕ  ，ｎ＝２ｖ  で，ｕおよびｖは正整数）のメモリセルを有して構成してもよい。
【００７１】
また、各メモリセルブロックが、図３のメモリセルブロックＡ１１ａと同様に、記憶用のメモリセルに加えて読み出しの際に比較のための参照用として用いる参照用メモリセルを備えているものであってもよい。
【００７２】
図８は、図７の第４の実施形態の不揮発性記憶ユニット６０に予備のメモリセルブロックを付加した第２の実施例の構成を示す図である。
【００７３】
この第４の実施形態の第２の実施例の不揮発性記憶ユニット７０は、図７の不揮発性ユニット６０と同様に、メモリセルアレイ１と、行選択回路６３−１，６３−２と、列選択回路６４−１，６４−２と、行側書き込み／読み出し回路６５−１，６５−２と、列側書き込み／読み出し回路６６−１，６６−２と、メモリセルブロック選択回路７２とを有するが、さらに加えて、予備メモリセルブロック行４１，予備行選択回路６３−Ｓ，予備行側書き込み／読み出し回路６５−Ｓ，予備メモリセルブロック列４５，予備列選択回路６４−Ｓ，予備列側書き込み／読み出し回路６６−Ｓおよび置換回路７３を有している。
【００７４】
予備メモリセルブロック行４１は、メモリセルアレイ１内のメモリセルブロックの列数と同数のメモリセルブロックＳＲ１，ＳＲ２を含む。メモリセルブロック選択回路７２からの予備ビット選択線ＢＳＬＳとワード選択線により予備メモリセルブロック行４１内のメモリセルブロックが選択される。
【００７５】
同様に、予備メモリセルブロック列４５は、メモリセルアレイ１内のメモリセルブロックの行数と同数のメモリセルブロックＳＣ１，ＳＣ２を含む。メモリセルブロック選択回路７２からの予備ワード選択線ＷＳＬＳとビット選択線により予備メモリセルブロック列４５内のメモリセルブロックが選択される。
【００７６】
メモリセルアレイ１の例えばメモリセルブロックＡ１１内のメモリセルに故障がある場合には、ワード選択線ＷＳＬ１とビット選択線ＢＳＬ１が選択されるアドレスデータ（ＡＤ１，ＡＤ０）＝（０，０）のときにビット選択線ＢＳＬ１に換えて予備ビット選択線ＢＳＬＳを選択するように置換回路７３に予め記憶させておく。アドレスデータ（ＡＤ９，ＡＤ８，ＡＤ７，ＡＤ６，ＡＤ５，ＡＤ４，ＡＤ３，ＡＤ２，ＡＤ１，ＡＤ０）＝（ｘ，ｘ，ｘ，ｘ，ｘ，ｘ，ｘ，ｘ，０，０）が入力されると置換回路７３の制御によりメモリセルブロック選択回路７２はワード選択線ＷＳＬ１と予備ビット選択線ＢＳＬＳとをアクティブにするので、メモリセルブロックＡ１１を選択する換わりに、メモリセルブロックＳＲ１を選択する。メモリセルブロックＳＲ１が選択されたときの行側の読み出し／書き込みの操作は予備行側書き込み／読み出し回路６５−Ｓにより実行される。
【００７７】
また、予備メモリセルブロック列４５を用いて故障メモリセルの救済を行ってもよい。メモリセルブロックＡ１１内のメモリセルに故障がある場合に、ワード選択線ＷＳＬ１が選択された際にはこれに換えて予備ワード選択線ＷＳＬＳをアクティブにするように置換回路７３に記憶させてもよい。この場合には、メモリセルブロックＡ１１が選択されると、実際には予備メモリセルブロック４５内のメモリセルブロックＳＣ１が選択される。
【００７８】
図５の不揮発性記憶ユニット４０では、例えば、メモリセルブロックＡ１１とメモリセルブロックＡ２２の両方に故障がある場合には、メモリセルブロックＡ１１を予備メモリセルブロック行４１のメモリセルブロックＳＲ１と置換し、メモリセルブロックＡ２２を予備メモリセルブロック列４５のメモリセルブロックＳＣ２と置換するため、予備メモリセルブロック行４１と予備メモリセルブロック列４５の両方が使用済みとなってしまう。これに対して、図８の不揮発性記憶ユニット７０では、メモリセルアレイ１，予備メモリセルブロック行４１および予備メモリセルブロック列４５の何れにに含まれるメモリセルブロックにも同一の主ワード線と主ビット線が供給されているので、メモリセルブロックＡ１１とメモリセルブロックＡ２２の両方に故障がある場合に、メモリセルブロックＡ１１を予備メモリセルブロック行４１のメモリセルブロックＳＲ１と置換し、メモリセルブロックＡ２２も予備メモリセルブロック行４１のメモリセルブロックＳＲ２と置換することができる。したがって、不揮発性記憶ユニット７０は、図５の不揮発性記憶ユニット４０と比較してさらに多くの故障メモリセルブロックを救済することができる。
【００７９】
なお、図８では、予備メモリセルブロック行、予備メモリセルブロック列を、それぞれ１として説明したが、予備メモリセルブロック行を複数としメモリセルブロック選択回路からの複数の予備ビット選択線ＢＳＬＳ１，ＢＳＬＳ２…で置き換えされる予備メモリセルブロック行を指定するようにし、また、予備メモリセルブロック列を複数としメモリセルブロック選択回路からの複数の予備ワード選択線ＷＳＬＳ１，ＷＳＬＳ２…で置き換えされる予備メモリセルブロック列を指定するようにしてもよい。また、予備メモリセルブロック行、予備メモリセルブロック列の一方のみを備えてもよい。
【００８０】
また、各メモリセルブロックが、図３のメモリセルブロックＡ１１ａと同様に、記憶用のメモリセルに加えて読み出しの際に比較のための参照用として用いる参照用メモリセルを備えているものであってもよい。
【００８１】
次に、本発明の第５の実施形態の不揮発性半導体記憶装置について説明する。第５の実施形態の不揮発性半導体装置は、図６における不揮発性記憶ユニット１０を図７の不揮発性記憶ユニット６０に置き換えたものであり、複数の不揮発性記憶ユニット６０−１，６０−２，６０−３，６０−４を備えている（図は省略する）。
【００８２】
不揮発性半導体装置は、制御部５１の制御の下に、書き込みのときには入出力部５２から入力されたデータを不揮発性記憶ユニット６０−１，６０−２，６０−３，６０−４に書き込み、読み出しのときには不揮発性記憶ユニット６０−１，６０−２，６０−３，６０−４から読み出したデータを入出力部３２から外部へ出力することも図６と同様である。なお、不揮発性記憶ユニットは、１個または任意の複数個の不揮発性ユニットを備えて構成してもよい。多ビット長のデータを１個の不揮発性記憶ユニットに記憶するように制御部５１を構成してもよく、複数の不揮発性記憶ユニットに分散して記憶するように制御部５１を構成してもよい。また、不揮発性記憶ユニット６０を、図８の予備のメモリセルブロックを備える不揮発性記憶ユニット７０に置き換えてもよい。
【００８３】
【発明の効果】
以上のように、本発明では、メモリセルアレイを複数のメモリセルブロックに分割し、ワード線およびビット線をメモリセルアレイを貫通する主ワード線および主ビット線とメモリセルブロック内の副ワード線および副ビット線とに階層化して構成することにより、選択されたメモリセルブロック以外のメモリセルブロックに付加されている寄生容量を主ワード線および主ビット線から切り離すことができるので、寄生的に付随するメモリセル数を低減でき、集積するメモリセル個数の増大に伴うビット線、ワード線の寄生容量の増大を実質的に抑制し、アクセス時間の悪化を防止できるという顕著な効果が生じる。また、階層化した構成にすることにより同時にワード線の配線抵抗の増大をも実質的に低減することができるので、読み出しの際に配線抵抗による電流の減少を防止でき、集積規模がさらに一層増大したときにも動作範囲が広く安定なＭＲＡＭＬＳＩを供することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態のＭＲＡＭメモリセルアレイの構成を示す図である。
【図２】メモリセルブロックＡ１１の構成を示す図である。
【図３】第１の実施の形態のメモリセルアレイの第２の実施例のメモリセルブロックの構成を示す図である。
【図４】第２の実施の形態の不揮発性記憶ユニットの第１の実施例の構成を示す図である。
【図５】第２の実施の形態の不揮発性記憶ユニットの第２の実施例の構成を示す図である。
【図６】第３の実施形態の不揮発性半導体記憶装置の構成を示す図である。
【図７】第４の実施形態の不揮発性記憶ユニットの第１の実施例の構成を示す図である。
【図８】第４の実施形態の不揮発性記憶ユニットの第２の実施例の構成を示す図である。
【図９】（ａ）は、メモリ素子構造の模式図であり、（ｂ）は、読み出し動作を示す模式図であり、（ｃ）は、磁化状態と記憶データとの対応を示す模式図である。
【図１０】（ａ）は、図９に示したメモリ素子をアレイ状に配置したＭＲＡＭの模式図であり、（ｂ）は、書き込み動作の模式図である。
【図１１】従来のＭＲＡＭメモリセルアレイの構成を示す図である。
【符号の説明】
１    メモリセルアレイ
２，４９，６２，７２    メモリセルブロック選択回路
３，６３    行選択回路
４，６４    列選択回路
５，６５    行側書き込み／読み出し回路
６，６６    列側書き込み／読み出し回路
１０，４０，６０，７０    不揮発性記憶ユニット
１１    下層配線
１２    固定層
１３    絶縁層
１４    データ記憶層
１５    上層配線
３１    参照セル列
４１    予備メモリセルブロック行
４２，６３−Ｓ    予備行選択回路
４３，６５−Ｓ    予備行側書き込み／読み出し回路
４４，４８，７３    置換回路
４５    予備メモリセルブロック列
４６，６４−Ｓ    予備列選択回路
４７，６６−Ｓ    予備列側書き込み／読み出し回路
５０    不揮発性半導体記憶装置
ＡＤ０，ＡＤ１    アドレスデータ
Ａ１１，Ａ１２，Ａ２１，Ａ２２，Ａ１１ａ    メモリセルブロック
ＢＳＬ１，ＢＳＬ２    ビット選択線
ＢＴ１１，ＢＴ１ｎ，ＢＴ２１，ＢＴ２ｎ，ＢＴ３１，ＢＴ３ｎ，ＢＴ４１，ＢＴ４ｎ    ビット選択トランジスタ
Ｃ，Ｃ１１，Ｃ１２，Ｃ１ｎ，Ｃ２１，Ｃ２２，Ｃ２ｎ，Ｃｍ１，Ｃｍ２，Ｃｍｎ    メモリセル
ＭＢ１，ＭＢｎ，ＭＢ（ｎ＋１），ＭＢ（２ｍ）    主ビット線
ＭＷ１，ＭＷｍ，ＭＷ（ｍ＋１），ＭＷ（２ｍ）    主ワード線
ＳＢ１１，ＳＢ１ｎ，ＳＢ２１，ＳＢ２ｎ，ＳＢ３１，ＳＢ３ｎ，ＳＢ４１，ＳＢ４ｎ    副ビット線
ＳＷ１１，ＳＷ１ｍ，ＳＷ２１，ＳＷ２ｍ，ＳＷ３１，ＳＷ３ｍ，ＳＷ４１，ＳＷ４ｍ    副ワード線
ＷＳＬ１，ＷＳＬ２    ワード選択線
ＷＴ１１，ＷＴ１ｍ，ＷＴ２１，ＷＴ２ｍ，ＷＴ３１，ＷＴ３ｍ，ＷＴ４１，ＷＴ４ｍ    ワード選択トランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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