(57)【特許請求の範囲】
【請求項１】
ヘッドによりディスクから読出された再生信号に所定の信号処理を実行して、当該ディスク上に記録したデータを復号化するディスク記憶装置であって、
前記再生信号をディジタル信号に変換するＡ／Ｄ変換手段と、
前記Ａ／Ｄ変換手段により変換されたディジタル信号を入力して所定のディジタル信号処理を実行する多層パーセプトロン型ニューラルネットワーク方式の信号処理手段とを具備し、
前記信号処理手段は、入力信号を入力するための入力層、複数の中間ノードを有する中間層、及び出力信号を出力する出力層を有し、
前記入力層は、
入力信号及び当該入力信号をビットシフトした複数のビットシフト値をそれぞれ保持する複数のレジスタを含むレジスタ手段と、
前記各レジスタに保持された値に対応する各レジスタ出力を加算する手段で、複数のレジスタ出力の組み合わせのそれぞれを加算する加算手段と、
前記各中間ノードで共用される入力側の結合の複数の重み付け係数を算出するための演算回路とを有することを特徴とするディスク記憶装置。
【請求項２】
前記信号処理手段において、前記各中間ノードは、
縦続に交互に接続された複数の遅延回路と複数の加算器とを有し、かつ、当該縦続接続の最後尾の加算器の出力に接続されたシグモイド関数で評価して出力するための演算回路を有し、当該演算回路の出力を中間ノードの出力とするように構成されたことを特徴とする請求項１に記載のディスク記憶装置。
【請求項３】
前記演算回路は、前記重み付け係数として、入力信号の複数通りの倍数値を算出するように構成されたことを特徴とする請求項１に記載のディスク記憶装置。
【請求項４】
前記信号処理手段は、前記再生信号の波形等化処理を行なうための非線形型の波形等化処理手段であることを特徴とする請求項１に記載のディスク記憶装置。
【請求項５】
前記信号処理手段は、前記再生信号の波形等化処理及びデータ検出処理を行なうための非線形型のディジタル信号処理手段であることを特徴とする請求項１に記載のディスク記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、記録媒体としてディスクを使用し、光学的、磁気的または光磁気的なデータの記録再生を行なうディスク記憶装置に関し、特にデータ再生動作に使用する信号処理回路に関する。
【０００２】
【従来の技術】
従来、光学的、磁気的、または光磁気的にデータをディスク（記憶媒体）上に記録しかつ再生するディスク記憶装置では、リードヘッド（リード／ライト兼用のヘッドも含む）によりディスクから読出された再生信号（リード信号）からデータ（ディスク上に記録したデータ）を再生する（復号化する）ための再生信号処理回路が設けられている。ディスク記憶装置としては、具体的にはハードディスクドライブ（ＨＤＤ）と呼ばれる磁気ディスク装置、光ディスク装置、および光磁気ディスク装置がある。また、再生信号処理回路は具体的には、リード／ライト回路として記録再生機能が一体的に含まれた専用ＩＣにより構成されている場合が多い。
【０００３】
再生信号処理回路は大別して、ヘッドから読出された再生信号を増幅するアンプ回路と、再生信号波形を波形等化する波形等化回路と、データ検出処理（２値化の識別処理）を行なうためのデータ検出回路と、記録データに復号化するためのデコーダ（復号化回路）とから構成されている。
【０００４】
波形等化回路は、ディスク上にデータを記録するときに記録チャネル（記録媒体／ヘッドからなる系）を通過した結果により生じた波形の歪みを補正し、データ検出処理における検出誤り率を許容範囲内にするために設けられている。従来では、記録チャネルを線形系にモデル化して、再生信号の線形的な歪みを補正する線形等化方式が採用されている。具体的には、記録チャネルの特性変化に適応的に追従する適応型ディジタルフィルタが採用されることが多い。
【０００５】
データ検出回路としては、近年ではＰＲＭＬ（Ｐａｒｔｉａｌ  Ｒｅｓｐｏｎｓｅ  Ｍａｘｉｍｕｍ  Ｌｉｋｅｌｉｈｏｏｄ）方式の信号処理技術が採用されつつある。このＰＲＭＬ方式は、再生信号波形の前後の相関を利用してシーケンス的にデータを検出する方式であり、具体的にはビタビデコーダを使用する。
【０００６】
近年、ディスク記憶装置の記憶容量の大容量化を図るために、例えばＨＤＤでは数Ｇビット／平方インチのような高記録密度化が実現されている。このような高記録密度では、従来の記録チャネルの応答特性が、ディスク上に記録したバイナリ・データに対して線形的なモデルを設定することは不可能であり、非線形的要素を考慮する必要がある。ここで、非線形な歪みの割合が大きくなると、線形的等化回路では等化残留誤差が増大し、データ検出処理において許容範囲内の検出誤り率を確保することは困難となる。
【０００７】
再生信号波形の非線形的な歪みを等化する方式としては、階層型ネットワークまたは多層パーセプトロン（ｍｕｔｉｌａｙｅｒ  ｐｅｒｃｅｐｔｒｏｎ型ニューラルネットワーク方式（以下ＭＬＰ型と呼ぶ）を利用した波形等化回路が提案されている（例えば特願平８−２５９８６６号公報を参照）。従来の再生信号処理回路では、当該ＭＬＰ型波形等化回路により非線形の波形歪みが除去された再生信号は、従来のデータ検出回路によりデータ検出処理が実行されている。
【０００８】
ここで、従来の再生信号処理回路で使用されているＦＩＲ（Ｆｉｎｉｔｅ  Ｉｍｐｕｌｓｅ  Ｒｅｓｐｏｎｓｅ）型線形等化回路は、例えば図６に示すような構成である。即ち、チャネルクロック周期と同じ遅延時間を有する遅延素子２０を直列に接続した構成の複数タップの遅延回路、乗算回路２１、および加算回路２２からなる。各乗算回路２１は、各タップからの遅延された信号（信号サンプル値Ｓn,k）に等化係数Ｗn（ゲイン）を乗算して出力する。加算回路２２は各乗算回路２１の出力を加算して、線形等化回路の出力値ｙｋを出力する。
【０００９】
一方、ＭＬＰ型波形等化回路は、例えば図７に示すような構成である。ここで、図７に示す中間ノード３１の構成は、前記の図６に示すＦＩＲ型線形等化回路とほぼ同様である。即ち、チャネルクロック周期と同じ遅延時間を有する遅延素子２０を直列に接続した構成の複数タップの遅延回路に信号を入力し、各タップからの遅延された信号に重み付け係数を乗算した結果を全て加算している。ＭＬＰ型波形等化回路は、ＦＩＲ型線形等化回路とは異なり、全てを加算した結果を、図５に示すようなシグモイド関数（ｓｉｇｍｏｉｄ  ｆｕｎｃｔｉｏｎ）と呼ばれる非線形関数で評価した値を中間ノードの出力とする。
【００１０】
さらに、ＭＬＰ型波形等化回路は、相互に接続関係をもたない入力側の層を共有する中間ノードの集合で構成される中間層の数、および１つの層を構成する中間ノードの数は、等化回路に要求される等化性能に応じて決定される。図７は、簡単化のために中間層は１層で、中間ノードの数がｊ個の場合を想定している。遅延線に最も近い中間層以外の中間層のノードは、１段下の中間層の各中間ノードの出力に等化係数を乗算した結果の全てを加算して、その加算結果を図５に示すシグモイド関数で評価した値を出力する。出力ノード３０は、１段下の中間層の各中間ノードの出力に等化係数を乗算した結果の全てを加算して、その加算結果（ｄk）をそのまま出力する。
【００１１】
【発明が解決しようとする課題】
前述したように、ディスク記憶装置では高記録密度化に伴って、ディスクからデータを再生するときの再生信号波形に含まれる歪み成分に占める非線形的な歪み成分が無視できない程度まで増大している。このため、非線形的な歪み成分を除去するための非線形の波形等化処理の必要性が大きくなっている。このため、再生信号処理回路では、ＭＬＰ型波形等化回路が線形等化回路と共に使用されることが一般的になる。しかしながら、ＭＬＰ型波形等化回路では、図７に示すように、最下位層の各中間ノードの入力側の遅延線は各中間ノードで共有できるが、最下位層の中間ノードを構成するだけでも、入力遅延線のタップ数と中間ノード数を掛けた分の乗算回路（２１）が必要となる。このため、従来の線形等化回路と比較して、ＭＬＰ型波形等化回路の回路規模は大きくなる。また、ＭＬＰ型波形等化回路は少なくとも１つの中間層を有することになるから、乗算回路の段数の増加や、シグモイド関数の参照を伴うための処理時間の増大を招く。
【００１２】
そこで、本発明の目的は、再生信号処理回路を有するディスク記憶装置において、ＭＬＰ型波形等化回路を使用して再生信号の非線形歪み成分の影響を除去してデータ検出誤り率を抑制できると共に、回路規模と処理時間の増大化を抑制できるようにして、高容量でかつ高性能のディスク記憶装置を提供することにある。
【００１３】
【課題を解決するための手段】
本発明の観点に従ったディスク記憶装置は、ヘッドによりディスクから読出された再生信号に所定の信号処理を実行して、当該ディスク上に記録したデータを復号化するディスク記憶装置であって、前記再生信号をディジタル信号に変換するＡ／Ｄ変換手段と、前記Ａ／Ｄ変換手段により変換されたディジタル信号を入力して所定のディジタル信号処理を実行する多層パーセプトロン型ニューラルネットワーク方式の信号処理手段とを具備し、前記信号処理手段は、入力信号を入力するための入力層、複数の中間ノードを有する中間層、及び出力信号を出力する出力層を有し、前記入力層は、入力信号及び当該入力信号をビットシフトした複数のビットシフト値をそれぞれ保持する複数のレジスタを含むレジスタ手段と、前記各レジスタに保持された値に対応する各レジスタ出力を加算する手段で、複数のレジスタ出力の組み合わせのそれぞれを加算する加算手段と、前記各中間ノードで共用される入力側の結合の複数の重み付け係数を算出するための演算回路とを有する。
【００１４】
このような構成により、各中間ノードの入力側の結合の重み付け係数を算出するための演算回路を共用化することにより、従来のＭＬＰ型波形等化回路と比較して、乗算回路数を減少させることが可能となる。この場合、ＭＬＰ型波形等化回路には、各中間ノードの出力はシグモイド関数と呼ばれる非線形関数で評価した値となるため、乗算回路の等化係数の精度を落としても等化性能が劣化しにくい特質がある。例えば等化係数として２のべき乗または２つの２のべき乗を加算した値しか取らないことも実用的には可能である。
【００１５】
【発明の実施の形態】
以下図面を参照して本発明の実施の形態を説明する。
図１は本実施形態に関係する光ディスク装置の要部を示すブロック図であり、図２は本実施形態に関係するＦＩＲ型線形等化回路の構成を示すブロック図であり、図３及び図４は本実施形態に関係するＭＬＰ型構成の信号処理回路の構成を示すブロック図である。
（装置の構成）
本実施形態はディスク記憶装置として、記録再生型の光ディスク装置に適用することを想定している。光ディスク装置は、図１に示すように、記録媒体である書換え可能な光ディスク１と、光ピックアップ３と、データ再生系と、データ記録系と、ドライブコントローラ１２と、インターフェース１３とを有する。光ディスク１はスピンドルモータ２により回転駆動している。光ピックアップ３はサーボモータ４により移動調整されて、レーザドライバ１５による駆動で光ディスク１にレーザ光を照射し、光学的に情報の記録再生を行なう。スピンドルモータ２とサーボモータ４は、ドライブコントローラ１２により駆動制御回路１４を介して駆動制御される。
【００１６】
データ記録系はレーザドライバ１５および変調回路１６を有する。変調回路１６は、ドライブコントローラ１２から送出された記録データを所定の符号ビット列に変換する符号化処理を実行する。レーザドライバ１５は、変調回路１６から出力された符号ビット列に従ったマークをディスク１上に記録するように光ピックアップ３を駆動する。
【００１７】
データ再生系（再生信号処理回路）は、プリアンプ５と、可変利得増幅器（ＶＧＡ）６と、Ａ／Ｄ変換回路７と、線形等化回路８と、多層パーセプトロン型ニューラルネットワーク方式（ＭＬＰ型）の信号処理回路（波形等化回路）９と、データ検出回路１０と、デコーダ１１とを有する。プリアンプ５とＶＧＡ６は光ピックアップ３により読出された再生信号を増幅する。Ａ／Ｄ変換回路７は増幅された再生信号を離散時間の量子化サンプル値であるディジタル信号に変換する。
【００１８】
線形等化回路８は、ＭＬＰ型の信号処理回路９の等化性能を補強するための回路であり、ディジタルフィルタの一種である。ＭＬＰ型の信号処理回路９は、図３及び図４に示すように、再生信号から非線形歪み成分を除去し、データ検出回路１０でのデータ検出処理に適した特性に信号を等化するための３層パーセプトロン（ｐｅｒｃｅｐｔｒｏｎ）型の非線形等化回路を構成する。データ検出回路１０は、例えばパーシャル・レスポンスで等化した再生信号波形からデータを検出する最尤系列推定方式の信号処理回路であり、具体的にはビタビ（ｖｉｔｅｒｂｉ）デコーダからなる。デコーダ１１は、データ検出回路１０により検出された符号ビット列を元のデータ（記録データ）に復元する。
【００１９】
ドライブコントローラ１２は、装置のメイン制御装置であり、インターフェース１３を介して例えばパーソナルコンピュータやテレビジョン受信機と接続し、記録再生データの転送制御を実行する。なお、本装置には、図示しないが映像情報の記録再生動作に必要な動画圧縮回路、動画伸長回路、および復調回路１０により復調されたデータの誤り検出訂正処理を行なう誤り検出訂正回路も含まれている。
（ＭＬＰ型の信号処理回路９の構成）
本実施形態のＭＬＰ型の信号処理回路９は、図３と図４に示すように、便宜的に３層のＭＬＰ型のディジタル信号処理回路であり、非線形歪み成分を除去するための非線形波形等化回路として機能することを想定している。
【００２０】
入力信号（信号サンプル値Ｚk）は、図４に示すように、４ビット（Ｂ３，Ｂ２，Ｂ１，Ｂ０）のディジタルデータであると仮定する。また、後述する中間ノード６６の入力側の結合の重み付け係数は、２のべき乗または２つの２のべき乗を加え合わせた値しか取らないとする。さらに、入力層の遅延回路６３のタップ数は「ｑ＋１」個であり、中間ノード数は「ｊ＋１」個であるとする。
【００２１】
入力層６０は、全ての中間ノード６６で共用されるように構成されており、レジスタ回路６１及び複数の加算器６２からなる加算回路を有する。中間ノード６６は、直列接続の複数の遅延回路６３と、複数の加算器６４と、入力値をシグモイド関数で評価して出力する演算回路６５とを有する。
【００２２】
さらに、信号処理回路９は、各中間ノード６６の出力と等化係数Ｗ0〜Ｗjとを乗算する各乗算回路６７および各乗算回路６７を加算して出力値ｄkを出力するための出力ノード６８を有する。
【００２３】
レジスタ回路６１は、図４に示すように、４個のレジスタ６１ａ〜６１ｄから構成されている。各レジスタ６１ａ〜６１ｄは、入力信号であるサンプル値Ｚkをそれぞれ１ビットずつシフトしてラッチする。即ち、各レジスタ６１ａ〜６１ｄには、入力サンプル値Ｚkの１倍、２倍、４倍、８倍の各倍数の値がセットされることになる。加算回路は、各レジスタ６１ａ〜６１ｄの出力と２つのレジスタ出力とを各加算器６２により加算する。これにより、加算回路は、サンプル値Ｚkに対して１０通りの倍数（Ｘ１〜Ｘ６，Ｘ８〜Ｘ１０，Ｘ１２）を生成する。
【００２４】
従って、最下位層の中間ノードの入力側に接続された全ての乗算回路において、一方の入力値を同じにすることが可能となる。最下位層の中間ノードの入力側に接続された乗算回路の総数は、遅延回路のタップ数と中間ノード数とを掛けた値である。この場合、これらの乗算回路の等化係数の値は、複数の乗算回路で同じである場合も多い。図６に示すＦＩＲ型線形等化回路の構成では、入力信号のタップ位置が異なる場合があるので、必ずしも乗算回路を共通にすることはできない。これに対して、図２に示すＦＩＲ型線形等化回路の構成では乗算回路を必ず共用できるため、乗算回路の数をその共用分だけ減少させることができる。
【００２５】
さらに、図６に示すＦＩＲ型線形等化回路の構成では、加算回路２２はｎ個の乗算回路２１の出力の総和を求めて出力するが、実際にはｎ−１回の２数の加算処理を実行する。従って、加算回路の素子の動作速度の制約により、チャネルクロック周期内に全ての演算が終了できない場合には、中間結果を一旦レジスタに保存するためのパイプライン処理を実行する必要がある。このため、中間ノードが１層だけでも、遅延時間が１ないし数クロック周期分になる。等化回路の遅延時間は、再生信号処理回路のデータ出力の遅延によるタイミングを吸収するためにディスク上のフォーマット効率を低下させたり、また等化出力をフィードバック制御に使用する場合には制御帯域を低下させたりするので、極力少ない方が望ましい。これに対して、図２に示すＦＩＲ型線形等化回路の構成では、１クロック周期内で１回の２数の加算処理だけに制限できる。
【００２６】
以下、図３と図４に示すＭＬＰ型信号処理回路９の動作を説明する。
図３に示すように、１つの中間ノード６６において、「ｑ＋１」番目のタップに対する重み付け係数Ｗq,0が仮に「１」であるとする。この場合、図４に示すように、入力信号（サンプル値Ｚk）の１倍の値がセットされているレジスタ６１ａの出力は、チャネルクロック毎に入力値をラッチすることで遅延回路として動作するレジスタ６３の中で、最も末端のレジスタ６３に入力される。
【００２７】
末端のレジスタ（遅延回路）６３の出力は、１チャネルクロック後に、ｑ番目のタップに対する重み付け係数を掛けた値に相当する信号と加算されて、次のレジスタ（遅延回路）６３に入力される。ｑ番目のタップに対する重み付け係数はここでは「３」である。この重み付け係数の値を信号に掛けた値に相当する信号は、１倍の値を出力するレジスタ６１ａと２倍の値を出力するレジスタ６１ｂの各出力を加算器６２により加算した値の信号となる。以下同様に、遅延回路を構成するレジスタ６３と加算器６４との接続構成に応じた出力が得られる。最終的に最後段のレジスタ６３の出力と１番目のタップに対する重み付け係数Ｗ0,0を掛けた値に相当する信号とが加算器６４により加算されて、その加算結果がシグモイド関数の評価を行なう演算回路６５に入力される。
【００２８】
ここで、時刻ｋでの中間ノードの出力Ｈ0,kは、下記式（１）に示すように、入力の総和をシグモイド関数ｆで評価した値になる。即ち、タップに対する重み付けの係数を掛けた値に相当する信号と加算されて、
Ｈ0,k＝ｆ（ΣiＷ0,1・Ｚk-i）…（１）
ｆ（ｘ）＝（１−ｅｘｐ（ｘ））／（１＋ｅｘｐ（−ｘ））…（２）
であらわされる。
【００２９】
さらに、中間ノード６６の出力に対しても、乗算回路６７により結合の重み付けの係数（Ｗ0〜Ｗj）が乗算されて、出力ノード６８の入力の１つとなる。出力ノード６８の出力、即ちＭＬＰ型信号処理回路９の時刻ｋにおける出力ｄkは、出力ノード６８の入力総和となる。よって、当該出力ｄkは、
ｄk＝ΣjＷj（ΣiＷi,j・Ｚk-i）…（３）
となる。
【００３０】
ここで、結合の重み付け係数の値は、例えば図７に示す構成のＭＬＰ型等化回路をシミュレートするプログラムに誤差逆伝播アルゴリズムを適用し、学習手順を繰り返すことにより求められたものを使用する。
【００３１】
以上のように本実施形態によれば、従来の図７に示すような構成のＭＬＰ型波形等化回路に対して、全中間ノードでの乗算回路の共用化を図ることにより、乗算回路の総数を減少させることができる。従って、回路規模と処理計算遅延時間の増大を抑制することが可能となる。本実施形態のように、光ディスク装置の再生信号処理回路の中で波形等化回路に適用すれば、再生信号の非線形歪みを効果的に抑制できる非線形等化回路を簡単な回路規模で構成することができる。なお、本実施形態のＭＬＰ型信号処理回路を、非線形等化回路９とデータ検出回路１０とを一体化した回路にも適用することができる。
【００３２】
【発明の効果】
以上詳述したように本発明によれば、例えば光ディスク装置などのディスク記憶装置において、高記録密度化に伴ってＭＬＰ型波形等化回路を使用する場合に、回路規模と処理時間の増大化を抑制できるＭＬＰ型の非線形等化回路を実現することができる。従って、ディスク記憶装置の再生信号の非線形歪み成分の影響を除去してデータ検出誤り率を抑制できると共に、高容量でかつ高性能のディスク記憶装置を提供することが可能となる。
【図面の簡単な説明】
【図１】本発明の実施形態に関係する光ディスク装置の要部を示すブロック図。
【図２】本実施形態に関係するＦＩＲ型線形等化回路の構成を示すブロック図。
【図３】本実施形態に関係する多層パーセプトロン型ニューラルネットワーク構成の信号処理回路の構成を示すブロック図。
【図４】図３に示すレジスタ回路の具体的構成を示すブロック図。
【図５】従来のシグモイド関数を示す特性図。
【図６】従来のＦＩＲ型線形等化回路の構成を示すブロック図。
【図７】従来のＭＬＰ型波形等化回路の構成を示すブロック図。
【符号の説明】
１…光ディスク
２…スピンドルモータ
３…光ピックアップ
４…サーボモータ
５…プリアンプ
６…可変利得増幅器（ＶＧＡ）
７…Ａ／Ｄ変換回路
８…線形等化回路
９…ＭＰＬ型非線形等化回路
１０…データ検出回路
１１…デコーダ
１２…ドライブコントローラ
１３…インターフェース
１４…駆動制御回路
１５…レーザドライバ
１６…変調回路
２０…遅延回路
２１…乗算回路
２２…加算回路
３０…出力ノード
３１…中間ノード
６０…入力層
６１…レジスタ回路
６１ａ〜６１ｄ…レジスタ
６２…加算器
６３…遅延回路（レジスタ）
６４…加算器
６５…シグモイド関数で評価するための演算回路
６６…中間ノード
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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