(57)【特許請求の範囲】
【請求項１】
複数のセルを有する強誘電体ランダムアクセスメモリの不揮発性保持装置であって、
読取り時、読取る直前の元の情報を復旧するための再書込みを行う制御手段と、
電源電圧の異常が感知されないで開始された読取サイクル内において電源電圧に異常が発生する場合にこれを感知して電源異常信号（ＰＦ）を前記制御手段に提供する電源電圧感知手段とを含み、
前記電源電圧感知手段は、
前記電源電圧に異常が発生したか否かを判別する電源監視手段と、
前記電源監視手段の出力信号に応じて複数のワンショットクロックを発生させるワンショットパルス発生手段と、
前記複数のワンショットクロックをそれぞれ遅延させるための複数の遅延手段と、
前記複数の遅延手段でそれぞれ遅延された、前記複数のワンショットクロックの論理積を求め、前記電源異常信号（ＰＦ）を生成するＡＮＤゲートとを有し、
前記ワンショットパルス発生手段は、前記複数のワンショットクロックのうち一番目のワンショットクロックを除いた残りのワンショットクロックを、直前のワンショットクロックを前記電源監視手段にフィードバックして生成される前記電源監視手段の出力信号に応じて順次に発生させ、
前記電源異常信号（ＰＦ）は、前記制御手段に、読み取りサイクルのうち現在の読み取りサイクルのみを動作させることで完全な再書込みサイクルを行わせた後、更なる読取サイクルを中止させるための信号であり、
前記制御手段は、外部からのチップイネーブル信号（ＣＥ）を用いて生成される、前記セルの選択のための信号生成に用いられる内部チップイネーブル信号（ＩＣＥ）を前記電源異常信号（ＰＦ）に基づいてディスエーブル状態とし、前記内部チップイネーブル信号（ＩＣＥ）ディスエーブル状態とすることにより、読み取りサイクルのうち現在の読み取りサイクルのみを動作させることで完全な再書込みサイクルを行わせた後、更なる読取サイクルを中止することを特徴とする、強誘電体ランダムアクセスメモリの不揮発性保持装置。
【請求項２】
前記電源監視手段は、前記電源電圧と基準電圧とを比較して電源電圧に異常が発生したか否かを判別することを特徴とする、請求項１に記載の強誘電体メモリの不揮発性保持装置。
【請求項３】
複数のセルを有し、読取動作の後には必ず再書込みを行い不揮発性を保つ強誘電体ランラムアクセスメモリの不揮発性保持方法において、
電源電圧の異常が感知されないで開始された読取サイクル内において電源電圧に異常が発生する場合にこれを感知して電源異常信号（ＰＦ）を発生する電源電圧感知ステップと、
前記電源異常信号（ＰＦ）に基づいて、外部からのチップイネーブル信号（ＣＥ）を用いて生成される、前記セルの選択のための信号生成に用いられる内部チップイネーブル信号（ＩＣＥ）をディスエーブル状態とするＩＣＥディスエーブルステップとを含み、
前記ＩＣＥディスエーブルステップは、
前記電源電圧の異常が感知されると、複数のワンショットクロックを発生させる第１サブ段階と、
前記複数のワンショットクロックをそれぞれ遅延させる第２サブ段階と、
前記遅延された複数のワンショットクロックの論理積を求めて前記電源異常信号（ＰＦ）を発生する第３サブ段階と、
前記電源異常信号（ＰＦ）に応じて前記内部チップイネーブル信号（ＩＣＥ）をディスエーブルすることにより、読み取りサイクルのうち現在の読み取りサイクルのみを動作させることで進行中の再書込動作のサイクルを完全に行う第４サブ段階と、
前記再書込動作以後の読取サイクルを中止させる第５サブ段階とを有し、
前記複数のワンショットクロックのうち一番目のワンショットクロックを除いた残りのワンショットクロックは、直前のワンショットクロックを前記第１サブ段階にフィードバックして生成される出力信号に応じて順次に発生させ、
前記電源異常信号（ＰＦ）は、前記制御手段に、読み取りサイクルのうち現在の読み取りサイクルのみを動作させることで完全な再書込みサイクルを行わせた後、更なる読取サイクルを中止させるための信号であることを特徴とする、強誘電体ランダムアクセスメモリの不揮発性保持方法。
【請求項４】
前記電源電圧感知ステップにおいて、前記電源電圧が基準電圧以下に落ちると前記電源電圧に異常が発生したと判断することを特徴とする、請求項３に記載の強誘電体ランダムアクセスメモリの不揮発性保持方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は不安定な電源供給状態でも記録された情報をそのまま保たせる強誘電体ランダムアクセスメモリ(FRAM)の不揮発性保持装置及び方法に関する。
【０００２】
【従来の技術】
一般に、FRAMは単位メモリセルの構成形態に応じて１トランジスタと１キャパシター構造の1T−1Cと２トランジスタと２キャパシター構造の2T−2Cに分けられるが、その構成要素の一つである強誘電体キャパシターは同一の原理で動作する。このような強誘電体ランダムアクセスメモリは記録された情報が不揮発性という長所を有するが、これは電源が供給されない状態でも強誘電体物質が分極状態を保つからであり、分極状態は外部で印加された電場の方向に応じて変わる。この印加された電場の方向に応じる分極状態は図１に示されている。即ち、強誘電体は電源が印加されていない状態で＋Prと−Prの二つの分極状態を有し、前記二つの状態は図２及び図３に示されたように、その直前にキャパシターに印加された電圧の極性に応じて変わる。従って、FRAMは他の記憶素子と異なる方式で作動するが、なかでもキャパシターの一方の電極に分極を判別するための読取パルスを印加するという点で相違する。このような方式で動作するFRAMは読取り終わった後に分極状態が反転され得る。
【０００３】
電圧の極性に応じる強誘電体の分極状態の変化を更に詳しく説明すると次の通りである。
強誘電体は直前に供給された電圧の極性に応じて電源が供給されていない状態で、図１に例示するように、＋Prと−Prの二つの分極状態を有することができ、このような分極状態を示す分極図は、図２及び図３に例示するように、キャパシターに印加された電圧の極性に応じて相異なる履歴曲線に示される。例えば、強誘電体の分極が履歴曲線で＋Pr状態にあると、これは図２に示すように、キャパシターの上部電極が下部電極に対して＋電圧が印加された場合である。逆に、ヒステリシスループの下部（−Pr）に分極された場合は、図３に示すように、キャパシターの下部電極が上部電極に対して＋電圧が加えられた場合に当たる。
【０００４】
このような強誘電体キャパシターに分極状態を記録するためには、キャパシターの両端に印加する電圧の極性を変化させることにより、図１に示すような履歴曲線にある二つの分極状態（＋Pr又は−Pr）のうち何れか一つの分極状態にすることができる。このような強誘電体キャパシターに記録された分極状態を弁別するためには、キャパシターの下部電極に読取りパルスを印加しなければならない。
【０００５】
前記読取り過程は次の通りである。
まず、強誘電体キャパシターの下部電極に書込みパルス電圧極性のような極性の読取りパルスを印加すると、読取りパルスによる分極の変化は図４に示されたように、座標下部の履歴曲線に沿って−Prから−Psまで動く非スイッチングの場合となる。この際、履歴曲線に沿って発生する分極状態の変化は電極の両端に電荷量として示される。このような分極変化による電荷量の変化を区別することにより記憶素子として用いたのがFRAMであり、電源が供されない状況でも分極が保たれるので不揮発性を有する。
【０００６】
一方、強誘電体の下部電極に書込みパルスの極性と反対極性の読取りパルスを印加すると、読取りパルスによる分極の変化は図５に示されたように、履歴曲線に沿って−Prから＋Psまで動くスイッチングの場合となる。このようなスイッチングによる分極変化（即ち、極性変化）が破壊的読取りに当たる場合であり、極性が変わり記録された情報が失われる。このように極性（分極状態）の変化を伴う破壊的読取りの場合には、必ず分極状態を元の状態に戻す再書込み過程が必要である。この再書込み過程が終了されるまでは分極状態が復旧されないために、情報が失われる。現在、FRAMの回路構成や読取り方式が変更されない限り、再書込みはFRAM素子の動作において必須である。このように、書込み時に印加されたパルスの極性と読取り時に印加されたパルスの極性とが相異なる場合に生じる分極反転のため、例えば二つのパルスがプレートラインに印加されるように構成されたFRAM素子の動作回路がRamtron 社から開発されている。即ち、Ramtron 社が開発した回路は読取りサイクルの間に二つのパルスがプレートラインに印加されるように構成されているが、この二つのパルスのうち一番目のパルスは読取りパルスであり強誘電体の分極状態を区別し、二番目のパルスは再書込みパルスであり読取る前のデータ状態を復旧するための再書込みを施すために用いられる（例えば、図８のP1信号の一番目パルスは読取り用であり、二番目パルスは再書込み用である）。ところが、強誘電体メモリにおいて、前記再書込みのための回路上の構成は、電源の供給時に異常が発生しても別途の安全装置を有していないので、電源供給が再書込みの途中に中止されると、元の分極状態が完全に復旧されず破壊的な読取りが行われてデータが失われるようになる。このようなエラーは回復できなくて記憶素子においては致命的な欠陥になる。即ち、このような電源供給の中止により再書込みを妨げられるとFRAM の長所である不揮発性（即ち、電源が供給されない状態でデータを保持できる長所）が失われる。たとえ電源の異常が再書込みの途中に発生する確率は低いとしても、製品の信頼性は損なわれることになる。
【０００７】
【発明が解決しようとする課題】
本発明は前記のような問題点を解決するために、電源の供給に突然の異常が発生しても再書込み過程を完了して記録された情報を元の状態に保持できる強誘電体ランダムアクセスメモリの不揮発性保持装置及びその方法を提供することを目的とする。
【０００８】
【課題を解決するための手段】
前記目的を達成するために、本願第１発明は、複数のセルを有する強誘電体ランダムアクセスメモリの不揮発性保持装置であって、読取り時、読取る直前の元の情報を復旧するための再書込みを行う制御手段と、電源電圧の異常が感知されないで開始された読取サイクル内において電源電圧に異常が発生する場合にこれを感知して電源異常信号（ＰＦ）を前記制御手段に提供する電源電圧感知手段とを含む強誘電体ランダムアクセスメモリの不揮発性保持装置を提供する。
前記電源電圧感知手段は、前記電源電圧に異常が発生したか否かを判別する電源監視手段と、前記電源監視手段の出力信号に応じて複数のワンショットクロックを発生させるワンショットパルス発生手段と、前記複数のワンショットクロックをそれぞれ遅延させるための複数の遅延手段と、前記複数の遅延手段でそれぞれ遅延された、前記複数のワンショットクロックの論理積を求め、前記電源異常信号（ＰＦ）を生成するＡＮＤゲートとを有し、前記ワンショットパルス発生手段は、前記複数のワンショットクロックのうち一番目のワンショットクロックを除いた残りのワンショットクロックを、直前のワンショットクロックを前記電源監視手段にフィードバックして生成される前記電源監視手段の出力信号に応じて順次に発生させる。
前記電源異常信号（ＰＦ）は、前記制御手段に、読み取りサイクルのうち現在の読み取りサイクルのみを動作させることで完全な再書込みサイクルを行わせた後、更なる読取サイクルを中止させるための信号であり、前記制御手段は、外部からのチップイネーブル信号（ＣＥ）を用いて生成される、前記セルの選択のための信号生成に用いられる内部チップイネーブル信号（ＩＣＥ）を前記電源異常信号（ＰＦ）に基づいてディスエーブル状態とし、前記内部チップイネーブル信号（ＩＣＥ）ディスエーブル状態とすることにより、読み取りサイクルのうち現在の読み取りサイクルのみを動作させることで完全な再書込みサイクルを行わせた後、更なる読取サイクルを中止することを特徴とする。
【０００９】
本願第２発明は、本願第１発明において、前記電源監視手段は、前記電源電圧と基準電圧とを比較して電源電圧に異常が発生したか否かを判別することを特徴とする強誘電体メモリの不揮発性保持装置を提供する。
【００１０】
本願第３発明は、複数のセルを有し、読取動作の後には必ず再書込みを行い不揮発性を保つ強誘電体ランラムアクセスメモリの不揮発性保持方法において、電源電圧の異常が感知されないで開始された読取サイクル内において電源電圧に異常が発生する場合にこれを感知して電源異常信号（ＰＦ）を発生する電源電圧感知ステップと、前記電源異常信号（ＰＦ）に基づいて、外部からのチップイネーブル信号（ＣＥ）を用いて生成される、前記セルの選択のための信号生成に用いられる内部チップイネーブル信号（ＩＣＥ）をディスエーブル状態とするＩＣＥディスエーブルステップとを含む。
前記ＩＣＥディスエーブルステップは、前記電源電圧の異常が感知されると、複数のワンショットクロックを発生させる第１サブ段階と、前記複数のワンショットクロックをそれぞれ遅延させる第２サブ段階と、前記遅延された複数のワンショットクロックの論理積を求めて前記電源異常信号（ＰＦ）を発生する第３サブ段階と、前記電源異常信号（ＰＦ）に応じて前記内部チップイネーブル信号（ＩＣＥ）をディスエーブルすることにより、読み取りサイクルのうち現在の読み取りサイクルのみを動作させることで進行中の再書込動作のサイクルを完全に行う第４サブ段階と、前記再書込動作以後の読取サイクルを中止させる第５サブ段階とを有し、前記複数のワンショットクロックのうち一番目のワンショットクロックを除いた残りのワンショットクロックは、直前のワンショットクロックを前記第１サブ段階にフィードバックして生成される出力信号に応じて順次に発生させる。
前記電源異常信号（ＰＦ）は、前記制御手段に、読み取りサイクルのうち現在の読み取りサイクルのみを動作させることで完全な再書込みサイクルを行わせた後、更なる読取サイクルを中止させるための信号であることを特徴とする。
【００１１】
本願第４発明は、本願第３発明において、前記電源電圧感知ステップにおいて、前記電源電圧が基準電圧以下に落ちると前記電源電圧に異常が発生したと判断することを特徴とする強誘電体ランダムアクセスメモリの不揮発性保持方法を提供する。
【００１２】
【発明の実施の形態】
以下、本発明の具体例を示す図面を用い更に詳細に説明する。
図６は本発明に係る強誘電体ランダムアクセスメモリの不揮発性保持装置の構成及び動作を示すブロック図である。図７は図６に示す装置の電源異常信号発生器の詳細ブロック図、図８は図６に示す強誘電体ランダムアクセスメモリの不揮発性保持装置の各部の動作信号の波形図、図９は時間に対する強誘電体キャパシターの電圧変化を電源遮断時から示す特性曲線図である。本発明の強誘電体ランダムアクセスメモリの不揮発性保持装置は電源電圧感知部100 と制御部200 とを具備してなる（図６）。
【００１３】
電源電圧感知部100 は、電源電圧(Vpp) と基準電圧(Vref)とを比較して電源電圧に異常が発生したかどうかを感知する電源感知器110 と、電源感知器110 で形成された信号を用いて電源異常信号を発生させる電源異常信号発生器120 とを具備し、電源供給の異常を予め感知して電源電圧が中止される場合にも、一旦始まった再書込みを完全に行わせる制御信号(CS)（電源異常信号(PF)）（図７参照）を制御部200 に供する。
【００１４】
制御部200 は、チップイネーブル(CE)信号に応じて内部チップがイネーブルされる既存のICE チップ(internal chip enable)210 、行前段デコーダ(RPDEC)220、列前段デコーダ(CPDEC)230及び電圧基準ブロック240 を具備し、電源電圧感知部100 で生成された制御信号(CS)（電源異常信号(PF)）に応じて電源電圧が切れても一旦始まった１サイクルの再書込みを完全に行う。
【００１５】
かかる構成の強誘電体ランダムアクセスメモリの不揮発性保持装置において、電源電圧感知部100 の回路構成と動作を図７乃至図９に基づき説明する。
電源電圧感知部100 において、電源監視手段としての電源感知器110 の役割は前述した通りである。電源異常信号発生器120 は、図７に示されたように、複数（３つ）のワンショットパルス発生器(single shot pulse generator)121と、複数（３つ）の遅延器を含む遅延部122 と、AND ゲート123 と、RSフリップフロップ124 とを具備する。ここで、３つのワンショットパルス発生器121 は電源感知器110 の信号に応じてそれぞれワンショットクロック(SSC)(S1,S2,S3) を順次に発生させる（この順次的な発生過程については後で説明する）。前記ワンショットクロック(SSC) はそれぞれ遅延器122 によりやや遅延され、図８に例示するワンショットクロック(S1,S2,S3)が出力されるようになる。AND ゲート123 は３つのワンショットクロック(S1,S2,S3)の論理積(AND) を演算し、図８に例示する電源異常信号(PF)を発生する。RSフリップフロップ124 は電源異常信号(PF)を受けて制御信号(CS)を生成し、制御部200 のICE チップ210 に供してICE 信号を“１”にセットさせる。
【００１６】
このように構成された電源異常信号発生器120 は次のように動作する。
本発明の強誘電体ランダムアクセスメモリの不揮発性保持装置においては、記憶素子の全ての素子が安全に動作する最小電圧(Vmin)よりやや高い基準電圧(Vref)を設定する（図９）。そして、電源電圧(Vpp) の値が基準電圧(Vref)の以下であると感知されると、残りのアドレスサイクルのうち１サイクルだけ動作させた後、更なる読取り動作を中止させるために制御信号を発生させる。前記回路において、電源電圧感知部100 の電源異常信号発生器120 には信頼性を向上させるために一回のセンシング方法よりマルチプルサンプリング方法を採択し、電源回路の変動に起因する誤信号の発生を抑制することが好ましい。
【００１７】
更に詳しく説明すると、基準電圧(Vref)より低い電源電圧(Vpp) が電源感知器110 に印加されると、電源感知器110 では電源供給の異常を感知し、ワンショットパルス発生器121 が電源電圧感知器110 の異常信号に応じてマルチプルサンプリングを行うことにより、３つのワンショットクロック(S1,S2,S3)を順次に発生させる。このような順次発生過程を図７のフィードバック経路と図８のS1,S2,S3信号を参照して説明する。
【００１８】
図８のタイミング図は全般的に一番目のCE信号サイクル内で電源供給の異常が感知され、１アドレスサイクルに当たる一つのCEサイクルのみを施し、残りのアドレスサイクルに当たる三番目のCEサイクル以後のアドレスサイクルをディスエーブルさせた場合を示している。このような電源供給異常に応じてCE信号をディスエーブルさせる過程をワンショットクロック(S1,S2,S3)に基づき説明すると次の通りである。
【００１９】
一番目のCEサイクルが行われる間に電源感知器110 で電源異常が感知されると、ワンショットパルス発生器121 で第１ワンショットクロックS1を発生させ、S1の出力は再び電源感知器110 でフィードバックされ、電源に異常が発生している場合に第２ワンショットクロックS2を出力する。S2の出力は再び電源感知器110 にフィードバックされ、電源に異常が発生している場合に第３ワンショットクロックS3を出力する。
【００２０】
図８のタイミング図は３回のサンプリングを行う場合を示し、それぞれの順次的なサンプリングはS1,S2,S3信号に示される。このような方式は電源異常と類似な現象に起因するアドレスロック(address lock)を防止するためのものであり、素子動作の信頼性面で有効である。電源感知器110 で電源電圧の異常を感知して制御信号（電源異常信号）を発生するためには、まず電源異常に対する強誘電体キャパシターの電圧特性を考えなければならない。強誘電体キャパシターの電圧は図９に示すように、電源異常が発生すると、最初は最小電圧(Vmin)まで徐々に低下し、最小電圧(Vmin)に至ると急激に低下する。このような電圧特性を考えて、電源異常を感知する基準電圧(Vref)を設定する。この場合、できる限り低電圧であることが望ましいが、制御部200 での安全動作のために必要な時間及び電圧マージンを考えて設定する。その外に、信頼性面で実際に存在する電圧上の変動に起因する誤信号が生成される可能性をも考えなければならない。前記のような問題を解決するためには、電源の異常に対する強誘電体キャパシターの電圧特性と電源電圧の変動とが区別されるべきである。
【００２１】
一般的に、電源電圧の変動は短時間内に発生する反面、電源電圧の変動がメモリに悪影響を及ぼす電源電圧異常に至るまでは比較的長時間がかかる。この時間差を用いて、短時間内に起こる電源電圧の変動を数回にかけてサンプリングすることにより、実際の電源電圧の異常と区別することができる。即ち、３回のサンプリング過程において感知された電源電圧が全て基準電圧より低い場合に限って制御信号が発生され、その外の場合は電源異常と類似な現象に起因するものであり制御信号が発生されない。このようなマルチプルサンプリング過程を通して電源異常感知のエラーを防止できる。ところが、サンプリング回数は電源異常に対する強誘電体キャパシターの電圧特性に基づく可用時間に応じて優先的に制限される。サンプリング回数は多いほど良いが、信頼性、可用時間及び安全動作のための電圧マージンを考えると、実際には３−４回程度が望ましい。このように数回にかけてサンプリングした結果が全て一致すると、制御信号（電源異常信号；図７のPFを参照）を生成してアドレスサイクルをディスエーブルさせる。勿論、前記電源異常信号（制御信号）は動作可能な時間内に制御動作が終了するように十分な時間が必要である。従って、電源電圧の変動を感知するための基準電圧及び感知時間は素早くも完璧に動作できるようにしなければならない。回路の設計時に重要な要素は、電源電圧の変動が感知され制御信号（電源異常信号）が発生した後、前記制御信号に応じて記憶素子の回路が動作できる最小電圧(Vmin)に落ちるまでかかる時間(t1-t3) と、制御信号が動作されアドレスがディスエーブルされるまでかかる遅延時間(t2-t3) である。電源電圧(Vpp) は最小電圧(Vmin)で遅延時間を十分に考えてから設定する。電源電圧(Vpp) が決まると、図９の電源異常特性曲線で電源異常を感知するための基準電圧(Vref)を設定する。この場合、前述したように信頼性を確保するため、可用時間内にマルチプルサンプリング（好ましくは３回以上）できるように基準電圧(Vref)と電源電圧(Vpp) との差を大きくして設定する。
【００２２】
図９において、ａは電源異常を感知するための基準電圧(Vref)を、ｃは制御回路が動作してアドレスの１サイクルを安全に終了させるために必要な最小電圧(Vmin)を、ｂはｃの最小動作電圧で回路作動時に発生する遅延時間を考えた電源電圧(Vpp) をそれぞれ示す。基準電圧から電源電圧までの時間(t1-t2) 内に電源の異常感知及び制御信号の印加が行われる。実際の電源回路において電源異常に対する強誘電体キャパシターの電圧特性を考えると、通常前記可用時間は約数百ms（例えば、200-400ms ）になる。前記可用時間を２つに分けて前半部に電源の異常を感知し、後半部に制御信号を用いて少なくとも１アドレスサイクルを終了させる。このような場合、後半部の動作に必要な時間を考えて最小限の時間を割り当て、残りのほとんどの可用時間は電源異常感知の信頼性を向上させるためにマルチプルセンシングに割り当てるとよい。例えば、サイクルタイムが100ns であると、再書込みを含む安全な１読取りサイクルにかかる時間は最低100ns である。サイクルタイムに制御回路の動作時に要求される動作時間と遅延時間とを合したものが、後半部の動作にかかる時間(t2-t3) である。前半部の場合には、電源電圧感知にかかる時間にマルチプルセンシングのための可用時間を合した時間である(t1-t2) 。時間の分配において、例えば4.3Vから3.8Vまで電圧を降下させるにかかる時間を約200ms だと仮定すると、１サイクルの読取り動作にかかる時間は実際に数msに過ぎないので、100-150ms を感知部分に割り当てて制御信号の信頼性を向上させることができる。もし、100ms が電源感知のために割り当てられる場合には、約30ms周期毎にセンシングすると100ms の間に３回のセンシングが可能になる。
【００２３】
このように出力されたワンショットクロック(S1,S2,S3)は遅延器121 でそれぞれ遅延され、図８に示す遅延されたS1,S2,S3が出力される。これらのS1,S2,S3信号がAND ゲート123 で同時に感知される時に電源電圧に異常が発生したと判断し、電源異常信号(PF)を発生させる。結局、前記PF信号がRSフリップフロップ124 を経て制御信号(CS)としてICE チップ210 に供され、下降エッジでICE 信号の生成を抑制するようになる。即ち、図８に示すように、更に１サイクル（二番目のCEサイクル）が進行した後、三番目のCE信号が上昇する地点で制御信号(CS)にCE信号が同期されICE 信号がリセットされるので、ICE 信号の下降エッジが発生されない。前記下降エッジが発生されないと、ICE 信号で同期されるセルアクセス信号が同期されなくてセルはアクセスされない。前記のような過程を経て発生された電源異常信号(PF)がRSフリップフロップ124 を通じて制御部200 に供されると、再書込みを含む１サイクルを終了させ、残りのアドレスサイクルの進行を中止させる。このような機能を補うことによりデータが損失されず、記憶素子としての機能を保つようになる。このように、電源異常信号発生器120 でサイクル制御用として作った電源異常信号(PF)は、制御部200 を通して１サイクルだけの読取り機能を行い、残りのアドレスサイクルの進行を中止させる役割を果たす。従って、高信頼度を要するので、前述したように電源電圧に異常が発生した場合にはマルチプルサンプリングを行うことが好ましい。もし、ある基準電圧に対して１回だけサンプリングした結果から制御信号を生成すると、実際の電源回路でよく発生するスパイク、フラクチュエーション等の擬似信号は電源異常波形と区別しにくいため、これらの擬似制御信号に起因して発生する誤信号が増加する。よって、マルチサンプリングを行うことにより信頼性が向上し、電源電圧の異常が発生したか否かの判定をより確実に行うことができる。
【００２４】
前記のような電源異常信号(PF)による制御部200 における復旧過程は次の通りである。
前述したように、誤信号の発生頻度が希薄なPF信号は、図９に示すように、電源電圧(Vpp) がVrefからVminに下がるまでの、安全に動作できる電圧が保たれる時間内に、少なくとも１サイクルの再書込みを保障することにより破壊的な読取りを防止する。その過程は次の通りである。まず、制御部200 では電源電圧感知部100 で生成された制御信号（電源異常信号：PF）を既存の回路に供して安全に１サイクルを施した後、残りの読取りサイクルの動作を中止させる。即ち、電源電圧の異常が感知され電源異常信号(PF)が制御部200 のICE チップ210 に印加されると、再書込みを含む１サイクルを終了させて残りのアドレスサイクルの進行を中止させる過程である。
【００２５】
更に詳しく説明すると、一般的な記憶素子の回路構成及び動作を示す図６のFRAMの動作は、図８に示すチップイネーブル(CE)信号がICE チップ210 に印加されることにより開始される。チップイネーブル信号(CE)はアドレス信号を制御するチップ動作を可能にし、アドレス信号は、まずチップの外部からアドレスパッド(APAD)を通して印加される。内部回路を制御するために、前記CE信号を用い、図８に示す内部チップイネーブル(ICE) 信号を発生する。ICE 信号はICE チップ210 の動作を助けるために同期制御方式を用いて行前段デコーダー(RPDEC)220、列前段デコーダー(CPDEC)230等に供され、セル選択のための信号の生成に用いられる（ワードライン及びビットライン信号）。従って、ICE 信号が生成されないと、外部からアドレス信号が入ってもセルのアクセス動作が行われないため、アドレスディスエーブル状態に保たれる。電源異常信号(PF)はこのようなICE 信号の発生を防止することにより、最小限の記憶状態が保持され、電源の再供給時にも記憶状態から誤情報が読出されることを防止できる。よって、電源電圧の異常時にも、読取りによる情報の損失が再書込みサイクルを通して復旧できるので、FRAMの長所である不揮発性が確保される。
【００２６】
以上、図７を参照して前述した全体動作を簡略に説明すると次の通りである。電源電圧と基準電圧とを比較して異常が感知されるとワンショットパルスを出力し、前記出力は遅延部122 で次回のサンプリングによる出力と比較するために所定の時間だけ遅延され、AND ゲート123 で３回のサンプリング信号が全て一致する場合に電源異常信号(PF)を発生する。前記電源異常信号(PF)はICE チップ210 に供され、外部から供されるCE信号により同期して出力されるICE 信号をリセットさせる。ICE 信号のリセットによりICE 信号が下降エッジを生成することが抑制され、セルを呼び出すための縦列及び横列信号の生成が防止されることにより、外部アドレス信号を内部的にディスエーブルさせる。
【００２７】
【発明の効果】
以上、本発明による強誘電体ランダムアクセスメモリの不揮発性保持装置は、基準電圧より低い電圧が発生される電源の異常を感知して制御信号を発生する電源電圧感知部と、前記発生された制御信号を用い進行中のアドレスサイクルのうち１サイクルだけが完全に行われるように制御する通常のメモリ回路から構成された制御部とを具備する。電源電圧感知部にて電源電圧の異常を予め感知して制御信号を発生し、前記制御信号を制御部に供して制御部で再書込みサイクルを完全に行わせることにより、不揮発性記憶素子の機能を保障する。電源の異常時に発生し得る、不揮発性記憶素子に固有の機能の損失を防止することにより、製品の信頼性を向上させることができる。
【００２８】
本発明は前記実施例に限られず、本発明が属する技術的思想内で当分野において通常の知識を有する者により多くの変形が可能であることは明白である。
【図面の簡単な説明】
【図１】一般的な強誘電体のヒステリシス曲線である。
【図２】図１のヒステリシス曲線において強誘電体キャパシターの電極に供された電圧の極性に応じる強誘電体の分極状態を示した説明図である。
【図３】図１のヒステリシス曲線において強誘電体キャパシターの電極に供された電圧の極性に応じる強誘電体の分極状態を示した説明図である。
【図４】読取りパルスの極性に応じる分極状態の履歴曲線上における移動経路を示した説明図である。
【図５】読取りパルスの極性に応じる分極状態の履歴曲線上における移動経路を示した説明図である。
【図６】本発明に係る強誘電体ランダムアクセスメモリの不揮発性保持装置の構成及び動作を示すブロック図である。
【図７】図６に示す装置の電源異常信号発生器の詳細ブロック図である。
【図８】図６に示す強誘電体ランダムアクセスメモリの不揮発性保持装置の各部の動作信号の波形図である。
【図９】時間に対する強誘電体キャパシターの電圧変化を電源遮断時から示す特性曲線である。
【符号の説明】
１００  電源電圧感知部
２００  制御部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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