(57)【特許請求の範囲】
【請求項１】
ドレイン端子が供給電源に接続された第１ＭＯＳトランジスタと、
前記第１ＭＯＳトランジスタのソース端子にドレイン端子が接続され、ソース端子が接地された第２ＭＯＳトランジスタと、
前記供給電源に接続された電流源と、
前記電流源にコレクタ端子が接続された第１バイポーラトランジスタと、
前記第１バイポーラトランジスタのエミッタ端子にコレクタ端子が接続された第２バイポーラトランジスタと、
ドレイン端子が前記第２バイポーラトランジスタのエミッタ端子に接続され、ソース端子が接地し、ゲート端子が外部電力源に接続された第３ＭＯＳトランジスタと、
前記第１ＭＯＳトランジスタのゲート端子と前記第１バイポーラトランジスタのベース端子にそれぞれ接続されている制御電圧源と、
前記制御電圧源と前記第１バイポーラトランジスタとの間のノードに接続され、前記第１バイポーラトランジスタのベース端子に基準バイアス電圧を供給する基準バイアス電圧源と、
を備え、
前記制御電圧源と前記第１バイポーラトランジスタのベース端子との間のノードが前記基準バイアス電圧源に接続され、
前記第２バイポーラトランジスタのベース端子が前記第１ＭＯＳトランジスタのソース端子と前記第２ＭＯＳトランジスタのドレイン端子の間のノードに接続され、
前記第２ＭＯＳトランジスタのゲート端子が前記第１バイポーラトランジスタのエミッタ端子と前記第２バイポーラトランジスタのコレクタ端子との間のノードに接続され、
前記電流源と前記第１バイポーラトランジスタのコレクタ端子との間のノードには、出力端子に接続され、
前記制御電圧源は、前記基準バイアス電圧源の電圧と前記第３ＭＯＳトランジスタのドレイン端子−ソース端子間に維持しようとする電圧を合わせた電圧を、前記第１ＭＯＳトランジスタのゲート端子に印加するようにした
ことを特徴とする交差対構造のトランスコンダクタ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はトランスコンダクタに係り、さらに詳しくは素子の安定性を確保するための入力信号制限範囲を拡張させたトランスコンダクタに関する。
【０００２】
【従来の技術】
入力信号の大きさに対応する電流信号を出力するトランスコンダクタは、可変増幅器、フィルタなどの基本回路素子として用いられる。トランスコンダクタの回路は多様に知られており、非特許文献１にはＢｉＣＭＯＳ素子を用いたトランスコンダクタが開示されている。
【０００３】
非特許文献１に記載のトランスコンダクタの回路図を図１に示す。図１に示したトランスコンダクタは、ＭＯＳ（Ｍｅｔａｌ-Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタＭ1のドレイン-ソース間電圧が制御電圧Ｖｃと連動しており、これにより一定電圧に維持することでトランスコンダクタンスを得る構成となっている。しかしながら、非特文献１に記載のトランスコンダクタには以下の問題点があった。非特許文献１に記載のトランスコンダクタ回路は、入力信号Ｖiの大きさによってバイポーラトランジスタＱ2のベース端子を通して流れる電流が変化し、それに伴いバイポーラトランジスタＱ2のベース-エミッタ間の電圧が変化してしまう。その結果、ＭＯＳトランジスタＭ1のドレイン-ソース間電圧が変動してトランスコンダクタンス値が一定に維持されなかった。
【０００４】
次に、非特許文献２に記載のトランスコンダクタの回路図を図２に示す。図２に示したトランスコンダクタは、ＯＰアンプ（ＯｐｅｒａｔｉｏｎａｌＡｍｐｌｉｆｉｅｒ）を用いたフィードバック構造を有している。しかしながら、非特許文献２に記載のトランスコンダクタには以下の問題点があった。非特許文献２に記載のトランスコンダクタに用いられるＯＰアンプは、電力消費量が多く、ＣＭＲ（Ｃｏｍｍｏｎ−Ｍｏｄｅ  Ｒａｎｇｅ)の制限によってＭＯＳトランジスタＭ1のドレイン電圧を閾値電圧より低くできないため、トランスコンダクタンスの可変範囲が制限されてしまう。また、非特許文献２に記載のトランスコンダクタは、フィードバック構造によって低周波ポールを発生するため、高周波用としては不向きであった。
【０００５】
次に、フィードバック構造を用いた非特許文献３に記載のトランスコンダクタの回路図を図３に示す。図３に示したトランスコンダクタにおいても、低周波ポールが発生するため高周波用回路に適用できないという問題点があった。
【０００６】
次に、非特許文献４には交差対構造を用いたトランスコンダクタが開示されている。非特許文献４に記載のトランスコンダクタの回路図を図４に示す。図４に示したトランスコンダクタは、ＭＯＳトランジスタＭ1のドレイン端子の電圧を一定にすることができ、フィードバック構造を有せず、入力信号の周波数に対する制約が緩和され高周波用としても使用できるという長所がある。
【０００７】
しかしながら、非特許文献４に記載のトランスコンダクタには以下の問題点があった。非特許文献４に記載のトランスコンダクタにおいて、バイポーラトランジスタＱ4のベース-エミッタ電圧ＶBE4を求めると次式で表せる。
【数１】
ＶBE4＝Ｖref−ＶBE1  ・・・（１）
【０００８】
ここで、ＶBE1はバイポーラトランジスタＱ1のベース-エミッタ間の電圧である。前記式（１）から、Ｖrefとして印加されるバイアス電圧によって、エミッタ端子が接地されたバイポーラトランジスタＱ4のベース-エミッタ間の電圧ＶBE4が変化することがわかる。従って、Ｖrefに高電圧、例えば１．５Ｖ以上を印加すると、バイポーラトランジスタＱ4に過度な電流が流れて、素子を破損させる恐れがあった。従って、このようなトランスコンダクタ回路は、低電圧用途にしか適用できなかった。
【０００９】
【非特許文献１】
“Ａ  ２０−ＭＨｚ  ｓｉｘｔｈ−ｏｒｄｅｒ  ＢｉＣＭＯＳ  ｐａｒａｓｉｔｉｃ  ｉｎｓｅｎｓｉｔｉｖｅ  ｃｏｎｔｉｎｕｏｕｓ−ｔｉｍｅ  ｆｉｌｔｅｒ  ａｎｄ  ｓｅｃｏｎｄ−ｏｒｄｅｒ  ｅｑｕａｌｉｚｅｒ  ｏｐｔｉｍｉｚｅｄ  ｆｏｒ  ｄｉｓｃ−ｄｒｉｖｅ  ｒｅａｄ  ｃｈａｎｎｅｌｓ”、ＩＥＥＥ  Ｊ、Ｓｏｌｉｄ−Ｓｔａｔｅ  Ｃｉｒｃｕｉｔｓ、ｖｏｌ．２８、ｐｐ．４６２−４７０、Ａｐｒｉｌ、１９９３．
【非特許文献２】
ＷＹＳＺＹＮＳＫＩ、Ａ．“ｌｏｗ  ｖｏｌｔａｇｅ  ＣＭＯＳ  ａｎｄ  ＢｉＣＭＯＳ  ｔｒｉｏｄｅ  ｔｒａｎｓｃｏｎｄｕｃｔｏｒｓ  ａｎｄ  ｉｎｔｅｇｒａｔｏｒｓ  ｗｉｔｈ  ｇａｉｎ−ｅｎｈａｎｃｅｄ  ｌｉｎｅａｒｉｔｙ  ａｎｄ  ｏｕｔｐｕｔ  ｉｍｐｅｄａｎｃｅ”、Ｅｌｅｃｔｒｏｎ．Ｌｅｔｔ．、１９９４、３０、ｐｐ２１１−２１３
【非特許文献３】
Ｐ．Ｌｉｋｉｔｔａｎａｐｏｎｇ、Ａ．Ｗｏｒａｐｓｈｅｔ  ａｎｄ  Ｃ．Ｔｏｕｍａｚｏｕ、“Ｌｉｎｅａｒ  ＣＭＯＳ  ｔｒｉｏｄｅ  ｔｒａｎｓｃｏｎｄｕｃｔｏｒ  ｆｏｒ  ｌｏｗ  ｖｏｌｔａｇｅ  ａｐｐｌｉｃａｔｉｏｎｓ”、Ｅｌｅｃｔｒｏｎｉｃｓ  Ｌｅｔｔｅｒｓ、１１ｔｈ  Ｊｕｎｅ  １９９８、ｖｏｌ．３４、Ｎｏ．１２
【非特許文献４】
Ｆｕｊｉ  Ｙａｎｇ、Ｃｈｒｉｓｔｉａｎ  Ｃ．、“Ａ  Ｌｏｗ−Ｄｉｓｔｏｒｔｉｏｎ  ＢｉＣＭＯ  Ｓｓｅｖｅｎｔｈ−Ｏｒｄｅｒ  Ｂｅｓｓｅｌ  Ｆｉｌｔｅｒ  Ｏｐｅｒａｔｉｎｇ  ａｔ  ２．５Ｖ  Ｓｕｐｐｌｙ”、ＩＥＥＥ  Ｊ．Ｓｏｌｉｄ−Ｓｔａｔｅ  Ｃｉｒｃｕｉｔｓ、ｖｏｌ．  ３１、Ｎｏ．３、Ｍａｒｃｈ  １９９６
【００１０】
【発明が解決しようとする課題】
本発明は前記した問題点を解決するためになされたもので、その目的は線形性を維持しつつ動作周波数範囲が広く、高電圧下でも動作できるトランスコンダクタを提供することである。
【００１１】
【課題を解決するための手段】
前記した目的を達成するためになされた、本発明に係るトランスコンダクタは、ドレイン端子が供給電源に接続された第１ＭＯＳトランジスタと、前記第１ＭＯＳトランジスタのソース端子にドレイン端子が接続され、ソース端子が接地された第２ＭＯＳトランジスタと、前記供給電源に接続された電流源と、前記電流源にコレクタ端子が接続された第１バイポーラトランジスタと、前記第１バイポーラトランジスタのエミッタ端子にコレクタ端子が接続された第２バイポーラトランジスタと、ドレイン端子が前記第２バイポーラトランジスタのエミッタ端子に接続され、ソース端子が接地し、ゲート端子が外部電力源に接続された第３ＭＯＳトランジスタと、前記第１ＭＯＳトランジスタのゲート端子と前記第１バイポーラトランジスタのベース端子にそれぞれ接続されている制御電圧源と、前記制御電圧源と前記第１バイポーラトランジスタとの間のノードに接続され、前記第１バイポーラトランジスタのベース端子に基準バイアス電圧を供給する基準バイアス電圧源と、を備え、前記制御電圧源と前記第１バイポーラトランジスタのベース端子との間のノードが前記基準バイアス電圧源に接続され、前記第２バイポーラトランジスタのベース端子が前記第１ＭＯＳトランジスタのソース端子と前記第２ＭＯＳトランジスタのドレイン端子の間のノードに接続され、前記第２ＭＯＳトランジスタのゲート端子が前記第１バイポーラトランジスタのエミッタ端子と前記第２バイポーラトランジスタのコレクタ端子との間のノードに接続され、前記電流源と前記第１バイポーラトランジスタのコレクタ端子との間のノードには、出力端子に接続され、前記制御電圧源は、前記基準バイアス電圧源の電圧と前記第３ＭＯＳトランジスタのドレイン端子−ソース端子間に維持しようとする電圧を合わせた電圧を、前記第１ＭＯＳトランジスタのゲート端子に印加するようにしたことを特徴とする。
【００１４】
【発明の実施の形態】
以下、添付した図面に基づいて本発明の望ましい実施の形態を詳述する。図５は本実施の形態における、基本となるトランスコンダクタを示した回路図である。図５に示したトランスコンダクタは、第１ＭＯＳトランジスタＭ3のソース端子と第２ＭＯＳトランジスタＭ4のドレイン端子が互いに直列に接続されて、電圧源である供給電源ＶCCとグラウンドとの間に設置されている。
【００１５】
また、供給電源ＶCCと接続された電流源１１と、第１バイポーラトランジスタＱ1及び第２バイポーラトランジスタＱ2が直列に接続されており、第２バイポーラトランジスタＱ2のエミッタ端子と第３ＭＯＳトランジスタＭ5のドレイン端子が接続されている。また、第１ＭＯＳトランジスタＭ3のソース端子と第２ＭＯＳトランジスタＭ4のドレイン端子が接続された第１ノードＡは、第２バイポーラトランジスタＱ2のベース端子に接続されており、第１バイポーラトランジスタＱ1のエミッタ端子と第２バイポーランジスタＱ2のコレクタ端子が接続された第２ノードＢは、第２ＭＯＳトランジスタＭ4のゲート端子に接続されている。
【００１６】
また、第１バイポーラトランジスタＱ1のベース端子には基準バイアス電圧Ｖrefが印加され、第１ＭＯＳトランジスタＭ3のゲート端子には、第３ＭＯＳトランジスタＭ5のドレイン-ソース間電圧を決定するためのトランスコンダクタンス調整用制御電圧源(Ｖref＋ΔＶ)が印加されている。ここで、ΔＶは第１ＭＯＳトランジスタＭ3のゲートに印加される制御電圧源と第１バイポーラトランジスタＱ１のベース端に印加される基準電圧との差電圧であり、第３ＭＯＳトランジスタＭ5のドレイン-ソース間の電圧を決定する。
【００１７】
このような交差対構造を有するトランスコンダクタでは、第３ＭＯＳトランジスタＭ5のドレイン-ソース間の電圧は、入力電圧Ｖiの大きさに関係なく、前記差電圧ΔＶの電位によって一定に維持される。すなわち、第３ＭＯＳトランジスタＭ5のゲートに入力される入力電圧Ｖiの変動に対応する出力電流Ｉoの変動は、第1バイポーラトランジスタＱ1のエミッタ端子及び第２ＭＯＳトランジスタＭ3のゲート端子に影響を与えて、第１ＭＯＳトランジスタＭ3のソース電流を変化させる。これにより、変動した第１ＭＯＳトランジスタＭ3のソース電圧が第２バイポーラトランジスタＱ2に印加され、第３ＭＯＳトランジスタＭ5のドレイン電圧の変動が抑えられる。
【００１８】
ここで、第３ＭＯＳトランジスタＭ5のドレイン-ソース間電圧ＶDS5は次式で表せる。
【数２】
ＶDS5＝ΔＶ＋ＶBE1＋ＶGS4−(ＶGS3＋ＶBE2)  ・・・（２）
【００１９】
これにより、入力信号Ｖiによるドレイン-ソース間電圧ＶDS5の変化分ΔＶDS5を求めると次式で表せる。
【数３】
ΔＶDS5＝ΔＶBE1＋ΔＶGS4−(ΔＶGS3＋ΔＶBE2)
【００２０】
そして、前記式（３）においてドレイン-ソース間電圧ＶDS5の変化分ΔＶDS3が０となる条件(ΔＶDS5＝０)を求めると、次式のようになる。
【数４】
ΔＶBE1＝ΔＶBE2、
ΔＶGS3＝ΔＶGS4    ・・・（４）
【００２１】
ここで、バイポーラトランジスタのベース電流及びＭＯＳトランジスタのチャネル長変調因子を無視し、ベース-エミッタ間電圧変動分ΔＶBE及びドレイン-ソース間電圧変動分ΔＶGSを、相異なる二つのコレクタ電流ｉc、ｉc'及びドレイン電流ｉD、ｉD'により表すと次式のようになる。
【００２２】
【数５】
0003814256.tif 000002
【数６】
0003814256.tif 000003
【００２３】
ここで、ｉSは飽和電流、ｉc、ｉc'はバイポーラトランジスタのコレクタ電流、ｉ D、ｉD'はＭＯＳトランジスタのドレイン電流、ＶT、ＶTHはそれぞれバイポーラトランジスタとＭＯＳトランジスタの閾値電圧、ｋはＭＯＳトランジスタの電流式定数を示す。また、添字(')の有無は、それぞれ変動前の電流と変動後の電流を示している。
【００２４】
次に、式（５）及び式（６）の条件を式（４）に適用すれば、次のような関係式が得られる。
【００２５】
【数７】
0003814256.tif 000004
【数８】
0003814256.tif 000005
【００２６】
ここで、添字１、２、３、４はそれぞれ第１バイポーラトランジスタＱ1、第２バイポーラトランジスタＱ2、第１ＭＯＳトランジスタＭ3、第２ＭＯＳトランジスタＭ4と関わる因子であることを示している。また、バイポーラトランジスタのベース電流を無視すると、ｉ2＝ｉ1、ｉ4＝ｉ3となり、これにより式（７）及び式（８）の条件が成り立つ場合には、第１ＭＯＳトランジスタＭ3の電流式定数ｋ3と第２ＭＯＳトランジスタＭ4の電流式定数ｋ4が等しいこととなる。
【００２７】
ここで、電流式定数ｋはＭＯＳトランジスタのチャネル幅Ｗ及びチャンネル長さＬの比（大きさ比）によって決定されることが公知であるので、第１及び第２ＭＯＳトランジスタＭ3、Ｍ4の大きさ比を一致させればトランスコンダクタの非線形性が除去されることになる。
【００２８】
また、第２ＭＯＳトランジスタＭ4のドレイン電流ｉ4は次式で表される。
【数９】
ｉ4＝ｋ4(ＶC−ＶBE1−ＶTH)2  ・・・（９）
【００２９】
前記式（９）から分かるように、第２ＭＯＳトランジスタＭ4の大きさ比、すなわち電流式定数ｋ4を調節することによって、第２ＭＯＳトランジスタＭ4のドレイン電流を適切に調節することができる。
【００３０】
次に、図５に示した基本となるトランスコンダクタを用いて、自己バイアス差動トランスコンダクタを構成した例を図６に示す。図６に示したトランスコンダクタは、図５に示した基本となるトランスコンダクタを並列に接続した構成となっている。従って、差動入力端子に入力される信号電圧の差(Ｖin−Ｖip)に対応する出力電流は、二つの出力端子ｇmon、ｇmopを通して出力される。なお、図６に示したトランスコンダクタにおいて制御電源Ｖcには、図５に示した基本となるトランスコンダクタの説明において前記したように、制御電源(Ｖref＋ΔＶ)に対応する電圧を印加すれば良い。また、図７は、図５に示した基本となるトランスコンダクタを用いて、ＣＭＦＢバイアス方式による多入力トランスコンダクタを構成した例である。
【００３１】
次に、入力信号の大きさに応じたトランスコンダクタンスを、図６の差動トランスコンダクタと、図８に示した従来のトランスコンダクタと、をシミュレーションによって比較した結果を図９に示す。図９において、符号２０で表したグラフが図６に示したトランスコンダクタのトランスコンダクタンスであり、符号２１で表したグラフは、図８に示した従来のトランスコンダクタにおけるトランスコンダクタンスである。図９のグラフからわかるように、本発明のトランスコンダクタは従来のトランスコンダクタより入力信号の大きさによるトランスコンダクタンスの変動が改善されていることがわかる。
【００３２】
ところが、図９に示したグラフによると、図６に示したトランスコンダクタでは、入力信号の影響を完全には除去できていないこともわかる。この原因はＭＯＳトランジスタのチャネル長さ変調因子にあると考えられた。このため、ＭＯＳトランジスタ相互間のドレイン-ソース電圧が一致するようにＭＯＳトランジスタの大きさ比、すなわちチャネル長さとチャンネル幅を調整すると、符号２２で表されるグラフのように、さらに改善されたトランスコンダクタンスの特性を得ることができた。
【００３３】
なお、本発明は以上述べたような実施の形態に限定されるものではなく、本発明の範囲内において自由に変形して実施可能である。
【００３４】
【発明の効果】
以上述べた通り、本発明に係るトランスコンダクタは、バイポーラトランジスタによる交差対構造に比べて消費電力が節減され、線形性及び広範な動作周波数を提供することができる。このようなトランスコンダクタを可変増幅器、フィルタなど多様な回路に適用すれば、従来の回路を用いたものに比べて、優れた特性を有する回路を具現することができる。
【図面の簡単な説明】
【図１】非特許文献１に記載された従来のトランスコンダクタ回路を示した図である。
【図２】非特許文献２に記載された従来のトランスコンダクタ回路を示した図である。
【図３】非特許文献３に記載された従来のトランスコンダクタ回路を示した図である。
【図４】非特許文献４に記載された従来のトランスコンダクタ回路を示した図である。
【図５】基本となるトランスコンダクタの回路を示した図である。
【図６】自己バイアス差動トランスコンダクタの回路を示した図である。
【図７】多入力トランスコンダクタの回路を示した図である。
【図８】入力信号の大きさによるトランスコンダクタンスを図６のトランスコンダクタ回路と比較するための従来のトランスコンダクタの回路を示した図である。
【図９】図８のトランスコンダクタ回路と図６のトランスコンダクタ回路の入力信号の大きさによるトランスコンダクタンス値を比較して示したグラフを表す図である。
【符号の説明】
１１:電流源
【図１】
0003814256.tif 000006
【図２】
0003814256.tif 000007
【図３】
0003814256.tif 000008
【図４】
0003814256.tif 000009
【図５】
0003814256.tif 000010
【図６】
0003814256.tif 000011
【図７】
0003814256.tif 000012
【図８】
0003814256.tif 000013
【図９】
0003814256.tif 000014