(57)【特許請求の範囲】
【請求項１】
回路内部で生成した内部電源電位が付与されたソース電極、及び第１の電流制御抵抗を介して接地されたドレイン電極、及び外部電源電位を分割する第１の電源電位分割回路の出力電位を入力するゲート電極を備えた第１のＰ型ＭＩＳトランジスタと、
前記外部電源電位が付与されたソース電極、及び第２の電流制御抵抗を介して接地されたドレイン電極、及び前記外部電源電位を分割する第２の電源電位分割回路の出力電位を入力するゲート電極を備えた第２のＰ型ＭＩＳトランジスタと、
前記第１のＰ型ＭＩＳトランジスタのドレイン電位が入力される第１のインバータ列と、
前記第２のＰ型ＭＩＳトランジスタのドレイン電位が入力される第２のインバータ列と、
前記第１及び第２のインバータ列の出力を受けて、前記第２のＰ型ＭＩＳトランジスタのドレイン電位がハイレベルであって、前記第１のＰ型ＭＩＳトランジスタのドレイン電位がロウレベルのときに、第１レベルの所定の論理信号を出力し、前記第２のＰ型ＭＩＳトランジスタのドレイン電位がロウレベルであって、前記第１のＰ型ＭＩＳトランジスタのドレイン電位がハイレベルのときに、前記第１レベルを反転した第２レベルの所定の論理信号を出力する論理回路と
を有することを特徴とする電源電位検知回路。
【請求項２】
抵抗／容量遅延回路を介して電源電位が付与されたソース電極、及び第１の電流制御抵抗を介して接地されたドレイン電極、及び第１の電源電位分割回路の出力電位を入力するゲート電極を備えた第１のＰ型ＭＩＳトランジスタと、
電源電位が付与されたソース電極、及び第２の電流制御抵抗を介して接地されたドレイン電極、及び第２の電源電位分割回路の出力電位を入力するゲート電極を備えた第２のＰ型ＭＩＳトランジスタと、
前記第１のＰ型ＭＩＳトランジスタのドレイン電位を入力する偶数段の第１のインバータ列と、
前記第２のＰ型ＭＩＳトランジスタのドレイン電位を入力する奇数段の第２のインバータ列と、
前記第１及び第２のインバータ列の出力を受けるＮＯＲゲートと、
を有することを特徴とする電源電位検知回路。
【請求項３】
前記抵抗／容量遅延回路の時定数は、前記第１の電源電位分割回路、及び前記第１の電流制御抵抗よりも大であることを特徴とする請求項２記載の電源電位検知回路。
【請求項４】
前記抵抗／容量遅延回路と前記第１のＰ型ＭＩＳトランジスタとの間に、ダイオード、又はダイオード接続されたＭＩＳトランジスタが挿入されることを特徴とする請求項２又は３に記載の電源電位検知回路。
【請求項５】
電源電位が付与されたソース電極、及び直列接続された第１、第２の抵抗を有する電流制御抵抗を介して接地されたドレイン電極、及び直列接続された第３、第４の抵抗、又は直列接続された第１、第２の容量を有する電源電位分割回路の出力電位が入力されたゲート電極を備えるＰ型ＭＩＳトランジスタと、
前記Ｐ型ＭＩＳトランジスタのドレイン電極の電位が入力された第１のインバータと、
前記Ｐ型ＭＩＳトランジスタのドレイン電極に直接、又は前記第１の抵抗を介して接続されたドレイン電極、及び接地されたソース電極、及び前記第１のインバータの出力電位を入力するゲート電極を備えるＮ型ＭＩＳトランジスタと、
を具備し、
前記第１のインバータの出力電位が第２のインバータを介して出力されることを特徴とする電源電位検知回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は電位検知回路に係り、特に高速な電源電位の上昇／下降を検知するＳＲＡＭ、ＤＲＡＭ、ＥＥＰＲＯＭ、及びＦｅＲＡＭ(Ferro-electric Random Access Memory)等の電源電位検知回路に関するものである。
【０００２】
【従来の技術】
従来の電源電位検知回路には、Ｐ型ＭＯＳトランジスタのソース電極に電源電位を付与し、電流制御抵抗を介してドレイン電極を接地し、電源電位を抵抗分割する電源電位分割回路の出力電位をゲート電極に入力し、電源電位が所望の値以上になればＰ型ＭＯＳトランジスタがオンすることにより電源電位の上昇を検知し、電源電位が所望の値以下になればＰ型ＭＯＳトランジスタがオフすることにより電源電位の下降を検知するものが知られている。
【０００３】
次に、図８乃至図１０を用いて、従来の電源電位検知回路の構成と動作を具体的に説明する。以下、Ｐ型ＭＯＳトランジスタをＰＭＯＳ、Ｎ型ＭＯＳトランジスタをＮＭＯＳと略称する。
図８において、ＰＭＯＳ８１のソース電極は直接電源電位ＶＤＤに接続され、ドレイン電極はＰＭＯＳ８１の電流を抑制する電流制御抵抗Ｒ８１を介して接地される。また、ＰＭＯＳ８１のゲート電極には直列に接続された抵抗Ｒ８３、Ｒ８４からなる電源電位分割回路を用いて電源電位ＶＤＤと接地の間を抵抗分割した電位ＶＧ８が入力され、ドレイン電位ＶＤ８は２段のインバータからなるインバータ列ＩＮＶ８１を介して電源電位検知回路の出力信号ＰＷＯＮとして出力される。電源電位検知回路の出力信号ＰＷＯＮは、半導体記憶装置の制御回路に入力される。なお、ＶＳＵＢ８１はＰＭＯＳ８１の基板バイアス電位である。
【０００４】
次に、電源電位ＶＤＤの変化とＰＭＯＳ８１のオン動作、オフ動作との関係について、式（１）、式（２）を用いて詳細に説明する。
0003854087.tif 000002
ここで、Ｖthp81（＜０）はＰＭＯＳ８１（ノーマリオフ型）のしきい値電圧である。
【０００５】
電源電位ＶＤＤがゼロから式（１）で示される範囲の値まで上昇すれば、ＰＭＯＳ８１のゲート・ソース間の電位差がしきい値以上になるため、ＰＭＯＳ８１はオフ状態からオン状態に変化し、ＰＭＯＳ８１のドレイン電位ＶＤ８が上昇する。これを２段のインバータ回路ＩＮＶ８１を介して出力信号ＰＷＯＮとして出力し、出力信号ＰＷＯＮを後段の回路で受けることにより電源電位ＶＤＤの上昇を検知する。
【０００６】
次に、電源電位ＶＤＤが式（２）で示される範囲の値まで下降すれば、ＰＭＯＳ８１のゲート・ソース間の電位差がしきい値以下になるため、ＰＭＯＳ８１がオン状態からオフ状態に変化し、ＰＭＯＳ８１のドレイン電位ＶＤ８が下降し、これを２段のインバータ回路ＩＮＶ８１を介して出力信号ＰＷＯＮとして出力し、出力信号ＰＷＯＮを後段の回路で受けることにより電源電位ＶＤＤの下降を検知する。
【０００７】
ここで、ＰＭＯＳ８１の電流制限抵抗Ｒ８１の抵抗をＲ、寄生容量をＣとし、電流制限抵抗Ｒ８１のＲ＊Ｃ時定数をτRC81とし、図９及び図１０を用いて図８に示す各電位ノードの電位波形について説明する。はじめに、図９を用いて、電源電位ＶＤＤが電流制限抵抗の時定数τRC81に比べて十分遅く変化する場合について説明する。
【０００８】
図９の実線ＶＤＤに示すように、電源電位ＶＤＤは、ゼロ電位から所定の電位までリニアに上昇し、一定時間所定の電位を維持した後再度ゼロ電位まで下降する台形状の時間変化を示すものとする。このとき図８の電源電位分割回路Ｒ８３、Ｒ８４の出力電位ＶＧ８は、図９の実線ＶＧ８に示すように、電源電位ＶＤＤを抵抗分割して得られる台形状の時間変化を示す。
【０００９】
当初ＶＤＤ及びＶＧ８は共にゼロ電位であり、図８のＰＭＯＳ８１はノーマリオフ型であるからＰＭＯＳ８１はオフ状態である。ＰＭＯＳ８１のドレイン電位ＶＤ８は電流制限抵抗Ｒ８１を介して接地されるので、ＰＭＯＳ８１のドレイン電位ＶＤ８もまたゼロ電位となる。
【００１０】
時刻ｔ1ａに達すれば、ＰＭＯＳ８１のゲート・ソース間電圧ＶＤＤ−ＶＧ８がＰＭＯＳ８１のしきい値電圧の絶対値｜Ｖthp81｜以上になるため、ＰＭＯＳ８１がオン状態となり、ＰＭＯＳ８１のドレイン電位ＶＤ８はゼロ電位から高速に時刻ｔ1ａにおける実線ＶＤＤの電位まで上昇する。このＶＤ８の時間変化は、図８のＩＮＶ８１を介して電源電位検知回路の出力信号ＰＷＯＮとなり、図９の破線ＰＷＯＮに示すようにＶＤ８の時間変化に沿って出力される。
【００１１】
次に、時刻ｔ2ａになればＰＭＯＳ８１のゲート・ソース間電圧ＶＤＤ−ＶＧ８がＰＭＯＳ８１のしきい値電圧の絶対値｜Ｖthp81｜以下になるため、ＰＭＯＳ８１がオフ状態となり、ＰＭＯＳ８１のドレイン電位ＶＤ８は時刻ｔ2ａにおける実線ＶＤＤの電位から電流制限抵抗Ｒ８１の時定数τRC81でゼロ電位まで下降する。
【００１２】
このとき、電源電位ＶＤＤの下降速度が十分に遅ければ、時定数τRC81は無視できるので、ＰＭＯＳ８１のドレイン電位ＶＤ８は、時刻ｔ2ａにおける実線ＶＤＤの電位からゼロまでほぼ垂直に下降する。このＶＤ８の時間変化は、図８のＩＮＶ８１を介して電源電位検知回路の出力信号ＰＷＯＮとなり、図９の破線に示すようにＶＤ８の時間変化に沿って出力される。
【００１３】
このようにして、図９に示す電源電位ＶＤＤの時間変化を所定のタイミングで検知し、急峻な上昇／下降形状を備えた電源電位検出回路の出力信号ＰＷＯＮを得ることができる。ＰＷＯＮの検知時刻やパルス幅は、電源電位分割回路Ｒ８３、Ｒ８４の電位分割比及びＰＭＯＳ８１のしきい値電圧Ｖthp81の値で定められる。
【００１４】
次に、電源電位ＶＤＤの下降時間より電流制限抵抗Ｒ８１の時定数τRC81が長い場合に生じる問題点について説明する。電流制限抵抗Ｒ８１の時定数τRC81が電源電位ＶＤＤの下降時間に比べて長ければ、時刻ｔ2ａにおいてＰＭＯＳ８１がオフ状態となり、ドレイン電位ＶＤ８が、電流制限抵抗Ｒ８１を介して時定数τRC81で接地側に放電し始める際、それより早く電源電位ＶＤＤがゼロ電位に達するので、結果的に電源電位ＶＤＤの変化に対して電位ＶＤ８の接地側への放電が追随できなくなり、時刻ｔ2ａにおけるＶＤ８の電位降下の開始時点が検知されないことになる。
【００１５】
図１０を用いて、このときの各電位ノード波形を詳細に説明する。図１０の電位波形は、高速なＶＤＤの時間変化を見易くするため図９に比べて時間軸を拡大して示している。時刻ｔ1においてＰＭＯＳ８１がオン状態になれば、ＰＭＯＳ８１の大きなオン電流により、電流制限抵抗Ｒ８１の容量成分が高速に充電される。従って、ドレイン電位ＶＤ８が高速に上昇し、図１０の破線に示すように出力信号ＰＷＯＮは電源電位ＶＤＤの上昇を検知することができる。
【００１６】
しかし、時刻ｔ2においてＰＭＯＳ８１がオフ状態になれば、図１０の時刻ｔ2以降の実線ＶＤ８に示すように、ＰＭＯＳ８１のドレイン電位ＶＤ８は、時定数τRC81で指数関数的に減衰し、このドレイン電位ＶＤ８の緩やかな変化がインバータ列ＩＮＶ８１の初段を反転させるしきい値に達しなければ、次段のインバータから出力される出力信号ＰＷＯＮは、次段インバータの出力高レベル（通常、ＶＤＤに等しい）のままとなる。
【００１７】
従って、図１０の破線に示す出力信号ＰＷＯＮは電源電位ＶＤＤに沿って時間変化する。すなわち、出力信号ＰＷＯＮは時刻ｔ2におけるＶＤＤの電位降下を検知することなくＶＤＤの時間変化に沿って変化することになる。
【００１８】
このように、電源電位ＶＤＤが高速に下降すれば、ＰＭＯＳ８１のゲート・ソース間の電位差がＰＭＯＳ８１のしきい値以下になりオフ状態になっても、ドレイン電位ＶＤ８は電流制限抵抗Ｒ８１の時定数τRC81のため下降し終わることができず、ゆるやかな下降状態が後段のＩＮＶ８１に伝達されないため、電源電位ＶＤＤの下降の検知ができなくなるという問題があった。
【００１９】
【発明が解決しようとする課題】
上記したように、従来の電源電位検知回路は高速な電源電位の上昇を検知することは可能であるが、高速な電源電位の下降を検知することができないという問題があった。
【００２０】
本発明は上記の問題点を解決すべくなされたもので、高速な電源電位の上昇と同様に、高速な電源電位の下降を検知することができる電源電位検知回路を提供することを目的とする。
【００２１】
【課題を解決するための手段】
本発明の電源電位検知回路は、高速な電源電位の下降を検知するため、遅延回路を介して第１のＰＭＯＳトランジスタのソース電極に電源電位を付与し、ゲート電極に第１の電源電位分割回路の出力を付与することにより、電源電位の下降の際に第１のＰＭＯＳトランジスタがオンするように構成し、第１のＰＭＯＳトランジスタのオン電流を用いて高速な電源電位の下降を検知する出力信号を発生させることを特徴とする。
【００２２】
一方、高速な電源電位の上昇は、第２のＰＭＯＳトランジスタのソース電極に直接電源電位を付与し、ゲート電極に第２の電源電位分割回路の出力を付与することにより、電源電位の上昇の際に第２のＰＭＯＳトランジスタがオンするようにし、第２のＰＭＯＳトランジスタの大きなオン電流を用いて高速な電源電位の上昇を検知する出力信号を発生させる。
【００２３】
このようにして検知された出力信号を、インバータ列と論理回路を用いて合成すれば、高速な電源電位の上昇と下降を共に検知する電源電位検知回路を提供することができる。
【００２４】
なお、以上の説明においてＰＭＯＳ及びＮＭＯＳは例示であり、本発明は必ずしもＭＯＳトランジスタに限定されるものではない。本発明は、一般にＭＩＳトランジスタ(Metal-Insulator-Semiconductor transistor)に対して同様に適用することができるので、特に請求項及び以下この項において、本発明の説明に例示したＰＭＯＳをＰ型ＭＩＳトランジスタ、ＮＭＯＳをＮ型ＭＩＳトランジスタと呼ぶ。
【００２５】
具体的には本発明の電源電位検知回路は、少なくとも抵抗／容量遅延回路を介して電源電位が付与されたソース電極、及び電流制御抵抗を介して接地されたドレイン電極、及び電源電位分割回路の出力電位を入力するゲート電極を備えたＰ型ＭＩＳトランジスタを有することを特徴とする。
【００２６】
また、本発明の電源電位検知回路は、第１のＰ型ＭＩＳトランジスタと、第２のＰ型ＭＩＳトランジスタと、第１のＰ型ＭＩＳトランジスタのドレイン電位が入力される第１のインバータ列と、第２のＰ型ＭＩＳトランジスタのドレイン電位が入力される第２のインバータ列と、第１及び第２のインバータ列の出力を受けて、第２のＰ型ＭＩＳトランジスタのドレイン電位がハイレベルであって、第１のＰ型ＭＩＳトランジスタのドレイン電位がロウレベルのときに、第１レベルの所定の論理信号を出力し、第２のＰ型ＭＩＳトランジスタのドレイン電位がロウレベルであって、第１のＰ型ＭＩＳトランジスタのドレイン電位がハイレベルのときに、第１レベルを反転した第２レベルの所定の論理信号を出力する論理回路とを有することを特徴とする。
【００２７】
また、本発明の電源電位検知回路は、抵抗／容量遅延回路を介して電源電位が付与されたソース電極、及び第１の電流制御抵抗を介して接地されたドレイン電極、及び第１の電源電位分割回路の出力電位を入力するゲート電極を備えた第１のＰ型ＭＩＳトランジスタと、電源電位が付与されたソース電極、及び第２の電流制御抵抗を介して接地されたドレイン電極、及び第２の電源電位分割回路の出力電位を入力するゲート電極を備えた第２のＰ型ＭＩＳトランジスタと、第１のＰ型ＭＩＳトランジスタのドレイン電位を入力する偶数段の第１のインバータ列と、第２のＰ型ＭＩＳトランジスタのドレイン電位を入力する奇数段の第２のインバータ列と、第１及び第２のインバータ列の出力を受けるＮＯＲゲートとを有することを特徴とする。
【００２８】
好ましくは、前記抵抗／容量遅延回路は、単数又は複数の抵抗と容量との組み合わせ回路を有し、前記電源電位分割回路は、複数の抵抗が直列に接続された抵抗回路、又は複数の容量が直列に接続された容量回路、又は複数の抵抗と容量との組み合わせ回路を有し、前記抵抗／容量遅延回路の時定数は、前記電源電位分割回路、及び前記電流制御抵抗よりも大であることを特徴とする。
【００２９】
また、好ましくは前記抵抗／容量遅延回路と前記Ｐ型ＭＩＳトランジスタとの間に、ダイオード、又はダイオード接続されたＭＩＳトランジスタが挿入されることを特徴とする。
【００３０】
また、好ましくは前記抵抗／容量遅延回路は、直列に接続された複数の抵抗と、前記複数の抵抗の一方の終端部と接地との間、並びに前記複数の抵抗の各接続ノードと接地との間にそれぞれ接続された容量とを具備し、複数の抵抗の一方の終端部には直接電源電位が付与され、各接続ノードにはダイオード、又はダイオード接続されたＭＩＳトランジスタを介して電源電位が付与され、かつ複数の抵抗の他方の終端部には、Ｐ型ＭＩＳトランジスタのソース電極が接続されることを特徴とする。
【００３１】
また、本発明の電源電位検知回路は、電源電位が付与されたソース電極、及び直列接続された第１、第２の抵抗を有する電流制御抵抗を介して接地されたドレイン電極、及び直列接続された第３、第４の抵抗、又は直列接続された第１、第２の容量を有する電源電位分割回路の出力電位が入力されたゲート電極を備えるＰ型ＭＩＳトランジスタと、Ｐ型ＭＩＳトランジスタのドレイン電極の電位が入力された第１のインバータと、Ｐ型ＭＩＳトランジスタのドレイン電極に直接、又は前記第１の抵抗を介して接続されたドレイン電極、及び接地されたソース電極、及び前記第１のインバータの出力電位を入力するゲート電極を備えるＮ型ＭＩＳトランジスタとを具備し、第１のインバータの出力電位が第２のインバータを介して出力されることを特徴とする。
【００３２】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。
＜第１実施形態＞
図１は、本発明の第１の実施の形態に係る電源電位検知回路の構成を示す図である。
【００３３】
図１において、ＰＭＯＳ１１のソース電極は、抵抗と容量からなる遅延回路ＲＣ１を介して電源電位ＶＤＤに接続され、ドレイン電極はＰＭＯＳ１１の電流を絞る電流制御抵抗Ｒ１１を介して接地される。また、ＰＭＯＳ１１のゲート電極には、直列に接続された抵抗Ｒ１３、Ｒ１４からなる電源電位分割回路を用いて、電源電位ＶＤＤと接地の間を抵抗分割することにより得られたゲート電位ＶＧ１が入力され、ドレイン電位ＶＤ１は２段のインバータからなるインバータ列ＩＮＶ１１を介して２入力ＮＯＲゲートＮＯＲ１の一方の入力端子に入力される。
【００３４】
また、ＰＭＯＳ１２のソース電極は直接電源電位ＶＤＤに接続され、ドレイン電極はＰＭＯＳ１２の電流を絞る電流制御抵抗Ｒ１２を介して接地される。また、ＰＭＯＳ１２のゲート電極には電源電位分割回路Ｒ１５、Ｒ１６を用いて電源電位ＶＤＤと接地の間を抵抗分割することにより得られたゲート電位ＶＧ２が入力され、ドレイン電位ＶＤ２は１段のインバータＩＮＶ１２を介して、２入力ＮＯＲゲートＮＯＲ１の他方の入力端子に入力され、ＮＯＲ１の出力端子から電源電位検知回路の出力信号ＰＷＯＮが出力される。ここで、ＰＭＯＳ１１、ＰＭＯＳ１２は、それぞれしきい値電圧Ｖthp11、Ｖthp12（いづれも負の値）のノーマリオフ型トランジスタである。
【００３５】
次に図２に示す各電位ノードの電位波形を用いて、第１の実施の形態に係る電源電位検知回路の動作について詳細に説明する。
電源電位ＶＤＤの上昇過程で、電源電位ＶＤＤと電源電位分割回路Ｒ１５、Ｒ１６から出力されるゲート電位ＶＧ２との差が、時刻ｔ1においてＰＭＯＳ１２のしきい値電圧｜Ｖthp12｜を越えれば、当初オフ状態であったＰＭＯＳ１２がオン状態に変化し、ドレイン電位ＶＤ２が、ゼロから実線で示すようにＶＤＤの電位まで高速に上昇する。
【００３６】
ＰＭＯＳ１２のドレイン電位ＶＤ２は、インバータＩＮＶ１２及びＮＯＲゲートＮＯＲ１を介して、図２の破線で示すように電源電位検知回路の出力信号ＰＷＯＮとして出力される。ＰＭＯＳ１２がオン状態に変化した後の出力信号ＰＷＯＮの電位は、ＮＯＲ１の高レベルが電源電位ＶＤＤに等しければＶＤＤに沿って上昇する。このようにして、２入力ＮＯＲゲートＮＯＲ１の出力端子から電源電位検知回路の出力信号ＰＷＯＮの高速な立ち上がりが出力される。
【００３７】
同様に電源電位ＶＤＤの上昇過程で、当初オフ状態のＰＭＯＳ１１のゲート電極には、電源電位分割回路Ｒ１３、Ｒ１４から出力されるゲート電位ＶＧ１が印加されるが、ＰＭＯＳ１１のソース電極は、抵抗と容量からなる遅延回路ＲＣ１を介して電源電位ＶＤＤに接続されるため、ＰＭＯＳ１１のソース電位ＶＤＤ１は、電源電位ＶＤＤの上昇から遅延回路ＲＣ１の時定数τRC1だけ遅れて上昇し、電源電位ＶＤＤの平坦部後方（図２の時間幅ｔｗの後方）において電源電位ＶＤＤの最大値に達する（ＲＣ１の容量の充電が完了する）ようになる。
【００３８】
ここで、第１の実施の形態においては、この平坦部における電源電位ＶＤＤの最大値とＰＭＯＳ１１のゲート電位ＶＧ１との電位差が、ＰＭＯＳ１１のしきい値電圧｜Ｖthp11｜を越えないように設定される。このため、電源電位ＶＤＤが最大になる時間幅ｔｗを越えても、なおＰＭＯＳ１１のオフ状態が維持される。
【００３９】
次に電源電位が急速に下降する場合を考える。先の充電過程で遅延回路ＲＣ１の容量に蓄積された電荷が下降していくのに、ＲＣ１の抵抗が持つ時定数τRC1を要するので、ＰＭＯＳ１１のソース電位ＶＤＤ１は、図２に示すように電源電位ＶＤＤの直線的な下降に遅れてゆるやかに下降する。
【００４０】
従って、ＰＭＯＳ１１のソース電位ＶＤＤ１と、電源電位分割回路Ｒ１３、Ｒ１４から出力されるゲート電位ＶＧ１との電位差が、ＰＭＯＳ１１のしきい値電圧｜Ｖthp11｜を越える時点ｔ2でＰＭＯＳ１１はオン状態となり、ドレイン電位ＶＤ１が高速に上昇する。このようにして、２個のインバータ列ＩＮＶ１１を介して、２入力ＮＯＲゲートＮＯＲ１の出力端子から電源電位検知回路の出力信号ＰＷＯＮの高速な立ち下りが出力される。
【００４１】
第１の実施の形態に係る電源電位検知回路では、ＰＭＯＳ１２がオンすることにより、ドレイン電位ＶＤ２の高速な上昇を介して電源電位ＶＤＤの上昇が検知され、ＰＭＯＳ１１がオンすることによりドレイン電位ＶＤ１の高速な上昇を介して電源電位ＶＤＤの下降が検知される。
【００４２】
すなわち、ドレイン電位ＶＤ２、ＶＤ１の高速な上昇は、それぞれ奇数個のインバータ列からなるＩＮＶ１２、偶数個のインバータ列からなるＩＮＶ１１を介して、２入力のＮＯＲゲートＮＯＲ１にそれぞれ入力し、ＮＯＲ１の出力として電源電位検知回路の出力信号ＰＷＯＮの高速な立ち上がりと立ち下りが出力される。このようにして、従来困難であった電源電位ＶＤＤの下降を高速に検知することが可能になる。
【００４３】
なお、図１ではＩＮＶ１１及びＩＮＶ１２がそれぞれ１個及び２個のインバータからなる場合が示されている。また、第１の実施の形態では、電流制限抵抗Ｒ１１の抵抗値と容量成分によるＲ＊Ｃ時定数τRC11及び電源電位分割回路Ｒ１３、Ｒ１４のＲ＊Ｃ時定数τRC13及びτRC14は、いずれも抵抗／容量遅延回路の時定数τRC1に比べて小さく、電源電位検知回路の動作に大きな影響を及ぼさないものとしている。
【００４４】
また、第１の実施の形態において、電源電位分割回路は複数の抵抗（図１では２個の抵抗）を直列に接続した場合につて説明したが、電源電位分割回路は複数の容量を直列に接続しても同様に動作することができる。一般に、電源電位分割回路は複数の抵抗と容量とを結合して形成することが可能である。
【００４５】
＜第２実施形態＞
次に、図３及び図４を用いて第２の実施の形態に係る電源電位検知回路の構成と動作について説明する。図３及び図４に示す電源電位検知回路の構成は、第１の実施の形態の変形例であって、抵抗／容量遅延回路とＰＭＯＳのソース電極との間にダイオード接続されたＭＯＳトランジスタ、又はダイオードが接続される他は第１の実施の形態と同様であるため、対応する回路要素に対応する符号を付して説明を省略し相違点についてのみ説明する。
【００４６】
図３に示す電源電位検知回路は、抵抗／容量遅延回路ＲＣ３とＰＭＯＳ３１のソース電極との間に、ゲート・ドレイン電極間が互いに接続されたダイオード接続のノーマリ・オフ型ＰＭＯＳ３３が、ゲート・ドレイン共通電極をＰＭＯＳ３１の側に、ソース電極をＲＣ３の側にして挿入されることに特徴がある。このように、ダイオード接続されたＰＭＯＳ３３は、ソース電極をアノード側、ゲート・ドレイン共通電極をカソード側とするダイオード特性を示すので、ダイオード特性の順方向電流に対して電位のレベルシフト作用を有する。
【００４７】
先に述べたように、図３に示す電源電位検知回路は、ＰＭＯＳ３２がオンすることにより出力信号ＰＷＯＮが立ち上がり、ＰＭＯＳ３１がオンすることにより出力信号ＰＷＯＮが立ち下がる。従って、ダイオード接続されたＰＭＯＳ３３の電位のレベルシフト作用がＰＭＯＳ３１のソース側に加わることにより、ＰＭＯＳ３２がオンする（ＰＷＯＮが立ち上がる）ＶＤＤの電位とＰＭＯＳ３１がオンする（ＰＷＯＮが立ち下がる）ＶＤＤの電位とを第１の実施の形態と異ならせることができる。
【００４８】
このようにして、電源電位検知回路における出力信号ＰＷＯＮの形状や出力タイミング設定の自由度を高めることが可能になる。なお、第２の実施の形態において、ＰＭＯＳをダイオード接続する場合について説明したが、ＮＭＯＳのゲート・ドレイン共通電極をアノード電極としてダイオード接続し、ゲート・ドレイン共通電極をＲＣ４の側に、ＮＭＯＳのソース電極をＰＭＯＳ４１のソース側にしてＮＭＯＳを挿入することにより同様な効果を得ることができる。
【００４９】
図４に示す電源電位検知回路では、抵抗／容量遅延回路ＲＣ４とＰＭＯＳ４１のソース電極との間に、カソード電極をＰＭＯＳ４１の側に、アノード電極をＲＣ４の側にしてダイオードＤｉ４１が挿入される。ダイオード接続されたＭＯＳトランジスタの代わりにダイオード自身を用いれば、同様な効果が得られることはいうまでもない。
【００５０】
＜第３実施形態＞
次に、図５を用いて第３の実施の形態について説明する。第３の実施の形態では、第１、第２の実施の形態に係る抵抗／容量遅延回路の変形例について説明する。
【００５１】
図５（ａ）は、抵抗／容量遅延回路ＲＣ５ａを構成する抵抗と容量との各接続ノードに、それぞれダイオード接続されたＮＭＯＳを介して電源電位ＶＤＤが付与されることに特徴がある。図５（ｂ）では同様に抵抗／容量遅延回路ＲＣ５ｂを構成する抵抗と容量との各接続ノードに、それぞれダイオード接続されたＰＭＯＳを介して電源電位ＶＤＤが付与される。また、図５（ｃ）では同様に抵抗／容量遅延回路ＲＣ５ｃを構成する抵抗と容量との各接続ノードに、それぞれダイオードを介して電源電位ＶＤＤが付与される。なお、図５の回路１は、図１に示す回路から抵抗／容量遅延回路ＲＣ１を除去した回路である。
【００５２】
このようにすれば、電源電位ＶＤＤの上昇の際、ダイオード接続のＮＭＯＳ、ダイオード接続のＰＭＯＳ、又はダイオードＤｉの順方向電流により抵抗／容量遅延回路を構成する各容量が高速にＶＤＤ−Ｖth、又はＶＤＤ−Ｖbi（Ｖbiはダイオードのビルトイン・ポテンシャル）まで充電されるので、これらの各容量と抵抗との接続ノード、及び図５（ａ）、図５（ｂ）、図５（ｃ）において、回路１に含まれるＰＭＯＳ（図１のＰＭＯＳ１１）のソース電位ＶＤＤ５ａ、ＶＤＤ５ｂ、ＶＤＤ５ｃは電源電位ＶＤＤの上昇に沿って最大電位となる時間幅ｔｗ（図２参照）の領域まで上昇する。
【００５３】
ここで、ダイオード接続のＮＭＯＳ、ＰＭＯＳを用いた時の電源電位ＶＤＤからの差分Ｖth、ダイオードＤｉを用いたときの電源電位ＶＤＤからの差分Ｖbiは、図５（ａ）、図５（ｂ）、図５（ｃ）に示すように、遅延回路ＲＣ５ａ、ＲＣ５ｂ、ＲＣ５ｃの一方の終端部を直接ＶＤＤに接続することで補充され、ほぼＶＤＤの上昇に沿って最大電位に到達することが可能になる。
【００５４】
従って、先に図１、図２を用いて説明した、電源電位ＶＤＤの上昇過程における、抵抗／容量遅延回路ＲＣ１の時定数τRC1によるＰＭＯＳ１１のソース電位ＶＤＤ１での電位上昇の遅れが解消し、抵抗／容量遅延回路ＲＣ１の容量の充電が完了するまでの待ち時間として必要な時間幅ｔｗを、実質的にゼロにすることができる。
【００５５】
次に、電源電位ＶＤＤの下降過程では、抵抗／容量遅延回路を構成する各容量の蓄積電荷がダイオード接続のＮＭＯＳ、ＰＭＯＳ、又はダイオードＤｉを逆バイアスするので、これらの素子は電気的に抵抗／容量遅延回路から切り離され、第１の実施の形態と同様に、電源電位ＶＤＤの下降過程でＰＭＯＳ１１をオンさせることで電源電位ＶＤＤの下降を検知することができる。
【００５６】
このように第３の実施の形態によれば、第１の実施の形態に比べて電源電位ＶＤＤの高速な下降を検出するのに必要なＶＤＤの最大値を維持する時間幅ｔｗを短縮することができるので特に高速な電源電位検知回路において、出力信号ＰＷＯＮの形状や出力タイミング設定の自由度をさらに高めることが可能になる。
【００５７】
＜第４実施形態＞
次に、図６、図７を用いて、第４の実施の形態について説明する。第４の実施の形態では、電源電位ＶＤＤの上昇と下降を検知するＰＭＯＳの他に、特に電源電位ＶＤＤの高速な下降の検知能力を高めるためのＮＭＯＳからなるフィードバック回路を形成することに特徴がある。
【００５８】
図６に示す電源電位検知回路は、電源電位ＶＤＤが直接付与されるソース電極、及び直列接続された抵抗Ｒ６１、Ｒ６２からなる電流制御抵抗を介して接地されたドレイン電極、及び直列接続された抵抗Ｒ６３、Ｒ６４（又は直列接続された第１、第２の容量）からなる電源電位分割回路の出力がゲート電位ＶＧ６として入力されるゲート電極を具備するＰＭＯＳ６１を備えている。
【００５９】
ＰＭＯＳ６１のドレイン電位ＶＤ６はインバータＩＮＶ６１に入力され、インバータＩＮＶ６１の出力はゲート電位ＶＧＮ６１としてＮＭＯＳ６１のゲートに入力される。ＮＭＯＳ６１のドレインは直接ＰＭＯＳ６１のドレインに、又は抵抗Ｒ６１を介してＰＭＯＳ６１のドレインにフィードバックされる。
【００６０】
また、ＮＭＯＳ６１のソースは接地され、インバータＩＮＶ６１の出力電位は、インバータＩＮＶ６２を介して出力信号ＰＷＯＮとして出力される。ここで、ＰＭＯＳ６１のしきい値電圧をＶthp61、インバータＩＮＶ６１の回路のしきい値電圧をＶthinv61、ＮＭＯＳ６１のしきい値電圧をＶthn61とする。
【００６１】
次に、図７を用いて、第４の実施の形態に係る電源電位検知回路の動作を説明する。時刻ｔ1において電源電位ＶＤＤが所定の値に上昇し、電源電位分圧回路Ｒ６３、Ｒ６４から出力されるＰＭＯＳ６１のゲート電位ＶＧ６との電位差がＰＭＯＳ６１のしきい値電圧｜Ｖthp61｜を越えれば、ＰＭＯＳ６１がオン状態となり、出力信号ＰＷＯＮを高レベルにすることで電源電位ＶＤＤの上昇を検知する。
【００６２】
次に、時刻ｔ2において電源電位ＶＤＤが所定の値まで下降し、ＰＭＯＳ６１のゲート電位ＶＧ６との電位差がＰＭＯＳ６１のしきい値電圧｜Ｖthp61｜以下となれば、ＰＭＯＳ６１がオフ状態となりドレイン電位ＶＤ６が下降し始める。図７に示すように、ドレイン電位ＶＤ６がインバータＩＮＶ６１の回路のしきい値電圧Ｖthinv61より低くなれば、ＩＮＶ６１の出力電位ＶＧＮ６１が高レベルになり始める。
【００６３】
ＮＭＯＳ６１のゲートに入力されるＶＧＮ６１がＮＭＯＳ６１のしきい値電圧Ｖthn61を越えれば、ＮＭＯＳ６１がオン状態となり、Ｒ６１とＲ６２との接続点が接地されるので、ＰＭＯＳ６１のドレイン電位ＶＤ６は高速に引き下げられ、破線で示す出力信号ＰＷＯＮを低レベルにすることで、電源電位ＶＤＤの高速な下降を検知することが可能になる。
【００６４】
このようにすれば、第１乃至第３の実施の形態に係る電源電位検知回路に比べて、抵抗／容量遅延回路を必要とせず、また、その他の回路構成も簡略化されるため抵抗列の数が少なくなり、電源電位検知回路の低消費電力化とチップ面積の縮小を図ることができる。
【００６５】
なお本発明は上記の実施の形態に限定されることはない。例えば第２、第３の実施の形態を組み合わせれば、より設計の自由度が高い電源電位検知回路を構成することができる。また、第３の実施の形態において、抵抗／容量遅延回路をＲ＊Ｃラダーからなる等価回路で表示し、電源電位ＶＤＤが直接付与される終端部を除く各等価容量に、ダイオード接続したＭＯＳトランジスタやダイオードを接続するとして説明した。しかし現実の回路では、図５における回路１との接続点の電位ＶＤＤ５ａ、ＶＤＤ５ｂ、ＶＤＤ５ｃは、容量成分を含めてその値が定まるので、回路１との接続点にもダイオード接続したＭＯＳトランジスタやダイオードを接続することが望ましい。その他本発明の要旨を逸脱しない範囲で種々変形して実施することができる。
【００６６】
【発明の効果】
上述したように本発明の電源電位検知回路によれば、高速な電源電位の上昇と同様に高速な電源電位の下降を検知する電源電位検知回路を提供することが可能になる。
【図面の簡単な説明】
【図１】第１の実施の形態に係る電源電位検知回路の構成を示す図。
【図２】第１の実施の形態に係る電源電位検知回路の動作を示す電位波形図。
【図３】第２の実施の形態に係る電源電位検知回路の構成を示す図。
【図４】第２の実施の形態に係る電源電位検知回路の他の構成を示す図。
【図５】第３の実施の形態に係る抵抗／容量遅延回路の構成を示す図であって、
（ａ）は、ダイオード接続されたＮＭＯＳを用いた回路構成を示す図。
（ｂ）は、ダイオード接続されたＰＭＯＳを用いた回路構成を示す図。
（ｃ）は、ダイオードを用いた回路構成を示す図。
【図６】第４の実施の形態に係る電源電位検知回路の構成を示す図。
【図７】第４の実施の形態に係る電源電位検知回路の動作を示す電位波形図。
【図８】従来の電源電位検知回路の構成を示す図。
【図９】従来の電源電位検知回路における電源電位の低速変化での動作を示す電位波形図。
【図１０】従来の電源電位検知回路における電源電位の高速変化での動作を示す電位波形図。
【符号の説明】
１…抵抗／容量遅延回路を除く第１の実施の形態に係る回路
ＲＣ１、ＲＣ３、ＲＣ４、ＲＣ５ａ、ＲＣ５ｂ、ＲＣ５ｃ…抵抗／容量遅延回路
ＩＮＶ１１、ＩＮＶ３１、ＩＮＶ４１…偶数段インバータ
ＩＮＶ１２、ＩＮＶ３２、ＩＮＶ４２…奇数段インバータ
ＩＮＶ６１、ＩＮＶ６２…インバータ
Ｖthp11、Ｖthp12、Ｖthp61…ＰＭＯＳのしきい値電圧
Ｖthn61…ＮＭＯＳのしきい値電圧
Ｖthinv61…ＩＮＶ６１の回路しきい値電圧
ＶＤＤ…電源電位
ＰＷＯＮ…電源電位検知回路の出力信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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