(57)【特許請求の範囲】
【請求項１】
直列接続された複数の昇圧セル列からなる昇圧セルを並行に２列備えた負昇圧回路であって、
上記昇圧セルは一つあるいは複数のＮ型ＭＯＳトランジスタと、一つあるいは複数の昇圧容量とを備え、
上記昇圧容量の一端には昇圧クロックが入力され、
対面する上記昇圧セル列の昇圧セルには互いに逆相の昇圧クロックが入力され、
上記昇圧セル内の少なくとも一つのＮ型ＭＯＳトランジスタのバックゲート端子を、対面する上記昇圧セル列の昇圧セルより１段後段の上記昇圧セルの出力端と接続する、
ことを特徴とする負昇圧回路。
【請求項２】
請求項１記載の負昇圧回路において、
上記昇圧セル列の最終段セルは、
ゲートとドレインとを接続したダイオード接続で、ソースを上記最終段セルの入力端に接続し、ドレインを上記負昇圧回路の出力端とした第１のＮ型ＭＯＳトランジスタと、
ゲートとドレインとを接続したダイオード接続で、ソースを上記最終段セルの入力端に接続し、バックゲートをドレインに接続した第２のＮ型ＭＯＳトランジスタと、
一端を上記第２のＮ型ＭＯＳトランジスタのドレインに接続し、他端を上記昇圧クロックの入力端とした昇圧容量とを備え、
上記第２のＮ型ＭＯＳトランジスタのドレインをバックバイアス出力端とし、対面する上記昇圧セル列の１段前段の昇圧セル内のＮ型ＭＯＳトランジスタのバックゲート端子に該バックバイアス出力端を接続し、上記第１のＮ型ＭＯＳトランジスタのバックゲートを対面する上記昇圧セル列の最終段セルのバックバイアス出力端に接続する、
ことを特徴とする負昇圧回路。
【請求項３】
請求項１または請求項２に記載の負昇圧回路において、
上記昇圧セルは、一つのＮ型ＭＯＳトランジスタと一つの昇圧容量とを備え、
上記Ｎ型ＭＯＳトランジスタは、ゲートとドレインとを接続したダイオード接続で、ソースを上記昇圧セルの入力端、ドレインを上記昇圧セルの出力端、バックゲートをバックバイアス入力端とし、上記昇圧容量の一端を上記Ｎ型ＭＯＳトランジスタのドレインに接続し、他端を昇圧クロックの入力端とした、
ことを特徴とする負昇圧回路。
【請求項４】
請求項１または請求項２に記載の負昇圧回路において、
上記昇圧セルは、第１のＮ型ＭＯＳトランジスタと第２のＮ型ＭＯＳトランジスタと、第１の昇圧容量と第２の昇圧容量とを備え、
上記第１のＮ型ＭＯＳトランジスタは、ソースを上記昇圧セルの入力端とし、ドレインを上記昇圧セルの出力端とし、上記第２のＮ型ＭＯＳトランジスタは、その電流経路の一端を上記第１のＮ型ＭＯＳトランジスタのドレインと接続し、その電流経路の他端を上記第１のＮ型ＭＯＳトランジスタのゲートと接続し、上記第２のＮ型ＭＯＳトランジスタのゲートを上記第１のＮ型ＭＯＳトランジスタのソースと接続し、上記第１の昇圧容量は、その一端を上記第１のＮ型ＭＯＳトランジスタのドレインに接続し、他端を第１の昇圧クロック入力端とし、上記第２の昇圧容量は、その一端を上記第１のＮ型ＭＯＳトランジスタのゲートに接続し、他端を第２の昇圧クロック入力端とした、
ことを特徴とする負昇圧回路。
【請求項５】
請求項４記載の負昇圧回路において、
上記昇圧セル列の初段の昇圧セルの入力端には、上記第１の昇圧クロック入力端に入力される昇圧クロックと逆位相の昇圧クロックが入力される、
ことを特徴とする負昇圧回路。
【請求項６】
請求項４または請求項５に記載の負昇圧回路において、
上記昇圧セルの第２の昇圧クロック入力端には、ブートストラップ回路を介して昇圧された昇圧クロックが入力される、
ことを特徴とする負昇圧回路。
【請求項７】
請求項１ないし請求項６のいずれかに記載の負昇圧回路において、
該負昇圧回路は、参照電圧に基づいて定められる検知電圧を求め、当該負昇圧回路から出力される負電圧と比較して、上記昇圧クロックを制御する昇圧クロック制御信号を出力する電圧検知回路を備えた、
ことを特徴とする負昇圧回路。
【請求項８】
請求項７記載の負昇圧回路において、
上記電圧検知回路は、
電源電位につながるカレントミラー回路と、
ソースを接地電位に接続し、ドレインを上記カレントミラー回路の電流入力端に接続した第１のＮ型ＭＯＳトランジスタと、
ゲートとドレインとを上記第１のＮ型ＭＯＳトランジスタのゲートに接続した第２のＮ型ＭＯＳトランジスタと、
一端を当該負昇圧回路の負電圧出力端に接続し、他端を上記第２のＮ型ＭＯＳトランジスタのソースに接続し、直列接続された一つあるいは複数のダイオード接続のＮ型ＭＯＳトランジスタからなるトランジスタ列と、
第１の入力端を上記第２のＮ型ＭＯＳトランジスタのドレインに接続し、第２の入力端に上記参照電圧を入力して、上記昇圧クロック制御信号を出力するコンパレータあるいは差動増幅回路とを備え、
上記第１のＮ型ＭＯＳトランジスタ、上記第２のＮ型ＭＯＳトランジスタ、及び上記トランジスタ列のトランジスタサイズはいずれも同一である、
ことを特徴とする負昇圧回路。
【請求項９】
請求項７記載の負昇圧回路において、
上記電圧検知回路は、
電源電位につながるカレントミラー回路と、
ソースを接地電位に接続し、ドレインを上記カレントミラー回路の電流入力端に接続した第１のＮ型ＭＯＳトランジスタと、
ゲートとドレインとを上記第１のＮ型ＭＯＳトランジスタのゲートに接続した第２のＮ型ＭＯＳトランジスタと、
一端を当該負昇圧回路の負電圧出力端に接続し、他端を上記第２のＮ型ＭＯＳトランジスタのソースに接続し、直列接続された一つあるいは複数のダイオード接続のＮ型ＭＯＳトランジスタからなるトランジスタ列と、
上記トランジスタ列を構成するいずれかの上記Ｎ型ＭＯＳトランジスタのドレインに、一方の電流経路を接続し、他方の電流経路を当該負昇圧回路の負電圧出力端に接続した、一つあるいは複数の第３のＮ型ＭＯＳトランジスタと、
上記検知電圧を選択する電圧選択信号のレベル変換を行い、上記第３のＮ型ＭＯＳトランジスタのゲートに出力する一つあるいは複数のレベルシフト回路と、
第１の入力端を上記第２のＮ型ＭＯＳトランジスタのドレインに接続し、第２の入力端に参照電圧を入力して、上記昇圧クロック制御信号を出力するコンパレータあるいは差動増幅回路とを備え、
上記第１のＮ型ＭＯＳトランジスタ、上記第２のＮ型ＭＯＳトランジスタ、及び上記トランジスタ列のトランジスタサイズはいずれも同一とし、当該負昇圧回路の負電圧出力端の電圧値を上記電圧選択信号により切り換える、
ことを特徴とする負昇圧回路。
【請求項１０】
請求項７ないし請求項８のいずれかに記載の負昇圧回路を備えた半導体集積回路であって、
該半導体集積回路は、上記参照電圧によって上記負昇圧回路から入力される負電圧を制御し、所定の電圧値の負電圧を出力するレギュレータ回路を備えた、
ことを特徴とする半導体集積回路。
【請求項１１】
請求項９に記載の負昇圧回路を備えた半導体集積回路であって、
該半導体集積回路は、上記参照電圧及び電圧選択信号によって、該負昇圧回路から入力される所定の電圧値を制御し、該電圧値より高電位の負電圧を出力するレギュレータ回路を備えた、
ことを特徴とする半導体集積回路。
【請求項１２】
負昇圧回路を備えた不揮発性半導体記憶装置であって、該負昇圧回路として、請求項６ないし請求項９のいずれかに記載の負昇圧回路を用いる、ことを特徴とする不揮発性半導体記憶装置。
【請求項１３】
負昇圧回路を備えた不揮発性半導体記憶装置であって、該負昇圧回路として、請求項１０または請求項１１に記載の半導体集積回路を用いる、ことを特徴とする不揮発性半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電源電圧より負電圧の昇圧電圧を生成する負昇圧回路に関し、特に、不揮発性半導体記憶装置の昇圧電源回路に組み込まれた負昇圧回路と、その不揮発性半導体記憶装置に関する。
【０００２】
【従来の技術】
不揮発性半導体記憶装置であるフラッシュメモリ、あるいはＥＥＰＲＯＭは、単一電源化のためにオンチップで電源電圧の昇圧及び負電圧生成を行っており、書き込み、消去等に必要な電圧を供給する内部電圧発生回路が内蔵されている。この内部電圧発生回路は、半導体集積回路における電源電圧の低電圧化、省電力化に伴って、高効率化が求められている。
負昇圧回路の従来例としては、例えば、特開平１１−２６５５９３号公報が挙げられる。
【０００３】
図１５は、従来の負昇圧回路の一構成例を示し、図１６は負昇圧回路の入力クロック波形を示している。
図１５において、Ｍ１〜Ｍ５はＮ型ＭＯＳトランジスタであり、Ｃ１〜Ｃ４は昇圧容量である。Ｎ型ＭＯＳトランジスタＭ１〜Ｍ５はそれぞれダイオード接続され、バックゲートをドレインに接続し、それらは直列接続されている。このトランジスタ列の一端であるＮ型ＭＯＳトランジスタＭ１のソースは接地電位ＶＳＳに、トランジスタ列の他端であるＮ型ＭＯＳトランジスタＭ５のドレインは負電圧出力端に接続されている。また、昇圧容量Ｃ１の一端はＮ型ＭＯＳトランジスタＭ１のドレインに接続され、その他端には昇圧クロックＣＬＫ１が入力される。昇圧容量Ｃ２の一端はＮ型ＭＯＳトランジスタＭ２のドレインに接続され、その他端には昇圧クロックＣＬＫ２が入力される。同様に昇圧容量Ｃ３は一端をＮ型ＭＯＳトランジスタＭ３のドレインに接続して、他端には昇圧クロックＣＬＫ１が入力され、昇圧容量Ｃ４は一端をＮ型ＭＯＳトランジスタＭ４のドレインに接続して、他端を昇圧クロックＣＬＫ２が入力される。
【０００４】
このように構成された従来の負昇圧回路について、以下その動作を説明する。
入力端子には図１６に示されるように、互いに逆相の昇圧クロックＣＬＫ１、ＣＬＫ２が入力され、隣接する昇圧容量は、互いに逆相のクロックで駆動されている。例えば、一つのＮ型ＭＯＳトランジスタＭ２に着目して、昇圧クロックＣＬＫ１がＬ、昇圧クロックＣＬＫ２がＨの場合、ノードＮ２はノードＮ１より高電位になり、ダイオード接続のＮ型ＭＯＳトランジスタＭ２が順バイアスとなって昇圧容量Ｃ２から昇圧容量Ｃ１の向きで電流が流れ、昇圧容量Ｃ１と昇圧容量Ｃ２との間で電荷の受け渡しが起こり、Ｎ型ＭＯＳトランジスタＭ２のドレインの電位が引き下げられる。それに対して、昇圧クロックＣＬＫ１がＨ、昇圧クロックＣＬＫ２がＬの場合、ノードＮ２はノードＮ１より低電位になり、ダイオード接続のＮ型ＭＯＳトランジスタＭ２が逆バイアスとなるため電流は流れず、電荷の受け渡しは行なわれない。この電荷の受け渡しの動作が繰り返されることによりノードＮ２の電位は引き下げられる。つまり、従来の負昇圧回路は、各Ｎ型ＭＯＳトランジスタＭ１〜Ｍ５において上述したような動作が行なわれる結果、出力端子ＶＢＢから接地電位ＶＳＳより低電位、すなわち負電圧が出力されることとなる。
【０００５】
【発明が解決しようとする課題】
しかしながら、上記従来の負昇圧回路において、Ｎ型ＭＯＳトランジスタＭ１〜Ｍ５は、図１７に示されるように、Ｐ型基板上にＮウェルを形成して、さらにその中にＰウェルを形成し、その上にトランジスタＭｉを形成する、トリプルウェル構造上に形成されており、この構成によりＮ型ＭＯＳトランジスタのバックゲートとドレインを接続することが可能となっている。
【０００６】
しかし、このトリプルウェル構造においては図１７に示した寄生ＮＰＮバイポーラトランジスタＱｉが内包されており、ベースとなるＰウェルとエミッタとなるＮ型拡散層が順バイアスとなると、コレクタとなるＮウェルの電源電圧ＶＤＤより電流が流れ込むことになる。これは、各ノードＮ１〜Ｎ４及び、出力電圧ＶＢＢの電位を上昇させることになり、負昇圧回路の効率が低下するという課題を有していた。
本発明は、上記課題を解消するためになされたものであり、昇圧効率を向上した負昇圧回路を提供することを目的とする。
【０００７】
【課題を解決するための手段】
この課題を解決するために、本発明の請求項１に記載の負昇圧回路は、直列接続された複数の昇圧セル列からなる昇圧セルを並行に２列備えた負昇圧回路であって、上記昇圧セルは一つあるいは複数のＮ型ＭＯＳトランジスタと、一つあるいは複数の昇圧容量とを備え、上記昇圧容量の一端には昇圧クロックが入力され、対面する上記昇圧セル列の昇圧セルには互いに逆相の昇圧クロックが入力され、上記昇圧セル内の少なくとも一つのＮ型ＭＯＳトランジスタのバックゲート端子を、対面する上記昇圧セル列の昇圧セルより１段後段の上記昇圧セルの出力端と接続するものである。
【０００８】
また、本発明の請求項２に記載の負昇圧回路は、請求項１記載の負昇圧回路において、上記昇圧セル列の最終段セルは、ゲートとドレインとを接続したダイオード接続で、ソースを上記最終段セルの入力端に接続し、ドレインを上記負昇圧回路の出力端とした第１のＮ型ＭＯＳトランジスタと、ゲートとドレインとを接続したダイオード接続で、ソースを上記最終段セルの入力端に接続し、バックゲートをドレインに接続した第２のＮ型ＭＯＳトランジスタと、一端を上記第２のＮ型ＭＯＳトランジスタのドレインに接続し、他端を上記昇圧クロックの入力端とした昇圧容量とを備え、上記第２のＮ型ＭＯＳトランジスタのドレインをバックバイアス出力端とし、対面する上記昇圧セル列の１段前段の昇圧セル内のＮ型ＭＯＳトランジスタのバックゲート端子に該バックバイアス出力端を接続し、上記第１のＮ型ＭＯＳトランジスタのバックゲートを対面する上記昇圧セル列の最終段セルのバックバイアス出力端に接続するものである。
【０００９】
また、本発明の請求項３に記載の負昇圧回路は、請求項１または請求項２に記載の負昇圧回路において、上記昇圧セルは、一つのＮ型ＭＯＳトランジスタと一つの昇圧容量とを備え、上記Ｎ型ＭＯＳトランジスタは、ゲートとドレインとを接続したダイオード接続で、ソースを上記昇圧セルの入力端、ドレインを上記昇圧セルの出力端、バックゲートをバックバイアス入力端とし、上記昇圧容量の一端を上記Ｎ型ＭＯＳトランジスタのドレインに接続し、他端を昇圧クロックの入力端としたものである。
【００１０】
また、本発明の請求項４に記載の負昇圧回路は、請求項１または請求項２に記載の負昇圧回路において、上記昇圧セルは、第１のＮ型ＭＯＳトランジスタと第２のＮ型ＭＯＳトランジスタと、第１の昇圧容量と第２の昇圧容量とを備え、上記第１のＮ型ＭＯＳトランジスタは、ソースを上記昇圧セルの入力端とし、ドレインを上記昇圧セルの出力端とし、上記第２のＮ型ＭＯＳトランジスタは、その電流経路の一端を上記第１のＮ型ＭＯＳトランジスタのドレインと接続し、その電流経路の他端を上記第１のＮ型ＭＯＳトランジスタのゲートと接続し、上記第２のＮ型ＭＯＳトランジスタのゲートを上記第１のＮ型ＭＯＳトランジスタのソースと接続し、上記第１の昇圧容量は、その一端を上記第１のＮ型ＭＯＳトランジスタのドレインに接続し、他端を第１の昇圧クロック入力端とし、上記第２の昇圧容量は、その一端を上記第１のＮ型ＭＯＳトランジスタのゲートに接続し、他端を第２の昇圧クロック入力端としたものである。
【００１１】
また、本発明の請求項５に記載の負昇圧回路は、請求項４記載の負昇圧回路において、上記昇圧セル列の初段の昇圧セルの入力端には、上記第１の昇圧クロック入力端に入力される昇圧クロックと逆位相の昇圧クロックが入力されるものである。
【００１２】
また、本発明の請求項６に記載の負昇圧回路は、請求項４または請求項５に記載の負昇圧回路において、上記昇圧セルの第２の昇圧クロック入力端には、ブートストラップ回路を介して昇圧された昇圧クロックが入力されるものである。
【００１３】
また、本発明の請求項７に記載の負昇圧回路は、請求項１ないし請求項６のいずれかに記載の負昇圧回路において、該負昇圧回路は、参照電圧に基づいて定められる検知電圧を求め、当該負昇圧回路から出力される負電圧と比較して、上記昇圧クロックを制御する昇圧クロック制御信号を出力する電圧検知回路を備えたものである。
【００１４】
また、本発明の請求項８に記載の負昇圧回路は、請求項７記載の負昇圧回路において、上記電圧検知回路は、電源電位につながるカレントミラー回路と、ソースを接地電位に接続し、ドレインを上記カレントミラー回路の電流入力端に接続した第１のＮ型ＭＯＳトランジスタと、ゲートとドレインとを上記第１のＮ型ＭＯＳトランジスタのゲートに接続した第２のＮ型ＭＯＳトランジスタと、一端を当該負昇圧回路の負電圧出力端に接続し、他端を上記第２のＮ型ＭＯＳトランジスタのソースに接続し、直列接続された一つあるいは複数のダイオード接続のＮ型ＭＯＳトランジスタからなるトランジスタ列と、第１の入力端を上記第２のＮ型ＭＯＳトランジスタのドレインに接続し、第２の入力端に上記参照電圧を入力して、上記昇圧クロック制御信号を出力するコンパレータあるいは差動増幅回路とを備え、上記第１のＮ型ＭＯＳトランジスタ、上記第２のＮ型ＭＯＳトランジスタ、及び上記トランジスタ列のトランジスタサイズはいずれも同一なものである。
【００１５】
また、本発明の請求項９に記載の負昇圧回路は、請求項７記載の負昇圧回路において、上記電圧検知回路は、電源電位につながるカレントミラー回路と、ソースを接地電位に接続し、ドレインを上記カレントミラー回路の電流入力端に接続した第１のＮ型ＭＯＳトランジスタと、ゲートとドレインとを上記第１のＮ型ＭＯＳトランジスタのゲートに接続した第２のＮ型ＭＯＳトランジスタと、一端を当該負昇圧回路の負電圧出力端に接続し、他端を上記第２のＮ型ＭＯＳトランジスタのソースに接続し、直列接続された一つあるいは複数のダイオード接続のＮ型ＭＯＳトランジスタからなるトランジスタ列と、上記トランジスタ列を構成するいずれかの上記Ｎ型ＭＯＳトランジスタのドレインに、一方の電流経路を接続し、他方の電流経路を当該負昇圧回路の負電圧出力端に接続した、一つあるいは複数の第３のＮ型ＭＯＳトランジスタと、上記検知電圧を選択する電圧選択信号のレベル変換を行い、上記第３のＮ型ＭＯＳトランジスタのゲートに出力する一つあるいは複数のレベルシフト回路と、第１の入力端を上記第２のＮ型ＭＯＳトランジスタのドレインに接続し、第２の入力端に参照電圧を入力して、上記昇圧クロック制御信号を出力するコンパレータあるいは差動増幅回路とを備え、上記第１のＮ型ＭＯＳトランジスタ、上記第２のＮ型ＭＯＳトランジスタ、及び上記トランジスタ列のトランジスタサイズはいずれも同一とし、当該負昇圧回路の負電圧出力端の電圧値を上記電圧選択信号により切り換えるものである。
【００１６】
また、本発明の請求項１０に記載の半導体集積回路は、請求項７ないし請求項８のいずれかに記載の負昇圧回路を備えた半導体集積回路であって、該半導体集積回路は、上記参照電圧によって上記負昇圧回路から入力される負電圧を制御し、所定の電圧値の負電圧を出力するレギュレータ回路を備えたものである。
【００１７】
また、本発明の請求項１１に記載の半導体集積回路は、請求項９に記載の負昇圧回路を備えた半導体集積回路であって、該半導体集積回路は、上記参照電圧及び電圧選択信号によって、該負昇圧回路から入力される所定の電圧値を制御し、該電圧値より高電位の負電圧を出力するレギュレータ回路を備えたものである。
【００１８】
また、本発明の請求項１２に記載の不揮発性半導体記憶装置は、負昇圧回路を備えた不揮発性半導体記憶装置であって、該負昇圧回路として、請求項６ないし請求項９のいずれかに記載の負昇圧回路を用いるものである。
【００１９】
また、本発明の請求項１３に記載の不揮発性半導体記憶装置は、負昇圧回路を備えた不揮発性半導体記憶装置であって、該負昇圧回路として、請求項１０または請求項１１に記載の半導体集積回路を用いるものである。
【００２０】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照して説明する。
（実施の形態１）
図１は本発明の実施の形態１による負昇圧回路の回路図である。
図１において、１１〜１４、２１〜２４は昇圧セル、１５、２５は最終段セルであり、Ｍ１１〜Ｍ１６、Ｍ２１〜Ｍ２６はＮ型ＭＯＳトランジスタであり、Ｃ１１〜Ｃ１５、Ｃ２１〜Ｃ２５は昇圧容量である。
【００２１】
昇圧セル１１〜１４，２１〜２４は、ゲートとドレインとを接続したダイオード接続のＮ型ＭＯＳトランジスタＭ１１〜Ｍ１５，Ｍ２１〜Ｍ２６と、昇圧容量Ｃ１１〜Ｃ１５，Ｃ２１〜Ｃ２６とからなり、昇圧容量の一端をＮ型ＭＯＳトランジスタのドレインに接続し、Ｎ型ＭＯＳトランジスタのソースを昇圧セルの入力端、バックゲートをバックバイアス入力端とし、ドレインを昇圧セルの出力端、昇圧容量の他端を昇圧クロック入力端としている。
【００２２】
昇圧セル１１〜１４と最終段セル１５は、直列接続されて一方の昇圧セル列を形成しており、該昇圧セル列の入力端である昇圧セル１１の入力端は接地電位ＶＳＳに接続し、該昇圧セル列の出力端となる最終段セル１５の出力端を負電圧出力端と接続する。同様に、昇圧セル２１〜２４と最終段セル２５は、直列接続されて他方の昇圧セル列を形成しており、該昇圧セル列の入力端である昇圧セル２１の入力端は接地電位ＶＳＳに接続し、該昇圧セル列の出力端となる最終段セル２５の出力端を負電圧出力端と接続する。
【００２３】
そして、一方の昇圧セル列の奇数段目に該当する昇圧セル１１，１３及び最終段セル１５の昇圧クロック入力端には昇圧クロックＣＬＫ１を入力し、偶数段目に該当する昇圧セル１２，１４の昇圧クロック入力端には昇圧クロックＣＬＫ２を入力する。また、他方の昇圧セル列の奇数段目に該当する昇圧セル２１，２３及び最終段セル２５の昇圧クロック入力端には昇圧クロックＣＬＫ２を入力し、偶数段目に該当する昇圧セル２２，２４の昇圧クロック入力端には昇圧クロックＣＬＫ１を入力する。すなわち、この二つの昇圧セル列は、互いに逆相の昇圧クロックで動作することになる。
【００２４】
バックバイアス入力端子は、対面する昇圧セル列の１段後段の昇圧セルの出力端と接続され、例えば、昇圧セル１２のバックバイアス入力端は、昇圧セル２３の出力端と接続される。
【００２５】
最終段セル１５は、ゲートとドレインとを接続し、バックゲートとドレインを接続したＮ型ＭＯＳトランジスタＭ１５と、ゲートとドレインとを接続したダイオード接続のＮ型ＭＯＳトランジスタＭ１６と、昇圧容量Ｃ１５とからなり、最終段セル１５の入力端はＮ型ＭＯＳトランジスタＭ１５のソースと、Ｎ型ＭＯＳトランジスタＭ１６のソースに接続され、昇圧容量Ｃ１５の一端はＮ型ＭＯＳトランジスタＭ１５のドレインに接続され、他端を最終段セル１５の昇圧クロック入力端とし、Ｎ型ＭＯＳトランジスタＭ１６のドレインを最終段セル１５の出力端とし、Ｎ型ＭＯＳトランジスタＭ１６のバックゲートを最終段セル１５のバックバイアス入力端とし、Ｎ型ＭＯＳトランジスタＭ１５のドレインをバックバイアス出力端としている。最終段セル１５のバックバイアス入力端は、対面する昇圧セル列の最終段セル２５のバックバイアス出力端に接続されている。なお、最終段セル２５の構成については、最終段セル１５の構成と同様であるので、説明を省略する。
【００２６】
このように構成された負昇圧回路について、その動作を説明する。
図２は、本発明の実施の形態１による負昇圧回路の昇圧クロックの波形を示す図であり、図３は、一つの昇圧セルに注目して各ノードの電圧波形を示した負昇圧回路の電圧波形図である。
【００２７】
本実施の形態１における負昇圧回路は、図２に示す互いに逆相の関係にある昇圧クロックＣＬＫ１、ＣＬＫ２に従って動作するものであり、また図３に示す通り、昇圧セルの入力端（細線）と出力端（太線）については、上記昇圧クロックＣＬＫ１とＣＬＫ２により駆動されるため、図２の区間Ｄ２においては昇圧セルの入力端が高電位側ならば、その出力端は低電位側にあり、また区間Ｄ１においては昇圧セルの入力側が低電位側ならば、その出力端は高電位側にある。この時、昇圧セル内のダイオード接続したＮ型ＭＯＳトランジスタの働きにより、区間Ｄ１の間のみに電荷の移動が行われ、出力端の電位が下げられる。この動作が各段の昇圧セルで行われることにより、負電圧出力端には負昇圧回路の段数に比例した負電圧ＶＢＢが出力される。この動作は従来の負昇圧回路と同様であるが、本実施の形態１の負昇圧回路においては、一方の昇圧セル列のバックバイアス入力端に、対面する昇圧セル列の1段後段の昇圧セルの出力端が接続されているため、図３に示すようにＮ型ＭＯＳトランジスタのバックゲートはドレイン、ソースより常に低電位となり（点線）、従来の負昇圧回路の課題であった寄生バイポーラトランジスタの活性化が阻止されるものである。
【００２８】
このように、本実施の形態１による負昇圧回路によれば、対をなす２列の昇圧セル列からなり、互いに逆相の昇圧クロックで動作し、昇圧セル内のＮ型ＭＯＳトランジスタのバックゲートを対面する昇圧セル列の１段後段の出力と接続したので、寄生バイポーラトランジスタの動作による電荷のロスを抑制することができ、昇圧効率の向上を図ることができる。
【００２９】
（実施の形態２）
図４は本発明の実施の形態２による負昇圧回路の回路図であり、図５は負昇圧回路に入力される昇圧クロックの波形を示す図であり、図６は負昇圧回路の電圧波形図である。
【００３０】
図４において、３１〜３４、４１〜４４は昇圧セル、３５、４５は最終段セルであり、Ｍ３１〜Ｍ３６、Ｍ５１〜Ｍ５６は第１のＮ型ＭＯＳトランジスタ、Ｍ４１〜Ｍ４４、Ｍ６１〜Ｍ６４は第２のＮ型ＭＯＳトランジスタであり、また、Ｃ３１〜Ｃ３５、Ｃ５１〜Ｃ５５は第１の昇圧容量、Ｃ４１〜Ｃ４４、Ｃ６１〜Ｃ６４は第２の昇圧容量である。
【００３１】
各昇圧セルは、２つのＮ型ＭＯＳトランジスタと２つの昇圧容量とを備え、例えば昇圧セル３１は、第１のＮ型ＭＯＳトランジスタであるＮ型ＭＯＳトランジスタＭ３１のソースを昇圧セルの入力端に接続し、ドレインを昇圧セル３１の出力端に接続し、第２のＮ型ＭＯＳトランジスタであるＮ型ＭＯＳトランジスタＭ４１の電流経路の一端を昇圧セル３１の出力端に接続し、電流経路の他端をＮ型ＭＯＳトランジスタＭ３１のゲートに接続し、Ｎ型ＭＯＳトランジスタＭ４１のゲートを昇圧セル３１の入力端に接続し、第１の昇圧容量である昇圧容量Ｃ３１は、その一端を昇圧セル３１の出力端に接続し、他端を第１の昇圧クロック入力端とし、第２の昇圧容量である昇圧容量Ｃ４１はその一端をＮ型ＭＯＳトランジスタＭ３１のゲートに接続し、他端を第２の昇圧クロック入力端とし、Ｎ型ＭＯＳトランジスタＭ３１とＮ型ＭＯＳトランジスタＭ４１のバックゲートを互いに接続し、昇圧セル３１のバックバイアス入力端としている。なお、その他の昇圧セルについては、上述した昇圧セル３１と同じ構成であるので、説明を省略する。
【００３２】
昇圧セル３１〜３４と最終段セル３５は直列接続されて一方の昇圧セル列を形成し、昇圧セル列の入力端である昇圧セル３１の入力端には昇圧クロックＣＬＫ２を入力し、昇圧セル列の出力端である最終段セル３５の出力端を負電圧出力端と接続する。同様に、昇圧セル４１〜４４と最終段セル４５は直列接続され他方の昇圧セル列を形成し、昇圧セル列の入力端である昇圧セル４１の入力端を昇圧クロックＣＬＫ１の入力端と接続し、昇圧セル列の出力端である最終段セル４５の出力端を負電圧出力端と接続する。
【００３３】
さらに、一方の昇圧セル列の奇数段目の昇圧セル３１，３３，３５における第１の昇圧容量Ｃ３１，Ｃ３３，Ｃ３５の一端である第１の昇圧クロック入力端には昇圧クロックＣＬＫ１を入力し、第２の昇圧容量Ｃ４１，Ｃ４３の一端である第２の昇圧クロック入力端には昇圧クロックＣＬＫ３を入力し、偶数段目の昇圧セル３２，３４における第１の昇圧容量Ｃ３２，Ｃ３４の一端である第１の昇圧クロック入力端には昇圧クロックＣＬＫ２を入力し、第２の昇圧容量Ｃ４２，Ｃ４４の一端である第２の昇圧クロック入力端には昇圧クロックＣＬＫ４を入力している。また、もう一方の昇圧セル列の奇数段目の昇圧セル４１，４３，４５における第１の昇圧容量Ｃ５１，Ｃ５３，Ｃ５５の一端である第１の昇圧クロック入力端には昇圧クロックＣＬＫ２を入力し、第２の昇圧容量Ｃ６１，Ｃ６３の一端である第２の昇圧クロック入力端には昇圧クロックＣＬＫ４を入力し、偶数段目の昇圧セル４２，４４における第１の昇圧容量Ｃ５２，Ｃ５４の一端である第１の昇圧クロック入力端には昇圧クロックＣＬＫ１を入力し、第２の昇圧容量Ｃ６２，Ｃ６４の一端である第２の昇圧クロック入力端には昇圧クロックＣＬＫ３を入力する。すなわち、この二つの昇圧セル列は、互いに逆相の昇圧クロックで動作することになる。
【００３４】
バックバイアス入力端は、対面する昇圧セル列の１段後段の昇圧セルの出力と接続され、例えば、昇圧セル３２のバックバイアス入力端は、昇圧セル４３の出力端と接続される。
【００３５】
各最終段セル３５，４５は、上述した実施の形態１の負昇圧回路の最終段セルと同じ構成であり、例えば最終段セル３５は、ゲートとドレインとを接続し、バックゲートとドレインとを接続したＮ型ＭＯＳトランジスタＭ３５と、ゲートとドレインとを接続したダイオード接続のＮ型ＭＯＳトランジスタＭ３６と昇圧容量Ｃ３５とからなり、最終段セル３５の入力端はＮ型ＭＯＳトランジスタＭ３５のソースと、Ｎ型ＭＯＳトランジスタＭ３６のソースとに接続され、昇圧容量Ｃ３５の一端はＮ型ＭＯＳトランジスタＭ３５のドレインに接続され、他端を最終段セル３５の昇圧クロック入力端とし、Ｎ型ＭＯＳトランジスタＭ３６のドレインを最終段セル３５の出力端とし、Ｎ型ＭＯＳトランジスタＭ３６のバックゲートを最終段セル３５のバックバイアス入力端とし、Ｎ型ＭＯＳトランジスタＭ３５のドレインをバックバイアス出力端としている。最終段セル３５のバックバイアス入力端は、対面する昇圧セル列の最終段セル４５のバックバイアス出力端に接続されている。なお、最終段セル４５の構成については、最終段セル３５の構成と同様であるので、説明を省略する。
【００３６】
このように構成された負昇圧回路について、その動作を説明する。
本実施の形態２における負昇圧回路は、図５に示す４相の昇圧クロックＣＬＫ１、ＣＬＫ２、ＣＬＫ３、ＣＬＫ４に従って動作するものであり、また図６に示す通り、昇圧セルの入力端（細線）と出力端（太線）は、互いに逆相の関係にある昇圧クロックＣＬＫ１と昇圧クロックＣＬＫ２により駆動されるため、図５の区間Ｄ６〜Ｄ８において昇圧セルの入力端が高電位側にあれば、昇圧セルの出力端は低電位側にあり、また区間Ｄ２〜Ｄ４において昇圧セルの入力端が低電位側にあれば、昇圧セルの出力端は高電位側にある。このとき、区間Ｄ３において、第２のＮ型ＭＯＳトランジスタと第２の昇圧容量の働きにより、第１のＮ型ＭＯＳトランジスタのゲート電位が上がり（一点鎖線）、第１のＮ型ＭＯＳトランジスタがオン状態となり電荷の移動が行われることにより、昇圧セルの出力端の電位が下げられる。この動作が各段の昇圧セルで行われ、負電圧出力端には負昇圧回路の段数に比例した負電圧ＶＢＢが出力される。
【００３７】
このように、本実施の形態２による負昇圧回路によれば、２つのＮ型ＭＯＳトランジスタと２つの昇圧容量とを備えた、対をなす２列の昇圧セル列からなり、互いに逆相の昇圧クロックで動作し、昇圧セル内のＮ型ＭＯＳトランジスタのバックゲートを対面する昇圧セル列の１段後段の出力と接続したので、図６に示すようにＮ型ＭＯＳトランジスタのバックゲートはドレイン、ソースより常に低電位（点線）となり、寄生バイポーラトランジスタの活性化は阻止される実施の形態１の効果に加え、さらに、各昇圧セルにおける出力電圧の閾値電圧Ｖｔ分の降下をキャンセルすることができるため、同じ昇圧段数でより低電圧の負電圧ＶＢＢを得ることができる。
【００３８】
（実施の形態３）
図７は本発明の実施の形態３による負昇圧回路の回路図であり、図８は負昇圧回路に入力される昇圧クロックの波形を示す図である。
図７において図４と同一符号は同一又は相当部分である。３６，４６はブートストラップ回路であり、昇圧クロックＣＬＫ３とＣＬＫ４はそれぞれブートストラップ回路３６、ブートストラップ回路４６を介して昇圧容量へ供給される。例えば、ブートストラップ回路３６は、一方の昇圧セル列の奇数段目の昇圧セル３１，３３における第２の昇圧容量Ｃ４１，Ｃ４３の一端である第２の昇圧クロック入力端と、もう一方の昇圧セル列の偶数段目の昇圧セル４２，４４における第２の昇圧容量Ｃ６２，Ｃ６４の一端である第２の昇圧クロック入力端と接続されている。なお、ブートストラップ回路４６の構成については、ブートストラップ回路３６の構成と同様であるので、説明を省略する。
【００３９】
このように構成された負昇圧回路について、その動作を説明する。
図８に示す通り、昇圧クロックＣＬＫ３、及び昇圧クロックＣＬＫ４を昇圧した昇圧クロックＣＬＫ３’、及びＣＬＫ４’を昇圧容量へ供給するので、各昇圧セルにおいて電荷移動の際のＮ型ＭＯＳトランジスタのゲート電圧が昇圧され、トランジスタの電流能力が高められ、その結果負昇圧回路全体としての電流供給能力が向上する。
【００４０】
このように、本実施の形態３による負昇圧回路によれば、昇圧クロックをブートストラップ回路３６、４６を介して昇圧容量へ供給したので、電源電圧ＶＤＤの低電圧動作における負電圧出力の電流供給能力低下を補うことができる。すなわち、負昇圧回路の低電圧動作を可能にすることができる。
【００４１】
（実施の形態４）
図９は本発明の実施の形態４による負昇圧回路のブロック図であり、図１０は負昇圧回路に含まれる電圧検知回路の一具体例を示した回路図である。
図９において、５１は負昇圧回路であり、５２は負電圧チャージポンプ回路、５３は昇圧クロック回路、５４は電圧検知回路、５５は参照電圧発生回路である。
【００４２】
負昇圧回路５１は昇圧クロック回路５３と負電圧チャージポンプ回路５２と電圧検知回路５４とからなり、昇圧クロック回路５３は昇圧クロックを負電圧チャージポンプ回路５２へ出力するものであり、負電圧チャージポンプ５２は負電圧ＶＢＢを出力するものである。電圧検知回路５４は負電圧ＶＢＢと参照電圧Ｖｒｅｆとを入力とし、昇圧クロック制御信号ＣＣＰを昇圧クロック回路５３へ出力する。参照電圧発生回路５５は参照電圧Ｖｒｅｆを出力する。ここで、負電圧チャージポンプ回路５２は、上述した実施の形態１〜３に示した負昇圧回路のうちのいずれかの構成を用いている。
【００４３】
図１０において、６０はコンパレータあるいは差動増幅回路であり、ＭＰ１、ＭＰ２はＰ型ＭＯＳトランジスタ、ＭＮ１、ＭＮ２、ＭＮ２１〜ＭＮ２ｎはＮ型ＭＯＳトランジスタである。
【００４４】
Ｐ型ＭＯＳトランジスタＭＰ１はソースを電源電位ＶＤＤに接続し、ゲートをドレインと接続し、Ｐ型ＭＯＳトランジスタＭＰ２はソースを電源電位ＶＤＤに接続し、ゲートをＰ型ＭＯＳトランジスタＭＰ１のドレインに接続し、Ｐ型ＭＯＳトランジスタＭＰ１とＰ型ＭＯＳトランジスタＭＰ２によりカレントミラー回路を形成している。
【００４５】
Ｎ型ＭＯＳトランジスタＭＮ１はソースを接地電位ＶＳＳに接続し、ドレインをＰ型ＭＯＳトランジスタＭＰ１のドレインに接続しており、それぞれダイオード接続されたＮ型ＭＯＳトランジスタＭＮ２，ＭＮ２１〜ＭＮ２ｎは直列に接続されており、Ｎ型ＭＯＳトランジスタＭＮ２のドレインはＮ型ＭＯＳトランジスタＭＮ１のゲートとＰ型ＭＯＳトランジスタＭＰ２のドレインに接続され、Ｎ型ＭＯＳトランジスタＭＮ２ｎのソースは負昇圧回路５１の負電圧出力ＶＢＢに接続されている。ここで、Ｎ型ＭＯＳトランジスタＭＮ１及びＮ型ＭＯＳトランジスタＭＮ２１〜ＭＮ２ｎはＮ型ＭＯＳトランジスタＭＮ２と同じサイズのトランジスタで構成されている。コンパレータ６０は、第１の入力端をＮ型ＭＯＳトランジスタＭＮ２のドレインに接続し、第２の入力端には参照電圧Ｖｒｅｆを入力し、昇圧クロック制御信号ＣＣＰを出力する。
【００４６】
このように構成された負昇圧回路について、その動作を説明する。
電圧検知回路５４は、負電圧ＶＢＢの電圧が参照電圧Ｖｒｅｆに基づいて定まる所定の検知電圧以下にあるかを検知し、その結果である昇圧クロック制御信号ＣＣＰを昇圧クロック回路５３へ出力する。昇圧クロック回路５３は、昇圧クロック制御信号ＣＣＰに従って、負電圧ＶＢＢが所定の検知電圧値以上の場合には昇圧クロックの出力を続け、負電圧ＶＢＢが所定の検知電圧値以下の場合には昇圧クロックの出力を停止して、負電圧チャージポンプ回路５２の動作を停止させ負電圧ＶＢＢの電圧を制限する。この動作により、負昇圧回路５１の負電圧ＶＢＢは所定の電圧値に保たれる。
【００４７】
図１０の電圧検知回路５４において、Ｐ型ＭＯＳトランジスタＭＰ１とＰ型ＭＯＳトランジスタＭＰ２は、カレントミラー回路を形成し、このカレントミラー回路は、Ｎ型ＭＯＳトランジスタＭＮ１の電流とＮ型ＭＯＳトランジスタＭＮ２の電流とを等しくするように動作するため、Ｎ型ＭＯＳトランジスタＭＮ１とＮ型ＭＯＳトランジスタＭＮ２のゲート−ソース間の電圧は互いに等しくなる。Ｎ型ＭＯＳトランジスタＭＮ１とＮ型トランジスタＮＭ２は、互いのゲート同士を接続しているため、Ｎ型ＭＯＳトランジスタＭＮ２のソース電位はＮ型ＭＯＳトランジスタＭＮ１のソース電位、すなわち接地電位ＶＳＳと等しくなる。また、Ｎ型ＭＯＳトランジスタＭＮ２とＮ型ＭＯＳトランジスタＭＮ２１〜ＭＮ２ｎは、ダイオード接続された同じサイズのＮ型ＭＯＳトランジスタであるため、Ｎ型ＭＯＳトランジスタＭＮ２１〜ＭＮ２ｎのゲート−ソース間電圧は、Ｎ型ＭＯＳトランジスタＭＮ２と等しい。従って、Ｎ型ＭＯＳトランジスタＭＮ２のドレインの電位ｖについてＶＢＢ＝−ｎｖ、すなわちｖ＝−ＶＢＢ／ｎが成り立つ。この電位と参照電圧Ｖｒｅｆがコンパレータ６０により比較され、昇圧クロック制御信号ＣＣＰが出力される。これにより、負昇圧回路５１はＶｒｅｆ＝−ＶＢＢ／ｎとなるように制御され、最終的に負電圧ＶＢＢは、ＶＢＢ＝−ｎＶｒｅｆとなる。
【００４８】
このように、本実施の形態４による負昇圧回路５１によれば、電圧検知回路５４により、負電圧ＶＢＢの電圧レベルを参照電圧Ｖｒｅｆに基づいて高精度に検知し、負荷チャージポンプ回路５２に入力される昇圧クロックを制御することにより、負電圧ＶＢＢの電圧を精度良く制限することができるので、所定の負電圧出力を得ることができる。また、負電圧ＶＢＢの電圧を制御することで、素子耐圧以上の電圧が出力されないようにし、回路素子を保護することができる。
【００４９】
（実施の形態５）
図１１は本発明の実施の形態５による負昇圧回路のブロック図であり、図１２は負昇圧回路に含まれる電圧検知回路の一具体例を示した回路図である。
図１１において、図９と同一符号は同一又は相当部分である。５６は電圧検知回路であり、電圧選択信号ＣＶＢＢが入力されている点が図９と異なる。
【００５０】
図１２において、図１０と同一符号は同一又は相当部分である。６１及び６２はレベルシフト回路であり、ＭＮ３１、ＭＮ３２はＮ型ＭＯＳトランジスタである。Ｎ型ＭＯＳトランジスタＭＮ３1は、ソースとバックゲートとを負電圧ＶＢＢに接続し、ドレインをＮ型ＭＯＳトランジスタＭＮ２ｎのドレインと接続し、レベルシフト回路６１は電圧選択信号ＣＶＢＢ１と負電圧ＶＢＢとを入力とし、その出力をＮ型ＭＯＳトランジスタＭＮ３１のゲートに与える。同様に、Ｎ型ＭＯＳトランジスタＭＮ３２は、ソースとバックゲートとを負電圧ＶＢＢに接続し、ドレインをＮ型ＭＯＳトランジスタＭＮ２（ｎ−１）のドレインと接続し、レベルシフト回路６２は電圧選択信号ＣＶＢＢ２と負電圧ＶＢＢとを入力とし、その出力をＮ型ＭＯＳトランジスタＭＮ３２のゲートに与える。
【００５１】
このように構成された負昇圧回路について、その動作を説明する。上述した実施の形態４と同様に、負昇圧回路５１は電圧検知回路５６が出力する昇圧クロック制御信号ＣＣＰに従い、昇圧クロック回路５３が昇圧クロックの出力、停止を行い、負電圧チャージポンプ回路５２の動作の停止が制御され、所定の電圧値に保たれた負電圧ＶＢＢを出力する。ここでは、前述した実施の形態４と相違する点について述べる。
【００５２】
本実施の形態５における電圧検知回路５６は、参照電圧Ｖｒｅｆに基づいて定められる複数種類の検知電圧をもち、そのうち一つの検知電圧を電圧選択信号ＣＶＢＢに従って選択し、負電圧ＶＢＢの電圧が、選択された検知電圧値以下であるかどうかを検知し、その結果を昇圧クロック制御信号ＣＣＰとして昇圧クロック回路５３へ出力する。これにより、負昇圧回路５１は複数種類の電圧値より、電圧選択信号ＣＶＢＢに従って選択された負電圧の出力を行うことができる。
図１２に示す電圧検知回路５６において、上述した図１０の動作と同じ構成については説明を省略する。
【００５３】
レベルシフト回路６１、６２は、それぞれ電圧選択信号ＣＶＢＢ１，ＣＶＢＢ２を受け、負電圧ＶＢＢをＬＯＷレベルにレベル変換した電圧を出力する。Ｎ型ＭＯＳトランジスタＭＮ３１，ＭＮ３２は、それぞれＮ型ＭＯＳトランジスタＭＮ２ｎ，ＭＮ２（ｎ−１）のドレインと負電圧ＶＢＢとの間でスイッチの役割をもち、レベルシフト回路６１，６２の出力によって制御されている。例えば、ＣＶＢＢ１="Ｌ"（ＬＯＷレベル）、ＣＶＢＢ２="Ｈ"（ＨＩＧＨレベル）の場合、レベルシフト回路６１，６２の出力はそれぞれＶＢＢ，ＶＤＤであり、Ｎ型ＭＯＳトランジスタＭＮ３１はオフ状態、Ｎ型ＭＯＳトランジスタＭＮ３２はオン状態となる。このとき、Ｎ型ＭＯＳトランジスタＭＮ２（ｎ−１）のドレインの電位はＶＢＢとなり、Ｎ型ＭＯＳトランジスタＭＮ２ｎ，ＭＮ２（ｎ−１）はオフ状態となり、直列接続されたＮ型ＭＯＳトランジスタＭＮ２１〜ＭＮ２ｎにおいて、実質の段数はｎ−２段となるため、負昇圧回路５１の負電圧出力ＶＢＢはＶＢＢ＝−（ｎ−２）Ｖｒｅｆとなる。また、ＣＶＢＢ１="Ｌ"、ＣＶＢＢ２="Ｌ"の場合、レベルシフト回路６１，６２の出力は互いに負電圧ＶＢＢであり、Ｎ型ＭＯＳトランジスタＭＮ３１，ＭＮ３２はオフ状態となり、負電圧ＶＢＢは、ＶＢＢ＝−ｎＶｒｅｆとなる。このようにして、電圧選択信号ＣＶＢＢにより、負電圧ＶＢＢの電圧値の選択が可能となるものである。
【００５４】
なお、図１２に示した電圧検知回路５６を実現する回路はほんの一例である。
このように、本実施の形態５による負昇圧回路によれば、電圧選択信号ＣＶＢＢにより負電圧ＶＢＢの電圧値を変更できるので、不揮発性半導体記憶装置において、消去、書き込み等の異なる動作モードで必要な電圧値が異なる場合についても、容易に一つの負電圧回路から供給することが可能となる。
なお、参照電圧発生回路５５が出力する参照電圧Ｖｒｅｆを変化させることによって、負電圧ＶＢＢを変更あるいは調整することも可能である。
【００５５】
（実施の形態６）
図１３は本発明の実施の形態６による半導体集積回路図のブロック図である。
【００５６】
図１３において、図１１と同一符号は同一又は相当部分である。５７はレギュレータ回路であり、負昇圧回路５１の出力と負電圧出力端の間にレギュレータ回路５７が設置され、レギュレータ回路５７には参照電圧Ｖｒｅｆと電圧選択信号ＣＶＢＢとが入力される。
【００５７】
このように構成された半導体集積回路について、その動作を説明する。
負昇圧回路５１は、電圧選択信号ＣＶＢＢに従って、一定の出力電圧ＶＢＢＰを出力する。レギュレータ回路５７は、入力された負電圧ＶＢＢＰより高く、電圧選択信号ＣＶＢＢに従って選択された一定の電圧を安定的に負電圧ＶＢＢとして出力する。電圧選択信号ＣＶＢＢは電圧検知回路５６とレギュレータ回路５７の双方に入力されており、電圧検知回路５６の検知電圧とレギュレータ回路５７の出力電圧ＶＢＢは、電圧選択信号ＣＶＢＢの状態がどのような場合でも、電圧検知回路５６の検知電圧がレギュレータ回路５７の出力電圧ＶＢＢより低く、かつその電圧差は小さくなるように設定される。これにより、負昇圧回路５１の出力電圧ＶＢＢＰの電圧変動を取り除いた安定な負電圧ＶＢＢの出力が可能になる。また、負昇圧回路５１の出力電圧ＶＢＢＰとレギュレータ回路５７の出力ＶＢＢとの電圧差が小さいので、レギュレータ回路５７内のシリーズトランジスタによる電力ロスを低く抑えることができる。
【００５８】
このように、本実施の形態６による半導体集積回路によれば、レギュレータ回路５７により電圧変動の小さい安定した負電圧ＶＢＢが得られ、かつ電圧選択信号ＣＶＢＢによるいずれの出力電圧ＶＢＢＰにおいても負昇圧回路５１の出力電圧とレギュレータ回路５７との出力電圧の差を小さく保つことができるので、レギュレータ回路５７における電力ロスを抑えることができる。
【００５９】
なお、本実施の形態６においては、レギュレータ回路５７に、参照電圧Ｖｒｅｆと電圧選択信号ＣＶＢＢとが入力される場合を例に挙げて説明したが、電圧選択信号ＣＶＢＢがレギュレータ回路５７に入力されない場合は、参照電圧Ｖｒｅｆに従って、レギュレータ回路５７から出力される出力電圧ＶＢＢは、ＶＢＢＰの電圧値より高く、かつその電圧差は小さくなるように設定される。
【００６０】
（実施の形態７）
図１４は本発明の実施の形態７による不揮発性半導体記憶装置のブロック図である。
図１４において、７０は不揮発性メモリセルアレイ、７１はロウデコーダ、７２はビット線制御回路、７３はカラムデコーダ、７４はアドレスバッファ、７５はデータバッファ、７６は内部電源回路、７７は負電圧発生回路である。
【００６１】
ビット線制御回路７２は、センスアンプ回路、及びカラムゲート、書き込み制御回路を含み、不揮発性メモリセルアレイ７０に対して、データの読み出し、データの書き込みを行うものであり、また、ロウデコーダ７１は、上記不揮発性メモリセルアレイ７０の制御ゲート及び選択ゲートを制御するものである。
【００６２】
ビット制御回路７２はデータバッファ７５及びカラムデコーダ７３とつながり、アドレスバッファ７４はアドレス信号をロウデコーダ７１とカラムデコーダ７３に送信している。負電圧発生回路７７を備えた内部電源回路７６は、不揮発性メモリセルアレイ７０の書き込み・消去時に生成した正の昇圧電圧ＶＰＰをロウデコーダ７１とビット線制御回路７２とカラムデコーダ７３とに供給し、また負電圧発生回路７７から出力される負の昇圧電圧ＶＢＢをロウデコーダ７１に供給する。ここで、負電圧発生回路７７は、実施の形態２から実施の形態６において説明した負昇圧回路５１を備えている。
【００６３】
このように構成された不揮発性半導体記憶装置について、その動作を説明する。
まず、負電圧発生回路７７において、前述した実施の形態４、あるいは５に示した負昇圧回路５１を用いた場合、実施の形態４，５における負昇圧回路５１は昇圧効率が向上されているので、上記不揮発性半導体記憶装置において、書き込み・消去時の電力消費が低減することができる。また、上記負昇圧回路５１は昇圧効率が向上されているのでその回路規模が縮小でき、上記不揮発性半導体記憶装置の面積の削減が可能となる。
【００６４】
また、負電圧発生回路７７に、前述した実施の形態６に示した負昇圧回路５１を用いた場合、実施の形態６における負昇圧回路５１では上記の効果に加え、電圧変動の小さい安定した負電圧ＶＢＢが得られるので、不揮発性メモリセル７０の閾値制御の精度を向上でき、多値の不揮発性半導体記憶装置において有効である。
【００６５】
さらに、負電圧発生回路７７に、前述した実施の形態３に示した負昇圧回路を用いた場合、実施の形態３における負昇圧回路では、低電圧での負電圧生成が可能であるため、上記不揮発性半導体記憶装置の低電圧動作を可能にすることができる。
【００６６】
このように、本実施の形態７による不揮発性半導体記憶装置によれば、適切な電圧値の高精度な負電圧を安定的に供給し、不揮発性半導体記憶装置の書き込み・消去等におけるメモリセルの閾値電圧制御を高精度化することができる。
【００６７】
【発明の効果】
以上のように、本発明の請求項１記載の負昇圧回路によれば、直列接続された複数の昇圧セル列からなる昇圧セルを並行に２列備えた負昇圧回路であって、上記昇圧セルは一つあるいは複数のＮ型ＭＯＳトランジスタと、一つあるいは複数の昇圧容量とを備え、上記昇圧容量の一端には昇圧クロックが入力され、対面する上記昇圧セル列の昇圧セルには互いに逆相の昇圧クロックが入力され、上記昇圧セル内の少なくとも一つのＮ型ＭＯＳトランジスタのバックゲート端子を、対面する上記昇圧セル列の昇圧セルより１段後段の上記昇圧セルの出力端と接続するようにしたので、各Ｎ型ＭＯＳトランジスタのバックゲート電位はドレイン及びソース電位より常に低電位に置かれ、ドレインとバックゲート間が順バイアスになることを防ぎ、寄生バイポーラトランジスタの動作による昇圧効率の低下を抑えられるため昇圧効率の向上を図ることができる。
【００６８】
また、本発明の請求項２記載の負昇圧回路によれば、請求項１記載の負昇圧回路において、上記昇圧セル列の最終段セルは、ゲートとドレインとを接続したダイオード接続で、ソースを上記最終段セルの入力端に接続し、ドレインを上記負昇圧回路の出力端とした第１のＮ型ＭＯＳトランジスタと、ゲートとドレインとを接続したダイオード接続で、ソースを上記最終段セルの入力端に接続し、バックゲートをドレインに接続した第２のＮ型ＭＯＳトランジスタと、一端を上記第２のＮ型ＭＯＳトランジスタのドレインに接続し、他端を上記昇圧クロックの入力端とした昇圧容量とを備え、上記第２のＮ型ＭＯＳトランジスタのドレインをバックバイアス出力端とし、対面する上記昇圧セル列の１段前段の昇圧セル内のＮ型ＭＯＳトランジスタのバックゲート端子に該バックバイアス出力端を接続し、上記第１のＮ型ＭＯＳトランジスタのバックゲートを対面する上記昇圧セル列の最終段セルのバックバイアス出力端に接続するようにしたので、各Ｎ型ＭＯＳトランジスタのバックゲート電位はドレイン及びソース電位より常に低電位に置かれ、ドレインとバックゲート間が順バイアスになることを防ぎ、寄生バイポーラトランジスタの動作による昇圧効率の低下を抑えられるため昇圧効率の向上を図ることができる。
【００６９】
また、本発明の請求項３に記載の負昇圧回路によれば、請求項１または請求項２に記載の負昇圧回路において、上記昇圧セルは、一つのＮ型ＭＯＳトランジスタと一つの昇圧容量とを備え、上記Ｎ型ＭＯＳトランジスタは、ゲートとドレインとを接続したダイオード接続で、ソースを上記昇圧セルの入力端、ドレインを上記昇圧セルの出力端、バックゲートをバックバイアス入力端とし、上記昇圧容量の一端を上記Ｎ型ＭＯＳトランジスタのドレインに接続し、他端を昇圧クロックの入力端としたので、寄生バイポーラトランジスタの動作による昇圧効率の低下を抑え、昇圧効率の向上を図ることができる負昇圧回路を提供することができる。
【００７０】
また、本発明の請求項４に記載の負昇圧回路によれば、請求項１または請求項２に記載の負昇圧回路において、上記昇圧セルは、第１のＮ型ＭＯＳトランジスタと第２のＮ型ＭＯＳトランジスタと、第１の昇圧容量と第２の昇圧容量とを備え、上記第１のＮ型ＭＯＳトランジスタは、ソースを上記昇圧セルの入力端とし、ドレインを上記昇圧セルの出力端とし、上記第２のＮ型ＭＯＳトランジスタは、その電流経路の一端を上記第１のＮ型ＭＯＳトランジスタのドレインと接続し、その電流経路の他端を上記第１のＮ型ＭＯＳトランジスタのゲートと接続し、上記第２のＮ型ＭＯＳトランジスタのゲートを上記第１のＮ型ＭＯＳトランジスタのソースと接続し、上記第１の昇圧容量は、その一端を上記第１のＮ型ＭＯＳトランジスタのドレインに接続し、他端を第１の昇圧クロック入力端とし、上記第２の昇圧容量は、その一端を上記第１のＮ型ＭＯＳトランジスタのゲートに接続し、他端を第２の昇圧クロック入力端としたので、より低電圧の負電圧ＶＢＢを得ることができる。
【００７１】
また、本発明の請求項５に記載の負昇圧回路によれば、請求項４記載の負昇圧回路において、上記昇圧セル列の初段の昇圧セルの入力端には、上記第１の昇圧クロック入力端に入力される昇圧クロックと逆位相の昇圧クロックが入力されるようにしたので、対をなす２列の昇圧セル列を互いに逆相の昇圧クロックで動作させることができる。
【００７２】
また、本発明の請求項６に記載の負昇圧回路によれば、請求項１または請求項２に記載の負昇圧回路において、上記昇圧セルは、一つのＮ型ＭＯＳトランジスタと一つの昇圧容量とを備え、上記Ｎ型ＭＯＳトランジスタは、ゲートとドレインとを接続したダイオード接続で、ソースを上記昇圧セルの入力端、ドレインを上記昇圧セルの出力端、バックゲートをバックバイアス入力端とし、上記昇圧容量の一端を上記Ｎ型ＭＯＳトランジスタのドレインに接続し、他端を昇圧クロックの入力端としたので、上記負昇圧回路の低電圧動作を可能にすることができる。
【００７３】
また、本発明の請求項７に記載の負昇圧回路によれば、請求項１ないし請求項６のいずれかに記載の負昇圧回路において、該負昇圧回路は、参照電圧に基づいて定められる検知電圧を求め、当該負昇圧回路から出力される負電圧と比較して、上記昇圧クロックを制御する昇圧クロック制御信号を出力する電圧検知回路を備えるようにしたので、上記負昇圧回路からの出力電圧を制御することにより、所定の出力電圧を得ることができ、また上記出力電圧を制御することにより素子耐圧以上の電圧が出力されることを防ぐことができる。
【００７４】
また、本発明の請求項８に記載の負昇圧回路によれば、請求項７記載の負昇圧回路において、上記電圧検知回路は、電源電位につながるカレントミラー回路と、ソースを接地電位に接続し、ドレインを上記カレントミラー回路の電流入力端に接続した第１のＮ型ＭＯＳトランジスタと、ゲートとドレインとを上記第１のＮ型ＭＯＳトランジスタのゲートに接続した第２のＮ型ＭＯＳトランジスタと、一端を当該負昇圧回路の負電圧出力端に接続し、他端を上記第２のＮ型ＭＯＳトランジスタのソースに接続し、直列接続された一つあるいは複数のダイオード接続のＮ型ＭＯＳトランジスタからなるトランジスタ列と、第１の入力端を上記第２のＮ型ＭＯＳトランジスタのドレインに接続し、第２の入力端に上記参照電圧を入力して、上記昇圧クロック制御信号を出力するコンパレータあるいは差動増幅回路とを備え、上記第１のＮ型ＭＯＳトランジスタ、上記第２のＮ型ＭＯＳトランジスタ、及び上記トランジスタ列のトランジスタサイズはいずれも同一であるようにしたので、上記参照電圧に基づいた高精度な電圧検知が可能になり、負昇圧回路から出力される負電圧の電圧レベルを精度良く制御することができる。
【００７５】
また、本発明の請求項９に記載の負昇圧回路によれば、請求項７記載の負昇圧回路において、上記電圧検知回路は、電源電位につながるカレントミラー回路と、ソースを接地電位に接続し、ドレインを上記カレントミラー回路の電流入力端に接続した第１のＮ型ＭＯＳトランジスタと、ゲートとドレインとを上記第１のＮ型ＭＯＳトランジスタのゲートに接続した第２のＮ型ＭＯＳトランジスタと、一端を当該負昇圧回路の負電圧出力端に接続し、他端を上記第２のＮ型ＭＯＳトランジスタのソースに接続し、直列接続された一つあるいは複数のダイオード接続のＮ型ＭＯＳトランジスタからなるトランジスタ列と、上記トランジスタ列を構成するいずれかの上記Ｎ型ＭＯＳトランジスタのドレインに、一方の電流経路を接続し、他方の電流経路を当該負昇圧回路の負電圧出力端に接続した、一つあるいは複数の第３のＮ型ＭＯＳトランジスタと、上記検知電圧を選択する電圧選択信号のレベル変換を行い、上記第３のＮ型ＭＯＳトランジスタのゲートに出力する一つあるいは複数のレベルシフト回路と、第１の入力端を上記第２のＮ型ＭＯＳトランジスタのドレインに接続し、第２の入力端に参照電圧を入力して、上記昇圧クロック制御信号を出力するコンパレータあるいは差動増幅回路とを備え、上記第１のＮ型ＭＯＳトランジスタ、上記第２のＮ型ＭＯＳトランジスタ、及び上記トランジスタ列のトランジスタサイズはいずれも同一とし、当該負昇圧回路の負電圧出力端の電圧値を上記電圧選択信号により切り換えるようにしたので、消去、書き込み等の異なる動作モードにおいて必要な電圧値が異なる場合についても、容易に一つの負電圧回路から供給することができる。
【００７６】
また、本発明の請求項１０に記載の半導体集積回路によれば、請求項７ないし請求項８のいずれかに記載の負昇圧回路を備えた半導体集積回路であって、該半導体集積回路は、上記参照電圧によって上記負昇圧回路から入力される負電圧を制御し、所定の電圧値の負電圧を出力するレギュレータ回路を備えるようにしたので、上記負昇圧回路の昇圧電圧が、レギュレータ回路の出力電圧との電位差を常に小さくなるように制御されることで、レギュレータ回路での電力ロスを小さくすることができ、電力効率の向上を図ることができる。
【００７７】
また、本発明の請求項１１に記載の半導体集積回路は、請求項９に記載の負昇圧回路を備えた半導体集積回路であって、該半導体集積回路は、上記参照電圧及び電圧選択信号によって、該負昇圧回路から入力される所定の電圧値を制御し、該電圧値より高電位の負電圧を出力するレギュレータ回路を備えるようにしたので、上記負昇圧回路の出力端より高電位にレギュレートされた負電圧を出力することにより、電圧変動の小さくて安定した高精度な負電圧を得ることができ、不揮発性半導体記憶装置における書き込み・消去等の高精度な制御が可能となる。
【００７８】
また、本発明の請求項１２に記載の不揮発性半導体記憶装置によれば、負昇圧回路を備えた不揮発性半導体記憶装置であって、該負昇圧回路として、請求項６ないし請求項９のいずれかに記載の負昇圧回路を用いるようにしたので、書き込み・消去時におけるメモリセルの閾値電圧制御を、高精度且つ高い電力効率で行うことができる。
【００７９】
また、本発明の請求項１３に記載の不揮発性半導体記憶装置によれば、負昇圧回路を備えた不揮発性半導体記憶装置であって、該負昇圧回路として、請求項１０または請求項１１に記載の半導体集積回路を用いるようにしたので、書き込み・消去時におけるメモリセルの閾値電圧制御を、高精度且つ高い電力効率で行うことができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１における負昇圧回路の回路図である。
【図２】本発明の実施の形態１における負昇圧回路の昇圧クロックの波形を示す図である。
【図３】本発明の実施の形態１における負昇圧回路の電圧波形図である。
【図４】本発明の実施の形態２における負昇圧回路の回路図である。
【図５】本発明の実施の形態２における負昇圧回路の昇圧クロックの波形を示す図である。
【図６】本発明の実施の形態２における負昇圧回路の電圧波形図である。
【図７】本発明の実施の形態３における負昇圧回路の回路図である。
【図８】本発明の実施の形態３における負昇圧回路の昇圧クロックの波形を示す図である。
【図９】本発明の実施の形態４における負昇圧回路のブロック図である。
【図１０】本発明の実施の形態４における電圧検知部の詳細な回路図である。
【図１１】本発明の実施の形態５における負昇圧回路のブロック図である。
【図１２】本発明の実施の形態５における電圧検知部の詳細な回路図である。
【図１３】本発明の実施の形態６における半導体集積回路図のブロック図である。
【図１４】本発明の実施の形態７における不揮発性半導体記憶装置のブロック図である。
【図１５】従来の負昇圧回路の回路図である。
【図１６】従来の負昇圧回路の昇圧クロックの波形を示す図である。
【図１７】従来の負昇圧回路におけるＮ型ＭＯＳトランジスタの断面構造図である。
【符号の説明】
１１〜１４、２１〜２４  昇圧セル
３１〜３４、４１〜４４  昇圧セル
１５、２５、３５、４５  終段セル
３６、４６  ブートストラップ回路
５１  負昇圧回路
５２  負電圧チャージポンプ回路
５３  昇圧クロック回路
５４  電圧検知回路
５５  参照電圧発生回路
５６  電圧検知回路
５７  負電圧レギュレータ回路
６０  比較器あるいは差動増幅回路
６１  レベルシフト回路
７０  メモリセルアレイ
７１  ロウデコーダ
７２  ビット線制御回路
７３  カラムデコーダ
７４  アドレスバッファ
７５  データバッファ
７６  内部電源回路
７７  負電圧発生回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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