(57)【特許請求の範囲】
【請求項１】
データを貯蔵する複数のメモリセルを含むメモリセルアレーと、
貯蔵されたデータを感知して増幅する感知増幅器と、
感知されたデータを受信して前記受信されたデータを外部に提供するデータ出力バッファと、
第１基準電圧を発生する第１基準電圧発生器と、
外部電源供給電圧に基づいて第２基準電圧を発生する第２基準電圧発生器と、
前記第２基準電圧に基づいて内部電源供給電圧を発生して、前記内部電源供給電圧を前記データ出力バッファに提供するバッファ電源供給電圧発生器と、
を備え、
前記第２基準電圧発生器が、
前記第２基準電圧を分割された電圧に分割する電圧分割器と、
前記第１基準電圧と前記分割された電圧とを比較して比較電圧を発生する差動増幅器と、
前記比較電圧に応じて、外部電源供給電圧によって第２基準電圧を分割するプールアップ分割器とを備え、
前記電圧分割器が、
前記分割された電圧を提供するノードと、
前記第２基準電圧に結合されたソースと、前記ノードに結合されたドレーンと、前記ノードに結合されたゲートと、前記第２基準電圧に結合された本体を有する第１ＰＭＯＳトランジスターと、
前記ノードに結合されたソースと、前記第３基準電圧に結合されたドレーンと、前記第３基準電圧に結合されたゲートと、前記外部電源供給電圧に結合された本体を有する第２ＰＭＯＳトランジスターと、
を備えることを特徴とする集積回路メモリ装置。
【請求項２】
外部電源供給電圧が所定の電圧以上である場合、前記第２基準電圧が外部電源供給電圧に逆比例することを特徴とする請求項１に記載の集積回路メモリ装置。
【請求項３】
外部電源供給電圧が所定の電圧以下である場合、第２基準電圧が外部電源供給電圧に比例することを特徴とする請求項１に記載の集積回路メモリ装置。
【請求項４】
前記第１基準電圧発生器が、
前記第１基準電圧を提供する第１ノードと、
前記外部電源供給電圧に結合された第１端部と前記第１ノードに結合された第２端部とを有する第１レジスターと、
第２ノードと、
前記第１ノードに結合された第１端部と前記第２ノードに結合された第２端部とを有する第２レジスターと、
前記第２ノードに結合されたドレーンと、ソースと、前記第１ノードに結合されたゲートとを有する第１ＮＭＯＳトランジスターと、
前記第１ＮＭＯＳトランジスターのソースに結合されたドレーンと、第３基準電圧に結合されたソースと、前記外部電源供給電圧に結合されたゲートとを有する第２ＮＭＯＳトランジスターと、
前記第１ノードに結合されたソースと、第３基準電圧に結合されたドレーンと、前記第２ノードに結合されたゲートと、前記第１ノードに結合された本体とを有する第１ＰＭＯＳトランジスターとを備えることを特徴とする請求項１に記載の集積回路メモリ装置。
【請求項５】
基準電圧を発生する回路において、
上部電源供給電圧を提供する第１ノードと、
下部電源供給電圧を提供する第２ノードと、
入力電圧受信する第３ノードと、
前記基準電圧を提供する第４ノードと、
前記基準電圧を分割された電圧に分割する電圧分割器と、
前記入力電圧と前記分割された電圧とを比較して比較電圧を発生する差動増幅器と、
前記比較電圧に応じて、前記上部電源供給電圧によって基準電圧を分割するプールアップ分割器とを備え、
前記電圧分割器が、
前記分割された電圧を提供する第５ノードと、前記第４ノードに結合されたソースと、第５ノードに結合されたドレーンと、前記第５ノードに結合されたゲートと、前記第４ノードに結合された本体を有する第１ＰＭＯＳトランジスターと、
前記第５ノードに結合されたソースと、前記第２ノードに結合されたドレーンと、前記第２ノードに結合されたゲートと、前記第１ノードに結合された本体を有する第２ＰＭＯＳトランジスターとを備えることを特徴とする基準電圧発生回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は集積回路半導体メモリ装置に関り、より詳しくは、半導体メモリに使用するための内部電源供給電圧をデータ出力バッファに供給する内部電源供給電圧発生器に関するものである。
【０００２】
【従来の技術】
ＤＲＡＭとＳＲＡＭのような半導体メモリ装置は集積度が高くなることに従い、データ出力速度と帯域幅が相当改善されてきた。
【０００３】
出力データ保持時間ｔＯＨと有効出力に対するクロック遅延時間ｔＳＡＣとの間隙（ｇａｐ）がバーストアクセスモードの重要性によって同期型メモリにおいて重要なパラメータである。これはクロックサイクル時間ｔＣＣが間隙に依存するためである。クロックサイクル時間がｔＯＨとｔＳＡＣとの和と、ｔＯＨとｔＳＡＣとの間隙である。ｔＯＨとｔＳＡＣは上昇と下降遷移時間によって決められる。ｔＯＨは上昇遷移時間によって決められ、ｔＳＡＣは下降遷移時間によって決められる。したがって、間隙が大きくなると、クロックサイクル時間は増加され、帯域幅が狭くなる結果になる。ｔＯＨとｔＳＡＣとの間隙の増加は電源供給電圧と温度の変化、或はデータ出力ピンのインピダンス誤整合によって優先的に発生される。間隙は電源供給電圧と温度にきわめて敏感である。
【０００４】
電源供給電圧の変化によるｔＯＨとｔＳＡＣとの間隙の増加を防ぐため、集積回路半導体メモリ装置上に実現されたデータ出力バッファ回路は外部インタフェースにおける外部電源供給電圧に結合されたデータ出力駆動部の代りに外部電源供給電圧より安定された内部電源供給電圧によって供給される。駆動部は外部電源供給電圧とデータ出力パットとの間に直列に結合された電流経路を有するプールアップＭＯＳトランジスターと、データ出力パッドと基準電源供給電圧（接地電圧）との間に直列に結合された電流経路を有するプールダウンＭＯＳトランジスターを含む。速度を向上させるため、プールアップＭＯＳトランジスターは内部電源供給電圧によって決められたブーストされた電圧によって供給される。
【０００５】
しかしながら、もし高電源供給電圧が上述したデータ出力バッファ運営管理によって低電源供給電圧半導体メモリに外部的に印加されると、メモリのデータ出力駆動部内のプールアップトランジスターのソース−ドレーン電圧は増加される。これはプールアップトランジスターの電流駆動能力が増加されたため、高出力電圧と低出力電圧との間にスキュー（ｓｋｅｗ）を発生する。即ち、上昇遷移時間が短くなり、下降遷移時間は変わらない。結果的に、ｔＯＨが短くなり、ｔＳＡＣは逆に長くなるから、メモリの帯域幅は減少される。
【０００６】
【発明が解決しようとする課題】
したがって、本発明の目的は、改良された速度と帯域幅を有する集積回路半導体メモリ装置を提供することである。
【０００７】
本発明の他の目的は非正常外部電源供給電圧によって発生する高出力電圧と低出力電圧との間のスキューを防ぐことができる集積回路半導体メモリ装置を提供することである。
【０００８】
本発明のこの目的と、構成と、特徴は外部電源供給電圧に基づいて内部電源供給電圧を発生して、内部電源供給電圧をデータ出力バッファに提供する内部電源供給電圧発生器を含む集積メモリ装置によって達成される。この望ましい内部電源供給電圧発生器は外部電源供給電圧が所定の電圧（例えば、２．５Ｖ）より高いとき、外部電源供給電圧に逆比例する内部電源供給電圧を発生する。一方、内部電源供給電圧は外部電源供給電圧が所定の電圧より低いとき、外部電源供給電圧に比例する内部電源供給電圧を発生する。
【０００９】
したがって、正常外部電源供給電圧以上高い外部電源供給電圧が半導体メモリに供給されても、本発明による半導体メモリ装置には外部電源供給電圧の変化による高出力電圧と低出力電圧との間にスキューが発生しない。
【００１０】
【課題を解決するための手段】
本発明の１特徴によると、内部電源供給電圧は第１基準電圧（例えば、１．１Ｖ）を発生する第１基準電圧発生器と、外部電源供給電圧に依存して変化される第２基準電圧を発生する第２基準電圧発生器と、第２基準電圧に基づいて内部電圧を発生して、内部電源供給電圧をデータ出力バッファに提供するバッファ電源供給電圧発生器を有する。第２基準電圧発生器は外部電源供給電圧が所定の電圧（例えば、２．５Ｖ）より高いとき、外部電源供給電圧に逆比例する内部基準電圧を発生する。又、第２基準電圧発生器は外部電源供給電圧が所定の電圧より低いとき、外部電源供給電圧に比例する第２基準電圧を発生する。第２基準電圧発生器は電圧分割器と、差動増幅器と、プールアップ分割器で構成される。電圧分割器は第２基準電圧を分割された電圧に分割する。差動増幅器は第１基準電圧を分割された電圧と比較して比較電圧を発生する。プールアップ駆動器は比較電圧に応じて外部電源供給電圧によって第２基準電圧を駆動する。
【００１１】
【発明の実施の形態】
以下、本発明の望ましい実施の形態を添付した図面を参照しながら、詳細に説明する。図面では広く公知された回路は本発明の説明を簡単にするため、ブロック図で示し、同一な構成要素には同一な参照番号を付ける。
【００１２】
図１を参照すると、本発明による集積回路半導体メモリ装置がブロック図で示している。メモリ装置１００はローアドレスＡｉを受信するローアドレスバッファ回路１１０と、カラムアドレスＡｊを受信するカラムアドレスバッファ回路１２０と、ローとカラムで配列されデータビットを貯蔵する複数のメモリセルと、ローアドレスＡｉに基づいてメモリセルアレー１２５のうち１つのローを選択するローディコーダ回路１３０と、メモリセルアレー１２５のうち、少なくとも１つのカラムを選択するカラムディコーダ回路１４０と、選択されたメモリセルからデータＤＢｉを感知及び増幅する感知増幅器及び入力／出力（Ｉ／Ｏ）ゲート回路１５０と、データＤＢｉをＩ／ＯパッドＤＱｉを出力するデータ出力バッファ回路１６０を含む。メモリ装置１００は加えて外部電源供給電圧（上部電源供給電圧）ＥＶＣに基づいて内部電源供給電圧ＶＩＮＴＱを発生する内部電源供給電圧発生器回路２００を含む内部電源供給電圧ＶＩＮＴＱはデータ出力バッファ１６０に提供する。
【００１３】
内部電源供給電圧発生器２００は第１基準電圧ＶＲＥＦを発生する第１基準電圧発生器１７０と、第２基準電圧発生器ＶＲＥＦＱを発生する第２基準電圧発生器１８０と、バッファ電源供給電圧として内部電源供給電圧ＶＩＮＴＱを発生するバッファ電源供給電圧発生器１８０とを含む。第１と第２基準電圧発生器１７０と１８０バッファ電源供給電圧発生器１９０は外部電源供給電圧ＥＶＣを供給する。
【００１４】
図２はデータ出力バッファ１６０の詳細回路構成を示している。データ出力バッファ１６０はＮＡＮＤゲートＧ１，Ｇ２，及びＧ３と、インバータＩＶ１及びＩＶ３と、ブスティング回路１６２と、出力駆動回路１６４とを含む。第１ＮＡＮＤゲートＧ１は感知増幅器とＩ／Ｏゲート回路１５０からデータ信号ＤＢｉを受信する第１入力と、内部制御回路（図示しない）と、入力信号ＤＢｉとＰＴＲＳＴのＮＡＮＤゲート論理出力信号を提供する出力を含む。第１インバータＩＶ１はデータ信号ＤＢｉと反転された信号ＤＢｉバーとを受信する入力を有する。第２インバータＩＶ２はインバータＩＶ１から反転された信号ＤＢｉバーを受信する第１入力と、制御信号ＰＴＲＳＴを受信する第２入力と、入力信号ＤＢｉバーとＰＴＲＳＴのＮＡＮＤ論理出力信号を提供する出力とを有する。第２インバータＩＶ３は第２ＮＡＮＤゲートＧ２の出力に結合された入力と、出力駆動回路１６４に結合された出力を有する。ブスティング回路１６２は第１ＮＡＮＤゲートＧ１の出力に結合された入力を有するインバータＩＶ２と；インバータＩＶ２の出力に結合された第１電極を有する電荷ポップキャパシターＣ１と；ダイオド接続されたＮＭＯＳトランジスタＭＮ９を経て内部電源供給電圧ＶＩＮＴＱに結合された第２電極と、キャパシタＣ１の第２電極とダイオド接続されたトランジスタ−ＭＮ９と共通に接続されたソースと、出力駆動回路１６４に結合されたドレーンと第１ＮＡＮＤゲートＧ１に結合されたゲートを有するプールアップＰＭＯＳトランジスターＭＮ１０と；プールアップトランジスターＭＰ１０のドレーンに接続されたドレーンと、基準或は下部電源供給電圧（即ち、接地電圧）ＧＮＤに接続されたソースと、第３ＮＡＮＤゲートＧ３の出力に結合されたゲートを有するプールダウンＮＭＯＳトランジスター出力駆動回路１６４は外部電源供給電圧ＥＶＣに接続されたドレーンと、出力パッドＤＯＵＴに結合されたソースと、ブスティング回路１６２内にトランジスターＭＰ１０とＭＮ１０のドレーンに結合されたゲートと；出力パットＤＯＵＴに結合されたドレーンと、基準電源供給電圧ＧＮＤに結合されたソースと、インバータＩＶ３の出力に結合されたゲートを有するプールダウンＮＭＯＳトランジスターＭＮ１２を含む。この構成の出力バッファ回路の動作は以下詳細に説明する。
【００１５】
データ信号ＤＢｉが高論理レベルであり（或は反転されたＤＢｉバーが低論理レベルである）制御信号ＰＴＲＳＴが高論理レベルであるとき、第１と第３ＮＡＮＤゲートＧ１とＧ３の出力信号は低論理レベルになり、第２ＮＡＮＤゲートＧ２の出力信号は高論理レベルになる。ブスティング回路１６２において、（第１プールダウンアップトランジスターと称した）プールダウントランジスターはタンオフされる。結果として、電荷ポンプキャパシタＣ１は第１プールアップトランジスターＭＰ１０を経て所定のブーストされた電圧（例えば、約ＶＩＮＴＱ ｘ１．８Ｖ）を第１プールアップノードＤＯＫ或は出力駆動回路１６４内の（第２プールアップトランジスターと称した）プールアップトランジスターＭＮ１１のゲートに提供する。ノードＤＯＫのブーストされた電圧は有利な速度を提供し、内部電源供給電圧ＶＩＮＴＱに依存する。このとき、低論理レベルはプールアップノードＤＯＫバー或いは出力駆動回路１６４内の（第２プールダウントランジスターと称した）プールダウントランジスターＭＮ１２に提供されるため、第２プールダウントランジスターＭＮ１２はタンオフされる。
従って、ノードＤＯＫの電圧レベルは電荷ポンプキャパシタによるポンピング電位とインバータＩＶ２を通じる電位の和であるから、第２プールアップトランジスターＭＮ１１はタンオンされ、出力パッドＤＯＵＴの電圧レベルは高論理レベルになる。
【００１６】
一方、データ信号ＤＢｉは低論理レベル（或いは反転されたデータ信号ＤＢｉバーは低論理レベル）であり、制御信号ＰＴＲＳＴが高論理レベルである時、第１と第３ＮＡＮＤゲートＧ１とＧ３の出力信号は高論理レベルになり、第２ＮＡＮＤゲートＧ２の出力信号は低論理レベルになる。したがって、第１プールアップトランジスターＭＰ１０はタンオフされ、第２プールダウントランジスターＭＮ１０はタンオンされ、第２プールダウントランジスターＭＮ１２はタンオンされる。結果的に出力パットＤＯＵＴの電圧レベルは低論理レベルになる。
【００１７】
しかしながら、正常電源供給電圧レベルＬＥＶＣ以上の高外部電源供給電圧ＨＥＶＣ（例えば、２．５Ｖ）は上述した構成の半導体メモリ装置に供給され、ノードＤＯＫは本発明の前記従来の技術部分に述べたように外部電源供給電圧変化に関わらず、殆ど一定な所定のブーストされた電圧で供給され、第２プールアップトランジスターＭＮ１１の電流駆動能力（或いは電導度）は正常状態にトランジスターＭＮ１１の電流駆動能力により低くなる。結果的に、図６に示したように基準記号ＡとＢが正常状態の時、高と低出力電圧を示し、記号Ａ’は非正常状態の時、高出力電圧を示しているところで外部電源供給電圧の変化によって、電圧出力高電圧ＶＯＨと出力低電圧ＶＯＬとの間のスキューが発生される。従って、そのスキューの発生を防ぐのが必要である。この解決方法は以下で説明する内部電源供給電圧発生器２００にある。
【００１８】
図３は第１基準電圧発生器１７０の詳細な回路構成を示している。第１基準電圧発生器１７０はレジスタＲ１とＲ２と、ＮＭＯＳトランジスターＭＮ１とＭＮ２と、ＰＭＯＳトランジスターＭＰ１とで構成される。レジスターＲ１の一端部は外部電源供給電圧（上部電源供給電圧）ＥＶＣに結合され、その他の端部は第１基準電圧ＶＲＥＦを提供する第１ノード１４に結合される。レジスタＲ２の一端部は第１ノード１４に結合され、その他の端部は第２ノード１６に結合される。ＮＭＯＳトランジスターＭＮ１ＴＯとＭＮ２は第２ノード１６と基準電圧（下部電源供給電圧）ＧＮＤとの間に直列に結合されたソース−ドレーン導電経路（即ち、チャンネル）を有する。ＮＭＯＳトランジスターＭＮ１とＭＮ２のゲートは第１ノード１４と外部電源供給電圧ＥＶＣに各々結合される。ＰＭＯＳトランジスターＭＰ１は第１ノード１４に結合されたソースと、接地電圧ＧＮＤに結合されたドレーンと、第２ノード１６に結合されたゲートと、第１基準電圧ＶＲＥＦに印加された本体（或いはバルク）とを有する。
【００１９】
第１基準電圧ＶＲＥＦはＰＭＯＳトランジスターＭＰ１のスレショルド電圧Ｖtp1とＮＭＯＳトランジスターＭＮ１のドレーン電圧ＶDN1との和である。第１基準電圧ＶＲＥＦは以下のように表示できる。
ＶＲＥＦ＝  ＶTP1 ＋ ＶDN1
＝  ＶTP1＋（ＶTP1／Ｒ２）ＲTR
＝  ＶTP1＋（１＋ＲTR／Ｒ２）
ここで、ＲTRはＮＭＯＳトランジスターＭＮ１とＭＮ２の等価抵抗値の和である。
【００２０】
この方程式から、外部電源供給電圧ＥＶＣは第１基準電圧ＴＶＲＥＦを発生する回路１７０に影響を与えないことを認識しなければならない。スレショルド電圧ＶTP1が温度に逆比例し、抵抗値の和ＲTRが温度に比例するため、基準電圧の温度変化の影響は最小化される。
【００２１】
図４を参照すると、第２基準電圧発生器１８０の詳細回路構成を示している。第２基準電圧発生器１８０は差動増幅器２１２と、プールアップ駆動器２１４と、電圧分割器２１６とを含む。差動増幅器２１２はＰＭＯＳトランジスターＭＰ２とＭＰ３によって形成される電流ミラー（ｃｕｒｒｅｎｔ  ｍｉｒｒｏｒ）と、ＮＭＯＳトランジスターＭＮ３とＭＮ４によって形成された差動対と、ＮＭＯＳトランジスターＭＮ５によって形成された電流シンカー（ｃｕｒｒｅｎｔ  ｓｉｎｋｅｒ）で構成される。電流ミラーＭＰ２とＭＰ３には外部電源供給電圧ＥＶＣが供給される。トランジスターＭＰ２とＭＰ３の本体は外部電源供給電圧ＥＶＣに結合される。第１基準電圧ＶＲＥＦはトランジスターＭＮ３とＭＮ５のゲートに印加される。トランジスターＭＮ４のゲートは電源分割器２１６に結合される。出力ノード１７はプールアップ分割器２１４に結合される。差動増幅器２１２は第１基準電圧ＶＲＥＦを分割器２１６の分割された電圧Ｖｄｉｖと比較して、比較電圧Ｓｃｏｍｐを発生する。分割された電圧Ｖｄｉｖが第１基準電圧ＶＲＥＦより低いとき、比較電圧Ｓｃｏｍｐは減少され、第２基準電圧ＶＲＥＦＱを増加させる。反面、分割された電圧Ｖｄｉｖが第１基準電圧ＶＲＥＦより高いとき、比較電圧Ｓｃｏｍｐは増加され、第２基準電圧ＶＲＥＦＱを減少させる。プールアップ駆動器２１４はゲートがノード１７に結合されたＰＭＯＳトランジスターＭＰ４を含む。トランジスターＭＰ４のソース−ドレーンチャンネルは第２基準電圧ＶＲＥＦＱを提供するために、外部電源供給電圧ＥＶＣとノード１８との間に結合される。プールアップ駆動器２１４は外部電源供給電圧ＥＶＣによって第２基準電圧を駆動する。電圧駆動器２１６はノード１８と接地電圧ＧＮＤとの間に直列に結合された２つの抵抗器ー接続ＰＭＯＳトランジスターＭＰ５とＭＰ６で構成される。トランジスターＭＰ５とＭＰ６の接合ノード１９は差動増幅器２１２内のトランジスターＭＮ４のゲートに結合される。トランジスタＭＰ５の本体は外部電源供給電圧ＥＶＣに結合される。電圧分割器２１６は第２電圧ＶＲＥＦＱを電圧Ｖｄｉｖで分割される。この電圧Ｖｄｉｖはノード１９を経て差動増幅器２１２に提供される。
【００２２】
正常外部電源供給電圧以上の外部電源供給電圧が本発明の半導体メモリチップに供給されるとき、分割器回路２１６内のＰＭＯＳトランジスターＭＰ６のスレショルド電圧ＶTP6が増加され、分割された電圧Ｖｄｉｖが増加されるようにする。結果的に、正常外部供給電圧（例えば、２．５Ｖ）以上の外部電源供給電圧が本発明のメモリに供給されると、図７に示したように分割された電圧Ｖｄｉｖが比較的に増加され、第１基準電圧ＶＲＥＦが一定（例えば、１．１Ｖ）に維持されるから、第２基準電圧ＶＲＥＦＱが減少される。
【００２３】
図５はバッファ電源供給電圧発生器１９０の詳細回路構成を示している。バッファ電源供給電圧１９０は差動増幅器２３０と、プールアップ駆動器２３２と、データ出力バッファ１６０に内部電源供給電圧ＶＩＮＴＱを提供する出力ノード２３４を含む。差動増幅器２３０はＰＭＯＳトランジスターＭＰ７とＭＰ８によって形成される電流ミラーと、比較電圧を提供する出力ノード５０と、ＮＭＯＳトランジスターＭＮ６とＭＮ７によって形成された差動対と、ＮＭＯＳトランジスタＭＮ８によって形成された電流シンカーとを含む。電流ミラートランジスターＭＰ７と８は外部電源供給電圧ＥＶＣで供給される。トランジスターＭＰ７とＭＰ８の本体は外部電源供給電圧ＥＶＣに結合される。第基準電圧ＶＲＥＦＱはトランジスタＭＮ６のゲートに結合され、内部電源供給電圧ＶＩＮＴＱはトランジスターＭＮ７のゲートに結合される。電流シンカートランジスターＭＮ８は内部制御回路（図示しない）からの制御信号ＰＶＩＮＴＱＥに供給される。プールアップ駆動器２１４はゲートがノード５０に結合されたＰＭＯＳトランジスターＭＰ９を含む。トランジスターＭＰ９のソース−ドレーンチャンネルは外部電源供給電圧ＥＶＣとノード２３４との間に結合される。プールアップ駆動器２１４は外部電源供給電圧ＥＶＣを使用して内部電源供給電圧ＶＩＮＴＱＱを駆動する。
【００２４】
内部電源供給電圧ＶＩＮＴＱが第２基準電圧ＶＲＥＦＱより低いとき、ノード５０の比較電圧は減少され、内部電源供給電圧ＶＩＮＴＱが増加する。反面、内部電源供給電圧ＶＩＮＴＱが第２基準電圧ＶＲＥＦＱより高いとき、ノード５０の比較電圧は増加され、内部電源供給電圧ＶＩＮＴＱが減少する。
【００２５】
【発明の効果】
従って、正常外部電源供給電圧以上の外部電源供給電圧が本発明の半導体チップに供給される時、第２基準電圧ＶＲＥＦＱが減少され、第２プールアップトランジスターＭＮ１１の第２プールアップトランジスターＭＮ１１のゲート−ソース電圧Ｖｇｓが減少される（図６参照）ようになるから、内部電源供給電圧ＶＩＮＴＱは相対的に減少される。これは高ＥＶＣによって発生されたドレーン−ソース電圧Ｖｄｓの増加を補償し、トランジスターＭＮ１１は外部電源供給電圧にもかかわらず、一定な電流駆動能力を有して、外部電源供給電圧の変化による高出力電圧ＶＯＨと低出力ＶＯＬとの間のスキューの発生を防ぐことができる。
【図面の簡単な説明】
【図１】  本発明による半導体メモリ装置の実施の形態を示すブロック図である。
【図２】  図１に示したデータ出力バッファの詳細な回路図である。
【図３】  図１に示した第１基準電圧発生器の詳細な回路図である。
【図４】  図１に示した第２基準電圧発生器の詳細な回路図である。
【図５】  図１に示したバッファ電源供給電圧発生器の詳細な回路図である。
【図６】  外部電源供給電圧の変化による高出力電圧とてい出力電圧との間にスキューを示した図である。
【図７】  外部電源供給電圧と第２基準電圧発生器との関係を示した図である。
【符号の説明】
１００：半導体メモリ装置
１１０：ローアドレスバッファ回路
１２０：カラムアドレスバッファ回路
１２５：メモリセルアレー
１３０：ローディコーダ回路
１４０：カラムディコーダ回路
１５０：入力／出力ゲート回路
１６０：データ出力バッファ回路
１７０：第１基準電圧発生器
１８０：第２基準電圧発生器
１９０：バッファ電源供給発生器
２００：内部電源供給電圧発生器
【図１】
0003810220.tif 000002
【図２】
0003810220.tif 000003
【図３】
0003810220.tif 000004
【図４】
0003810220.tif 000005
【図５】
0003810220.tif 000006
【図６】
0003810220.tif 000007
【図７】
0003810220.tif 000008