(57)【特許請求の範囲】
【請求項１】
ジッタ削減モジュール（１０４）を含む自動テスト装置（１００）であって、前記ジッタ削減モジュールは、テスト・システム・クロックを搬送する第１の伝送線路（１１７）を備えており、前記第１の伝送線路は一端が第１の同調スタブ（１１６）に接続され、前記第１の同調スタブは開放又は短絡終端を有している、自動テスト装置において、
前記ジッタ削減モジュールは、第２の伝送線路（１１５）と、第２の同調スタブ（１１８）と、ＲＦ変圧器（１１９）とを更に含み、
前記ＲＦ変圧器は、一次コイルと二次コイルとを含み、
前記第１の同調スタブに接続された前記第１の伝送線路の一端は、前記一次コイルの一端に接続され、
前記第２の伝送線路の一端は、前記一次コイルの他端に接続され、
前記第２の同調スタブは、前記二次コイルに接続されていることを特徴とする自動テスト装置。
【請求項２】
前記ＲＦ変圧器が１：１の平衡不平衡変成器である、請求項１記載の自動テスト装置。
【請求項３】
前記第１の同調スタブが開放終端を有する同軸ケーブルである、請求項１記載の自動テスト装置。
【請求項４】
前記第１の同調スタブが前記テスト・システム・クロックの波長の２分の１と等しい電気的長さを有する、請求項３記載の自動テスト装置。
【請求項５】
前記第２の同調スタブが短絡終端を有する同軸ケーブルである、請求項１記載の自動テスト装置。
【請求項６】
前記第２の同調スタブが前記テスト・システム・クロックの波長の２分の１と等しい電気的長さを有する、請求項５記載の自動テスト装置。
【請求項７】
前記第２の同調スタブが開放終端を有する同軸ケーブルである、請求項１記載の自動テスト装置。
【請求項８】
前記第２の同調スタブが前記テスト・システム・クロックの波長の４分の１と等しい電気的長さを有する、請求項７記載の自動テスト装置。
【請求項９】
クロック・ジッタ削減モジュール（１０４）であって、
（ａ）クロック信号を入力する第１の同軸ケーブル（１１５）と、
（ｂ）一次コイルと二次コイルとを有するＲＦ変圧器であって、前記一次コイルの一端が前記第１の同軸ケーブルに結合されている、ＲＦ変圧器（１１９）と、
（ｃ）前記一次コイルの他端に結合されており、削減されたジッタを有するクロック信号を出力する第２の同軸ケーブル（１１７）と、
（ｄ）前記一次コイルの前記他端に結合された開放終端を有する第３の同軸ケーブル（１１６）と、
（ｅ）前記二次コイルに結合された第４の同軸ケーブル（１１８）と、
から構成される、クロック・ジッタ削減モジュール。
【請求項１０】
前記ＲＦ変圧器が１：１の平衡不平衡変成器である、請求項９記載のクロック・ジッタ削減モジュール。
【請求項１１】
前記第３の同軸ケーブルが前記クロック信号の波長の２分の１と等しい電気的長さを有する、請求項９記載のクロック・ジッタ削減モジュール。
【請求項１２】
前記第４の同軸ケーブルが短絡終端を有する、請求項９記載のクロック・ジッタ削減モジュール。
【請求項１３】
前記第４の同軸ケーブルが前記クロック信号の波長の２分の１と等しい電気的長さを有する、請求項１２記載のクロック・ジッタ削減モジュール。
【請求項１４】
前記第４の同軸ケーブルが開放終端を有している、請求項９記載のクロック・ジッタ削減モジュール。
【請求項１５】
前記第４の同軸ケーブルが前記クロック信号の波長の４分の１と等しい電気的長さを有する、請求項１４記載のクロック・ジッタ削減モジュール。
【発明の詳細な説明】
この発明は、広くは、自動テスト（試験）装置に関し、更に詳しくは、テスト・システム・クロックにおけるジッタ削減に関する。
自動テスト装置は、一般にはテスタとして知られており、電子産業において電子素子、半導体デバイス又はプリント回路ボード・アセンブリが製造上の欠陥を含むかどうかを判断するために広く用いられている。更に、テスタは、一般に、コンピュータ化された制御回路と、ドライバ及び受信機チャネルと、テスタ・ピンとから構成され、テスタ・ピンは、テスト対象デバイス（ＤＵＴ：device under test）のノードをドライバ及び受信機チャネルに接続する。
典型的なテスト・セッションの間には、ドライバ・チャネルが、テスト信号をＤＵＴに与え、受信機チャネルは、ＤＵＴがテスト信号に応答して生じる出力信号を検出する。そして、出力信号は、一般に、適切に機能しているデバイスであれば生じるであろうことが予測される予測応答信号と比較されることによって評価される。
テスタの重要な特徴は、正確に特定された時刻においてテスト信号を与え出力信号を検出することである。従って、テスタは、「エッジ(edge)」として知られているタイミング信号を発生するタイミング発生器を含むのが典型的である。例えば、第１の特定されたエッジによってドライバ・チャネルがテスト信号の提供を開始し、他方で、第２の特定されたエッジによってドライバ・チャネルがテスト信号の提供を停止することがあり得る。同様に、第３の特定されたエッジによって受信機チャネルが出力信号の検出を開始し、他方で、第４の特定されたエッジによって受信機チャネルが出力信号の検出を停止することがあり得る。
テスタの別の重要な特徴として、高速のデータ・レートでＤＵＴをテストすることができる能力がある。これは、多くの場合に、ＤＵＴにおける故障やエラーは、ＤＵＴがその動作速度に到達する又は動作速度を超えるデータ・レートで動かされた場合にのみ検出することができるからである。
しかし、我々は、テスタのデータ・レートが増加するにつれて、エッジが生じる時刻を正確に特定することがより困難になることを見いだした。そうなる理由の１つは、時間経過と共に信号の位相を変動させることが一般的であるジッタ（jitter）が、データ・レートの上昇と共により顕著になるのが通常であるからである。そのようなジッタは、ほとんどのタイミング発生器によって用いられるテスト・システム・クロックに内在するものである。
テスト・システム・クロックにおけるジッタを削減する１つの方法は、フィルタリングによる方法である。特に、クロックの基本周波数に中心が合わせられたバンドパス・フィルタが、クロックのジッタ成分を減衰させるのに用いられてきた。しかし、バンドパス・フィルタは、クロックの高次の高調波も減衰させるのが一般的である。これは、ジッタ成分を十分に削減することができても、クロックの全体的な特性まで変化させてしまうことを意味する。例えば、高次の高調波が減衰されると、高い電圧レベルと低い電圧レベルとの間の移行領域におけるクロック信号の勾配が減少するのが典型的である。
ジッタを削減する別の方法は、位相ロック・ループを用いてクロックを再生（regenerate）させることである。位相ロック・ループは、電圧制御発振器と、ローパス・フィルタと、フィードバック回路とを含むのが典型的である。しかし、再生されたクロックにおけるジッタは、電圧制御発振器の品質に依存するのが通常である。これは、位相ロック・ループの設計を複雑化する、従って、テスタのコストを上昇させる傾向を有する。
従って、テスト・システム・クロックにおけるジッタの削減方法であって、電圧レベル、デューティ・サイクル及びクロックの全体的形状などのクロックの特性を変更しない方法を有することが望まれる。更に、安価であって実現が容易なジッタ削減方法を有することが望まれる。
発明の概要
以上のような背景を鑑み、テスタのテスト・システム・クロックのジッタ成分を削減することが、本発明の目的の１つである。
本発明の別の目的は、テスタにおけるテスト・システム・クロックのジッタの削減装置であって、安価であり実現が容易なものを提供することである。
以上の及びそれ以外の目的は、クロック入力とジッタの削減されたクロック出力を提供する第１のポートとを含むジッタ削減モジュールにおいて達成される。クロック入力と第１の出力との間には、第１の開放（open-circuited）同調スタブ（tuning stub）が接続されており、テスト・システム・クロックの基本周波数の整数倍すべてにおいて最大のゲインを提供するように同調されている。
好適実施例では、第１の開放（オープン回路）同調スタブは、テスト・システム・クロックの波長の２分の１と等しい電気的長さを有する。
別の実施例では、ジッタ削減モジュールは、ジッタ出力を提供する第２のポートと、クロック入力と第２の出力との間に接続された無線周波数（ＲＦ）変圧器とを含む。ＲＦ変圧器は、好ましくは、１：１の変成比とフェライト・ロッド・コアとを有する平衡不平衡変成器（バラン：balun）である。
更に別の実施例では、短絡（short-circuited）同調スタブが、ＲＦ変圧器と第２の出力との間に接続されている。短絡同調スタブは、好ましくは、テスト・システム・クロックの波長の２分の１に等しい電気的長さを有する。
更にまた別の実施例では、第２の開放同調スタブが、ＲＦ変圧器と第２の出力との間に接続されている。第２の開放同調スタブは、好ましくは、テスト・システム・クロックの波長の４分の１に等しい電気的長さを有する。
これ以外の目的及び効果は、以下の説明と図面とを考察することにより明らかになるであろう。
【図面の簡単な説明】
本発明は、以下の詳細な説明と次の図面とを参照することによって、よりよく理解することができる。
図１は、本発明によるジッタ削減モジュールを組み入れたテスタの部分的なブロック図である。
図２は、図１において用いられたジッタ削減モジュールのブロック図である。
図３は、ジッタ削減モジュールの別の実施例のブロック図である。
好適実施例の説明
図１は、テスタ（試験装置）１００の部分的なブロック図を示す。テスタ１００は、本発明によるジッタ削減（低減）モジュール１０４を組み入れている。
典型的なテストの構成では、テスト・エンジニアは、コンピュータ・ワークステーション１０３上でテスト・プログラムを開発する。テスト・プログラムは、一連のテスト・ベクトルを含むのが一般的である。テスト・エンジニアは、また、典型的には、コマンドをコンピュータ・ワークステーション１０３上で入力するが、これには、テストを開始させる又は動作パラメータを特定するコマンドが含まれる。特に、テスト・エンジニアは、テスト・システム・クロックの周波数を特定することがある。これは、後で、周波数発生器１０２によって発生され、従って、テスト・サイクルを特定するものである。テスト・システム・クロックの周波数は、典型的には、ＲＦ帯域、すなわち、２０ＭＨｚから８００ＭＨｚの範囲内にある。
更に、周波数発生器１０２は、テスト・システム・クロックに対する基準を提供する周波数基準装置（frequency reference）１０１と、ベクトル・シーケンサ１０５に結合されたジッタ削減モジュール１０４との両方に結合されている。ジッタ削減モジュール１０４については、後で詳細に説明する。
テスト・エンジニアは、次に、典型的には、コンピュータ・ワークステーション上で、テスト・プログラムをベクトル・シーケンサ１０５に含まれるメモリ１１０にロードするコマンドを入力する。例えば、特定のテスト・サイクルの間に、やはりベクトル・シーケンサ１０５に含まれているプロセッサ１０９が、テスト・ベクトルをメモリ１１０からシーケンシャルに読み出し、データ値、タイミング情報及びフォーマット情報をチャネル１０６に送る。示されているように、チャネル１０６は、テスタ１００に含まれている複数のチャネルの１つにすぎない。更に、やはり複数のテスタ・ピンの１つであるテスタ・ピン１０７が、チャネル１０６をテスト対象デバイス（ＤＵＴ）１０８のノードの１つに接続する。
データ値は、バイナリ・ディジット（２進数値）０及び１の論理値であるのが典型的であり、フォーマット情報は、データ値がＤＵＴ１０８のあるノードに与えられる又はそこで捕捉されるかどうかを示すのが一般的である。また、タイミング情報は、一般に、特定されたテスト・サイクルの開始時に対して、いつデータ値が与えられる又は捕捉されるのかを示す。従って、チャネル１０６は、テスト・データをＤＵＴ１０８に与えるか又はテスト・データに応答してＤＵＴ１０８が生じる出力データを捕捉する回路（図示せず）を含む。
テスタ１００は、次に、捕捉された出力データを、典型的にはメモリ１１０に記憶されている予測データと比較する。この比較は、通常、一連のプログラムされたステップに応答するプロセッサ１０９を用いて、ソフトウェアによって実現される。捕捉された出力データが予測データと一致する場合には、テスタ１００は、ＤＵＴ１０８が正常に機能していることを指示するのが通常である。
周波数基準装置１０１、周波数発生器１０２、コンピュータ・ワークステーション１０３、ベクトル・シーケンサ１０５、チャネル１０６及びテスタ・ピン１０７は、通常のテスタに含まれている要素を表している。これらの要素それぞれの構成は、従って、この技術分野の当業者には公知である。これは、これらの要素の特定の実現態様は本発明にとって重要性をもたないことを意味する。
図２は、ジッタ削減モジュール１０４のある実施例のブロック図を示している。周波数発生器１０２は、ジッタ削減モジュール１０４にテスト・システム・クロックを線路１１３上に提供する。好適実施例では、線路１１３は、テスト・システム・クロックを搬送する中心信号導体と接地された外側導体とを有する同軸ケーブルである。
開放同調スタブ１１４もまた、好ましくは、同軸ケーブルであって、接地された外側導体と、線路１１３の中心信号導体と結合された中心信号導体とを有している。開放同調スタブ１１４は、好ましくは、テスト・システム・クロックの波長λCの２分の１に等しい電気的長さを有する。
示されている好適実施例では、線路１１３と開放同調スタブ１１４との両方が、特性インピーダンスＺ0を有している。これによって、以下に示すインピーダンスとゲインとの計算が簡略化される。しかし、実際には、線路１１３と同調スタブ１１４とのそれぞれの特性インピーダンスは同じである必要はないことに注意すべきである。
ジッタ削減モジュール１０４の重要な長所は、電圧レベルや全体的な形状などのクロックの特性を実質的に変更することなく、テスト・システム・クロックにおけるジッタを削減することである。この理由は、ジッタ削減モジュール１０４のゲインが、テスト・システム・クロックの基本周波数とより高次の高調波とに対してほぼ１（unity）であることによる。
特に、開放同調スタブ１１４のインピーダンスは、周波数の関数として、次の式のように表すことができることが知られている。
Ｚ114（ｆ）＝−ｊ（Ｚ0）ｃｏｔ［（２πｆ／ｆCλC）ｌ114］
ただし、ここで、ｆCは、テスト・システム・クロックの基本周波数であり、ｌ114は、開放同調スタブ１１４の電気的長さであって、この好適実施例ではλC／２に等しい。従って、次の式が得られる。
Ｚ114（ｆ）＝−ｊ（Ｚ0）ｃｏｔ［（ｆ／ｆC）π］
更に、ジッタ削減モジュール１０４の入力から出力へのゲインは、次の式によって表すことができる。
Ａ＝Ｚ114（ｆ）／［２Ｚ114（ｆ）＋Ｚ0］
この量は、ジッタ削減モジュール１０４のテスト・システム・クロック出力におけるゲインと称される。
このことから、周波数ｆがｆC、２ｆC、３ｆCなどにそれぞれ近づくにつれて、Ｚ114（ｆ）、従ってＡは、連続的な最大値に近づくことが導かれる。また、周波数ｆが（１／２）ｆC、（３／２）ｆC、（５／２）ｆCなどにそれぞれ近づくと、Ｚ114（ｆ）、従ってＡは、ゼロ（０）に近づく。これは、最大のゲインが、テスト・システム・クロックの基本周波数と高次の高調波とに対して達成されることを意味している。更に、（１／２）ｆC、（３／２）ｆC、（５／２）ｆCなどに近づく周波数を有するノイズがジッタを構成するのが通常であるから、テスト・システムにおけるジッタ成分が削減されることになる。
図３は、ジッタ削減モジュール１０４の別の実施例のブロック図を示している。周波数発生器１０２が、再び、ジッタ削減モジュール１０４にテスト・システム・クロックを線路１１５上に提供する。この好適実施例では、線路１１５は、テスト・システム・クロックを搬送する中心信号導体と接地された外側導体とを有する同軸ケーブルである。
線路１１５上のテスト・システム・クロックは、ＲＦ変圧器１１９の一次コイルの一端に与えられる。ＲＦ変圧器は、一般に、伝送線路変圧器としても知られている。この好適実施例では、ＲＦ変圧器１１９は平衡不平衡変成器（バラン）であり、１：１の変成比とフェライト・ロッド・コアとを有することによって、この平衡不平衡変成器は線形になっている。１：１という変成比は、ＲＦ変圧器１１９の帯域幅を最大にするように選択されている。
線路１１６及び１１７は、これらもまたこの好適実施例における接地された外側導体を有する同軸ケーブルであるが、一次コイルの他端においてＲＦ変圧器１１９と結合されている。線路１１６は、好ましくは、テスト・システム・クロックの波長λCの２分の１に等しい電気的長さを有する開放同調スタブである。更に、線路１１７は、テスト・システム・クロックにベクトル・シーケンサ１０５への削減されたジッタを提供する。
テスト・システム・クロックは、ＲＦ変圧器１１９の二次コイルにおいて誘導される。二次コイルの一端は接地され、他方で、二次コイルの他端は、ジッタ出力１２０を提供し、接地された外側導体を有する同軸ケーブルであるのがやはり好ましい線路１１８に結合されている。ＲＦ変圧器１１９は、ジッタ出力１２０を、線路１１６と、テスト・システム・クロックの信号経路の一部である線路１１５及び１１７とから電気的に分離する。
更に、線路１１５、１１６、１１７及び１１８は、それぞれが、ここに示されている好適実施例では特性インピーダンスＺ0を有する。これによって、以下のインピーダンス及びゲインの計算が簡略化される。しかし、この出願に記載されている発明は、線路１１５、１１６、１１７及び１１８に対応する線路が任意の適切な特性インピーダンスを有するような実施例を含むことも意図されている。
ジッタ削減モジュール１０４は、線路１１６及び１１８の両方を、伝送線路１１５及び１１７のための同調スタブとして用いる。特に、開放同調スタブ、より特定的には線路１１６のインピーダンスは、周波数の関数として次の式のように表すことができることは既に述べた。
Ｚ116,OPEN（ｆ）＝−ｊ（Ｚ0）ｃｏｔ［（２πｆ／ｆCλC）ｌ116］
ただし、ここで、ｆCは、テスト・システム・クロックの基本周波数であり、ｌ116は、線路１１６の電気的長さであって、好ましくはテスト・システム・クロックの波長λCの２分の１に等しい。従って、次の式が得られる。
Ｚ116,OPEN（ｆ）＝−ｊ（Ｚ0）ｃｏｔ［（ｆ／ｆC）π］
この好適実施例では、線路１１８は、短絡同調スタブである。短絡スタブ、より特定的には線路１１８のインピーダンスは、次のように表すことができる。
Ｚ118,SHORT（ｆ）＝ｊ（Ｚ0）ｔａｎ［（２πｆ／ｆCλC）ｌ118］
更に、線路１１８は、好ましくは、λC／２に等しい電気的長さｌ118を有している。従って、次の式が得られる。
Ｚ118,SHORT（ｆ）＝ｊ（Ｚ0）ｔａｎ［（ｆ／ｆC）π］
ジッタ削減モジュール１０４のテスト・システム・クロック出力におけるゲインは、次の式によって表すことができる。
ＡC＝（Ｚ0Ｚ116＋Ｚ116Ｚ118）／（Ｚ0Ｚ116＋Ｚ0Ｚ118＋２Ｚ116Ｚ118）
また、ジッタ出力１２０におけるゲインは、次の式によって表すことができる。
ＡJ＝（Ｚ0Ｚ118＋Ｚ116Ｚ118）／（Ｚ0Ｚ116＋Ｚ0Ｚ118＋２Ｚ116Ｚ118）
結果的に、周波数ｆがｆC、２ｆC、３ｆCなどにそれぞれ近づくにつれて、Ｚ116,OPEN（ｆ）は連続的な最大値に近づき、Ｚ118,SHORT（ｆ）はゼロ（ヌル：null）に近づく。更に、周波数ｆが（１／２）ｆC、（３／２）ｆC、（５／２）ｆCなどにそれぞれ近づくと、Ｚ116,OPEN（ｆ）はゼロに近づき、Ｚ118,SHORT（ｆ）は連続的な最大値に近づく。
これは、テスト・システム・クロック出力におけるゲインが、テスト・システム・クロックの基本周波数と高次の高調波とであるｆC、２ｆC、３ｆCなどのそれぞれの周波数においてほぼ１であることを意味している。また、ＡCは、通常ジッタを構成する（１／２）ｆC、（３／２）ｆC、（５／２）ｆCなどのそれぞれの周波数においてほぼゼロである。従って、線路１１７は、ジッタが削減されているテスト・システム・クロックをシーケンサ１０５（図１）に通過させる。
これは、また、ジッタ出力１２０におけるゲインＡJは、（１／２）ｆC、（３／２）ｆC、（５／２）ｆCなどのそれぞれの周波数においてほぼ１であることを意味している。更に、ＡJは、ｆC、２ｆC、３ｆCなどのそれぞれの周波数においてほぼゼロである。従って、ジッタ出力１２０は、テスト・システム・クロックから導かれたほとんどすべてのジッタを提供する。
更に別の実施例では、線路１１８は、λC／４に等しい電気的長さを有する開放同調スタブである。従って、次の式が得られる。
Ｚ118,OPEN（ｆ）＝−ｊ（Ｚ0）ｃｏｔ［（ｆ／２ｆC）π］
結果として、ｆが（１／２）ｆC、（３／２）ｆC、（５／２）ｆCなどにそれぞれ近づくと、Ｚ118,OPEN（ｆ）は、非ゼロである。更に、周波数ｆがテスト・システム・クロックの基本周波数と奇数次の高調波であるｆC、３ｆC、５ｆC、７ｆCなどに近づくにつれて、Ｚ118,OPEN（ｆ）はゼロに近づく。
以上の結果として、線路１１７は、電気的長さλC／２とインピーダンスＺ118,SHORT（ｆ）とを有する線路１１８を含む上述した好適実施例の場合よりも大きなジッタを有するテスト・システム・クロックを通過させる。しかし、この実施例は、いくつかのより低周波での応用例の場合に、ウェート（重量）が小さく信号損失が少ないという長所を有しうる。
ジッタ削減モジュール１０４の別の長所として、ジッタ出力１２０によって提供されるジッタをテスト・エンジニアが測定し解析できるという点がある。これは、線路１１７によって提供されるテスト・システム・クロックの質を評価する際に有用な場合がある。
以上で１つの実施例を説明したが、別の複数の実施例や修正も可能である。例えば、線路１１４、１１６及び１１８は、様々な応用例で最適なウェート、信号損失及びジッタ削減を達成するために、異なる電気的長さを用いて構成することもできる。
また、ＲＦ変圧器１１９の別の実施例を、テスト・システム・クロック出力である線路１１７とジッタ出力１２０との間の最適な分離を達成するために用いることができる。
更に、図２又は図３に示されているジッタ削減モジュール１０４の実施例は、位相ロック・ループを用いてテスト・システム・クロックを再生させる従来技術によるジッタ削減装置と組み合わせることができる。特に、ジッタ削減モジュール１０４を位相ロック・ループの出力に結合することにより、再生されたクロックに残存している可能性があるどのようなジッタでも更に削減することができる。
従って、本発明は、次に掲げる請求の範囲の精神と範囲とによってのみ限定されるべきである。
【図１】
0003759627.tif 000002
【図２】
0003759627.tif 000003
【図３】
0003759627.tif 000004