(57)【特許請求の範囲】
【請求項１】
リアルタイムに入力される画像信号に基づいて、前記画像信号によって表現される元画像の解像度を変換した変換画像をリアルタイムに記憶する解像度変換装置であって、
変換画像を記憶するメモリと、
前記画像信号に画像処理を実行しつつ、変換画像を構成する変換画素データを出力する画像処理部と、
前記画像処理部から出力される変換画素データを前記メモリに転送することにより、前記メモリ上に変換画像を記憶させるデータ転送手段と、
を備え、
前記画像処理部は、
前記画像信号に基づいて、前記元画像を縮小した縮小画像の１本のラインを構成する縮小画素データを出力するサイズ縮小処理部と、
前記サイズ縮小処理部から出力される縮小画素データを複製して、複製画素データを出力する複製部と、
外部から入力する選択信号に基づいて、前記画像信号と前記複製部から出力される複製画素データとの何れか一方を選択して選択画素データとして出力するセレクタと、
前記セレクタから出力される選択画素データおよび前記サイズ縮小処理部から出力される縮小画素データを変換画素データとして出力する出力手段と、
を有しており、
前記セレクタが画像信号を選択する場合において、
前記データ転送手段は、前記画像処理部から出力される変換画素データのうち、選択画素データを１つの画像を構成する画素データとして前記メモリに転送して主画像として記憶させると共に、縮小画素データを１つの画像を構成する画素データとして前記メモリに転送して副画像を変換画像として記憶させ、
一方、前記セレクタが複製画素データを選択する場合において、
前記データ転送手段は、前記画像処理部から出力される変換画素データに含まれる選択画素データと縮小画素データとをライン単位で交互に書込みアドレスを指定して前記メモリに転送して前記選択画素データおよび前記縮小画素データを１つの画像を構成する画素データとして記憶させることにより、前記元画像を拡大した拡大画像を変換画像として記憶させることを特徴とする解像度変換装置。
【請求項２】
請求項１記載の解像度変換装置であって、
前記データ転送手段は、前記画像処理部から出力される変換画素データの転送制御を行う複数のＤＭＡチャンネルを有するＤＭＡ（ダイレクト・メモリ・アクセス）コントローラであり、
前記ＤＭＡコントローラは、
前記画像処理部から出力される複数本のラインを構成する変換画素データに対して当該各ラインに各ＤＭＡチャンネルを割り当てることを特徴とする解像度変換装置。
【請求項３】
光学系を透過した入射光を受光し光電変換してアナログ画像信号を生成出力する撮像素子と、
前記アナログ画像信号をデジタル画像信号に変換するアナログ信号処理部と、
請求項１または２に記載の解像度変換装置の画像処理部に前記デジタル画像信号を入力させる手段と、
を備えることを特徴とするデジタル・カメラ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、デジタル処理により画像信号の画像サイズを変更する解像度変換装置に関する。
【０００２】
【従来の技術】
一般に、デジタル・ビデオ・カメラやデジタル・スチル・カメラなどの撮像デバイスでは、レンズ群やプリズムなどからなる光学系を透過した光はＣＣＤセンサやＣＭＯＳセンサなどの撮像センサで検出され画像信号に変換される。その画像信号はデジタル信号（原画像データ）にＡ／Ｄ変換された後に、画素補間、色空間変換、輪郭強調および解像度変換などの種々の画像処理を施され、その後、液晶表示装置（ＥＶＦ：電子ビューファインダー）などに表示される。また撮像デバイスは、画像処理を施した画像データを、ＪＰＥＧ（Joint Photographic Experts Group）やモーションＪＰＥＧ、ＭＰＥＧ（Moving Picture Experts Group）などの方式で圧縮符号化した後に不揮発性メモリなどのメモリカードに書き出したり、インターフェースを介してパーソナル・コンピュータなどの外部機器に出力したりする機能を有している。
【０００３】
ＥＶＦにファインダー表示される画像の表示倍率を変更するには、結像位置を変えずに光学系の焦点距離を物理的に変化させる方法と、画像データをデジタル画像処理で解像度変換する方法とがある。デジタル画像処理による画像の拡大方法としては、画像データの複数の画素データの重み付け平均値を算出する内分点補間方法（バイリニア法）や、画像中の画素データとｓｉｎｃ関数（ｓｉｎ（ｘ）／ｘ；ｘは変数）との折り畳み演算値を算出する３次折り畳み補間方法（バイキュービック法）などが公知である。
【０００４】
【発明が解決しようとする課題】
しかしながら、ハードウェアを用いて画像データをリアルタイムに拡大する拡大処理では、画像データをリアルタイムに縮小する縮小処理と比べて、ハードウェア構成が複雑になり易く、高コスト化を招き易いという問題点がある。この問題点を図５と図６を参照しながら以下に詳説する。
【０００５】
図５は、デジタル・カメラに内蔵される従来の画像処理回路の主要部を示す概略図である。図５中、符号１００はＣＣＤ撮像素子、１０１はアナログ信号処理部、１０２はＲＰＵ（リアルタイム・プロセッシング・ユニット）、１０３はメモリ・バス、１０４は主メモリ、そして符号１０６はＣＰＵ（中央演算装置）を示している。ＲＰＵ１０２、主メモリ１０４およびＣＰＵ１０６はメモリ・バス１０３と接続されている。
【０００６】
前記ＲＰＵ１０２は、複数の機能ブロック１０７〜１１１を有する集積回路であり、具体的には、入力画像データを画素単位で処理する画素単位処理部１０７と、画素補間処理およびガンマ補正処理を行う画素補間・ガンマ処理部１０８と、色空間変換処理および色抑圧（クロマサプレス；偽色防止）処理を行う色空間変換・色抑圧処理部１０９と、空間フィルタリング処理およびコアリング処理を実行する空間フィルタ・コアリング処理部１１０と、入力画像データのサイズを１．０倍〜１／１２８倍の範囲内で縮小する解像度変換処理部１１１とを備えて構成されるものである。機能ブロック１０７〜１１１は多段接続されており、互いに独立に動作でき、入力データに対する処理を並列に実行してその実行結果を次段の機能ブロックに受け渡すことができる。
【０００７】
以上の構成をもつ画像処理回路の動作は以下の通りである。被写体からの入射光は、レンズなどの光学系（図示せず）を透過してＣＣＤ撮像素子１００で受光される。ＣＣＤ撮像素子１００は入射光を光電変換し、アナログ画像信号を生成してアナログ信号処理部１０１へ出力する。アナログ信号処理部１０１は、入力するアナログ画像信号に対して、ＣＤＳ（Correlated Double Sampling；相関二重サンプリング）処理、ＡＧＣ（Automatic Gain Control；自動利得制御）処理およびＡ／Ｄ変換処理を順次施して得たデジタル画像信号（原画像データ）２００をＲＰＵ１０２に出力する。
【０００８】
アナログ信号処理部１０１から出力された原画像データ２００は、画素単位処理部１０７と画素補間・ガンマ処理部１０８との何れか一方に選択的に入力させることができる。その原画像データ２００が各機能ブロック１０７〜１１０で順次処理された後、空間フィルタ・コアリング処理部１１０から出力された画素データ２０２は、メモリ・バス１０３を介して主メモリ１０４上のバッファ領域に転送され格納されて主画像データ１１２を構成する。多くのデジタル・スチル・カメラでは、主画像が生成されると同時に、その見出し用の低解像度のサムネール画像も生成される。そのサムネール画像は、主画像の編集や整理をする際の一助にされることが多い。解像度変換処理部１１１は、空間フィルタ・コアリング処理部１１０から入力する画像データのサイズを縮小するように画素データ２０３を出力し、その画素データ２０３は、メモリ・バス１０３を介して主メモリ１０４上のバッファ領域に転送され格納されてサムネール画像データ１１３を形成する。
【０００９】
また、後処理（ポスト処理）で、主メモリ１０４に格納した画素データ２０１を読み出し、メモリ・バス１０３を介して、再度、ＲＰＵ１０２に転送して画像処理を施すことも可能である。
【００１０】
上記ＲＰＵ１０２の各機能ブロック１０７〜１１１は、外部から供給される画素クロック（図示せず）に基づいて画像処理を実行する。解像度変換処理部１１１で画像サイズの縮小処理を実行するときは、解像度変換処理部１１１は、複数個の画素データが入力する期間中に１画素データを出力すればよい。例えば、画像データを水平画素方向に１／２倍に縮小する場合は、各水平ラインにおいて、２個の画素データの入力期間中に１個の画素データを出力すればよい。また、画像データを垂直画素方向に１／２倍に縮小する場合には、２ライン分の画素データの入力期間中に、１ライン分の画素データを出力すればよいことになる。しかしながら、画像サイズをｎ倍（ｎ：２以上の整数）に拡大する場合は、１個の画素データの入力期間中に、ｎ個の画素データを補間して出力する必要がある。よって、解像度変換処理部１１１に画像データのサイズ拡大機能を付与しようとすると、ＲＰＵ１０２の全体の処理速度を規律する画素クロックよりも速いクロックによる処理速度が要求されるため、そのタイミング制御のための回路構成が複雑化したり、回路規模が増大したりするという問題が生じる。この問題を避ける一手法としてポスト処理がある。
【００１１】
図６は、前記ポスト処理を用いて画像データを垂直画素方向に２倍に拡大するＲＰＵ１０２の回路構成例を示す概略図である。図６に明示しないが、図５に示した回路の動作と同様に、上記原画像データ２００は、ＲＰＵ１０２の各機能ブロック１０７〜１１０で順次処理された後に、主画像データ１１２となってメモリ・バス１０３を介して主メモリ１０４へ転送され格納される。この主画像データ１１２中の一部画像データ１１２ａを拡大する場合、当該一部画像データ１１２ａの画素データ２０４は、主メモリ１０４から読み出され、メモリ・バス１０３を介してＲＰＵ１０２に転送される。次いで、その画素データ２０４は、ＲＰＵ１０２の各機能ブロック１０７〜１１１を経た後に、解像度変換処理部１１１から、拡大率に応じて解像度変換された画素データ２０５，２０６がそれぞれ、セレクタ１１５の「０」側端子とラインメモリ（ＦＩＦＯメモリ）１１８とに出力される。解像度変換処理部１１１は、入力画像データのサイズを２．０倍〜１／１２８倍の範囲内で変換する機能を有している。本例の場合は画像サイズを２倍に拡大するため、解像度変換処理部１１１は、画素クロックの１周期中に上下２ラインの２個の画素データ２０５，２０６を出力することになる。
【００１２】
また、そのラインメモリ１１８は、水平ライン１本分の画素データを記憶する容量を有する。セレクタ１１５は、タイミング・コントローラ（図示せず）から供給される選択信号の論理レベルが"０"の期間は、「０」側端子に入力する画素データ２０５を選択し、その選択信号の論理レベルが"１"の期間には、各機能ブロック１０７〜１１１への画素クロックの供給が中断されると共に、セレクタ１１５は、「１」側端子に入力する画素データ２０６を選択して出力する。その選択信号の論理レベルは、解像度変換処理部１１１から水平ライン１本分の画素データが出力される度に、"０"から"１"または"１"から"０"へ切り換えられ、出力された画素データは、拡大率に応じてライン順次にアドレス指定されて主メモリ１０４に転送される。これにより、本例の場合は、主メモリ１０４のバッファ領域に、画像サイズを垂直画素方向に最大で２倍に拡大した拡大画像データ１１７を格納することができる。
【００１３】
しかしながら、図６に示した回路では、画像サイズを最大で２倍に拡大するために、ＲＰＵ１０２内に１本分のラインメモリ１１８を組み込む必要がある。一般に、画像サイズを垂直画素方向にｎ倍（ｎ：２以上の整数）に拡大する場合は、解像度変換処理部１１１は最大でｎ倍の解像度変換機能を備えると共に、ｎ−１本分のラインメモリが必要となり、このラインメモリが、回路規模の増大と高コスト化を招くという問題点がある。
【００１４】
以上に述べた問題点などに鑑みて本発明が目的とするところは、画像サイズをリアルタイムに拡大し得る簡易構成且つ低コストの解像度変換装置を提供する点にある。
【００１５】
【課題を解決するための手段】
上記課題を解決するため、請求項１に係る発明は、リアルタイムに入力される画像信号に基づいて、前記画像信号によって表現される元画像の解像度を変換した変換画像をリアルタイムに記憶する解像度変換装置であって、変換画像を記憶するメモリと、前記画像信号に画像処理を実行しつつ、変換画像を構成する変換画素データを出力する画像処理部と、前記画像処理部から出力される変換画素データを前記メモリに転送することにより、前記メモリ上に変換画像を記憶させるデータ転送手段とを備え、前記画像処理部は、前記画像信号に基づいて、前記元画像を縮小した縮小画像の１本のラインを構成する縮小画素データを出力するサイズ縮小処理部と、前記サイズ縮小処理部から出力される縮小画素データを複製して、複製画素データを出力する複製部と、外部から入力する選択信号に基づいて、前記画像信号と前記複製部から出力される複製画素データとの何れか一方を選択して選択画素データとして出力するセレクタと、前記セレクタから出力される選択画素データおよび前記サイズ縮小処理部から出力される縮小画素データを変換画素データとして出力する出力手段とを有しており、前記セレクタが画像信号を選択する場合において、前記データ転送手段は、前記画像処理部から出力される変換画素データのうち、選択画素データを１つの画像を構成する画素データとして前記メモリに転送して主画像として記憶させると共に、縮小画素データを１つの画像を構成する画素データとして前記メモリに転送して副画像を変換画像として記憶させ、一方、前記セレクタが複製画素データを選択する場合において、前記データ転送手段は、前記画像処理部から出力される変換画素データに含まれる選択画素データと縮小画素データとをライン単位で交互に書込みアドレスを指定して前記メモリに転送して前記選択画素データおよび前記縮小画素データを１つの画像を構成する画素データとして記憶させることにより、前記元画像を拡大した拡大画像を変換画像として記憶させることを特徴とするものである。
【００１９】
請求項２に係る発明は、請求項１記載の解像度変換装置であって、前記データ転送手段は、前記画像処理部から出力される変換画像データの転送制御を行う複数のＤＭＡチャンネルを有するＤＭＡ（ダイレクト・メモリ・アクセス）コントローラであり、前記ＤＭＡコントローラは、前記画像処理部から出力される複数本のラインを構成する変換画素データに対して当該各ラインに各ＤＭＡチャンネルを割り当てることを特徴とするものである。
【００２０】
請求項３に係る発明は、光学系を透過した入射光を受光し光電変換してアナログ画像信号を生成出力する撮像素子と、前記アナログ画像信号をデジタル画像信号に変換するアナログ信号処理部と、請求項１または２に記載の解像度変換装置の画像処理部に前記デジタル画像信号を入力させる手段とを備えることを特徴とするデジタル・カメラである。
【００２１】
【発明の実施の形態】
以下、本発明の種々の実施の形態について説明する。
【００２２】
実施の形態１．
図１は、本発明の実施の形態１に係る解像度変換装置の主要部の構成を示す概略図である。この解像度変換装置は、入力する画像データに対してリアルタイムに画像処理を実行するＲＰＵ（リアルタイム・プロセッシング・ユニット）１２と、ＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）などからなる主メモリ１３と、ＤＭＡ（ダイレクト・メモリ・アクセス）コントローラ１４と、ＣＰＵ１５とを備えている。これらＲＰＵ１２、主メモリ１３、ＤＭＡコントローラ１４およびＣＰＵ１５は何れもメモリ・バス２１に接続されている。
【００２３】
この解像度変換装置はデジタル・カメラに組み込まれている。デジタル・カメラは、レンズ群などからなる光学系（図示せず）と、この光学系を透過した入射光を光電変換してアナログ画像信号を生成し出力するＣＣＤ撮像素子１０と、このＣＣＤ撮像素子１０から入力するアナログ画像信号に対して、ＣＤＳ処理、ＡＧＣ処理およびＡ／Ｄ変換処理を順次施してデジタル画像信号（原画像データ）３０を生成しＲＰＵ１２に出力するアナログ信号処理部１１とを備えている。
【００２４】
前記ＤＭＡコントローラ１４は、メモリ・バス２１を介したデータ転送を制御する複数のＤＭＡチャンネルＣＨ０，ＣＨ１，…と、これらＤＭＡチャンネルＣＨ０，ＣＨ１，…間の実行順序を調停する調停回路（図示せず）などを備えており、ＣＰＵ１５を介さずに、ＲＰＵ１２と主メモリ１３との間でメモリ・バス２１を通じて直接データを転送するハードウェア機能を有する。このＤＭＡコントローラ１４は、ＤＭＡ要求を受けると、ＣＰＵ１５に対してメモリ・バス２１の使用権の解放を要求する。ＣＰＵ１５がメモリ・バス２１を解放できる場合は、当該メモリ・バス２１の使用の許可信号をＤＭＡコントローラ１４に発行する。この許可信号を受けたＤＭＡコントローラ１４は、メモリ・バス２１をハイ・インピーダンス状態にし、かかる状態で、前記ＤＭＡチャンネルＣＨ０，ＣＨ１はそれぞれ、主メモリ１３上のアクセス先のアドレスを生成すると共に、ＲＰＵ１２から出力される転送データがメモリ・バス２１を介して主メモリ１３に転送される。データ転送が終了した後は、ＲＰＵ１２はメモリ・バス２１の使用権をＣＰＵ１５に返還する。
【００２５】
前記ＲＰＵ１２は、画像処理を行う複数の機能ブロック１６，１７，１８，１９，２０を有する集積回路であり、各機能ブロック１６〜２０が互いに独立して動作でき、入力データに対する処理を並列に実行してその実行結果を次段の機能ブロックに受け渡すことができるパイプライン機能を有するものである。本実施の形態では、画素単位処理部１６、画素補間・ガンマ処理部１７、色空間変換・色抑圧処理部１８、空間フィルタ・コアリング処理部１９および解像度変換処理部２０の機能ブロックを示すが、これらに限定されるものではない。
【００２６】
各機能ブロック１６〜２０の処理内容の概略は以下の通りである。画素単位処理部１６は、アナログ信号処理部１１から入力する画像信号３０を画素単位で処理する機能ブロックである。具体的には、画素単位処理部１６は、入力する画像信号３０を複数フレームもしくは複数フィールドに亘って平均化する経時的平均化処理や、画像中の明暗のムラを補正するシェーディング補正処理を行うことができる。
【００２７】
また、画素補間・ガンマ処理部１７は、各画素毎に不足の色成分を周辺画素を参照して補間する画素補間処理と、画像のガンマ特性を補正するガンマ補正処理とを実行する機能ブロックである。ベイヤー方式などの単板式のＣＣＤ撮像素子１０では、各画素当たり単色成分しか得られないため、処理対象となる画素の周辺画素を参照して各画素が複数色成分を有するように画素補間処理がなされる。例えば、原色単板式のＣＣＤ撮像素子１０では、各画素は、Ｒ（赤色），Ｇ（緑色）およびＢ（青色）の何れかの色成分しかもたないため、周辺画素におけるＲ，Ｇ，Ｂの色成分を用いて、各画素がＲ，Ｇ，Ｂの３色成分をもつように補間処理が実行されることになる。
【００２８】
また、色空間変換・色抑圧処理部１８は、画像の色空間を変換する色空間変換処理と、ホワイトバランスが狂い易い画像中の明部と暗部における発色を抑制する色抑制処理とを実行する機能ブロックである。色空間変換処理では、例えば、原色系のＲＧＢ色空間から、一つの輝度成分と２つの色差成分とからなるＹＣｂＣｒ色空間やＹＵＶ色空間へ変換する処理が実行される。
【００２９】
また、空間フィルタ・コアリング処理部１９は、空間フィルタ（重みマスク）を用いた空間フィルタリング処理と、主に画像信号の高域成分を抑圧する非線形処理（コアリング処理）とを実行する機能ブロックである。空間フィルタリング処理では、画像信号中の５×５画素程度の局所領域に、各画素に対応する係数値をもつ空間フィルタを適用し、各画素データに前記各係数値を重み付け（乗算）して加算するという積和演算が実行される。係数値を適宜設定することで、画像中の線やエッジ部分を強調したり、ノイズを除去したりすることができる。
【００３０】
また、解像度変換処理部２０は、画像信号の解像度を低くする処理、すなわち、その画像サイズを縮小して画素数を小さくする処理を実行する機能ブロックである。回路構成の簡素化のため、解像度変換処理部２０には画像サイズを拡大する機能は組み込まれていない。
【００３１】
尚、後処理（ポスト処理）で、主メモリ１３に格納した画素データ３１を読み出し、メモリ・バス２１を介して、再度、ＲＰＵ１２に転送して画像処理を施すことも可能である。
【００３２】
以上の構成を有する解像度変換装置の動作は以下の通りである。空間フィルタ・コアリング処理部１９から出力される画素データは複製され、同じ画素値をもつ２本の画素データ３２，３３となって出力される。図で明示しないが、これら２本の画素データ３２，３３は、メモリ・バス２１に出力される前に、それぞれＦＩＦＯメモリ回路（図示せず）に記憶される。ＤＭＡコントローラ１４は、ＣＰＵ１５からメモリ・バス２１の使用権を獲得し、２本の画素データ３２，３３を格納する２本のＦＩＦＯメモリ回路に対してそれぞれＤＭＡチャンネルＣＨ０，ＣＨ１を割り当てる。かかる状態で、ＤＭＡコントローラ１４は、時分割処理で各ＦＩＦＯメモリ回路に対してデータ出力を許可する旨の許可信号を発行し、ＤＭＡチャンネルＣＨ０，ＣＨ１は協調して主メモリ１３上の書込みアドレスをライン単位で順次生成する。また、主メモリ１３に画素データが出力される。この結果、主メモリ１３に転送された画素データ３２，３３は、それぞれ、ライン単位で１ラインずつずれて交互に書き込まれるため、垂直画素方向に２倍に拡大された画像データ２２が形成されることになる。
【００３３】
このように、本実施の形態１に係る解像度変換装置によれば、ＲＰＵ１２からリアルタイムに出力される画素データを、主メモリ１３に転送する際にその解像度を２倍に変換して当該主メモリ１３に記憶させることが可能である。従って、高速で大容量の画像信号のデータ転送と、リアルタイムな画像サイズの拡大処理とを同時に実行し得る、簡易構成且つ低コストの解像度変換装置を実現できる。
【００３４】
尚、本実施の形態１では、２個のＤＭＡチャンネルＣＨ０，ＣＨ１を用いて画像データの解像度を垂直画素方向に２倍に拡大していたが、本発明ではこれに限らず、ｎ個のＤＭＡチャンネルＣＨ０，ＣＨ１，…，ＣＨｎ（ｎ：２以上の整数）を使用して画像データの解像度を垂直画素方向にｎ倍に拡大することも可能である。かかる場合は、空間フィルタ・コアリング処理部１９から出力される画素データをｎ本の画素データに複製してｎ本のＦＩＦＯメモリ回路に記憶させ、ｎ本のＦＩＦＯメモリ回路と主メモリ１３との間のデータ転送にそれぞれＤＭＡチャンネルＣＨ０，…，ＣＨｎを割り当てればよい。
【００３５】
実施の形態１の変形例．
図２は、上記実施の形態１の変形例に係る解像度変換装置の主要部を示す概略構成図である。本変形例に係る解像度変換装置は、以下に述べる点を除いて、図１に示した解像度変換装置と同一構成および同一機能を有する。本変形例のＲＰＵ１２Ｂは、図１に示した機能ブロックと同一の機能ブロック１６〜１９と解像度変換処理部２０Ｂとを有している。解像度変換処理部２０Ｂは、垂直画素方向と水平画素方向との一方または双方へ１．０倍〜１／１２８倍の縮小率で解像度を低下させ、画像サイズを縮小するサイズ縮小機能を備えている。
【００３６】
本変形例に係る解像度変換装置の動作は以下の通りである。空間フィルタ・コアリング処理部１９の実行結果は、解像度変換処理部２０Ｂに受け渡される。解像度変換処理部２０Ｂは、ＣＰＵ１５などから指定された縮小率で、空間フィルタ・コアリング処理部１９から入力する画像信号の解像度を低下させ、この結果得られる画素データを出力する。
【００３７】
次いで、解像度変換処理部２０Ｂから出力される画素データは、同じ画素値をもつ２本の画素データ３４，３５に複製されて出力される。これら２本の画素データ３４，３５はメモリ・バス２１に出力される前に、それぞれＦＩＦＯメモリ回路（図示せず）に記憶される。ＤＭＡコントローラ１４は、ＣＰＵ１５からメモリ・バス２１の使用権を獲得し、２本の画素データ３４，３５を格納する２本のＦＩＦＯメモリ回路にそれぞれＤＭＡチャンネルＣＨ０，ＣＨ１を割り当てる。かかる状態で、ＤＭＡコントローラ１４は、時分割処理で各ＦＩＦＯメモリ回路に対してデータ出力を許可する旨の許可信号を発行し、ＤＭＡチャンネルＣＨ０，ＣＨ１は協調して前記２本の画素データ３４，３５について主メモリ１３上の転送先アドレスをライン単位で順次生成する。また、主メモリ１３に画素データが出力される。この結果、主メモリ１３に転送された画素データ３４，３５は、それぞれ、ライン単位で交互に書き込まれるため、垂直画素方向に２倍に拡大された画像データ２２が形成されることになる。
【００３８】
このように、本変形例では、ＲＰＵ１２Ｂに入力する画像信号３０の画像サイズを縮小した後にそのサイズを拡大できるため、所望の解像度を有する画像データを容易に得ることが可能となる。この結果、画像データのアスペクト比の調整などをリアルタイムに実行することが可能となる。
【００３９】
実施の形態２．
次に、本発明の実施の形態２について説明する。図３および図４は、本実施の形態２に係る解像度変換装置の主要部を示す概略構成図である。図３と図４において、上記図１に示した符号と同一符号を付された構成要素については、図１に示した構成要素と同一機能を有するものとして詳細な説明を省略する。
【００４０】
本実施の形態２に係る解像度変換装置のＲＰＵ１２Ｃは、上記実施の形態１のＲＰＵ１２の機能ブロックと同じ機能ブロック１６〜１９と、垂直画素方向と水平画素方向との一方または双方へ１．０倍〜１／１２８倍の縮小率で解像度を低下させる解像度変換処理部２０Ｂと、ＣＰＵ１５などから指定された選択信号ＳＣを保持するレジスタ３９と、セレクタ３６とを備えている。
【００４１】
前記セレクタ３６は、レジスタ３９から供給される選択信号ＳＣの論理レベルが"０"か"１"かに応じて、「０」側端子と「１」側端子との何れか一方に入力する信号を選択して出力する。このセレクタ３６の「０」側端子には、空間フィルタ・コアリング処理部１９から出力された画素データが入力し、その「１」側端子には解像度変換処理部２０Ｂから出力された画素データ４１（図４では画素データ３８）が入力している。セレクタ３６は、何れか一方の画素データを選択して、画素データ４０として出力する。
【００４２】
本実施の形態２に係る解像度変換装置は、画像サイズを変更した画像データを主メモリ１３に格納する第１モードと、上述の主画像とサムネール画像とを同時に生成して主メモリ１３に格納する第２モードとを自在に切り換えることができる。以下、その動作を説明する。
【００４３】
先ず、第１モードでは、図３に示すように、ＣＰＵ１５から、論理レベルが"１"の選択信号ＳＣがレジスタ３９に転送され保持される。したがって、セレクタ３６は「１」側端子に入力する画素データ４１を選択して画素データ４０として出力する。このとき、解像度変換処理部２０Ｂは解像度を低下させた画素データ４１を出力するから、これら２本の画素データ４０，４１は、それぞれ、メモリ・バス２１に出力される前にＦＩＦＯメモリ回路（図示せず）に記憶される。ＤＭＡコントローラ１４は、ＣＰＵ１５からメモリ・バス２１の使用権を獲得し、前記２本の画素データ４０，４１を記憶する２本のＦＩＦＯメモリ回路に対してそれぞれＤＭＡチャンネルＣＨ０，ＣＨ１を割り当てる。かかる状態で、ＤＭＡコントローラ１４は時分割処理で前記各ＦＩＦＯメモリ回路に許可信号を発行し、ＤＭＡチャンネルＣＨ０，ＣＨ１は協調して前記２本の画素データ４０，４１について主メモリ１３上の転送先アドレスをライン単位で順次生成する。また、主メモリ１３に画素データが出力される。この結果、主メモリ１３に転送された画素データ４０，４１は、それぞれ、ライン単位で交互に書き込まれるため、垂直画素方向に２倍に拡大された画像データ２５が形成されることになる。
【００４４】
他方、前記第２モードでは、図４に示すように、ＣＰＵ１５から、論理レベルが"０"の選択信号ＳＣがレジスタ３９に転送され保持される。このとき、セレクタ３６は、空間フィルタ・コアリング処理部１９から出力され「０」側端子に入力する画素データ３７を選択して画素データ４０として出力し、解像度変換処理部２０Ｂは解像度を低下させた画素データ３８を出力する。図で明示しないが、これら２本の画素データ３８，４０（画素データ３７と同じデータ）は、それぞれ、メモリ・バス２１に出力される前にＦＩＦＯメモリ回路（図示せず）に記憶される。ＤＭＡコントローラ１４は、ＣＰＵ１５からメモリ・バス２１の使用権を獲得し、前記ＦＩＦＯメモリ回路に対してそれぞれＤＭＡチャンネルＣＨ０，ＣＨ１を割り当てる。かかる状態で、ＤＭＡコントローラ１４は時分割処理で各ＦＩＦＯメモリ回路に対してデータ出力を許可する許可信号を発行し、ＤＭＡチャンネルＣＨ０，ＣＨ１は協調して、前記２本の画素データ３８，４０について主メモリ１３上の転送先アドレスを互いに異なるバッファ領域を指定するように生成する。この結果、２本の画素データ３８，４０はそれぞれ主メモリ１３に転送され、主メモリ１３には、解像度が高い主画像データ（主画像）２３と、低解像度をもつサムネール画像データ（副画像）２４とが記憶される。
【００４５】
このように、本実施の形態２によれば、セレクタ３６に供給する選択信号ＳＣの論理レベルを制御するだけで、ＲＰＵ１２Ｃからリアルタイムに出力される画素データを、解像度の高い主画像と解像度の低い副画像とに分けて主メモリ１３に記憶させる第２モードと、画像サイズをリアルタイムに拡大して主メモリ１３に記憶させる第１モードとの何れか一方に自在に切り換えることが可能となる。しかも、その切り換えは、簡易な回路構成で実現可能である。
【００４６】
【発明の効果】
以上の如く、本発明の請求項１に係る解像度変換装置によれば、前記画像処理部からリアルタイムに出力される画像信号を、メモリに転送する際にその解像度をｎ倍に変換してメモリに記憶させることが可能である。従って、画像サイズをリアルタイムに拡大する簡易構成且つ低コストの解像度変換装置を実現することが可能となる。
また、画像処理部に入力する画像信号の画像サイズを縮小した後にそのサイズを拡大できるため、所望の解像度を有する画像データを得ることができる。例えば画像データのアスペクト比の調整などをリアルタイムに実行できる。
【００４７】
請求項２および請求項４によれば、ＤＭＡコントローラが有するＤＭＡチャンネルの各々を、画像処理部から出力されるｎ本の画素データに各ライン毎に割り当てるため、画像処理部からメモリへのデータ転送と画像拡大処理とをリアルタイムに効率良く実行できる。
【００４９】
請求項３によれば、セレクタに供給する選択信号を制御するだけで、前記画像処理部からリアルタイムに出力される画像データを、解像度の高い主画像と解像度の低い副画像とに分けてメモリに記憶させる第１のモードと、その画像データの画像サイズをリアルタイムに拡大してメモリに記憶させる第２のモードとの何れか一方に切り換えることが可能であり、簡易構成且つ低コストの解像度変換装置の実現が可能である。例えば、その第１のモードでは、主画像とそのサムネール画像（副画像）とを同時に作成しメモリに格納することができる。
【００５０】
請求項５に係るデジタル・カメラによれば、撮像した画像信号を一旦、メモリに格納させること無く、リアルタイムにその画像サイズを拡大してメモリに記憶させることが可能である。
【図面の簡単な説明】
【図１】本発明の実施の形態１に係る解像度変換装置の主要部の構成を示す概略図である。
【図２】実施の形態１の変形例に係る解像度変換装置の主要部を示す概略構成図である。
【図３】本実施の形態２に係る解像度変換装置の主要部を示す概略構成図である。
【図４】本実施の形態２に係る解像度変換装置の主要部を示す概略構成図である。
【図５】デジタル・カメラに内蔵される画像処理回路の従来例を示す概略図である。
【図６】デジタル・カメラに内蔵される画像処理回路の他の従来例を示す概略図である。
【符号の説明】
１０  ＣＣＤ撮像素子
１１  アナログ信号処理部
１２  ＲＰＵ
１３  主メモリ
１４  ＤＭＡコントローラ
１５  ＣＰＵ
１６  画素単位処理部
１７  画素補間・ガンマ処理部
１８  色空間変換・色抑圧処理部
１９  空間フィルタ・コアリング処理部
２０  解像度変換処理部
２１  メモリ・バス
２３  拡大画像データ
【図１】
0003810685.tif 000002
【図２】
0003810685.tif 000003
【図３】
0003810685.tif 000004
【図４】
0003810685.tif 000005
【図５】
0003810685.tif 000006
【図６】
0003810685.tif 000007