(57)【特許請求の範囲】
【請求項１】
アナログ信号を処理するためのスイッチトキャパシタ回路を含むアナログ信号処理回路と、
上記アナログ信号処理回路の出力信号に生じるオフセット電圧を自動的に補償するためのオフセット補償回路とを備えるアナログ信号処理装置であって、
上記オフセット補償回路が、
上記アナログ信号処理回路の出力信号におけるオフセット電圧を検出するためにアナログ信号処理回路の出力端に接続されたオフセット検出回路と、
上記オフセット電圧を上記アナログ信号処理回路に帰還するための負帰還路とを備えるアナログ信号処理装置において、
上記負帰還路によって帰還されたオフセット電圧を上記アナログ信号処理回路で処理されるアナログ信号に対して加算または減算するための加減算回路が、上記アナログ信号処理回路の入力端に接続されており、
上記オフセット検出回路が、
上記アナログ信号処理回路の出力信号が入力されるスイッチトキャパシタ等価抵抗と、
上記スイッチトキャパシタ等価抵抗の出力端に接続された第１演算増幅器と、
上記第１演算増幅器の入力端および出力端に接続されたキャパシタとを備えるスイッチトキャパシタ積分回路であり、
上記スイッチトキャパシタ回路を制御するための第１制御クロック信号を上記スイッチトキャパシタ回路に供給する第１クロック信号供給手段と、
上記スイッチトキャパシタ積分回路を制御するための第２制御クロック信号を上記スイッチトキャパシタ積分回路に供給する第２クロック信号供給手段とがさらに備えられ、
上記第２クロック信号供給手段が、第１制御クロック信号を分周したクロック信号を第２制御クロック信号として上記スイッチトキャパシタ積分回路に供給するものであることを特徴とするアナログ信号処理装置。
【請求項２】
アナログ信号を処理するためのスイッチトキャパシタ回路を含むアナログ信号処理回路と、
上記アナログ信号処理回路の出力信号に生じるオフセット電圧を自動的に補償するためのオフセット補償回路とを備えるアナログ信号処理装置であって、
上記オフセット補償回路が、
上記アナログ信号処理回路の出力信号におけるオフセット電圧を検出するためにアナログ信号処理回路の出力端に接続されたオフセット検出回路と、
上記オフセット電圧を上記アナログ信号処理回路に帰還するための負帰還路とを備えるアナログ信号処理装置において、
上記負帰還路によって帰還されたオフセット電圧を上記アナログ信号処理回路で処理されるアナログ信号に対して加算または減算するための加減算回路が、上記アナログ信号処理回路の入力端に接続されており、
上記オフセット検出回路が、
上記アナログ信号処理回路の出力信号が入力されるスイッチトキャパシタ等価抵抗と、
上記スイッチトキャパシタ等価抵抗の出力端に接続された第１演算増幅器と、
上記第１演算増幅器の入力端および出力端に接続されたキャパシタとを備えるスイッチトキャパシタ積分回路であり、
上記スイッチトキャパシタ回路を制御するための第１制御クロック信号を上記スイッチトキャパシタ回路に供給する第１クロック信号供給手段と、
上記スイッチトキャパシタ積分回路を制御するための第２制御クロック信号を上記スイッチトキャパシタ積分回路に供給する第２クロック信号供給手段とがさらに備えられ、
上記第２クロック信号供給手段が、第１制御クロック信号を倍周したクロック信号を第２制御クロック信号として上記スイッチトキャパシタ積分回路に供給するものであることを特徴とするアナログ信号処理装置。
【請求項３】
アナログ信号を処理するためのスイッチトキャパシタ回路を含むアナログ信号処理回路と、
上記アナログ信号処理回路の出力信号に生じるオフセット電圧を自動的に補償するためのオフセット補償回路とを備えるアナログ信号処理装置であって、
上記オフセット補償回路が、
上記アナログ信号処理回路の出力信号におけるオフセット電圧を検出するためにアナログ信号処理回路の出力端に接続されたオフセット検出回路と、
上記オフセット電圧を上記アナログ信号処理回路に帰還するための負帰還路とを備えるアナログ信号処理装置において、
上記負帰還路によって帰還されたオフセット電圧を上記アナログ信号処理回路で処理されるアナログ信号に対して加算または減算するための加減算回路が、上記アナログ信号処理回路内部の配線上に設けられており、
上記オフセット検出回路が、
上記アナログ信号処理回路の出力信号が入力されるスイッチトキャパシタ等価抵抗と、
上記スイッチトキャパシタ等価抵抗の出力端に接続された第１演算増幅器と、
上記第１演算増幅器の入力端および出力端に接続されたキャパシタとを備えるスイッチトキャパシタ積分回路であり、
上記スイッチトキャパシタ回路を制御するための第１制御クロック信号を上記スイッチトキャパシタ回路に供給する第１クロック信号供給手段と、
上記スイッチトキャパシタ積分回路を制御するための第２制御クロック信号を上記スイッチトキャパシタ積分回路に供給する第２クロック信号供給手段とがさらに備えられ、
上記第２クロック信号供給手段が、第１制御クロック信号を分周したクロック信号を第２制御クロック信号として上記スイッチトキャパシタ積分回路に供給するものであることを特徴とするアナログ信号処理装置。
【請求項４】
アナログ信号を処理するためのスイッチトキャパシタ回路を含むアナログ信号処理回路と、
上記アナログ信号処理回路の出力信号に生じるオフセット電圧を自動的に補償するためのオフセット補償回路とを備えるアナログ信号処理装置であって、
上記オフセット補償回路が、
上記アナログ信号処理回路の出力信号におけるオフセット電圧を検出するためにアナログ信号処理回路の出力端に接続されたオフセット検出回路と、
上記オフセット電圧を上記アナログ信号処理回路に帰還するための負帰還路とを備えるアナログ信号処理装置において、
上記負帰還路によって帰還されたオフセット電圧を上記アナログ信号処理回路で処理されるアナログ信号に対して加算または減算するための加減算回路が、上記アナログ信号処理回路内部の配線上に設けられており、
上記オフセット検出回路が、
上記アナログ信号処理回路の出力信号が入力されるスイッチトキャパシタ等価抵抗と、
上記スイッチトキャパシタ等価抵抗の出力端に接続された第１演算増幅器と、
上記第１演算増幅器の入力端および出力端に接続されたキャパシタとを備えるスイッチトキャパシタ積分回路であり、
上記スイッチトキャパシタ回路を制御するための第１制御クロック信号を上記スイッチトキャパシタ回路に供給する第１クロック信号供給手段と、
上記スイッチトキャパシタ積分回路を制御するための第２制御クロック信号を上記スイッチトキャパシタ積分回路に供給する第２クロック信号供給手段とがさらに備えられ、
上記第２クロック信号供給手段が、第１制御クロック信号を倍周したクロック信号を第２制御クロック信号として上記スイッチトキャパシタ積分回路に供給するものであることを特徴とするアナログ信号処理装置。
【請求項５】
上記アナログ信号処理回路が、複数のアナログ信号処理要素回路からなることを特徴とする請求項１ないし４のいずれか１項に記載のアナログ信号処理装置。
【請求項６】
上記加減算回路が、上記オフセット電圧に対して１より大きい増幅率を持つことを特徴とする請求項１ないし５のいずれか１項に記載のアナログ信号処理装置。
【請求項７】
上記加減算回路が、＋入力端子および−入力端子を有する第２演算増幅器と、抵抗素子またはスイッチトキャパシタ等価抵抗からなる入力素子とを含み、
上記第２演算増幅器の＋入力端子および−入力端子の少なくとも一方が、上記入力素子を介してオフセット検出回路の出力端に接続されていることを特徴とする請求項１ないし６のいずれか１項に記載のアナログ信号処理装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、スイッチトキャパシタ回路を含むアナログ信号処理回路と、上記アナログ信号処理回路の出力信号に生じるオフセット電圧を自動的に補償するオフセット補償回路とを備えるアナログ信号処理装置に関するものであり、特に、時間連続アナログ信号処理要素回路と、スイッチトキャパシタ回路を含む時間離散アナログ信号処理要素回路とを組み合わせたアナログ信号処理回路を備えるアナログ信号処理装置に関するものである。
【０００２】
【従来の技術】
従来のスイッチトキャパシタ回路を含むアナログ信号処理回路のオフセット補償回路として、例えば、特公平７−２００４９号公報に記載されているようなスイッチトキャパシタフィルタの出力オフセット（出力信号に生じるオフセット電圧）を補償する回路が知られている。この構成例を、図２９および図３０に示す。なお、図２９および図３０において、「ＳＣ」は、スイッチトキャパシタ等価抵抗を示す。
【０００３】
図２９の構成では、２つのオペアンプ（演算増幅器）１８３・１８４を備えるスイッチトキャパシタフィルタ１８１の出力をオフセット検出器１８２において検出し、オフセット検出器１８２の出力をスイッチトキャパシタフィルタ１８１中の一方のオペアンプ１８４の＋入力端子に接続している。これにより、スイッ
チトキャパシタフィルタ１８１の出力オフセットを低減することが可能となる。
【０００４】
一方、図３０の構成では、２つのオペアンプ１８３・１８４を備えるスイッチトキャパシタフィルタ１８１の出力をオフセット検出器１８２に入力し、オフセット検出器１８２の出力とスイッチトキャパシタフィルタの出力とを加算器１８５によって合成（加算）している。これにより、オフセットを低減することが可能となる。
【０００５】
【発明が解決しようとする課題】
しかしながら、一般に、演算増幅器（オペアンプ）の入力には最適に動作できるバイアス電圧（最適バイアス電圧）が存在する一方、演算増幅器（オペアンプ）の出力にも出力の中心となる電圧が存在する。これらの電圧は、必ずしも全ての演算増幅器（オペアンプ）で同じとは限らない。図２９の構成では、オペアンプ１８４の入力端子に別のオペアンプ１８２ａの出力が直接入力するようになっているので、適切な動作点が外れ、不安定になる可能性がある。
【０００６】
具体的には、図２９の構成のように、オペアンプ１８４の入力端子に、直接、オペアンプ１８２ａの出力が入力している場合、オペアンプ１８４の非反転入力端はオペアンプ１８２ａの出力電圧の中心を基準として動作するため、オペアンプ１８２ａの出力電圧の中心がオペアンプ１８４の入力の最適な動作電圧と異なる場合、オペアンプ１８４の動作が不安定になることが起こり得る。
【０００７】
また、図３０の構成では、加算器８３をスイッチトキャパシタフィルタ１８１の後段に設けているので、スイッチトキャパシタフィルタ１８１の出力端でオフセット電圧を補償することになる。そのため、オフセット電圧によるスイッチトキャパシタフィルタ１８１内部での信号飽和が避けられず、信号歪みが発生しやすい。すなわち、図３０の構成では、「フィードフォワード」と呼ばれる手法を採用しており、検出したオフセット電圧を信号経路とは別の経路を辿らせ、スイッチトキャパシタフィルタ１８１の出力部からオフセット分だけ減算してオフセットを除去している。そのため、オペアンプ１８３の出力端で信号飽和が起きた場合には、確実にオフセット補償することができない。
【０００８】
本発明は、上記従来の問題に鑑みなされたものであり、その目的は、高い動作安定性を有し、かつ、アナログ信号処理回路内部での信号飽和による信号歪みを低減することができるアナログ信号処理装置を提供することにある。
【０００９】
【課題を解決するための手段】
本発明のアナログ信号処理装置は、上記の課題を解決するために、アナログ信号を処理するためのスイッチトキャパシタ回路を含むアナログ信号処理回路と、上記アナログ信号処理回路の出力信号に生じるオフセット電圧を自動的に補償するためのオフセット補償回路とを備えるアナログ信号処理装置であって、上記オフセット補償回路が、上記アナログ信号処理回路の出力信号におけるオフセット電圧を検出するためにアナログ信号処理回路の出力端に接続されたオフセット検出回路と、上記オフセット電圧を上記アナログ信号処理回路に帰還するための負帰還路とを備えるアナログ信号処理装置において、上記負帰還路によって帰還されたオフセット電圧を上記アナログ信号処理回路で処理されるアナログ信号に対して加算または減算するための加減算回路が、上記アナログ信号処理回路の入力端に接続されており、上記オフセット検出回路が、上記アナログ信号処理回路の出力信号が入力されるスイッチトキャパシタ等価抵抗と、上記スイッチトキャパシタ等価抵抗の出力端に接続された第１演算増幅器と、上記第１演算増幅器の入力端および出力端に接続されたキャパシタとを備えるスイッチトキャパシタ積分回路であり、上記スイッチトキャパシタ回路を制御するための第１制御クロック信号を上記スイッチトキャパシタ回路に供給する第１クロック信号供給手段と、上記スイッチトキャパシタ積分回路を制御するための第２制御クロック信号を上記スイッチトキャパシタ積分回路に供給する第２クロック信号供給手段とがさらに備えられ、上記第２クロック信号供給手段が、第１制御クロック信号を分周したクロック信号を第２制御クロック信号として上記スイッチトキャパシタ積分回路に供給するものであることを特徴としている。
【００１０】
上記構成によれば、オフセット検出回路の出力信号を加減算回路を介してアナログ信号処理回路の入力端に帰還するので、オフセット検出器１８２の出力をスイッチトキャパシタフィルタ１８１（アナログ信号処理回路）内部へ直接帰還する従来の図２９の構成のように１つの演算増幅器の入力端子に別の演算増幅器の出力が直接入力するようになっていない。そのため、演算増幅器の動作点を適切な範囲に保つことができ、高い動作安定性を得ることができる。
【００１１】
さらに、上記構成によれば、加減算回路を上記アナログ信号処理回路の入力端に接続したことで、アナログ信号処理回路の入力端でオフセット電圧を補償することができる。それゆえ、スイッチトキャパシタフィルタ１８１（アナログ信号処理回路）の出力端でオフセット電圧を補償する従来の図３０の構成と比較して、オフセット電圧によるアナログ信号処理回路内部での信号飽和を避けることが可能となる。その結果、低歪みのアナログ信号処理装置を実現できる。
【００１２】
また、本発明のアナログ信号処理装置において、オフセットを十分に補償するためには、オフセット検出回路の入力インピーダンスを十分に高くして負荷を軽くする必要がある。上記構成のオフセット検出回路では、スイッチトキャパシタ等価抵抗を介してアナログ信号処理回路の出力信号を第１演算増幅器に入力するようになっているため、抵抗を用いたオフセット検出回路と比較して等価的にインピーダンスを高くできる。その結果、アナログ信号処理回路の設計が容易になる。
【００１３】
さらに、上記構成によれば、アナログ信号処理回路内のスイッチトキャパシタ回路を制御する第１制御クロック信号を分周したクロック信号をスイッチトキャパシタ積分回路を制御する第２制御クロック信号としてスイッチトキャパシタ積分回路に与えることで、オフセット補償に必要なオフセット検出回路の通過帯域をさらに下げることが可能となる。したがって、オフセット補償回路で必要な帯域を確保するために、面積の広いキャパシタを用いる必要がなくなり、キャパシタの面積を小さく抑えることができる。その結果、回路の面積の増大を抑えることができるだけでなく、キャパシタ容量に伴う負荷の増大を抑えることができるので、消費電力の増大も抑えることができる。さらに、オフセット補償回路の通過帯域を下げることで、アナログ信号処理回路の通過帯域を広げることが可能になる。
【００１４】
本発明のアナログ信号処理装置は、上記の課題を解決するために、アナログ信号を処理するためのスイッチトキャパシタ回路を含むアナログ信号処理回路と、上記アナログ信号処理回路の出力信号に生じるオフセット電圧を自動的に補償するためのオフセット補償回路とを備えるアナログ信号処理装置であって、上記オフセット補償回路が、上記アナログ信号処理回路の出力信号におけるオフセット電圧を検出するためにアナログ信号処理回路の出力端に接続されたオフセット検出回路と、上記オフセット電圧を上記アナログ信号処理回路に帰還するための負帰還路とを備えるアナログ信号処理装置において、上記負帰還路によって帰還されたオフセット電圧を上記アナログ信号処理回路で処理されるアナログ信号に対して加算または減算するための加減算回路が、上記アナログ信号処理回路の入力端に接続されており、上記オフセット検出回路が、上記アナログ信号処理回路の出力信号が入力されるスイッチトキャパシタ等価抵抗と、上記スイッチトキャパシタ等価抵抗の出力端に接続された第１演算増幅器と、上記第１演算増幅器の入力端および出力端に接続されたキャパシタとを備えるスイッチトキャパシタ積分回路であり、上記スイッチトキャパシタ回路を制御するための第１制御クロック信号を上記スイッチトキャパシタ回路に供給する第１クロック信号供給手段と、上記スイッチトキャパシタ積分回路を制御するための第２制御クロック信号を上記スイッチトキャパシタ積分回路に供給する第２クロック信号供給手段とがさらに備えられ、上記第２クロック信号供給手段が、第１制御クロック信号を倍周したクロック信号を第２制御クロック信号として上記スイッチトキャパシタ積分回路に供給するものであることを特徴としている。
【００１５】
上記構成によれば、オフセット検出回路の出力信号を加減算回路を介してアナログ信号処理回路の入力端に帰還するので、オフセット検出器１８２の出力をスイッチトキャパシタフィルタ１８１（アナログ信号処理回路）内部へ直接帰還する従来の図２９の構成のように１つの演算増幅器の入力端子に別の演算増幅器の出力が直接入力するようになっていない。そのため、演算増幅器の動作点を適切な範囲に保つことができ、高い動作安定性を得ることができる。
【００１６】
さらに、上記構成によれば、加減算回路を上記アナログ信号処理回路の入力端に接続したことで、アナログ信号処理回路の入力端でオフセット電圧を補償することができる。それゆえ、スイッチトキャパシタフィルタ１８１（アナログ信号処理回路）の出力端でオフセット電圧を補償する従来の図３０の構成と比較して、オフセット電圧によるアナログ信号処理回路内部での信号飽和を避けることが可能となる。その結果、低歪みのアナログ信号処理装置を実現できる。
【００１７】
また、本発明のアナログ信号処理装置において、オフセットを十分に補償するためには、オフセット検出回路の入力インピーダンスを十分に高くして負荷を軽くする必要がある。上記構成のオフセット検出回路では、スイッチトキャパシタ等価抵抗を介してアナログ信号処理回路の出力信号を第１演算増幅器に入力するようになっているため、抵抗を用いたオフセット検出回路と比較して等価的にインピーダンスを高くできる。その結果、アナログ信号処理回路の設計が容易になる。
【００１８】
さらに、上記構成によれば、オフセット補償回路のゲインを上げて、オフセット補償に要する時間を短縮することができる。
【００１９】
本発明のアナログ信号処理装置は、上記の課題を解決するために、アナログ信号を処理するためのスイッチトキャパシタ回路を含むアナログ信号処理回路と、上記アナログ信号処理回路の出力信号に生じるオフセット電圧を自動的に補償するためのオフセット補償回路とを備えるアナログ信号処理装置であって、上記オフセット補償回路が、上記アナログ信号処理回路の出力信号におけるオフセット電圧を検出するためにアナログ信号処理回路の出力端に接続されたオフセット検出回路と、上記オフセット電圧を上記アナログ信号処理回路に帰還するための負帰還路とを備えるアナログ信号処理装置において、上記負帰還路によって帰還されたオフセット電圧を上記アナログ信号処理回路で処理されるアナログ信号に対して加算または減算するための加減算回路が、上記アナログ信号処理回路内部の配線上に設けられており、上記オフセット検出回路が、上記アナログ信号処理回路の出力信号が入力されるスイッチトキャパシタ等価抵抗と、上記スイッチトキャパシタ等価抵抗の出力端に接続された第１演算増幅器と、上記第１演算増幅器の入力端および出力端に接続されたキャパシタとを備えるスイッチトキャパシタ積分回路であり、上記スイッチトキャパシタ回路を制御するための第１制御クロック信号を上記スイッチトキャパシタ回路に供給する第１クロック信号供給手段と、上記スイッチトキャパシタ積分回路を制御するための第２制御クロック信号を上記スイッチトキャパシタ積分回路に供給する第２クロック信号供給手段とがさらに備えられ、上記第２クロック信号供給手段が、第１制御クロック信号を分周したクロック信号を第２制御クロック信号として上記スイッチトキャパシタ積分回路に供給するものであることを特徴としている。
【００２０】
上記構成によれば、オフセット検出回路の出力信号を加減算回路を介してアナログ信号処理回路内部へ帰還するので、オフセット検出器１８２の出力をスイッチトキャパシタフィルタ１８１（アナログ信号処理回路）内部へ直接帰還する従来の図２９の構成のように１つの演算増幅器の入力端子に別の演算増幅器の出力が直接入力するようになっていない。そのため、演算増幅器の動作点を適切な範囲に保つことができ、高い動作安定性を得ることができる。
【００２１】
さらに、上記構成によれば、加減算回路を上記アナログ信号処理回路内部の配線上に接続したことで、アナログ信号処理回路の内部でオフセット電圧を補償することができる。それゆえ、スイッチトキャパシタフィルタ１８１（アナログ信号処理回路）の出力端でオフセット電圧を補償する従来の図３０の構成と比較して、オフセット電圧によるアナログ信号処理回路内部での信号飽和を避けることが可能となる。その結果、低歪みのアナログ信号処理装置を実現できる。
【００２２】
また、本発明のアナログ信号処理装置において、オフセットを十分に補償するためには、オフセット検出回路の入力インピーダンスを十分に高くして負荷を軽くする必要がある。上記構成のオフセット検出回路では、スイッチトキャパシタ等価抵抗を介してアナログ信号処理回路の出力信号を第１演算増幅器に入力するようになっているため、抵抗を用いたオフセット検出回路と比較して等価的にインピーダンスを高くできる。その結果、アナログ信号処理回路の設計が容易になる。
【００２３】
さらに、上記構成によれば、アナログ信号処理回路内のスイッチトキャパシタ回路を制御する第１制御クロック信号を分周したクロック信号をスイッチトキャパシタ積分回路を制御する第２制御クロック信号としてスイッチトキャパシタ積分回路に与えることで、オフセット補償に必要なオフセット検出回路の通過帯域をさらに下げることが可能となる。したがって、オフセット補償回路で必要な帯域を確保するために、面積の広いキャパシタを用いる必要がなくなり、キャパシタの面積を小さく抑えることができる。その結果、回路の面積の増大を抑えることができるだけでなく、キャパシタ容量に伴う負荷の増大を抑えることができるので、消費電力の増大も抑えることができる。さらに、オフセット補償回路の通過帯域を下げることで、アナログ信号処理回路の通過帯域を広げることが可能になる。
【００２４】
本発明のアナログ信号処理装置は、上記の課題を解決するために、アナログ信号を処理するためのスイッチトキャパシタ回路を含むアナログ信号処理回路と、上記アナログ信号処理回路の出力信号に生じるオフセット電圧を自動的に補償するためのオフセット補償回路とを備えるアナログ信号処理装置であって、上記オフセット補償回路が、上記アナログ信号処理回路の出力信号におけるオフセット電圧を検出するためにアナログ信号処理回路の出力端に接続されたオフセット検出回路と、上記オフセット電圧を上記アナログ信号処理回路に帰還するための負帰還路とを備えるアナログ信号処理装置において、上記負帰還路によって帰還されたオフセット電圧を上記アナログ信号処理回路で処理されるアナログ信号に対して加算または減算するための加減算回路が、上記アナログ信号処理回路内部の配線上に設けられており、上記オフセット検出回路が、上記アナログ信号処理回路の出力信号が入力されるスイッチトキャパシタ等価抵抗と、上記スイッチトキャパシタ等価抵抗の出力端に接続された第１演算増幅器と、上記第１演算増幅器の入力端および出力端に接続されたキャパシタとを備えるスイッチトキャパシタ積分回路であり、上記スイッチトキャパシタ回路を制御するための第１制御クロック信号を上記スイッチトキャパシタ回路に供給する第１クロック信号供給手段と、上記スイッチトキャパシタ積分回路を制御するための第２制御クロック信号を上記スイッチトキャパシタ積分回路に供給する第２クロック信号供給手段とがさらに備えられ、上記第２クロック信号供給手段が、第１制御クロック信号を倍周したクロック信号を第２制御クロック信号として上記スイッチトキャパシタ積分回路に供給するものであることを特徴としている。
【００２５】
上記構成によれば、オフセット検出回路の出力信号を加減算回路を介してアナログ信号処理回路内部へ帰還するので、オフセット検出器１８２の出力をスイッチトキャパシタフィルタ１８１（アナログ信号処理回路）内部へ直接帰還する従来の図２９の構成のように１つの演算増幅器の入力端子に別の演算増幅器の出力が直接入力するようになっていない。そのため、演算増幅器の動作点を適切な範囲に保つことができ、高い動作安定性を得ることができる。
【００２６】
さらに、上記構成によれば、加減算回路を上記アナログ信号処理回路内部の配線上に接続したことで、アナログ信号処理回路の内部でオフセット電圧を補償することができる。それゆえ、スイッチトキャパシタフィルタ１８１（アナログ信号処理回路）の出力端でオフセット電圧を補償する従来の図３０の構成と比較して、オフセット電圧によるアナログ信号処理回路内部での信号飽和を避けることが可能となる。その結果、低歪みのアナログ信号処理装置を実現できる。
【００２７】
また、本発明のアナログ信号処理装置において、オフセットを十分に補償するためには、オフセット検出回路の入力インピーダンスを十分に高くして負荷を軽くする必要がある。上記構成のオフセット検出回路では、スイッチトキャパシタ等価抵抗を介してアナログ信号処理回路の出力信号を第１演算増幅器に入力するようになっているため、抵抗を用いたオフセット検出回路と比較して等価的にインピーダンスを高くできる。その結果、アナログ信号処理回路の設計が容易になる。
【００２８】
さらに、上記構成によれば、オフセット補償回路のゲインを上げて、オフセット補償に要する時間を短縮することができる。
【００２９】
なお、本願明細書において使用する次の用語は、以下に説明する特定の意味を持つものとする。
【００３０】
まず、「スイッチトキャパシタ回路」とは、入力信号をサンプリングして処理する信号処理回路の１種である。スイッチトキャパシタ回路は、クロック信号で動作し、入力信号をサンプリングして処理するので、離散時間で信号処理を行うことになる。したがって、スイッチトキャパシタ回路は、時間離散回路の１種である。スイッチトキャパシタ回路は、サンプリング回路、増幅回路、フィルタ、アナログ／デジタル変換器、デジタル／アナログ変換器、ピーク検出回路などのアナログ信号処理回路としてよく使用される。さらに、「スイッチトキャパシタフィルタ」とは、上述したスイッチトキャパシタ回路で実現されるフィルタである。また、「スイッチトキャパシタ等価抵抗」とは、抵抗と等価なスイッチトキャパシタ回路を指す。
【００３１】
また、「アナログ信号処理要素回路」とは、量子化していないすべてのアナログ信号を扱う回路であり、スイッチトキャパシタ回路などの時間離散回路だけでなく、時間連続な信号処理回路も含む。また、「要素回路」とは、一般的な概念であり、抵抗、キャパシタ、インダクタ、演算増幅器（オペアンプ）、スイッチ、トランジスタなど、電気回路を構成しうるあらゆる素子（部品）の中から選択されるいくつかの素子を組み合わせて構成され、かつ、単独（単体）で増幅器やサンプリング回路などの所定の機能を提供できる最小の回路単位（機能ブロック）を指す。したがって、「アナログ信号処理要素回路」とは、アナログ信号を処理する要素回路を指している。また、「アナログ信号処理回路」とは、１つあるいは複数のアナログ信号処理要素回路で構成される信号処理回路全体を指す。
【００３２】
図２４ないし図２８に、アナログ信号処理要素回路の例を示す。図２４に示すアナログ信号処理要素回路は積分回路、図２５に示すアナログ信号処理要素回路は増幅回路、図２６に示すアナログ信号処理要素回路はＲＣフィルタ（パッシブ）、図２７に示すアナログ信号処理要素回路はスイッチトキャパシタ積分回路であり、図２８に示すアナログ信号処理要素回路はフィルタ回路である。図２８に示すフィルタ回路のように、２つの演算増幅器１０５・１０５を持ち、一方の演算増幅器１０５の出力端から他方の演算増幅器１０６の入力端への帰還路１０７を内部に持った回路は、１つのアナログ信号処理要素回路である。なぜなら、このような回路では、個々の演算増幅回路、すなわち、演算増幅器１０５を含む回路部分１０８や、演算増幅器１０６を含む回路部分１０９だけでは機能を有しておらず、帰還路１０７を含めた回路全体１１０で機能（この場合はフィルタとしての機能）を発揮するからである。
【００３３】
また、「加減算回路」とは、加算回路または減算回路を指す。「時間離散回路」とは、離散時間で信号処理を行う信号処理回路である。「時間連続回路」とは、連続時間(Continuous-time)回路とも呼ばれるものであり、信号のサンプリングを行わずに、正弦波なら正弦波のまま信号の処理を行う回路である。時間連続回路は、離散時間で動作する時間離散回路の対極にある。時間連続回路としては、ＲＣフィルタなどがある。
【００３４】
ところで、上記従来の特公平７−２００４９号公報に開示されているオフセット補償回路では、オフセット補償の対象となるスイッチトキャパシタフィルタ１８１は、２段ではなく１つのアナログ信号処理要素回路のみからなっている。アナログ信号処理要素回路とは、前述したように、明らかに何らかの機能を有している機能ブロックである。上記のスイッチトキャパシタフィルタ１８１は、前述した図２８のフィルタ回路と同様に、２つのオペアンプ１８３・１８４を持ち、一方のオペアンプ１８３の出力端から他方のオペアンプ１８４の入力端への帰還を内部に持った回路である。そのため、上記のスイッチトキャパシタフィルタ１８１は、個々のオペアンプ１８３・１８４を含む回路部分では機能を持たず、帰還を含めた回路全体で機能を発揮するものである。その意味で、上記のスイッチトキャパシタフィルタ８１は、２段ではなく、全体で１個のアナログ信号処理要素回路である。
【００３５】
そのため、上記従来のオフセット補償回路では、複数のアナログ信号処理要素回路からなるアナログ信号処理回路全体のオフセットを補償していない。言い換えると、上記従来のオフセット補償回路では、時間連続なアナログ信号処理要素回路やスイッチトキャパシタ回路を含む複数のアナログ信号処理要素回路からなるアナログ信号処理回路全体のオフセット除去を行うことができない。それゆえ、上記従来のオフセット補償回路では、各アナログ信号処理要素回路に対して、特に時間連続なアナログ信号処理要素回路に対して個別にオフセット除去を行なう必要があった。その結果、回路の複雑化、面積増大、消費電力増加などの問題を生じていた。
【００３６】
すなわち、例えば、時間連続なアナログ入力信号をスイッチトキャパシタフィルタのような時間離散フィルタ（discrete-time filter) で処理する場合、実用上、エイリアシングエラーと呼ばれる折り返し誤差を除去する必要がある。そのため、このエイリアシングエラーの発生を防止するために、時間離散フィルタの前段に配置した時間連続フィルタ（continuous-time filter) によって、アナログ信号の帯域をアナログ信号の時間離散フィルタのサンプリング周波数ｆｓの半分の周波数、すなわちｆｓ／２までの周波数成分に予め制限しておかなければならない。
【００３７】
このように時間離散フィルタの前段に時間連続フィルタを設けた場合、時間離散フィルタと同様に、時間連続フィルタもオフセットを生じるので、時間離散フィルタの前段に付加した時間連続フィルタのオフセットも補償しなければならない。このような場合、時間離散フィルタに上記従来のオフセット補償回路を付加しても、時間連続フィルタのオフセットを補償できない可能性がある。
【００３８】
すなわち、前述したような要素回路がゲインを持っている（増幅率が１倍より大きい）場合、アナログ信号が増幅されるだけでなく、オフセットも同様に増幅されてしまう。そのため、各要素回路毎にオフセット補償を行う必要がある。時間離散フィルタであるスイッチトキャパシタフィルタのみにゲインがありスイッチトキャパシタフィルタで発生するオフセットが増幅される場合に関しては、上記従来技術のオフセット補償回路を用いてオフセットを除去（補償）することができる。しかしながら、スイッチトキャパシタフィルタの前段または後段にゲインを持つ時間連続フィルタを備え付けた場合、時間連続フィルタ自体にオフセット補償機能を付加しない限り、時間連続フィルタのオフセットは除去できない。つまり、従来の手法では、離散時間処理を行うスイッチトキャパシタと時間連続フィルタとをまとめてオフセット補償することはできず、それぞれに対してオフセット除去（補償）の手段を講じる必要があった。さらに、時間連続フィルタで増幅されたオフセットは、時間連続フィルタの出力信号の電圧レベルの中心を＋側、或いは−側に偏らせてしまう。したがって、フィルタ内の演算増幅器の出力電圧レベルの中心を＋側、或いは−側に偏らせてしまう。そのため、出力できる電圧範囲に限界のある実際の演算増幅器では、出力信号の電圧レベルの振れ幅（信号振幅）を押し狭めることとなり、＋側あるいは−側の信号が飽和し、結果と
して、信号歪みを発生する。すなわち、良好な信号処理特性が得られなくなる。
【００３９】
また、スイッチトキャパシタ型デジタル／アナログ変換器によって処理したアナログ信号は、離散的である。そのため、デジタル／アナログ変換したアナログ信号に対して、帯域制限によるスムージング処理を行うための時間連続フィルタをスイッチトキャパシタ型デジタル／アナログ変換器の後段に設ける場合がある。このような場合、スイッチトキャパシタ型デジタル／アナログ変換器のオフセットだけでなく、時間連続フィルタのオフセットも補償する必要がある。
【００４０】
本発明の他の目的は、上記課題に鑑み、スイッチトキャパシタ回路を含む一連の複数のアナログ信号処理要素回路からなるアナログ信号処理回路のオフセットを一括して自動的に補償し、回路規模と回路消費電力の低減を可能にした、信号歪みの少ないアナログ信号処理装置を提供することにある。
【００４１】
上記の課題を解決するために、上記アナログ信号処理回路は、複数のアナログ信号処理要素回路からなることが好ましい。
【００４２】
上記構成によれば、スイッチトキャパシタ回路を含むアナログ信号処理回路において、ただ一つのオフセット検出回路によって、スイッチトキャパシタ回路を含む複数のアナログ信号処理要素回路からなるアナログ信号処理回路全体に負帰還を形成することで、アナログ信号処理回路内の全てのアナログ信号処理要素回路のオフセットを一括して補償することができる。特に、アナログ信号処理回路内の個々のアナログ信号処理要素回路毎にオフセット補償回路を設ける必要がなくなり、回路規模や消費電力の著しい増大を抑えることができる。
【００４３】
また、上記の加減算回路がアナログ信号処理回路内部の配線上に設けられたアナログ信号処理装置においては、上記アナログ信号処理回路が、複数のアナログ信号処理要素回路を接続してなり、上記加減算回路が、アナログ信号処理要素回路間を接続する配線上に設けられ、上記負帰還路によって帰還されたオフセット電圧を直前のアナログ信号処理要素回路の出力信号に対して加算または減算するようになっていることがより好ましい。
【００４４】
上記構成によれば、加減算回路の後段となるアナログ信号処理要素回路の入力端においてオフセット電圧を補償することができるので、加減算回路の後段となるアナログ信号処理要素回路の内部でのオフセット電圧による信号飽和をより確実に避けることができる。それゆえ、より低歪みのアナログ信号処理装置を実現できる。
【００４５】
上記各構成のアナログ信号処理装置においては、アナログ信号処理回路が離散時間回路であるスイッチトキャパシタ回路を含んでいるので、上記オフセット検出回路も離散時間回路、好ましくはスイッチトキャパシタ回路を含むことが望ましい。
【００４６】
また、上記加減算回路は、上記オフセット電圧に対してゲインを持つ、すなわち、上記オフセット電圧に対して１より大きい増幅率を持つようにすることもできる。
【００４７】
本発明のアナログ信号処理装置において、オフセットを十分に補償するためには、アナログ信号処理回路の出力信号のオフセット電圧を十分に増幅したうえでアナログ信号処理装置の入力端または内部に負帰還する必要がある。上述したように加減算回路が少なくとも上記オフセット電圧に対して１より大きい増幅率を持つと、オフセット補償に必要な信号増幅をオフセット検出回路と加減算回路とで分担することができる。これによって、オフセット検出回路の出力飽和を防止することができ、また、より安定した帰還ループを形成することができる。
【００４８】
また、上記加減算回路は、＋入力端子および−入力端子を有する第２演算増幅器と、抵抗素子またはスイッチトキャパシタ等価抵抗（好ましくはスイッチトキャパシタ等価抵抗）からなる入力素子とを含み、上記演算増幅器の＋入力端子および−入力端子の少なくとも一方が、上記入力素子を介してオフセット検出回路の出力端に接続されていることがより好ましい。
【００４９】
上記構成によれば、アナログ信号処理回路へオフセット信号（オフセット検出回路の出力信号）を入力するための加減算回路が、抵抗素子またはスイッチトキャパシタ等価抵抗（好ましくはスイッチトキャパシタ等価抵抗）からなる入力素子を備えるため、オフセット補償回路の負荷を容量負荷とすることができる。これによって、オフセット補償回路内の演算増幅器の消費電力の増加を抑えることが可能となる。
【００５０】
また、オフセット検出回路および加減算回路の両方にスイッチトキャパシタ等価抵抗を用いると、それぞれの高入力インピーダンス特性により、上記アナログ信号処理回路本体およびオフセット検出回路内部の演算増幅器の消費電力の増大を抑えることが可能になる。
【００５１】
また、上記加減算回路は、抵抗、スイッチトキャパシタ等価抵抗、およびキャパシタからなる群より選ばれる少なくとも１種の素子と、演算増幅器とを備えることが好ましい。
【００５２】
また、上記加減算回路は、演算増幅器と、演算増幅器の入力端子に接続され、かつ、処理対象のアナログ信号が入力される第１入力素子と、オフセット検出回路の出力端および演算増幅器の入力端子に接続された第２入力素子と、演算増幅器の入力端子および出力端子に接続された帰還素子とを備え、第１入力素子、第２入力素子、および帰還素子が、抵抗、スイッチトキャパシタ等価抵抗、およびキャパシタからなる群より選ばれる少なくとも１種の素子であることが好ましい。上記構成では、加減算回路のゲインが、素子同士の抵抗比または容量比により設定可能である。
【００５３】
また、上記オフセット検出回路は、上記オフセット電圧に対して非常に大きいゲインを持つ、すなわち、上記オフセット電圧に対して１よりずっと大きい増幅率を持つことが好ましい。上記構成によれば、オフセット検出回路が上記オフセット電圧に対して非常に大きいゲインを持つことで、オフセット除去に必要な帯域を制限することができ、かつ、アナログ信号処理装置の安定性を確保することができる。また、上記オフセット検出回路のゲインは、アナログ信号処理装置の製造者がスイッチトキャパシタ等価抵抗の容量とキャパシタの容量との比を選択することによって任意に設定可能である。アナログ信号処理装置の製造者は、上記オフセット検出回路のゲインを調整して、装置の動作が開始されてからオフセット電圧が補償されるまでの時間を短くしたり長くしたりすることが可能である。
【００５４】
【発明の実施の形態】
〔実施の形態１〕
本発明の基礎となった発明の実施の一形態について図１ないし図１９に基づいて説明すれば、以下の通りである。なお、本実施形態では、この発明を、複数のアナログ信号処理要素回路で構成されるアナログ信号処理回路のオフセット補償に適用した場合について説明する。
【００５５】
図１に示すように、本実施形態のアナログ信号処理装置としてのオフセット補償回路付きアナログ信号処理回路１は、少なくとも１個がスイッチトキャパシタ回路であるＮ個（Ｎ＞１）のアナログ信号処理要素回路を縦続接続してなるアナログ信号処理回路２と、アナログ信号処理回路２の出力信号に生じるオフセット電圧を自動的に補償（キャンセル）するためのオフセット補償回路３とを備えている。
【００５６】
アナログ信号処理回路２は、処理対象となるアナログ信号が入力される第１アナログ信号処理要素回路２−１から、処理済のアナログ信号を出力する第Ｎアナログ信号処理要素回路２−ＮまでのＮ個のアナログ信号処理要素回路２−１〜２−Ｎで構成される。これらアナログ信号処理要素回路２−１〜２−Ｎのうち、１つまたは複数の第ｎアナログ信号処理要素回路２−ｎ（ｎは１〜Ｎの任意の自然数）は、スイッチトキャパシタ回路である。
【００５７】
このスイッチトキャパシタ回路としては、特に制限なく、公知の種々のスイッチトキャパシタ回路、例えば、特公平７−２００４９号公報に記載されているスイッチトキャパシタフィルタ、公知のスイッチトキャパシタ型デジタル／アナログ変換器、公知のスイッチトキャパシタ回路で実現される他のアナログ信号処理要素回路（増幅器、積分器、バッファ、アナログ／デジタル変換器など）を使用することができる。
【００５８】
ところで、上記従来の特公平７−２００４９号公報に開示されているオフセット補償回路では、オフセット補償の対象となる回路の種類が、スイッチトキャパシタバンドパスフィルタまたはスイッチトキャパシタローパスフィルタであり、適用範囲が限られている。上記従来の公報には、他の回路、例えばスイッチトキャパシタ型デジタル／アナログ変換器などの他のスイッチトキャパシタ回路のオフセット補償については、記述がない。スイッチトキャパシタ型デジタル／アナログ変換器などの他のスイッチトキャパシタ回路も、オフセットを補償する必要がある。
【００５９】
これに対し、本実施形態では、スイッチトキャパシタフィルタ以外の他のスイッチトキャパシタ回路のオフセット補償にまで適用範囲を広げているので、スイッチトキャパシタフィルタ以外の他のスイッチトキャパシタ回路のオフセット補償が可能である。また、アナログ信号処理回路２は、スイッチトキャパシタ回路以外のアナログ信号処理要素回路、例えば、図２に示す時間連続フィルタなどの時間連続回路を含んでいてもよく、その場合、スイッチトキャパシタ回路以外のアナログ信号処理要素回路のオフセットを補償できる。
【００６０】
図２に示す時間連続フィルタは、出力端子が出力端６８に接続されるとともに＋入力端子が接地された演算増幅器６６と、入力端６７と演算増幅器６６の−入力端子との間に入力側からこの順で直列接続された抵抗６９および抵抗６２と、抵抗６９および抵抗６２の接続点と演算増幅器６６の出力端子とに接続された抵抗６３と、演算増幅器６６の−入力端子および出力端子に接続されたキャパシタ６４と、抵抗６９および抵抗６２の接続点に接続されるとともに接地されたキャパシタ６５とを備えている。
【００６１】
オフセット補償回路３は、アナログ信号処理回路２の出力信号におけるオフセット電圧を含む低周波成分を検出するために第Ｎアナログ信号処理要素回路２−Ｎに接続されたオフセット検出回路４と、オフセット検出回路４の出力信号（検出された低周波成分）をアナログ信号処理回路２に帰還するための負帰還路６と、負帰還路６によって帰還されたオフセット検出回路４の出力信号を処理対象のアナログ信号である入力信号８から減算するための減算回路（加減算回路）５とを備えている。減算回路５は、アナログ信号処理回路２の入力端に処理対象のアナログ信号を入力するための配線上に設けられている。すなわち、減算回路５は、出力端子がアナログ信号処理回路２の入力端に接続され、＋入力端子に処理対象のアナログ信号が入力されるようになっている。また、減算回路５の−入力端子は、オフセット検出回路４の出力端に接続されている。
【００６２】
オフセット検出回路４は、アナログ信号処理回路２の出力信号のうち、オフセット電圧を含む低周波数成分（ある周波数以下の成分）を検出し、検出した低周波数成分を負帰還路６を通して減算回路５へ出力するものである。すなわち、オフセット検出回路４は、オフセット電圧を含む低周波数成分（ある周波数以下の成分）、例えば１０Ｈｚまでの周波数成分のみを通過させるとともに、直流（周波数０Ｈｚ）に対するゲインが十分に大きくなっている。なお、本実施形態のアナログ信号処理回路２で処理されるアナログ信号は、オフセット検出回路４の通過帯域より高い周波数の成分を含み、かつ、直流には情報を有していない信号であり、例えば、１ＭＨｚ以上の周波数の信号である。
【００６３】
ここで、第１アナログ信号処理要素回路２−１から第Ｎアナログ信号処理要素回路２−ＮまでのＮ個のアナログ信号処理要素回路２−ｐ（ｐ＝１，２，…，Ｎ）のゲインをＧp （Ｇ1,Ｇ2,…，ＧN ）、Ｎ個のアナログ信号処理要素回路２−ｐの入力換算オフセット電圧をＯp （Ｏ1,Ｏ2,…，ＯN ）、オフセット検出回路４のゲインをＦ（＞０）、入力信号８の電圧をＶin、出力信号９の電圧をＶoutで表し、入出力の関係（ＶinとＶout との関係）を伝達関数で表すと、次式のようになる。
【００６４】
【数１】
0003824867.tif 000002
【００６５】
上記式中において、Ｏ0 は、オフセット補償回路付きアナログ信号処理回路１からオフセット補償回路３を除いた場合のアナログ信号処理回路２の出力オフセット電圧（従来のアナログ信号処理装置の出力オフセット電圧）を表す。
【００６６】
一方、オフセット補償回路付きアナログ信号処理回路１からオフセット補償回路３を除いた場合の出力信号９の電圧Ｖout ’は、次式で表される。
【００６７】
Ｖout ’＝Ｇ1・Ｇ2・…ＧN・Ｖin＋Ｏ0         …（３）
また、このときの入力信号８の電圧Ｖinと、出力信号９の電圧Ｖout およびＶout ’との時間変化（時間ｔによる電圧Ｖの変化）を図３に示す。
【００６８】
入力信号８として、図３（ａ）に示す電圧Ｖinを持つ入力信号８が与えられたとき、式（３）に示したオフセット補償回路３を除いた場合のアナログ信号処理回路２の出力信号９の電圧Ｖout ’は、図３（ｂ）に示すように、入力信号８の電圧レベルＶinの中心（平均値；この場合は０）に対して出力信号９が出力オフセットＯ0 の分だけ、中心がシフトする。
【００６９】
一方、オフセット補償回路３を接続した本実施形態のオフセット補償回路付きアナログ信号処理回路１においては、オフセット検出回路４の直流（周波数０Ｈｚ）に対するゲインＦが十分に大きいので、Ｆ→∞とみなせる。すると、Ｇ1・Ｇ2・…ＧN・Ｆ→∞となり、式（１）のオフセットの項（第２項）が消え、出力信号９のＶout は次式（４）で表される。
【００７０】
【数２】
0003824867.tif 000003
【００７１】
したがって、直流（周波数０Ｈｚ）におけるアナログ信号処理回路２の出力オフセットは、０になる。その結果、オフセット電圧が直流成分（周波数０Ｈｚ）のみからなっていれば、オフセット電圧が完全に除去される。このとき、直流（周波数０Ｈｚ）については、Ｖout ＝０となり、信号に含まれる直流成分も通過しないことになるが、入力信号８は、直流には情報を有していないので、問題は生じない。
【００７２】
一方、ここで、入力信号８あるいは出力信号９が、ある周波数ｆ1 （＞０）までの帯域に情報を有する信号であるとする。また、オフセット検出回路４が、図４（ａ）のような周波数応答を持ち、通過帯域が周波数ｆ2 以下であるとし、さらに、Ｆ＝１となる周波数をｆa とする。すると、周波数ｆa より高い周波数の信号については、Ｆ＝０となる。ｆ1 ＞ｆ2 とすると、式（１）から直流成分であるオフセットは既に存在しないので、前記の式（４）のようになる。さらに、Ｆ→０であるため、
Ｖout ＝Ｇ1・Ｇ2・...・ＧN・Ｖin
とできる。例えば、図４（ａ）のように、オフセット検出回路４がｆ2 ＝１０Ｈｚまでの通過帯域を有し、直流でのゲインＦがＦ≫Ｇ（理想的には直流でＦ→∞）であり、図４（ｂ）のように、入力信号８が、ｆ1 ＝１００ｋＨｚまでの帯域に情報を有する信号であり、直流には情報を有していないとすると、Ｖout ／Ｖinの関係は、図４（ｃ）に示すようになる。
【００７３】
すなわち、直流に対するオフセット検出回路４のゲインＦが非常に大きいので、直流（周波数０Ｈｚ）については、信号もオフセットもキャンセルされる。すなわち、周波数ｆ＝０では、直流なので、オフセットが存在しない。また、Ｆ＝１となるある周波数ｆ＝ｆa において、出力Ｖout はＶout ＝Ｖinとなる。また、ｆ2 ＜ｆ＜ｆ1 においては、出力Ｖout は、
Ｖout ＝Ｇ1・Ｇ2・...・ＧN・Ｖin
となる。
【００７４】
以上のように、図１のオフセット補償回路付きアナログ信号処理回路１では、入力信号８とオフセット電圧との周波数の違いを利用して、オフセット成分をキャンセルすることができる。このときの出力信号９を図３（ｃ）に示す。
【００７５】
なお、図３では、入力信号８および出力信号９を共に時間連続なアナログ的な信号として示していたが、入力信号８および出力信号９は、時間的に離散な信号や、デジタル信号などにもなり得る。時間的に離散な出力信号９の電圧Ｖout の時間的変化の例を図５に示す。また、アナログ信号処理回路２中において、アナログ信号は、位置によって、時間連続なアナログ的な信号になったり、時間的に離散な信号になったり、デジタル信号になったりすることもある。
【００７６】
次に、本実施形態および後述する他の実施形態で用いることのできるオフセット検出回路４の例を、図６を参照して説明する。
【００７７】
この例のオフセット検出回路４は、スイッチトキャパシタ型オフセット電圧検出回路であり、図６に示すように、演算増幅器（第１演算増幅器）４０と、アナログ信号処理回路２の出力信号が入力される信号入力端Ｆinと、信号入力端Ｆinおよび演算増幅器４０の−入力端子に接続されたスイッチトキャパシタ等価抵抗４１と、演算増幅器４０の−入力端子および出力端子に接続された第１キャパシタ（キャパシタ）４２とを備え、演算増幅器４０の＋入力端子が接地され、演算増幅器４０の出力端子に減算回路５の一方の入力端であるオフセット補償信号入力端Ｆout が接続されたものである。
【００７８】
また、スイッチトキャパシタ等価抵抗４１としては、１つまたは複数のキャパシタ、キャパシタの一端と入力端および接地電位との間に設けられた１対または複数対の入力側スイッチ、およびキャパシタの他端と出力端および接地電位との間に設けられた１対または複数対の出力側スイッチを備えるスイッチトキャパシタを用いることができる。各スイッチ対を構成する２つのスイッチは、互いに逆相である第１クロック信号および第２クロック信号によってそれぞれ制御され、クロック信号がハイレベル（Ｈレベル）のときに導通状態（ＯＮ）となる一方、クロック信号がローレベル（Ｌレベル）のときには遮断状態（ＯＦＦ）となる。したがって、各スイッチ対を構成する２つのスイッチは、各々が交互に導通状態および遮断状態となるとともに、一方のスイッチが導通状態になっているときには、他方のスイッチが遮断状態となる。また、入力側スイッチにおける導通状態と遮断状態との切り替えと、出力側スイッチにおける導通状態と遮断状態との切り替えとは同期する。
【００７９】
スイッチトキャパシタ等価抵抗４１として使用できるスイッチトキャパシタの例を図７ないし図１０に示す。
【００８０】
図７に示すスイッチトキャパシタは、第２キャパシタ１０、第２キャパシタ１０の一端と入力端１６および接地電位との間に設けられた１対の入力側スイッチ１２・１３、および第２キャパシタ１０の他端と出力端１７および接地電位との間に設けられた１対の出力側スイッチ１４・１５を備えている。また、スイッチ１２・１４は、図１１（ａ）に示す第１クロック信号によって制御される一方、スイッチ１３・１５は、図１１（ｂ）に示す第２クロック信号によって制御される。したがって、第２キャパシタ１０の両端は、第１クロック信号がＨレベルであるときには入力端１６および出力端１７に接続される一方、第１クロック信号がＬレベルであるときには図７に示すように接地される。
【００８１】
図８に示すスイッチトキャパシタは、図７に示すスイッチトキャパシタにおける出力側スイッチ１４・１５に代えて出力側スイッチ１８・１９を備えるものであり、また、スイッチ１９は、図１１（ａ）に示す第１クロック信号によって制御される一方、スイッチ１８は、図１１（ｂ）に示す第２クロック信号によって制御される。したがって、第１クロック信号がＨレベルであるときには入力端１６が第２キャパシタ１０を介して接地される一方、第１クロック信号がＬレベルであるときには図８に示すように出力端１７が第２キャパシタ１０を介して接地される。
【００８２】
図９に示すスイッチトキャパシタは、図７に示すスイッチトキャパシタと、図７に示すスイッチトキャパシタと逆相で動作する以外は同一の構成を備えるスイッチトキャパシタとを並列接続したものに相当する。したがって、図９に示すスイッチトキャパシタは、図７に示すスイッチトキャパシタの構成要素に加えて、第２キャパシタ３０と、図１１（ａ）に示す第１クロック信号によって制御される入力側スイッチ３３および出力側スイッチ３５と、図１１（ｂ）に示す第２クロック信号によって制御される入力側スイッチ３２および出力側スイッチ３４とを備えている。また、第２キャパシタ３０の両端は、第１クロック信号がＨレベルであるときには接地される一方、第１クロック信号がＬレベルであるときには図９に示すように入力端１６および出力端１７に接続される。
【００８３】
図１０に示すスイッチトキャパシタは、図８に示すスイッチトキャパシタと、図８に示すスイッチトキャパシタと逆相で動作する以外は同一の構成を備えるスイッチトキャパシタとを並列接続したものに相当する。したがって、図１０に示すスイッチトキャパシタは、図８に示すスイッチトキャパシタの構成要素に加えて、第２キャパシタ３０と、図１１（ａ）に示す第１クロック信号によって制御される入力側スイッチ３３および出力側スイッチ３９と、図１１（ｂ）に示す第２クロック信号によって制御される入力側スイッチ３２および出力側スイッチ３８とを備えている。また、第１クロック信号がＨレベルであるときには出力端１７が第２キャパシタ３０を介して接地される一方、第１クロック信号がＬレベルであるときには図１０に示すように入力端１６が第２キャパシタ３０を介して接地される。
【００８４】
図６に示すオフセット検出回路は、スイッチトキャパシタ等価抵抗４１として図７ないし図１０に示すスイッチトキャパシタのいずれを用いた場合においても、シングルエンド型のスイッチトキャパシタ積分回路として動作するようになっている。また、オフセット検出回路４の伝達関数Ｈ（ｚ）は、次式に示すように第１キャパシタ４２の容量Ｃ12と第２キャパシタ１０（および３０）の容量Ｃ13との比Ｃ13／Ｃ12に比例する。
【００８５】
【数３】
0003824867.tif 000004
【００８６】
積分回路においては、直流ゲインＨ（ｚ＝１）は、理想的には無限大である。ゆえに、直流成分であるオフセット電圧に対して、このような積分回路として動作するオフセット検出回路は、非常に大きいゲインを有するため、前記の式（１）〜式（４）を得る条件（あるいは後述する式（７）および式（８）を得る条件）、すなわち、オフセット電圧に対してオフセット検出回路４のゲインＦが非常に大きくなる条件は、
Ｆ＝｜Ｈ（ｚ＝１）｜＝∞    …（６）
である。したがって、積分回路であるオフセット検出回路４のゲインＦは、直流成分であるオフセット電圧に対して非常に大きくなり、その結果、オフセット電圧をキャンセルできる。
【００８７】
次に、図１に示したオフセット補償回路付きアナログ信号処理回路１において、図６に示すオフセット検出回路４を用いた場合の、オフセット電圧補償のプロセスを図１２を用いて説明する。
【００８８】
第１出力信号２１、第２出力信号２２、および第３出力信号２３は、回路動作開始時（オフセット補償回路付きアナログ信号処理回路１の動作開始時）をｔ＝０として、それぞれｔ＝０，ｔ＝ｔ1 ，ｔ＝ｔ2 （０＜ｔ1 ＜ｔ2 ）だけ時間が経過した時のオフセット補償回路付きアナログ信号処理回路１の出力信号９を書き表したものであり、出力オフセット成分２０は、オフセット補償回路付きアナログ信号処理回路１の出力信号９に含まれるオフセット電圧成分のみを、回路動作開始時から時間を追って書き表したものである。また、オフセット補償信号２４は、オフセット検出回路４の出力信号を回路動作開始時から時間経過を追って書き表したものである。
【００８９】
ｔ＝０でオフセット補償回路付きアナログ信号処理回路１が動作を開始したとき、オフセット補償回路付きアナログ信号処理回路１の出力信号９は、図１２（ａ）に示す第１出力信号２１のように、出力オフセット電圧Ｏ0 の分だけシフトして出力される。このとき、オフセット検出回路４は、アナログ信号処理回路２の出力オフセット電圧Ｏ0 を検出できていないので、オフセット検出回路４の出力信号は、図１２（ｂ）に示すオフセット補償信号２４のようにゼロである。
【００９０】
次に、ｔ＝ｔ1 のときを考える。オフセット検出回路４が、アナログ信号処理回路２の出力オフセット電圧Ｏ1 を検出すると、オフセット検出回路４の出力信号の電圧値は、オフセット補償信号２４のようにＦ1 となる。オフセット検出回路４の出力信号は、アナログ信号処理回路２に負帰還となるように、加算または減算されるため、アナログ信号処理回路２のオフセット電圧は、オフセット補償信号２４の分だけ、すなわちＦ1 の分だけキャンセルされる。これにより、出力オフセット成分２０は、Ｏ2 に減少する。したがって、ｔ＝ｔ1 の時のオフセット補償回路付きアナログ信号処理回路１の出力信号９の電圧Ｖout(ｔ＝ｔ1 ）は、図１２（ａ）に示す第２出力信号２２のように、オフセット電圧分Ｏ2 だけ０に近づく方向にシフトする。
【００９１】
さらに時間が経過したｔ＝ｔ2 のときを考える。オフセット検出回路４は、すでに一部のオフセット電圧をキャンセルされたアナログ信号処理回路２の出力オフセット成分２０のＯ2 を検出しているため、ｔ＝ｔ1 の時の電圧値Ｆ1 より大きい電圧値Ｆ2 を持つオフセット補償信号２４を出力する。これにより、アナログ信号処理回路２の出力オフセット成分２０はさらにキャンセルされる。したがって、ｔ＝ｔ2 の時のオフセット補償回路付きアナログ信号処理回路１の出力信号９の電圧Ｖout(ｔ＝ｔ2 ）は、図１２（ａ）に示す第３出力信号２３のように、さらに０に近づく。このようにして、十分に時間が経過すると、オフセット補
償回路付きアナログ信号処理回路１の出力オフセット電圧がキャンセルされる。
【００９２】
なお、オフセット検出回路４として、図１３に示すようなフル差動型のスイッチトキャパシタ積分回路を用いることも有効である。図１３は、オフセット検出回路のフル差動構成の一例で、従来より、信号を差動で処理するアナログ信号処理回路に対してよく用いられているものである。
【００９３】
図１３に示すフル差動型のスイッチトキャパシタ積分回路は、−入力端子、＋入力端子、−出力端子、および＋出力端子を持つ演算増幅器（第１演算増幅器）５０と、アナログ信号処理回路２の出力信号が入力される信号入力端Ｆin+ およびＦin- と、信号入力端Ｆin+ および演算増幅器５０の−入力端子に接続されたスイッチトキャパシタ等価抵抗４１と、信号入力端Ｆin- および演算増幅器５０の＋入力端子に接続されたスイッチトキャパシタ等価抵抗４１と、演算増幅器５０の−入力端子および−出力端子に接続された第１キャパシタ（キャパシタ）４２と、演算増幅器５０の−入力端子および−出力端子に接続された第１キャパシタ（キャパシタ）４２とを備え、演算増幅器５０の−出力端子および＋出力端子のそれぞれに減算回路５の一方の入力端であるオフセット補償信号入力端Ｆout-およびＦout+が接続されたものである。
【００９４】
このオフセット検出回路は、差動であるため、信号の加算、減算を信号端子の接続を変更するだけで実現できる。そのため、わざわざ反転回路を用いなければならない回路構成（差動でない回路）と比較して、回路構成の簡素化に有効である。
【００９５】
なお、オフセット検出回路４として、さらに他のオフセット検出回路、例えば、特公平７−２００４９号公報に記載されているオフセット検出回路を用いることも可能である。
【００９６】
次に、本実施形態および後述する他の実施形態における減算回路５に使用可能な減算回路の一例として差動入力形減算回路を、図１４を参照して説明する。
【００９７】
図１４に示すように、この例の差動入力形減算回路７９は、＋入力端子が抵抗７８を介して接地された演算増幅器７４と、処理対象のアナログ信号８（電圧Ｖin) が入力される信号入力端７５と、信号入力端７５および演算増幅器７４の−入力端子に接続された第１入力素子７１と、オフセット検出回路４の出力端と接続されたオフセット補償信号入力端７６（Ｆout)と、オフセット補償信号入力端７６および演算増幅器７４の＋入力端子に接続された第２入力素子７２と、演算増幅器７４の−入力端子および出力端子に接続された帰還素子７３と、演算増幅器７４の出力端子に接続された、演算増幅器７４の出力信号をアナログ信号処理回路２に送るための信号出力端７７とを備えている。
【００９８】
第１入力素子７１および第２入力素子７２には、抵抗またはスイッチトキャパシタ等価抵抗を用いることができる。また、帰還素子７３には、抵抗、スイッチトキャパシタ等価抵抗、またはキャパシタを用いることができる。
【００９９】
なお、本実施形態および後述する他の実施形態において、他の周知のアナログ減算回路によっても減算回路５を実現できることは明らかである。また、本発明における加減算回路は、オフセット電圧がキャンセルされるようにオフセット検出回路４の出力を入力信号８に対して加算または減算するものであればよい。したがって、オフセット検出回路４の出力信号の正負を反転させれば、減算回路５に代えて加算回路を用いることも可能である。
【０１００】
減算回路５に代えて使用可能な加算回路としては、例えば、図１５に示す反転形加算回路９８がある。反転形加算回路９８は、図１５に示すように、＋入力端子が接地された演算増幅器（第２演算増幅器）９４と、処理対象のアナログ信号８（電圧Ｖin) が入力される信号入力端９５と、信号入力端９５および演算増幅器９４の−入力端子に接続された第１入力素子９１と、オフセット検出回路４の出力端と接続されたオフセット補償信号入力端９６（Ｆout)と、オフセット補償信号入力端９６および演算増幅器９４の−入力端子に接続された第２入力素子（入力素子）９２と、演算増幅器９４の−入力端子および出力端子に接続された帰還素子９３と、演算増幅器９４の出力端子に接続された、演算増幅器９４の出力信号をアナログ信号処理回路２に送るための信号出力端９７とを備えている。
【０１０１】
第１入力素子９１および第２入力素子９２には、抵抗またはスイッチトキャパシタ等価抵抗を用いることができる。また、帰還素子９３には、抵抗、スイッチトキャパシタ等価抵抗、またはキャパシタを用いることができる。
【０１０２】
次に、図１に示すオフセット補償回路付きアナログ信号処理回路１における減算回路５に代えて反転形加算回路９８を用いたオフセット補償回路付きアナログ信号処理回路の構成例を図１６に示す。
【０１０３】
図１６に示すように、この例のオフセット補償回路付きアナログ信号処理回路（アナログ信号処理装置）３１は、オフセット補償回路付きアナログ信号処理回路１における減算回路５に代えて反転形加算回路９８を用い、かつ、帰還素子９３として抵抗９３Ａ、第１入力素子９１として抵抗９１Ａを用いたものである。反転形加算回路９８における第２入力素子９２を除く部分は、時間連続アナログ回路で実現した増幅器として機能する。この構成では、演算増幅器９４の−入力端子に、単純な抵抗またはスイッチトキャパシタ等価抵抗からなる第２入力素子９２を介して、オフセット検出回路４の出力信号が入力される。このようにして、オフセット検出回路４の出力信号を加減算入力させることができる。
【０１０４】
反転形加算回路９８における第２入力素子９２を除く部分は、アナログ信号処理要素回路とみなすことができる（以下、この部分をアナログ信号処理要素回路部分と称する）。図１６において、結果的に、アナログ信号処理要素回路部分と第２入力素子９２とによって加減算回路が構成されているように見えるが、アナログ信号処理要素回路部分はもともとアナログ信号処理回路の一部であり、これは本来、オフセット電圧を加算する機能は有していない。図１６のアナログ信号処理要素回路部分は例として増幅器として描いている。これにオフセット検出回路４の出力を入力する第２入力素子９２を用いることにより、初めてオフセット電圧を加減算する加減算回路のように動作することができる。図１６の構成は、加減算回路として演算増幅器を別途用いていないことに特徴があり、それにより省面積、低消費電力という効果が発生する。したがって、アナログ信号処理要素回路部分を、あくまでアナログ信号処理回路の構成要素の一部であるように捉えれば、図１と図１６との相違はある。
【０１０５】
なお、本実施形態のオフセット補償回路は、ありとあらゆるアナログ信号処理装置のオフセットを補償できる万能な回路ではなく、全てのオフセットが補償できるとは限らない。例えば、アナログ信号処理回路２の各段（アナログ信号処理要素回路２−１〜２−Ｎ）全てのオフセットが非常に大きい場合や、各段（アナログ信号処理要素回路２−１〜２−Ｎ）のゲインが非常に大きい場合など、条件付きでオフセット補償が不可能な場合がありうる。
【０１０６】
図１７ないし図１９のように各段での信号が飽和しない範囲を明記したとき、図１７に示すゲインが非常に大きい場合や、図１８に示すオフセットが非常に大きい場合には、オフセット補償が不可能であることもありえる。しかし、実際の回路設計上では、それらの大きさの範囲を十分に予測して設計する。あるいは、別の回路方式を選択することも可能であろう。また、図１９に示すように、事実上、オフセット検出回路４で逆のオフセットを出力させることで、アナログ信号処理回路２の中間段での飽和を防ぎ、アナログ信号処理回路２の出力でのオフセットを補償することも可能になる。そのように単純にどれだけの電圧を差し引いてやるかだけでなく、逆のオフセット電圧としてどれだけの電圧を与えればよいかを自動で決められるのは、全体に掛かっている帰還路の効果である。
【０１０７】
〔実施の形態２〕
本発明の基礎となった発明の他の実施の形態について図２０に基づいて説明すれば、以下の通りである。なお、説明の便宜上、前記実施の形態１にて示した各部材と同一の機能を有する部材には、同一の符号を付記し、その説明を省略する。
【０１０８】
本実施形態に係るアナログ信号処理装置としてのオフセット補償回路付きアナログ信号処理回路１１は、減算回路５が、少なくとも１個がスイッチトキャパシタ回路であるＮ（Ｎ≧２）個のアナログ信号処理要素回路のうちの第ｍアナログ信号処理要素回路２−ｍと第（ｍ＋１）アナログ信号処理要素回路２−（ｍ＋１）との間を接続する配線（アナログ信号処理回路内部の配線）上に設けられている以外は、実施の形態１のオフセット補償回路付きアナログ信号処理回路１と同一の構成を備えている。ただし、１≦ｍ＜Ｎである。
【０１０９】
この場合、減算回路５は、直前の第ｍアナログ信号処理要素回路２−ｍの出力信号から、負帰還路６によって帰還されたオフセット検出回路４の出力信号（低周波成分）を減算することになる。
【０１１０】
本実施形態のオフセット補償回路付きアナログ信号処理回路１１の出力は、次式で表される。
【０１１１】
【数４】
0003824867.tif 000005
【０１１２】
本実施形態のオフセット補償回路付きアナログ信号処理回路１１においても、第１の実施形態で示したのと同様に、直流については、オフセット検出回路４のゲインＦが十分に大きいので、Ｇm+1・Ｇm+2・...・ＧN・Ｆが十分に大きいとみなせる。そのため、直流の場合、式（７）の第２項はキャンセルされ、アナログ信号処理回路２の出力から、オフセットを含む項が無くなり、次式で表される。
【０１１３】
【数５】
0003824867.tif 000006
【０１１４】
このようにして、本実施形態のオフセット補償回路付きアナログ信号処理回路１１においても、実施の形態１と同様に直流オフセットをキャンセルすることができる。
【０１１５】
〔実施の形態３〕
本発明の基礎となった発明の他の実施の形態、および本発明の実施の一形態について図２１ないし図２３に基づいて説明すれば、以下の通りである。なお、説明の便宜上、前記実施の形態１または２にて示した各部材と同一の機能を有する部材には、同一の符号を付記し、その説明を省略する。
【０１１６】
本実施形態に係るアナログ信号処理装置としてのオフセット補償回路付きアナログ信号処理回路６１は、図２２に示すように、第１クロック信号生成回路（第１クロック信号供給手段）５７および第２クロック信号生成回路（第２クロック信号供給手段）５８を追加した点以外は、オフセット補償回路付きアナログ信号処理回路１またはオフセット補償回路付きアナログ信号処理回路１１と同様の構成を備えている。また、図示しないが、オフセット検出回路４は、前記の図６に示すスイッチトキャパシタ積分回路である。
【０１１７】
第１クロック信号生成回路５７は、メイン制御クロック信号６０から、アナログ信号処理回路２に含まれているスイッチトキャパシタ回路２−ｎを制御するための第１制御クロック信号５１を生成し、スイッチトキャパシタ回路２−ｎに供給するものである。また、第２クロック信号生成回路５８は、メイン制御クロック信号６０から、スイッチトキャパシタ積分回路であるオフセット検出回路４を制御するための第２制御クロック信号５３を生成し、オフセット検出回路４に供給するものである。
【０１１８】
図２１は、アナログ信号処理回路２に含まれているスイッチトキャパシタ回路を制御するための制御クロック信号と出力動作の関係を示している。
【０１１９】
第１制御クロック信号５１は、アナログ信号処理回路２に含まれているスイッチトキャパシタ回路２−ｎの制御クロック信号であり、信号出力５２はそのスイッチトキャパシタ回路２−ｎの出力信号を示す。一方、第２制御クロック信号５３は、オフセット検出回路４を制御する制御クロック信号であり、オフセット検出回路出力５４は、オフセット検出回路４の出力信号を示す。また、第３制御クロック信号５５は、減算回路５にスイッチトキャパシタ等価抵抗を用いた場合に用いられる減算回路５を制御するための制御クロック信号を示す。
【０１２０】
スイッチトキャパシタ回路では、離散的な動作で信号を出力するため、その出力信号をサンプリングするスイッチトキャパシタ回路の次段は、前段の出力がセトリングしていないと、エラーを発生する。
【０１２１】
このようなエラーを発生させないために、本実施形態では、図２１に示すように、アナログ信号処理回路２に含まれているスイッチトキャパシタ回路２−ｎを制御する第１制御クロック信号５１、オフセット検出回路４を制御する第２制御クロック信号５３、および減算回路５を制御する第３制御クロック信号５５の全てを同期させている。すなわち、制御クロック信号５１・５３・５５のエッジを揃えている。これにより、すべてのスイッチング動作する回路の出力がセトリングした状態で信号の伝達が行なわれるため、サンプリングのエラーが発生することを回避できる。
【０１２２】
なお、図２２に示す構成では、第１制御クロック信号５１をアナログ信号処理回路２に供給する第１クロック信号生成回路５７と第２制御クロック信号５３をオフセット検出回路４に供給する第２クロック信号生成回路５８とを別々に設けていたが、これらの回路に代えて、アナログ信号処理回路２およびオフセット検出回路４の両方に共通のクロック信号を供給するクロック信号生成回路を用いてもよい。
【０１２３】
上記実施形態の第１クロック信号生成回路５７および第２クロック信号生成回路５８は、互いに同期したクロック信号（第１制御クロック信号５１および第２制御クロック信号５３）を生成するようになっていたが、第２クロック信号生成回路５８は、図２３に示すように、第１制御クロック信号５１を１／ｋ（ｋは２以上の自然数）に分周したクロック信号を第２制御クロック信号５３として生成し、スイッチトキャパシタ積分回路であるオフセット検出回路４に供給するものであってもよい。
【０１２４】
このとき、第２制御クロック信号５３のレベルが変化するタイミング（エッジ）は全て、第１制御クロック信号５１のレベルが変化するタイミング（エッジ）と同期していることが望ましい。すなわち、第２クロック信号生成回路５８は、第１制御クロック信号５１を同期分周したクロック信号を第２制御クロック信号５３としてオフセット検出回路４に供給するものであることが好ましい。
【０１２５】
図６に示すオフセット検出回路４に図７に示すスイッチトキャパシタ等価抵抗を用いた場合、オフセット検出回路４の伝達関数Ｈ（ｚ）は、次式（９）で表される。さらに、ゲインの絶対値Ｈ（ｚ）が１になる周波数がｆu で与えられたときの、式（５）で与えられる容量比は、式（１０）で求めることができる。
【０１２６】
【数６】
0003824867.tif 000007
【０１２７】
ただし、ｆs2はオフセット検出回路４の第２制御クロック信号５３の周波数であり、Ｃ12およびＣ13はそれぞれ、図６に示す第１キャパシタ４２の容量値および図７に示す第２キャパシタ１０の容量値である。
【０１２８】
式（１０）から分かるように、オフセット検出回路４のサンプリング速度ｆS2を下げることでも、ゲインや帯域を選択することが可能である。例えば、第１制御クロック信号５１の周波数ｆs が１ＭＨｚとして、式（１０）より、同じ周波数の第２制御クロック信号５３を用いて１ｋＨｚまでのオフセットを除去するために必要なＣ13／Ｃ12の比は、０．００６３と求められる。精度のよいキャパシタの大きさにはＬＳＩの製造上の下限があるため、第２キャパシタ１０の容量Ｃ13を下げるのには限界がある。例えば、第２キャパシタ１０の容量Ｃ13を０．２ｐＦまで下げたとしても、第１キャパシタ４２の容量Ｃ12は３１．８ｐＦとなり、大きなサイズの第１キャパシタ４２が必要になり、非常に大きな配置面積を必要とする。
【０１２９】
しかし、オフセット検出回路４の第２制御クロック信号５３の周波数を１／１０に分周し、１００ｋＨｚとすると、式（１０）より、先ほどと同じ１ｋＨｚまでのオフセットを除去するために必要なＣ13／Ｃ12の比は、０．０６３と求められる。そのため、第２キャパシタ１０の容量Ｃ13を先の場合と同じ０．２ｐＦにした場合、容量値Ｃ12が３．１８ｐＦの第１キャパシタ４２で実現できることとなり、先の場合に比べ、第１キャパシタ４２の面積を１／１０に減らすことができる。また、第１キャパシタ４２の配置面積を小さくすることができるので、容易に実現ができるようになる。
【０１３０】
また、同様に分周クロック信号を用いた場合の影響を示すと、アナログ信号処理回路２が扱う信号帯域に、低い周波数帯にまで信号が存在する場合、同じサイズの第１キャパシタ４２および第２キャパシタ１０（および第２キャパシタ３０）を用いたオフセット検出回路４に比べ、分周比に比例して、低域の帯域を広げることができる。
【０１３１】
なお、オフセット補償回路３にさらにゲインが必要な場合や、オフセット補償に要する時間の短縮を可能にするため、図２２における第１クロック信号生成回路５７および第２クロック信号生成回路５８において、分周回路ではなく、倍周回路を用いることも可能である。すなわち、第２クロック信号生成回路５８が、第１制御クロック信号５１を倍周したクロック信号を第２制御クロック信号５３として、スイッチトキャパシタ積分回路であるオフセット検出回路４に供給するものであってもよい。
【０１３２】
この場合にも、第１制御クロック信号５１のレベルが変化するタイミング（エッジ）は全て、第２制御クロック信号５３のレベルが変化するタイミング（エッジ）と同期していることが望ましい。すなわち、第２クロック信号生成回路５８は、第１制御クロック信号５１を同期倍周したクロック信号を第２制御クロック信号５３としてオフセット検出回路４に供給するものであることが好ましい。
【０１３３】
なお、以上の各実施形態では、アナログ信号処理回路２がスイッチトキャパシタ回路を含む複数のアナログ信号処理要素回路からなる場合について説明したが、本発明は、スイッチトキャパシタ増幅器のような、１つのスイッチトキャパシタ回路だけからなるアナログ信号処理回路のオフセット補償にも適用することができる。
【０１３４】
【発明の効果】
本発明のアナログ信号処理装置は、以上のように、負帰還路によって帰還されたオフセット電圧をアナログ信号処理回路で処理されるアナログ信号に対して加算または減算するための加減算回路が、上記アナログ信号処理回路の入力端に接続されており、オフセット検出回路が、上記アナログ信号処理回路の出力信号が入力されるスイッチトキャパシタ等価抵抗と、上記スイッチトキャパシタ等価抵抗の出力端に接続された第１演算増幅器と、上記第１演算増幅器の入力端および出力端に接続されたキャパシタとを備えるスイッチトキャパシタ積分回路であり、スイッチトキャパシタ回路を制御するための第１制御クロック信号を上記スイッチトキャパシタ回路に供給する第１クロック信号供給手段と、上記スイッチトキャパシタ積分回路を制御するための第２制御クロック信号を上記スイッチトキャパシタ積分回路に供給する第２クロック信号供給手段とがさらに備えられ、上記第２クロック信号供給手段が、第１制御クロック信号を分周したクロック信号を第２制御クロック信号として上記スイッチトキャパシタ積分回路に供給するものである構成である。
【０１３５】
上記構成によれば、オフセット検出回路の出力信号を加減算回路を介してアナログ信号処理回路の入力端に帰還するので、演算増幅器の動作点を適切な範囲に保つことができ、高い動作安定性を有するアナログ信号処理装置を提供できるという効果が得られる。さらに、上記構成によれば、アナログ信号処理回路の入力端でオフセット電圧を補償することができるので、オフセット電圧によるアナログ信号処理回路内部での信号飽和を回避して信号歪みを低減できるという効果が得られる。
【０１３６】
したがって、これらにより、高い動作安定性を有し、かつ、アナログ信号処理回路内部での信号飽和による信号歪みを低減することができるアナログ信号処理装置を提供することができる。
【０１３７】
また、上記構成によれば、アナログ信号処理回路の出力の負荷の駆動能力を小さく抑えることができる。その結果、消費電力の増大を抑えることができる。
【０１３８】
さらに、上記構成によれば、オフセット補償に必要なオフセット検出回路の通過帯域をさらに下げることができるので、オフセット補償回路で必要な帯域を確保するために面積の広いキャパシタを用いる必要がなくなる。その結果、回路の面積の増大を抑えることができるだけでなく、キャパシタ容量に伴う負荷の増大を抑えて消費電力を低く抑えることができる。さらに、オフセット補償回路の通過帯域を下げることで、アナログ信号処理回路の通過帯域を広げることも可能になる。
【０１３９】
本発明のアナログ信号処理装置は、以上のように、負帰還路によって帰還されたオフセット電圧をアナログ信号処理回路で処理されるアナログ信号に対して加算または減算するための加減算回路が、上記アナログ信号処理回路の入力端に接続されており、オフセット検出回路が、上記アナログ信号処理回路の出力信号が入力されるスイッチトキャパシタ等価抵抗と、上記スイッチトキャパシタ等価抵抗の出力端に接続された第１演算増幅器と、上記第１演算増幅器の入力端および出力端に接続されたキャパシタとを備えるスイッチトキャパシタ積分回路であり、スイッチトキャパシタ回路を制御するための第１制御クロック信号を上記スイッチトキャパシタ回路に供給する第１クロック信号供給手段と、上記スイッチトキャパシタ積分回路を制御するための第２制御クロック信号を上記スイッチトキャパシタ積分回路に供給する第２クロック信号供給手段とがさらに備えられ、上記第２クロック信号供給手段が、第１制御クロック信号を倍周したクロック信号を第２制御クロック信号として上記スイッチトキャパシタ積分回路に供給するものである構成である。
【０１４０】
上記構成によれば、オフセット検出回路の出力信号を加減算回路を介してアナログ信号処理回路の入力端に帰還するので、演算増幅器の動作点を適切な範囲に保つことができ、高い動作安定性を有するアナログ信号処理装置を提供できるという効果が得られる。さらに、上記構成によれば、アナログ信号処理回路の入力端でオフセット電圧を補償することができるので、オフセット電圧によるアナログ信号処理回路内部での信号飽和を回避して信号歪みを低減できるという効果が得られる。
【０１４１】
したがって、これらにより、高い動作安定性を有し、かつ、アナログ信号処理回路内部での信号飽和による信号歪みを低減することができるアナログ信号処理装置を提供することができる。
【０１４２】
また、上記構成によれば、アナログ信号処理回路の出力の負荷の駆動能力を小さく抑えることができる。その結果、消費電力の増大を抑えることができる。
【０１４３】
さらに、上記構成によれば、オフセット補償回路のゲインを上げて、オフセット補償に要する時間を短縮することができる。
【０１４４】
また、本発明のアナログ信号処理装置は、以上のように、負帰還路によって帰還されたオフセット電圧をアナログ信号処理回路で処理されるアナログ信号に対して加算または減算するための加減算回路が、上記アナログ信号処理回路内部の配線上に設けられており、オフセット検出回路が、上記アナログ信号処理回路の出力信号が入力されるスイッチトキャパシタ等価抵抗と、上記スイッチトキャパシタ等価抵抗の出力端に接続された第１演算増幅器と、上記第１演算増幅器の入力端および出力端に接続されたキャパシタとを備えるスイッチトキャパシタ積分回路であり、スイッチトキャパシタ回路を制御するための第１制御クロック信号を上記スイッチトキャパシタ回路に供給する第１クロック信号供給手段と、上記スイッチトキャパシタ積分回路を制御するための第２制御クロック信号を上記スイッチトキャパシタ積分回路に供給する第２クロック信号供給手段とがさらに備えられ、上記第２クロック信号供給手段が、第１制御クロック信号を分周したクロック信号を第２制御クロック信号として上記スイッチトキャパシタ積分回路に供給するものである構成である。
【０１４５】
上記構成によれば、オフセット検出回路の出力信号を加減算回路を介してアナログ信号処理回路内部へ帰還するので、演算増幅器の動作点を適切な範囲に保つことができ、高い動作安定性を有するアナログ信号処理装置を提供できるという効果が得られる。さらに、上記構成によれば、アナログ信号処理回路の内部でオフセット電圧を補償することができるので、オフセット電圧によるアナログ信号処理回路内部での信号飽和を回避して信号歪みを低減できるという効果が得られる。
【０１４６】
したがって、これらにより、高い動作安定性を有し、かつ、アナログ信号処理回路内部での信号飽和による信号歪みを低減することができるアナログ信号処理装置を提供することができる。
【０１４７】
また、上記構成によれば、アナログ信号処理回路の出力の負荷の駆動能力を小さく抑えることができる。その結果、消費電力の増大を抑えることができる。
【０１４８】
さらに、上記構成によれば、オフセット補償に必要なオフセット検出回路の通過帯域をさらに下げることができるので、オフセット補償回路で必要な帯域を確保するために面積の広いキャパシタを用いる必要がなくなる。その結果、回路の面積の増大を抑えることができるだけでなく、キャパシタ容量に伴う負荷の増大を抑えて消費電力を低く抑えることができる。さらに、オフセット補償回路の通過帯域を下げることで、アナログ信号処理回路の通過帯域を広げることも可能になる。
【０１４９】
また、本発明のアナログ信号処理装置は、以上のように、負帰還路によって帰還されたオフセット電圧をアナログ信号処理回路で処理されるアナログ信号に対して加算または減算するための加減算回路が、上記アナログ信号処理回路内部の配線上に設けられており、オフセット検出回路が、上記アナログ信号処理回路の出力信号が入力されるスイッチトキャパシタ等価抵抗と、上記スイッチトキャパシタ等価抵抗の出力端に接続された第１演算増幅器と、上記第１演算増幅器の入力端および出力端に接続されたキャパシタとを備えるスイッチトキャパシタ積分回路であり、スイッチトキャパシタ回路を制御するための第１制御クロック信号を上記スイッチトキャパシタ回路に供給する第１クロック信号供給手段と、上記スイッチトキャパシタ積分回路を制御するための第２制御クロック信号を上記スイッチトキャパシタ積分回路に供給する第２クロック信号供給手段とがさらに備えられ、上記第２クロック信号供給手段が、第１制御クロック信号を倍周したクロック信号を第２制御クロック信号として上記スイッチトキャパシタ積分回路に供給するものである構成である。
【０１５０】
上記構成によれば、オフセット検出回路の出力信号を加減算回路を介してアナログ信号処理回路内部へ帰還するので、演算増幅器の動作点を適切な範囲に保つことができ、高い動作安定性を有するアナログ信号処理装置を提供できるという効果が得られる。さらに、上記構成によれば、アナログ信号処理回路の内部でオフセット電圧を補償することができるので、オフセット電圧によるアナログ信号処理回路内部での信号飽和を回避して信号歪みを低減できるという効果が得られる。
【０１５１】
したがって、これらにより、高い動作安定性を有し、かつ、アナログ信号処理回路内部での信号飽和による信号歪みを低減することができるアナログ信号処理装置を提供することができる。
【０１５２】
また、上記構成によれば、アナログ信号処理回路の出力の負荷の駆動能力を小さく抑えることができる。その結果、消費電力の増大を抑えることができる。
【０１５３】
さらに、上記構成によれば、オフセット補償回路のゲインを上げて、オフセット補償に要する時間を短縮することができる。
【０１５４】
また、上記アナログ信号処理回路は、複数のアナログ信号処理要素回路からなることが好ましい。これにより、ただ一つのオフセット検出回路によって、複数のアナログ信号処理要素回路からなるアナログ信号処理回路全体に負帰還を形成することで、複数のアナログ信号処理要素回路のオフセットを一括して補償することができる。
【０１５５】
また、上記加減算回路は、上記オフセット電圧に対して１より大きい増幅率を持つようにすることもできる。これにより、オフセット補償に必要な信号増幅をオフセット検出回路と加減算回路とで分担することができるので、オフセット検出回路の出力飽和を防止することができ、また、より安定した帰還ループを形成することができる。
【０１５６】
また、上記加減算回路は、＋入力端子および−入力端子を有する第２演算増幅器と、抵抗素子またはスイッチトキャパシタ等価抵抗からなる入力素子とを含み、上記第２演算増幅器の＋入力端子および−入力端子の少なくとも一方が、上記入力素子を介してオフセット検出回路の出力端に接続されていることが好ましい。これにより、オフセット補償回路の負荷を容量負荷とすることができるので、オフセット補償回路内の演算増幅器の消費電力を低く抑えることができる。
【図面の簡単な説明】
【図１】  本発明の基礎となった発明のアナログ信号処理装置の実施の一形態としてのオフセット補償回路付きアナログ信号処理回路の全体構成を示すブロック図である。
【図２】  上記オフセット補償回路付きアナログ信号処理回路が備えるアナログ信号処理要素回路として使用可能な時間連続フィルタの例を示す回路図である。
【図３】  上記オフセット補償回路付きアナログ信号処理回路、および、図１に示すオフセット補償回路付きアナログ信号処理回路からオフセット補償回路を除いたアナログ信号処理回路（従来のアナログ信号処理装置）のそれぞれにおいて、アナログ的な信号が入力された場合の入力信号の電圧レベルと出力信号の電圧レベルとの関係を説明するための図であり、（ａ）は入力信号の電圧レベル、（ｂ）は上記オフセット補償回路付きアナログ信号処理回路の出力信号の電圧レベル、（ｃ）は従来のアナログ信号処理装置の出力信号の電圧レベルを示す。
【図４】  オフセット補償回路によってオフセット電圧が除去される原理を説明するための説明図であり、（ａ）はオフセット検出回路の周波数応答特性、（ｂ）は入力信号の周波数分布、（ｃ）は上記オフセット補償回路付きアナログ信号処理回路のゲインの周波数依存性を示す。
【図５】  図１に示すオフセット補償回路付きアナログ信号処理回路で出力可能な離散的な信号を示す図である。
【図６】  本発明の基礎となった発明に用いられるオフセット検出回路の一例を示すブロック図である。
【図７】  上記オフセット検出回路に用いられるスイッチトキャパシタ等価抵抗の一例を示す回路図である。
【図８】  上記オフセット検出回路に用いられるスイッチトキャパシタ等価抵抗の他の一例を示す回路図である。
【図９】  上記オフセット検出回路に用いられるスイッチトキャパシタ等価抵抗のさらに他の一例を示す回路図である。
【図１０】  上記オフセット検出回路に用いられるスイッチトキャパシタ等価抵抗のさらに他の一例を示す回路図である。
【図１１】  上記スイッチトキャパシタ等価抵抗を制御するクロック信号の波形を示す波形図である。
【図１２】  上記オフセット補償回路付きアナログ信号処理回路におけるオフセット電圧補償のプロセスを説明するための説明図であり、（ａ）は出力信号および出力オフセット成分の時間変化を示し、（ｂ）はオフセット検出回路の出力信号の時間変化を示す。
【図１３】  オフセット検出回路として使用可能なフル差動型のスイッチトキャパシタ積分回路の例を示すブロック図である。
【図１４】  上記オフセット補償回路付きアナログ信号処理回路に使用可能な加減算回路の一例としての差動入力形減算回路を示すブロック図である。
【図１５】  上記オフセット補償回路付きアナログ信号処理回路に使用可能な加減算回路の他の一例としての反転形加算回路を示すブロック図である。
【図１６】  図１５に示す反転形加算回路を用いた場合のオフセット補償回路付きアナログ信号処理回路の構成例を示すブロック図である。
【図１７】  ゲインが非常に大きい場合におけるアナログ信号処理回路の各段での信号と各段で信号が飽和しない範囲とを示す図である。
【図１８】  オフセットが非常に大きい場合におけるアナログ信号処理回路の各段での信号と各段で信号が飽和しない範囲とを示す図である。
【図１９】  オフセット検出回路で逆のオフセットを出力させた場合におけるアナログ信号処理回路の各段での信号と各段で信号が飽和しない範囲とを示す図である。
【図２０】  本発明の基礎となった発明のアナログ信号処理装置の他の実施の形態としてのオフセット補償回路付きアナログ信号処理回路の全体構成を示すブロック図である。
【図２１】  オフセット補償回路付きアナログ信号処理回路に含まれる各回路を制御する制御クロック信号と、各回路の出力信号との時間的相関を示す図である。
【図２２】  本発明の基礎となった発明のアナログ信号処理装置のさらに他の実施の形態としての制御クロック信号生成回路を備えるオフセット補償回路付きアナログ信号処理回路の全体構成を示すブロック図である。
【図２３】  上記制御クロック信号生成回路で生成される制御クロック信号の波形を示す波形図である。
【図２４】  アナログ信号処理要素回路の一例を示す図である。
【図２５】  アナログ信号処理要素回路の他の一例を示す図である。
【図２６】  アナログ信号処理要素回路のさらに他の一例を示す図である。
【図２７】  アナログ信号処理要素回路のさらに他の一例を示す図である。
【図２８】  アナログ信号処理要素回路のさらに他の一例を示す図である。
【図２９】  従来のスイッチトキャパシタフィルタのオフセット補償回路の要部構成を示す図である。
【図３０】  他の従来のスイッチトキャパシタフィルタのオフセット補償回路の要部構成を示す図である。
【符号の説明】
１  オフセット補償回路付きアナログ信号処理回路（アナログ信号処理装置）
２  アナログ信号処理回路
２−１〜２−Ｎ  アナログ信号処理要素回路
２−ｎ  スイッチトキャパシタ回路（アナログ信号処理要素回路）
２−ｍ  第ｍアナログ信号処理要素回路
２−（ｍ＋１）  第（ｍ＋１）アナログ信号処理要素回路
３  オフセット補償回路
４  オフセット検出回路
５  減算回路（加減算回路）
６  負帰還路
８  入力信号
９  出力信号
１１  オフセット補償回路付きアナログ信号処理回路（アナログ信号処理装置）
３１  オフセット補償回路付きアナログ信号処理回路（アナログ信号処理装置）
４０  演算増幅器（第１演算増幅器）
４１  スイッチトキャパシタ等価抵抗
４２  第１キャパシタ（キャパシタ）
５０  演算増幅器（第１演算増幅器）
５１  第１制御クロック信号
５３  第２制御クロック信号
５７  第１クロック信号生成回路（第１クロック信号供給手段）
５８  第２クロック信号生成回路（第２クロック信号供給手段）
６１  オフセット補償回路付きアナログ信号処理回路（アナログ信号処理装置）
９２  第２入力素子（入力素子）
９４  演算増幅器（第２演算増幅器）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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