(57)【特許請求の範囲】
【請求項１】
半導体基板上に絶縁膜を介して膜厚の薄い導電膜と絶縁膜とを交互に複数層積層させた積層導電層を設け、前記積層導電層に設けるコンタクトホールの深さによってしきい値電圧及び抵抗値の少なくとも一方を制御することを特徴とする半導体装置の製造方法。
【請求項２】
上記積層導電層を複数設け、その内の少なくとも一つの積層導電層を構成する導電層の比抵抗が他の積層導電層を構成する導電層の比抵抗と異なることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
上記積層導電層が絶縁ゲート型半導体素子のゲート電極であり、前記積層導電層に設けるコンタクトホールの深さによってしきい値電圧を制御することを特徴とする請求項１または２記載の半導体装置の製造方法。
【請求項４】
上記積層導電層が抵抗体であり、前記積層導電層に設けるコンタクトホールの深さによって抵抗値を制御することを特徴とする請求項１または２記載の半導体装置の製造方法。
【請求項５】
上記複数の積層導電層の内、導電層の比抵抗がより大きな積層導電層が抵抗体を構成し、この積層導電層に設けるコンタクトホールの深さによって抵抗値を制御し、且つ、導電層の比抵抗がより小さな積層導電層が絶縁ゲート型半導体素子のゲート電極を構成し、この積層導電層に設けるコンタクトホールの深さによってしきい値電圧を制御することを特徴とする請求項２記載の半導体装置の製造方法。
【請求項６】
半導体基板上の絶縁膜上に設けられた第１の導電膜と、前記第１の導電膜上に設けられた第１の絶縁膜と、前記第１の絶縁膜上に設けられた第２の導電膜とを備え、コンタクトホールが前記第１の導電膜までの深さを有する場合には第１のしきい値を生成し、コンタクトホールが前記第２の導電膜までの深さを有する場合には第２のしきい値を生成することができることを特徴とする半導体装置。
【請求項７】
半導体基板上の絶縁膜上に設けられた第１の導電膜と、前記第１の導電膜上に設けられた第１の絶縁膜と、前記第１の絶縁膜上に設けられた第２の導電膜とを備え、コンタクトホールが前記第１の導電膜までの深さを有する場合には第１の抵抗値を生成し、コンタクトホールが前記第２の導電膜までの深さを有する場合には第２の抵抗値を生成することができることを特徴とする半導体装置。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は半導体装置の製造方法及び半導体装置に関するものであり、特に、コンタクト電極の形成工程において絶縁ゲート型電界効果トランジスタ（ＩＧＦＥＴ）のしきい値電圧（Ｖth）や抵抗体の抵抗値を任意に調整可能にした半導体装置の製造方法及び半導体装置に関するものである。
【０００２】
【従来の技術】
絶縁ゲート型電界効果トランジスタのしきい値電圧は、そのＭＯＳ型半導体装置の基本的動作はもとより、動作電源範囲、アクセススピード、及び、消費電力等の機能上重要な性能を左右するものである。
【０００３】
このしきい値電圧は求める半導体装置の性能によりその半導体装置の設計段階で設計されており、この設計されたしきい値電圧を実現するために、半導体装置の製造過程の前段であるウェハプロセスにおいて、しきい値電圧を変動させ得る各種パラメータを設定し、ウェハプロセス条件の組合せを確定していた。
【０００４】
図８は従来の絶縁ゲート型電界効果トランジスタの典型的構造を示すもので、図８（ｂ）は図８（ａ）におけるＡ−Ａ’を結ぶ線で切断した場合の断面図であり、また、図８（ｃ）は図８（ａ）におけるＢ−Ｂ’を結ぶ線で切断した場合の断面図であり、この図８（ａ）乃至（ｃ）を参照して、従来の絶縁ゲート型電界効果トランジスタの製造工程を説明する。
【０００５】
図８（ａ）乃至（ｃ）参照
シリコン基板２１をＳｉ3 Ｎ4 膜マスク（図示せず）をマスクとして選択酸化して、素子分離用の選択酸化膜２２を形成して活性領域を囲んだのち、Ｓｉ3 Ｎ4 膜マスクを除去し、次いで、活性領域表面を熱酸化することによってゲート絶縁膜２３を形成する。
【０００６】
次いで、多結晶シリコン等の導電膜を堆積させたのちパターニングすることによってゲート電極２４を形成し、このゲート電極２４をマスクとして不純物をイオン注入法等によって導入することによりソース・ドレイン領域２７，２８を自己整合的に形成する。
【０００７】
次いで、全面に層間絶縁膜２９を設けたのち、ゲートコンタクトホール３２等のコンタクトホールを形成し、次いで、Ａｌ等の導電膜を全面に堆積させてパターニングすることによってソース電極３０、ドレイン電極３１、及び、ゲート引出電極３３を形成する。
【０００８】
この様な絶縁ゲート型電界効果トランジスタのしきい値電圧に影響を与えるパラメータは大きく分けて二つ有り、第１は半導体基板２１の不純物濃度であり、第２は絶縁ゲート型電界効果トランジスタの幾何学的寸法である。
【０００９】
第１のシリコン基板２１の不純物濃度は、さらに、▲１▼ウェハ段階における半導体基板２１の不純物濃度、▲２▼シリコン基板２１の表面にドープした不純物濃度、及び▲３▼チャネル領域にドープした不純物濃度が挙げられる。
【００１０】
例えば、シリコン基板２１がｐ型であるとすると、シリコン基板２１の不純物濃度が高いほどしきい値電圧が高くなり、▲３▼のようにチャネル領域のｐ型不純物をドープすることによってしきい値電圧をより高くすることができ、また、ｎ型不純物をドープすることによってしきい値電圧を低くすることができる。
【００１１】
第２の絶縁ゲート型電界効果トランジスタの幾何学的寸法は、▲４▼活性領域の幅、即ち、選択酸化膜２２に囲まれた活性領域のＢ−Ｂ’方向の長さＷ、▲５▼ゲート酸化膜２３の厚さ、▲６▼ゲート電極２４の幅Ｄ、及び、▲７▼ソース・ドレイン領域２７，２８の間隔、即ち、チャネル長Ｌ等が挙げられる。
【００１２】
この内、▲４▼活性領域の幅Ｗが狭いと、狭チャネル効果（ｎａｒｒｏｗ  ｃｈａｎｎｅｌ効果）によってしきい値電圧が高くなり、また、▲５▼ゲート酸化膜厚くなるとしきい値電圧が高くなり、さらに、▲６▼ゲート電極２４の幅或いは▲７▼チャネル長Ｌが狭いと、短チャネル効果（ｓｈｏｒｔ  ｃｈａｎｎｅｌ効果）によってしきい値電圧が低くなる。
【００１３】
【発明が解決しようとする課題】
このように、従来の絶縁ゲート型電界効果トランジスタの製造工程でしきい値電圧を制御できるのは、一般的にはソース・ドレイン領域２７，２８の製造工程までのウェハプロセス過程の前段までであり、それ以降の工程でしきい値電圧を変更することが困難であった。
【００１４】
例えば、ＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）の製造工程においては、ウェハプロセス工程の前段であるトランジスタ部形成工程において、絶縁ゲート型電界効果トランジスタを形成してそのしきい値電圧を設計値に設定し、次いで、ウェハプロセス工程の中段であるメモリ部形成工程においてメモリセルのキャパシタを形成し、最後に、ウェハプロセス工程の後段である配線工程において配線を形成していた。
【００１５】
このウェハプロセス工程内での障害によりしきい値電圧が変動した場合や、性能設計が変更されてしきい値電圧を変更したい場合に、ウェハプロセス工程の前段であるトランジスタ部形成工程を既に完了してウェハプロセス工程の中段以降にある製品は、しきい値電圧の補正を施されることなくウェハプロセスを終了することになり、試験不良や性能の低い製品となる。
【００１６】
したがって、本発明はウェハプロセス工程の前段の終了後においても、しきい値電圧や抵抗値等の半導体装置の素子特性の修正・変更を可能にすることを目的とする。
【００１７】
【課題を解決するための手段】
図１は本発明の原理的構成の説明図であり、この図１を参照して本発明における課題を解決するための手段を説明する。
なお、図において符号２、６、７、８、及び、１１は、夫々選択酸化膜、ゲート引出電極、ソース電極、ドレイン電極、及び、層間絶縁膜を表す。
【００１８】
図１（ａ）乃至（ｃ）参照
（１）本発明は、半導体装置の製造方法において、半導体基板１上に絶縁膜３を介して膜厚の薄い導電膜９と絶縁膜１０とを交互に複数層積層させた積層導電層を設け、この積層導電層に設けるコンタクトホール５の深さによってしきい値電圧及び抵抗値の少なくとも一方を制御することを特徴とする。
【００１９】
（２）また、本発明は、上記（１）において、積層導電層を複数設け、その内の少なくとも一つの積層導電層を構成する導電層９の比抵抗が他の積層導電層を構成する導電層９の比抵抗と異なることを特徴とする。
【００２０】
（３）また、本発明は、上記（１）または（２）において、積層導電層が絶縁ゲート型半導体素子のゲート電極４であり、この積層導電層に設けるコンタクトホール５の深さによってしきい値電圧を制御することを特徴とする。
【００２１】
（４）また、本発明は、上記（１）及び（２）において、積層導電層が抵抗体であり、この積層導電層に設けるコンタクトホールの深さによって抵抗値を制御することを特徴とする。
【００２２】
（５）また、本発明は、上記（２）において、複数の積層導電層の内、導電層の比抵抗がより大きな積層導電層が抵抗体を構成し、この積層導電層に設けるコンタクトホールの深さによって抵抗値を制御し、且つ、導電層９の比抵抗がより小さな積層導電層が絶縁ゲート型半導体素子のゲート電極４を構成し、この積層導電層に設けるコンタクトホールの深さによってしきい値電圧を制御することを特徴とする。
【００２３】
（６）また、本発明は、半導体装置において、半導体基板上の絶縁膜上に設けられた第１の導電膜と、第１の導電膜上に設けられた第１の絶縁膜と、第１の絶縁膜上に設けられた第２の導電膜とを備え、コンタクトホールが前記第１の導電膜までの深さを有する場合には第１のしきい値を生成し、コンタクトホールが第２の導電膜までの深さを有する場合には第２のしきい値を生成することができることを特徴とする。
【００２４】
（７）また、本発明は、半導体装置において、半導体基板上の絶縁膜上に設けられた第１の導電膜と、第１の導電膜上に設けられた第１の絶縁膜と、第１の絶縁膜上に設けられた第２の導電膜とを備え、コンタクトホールが第１の導電膜までの深さを有する場合には第１の抵抗値を生成し、コンタクトホールが第２の導電膜までの深さを有する場合には第２の抵抗値を生成することができることを特徴とする。
【００２５】
【作用】
半導体基板１上に絶縁膜３を介して膜厚の薄い導電膜９と絶縁膜１０とを交互に複数層積層させた積層導電層を設け、この積層導電層に設けるコンタクトホール５の深さによって素子特性を制御することができるので、ウェハプロセス工程の前段の終了後においても、しきい値電圧や抵抗値等の半導体装置の素子特性を自由に修正・変更することが可能になる。
【００２６】
図１（ｂ）参照
図１（ｂ）に示すように、積層導電層の最上部に設けた導電層９にゲート引出電極６が接触するようにした場合、積層導電層の最上部に設けた導電層９が実効的なゲート電極４となり、この積層導電層の最上部に設けた導電層９とチャネル領域との距離、即ち、ゲート電極４と半導体基板１との距離はｄa となる。
【００２７】
図１（ｃ）参照
また、図１（ｃ）に示すように、積層導電層の最下部に設けた導電層９にゲート引出電極６が接触するようにした場合、積層導電層の最下部に設けた導電層９が実効的ゲート電極４となり、ゲート電極４と半導体基板１との距離はゲート絶縁膜３の厚さｄb となる。
【００２８】
図２参照
図１（ｂ）に示した絶縁ゲート型電界効果トランジスタの場合には、ゲート電極と半導体基板１との間に導電層９／絶縁層１０／導電層９からなる薄膜キャパシタを直列的に挿入したことになるので、図１（ｃ）に示した絶縁ゲート型電界効果トランジスタに比べてしきい値電圧が高くなる。
【００２９】
なお、図１においては３層構造の積層導電層を示しているが、より多数の積層構造からなる積層導電層を用いた場合には、更にしきい値電圧の差を細分化することができる。
【００３０】
また、積層導電層を複数設け、その内の少なくとも一つの積層導電層を構成する導電層９の比抵抗が他の積層導電層を構成する導電層９の比抵抗と異なるようにすることにより、しきい値電圧の差を更に細分化することができる。
【００３１】
また、積層導電層を抵抗体とした場合には、この積層導電層に設けるコンタクトホールの深さによって抵抗値を制御することができる。
即ち、コンタクトホールの深さを深くするほど、複数の導電層９を並列接続した状態となるので、抵抗値を低くすることができる。
【００３２】
また、複数の積層導電層の内、導電層の比抵抗がより大きな積層導電層を抵抗体とし、且つ、導電層９の比抵抗がより小さな積層導電層を絶縁ゲート型半導体素子のゲート電極４とすることにより、絶縁ゲート型電界効果トランジスタと抵抗体とを集積化することができ、且つ、抵抗体の占有面積を小さくすることができる。
【００３３】
【実施例】
本発明の第１の実施例を図３及び図４を参照して説明する。
この本発明の第１の実施例の絶縁ゲート型電界効果トランジスタの製造方法は、図８に示す従来の絶縁ゲート型電界効果トランジスタの製造工程とはゲート電極及びゲート引出電極のコンタクト構造が異なるだけであるので、相違部分を中心に説明する。
【００３４】
図３（ａ）及び（ｂ）参照
まず、従来と同様に選択酸化膜２２により素子分離を行い、ゲート酸化膜２３を形成したのち、Ｓｉ2 Ｈ6 及びＰＨ3 を原料ガスとした減圧化学気相成長法（ＬＰＣＶＤ法）を用いて、基板温度を４５０℃とした状態で不純物濃度が１０20ｃｍ-3で厚さが２０Åのドープトアモルファスシリコンからなる薄い導電膜２５を成長させ、次いで、ＳｉＨ4 及びＮ2 Ｏを原料ガスとしたＬＰＣＶＤ法によって厚さ１００ÅのＳｉＯ2 かなる絶縁膜２６を連続して成長させる。
【００３５】
次いで、同様な工程によって、導電膜２５及び絶縁膜２６を交互に積層させ、任意の層数の積層構造からなる積層導電層を構成する。
なお、図においては、５層の導電膜２５と４層の絶縁膜２６との９層からなる積層導電層を示している。
【００３６】
次いで、フォトレジストパターンをマスクとしたステップエッチングによりゲート電極２４をパターニングするが、このステップエッチングにおいて、導電膜２５をエッチングする場合は、ＨＢｒをエッチングガスとし、圧力を１００ｍＴｏｒｒにした室温におけるＲＩＥ（反応性イオンエッチ）を用いる。
【００３７】
また、絶縁膜２６をエッチングする場合には、ＣＦ4 及びＣＨＦ3 をエッチングガスとし、圧力を１００〜３００ｍＴｏｒｒにした室温におけるＲＩＥ（反応性イオンエッチ）を用いる。
【００３８】
なお、この場合には、反応に伴う発光スペクトルをＥＰＤ（Ｅｎｄ  Ｐｏｉｎｔ  Ｄｅｔｅｃｔｏｒ）で検出して終点検出を行うことが望ましく、また、導電膜２５のエッチングと絶縁膜２６のエッチングを同じエッチング装置内で行っても良いし、或いは、互いに異なったエッチング装置を用いて行っても良い。
【００３９】
次いで、ＳｉＯ2 等の層間絶縁膜２９を全面に設けたのち、ゲート電極２４を引き出すためのフォトレジストパターン（図示せず）をマスクとしてゲートコンタクトホール３２を含むコンタクトホールを形成する。
【００４０】
この場合、層間絶縁膜２９、導電膜２５、及び、絶縁膜２６のエッチングに際しては、ゲート電極２４のパターニングと同じ方法でステップエッチングを行い、積層導電層の任意の深さまでエッチングを行う。
なお、図においては第５層目の導電膜、第４層目の絶縁膜、第４層目の導電膜、及び、第３層目の絶縁膜を順次エッチングして、第３層目の導電層を露出させている。
【００４１】
次いで、全面にＡｌ等の導電層を堆積させたのちパターニングすることによって、ゲート引出電極３３、ソース電極３０、及び、ドレイン電極３１を形成するものであり、このゲート電極２４に対するゲートコンタクトホールの深さによってしきい値電圧を制御することができる。
【００４２】
図４参照
即ち、ゲート引出電極３３を第５層目の導電膜に接触させた場合、ゲート電極２４とシリコン基板２１との距離はｄ1 となり、その間に導電膜２５／絶縁膜２６／導電膜２５からなる薄膜キャパシタが４つ直列接続したのと等価になるので、しきい値電圧が最も大きくなる。
【００４３】
そして、第４の導電膜に接触させた場合（距離ｄ2 ）、第３の導電膜に接触させた場合（距離ｄ3 ）、第２の導電膜に接触させた場合（距離ｄ4 ）、及び、第１の導電膜に接触させた場合（距離ｄ5 ）の順に距離が短くなるに連れてしきい値電圧が低くなり、第１の導電膜に接触させた場合のしきい値電圧は従来の絶縁ゲート型電界効果トランジスタのしきい値電圧と同じになる。
【００４４】
なお、図４において、曲線Ａは曲線Ｂに比べてチャネル領域の不純物濃度を高くした場合の特性、或いは、チャネル長Ｌを長くした場合の特性を示すものであり、ゲートコンタクトホールの深さの制御と共に、チャネル領域の不純物濃度及び／又はチャネル長Ｌを各領域毎に制御することによって、しきい値電圧のさらなる細分化が可能になる。
【００４５】
このように、本発明においては、ウェハプロセスの後段の配線工程においてしきい値電圧を任意に調整することができるので、ウェハプロセス工程内にトラブルが発生してしきい値電圧が変動した場合や、途中で生じた設計変更に対しても柔軟に対応することができるので、試験不良品や性能の低い製品の発生を減少させることができる。
【００４６】
次に図５及び図６を参照して、本発明の第２の実施例である抵抗値調整可能抵抗体の製造方法を説明する。
図５参照
まず、シリコン基板２１上にＴＥＯＳ−ＮＳＧ膜（Ｔｅｔｒａ−Ｅｔｈｙｌ−Ｏｒｔｈｏ−Ｓｉｌｉｃａｔｅ−Ｎｏｎｄｏｐｅｄ−Ｓｉｌｉｃａｔｅ−Ｇｌａｓｓ）等の下地絶縁膜３４を介して、第１の実施例と同様にＬＰＣＶＤ法を用いて厚さ２０Åの導電膜２５と厚さ１００Åの絶縁膜２６を交互に堆積させる。
なお、図においては、合計９層の積層構造を示している。
【００４７】
次いで、第１の実施例と同様なステップエッチングを行って所定パターンの積層導電層からなる抵抗体３５を形成したのち、ＳｉＯ2 等の層間絶縁膜２９を全面に堆積させる。
【００４８】
次いで、第１の実施例と同様なステップエッチングを行って任意の導電膜２５に達する深さのコンタクトホールを形成し、Ａｌ等の導電層を堆積させたのちパターニングすることによって抵抗体３５に対するコンタクト電極３６，３７を形成するものであり、コンタクトホールの深さによって抵抗値を任意に制御することができる。
【００４９】
図６参照
即ち、コンタクトホールの深さをｈ1 としてコンタクト電極３６，３７を第５層目の導電膜２５に接触させた場合、第５層目の導電膜２５のみが導通するので、抵抗値は最も高くなる。
なお、図５においては、コンタクト電極３６，３７が第３層目の導電膜に接触した状態を示している。
【００５０】
次に、コンタクトホールの深さをｈ2 としてコンタクト電極３６，３７を第５層目及び第４層目の導電膜２５に接触させた場合、第５層目及び第４層目の導電膜２５が導通し、２本の抵抗体が並列接続された状態になるので、この場合の抵抗値は、コンタクトホールの深さがｈ1 の場合の約１／２になる。
なお、コンタクト電極３６，３７と第５層目導電膜２５とはコンタクトホールの内壁において接触することになる。
【００５１】
そして、コンタクトホールの深さをｈ3 、ｈ4 、ｈ5 と深くするに連れて並列接続させる抵抗体の数が増加するので、抵抗体の数の増加に略反比例して抵抗値は低下する。
【００５２】
なお、図６において、曲線Ａは曲線Ｂに比べて導電膜２５の不純物濃度を低くく、即ち、導電膜２５の比抵抗を大きくした場合の特性、或いは、コンタクトホール間の距離を長くした場合の特性を示すものであり、コンタクトホールの深さの制御と共に、導電膜２５不純物濃度及び／又はコンタクトホール間の距離を各積層導電層毎に制御することによって、抵抗値のさらなる細分化が可能になる。
【００５３】
このように、本発明においては、ウェハプロセスの後段の配線工程において抵抗値を任意に調整することができるので、ウェハプロセス工程内にトラブルが発生して導電膜２５の不純物濃度や積層導電層のパターニング幅が変動した場合や、途中で生じた設計変更に対しても柔軟に対応することができるので、試験不良品や性能の低い製品の発生を減少させることができる。
【００５４】
次に、図７を参照して本発明の第３の実施例を説明する。
図７参照
第１の実施例及び第２の実施例においては積層導電層自体をステップエッチングすることによって任意の深さのコンタクトホールを形成していたが、この第３の実施例は、層間絶縁膜２９のみをエッチングして、導電膜２５及び絶縁膜２６を交互に複数層積層させた積層導電層の端部が露出するようにコンタクトホールを形成したものであり、この露出した端部においてコンタクト電極３８と電気的に接続させて絶縁ゲート型電界効果トランジスタのしきい値電圧の調整及び抵抗体の抵抗値の調整の何方にも適用されるものである。
【００５５】
この場合には、ステップエッチングのように、二種類のエッチングガスを用いる必要がなく、且つ、積層数に応じた回数だけエッチングガス、或いは、エッチング装置を切り替える必要がないので、工程が簡素化される。
但し、任意の導電膜２５に達するようにするためには十分制御されたエッチングが必要となる。
【００５６】
なお、上記各実施例においては、単一の半導体装置の製造方法のみを説明しているが、例えば、第１の実施例において、複数の絶縁ゲート型電界効果トランジスタの少なくとも一つのゲート電極２４を構成する導電膜２５の不純物濃度を他の絶縁ゲート型電界効果トランジスタのゲート電極２４を構成する導電膜２５の不純物濃度と異なるように設定しても良く、その場合には、ゲートコンタクトホール３２の深さを同じにしても異なるしきい値電圧が得られる。
【００５７】
また、同じ積層構造の積層導電層を用いて、絶縁ゲート型電界効果トランジスタと抵抗体とを集積化しても良く、或いは、抵抗体を構成する積層導電層の導電膜２５の不純物濃度を、絶縁ゲート型電界効果トランジスタのゲート電極を構成する積層導電層の導電膜２５の不純物濃度より低くしても良く、この場合には、抵抗体の占有面積を小さくすることができる。
【００５８】
また、上記各実施例においては積層導電層を構成する導電膜２５及び絶縁膜２６の厚さを夫々２０Å及び１００Åにしているが、このような数値に限られるものではなく、素子特性に応じて任意の膜厚にしても良いものである。
【００５９】
特に、絶縁膜２６の厚さは、絶縁膜２６を挟んで対向する導電膜２５間に電子のトンネルによる導通が実効的に起こらない厚さにする必要があり、トンネル注入が起こりにくい膜の場合にはもっと薄くしても良い。
【００６０】
また、上記各実施例においては、積層導電層を９層構造で説明しているが、この数は全く任意のものであり、必要とする素子特性、或いは、特性調整の自由度に応じて適宜増減すれば良いものである。
【００６１】
また、上記各実施例においては積層導電層を構成する導電膜２５をドープトアモルファスシリコンで説明しているが、ドープトアモルファスシリコンに限られるものではなく、ドープト多結晶シリコンを用いても良いし、或いは、シリサイドや高融点金属を用いても良いものである。
【００６２】
さらに、本発明の技術思想は、ｐ型半導体基板にｎ型ソース・ドレイン領域を形成したｎチャネル型電界効果トランジスタにも、或いは、ｎ型半導体基板にｐ型ソース・ドレイン領域を形成したｐチャネル型電界効果トランジスタにも適用されるものであり、さらには、相補型半導体装置にも適用されるものである。  なお、その場合のゲート電極を構成する導電膜の導電型等はチャネル領域の導電型、或いは、必要とする特性に応じて適宜決定すれば良いものである。
【００６３】
【発明の効果】
本発明によれば、薄い導電膜及び絶縁膜を交互に多層に積層させた積層導電層を用いて絶縁ゲート型電界効果トランジスタのゲート電極、或いは、抵抗体を形成したので、ウェハプロセス工程内にトラブルが発生して導電膜の不純物濃度や積層導電層のパターニング幅が変動した場合や、途中で生じた設計変更に対しても柔軟に対応することができるので、試験不良品や性能の低い製品の発生を減少させることができ、半導体装置の製造歩留りの向上に寄与するところが大きい。
【図面の簡単な説明】
【図１】本発明の原理的構成の説明図である。
【図２】本発明の作用の説明図である。
【図３】本発明の第１の実施例の説明図である。
【図４】しきい値電圧のゲート引出電極の接触深さ依存性の説明図である。
【図５】本発明の第２の実施例の説明図である。
【図６】抵抗値のコンタクト電極の接触深さ依存性の説明図である。
【図７】本発明の第３の実施例の説明図である。
【図８】従来の絶縁ゲート型電界効果トランジスタの説明図である。
【符号の説明】
１  半導体基板
２  選択酸化膜
３  ゲート絶縁膜
４  ゲート電極
５  ゲートコンタクトホール
６  ゲート引出電極
７  ソース電極
８  ドレイン電極
９  導電膜
１０  絶縁膜
１１  層間絶縁膜
２１  シリコン基板
２２  選択酸化膜
２３  ゲート酸化膜
２４  ゲート電極
２５  導電膜
２６  絶縁膜
２７  ソース領域
２８  ドレイン領域
２９  層間絶縁膜
３０  ソース電極
３１  ドレイン電極
３２  ゲートコンタクトホール
３３  ゲート引出電極
３４  下地絶縁膜
３５  抵抗体
３６  コンタクト電極
３７  コンタクト電極
３８  コンタクト電極
【図１】
0003766936.tif 000002
【図２】
0003766936.tif 000003
【図３】
0003766936.tif 000004
【図４】
0003766936.tif 000005
【図５】
0003766936.tif 000006
【図６】
0003766936.tif 000007
【図７】
0003766936.tif 000008
【図８】
0003766936.tif 000009