(57)【特許請求の範囲】
【請求項１】
半導体メモリ素子に適用するセンスアンプの駆動信号発生回路であって、
センスアンプ制御回路からの出力制御信号を反転するインバーターと、
前記制御信号が一方側端子に印加し、第１ノードの信号が他方側端子に印加するＮＯＲゲートと、
該ＮＯＲゲートの出力信号がゲート端子に印加し、外部電圧がソース端子に印加する第１ＰＭＯＳトランジスタと、
該第１ＰＭＯＳトランジスタのドレイン端子にソース端子が連結され、前記インバーターからの出力信号がゲート端子に印加する第２ＰＭＯＳトランジスタと、
該第２ＰＭＯＳトランジスタのソース端子にソース端子が連結され、該第２ＰＭＯＳトランジスタのドレイン端子にドレイン端子が連結され、ゲート端子が第２ノードを経て該第２ＰＭＯＳトランジスタのドレイン端子に連結された第３ＰＭＯＳトランジスタと、
前記第２ノードにドレイン端子が連結され、電圧発生器からの出力電圧がゲート端子に印加する第１ＮＭＯＳトランジスタと、
該第１ＮＭＯＳトランジスタのソース端子にドレイン端子が連結され、前記インバーターの出力信号がゲート端子に印加され、接地電圧（Ｖｓｓ）がソース端子に印加する第２ＮＭＯＳトランジスタと、
前記第１ＰＭＯＳトランジスタのドレイン端子にソース端子が連結され、ゲート端子が前記第３ＰＭＯＳトランジスタのゲート端子に連結された第４ＰＭＯＳトランジスタと、
該第４ＰＭＯＳトランジスタのソース端子にソース端子が連結され、該第４ＰＭＯＳトランジスタのドレイン端子にドレイン端子が連結され、前記インバーターの出力信号がゲート端子に印加する第５ＰＭＯＳトランジスタと、
前記第１ノードを経て前記第４及び第５ＰＭＯＳトランジスタのドレイン端子にドレイン端子が連結され、センスアンプの各ＰＭＯＳラッチのソース端子に印加する信号がゲート端子に印加され、ソース端子が前記第２ＮＭＯＳトランジスタのドレイン端子に連結された第３ＮＭＯＳトランジスタと、
前記第１ノードの信号が一方側端子に印加し、前記インバーターの出力信号が他方側端子に印加するＮＡＮＤゲートと、を備えたセンスアンプの駆動信号発生回路。
【請求項２】
前記ＮＡＮＤゲートからの出力信号は、前記複数個のプルアップトラ
ンジスタ中前記外部電圧がソース端子に印加する各プルアップトランジスタのゲート端子に夫々印加する請求項１記載のセンスアンプの駆動信号発生回路。
【請求項３】
前記センスアンプ制御回路からの出力制御信号は、前記複数個のプルアップトランジスタ中前記電圧発生器からの出力電圧が各ソース端子に印加する各プルアップトランジスタのゲート端子に夫々印加する請求項１記載のセンスアンプの駆動信号発生回路。
【請求項４】
前記電圧発生器からの出力電圧は、前記外部電圧よりも低いレベルである請求項１記載のセンスアンプの駆動信号発生回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体メモリ素子用センスアンプの駆動信号発生回路に係るもので、詳しくは、外部から印加する電圧と電圧発生器から出力する電圧とを用いてセンスアンプを駆動し、高速及び省エネルギー的に半導体メモリ素子の入出力データを増幅するセンスアンプの駆動信号発生回路に関するものである。
【０００２】
【従来の技術】
従来、半導体メモリ素子においては、図３に示したように、センスアンプ制御回路（図示されず）から出力した制御信号ＳＰｂがゲート端子に印加し、外部からの電圧Ｖｃｃがソース端子に夫々印加する各プルアップ（Ｐｕｌｌ  ｕｐ）トランジスタと、それらプルアップトランジスタＰＵＴ０−ＰＵＴｎに一方側端が一対のビットラインＢＬ，ＢＬＢを経て夫々連結されたセンスアンプの各ＰＭＯＳラッチＰＬ０−ＰＬｎと、それらセンスアンプのＰＭＯＳラッチＰＬ０−ＰＬｎの他方側端に前記ビットラインＢＬ、ＢＬＢを経て連結されたメモリセルアレイ１０と、該メモリセルアレイ１０に前記各ビットラインＢＬ、ＢＬＢを経て一方側端が夫々連結されたセンスアンプの各ＮＭＯＳラッチＮＬ０−ＮＬｎと、それらセンスアンプのＮＭＯＳラッチＮＬ０ーＮＬｎの他方側端にドレイン端子が連結されゲート端子に前記センスアンプ制御回路からの出力制御信号ＣＮが印加されソース端子が接地された各プルダウントランジスタＰＤＴ０−ＰＤＴｎと、を備えていた。
【０００３】
そして、前記センスアンプのＰＭＯＳラッチＰＬ０−ＰＬｎにおいては、ソース端子が前記ビットラインＢＬＢを経てプルアップトランジスタＰＵＴ０のドレイン端子に連結され、ドレイン端子が該ビットラインＢＬＢを経て前記メモリセルアレイ１０に連結されたＮＭＯＳトランジスタ２０と、
該ＮＭＯＳトランジスタ２０のドレイン端子にゲート端子が連結され、前記ビットラインＢＬを経てソース端子が前記プルアップトランジスタＰＵＴ０のドレイン端子に連結され、ドレイン端子が前記ＮＭＯＳトランジスタ２０のゲート端子に連結されると共に前記ビットラインＢＬを経て前記メモリセルアレイ１０に連結されたＮＭＳＯトランジスタ２１と、
を備えていた。且つ、その他のセンスアンプの各ＰＭＯＳラッチＰＬ１−ＰＬｎも該ＰＭＯＳラッチＰＬ０と同様に構成されていた。
【０００４】
叉、前記メモリセルアレイ１０においては、後述するメモリセル１１と同様な複数個のメモリセルにて構成され、該メモリセル１１においては、ワードラインＷＬ０にゲート端子が連結され前記ビットラインＢＬにドレイン端子が連結されたＮＭＯＳトランジスタ１２と、該ＮＭＯＳトランジスタ１２のソース端子に一方側端が連結され他方側端は接地されてデータを貯蔵するキャパシター１３と、を備えていた。
【０００５】
更に、前記センスアンプのＮＭＯＳラッチＮＬ０においては、前記ビットラインＢＬＢを経てドレイン端子が前記メモリセルアレイ１０に連結され該ビットラインＢＬＢを経てソース端子が前記プルダウントランジスタＰＤＴ０のドレイン端子に連結されたＮＭＯＳトランジスタ３０と、該ＮＭＯＳトランジスタ３０のゲート端子にドレイン端子が連結されると共に前記ビットラインＢＬを経て前記メモリセルアレイ１０に連結され該ＮＭＯＳトランジスタ３０のドレイン端子にゲート端子が連結されソース端子が前記ビットラインＢＬを経て前記プルダウントランジスタＰＤＴ０のドレイン端子に連結されたＮＭＯＳトランジスタ３１と、を備えていた。そして、その他のセンスアンプの各ＮＭＯＳラッチＮＬ１−ＮＬｎにおいても、該ＮＭＯＳラッチＮＬ０と同様に構成されていた。この場合、前記各ビットラインＢＬ、ＢＬＢは、通常、所定電圧Ｖｃｃ／２にて予備充電（ｐｒｅｃｈａｒｇｅ）されていた。
【０００６】
そしてこのように構成された従来半導体メモリ素子の作用を説明すると、次のようであった。先ず、待機状態の場合、ハイレベルの制御信号ＳＰｂが各プルアップトランジスタＰＵＴ０−ＰＵＴｎのゲートに印加し、ローレベルの制御信号ＳＮは各プルダウントランジスタＰＤＴ０−ＰＤＴｎのゲートに印加するので、それらプルアップトランジスタＰＵＴ０−ＰＵＴｎ及びプルダウントランジスタＰＤＴ０−ＰＤＴｎはターンオフされ、センスアンプは動作しなくなる。且つ、アクチーブ状態の場合は、ローレベルの制御信号ＳＰｂがプルアップトランジスタＰＵＴ０−ＰＵＴｎのゲートに印加し、ハイレベルの制御信号ＳＮはプルダウントランジスタＰＤＴ０−ＰＤＴｎのゲートに印加するので、それらプルアップトランジスタＰＵＴ０−ＰＵＴｎ及びプルダウントランジスタＰＤＴ０−ＰＤＴｎは夫々ターンオンされる。次いで、例えば、ハイレベルの信号がワードラインＷＬ０に印加すると、該ワードラインＷＬ０に連結された各セルが選択され、該選択されたセルの貯蔵データはビットラインＢＬに載せられ、該ビットラインに載せられたデータはセンスアンプのＰＭＯＳラッチ叉はＮＭＯＳラッチによりセンシング（ｓｅｎｓｉｎｇ）されてラッチされる。即ち、この場合、ハイレベルのデータがメモリセル１１のキャパシタ１３に貯蔵されていると、該ハイレベルの貯蔵データが前記ビットラインＢＬに載せられ、ＮＭＯＳトランジスタ３０がターンオンされて、予備充電されていたビットラインＢＬＢがローレベルに充電される。その結果、ビットラインＢＬとビットラインＢＬＢとに充電された電圧の差異が増幅される。且つ、ローレベルのデータがメモリセル１１のキャパシター１３に貯蔵されている場合は、前記と同様に、センスアンプのＰＭＯＳラッチＰＬ０によりビットラインＢＬとビットラインＢＬＢとに充電された電圧の差異が増幅される。従って、半導体メモリ素子が省エネルギーの特性を有するためには先ずセンシング電流を減らすべきであり、該センシング電流を減らすためには各プルアップトランジスタＰＵＴ０−ＰＵＴｎのソース端子に供給する電圧のレベルを低くさせるべきである。
【０００７】
【発明が解決しようとする課題】
然るに、このような従来半導体メモリ素子においては、センスアンプの動作電圧が低くなると、センスアンプの性能が低下してセンシング速度が低下されるため、半導体メモリ素子が高速に動作しなくなるという不都合な点があった。
【０００８】
且つ、外部から印加する電圧よりも低い電圧レベルの電圧のみを使用し得る電圧発生器を用いると、該電圧発生器の負荷が大きくなって該電圧発生器回路の設計が難しくなり、多量のセンシング電流を必要とするセンシング動作初期には電圧発生器の出力電圧が不安定になってメモリセルのリフレッシュ（ｒｅｆｒｅｓｈ）特性が低下するという不都合な点があった。
【０００９】
【課題を解決するための手段】
本発明の目的は、外部から印加する電圧及び電圧発生器からの出力電圧を全て用いてセンスアンプを駆動し、高速及び省エネルギー的に半導体メモリ素子の入出力データを増幅し得るセンスアンプの駆動信号発生回路を提供しようとするものである。
【００１０】
そして、このような本発明の目的は、外部電圧及び電圧発生器の出力電圧を用いてセンスアンプの各プルアップトランジスタを駆動させ、従来電圧発生器の出力のみでセンスアンプを駆動するとき発生したセンシング速度の低下現象を防止し、メモリセルのリフレッシュ特性を向上し、高速及び安定にセンシング動作を行って半導体メモリ素子に最大に適用し得るセンスアンプの駆動信号発生回路を構成することにより達成される。
【００１１】
【発明の実施の形態】
以下、本発明の実施の形態に対し図面を用いて説明する。図１に示したように、本発明に係るセンスアンプの駆動信号発生回路においては、センスアンプ制御回路（図示されず）からの出力制御信号ＳＰｂを反転するインバーター４０と、該出力制御信号ＳＰｂが一方側端に印加し第１ノードＮ１の信号が他方側端に印加するＮＯＲゲート４１と、該ＮＯＲゲート４１の出力信号がゲート端子に印加し外部電圧Ｖｃｃがソース端子に印加する第１ＰＭＯＳトランジスタ４２と、該第１ＰＭＯＳトランジスタ４２のドレイン端子にソース端子が連結され前記インバーター４０の出力信号がゲート端子に印加する第２ＰＭＯＳトランジスタ４３と、
該第２ＰＭＯＳトランジスタ４３のソース端子にソース端子が連結されドレイン端子が該第２ＰＭＯＳトランジスタ４３のドレイン端子に連結されゲートが第２ノードＮ２を経て該第２ＰＭＯＳトランジスタ４３のドレイン端子に連結される第３ＰＭＯＳトランジスタ４４と、
前記第２ノードＮ２にドレイン端子が連結され電圧発生器（図示されず）からの出力電圧ＶＤＤがゲート端子に印加する第１ＮＭＯＳトランジスタ４５と、該第１ＮＭＯＳトランジスタ４５のソース端子にドレイン端子が連結され前記インバーター４０の出力信号がゲート端子に印加されソース端子に接地電圧Ｖｓｓが印加する第２ＮＭＯＳトランジスタ４６と、
前記第１ＰＭＯＳトランジスタ４２のドレイン端子にソース端子が連結されゲート端子が前記第３ＰＭＯＳトランジスタ４４のゲート端子に連結された第４ＰＭＯＳトランジスタ４７と、
該第４ＰＭＯＳトランジスタ４７のソース端子にソース端子が連結され該第４ＰＭＯＳトランジスタ４７のドレイン端子にドレイン端子が連結され前記インバーター４０の出力信号がゲート端子に印加する第５ＰＭＯＳトランジスタ４８と、
前記第１ノードＮ１を経てそれら第４ＰＭＯＳトランジスタ４７及び第５ＰＭＯＳトランジスタ４８のドレイン端子にドレイン端子が連結されソース端子が前記第２ＮＭＯＳトランジスタ４６のドレイン端子に連結される第３ＮＭＯＳトランジスタ４９と、
前記第１ノードＮ１の信号が一方側端に印加し他方側端に前記インバーター４０の出力信号が印加するＮＡＮＤゲート５０と、
を備えている。
【００１２】
且つ、この場合、前記電圧発生器からの出力電圧ＶＤＤは、前記外部電圧Ｖｃｃのレベルよりも低いレベルを有する。
【００１３】
叉、このように構成された本発明に係るセンスアンプ駆動信号発生回路の適用される半導体メモリ素子においては、図２に示したように、各プルアップトランジスタＰＵＴ０−ＰＵＴｎと、センスアンプの各ＰＭＯＳラッチＰＬ０−ＰＬｎと、メモリセルアレイ１０と、センスアンプの各ＮＭＯＳラッチＮＬ０−ＮＬｎと、各プルダウントランジスタＰＤＴ０−ＰＤＴｎと、を備え、前記センスアンプの駆動信号発生回路と同様な方式に夫々連結されている。更に、前記各プルアップトランジスタＰＵＴ０−ＰＵＴｎ中の各プルアップトランジスタＰＵＴ０−ＰＵＴｋのゲート端子には前記センスアンプの駆動信号発生回路から出力した制御信号ＳＰｂ２が印加され、それらプルアップトランジスタＰＵＴＫ−ＰＵＴｎの各ソース端子には前記電圧発生器（図示されず）からの出力電圧ＶＤＤが印加され、前記各プルアップトランジスタＰＵＴＫ−ＰＵＴｎのゲート端子にはセンスアンプ制御信号（図示されず）からの出力制御信号ＳＰｂが印加される。そして、前記センスアンプの各ＰＭＯＳラッチＰＬ０−ＰＬｎのソース端子に印加する信号ＳＰＣは前記センスアンプの駆動信号発生回路のＮＭＯＳトランジスタ４９のゲート端子に印加され、前記センスアンプの各ＰＭＯＳラッチＰＬＫ、ＰＬＫ＋１は前記メモリセルアレイ１０を経てセンスアンプの各ＮＭＯＳラッチＮＬＫ、ＮＬＫ＋１に夫々連結されている。
【００１４】
このように構成された本発明に係るセンスアンプの駆動信号発生回路と、その適用される半導体メモリ素子との作用を説明すると次のようである。図１及び図２に示したように、先ず、待機状態の場合においては、ハイレベルの制御信号ＳＰｂがインバーター４０、ＮＯＲゲート４１及び各プルアップトランジスタＰＵＴＫ＋１−ＰＵＴｎのゲート端子に夫々印加され、ローレベルの制御信号ＳＮが各プルダウントランジスタＰＤＴ０−ＰＤＴｎのゲート端子に夫々印加される。次いで、該ＮＯＲゲート４１はローレベルの信号を出力して第１ＰＭＯＳトランジスタ４３がターンオンされ、前記インバーター４０から出力したローレベルの信号により各ＰＭＯＳトランジスタ４３、４８は夫々ターンオンされ、ＮＭＯＳトランジスタ４６はターンオフされる。従って、第２ノードＮ２及び第１ノードＮ１は夫々ハイレベルに充電され、各ＰＭＯＳトランジスタ４４、４７は夫々ターンオフされる。次いで、ＮＡＮＤゲート５０はハイレベルの制御信号ＳＰｂ２を出力して各プルアップトランジスタＰＵＴ０−ＰＵＴｎは夫々ターンオフされ、前記各プルアップトランジスタＰＵＴＫ＋１−ＰＵＴｎは前記ハイレベルの制御信号ＳＰｂによりターンオフされ、前記各プルダウントランジスタＰＤＴ０−ＰＤＴｎはローレベルの制御信号ＳＮにより夫々ターンオフされて、センスアンプは動作されない。
【００１５】
且つ、アクチーブ状態の場合においては、ローレベルの制御信号ＳＰｂがインバーター４０、ＮＯＲゲート４１及び各プルアップトランジスタＰＵＴＫ＋１−ＰＵＴｎのゲートに夫々印加され、ハイレベルの制御信号ＳＮが各プルダウントランジスタＰＤＴ０−ＰＤＴｎのゲートに夫々印加される。次いで、前記インバーター４０はローレベルの信号を出力して、各ＰＭＯＳトランジスタ４３、４８はターンオフされ、ＮＭＯＳトランジスタ４６はターンオンされる。その後、ＮＭＯＳトランジスタ４９のゲート端子に印加した信号ＳＰＣレベルがＮＭＯＳトランジスタ４５のゲート端子に印加した電圧ＶＤＤレベルよりも低いセンシング動作初期には前記第２ノードＮ２がローレベルの電位を有するため、各ＰＭＯＳトランジスタ４４、４７はターンオンされ、前記第１ノードＮ１はハイレベルの電位を有するのでＮＯＲゲート４１からローレベルの信号が出力されＰＭＯＳトランジスタ４２がターンオンされる。従って、外部電圧Ｖｃｃの電流は各ＰＭＯＳトランジスタ４２、４４及びＮＭＯＳトランジスタ４５、４６を順次通って流れる。
【００１６】
叉、ＮＡＮＤゲート５０には前記第１ノードＮ１のハイレベルの電位及び前記インバーター４０から出力したハイレベルの信号が入力して、ローレベルの制御信号ＳＰｂ２が出力される。従って、各プルアップトランジスタＰＵＴＫ＋１−ＰＵＴｎはローレベルの制御信号ＳＰｂにより、各プルアップトランジスタＰＤＴ０−ＰＤＴＫもローレベルの制御信号ＳＰｂ２により、各プルダウントランジスタＰＵＴ０−ＰＵＴｎはハイレベルの制御信号ＳＮにより夫々ターンオンされる。次いで、前記信号ＳＰＣのレベルが前記電圧ＶＤＤのレベルよりも高くなる時点に至ると、前記第２ノードＮ２はハイレベルの電位を有するため各ＰＭＯＳトランジスタ４４、４７はターンオフされ、第１ノードＮ１はローレベルの電位を有するのでＮＯＲゲート４１はハイレベルの信号を出力し、ＰＭＯＳトランジスタ４２はターンオフされる。結局、外部電圧ＶＣＣの電流通貨が遮断され、省エネルギーが図謀される。
【００１７】
叉、ＮＡＮＤゲート５０には、前記第１ノードＮ１のローレベルの電位及びインバーター４０から出力したハイレベルの信号が入力して、ハイレベルの制御信号ＳＰｂ２が出力され、各プルアップトランジスタＰＵＴ０−ＰＵＴＫはターンオフされる。即ち、前記制御信号ＳＰｂがローレベルからハイレベルに遷移されるまでは、各ＮＭＯＳトランジスタ４９、４６がターンオンされ、第１ノードＮ１にはローレベルの電位が維持され、ＮＡＮＤゲート５０から出力する制御信号ＳＰｂ２はハイレベルに維持される。従って、センシング初期には各プルアップトランジスタＰＵＴ０−ＰＵＴｎが全てターンオンしてセンスアンプが駆動され、その後、各プルアップトランジスタＰＵＴ０−ＰＵＴＫはターンオフして各プルアップトランジスタＰＵＴＫ＋１−ＰＵＴｎのみターンオンされ、センスアンプが駆動される。その後、制御信号ＳＰｂがハイレベルに遷移されると、再び待機状態となる。
【００１８】
このような本発明に係るセンスアンプの駆動信号発生回路においては、多量のセンシング電流が流れるセンシング初期には外部電圧及び電圧発生器の出力電圧により電圧が供給されるが、その後は、電圧発生器の出力電圧のみでセンスアンプが駆動されるようになる。
【００１９】
【発明の効果】
以上、説明したように、本発明に係るセンスアンプの駆動信号発生回路においては、外部からの電圧と電圧発生器からの出力電圧とによりセンスアンプを駆動するようになっているため、電圧発生器の負荷が減少してセンシング動作を高速及び安定に行うことができるという効果がある。
【００２０】
且つ、従来のようなセンスアンプ駆動時のセンシング速度の低下、メモリセルに対するデータ復帰レベルの低下及びそれらに対するリフレッシュ特性の低下現象が防止され、信頼性が向上されるという効果がある。
【００２１】
叉、外部の電圧のみでセンスアンプを駆動する従来方式に比べ、電力の消費が顕著に節減されて省エネルギーを図り得るという効果がある。
【図面の簡単な説明】
【図１】本発明に係るセンスアンプの駆動信号発生回路図である。
【図２】本発明に係るセンスアンプ駆動信号発生回路の適用される半導体メモリ素子構成図である。
【図３】従来半導体メモリ素子構成図である。
【符号の説明】
ＰＵＴ０−ＰＵＴｎ：プルアップトランジスタ
ＰＤＴ０−ＰＤＴｎ：プルダウントランジスタ
ＰＬ０−ＰＬｎ：センスアンプのＰＭＯＳラッチ
ＮＬ０−ＮＬｎ：センスアンプのＮＭＯＳラッチ
４１：ＮＯＲゲート
４２、４３、４４、４７、４８：ＰＭＯＳトランジスタ
４５、４６、４９：ＮＭＯＳトランジスタ
５０：ＮＡＮＤゲート
ＶＣＣ：外部電圧
ＶＤＤ：電圧発生器の出力電圧
ＶＳＳ：接地電圧
【図１】
0003759212.tif 000002
【図２】
0003759212.tif 000003
【図３】
0003759212.tif 000004