(57)【特許請求の範囲】
【請求項１】
Ｒ，Ｇ，Ｂのそれぞれの画素をマトリックス状に配列してなる映像表示素子に、サンプリングタイミングの異なる映像を順次表示させると共に、その映像の表示に同期して画素ずらし手段により、サンプリングタイミングによる映像のずれ方向とは反対方向に画素ずらしを行うようにした映像表示装置において、
Ｒ，Ｇ，Ｂの各映像信号に対応して設けた、二つのフィールドメモリと、これら二つのフィールドメモリを交互に選択する第１および第２のスイッチ素子と、選択されたフィールドメモリから読み出される信号をサンプルホールドするサンプルホールド回路とを有し、
前記各映像信号に対して、前記第１および第２のスイッチ素子により前記二つのフィールドメモリを交互に選択して、前記第１のスイッチ素子を介して一方のフィールドメモリに映像信号を書き込むと共に、その書き込み期間中に、他方のフィールドメモリに書き込まれている映像信号を、書き込み速度のＮ（ただし、Ｎは２以上の整数）倍の速度でＮ回繰り返し読み出し、その読み出される順次のＮ個の映像信号を、前記第２のスイッチ素子を介して前記サンプルホールド回路で、サンプリングタイミングを異ならせてＮ個毎にサンプルホールドして、前記映像表示素子に出力するよう構成したことを特徴とする映像表示装置。
【請求項２】
Ｒ，Ｇ，Ｂのそれぞれの画素をマトリックス状に配列してなる映像表示素子に、サンプリングタイミングの異なる映像を順次表示させると共に、その映像の表示に同期して画素ずらし手段により、サンプリングタイミングによる映像のずれ方向とは反対方向に画素ずらしを行うようにした映像表示装置において、
Ｒ，Ｇ，Ｂの各映像信号に対応して設けた、ランダムアクセス可能な二つのフィールドメモリ、これら二つのフィールドメモリを交互に選択する第１および第２のスイッチ素子、各フィールドメモリに供給される書き込みアドレスおよび読み出しアドレスを選択する第３のスイッチ素子と、
Ｒ，Ｇ，Ｂの映像信号に対して共通に設けられ、前記フィールドメモリの書き込みアドレスおよび読み出しアドレスをそれぞれ発生する書き込みアドレスカウンタおよび読み出しアドレスカウンタとを有し、
前記各映像信号に対して、前記第１および第２のスイッチ素子により前記二つのフィールドメモリを交互に選択して、一方のフィールドメモリに、前記書き込みアドレスカウンタから対応する前記第３のスイッチ素子を介して書き込みアドレスを供給して、該フィールドメモリに前記第１のスイッチ素子を介して映像信号を書き込むと共に、その書き込み期間中に、他方のフィールドメモリに、前記読み出しアドレスカウンタから対応する前記第３のスイッチ素子を介して、アドレスがＮ（ただし、Ｎは２以上の整数）ずつ増加する読み出しアドレスを供給して、当該フィールドメモリに書き込まれている映像信号を、それぞれ読み出しアドレスを異ならせてＮ回繰り返し読み出し、その読み出された順次のＮ個の映像信号を前記第２のスイッチ素子を介して前記映像表示素子に出力するよう構成したことを特徴とする映像表示装置。
【請求項３】
請求項２記載の映像表示装置において、
前記読み出しアドレスカウンタは、前記フィールドメモリからのＮ回の映像信号の読み出しの各々において、前記映像表示素子の各行に対応するアドレスを２回繰り返す読み出しアドレスを発生するよう構成したことを特徴とする映像表示装置。
【請求項４】
Ｒ，Ｇ，Ｂのそれぞれの画素をマトリックス状に配列してなる二つの映像表示素子に、それぞれサンプリングタイミングの異なる映像を順次表示させると共に、その映像の表示に同期して、各映像表示素子に対応して設けた画素ずらし手段により、サンプリングタイミングによる映像のずれ方向とは反対方向に画素ずらしを行うようにした映像表示装置において、
Ｒ，Ｇ，Ｂの各映像信号に対応して設けた、ランダムアクセス可能な三つのフィールドメモリ、これら三つのフィールドメモリを順次選択する第１のスイッチ素子、この第１のスイッチ素子で選択されているフィールドメモリを除く二つのフィールドメモリを選択する二つの第２のスイッチ素子、各フィールドメモリに供給される書き込みアドレスおよび読み出しアドレスを選択する第３のスイッチ素子と、
Ｒ，Ｇ，Ｂの映像信号に対して共通に設けられ、前記フィールドメモリの書き込みアドレスおよび読み出しアドレスをそれぞれ発生する書き込みアドレスカウンタおよび読み出しアドレスカウンタとを有し、
前記各映像信号に対し、前記三つのフィールドメモリを、順次書き込みモードとすると共に、書き込みモードの後はそれぞれ２フィールド連続して読み出しモードとして、
書き込みモードのフィールドメモリには、前記書き込みアドレスカウンタから対応する前記第３のスイッチ素子を介して書き込みアドレスを供給して、映像信号を前記第１のスイッチ素子を介して書き込み、
読み出しモードの二つのフィールドメモリには、前記読み出しアドレスカウンタからそれぞれ対応する前記第３のスイッチ素子を介して、アドレスがＮ（ただし、Ｎは２以上の整数）ずつ増加する読み出しアドレスを供給して、各フィールドメモリに書き込まれている映像信号を、各フィールドで読み出しアドレスを異ならせてＮ回繰り返し読み出して、前記二つの第２のスイッチ素子を介して前記二つの映像表示素子に出力するよう構成したことを特徴とする映像表示装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、画素ずらしを行って映像を表示する映像表示装置に関するものである。
【０００２】
【従来の技術】
従来の映像表示装置として、例えば、特開平４−１１３３０８号公報には、図３７（ａ）および（ｂ）に示すように、観察される画素をずらすことによって、解像力を高くするようにしたものが提案されている。図３７（ａ）に示す映像表示装置は、液晶表示素子（以下、ＬＣＤと略称する）１の表示面側前方に、一つの画素ずらし素子２を配置し、この画素ずらし素子２を選択的に駆動することにより、観察される画素を▲１▼の位置から▲２▼の位置に、すなわち画素を１回ずらすようにしている。また、図３７（ｂ）に示す映像表示装置は、ＬＣＤ１の表示面側前方に二つの画素ずらし素子２−１，２−２を順次に配置し、これらを適宜選択的に駆動することより、観察される画素を▲１▼、▲２▼および▲３▼の位置に、すなわち画素を２回ずらすようにしている。
【０００３】
画素ずらし素子２は、図３８に示すように、液晶のような偏光方向を回転できる素子２ａと、水晶のような複屈折素子２ｂとを有し、素子２ａを駆動して偏光方向を選択的に回転させることにより画素をずらすようにしている。例えば、ＬＣＤ１が、図３９（ａ）に白抜きで示すように、順次の水平方向の画素が垂直方向に並んで配列されて構成されている場合には、図３７（ａ）に示した構成によって、図３９（ａ）に模様を付して示すように、半ピッチの画素ずらしを行うことにより、観察される画素数をＬＣＤ１の画素数の２倍になるようにしている。また、ＬＣＤ１が、図３９（ｂ）に示すように、デルタ配列されたＲ，Ｇ，Ｂの画素をもって構成されている場合には、図３７（ｂ）に示した構成によって、図３９（ｂ）に異なる模様を付して示すように、１ピッチの画素ずらしを２回行って、観察される画素数をＬＣＤ１の画素数の３倍になるようにしている。
【０００４】
【発明が解決しようとする課題】
上述したように、画素ずらしを行う場合、ＬＣＤ１に表示する映像データは、観察される画素の位置と同期させる必要がある。すなわち、１回ずらしの場合には、図４０（ａ）に示すように、１フィールドの時間内に、最初に▲１▼の点のデータを表示し、次に画素をずらして▲２▼の点のデータを表示する必要がある。また、２回ずらしの場合には、図４０（ｂ）に示すように、１フィールドの時間内に、最初に▲１▼の点のデータを表示し、次に画素をずらして▲２▼の点のデータを表示し、最後にもう１度ずらして▲３▼の点のデータを表示する必要がある。
【０００５】
しかしながら、上記のようにＬＣＤ１に映像データを表示するための具体的な処理回路等の構成については、上述した特開平４−１１３３０８号公報においても、従来詳しく説明されておらず、実現が困難であった。
【０００６】
この発明は、上記の点に鑑みてなされたもので、画素ずらしを簡単に実現できるよう適切に構成した映像表示装置を提供することを目的とするものである。
【０００７】
【課題を解決するための手段】
上記目的を達成するため、この発明は、Ｒ，Ｇ，Ｂのそれぞれの画素をマトリックス状に配列してなる映像表示素子に、サンプリングタイミングの異なる映像を順次表示させると共に、その映像の表示に同期して画素ずらし手段により、サンプリングタイミングによる映像のずれ方向とは反対方向に画素ずらしを行うようにした映像表示装置において、
Ｒ，Ｇ，Ｂの各映像信号に対応して設けた、二つのフィールドメモリと、これら二つのフィールドメモリを交互に選択する第１および第２のスイッチ素子と、選択されたフィールドメモリから読み出される信号をサンプルホールドするサンプルホールド回路とを有し、
前記各映像信号に対して、前記第１および第２のスイッチ素子により前記二つのフィールドメモリを交互に選択して、前記第１のスイッチ素子を介して一方のフィールドメモリに映像信号を書き込むと共に、その書き込み期間中に、他方のフィールドメモリに書き込まれている映像信号を、書き込み速度のＮ（ただし、Ｎは２以上の整数）倍の速度でＮ回繰り返し読み出し、その読み出される順次のＮ個の映像信号を、前記第２のスイッチ素子を介して前記サンプルホールド回路で、サンプリングタイミングを異ならせてＮ個毎にサンプルホールドして、前記映像表示素子に出力するよう構成したことを特徴とするものである。
【０００８】
さらに、この発明は、Ｒ，Ｇ，Ｂのそれぞれの画素をマトリックス状に配列してなる映像表示素子に、サンプリングタイミングの異なる映像を順次表示させると共に、その映像の表示に同期して画素ずらし手段により、サンプリングタイミングによる映像のずれ方向とは反対方向に画素ずらしを行うようにした映像表示装置において、
Ｒ，Ｇ，Ｂの各映像信号に対応して設けた、ランダムアクセス可能な二つのフィールドメモリ、これら二つのフィールドメモリを交互に選択する第１および第２のスイッチ素子、各フィールドメモリに供給される書き込みアドレスおよび読み出しアドレスを選択する第３のスイッチ素子と、
Ｒ，Ｇ，Ｂの映像信号に対して共通に設けられ、前記フィールドメモリの書き込みアドレスおよび読み出しアドレスをそれぞれ発生する書き込みアドレスカウンタおよび読み出しアドレスカウンタとを有し、
前記各映像信号に対して、前記第１および第２のスイッチ素子により前記二つのフィールドメモリを交互に選択して、一方のフィールドメモリに、前記書き込みアドレスカウンタから対応する前記第３のスイッチ素子を介して書き込みアドレスを供給して、該フィールドメモリに前記第１のスイッチ素子を介して映像信号を書き込むと共に、その書き込み期間中に、他方のフィールドメモリに、前記読み出しアドレスカウンタから対応する前記第３のスイッチ素子を介して、アドレスがＮ（ただし、Ｎは２以上の整数）ずつ増加する読み出しアドレスを供給して、当該フィールドメモリに書き込まれている映像信号を、それぞれサンプリングタイミングを異ならせてＮ回繰り返し読み出し、その読み出された順次のＮ個の映像信号を前記第２のスイッチ素子を介して前記映像表示素子に出力するよう構成したことを特徴とするものである。
【０００９】
前記読み出しアドレスカウンタは、前記フィールドメモリからのＮ回の映像信号の読み出しの各々において、前記映像表示素子の各行に対応するアドレスを２回繰り返す読み出しアドレスを発生するよう構成するのが、表示画像のちらつきを抑制して、高解像の画像を観察する点で好ましい。
【００１０】
さらに、この発明は、Ｒ，Ｇ，Ｂのそれぞれの画素をマトリックス状に配列してなる左右の映像表示素子に、それぞれサンプリングタイミングの異なる映像を順次表示させると共に、その映像の表示に同期して、各映像表示素子に対応して設けた画素ずらし手段により、サンプリングタイミングによる映像のずれ方向とは反対方向に画素ずらしを行うようにした映像表示装置において、
Ｒ，Ｇ，Ｂの各映像信号に対応して設けた、ランダムアクセス可能な三つのフィールドメモリ、これら三つのフィールドメモリを順次選択する第１のスイッチ素子、この第１のスイッチ素子で選択されているフィールドメモリを除く二つのフィールドメモリを選択する二つの第２のスイッチ素子、各フィールドメモリに供給される書き込みアドレスおよび読み出しアドレスを選択する第３のスイッチ素子と、
Ｒ，Ｇ，Ｂの映像信号に対して共通に設けられ、前記フィールドメモリの書き込みアドレスおよび読み出しアドレスをそれぞれ発生する書き込みアドレスカウンタおよび読み出しアドレスカウンタとを有し、
前記各映像信号に対し、前記三つのフィールドメモリを、順次書き込みモードとすると共に、書き込みモードの後はそれぞれ２フィールド連続して読み出しモードとして、
書き込みモードのフィールドメモリには、前記書き込みアドレスカウンタから対応する前記第３のスイッチ素子を介して書き込みアドレスを供給して、映像信号を前記第１のスイッチ素子を介して書き込み、
読み出しモードの二つのフィールドメモリには、前記読み出しアドレスカウンタからそれぞれ対応する前記第３のスイッチ素子を介して、アドレスがＮ（ただし、Ｎは２以上の整数）ずつ増加する読み出しアドレスを供給して、各フィールドメモリに書き込まれている映像信号を、各フィールドでサンプリングタイミングを異ならせてＮ回繰り返し読み出して、前記二つの第２のスイッチ素子を介して前記左右の映像表示素子に出力するよう構成したことを特徴とするものである。
【００１１】
【発明の実施の形態】
図１は、この発明の一実施形態における画素ずらしの構成を示す図である。この実施形態は、映像表示素子として、例えば、Ｒ，Ｇ，Ｂのそれぞれの画素をマトリックス状にデルタ配列してなるＬＣＤ１１を用い、このＬＣＤ１１に画素ピッチ分サンプリングタイミングの異なる映像を順次表示させると共に、その映像の表示に同期して画素ずらし手段により、サンプリングタイミングによる映像のずれ方向とは反対方向に、各画素の光軸を画素ピッチ分、２回ずらすようにスイッチングして高解像度化を図ったものである。このため、図１では、ＬＣＤ１１の背面側に白色光を発するバックライト１２を配置し、ＬＣＤ１１の前面側に第１の画素ずらし素子１３−１および第２の画素ずらし素子１３−２を順次配置する。第１の画素ずらし素子１３−１は、第１の偏光変換用液晶板１４−１および第１の複屈折板１５−１をもって構成し、第２の画素ずらし素子１３−２は、第２の偏光変換用液晶板１４−２および第２の複屈折板１５−２をもって構成する。
【００１２】
ＬＣＤ１１は、映像信号のサンプリングタイミングを順次画素ピッチ分ずらして、映像を画面上から下に走査して表示するようにする。また、第１，第２の偏光変換用液晶板１４−１，１４−２は、ＬＣＤ１１による映像の表示に同期してオン・オフ制御し、これによりオン状態で入射偏光をそのまま透過させ、オフ状態で入射偏光を９０°回転させるようにする。
【００１３】
第１の偏光変換用液晶板１４−１を透過した光は、その偏光状態に応じて、第１の複屈折板１５−１をそのまま、またはサンプリングタイミングのずれによる映像のずれ方向とは逆方向に１画素ピッチ分（ｘ）光軸をずらして透過させ、第２の偏光変換用液晶板１４−２を透過した光は、同様に、その偏光状態に応じて、第２の複屈折板１５−２をそのまま、またはサンプリングタイミングのずれによる映像のずれ方向とは逆方向に１画素ピッチ分（ｘ）光軸をずらして透過させるようにする。
【００１４】
ここで、第１，第２の複屈折板１５−１，１５−２は、水晶（α- ＳｉＯ2 ）、ルチル（ＴｉＯ2 ）、方解石（ＣａＣｏ3 ）、チリ硝石（ＮａＮｏ3 ）やＹＶＯ4 をもって構成することができるが、その中でも、特にルチルを用いて構成するのが望ましい。すなわち、ルチルは、水晶と比べて複屈折が３０倍大きいので、厚さを１／３０倍薄くでき、例えば、光軸を５０μｍずらす場合には、その厚さを０．５ｍｍとすることができる。また、ルチルは、他の材料と比べてモース硬度が大きいので、加工し易いという利点もある。
【００１５】
また、第１，第２の複屈折板１５−１，１５−２は、一般に、サバール板と呼ばれ、結晶軸が表面に対して４５°傾いているので、入射する偏光が常光であれば、そのまま直進させて射出し、異常光であれば、ずれて射出するが、そのずれ量はサバール板の厚さで調整することができる。この実施形態では、第１，第２の複屈折板１５−１，１５−２の厚さを、ずれ量がそれぞれＬＣＤ１１の画素ピッチ分となるように設定する。このように、サバール板を用いれば、入射偏光に応じて射出される２つの光軸が平行となるので、ＬＣＤ１１との距離に関係なく、２つの光軸のシフト量が一定となり、したがってＬＣＤ１１に対する各複屈折板の配置に自由度を持たせることができる利点がある。
【００１６】
この実施形態では、図２に示すように、先ず、例えば、第１の偏光変換用液晶板１４−１への電圧をオフ、第２の偏光変換用液晶板１４−２への電圧をオンにして、ＬＣＤ１１のＲ，Ｇ，Ｂの各画素にサンプリングタイミングｍの映像信号を供給する。この場合、ＬＣＤ１１上での映像は、第１の偏光変換用液晶板１４−１で偏光方向が９０°回転されるので、第１，第２の複屈折板１５−１，１５−２をそのまま透過して、▲１▼の位置で観察されることになる。
【００１７】
次に、第１の偏光変換用液晶板１４−１への電圧をオン、第２の偏光変換用液晶板１４−２への電圧をオフにして、ＬＣＤ１１のＲ，Ｇ，Ｂの各画素に前記のサンプリングタイミングｍに対して、１画素ピッチ分（ｘ）ずらしたタイミングｍ＋ｘの映像信号を供給する。この場合、ＬＣＤ１１上での映像は、先のタイミングｍのときの映像の場合よりも１画素ピッチ分ずれるが、その映像は、第１の偏光変換用液晶板１４−１をそのまま透過するので、第１の複屈折板１５−１で光軸がサンプリングタイミングによる映像のずれ方向とは反対方向に１画素ピッチ分（ｘ）シフトして透過し、その後、第２の偏光変換用液晶板１４−２で偏光方向が９０°回転されて、第２の複屈折板１５−２をそのまま透過して、▲２▼の位置で観察されることになる。
【００１８】
次に、第１，第２の偏光変換用液晶板１４−１，１４−２への電圧をそれぞれオンにし、ＬＣＤ１１のＲ，Ｇ，Ｂの各画素に前記のサンプリングタイミングｍに対して、２画素ピッチ分（２ｘ）ずらしたタイミングｍ＋２ｘの映像信号を供給する。この場合、ＬＣＤ１１上での映像は、先のタイミングｍのときの映像の場合よりも２画素ピッチ分ずれるが、その映像は、第１の偏光変換用液晶板１４−１をそのまま透過するので、第１の複屈折板１５−１でサンプリングタイミングによる映像のずれ方向とは反対方向に光軸が１画素ピッチ分（ｘ）シフトして透過し、その後、第２の偏光変換用液晶板１４−２をそのまま透過するので、第２の複屈折板１５−２で、さらに光軸がサンプリングタイミングによる映像のずれ方向とは反対方向に１画素ピッチ分（ｘ）シフトする。すなわち、ＬＣＤ１１上での表示画像は、各画素の光軸が、サンプリングタイミングによる映像のずれ方向とは反対方向に、全体で２画素ピッチ分（２ｘ）シフトして透過し、▲３▼の位置で観察されることになる。
【００１９】
このようにすると、観察画像は、図３９（ｂ）に示したように、同一画素位置で、時間とともにＲ，Ｇ，Ｂの異なった画像、すなわち一つの画素でＲ，Ｇ，Ｂの各色を観察できるので、解像度を３倍向上できるようになる。
【００２０】
ここで、順次の映像信号の切り換え周期、すなわちピクチャーの切り換え周期は、１／３０秒（１フレームに相当）、あるいは１／６０秒（１フィールドに相当）とすることもできるし、また、倍速走査して１／９０秒、１／１２０秒、あるいは１／１８０秒とすることもできる。なお、切り換え周期を速くするほど、ＬＣＤ１１として応答時間の速いもの、前述の周期に対応させれば、８ｍｓ，４ｍｓ，２．７ｍｓ，２ｍｓ，１．３ｍｓ以下の応答時間のものが必要になる。
【００２１】
この実施形態では、図１に示す画素ずらしの構成を、図３に示すような頭部装着型映像表示装置（以下、ＨＭＤと称する）に適用する。図３に示すＨＭＤは、表示装置本体部２１、側頭フレーム２２および頭頂フレーム２３を有し、側頭フレーム２２および頭頂フレーム２３を観察者２４の頭部に装着することにより、表示装置本体部２１が観察者２４の顔面に保持されるようになっている。また、側頭フレーム２２には、板バネ２５を介してリヤフレーム２６が取り付けられ、このリヤフレーム２６に観察者の耳の位置に対応してスピーカ２７が設けられている。
【００２２】
表示装置本体部２１には、観察者２４の左右の眼球に対応して、図４ＡまたはＢに示すような光学系が設けられている。図４Ａに示す光学系は、シースルータイプのもので、バックライトおよびＬＣＤを有する表示部３１での表示画像を、ハーフミラープリズム３２を透過させて凹面鏡３３で反射させ、さらにハーフミラープリズム３２で反射させて対応する眼球に拡大して導くと共に、外界像を、例えば、液晶シャッタ３４およびハーフミラープリズム３２を経て対応する眼球に導くようにしたものである。また、図４Ｂに示す光学系は、バックライトおよびＬＣＤを有する表示部３５での表示画像を接眼レンズ３６を経て対応する眼球に導くようにしたものである。
【００２３】
表示装置本体部２１は、ケーブル２８を介して、音声信号のレベル等を調整するボリューム等の調整手段３０を有する再生装置２９に接続され、この再生装置２９から所要の映像信号が左右の表示部に供給されて表示され、音声信号がスピーカ２７から出力されるようになっている。
【００２４】
なお、表示装置本体部２１は、ケーブル２８を介して既存のビデオデッキや、ＴＶチューナに接続して、映像を表示するようにすることもできるし、あるいはコンピュータ等に接続してコンピュータグラフィックスの映像や、コンピュータからのメッセージ映像等を表示するようにすることもできる。また、ケーブル２８を用いることなく、表示装置本体部２１にアンテナを設けて、外部からの信号を電波によって受信して表示するようにすることもできる。さらに、左右の表示部に、例えば、視差を有する映像信号を供給して表示させることにより、立体画像を観察するようにすることもできる。
【００２５】
上述したＨＭＤにおいて、表示部を構成するＬＣＤは、例えば、１．３インチと小型である。このような小型のＬＣＤで、現在市販されているものは、せいぜい多くて３０万画素である。しかし、広画角のＨＭＤでは、さらに画素数を多くしたいというニーズがある。
【００２６】
そこで、この実施形態では、左右の眼球に対応する表示部の前方に、それぞれ図１に示した第１，第２の画素ずらし素子１３−１，１３−２を配置して２回画素ずらしを行い、これによりＬＣＤの画素数を実効的に３倍にする。以下、この場合の実施例について、図面を参照して説明する。
【００２７】
【実施例】
図５は、この発明の第１実施例の要部の構成を示すブロック図である。この映像表示装置は、ＮＴＳＣ信号をＲ，Ｇ，Ｂの映像信号に変換して、左右のＬＣＤ１１Ｌ，１１Ｒに表示するもので、Ｒ，Ｇ，Ｂの各映像信号に対応する第１のスイッチ素子５２Ｒ，５２Ｇ，５２Ｂ、２個のフィールドメモリ５３−１Ｒ；５３−２Ｒ，５３−１Ｇ；５３−２Ｇ，５３−１Ｂ；５３−２Ｂ、第２のスイッチ素子５４Ｒ，５４Ｇ，５４Ｂおよびサンプルホールド回路５５Ｒ，５５Ｇ，５５Ｂと、左右のＬＣＤ１１Ｌ，１１Ｒに対応するＬＣＤドライバ５６Ｌ，５６Ｒと、各部の動作を制御するためのタイミング信号を生成するクロックジェネレータ５１とを有する。
【００２８】
ＮＴＳＣ信号は、図示しない分離回路で同期信号、輝度信号（Ｙ信号）および二つの色信号（Ｉ信号，Ｑ信号）を分離し、同期信号はクロックジェネレータ５１に供給して、同期信号に基づいて各部の動作を制御するためのタイミング信号を発生させるようにし、輝度信号および二つの色信号は図示しないマトリックス演算回路に供給してＲ，Ｇ，Ｂの各映像信号を復調し、これら映像信号をＲ１，Ｇ１，Ｂ１として、対応する第１のスイッチ素子５２Ｒ，５２Ｇ，５２Ｂに供給する。
【００２９】
第１のスイッチ素子５２Ｒ，５２Ｇ，５２Ｂにそれぞれ供給される映像信号Ｒ１，Ｇ１，Ｂ１は、ほぼ同様に処理する。以下、映像信号Ｒ１を例にとって、図６および図７に示すタイムチャートを参照しながら、構成および動作について説明する。この実施例では、映像信号Ｒ１を、先ず、第１のスイッチ素子５２Ｒを経てフィールドメモリ５３−１Ｒまたは５３−２Ｒに書き込む。次に、フィールドメモリ５３−１Ｒまたは５３−２Ｒを読み出して、その読み出した信号を第２のスイッチ素子５４Ｒを経て映像信号Ｒ２としてサンプルホールド回路５５Ｒに供給し、このサンプルホールド回路５５Ｒでサンプルホールドされた信号を映像信号Ｒ３として、左右のＬＣＤ１１Ｌ，１１Ｒにそれぞれ供給する。
【００３０】
ＬＣＤ１１Ｌ，１１Ｒは、クロックジェネレータ５１から対応するＬＣＤドライバ５６Ｌ，５６Ｒを経て供給されるＬＣＤコントロール信号より駆動し、これにより入力された映像信号Ｒ３を表示させる。また、左右の画素ずらし素子１３−１Ｌ；１３−２Ｌ，１３−１Ｒ；１３−２Ｒは、クロックジェネレータ５１からの信号ＳＦＣＫ１、ＳＦＣＫ２によりＬＣＤ１１Ｌ，１１Ｒによる映像の表示に同期して駆動し、これにより画素ずらしを行って映像を高解像に観察できるようにする。
【００３１】
ここで、第１のスイッチ素子５２Ｒは、入力映像信号Ｒ１を受ける端子ａ、フィールドメモリ５３−１Ｒに結合した端子ｂ、およびフィールドメモリ５３−２Ｒに結合した端子ｃをもって構成し、クロックジェネレータ５１からの信号ＳＷＣＫ１によって、例えば、ＳＷＣＫ１がハイレベル（「Ｈ」）のときは端子ａを端子ｂに、ローレベル（「Ｌ」）のときは端子ａを端子ｃに切り替え接続するようにする。
【００３２】
フィールドメモリ５３−１Ｒ，５３−２Ｒは、ファーストインファーストアウト（ＦＩＦＯ）メモリをもって構成し、クロックジェネレータ５１からの信号ＷＣＫの立ち上がりで書き込みアドレスを増加させ、ＲＳＴＷの立ち下がりで書き込みアドレスをリセットすると共に、クロックジェネレータ５１からの信号ＷＥ１またはＷＥ２が「Ｌ」のときは、書き込みを禁止して、書き込みアドレスを増加させないようにする。また、クロックジェネレータ５１からの信号ＲＣＫの立ち上がりで読み出しアドレスを増加させ、ＲＳＴＲの立ち下がりで、読み出しアドレスをリセットすると共に、信号ＲＥ１またはＲＥ２が「Ｌ」のときは、読み出しを禁止して、読み出しアドレスを増加させないようにする。このようにして、入力映像信号Ｒ１を書き込みアドレスの位置に書き込んで、読み出しアドレスの位置から読み出すようにする。
【００３３】
第２のスイッチ素子５４Ｒは、フィールドメモリ５３−１Ｒからの出力映像信号Ｒ２を受ける端子ａ、フィールドメモリ５３−２Ｒからの出力映像信号Ｒ２を受ける端子ｂ、およびサンプルホールド回路５５Ｒに結合した端子ｃをもって構成し、クロックジェネレータ５１からの信号ＳＷＣＫ２によって、例えば、ＳＷＣＫ２が「Ｈ」のときは端子ｃを端子ａに、「Ｌ」のときは端子ｃを端子ｂに切り替え接続するようにする。また、サンプルホールド回路５５Ｒは、クロックジェネレータ５１からの信号ＳＨＣＫの立ち上がりで、映像信号Ｒ２をサンプルホールドして、その出力を映像信号Ｒ３として左右のＬＣＤ１１Ｌ，１１Ｒに出力するようにする。
【００３４】
この実施例では、１フィールド目では、ＳＷＣＫ１を「Ｈ」、ＳＷＣＫ２を「Ｌ」として、第１のスイッチ素子５２Ｒの端子ａを端子ｂに、第２のスイッチ素子５４Ｒの端子ｂを端子ｃにそれぞれ接続すると共に、ＷＥ１を「Ｈ」、ＷＥ２を「Ｌ」、ＲＥ１を「Ｌ」、ＲＥ２を「Ｈ」として、フィールドメモリ５３−１Ｒを書き込みモード、フィールドメモリ５３−２Ｒを読み出しモードとして、入力映像信号Ｒ１を第１のスイッチ素子５２Ｒを経てフィールドメモリ５３−１Ｒに書き込み、フィールドメモリ５３−２Ｒから出力される映像信号Ｒ２を、第２のスイッチ素子５４Ｒおよびサンプルホールド回路５５Ｒを経て、映像信号Ｒ３として左右のＬＣＤ１１Ｌ，１１Ｒに供給する。なお、フィールドメモリ５３−１Ｒの書き込みアドレスは、ＮＴＳＣ信号の垂直同期信号に同期してクロックジェネレータ５１から出力される信号ＲＳＴＷにより、１フィールド毎にリセットする。
【００３５】
ここで、左右のＬＣＤ１１Ｌ，１１Ｒの各々の画素数が、横方向８００、縦方向５００とする場合について、具体的に説明する。この実施例では、画素を横方向に２回ずらすので、この場合に１水平走査期間に必要とされるデータ数は、８００×３＝２４００個となる。したがって、書き込みアドレスを増加させる信号ＷＣＫは、１水平走査期間に２４００クロック発生させるようにする。また、読み出しアドレスを増加させる信号ＲＣＫの周波数は、ＷＣＫの周波数の３倍として、読み出しアドレスを書き込みアドレスの３倍の速さで増加させる。
【００３６】
これにより、１フィールド分のデータを、フィールドメモリに書き込んだときの時間の１／３で読み出すと共に、１フィールド分のデータの読み出し終了に同期して読み出しアドレスをリセットして、１フィールドの間に３フィールド分のデータ（映像信号Ｒ２）を読み出す。以下、１フィールドの間の３つのデータをそれぞれ、１−１フィールド、１−２フィールド、１−３フィールドと呼ぶことにする。
【００３７】
また、サンプルホールド回路５５Ｒにおいて、フィールドメモリから読み出されたデータをサンプルホールドするための信号ＳＨＣＫは、ＲＣＫの１／３の周波数とし、これにより読み出されたデータの１／３のデータを、１−１〜１−３フィールドの順次のフィールドにおいて、ＳＨＣＫの位相をＲＣＫの１クロック分（１画素分ｘ）ずつずらしながらサンプルホールドして、その出力を映像信号Ｒ３として左右のＬＣＤ１１Ｌ，１１Ｒに供給する。すなわち、１−１フィールドでは、１水平走査期間に、ＬＣＤの横方向の画素数と同じ、２４００／３＝８００個のデータを、サンプリングタイミングｍでサンプルホールドし、１−２フィールドでは、ＳＨＣＫの位相を１−１フィールドに比べてＲＣＫの１クロック分だけずらしたサンプリングタイミング（ｍ＋ｘ）で、同様に８００個のデータをサンプルホールドし、１−３フィールドでは、ＳＨＣＫの位相を１−１フィールドに比べてＲＣＫの２クロック分だけずらしたサンプリングタイミング（ｍ＋２ｘ）で、同様に８００個のデータをサンプルホールドする。
【００３８】
このようにして、図７に示すように、フィールドメモリに書き込まれた映像信号Ｒ１の▲１▼，▲２▼，▲３▼・・の順次の位置のデータを３倍速で読み出して、３フィールド分の映像信号Ｒ２を得、１−１フィールドでは、映像信号Ｒ１の▲１▼，▲４▼，▲７▼・・の位置のデータを、次の１−２フィールドでは、▲２▼，▲５▼，▲８▼・・の位置のデータを、最後の１−３フィールドでは、▲３▼，▲６▼，▲９▼・・の位置のデータをサンプルホールドして、映像信号Ｒ３としてそれぞれ左右のＬＣＤ１１Ｌ，１１Ｒに供給する。
【００３９】
また、左右の画素ずらし素子１３−１Ｌ，１３−１ＲはＳＦＣＫ１で、画素ずらし素子１３−２Ｌ，１３−２ＲはＳＦＣＫ２でそれぞれ制御し、ＳＦＣＫ１、ＳＦＣＫ２が「Ｈ」のとき、各画素ずらし素子を構成する偏光変換用液晶板に電圧を印加して、１−１フィールドでは、ずれていない位置（図２の▲１▼）に、１−２フィールドでは、１画素ずれている位置（図２の▲２▼）に画素ずらしし、１−３フィールドでは、２画素ずれている位置（図２の▲３▼）に画素ずらしして、それぞれ表示するようにする。
【００４０】
２フィールド目では、ＳＷＣＫ１，ＳＷＣＫ２を１フィールド目とは逆の論理値にして、第１のスイッチ素子５２Ｒは、端子ａと端子ｃとを接続し、第２のスイッチ素子５４Ｒは、端子ｂと端子ｃとを接続する。また、ＷＥ１，ＷＥ２，ＲＥ１，ＲＥ２の論理値も逆にして、フィールドメモリ５３−１Ｒおよび５３−２Ｒの書き込み、読み出しモードも逆にする。その他は、１フィールド目と同様に動作させる。すなわち、フィールドメモリ５３−１Ｒに書き込んで、フィールドメモリ５３−２Ｒから読み出し、次にフィールドメモリ５３−１Ｒから読み出してフィールドメモリ５３−２Ｒに書き込む動作を繰り返す。
【００４１】
図８は、上記の動作をさらに詳細に説明するための図である。入力される映像信号Ｒ１は、インターレースされているので、１フィールド目には１行目、３行目、・・の奇数行のデータが含まれている。ここで、ＬＣＤの縦方向の画素数は５００あるが、１フィールド中には、約２５０行分のデータしか含まれていないので、ＬＣＤには１行おきに表示する。１フィールド目では、各入力映像信号に対応する一方のフィールドメモリ５３−１Ｒに、８００×３×２５０個のデータを書き込む。その様子を、図８（ａ）に示す。図８（ａ）において、升目にかかれている数字は、メモリのアドレスを示し、１行目はアドレス１からアドレス２４００に、３行目はアドレス２４０１からアドレス４８００に記憶する。
【００４２】
２フィールド目は、２行目、４行目、・・の偶数行のデータを、フィールドメモリ５３−２Ｒに同様に書き込むと同時に、フィールドメモリ５３−１Ｒを読み出しモードとして、１フィールド目で書き込んだデータを３回読み出す。この読み出したデータは、サンプルホールド回路５５Ｒで、順次の回においてＲＣＫを１クロックずつずらしながら、ＲＣＫの３クロック毎にホールドして、ＬＣＤに供給する。したがって、ＬＣＤには、最初は、図８（ｂ）に示すように、アドレス１，４，７，・・のデータが入力され、次に、図８（ｃ）に示すように、アドレス２，５，８，・・のデータが入力され、最後は、図８（ｄ）に示すように、アドレス３，６，９，・・のデータが入力されることになる。また、３フィールド目では、フィールドメモリ５３−１Ｒが書き込みモードとなり、フィールドメモリ５３−２Ｒが読み出しモードとなって、１フィールド目と同様にデータが読み出され、ＬＣＤの偶数行に表示される。
【００４３】
このように、２個のフィールドメモリ５３−１Ｒ，５３−２Ｒを交互に書き込み、読み出す動作を繰り返して、映像信号Ｒ１を画素ずらししながら表示する。他の映像信号Ｇ１，Ｂ１についても同様に処理して、画素ずらししながら表示する。なお、図示しないが、第１のスイッチ素子５２Ｒ，５２Ｇ，５２Ｂの入力側には、それぞれＡ／Ｄコンバータを、第２のスイッチ素子５４Ｒ，５４Ｇ，５４Ｂの出力側には、それぞれＤ／Ａコンバータを接続して、入力映像信号をデジタル信号に変換して対応するフィールドメモリに書き込み、フィールドメモリから読み出したデジタル信号をアナログ信号に変換して、対応するサンプルホールド回路に供給するようにする。
【００４４】
以上のように、この実施例によれば、映像信号を２回の画素ずらしを行って表示するようにしたので、高解像で映像を表示することができる。
【００４５】
図９は、この発明の第２実施例の要部の構成を示すブロック図である。この実施例は、フィールドメモリ５３−１Ｒ；５３−２Ｒ、５３−１Ｇ；５３−２Ｇ、５３−１Ｂ；５３−２Ｂとして、アドレスを直接与えるランダムアクセス可能なＤＲＡＭやＳＲＡＭ等を用いたもので、基本的な構成および動作は第１実施例と同様である。したがって、メモリのアドレッシング以外は、第１実施例と同様であるので、ここでは第１実施例の場合と同様に、映像信号Ｒ１についてアドレッシング部分を説明する。
【００４６】
入力映像信号Ｒ１は、第１実施例の場合と同様に、２つのフィールドメモリ５３−１Ｒ，５３−２Ｒを、交互に書き込みモード、読み出しモードとして、映像信号Ｒ１を書き込んで、３フィールド分のデータを読み出す。フィールドメモリ５３−１Ｒ，５３−２Ｒは、クロックジェネレータ５１からの信号Ｗ／Ｒ１，Ｗ／Ｒ２によって書き込みおよび読み出しを制御し、書き込みアドレスＡＤＲＷは、クロックジェネレータ５１からの信号ＡＲＳ１およびＡＣＬＫに基づいてカウンタ６１で生成する。また、読み出しアドレスＡＤＲＲは、クロックジェネレータ５１からの信号ＡＲＳ２およびＡＣＬＫに基づいてカウンタ６２を作動させ、このカウンタ６２の出力とクロックジェネレータ５１からの信号ＡＤＤとに基づいて乗算器６３により生成する。
【００４７】
書き込みアドレスＡＤＲＷおよび読み出しアドレスＡＤＲＲは、フィールドメモリ５３−１Ｒ，５３−２Ｒに選択的に供給する。このため、フィールドメモリ５３−１Ｒ，５３−２Ｒに対応して第３のスイッチ素子６４−１Ｒ，６４−２Ｒを設け、これらスイッチ素子６４−１Ｒ，６４−２Ｒを、ＡＷＣＫ１と同期してクロックジェネレータ５１から発生する信号ＡＳＷにより駆動して、フィールドメモリ５３−１Ｒ，５３−２Ｒに、書き込みモードにおいてはＡＤＲＷを、読み出しモードにおいてはＡＤＲＲを供給する。例えば、第１実施例と同様に、１フィールド目は、フィールドメモリ５３−１Ｒを書き込みモード、フィールドメモリ２は読み出しモードとする場合には、フィールドメモリ５３−１Ｒには、スイッチ素子６４−１Ｒの端子ａおよび端子ｃを経てＡＤＲＷを、フィールドメモリ５３−２Ｒには、スイッチ素子６４−２Ｒの端子ａおよび端子ｃを経てＡＤＲＲをそれぞれ供給する。
【００４８】
カウンタ６１は、クロックＡＣＬＫによってカウントし、ＡＲＳ１によってカウント値をクリアするようにする。ＡＣＫＬは、第１実施例のＷＣＫと同じで、ＡＲＳ１は、第１実施例のＲＳＴＷと同じである。したがって、書き込みアドレスＡＤＲＷは、第１実施例と同じ振る舞いをし、第１実施例と同様にして映像信号Ｒ１が、例えばフィールドメモリ５３−１Ｒに書き込まれることになる。
【００４９】
カウンタ６２は、カウンタ６１と同様に、クロックＡＣＬＫによってカウントし、ＡＲＳ２によってカウント値をクリアするようにする。ここで、ＡＲＳ２の周期は、ＡＲＳ１の１／３となっている。また、乗算器６３は、例えば図１０に示すように、カウンタ６２の出力を３倍にする掛け算器６３ａと、この掛け算器６３ａの出力とＡＤＤとを加算してＡＤＲＲを出力する加算器６３ｂとをもって構成する。なお、ＡＤＤは、２ビットで、図１１に示すように、ＡＲＳ２と同期して１フィールドの間に１，２，３と３回変化させる。
【００５０】
したがって、ＡＤＲＲは、図１２に示すように、１−１フィールドでは、１，４，７，１０，・・と変化し、１−２フィールドでは、２，５，８，１１，・・と変化し、１−３フィールドでは、３，６，９，１２，・・と変化するので、結局、第１実施例と同様にしてデータが呼び出され、ＬＣＤに表示されることになる。
【００５１】
この実施例によれば、第１実施例の効果に加え、フィールドメモリ５３−１Ｒ；５３−２Ｒ、５３−１Ｇ；５３−２Ｇ、５３−１Ｂ；５３−２Ｂとして、アドレスを直接与えるランダムアクセス可能なＤＲＡＭやＳＲＡＭ等を用いたので、第１実施例のＦＩＦＯメモリを用いて、クロックで、読み出し、書き込みアドレスを制御する場合に比べて、読み出しアドレスを制御するクロックの周波数を低くできる。したがって、回路製作が容易になる利点がある。
【００５２】
図１３は、この発明の第３実施例の要部の構成を示すブロック図である。この実施例では、第２実施例において、第３のスイッチ素子６４−１Ｒ；６４−２Ｒ、６４−１Ｇ；６４−２Ｇ、６４−１Ｂ；６４−２Ｂを制御する信号ＡＳＷを、フィールドメモリ５３−１Ｒ、５３−１Ｇ、５３−１Ｂの書き込みおよび読み出しを制御する信号Ｗ／Ｒ１としても用いると共に、信号ＡＳＷをインバータ６５で反転した信号を、フィールドメモリ５３−２Ｒ、５３−２Ｇ、５３−２Ｂの書き込みおよび読み出しを制御する信号Ｗ／Ｒ２として用いる。また、各フィールドメモリの読み出しアドレスをリセットする信号ＡＲＳ２を、ＬＣＤ１１Ｌ，１１Ｒにおける垂直リセット信号（ＶＲＳＴ）としても用いる。その他の構成および動作は、第２実施例と同様である。
【００５３】
すなわち、ＬＣＤ１１Ｌ，１１Ｒは、図１４に一方のＬＣＤの構成を示すように、水平走査回路（Ｈシフトレジスタ）６６および垂直走査回路（Ｖシフトレジスタ）６７を有し、Ｈシフトレジスタ６６にクロックＨＣＬＫを入力する毎に、データ（信号）を書き込む画素を水平方向に順次シフトし、１行書き終わった時点で、ＨＲＳＴでリセットして行の最初に戻ると同時に、Ｖシフトレジスタ６７にクロックＶＣＬＫを与えて、データを書き込む行を次の行にずらす。その動作を繰り返し、最後の行まで書き換えた時点で、ＶＲＳＴでリセットして、最初の行に戻すようになっている。
【００５４】
ここで、ＶＲＳＴは、図１５に示すように、１フィールドで、データを１−１フィールド、１−２フィールド、１−３フィールドのように３回書き換えるので、１フィールドで３回パルスが必要となる。したがって、ＶＲＳＴは、図１１に示すＡＲＳ２と同様の信号となるので、このＡＲＳ２をＶＲＳＴとしても用いることができる。
【００５５】
このように、この実施例においては、第２実施例において共用できる信号を積極的に共用するようにしたので、第２実施例の効果に加えて、クロックジェネレータ５１の回路構成を簡単にできる利点がある。
【００５６】
図１６は、この発明の第４実施例の要部の構成を示すブロック図である。この実施例は、フィールド内補間により走査線を倍にし、各フィールドにおいてＬＣＤの全行のデータを書き換えるようにしたもので、その他の構成および動作は、第２実施例とほぼ同様である。このため、この実施例では、クロックジェネレータ５１から、書き込み用のクロックＡＣＬＫ１の２倍の周波数の読み出し用クロックＡＣＬＫ２を生成し、このＡＣＬＫ２をカウンタ６２でカウントし、その出力とＡＤＤとを乗算器６３で同様に処理して加算器７１に供給する。なお、カウンタ６２は、信号ＡＲＳ２により、基本的には１／３フィールドごとにリセットするが、その１／３フィールドの最初の１行でもリセットする。したがって、カウンタ６２の出力は、図１７に示すようになる。
【００５７】
また、読み出し用クロックＡＣＬＫ２は、カウンタ７２でもカウントする。このカウンタ７２は、クロックジェネレータ５１からの信号ＨＲＳにより、基本的には２行ごとにリセットするが、各１／３フィールドの最初の１行でもリセットする。したがって、カウンタ７２の出力は、図１７に示すようになる。このカウンタ７２の出力は、加算器７１に供給する。加算器７１では、乗算器６３の出力とカウンタ７２の出力とを加算し、その加算値を１／２したものを読み出しアドレスＡＤＲＲとして出力して、各フィールドメモリに選択的に供給するようにする。したがって、加算器７１から出力されるＡＤＲＲは、図１７に一点鎖線で示すようになる。
【００５８】
上記のＡＤＲＲによって読み出される映像信号Ｒ２，Ｇ２，Ｂ２は、対応するサンプルホールド回路５５Ｒ，５５Ｇ，５５Ｂにおいて、サンプルホールドクロックＳＨＣＫでサンプルホールドし、その出力を映像信号Ｒ３，Ｇ３，Ｂ３として、ＬＣＤ１１Ｌ，１１Ｒに供給して表示する。ここで、ＳＨＣＫは、図１８に示すように、その周期を第２実施例の場合の周期の１／２とする。このようにして、各フィールドメモリからデータを読み出す際に、各行を２回ずつ読み出すことにより、フィールド内補間を行う。
【００５９】
この実施例によれば、フィールド内補間を行って、各フィールドにおいてＬＣＤの全行のデータを書き換えるようにしたので、第１〜３実施例のように、２フィールド毎に１回のデータの書き換えを行う場合に比べて、すなわち１フィールド目でＬＣＤの奇数行に、２フィールド目でＬＣＤの偶数行にデータを書き込む場合に比べて、映像のチラツキを低減することができる。また、新たにメモリを追加することなく、読み出しアドレスおよびサンプルホールドの周期を変えることで、画素ずらし回路にフィールド補間の機能を付加するようにしたので、回路構成を簡単にでき、安価にできる利点がある。
【００６０】
図１９は、この発明の第５実施例の要部の構成を示すブロック図である。この実施例は、第４実施例において、奇数フィールドではＬＣＤ１１Ｌに、偶数フィールドではＬＣＤ１１Ｒに、データをフィールド順次で表示することにより、立体視を行い得るようにしたものである。このため、クロックジェネレータ５１から、図２０に示すように、奇数フィールドで「Ｈ」になるＯＥ信号を発生させ、このＯＥ信号をＬＣＤ１１Ｌに供給すると共に、ＯＥ信号をインバータ７５で反転したＯＥ反転信号をＬＣＤ１１Ｒに供給する。このようにして、奇数フィールドではＬＣＤ１１Ｌに映像を表示させ、偶数フィールドではＬＣＤ１１Ｒに映像を表示させる。
【００６１】
この実施例によれば、画素ずらしを行うと共に、奇数フィールドではＬＣＤ１１Ｌに、偶数フィールドではＬＣＤ１１Ｒに、データをフィールド順次で表示させるようにしたので、奇数フィールドが右目用の信号、偶数フィールドが左目用の信号となる視差のある映像信号を供給することにより、高解像で立体観察を行うことができる。
【００６２】
図２１は、この発明の第６実施例の要部の構成を示すブロック図である。上述した第５実施例では、左右のＬＣＤ１１Ｌ，１１Ｒを交互に動作させるようにしたが、この実施例では、各ＬＣＤ１１Ｌおよび１１Ｒに同じ画像を２フィールド続けて表示する。このため、この実施例では、図２１に映像信号Ｒ１の処理回路を示すように、入力映像信号Ｒ１を、第１のスイッチ素子５２Ｒにより３つのフィールドメモリ５３−１Ｒ，５３−２Ｒおよび５３−３Ｒに、フィールド毎に順次振り分けて格納するようにする。また、各フィールドメモリから読み出される映像信号Ｒ２は、第２のスイッチ素子５４−１Ｒおよび５４−２Ｒに供給して選択し、その一方の第２のスイッチ素子５４−１Ｒで選択された映像信号Ｒ２をサンプルホールド回路５５−１Ｒで第４実施例と同様にサンプルホールドしてＬＣＤ１１Ｌに映像信号Ｒ３として供給し、他方の第２のスイッチ素子５４−１Ｒで選択された映像信号Ｒ２をサンプルホールド回路５５−２Ｒで同様にサンプルホールドしてＬＣＤ１１Ｒに映像信号Ｒ３として供給する。なお、各フィールドメモリには、対応する第３のスイッチ素子６４−１Ｒ，６４−２Ｒ，６３−３Ｒを介して書き込みアドレスおよび読み出しアドレスを選択的に供給する。他の入力映像信号Ｇ１，Ｂ１についても同様に構成する。
【００６３】
フィールドメモリ５３−１Ｒ，５３−２Ｒおよび５３−３Ｒに対する書き込みアドレスおよび読み出しアドレスは、第４実施例と同様に作成する。第１のスイッチ素子５２Ｒは、クロックジェネレータ５１からの信号ＳＣ１，ＳＣ２に基づいて、端子ａに供給される入力映像信号Ｒ１を、端子ｂ，ｃ，ｄのいずれかに出力して、フィールドメモリ５３−１Ｒ，５３−２Ｒ，５３−３Ｒに振り分けるように制御する。この実施例では、ＳＣ１が「Ｈ」でＳＣ２が「Ｌ」のときは、端子ａと端子ｂとを接続して、映像信号Ｒ１をフィールドメモリ５３−１Ｒに供給し、ＳＣ１が「Ｌ」でＳＣ２が「Ｈ」のときは、端子ａと端子ｃとを接続して、映像信号Ｒ１をフィールドメモリ５３−２Ｒに供給し、ＳＣ１およびＳＣ２がともに「Ｈ」のときは、端子ａと端子ｄとを接続して、映像信号Ｒ１をフィールドメモリ５３−３Ｒに供給するようにする。
【００６４】
フィールドメモリ５３−１Ｒ，５３−２Ｒおよび５３−３Ｒは、それぞれクロックジェネレータ５１からのＷＥ１，ＷＥ２およびＷＥ３によって、書き込みモードおよび読み出しモードを制御する。また、第３のスイッチ素子６４−１Ｒ，６４−２Ｒおよび６４−３Ｒは、それぞれＷＥ１，ＷＥ２およびＷＥ３により制御して、書き込みモードとなっているフィールドメモリに書き込みアドレスＡＤＲＷを与え、読み出しモードとなっているフィールドメモリに読み出しアドレスＡＤＲＲを与えるようにする。
【００６５】
第２のスイッチ素子５４−１Ｒは、クロックジェネレータ５１からの信号ＳＣ３およびＳＣ４によって制御し、第２のスイッチ素子５４−２Ｒは、クロックジェネレータ５１からの信号ＳＣ５およびＳＣ６によって制御して、それぞれ入力端子ａ，ｂ，ｃのいずれかを出力端子ｄに接続して、読み出された映像信号Ｒ２を、対応するサンプルホールド回路５５−１Ｒ，５５−２Ｒに供給するようにする。この実施例では、第２のスイッチ素子５４−１Ｒを、ＳＣ３が「Ｈ」でＳＣ４が「Ｌ」のとき、入力端子ａを出力端子ｄに接続し、ＳＣ３が「Ｌ」でＳＣ４が「Ｈ」のとき、入力端子ｂを出力端子ｄに接続し、ＳＣ３およびＳＣ４がともに「Ｈ」のとき、入力端子ｃを出力端子ｄに接続する。同様に、第２のスイッチ素子５４−２Ｒは、ＳＣ５が「Ｈ」でＳＣ６が「Ｌ」のとき、入力端子ａを出力端子ｄに接続し、ＳＣ５が「Ｌ」でＳＣ６が「Ｈ」のとき、入力端子ｂを出力端子ｄに接続し、ＳＣ５およびＳＣ６がともに「Ｈ」のとき、入力端子ｃを出力端子ｄに接続する。このようにして、ＬＣＤ１１Ｌ，１１Ｒのそれぞれに、３つのフィールドメモリのどれかのデータを、第２のスイッチ素子５４−１Ｒ，５４−２Ｒおよびサンプルホールド回路５５−１Ｒ，５５−２Ｒを介して供給するようにする。
【００６６】
以下、図２２に示すタイムチャートを参照しながら、この実施例の動作を説明する。１フィールド目では、ＳＣ１およびＳＣ２をともに「Ｈ」とし、ＷＥ１，ＷＥ２およびＷＥ３をそれぞれ「Ｌ」, 「Ｌ」および「Ｈ」として、フィールドメモリ５３−３Ｒに映像信号Ｒ１を書き込む。また、ＳＣ３，ＳＣ４，ＳＣ５およびＳＣ６は、それぞれ「Ｈ」, 「Ｌ」, 「Ｌ」および「Ｈ」として、フィールドメモリ５３−１ＲのデータをＬＣＤ１１Ｌに、フィールドメモリ５３−２ＲのデータをＬＣＤ１１Ｒにそれぞれ供給する。
【００６７】
２フィールド目では、ＳＣ１を「Ｈ」、ＳＣ２を「Ｌ」とし、ＷＥ１，ＷＥ２およびＷＥ３をそれぞれ「Ｈ」, 「Ｌ」および「Ｌ」として、フィールドメモリ５３−１Ｒに映像信号Ｒ１を書き込む。また、ＳＣ３，ＳＣ４，ＳＣ５およびＳＣ６は、それぞれ「Ｈ」, 「Ｈ」, 「Ｌ」および「Ｈ」として、フィールドメモリ５３−３ＲのデータをＬＣＤ１１Ｌに、フィールドメモリ５３−２ＲのデータをＬＣＤ１１Ｒに供給する。
【００６８】
３フィールド目では、ＳＣ１を「Ｌ」, ＳＣ２を「Ｈ」とし、ＷＥ１，ＷＥ２およびＷＥ３を、それぞれ「Ｌ」, 「Ｈ」および「Ｌ」として、フィールドメモリ５３−２Ｒに映像信号Ｒ１を書き込む。また、ＳＣ３，ＳＣ４，ＳＣ５およびＳＣ６は、それぞれ「Ｈ」, 「Ｈ」, 「Ｈ」および「Ｌ」として、フィールドメモリ５３−３ＲのデータをＬＣＤ１１Ｌに、フィールドメモリ５３−１ＲのデータをＬＣＤ１１Ｒに供給する。
【００６９】
以上の動作を順次繰り返して、図２３に示すように、左右のＬＣＤ１１Ｌ，１１Ｒのデータをそれぞれフィールド毎に書き換えて、ＬＣＤ１１Ｌに奇数フィールドのデータを表示し、ＬＣＤ１１Ｒに偶数フィールドのデータを表示する。
【００７０】
このように、この実施例によれば、ＬＣＤ１１Ｌ，１１Ｒの各々において、同じ画像を２フィールド続けて表示することにより、１フィールドに１回データを書き換えるようにしたので、第５実施例におけるように、２フィールドに１回データを書き換えてフィールド順次の立体像を観察する場合に比べて、チラツキを目立たなくすることができる。
【００７１】
図２４は、この発明の第７実施例の要部の構成を示すブロック図である。この実施例は、上述した第５および第６実施例におけるフィールド順次の信号を使った立体視に代えて、左目用の映像信号と右目用の映像信号とを用い、左目用の映像信号をＬＣＤ１１Ｌに、右目用の映像信号をＬＣＤ１１Ｒにそれぞれ表示するようにして、立体視するようにしたものである。このため、この実施例では、左目用の映像信号Ｒ１，Ｇ１，Ｂ１を左目用の信号処理回路８１Ｌで処理してＬＣＤ１１Ｌに供給し、右目用の映像信号Ｒ１，Ｇ１，Ｂ１を右目用の信号処理回路８１Ｒで処理してＬＣＤ１１Ｒに供給する。
【００７２】
信号処理回路８１Ｌ，８１Ｒの各々は、上述した第１〜４実施例に示したと同様に、各色の映像信号に対して２個の合計６個のフィールドメモリと、その書き込みおよび読み出し等を選択するスイッチ素子、読み出された映像信号を１画素分ずつずらしてサンプリングするサンプルホールド回路等をもって構成する。すなわち、上述した実施例では、各色の映像信号を一つの信号処理回路で処理して、ＬＣＤ１１Ｌおよび１１Ｒに供給するようにしたが、この実施例では、第１〜４実施例で説明したと同様の信号処理回路８１Ｌ，８１Ｒをパラレルに設け、これら信号処理回路８１Ｌ，８１Ｒで左右の映像信号を並列的に処理して、それぞれＬＣＤ１１Ｌ，１１Ｒに表示する。
【００７３】
したがって、この実施例によれば、左右別々に入力される立体映像信号を、それぞれ画素ずらしして左右のＬＣＤ１１Ｌ，１１Ｒに表示することができる。
【００７４】
なお、以上説明した各実施例では、画素ずらし素子１３−１Ｌ，１３−１Ｒ；１３−２Ｌ，１３−２Ｒにより、画素全体をシフトするようにしたが、各画素ずらし素子を構成する偏光変換用液晶板をライン毎に垂直方向に分割して、ライン毎に画素ずらしを行うこともできる。この場合には、各画素ずらし素子を駆動する信号ＳＦＣＫ１，ＳＦＣＫ２を、ＬＣＤ１１Ｌ，１１Ｒを駆動するＶＣＬＫ（図１５参照）に同期したクロックとして、これらＳＦＣＫ１，ＳＦＣＫ２をそれぞれシフトレジスタを介して対応する画素ずらし素子に印加するようにする。このようにすれば、ＳＦＣＫ１，ＳＦＣＫ２に応じて、ライン毎に順次画素ずらしを行うことができる。
【００７５】
ところで、映像の表示素子としてＬＣＤを用いる場合には、通常、バックライトとして放電管を用い、この放電管に、図２５（ａ）に示すように、映像信号の１水平走査期間（１Ｈ）に同期したパルスを印加することにより、点灯させるようにしている。ここで、画素ずらしを行うために、映像信号を変換すると、図２５（ｂ）に示すように１水平走査期間が、通常の映像信号よりも短くなる。例えば、上述した実施例のように、２回ずらしを行う場合には、通常の１フィールド期間にＬＣＤを３回書き換える必要があるため、１水平走査期間は、通常の１／３になる。したがって、従来と同様に、水平走査毎にバックライトを点灯させると、通常の３倍多くバックライトを点灯させることになるため、バックライトの劣化が早くなり、寿命が短くなるという問題が生じることになる。
この発明の以下に説明する実施例においては、上記のバックライトの寿命の問題をも解決する。
【００７６】
図２６は、この発明の第８実施例の要部の構成を示すブロック図である。この実施例では、クロックジェネレータ５１から、ＬＣＤ１１Ｌ，１１Ｒに表示する映像信号の水平走査に同期したパルスＨＳＹＮＣを発生させ、このＨＳＹＮＣをカウンタ８５に供給する。カウンタ８５では、図２７に示すように、ＨＳＹＮＣの３パルスごとに１パルスの信号を出力させ、このカウンタ８５の出力パルスにより、左右のＬＣＤ１１Ｌ，１１Ｒに対応するバックライト１２Ｌ，１２Ｒを点灯させるようにする。その他の基本的な構成および動作は、第１実施例と同じなので、説明を省略する。
【００７７】
このようにすれば、バックライト１２Ｌ，１２Ｒの点灯タイミングを、画素ずらしを行わない通常の場合と同じにできるので、バックライト１２Ｌ，１２Ｒの劣化を有効に防止することができる。
【００７８】
図２８、図２９および図３０は、それぞれこの発明の第９実施例、第１０実施例および第１１実施例を示すものである。これらの実施例は、バックライトとして連続的に点灯できる光源を使用することで、ＬＣＤ１１の行を書き換えるスピードに関係ないようにしたものである。すなわち、図２８では、バックライトとして、大型のＬＥＤ９１を用いている。この場合、バックライトは単色になるが、劣化は少なくできる。図２９では、バックライトとして、小型のＬＥＤを二次元的に配列したＬＥＤアレイ９２を用いている。この場合、Ｒ，Ｇ，ＢのＬＥＤを配列すれば、白色に近い色で発光できるので、カラーのＬＣＤを用いてカラー表示も可能となる。また、図３０では、バックライトを電球９３と凹面鏡９４とをもって構成している。
【００７９】
図３１および図３２は、それぞれこの発明の第１２実施例および第１３実施例を示すものである。これらの実施例は、放電管よりなるバックライトを複数用い、各バックライトをＬＣＤの水平走査に同期して、画素ずらしを行わない従来の発光タイミングとほぼ同じタイミングで順次点灯させることにより、全体として、ＬＣＤの行の書き換え毎に点灯させるようにしたものである。すなわち、図３１では、３個のバックライト１２−１〜１２−３を用い、これらの光をプリズム９５で合成して、ＬＣＤ１１に照射するようにしている。各バックライトは、図３３に示すように、それぞれ映像信号Ｒ３の３水平走査毎に、互いに１水平走査期間ずらして発光させる。したがって、各バックライトは、画素ずらしを行わない従来の発光タイミングで点灯し、全体として、ＬＣＤ１１の行の書き換え毎に点灯することになる。
【００８０】
また、図３２では、２個のバックライト１２−１，１２−２を用い、これらの光を回折格子９６で合成してＬＣＤ１１に照射するようにしている。各バックライトは、図３４に示すように、それぞれ映像信号Ｒ３の２水平走査毎に、互いに１水平走査期間ずらして発光させる。この場合、各バックライトは、画素ずらしを行わない従来の発光タイミングの周期の２／３で点灯し、全体として、ＬＣＤ１１の行の書き換え毎に点灯することになる。
【００８１】
図３５は、図３３に示すバックライト１２−１〜１２−３の点灯タイミング信号を生成する一例の回路構成を示し、図３６はその動作を示すタイムチャートである。ここでは、映像信号Ｒ３の水平走査に同期したＨＳＹＮＣを３進カウンタ９７でカウントして、その出力Ｑ１，Ｑ２をＮＯＲ回路９８−１に供給し、このＮＯＲ回路９８−１の出力をワンショットマルチバイブレータ９９−１でパルスにして、バックライト１２−１の点灯タイミング信号を生成する。バックライト１２−２の点灯タイミング信号は、出力Ｑ１をインバータ１００−１で反転し、この反転出力Ｑ１と出力Ｑ２とをＮＯＲ回路９８−２に供給し、このＮＯＲ回路９８−２の出力をワンショットマルチバイブレータ９９−２でパルスにして生成する。また、バックライト１２−３の点灯タイミング信号は、出力Ｑ２をインバータ１００−２で反転し、この反転Ｑ２出力と出力Ｑ１とをＮＯＲ回路９８−３に供給し、このＮＯＲ回路９８−３の出力をワンショットマルチバイブレータ９９−３でパルスにして生成する。
【００８２】
このように、第１２および１３実施例では、放電管よりなるバックライトを複数用いて、ＬＣＤ１１の水平走査に同期して順次点灯させるようにしたので、上述した第８実施例の場合と比較して、縦方向での明るさムラの発生を有効に低減することができる。また、各バックライトは、第１２実施例では、画素ずらしを行わない従来の発光タイミングと同じになり、第１３実施例では従来の発光タイミングの周期の２／３となるので、画素ずらしを行っても、バックライトの劣化を有効に防止することができる。
【００８３】
なお、上述した各実施例では、２回の画素ずらしを行うようにしたが、１回の画素ずらしを行うよう構成することもできる。
【００８４】
付記
１．請求項２記載の映像表示装置において、
前記書き込みアドレスカウンタは、各フィールドで前記映像表示素子の画素数ＷのＮ倍のクロックを計数して書き込みアドレスを出力する第１のカウンタを有し、
前記読み出しアドレスカウンタは、前記クロックを各フィールドでＷ毎にリセットしながら計数する第２のカウンタと、この第２のカウンタの出力をＮ倍する掛け算器と、この掛け算器の出力に、前記第２のカウンタのリセットに同期して、１ずつＮまで増加する数値を加算して読み出しアドレスを出力する加算器とを有することを特徴とする映像表示装置。
２．請求項２記載の映像表示装置において、
前記第３のスイッチ素子を制御する信号に基づいて、前記フィールドメモリの書き込みモードおよび読み出しモードを選択するよう構成したことを特徴とする映像表示装置。
３．付記項１記載の映像表示装置において、
前記第２のカウンタをリセットする信号に基づいて、前記映像表示素子の垂直走査回路をリセットするよう構成したことを特徴とする映像表示装置。
４．請求項１〜３，付記項１〜３のいずれか記載の映像表示装置において、
前記映像表示素子および画素ずらし手段を二組設け、前記二つの映像表示素子に前記各映像信号に対応する第２のスイッチ素子の出力を並列に供給して、フィールド毎に交互に画素ずらしを行いながら表示するよう構成したことを特徴とする映像表示装置。
５．請求項１〜３，付記項１〜３のいずれか記載の映像表示装置において、
前記映像表示素子および画素ずらし手段を二組設け、その二つの映像表示素子に、異なる二つのＲ，Ｇ，Ｂの映像信号を同様に処理して、画素ずらしを行いながら表示するよう構成したことを特徴とする映像表示装置。
６．請求項１〜３，付記項１〜５のいずれか記載の映像表示装置において、
前記映像表示素子として、バックライトを有する液晶表示素子を用い、この液晶表示素子に表示する映像信号の水平走査に同期したパルスをカウンタで計数し、このカウンタの出力に基づいて前記バックライトの点灯を制御するよう構成したことを特徴とする映像表示装置。
７．請求項１〜３，付記項１〜５のいずれか記載の映像表示装置において、
前記映像表示素子として、連続点灯型の光源を有する液晶表示素子を用いることを特徴とする映像表示装置。
８．請求項１〜３，付記項１〜５のいずれか記載の映像表示装置において、
前記映像表示素子として、複数の放電管を有する液晶表示素子を用い、前記複数の放電管を、前記液晶表示素子の水平走査に同期して順次点灯させるよう構成したことを特徴とする映像表示装置。
【００８５】
付記項１の映像表示装置によれば、書き込みアドレスカウンタを、各フィールドで映像表示素子の画素数ＷのＮ倍のクロックを計数する第１のカウンタをもって構成し、読み出しアドレスカウンタは、上記のクロックを各フィールドでＷ毎にリセットしながら計数する第２のカウンタ、その出力をＮ倍する掛け算器、この掛け算器の出力に第２のカウンタのリセットに同期して１ずつＮまで増加する数値を加算する加算器をもって構成したので、回路構成を簡単にできる。
【００８６】
付記項２記載の映像表示装置によれば、第３のスイッチ素子を制御する信号に基づいて、フィールドメモリの書き込みモードおよび読み出しモードを選択するようにし、また、付記項３記載の映像表示装置によれば、第２のカウンタをリセットする信号に基づいて、映像表示素子の垂直走査回路をリセットするようにしたので、回路構成を簡単にできる。
【００８７】
付記項４記載の映像表示装置によれば、二つの映像表示素子にフィールド毎に交互に画素ずらしを行いながら映像が表示されるので、一方の映像表示素子には例えば奇数フィールドの映像が、また他方の映像表示素子には偶数フィールドの映像が表示されることになる。したがって、奇数フィールドと偶数フィールドとで視差のある映像信号を供給すれば、フィールド順次の立体映像を画素ずらしして高解像で観察することができる。
【００８８】
付記項５記載の映像表示装置によれば、二つの映像表示素子に、異なる二つのＲ，Ｇ，Ｂの映像信号が画素ずらしして表示されるので、二つの映像信号として視差を有する信号を供給すれば、立体映像を高解像で観察することができる。
【００８９】
付記項６記載の映像表示装置によれば、液晶表示素子に表示する映像信号の水平走査に同期したパルスをカウンタで計数し、その出力でバックライトの点灯を制御するようにしたので、バックライトの点灯間隔を長くでき、したがってバックライトの劣化を有効に防止することができる。
【００９０】
付記項７記載の映像表示装置によれば、液晶表示素子のバックライトを連続点灯型の光源をもって構成したので、液晶表示素子の走査速度に関係無く連続点灯でき、したがって走査速度が速くなっても、バックライトの劣化が早まることがない。
【００９１】
付記項８記載の映像表示装置によれば、複数の放電管を、液晶表示素子の水平走査に同期して順次点灯させるようにしたので、各放電管の点灯期間を長くでき、したがって放電管の劣化を有効に防止できると共に、全体としては、液晶表示素子の水平走査毎にある放電管が点灯するので、縦方向の明るさムラを少なくできる。
【００９２】
【発明の効果】
請求項１記載の映像表示装置によれば、Ｒ，Ｇ，Ｂの各映像信号に対して二つのフィールドメモリを交互に書き込みモードおよび読み出しモードとして、一方のフィールドメモリに映像信号を書き込んでいる期間に、他方のフィールドメモリから書き込まれている映像信号を書き込み速度のＮ倍速で読み出して、各フィールドにおいて、Ｎ倍速で横方向に少しづつシフトした映像をＮ枚作成して、その表示に同期して画素ずらしを行うようにしたので、画素ずらしを簡単な回路構成で実現でき、これにより高解像な映像を観察することができる。
【００９３】
請求項２記載の映像表示装置によれば、フィールドメモリとしてランダムアクセス可能なメモリを用い、その書き込みアドレスおよび読み出しアドレスを制御して、映像信号を書き込むと共に、各フィールドにおいて、Ｎ倍速で横方向に少しづつシフトした映像をＮ枚読み出し、その表示に同期して画素ずらしを行うようにしたので、より簡単な回路構成で画素ずらしを実現でき、これにより高解像な映像を観察することができる。
【００９４】
請求項３記載の映像表示装置によれば、請求項２記載の映像表示装置において、フィールドメモリからのＮ回の映像信号の読み出しの各々において、映像表示素子の各行に対応する読み出しアドレスを２回繰り返すようにしたので、映像表示素子の走査線を２倍にでき、したがって各フィールドで映像表示素子のすべての画素のデータを書き換えることができるので、データの書き換え時間を短くでき、表示画像のちらつきを有効に抑制することができる。
【００９５】
請求項４記載の映像表示装置によれば、三つのフィールドメモリを、順次書き込みモードとすると共に、書き込みモードの後はそれぞれ２フィールド連続して読み出しモードとして、その読み出しモードの二つのフィールドメモリから各フィールドにおいて、Ｎ倍速で横方向に少しづつシフトしたＮ枚の映像信号をそれぞれ読み出して二つの映像表示素子に供給するようにしたので、各映像表示素子において、２フィールド続けて同じフィールドのＮ枚の映像信号を画素ずらししながら表示することができる。したがって、二つの映像表示素子に、フィールド順次で交互に映像を表示する場合のちらつきを有効に低減できると共に、奇数フィールドと偶数フィールドとで視差のある映像信号を供給することにより、フィールド順次の立体映像を、簡単な回路構成で、画素ずらしして高解像で観察することができる。
【図面の簡単な説明】
【図１】この発明の一実施形態における画素ずらしの構成を示す図である。
【図２】図１の動作を説明するための図である。
【図３】図１に示す画素ずらしの構成を適用し得る頭部装着型映像表示装置の一例の構成を示す図である。
【図４】図３に示す頭部装着型映像表示装置の光学系の二つの例を示す図である。
【図５】この発明の第１実施例の要部の構成を示すブロック図である。
【図６】その動作を説明するためのタイムチャートである。
【図７】同じく、動作を説明するためのタイムチャートである。
【図８】同じく、動作を説明するための図である。
【図９】この発明の第２実施例の要部の構成を示すブロック図である。
【図１０】図９に示す乗算器の一例の構成を示すブロック図である。
【図１１】図９の動作を説明するためのタイムチャートである。
【図１２】同じく、動作を説明するためのタイムチャートである。
【図１３】この発明の第３実施例の要部の構成を示すブロック図である。
【図１４】図１３に示すＬＣＤの構成を示す図である。
【図１５】その動作を説明するための図である。
【図１６】この発明の第４実施例の要部の構成を示すブロック図である。
【図１７】その動作を説明するためのタイムチャートである。
【図１８】同じく、動作を説明するためのタイムチャートである。
【図１９】この発明の第５実施例の要部の構成を示すブロック図である。
【図２０】その動作を説明するためのタイムチャートである。
【図２１】この発明の第６実施例の要部の構成を示すブロック図である。
【図２２】その動作を説明するためのタイムチャートである。
【図２３】同じく、動作を説明するための図である。
【図２４】この発明の第７実施例の要部の構成を示すブロック図である。
【図２５】ＬＣＤを用いる場合のバックライトの点灯制御を説明するためのタイムチャートである。
【図２６】この発明の第８実施例の要部の構成を示すブロック図である。
【図２７】その動作を説明するためのタイムチャートである。
【図２８】この発明の第９実施例を説明するための図である。
【図２９】同じく、第１０実施例を説明するための図である。
【図３０】同じく、第１１実施例を説明するための図である。
【図３１】同じく、第１２実施例を説明するための図である。
【図３２】同じく、第１３実施例を説明するための図である。
【図３３】第１２実施例の動作を説明するためのタイムチャートである。
【図３４】第１３実施例の動作を説明するためのタイムチャートである。
【図３５】図３３に示すバックライトの点灯タイミング信号を生成する一例の回路構成を示すブロック図である。
【図３６】その動作を示すタイムチャートである。
【図３７】画素ずらしの二つの構成を示す図である。
【図３８】図３７に示す画素ずらし素子の構成を示す図である。
【図３９】画素ずらしによる表示態様を示す図である。
【図４０】画素ずらしを行う場合の映像のサンプリングを説明するための図である。
【符号の説明】
１１，１１Ｌ，１１Ｒ  ＬＣＤ
１２，１２Ｌ，１２Ｒ  バックライト
１３−１，１３−２，１３−１Ｌ，１３−１Ｒ，１３−２Ｌ，１３−２Ｒ  画素ずらし素子
１４−１，１４−２  偏光変換用液晶板
１５−１，１５−２  複屈折板
２１  表示装置本体部
２２  側頭フレーム
２３  頭頂フレーム
２４  観察者
２５  板バネ
２６  リヤフレーム
２７  スピーカ
２８  ケーブル
２９  再生装置
３０  調整手段
３１，３５  表示部
３２  ハーフミラープリズム
３３  凹面鏡
３６  接眼レンズ
５１  クロックジェネレータ
５２Ｒ，５２Ｇ，５２Ｂ  第１のスイッチ素子
５３−１Ｒ，５３−２Ｒ，５３−３Ｒ，５３−１Ｇ，５３−２Ｇ，５３−１Ｂ，５３−２Ｂ  フィールドメモリ
５４Ｒ，５４−１Ｒ，５４−２Ｒ，５４Ｇ，５４Ｂ  第２のスイッチ素子
５５Ｒ，５５−１Ｒ，５５−２Ｒ，５５Ｇ，５５Ｂ  サンプルホールド回路
５６Ｌ，５６Ｒ  ＬＣＤドライバ
６１，６２，７２，８５  カウンタ
６３  乗算器
６３ａ  掛け算器
６３ｂ，７１  加算器
６４−１Ｒ，６４−２Ｒ，６４−３Ｒ，６４−１Ｇ，６４−２Ｇ，６４−１Ｂ，６４−２Ｂ  第３のスイッチ素子
６５，７５  インバータ
６６  Ｈシフトレジスタ
６７  Ｖシフトレジスタ
８１Ｌ，８１Ｒ  信号処理回路
【図１】
0003764518.tif 000002
【図２】
0003764518.tif 000003
【図３】
0003764518.tif 000004
【図４】
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【図５】
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【図６】
0003764518.tif 000007
【図７】
0003764518.tif 000008
【図８】
0003764518.tif 000009
【図９】
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【図１０】
0003764518.tif 000011
【図１１】
0003764518.tif 000012
【図１２】
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【図１３】
0003764518.tif 000014
【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
0003764518.tif 000020
【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
0003764518.tif 000030
【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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