(57)【特許請求の範囲】
【請求項１】
第１ビット線と、該第１ビット線に転送ゲートを介して第１容量素子が接続されたメモリセルと、第２ビット線と、アクティブのときに該第１ビット線と該第２ビット線との電位差を増幅させるセンスアンプと、ダミーワード線とを有する半導体装置において、
第１電極が該第１ビット線に接続され、第２電極が該ダミーワード線に接続され、該第１電極と該第２電極との電位差に応じて容量が変化する第２容量素子と、
該第１ビット線と該第２ビット線とをプリチャージ電位にさせた後に、該転送ゲートをオンにし、該転送ゲートをオンにした後に該ダミーワード線を第１電位から、所定値より大きい第２電位まで上昇させ、該上昇の後に該センスアンプをアクティブにさせる制御回路と、
を有し、該制御回路は、該プリチャージ電位を降圧させて該第１電位を生成する降圧回路を有し、
該所定値は、該メモリセルから‘Ｈ’を読み出す場合において該ダミーワード線を該第１電位から上昇させる際に該第２容量素子の容量が急減するときの該ダミーワード線の電位であり、該第１電位は、該メモリセルから‘Ｌ’を読み出す場合において該ダミーワード線を上昇させる際に該第２容量素子の容量が急減するときの該ダミーワード線の電位よりも大きいことを特徴とする半導体装置。
【請求項２】
上記降圧回路は、
一端にプリチャージ電位が印加されダイオード接続されたレベルシフト用ＭＯＳトランジスタと、一端が該レベルシフト用ＭＯＳトランジスタの他端に接続され他端に基準電位が印加される抵抗とを備えたレベルシフト回路と、
一端に電源電位が供給され他端から該降圧回路の出力電位が取り出される出力用ＭＯＳトランジスタと、
該レベルシフト用ＭＯＳトランジスタの該他端の電位と該出力電位とを比較し該出力電位が該他端の電位に一致するように該出力用ＭＯＳトランジスタのゲートを制御する比較回路と、
を有することを特徴とする請求項１記載の半導体装置。
【請求項３】
上記降圧回路は、
一端にプリチャージ電位が印加されダイオード接続されたレベルシフト用ＭＯＳトランジスタと、一端が該レベルシフト用ＭＯＳトランジスタの他端に接続された第１抵抗と、一端が該第１抵抗の他端に接続され他端に基準電位が印加される第２抵抗とを備えたレベルシフト回路と、
一端に電源電位が供給され他端から該降圧回路の出力電位が取り出される出力用ＭＯＳトランジスタと、
該第１抵抗の他端の電位と該出力電位とを比較し該出力電位が該第１抵抗の他端の電位に一致するように該出力用ＭＯＳトランジスタのゲートを制御する比較回路と、
を有することを特徴とする請求項１記載の半導体装置。
【請求項４】
上記第２容量素子はｎＭＯＳトランジスタであり、上記第１電極は該ｎＭＯＳトランジスタのゲートであり、上記第２電極は該ｎＭＯＳトランジスタのｎ型拡散領域であることを特徴とする請求項１乃至３のいずれか１つに記載の半導体装置。
【請求項５】
上記第２容量素子はｐＭＯＳトランジスタであり、上記第１電極は該ｐＭＯＳトランジスタのｐ型拡散領域であり、上記第２電極は該ｐＭＯＳトランジスタのゲートであることを特徴とする請求項１乃至３のいずれか１つに記載の半導体装置。
【請求項６】
上記制御回路は、
ソースが電源供給線に接続されたｐＭＯＳトランジスタと、
ドレイン及びゲートがそれぞれ該ｐＭＯＳトランジスタのドレイン及びゲートに接続され、ソースに上記第１電位が印加されるｎＭＯＳトランジスタと、
を有することを特徴とする請求項１乃至５のいずれか１つに記載の半導体装置。
【請求項７】
上記半導体装置はダイナミック型ＲＡＭであることを特徴とする請求項１乃至６のいずれか１つに記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＤＲＡＭ又はこれを一部に含む半導体装置に関する。
【０００２】
【従来の技術】
図８は、従来のＤＲＡＭ要部を示す回路図である。
メモリセル１０は、キャパシタ１１の一端が転送ゲート１２を介してビット線＊ＢＬに接続され、メモリセル２０は、キャパシタ２１の一端が転送ゲート２２を介してビット線ＢＬに接続されている。キャパシタ１１及び２１の他端には電位Ｖpr＝Ｖii／２が印加されている。ここに、Ｖiiは内部電源電圧、例えば３．０Ｖである。転送ゲート１２及び２２のゲートはそれぞれワード線ＷＬ０及びＷＬ１に接続されている。
【０００３】
例えばメモリセル１０の記憶内容を読み出す場合には、ビット線ＢＬ及び＊ＢＬがプリチャージ電位Ｖprにされ、次いで転送ゲート１２が所定時間オンにされ、次いでビット線ＢＬとビット線＊ＢＬとの電位差がセンスアンプ３０で増幅される。メモリセル１０へデータを書き込む場合には、この増幅後に、転送ゲート１２がオンの状態でビット線＊ＢＬが０Ｖ（低レベル‘Ｌ’書き込み）又は内部電源電位Ｖii（高レベル‘Ｈ’書き込み）にされた後、転送ゲート１２がオフにされる。
【０００４】
図９（Ａ）中の実線は、メモリセル１０からの‘Ｌ’読み出し時のワード線ＷＬ０及びビット線＊ＢＬの電圧波形を示し、図９（Ｂ）中の実線は、メモリセル１０からの‘Ｈ’読み出し時のワード線ＷＬ０及びビット線＊ＢＬの電圧波形を示している。
回路素子の微細化や動作電圧の低下に伴って、読み出し時のビット線＊ＢＬの電位変化Δが小さくなり、また、キャパシタ１１に保持された電荷量に対するキャパシタ１１の電流リークの割合が大きくなっている。キャパシタ１１に‘Ｈ’が保持されているときの電流リークは、キャパシタ１１に‘Ｌ’が保持されているときのそれよりも大きい。電位変化Δが小さ過ぎると、センスアンプ３０が誤動作して誤ったデータが読み出されるので、センスアンプ３０が誤動作せずにビット線ＢＬとビット線＊ＢＬとの電位差を増幅できる余裕（マージン）を電位変化Δに持たせる必要がある。
【０００５】
そこで、従来では、ｎＭＯＳトランジスタ３１のソース及びドレインを短絡してビット線＊ＢＬに接続しｎＭＯＳトランジスタ３１のゲートをダミーワード線ＤＷＬ０に接続し、同様にビット線ＢＬとダミーワード線ＤＷＬ１の間にｎＭＯＳトランジスタ３２を接続していた。そして、メモリセル１０の記憶内容を読み出す場合には、ワード線ＷＬ０を高レベルに遷移させて転送ゲート１２をオンにすると同時に、ダミーワード線ＤＷＬ０を０Ｖから内部電源電位Ｖiiに遷移させてビット線＊ＢＬに正電荷を補給することにより、キャパシタ１１の電流リークによる電位変化Δの低下を補っていた。図９（Ａ）及び（Ｂ）中の一点鎖線は、このような補償動作を行った場合のビット線＊ＢＬの電圧波形を示している。
【０００６】
【発明が解決しようとする課題】
しかし、‘Ｌ’読み出し時においてもビット線＊ＢＬに‘Ｈ’読み出し時以上の正電荷が補給されるので、‘Ｌ’読み出し時における、電位変化Δに含まれるマージンが削減され、不利になる。
本発明の目的は、このような問題点に鑑み、‘Ｈ’読み出し時における、ビット線電位変化に含まれるマージンを補うことができると共に、‘Ｌ’読み出し時における、ビット線電位変化に含まれるマージンの削減量を小さくすることができる半導体装置を提供することにある。
【０００７】
【課題を解決するための手段及びその作用効果】
本発明の第１態様では、第１ビット線と、該第１ビット線に転送ゲートを介して第１容量素子が接続されたメモリセルと、第２ビット線と、アクティブのときに該第１ビット線と該第２ビット線との電位差を増幅させるセンスアンプと、ダミーワード線とを有する半導体装置において、
第１電極が該第１ビット線に接続され、第２電極が該ダミーワード線に接続され、該第１電極と該第２電極との電位差に応じて容量が変化する第２容量素子と、
該第１ビット線と該第２ビット線とをプリチャージ電位にさせた後に、該転送ゲートをオンにし、該転送ゲートをオンにした後に該ダミーワード線を第１電位から、所定値（図３の電位Ｖ２）より大きい第２電位まで上昇させ、該上昇の後に該センスアンプをアクティブにさせる制御回路とを有する。
上記所定値は、上記メモリセルから‘Ｈ’を読み出す場合において上記ダミーワード線を上記第１電位から上昇させる際に上記第２容量素子の容量が急減するときの該ダミーワード線の電位である。また、該第１電位（図３のＶｓ）は、該メモリセルから‘Ｌ’を読み出す場合において該ダミーワード線を上昇させる際に該第２容量素子の容量が急減するときの該ダミーワード線の電位（Ｖ１）よりも大きい。
【０００８】
該第２容量素子は、例えば、該第１電極と該第２電極との電位差が所定値（敷居電圧Ｖth）より大きいときに該電位差が該所定値より小さいときよりも容量が大きい。
第１容量素子の転送ゲート側電極の電位は、該転送ゲートをオンにした後において、メモリセルに低レベル‘Ｌ’が書き込まれているときにはプリチャージ電位Ｖprより低く、メモリセルに高レベル‘Ｈ’が書き込まれているときにはプリチャージ電位Ｖprより高いとする。
【０００９】
この半導体装置によれば、‘Ｈ’読み出し時に第１ビット線に補給される電荷量は、‘Ｌ’読み出し時の場合よりも多くなり、δＬ＜δＨとなる。これにより、‘Ｈ’読み出し時における、ビット線電位変化に含まれるマージンを補うことができると共に、‘Ｌ’読み出し時における、ビット線電位変化に含まれるマージンの削減量を小さくすることができるという効果を奏し、リフレッシュ周期延長による消費電力低減又は記憶内容の信頼性向上に寄与するところが大きい。
【００１０】
本発明の第２態様では、上記第１態様において、上記第２容量素子は、例えば図１に示す如く、ｎＭＯＳトランジスタ（３１）であり、上記第１電極は該ｎＭＯＳトランジスタのゲートであり、上記第２電極は該ｎＭＯＳトランジスタのｎ型拡散領域である。
この場合、ダミーワード線電位が上昇してｎＭＯＳトランジスタ（３１）のゲート・ソース間の電位差がこのトランジスタの敷居電圧Ｖth以下になると、このトランジスタのゲート・ソース間の容量が急に小さくなる。
【００１１】
本発明の第３態様では、上記第１態様において、上記第２容量素子は、例えば図７に示す如く、ｐＭＯＳトランジスタ（３１Ａ）であり、上記第１電極は該ｐＭＯＳトランジスタのｐ型拡散領域であり、上記第２電極は該ｐＭＯＳトランジスタのゲートである。
この場合、ダミーワード線電位が上昇してｐＭＯＳトランジスタ（３１Ａ）のソース・ゲート間の電位差がこのトランジスタの敷居電圧以下になると、このトランジスタのソース・ゲート間の容量が急に小さくなる。
【００１２】
本発明の第４態様では、上記いずれかの態様において、上記制御回路は、例えば図１に示す如く、
ソースが電源供給線に接続されたｐＭＯＳトランジスタ（４１）と、
ドレイン及びゲートがそれぞれ該ｐＭＯＳトランジスタのドレイン及びゲートに接続され、ソースに上記第１電位が印加されるｎＭＯＳトランジスタ（４２）とを有する。
【００１３】
この場合、ゲート電位を高レベルに遷移させることにより、ダミーワード線電位が第１電位から電源供給線の電位まで上昇する。
本発明の第５態様では、上記第４態様において、上記制御回路は、例えば図２に示す如く、上記プリチャージ電位を降圧させて上記第１電位を生成する降圧回路（６０）を有する。
【００１４】
本発明の第６態様では、上記第５態様において、上記降圧回路は、例えば図２に示す如く、
一端にプリチャージ電位が印加されダイオード接続されたレベルシフト用ＭＯＳトランジスタと、一端が該レベルシフト用ＭＯＳトランジスタの他端に接続され他端に基準電位が印加される抵抗とを備えたレベルシフト回路（６１）と、
一端に電源電位が供給され他端から該降圧回路の出力電位が取り出される出力用ＭＯＳトランジスタ（６５１）と、
該レベルシフト用ＭＯＳトランジスタの該他端の電位と該出力電位とを比較し該出力電位が該他端の電位に一致するように該出力用ＭＯＳトランジスタのゲートを制御する比較回路（６３）とを有する。
【００１５】
この半導体装置によれば、第１電位が、プリチャージ電位をＭＯＳトランジスタの敷居電圧だけ下げた電位になり、δＨ／δＬを比較的大きくすることができるという効果を奏する。
本発明の第７態様では、上記第５態様において、上記降圧回路は、例えば図５に示す如く、
一端にプリチャージ電位が印加されダイオード接続されたレベルシフト用ＭＯＳトランジスタと、一端が該レベルシフト用ＭＯＳトランジスタの他端に接続された第１抵抗と、一端が該第１抵抗の他端に接続され他端に基準電位が印加される第２抵抗とを備えたレベルシフト回路（６１Ａ）と、
一端に電源電位が供給され他端から該降圧回路の出力電位が取り出される出力用ＭＯＳトランジスタ（６５１）と、
該第１抵抗の他端の電位と該出力電位とを比較し該出力電位が該第１抵抗の他端の電位に一致するように該出力用ＭＯＳトランジスタのゲートを制御する比較回路（６３）とを有する。
【００１６】
この半導体装置によれば、第２抵抗の値を適当に定めることにより、δＬ＜δＨの関係を保ち、且つ、第１容量素子に‘Ｌ’が保持されているときと‘Ｈ’が保持されているときの上記マージンを互いに略同一にすることが可能となるという効果を奏する。
【００１８】
本発明の第８態様では、上記いずれかの態様において、上記半導体装置はダイナミック型ＲＡＭである。
【００１９】
【発明の実施の形態】
以下、図面に基づいて本発明の実施形態を説明する。図８と同一構成要素には、同一符号を付してその説明を省略する。以下において、一般に２値信号Ｓ又はその信号線Ｓと相補的な２値信号（一方が‘Ｌ’のとき他方が‘Ｈ’）又はその信号線を＊Ｓで表す。
【００２０】
［第１実施形態］
図１は、本発明の第１実施形態のＤＲＡＭ要部回路を示す。図１では、説明の簡単化のためにメモリセルが２個の場合を示している。
第２ＭＯＳ容量素子としてのｎＭＯＳトランジスタ３１は、そのゲートがビット線＊ＢＬに接続され、そのソースとドレインとが短絡されてダミーワード線ＤＷＬ０に接続されている。同様に、第２ＭＯＳ容量素子としてのｎＭＯＳトランジスタ３２は、そのゲートがビット線ＢＬに接続され、そのソースとドレインとが短絡されてダミーワード線ＤＷＬ１に接続されている。
【００２１】
ビット線ＢＬとビット線＊ＢＬとの間にはプリチャージ用スイッチング回路３３が接続され、スイッチング回路３３がオンの時にビット線ＢＬとビット線＊ＢＬとが電位Ｖprでプリチャージされる。スイッチング回路３３のオン／オフ制御は、制御回路３４で行われる。
ワード線ＷＬ０及びＷＬ１はアドレスデコーダ３５により択一的に選択される。選択されたワード線ＷＬ０又はＷＬ１にワード選択電位Ｖwを印加するタイミングは、制御回路３４からのタイミング制御信号ＷＬＣにより制御される。ワード選択電位Ｖwは、例えば、Ｖii＋Ｖthである。ここに、ＶthはｎＭＯＳトランジスタの敷居電圧である。
【００２２】
センスアンプ３０には、制御回路３４から一対の活性化信号ＳＰＬ及びＳＮＬが供給され、活性化信号ＳＰＬ及びＳＮＬが共にプリチャージ電位Ｖprのとき、センスアンプ３０がインアクティブになり、活性化信号ＳＰＬが内部電源電位Ｖiiにされ活性化信号ＳＮＬが０Ｖにされて、センスアンプ３０がアクティブになる。
【００２３】
ダミーワード線ＤＷＬ０は、ｐＭＯＳトランジスタ４１及びｎＭＯＳトランジスタ４２の両ドレインに接続されている。ｐＭＯＳトランジスタ４１のソースには内部電源電位Ｖiiが印加され、ｎＭＯＳトランジスタ４２のソースには後述の電位Ｖsが印加される。ｐＭＯＳトランジスタ４１及びｎＭＯＳトランジスタ４２のゲートは、ナンドゲート４３の出力端に接続されている。ナンドゲート４３の一方の入力端には、アドレス最下位ビット＊ＡＤＲ０が供給され、他方の入力端には、制御回路３４からイネーブル信号ＥＮが供給される。アドレス最下位ビットＡＤＲ０は、ワード線ＷＬ０が選択されるとき‘Ｌ’、ワード線ＷＬ１が選択されるとき‘Ｈ’になるとする。
【００２４】
ダミーワード線ＤＷＬ１は、ダミーワード線ＤＷＬ０と同様にしてダミーワード線活性化回路５０に接続され、ダミーワード線活性化回路５０のｐＭＯＳトランジスタ５１、ｎＭＯＳトランジスタ５２及びナンドゲート５３はそれぞれダミーワード線活性化回路４０のｐＭＯＳトランジスタ４１、ｎＭＯＳトランジスタ４２及びナンドゲート４３に対応している。ナンドゲート５３の一方の入力端には、アドレス最下位ビットＡＤＲ０が供給され、他方の入力端には、制御回路３４からイネーブル信号ＥＮが供給される。
【００２５】
スイッチング回路３３並びにダミーワード線活性化回路４０及び５０は、制御回路の一部である。
降圧回路６０は、プリチャージ電位Ｖprを降圧して電位Ｖsを生成し、電位Ｖsは、ｎＭＯＳトランジスタ４２及び５２のソースに印加される。降圧回路６０の構成例を図２に示す。この降圧回路６０は、レベルシフト回路６１と、比較回路６３と、出力回路６５とを備えており、安定化された電位Ｖsが出力される。
レベルシフト回路６１では、ダイオード接続されたｎＭＯＳトランジスタ６１１と、抵抗６１２とが直列接続されており、ｎＭＯＳトランジスタ６１１のドレインにプリチャージ電位Ｖprが印加され、ｎＭＯＳトランジスタ６１１のソースから、比較回路６３への参照電位としてＶpr−Ｖthが取り出される。ここにＶthは、ｎＭＯＳトランジスタ６１１の敷居電圧である。簡単化のために、ｎＭＯＳトランジスタ３１及び３２の敷居電圧もＶthに等しいとする。
【００２６】
比較回路６３、出力回路６５及び両者の接続は公知であり、比較回路６３は、ｐＭＯＳトランジスタ６３１、６３２及びｎＭＯＳトランジスタ６３３〜６３５を備え、出力回路６５では、ｐＭＯＳトランジスタ６５１と抵抗６５２とが直列接続されている。比較回路６３は、ｐＭＯＳトランジスタ６５１のドレイン電位Ｖsが参照電位Ｖpr−Ｖthになるように、ｐＭＯＳトランジスタ６５１のゲート電位を制御する。
【００２７】
例えば、Ｖii＝３．０Ｖ、Ｖpr＝１．５Ｖ、Ｖth＝０．５Ｖ、Ｖs＝１．０Ｖ、Δ＝０．２Ｖである。
図１はビット線対が１つの場合を示しているが、ダミーワード線ＤＷＬ０及びＤＷＬ１は、２以上のビット線対に対し共通に用いられる。
次に、図４（Ａ）及び（Ｂ）を参照して、上記の如く構成された図１の回路の動作を説明する。キャパシタ１１に‘Ｈ’が保持されているときの電流リークは、キャパシタ１１に‘Ｌ’が保持されているときのそれよりも大きいので、‘Ｌ’読み出し時のビット線電位変化と‘Ｈ’読み出し時のビット線電位変化とは異なるが、簡単化のため、両者は互いに等しく、これをΔとする。
【００２８】
図４（Ａ）は、キャパシタ１１に‘Ｌ’が保持されているメモリセル１０からの読み出し動作における電圧波形を示し、図４（Ｂ）は、キャパシタ１１に‘Ｈ’が保持されているメモリセル１０からの読み出し動作における電圧波形を示している。
これらの場合、アドレス最下位ビットＡＤＲ０が‘Ｌ’であるので、ナンドゲート５３の出力はイネーブル信号ＥＮのレベルによらず‘Ｈ’となり、ｐＭＯＳトランジスタ５１がオフ、ｎＭＯＳトランジスタ５２がオンになって、ダミーワード線ＤＷＬ１の電位はＶsのままである。アドレス最下位ビット＊ＡＤＲ０は‘Ｈ’であるが、読み出しサイクルの最初、イネーブル信号ＥＮは‘Ｌ’であるので、ダミーワード線ＤＷＬ０は電位Ｖsになっている。また、読み出しサイクルの最初、活性化信号ＳＰＬ及びＳＮＬは共にプリチャージ電位Ｖprにされていて、センスアンプ３０がインアクティブになっている。
【００２９】
図４（Ａ）の場合、以下のような動作が行われる。
（１）スイッチング回路３３がオンにされて、ビット線ＢＬ及び＊ＢＬが電位Ｖprでプリチャージされ、スイッチング回路３３がオフにされる。
（２）次に、ワード線ＷＬ０が選択されて、これが電位Ｖwまで上昇し、その途中で転送ゲート１２がオンになって、ビット線＊ＢＬ上の正電荷が転送ゲート１２を通りキャパシタ１１へ流入する。これにより、ビット線＊ＢＬの電位が、Δだけ下降してＶpr−Δとなる。
【００３０】
（３）次に、イネーブル信号ＥＮが‘Ｈ’に遷移して、ナンドゲート４３の出力が‘Ｌ’となり、ｐＭＯＳトランジスタ４１がオン、ｎＭＯＳトランジスタ４２がオフになる。これにより、ダミーワード線ＤＷＬ０の電位がＶsからＶiiまで上昇する。この際、ビット線＊ＢＬからｎＭＯＳトランジスタ３１のゲートへ向けて負電荷が集まることにより、ビット線＊ＢＬに正電荷が補給されて、ビット線＊ＢＬの電位がδＬ上昇する。
【００３１】
（４）次に、活性化信号ＳＰＬが内部電源電位Ｖiiまで上昇され、活性化信号ＳＮＬが０Ｖまで低下されて、センスアンプ３０がアクティブになる。これにより、ビット線ＢＬとビット線＊ＢＬの電位差が増幅されて、ビット線＊ＢＬが０Ｖになり、ビット線ＢＬが内部電源電位Ｖiiになる。
メモリセル１０からの‘Ｈ’の読み出動作では、上記（２）でキャパシタ１１の正電荷が転送ゲート１２を通りビット線＊ＢＬへ流出して、ビット線＊ＢＬの電位がΔだけ上昇し、Ｖpr＋Δとなり、上記（３）でビット線＊ＢＬの電位がδＨ上昇し、上記（４）でビット線＊ＢＬが内部電源電位Ｖiiになり、ビット線ＢＬが０Ｖになる。
【００３２】
メモリセル２０からの読み出動作では、アドレス最下位ビットＡＤＲ０が‘Ｈ’となり、上記（２）でワード線ＷＬ１が選択され、上記（３）でダミーワード線ＤＷＬ１が電位Ｖsから内部電源電位Ｖiiまで上昇して、ビット線ＢＬに正電荷が補給される。
図３（Ａ）は、メモリセル１０から‘Ｌ’を読み出す場合において、ビット線＊ＢＬの電位が上記（２）でＶpr−Δになったときの、ダミーワード線ＤＷＬ０の電位ＶＤに対するｎＭＯＳトランジスタ３１の容量ＣＬを示している。ダミーワード線電位ＶＤがＶ１＝Ｖpr−Ｖth−Δより大きくなると、ｎＭＯＳトランジスタ３１のソース・ドレイン間がオフになって、容量ＣＬが急に小さくなる。ダミーワード線ＤＷＬ０の電位をＶsからＶiiまで立ち上げたときに、ｎＭＯＳトランジスタ３１のチャンネン領域において電荷量は、容量ＣＬを電位ＶＤでＶsからＶiiまで積分した値に等しく、この電荷量に等しい電荷がビット線＊ＢＬに補われる。
【００３３】
図３（Ｂ）は、メモリセル１０から‘Ｈ’を読み出す場合において、ビット線＊ＢＬの電位がＶpr＋Δになったときの、ダミーワード線ＤＷＬ０の電位ＶＤに対するｎＭＯＳトランジスタ３１の容量ＣＨを示している。ダミーワード線電位ＶＤがＶ１＝Ｖpr−Ｖth＋Δより大きくなると、ｎＭＯＳトランジスタ３１のソース・ドレイン間がオフになって、容量ＣＨが急に小さくなる。ダミーワード線ＤＷＬ０の電位をＶsからＶiiまで立ち上げたときに、ｎＭＯＳトランジスタ３１のチャンネン領域において増加する電荷量は、容量ＣＨをダミーワード線電位ＶＤでＶsからＶiiまで積分した値に等しく、この電荷量に等しい電荷がビット線＊ＢＬに補われる。
【００３４】
したがって、‘Ｈ’読み出し時にビット線＊ＢＬに補給される電荷量は、‘Ｌ’読み出し時の場合よりも、図３（Ｂ）中の斜線部の面積と図３（Ａ）中の斜線部の面積との差だけ多くなり、δＬ＜δＨとなる。メモリセル２０からの読み出し動作においても、同様にして、δＬ＜δＨとなる。
これにより、‘Ｈ’読み出し時における、ビット線電位変化に含まれるマージンを補うことができると共に、‘Ｌ’読み出し時における、ビット線電位変化に含まれるマージンの削減量を小さくすることができるという効果を奏する。このマージン増加により、ＤＲＡＭのリフレッシュ周期を延ばして消費電力を低減することができ、又は、記憶内容の信頼性が向上する。
【００３５】
なお、δＬ＜δＨの関係は、Ｖs＜Ｖ２であれば成立し、この場合に本発明の前記効果が得られる。
［第２実施形態］
図５は、本発明の第２実施形態のＤＲＡＭに用いられる降圧回路６０Ａを示す。
【００３６】
この回路では、レベルシフト回路６１Ａにおいて、ｎＭＯＳトランジスタ６１１と抵抗６１２との間に抵抗６１３が接続され、抵抗６１３と抵抗６１２との接続点の電位が参照電位として取り出される。この場合、電位Ｖsは、図２の場合よりも抵抗６１３の端子間電圧だけ低くなる。例えば図３において、Ｖs＝Ｖ１とすることができる。他の点は上記第１実施形態の場合と同一である。
【００３７】
ここで、キャパシタ１１に‘Ｈ’が保持されているときの電流リークは、キャパシタ１１に‘Ｌ’が保持されているときのそれよりも大きいので、キャパシタ１１に‘Ｈ’が保持されているときの上記マージンを広くする必要がある。
本第２実施形態によれば、抵抗６１３の値を適当に定めることにより、δＬ＜δＨの関係を保ち、且つ、δＨの値を第１実施形態の場合よりも大きくして、キャパシタ１１に‘Ｌ’が保持されているときと‘Ｈ’が保持されているときの上記マージンを互いに略同一にすることが可能となる。
【００３８】
［第３実施形態］
図６は、本発明の第３実施形態のＤＲＡＭ要部回路を示す。
この回路では、ｎＭＯＳトランジスタ４２のソースとｎＭＯＳトランジスタ５２のソースとを０Ｖにすることにより、図１の降圧回路６０を省略している。
図１の回路では、降圧回路６０の配置範囲が限られ、しかも、回路が密集しているＤＲＡＭコア部に降圧回路６０が配置される。これに対し、本第３実施形態によれば、降圧回路６０が不要であるので、回路のレイアウトが簡単化されて、設計期間が短縮されるという効果を奏する。
【００３９】
本第３実施形態では、電圧δＬが第１及び第２実施形態の場合よりも大きくなるが、内部電源電圧Ｖiiが低い場合、例えば２．５Ｖ以下の場合には、図３（Ａ）及び（Ｂ）中の電位Ｖ１が低くなるので、‘Ｌ’読み出し時の上記マージンの削減量は小さく、前記効果を考慮すると第１実施形態よりも有利になる場合がある。
【００４０】
電位Ｖ１をさらに低下させるには、ｎＭＯＳトランジスタ３１及び３２の敷居電圧Ｖthを上げればよい。このためには、例えば、メモリセルが形成されているウェルにｎＭＯＳトランジスタ３１及び３２を形成したり、転送ゲートと同様な形成法を用いてｎＭＯＳトランジスタ３１及び３２を形成したりすればよい。
［第４実施形態］
図７は、本発明の第４実施形態のＤＲＡＭ要部回路を示す。
【００４１】
この回路では、図１のＭＯＳ容量素子としてのｎＭＯＳトランジスタ３１の替わりにｐＭＯＳトランジスタ３１Ａを用い、そのソース及びドレインを短絡してビット線＊ＢＬに接続し、そのゲートをダミーワード線ＤＷＬ０に接続している。同様に、図１のＭＯＳ容量素子としてのｎＭＯＳトランジスタ３２の替わりにｐＭＯＳトランジスタ３２Ａを用い、そのソース及びドレインを短絡してビット線ＢＬに接続し、そのゲートをダミーワード線ＤＷＬ１に接続している。他の点は、上記第１実施形態と同一である。
【００４２】
この第４実施形態においても、図３（Ａ）及び（Ｂ）に示す関係が成立するので、上記第１実施形態の効果が得られる。
なお、本発明には外にも種々の変形例が含まれる。
例えば、ＭＯＳ容量素子としては、ＭＯＳトランジスタに限定されず、例えば、そのソースとドレインの一方を省略した構成又はこれに類似の構成であってもよい。
【００４３】
また、ダミーワード線を選択するための信号は、アドレス最下位ビットＡＤＲ０に限定されず、メモリセルアレイの構成に応じた信号を用いることができる。図２又は図５において、ダイオード接続されたｎＭＯＳトランジスタ６１１の替わりに、ダイオード接続されたｐＭＯＳトランジスタを用いてもよい。
図７において、降圧回路６０を省略してＶs＝０としてもよい。この場合、上記理由により、ｐＭＯＳトランジスタ３１Ａ及び３１Ｂの敷居電圧を上げるには、これらをウェルに形成し、ウェルの電位を内部電源電位Ｖiiより高く、例えばワード選択電位Ｖwとしたり、トランジスタのチャンネル幅を広くしたりすればよい。
【図面の簡単な説明】
【図１】本発明の第１実施形態のＤＲＡＭ要部を示す回路図である。
【図２】図１中の降圧回路の構成例を示す図である。
【図３】（Ａ）は、‘Ｌ’読み出し時における、ダミーワード線電位に対するＭＯＳ容量を示す特性図であり、（Ｂ）は、‘Ｈ’読み出し時における、ダミーワード線電位に対するＭＯＳ容量を示す特性図である。
【図４】（Ａ）は、‘Ｌ’が保持されメモリセルからの読み出し動作を示す電圧波形図であり、（Ｂ）は、‘Ｈ’が保持されメモリセルからの読み出し動作を示す電圧波形図である。
【図５】本発明の第２実施形態のＤＲＡＭに用いられる降圧回路を示す図である。
【図６】本発明の第３実施形態のＤＲＡＭ要部を示す回路図である。
【図７】本発明の第４実施形態のＤＲＡＭ要部を示す回路図である。
【図８】従来のＤＲＡＭ要部を示す回路図である。
【図９】（Ａ）は、‘Ｌ’読み出し時における、図８の回路の動作を示す電圧波形図であり、（Ｂ）は、‘Ｈ’読み出し時における、図８の回路の動作を示す電圧波形図である。
【符号の説明】
１０、２０  メモリセル
１１、２１  キャパシタ
１２、２２  転送ゲート
３０  センスアンプ
３１、３２、４２、５２、６１１、６３３〜６３５  ｎＭＯＳトランジスタ
３１Ａ、３２Ａ、４１、５１、６３１、６３２、６５１  ｐＭＯＳトランジスタ
３３  スイッチング回路
３４  制御回路
３５  アドレスデコーダ
４０、５０  ダミーワード線活性化回路
４３、５３  ナンドゲート
６０、６０Ａ  降圧回路
６１、６１Ａ  レベルシフト回路
６３  比較回路
６５  出力回路
【図１】
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【図２】
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【図３】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図４】
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