(57)【特許請求の範囲】
【請求項１】
一対の主表面を有するｎ- ベース層と、一方の主表面に接するｐ+ コレクタ層と、他方の主表面に露出する複数のｐベース層と、ｐベース層内に位置し、他方の主表面に露出する複数のｎ+ エミッタ層と、ｎ- ベース層とｎ+ エミッタ層とに挟まれたｐベース層上にゲート絶縁膜を介して形成されたゲート電極と、ｐベース層とｎ+ エミッタ層との双方に電気的に接続するエミッタ電極と、ｐ+ コレクタ層と電気的に接続するコレクタ電極を有する絶縁ゲート型バイポーラトランジスタにおいて、
ゲート長をＬｇ、ゲート間隔をＬｓとしたとき、Ｌｇ＜Ｌｓの関係を満たし、エミッタ電極とｐベース層間に形成した絶縁体により、エミッタ電極とｐベース層との電気的接続を部分的に制限した構造を特徴とする絶縁ゲート型バイポーラトランジスタ。
【請求項２】
請求項１において、エミッタ電極と電気的に接続していない前記ｐベース層を複数に分離して配置し、前記絶縁体がｎ- ベース層と接続した構造を特徴とする絶縁ゲート型バイポーラトランジスタ。
【請求項３】
請求項１あるいは請求項２の何れかに記載の絶縁ゲート型バイポーラトランジスタにおいて、前記ゲート電極がストライプ状であることを特徴とする絶縁ゲート型バイポーラトランジスタ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、絶縁ゲート型バイポーラトランジスタに関する。
【０００２】
【従来の技術】
近年、パワーMOSFETに代わる有力な素子として、ドレイン領域にソース層とは逆の導電型層を設けることにより、高抵抗層に導電変調を起こさせてオン抵抗を下げるようにした、いわゆる絶縁ゲート型バイポーラトランジスタ（以下IGBTと略す）が広く使われている。
【０００３】
ＩＧＢＴは一般に図５のように形成されている。まず、コレクタ層となるｐ+ 基板１１にｎ+ 低抵抗バッファ層１２を介してｎ- 層１３が形成される。ｎ- 層１３にはゲート絶縁膜３１を介してストライプ状の開口を有するゲート電極４１が形成されており、このゲート電極４１を拡散窓または拡散窓の一部として不純物の二重拡散を行うことにより、ｐ層２１とその端部にｎ+ 層２２が形成されている。ゲート電極下のｎ+ 層２２とｎ- 層で挟まれたｐ層２１表面にはチャネル領域２４が存在する。さらに、ｐ層２１内にｐ+ 層２３が形成されている。ｎ+ 層２２とｐ+ 層２３には、両方に接続するエミッタ電極４２が形成され、ｐ+ 基板１１にはコレクタ電極４３が形成される。エミッタ電極４２は層間絶縁膜３２でゲート電極４１から絶縁分離されている。
【０００４】
このＩＧＢＴは以下のように動作する。まず、ゲート電極４１に正電圧を印加すると、ｐ層２１内のチャネル領域２４がｎ型に反転し、ｎ+ 層２２からチャネル領域を通ってｎ- 層１３に電子電流が流れる。すると、これに対してｐ+ 基板１１から正孔注入が起こり、ｎ- 層１３にはキャリア蓄積による導電変調が起こる。
【０００５】
ｎ- 層１３に注入された正孔電流はｎ+ 層２２下のｐ層２１を通り、エミッタ電極４２に抜ける。エミッタ電極４２はｎ+ 層２２とｐ層２１を短絡しているため、寄生のサイリスタ動作は阻止される。
【０００６】
このＩＧＢＴは、高耐圧化した場合にも、従来のパワーMOSFETに比べて導電変調の効果として十分に低いオン電圧が得られるが、解決すべき問題点も残されている。
【０００７】
その一つは、ＩＧＢＴの導通時に負荷が短絡した場合、ＭＯＳの飽和電流によって決まる大電流（飽和電流）が流れ、素子が破壊に至る問題である。飽和電流に達したＩＧＢＴが破壊するまでの時間は短絡耐量と呼ばれるもので、次のように説明される。ＩＧＢＴにおいて負荷が短絡した場合、コレクタ−エミッタ間には電源電圧Ｖccがかかり、飽和電流Ｊｃ(sat）が流れる。この状態が続くとIGBTはＶcc×Ｊｃ(sat)×時間ｔのジュール熱により破壊する。
【０００８】
従来この防止策として、ｎ+ 層２２の幅を小さくし、飽和電流Ｊｃ(sat）を小さくすることを目的としたＩＧＢＴが特開昭61−164263号公報に記載されている。
【０００９】
【発明が解決しようとする課題】
上記従来技術は、ｎ+ エミッタ層を長手方向に断続的に形成することにより、チャネル幅Ｗを小さくし、次式で決定される短絡時の飽和電流Ｊｃ(sat）を小さくすることで短絡耐量を向上させるものである。
【００１０】
Ｊｃ(sat）∝（Ｗ／Ｌch）*（１／Ｄ）*（Ｖg −Ｖth)2
Ｗ：チャネル幅   Ｌch：チャネル長   Ｄ：ゲート酸化膜厚
Ｖg：ゲート電圧   Ｖth：しきい値電圧
しかし、この方法では、ＩＧＢＴの導通状態において、ｐ+ 基板から注入された正孔がｎ+ エミッタ層が存在しない領域からエミッタ電極に流れやすくなることによって生じるオン電圧の上昇が問題となる。
【００１１】
そこで本発明は、短絡耐量を改善した低オン電圧ＩＧＢＴを提供することを目的とする。
【００１２】
【課題を解決するための手段】
上記の目的を達成するために、本発明の絶縁ゲート型バイポーラトランジスタは、一対の主表面を有するｎ- ベース層と、一方の主表面に接するｐ+ コレクタ層と、他方の主表面に露出する複数のｐベース層と、ｐベース層内に位置し、他方の主表面に露出する複数のｎ+ エミッタ層と、ｎ- ベース層とｎ+ エミッタ層とに挟まれたｐベース層上にゲート絶縁膜を介して形成されたゲート電極と、ｐベース層とｎ+ エミッタ層との双方に電気的に接続するエミッタ電極と、ｐ+ コレクタ層と電気的に接続するコレクタ電極を有し、ゲート長をＬｇ、ゲート間隔をＬｓとしたとき、Ｌｇ＜Ｌｓの関係を満たし、エミッタ電極とｐベース層間に形成した絶縁体により、エミッタ電極とｐベース層との電気的接続を部分的に制限した構造とした。
【００１３】
本発明によれば、ゲート間隔をゲート長より広く設けることにより、ＭＯＳのチャネル幅を小さくできるので短絡耐量を大幅に向上することができる。しかもｐベース層がエミッタ電極に接続されない領域を設けているので、ｎ- 層に注入された正孔がエミッタ電極に抜け出しにくくなる。従ってｎ- 層内にキャリア  （正孔及び電子）が多量に蓄積し、導電変調効果を促進することができるのでオン電圧を低減できる。この効果はｎ- 層が厚い高耐圧ＩＧＢＴではさらに顕著になる。
【００１４】
【発明の実施の形態】
図１を参照しながら本発明の実施例を説明する。図１の構造は次のように形成されている。ｐ+ 基板１１にｎ+ 低抵抗バッファ層１２を介してｎ- 層１３が形成されている。このｎ- 層１３にゲート絶縁膜３１を介してストライプ状の開口を有するゲート電極４１が形成されており、このゲート電極４１を拡散窓または拡散窓の一部として不純物の拡散を行うことにより、ｐ層２１が形成されている。また、その端部にはｎ+ 層２２が形成されている。ｎ+ 層２２とｐ層２１はエミッタ電極４２と接続しており、ｐ+ 基板１１はコレクタ電極４３と接続している。エミッタ電極４２は層間絶縁膜３２によりゲート電極４１とは絶縁分離されている。さらに、ｐ層２１上には絶縁体３３が形成されており、この領域においてはｐ層２１とエミッタ電極４２とが接続されていない。また、エミッタ電極  ４２に接続するｐ層２１を部分的に高濃度のｐ+ 層にすることもできる。
【００１５】
本実施例では、基本セル幅内において、エミッタ電極がｐ層２１とｎ+ 層２２とに接続する幅Ｌｃは従来と同程度とし、かつゲート長Ｌｇをゲート間隔Ｌｓより大とし、さらに、絶縁体３３の幅Ｌｉはゲート長Ｌｇと同程度以上とする。すなわち、従来に比較し基本セルがＬｉ分だけ長く、ほぼ２倍以上となる構成とする。この構成とすることにより、ＭＯＳのチャネル幅が約１／２以下にできるので、飽和電流が低減し、短絡耐量が少なくとも従来の２倍以上に向上できる。さらに、ｐ+ 基板１１からｎ- 層１３に注入した正孔がｐ層２１上に形成された絶縁体３３により、エミッタ電極４２へと流れにくくなっているので、絶縁体３３直下のｎ- 層１３領域は正孔が溜まりやすく導電変調効果が生じ易くなっている。すなわち絶縁体３３の下部に位置するｎ- 層１３領域の正孔は、エミッタ電極へ容易に到達することはできない。従って、この領域にはその他のｎ- 層１３より多くの正孔が蓄積しており、オン電圧を低減する効果がある。本実施例の構成とすれば単位面積当たりのチャネル幅を小さくし、飽和電流を低減することにより、短絡耐量を大幅に改善でき、かつ低オン電圧とすることができる。さらに、本構造はチャネル幅を小さくすると同時に、単位面積当たりのゲート領域を小さくすることができるので、帰還容量（ゲート−コレクタ間容量）を低減し、スイッチングスピードを速くできるという利点も持ち合わせている。
【００１６】
次に本実施例の効果を具体的数値を用いて説明する。Ｌｃ／２は通常用いられる１０μｍとし、Ｌｇ＝５０μｍとする。Ｌｉを０〜３００μｍの範囲における短絡耐量とオン電圧の関係を図２に示す。Ｌｉ＝０μｍの従来構造と比較して、Ｌｉ＝１００μｍでは約２.５ 倍、Ｌｉ＝２００μｍでは約４倍に短絡耐量が向上し、かつオン電圧は従来とほぼ同じである。また、絶縁体３３を設けていない時には、Ｌｉの増加とともに短絡耐量は同様に向上するが、低オン電圧が維持されていない。本結果から、Ｌｉの適正値としては短絡耐量が従来の１.５ 倍となる３５μｍ以上で、オン電圧の上昇がない２５０μｍ以下が望ましい。
【００１７】
次に図１の変形例を図３により説明する。この構造はエミッタ電極と電気的に接続していないｐ層２１を分離して配置したことを特徴としている。この構造では図１に比較して、エミッタ電極４２への正孔の流れがさらに抑制されている。この正孔電流の抑制により、特に絶縁体３３下部に位置するｎ- 層１３中に正孔が溜まりやすく、十分に高い導電変調となり、低オン電圧化が達成できる。
【００１８】
次にさらに異なる実施例を図４に示す。この構造はエミッタ電極４２と電気的に接続していないｐ層２１を分離して配置し、ゲート絶縁膜３１ａを介したゲート電極４１ａがｎ- 層１３と接続した構造を特徴としている。ゲート電極４１ａとゲート電極４１とは電気的に接続されてはいない。すなわちこの領域の構造は、ゲート電極４１ａとゲート絶縁膜３１ａとゲート絶縁膜３１ａ下部のｎ- 層  １３とから構成されるＭＯＳ構造である。この構造とすれば、前記ＭＯＳ構造部が十分に高いフィールドプレート効果をもたらすのでｐ層２１を分離したことによる主耐圧等の低下が防止できる。さらに、このＭＯＳ構造のしきい値電圧は、図３の実施例に存在するエミッタ電極４２と絶縁体３３と絶縁体３３下部のｎ- 層１３とから構成されるＭＯＳ構造のしきい値電圧よりもかなり小さい。すなわち、図４の実施例ではコレクタ電極４３に高い電圧が印加されている状態では、前記ＭＯＳ構造下のｎ- 層１３表面にｐ反転層が容易に形成されるので、図３の実施例と比較し主耐圧及び逆バイアス安全動作領域（ＲＢＳＯＡ）を拡大する効果がある。
【００１９】
以上は本発明の代表的な実施例を例に挙げて説明したが、本発明はこれに限らず種々の変形が可能である。
【００２０】
【発明の効果】
以上詳述した本発明によれば、ゲート間隔を広げ、基本セル幅を大きくすることで、飽和電流を低減し、短絡耐量が改善できる。さらに、ｐ+ 基板から注入した正孔をｎ- 層に十分に蓄積できるので、オン電圧の上昇が防止できる。
【図面の簡単な説明】
【図１】本発明ＩＧＢＴの一実施例を示す概略断面図。
【図２】図１に示した実施例の効果を説明するためのオン電圧と短絡耐量のＬｉ依存性。
【図３】図１の実施例の変形例を示す概略断面図。
【図４】本発明ＩＧＢＴの異なる実施例を示す概略断面図。
【図５】従来型ＩＧＢＴの概略断面図。
【符号の説明】
１１…ｐ+ 基板、１２…ｎ+ 低抵抗バッファ層、１３…ｎ- 層、２１…ｐ層、２２…ｎ+ 層、２３…ｐ+ 層、２４…ｐ層内チャネル領域、３１…ゲート絶縁膜、３１ａ…ゲート電極４１ａと接続するゲート絶縁膜、３２…層間絶縁膜、３３…絶縁体、４１…ゲート電極、４１ａ…ゲート電極４１と電気的に接続していないゲート電極、４２…エミッタ電極、４３…コレクタ電極。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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