(57)【特許請求の範囲】
【請求項１】
差動回路と電流ミラー回路とを有するアナログバッファ回路をｎ個（ｎは２以上の自然数）並列に接続した構成を有する薄膜トランジスタ回路であって、
前記ｎ個のアナログバッファ回路のそれぞれは、配線によって共通の入力端及び共通の出力端に接続され、
前記ｎ個のアナログバッファ回路にそれぞれ含まれる差動回路は、同一ショットの線状パルスレーザによって結晶化された半導体でなる第１の領域内に配置され、
前記ｎ個のアナログバッファ回路にそれぞれ含まれる電流ミラー回路は、同一ショットの線状パルスレーザによって結晶化された半導体でなる第２の領域内に配置され、
前記差動回路及び前記電流ミラー回路は、チャネル幅が１００μｍ以下である薄膜トランジスタをそれぞれ有することを特徴とする薄膜トランジスタ回路。
【請求項２】
請求項１において、
前記薄膜トランジスタのキャリア移動方向は、前記線状パルスレーザの走査方向に対して概略４５°であることを特徴とする薄膜トランジスタ回路。
【請求項３】
請求項１において、
前記薄膜トランジスタのチャネルは半導体膜からなり、
前記半導体膜中の炭素濃度及び窒素濃度はいずれも５×１０１８ａｔｏｍｓ／ｃｍ３未満であり、酸素の濃度は１．５×１０１９ａｔｏｍｓ／ｃｍ３未満であることを特徴とする薄膜トランジスタ回路。
【請求項４】
請求項１において、
前記薄膜トランジスタのチャネルは、非晶質半導体膜に結晶化を助長する元素を添加し、その後加熱することによって結晶化された結晶性半導体膜からなることを特徴とする薄膜トランジスタ回路。
【請求項５】
請求項１において、
前記薄膜トランジスタのチャネルは、線状レーザーを照射することによって結晶化された結晶性半導体膜からなることを特徴とする薄膜トランジスタ回路。
【請求項６】
画素マトリクス回路と、
ソース信号線側駆動回路と、
ゲイト信号線側駆動回路と、
を備えた表示装置であって、
前記ソース信号線側駆動回路は、差動回路と電流ミラー回路とを有するアナログバッファ回路をｎ個（ｎは２以上の自然数）並列に接続した構成を有する薄膜トランジスタ回路を有し、
前記ｎ個のアナログバッファ回路のそれぞれは、配線によって共通の入力端及び共通の出力端に接続され、
前記ｎ個のアナログバッファ回路にそれぞれ含まれる差動回路は、同一ショットの線状パルスレーザによって結晶化された半導体でなる第１の領域内に配置され、
前記ｎ個のアナログバッファ回路にそれぞれ含まれる電流ミラー回路は、同一ショットの線状パルスレーザによって結晶化された半導体でなる第２の領域内に配置され、
前記差動回路及び前記電流ミラー回路は、チャネル幅が１００μｍ以下である薄膜トランジスタをそれぞれ有することを特徴とする表示装置。
【請求項７】
請求項６において、
前記薄膜トランジスタのキャリア移動方向は、前記線状パルスレーザの走査方向に対して概略４５°であることを特徴とする表示装置。
【請求項８】
請求項６または７において、
表示媒体として無しきい値反強誘電性混合液晶を用いることを特徴とする表示装置。
【請求項９】
請求項６において、
前記薄膜トランジスタのチャネルは半導体膜からなり、
前記半導体膜中の炭素濃度及び窒素濃度はいずれも５×１０１８ａｔｏｍｓ／ｃｍ３未満であり、酸素の濃度は１．５×１０１９ａｔｏｍｓ／ｃｍ３未満であることを特徴とする表示装置。
【請求項１０】
請求項６において、
前記薄膜トランジスタのチャネルは、非晶質半導体膜に結晶化を助長する元素を添加し、その後加熱することによって結晶化された結晶性半導体膜からなることを特徴とする表示装置。
【請求項１１】
請求項６において、
前記薄膜トランジスタのチャネルは、線状レーザーを照射することによって結晶化された結晶性半導体膜からなることを特徴とする表示装置。
【請求項１２】
請求項６乃至１１のいずれか一に記載の表示装置を用いたビデオカメラ。
【請求項１３】
請求項６乃至１１のいずれか一に記載の表示装置を用いたスチルカメラ。
【請求項１４】
請求項６乃至１１のいずれか一に記載の表示装置を用いたプロジェクタ。
【請求項１５】
請求項６乃至１１のいずれか一に記載の表示装置を用いたヘッドマウントディスプレイ。
【請求項１６】
請求項６乃至１１のいずれか一に記載の表示装置を用いたパーソナルコンピュータ。
【請求項１７】
請求項６乃至１１のいずれか一に記載の表示装置を用いた携帯電話。
【請求項１８】
請求項６乃至１１のいずれか一に記載の表示装置を用いたモバイルコンピュータ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
【０００２】
本発明は、薄膜トランジスタを用いた半導体表示装置の駆動回路に関する。特に、アクティブマトリクス型の半導体表示装置の駆動回路に用いられる、差動増幅回路および電流ミラー回路を用いた薄膜トランジスタ回路に関する。また、本発明の薄膜トランジスタ回路を用いた半導体表示装置に関する。
【０００３】
【従来の技術】
【０００４】
最近、安価なガラス基板上に形成した半導体薄膜を用いて薄膜トランジスタ（ＴＦＴ）を作製する技術が急速に発達してきている。その理由は、アクティブマトリクス型液晶表示装置やＥＬ表示装置などの需要が高まってきたことによる。アクティブマトリクス型液晶表示装置は、マトリクス状に配置された数十〜数百万個もの画素領域にそれぞれＴＦＴが配置され、各画素電極に出入りする電荷をＴＦＴのスイッチング機能により制御するものである。
【０００５】
図１１に従来のアクティブマトリクス型の液晶表示装置の構成を示す。シフトレジスタやバッファ回路は一般に駆動回路と総称され、近年、アクティブマトリクス回路と同一基板上に一体形成されている。１１０１はソース信号線側駆動回路であり、１１０２はゲイト信号線側駆動回路である。
【０００６】
１１０３はアクティブマトリクス回路（画素マトリクス回路）であり、画素ＴＦＴ１１０４がマトリクス状に配置されている。各画素ＴＦＴ１１０４のドレイン電極には、画素電極が接続されている。これら画素電極と対向電極との間に液晶が挟まれ、封止されている。また、各画素ＴＦＴ１１０４には、電荷を保持するための補助容量１１０６が形成されている。
【０００７】
また、基板として石英を利用し、多結晶珪素膜でもって薄膜トランジスタを作製する構成も知られている。
【０００８】
また、レーザーアニール等の技術を利用することにより、ガラス基板上に結晶性珪素膜を用いた薄膜トランジスタを作製する技術も知られている。
【０００９】
図１１に示すような構成においては、ソース信号線側駆動回路のシフトレジスタ回路からのタイミング信号により、画像信号線に供給される画像信号が選択される。そして対応するソース信号線に所定の画像信号が供給される。また、ゲイト信号線側駆動回路からのタイミング信号が対応するゲイト信号線（走査線）に供給される。ソース信号線に供給された画像信号は、ゲイト信号線からのタイミング信号によって選択された画素の薄膜トランジスタの画素電極に書き込まれる。
【００１０】
以上の動作を適当なタイミング設定により順次繰り返し行うことによって、マトリクス状に配置された各画素に順次情報が書き込まれる。
【００１１】
１画面（１フレーム）分の画像情報を書き込んだら、次の画面の画像情報の書込みを行う。こうして画像の表示が次々に行われる。普通、この１画面分の情報の書込みは、１秒間に３０回、あるいは６０回行われる。
【００１２】
【発明が解決しようとする課題】
【００１３】
ここで、図１２にソース信号線側駆動回路の一例を示す。１２００はクロック入力端子、１２０１はクロック線、１２０２はスタートパルス入力端子、１２０３〜１２０５はシフトレジスタ、１２０６〜１２１１はインバータ型バッファ、１２１２はビデオ信号入力端子、１２１３はビデオ信号線、１２１４〜１２１６および１２２０〜１２２２はスイッチ、１２１７〜１２１９および１２２５〜１２２７は保持容量、１２２３はトランスファ信号入力端子、１２２４トランスファ信号入力線、１２２８〜１２３０はアナログバッファ、１２３１〜１２３３はソース信号線接続端子である。
【００１４】
アナログ階調の場合、ソース信号線側駆動回路に入力される階調信号は、時間的に連続なビデオ信号が用いられる。ノーマリホワイトモード（液晶に電圧が印加されていない時、白表示となる表示モード）の場合、階調信号の電圧の絶対値が大きい程、黒表示に近づくように設定される。シフトレジスタ１２０３〜１２０５には、ビデオ信号に同期したスタートパルスがスタートパルス入力端子１２０２に入力され、クロックパルス線から入力されるクロックパルスによって順次シフトされる。シフトレジスタ１２０３〜１２０５の出力は、インバータ型バッファ１２０６〜１２１１を介してサンプリング回路に入力される。
【００１５】
サンプリング回路は、スイッチ１２１４〜１２１６と保持容量１２１７〜１２１９とによって構成される。
【００１６】
ここで、従来アナログバッファ１２２８〜１２３０として用いられている回路の一例を図１３に示す。１３０１は保持容量が接続されている端子であって、信号の入力端（ＩＮ）である。１３０２はソース信号線が接続されている端子であって、信号の出力端（ＯＵＴ）である。１３０３は定電流源、１３０４は定電圧源、１３０５および１３０６はＰチャネル型ＴＦＴ、１３０７および１３０８はＮチャネル型ＴＦＴである。図１３のアナログバッファは、差動回路がＰチャネル型ＴＦＴで、電流ミラー回路がＮチャネル型ＴＦＴで構成されている。
【００１７】
図１３のアナログバッファの動作について説明する。保持容量に接続された差動回路の入力端（ＩＮ）１３０１の電位が上昇した場合、入力端（ＩＮ）１３０１の逆相出力に接続された電流ミラー回路の入力電流は減少し、それに合わせて電流ミラー回路の出力電流は減少する。一方、入力端の同位相の電流は増加し、これによって出力端（ＯＵＴ）１３０２の電位が上昇し、差動回路の入力端と同じ電位に到達する。よって、出力端（ＯＵＴ）１３０２に接続されたソース信号線の電位が入力端の電位と同電位になる。
【００１８】
近年、扱う情報量の急激な増加に伴い、表示容量の増大化および表示解像度の高精細化が図られてきた。ここで、一般に用いられているコンピュータの表示解像度の例を、画素数と規格名とによって下記に示す。
【００１９】
画素数（横×縦）    ：  規格名
６４０×４００      ：  ＥＧＡ
６４０×４８０      ：  ＶＧＡ
８００×６００      ：  ＳＶＧＡ
１０２４×７６８    ：  ＸＧＡ
１２８０×１０２４  ：  ＳＸＧＡ
【００２０】
最近では、パーソナルコンピュータの分野においても、ディスプレイ上で性格の異なる複数の表示を行うソフトウェアが普及しているため、ＶＧＡやＳＶＧＡ規格よりも、さらに表示解像度の高いＸＧＡやＳＸＧＡ規格に対応する表示装置へと移行してきている。
【００２１】
アクティブマトリクス型の液晶表示装置は、ノート型のパーソナルコンピュータの分野でも非常によく用いられている。最近、ノート型のパーソナルコンピュータだけでなく、最近ではデスクトップ型のパーソナルコンピュータの表示装置としても用いられることが多くなってきた。
【００２２】
さらに、上記の表示解像度の高いアクティブマトリクス型の液晶表示装置が、パーソナルコンピュータにおけるデータ信号の表示以外にテレビジョン信号の表示にも用いられるようになってきている。
【００２３】
このような表示装置として用いられるアクティブマトリクス型液晶表示装置に用いられるバッファあるいはアナログバッファは、電流容量が小さくても意味が無く、ある程度大きな電流容量を有することが要求される。電流容量の大きなバッファあるいはアナログバッファを薄膜トランジスタ（ＴＦＴ）で作製する場合、電流容量の大きい、つまりチャネル幅の大きなＴＦＴが必要となる。しかし、チャネル幅の大きなＴＦＴは、素子内での結晶性のばらつきが生じてしまい、その結果、ＴＦＴごとにしきい値電圧のばらつきが生じてしまう。よって、複数のＴＦＴによって構成されるバッファあるいはアナログバッファの特性にも、ばらつきが生じてくるのは必至である。よって、ソース信号線ごとに特性のばらつきを有するバッファあるいはアナログバッファが存在することとなり、それらの特性のばらつきがそのまま画素マトリクス回路への印加電圧のばらつきに結びつく。このことが、表示装置全体としての表示むらとなって現れる。
【００２４】
また、ＴＦＴのサイズ（チャネル幅）が大きすぎると、ＴＦＴの中央部分のみがチャネルとして機能し、その端部はチャネルとして機能せず、ＴＦＴの劣化が加速されることがある。
【００２５】
さらに、ＴＦＴのサイズが大きいと、ＴＦＴの自己発熱が大きくなり、しきい値の変化や劣化が生じることにつながることもある。
【００２６】
また、ゲイト信号線側駆動回路においても、シフトレジスタからのタイミング信号に基づいてゲイト信号線（走査線）に走査信号が順次供給される。線順次駆動を行うデジタル駆動回路においては、１本の走査線に接続されている１ライン分の全ての画素ＴＦＴを駆動しなければならず、１本の走査線に接続されている負荷容量は大きい。よって、 ゲイト信号線側駆動回路においても、シフトレジスタからのタイミング信号をバッファ回路等を通すことによって「鈍り」をなくしてやることが必要となる。この場合にも、電流容量の大きなバッファが必要となり、上述したような問題が生じてくる。特に、ゲイト信号線のバッファは、接続されている１ライン分の全ての画素マトリクス回路のＴＦＴを駆動しなくてはならないという点で、その特性のばらつきは著しい画像ムラを引き起こすことになる。このことは、高精細・高解像度の表示装置が望まれるにあたって、最も大きな問題の一つである。
【００２７】
また、最近、基板上に形成された半導体薄膜にレーザ光を照射することにより、半導体薄膜を多結晶化させる技術が注目を集めてきている。この技術によると、所望の箇所にのみ限定して熱アニールに匹敵する高いエネルギーを与えることができるので、基板全体を高い温度にさらす必要がないという利点がある。
【００２８】
中でも、エキシマーレーザのようなパルス発振レーザを用いて半導体薄膜の多結晶化を実現する方法が特に注目を集めてきている。この方法は、大エネルギーレーザパルスを半導体薄膜に照射し、この際半導体薄膜が瞬間的に溶融し、凝固することによって結晶成長が進行することを利用する方法である。
【００２９】
レーザービームの形状を線状に変形して、ビームの幅を処理すべき基板を越える長さとし、このビームを基板に対して相対的に走査する方法が注目を集めてきている。ここでいう走査とは、線状レーザをすこしずつずらして重ねながら照射することを言う。
【００３０】
しかしながら、線状のパルスレーザを少しずつずらしながら重ねて照射する上記技術によると、どうしてもレーザ照射された半導体薄膜の表面に線状の縞が発生してしまう。これらの縞は半導体薄膜上に形成された薄膜トランジスタもしくは将来形成される素子の特性に大きな悪影響を及ぼす。特に、駆動回路に用いられるアナログバッファを構成する場合、上述したように、それらの素子１つ１つの特性を均一にしなければならず、この線状の縞は、特に深刻な問題となる。このような場合、縞模様１本１本では特性は均質なのだが、縞同士の特性にはバラツキが生じているのである。
【００３１】
このように線状のレーザ光を用いたアニール方法においてもその照射効果の均一性が問題となる。ここでいう均一性が高いこということは、基板上のどの部分に素子を形成しても同じ様な素子特性がでるということを指す。均一性を高めるということは、半導体材料の結晶性を均質にするということである。この均一性を高めるために以下のような工夫がなされている。
【００３２】
レーザ照射効果の不均一性を緩和するには、強いパルスレーザ光の照射（以下本照射と呼ぶ）の前に、それよりも弱いパルスレーザ光の予備的な照射（以下予備照射と呼ぶ）をおこなうと均一性が向上するればよいことが分かっている。この効果は非常に高く、バラツキを抑えて半導体デバイス回路の特性を著しく向上させることができる。
【００３３】
なぜ、予備照射が膜の均一性維持に効果的かというと、前述のような非晶質部分を含んだ半導体材料の膜は、レーザエネルギーの吸収率が多結晶膜や単結晶膜とかなり異なるような性質を有しているからである。つまり、１回目の照射で膜に残っている非晶質部分を結晶化して、さらに２回目の照射では全体的な結晶化を促進させるのが、２段階照射の作用である。このように、ゆるやかに結晶化を促進させることで、線状レーザ照射により半導体材料上にでる縞状のむらをある程度抑えることができる。この工夫によって、レーザ光の照射効果の均一性はかなり向上し、上述した縞模様も見た目には比較的目立たなくすることができる。
【００３４】
しかしながら、アクティブマトリクス型の半導体表示装置、例えば液晶表示装置のように多数（数百万〜数千万の単位）の薄膜トランジスタをガラス基板上に作製しなければならないような場合は、上記のような２段階照射によるレーザ照射方法であっても、その効果の均一性の点で満足できるものではなかった。
【００３５】
【課題を解決するための手段】
【００３６】
そこで、本発明は上述したような問題を解決するためになされたものであり、画像ムラがなく、高精細・高解像度の良好な画像を得ることができる半導体表示装置を提供するための駆動回路に用いられる薄膜トランジスタ回路を提供するものである。
【００３７】
本発明は、アクティブマトリクス型半導体表示装置の駆動回路に用いられる差動増幅回路および電流ミラー回路によって構成されるアナログバッファをチャネル幅の小さなＴＦＴによって構成し、その回路を複数個並列に接続することによって、電流容量の十分大きなアナログバッファを確保するものである。
【００３８】
本発明を図１を用いて説明する。図１には、本発明の薄膜トランジスタ回路であるアナログバッファ回路の回路構成が示されている。本発明のアナログバッファ回路は、アナログバッファ回路Ａ１〜Ａｎが並列に接続された回路構成を有する（ｎは２以上の自然数）。なお、アナログバッファ回路Ａ１〜Ａｎは全て、同じ回路構成をとっている。よって、本発明のアナログバッファ回路は、ｎ個のアナログバッファ回路Ａ１が並列に接続された構成をとるとも言える。
【００３９】
アナログバッファ回路Ａ１は、差動回路Ｂ１および電流ミラー回路Ｃ１を有する。
【００４０】
差動回路Ｂ１は、入力側および出力側のＰチャネル型ＴＦＴ（Ｔｒ１（入力側）およびＴｒ２（出力側））を有している。Ｔｒ１のゲイト電極は入力端（ＩＮ）１０１に接続されており、Ｔｒ２のゲイト電極は出力端（ＯＵＴ）１０２に接続されている。Ｔｒ１のソースまたはドレインとＴｒ２のソースまたはドレインとの接続点は、定電流源１０３に接続されている。また、Ｔｒ２のゲイト電極は、定電流源１０３が接続されたソースまたはドレインの他方に接続されている。
【００４１】
電流ミラー回路Ｃ１は、入力側および出力側のＮチャネル型ＴＦＴ（Ｔｒ３（入力側）およびＴｒ４（出力側））を有している。Ｔｒ３のソースまたはドレインとＴｒ４のソースまたはドレインとの接続点は、定電圧源１０６に接続されている。Ｔｒ３のゲイト電極とＴｒ４のゲイト電極とは接続されている。また、Ｔｒ３のゲイト電極およびＴｒ４のゲイト電極は、Ｔｒ３のソースまたはドレインのうちＴｒ４のソースまたはドレインと接続されている方（定電圧源１０６に接続されている方）の他方と接続されている。
【００４２】
Ｔｒ１のソースまたはドレインのうち定電流源１０３に接続されている方の他方は、Ｔｒ３のソースまたはドレインのうちＴｒ４と接続されている方（定電圧源１０６に接続されている方）の他方と接続されている。また、Ｔｒ２のソースまたはドレインのうち定電流源１０３に接続されている方の他方は、Ｔｒ４のソースまたはドレインのうちＴｒ３と接続されている方（定電圧源１０６に接続されている方）の他方と接続されている。このようにして差動回路Ｂ１と電流ミラー回路Ｃ１とが接続されている。
【００４３】
アナログバッファＡ１と同様に、アナログバッファ回路Ａ２は、差動回路Ｂ２および電流ミラー回路Ｃ２を有する。
【００４４】
差動回路Ｂ２は、入力側および出力側のＰチャネル型ＴＦＴ（Ｔｒ５（入力側）およびＴｒ６（出力側））を有している。Ｔｒ５のゲイト電極は入力端（ＩＮ）１０１に接続されており、Ｔｒ６のゲイト電極は出力端（ＯＵＴ）１０２に接続されている。Ｔｒ５のソースまたはドレインとＴｒ６のソースまたはドレインとの接続点は、定電流源１０４に接続されている。また、Ｔｒ６のゲイト電極は、定電流源１０４が接続されたソースまたはドレインの他方に接続されている。
【００４５】
電流ミラー回路Ｃ２は、入力側および出力側のＮチャネル型ＴＦＴ（Ｔｒ７（入力側）およびＴｒ８（出力側））を有している。Ｔｒ７のソースまたはドレインとＴｒ８のソースまたはドレインとの接続点は、定電圧源１０６に接続されている。Ｔｒ７のゲイト電極とＴｒ８のゲイト電極とは接続されている。また、Ｔｒ７のゲイト電極およびＴｒ８のゲイト電極は、Ｔｒ７のソースまたはドレインのうちＴｒ８と接続されている方の他方と接続されている。
【００４６】
Ｔｒ５のソースまたはドレインのうち定電流源１０４に接続されている方の他方は、Ｔｒ７のソースまたはドレインのうちＴｒ８と接続されている方（定電圧源１０６に接続されている方）の他方と接続されている。また、Ｔｒ６のソースまたはドレインのうち定電流源１０４に接続されている方の他方は、Ｔｒ８のソースまたはドレインのうちＴｒ７のソースまたはドレインと接続されている方（定電圧源１０６に接続されている方）の他方と接続されている。このようにして差動回路Ｂ２と電流ミラー回路Ｃ２とが接続されている。
【００４７】
また、アナログバッファＡ１、Ａ２と同様に、アナログバッファ回路Ａｎは、差動回路Ｂｎおよび電流ミラー回路Ｃｎを有する。
【００４８】
差動回路Ｂｎは、入力側および出力側のＰチャネル型ＴＦＴ（Ｔｒ４ｎ−３（入力側）およびＴｒ４ｎ−２（出力側））を有している。Ｔｒ４ｎ−３のゲイト電極は入力端（ＩＮ）１０１に接続されており、Ｔｒ４ｎ−２のゲイト電極は出力端（ＯＵＴ）１０２に接続されている。Ｔｒ４ｎ−３のソースまたはドレインとＴｒ４ｎ−２のソースまたはドレインとの接続点は、定電流源１０５に接続されている。また、Ｔｒ４ｎ−２のゲイト電極は、定電流源１０５が接続されたソースまたはドレインの他方に接続されている。
【００４９】
電流ミラー回路Ｃｎは、入力側および出力側のＮチャネル型ＴＦＴ（Ｔｒ４ｎ−１（入力側）およびＴｒ４ｎ（出力側））を有している。Ｔｒ４ｎ−１のソースまたはドレインとＴｒ４ｎのソースまたはドレインとの接続点は、定電圧源１０６に接続されている。Ｔｒ４ｎ−１のゲイト電極とＴｒ４ｎのゲイト電極とは接続されている。また、Ｔｒ４ｎ−１のゲイト電極およびＴｒ４ｎのゲイト電極は、Ｔｒ４ｎ−１のソースまたはドレインのうちＴｒ４ｎのソースまたはドレインと接続されている方（定電圧源１０６と接続されている方）の他方と接続されている。
【００５０】
Ｔｒ４ｎ−３のソースまたはドレインのうち定電流源１０５に接続されている方の他方は、Ｔｒ４ｎ−１のソースまたはドレインのうちＴｒ４ｎと接続されている方（定電圧源１０６と接続されている方）の他方と接続されている。また、Ｔｒ４ｎ−２のソースまたはドレインのうち定電流源１０５に接続されている方の他方は、Ｔｒ４ｎのソースまたはドレインのうちＴｒ４ｎ−１と接続されている方（定電圧源１０６と接続されている方）の他方と接続されている。このようにして差動回路Ｂｎと電流ミラー回路Ｃｎとが接続されている。
【００５１】
アナログバッファＡ３〜Ａｎ−１（いずれも図示せず）の回路構成に関しても、アナログバッファＡ１、Ａ２あるいはＡｎと同様である。
【００５２】
上述したように、本発明のアナログバッファ回路は、ｎ個のアナログバッファ回路を並列に接続して構成されている。しかも、本発明のアナログバッファ回路を構成するＴＦＴには、チャネル幅の大きなものは用いず、比較的チャネル幅の小さなも（１００μｍ以下（好ましくは９０μｍ以下））のものを用いる。こうすることによってＴＦＴの特性のばらつきを防ぎ、結果としてアナログバッファ回路の特性のばらつきを小さくすることができる。しかも、電流容量の大きなアナログバッファ回路を実現することができる。
【００５３】
なお、差動回路と電流ミラー回路とに用いられる薄膜トランジスタの極性はそれぞれ逆の極性になる。図１においては、差動回路においてはＰチャネル型の薄膜トランジスタを用い、電流ミラー回路においてはＮチャネル型の薄膜トランジスタを用いているが、このＰ型とＮ型の極性を逆にしてもよい。しかし、同極性では動作しない。
【００５４】
また、前述したレーザー技術によって、本発明のアナログバッファ回路を用いたアクティブマトリクス型液晶表示装置を形成する場合、以下のようにすると、更にアナログバッファ回路の特性のばらつきを更に小さくすることができる。
【００５５】
図１に示す本発明のアナログバッファを用いた場合、差動回路Ｂ１〜Ｂｎを線状レーザーの同じパルス内に含まれるようにし、かつ電流ミラー回路Ｃ１〜Ｃｎを線状レーザーの同じパルス内に含まれるようにする。線状レーザーの同じパルスによって多結晶化された半導体薄膜は、特性のばらつきが少ないことが分かっている。よって、こうすることによって、アナログバッファ回路の特性のばらつきを更に小さくすることができる。また、差動回路Ｂ１〜Ｂｎおよび電流ミラー回路Ｃ１〜Ｃｎを線状レーザーの同じパルス内に含まれるようにしてもよい。
【００５６】
また、線状のレーザーの走査方向、即ち線に直角な方向に対して、アナログバッファ回路を構成するＴＦＴの活性層、つまりはキャリアの移動方向が斜めになるように配置（パターンニング）することもできる。
【００５７】
上述したように、線状レーザビームの走査方向に対してＴＦＴの活性層が斜めになるように配置すると、個々のＴＦＴ特性のばらつきが減少することが知られている。よって、画質を直接左右するアナログバッファの特性のばらつきを更に小さくすることができる。
【００５８】
以下に本発明の構成を説明する。
【００５９】
本発明のある実施形態によると、
差動回路と電流ミラー回路とを有するアナログバッファ回路をｎ個（ｎは２以上の自然数）並列に接続した構成を有する薄膜トランジスタ回路が提供される。このことによって上記目的が達成される。
【００６０】
また、本発明のある実施形態によると、
前記差動回路を構成する複数の薄膜トランジスタと、前記電流ミラー回路を構成する複数の薄膜トランジスタと、はそれぞれ線状パルスレーザの同一ショット内に配置されることを特徴とする請求項１に記載の薄膜トランジスタ回路が提供される。このことによって上記目的が達成される。
【００６１】
また、本発明のある実施形態によると、
前記複数の薄膜トランジスタのキャリア移動方向は、前記線状パルスレーザの走査方向に対して概略４５°であることを特徴とする請求項１または２に記載の薄膜トランジスタ回路が提供される。このことによって上記目的が達成される。
【００６２】
また、本発明のある実施形態によると、
入力側の薄膜トランジスタと、ゲイト、ソースおよびドレインの電位がそれぞれ共通の出力側のｍ個の薄膜トランジスタと、を有する差動回路と、
入力側の薄膜トランジスタと、ゲイト、ソースおよびドレインの電位がそれぞれ共通の出力側のｍ個の薄膜トランジスタと、を有する電流ミラー回路と、
を有するアナログバッファ回路をｎ個有する薄膜トランジスタ回路が提供される。このことによって上記目的が達成される。
【００６３】
前記ｎ個のアナログバッファ回路の前記差動回路の前記入力側の薄膜トランジスタおよび出力側のｍ個の薄膜トランジスタと、前記ｎ個のアナログバッファ回路の前記電流ミラー回路の前記入力側の薄膜トランジスタおよび出力側のｍ個の薄膜トランジスタと、はそれぞれ線状パルスレーザの同一ショット内に配置されるようにしてもよい。
【００６４】
前記薄膜トランジスタのキャリア移動方向は、前記線状パルスレーザの走査方向に対して概略４５°であるようにしてもよい。
【００６５】
また、本発明のある実施形態によると、
画素マトリクス回路と、
ソース信号線側駆動回路と、
ゲイト信号線側駆動回路と、
を備えた半導体表示装置であって、
前記ソース信号線側駆動回路は、差動回路と電流ミラー回路とを有するアナログバッファ回路をｎ個（ｎは２以上の自然数）並列に接続した構成を有する薄膜トランジスタ回路を有することを特徴とする半導体表示装置が提供される。このことによって上記目的が達成される。。
【００６６】
前記差動回路を構成する複数の薄膜トランジスタと、前記電流ミラー回路を構成する複数の薄膜トランジスタと、はそれぞれ線状パルスレーザの同一ショット内に配置されるようにしてもよい。
【００６７】
前記複数の薄膜トランジスタのキャリア移動方向は、前記線状パルスレーザの走査方向に対して概略４５°であるようにしてもよい。
【００６８】
また、本発明のある実施形態によると、
画素マトリクス回路と、
ソース信号線側駆動回路と、
ゲイト信号線側駆動回路と、
を備えた半導体表示装置であって、
前記ソース信号線側駆動回路は、
入力側の薄膜トランジスタと、ゲイト、ソースおよびドレインの電位がそれぞれ共通の出力側のｍ個の薄膜トランジスタと、を有する差動回路と、
入力側の薄膜トランジスタと、ゲイト、ソース、およびドレインの電位がそれぞれ共通のｍ個の出力側の薄膜トランジスタと、を有する電流ミラー回路と、
を有するアナログバッファ回路をｎ個有する薄膜トランジスタ回路を有する半導体表示装置が提供される。このことによって上記目的が達成される。
【００６９】
前記ｎ個のアナログバッファ回路の前記差動回路の前記入力側の薄膜トランジスタおよび出力側のｍ個の薄膜トランジスタと、前記ｎ個のアナログバッファ回路の前記電流ミラー回路の前記入力側の薄膜トランジスタおよび出力側のｍ個の薄膜トランジスタと、はそれぞれ線状パルスレーザの同一ショット内に配置されるようにしてもよい。
【００７０】
前記薄膜トランジスタのキャリア移動方向は、前記線状パルスレーザの走査方向に対して概略４５°であるようにしてもよい。
【００７１】
ここで、以下の実施例をもって本発明の詳細について説明する。なお、以下の実施例は本発明のある実施形態にすぎず、本発明はこれらに限定されるわけではない。
【００７２】
【実施例】
【００７３】
（実施例１）
【００７４】
本実施例では、本発明のアナログバッファをアクティブマトリクス型液晶表示装置のソース信号線側駆動回路に用いた場合について説明する。なお、本発明のアナログバッファをゲイト信号線側駆動回路に用いることもできる。また、本実施例のアクティブマトリクス型液晶表示装置の画素数は、横１０２４×縦７６８画素とした。
【００７５】
図２を参照する。図２には、本実施例のアナログバッファ回路の回路構成が示されている。本実施例のアナログバッファ回路は、３つのアナログバッファ回路Ａ１〜Ａ３を並列に接続した構成をとっている（ｎ＝３）。アナログバッファ回路Ａ１〜Ａ３のそれぞれは、差動回路および電流ミラー回路を有している。アナログバッファ回路Ａ１〜Ａ３は、それぞれ入力端（ＩＮ）２０１と、出力端（ＯＵＴ）２０２に接続されていることや、定電流源２０３〜２０５および定電圧源２０６に接続されていることは、上述のアナログバッファ回路をｎ個並列に接続した回路と同様である。
【００７６】
アナログバッファ回路Ａ１は、差動回路Ｂ１および電流ミラー回路Ｃ１を有している。差動回路Ｂ１および電流ミラー回路Ｃ１を構成する、Ｐチャネル型ＴＦＴ（Ｔｒ１およびＴｒ２）のチャネル幅は、それぞれ３０μｍとし、Ｎチャネル型ＴＦＴ（Ｔｒ３およびＴｒ４）のチャネル幅は、それぞれ３０μｍとした。
【００７７】
アナログバッファ回路Ａ２およびアナログバッファ回路Ａ３に関しても、アナログバッファ回路Ａ１と同様である。これらの回路を構成するＰチャネル型ＴＦＴ（Ｔｒ５、Ｔｒ６、Ｔｒ９、およびＴｒ１０）のチャネル幅は、それぞれ３０μｍとし、Ｎチャネル型ＴＦＴ（Ｔｒ７、Ｔｒ８、Ｔｒ１１、およびＴｒ１２）のチャネル幅は、それぞれ３０μｍとした。
【００７８】
なお、本実施例では、差動回路を構成するＴＦＴの数と、電流ミラー回路を構成するＴＦＴの数とを同じとしたが、必ずしも同じにする必要はない。また、Ｐチャネル型ＴＦＴあるいはＮチャネル型ＴＦＴのチャネル幅を３０μｍとしたが、１００μｍ以下（好ましくは９０μｍ以下）とすれば良い。
【００７９】
本実施例では、アナログバッファ回路は、チャネル幅の比較的小さなＴＦＴをもちいて構成された３つのアナログバッファ回路を並列に接続することによって構成されている。したがって、アナログバッファ回路を、１つのアナログバッファ回路で構成する場合と比較して、それぞれを構成する複数のＴＦＴのサイズ（チャネル幅）は３分の１で済む。よって、ＴＦＴの自己発熱を小さくすることができ、自己発熱によるＴＦＴのしきい値の変化や劣化を防ぐことができる。かつ、仮にアナログバッファ回路を構成する３つのアナログバッファ回路Ａ１〜Ａ３のうち１つあるいは２つが動作しなくなったとしても、残りの２つあるいは１つのアナログバッファ回路によって動作することができる。したがって、製品の歩留
【００８０】
本実施例のように、アクティブマトリクス型液晶表示装置の画質を直接左右するアナログバッファをチャネル幅の小さな複数のＴＦＴで構成し、かつ容量を確保することによって、ばらつきを小さくし、自己発熱を小さくし、信頼性を高くし、かつ劣化を少くすることができる。
【００８１】
以下に、本実施例のアナログバッファを駆動回路に有するアクティブマトリクス型液晶表示装置の作製方法の一例を述べる。なお、以下に述べる作製方法は、本発明を実現する一方法にすぎず、他の作製方法によっても本発明の薄膜トランジスタ回路を有するアクティブマトリクス型液晶表示装置が実現され得る。
【００８２】
ここでは、絶縁表面を有する基板上に複数のＴＦＴを形成し、画素マトリクス回路、駆動回路、およびロジック回路等をモノリシックに構成する例を図３〜図６に示す。なお、本実施例では、画素マトリクス回路の１つの画素と、他の回路（本発明のアナログバッファを有する駆動回路、ロジック回路等）の基本回路であるＣＭＯＳ回路とが同時に同一基板上に形成される様子を示す。また、本実施例では、Ｐチャネル型ＴＦＴとＮチャネル型ＴＦＴとがそれぞれ１つのゲイト電極を備えている場合について、その作製工程を説明するが、ダブルゲイト型やトリプルゲイト型のような複数のゲイト電極を備えたＴＦＴによるＣＭＯＳ回路をも同様に作製することができる。
【００８３】
図３を参照する。まず、絶縁表面を有する基板として石英基板３０１を準備する。石英基板の代わりに熱酸化膜を形成したシリコン基板を用いることもできる。また、石英基板上に一旦非晶質珪素膜を形成し、それを完全に熱酸化して絶縁膜とする様な方法をとっても良い。さらに、絶縁膜として窒化珪素膜を形成した石英基板、セラミックス基板を用いても良い。
【００８４】
基板３０１上に非晶質珪素膜３０２を減圧ＣＶＤ法、プラズマＣＶＤ法、またはスパッタ法により形成する。非晶質珪素膜３０２は、最終的な膜厚（熱酸化後の膜減りを考慮した膜厚）が１０〜１００ｎｍ（好ましくは３０〜６０ｎｍ）となる様に調節する。なお、成膜に際して膜中の不純物濃度の管理を徹底的に行うことは重要である。
【００８５】
なお、本実施例では、基板３０１上に非晶質珪素膜３０２を形成したが、非晶質珪素膜の代わりに他の半導体薄膜を用いてもよい。例えば、Ｓｉx Ｇｅ1-x （０＜Ｘ＜１）で示される珪素とゲルマニウムの化合物を用いることも可能である。
【００８６】
本実施例の場合、非晶質珪素膜３０２中では結晶化を阻害する不純物であるＣ（炭素）およびＮ（窒素）の濃度はいずれも５×１０18ａｔｏｍｓ／ｃｍ3 未満（代表的には５×１０17ａｔｏｍｓ／ｃｍ3 以下、好ましくは２×１０17ａｔｏｍｓ／ｃｍ3 以下）、Ｏ（酸素）は１．５×１０19ａｔｏｍｓ／ｃｍ3 未満（代表的には１×１０18ａｔｏｍｓ／ｃｍ3 以下、好ましくは５×１０17ａｔｏｍｓ／ｃｍ3 以下）となる様に管理する。なぜならば各不純物がこれ以上の濃度で存在すると、後の結晶化の際に悪影響を及ぼし、結晶化後の膜質を低下させる原因となるからである。本明細書中において膜中の上記の不純物元素濃度は、ＳＩＭＳ（質量２次イオン分析）の測定結果における最小値で定義される。
【００８７】
上記構成を得るため、本実施例で用いる減圧熱ＣＶＤ炉は定期的にドライクリーニングを行い、成膜室の清浄化を図っておくことが望ましい。ドライクリーニングは、２００〜４００℃程度に加熱した炉内に１００〜３００ｓｃｃｍのＣｌＦ3 （フッ化塩素）ガスを流し、熱分解によって生成したフッ素によって成膜室のクリーニングを行えば良い。
【００８８】
なお、本出願人の知見によれば炉内温度３００℃とし、ＣｌＦ3 （フッ化塩素）ガスの流量を３００ｓｃｃｍとした場合、約２μｍ厚の付着物（主に珪素を主成分する）を４時間で完全に除去することができる。
【００８９】
また、非晶質珪素膜３０２中の水素濃度も非常に重要なパラメータであり、水素含有量を低く抑えた方が結晶性の良い膜が得られる様である。そのため、非晶質珪素膜３０２の成膜は減圧熱ＣＶＤ法であることが好ましい。なお、成膜条件を最適化することでプラズマＣＶＤ法を用いることも可能である。
【００９０】
なお、非晶質珪素膜３０２の成膜時にＴＦＴのしきい値電圧（Ｖｔｈ）を制御するための不純物元素（１３族元素、代表的にはボロン、または１５族元素、代表的にはリン）を添加することは有効である。添加量は、上記Ｖｔｈ制御用不純物を添加しない場合のＶｔｈを鑑みて決定する必要がある。
【００９１】
次に、非晶質珪素膜３０２の結晶化工程を行う。結晶化の手段としては特開平７−１３０６５２号公報記載の技術を用いる。同公報の実施例１および実施例２のどちらの手段でも良いが、本実施例では、同広報の実施例２に記載した技術内容（特開平８−７８３２９号公報に詳しい）を利用するのが好ましい。
【００９２】
特開平８−７８３２９号公報記載の技術は、まず触媒元素の添加領域を選択するマスク絶縁膜３０３を形成する。マスク絶縁膜３０３は触媒元素を添加するために複数箇所の開口部を有している。この開口部の位置によって結晶領域の位置を決定することができる。
【００９３】
そして、非晶質珪素膜の結晶化を助長する触媒元素としてニッケル（Ｎｉ）を含有した溶液をスピンコート法により塗布し、Ｎｉ含有層３０４を形成する。なお、触媒元素としてはニッケル以外にも、コバルト（Ｃｏ）、鉄（Ｆｅ）、パラジウム（Ｐｄ）、ゲルマニウム（Ｇｅ）、白金（Ｐｔ）、銅（Ｃｕ）、金（Ａｕ）等を用いることができる（図３（Ａ））。
【００９４】
また、上記触媒元素の添加工程は、レジストマスクを利用したイオン注入法またはプラズマドーピング法を用いることもできる。この場合、添加領域の占有面積の低減、横成長領域の成長距離の制御が容易となるので、微細化した回路を構成する際に有効な技術となる。
【００９５】
次に、触媒元素の添加工程が終了したら、５００℃で２時間程度の水素出しの後、不活性雰囲気、水素雰囲気または酸素雰囲気中において５００〜７００℃（代表的には５５０〜６５０℃、好ましくは５７０℃）の温度で４〜２４時間の加熱処理を加えて非晶質珪素膜３０２の結晶化を行う。本実施例では窒素雰囲気で５７０℃で１４時間の加熱処理を行う。
【００９６】
この時、非晶質珪素膜３０２の結晶化はニッケルを添加した領域３０５および３０６等で発生した核から優先的に進行し、基板３０１の基板面に対してほぼ平行に成長した結晶領域３０７および３０８が形成される。この結晶領域３０７および３０８を横成長領域と呼ぶ。横成長領域は比較的揃った状態で個々の結晶が集合しているため、全体的な結晶性に優れるという利点がある（図３（Ｂ））。
【００９７】
なお、上述の特開平７−１３０６５２号公報の実施例１に記載された技術を用いた場合も微視的には横成長領域と呼びうる領域が形成されている。しかしながら、核発生が面内において不均一に起こるので結晶粒界の制御性の面で難がある。
【００９８】
結晶化のための加熱処理が終了したら、マスク絶縁膜９０３を除去してパターニングを行い、横成長領域３０７および３０８でなる島状半導体層（活性層）３０９、３１０、および３１１を形成する（図３（Ｃ））。
【００９９】
ここで３０９はＣＭＯＳ回路を構成するＮチャネル型ＴＦＴの活性層、３１０はＣＭＯＳ回路を構成するＰチャネル型ＴＦＴの活性層、３１１は画素マトリクス回路を構成するＮチャネル型ＴＦＴ（画素ＴＦＴ）の活性層である。
【０１００】
活性層３０９、３１０、および３１１を形成したら、その上に珪素を含む絶縁膜でなるゲイト絶縁膜３１２を成膜する（図３（Ｃ））。
【０１０１】
そして、次に図３（Ｄ）に示す様に触媒元素（ニッケル）を除去または低減するための加熱処理（触媒元素のゲッタリングプロセス）を行う。この加熱処理は処理雰囲気中にハロゲン元素を含ませ、ハロゲン元素による金属元素のゲッタリング効果を利用するものである。
【０１０２】
なお、ハロゲン元素によるゲッタリング効果を十分に得るためには、上記加熱処理を７００℃を超える温度で行なうことが好ましい。この温度以下では処理雰囲気中のハロゲン化合物の分解が困難となり、ゲッタリング効果が得られなくなる恐れがある。
【０１０３】
そのため本実施例ではこの加熱処理を７００℃を超える温度で行い、好ましくは８００〜１０００℃（代表的には９５０℃）とし、処理時間は０．１〜６ｈｒ、代表的には０．５〜１ｈｒとする。
【０１０４】
なお、本実施例では酸素雰囲気中に対して塩化水素（ＨＣｌ）を０．５〜１０体積％（本実施例では３体積％）の濃度で含有させた雰囲気中において、９５０℃で、３０分の加熱処理を行う例を示す。ＨＣｌ濃度を上記濃度以上とすると、活性層３０９、３１０、および３１１の表面に膜厚程度の凹凸が生じてしまうため好ましくない。
【０１０５】
また、ハロゲン元素を含む化合物してＨＣｌガスを用いる例を示したが、それ以外のガスとして、代表的にはＨＦ、ＮＦ3 、ＨＢｒ、Ｃｌ2 、ＣｌＦ3 、ＢＣｌ2 、Ｆ2 、Ｂｒ2 等のハロゲンを含む化合物から選ばれた一種または複数種のものを用いることができる。
【０１０６】
この工程においては活性層３０９、３１０、および３１１中のニッケルが塩素の作用によりゲッタリングされ、揮発性の塩化ニッケルとなって大気中へ離脱して除去されると考えられる。そして、この工程により活性層３０９、３１０、および３１１中のニッケルの濃度は５×１０17ａｔｏｍｓ／ｃｍ3 以下にまで低減される。
【０１０７】
なお、５×１０17ａｔｏｍｓ／ｃｍ3 という値はＳＩＭＳ（質量二次イオン分析）の検出下限である。本出願人が試作したＴＦＴを解析した結果、１×１０18ａｔｏｍｓ／ｃｍ3 以下（好ましくは５×１０17ａｔｏｍｓ／ｃｍ3 以下）ではＴＦＴ特性に対するニッケルの影響は確認されなかった。ただし、本明細書中における不純物濃度は、ＳＩＭＳ分析の測定結果の最小値でもって定義される。
【０１０８】
また、上記加熱処理により活性層３０９、３１０、および３１１とゲイト絶縁膜３１２との界面では熱酸化反応が進行し、熱酸化膜の分だけゲイト絶縁膜３１２の膜厚は増加する。この様にして熱酸化膜を形成すると、非常に界面準位の少ない半導体／絶縁膜界面を得ることができる。また、活性層端部における熱酸化膜の形成不良（エッジシニング）を防ぐ効果もある。
【０１０９】
また、触媒元素のゲッタリングプロセスを、マスク絶縁膜３０３を除去した後、活性層をパターンニングする前に行なうことも有効である。また、触媒元素のゲッタリングプロセスを、活性層をパターンニングした後に行なってもよい。また、いずれのゲッタリングプロセスを組み合わせて行なってもよい。
【０１１０】
なお、触媒元素のゲッタリングプロセスを、Ｐ（リン）を用いることによって行うこともできる。このリンによるゲッタリングプロセスを上述したゲッタリングプロセスに組み合わせても良い。また、リンによるゲッタリングプロセスのみを用いても良い。
【０１１１】
さらに、上記ハロゲン雰囲気における加熱処理を施した後に、窒素雰囲気中で９５０℃で１時間程度の加熱処理を行なうことで、ゲイト絶縁膜３１２の膜質の向上を図ることも有効である。
【０１１２】
なお、ＳＩＭＳ分析により活性層３０９、３１０、および３１１中にはゲッタリング処理に使用したハロゲン元素が、１×１０15ａｔｏｍｓ／ｃｍ3 〜１×１０20ａｔｏｍｓ／ｃｍ3 の濃度で残存することも確認されている。また、その際、活性層３０９、３１０、および３１１と加熱処理によって形成される熱酸化膜との間に前述のハロゲン元素が高濃度に分布することがＳＩＭＳ分析によって確かめられている。
【０１１３】
また、他の元素についてもＳＩＭＳ分析を行った結果、代表的な不純物であるＣ（炭素）、Ｎ（窒素）、Ｏ（酸素）、Ｓ（硫黄）はいずれも５×１０18ａｔｏｍｓ／ｃｍ3 未満（典型的には１×１０18ａｔｏｍｓ／ｃｍ3 以下）であることが確認された。
【０１１４】
このようにして得られた活性層の横成長領域は、棒状または偏平棒状の集合体からなる特異な結晶構造を示す。この特異な結晶構造の特徴に関しては後述することにする。
【０１１５】
次に、図４を参照する。まず、図示しないアルミニウムを主成分とする金属膜を成膜し、パターニングによって後のゲイト電極の原型３１３、３１４、および３１５を形成する。本実施例では２ｗｔ％のスカンジウムを含有したアルミニウム膜を用いる（図４（Ａ））。
【０１１６】
なお、２ｗｔ％のスカンジウムを含有したアルミニウム膜の代わりに、不純物を注入した多結晶珪素膜をゲイト電極として用いてもよい。
【０１１７】
次に、特開平７−１３５３１８号公報記載の技術により多孔性の陽極酸化膜３１６、３１７、および３１８、無孔性の陽極酸化膜３１９、３２０、および３２１、ゲイト電極３２２、３２３、および３２４を形成する（図４（Ｂ））。
【０１１８】
こうして図４（Ｂ）の状態が得られたら、次にゲイト電極３２２、３２３、および３２４、多孔性の陽極酸化膜３１６、３１７、および３１８をマスクとしてゲイト絶縁膜３１２をエッチングする。そして、多孔性の陽極酸化膜３１６、３１７、および３１８を除去して図４（Ｃ）の状態を得る。なお、図４（Ｃ）において３２５、３２６、および３２７で示されるのは、加工後のゲイト絶縁膜である。
【０１１９】
次に、一導電性を付与する不純物元素の添加工程を行う。不純物元素としてはＮチャネル型ならばＰ（リン）またはＡｓ（砒素）、Ｐ型ならばＢ（ボロン）またはＧａ（ガリウム）を用いれば良い。
【０１２０】
本実施例では、Ｎチャネル型およびＰチャネル型のＴＦＴを形成するための不純物添加をそれぞれ２回の工程に分けて行う。
【０１２１】
最初に、Ｎチャネル型のＴＦＴを形成するための不純物添加を行う。まず、１回目の不純物添加（本実施例ではＰ（リン）を用いる）を高加速電圧８０ｋｅＶ程度で行い、 ｎ- 領域を形成する。このｎ- 領域は、Ｐイオン濃度が１×１０18ａｔｏｍｓ／ｃｍ3 〜１×１０19ａｔｏｍｓ／ｃｍ3 となるように調節する。
【０１２２】
さらに、２回目の不純物添加を低加速電圧１０ｋe Ｖ程度で行い、ｎ+ 領域を形成する。この時は、 加速電圧が低いので、ゲイト絶縁膜がマスクとして機能する。また、このｎ+ 領域は、シート抵抗が５００Ω以下（好ましくは３００Ω以下）となるように調節する。
【０１２３】
以上の工程を経て、ＣＭＯＳ回路を構成するＮチャネル型ＴＦＴのソース領域３２８、ドレイン領域３２９、低濃度不純物領域３３０、チャネル形成領域３３１が形成される。また、画素ＴＦＴを構成するＮチャネル型ＴＦＴのソース領域３３２、ドレイン領域３３３、低濃度不純物領域３３４、チャネル形成領域３３５が確定する（図４（Ｄ））。
【０１２４】
なお、図４（Ｄ）に示す状態ではＣＭＯＳ回路を構成するＰチャネル型ＴＦＴの活性層は、Ｎチャネル型ＴＦＴの活性層と同じ構成となっている。
【０１２５】
次に、図５（Ａ）に示すように、Ｎチャネル型ＴＦＴを覆ってレジストマスク３３６を設け、Ｐ型を付与する不純物イオン（本実施例ではボロンを用いる）の添加を行う。
【０１２６】
この工程も前述の不純物添加工程と同様に２回に分けて行うが、Ｎチャネル型をＰチャネル型に反転させる必要があるため、前述のＰイオンの添加濃度の数倍程度の濃度のＢ（ボロン）イオンを添加する。
【０１２７】
こうしてＣＭＯＳ回路を構成するＰチャネル型ＴＦＴのソース領域３３７、ドレイン領域３３８、低濃度不純物領域３３９、チャネル形成領域３４０が形成される（図５（Ａ））。
【０１２８】
以上の様にして活性層が完成したら、ファーネスアニール、レーザーアニール、ランプアニール等の組み合わせによって不純物イオンの活性化を行う。それと同時に添加工程で受けた活性層の損傷も修復される。
【０１２９】
次に、層間絶縁膜３４１として酸化珪素膜と窒化珪素膜との積層膜を形成し、コンタクトホールを形成した後、ソース電極３４２、３４３、および３４４、ドレイン電極３４５、３４６を形成して図５（Ｂ）に示す状態を得る。なお、層間絶縁膜３４１として有機性樹脂膜を用いることもできる。
【０１３０】
図５（Ｂ）に示す状態が得られたら、有機性樹脂膜からなる第１の層間絶縁膜３４７を０．５〜３μｍの厚さに形成する。有機性樹脂膜としては、ポリイミド、アクリル、ポリイミドアミド等が用いられる。有機性樹脂膜の利点は、成膜方法が簡単である点、容易に膜厚を厚くできる点、比誘電率が低いので寄生容量を低減できる点、平坦性に優れている点などが挙げられる。なお、上述した以外の有機性樹脂膜を用いることもできる。
【０１３１】
次に、第１の層間絶縁膜３４７上に遮光性を有する膜でなるブラックマトリクス３４８を１００ｎｍの厚さに形成する。なお、本実施例では、ブラックマトリクス３４８としてチタン膜を用いるが、黒色顔料を含む樹脂膜等を用いることもできる。
【０１３２】
なお。ブラックマトリクス３４８にチタン膜を用いる場合には、 駆動回路や他の周辺回路部の配線の一部をチタンによって形成することができる。このチタンの配線は、ブラックマトリクス３４８の形成時に、同時に形成され得る。
【０１３３】
ブラックマトリクス３４８を形成したら、第２の層間絶縁膜３４９として酸化珪素膜、窒化珪素膜、有機性樹脂膜のいずれかまたはそれらの積層膜を０．１〜０．３μｍの厚さに形成する。そして層間絶縁膜３４７および層間絶縁膜３４９にコンタクトホールを形成し、画素電極３５０を１２０ｎｍの厚さに形成する。本実施例の構成によると、ブラックマトリクス３４８と画素電極３５０とが重畳する領域で補助容量が形成されている（図５（Ｃ））。なお、本実施例は透過型のアクティブマトリクス液晶表示装置の例であるため画素電極３５０を構成する導電膜としてＩＴＯ等の透明導電膜を用いる。
【０１３４】
次に、基板全体を３５０℃の水素雰囲気で１〜２時間加熱し、素子全体の水素化を行うことで膜中（特に活性層中）のダングリングボンド（不対結合手）を補償する。以上の工程を経て同一基板上にＣＭＯＳ回路および画素マトリクス回路を作製することができる。
【０１３５】
次に、図６を用いて、上記の工程によって作製されたアクティブマトリクス基板をもとに、アクティブマトリクス型液晶表示装置を作製する工程を説明する。
【０１３６】
図５（Ｃ）の状態のアクティブマトリクス基板に配向膜３５１を形成する。本実施例では、配向膜３５１には、ポリイミドを用いた。次に、対向基板を用意する。対向基板は、ガラス基板３５２、透明導電膜３５３、配向膜３５４とで構成される。
【０１３７】
なお、本実施例では、配向膜には、液晶分子が基板に対して平行に配向するようなポリイミド膜を用いた。なお、配向膜形成後、ラビング処理を施すことにより、液晶分子がある一定のプレチルト角を持って平行配向するようにした。
【０１３８】
次に、 上記の工程を経たアクティブマトリクス基板と対向基板とを公知のセル組み工程によって、シール材やスペーサ（共に図示せず）などを介して貼り合わせる。その後、両基板の間に液晶材料３５５を注入し、封止剤（図示せず）によって完全に封止する。よって、図６に示すような透過型のアクティブマトリクス型液晶表示装置が完成する。
【０１３９】
図７には、完成したアクティブマトリクス型液晶表示装置の斜視図が示されている。７０１はアクティブマトリクス基板、７０２は画素マトリクス回路、７０３はソース信号線側駆動回路、７０４はゲイト信号線側駆動回路、７０５は他の周辺回路、７０６は対向基板である。図７に示されるように、本実施例のアクティブマトリクス型液晶表示装置は、ＦＰＣを取り付ける端面のみアクティブマトリクス基板が外部に出ており、残りの３つの端面は揃っている。
【０１４０】
なお本実施例では、液晶表示装置がＴＮ（ツイストネマチック）モードによって表示を行うようにした。そのため、１対の偏光板（図示せず）がクロスニコル（１対の偏光板が、それぞれの偏光軸を直交させるような状態）で、液晶パネルを挟持するように配置された。
【０１４１】
よって、本実施例では、液晶表示装置に電圧が印加されていないとき白表示となる、いわゆるノーマリホワイトモードで表示を行うことが理解される。
【０１４２】
上述した製造方法によって、本実施例のアクティブマトリクス液晶表示装置は、駆動回路と他の周辺装置と画素とが共に石英基板やガラス基板などの絶縁基板上に一体形成され得ることが理解される。
【０１４３】
また、作製方法において、半導体薄膜の多結晶化を線状レーザーによって行う場合には、差動回路Ｂ１〜Ｂ３を線状レーザーの同じパルス内に含まれるようにし、かつ電流ミラー回路Ｃ１〜Ｃ３を線状レーザーの同じパルス内に含まれるようにする。線状レーザーの同じパルスによって多結晶化された半導体薄膜は、特性のばらつきが少ないことが分かっている。よって、こうすることによって、アナログバッファ回路の特性のばらつきを更に小さくすることができる。また、差動回路Ｂ１〜Ｂ３および電流ミラー回路Ｃ１〜Ｃ３を線状レーザーの同じパルス内に含まれるようにしてもよい。
【０１４４】
（実施例２）
【０１４５】
図８に本発明の別の実施形態を示す。図８には、アクティブマトリクス型半導体表示装置のソース信号線側駆動回路のアナログバッファ回路に本発明の構成を用いた場合が示されている。本実施例では、差動回路および電流ミラー回路の出力側の薄膜トランジスタの数をｍ倍に増加させている（ｍは２以上の自然数）。言い換えると、差動回路および電流ミラー回路の出力側の回路をｍ倍としている。こうすることによって構成されるアナログバッファ回路の電流能力を上げている。
【０１４６】
本実施例のアナログバッファ回路は、ｎ個のアナログバッファ回路Ａ１〜Ａｎを有している（ｎは２以上の自然数）。ｎ個のアナログバッファ回路が並列に接続されている点では、前述の回路形態と同じである。
【０１４７】
アナログバッファ回路Ａ１は、差動回路Ｂ１および電流ミラー回路Ｃ１を有している。
【０１４８】
差動回路Ｂ１は、入力側のＰチャネル型ＴＦＴ（Ｔｒ１）、および出力側のＰチャネル型ＴＦＴ（Ｔｒ２, １、Ｔｒ２, ２、・・・、およびＴｒ２, ｍ）を有している。Ｔｒ２, １、Ｔｒ２, ２、・・・、およびＴｒ２, ｍのゲイト電極は全て同電位となるように接続されている。Ｔｒ１のゲイト電極は入力端（ＩＮ）８０１に接続されており、Ｔｒ２, １、Ｔｒ２, ２、・・・、およびＴｒ２, ｍのゲイト電極は出力端（ＯＵＴ）８０２に接続されている。また、Ｔｒ２, １、Ｔｒ２, ２、・・・、およびＴｒ２, ｍのソースまたはドレインもそれぞれ全て同電位となるように接続されている。Ｔｒ１のソースまたはドレインとＴｒ２, １、Ｔｒ２, ２、・・・、およびＴｒ２, ｍのソースまたはドレインとの接続点は、定電流源８０３に接続されている。また、Ｔｒ２, １、Ｔｒ２, ２、・・・、およびＴｒ２, ｍのゲイト電極は、Ｔｒ２, １、Ｔｒ２, ２、・・・、およびＴｒ２, ｍのソースまたはドレインの定電流源８０３が接続された他方に接続されている。
【０１４９】
電流ミラー回路Ｃ１は、入力側のＮチャネル型ＴＦＴ（Ｔｒ３）、および出力側のＮチャネル型ＴＦＴ（Ｔｒ４, １、Ｔｒ４, ２、・・・、およびＴｒ４, ｍ）を有している。Ｔｒ３のソースまたはドレインとＴｒ４, １、Ｔｒ４, ２、・・・、およびＴｒ４, ｍ全てのソースまたはドレインとは接続されており、それらの接続点は、定電圧源１０６に接続されている。Ｔｒ３のゲイト電極とＴｒ４, １、Ｔｒ４, ２、・・・、およびＴｒ４, ｍのゲイト電極とは接続されている。また、Ｔｒ３のゲイト電極およびＴｒ４, １、Ｔｒ４, ２、・・・、ならびにＴｒ４, ｍ全てのゲイト電極は、Ｔｒ３のソースまたはドレインのうちＴｒ４, １、Ｔｒ４, ２、・・・、およびＴｒ４, ｍのソースまたはドレインと接続されている方（定電圧源８０６と接続されている方）の他方と接続されている。
【０１５０】
Ｔｒ１のソースまたはドレインのうち定電流源８０３に接続されている方の他方は、Ｔｒ３のソースまたはドレインのうちＴｒ４, １、Ｔｒ４, ２、・・・、およびＴｒ４, ｍのソースまたはドレインと接続されている方（定電圧源８０６と接続されている方）の他方と接続されている。また、Ｔｒ２, １、Ｔｒ２, ２、・・・、およびＴｒ２, ｍのソースまたはドレインのうち定電流源８０３に接続されている方の他方は、Ｔｒ４, １、Ｔｒ４, ２、・・・、およびＴｒ４, ｍのソースまたはドレインのうちＴｒ３のソースまたはドレインと接続されている方（定電圧源８０６と接続されている方）の他方と接続されている。このようにして差動回路Ｂ１と電流ミラー回路Ｃ１とが接続されている。
【０１５１】
アナログバッファＡ１と同様に、アナログバッファ回路Ａ２、・・・、およびＡｎ（Ａ３〜Ａｎ−１は、図示せず）は、それぞれ差動回路および電流ミラー回路を有する。
【０１５２】
アナログバッファ回路Ａｎは、差動回路Ｂｎおよび電流ミラー回路Ｃｎを有する。
【０１５３】
差動回路Ｂｎは、入力側のＰチャネル型ＴＦＴ（Ｔｒ４ｎ−３）、および出力側のＰチャネル型ＴＦＴ（Ｔｒ４ｎ−２, １、Ｔｒ４ｎ−２, ２、・・・、およびＴｒ４ｎ−２, ｍ）を有している。Ｔｒ４ｎ−２, １、Ｔｒ４ｎ−２, ２、・・・、およびＴｒ４ｎ−２, ｍのゲイト電極は全て同電位となるように接続されている。Ｔｒ４ｎ−３のゲイト電極は入力端（ＩＮ）８０１に接続されており、Ｔｒ４ｎ−２, １、Ｔｒ４ｎ−２, ２、・・・、およびＴｒ４ｎ−２, ｍのゲイト電極は出力端（ＯＵＴ）８０２に接続されている。また、Ｔｒ４ｎ−２, １、Ｔｒ４ｎ−２, ２、・・・、およびＴｒ４ｎ−２, ｍのソースまたはドレインもそれぞれ全て同電位となるように接続されている。Ｔｒ４ｎ−３のソースまたはドレインとＴｒ４ｎ−２, １、Ｔｒ４ｎ−２, ２、・・・、およびＴｒ４ｎ−２, ｍのソースまたはドレインとの接続点は、定電流源８０５に接続されている。また、Ｔｒ４ｎ−２, １、Ｔｒ４ｎ−２, ２、・・・、およびＴｒ４ｎ−２, ｍのゲイト電極は、Ｔｒ４ｎ−２, １、Ｔｒ４ｎ−２, ２、・・・、およびＴｒ４ｎ−２, ｍのソースまたはドレインの定電流源８０５が接続された他方に接続されている。
【０１５４】
電流ミラー回路Ｃｎは、入力側のＮチャネル型ＴＦＴ（Ｔｒ４ｎ−１）、および出力側のＮチャネル型ＴＦＴ（Ｔｒ４ｎ, １、Ｔｒ４ｎ, ２、・・・、およびＴｒ４ｎ, ｍ）を有している。Ｔｒ４ｎ−１のソースまたはドレインとＴｒ４ｎ, １、Ｔｒ４ｎ, ２、・・・、およびＴｒ４ｎ, ｍ全てのソースまたはドレインとは接続されており、それらの接続点は、定電圧源８０６に接続されている。Ｔｒ４ｎ−１のゲイト電極とＴｒ４ｎ, １、Ｔｒ４ｎ, ２、・・・、およびＴｒ４ｎ, ｍのゲイト電極とは接続されている。また、Ｔｒ４ｎ−１のゲイト電極およびＴｒ４ｎ, １、Ｔｒ４ｎ, ２、・・・、ならびにＴｒ４ｎ, ｍ全てのゲイト電極は、Ｔｒ４ｎ−１のソースまたはドレインのうちＴｒ４ｎ, １、Ｔｒ４ｎ, ２、・・・、およびＴｒ４ｎ, ｍのソースまたはドレインと接続されている方（定電圧源８０６と接続されている方）の他方と接続されている。
【０１５５】
Ｔｒ４ｎ−３のソースまたはドレインのうち定電流源８０５に接続されている方の他方は、Ｔｒ４ｎ−１のソースまたはドレインのうちＴｒ４ｎ, １、Ｔｒ４ｎ, ２、・・・、およびＴｒ４ｎ, ｍのソースまたはドレインと接続されている方（定電圧源８０６と接続されている方）の他方と接続されている。また、Ｔｒ４ｎ−２, １、Ｔｒ４ｎ−２, ２、・・・、およびＴｒ４ｎ−２, ｍのソースまたはドレインのうち定電流源８０５に接続されている方の他方は、Ｔｒ４ｎ, １、Ｔｒ４ｎ, ２、・・・、およびＴｒ４ｎ, ｍのソースまたはドレインのうちＴｒ４ｎ−１と接続されている方（定電圧源８０６と接続されている方）の他方と接続されている。このようにして差動回路Ｂｎと電流ミラー回路Ｃｎとが接続されている。
【０１５６】
アナログバッファＡ２〜Ａｎ−１（いずれも図示せず）の回路構成に関しても、アナログバッファＡ１あるいはＡｎと同様である。
【０１５７】
全ての定電流源の一方は、図示されるように定電圧源８０６に接続されている。
【０１５８】
本実施例では、差動アンプを構成するＰチャネル型ＴＦＴのチャネル幅は、３０μｍとした。また、電流ミラー回路を構成するＮチャネル型ＴＦＴのチャネル幅は、３０μｍとした。なお、本実施例では、それぞれのＴＦＴのチャネル幅は、３０μｍであるが、１００μｍ以下（好ましくは９０μｍ以下）とすればよい。
【０１５９】
本実施例のアナログバッファ回路の動作を説明する。入力端の電位が低下した場合、差動回路の入力側のＰチャネル型ＴＦＴに定電流源の電流のほとんどが流れ、さらに電流ミラー回路の入力にも流れる。電流ミラー回路の出力側のＴＦＴの数は入力側に対してｎ倍となっているため、定電流源のｎ倍の電流を出力端子から引き込むことが可能であり、出力端に接続されているソース信号線を高速で駆動することが可能となっている。入力端と出力端の電位がほぼ等しくなると、定電流源の電流は、出力側のＴＦＴと入力側のＴＦＴとの分流される。この場合、差動回路のＴＦＴの数の比が、出力側と入力側とで１：ｎであり、かつ電流ミラー回路のＴＦＴの数の比が、出力側と入力側とで１：ｎであるため、入力端の電位と出力端の電位はＴＦＴの数には影響を受けない。
【０１６０】
なお、差動回路と電流ミラー回路とに用いられる薄膜トランジスタの極性はそれぞれ逆の極性になる。本実施例例においては、差動回路においてはＰチャネル型の薄膜トランジスタを用い、電流ミラー回路においてはＮチャネル型の薄膜トランジスタを用いているが、このＰ型とＮ型の極性を逆にしてもよい。しかし、同極性では動作しない。
【０１６１】
本実施例のアナログバッファ回路を有するアクティブマトリクス型液晶表示装置は、実施例１の作製方法に従って作製され得る。しかし、実施例１の作製方法に限定されるわけではない。
【０１６２】
また、作製方法において、半導体薄膜の他結晶化を線状レーザー光によって行う場合には、本発明のアナログバッファを用いた場合、差動回路Ｂ１〜Ｂｎを線状レーザーの同じパルス内に含まれるようにし、かつ電流ミラー回路Ｃ１〜Ｃｎを線状レーザーの同じパルス内に含まれるようにする。線状レーザーの同じパルスによって多結晶化された半導体薄膜は、特性のばらつきが少ないことが分かっている。よって、こうすることによって、アナログバッファ回路の特性のばらつきを更に小さくすることができる。また、差動回路Ｂ１〜Ｂｎおよび電流ミラー回路Ｃ１〜Ｃｎを線状レーザーの同じパルス内に含まれるようにしてもよい。
【０１６３】
（実施例３）
【０１６４】
本実施例では、本発明のアナログバッファ回路（実施例１および２を含む）をアクティブマトリクス型半導体表示装置（代表的には液晶表示装置）に用いた場合の、ＴＦＴの配置についての一つの実施形態について説明する。
【０１６５】
図９は、本発明のアナログバッファ回路を有するアクティブマトリクス型液晶表示装置を構成する複数のＴＦＴを模式的に示している。９０１は本発明のアナログバッファを有すゲイト信号線側駆動回路であり、９０２はソース信号線側駆動回路であり、９０３は画素マトリクス回路である。９０４、９０６および９０８はＴＦＴを構成する半導体薄膜であり、９０５、９０７および９０９はゲイト電極である。９１０として線状レーザの形状が模式的に示されている。なお、図中には矢印で線状レーザの走査方向が示されている。
【０１６６】
なお、本実施例では、上述したように、線状レーザの走査方向と、活性層つまりはキャリアの移動方向が、斜めになるように（本実施例では４５度となるように）配置されているが、斜めに配置されれば良く、これに限定されるわけではない。なお、この場合も、差動回路Ｂ１〜Ｂｎを線状レーザーの同じパルス内に含まれるようにし、かつ電流ミラー回路Ｃ１〜Ｃｎを線状レーザーの同じパルス内に含まれるようにする。また、差動回路Ｂ１〜Ｂｎおよび電流ミラー回路Ｃ１〜Ｃｎを線状レーザーの同じパルス内に含まれるようにしてもよい。
【０１６７】
また図中では、説明の便宜上、ゲイト電極を図示しているが、実際のプロセスにおいては、半導体薄膜をレーザ処理したのちにゲイト電極が形成されることもある（トップゲイト型の場合）。
【０１６８】
なお、本実施例のアクティブマトリクス型液晶表示装置の作製方法には、公知のものを用いることもできる。例えば、 本出願人による特開平８−１７２０４９号公報に詳しく説明されている。
【０１６９】
以下簡単に、用いたレーザー処理について説明する。
【０１７０】
まず、ガラス基板上に成膜された非晶質珪素膜を結晶化させる。本実施例に示す構成においては、加熱により結晶化された結晶性珪素膜に対してさらに線状のレーザ光を照射することにより、その結晶性を高める。
【０１７１】
本実施例のアクティブマトリクス型液晶表示装置の作製に用いたレーザは、ＫｒＦエキシマレーザ（波長２４８ｎｍ、パルス幅３０ｎｓ）である。勿論、他のエキシマレーザ、さらには他の方式のレーザを用いることもできる。
【０１７２】
レーザ光は発振器で発振され、全反射ミラーを経由して増幅器で増幅され、さらに全反射ミラーを経由して光学系に導入される。
【０１７３】
光学系に入射する直前のレーザ光のビームパターンは、３×２cm2 程度の長方形を有している。このレーザ光を光学系に通すことによって、長さ１０〜３０cm、幅0 ．1 〜１ｃｍ程度の細長いビーム（線状ビーム）を得ることができる。光学系を経たレーザ光のエネルギーは最大で１０００ｍＪ／ショット程度のエネルギーを有している。
【０１７４】
加工されたレーザ光を半導体薄膜が形成された基板に照射し、かつ基板を１方向に移動させることで、基板全体に対してレーザ光を照射することができる。レーザ光が照射される基板が配置されるステージはコンピュータにより制御されており線状のレーザ光に対して直角方向に必要とする速度で動くよう設計されている。このようにして、半導体薄膜の結晶化を行う。
【０１７５】
また、画素数の増加に伴い、アナログバッファに必要な電流容量は変化する。これに従い、それぞれを幾つの小さなアナログバッファで構成するかが異なってくる。
【０１７６】
（実施例４）
【０１７７】
実施例１〜３で述べた本発明のアナログバッフを用いたアクティブマトリクス型液晶表示装置は、高精細・高解像度のアクティブマトリクス型液晶表示装置に十分対応でき、その画素数は、今後のＡＴＶ（Ａｄｏｖａｎｃｅｄ  ＴＶ）に対応できる程に増やすことができる。よって、ＸＧＡ以上のもの、例えば、横１９２０×縦１２８０のような解像度を有するアクティブマトリクス型液晶表示装置にも対応できる。
【０１７８】
（実施例５）
【０１７９】
また、上記実施例１〜４で述べたアクティブマトリクス型の液晶表示装置は、透過型のアクティブマトリクス型液晶表示装置にも、反射型のアクティブマトリクス型液晶表示装置にも用いられ得る。また、液晶材料にしきい値なしの反強誘電性液晶を用いることもできる。また、液晶材料に強誘電性液晶を用い、特殊な配向膜を用いたり、液晶層にポリマーを混合したりすることによって強誘電性液晶のメモリ効果を消去させた場合にも対応できる。
【０１８０】
例えば、1998, SID, "Characteristics and Driving Scheme of Polymer-Stabilized Monostable FLCD Exhibiting Fast Response Time and High Contrast Ratio with Gray-Scale Capability" by H. Furue et al.や、1997, SID DIGEST, 841, "A Full-Color Thresholdless Antiferroelectric LCD Exhibiting Wide Viewing Angle with Fast Response Time" by T. Yoshida et al.、または米国特許第5594569 号に開示された液晶材料を用いることが可能である。
【０１８１】
特に、無しきい値反強誘電性液晶材料や、強誘電性液晶材料と反強誘電性液晶材料との混合液晶材料である無しきい値反強誘電性混合液晶の中には、その駆動電圧が±２．５Ｖ程度のものも見出されている。このような低電圧駆動の無しきい値反強誘電性混合液晶を用いた場合には、画像信号のサンプリング回路の電源電圧を５Ｖ〜８Ｖ程度に抑えることが可能となり、比較的ＬＤＤ領域（低濃度不純物領域）の幅が小さなＴＦＴ（例えば、０ｎｍ〜５００ｎｍまたは０ｎｍ〜２００ｎｍ）を用いる場合においても有効である。
【０１８２】
ここで、無しきい値反強誘電性混合液晶の印加電圧に対する光透過率の特性を示すグラフを図に示す。なお、液晶表示装置の入射側の偏光板の透過軸は、液晶表示装置のラビング方向にほぼ一致する無しきい値反強誘電性混合液晶のスメクティック層の法線方向とほぼ平行に設定されている。また、出射側の偏光板の透過軸は、入射側の偏光板の透過軸に対してほぼ直角（クロスニコル）に設定されている。このように、無しきい値反強誘電性混合液晶を用いると、図のような印加電圧−透過率特性を示す階調表示を行うことが可能であることがわかる。
【０１８３】
また、一般に、無しきい値反強誘電性混合液晶は自発分極が大きく、液晶自体の誘電率が高い。このため、無しきい値反強誘電性混合液晶を液晶表示装置に用いる場合には、画素に比較的大きな保持容量が必要となってくる。よって、自発分極が小さな無しきい値反強誘電性混合液晶を用いるのが好ましい。また、液晶表示装置の駆動方法を、線順次駆動とすることにより、画素への階調電圧の書き込み期間（ピクセルフィードピリオド）を長くし、保持容量が小くてもそれを補うこともできる。
【０１８４】
なお、無しきい値反強誘電性液晶を用いることによって低電圧駆動が実現されるので、液晶表示装置の低消費電力が実現される。
【０１８５】
また、上記実施例１〜４では、表示媒体として液晶を用いる場合につて説明してきたが、印加電圧に応答して光学的特性が変調され得るその他のいかなる表示媒体を有する半導体表示装置に用いてもよい。例えば、エレクトロルミネセンス素子やエレクトロクロミクス素子などを表示媒体として用いてもよい。
【０１８６】
また、上記実施例１〜５に用いられるＴＦＴは、トップゲイト型でも良いし、逆スタガ型でも良い。
【０１８７】
（実施例６）
【０１８８】
上記実施例１〜５の半導体表示装置には様々な用途がある。本実施例では、本発明のアクティブマトリクス型半導体表示装置を組み込んだ半導体装置について説明する。
【０１８９】
このような半導体装置には、ビデオカメラ、スチルカメラ、プロジェクタ、ヘッドマウントディスプレイ、カーナビゲーション、パーソナルコンピュータ、携帯情報端末（モバイルコンピュータ、携帯電話など）などが挙げられる。それらの一例を図１０に示す。
【０１９０】
図１０（Ａ）は携帯電話であり、本体１００１、音声出力部１００２、音声入力部１００３、半導体表示装置１００４、操作スイッチ１００５、アンテナ１００６で構成される。
【０１９１】
図１０（Ｂ）はビデオカメラであり、本体１００７、半導体表示装置１００８、音声入力部１００９、操作スイッチ１０１０、バッテリー１０１１、受像部１０１２で構成される。
【０１９２】
図１０（Ｃ）はモバイルコンピュータであり、本体１０１３、カメラ部１０１４、受像部１０１５、操作スイッチ１０１６、半導体表示装置１０１７で構成される。
【０１９３】
図１０（Ｄ）はヘッドマウントディスプレイであり、本体１０１８、半導体表示装置１０１９、バンド部１０２０で構成される。
【０１９４】
図１０（Ｅ）はリア型プロジェクタであり、１０２１は本体、１０２２は光源、１０２３は半導体表示装置、１０２４は偏光ビームスプリッタ、１０２５および１０２６はリフレクター、１０２７はスクリーンである。なお、リア型プロジェクタは、視聴者の見る位置によって、本体を固定したままスクリーンの角度を変えることができるのが好ましい。なお、半導体表示装置７２３を３個（Ｒ、Ｇ、Ｂの光にそれぞれ対応させる）使用することによって、さらに高解像度・高精細のリア型プロジェクタを実現することができる。
【０１９５】
図１０（Ｆ）はフロント型プロジェクタであり、本体１０２８、光源１０２９、半導体表示装置１０３０、光学系１０３１、スクリーン１０３２で構成される。なお、半導体表示装置１０３０を３個（Ｒ、Ｇ、Ｂの光にそれぞれ対応させる）使用することによって、さらに高解像度・高精細のフロント型プロジェクタを実現することができる。
【０１９６】
【発明の効果】
本発明によると、アクティブマトリクス型半導体表示装置の画像むらの大きな原因の一つである、アナログバッファの特性のばらつきを最小限にすることができ、高画質のアクティブマトリクス型半導体表示装置が実現される。
【図面の簡単な説明】
【図１】  本発明のアナログバッファ回路の回路構成を示す図である。
【図２】  本発明のアナログバッファ回路の回路構成を示す図である。
【図３】  本発明のアナログバッファ回路を有するアクティブマトリクス型液晶表示装置の作製工程を示す図である。
【図４】  本発明のアナログバッファ回路を有するアクティブマトリクス型液晶表示装置の作製工程を示す図である。
【図５】  本発明のアナログバッファ回路を有するアクティブマトリクス型液晶表示装置の作製工程を示す図である。
【図６】  本発明のアナログバッファ回路を有するアクティブマトリクス型液晶表示装置の断面図である。
【図７】  本発明のアナログバッファ回路を有するアクティブマトリクス型液晶表示装置の斜視図である。
【図８】  本発明のアナログバッファ回路の回路構成を示す図である。
【図９】  本発明のアナログバッファ回路を有するアクティブマトリクス型液晶表示装置を構成するＴＦＴの配置例を示す図である。
【図１０】  本発明の半導体表示装置を有する半導体装置の例である。
【図１１】  アクティブマトリクス型液晶表示装置の概略構成図である。
【図１２】  アクティブマトリクス型液晶表示装置のソース信号線側駆動回路の一例を示す図である。
【図１３】  従来のアナログバッファの回路図である。
【図１４】  無しきい値反強誘電性混合液晶の印加電圧−透過率特性を示すグラフである。
【符号の説明】
Ａ１〜Ａｎ  アナログバッファ回路
Ｂ１〜Ｂｎ  差動回路
Ｃ１〜Ｃ２  電流ミラー回路
１０１  入力端
１０２  出力端
１０３、１０４、１０５  定電流源
１０６  定電圧源
【図１】
0003844613.tif 000002
【図２】
0003844613.tif 000003
【図３】
0003844613.tif 000004
【図４】
0003844613.tif 000005
【図５】
0003844613.tif 000006
【図６】
0003844613.tif 000007
【図７】
0003844613.tif 000008
【図８】
0003844613.tif 000009
【図９】
0003844613.tif 000010
【図１０】
0003844613.tif 000011
【図１１】
0003844613.tif 000012
【図１２】
0003844613.tif 000013
【図１３】
0003844613.tif 000014
【図１４】
0003844613.tif 000015