(57)【特許請求の範囲】
【請求項１】
基本クロックを発生するクロック発生部と、
前記クロック発生部からの基本クロックに基づき３台の制御装置から出力される信号をパルス化するための一定周期のパルス信号を発生するタイミング発生部と、
前記３台の制御装置のうちの２台の制御装置の組み合わせ毎に設けられ、当該２台の制御装置のそれぞれの出力信号と前記タイミング発生部からのパルス信号との各論理積信号を求め、この各論理積信号間の論理和信号を求め、当該２台の制御装置から出力される信号が共にハイレベルのとき、前記論理和信号を信号レベルが周期的に変化する交番信号として出力する３台の交番信号発生回路部と、
各々の前記交番信号発生回路部からの交番信号を入力し論理和出力するＯＲ回路部と、
前記ＯＲ回路部の出力信号から直流成分を除去する直流除去回路部と、
前記直流除去回路部で直流成分を除去した交番信号を整流する整流回路部と、
前記整流回路部で整流された出力信号により駆動される出力リレーと
を備えたことを特徴とするフェールセーフ出力装置。
【請求項２】
請求項１のフェールセーフ出力装置において、各々の制御装置は出力１点あたり２つの信号を出力し、前記交番信号発生回路部は２つの信号が共にハイレベルであるときのみ交番信号を発生するようにしたことを特徴とするフェールセーフ出力装置。
【請求項３】
請求項２のフェールセーフ出力装置において、前記交番信号発生回路部を構成する回路要素を有しその回路要素の動作結果と前記交番信号発生回路部の動作結果とを比較する機能を有した照合回路を設け、前記制御装置は前記交番信号発生回路部には出力１点あたりの２つの信号を出力し、前記照合回路には出力１点あたりの２つの信号に対応する２つの検査用信号を出力するようにしたことを特徴とするフェールセーフ出力装置。
【請求項４】
請求項１のフェールセーフ出力装置において、前記制御装置は、前記直流除去回路部の２次側の出力信号が正しく出力されているか否かを確認するようにしたことを特徴とするフェールセーフ出力装置。
【請求項５】
１つの系統が請求項１に記載された３台の交番信号発生回路部と、前記ＯＲ回路部と、前記整流除去回路部と、前記整流回路部とからなる２つの系統と、
各系統の３台の交番信号発生回路部に一定の一定周期のパルス信号を供給する請求項１に記載されたタイミング発生器と、
前記各系統から出力される出力信号の論理和信号により駆動される出力リレーと
を備えたことを特徴とするフェールセーフ出力装置。
【請求項６】
請求項１のフェールセーフ出力装置において、前記制御装置は、前記出力リレーの出力接点と連動して動作する接点のＯＮ／ＯＦＦ状態を読み込むことにより出力状態を監視するようにしたことを特徴とするフェールセーフ出力装置。
【請求項７】
請求項６のフェールセーフ出力装置において、前記制御装置は、前記出力リレーの出力接点と連動して動作する接点の状態を読み込む読込回路の入力状態を試験周期毎に切り、読込回路の正常状態を確認するようにしたことを特徴とするフェールセーフ出力装置。
【請求項８】
請求項６のフェールセーフ出力装置において、前記制御装置は、前記出力リレーの出力接点と連動して動作する接点の状態を読み込む読込回路の入力状態を試験周期毎にＯＦＦにし、読込回路の正常状態を確認するようにしたことを特徴とするフェールセーフ出力装置。
【請求項９】
請求項１のフェールセーフ出力装置において、前記制御装置が異常状態となったときは、前記ＯＲ回路部への制御電源の供給を停止するようにしたことを特徴とするフェールセーフ出力装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、３重系制御装置からの出力信号を多数決原理処理を行って出力するフェールセーフ性を有するフェールセーフ出力装置に関する。
【０００２】
【従来の技術】
例えば、鉄道の分野の制御装置においては、同一演算を行う制御装置を３台設けて制御装置を３重化し、その３重化した制御装置からの出力信号を多数決原理により出力するようにしたものがある。この場合の多数決論理処理を行うフェールセーフ出力装置としては、図１０に示すような回路構成のものがある。
【０００３】
これは、Ａ系、Ｂ系、Ｃ系の３系の制御装置からなり、各系の各制御装置３Ａ、３Ｂ、３Ｃからの出力をそれぞれ出力リレー９Ａ、９Ｂ、９Ｃを介して出力する。つまり、出力リレー９Ａ、９Ｂ、９Ｃの接点Ａ１、Ｂ１、Ｃ１を用いて多数決回路１７を構成し、この多数決回路１７により多数決論理処理を行い、３系の出力のうちの２つの出力が一致すれば正常として外部に出力させるようにしている。これにより、１系の制御装置３が故障して誤出力したとしても、多数決回路１７において外部への誤出力を防ぐことができる。このようにして、フェールセーフ性を持たせている。
【０００４】
【発明が解決しようとする課題】
ところが、このような従来のフェールセーフ出力装置では、３個の出力リレー９Ａ、９Ｂ、９Ｃの接点Ａ１、Ｂ１、Ｃ１を組み合わせて多数決回路１７を構成し、３系の制御装置３Ａ、３Ｂ、３Ｃの出力を論理演算（2 out of 3）するようにしているので、１点の出力に対して３個の出力リレー９が必要であり、フェールセーフ性を保持しようとした場合には、出力リレー９の取付面積と寿命が問題となる。
【０００５】
本発明に目的は、取付面積が小さくて済み寿命も長く、故障の際にも誤出力を防止でき信頼性を向上させたフェールセーフ出力装置を得ることである。
【０００６】
【課題を解決するための手段】
請求項１の発明に係わるフェールセーフ出力装置は、基本クロックを発生するクロック発生部と、クロック発生部からの基本クロックに基づき３台の制御装置から出力される信号をパルス化するための一定周期のパルス信号を発生するタイミング発生部と、３台の制御装置のうちの２台の制御装置の組み合わせ毎に設けられ、当該２台の制御装置のそれぞれの出力信号と前記タイミング発生部からのパルス信号との各論理積信号を求め、この各論理積信号間の論理和信号を求め、当該２台の制御装置から出力される信号が共にハイレベルのとき、論理和信号を信号レベルが周期的に変化する交番信号として出力する３台の交番信号発生回路部と、各々の交番信号発生回路部からの交番信号を入力し論理和出力するＯＲ回路部と、ＯＲ回路部の出力信号から直流成分を除去する直流除去回路部と、直流除去回路部で直流成分を除去した交番信号を整流する整流回路部と、整流回路部で整流された出力信号により駆動される出力リレーとを備えたことを特徴としている。
【０００７】
請求項１の発明に係わるフェールセーフ出力装置では、タイミング発生部は、クロック発生部からの基本クロックに基づき３台の制御装置から出力される信号をパルス化するためのタイミング信号を発生させる。３台の制御装置のうちの２台の制御装置の組み合わせ毎に設けられた交番信号発生回路部は、各々の制御装置の出力信号とタイミング発生部からのタイミング信号とに基づいて２台の制御装置の組み合わせ毎にそれぞれ交番信号を生成し、それぞれの交番信号をＯＲ回路部で論理和をとり、直流除去回路部でＯＲ回路部の出力信号から直流成分を除去し、整流回路部で整流する。そして、整流回路部で整流された出力信号により出力リレーを駆動する。従って、故障が発生し交番信号が出力されなくなることにより出力リレーがＯＦＦとなり、誤出力が阻止される。
【０００８】
請求項２の発明に係わるフェールセーフ出力装置は、請求項１のフェールセーフ出力装置において、各々の制御装置は出力１点あたり２つの信号を出力し、交番信号発生回路部は２つの信号が共にハイレベルであるときのみ交番信号を発生するようにしたことを特徴とする。
【０００９】
請求項２の発明に係わるフェールセーフ出力装置では、請求項１のフェールセーフ出力装置の作用に加え、交番信号発生回路部は制御装置から出力される２つの信号が共にハイレベルであるときのみ交番信号を発生する。従って、出力信号が交番信号でないときは、交番信号発生回路部の故障と判定できる。
【００１０】
請求項３の発明に係わるフェールセーフ出力装置は、請求項２のフェールセーフ出力装置において、交番信号発生回路部を構成する回路要素を有しその回路要素の動作結果と交番信号発生回路部の動作結果とを比較する機能を有した照合回路を設け、制御装置は交番信号発生回路部には出力１点あたりの２つの信号を出力し、照合回路には出力１点あたりの２つの信号に対応する２つの検査用信号を出力するようにしたことを特徴とする。
【００１１】
請求項３の発明に係わるフェールセーフ出力装置では、請求項２のフェールセーフ出力装置の作用に加え、照合回路の比較機能により、検査用出力に基づいて交番信号発生回路部が正常であることを検証する。
【００１２】
請求項４の発明に係わるフェールセーフ出力装置は、請求項１のフェールセーフ出力装置において、制御装置は、直流除去回路部の２次側の出力信号が正しく出力されているか否かを確認するようにしたことを特徴とする。
【００１３】
請求項４の発明に係わるフェールセーフ出力装置では、請求項１のフェールセーフ出力装置の作用に加え、出力信号が正しく出力されていることを直流除去回路部の２次側の出力信号に基づいて確認する。
【００１４】
請求項５の発明に係わるフェールセーフ出力装置では、１つの系統が請求項１に記載された３台の交番信号発生回路部と、ＯＲ回路部と、整流除去回路部と、整流回路部とからなる２つの系統と、各系統の３台の交番信号発生回路部に一定の一定周期のパルス信号を供給する請求項１に記載されたタイミング発生器と、各系統から出力される出力信号の論理和信号により駆動される出力リレーとを備えている。
【００１５】
請求項５の発明に係わるフェールセーフ出力装置では、請求項１のフェールセーフ出力装置の作用に加え、２重化した一方の系統が故障したときは他方の系統の出力信号を出力する。
【００１６】
請求項６の発明に係わるフェールセーフ出力装置は、請求項１のフェールセーフ出力装置において、制御装置は、出力リレーの出力接点と連動して動作する接点のＯＮ／ＯＦＦ状態を読み込むことにより出力状態を監視するようにしたことを特徴とする。
【００１７】
請求項６の発明に係わるフェールセーフ出力装置では、請求項１のフェールセーフ出力装置の作用に加え、出力リレーのＯＮ／ＯＦＦ状態により出力状態を制御装置にて監視する。
【００１８】
請求項７の発明に係わるフェールセーフ出力装置は、請求項６のフェールセーフ出力装置において、制御装置は、出力リレーの出力接点と連動して動作する接点の状態を読み込む読込回路の入力状態を試験周期毎に切り、読込回路の正常状態を確認するようにしたことを特徴とする。
【００１９】
請求項７の発明に係わるフェールセーフ出力装置では、請求項６のフェールセーフ出力装置の作用に加え、読込回路の入力状態を試験周期毎に切り、その後に読込回路に信号入力して読込回路の正常状態を確認する。
【００２０】
請求項８の発明に係わるフェールセーフ出力装置は、請求項６のフェールセーフ出力装置において、制御装置は、出力リレーの出力接点と連動して動作する接点の状態を読み込む読込回路の入力状態を試験周期毎にＯＦＦにし、読込回路の正常状態を確認するようにしたことを特徴とする。
【００２１】
請求項８の発明に係わるフェールセーフ出力装置では、請求項６のフェールセーフ出力装置の作用に加え、読込回路の入力状態を試験周期毎にＯＦＦにし、その後に読込回路をＯＮにして読込回路の正常状態を確認する
請求項９の発明に係わるフェールセーフ出力装置は、請求項１のフェールセーフ出力装置において、制御装置が異常状態となったときは、ＯＲ回路部への制御電源の供給を停止するようにしたことを特徴とする。
【００２２】
請求項９の発明に係わるフェースセーフ出力装置は、請求項１のフェールセーフ出力装置の作用に加え、ＯＲ回路部に供給している制御電源に対し、制御装置が異常状態となった時に制御電源の出力を遮断する。これにより、異常状態となった制御装置からの出力を阻止する。
【００２３】
【発明の実施の形態】
以下、本発明の実施の形態を説明する。図１は本発明の第１の実施の形態に係わるフェールセーフ出力装置の構成図である。
【００２４】
クロック発生部１は、Ｐ１、Ｐ２、〜Ｐ８の８個のパルスを周期的に発生するものであり、クロック発生部１からの基本クロックはタイミング発生部２に入力される。タイミング発生部２は、基本クロックに基づいて、後述するようにＰ１、Ｐ３、Ｐ５、Ｐ７の４個のパルスを周期的に発生し、出力回路部１８に供給する。すなわち、タイミング発生部２は、Ａ系制御装置３Ａ、Ｂ系制御装置３Ｂ、Ｃ系制御装置３Ｃの３台の制御装置３から出力される信号をパルス化するためのタイミング信号を発生させる。
【００２５】
出力回路部１８は、2 out of 3照合回路部６と、直流除去回路部７と、整流回路部８とから構成される。さらに、2 out of 3照合回路部６は、３個の交番信号発生回路部としての２ＡＮＤ回路部４とＯＲ回路５とから構成されている。交番信号発生回路部としての２ＡＮＤ回路部４は、３台の制御装置３Ａ、３Ｂ、３Ｃのうちの２台の制御装置の組み合わせ毎に設けられ、各々の制御装置３の出力信号とタイミング発生部２からのタイミング信号とに基づいて、後述するように２台の制御装置の組み合わせ毎にそれぞれ交番信号を生成する。そして、ＯＲ回路部５は、各々の２ＡＮＤ回路部４からの交番信号を入力し論理和を出力する。
【００２６】
ＯＲ回路部５の出力信号は直流除去回路部７に入力されて、ここで直流成分が除去され、さらに、整流回路部８で整流される。そして、整流回路部８で整流された出力信号により出力リレー９が駆動されるようになっている。
【００２７】
図２は、２ＡＮＤ回路部４の構成図であり、図３は、２ＡＮＤ回路部４の各部の動作信号を示すタイムチャートである。上述のように２ＡＮＤ回路部４は、３台の制御装置３Ａ、３Ｂ、３Ｃのうちの２台の制御装置の組み合わせ毎に設けられる。いま、２台の制御装置をＡ系制御装置３ＡとＢ系制御装置３Ｂとする。また、２ＡＮＤ回路部４は、図２に示すようにＸ系列とＹ系列との２系列を有することから、各々の制御装置３Ａ、３Ｂからは、出力１点あたり２つの出力を出すものとする。すなわち、Ａ系制御装置３Ａの出力信号をＡＸとＡＹ（ＡＸ＝ＡＹ）、Ｂ系制御装置３Ｂの出力信号をＢＸとＢＹ（ＢＸ＝ＢＹ）とする。
【００２８】
ＡＮＤ回路１０ａにはＡ系制御装置３Ａの出力信号ＡＸとタイミング発生部２からのパルス信号Ｐ１が入力され、論理積が演算される。同様に、ＡＮＤ回路１０ｂにはＢ系制御装置３Ｂの出力信号ＢＸとタイミング発生部２からのパルス信号Ｐ３が入力され、ＡＮＤ回路１０ｃにはＡ系制御装置３Ａの出力信号ＡＹとタイミング発生部２からのパルス信号Ｐ５が入力され、ＡＮＤ回路１０ｄにはＢ系制御装置３Ｂの出力信号ＢＹとタイミング発生部２からのパルス信号Ｐ７が入力され、それぞれ論理積が演算される。
【００２９】
パルス信号Ｐ１、Ｐ３、Ｐ５、Ｐ７は、図３に示すように、クロック発生部１からの基本クロックＣＬＫに基づいて、タイミング発生部２から与えられるタイミング信号であり、Ａ系制御装置３Ａの出力信号ＡＸとＡＹ（ＡＸ＝ＡＹ）、Ｂ系制御装置３Ｂの出力信号ＢＸとＢＹ（ＢＸ＝ＢＹ）は、方形波で与えられている。
【００３０】
ＡＮＤ回路１０ａの出力信号およびＡＮＤ回路１０ｂの出力信号は、ＯＲ回路１９ａに入力され論理和演算が行われて出力信号ＡＢＸ１３が出力される。そして、出力信号ＡＢＸ１３はＪＫフリップフロップ（ＪＫＦＦ）１１ａのＣＫ端子に入力される。同様に、ＡＮＤ回路１０ｃの出力信号およびＡＮＤ回路１０ｄの出力信号は、ＯＲ回路１９ｂに入力され論理和演算が行われて出力信号ＡＢＹ５７が出力される。そして、出力信号ＡＢＹ５７はＪＫフリップフロップ（ＪＫＦＦ）１１ｂのＣＫ端子に入力される。
【００３１】
また、ＪＫフリップフロップ１１ａのＪ端子には、Ａ系制御装置３Ａの出力信号ＡＸとタイミング信号Ｔ１との論理積をとるＡＮＤ回路１０ｅの出力信号ＡＸＴ１が入力され、同様に、ＪＫフリップフロップ１１ｂのＪ端子には、Ａ系制御装置３Ａの出力信号ＡＹとタイミング信号Ｔ５との論理積をとるＡＮＤ回路１０ｆの出力信号ＡＸＴ５が入力されている。
【００３２】
さらにまた、ＪＫフリップフロップ１１ａのＣＬ端子および後述するＤフリップフロップ（ＤＦＦ）１２ａのＣＬ端子には、Ａ系制御装置３Ａの出力信号ＡＸとＢ系制御装置３Ｂの出力信号ＢＸとの論理和演算を行うＯＲ回路１９ｃの出力信号が入力されている。同様に、ＪＫフリップフロップ１１ｂのＣＬ端子および後述するＤフリップフロップ（ＤＦＦ）１２ｂのＣＬ端子には、Ａ系制御装置３Ａの出力信号ＡＹとＢ系制御装置３Ｂの出力信号ＢＹとの論理和演算を行うＯＲ回路１９ｄの出力信号が入力されている。
【００３３】
Ａ系制御装置３Ａの出力信号ＡＸとＢ系制御装置３Ｂの出力信号ＢＸとが共に「１」（ＡＸ＝ＢＸ＝１）であるとき、ＪＫフリップフロップ１１ａの出力信号ＡＢＸＦＦは、パルス信号Ｐ１のタイミングでセットされ、パルス信号Ｐ３のタイミングでリセットされる。つまり、ＪＫフリップフロップ１１ａの出力信号ＡＢＸＦＦは交番信号となる。
【００３４】
Ａ系制御装置３Ａの出力信号ＡＸとＢ系制御装置３Ｂの出力信号ＢＸとのうちのいずれかが「０」の場合には、ＪＫフリッププロップ１１ａの端子のいずれかが「０」になるために、ＪＫフリップフロップ１１ａはセットまたはリセットの状態のままで、状態変化を起こさなくなる。それと同時に、ＪＫフリップフロップ１１ａのＣＬ端子からの信号で、出力信号ＡＢＸＦＦは直流的にクリアする。
【００３５】
従って、ＪＫフリップフロップ１１ａの出力信号ＡＢＸＦＦの出力が交番信号となるのは、ＡＸ＝ＢＸ＝１の時のみであり、これは、Ａ系制御装置３Ａの出力信号ＡＸとＢ系制御装置３Ｂの出力信号ＢＸをＡＮＤ演算したことになるため、ＪＫフリップフロップ１１ａ、ＡＮＤ回路１０ａ、１０ｂ、ＯＲ回路１９ａは、Ａ系制御装置３Ａの出力信号ＡＸとＢ系制御装置３Ｂの出力信号ＢＸとのＡＮＤ条件が成立したときのみ交番信号を出力する交番信号発生回路部（２ＡＮＤ回路部）の要部を構成する。
【００３６】
Ａ系制御装置３Ａの他方の出力信号ＡＹおよびＢ系制御装置３Ｂの他方の出力信号ＢＹについても同様に、Ａ系制御装置３Ａの出力信号ＡＹとＢ系制御装置３Ｂの出力信号ＢＹとが共に「１」（ＡＹ＝ＢＹ＝１）であるとき、ＪＫフリップフロップ１１ｂの出力信号ＡＢＹＦＦは、パルス信号Ｐ５のタイミングでセットされ、パルス信号Ｐ７のタイミングでリセットされる。つまり、ＪＫフリップフロップ１１ｂの出力信号ＡＢＹＦＦは交番信号となる。
【００３７】
Ａ系制御装置３Ａの出力信号ＡＹとＢ系制御装置３Ｂの出力信号ＢＹとのうちのいずれかが「０」の場合には、ＪＫフリッププロップ１１ｂの端子のいずれかが「０」になるために、ＪＫフリップフロップ１１ｂはセットまたはリセットの状態のままで、状態変化を起こさなくなる。それと同時に、ＪＫフリップフロップ１１ｂのＣＬ端子からの信号で、出力信号ＡＢＹＦＦは直流的にクリアする。
【００３８】
従って、ＪＫフリップフロップ１１ｂの出力信号ＡＢＹＦＦの出力が交番信号となるのは、ＡＹ＝ＢＹ＝１の時のみであり、これは、Ａ系制御装置３Ａの出力信号ＡＹとＢ系制御装置３Ｂの出力信号ＢＹをＡＮＤ演算したことになるため、ＪＫフリップフロップ１１ｂ、ＡＮＤ回路１０ｃ、１０ｄ、ＯＲ回路１９ｂは、は、Ａ系制御装置３Ａの出力信号ＡＹとＢ系制御装置３Ｂの出力信号ＢＹとのＡＮＤ条件が成立したときのみ交番信号を出力する交番信号発生回路部（２ＡＮＤ回路部）の要部を構成する。
【００３９】
次に、Ｘ信号とＹ信号の交番信号のＡＮＤ回路は、Ｄフリップフロップ１２ａとＤフリップフロップ１２ｂとで実現する。ＪＫフリップフロップ１１ｂの出力信号ＡＢＹＦＦの立ち上がり信号（パルスＰ５のタイミング）でＤフリップフロップ１２ａの「１」側の信号がＤフリップフロップ１２ｂにシフトされる。
【００４０】
次にフリップフロップ１１ａの出力信号ＡＢＸＦＦの立ち上がり（パルスＰ１のタイミング）で、Ｄフリップフロップ１２ｂの「０」側（インバート側）の信号がＤフリップフロップ１２ａにシフトされる。
【００４１】
正常に動作している時は、Ｄフリップフロップ１２ａはパルス信号Ｐ５のタイミング（ＡＢＹＦＦの立ち上がり）で、現在の状態をＤフリップフロップ１２ｂにシフトし、パルス信号Ｐ１のタイミング（ＡＢＸＦＦの立ち上がり）でＤフリップフロップ１２ｂのインバート信号（自分の前回のＰ１のタイミングのインバート状態）を取り込む。従って、正常に動作している場合にはＤフリップフロップ１２ａはパルス信号Ｐ１のタイミングで「１」と「０」を交互に繰り返す交番信号となる。
【００４２】
Ａ系制御装置３Ａの出力信号ＡＸとＢ系制御装置３Ｂの出力信号ＢＸのいずれか「０」であれば、Ｄフリップフロップ１２ａはリセットされたままで、交番変化しない。これは、Ａ系制御装置３Ａの出力信号ＡＸとＢ系制御装置３Ｂの出力信号ＢＸがＤフリップフロップ１２ａのＣＬ端子に入力されているので、Ａ系制御装置３Ａの出力信号ＡＸまたはＢ系制御装置３Ｂの出力信号ＢＸが「０」になると、直流的なクリアがかかるためと、ＪＫフリップフロップ１１ａのパルスがなくなるとＤフリップフロップ１２ａの出力信号ＡＢ１ＦＦは状態が変化しなくなるためである。
【００４３】
同様に、Ａ系制御装置３Ａの出力信号ＡＹとＢ系制御装置３Ｂの出力信号ＢＹのいずれか「０」であれば、Ｄフリップフロップ１２ｂはリセットされたままになる。また、Ｄフリップフロップ１２ａかＤフリップフロップ１２ｂのいずれか一方の状態が「１」または「０」に固定化されると、他のフリップフロップも固定化される。従って、Ｄフリップフロップ１２ａの出力信号ＡＢ１ＦＦは、Ａ系制御装置３ＡのＸ信号とＹ信号およびＢ系制御装置３ＢのＸ信号とＹ信号の４信号の交番化したＡＮＤ回路になっている。
【００４４】
次に交番化されたＡ＆Ｂの信号を他のＢ＆ＣとＣ＆Ａの信号を交番信号のままＯＲ回路部５でＯＲをとることになるが、そのためにはタイミングの同期をとる必要がある。そこで、Ａ＆ＢＸＹロジック２０が設けられている。Ｄフリップフロップ１２ａの出力信号ＡＢ１ＦＦとＤフリップフロップ１２ｂの出力信号ＡＢ２ＦＦは、正常時においてはパルス信号Ｐ１とパルス信号Ｐ５のタイミングで交番信号化されるが、パルス信号Ｐ１のタイミングで出力信号ＡＢ１ＦＦが「１」になるか、「０」になるか分からない。
【００４５】
従って、Ａ＆ＢＸＹロジック２０は、その出力信号Ａ＆ＢＸＹが正常時は必ずパルス信号Ｐ１〜パルス信号Ｐ４で「１」で、パルス信号Ｐ５〜パルス信号Ｐ８間で「０」になるように動作する。そのために、Ｄフリップフロップ１２ａの出力信号ＡＢ１ＦＦとＤフリップフロップ１２ｂの出力信号ＡＢ２ＦＦとの排他的論理和（EXCLUSIVE OR）を取る。これにより、その他の２台の２ＡＮＤ回路部４の出力信号Ｂ＆ＣＸＹと出力信号Ｃ＆ＡＸＹとの交番信号の同期が取れ、３つの信号をＯＲ回路部５でＯＲをとる。これにより、Ａ系、Ｂ系、Ｃ系の３系の交番信号化された出力信号の多数決論理（2 out of 3）のロジックを構成することができる。
【００４６】
図４は、ＯＲ回路部５および直流除去回路部７の詳細図である。ＯＲ回路部５は、ダイオードおよび制御電源から構成され、Ａ系の２ＡＮＤ回路部４の出力信号Ａ＆ＢＸＹ、Ｂ系の２ＡＮＤ回路部４の出力信号Ｂ＆ＣＸＹ、Ｃ系の２ＡＮＤ回路部４の出力信号Ｃ＆ＡＸＹの３系の交番信号化されたそれぞれの出力信号をＯＲ演算する。このＯＲ回路部５の出力信号がＡ系制御装置３Ａ、Ｂ系制御装置３Ｂ、Ｃ系制御装置３Ｃの各出力信号の多数決論理（2 out of 3）のロジック出力信号となる。直流除去回路部７は、正常時にはＯＲ回路部５からのロジック出力信号が交番信号で与えられることから、その交番信号から直流成分を取り除き交流成分を取り出すものである。このことから、変成器が用いられ１次側の変化分（交流成分）を２次側で取り出すようにしている。
【００４７】
このように、第１の実施の形態では、２ＡＮＤ回路部は、３台の制御装置の内野２台の制御装置の組み合わせ毎に設け、２台の制御装置から出力される出力信号をタイミング信号発生部の出力パルスとＡＮＤ条件を取り、ＯＮ／ＯＦＦタイミングのずれたパルス列を生成し、そのすれた出力パルスによリＤフリップフロップをセット／リセットする。これにより、２ＡＮＤ回路部は２台の制御装置からの出力信号が共に「１」であるときに交番化した信号を出力する。
【００４８】
各々の３台の２ＡＮＤ回路部の交番出力はＯＲ回路部５でＯＲ演算され、これにより、各出力信号の多数決論理（2 out of 3）のロジック出力信号が得られ、直流除去回路部７で直流成分を除去し、その直流成分を除去した交番化信号を整流回路部８で整流して出力リレー９を駆動する。従って、故障が発生し交番信号が出力されなくなると出力リレーがＯＦＦとなり、誤ってＯＮの信号が出力されることを防止することができる。
【００４９】
また、第１の実施の形態では、各々の制御装置３から出力１点あたり２つの出力信号ＸとＹとを出力することにより、２ＡＮＤ回路部４ではＡＢＸＦＦとＡＢＹＦＦ、ＡＢ１ＦＦとＡＢ２ＦＦを作成する。そして、その１つの信号によりＯＮとし、もう１つの信号によりＯＦＦとすることにより、２つの信号が共に「１」（ＯＮ）であるときのみ交番信号が発生するようにする。従って、制御装置３の出力回路部１８に故障が発生した場合に、ＯＮまたはＯＦＦに信号が固定され交番信号にならずに誤って出力することがなくなる。
【００５０】
次に、本発明の第２の実施の形態を説明する。図５は本発明の第２の実施の形態に係わるフェールセーフ出力装置の構成図である。この第２の実施の形態は、図１に示した第１の実施の形態に対し、各々の２ＡＮＤ回路部４にそれぞれ照合回路部１３を設け、出力回路部１８を２重化したものである。
【００５１】
照合回路部１３は、２ＡＮＤ回路部４を構成する回路要素を有し、その回路要素の動作結果と２ＡＮＤ回路部４の動作結果とを比較する機能を有している。そして、各々の制御装置３は２ＡＮＤ回路部４には出力１点あたりに２つの信号ＸとＹを出力し、照合回路部１３にはその２つの信号Ｘ、Ｙに対応して２つの検査用信号Ｓ、Ｔを出力する。
【００５２】
すなわち、各々の制御装置３からの出力１点あたり２つの出力信号Ｘ、Ｙに対しての２ＡＮＤ回路部４の動作結果と、２つの検査用信号Ｓ、Ｔに対しての照合回路の動作結果とを、照合回路部１３の比較要素で比較し一致か不一致かを検出する。検査用信号Ｓ、Ｔとして、２つの出力信号Ｘ、Ｙと一致する信号（Ｓ＝Ｘ、Ｔ＝Ｙ）を出力した場合には、その動作結果が一致した場合に正常であると判定する。一方、検査用信号Ｓ、Ｔとして、２つの出力信号Ｘ、Ｙと不一致の信号を出力した場合には、その動作結果が不一致となる場合が正常である。
【００５３】
すなわち、検査用信号Ｓ、Ｔとして、一致／不一致の動作確認のために、制御装置より一定周期毎（１秒程度）に強制的に一致状態と不一致状態を交互に出力し、一致／不一致が検出できるようにしている。このように、テストによる不一致の検出は２つの信号を相反するように出力し、不一致を確実に検出していることを確認する。これにより、２つの信号の不一致検出が正常に機能していることを常時監視する。
【００５４】
次に、Ｄフリップフロップ１２ａの出力信号ＡＢ１ＦＦとＤフリップフロップ１２ｂの出力信号ＡＢ２ＦＦとが、何らかの故障のために交番信号を出す場合を考える。この場合には、ＪＫフリップフロップ１１ａの出力信号ＡＢＸＦＦが交番信号になっているはずである。ＪＫフリップフロップ１１ａの出力信号ＡＢＸＦＦが交番信号になるのは、ＡＮＤ回路１０ａの出力信号ＡＸＰ１とＡＮＤ回路１０ｂの出力信号ＢＸＰ３が誤ってパルス出力した場合である。特にパルスＰ１とパルス信号Ｐ３のスルーの故障が考えられる。
【００５５】
この場合には、照合回路部１３の回路要素として、２ＡＮＤ回路部４のＯＲ回路１９ａと同一回路を有しておき、２ＡＮＤ回路部４のＯＲ回路１９ａの出力信号と、照合回路部１３の回路要素の出力信号とを比較要素で比較照合し、その結果を制御装置で判断するようにする。この比較照合は毎クロック実施され記憶される。リセットは制御装置３からの出力（ＴＥＳＴ信号）で行う。これにより検出回路の健全性を確認する。
【００５６】
図６は、その場合の照合回路部１３の説明図である。２ＡＮＤ回路部４のＯＲ回路１９ａの出力信号ＡＢＸ１３と同等の出力信号ＡＢＳ１３を得るための同等回路要素２１を構成し、２ＡＮＤ回路部４のＯＲ回路１９ａの出力信号ＡＢＸ１３と排他的論理和回路（ＥＯＲ）２２で一致／不一致の検出をし、ＪＫフリップフロップ１１ｃ、１１ｄを介して一致／不一致を出力する。同等回路要素２１への入力信号ＡＳ（制御装置ＡのＳ信号）は、通常時はＡＸと同じ信号を出すが、テスト中はＡＸと逆の符号の信号を出す。なお、２ＡＮＤ回路部４のＯＲ回路１９ｂの出力信号ＡＢＹ１３と同等の出力信号ＡＢＴ１３を得るための同等回路要素も同様に構成されるので説明は省略する。
【００５７】
出力信号ＡＢＸ１３と出力信号ＡＢＳ１３とが一致の場合には、ＪＫフリップフロップ１１ｄ（不一致ＦＦ）はセットされないが、出力信号ＡＢＸ１３と出力信号ＡＢＳ１３とが不一致の場合は、ＪＫフリップフロップ１１ｄ（不一致ＦＦ）を毎クロックセットする。一度セットされると、制御装置３からのリセット信号（ＴＥＳＴ）が来るまでリセットされない。従って、通常動作中に不一致が発生すると、ＪＫフリップフロップ１１ｃ（一致ＦＦ）とＪＫフリップフロップ１１ｄ（不一致ＦＦ）とが同時にセットされた状態になる。
【００５８】
一致検出動作の確認は制御装置３のソフトからのテスト出力で行う。テスト中はＡＳの信号はＡＸ信号のバー（ＡＸのインバート信号）が入力されるので必ず不一致が発生する。従ってテストする時はリセット信号（テスト開始）とテスト信号（ＡＳ＝ＡＸのバー）を同時に出して、その後リセット信号を切る。これらの回路によって、２ＡＮＤ回路部４のＯＲ回路１９ａの出力信号ＡＢＸ１３の健全性がチェックできる。
【００５９】
チェックが完了するとＴＥＳＴ信号を切り、リセット信号を出し、通常の不一致検出の動作を開始する。なお、一致と不一致の状態がいつでもチェックできるように一致と不一致の両方のＪＫフリップフロップ１１ｃ、１１ｄを設ける。これらのＪＫフリップフロップ１１ｃ、１１ｄは、正常時やテスト中は常に出力の状態が「１」と「０」で逆になっているが、正しく不一致を検出した場合は両方のＪＫフリップフロップ１１ｃ、１１ｄがセットされた状態となる。不一致検出はＡＸとＡＹの２ビットに対して行なう。
【００６０】
また、出力回路部１８を２系統に分けたことにより、１系が故障し出力を出さない場合には、もう一系統が出力を出すことになる。
【００６１】
以上述べたように、第２の実施の形態では、同じ制御装置３から２つの出力信号ＸとＳ（またはＹとＴ）を出力して、その動作結果を比較要素で短い周期で比較することにより信号の一致または不一致を検出し、安全性（信号の正当性）を確認する。従って、検査用信号Ｓとして通常時（テストしていない時）に出力信号Ｘと同一信号を出すことにより、制御装置３からのＸ信号そのものの故障（Ｓとの不一致）を検出することができる。また、一方の出力回路部１８が故障し出力が出せない場合には、他方の出力回路部１８から出力を出すことができる。
【００６２】
次に、図７は本発明の第３の実施の形態における直流除去回路部７の説明図である。この第３の実施の形態は、第１の実施の形態における直流除去回路部７の２次側から信号を取り出せる検出回路部２３を備え、その出力信号の状態を制御装置３で読み込めるようにしたものである。制御装置３では、出力信号が正しく出力されているか否かを確認する。
【００６３】
図７（ａ）には、直流除去回路部７からの動作確認用信号の取り出す場合に、別の２次巻き線から取り出す場合を示し、図７（ｂ）には、同一の２次巻き線から取り出す場合を示している。
【００６４】
このように、第３の実施の形態では、直流除去回路部７の出力信号をモニタするために、検出回路部２３で信号を取り出し、その出力信号を制御装置３で監視するので、誤出力の防止および回路故障により出力をしていない場合の状態を監視できる。
【００６５】
次に、本発明の第４の実施の形態を説明する。第４の実施の形態では、第１の実施の形態における出力リレー９の出力接点と運動して動作する接点を設け、その接点のＯＮ／ＯＦＦ状態を読み返すことにより出力状態を制御装置３にて監視する。すなわち、各々の制御装置３は、出力リレー９の出力接点と運動して動作する接点のＯＮ／ＯＦＦ状態を読み込み、制御装置３の出力信号に対応した出力信号が出力されているか否かを監視する。これにより、出力リレー９の動作状態を確認できるので、出力リレー９およびそれ以前の回路の異常状態の監視を行うことができる。
【００６６】
図８は、出力リレー９の出力接点と運動して動作する接点の状態を読み込む読込回路の故障状態を監視するオフチェック回路の説明図であり、図８（ａ）は、試験周期毎に読込回路の入力を切り入力状態の正常異常を確認するオフチェック回路を示し、図８（ｂ）は、試験周期毎に読込回路に対してＯＦＦ信号を入力し、入力状態の正常異常を確認するオフチェック回路を示したものである。
【００６７】
図８（ａ）において、オフチェック信号が０になったときに、入力電流バイパス用フォトカプラ１５がＯＮとなり、今まで入力電流が流れていた入力用フォトカプラ１４の発光ダイオード側から入力電流バイパス用フォトカプラ１５のトランジスタ側に流れるようになる。このため、入力信号はＯＦＦとなる。
【００６８】
ここで、試験周期毎に読込回路の入力を切るのは、以下の理由による。すなわち、出力リレー９の出力接点と運動して動作する読込みのための接点がｂ接点である場合には、出力がされていない状態でＯＮの状態が読み込める。このため、ＯＮを出力しているときに、読込回路がＯＮ故障しているときには、ＯＮの状態となり、制御装置３は、出力していないと認識してしまう。そこで、読込回路に対して、入力を遮断してＯＦＦとなる信号を与えると、その状態が読み込めることになる。これを制御装置３が確認することにより、読込回路が正常であることを確認する。
【００６９】
次に、図８（ｂ）において、オフチェック信号が「０」の時には、入力電流遮断用フォトカプラ１６の発光ダイオードには電流が流れ、入力用フォトカプラ１４にが導通するので、入力電流が流れる。一方、オフチェック信号が「１」の時には、入力電流遮断用フォトカプラ１６のトランジスタがＯＦＦとなるため入力用フォトカプラ１４もＯＦＦとなり、入力信号がＯＦＦになる。
【００７０】
このように、制御装置３は、出力リレー９の出力接点と運動して動作する接点の状態を読み込む読込回路の入力状態を試験周期毎にＯＦＦにし、読込回路の正常状態を確認するようにしたので、入力信号がＯＮ故障となり、常にＯＮの状態を制御装置が読み込むことを防止できる。つまり、ＯＦＦチェックすることにより、読込回路の入力回路がＯＦＦになることを確認できる。
【００７１】
次に、図９は本発明の第５の実施の形態におけるＯＲ回路部５の説明図である。この第５の実施の形態は、第１の実施の形態におけるＯＲ回路部５に制御装置３が正常な時にＯＮする条件接点を設け、制御装置３が異常状態となったときには、制御電源の供給を遮断することにより、それ自身の出力を遮断するようにしたものである。これにより誤出力を防止する。
【００７２】
図９において、ＯＲ回路部５に電源を供給する制御電源線に条件接点を挿入し、制御装置３が自らその異常を検出した場合、または別の異常検出器で制御装置の異常を検出した場合に制御電源線を遮断する。これにより、２ＡＮＤ回路部４の出力信号を遮断することができるので、その系統が異常となった場合に異常出力することを防ぐことができる。
【００７３】
この第５の実施の形態によれば、ＯＲ回路部５に供給している制御電源線に制御装置３が正常であることを示す条件接点を入れることにより、制御装置３が異常を検出したときには、その制御装置３の出力を遮断することができるので、誤出力を防止できる。
【００７４】
【発明の効果】
以上述べたように、本発明によれば、寿命部品であるリレーの使用個数を減らすことのできるので、付面積が小さくて済み寿命も長くなる。また、故障の際にも誤出力を防止できるので、信頼性を向上させることができる。
【図面の簡単な説明】
【図１】図１は、本発明の第１の実施の形態に係わるフェールセーフ出力装置の構成図である。
【図２】図２は、本発明の第１の実施の形態における２ＡＮＤ回路部の構成図である。
【図３】図３は、本発明の第１の実施の形態における２ＡＮＤ回路部の各部の動作信号を示すタイムチャートである。
【図４】図４は、本発明の第１の実施の形態におけるＯＲ回路部および直流除去回路部の詳細図である。
【図５】図５は、本発明の第２の実施の形態に係わるフェールセーフ出力装置の構成図である。
【図６】図６は、本発明の第２の実施の形態における照合回路部の説明図である。
【図７】図７は、本発明の第３の実施の形態における直流除去回路部の説明図である。
【図８】図８は、本発明の第４の実施の形態における読込回路の故障状態を監視するオフチェック回路の説明図である。
【図９】図９は、本発明の第５の実施の形態におけるＯＲ回路部５の説明図である。
【図１０】従来の多数決論理処理を行うフェールセーフ出力装置の説明図である。
【符号の説明】
１  クロック発生部
２  タイミング発生部
３  制御装置
４  ２ＡＮＤ回路部
５  ＯＲ回路部
６  2 out of 3照合回路部
７  直流除去回路部
８  整流回路部
９  出力リレー
１０  ＡＮＤ回路
１１  ＪＫ−ＦＦ
１２  Ｄ一ＦＦ
１３  照合回路部
１４  入力用フォトカプラ
１５  入力電流バイパス用フォトカプラ
１６  入力電流遮断用フォトカプラ
１７  多数決回路
１８  出力回路部
１９  ＯＲ回路
２０  Ａ＆ＢＸＹロジック
２１  同等回路要素
２２  排他的論理和回路
２３  検出回路部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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