(57)【特許請求の範囲】
【請求項１】
複数のデバイス領域を有する多数個取り基板と前記複数のデバイス領域に搭載する半導体チップとを準備する工程と、
前記デバイス領域に前記半導体チップを搭載する工程と、
前記半導体チップの表面電極とこれに対応する前記デバイス領域のボンディング電極とを接続部材によって接続する工程と、
前記デバイス領域の前記半導体チップの表面電極と前記ボンディング電極との接続不良を検出する工程と、
前記多数個取り基板における複数のデバイス領域をモールド樹脂によって一括に覆い、前記半導体チップを樹脂封止するとともに一括封止部を形成する工程と、
前記半導体チップの表面電極と前記ボンディング電極との接続不良が検出されたデバイス領域の一括封止部表面に不良マークをマーキングする工程と、
ダイシングラインに沿って前記デバイス領域毎に前記多数個取り基板および前記一括封止部を分割して個片化し、個々の封止部を形成する工程と、
前記不良マークがマーキングされた前記個々の封止部を取り除く工程とを有することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造技術に関し、特に、一括モールド方式（ＭＡＰ：Ｍｏｌｄ  Ａｒｒａｙ  Ｐａｃｋａｇｅ）により形成された半導体装置の選別の高効率化に適用して有効な技術に関するものである。
【０００２】
【従来の技術】
たとえば、ＣＳＰ（Ｃｈｉｐ  Ｓｉｚｅ  Ｐａｃｋａｇｅ）などの表面実装形パッケージの半導体装置においては、生産効率を向上して低コスト化を図る技術として、いわゆる一括モールド方式が知られている。
【０００３】
本発明者が検討したところによれば、一括モールド方式は、複数のデバイス領域が区画されて連なって形成された多数個取りのプリント配線基板を用い、それぞれに半導体チップが搭載された複数のデバイス領域を一括に覆う状態でモールドによって樹脂封止して一括封止部を形成する方法である。
【０００４】
そして、樹脂封止後、はんだバンプなどの外部端子を形成し、ダイシングを行って多数個取りプリント配線基板および一括封止部をデバイス領域単位に分割（個片化）し、個々のパッケージを形成する。その後、個片化された半導体装置は、選別工程において良品、不良品の判定が行われる。
【０００５】
なお、この種の半導体装置について詳しく述べてある例としては、特開平１２−１２７４５号公報があり、この文献には、一括モールド方式を用いて組み立てられる半導体装置について記載されている。
【０００６】
【発明が解決しようとする課題】
ところが、上記のようなＭＡＰ方式の半導体装置における製造技術では、次のような問題点があることが本発明者により見い出された。
【０００７】
すなわち、一括して樹脂封止を行った後では、半導体チップが搭載されていない不良デバイス領域の半導体装置が不明となってしまうので、選別工程においては、すべての半導体装置の選別が行われることになり、この選別工程にかかる時間が長くなってしまい、半導体装置の製造効率が低くなってしまうという問題がある。
【０００８】
また、半導体チップが搭載されていない不良の半導体装置にも、はんだバンプが形成されるので、はんだバンプが無駄となり、製品コストが上がってしまうという問題もある。
【０００９】
本発明の目的は、一括モールド後に不良の半導体装置をパッケージに表示し、選別工程前に該不良の半導体装置を取り除くことによって、半導体装置の選別を高効率化し、かつ低コスト化することのできる半導体装置の製造方法を提供することにある。
【００１０】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１１】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。
【００１２】
すなわち、本発明の半導体装置の製造方法は、複数のデバイス領域を有する多数個取り基板と該複数のデバイス領域に搭載する半導体チップとを準備する工程と、デバイス領域に半導体チップを搭載する工程と、半導体チップの表面電極とこれに対応するデバイス領域のボンディング電極とを接続部材によって接続する工程と、デバイス領域の不良を検出する工程と、多数個取り基板における複数のデバイス領域をモールド樹脂によって一括に覆い、半導体チップを樹脂封止するとともに一括封止部を形成する工程と、不良が検出されたデバイス領域の一括封止部表面に不良マークをマーキングする工程と、ダイシングラインに沿ってデバイス領域毎に多数個取り基板および一括封止部を分割して個片化し、個々の封止部を形成する工程とを有するものである。
【００１３】
また、本発明の半導体装置の製造方法は、複数のデバイス領域を有する多数個取り基板と該複数のデバイス領域に搭載する半導体チップとを準備する工程と、デバイス領域に半導体チップを搭載する工程と、半導体チップの表面電極とこれに対応するデバイス領域のボンディング電極とを接続部材によって接続する工程と、デバイス領域に搭載された半導体チップの位置ずれ、デバイス領域における半導体チップの有無、接続部材の接続不良、あるいは接続部材の断線などを検査し、不良を検出する工程と、多数個取り基板における複数のデバイス領域をモールド樹脂によって一括に覆い、半導体チップを樹脂封止するとともに一括封止部を形成する工程と、不良が検出されたデバイス領域の一括封止部表面に不良マークをマーキングする工程と、ダイシングラインに沿ってデバイス領域毎に多数個取り基板および一括封止部を分割して個片化し、個々の封止部を形成する工程とを有するものである。
【００１４】
さらに、本発明の半導体装置の製造方法は、複数のデバイス領域を有する多数個取り基板と該複数のデバイス領域に搭載する半導体チップとを準備する工程と、デバイス領域に半導体チップを搭載する工程と、半導体チップの表面電極とこれに対応するデバイス領域のボンディング電極とを接続部材によって接続する工程と、複数のデバイス領域の画像をそれぞれ取り込み、取り込んだ画像から個々のデバイス領域に搭載された半導体チップの位置ずれ、デバイス領域における半導体チップの有無、接続部材の接続不良、あるいは接続部材の断線などを検査し、不良を検出する工程と、多数個取り基板における複数のデバイス領域をモールド樹脂によって一括に覆い、半導体チップを樹脂封止するとともに一括封止部を形成する工程と、不良が検出されたデバイス領域の一括封止部表面に不良マークをマーキングする工程と、ダイシングラインに沿ってデバイス領域毎に多数個取り基板および一括封止部を分割して個片化し、個々の封止部を形成する工程とを有するものである。
【００１５】
また、本発明の半導体装置の製造方法は、複数のデバイス領域を有する多数個取り基板と該複数のデバイス領域に搭載する半導体チップとを準備する工程と、デバイス領域に半導体チップを搭載する工程と、半導体チップの表面電極とこれに対応するデバイス領域のボンディング電極とを接続部材によって接続する工程と、複数のデバイス領域の画像をそれぞれ取り込み、取り込んだ画像から個々のデバイス領域に搭載された半導体チップの位置ずれ、デバイス領域における半導体チップの有無、接続部材の接続不良、あるいは前記接続部材の断線などを検査し、不良を検出する工程と、多数個取り基板における複数のデバイス領域をモールド樹脂によって一括に覆い、半導体チップを樹脂封止するとともに一括封止部を形成する工程と、不良が検出されたデバイス領域の一括封止部表面をレーザ照射による削除、印刷、またはインク塗布により不良マークをマーキングする工程と、ダイシングラインに沿ってデバイス領域毎に多数個取り基板および一括封止部を分割して個片化し、個々の封止部を形成する工程とを有するものである。
【００１６】
以上のことにより、不良マークを一括封止部表面にマーキングすることにより、不良の半導体装置を選別工程前に予め取り除くことができるので、選別時間を短縮することができ、半導体装置の製造コストを小さくすることができる。
【００１７】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００１８】
図１は、本発明の一実施の形態による半導体装置の断面図、図２は、図１の半導体装置における外観斜視図、図３〜図９は、図１の半導体装置における製造工程の説明図、図１０は、図１の半導体装置を樹脂封止するモールド装置の説明図、図１１は、図１の半導体装置における製造工程のフローチャートである。
【００１９】
本実施の形態において、半導体装置１は、表面実装形パッケージの１つであるＢＧＡからなり、ＭＡＰ方式によって形成されている。この半導体装置１は、図１、図２に示すように、たとえば、ガラスエポキシ樹脂などからなるプリント配線基板２が設けられている。ここで、プリント配線基板２はプリント基板以外でもよく、たとえば、ポリイミドなどのテープ基板を用いて構成するようにしてよい。
【００２０】
このプリント配線基板２の裏面には、アレイ状に並べられた接続用電極、および配線パターンが形成されている。プリント配線基板２の主面（半導体チップ搭載面）中央部には、絶縁樹脂などの接着材３を介して半導体チップ４が搭載されている。
【００２１】
プリント配線基板２の主面において、半導体チップ４の対向する２辺の周辺部近傍には、ボンディング電極２ａ、ならびに配線パターンが形成されている。ボンディング電極２ａと接続用電極とは、プリント配線基板の両面に形成された配線パターン、ならびにスルーホールなどによって電気的に接続されている。
【００２２】
プリント配線基板２裏面の接続用電極には、球形のはんだからなるはんだバンプ５がそれぞれ形成されている。半導体チップ４の主面には、該半導体チップ４の外周部近傍に複数の電極（表面電極）４ａが形成されている。これら電極４ａは、ボンディングワイヤ（接続部材）６を介して所定のボンディング電極２ａがそれぞれ接続されている。
【００２３】
そして、これら半導体チップ４、プリント配線基板２のボンディング電極２ａ周辺、ならびにボンディングワイヤ６が、封止樹脂７によって封止されてパッケージが形成されている。
【００２４】
さらに、半導体装置１を電子部品などを実装するプリント実装基板に実装する際には、該プリント実装基板に形成されたランドなどの電極に、はんだバンプ５を重合させて搭載し、リフローを行うことにより電気的に接続する。
【００２５】
次に、本実施の形態における半導体装置１の製造工程について、図１、図２、および図３〜図９の製造工程の説明図、図１０のモールド装置の説明図、および図１１のフローチャートを用いて説明する。
【００２６】
まず、多数個取り基板８、および該多数個取り基板８に搭載される半導体チップ４を準備する（ステップＳ１０１）。この多数個取り基板８には、図３に示すように、複数のマトリクス配置されたデバイス領域８ａと、これらデバイス領域を隔てるダイシングライン８ｂとが形成されており、該複数のデバイス領域８ａを一括に覆う状態で樹脂モールドされる一括モールドが施される。
【００２７】
また、半導体装置１は、この一括モールドによって形成された一括モールド部をダイシングして個片化したものである。ダイシングライン８ｂは、対になるデバイス領域８ａ部分、ならびに多数個取り基板８とデバイス領域８ａ部分とを切り離す領域である。
【００２８】
このデバイス領域８ａには、前述したボンディング電極２ａ、配線パターン、スルーホール、および接続用電極などがそれぞれ成形されており、ダイシングして個片化された後、前述したプリント配線基板２（図１）となる。
【００２９】
そして、多数個取り基板８の半導体チップ４搭載面に接着材３をそれぞれ塗布し、図４に示すように、半導体チップ４を搭載して接着固定する（ステップＳ１０２）。
【００３０】
その後、図５に示すように半導体チップ４の電極４ａと多数個取り基板８に形成されたボンディング電極２ａとをボンディングワイヤ６によってそれぞれ接合し、電気的に接続する（ステップＳ１０３）。このワイヤボンディング後、モールド装置Ｍによって一括モールドを行う。
【００３１】
ここで、モールド装置Ｍについて説明する。
【００３２】
モールド装置Ｍは、図１０に示すように、ローダＭ１、画像認識手段Ｍ２、モールドプレスＭ３，Ｍ４、マーキング手段Ｍ５、ならびにアンローダＭ６などから構成されている。
【００３３】
ローダＭ１は、一括モールドされる多数個取り基板８が格納される。画像認識手段Ｍ２には、個々のデバイス領域８ａにおける画像を取り込むカメラ、および該カメラが取り込んだ画像から、良品、不良品の検査を行う不良検出部が備えられており、半導体チップ４の位置ずれ、ボンディング不良やボンディングワイヤの断線などの不良、および半導体チップ４が搭載されていないデバイス領域８ａなどの不良を検出する。
【００３４】
モールドプレスＭ３，Ｍ４は、加熱可塑させた成形材料を金型キャビティ内に圧入し、熱と圧力とで成形硬化させ、デバイス領域８ａの不良検出後の多数個取り基板８における一括モールドを行い、一括モールド部９を形成する。
【００３５】
マーキング手段Ｍ５は、一括モールド部９における画像認識手段Ｍ２が検出した不良のデバイス領域８ａに不良マークＦＭをマーキングする。アンローダＭ６は、マーキング手段Ｍ５によって不良のデバイス領域８ａに不良マークＦＭがマーキングされた多数個取り基板８が収納される。
【００３６】
そして、ステップＳ１０３の処理が終了した多数個取り基板８は、モールド装置Ｍの画像認識手段Ｍ２によって、不良のデバイス領域が検出される（ステップＳ１０４）。その後、モールドプレスＭ３，Ｍ４によって一括モールドを行い（ステップＳ１０５）、図６に示すように、半導体チップ４とボンディングワイヤ６とを封止樹脂７によって封止し、一括モールド部９を形成する。なお、モールド樹脂としては、たとえば、エポキシ系の熱硬化性樹脂などを用いる。
【００３７】
一括モールド部９が形成された多数個取り基板８は、マーキング手段Ｍ５によって、図７に示すように、画像認識手段Ｍ２が検出した不良のデバイス領域８ａが位置する一括モールド部９の表面に四角形状の不良マークＦＭをマーキングし（ステップＳ１０６）、アンローダＭ６に格納される。
【００３８】
この場合、不良マークＦＭは、不良の半導体装置と認識されれば、四角形以外の多角形や円形など、どのような形状でもよく、マーキングの方法としては、たとえば、印刷、インクの塗布、あるいはレーザ照射によるマーキングなどがある。
【００３９】
その後、図８に示すように、多数個取り基板８の裏面に形成されている接続用電極に、はんだバンプ５をそれぞれ形成する（ステップＳ１０７）。はんだバンプ５は、たとえば、多数個取り基板８の半導体チップ４搭載面を下方に向け、複数のはんだバンプ５を真空吸着保持したボール搭載用治具をその上方に配置し、多数個取り基板８の上方から各デバイス領域８ａ上の接続用電極に搭載して形成する。
【００４０】
そして、一括モールド部９が形成された後、図９に示すように、ダイシング用の切断刃であるブレードＢを用いたダイシングによって該一括モールド部９を分割して個片化し（ステップＳ１０８）、個々のパッケージ（封止部）を形成することによって、図１、図２に示す半導体装置１が完成する（ステップＳ１０９）。
【００４１】
また、これら個片化されたパッケージのうち、マーキング手段Ｍ５によって不良マークＦＭがマーキングされたパッケージは不良品であるので予め除去されることになる。その後、不良マークＦＭが表示されていない完成した半導体装置１は、選別工程によって選別が実施される。
【００４２】
それにより、本実施の形態によれば、不良マークＦＭをパッケージ表面に表示することにより、選別工程前に不良の半導体装置を予め取り除くことができるので、選別時間を短縮することができるとともに、半導体装置１の製造コストを小さくすることができる。
【００４３】
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００４４】
たとえば、前記実施の形態では、多数個取り基板の裏面に、はんだバンプをそれぞれ形成した後、ダイシングによって一括モールド部を個片化する製造工程としたが、一括モールド部の形成後にダイシングを行い、不良マークがマーキングされた半導体装置を取り除いた後、良品の半導体装置にのみはんだバンプを形成するようにしてもよい。
【００４５】
これによって、不良の半導体装置にはんだバンプが形成されることを防止することができ、材料費などのコストを削減することができる。
【００４６】
また、前記実施の形態においては、一括モールド方式によって製造される半導体装置について記載したが、たとえば、リードフレーム１ピッチあたり縦または縦横に複数個分のアイランド、リードなどをマトリクス状に配置したリードフレーム、いわゆるマトリクスフレームを用いた半導体装置の製造工程などに適用することによっても、該半導体装置の製造効率を向上することができる。
【００４７】
【発明の効果】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。
【００４８】
（１）不良の半導体装置を予め取り除くことができるので、選別工程における半導体装置の全数検査を不要にすることができ、選別検査にかかる時間を大幅に短縮することができる。
【００４９】
（２）上記（１）により、半導体装置の製造効率を上げるとともに、製造コストを小さくすることができる。
【図面の簡単な説明】
【図１】本発明の一実施の形態による半導体装置の断面図である。
【図２】図１の半導体装置における外観斜視図である。
【図３】図１の半導体装置における製造工程の説明図である。
【図４】図３に続く半導体装置の製造工程の説明図である。
【図５】図４に続く半導体装置の製造工程の説明図である。
【図６】図５に続く半導体装置の製造工程の説明図である。
【図７】図６に続く半導体装置の製造工程の説明図である。
【図８】図７に続く半導体装置の製造工程の説明図である。
【図９】図８に続く半導体装置の製造工程の説明図である。
【図１０】図１の半導体装置を樹脂封止するモールド装置の説明図である。
【図１１】図１の半導体装置における製造工程のフローチャートである。
【符号の説明】
１  半導体装置
２  プリント配線基板
２ａ  ボンディング電極
３  接着材
４  半導体チップ
４ａ  電極（表面電極）
５  はんだバンプ
６  ボンディングワイヤ（接続部材）
７  封止樹脂
８  多数個取り基板
８ａ  デバイス領域
８ｂ  ダイシングライン
９  一括モールド部
Ｍ  モールド装置
Ｍ１  ローダ
Ｍ２  画像認識手段
Ｍ３，Ｍ４  モールドプレス
Ｍ５  マーキング手段
Ｍ６  アンローダ
ＦＭ  不良マーク
【図１】
0003854814.tif 000002
【図２】
0003854814.tif 000003
【図３】
0003854814.tif 000004
【図４】
0003854814.tif 000005
【図５】
0003854814.tif 000006
【図６】
0003854814.tif 000007
【図７】
0003854814.tif 000008
【図８】
0003854814.tif 000009
【図９】
0003854814.tif 000010
【図１０】
0003854814.tif 000011
【図１１】
0003854814.tif 000012