(57)【特許請求の範囲】
【請求項１】
フィールドプログラマブルゲートアレイを有する第１の半導体チップと、
上記フィールドプログラマブルゲートアレイの回路設定のための設定情報を記憶するための書き込み可能な不揮発性メモリを有する第２の半導体チップと、
上記第１の半導体チップと上記第２の半導体チップとを接続するチップ間接続部材とを含み、
上記第１の半導体チップは、上記不揮発性メモリのプログラム端子と、上記フィールドプログラマブルゲートアレイの入出力端子とに共通に用いられる外部接続端子と、この外部接続端子を上記不揮発性メモリまたは上記フィールドプログラマブルゲートアレイに選択的に接続する切り換え回路とを含むものである
ことを特徴とするマルチチップ型半導体装置。
【請求項２】
上記外部接続端子と上記不揮発性メモリとの間の接続を永久的に遮断する設定情報保護機構をさらに含むことを特徴とする請求項１記載のマルチチップ型半導体装置。
【請求項３】
上記第１の半導体チップの表面に上記第２の半導体チップが重ねて接合され、これらの第１および第２の半導体チップがチップ・オン・チップ構造で接合されていることを特徴とする請求項１または２に記載のマルチチップ型半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、フィールドプログラマブルゲートアレイを有するマルチチップ型半導体装置に関する。
【０００２】
【従来の技術】
ユーザが所望の回路をプログラムすることができるＦＰＧＡ（フィールドプログラマブルゲートアレイ）は、とくに、多品種少量生産品に利用されることが多い。
従来から用いられているＦＰＧＡは、図５に示すように、プログラマブルゲートアレイ１０１と、このプログラマブルゲートアレイ１０１のスイッチの状態を設定するためのＳＲＡＭ（スタティックＲＡＭ）１０２とをＣＭＯＳプロセスで集積したＦＰＧＡチップ１００からなる。そして、このＦＰＧＡチップ１００を内蔵したＩＣパッケージに、ＥＰＲＯＭ１１０が外付けされる。このＥＰＲＯＭ１１０に、プログラマブルゲートアレイ１０１のスイッチの状態を設定するためのスイッチ設定情報を書き込むことにより、所望の回路が得られる。
【０００３】
ＦＰＧＡチップ１００およびＥＰＲＯＭ１１０は、それぞれ、別のＩＣパッケージに収容され、これらの間の接続は、プリント配線基板を介して達成されるようになっているのが一般的である。
【０００４】
【発明が解決しようとする課題】
しかし、上述の構成では、ＦＰＧＡチップ１００には、ＥＰＲＯＭ１１０との接続のための接続パッドを設けなければならないから、その分、チップ面積が大きくなったり、プログラマブルゲートアレイ１０１への信号の入出力数が制限されたりするという問題がある。
【０００５】
この問題は、ＦＰＧＡとＥＰＲＯＭとを１チップに集積することによって解決されるであろうが、ゲートアレイとＥＰＲＯＭとを共通のチップ上に形成するプロセスは極めて複雑であり、コストの大幅な増加につながるため、好ましい解決方法とは言えない。
また、ＦＰＧＡがＥＰＲＯＭとともに組み込まれた電子機器が市場に出回ると、ＥＰＲＯＭの内容が、第三者によって容易に読み出されるおそれがあり、このＥＰＲＯＭの記憶データの秘密性が保持できないことも、問題となっていた。
【０００６】
そこで、この発明の目的は、上述の技術的課題を解決し、外部接続端子数を少なくすることができる、フィールドプログラマブルゲートアレイを有するマルチチップ型半導体装置を提供することである。
また、この発明の他の目的は、設定情報の秘密性を良好に保持することができる、フィールドプログラマブルゲートアレイを有するマルチチップ型半導体装置を提供することである。
【０００７】
【課題を解決するための手段および発明の効果】
上記の目的を達成するための請求項１記載の発明は、フィールドプログラマブルゲートアレイを有する第１の半導体チップと、上記フィールドプログラマブルゲートアレイの回路設定のための設定情報を記憶するための書き込み可能な不揮発性メモリを有する第２の半導体チップと、上記第１の半導体チップと上記第２の半導体チップとを接続するチップ間接続部材とを含み、上記第１の半導体チップは、上記不揮発性メモリのプログラム端子と、上記フィールドプログラマブルゲートアレイの入出力端子とに共通に用いられる外部接続端子と、この外部接続端子を上記不揮発性メモリまたは上記フィールドプログラマブルゲートアレイに選択的に接続する切り換え回路とを含むものであることを特徴とするマルチチップ型半導体装置である。
【０００８】
上記の構成によれば、第１の半導体チップに形成されたフィールドプログラマブルゲートアレイの設定情報は、第２の半導体チップに形成された不揮発性メモリに記憶されるようになっていて、これらの第１および第２の半導体チップは、チップ間接続部材によって、互いに接続されるようになっている。そして、第１および第２の半導体チップは、たとえば、共通のパッケージ内に封止されるなどして、マルチチップ型半導体装置を構成している。
【０００９】
これにより、フィールドプログラマブルゲートアレイの回路を設定するための外部接続端子を省くことができるから、外部接続端子数を少なくすることができ、フィールドプログラマブルゲートアレイの入出力数についての制限が少なくなる。
また、フィールドプログラマブルゲートアレイと不揮発性メモリとは、別のチップ上に形成されるので、製造プロセスが複雑になることもない。
【００１２】
また、この発明では、第１の半導体チップは、不揮発性メモリのプログラムと、フィールドプログラマブルゲートアレイに対する入出力とに共通に用いられる外部接続端子を有している。そして、切り換え回路によってこの外部接続端子の接続を切り換える構成となっているので、外部接続端子を効果的に削減できる。これにより、第１半導体チップのチップ面積の削減に寄与することができ、また、フィールドプログラマブルゲートアレイの入出力数に対する制限も軽減できる。
なお、上記チップ間接続部材は、ボンディングワイヤであってもよい。また、請求項３に記載されているようなチップ・オン・チップ構造が採用される場合には、第１および／または第２の半導体チップの表面に形成された金属隆起電極であってもよい。この金属隆起電極は、厚膜状のバンプであってもよく、バンプほどは高さの高くない金属薄膜（たとえば、金属蒸着膜）であってもよい。
【００１３】
請求項２記載の発明は、上記外部接続端子と上記不揮発性メモリとの間の接続を永久的に遮断する設定情報保護機構をさらに含むことを特徴とする請求項１記載のマルチチップ型半導体装置である。
この構成によれば、不揮発性メモリに設定情報を書き込んだ後に、設定情報保護機構により、不揮発性メモリと外部接続端子との間を永久的に遮断すれば、不揮発性メモリへの外部からのアクセスが不可能な状態となる。これにより、不揮発性メモリの設定情報の秘密性が保持される。
【００１４】
請求項３記載の発明は、上記第１の半導体チップの表面に上記第２の半導体チップが重ねて接合され、これらの第１および第２の半導体チップがチップ・オン・チップ構造で接合されていることを特徴とする請求項１または２に記載のマルチチップ型半導体装置である。
この構成によれば、第１および第２の半導体チップが重ねて接合されているので、マルチチップ型半導体装置は、実質的に１チップとして取り扱うことができ、マスク方式のＡＳＩＣ（Application Specific Integrated Circuit）とほぼ同一形状となる。したがって、別パッケージのＥＰＲＯＭが必要であった従来技術に比較して、格段に専有面積が減少するうえ、マスク式のＡＳＩＣとの置き換えをも容易に行うことができる。
【００１５】
しかも、チップ・オン・チップ構造では、チップ間の配線長が極めて短くなるので、外部からのノイズの影響を受けにくく、また、高速な動作が可能であるという効果をも奏することができる。
【００１６】
【発明の実施の形態】
以下では、この発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、この発明の第１の実施形態に係るマルチチップ型半導体装置の分解斜視図であり、図２は、当該半導体装置の断面図である。この半導体装置は、第１の半導体チップとしての親チップ１の表面１１に、第２の半導体チップとしての子チップ２を重ね合わせて接合した、いわゆるチップ・オン・チップ（Chip-On-Chip）構造を有している。このチップ・オン・チップ構造のマルチチップ型半導体装置は、外部との接続のためのリードフレーム１４が引き出された状態で樹脂モールドされ、パッケージ４０に納められている。
【００１７】
親チップ１は、たとえばシリコンチップからなっており、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）回路を内部に有している。この親チップ１の表面１１は、親チップ１の基体をなす半導体基板においてトランジスタなどの機能素子が形成された活性表層領域側の表面であり、最表面は、絶縁物の保護膜で覆われている。この保護膜上には、所定の位置において、外部接続用の複数のパッド１２が、ほぼ矩形の平面形状を有する親チップ１の表面１１の周縁付近に露出して配置されている。この外部接続パッド１２は、ボンディングワイヤ１３によってリードフレーム１４に接続されている。
【００１８】
親チップ１の内方の領域には、子チップ２の接合領域１５が設定されており、この接合領域１５には、子チップ２とのチップ間接続のためのチップ接続パッドＰＭが、複数個（図１では８個のみ図示）形成されている。
子チップ２は、たとえばシリコンチップからなっており、ＥＰＲＯＭ（消去可能なプログラム可能読取り専用記憶装置）などからなる、ＦＰＧＡのスイッチ状態を設定するための不揮発性のメモリ回路（以下、「不揮発性コンフィギュレーションメモリ回路」という。）を内部に有している。この子チップ２の表面２１は、子チップ２の基体をなす半導体基板においてトランジスタなどの機能素子が形成された活性表層領域側の表面であり、最表面は、絶縁物の保護膜で覆われている。この保護膜上には、親チップ１とのチップ間接続のためのチップ接続パッドＰＤが、複数個（図１では８個のみ図示）形成されている。
【００１９】
子チップ２のチップ接続パッドＰＤ上には、耐酸化性の金属、たとえば、金、鉛、プラチナ、銀またはイリジウムからなるバンプＢがそれぞれ形成されていて、チップ間接続部材をなす金属隆起電極を構成している。
子チップ２は、表面２１を親チップ１の表面１１に対向させた状態で親チップ１に接合されている。この接合は、バンプＢを接合領域１５のチップ接続パッドＰＭにそれぞれ当接させた状態で、親チップ１と子チップ２とを相互に圧着することにより達成される。この圧着の際、必要に応じて親チップ１および／または子チップ２に超音波振動を与えることにより、バンプＢとチップ接続パッドＰＭとの確実な接合が達成される。
【００２０】
図３は、上述のマルチチップ型半導体装置の電気的構成を示すブロック図である。親チップ１は、ＦＰＧＡ回路５０（プログラマブルゲートアレイ）と切り換え回路５１とを内部回路として有しており、ＦＰＧＡチップを構成している。子チップ２は、不揮発性コンフィギュレーションメモリ回路６０（以下「コンフィギュレーションメモリ回路６０」という。）を内部回路として有しており、コンフィギュレーションメモリチップを構成している。
【００２１】
親チップ１と子チップ２とを接合した状態では、コンフィギュレーションメモリ回路６０は、所定のチップ接続パッドＰＭ，ＰＤおよびバンプＢが形成するチップ間接続部Ｃ１を介して、ＦＰＧＡ回路５０に接続される。ＦＰＧＡ回路５０の内部のスイッチは、コンフィギュレーションメモリ回路６０に記憶されている設定情報に従って切り換えられる。したがって、コンフィギュレーションメモリ回路６０に、所望の回路に対応した設定情報を書き込んでおけば、ＦＰＧＡ回路５０は、所望の構成の回路を形成する。
【００２２】
ＦＰＧＡ回路５０の入出力ライン６５は、外部接続パッド１２に接続されている。入出力ライン６５の一部は、切り換え回路５１を介して外部接続パッド１２に接続されている。切り換え回路５１は、入出力ライン６５に接続されているとともに、所定のチップ接続パッドＰＭ，ＰＤおよびバンプＢが形成するチップ間接続部Ｃ２を介して、コンフィギュレーションメモリ回路６０に接続されている。
【００２３】
切り換え回路５１は、個々のチップ間接続部Ｃ２に対応するスイッチＳＷ１，ＳＷ２，・・・・・・を有している。各スイッチＳＷ１，ＳＷ２，・・・・・・は、外部接続パッド１２と入出力ライン６５を接続する状態と、外部接続パッド１２とチップ間接続部Ｃ２とを接続する状態とに切り換えることができる。切り換えスイッチＳＷ１，ＳＷ２，・・・・・・に接続された外部接続パッド１２およびそれらに接続されるリードフレーム１４は、コンフィギュレーションメモリ回路６０のプログラムのためのプログラム端子と、ＦＰＧＡ回路５０の入出力端子とに共通に用いられる外部接続端子を成している。切り換えスイッチＳＷ１，ＳＷ２，・・・・・・は、所定の外部接続パッド１２から入力される切り換え制御信号によって、上記２つの状態のいずれかをとる。
【００２４】
この半導体装置の使用に際しては、まず、切り換え回路５１のスイッチＳＷ１，ＳＷ２，・・・・・・をコンフィギュレーションメモリ回路６０側に接続するための切り換え制御信号が入力される。この状態で、切り換え回路５１に接続されている外部接続パッド１２から、コンフィギュレーションメモリ回路６０に、ＦＰＧＡ回路５０の回路設定のための設定情報が書き込まれる。この設定情報の書き込みの後には、切り換え制御信号は、スイッチＳＷ１，ＳＷ２，・・・・・・をＦＰＧＡ回路５０の入出力ライン６５側に接続する状態とされる（たとえば、切り換え制御信号を入力するための外部接続パッド１２を開放状態とする。）。これにより、切り換え回路５１に接続されている外部接続パッド１２は、ＦＰＧＡ回路５０の入出力のために使用可能な状態となる。
【００２５】
コンフィギュレーションメモリ回路６０への設定情報の書き込みが完了すれば、ＦＰＧＡ回路５０は、その設定情報に従う回路を形成する。そして、コンフィギュレーションメモリ回路６０は、当該設定情報を不揮発に記憶するので、この半導体装置への電源の供給が遮断されて、その後に、再びこの半導体装置を用いるときには、ＦＰＧＡ回路５０は、当初から所望の回路を形成することになる。
【００２６】
このように、この実施形態によれば、ＦＰＧＡ回路５０を内蔵した親チップ１と、コンフィギュレーションメモリ回路６０を内蔵した子チップ２とをチップ・オン・チップ接合することによって、実質的に１チップとして取り扱うことが可能なマルチチップ型半導体装置を構成している。これにより、設定情報を記憶するＥＰＲＯＭを外付けすることなく所望の回路を構成することができるから、外部接続端子数を少なくすることができる。別の観点から見れば、外部接続端子のほぼすべてをＦＰＧＡ回路５０への入出力のために用いることができるので、入出力数の制限を少なくすることができる。
【００２７】
しかも、外付けのＥＰＲＯＭが不要であるから、マスク方式のＡＳＩＣとほぼ同形状のＦＰＧＡが実現できることになり、占有面積を格段に減少させることができるうえ、マスク方式のＡＳＩＣとの置き換えをも容易に行うことができる。さらに、この実施形態の構成では、外部接続パッド１２の一部が、コンフィギュレーションメモリ回路６０へのプログラムと、ＦＰＧＡ回路５０への入出力とに共用されているので、これによっても、外部接続端子の削減が図られており、また、ＦＰＧＡ回路５０への入出力数に対する制限の軽減が図られている。
【００２８】
図４は、この発明の第２の実施形態に係るマルチチップ型半導体装置の電気的構成を示すブロック図である。この半導体装置は、上述の第１の実施形態に係る半導体装置と類似しているので、図４において、上述の図３に示された各部に対応する部分には、図４の場合と同一の参照符号を付すとともに、上述の図１および図２を再び参照することとする。
【００２９】
この実施形態では、コンフィギュレーションメモリ回路６０に書き込まれた設定情報に対する外部からのアクセスを禁止するための設定情報保護機構７０が備えられている。この設定情報保護機構７０は、この実施形態においては、排他的論理和ゲート７１と、この排他的論理和ゲート７１の両端子間に接続されたアンチヒューズ７２とで構成されている。排他的論理和ゲート７１の一対の入力端子は、それぞれ外部接続パッド１２のうちの所定の一対のパッド１２１，１２２に接続されている。そして、排他的論理和ゲート７１のパッド１２１側の入力端子には、抵抗７３を介して電源電圧Ｖccが与えられ、排他的論理和ゲート７１のパッド１２２側の入力端子には、抵抗７４を介してグランド電位が与えられるようになっている。
【００３０】
切り換え回路５１を構成するスイッチＳＷ１，ＳＷ２，・・・・・・は、それぞれ、正論理（ハイアクティブ）型ゲートＧＰ（たとえば、ＮチャンネルＭＯＳトランジスタのゲートにハイレベルが印加されることにより導通）と負論理（ローアクティブ）型ゲートＧＮ（たとえば、正論理型ゲートＧＰのＮチャンネルＭＯＳトランジスタが非導通のときに導通）との対で構成されている。そして、正論理型ゲートＧＰの一方の出力端子は、チップ間接続部Ｃ２を介してコンフィギュレーションメモリ回路６０に接続されており、負論理型ゲートＧＮの一方の出力端子は、入出力ライン６５を介してＦＰＧＡ５０に接続されている。正論理型ゲートＧＰおよび負論理型ゲートＧＮの各他方の出力端子は、外部接続パッド１２に共通に接続されている。
【００３１】
正論理型ゲートＧＰおよび負論理型ゲートＧＮの各制御入力端子には、切り換え制御ライン７８を介して、排他的論理和ゲート７１の出力信号が切り換え制御信号として入力されるようになっている。
コンフィギュレーションメモリ回路６０にＦＰＧＡ回路５０の回路設定のための設定情報をプログラムするときには、排他的論理和ゲート７１の両端子に接続されたパッド１２１，１２１は、いずれも開放状態とされる。また、初期状態では、アンチヒューズ７２は、遮断状態となっている。したがって、排他的論理和ゲート７１には、一方の入力端子からは電源電圧Ｖccが入力され、他方の端子からはグランド電位が与えられる。そのため、排他的論理和ゲート７１の出力信号は、ハイレベルとなる。したがって、正論理型ゲートＧＰは導通状態となり、負論理型ゲートＧＮは遮断状態となる。よって、この状態では、切り換え回路５１に接続されている外部接続パッド１２を介して、コンフィギュレーションメモリ回路６０をプログラムすることができる。
【００３２】
一方、コンフィギュレーションメモリ回路６０のプログラムが終了した後には、パッド１２１，１２２間に適当な電圧が印加される。これにより、アンチヒューズ７２は、排他的論理和ゲート７１の両端子間を短絡した状態となり、この状態は、パッド１２１，１２２間への電圧の印加を停止した後も、永久的に保持される。したがって、以後は、排他的論理和ゲート７１の出力信号は、パッド１２１，１２２への電圧印加状態に関わりなく、ローレベルとなる。これにより、負論理型ゲートＧＮは導通状態となり、正論理型ゲートＧＰは遮断状態となって、以後は、正論理型ゲートＧＰが導通することはない。
【００３３】
したがって、切り換え回路５１に接続された外部接続パッド１２からは、専ら、ＦＰＧＡ回路５０へのアクセスのみが可能であって、コンフィギュレーションメモリ回路６０へのアクセスは不可能になる。これにより、コンフィギュレーションメモリ回路６０の内容が読み出されたりすることがなくなるから、コンフィギュレーションメモリ回路６０の設定情報の秘密性を保持することができる。
【００３４】
以上、この発明の２つの実施形態について説明したが、この発明は他の形態でも実施することが可能である。たとえば、上述の実施形態では、コンフィギュレーションメモリ回路６０に対するプログラムは、切り換え回路５１に接続された外部接続パッド１２のみを用いて行われるようになっているが、コンフィギュレーションメモリ回路６０に対するプログラムのための配線の一部は、切り換え回路５１を介さずに専用の外部接続パッド１２に接続されていてもよい。
【００３５】
また、上述の実施形態では、子チップ２にバンプＢを設けているが、親チップ１側に同様のバンプを設けてもよく、親チップ１および子チップ２の両方にバンプを設けて、バンプ同士を接合することによって親チップ１および子チップ２のチップ・オン・チップ接合を達成してもよい。
また、親チップ１と子チップ２と接合する金属隆起電極は、さほどの高さを要しないので、一般に電解めっきまたは無電解めっきによって形成されるバンプのほかにも、金属蒸着膜のような金属薄膜で構成することもできる。
【００３６】
さらに、上記の実施形態では、親チップ１および子チップ２がバンプＢを介して接合されたチップ・オン・チップ構造のマルチチップ型半導体装置を例に挙げたが、親チップの表面に子チップ２の裏面（活性表層領域とは反対側の面）を対向させて接合し、チップ接続パッド間の接続をワイヤボンディングにより行う構成のチップ・オン・チップ構造の装置にも、この発明を適用することが可能である。また、ワイヤボンディングにより半導体チップ間が接続される場合には、必ずしもチップ・オン・チップ構造をとる必要はない。さらに、配線基板上に複数の半導体チップが接合され、この配線基板を介して半導体チップ間の接続が達成される構成の半導体装置に対しても、この発明を適用することが可能である。
【００３７】
さらに、上記の実施形態では、親チップ１および子チップ２は、いずれもシリコンからなるチップであることとしたが、シリコンの他にも、化合物半導体（ガリウム砒素半導体等）やゲルマニウム半導体などの他の任意の半導体材料を用いた半導体チップをこの発明の半導体装置に適用することができる。この場合に、第１の半導体チップと第２の半導体チップとの半導体材料は、同じでもよいし異なっていてもよい。
【００３８】
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
【図面の簡単な説明】
【図１】この発明の第１の実施形態に係るマルチチップ型半導体装置の分解斜視図である。
【図２】上記マルチチップ型半導体装置の断面図である。
【図３】上記マルチチップ型半導体装置の電気的構成を示すブロック図である。
【図４】この発明の第２の実施形態に係るマルチチップ型半導体装置の電気的構成を示すブロック図である。
【図５】従来のＦＰＧＡの構成を説明するためのブロック図である。
【符号の説明】
１        親チップ（第１の半導体チップ）
２        子チップ（第２の半導体チップ）
１２，１２１，１２２      外部接続パッド
５０      ＦＰＧＡ回路
５１      切り換え回路
６０      不揮発性コンフィギュレーションメモリ回路
６５      入出力ライン
Ｃ１，Ｃ２    チップ間接続部
ＰＭ，ＰＤ  チップ接続パッド
Ｂ        バンプ
７０      設定情報保護機構
７１      排他的論理和ゲート
７２      アンチヒューズ
【図１】
0003754221.tif 000002
【図２】
0003754221.tif 000003
【図３】
0003754221.tif 000004
【図４】
0003754221.tif 000005
【図５】
0003754221.tif 000006