(57)【特許請求の範囲】
【請求項１】
磁化困難方向及び磁化容易方向をそれぞれ有する複数のメモリ・セルを有する磁気メモリ・デバイスであって、
（イ）前記磁気メモリ・デバイス上で第１方向に沿って設けられ、前記メモリ・セルを磁化困難方向の最大点までバイアスした不安定化状態にする磁化困難方向の磁界を生じる大きさの不安定化電流を供給する第１共通書込線と、前記不安定化電流の帰還路として働く第２共通書込線と、
（ロ）前記第１方向と直交する第２方向に沿って設けられた複数の第１グローバル書込線であって、該複数の第１グローバル書込線のそれぞれは該第１グローバル書込線毎に設けられたビット・スライス・スイッチを介して前記第１共通書込線に接続されている、前記複数の第１グローバル書込線と、
（ハ）前記第２方向に沿って設けられた複数の第２グローバル書込線であって、該複数の第２グローバル書込線のそれぞれは前記第２共通書込線に接続されている、前記複数の第２グローバル書込線と、
（ニ）前記第１方向に沿って設けられた複数の分割書込線であって、該複数の分割書込線のそれぞれは、一端が前記第１グローバル書込線に接続され、他端が該分割書込線毎に設けられたグループ選択スイッチを介して前記第２グローバル書込線に接続されている、前記複数の分割書込線と、
（ホ）前記第２方向に沿って設けられ、前記複数の分割書込線と直交するように設けられた複数のビット線と、
（へ）複数のメモリ・セル・グループであって、該複数のメモリ・セル・グループのそれぞれは、１つの分割書込線と前記複数のビット線との交点にそれぞれ設けられた複数のメモリ・セルからなり、該複数のメモリ・セルのそれぞれは前記磁化困難方向及び磁化容易方向を有する、前記複数のメモリ・セル・グループと、
（ト）書込み時に、前記複数のメモリ・セル・グループのうちの１つのメモリ・セル・グループを選択するために、該１つのメモリ・セル・グループが設けられている分割書込線が接続されている第１グローバル書込線のビット・スライス・スイッチと、前記１つのメモリ・セル・グループが設けられている分割書込線に接続されているグループ選択スイッチの両方をイネーブルする手段と、
（チ）前記書込み時に、前記選択された１つのメモリ・セル・グループの複数のビット線に、前記磁化困難方向の最大点までバイアスされた不安定状態にある前記メモリ・セルに書込を行うに必要なだけの前記磁化容易方向の磁界を生じる大きさの電流を供給する手段とを備える、磁気メモリ・デバイス。
【請求項２】
前記第１共通書込線及び前記第２共通書込線は、不安定化電流源に接続され、該不安定電流源が、書込み時に前記不安定化電流を前記第１共通書込線に供給することを特徴とする請求項１に記載の磁気メモリ・デバイス。
【請求項３】
前記ビット・スライス・スイッチが、ＦＥＴスイッチであり、前記選択された１つのメモリ・セル・グループの書込み時に、該選択された１つのメモリ・セル・グループの分割書込線が接続されている第１グローバル書込線のＦＥＴスイッチのゲートにビット・スライス選択信号が印加されて導通することを特徴とする請求項１に記載の磁気メモリ・デバイス。
【請求項４】
前記グループ選択スイッチが、ＦＥＴスイッチであり、前記選択された１つのメモリ・セル・グループの書込み時に、該選択された１つのメモリ・セル・グループの分割書込線に接続されているＦＥＴスイッチのゲートにグループ選択信号が印加されて導通することを特徴とする請求項１に記載の磁気メモリ・デバイス。
【請求項５】
前記複数のメモリ・セルのそれぞれが、磁気抵抗メモリ要素と、該磁気抵抗メモリ要素及びグラウンドの間に接続されたスイッチとを有することを特徴とする請求項１に記載の磁気メモリ・デバイス。
【請求項６】
前記複数のメモリ・セルのそれぞれのスイッチの附勢端子に読取りワード線が接続されていることを特徴とする請求項５に記載の磁気メモリ・デバイス。
【請求項７】
磁化困難方向及び磁化容易方向をそれぞれ有する複数のメモリ・セルを有する磁気メモリ・デバイスであって、
（イ）前記磁気メモリ・デバイス上で第１方向に沿って設けられ、前記メモリ・セルを磁化困難方向の最大点までバイアスした不安定化状態にする磁化困難方向の磁界を生じる大きさの不安定化電流を供給する第１共通書込線と、前記不安定化電流の帰還路として働く第２共通書込線と、
（ロ）前記第１方向と直交する第２方向に沿って設けられた第１及び第２の第１グローバル書込線であって、前記第１の第１グローバル書込線は第１のビット・スライス・スイッチを介して前記第１共通書込線に接続されており、前記第２の第１グローバル書込線は第２のビット・スライス・スイッチを介して前記第１共通書込線に接続されている、前記第１及び第２の第１グローバル書込線と、
（ハ）前記第２方向に沿って設けられた第１及び第２の第２グローバル書込線であって、前記第１及び第２の第２グローバル書込線は前記第２共通書込線に接続されている、前記第１及び第２の第２グローバル書込線と、
（ニ）前記第１方向に沿って設けられた第１，第２，第３及び第４の分割書込線であって、前記第１の分割書込線は、一端が前記第１の第１グローバル書込線に接続され、他端が第１のグループ選択スイッチを介して前記第１の第２グローバル書込線に接続されており、前記第２の分割書込線は、一端が前記第１の第１グローバル書込線に接続され、他端が第２のグループ選択スイッチを介して前記第１の第２グローバル書込線に接続されており、前記第３の分割書込線は、一端が前記第２の第１グローバル書込線に接続され、他端が第３のグループ選択スイッチを介して前記第２の第２グローバル書込線に接続されており、前記第４の分割書込線は、一端が前記第２の第１グローバル書込線に接続され、他端が第４のグループ選択スイッチを介して前記第２の第２グローバル書込線に接続されている、前記第１，第２，第３及び第４の分割書込線と、
（ホ）前記第２方向に沿って設けられ、前記第１，第２，第３及び第４の分割書込線と直交するように設けられた複数のビット線と、
（へ）第１，第２，第３及び第４のメモリ・セル・グループであって、
前記第１のメモリ・セル・グループは、前記第１の分割書込線と前記複数のビット線との交点にそれぞれ設けられた複数のメモリ・セルからなり、該複数のメモリ・セルのそれぞれは前記磁化困難方向及び磁化容易方向を有し、前記第２のメモリ・セル・グループは、前記第２の分割書込線と前記複数のビット線との交点にそれぞれ設けられた複数のメモリ・セルからなり、該複数のメモリ・セルのそれぞれは前記磁化困難方向及び磁化容易方向を有し、前記第３のメモリ・セル・グループは、前記第３の分割書込線と前記複数のビット線との交点にそれぞれ設けられた複数のメモリ・セルからなり、該複数のメモリ・セルのそれぞれは前記磁化困難方向及び磁化容易方向を有し、前記第４のメモリ・セル・グループは、前記第４の分割書込線と前記複数のビット線との交点にそれぞれ設けられた複数のメモリ・セルからなり、該複数のメモリ・セルのそれぞれは前記磁化困難方向及び磁化容易方向を有する、前記第１，第２，第３及び第４のメモリ・セル・グループと、
（ト）前記第１方向に沿って設けられた第１及び第２の書込ワード線であって、
前記第１の書込ワード線が、前記第１のグループ選択スイッチの附勢端子及び前記第３のグループ選択スイッチの附勢端子に接続され、前記第２の書込ワード線が、前記第２のグループ選択スイッチの附勢端子及び前記第４のグループ選択スイッチの附勢端子に接続されている、前記第１及び第２の書込ワード線と、
（チ）書込み時に、前記第１，第２，第３及び第４のメモリ・セル・グループのうちの１つのメモリ・セル・グループを選択するために、該選択された１つのメモリ・セル・グループが設けられている分割書込線が接続されている第１グローバル書込線のビット・スライス・スイッチと、前記１つのメモリ・セル・グループが設けられている分割書込線に接続されているグループ選択スイッチの両方をイネーブルする手段と、
（リ）前記書込み時に、前記選択された１つのメモリ・セル・グループの複数のビット線に、前記磁化困難方向の最大点までバイアスされた不安定状態にある前記メモリ・セルに書込を行うに必要なだけの前記磁化容易方向の磁界を生じる大きさの電流を供給する手段とを備える、磁気メモリ・デバイス。
【請求項８】
前記第１共通書込線及び前記第２共通書込線は、不安定化電流源に接続され、該不安定電流源が、書込み時に前記不安定化電流を前記第１共通書込線に供給することを特徴とする請求項７に記載の磁気メモリ・デバイス。
【請求項９】
前記第１及び第２のビット・スライス・スイッチが、ＦＥＴスイッチであり、前記選択された１つのメモリ・セル・グループの書込み時に、該選択された１つのメモリ・セル・グループの分割書込線が接続されている第１グローバル書込線のＦＥＴスイッチのゲートにビット・スライス選択信号が印加されて導通することを特徴とする請求項７に記載の磁気メモリ・デバイス。
【請求項１０】
前記第１，第２，第３及び第４のグループ選択スイッチが、ＦＥＴスイッチであり、前記選択された１つのメモリ・セル・グループの書込み時に、該選択された１つのメモリ・セル・グループの分割書込線に接続されているＦＥＴスイッチのゲートに前記書込ワード線を介してグループ選択信号が印加されて導通することを特徴とする請求項７に記載の磁気メモリ・デバイス。
【請求項１１】
前記複数のメモリ・セルのそれぞれが、磁気抵抗メモリ要素と、該磁気抵抗メモリ要素及びグラウンドの間に接続されたスイッチとを有することを特徴とする請求項７に記載の磁気メモリ・デバイス。
【請求項１２】
前記複数のメモリ・セルのそれぞれのスイッチの附勢端子に読取りワード線が接続されていることを特徴とする請求項１１に記載の磁気メモリ・デバイス。
【請求項１３】
（イ）前記磁気メモリ・デバイス上で第１方向に沿って設けられ、前記メモリ・セルを磁化困難方向の最大点までバイアスした不安定化状態にする磁化困難方向の磁界を生じる大きさの不安定化電流を供給する第１共通書込線と、前記不安定化電流の帰還路として働く第２共通書込線と、
（ロ）前記第１方向と直交する第２方向に沿って設けられた複数の第１グローバル書込線であって、該複数の第１グローバル書込線のそれぞれは該第１グローバル書込線毎に設けられたビット・スライス・スイッチを介して前記第１共通書込線に接続されている、前記複数の第１グローバル書込線と、
（ハ）前記第２方向に沿って設けられた複数の第２グローバル書込線であって、該複数の第２グローバル書込線のそれぞれは前記第２共通書込線に接続されている、前記複数の第２グローバル書込線と、
（ニ）前記第１方向に沿って設けられた複数の分割書込線であって、該複数の分割書込線のそれぞれは、一端が前記第１グローバル書込線に接続され、他端が該分割書込線毎に設けられたグループ選択スイッチを介して前記第２グローバル書込線に接続されている、前記複数の分割書込線と、
（ホ）前記第２方向に沿って設けられ、前記複数の分割書込線と直交するように設けられた複数のビット線と、
（へ）複数のメモリ・セル・グループであって、該複数のメモリ・セル・グループのそれぞれは、１つの分割書込線と前記複数のビット線との交点にそれぞれ設けられた複数のメモリ・セルからなり、該複数のメモリ・セルのそれぞれは前記磁化困難方向及び磁化容易方向を有する、前記複数のメモリ・セル・グループとを備える磁気メモリ・デバイスの書込方法であって、
書込み時に、前記複数のメモリ・セル・グループのうちの１つのメモリ・セル・グループを選択するために、該１つのメモリ・セル・グループが設けられている分割書込線が接続されている第１グローバル書込線のビット・スライス・スイッチと、前記１つのメモリ・セル・グループが設けられている分割書込線に接続されているグループ選択スイッチの両方をイネーブルすると共に、前記選択された１つのメモリ・セル・グループの複数のビット線に、前記磁化困難方向の最大点までバイアスされた不安定状態にある前記メモリ・セルに書込を行うに必要なだけの前記磁化容易方向の磁界を生じる大きさの電流を供給するステップを含む、磁気メモリ・デバイスの書込方法。
【請求項１４】
（イ）前記磁気メモリ・デバイス上で第１方向に沿って設けられ、前記メモリ・セルを磁化困難方向の最大点までバイアスした不安定化状態にする磁化困難方向の磁界を生じる大きさの不安定化電流を供給する第１共通書込線と、前記不安定化電流の帰還路として働く第２共通書込線と、
（ロ）前記第１方向と直交する第２方向に沿って設けられた第１及び第２の第１グローバル書込線であって、前記第１の第１グローバル書込線は第１のビット・スライス・スイッチを介して前記第１共通書込線に接続されており、前記第２の第１グローバル書込線は第２のビット・スライス・スイッチを介して前記第１共通書込線に接続されている、前記第１及び第２の第１グローバル書込線と、
（ハ）前記第２方向に沿って設けられた第１及び第２の第２グローバル書込線であって、前記第１及び第２の第２グローバル書込線は前記第２共通書込線に接続されている、前記第１及び第２の第２グローバル書込線と、
（ニ）前記第１方向に沿って設けられた第１，第２，第３及び第４の分割書込線であって、前記第１の分割書込線は、一端が前記第１の第１グローバル書込線に接続され、他端が第１のグループ選択スイッチを介して前記第１の第２グローバル書込線に接続されており、前記第２の分割書込線は、一端が前記第１の第１グローバル書込線に接続され、他端が第２のグループ選択スイッチを介して前記第１の第２グローバル書込線に接続されており、前記第３の分割書込線は、一端が前記第２の第１グローバル書込線に接続され、他端が第３のグループ選択スイッチを介して前記第２の第２グローバル書込線に接続されており、前記第４の分割書込線は、一端が前記第２の第１グローバル書込線に接続され、他端が第４のグループ選択スイッチを介して前記第２の第２グローバル書込線に接続されている、前記第１，第２，第３及び第４の分割書込線と、
（ホ）前記第２方向に沿って設けられ、前記第１，第２，第３及び第４の分割書込線と直交するように設けられた複数のビット線と、
（へ）第１，第２，第３及び第４のメモリ・セル・グループであって、前記第１のメモリ・セル・グループは、前記第１の分割書込線と前記複数のビット線との交点にそれぞれ設けられた複数のメモリ・セルからなり、該複数のメモリ・セルのそれぞれは前記磁化困難方向及び磁化容易方向を有し、前記第２のメモリ・セル・グループは、前記第２の分割書込線と前記複数のビット線との交点にそれぞれ設けられた複数のメモリ・セルからなり、該複数のメモリ・セルのそれぞれは前記磁化困難方向及び磁化容易方向を有し、前記第３のメモリ・セル・グループは、前記第３の分割書込線と前記複数のビット線との交点にそれぞれ設けられた複数のメモリ・セルからなり、該複数のメモリ・セルのそれぞれは前記磁化困難方向及び磁化容易方向を有し、前記第４のメモリ・セル・グループは、前記第４の分割書込線と前記複数のビット線との交点にそれぞれ設けられた複数のメモリ・セルからなり、該複数のメモリ・セルのそれぞれは前記磁化困難方向及び磁化容易方向を有する、前記第１，第２，第３及び第４のメモリ・セル・グループと、
（ト）前記第１方向に沿って設けられた第１及び第２の書込ワード線であって、前記第１の書込ワード線が、前記第１のグループ選択スイッチの附勢端子及び前記第３のグループ選択スイッチの附勢端子に接続され、前記第２の書込ワード線が、前記第２のグループ選択スイッチの附勢端子及び前記第４のグループ選択スイッチの附勢端子に接続されている、前記第１及び第２の書込ワード線とを備える磁気メモリ・デバイスの書込方法であって、
書込み時に、前記第１，第２，第３及び第４のメモリ・セル・グループのうちの１つのメモリ・セル・グループを選択するために、該選択された１つのメモリ・セル・グループが設けられている分割書込線が接続されている第１グローバル書込線のビット・スライス・スイッチと、前記１つのメモリ・セル・グループが設けられている分割書込線に接続されているグループ選択スイッチの両方をイネーブルすると共に、前記選択された１つのメモリ・セル・グループの複数のビット線に、前記磁化困難方向の最大点までバイアスされた不安定状態にある前記メモリ・セルに書込を行うに必要なだけの前記磁化容易方向の磁界を生じる大きさの電流を供給するステップを含む、磁気メモリ・デバイスの書込方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、全般的にはランダム・アクセス・メモリ・システムに関し、具体的には、磁気ランダム・アクセス・メモリ（ＭＲＡＭ）デバイス内の書込マージンを改良するアーキテクチャに関する。
【０００２】
【従来の技術】
薄膜磁気ランダム・アクセス・メモリ（ＭＲＡＭ）は、１９５０年代初期から研究されてきた。しかし、参照によって本明細書に組み込まれる、マティック（Richard E. Matick）著、「Computer Storage Systems and Technology」、John Wiley & Sons刊、１９７７年に記載されているように、これらのメモリは、デバイス寸法をスケーリングするにつれて減退した狭い書込マージンおよび読取マージンに起因して、非実用的とみなされてきた。１９７０年代初期に、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）などの半導体ベースのメモリが、当時使用可能な最も普及したランダム・アクセス・メモリ（ＲＡＭ）であった磁気コア・メモリより単純でコンパクトなメモリ解決策を約束した。１９７０年代末期に、ＭＲＡＭに関するほとんどすべての開発および生産の活動が放棄された。
【０００３】
最近、不揮発性メモリ市場への応用によって、ＭＲＡＭに対する関心が再燃した。磁気抵抗を示す磁気トンネル接合（ＭＴＪ）デバイスなどの新しいメモリ・デバイスが、誘導感知の以前の障害を克服した。ショイアライン（Scheuerlein）他著、「A 10ns Read and Write Non-Volatile Memory Array Using a Magnetic Tunnel Junction and FET Switch in Each Cell」、ISSCC 2000、pp. 128-129に要約されているように、ＭＴＪベース・メモリの望ましい特性には、高い集積密度、高い速度、低い読取電力、およびソフト・エラー・レート（ＳＥＲ）免疫が含まれる。
【０００４】
図１に、前述のショイアライン他の論文に記載されている、従来のＭＴＪベースのＭＲＡＭアーキテクチャを示す。従来の薄膜ＲＡＭに似て、ＭＴＪベースのＭＲＡＭでは、メモリ・セル１００が、交差する書込ワード線１０４とビット線１０６の交差点に配置されるアーキテクチャが使用される。メモリ・セル１００の読取は、分離を改善するために各メモリ・セルに接続される電界効果トランジスタ（ＦＥＴ）１０２を含めることによって単純化される。具体的に言うと、所与のＦＥＴ１０２のドレイン端子が、メモリ・セル１００に結合され、所与のＦＥＴ１０２のゲート端子が、対応する読取ワード線１０８に結合され、ソース端子が、グラウンドに結合される。しかし、従来の磁気メモリ・アーキテクチャでは、隣接するまたは他の意図されないセルに書き込まずに個々のメモリ・セルに書き込むことに、問題が残されている。
【０００５】
通常、メモリ・セルの書込には、所期のＭＴＪセルが存在する交差点のビット線とワード線に同時に電流を通すことが含まれる。選択されたＭＴＪセルは、磁界を受け、この磁界は、ワード線の電流とビット線の電流によって作られる磁界のベクトル和である。選択されたＭＴＪセルと同一のビット線またはワード線を共用する他のすべてのＭＴＪセルが、半選択され、したがって、それぞれビット線磁界またはワード線磁界のいずれかを受ける。ワード線磁界とビット線磁界のベクトル和の大きさは、個々のワード線磁界またはビット線磁界より約４１％大きいので、半選択されたＭＴＪセルに対する選択されたＭＴＪセルの選択性は、特にＭＴＪセルの不均一なスイッチング特性を考慮する時に、劣悪である。
【０００６】
ＭＴＪセルの形状またはサイズの変動が、ＭＴＪセルの磁気閾値の変動を起こし、この変動が、非常に大きく、半選択されたセルの一部を任意にスイッチングさせずに選択されたセルに書き込むことが事実上不可能になり、したがって、保管されたデータの信頼性および有効性に疑問が生じる可能性がある。書込選択マージンに悪影響を及ぼす、温度の変動およびプロセス変動などの環境または他の要因も存在する可能性がある。さらに、ＭＴＪセルの公称スイッチング磁界よりはるかに低い磁界偏位に繰り返しさらされた時のＭＴＪセルの瞬間的スイッチング（「クリープ」と称する効果）によって、許容可能な書込選択マージンがさらに狭くなり、これによって、個々のＭＴＪセルのより大きい選択性の必要がさらに不可避になる。
【０００７】
図２に、たとえば、参照によって本明細書に組み込まれるストーナ（E.C. Stoner）およびウォールハース（E.P. Wohlfarth）共著、「A Mechanism of Magnetic Hysteresis in Heterogeneous Alloys」、Royal Society of London Philosophical Transactions, Ser. A240（１９４８年）に記載の、磁化困難方向（たとえば、ワード線磁界を表す）と磁化容易方向（たとえばビット線磁界を表す）に沿った理想的な薄膜磁気メモリ・セルの磁気選択性を示す。ワード線電流が、磁気メモリ・セルの磁化困難方向に沿って点２１０で磁界を生成し、ビット線電流が、磁気メモリ・セルの磁化容易方向に沿って点２３０で磁界を生成すると仮定すると、このセルの磁気状態をスイッチングするのに必要な磁界（Ｈx、Ｈy）は、実線の曲線または境界２００と等しいかこれを超えなければならない。この境界２００の曲線を、当業者はスイッチング・アステロイドと称するが、境界２００は、関係Ｈx2/3＋Ｈy2/3＝Ｈk2/3を満足しなければならず、ここで、Ｈxは磁化困難方向の磁界、Ｈyは磁化容易方向の磁界、Ｈkは異方性磁界である。選択されるセルは、スイッチング・アステロイドの境界２００の外の磁界（たとえば点２２０に対応する）を経験するが、これは、磁気セルを、磁化容易方向の磁界の向きに整列するように書き込むのに十分に大きい。半選択されたセルの状態は、それに作用する磁界（たとえば、点２１０および２３０に対応する）が、スイッチング・アステロイドの境界２００の中にとどまるので、変化しない。
【０００８】
スイッチング・アステロイドの境界２００が、細い固定された境界線として図示されているが、実際には、環境条件（たとえば温度）または他の要因（たとえばデバイス処理の変動）に起因して、その形状が大幅に変化する場合があることを考慮することが重要である。個々のＭＴＪセルの間の変動によって、メモリ構造全体での書込選択マージンがかなり低下する可能性がある。理想的でない物理的特性によって、半選択されたメモリ・セルと選択されたメモリ・セルの間の区別が曖昧になることがしばしばであり、この場合に、半選択されたセルが、選択されたセルだけに関して意図された書込動作で書き込まれる可能性がある。
【０００９】
したがって、実用的なサブミクロンＭＲＡＭアーキテクチャの実現に対する主要な障害は、書込選択性の問題である。したがって、磁気メモリ・デバイスおよび磁気メモリ・システムの分野に、上に記載された従来のＭＲＡＭアーキテクチャならびに他の代替のメモリ・アーキテクチャに簡単に適合できる改良された書込選択技法の必要がある。
【００１０】
【発明が解決しようとする課題】
本発明の目的は、アレイ内の隣接セルを害のある形で擾乱せず、したがって、そこに保管されたデータの保全性を高める、アレイ内の個々のメモリ・セルの選択を可能にする、磁気ランダム・アクセス・メモリ（ＭＲＡＭ）デバイス内で使用される書込アーキテクチャを提供することである。
【００１１】
本発明のもう１つの目的は、従来のＭＲＡＭデバイスとの互換性を有する、ＭＲＡＭ用の改良された書込選択のアーキテクチャおよび方法を提供することである。
【００１２】
本発明のもう１つの目的は、かなり減らされたビット線電流を使用し、より低い総システム電力消費をもたらす、ＭＲＡＭのための書込選択アーキテクチャを提供することである。
【００１３】
本発明のもう１つの目的は、かなり増やされた許容可能書込擾乱マージンを有し、したがって、磁気セル不一致、プロセス変動、およびＭＲＡＭアレイ内の他の環境要因に対してより鈍感である、ＭＲＡＭ用の書込選択アーキテクチャを提供することである。
【００１４】
【課題を解決するための手段】
有利なことに、本発明は、アレイ内の隣接セルを害のある形で擾乱せずにアレイ内の個々のメモリ・セルの選択を可能にするだけではなく、書込動作の電力消費を減らし、デバイス不一致、プロセス変動、および他の環境要因に対する回路の総合的感度を減らす、磁気メモリ・デバイスと共に使用される改良された書込選択のアーキテクチャおよび方法を提供する。
【００１５】
本発明の一態様によれば、磁気メモリ・デバイス内の１つまたは複数の磁気メモリ・セルに選択的に書き込む改良されたアーキテクチャに、複数のグローバル・ワード線が含まれ、各グローバル・ワード線に、それに接続された複数の分割された書込線が含まれる。分割された書込線は、グローバル書込線を通る電流が、意図されないまたは選択されていないメモリ・セルを実質的に擾乱しないように、メモリ・セルから配置される。メモリ・デバイスには、さらに、メモリ・セルの複数の分割されたグループが含まれ、各分割されたグループに、対応する分割された書込線に機能的に結合された複数のメモリ・セルが含まれる。各分割された書込線は、分割された書込線を通る電流が、書込のために対応するメモリ・セルを機能的に不安定化するように、メモリ・セルに関して配置される。
【００１６】
本発明のメモリ・デバイスには、さらに、分割されたグループに対応する分割された書込線とグローバル書込線の間に接続された少なくとも１つの分割されたグループ選択スイッチが含まれ、グループ選択スイッチに、グループ選択信号を受け取るグループ選択入力が含まれる。グループ選択スイッチによって、グループ選択信号に応答して、分割された書込線とグローバル書込線の間の電気回路が完成される。機能的に磁気メモリ・セルに結合されたビット線が、メモリ・セルの状態を選択的に書き込むのに使用される。
【００１７】
【発明の実施の形態】
本発明の説明にあたって、本願の所有者が所有する米国特許出願第０９／７０３９６３号が参照される。
【００１８】
本発明を、例示的磁気ランダム・アクセス・メモリ（ＭＲＡＭ）デバイスに関して本明細書で説明する。しかし、本発明が、これまたはすべての特定の磁気メモリ・デバイスに制限されないことを諒解されたい。そうではなく、本発明は、改善された書込選択技法を提供することが望まれるすべての磁気メモリ・デバイスにより一般的に適用可能である。さらに、本発明の実施形態を、本明細書では相補型金属酸化膜半導体（ＣＭＯＳ）デバイスおよび磁気トンネル接合（ＭＴＪ）デバイスを使用して説明するが、本発明がそのようなデバイスに制限されないことと、当業者によって理解されるように、たとえばバイポーラ接合トランジスタ（ＢＪＴ）デバイスおよび他の磁気抵抗メモリ要素などの他の適当なデバイスを、発明的メモリ・アーキテクチャに対する修正の有無を問わずに、同様に使用することができることを諒解されたい。
【００１９】
図４に、本発明の一態様に従って形成された、改善された書込マージンを有する、選択線磁気メモリ・アレイ３００の少なくとも一部を示す。例示的な選択線磁気メモリ・アレイ３００には、メモリ・アレイ内の選択されたメモリ・セルに不安定化電流を供給するために電流ソース／シンク３０１に結合された複数の共通書込線３０２および３０４が含まれる。共通書込線３０２および３０４は、ポリシリコン・ゲート材料またはその適当な代替物から製造することができるが、複数のビット線３０６、３０８、３１０、および３１２に対して実質的に直交して配置されることが好ましい。ビット線３０６、３０８、３１０、および３１２は、やはりたとえばポリシリコン・ゲート材料から製造することができ、メモリ・セルへの論理状態の書込に使用される。単純にするために、２つの共通書込線だけが図示されているが、任意の数の共通書込線が、本発明によって企図されている。さらに、共通書込線の複数の異なるグループのそれぞれを、対応する電流ソース／シンクに機能的に接続することができる。さらに、本発明では、グラウンドを電流帰還路として使用できることが企図されており、その場合には、１つの共通書込線だけを使用することができる。
【００２０】
共通書込線３０２および３０４のそれぞれが、少なくとも１つのグローバル書込線３１４、３１６、３１８、および３２０に、間接的に（たとえば、それぞれ共通書込線３０２とグローバル書込線３１４および３１８との間に機能的に接続された電界効果トランジスタ（ＦＥＴ）によって実施されることが好ましい、分割されたビット・スライス・スイッチ３２２および３２４を介して）、または直接に（たとえば、共通書込線３０４とグローバル書込線３１６および３２０の間で）のいずれかで接続されることが好ましい。各グローバル書込線は、ビット線（たとえば３０６、３０８、３１０、および３１２）と実質的に平行に、または実質的にカラム次元で配置されることが好ましく、各グローバル書込線には、機能的にそれに結合された複数の分割された書込線３２６、３２８、３３０、および３３２が含まれる。分割された書込線３２６、３２８、３３０、および３３２は、実質的にビット線３０６、３０８、３１０、および３１２に直交して配置されることが好ましい。各分割された書込線は、それに関連する複数のメモリ・セルに相対的に非常に近接して配置され、分割された書込線を流れる電流が、書込のためにメモリ・セルを機能的に不安定化するか選択する磁界を作る。さらに、メモリ・セルは、共通書込線３０２および３０４に関して（たとえば、２から３個のメモリ・セルの幅程度で）、共通書込線から発する磁界が、意図されていないメモリ・セルを擾乱または不安定化しないように配置される。
【００２１】
本発明の例示的選択線アーキテクチャには、さらに、複数の分割されたグループ３３４、３３６、３３８、および３４０が含まれ、各分割されたグループは、複数のメモリ・セルをそれに関連づけられている。各メモリ・セルには、図４に示されているように、たとえばＭＴＪデバイスとして実施することができる単一の磁気抵抗メモリ要素、たとえばメモリ要素３４２、３４４、３４６、３４８、３５０、３５２、３５４、および３５６と、ＦＥＴデバイス（たとえばｎ型ＦＥＴまたはｐ型ＦＥＴ）またはその適当な代替物として実施することができる、各メモリ・セルに結合された対応するスイッチ、たとえばＦＥＴ３５８、３６０、３６２、３６４、３６６、３６８、３７０、および３７２が含まれる。具体的に言うと、所与のＦＥＴ３５８のドレイン端子が、メモリ要素３４２に結合され、所与のＦＥＴ３５８のゲート端子が、対応する読取ワード線３８２に結合され、ソース端子が、グラウンドに結合される。説明を簡単にするために、各分割されたグループ内に２つのメモリ・セルだけが図示されているが、本発明によれば、分割されたグループに、任意の個数のメモリ・セルを含めることができることを諒解されたい。
【００２２】
特定の分割されたグループを構成するメモリ・セルは、その分割されたグループに、図４に示されているように間接的に（たとえば磁気的に結合されて）または直接にのいずれかで関連する対応する分割された書込線に結合される。どちらの場合でも、対応する分割された書込線を通る電流が、従来の電磁気の原理に従って、分割された書込線から発する磁界を確立し、これによって、分割された書込線に沿ったすべてのメモリ・セルが、書込のために不安定化される。
【００２３】
複数の分割された書込線を介する電流の通過を選択的に制御するために、例示的な選択線磁気メモリ・アレイ３００には、複数の分割されたグループ選択スイッチ３７４、３７６、３７８、および３８０が含まれ、各グループ選択スイッチは、ＦＥＴデバイスとして実施されることが好ましい。グループ選択スイッチ３７４、３７６、３７８、および３８０のそれぞれは、それぞれ対応する分割された書込線３２６、３２８、３３０、および３３２と、電流帰還路または導体との間に接続され、この電流帰還路または導体は、図４に示されているように、グローバル書込線３１６および３２０とすることができる。
【００２４】
グループ選択スイッチは、特定の分割されたグループ（たとえば３３４、３３６、３３８、および３４０）を通る電流を選択的に制御するために、１つまたは複数のグループ選択信号に応答し、機能的にそれに結合される。グループ選択スイッチを制御する１つまたは複数のグループ選択信号は、たとえばワード線ドライバまたはワード線デコーダなどの周辺アレイ回路（図示せず）によって、書込ワード線３８６および３８８を介して生成することができる。共通書込線３０２および３０４と、グローバル書込線３１４、３１６、３１８、および３２０と、分割された書込線３２６、３２８、３３０、および３３２の組合せによって、不安定化書込電流を所望の分割されたグループ（たとえば３３４、３３６、３３８、または３４０）を介して選択的にルーティングできる導体のネットワークがもたらされる。
【００２５】
図４からわかるように、例示的な選択線磁気メモリ・アレイ３００は、ビット線またはカラム次元に沿った１つまたは複数の分割されたグループに対応する複数の分割されたビット・スライス（たとえば、分割されたビット・スライスＮまたは分割されたビット・スライスＮ＋１）として編成される。特定の分割されたビット・スライス内の電流は、所期の分割されたビット・スライスに対応する分割されたビット・スライス・スイッチ（たとえば３２２または３２４）を介して選択的に制御される。前に述べたように、分割されたビット・スライス・スイッチ（たとえば３２２または３２４）のそれぞれが、分割されたビット・スライス・スイッチの入力（たとえば、それぞれビット・スライス選択入力３９０および３９２）に結合されたビット・スライス選択信号に応答して、共通書込線（たとえば３０２）を対応するグローバル書込線（たとえば、それぞれ３１４または３１８）に選択的に結合する。この形で、分割されたビット・スライス・スイッチが、どの特定の分割されたビット・スライスが不安定化書込電流を受け取るかを機能的に制御する。どの時点でも、単一の分割されたビット・スライス・スイッチだけがイネーブルされることが好ましい。しかし、本発明では、複数の分割されたビット・スライスをイネーブルして同時にアクティブにするように、ビット・スライス選択信号を生成するデコード回路（図示せず）を構成できることが、同様に企図されている。これは、たとえば、異なる分割されたビット・スライスに存在するメモリ・セルに同時に書き込むことが望ましい応用例に、特に有利である可能性がある。
【００２６】
当業者が諒解するであろうように、一致するビット線電流およびワード線電流によって、それぞれ磁化容易方向の磁界と磁化困難方向の磁界が生成される。図２を参照すると、所望の磁気メモリ・セルに所与の状態を書き込むために、磁化容易方向の磁界と磁化困難方向の磁界のベクトル和が、まず、スイッチング・アステロイドの境界２００の外にある点２２０によって示されるように、メモリ・セルのスイッチング閾値を超えなければならない。理論上、半選択磁界を示す点２１０および２３０は、スイッチング・アステロイドの境界２００の中にあり、したがって、半選択されたメモリ・セルは、そのセルの前の状態にとどまる。しかし、前に述べたように、プロセス変動および他の環境要因が、理想的なスイッチング・アステロイドの境界２００の低下（したがって書込マージンの減少）につながることがしばしばであり、従来の書込選択方法を使用する半選択されたセルの少なくとも一部が、故意でなく任意に状態を切り替える可能性が生じる。
【００２７】
図４に示された本発明の例示的メモリ・アーキテクチャによって、従来の書込選択方式の制限を克服する技法が提供される。たとえば、特定の分割されたグループ、たとえば分割されたグループ３３４に向けられた書込動作を、これから説明する。例示的な選択線磁気メモリ・アレイ３００では、不安定化磁化困難方向磁界の印加が、メモリ・セルのサブセットすなわち、分割されたグループ３３４に関連するメモリ・セルに向けられる。所期の分割されたグループ３３４内のすべてのメモリ要素３４２および３４４が、同時に書き込まれる。本発明のアーキテクチャを使用すると、従来のメモリ・アーキテクチャとは異なって、分割されたグループ３３４と共通の書込ワード線３８６を共用する選択されていない分割されたグループ（たとえば３３６）は、選択されていない分割されたグループ３３６に対応するグループ選択スイッチ（たとえば３７６）がイネーブルされている時であっても、その磁化困難方向に沿って半選択磁界を受け取らない。これは、主に、隣接する分割されたビット・スライス、たとえば分割されたビット・スライスＮおよびＮ＋１の間で１つの分割されたビット・スライスだけが、所与の時点で不安定化書込電流を受け取ることができるという事実に起因する。その結果、選択されていないメモリ・セルを擾乱する恐れなしに、磁化困難方向磁界の大きさを増やすことができる。定義によって、磁化困難方向の磁界を経験するすべてのメモリ・セルが、同時に書き込まれるので、本発明の選択線アーキテクチャを使用すると、ワード次元に沿った半選択されたメモリ・セルがなくなる。
【００２８】
図３に示された例示的スイッチング・アステロイド曲線を参照すると、磁界点２４０が、選択されたメモリ・セルを表す。本発明の選択線アーキテクチャを用いると、磁化容易方向磁界の大きさ（メモリ・セルの状態を書き込むのに使用される）を、かなり減らすことができ、これによって、磁界点２５０によって表される半選択されたメモリ・セルが、従来のメモリ書込方式に関連する半選択されたメモリ・セル（たとえば図２の点２１０および２３０によって表されるもの）と比較して、スイッチング・アステロイドの境界２００’のかなり内側になる。したがって、本発明によれば、選択されたセルと半選択されたセルの間の書込マージンが、かなり増える。さらに、本発明の選択線アーキテクチャでは、磁化容易方向の強い磁界が不要なので、メモリ・セルの書込に必要なビット線電流をかなり減らすことができ、したがって、選択線磁気メモリ・アレイ３００に必要な総書込電流が減る。
【００２９】
図４の例示的選択線アーキテクチャをもう一度参照すると、分割されたグループ３３４は、分割されたグループ選択スイッチ３７４に沿ったビット・スライス・スイッチ３２２をイネーブルすることによって、書込動作のために選択されることが好ましく、このイネーブルは、選択スイッチがｎ型ＦＥＴデバイスまたはその適当な代替物を使用して実施されると仮定すると、ビット・スライス選択入力３９０に提示される論理ハイのビット・スライス選択信号と書込ワード線３８６に印加される論理ハイの信号を用いて行われることが好ましい。選択された分割されたグループ３３４に関連しないすべての他の書込スイッチ、ビット・スライス・スイッチ、および分割されたグループ選択スイッチは、たとえば、やはりｎ型ＦＥＴデバイスが選択スイッチに使用されると仮定して、めいめいのビット・スライス・スイッチ（たとえばビット・スライス・スイッチ３２４）および書込ワード線３８８に論理ロウの信号を印加することによってディスエーブルされることが好ましい。その代わりに、本発明では、たとえばｐ型ＦＥＴを使用して、選択スイッチを実施する時に、反対の極性（たとえばイネーブルするためにアクティブ・ロウ）を有する選択信号を使用できることが、同様に企図されている。どちらの場合でも、選択線磁気メモリ・アレイ３００内の適当な選択スイッチを選択的にイネーブル／ディスエーブルする信号は、当業者によって理解されるように、従来のビットおよびワード・デコード回路（図示せず）によって生成することができる。
【００３０】
共通書込線３０２および３０４は、前に述べたように機能的に電流ソース／シンク３０１に結合されることが好ましく、本質的に、不安定化書込線電流を搬送するバスとして使用される。共通書込線が、メモリ・セルから離れて配置されることが好ましいので、共通書込線を、たとえばグローバル書込線および分割された書込線と比較して幅広にすることができる。さらに、導体の抵抗は、その幅に反比例するので、幅広い共通書込線は、グローバル書込線および分割された書込線と比較して、はるかに低い抵抗を示し、したがって、より小さい電圧低下を示す。
【００３１】
不安定化電流は、電流ソース／シンク３０１によって生成されることが好ましく、電流ソース／シンク３０１は、選択線磁気メモリ・アレイ３００内に存在する（たとえばローカル）か、メモリ・アレイの外部（たとえばグローバル）のいずれかとすることができる。電流ソース／シンク３０１が、それに結合されたイネーブル信号３０３に応答して活動化されることが好ましい。電流ソース／シンク３０１を、たとえばグラウンドまたは負電圧供給とすることができ、その場合に、１つまたは複数の所定の帰還グローバル書込線接続（たとえば３１６、３２０）に沿った共通書込線（たとえば３０４）を省略できることを諒解されたい。本発明では、分割されたビット・スライスのそれぞれに、不安定化書込線電流をローカルに生成するために、それ自体の電流ソース／シンク回路（図示せず）を含められることも企図されている。このローカライズされた電流ソース／シンク手法を使用すると、共通書込線３０２および３０４ならびにビット・スライス選択スイッチ、たとえば３２２および３２４を省略でき、グローバル書込線、たとえば３１４、３１６、３１８、および３２０を、対応するローカル電流ソース／シンクに直接に結合することができる。対応するローカル電流ソース／シンクを活動化するイネーブル信号は、別のデコード回路（図示せず）によって生成することができ、これによって、２つの隣接する分割されたビット・スライスが、同時に不安定化電流を受け取らなくなる。
【００３２】
たとえば、電流ソース／シンク３０１に印加されるアクティブなイネーブル信号３０３を介して電流ソース／シンク３０１をイネーブルした後に、不安定化電流が、共通書込線３０２を介して流れ、ビット・スライス選択入力３９０に印加されるアクティブのビット・スライス選択信号に応答して、機能的に共通書込線３０２に結合されたビット・スライス・スイッチ３２２を介して流れる。所期の分割されたグループ３３４に対応するグループ選択スイッチ３７４が、イネーブルされる（たとえば、書込ワード線３８６上の論理ハイの信号によって）時に、不安定化電流が、グローバル書込線３１４を介し、分割された書込線３２６を介し、その後グループ選択スイッチ３７４を介し、グローバル書込線３１６を介し、最後に共通書込線３０４を介してトラバースすることが好ましく、この共通書込線３０４で、不安定化電流が電流ソース／シンク３０１に返される。上で注記したように、図４では単一の電流ソース／シンク３０１を含むものとして図示されているが、本発明では、別々の電流ソース回路および電流シンク回路を似た形で使用できることが企図されている。メモリ要素３４２および３４４を不安定化するために、磁化困難方向磁界を作るのに単一方向の電流だけが必要であることを諒解されたい。不安定化されたメモリ要素３４２および３４４が、その後、メモリ要素の磁気モーメントを駆動するめいめいの一致する磁化容易方向磁界によって論理１または論理０に個別に書き込まれ、したがってセルの２進状態が確立されることが好ましい。
【００３３】
前に説明したように、ワードおよびビットのデコード・ロジックによって、書き込まれる特定の分割されたグループが選択されることが好ましい。本発明と共に使用するのに適するデコード回路は、たとえば、上に記載の、本願の所有者が所有する関連特許出願である米国特許出願第０９／７０３９６３号に記載されている。個々のデコード・ビット・スライス制御線（図示せず）を、それぞれ特定の分割されたビット・スライスＮまたはＮ＋１を選択的にイネーブルするために、それぞれビット・スライス・スイッチ３２２または３２４のビット・スライス選択入力３９０または３９２に接続することができる。
【００３４】
選択された分割されたグループ３３４に関連するビット線３０６および３０８は、それぞれ、メモリ要素３４２および３４４に２つの有効な状態のうちの１つを書き込むために、両方向の電流を導通することが好ましい。書込動作中に、個々のビット線内の電流の向きによって、各メモリ要素内に保管されるデータ状態が決定される。他のメモリ要素、たとえば３５０および３５２も、それぞれビット線３０６および３０８から発する磁化容易方向磁界を受け取り、したがって、半選択されたと見なすことができるが、これらのメモリ要素は、磁化困難方向磁界によって不安定化されていないので、状態を切り替えない。さらに、磁化困難方向磁界を、本発明の選択線アーキテクチャを使用してかなり増やすことができるので、磁化容易方向磁界をかなり減らすことができ、したがって、同一のビット線に沿ったメモリ要素は、半選択されるのに十分に強い磁界さえ受け取らない。
【００３５】
磁気メモリ要素に関連するスイッチング・アステロイド（たとえば、図３の境界２００’によって画定される）が、その磁化容易方向の向きに関して本質的に対称なので、不安定化電流の向き、したがってそれから生じる磁化困難方向磁界の向きは、重要でない。そうではなく、磁気メモリ要素の不安定化にとってクリティカルなのは、不安定化電流の大きさである。実質的に等しいが反対の磁化困難方向磁界によって、同一の書込選択機能が達成される。したがって、本明細書では不安定化電流の１つの向きだけを説明したが、本発明によって、不安定化電流の向きを反転できることが、同様に企図されている。
【００３６】
図５に、本発明のもう１つの態様に従って形成された、選択線メモリ・アレイ４００の少なくとも一部を示す。図５の選択線メモリ・アレイ４００は、図４の選択線磁気メモリ・アレイ３００との一貫性を有するが、書込ワード線（たとえば３８６および３８８）と、対応する読取ワード線（たとえば、それぞれ３８２および３８４）が、単一の読取／書込ワード線４０２および４０４に組み合わされる点が異なる。この読取／書込ワード線４０２および４０４は、ポリシリコン・ゲート材料またはその適当な代替物から製造することができる。選択線メモリ・アレイ４００は、たとえば、少なくとも部分的に配線の混雑を減らし、そのような独自のアーキテクチャを組み込まれたメモリ・アレイのよりコンパクトな物理的実施形態をもたらすことが望まれる場合に、重要な利益を提供する。図５の組み合わされた読取／書込ワード線アーキテクチャが正しく機能するために、各メモリ・セルに、スイッチが含まれ、スイッチが、メモリ・セルに組み込まれたＦＥＴデバイス（たとえば３５８、３６０、３６２、３６４、３６６、３６８、３７０、および３７２）として実施されることが好ましく、このＦＥＴデバイスが、ＭＴＪデバイスとして実施されることが好ましい対応する磁気抵抗メモリ要素（たとえば３４２、３４４、３４６、３４８、３５０、３５２、３５４、および３５６）に機能的に結合されることを諒解されたい。例示的な選択線メモリ・アレイ４００には、さらに、複数の適応電圧ソース４０６が含まれる。各メモリ・セルに、対応する磁気メモリ要素に機能的に直列に結合されたそれ自体の適応電圧ソース４０６が含まれることが好ましい。具体的に言うと、適応電圧ソース４０６が、ＦＥＴ、たとえば３５８のソース端子とグラウンドの間に直列に接続されることが好ましい。適応電圧ソース４０６は、下で述べるように、少なくとも部分的に、磁気メモリ要素の総合信頼性を高めることが好ましい。
【００３７】
たとえば、例示的な選択線メモリ・アレイ４００全体のスイッチが、ｎ型ＦＥＴデバイスを使用して実施されると仮定すると、読取／書込ワード線４０２または４０４（ポリシリコン・ゲート材料から製造することができる）に沿って進む論理ハイ信号が、たとえば電流ソース／シンク３０１から共通書込線３０２を介し、共通書込線３０４を介して電流ソース／シンク３０１に戻る電気回路を完了することによって、それぞれ分割されたグループ３３４および３３６または３３８および３４０を含むメモリ・アレイ内のメモリ・セルのアクティブ・ロウを定義する。アクティブ・ロウ内の特定の分割されたグループ、たとえば３３４または３３６を、読取／書込ワード線４０２にアクティブ・ハイの信号を印加することによって、読取動作および書込動作のために選択することができるが、所与の時点で、１つの分割されたグループ内では読取動作または書込動作の一方だけを実行することができる。分割されたグループ３３４および３３６に関して、それぞれ、ＦＥＴ３５８および３６０、または３６２および３６４が、読取動作に関連し、それぞれ、グループ選択スイッチ３７４または３７６が、書込動作に関連する。同様に、特定のビット・スライス・スイッチ、たとえば３２２または３２４に印加される論理ハイの信号は、選択線メモリ・アレイ４００内のメモリ・セルのアクティブ・カラムを定義し、したがって、機能的に、書込選択を単一の分割されたビット・スライス（たとえば、分割されたグループ３３４および３３８に対応する分割されたビット・スライスＮ、または分割されたグループ３３６および３４０に対応する分割されたビット・スライスＮ＋１）に向ける。
【００３８】
分割されたビット・スライスのそれぞれに、上で述べたようにそれ自体のローカル電流ソース／シンクが含まれる場合に、本発明では、同一の読取／書込ワード線、たとえば４０２に沿った複数の分割されたグループ（たとえば３３４および３３６）に同時に書き込めることが企図されている。同様に、同一の読取／書込ワード線に沿った異なる分割されたビット・スライスに存在する分割されたグループに対する複数の読取動作または読取動作と書込動作の組合せを、所与の読取／書込ワード線に沿って同時に実行することができる。
【００３９】
図５の参照を続けると、特定の分割されたグループ、たとえば３４０に書き込むために、読取／書込ワード線４０４およびビット・スライス・スイッチ３２４のビット・スライス選択入力３９２が、論理ハイに駆動され（イネーブルされ）、読取／書込ワード線４０２およびビット・スライス・スイッチ３２２のビット・スライス選択入力３９０が、同時に論理ロウに駆動される（ディスエーブルされる）。これによって、電流が電流ソース／シンク３０１から共通書込線３０２に沿って供給され、その後、共通書込線３０４に沿って電流ソース／シンク３０１に返される、完全な電気回路が確立される。したがって、この例の導通経路には、共通書込線３０２、ビット・スライス・スイッチ３２４、グローバル書込線３１８、分割された書込線３３２、分割されたグループ選択スイッチ３８０、グローバル書込線３２０、および、最後に、共通書込線３０４が含まれる。
【００４０】
上で注記したように、図５に示された例示的な選択線メモリ・アレイ４００の各メモリ・セルには、対応する適応電圧ソース４０６が含まれる。代替案では、適応電圧ソース４０６を、各メモリ・セル内に組み込むのではなく、メモリ・セルの外部に置くことができる。さらに、適応電圧ソース４０６は、複数のメモリ・セルによって共用される単一のソースとすることができる。適応電圧ソース４０６は、書込動作中に所定の電圧低下をもたらし、対応するメモリ・セルでの読取動作中に実質的に０の電圧低下（すなわち分流）をもたらすことが好ましい。適応電圧ソース４０６は、たとえば、読取／書込デコード回路（図示せず）によって機能的に制御される、分流デバイスに並列に接続されたダイオードまたはその適当な代替物として実施することができる。例示的な選択線メモリ・アレイ４００に適応電圧ソース４０６を含めることによって、少なくとも１つの重要な利益すなわち、メモリ・セル構造に固有の潜在的な信頼性の問題の解決がもたらされる。
【００４１】
具体的に言うと、読取動作または書込動作のいずれかの間に、各磁気抵抗メモリ要素、たとえば３４２、３４４、３４６、３４８、３５０、３５２、３５４、および３５６が、それぞれＦＥＴデバイス、たとえば３５８、３６０、３６２、３６４、３６６、３６８、３７０、および３７２として実施されることが好ましいスイッチを介して、グラウンドではなく適応電圧ソース４０６またはその適当な代替物に結合される。適応電圧ソース４０６がないと、書込動作中にメモリ要素の両端に過剰な電圧が潜在的に蓄積される可能性がある。これを避けるために、各適応電圧ソース４０６を、好ましくは平均ビット線電圧と共に、所定の電圧ＶWにセットして、メモリ要素にまたがる電圧低下を最小にし、これによって、高い電場または電流から生じる損傷を防ぐ。読取動作中に、適応電圧ソース４０６の電圧が、セルの状態を判定するために機能的にメモリ・セルに結合されるセンス増幅器（図示せず）の要件に応じて、０または別の指定された電圧にセットされる。
【００４２】
図６を参照すると、本発明のもう１つの態様に従って形成された、選択線メモリ・アレイ５００の少なくとも一部が示されている。選択線メモリ・アレイ５００は、図５に示されたメモリ・アーキテクチャと比較して、修正されている。具体的に言うと、それぞれ隣接する分割されたビット・スライスＮおよびＮ＋１に存在する選択されたメモリ・セルから不安定化電流を返すグローバル書込線（たとえば図５の３１６および３２０）が、組み合わされて、単一の共用グローバル書込線５０４を形成する。複数の分割されたビット・スライス配置内で、対応する分割されたグループに不安定化電流を供給する各グローバル書込線、たとえば５０８および５１０が、共用グローバル書込線５０４との一貫性を有する形で、隣接する分割されたビット・スライス内のグローバル書込線と組み合わされることが好ましいことを諒解されたい。共用グローバル書込線５０４は、機能的に、共通書込線、たとえば３０４に、ビット・スライス・スイッチ５０２のビット・スライス選択入力５０６に印加される対応するビット・スライス選択信号に応答するビット・スライス・スイッチ５０２を介して、結合される。ビット・スライス選択信号を、デコード回路（図示せず）によって生成することができ、これによって、どの特定の時点でも、ビット・スライス選択スイッチの隣接する対（たとえば、３２２および５０２または３２４および５０２）が同時に活動化されて、対応する分割されたビット・スライスが選択されることを諒解されたい。この形で、例示的な選択線メモリ・アレイ５００が、電流ソース／シンク３０１から不安定化電流を供給するグローバル書込線と不安定化電流を返すグローバル書込線の両方の制御を提供することが好ましい。
【００４３】
不安定化電流は、メモリ要素３４６および３４８と、３５４および３５６によって、図５と比較して反対の方向に渡されるが、前に述べたように、磁化困難方向磁界の向きがメモリ・セルの不安定化に重要でないので、メモリ・セルの書込選択動作に対する影響は、事実上ない。さらに、選択線メモリ・アレイ５００内で、制限なしに、個々のメモリ・セル内のメモリ要素（たとえば、３４２、３４４、３４６、３４８、３５０、３５２、３５４、および３５６）が、メモリ要素に対する持続的な損傷なしに書込動作中にその両端に誘導される電圧低下を許容できると仮定される。その結果、図５に示された適応電圧ソース（たとえば４０６）が、図６の実施形態では省略されている。
【００４４】
選択線メモリ・アレイ５００は、図５のメモリ・アレイと共に前に説明したものとの一貫性を有する形で動作する。具体的に言うと、たとえば、特定の分割されたグループ、たとえば３３４に向けられる書込選択動作を、図６に関して説明する。前に注記したように、本発明の例示的選択線メモリ・アーキテクチャは、磁化困難方向磁界の適用を、メモリ・セルのサブセット、すなわち、この例では、分割されたグループ３３４に関連するメモリ・セルに機能的に向ける。分割されたグループ３３４内のすべてのメモリ要素３４２および３４４は、それぞれ分割された書込線３２６とビット線３０６および３０８を流れる電流によって生成される磁化困難方向磁界および磁化容易方向磁界の一致によって同時に書き込まれる。従来の磁気メモリ・アーキテクチャとは異なって、選択された分割されたグループ（たとえば３３４）と同一の読取／書込ワード線（たとえば４０２）を共用する選択されないメモリ・セル（たとえば、分割されたグループ３３６内の）は、隣接するビット・スライスのうちの１つの分割されたビット・スライスだけが、たとえばビット・スライス・スイッチ３２２および３２４を介してアクティブになるので、その磁化困難方向に沿った半選択磁界を受けない。共用される分割されたビット・スライス・スイッチ５０２は、分割されたビット・スライスＮまたは分割されたビット・スライスＮ＋１のいずれかが選択される場合に、共用グローバル書込線５０４に沿って搬送される不安定化書込電流を共通書込線３０４に返すために、アクティブのままになる。この形で、書込動作が、ワード線に沿った意図されない半選択されたセルの発生を防止する。
【００４５】
図６の参照を続けて、制限なしに、選択線メモリ・アレイ５００内のすべてのスイッチが、ｎ型ＦＥＴデバイスを使用して実施されると仮定すると、分割されたグループ３３４が、めいめいのビット・スライス選択入力３９０および５０６に論理ハイの信号を印加してビット・スライス・スイッチ３２２および５０２をイネーブルすることと、読取／書込ワード線４０２に論理ハイの信号を印加することによってグループ選択スイッチ３７４をイネーブルすることによって、書込動作のために選択される。ビット・スライス・スイッチ３２４とグループ選択スイッチ３７８および３８０を含む他のすべてのスイッチが、ビット・スライス選択入力３９２および読取／書込ワード線４０４に論理ロウ信号を印加することによってディスエーブルされる。分割されたグループ選択スイッチ３７６は、グループ選択スイッチ３７４と同一の読取／書込ワード線４０２を共用するので、やはりイネーブルされるが、ビット・スライス・スイッチ３２４がディスエーブルされているので、分割されたグループ３３６は、不安定化電流を受け取らない。前に述べたように、選択のハイ信号およびロウ信号は、標準的なビットおよびワード・デコード・ロジック（図示せず）を介して生成されることが好ましい。
【００４６】
電流ソース／シンク３０１にアクティブなイネーブル信号３０３を印加することによって電流ソース／シンク３０１をイネーブルした後に、不安定化電流が、共通書込線３０２、ビット・スライス・スイッチ３２２、グローバル書込線５０８、分割された書込線３２６、グループ選択スイッチ３７４、共用グローバル書込線５０４、ビット・スライス・スイッチ５０２、および最後に共通書込線３０４を含む導通経路のネットワークを介して機能的に流れ、共通書込線３０４で、不安定化電流が電流ソース／シンク３０１に戻る。上で説明したように、メモリ要素３４２および３４を不安定化する磁化困難方向磁界を作るために、導通ネットワークを介して流れる単一方向の電流だけが必要である。これらの不安定化されたメモリは、一致する磁化容易方向磁界によって１状態または０状態を独立に書き込まれ、磁力線は、磁化容易方向（水平軸）に沿って、右または左のいずれかを指す。ビット線３０６および３０８は、両方向の電流を導通する。各ビット線に沿う電流の方向によって、対応するメモリ要素に保管されるデータ状態が決定される。
【００４７】
本発明の選択線メモリ・アーキテクチャを実施する時に、共通書込線またはグローバル書込線もしくはその両方が、メモリ・セルから所定の距離だけ離隔され、一部がそれ以外より大きく離隔されることを諒解されたい。前に述べたように、この分離は、共通書込線またはグローバル書込線もしくはその両方から発する、メモリ・セルへの結合からの望ましくない漂遊電磁場をなくすか、少なくともかなり減らすために必須である。これらの漂遊磁場は、磁気メモリ・セルに保管されたデータの保全性に望ましくない影響を及ぼす可能性がある。当業者によって理解されるように、ワイヤ導体の磁界強度は、導体から離れる半径距離の逆数として減衰する。したがって、電磁絶縁は、メモリ・セルの１グループを、メモリ・セルの別のグループに書き込むのに使用される導体から適当に離すことによって達成される。もちろん、この分離は、主に、前に上で述べたように、少なくとも部分的に特定の要素のスイッチング・アステロイドによって定義される、磁気メモリ要素自体の特性に依存する。所望の間隔は、メモリ・セルの間の適度な絶縁と、メモリ・デバイスのコンパクトな物理的構造との間のバランスを反映したものになる。
【００４８】
電磁絶縁のもう１つの態様は、印加される磁界の向き、たとえば、印加される磁界が平面内と平面外のどちらであるかに関係する。図６を参照すると、ビット線３０６、３０８、３１０、および３１２と分割された書込線３２６、３２８、３３０、および３３２が、メモリ要素３４２、３４４、３４６、３４８、３５０、３５２、３５４、および３５６に関して主に平面内に向けられる放射磁界を発する。グローバル書込線５０８、共用グローバル書込線５０４、およびグローバル書込線５１０は、主に平面外に向けられる放射磁界を交互に生成するが、この磁界の小さい成分が、隣接するメモリ・セルの磁化容易方向に沿って向けられる。平面内磁界によって、図２および図３に示されたスイッチング曲線に関して前に説明した形に従って、磁気要素がスイッチングされる。この場合に、総合異方性スイッチング磁界Ｈkは、約１００エルステッドであることだけが必要であるが、メモリ要素の磁区が平面外をポイントするようにするには、１テスラを超える磁界強度が必要である。したがって、グローバル書込線を、２から３個のメモリ・セルの幅程度の距離だけ所与のメモリ要素から離すことによって、比較的よい絶縁を達成することができる。
【００４９】
メモリ・デバイスに、たとえば本発明による１つまたは複数の電流デバイス、ビット線デコーダまたはワード線デコーダ、およびインターフェース回路を含む周辺回路と共に、上で説明した選択線アーキテクチャを、機能的に組み込むことができることを諒解されたい。さらに、本発明に従って、複数のそのようなメモリ・デバイスを含み、メモリ・デバイスのそれぞれが本明細書に記載の選択線アーキテクチャを使用する、メモリ・システムを製造することができる。このメモリ・システムに、さらに、前に説明した本発明の目的、特徴、および長所の少なくとも一部を提供するために機能的に接続された、従来のメモリ・デバイス、周辺回路、またはインターフェース回路を含めることができる。
【００５０】
本発明の例示的実施形態を、添付図面を参照して説明してきたが、本発明が、これらの正確な実施形態に制限されないことと、本発明の範囲または趣旨から逸脱せずに、当業者がさまざまな他の変更および修正を行うことができることを理解されたい。
【００５１】
まとめとして、本発明の構成に関して以下の事項を開示する。
【００５２】
（１）その中の１つまたは複数のメモリ・セルに選択的に書き込む磁気メモリ・デバイスであって、
不安定化電流を選択的に伝える複数のグローバル書込線であって、前記グローバル書込線が、前記グローバル書込線を通る前記不安定化電流が前記磁気メモリ・デバイス内の選択されていないメモリ・セルを実質的に擾乱しないように、前記メモリ・セルから配置され、各グローバル書込線が、機能的にそれに接続された複数の分割された書込線を含む、複数のグローバル書込線と、
メモリ・セルの複数の分割されたグループであって、各分割されたグループが、対応する分割された書込線に機能的に結合された複数のメモリ・セルを含み、各分割された書込線が、前記分割された書込線を通る前記不安定化電流が書込のために対応するメモリ・セルを不安定化するように、前記複数の前記対応するメモリ・セルに関して配置される、メモリ・セルの複数の分割されたグループと、
複数の分割されたグループ選択スイッチであって、各グループ選択スイッチが、対応する分割された書込線とグローバル書込線との間に機能的に接続され、前記グループ選択スイッチが、グループ選択信号を受け取るグループ選択入力を含み、前記グループ選択スイッチが、前記グループ選択信号に応答して、前記対応する分割された書込線と前記グローバル書込線との間の電気回路を完成させる、複数の分割されたグループ選択スイッチと、
前記メモリ・セルの状態を選択的に書き込む、前記メモリ・セルのそれぞれに機能的に結合された複数のビット線と
を含む、磁気メモリ・デバイス。
（２）前記磁気メモリ・デバイス内の１つまたは複数のメモリ・セルに前記不安定化電流を供給する、少なくとも１つの共通書込線をさらに含み、前記共通書込線が、前記共通書込線を通る前記不安定化電流が前記磁気メモリ・デバイス内の選択されていないメモリ・セルを実質的に擾乱しないように、前記メモリ・セルから配置される、上記（１）に記載のデバイス。
（３）前記共通書込線と、分割されたビット・スライスに対応する少なくとも１つのグローバル書込線との間に機能的に接続された複数の分割されたビット・スライス・スイッチをさらに含み、各分割されたビット・スライス・スイッチが、ビット・スライス選択信号を受け取るビット・スライス選択入力を含み、前記ビット・スライス選択信号に応答して、前記共通書込線と前記少なくとも１つのグローバル書込線との間の電気回路を完成させる、上記（２）に記載のデバイス。
（４）前記少なくとも１つの共通書込線が、前記複数の分割された書込線と実質的に平行に配置される、上記（２）に記載のデバイス。
（５）前記複数のグローバル書込線が、前記分割された書込線に対して実質的に直交して配置される、上記（１）に記載のデバイス。
（６）少なくとも１つの読取ワード線であって、前記読取ワード線が、実質的にワード次元で複数のメモリ・セルに機能的に結合され、前記読取ワード線が、１つまたは複数の対応するメモリ・セルを選択的に読み取る読取信号を受け取る、少なくとも１つの読取ワード線と、
少なくとも１つの書込ワード線であって、前記書込ワード線が、実質的にワード次元で１つまたは複数の分割されたグループ選択スイッチに機能的に結合され、前記書込ワード線が、書込のために前記１つまたは複数の対応するメモリ・セルを選択する前記グループ選択信号を受け取る、少なくとも１つの書込ワード線と
をさらに含む、上記（１）に記載のデバイス。
（７）前記少なくとも１つの読取ワード線および前記少なくとも１つの書込ワード線が、少なくとも１つの読取／書込ワード線を形成するために組み合わされ、前記読取／書込ワード線が、実質的にワード次元で前記複数の分割されたグループ選択スイッチおよび対応するメモリ・セルに機能的に結合される、上記（６）に記載のデバイス。
（８）前記メモリ・セルの少なくとも一部が、磁気抵抗メモリ要素に機能的に結合された電界効果トランジスタ（ＦＥＴ）デバイスを含む、上記（１）に記載のデバイス。
（９）前記磁気抵抗メモリ要素が、磁気トンネル接合（ＭＴＪ）デバイスである、上記（８）に記載のデバイス。
（１０）前記メモリ・セルのそれぞれが、少なくとも１つの適応電圧ソースに機能的に結合され、前記適応電圧ソースが、前記メモリ・セルの書込動作中に第１の所定の電圧低下をもたらし、前記メモリ・セルの読取動作中に第２の所定の電圧低下をもたらす、上記（８）に記載のデバイス。
（１１）前記第２の所定の電圧低下が、実質的に０である、上記（１０）に記載のデバイス。
（１２）メモリ・セルの複数の分割されたグループの読取および書込の少なくとも１つを同時に実行するように機能的に構成された少なくとも１つのデコーダであって、前記分割されたグループのそれぞれが、同一の書込ワード線に対応し、前記磁気メモリ・デバイス内の異なる分割されたビット・スライス内に存在する、少なくとも１つのデコーダ
をさらに含む、上記（１）に記載のデバイス。
（１３）前記グローバル書込線に機能的に結合された少なくとも１つの電流ソースであって、前記電流ソースが、前記磁気メモリ・デバイス内の選択されたメモリ・セルに前記不安定化電流を供給する、少なくとも１つの電流ソース
をさらに含む、上記（１）に記載のデバイス。
（１４）メモリ・システムであって、
複数の磁気メモリ・デバイスであって、前記磁気メモリ・デバイスの少なくとも１つが、
不安定化電流を選択的に伝える複数のグローバル書込線であって、前記グローバル書込線が、前記グローバル書込線を通る前記不安定化電流が前記磁気メモリ・デバイス内の選択されていないメモリ・セルを実質的に擾乱しないように、前記メモリ・セルから配置され、各グローバル書込線が、機能的にそれに接続された複数の分割された書込線を含む、複数のグローバル書込線と、
メモリ・セルの複数の分割されたグループであって、各分割されたグループが、対応する分割された書込線に機能的に結合された複数のメモリ・セルを含み、各分割された書込線が、前記分割された書込線を通る前記不安定化電流が書込のために対応するメモリ・セルを不安定化するように、前記複数の前記対応するメモリ・セルに関して配置される、メモリ・セルの複数の分割されたグループと、
複数の分割されたグループ選択スイッチであって、各グループ選択スイッチが、対応する分割された書込線とグローバル書込線との間に機能的に接続され、前記グループ選択スイッチが、グループ選択信号を受け取るグループ選択入力を含み、前記グループ選択スイッチが、前記グループ選択信号に応答して、前記対応する分割された書込線と前記グローバル書込線との間の電気回路を完成させる、複数の分割されたグループ選択スイッチと、
前記メモリ・セルの状態を選択的に書き込む、前記メモリ・セルのそれぞれに機能的に結合された複数のビット線と
を含む、複数の磁気メモリ・デバイスと、
前記メモリ・システム内の１つまたは複数のメモリ・セルの読取および書込の少なくとも１つを選択的に実行する、前記磁気メモリ・デバイスに機能的に結合されたデコーダと
を含む、メモリ・システム。
（１５）前記少なくとも１つの磁気メモリ・デバイス内の１つまたは複数のメモリ・セルに前記不安定化電流を供給する少なくとも１つの共通書込線をさらに含み、前記共通書込線が、前記共通書込線を通る前記不安定化電流が前記磁気メモリ・デバイス内の選択されていないメモリ・セルを実質的に擾乱しないように、前記メモリ・セルから配置される、上記（１４）に記載のシステム。
（１６）前記少なくとも１つの磁気メモリ・デバイスが、さらに、前記共通書込線と、分割されたビット・スライスに対応する少なくとも１つのグローバル書込線との間に機能的に接続された複数の分割されたビット・スライス・スイッチをさらに含み、各分割されたビット・スライス・スイッチが、ビット・スライス選択信号を受け取るビット・スライス選択入力を含み、前記ビット・スライス選択信号に応答して、前記共通書込線と前記少なくとも１つのグローバル書込線との間の電気回路を完成させる、上記（１５）に記載のシステム。
（１７）前記少なくとも１つの共通書込線が、前記複数の分割された書込線と実質的に平行に配置される、上記（１５）に記載のシステム。
（１８）前記少なくとも１つの磁気メモリ・デバイス内の前記複数のグローバル書込線が、前記分割された書込線に対して実質的に直交して配置される、上記（１４）に記載のシステム。
（１９）少なくとも１つの読取ワード線であって、前記読取ワード線が、実質的にワード次元で複数のメモリ・セルに機能的に結合され、前記読取ワード線が、１つまたは複数の対応するメモリ・セルを選択的に読み取る読取信号を受け取る、少なくとも１つの読取ワード線と、
少なくとも１つの書込ワード線であって、前記書込ワード線が、実質的にワード次元で１つまたは複数の分割されたグループ選択スイッチに機能的に結合され、前記書込ワード線が、書込のために前記１つまたは複数の対応するメモリ・セルを選択する前記グループ選択信号を受け取る、少なくとも１つの書込ワード線と
をさらに含む、上記（１４）に記載のシステム。
（２０）前記少なくとも１つの読取ワード線および前記少なくとも１つの書込ワード線が、少なくとも１つの読取／書込ワード線を形成するために組み合わされ、前記読取／書込ワード線が、実質的にワード次元で前記少なくとも１つの磁気メモリ・デバイス内の前記複数の分割されたグループ選択スイッチおよび対応するメモリ・セルに機能的に結合される、上記（１９）に記載のシステム。
（２１）前記メモリ・セルの少なくとも一部が、磁気抵抗メモリ要素に機能的に結合された電界効果トランジスタ（ＦＥＴ）デバイスを含む、上記（１４）に記載のシステム。
（２２）前記磁気抵抗メモリ要素が、磁気トンネル接合（ＭＴＪ）デバイスである、上記（２１）に記載のシステム。
（２３）前記メモリ・セルのそれぞれが、少なくとも１つの適応電圧ソースに機能的に結合され、前記適応電圧ソースが、前記メモリ・セルの書込動作中に第１の所定の電圧低下をもたらし、前記メモリ・セルの読取動作中に第２の所定の電圧低下をもたらす、上記（２１）に記載のシステム。
（２４）前記デコーダが、前記少なくとも１つの磁気メモリ・デバイス内のメモリ・セルの複数の分割されたグループの読取および書込の少なくとも１つを同時に実行するように機能的に構成され、前記分割されたグループのそれぞれが、同一の書込ワード線に対応し、前記少なくとも１つの磁気メモリ・デバイス内の異なる分割されたビット・スライス内に存在する、上記（１４）に記載のシステム。
（２５）磁気メモリ・デバイス内の１つまたは複数の磁気メモリ・セルに選択的に書き込む方法であって、
不安定化電流を生成するステップであって、前記不安定化電流が、複数のグローバル書込線を介して前記磁気メモリ・デバイス内の選択された磁気メモリ・セルに伝えられ、前記グローバル書込線が、前記グローバル書込線を通る前記不安定化電流が前記磁気メモリ・デバイス内の選択されていない磁気メモリ・セルを実質的に擾乱しないように、前記磁気メモリ・セルから配置され、各グローバル書込線が、それに機能的に接続された複数の分割された書込線を含む、ステップと、
前記選択された磁気メモリ・セルの状態を書き込む書込電流を生成するステップであって、前記書込電流が、前記磁気メモリ・セルに機能的に結合された複数のビット線を介して伝えられる、ステップと、
書込のために磁気メモリ・セルの分割されたグループを選択するステップであって、前記分割されたグループが、対応する分割された書込線に機能的に結合された複数の磁気メモリ・セルを含む、ステップと、
前記ビット線を介して前記書込電流を向けるステップであって、これによって、前記選択された磁気メモリ・セルのそれぞれが、前記書込電流の第１方向に対応する第１論理状態および前記書込電流の第２方法に対応する第２論理状態の１つを保管する、ステップと
を含む方法。
（２６）磁気メモリ・セルの前記分割されたグループを選択する前記ステップが、
前記不安定化電流を、磁気メモリ・セルの前記選択された分割されたグループに対応する前記分割された書込線を介して向けるステップであって、前記分割された書込線が、前記分割された書込線を通る前記不安定化電流が書込のために前記対応する磁気メモリ・セルを不安定化させるように、前記対応する磁気メモリ・セルに関して配置される、ステップ
を含む、上記（２５）に記載の方法。
（２７）前記磁気メモリ・デバイス内の磁気メモリ・セルの複数の分割されたグループの読取および書込の少なくとも１つを同時に実行するステップであって、前記分割されたグループのそれぞれが、同一の書込ワード線に対応し、前記磁気メモリ・デバイス内の異なる分割されたビット・スライス内に存在する、ステップ
をさらに含む、上記（２５）に記載の方法。
【図面の簡単な説明】
【図１】電界効果トランジスタ（ＦＥＴ）が対応するＭＴＪメモリ・セルに接続される、従来のＭＴＪメモリ・アレイを示す概略図である。
【図２】従来の磁気メモリ・アーキテクチャの書込動作に関係するスイッチング・アステロイドに重畳された磁界点を示す絵図である。
【図３】本発明の一態様に従って形成された選択線アーキテクチャの書込動作に関するスイッチング・アステロイドに重畳された磁界点を示す絵図である。
【図４】本発明の一態様に従って形成された選択線アーキテクチャの少なくとも一部を示す概略図である。
【図５】本発明による、単一読取／書込ワード線を提供するために変更された、図４の選択線アーキテクチャを示す概略図である。
【図６】本発明に従って形成された、図５の選択線アーキテクチャの例示的実施形態を示す概略図である。
【符号の説明】
３００  選択線磁気メモリ・アレイ
３０１  電流ソース／シンク
３０２  共通書込線
３０３  イネーブル信号
３０４  共通書込線
３０６  ビット線
３１４  グローバル書込線
３２２  ビット・スライス・スイッチ
３２６  分割された書込線
３３４  分割されたグループ
３４２  メモリ要素
３５８  ＦＥＴ
３７４  グループ選択スイッチ
３８２  読取ワード線
３８６  書込ワード線
３９０  ビット・スライス選択入力
政府の権利の陳述
本発明は、米国国防総省の国防高等研究計画局（ＤＡＲＰＡ）によって資金供給された助成金契約番号第ＭＤＡ９７２−９９−Ｃ−０００９号の下で政府の支援を受けてなされた。政府は、本発明にある権利を有する。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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