(57)【特許請求の範囲】
【請求項１】
アドレス信号の変化に伴い内部メモリセルのビットラインのプリチャージを行い、当該プリチャージ完了後に内部メモリセルからデータの読み出しを行う内部同期型の半導体メモリ装置において、
アドレス信号の変化を検出して所定の検出信号を出力する第１の回路と、
ビットラインのプリチャージの完了及び未完了を判断し、未完了の場合には、プリチャージ未完了信号を出力し、完了の場合にはプリチャージ完了信号を出力する第２の回路と、
第１の回路から出力される検出信号によりセットされ、第２の回路から出力されるプリチャージ完了信号によりリセットされる信号を出力する双安定回路と、
第２の回路からプリチャージ未完了信号が出力されている時に、上記双安定回路からセットされた信号が出力された場合には、双安定回路から出力される信号がリセットされるまでの期間よりも長く、プリチャージ信号を出力し、第２の回路からプリチャージ完了信号が出力されている時に、上記双安定回路よりセットされた信号が出力された場合には、所定の時間だけ上記プリチャージ信号を出力する第４の回路と、
第４の回路から出力されるプリチャージ信号に応じてビットラインのプリチャージを行う第５の回路とを備えることを特徴とする半導体メモリ装置。
【請求項２】
請求項１に記載の半導体メモリ装置において、
更に、ダミーのメモリセルを備え、
上記第２の回路は、ダミービットラインの出力が所定のしきい値以下の場合にプリチャージ未完了信号を出力し、ダミービットラインの出力が所定のしきい値を越えた場合にプリチャージ完了信号を出力し、
上記第５の回路は、第４の回路からのプリチャージ信号の入力に応じてビットライン及びダミービットラインのプリチャージを行うことを特徴とする半導体メモリ装置。
【請求項３】
アドレス信号の変化に伴い内部メモリセルのビットラインのプリチャージを行い、当該プリチャージ完了後に内部メモリセルからデータの読み出しを行う内部同期型の半導体メモリ装置において、
アドレス信号の変化を検出し、所定の検出信号を出力する第１の回路と、
ダミーのビットラインを有するダミーのメモリセルと、
ダミービットラインの出力が所定のしきい値を越えた場合にプリチャージ完了信号を出力する第２の回路と、
第１の回路から出力される検出信号によりセットされ、第２の回路から出力されるプリチャージ完了信号によりリセットされる信号を出力する双安定回路と、
双安定回路からセットされた信号が出力された場合に、ダミービットラインの出力を上記しきい値以下の値にまで放電した後、ダミービットラインの出力が上記しきい値を越えるまでの間、プリチャージ信号を出力する第４の回路と、
第４の回路から出力されるプリチャージ信号に応じて、ビットライン及びダミービットラインのプリチャージを行う第５の回路とを備えることを特徴とする半導体メモリ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体メモリ装置に関する。より詳細には、アドレス変化を検出して内部同期信号を生成する内部同期型のメモリ装置に関する。
【０００２】
【従来の技術】
従来より、種々の半導体メモリ装置が提案されている。例えば、特開平３−７３４９５号公報には、アドレス信号の入力に応じて実行するメモリセルアレイのプリチャージの完了を、ダミーのメモリセルを利用して検出し、このプリチャージの完了後、メモリセルアレイより直ちにデータの読み出しを行う半導体メモリ装置が提案されている。これにより、高速なデータの読み出しを可能にする。
図１は、従来の内部同期型メモリの構成を示す図である。アドレス信号が入力された場合、当該アドレス信号はアドレスバッファ１を介してＸ，Ｙデコーダ２に送出される。また、クロック発生回路３は、入力されるアドレス信号の変化に同期してＡＴＤ信号をＳＡＴ発生回路４に出力する。ＳＡＴ発生回路４では、ＡＴＤ信号の集合であるＳＡＴ信号を発生し、当該ＳＡＴ信号をＡＳＤ発生回路５に出力する。ＡＳＤ発生回路５は、図２に示すように２つのＮＡＮＤゲート５１、５２で構成されるフリップフロップ回路からなり、ＳＡＴ信号の入力に応じてＡＳＤ信号をＰＲＣ発生回路６及びＸＤＥ発生回路７に出力する。このＡＳＤ信号は、ＳＡＴ信号の立ち下がりで立ち上がり、ダミーセンスアンプ回路１２より出力されるＰＥＳ信号の立ち下がりにより立ち下がる。ＰＲＣ発生回路６は、図２に示すように、２つのインバータ６１、６２を直列に接続してなる回路であり、プリチャージ回路７、８のプリチャージを制御するＰＲＣ信号を出力する。このＰＲＣ信号は、ＡＳＤ信号の立ち上がりにより立ち上がり、ＡＳＤ信号の立ち下がりにより立ち下がる。プリチャージ回路７、８は、”Ｈ”レベルのＰＲＣ信号の入力に応じてメモリセルアレイ９及びダミーセル１０のプリチャージを開始する。ＸＤＥ発生回路１６は、ＡＳＤ信号の入力に応じてワードラインＷＬを制御するＸＤＥ信号をＸ，Ｙデコーダ２に出力する。このＸＤＥ信号は、入力されるＡＳＤ信号の立ち上がりにより立ち下がり、ＡＳＤ信号の立ち下がりにより立ち上がる。Ｘ，Ｙデコーダ２は、ＸＤＥ信号の立ち上がりに応じて、アドレスに応じて選択されるワードラインＷＬを立ち上げる。ワードラインＷＬの立ち上がりに応じて、メモリセルアレイ９より所定のデータがビットラインＢＬ，／ＢＬを介して読み出され、センスアンプ回路１１で増幅された後に出力バッファ１４に出力される。ここで、ビットライン／ＢＬは、ビットラインＢＬと論理的に相補な関係にあるビットラインを示す。以下に同じである。また、ワードラインＷＬの立ち上がりに応じて、ダミーセル１０に記憶されている固定のデータがダミービットラインＤＢＬに伝わり、ダミーセンスアンプ回路１２に出力される。ダミーセンスアンプ回路１２は、上記ダミービットラインＤＢＬの出力に応じて、所定のＰＥＳ信号をＡＳＤ発生回路５及び出力バッファ１４に出力する。ダミーセンスアンプ回路１２は、ダミービットラインＤＢＬの出力が所定のしきい値を越えた場合に、ダミーセル１０のプリチャージが完了したと判断してＰＥＳ信号を立ち下げる。その後、ダミービットラインＤＢＬの出力が所定のしきい値を下回った場合には、ＰＥＳ信号を立ち上げる。なお、外部より入力されたデータは、入力バッファ１５及び書き込み回路１３を介してメモリセルアレイ９に書き込まれる。
【０００３】
図３は、当該メモリ内において生成される各信号の状態を示すタイムチャートである。以下、このタイムチャートに基づいて、データの読み出し時における各信号の変化について説明する。先ず、入力されるアドレス信号の変化によりＡＴＤ信号が立ち上がる（タイミングｔ１）。これに伴いＡＴＤ信号の集合であるＳＡＴ信号が立ち下がる（タイミングｔ２）。ＳＡＴ信号の立ち下がりにより、ＡＳＤ信号が立ち上がる（タイミングｔ３）。ＡＳＤ信号の立ち上がりにより、ＰＲＣ信号が立ち上がると共に、ＸＤＥ信号が立ち下がる（タイミングｔ４）。このＰＲＣ信号の立ち上がりによりビットラインＢＬ，／ＢＬ、及びダミービットラインＤＢＬのプリチャージが始まる（タイミングｔ５）。ダミービットラインＤＢＬの電位が所定の値に達した場合にプリチャージ完了とみなし、ＰＥＳ信号を立ち下げる（タイミングｔ６）。このＰＥＳ信号の立ち下がりにより、ＡＳＤ発生回路５を構成するフリップフロップがリセットされ、ＡＳＤ信号が立ち下がる（タイミングｔ７）。ＡＳＤ信号の立ち下がりにより、ＰＲＣ信号が立ち下がり、プリチャージを終了すると共に、ＸＤＥ信号が立ち上がる（タイミングｔ８）。ＸＤＥ信号の立ち上がりにより、ワードラインＷＬが立ち上がる（タイミングｔ９）。これによりメモリセル９からデータが読み出され、ビットラインＢＬ，／ＢＬの出力が変化し（タイミングｔ１０）、この差がセンスアンプ回路１１により増幅された後に、出力バッファ１４を介してデータＤoutとして出力される（タイミングｔ１１）。上記ＸＤＥ信号の立ち上がりにより、ダミービットラインＤＢＬの出力も放電される（タイミングｔ１０’）。ダミービットラインＤＢＬの出力が所定のしきい値を下回った場合、ＰＥＳ信号が立ち上がる（タイミングｔ１１’）。このＰＥＳ信号の立ち上がりにより、データの読み出し処理が終了し、次にアドレス信号が変化するのを待機する。
【０００４】
【発明が解決しようとする課題】
上記の信号変化において、ＡＳＤ信号が立ち下がった後、タイミングｔ１２’までの両矢印で示す期間ＤＴの間、フリップフロップ回路であるＡＳＤ発生回路５はリセットされたままの状態であり、新しいデータ読み出しのサイクルに対する準備ができていない。即ちこの期間ＤＴは、アドレス信号の変化に対する不感期間（DeadTime）といえる。以下、不感期間ＤＴ中にアドレス信号が変化した場合に生じる問題点について説明する。
図４のタイムチャートは、不感期間ＤＴ中にアドレス信号が変化した場合の図である。ここで、最初に入力されるアドレス信号の変化に対して生じる信号の変化（タイミングＴ１からタイミングｔ１０，ｔ１０’までの信号変化）は、図３に示すタイミングｔ１からタイミングｔ１０，ｔ１０’における信号の変化と同じである。ここで、ダミービットラインＤＢＬの出力が所定のしきい値まで放電される前に、あるアドレス信号が遅れて入力されると、まずＡＴＤ信号が発生し（タイミングｔ２１）、ＳＡＴ信号が発生する（タイミングｔ２２）。ＳＡＴ信号の発生に伴いＡＳＤ信号が発生する（タイミングｔ２３）。この時、フリップフロップ回路であるＡＳＤ発生回路５のリセット端子に入力されるＰＥＳ信号が”Ｌ”であるため、ＡＳＤ信号は、ＳＡＴ信号の立ち上がりに伴い、直ちに立ち下がることになる（タイミングｔ２４）。この場合、ＰＲＣ信号は、ビットラインＢＬ，／ＢＬ及び、ダミービットラインＤＢＬが十分プリチャージされる前に立ち下がってしまう（タイミングｔ２５，ｔ２６）。通常、センスアンプは、左右のビットラインＢＬ，／ＢＬの出力が一致した状態から信号を検出及び増幅する。このため、図示するように十分なプリチャージが行われていない状態でワードラインＷＬが立ち上がっても（タイミングｔ２７）、実際のデータの読み出しタイミングは大きく遅延し、ビットラインＢＬ，／ＢＬの出力が一致した後のタイミングｔ２８となる。このように、アドレス不感期間ＤＴ内にアドレスが変化した場合に生じるアクセス時間の増大、又は誤動作等の不具合を、以下、アドレススキュー不良という。
【０００５】
上記アドレススキュー不良に対する処置としては、ＡＴＤ信号が”Ｈ”である期間を長くして、十分にプリチャージが行えるようにする第１の方法と、ＳＡＴ信号が”Ｌ”である期間を長くして、十分にプリチャージが行えるようにする第２の方法とが考えられる。しかし、何れの方法でもアクセス時間の増加を伴うといった欠点がある。このことを図５を用いて説明する。
図５のタイムチャートは、８本のピンより入力されるアドレス信号が、少しづつずれて変化した場合を示す図である。タイミングｔ１からｔ７までの信号の変化については、図４のタイムチャートの場合と同じである。
ここで、上記第１又は第２の方法を実施すると、ビットラインＢＬ，／ＢＬのプリチャージの完了に伴いタイミングｔ７においてＰＥＳ信号が立ち下がり、フリップフロップ回路よりなるＡＳＤ回路４がリセットされた後であっても、ＡＴＤ信号が立ち下がるまではＡＳＤ信号は”Ｈ”の状態を維持する。このように、ＡＴＤ信号が”Ｈ”の期間又はＳＡＴ信号が”Ｌ”の期間、長くすればする程、プリチャージは十分に完了しているにもかかわらず、更に長時間プリチャージを続けることになり、アクセス時間を遅らせてしまうことになる。
【０００６】
本発明の目的は、上記アドレススキューにより生じるデータの読み出しの遅延を防止し、高速なデータの読み出しを行う半導体メモリ装置を提供することである。
【０００７】
【課題を解決するための手段】
本発明の第１の半導体メモリ装置では、アドレス信号の変化に伴い内部メモリセルのビットラインのプリチャージを行い、当該プリチャージ完了後に内部メモリセルへのワードラインを介してデータの読み出しを行う内部同期型の半導体メモリ装置において、アドレス信号の変化を検出して所定の検出信号を出力する第１の回路と、ビットラインのプリチャージが未完了の場合には、プリチャージ未完了信号を出力し、ビットラインのプリチャージが完了した場合にはプリチャージ完了信号を出力する第２の回路と、第１の回路から出力される検出信号によりセットされ、第２の回路から出力されるプリチャージ完了信号によりリセットされる信号を出力する双安定回路と、第２の回路からプリチャージ未完了信号が出力されている時に、上記双安定回路からセットされた信号が出力された場合には、双安定回路から出力される信号がリセットされる期間よりも長く、プリチャージ信号を出力し、第２の回路からプリチャージ完了信号が出力されている時に、上記双安定回路よりセットされた信号が出力された場合には、所定の時間だけ上記プリチャージ信号を出力する第４の回路と、第４の回路から出力されるプリチャージ信号に応じてビットラインのプリチャージを行う第５の回路とを備える。また、上記構成の半導体メモリ装置において、更に、ダミービットラインを有するダミーのメモリセルを備え、第５の回路は、第４の回路からのプリチャージ信号の入力に応じてビットライン及びダミービットラインのプリチャージを行い、第２の回路は、ダミービットラインの出力が所定のしきい値以下の場合にプリチャージ未完了信号を出力し、ダミービットラインの出力が所定のしきい値を越えた場合にプリチャージ完了信号を出力することが好ましい。
【０００８】
本発明の第２の半導体メモリ装置では、アドレス信号の変化に伴い内部メモリセルのビットラインのプリチャージを行い、当該プリチャージ完了後に内部メモリセルへのワードラインを介してデータの読み出しを行う内部同期型の半導体メモリ装置において、アドレス信号の変化を検出し、所定の検出信号を出力する第１の回路と、ダミーのビットラインを有するダミーのメモリセルと、ダミービットラインの出力が所定のしきい値を越えた場合にプリチャージ完了信号を出力する第２の回路と、第１の回路から出力される検出信号によりセットされ、第２の回路から出力されるプリチャージ完了信号によりリセットされる信号を出力する双安定回路と、双安定回路からセットされた信号が出力された場合に、ダミービットラインの出力を上記しきい値以下の値にまで放電した後、ダミービットラインの出力が上記しきい値を越えるまでの間、プリチャージ信号を出力する第４の回路と、第４の回路から出力されるプリチャージ信号に応じて、ビットライン及びダミービットラインのプリチャージを行う第５の回路とを備える。
【０００９】
【発明の実施の形態】
（１）第１実施形態
以下、添付の図面を用いて、本発明の第１の実施形態である半導体メモリ装置１００について説明する。
図６は、内部同期型のＳＲＡＭである半導体メモリ装置１００の構成を示す図である。アドレス信号が入力された場合、当該アドレス信号は、アドレスバッファ１０１を介してＸ，Ｙデコーダ１０２に送出される。また、クロック発生回路１０３は、入力されるアドレス信号の変化に同期してＡＴＤ信号をＳＡＴ発生回路１０４に出力する。ＳＡＴ発生回路１０４では、ＡＴＤ信号の集合であるＳＡＴ信号を発生し、当該ＳＡＴ信号をＡＳＤ発生回路１０５に出力する。ＡＳＤ発生回路１０５は、図８に示すように２つのＮＡＮＤゲート１５１、１５２で構成されるフリップフロップ回路からなり、ＳＡＴ信号の入力に応じて、ＡＳＤ信号をＰＲＣ発生回路１２０及びＸＤＥ発生回路１１６に出力する。このＡＳＤ信号は、ＳＡＴ信号の立ち下がりで立ち上がり、ダミーセンスアンプ回路１１２より出力されるＰＥＳ信号の立ち下がりで立ち下がる。ＰＲＣ発生回路１２０は、プリチャージ回路１０７、１０８のプリチャージを制御するＰＲＣ信号を出力する。なお、このＰＲＣ発生回路１２０の構成及び動作については、後に説明する。通常の動作状態においてＰＲＣ発生回路１２０より出力されるＰＲＣ信号は、ＡＳＤ信号の立ち上がりに応じて立ち上がり、ＡＳＤ信号の立ち下がりにより立ち下がる。プリチャージ回路１０７、１０８は、”Ｈ”レベルのＰＲＣ信号の入力に応じてメモリセルアレイ１０９及びダミーセル１１０のプリチャージを開始する。ＸＤＥ発生回路１１６は、ＡＳＤ信号の入力に応じてワードラインＷＬを制御するＸＤＥ信号をＸデコーダ１０２に出力する。このＸＤＥ信号は、入力されるＡＳＤ信号の立ち上がりにより立ち下がり、ＡＳＤ信号の立ち下がりにより立ち上がる。Ｘデコーダ１０２は、ＸＤＥ信号の立ち上がりに応じてワードラインＷＬを立ち上げる。ワードラインＷＬの立ち上がりに応じて、メモリセルアレイ１０９よりデータが読み出されてビットラインＢＬ，／ＢＬに伝わり、センスアンプ回路１１１で増幅された後に、出力バッファ１１４に出力される。また、ワードラインＷＬの立ち上がりに応じて、ダミーセル１１０に記憶してある固定のデータがダミービットラインＤＢＬに伝わり、ダミーセンスアンプ回路１１２に出力される。ダミーセンスアンプ回路１１２は、上記ダミービットラインＤＢＬの出力に応じてＰＥＳ信号をＡＳＤ発生回路１０５及び出力バッファ１１４に出力する。ダミーセンスアンプ回路１１２は、ダミービットラインＤＢＬの出力が所定のしきい値を越えた場合に、ダミーセル１１０のプリチャージが完了したと判断してＰＥＳ信号を立ち下げ、その後、ダミービットラインＤＢＬの出力が所定のしきい値を下回った場合にＰＥＳ信号を立ち上げる。
なお、外部より入力されたデータは、入力バッファ１１５及び書き込み回路１１３を介してメモリセルアレイ１０９に書き込まれる。
【００１０】
図７は、当該メモリ内において生成される各信号の状態を示すタイムチャートである。以下、このタイムチャートに基づいて、通常のデータの読み出し時における各信号の変化について説明する。先ず、入力されるアドレス信号の変化によりＡＴＤ信号が立ち上がる（タイミングＴ１）。これに伴いＡＴＤ信号の集合であるＳＡＴ信号が立ち下がる（タイミングＴ２）。ＳＡＴ信号の立ち下がりにより、ＡＳＤ信号が立ち上がる（タイミングＴ３）。ＡＳＤ信号の立ち上がりにより、ＰＲＣ信号が立ち上がると共に、ＸＤＥ信号が立ち下がる（タイミングＴ４）。このＰＲＣ信号の立ち上がりによりビットラインＢＬ，／ＢＬ、及びダミービットラインＤＢＬのプリチャージが始まる（タイミングＴ５）。ダミーセンスアンプ回路１１２は、ダミービットラインＤＢＬの電位が所定の値に達した場合にプリチャージ完了とみなし、ＰＥＳ信号を立ち下げる（タイミングＴ６）。このＰＥＳ信号の立ち下がりにより、フリップフロップ回路よりなるＡＳＤ発生回路１０５がリセットされてＡＳＤ信号が立ち下がる（タイミングＴ７）。ＡＳＤ信号の立ち下がりにより、ＰＲＣ信号が立ち下がりプリチャージを終了すると共に、ＸＤＥ信号が立ち上がる（タイミングＴ８）。ＸＤＥ信号の立ち上がりにより、ワードラインＷＬが立ち上がる（タイミングＴ９）。これによりメモリセルアレイ１０９からデータが読み出され、ビットラインＢＬ，／ＢＬの出力が変化し（タイミングＴ１０）、この差がセンスアンプ１１１により増幅された後に、出力バッファ１１４を介してデータＤoutとして出力される（タイミングＴ１１）。上記ＸＤＥ信号の立ち上がりにより、ダミービットラインＤＢＬの出力も放電される（タイミングＴ１０’）。ダミービットラインＤＢＬの出力が所定のしきい値を下回った場合、ＰＥＳ信号が立ち上がる（タイミングＴ１１’）。
【００１１】
上記図７において、ＰＥＳ信号の立ち上がりにより、データの読み出し処理が終了し、次のサイクルに備えることになる。以下、ＡＳＤ信号が立ち下がった後からタイミングＴ１２’までの両矢印で示す期間、即ち、フリップフロップ回路であるＡＳＤ発生回路１０５がリセットされている期間を不感期間ＤＴという。
以下、この不感期間ＤＴの間にアドレス信号が変化した場合について説明する。既に説明したように、従来の半導体メモリ装置では、この不感期間ＤＴの間にアドレス信号が変化した場合には、真のデータの読み出しタイミングが大きく遅れてしまうという問題があった（図４及びその説明を参照）。これに対して半導体メモリ装置１００の備えるＰＲＣ発生回路１２０は、不感期間ＤＴ、即ちＰＥＳ信号が”Ｌ”レベルにある間にアドレス信号が変化した場合には、ＡＳＤ信号の立ち下がりタイミングよりも所定の時間だけ遅延させた後に、ＰＲＣ信号を”Ｈ”から”Ｌ”に切り換える。これにより十分なプリチャージを実行可能にする。
【００１２】
図８は、ＡＳＤ発生回路１０５及びＰＲＣ発生回路１２０の構成を示す図である。既に述べたように、ＡＳＤ発生回路１０５はＮＡＮＤゲート１５１及び１５２よりなるフリップフロップ回路である。一方、ＰＲＣ発生回路１２０内において、ＮＯＲゲート１２２及び１２３は、ＲＳフリップフロップを構成する。ＡＳＤ発生回路１０５より出力されるＡＳＤ信号は、ＮＯＲゲート１２５の入力端子Ｎ７、遅延回路１２１、及び、ＲＳフリップフロップのセット端子に相当するＮＯＲゲート１２２の入力端子Ｎ１に入力される。遅延回路１２１において所定の時間だけ遅延された信号は、ＲＳフリップフロップのリセット端子に相当するＮＯＲゲート１２３の入力端子Ｎ４に入力される。ＮＯＲゲート１２２からの出力は、ＮＯＲゲート１２４の入力端子Ｎ５、及び、ＮＯＲゲート１２３の入力端子Ｎ３に入力される。また、ＮＯＲゲート１２３の出力は、ＮＯＲゲート１２２の入力端子Ｎ２に入力される。ＮＯＲゲート１２４の入力端子Ｎ６には、ＰＥＳ信号が入力される。ＮＯＲゲート１２４の出力は、上記ＮＯＲゲート１２５の入力端子Ｎ８に入力される。ＮＯＲゲート１２５の出力は、インバータ１２６を介してＰＲＣ信号として出力される。
【００１３】
ＰＥＳ信号が”Ｈ”の場合には、ＮＯＲゲート１２４の出力は、入力端子Ｎ５に入力される信号によらず”Ｌ”となる。入力端子Ｎ８に入力される信号が”Ｌ”の場合、ＮＯＲゲート１２５からは、入力端子Ｎ７に入力されるＡＳＤ信号が反転された状態で出力される。ＮＯＲゲート１２５の出力は、インバータ１２６により反転された後にＰＲＣ信号として出力される。従って、ＰＲＣ発生回路１２０は、ＰＥＳ信号が”Ｈ”の場合には、ＡＳＤ信号をそのままＰＲＣ信号として出力する。
【００１４】
図７に示した不感期間ＤＴ、即ち、ＰＥＳ信号が”Ｌ”の場合、ＮＯＲゲート１２４からは、入力端子Ｎ５に入力される信号が反転された状態で出力される。ＮＯＲゲート１２２より入力端子Ｎ３及びＮ５に出力される信号は、入力端子Ｎ１に入力されるＡＳＤ信号の立ち上がりにより立ち下がり、遅延回路１２１を介して入力端子Ｎ４に入力される信号の立ち上がりにより立ち上がる。従って、ＰＲＣ発生回路１２０は、ＰＥＳ信号が”Ｌ”の場合には、ＡＳＤ信号の立ち上がりに応じてＰＲＣ信号を立ち上げ、ＮＯＲゲート１２３の入力端子Ｎ４に入力される信号、即ちＡＳＤ信号が遅延回路１２１により所定の時間だけ遅延された信号の立ち上がりに応じてＰＲＣ信号を立ち下げる。このように、プリチャージを行う時間は遅延回路１２１による遅延時間に依存する。そこで、遅延回路１２１の遅延時間をプリチャージに十分な時間にセットすることで、不感期間ＤＴにおいて、アドレス信号が変化した場合であっても十分なプリチャージを実行可能にする。
【００１５】
図９は、ＡＳＤ発生回路１０５に入力されるＳＡＴ信号、ＡＳＤ発生回路１０５より出力されるＡＳＤ信号、ＰＥＳ信号、ＰＲＣ発生回路１２０を構成する各論理ゲートの入力端子Ｎ１〜Ｎ８に入力される信号、及び、ＰＲＣ発生回路１２０より出力されるＰＲＣ信号の状態を示すタイムチャートである。
図示するように、ＰＥＳ信号が”Ｈ”の場合において、アドレス信号が変化した場合には、ＡＳＤ信号の立ち上がり（タイミングＴ５０）に応じて、ＰＲＣ信号が立ち上がる（タイミングＴ５１）。そして、既に図７において説明したように、プリチャージの完了に伴うＰＥＳ信号の立ち下がりに応じたＡＳＤ信号の立ち下がりに伴い、ＰＲＣ信号も立ち下がる（タイミングＴ５２）。
また、図７に示す不感期間ＤＴ、即ち、ＰＥＳ信号が”Ｌ”の場合、ＡＳＤ信号の立ち上がり（タイミングＴ５３）に応じて、ＰＲＣ信号が立ち上がる（タイミングＴ５４）。入力端子Ｎ４に入力される，遅延回路１２１により遅延されたＡＳＤ信号の立ち上がりに応じて、入力端子Ｎ２に入力される信号が立ち下がり（タイミングＴ５５）、入力端子Ｎ３及びＮ５に入力される信号が立ち上がる（タイミングＴ５６）。入力端子Ｎ５に入力される信号の立ち上がりに応じて、入力端子Ｎ８に入力される信号が立ち下がり（タイミングＴ５７）、この結果、ＰＲＣ信号が立ち下がる（タイミングＴ５８）。
このように、ＰＲＣ発生回路１２０は、不感期間ＤＴ、即ちＰＥＳ信号が”Ｌ”レベルにある間にアドレス信号が変化した場合には、遅延回路１２１による遅延時間だけ遅延させた後に、ＰＲＣ信号を”Ｈ”から”Ｌ”に切り換える。これにより十分なプリチャージを実行可能にする。
【００１６】
図１０のタイムチャートは、アドレス信号が、連続して変化した場合を示す図である。上記説明したように、ＰＥＳ信号が”Ｈ”の場合、ＰＲＣ発生回路１２０は、ＡＳＤ信号の立ち上がり及び立ち下がりに同期してＰＲＣ信号を発生する（タイミングＴ６０，Ｔ６１）ため、プリチャージの完了と共に、ＰＲＣ信号を立ち下げることができる（タイミングＴ６２）。
このように、ＰＲＣ発生回路１２０は、点線で示すように、ＡＴＤ信号が”Ｈ”である期間、又はＳＡＴ信号が”Ｌ”である期間を長くして、不感期間中におけるアドレスの変化に対して、十分なプリチャージを行えるようにする方法（タイミングＴ７０，Ｔ７１、「発明が解決しようとする課題」の欄における図５のタイムチャートの説明を参照）に比べて、不必要に長い間、プリチャージが行われることを防ぐことができる。
【００１７】
（２）第２実施形態
図１１は、本発明の第２の実施形態である半導体メモリ装置２００の構成を示す図である。図６に示す半導体メモリ装置１００と同じ構成物については同じ参照番号を付し、ここでの重複した説明は省く。半導体メモリ装置２００では、図１２に示すように、２つのインバータ１６１、１６２を直列接続してなるＰＲＣ発生回路１０６を用いる。また、ダミーセル１１０及びダミーセンスアンプ回路１１２の間のダミービットラインＤＢＬにＭＯＳゲート１３０を接続し、当該ＭＯＳゲート１３０のゲート電極に、ＡＳＤ発生回路１０５より出力されるＡＳＤ信号をφDIS発生回路１４０を介して印加する。φDIS発生回路１４０は、ＡＳＤ信号の立ち上がりに同期して、所定のトリガパルス信号をＭＯＳゲート１３０のゲート電極に対して出力する。これにより、ＡＳＤ信号の立ち下がりに伴い、ダミービットラインＤＢＬの強制的な放電が行われる。
上記強制的な放電により、ダミービットラインＤＢＬの出力は所定のしきい値以下となり、ＰＥＳ信号は”Ｌ”にリセットされる。この後、ＰＥＳ信号は、ダミービットラインＤＢＬが再びプリチャージされ、その出力が所定のしきい値以上になった場合に、再び”Ｈ”にセットされる。このダミービットラインＤＢＬ及びビットラインＢＬ，／ＢＬのプリチャージに伴い、ビットラインＢＬ，／ＢＬの十分なプリチャージが行われる。
【００１８】
図１３は、φDIS発生回路１４０の構成を示す図である。φDIS発生回路１４０は、遅延回路１４１、ＮＡＮＤゲート１４２、インバータ１４３より構成される。ＮＡＮＤゲート１４２の入力端子Ｎ１には、ＡＳＤ信号がそのまま入力される。もう一方の入力端子Ｎ２には、遅延回路１４１より遅延されたＡＳＤ信号が反転された信号が入力される。ＮＡＮＤゲート１４２より出力される信号は、インバータ１４３により反転された後に、φDIS信号として出力される。
【００１９】
図１４のタイムチャートは、φDIS発生回路１４０内のＮＡＮＤゲート１４２の入力端子Ｎ１に入力されるＡＳＤ信号、入力端子Ｎ２に入力される信号、及び、インバータ１４３を介して出力されるφDIS信号の波形を示す図である。図示するように、φDIS信号は、遅延回路１４１による遅延時間の間だけ、”Ｈ”にセットされ、ＭＯＳゲート１３０をアクティブにするトリガパルスである。
【００２０】
図１５は、実際に不感期間ＤＴ中にアドレス信号が変化した場合における各信号の遷移を示すタイムチャートである。本タイムチャートにおいて、最初に入力されるアドレス信号の変化に対して生じる信号の変化（タイミングＴ１からタイミングＴ１１までの信号変化）は、図７のタイムチャートにおけるタイミングＴ１からタイミングＴ１１までと同じである。ここで、ダミービットラインＤＢＬの出力が所定のしきい値まで放電される前に、アドレス信号を変化させる。この場合、まず、アドレス信号の変化に対してＡＴＤ信号が立ち上がる（タイミングＴ３０）。これに伴いＡＴＤ信号の集合であるＳＡＴ信号が立ち下がる（タイミングＴ３１）。ＳＡＴ信号の立ち下がりにより、ＡＳＤ信号が立ち上がる（タイミングＴ３２）。ＡＳＤ信号の立ち上がりにより、φDIS発生回路１４０よりトリガパルス信号であるφDISがＭＯＳゲート１３０のゲート電極に対して出力され、ダミービットラインＤＢＬの強制放電が行われる。この強制放電の後、ＰＲＣ信号の立ち上がりによりプリチャージが行われると共に、ＸＤＥ信号が立ち下がる（タイミングＴ３３、タイミングＴ３５）。上記強制放電に伴い、ＰＥＳ信号はリセットされ（タイミングＴ３４）、各回路はアドレス信号の変化に対応することができる状態になる。ＰＥＳ信号は、プリチャージの実行によりダミービットラインＤＢＬの出力が所定のしきい値を越えた場合に、再びセットされる（タイミングＴ３６）。ＰＥＳ信号の立ち下がりに伴いＡＳＤ信号がリセットされる（タイミングＴ３７）。ＡＳＤ信号の立ち下がりに伴い、ＰＲＣ信号が立ち下がると共に、ＸＤＥ信号が立ち上がる（タイミングＴ３８）。ＸＤＥ信号の立ち上がりによりワードラインＷＬが立ち上がり（タイミングＴ３９）、メモリセル１０９よりデータが読み出され、ビットラインＢＬ，／ＢＬの出力が変化し（タイミングＴ４０）、この差がセンスアンプ１１１により増幅された後に、出力バッファ１１４を介してデータＤoutとして出力される（タイミングＴ４１）。上記ＸＤＥ信号の立ち上がりにより、ダミービットラインＤＢＬの出力も放電される（タイミングＴ４０’）。ダミービットラインＤＢＬの出力が所定のしきい値を下回った場合、ＰＥＳ信号が立ち上がる（タイミングＴ４２）。
【００２１】
以上、説明するように、第２の実施形態の半導体メモリ装置２００では、アドレス信号が変化した場合、まず、ダミービットラインＤＢＬの強制的な放電を行った後に、ダミービットラインＤＢＬ及びビットラインＢＬ，／ＢＬのプリチャージを開始する。このため、不感期間ＤＴの間にアドレス信号が変化した場合であっても、ビットラインＢＬ，／ＢＬの十分なプリチャージを行うことができ、正確かつ迅速なデータの読み出しを行うことが可能となる。
【００２２】
以上、スタティックＲＡＭの例を用いて説明したが、本発明はＲＯＭなどの他のメモリ、あるいはＰＬＡ等、内部同期システムを流用する全ての回路に対して適用することができる。
【００２３】
【発明の効果】
本発明の第１の半導体メモリ装置では、メモリセルからデータを読み出した後、ビットラインが所定の値まで放電される前、即ち、第２の回路から前回のデータ読み出し時におけるプリチャージの完了信号が出力されている間にアドレス信号が変化した場合には、第２の回路より出力される信号によらず、所定の時間だけプリチャージを行う。これにより十分なプリチャージを行うことができ、迅速なデータの読み出しを実現することができる。
【００２４】
本発明の第２の半導体メモリ装置では、メモリセルからデータを読み出した後、ダミービットラインの出力が所定値以下になる前にアドレス信号が変化した場合には、強制的にダミービットラインの放電を行った後にプリチャージを行う。このダミービットラインのプリチャージにより、ビットラインの十分なプリチャージを行うことができ、迅速なデータの読み出しを実現することができる。
【図面の簡単な説明】
【図１】  従来の半導体メモリ装置の構成を示す図である。
【図２】  ＡＳＤ発生回路及びＰＲＣ発生回路の構成を示す図である。
【図３】  データ読み出し時におけるタイムチャートである。
【図４】  アドレススキューの発生時におけるタイムチャートである。
【図５】  アドレススキューの発生時におけるタイムチャートである。
【図６】  第１実施形態にかかる半導体メモリ装置の構成を示す図である。
【図７】  データ読み出し時におけるタイムチャートである。
【図８】  ＡＳＤ発生回路及びＰＲＣ発生回路の構成を示す図である。
【図９】  不感期間ＤＴ中におけるデータ読み出しのタイムチャートである。
【図１０】  不感期間ＤＴ中におけるデータ読み出しのタイムチャートである。
【図１１】  第２実施形態にかかる半導体メモリ装置の構成を示す図である。
【図１２】  ＡＳＤ発生回路及びＰＲＣ発生回路の構成を示す図である。
【図１３】  φDIS発生回路の構成を示す図である。
【図１４】  φDIS発生回路内における信号の波形を示すタイムチャートである。
【図１５】  不感期間ＤＴ中におけるデータ読み出しのタイムチャートである。
【符号の説明】
１、１０１…アドレスバッファ
２、１０２…Ｘ，Ｙデコーダ
３、１０３…クロック発生回路
４、１０４…ＳＡＴ発生回路
５、１０５…ＡＳＤ発生回路
６、１０６、１２０…ＰＲＣ発生回路
７、８、１０７、１０８…プリチャージ回路
９、１０９…メモリセルアレイ
１０、１１０…ダミーセル
１１、１１１…センスアンプ回路
１２、１１２…ダミーセンスアンプ回路
１３、１１３…書き込み回路
１４、１１４…出力バッファ
１５、１１５…入力バッファ
５１、５２、１４２、１５１、１５２…ＮＡＮＤゲート
６１、６２、１２６、１４３、１６１、１６２…インバータ
１２１、１４１…遅延回路
１２２、１２３、１２４、１２５…ＮＯＲゲート
１３０…ＭＯＳゲート
１４０…φDIS発生回路
【図１】
0003805858.tif 000002
【図２】
0003805858.tif 000003
【図３】
0003805858.tif 000004
【図４】
0003805858.tif 000005
【図５】
0003805858.tif 000006
【図６】
0003805858.tif 000007
【図７】
0003805858.tif 000008
【図８】
0003805858.tif 000009
【図９】
0003805858.tif 000010
【図１０】
0003805858.tif 000011
【図１１】
0003805858.tif 000012
【図１２】
0003805858.tif 000013
【図１３】
0003805858.tif 000014
【図１４】
0003805858.tif 000015
【図１５】
0003805858.tif 000016