(57)【特許請求の範囲】
【請求項１】
電源の印加点と接地点の間にブラシレスＤＣモータのＵ，Ｖ，Ｗ各相毎に対応して設けられた各回路において、直列に配置され排他的に選択されるスイッチ手段である電源側に配置された上段ＦＥＴ及び接地側に配置された下段ＦＥＴと、
当該上段ＦＥＴ及び下段ＦＥＴの間に設けられ、各相の上段ＦＥＴ及び下段ＦＥＴの開閉の組み合わせによりＵ，Ｖ，Ｗ各相のモータ巻線に駆動電流を供給する接続点と、
前記回路の電流を検出するため電流検出手段と、
前記スイッチ手段を制御して前記ブラシレスＤＣモータを駆動するスイッチ制御手段とを備えたモータ制御装置において、
所定のタイミングで前記電流検出手段により電流を検出する異常電流検出手段と、
前記異常電流検出手段により検出した電流値に基づきモータ駆動回路の異常を判定するモータ駆動回路異常判定手段と、
前記異常電流検出手段により検出した電流値に基づきデッドタイム設定値を修正する修正手段とを備え、
前記異常電流検出手段は、Ｕ，Ｖ，Ｗ相のいずれかのゲート信号が少なくともオンからオフする立ち下がりエッジ、若しくは、オフからオンする立ち上がりエッジのいずれかを検出して、当該タイミングを基準にして前記電流検出手段により各相毎のデッドタイムの貫通電流を検出することを特徴とするモータ制御装置。
【請求項２】
前記修正手段は、予め設定されたターンオフデッドタイムおよびターンオンデッドタイムにより設定されるデッドタイム設定値を、前記異常電流検出手段に基づいて所定の貫通電流を検出しない場合は所定時間短縮し、前記所定の貫通電流を検出した場合は所定時間延長することを特徴とする請求項１に記載のモータ制御装置。
【請求項３】
前記修正手段は、所定のデッドタイム設定値で貫通電流を検出した場合は、当該貫通電流を検出したデッドタイム設定値より短縮しないことを特徴とする請求項２に記載のモータ制御装置。
【請求項４】
前記修正手段は、各相毎に独立してデッドタイム設定値を設定することを特徴とする請求項２又は請求項３に記載のモータ制御装置。
【請求項５】
前記修正手段は、前記デッドタイム設定値をターンオフデッドタイムおよびターンオンデッドタイム毎に独立して設定すること
を特徴とする請求項２乃至請求項４のいずれか１項に記載のモータ制御装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電動パワーステアリング装置のアシスト用モータ等に利用する３相ブラシレスＤＣモータのモータ制御装置に係り、詳しくは、デッドタイムを極力小さくするようにアクティブにデッドタイム値を設定し、モータの電源利用率、制御性の向上と異音低減を図ることができるモータ制御装置に関するものである。
【０００２】
【従来の技術】
例えば電動パワーステアリング装置のアシスト用モータには比較的俊敏で高トルクを発生でき、制御がしやすいＵ，Ｖ，Ｗ相をもった３相ブラシレスＤＣモータ（以下モータと略記する）が利用されている。このモータの制御装置では、モータ駆動装置にパワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）などにより構成されるスイッチ手段を備えたトランジスタインバータを備える。このモータ駆動装置では、モータのＵ，Ｖ，Ｗの各相毎に上段のＦＥＴと下段のＦＥＴを、ＣＰＵを備えたモータ制御装置により交互にオンすることで電源利用率を高め、且つ円滑に駆動できるように構成されている。しかし、何らかの理由でこの上段ＦＥＴと下段ＦＥＴは、同時にオンされた状態になると、その相の上段ＦＥＴと同相の下段ＦＥＴがモータを通過しないで、電源から接地ＧＲＤに直接抜ける回路が形成されていわゆる貫通電流が流れてしまう。この場合、抵抗の大きなモータの巻線を通過していないため回路の抵抗値が低く、大電流が流れ、ＦＥＴを破壊してしまうことがある。そこで、一方のＦＥＴをオンするときには、遅延回路により遅延させデッドタイムを設けて他方のＦＥＴがオフされてから所定時間経過後にオンすることで貫通電流を防止し、ＦＥＴを保護するようにしていた。
【０００３】
【発明が解決しようとする課題】
しかしながら、パワーＭＯＳＦＥＴ等では、生産時のバラツキが生じるため、反応時間や信号の立ち上がり等に差を生じる場合がある。さらに、温度変化、経年変化により特性に変化を生じる場合がある。このような場合をすべて考慮し所定のデッドタイムを余裕を見て大きめに設定したとき、電源利用率の低下を招き効率が下がるばかりでなく、モータ駆動の信号の非線形的要素となり、トルクリップル（トルクの脈動）を生じて操作性が悪くなったり、異音が生じてしまうという問題があった。
【０００４】
なお、デッドタイムに起因する非線形性を修正するため、デッドタイム補償の処理を行うことも考えられるが、処理が複雑になるにもかかわらず、静的な処理であるため経年変化や温度変化に対しては適切な対処ができないという問題があった。
【０００５】
上記課題を解決するため、本発明のモータ制御装置では、各スイッチ手段が生産のバラツキなどの静的な誤差の他、温度変化や経年変化などの動的な変化により差を生じても、デッドタイム時の貫通電流の発生を早期に発見するモータ制御装置を提供することを目的とする。併せて、デッドタイムを極力小さくするようにアクティブにデッドタイム値を設定し、スイッチ手段の特性のバラツキに起因する非線形性を小さくし、モータの効率と制御性の向上と異音低減を図ることができるモータ制御装置を提供することを目的とする。
【０００６】
【課題を解決するための手段】
請求項１に係るモータ制御装置では、電源の印加点と接地点の間にブラシレスＤＣモータのＵ，Ｖ，Ｗ各相毎に対応して設けられた各回路において、直列に配置され排他的に選択されるスイッチ手段である電源側に配置された上段ＦＥＴ及び接地側に配置された下段ＦＥＴと、当該上段ＦＥＴ及び下段ＦＥＴの間に設けられ、各相の上段ＦＥＴ及び下段ＦＥＴの開閉の組み合わせによりＵ，Ｖ，Ｗ各相のモータ巻線に駆動電流を供給する接続点と、前記回路の電流を検出するため電流検出手段と、前記スイッチ手段を制御して前記ブラシレスＤＣモータを駆動するスイッチ制御手段とを備えたモータ制御装置において、所定のタイミングで前記電流検出手段により電流を検出する異常電流検出手段と、前記異常電流検出手段により検出した電流値に基づきモータ駆動回路の異常を判定するモータ駆動回路異常判定手段と、前記異常電流検出手段により検出した電流値に基づきデッドタイム設定値を修正する修正手段とを備え、前記異常電流検出手段は、Ｕ，Ｖ，Ｗ相のいずれかのゲート信号が少なくともオンからオフする立ち下がりエッジ、若しくは、オフからオンする立ち上がりエッジのいずれかを検出して、当該タイミングを基準にして前記電流検出手段により各相毎のデッドタイムの貫通電流を検出することを要旨とする。
【０００７】
この構成に係るモータ制御装置では、モータ駆動回路異常判定手段により異常電流検出手段により検出した電流値に基づきモータ駆動回路の異常を直ちに判定できるととともに、モータ駆動回路異常判定手段により異常と判定されたときに修正手段により異常電流検出手段により検出した電流値に基づきデッドタイム設定値を修正することができ、さらに、Ｕ，Ｖ，Ｗ相のいずれかのゲート信号がオンからオフする立ち下がりエッジ、若しくは、オフからオンする立ち上がりエッジのいずれかを検出して、各相毎の貫通電流をデッドタイムに合わせたタイミングで検出するため、精緻な制御をおこなうことができるという作用がある。
【００１５】
請求項２に係るモータ制御装置では、請求項１に記載のモータ制御装置の構成に加え、前記修正手段は、予め設定されたターンオフデッドタイムおよびターンオンデッドタイムにより設定されるデッドタイム設定値を、前記異常電流検出手段に基づいて所定の貫通電流を検出しない場合は所定時間短縮し、前記所定の貫通電流を検出した場合は所定時間延長することを要旨とした。
【００１６】
この構成に係るモータ制御装置では、請求項１に記載のモータ制御装置の作用に加え、貫通電流が流れていない場合はデッドタイムを短縮して、電源利用率を高め、且つトルクリップルや異音を低減させることができ、貫通電流が流れてしまった場合は、ターンオフデッドタイムおよびターンオンデッドタイムを再設定してデッドタイムを延長することで、ＦＥＴを安全に保護することができる。
【００１７】
請求項３に係るモータ制御装置では、請求項２に記載のモータ制御装置の構成に加え、前記修正手段は、所定のデッドタイム設定値で貫通電流を検出した場合は、当該貫通電流を検出したデッドタイム設定値より短縮しないことを要旨とする。
【００１８】
この構成に係るモータ制御装置では、請求項２に記載のモータ制御装置の作用に加え、修正手段は、所定のデッドタイム設定値で貫通電流を検出した場合は、貫通電流を検出したデッドタイム設定値より短縮しないため、ＦＥＴを安全に保護するという作用がある。
【００１９】
請求項４に係るモータ制御装置では、請求項２又は請求項３に記載のモータ制御装置の構成に加え、前記修正手段は、各相毎に独立してデッドタイム設定値を設定することを要旨とする。
【００２０】
この構成に係るモータ制御装置では、請求項２又は請求項３に記載のモータ制御装置の作用に加え、各相毎に独立してデッドタイムを設定するため、個別のＦＥＴのバラツキに対応した最適な設定とすることができるという作用がある。
【００２１】
請求項５に係るモータ制御装置では、請求項２乃至請求項４のいずれか１項に記載のモータ制御装置記載のモータ制御装置の構成に加え、前記修正手段は、前記デッドタイム設定値をターンオフデッドタイムおよびターンオンデッドタイム毎に独立して設定することを要旨とする。
【００２２】
この構成に係るモータ制御装置では、請求項２乃至請求項４のいずれか１項に記載のモータ制御装置の作用に加え、ターンオフデッドタイムおよびターンオンデッドタイム毎に独立してデッドタイムを設定するため、個別のＦＥＴのバラツキに対応した最適な設定とすることができるという作用がある。
【００２３】
【発明の実施の形態】
（第１の実施形態）
以下、本発明のモータ駆動回路異常判定手段を備えたモータ制御装置を電動パワーステアリング装置におけるモータ制御装置２０として具体化した第１の実施形態を図１〜図６を参照して説明する。
【００２４】
図１は、電動パワーステアリング装置の概略を示す。ステアリングホイール１に連結したステアリングシャフト２には、トーションバー３が設けられている。このトーションバー３には、トルクセンサ４が装着されている。そして、ステアリングシャフト２が回転してトーションバー３に力が加わると、加わった力に応じてトーションバー３が捩れ、その捩れ、即ちステアリングホイール１にかかる操舵トルクτをトルクセンサ４が検出している。
【００２５】
ステアリングシャフト２には減速機５が固着されている。この減速機５には電動機としてのブラシレスＤＣモータ（以下、モータ６という）の回転軸に取着したギア７が噛合されている。このモータ６は、コアに永久磁石を用いた三相同期式永久磁石モータとして構成されている。
【００２６】
又、モータ６には、同モータ６の回転角を検出するためのエンコーダにより構成された回転角センサ３０が組み付けられている（図３参照）。回転角センサ３０は、モータ６の回転子の回転に応じてπ／２ずつ位相の異なる２相パルス列信号と基準回転位置を表す零相パルス列信号を出力する。
【００２７】
減速機５にはピニオンシャフト８が固着されている。ピニオンシャフト８の先端には、ピニオン９が固着されるとともに、このピニオン９はラック１０と噛合している。ラック１０の両端には、タイロッド１２が固設されており、そのタイロッド１２の先端部にはナックル１３が回動可能に連結されている。このナックル１３には、タイヤとしての前輪１４が固着されている。又、ナックル１３の一端は、クロスメンバ１５に回動可能に連結されている。
【００２８】
従って、モータ６が回転すると、その回転数は減速機５によって減少されてピニオンシャフト８に伝達され、ピニオン及びラック機構１１を介してラック１０に伝達される。そして、ラック１０は、タイロッド１２を介してナックル１３に設けられた前輪１４の向きを変更して車両の進行方向を変えることができる。
【００２９】
前輪１４には、車速センサ１６が設けられている。この車速センサ１６は、その時の車速を前輪１４の回転数に相対する周期のパルス信号としてモータ制御装置２０のＣＰＵ２１にインタフェイスを介して出力する。また、トルクセンサ４は、ステアリングホイール１の操舵トルクτに応じた電圧をＣＰＵ２１にインタフェイスを介して出力している。モータ制御装置２０は、車速センサ１６、トルクセンサ４からの信号に基づいてモータ６に駆動信号を送って制御する。
【００３０】
次に、モータ制御装置２０の電気的構成を示す。モータ制御装置２０は、ＣＰＵ２１、ＲＯＭ２２及びＲＡＭ２３、Ｕ，Ｖ，Ｗ各相に駆動電流を供給するための電源、インバータ、スイッチ手段からなるモータ駆動装置２４を備えている。このモータ制御装置２０が本発明のモータ制御装置の一例に相当する。また、このＣＰＵ２１が本発明のスイッチ制御手段に相当する。ＲＯＭ２２には、ＣＰＵ２１による演算処理を行わせるための制御プログラムや、演算に必要なデータ等が格納されている。また図示しない基本アシストマップもＲＯＭ２２に格納されている。基本アシストマップは、操舵トルクτ（回動トルク）に対応し、かつ車速に応じた基本アシスト電流を求めるためのものであり、操舵トルクτに対する基本アシスト電流が記憶されている。ＲＡＭ２３は、ＣＰＵ２１が演算処理を行うときの演算処理結果、計測値、ターンオフデッドタイム、ターンオンデッドタイムから設定されるデッドタイムＤＴ、デッドタイム最小値ＤＴｍｉｎ等を一時記憶する。なお、ＲＯＭ２２は、本実施形態ではＥＥＰＲＯＭなどにより書き込み可能に構成された記憶手段により、電源を落としてもデッドタイムＤＴ、デッドタイム最小値ＤＴｍｉｎが保持できるように構成されている。
【００３１】
図２は、図１に示すモータ制御装置２０を詳細に示す図である。以下、モータ制御装置２０についてさらに詳細に説明する。モータ制御装置２０は、演算を行うＣＰＵ２１と、モータ６に電流を供給するモータ駆動装置２４を主要部とする。
【００３２】
モータ駆動装置２４は、図２において、モータ制御装置２０のＣＰＵ２１、ＲＯＭ２２、ＲＡＭ２３を除く部分により構成される。モータ駆動装置２４には図２に示すように、スイッチ手段であるパワーＭＯＳ  ＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）により構成されるトランジスタインバータを備える。これらのＦＥＴには、寄生ダイオードが生成されている。そして、このダイオードは、巻線に並列に接続された逆起電力を吸収するフライホイールダイオードとして機能する。まずＵ相に対応するＦＥＴ８１Ｕ，ＦＥＴ８２Ｕの直列回路と、Ｖ相に対応するＦＥＴ８１Ｖ，８２Ｖの直列回路と、Ｗ相に対応するＦＥＴ８１Ｗ，ＦＥＴ８２Ｗの直列回路とが並列に接続されている。
【００３３】
各直列回路のＦＥＴ８１Ｕ、ＦＥＴ８１Ｖ、ＦＥＴ８１Ｗのドレイン側の印加点Ｐにおいて、車両に搭載されたＤＣ１２Ｖのバッテリからなる電源Ｂの電圧が印加されている。また、各直列回路のＦＥＴ８２Ｕ、ＦＥＴ８２Ｖ、ＦＥＴ８２Ｗのソース側は、接続点Ｑで合流された接地点である接地ＧＲＤに接続されている。
【００３４】
本実施形態において、Ｕ，Ｖ，Ｗ各相の電源側のＦＥＴ８１Ｕ、ＦＥＴ８１Ｖ、ＦＥＴ８１Ｗを「上段ＦＥＴ」という。また、接地ＧＲＤ側のＦＥＴ８２Ｕ、ＦＥＴ８２Ｖ、ＦＥＴ８２Ｗを「下段ＦＥＴ」という。
【００３５】
また、ＦＥＴ８１Ｕ，ＦＥＴ８２Ｕ間の接続点８３Ｕがモータ６のＵ相巻線に接続され、ＦＥＴ８１Ｖ，ＦＥＴ８２Ｖ間の接続点８３Ｖがモータ６のＶ相巻線に接続され、そしてＦＥＴ８１Ｗ，ＦＥＴ８２Ｗ間の接続点８３Ｗがモータ６のＷ相巻線に接続されている。
【００３６】
また、下段ＦＥＴのＦＥＴ８２Ｕ、ＦＥＴ８２Ｖ、ＦＥＴ８２Ｗと接地ＧＲＤへの接続点Ｑとの間には、シャント抵抗ＲＵ、ＲＶ、ＲＷがそれぞれ挿入されている。シャント抵抗ＲＵ、ＲＶ、ＲＷに両端には、それぞれオペアンプＡＵ、ＡＶ、ＡＷの差動入力端子が接続されている。シャント抵抗ＲＵ、ＲＶ、ＲＷの電源側はオペアンプＡＵ、ＡＶ、ＡＷの非反転入力端子に、シャント抵抗ＲＵ、ＲＶ、ＲＷの接地側はオペアンプＡＵ、ＡＶ、ＡＷの反転入力端子にそれぞれ接続されている。シャント抵抗ＲＵ、ＲＶ、ＲＷは、モータ駆動に影響を与えない極めて小さな抵抗値の抵抗である。そのため、シャント抵抗ＲＵ、ＲＶ、ＲＷに電流が流れるとその両端に僅かに電位差が生じる。その電位差をオペアンプＡＵ、ＡＶ、ＡＷによってそれぞれ増幅し、これをＡ／Ｄコンバータ８６Ｕ、８６Ｖ、８６Ｗによりディジタル化してシャント抵抗ＲＵ、ＲＶ、ＲＷを通っている電流をＣＰＵ２１でそれぞれ演算する。
【００３７】
ここで、図５は、アンプ回路を詳細に示す図である。なお、アンプ回路は各相が共通の構成であるため、ここではＵ相を例に説明する。このアンプ回路は、差動入力型のオペアンプＡＵを用いて差動増幅回路として構成されている。各相に流れる電流は双方向に流れるため、アンプ回路は、抵抗Ｒ２を介して基準電圧Ｖ１として＋２．５［Ｖ］が供給されている。Ｕ相の回路のシャント抵抗ＲＵの電源側のＶ０から抵抗Ｒ１を介してオペアンプＡＵの非反転入力端子＋に接続される。また、シャント抵抗ＲＵの接地ＧＲＤ側から抵抗Ｒ３を介してオペアンプの反転入力端子−に接続される。また反転入力端子−と出力端子には、負帰還抵抗Ｒ４を接続している。ここでは、Ｒ１＝Ｒ３、Ｒ２＝Ｒ４としている。従って、増幅率Ｇは、Ｒ４／Ｒ３により決定される。これらはいわゆるシャントアンメータとして構成され、これらが本発明の電流検出手段に相当する。
【００３８】
なお、電流検出手段を構成する各相のシャント抵抗ＲＵ，ＲＶ，ＲＷが配設される場所は、下段ＦＥＴと接地ＧＲＤの間に限定されるものではなく、上段ＦＥＴと電源Ｂなど適宜設計変更できる。さらに電流検出手段は、シャントアンメータにより構成されるものに限定されず、電流が直接又は間接に検出可能であれば他の構成によるものでもよい。
【００３９】
ＣＰＵ２１は、上段ドライブ回路８７を介して、上段ＦＥＴであるＦＥＴ８１Ｕ、ＦＥＴ８１Ｖ、ＦＥＴ８１Ｗのゲートに接続される。そして、ＰＷＭ制御部６２（図３参照）であるＣＰＵ２１から所定のタイミングでそれぞれＰＷＭ制御信号ＵＵ，ＶＵ，ＷＵ（各相のＰＷＭ制御信号にはＰＷＭ波信号及びモータ６の回転方向を表す信号を含む）が入力される。
【００４０】
同様に、ＣＰＵ２１は、下段ドライブ回路８８を介して、下段ＦＥＴであるＦＥＴ８２Ｕ、ＦＥＴ８２Ｖ、ＦＥＴ８２Ｗのゲートに接続される。そして、ＣＰＵ２１からそれぞれＰＷＭ制御信号ＵＵ，ＶＵ，ＷＵ（各相のＰＷＭ制御信号にはＰＷＭ波信号及びモータ６の回転方向を表す信号を含む）が入力される。
【００４１】
トランジスタインバータとして構成されたモータ駆動装置２４は、ＰＷＭ制御信号ＵＵ，ＶＵ，ＷＵに対応した３相の励磁電流を発生して、３相の励磁電流路を介してモータ６にそれぞれ供給する。
【００４２】
ここで図４は、ＣＰＵ２１からＵ、Ｖ、Ｗ各相の上段ＦＥＴ及び下段ＦＥＴのスイッチングのための制御信号であるゲート信号のタイミングを示したタイミングチャートである。ＣＰＵ２１は、図４の上部に示すようなＰＷＭ周期となる三角波ＰＷを発生させ、Ｕ相、Ｖ相、Ｗ相に対応するスレッショルドレベルに応じて、それぞれのスイッチングのタイミングを決定する。具体的には、三角波ＰＷがそれぞれのスレッショルドレベルに達すると、上段のＦＥＴから下段のＦＥＴに切り替えられる。また、スレッショルドレベルを下回れば再び下段のＦＥＴから上段のＦＥＴに切り替えられる。
【００４３】
なお、同相の上段ＦＥＴと下段が同時にオンされた状態になると、モータ６を通過しないで、電源Ｂから、その相の上段ＦＥＴ、下段ＦＥＴ、接地ＧＲＤに直接抜ける回路が形成されていわゆる貫通電流が流れてしまう。この場合、抵抗の大きなモータ６の巻線を通過していないため回路の抵抗値が低く、大電流が流れ、上段ＦＥＴ、下段ＦＥＴを破壊してしまうことがある。そこで、下段ＦＥＴ８２Ｗのオンのタイミングについては、遅延回路により遅延させデッドタイムｔｄを設けて貫通電流を防止するようにしている。
【００４４】
さらに、ＣＰＵ２１がゲート信号を送出していない場合においても、ＦＥＴが故障して絶縁不良になっている場合には、貫通電流が生じることがある。この場合は、デッドタイムの設定の不良の場合と異なり、初期故障の場合は微弱な電流が流れる場合もある。この場合も他のＦＥＴ等のさらなる故障を招いたり、著しい制御不良が生じるため速やかに発見して修理する必要が生じる。
【００４５】
ここで、図４に示すタイミングチャートは、上段ドライブ回路８７又は下段ドライブ回路８８における制御オン／オフ信号（ゲート信号）についてのものであり、ドライブ回路８８、各ＦＥＴの作動については、ゲート信号からスイッチング遅延による遅れを生じている。ここで、ターンオフデッドタイムｔｄoffとは、一方のＦＥＴがゲート信号によりオフされ、このＦＥＴを流れる電流がオフされるまでの時間であり、デッドタイムの開始となる時間である。また、ターンオンデッドタイムｔｄonとは、一方のＦＥＴがゲート信号によりオンされ、このＦＥＴを流れる電流がオンされるまでの時間であり、デッドタイムの終了となる時間である。いずれもゲート信号を契機に開始される。したがって、デッドタイムｔｄは、理論的には、ターンオフデッドタイムｔｄoffとターンオンデッドタイムｔｄonの合計時間となる。しかしながら、実際のデッドタイムｔｄには、種々の変動が生じうるため、これらのタイムラグに加えてマージン分がを含められて、ゲート信号のタイミングが決定される。そのため、図４に示すデッドタイムｔｄについては、制御オン／オフ信号に非ラップ期間を設けるだけでなく、所定の余裕を持った時間とする必要がある。
【００４６】
このデッドタイムｔｄの所定時間は、スイッチング遅延の状態などにより異なり、また変化する。具体的には、ＦＥＴ自体の特性、製品のバラツキ、温度変化、経年変化、ノイズの影響などにより異なる。そこで、従来は安全を見て、全ての相のＦＥＴに貫通電流が流れないように十分なターンオフデッドタイムｔｄoffとターンオンデッドタイムｔｄonの設定により一律に十分な余裕を持った固定的な時間が設定されていた。このようにデッドタイムｔｄは必要不可欠な時間であるが、必要以上に大きなマージンを取ると、電源利用率の低下を招く他、トルクリップルや異音の原因となるため、可能な限度で短縮することが好ましい。
【００４７】
以下、図４に従って各ＦＥＴへの制御信号の送出タイミングを説明する。図４の上部に示すように、初期状態であるタイミングｔ０では、三角波ＰＷは、Ｕ、Ｖ、Ｗのスレッショルドレベルのいずれにも達していないため、全ての上段ＦＥＴがオンされ、下段ＦＥＴがオフとなっている。このタイミングでは、図２において、電源Ｂから接地ＧＲＤへ閉じた回路は形成されない。この初期のタイミングでは、モータ巻線のインダクタンスによる逆起電力は生じない。なお、同じ三角波の谷の部分でもタイミングｔ２のときはモータ６が回転しているため、電源Ｂからモータ６に電力が供給されていないときでも、スイッチオフによりモータ６の巻線に発生する逆起電力により電流が流れる。
【００４８】
このとき、例えば図示しないモータのＵ相の巻線から発生した電流は、図示しないモータ６内でＶ相とＷ相とに分岐する。そして、Ｖ相の接続点８３Ｖを通った電流は上段のＦＥＴ８１Ｖから印加点Ｐに、Ｗ相の接続点８３Ｗを通った電流は上段のＦＥＴ８１Ｖから印加点Ｐにそれぞれ流れる。そして印加点Ｐで合流してＵ相の上段のＦＥＴ８１Ｕから接続点８３Ｕを経てモータ６のＵ相の巻線に環流する。
【００４９】
ｔ２のタイミングの場合には、上段ＦＥＴ８１Ｕ、８１Ｖ、８１Ｗのみで電流が還流し、シャント抵抗ＲＵ、ＲＶ、ＲＷのいずれにも電流は流れておらず、したがって、いずれのシャント抵抗ＲＵ、ＲＶ、ＲＷの両端部にも電位差は生じてない。
【００５０】
次に、ｔ１から三角波ＰＷがＷ相に対応するレベルになると、制御信号ＷＨが停止してＷ相の上段ＦＥＴ８１Ｗがオフとなる。次に、デッドタイムｔｄが経過すると制御信号ＷＬが入力されてＷ相の下段ＦＥＴ８２Ｗがオンされる。ここで、デッドタイムｔｄをさらに詳細に説明する。予め設定されたタイミングにより制御信号ＷＨが停止されるとＷ相の上段ＦＥＴ８１Ｗに起因するターンオフデッドタイムｔｄoffが経過後、回路に流れる電流が停止する。ここで、所定のマージンを挟み、Ｗ相の下段ＦＥＴ８２Ｗに起因するターンオンデッドタイムｔｄonから予め逆算されて設定されたタイミングでＦＥＴ８２Ｗに制御信号ＷＬが入力される。このように、デッドタイムｔｄは、制御信号ＷＨの送出タイミングで決定されるターンオフデッドタイムｔｄoffと、制御信号ＷＬの送出タイミングで決定されるターンオンデッドタイムｔｄonから設定される。これら制御信号ＷＨ、ＷＬの送出タイミングは、ＣＰＵ２１が三角波ＰＷを基準にＲＯＭ２２、ＲＡＭ２３に記憶されたデータにより決定される。
【００５１】
Ｗ相の上段ＦＥＴ８１Ｗに換えて、Ｗ相の下段ＦＥＴ８２Ｗがオンされると、電源Ｂから印加された電圧により、オンされているＵ相の上段ＦＥＴ８１ＵとＶ相の上段ＦＥＴ８１Ｖに電流が流れるが、オフされているＷ相の上段ＦＥＴ８１Ｗは回路が開いているため電流が流れない。接続点８３Ｕ、８３Ｖからそれぞれモータ６に流れ込んだ電流は、モータ６内で合流し、接続点８３Ｗに出力されオンされた下段ＦＥＴ８２Ｗからシャント抵抗ＲＷを経て接地ＧＲＤに流れる。このため、オペアンプＡＷでは、シャント抵抗ＲＷの両端の電位が入力され、その差を増幅してＡ／Ｄコンバータ８６Ｗに出力する。Ａ／Ｄコンバータ８６Ｗでディジタル化された数値がＣＰＵ２１に入力され、電流値が演算される。
【００５２】
なお、Ａ／Ｄコンバータ８６Ｗでは、デッドタイムｔｄを監視するため、三角波ＰＷがＷ相のレベルに達したタイミングｔｗで、制御信号ＷＬのオフを検出しながら、エッジ検出回路８４Ｗにより制御信号ＷＨの立下りのエッジを検出する。このようにして制御信号ＷＨの立下りのエッジを検出すると、Ａ／Ｄトリガ発生回路８５でＡ／Ｄトリガ信号及びＡ／Ｄチャンネル選択信号を発生させて、インタフェイスを介してＣＰＵ２１に出力し、Ａ／Ｄコンバータ８６Ｗにより直ちにそのチャンネル（相）のサンプリングを開始する。
【００５３】
同様に、三角波ＰＷがＶ相のレベルに達するタイミングｔｖでは、Ｖ相の上段ＦＥＴ８１Ｖがオフされる。デッドタイムｔｄの経過後Ｕ相の上段ＦＥＴ８１Ｕのみがオンされており、下段ではＶ相、Ｗ相のＦＥＴ８２Ｖ，８２Ｗがオンされた状態になる。そうすると、シャント抵抗ＲＶ、ＲＷに電流が流れるため、Ｖ相、Ｗ相の電流を検出できる。
【００５４】
また、三角波ＰＷがＵ相のレベルに達するタイミングｔｕではＵ相の上段ＦＥＴ８１Ｕがオフされる。デッドタイムｔｄの経過後、上段ＦＥＴはすべてオフとなっており、Ｕ相、Ｖ相、Ｗ相の下段のすべてのＦＥＴ８２Ｕ、８２Ｖ，８２Ｗがオンされた状態になる。そうすると、タイミングｔｗから三角波ＰＷの山のタイミングｔ１を含む区間では、例えば、図示しないＵ相の巻線から流れる電流は、モータ６内のＶ相、Ｗ相の巻線に分岐し接続点８３Ｖ、８３Ｗからそれぞれ下段ＦＥＴ８２Ｖ、８２Ｗを通り、シャント抵抗ＲＶ、ＲＷを通る。そしてＧＲＤ側の接続点ＱでＶ相、Ｗ相の電流が合流してＵ相のシャント抵抗ＲＵ、下段ＦＥＴ８２Ｕを経て接続点８３ＵからＵ相の巻線に還流する。したがって、この場合は、シャント抵抗ＲＵ、ＲＶ、ＲＷによりＵ相、Ｖ相、Ｗ相の電流を検出できる。また、この場合であるとシャント抵抗ＲＵに流れる電流は、シャント抵抗ＲＶ、ＲＷに流れる電流の和に等しい。
【００５５】
つまり、三角波ＰＷの山のタイミングｔ１では、全てのシャント抵抗ＲＵ、ＲＶ、ＲＷに電流が流れ、一方、三角波ＰＷの谷のタイミングｔ２では、全てのシャント抵抗ＲＵ、ＲＶ、ＲＷに電流が流れない。
【００５６】
さらに所定時間が経過して、三角波ＰＷがＵ相に対応するレベルを下回ると、Ｕ相の下段ＦＥＴ８２Ｕがオフとなる。そして、所定のデッドタイムｔｄ経過後、Ｕ相の上段ＦＥＴ８１Ｕがオンになる。次に、三角波ＰＷがＶ相に対応するレベルを下回ると、Ｖ相の下段ＦＥＴ８２Ｖがオフとなり、所定のデッドタイムｔｄ経過後、Ｖ相の上段ＦＥＴ８１Ｖがオンになる。そして、三角波ＰＷがＷ相に対応するレベルを下回ると、Ｗ相の下段ＦＥＴ８２Ｗがオフとなり、所定のデッドタイムｔｄ経過後、ＷＶ相の上段ＦＥＴ８１Ｗがオンになる。このようにして三角波ＰＷのＰＷＭ周期に応じて各ＦＥＴへの制御信号の送出タイミングが制御される。
【００５７】
図２に示す、エッジ検出回路８４Ｕは制御信号ＵＬがオフの時の制御信号ＵＨの立下りのエッジを検出する。同様に、エッジ検出回路８４Ｖは、制御信号ＶＬがオフの時の制御信号ＶＨの立下りのエッジを検出し、エッジ検出回路８４Ｗは、制御信号ＷＬがオフの時の制御信号ＷＨの立下りのエッジを検出する。このようにしてそれぞれのエッジを検出すると、Ａ／Ｄトリガ発生回路８５でＡ／Ｄトリガ信号及びＡ／Ｄチャンネル選択信号を発生させて、インタフェイスを介してＣＰＵ２１に入力する。
【００５８】
図３は、ＣＰＵ２１内部において、プログラムで実行される機能を示す制御ブロック図である。以下、図３に沿って、電動パワーステアリング装置の機能を説明する。なお、この制御ブロック図で図示されている各部は、独立したハードウエアを示すものではなく、ＣＰＵ２１で実行される機能を概念的に示すものである。
【００５９】
モータ制御装置２０のＣＰＵ２１は、指令トルクτ＊を計算するための基本アシスト力演算部５１、戻し力演算部５２及び加算部５３を備える。基本アシスト力演算部５１は、トルクセンサ４からの操舵トルクτ及び車速センサ１６によって検出された車速Ｖを入力し、操舵トルクτの増加にしたがって増加するとともに車速Ｖの増加にしたがって減少するアシストトルクを計算する。
【００６０】
戻し力演算部５２は、車速Ｖと共にモータ６の回転子の電気角θ（回転角に相当）及び角速度ωを入力し、これらの入力値に基づいてステアリングシャフト２の基本位置への復帰力及びステアリングシャフト２の回転に対する抵抗力に対応した戻しトルクを計算する。加算部５３は、アシストトルクと戻しトルクを加算することにより指令トルクτ＊を計算し、指令電流設定部５４に出力する。
【００６１】
指令電流設定部５４は、指令トルクτ＊に基づいて、２相指令電流Ｉd*，Ｉq *を計算する。指令電流Ｉd*，Ｉq*は、モータ６の回転子上の永久磁石が作り出す回転磁束と同期した回転座標系において、永久磁石と同一方向のｄ軸及びこれに直交したｑ軸にそれぞれ対応する。これらの指令電流Ｉd*，Ｉq*はそれぞれｄ軸及びｑ軸指令電流という。
【００６２】
ｄ軸指令電流Ｉd*，ｑ軸指令電流Ｉq*は減算器５５，５６に供給される。減算器５５，５６は、ｄ軸指令電流Ｉd*，ｑ軸指令電流Ｉq*と、ｄ軸及びｑ軸検出電流Ｉｄ，Ｉｑとのそれぞれの差分値ΔＩd，ΔＩqを演算し、その結果をＰＩ制御部（比例積分制御部）５７，５８に供給する。
【００６３】
ＰＩ制御部５７，５８は、差分値ΔＩd，ΔＩqに基づきｄ軸及びｑ軸検出電流Ｉd，Ｉqがｄ軸指令電流Ｉd*，ｑ軸指令電流Ｉq*に追従するようにｄ軸及びｑ軸指令電圧Ｖd*，Ｖq*をそれぞれ計算する。
【００６４】
ｄ軸及びｑ軸指令電圧Ｖd*，Ｖq*は、非干渉制御補正値演算部６３及び減算器５９，６０により、ｄ軸及びｑ軸補正指令電圧Ｖd**，Ｖq**に補正されて２相／３相座標変換部６１に供給される。
【００６５】
非干渉制御補正値演算部６３は、ｄ軸及びｑ軸検出電流Ｉd，Ｉq及びモータ６の回転子の角速度ωに基づいて、ｄ軸及びｑ軸指令電圧Ｖd*，Ｖq*のための非干渉制御補正値ω・Ｌa・Ｉq，−ω・(φa＋Ｌa・Ｉd)を計算する。なお、インダクタンスＬａ、及び磁束φａは、予め決められた定数である。
【００６６】
減算器５９，６０は、ｄ軸及びｑ軸指令電圧Ｖd*，Ｖq*から前記非干渉制御補正値をそれぞれ減算することにより、ｄ軸及びｑ軸補正指令電圧Ｖd**，Ｖq**を算出して、２相／３相座標変換部６１に出力する。２相／３相座標変換部６１は、ｄ軸及びｑ軸補正指令電圧Ｖd**，Ｖq**を３相指令電圧Ｖu*，Ｖv*，Ｖw*に変換して、同変換した３相指令電圧Ｖu *，Ｖv*，Ｖw*をＰＷＭ制御部６２に出力する。
【００６７】
ＰＷＭ制御部６２は、この３相指令電圧Ｖu*，Ｖv*，Ｖw*に対応したＰＷＭ制御信号ＵＵ，ＶＵ，ＷＵ（ＰＷＭ波信号及びモータ６の回転方向を表す信号を含む）に変換し、インバータ回路であるモータ駆動装置２４に出力する。
【００６８】
図２に示すように３相の下段ＦＥＴと接地ＧＲＤの間に配設されたシャント抵抗ＲＵ，ＲＶ，ＲＷの両端から検出した電位差を、オペアンプＡＵ，ＡＶ，ＡＷにより増幅する。そして、Ａ／Ｄコンバータ８６Ｕ，８６Ｖ，８６ＷによりＡ／Ｄ変換して、ＣＰＵ２１で電流値を演算してその値を図３に示す３相／２相座標変換部７３に電流Ｉu，Ｉv，Ｉwを出力する。
【００６９】
３相／２相座標変換部７３は、これらの３相検出励磁電流Ｉu，Ｉv，Ｉwを２相のｄ軸及びｑ軸検出電流Ｉd，Ｉqに変換し、減算器５５，５６、非干渉制御補正値演算部６３に入力する。
【００７０】
又、回転角センサ３０からの２相パルス列信号及び零相パルス列信号は、所定のサンプリング周期で電気角変換部６４に連続的に供給されている。電気角変換部６４は、前記各パルス列信号に基づいてモータ６における回転子の固定子に対する電気角θを演算し、演算された電気角θを角速度変換部６５に入力する。角速度変換部６５は、電気角θを微分して回転子の固定子に対する角速度ωを演算する。角速度ωは、正により回転子の正方向の回転を表し、負により回転子の負方向の回転を表している。
【００７１】
ここで、第１の実施形態のモータ駆動回路異常判定手段を説明する。なお、このモータ駆動回路異常判定の手順を実行するＣＰＵ２１が本発明のモータ駆動回路異常判定手段に相当する。
【００７２】
ここで、図６は、モータ駆動回路異常判定の手順を示すフローチャートである。ここでは説明の便宜上、Ｕ相について説明し、他の相の手順は同様であるため省略する。まず、上述した三角波ＰＷ（図４参照）の谷のタイミングｔ０、ｔ２などでシャント抵抗ＲＵの両端の電位差をオペアンプＡＵで増幅してＡ／Ｄコンバータ８６Ｕ（図２参照）によりＡ／Ｄ変換してＣＰＵ２１で演算する。その結果である電流値Ｉｄを読み込み、ＲＡＭ２３の所定領域に記憶する（Ｓ１）。ここで、読み込んだ電流値Ｉｄの絶対値を、異常電流が流れているか否かを判断するため予めＲＯＭ２２に記憶されている所定の閾値であるＩｏと比較する（Ｓ２）。
【００７３】
ここでは、三角波ＰＷ（図４参照）の谷のタイミングｔ０、ｔ２などでシャント抵抗ＲＵに流れる電流値Ｉｄを読み込んでいるため、下段ＦＥＴのすべてがオフの状態で、シャント抵抗ＲＵには、電源Ｂからの電流が流れていないはずである。但し、下段ＦＥＴが貫通電流などにより損傷を受けて絶縁不良を生じ、タイミング不良により生じる貫通電流に比較して微弱な貫通電流が流れる場合がある。さらに、ダイオードなどに電流が還流することがある。そこで、異常な電流か、正常な電流かを判断する閾値として、予め設定された電流値Ｉｏと比較して判断する。なお、電流値Ｉｄは、回路を両方向に流れるため、この絶対値｜Ｉｄ｜を電流値Ｉｏと比較して、貫通電流か否かを判断する。なお、この所定のタイミングで異常電流を検出するＣＰＵ２１が、本発明の異常電流検出手段に相当する。
【００７４】
ここでもし、｜Ｉｄ｜＜Ｉｏであれば、Ｕ相の回路には異常電流が流れていないものと判断し（Ｓ２；ＹＥＳ）、ＦＥＴ８１Ｕ、ＦＥＴ８２ＵのＭＯＳＦＥＴは正常として処理をし（Ｓ３）、処理を終了する（終了）。
【００７５】
次に、検出された電流値Ｉｄが、｜Ｉｄ｜＜Ｉｏではない場合（Ｓ２；ＮＯ）、モータ駆動回路に異常が認められる。そこで、この異常が、微弱な貫通電流によるものか、大電流が流れるものかを判断するため、電流値Ｉｄの絶対値を、予め設定され、ＲＯＭ２２に記憶されていた電流値Ｉｅと比較をする（Ｓ４）。ここで、もし、｜Ｉｄ｜＜Ｉｅの場合には（Ｓ４；ＹＥＳ）、貫通電流が微弱であると判断され、図示しない報知手段である表示手段に微弱貫通電流有りの警告を表示して（Ｓ５）、処理を終了する（終了）。
【００７６】
一方、｜Ｉｄ｜＜Ｉｅではない場合には（Ｓ４；ＮＯ）、貫通電流が微弱ではないと判断され、ＦＥＴのショート故障が疑われるため、報知手段である図示しない表示手段にＦＥＴショート故障の警告を表示して（Ｓ６）、処理を終了する。
【００７７】
第１の実施形態のモータ制御装置２０によれば、上記のような構成及び作用を備えるため、以下のような特徴を得ることができる。
・  モータ駆動回路異常判定手段であるＣＰＵ２１により、異常電流が流れた場合に表示装置に警告が表示されるため、直ちに使用の中止、故障の修理等の対処が可能になるという効果がある。
【００７８】
・  特に、検出されにくい微弱な貫通電流も直ちに検出できるため、他のＦＥＴが破壊する前に対処することができるという効果がある。
・  さらに、異常が発見された場合に、パワーステアリング装置におけるステアリングのアシストを中止することもできるという効果がある。
【００７９】
なお、本実施形態は以下のように構成してもよい。
○  以上のように異常が検出された場合に、表示手段による表示に替えて、若しくは加えてパワーステアリング装置におけるステアリングのアシストを中止するように構成にしてもよい。
【００８０】
○  或いは、ＥＥＰＲＰＭなどからなる記録手段に時間と電流値などを記録しておき、後日のメンテナンスにより読み出して分析するようにしてもよい。
○  上記実施形態では、電流検出手段を構成するシャント抵抗ＲＵ，ＲＶ，ＲＷは、下段ＦＥＴの下流側に流れる電流を検出するように配置される。また、ＣＰＵ２１は、Ｕ，Ｖ，Ｗ相のすべての上段ＦＥＴのゲート信号がオフしており、かつすべての下段のＦＥＴのゲート信号がオンしているタイミングを検出して、そのタイミングで前記電流検出手段で各相毎の貫通電流を検出している。しかしながら本発明の所定のタイミングはこのようなタイミングに限定されるものではない。例えば、Ｕ，Ｖ，Ｗ相のいずれかのゲート信号がオンからオフする立ち下がりエッジをエッジ検出回路８４Ｕ，８４Ｖ，８４Ｗで検出して、当該タイミングを基準にしてＣＰＵ２１により各相毎の貫通電流を独立して検出するようにしてもよい。このように構成することで、各相のデッドタイムを個別に直接監視でき、より正確な判定が可能になるという効果がある。
【００８１】
○  電流の検出はシャント抵抗ＲＵ，ＲＶ，ＲＷ以外の、例えば、ホール素子などを用いて検出するものなどその方法は限定されるものではない。また、その位置も各相の電流が直接又は間接に検出できれば限定されるものではない。また、２つのセンサから３相それぞれの電流を求めるような構成のものでもよい。
【００８２】
○  さらに、各相毎に電流検出手段を配置しなくても、全体で１つで構成することもできる。このような構成でも異常電流は発見できるからである。
（第２の実施形態）
次に、本発明の第２の実施形態を説明する。第２の実施形態では、第１の実施形態のモータ制御装置２０の構成に加え、所定タイミングは各相のデッドタイムを直接監視するタイミングである。また、異常電流検出手段により検出する異常電流は、貫通電流であり、この貫通電流の電流値に基づきデッドタイム設定値をアクティブに修正する修正手段をさらに備えたことを特徴とするものである。詳しくは、修正手段であるＣＰＵ２１は、予め設定されたデッドタイムＤＴを、異常電流検出手段により検出された電流値Ｉｄが、所定の貫通電流を示す電流値Ｉｏより大きな値を検出しない場合はΔＴ０時間短縮し、貫通電流を検出した場合はΔＴ１の時間延長することを特徴とするものである。なお、ハード構成及び基本的な作用は共通するため、この修正手段における手順のみを説明し、他の説明は省略する。
【００８３】
ここで、図７は、第２の実施形態の修正手段であるＣＰＵ２１によるデッドタイムアクティブ制御の手順を示すフローチャートである。以下、このフローチャートに従って、デッドタイムアクティブ制御の手順を説明する。なお、この手順は、各相毎に行われるため、Ｕ相について説明をし、他の相については説明を省略する。まず、ＣＰＵ２１では、エッジ検出回路８４Ｕによって、上段ドライブ回路８７からの制御信号ＵＨの立下りエッジの検出するのを待つ（Ｓ１１）。ここで、図４に示すｔｕのタイミングで制御信号ＵＨの立下りエッジの検出をしたときは（Ｓ１１；ＹＥＳ）、デッドタイムｔｄの開始であるので、そのときのＵ相の回路を流れる電流値ＩｄのＡ／Ｄ値を読み込む（Ｓ１２）。この読み込みは、シャント抵抗ＲＵ、オペアンプＡＵ、Ａ／Ｄコンバータ８６Ｕにより行い、ＲＡＭ２３の所定領域に記憶する。
【００８４】
次に、ＲＯＭ２２から予め設定された基準電圧である電流値Ｉｏを呼び出し、ＲＡＭ２３に記憶された電流値Ｉｄの絶対値と比較する（Ｓ１３）。ここで、｜Ｉｄ｜＜Ｉｏである場合は（Ｓ１３；ＹＥＳ）、貫通電流が流れていないため、ＤＴ＝ＤＴ−ΔＴ０としてデッドタイムＤＴを所定時間ΔＴ０だけ短縮して設定し（Ｓ１４）、次のエッジ検出を待つ（Ｓ１１）。このＤＴの設定変更により、このＤＴに基づいて決定される図４のデッドタイムｔｄが短縮される。なお、デッドタイムｔｄの短縮は、制御信号のオフのタイミングを遅らせる方法と、制御信号のオンのタイミングを早める方法があり、本実施形態では、それぞれを独立して制御することが可能となっている。
【００８５】
一方、｜Ｉｄ｜＜Ｉｏでない場合は（Ｓ１３；ＮＯ）、貫通電流が流れているため、ＤＴ＝ＤＴ＋ΔＴ１としてデッドタイムＤＴを所定時間ΔＴ１だけ延長して設定し（Ｓ１５）次のエッジ検出を待つ（Ｓ１１）。なお、デッドタイムｔｄの延長は、制御信号のオフのタイミングを早める方法と、制御信号のオンのタイミングを遅らせる方法があり、本実施形態では、それぞれを独立して制御することが可能となっている。この設定により、図４のデッドタイムｔｄが延長される。なお、このΔＴ１は、制御を損なわない程度にΔＴ０より十分大きい数値であると、貫通電流の回数が減少するため好ましい。
【００８６】
以上の手順を繰り返すことで、デッドタイムＤＴは最短化されるという効果がある。なお、この手順は以下のようにしてもよい。
○  例えば、この処理全体をメインルーチンの途中でカウンターを挿入して所定回数カウントする毎に行うようにして、所定時間ごとに行われるようにしてもよい。このようにすることで、デッドタイム設定値が短時間で変動し、貫通電流が頻繁に流れることを抑制することができる。
【００８７】
○  特に、Ｓ１３で貫通電流を検出したＮＯの場合には、Ｓ１４のデッドタイム短縮の手順を所定時間実行しないようなフラグをたてて、貫通電流を検出して十分な時間が経過してからＳ１４の手順を行わせるように構成することも好ましい。このようにすることでも貫通電流が流れる回数を抑制することができる。
【００８８】
（第３の実施形態）
第３の実施形態では、第２の実施形態と比較して、修正手段であるＣＰＵ２１は、所定のデッドタイム設定値で貫通電流を検出した場合は、その貫通電流を検出したデッドタイム設定値より短縮しないことを特徴とする。第２の実施形態では、貫通電流が繰り返し流れるため、耐圧性のよいＦＥＴであれば耐えうるが、耐圧性が低い場合はＦＥＴの破壊を生じる。そのため、一旦貫通電流が流れた場合には、そのデッドタイムＤＴより短いデッドタイムには設定しないように処理をしてＦＥＴの保護を高めるものである。なお、ハード構成及び基本的な作用は第１、第２の実施形態と共通するため、この修正手段の手順のみを説明し、他の説明は省略する。
【００８９】
ここで、図８は、第３の実施形態の修正手段であるＣＰＵ２１によるデッドタイムアクティブ制御の手順を示すフローチャートである。以下、このフローチャートに従って、デッドタイムアクティブ制御の手順を説明する。なお、この手順は、各相毎に行われるため、Ｕ相について説明をし、他の相については説明を省略する。まず、ＣＰＵ２１では、エッジ検出回路８４Ｕによって、上段ドライブ回路８７からの制御信号ＵＨの立下りエッジの検出するのを待つ（Ｓ２１）。ここで、図４に示すｔｕのタイミングで制御信号ＵＨの立下りエッジの検出をしたときは（Ｓ２１;ＹＥＳ）、デッドタイムｔｄの開始であるので、そのときのＵ相の回路を流れる電流値ＩｄのＡ／Ｄ値を読み込む（Ｓ２２）。この読み込みは、シャント抵抗ＲＵ、オペアンプＡＵ、Ａ／Ｄコンバータ８６Ｕにより行い、ＲＡＭ２３の所定領域に記憶する。
【００９０】
次に、ＲＯＭ２２から予め設定された基準電圧である電流値Ｉｏを呼び出し、ＲＡＭ２３に記憶された電流値Ｉｄの絶対値と比較する（Ｓ２３）。
ここで、｜Ｉｄ｜＜Ｉｏである場合は（Ｓ２３；ＹＥＳ）、貫通電流が流れていないため、予め設定されているデッドタイム最小値ＤＴｍｉｎと現在設定されているデッドタイムＤＴとを比較して、デッドタイムＤＴが短縮可能か否か判断する（Ｓ２４）。ここで、仮に、デッドタイム最小値ＤＴｍｉｎの初期値がＤＴｍｉｎ＝２００ｎｓであり、現在のデッドタイムＤＴ＝１００ｎｓであるとする。そうすれば、ＤＴ＜ＤＴｍｉｎであるので（Ｓ２４；ＹＥＳ）、ＤＴｍｉｎを更新する（Ｓ２５）。
【００９１】
ここでは、ＤＴｍｉｎ＝ＤＴと代入するため、ＤＴｍｉｎが現在のデッドタイムＤＴ＝１００ｎｓとなり、ＤＴｍｉｎ＝１００ｎｓに更新される。この場合、さらに貫通電流が流れるデッドタイムＤＴは、現在の値より小さいため、所定時間、例えば、１０ｎｓデッドタイムを短くするため、ＤＴ＝ＤＴ−ΔＴ０として、ＤＴ＝９０ｎｓと短縮設定する（Ｓ２６）。そして、同様にＳ２１からの処理を繰り返す（ＲＥＴＵＲＮ）。
【００９２】
この場合、貫通電流がなければ（Ｓ２３；ＹＥＳ）、Ｓ２４では、ＤＴ＝９０ｎｓであり、ＤＴｍｉｎ＝１００となるので、デッドタイムＤＴは短縮可能であるので（Ｓ２４；ＹＥＳ）、ＤＴｍｉｎ＝９０ｎｓに更新される（Ｓ２５）。そして、ＤＴ＝８０ｎｓに短縮設定される。
【００９３】
ここで、実際のデッドタイムの最短の値を５５ｎｓとすると、Ｓ２１〜Ｓ２６で同様の手順が繰り返されてＤＴが短縮されると、ＤＴ＝５０ｎｓに設定された時に貫通電流が流れることになる。この状態では、ＤＴ＝５０ｎｓ、ＤＴｍｉｎ＝６０ｎｓとなっている。ここで貫通電流が流れたため（Ｓ２３；ＮＯ）、デッドタイムＤＴは、ＤＴ＝ＤＴ＋ΔＴ１と延長される（Ｓ２７）。ここで所定時間を、例えばΔＴ１＝１０ｎｓとすると、ＤＴ＝６０ｎｓとなる。なお、再び貫通電流を流さないためには、ΔＴ０≦ΔＴ１である必要がある。ここで、ＤＴ＝６０ｎｓに設定されると、他の条件が変化しなければ、貫通電流は流れない（Ｓ２３；ＹＥＳ）。ここで、ＤＴ＝６０ｎｓであり、ＤＴｍｉｎ＝６０ｎｓであるので、ＤＴ＜ＤＴｍｉｎとなる。前述のようにΔＴ０≦ΔＴ１であるので、一旦貫通電流が流れた場合は（Ｓ２３；ＮＯ）、必ずＳ２４はＮＯとなる。したがって、一旦貫通電流が流れた場合は、デッドタイムＤＴは再びＳ２６の手順で短縮されることはない。
【００９４】
ここで、経年変化や温度変化等の条件が変化して、仮に実際に必要なデッドタイムが６５ｎｓに変化した場合を考える。現在の設定値であるＤＴ＝６０ｎｓの状態では、貫通電流が再び流れ（Ｓ２３；ＮＯ）、デッドタイムはＤＴ＝７０ｎｓに延長設定される（Ｓ２７）。この場合は、ＤＴｍｉｎ＝６０ｎｓの設定は変更されることはないため、Ｓ２４では、ＤＴ＜ＤＴｍｉｎを満たしえず（Ｓ２４；ＮＯ）、デッドタイムＤＴは、減少することがない。
【００９５】
以上説明したように、第３の実施形態では、この制御を開始して一回貫通電流が流れると、条件が変化しない限り、貫通電流は二度と流れることがない。またそのときのＤＴは一定の値を示す。また、条件が変化して再び貫通電流が流れた場合でも、その後は直ちに貫通電流の流れないデッドタイムに再設定され、条件が変わらない限り再び貫通電流が流れることはない。
【００９６】
第３の実施形態では、デッドタイムの最小化をしつつ、貫通電流の流れるリスクを最小化し、ＦＥＴを最も効果的に保護することができるという効果がある。そのため、比較的耐圧性の低いＦＥＴであっても破壊することが少ない。
【００９７】
なお、上記第１〜第３の実施形態では、以下のように変更してもよい。
○  例えば、上記実施形態においてデッドタイム設定値は、各相毎に設定、制御しても、あるいは３相をまとめて設定、制御してもよい。
【００９８】
○  なお、実施形態は上段ＦＥＴと下段ＦＥＴを備えたモータ制御装置２０を例に説明したが、モータ制御装置の回路構成はこれに限定されるものではない。また、モータ自体も実施形態に限定されず同様の課題を有するものにも適用できる。
【００９９】
○  スイッチ手段として使用するＦＥＴは、パワーＭＯＳＦＥＴに限定されるものではなく、本発明の適用可能なＦＥＴであれば使用できる。
○  その他、特許請求の範囲を逸脱しない範囲で、当業者により適宜変更し若しくは改良して実施できることは言うまでもない。
【０１００】
なお、上記実施形態から以下の発明が抽出できる。
・報知手段を備えたことを特徴とする請求項１乃至請求項５に記載のモータ制御装置。報知手段には、例えばＬＥＤ、ブザー等が使用できる。この、構成によるモータ制御装置では、異常を早期に発見、認識することができるという効果がある。
【０１０１】
【発明の効果】
以上、詳述したように、本発明のモータ制御装置では温度変化や経年変化などの動的な変化により差を生じても、デッドタイム時の貫通電流の発生を早期に発見することができるという効果がある。また、デッドタイムを極力小さくするようにアクティブにデッドタイム値を設定し、モータの効率と制御性の向上と異音低減を図ることができるという効果がある。
【図面の簡単な説明】
【図１】  電動パワーステアリング装置の概略を示す図。
【図２】  図１に示すモータ制御装置２０を詳細に示す図。
【図３】  ＣＰＵ２１内部において、プログラムで実行される機能を示す制御ブロック図。
【図４】  ＣＰＵ２１からＵ、Ｖ、Ｗ各相の上段ＦＥＴ及び下段ＦＥＴのスイッチングのタイミングを示したタイミングチャート。
【図５】  アンプ回路を詳細に示す図。
【図６】  ＣＰＵ２１によるモータ駆動回路異常判定の手順を示すフローチャート。
【図７】  第２の実施形態の修正手段である、ＣＰＵ２１によるデッドタイムアクティブ制御の手順を示すフローチャート。
【図８】  第３の実施形態の修正手段である、ＣＰＵ２１によるデッドタイムアクティブ制御の手順を示すフローチャート。
【符号の説明】
Ｂ…電源、ＧＲＤ…接地、Ｐ…印加点、Ｑ，８３Ｕ，８３Ｖ，８３Ｗ…接続点、ＡＵ，ＡＶ，ＡＷ…オペアンプ、ＲＵ，ＲＶ，ＲＷ…シャント抵抗、ｔ１，ｔ２，ｔｕ，ｔｖ，ｔｗ…タイミング、ｔｄ…デッドタイム、ＤＴ…デッドタイム、ＤＴｍｉｎ…最小デッドタイム設定値、Ｉｄ，Ｉｅ，Ｉｏ…電流値、Ｉｕ，Ｉｖ，Ｉｗ…電流、６…モータ、２０…モータ制御装置、ＣＰＵ…２１、２４…モータ駆動回路としてのモータ駆動装置、８１Ｕ，８１Ｖ，８１Ｗ…スイッチ手段としての上段のＦＥＴ、８２Ｕ，８２Ｖ，８２Ｗ…スイッチ手段としての下段のＦＥＴ
【図１】
0003854190.tif 000002
【図２】
0003854190.tif 000003
【図３】
0003854190.tif 000004
【図４】
0003854190.tif 000005
【図５】
0003854190.tif 000006
【図６】
0003854190.tif 000007
【図７】
0003854190.tif 000008
【図８】
0003854190.tif 000009