(57)【特許請求の範囲】
【請求項１】
ｎ列に配列されている２n 個のコンパレータ列と、
前記２n 個の各コンパレータに対して、基準電圧を分圧した比較電圧を供給する基準電圧供給ラインと、
前記ｎ列に配列された各コンパレータ列に沿うように、アナログ入力端子からアナログ信号を供給するアナログ信号分配ラインとを備えたＡＤコンバータにおいて、
前記アナログ信号分配ラインは、前記ｎ列のコンパレータ列の終端部において、前記比較電圧が隣接しているコンパレータ間を直結するように結線されていることを特徴とするＡＤコンバータ。
【請求項２】
上記アナログ信号分配ラインはアナログ信号入力端子から供給されるアナログ信号を、ｎ列で配列されている各コンパレータ列に対して枝分かれパターンで供給するように形成されていることを特徴とする請求項１に記載のＡＤコンバータ。
【請求項３】
前記コンパレータの各出力がデジタル微分回路及びエンコーダ回路からなるコード変換回路に供給されていることを特徴とする請求項２に記載のＡＤコンバータ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、アナログ信号をデジタル信号に変換するＡＤコンバータに係わり、特に、入力されているアナログ信号をクロック信号のタイミングでｎビットのコード信号に変換することができるフラッシュタイプのＡＤコンバータに好適なものである。
【０００２】
【従来の技術】
図２はフラッシュタイプのＡＤコンバータの原理図を示したものであって、
ＲＬは基準電圧Ｖｒｅｆが供給されている基準電圧ラインを示す。
この基準電圧ラインＲＬには変換ビット数が例えば４ビットの時は２4 個の分圧用の抵抗R1〜R16 が接続されており、その分圧点の電圧がそれぞれ２4 −１個のコンパレータＣ１〜Ｃ１５の一方の入力端子に供給されている。
また、ＡＬはアナログ信号Ｖｉｎを前記各コンパレータＣ1 〜Ｃ15に供給するためのアナログ信号分配ラインである。
【０００３】
各コンパレータＣ(1〜15) の出力はそれぞれ一方が負論理の入力とされている論理積回路Ａ１〜Ａ１５の一方の入力接続され、この論理積回路Ａ１〜Ａ１５は最上段の論理積回路Ａ１５を除いて、他方の入力には上段のコンパレータの出力が負論理のレベルで供給されて、各コンパレータの出力レベルの変換点を検出するデジタル的な微分回路を構成している。
さらに、この微分回路の出力はワイヤードオア回路をマトリックス状に配置したエンコーダＥＤに入力され、ｎビットの２進コードに変換される。
【０００４】
このようなＡＤコンバータは、図３に示すように基準電圧のＴＯＰ電圧とボトム電圧を抵抗分圧した電圧と、入力されたアナログ信号Ｖｉｎのレベルが各コンパレータＣ（１〜１５）で比較され、例えばアナログ信号のレベルが矢印で示したＶＩＮとなっているときは、コンパレータＣ９迄の出力がＨレベルとなり、その上段のコンパレータはすべてＬレベルとなる。
従って微分回路を構成する論理積回路Ａ９の出力のみＨレベルとなる信号が得られ、この出力がエンコーダＥＤを構成するワイヤードオアから４ビットの２進コード１００１として出力される。
【０００５】
図４は前記図３に示したような４ビットのフラッシュタイプのＡＤＣを、８ビットのフラッシュタイプのＡＤＣに拡張し、集積化した基板の模式図を示したものである。
太線で記載されている部分は前記した基準電圧ラインＲＬであって、この基準電圧ラインＲＬは、トップ電圧が印加される端子ＶＲＴと、ボトム電圧が印加される端子ＶＲＢの間を、曲がりくねった抵抗ライン（アルミ蒸着ライン）によって結合し、この抵抗ラインＲＬを等間隔で分圧された位置から出力された比較電圧をコンパレータＣ１〜Ｃ２５６に供給するものである。
抵抗ラインＲＬに対して付加されているＣ１〜Ｃ２５６の部分は８ビットのデジタルコード信号に変換するための８列のコンパレータの集積された領域を示している。
この８列のコンパレータに挟まれている４列の斜線部分は、前記した微分回路を構成する論理積回路の集積エリアを示し、その各出力は矢印方向に進んで下方に位置している８ビットのエンコーダに入力されている。
そして、エンコードされた８ビットのデジタル信号Ｄ０〜Ｄｎが出力される。また、前記各コンパレータ列に対しては上方の入力端子Ｖinからトーナメント方式のパターンで垂下している８本のアナログ信号分配ラインＡＬを介して変換すべきアナログ信号が供給されている。
【０００６】
図５は前記したコンパレータの具体的な回路例を示したものであって、Ｑ１，Ｑ２は比較すべき基準電圧およびアナログ信号が入力されている入力バッフアトランジスタ、Ｑ５，Ｑ６は差動増幅器を構成する一対のトランジスタであって、これらのトランジスタには電流源を構成するトランジスタＱ３，Ｑ４，Ｑ７から動作電流が供給されている。
トランジスタＱ８，Ｑ９，及びＱ１０，Ｑ１１、エミッタ共通トランジスタＱ１２，Ｑ１３はラッチドコンパレータを構成する部分である。
エミッタ共通トランジスタＱ１２，Ｑ１３には相互にオン・オフとなるように駆動するクロック信号ＣＬＫ，ＣＬＫＮが供給されており、このラッチドコンパレータの出力が出力バッフアトランジスタＱ１５，Ｑ１６を介して出力される。
【０００７】
上記したコンパレータ回路は、クロック信号の極性によって、例えばＱ１２がオン、Ｑ１３がオフとなるときに比較モードになり、このとき基準電圧Ｖｒｅｆより印加されている比較電圧に対して、アナログ信号Ｖｉｎのレベルが高いと、差動増幅器を構成するトランジスタＱ５がトランジスタＱ６のコレクタ出力電圧より高くなる。
次に、矢印に示すようにクロックの極性が変化することによってＱ１３がオン、Ｑ１２がオフとなるラッチドモードになると、比較モードで出力されていた電圧をラッチドコンパレータの部分でラッチする。その結果アナログ信号と基準電圧の僅かな差の電圧がＬ又は、Ｈレベルの２進化されたデジタル信号として出力端子Ｔｏに得られる。
【０００８】
【発明が解決しようとする課題】
ところでこのようなコンパレータは図４に示したようにトーナメント表のような配線パターンによって各コンパレータにアナログ信号が供給されているが、集積化されたアナログ信号ラインの形状や、ライン厚さむら等によってサンプリング周期がきわめて短くなると、必ずしも入力端子から各コンパレータに到着するアナログ信号の瞬間的な電圧が一定になっているとはいえない状態になる。
そのため、例えば図３において、アナログ信号のレベルがＶｉｎとされているときは論理積回路Ａ９の出力のみＨレベルとなり、２進コードは１００１となるはずであるが、図４で示したように実際の回路ではアナログ信号分配ラインが枝分かれして形成されていると、図３の場合はコンパレータＣ８とＣ９が異なる信号ラインに接続されることになり、高いスルーレート信号ではコンパレータＣ８がＬレベルになる場合が生じ、論理積回路Ａ７の出力もＬからＨレベルになり、出力される２進コードが１１１１に変化し、このレベルでスパークルエラーが発生する。
【０００９】
このような変換エラーは、図４のコンパレータの配置では、アナログ信号入力端子Ｖｉｎから比較遠い位置にあるコンパレータのＣ３２と、コンパレータのＣ３３は、隣同士であるにも係わらず。アナログ信号は別の配線ラインを介して供給されているため、スルーレートの高いアナログ信号（高周波信号）の場合は、両者のコンパレータに発生するアナログ信号の瞬時値に微妙な時間差が生じることによって発生する。
また、同様な時間差は、図４のコンパレータＣ９６とＣ９７，Ｃ１６０とＣ１６１，Ｃ２２４とＣ２２５の間にも生じる可能性があり変換誤差の原因になる。
【００１０】
このような時間差は、例えば入力信号のダイナミックレンジを２Ｖ、その最大周波数を５０ＭＨｚとすると、その信号のレベルＶ（ｔ）は
Ｖ（ｔ）＝２Ｖ×Ｓｉｎ２πｆｔ
となり、スルーレートの最大値は
ｄＶ（ｔ）／ｄｔ（ＭＡＸ）＝４π×５０×１０5
となる。
変換する２進コードを８ビットに設定にすると、アナログ信号のダイナミックレンジが２Ｖの時は、１ＬＳＢは約８ｍＶの差を示すことになるから、１ＬＳＢを変換するための時間ｄｔはｄＶ（ｔ）＝８ｍＶであるから
ｄｔ＝Ｖ（ｔ）／４π×５０×１０5
＝２５ｐＳＥＣ
したがって、この時間内にサンプリング及びホールドを完了する必要があるが、上記したアナログ信号分配ラインの電気的な時間差に加えて、基準抵抗ラインの不均一、コンパレータの入力段のオフセット、コンパレータのバイアスのオフセット、等からなる静特性の誤差や、コンパレータの入力段の非線形、入力段の速度のばらつき、クロック信号のばらつきや、ジッタ等の動特性誤差等があると、ＡＤコンバータに積分非直線誤差や、微分非特性誤差を生じる。
【００１１】
図６はアナログ信号のレベル（横軸）と変換されたデジタルコード（縦軸）を示したもので実線のように直線的に変換されたときは□印で示した正確な階段状のデジタルコード信号が得られる。
しかしながら、前記したように各コンパレータに供給されるアナログ信号の到達時間に差が生じたり、静特性誤差や、動特性誤差があると図６の（Ｘ）に示すような点に積分直線誤差が生じ、出力するコードが各レベルで階段状に上昇しないときは図６の（Ｙ）に示すように微分直線誤差が生じる。
【００１２】
【課題を解決するための手段】
本発明のＡＤコンバータは、かかる問題点を解消することを目的としてなされたもので、
ｎ列に配列されている２n 個のコンパレータ列と、該２n 個の各コンパレータに対して、基準電圧を分圧した比較電圧を供給する基準電圧供給ラインと、
前記ｎ列に配列された各コンパレータ列に沿うように、アナログ入力端子からアナログ信号を供給するアナログ信号分配ラインとを備えたＡＤコンバータにおいて、
前記アナログ信号分配ラインは、前記ｎ列のコンパレータ列の終端部において、前記比較電圧が隣接しているコンパレータ間を直結するように結線されていることを特徴とするものである。
【００１３】
なお、各コンパレータに対するアナログ信号分配ラインはアナログ信号入力端子から枝分かれパターンで形成されており、各コンパレータの出力がデジタル微分回路及びエンコーダ回路からなるサーモメータ回路に供給されることにより、フラッシュタイプのＡＤコンバータを形成するようにしている。
【００１４】
【発明の実施の形態】
図１は本発明のＡＤコンバータを８ビットの集積回路としたときの構造パターンを示したもので、図４と同一部分は同一の符号とされている。
本実施例の場合は、トーナメント表のように形成されているアナログ信号ラインＡＬの最終端の部分が太線で示すように短絡線Ｓｌにより短絡されており、この短絡線Ｓｌによって隣接するコンパレータＣ３２，Ｃ３３、Ｃ９６，Ｃ９７、Ｃ１６０，Ｃ１６１、およびＣ２２４、Ｃ２２５の入力ラインが直結された常態に形成される。
なお、この短絡線Ｓ１はＡＤコンバータを集積化する際の配線パターンとすることができる。
従って、このようなＡＤコンバータを集積回路で構成したときでも、アナログ入力端子Ｖｉｎからもっとも遠い位置にあるコンパレータが電気的に同一距離ととなるように形成されるから、前述したような原因によって発生する変換ビットのエラーのうち、少なくともアナログ信号分配ラインの集積回路上の遅延、及び不均一に起因するような変換ビットエラーをなくすることができる。
【００１５】
図１の場合でさらにアナログ信号分配ラインの上辺の部分で隣接しているコンパレータＣ６４，Ｃ６５、Ｃ１２８，Ｃ１２９、Ｃ１９２，Ｃ１９３等もトーナメント方式でアナログ信号回路が構成されている場合は、入力端子Ｖｉｎからの電気的な距離が異なる可能性が強いから、この部分にも短絡線Ｓ２を形成することにより、変換ビットエラーを少なくすることができる。
【００１６】
【発明の効果】
以上説明したように、本発明のフラッシュ型のＡＤコンバータは、多数のコンパレータをｎビットの列に分割して配置したときのアナログ信号の分配ラインに対して、所定の位置に短絡線を配置することによって、少なくとも隣接するコンパレータ間でアナログ信号の連続性が保たれるような短絡線パターンを形成しているから、特にアナログ信号の周波数が高くなりサンプリング周期が早くなるスルーレートの高いアナログ信号に対して、出力される２進コードの微分エラーや積分エラーを縮小することができるという効果がある。
【図面の簡単な説明】
【図１】本発明のＡＤＣに適応される集積回路のパターンを示す模式図である。
【図２】４ビットのフラッシュタイプのＡＤＣの原理図である。
【図３】図２でアナログ信号がＶｉｎとされているときの出力コードを示す説明図である。
【図４】集積化された８ビットのＡＤＣの配線パターンの説明図である。
【図５】コンパレータの具体例を示す回路図である。
【図６】微分非直線歪み及び積分非直線歪みの説明図である。
【符号の説明】
ＲＬ  基準電圧ライン  ＡＬ  アナログ信号分配ライン
Ｃ（１〜２５６）  コンパレータ  ＥＤ  エンコーダ  Ｓ１、Ｓ２  短絡線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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