(57)【特許請求の範囲】
【請求項１】
データを記憶する複数のメモリセルと、
クロック信号が入力されるクロック信号入力端子と、
試験モードでの動作を指示する試験モード信号が入力される試験モード信号入力端子と、
前記複数のメモリセルの一部を選択するためのアドレス信号を生成するアドレス生成部と、
前記アドレス生成部から出力された前記アドレス信号が後続の回路へ入力されるタイミングを、前記クロック信号に基づいて所定時間だけ遅らす遅延回路と、を有し、
前記アドレス生成部は、
前記試験モードにおいて、前記クロック信号を用いて、複数ビットの前記アドレス信号の各ビットをそれぞれ生成するアドレス信号生成回路と、
前記アドレス信号の各ビットをそれぞれ一時的に保持する複数のアドレス保持回路と、
入力された信号をそれぞれ分周して出力する、直列接続された複数の分周回路と、
を備え、
先頭の前記分周回路には、前記クロック信号が入力され、
他の前記分周回路には、当該分周回路の前段の前記分周回路の出力が入力され、
一の前記アドレス信号生成回路には、前記クロック信号が入力可能に形成され、
他の前記アドレス信号生成回路には、前記複数の分周回路のうち当該アドレス信号生成回路に対応する分周回路からの出力が入力可能に形成された半導体装置。
【請求項２】
請求項１において、
前記アドレス信号は、前記複数ビットの少なくとも１ビットが、前記クロック信号の半周期毎に変化する、半導体装置。
【請求項３】
請求項１または請求項２において、
前記遅延回路における前記所定時間は、前記アドレス信号生成回路がアドレス信号の生成に要する時間以上である半導体装置。
【請求項４】
請求項１ないし請求項３のいずれかにおいて、
前記複数の分周回路の各々が２進カウンタである、半導体装置。
【請求項５】
請求項１ないし請求項４のいずれかにおいて、
前記複数のアドレス保持回路から出力された前記アドレス信号をデコードするデコーダ回路をさらに有し、
前記遅延回路は、前記アドレス信号が前記デコーダ回路へ入力されるタイミングを、前記クロック信号に基づいて所定時間だけ遅らす、半導体装置。
【請求項６】
請求項１ないし請求項５のいずれかにおいて、
前記複数のアドレス保持回路から出力された前記アドレス信号をデコードするデコーダ回路をさらに有し、
前記遅延回路は、前記デコーダ回路が前記アドレス信号をデコードするタイミングを、前記クロック信号に基づいて所定時間だけ遅らす、半導体装置。
【請求項７】
請求項１ないし請求項６のいずれかにおいて、
前記アドレス生成部は、
前記複数のアドレス保持回路が、前記アドレス信号生成回路が生成した前記アドレス信号、および、外部から入力される外部アドレス信号の、いずれを保持するかを切り替えるスイッチング部をさらに備え、
前記遅延回路は、前記クロック信号及び前記試験モード信号に基づいて、試験モード時に前記アドレス信号が前記デコーダ回路へ入力されるタイミングを前記所定時間だけ遅らせる半導体装置。
【請求項８】
請求項１ないし７のいずれかに記載の半導体装置を備える電子機器。
【請求項９】
クロック信号を用いて、複数ビットのアドレス信号の各々を複数のアドレス信号生成回路にて生成するアドレス信号生成過程と、
前記クロック信号に基づいて所定時間だけ遅らして、前記複数ビットのアドレス信号を後続の回路へ出力するアドレス信号出力過程と、
を有し、
前記アドレス信号生成過程では、
直列接続された複数の分周回路のうちの先頭の分周回路には、前記クロック信号が入力され、他の前記分周回路には、当該分周回路の前段の前記分周回路の出力が入力され、
一の前記アドレス信号生成回路には、前記クロック信号が入力され、
他の前記アドレス信号生成回路には、前記複数の分周回路のうち当該アドレス信号生成回路に対応する分周回路からの出力が入力され、前記クロック信号と、当該クロック信号を複数回分周して得られる各分周信号とを、それぞれ１つのビットとする複数ビットの前記アドレス信号を生成する、半導体装置の検査方法。
【請求項１０】
請求項９において、
前記アドレス信号は、前記複数ビットの少なくとも１ビットが前記クロック信号の半周期毎に変化する、半導体装置の検査方法。
【請求項１１】
請求項９または請求項１０において、
前記アドレス信号出力過程にて遅延される前記所定時間は、前記アドレス信号生成過程において前記アドレス信号の生成に要する時間以上である、半導体装置の検査方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、メモリセルを備える半導体装置およびその検査方法ならびに電子機器に関する。
【０００２】
【背景技術および発明が解決しようとする課題】
半導体装置の製造においては、パッケージングなどの工程が無駄になるのを極力避けるために、可能な限りウエハの状態で様々な試験を行うのが一般的である。
【０００３】
ウエハ状態における半導体装置の検査には、多数のプローブ（接触子）を備えるプローブカードを介してテスタ（半導体装置試験装置）が半導体装置に接続されて検査が行われる。この検査においては、例えば図１４に模式図として示すようにプローブカード３０００の各プローブ３０１０を半導体ウエハ２０００の各チップに形成されている端子例えばデータ入出力端子に接触させて、アドレス信号、データ信号、コントロール信号や電源などの入出力がテスタと半導体装置との間で行われる。このようなテスタは、半導体装置との間でデータの入出力を行うための入出力回路、アドレス信号や制御信号を送出するドライバなどを多数備えているが、そのような入出力回路やドライバの数には自ずと限度がある。
【０００４】
一方、一枚のウエハに搭載されている半導体装置の数すなわちチップ数や各チップが備える端子数は、高集積度化に伴ってますます多くなってきている。したがって、１枚のウエハ上に形成された多数の半導体装置の検査を行うために、多くの回数に分けて検査する必要が生じ、検査に長い時間が必要となっている。
【０００５】
また、半導体装置をウエハの状態で検査するために、プローブ３０１０を半導体装置の各端子例えばアドレス入力端子に接触させることによって端子が損傷を受け、そのような端子の損傷に起因してそのような端子へのボンディングなどで問題が発生し，完成品としての半導体装置が不良となってしまうことがあることが知られている。したがって、プローブによる端子への接触回数はできるだけ少ないことが好ましい。
【０００６】
さらに、半導体装置においては、初期故障を可能な限り出荷前に発生させ、出荷される製品から取り除くためにバーンインを行うことが多い。なお、バーンインとは、電子装置を通常の動作条件よりも高い温度や電圧で動作させることにより電子装置に強いストレスを与え、これにより、初期故障を短時間で発生させて、不具合の生じた電子装置を出荷される前に取り除くために行われる試験のことである。半導体装置におけるバーンインは、従来、セラミックや樹脂を用いたパッケージングなどを行って製品として完成した後に実施されることが多かった。しかしながら、それではバーンインにおいて不良となったチップの組立コストが無駄になってしまう。そこで、バーンインもやはりウエハ状態で行うウエハレベルバーンインが行われるようになっている。
【０００７】
ウエハレベルバーンインでは、高い温度条件下で動作させるために半導体ウエハを専用のバーンイン装置内に配置する。ところで、このようなバーンイン装置が、近年、テスタ機能を備えるようになってきている。しかし、バーンイン装置に備えられたテスタによって同時に検査できる半導体装置の数は通常のテスタに比べると少ないことが多い。したがって、ウエハ上のすべての半導体装置を検査するためには、通常のテスタに比べると、さらに長い時間がかかってしまう。
【０００８】
本発明は、上記のような点に鑑みてなされたものであって、その目的は、以下のいずれかの作用効果を奏することができる半導体装置およびその検査方法ならびに電子機器を提供することにある。
１）  検査に要する時間を短縮することができる。
２）  ウエハ状態における検査による端子の損傷を低減することができる。
【０００９】
【課題を解決するための手段】
（１）  本発明に係る半導体装置は、
データを記憶する複数のメモリセルと、
クロック信号が入力されるクロック信号入力端子と、
試験モードでの動作を指示する試験モード信号が入力される試験モード信号入力端子と、
前記複数のメモリセルの一部を選択するためのアドレス信号を生成するアドレス入力部と、
前記アドレス入力部から出力された前記アドレス信号が後続の回路へ入力されるタイミングを、前記クロック信号に基づいて所定時間だけ遅らす遅延回路と、を有し、
前記アドレス入力部は、
前記試験モードにおいて、前記クロック信号を用いて、前記アドレス信号を生成するアドレス信号生成部と、
前記アドレス信号を一時的に保持するアドレス保持回路と、
を備えることを特徴としている。
【００１０】
本発明によれば、試験モードにおいては、アドレス信号生成部がクロック信号を用いてアドレス信号を生成するため、外部からアドレスを入力するためのアドレス入力端子に信号を入力することなくアドレス指定することができる。したがって、試験モードにおいて、アドレス入力端子にテスタのプローブ（接触子）を接触させることなく、アドレス指定を行うことができる。そのため、ウエハ状態における検査によるアドレス入力端子の損傷を低減することができる。
【００１１】
また、テスタが半導体装置一つあたりに使用するプローブの数を削減することが可能となるため、プローブ数が限られたテスタによって一度に検査できる半導体装置の数を増加させることが可能となる。その結果、ウエハ状態における半導体装置一つあたりの検査に要する時間を短縮することができる。
【００１２】
さらに、アドレス入力部から出力された前記アドレス信号が後続の回路へ入力されるタイミングを、アドレス信号の生成に用いたクロック信号の例えば立上りまたは立下りから遅らす遅延回路を備えているため、遅延させる時間を適切に選択することによってクロック信号ごとに確実に更新されたアドレスを後続の回路へ出力することができる。
【００１３】
（２）  前記遅延回路における前記所定時間は、前記アドレス信号生成部がアドレス信号の生成に要する時間以上であってもよい。
【００１４】
この遅延回路によって、アドレス信号をアドレス入力部に後続する回路へ出力するタイミングが、アドレス信号生成部がアドレス信号の生成に要する時間以上にわたってクロック信号に基づいて遅らされるため、クロック信号ごとに確実に更新されたアドレスを後続の回路へ出力することができる。
【００１５】
（３）  前記アドレス信号生成部は、入力された信号をそれぞれ分周して出力する複数の直列接続された分周回路を備え、
先頭の前記分周回路には、前記クロック信号が入力され、
他の前記分周回路には、当該分周回路の前段の前記分周回路の出力が入力され、
一の前記アドレス保持回路には、前記クロック信号が入力可能に形成され、
他の前記アドレス保持回路には、前記複数の分周回路のうち当該アドレス保持回路に対応する分周回路からの出力が入力可能に形成されていてもよい。
【００１６】
（４）  （１）ないし（３）のいずれかの半導体装置は、
複数の前記アドレス保持回路から出力された前記アドレス信号をデコードするデコーダ回路をさらに有し、
前記遅延回路は、前記アドレス信号が前記デコーダ回路へ入力されるタイミングを、前記クロック信号に基づいて所定時間だけ遅らすようにしてもよい。
【００１７】
（５）  （１）ないし（３）のいずれかの半導体装置は、
複数の前記アドレス保持回路から出力された前記アドレス信号をデコードするデコーダ回路をさらに有し、
前記遅延回路は、前記デコーダ回路が前記アドレス信号をデコードするタイミングを、前記クロック信号に基づいて所定時間だけ遅らすようにしてもよい。
【００１８】
（６）  （１）ないし（５）のいずれかの半導体装置は、前記アドレス入力部において、
前記アドレス保持回路が、前記アドレス信号生成部が生成した前記アドレス信号、および、外部アドレス信号の、いずれを保持するかを切り替えるスイッチング部をさらに備えていてもよい。
【００１９】
本発明によれば、外部アドレス信号によってアドレスが指定される通常のモードでの動作と、クロック信号をもとに生成したアドレス信号によってアドレスが指定される試験モードでの動作とを、スイッチング部によって切り替えることができる。
【００２０】
（７）  本発明に係る電子機器は、前記いずれかの半導体装置を備えることを特徴としている。
【００２１】
（８）  本発明に係る半導体装置の検査方法は、
クロック信号を用いてアドレス信号を生成するアドレス信号生成過程と、
前記クロック信号に基づいて所定時間だけ遅らして、前記アドレス信号を後続の回路へ出力するアドレス信号出力過程と、
を有することを特徴としている。
【００２２】
本発明によれば、アドレス信号を後続の回路へ出力するタイミングが、クロック信号の例えば立上がりまたは立下りから所定時間だけ遅らされるため、遅延させる時間を適切に選択することによってクロック信号ごとに確実に更新されたアドレスを後続の回路へ出力することができる。
【００２３】
また、外部からアドレスを入力するためのアドレス入力端子に信号を入力することなくアドレス指定することができるため、アドレス入力端子にテスタのプローブ（接触子）を接触させることなく、アドレス指定を行うことができる。そのため、ウエハ状態における検査によるアドレス入力端子の損傷を低減することができる。さらには、テスタが半導体装置一つあたりに使用するプローブの数を削減することが可能となるため、プローブ数が限られたテスタによって一度に検査できる半導体装置の数を増加させることが可能となる。その結果、ウエハ状態における半導体装置一つあたりの検査に要する時間を短縮することができる。
【００２４】
（９）  前記アドレス信号出力過程における前記所定時間は、前記アドレス信号生成過程において前記アドレス信号の生成に要する時間以上であってもよい。
【００２５】
これによって、アドレス信号を後続の回路へ出力するタイミングが、アドレス信号生成過程においてアドレス信号の生成に要する時間以上だけクロック信号に基づいて遅らされるため、クロック信号ごとに確実に更新されたアドレスを後続の回路へ出力することができる。
【００２６】
（１０）  前記アドレス信号生成過程においては、前記クロック信号と、当該クロック信号を複数回分周して得られる各分周信号とを、それぞれ１つのビットとするアドレス信号を生成してもよい。
【００２７】
【発明の実施の形態】
以下、本発明の好適な実施形態について、図面を参照しながら、さらに具体的に説明する。以下の各実施形態では本発明に係る半導体メモリをＳＲＡＭ（static random access memory）チップに適用した例を示すが、本発明はこれに限定されず他の半導体メモリにも適用することができる。
【００２８】
１．ＳＲＡＭチップの概略構成
図１は、本実施形態に係るＳＲＡＭチップ１０００の構成の概略を示すブロック図である。この図に示すように、ＳＲＡＭチップ１０００は、アドレス入力部としてのアドレス入力回路１００、データ入力回路２００、データ出力回路３００、制御回路４００、行デコーダ５５０、列デコーダ５７０、ライトドライバ２５０、メモリセルアレイ５００、センスアンプ３５０、および多数の端子６０１〜６０５を備えて構成される。
【００２９】
メモリセルアレイ５００には、例えば１６メガビットのメモリセルが配置されている。なお、メモリセルアレイ５００は、チップ状態で発見された不良メモリセルを置換してリペアするための冗長メモリセルを余分に備えている。
【００３０】
端子６０１〜６０５は、メタルパッドとして形成されており、殆どがパッケージング工程においてバンプやボンディングワイヤ等を介してパッケージの外部端子と接続される。これらの端子は、大まかに分類すると、アドレス信号Ａ０〜Ａ１９が入力されるアドレス入力端子６０１、すなわちＩ／Ｏ１〜Ｉ／Ｏ１６端子を備えデータが入出力されるデータ入出力端子６０２、制御信号端子６０３、Ｖｄｄ端子およびＧＮＤ端子を備える電源端子６０４、およびモニタ端子６０５となる。
【００３１】
制御信号端子６０３には、クロック信号が入力されるφ端子と、チップセレクト信号が入力される／ＣＳ端子と、ライトイネーブル信号が入力される／ＷＥ端子と、試験モード信号が入力される試験モード信号入力端子であるＴＭ端子とが含まれる。なお、チップセレクト信号／ＣＳおよびライトイネーブル信号／ＷＥはアクティブローであり、試験モード信号ＴＭはアクティブハイである。したがって、ＴＭ端子がＨレベルのとき、ＳＲＡＭチップ１０００は試験モードになり、オープンまたはＬレベルのときは通常動作モードとなる。制御信号端子６０３の各端子、すなわちφ端子、／ＣＳ端子、／ＷＥ端子、ＴＭ端子へ入力された制御信号は、制御回路４００へ入力される。そして、制御回路４００は、ＳＲＡＭチップ１０００におけるデータ書き込み、データ読み出しなどの制御を行うための各種制御信号を発生させる。
【００３２】
アドレス入力部としてのアドレス入力回路１００は、入力された外部アドレス信号Ａ０〜Ａ１９に基づいて、あるいは独自に、メモリセルの一部を選択するための（内部）アドレス信号を行デコーダ５５０と列デコーダ５７０に対して出力する。
【００３３】
行デコーダ５５０は、アドレス入力回路１００から出力されたアドレス信号に基づいて行選択信号を生成する。また、列デコーダ５７０は、アドレス入力回路１００から出力されたアドレス信号に基づいて列デコード信号を生成する。
【００３４】
データ入力回路２００には、データ書き込み時にデータ入出力端子６０２を経由して外部データ信号が入力される。そして、データ入力回路２００は、データ信号をライトドライバ２５０に対して出力する。
【００３５】
データ出力回路３００には、データ読み出し時にメモリセルのデータ信号をセンスアンプ３５０で増幅した信号が入力される。そして、データ出力回路３００は、データ入出力端子６０２を介して外部へデータを出力する。
【００３６】
２．メモリセルアレイ
本実施形態に係るＳＲＡＭチップ１０００のメモリセルアレイ５００は、図２に模式図として示すように、４つのメモリセルマット５１０、すなわち、データの上位８ビットに対応する２つのメモリセルマット５１０と、データの下位８ビットに対応する２つのメモリセルマット５１０とを備えている。そして、各メモリセルマット５１０は、複数のメモリブロックから構成されている。
【００３７】
図３は、データの上位８ビットが記憶されるメモリセルマット５１０内の、一つのメモリブロック５２０および周辺回路を示す概略図である。このメモリブロック５２０はメモリセルＭＣを１２８ｋビット分備えており、それらのメモリセルＭＣはメモリブロック５２０内にアレイ状に配置されている。このようなメモリブロック５２０は、各メモリセルマット５１０内に３２ブロック配置され、４つのメモリセルマット５１０を備えるメモリセルアレイ５００全体としてのメモリ容量は１６Ｍビットとなっている。
【００３８】
メモリブロック５２０は、複数のワード線ＷＬ１〜ＷＬ２０４８と、これらのワード線と交差する複数のビット線対（ＢＬ１，／ＢＬ１）〜（ＢＬ６４，／ＢＬ６４）と、これらのワード線とこれらのビット線対との交点に対応して設けられたメモリセルＭＣとを備えている。各メモリセルＭＣは、図４に示すように、転送トランジスタＱ１、Ｑ２、駆動トランジスタＱ３、Ｑ４、負荷トランジスタＱ５、Ｑ６の６個のＭＯＳトランジスタで構成されている。
【００３９】
なお、不良が発生したメモリセルを置き換えてリペアを可能とするために、各メモリブロックは冗長ワード線およびそれら冗長ワード線に対応する冗長メモリセルを備えている。また、いくつかのメモリブロック５２０は冗長ビット線対およびそれら冗長ビット線対に対応する冗長メモリセルも備えている。各メモリブロックにおいては前述したように１６ビットのデータの上位８ビットまたは下位８ビットに対応したメモリセルが設けられているため、前述した各冗長ワード線に対応して設けられる冗長メモリセルは８ビットのメモリセルとなっている。
【００４０】
また、メモリブロック５２０の周囲には、データバス（ＤＢ１，／ＤＢ１）〜（ＤＢ８，／ＤＢ８）や、列デコーダ５７０からの出力信号を伝達するデコード信号線（Ｙ１，／Ｙ１）〜（Ｙ８，／Ｙ８）も設けられている。データバス対（ＤＢ１，／ＤＢ１）〜（ＤＢ８，／ＤＢ８）は、それぞれ、８個のビット線対毎にビット線対と接続される。データバス対（ＤＢ１，／ＤＢ１）を例とすれば、データバス対（ＤＢ１，／ＤＢ１）は、ビット線対（ＢＬ１，／ＢＬ１）、（ＢＬ９，／ＢＬ９）、（ＢＬ１７，／ＢＬ１７）…（Ｂ５７，／ＢＬ５７）と、トランスミッションゲートで構成されたカラムゲートＣＧを介して接続される。カラムゲートＣＧによるビット線対とデータバス対との接続制御は、列デコーダ５７０から出力されたデコード信号（Ｙ１，／Ｙ１）〜（Ｙ８，／Ｙ８）にしたがって行われる。また、データバス対（ＤＢ１，／ＤＢ１）〜（ＤＢ８，／ＤＢ８）はライトドライバ２５０およびセンスアンプ３５０に接続されている。
【００４１】
なお、図３ではデータの上位８ビットが記憶されるメモリセルマット５１０内の、一つのメモリブロック５２０を示したため、各ビット線対が接続されるデータバス対は（ＤＢ１，／ＤＢ１）〜（ＤＢ８，／ＤＢ８）のいずれかとなっていた。しかし、データの下位８ビットが記憶されるメモリセルマット５１０内では、各メモリブロック５２０において、各ビット線対が接続されるデータバス対は（ＤＢ９，／ＤＢ９）〜（ＤＢ１６，／ＤＢ１６）のいずれかとなる。
【００４２】
３．アドレス入力回路
アドレス入力回路１００は、図５に一部を省略したブロック図として示すように、２０個のアドレス信号入力回路１１０−０〜１１０−１９と、２０個のアドレス保持回路としてのアドレスラッチ１３０−０〜１３０−１９と、１９個の分周回路としてのＴフリップフロップ１２０−１〜１２０−１９と、アドレス遷移検出信号ＡＴＰ０〜ＡＴＰ１９を合成するＡＴＰ合成回路１５０を含んで構成される。
【００４３】
アドレス信号入力回路１１０−０〜１１０−１９には、それぞれ、／ＣＳ信号と、ＴＭ信号とが入力され、Ａ０〜Ａ１９端子の対応するいずれかが接続されている。
【００４４】
また、１９個のＴフリップフロップ１２０−１〜１２０−１９により、１９段の２進カウンタが構成されている。このカウンタでは、クロック信号φが、インバータ１４０を介して、アドレス信号入力回路１１０−０および第１段目のＴフリップフロップ１２０−１のクロック入力端子に入力されている。そして、第１段目のＴフリップフロップ１２０−１の出力端子Ｑからの出力Ｑ１は、アドレス信号入力回路１１０−１および第２段目のＴフリップフロップ１２０−２のクロック入力端子に入力されている。さらに、以下同様に入出力されるように、Ｔフリップフロップとアドレス信号入力回路とが順次接続されている。最後に、第１９段目のＴフリップフロップ１２０−１９の出力端子Ｑからの出力Ｑ１９は、アドレス信号入力回路１１０−１９に入力される。
【００４５】
すなわち、各Ｔフリップフロップ１２０−１〜１２０−１９を分周回路ととらえると、これらのＴフリップフロップは、入力された信号をそれぞれ分周して出力する複数の直列接続された分周回路とみることができる。そして、先頭の分周回路としてのＴフリップフロップ１２０−１にはクロック信号φが入力され、他の分周回路としてのＴフリップフロップ１２０−２〜１２０−１９には、各段の前段の出力が入力されている。また、試験モード時は、アドレス保持回路としてのアドレスラッチ１３０−０にはインバータ１４０によって反転されたクロック信号がアドレス信号入力回路１１０−０を介して入力され、アドレス保持回路としてのアドレスラッチ１３０−１〜１３０−１９には対応する分周回路としてのＴフリップフロップ１２０−１〜１２０−１９が対応するアドレス信号入力回路１１０−１〜１１０−１９を介して入力されるように構成されている。
【００４６】
アドレス保持回路としてのアドレスラッチ１３０−０〜１３０−１９は、制御回路４００から出力される制御信号にしたがって内部アドレス信号線に対して（内部）アドレス信号を出力する。
【００４７】
次に、アドレス信号入力回路の詳細について、アドレス信号入力回路１１０−０を例として説明する。図６は、アドレス信号入力回路１１０−０のブロック図である。
【００４８】
通常の動作中は、／チップセレクト信号（／ＣＳ）がＬレベル（アクティブ）、試験モード信号（ＴＭ）がＬレベル（ノンアクティブ）となる。したがって、ＮＯＲゲート１１５から出力されたＨレベルの信号は、インバータ１１７で反転されてＬレベルの信号となり、ＮＯＲゲート１１９に入力される。また、Ｌレベルの試験モード信号により、トランスミッションゲート１１３はオンする。これにより、Ａ０端子から入力した外部からのアドレス信号は、ＮＯＲゲート１１９で反転され、インバータ１１２で反転され、トランスミッションゲート１１３を通り、（内部）アドレスＡ０ｉ信号として行デコーダ５５０へ出力される。アドレス信号Ａ０ｉは、ＡＴＰ発生回路１１４にも入力されており、ＡＴＰ発生回路１１４はアドレス信号Ａ０ｉが反転した場合、パルス信号であるアドレス遷移検出信号ＡＴＰ０を発生する。アドレス遷移検出信号ＡＴＰ０は、図５に示したＡＴＰ合成回路１５０に入力される。なお、Ｌレベルの試験モード信号ＴＭにより、トランスミッションゲート１１１はオフするので、クロック信号φがインバータ１４０により反転された信号の入力は禁止される。
【００４９】
一方、試験モード中は、試験モード信号がＨレベル（アクティブ）となり、トランスミッションゲート１１１はオンし、インバータ１４０で反転されたクロック信号φはトランスミッションゲート１１１を通り、（内部）アドレスＡ０ｉ信号として行デコーダ５５０へ出力される。アドレス信号Ａ０ｉは、ＡＴＰ発生回路１１４にも入力されており、ＡＴＰ発生回路１１４はアドレス信号Ａ０ｉが反転した場合、アドレス遷移検出信号ＡＴＰ０を発生する。アドレス遷移検出信号ＡＴＰ０は、図５に示したＡＴＰ合成回路１５０に入力される。なお、Ｈレベルの試験モード信号ＴＭにより、トランスミッションゲート１１３はオフするので、Ａ０端子からの入力は禁止される。
【００５０】
図７は、アドレス信号入力回路１１０−１の回路図である。この図から明らかなように、アドレス信号入力回路１１０−１は、アドレス信号入力回路１１０−０と同様に構成されている。異なる点は、トランスミッションゲート１１１に入力される信号がＴフリップフロップ１２０−１の出力信号Ｑ１であること、出力するアドレス信号がアドレス信号Ａ１ｉであること、そして、ＡＴＰ発生回路１１４がアドレス信号Ａ１ｉの反転時に発生させるアドレス遷移検出信号がＡＴＰ１であることである。
【００５１】
同様に、アドレス信号入力回路１１０−２〜１１０−１９においても、トランスミッションゲート１１１に入力される信号は対応するＴフリップフロップ１２０−２〜１２０−１９の出力信号Ｑ２〜１９であり、出力するアドレス信号は対応するアドレス信号Ａ２ｉ〜Ａ１９ｉである。そして、各ＡＴＰ発生回路１１４が対応するアドレス信号Ａ２ｉ〜Ａ１９ｉの反転時に発生させるアドレス遷移検出信号は対応するＡＴＰ２〜ＡＴＰ１９である。
【００５２】
このように、アドレス信号入力回路１１０−０ではトランスミッションゲート１１１に入力される信号が、インバータ１４０で反転されたクロック信号φであり、アドレス信号入力回路１１０−１〜１１０−１９ではトランスミッションゲート１１１に入力される信号が、対応するＴフリップフロップ１２０−１〜１２０−１９の出力信号Ｑ１〜Ｑ１９である。そして、試験モード時には試験モード信号ＴＭがＨレベルであるため、それらの信号が各トランスミッションゲート１１１を通過し、アドレス信号Ａ０ｉ〜Ａ１９ｉとして出力されて、各アドレスラッチ１３０−０〜１３０−１９に保持される。なお、Ｈレベルの試験モード信号により、トランスミッションゲート１１３はオフするので、入出力端子Ａ０〜Ａ１９からの入力は禁止される。したがって、試験モード時には、１９個のＴフリップフロップ１２０−１〜１２０−１９により構成され、クロック信号が初段のＴフリップフロップに入力されるカウンタは、試験モードにおけるアドレス信号を生成するアドレス信号生成部となっている。
【００５３】
また、通常モード時すなわちＴＭ信号がＬレベルで、／ＣＳ信号がＬレベル（アクティブ）の場合には、アドレス入力端子６０１（Ａ０〜Ａ１９）に入力されたアドレス信号が、各トランスミッションゲート１１３に伝達され、トランスミッションゲート１１３を通過し、アドレス信号Ａ０ｉ〜Ａ１９ｉとして出力されて、各アドレスラッチ１３０−０〜１３０−１９に保持される。なお、Ｌレベルの試験モード信号により、トランスミッションゲート１１１はオフするので、アドレス信号生成部が生成したアドレス信号の入力は禁止される。
【００５４】
このように、各アドレス信号入力回路１１０−０〜１１０−１９のトランスミッションゲート１１１およびトランスミッションゲート１１３を含む回路は、アドレス信号生成部が生成したアドレス信号、および、アドレス入力端子６０１（Ａ０〜Ａ１９）から入力した外部アドレス信号のいずれを、アドレスラッチ１３０−０〜１３０−１９が保持するかを切り替えるスイッチング部として動作する。なお、このスイッチング部は、トランスミッションゲートに替えて他のスイッチング素子例えばクロックドインバータを用いて構成することもできる。
【００５５】
このように本実施形態のアドレス入力回路１００によれば、試験モードにおいては、アドレス信号生成部がクロック信号φを用いてアドレス信号を生成するため、外部からアドレスを入力するためのアドレス入力端子６０１に信号を入力することなくアドレス指定することができる。したがって、試験モードにおいて、アドレス入力端子６０１にテスタのプローブ（接触子）を接触させることなく、アドレス指定を行うことができる。そのため、ウエハ状態における検査によるアドレス入力端子６０１の損傷を低減することができる。
【００５６】
また、テスタがＳＲＡＭチップ１０００一つあたりに使用するプローブの数を削減することが可能となるため、プローブ数が限られたテスタによって一度に検査できるＳＲＡＭチップ１０００の数を増加させることが可能となる。その結果、ウエハ状態におけるＳＲＡＭチップ１０００一つあたりの検査に要する時間を短縮することができる。
【００５７】
４．遅延回路
ところで、前述したアドレス入力回路では、試験モードにおいて、直列接続された分周回路としてのＴフリップフロップ１２０−１〜１９の各段における出力を内部アドレス信号の１ビットとして用いていた。このように、複数のＴフリップフロップを直列接続すると、最初のＴフリップフロップ１２０−１にクロック信号φが入力されてから、各段のＴフリップフロップの状態が反転し最後のＴフリップフロップ１２０−１９の状態が反転するまでに、無視できない時間がかかってしまう。すなわち、クロック信号φが最初のＴフリップフロップ１２０−１に入力されてから内部アドレスが確定するまでに無視できない時間がかかってしまうことになる。
【００５８】
そこで、試験モードにおいて、アドレス入力部１００から出力されたアドレス信号が後続の回路へ入力されるタイミングを、クロック信号φの立上りまたは立下りから所定時間だけ遅らす遅延回路例えばタイマー回路を備える構成が用いられている。図８は、そのような構成の一例であり、タイマー回路１７０と行デコード回路５５０の一部を示すブロック図である。この図に示すように、内部アドレス信号線１４０により伝達されるアドレス信号からプリデコード信号５６０を生成するこのデコード回路５５０の部分において、内部アドレス信号線１４０に入力端子が接続されたＮＡＮＤゲート５５２の出力は、もう一つのＮＡＮＤゲート５５４の一つの入力端子に入力されている。そのＮＡＮＤゲート５５４の他の入力端子にはタイマー回路１７０の出力信号ＭＷＬＥがインバータ１７２を介して入力されている。したがって、ＮＡＮＤゲート５５４の出力は、ＮＡＮＤゲート５５２の出力がＬレベルであり、かつ、タイマー回路１７０の出力信号ＭＷＬＥがＨレベルである場合にのみ、Ｈレベルとなって対応するプリデコード信号線の信号がアクティブとなる。これによって、対応する行のメモリセルＭＣの選択が可能となる。
【００５９】
一方、タイマー回路１７０は、図８に示したように、試験モード信号ＴＭとクロック信号φが入力され、出力信号ＭＷＬＥを発生させる。すなわち、タイマー回路１７０の出力信号ＭＷＬＥは、通常Ｈレベルであるが、試験モード信号ＴＭがＨレベルすなわち試験モードであることを示している場合には、図９に示しように、クロック信号φの立上りまたは立下りに同期して所定期間ＰにわたってＬレベルとなるパルス信号となる。この所定期間Ｐは、クロックの周期Ｃ（例えば５０ｎｓ）より遥かに短く、しかもアドレス入力部１００のアドレス信号生成部がアドレス信号の生成に要する時間以上（例えば１０ｎｓ）になるように、タイマー回路１７０が構成されている。アドレス信号生成部がアドレス信号の生成に要する時間は例えばシミュレーションなどによって予測できる。前述したように、タイマー回路１７０の出力信号ＭＷＬＥがＬレベルである場合は、プリデコード信号線の信号はＬレベルで非アクティブなため、対応する行のメモリセルＭＣは選択されない。したがって、メモリセルＭＣの選択は、クロック信号φの立上りまたは立下りから、タイマー回路１７０の出力信号ＭＷＬＥがＬレベルである所定期間だけ遅らされ、タイマー回路１７０の出力信号ＭＷＬＥがＨレベルとなった後となる。
【００６０】
このように、タイマー回路１７０を含む構成によって、アドレス信号をアドレス入力部１００に後続する回路へ出力するタイミングが、アドレス入力部１００のアドレス信号生成部がアドレス信号の生成に要する時間以上にわたってクロック信号の立上がりまたは立下りから遅らされるため、クロック信号ごとに確実に更新されたアドレスを後続の回路へ伝えることができる。
【００６１】
５．データ入力回路
図１０は、データ入力回路２００の構成の一例を示すブロック図である。この図に示すように、データ入力回路２００は、複数の入出力端子Ｉ／Ｏ １〜Ｉ／Ｏ １６のそれぞれに対応して、入力バッファＩＢと、入力データ保持部としてのライトラッチＷＬとを備えている。すなわち、各入出力端子には入力バッファＩＢが接続され、その入力バッファＩＢにはライトラッチＷＬが接続されている。
【００６２】
さらに、データ入力回路２００は、通常モードであるかあるいは試験モードであるかによって、次のような異なった状態となるようにスイッチングを行うスイッチング回路を備えている。なお、試験モードであるかあるいは通常モードであるかは、試験モード信号入力端子（ＴＭ端子）に入力される試験モード信号ＴＭが試験モードであることを示しているか否かによって認識される。このスイッチング回路の動作によって、データ入力回路２００は、通常のモードにおいては、各入出力端子Ｉ／Ｏ １〜Ｉ／Ｏ １６に入力された信号をそれぞれの入力バッファＩＢおよびライトラッチＷＬを介してそのビットのデータとして後続の回路例えばライトドライバ２５０に伝達する。一方、試験モードである場合は、このスイッチング回路の動作によって、データ入力回路２００は、複数の入出力端子から入力された複数の信号を用いることに替えて、それら複数の入出力端子のそれぞれに後続する回路の所与の箇所における信号を、それら複数の入出力端子のうちの一つにおけるその箇所の信号で置き換えて後続の回路例えばライトドライバ２５０に伝達する。これによって、データ入力回路２００は、試験モードにおいては、複数の入出力端子のうち、いずれか一つの入出力端子に入力された信号を、それら複数の入出力端子が対応する各ビットのデータとして後続の回路に出力する。
【００６３】
そのようなスイッチング回路の一例として、本実施形態においては図１０に示すように、複数のクロックドインバータ２０８および複数のクロックドインバータ２１０を含んだ回路が用いられている。このスイッチング回路によって、入出力端子Ｉ／Ｏ １、Ｉ／Ｏ ３、Ｉ／Ｏ ５、およびＩ／Ｏ ７に対応する信号は、試験モードにおいては、ライトラッチＷＬに続く信号経路において、すべて入出力端子Ｉ／Ｏ １の信号経路にあるライトラッチＷＬからの出力信号を反転させた信号に置き換えられる。Ｉ／Ｏ ３を例にこれを説明すると、試験モードでは試験モード信号ＴＭがＨレベル（アクティブ）となるため、Ｉ／Ｏ ３端子に続くクロックドインバータ２０８がオフとなり、Ｉ／Ｏ ３端子から入力され入力バッファＩＢおよびＷＬ２０４を経た信号は後続の回路からは切断される。同時に、そのクロックドインバータ２０８の出力端子から延びる信号線には、クロックドインバータ２１０がオンすることによってＩ／Ｏ １端子からの信号経路にあるライトラッチＷＬの出力信号が反転された信号が接続される。試験モードにおいては、Ｉ／Ｏ ５およびＩ／Ｏ ７においても同様な信号の置き換えが行われる。また、入出力端子Ｉ／Ｏ １に続く各ライトラッチＷＬの出力は、当該各ライトラッチＷＬに続くインバータ２０６によって反転される。その結果、試験モードにおいては、入出力端子Ｉ／Ｏ １、Ｉ／Ｏ ３、Ｉ／Ｏ ５、およびＩ／Ｏ ７に対応する信号は、ライトラッチＷＬに続く信号経路において、すべて入出力端子Ｉ／Ｏ １の信号経路にあるライトラッチＷＬからの出力信号が反転された信号となる。
【００６４】
同様にして、入出力端子Ｉ／Ｏ ２、Ｉ／Ｏ ４、Ｉ／Ｏ ６、およびＩ／Ｏ ８に対応する信号は、試験モードにおいては、ライトラッチＷＬに続く信号経路において、すべて入出力端子Ｉ／Ｏ ２に対応するライトラッチからの出力信号が反転された信号となる。
【００６５】
このようにして、入出力端子Ｉ／Ｏ １〜Ｉ／Ｏ ８のうち奇数番号の入出力端子に対応する信号は、試験モードにおいては、ライトラッチＷＬに続く信号経路において、すべて入出力端子Ｉ／Ｏ １に対応するライトラッチＷＬからの出力信号が反転された信号となって後続の回路例えばライトドライバ２５０に伝達される。また、入出力端子Ｉ／Ｏ １〜Ｉ／Ｏ ８のうち偶数番号の入出力端子に対応する信号は、試験モードにおいては、ライトラッチＷＬに続く信号経路において、すべて入出力端子Ｉ／Ｏ ２に対応するライトラッチからの出力信号が反転された信号となって後続の回路例えばライトドライバ２５０に伝達される。
【００６６】
さらに、Ｉ／Ｏ ９〜Ｉ／Ｏ １６に後続する回路においても、Ｉ／Ｏ １〜Ｉ／Ｏ ８に後続する回路の場合と同様に、入出力端子Ｉ／Ｏ ９〜Ｉ／Ｏ １６のうち奇数番号の入出力端子に対応する信号は、試験モードにおいては、ライトラッチＷＬに続く信号経路において、すべて入出力端子Ｉ／Ｏ ９に対応するライトラッチからの出力信号が反転された信号となって後続の回路例えばライトドライバ２５０に伝達され、Ｉ／Ｏ ９〜Ｉ／Ｏ １６のうち偶数番号の入出力端子に対応する信号は、試験モードにおいては、ライトラッチＷＬに続く信号経路において、すべて入出力端子Ｉ／Ｏ １０に対応するライトラッチからの出力信号が反転された信号となって後続の回路例えばライトドライバ２５０に伝達されるように構成されている。
【００６７】
なお、通常モードすなわちＴＭ信号がＬレベルの場合においては、Ｉ／Ｏ ３〜Ｉ／Ｏ ８、および、Ｉ／Ｏ １１〜Ｉ／Ｏ １６のそれぞれのライトラッチに後続するクロックドインバータ２０８がオンし、各クロックドインバータ２１０がオフするため、各入出力端子に続く各ライトラッチＷＬの出力は、クロックドインバータ２０８を経て後続の回路例えばライトドライバ２５０に伝達される。また、入出力端子Ｉ／Ｏ １、Ｉ／Ｏ ２、Ｉ／Ｏ ９、およびＩ／Ｏ １０に続く各ライトラッチＷＬの出力は、当該各ライトラッチＷＬに続くインバータ２０６を介して、後続の回路例えばライトドライバ２５０に伝達される。
【００６８】
このように本実施形態のデータ入力回路２００よれば、メモリセルＭＣに記憶させるためのデータの試験モードにおける入力時に複数の入出力端子のうちのいずれか一つの入出力端子に入力された信号が、それら複数の入出力端子のそれぞれに入力された場合と同一な信号を後続する各部に対して出力するようにスイッチング回路がスイッチングできるため、一つの端子にテスタのプローブ（接触子）を接触させるだけで複数の端子に同じデータを入力したのと同様に動作させることができる。したがって、一つのＳＲＡＭチップ１０００へのデータ入力に必要となるプローブの数を削減することが可能となり、テスタによって一度に検査できるＳＲＡＭチップ１０００の数を増加させることが可能となる。その結果、ウエハ状態におけるＳＲＡＭチップ１０００一つあたりの検査に要する時間を短縮することができる。
【００６９】
また、複数の入出力端子のうちの一つだけにプローブを接触させてデータ入力を行うことができるため、入出力端子に対するプローブの接触回数を削減することができ、ウエハ状態における検査による入出力端子の損傷を低減することができる。
【００７０】
６．データ出力回路
図１１は、データ出力部としてのデータ出力回路３００の構成を示すブロック図である。この図に示すように、データ出力回路２００は、複数の入出力端子Ｉ／Ｏ １〜Ｉ／Ｏ １６のそれぞれに対応して、センスアンプＳＡ、出力データ保持部としてのリードラッチＲＬ、および出力バッファＯＢを備えている。すなわち、各入出力端子６０２には、それぞれに対応して設けられた、センスアンプＳＡ、リードラッチＲＬ、および出力バッファＯＢを順に経た信号が伝達される。
【００７１】
さらに、データ出力回路３００は、前述したデータ入力回路２００において試験モード時に同一の信号がライトドライバ２５０に伝達されるようにしたビットの入出力端子のグループについて、そのグループ内の各入出力端子に対応するリードラッチの出力データが入力され、それら出力データが一致するか否かを判定する比較器３０６を備えている。この比較器３０６は入出力端子のグループごとに設けられている。
【００７２】
そして、データ出力回路３００は、通常モードであるか試験モードであるかによって、次のように異なった出力状態とするための構成である切り替えスイッチ部を備えている。この切り替えスイッチ部は複数のクロックドインバータ３１０と複数のクロックドインバータ３１４とを含んで構成される。すなわち、この切り替えスイッチ部の動作によって、データ出力回路３００は、通常のモードにおいては、各入出力端子Ｉ／Ｏ １〜Ｉ／Ｏ １６に、それぞれのセンスアンプＳＡ、出力データ保持部としてのリードラッチＲＬ、および出力バッファＯＢを経た信号を出力する。また、この切り替えスイッチ部の動作によって、データ出力回路３００は、試験モードである場合すなわち試験モード信号入力端子（ＴＭ端子）に入力される試験モード信号ＴＭが試験モードであることを示している場合においては、前述した比較器３０６の出力を対応するグループ内の一つの入出力端子に伝達する。なお、比較器３０６の出力をモニタ端子６０５に接続するようにしても良い。
【００７３】
そのような構成の一例として、本実施形態においては図１１に示すように、入出力端子Ｉ／Ｏ １、Ｉ／Ｏ ３、Ｉ／Ｏ ５、およびＩ／Ｏ ７に対応する各リードラッチＲＬの出力は、それら入出力端子のグループに対応して設けられた比較器３０６にそれぞれ入力されている。なお、これらの入出力端子は、前述したデータ入力回路２００において試験モード時に同一の信号をライトドライバ２５０に対して出力するようにしたビットの入出力端子である。そして、その比較器３０６の出力は、インバータ３０８、試験モード時すなわち試験モード信号ＴＭがＨレベルのときにオンするクロックドインバータ３１０、および出力バッファＯＢを介してそのグループ内の一つの入出力端子例えばＩ／Ｏ １に伝達されるように構成されている。また、入出力端子Ｉ／Ｏ １に対応するリードラッチの出力はインバータ３１２に入力され、そのインバータの出力は通常モード時にはオンし試験モード時にはオフするクロックドインバータ３１４に入力され、クロックドインバータ３１４の出力は入出力端子Ｉ／Ｏ １の出力バッファＯＢに入力されている。したがって、入出力端子Ｉ／Ｏ １からの出力は、通常モード時には入出力端子Ｉ／Ｏ １に対応するリードラッチＲＬの出力するデータ信号となり、試験モード時にはその入出力端子のグループに対応する比較器３０６から出力されたデータ信号となる。
【００７４】
同様に、入出力端子Ｉ／Ｏ ２、Ｉ／Ｏ ４、Ｉ／Ｏ ６、およびＩ／Ｏ ８に対応する各リードラッチＲＬの出力は、それら入出力端子のグループに対応して設けられた比較器３０６にそれぞれ入力されている。これらの入出力端子も、前述したデータ入力回路２００において試験モード時に同一の信号をライトドライバ２５０に対して出力するようにしたビットの入出力端子である。そして、上記と同様に、これらの入出力端子のグループに対応して設けられた、インバータ３０８、クロックドインバータ３１０、インバータ３１２、およびクロックドインバータ３１４の動作によって、入出力端子Ｉ／Ｏ ２からの出力は、通常モード時には入出力端子Ｉ／Ｏ ２に対応するリードラッチＲＬの出力するデータ信号となり、試験モード時にはその入出力端子のグループに対応する比較器３０６から出力されたデータ信号となる。
【００７５】
さらに、Ｉ／Ｏ ９〜Ｉ／Ｏ １６に対応するデータ出力回路３００においても、Ｉ／Ｏ １〜Ｉ／Ｏ ８に対応する回路の場合と同様に、入出力端子Ｉ／Ｏ ９〜Ｉ／Ｏ １６のうち奇数番号の入出力端子に対応するリードラッチＲＬからの出力信号は、試験モードにおいては、それら奇数番号の入出力端子のグループに対応して設けられた比較器３０６に入力され、その比較器３０６の出力がそのグループ内の一つの入出力端子例えばＩ／Ｏ ９に伝達されるように構成されている。同様に、入出力端子Ｉ／Ｏ ９〜Ｉ／Ｏ １６のうち偶数番号の入出力端子に対応するリードラッチＲＬからの出力信号は、試験モードにおいては、それら偶数番号の入出力端子のグループに対応して設けられた比較器３０６に入力され、その比較器３０６の出力がそのグループ内の一つの入出力端子例えばＩ／Ｏ １０に伝達されるように構成されている。
【００７６】
なお、通常モードすなわちＴＭ信号がＬレベルの場合においては、すべての比較器３０６の出力はクロックドインバータ３１０がオフするため入出力端子には伝えられず、試験モード時に比較器３０６の出力信号が伝達される入出力端子Ｉ／Ｏ １、Ｉ／Ｏ ２、Ｉ／Ｏ ９、およびＩ／Ｏ １０には、クロックドインバータ３１４がオンするため、各入出力端子に対応するリードラッチＲＬの出力信号が伝達される。
【００７７】
以上のように、本実施形態のデータ出力回路３００によれば、同一データが出力されるべきデータ入出力端子からの出力データが一致するか否かを、それらのデータ入出力端子のすべてにプローブを接触させることなく、比較器３０６の出力が行われる入出力端子にプローブを接触させることによって検出できる。したがって、テスタによって一度に検査できるＳＲＡＭチップ１０００の数を増加させることが可能となり、ウエハ状態におけるＳＲＡＭチップ１０００一つあたりの検査に要する時間を短縮することができる。また、比較器３０６の出力を行う入出力端子のみにプローブを接触させるだけで複数のデータ入出力端子からの出力データが一致する否か検出できるため、検査における入出力端子に対するプローブの接触回数を削減することができ、ウエハ状態におけるＳＲＡＭチップ１０００の検査による入出力端子の損傷を低減することができる。
【００７８】
７．半導体装置の検査方法
図１２は、本実施形態のＳＲＡＭチップ１０００が多数形成された半導体ウエハ２０００の模式的な平面図である。本実施形態のＳＲＡＭチップ１０００の検査は、このようなウエハ状態におけるＳＲＡＭチップ１０００に対して行われる検査である。なお、以下においては、バーンイン装置内における半導体装置の検査であって、高温試験の前に常温で行われる検査を例として説明する。
【００７９】
この検査においては、まず、多数のプローブ（接触子）を備えるプローブカードのプローブが、検査対象となるチップに設けられた端子（パッド）例えば前述したデータ入出力端子６０２および制御信号端子６０３に接触した状態とされる。これによって、プローブカードを介して接続されたテスタ（半導体装置試験装置）と、各ＳＲＡＭチップ１０００との間で、データ信号、コントロール信号や電源などの入出力を行ってＳＲＡＭチップ１０００を動作させることが可能となる。
【００８０】
そして、ＳＲＡＭチップ１０００の制御信号端子６０３の一つであるＴＭ端子に、テスタが発生させたアクティブ（Ｈレベル）の試験モード信号ＴＭが入力される。ＳＲＡＭチップ１０００へのデータの入力および以下に説明する検査における各ステップは、この試験モード信号によってＳＲＡＭチップ１０００が試験モードとなった後に行われる。
【００８１】
ＳＲＡＭチップ１０００へのデータの入力においては、複数の入出力端子のうちのいずれか一つの入出力端子に入力された信号を、それら複数の入出力端子のそれぞれに入力された信号としてデータ入力が行われる。すなわち、図１０を示して前述したデータ入力回路２００の例では、各クロックドインバータ２０８および２１０に入力される試験モード信号ＴＭに対応した、クロックドインバータ２０８および２１０を含んで構成されるスイッチング回路のスイッチング状態にしたがってデータ入力が行われる。
【００８２】
そのようにして入力されたデータは、アドレス入力回路１００が出力する信号に基づいて、行デコーダ５５０および列デコーダ５７０によって指定されたアドレスのメモリセルＭＣにライトドライバ２５０によって書き込まれる。
【００８３】
なお、このアドレス指定は次のようなステップで行われる。まず、アドレス入力回路１００は、クロック信号を用いて、クロック信号と、そのクロック信号を複数回分周して得られる各分周信号とを、それぞれ１つのビットとするアドレス信号を生成する。
【００８４】
そして、生成されたアドレス信号は、クロック信号の立上りまたは立下りから、アドレス信号生成過程においてアドレス信号の生成に要する時間以上である所定時間だけ遅らされて、後続の回路例えば行デコーダへ出力される。このように、アドレス信号を後続の回路へ出力するタイミングが、アドレス信号の生成に要する時間以上だけクロック信号の立上がりまたは立下りから遅らされるため、クロック信号ごとに確実に更新されたアドレスを後続の回路へ出力することができる。
【００８５】
このようにしてメモリセルに書き込まれたデータは、アドレス入力回路１００、行デコーダ５５０および列デコーダ５７０を介して指定されたメモリセルＭＣから、センスアンプ３５０により読み出される。センスアンプ３５０によって読み出されたデータは、前述したデータ出力回路３００のリードラッチＲＬおよび出力バッファＯＢを介して入出力端子６０２に出力される。
【００８６】
８．電子機器
図１３（Ａ）、（Ｂ）、および（Ｃ）は、前述した実施形態におけるＳＲＡＭチップを用いた電子機器の例を示す外観図である。図１３（Ａ）は携帯電話機８８であり、図１３（Ｂ）は腕時計９２であり、図１３（Ｃ）は、携帯情報機器９６である。
【００８７】
これらの電子機器は、前述した実施形態におけるＳＲＡＭチップ、ＣＰＵ（central processing unit）、表示部９８を駆動する表示ドライバなどを含んで構成されている。これらを含む各部はバスラインまたは他の信号伝達手段により互いに接続されている。
【００８８】
なお、前述したいずれかの実施形態におけるＳＲＡＭチップが使用される電子機器としては、携帯電話機、腕時計、および携帯情報機器に限らず、ノート型パソコン、電子手帳、ページャ、電卓、ＰＯＳ端末、ＩＣカード、ミニディスクプレーヤなど様々な電子機器が考えられる。
【００８９】
９．変形例
９．１  前述した実施形態においては、遅延回路によって行デコーダにおけるデコードのタイミングを遅らす例を示したが、遅延回路によって列デコーダにおけるデコードのタイミングを遅らすようにしてもよい。
【００９０】
９．２  前述した実施形態においては、アドレス入力回路１００のアドレス信号生成部が分周回路としてＴフリップフロップを用いる例を示した。しかしながら、分周回路を他の回路に適用しても良い。
【００９１】
９．３  前述した実施形態においては、アドレス入力部１００から出力されたアドレス信号が後続の回路へ入力されるタイミングを遅らす遅延回路として、タイマーを用いた構成の例を示した。しかしながら、遅延回路を他の回路を用いても良い。
【００９２】
９．４  本発明は前述した各実施形態に限定されるものではなく、本発明の要旨の範囲内、または、特許請求の範囲の均等範囲内で、各種の変形実施が可能である。
【図面の簡単な説明】
【図１】ＳＲＡＭチップの構成の概略を示すブロック図である。
【図２】４つのメモリセルマットを備えるメモリセルアレイを示す模式図である。
【図３】メモリブロックおよび周辺回路を示す概略図である。
【図４】各メモリセルＭＣの構成を示す回路図である。
【図５】アドレス入力回路の一部を省略したブロック図である。
【図６】アドレス信号入力回路の一つを示すブロック図である。
【図７】アドレス信号入力回路の他の一つを示すブロック図である。
【図８】タイマー回路と行デコード回路の一部を示すブロック図である。
【図９】クロック信号とタイマー回路の出力信号との関係を示す図である。
【図１０】データ入力回路の構成例を示すブロック図である。
【図１１】データ出力回路の構成例を示すブロック図である。
【図１２】ＳＲＡＭチップが多数形成された半導体ウエハの模式的な平面図である。
【図１３】（Ａ）、（Ｂ）、および（Ｃ）は、いずれかの実施形態におけるＳＲＡＭチップを用いた電子機器の例を示す外観図である。
【図１４】ウエハ状態における半導体装置の検査の様子を示す模式図である。
【符号の説明】
１００  アドレス入力回路
１１０−０〜１１０−１９  アドレス信号入力回路
１１１  トランスミッションゲート
１１２  インバータ
１１３  トランスミッションゲート
１１４  ＡＴＰ発生回路
１１５  ＮＯＲゲート
１１７  インバータ
１１９  ＮＯＲゲート
１２０−１〜１２０−１９  Ｔフリップフロップ（分周回路）
１３０−０〜１３０−１９  アドレスラッチ（アドレス保持回路）
１４０  （内部）アドレス信号線
１５０  ＡＴＰ合成回路
１７０  タイマー（遅延回路）
１７２  インバータ
２００，２０１，２０２  データ入力回路
２０６  インバータ
２０８  クロックドインバータ
２１０  クロックドインバータ
２５０  ライトドライバ
３００  データ出力回路
３０６  比較器
３０８  インバータ
３１０  クロックドインバータ
３１２  インバータ
３１４  クロックドインバータ
３５０  センスアンプ
４００  制御回路
５００  メモリセルアレイ
５１０  メモリセルマット
５２０  メモリブロック
５５０  行デコーダ
５５２  ＮＡＮＤゲート
５５４  ＮＡＮＤゲート
５６０  プリデコード信号
５７０  列デコーダ
６０１  アドレス入力端子
６０２  データ入出力端子
６０３  制御信号端子
６０４  電源端子
６０５  モニタ端子
１０００  ＳＲＡＭチップ
２０００  半導体ウエハ
３０００  プローブカード
３０１０  プローブ
ＣＧ  カラムゲート
ＭＣ  メモリセル
ＯＢ  出力バッファ
ＲＬ  リードラッチ
ＳＡ  センスアンプ
ＴＭ  試験モード信号
ＷＬ  ライトラッチ
【図１】
0003759026.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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