(57)【特許請求の範囲】
【請求項１】
シリコン基板上に、チタン，ジルコニウム，ハフニウム，タンタル，若しくはニオブの窒化物又は炭化物のいずれかである厚さ５ｎｍ以下の金属化合物膜を成膜する第１の工程と、
前記金属化合物膜を熱酸化して金属酸化膜を形成する第２の工程と、
前記金属酸化膜上に前記金属化合物膜と同じ材料からなる厚さ５ｎｍ以下の金属化合物膜を成膜した後に該金属化合物膜を熱酸化して金属酸化膜を形成することを所定回数繰り返す第３の工程と、
前記第３の工程により得られた金属酸化膜上に電極を形成する第４の工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記第１の工程前に前記基板上に絶縁膜を形成し、該絶縁膜にゲート電極を形成するための溝を形成しておき、前記第１乃至第３の工程により前記溝内の底面及び側面に前記金属酸化膜を形成し、該金属酸化膜の溝部側面と溝部底面で作られる角部の厚みを、溝部底面での厚みの２1/2 倍より大きくしたことを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記金属化合物膜を成膜するために、ＣＶＤ法を用いることを特徴とする請求項１記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、微細化が要求される半導体技術に係わり、特にゲート絶縁膜等に金属酸化物を用いた半導体装置の製造方法に関する。
【０００２】
【従来の技術】
ＭＯＳＦＥＴの微細化に伴い、ゲート電極の低抵抗化の要求と、従来から使われているポリシリコンによるゲート電極では空乏化の問題が無視できなくなることから、メタル単層のゲート構造の実現が望まれている。そして、ゲート絶縁膜はより薄膜化の要求から、ＳｉＯ2 に代わり高誘電体として金属酸化物系、例えばＴｉＯ2 により形成することが提案されている。
【０００３】
図７は、従来プロセスを説明するための工程断面図である。まず、図７（ａ）に示すように、シリコン基板１００上に１０ｎｍ程度のゲート絶縁膜となるＴｉＯ2 膜１０２をＬＰ−ＣＶＤ法により成膜する。ＣＶＤガスとしては、例えばＴｉ（Ｃ11Ｈ19Ｏ2 ）2 Ｃｌ2 を用いればよい。
【０００４】
次いで、図７（ｂ）に示すように、メタルゲート電極のゲート絶縁膜への拡散を防ぐため、或いは仕事関数を制御するバリアメタルとして、例えば１０〜２０ｎｍの膜厚のＴｉＮ膜１０３をＴｉＣｌ4 とＮＨ3 ガス雰囲気のＣＶＤ法により形成する。その後、図７（ｃ）に示すように、ゲート電極となるＷ，Ａｌ，Ｃｕ等のメタル電極１０４をＣＶＤ法で成膜する。
【０００５】
ここで、上述のバリアメタル膜１０３及びメタル電極１０４を成膜後に反応性イオンエッチングで加工するか、或いは予めゲート電極を形成するための溝を絶縁膜に形成しておき、上述のＴｉＯ2 膜１０２，バリアメタル膜１０３，メタル電極１０４を成膜後に、化学機械研磨法（ＣＭＰ）又は機械研磨法（ＭＰ）で溝の内部にだけ導電体膜を残す方法を用いて電極パターンを形成する。
【０００６】
しかしながら、この種の方法にあっては、次のような問題があった。即ち、図７（ａ）においてＴｉＯ2 膜１０２を成膜しているが、この方法では酸素が完全に供給されたＴｉＯ2 膜１０２にすることが難しい。ＴｉＯ2 膜１０２では、酸素の欠乏がドナーとなってＴｉＯ2 の伝導帯に電子を供給してしまうため、僅かな酸素欠乏により大きく絶縁性が劣化してしまう。また、ＣＶＤ成膜ガス中に含まれる炭素，塩素等の不純物が取り残されるため、これも酸素欠乏等を引き起こす原因になり、ＴｉＯ2 膜１０２の信頼性を劣化させる原因となる。また、シリコン酸化膜のＣＶＤでも見られるように、ＣＶＤ膜は熱酸化で形成した酸化膜より密度が低くなりやすい。そのため、これも酸素欠乏を引き起こす原因になる。これらより、信頼性の高いトランジスタの形成は不可能となる。
【０００７】
【発明が解決しようとする課題】
このように従来、ゲート絶縁膜としてＴｉＯ2 等の金属酸化物を用いる場合、ＣＶＤ法で酸素が完全に供給されたＴｉＯ2 を形成することは難しく、僅かな酸素欠乏により絶縁特性が劣化する。さらに、ＣＶＤ成膜ガス中に含まれる炭素，塩素等の不純物が取り残され、これも酸素欠乏等を引き起こす原因になり、ＴｉＯ2 膜の信頼性を劣化させる要因となる。
【０００８】
本発明は、上記事情を考慮して成されたもので、その目的とするところは、金属酸化物からなるゲート絶縁膜等の信頼性を向上させることができ、素子特性の向上及び信頼性の向上をはかり得る半導体装置の製造方法を提供することにある。
【０００９】
【課題を解決するための手段】
（構成）
上記課題を解決するために本発明は次のような構成を採用している。
【００１０】
即ち本発明は、ゲート絶縁膜等に金属酸化物膜を用いる半導体装置の製造方法において、シリコン基板上に厚さ５ｎｍ以下の金属化合物膜を成膜する第１の工程と、前記金属化合物膜を熱酸化して金属酸化膜にする第２の工程と、前記金属酸化膜上に前記金属酸化合物膜と同じ材料からなる厚さ５ｎｍ以下の金属化合物膜を成膜した後に該金属化合物膜を熱酸化して金属酸化膜を形成することを所定回数繰り返す第３の工程と、前記第３の工程により得られた前記金属酸化膜上に電極を形成する工程とを含むことを特徴とする。
【００１１】
ここで、本発明の望ましい実施態様としては次のものがあげられる。
【００１２】
(1) 金属化合物膜は、金属窒化物，又は酸素を含む金属窒化物であること。
(2) 金属化合物膜は、金属炭化物，又は酸素を含む金属炭化物であること。
(3) 金属化合物膜は、金属窒化炭化物，又は酸素を含む金属窒化炭化物であること。
(4) 金属化合物膜は、チタン窒化物，ジルコニウム窒化物，ハフニウム窒化物，タンタル窒化物，又はニオブ窒化物のいずれかであること。
(5) 金属化合物膜は、チタン炭化物，ジルコニウム炭化物，ハフニウム炭化物，タンタル炭化物，又はニオブ炭化物のいずれかであること。
【００１７】
（作用）
本発明によれば、例えばゲート絶縁膜として用いられる金属酸化物膜であるＴｉＯ2 ，ＺｒＯ2 ，ＨｆＯ2 ，Ｔａ2 Ｏ5 等の成膜に際して、まずはそれら酸化物の金属からなる金属化合物膜を薄く（例えば１０ｎｍ以下、望ましくは５ｎｍ以下）成膜してから酸化を行うようにしている。ここで、熱酸化により形成した金属酸化物膜は、酸素の欠乏がなく、また膜中不純物は酸化中に外方拡散してしまう。このため、Ｓｉ上に直接ＣＶＤ法によって金属酸化物膜を成膜するときに問題となる膜中不純物や酸素欠乏の問題を回避することが可能となる。
【００１８】
また、電極を構成する酸化物形成時のギブス(Gibbs) 自由エネルギー減少量が、ゲート絶縁膜となる金属酸化膜を構成する金属の酸化物形成時のそれよりも大きい場合に、ゲート絶縁膜最上層に酸化物形成時のギブス自由エネルギー減少量が、電極を構成する金属と同じかそれ以上の金属を用いた金属酸化物膜を形成することで、電極とゲート絶縁膜との反応が起こらないような誘電体膜構造を実現することができる。
【００１９】
【発明の実施の形態】
以下、本発明の詳細を図示の実施形態によって説明する。
【００２０】
（第１の実施形態）
図１は、本発明の第１の実施形態に係わる半導体装置の製造工程を示す断面図である。
【００２１】
まず、図１（ａ）に示すように、シリコン基板１０上に２ｎｍ程度の薄いＴｉＮ膜１１を成膜する。この成膜法としては、ＴｉＣｌ4 とＮＨ3 ガス雰囲気のＣＶＤ法を用いればよい。
【００２２】
なお、ＴｉＮのＣＶＤ法としては、ＴｉＣｌ4 ／ＮＨ3 系に限らず、（Ｃ5 Ｈ5 ）（Ｃ8 Ｈ8 ）Ｔｉ／ＮＨ3 系，（Ｃ5 Ｈ5 ）2 Ｔｉ［Ｎ（ＣＨ3 ）2 ］2 ／ＮＨ3 系，（Ｃ5 Ｈ5 ）2 ＴｉＣｌ2 ／ＮＨ3 系，［（ＣＨ3 ）3 ＳｉＣＨ2 ］4 Ｔｉ／ＮＨ3 系，Ｔｉ［Ｎ（ＣＨ3 ）2 ］4 系，Ｔｉ［Ｎ（Ｃ2 Ｈ5 ）2 ］4 系，（Ｃ5 Ｈ5 ）2 Ｔｉ（Ｎ3 ）2 系等を用いてＴｉＮを成膜してもよい。後者の３つのガスはＮＨ3 やＮラジカルのような窒化剤がなくともＴｉＮを成膜できるが、窒化剤を添加して成膜してもよい。また、Ｔｉターゲット若しくはＮを含むＴｉターゲットと、Ａｒ，Ｋｒ，若しくはＸｅとＮ2 などのＮを含むガスの混合ガスのプラズマを用いたスパッタ法、又は真空蒸着法でもよい。
【００２３】
次いで、図１（ｂ）に示すように、Ｏ2 雰囲気，Ｏ3 雰囲気，又は酸素ラジカル若しくは水蒸気を含む雰囲気中での熱処理によりＴｉＮ膜１１の酸化を行って、厚さ４ｎｍ程度のＴｉＯ2 膜１２を形成する。また、この酸化を過剰に行ってシリコン基板１０とＴｉＯ2 膜１２の界面にシリコン酸化膜を形成してもよい。ここで、さらに厚膜の例えば２０ｎｍ程度のＴｉＯ2 膜が必要なときは、１０ｎｍ程度成膜したＴｉＮ膜の酸化を行って２０ｎｍ程度のＴｉＯ2 膜を形成してもよいが、酸化するＴｉＮ膜が薄くなるほど、酸化中に発生する窒素やＴｉＮ膜の成膜中に混入した塩素や炭素等の不純物が酸化中に外方拡散しやすく、不純物のない酸素欠乏のない膜質の良好なＴｉＯ2 膜を得やすいこととが本発明者らの実験で明らかとなった。また、ＴｉＯ2 の厚膜化と共に結晶粒が大きくなることも判明しており、厚膜では表面モフォロジーも劣化しやすいため、薄膜が望ましい。
【００２４】
そこで、厚いＴｉＯ2 膜を形成する場合は、２ｎｍ程度のＴｉＮ膜の成膜と酸化の工程を繰り返し行うことで厚いＴｉＯ2 膜を形成すると、より高品質の厚いＴｉＯ2 膜を得ることができる。例えば、薄い２ｎｍ程度のＴｉＮ膜の成膜とその酸化を５回繰り返すことで、厚さ２０ｎｍ程度のＴｉＯ2 膜を形成できる。
【００２５】
また、酸化温度は高いほど不純物が少なくなるが、同時にＴｉＯ2 膜の結晶粒径も酸化温度上昇と共に大きくなる。結晶粒径の増大は表面モフォロジーを劣化させる。よって、酸化温度は５００℃以下の低温にするのが望ましく、酸化温度の低温化で問題となる膜中の不純物は、酸化するＴｉＮ膜厚を薄く５ｎｍ以下、望ましくは２ｎｍ以下にすることで外方拡散させるのが望ましい。
【００２６】
次いで、図１（ｃ）に示すように、バリアメタルとして例えばＴｉＮ膜１３をＣＶＤ法により成膜し、続いてゲート電極１４として所望のメタルを形成する。以上により、ゲート絶縁膜がＴｉＯ2 のゲート膜構造が形成できる。
【００２７】
ここで、本実施形態の特徴は、ＴｉＮ膜１１を成膜してその酸化を行ったことである。従来方法のように直接ＣＶＤ法により形成したＴｉＯ2 膜と異なり、本実施形態でのＴｉＯ2 膜は熱酸化により形成されているため、酸素が十分供給されて酸素欠乏のない信頼性の高い膜として形成できる。さらに、その酸化するＴｉＮの膜厚を５ｎｍ以下、望ましくは２ｎｍ以下にすることで、酸化中に発生する窒素，炭素，塩素等の不純物は容易に外方拡散して膜中から追い出すことが可能である。
【００２８】
なお、既にＡｌの熱酸化によりＡｌ2 Ｏ3 を形成する報告がなされているが、この方法ではＡｌの酸化中の熱工程によりＡｌが下地のシリコン基板やシリコン酸化膜と反応してしまう。これに対し本実施形態は、ＴｉＮ膜にはシリコンが拡散せず、ＴｉＮは下地となるシリコン基板と反応を起こさないため、酸化中の熱工程で下地のシリコン基板と反応を起こすこともなくＴｉＯ2 膜を形成できる。よって、シリコン基板とのシリサイド反応によるゲート絶縁膜とシリコン基板界面のラフネスの悪化等の問題は完全に回避できる。
【００２９】
また、図１（ｂ）においてＴｉＮ膜１１の酸化を行う時に、過剰な酸化によりシリコン基板１０とＴｉＯ2 膜１２の界面にシリコン酸化膜が形成され、その厚みが厚くなり過ぎる場合がある。このようなときは、ＴｉＮ膜１１の成膜前に予めシリコン基板１０上に極薄い１ｎｍ程度のシリコン窒化酸化膜をＮＯ，或いはＮ2 Ｏ等のガスを含む雰囲気で酸化させて形成しておき、この膜によりシリコン基板１０が酸化されるのを防げばよい。また、シリコン窒化酸化膜ではなくシリコン酸化膜を形成しておいてもよい。
【００３０】
また、本実施形態ではＴｉＮ膜１１を成膜して酸化したが、上記のように本発明の効果は下地となるシリコン基板と反応しない金属化合物を成膜して、それを酸化して熱酸化により金属酸化膜を形成することにある。従って、ＴｉＮ以外にＴｉＣでもよい。
【００３１】
また、酸素を含んだＴｉＯＮ膜、更には炭素を加えたＴｉＯＮＣ膜としてもよい。この場合は、ＴｉＮ膜が成膜時に既に結晶粒が存在するのに対し、酸素や炭素を含ませることで結晶粒をより小さく、或いはアモルファス状態にすることができるので、表面モフォロジーがより向上する。よって、それを酸化して形成したＴｉＯ2 膜も表面ラフネスも少ない膜にすることが可能である。
【００３２】
ＴｉＯＮ膜，ＴｉＮＣ膜，又はＴｉＯＮＣ膜のＣＶＤガスソースとしては、ＴｉＣｌ4 とＮＨ3 とＯ2 を含むガス、或いはＣを含むガスとして、（Ｃ5 Ｈ5 ）（Ｃ8 Ｈ8 ）Ｔｉ／ＮＨ3 系，（Ｃ5 Ｈ5 ）2 Ｔｉ［Ｎ（ＣＨ3 ）2 ］2 ／ＮＨ3 系，（Ｃ5 Ｈ5 ）2 ＴｉＣｌ2 ／ＮＨ3 系，［（ＣＨ3 ）3 ＳｉＣＨ2 ］4 Ｔｉ／ＮＨ3 系，Ｔｉ［Ｎ（ＣＨ3 ）2 ］4 系，Ｔｉ［Ｎ（Ｃ2 Ｈ5 ）2 ］4 系，（Ｃ5 Ｈ5 ）2 Ｔｉ（Ｎ3 ）2 系等の有機系ガスを用いればよい。更には、Ｔｉターゲット或いはＯやＮやＣを含むＴｉターゲットを用いて、Ａｒ，Ｋｒ，又はＸｅとＯやＮを含む混合ガスプラズマを用いたスパッタ法により成膜してもよい。
【００３３】
さらに、酸素の欠乏しているＴｉＯ2-x 膜を酸化してＴｉＯ2 膜を形成してもよい。この場合も熱酸化によりＴｉＯ2 膜が形成されるので、同様の効果が得られる。ＴｉＯ膜，或いはＴｉＯ2-x 膜のＣＶＤガスソースとしては、Ｔｉ（Ｃ11Ｈ19Ｏ2 ）Ｃｌ2 系，Ｔｉ（ＯＣ2 Ｈ5 ）4 系，Ｔｉ（ｉ−ＯＣ3 Ｈ7 ）4 系，Ｔｉ（ＯＣＨ3 ）4 系，Ｔｉ（ｎ−ＯＣ4 Ｈ9 ）4 系があり、４００℃から７５０℃の温度範囲内でＴｉＯ2-x の成膜が可能である。
【００３４】
また、本実施形態ではＴｉＯ2 膜の形成法について述べたが、ＴｉＮ膜と同様に下地となるシリコン基板と反応を起こさない金属窒化物であれば、本実施形態と同様のメリットを得ることができる。具体的にあげれば、ＺｒＮ，ＨｆＮ，ＴａＮ，ＮｂＮである。これらを酸化してそれぞれＺｒＯ2 ，ＨｆＯ2 ，Ｔａ2 Ｏ5 ，Ｎｂ2 Ｏ5 を形成してもよい。また、ゲート絶縁膜としてＺｒＯ2 ，ＨｆＯ2 ，Ｔａ2 Ｏ5 ，Ｎｂ2 Ｏ5 を用いることは、以下のメリットがさらに追加される。
【００３５】
（ＺｒＯ2 ）：ゲート電極として、実施形態のＴｉＮ電極のみならず、ＺｒＮもゲート絶縁膜であるＺｒＯ2 と反応することもなく電極として用いることが可能になる。ＺｒＮはＴｉＮよりさらに仕事関数が低い。そのため、ＭＯＳＦＥＴにおいて低いしきい値Ｖthを要求されるｎ型のＭＯＳＦＥＴに使用することで、ＴｉＮよりさらにしきい値Ｖthを下げることが容易になる。また、バンドギャップもＴｉＯ2 の３ｅＶに対してＺｒＯ2 は８ｅＶである。そのため、薄膜でも絶縁性の良い膜を得やすくなる。
【００３６】
（ＨｆＯ2 ）：ゲート電極として、実施形態のＴｉＮそして上記のＺｒＮのみならず、ＨｆＮもゲート絶縁膜であるＨｆＯ2 と反応することもなく電極として用いることが可能になる。ＨｆＮはＴｉＮやＺｒＮよりさらに仕事関数が低い。そのため、ＭＯＳＦＥＴにおいて低いしきい値Ｖthを要求されるｎ型のＭＯＳＦＥＴに使用することで、ＴｉＮやＺｒＮよりさらにしきい値Ｖthを下げることが容易になる。また、バンドギャップもＺｒＯ2 と同じくＨｆＯ2 は８ｅＶである。そのため、薄膜でも絶縁性の良い膜を得やすくなる。
【００３７】
（Ｔａ2 Ｏ5 ）：現在最も研究されている高誘電体であり、開発費用を上記金属酸化膜よりも削減可能である。
（Ｎｂ2 Ｏ5 ）：Ｔａ2 Ｏ5 とほぼ同様の膜特性であるため、Ｔａ2 Ｏ5 の技術をそのまま受け継がせることが容易である。
【００３８】
（第２の実施形態）
第１の実施形態では、金属酸化物膜の成膜法について説明したが、本実施形態では、電極と化学反応を起こし得る金属酸化膜を用いても、電極と反応させない方法について説明する。図２は、本発明の第２の実施形態に係わる半導体装置の製造工程を示す断面図である。
【００３９】
まず、図２（ａ）に示すように、シリコン基板２０上に、基板２０の熱酸化により得られた１ｎｍ程度のごく薄いシリコン酸化膜２１を介して、ゲート絶縁膜となる高誘電体膜として１０ｎｍ程度のＴａ2 Ｏ5 膜２２を第１の実施形態で述べた方法で成膜する。即ち、ＴａＮ膜を成膜した後にこれを酸化してＴａ2 Ｏ5 膜を形成する。ここで、シリコン酸化膜２１は他の絶縁膜、例えばＮ2 Ｏ，ＮＯ，或いはＮＨ3 等のガスを含む雰囲気中にて形成された、膜厚１ｎｍ程度のシリコン酸化窒化膜でもよい。また、Ｔａ2 Ｏ5 膜２２をシリコン基板２０上に直接成膜してもよい。
【００４０】
次いで、第１の実施形態で述べた方法を用いて、図２（ｂ）に示すように、Ｔａ2 Ｏ5 膜２２上に例えば４ｎｍの薄いＴｉＮ膜２３を形成し、続いて図２（ｃ）に示すように、これを酸化してＴｉＯ2 膜２４を形成する。
【００４１】
次いで、図２（ｄ）に示すように、メタル電極のゲート絶縁膜への拡散を防ぐため、或いは仕事関数を制御するバリアメタルとして、ＴｉＯ2 膜２４上にＴｉＮ膜２５を成膜する。
【００４２】
次いで、図２（ｅ）に示すように、Ａｌ，Ｗ，Ｃｕ，Ａｇ等、所望のゲートメタル電極２６をＣＶＤ法或いはスパッタ法或いはメッキ処理等により成膜する。
【００４３】
このように本実施形態によれば、Ｔａ2 Ｏ5 膜２２上に薄いＴｉＯ2 膜２４を形成してからＴｉＮ膜２５を形成することにより、直接Ｔａ2 Ｏ5 膜２２上にＴｉＮ膜２５を成膜した場合に起こる問題を回避できる。
【００４４】
上記の問題とは、ＴｉＮ／Ｔａ2 Ｏ5 界面ではＴｉＯ2 とＴａＮが形成される反応が進行し、Ｔａ2 Ｏ5 膜２２は還元されて絶縁性を失っていくことである。この還元反応は、電極となるＴｉＮ膜２５を構成する金属であるＴｉの酸化物形成時のギブス自由エネルギー減少量が、Ｔａ2 Ｏ5 膜２２を構成する金属であるＴａの酸化物形成時のギブス自由エネルギー減少量よりも大きいためである。よって、このようなゲート絶縁膜の還元反応による劣化を防ぐには、電極に用いる金属はゲート絶縁膜に用いる金属より酸化物形成時のギブス自由エネルギー減少量が同じか小さいことが必要である。
【００４５】
本実施形態では、電極であるＴｉＮ膜２５とゲート絶縁膜であるＴａ2 Ｏ5 膜２２との間に、電極と反応を起こさないＴｉＯ2 膜２４を薄く成膜しておくことで、この問題を回避することに成功した。即ち、ＴｉＯ2 を構成する金属はＴｉＮを構成する金属と同じであり、電極に用いる金属はゲート絶縁膜の最上層に用いる金属と酸化物形成時のギブス自由エネルギー減少量が同じとなり、これにより電極下地の絶縁膜の還元反応が生じるのを防止することができる。
【００４６】
（第３の実施形態）
第１及び第２の実施形態では、ゲート絶縁膜と電極の成膜方法について説明したが、本実施形態では、これらの実施形態でのゲート膜構造を用いたトランジスタの形成方法を説明する。図３及び図４は、本発明の第３の実施形態に係わる半導体装置の製造工程を示す断面図である。
【００４７】
まず、図３（ａ）に示すように、シリコン基板３０上にＳＴＩ技術等を用いて素子分離領域３１を形成する。続いて、将来除去されるダミーのゲートとして、例えば６ｎｍ程度のゲート酸化膜３２，１５０ｎｍ程度のポリシリコン膜３３，５０ｎｍ程度の第１のシリコン窒化膜３４の積層構造からなるダミーゲート構造を、酸化技術，ＣＶＤ技術，リソグラフィ技術、そしてＲＩＥ技術を用いて形成する。そして、イオン注入技術を用いてエクステンション拡散層領域３５を形成し、さらに第２のシリコン窒化膜３６からなる幅が４０ｎｍ程度のゲート側壁をＣＶＤ技術とＲＩＥ技術により形成する。
【００４８】
次いで、図３（ｂ）に示すように、イオン注入技術によりソース・ドレイン拡散層３７を形成後、サリサイド・プロセス技術を用いて、ダミーゲートをマスクにソース・ドレイン領域のみに４０ｎｍ程度のＣｏＳｉ2 ，又はＴｉＳｉ2 等の金属シリサイド層３８を形成する。
【００４９】
次いで、図３（ｃ）に示すように、層間絶縁膜３９として、例えばＳｉＯ2 膜をＣＶＤ法により堆積して、ＣＭＰ技術により平坦化を行うことにより、ダミーゲートの上部の第１のシリコン窒化膜３４，第２のシリコン窒化膜３６の表面を露出させる。
【００５０】
次いで、図４（ｄ）に示すように、例えば燐酸を用いて、ダミーゲート上部の第１のシリコン窒化膜３４を層間絶縁膜３９に対して選択的に除去する。このときにゲート側壁の第２のシリコン窒化膜３６もポリシリコン膜３３の高さ程度までエッチングされる。続いて、例えばラジカル原子エッチング技術を用いてダミーゲートのポリシリコン膜３３を、層間絶縁膜３９，ゲート側壁である第２のシリコン窒化膜３６に対して選択的に除去する。その後、弗酸等のウェット処理によりダミーのゲート酸化膜３２を除去することにより、ゲート形成部が全て開口される。
【００５１】
次いで、図４（ｅ）に示すように、第１又は第２の実施形態で示した方法により、高誘電体膜のゲート絶縁膜４０とゲート電極４１を形成する。
【００５２】
これ以降は、図４（ｆ）に示すように、ＣＭＰ技術を用いて、ゲート絶縁膜４０，ゲート電極４１の平坦化を層間絶縁膜３９が露出するまで行う。以上の工程により、ゲート絶縁膜４０が高誘電体絶縁膜を有し、ゲート電極４１はメタルであり、ソース・ドレインは金属シリコンサイドにより低抵抗化されたＭＯＳＦＥＴが完成する。
【００５３】
ここで、第１の実施形態で示したゲート絶縁膜成膜法を本実施形態のようなダマシーン・ゲートへ適用したときのメリットを説明する。
【００５４】
図５（ａ）は、底面がシリコン基板５０で側壁が絶縁膜５１により形成された溝を模式的に示したものである。これは、上記では図４（ｄ）に示す工程に相当し、溝内にゲート絶縁膜やゲート電極が埋め込まれる。溝内にゲート絶縁膜を成膜するときに、従来技術を用いて直接ＴｉＯ2 膜をＣＶＤ法により成膜すると、最も良好なカバーレッジのＣＶＤ技術を用いても、図５（ｂ）に示すように、ゲート絶縁膜５３の厚みＤはどこでも同じである。そのため、角部の厚みＡは、底部の厚みＤの２1/2 倍以上になることはない。このような角では、ゲート電極に印加された電圧により角部での電界集中を避けることができないため、ゲート耐圧不良を引き起こしやすくなる。
【００５５】
これに対して本実施形態は、まずＣＶＤ法等を用いてＴｉＮ膜を成膜し、続いて酸化を行ってＴｉＯ2 膜にしている。ＴｉＮ膜のカバーレッジは従来技術と同様に角部の厚みＡは厚みＤの２1/2 倍以下となる。しかし、続いて酸化を行うことにより、ＴｉＮ膜は体積が２倍近くなってＴｉＯ2 膜となるため、角部は図５（ｃ）に示すように、他より厚く成膜された状態となる。そして、角部の厚みＡは、底部の厚みＤの２1/2 倍より大きくなる。従って、従来技術と異なり角部での電界集中はなくなり、ゲート耐圧不良を大幅に改善することが可能になる。
【００５６】
（第４の実施形態）
第３の実施形態では、本発明をＭＯＳＦＥＴのゲート絶縁膜に適用した例を説明したが、本発明はゲート絶縁膜のみならず、様々なキャパシタ構造に適用できる。例えばＤＲＡＭセルのトレンチキャパシタに応用することもできる。
【００５７】
図６は、本発明を用いてトレンチ・キャパシタを形成したＤＲＡＭセル構造を実現するための工程断面図である。まず、図６（ａ）に示すように、シリコン基板６０の表面にエッチングによりトレンチ６１を形成した後、Ａｓの気相拡散等を用いてトレンチ内壁にｎ型拡散層６２を形成する。
【００５８】
次いで、図６（ｂ）に示すように、第１の実施形態方法を用いて、トレンチ６１の内壁に沿ってＴｉＯ2 膜６３を形成し、続いてトレンチ６１内にポリシリコン膜６４を埋め込み形成する。具体的には、トレンチの内部を含む基板表面の全面にＴｉＮ膜を薄く成膜した後、これを酸化してＴｉＯ2 膜６３を形成し、このＴｉＯ2 膜６３上にポリシリコン膜６４を堆積し、続いてＣＭＰ等により基板表面が露出するまで平坦化することによって、トレンチ６１内にＴｉＯ2 膜６３を介してポリシリコン膜６４が埋め込まれた構造を形成する。
【００５９】
次いで、図６（ｃ）に示すように、素子分離領域６５を形成すると共に、ゲート酸化膜（図示せず）を介してゲート電極６６を形成し、更にはソース・ドレイン拡散層６７等を形成することにより、トレンチ・キャパシタからなるＤＲＡＭセルが実現される。
【００６０】
このように本実施形態によれば、ＴｉＯ2 膜６２はＴｉＮを酸化して形成したものであるため、酸素欠乏のない信頼性の高いキャパシタ絶縁膜となり、さらにトレンチ角部における膜厚を他よりも厚くできるため、キャパシタ絶縁膜の耐圧不良を改善することができる。
【００６１】
なお、本発明は上述した各実施形態に限定されるものではなく、その要旨を逸脱しない範囲で、種々変形して実施することができる。
【００６２】
【発明の効果】
以上詳述したように本発明によれば、ゲート絶縁膜等に金属酸化物膜を用いる半導体装置の製造方法において、半導体基板上に直接又は絶縁膜を介して金属化合物膜を成膜した後に、この金属化合物膜を酸化して金属酸化物膜にするようにしているので、酸素欠乏のない金属酸化物からなるゲート絶縁膜等の信頼性を大幅に向上させることができ、素子特性の向上及び信頼性の向上をはかることができる。
【００６３】
また、ゲート絶縁膜を２層の金属酸化物膜で形成し、ゲート電極を構成する金属の酸化物形成時のギブス自由エネルギー減少量が、ゲート絶縁膜となる金属酸化物膜（第１の金属酸化物膜）を構成する金属のそれよりも大きい場合に、ゲート絶縁膜最上層に、酸化物形成時のギブス自由エネルギー減少量が、ゲート電極を構成する金属のそれよりも大きいか或いは等しい金属を用いた金属酸化物膜（第２の金属酸化物膜）を形成しているので、ゲート電極とゲート絶縁膜との反応が起こらないような誘電体膜構造を実現することができ、これにより素子特性の向上をはかることが可能となる。
【図面の簡単な説明】
【図１】第１の実施形態に係わる半導体装置の製造工程を示す断面図。
【図２】第２の実施形態に係わる半導体装置の製造工程を示す断面図。
【図３】第３の実施形態に係わるＭＯＳＦＥＴの製造工程を示す断面図。
【図４】第３の実施形態に係わるＭＯＳＦＥＴの製造工程を示す断面図。
【図５】第３の実施形態の効果を説明するための模式図。
【図６】第４の実施形態に係わるＤＲＡＭセルの製造工程を示す断面図。
【図７】従来プロセスを説明するための工程断面図。
【符号の説明】
１０，２０，３０，５０，６０…シリコン基板
１１，２３，２５…ＴｉＮ膜
１２，２４，６３…ＴｉＯ2 膜
１３…ＴｉＮ膜
１４，２６…ゲートメタル電極
２１…シリコン酸化膜
２２…Ｔａ2 Ｏ5 膜
２５…ＴｉＮ膜
２６…ゲートメタル電極
３１…素子分離領域
３２…ダミーゲート酸化膜
３３，６４…ポリシリコン膜
３４，３６…シリコン窒化膜
３５…エクステンション拡散層領域
３７，６７…ソース・ドレイン拡散層
３８…金属シリサイド層
３９，５１…層間絶縁膜
４０，５３…ゲート絶縁膜
４１，６６…ゲート電極
６１…トレンチ
６２…ｎ型拡散層
６５…素子分離領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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