(57)【特許請求の範囲】
【請求項１】
位相同期ループにおいて使用する周波数検出回路（１０）であって、
（ａ）前記位相同期ループの周波数基準（１２）を受け入れて遅延された周波数基準（１６）を生成する第１の遅延部（１４）、
（ｂ）前記位相同期ループのフィードバック信号を受け入れて遅延されたフィードバック信号を生成する第２の遅延部（２０）、
（ｃ）前記位相同期ループのアップポンプ信号（２６）を前記遅延された周波数基準（１６）のレートでサンプルしてアップポンプ信号サンプルを生成する第１のサンプラ（２４）、
（ｄ）前記位相同期ループのダウンポンプ信号（３０）を前記遅延されたフィードバック信号のレートでサンプルしてダウンポンプ信号サンプルを生成する第２のサンプラ（２８）、そして、
（ｅ）前記アップポンプ信号サンプルが実質的に前記ダウンポンプ信号サンプルと整合した時周波数ロック指示信号（３８）を生成する周波数ロック指示器（３６）、
を具備することを特徴とする位相同期ループにおいて使用する周波数検出回路（１０）。
【請求項２】
位相同期ループにおいて使用する周波数検出回路（１０）であって、
（ａ）前記位相同期ループの周波数基準（１２）を所定の遅延時間だけ遅延させて遅延された周波数基準（１６）を生成する遅延要素（１４）、
（ｂ）前記位相同期ループのアップポンプ信号（２６）を前記遅延された周波数基準（１６）のレートでかつ前記遅延された周波数基準（１６）の第１のエッジでサンプルし前記アップポンプ信号（２６）の持続時間が前記所定の遅延時間より大きい場合に第１のアップポンプ信号サンプルを生成し、かつ前記アップポンプ信号（２６）の持続時間が前記所定の遅延時間より小さい場合に第２のアップポンプ信号サンプルを生成するサンプラ（２４）、そして
（ｃ）前記サンプラ（２４）が前記第２のアップポンプ信号サンプルを生成した時周波数ロック指示信号を生成するロック指示器（３６）、
を具備することを特徴とする位相同期ループにおいて使用する周波数検出回路（１０）。
【請求項３】
位相同期ループにおいて使用する周波数検出回路（１０）であって、
（ａ）前記位相同期ループのフィードバック基準を所定の遅延時間だけ遅延させて遅延されたフィードバック信号を生成する遅延要素（２０）、
（ｂ）前記位相同期ループのダウンポンプ信号（３０）を前記遅延されたフィードバック信号のレートでかつ前記遅延されたフィードバック信号の第１のエッジでサンプルし、前記ダウンポンプ信号の持続時間が前記所定の遅延時間より大きい場合に第１のダウンポンプ信号サンプルを生成し、かつ前記ダウンポンプ信号（３０）の持続時間が前記所定の遅延時間より小さい場合に第２のダウンポンプ信号サンプルを生成するサンプラ（２８）、そして
（ｃ）前記サンプラ（２８）が前記第２のダウンポンプ信号サンプルを生成した時周波数ロック指示信号を生成するロック指示器（３６）、
を具備することを特徴とする位相同期ループにおいて使用する周波数検出回路（１０）。
【請求項４】
位相同期ループ回路の周波数ロック状態を検出する方法であって、
（ａ）前記位相同期ループの周波数基準（１２）を所定の遅延時間だけ遅延させて遅延された周波数基準（１６）を生成する段階、
（ｂ）前記位相同期ループ回路のアップポンプ信号（２６）を前記遅延された周波数基準（１６）のレートでサンプリングし、前記アップポンプ信号（２６）の持続時間が前記所定の遅延時間より大きい場合に第１のアップポンプ信号サンプルを生成し、かつ前記アップポンプ信号（２６）の持続時間が前記所定の遅延時間より小さい場合に第２のアップポンプ信号サンプルを生成する段階、そして
（ｃ）前記第２のアップポンプ信号サンプルが生成された時周波数ロック指示信号を生成する段階、
を具備することを特徴とする位相同期ループ回路の周波数ロック状態を検出する方法。
【請求項５】
位相同期ループ回路の周波数ロック状態を検出する方法であって、
（ａ）前記位相同期ループのフィードバック信号を所定の遅延時間だけ遅延させて遅延されたフィードバック信号（２２）を生成する段階、
（ｂ）前記位相同期ループ回路のダウンポンプ信号（３０）を前記遅延されたフィードバック信号（２２）のレートでサンプリングし、前記ダウンポンプ信号の持続時間が前記所定の遅延時間より大きい場合に第１のダウンポンプ信号サンプルを生成し、かつ前記ダウンポンプ信号（３０）の持続時間が前記所定の遅延時間より小さい場合に第２のダウンポンプ信号サンプルを生成する段階、そして
（ｃ）前記第２のダウンポンプ信号サンプルが生成された時周波数ロック指示信号（３８）を生成する段階、
を具備することを特徴とする位相同期ループ回路の周波数ロック状態を検出する方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は一般的には周波数および位相同期ループに関し、かつより特定的には周波数ロックおよび位相ロック状態を検出するための回路および関連する方法に関する。
【０００２】
【従来の技術】
コンピュータ、電話、ページャ、および他の電子装置に含まれる集積回路はすべて機能するために高周波の周期的クロック信号を必要とする。携帯用電話のような、特定の用途においては、前記高周波クロック信号は基準クロック信号と同相であるがずっと高い周波数でなければならない。これらの用途においては周波数基準信号は提供されるが、前記高周波クロック信号は集積回路によって構築されなければならない。従って、周波数基準と同相であり、かつ周波数基準の倍数の周波数で高周波クロック信号を生成するための回路が開発されてきた。周波数基準はしばしば一様でないデューティサイクルを有するから、前記高周波クロック信号は典型的には前記周波数基準の立上りエッジと同相であるが、前記周波数基準の立下りエッジに関しては同相でないかもしれない。
【０００３】
図１は、位相同期ループ（“ＰＬＬ”）と称される高周波クロック信号を発生するために一般に使用される回路を示す。該ＰＬＬの主たる構成要素は位相検出器、ループフィルタ、電圧制御発振器、およびＮ分周要素である。図示されるように、周波数基準はＰＬＬへの入力として作用する。ＰＬＬ出力は、定常状態では、該周波数基準の周波数のＮ倍の周波数でかつ該周波数基準の立上りエッジと同相で発振する。
【０００４】
Ｎ分周回路要素は前記ＰＬＬ出力をＮで分周してフィードバック信号を提供し、該フィードバック信号は位相検出器において前記周波数基準と比較される。位相検出器は、次に、前記周波数基準とフィードバック信号との間の関係にもとづきループフィルタに対し２つの出力信号を提供する。第１の出力信号はアップポンプ（ｕｐ−ｐｕｍｐ）と称される。第２の出力信号はダウンポンプ（ｄｏｗｎ−ｐｕｍｐ）と称される。前記アップポンプ信号は周波数基準の立上りエッジに際してアクティブハイとなり、一方前記ダウンポンプ信号は前記フィードバック信号の立上りエッジに応じてアクティブハイとなる。しかしながら、もし前記出力信号の内の一方がアクティブハイでありかつ他の出力信号がアクティブハイに移れば、前記出力信号の双方はローになる。
【０００５】
前記アップポンプおよびダウンポンプの双方はループフィルタへの入力として提供される。前記ループフィルタは前記信号の高周波成分をろ波除去しかつ出力電圧を提供するよう作用し、該出力電圧は電圧制御発振器への入力として作用しかつ該電圧制御発振器を制御する。電圧制御発振器はその入力間の電圧に依存する周波数で周期的なかつ対称のクロック信号を生成する。
【０００６】
定常状態の動作の間は、ＰＬＬの出力は周波数基準の所望の周波数倍（Ｎ倍）でかつ該周波数基準と同相になり、従って出力の立上りエッジの１つが前記周波数基準のおのおのの立上りエッジと一致する。しかしながら、定常状態では、前記アップポンプ信号は周波数基準の立上りエッジに応じて立上り、かつダウンポンプ信号は前記フィードバック信号の立上りエッジに応じて立上るから、出力信号の１つは他の出力信号が立上る短期間前に立上ることになる。従って、定常状態でも、おのおのの出力信号は短い期間にわたりアクティブハイに移りかつ次に直ちに立下がる。前記ループフィルタはこれらの過渡的な高周波信号をろ波し、それによってそれらが電圧制御発振器を制御する電圧を変えないようにする。従って、電圧制御発振器の入力間の電圧は定常状態の動作では一定に留まっており、その結果、ＰＬＬの出力も一定に留まっている。
【０００７】
前記周波数基準および前記フィードバック信号が異なる周波数になっているかあるいは立上りエッジが同相でない場合は、アップポンプまたはダウンポンプ信号のいずれかが長い期間の間アクティブハイに留まっている。従って、ループフィルタは電圧制御発振器にかかる電圧を調整しかつ電圧制御発振器の出力の周波数が変化する。該調整は周波数基準およびフィードバック信号が同相かつ同じ周波数になるような時間まで続く。
【０００８】
パワーアップの間、ＰＬＬ出力はそれが定常状態に到達するまで周波数が上昇する。この期間の間は、ＰＬＬ出力は接続された回路をドライブするのに利用できない。そのような指示がなければ、ＰＬＬに接続された回路は該ＰＬＬ出力にもとづき機能しかつ誤った結果を生じる。従って、ＰＬＬがいつ周波数ロック状態に到達しかつまた位相ロック状態に到達したかまたは到達したことを知るのが望ましい。さらに、ＰＬＬがいつその定常状態から離れたかまたは離れたことを知ることが望ましい。従って、周波数ロック状態を通知するために周波数ロック指示器が考案された。
【０００９】
図１の下の部分に示されるように、特定の従来技術の周波数ロック指示器は前記アップポンプ信号およびダウンポンプ信号の双方をＯＲゲートへの入力として提供する。該ＯＲゲートの出力は次に抵抗を通して容量を充電する働きをなす。ＯＲゲートの出力が十分な期間にわたり前記容量に対し論理ハイ信号を提供した時、該ＯＲゲートの出力は前記容量を基準レベルより高く充電している。前記容量の電圧がこの基準レベルに到達した時、カウンタがリセットされる。もし該カウンタがある所定のカウント値に到達する前にリセットされれば、ロック指示器はセットされない。しかしながら、もし該カウンタがそれがリセットされる前に前記所定のカウント値に到達すれば、ロック指示器がセットされる。
【００１０】
【発明が解決しようとする課題】
図１に示される回路は高周波に対してはよく動作した。しかしながら、８キロヘルツが典型的な値である、電気通信の用途において一般的なもののような、より低い周波数では、この回路は良好に動作できなかった。８キロヘルツの周波数基準信号に対しては、該回路において必要とされる容量の量が集積回路上に容易に設けることができない。さらに、そのような回路は動作周波数に依存する。
【００１１】
従って、動作周波数とは無関係に動作する周波数ロックおよび位相ロック指示回路、およびより低い周波数の用途に対して、大きな容量を必要とすることなく動作できることが必要である。
【００１２】
【課題を解決するための手段】
一般に、本発明は位相同期ループ（ＰＬＬ）回路の周波数ロックされたおよび位相ロックされた状態を指示するための装置および方法を提供する。これはアップポンプ信号およびダウンポンプ信号を、それぞれ、周波数基準およびフィードバック基準のレートでサンプリングすることによって達成できる。サンプルされたアップポンプ信号が発生されている時、それらはサンプルされたダウンポンプ信号と比較される。もし、この比較の間に、サンプルされたアップポンプ信号が実質的にサンプルされたダウンポンプ信号と整合すれば、周波数ロックが得られたことになる。位相ロックは所定の期間にわたり前記周波数ロックが連続してアクティブであった場合に得られる。そのような方法および装置によって、周波数および位相ロック指示回路はＰＬＬの動作周波数と独立に動作することができ、かつより低い周波数の用途に対して、大きな容量の必要性なしに動作することができる。
【００１３】
【発明の実施の形態】
図２を参照すると、本発明の第１の実施形態に係わる周波数ロック指示器、または周波数検出回路、１０は第１の遅延部１４、第１のサンプラ２４、およびロック指示器３６を具備する。他の実施形態では、本発明はまた第１の周波数分周器４１、第２の周波数分周器４３、第２のサンプラ２８、第３のサンプラ３２、および第４のサンプラ３４を含むことができる。後に説明するように、周波数ロック指示器１０はロック指示信号３８を提供するために種々の方法で構成することができる。図２は、周波数分周器４１および４３と４つのサンプラを有する１つの形態を示している。しかしながら、第１の実施形態および他の実施形態について共に図２を参照して説明する。
【００１４】
第１の遅延部１４はその入力として周期的な周波数基準１２を受信する。同じ周波数基準１２はまた前記ＰＬＬ（図１に示されている）への入力として作用し、該ＰＬＬとともに周波数ロック指示器１０が動作する。前に述べたように、周波数ロック指示器１０の１つの用途は電気通信領域にあり、その場合共通の周波数基準１２は８キロヘルツで発振する。定常状態では、ＰＬＬの出力は周波数基準１２と同相にあり、かつ周波数基準１２の周波数のＮ倍で発振する。さらに、前に述べたように、ＰＬＬはまた該ＰＬＬの出力をＮで分周することによって生成されるフィードバック信号１８を有している。
【００１５】
前記第１の遅延部１４は好ましくはその入力として周波数基準１２を有しかつＰＬＬ出力の関数の信号によりクロッキングされるＤ型フリップフロップ４０を備えている。好ましくは、前記ＰＬＬ出力の関数はＰＬＬの出力信号をＭで分周したものであり、この場合ＭはＮより小さい。好ましい動作モードにおいては、Ｎは１２８０に選択され、かつＭは８０に選択される。従って、第１の遅延部１４は周波数基準１２のおのおののサイクルの間に１６回クロッキングされる。
【００１６】
第１の遅延部１４の出力は周波数基準１２のローからハイへの遷移後に最初にクロッキングされた時にローからハイへの遷移を生じる。動作においては、従って、第１の遅延部１４の出力は遅延された周波数基準１６であり、該遅延はＰＬＬの出力の半周期のＭ倍に等しい。図４を参照すると、遅延された周波数基準１０４は周波数基準１００と同じであるが時間的に遅延していることが好ましい。
【００１７】
再び図２を参照すると、第１の遅延部１４の出力は第１のサンプラ２４へのクロックとして作用する。第１のサンプラ２４はその入力としてＰＬＬからアップポンプ２６を受け入れる。好ましくは、第１のサンプラ２４はＰＬＬからのアップポンプ２６をその入力として有するＤ型フリップフロップから構成される。従って、第１のサンプラ２４が前記遅延された周波数基準１６でクロッキングされると、第１のサンプラ２４の出力は、アップポンプ２６が第１のサンプラ２４がクロッキングされた時に論理ハイである場合に、論理ハイにセットされる。逆に、第１のサンプラ２４はアップポンプ２６が第１のサンプラ２４がクロッキングされた時に論理ローである場合に論理ローにセットされる。
【００１８】
第１のサンプラ２４の出力はロック指示器３６への入力として作用する。ロック指示器３６は、その出力がロック指示信号３８として作用するＮＯＲゲート５２を備えることが好ましい。ＮＯＲゲート５２がその唯一の入力として前記第１のサンプラ２４の出力を有する場合は、それは単にインバータとして作用する。従って、第１の実施形態の単一入力構成では、ロック指示信号３８は第１のサンプラ２４の出力がアクティブローになった時にアクティブハイになる。
【００１９】
動作においては、従って、周波数ロック指示器１０の第１の実施形態は第１の遅延部１４、第１のサンプラ２４、およびロック指示器３６のみを含みかつ接続されたＰＬＬの出力周波数がＰＬＬのロック周波数に到達するかまたはＰＬＬのロック周波数より高くなった場合にロック指示信号３８を提供する。しかしながら、ＰＬＬの出力周波数がＰＬＬロック周波数より低い場合、ＰＬＬは前記遅延より長くアップポンプを発生し、かつロック指示器３６はロック指示信号３８を提供しない。しかしながら、第１の実施形態はＰＬＬ出力が所望の周波数より高くなった場合にもアクティブなロック指示信号３８を提供する。従って、第１の実施形態は所望の周波数に到達した場合または所望の周波数を超過した場合にロック指示を提供する。
【００２０】
周波数ロック指示器１０の第２の実施形態は第１の遅延部１４、第１のサンプラ２４、およびロック指示器３６を含み、かつまた第２の遅延部２０および第２のサンプラ２８を含む。第１の遅延部１４および第１のサンプラ２４は前に述べたものと同じ機能を行う。
【００２１】
第２の遅延部２０は、好ましくはＤ型フリップフロップ４２を備え、かつまた第１の遅延部１４をクロッキングする前記ＰＬＬ出力の関数によってクロッキングされる。従って、第２の遅延部２０はフィードバック信号１８のローからハイへの遷移の後にそれがクロッキングされる最初の時にローからハイへの遷移を生じる。動作においては、次に、第２の遅延部２０の出力は遅延されたフィードバック信号１８であり、該遅延はＰＬＬの出力の周期のＭ倍に等しい。図４を参照すると、遅延されたフィードバック信号１０６は好ましくはフィードバック信号１０２と同じであるが時間的に遅延されている。
【００２２】
再び図２を参照すると、第２の遅延部２０の出力は第２のサンプラ２８へのクロックとして作用する。第２のサンプラ２８はその入力としてＰＬＬからのダウンポンプ３０を受信する。好ましくは、第２のサンプラ２８はＰＬＬからのダウンポンプ信号３０をその入力として有するＤ型フリップフロップから構成される。従って、第２のサンプラ２８が遅延されたフィードバック信号２２によりクロッキングされることによって、第２のサンプラ２８の出力は第２のサンプラ２８がクロッキングされる時に前記ダウンポンプ信号２６が論理ハイである場合に論理ハイにセットされる。逆に、第２のサンプラ２８の出力は第２のサンプラ２８がクロッキングされる時にダウンポンプ信号３０が論理ローである場合に論理ローにセットされる。
【００２３】
第２のサンプラ２８の出力はまたロック指示器３６に入力される。従って、第２の実施例では、ロック指示信号３８は第１のサンプラ２４および第２のサンプラ２８の両方の出力がアクティブローになった時にのみアクティブハイになる。本発明の第２の実施形態はＰＬＬが定常状態で動作している場合にのみアクティブなロック指示信号３８を提供し、その場合アップポンプ２６は第１のサンプラ２４がクロッキングされる時に論理ローでありかつダウンポンプ３０は第２のサンプラ２８がクロッキングされる時に論理ローである。
【００２４】
図２および図４の双方を参照して、本発明の第２の実施形態の動作を説明する。非同期状態またはアンロック状態１１２では、周波数基準１００およびフィードバック１０２は周波数ロックしておらずかつ位相ロックもしていない。従って、アップポンプ１０８はダウンポンプ信号１１０がアクティブハイになる前の期間にわたりアクティブハイになり、両方をアクティブローにドライブする。遅延された周波数基準１０４はそのローからハイへの遷移に際して第１のサンプラ２４をクロッキングする。その時点で、アップポンプ１０８はアクティブハイでありかつ第１のサンプラ２４の出力はハイである。遅延された周波数基準１０４はそのローからハイへの遷移に際して第２のサンプラ２８をクロッキングする。その時点で、ダウンポンプ信号はローである。従って、第２のサンプラ２８の出力はローである。しかしながら、第１のサンプラ２４の出力はハイであるから、ロック指示信号３８はローであり、「ロックされていない」状態を通知する。
【００２５】
同期状態またはロック状態１１４の間は、周波数基準１００およびフィードバック１０２は周波数および位相ロックしており、同じ周波数であるが互いにやや遅延している。アップポンプ１０８は周波数基準１００のローからハイへの遷移に応じてアクティブハイになり、一方ダウンポンプ信号１００はフィードバック信号１０２のローからハイへの遷移に応じてアクティブハイになる。定常状態の動作では、アップポンプ信号１０８が始めにアクティブハイになり、ダウンポンプ信号１１０が次にハイになり、かつ次に両方がローになる。遅延された周波数基準１０４がローからハイに遷移した時、アップポンプ信号１０８はすでにローである。さらに、遅延されたフィードバック信号１０６がローからハイに遷移した時、ダウンポンプ信号１１０はすでにアクティブローである。その結果、第１のサンプラ２４および第２のサンプラ２８の双方の出力はローであり、すなわち、それらは実質的に整合し、かつロック指示信号３８はアクティブである。
【００２６】
再び図２を参照すると、本発明の第３の実施形態に係わる周波数ロック指示器１０は前記第１および第２の実施形態のすべての要素を含みかつまた第３のサンプラ３２および第４のサンプラ３４を含む。周波数ロック指示器１０が第３のサンプラ３２および第４のサンプラ３４を含む場合、周波数ロック指示器１０はまた第１の周波数分周器４１および第２の周波数分周器４３を含む。第１の周波数分周器４１は周波数基準１２のローからハイへの遷移に応じてその出力に論理ハイおよび論理ローの信号を交互に提供することによって周波数基準１２の周波数の半分で単一均一なデューティサイクルの出力信号を生成する。数多くの周波数基準信号がそれらのローからハイへの遷移のエッジに関してのみ一定の周波数のものであるから、周波数基準１２は第１の遅延部１４がＰＬＬ出力の関数（ｆｕｎｃｔｉｏｎ）または機能によってクロッキングされる前に、ローからハイに、かつ再びローに遷移することができる。従って、第１の周波数分周器４１は、周波数基準１２の１つおきのローからハイへの遷移により５０％のデューティサイクルを有するクロックの一部として遅延された周波数基準１６のローからハイへの遷移が確実に生じるようにする。
【００２７】
周波数基準１２は２で分周されているから、遅延された周波数基準１６は周波数基準１２の１つおきのクロックに応じてのみローからハイに遷移する。しかしながら、遅延された周波数基準１６は周波数基準１２の別の（ａｌｔｅｒｎａｔｉｎｇ）ローからハイへの遷移に応じてハイからローに遷移する。従って、第３のサンプラ３２が遅延された周波数基準１６のハイからローへの遷移に応じてアップポンプの値をラッチするために含まれている。インバータ４５は第３のサンプラ３２へのクロックとして反転された遅延周波数基準１６を提供する。従って、アップポンプが周波数基準１２の中間のローからハイへの遷移に際してアクティブハイである場合は、第３のサンプラ３２はアップポンプをラッチして周波数ロック指示信号３８を禁止する。
【００２８】
第２の周波数分周器４３は同様に前記フィードバック信号１８を２で分周し、それによって遅延されたフィードバック信号２２が前記遅延された周波数基準１６と一致した状態に留まらせる。従って、前記第４のサンプラ３４が同様に遅延された周波数基準１６のハイからローへの遷移に応じてダウンポンプの値をラッチするために含まれている。インバータ４９は第４のサンプラ３４へのクロックとして反転された遅延フィードバック信号２２を提供する。従って、ダウンポンプ３０が前記フィードバック信号１８のローからハイへの中間の遷移に応じてアクティブハイになった時、第４のサンプラ３４はダウンポンプをラッチして周波数ロック指示信号３８を禁止する。
【００２９】
４つすべてのサンプラ２４，２８，３２および３４の出力はロック指示器３６に関連するＮＯＲゲート５２への入力として作用する。第１のサンプラ２４は前記周波数基準１２およびフィードバック信号１８が同期していない時に第１のアップポンプサンプル（ランダムなハイおよびローの信号）を生成し、かつ前記周波数基準１２およびフィードバック信号１８が同期している場合に第２のアップポンプサンプル（すべてローの信号）を生成することに注目すべきである。また、前記第３のサンプラ３２は前記周波数基準１２およびフィードバック信号１８が同期していない時に逆の（ｉｎｖｅｒｓｅ）第１アップポンプサンプル（ランダムなハイおよびローの信号）を生成し、かつ前記周波数基準１２およびフィードバック信号１８が同期している場合に逆の第２アップポンプサンプル（すべてローの信号）を生成することに注意を要する。前記第２のおよび第４のサンプラ２８，４３は前記サンプルされたダウンポンプ信号３０に対して同じ信号サンプルを生成する。従って、４つすべてのサンプラ２４，２８，３２および３４の出力が論理ローである場合、すなわち、それらが実質的に整合する場合にのみ、ロック指示器３６はロック指示信号３８を提供する。このモードでサンプラを使用することにより、周波数および位相ロック回路は従来技術の回路における容量を必要とせず、ＰＬＬの動作周波数に依存せずに信頼性あるロック指示を生成することができ、かつ集積回路上に容易に実施することができる。
【００３０】
動作においては、本発明の周波数ロック指示器１０の第３の実施形態は前記周波数基準１２および前記フィードバック信号１８の周波数の分周を除き第２の実施形態と同様に動作する。第３の実施形態の動作は図４に示されるロック状態１１４に従ってのみロック指示信号３８を発生するが、それは前記周波数基準１２に関してデューティサイクルの考慮の必要性を除去するという重要な利点を与える。従って、周波数ロック指示器１０の第３の実施形態は前記第１または第２の実施形態のものより信頼性あるロック指示信号３８を提供する。
【００３１】
当業者は容易に理解するように、本発明の周波数ロック指示器１０の他の実施形態は第１の２４、第２の２８、第３の３２、および第４の３４のサンプラ、ならびに第１の１４、第２の２０の遅延部の異なる組み合わせを含むことができる。これら異なる実施形態は特定の用途に適用できる利点を与える。
【００３２】
図３は、本発明の好ましい実施形態に係わる位相ロック検出器、または指示器、７０を示す。該位相ロック指示器７０はカウンタ７２、ＡＮＤゲート７４、および周波数分周器８２を具備する。カウンタ７２は好ましくはＮの縦続接続されたＤ型フリップフロップ（７６，７８，…，８０）を具備し、各前段のフリップフロップが次の引き続くフリップフロップへの入力として作用するよう構成されている。ロック指示信号３８は縦続接続されたフリップフロップの最初のものへの入力として作用する。前記周波数基準１２は周波数分周器８２へ入力し、該周波数分周器８２はクロック信号をＮ個のフリップフロップに提供する。Ｎ個のＤ型フリップフロップの出力のおのおのはＡＮＤゲート７４への入力として作用する。ＡＮＤゲート７４の出力は位相ロック指示信号８４を提供する。
【００３３】
動作においては、Ｄ型フリップフロップ（７６，７８，…，８０）のおのおのはクロッキングされた時にその入力における値をラッチする。Ｄ型フリップフロップは縦続接続されているから、フリップフロップ７６への入力におけるいずれの論理ローの信号もＮクロックサイクルの間カウンタ７２を通って「伝搬する」ことになる。さらに、前記ＡＮＤゲートはおのおののＤ型フリップフロップの出力（７６，７８，…，８０）が論理ハイである場合にのみ位相ロック指示信号８４を生成する。従って、ロック指示信号８４が発生されるためには、前記周波数ロック指示信号３８がカウンタ７２のＮクロックの間論理ハイでなければならない。好ましい実施形態では、周波数分周器８２はＮのクロック周期が位相ロック指示信号８４の指示に応じて位相ロック状態を保証するのに十分な余裕（ｍａｒｇｉｎ）を提供するように前記周波数基準１２を分周する。
【００３４】
図５は、周波数ロック指示を生成するための本発明の方法を示す。ステップ１２０において、位相同期ループ（ＰＬＬ）の周波数基準１２は所定の遅延時間の間遅延されて遅延された周波数基準１６を生成する。ステップ１２２において、ＰＬＬのフィードバック基準、または信号、１８は所定の遅延時間だけ遅延されて遅延されたフィードバック信号を生成する。ステップ１２４において、ＰＬＬのアップポンプ２６が前記遅延された周波数基準１６のレートでサンプルされる。前記アップポンプ信号２６は遅延された周波数基準の第１のエッジ（例えば、立上りエッジ）、前記遅延された周波数基準の第２のエッジ（例えば、立下りエッジ）、または前記第１および第２のエッジの双方においてサンプルすることができる。アップポンプ信号２６がサンプルされるに応じて、前記周波数基準および前記フィードバック信号が同期していない時は前記第１のエッジにおけるサンプリングによって第１のアップポンプ信号サンプルが生成され、かつ前記第２のエッジにおけるサンプリングによって逆の（ｉｎｖｅｒｓｅ）第１のアップポンプ信号サンプルが生成される。これらの信号サンプルはＰＬＬが定常状態に到達しようとする時にローからハイおよびハイからローに遷移することになる。いったん定常状態に入ると、前記第１および第２のエッジにおけるアップポンプ信号のサンプリングによって、連続的なローレベルである、第２のアップポンプ信号サンプルおよび逆のアップポンプ信号サンプルが生成される。
【００３５】
ステップ１２６において、ＰＬＬのダウンポンプ３０は前記遅延されたフィードバック信号２２のレートで第１のエッジ、第２のエッジ、または両方のエッジでサンプルされる。アップポンプ信号と同様に、前記周波数基準および前記フィードバック信号が同期していない場合は第１のダウンポンプ信号サンプルおよび逆の第１のダウンポンプ信号サンプルが生成され、かつ前記周波数基準および前記フィードバック信号が同期している場合は第２のダウンポンプ信号サンプルおよび逆の第２のダウンポンプ信号サンプルが生成される。判断ステップ１２８において、サンプルされたアップポンプ信号がサンプルされたダウンポンプ信号と比較される。もしこれらのサンプルが等しくなければ、すなわち、第１のアップおよびダウンポンプ信号サンプルが生成されていれば、ステップ１２９が行われ周波数ロックが得られずまたは指示されず、本方法はステップ１２０に戻る。もし、判断ステップ１２８において、前記サンプルが等しければ、すなわち、第２のアップおよびダウンポンプ信号サンプルが生成されていれば、本方法はステップ１３０に移り、そこで周波数ロックが指示される。
【００３６】
図６は、周波数ロック指示を生成するための本発明の第２の方法を示す。ステップ１３２において、本方法はフィードバック信号１８を所定の遅延時間だけ遅延させることによって遅延されたフィードバック信号２２を生成する。該所定の遅延時間は任意の所望の値に設定することができ、例えば、前記所定の遅延時間は第１の遅延部１４の伝搬遅延時間とすることができる。ステップ１３４において、ダウンポンプ信号３０が図５のステップ１２６において前に述べたのと同様にしてサンプルされる。ステップ１３６において、ダウンポンプサンプルの持続時間がステップ１３２において生成された遅延の持続時間、すなわち、所定の遅延時間、と比較される。もしダウンポンプ信号サンプルの持続時間が前記遅延の持続時間より長ければ、ステップ１３７が次に実行されて周波数ロックが獲得されなかったことになる。ステップ１３７の実行の後、本方法はステップ１３２に戻る。この比較を説明するために、フィードバック信号１０２と遅延されたフィードバック信号１０６を示す図４を参照されたい。図示のごとく、ダウンポンプ信号が遅延されたフィードバック信号の立上りエッジにおいてハイである場合、ＰＬＬはアンロック状態１１２にある。
【００３７】
図６の説明に戻ると、もし前記遅延の持続時間がダウンポンプサンプルの持続時間より長ければ、ステップ１３８が次に実行されて周波数ロックが指示される。実行ステップ１３８の後に、本方法はステップ１３２に戻る。このステップを説明するために、再び図４を参照すると、ロック状態１１４においては、ダウンポンプ信号は遅延されたフィードバック信号１０６の立上りエッジに際してローとなっている。
【００３８】
図７は、周波数ロック指示を生成するための本発明の他の方法を示す。ステップ１４０において、本方法は前記周波数基準を所定の遅延時間だけ遅延させることにより遅延された周波数基準１６を生成する段階を含む。ステップ１４２において、前記アップポンプ信号２６が図５のステップ１２４で説明したようにサンプルされる。判断ステップ１４４において、アップポンプサンプルの持続時間がステップ１４０において発生された遅延の持続時間と比較される。判断ステップ１４４において、もし前記アップポンプサンプルの持続時間が前記遅延の持続時間より長ければ、ステップ１４５が次に実行され周波数ロックが獲得されなかったことになる。ステップ１４５の実行の後、本方法はステップ１４０に戻る。しかしながら、もし判断ステップ１３６において、前記遅延の持続時間がアップポンプサンプルの持続時間より長ければ、ステップ１４６が次に実行され周波数ロックが指示される。ステップ１４６の実行後、本方法はステップ１４０に戻る。
【００３９】
図８は、位相ロック指示を生成するための本発明の方法を示す。判断ステップ１４８において、前記周波数ロック指示３８がアクティブであるか否かが判定される。もし前記周波数ロック指示がアクティブでなければ、ステップ１５０において、カウンタ７２がゼロにセットされ、ステップ１５１において位相ロックが得られなかったことが指示される。しかしながら、もし判断ステップ１４８において、前記周波数ロック指示がアクティブであれば、本方法はステップ１５２に進む。ステップ１５２において、カウンタ７２が１だけ増分される。本方法は次に判断ステップ１５４に進み、そこで新しく増分されたカウント値が前記値Ｎと比較される。もし前記カウント値がＮに等しくなければ、本方法はステップ１４８に戻る。しかしながら、もし前記カウント値がＮに等しければ、本方法はステップ１５６において位相ロックを指示し、ステップ１５８においてカウントを（Ｎ−１）にセットしかつ次にステップ１４８に戻る。従って、周波数ロック指示信号３８が前の（Ｎ−１）クロックサイクルの間アクティブハイであれば、かつ現在のクロックサイクルの間アクティブに留まっていれば、位相ロック指示信号８４が再び生成される。
【００４０】
【発明の効果】
本発明は位相同期ループ（ＰＬＬ）回路の周波数ロックおよび位相ロック状態を指示するための装置および方法を提供する。これは、それぞれ、周波数基準およびフィードバック基準のレートでアップポンプ信号およびダウンポンプ信号をサンプリングすることによって達成できる。これらの信号をこのようにサンプリングすることにより、周波数および位相ロック指示回路はＰＬＬの動作周波数に独立に動作することができ、かつより低い周波数の用途に対しても大きな容量の必要性なしに動作することができる。
【００４１】
上に述べた好ましい実施形態は本発明の原理を説明することを意図しており、本発明の範囲を限定することを意図しているものではない。添付の特許請求の範囲から離れることなく当業者によりこれらの好ましい実施形態に対して種々の他の実施形態および変更を行うことが可能である。
【図面の簡単な説明】
【図１】従来技術の位相同期ループ回路および関連する周波数ロック指示器を示すブロック回路図である。
【図２】本発明に係わる周波数ロック指示器の１実施形態を示すブロック回路図である。
【図３】本発明に係わる位相ロック指示器の１実施形態を示すブロック回路図である。
【図４】図２の周波数ロック指示器の動作の間に変化する信号を示すタイミング図である。
【図５】本発明に係わる周波数ロック指示を発生する方法を詳細に示す論理図である。
【図６】本発明に係わる周波数ロック指示を発生するための方法のステップを詳細に示す論理図である。
【図７】本発明に係わる周波数ロック指示を発生するための方法のステップを詳細に示す論理図である。
【図８】本発明に係わる位相ロック指示を発生するための方法のステップを詳細に示す論理図である。
【符号の説明】
１０  周波数ロック指示器
１４  第１の遅延部
２０  第２の遅延部
２４  第１のサンプラ
２８  第２のサンプラ
３２  第３のサンプラ
３４  第４のサンプラ
３６  ロック指示器
４１  第１の周波数分周器
４３  第２の周波数分周器
４５，４９  インバータ
５２  ＮＯＲゲート
７０  位相ロック指示器
７２  カウンタ
７４  ＡＮＤゲート
７６，７８，…，８０  Ｄ型フリップフロップ
８２  周波数分周器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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