(57)【特許請求の範囲】
【請求項１】
半導体基板上に最下層から、低感度、高感度、低感度の少なくとも３層以上のレジスト層を形成し、この多層レジスト層にリフトオフ用の開口部を設けてＴ型ゲートを形成する際に、前記Ｔ型ゲートの頭部を形成するために、広いエリアを露光し、次に現像して前記多層レジストに前記半導体基板を露出させない程度に最下層の低感度レジスト層を残して前記Ｔ型ゲートの頭部用の開口部を形成し、次に前記Ｔ型ゲートの足部を形成するために、前記開口部の底部に前記開口部の幅より狭い幅を露光し、次に現像して前記半導体基板を露出させるＴ型ゲート形成用のレジストパターン形成工程を備えた半導体装置の製造方法において、
前記Ｔ型ゲートの頭部用の開口部を形成するときに、その開口部の端部の形状が丸みを帯びるように、前記端部の露光量を、前記端部以外の露光量に対して小さくするように構成したことを特徴とする半導体装置の製造方法。
【請求項２】
前記Ｔ型ゲートの頭部用の開口部を形成するときの露光強度分布は、前記開口部の中心から端部に向かうに従って露光強度が徐々に小さくなる露光強度分布であることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記Ｔ型ゲートの頭部用の開口部の底部にその開口部の幅より狭い幅を露光し、次に現像して前記半導体基板を露出させる工程においては、露光を電子線描画で行うと共に、線パタンで行うことを特徴とする請求項１または２記載の半導体装置の製造方法。
【請求項４】
半導体基板上に最下層から、低感度、高感度の２層のレジスト層を形成し、この多層レジスト層にリフトオフ用の開口部を設けてＴ型ゲートを形成する際に、前記Ｔ型ゲートの頭部を形成するために、広いエリアを露光し、次に現像して前記多層レジストに前記半導体基板を露出させない程度に最下層の低感度レジスト層を残して前記Ｔ型ゲートの頭部用の開口部を形成し、次に前記Ｔ型ゲートの足部を形成するために、前記開口部の底部に前記開口部の幅より狭い幅を露光し、次に現像して前記半導体基板を露出させるＴ型ゲート形成用のレジストパターン形成工程を備えた半導体装置の製造方法において、
前記露光を、紫外線等の光を照射する方法により実行すると共に、
露光前にアルカリ浸漬処理を施すように構成し、更に、
前記Ｔ型ゲートの頭部用の開口部を形成するときに、その開口部の端部の形状が丸みを帯びるように、前記端部の露光量を、前記端部以外の露光量に対して小さくするように構成したことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置として例えばＴ型ゲートを有する電界効果トランジスタを製造するような場合に好適する半導体装置の製造方法に関する。
【０００２】
【従来の技術】
ミリ波等の周波数帯域で動作させる電界効果トランジスタ（以下、ＦＥＴと称す）である例えばＨＥＭＴやＭＥＳＦＥＴ等には、ゲートとしていわゆるＴ型ゲートが用いられている。このＴ型ゲートを用いると、ゲート抵抗、ソース抵抗を低減できると共に、ゲート−ソース間容量を低減できるため、ＦＥＴの遮断周波数を向上させることができる。このようなＴ型ゲートを形成する方法は、従来より多数発明されているが、その一例として、感度の異なるレジストを複数層形成し、これら複数のレジスト層を用いてＴ型ゲートを形成する方法がある。例えば３層のレジストを用いてＴ型ゲートを形成する方法の一つに、特開平５−２６５２２３号公報に記載された方法がある。
【０００３】
３層レジスト法の適用形態の一つに以下の方法がある。図９（ａ）に示すように、半導体基板１上に、まず感度が低いレジストにより第１レジスト層２を形成する。そして、この第１レジスト層２上に、第１レジスト層２よりも感度の高いレジストで第２レジスト層３を形成する。更に、この第２レジスト層３上に、第２レジスト層３よりも感度の低いレジストで第３レジスト層４を形成する。この後、第３レジスト層４及び第２レジスト層３の広い範囲を電子線で一括描画（図９（ａ）にて矢印で示す）してから、一括現像することにより、Ｔ型ゲートの頭部を形成するための開口部５を第２レジスト層３及び第３レジスト層４に形成する（図９（ｂ）参照）。
【０００４】
次に、第１レジスト層２のうちの上記開口部５によって露出した部分の中央部を電子線で描画（図９（ｂ）にて矢印で示す）してから、現像することにより、Ｔ型ゲートの足部を形成するための開口部６を形成する（図９（ｃ）参照）。続いて、ゲート用の金属を蒸着した後、レジスト層２、３、４及びレジスト層４上に蒸着された金属層をリフトオフすることにより、Ｔ型ゲートを形成するように構成されている。
【０００５】
【発明が解決しようとする課題】
しかしながら、上記従来構成では、図１０に示すように、第２レジスト層３の現像時、または、その後の工程時に、開口部５の底部において第２レジスト層３の下端部から第１レジスト層２を貫くようなクラック７が発生するという問題点が生じた。このクラック７が発生する原因として、以下のことが考えられる。まず、第２レジスト層３及び第３レジスト層４を電子線で描画するときに、第１レジスト層２がある程度電子線に被曝することにより、第２レジスト層３及び第３レジスト層４を現像するときに第１レジスト層２が現像液に溶解し易くなることである。
【０００６】
また、レジスト層２、３、４を形成する際のベーキング工程において、半導体基板１とレジスト層２、３、４との熱膨張係数の差により、レジスト層の内部に応力が発生する。そして、第２レジスト層３及び第３レジスト層４の現像時に、開口部５の形状によってクラック７が発生する部分に上記応力が集中することである。そして、これら２つの要因が加わることによって、上記クラック７が発生してしまうと考えられるのである。
【０００７】
ここで、応力が上述したように集中する様子を図１１に示す。この図１１は、Ｒａｓｎａ社製のストレスシミュレータ「Ｍｅｃｈａｎｉｃａ」を用いて、レジスト層の総膜厚が１μｍのときに、前記３層レジスト形成時に１００℃のベークを加えた後に、Ｔ型ゲートの頭部を形成するための開口部５を形成する場合に発生する応力分布を計算した結果を図示したものである。この図１１によれば、開口部５の底部における端部、即ち、第２レジスト層３の下端部に近い部分に、最大応力点（この点の応力の強さは５．４×１０８ｄｙｎ／ｃｍ２）が存在していることがわかり、この点からクラック７が発生すると推定することができる。
【０００８】
そして、上記クラック７は、レジスト層の膜厚が増加するほど、発生し易くなるという特性がある。このため、クラック７を発生させないようにするために、レジスト層の総膜厚を制限しなければならなかった。
【０００９】
これに対して、ＦＥＴの雑音を低減させるためには、寄生容量とゲート抵抗を小さくする必要がある。寄生容量の低減のためには、ゲート高さを高くする必要がある。ゲート抵抗を低減するためには、ゲート断面積を大きくする必要がある。ところが、上述したように、レジスト総膜厚が制限されると、Ｔ型ゲートの高さが制限されると共に、ゲート頭部の断面積が小さく制限されてしまう。
【００１０】
この場合、ゲート高さの上限により寄生容量の下限が決まり、ゲート頭部の断面積の上限により抵抗の下限が決まるという特性がある。この結果、レジストのクラック７の発生を防止する構造とするために、ＦＥＴの雑音を低減させることが困難になっていた。
【００１１】
そこで、本発明の目的は、第２レジスト層の下端から第１レジスト層を貫くクラックの発生を極力防止して、レジスト層の膜厚を厚く設定することができる半導体装置の製造方法を提供するにある。
【００１２】
【課題を解決するための手段】
本発明の半導体装置の製造方法は、半導体基板上に最下層から、低感度、高感度、低感度の少なくとも３層以上のレジスト層を形成し、この多層レジスト層にリフトオフ用の開口部を設けてＴ型ゲートを形成する際に、前記Ｔ型ゲートの頭部を形成するために、広いエリアを露光し、次に現像して前記多層レジストに前記半導体基板を露出させない程度に最下層の低感度レジスト層を残して前記Ｔ型ゲートの頭部用の開口部を形成し、次に前記Ｔ型ゲートの足部を形成するために、前記Ｔ型ゲートの頭部用の開口部の底部にこの開口部の幅より狭い幅を露光し、次に現像して前記半導体基板を露出させるＴ型ゲート形成用のレジストパターン形成工程を備えた製造方法において、前記Ｔ型ゲートの頭部用の開口部を形成するときに、その開口部の端部の形状が丸みを帯びるように、前記端部の露光量を、前記端部以外の露光量に対して小さくするように構成したところに特徴を有する。
上記構成によれば、Ｔ型ゲートの頭部用の開口部の端部の形状を丸みを帯びた形状とすることができるから、上記開口部の端部にクラックが発生することを極力防止することができる。
【００１３】
また、前記Ｔ型ゲートの頭部用の開口部を形成するときの露光強度分布は、前記開口部の中心から端部に向かうに従って露光強度が徐々に小さくなる露光強度分布であることが好ましい。
【００１４】
更に、前記Ｔ型ゲートの頭部用の開口部の底部にその開口部の幅より狭い幅を露光し、次に現像して前記半導体基板を露出させる工程においては、露光を電子線描画で行うと共に、線パタンで行うように構成することがより一層好ましい。
【００１５】
本発明の他の半導体装置の製造方法は、半導体基板上に最下層から、低感度、高感度の２層のレジスト層を形成し、この多層レジスト層にリフトオフ用の開口部を設けてＴ型ゲートを形成する際に、前記Ｔ型ゲートの頭部を形成するために、広いエリアを露光し、次に現像して前記多層レジストに前記半導体基板を露出させない程度に最下層の低感度レジスト層を残して前記Ｔ型ゲートの頭部用の開口部を形成し、次に前記Ｔ型ゲートの足部を形成するために、前記開口部の底部に前記開口部の幅より狭い幅を露光し、次に現像して前記半導体基板を露出させるＴ型ゲート形成用のレジストパターン形成工程を備えた製造方法において、前記露光を、紫外線等の光を照射する方法により実行すると共に、露光前にアルカリ浸漬処理を施すように構成し、更に、前記Ｔ型ゲートの頭部用の開口部を形成するときに、その開口部の端部の形状が丸みを帯びるように、前記端部の露光量を、前記端部以外の露光量に対して小さくするように構成したところに特徴を有する。
【００１６】
【発明の実施の形態】
以下、本発明の第１の実施例について図１ないし図７を参照しながら説明する。この第１の実施例は、半導体装置として例えば高電子移動度トランジスタ（以下、ＨＥＭＴと称す）を製造する製造方法である。まず、ＨＥＭＴの下地構造（即ち、ゲートを形成する前までの構造）を製造する方法を、図２及び図３に従って説明する。
【００１７】
この場合、図２（ａ）に示すように、最初に半導体基板として例えば板厚が４５０μｍの半絶縁性ＩｎＰ基板１１の上に、分子線エピタキシー法（以下、ＭＢＥ法と称す）を用いて次の７層の半導体膜１２〜１８を形成する。具体的には、半絶縁性ＩｎＰ基板１１の上に形成する第１の半導体膜１２は、バッファー層となるノンドープのＩｎ０．５２Ａｌ０．４８Ａｓであり、このバッファー層１２は膜厚が１００ｎｍとなるように成長形成されている。
【００１８】
上記バッファー層１２の上に形成する第２の半導体膜１３は、第１チャネル層となるノンドープのＩｎ０．８Ｇａ０．２Ａｓであり、この第１チャネル層１３は膜厚が１６ｎｍとなるように成長形成されている。上記第１チャネル層１３の上に形成する第３の半導体膜１４は、第２チャネル層となるノンドープのＩｎ０．５３Ｇａ０．４７Ａｓであり、この第２チャネル層１４は膜厚が４ｎｍとなるように成長形成されている。上記第２チャネル層１４の上に形成する第４の半導体膜１５は、スペーサ層となるノンドープのＩｎ０．５２Ａｌ０．４８Ａｓであり、このスペーサ層１５は膜厚が５ｎｍとなるように成長形成されている。
【００１９】
そして、上記スペーサ層１５の上に形成する第５の半導体膜１６は、ドープ層となるｎ型のＩｎ０．５２Ａｌ０．４８Ａｓであり、このドープ層１６は膜厚が１０ｎｍとなるように成長形成されている。上記ドープ層１６の上に形成する第６の半導体膜１７は、ゲートコンタクト層となるノンドープのＩｎ０．５２Ａｌ０．４８Ａｓであり、このゲートコンタクト層１７は膜厚が１００ｎｍとなるように成長形成されている。上記ゲートコンタクト層１７の上に形成する第７の半導体膜１８は、キャップ層となるｎ型のＩｎ０．５３Ｇａ０．４７Ａｓであり、このキャップ層１８は膜厚が１００ｎｍとなるように成長形成されている。
【００２０】
次に、上述したように７層の半導体膜をエピタキシャル成長させたエピタキシャル成長基板に、フォトリゾグラフィック工程を用いてキャップ層１８をエッチングすることにより、図２（ｂ）に示すように、メサ構造１９を形成する。続いて、このメサ構造１９の上に、フォトリゾグラフィック工程を用いてＡｕ−Ｇｅ６０ｎｍ、Ｎｉ２０ｎｍ、Ａｕ１５０ｎｍよりなる３層の膜を下から順に積層したオーミック電極２０をリフトオフ形成することにより、図２（ｂ）に示す構造を形成する。
【００２１】
そして、この構造の上にフォトリゾグラフィック工程を用いてＡｕ４００ｎｍよりなる中間配線２１を形成することにより、図３（ｃ）に示す構造を形成する。更に、この構造の上に電子線描画工程を用いてリセス構造２２を形成することにより、図３（ｄ）に示す構造を形成する。ここまで形成した図３（ｄ）の構造が、ＨＥＭＴの下地構造である。そして、この下地構造（のリセス構造２２）の上にＴ型ゲートを形成する。このＴ型ゲートを形成する工程について、以下、図１、図４及び図５を参照して説明する。尚、図４（ａ）〜図５（ｄ）においては、上記図３（ｄ）の下地構造をそのまま図示することを止めて、簡略に表現した基板状の下地構造２３と図示するようにしている。
【００２２】
まず、図４（ａ）に示すように、上記下地構造２３の上に第１レジスト層２４を形成する。具体的には、下地構造２３の上にクリーンオーブンを用いて２００℃（Ｎ２雰囲気中）で２０分間の脱水ベークを施した後、室温まで冷却する。そして、この脱水ベークを行った後、低感度のレジストとして例えば東京応化製ＯＥＢＲ１０００を３５００ｒｐｍで（即ち、多数の素子分の下地構造２３が設けられたウエハを３５００ｒｐｍで回転させながら）塗布してから、プレートヒータを用いて１７０℃で３分間のプリベークを施すことにより、膜厚が３６０ｎｍの第１レジスト層２４を形成する。
【００２３】
続いて、上記第１レジスト層２４を形成した構造を室温まで冷却した後、第１レジスト層２４の上に第２レジスト層２５を形成する。具体的には、まず、第１レジスト層２４よりも高感度のレジストとして例えば東レ製ＥＢＲ−９を３０００ｒｐｍで塗布した後、プレートヒータを用いて１７０℃で３分間のプリベークを施すことにより、膜厚が３６０ｎｍの第２レジスト層２５を形成する。
【００２４】
この後、室温まで冷却した後、第２レジスト層２５の上に第３レジスト層２６を形成する。具体的には、第２レジスト層２５よりも低感度のレジストとして例えば東京応化製ＯＥＢＲ１０００を６０００ｒｐｍで塗布してから、プレートヒータを用いて１７０℃で３分間のプリベークを施すことにより、膜厚が２７０ｎｍの第３レジスト層２６を形成する。これにより、図４（ａ）に示す構造が得られる。この構成の場合、第１レジスト層２４、第２レジスト層２５、第３レジスト層２６が本発明の複数のレジスト層を構成している。
【００２５】
次に、上述したように形成された３層レジスト構造に、図４（ｃ）に示すような電極形成用開口部２７を形成する。この電極形成用開口部２７は、Ｔ型ゲートの頭部を形成するための開口部である。具体的には、まず図４（ｂ）に示すように、日本電子製の電子線描画装置ＪＢＸ５ＤIIを用いて、中心（ここでいう中心とは本工程で形成するＴ型ゲートの中心を指す）から１００ｎｍの位置に左右対称に０．３ｎＣ／ｃｍのドーズ量で１００ｐＡにて線パタン描画（左右１本ずつの電子線描画）を行う。そして、電子線描画装置ＪＢＸ５ＤIIを用いて、中心から３００ｎｍの位置に左右対称に０．２５ｎＣ／ｃｍのドーズ量で１００ｐＡにて線パタン描画（左右１本ずつの電子線描画）を行う。この場合、上記２回の電子線による線パタン描画は、露光強度を変えた露光動作に相当している。
【００２６】
続いて、電子線描画装置ＪＢＸ５ＤIIを用いて、給電のためのパッドとなる部分を４０μＣ／ｃｍ２のドーズ量で１０ｎＡにて面パタン描画を行う。この後、例えばＭＩＢＫとＩＰＡを４対１の割合（ＭＩＢＫ：ＩＰＡ＝４：１）で混合した現像液にて現像することにより、第２レジスト層２５及び第３レジスト層２６に電極形成用開口部２７を形成する。これにより、図４（ｃ）に示す構造が得られる。尚、上記電極形成用開口部２７の左右の内壁部上部（第３レジスト層２６に対応する部分）は、内方へオーバハング形状に突出しており、これにより、後述するリフトオフ処理が高品質で実行されるようになっている。
【００２７】
次に、第１レジスト層２４における上記電極形成用開口部２７の内底面として露出している部分の中心部分に、図４（ｄ）に示すような電極形成用開口部２８を形成する。この電極形成用開口部２８は、Ｔ型ゲートの足部を形成するための開口部である。具体的には、日本電子製の電子線描画装置ＪＢＸ５ＤIIを用いて、第１レジスト層２４における上記電極形成用開口部２７の内底面として露出している部分の中心を２．５ｎＣ／ｃｍのドーズ量で２０ｐＡにて線パタン描画を行う。この後、例えばＭＩＢＫとＩＰＡを１対３の割合（ＭＩＢＫ：ＩＰＡ＝１：３）で混合した現像液にて現像する。これにより、図４（ｄ）に示す構造が得られる。尚、上記電極形成用開口部２８の図４（ｄ）中左右方向の長さ寸法がＴ型ゲートのゲート長となる。
【００２８】
そして、最後にリセスエッチングを行った後、ゲートとなる金属として例えば３種類の金属Ｔｉ／Ｐｔ／Ａｕを下から順に真空蒸着して積層し、３層の金属膜からなる金属層２９を形成する。これにより、図５（ｅ）に示す構造が得られる。この後、上記構造を例えばＩＰＡに浸漬してリフトオフを行い、レジスト層２４、２５、２６及びレジスト層２６上に蒸着されている金属層２９を除去する。これによって、図５（ｆ）に示すように、下地構造２３上にＴ型ゲート３０が形成される。
【００２９】
このような構成の本実施例によれば、図４（ａ）に示す下地構造２３（半導体）上に第１レジスト層２４、第２のレジスト層２５、第３のレジスト層２６を形成した後、第２レジスト層２５及び第３のレジスト層２６にＴ型ゲート３１を形成するための電極形成用開口部２７を形成する場合において、上記レジスト層２５、２６のうちの電極形成用開口部２７に対応する領域を露光するとき、この露光領域内において露光強度を変えるように構成した。具体的には、上記露光領域内の露光強度分布を、電極形成用開口部２７の左右の端部に対応する部分の露光強度がそれ以外の部分よりも小さくなるような露光強度分布とした。
【００３０】
これにより、上記露光後現像したときにレジスト層２５、２６に形成される電極形成用開口部２７の形状は、該電極形成用開口部２７の左右の端部の下部に位置する隅部２７ａが丸みを帯びた形状となる（図４（ｃ）参照）。このような形状となる理由は、上述した露光強度分布とすると、図１（ａ）に示すような電子線描画のドーズ量の分布となることから、レジスト層２５における電極形成用開口部２７の左右の端部の下部に対応する部分の感光量が少なくなる。このため、このようなレジスト層２５、２６を現像すると、電極形成用開口部２７の左右の端部の下部におけるレジスト層２５の膜減り速度が遅くなり、図１（ｂ）に示すような形状の電極形成用開口部２７が形成されるのである。
【００３１】
そして、上記構成によれば、上側のレジスト層であるレジスト層２５、２６の露光時に、下側のレジスト層である第１レジスト層２４のうちのクラックが発生し易い部分、具体的には、電極形成用開口部２７の内底部の端部が感光してしまうことを極力防止できるようになる。というのは、電極形成用開口部２７の内底部の隅部２７ａが丸みを帯びた形状であることは、第２レジスト層２５が若干残っていることを示しており、このように第２レジスト層２５が残っているということは、第１レジスト層２４における電極形成用開口部２７の内底部の端部に相当する部分に対する感光量が低減していることを示しているからである。
【００３２】
更に、上記構成では、電極形成用開口部２７の内底部の隅部２７ａが丸みを帯びた形状であるので、現像時またはその後の工程において、下地構造２３と複数のレジスト層２４、２５、２６との熱膨張係数の差により発生する応力の集中を緩和することができる。
【００３３】
これにより、上記実施例の場合、第１レジスト層２４のうちの電極形成用開口部２７の内底部端部において、クラック（レジストクラック）が発生し難くなる。この結果、レジスト層２５、２６の膜厚を従来構成に比べて厚くすることが可能となるから、Ｔ型ゲート３０の頭部の高さ寸法を高く構成することができる。従って、Ｔ型ゲート３０の頭部の断面積を大きくすることができるから、ＨＥＭＴの雑音を低減することが可能となる。また、レジストクラックが発生し難くなるから、Ｔ型ゲート３０（即ち、ＨＥＭＴ）を製造するときの、歩留まりを向上させることができる。
【００３４】
ここで、第１レジスト層２４におけるＴ型ゲート３０の頭部に対応する電極形成用開口部２７の内底部端部への応力集中を緩和できたことを、シミュレーションによって確認してみた。用いたシミュレータはＲａｓｎａ社製「Ｍｅｃｈａｎｉｃａ」である。そして、このシミュレータにより、図６に示すように、Ｔ型ゲート３０の頭部の端部の立上がり角度ａを９０度、５４度、３５度、１９度と変化させたときの、それぞれ最大応力点（図６において「小丸」で示す部分）における応力の大きさを計算した。これら計算結果は、下記の表１で示すようになった。
【００３５】
【表１】
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この表１から、第１の実施例の場合（この場合、電極形成用開口部２７の内底部の隅部２７ａが丸みを帯びた形状であるので上記角度ａは３５度または１９度程度或いはそれよりも小さい角度となる）、従来構成（上記角度ａが９０度である）に比べて、最大応力の大きさがかなり小さくなったこと、即ち、応力集中をかなり緩和（低減）できたことがわかる。そして、上記表１のデータを折れ線グラフにして示したものが、図７に示すグラフである。
【００３６】
また、上記実施例では、レジスト層２４、２５、２６を露光する際に、荷電粒子として例えば電子を照射する方法を用いた。このため、レジスト層２４、２５、２６に電極形成用開口部２７、２８を形成する場合に、特には、レジスト層２４に電極形成用開口部２８を形成する場合に、その左右方向の長さ、即ち、Ｔ型ゲート３０のゲート長をより一層短く形成することが可能となる。これにより、ＨＥＭＴの雑音をより一層低減させることが可能となる。
【００３７】
尚、上記実施例では、レジスト層２５、２６を露光する際に、露光領域内の露光強度分布を、電極形成用開口部２７の左右の端部の露光強度がそれ以外の部分よりも小さくなるような露光強度分布としたが、これに代えて、電極形成用開口部２７の中心から端部へ向かうに従って露光強度が徐々に小さくなるような露光強度分布としても良く、このように構成した場合も、同様な作用効果を得ることができる。また、この構成の場合、露光強度を徐々に小さくするに当たっては、滑らかに小さくしても良いし、段階的に小さくするようにしても良い。
【００３８】
更に、上記実施例では、レジスト層２４、２５、２６を露光する際に、荷電粒子として電子を照射する方法を用いたが、これに代えて、イオンを照射する方法を用いても良い。更に、紫外線等の光を照射する方法を用いてレジスト層を露光するように構成しても良い（尚、光を照射する方法については後述する）。
【００３９】
次に、上記第１の実施例において、第１レジスト層２５、２６を露光する場合（図４（ｂ）参照）、日本電子製電子線描画装置ＪＢＸ５ＤIIを用いて線パタン描画を行う方法を用いる構成としたが、これに代えて、次に説明する第２の実施例のような方法、具体的には、面パタン描画を行う方法を用いる構成としても良い。
【００４０】
この第２の実施例においては、図４（ｂ）に示すように、まず、日本電子製電子線描画装置ＪＢＸ５ＤIIを用いて、中心から３００ｎｍの位置まで左右対称に２０μＣ／ｃｍ２のドーズ量で１０ｎＡにて面パタン描画を行う。続いて、日本電子製電子線描画装置ＪＢＸ５ＤIIを用いて、中心から３００ｎｍの位置から４００ｎｍの位置まで左右対称に１８μＣ／ｃｍ２のドーズ量で１０ｎＡにて面パタン描画を行う。この場合、上記２回の電子線による面パタン描画は、露光強度を変えた露光動作に相当している。
【００４１】
続いて、電子線描画装置ＪＢＸ５ＤIIを用いて、給電のためのパッドとなる部分を４０μＣ／ｃｍ２のドーズ量で１０ｎＡにて面パタン描画を行う。この後、例えばＭＩＢＫとＩＰＡを４対１の割合（ＭＩＢＫ：ＩＰＡ＝４：１）で混合した現像液にて現像することにより、図４（ｃ）に示す構造を得るように構成されている。
【００４２】
そして、上述した以外の第２の実施例の構成は、第１の実施例の構成と同じ構成となっている。従って、第２の実施例においても、第１の実施例と同じ作用効果を得ることができる。
【００４３】
図８は本発明の第３の実施例を示すものであり、第１の実施例と異なるところを説明する。尚、図８において、第１の実施例と同一部分には同一符号を付している。上記第３の実施例は、２層のフォトレジスト層を形成すると共に、紫外線等の光で露光する方法を用いた製造方法であり、以下、図８に従って具体的に説明する。
【００４４】
まず、図８（ａ）に示すように、下地構造２３の上に第１フォトレジスト層３６及び第２フォトレジスト層３７を順に形成する。この構成の場合、第２フォトレジスト層３７の感度を第１フォトレジスト層３６の感度よりも高くする。
【００４５】
続いて、第２フォトレジスト層３７に、図８（ｃ）に示すような形状の電極形成用開口部３８を形成する。具体的には、図８（ａ）に示すように、電極形成用開口部３８（Ｔ型ゲートの頭部に対応する開口部）より１回り小さい開口部３９ａを有するマスク３９を使用して、第２フォトレジスト層３７を露光する（１回目の露光）。次に、図８（ｂ）に示すように、電極形成用開口部３８（ゲート頭部）とほぼ同じ大きさの開口部４０ａを有するマスク４０を使用して、第２フォトレジスト層３７を露光する（２回目の露光）。ここで、場合によっては、使用するレジストに応じて、リフトオフを高精度に行うためのリップ形状形成処理（電極形成用開口部の開口縁部に内方へ若干突出するリップを形成する処理）を施す。このリップ形状形成処理としては、使用するレジストが例えばｉ線レジストの場合には、露光前にアルカリ浸漬処理を施す。また、使用するレジストが普通のフォトレジストならば、現像前にモノクロベンゼン処理を行う。
【００４６】
上記した２回の露光操作により、第２フォトレジスト層３７のうちの電極形成用開口部３８の端部に対応する部分の露光強度が小さくなると共に、それ以外の部分の露光強度が大きくなる。従って、この後、現像を行うと、第２フォトレジスト層３７に図８（ｃ）に示すような形状の電極形成用開口部３８が形成される。この電極形成用開口部３８の内底部の隅部３８ａは、丸みを帯びた滑らかな形状となる。
【００４７】
このため、上側の第２フォトレジスト層３７の露光時に、下側の第１フォトレジスト層３６のうちのクラックが発生し易い部分、具体的には、電極形成用開口部３８の内底部の端部が感光してしまうことを極力防止できる。また、現像時またはその後の工程において、下地構造２３と複数のフォトレジスト層３６、３７との熱膨張係数の差により発生する応力集中を緩和することができる。これにより、第１フォトレジスト層３６にレジストクラックが発生することを極力防止できるから、フォトレジスト層３７の膜厚を厚くすることが可能になる。
【００４８】
また、上述したように第２フォトレジスト層３７に電極形成用開口部３８を形成した後は、第１フォトレジスト層３６における上記電極形成用開口部３８の内底面として露出している部分の中心部分に、Ｔ型ゲートの足部を形成するための電極形成用開口部を形成する。この場合、上記電極形成用開口部とほぼ同じ大きさの開口部を有するマスクを使用して、第１フォトレジスト層３６を露光した後、現像することにより上記電極形成用開口部を形成する。そして、最後にリセスエッチングを行った後、ゲートとなる金属を真空蒸着することにより、金属層を形成する。この後、上記構造についてリフトオフを行い、フォトレジスト層３６、３７及びフォトレジスト層３７上に蒸着されている金属層を除去する。これによって、下地構造２３上にＴ型ゲートが形成される。尚、図８（ｃ）の後の工程については図示することを省略した。
【００４９】
尚、上述した以外の第３の実施例の構成は、第１の実施例の構成と同じ構成となっている。従って、第３の実施例においても、第１の実施例と同じ作用効果を得ることができる。
【００５０】
また、上記各実施例では、ＩｎＰ基板１１上にＨＥＭＴを作成するように構成したが、これに代えて、ＧａＡｓ基板上にＨＥＭＴ等の素子を作成するように構成しても良い。また、上記各実施例においては、ＨＥＭＴのＴ型ゲートを形成する場合における複数層のレジスト層に電極形成用開口部を形成する場合に適用したが、これに限られるものではなく、他の半導体装置を製造する場合における複数層のレジスト層に電極形成用開口部を形成する場合に適用することができる。更に、上記各実施例においては、２層または３層のレジスト構造に電極形成用開口部を形成する場合に適用したが、４層以上のレジスト構造に電極形成用開口部を形成する場合に適用しても良い。
【図面の簡単な説明】
【図１】本発明の第１の実施例を示すもので、電子線描画のドーズ量と電極用開口部の形状との関係を示す縦断面図
【図２】下地構造の製造工程を示す縦断面図（その１）
【図３】下地構造の製造工程を示す縦断面図（その２）
【図４】Ｔ型ゲートの製造工程を示す縦断面図（その１）
【図５】Ｔ型ゲートの製造工程を示す縦断面図（その２）
【図６】電極用開口部の内底部の端部の立上がり角度ａを示す縦断面図
【図７】端部の立上がり角度ａを変えたときに、最大応力点に作用する応力の大きさを計算した結果を折れ線グラフにして示す図
【図８】本発明の第３の実施例を示すもので、Ｔ型ゲートの製造工程を示す縦断面図
【図９】従来構成を示すもので、Ｔ型ゲートの製造工程を示す縦断面図
【図１０】レジスト層にクラックが発生する様子を示す縦断面図
【図１１】レジスト層における応力の分布を計算した結果を示す図
【符号の説明】
１１は半絶縁性ＩｎＰ基板（半導体基板）、２３は下地構造、２４は第１レジスト層、２５は第２レジスト層、２６は第３レジスト層、２７は電極形成用開口部、２８は電極形成用開口部、２９は金属層、３０はＴ型ゲート、３６は第１フォトレジスト層、３７は第２フォトレジスト層、３８は電極形成用開口部、３９、４０はマスクを示す。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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