(57)【特許請求の範囲】
【請求項１】
電圧発生回路において、
(a) 出力電圧（Ａ）を取り出すための端子（３）を有する蓄積キャパシタンス（１）と、
(b) スイッチオンおよびスイッチオフ可能であり、また蓄積キャパシタンス（１）の出力端（３）と接続されている出力端を有する電圧発生装置（２、７０）と、
(c) スイッチオンおよびスイッチオフ可能であり、また出力電圧（Ａ）を第１のしきい電圧と比較して、電圧発生装置（２）をスイッチオンおよびスイッチオフするための信号（Ｂ）を発生する第１のコンパレータ装置（６）と、
(d) 出力電圧（Ａ）を第２のしきい電圧と比較して、第１のコンパレータ装置（６）をスイッチオンおよびスイッチオフするための出力信号（Ｃ）を発生する第２のコンパレータ装置（７）と
を備え、第１のコンパレータ装置（６）が第２のコンパレータ装置（７）よりも短い信号遅延時間を有し、第１のしきい電圧が第２のしきい電圧の上にあり、第１のコンパレータ装置（６）の出力信号（Ｂ）がエッジ検出器（１３）に供給され、このエッジ検出器（１３）が電圧発生装置（２、７０）をスイッチオフする信号エッジにおいてパルスを発生し、このパルスにより第２のコンパレータ装置（７）がリセットされ、かつこのパルスにより第２のコンパレータ装置（７）の出力信号（Ｃ）がリセットされることにより、第１のコンパレータ装置（６）がスイッチオフされることを特徴とする電圧発生回路。
【請求項２】
第２のコンパレータ装置（７）の出力信号（Ｃ）が制御信号（ＣＴＲＬ）と論理演算要素（１２）により論理演算され、論理演算要素（１２）の出力信号（Ｄ）により第１のコンパレータ装置（６）がスイッチオンおよびスイッチオフされることを特徴とする請求項１記載の電圧発生回路。
【請求項３】
各コンパレータがそれぞれ、
(a) 参照電位（ＶＲＥＦ）および第１の供給電位（ＶＳＳ）から供給される比較段（３０）と、
(b) 第１の供給電位（ＶＳＳ）および第２の供給電位（ＶＤＤ）から供給され、比較段（３０）の出力信号レベルを供給電位（ＶＤＤ、ＶＳＳ）の１つに変換するレベル変換装置（３１）と、
(c) レベル変換装置（３１）の出力端の後に接続されている増幅器段（３２）と
を含んでいることを特徴とする請求項１記載の電圧発生回路。
【請求項４】
比較段（３０）が、
(a) ドレイン端子で参照電位（ＶＲＥＦ）と接続されており、ゲート端子で出力電圧（Ａ）により制御される第１のｎチャネルＭＯＳトランジスタ（３３；５０）と、
(b) ドレイン-ソース間パスで第１のｎチャネルＭＯＳトランジスタ（３３；５０）のソース端子と第１の供給電位（ＶＳＳ）との間に接続されており、ゲート端子で参照電位（ＶＲＥＦ）と接続されている第２のｎチャネルＭＯＳトランジスタ（３４；５１）と、
(c) 入力端で第１のｎチャネルＭＯＳトランジスタ（３３；５０）のソース端子と接続されている少なくとも１つの増幅器段（３６）と
を含んでいることを特徴とする請求項３記載の電圧発生回路。
【請求項５】
増幅器段（３６）の入力端がｐチャネルＭＯＳトランジスタ（５２）を介して参照電位（ＶＲＥＦ）と接続されており、そのゲート端子がリセットのための信号（Ｄ；Ｅ）により制御されることを特徴とする請求項４記載の電圧発生回路。
【請求項６】
比較段（３０）の第２のｎチャネルＭＯＳトランジスタ（３４）がｎチャネルＭＯＳトランジスタ（３５）を介して第１の供給電位（ＶＳＳ）と接続されており、ｎチャネルＭＯＳトランジスタ（３５）のゲート端子が第１のコンパレータ装置（６）のスイッチオンおよびスイッチオフのための信号により制御されることを特徴とする請求項５記載の電圧発生回路。
【請求項７】
電圧発生装置（２）が、信号によりスイッチオンおよびスイッチオフ可能である発振器（１４）と、発振器（１４）により制御されるポンプ回路（１５）とを含んでいることを特徴とする請求項１〜６のいずれか１つに記載の電圧発生回路。
【請求項８】
電圧発生装置（７０）がＭＯＳトランジスタ（７１）を含んでおり、このＭＯＳトランジスタ（７１）は、ドレイン-ソース間パスで第２の供給電位（ＶＤＤ）と蓄積キャパシタンスの端子（３）との間に接続され、またゲート端子で第１のコンパレータ装置（６）の出力信号により制御され、第１のコンパレータ装置（６）の第１のしきい電圧が第２の供給電位（ＶＤＤ）の下にあることを特徴とする請求項１〜６のいずれか１つに記載の電圧発生回路。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は供給電圧から別の電圧を発生するための回路に関する。
【０００２】
【従来の技術】
供給電圧から別の電圧を発生させる場合、その別の電圧は供給電圧よりも大きい場合と小さい場合とがある。このような電圧発生回路は集積回路において、特定の回路部分に集積回路の供給電圧と異なる作動電圧または制御電圧を供給するためにしばしば使用される。たとえば選択トランジスタおよび蓄積キャパシタンスを含んでいるメモリセルを有するダイナミック半導体メモリ（ＤＲＡＭ）では、選択トランジスタはｎチャネルＭＯＳトランジスタであってよい。蓄積すべき情報を確実に書込み得るためには、選択トランジスタのゲート端子を制御するワード線の駆動電圧は供給電圧よりも高くなければならない。さらに、信頼性の理由から、この高められた電圧は最大値を超過してはならない。電圧発生のための回路は、回路がたとえば標準化の理由から固定された供給電圧（たとえば５Ｖ）を供給されるが、内部回路は減ぜられた作動電圧（たとえば３．３Ｖ）により作動させられるときにも使用される。
【０００３】
ＤＲＡＭにおける高められたワード線電圧を発生するため、電荷シフトの原理により動作するブースタ回路は知られている。高い電圧はＤＲＡＭの休止段階で予充電されるシフトキャパシタンスにより発生される。しかしこのようなブースタは、シフトキャパシタンスが各動作サイクルにおいて完全に充放電されるという欠点を有する。高められた電圧は供給電圧の変動範囲内で確実に発生されなければならないので、シフトキャパシタンスは変動範囲の下限に対して設計されていなければならない。従って、それらは比較的大きく、高い電力を消費する。上側の変動範囲における供給電圧に対する最大のワード線電圧の制限はさらに複雑な回路を必要とする。
【０００４】
刊行物“実験的１．５Ｖ  ６４Ｍｂ  ＤＲＡＭ”、Nakagome,Yほか、米国電気電子学会雑誌・固体回路編、第２６巻、第４号、１９９１年４月では、高められた電圧を発生するため電荷ポンプが使用される。ワード線は読出しまたは書込み段階で蓄積キャパシタンスからの電荷移送により充電され、またより小さい２段の電荷シフタにより高められたレベルにもたらされる。その際に、最大電圧を制限し得る措置は示されていない。
【０００５】
【発明が解決しようとする課題】
本発明の課題は、供給電圧から別の電圧を発生するための回路であって、前記別の電圧が供給電圧の変動に無関係に発生される電圧発生回路を提供することである。その際に本回路は供給電圧の変動範囲内で確実に動作し、また小さい消費電力で動作すべきである。
【０００６】
【課題を解決するための手段】
上述の課題を解決するため、本発明においては、
(a) 出力電圧を取り出すための端子を有する蓄積キャパシタンスと、
(b) スイッチオンおよびスイッチオフ可能であり、また蓄積キャパシタンスの出力端と接続されている出力端を有する電圧発生装置と、
(c) スイッチオンおよびスイッチオフ可能であり、また出力電圧を第１のしきい電圧と比較して、電圧発生装置をスイッチオンおよびスイッチオフするための信号を発生する第１のコンパレータ装置と、
(d) 出力電圧を第２のしきい電圧と比較して、第１のコンパレータ装置をスイッチオンおよびスイッチオフするための出力信号を発生する第２のコンパレータ装置と
を備え、第１のコンパレータ装置が第２のコンパレータ装置よりも短い信号遅延時間を有し、第１のしきい電圧が第２のしきい電圧の上にあり、第１のコンパレータ装置の出力信号がエッジ検出器に供給され、このエッジ検出器が電圧発生装置をスイッチオフする信号エッジにおいてパルスを発生し、このパルスにより第２のコンパレータ装置がリセットされ、かつこのパルスにより第２のコンパレータ装置の出力信号がリセットされることにより、第１のコンパレータ装置がスイッチオフされる。
【０００７】
本発明の有利な構成は請求項２以下にあげられている。供給電圧よりも高い出力電圧を発生するためには、電荷ポンプを使用することができる。減ぜられた出力電圧を発生するためには、能動的に調節されるＭＯＳトランジスタを使用することができる。第１のコンパレータ装置は短い遅延時間を有し、スイッチオフ可能であるのが好ましい。速いコンパレータ回路は通常比較的大きい電力を消費するので、これは能動的でない段階の間はスイッチオフされるように構成されている。第２のコンパレータ装置は比較的長い遅延時間を有し、その代わりに僅かな電力を消費し、また常にスイッチオンされた状態にとどまるのが好ましい。こうして損失電力の小さい作動の仕方が可能である。
【０００８】
コンパレータ装置は、それらの入力側の比較段が参照電圧を与えられるように構成されている。それにより集積回路の供給電圧の変動に無関係な比較しきい値が設定可能である。
【０００９】
【実施例】
以下、図面に示されている実施例により本発明を一層詳細に説明する。
【００１０】
高められた電圧を発生するため図１では電荷ポンプ２が使用され、このポンプにより蓄積キャパシタンス１が充電される。蓄積キャパシタンス１の一方の電極は基準電位ＶＳＳ（接地）に接続されており、他方の電極３は電荷ポンプ２の出力端と接続されている。図１に示されている回路は特にＤＲＡＭにおいて高められたワード線信号電圧を発生するために適している。蓄積キャパシタンス１はその際にほぼワード線経路のウェルキャパシタンスから成っている。従って、それはチップ上の別のキャパシタンスとして構成する必要はない。能動的な書込みまたは読出し段階の間は選択されたワード線の１つまたは複数が蓄積キャパシタンス１から高められた電圧を供給される。このことは図１中に、蓄積キャパシタンス１の高められた電圧を導く端子３が選択されたワード線の有効なキャパシタンス４とスイッチ５を介して接続されることにより示されている。電荷ポンプとしては、スイッチオフ可能な各電荷ポンプを使用することができる。ポンプ回路１５の制御のために必要な周期的信号を発生するスイッチオフ可能な発振器１４を含んでいる電荷ポンプが有利であることが判明している。ポンプ回路１５は、プッシュプル作動で制御される２つの同一の半部から構成されるのが有利である。
【００１１】
端子３における出力電圧Ａは第１のコンパレータ６および第２のコンパレータ７に供給される。出力電圧Ａはコンパレータ６、７で各１つの比較しきい値と比較される。その際コンパレータ６の比較しきい値はコンパレータ７の比較しきい値よりも若干高い。比較しきい値を供給電圧と無関係に設定するため、コンパレータ６、７に参照電圧ＶＲＥＦが供給される。コンパレータ６、７はそれらの出力端９、１０に、比較すべき電圧が各比較しきい値の下側に位置するときには論理的Ｈレベルを発生し、また比較すべき電圧が比較しきい値の上側に位置するときには論理的Ｌレベルを発生する。コンパレータ６は、僅かなスイッチング遅延を有するように設計されている。従ってコンパレータ６は比較的高い損失電力を消費する。制御入力端８を介してコンパレータ６、従ってまたその電力消費はスイッチオフすることができる。コンパレータ７はわずかな損失電力を消費し、従ってそのスイッチング遅延は比較的大きい。制御入力端１１を介してコンパレータ７はリセット可能である。コンパレータ７の出力端１０はコンパレータ６の制御入力端８と接続されている。論理演算回路１２、ここでは目的に合うようにオア論理演算回路、を介して制御信号ＣＴＲＬがコンパレータ６の制御入力端８に結合されている。コンパレータ６の出力端９はエッジ検出器１３を介してコンパレータ７の制御入力端１１と接続されている。コンパレータ６の出力端９により電荷ポンプ２はスイッチオンおよびスイッチオフされる。
【００１２】
図１に示されている回路の機能の仕方を以下に図２に示されている信号ダイアグラムを使用して説明する。作動の進行は能動的な書込みまたは読出し段階および休止段階で異なっている。能動的な段階は、ＤＲＡＭ内で時間的に正しくスイッチ５を制御するために発生される信号ＣＴＲＬのＨレベルにより示される。この段階の間は蓄積キャパシタンス１からワード線キャパシタンス４への電荷流出は可能なかぎり速く平衡すべきである。相応の信号は第２図ａに示されている。休止段階の間に主として漏れ電流が蓄積キャパシタンス１における電圧降下に通ずる。この電圧降下も、能動的段階の開始の際に完全な高められた電圧が利用され得るように、平衡される。この電圧降下の平衡のための信号順序は第２図ｂに示されている。
【００１３】
能動的な書込みまたは読出し段階（図２ａ）の間に信号ＣＴＲＬにより、またオア論理演算回路１２の出力信号Ｄを介してコンパレータ６がスイッチオンされる。時点２０で蓄積キャパシタンス１からワード線キャパシタンス４への電荷移送が開始する。端子３における出力電圧Ａが低下し、時点２１でコンパレータ６のスイッチングしきい値ＴＨ１を下回る。コンパレータ６は短い遅延時間を有し、従って時点２１の直後にコンパレータ６の出力信号Ｂが生じる。それにより電荷ポンプ２がスイッチオンされる。電荷ポンプによりたとえば２つのポンプサイクルにより時点２２、２３で出力電圧Ａが、それが時点２４でコンパレータ６のスイッチングしきい値ＴＨ１を上回るまで、高められる。それに基づいてコンパレータ６の出力信号ＢがＬにリセットされ、それによって電荷ポンプ２がスイッチオフされる。時点２４で蓄積キャパシタンス１からワード線キャパシタンス４への電荷移送も既に終了しており、従って出力電圧Ａは現在のレベルにとどまる。蓄積キャパシタンス１とワード線キャパシタンス４との比は５Ｖの供給電圧を有する通常のＤＲＡＭでは、電圧Ａが完全な電荷平衡の後にたかだか０．５Ｖだけ低下するように設定される。それによって蓄積キャパシタンスへのアクセスが能動的段階の開始の直後に開始され得る。出力電圧Ａの高められたレベルを回復するため、ポンプは全能動的段階の継続時間にわたり利用され得る。従って、それは比較的小さくディメンジョニングされ得るので、大きい有害な電流ピークが回避される。
【００１４】
ＤＲＡＭの休止段階（図２ｂ）の間はコンパレータ６は信号ＣＴＲＬのＬレベルにより通常スイッチオフされている。それにより回路全体の電力消費が減ぜられる。コンパレータ７は持続的にスイッチオンされている。それは僅かな電力を消費するが、その代わりにコンパレータ６に比較して大きい遅延時間を有する。コンパレータ７のスイッチングしきい値ＴＨ２はコンパレータ６のスイッチングしきい値ＴＨ１の少し下に位置している。
【００１５】
漏れ電流に基づいて出力電圧Ａは低下し、時点２５でコンパレータ７のスイッチングしきい値ＴＨ２を下回る。コンパレータ７の遅延時間の後にその出力信号Ｃが生じる。それにより信号Ｄを介してコンパレータ６がスイッチオンされる。コンパレータ６のスイッチングしきい値ＴＨ１はコンパレータ７のスイッチングしきい値ＴＨ２の上に位置しているので、コンパレータ６の出力信号Ｂも能動的に切換えられる。電荷ポンプ２がスイッチオンされ、時点２６でポンプサイクルを開始する。出力電圧Ａがコンパレータ６のスイッチングしきい値ＴＨ１を時点２７で上回ると、コンパレータ６の出力信号ＢはＬに切換えられる。電荷ポンプ２はそれによりスイッチオフされる。コンパレータ７のより遅いスイッチング挙動に基づいてその出力信号Ｃは、出力信号Ａがいまそのスイッチングしきい値ＴＨ２の上に位置しているにもかかわらず、引き続きＨにとどまる。高い電力消費を有するコンパレータ６が速くスイッチオフされ得るように、コンパレータ６の出力信号Ｂの立上りがエッジ検出器１３において確認される。その際にエッジ検出器１３の出力信号Ｅに時点２８でコンパレータ７をリセットするためのパルスが発生される。パルス継続時間は、コンパレータ７の内部節点が確実にスイッチオフされ、従ってその出力信号ＣがＬにリセットされるように選ばれる。それにより信号Ｄもリセットされ、従ってコンパレータ６が、電力消費を減ずるために、スイッチオフされる。信号Ｅは実施例ではＬレベルである。すなわちエッジ検出器１３から発生されるパルスはＬレベルを有する。エッジが認識されないならば、信号ＥはＨレベルにある。
【００１６】
コンパレータ６、７の感度および遅延時間に応じて、高められた出力電圧Ａはコンパレータのスイッチングしきい値ＴＨ１またはＴＨ２の近くに位置している。ＤＲＡＭにおけるダイナミック調節の目的に対しては０．２Ｖの調節幅で十分である。電荷ポンプ２は、それが供給電圧の下側変動限界において高められた電圧Ａに対する必要なレベルを能動的段階の間に好ましくは２つのポンプサイクルの後に達成するようにディメンジョニングされている。
【００１７】
コンパレータ６の１つの回路構成が図３ａに、その静特性が図ｂに示されている。コンパレータは入力側に、基準電位ＶＳＳおよび供給電圧側の参照電位ＶＲＥＦから給電される比較段３０を含んでいる。比較段３０の後に、基準電位ＶＳＳおよび供給電位ＶＤＤを与えられるレベル変換装置３１が接続されている。レベル変換器３１の出力信号は増幅段３２で増幅される。
【００１８】
比較段３０は詳細には下記のように構成されている。それは入力側に、ドレイン‐ソース間パスを直列に接続され電位ＶＲＥＦとＶＳＳとの間に接続されている３つのＭＯＳトランジスタ３３、３４、３５を含んでいる。トランジスタ３３は信号Ａにより、トランジスタ３５は信号Ｄにより、またトランジスタ３４は電位ＶＲＥＦにより制御される。トランジスタ３３、３４の接続点にインバータ３６が接続されており、その後に２つの別のインバータ３７、３８が接続されている。インバータ３７のスイッチングしきい値ＴＨ３７はインバータ３６のスイッチングしきい値ＴＨ３６よりも低い。好ましくはスイッチングしきい値ＴＨ３７は電位ＶＲＥＦとＶＳＳとの間のほぼ中央に位置している。インバータ３６、３８の入力端と参照電位ＶＲＥＦとの間に、信号Ｄにより制御される各１つのｐチャネルＭＯＳトランジスタ３９、４０が接続されている。
【００１９】
レベル変換器３１は、供給電位ＶＤＤと基準電位ＶＳＳとの間に接続され各々１つのｎチャネルＭＯＳトランジスタおよびｐチャネルＭＯＳトランジスタを含んでいる２つの電流経路を有する交叉結合されたレベル変換器である。ｐチャネルＭＯＳトランジスタ４１、４２は供給電位ＶＤＤの側に配置され、また交叉結合されている。ｎチャネルＭＯＳトランジスタ４３、４４は相補性信号、すなわちインバータ３７または３８の出力信号により制御される。出力側でレベル変換器３１の後に増幅器段３２としてインバータが接続されている。インバータ３２はレベル変換器３１と等しい供給電圧を与えられる。インバータ３２の出力端は、信号Ｂを導くコンパレータ６の出力端９である。好ましくは比較段３０は、レベル変換器３１および増幅器段３２に対する供給電位源ＶＳＳと無関係である分離した乱されない供給電位源ＶＳＳから給電される。静止した電位ＶＳＳと供給電圧ＶＳＳ、ＶＤＤの変動に無関係な参照電位ＶＲＥＦとにより信号Ａとコンパレータ６のスイッチングしきい値ＴＨ１との比較的正確な比較が達成され得る。
【００２０】
コンパレータ６は信号Ｄによりスイッチオンおよびスイッチオフ可能である。信号ＤがＬレベルを導くとき、トランジスタ３５は遮断しており、トランジスタ３９、４０は導通している。それによりトランジスタ３３、３４、３５から成る入力電流経路はスイッチオフされている。トランジスタ３９、４０によりコンパレータ６の出力信号ＢはＬレベルに設定される。信号ＤがＨレベルを導くと、トランジスタ３５は導通しており、トランジスタ３９、４０は遮断している。いまやトランジスタ３３、３４、３５の入力電流経路に横断電流が流れる。トランジスタ３４はその際に抵抗として作用する。インバータ３６の入力端における信号Ｆのレベルは信号Ａによるトランジスタ３３の制御に関係している（図３ｂ）。信号Ａの上昇の際に信号Ｆがインバータ３６のスイッチングしきい値ＴＨ３６を上回るとき、インバータ３６、３７、３８はそれぞれその相補性状態に切換わる。信号Ｇ、ＨのＨレベルおよびＬレベルはそれぞれ電位ＶＲＥＦ、ＶＳＳにある。これらの信号レベルはレベル変換器３１により電位ＶＤＤ、ＶＳＳにおけるＨレベルおよびＬレベルに変換される。インバータ３６、３７、３８およびレベル変換器３１は信号Ｆの増幅を行う。信号Ｆに関するスイッチングしきい値ＴＨ３６、ＴＨ３７のディメンジョニングにより、コンパレータ６のスイッチングしきい値ＴＨ１が設定され得る。
【００２１】
コンパレータ７はコンパレータ６に比較してより小さい電力消費を有する。それはスイッチオフ可能ではないが、信号Ｅによりリセット可能である。図４におけるコンパレータ７の回路構成はほぼ図３ａの回路に相当し、比較段の入力電流経路は、ドレイン‐ソース間パスで直列に接続されているただ２つのｎチャネルＭＯＳトランジスタ５０、５１を含んでいる。参照電位ＶＲＥＦに接続されているトランジスタ５０は信号Ａにより制御され、基準電位側に接続されているトランジスタ５１は抵抗として作用する。この電流経路はスイッチオフ可能ではない。僅かな横断電流による僅かな電力消費はトランジスタ５０、５１の相応のディメンジョニングにより達成される。信号ＥのＬレベルによりｐチャネルＭＯＳトランジスタ５２、５３は導通状態に制御され、相応の信号線を電位ＶＲＥＦと接続する。それによりコンパレータ７の出力端１０における信号ＣがＬレベルにリセットされる。コンパレータ７の比較しきい値の高さはコンパレータ６に相応して、入力電流経路の出力信号への使用されるインバータのスイッチングしきい値の相対的ディメンジョニングにより設定される。
【００２２】
エッジ検出器１３は当業者に知られている仕方で構成される。１つの目的にかなった構成は図５に示されている。信号Ｂはインバータ６０に供給され、その出力信号は遅延区間６１を介してかつ遅延なしでＮＡＮＤスイッチング要素６２に供給される。信号ＢのＨからＬへのエッジの生起の際にＮＡＮＤスイッチング要素６２の出力端に負に向けられたパルスが生じ、その長さは主として遅延区間６１に沿う遅延時間により決定される。信号Ｂの正に向けられたエッジの際にはエッジ検出器１３の出力信号Ｅは休止状態Ｈにとどまる。
【００２３】
これまでの実施例は、供給電圧の上に位置している高められた出力電圧を発生するための回路に該当する。これはたとえばワード線を駆動するためのＤＲＡＭモジュールに使用される。従って、図１の回路では電圧発生装置として電荷ポンプ２が駆動される。図６の回路は電圧発生装置７０としてｐチャネルＭＯＳトランジスタ７１を含んでいる。トランジスタ７１のドレイン‐ソース間パスは供給電位ＶＤＤと蓄積キャパシタンス１との間に接続されている。トランジスタ７１はコンパレータ６の出力信号Ｂにより正しい位相でインバータ７２を介して駆動される。電圧発生装置の出力端３は供給電位ＶＳＳ、ＶＤＤよりも小さい電圧Ａ´を基準電位ＶＳＳに関して導く。出力端３はスイッチ５を介して負荷７３と接続されている。負荷７３は容量性負荷成分もオーム性負荷成分も有し得る。このことは、図６の回路により出力端３に直流電流も供給され得ることを意味する。減ぜられた電圧を発生するためのこのような回路は有利に、供給電圧の下に位置している作動電圧を供給されるＤＲＡＭモジュール内の回路ユニットへの給電のために使用される。それによりこの回路部分の構成要素はより低い作動電圧に対してディメンジョニングすることができる。さらに損失電力が節減される。
【００２４】
図６に示されている回路の機能原理はほぼ図１の回路の機能原理に相当する。休止段階の間に蓄積キャパシタンス１はｐチャネルＭＯＳトランジスタ７１を介してコンパレータ６のスイッチングしきい値ＴＨ１まで充電される。コンパレータ６のスイッチングしきい値ＴＨ１はいまや供給電位ＶＤＤの下側に位置している。能動的段階ではスイッチ５を介して負荷７３が蓄積キャパシタンス１から給電される。出力端３における電圧Ａ´がいまスイッチオンされているコンパレータ６のスイッチングしきい値電圧ＴＨ１の下に低下するとき、トランジスタ７１は導通状態に制御される。必要な充電電流は、電圧Ａ´がコンパレータ６のスイッチングしきい値に達し、トランジスタ７１が遮断されるまで流れる。
【図面の簡単な説明】
【図１】本発明の実施例の原理接続図。
【図２】図１の動作を説明するための信号のダイヤフラム。
【図３】本発明で使用する第１のコンパレータの一例の、ａは接続図、ｂはその静特性ダイアグラム。
【図４】本発明で使用する第２のコンパレータの一例の接続図。
【図５】本発明で使用するエッジ検出器の一例の接続図。
【図６】本発明の異なる実施例の接続図。
【符号の説明】
１    蓄積キャパシタンス
２    電圧発生装置（電荷ポンプ）
３    出力電圧取り出し端子
５    スイッチ
６    第１のコンパレータ装置
７    第２のコンパレータ装置
１２    論理演算要素
１３    エッジ検出器
１４    発振器
３０    比較段
３１    レベル変換装置
３２    インバータ
３６    増幅器段
３６〜３８    インバータ
６０    インバータ
６１    遅延区間
６２    ノット‐アンド‐スイッチング要素
７０    電圧発生装置
７２    インバータ
７３    負荷
Ａ    出力電圧
Ｂ    スイッチオンおよびスイッチオフのための信号
Ｃ    出力信号
ＣＴＲＬ    制御信号
Ｄ    論理演算要素の出力信号
Ｅ    リセットのための信号
ＶＤＤ    第２の供給電位
ＶＲＥＦ    参照電位
ＶＳＳ    第１の供給電位
【図１】
0003755907.tif 000002
【図２】
0003755907.tif 000003
【図３】
0003755907.tif 000004
【図４】
0003755907.tif 000005
【図５】
0003755907.tif 000006
【図６】
0003755907.tif 000007