(57)【特許請求の範囲】
【請求項１】
多重化された受信データからチャネル対応のＬＡＰＤデータを抽出して組立てる多チャネル処理用ＬＡＰＤ組立回路に於いて、
ＬＡＰＤ組立部と、ＬＡＰＤデータ格納用メモリと、演算経過データ格納用メモリと、ＬＡＰＤデータ送出部とを含み、
前記ＬＡＰＤ組立部は、受信データとチャネル識別信号とを基に、多重化された前記ＬＡＰＤデータを抽出して組立処理を行い、且つチャネル対応の有効ＬＡＰＤデータを前記ＬＡＰＤデータ格納用メモリに入力する受信処理部と、前記ＬＡＰＤデータ格納用メモリの書込アドレスを発生する第１のアドレス制御部と、前記チャネル識別信号に対応して、前記演算過程データ格納用メモリからのデータをロードし、組立処理終了により前記演算過程データ格納用メモリに退避させる組立処理用レジスタと、前記演算過程データ格納用メモリの書込アドレス及び読出アドレスを発生する第２のアドレス制御部とを備えた
ことを特徴とする多チャネル処理用ＬＡＰＤ組立回路。
【請求項２】
前記ＬＡＰＤデータ格納用メモリは、前記第１のアドレス制御部からの書込アドレスに従ってチャネル対応の有効ＬＡＰＤデータを順次格納できる記憶容量の領域と、前記ＬＡＰＤデータ送出部から１フレーム分正常受信によりＬＡＰＤデータ送出タイミングまでに格納すべき前記有効ＬＡＰＤデータに対応する記憶容量の余裕領域とを備えたことを特徴とする請求項１記載の多チャネル処理用ＬＡＰＤ組立回路。
【請求項３】
前記ＬＡＰＤデータ格納用メモリは、前記ＬＡＰＤ組立部からの有効ＬＡＰＤデータを書込み且つ前記ＬＡＰＤデータ送出部から１フレーム分の有効ＬＡＰＤデータを読出すデュアルポート構成のランダムアクセスメモリにより構成したことを特徴とする請求項１記載の多チャネル処理用ＬＡＰＤ組立回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、多重化された受信データのチャネル対応のＬＡＰＤデータを抽出して組立てる多チャネル処理用ＬＡＰＤ組立回路に関する。
ＬＡＰＤ（Ｌink Ａccess Ｐrocedure on the Ｄ-channel）は、主に、データリンク・コネクションの設定・開放，フレームの転送，順序制御，エラー検出，フロー制御等の機能を有するもので、例えば、１フレーム分のＬＡＰＤデータは、４バイト毎に多重化されて伝送される。従って、受信側では、チャネル対応に４バイト毎に分割されたＬＡＰＤデータを受信して、１フレーム分のＬＡＰＤデータを組立てることになり、経済化を図ることが要望されている。
【０００２】
【従来の技術】
図７は従来例の２面メモリ構成の説明図であり、５１はチャネル識別及び組立部、５２はＬＡＰＤデータ格納用メモリ、５３はＬＡＰＤデータ送出部、５４は演算経過データ格納用メモリ、５５は面切替制御部である。ＬＡＰＤデータ格納用メモリ５２は２面構成を有し、面切替制御部５５によりＬＡＰＤデータの書込面及び読出面の切替えが行われる従来例の多チャネル処理用ＬＡＰＤ組立回路の要部を示す。
【０００３】
受信データから抽出するＬＡＰＤデータは、例えば、図８に示すように、１フレーム４０バイト構成を有し、先頭のフラグＦと、アドレスフィールド等を含むヘッダＨＤ１〜ＨＤ３と、制御情報等のインフォメーションＩｎｔｏ−１〜Ｉｎｔｏ−３３と、フレームチェックシーケンスＦＣＳ１，ＦＣＳ２と、最後のフラグＦとからなるものである。この最後のフラグＦは、次のフレームの先頭のフラグＦと共用化する場合もある。
【０００４】
このＬＡＰＤデータは、前述のように、例えば、４バイト単位で時分割的に伝送される。又複数チャネルのデータを多重化して伝送する場合、それぞれのチャネル対応のＬＡＰＤデータが多重化されて伝送される。この場合、受信側に於いては、チャネル対応のＬＡＰＤ組立回路を設け、チャネル識別により、チャネル対応のＬＡＰＤ組立回路を選択して、１フレーム分のＬＡＰＤデータの組立てを行うことができる。
【０００５】
この場合、チャネル識別によるＬＡＰＤ組立回路の選択だけで済むから、多チャネル処理用ＬＡＰＤ組立回路としては制御が簡単となる。しかし、ＬＡＰＤ組立回路の規模がチャネル数に対応して大きくなり、経済的にも問題となる。そこで、共用化が図られている。即ち、前述の図７に於いて、チャネル識別及び組立回路５１を各チャネルに対して共用化し、ＬＡＰＤデータ格納用メモリ５２及び演算経過データ格納用メモリ５４にチャネル対応の領域を設け、チャネル識別結果による領域を選択して、受信データから抽出したＬＡＰＤデータを、チャネル対応に組立てることになる。
【０００６】
又受信データから抽出したＬＡＰＤデータが、フレーム先頭から４バイト毎のものでない場合があり、従って、バイト数のカウント値や誤りチェック演算過程のデータが、次の４バイトのＬＡＰＤデータを抽出して組立てる時に必要となる。このような演算過程データを、演算過程データ格納用メモリ５４に格納するものである。又ＬＡＰＤデータ送出部５３は、図８に示すフレーム構成に組立てたチャネル対応のＬＡＰＤデータを、図示を省略した次段の装置へ送出するものである。
【０００７】
この場合、ＬＡＰＤデータ格納用メモリ５２の１面に、受信データからＬＡＰＤデータを抽出して書込み、その書込過程に於いて、既に組立てられたＬＡＰＤデータを他の面から読出す構成とし、チャネル識別及び組立部５１からの指示に従って面切替制御部５５から、ＬＡＰＤデータ格納用メモリ５２の面切替えを制御することになる。
【０００８】
図９は従来例の１面メモリ構成の説明図であり、６１はチャネル識別及び組立部、６２はＬＡＰＤデータ格納用メモリ、６３はＬＡＰＤデータ送出部、６４は演算経過データ格納用メモリである。チャネル識別及び組立部６１は、前述の従来例と同様に、受信データのチャネル識別を行い、且つＬＡＰＤデータを抽出し、ＬＡＰＤデータ格納用メモリ６２に書込むものである。
【０００９】
このＬＡＰＤデータ格納用メモリ６２と演算経過データ格納用メモリ６４とは分離して図示しているが、図１０に示すように、ＬＡＰＤデータ格納領域と演算経過データ格納領域との１チャネル分格納領域が、チャネルＣＨ１，ＣＨ２，・・・対応に形成された構成を有するものであり、チャネル識別によって各領域が選択される。
【００１０】
【発明が解決しようとする課題】
前述の２面メモリ構成の従来例に於いては、ＬＡＰＤデータの書込みと読出しとの競合が生じないことから、制御は比較的簡単となる。しかし、その記憶容量は、（チャネル対応のＬＡＰＤデータの格納容量）×２×（チャネル数）となるから、チャネル数に対応して増大することになる。又１面メモリ構成の従来例に於いては、抽出したＬＡＰＤデータの書込みと、１フレーム分の正常受信によるＬＡＰＤデータの読出しとの制御が非常に複雑となる問題がある。
本発明は、比較的簡単な構成で多チャネル処理用のＬＡＰＤデータの組立てを可能とすることを目的とする。
【００１１】
【課題を解決するための手段】
本発明の多チャネル処理用ＬＡＰＤ組立回路は、（１）多重化された受信データからチャネル対応のＬＡＰＤデータを抽出して組立てる多チャネル処理用ＬＡＰＤ組立回路に於いて、ＬＡＰＤ組立部１と、ＬＡＰＤデータ格納用メモリ２と、演算経過データ格納用メモリ４と、ＬＡＰＤデータ送出部３とを含み、ＬＡＰＤ組立部１は、受信データとチャネル識別信号とを基に、多重化されたＬＡＰＤデータを抽出して組立処理を行い、この組立処理過程の演算経過データを演算経過データ格納用メモリに退避させ、且つチャネル対応の有効ＬＡＰＤデータをＬＡＰＤデータ格納用メモリに書込む構成を備えている。従って、ＬＡＰＤデータ格納用メモリ２には、有効ＬＡＰＤデータのみを格納するから、１フレーム分を全部格納する場合に比較して記憶容量を削減することができる。
【００１２】
又（２）多チャネル処理用ＬＡＰＤ組立回路のＬＡＰＤ組立部１は、受信データとチャネル識別信号とを基に、多重化されたＬＡＰＤデータを抽出して組立処理を行い、且つチャネル対応の有効ＬＡＰＤデータをＬＡＰＤデータ格納用メモリ２に入力する受信処理部５と、ＬＡＰＤデータ格納用メモリ２の書込アドレスを発生する第１のアドレス制御部７と、チャネル識別信号に対応して演算過程データ格納用メモリ４からのデータをロードし、組立処理終了により演算過程データ格納用メモリ４に退避させる組立処理用レジスタ９と、演算過程データ格納用メモリ４の書込アドレス及び読出アドレスを発生する第２のアドレス制御部８とを備えている。
【００１３】
又（３）多チャネル処理用ＬＡＰＤ組立回路のＬＡＰＤデータ格納用メモリ２は、チャネル対応の有効ＬＡＰＤデータを格納する領域と、ＬＡＰＤデータ送出部３から１フレーム分の正常受信によるＬＡＰＤデータ送出タイミングまでに格納すべき有効ＬＡＰＤデータに対応する余裕領域とを備えることができる。
【００１４】
又（４）多チャネル処理用ＬＡＰＤ組立回路のＬＡＰＤデータ格納用メモリ２は、デューアルポート構成のランダムアクセスメモリにより構成することができる。それにより、抽出ＬＡＰＤデータの書込みと、１フレーム分のＬＡＰＤデータの読出しとの制御が容易となる。
【００１５】
【発明の実施の形態】
図１は本発明の実施の形態の説明図であり、１はＬＡＰＤ組立部、２はランダムアクセスメモリ（ＲＡＭ）からなるＬＡＰＤデータ格納用メモリ、３はＬＡＰＤデータ送出部、４はランダムアクセスメモリ（ＲＡＭ）からなる演算過程データ格納用メモリ、５は受信処理部、６はメインカウンタ、７，８，１１は第１，第２，第３のアドレス制御部、９は組立処理用レジスタ、１０は送出処理部である。
【００１６】
ＬＡＰＤ組立部１は、受信処理部５と、メインカウンタ６と、第１，第２のアドレス制御部７，８と、組立処理用レジスタ９とを含み、受信処理部５は、受信データとチャネル識別信号とが入力され、シーケンス制御用のメインカウンタ６の出力信号に従って、受信データからＬＡＰＤデータを抽出し、フラグＦの検出により有効ＬＡＰＤデータのみをＬＡＰＤデータ格納用メモリ２に入力し、又フレームチェックシーケンス演算や伝送路エラー検出等を行う。なお、有効ＬＡＰＤデータは、例えば、図８に示すＬＡＰＤフォーマットに於けるインフォメーションＩｎｆｏ−１〜Ｉｎｆｏ−３３からなる情報制御部を示す。
【００１７】
又第１のアドレス制御部７は、メインカウンタ６の出力信号に従ってＬＡＰＤデータ格納用メモリ２の書込アドレスを出力し、受信処理部５からの有効ＬＡＰＤデータを書込む。この場合の書込アドレスは、メインカウンタ６のカウント内容とチャネル識別信号とにより、チャネル対応の領域を指定してその領域内に有効ＬＡＰＤデータを書込むように構成されている。
【００１８】
又第２のアドレス制御部８は、メインカウンタ６のカウント内容とチャネル識別信号とにより、演算経過データ格納用メモリ４の書込アドレス及び読出アドレスを出力し、読出アドレスに従って読出したチャネル対応の演算経過データを組立処理用レジスタ９にロードし、組立処理に伴う演算経過データを書込アドレスに従って演算経過データ格納用メモリ４に書込むことになる。
【００１９】
又ＬＡＰＤデータ送出部３は、送出処理部１０と第３のアドレス制御部１１とを含み、この第３のアドレス制御部１１は、送出タイミングに於いて、ＬＡＰＤデータ格納用メモリ２から１フレーム分の有効ＬＡＰＤデータを読出す読出アドレスを出力するもので、カウンタ等により構成されている。又ＬＡＰＤデータ格納用メモリ２のチャネル対応領域をチャネル番号順に割付けることにより、読出アドレスを出力するカウンタのキャリー信号等のカウントにより、チャネル識別情報を送出処理部１０に加えることができる。
【００２０】
又送出処理部１０は、ＬＡＰＤデータ格納用メモリ２から読出された１フレーム分の有効ＬＡＰＤデータを直列データに変換すると共に、前述のチャネル識別情報を付加して送出する。又有効ＬＡＰＤデータに対してパリティビットを付加して送出することもできる。
【００２１】
図２は受信処理部の要部ブロック図であり、２１は３２ビットのシフトレジスタにより構成された４バイトレジスタ、２２は４バイトレジスタ２１のシフト状況を管理し、３２ビット分のカウントにより４バイト終端フラグを出力する３２進カウンタ、２３は８ビットカウントによりバイト検出信号を出力する８進カウンタ、２４は“１”の５個連続を検出して“０”の削除を行う為の５進カウンタ、２５は“０１１１１１１０”（７Ｅ）のフラグＦを検出する為のフラグ検出部である。このフラグＦの検出により、図示を省略した構成によって、図８のＬＡＰＤフォーマットに於ける先頭のフラグＦと、その次の３バイト分のヘッダＨＤ１〜ＨＤ３を除いたＬＡＰＤデータを有効として処理することができる。
【００２２】
受信データから抽出されたＬＡＰＤデータは、４バイトレジスタ２１を介して直列データとして出力されるもので、前述のように、図示を省略した回路より、フラグ検出部２５からのフラグ検出信号を基に、有効ＬＡＰＤデータか否かを判定して、有効ＬＡＰＤデータのみをＬＡＰＤデータ格納用メモリ２に入力することができる。又３２進カウンタ２２は、抽出ＬＡＰＤデータを３２ビットカウントすることにより、４バイト終端フラグを出力し、５進カウンタ２４は、送信側に於いて“１”５個連続毎に挿入した“０”を削除する為のものであり、抽出ＬＡＰＤデータの“１”５個連続検出時に、“０”削除信号を出力すると共に、この“０”削除の条件に従って８進カウンタ２３のカウントを１ビット分停止させる。この８進カウンタ２３は、８ビット分のカウントによりバイト検出信号を出力する。
【００２３】
図３は演算経過データ格納用メモリの説明図であり、演算格納データ格納用メモリ４は、チャネルＣＨ１，ＣＨ２，ＣＨ３，・・・対応の領域を有し、各領域は、受信バイト数ａｄ ｃｎｔ、バイト検出を行う為のカウンタｓ８ ｃｎｔ、フレームチェックシーケンス演算結果の比較後に、フラグＦがくるか否かを判断する為の信号ｒｅａｄｏｋ ｒ、“０”削除を行う為の“１”検出用カウンタｃ５ ｃｎｔ、受信処理が３９バイト目で終了した場合を示す信号ｅｎｄ３９ ｒ、最後に検出したバイトデータｓ８ ｒ、７Ｅフラグ（“０１１１１１１０”）検出情報ｓ８ ｆｌａｇ、最後のフレームチェックシーケンス演算結果の１６〜９ビットの情報ＦＣＳ（ＭＳＢ）、最後のフレームチェックシーケンス演算結果の８〜１ビットの情報（ＦＣＳ（ＬＳＢ）、ＬＡＰＤデータ格納用メモリ２の書込アドレスｎｍｅｍａｄｄ、シリアル読出開始アドレスｂｍｅｍａｄｄを含む場合を示す。
【００２４】
組立処理用レジスタ９（図１参照）には、チャネル識別信号に従ったアドレス制御部８からの読出アドレスにより、演算過程データ格納用メモリ４から図３に示すそれぞれのデータが読出されてロードされる。そして、４バイトの抽出ＬＡＰＤデータの処理終了により、例えば、受信バイト数ａｄ ｃｎｔには４バイトが加算され、又最後に“１”が連続した数が“１”検出用カウンタｃ５ ｃｎｔにカウントされるから、これを含めて、演算経過データ格納用メモリ４に、アドレス制御部８からの書込アドレスに従って上書きされる。
【００２５】
図４はＬＡＰＤデータ格納用メモリの説明図であり、１チャネル分のみを示し、インフォメーションＩｎｆｏ−１〜Ｉｎｆｏ−３３からなる有効ＬＡＰＤデータを格納する領域と、予備の１２バイトの領域とを有する４５バイト構成とした場合を示す。即ち、Ｔ＝ｎに於いて、インフォメーションＩｎｆｏ−１〜Ｉｎｆｏ−３３からなる１フレーム分の有効ＬＡＰＤデータが、アドレス１〜３３に格納され、アドレス３４〜４５が空き領域となっている。
【００２６】
次のＴ＝ｎ＋１では、次のフレームの有効ＬＡＰＤデータがアドレス３４から順次書込まれ、その間に、先の１フレーム分の有効ＬＡＰＤデータが読出され、アドレス３４〜４５，１〜２１にインフォメーションＩｎｆｏ−１〜Ｉｎｆｏ−３３からなる有効ＬＡＰＤデータ書込まれ、アドレス２２〜３３が空き領域となった場合を示す。
【００２７】
即ち、ＬＡＰＤデータ格納用メモリ２（図１参照）は、従来例の２面メモリ構成と比較して記憶容量が著しく削減可能となり、又従来例の１面メモリ構成と比較した場合でも、有効ＬＡＰＤデータのみを格納するから、記憶容量を大幅に削減することができる。又ＬＡＰＤデータ格納用メモリ２は、デュアルポート構成が好適であり、ＬＡＰＤ組立部１から有効ＬＡＰＤデータの書込みを行っている時に、ＬＡＰＤデータ送出部３から１フレーム分の有効ＬＡＰＤデータを読出すことが可能となり、シングルポート構成に比較してアクセス制御が容易となる。なお、トリプルポート構成も知られており、シングルポート構成に比較して有利であるが、デュアルポート構成に比較して周辺回路が複雑化することになる。
【００２８】
図５はＬＡＰＤ組立処理の説明図であり、受信データと、イネーブル信号と、メインカウンタと、チャネル情報（チャネル識別信号）と、フレーム期間▲１▼，▲２▼，▲３▼を示し、イネーブル信号により、チャネル情報を取り込み、又受信データの中のＬＡＰＤデータを抽出する。即ち、メインカウンタの「２０」〜「１７」のダウンカウント内容に従って４バイトのＬＡＰＤデータを取り込み、又「２０」〜「１０」のダウンカウント内容とチャネル情報とに従って、演算経過データ格納用メモリ４から前回の演算経過データを読出して組立処理用レジスタ９にロードする。
【００２９】
そして、ＬＡＰＤ組立処理を行い、メインカウンタの「９」〜「０」のダウンカウント内容に従って、演算経過データを、組立処理用レジスタ９から演算経過データ格納用メモリ４に退避させる。次のフレーム▲３▼に於いても同様に、イネーブル信号とメインカウンタのカウント内容とに従って、受信データからＬＡＰＤデータを抽出して組立処理を行うことになる。そして、前述のように、フラグＦの検出により、有効ＬＡＰＤデータのみをＬＡＰＤデータ格納用メモリ２に格納することができる。
【００３０】
図６は受信データと送出データとの説明図であり、受信データと送出データと送出フレームパルスとの関係を示し、上方から順次下方に一部拡大した状態を示す。又１チャネル１フレーム分の受信に９．７５ｍｓｅｃ、１フレーム分の有効ＬＡＰＤデータ送出に５４．６μｓｅｃ、送出周期を２ｍｓｅｃとした場合について示し、送出データは、１フレーム分のＬＡＰＤデータの正常受信により、送出可能位相を示す送出フレームパルスのタイミングで送出される。
【００３１】
この場合、４０バイト目がフラグであれば、先頭のフラグＦを含めて４０バイトのＬＡＰＤフレームを正常受信したことになる。又フラグＦはフレームの先頭及び最後を示すが、この最後のフラグＦを、前述のように、次のフレームの先頭のフラグＦと兼用することができる。図６の下方の拡大して示す受信データのフラグＦｌａｇは、このような兼用したフラグを示し、又抽出した４バイトの中の先頭に位置している場合を示す。
【００３２】
このようなフラグＦｌａｇの場合、その処理を行っている内に、送出フレームパルスにより示される送出可能位相が過ぎることになり、従って、２ｍｓｅｃを待って送出することになる。又１チャネルに対する受信周期を１ｍｓｅｃとすると、１フレーム分正常受信したＬＡＰＤデータを送出するまでに、次のフレームの８バイトのＬＡＰＤデータを受信処理することになる。即ち、４バイトの抽出ＬＡＰＤデータの先頭位置にフラグＦｌａｇが存在する場合に、１フレーム分正常受信したＬＡＰＤ送出のタイミングが大きく遅れる状態となる可能性が大きくなる。
【００３３】
この場合、次の送出可能位相までに、８バイトのＬＡＰＤデータを受信処理することになるが、１バイトのフラグＦｌａｇと、３バイトのヘッダＨＤ１〜ＨＤ３との４バイトを除く４バイトの有効ＬＡＰＤデータを、ＬＡＰＤデータ格納用メモリ２に格納することになるから、チャネル対応には、４バイトの余裕があれば、ＬＡＰＤ組立てが可能となる。しかし、実際には、“０”削除等によりフォーマットのバイト単位で処理できないことがあるから、１バイト分を追加して、少なくとも５バイト程度の余裕が必要となる。
【００３４】
従って、有効ＬＡＰＤデータのみを格納するＬＡＰＤデータ格納用メモリ２を、単に２面メモリ構成とした場合、３３×２＝６６（バイト）の記憶容量が必要となるが、１面メモリ構成とし、且つ余裕の領域を５バイト分だけ付加した場合、３３＋５＝３８（バイト）の記憶容量で済むことになるから、１チャネル当たり２８バイトの記憶容量を削減することができる。なお、図４に於いては、１２バイトの余裕を持たせた場合を示している。
【００３５】
【発明の効果】
以上説明したように、本発明は、受信処理部５等を多チャネル処理用として共用化し、且つ受信データから抽出したＬＡＰＤデータの中の有効ＬＡＰＤデータのみをＬＡＰＤデータ格納用メモリ２に格納するもので、ＬＡＰＤデータ格納用メモリ２の記憶容量を大幅に削減し、ＬＡＰＤ組立回路の小型化並びに経済化を図ることができる利点がある。その場合、チャネル対応に１フレーム分の有効ＬＡＰＤデータの格納領域に僅かな余裕の領域を付加することにより、有効ＬＡＰＤデータの格納と、１フレーム分の有効ＬＡＰＤデータの読出しとを円滑に行わせることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態の説明図である。
【図２】受信処理部の要部ブロック図である。
【図３】演算経過データ格納用メモリの説明図である。
【図４】ＬＡＰＤデータ格納用メモリの説明図である。
【図５】ＬＡＰＤ組立処理の説明図である。
【図６】受信データと送出データとの説明図である。
【図７】従来例の２面メモリ構成の説明図である。
【図８】ＬＡＰＤフォーマット説明図である。
【図９】従来例の１面メモリ構成の説明図である。
【図１０】メモリの領域説明図である。
【符号の説明】
１  ＬＡＰＤ組立部
２  ＬＡＰＤデータ格納用メモリ
３  ＬＡＰＤデータ送出部
４  演算経過データ格納用メモリ
５  受信処理部
６  メインカウンタ
７  第１のアドレス制御部
８  第２のアドレス制御部
９  組立処理レジスタ
１０  送出処理部
１１  第３のアドレス制御部
【図１】
0003738374.tif 000002
【図２】
0003738374.tif 000003
【図３】
0003738374.tif 000004
【図４】
0003738374.tif 000005
【図５】
0003738374.tif 000006
【図６】
0003738374.tif 000007
【図７】
0003738374.tif 000008
【図８】
0003738374.tif 000009
【図９】
0003738374.tif 000010
【図１０】
0003738374.tif 000011