(57)【特許請求の範囲】
【請求項１】
複数の動作モードを有する非揮発性半導体メモリ装置において、
ワードラインと、
ビットラインと、
前記ワードラインと前記ビットラインとに連結されたメモリセルと、
各々の複数動作モードに従い、遮断信号に応じて供給されたワードライン電圧によって前記ワードラインを駆動するワードライン駆動回路と、
各々の前記複数の動作モードの間に遮断信号を発生する回路とを含み、
前記遮断信号発生回路が、前記ワードライン電圧が電源電圧より高い時、電源電圧を有する遮断信号を発生し、前記ワードライン電圧が電源電圧より低い時、ワードライン電圧を有する遮断信号を発生し、
前記ワードライン駆動回路が、
ワードライン電圧を受信するノードと、
前記ノードに連結された第１電流電極と、第２電流電極と、前記ワードラインに連結されたゲートとを有する第１ＰＭＯＳと、
前記ノードに連結された第１電流電極と、前記ワードラインに連結された第２電流電極と、ゲートとを有する第２ＰＭＯＳと、
選択信号を受信する入力電極と反転された選択信号を出力する出力電極とを有するインバータと、
前記第１ＰＭＯＳトランジスタの第２電流電極と前記第２ＰＭＯＳトランジスタのゲートに共に連結された第１電流電極と、前記インバータの出力電極に連結された第２電流電極と、遮断信号を受信するゲートとを有する第１ＮＭＯＳトランジスタと、
前記ワードラインに連結された第１電流電極と、接地電圧に連結された第２電流電極と、インバータの出力電極に連結されたゲートとを有する第２ＮＭＯＳトランジスタと、
を含むレベルシフタ回路を含み、
前記遮断信号発生回路が、
遮断信号を出力する出力ノードと、
比較信号として比較結果を発生するため前記ワードライン電圧と前記電源電圧とを比較する比較器と、
前記比較信号に応じてワードライン電圧で出力ノードを駆動するため、出力ノードに連結された第１駆動器と、
前記比較信号に応じて電源電圧で出力ノードを駆動するため、出力ノードに連結された第２駆動器とを含むことを特徴とする非揮発性半導体メモリ装置。
【請求項２】
前記比較器が、
前記電源電圧を分配する第１電圧分配器と、
前記ワードライン電圧を分配する第２電圧分配器と、
前記第１及び第２電圧分配器の出力を比較する差動増幅器と、
前記比較信号を出力するため、前記差動増幅器の出力信号を反転する第２インバータとを含むことを特徴とする請求項１に記載の非揮発性半導体メモリ装置。
【請求項３】
前記第１駆動器が、
前記比較信号の電圧レベルをワードライン電圧と接地電圧のある１つの電圧で変換するレベルシフタと、
前記レベルシフタの出力信号に応じて前記ワードライン電圧まで昇圧させるプルアップトランジスタとを含むことを特徴とする請求項１に記載の非揮発性半導体メモリ装置。
【請求項４】
前記第２駆動器が、
前記比較信号を受信するインバータと、
前記インバータの出力信号に従い、前記出力ノードを前記電源電圧まで昇圧させるため、出力ノードに連結されたプルアップトランジスタとを含むことを特徴とする請求項１に記載の非揮発性半導体メモリ装置。
【請求項５】
第１電圧を有する入力信号を第２電圧を有する出力信号に変換するレベルシフタ回路において、
入力信号を受信する入力端と、
出力信号を出力する出力端と、
第２電圧を受信する電源端と、
前記電源端に連結された第１電流電極と、前記出力端に連結されたゲートと、第２電流電極とを有する第１ＰＭＯＳトランジスタと、
前記電源端に連結された第１電流電極と、前記出力端に連結された第２電流電極と、ゲートとを有する第２ＰＭＯＳトランジスタと、
前記入力端に連結された入力電極と出力電極を有する第１インバータと、
前記第１ＰＭＯＳトランジスタの第２電流電極と前記第２ＰＭＯＳトランジスタのゲートに共に連結された第１電流電極と、前記第１インバータの出力電極に連結された第２電流電極と、遮断信号を受信するゲートとを有する第１ＮＭＯＳトランジスタと、
前記出力端に連結された第１電流電極と、接地電圧に連結された第２電流電極と、前記第１インバータの出力電極に連結されたゲートとを有する第２ＮＭＯＳトランジスタと、
遮断信号を発生する回路とを含み、
前記遮断信号発生回路が、前記第２電圧が第１電圧より高い時、第１電圧を有する遮断信号を発生し、前記第２電圧が第１電圧より低い時、第２電圧を有する遮断信号を発生し、
前記第１電圧が電源電圧であり、第２電圧が前記第１電圧より高い電圧であり、
前記遮断信号発生回路が、
比較信号として比較結果を発生するため前記第１電圧と前記第２電圧とを比較する比較器と、
前記比較信号に応じて第２電圧で入力端を駆動する第１駆動器と、
前記比較信号に応じて第１電圧で入力端を駆動する第２駆動器とを含むことを特徴とするレベルシフタ回路。
【請求項６】
前記比較器が、
前記第１電圧を分配する第１電圧分配器と、
前記第２電圧を分配する第２電圧分配器と、
前記第１及び第２電圧分配器の出力を比較する差動増幅器回路と、
前記比較信号を出力するため、前記差動増幅器回路の出力信号を反転する第２インバータとを含むことを特徴とする請求項５に記載のレベルシフタ回路。
【請求項７】
前記第１駆動器が、
前記比較信号の電圧を第２電圧と接地電圧とのうち、１つの電圧に変換するレベルシフタと、
前記レベルシフタの出力信号に応じて前記入力端を第２電圧まで昇圧させるプルアップトランジスタとを含むことを特徴とする請求項６に記載のレベルシフタ回路。
【請求項８】
前記第２駆動器が、
前記比較信号を受信する第３インバータと、
前記第３インバータの出力信号に従い、前記入力端を前記第１電圧まで昇圧させるプルアップトランジスタとを含むことを特徴とする請求項６に記載のレベルシフタ回路。
【請求項９】
複数の動作モードを有する非揮発性半導体メモリ装置において、
複数のワードラインと、複数のビットラインと、前記ワードとビットラインのインターセッションに各々配列された複数のメモリセルを有するメモリセルアレーと、
列アドレス信号を受信し、各々の動作モードにおける列選択信号に応じて列選択信号を発生する列ディコーダと、
各々の動作モードにおける列選択信号に応じてビットライン電圧を選択されたビットラインに転送するため、少なくとも１つのビットラインを選択する列パスゲーティング回路と、
各々の動作モードにおける遮断信号を発生する回路とを含み、
前記遮断信号発生回路が、前記ビットライン電圧が電源電圧より高い時、電源電圧を有する遮断信号を発生し、前記ビットライン電圧が電源電圧より低い時、ビットライン電圧を有する遮断信号を発生し、
前記列ディコーダがビットライン電圧を受信する電源ノードと、
前記列選択信号を出力する出力ノードと、
前記電源ノードに連結された第１電流電極と、第２電流電極と、前記出力ノードに連結されたゲートとを有する第１ＰＭＯＳと、
前記電源ノードに連結された第１電流電極と、前記出力ノードに連結された第２電流電極と、ゲートとを有する第２ＰＭＯＳと、
１つの列アドレス信号を受信する入力電極と、出力電極とを有するインバータと、
前記第１ＰＭＯＳトランジスタの第２電流電極と前記第２ＰＭＯＳトランジスタのゲートに連結された第１電流電極と、前記インバータの出力電極に連結された第２電流電極と、遮断信号を受信するゲートとを有する第１ＮＭＯＳトランジスタと、
前記出力ノードに連結された第１電流電極と、接地電圧に連結された第２電流電極と、インバータの出力電極に連結されたゲートとを有する第２ＮＭＯＳトランジスタとを含む少なくとも１つのレベルシフタ回路を含み、
前記遮断信号発生回路が、
遮断信号を出力する出力ノードと、
比較信号として比較結果を発生するため前記ビットライン電圧と前記電源電圧とを比較する比較器と、
前記比較信号に応じてビットライン電圧で出力ノードを駆動するため、出力ノードに連結された第１駆動器と、前記比較信号に応じて電源電圧で出力ノードを駆動するため、出力ノードに連結された第２駆動器とを含むことを特徴とする非揮発性半導体メモリ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、非揮発性半導体メモリ装置に関するものであり、より詳しくは、電源電圧より高い電圧と低い電圧をワードラインに伝達するワードライン駆動器（又は、レベルシフタ）に関するものである。
【０００２】
【従来の技術】
よく知られたように、半導体メモリ回路は、メモリセルのアレーを含んでいるし、各メモリセルは１ビットの情報を貯蔵できる。複数のビットを含む必要なワード情報に適切にアクセス（ａｃｃｅｓｓ）するためには、正確に行ライン（ｒｏｗｌｉｎｅ、又は、ワードライン）を選択する適当な行ディコーダが情報にアクセスするため使用される。これと同様に、列アクセシング（ａｃｃｅｓｓｉｎｇ）回路は、出力用行内にある適当数のビットを選択するためよく使用される。
【０００３】
図１は、従来技術による非揮発性半導体メモリ装置のブロック図である。図１において、非揮発性半導体メモリ装置１は、複数のメモリセルＭＣｘｙ（ｘ＝０、１、２、…、ｉそしてｙ＝０、１、２、…、ｊ）を有するメモリセルアレー１０と、複数のワードラインＷＬｘと、多数のビットラインＢＬｙを含む。各々のメモリセルＭＣｘｙは、電気的に消去ができ、プログラムできる読出専用メモリ（ＥＥＰＲＯＭ）セル（又は、フラッシュ  ＥＥＰＲＯＭ  ｃｅｌｌ）、又は電気的にプログラムできる読出専用メモリ（ＥＥＰＲＯＭ）セルであり、制御ゲートと、浮動ゲートと、ソースと、ドレーンとを有する。制御ゲートは対応するワードラインＷＬｘに各々連結され、ドレーンは対応するビットラインＢＬｙに連結され、ソースは接地される。非揮発性半導体メモリ装置のそのようなメモリセルアレー構造は、“ＮＯＲ構造からなるフラッシュメモリ装置（ＮＯＲ  ｓｔｒｕｃｔｕｒｅｄ  ｆｌａｓｈ  ｍｅｍｏｒｙ  ｄｅｖｉｃｅ）”とよく呼ばれる。
【０００４】
図１に図示されたように、非揮発性半導体メモリ装置１は、行ディコーダ（ｒｏｗ  ｄｅｃｏｄｅｒ）回路２０を付加的に含み、行ディコーダ２０は、ワードラインＷＬｘのうち、１つを選択し、その選択されたワードラインＷＬｘを各動作モードに必要なワードライン電圧Ｖｐｐ（例えば、読出、プログラミング、消去、又は、検証）で駆動する。行ディコーダ回路２０は、対応するワードラインＷＬｘに各々連結された複数のワードライン駆動器２２を有している。各ワードライン駆動器２２は、対応する選択信号ＤＲＡｘ、例えば列アドレスディコーディング回路（未図示）によってディコードされた信号に応じて対応するワードラインＷＬｘをワードライン電圧Ｖｐｐで駆動する。各々対応する列選択信号Ｙ０−Ｙｊによってスイッチオン／オフされるスイッチングトランジスター（未図示）を含む列パスゲーティング回路３０によってビットラインＢＬｙのうち、１つが選択される。列ディコーダ回路４０は、対応する列選択信号Ｙ０−Ｙｊを伝達するためライン４３のうち、１つを選択し、複数の列駆動器４２を有する。各々の列駆動器４２は各動作モードにおいて対応するライン４３を必要な電圧で駆動する。
【０００５】
図２を参照すると、従来技術による１つのワードライン（例えば、ＷＬ０）に連結されたワードライン駆動器２２の詳細な回路図が図示されているが、ワードライン（例えば、ＷＬ１−ＷＬｉ）に各々に連結された他のワードライン駆動器２２は、ワードライン駆動器２２のそのものと同一である。ワードライン駆動器２２は、選択信号ＤＲＡｉと、ワードライン電圧Ｖｐｐと、遮断（ｓｈｕｔ  ｏｆｆ）信号とを受信する３つの入力ノード３０、３１、３２を有している。ワードライン駆動器２２は、図２に示したように連結されたインバータ３３と、２つのＰＭＯＳトランジスター３４と３５と、２つのＮＭＯＳトランジスター３６と３７で構成される。
【０００６】
プログラム及び読出動作モードにおけるワードライン駆動器２２の動作が以下に説明される。
【０００７】
まず、選択されたメモリセルＭＣ００に関連する読出動作が説明される。読出動作の間、約＋４．５Ｖのワードライン電圧Ｖｐｐがワードライン駆動器２２に連結されたワードラインＷＬ０に印加され、約＋１Ｖのビットライン電圧が選択されたメモリセルＭＣ００に連結されたビットラインＢＬ０に印加される。この時、選択信号ＤＲＡ０は、‘Ｈ’レベル（例えば、このような‘Ｈ’レベルは、電源電圧Ｖｃｃレベルを有する）になり、遮断信号は、‘Ｈ’レベルを有する。このような条件で、ノードＮＤ１がインバータ３３を通して‘Ｌ’レベル（例えば、接地電圧レベル）になり、ノードＮＤ２は、遮断信号Ｓｈｕｔ＿ＯｆｆによってスイッチオンされたＮＭＯＳトランジスター３７を通して‘Ｌ’レベルを有する。これは、ＮＭＯＳトランジスター３７をターンオフさせ、ＰＭＯＳトランジスター３５をターンオンさせ、その結果、ワードラインＷＬ０がそのようなＰＭＯＳのターンオンを通して約＋４．５Ｖのワードライン電圧Ｖｐｐまで昇圧させる。
【０００８】
プログラム動作の間に、約＋１０Ｖのワードライン電圧ＶｐｐがワードラインＷＬ０に印加され、約＋５Ｖのビットライン電圧がビットラインＢＬ０に印加される。この時、選択信号ＤＲＡ０と遮断信号Ｓｈｕｔ＿Ｏｆｆは全部‘Ｈ’である。このような条件下で、ノードＮＤ１は、インバータを通して‘Ｌ’レベルになり、ノードＮＤ２は、遮断信号Ｓｈｕｔ＿ＯｆｆによってスイッチオンされたＮＭＯＳトランジスター３６を通して‘Ｌ’レベルになる。これはＮＭＯＳトランジスター３７をターンオフさせてＰＭＯＳトランジスター３５をターンオンさせ、その結果ワードラインＷＬ０がＰＭＯＳトランジスター３５を通して約＋１０Ｖのワードライン電圧Ｖｐｐまで昇圧させる。
【０００９】
【発明が解決しようとする課題】
この分野でよく知られたように、プログラム／消去モードの動作が行われてから任意の選択されたメモリセルが必要なスレショルド電圧（例えば、６−８Ｖ）でプログラムされたか、又は必要なスレショルド電圧（例えば、１−３Ｖ）で消去されたかの可否を検出するためプログラム／消去モードの動作に対する検証動作が行われる。一般的に、ＮＯＲ構造からなるフラッシュメモリを有する非揮発性半導体メモリ装置において、ワードラインに印加される過消去検出電圧は約１Ｖであり、それに印加される消去検証電圧は、約３Ｖである。
【００１０】
約１Ｖの電圧Ｖｐｐが選択されたワードライン（例えば、ＷＬ０）に印加された過消去検証動作の間に、選択信号ＤＲＡ０及び遮断信号Ｓｈｕｔ＿Ｏｆｆは、全部‘Ｈ’である。これは遮断信号Ｓｈｕｔ＿ＯｆｆによってスイッチオンされたＮＭＯＳトランジスター３６を通してＰＭＯＳトランジスター３５をターンオンさせ、ＮＭＯＳトランジスター３７をターンオフさせ、その結果、ワードラインＷＬ０は約１Ｖの電圧まで昇圧される。
【００１１】
同時に、非選択されたワードラインＷＬ１−ＷＬｉには接地電圧が印加され、非選択されたワードラインＷＬ１−ＷＬｉに関連された選択信号ＤＲＡ１−ＤＲＡｉは‘Ｌ’レベルである。この条件下で、ノードＮＤ１は、‘Ｈ’レベルを有してＰＭＯＳトランジスター３７はターンオンされる。これは各非選択されたワードラインＷＬ１−ＷＬｉを接地させ、各駆動器２２内のＮＭＯＳトランジスター３４はターンオンされる。ノードＮＤ２は、ＰＭＯＳトランジスター３４を通して約１Ｖの電圧Ｖｐｐまで昇圧される。結果的に、ノードＮＤ１及びＮＤ２は、‘Ｈ’レベルを有する遮断信号Ｓｈｕｔ＿ＯｆｆによってターンオンされたＮＭＯＳトランジスター３６を通して導通され、これは選択されたワードラインＷＬ０に印加されたワードライン電圧ＶｐｐをＶｃｃの方まで昇圧させる。即ち、ワードライン電圧Ｖｐｐが電源電圧Ｖｃｃより低い時、図２のワ−ドライン駆動器２２がワードライン電圧Ｖｐｐを対応するワードラインに伝達できないことが従来技術の問題点である。
【００１２】
図３を参照すると、第２従来技術のワードライン駆動器２２の詳細回路図が図示されている。この回路において、選択信号ＤＲＡｉが‘Ｌ’レベルである時、そしてワードライン電圧Ｖｐｐが約１Ｖである時（又は、ワードライン電圧Ｖｐｐが電源電圧Ｖｃｃより低い時）、ノードＮＤ３はインバータ３８及び遮断信号ｓｈｕｔ＿ＯｆｆによってターンオンされたＮＭＯＳトランジスター３９を通して‘Ｈ’レベルになり、ＰＭＯＳトランジスター４１はターンオンされ、これがノードＮＤ３とワードライン電圧Ｖｐｐを連結させる。それ故に、図３のワードライン駆動器２２は図２のそれと同一の問題点を有する。
【００１３】
従って、本発明の目的は、ワードラインを電源電圧より高いワードライン電圧と、電源電圧より低いワードライン電圧両方で駆動できるワードラインディコーダを備える非揮発性半導体メモリ装置を提供することである。
【００１４】
【課題を解決するための手段】
（構成）
上述のような目的を達成するための本発明の１つの特徴によると、本発明では非揮発性半導体メモリ装置が提供される。この装置はワードラインと、ビットラインと、前記ワードラインと前記ビットラインとに連結されたメモリセルと、遮断信号に応じて供給されたワードライン電圧によって前記ワードラインを駆動するワードライン駆動回路と、各々の前記複数の動作モードの間に遮断信号を発生する回路とを含む。前記遮断信号発生回路は、前記ワードライン電圧が電源電圧より高い時、電源電圧を有する遮断信号を発生し、前記ワードライン電圧が電源電圧より低い時、ワードライン電圧を有する遮断信号を発生する。
（作用）
このような装置によって、各動作のモードで必要なワードライン電圧Ｖｐｐが電源電圧Ｖｃｃより高いし、電源電圧Ｖｃｃより低いという事実に無関係にワードライン駆動器２２０は、ワードラインＷＬ０−ＷＬｉに対応する各動作モードで必要なワードライン電圧Ｖｐｐをスイッチすることができる。
【００１５】
【発明の実施の形態】
本発明の新規した非揮発性半導体メモリ装置において、非揮発性半導体装置１の行ディコーダ回路２００及び列ディコーダ回路３００各々が遮断信号Ｓｈｕｔ＿Ｏｆｆを発生する手段を含み、手段は、比較器２４０と、第１駆動器２６０と、第２駆動器２８０とで構成される。この構成によると、遮断信号Ｓｈｕｔ＿Ｏｆｆは、ワードライン電圧Ｖｐｐが電源電圧Ｖｃｃより低い時、ワードライン電圧Ｖｐｐレベルを有し、ワードライン電圧Ｖｐｐが電源電圧Ｖｃｃより高い時、電源電圧Ｖｃｃレベルを有する。
【００１６】
図４は、本発明による非揮発性半導体メモリ装置１のブロック図を示す。装置１は、図１のようなメモリセルアレー１００を含み、従ってその説明は省略する。各ワードラインＷＬ０−ＷＬｉには、ワードライン駆動器２２０が連結される。各ワードライン駆動器２２０は対応する選択信号ＤＲＡｘが‘Ｈ’レベルで活性化される時、遮断信号Ｓｈｕｔ＿Ｏｆｆに応じて対応するワードラインＷＬｘを各動作モードで必要なワードライン電圧Ｖｐｐで駆動される。
【００１７】
比較器２４０は、ワードライン電圧Ｖｐｐと電源電圧Ｖｃｃとを受信し、２つの電圧Ｖｐｐ及びＶｃｃを比較する。ワードライン電圧Ｖｐｐが電源電圧Ｖｃｃより高いと、比較器２４０は‘Ｈ’レベルの比較信号ＣＯＭを発生し、ワードライン電圧Ｖｐｐが電源電圧Ｖｃｃより低いと、‘Ｌ’レベルの比較信号ＣＯＭを発生する。第１駆動器２６０は、比較信号ＣＯＭに応じて遮断信号Ｓｈｕｔ＿Ｏｆｆを伝達するライン２０１をワードライン電圧Ｖｐｐで駆動し、第２駆動器２８０は、比較信号ＣＯＭに応じてライン２０１を電源電圧Ｖｃｃで駆動される。本発明の望ましい実施形態による比較器２４０、第１及び第２駆動器２６０及び２８０、そしてワードライン駆動器２２０の詳細回路図が図５に図示されている。
【００１８】
図５を参照すると、比較器２４０と、第１電圧分配器２４１と、第２電圧分配器２４２と、差動増幅器２４３と、インバータ２４４とを含む。第１電圧分配器２４１は電源電圧Ｖｃｃ（例えば、未図示された抵抗を利用して）を分配し、そして第２電圧分配器２４２は、ワードライン電圧Ｖｐｐを分配する。差動増幅器２４３は、第１及び第２電圧分配器２４１及び２４２の出力Ｖ１及びＶ２を比較し、インバータ２４４は、差動増幅器２４３の出力を受信して、比較信号ＣＯＭを出力する。前述のように、比較信号ＣＯＭはＶｐｐ＞Ｖｃｃである時、‘Ｈ’レベルを有し、Ｖｐｐ＜Ｖｃｃである時、‘Ｌ’レベルを有する。
【００１９】
第２駆動器２６０は、レベルシフタ２７０及びＰＭＯＳトランジスター２６６で構成され、レベルシフタ２７０はインバータ２６４と、２つのＮＭＯＳトランジスター２６１と２６５と、２つのＰＭＯＳトランジスター２６２と２６３とを含む。ＮＭＯＳトランジスター２６１は、比較信号ＣＯＭを受信するゲート、接地された１電流電極、そしてＰＭＯＳトランジスター２６２とＰＭＯＳトランジスター２６３と共に他の電流電極を有する。ＰＭＯＳトランジスター２６２はワードライン電圧Ｖｐｐに連結された１つの電流電極と、ＮＭＯＳトランジスター２６１を通じて接地されたその他の電流電極と、ノードＮＤ１０に連結されたゲートとを有する。ゲートがＮＭＯＳトランジスター２６１の他の電流電極に連結されたＰＭＯＳトランジスター２６３はワードライン電圧Ｖｐｐに連結された１つの電流電極と、ノードＮＤ１０に連結されたその他の電流電極を有する。ゲートがインバータ２６４を通して比較信号ＣＯＭを受信するＮＭＯＳトランジスター２６５は、ノードＮＤ１０に連結された１つの電流電極と、接地されたその他の電流電極とを有する。ＰＭＯＳトランジスター２６６は、プルアップトランジスターとして機能しワードライン電圧Ｖｐｐに連結された１つの電流電極と、（遮断信号Ｓｈｕｔ＿Ｏｆｆを出力するための）ワードライン駆動器２２０に連結されたその他の電流電極を有する。
【００２０】
比較信号ＣＯＭが‘Ｌ’レベルである時、ノードＮＤ１０はインバータ２６４とＮＭＯＳトランジスター２６５を通して‘Ｌ’レベルを有し、これは遮断信号Ｓｈｕｔ＿Ｏｆｆライン２７１を駆動させるためのＰＭＯＳトランジスター２６６がワードライン電圧Ｖｐｐを駆動させる。反面、信号ＣＯＭが‘Ｈ’レベルである時、ノードＮＤ１０はＮＭＯＳトランジスター２６１とＰＭＯＳトランジスター２６３によってワードライン電圧Ｖｐｐを有し、その結果ＰＭＯＳトランジスター２６６はターンオフされる。
【００２１】
図５に図示されたように、第２駆動器２８０は、インバータ２８１及び１つのＰＭＯＳトランジスター２８２で構成される。ゲートがインバータ２８１を通して比較信号ＣＯＭを受信するＰＭＯＳトランジスター２８２は電源電圧Ｖｃｃに連結された１つの電流電極と遮断信号Ｓｈｕｔ＿Ｏｆｆライン２７１に連結されたその他の電流電極を有する。信号ＣＯＭが‘Ｌ’レベルである時、ＰＭＯＳトランジスター２８２はターンオフされる。信号ＣＯＭが‘Ｈ’レベルである時、ＰＭＯＳトランジスター２８２はターンオンされ、その結果、遮断信号Ｓｈｕｔ＿Ｏｆｆライン２７１は電源電圧Ｖｃｃまで昇圧される。
【００２２】
本発明によるワードライン駆動器２２０の構成要素２２１−２２５は、図２の従来技術によるそれと同一に構成されたので、それの説明は省略される。プログラム及び読出動作モードにおけるワードライン駆動器２２０の動作が以下に説明される。
【００２３】
まず、電源電圧Ｖｃｃが約＋３Ｖの電圧という仮定下で、選択されたメモリセルＭＣ００の読出動作が説明される。読出動作の間に、比較器２４０は、‘Ｈ’レベルを有する比較信号ＣＯＭを発生し、これは第２駆動器２８０が遮断信号Ｓｈｕｔ＿Ｏｆｆライン２７１を約３Ｖ（即ち、ロジック高レベル）の電源電圧Ｖｃｃで駆動するようにする。選択されたメモリセルＭＣ００に関連された選択信号ＤＲＡ０は‘Ｈ’レベルであり、約＋４．５Ｖのワードライン電圧Ｖｐｐがワードライン駆動器２２０を通して選択されたワードラインＷＬ０で印加される。
【００２４】
この条件下で、ノードＮＤ１１はインバータ２２４を通して‘Ｌ’レベルを有し、ノードＮＤ１２は電源電圧Ｖｃｃレベル（即ち、‘Ｈ’レベル）を有する遮断信号Ｓｈｕｔ＿ＯｆｆによってスイッチオンされたＮＭＯＳトランジスター２３３を通して‘Ｌ’レベルを有する。これはＮＭＯＳトランジスター２２５がターンオフされるように、ＰＭＯＳトランジスター２２２を通して約４．５Ｖのワードライン電圧Ｖｐｐまでプルアップされる。
【００２５】
その次、プログラム動作の間に、約１０Ｖのワードライン電圧Ｖｐｐが約３Ｖの電源電圧Ｖｃｃより高いため、比較器２４０、第２駆動器２８０、そしてワードライン駆動器２２０は読出動作と同一な方法で動作し、従ってその説明は省略される。
【００２６】
前述のように、プログラム／消去動作モードが行われ、それから選択されたメモリセルが＋６−＋８Ｖ（例えば、プログラムされたメモリセルのスレショルド電圧分布）の必要なスレショルド電圧を有するか、又は１−３Ｖの必要なスレショルド電圧（例えば、消去されたメモリセルのスレショルド電圧分布）を有するかの可否を判別するため、プログラム／消去動作モードにおける検証動作が行われる。
【００２７】
約＋１Ｖのワードライン電圧ＶｐｐがワードラインＷＬ０に印加される過消去検証動作のうち、ワードライン電圧Ｖｐｐが電源電圧Ｖｃｃより低いため、比較器２４０を‘Ｌ’レベルを有する比較信号を発生する。これは第１駆動器２６０が約＋１Ｖのワードライン電圧Ｖｐｐで遮断信号Ｓｈｕｔ＿Ｏｆｆライン２７１を駆動できるようにする。この時、ワードラインＷＬ０に対応する選択信号ＤＲＡ０は‘Ｈ’レベルを有する。
【００２８】
このような状況下で、ノードＮＤ１１は、インバータ２２４を通して‘Ｌ’レベルになり、ノードＮＤ１２はワードライン電圧Ｖｐｐレベルを有する遮断信号Ｓｈｕｔ＿ＯｆｆによってスイッチオンされたＮＭＯＳトランジスター２３３を通して‘Ｌ’レベルになる。これはＮＭＯＳトランジスター２２５をターンオンさせ、ＰＭＯＳトランジスター２２２をターンオンさせるため、ワードラインＷＬ０はターンオンされたＰＭＯＳ２２２を通して約＋１Ｖのワードライン電圧Ｖｐｐまで昇圧させる。
【００２９】
同時に、接地電圧は、非選択されたワードラインＷＬ１−ＷＬｉに印加され、非選択されたワードラインＷＬ１−ＷＬｉに関連された選択信号ＤＲＡ１−ＤＲＡｉは‘Ｌ’レベルである。遮断信号Ｓｈｕｔ＿Ｏｆｆは、上述の約＋１Ｖのレベルを有する。このような状況下で、ノードＮＤ１１は‘Ｈ’レベルになり、この時、ＮＭＯＳトランジスター２２５はターンオンされる。これは非選択されたワードラインＷＬ１−ＷＬｉ各々が接地されるようにする。
【００３０】
結果的に、ＰＭＯＳトランジスター２２１はターンオンされ、ノ−ドＮＤ１２はＰＭＯＳトランジスター２２１を通して約＋１Ｖの電圧Ｖｐｐになるため、ＮＭＯＳトランジスター２３３は遮断される（即ち、ノードＮＤ１１及びＮＤ１２は、導通されない）。
【００３１】
従って、ワードライン電圧Ｖｐｐが非選択されたワードライン駆動器２２０によって上昇されないため過消去検証動作が行われることができる。即ち、本発明によるワードライン駆動器２２０は、各動作モードで必要なワードライン電圧Ｖｐｐを、ワードライン電圧レベルに無関係に、対応するワードラインに伝達する。図５には図示しなかったが、図３に図示したワードライン駆動器形態が図５のワードライン駆動器２２０に適用されることができることは、本分野によく知られた者には自明である。
【００３２】
再び、図４を参照すると、非揮発性半導体メモリ装置１を列ディコーダ３００及び列パスゲーティング回路４００を付加的に含む。図１に図示したような同一のディコーダ３００及び回路４００の構成要素に対しては以下の説明で省略する。列ディコーダ３００は比較器３４０及び第１と第２駆動器３６０及び３８０が本発明で実現されたことが従来技術と違うことである。
【００３３】
比較器３４０及び第１と第２駆動器３６０と３８０の回路構成及びこれらの動作は行ディコーダ２００の構成及び動作と同一である。反復的な説明を避けるため、これらに対する説明は省略する。
【００３４】
【発明の効果】
上述のように、本発明によると、各動作のモードで必要なワードライン電圧Ｖｐｐが電源電圧Ｖｃｃより高いし、電源電圧ｖｃｃより低いという事実に無関係にワードライン駆動器２２０は、ワードラインＷＬ０−ＷＬｉに対応する各動作モードで必要なワードライン電圧Ｖｐｐをスイッチする。
【図面の簡単な説明】
【図１】  従来の技術に従う非揮発性半導体メモリ装置のブロック図である。
【図２】  図１に示した第１の従来技術のワードライン駆動器の詳細の回路図である。
【図３】  図１に示した第１の従来技術のワードライン駆動器の詳細の回路図である。
【図４】  本発明による非揮発性半導体メモリ装置のブロック図である。
【図５】  本発明の実施の形態による図４に示したワードライン駆動器の詳細回路図である。
【符号の説明】
１：非揮発性半導体メモリ装置
１００：メモリセルアレー
２００：行ディコーダ
２２０：ワードライン駆動器
２４０：比較器
２４１：第１電圧分配器
２４２：第２電圧分配器
２４３：差動増幅器
２４４：インバータ
２６０：第１駆動器
２７０：レベルシフタ
２８０：第２駆動器
３００：列ディコーダ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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