(57)【特許請求の範囲】
【請求項１】
基板と、前記基板上に形成されたキャパシタとを備えた半導体装置の製造方法において、
基板表面にエッチングにより凹部を形成する工程と、
前記凹部上に、前記凹部外にまで延在するように前記キャパシタの下部電極を形成する工程と、
前記下部電極上に前記キャパシタの誘電体膜を形成する工程と、
前記誘電体膜上に、前記凹部に対応して前記キャパシタの上部電極を形成する工程と、を含む半導体装置の製造方法であって、
前記基板はＰを含まない第１のＩＩＩ−Ｖ族化合物半導体層と、前記第１の化合物半導体層上に形成され、Ｐを含む第２のＩＩＩ−Ｖ族化合物半導体層と、前記第２のＩＩＩ−Ｖ族化合物半導体層上に形成され、Ｐを含まない第３のＩＩＩ−Ｖ族化合物半導体層との積層を含み、
前記凹部を形成する工程は、
前記第３のＩＩＩ−Ｖ族化合物半導体層を第１のエッチャントにより、前記第２のＩＩＩ−Ｖ族化合物半導体層が露出するまでエッチングして前記第３のＩＩＩ−Ｖ族化合物半導体層中に第１の開口部を形成する工程と、
露出した前記第２のＩＩＩ−Ｖ族化合物半導体層を、第２の組成の異なったエッチャントにより、前記第１のＩＩＩ−Ｖ族化合物半導体層が露出するまでエッチングし、前記第２のＩＩＩ−Ｖ族化合物半導体層中に前記第1の開口部に対応した第２の開口部を形成する工程と、
前記第１のＩＩＩ−Ｖ族化合物半導体層を、前記第２のエッチャントに対して組成の異なった第３のエッチャントによりエッチングし、前記第1のＩＩＩ−Ｖ族化合物半導体層中に前記第1の開口部に対応した第3の開口部を形成する工程と、
さらに、前記第1のＩＩＩ−Ｖ族化合物半導体層をエッチングする工程の後、前記第1の開口部と前記第３の開口部との間において突出している前記第２のＩＩＩ−Ｖ族化合物半導体層をエッチングする工程とを含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記第２のＩＩＩ−Ｖ族化合物半導体層をエッチングする工程は、前記第２のエッチャントにより実行されることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記第２のＩＩＩ−Ｖ族化合物半導体層をエッチングする工程は、前記第２のエッチャントとは組成の異なった第４のエッチャントにより実行されることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項４】
前記第１および第３のＩＩＩ−Ｖ族化合物半導体層はＧａＡｓよりなり、前記第２のＩＩＩ−Ｖ族化合物半導体層はＩｎＧａＰよりなり、前記第１および第３のエッチャントはＨＦとＨ２ Ｏ２ とＨ２ Ｏの混合物よりなり、前記第２のエッチャントは塩素系化合物を含むことを特徴とする請求項２記載の半導体装置の製造方法。
【請求項５】
前記第１および第３のＩＩＩ−Ｖ族化合物半導体層はＧａＡｓよりなり、前記第２のＩＩＩ−Ｖ族化合物半導体層はＩｎＧａＰよりなり、前記第１および第３のエッチャントはＨＦとＨ２ Ｏ２ とＨ２ Ｏの混合物よりなり、前記第４のエッチャントは塩素系化合物を含むことを特徴とする請求項３記載の半導体装置の製造方法。
【請求項６】
さらに前記基板上に前記キャパシタを埋めるように層間絶縁膜を形成する工程と、前記層間絶縁膜中に、前記上部電極を露出する第１の開口部と前記凹部外において前記下部電極を露出する第２の開口部とを形成する工程とを含むことを特徴とする請求項１〜４のうち、いずれか一項記載の半導体装置の製造方法。
【請求項７】
Pを含まない第１のＩＩＩ−Ｖ族化合物半導体層と、前記第１の化合物半導体層上に形成された第２の、Pを含む異なった組成を有するＩＩＩ−Ｖ族化合物半導体層と、前記第２のＩＩＩ−Ｖ族化合物半導体層上に形成された第３の、前記第２のＩＩＩ−Ｖ族化合物半導体層とは異なった、Pを含まない組成のＩＩＩ−Ｖ族化合物半導体層との積層を含む半導体積層構造体のエッチング方法において、
前記第３のＩＩＩ−Ｖ族化合物半導体層を第１のエッチャントにより、前記第２のＩＩＩ−Ｖ族化合物半導体層が露出するまでエッチングして前記第３のＩＩＩ−Ｖ族化合物半導体層中に第１の開口部を形成する工程と、
露出した前記第２のＩＩＩ−Ｖ族化合物半導体層を、前記第１のエッチャントに対して組成の異なった第２のエッチャントにより、前記第１のＩＩＩ−Ｖ族化合物半導体層が露出するまでエッチングし、前記第２のＩＩＩ−Ｖ族化合物半導体層中に前記第１の開口部に対応した第２の開口部を形成する工程と、
前記第１のＩＩＩ−Ｖ族化合物半導体層を、前記第２のエッチャントに対して組成の異なった第３のエッチャントによりエッチングし、前記第１のＩＩＩ−Ｖ族化合物半導体層中に前記第１の開口部に対応した第３の開口部を形成する工程と、
さらに前記第１のＩＩＩ−Ｖ族化合物半導体層をエッチングする工程の後、前記第１の開口部と前記第３の開口部との間において突出している前記第２のＩＩＩ−Ｖ族化合物半導体層をエッチングする工程とを含むことを特徴とするエッチング方法。
【請求項８】
前記第１の開口部と前記第３の開口部との間において突出している前記第２のＩＩＩ−Ｖ族化合物半導体層をエッチングする工程は、前記第２のエッチャントを使って実行されることを特徴とする請求項７記載のエッチング方法。
【請求項９】
前記第１の開口部と前記第３の開口部との間において突出している前記第２のＩＩＩ−Ｖ族化合物半導体層をエッチングする工程は、前記第２のエッチャントとは組成の異なった第４のエッチャントを使って実行されることを特徴とする請求項７記載のエッチング方法。
【請求項１０】
前記第１および第３のＩＩＩ−Ｖ族化合物半導体層はＰを含まず、前記第２のＩＩＩ−Ｖ族化合物半導体層はＰを含むことを特徴とする請求項７記載のエッチング方法。
【請求項１１】
前記第１および第３のＩＩＩ−Ｖ族化合物半導体層はＧａＡｓよりなり、前記第２のＩＩＩ−Ｖ族化合物半導体層はＩｎＧａＰよりなり、前記第１および第３のエッチャントはＨＦとＨ２ Ｏ２ とＨ２ Ｏの混合物よりなり、前記第２のエッチャントは塩素系化合物を含むことを特徴とする請求項８記載のエッチング方法。
【請求項１２】
前記第１および第３のＩＩＩ−Ｖ族化合物半導体層はＧａＡｓよりなり、前記第２のＩＩＩ−Ｖ族化合物半導体層はＩｎＧａＰよりなり、前記第１および第３のエッチャントはＨＦとＨ２ Ｏ２ とＨ２ Ｏの混合物よりなり、前記第４のエッチャントは塩素系化合物を含むことを特徴とする請求項９記載のエッチング方法。
【請求項１３】
前記塩素系化合物は、ＨＣｌ、あるいはＨＣｌと燐酸、あるいはＨＣｌと燐酸および過酸化水素水を含んだ水溶液、あるいはＣｌ２ ，ＳｉＣｌ４ あるいはＢＣｌ３ と、Ｎ２ と、ＣＨＦ３ ，ＣＦ４ およびＳＦ６ のいずれか一との混合物よりなることを特徴とする請求項７〜１１のうちいずれか一項記載のエッチング方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は一般に半導体装置に係り、特に化合物半導体装置およびその製造方法に関する。
化合物半導体装置は活性部に電子の有効質量が小さい化合物半導体を使うため通常のＳｉ半導体装置よりも高速に動作し、このため携帯電話や衛星通信等、マイクロ波帯域で動作するいわゆるＭＭＩＣ（Monolithic Microwave Integrated Circuit ）に広く使われている。
【０００２】
このようなＭＭＩＣでは、Ｇａ，Ａｌ，Ｉｎ等のＩＩＩ族元素およびＡｓ，Ｐ等のＶ族元素よりなるＩＩＩ−Ｖ族化合物半導体エピタキシャル層を含む集積回路上にキャパシタをモノリシックに形成する必要があり、また動作速度を可能な限り最大化するため電子線描画技術が使われる。さらに動作速度を極限まで向上させるため、従来よりＭＭＩＣでは化合物半導体基板の厚さを可能な限り薄くし、ソース電極を半導体基板中に形成したバイアホールを介して基板裏面に形成した接地電極に直接に接地する構成が採用されている。かかるバイアホール技術を使ったＭＭＩＣでは、前記半導体基板上に多数の集積回路装置を一体的に形成した後、これをエッチングにより、個々の集積回路装置に分割する。
【０００３】
【従来の技術】
図１２（Ａ）〜図１４（Ｇ）は、キャパシタを含む従来のＭＭＩＣの製造工程を示す。
図１２（Ａ）を参照するに、ＧａＡｓ等の化合物半導体よりなる半絶縁性基板１１上にはＳｉＯ2 膜１２が保護膜として形成され、さらに図１２（Ｂ）の工程で前記保護膜１２上にＡｕ／Ｔｉ構造の下部電極層１３がスパッタリングにより堆積される。ただし、前記半絶縁性基板１１はさらに非ドープＧａＡｓよりなるバッファ層や電子走行層を含んでいてもよい。ＭＭＩＣ中の半導体装置がＨＥＭＴの場合には、さらにｎ型ＡｌＧａＡｓ層を含んでいてもよい。
【０００４】
次に、図１２（Ｃ）の工程で、前記下部電極層１３上にはＳｉＮ等よりなる誘電体膜１４がスパッタリングあるいはＣＶＤ法により堆積され、さらに図１３（Ｄ）の工程で前記誘電体膜１４上に、Ａｕ／Ｔｉ構造を有する上部電極パターン１５が、スパッタリングおよびリフトオフ法により形成される。
さらに、図１３（Ｅ）の工程で前記誘電体膜１４がパターニングされ、さらに下部電極層１３がパターニングされて下部電極パターンが形成され、その結果基板１１上にキャパシタＣが形成される。
【０００５】
次に、図１４（Ｆ）の工程で前記基板１１上に前記キャパシタＣに隣接してゲート電極１６およびソース・ドレイン電極１７Ａ，１７Ｂを含むＨＥＭＴ等の活性素子が、例えば電子線描画技術を使って形成され、さらに図１４（Ｇ）の工程で前記図１４（Ｆ）の構造を覆うように、ＳｉＯ2 等の層間絶縁膜１８を形成する。さらに、前記層間絶縁膜１８中に前記キャパシタＣの上部電極１５を露出するコンタクトホール１８Ａおよび下部電極１３を露出するコンタクトホール１８Ｂが形成され、さらに前記層間絶縁膜１８上に配線パターン１９Ａおよび１９Ｂを、前記配線パターン１９Ａが前記上部電極１５に前記コンタクトホール１８Ａを介してコンタクトするように、また前記配線パターン１９Ｂが前記下部電極１３に前記コンタクトホール１８Ｂを介してコンタクトするように形成する。
【０００６】
【発明が解決しようとする課題】
図１５はこのようにして形成されたＭＭＩＣのうち、キャパシタＣ近傍の部分を拡大して示す。
図１５を参照するに、層間絶縁膜１８中に形成され下部電極１３を露出するコンタクトホール１８Ｂの深さは上部電極１５を露出するコンタクトホール１８Ｂの深さよりも必然的に深くなり、その結果、コンタクトホール１８Ｂを埋める配線パターン１９Ｂの長さＬ2 、すなわちインダクタンスはコンタクトホール１８Ａを埋める配線パターン１９Ａの長さＬ1 に対応するインダクタンスよりも必然的に大きくなる（Ｌ1 ＜Ｌ2 ）。一般にこのようなコンタクトホールの深さに起因する配線パターンのインダクタンスの変化はＣＡＤを使った集積回路設計においては十分に考慮することが困難で、このため試作したＭＭＩＣの動作をチェックしてはじめて問題の存在が認識される場合が多い。このような場合には、改めて集積回路設計をやりなおす必要があるが、かかる集積回路設計のやりなおしはＭＭＩＣの製造費用を増大させるのみならず、ＭＭＩＣの市場への投入のタイミングを狂わせることになる。
【０００７】
そこで、本発明は上記の課題を解決した新規で有用な半導体装置およびその製造方法を提供することを概括的課題とする。
本発明のより具体的な課題は、キャパシタに接続される配線パターンのインダクタンスが、下部電極に接続される配線パターンと上部電極に接続される配線パターンとで実質的に等しくなる構成の半導体装置を提供することにある。
【０００８】
また、本発明の他の課題は、前記下部電極に接続される配線パターンと上部電極に接続される配線パターンとでコンタクトホールの深さが実質的に等しくなる構成の半導体装置を構成するにあたり、複数の組成の異なった化合物半導体層を含む半導体基板中に凹部をウェットエッチングにより形成する技術を提供することにある。
【０００９】
さらに、本発明の他の課題は、複数の組成の異なった化合物半導体層を含む半導体基板上に電子線描画技術により半導体装置を形成し、さらに前記基板中にソース領域に対応して基板裏面に達するソース開口部を形成し、同時に素子分離開口部を同様に基板裏面にまで達するように形成する半導体装置の製造方法において、前記ソース開口部および素子分離開口部を同時にウェットエッチング法により形成する技術を提供することにある。
【００１０】
【課題を解決するための手段】
本発明は上記の課題を、
請求１に記載したように、
基板と、前記基板上に形成されたキャパシタとを備えた半導体装置の製造方法において、
基板表面にエッチングにより凹部を形成する工程と、
前記凹部上に、前記凹部外にまで延在するように前記キャパシタの下部電極を形成する工程と、
前記下部電極上に前記キャパシタの誘電体膜を形成する工程と、
前記誘電体膜上に、前記凹部に対応して前記キャパシタの上部電極を形成する工程と、を含む半導体装置の製造方法であって、
前記基板はＰを含まない第１のＩＩＩ−Ｖ族化合物半導体層と、前記第１の化合物半導体層上に形成され、Ｐを含む第２のＩＩＩ−Ｖ族化合物半導体層と、前記第２のＩＩＩ−Ｖ族化合物半導体層上に形成され、Ｐを含まない第３のＩＩＩ−Ｖ族化合物半導体層との積層を含み、
前記凹部を形成する工程は、
前記第３のＩＩＩ−Ｖ族化合物半導体層を第１のエッチャントにより、前記第２のＩＩＩ−Ｖ族化合物半導体層が露出するまでエッチングして前記第３のＩＩＩ−Ｖ族化合物半導体層中に第１の開口部を形成する工程と、
露出した前記第２のＩＩＩ−Ｖ族化合物半導体層を、第２の組成の異なったエッチャントにより、前記第１のＩＩＩ−Ｖ族化合物半導体層が露出するまでエッチングし、前記第２のＩＩＩ−Ｖ族化合物半導体層中に前記第1の開口部に対応した第２の開口部を形成する工程と、
前記第１のＩＩＩ−Ｖ族化合物半導体層を、前記第２のエッチャントに対して組成の異なった第３のエッチャントによりエッチングし、前記第1のＩＩＩ−Ｖ族化合物半導体層中に前記第1の開口部に対応した第3の開口部を形成する工程と、
さらに、前記第1のＩＩＩ−Ｖ族化合物半導体層をエッチングする工程の後、前記第1の開口部と前記第３の開口部との間において突出している前記第２のＩＩＩ−Ｖ族化合物半導体層をエッチングする工程とを含むことを特徴とする半導体装置の製造方法により、または
請求項２に記載したように、
前記第２のＩＩＩ−Ｖ族化合物半導体層をエッチングする工程は、前記第２のエッチャントにより実行されることを特徴とする請求項１記載の半導体装置の製造方法により、または
請求項３に記載したように、
前記第２のＩＩＩ−Ｖ族化合物半導体層をエッチングする工程は、前記第２のエッチャントとは組成の異なった第４のエッチャントにより実行されることを特徴とする請求項１記載の半導体装置の製造方法により、または
請求項４に記載したように、
前記第１および第３のＩＩＩ−Ｖ族化合物半導体層はＧａＡｓよりなり、前記第２のＩＩＩ−Ｖ族化合物半導体層はＩｎＧａＰよりなり、前記第１および第３のエッチャントはＨＦとＨ２ Ｏ２ とＨ２ Ｏの混合物よりなり、前記第２のエッチャントは塩素系化合物を含むことを特徴とする請求項２記載の半導体装置の製造方法により、または
請求項５に記載したように、
前記第１および第３のＩＩＩ−Ｖ族化合物半導体層はＧａＡｓよりなり、前記第２のＩＩＩ−Ｖ族化合物半導体層はＩｎＧａＰよりなり、前記第１および第３のエッチャントはＨＦとＨ２ Ｏ２ とＨ２ Ｏの混合物よりなり、前記第４のエッチャントは塩素系化合物を含むことを特徴とする請求項３記載の半導体装置の製造方法により、または
請求項６に記載したように、
さらに前記基板上に前記キャパシタを埋めるように層間絶縁膜を形成する工程と、前記層間絶縁膜中に、前記上部電極を露出する第１の開口部と前記凹部外において前記下部電極を露出する第２の開口部とを形成する工程とを含むことを特徴とする請求項１〜４のうち、いずれか一項記載の半導体装置の製造方法により、または
請求項７に記載したように、
Pを含まない第１のＩＩＩ−Ｖ族化合物半導体層と、前記第１の化合物半導体層上に形成された第２の、Pを含む異なった組成を有するＩＩＩ−Ｖ族化合物半導体層と、前記第２のＩＩＩ−Ｖ族化合物半導体層上に形成された第３の、前記第２のＩＩＩ−Ｖ族化合物半導体層とは異なった、Pを含まない組成のＩＩＩ−Ｖ族化合物半導体層との積層を含む半導体積層構造体のエッチング方法において、
前記第３のＩＩＩ−Ｖ族化合物半導体層を第１のエッチャントにより、前記第２のＩＩＩ−Ｖ族化合物半導体層が露出するまでエッチングして前記第３のＩＩＩ−Ｖ族化合物半導体層中に第１の開口部を形成する工程と、
露出した前記第２のＩＩＩ−Ｖ族化合物半導体層を、前記第１のエッチャントに対して組成の異なった第２のエッチャントにより、前記第１のＩＩＩ−Ｖ族化合物半導体層が露出するまでエッチングし、前記第２のＩＩＩ−Ｖ族化合物半導体層中に前記第１の開口部に対応した第２の開口部を形成する工程と、
前記第１のＩＩＩ−Ｖ族化合物半導体層を、前記第２のエッチャントに対して組成の異なった第３のエッチャントによりエッチングし、前記第１のＩＩＩ−Ｖ族化合物半導体層中に前記第１の開口部に対応した第３の開口部を形成する工程と、
さらに前記第１のＩＩＩ−Ｖ族化合物半導体層をエッチングする工程の後、前記第１の開口部と前記第３の開口部との間において突出している前記第２のＩＩＩ−Ｖ族化合物半導体層をエッチングする工程とを含むことを特徴とするエッチング方法により、または
請求項８に記載したように、
前記第１の開口部と前記第３の開口部との間において突出している前記第２のＩＩＩ−Ｖ族化合物半導体層をエッチングする工程は、前記第２のエッチャントを使って実行されることを特徴とする請求項７記載のエッチング方法により、または
請求項９に記載したように、
前記第１の開口部と前記第３の開口部との間において突出している前記第２のＩＩＩ−Ｖ族化合物半導体層をエッチングする工程は、前記第２のエッチャントとは組成の異なった第４のエッチャントを使って実行されることを特徴とする請求項７記載のエッチング方法により、または
請求項１０に記載したように、
前記第１および第３のＩＩＩ−Ｖ族化合物半導体層はＰを含まず、前記第２のＩＩＩ−Ｖ族化合物半導体層はＰを含むことを特徴とする請求項７記載のエッチング方法により、または
請求項１１に記載したように、
前記第１および第３のＩＩＩ−Ｖ族化合物半導体層はＧａＡｓよりなり、前記第２のＩＩＩ−Ｖ族化合物半導体層はＩｎＧａＰよりなり、前記第１および第３のエッチャントはＨＦとＨ２ Ｏ２ とＨ２ Ｏの混合物よりなり、前記第２のエッチャントは塩素系化合物を含むことを特徴とする請求項８記載のエッチング方法により、または
請求項１２に記載したように、
前記第１および第３のＩＩＩ−Ｖ族化合物半導体層はＧａＡｓよりなり、前記第２のＩＩＩ−Ｖ族化合物半導体層はＩｎＧａＰよりなり、前記第１および第３のエッチャントはＨＦとＨ２ Ｏ２ とＨ２ Ｏの混合物よりなり、前記第４のエッチャントは塩素系化合物を含むことを特徴とする請求項９記載のエッチング方法により、または
請求項１３に記載したように、
前記塩素系化合物は、ＨＣｌ、あるいはＨＣｌと燐酸、あるいはＨＣｌと燐酸および過酸化水素水を含んだ水溶液、あるいはＣｌ２ ，ＳｉＣｌ４ あるいはＢＣｌ３ と、Ｎ２ と、ＣＨＦ３ ，ＣＦ４ およびＳＦ６ のいずれか一との混合物よりなることを特徴とする請求項７〜１１のうちいずれか一項記載のエッチング方法により、解決する。
【００１１】
また、請求項８〜１９に記載の本発明の第２の特徴によれば、少なくとも第１〜第３の化合物半導体層を含む積層半導体構造中に凹部あるいは貫通孔をエッチングにより形成する場合に、Ｐを含まない第１および第３の化合物半導体層を通常のＨＦ系のエッチャントによりエッチングし、Ｐを含む第２の化合物半導体層のみを塩素系のエッチャントによりエッチングする際に、前記第２の化合物半導体層が前記凹部ないし貫通孔中にオーバーハングを形成する問題が、前記凹部ないし貫通孔が形成された後でもう一度前記塩素系エッチャントを使ってエッチングすることにより解決し、例えばかかるオーバーハングにより前記凹部ないし貫通孔に形成された導体パターンが断線する等の問題が回避される。
【００１２】
さらに、請求項２０〜２６記載の本発明の特徴によれば、化合物半導体基板上に活性素子を電子線描画技術により形成し、さらに化合物半導体基板をエッチングにより個々のチップに分割する際に、前記化合物半導体基板上に素子分離領域に沿って導体パターンを形成することにより、電子ビーム照射による基板のチャージアップの問題、およびこれに伴うパターンの変形の問題が解消する。さらに、かかる基板に対して裏面側から前記素子分離領域に対応してエッチングを行い、さらにエッチングの結果露出した前記導体パターンを除去することにより、非常に微細化した高速の半導体装置が得られる。
【００１３】
【発明の実施の形態】
［第１実施例］
図１（Ａ）〜（Ｃ），図２（Ｄ）〜（Ｅ）および図３（Ｆ）〜（Ｈ）は本発明の第１実施例による半導体装置の製造工程を示す。
図１（Ａ）を参照するに、ＡｌＧａＡｓ層（図示せず）を含む半絶縁性ＧａＡｓ基板２１上に凹部２１ＡがＨＦ，Ｈ2 Ｏ2 およびＨ2 Ｏの混合物よりなるエッチャントを使ったウェットエッチング法により形成され、さらに図１（Ｂ）の工程で図１（Ａ）の構造上にＳｉＯ2 膜２２をＣＶＤ法により、前記凹部２１Ａを覆うように形成し、さらに図１（Ｃ）の工程で図１（Ｂ）の構造上にＡｕ／Ｔｉ構造を有する下部電極層２３をスパッタリングにより、前記凹部２１Ａを覆うように形成する。さらに、図２（Ｄ）の工程で、図１（Ｃ）の構造上にＳｉＮ膜２４をスパッタリングあるいはＣＶＤ法により、同じく前記凹部２１Ａを覆うように形成し、さらに図２（Ｅ）の工程で図２（Ｄ）の構造中、前記ＳｉＮ膜２４のうち前記凹部２１Ａを覆う部分に上部電極２５を形成する。図１（Ａ）の工程では、エッチャントを組成を、一般にＧａＡｓ層あるいはＡｌＧａＡｓ層に適用した場合のエッチング速度が約１００ｎｍ／ｍｉｎになるように設定する。
【００１４】
次に図３（Ｆ）の工程で、前記ＳｉＯ2 膜２２、下部電極層２３およびＳｉＮ膜２４がパターニングされ、ＳｉＯ2 パターン２２Ａ、下部電極２３ＡおよびＳｉＮキャパシタ誘電体膜２４ＡよりなるキャパシタＣが基板２１上に形成される。さらに、次の図３（Ｇ）の工程で、前記基板２１上に前記キャパシタＣに隣接してゲート電極２６およびソース・ドレイン電極２７Ａ，２７Ｂを有するＨＥＭＴあるいはＭＥＳＦＥＴ等の活性素子が形成される。図３（Ｆ）の工程において、前記キャパシタＣの下側電極パターン２３Ａは、前記凹部２１Ａの外側、すなわち基板２１の主面上にまで延在するように形成される。また、前記下部電極層２３、ＳｉＮ膜２４および上部電極２５は、前記上部電極２５の上主面が、前記下側電極パターン２３Ａのうち前記凹部２１Ａの外側まで延在している部分の上主面と実質的に同一の高さになるように、厚さを設定される。
【００１５】
図３（Ｇ）の構造は次に図３（Ｈ）の工程でＳｉＯ2 膜等よりなる層間絶縁膜２８により覆われ、さらに前記層間絶縁膜２８中に前記上部電極２５および下部電極パターン２３Ａを露出するコンタクトホール２８Ａ，２８Ｂがそれぞれ形成される。ただし、コンタクトホール２８Ｂは前記下部電極パターン２３Ａのうち、前記凹部２１Ａの外側に位置する部分を露出する。さらに、図３（Ｇ）の工程では、前記層間絶縁膜２８上に配線パターン２９Ａおよび２９Ｂが、それぞれコンタクトホール２８Ａおよび２８Ｂを介して上部電極２５および下部電極パターン２３Ａにコンタクトするように形成される。
【００１６】
図４は図３（Ｇ）のキャパシタＣの一部を概略的に示す。ただし、図４中、ＳｉＯ2 パターン２２Ａは図示を省略する。
図４を参照するに、本実施例によるキャパシタＣでは、前記上部電極２５の上面が前記凹部２１Ａ外における下部電極パターン２３Ａの上面と実質的に同一のレベルになり、その結果コンタクトホール２８Ａの深さＬ3 とコンタクトホール２８Ｂの深さＬ4 とが実質的に等しくなる。このため、前記コンタクトホール２８Ａを埋める配線パターン２９Ａのインダクタンスと前記コンタクトホール２８Ｂを埋める配線パターン２９Ｂのインダクタンスとが実質的に等しくなり、このためＣＡＤで設計した最適な半導体装置と実際の装置との間の、特にコンタクトホールの深さの差に起因する動作特性上の差異が最小化される。
【００１７】
図４の構成において、前記下部電極パターン２３Ａは前記凹部２１Ａの外まで延在しているため、その分のインダクタンスの増加はあるが、下部電極パターン２３Ａは面積がコンタクトホール２８Ａあるいは２８Ｂの断面積よりもはるかに大きく、このため電流密度が低い。従って、前記下部電極パターン２３Ａの凹部２１Ａ外への延在部によるインダクタンスの増加はごくわずかである。
［第２実施例］
ところで、図１（Ａ）の工程において化合物半導体基板２１上に凹部２１Ａをエッチングにより形成する場合、化合物半導体基板２１は一般に複数の、組成の異なった化合物半導体層の積層構造を有しているため、かかるエッチングは化合物半導体層の組成に合わせてエッチャントを切り替えながら行う必要がある。特に最近の高速半導体装置では、基板２１中にＩｎＧａＰ、ＩｎＰあるいはＧａＰ等のＰをＶ族元素として含む化合物半導体層を使う傾向があるが、かかるＰを含む化合物半導体層はＧａＡｓやＡｌＧａＡｓ等のＰを含まない化合物半導体層に効果的なエッチャントを使った場合エッチング速度が非常に低下してしまう。
【００１８】
図５（Ａ）〜（Ｄ）は、かかるＩｎＧａＰを含む積層化合物半導体構造にエッチングにより、図１（Ａ）の凹部２１Ａに対応する凹部を形成する従来の工程を示す。
図５（Ａ）を参照するに、ＧａＡｓ基板３１上にはＩｎＧａＰ層３２が形成され、さらに前記ＩｎＧａＰ層３２上には別のＧａＡｓ層３３が形成されている。図５（Ｂ）の工程において、前記ＧａＡｓ層３３上には開口部３４Ａを有するレジスト膜３４が形成され、前記レジスト膜３４をマスクに、ＨＦとＨ2 Ｏ2 とＨ2 Ｏの混合物よりなるエッチャントを使ったウェットエッチング法により、前記ＧａＡｓ層３３中に開口部３３Ａを、その下のＩｎＧａＰ層３２が露出されるように形成する。
【００１９】
次に図５（Ｃ）の工程において、前記レジスト膜３４および前記開口部３３Ａを形成されたＧａＡｓ層３３をマスクに、Ｃｌ2 ，ＳｉＣｌ4 およびＢＣｌ3 のいずれかから選択されるＣｌ化合物と、Ｎ2 と、ＣＨＦ3 ，ＣＦ4 およびＳＦ6 のいずれかから選択されるＦ化合物との混合物よりなるエッチャントガスを使ったドライエッチング法により、あるいはＨＣｌ、ＨＣｌと燐酸、あるいはＨＣｌと燐酸と過酸化水素水とを含んだ水溶液等のＣｌを含むウェットエッチング法により、前記ＩｎＧａＰ層３２をエッチングし、その下のＧａＡｓ基板３１を露出する開口部３２Ａを形成する。その際、前記ウェットエッチング法を適用した場合にはＧａＡｓに対するエッチング速度が著しく遅いため、ＧａＡｓ層３３はエッチングされることなく残る。
【００２０】
次に、図５（Ｄ）の工程において、先にＧａＡｓ層３３をエッチングした際に使ったエッチャントを再び使ってウェットエッチング工程を行い、前記ＧａＡｓ基板３１中に凹部３１Ａを形成する。
図５（Ｄ）のエッチング工程においては、ＩｎＧａＰ層３２は実質的にエッチングされないがＧａＡｓ層３３はエッチングを受け、その結果前記開口部３３Ａが拡大することにより、ＩｎＧａＰ層３２は前記凹部中に側方から突出するオーバーハングを形成してしまう。このようなオーバーハングが図１（Ａ）の段階で形成されると、図３（Ｆ）に示す前記凹部２１Ａの側壁面に沿って凹部外まで延在する下部電極パターン２３Ａが断線するおそれがある。またこのようなオーバーハングは半導体装置の製造工程中で脱落し、不純物粒子を形成するおそれがある。さらに、かかるオーバーハングが存在する場合、その下側に堆積した導体膜はパターニングを行った場合除去が困難で、短絡を生じる危険があった。
【００２１】
図６（Ａ）〜（Ｃ）および図７（Ｄ），（Ｅ）は、上記の課題を解決した、本発明の第２実施例による化合物半導体基板中への凹部の形成方法を示す。ただし、先に説明した部分には同一の参照符号を付し、説明を省略する。
図面を参照するに、図６（Ａ）〜図７（Ｄ）までの工程は図５（Ａ）〜（Ｄ）までの工程と実質的に同じであり、図７（Ｄ）の工程において図５（Ｄ）に対応するＩｎＧａＰ層３２がオーバーハングを形成する構造が得られるが、本実施例ではさらに図７（Ｅ）の工程において、ＩｎＧａＰ層３２によるオーバーハングを、図６（Ｃ）の工程で使われるウェットエッチング工程を行うことにより除去する。
【００２２】
図６（Ａ）〜図７（Ｅ）の工程を使うことにより、図１（Ａ）の凹部２１Ａを、仮に化合物半導体基板２１がＩｎＧａＰ層を含んでいても、ＩｎＧａＰ層のオーバーハングを形成することなしに前記基板２１上に形成することができる。また、図６（Ａ）〜図７（Ｅ）の工程は、化合物半導体基板上に凹部を形成する場合のみならず、以下に第３実施例として説明する貫通孔を形成する場合にも有効である。
［第３実施例］
図８（Ａ）〜（Ｅ），図９（Ｆ）〜（Ｈ）および図１０（Ｉ）〜（Ｋ）は、本発明の第３実施例による化合物半導体装置の製造工程を示す。
【００２３】
図８（Ａ）を参照するに、半絶縁性ＧａＡｓ基板４１の表面上にはレジストパターン等のエッチングマスク４２が形成され、前記ＧａＡｓ基板４１の表面を、ＨＦとＨ2 Ｏ2 とＨ2 Ｏの混合物よりなるエッチャントを使ったウェットエッチング法によりエッチングしてソースあるいはドレイン電極が形成される部分に凹部４１Ａを形成する。また、前記ウェットエッチングの結果、さらに前記基板４１上のスクライブラインに対応する部分に凹部４１Ｂが形成される。
【００２４】
特に前記基板４１がＩｎＧａＰ等のＰをＶ族元素として含む半導体層を含む場合には、前記凹部４１Ａを、先に図６（Ａ）〜７（Ｄ）で説明した工程により、前記凹部４１Ａが前記Ｐを含む半導体層を切るように形成する。
次に、図８（Ｂ）の工程で、前記凹部４１Ａに対応して前記基板４１の表面上にソースあるいはドレイン電極４３をリフトオフにより形成し、さらに前記凹部４１Ｂに対応して、すなわち半導体基板上のスクライブラインに沿って導体パターン４３Ａを形成する。さらに、図８（Ｃ）の工程において、図８（Ｂ）の構造の表面側に電子線描画技術を使って厚さが１０００〜５００ｎｍのゲート電極４４を、リフトオフにより形成する。前記電極４３および導体パターン４３Ａは厚さが１００〜５００ｎｍのＡｕ膜上に厚さが５０〜５ｎｍのＮｉ膜を堆積し、さらに前記Ｎｉ膜上に厚さが１００〜１０ｎｍのＡｕＧｅ膜を堆積した、いわゆるＡｕ／Ｎｉ／ＡｕＧｅ構造を有する。図８（Ｃ）の工程により、基板４１の表面側に半導体装置が形成される。
【００２５】
本実施例においては、前記半絶縁性ＧａＡｓ基板４１の表面上に前記導体パターン４３Ａがスクライブラインに沿って形成されているため、前記基板４１上に電子線を照射しても電荷は導体パターン４３Ａを伝って散逸し、ＧａＡｓ基板４１がチャージアップしたり、かかるチャージアップにより描画されるパターンが変形する等の問題は生じない。
【００２６】
次に、図８（Ｄ）の工程で、前記ソースあるいはドレイン電極４３上に配線パターン４５を形成し、さらに図８（Ｅ）の工程で前記基板を上下反転させ、前記ＧａＡｓ基板４１の前記半導体装置が形成された表面側をレジスト膜あるいはワックス等の保護膜４６により保護し、前記基板４１の裏面をラッピングおよびポリッシングして基板４１の厚さを２０〜１００μｍの範囲まで減少させる。  本実施例では、さらに図９（Ｆ）の工程において、前記基板４１の裏面側に形成されたレジストパターン（図示せず）をマスクに、前記ＨＦ系のエッチャント、あるいは硝酸、アンモニアおよび過酸化水素水の混合物よりなる周知のエッチャント等を使ったウェットエッチング法により、前記電極４３を露出する開口部４１Ｃおよび前記導体パターン４３Ａを露出する開口部４１Ｄを、前記ＧａＡｓ基板４１の裏面側から前記表面側に延在するように形成する。前記ＧａＡｓ基板４１が先の実施例で説明したようにＩｎＧａＰ等のＰを含む化合物半導体層を含む場合であっても、先に図８（Ａ）の工程で凹部４１Ａあるいは４１Ｂが前記Ｐを含む化合物半導体層の下まで形成されている場合、前記開口部４１Ｃおよび４１Ｄを形成する工程は通常のＧａＡｓのウェットエッチング工程により行うことができる。
【００２７】
次に、図９（Ｇ）の工程において、図９（Ｆ）の構造の裏面側に薄い導体膜４７、例えば厚さが５０〜５００ｎｍのＡｕ膜をスパッタあるいは真空蒸着法により一様に堆積し、さらに前記導体膜１７上に、前記開口部４１Ｄに対応してレジストパターン４８を形成し、さらに図９（Ｈ）の工程で前記レジストパターン４８Ｄをマスクに前記導体膜４７上にＡｕ層４９を電解めっきにより、半導体装置のヒートシンクおよび接地電極を兼ねて、１０〜１５μｍの厚さに形成する。
【００２８】
次に、図１０（Ｉ）の工程において、前記レジストパターン４８を除去し、さらに前記開口部４１Ｄを覆う薄いＡｕ膜４７をシアン系のエッチャントにより除去し、さらに図１０（Ｊ）の工程で前記シアン系エッチャントによるエッチングを継続し、前記導体パターン４３Ａまで溶解・除去する。この工程ではＡｕ層４９も多少のエッチングを受けるが、元々の厚さが厚いため、エッチングにより除去されることはない。
【００２９】
さらに、図１０（Ｋ）の工程において前記有機保護膜４６を除去することにより、個々のチップに分割された形の半導体装置が得られる。
図１０（Ｋ）の工程で得られた半導体装置はソース電極が基板４１中の貫通孔を介して裏面の接地電極に最短距離で接続されており、マイクロ波帯で使われるＭＭＩＣに適した構造を有する。
［第４実施例］
図１１は先に説明した本発明の第１実施例の変形例に対応する本発明の第４実施例による半導体装置の構成を示す。ただし、先に説明した部分には同一の参照符号を付し、説明を省略する。
【００３０】
図１１を参照するに、本実施例では本実施例ではＧａＡｓ基板２１上に凹部２１Ａを形成する代わりに、ＧａＡｓの選択成長により凸部２１Ｂを形成し、前記下部電極がかかる凸部２１Ｂ上まで延在するように構成する。かかる構成によっても、前記コンタクトホール２８Ａの深さＬ3 とコンタクトホール２８Ｂの深さＬ4 を実質的に等しく形成することができる。
【００３１】
本実施例のその他の特徴は先の説明より明らかであり、説明を省略する。
以上、本発明をＨＥＭＴあるいはＭＥＳＦＥＴ等の電界効果トランジスタについて行ったが、本発明はＨＢＴ等のバイポーラトランジスタにも有用である。
以上、本発明を好ましい実施例について説明したが、本発明はかかる特定の実施例に限定されるものではなく、特許請求の範囲に記載した要旨内において様々な変形・変更が可能である。
【００３２】
【発明の効果】
本発明の第１の特徴によれば、基板上に相対的な凹部を形成し、ＭＭＩＣの一部を構成するキャパシタの下側電極をかかる相対的な凹部に、前記下側電極が前記凹部の外側まで延在するように形成し、凹部中の下側電極上に誘電体膜および上側電極を順次形成することにより、前記上側電極の高さと前記凹部外側における下側電極の高さを略等しくなるように構成できる。このため、前記下側電極に前記凹部外側において導体パターンをコンタクトホールを介してコンタクトさせた場合のコンタクトホールの深さは前記上側電極に導体パターンをコンタクトホールを介してコンタクトさせた場合の深さと略等しくなり、導体パターンのインダクタンスがコンタクトホールの深さ如何により設計値からずれてしまう問題が解決される。
【００３３】
また、本発明の第２の特徴によれば、少なくとも第１〜第３の化合物半導体層を含む積層半導体構造中に凹部あるいは貫通孔をエッチングにより形成する場合に、Ｐを含まない第１および第３の化合物半導体層を通常のＨＦ系のエッチャントによりエッチングし、Ｐを含む第２の化合物半導体層のみを塩素系のエッチャントによりエッチングする際に、前記第２の化合物半導体層が前記凹部ないし貫通孔中にオーバーハングを形成する問題が、前記凹部ないし貫通孔が形成された後でもう一度前記塩素系エッチャントを使ってエッチングすることにより解決し、例えばかかるオーバーハングにより前記凹部ないし貫通孔に形成された導体パターンが断線する等の問題が回避される。
【００３４】
さらに、本発明の第３の特徴によれば、化合物半導体基板上に活性素子を電子線描画技術により形成し、さらに化合物半導体基板をエッチングにより個々のチップに分割する際に、前記化合物半導体基板上に素子分離領域に沿って導体パターンを形成することにより、電子ビーム照射による基板のチャージアップの問題、およびこれに伴うパターンの変形の問題が解消する。さらに、かかる基板に対して裏面側から前記素子分離領域に対応してエッチングを行い、さらにエッチングの結果露出した前記導体パターンを除去することにより、非常に微細化した高速の半導体装置が得られる。
【図面の簡単な説明】
【図１】（Ａ）〜（Ｃ）は本発明の第１実施例によるＭＭＩＣの製造工程を説明する図（その１）である。
【図２】（Ｄ）〜（Ｅ）は本発明の第１実施例によるＭＭＩＣの製造工程を説明する図（その２）である。
【図３】（Ｆ）〜（Ｈ）は本発明の第１実施例によるＭＭＩＣの製造工程を説明する図（その３）である。
【図４】本発明の第１実施例によるＭＭＩＣにおける発明の効果を説明する図である。
【図５】（Ａ）〜（Ｄ）は従来のウェットエッチングによる化合物半導体基板上への凹部の形成工程を説明する図である。
【図６】（Ａ）〜（Ｃ）は、本発明の第２実施例による化合物半導体基板上への凹部の形成工程を説明する図（その１）である。
【図７】（Ｄ）〜（Ｅ）は、本発明の第２実施例による化合物半導体基板上への凹部の形成工程を説明する図（その２）である。
【図８】（Ａ）〜（Ｅ）は、本発明の第３実施例による化合物半導体装置の製造工程を示す図（その１）である。
【図９】（Ｆ）〜（Ｈ）は、本発明の第３実施例による化合物半導体装置の製造工程を示す図（その２）である。
【図１０】（Ｉ）〜（Ｋ）は、本発明の第３実施例による化合物半導体装置の製造工程を示す図（その３）である。
【図１１】本発明の第４実施例によるＭＭＩＣの構成を示す図である。
【図１２】（Ａ）〜（Ｃ）は従来のＭＭＩＣの製造工程を説明する図（その１）である。
【図１３】（Ｄ）〜（Ｅ）は従来のＭＭＩＣの製造工程を説明する図（その２）である。
【図１４】（Ｆ）〜（Ｇ）は従来のＭＭＩＣの製造工程を説明する図（その３）である。
【図１５】従来のＭＭＩＣの問題点を説明する図である。
【符号の説明】
１１，２１，３１，４１  基板
１１Ａ，２１Ａ，３１Ａ，４１Ａ，４１Ｂ  凹部
１２，２２  絶縁膜
２１Ｂ  選択成長領域
２２Ａ  絶縁膜パターン
１３，２３  下部電極
２３Ａ  下部電極パターン
１４，２４  誘電体膜
２４Ａ  誘電体膜パターン
１５，２５  上部電極
１６，２６  ゲート電極
１７Ａ，１７Ｂ，２７Ａ，２７Ｂ  ソース・ドレイン電極
１８，２８  層間絶縁膜
１８Ａ，１８Ｂ，２８Ａ，２８Ｂ  コンタクトホール
１９Ａ，１９Ｂ，２９Ａ，２９Ｂ  配線パターン
３２  ＩｎＧａＰ層
３３  ＧａＡｓ層
３２Ａ，３３Ａ  開口部
３４  レジスト
３４Ａ  レジスト開口部
４１Ｃ，４１Ｄ  基板開口部
４２  マスク
４３  ソース・ドレイン電極
４３Ａ  導体パターン
４４  ゲート電極
４５  配線パターン
４６  保護膜
４７  導体膜
４８  レジストパターン
４９  Ａｕ電極層
【図１】
0003737274.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
0003737274.tif 000008
【図８】
0003737274.tif 000009
【図９】
0003737274.tif 000010
【図１０】
0003737274.tif 000011
【図１１】
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【図１２】
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【図１３】
0003737274.tif 000014
【図１４】
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【図１５】
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