(57)【特許請求の範囲】
【請求項１】
チャネル領域となる第一の導電型の半導体領域、上記第一の導電型の半導体領域の両端に形成されたソース／ドレイン領域となる第二の導電型の半導体領域、上記第一の導電型の半導体領域の一主面上に形成された強誘電体膜を含むゲート誘電体膜、上記強誘電体膜上に形成されたゲート電極、上記第一の導電型の半導体領域の他の主面の上記ゲート電極に対向する位置に強誘電体膜を含む絶縁膜を介して形成された裏面電極を含むメモリセルを備えたことを特徴とする半導体装置。
【請求項２】
ゲート電極と裏面電極は帯状に形成されたものであり、両電極は互いに異なる方向に延在配置されたことを特徴とする請求項１に記載の半導体装置。
【請求項３】
ゲート電極と裏面電極は帯状に形成されたものであり、両電極は互いに異なる方向に延在配置され、且つ一つのメモリセルに形成されたソース領域とドレイン領域は、ゲート電極及び裏面電極の延在方向と異なる方向に配置されたことを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
ゲート電極と裏面電極は帯状に形成されたものであり、両電極は互いに異なる方向に延在配置され、且つメモリセルのゲート電極と裏面電極が重畳する位置において、それぞれの電極の延在方向がなす角が直角であることを特徴とする請求項１〜３のいずれか一つに記載の半導体装置。
【請求項５】
行及び列方向に配置された複数個のメモリセル、上記複数個のメモリセルのソース若しくはドレイン領域同士を接続する複数本の第一の配線と、上記複数個のメモリセルのドレイン領域若しくはソース領域同士を接続し、第一の配線が伸びる方向と異なる方向に配置された複数本の第二の配線、上記第一、若しくは第二の配線のいずれか一方の隣接する２本の配線に接続されたセンスアンプを備えたことを特徴とする請求項１〜４のいずれか一つに記載の半導体装置。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
この発明は、強誘電体膜を用いて情報を記憶させるメモリセルを含む半導体装置と、この半導体装置を用いた情報の読み出し書き込み等の制御方法に関するものである。
【０００２】
【従来の技術】
図１４は、特開平４−２５６３６１号公報に記載の半導体装置のメモリセルを示す図であり、図において１０１はＮ型不純物を含む半導体基板、１０２、１０３はＰウェル領域、１０５、１０６はゲート電極、１０７、１０８は強誘電体膜、１０９、１１０、１１１はＮ型高濃度不純物領域、１１２、１１３、１１４はＰ型高濃度不純物領域、１１５は入力端子、１１６は出力端子、１１７、１１８、１１９はトランジスタ、ＷＬはワード線、ＢＬはビット線、／ＢＬは相補ビット線をそれぞれ示している。また、図１５は図１４の半導体装置と等しい回路図であり、図において１２０はＮ型抵抗を、１２１はＰ型抵抗をそれぞれ示している。このメモリセルは半導体基板等の半導体領域の一主面上のチャネル領域となる領域上に強誘電体膜を積層し、この強誘電体膜上にゲート電極を形成している。さらに、半導体基板の一主面のゲート電極の一方の端部と、この反対側の端部にソース／ドレイン領域となる高濃度不純物領域を形成している。
この装置において特徴的なのは、ゲート電極と半導体領域の間に強誘電体膜が形成されている点であり、ゲート電極に電位を印加することによってこの誘電体を分極させ、この分極によって情報を記憶させているものである。
また、この半導体装置では、半導体領域とソース／ドレイン領域に含まれる不純物の型は同一であり、ソース／ドレイン領域の不純物濃度は、チャネル領域等となり得る半導体領域の不純物濃度よりも大きいものとなっている。
【０００３】
図１４のメモリセルへの情報の書き込みは、ワード線（図示せず）、一対のビット線（図示せず）をすべてＯＮ状態とし（相補ビット線はＯＦＦ状態とする）、入力端子１１５に正電圧を印加すると、強誘電体膜１０７、１０８は分極し、Ｐウェル領域１０２の主面及びＮウェル領域１０４の主面に負電荷を誘起する。つまりＰウェル領域１０２の主面には空乏層が形成される。この空乏層がＰウェル領域１０２の主面及びＮウェル領域１０４の主面には電子が誘起され、Ｎ型抵抗１２０の抵抗は減少する。その結果、出力端子１１６にはＨｉｇｈが出力される。また、この状態において、入力端子に電位を印加しなくても、強誘電体膜には残留分極が残るので、出力端子のＨｉｇｈは保持される。すなわち、"１"が記憶されたことになる。また、入力端子に負電荷を印加した場合は、Ｐウェル領域１０２の主面及びＮウェル領域１０４の主面には正電荷が誘起され、Ｐ型抵抗１２０に空乏層が生じてＮ型抵抗１２０は著しく高抵抗となる。一方、Ｐウェル領域１０２の主面には正孔が誘起され、Ｐ型抵抗１２１は低抵抗になる。その結果、出力端子にはＬｏｗがあらわれ、すなわち"０"を記憶したことになる。
さらに、強誘電体は電源を切った後においても残留分極のため情報が失われることはなく、このメモリセルは一度記憶した情報を半永久的に保持し続ける。
【０００４】
次に、データの読み出しについて説明する。読み出しの場合はワード線はＯＦＦ状態のままとし、一対のビット線をＯＮ状態にする。情報“１”が書き込まれた状態である場合は、出力端子にはＨｉｇｈが、“０”が書き込まれた状態である場合は、出力端子にはＬｏｗが出力される。
【０００５】
【発明が解決しようとする課題】
上記のような半導体装置にあっては、メモリセルは“０”若しくは“１”の２値情報のみを記憶するものであったため、保持できる情報量がそれほど多くなかった。さらに、メモリセルに情報を書き込む場合に、ゲート電極と半導体基板との電位差によってゲート電極−半導体基板間に形成する強誘電体膜を分極させていたが、半導体基板の電位は所定の電位に固定されていることが一般的であり、主にゲート電極の電位によってのみ強誘電体の分極の向きを制御しなくてはならないという問題があった。
【０００６】
【課題を解決するための手段】
この発明に係る半導体装置は、チャネル領域となる第一の導電型の半導体領域、上記第一の導電型の半導体領域の両端に形成されたソース／ドレイン領域となる第二の導電型の半導体領域、上記第一の導電型の半導体領域の一主面上に形成された強誘電体膜を含むゲート誘電体膜、上記強誘電体膜上に形成されたゲート電極、上記第一の導電型の半導体領域の他の主面のゲート電極に対向する位置に強誘電体膜を含む絶縁膜を介して形成された裏面電極を含むメモリセルを形成したものである。
【０００８】
さらに、この発明に係る半導体装置は、ゲート電極と裏面電極は帯状に形成されたものであり、両電極は互いに異なる方向に延在配置したものとする。
【０００９】
また、この発明に係る半導体装置は、ゲート電極と裏面電極は帯状に形成されたものであり、両電極は互いに異なる方向に延在配置されたものであり、一つのメモリセルに形成されたソース領域とドレイン領域は、ゲート電極及び裏面電極の延在方向と異なる方向上に配置されたものとする。
【００１０】
また、この発明に係る半導体装置は、ゲート電極と裏面電極は帯状に形成されたものであり、両電極は互いに異なる方向に延在配置されたものであり、メモリセルのゲート電極と裏面電極が重畳する位置において、それぞれの電極の延在方向がなす角は直角であるものとする。
【００１１】
また、この発明に係る半導体装置は、行及び列方向に配置された複数個のメモリセル、上記複数個のメモリセルのソース若しくはドレイン領域同士を接続する複数本の第一の配線と、上記複数個のメモリセルのドレイン領域若しくはソース領域同士を接続し、第一の配線が伸びる方向と異なる方向に配置された複数本の第二の配線、上記第一、若しくは第二の配線のいずれか一方の隣接する２本の配線に接続されたセンスアンプを備えたものとする。
【００２１】
【作用】
この発明における半導体装置は、裏面電極の形成によって、この裏面電極に所定の電位を印加することでチャネルとなる第一の導電型の半導体領域を空乏化させる、若しくは反転層とし、裏面電極と第一の導電型の半導体領域との間に形成する絶縁膜を強誘電体を含むものとすることによって、この強誘電体に対して、裏面電極と第一の導電型の半導体領域間の電位差を調整することで、裏面電極から第一の導電型の半導体領域に向かう電界を助長する方向に強誘電体膜が分極する。
【００２３】
さらに、この発明における半導体装置は、帯状に形成されたゲート電極と裏面電極の延在する方向が互いに異なり、ゲート電極と裏面電極の重畳する位置をメモリセルのチャネルを形成する領域とする。
【００２４】
さらに、この発明における半導体装置は、帯状に形成されたゲート電極と裏面電極の延在する方向が互いに異なり、ゲート電極と裏面電極の重畳する位置にメモリセルのチャネル形成領域を形成し、このチャネル形成領域に接して形成されるソース領域とドレイン領域は、ゲート電極及び裏面電極の半導体領域の延在する方向と異なる方向に配置することで、ソース／ドレイン領域がゲート電極及び裏面電極と重ならない位置に配置する。
【００２５】
また、この発明における半導体装置は、帯状に形成されたゲート電極と裏面電極が延在する方向を互いに直行させることにより、行及び列方向に配置された複数個のメモリセルの配置はマトリクス状となる。
【００２６】
また、この発明における半導体装置は、複数本からなる第一の配線若しくは第二の配線のいずれか一方の配線の内、少なくとも一本の配線を他の配線につながるメモリセルの情報の読み出しの際の基準電流を供給する配線として用いる。
【００３７】
【実施例】
実施例１．
以下、この発明の実施例を図について説明する。図１は１つのメモリセルを示す図であり、図１において１はシリコン層からなり、Ｐ型低濃度不純物領域であるメモリセルの半導体領域、２、３は上記半導体領域１に形成されたＮ型高濃度不純物領域であるソース／ドレイン領域、４は上記半導体領域１内に形成されたソース／ドレイン領域２、３に挟まれたチャネル形成領域である。５は上記チャネル形成領域４上に形成された強誘電体膜を含むゲート誘電体膜、６は上記ゲート誘電体膜５上に形成されたゲート電極、７は半導体領域１上に形成されたゲート電極６に対向した位置に絶縁膜８を介して形成された裏面ゲートをそれぞれ示している。
この図１に示した半導体装置の強誘電体はチタン酸バリウム（ＢａＴｉＯ3）、チタン酸ストロンチウム（ＳｒＴｉＯ3）等で構成されており、これらの強誘電体物質は一度電界中に置かれると分極し、この分極状態を残留分極によって保持し続けるという性質をもっている。
【００３８】
また、ゲート電極６のゲート長及びゲート幅は５０００Å程度、ゲート誘電体膜５は約３００〜４００Å程度の厚さの膜であり、絶縁膜８は二酸化シリコンからなる層によって形成されている場合は、その膜厚は１００Å程度であり、ソース／ドレイン領域２、３に含まれるＮ型不純物の不純物濃度は１０20／ｃｍ3程度である。また、半導体領域を形成する層の厚さは２００〜３０００Åであり、形成しようとする半導体装置によってその厚さを調整することを必要とする。
【００３９】
次に、上記のようなメモリセルが複数個配置されているメモリセルアレイについて図２を用いて説明する。図において、メモリセルは行及び列方向にマトリクス状に配置されており、９はソース／ドレイン領域２、３と他の導電層を電気的に接続する接続部、１０はメモリセルの情報の読み出し時に電圧を印加するための配線、１１は同じくメモリセルの情報の読み出し時に電流を引き抜くための配線、１２は情報の読み出しの際に必要となる基準電流線、１３は基準電流とメモリセルから引き抜かれた電流を比較するための電流比較器を示している。他の符号は、既に説明に用いた符号と同一符号は同一、若しくは相当部分を示している。このメモリセルアレイの配置において特徴的なのは、ゲート電極６と裏面電極７を構成する導電層が伸びる方向は、互いに直行しているという点であり、チャネル形成領域４はゲート電極６と裏面電極７が重畳した位置にそれぞれ形成されている。
【００４０】
図２のメモリセルアレイの一部（２行×３列）のメモリセルの平面図を図３に示し、行方向に延在するゲート電極６における破線Ｈ部分での要部断面図を図４（ａ）に示する。図３、図４（ａ）において、符号１４ａは複数のメモリセルを互いに電気的に分離する二酸化シリコンからなるフィールド酸化膜、１４ｂは二酸化シリコン等からなる絶縁膜、その他の符号はすでに説明した符号は同一、若しくは相当部分を示している。また、行方向に並ぶメモリセルのドレイン領域３をそれぞれ接続する、読み出し時の電圧印加用配線１１における破線Ｊ部分での要部断面図を図４（ｂ）に示す。
図４（ａ）、図４（ｂ）に示すように、チャネル形成領域４の上部には、ゲート電極６、下部には裏面電極７がそれぞれ形成されており、この２つの電極が重畳する位置に近接してメモリセルトランジスタのソース／ドレイン領域２、３が形成されている。また、行方向に並んだメモリセルのドレイン領域３を接続する配線１０はメモリセルの行方向に延在するように配置され、列方向に並んだメモリセルのソース領域２を接続するように配置され、２つの配線は平面図でいうと互いに直角に交差していることが分かる。
【００４１】
次に、上記のような半導体装置の情報の書き込みについて図５を用いて説明する。
まず“１”の書き込みの場合、図５（ａ）に示すように、裏面電極７に５Ｖ程度の電位を印加する。これによって半導体領域１内のチャネル形成領域４にチャネル（反転層）を形成する。ここで、チャネルは半導体領域１のシリコン層の厚さが２００〜３００Åと非常に薄い場合はチャネル形成領域４全体に形成され、また、半導体領域１のシリコン層の厚さが２０００〜３０００Åと比較的厚い場合は、裏面電極７に近いシリコン層表面にチャネルが形成され、シリコン層の表面以外の領域は完全に空乏化した状態となる。この半導体領域１のシリコン層は薄く形成する方が高速動作のためには有利であり、またシリコン層を厚く形成する方が厚いほうが製造における裕度が大きくなるという利点がある。
上記のようにチャネルを形成した後、配線１０、１１に０Ｖを印加し、ソース／ドレイン領域２、３の電位を０Ｖに固定し、このソース／ドレイン領域２、３の電位を固定することでチャネルの電位も同時にソース／ドレイン領域２、３と同電位（０Ｖ）にする。この場合はチャネルの電位を０Ｖとしたが、ソース／ドレイン領域２、３に与える電位を調整することによってチャネルの電位を調整することができる。次にゲート電極６に５Ｖ程度の電位を印加し、チャネルとゲート電極６間の電位差によってゲート誘電体膜５内の強誘電体膜を一定の方向に分極させることが可能となる。すでに述べたように、この強誘電体膜の分極は、再書き込みしない限り、残留分極の働きによって、半永久的にこの時分極させた分極状態を保つ。
一方、“０”の書き込みの場合は、図５（ｂ）に示すように“１”の書き込みの場合と同様に、まず裏面電極７に５Ｖ程度の電位を印加し、チャネル形成領域４にチャネル（反転層）を形成し、ソース／ドレイン領域２、３の電位を０Ｖにすることでチャネルの電位を０Ｖとする。次にゲート電極６に−５Ｖを印加し、ゲート誘電体膜５内の強誘電体膜を“１”の書き込みの場合と逆の方向に分極させる。このように強誘電体の分極の向きによって、それぞれ異なる情報をメモリセルに保持させることが可能となる。
【００４２】
次に、メモリセルの情報の読み出しについて、図６（ａ）、図６（ｂ）を用いて説明する。このメモリセルトランジスタのゲート誘電体膜５が分極していない状態でのしきい値を２Ｖとすると、“１”の情報が記憶されたメモリセルのゲート電極に２Ｖの電圧を印加した場合に、強誘電体の分極の向きが、ゲート電極６からチャネル形成領域に向かって負から正の向きであると、チャネル形成領域４に対して印加される電界を助長することになり、シリコン層のチャネルの形成は保持された状態となる。従って、このときにソース／ドレイン電極２、３間に電界をかけると電流（読み出し電流）が流れるので、この電流を検出し、この電流値と基準電流値との差を電流比較器１３によって検出すればデータの読み出しが可能となる（図６（ａ））。また、このように一度情報を読み出し動作を行っただけでは強誘電体膜中の分極の向きが変わることはなく、情報が破壊されていることはないので、リフレッシュを行う必要はなく、何度でも同じ情報を読み出すことが可能である。
一方、“０”の情報が記憶されているメモリセルのゲート電極６に、同様に２Ｖの電位を印加した場合では、強誘電体膜の分極の向きが、ゲート電極６からチャネル形成領域４に向かう電界の向きと逆方向となるため、チャネル形成領域４に対して印加される電界の強さを弱めることになり、チャネルの形成が抑制される。チャネルが形成されないとソース／ドレイン領域２、３間に電界をかけても電流は流れない（図６（ｂ））。このように強誘電体の分極の向きによって、同じ電位をゲート電極６に印加しても、ソース／ドレイン領域２、３間に電流が流れるか否かという差が生じる。この現象を利用することでメモリセルに保持されている情報を検知することができる。
また、書き込み動作時に裏面電極７に電位を印加することよってチャネルを形成する一列のメモリセルと、ゲート電極６に情報の書き込みの為の電位を印加される一行のメモリセルの内、両方に共有されるメモリセルについてのみ、選択的に書き込みが可能となり、他のメモリセルに間違った情報を記憶させることを防止できる。
さらに、この実施例においては、メモリセルトランジスタはＮチャネル型トランジスタを示したが、Ｐチャネル型トランジスタであっても印加電圧の正負を逆にするなどして同様の動作が可能となる。
【００４３】
実施例２．
次に、この発明の別の実施例について説明する。この実施例と先述の実施例１との違いは、実施例１ではメモリセルが保持する情報は“Ｈ（１）”若しくは“Ｌ（０）”の２値であったが、本実施例では３値以上の多値情報を保持する場合について述べる。
多値情報を保持するメモリセルの構造は、実施例１と全く同じ構造であり、情報の書き込み及び読み込み等の制御方法に違いがある。
まず、情報の書き込みの場合であるが、（図５（ａ）を参照して）“Ｈ”の情報を記憶させるときは、裏面電極７に５Ｖ程度の電位を印加し、チャネル形成領域４にチャネル（反転層）を形成する。次にソース／ドレイン領域２、３に所定の電位、例えば０Ｖを印加し、チャネルの電位も０Ｖに固定する。次にゲート電極６に５Ｖ程度の電位を印加し、ゲート誘電体膜５内の強誘電体をゲート電極６からチャネル形成領域４に向かう電界を助長する方向に分極させ、このメモリセルに“Ｈ”の情報を記憶させる（この書き込み方法については、実施例１の“１”を記憶させた場合と全く同様である）。
【００４４】
また、“Ｈ”と“Ｌ”の中間値であり、“Ｈ”と“Ｌ”の平均値よりも比較的“Ｈ”に近い値の情報を“中間Ｈ”とすると、この情報の記憶方法は、まず裏面電極７に５Ｖ程度の電位を印加し、チャネル形成領域４にチャネルを形成する。次にソース／ドレイン領域２、３に０Ｖ程度の電位を印加し、チャネルの電位も０Ｖとし、ゲート電極６に０Ｖ以上５Ｖ未満の電位を印加することでゲート電極６−チャネル間の電位差によってゲート誘電体膜５内の強誘電体膜を分極させる。このときの分極の向きは“Ｈ”の場合と同様であるが、“中間Ｈ”の場合は分極の強さが小さいために、ゲート電極６からチャネルに向かう電界を助長する働きが“Ｈ”を記憶している場合よりも小さくなっている。
【００４５】
次に、“Ｌ”の情報を記憶させるときは、裏面電極７に５Ｖ程度の電位を印加し、チャネル形成領域４にチャネルを形成する。次にソース／ドレイン領域２、３に所定の電位、例えば０Ｖを印加し、チャネルの電位も０Ｖに固定する。次にゲート電極６に−５Ｖ程度の電位を印加し、ゲート誘電体膜５内の強誘電体膜をゲート電極６からチャネル形成領域４に向かう電界を打ち消す方向に分極させ、このメモリセルに“Ｌ”の情報を記憶させる（この書き込み方法については、実施例１の“０”を記憶させた場合と全く同様である）。
また、“Ｈ”と“Ｌ”の中間値であり、“Ｈ”と“Ｌ”の平均値よりも比較的“Ｌ”に近い値の情報を“中間Ｌ”とすると、この情報の記憶方法は、まず裏面電極７に５Ｖ程度の電位を印加し、チャネル形成領域４にチャネルを形成する。次にソース／ドレイン領域２、３に０Ｖ程度の電位を印加し、チャネルの電位も０Ｖとし、ゲート電極６に−５Ｖよりも大きく０Ｖ未満の電位を印加することでゲート電極６−チャネル間の電位差によってゲート誘電体膜５内の強誘電体膜を分極させる。このときの分極の向きは“Ｌ”の場合と同様であるが、“中間Ｌ”の場合は分極の強さが小さいために、ゲート電極６からチャネルに向かう電界を打ち消す働きが“Ｌ”を記憶している場合よりも小さくなっている。
このように強誘電体膜の分極の向きと分極の強さを調整することで３値以上の多値情報を記憶させることが可能となる。
【００４６】
次に、この多値情報の読み出し方法について説明する。
多値情報として４値（“Ｈ”、“中間Ｈ”、“中間Ｌ”、“Ｌ”）のうち、いずれかを取り得る可能性がある場合、これらの情報は２ビットのデータによって、“Ｈ”は“１、１”、“中間Ｈ”は“１、０”、“中間Ｌ”は“０、１”、“Ｌ”は“０、０”、と表すことが可能である。これらの情報を得るために、一つのメモリセルの読み出しの際に、メモリセルの読み出し電流を複数のそれぞれ異なる大きさの基準電流と比較する必要がある。この基準電流の大きさは、図７に示すように、メモリセルの読み出し電流が４段階に（“Ｈ”、“中間Ｈ”、“中間Ｌ”、“Ｌ”にそれぞれ対応する大きさの電流に）分別されている場合、“Ｈ”の読み出し電流と“中間Ｈ”の読み出し電流の中間値（基準電流１）、同様に、“中間Ｈ”の読み出し電流と“中間Ｌ”の読み出し電流の中間値（基準電流２）、“中間Ｌ”の読み出し電流と“Ｌ”の読み出し電流の中間値（基準電流３）と設定し、それぞれの基準電流とメモリセルの読み出し電流を順次比較して、電流値の大小関係を判定することが可能となる。
【００４７】
この時の読み出し電流と基準電流の比較に関する概念図を図８に示す。図８において、１５ａないし１５ｅはＰチャネル型トランジスタ１５ｆないし１５ｊはＮチャネル型トランジスタをそれぞれ示しており、このＰチャネル型トランジスタ１５ｃのゲート電極には基準電流１を生成する電位が供給されており、このトランジスタが導通状態の時に基準電流１が形成される。同様にＰチャネル型トランジスタ１５ｄ、１５ｅによっても基準電流２、３が生成される。
【００４８】
この例に示すように、４値情報を記憶できるメモリセルの場合は、比較後の出力情報は３値となるのであるが、図８に示すようにそれぞれ、基準電流１とメモリセルの読み出し電流の大小関係を（メモリセルの読み出し電流の電流値が基準電流１の電流値よりも大きい場合は“１”、小さい場合は“０”というように）、それぞれ出力端子Ａから出力し、同様に、基準電流２とメモリセルの読み出し電流の大小関係をそれぞれ出力端子Ｂから出力し、基準電流３とメモリセルの読み出し電流の大小関係をそれぞれ出力端子Ｃから出力する。それぞれの出力端子から出力される情報（出力Ａ、Ｂ、Ｃ）と、メモリセルに記憶されている情報の対応図を図９に示す。
図９に示すように、出力Ａ、Ｂ、Ｃがすべて“０”であった場合、メモリセルが保持する情報は“Ｌ”（２ビットのデータ（データのビットフォーマット）で表すと“０、０”に相当する情報）であり、出力Ａ、Ｂが“０”、出力Ｃが“１”であった場合、メモリセルが保持する情報は“中間Ｌ”（“０、１”）、出力Ａが“０”、出力Ｂ、Ｃが“１”であった場合、メモリセルが保持する情報は“中間Ｈ”（“１、０”）、出力Ａ、Ｂ、Ｃがすべて“１”であった場合、メモリセルが保持する情報は“Ｈ”（“１、１”）とすることで、メモリセルの読み出し電流の大きさを比較することで、メモリセルの情報を検知することが可能となる。
このように、通常のメモリセルでは２値情報を保持することが一般的であり、多値情報を保持することは困難であったが、上記のように、基準電流を複数段階の大きさに設定し、順次メモリセルの読み出し電流と比較する方法で多値情報を検知することが可能となる。さらに、一つのメモリセルが取り得る情報値が増加した為に、従来と同じメモリセル数の半導体装置においても、記憶させることができる情報量が増加することになり、実効的な容量増加が可能となる。
【００４９】
実施例３．
次に、この発明の他の実施例について説明する。先述の実施例１、２では、行及び列方向に配置した複数個のメモリセルにそれぞれ単独に情報を保持させ、メモリセルの情報の読み出しの際には所定の一つのメモリセルの読み出し電流と基準電流を電流比較器（センスアンプ）１３において比較し、情報を検知していたが、この実施例では一つの情報を記憶させるために２つのメモリセル（メモリセルＭＣと相補メモリセル／ＭＣ）を用い、これら２つのメモリセルに互いに相補な情報をそれぞれ記憶させ、情報の読み出しの際の基準電流を相補メモリセル／ＭＣの読み出し電流としている。
この相補メモリセル／ＭＣを用いた半導体装置の要部概念図を図１０に示す。図において１１ａはマトリクス状に配置された奇数列のメモリセルＭＣのソース領域２をそれぞれ接続する配線、１１ｂは偶数列の相補メモリセル／ＭＣのソース領域２をそれぞれコンタクトを介して接続する配線、その他、既に用いた符号と同一符号は同一、若しくは相当部分を示している。また、電流比較器１３はメモリセルの行方向に配置され、メモリセルＭＣのソース領域に接続された配線１１ａと相補メモリセル／ＭＣのソース領域２に接続された配線１１ｂから供給される電流を比較するものである。
【００５０】
次に、この半導体装置に対する情報の書き込みについて説明する。まず"１"の書き込みの場合、図１０に示すように、裏面電極７ａ、７ｂに５Ｖ程度の電位を印加する。これによってメモリセルＭＣ及び相補メモリセル／ＭＣのチャネル形成領域４にチャネル（反転層）を形成する。チャネルを形成した後、配線１１ａ、配線１１ｂ及びドレイン領域３に接続された配線９に０Ｖを印加し、メモリセルＭＣ及び相補メモリセル／ＭＣのソース／ドレイン領域２、３の電位を０Ｖとすることによって、これらのメモリセルのチャネルの電位も０Ｖとする。その後、メモリセルのゲート電極６ａに５Ｖ程度の電位を印加し、ゲート電極６ａとチャネルの電位差によって、ゲート誘電体膜５内の強誘電体を一定の方向に分極させる。これと同時に、若しくは異なるタイミングで相補メモリセル／ＭＣのゲート電極６ａに対して−５Ｖ程度の電位を印加し、ゲート電極６ａとチャネルの電位差によって、ゲート誘電体膜５内の強誘電体をメモリセルＭＣの強誘電体の分極方向と逆の方向に分極させることで、メモリセルへの情報の書き込みができる。
【００５１】
また、“０”の書き込みの場合、メモリセルＭＣ及び相補メモリセル／ＭＣのチャネル形成領域４にチャネルを形成するまでは“１”の書き込みと同様に行う。チャネル形成後、ソース／ドレイン領域２、３にそれぞれ０Ｖの電位を給電し、チャネルの電位も０Ｖとする。次に、メモリセルのゲート電極６ａに−５Ｖを印加し、ゲート電極６ａとチャネルの電位差によって、ゲート誘電体膜５内の強誘電体膜を一定の方向に分極させる（“１”を記憶させた場合と逆方向に分極する）。これと同時に、若しくは異なるタイミングで相補メモリセル／ＭＣのゲート電極６ａに対して５Ｖ程度の電位を印加し、ゲート電極６ａとチャネルの電位差によって、ゲート誘電体膜５内の強誘電体をメモリセルＭＣの強誘電体の分極方向と逆の方向に分極させる（“１”を記憶させた場合と逆方向に分極させる）ことによって、情報の書き込みができる。
【００５２】
次に、メモリセルＭＣの情報の読み出しについて説明する。
メモリセルＭＣ及び相補メモリセル／ＭＣのメモリセルトランジスタのゲート誘電体膜５が分極していない状態でのしきい値を２Ｖとすると“１”の情報が記憶されたメモリセルＭＣのゲート電極６ａに２Ｖの電圧を印加した場合に、強誘電体の分極の向きが、ゲート電極６ａからチャネル形成領域４に向かって負から正の向きであると、この強誘電体はゲート電極６ａからチャネルに印加される電界の強さを助長することになり、シリコン層のチャネルの形成は保持された状態となる。従って、このときにソース／ドレイン電極２、３間に電界をかけると電流が流れる。同様に、相補メモリセル／ＭＣに対してメモリセルＭＣのゲート電極６に印加した電位と同じ電位を印加する。このときに、相補メモリセル／ＭＣはメモリセルＭＣと相反する情報を保持しているため、ゲート電極６ａからチャネルに向かう電界を一部打ち消すように働き、チャネルが形成されなくなる。従って、ソース／ドレイン電極２、３間に電界をかけても電流は流れない。このメモリセルＭＣと相補メモリセル／ＭＣのソース領域２に接続された配線１１ａ、１１ｂに上記の読み出し電流が流れ、この電流値を電流比較器１３で比較する。この場合は、相補メモリセル／ＭＣの読み出し電流は０Ａであり、一方、メモリセルＭＣの読み出し電流は数Ａとなり、このように相補メモリセル／ＭＣ側の読み出し電流と比較してメモリセルＭＣの読み出し電流が大きいことから、メモリセルが保持する情報が“１”であることを検知することが可能となる。
【００５３】
また、メモリセルに“０”が記憶されているときは、同様にゲート電極６ａに電位を印加し、ソース／ドレイン電極２、３間に電界をかけた場合に、メモリセル側にはゲート誘電体膜５内の分極がゲート電極６ａとチャネル間にかかる電界を打ち消す方向に働いているため、チャネルが形成されなくなり、配線１１ａには電流は流れない。一方、相補メモリセル／ＭＣ側にはゲート誘電体膜５内の分極がゲート電極６ａとチャネル間にかかる電界を助長する方向に働いているため、チャネルは形成されたままであり、配線１１ｂには数Ａの電流が流れる。配線１１ａ、１１ｂに流れる電流値を電流比較器１３において比較し、相補メモリセル／ＭＣ側の読み出し電流と比較してメモリセルの読み出し電流が小さいことが分かると、メモリセルＭＣが保持する情報が“０”であると検知することが可能となる。
【００５４】
また、この例に示すように、２つのメモリセルに一つの情報と、この情報の相補な情報をそれぞれを記憶させることで、電流比較器１３において両者の電流値を比較した場合に、電流値の差が大きく出るために情報の検知が正確に行えるようになる。また、この両者の電流値の差がなかった場合、メモリセル内、若しくは相補メモリセル内の情報が破壊されたことが分かる。また、非常に長い期間情報を保持し続けたままであり、強誘電体の残留分極状態が弱まり、２つのメモリセルの読み出し電流値の差が小さくなって来た場合には、リフレッシュを行うことによってメモリセル内の情報を保持することが可能となるなどの利点がある。
【００５５】
実施例４．
次に、この発明の別の実施例として図１１に示すようなメモリセルの構造が考えられる。実施例１ないし３において既に示したトランジスタ型メモリセルは（図１）を参照して）半導体領域１とゲート電極６の間にゲート誘電体膜５に含まれる強誘電体膜を形成しただけでなく、裏面電極７と半導体領域１の間にも強誘電体膜１６を形成したという点に特徴がある。
このメモリセルを用いた半導体装置の書き込み動作について説明する。“０”、“１”のいずれの情報を書き込む場合も、まず半導体領域１のチャネル形成領域４にチャネルを形成することが必要となる。このチャネルを形成する際に裏面電極７からチャネル形成領域４に対して電界が印加されるが、あらかじめ裏面電極７に近い側の強誘電体膜１６を、このチャネル形成のための電界を助長する方向に分極させておくことで、メモリセルに対して情報を書き込む際に、より効率良くチャネル（反転層）を形成することが可能となる。
また、逆にチャネルを形成しにくい方向に強誘電体膜１６を分極させた状態にすると、裏面電極７にチャネルの形成のために必要な最低限度の大きさの電位が印加された場合においてもチャネルを形成することがない。従って、情報が記憶されているメモリセルに対して再書き込みを禁止した状態を作ることができる。
その他、メモリセルに対する書き込み方法及び読み出し方法は実施例１に示した方法と同じ方法を用いて実施することが可能となる。
【００５６】
実施例５．
次に、この発明の別の実施例を図１２を用いて説明する。図１２において符号ｆないしｊは行及び列方向に配置されたメモリセルの、行方向に並ぶメモリセルのゲート電極となる電極線である。また、符号ａないしｅは列方向に並ぶ、メモリセルの裏面電極７となる電極線である。これら、ゲート電極となる電極線ｆないしｊ及び裏面電極となる電極線ａないしｅは、それぞれデコーダ回路１７ａ、１７ｂに接続されており、このデコーダ回路１７ａ、１７ｂにおいて複数本の電極線の内の任意の電極線を選択し、選択した電極線に所定の電位を印加する。その他、既に説明のために用いた符号と同一符号は同一、若しくは相当部分を示すものである。
【００５７】
通常、一つのメモリセルに情報を書き込む場合、電極線ａないしｅとｆないしｊのうちそれぞれ一本を選択することでこれらの電極線が互いに重畳する位置に書き込むことが可能となる。この実施例では、複数本の電極線を同時に選択状態することで、複数個のメモリセルを同時に書き換え、消去することについて説明する。
２行×３列のメモリセル群Ｙの情報を同時に書き換える場合を考える。この場合、まずデコーダ回路１７ａに多重選択信号を入力し、デコーダ回路１７ａを介して電極線ｂ、ｃ、ｄを選択し、さらに５Ｖの電位を印加する。これによってメモリセルのシリコン層からなるチャネル形成領域４にチャネル（反転層）を形成する。次に、ソース／ドレイン領域２、３に接続された配線１０ａ、１０ｂ、１１ａ、１１ｂ、１１ｃに０Ｖを印加し、チャネルの電位も０Ｖとする。その後、デコーダ回路１７ｂに多重選択信号を入力し、デコーダ回路１７ｂを介して電極線ｆ、ｇを選択し、メモリセルに“１”の情報を書き込む場合は５Ｖの電位を、“０”の情報を書き込む場合は−５Ｖの電位をゲート電極６に印加する。このゲート電極に対する電位の印加によってチャネルとゲート電極６の間に電位差が生じて、ゲート誘電体膜５内の強誘電体が分極し、メモリセル群Ｙの情報が再書き込み、消去された状態となる。
また、デコーダ回路１７ａ、１７ｂによって全ての裏面電極７、全てのゲート電極６を選択し、チャネルとゲート電極６間の電位差によって、強誘電体を分極させることで、全メモリセルの一括消去が可能となる。
【００５８】
実施例６．
次に、この発明の他の実施例について図１３を参照して説明する。図１３は一つのメモリセルのゲート長方向に沿う断面図であり、図において１はＰ型不純物を含む半導体基板若しくはＴＦＴ（THIN FILM TRANSISTOR）のＰ型低濃度不純物領域である半導体領域を示しており、その他、すでに説明に用いた符号については同一符号は同一、若しくは相当部分を示すものである。
このように構成されたメモリセルは実施例１ないし５に示した場合と同様に行及び列方向にマトリクス状に配置されゲート電極６となる電極線はデコーダ回路１７ｂに接続された状態であり、行方向に配置されたメモリセルのドレイン領域３を接続する読み出し時の電圧印加用配線である配線１０と、列方向に配置されたメモリセルのソース領域２を接続する読み出し時の電流引き抜き線である配線１１がそれぞれ配置されており、このソース領域２を接続する配線１１は電流比較器（センスアンプ）１３に接続されている。
【００５９】
次に、この図１３に示したメモリセルを用いた情報の書き込み方法について説明する。まず、“１”の書き込みの場合、ゲート電極６に５Ｖ程度の電位を印加し、チャネル形成領域４にチャネル（反転層）を形成する。その後、ソース／ドレイン領域２、３に対して０Ｖ程度の電位を印加し、チャネルの電位も０Ｖとする。このとき、ゲート電極６−チャネル間のゲート誘電体膜５内の強誘電体膜が電位差によって分極する。このときにはゲート電極６からチャネルに向かって電界を形成した場合に電界を助長する方向に分極することになる。これによって“１”の書き込みができる。
“０”の書き込みの場合は、ゲート誘電体膜５が特定の方向に分極していない場合のメモリセルトランジスタのしきい値程度の電位をゲート電極６に印加し、チャネル形成領域４にチャネルを形成する。その後、ソース／ドレイン電極２、３にゲート電極６に印加されている電位よりも５Ｖ程度大きい電位を印加し、チャネルの電位もソース／ドレイン領域２、３の電位と同様の電位とする。このときにゲート電極６とチャネル間の電位差によってゲート誘電体膜５内の強誘電体が分極し、この場合はゲート電極６からチャネルに向かって電界をかけたときに、電界の強さを打ち消す方向に分極することになる。これによって“０”の書き込みが可能となる。
【００６０】
次に、このメモリセルに記憶された情報の読み出しについて述べる。
まず、読み出す対象となるメモリセルのゲート電極６に接続されたワード線（電極線）に、チャネルが形成可能となる程度の電位を印加し、次に、ソース／ドレイン領域２、３間に電界を与える。このとき、メモリセルに“１”が記憶されていた場合は、ゲート電極６からチャネルに向かう電界を助長する方向に強誘電体の分極が働いているために、チャネルが形成された状態は保たれ、ソース領域２からメモリセルの読み出し電流が流れる。これを電流比較器（図示せず）において基準電流よりも大きいか小さいかを比較し、読み出し電流が基準電流よりも大きいことを検知して、情報“１”を出力することが可能となる。
次に、メモリセルに“０”が記憶されていた場合は、上記の場合と同様に、ゲート電極６にしきい値程度の電位を印加してチャネルを形成しても、ゲート電極６からチャネルに向かう電界を打ち消すように強誘電体の分極が働いているために、チャネル形成領域４のチャネルの形成は妨げられ、ソース／ドレイン領域２、３間に電界を印加した場合においても電流は流れず、ソース領域２に流れる電流は０Ａである。これを電流比較器において基準電流よりも大きいか小さいかを比較し、読み出し電流が基準電流よりも小さいことを検知して、情報“０”を出力することが可能となる。
【００６１】
また、実施例２において既に説明した場合と同様に、メモリセル内の強誘電体の分極の強さと方向を調整することによって、多値情報を記憶することも可能であり、この場合はゲート電極６には通常の書き込みと同様にメモリセルトランジスタのしきい値程度の大きさの電位を印加し、チャネルを形成し、その後、ソース／ドレイン領域２、３に対して印加する電位を調整することでゲート電極６−チャネル間にかかる電界の強さを数段階とすることが可能である。また、多値情報の読み出しでは、実施例２と全く同様に行うことが可能である。
【００６２】
【発明の効果】
以上のように、この発明によれば、強誘電体膜を有するゲート誘電体膜のメモリセルの裏面電極を形成したことにより、反転層の形成が容易となり、ソース／ドレイン領域に印加する電位とゲート電極に印加する電位をそれぞれ調整することでチャネルとゲート電極間の電位差の調整の裕度が大きくなるという効果があり、また、裏面電極と第一の導電型の半導体領域と間に強誘電体膜を含む絶縁膜を形成したことによって、絶縁膜内の強誘電体を反転層を形成を容易にする方向に分極させておくことで、書き込みの際の裏面電極に印加する電位を小さくできる、若しくは反転層の形成を確実に行うことが可能となる。
【００６４】
また、この発明によれば、複数個のメモリセルの裏面電極を接続する配線（電極線）と、複数個のメモリセルのゲート電極を接続する配線（電極線）が平行に配置されないようにすることで、２つの配線が重畳する位置にメモリセルを形成することが可能となり、効率良くメモリセルを配置し、所定の範囲内に、多くのメモリセルを配置することが可能となる。
【００６５】
さらに、この発明によれば、一つのメモリセルトランジスタにおいて、メモリセルのゲート電極を接続する配線と、ゲート電極を接続する配線とが平行に配置されないようにし、さらに二つの配線が重畳する位置を介してソース／ドレイン領域を上記の二つの配線が配置されていない方向に伸びるように形成することで、ソース／ドレイン領域上にコンタクトを形成することが容易になり、また、効率良くメモリセルを配置でき、半導体装置の集積度を上げることが可能となる。
【００６６】
また、この発明によれば、ゲート電極を接続する配線と裏面電極を接続する配線とを互いに直交する方向に配置することで、メモリセルを効率良く配置することが可能であり、半導体装置の集積度を上げることが可能となる。
【００６７】
また、この発明によれば、二つのメモリセルに相補的な情報をそれぞれ記憶させて、一方のメモリセルに記憶させた情報を、他のメモリセルに記憶させた情報を読み出す際の基準電流として用いることができ、正確な情報の検知が可能となる。
【００６８】
また、この発明によれば、メモリセル内の反転層の電位をソース／ドレイン領域の電位と同じ電位とし、反転層の電位とゲート電極の電位との電位差によってゲート誘電体膜内の強誘電体膜を分極させ、情報を記憶させることが可能となる。
【００６９】
さらに、この発明によれば、反転層の電位とゲート電極の電位との電位差が複数の値を取り得るものとすることで、強誘電体膜の分極状態が複数になるようにし、一つのメモリセルが多くの情報を記憶できるようにすることが可能である。
【００７０】
さらに、この発明によれば、ゲート電極に所定の大きさの電位を印加することで、ゲート電極から反転層に向かう電界を助長する方向に強誘電体膜が分極した状態かどうかによってソース／ドレイン領域間に流れる電流と基準電流を比較し、メモリセルに記憶されている情報を検知することが可能となる。
【００７１】
また、この発明によれば、裏面電極に電位を印加することで第一の導電型の半導体領域に反転層を形成することが可能であり、ソース／ドレイン領域に印加する電位、つまりチャネルの電位とゲート電極に印加する電位の電位差の微妙な調整を正確に行うことが可能になる。
【００７２】
さらに、この発明によれば、ゲート誘電体膜内の強誘電体膜の分極状態をチャネルの電位とゲート電極の電位との電位差を微妙に調整することが可能になったことに伴って、分極状態を複数段階に設定し、多くの種類の内の一つの情報を記憶させることが可能となる。これによって、同じ数のメモリセルを持つ従来の半導体装置に対し、この発明による半導体装置では、保持できる情報量が増加する。
【００７３】
また、この発明によれば、ソース／ドレイン領域はＮ型の不純物を含む半導体領域をソース／ドレイン領域とし、Ｐ型の不純物を含む半導体領域をチャネル領域とする半導体装置においては、裏面電極に正の電位を印加することで反転層の形成を容易に行うことができ、メモリセルの情報の書き込みを正確に行うことが可能になる。
【００７４】
さらに、この発明によれば、ソース／ドレイン領域はＰ型の不純物を含む半導体領域をソース／ドレイン領域とし、Ｎ型の不純物を含む半導体領域をチャネル領域とする半導体装置においては、裏面電極に正の電位を印加することで反転層の形成を容易に行うことができ、メモリセルの情報の書き込みを正確に行うことが可能になる。
【００７５】
また、この発明によれば、複数のメモリセルのゲート電極を接続する電極線と複数のメモリセルの裏面電極を接続する電極線を選択的に所定の電位とすることで、情報を書き換えるメモリセルの位置を指定することが可能となる。
【００７６】
さらに、この発明によれば、情報を書き換えるメモリセルの指定の際に複数本の電極線を選択的に所定の電位とすることで多くのメモリセルを指定することが可能となり、一括に多くのメモリセルの情報を書き換えることが可能となる。
【００７７】
また、この発明によれば、２個のメモリセルに対して相補的な情報をそれぞれ書き込むようにしたことで、このメモリセルの情報を読み出す際に、一方のメモリセルの読み出し電流を基準電流とし、他方のメモリセルの読み出し電流がどのような大きさになっているかどうかによってメモリセルが記憶する情報を検知することが可能となり、２値を記憶するメモリセルの場合、“０”、“１”の情報となる読み出し電流の中間値を基準電流とすることが一般的であるが、相補的な情報を記憶する方のメモリセルの読み出し電流を基準電流とするため、読み出し電流と基準電流との差が大きくなり、情報の検知が容易になるという効果がある。
【図面の簡単な説明】
【図１】  この発明の一実施例による半導体装置のメモリセルを示す断面図である。
【図２】  この発明の一実施例の半導体装置の平面図である。
【図３】  この発明の一実施例の半導体装置の平面図である。
【図４】  この発明の一実施例の半導体装置の断面図である。
【図５】  この発明の一実施例による半導体装置の制御方法を示す図である。
【図６】  この発明の一実施例による半導体装置の制御方法を示す図である。
【図７】  この発明の実施例２を説明するために必要な図である。
【図８】  この発明の実施例２を説明するために必要な図である。
【図９】  この発明の実施例２を説明するために必要な図である。
【図１０】  この発明の実施例３の半導体装置の平面図である。
【図１１】  この発明の実施例４の半導体装置の断面図である。
【図１２】  この発明の実施例５の半導体装置の平面図である。
【図１３】  この発明の実施例６の半導体装置の断面図である。
【図１４】  従来の半導体装置を示す図。
【図１５】  従来の半導体装置を示す図。
【符号の説明】
１  半導体領域                      ２、３ソース／ドレイン領域
４  チャネル形成領域                ５  ゲート誘電体膜
６  ゲート電極                      ７  裏面電極
８  絶縁膜                          ９  接続部
１０、１１  配線                    １２  基準電流
１３  電流比較器                    １４ａ  フィールド酸化膜
１４ｂ  絶縁膜
１５ａ〜１５ｅ  Ｐチャネルトランジスタ
１５ｆ〜１５ｊ  Ｎチャネルトランジスタ
１６  強誘電体膜                    １７ａ、１７ｂ  デコーダ回路
１０１  Ｎ型半導体基板              １０２、１０３  Ｐウェル領域
１０４  Ｎウェル領域                １０５、１０６  電極
１０７、１０８  強誘電体膜
１０９、１１０、１１１  Ｎ型高濃度不純物領域
１１２、１１３、１１４  Ｐ型高濃度不純物領域
１１５  入力端子                    １１６  出力端子
１１７、１１８、１１９  トランジスタ
１２０  Ｎ型抵抗                    １２１  Ｐ型抵抗
ＷＬ  ワード線                      ＢＬ  ビット線
／ＢＬ  相補ビット線
【図１】
0003805001.tif 000002
【図２】
0003805001.tif 000003
【図３】
0003805001.tif 000004
【図４】
0003805001.tif 000005
【図５】
0003805001.tif 000006
【図６】
0003805001.tif 000007
【図７】
0003805001.tif 000008
【図８】
0003805001.tif 000009
【図９】
0003805001.tif 000010
【図１０】
0003805001.tif 000011
【図１１】
0003805001.tif 000012
【図１２】
0003805001.tif 000013
【図１３】
0003805001.tif 000014
【図１４】
0003805001.tif 000015
【図１５】
0003805001.tif 000016