(57)【特許請求の範囲】
【請求項１】
信号入力パッドと、この信号入力パッドに入力された信号を増幅する増幅段とを半導体基板またはウェル上に備えた半導体装置において、
前記入力パッドの下方、および入力パッドから前記増幅段の素子までの配線の下方に、前記半導体基板またはウェルと同電位を与えられた低抵抗層を備えたことを特徴とする半導体装置。
【請求項２】
前記低抵抗層が低抵抗化されたシリサイド層であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記シリサイド層は前記入力パッドあるいは前記配線の下方に位置するシリコン基板表面上あるいはウェル上に形成されたものであることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記シリサイド層は素子分離膜上に形成されたポリシリコン層上にサリサイドプロセスにより形成されたものであることを特徴とする請求項２に記載の半導体装置。
【請求項５】
前記増幅段は、櫛形ＭＯＳトランジスタで構成されることを特徴とする請求項１に記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置に関するもので、特に低雑音用途のトランジスタ、例えばＭＯＳＦＥＴおよびその集積回路に好適なものである。
【０００２】
【従来の技術】
半導体装置に含まれる各種回路のうち、例えば増幅回路においては低雑音特性が特に要求される。
【０００３】
このような低雑音特性を実現したトランジスタとして、従来から櫛形構造のトランジスタが用いられている。
【０００４】
この櫛形構造トランジスタは、その平面図である図９に示されるようにソース領域３およびドレイン領域４がゲート電極７を隔てて交互に形成され、全体として横長矩形状に形成されている。すなわち、複数のゲート電極７はこの矩形形状の長辺間を交互に横断するように設けられており、ソース／ドレイン領域の長辺の両側に隣接するゲート電極どうしを接続するように、コンタクト孔９および電極１０が設けられている。
【０００５】
このような櫛形構造トランジスタの場合、ゲート電極７の低抵抗化を図るため、ポリシリコン層の上にシリサイド膜を積層させて低抵抗化を図り、ノイズの低減化が行われている。
【０００６】
ところで、このような低雑音が要求される櫛形構造トランジスタを含む増幅回路内においては、その入力段に接続されている配線からパッドの下に存在する層間膜容量を経由して基板コンタクトまでの基板抵抗よりなる直列回路が入力段に接続された等価回路が存在する。その様子を図１０を参照して説明する。
【０００７】
図１０によれば、半導体基板１の表面部に形成された素子分離用のフィールド酸化膜２が素子領域３、４を取り囲むように形成されるとともに、フィールド酸化膜２の一部には基板取り出しのための開口部５が形成され、この開口部５の基板表面には基板あるいはウェルの電位を決定するための、ウェルと同一導電型の高濃度層６が形成されている。
【０００８】
素子領域３、４およびその周囲のフィールド酸化膜２上にはゲートポリシリコン層７が形成され、全体は層間絶縁膜８で覆われている。
【０００９】
層間絶縁膜８にはフィールド酸化膜２上のゲートポリシリコン層７に対応してコンタクト孔９が形成され、メタル配線１０と接続されている。また、ウェル電位取り出し用高濃度層６に対応してコンタクト孔１１が形成され、このコンタクト孔１１によりウェル電位取出配線１２に接続されている。
【００１０】
また、これらの上に第２層の層間絶縁膜１３が形成され、ゲート配線１０に対応したコンタクト孔１４が設けられ、第２層の層間絶縁膜上にゲート取り出し配線１５が形成されている。
【００１１】
【発明が解決しようとする課題】
しかしながら、このような構成では、図１０に示されるように、ウェル電位取出配線１２とゲート取り出し配線１５との間には基板抵抗Ｒ１と層間膜容量Ｃ１が直列接続されたような等価回路が形成される。
【００１２】
そしてこの基板抵抗Ｒ１で発生する熱雑音が、層間膜容量Ｃ１を介してトランジスタの入力段に注入され、ノイズ特性を劣化させる。特に、ゲート入力インピーダンスが大きいＭＯＳＦＥＴでは基板抵抗によるノイズ特性劣化は顕著である。
【００１３】
そこで、本発明は、ノイズ特性の良好な半導体装置を提供することを目的とする。
【００１４】
【課題を解決する手段】
本発明によれば、信号入力パッドと、この信号入力パッドに入力された信号を増幅する増幅段とを半導体基板またはウェル上に備えた半導体装置において、前記入力パッドの下方、および入力パッドから前記増幅段の素子までの配線の下方に、前記半導体基板またはウェルと同電位を与えられた低抵抗層、特にシリサイド層を備えたことを特徴とする。
【００１５】
低雑音特性が要求されるトランジスタの入力パッドおよび入力パッドに接続されている配線層の下に低抵抗のシリサイド層を備え、かつその電位をグランドに落しているので、基板抵抗が減少し、基板の熱雑音が低減し、層間膜容量を介して増幅段に入る雑音を減少でき、半導体装置全体としての低雑音化を達成できる。
【００１６】
このシリサイド層は前記入力パッドあるいは前記配線の下方に位置するシリコン基板表面上あるいはウェル上に形成されたものであるか、素子分離膜上に形成されたポリシリコン層上にサリサイドプロセスにより形成されたものであると良い。
【００１７】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態のいくつかを詳細に説明する。
【００１８】
図１は本発明にかかる半導体装置の第１の実施の形態のレイアウトを示す平面図、図２はその素子断面図であり、これらは低雑音増幅器の入力段のＭＯＳＦＥＴのゲート部を示している。これらの図面において、図９および図１０で説明した従来技術にかかる部分に対応する部分には１００番台の対応する参照番号を付することとする。
【００１９】
シリコン基板１０１の表面はフィールド酸化膜１０２で分離されて、素子領域と基板電位取り出し領域が形成されている。基板電位取り出し領域の基板表面部にはウェル電位を決定するためのウェルと同一導電型の不純物高濃度拡散領域１０６が形成され、その表面には金属シリサイド膜によるシールド膜１２１が形成されている。
【００２０】
また、素子領域の半導体基板上にはゲート酸化膜（図示せず）を介してポリシリコン膜によるゲート１０７が形成され、このゲート１０７の表面も金属シリサイド膜１２２に覆われている。
【００２１】
全体は層間絶縁膜１０８で覆われ、ゲート１０７と接続するためのコンタクト孔１０９が層間絶縁膜１０８に形成され、アルミニウム等で充填されて第１層配線１１０が形成され、さらに絶縁膜１１３が堆積され、そこに設けられたコンタクト孔１１４に充填されたアルミニウム等により絶縁膜１１３上にゲート入力部取り出し配線１１５およびゲート入力用パッド１１６が形成されている。
【００２２】
また、図２には示されていないが、図１に示すようにシールド膜１２１にはコンタクト１１８により基板コンタクト取り出しパッド１１７が接続されており、さらに電源電圧パッド１１９も設けられている。このように、シリサイド層は基板コンタクト部を兼ねている。
【００２３】
この実施の形態では図１および図２にハッチングで図示されるように、入力段のＭＯＳＦＥＴのゲート部の配線上およびその取り出し用パッドの下部のシリコン基板表面にシリサイド層が形成されており、基板抵抗を下げ、熱雑音を低減させている。
【００２４】
図３および図４はこのシリサイド層の形成を示す工程別断面図である。まず、半導体基板１０１の表面部にウエル形成後、ＬＯＣＯＳ法等の選択酸化法により素子分離のためのフィールド酸化膜１０２を形成し（図３）、素子部Ａと、ゲート部の配線およびゲート入力用パッドの下方位置に相当する部分に当たる基板電位取り出し領域Ｂを分離する。
【００２５】
次に、熱酸化により素子領域にはゲート酸化膜１２３を形成し、その上にポリシリコンを堆積させてパターニングすることによりゲート電極１０７を得る（図４）。図４の例ではゲート電極およびその周囲の不純物拡散領域は良く知られたＬＤＤ構造となっている。すなわち、ゲート電極１０７形成後、このゲート電極をイオン注入マスクとして比較的弱いエネルギーで素子領域にイオン注入を行って浅く低濃度の拡散層１３１を形成し、続いて全体にシリコン窒化膜、シリコン酸化膜などの絶縁膜を堆積してこれを異方性エッチングによりエッチバックすることによりゲート電極の側面に側壁１３２を形成し、これをマスクにして比較的高いエネルギーでイオン注入を行うことにより深く高濃度の拡散層１３３を形成する。この際、基板電位取り出し領域には、基板と同一導電型のイオン注入を行なって不純物拡散層１０６を形成する。例えばｎチャネルＭＯＳの場合、素子部にリン等のｎ型不純物のイオン注入を行い、基板電位取り出し領域ではホウ素等のｐ型不純物のイオン注入を行なう。
【００２６】
その後サリサイドプロセスにより、素子部と基板コンタクト部にシリサイド層１２２及び１２１を形成する（図４）。ここで形成されるシリサイド膜としては、例えばＴｉＳｉ２、ＣｏＳｉ２、ＮｉＳｉ、ＰｔＳｉ２などが好適である。
【００２７】
その後層間絶縁膜をＣＶＤ法等により成膜し、必要箇所にコンタクト孔を形成し、アルミニウム等の金属の蒸着、パターニングにより金属配線を形成し、図２のような構造を得る。
【００２８】
以上のように、この第１の実施の形態によれば、入力パッドおよびこの入力パッドから増幅段への配線の下方に基板電位取り出し部が形成され、その表面にシリサイド膜を形成して抵抗値を下げて熱雑音の発生を防止している。
【００２９】
また、ＭＯＳＦＥＴの場合、ゲート幅の小さいＭＯＳＦＥＴほど、入力インピーダンスが大きくなって基板の効果を大きく受け、ノイズ特性が劣化するため、低雑音回路には用いにくいが、このシールドを用いることにより小サイズのトランジスタでも低雑音が実現できるようになるため、電流を絞った回路構成にすることができ、消費電力低減が実現できる。
【００３０】
また、シリサイドのシールド層は、素子部と同じ工程で形成されるため、工程数の増加を招くことはない。
【００３１】
図５は本発明にかかる半導体装置の第２の実施の形態のレイアウトを示す平面図、図６はその素子断面図であり、図１および図２と同じ部分には同じ参照番号を付してある。
【００３２】
この実施の形態と第１の実施の形態との相違は、第１の実施の形態においては、低雑音増幅器の入力段のＭＯＳＦＥＴのゲート部の配線およびその取り出し用パッドの下部に基板電位取り出し領域のシリサイド膜１２１が位置していたのに対し、この実施の形態では素子分離用酸化膜（フィールド酸化膜）上に形成されたポリシリコン膜１４１上のシリサイド層１４２が位置している点である。このポリシリコン膜１４１はゲート電極と同じ層でなるポリシリコン膜で実現可能であり、この場合、パターニングにより同時に形成される。
【００３３】
また、基板電位取り出し領域１２１は図１に示される第１の実施の形態の場合のようにゲート取り出しパッド１１６やその配線１１５の直下ではなく、図５に示されるようにシリサイド膜１４２の形成領域外の場所１２１に設けられる。そしてゲートポリシリコン膜１４１上のシリサイド膜１４２は基板電位取り出し領域１２１に接続されているため、基板電位と同電位となっており、これらは金属配線により基板電位取り出しパッド１１７に接続されて外部への電位の取り出しが可能となっている。
【００３４】
図７および図８はこの実施の形態におけるシリサイド層の形成を示す工程別断面図である。
【００３５】
まず、半導体基板１０１の表面部にウエル形成後、ＬＯＣＯＳ法等の選択酸化法により素子分離のためのフィールド酸化膜１０２を形成し、素子部Ａを分離する（図７）。なお、基板電位取り出し領域Ｂも形成されるが、図７には図示されていない。
【００３６】
次に、熱酸化によりゲート酸化膜１２３を形成し、その上にポリシリコンを堆積させてパターニングすることにより素子領域ではゲート電極１０７、フィールド酸化膜１０２上では予定のゲート部の配線およびその取り出し用パッド下部に対応してゲートポリシリコン膜１４１を形成する（図７）。
【００３７】
次に素子領域Ａに素子を形成する。この実施の形態でも形成されるトランジスタはＬＤＤ構造となっており、その製造工程は第１の実施の形態と同じであり、素子部のトランジスタの拡散層形成用のイオン注入を行なうとともに基板電位取り出し領域１２１に基板と同タイプのイオン注入を行なう。例えば、トランジスタがｎチャネルＭＯＳトランジスタであれば、素子部にはｎタイプのイオン注入を行い、基板コンタクト部にｐタイプのイオン注入を行なう。
【００３８】
その後、サリサイドプロセスにより、素子部の基板表面とゲート電極上にシリサイド膜を形成するとともに、同一工程でゲートポリシリコン膜１４１上にシリサイド膜１４２を形成する（図８）。
【００３９】
その後層間絶縁膜をＣＶＤ法等により成膜し、必要箇所にコンタクト孔を形成し、アルミニウム等の金属の蒸着、パターニングにより金属配線を形成し、素子が完成される。
【００４０】
この第２の実施の形態でも入力パッドおよびこの入力パッドから増幅段への配線の下方にゲートポリシリコン膜上に形成されたシリサイド膜が形成され、その電位は基板電位とされているので、第１の実施の形態と同様に基板抵抗が下がり、熱雑音が減少して低雑音化を達成できる。
【００４１】
また、ゲートポリシリコン上のシリサイド膜は素子部と同一工程で形成されるため、工程数の増加を招かない。
【００４２】
以上の実施の形態では入力パッドおよび入力パッドから増幅段への配線の下に設けられる基板と同電位の膜は特定のものであったが、半導体装置の特性上必要な種々の領域、配線とすることができる。
【００４３】
【発明の効果】
以上のように、請求項１にかかる本発明の半導体装置によれば、信号入力パッドおよびこれから増幅段までの配線の下に低抵抗層を具備しているので、その低抵抗層により基板抵抗が減少し、基板抵抗で発生する熱雑音を低減させることができ、半導体装置としての雑音特性を改善することができる。
【００４４】
低抵抗層として基板またはウェルの電位を与えられたシリサイド層を用いた場合には、理想的な低抵抗シールドが容易に得られ、層間容量の低減による高利得と配線の単純化が実現できる。
【００４５】
またシールド層形成による配線層数増大もなく、工程数の増大もない。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態にかかる半導体装置の入力部の配置を示す平面図。
【図２】図１に対応する素子断面図。
【図３】図１および２の構成を得るための１工程の断面図。
【図４】図３の工程に続く工程を示す断面図。
【図５】本発明の第２の実施の形態にかかる半導体装置の入力部の配置を示す平面図。
【図６】図５に対応する素子断面図。
【図７】図５および６の構成を得るための１工程の断面図。
【図８】図７の工程に続く工程を示す断面図。
【図９】従来用いられている低雑音トランジスタとしての櫛形構造トランジスタを示す平面図。
【図１０】従来の入力トランジスタの問題を示す素子断面図。
【符号の説明】
１、１０１  半導体基板
２、１０２  フィールド酸化膜
３、４  ソース・ドレイン領域
５  基板電位取り出し用開口部
６、１０６  基板電位取り出し領域
７、１０７  ゲート電極
８、１０８  層間絶縁膜
９、１１、１４、１０９、１１４、１１８  コンタクト孔
１０  パッド
１３、１１３  絶縁膜
１５、１１５  入力パッドからの配線
１６、１１６  入力パッド
１１０  第１層配線
１１７  電位取り出しパッド
１１９  電源電圧パッド
１２１  基板電位取り出し領域
１２２、１４２  シリサイド
１２３  ゲート絶縁膜
１３１  浅い拡散層
１３２  側壁
１３３  深い拡散層
１４１  ゲートポリシリコン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
0003851738.tif 000009
【図９】
0003851738.tif 000010
【図１０】
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