(57)【特許請求の範囲】
【請求項１】
所定のクロックパルス信号（ＯＰ）を発生する発振手段１０１と、内部高電圧信号（ＶH ）を発生する内部高電圧発生手段１０５とを具備し、外部から印加される所定の制御電圧信号（Ｖin）に応答して、ワードラインに前記内部高電圧信号を印加する不揮発性半導体メモリ装置のローカルチャージポンプ回路において、
第１ノード１１０と、
一端が前記クロックパルス信号（ＯＰ）に連結され、他端が前記第１ノードに連結されるキャパシタ１０２と、第２ノード１１１と、
前記第１ノードに連結される第１電極と、前記第２ノードに連結される第２電極と、前記第１ノードに連結される制御電極を持つ第１トランジスタ１０３と、
前記第１ノードに連結される第１電極と、前記内部高電圧信号に連結される第２電極と、前記第２ノードに連結される制御電極を持つ第２トランジスタ１０４と、
前記制御電圧信号（Ｖin）が印加される制御入力端子１０６と、
前記制御入力端子に連結される第１電極と、前記第２ノードに連結される第２電極と、電源電圧（Ｖcc）に連結される制御電極を持ち、前記制御電圧信号（Ｖin）がハイレベルで前記第２ノード１１１をプリチャージし、ローレベルで前記第１ノード１１０及び前記第２ノード１１１をディスチャージする、第３トランジスタ１０７と、
前記ワードラインに連結され、前記内部高電圧信号を出力する出力端子１０９と、
前記内部高電圧信号に連結される第１電極と、前記出力端子に連結される第２電極と、前記第２ノードに連結される制御電極を持つ第４トランジスタ１０８と、
前記クロックパルス信号に連結される入力端子と、前記第２ノードに連結される出力端子とを持ち、前記クロックパルス信号（ＯＰ）が所定の第１電圧レベルを維持する間、前記第２ノードを放電させてクロックパルス信号（ＯＰ）が所定の第２電圧レベルを維持する間、前記第２ノードを充電させ、前記第２ノードのスイッチング電圧（Ｖ111）が所定の大きさを持つようにするスイッチング電圧安定化手段１１２，１１３と、を含むことを特徴とするローカルチャージポンプ回路。
【請求項２】
前記スイッチング電圧安定化手段は、
前記クロックパルス信号の位相を反転させて反転されたクロックパルス信号Ｏｐ／）を出力する反転手段１１２と、一端が反転されたクロックパルス信号に連結され、他端が前記第２ノードに連結される他の一つのキャパシタ１１３を含むことを特徴とする請求項１に記載のローカルチャージポンプ回路。
【請求項３】
前記キャパシタがＭＯＳキャパシタであることを特徴とする請求項２に記載のローカルチャージポンプ回路。
【請求項４】
前記第１ないし第４トランジスタは電界効果トランジスタであることを特徴とする請求項１に記載のローカルチャージポンプ回路。
【請求項５】
前記キャパシタは空乏型ＭＯＳキャパシタであることを特徴とする請求項２に記載のローカルチャージポンプ回路。
【請求項６】
前記第１ないし第４トランジスタはエンハンスメント型ＮＭＯＳトランジスタであることを特徴とする請求項１に記載のローカルチャージポンプ回路。
【請求項７】
前記第１電圧レベルは電源電圧レベルであり、前記第２電圧レベルは接地電圧レベルであることを特徴とする請求項１に記載のローカルチャージポンプ回路。
【請求項８】
前記電源電圧レベルは２．４ないし３．３Ｖであることを特徴とする請求項７に記載のローカルチャージポンプ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は一般的にイー・イー・ピー・ロム（ＥＥＰＲＯＭｓ）のように電気的に消去可能であり、プログラム可能な不揮発性半導体メモリ装置（electrically erasable and programmable nonvolatile semiconductor memory devices ）のチャージポンプ回路に係り、より具体的には、高密度ナンドフラッシュ不揮発性半導体メモリ装置（high density NAND flash nonvolatile semiconductor memory devices）において、内部高電圧を選択されたワードライン（selected word line）に伝達するために使用されるローカルチャージポンプ（local charge pump)回路に関する。
【０００２】
【従来の技術】
電気的に消去及びプログラムが可能なフラッシュ不揮発性メモリ装置は一般的にＮＯＲ型とＮＡＮＤ型とに区分され、消去モード（erasing mode）あるいはプログラミングモード（programming mode）で、メインチャージポンプ回路（main charge pump circuit）から提供される内部高電圧を選択されたワードラインに伝達するローカルチャージポンプあるいはスイッチチャージポンプ（switch charge pump）回路を具備している。１９９５年１２月５日付で発行されたKang D.Suh等によるアメリカ特許番号５，４７３，５６３号には、ＮＡＮＤ型不揮発性メモリ装置の詳細な構造及び動作が開始されている。ここで参考に特許の開示事項を簡略に記述すると次のようである。
【０００３】
ＮＡＮＤ型の不揮発性メモリ装置は２つのストリング（string）が１つのビットラインコンタクト（bit line contact）を共有する構造を持つ。各ストリングは、ドレイン（drain)がコンタクトホール（contact hole）を通じて対応するビットライン（bit line) に連結され、ゲートがストリング選択ライン（string select line）（ＳＳＬ）に連結されるストリング選択トランジスタと、ソース（source）が共通グラウンドライン（common ground line）に連結され、ゲート（gate）がグラウンド選択ライン（ground select line）（ＧＳＬ）に連結されるグラウンド選択トランジスタと、この選択トランジスタの間に各々のチャンネル（channel)が直列に連結され、ゲートがワードラインに各々連結される８つのあるいは１６のフローティングゲートトランジスタ（floating gate transistor）すなわち、メモリセルトランジスタ（memory cell transistor）とで構成される。
【０００４】
上述したようなフラッシュＮＡＮＤ型不揮発性メモリ装置で、セルをプログラムするためには、消去動作（erasing operation)が先行されなければならない。プログラミングモードでは、選択されたストリングのストリング選択ライン（ＳＳＬ）に電源電圧（Ｖcc）が印加され、選択されたセルトランジスタのゲート（すなわち、選択されたワードライン）にはプログラム電圧（program voltage)（Ｖpgm ≒２０Ｖ）が、残りの非選択のセルトランジスタのゲート（すなわち、非選択のワードライン）にはファウラ−ノードヘイムトンネルリング（Fowler-Nordheim tunneling)が発生しない範囲内で、セルトランジスタのスレショルド電圧（threshold voltage ）（Ｖth）を変化させないようにして選択されたセルトランジスタのチャンネルにビットライン電圧を伝達するパス電圧（pass voltage）（Ｖpas ≒１０Ｖ）が、そしてグラウンド選択ライン（ＧＳＬ）には０Ｖの電圧が各々印加される。従って、この際には、選択されたセルトランジスタのチャンネルに０Ｖの電圧が印加され、これによって選択されたセルトランジスタのフローティングゲートに電子（electrons)が注入される。その結果、選択されたセルトランジスタは約１Ｖ程度のスレショルド電圧（Ｖth）を持つようになる。一方、読み取りモード（reading mode）では、選択されたセルトランジスタのゲートには０Ｖが印加され、非選択のセルトランジスタのゲートにはセル電流が遮断されない範囲内での電圧（通常、Ｖcc）が印加される。このように、フラッシュメモリ装置では、セルトランジスタのゲートすなわち、ワードラインに電源電圧（Ｖcc）以外にも高電圧が印加されるが、この高電圧の印加のために、図４に図示したような、ローカルチャージポンプ回路が使用されている。
【０００５】
図４を参照すると、従来のローカルチャージポンプ回路は一つの空乏型ＭＯＳキャパシタ（depletion mode metal oxide semiconductor capacitor）１０２と、４つのエンハンスメント型Ｎチャンネル金属酸化物半導体電界効果トランジスタ（enhancement mode N-channel metal oxide semiconductor field effect transistors;Ｎ−ＭＯＳＦＥＴｓ）１０３，１０４，１０７，１０８とで構成される。発振器（oscillator）１０１からキャパシタ１０２の一つの端子にポンプ信号であるクロックパルス信号（ＯＰ）が印加され、ＭＯＳキャパシタ１０２の他の端子はＭＯＳトランジスタ１０３のドレインに連結される。トランジスタ１０３のゲートとドレインとは相互連結され、ＭＯＳトランジスタ１０４のソースドレインがトランジスタ１０３のゲートと高電圧発生器１０５との間に連結される。チャージポンプの外部から印加される制御電圧信号（Ｖin）が印加される制御入力端子１０６とＭＯＳトランジスタ１０３のソースとの間にＭＯＳトランジスタ１０７のソースドレインが連結され、そのゲートには電源電圧（Ｖcc）が連結される。また、トランジスタ１０７のソースはトランジスタ１０４のゲート及びＭＯＳトランジスタ１０８のゲートと各々連結される。トランジスタ１０８のソースドレインはトランジスタ１０４のソースと出力端子１０９との間に連結され、高電圧発生器１０５からトランジスタ１０８のドレインには高電圧信号（ＶH ）が印加される。
【０００６】
このような構成で、発振器１０１から出力されるクロックパルス信号（ＯＰ）は図５で図示されているように大略グラウンドレベル（０Ｖ）とＶccレベルとの間でスイング（swing)する。選択されたワードラインにメモリセルのプログラムに必要な高電圧を印加するために、ハイレベル（high level）すなわち、Ｖccレベルの制御電圧信号（Ｖin）が制御入力端子１０６に印加されると、ノード（node）１１１はＶin−Ｖthでプリチャージ（precharge ）される。ここで、ＶthはＮＭＯＳトランジスタ１０７のスレショルド電圧である。この際、出力電圧（Ｖout)はＶin−２Ｖthになる。ここで、２ＶthはＮＭＯＳトランジスタ１０７及び１０８のスレショルド電圧の合計である。従って、ノード１１０の電位もＶin−２Ｖthで表わすことができる。このようなプリチャージ状態で、クロックパルス信号（ＯＰ）がグラウンドレベルからＶccレベルに遷移すると、すなわちクロックパルス信号（ＯＰ）の上昇エッジ（rising edge)では、ＭＯＳキャパシタ１０２の結合作用によってノード１１０の電位がプリチャージ電位よりΔＶほど上昇（pull-up)して、Ｖin−２Ｖth＋ΔＶになる。この際、ノード１１１の電位はノード１１０の電位よりＭＯＳトランジスタ１０３のスレショルド電圧（ＶｔN ）ほど低くなってＶin−２Ｖth＋ΔＶ−ＶｔN になる。結果的に、ノード１１１の電位はプリチャージ電位（Ｖin−Ｖth）よりΔＶ−Ｖth−ＶｔN ほど増加される。
【０００７】
つづいて、クロックパルス信号（ＯＰ）がＶccレベルからグラウンドレベルに遷移すると、すなわち、クロックパルス信号（ＯＰ）の下降エッジ（falling edge）では、ＭＯＳキャパシタ１０２の反結合作用（decoupling）によってノード１１０の電位はΔＶほど下降（fall-down)してＶin−２Ｖthになる。この際、ノード１１０の電位Ｖin−２Ｖtnはノード１１１の電位Ｖin−２Ｖtn＋ΔＶ−ＶｔN より低いので、ノード１１０の電位はＭＯＳトランジスタ１０４のスレショルド電圧ほど降下（drop）しＶin−３Ｖtn＋ΔＶ−ＶｔN になる。これによって、ノード１１１の電位はＶin−３Ｖtn＋２ΔＶ−２ＶｔN になる。結局、クロックパルス信号（ＯＰ）が発振（oscillation)される際、毎度周期（period）の上昇エッジで、ノード１１１には電荷が蓄積され、ノード１１１の電位がΔＶ−（Ｖth＋ＶｔN ）ぐらいずつ上昇する。これによって、ローカルチャージポンプ回路は出力端子１０９を通じて選択されたワードラインにプログラムに必要な高電圧（Ｖout)を印加することができるようになる。この際、チャージポンプ回路が継続的に動作するためにはΔＶがトランジスタ１０３のスレショルド電圧とトランジスタ１０４のスレショルド電圧との合計（Ｖtn＋ＶｔN ）より大きくなければならない。
【０００８】
だが、低電力フラッシュメモリ装置でこのチャージポンプ回路が使用される場合には、電源電圧（Ｖcc）が低いので、キャパシタ１０２によってノード１１０に蓄積される電荷量が減少し、ノード１１１の電圧レベルの上昇によって起るボディ効果（body effect)はトランジスタ１０３，１０４各々のスレショルド電圧の上昇を招来する。ここで、ボディ効果とはＭＯＳトランジスタのソースと基板の接合部（junction）が逆バイアス（reverse-biased）されて、スレショルド電圧が増加する現像を言い、これは基板バイアス効果（substrate bias effect)あるいはバックバイアス（back bias)とも称される。トランジスタ１０３，１０４各々のスレショルド電圧は次の式で決定される。
【０００９】
Ｖth＝Ｖfb＋Ｏｆ＋γ（２Ｏｆ＋Ｖsb）
ここで、Ｖfbはフラットバンド電圧（flatband voltage）であり、Ｏｆはワークファンクション（work function)、γはボディ係数（body coefficient）、Ｖsbは基板バイアスセンシティビィティ（substrate bias sensitivity）である。
【００１０】
【発明が解決しようとする課題】
上の式で、トランジスタ１０４のソースであるノード１１０の電圧（Ｖ110 ）とトランジスタ１０３のソースであるノード１１１の電圧（Ｖ111)が各々上昇しながら、Ｖsbが基板電圧に敏感になって、トランジスタ１０３，１０４各々のスレショルド電圧が上昇する。このように、トランジスタ１０３，１０４各々のスレショルド電圧が上昇し、低い（low)電源電圧（power source voltage; Ｖcc）によってΔＶが減少すると、前述した条件ΔＶ＞Ｖtn＋ＶｔN が満足されないのでチャージポンプの高電圧伝達特性が低下する。電源電圧（Ｖcc）が３Ｖであり、キャパシタ１０２の結合比（coupling ratio）が０．９である時、ΔＶは２．７ＶでありＶtn＋ＶｔN は１８Ｖ程度である。従って、選択されたワードラインに印加される電圧（Ｖout)が１８Ｖを越えることができないようになる。
【００１１】
図５には、従来のローカルチャージポンプ回路で、ノード１１０の電圧（Ｖ110)、スイッチング電圧（swithing voltage）であるノード１１１の電圧（Ｖ111)及び、出力電圧（Ｖout)の変化が図示されている。図５を参照すると、出力電圧（Ｖout)の増加はクロックパルス信号（ＯＰ）がＶccレベルに維持される区間（Ｔ１）の間で成立することがわかる。しかし、出力電圧（Ｖout)が１６Ｖを過ぎてスイッチング電圧（Ｖ111)が増加すると、トランジスタ１０３のボディ効果が増加されることによって結合電圧（ΔＶ）の大きさが急激に減少し、出力電圧（Ｖout)の増加量が減少する。図６では従来のチャージポンプ回路で電源電圧（Ｖcc）を３．０Ｖから２．４Ｖまで０．２Ｖずつ減少（sweep)した際の出力電圧（Ｖout)の変化が図示されている。図６を参照すると、電源電圧（Ｖcc) の減少は特に出力電圧（Ｖout)の減少を引き起すことがわかる。
【００１２】
本発明の目的は低い電源電圧高密度ナンドフラッシュ不揮発性半導体メモリ装置で使用されるローカルチャージポンプの電圧伝達特性を改善することである。
【００１３】
本発明の他の目的は低い電源電圧動作マージン（low power source voltage operating margin)を持つローカルチャージポンプ回路を提供することである。
【００１４】
【課題を解決するための手段】
上記の目的を達成するための本発明のチャージポンプ回路は、所定のクロックパルス信号（ＯＰ）を発生する発振手段１０１と、内部高電圧信号（ＶH ）を発生する内部高電圧発生手段１０５とを具備し、外部から印加される所定の制御電圧信号（Ｖin）に応答して、ワードラインに前記内部高電圧信号を印加する不揮発性半導体メモリ装置のローカルチャージポンプ回路において、第１ノード１１０と、一端が前記クロックパルス信号（ＯＰ）に連結され、他端が前記第１ノードに連結されるキャパシタ１０２と、第２ノード１１１と、前記第１ノードに連結される第１電極と、前記第２ノードに連結される第２電極と、前記第１ノードに連結される制御電極を持つ第１トランジスタ１０３と、前記第１ノードに連結される第１電極と、前記内部高電圧信号に連結される第２電極と、前記第２ノードに連結される制御電極を持つ第２トランジスタ１０４と、前記制御電圧信号（Ｖin）が印加される制御入力端子１０６と、前記制御入力端子に連結される第１電極と、前記第２ノードに連結される第２電極と、電源電圧（Ｖcc）に連結される制御電極を持つ第３トランジスタ１０７と、前記ワードラインに連結され、前記内部高電圧信号を出力する出力端子１０９と、前記内部高電圧信号に連結される第１電極と、前記出力端子に連結される第２電極と、前記第２ノードに連結される制御電極を持つ第４トランジスタ１０８と、前記クロックパルス信号に連結される入力端子と、前記第２ノードに連結される出力端子とを持ち、前記クロックパルス信号（ＯＰ）が所定の第１電圧レベルを維持する間、前記第２ノードを放電させてクロックパルス信号（ＯＰ）が所定の第２電圧レベルを維持する間、前記第２ノードを充電させ、前記第２ノードのスイッチング電圧（Ｖ111)が所定の大きさを持つようにするスイッチング電圧安定化手段１１２，１１３とを含む。
【００１５】
また本発明のローカルチャージポンプ回路において、前記スイッチング電圧安定化手段は、クロックパルス信号の位相（phase)を反転させて、反転されたクロックパルス信号（inverted clock pulse signal)を出力する反転手段と、反転されたクロックパルス信号に連結される一つの端子と第２ノードに連結される他の端子を持つ他の一つのキャパシタとを含む。
【００１６】
本発明のローカルチャージポンプ回路はスイッチング電圧安定化手段を具備することによって、電源電圧に関係なしに充分なプログラム電圧マージンを確保することができるようになる。
【００１７】
【発明の実施の形態】
以下は添付の図面を参照して本発明の実施の形態を詳細に説明する。図１は本発明の実施の形態に係るローカルチャージポンプ回路を示す回路図である。なお図４に示す従来の回路と同一の構成部分には同一符号を付し、その詳細説明は省略する。
【００１８】
本発明による新規なローカルチャージポンプ回路は、図１に図示したように、インバータ１１２とキャパシタ１１３とで構成されるスイッチング電圧安定化回路（switching voltage stabilization circuit)を具備したこと特徴としている。スイッチング電圧安定化回路１１２，１１３は発振器１０１から出力されるクロックパルス信号（ＯＰ）が電源電圧レベルを維持する間、ノード１１１を放電（discharge)させ、クロックパルス信号（ＯＰ）が接地電圧レベルを維持する間、ノード１１１を充電（charge）させて第２ノード１１１上のスイッチング電圧（Ｖ111)が一定の大きさを持つようにする。
【００１９】
再び図１を参照すると、この実施の形態のローカルチャージポンプ回路は二つの空乏型ＭＯＳキャパシタ１０２，１１３、４つのエンハンスメント型ＮチャンネルＭＯＳトランジスタ１０３，１０４，１０７，１０８及び、インバータ１１２で構成される。キャパシタ１０２の一つの端子は発振器１０１から出力されるポンプ信号であるクロックパルス信号（ＯＰ）と連結され、ＭＯＳキャパシタ１０２の他の端子はＭＯＳトランジスタ１０３のドレインと連結される。トランジスタ１０３のゲート及びドレインは相互連結され、ＭＯＳトランジスタ１０４のソース−ドレインがトランジスタ１０３のゲートと高電圧発生器１０５との間に連結される。チャージポンプの外部から印加される制御電圧信号（Ｖin）に連結される制御入力端子１０６とＭＯＳトランジスタ１０３のソースとの間にはＭＯＳトランジスタ１０７のソース−ドレインが連結され、そのゲートには電源電圧（Ｖcc）が連結される。又、トランジスタ１０７のソースはトランジスタ１０４のゲート及びＭＯＳトランジスタ１０８のゲートと各々連結される。トランジスタ１０８のソース−ドレインはトランジスタ１０４のソースと出力端子１０９との間に連結され、高電圧発生器１０５からトランジスタ１０８のドレインに高電圧信号（ＶH ）が印加される。インバータ１１２の入力端子はクロックパルス信号（ＯＰ）と連結され、インバータ１１２の出力端子はＭＯＳキャパシタ１１３の一つの端子と連結される。キャパシタ１１３の他の端子はトランジスタ１０３，１０７のソースとトランジスタ１０４，１０８のゲートに共通的に連結される。発振器１０１から出力されるクロックパルス信号ＯＰは大略グラウンドレベル（０Ｖ）とＶccレベルとの間にスイングする。発振器１０１からのクロックパルス信号（ＯＰ）はＭＯＳキャパシタ１０２によってノード１１０に結合され、ＭＯＳキャパシタ１０２の結合比は大略０．９程度である。このキャパシタ１１０を通じてノード１１０に結合される電圧をΔＶ１とすると、結合電圧（ΔＶ１）は０．９×Ｖccになる。キャパシタ１１３の結合比はキャパシタ１０２のそれより小さいことが望ましい。
【００２０】
クロックパルス信号（ＯＰ）はキャパシタ１０２に印加され、信号（ＯＰ）と反対の位相を持つクロックパルス信号（Ｏｐ／）はキャパシタ１１３に印加される。クロックパルス信号（ＯＰ）がハイレベル（Ｖccレベル）になって、キャパシタ１０２の結合電圧（ΔＶ１）がトランジスタ１０３を通じてノード１１１に伝達される時、ローレベル（グラウンドレベル）のクロックパルス信号（Ｏｐ／）によって反結合（decoupling）されたキャパシタ１１３を通じてノード１１１の放電が成立する。これによって、ノード１１１のスイッチング電圧レベルに低くなり、その結果、トランジスタ１０３のバックアップ期間（back bias term）が減少される。これとは反対に、クロックパルス信号（ＯＰ）がローレベル（グラウンドレベル）になり、キャパシタ１０２が反結合される時、ハイレベル（Ｖccレベル）のクロックパルス信号（Ｏｐ／）によってキャパシタ１１３がノード１１１に結合電圧（ΔＶ２）を印加して、トランジスタ１０４のバックバイアスによるスレショルド電圧の増加分を相殺させる。又、２．４ないし３．３Ｖ程度の低い電源電圧で、キャパシタ１０２の結合電圧（ΔＶ１）が減少しても、キャパシタ１１３によって結合電圧（ΔＶ１）がノード１１１に印加されることによって、ノード１１１のスイッチング電圧（Ｖ111)は電源電圧（Ｖcc）に関係なしに安定化される。この動作原理を具体的に説明すると次のようである。
【００２１】
まず、正常状態（steady state）で、選択されたワードラインにメモリセルのプログラムに必要な高電圧を印加するためにＶccレベルの制御電圧信号（Ｖin）が制御入力端子１０６に印加されると、ノード１１１はＶin−Ｖtnにプリチャージされる。ここで、ＶtnはＮＭＯＳトランジスタ１０７のスレショルド電圧である。この時、出力電圧（Ｖout)はＶin−２Ｖtnになる。ここで、２ＶtnはＮＭＯＳトランジスタ１０７及び１０８のスレショルド電圧の合計である。従って、ノード１１０の電位もＶin−２Ｖtnである。以後、クロックパルス信号（ＯＰ）がグラウンドレベルからＶccレベルに遷移すると、ＭＯＳキャパシタ１０２の結合作用によってノード１１０の電位がプリチャージ電位よりΔＶ１ほど上昇され、Ｖin−２Ｖtn＋ΔＶ１になる。この時、ノード１１１の電位はノード１１０の電位よりＭＯＳトランジスタ１０３のスレショルド電圧（ＶｔN ）だけ低くなるとともにキャパシタ１１３の反結合によってΔＶ２くらい低くなってＶin−２Ｖtn＋ΔＶ１−ＶｔN −ΔＶ２になる。図３にはこの実施の形態に係るローカルチャージポンプで、ノード１１０の電圧（Ｖ110)、ノード１１１のスイッチング電圧（Ｖ111)及び出力電圧（Ｖout)の変化が図示されている。図３を参照すると、出力電圧（Ｖout)の増加は、従来とは異なり、クロックパルス信号（Ｏｐ／）がＶccレベルに維持される区間、すなわちΔＶ２が上昇（pull-up)される区間（Ｔ２）の間に主に成立することがわかる。その理由は区間（Ｔ１）で発生したトランジスタ１０３のボディ効果が区間（Ｔ２）では発生しないので、キャパシタ１１３の結合によってノード１１１の電位がΔＶ２ほど増加することによってトランジスタ１０８の伝達特性が増加するからである。このような出力電圧（Ｖout)の主増加区間の調整はΔＶ１がノード１１１に伝達される過程でトランジスタ１０３のボディ効果による悪影響を最小化させる。図２にはこの実施の形態に係るチャージポンプ回路で電源電圧（Ｖcc）を３．０Ｖより２．４Ｖまで０．２Ｖずつ減少させた際の出力電圧（Ｖout)の変化が図示されている。図２を参照すると、電源電圧（Ｖcc）が減少しても出力電圧（Ｖout)の減少はほとんどないことがわかる。図６と図２とを比較して見ると、電源電圧（Ｖcc）が３Ｖ以下の時、従来の技術によるローカルチャージポンプ回路の出力電圧（Ｖout)は、１６．５Ｖ程度になって始めてボディ効果の影響を受けることによって、パンピング動作の開始から５マイクロ秒（μｓ）程度が経過した後に約１８Ｖ程度に維持される。だが、この実施の形態によるローカルチャージポンプ回路の出力電圧（Ｖout)はパンピング動作の開始から５マイクロ秒（μｓ）程度が経過した後に約２１Ｖ程度に維持されることがわかる。
【００２２】
本発明の望ましい実施の形態では、チャージポンプ回路はＭＯＳ電界効果トランジスタと、空乏型ＭＯＳキャパシタとによって実現されたが、本発明はＭＯＳ電界効果トランジスタ及び空乏型ＭＯＳキャパシタに限定されるものではないことを理解しなければならない。本発明のチャージポンプ回路は接合型電界効果トランジスタあるいはそれと類似な他の技術によっても実現することができるし、エンハンスメント型ＭＯＳキャパシタも使用することができる。
【００２３】
【発明の効果】
以上詳細に説明したように、本発明によると、３Ｖ以下の電源電圧で動作するフラッシュ不揮発性メモリのプログラミングモードで、ワードラインに２０Ｖ以上の高電圧を印加することができるようになり、電源電圧の変化に関係なしにプログラミングに必要な充分な高電圧を得ることができるので充分なプログラムマージンが確保される。
【図面の簡単な説明】
【図１】本発明の望ましい実施の形態に係るチャージポンプ回路を示す回路図である。
【図２】図１に示された回路で、電源電圧の減少による出力電圧の変化を示す特性図である。
【図３】図１に示された回路で、各ノード電圧と、出力電圧との変化を示す特性図である。
【図４】従来のチャージポンプ回路を示す回路図である。
【図５】図４に示された回路で、各ノード電圧と、出力電圧との変化を示す特性図である。
【図６】図４に示された回路で、電源電圧の減少による出力電圧の変化を示す特性図である。
【符号の説明】
１０２，１１３    ＭＯＳキャパシタ
１０３，１０４，１０７，１０８    ＭＯＳトランジスタ
【図１】
0003745081.tif 000002
【図２】
0003745081.tif 000003
【図３】
0003745081.tif 000004
【図４】
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【図５】
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【図６】
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