(57)【特許請求の範囲】
【請求項１】
基板上に、
複数の端子を備えた集積回路を形成する工程と、
前記複数の端子に接続され該複数の端子の状態を検査する検査手段を形成する工程と、
該検査手段を用いて前記複数の端子の状態を検査する検査工程と、
前記検査手段を切除する工程と、
該切除後の位置に前記検査手段とは異なる機能手段を形成する工程と、
を含んで成ることを特徴とする回路基板の製造方法。
【請求項２】
複数の端子を備えた集積回路を搭載する基板に対し、
前記複数の端子に接続され該複数の端子の状態を検査する検査手段を形成する工程と、
該検査手段を用いて前記複数の端子の状態を検査する検査工程と、
前記検査手段を切除する工程と、
該切除後の位置に前記検査手段とは異なる機能手段を形成する工程と、
を含んで成ることを特徴とする回路基板の製造方法。
【請求項３】
前記機能手段は、インクを保持して流通させるインク流路溝であり、前記集積回路は前記インクを前記回路基板から外部に吐出するための信号を出力するドライバであることを特徴とする請求項１又は２記載の回路基板の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、高密度集積回路の個別端子テストを可能とし且つテスト後のテスト専用回路部分のスペースを有効活用する回路基板の製造方法に関する。
【０００２】
【従来の技術】
従来より、例えばマトリックス駆動方式やＴＦＴ方式などの液晶ディスプレイがある。液晶ディスプレイを表示駆動させるのには、マトリックス駆動方式では縦方向と横方向にそれぞれ多数存在する駆動用端子毎に対応する駆動回路が必要である。また、ＴＦＴ方式のディスプレイでは画素に対応する縦方向と横方向の駆動用端子の数だけソースドライバとゲートドライバの回路が必要である。
【０００３】
これらの駆動回路は、ＬＳＩ（高密度集積回路）としてシリコン基板又はガラス基板の上に作成される。通常、駆動回路の微細な駆動用配線端子と外部装置の被駆動用端子との接続にはＴＡＢボンデングが用いられるが、数インチの小型の液晶パネルなどでは、異方性導電フィルムによるＡＣＦ接続が使われることが多い。
【０００４】
このＡＣＦ接続は、より微細なピッチの配線端子間にも対応できるものである。しかし、より微細とはいっても、集積回路には、その作成後の性能の検査のためにプロービングが必要であり、このプロービングのために、あまりにもピッチの高密度な配線端子の作成については制約を受けることが多い。また特に多端子のＬＳＩの検査には、プロービングのための専用のプロービングカードを予め用意し、このプロービングカードを用いて検査を行った後、良品を親基板に実装するようにしているものもある。
【０００５】
図５(a) は、多くの微細な出力端子を有する集積回路を作成する場合のチップ基板の配置を示す図であり、同図(b) は、完成後の単体の集積回路（チップ基板）を示す図である。同図(a),(b) に示すように、集積回路１は、長方形のチップ基板２に、その殆どの面積を使用してシフトレジスタ、多数のラッチ、多数のドライバ等からなる駆動回路３が形成されている。また、この駆動回路３に接続して信号用、制御用、電源用などの端子４が一方の短辺側端部に設けられている。また一方の長辺側には多数の出力端子５が形成されている。
【０００６】
このようなチップ基板２は、同図(a) に示すように、直径が少なくとも４インチは有るシリコン基板６または適宜の大きさのガラス基板７の上に、横スクライブ線８や縦スクライブ線９により区画されて多数（例えば１００個）作成される。スクライブ線８又は９は、通常は、幅１００μｍ程度であり、集積回路１や駆動回路３、端子４、出力端子５等が完成後にチップ基板２を個々に切り離す際に、ダイシングソーなどで除去される。
【０００７】
このような駆動用の集積回路は、上記のマトリックス駆動方式やＴＦＴ方式などの液晶ディスプレイばかりでなく、例えば近年広く用いられれうようになってきたインクジェットプリンタの印字ヘッドにも用いれれている。インクジェットプリンタでは、例えば、８００ｄｐｉ（ドット／インチ）という極めて微細なピッチの接続端子を有する高密度な集積回路が求められている。このようなインクジェットプリンタでは、例えば１０×１５ｍｍ程度のチップ基板上に形成される駆動回路に、２５６個の出力端子が形成される。
【０００８】
ところで、集積回路の検査では、基本的には端子１本毎にテスト用のプローブを当接させて、その動作状態を検査する。上記のように出力端子が多数であると、これに対応する多数のプローブを備えた専用のプロービングカードを予め作成してプロービング検査を行った方が便利である。しかし、この方法は手数も費用もかかるという問題を有していた。
【０００９】
一方、近年のように、高精細のディスプレイや高解像度の印刷画像が市場から要求されるようになると、マトリックス駆動方式やＴＦＴ方式のディスプレイの駆動回路、インクジェットヘッドの駆動回路等の駆動回路の大規模化、出力端子の狭いピッチの多端子化が進んで行く。そして、そのような高密度集積回路は、端子の幅とピッチが極めて小さいから、端子１本毎にテスト用のプローブを当接させることができなくなる。
【００１０】
そこで、特開６３−２５３９９２号公報に開示されるように、テストプローブを当接し易くするために、複数本の端子をひとまとめにしてテストパッドを形成し、このテストパッドにテストプローブを当接させて検査を行った後、テスト後にテストパッドを切断する方法が提案されている。この方法は、図５(a) に示した横スクライブ線８の面積を大きく広げて、その部分に出力端子５と所定本数ごとに接続されたテストパッドを形成するものである。そして、テストパッドの形成されている横スクライブ線８を付けたままチップ基板２を個別に切り離し、検査終了後にテストパッドを切除して、同図(b) に示す完成したチップ基板２とするものである。
【００１１】
また、実開６０−１２５６８５号公報には、集積回路に検査用のシフトレジスタを一体的に形成し、このシフトレジスタを動作させることにより検査を行うことが開示されている。この方法によればテストプローブを当接する端子が例えば回路ブロック単位となって極めて少なくなり、当接が容易に行えるものである。
【００１２】
図６(a) は、そのような検査用シフトレジスタを備えた集積回路を作成する場合のチップ基板の配置を示す図であり、同図(b) は、完成後の単体の集積回路（チップ基板）を示す図である。同図(a),(b) に示すように、この集積回路１０は、図５に示したチップ基板２よりも短辺が長いチップ基板１１に、図５に示したものと同様の駆動回路３、端子４、及び多数の出力端子５が形成され、更に、これら出力端子５の先端に接続した検査用シフトレジスタ１２が形成されている。
【００１３】
この検査用シフトレジスタは、テストパッドの場合とは異なり、検査用の駆動を行わないときは各出力端子を電気的に相互に独立な状態（検査用シフトレジスタが存在しないと同様な状態）に維持するから、わざわざ切除する必要がないという利点がある。
【００１４】
【発明が解決しようとする課題】
しかしながら、特開６３−２５３９９２号公報に開示される方法では、複数本の端子をまとめたテストパッドはテスト後に切断するため、最終的に使用する集積回路の外に作らなければならない。つまり、最終的に使用する集積回路の周囲にテストパッド用の大きな余白を必要とする。すなわち、上述したように、図５(a) に示す横スクライブ線８の面積を大きく広げて、その部分に出力端子５と所定本数ごとに接続されたテストパッドを形成しなければならない。
【００１５】
したがって、製作途中の回路基板（テストパッド付きの回路基板）が大きくなり基板材料であるシリコンウエハ等の歩留りが低下する（採取できる製品の個数が少なくなる）という問題を有している。また切断されたテストパッドは廃棄処分されるので基板材料に無駄が多く、近年の省資源の流れに逆行する。
【００１６】
また、実開６０−１２５６８５号公報に開示される方法では、検査後もシフトレジスタが集積回路上に残っているため、その部分のスペースはデッドスペースとなってしまい、結果的に集積回路全体が大きくなってしまう。これでは、集積回路を使用する装置の実装効率が悪くなるという問題が発生する。
【００１７】
本発明の課題は、上記従来の実情に鑑み、高密度集積回路の個別の端子テストが可能であり且つテスト後のテスト専用回路部分のスペースが無駄にならない回路基板の製造方法を提供することである。
【００１８】
【課題を解決するための手段】
先ず、請求項１記載の発明の回路基板の製造方法は、基板上に、複数の端子を備えた集積回路を形成する工程と、上記複数の端子に接続され該複数の端子の状態を検査する検査手段を形成する工程と、該検査手段を用いて上記複数の端子の状態を検査する検査工程と、上記検査手段を切除する工程と、該切除後の位置に上記検査手段とは異なる機能手段を形成する工程とを含んで成るように構成される。
【００１９】
次に、請求項２記載の発明の回路基板の製造方法は、複数の端子を備えた集積回路を搭載する基板に対し、上記複数の端子に接続され該複数の端子の状態を検査する検査手段を形成する工程と、該検査手段を用いて上記複数の端子の状態を検査する検査工程と、上記検査手段を切除する工程と、該切除後の位置に上記検査手段とは異なる機能手段を形成する工程とを含んで成るように構成される。
【００２０】
上記機能手段は、いずれも、例えば請求項３記載のように、インクを保持して流通させるインク流路溝であり、上記集積回路は上記インクを上記回路基板から外部に吐出するための信号を出力するドライバである。
【００２１】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照しながら説明する。
図１(a) は、一実施の形態における高密度集積回路の製造中間体を示す図であり、同図(b),(c) は、そのテスト専用回路部の構成例を夫々示す図である。尚、以下の説明では、同図(a) に示す高密度集積回路をインクジェットプリンタの印字ヘッドに適用した例として説明する。
【００２２】
同図(a) に示す製造中間体２０には、平面積が長方形のチップ基板２１に、印字ヘッドの発熱素子を発熱駆動するための駆動回路（高密度集積回路）２２、その駆動回路２２に給電したり印字データや制御信号を外部（インクジェットプリンタの制御部）から送信するための配線端子２３、発熱素子を個別に駆動するための個別配線電極端子２４、これらの先端にそれぞれ接続された検査用配線端子２５、及びそれら検査用配線端子２５の先端に接続された検査用回路２６が形成されている。
【００２３】
尚、同図(a) には、要部のみを簡略に図示するために配線端子２３をチップ基板２１の短辺の片側のみに配置して示しているが、一般的には配線端子２３は短辺の両側に配置されることが多い。また、上記の検査用配線端子２５は個別配線電極端子２４よりも極力細く本例では個別配線電極端子２４の幅の１／２の幅となるように形成されている。
【００２４】
発熱素子を駆動する比較的大きな通電が行われる個別配線電極端子２４とは異なり、上記の検査用配線端子２５は、検査に必要な小さな通電を行うだけなので、これに対応できる範囲で上記のように極力細く形成する。その理由については後述する。
【００２５】
上記の検査用回路２６は、例えばインクジェットプリンタの印字ヘッドや液晶ディスプレイなど駆動回路のように高密度集積回路２２内にドライバトランジスタが含まれている場合は、同図(b) に示す検査用回路２６ａのように、高密度集積回路２２内のドライバトランジスタＴ1 、Ｔ2 、Ｔ3 、・・・の各出力端子Ｓ1 、Ｓ2 、Ｓ3 、・・・（同図(a) の検査用配線端子２５）に接続する共通配線２７及びその端部の端子Ｅを１つ設けて構成される。同図(b) に示す端子Ｖ１は、本来の高密度集積回路２２の負荷への電源端子である。
【００２６】
また、高密度集積回路２２が上記とは異なる構成のものである場合、すなわち装置本体への実装前である同図(a) に示す状態では、個別配線電極端子２４から電流を取れないような場合がある。この場合は、同図(c) に示す検査用回路２６ｂのように、高密度集積回路２２の各出力端子Ｄ1 、Ｄ2 、Ｄ3 、・・・（同図(a) の検査用配線端子２５）にそれぞれ一個のトランジスタｔ（ｔ1 、ｔ2 、ｔ3 、・・・）を付加する。この回路では、それぞれの出力端子Ｄ（Ｄ1 、Ｄ2 、Ｄ2 、・・・）は、トランジスタｔのゲートに接続される。そして、各トランジスタｔのドレインは、共通の接続配線２８を介して端子Ｖ２に接続され、ソース端子は、チップ基板２１に接地し、これらとは別に１個の接地端子Ｅを設ける。尚、上記のＭＯＳトランジスタｔは、出力端子Ｄからの信号の極性に応じてＮ−ＭＯＳかＰ−ＭＯＳにするかを決めればよい。
【００２７】
高密度集積回路２２の検査では、上記の検査回路２６ａの場合は、短辺に配置されている配線端子２３の中の電源端子Ｖ１と端子Ｅにプロービングする。また、検査回路２６ｂの場合は、端子Ｖ２と接地端子Ｅにプロービングする。いずれの場合も電源の出力側は、端子Ｖ１又はＶ２に抵抗Ｒを介して接続する（図端子Ｍ）。また、電源の接地側はそれぞれ端子Ｅに接続する。これによって検査を行うことができる。
【００２８】
図２(a),(b) は、それぞれ上記検査回路２６（２６ａ、２６ｂ）による検査において得られる電圧波形の例を示す図である。例えば端子Ｄ１から順に一定のタイミングで出力が出るように検査用電圧を印加する。すると、抵抗Ｒの両端（端子Ｖ１又はＶ２と端子Ｍの間）の電圧波形として、同図(a) に示すような波形が得られる。
【００２９】
このときのパルス数を数えることによって全回路が機能して出力を出しているか否かを判定することができる。またパルス信号の間隔をチェックすることによって何番の出力回路が不良であるかが解る。また、パルス信号の数を計数することによって出力回路の不良点数も解る。同図(a) に示す例では、矢印Ａの個所はパルスが欠落しており不良部分を示している。
【００３０】
同図(b) に示す波形は、高密度集積回路２２からの出力信号を端子２個ずつ出力するようにして１／２の時間で検査したときの波形の例を示している。矢印Ｂで示す部分は２個の信号の内どちらかが不良の場合を示しており、波形の強さ（高さ）が正常波形の１／２となっている。また、矢印Ｃで示す部分は２個の信号が２個とも不良の場合を示している。したがって、これら出力波形の三値判定を行えば、同図(a) の１／２の時間で検査することができる。また、出力を工夫することによって本例以外の検査も可能である。
【００３１】
このように、専用の多端子プロービングカードを作成することなく高密度集積回路の出力端子の検査を容易に行うことができる。また、出力端子の配線ピッチがどのように狭い高密度集積回路に対しても検査を容易に行うことが出来る。この後、本発明の要点である検査終了後の処理が行われる。
【００３２】
図３(a) は、同図(b) との関係が分かり易いように、図１(a) の製造中間体２０の向きを９０度変えて再掲したものであり、同図(b) はその一部側断面図、同図(c) は、上述の検査終了後における本発明の要部である別機能付加処理の状態を示す図である。同図(b) に示すように、高密度集積回路２２の個別配線電極端子２４とそれより右方に示す検査用配線端子２５及び検査用回路２６が形成されている部分には、通常のパシべ−ション膜（酸化膜Ｓi Ｏ2 ）２９の他に、少なくとも下部酸化膜層３１と上部酸化膜層３２の二層の酸化膜層が形成されている。
【００３３】
この構成で、個別配線電極端子２４はパシベーション膜２９の下（上部酸化膜層３２上）に形成され、端部（図の右端）は、検査用配線端子２５と接続のためパシベーション膜は取り除かれている。そして、これに接続された検査用配線端子２５は上部酸化膜層３２の下（下部酸化膜層３１上）形成されている。同図(a) に示す検査用回路２６ａと図１(b) に示した端子Ｅ（又は検査用回路２６ｂと図１(c) に示した端子Ｖ２及び端子Ｅ）は、図３(b) の破線枠３３の中に形成されている。
【００３４】
この後、パシベーション膜２９が取り除かれている上部酸化膜３２の上に個別配線電極端子２４の延長部２４−２を形成する。この形成する位置は、下部層の検査用配線端子２５にオーバーラップする位置である。更に、この上部酸化膜３２の上に、上記の個別配線電極端子２４の延長部２４−２にそれぞれ接続する発熱抵抗体（発熱素子）３４、及びこれら発熱抵抗体３４に共通に接続する共通配線電極３５を形成する。
【００３５】
そして、共通配線電極３５の中央部をくり貫くようにしてチップ基板２１の内部まで、サンドブラスト法などの加工方法で除去する。これにより、同図(b) の破線３３に示す検査用回路２６及びこれに直接付属する端子Ｅ（又は端子Ｖ２及び端子Ｅ）部分を除去すると共に、この部分に印字ヘッドのインク流路溝３６を形成する。この後、これらの上に、特には図示しないが、隔壁を形成し更にオリフィス板を積層して適宜の位置にインク吐出ノズルを形成する。また、チップ基板２１の下面から同図(c) に破線で示すインク供給孔３８を穿設して上記インク流路溝３６に連通させると、駆動回路付き印字ヘッドが完成する。
【００３６】
このように、高密度集積回路を形成した後に、同時に形成した検査専用回路で高密度集積回路の検査を行うので検査が容易かつ確実に出来、また、出力端子のピッチはプロービングカードで可能とされるピッチに制約を受けることがないので如何様にも狭いピッチの出力端子を有する高密度集積回路を製造することができる。そして、上記検査の後、その検査用回路の部分を削除し別機能部分を形成して有効利用することにより、テスト専用回路を設けても基板スペースが無駄になることがなく、したがって基板材料ウエハの歩留りが向上し高密度集積回路の原価低減に貢献することができる。
【００３７】
尚、上記の構成では、検査が終了して用済みとなった検査用端子２５の大部分は、インク流路溝３６の形成に伴って、検査用回路２６と共に削除されるが、インク流路溝３６よりも個別配線電極端子２４側となる部分は、上部酸化膜層３２と下部酸化膜層３１との間に残って上記削除による切断部２５′がインク流路溝３６の側壁面に露出する（露出させることを目的としているわけではなく結果的に露出する）。
【００３８】
このとき、それら切断部２５′（検査用端子２５）間の間隙が狭いと、この部分で電極間に短絡の発生する虞があるが、前述したように、検査用端子２５の太さ（幅）は、個別配線電極端子２４の幅のよりも１／２以上細く形成してあるので、切断部２５′間の間隔は短絡を防止できる程度に十分広くなっており、したがって、電極間に短絡の発生する虞はない。
【００３９】
図４(a) は、図１(a) に示す製造中間体２０の他の構成例を示す側断面図であり、同図(b) は高密度集積回路２２の検査終了後の別機能付加処理の状態を示す図である。この製造中間体２０は、同図(a) に示すように、個別配線電極端子２４の延長上に検査用端子２５が形成されており、更にその先に検査用回路２６が形成されている。これらは全て上部酸化膜層３２の上に形成されており、これらの上に通常のパシべ−ション膜（酸化膜Ｓi Ｏ2 ）２９が積層されている。この構成は、個別配線電極端子２４と検査用端子２５を同一工程で作成できる利点がある。
【００４０】
ただし、この場合は、検査終了後の別機能付加処理において、検査用端子２５上に上部酸化膜層３２が無いので、図３(b) の場合のように検査用端子２５上のパシべ−ション膜２９を取り除くことはせずに、図４(a) に示すようにそのまま残し、一部３９のみを除去して個別配線電極端子２４を露出させ、これからを上に持ち上げて引き出すような形状で、図４(b) に示すように延長部２４−２をパシべ−ション膜２９上に形成する。そして、その延長上に発熱抵抗体３４を形成し、更にこれらに接続する共通電極３５を形成する。この後、図４(a) に破線４１で示す検査用回路２６配設部分を除去すると共に図３(c) の場合と同様にインク流路溝３６′を穿設する。
【００４１】
【発明の効果】
以上詳細に説明したように、本発明によれば、高密度集積回路の端子の先にテスト専用回路部を設けて端子毎の正確な検査を行った後にテスト専用回路部を除去し、その切除部分に別機能部を形成して基板スペースを有効に活用するので、高密度集積回路にテスト専用の回路を設けても基板スペースが無駄になることがなく、これにより、基板材料ウエハの歩留りが向上し高密度集積回路の原価低減に貢献することが可能となるばかりでなく、専用の多端子プロービングカードを作成する必要がなくなる経済的な利点と配線ピッチがどのように狭い高密度集積回路に対しても検査を容易に行うことが出来る利点を維持することができる。
【図面の簡単な説明】
【図１】  (a) は一実施の形態における高密度集積回路の製造中間体を示す図、(b),(c) はそのテスト専用回路部の構成例を夫々示す図である。
【図２】  (a),(b) はそれぞれ検査回路による検査において得られる電圧波形の例を示す図である。
【図３】  (a) は図１(a) の製造中間体を９０度回転させて再掲した図、(b) はその一部側断面図、(c) は検査終了後の別機能付加処理の状態を示す図である。
【図４】  (a) は図１(a) の製造中間体の他の構成例を示す側断面図であり、同図(b) は検査終了後の別機能付加処理の状態を示す図である。
【図５】  (a) は多くの微細な出力端子を有する集積回路を作成する場合のチップ基板の配置を示す図、(b) はその完成後の単体の集積回路（チップ基板）を示す図である。
【図６】  (a) は検査用シフトレジスタを備えた集積回路を作成する場合のチップ基板の配置を示す図、(b) はその完成後の単体の集積回路（チップ基板）を示す図である。
【符号の説明】
１    集積回路
２    チップ基板
３    駆動回路
４    信号・制御・電源用端子
５    出力端子
６    シリコン基板
７    ガラス基板
８    横スクライブ線
９    縦スクライブ線
１０  集積回路
１１  チップ基板
１２  検査用シフトレジスタ
２０  製造中間体
２１  チップ基板
２２  高密度集積回路
２３  配線端子
２４  個別配線電極端子
２４−１  延長部
２５  検査用配線端子
２５′  切断部
２６（２６ａ，２６ｂ）  検査用回路
２７、２８  共通接続配線
２９  パシべ−ション膜（酸化膜Ｓi Ｏ2 ）
３１  下部酸化膜層
３２  上部酸化膜層
３４  発熱抵抗体（発熱素子）
３５  共通配線電極
３６  インク流路溝
３７  オリフィス板
３８  インク供給孔
３９  パシべ−ション膜除去部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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