(57)【特許請求の範囲】
【請求項１】
強誘電体よりなるメモリセルと、
該メモリセルに読み書きするデータを伝送するビット線と、
該メモリセルと該ビット線との間に接続されるセルトランジスタと、
該セルトランジスタのオン・オフを制御するワード線と、
該ワード線を駆動するワード線駆動回路と、
該ビット線をプリチャージするプリチャージ回路と、
第１の状態ではプリチャージ動作が開始する前にワード線を非活性化し、第２の状態ではプリチャージ動作が開始した後にワード線を非活性化するように該ワード線駆動回路と該プリチャージ回路とを制御するタイミング制御回路
を含み、前記第１の状態は通常動作状態であり、前記第２の状態はテスト動作状態であることを特徴とする半導体記憶装置。
【請求項２】
前記通常動作状態或いは前記テスト動作状態を示すスイッチ信号を、装置外部から受け取ることを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
テスト動作を制御するテスト回路を更に含み、該テスト回路が前記通常動作状態或いは前記テスト動作状態を示すスイッチ信号を、前記タイミング制御回路に供給することを特徴とする請求項１記載の半導体記憶装置。
【請求項４】
前記タイミング制御回路は、プリチャージ動作の開始タイミングを固定にして、ワード線を非活性化するタイミングを前記第1の状態と前記第2の状態との間で変化させることを特徴とする請求項1記載の半導体記憶装置。
【請求項５】
前記タイミング制御回路は、ワード線を非活性化するタイミングを固定にして、プリチャージ動作の開始タイミングを前記第1の状態と前記第2の状態との間で変化させることを特徴とする請求項1記載の半導体記憶装置。
【請求項６】
前記タイミング制御回路は、プリチャージ動作の開始タイミングを固定にしてワード線を非活性化するタイミングを前記第1の状態と前記第2の状態との間で変化させる第1の動作モードと、ワード線を非活性化するタイミングを固定にしてプリチャージ動作の開始タイミングを前記第1の状態と前記第2の状態との間で変化させる第2の動作モードと、何れか一方の選択された動作モードで動作可能であることを特徴とする請求項1記載の半導体記憶装置。
【請求項７】
前記第1の動作モードと前記第2の動作モードとの何れを選択するかを決定する情報をプログラマブルに設定可能なユニットを更に含むことを特徴とする請求項6記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、一般に強誘電体を用いた半導体記憶装置に関し、詳しくは装置試験に要する時間を短縮した強誘電体半導体記憶装置に関する。
【０００２】
【従来の技術】
強誘電体半導体記憶装置（ＦＲＡＭ：Ferroelectric Random Access Memory）は、メモリセルとして強誘電体を使用し、強誘電体の結晶構造中での電子の位置の違いとして情報を記録する不揮発メモリである。
【０００３】
ＤＲＡＭ（Dynamic Random Access Memory）の場合は、記録データとしてＨＩＧＨ又はＬＯＷの電圧をメモリキャパシタの一端に印加して、グランドであるもう一端との間にデータに応じた電荷を蓄える。これに対してＦＲＡＭにおいては、ＨＩＧＨ又はＬＯＷの電圧を強誘電体素子の一端に印加するだけでは、データは記録されない。情報を記録するためには、強誘電体素子の一端にデータ電圧を印加しながら、強誘電体素子のもう一端に正のパルス電圧を印加することが必要になる。
【０００４】
このデータ書き込み時にＨＩＧＨ電圧を印加する側はプレートと呼ばれ、プレート電圧を制御するプレート線に接続されている。ワード線によるワード選択と同時に、活性化されたワード線に対応してプレート線を選択活性化することで、選択されたメモリセルに対するデータ書き込みが行なわれる。
【０００５】
ＦＲＡＭのデータ書き込み動作は、プレート電圧制御を除けば、ＤＲＡＭのデータ書き込み動作と略同様である。簡単には、ワード線を活性化してセルトランジスタを導通させ、セルトランジスタを介してビット線のデータをメモリセルに書き込み、データ書き込み後にワード線を非活性化してセルトランジスタを閉じる。ＦＲＡＭにおいては、ワード線選択と同時にプレート線を選択活性化することで、強誘電体セルに対するデータ書き込みを実行する。
【０００６】
強誘電体セルには寄生容量が存在するため、上記のようにデータ書き込み動作を実行すると、強誘電体の記憶機能により記憶されるデータ電圧に加えて、寄生容量に蓄えられる電荷が存在することになる。通常の書き込み動作においては、強誘電体メモリセルの記憶能力（データ保持能力）を増強する効果があるために、寄生容量の電荷の存在はむしろ好ましいファクターとして働いている。
【０００７】
【発明が解決しようとする課題】
ＤＲＡＭやＦＲＡＭ等においては、製品出荷前に、データ書き込み動作・データ読み出し動作を繰り返して、各メモリセルの記憶保持能力をチェックする試験が行なわれる。この試験においては、強誘電体素子のデータ保持能力をチェックすることが好ましいが、上述のような寄生容量の電荷が存在するため、実際には、強誘電体のデータ保持能力とＤＲＡＭ的な容量による記憶能力とを足し合わせた能力を試験していることになってしまう。
【０００８】
強誘電体のデータ保持能力だけをチェックするためには、寄生容量の電荷が、自然放電によって消え去るまで待たなければならない。具体的には、データ書き込み後に試験中に数秒から数分の待ち時間を取って、電荷が抜けた後にデータ読み出しを行なうことで、寄生容量による影響を受けないデータ保持能力を試験することになる。
【０００９】
しかし半導体記憶装置の集積度が高まっていくにつれて、試験時間が長くなり、上述のような試験中の待ち時間を設ける必要があったのでは、更に試験時間が長時間化してしまう。
【００１０】
従って本発明においては、試験時間を短縮したＦＲＡＭを提供することを目的とする。
【００１１】
【課題を解決するための手段】
請求項１の発明では、半導体記憶装置は、強誘電体よりなるメモリセルと、該メモリセルに読み書きするデータを伝送するビット線と、該メモリセルと該ビット線との間に接続されるセルトランジスタと、該セルトランジスタのオン・オフを制御するワード線と、該ワード線を駆動するワード線駆動回路と、該ビット線をプリチャージするプリチャージ回路と、第１の状態ではプリチャージ動作が開始する前にワード線を非活性化し、第２の状態ではプリチャージ動作が開始した後にワード線を非活性化するように該ワード線駆動回路と該プリチャージ回路とを制御するタイミング制御回路を含み、前記第１の状態は通常動作状態であり、前記第２の状態はテスト動作状態であることを特徴とする。
【００１２】
上記発明では、第２の状態ではプリチャージ動作が開始した後にワード線を非活性化するようにワード線駆動回路とプリチャージ回路とを制御するので、セルトランジスタが閉じられるときには、データ電圧はビット線から消去されており、メモリセルの寄生容量にはデータの電荷が蓄えられることはない。従って、その後直ちに続くデータ読み出し動作によって、メモリセルのデータ保持能力だけをテストすることが可能になる。この場合、従来のテスト動作の場合のように、データ書き込み動作の後、データ読み出し動作を行う前に、待ち時間を設ける必要がない。従って、短時間でメモリセルの試験を行うことが可能になる。
【００１４】
請求項２の発明では、請求項１記載の半導体記憶装置において、前記通常動作状態或いは前記テスト動作状態を示すスイッチ信号を、装置外部から受け取ることを特徴とする。
【００１５】
上記発明では、外部から半導体記憶装置の端子へスイッチ信号を供給し、通常動作時とテスト動作時とでスイッチ信号の信号レベルを変えることで、プリチャージ動作が開始する前にワード線を非活性化する動作と、プリチャージ動作が開始した後にワード線を非活性化する動作とを切り替えることが可能になる。
【００１６】
請求項３の発明では、請求項１記載の半導体記憶装置において、テスト動作を制御するテスト回路を更に含み、該テスト回路が前記通常動作状態或いは前記テスト動作状態を示すスイッチ信号を、前記タイミング制御回路に供給することを特徴とする。
【００１７】
上記発明では、半導体記憶装置がＣＰＵ等の制御回路のチップと組み合わされて一つのパッケージとして提供されており、パッケージ外部からは半導体記憶装置の端子に直接アクセスできない場合であっても、半導体記憶装置内部に設けられたテスト回路がスイッチ信号を生成する構成とすることで、ＣＰＵ等の制御装置からこのテスト回路の動作を制御して、プリチャージ動作が開始する前にワード線を非活性化する動作と、プリチャージ動作が開始した後にワード線を非活性化する動作とを切り替えることが可能になる。
【００１８】
請求項４の発明では、請求項1記載の半導体記憶装置において、前記タイミング制御回路は、プリチャージ動作の開始タイミングを固定にして、ワード線を非活性化するタイミングを前記第1の状態と前記第2の状態との間で変化させることを特徴とする。
【００１９】
上記発明では、通常動作時と同一のプリチャージ動作のタイミングであるという条件下で、メモリセルの試験を行なうことが可能になる。
【００２０】
請求項５の発明では、請求項1記載の半導体記憶装置において、前記タイミング制御回路は、ワード線を非活性化するタイミングを固定にして、プリチャージ動作の開始タイミングを前記第1の状態と前記第2の状態との間で変化させることを特徴とする。
【００２１】
上記発明では、通常動作時と同一のワード線活性化・非活性化の動作タイミングであるという条件下で、メモリセルの試験を行なうことが可能になる。
【００２２】
請求項６の発明では、請求項1記載の半導体記憶装置において、前記タイミング制御回路は、プリチャージ動作の開始タイミングを固定にしてワード線を非活性化するタイミングを前記第1の状態と前記第2の状態との間で変化させる第1の動作モードと、ワード線を非活性化するタイミングを固定にしてプリチャージ動作の開始タイミングを前記第1の状態と前記第2の状態との間で変化させる第2の動作モードと、何れか一方の選択された動作モードで動作可能であることを特徴とする。
【００２３】
上記発明では、ワード線の動作タイミングを通常の書き込み動作時と同一の条件にしてテストを実行したい場合と、プリチャージ動作のタイミングを通常の書き込み動作時と同一の条件にしてテストを実行したい場合と、何れの場合であっても対応することが可能になる。
【００２４】
請求項７の発明では、請求項7記載の半導体記憶装置において、前記第1の動作モードと前記第2の動作モードとの何れを選択するかを決定する情報をプログラマブルに設定可能なユニットを更に含むことを特徴とする。
【００２５】
上記発明では、プログラマブルな回路を設けることで、ワード線の動作タイミングを通常動作時と同一の条件にする場合と、プリチャージ動作のタイミングを通常動作時と同一の条件にする場合とを、容易に選択設定することが可能になる。
【００２６】
【発明の実施の形態】
以下に、本発明の実施例を、添付の図面を用いて詳細に説明する。
【００２７】
図１は、本発明が適用される強誘電体半導体記憶装置を示す図である。
【００２８】
図１のＦＲＡＭ１０は、アドレス処理ユニット１１、データ入出力ユニット１２、制御ユニット１３、ワードデコーダ１４、プレートデコーダ１５、コラムデコーダ１６、セル回路１７、センスアンプユニット１８、及びタイミング制御回路１９を含む。
【００２９】
セル回路１７には、強誘電体をメモリ素子とする複数のセルが縦横に配置され、各セルに対してデータを読み書きするためのアドレス指定やデータ増幅等のための回路や配線が設けられている。
【００３０】
アドレス処理ユニット１１は、アドレスバッファやアドレスプリデコーダ等の回路群よりなり、外部からアドレス信号を受け取り、適当なタイミングでアドレスをワードデコーダ１４、プレートデコーダ１５、及びコラムデコーダ１６に供給する。
【００３１】
データ入出力ユニット１２は、データバッファ等の回路群よりなり、外部から書き込まれるデータをセンスアンプユニット１８に適切なタイミングで供給すると共に、センスアンプユニット１８を介してセル回路１７から読み出されるデータを適切なタイミングで外部に出力する。センスアンプユニット１８は、書き込みデータを増幅してセル回路１７に供給すると共に、セル回路１７からの読み出しデータを増幅する。
【００３２】
制御ユニット１３は、コントロール信号バッファやコマンドデコーダ等の回路群よりなり、外部からコントロール信号及びクロック信号を受け取り、コントロール信号で示されるコマンドを解釈し、ＦＲＡＭ１０内の各回路の動作及びそのタイミングを制御する。即ち制御ユニット１３が、クロック信号やタイミング信号をＦＲＡＭ１０内の各ユニットに供給し、各ユニットが適切なタイミングで動作することによって、ＦＲＡＭ１０のデータ書き込み・データ読み出し動作が実現される。図１ではコントロール信号として、便宜上、ライトコントロール信号だけが示されている。
【００３３】
ワードデコーダ１４は、アドレス処理ユニット１１から供給されたローアドレスをデコードし、一つのローアドレスに対応するワード線を活性化する。活性化ワード線に接続されるセルトランジスタが導通され、選択されたワードアドレスのメモリセルに対するデータ書き込み動作・データ読み出し動作が実行される。
【００３４】
プレートデコーダ１５は、アドレス処理ユニット１１から供給されたローアドレスをデコードし、一つのローアドレスに対応するプレート線を活性化する。ＦＲＡＭにおいては、ＨＩＧＨ又はＬＯＷのデータ電圧を強誘電体素子の一端に印加しながら、プレート線に接続される他端にＨＩＧＨ電圧を印加することでデータ書き込みが行なわれる。ワード線によるワード選択と同時に、活性化されたワード線に対応してプレート線を選択活性化することで、選択されたメモリセルに対するデータ書き込みが行なわれる。
【００３５】
コラムデコーダ１６は、アドレス処理ユニット１１から供給されたコラムアドレスをデコードし、一つのコラムアドレスに対応するコラム線を活性化する。これによって対応するコラムトランジスタが導通され、センスアンプユニット１８の対応するセンスアンプとデータ入出力ユニット１２とが接続される。
【００３６】
読み出し動作の場合、活性化されたワード線に接続されるメモリセルからビット線にデータが読み出され、センスアンプユニット１８によってビット線のデータが増幅される。活性化されたコラム線に対応するセンスアンプから増幅されたデータが読み出され、データ入出力ユニット１２に供給される。書き込み動作の場合は、読み出し動作の場合と逆に、活性化されたコラム線で選択されるセンスアンプに、データ入出力ユニット１２からデータが供給され、活性化されたワード線に接続されるメモリセルにセンスアンプユニット１８からビット線を介してデータが書き込まれる。
【００３７】
タイミング制御回路１９は本発明に固有の回路であり、スイッチ信号ＳＷに応じて、ワード線活性化タイミングとビット線のプリチャージ動作のタイミングとを制御する。
【００３８】
図２は、ワード線活性化タイミング及びビット線プリチャージタイミングを制御する構成を示す回路図である。
【００３９】
図２において、タイミング制御回路１９は、ＰＭＯＳトランジスタ２１乃至２３、ＮＭＯＳトランジスタ２４乃至２６、インバータ２７、及び遅延回路２８及び２９を含む。タイミング制御回路１９は、ＦＲＡＭ１０外部よりスイッチ信号ＳＷを受け取ると共に、制御ユニット１３からタイミング信号ＴＳを受け取る。
【００４０】
タイミング制御回路１９は、タイミング信号ＴＳを遅延回路２９によって所定時間遅延した後に、プリチャージ信号ＰＲとしてセンスアンプユニット１８に供給する。またスイッチ信号ＳＷがＨＩＧＨのときに、ＰＭＯＳトランジスタ２３及びＮＭＯＳトランジスタ２６よりなるトランスファーゲートを介して、タイミング信号ＴＳをワードデコーダ１４に供給する。またスイッチ信号ＳＷがＬＯＷのときには、ＰＭＯＳトランジスタ２１及びＮＭＯＳトランジスタ２４よりなるトランスファーゲートと、遅延回路２８と、ＰＭＯＳトランジスタ２２及びＮＭＯＳトランジスタ２５よりなるトランスファーゲートを介して、タイミング信号ＴＳをワードデコーダ１４に供給する。従って、スイッチ信号ＳＷがＬＯＷの場合のほうが、スイッチ信号ＳＷがＨＩＧＨの場合に比較して、ワードデコーダ１４に供給される信号のタイミングが遅いことになる。
【００４１】
ワードデコーダ１４は、ＰＭＯＳトランジスタ３１及び３２とＮＭＯＳトランジスタ３３及び３４を含む。図２に示されるのは、ワードデコーダ１４の全体構成のうちで、一本のワード線ＷＬに関連する部分のみである。図示される当該ワード線ＷＬに対応するアドレスが指定されると、負論理のアドレスデコード信号がＬＯＷになり、ＰＭＯＳトランジスタ３２が導通されＮＭＯＳトランジス３３が遮断される。このときタイミング制御回路１９から供給される信号はＬＯＷであり、ＰＭＯＳトランジスタ３１は導通しており、ＮＭＯＳトランジスタ３４は閉じている。これにより、ワード線ＷＬがＨＩＧＨになる。その後タイミング制御回路１９からの信号がＨＩＧＨになる。これによりＰＭＯＳトランジスタ３１が遮断して、ＮＭＯＳトランジスタ３４が導通する。従って、ワード線ＷＬがＬＯＷに戻る。即ち、タイミング制御回路１９からのＨＩＧＨパルスによって、ワード線ＷＬが非活性化される。
【００４２】
ワード線ＷＬは、セル回路１７に伸びている。セル回路１７は、ＮＭＯＳトランジスタ４１及び４２と、強誘電体からなるメモリセル４３及び４４を含む。図２に示されるセル回路１７は、一対のメモリセルに関する部分だけを示している。ＮＭＯＳトランジスタ４１及び４２のゲートがワード線ＷＬに接続されており、ワード線ＷＬが活性化されると、メモリセル４３及び４４のデータがビット線ＢＬ及び／ＢＬに読み出される。メモリセル４３４４の一端は、プレート線ＰＬに接続されている。
【００４３】
センスアンプユニット１８は、ＮＭＯＳトランジスタ５２乃至５４と、センスアンプ５１を含む。図２のセンスアンプユニット１８は、一つのセンスアンプに対する部分だけを示している。タイミング制御回路１９からのプリチャージ信号ＰＲがＨＩＧＨになると、ＮＭＯＳトランジスタ５３及び５４が導通されて、ビット線ＢＬ及び／ＢＬがグランド電圧であるプリチャージ電圧にプリチャージされる。
【００４４】
書き込み動作の場合、ワード線ＷＬが活性化されＮＭＯＳトランジスタ４１及び４２が導通されて、ビット線のデータがメモリセル４３及び４４に書き込まれる。
【００４５】
その後、通常の書き込み動作の場合には、スイッチ信号ＳＷがＨＩＧＨであり、プリチャージ信号ＰＲがＨＩＧＨになる前に、ワード線ＷＬが非活性化される。従ってこの場合には、メモリセル４３及び４４の寄生容量に、ビット線の電圧に応じた電荷が蓄えられ、メモリセル４３及び４４のデータ保持能力を高める効果がある。
【００４６】
それに対して、テスト動作中の書き込み動作の場合には、スイッチ信号をＬＯＷにすることで、ワード線ＷＬが非活性化される前に、プリチャージ信号ＰＲをＨＩＧＨにする。従ってこの場合には、ワード線ＷＬが活性化された状態であってＮＭＯＳトランジスタ４１及び４２が導通している間に、ビット線ＢＬ及び／ＢＬがプリチャージされ、ビット線の電圧がグランド電圧に変化する。結果として、メモリセル４３及び４４の寄生容量には電荷が蓄えられることはなく、その後直ちに続くデータ読み出し動作によって、メモリセル４３及び４４のデータ保持能力だけをテストすることが可能になる。この場合、従来のテスト動作の場合のように、データ書き込み動作の後に、データ読み出し動作を行う前に待ち時間を設ける必要がない。従って、短時間でメモリセルの試験を行うことが可能になる。
【００４７】
図３は、ワード線活性化タイミング及びビット線プリチャージタイミングを制御する動作を説明するタイミングチャートである。
【００４８】
クロック信号の立ち上がりエッジで、書き込みデータ及び書き込みアドレスを入力し、書き込み動作であることを示すライトコントロール信号をＬＯＷにする。これにより図３の最初のサイクルで、データが書き込まれる。タイミング信号は、クロック信号を基にして制御ユニット１３により生成される信号であり、クロック信号の立ち上がりエッジから所定の遅延時間を有する信号である。タイミング信号は、タイミング制御回路１９に入力され、図２において説明したようにして、プリチャージ信号ＰＲ及びワード線を非活性化する信号を生成する。
【００４９】
上記説明のようにスイッチ信号ＳＷのＨＩＧＨ又はＬＯＷに応じて、ワード線ＷＬが非活性化されるタイミングが異なる。図３にワード線信号ＷＬ１として示すように、スイッチ信号ＳＷがＬＯＷの時には、ワード線ＷＬは、プリチャージ信号ＰＲがＨＩＧＨになってもしばらくの間は活性化状態にある。従って、テスト動作中にはスイッチ信号ＳＷをＬＯＷにすることによって、強誘電体からなるメモリ素子に、寄生容量の電荷が蓄えられるのを防ぐことが出来る。またワード線信号ＷＬ２として示すように、スイッチ信号ＳＷがＨＩＧＨの時には、プリチャージ動作が始まる前にワード線ＷＬを非活性化することで、寄生容量に電荷を蓄えてメモリセルの記憶保持能力を増強する。
【００５０】
以上の実施例においては、プリチャージ動作のタイミングを一定として、ワード線を非活性化するタイミング、即ちセルトランジスタを閉じるタイミングを調整していた。これとは逆にワード線を非活性化するタイミングを一定として、プリチャージ信号ＰＲをＨＩＧＨにするタイミング、即ちプリチャージ動作を開始するタイミングを調整するようにしても良い。
【００５１】
図４は、ワード線を非活性化するタイミングを一定としてプリチャージ信号のタイミングを変化させる実施例の構成図である。図４において、図２と同一の構成要素は同一の符号で参照し、その説明は省略する。
【００５２】
図４のタイミング制御回路１９Ａは、ＰＭＯＳトランジスタ１２１乃至１２３、ＮＭＯＳトランジスタ１２４乃至１２６、インバータ１２７、及び遅延回路１２８を含む。
【００５３】
タイミング制御回路１９は、ＦＲＡＭ１０外部よりスイッチ信号ＳＷを受け取ると共に、制御ユニット１３からタイミング信号ＴＳを受け取る。
【００５４】
タイミング制御回路１９Ａは、スイッチ信号ＳＷがＨＩＧＨのときに、ＰＭＯＳトランジスタ１２３及びＮＭＯＳトランジスタ１２６よりなるトランスファーゲートを介して、タイミング信号ＴＳをプリチャージ信号ＰＲとしてセンスアンプユニット１８に供給する。またスイッチ信号ＳＷがＬＯＷのときには、ＰＭＯＳトランジスタ１２１及びＮＭＯＳトランジスタ１２４よりなるトランスファーゲートと、遅延回路１２８と、ＰＭＯＳトランジスタ１２２及びＮＭＯＳトランジスタ１２５よりなるトランスファーゲートを介して、タイミング信号ＴＳをプリチャージ信号ＰＲとしてセンスアンプユニット１８に供給する。従って、スイッチ信号ＳＷがＬＯＷの場合のほうが、スイッチ信号ＳＷがＨＩＧＨの場合に比較して、プリチャージ信号ＰＲがＨＩＧＨになるタイミングが遅いことになる。
【００５５】
ワードデコーダ１４Ａは、ＰＭＯＳトランジスタ１３１とＮＭＯＳトランジスタ１３２を含む。図２に示されるのは、ワードデコーダ１４Ａの全体構成のうちで、一本のワード線ＷＬに関連する部分のみである。図示される当該ワード線ＷＬに対応するアドレスが指定されると、負論理であるアドレスデコード信号がＬＯＷになり、ＰＭＯＳトランジスタ１３１が導通し、ＮＭＯＳトランジスタ１３２が閉じる。これによりワード線ＷＬがＨＩＧＨになる。その後アドレスデコード信号がＨＩＧＨに戻ると、ＰＭＯＳトランジスタ１３１が遮断しＮＭＯＳトランジスタ１３２が導通する。従って、ワード線ＷＬがＬＯＷに戻る。即ち、図４の構成においては、ワード線の活性化及び非活性化のタイミングは、アドレスデコード信号に依存しており、スイッチ信号ＳＷによらず固定されている。
【００５６】
図４の構成において、セル回路１７及びセンスアンプユニット１８の回路構成は、図２に示されるものと同一である。
【００５７】
図５は、ワード線の活性化タイミングを固定にしてビット線プリチャージタイミングを制御する動作を説明するタイミングチャートである。
【００５８】
クロック信号の立ち上がりエッジで、書き込みデータ及び書き込みアドレスを入力し、書き込み動作であることを示すライトコントロール信号をＬＯＷにする。これにより図５の最初のサイクルで、データが書き込まれる。タイミング信号は、クロック信号を基にして制御ユニット１３により生成される信号であり、クロック信号の立ち上がりエッジから所定の遅延時間を有する信号である。タイミング信号は、タイミング制御回路１９に入力され、図４において説明したようにして、プリチャージ信号ＰＲを生成する。
【００５９】
上記説明のようにスイッチ信号ＳＷのＨＩＧＨ又はＬＯＷに応じて、ワード線ＷＬが非活性化されるタイミングが異なる。図５にプリチャージ信号ＰＲ１として示すように、スイッチ信号ＳＷがＬＯＷの時には、プリチャージ動作はワード線ＷＬが非活性化された後に始まる。従って、スイッチ信号ＳＷがＬＯＷの時には、プリチャージ動作が始まる前にワード線ＷＬを非活性化することで、寄生容量に電荷を蓄えてメモリセルの記憶保持能力を増強する。またプリチャージ信号ＰＲ１として示すように、テスト動作中にはスイッチ信号ＳＷをＨＩＧＨにすることによって、ワード線を非活性化する前にプリチャージ動作を開始して、強誘電体からなるメモリ素子に、寄生容量の電荷が蓄えられるのを防ぐことが出来る。
【００６０】
なお図２及び図４で示したように、タイミング制御回路１９及び１９Ａにおいては遅延回路が用いられる。これらの遅延回路は、インバータを数段つなげたものやシュミット回路などで構成することが出来る。この構成において、入力信号の立ち上がりエッジと立ち下がりエッジに対して、各々異なった遅延を与えるように設計しても良い。例えば、遅延回路を構成するインバータのＰＭＯＳトランジスタとＮＭＯＳトランジスタのゲート幅を適当に調整することによって、或いはＰＭＯＳトランジスタとＮＭＯＳトランジスタのゲート長を適当に調整することによって、立ち上がりエッジと立ち下がりエッジに対して異なった遅延を与えることが出来る。
【００６１】
半導体記憶装置は、単一のメモリチップとして提供されるだけでなく、ＣＰＵ等の制御回路のチップと組み合わされて、一つのパッケージとして提供される場合がある。このような構成においては、このパッケージの外部から半導体記憶装置の端子に直接アクセスできない場合が多く、このような場合には、ＣＰＵ等の制御回路からしか半導体記憶装置を制御できない。従って、スイッチ信号ＳＷを供給する端子を設けるのではなく、半導体記憶装置内部にテスト回路を設け、ＣＰＵ等の制御装置からこのテスト回路の動作を制御するようにすることが好ましい。
【００６２】
図６は、ＣＰＵ等の制御回路に接続された本発明によるＦＲＡＭを示す図である。図６において、図１と同一の構成要素は同一の符号で参照され、その説明は省略される。
【００６３】
図６のＦＲＡＭ１０Ａは、図１の構成に加えて、テスト回路１５０を含む。またタイミング制御回路１９は、ＦＲＡＭ１０Ａの外部から信号を受け取る端子は有しておらず、スイッチ信号ＳＷをテスト回路１５０から供給される。
【００６４】
テスト回路１５０は、ＦＲＡＭ１０Ａに接続されるＣＰＵ１５１からの命令に応じて、ＦＲＡＭ１０Ａのテスト動作を制御するものである。テスト回路自体は、従来技術のＤＲＡＭ等でも設けられるものであって、本発明に固有のものではない。但し、本発明においては、テスト回路１５１がＣＰＵ１５１からの命令に応じて、スイッチ信号ＳＷを出力するように構成してある。ここでスイッチ信号ＳＷは、前述の説明にあるようにＨＩＧＨ或いはＬＯＷの値をとるだけの信号であり、その生成に関しては、ＣＰＵ１５１からの信号をデコードする技術が必要なだけである。従ってここでは、テスト回路１５０においてスイッチ信号ＳＷを生成する構成については、説明を省略する。
【００６５】
図６のＦＲＡＭ１０Ａにおいて、テスト信号に応じて、ワード線の非活性化タイミング或いはプリチャージ信号の開始タイミングを制御する構成は、図２或いは図４に示される回路構成を用いればよい。
【００６６】
前述の説明においては、プリチャージ動作のタイミングを固定にしてワード線の非活性化タイミングを調整するか、或いはワード線の非活性化タイミングを固定にしてプリチャージ動作のタイミングを調整するかのいずれかであった。しかし装置試験においては、例えばワード線の動作タイミングは通常の書き込み動作時と同一の条件にしてテストを実行したい場合や、或いはプリチャージ動作のタイミングは通常の書き込み動作時と同一の条件にしてテストを実行したい場合などがある。
【００６７】
従って、必要に応じてテスト動作中に、プリチャージ動作のタイミングを固定にしてワード線の非活性化タイミングを調整するか、或いはワード線の非活性化タイミングを固定にしてプリチャージ動作のタイミングを調整するのか、テスト動作中の書き込み動作モードを選択できるようにする必要がある。
【００６８】
図７は、ＣＰＵ等の制御回路に接続された本発明によるＦＲＡＭを示す図である。図７において、図６と同一の構成要素は同一の符号で参照され、その説明は省略される。
【００６９】
図７のＦＲＡＭ１０Ｂは、図６の構成に対して、タイミング制御回路１９Ｂ及びテスト回路１５０Ｂが各々対応する回路を置き換える形で設けられ、またプログラマブルメモリ１５２が新たに設けられている。プログラマブルメモリ１５２は、ＣＰＵ１５１からの命令に応じてプログラムされる。図７の構成では、プリチャージ動作のタイミングを固定にしてワード線の非活性化タイミングを調整するか、或いはワード線の非活性化タイミングを固定にしてプリチャージ動作のタイミングを調整するのかを選択するために用いられるので、実際には、ＣＰＵ１５１からの命令に応じて、どちらの動作モードを選択するかを示す１ビットの情報を格納すればよく、単純なレジスタで構成することが可能である。
【００７０】
プログラマブルメモリ１５２は、どちらの動作モードを選択するかを示す信号をテスト回路１５０Ｂに供給する。テスト回路１５０Ｂは、スイッチ信号ＳＷと、選択した動作モードを示す切り替え信号ＭＣとを、タイミング制御回路１９Ｂに供給する。なお切り替え信号ＭＣは、プログラマブルメモリ１５２が、タイミング制御回路１９Ｂに直接供給する構成としてもよい。
【００７１】
図８は、切り替え信号に応じてワード線の活性化タイミングを調整するか或いはプリチャージ動作のタイミングを調整するかが切り替わるタイミング制御回路の回路図である。
【００７２】
図８のタイミング制御回路１９Ｂは、図２のタイミング制御回路１９に対応するＰＭＯＳトランジスタ２１乃至２３、ＮＭＯＳトランジスタ２４乃至２６、インバータ２７、遅延回路２８及び２９、図４のタイミング制御回路１９Ａに対応するＰＭＯＳトランジスタ２１乃至２３、ＮＭＯＳトランジスタ２４乃至２６、インバータ２７、遅延回路２８及び２９、インバータ２０１、ＰＭＯＳトランジスタ２０2乃至２０５、ＮＭＯＳトランジスタ２０６乃至２０９、及びインバータ２１０を含む。
【００７３】
切り替え信号ＣＭがＬＯＷのとき、ＰＭＯＳトランジスタ２０３及びＮＭＯＳトランジスタ２０７よりなるトランスファーゲートが開かれて、タイミング制御回路１９に対応する回路部分からの信号が、図２に示されるワードデコーダ１４に供給される。またＰＭＯＳトランジスタ２０４及びＮＭＯＳトランジスタ２０８よりなるトランスファーゲートが開かれて、タイミング制御回路１９に対応する回路部分からのプリチャージ信号ＰＲが、センスアンプユニット１８に供給される。
【００７４】
従って、切り替え信号ＣＭがＬＯＷの場合には、プリチャージ動作タイミングが固定となり、ワード線を非活性化するタイミングがスイッチ信号ＳＷに応じて制御される。
【００７５】
切り替え信号ＣＭがＨＩＧＨのとき、ＰＭＯＳトランジスタ２０２及びＮＭＯＳトランジスタ２０６よりなるトランスファーゲートが開かれて、常時ＬＯＷである信号が、図２に示されるワードデコーダ１４に供給される。またＰＭＯＳトランジスタ２０５及びＮＭＯＳトランジスタ２０９よりなるトランスファーゲートが開かれて、タイミング制御回路１９Ｂに対応する回路部分からのプリチャージ信号ＰＲが、センスアンプユニット１８に供給される。
【００７６】
従って、切り替え信号ＣＭがＨＩＧＨの場合には、ワード線の動作タイミングが固定となり、プリチャージ動作のタイミングがスイッチ信号ＳＷに応じて制御される。
【００７７】
以上、本発明を実施例に基づいて説明したが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載の範囲内で様々な変形が可能である。
【００７８】
【発明の効果】
本発明では、テスト動作時にはプリチャージ動作が開始した後にワード線を非活性化するようにワード線駆動回路とプリチャージ回路とを制御するので、セルトランジスタが閉じられるときには、データ電圧はビット線から消去されており、メモリセルの寄生容量にはデータの電荷が蓄えられることはない。従って、その後直ちに続くデータ読み出し動作によって、メモリセルのデータ保持能力だけをテストすることが可能になる。この場合、従来のテスト動作の場合のように、データ書き込み動作の後、データ読み出し動作を行う前に、待ち時間を設ける必要がなく、短時間でメモリセルの試験を行うことが可能になる。
【００７９】
また、外部から半導体記憶装置の端子へスイッチ信号を供給し、通常動作時とテスト動作時とでスイッチ信号の信号レベルを変えることで、プリチャージ動作が開始する前にワード線を非活性化する動作と、プリチャージ動作が開始した後にワード線を非活性化する動作とを切り替えることが可能になる。
【００８０】
また、半導体記憶装置がＣＰＵ等の制御回路のチップと組み合わされて一つのパッケージとして提供されており、パッケージ外部からは半導体記憶装置の端子に直接アクセスできない場合であっても、半導体記憶装置内部に設けられたテスト回路がスイッチ信号を生成する構成とすることで、ＣＰＵ等の制御装置からこのテスト回路の動作を制御して、プリチャージ動作が開始する前にワード線を非活性化する動作と、プリチャージ動作が開始した後にワード線を非活性化する動作とを切り替えることが可能になる。
【００８１】
また、通常動作時と同一のプリチャージ動作のタイミングであるという条件下で、メモリセルの試験を行なうことが可能である。或いは、通常動作時と同一のワード線活性化・非活性化の動作タイミングであるという条件下で、メモリセルの試験を行なうことが可能である。
【００８２】
また、ワード線の動作タイミングを通常の書き込み動作時と同一の条件にしてテストを実行したい場合と、プリチャージ動作のタイミングを通常の書き込み動作時と同一の条件にしてテストを実行したい場合と、何れの場合であっても対応することが可能になる。
【図面の簡単な説明】
【図１】本発明が適用される強誘電体半導体記憶装置を示す図である。
【図２】ワード線活性化タイミング及びビット線プリチャージタイミングを制御する構成を示す回路図である。
【図３】ワード線活性化タイミング及びビット線プリチャージタイミングを制御する動作を説明するタイミングチャートである。
【図４】ワード線を非活性化するタイミングを一定としてプリチャージ信号のタイミングを変化させる実施例の構成図である。
【図５】ワード線の活性化タイミングを固定にしてビット線プリチャージタイミングを制御する動作を説明するタイミングチャートである。
【図６】ＣＰＵ等の制御回路に接続された本発明によるＦＲＡＭを示す図である。
【図７】ＣＰＵ等の制御回路に接続された本発明によるＦＲＡＭを示す図である。
【図８】切り替え信号に応じてワード線の活性化タイミングを調整するか或いはプリチャージ動作のタイミングを調整するかが切り替わるタイミング制御回路の回路図である。
【符号の説明】
１０  ＦＲＡＭ
１１  アドレス処理ユニット
１２  データ入出力ユニット
１３  制御ユニット
１４  ワードデコーダ
１５  プレートデコーダ
１６  コラムデコーダ
１７  セル回路
１８  センスアンプユニット
１９  タイミング制御回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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