(57)【特許請求の範囲】
【請求項１】
複数の導電域を有する基板にＳＯＧ層間絶縁膜を形成する段階と、
前記ＳＯＧ層間絶縁膜に対するパターニングを実施して前記複数の導電域の少なくとも一部を暴露するホールを形成する段階と、
前記ホールが形成されたＳＯＧ層間絶縁膜の上に自然酸化膜を除去するための湿式エッチングに強いライナ膜を形成し、エッチバックして前記ホールの側壁にスペーサを形成する段階と、
前記スペーサが形成された基板を湿式洗浄する段階と、
前記ホールに導電膜を充填する段階とを含むことを特徴とする半導体装置の上下層の接続形成方法。
【請求項２】
前記ＳＯＧ層間絶縁膜は無機ＳＯＧ材料から形成されることを特徴とする請求項１に記載の半導体装置の上下層の接続形成方法。
【請求項３】
前記ＳＯＧ層間絶縁膜はポリシラザンを塗布し、７５℃〜５００℃程度のベークを実施して溶媒成分を除去し、３５０℃〜８５０℃のアニーリングによって硬化することによって形成されることを特徴とする請求項１または２に記載の半導体装置の上下層の接続形成方法。
【請求項４】
前記導電域を有する基板はゲートパターンをイオン注入マスクとして用いてソース／ドレイン導電域が形成された基板であり、前記ホールは前記ソース／ドレイン導電域に自己整列方式によって形成されるコンタクト用パッドホールであることを特徴とする請求項１〜３のいずれか１項に記載の半導体装置の上下層の接続形成方法。
【請求項５】
前記自然酸化膜を除去するための湿式エッチングに強いライナ膜は窒化ケイ素膜、ＨＴＯ膜またはＭＴＯ膜を積層して形成され、前記湿式洗浄する段階では洗浄液に窒化ケイ素膜エッチング液が含まれることを特徴とする請求項１〜４のいずれか１項に記載の半導体装置の上下層の接続形成方法。
【請求項６】
複数の導電域を有する基板と、
前記導電域の少なくとも一部と連結された複数のホールが形成されたＳＯＧ層間絶縁膜と、
前記ホールを充填する導電体と、
前記導電体と前記ホールを構成するＳＯＧ層間絶縁膜の間に介在された自然酸化膜を除去するための湿式エッチングに強いスペーサとを含むことを特徴とする半導体装置。
【請求項７】
前記導電域を有する基板はＤＲＡＭ装置のゲートラインとソース／ドレイン導電域を有する基板であり、
前記導電体は自己整列方法によって形成されるコンタクトパッドであることを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記ゲートラインの間の間隔は０．１８μｍ以下であることを特徴とする請求項７に記載の半導体装置。
【請求項９】
前記ＳＯＧ層間絶縁膜は無機ＳＯＧ材料で形成されることを特徴とする請求項６〜８のいずれか１項に記載の半導体装置。
【請求項１０】
前記無機ＳＯＧ材料はＨＳＱまたはポリシラザンである、請求項９に記載の半導体装置。
【請求項１１】
前記自然酸化膜を除去するための湿式エッチングに強いスペーサは５０Å〜４００Åの窒化ケイ素膜、ＨＴＯ膜またはＭＴＯ膜で形成されることを特徴とする請求項６〜９のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置の上下層の接続形成方法及びその方法によって形成される半導体装置にかかり、より詳細には、層間絶縁膜としてＳＯＧ(spin on glass)膜を使用する場合のパッド又はコンタクトの形成方法及びその方法によって形成される半導体装置に関するものである。
【０００２】
【従来の技術】
半導体装置の素子高集積化に従って、半導体装置の素子の微細化及び装置の多層化がなされている。高集積化された半導体装置では、上下層の素子及び配線を連結するコンタクトホール又はビアホールのアスペクト比が増加し、カバレッジ性が増加する問題が発生する。即ち、コンタクトホールのアスペクト比が増加すると、膜によっては深くかつ狭いホールを形成したり、ホールを導電材料で充填して層を相互に接続するのが困難になる。また、下部の大きなカバレッジ性は上部の配線又は素子を形成する時、露光によるパターニングに問題を誘発するので、領域に従うカバレッジ性を減少させる方法は要求され、アスペクト比の増加はさらに狭いホールを形成するので、狭いホールに物質を充填する方法が要求される。例えば、基板に形成されたゲートラインの間に層間絶縁膜を充填し、層間絶縁膜にコンタクトホール及びパッドを形成し、層間絶縁膜の上面を平坦化する方法が開発・使用される。
【０００３】
カバレッジ性を減少させる方法と狭いギャップに物質を充填する方法として、ＢＰＳＧ(boro phospho silicate glass)膜を形成し、８３０℃以上の温度でリフロー処理する方法がある。しかしながら、素子高集積化が実行され、ゲートラインの間の間隔がＣＤ(critical demension)０．２μｍ以下のデザインルールが要求されて、小さくなったトランジスタに層間絶縁膜を形成するための８３０℃程度の熱処理は素子に損傷を与え得る問題が発生する。
【０００４】
高温熱処理の問題を解決するために対案として選択され得る方法が、オゾンＴＥＯＳ(O3 tetra ethyl ortho silicate)、ＵＳＧ(undoped silicate glass)又は高密度プラズマＣＶＤ（ＨＤ  ＰＥＣＶＤ）(high density plasma enhanced chemical vapor deposition)を使用するものである。しかしながら、この膜質もＣＤ０．２μｍ以下、例えば、０．１８μｍ程度のデザインルールで、ボイド又はシームを発生させる問題がある。
【０００５】
このような問題を防止するために、層間絶縁膜としてＳＯＧ膜を使用する。ＳＯＧ材料は塗布方式で基板に積層され、始めは液又はゾル(sol)状態を有するので、ギャップ充填特性に優れ、カバレッジ性を減少させる効果がある。ＳＯＧ膜が塗布されると、７５〜３００℃程度の低温でソフトベークを実施して、ジアルキルエーテル(dialkyl ether)のような溶媒成分を除去した後、４００℃程度のハードベークを実施して膜を完成したり、また、場合によっては、４００℃程度のベークに加えて、７００℃以上のアニーリングによってＳＯＧ膜の内部の不安定な成分を除去し、構造を安定化する高密度化及び硬化プロセスを行なう。
【０００６】
しかしながら、高密度化及び硬化プロセスを有する場合にも、ＳＯＧ膜の内部に除去されない有機成分、水素成分、窒素成分、その他の無機成分があって、膜の特性を低下させ、後続工程で、汚染、吸湿、膜質構造上の多空化等の問題が発生する。特に、アスペクト比が大きいゲートライン間のギャップの下部又は下部端では残留成分が酸素及び酸素結合物の拡散によって除去され得る経路が制限され、硬化段階が膜の表面から実施されるので、残留成分が多い。
【０００７】
そして、この残留成分がある多空化状態でパターニングのためのエッチングが実施され、洗浄が実施される場合、残留成分が多い部位又は多空化された部位は他の部位に比べてエッチング率が急速に速くなったり又は遅くなったりする問題が発生する。通常、無機ＳＯＧ材料の膜は酸素とケイ素以外の残留成分によって膜質が多空化され、湿式エッチングに対する抵抗性が非常に減少する。また、硬化状態が完全な部分と比較する時、熱膨脹等によるストレスの差が発生するので、不良発生の可能性を増加させ、素子信頼性を減少させる原因となる。
【０００８】
例えば、基板にＭＯＳ(metal oxide silicon)型トランジスタ構造を形成し、層間絶縁膜としてＨＳＱ(hydro silsesquioxane)またはポリシラザン(polysilazane)のような無機ＳＯＧ材料を使用する場合、ゲートラインの間の深い部分には多空性の膜が形成されやすい。従って、ストレージノードコンタクト又はビットラインコンタクトのためのパッドを自己整列（セルフ・アライン）方式で形成する過程で、多空性の下部ＳＯＧ膜が現れ、現れた下部ＳＯＧ膜はエッチングに非常に敏感であり、洗浄過程でＳＣ１（Ｈ2Ｏ2及びＮＨ4ＯＨの水溶液）又はＢＯＥ(buffered oxide etcher)のような洗浄液内に少量含まれたエッチング剤にも容易にエッチングされる。
【０００９】
そして、エッチングの結果、現れたＳＯＧ膜の下部を通じて近隣のパッドの間にパイプライン形状のブリッジが形成され得る。このようなブリッジは配線の間のショートを起こして、素子の正常的な作動を不可能にする。
【００１０】
図１及び図２は、従来の一例でＳＯＧ層間絶縁膜にパッドホールを形成する前に、ゲートラインに対して垂直及び平行方向に切断された既知の半導体装置の基材の一部の断面を示し、図３はＳＯＧ層間絶縁膜にパッドホールを形成し、パッドホールにポリシリコンを充填した後の図２の基材の断面を示す断面図である。
【００１１】
図１によると、素子分離膜１１が形成された基板１０にゲートラインが形成される。ゲートラインは、ゲート絶縁膜１３、導電層１５、窒化ケイ素膜キャッピング層１７を積層及びパターニングすることによって形成される。ゲートライン側壁にスペーサ１９が窒化ケイ素膜で形成される。そして、必要に応じて、図示しないライナ膜が積層され、ポリシラザン(polysilazane)ＳＯＧ膜２１がスピンコーティング方式によって塗布される。そして、ベーク及びアニーリングを実施する。図２は、図１のＡ−Ａ’線に沿って切る断面、即ち、ゲートラインとゲートラインの間の部分をゲートラインと並行に切られた断面である。図２において、点線より下の部分は、アニーリングの後に多空性で不全に硬化されたＳＯＧ膜２１の部分を示す。
【００１２】
図３によると、アニーリングを終了した状態で、自己整列方式でストレージノードコンタクト及びビットラインコンタクトのためのパッドを形成するためにパッドホール２３を形成する。パッドホール２３が空隙状態で形成された後、パッドホール２３を洗浄し、ＣＶＤ(chemical vapor deposition)方式でポリシリコン導電膜を充填する。そして、ＣＭＰ(chemical-mechanical polishing)又はエッチバックを利用してパッド分離を実施する。これによって、パッド２５が完成される。しかしながら、洗浄段階でパッドホールの間にあるＳＯＧ膜２１が部分的に過度にエッチングされて不規則な側面を形成し、最悪の場合、ＳＯＧ膜２１に貫通が発生することがある。このような状態でポリシリコンが積層されると、ビットラインコンタクトパッドと近隣のストレージコンタクトパッドの間にショートが発生することがある。
【００１３】
従って、ＳＯＧを層間絶縁膜として使用する高集積半導体装置に高密度のパッド又はコンタクトを形成する時の相互ショートの問題を防止できる方法が要求されている。
【００１４】
【発明が解決しようとする課題】
本発明は、前述した従来技術の問題を解決するためのものであり、半導体装置でＳＯＧ膜を層間絶縁膜として使用する場合、ＳＯＧ膜に形成される上下連結のための接続手段（例えば、パッドまたはコンタクト）を形成する方法及びその方法によって形成される半導体装置を提供することを目的とする。
【００１５】
特に、本発明は、多空性の膜を形成しやすいＳＯＧ層間絶縁膜に上下連結のための接続手段を形成しながら接続手段の間のショートを防止できる方法及び装置を提供することを他の目的とする。
【００１６】
前述の目的を達成するための本発明の方法は、複数の導電域を有する基板にＳＯＧ層間絶縁膜を形成し、ＳＯＧ層間絶縁膜に対するパターニングを実施して、導電域の少なくとも一部を暴露するホールを形成する段階と、ホールが形成されたＳＯＧ層間絶縁膜の上に自然酸化膜を除去するための湿式エッチングに強いライナ膜を形成し、エッチバックして、ホールの側壁にスペーサを形成する段階と、スペーサが形成された基板を湿式洗浄する段階と、ホールの導電膜を充填する段階とを含む。
【００１７】
本発明は様々な種類のＳＯＧ膜に使用され得るが、特に、無機ＳＯＧ材料の膜を使用する半導体装置の製造に適切であり、狭いギャップを充填するＳＯＧ膜を形成し、その狭いギャップにホールを形成する場合に適切である。また、ＳＯＧ層間絶縁膜に形成されるホールの密度が高くて、ホールがポリシリコン等の導電膜で充填される時、ホールを充填するパッドまたはプラグの間にブリッジが形成される可能性が高い場合に特に有用である。
【００１８】
前述の目的を達成するための本発明の装置は、複数の導電域を有する基板と、導電域の少なくとも一部と連結された複数のホールが形成されたＳＯＧ層間絶縁膜と、ホールを充填する導電体と、導電体とホールを構成するＳＯＧ層間絶縁膜の間に介在された自然酸化膜を除去するための湿式エッチングに強いスペーサとを含む。
【００１９】
本発明の半導体装置は、導電域が高密度のパターンのギャップ部分に形成される基板で、ホールがギャップ部分に形成される場合に特に有用である。また、本発明によるＳＯＧ層間絶縁膜は、ＨＳＱ又はポリシラザン等の無機ＳＯＧ材料で形成される時に、有用である。
【００２０】
【発明の実施の形態】
以下、添付した図を参照して、本発明の望ましい実施形態を詳細に説明する。
【００２１】
図４、図６、図８、図１０及び図１２は、本発明の一実施形態による工程の各段階を説明するためにゲートラインに対して垂直方向に切断された基材の一部を示す工程断面図である。図５、図７、図９、図１１及び図１３は、図４、図６、図８、図１０及び図１２の各図に対応する工程断面図であり、ゲートラインに対して平行方向に切断されたものである。
【００２２】
図４及び図５を参照すると、シリコン基板１００に素子分離を実施し、１００Å程度の薄いゲート絶縁膜１１０を形成する。このゲート絶縁膜１１０上に、ポリシリコン層１３０を８００Å積層し、さらに金属シリサイド層１５０を１０００Å積層し、窒化ケイ素膜キャッピング層１７０を２０００Å形成する。この膜をパターニングしてゲートラインを形成する。ゲートラインが形成された基板に窒化ケイ素膜を１０００Å程度コンフォーマルに積層し、基材全面に、異方性エッチングを行ないゲートライン側壁にスペーサ１９０を形成する。スペーサ１９０の形成の前にイオン注入を実施してソース／ドレイン領域を形成する。または、図示しないが、通常、ゲートパターンをエッチングした後、ゲート側壁が現れた状態でエッチング硬化のための側壁酸化を実施し、スペーサの形成の後、窒化ケイ素ライナ膜を薄く形成してもよい。
【００２３】
図６及び図７を参照すると、スペーサ１９０が形成されたゲートラインを有する基板に、ポリシラザンをスピンコーティング方式で塗布して、ＳＯＧ層間絶縁膜２１０を形成する。この時、ポリシラザンの代わりにＨＳＱ等の無機ＳＯＧ材料を使用することもできる。層間絶縁膜の完成のために、ＳＯＧ層間絶縁膜２１０に対して７５℃〜５００℃程度、好ましくは４００℃程度の温度で溶媒成分を除去するハードベーク工程が数分実施され、３５０℃〜８５０℃の温度、好ましくは７００℃〜８００℃の温度でアニーリングを実施する。アニーリングによってポリシラザン内の水素と窒素成分を除去し、酸素を飽和させて、シリコンと酸素の結晶構造を形成する硬化作業が１０分〜２時間程度実施される。または、ＳＯＧ層間絶縁膜２１０の形成後、ＣＭＰ工程のような平坦化作業をさらに実施することもできる。これによって、平坦で、ボイド又はシームがない層間絶縁膜が形成される。
【００２４】
しかしながら、ＤＲＡＭのような高集積半導体装置では、ゲートラインの間のギャップは非常に狭いので、ＳＯＧ層間絶縁膜２１０で充填され得るが、硬化作業で、狭いギャップの下部や端で窒素及び水素のような不純成分が十分除去されない場合がある。即ち、硬化はＳＯＧ層間絶縁膜２１０の表面から実施されるので、上部に結晶構造が堅い硬化膜２１２が形成されて、下部の不純物は除去されにくく、特に、膜の下部と端は拡散の経路が制限されるので、不純物成分が残存しやすい。このような不純物が残存する膜は二酸化シリコン結晶の観点で、ボイドがあることであるので、多空性ということができる。例えば、図７の点線以下のＳＯＧ多空性膜２１１は多空性が大きい膜ということができる。このような多空性膜２１１は、特に、湿式エッチング率が高くて、洗浄過程の微量のエッチング液に対しても容易にエッチングされる。
【００２５】
図８及び図９を参照すると、自己整列コンタクト（ＳＡＣ: self aligned contact）形成のためにパッドホール２３０を形成した状態を示す。パッドホール２３０の形成は図示しないが、フォトレジストパターンを基板に形成し、このパターンをマスクとして用いてＳＯＧ層間絶縁膜２１０を乾式エッチングする方法によって形成される。この時、パッドホール２３０の入り口は幅が広く、エッチングが続くと、ゲートパターンを囲む窒化ケイ素膜キャッピング層１７０とスペーサ１９０がエッチングの保護膜の役割をして、下部基板１００ではゲートラインの間の狭い領域だけが露出される。即ち、自己整列の性格を有する。パッドホール２３０の一部はゲートラインを形成するスペーサ１９０が側壁を形成し、他の部分はＳＯＧ層間絶縁膜２１０が側壁を形成する。従って、ＳＯＧ層間絶縁膜２１０が形成する側壁の下部には多空性膜２１１が露出される。この段階では、パッドホール２３０を形成するのには乾式エッチング工程のみを行なっているので、ＳＯＧ層間絶縁膜２１０の多空性膜２１１は湿式エッチングによって浸食されなくて、平坦な形態を維持している。
【００２６】
図１０及び図１１を参照すると、パッドホール２３０が形成された基板に窒化ケイ素ライナ膜が５０Å〜４００Å、望ましくは、１００Å〜２００Åの厚さで積層される。そして、基材全面に異方性エッチングを行なうことによってパッドホール２３０側壁にホールスペーサ２５０が形成される。ホールスペーサ２５０には、上記実施態様では窒化ケイ素（ＳｉXＮY）(silicon nitride)膜が使用されたが、この窒化ケイ素膜以外に、ＨＴＯ(high temperature oxide)膜、ＭＴＯ(medium temperature oxide)膜等、ステップカバレージが良好であり、湿式エッチングに強い膜が好ましく使用される。
【００２７】
そして、パッドホール２３０にホールスペーサ２５０を有する状態で湿式エッチングまたは洗浄工程を実施する。湿式洗浄は、通常、窒化ケイ素膜エッチング液、例えば、ＳＣ１と呼ばれる過酸化水素と水酸化アンモニウムの水溶液を洗浄液として使用して１０分程度ディップ方式で実施する。洗浄はパッドホール２３０中に残存する粒子のような異物質を除去するためにも実施するが、主に、基板１００のシリコン面に形成された自然酸化膜等を除去するために実施し、導電域にシリコン基板１００面が完全に現れるように十分に実施しなければならない。この洗浄過程で、一部パッドホール２３０側壁を構成する多空性膜２１１はホールスペーサ２５０によって保護されるので、浸食されて荒い表面を形成したり、パッドホール２３０の間のギャップを形成したりする問題を防止できる。
【００２８】
図１２及び図１３を参照すると、ホールスペーサ２５０が形成されたパッドホール２３０に、ポリシリコン導電膜が充填され、ＳＯＧ層間絶縁膜２１０の上端に合わせてＣＭＰ工程が実施される。これによって、パッド２７０が完成される。この際、ポリシリコン導電膜は、導電性を向上させるために、通常、不純物がドーピングされた状態でＣＶＤで形成され、ＳＯＧ層間絶縁膜２１０の上に積層された部分はＣＭＰで除去して、パッド２７０とパッド２７０との間が分離される。ＳＯＧ層間絶縁膜２１０にはパッド２７０の間のギャップがないので、パッド２７０の間のブリッジ現象が防止される。
【００２９】
【発明の効果】
本発明によると、パターンが高密度で形成された部分にＳＯＧ膜を層間絶縁膜として使用し、高密度のパッド又はコンタクトを形成する時にＳＯＧ膜が洗浄等によって浸食されてパッド又はコンタクト相互にブリッジが形成される現象を防止できる。従って、不良を減少させ、装置の信頼性を向上できる。
【図面の簡単な説明】
【図１】は、従来の一例でＳＯＧ膜にパッドホールを形成する前にゲートラインに対して垂直方向に切断された既知の半導体装置の基材の一部の断面を示す断面図である。
【図２】は、従来の一例でＳＯＧ膜にパッドホールを形成する前にゲートラインに対して平行方向に切断された既知の半導体装置の基材の一部の断面を示す断面図である。
【図３】は、ＳＯＧ膜にパッドホールを形成し、パッドホールをポリシリコンで充填した後の図２の基材の断面を示す断面図ある。
【図４】は、本発明の一実施形態による工程の各段階を説明するためにゲートラインに対して垂直方向に切断された基材の一部を示す工程断面図である。
【図５】は、図４に対応する工程断面図であり、ゲートラインに対して平行方向に切断された部分を示す工程断面図である。
【図６】は、本発明の一実施形態による工程の各段階を説明するためにゲートラインに対して垂直方向に切断された基材の一部を示す工程断面図である。
【図７】は、図６に対応する工程断面図であり、ゲートラインに対して平行方向に切断された部分を示す工程断面図である。
【図８】は、本発明の一実施形態による工程の各段階を説明するためにゲートラインに対して垂直方向に切断された基材の一部を示す工程断面図である。
【図９】は、図８に対応する工程断面図であり、ゲートラインに対して平行方向に切断された部分を示す工程断面図である。
【図１０】は、本発明の一実施形態による工程の各段階を説明するためにゲートラインに対して垂直方向に切断された基材の一部を示す工程断面図である。
【図１１】は、図１０に対応する工程断面図であり、ゲートラインに対して平行方向に切断された部分を示す工程断面図である。
【図１２】は、本発明の一実施形態による工程の各段階を説明するためにゲートラインに対して垂直方向に切断された基材の一部を示す工程断面図である。
【図１３】は、図１２に対応する工程断面図であり、ゲートラインに対して平行方向に切断された部分を示す工程断面図である。
【符号の説明】
１０，１００…基板、
１１…素子分離膜、
１３，１１０…ゲート絶縁膜、
１５…導電層、
１７，１７０…キャッピング層、
１９，１９０…スペーサ、
２１，２１０…ＳＯＧ層間絶縁膜、
２３，２３０…パッドホール、
２５，２７０…パッド、
１３０…ポリシリコン層、
１５０…金属シリサイド層、
２１１…多空性膜、
２１２…硬化膜、
２５０…ホールスペーサ。
【図１】
0003824144.tif 000002
【図２】
0003824144.tif 000003
【図３】
0003824144.tif 000004
【図４】
0003824144.tif 000005
【図５】
0003824144.tif 000006
【図６】
0003824144.tif 000007
【図７】
0003824144.tif 000008
【図８】
0003824144.tif 000009
【図９】
0003824144.tif 000010
【図１０】
0003824144.tif 000011
【図１１】
0003824144.tif 000012
【図１２】
0003824144.tif 000013
【図１３】
0003824144.tif 000014