(57)【特許請求の範囲】
【請求項１】
表示ラインに対応した複数の行電極と前記行電極に交叉して配列された複数の列電極との交差部に画素を担う放電セルを形成しているプラズマディスプレイパネルを映像信号に応じて階調駆動するプラズマディスプレイパネルの駆動方法であって、
前記映像信号における１フィールドの表示期間を複数のサブフィールドに分割した際の先頭サブフィールドでは、前記放電セル各々の内で輝度レベル０の表示を担う放電セルを除く他の放電セルのみを選択的に書込放電せしめてこれらを発光セルの状態に初期化する選択初期化行程、及び前記発光セルの状態にある前記放電セルのみを前記先頭サブフィールドの重み付けに対応した発光回数だけ発光せしめる発光維持行程のみを順次実行し、
前記先頭サブフィールドを除く他のサブフィールド各々では、前記発光セルの状態にある前記放電セルのみを前記サブフィールド各々の重み付けに対応して割り当てた発光回数だけ発光せしめる発光維持行程を実行し、前記他のサブフィールド各々の内のいずれか１のサブフィールドにおいてのみで前記発光セルの状態にある前記放電セルを前記映像信号に対応した画素データに応じて選択的に消去放電せしめて非発光セルの状態に推移せしめることを特徴とするプラズマディスプレイパネルの駆動方法。
【請求項２】
前記書込放電の直後に前記発光セルの状態にある放電セルの各々に対してプライミング放電を生起せしめることを特徴とする請求項１記載のプラズマディスプレイパネルの駆動方法。
【請求項３】
複数の前記フィールド毎に、全ての前記放電セルに対してプライミング放電を生起せしめることを特徴とする請求項１記載のプラズマディスプレイパネルの駆動方法。
【請求項４】
前記選択初期化行程において前記輝度レベル０の表示を担う放電セルでは放電を生起させないことを特徴とする請求項１記載のプラズマディスプレイパネルの駆動方法。
【請求項５】
前記１フィールドの表示期間内の前記サブフィールド各々の全ての重みが異なることを特徴とする請求項１記載のプラズマディスプレイパネルの駆動方法。
【請求項６】
前記１のサブフィールドの直後の前記サブフィールドにおいて、前記消去放電の生起された前記放電セルを再び消去放電せしめることを特徴とする請求項１に記載のプラズマディスプレイパネルの駆動方法。
【発明の詳細な説明】
【０００１】
【発明が属する技術分野】
本発明は、マトリクス表示方式のプラズマディスプレイパネルの駆動方法に関する。
【０００２】
【従来の技術】
現在、薄型表示装置として、ＡＣ型(交流放電型)のプラズマディスプレイパネルが製品化されてきている。かかるプラズマディスプレイパネルは、放電現象を利用して発光するものである為、最高輝度レベルに対応した"発光"状態、及び最低輝度レベルに対応した"非発光"状態の２つの状態しかもたない。そこで、このようなプラズマディスプレイパネルに対して、入力映像信号に対応した中間調の表示輝度を得るべく、サブフィールド法を用いた階調駆動を実施する。サブフィールド法では、入力映像信号に対応したＮビットの画素データの各ビット桁に対応させて、１フィールドの表示期間をＮ個のサブフィールドに分割する。そして、これらＮ個のサブフィールド各々に、画素データの各ビット桁の重み付けに対応した発光回数(発光期間)を割り当て、上記画素データビットに応じて各放電セルを選択的に発光せしめる。
【０００３】
例えば、図１に示されるように、１フィールドの表示期間を６個のサブフィールドＳＦ１〜ＳＦ６に分割した場合には、各サブフィールドに、
ＳＦ１：１
ＳＦ２：２
ＳＦ３：４
ＳＦ４：８
ＳＦ５：１６
ＳＦ６：３２
なる発光回数を割り当てる。
【０００４】
この際、上記サブフィールドＳＦ１〜ＳＦ６の内のＳＦ６のみで放電セルを発光させると、１フィールド表示期間を通じて３２回分の発光が為されて、輝度"３２"の表示輝度が視覚される。一方、又、サブフィールドＳＦ６を除く他のサブフィールドＳＦ１〜ＳＦ５において放電セルを発光させると、１フィールド表示期間を通じて合計３１回(１６＋８＋４＋２＋１)分の発光が為されて、輝度"３１"の表示輝度が視覚される。
【０００５】
すなわち、発光を実施させるサブフィールドの組み合わせにより、６４種類の輝度が段階的に得られる、いわゆる６４階調の輝度表示が可能となるのである。
ここで、図１に示されるように、輝度"３２"の表示輝度を得る場合と、輝度"３１"の表示輝度を得る場合とでは、１フィールド期間内での発光パターンが反転している。つまり、１フィールド期間内において輝度"３２"の表示輝度が得られる放電セルの発光期間中は、輝度"３１"の表示輝度が得られる放電セルは非発光状態にあり、輝度"３１"の表示輝度が得られる放電セルの発光期間中は、輝度"３２"の表示輝度が得られる放電セルは非発光状態にある。この際、１画面内において輝度"３２"で表示させるべき領域(以下、表示領域Ｅ３２と称する)と、輝度"３１"で表示させるべき領域(以下、表示領域Ｅ３１と称する)とが互いに隣接する画像が表示された場合には、以下の如き不具合が生じる。
【０００６】
例えば、表示領域Ｅ３２に存在する放電セルが非発光状態から発光状態へと推移する直前に、表示領域Ｅ３２からＥ３１へと視線を移すと、両表示領域の非発光状態のみを連続して見ることになる。よって、その境界上に暗い線が視覚されことになり、これが画素データとは何等関係のない偽の輪郭となって現れて表示品質を低下させるのである。
【０００７】
又、上記サブフィールド法に基づく階調駆動を実施するにあたり、プラズマディスプレイパネルでは放電現象を利用することにより、上述した如き発光動作のみならず、全放電セルの初期化及び発光させるべき放電セルの設定等を行う。従って、画像内容に関与しない放電をも実施しなければならず、この放電に伴う発光が画像のコントラストを低下させてしまうという問題があった。
【０００８】
更に、現在、かかるＰＤＰを製品化するにあたり、低消費電力を実現することが一般的な課題となっている。
【０００９】
【発明が解決しようとする課題】
本発明は、上記の問題を解決するためになされたものであり、偽輪郭を抑制しつつも低消費電力にてコントラストの向上を図ることが出来るプラズマディスプレイパネルの駆動方法を提供することを目的とする。
【００１０】
【課題を解決するための手段】
本発明によるプラズマディスプレイパネルの駆動方法は、表示ラインに対応した複数の行電極と前記行電極に交叉して配列された複数の列電極との交差部に画素を担う放電セルを形成しているプラズマディスプレイパネルを映像信号に応じて階調駆動するプラズマディスプレイパネルの駆動方法であって、前記映像信号における１フィールドの表示期間を複数のサブフィールドに分割した際の先頭サブフィールドでは、前記放電セル各々の内で輝度レベル０の表示を担う放電セルを除く他の放電セルのみを選択的に書込放電せしめてこれらを発光セルの状態に初期化する選択初期化行程、及び前記発光セルの状態にある前記放電セルのみを前記先頭サブフィールドの重み付けに対応した発光回数だけ発光せしめる発光維持行程のみを順次実行し、前記先頭サブフィールドを除く他のサブフィールド各々では、前記発光セルの状態にある前記放電セルのみを前記サブフィールド各々の重み付けに対応して割り当てた発光回数だけ発光せしめる発光維持行程を実行し、前記他のサブフィールド各々の内のいずれか１のサブフィールドにおいてのみで前記発光セルの状態にある前記放電セルを前記映像信号に対応した画素データに応じて選択的に消去放電せしめて非発光セルの状態に推移せしめる。
【００１１】
【発明の実施の形態】
以下、本発明の実施例を図を参照しつつ説明する。
図２は、本発明による駆動方法に基づいてプラズマディスプレイパネルを階調駆動するプラズマディスプレイ装置の概略構成を示す図である。
図２に示されるように、かかるプラズマディスプレイ装置は、プラズマディスプレイパネルとしてのＰＤＰ１０と、以下に説明するが如き各種機能モジュールからなる駆動部とから構成されている。
【００１２】
ＰＤＰ１０は、アドレス電極としてのｍ個の列電極Ｄ１〜Ｄｍと、これら列電極各々と交叉して配列された夫々ｎ個の行電極Ｘ１〜Ｘｎ及び行電極Ｙ１〜Ｙｎを備えている。これら行電極Ｘ及び行電極Ｙの一対にて、ＰＤＰ１０における１表示ライン分に対応した行電極を形成している。行電極Ｘ及びＹと列電極Ｄとの間には、放電ガスが封入されている放電空間が形成されており、この放電空間を含む各行電極対と列電極との交差部に画素を担う放電セルが構築される構造となっている。
【００１３】
駆動部は、同期検出回路１、駆動制御回路２、Ａ／Ｄ変換器３、データ変換回路３０、メモリ４、アドレスドライバ６、第１サスティンドライバ７及び第２サスティンドライバ８から構成される。
同期検出回路１は、入力映像信号中から垂直同期信号を検出した場合には垂直同期検出信号Ｖ、水平同期信号を検出した場合には水平同期検出信号Ｈを発生してこれらを駆動制御回路２に供給する。Ａ／Ｄ変換器３は、入力映像信号をサンプリングしてこれを１画素毎の例えば８ビットの画素データＰＤに変換してデータ変換回路３０に供給する。
【００１４】
データ変換回路３０は、かかる８ビットの画素データＰＤを１４ビットの駆動画素データＧＤに変換し、これをメモリ４に供給する。
図３は、かかるデータ変換回路３０の内部構成を示す図である。
図３において、第１データ変換回路３２は、８ビットで"０"〜"２５５"なる範囲で輝度レベルを表現し得る上記画素データＰＤを、図４に示されるが如き変換特性に従って"０"〜"２２４"なる輝度レベル範囲の８ビットの輝度抑制画素データＰＤＬに変換し、これを多階調化処理回路３３に供給する。
【００１５】
多階調化処理回路３３は、８ビットの上記輝度抑制画素データＰＤＬに対し、輝度分布に応じたビット圧縮を伴う誤差拡散処理及びディザ処理等の多階調化処理を施して４ビットの多階調化処理画素データＰＤＳを求める。
図５は、かかる多階調化処理回路３３の内部構成を示す図である。
図５に示されるが如く、多階調処理回路３３は、誤差拡散処理回路３３０及びディザ処理回路３５０から構成される。
【００１６】
先ず、誤差拡散処理回路３３０におけるデータ分離回路３３１は、上記第１データ変換回路３２から供給された８ビットの輝度抑制画素データＰＤＬの下位２ビット分を誤差データ、上位６ビット分を表示データとして分離する。加算器３３２は、かかる誤差データと、遅延回路３３４からの遅延出力と、係数乗算器３３５の乗算出力とを加算して得た加算値を遅延回路３３６に供給する。遅延回路３３６は、加算器３３２から供給された加算値を、画素データＰＤのサンプリング周期と同一時間を有する遅延時間Ｄだけ遅らせ、これを遅延加算信号ＡＤ１として上記係数乗算器３３５及び遅延回路３３７に夫々供給する。係数乗算器３３５は、上記遅延加算信号ＡＤ１に所定係数値Ｋ１(例えば、"7/16")を乗算して得られた乗算結果を上記加算器３３２に供給する。遅延回路３３７は、上記遅延加算信号ＡＤ１を更に(１水平走査期間−上記遅延時間Ｄ×４）なる時間だけ遅延させたものを遅延加算信号ＡＤ２として遅延回路３３８に供給する。遅延回路３３８は、かかる遅延加算信号ＡＤ２を更に上記遅延時間Ｄだけ遅延させたものを遅延加算信号ＡＤ３として係数乗算器３３９に供給する。又、遅延回路３３８は、かかる遅延加算信号ＡＤ２を更に上記遅延時間Ｄ×２なる時間分だけ遅延させたものを遅延加算信号ＡＤ４として係数乗算器３４０に供給する。更に、遅延回路３３８は、かかる遅延加算信号ＡＤ２を上記遅延時間Ｄ×３なる時間分だけ遅延させたものを遅延加算信号ＡＤ５として係数乗算器３４１に供給する。係数乗算器３３９は、上記遅延加算信号ＡＤ３に所定係数値Ｋ２(例えば、"3/16")を乗算して得られた乗算結果を加算器３４２に供給する。係数乗算器３４０は、上記遅延加算信号ＡＤ４に所定係数値Ｋ３(例えば、"5/16")を乗算して得られた乗算結果を加算器３４２に供給する。係数乗算器３４１は、上記遅延加算信号ＡＤ５に所定係数値Ｋ４(例えば、"1/16")を乗算して得られた乗算結果を加算器３４２に供給する。加算器３４２は、上記係数乗算器３３９、３４０及び３４１各々から供給された乗算結果を加算して得られた加算信号を上記遅延回路３３４に供給する。遅延回路３３４は、かかる加算信号を上記遅延時間Ｄなる時間分だけ遅延させて上記加算器３３２に供給する。加算器３３２は、上記データ分離回路３３１から供給された誤差データと、遅延回路３３４からの遅延出力と、係数乗算器３３５の乗算出力との加算結果に桁上げがない場合には論理レベル"０"、桁上げがある場合には論理レベル"1"のキャリアウト信号ＣＯを発生して加算器３３３に供給する。加算器３３３は、上記データ分離回路３３１から供給された表示データに、上記キャリアウト信号ＣＯを加算したものを６ビットの誤差拡散処理画素データＥＤとして出力する。
【００１７】
以下に、かかる構成からなる誤差拡散処理回路３３０の動作について説明する。
例えば、図６に示されるが如きＰＤＰ１０の画素Ｇ(j,k)に対応した誤差拡散処理画素データＥＤを求める場合、先ず、かかる画素Ｇ(j,k)の左横の画素Ｇ(j,k-1)、左斜め上の画素Ｇ(j-1,k-1)、真上の画素Ｇ(j-1,k)、及び右斜め上の画素Ｇ(j-1,k+1)各々に対応した各誤差データ、すなわち、
画素Ｇ(j,k-1)に対応した誤差データ：遅延加算信号ＡＤ１
画素Ｇ(j-1,k+1)に対応した誤差データ：遅延加算信号ＡＤ３
画素Ｇ(j-1,k)に対応した誤差データ：遅延加算信号ＡＤ４
画素Ｇ(j-1,k-1)に対応した誤差データ：遅延加算信号ＡＤ５
各々を、上述した如き所定の係数値Ｋ１〜Ｋ４をもって重み付け加算する。次に、この加算結果に、上記輝度抑制画素データＰＤＬの下位２ビット分、すなわち画素Ｇ(j,k)に対応した誤差データを加算する。そして、かかる加算によって得られた１ビット分のキャリアウト信号ＣＯを輝度抑制画素データＰＤＬの上位６ビット分、すなわち画素Ｇ(j,k)に対応した表示データに加算したものを誤差拡散処理画素データＥＤとして出力するのである。
【００１８】
このように、誤差拡散処理回路３３０では、輝度抑制画素データＰＤＬの上位６ビットを表示データ、下位２ビットを誤差データと捉え、周辺画素Ｇ(j,k-1)、Ｇ(j-1,k+1)、Ｇ(j-1,k)、Ｇ(j-1,k-1)各々で得られた上記誤差データを重み付け加算したものを上記表示データに反映させて誤差拡散処理画素データＥＤを得る。かかる動作により、原画素｛Ｇ(j,k)｝における下位２ビット分の輝度が上記周辺画素により擬似的に表現され、それ故に８ビットよりも少ないビット数、すなわち６ビット分の表示データにて、８ビット分の画素データＰＤと同等の輝度階調表現が可能になるのである。尚、この誤差拡散の係数値が各画素に対して一定に加算されていると、誤差拡散パターンによるノイズが視覚的に確認される場合があり画質を損なってしまう。そこで、後述するディザ係数の場合と同様に４つの画素各々に割り当てるべき誤差拡散の係数Ｋ１〜Ｋ４を１フィールド毎に変更するようにしても良い。
【００１９】
図５に示されるディザ処理回路３５０は、かかる誤差拡散処理回路３３０から供給された誤差拡散処理画素データＥＤにディザ処理を施すことにより、６ビットで表現し得る輝度階調数を維持しつつもビット数を更に４ビットに減らした多階調化処理画素データＰＤＳを生成する。尚、かかるディザ処理では、隣接する複数個の画素により１つの中間表示レベルを表現するものである。例えば、８ビットの画素データの内の上位６ビットの画素データを用いて８ビット相当の階調表示を行う場合、左右、上下に互いに隣接する４つの画素を１組とし、この１組の各画素に対応した画素データ各々に、互いに異なる係数値からなる４つのディザ係数ａ〜ｄを夫々割り当てて加算する。かかるディザ処理によれば、４画素で４つの異なる中間表示レベルの組み合わせが発生することになる。よって、例え画素データのビット数が６ビットであっても、表現出来る輝度階調レベルは４倍、すなわち、８ビット相当の中間調表示が可能となるのである。
【００２０】
しかしながら、ディザ係数ａ〜ｄなるディザパターンが各画素に対して一定に加算されていると、このディザパターンによるノイズが視覚的に確認される場合があり画質を損なってしまう。
そこで、ディザ処理回路３５０においては、４つの画素各々に割り当てるべき上記ディザ係数ａ〜ｄを１フィールド毎に変更するようにしている。
【００２１】
図７は、かかるディザ処理回路３５０の内部構成を示す図である。
図７において、ディザ係数発生回路３５２は、互いに隣接する４つの画素毎に４つのディザ係数ａ、ｂ、ｃ、ｄを発生してこれらを順次加算器３５１に供給する。
例えば、図８に示されるように、第ｊ行に対応した画素Ｇ(j,k)及び画素Ｇ(j,k+1)、第(ｊ＋１)行に対応した画素Ｇ(j+1,k)及び画素Ｇ(j+1,k+1)なる４つの画素各々に対応した４つのディザ係数ａ、ｂ、ｃ、ｄを発生する。この際、ディザ係数発生回路３５２は、これら４つの画素各々に割り当てるべき上記ディザ係数ａ〜ｄを図８に示されるように１フィールド毎に変更して行く。
【００２２】
すなわち、最初の第１フィールドにおいては、
画素Ｇ(j,k)    ：ディザ係数ａ
画素Ｇ(j,k+1)  ：ディザ係数ｂ
画素Ｇ(j+1,k)  ：ディザ係数ｃ
画素Ｇ(j+1,k+1)：ディザ係数ｄ
次の第２フィールドにおいては、
画素Ｇ(j,k)    ：ディザ係数ｂ
画素Ｇ(j,k+1)  ：ディザ係数ａ
画素Ｇ(j+1,k)  ：ディザ係数ｄ
画素Ｇ(j+1,k+1)：ディザ係数ｃ
次の第３フィールドにおいては、
画素Ｇ(j,k)    ：ディザ係数ｄ
画素Ｇ(j,k+1)  ：ディザ係数ｃ
画素Ｇ(j+1,k)  ：ディザ係数ｂ
画素Ｇ(j+1,k+1)：ディザ係数ａ
そして、第４フィールドにおいては、
画素Ｇ(j,k)    ：ディザ係数ｃ
画素Ｇ(j,k+1)  ：ディザ係数ｄ
画素Ｇ(j+1,k)  ：ディザ係数ａ
画素Ｇ(j+1,k+1)：ディザ係数ｂ
の如き割り当てにてディザ係数ａ〜ｄを発生し、この第１フィールド〜第４フィールド各々での動作を繰り返し実行する。すなわち、上記第４フィールドでのディザ係数発生動作が終了したら、再び、上記第１フィールドの動作に戻って、前述した動作を繰り返すのである。
【００２３】
加算器３５１は、上記誤差拡散処理回路３３０から供給されてくる上記画素Ｇ(j,k)、画素Ｇ(j,k+1)、画素Ｇ(j+1,k)、及び画素Ｇ(j+1,k+1)各々に対応した誤差拡散処理画素データＥＤ各々に、上記ディザ係数ａ〜ｄを夫々加算し、この際得られたディザ加算画素データを上位ビット抽出回路３５３に供給する。
例えば、図８に示される第１フィールドにおいては、
画素Ｇ(j,k)に対応した誤差拡散処理画素データＥＤ＋ディザ係数ａ、
画素Ｇ(j,k+1)に対応した誤差拡散処理画素データＥＤ＋ディザ係数ｂ、
画素Ｇ(j+1,k)に対応した誤差拡散処理画素データＥＤ＋ディザ係数ｃ、
画素Ｇ(j+1,k+1)に対応した誤差拡散処理画素データＥＤ＋ディザ係数ｄ
の各々をディザ加算画素データとして上位ビット抽出回路３５３に順次供給して行くのである。
【００２４】
上位ビット抽出回路３５３は、かかるディザ加算画素データの上位４ビット分までを抽出し、これを多階調化処理画素データＰＤＳとして図３に示される第２データ変換回路３４に供給する。
第２データ変換回路３４は、図９に示されるが如き変換テーブルに従って、かかる多階調化処理画素データＰＤＳを第０〜第１４ビットからなる駆動画素データＧＤに変換して、メモリ４に供給する。
【００２５】
メモリ４は、駆動制御回路２から供給された書込信号に従って上記駆動画素データＧＤを順次書き込む。ここで、１画面分、つまり第１行・第１列〜第ｎ行・第ｍ列の各画素に対応した(ｎ×ｍ)個分の駆動画素データＧＤ１１〜ＧＤｎｍの書き込みが終了すると、メモリ４は、以下の如き読み出し動作を行う。
先ず、メモリ４は、駆動画素データＧＤ１１〜ＧＤｎｍ各々の第０ビット目を初期化データビットＲＤＢ１１〜ＲＤＢｎｍと捉え、これらを１表示ライン分ずつ読み出してアドレスドライバ６に供給する。
【００２６】
次に、メモリ４は、駆動画素データＧＤ１１〜ＧＤｎｍ各々の第１ビット目を駆動画素データビットＤＢ１１１〜ＤＢ１ｎｍと捉え、これらを１表示ライン分ずつ読み出してアドレスドライバ６に供給する。次に、メモリ４は、駆動画素データＧＤ１１〜ＧＤｎｍ各々の第２ビット目を駆動画素データビットＤＢ２１１〜ＤＢ２ｎｍと捉え、これらを１表示ライン分ずつ読み出してアドレスドライバ６に供給する。次に、メモリ４は、駆動画素データＧＤ１１〜ＧＤｎｍ各々の第３ビット目を駆動画素データビットＤＢ３１１〜ＤＢ３ｎｍと捉え、これらを１表示ライン分ずつ読み出してアドレスドライバ６に供給する。以下、同様にして、メモリ４は、駆動画素データＧＤ１１〜ＧＤｎｍ各々の第４ビット目〜第１４ビット目各々を駆動画素データビットＤＢ３〜ＤＢ１４と捉え、夫々、１表示ライン分ずつ読み出してアドレスドライバ６に供給する。
【００２７】
駆動制御回路２は、図１０に示されるが如き発光駆動フォーマットに従ってＰＤＰ１０を階調駆動すべき各種タイミング信号を発生して、アドレスドライバ６、第１サスティンドライバ７及び第２サスティンドライバ８各々に供給する。
尚、図１０に示される発光駆動フォーマットでは、１フィールドの表示期間を１４個のサブフィールドＳＦ１〜ＳＦ１４に分割し、各サブフィールド内において画素データ書込行程Ｗc及び発光維持行程Ｉcを夫々実行する。更に、先頭のサブフィールドＳＦ１においてのみで選択初期化行程ＳＲcを実行し、最後尾のサブフィールドＳＦ１４においてのみで消去行程Ｅを実行する。この際、図１０に示される発光駆動フォーマットでは、各画素データ書込行程Ｗcでの画素データの書込方法として、選択消去アドレス法を採用している。
【００２８】
図１１は、図１０に示される発光駆動フォーマットに従ってアドレスドライバ６、第１サスティンドライバ７及び第２サスティンドライバ８各々がＰＤＰ１０の列電極及び行電極対に印加する各種駆動パルスと、その印加タイミングを示す図である。
図１１において、サブフィールドＳＦ１のみで実施される選択初期化行程ＳＲcでは、アドレスドライバ６は、上記メモリ４から読み出された初期化データビットＲＤＢ１１〜ＲＤＢｎｍ各々に応じたパルス電圧を有する初期化データパルスを生成する。例えば、アドレスドライバ６は、上記初期化データビットＲＤＢの論理レベルが"１"である場合には高電圧、"０"である場合には低電圧(０ボルト)の初期化データパルスを生成する。そして、アドレスドライバ６は、かかる初期化データパルスを１表示ライン分ずつグループ化した初期化データパルス群ＲＤＰ１〜ＲＤＰｎを、図１１に示されるように順次、ＰＤＰ１０の列電極Ｄ１〜Ｄｍに印加して行く。更に、かかる選択初期化行程ＳＲcでは、第２サスティンドライバ８が、上記初期化データパルス群ＲＤＰ１〜ＲＤＰｎ各々の印加タイミングと同一タイミングにて負極性の走査パルスＳＰＷを発生し、これを図１１に示されるが如く行電極Ｙ１〜Ｙｎへと順次印加して行く。
【００２９】
この際、上記走査パルスＳＰＷが印加された表示ラインと、高電圧の初期化データパルスが印加された"列"との交差部の放電セルにのみ書込放電が生起され、その放電セルの放電空間内には荷電粒子が発生する。そして、かかる書込放電の終息後、その放電セル内には壁電荷が形成され、この放電セルは"発光セル"の状態に初期化される。一方、上記走査パルスＳＰＷが印加されたものの低電圧の初期化データパルスが印加された放電セルには上述のような書込放電は生起されない。よって、その放電セル内には上述した如き壁電荷が形成されず、この放電セルは"非発光セル"状態のままである。
【００３０】
そして、走査パルスＳＰＷが行電極Ｙｎに印加された後、第２サスティンドライバ８は、図１１に示されるが如き正極性のプライミングパルスＰＰＹを行電極Ｙ１〜Ｙｎの各々に同時に印加する。その後、第１サスティンドライバ７は、図１１に示されるが如き正極性のプライミングパルスＰＰＸを行電極Ｘ１〜Ｘｎの各々に同時に印加する。上記プライミングパルスＰＰＹ及びプライミングパルスＰＰＸの印加により、壁電荷が残留している放電セルのみで２回分のプライミング放電が生起され、その放電終息後に再び壁電荷が形成される。つまり、前述した如き書込放電の生起された放電セルに対してのみにプライミング放電が生起され、上記書込放電によって形成されたものの時間経過と共に減少してしまった荷電粒子が再形成されるのである。
【００３１】
ここで、上記書込放電が生起されるのか否かは、図９に示される駆動画素データＧＤの第０ビットの論理レベルに依存している。尚、かかる駆動画素データＧＤの第０ビットは、図９に示されるように、多階調化処理画素データＰＤＳが"００００"、すなわち輝度レベル"０"を表す場合には論理レベル"０"となり、ＰＤＳが輝度レベル"０"以外の輝度を表す場合には、論理レベル"１"となる。そして、駆動画素データＧＤの第０ビットが論理レベル"１"である場合に限り上述した如き書込放電を生起させ、第０ビットが論理レベル"０"である場合には一切放電を起こさないのである。
【００３２】
従って、上記選択初期化行程ＳＲcの実行によれば、輝度レベル"０"以外の輝度を表す画素データに対応した放電セルの各々には上記書込放電に伴う壁電荷が形成され、"発光セル"の状態に初期化される。一方、輝度レベル"０"を表す画素データに対応した放電セルの各々には放電が起こらないので上述した如き壁電荷も形成されず、"非発光セル"の状態のままとなる。すなわち、そもそも輝度レベル"０"の表示では放電セルを発光させる必要は無いので、この放電セルに対しては、"発光セル"の状態に初期化させる為の書込放電を生起させないようにしたのである。
【００３３】
次に、各サブフィールド内で実施される画素データ書込行程Ｗcでは、アドレスドライバ６が、上記メモリ４から供給された駆動画素データビットＤＢに応じたパルス電圧を有する画素データパルスを生成する。例えば、アドレスドライバ６は、駆動画素データビットＤＢの論理レベルが"１"である場合には高電圧の画素データパルスを生成し、"０"である場合には低電圧(０ボルト)の画素データパルスを生成する。そして、アドレスドライバ６は、上記画素データパルスを１表示ライン分毎にグループ化した画素データパルス群ＤＰを順次、列電極Ｄ１〜Ｄｍに印加して行く。
【００３４】
ここで、サブフィールドＳＦ１の画素データ書込行程Ｗcでは、メモリ４からは、前述した如き駆動画素データビットＤＢ１１１〜ＤＢ１ｎｍ各々が１表示ライン分ずつ順次読み出される。従って、この間、アドレスドライバ６は、かかる駆動画素データビットＤＢ１１１〜ＤＢ１ｎｍに基づいて生成した１表示ライン分毎の画素データパルス群ＤＰ１、ＤＰ２、ＤＰ３、・・・・、ＤＰｎを図１１に示されるように順次、列電極Ｄ１〜Ｄｍに印加して行く。又、サブフィールドＳＦ２の画素データ書込行程Ｗcでは、メモリ４からは、前述した如き駆動画素データビットＤＢ２１１〜ＤＢ２ｎｍ各々が１表示ライン分ずつ順次読み出される。従って、この間、アドレスドライバ６は、かかる駆動画素データビットＤＢ２１１〜ＤＢ２ｎｍに基づいて生成した１表示ライン分毎の画素データパルス群ＤＰ１、ＤＰ２、ＤＰ３、・・・・、ＤＰｎを図１１に示されるように順次、列電極Ｄ１〜Ｄｍに印加して行く。以下、同様にしてサブフィールドＳＦ３〜ＳＦ１４各々の画素データ書込行程Ｗcにおいて、アドレスドライバ６は、メモリ４から読み出された駆動画素データビットＤＢ３〜ＤＢ１４各々に基づく１表示ライン分毎の画素データパルス群ＤＰ１、ＤＰ２、ＤＰ３、・・・・、ＤＰｎを順次、列電極Ｄ１〜Ｄｍに印加して行く。
【００３５】
更に、上記画素データ書込行程Ｗcでは、第２サスティンドライバ８が、上記画素データパルス群ＤＰ1、ＤＰ2、・・・・、ＤＰn各々の印加タイミングと同一タイミングにて負極性の走査パルスＳＰDを発生する。そして、かかる走査パルスＳＰDを図１１に示されるように、行電極Ｙ1〜Ｙnへと順次印加して行く。かかる画素データ書込行程Ｗcにおいて、上記走査パルスＳＰDが印加された表示ラインと、高電圧の画素データパルスが印加された"列"との交差部の放電セルにのみ放電(選択消去放電)が生じる。かかる選択消去放電により、その放電セル内に形成されていた壁電荷は消滅し、この放電セルは"非発光セル"の状態に推移する。一方、上記走査パルスＳＰDが印加されたものの低電圧の画素データパルスが印加された放電セルには上述のような選択消去放電は生起されず、上記選択初期化行程ＳＲcにて初期化された状態、つまり"発光セル"の状態が保持される。
【００３６】
すなわち、画素データ書込行程Ｗcによれば、入力映像信号に対応した各画素毎の画素データに応じて各放電セルが"発光セル"あるいは"非発光セル"の状態に設定される、いわゆる画素データの書込が為されるのである。
次に、各サブフィールド内の発光維持行程Ｉcでは、第１サスティンドライバ７及び第２サスティンドライバ８各々が、図１１に示されるが如く行電極Ｘ１〜Ｘｎ及びＹ１〜Ｙｎに対して交互に正極性の維持パルスＩＰＸ及びＩＰＹを繰り返し印加する。この際、各発光維持行程Ｉcにおいて印加すべき維持パルスＩＰの回数は、各サブフィールドの階調輝度の重み付けに応じて異なっている。例えば、サブフィールドＳＦ１での発光実施回数(プライミングパルスＰＰＸ及びＰＰＹに基づく２回分＋ＳＦ１の発光維持行程Ｉcで印加する維持パルスＩＰの数)を"１"とした場合、
ＳＦ１：１
ＳＦ２：３
ＳＦ３：５
ＳＦ４：８
ＳＦ５：１０
ＳＦ６：１３
ＳＦ７：１６
ＳＦ８：１９
ＳＦ９：２２
ＳＦ10：２５
ＳＦ11：２８
ＳＦ12：３２
ＳＦ13：３５
ＳＦ14：３９
である。
【００３７】
かかる発光維持行程Ｉcの実行により、壁電荷が残留したままとなっている放電セル、すなわち"発光セル"のみが、上記維持パルスＩＰＸ及びＩＰＹが印加される度に維持放電し、上記回数(期間)分だけその維持放電に伴う発光を繰り返す。
次に、１フィールド表示期間中の最後尾のサブフィールドＳＦ１４のみで実施される消去行程Ｅでは、第２サスティンドライバ８が、図１１に示されるが如き消去パルスＥＰを行電極Ｙ１〜Ｙｎに印加して全放電セルを一斉に消去放電せしめる。これにより、各放電セル内に残留していた壁電荷は全て消滅する。
【００３８】
以上の如き動作により、ＰＤＰ１０の画面上には、１フィールド表示期間内において上記サブフィールドＳＦ各々の維持発光行程Ｉcで実施された発光の合計回数に応じた表示輝度が現れる。
尚、各サブフィールドの発光維持行程Ｉcで上記維持放電を生起させるか否かは、そのサブフィールド内の画素データ書込行程Ｗcにおいて選択消去放電を生起させるか否かにより決定する。ここで、図９に示されるが如き駆動画素データＧＤのビットパターンによれば、同図中において黒丸にて示されるように、１フィールド表示期間中における多くとも１つのサブフィールドの画素データ書込行程Ｗcにおいてのみで選択消去放電が生起される。よって、先頭サブフィールドＳＦ１の選択初期化行程ＳＲcにて形成された壁電荷は上記選択消去放電が生起されるまでの間残留して各放電セルは"発光セル"の状態を維持する。従って、その間に存在するサブフィールド各々(白丸にて示す)の発光維持行程Ｉc各々において連続して発光が生じることになる。この際、図９に示されるように、上記選択消去放電によって一旦、非発光状態に推移した放電セルは、その１フィールド内において再び"発光セル"の状態に推移することはない。よって、図１に示されるが如き、１フィールド表示期間内において放電セルが発光状態にある期間と、非発光状態にある期間とが反転するような発光パターンは存在しないので、偽輪郭の発生が抑制されるようになる。
【００３９】
図９に示されるが如き１５系統のビットパターンを取り得る駆動画素データＧＤを用いて、図１０及び図１１に示されるが如き階調駆動を実施すれば、各ビットパターンに応じた１５系統の発光駆動が為され、
｛0、1、4、9、17、27、40、56、75、97、122、150、182、217、255｝
なる１５階調分の中間表示輝度が得られる。
【００４０】
一方、Ａ／Ｄ変換器３にて得られた画素データＰＤは、８ビット、すなわち、２５６段階の中間調を表現し得るものである。そこで、上記１５階調の階調駆動によっても擬似的に２５６段階の中間調表示を実現させるべく、図３に示される多階調化処理回路３３によって多階調化処理を実施しているのである。
更に、本発明では、選択初期化行程ＳＲcにおいて、輝度レベル"０"の表示、つまり黒表示を担う放電セルに対してはその初期化の為の書込放電を生起させないようにしている。よって、この黒表示を担う放電セルでは一切、放電発光が生じないので、黒表示に対するコントラストが向上する。
【００４１】
尚、上記実施例においては、先頭のサブフィールドＳＦ１において、画素データ書込行程Ｗcを実行するようにしている。しかしながら、輝度レベル"０"以外の輝度レベルを担う放電セルは、必ずサブフィールドＳＦ１の発光維持行程Ｉcにおいて発光させることになるので、サブフィールドＳＦ１の画素データ書込行程Ｗcをわざわざ実施する必要はない。
【００４２】
図１２は、かかる点に鑑みて為された発光駆動フォーマットを示す図である。又、図１３は、この発光駆動フォーマットに従ってアドレスドライバ６、第１サスティンドライバ７及び第２サスティンドライバ８各々がＰＤＰ１０の列電極及び行電極対に印加する各種駆動パルスと、その印加タイミングを示す図である。
図１２に示される発光駆動フォーマットでは、各サブフィールド内において発光維持行程Ｉcを実行し、先頭のサブフィールドＳＦ１を除く他のサブフィールドの各々において画素データ書込行程Ｗcを実行する。そして、先頭のサブフィールドＳＦ１においてのみで選択初期化行程ＳＲc'を実行し、最後尾のサブフィールドＳＦ１４においてのみで消去行程Ｅを実行する。
【００４３】
尚、図１２及び図１３に示される階調駆動では、サブフィールドＳＦ１を除く他のサブフィールドＳＦ２〜ＳＦ１４各々での動作は、図１０及び図１１に示されるものと同一である。よって、以下にサブフィールドＳＦ１内での動作のみ説明する。
図１３に示されるように、選択初期化行程ＳＲc'では、アドレスドライバ６が、上記メモリ４から読み出された初期化データビットＲＤＢ１１〜ＲＤＢｎｍ各々に応じたパルス電圧を有する初期化データパルスを生成する。この際、前述したように、初期化データビットＲＤＢとは、図９に示される駆動画素データＧＤの第０ビット目の論理レベルを示すものである。例えば、アドレスドライバ６は、上記初期化データビットＲＤＢの論理レベルが"１"である場合には高電圧、"０"である場合には低電圧(０ボルト)の初期化データパルスを生成する。そして、アドレスドライバ６は、かかる初期化データパルスを１表示ライン分ずつグループ化した初期化データパルス群ＲＤＰ１〜ＲＤＰｎを、図１３に示されるように順次、ＰＤＰ１０の列電極Ｄ１〜Ｄｍに印加して行く。更に、かかる選択初期化行程ＳＲc'では、第２サスティンドライバ８が、上記初期化データパルス群ＲＤＰ１〜ＲＤＰｎ各々の印加タイミングと同一タイミングにて負極性の走査パルスＳＰＷを発生し、これを行電極Ｙ１〜Ｙｎへと順次印加して行く。
【００４４】
この際、上記走査パルスＳＰＷが印加された表示ラインと、高電圧の初期化データパルスが印加された"列"との交差部の放電セルにのみ書込放電が生起され、その放電セルの放電空間内には荷電粒子が発生する。そして、かかる書込放電の終息後、その放電セル内には壁電荷が形成され、この放電セルは"発光セル"の状態に初期化される。一方、上記走査パルスＳＰＷが印加されたものの低電圧の初期化データパルスが印加された放電セルには上述のような書込放電は生起されない。よって、その放電セル内には上述した如き壁電荷が形成されず、この放電セルは"非発光セル"状態のままである。
【００４５】
ここで、上記書込放電が生起されるのか否かは、図９に示される駆動画素データＧＤの第０ビットの論理レベルに依存している。尚、かかる駆動画素データＧＤの第０ビットは、図９に示されるように、多階調化処理画素データＰＤＳが"００００"、すなわち輝度レベル"０"を表す場合には論理レベル"０"となり、ＰＤＳが輝度レベル"０"以外の輝度を表す場合には、論理レベル"１"となる。そして、駆動画素データＧＤの第０ビットが論理レベル"１"である場合に限り上述した如き書込放電を生起させ、第０ビットが論理レベル"０"である場合には一切放電を起こさないのである。
【００４６】
従って、上記選択初期化行程ＳＲc'の実行によれば、輝度レベル"０"以外の輝度を表す画素データに対応した放電セルの各々には上記書込放電に伴う壁電荷が形成されて、"発光セル"の状態に初期化される。一方、輝度レベル"０"を表す画素データに対応した放電セルの各々には放電が起こらないので上述した如き壁電荷も形成されず、"非発光セル"の状態のままとなる。すなわち、輝度レベルが"０"となる黒表示では放電セルを発光させる必要は無いので、この放電セルに対しては、"発光セル"の状態に初期化させる為の書込放電を生起させないようにしたのである。
【００４７】
上記選択初期化行程ＳＲc'の実行後、サブフィールドＳＦ１では画素データ書込行程Ｗcを実行せずに直ちに発光維持行程Ｉcを実行する。尚、画素データ書込行程Ｗcを実行しないので、図９に示される駆動画素データＧＤの第１ビット目は使用しない。サブフィールドＳＦ１での発光維持行程Ｉcによれば、上記選択初期化行程ＳＲc'において"発光セル"の状態に初期化された放電セルのみが、図１３に示されるが如き上記維持パルスＩＰＸ及びＩＰＹが交互に印加される度に維持放電してそれに伴う発光を繰り返す。
【００４８】
このように、図１２及び図１３に示される階調駆動におけるサブフィールドＳＦ１では、選択初期化行程ＳＲc'の後、画素データ書込行程Ｗcを実行せずに発光維持行程Ｉcに移行するので、図１０及び図１１に示される駆動に比してサブフィールドＳＦ１の実行に費やされる時間が短縮される。従って、その時間短縮分だけ、サブフィールドＳＦ１〜ＳＦ１４各々の発光維持行程Ｉcで実施すべき発光回数を増加すれば高輝度表示が為されるようになる。又、上記時間短縮分だけ、１フィールド表示期間内でのサブフィールド数を増やせば輝度階調数も増加するので、画像の表示品質を高めることが可能となるのである。
【００４９】
尚、上記実施例に示される階調駆動では、低輝度レベルの画像に対応した映像信号が連続して供給された場合には維持放電の実施回数も減るので、各放電セル内のプライミング効果が低くなって放電が良好に生起されにくくなる。つまり、選択初期化行程ＳＲc(ＳＲc')での選択書込放電、及び画素データ書込行程Ｗcでの選択消去放電が不安定になるのである。
【００５０】
そこで、所定数のフィールド毎に、上記選択初期化行程ＳＲc(ＳＲc')の直前にプライミング放電を生起させるプライミング行程を設けることにより、選択初期化行程ＳＲc(ＳＲc')における選択書込放電を確実に生起させるようにする。この際、上記プライミング放電は、例えば図１１に示されるが如き正極性のプライミングパルスＰＰを行電極に印加することにより生起させる。
【００５１】
又、サブフィールド各々の内のいずれか１のサブフィールドでの画素データ書込行程Ｗcにて選択消去放電の対象となった放電セルを、その次のサブフィールドの画素データ書込行程Ｗcにおいて再び選択消去放電の対象とすることにより、画素データ書込動作を確実にするようにしても良い。この際、第２データ変換回路３４では図１４に示されるデータ変換テーブルを採用する。従って、このデータ変換テーブルに基づいて変換された駆動画素データＧＤによれば、図１４中の黒丸に示されるように、互いに連続した２つのサブフィールド各々の画素データ書込行程Ｗｃにて、連続して選択消去放電が実施されるのである。かかる動作によれば、例え、１回目の選択消去放電で放電セル内の壁電荷を正常に消去させることが出来なくても、２回目の選択消去放電により壁電荷の消去が為されるようになるので、画素データ書込動作が確実に為される。
【００５２】
【発明の効果】
以上詳述した如く、本発明においては、先頭のサブフィールドにおいてのみで、プラズマディスプレイパネルの放電セル各々の内で輝度レベル０の表示を担う放電セルを除く他の放電セルのみを選択的に書込放電せしめてこれらを発光セルの状態に初期化する。そして、先頭サブフィールドを除く他のサブフィールド各々の内のいずれか１のサブフィールドにおいてのみで上記発光セルの状態にある放電セルを画素データに応じて選択的に消去放電せしめて非発光セルの状態に推移せしめる。更に、各サブフィールドにおいて上記発光セルの状態にある放電セルのみをそのサブフィールドの重み付けに対応して割り当てた発光回数だけ発光せしめる。
【００５３】
よって、１フィールドの表示期間内において放電セルが発光状態にある期間と、非発光状態にある期間とが反転するような発光パターンが存在しないので、偽輪郭の発生が抑制されるようになる。更に、本発明においては、輝度レベル０の表示(黒表示)を担うことになる放電セルに対しては、初期化、つまり壁電荷の形成を行わない。従って、本発明によれば、黒表示を担うことになる放電セルでは、壁電荷を形成させる為の放電(発光を伴う)が一切為されないので、黒表示でのコントラストが向上するのである。
【図面の簡単な説明】
【図１】サブフィールド法に基づく従来の輝度階調動作を説明する為の図である。
【図２】本発明による駆動方法に従ってプラズマディスプレイパネルを駆動するプラズマディスプレイ装置の概略構成を示す図である。
【図３】データ変換回路３０の内部構成を示す図である。
【図４】第１データ変換回路３２によるデータ変換特性を示す図である。
【図５】多階調処理回路３３の内部構成を示す図である。
【図６】誤差拡散処理回路３３０の動作を説明する為の図である。
【図７】ディザ処理回路３５０の内部構成を示す図である。
【図８】ディザ処理回路３５０の動作を説明する為の図である。
【図９】第２データ変換回路３４におけるデータ変換テーブルと、１フィールド表示期間内での発光駆動パターンとを示す図である。
【図１０】本発明による駆動方法に基づく発光駆動フォーマットの一例を示す図である。
【図１１】図１０に示される発光駆動フォーマットに従ってＰＤＰ１０に印加される各種駆動パルスと、その印加タイミングを示す図である。
【図１２】本発明による駆動方法に基づく発光駆動フォーマットの他の一例を示す図である。
【図１３】図１２に示される発光駆動フォーマットに従ってＰＤＰ１０に印加される各種駆動パルスと、その印加タイミングを示す図である。
【図１４】画素データ書込動作を確実にする際に第２データ変換回路３４で採用するデータ変換テーブルと、１フィールド表示期間内での発光駆動パターンとを示す図である。
【主要部分の符号の説明】
２  駆動制御回路
６  アドレスドライバ
７  第１サスティンドライバ
８  第２サスティンドライバ
１０  ＰＤＰ
３０  データ変換回路
３２  第１データ変換回路
３３  多階調化処理回路
３４  第２データ変換回路
【図１】
0003738890.tif 000002
【図２】
0003738890.tif 000003
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
0003738890.tif 000011
【図１１】
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【図１２】
0003738890.tif 000013
【図１３】
0003738890.tif 000014
【図１４】
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