(57)【特許請求の範囲】
【請求項１】
ＰチャネルＭＯＳトランジスタ及びＮチャネルＭＯＳトランジスタを備えたＣＭＯＳデバイスとポリシリコン抵抗体を備えた半導体装置において、
前記ＮチャネルＭＯＳトランジスタ上及び前記ポリシリコン抵抗体上に、膜厚が５〜８０ｎｍの熱酸化膜を介してシリコン窒化膜が形成されており、
前記ＰチャネルＭＯＳトランジスタ上にはシリコン窒化膜が形成されていないことを特徴とする半導体装置。
【請求項２】
ＰチャネルＭＯＳトランジスタ及びＮチャネルＭＯＳトランジスタを備えたＣＭＯＳデバイスとポリシリコン抵抗体を備えた半導体装置において、
前記ＰチャネルＭＯＳトランジスタ上、前記ＮチャネルＭＯＳトランジスタ及び前記ポリシリコン抵抗体上に、膜厚が５〜８０ｎｍの熱酸化膜を介してシリコン窒化膜が形成されていることを特徴とする半導体装置。
【請求項３】
ＰチャネルＭＯＳトランジスタ及びＮチャネルＭＯＳトランジスタを備えたＣＭＯＳデバイスとポリシリコン抵抗体を備えた半導体装置において、
前記ＮチャネルＭＯＳトランジスタ上及び前記ポリシリコン抵抗体上に、膜厚が５〜８０ｎｍの熱酸化膜を介してシリコン窒化膜が形成されており、
前記ＰチャネルＭＯＳトランジスタとして、上層に膜厚が５〜８０ｎｍの熱酸化膜を介してシリコン窒化膜が形成されているものと、上層にシリコン窒化膜が形成されていないものが混載されていることを特徴とする半導体装置。
【請求項４】
前記シリコン窒化膜の膜厚は５〜３０ｎｍである請求項１、２又は３のいずれかに記載の半導体装置。
【請求項５】
前記ＰチャネルＭＯＳトランジスタは、Ｐ型不純物が導入されたポリシリコン膜からなるゲート電極を備えた表面チャネル型ＰチャネルＭＯＳトランジスタを含む請求項１から４のいずれかに記載の半導体装置。
【請求項６】
前記ポリシリコン抵抗体の形成領域において、前記シリコン窒化膜上に、不純物が導入されていないノンドープ酸化膜が形成されており、前記ポリシリコン抵抗体は、前記ノンドープ酸化膜上に形成された層間絶縁膜を介して、アルミニウムを含む金属材料からなり、膜厚は４００ｎｍ以上である金属配線層で覆われている請求項１から５のいずれかに記載の半導体装置。
【請求項７】
前記ポリシリコン抵抗体の形成領域において、前記金属配線層の上層には他の金属配線層が形成されていない請求項６に記載の半導体装置。
【請求項８】
前記ポリシリコン抵抗体の形成領域において、前記ポリシリコン抵抗体は３０００Ω／□以下のシート抵抗値をもち、前記シリコン窒化膜上に、不純物が導入されていないノンドープ酸化膜が形成されており、前記ポリシリコン抵抗体の上層には金属配線層が形成されていない請求項１から５のいずれかに記載の半導体装置。
【請求項９】
検出すべき電圧を分圧して分圧電圧を供給するための分圧抵抗と、基準電圧を供給するための基準電圧源と、前記分圧抵抗からの分圧電圧と前記基準電圧源からの基準電圧を比較するための比較回路を備えたアナログ集積回路を備え、
前記基準電圧源及び前記比較回路のうち少なくとも一方が請求項１から８のいずれかに記載のＣＭＯＳデバイスを備え、前記分圧抵抗を構成する抵抗回路は請求項１から８のいずれかに記載のポリシリコン抵抗体を備えていることを特徴とする半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置に関し、特にＰチャネルＭＯＳ（metal oxide semiconductor）トランジスタ及びＮチャネルＭＯＳトランジスタを備えたＣＭＯＳ（相補型ＭＯＳ）デバイスとポリシリコン抵抗体を備えた半導体装置に関するものである。
このような半導体装置は例えばアナログ用ＩＣ（集積回路）に適用される。
【０００２】
【従来の技術】
ロジック用半導体装置は主にＣＭＯＳデバイスのみで構成されているが、アナログ用半導体装置はＣＭＯＳデバイスに加えてポリシリコン膜からなる高抵抗のポリシリコン抵抗体を搭載している場合が多い。アナログ用半導体装置において各デバイスに要求される特性は、ロジック用半導体装置とは大きく異なる。例えばパワーマネージメントＩＣなどのアナログ用ＩＣの場合、回路自体の消費電流を極力低減するためにＭＯＳトランジスタのリーク電流を抑える必要が有り、同時に低いオン抵抗と低電圧動作をも両立させる必要がある。
【０００３】
また、アナログ用半導体装置において、ＭＯＳトランジスタのしきい値電圧制御性及びしきい値電圧安定性（ドリフト）やポリシリコン抵抗体の抵抗値制御性及び抵抗値安定性（ドリフト）は、例えば差動増幅回路や基準電圧発生回路などのアナログ回路の出力精度に直接影響するので、ロジック用とは比較にならないほどの高い性能を要求される。ここで、制御性とは、設定値に対するずれの度合いを意味し、面内バラツキやペア性（隣接する２つの素子間での特性のバラツキ）のことである。また、安定性とは、経時変化を意味し、パッケージング前後のしきい値電圧又は抵抗値のシフトや、ＰＣＢＴ（プレッシャークッカーバイアステスト）など環境試験前後のしきい値電圧又は抵抗値のシフトなどを意味する。
【０００４】
このような要求に対して、ＰチャネルＭＯＳトランジスタ（以下、ＰＭＯＳと呼ぶ）としては、埋め込みチャネル型と呼ばれる構造ではリーク電流の低減が困難であるため、Ｐ型不純物を導入したポリシリコン膜をゲート電極（以下、Ｐ＋ポリゲート電極と呼ぶ）として備えた表面チャネル型ＰＭＯＳ（以下、Ｐ＋ポリＰＭＯＳと呼ぶ）を使用することが多い。Ｐ＋ポリＰＭＯＳの最大の特徴は、低しきい値電圧と低リーク電流を両立しやすいことであり、回路の低電圧動作を可能にする。
【０００５】
同一半導体基板上にアナログ回路とロジック回路が混載されている場合は、Ｐ＋ポリＰＭＯＳでアナログ回路を構成し、Ｎ型不純物を導入したポリシリコン膜からなるゲート電極（以下、Ｎ＋ポリゲート電極と呼ぶ）を備えた埋め込みチャネル型ＰＭＯＳ（以下、Ｎ＋ポリＰＭＯＳと呼ぶ）でロジックを構成するといった使い分けが多分に行なわれ、とりわけアナログ回路に用いられるＰ＋ポリＰＭＯＳの性能が重視される傾向にある。
【０００６】
しかし、Ｐ＋ポリＰＭＯＳはしきい値電圧制御性及びしきい値電圧安定性の制御がＮ＋ポリＰＭＯＳよりも困難である。原因はＰ＋ポリゲート電極を構成するポリシリコン膜中の不純物濃度がＮ＋ポリゲート電極よりも低く、ダングリングボンド（シリコン原子の未結合手）が多く存在するため、ゲート酸化膜とＰ＋ポリゲート電極の界面などに存在する界面準位が多いためと考えられる。
一方、ＮチャネルＭＯＳトランジスタ（以下、ＮＭＯＳと呼ぶ）についても、しきい値電圧制御性及びしきい値電圧安定性を向上させる必要がある。
【０００７】
従来、配線工程の層間絶縁膜としてよく用いられるＴＥＯＳ（tetra ethyl ortho silicate）酸化膜やパッシベーション保護膜としてよく用いられるプラズマ窒化膜には多量の水素が含まれている。その水素が、金属配線層のアロイ時の熱処理や樹脂封止時の熱処理、さらには製品完成後に行なわれる環境試験であるＰＣＢＴ試験等によって、ゲート酸化膜まで拡散し、ポリシリコン膜とゲート酸化膜の界面やゲート酸化膜中にトラップ準位を作り、ＭＯＳトランジスタのしきい値電圧のドリフトやホットキャリア耐性の劣化を促すという問題があった。
【０００８】
ＭＯＳトランジスタのしきい値電圧制御性及びしきい値電圧安定性並びにホットキャリア耐性を向上させる方法として、シリコン窒化膜でＭＯＳトランジスタを覆うことが提案されている（特開平６−１６３５２２号公報参照）。
この従来技術では、水素に対して遮へい効果をもつシリコン窒化膜の作用により、ＴＥＯＳ膜やプラズマ窒化膜からゲート酸化膜に水素が拡散するのを防止している。
【０００９】
また、回路の一部を構成する抵抗体として、例えばポリシリコン膜からなるポリシリコン抵抗体が用いられる。ポリシリコン抵抗体をアナログ回路に適用する場合、ＳＲＡＭ（static random access memory）などのロジック回路に用いられる場合以上に、高い抵抗比精度及び安定性を得る必要がある。
【００１０】
ポリシリコン抵抗体における精度のバラツキの原因としては、ＭＯＳトランジスタの場合と同じく、ＴＥＯＳ膜やプラズマ窒化膜からの水素の拡散が原因と考えられている。ポリシリコン抵抗体の抵抗比精度及び安定性の向上を図る方法として、シリコン窒化膜の遮へい効果による対策が提案されている（特公平５−５６６６１号公報参照）。
【００１１】
個々のデバイスに対する対策の提案は上述のとおりであるが、アナログ用半導体装置として機能させるには個々のデバイスの性能を低下させること無く、同一半導体基板上に混載させなければならない。
【００１２】
図１４に、水素遮へい用のシリコン窒化膜を備えたアナログ用ＣＭＯＳを搭載した従来の半導体装置の断面図を示す。
半導体基板１に、Ｐ型不純物が導入されたＰウエル領域（ＰＷ）３、及びＮ型不純物が導入されたＮウエル領域（ＮＷ）５，７が形成されている。Ｐウエル領域３及びＮウエル領域５，７は半導体基板１の表面に形成された厚い酸化膜からなる素子分離領域９により分離されている。
【００１３】
Ｐウエル領域３上及びＮウエル領域５上に、ゲート酸化膜１１を介して、Ｎ型不純物が導入されたポリシリコン膜からなるＮ＋ポリゲート電極１３が形成されている。Ｎウエル領域７上に、ゲート酸化膜１１を介して、Ｐ型不純物が導入されたポリシリコン膜からなるＰ＋ポリゲート電極１５が形成されている。
【００１４】
Ｎ＋ポリゲート電極１３は、例えばノンドープのポリシリコン膜をＣＶＤ（化学的気相成長）法などにより半導体基板１上全面に形成した後、そのノンドープのポリシリコン膜にリンなどのＮ型不純物をイオン注入や、ＰＨ3などを原料ガスとした熱拡散により高濃度に導入し、その後、エッチング技術により所望の形状にパターニングして形成する。
【００１５】
Ｐ＋ポリゲ−ト電極１５は、Ｎ＋ポリゲ−ト電極１３の形成と同時に例えばノンドープのポリシリコン膜をＣＶＤ法などにより半導体基板１上全面に形成し、ＣＶＤ法などで形成した酸化膜やフォトレジストによりＮ型高濃度不純物導入領域をマスクした後、エッチング技術によりポリシリコン膜を所望の形状にパターニングし、ＰＭＯＳのソース／ドレイン形成用のイオン注入と同時にＰ＋ポリゲート電極用のポリシリコン膜へＰ型不純物を導入して形成する方法や、Ｐ＋ポリゲート電極１５用のポリシリコン膜のパターニング前にイオン注入でＰ型不純物を導入する方法などにより形成される。
【００１６】
ゲート酸化膜１１、Ｎ＋ポリゲート電極１３及びＰ＋ポリゲート電極１５の側壁に、ＣＶＤ法とエッチバック技術によって形成された酸化膜からなるサイドウォール１７が形成されている。Ｐウエル領域３にはＮＭＯＳのソース／ドレイン領域を構成し、Ｎ型不純物が低濃度に注入されたＮ−拡散層（Ｎ−）１９及びＮ型不純物が高濃度に注入されたＮ＋拡散層（Ｎ＋）２１が形成されている。Ｎウエル領域５，７にはＰＭＯＳのソース／ドレイン領域を構成し、Ｐ型不純物が低濃度に注入されたＰ−拡散層（Ｐ−）２３及びＰ型不純物が高濃度に注入されたＰ＋拡散層（Ｐ＋）２５が形成されている。
【００１７】
素子分離領域９上には、ポリシリコン膜からなる抵抗素子３３が形成されている。抵抗素子３３は、ポリシリコン抵抗体３５と、ポリシリコン抵抗体３５の両端側に形成された電気的接続用の低抵抗ポリシリコン膜３７により構成されている。抵抗素子３３は、ゲート電極１３，１５と同時に形成するが、ノンドープのポリシリコン膜を形成した後、ポリシリコン抵抗体３５の形成領域に所望の抵抗値を得るためのＮ型不純物をイオン注入により導入し、その後、例えばＣＶＤ法などにより形成した酸化膜によりポリシリコン抵抗体３５をマスクした状態で、低抵抗ポリシリコン膜３７の形成領域にＮ型不純物であるリンを高濃度に導入することによって形成する。低抵抗ポリシリコン膜３７には、電気的接続を良好にするために、Ｎ＋ポリゲート電極１３と同じ濃度でＮ型不純物が高濃度に導入されている。
【００１８】
これらのＭＯＳトランジスタ及び抵抗素子３３の上を覆うように、例えば常圧ＣＶＤにより形成した膜厚が約１００〜３００ｎｍ（ナノメートル）のＣＶＤ酸化膜８３が形成されている。ＣＶＤ酸化膜８３は、抵抗素子３３のポリシリコン抵抗体３５の抵抗値制御性を維持するために、不純物が含まれていない酸化膜（ＮＳＧ膜）により形成され、かつ後工程で上層に形成されるＢＰＳＧ（borophosphosilicate glass）膜からＭＯＳトランジスタ及び抵抗素子３３への不純物拡散を阻止できる膜厚、すなわち約１００〜３００ｎｍの膜厚が必要である。
【００１９】
ＣＶＤ酸化膜８３上に膜厚が約１〜２０ｎｍのシリコン窒化膜４１が形成されている。シリコン窒化膜４１を、ＣＶＤ酸化膜８３を介することなく、ポリシリコン抵抗体３５上に直接形成すると、シリコン窒化膜４１の形成と同時にポリシリコン抵抗体３５がグレインの異常成長を起こし、抵抗値制御性が著しく低下するので、ＣＶＤ酸化膜８３の形成が必要である。シリコン窒化膜４１は、後工程で上層に形成されるＴＥＯＳ膜などの層間絶縁膜やパッシベーション保護膜としてのプラズマ窒化膜などに多量に含まれる水素を遮へいし、ＮＭＯＳのホットキャリア耐性の劣化を低減する。シリコン窒化膜４１の形成方法は、例えばＳｉＨ2Ｃｌ2及びＮＨ3を原料ガスとした約７００℃程度の温度条件での減圧ＣＶＤ法を挙げることができる。
【００２０】
シリコン窒化膜４１上に層間絶縁膜であるＢＰＳＧ膜４５が形成されている。ＢＰＳＧ膜４５は、例えば常圧ＣＶＤにより堆積された後、表面を平坦化するために約８００〜９００℃の温度で熱処理が施されて形成される。ＮＭＯＳ、ＰＭＯＳ及び抵抗素子３３上のＣＶＤ酸化膜８３、シリコン窒化膜４１及びＢＰＳＧ膜４５には電気接続用のコンタクトホールが選択的に形成されている。図１４ではコンタクトホールの一部は図示されていない。
【００２１】
ＢＰＳＧ膜４５上及びコンタクトホール内に、チタンなどのバリアメタル及び配線層材料であるアルミニウムがスパッタ法などにより順次堆積され、それらの金属膜がパターニングされて選択的に第１配線層４７が形成されている。第１配線層４７の形成工程では、第１配線層４７のパターニング工程後に、約４２０℃の温度にて水素雰囲気中でメタルアロイが行なわれる。
【００２２】
ＢＰＳＧ膜４５上及び第１配線層４７上に、例えばプラズマＣＶＤ法によるＴＥＯＳ酸化膜及びその上に形成された平坦化のためのＳＯＧ膜（spin on glass）膜からなる第２層間絶縁膜４９が形成されている。第１配線層４７上の第２層間絶縁膜４９には、第１配線層４７と第２配線層５１を電気接続するためのスルーホールが選択的に形成されている。図１４ではスルーホールの一部は図示されていない。
【００２３】
第２層間絶縁膜４９上及びスルーホール内に、スパッタ法により堆積されたアルミニウムがパターニングされてなる第２配線層５１が形成されている。
第２層間絶縁膜４９上及び第２配線層５１上に、例えばプラズマＣＶＤ法などで形成されたパッシベーション保護膜としてのプラズマ窒化膜５３が形成されている。
【００２４】
この従来技術では、シリコン窒化膜４１により、上層膜からの水素がＭＯＳトランジスタ及び抵抗素子３３へ拡散するのを遮へいしているので、特にＮＭＯＳのホットキャリア耐性の劣化を低減でき、抵抗素子３３のポリシリコン抵抗体３５の抵抗値制御性も向上させることができる。
【００２５】
【発明が解決しようとする課題】
しかし、アナログ用として要求されるＭＯＳトランジスタのしきい値電圧制御性及びしきい値電圧安定性やポリシリコン抵抗体の抵抗値安定性には不十分であることが見出され、有効に機能する各デバイスを混載することは困難であり、いずれかのデバイス特性を犠牲にしていた。
【００２６】
第１に、ＮＭＯＳのしきい値電圧安定性がアナログ用デバイスの性能としては不足していることが明らかになった。例えば基準電圧回路や差動増幅回路などのアナログ回路の入力段はＮＭＯＳで構成されており、しきい値電圧のドリフトはアナログ出力のドリフトを招く。ＮＭＯＳにおけるしきい値電圧のドリフトの原因は、ゲート電極上の酸化膜がＣＶＤ法で形成されており、かつその膜厚が約１００〜３００ｎｍと厚いためである。
【００２７】
ＣＶＤ酸化膜は、形成後に８００度以上の高温で処理されたとしても膜質的にはポーラスであり、水素などを取り込みやすい。さらに、膜厚が厚いと水素の取り込みが助長される。従来技術のように、ＣＶＤ酸化膜上にシリコン窒化膜を形成する際、微量ながら水素が発生し、膜質がポーラスで膜厚が厚いＣＶＤ酸化膜に水素が取り込まれやすい。ＣＶＤ酸化膜に取り込まれた水素は、微量であっても、パッケージング時や環境試験時にＭＯＳトランジスタの特性の変化を引き起こすという問題があった。
【００２８】
第２に、従来技術のように半導体基板上全面をシリコン窒化膜で覆う方法ではＰＭＯＳ領域もシリコン窒化膜で覆われてしまい、しきい値電圧制御性が悪化するという問題があった。
ＰＭＯＳは、第１配線層形成後に行なわれる水素雰囲気中でのメタルアロイ時に、ゲート酸化膜界面に存在するトラップ準位を安定化させないとしきい値電圧が不安定となり、バラツキが増加するという不具合を引き起こす。特に、Ｐ＋ポリＰＭＯＳはその傾向が強く、シリコン窒化膜の有無でしきい値電圧が１５０ｍＶ（ミリボルト）もシフトしてしまうことが判明した。低電圧動作及び低リーク特性を強く求められるアナログ用半導体装置では、しきい値電圧制御性及びしきい値電圧安定性が高いＰ＋ポリＰＭＯＳの搭載ができなければ優れた製品の実現が困難となる。
【００２９】
ＰＭＯＳのしきい値電圧制御性に対しては、ＰＭＯＳ形成領域のシリコン窒化膜を除去することが提案されている（特開２０００−１８３１８２号公報）。
この方法を検証したところ、Ｎ＋ポリＰＭＯＳ及びＰ＋ポリＰＭＯＳのしきい値電圧制御性については向上させることができるが、Ｐ＋ポリＰＭＯＳのしきい値電圧安定性については逆に低下することが判明した。
【００３０】
しきい値電圧安定性の低下の原因は、前述のＮＭＯＳの場合と同じく、ＣＶＤ酸化膜の膜質と膜厚によるものである。シリコン窒化膜はＰＭＯＳ上にも一旦形成され、その後エッチング法により除去されるが、そのシリコン窒化膜形成過程でＣＶＤ酸化膜中に水素が取り込まれ、ＰＭＯＳの特性に影響を与える。
【００３１】
特に、ゲート電極に高電圧が長時間印可されるようなアナログ回路、例えば電流リミッター制御回路などの場合、しきい値電圧制御性よりもむしろ高い安定性が求められる。このように、アナログＩＣでは使用される回路形態によって、重視される特性が異なるため、最適なデバイス構造を選択する必要がある。
【００３２】
第３に、シリコン窒化膜の導入はポリシリコン抵抗体の抵抗値制御性には大きく貢献するが、応力が大きく、その影響はポリシリコン抵抗体の安定性を損なうことが新たに見出された。特に、パッケージング後の環境試験を行なうと、従来よりもドリフトが大きくなることが確認された。これは、シリコン窒化膜の応力によって、ポリシリコン膜のダングリングボンドに結合された水素が変動するためであり、その供給源はＣＶＤ酸化膜中に残存している水素と考えられる。したがって、ポリシリコン抵抗体の安定性を確保するには、ポリシリコン抵抗体上の酸化膜の改善とシリコン窒化膜の応力を緩和する手段の導入が必要であることが明らかになった。
【００３３】
以上のように、アナログ用デバイスに対しては、シリコン窒化膜の導入による性能向上を図る上で、ＭＯＳトランジスタ上及びポリシリコン抵抗体上の酸化膜の膜質及び膜厚の最適化が重要な要素であることを見出した。
本発明は、ＰＭＯＳ及びＮＭＯＳを備えたＣＭＯＳデバイスとポリシリコン抵抗体を備えた半導体装置において、ＰＭＯＳ及びＮＭＯＳのしきい値電圧制御性及びしきい値電圧安定性を向上させ、ポリシリコン抵抗体の抵抗値制御性及び抵抗値安定性を向上させることを目的とするものである。
【００３４】
【課題を解決するための手段】
本発明にかかる半導体装置の第１の態様は、ＰチャネルＭＯＳトランジスタ及びＮチャネルＭＯＳトランジスタを備えたＣＭＯＳデバイスとポリシリコン抵抗体を備えた半導体装置であって、上記ＮチャネルＭＯＳトランジスタ上及び上記ポリシリコン抵抗体上に、膜厚が５〜８０ｎｍの熱酸化膜を介してシリコン窒化膜が形成されており、上記ＰチャネルＭＯＳトランジスタ上にはシリコン窒化膜が形成されていないものである。
【００３５】
ＮチャネルＭＯＳトランジスタ（ＮＭＯＳ）上とポリシリコン抵抗体上を熱酸化膜を介してシリコン窒化膜で覆うことにより、ＴＥＯＳ膜やＳＯＧ膜などの層間絶縁膜やパッシベーション保護膜であるプラズマ窒化膜中に多量に含まれる水素がＮＭＯＳ及びポリシリコン抵抗体へ拡散するのを防止することができる。これにより、ＮＭＯＳのホットキャリア耐性の劣化を抑制することができ、ポリシリコン抵抗体の抵抗値制御性を向上させることができる。さらに、ＰチャネルＭＯＳトランジスタ（ＰＭＯＳ）上にはシリコン窒化膜が存在していないので、ＰＭＯＳのしきい値電圧制御性を低下させることは無い。
【００３６】
さらに、シリコン窒化膜下の酸化膜として熱酸化膜を用い、その熱酸化膜の膜厚を５〜８０ｎｍとすることにより、ＮＭＯＳのしきい値電圧安定性の向上とポリシリコン抵抗体の抵抗値安定性の向上を図ることができる。また、ＰＭＯＳ上にも熱酸化膜が形成されるために、ＣＶＤ酸化膜を用いた従来技術に比べてＰＭＯＳのしきい値電圧安定性の向上を図ることができる。
【００３７】
第２の態様は、ＰチャネルＭＯＳトランジスタ及びＮチャネルＭＯＳトランジスタを備えたＣＭＯＳデバイスとポリシリコン抵抗体を備えた半導体装置であって、上記ＰチャネルＭＯＳトランジスタ上、前記ＮチャネルＭＯＳトランジスタ上及び上記ポリシリコン抵抗体上に、膜厚が５〜８０ｎｍの熱酸化膜を介してシリコン窒化膜が形成されているものである。
【００３８】
第２の態様では、第１の態様と同様に、ＮＭＯＳ上とポリシリコン抵抗体上を熱酸化膜を介してシリコン窒化膜で覆うことにより、ＮＭＯＳのホットキャリア耐性の劣化を抑制することができ、ポリシリコン抵抗体の抵抗値制御性を向上させることができる。
さらに、ＰＭＯＳ上を熱酸化膜を介してシリコン窒化膜で覆うことにより、シリコン窒化膜よりも上層の膜に含まれる水素がＰＭＯＳへ拡散するのを防止することができるので、ＰＭＯＳのしきい値電圧安定性のさらなる向上を図ることができる。
さらに、第１の態様と同様に、シリコン窒化膜下の酸化膜として熱酸化膜を用い、その熱酸化膜の膜厚を５〜８０ｎｍとすることにより、ＮＭＯＳのしきい値電圧安定性の向上とポリシリコン抵抗体の抵抗値安定性の向上を図ることができる。
【００３９】
第３の態様は、ＰチャネルＭＯＳトランジスタ及びＮチャネルＭＯＳトランジスタを備えたＣＭＯＳデバイスとポリシリコン抵抗体を備えた半導体装置であって、上記ＮチャネルＭＯＳトランジスタ上及び上記ポリシリコン抵抗体上に、膜厚が５〜８０ｎｍの熱酸化膜を介してシリコン窒化膜が形成されており、上記ＰチャネルＭＯＳトランジスタとして、上層に膜厚が５〜８０ｎｍの熱酸化膜を介してシリコン窒化膜が形成されているものと、上層にシリコン窒化膜が形成されていないものが混載されているものである。
【００４０】
上層に熱酸化膜を介して窒化膜が形成されているＰＭＯＳは、上層にシリコン窒化膜が形成されていない場合に比べてしきい値電圧制御性は劣るが、第２の態様で説明したように、しきい値電圧安定性は優れている。
一方、上層に窒化膜が形成されていないＰＭＯＳは、第１の態様で説明したように、しきい値電圧制御性に優れている。
【００４１】
アナログ回路の場合、しきい値電圧制御性を優先する回路としきい値電圧安定性を優先する回路が同一半導体基板上に同時に存在することがあるので、両ＰＭＯＳを混載し、適材適所にデバイスを選択できれば、優れた製品をより実現しやすくなる。第３の態様を用いれば、ＰＭＯＳに要求される特性、すなわちしきい値電圧制御性重視又はしきい値電圧安定性重視ともに最適なデバイスを同一半導体基板上に形成することができる。
さらに、第１の態様と同様に、シリコン窒化膜下の酸化膜として熱酸化膜を用い、その熱酸化膜の膜厚を５〜８０ｎｍとすることにより、ＮＭＯＳのしきい値電圧安定性の向上とポリシリコン抵抗体の抵抗値安定性の向上を図ることができる。
【００４２】
【発明の実施の形態】
上記シリコン窒化膜の膜厚は５〜３０ｎｍであることが好ましい。その結果、ＮＭＯＳのホットキャリア耐性の向上とポリシリコン抵抗体の抵抗値安定性の向上を図ることができる。
【００４３】
上記ＰチャネルＭＯＳトランジスタの一例として、Ｐ型不純物が導入されたポリシリコン膜からなるゲート電極を備えた表面チャネル型ＰチャネルＭＯＳトランジスタ（Ｐ＋ポリＰＭＯＳ）を挙げることができる。Ｐ＋ポリＰＭＯＳはしきい値電圧制御性及びしきい値電圧安定性について水素の影響を大きく受けるので、本発明のＰＭＯＳに対する作用効果はＰ＋ポリＰＭＯＳに対して特に有効である。
【００４４】
上記ポリシリコン抵抗体の形成領域において、上記シリコン窒化膜上に、不純物が導入されていないノンドープ酸化膜が形成されており、上記ポリシリコン抵抗体は、上記ノンドープ酸化膜上に形成された層間絶縁膜を介して、アルミニウムを含む金属材料からなり、膜厚は４００ｎｍ以上である金属配線層で覆われていることが好ましい。
ポリシリコン抵抗体の抵抗値制御性は、上層に形成される層間絶縁膜などに含まれる水素が影響を及ぼすものであり、シリコン窒化膜による遮へい効果は絶大である。
【００４５】
しかし、その副作用としてシリコン窒化膜の応力が抵抗値安定性に影響を及ぼすことが判明した。
そこで、その応力緩和として、ポリシリコン抵抗体をノンドープ酸化膜及び層間絶縁膜を介して金属配線層で覆うことにより、抵抗値のドリフトを低減することができ、抵抗値安定性を向上させることができる。
さらに、シリコン窒化膜上にノンドープ酸化膜を備えているので、ノンドープ酸化膜の上層に形成される層間絶縁膜からのポリシリコン抵抗体への不純物拡散を防止することができ、抵抗値安定性を向上させることができる。
【００４６】
上記金属配線層として通常用いられるアルミニウム配線層の場合、４００ｎｍ以上の膜厚であればポリシリコン抵抗体に対するシリコン窒化膜の応力緩和の効果を有効に得ることができる。例えばバリアメタルとして用いられる窒化チタンだけでは、窒化チタンは硬いために応力緩和効果が不十分であり、また膜厚が薄い場合も緩和効果が少ない。４００ｎｍ以上の膜厚のアルミニウム配線層は、通常ＣＭＯＳデバイスに用いられているものであり、新たな製造工程を追加する必要が無く、コスト的にも有利である。
【００４７】
例えば高精度の分割抵抗比精度を求められるような場合において、微妙な上層膜の不均一性が精度を低下させるため、レイアウトにおいてバラツキ要因を排除する必要がある。
そこで、上記ポリシリコン抵抗体の形成領域において、上記金属配線層の上層には他の金属配線層が形成されていないことが好ましい。その結果、ポリシリコン抵抗体の抵抗値制御性を確保できる。
【００４８】
上記ポリシリコン抵抗体の形成領域において、上記ポリシリコン抵抗体の上層には金属配線層を形成しない場合、上記ポリシリコン抵抗体は３０００Ω／□以下のシート抵抗値をもち、上記シリコン窒化膜上に、不純物が導入されていないノンドープ酸化膜が形成されていることが好ましい。
ポリシリコン抵抗体のシート抵抗値を３０００Ω／□以下にすることにより、シリコン窒化膜による応力の影響を受けないようにすることができる。すなわちポリシリコン抵抗体の上層に応力緩和用の金属配線層を形成しなくても、抵抗値安定性の高いポリシリコン抵抗体を得ることができる。これにより、ポリシリコン抵抗体と金属配線層の間に形成される容量を低減することができ、高速動作を要求される回路系に用いることが可能となる。
【００４９】
本発明が適用される半導体装置としては、検出すべき電圧を分圧して分圧電圧を供給するための分圧抵抗と、基準電圧を供給するための基準電圧源と、上記分圧抵抗からの分圧電圧と上記基準電圧源からの基準電圧を比較するための比較回路を備えたアナログ集積回路を備えているものを挙げることができる。
【００５０】
そのような半導体装置の上記基準電圧源及び上記比較回路のうち少なくとも一方に本発明を構成するＣＭＯＳデバイスを適用することにより、本発明を構成するＰＭＯＳ及びＮＭＯＳはしきい値電圧制御性及びしきい値電圧安定性を向上させることができるので、上記基準電圧源もしくは上記比較回路又はその両方の出力の精度を向上させることができ、ひいては上記アナログ回路の出力の精度を向上させることができる。
【００５１】
さらに、上記分圧抵抗に本発明を構成するポリシリコン膜を適用することにより、本発明を構成するポリシリコン抵抗体は抵抗値制御性及び抵抗値安定性を向上させることができるので、分圧抵抗からの分圧電圧の精度を向上させることができ、ひいては上記アナログ回路の精度を向上させることができる。
【００５２】
【実施例】
図１は第１の実施例を示す断面図である。この実施例は第１の態様の一実施例である。
半導体基板１に、Ｐ型不純物が導入されたＰウエル領域（ＰＷ）３、及びＮ型不純物が導入されたＮウエル領域（ＮＷ）５，７が形成されている。Ｐウエル領域３及びＮウエル領域５，７は半導体基板１の表面に形成された厚い酸化膜からなる素子分離領域９により分離されている。
【００５３】
Ｐウエル領域３上及びＮウエル領域５上に、例えば膜厚が約１５ｎｍ程度のゲート酸化膜１１を介して、Ｎ型不純物が導入されたポリシリコン膜からなるＮ＋ポリゲート電極１３が形成されている。Ｎウエル領域７上に、ゲート酸化膜１１を介して、Ｐ型不純物が導入されたポリシリコン膜からなるＰ＋ポリゲート電極１５が形成されている。Ｎ＋ポリゲート電極１３及びＰ＋ポリゲート電極１５の膜厚は、例えば約４００ｎｍ程度である。ゲート酸化膜１１、Ｎ＋ポリゲート電極１３及びＰ＋ポリゲート電極１５の側壁にサイドウォール１７が形成されている。
【００５４】
Ｐウエル領域３には、Ｎ＋ポリゲート電極１３を挟んで、ＮＭＯＳのソース／ドレイン領域を構成し、Ｎ型不純物が低濃度に注入された２つのＮ−拡散層（Ｎ−）１９が間隔をもって形成されている。両Ｎ−拡散層１９のＮ＋ポリゲート電極１３とは反対側に、Ｎ型不純物が高濃度に注入されたＮ＋拡散層（Ｎ＋）２１がそれぞれ形成されている。
Ｐウエル領域３の形成領域において、ゲート酸化膜１１、Ｎ＋ポリゲート電極１３、Ｎ−拡散層１９及びＮ＋拡散層２１はＮ＋ポリＮＭＯＳ２７を構成する。
【００５５】
Ｎウエル領域５には、Ｎ＋ポリゲート電極１３を挟んで、ＰＭＯＳのソース／ドレイン領域を構成し、Ｐ型不純物が低濃度に注入された２つのＰ−拡散層（Ｐ−）２３が間隔をもって形成されている。両Ｐ−拡散層２３のＮ＋ポリゲート電極１３とは反対側にＰ型不純物が高濃度に注入されたＰ＋拡散層（Ｐ＋）２５がそれぞれ形成されている。
Ｎウエル領域５の形成領域において、ゲート酸化膜１１、Ｎ＋ポリゲート電極１３、Ｐ−拡散層２３及びＰ＋拡散層２５は埋め込みチャネル型ＰチャネルＭＯＳトランジスタ（以下、Ｎ＋ポリＰＭＯＳと呼ぶ）２９を構成する。
【００５６】
Ｎウエル領域７には、Ｐ＋ポリゲート電極１５を挟んで、ＰＭＯＳのソース／ドレイン領域を構成し、Ｐ型不純物が低濃度に注入された２つのＰ−拡散層（Ｐ−）２３が間隔をもって形成されている。両Ｐ−拡散層２３のＰ＋ポリゲート電極１５とは反対側にＰ型不純物が高濃度に注入されたＰ＋拡散層（Ｐ＋）２５がそれぞれ形成されている。
Ｎウエル領域７の形成領域において、ゲート酸化膜１１、Ｐ＋ポリゲート電極１５、Ｐ−拡散層２３及びＰ＋拡散層２５はＰ＋ポリＰＭＯＳ３１を構成する。
【００５７】
素子分離領域９上にポリシリコン膜からなる抵抗素子３３が形成されている。抵抗素子３３は、抵抗値を決定するために適当な濃度で例えばＮ型不純物が導入されたポリシリコン抵抗体３５と、ポリシリコン抵抗体３５の両端側にそれぞれ形成され、例えばＮ型不純物が高濃度に導入された電気的接続用の低抵抗ポリシリコン膜３７により構成されている。
【００５８】
Ｎ＋ポリＮＭＯＳ２７上、Ｎ＋ポリＰＭＯＳ２９上、Ｐ＋ポリＰＭＯＳ３１上及び抵抗素子３３上に、例えば膜厚が５〜８０ｎｍの熱酸化膜３９が形成されている。
Ｎ＋ポリＮＭＯＳ２７及び抵抗素子３３の形成領域を含み、Ｎ＋ポリＰＭＯＳ２９及びＰ＋ポリＰＭＯＳ３１の形成領域を除いて、熱酸化膜３９上に例えば膜厚が５〜３０ｎｍのシリコン窒化膜４１が形成されている。
【００５９】
熱酸化膜３９上及びシリコン窒化膜４１上に、例えば膜厚が約３００ｎｍ程度のＮＳＧ膜４３が形成されている。ＮＳＧ膜４３上にＢＰＳＧ膜４５が形成されている。ＢＰＳＧ膜４５の表面は平坦化処理されている。ＮＳＧ膜４３及びＢＰＳＧ膜４５は層間絶縁膜を構成する。
【００６０】
Ｎ＋ポリゲート電極１３上、Ｐ＋ポリゲート電極１５上、Ｎ＋拡散層２１、Ｐ＋拡散層２５、及び低抵抗ポリシリコン膜３７上の絶縁膜に、電気的に接続するためのコンタクトホールが選択的に形成されている。図１ではコンタクトホールの一部は図示されていない。
【００６１】
ＢＰＳＧ膜４５上及びコンタクトホール内に第１配線層４７が形成されている。第１配線層４７の一部分はポリシリコン抵抗体３５上を覆うように形成されている。ポリシリコン抵抗体３５上に配置された第１配線層４７は、電気的にフローティングな配線層が半導体装置内に存在することは好ましくないので、いずれかの低抵抗ポリシリコン膜３７に電気的に接続された第１配線層４７と電気的に接続されている。第１配線層４７は、例えば下層側から順に、チタンなどからなる膜厚が約４０ｎｍ程度のバリアメタル、膜厚が４００ｎｍ以上であって銅などを含むアルミニウム合金、及び膜厚が約３０ｎｍ程度の窒化チタンからなる積層金属膜により形成されている。
【００６２】
ＢＰＳＧ膜４５上及び第１配線層４７上に、ＴＥＯＳ膜及びその上に形成されたＳＯＧ膜からなる第２層間絶縁膜４９が形成されている。第１配線層４７上の第２層間絶縁膜４９には、第１配線層４７と第２配線層５１を電気的に接続するためのスルーホールが選択的に形成されている。図１ではスルーホールの一部は図示されていない。
【００６３】
第２層間絶縁膜４９上及びスルーホール内に、例えば膜厚が約９００ｎｍ程度であって銅などを含むアルミニウム合金からなる第２配線層５１が形成されている。第２配線層５１はポリシリコン抵抗体３５上には配置されないようにして設けられている。
第２層間絶縁膜４９上及び第２配線層５１上に、パッシベーション保護膜として、例えばプラズマ窒化膜５３が約１０００ｎｍ程度の膜厚で形成されている。
【００６４】
図２はこの実施例の製造工程を示す工程断面図である。図１及び図２を参照してこの実施例の製造方法を説明する。
図２（Ａ）に示すように、半導体基板１に、Ｎ＋ポリＮＭＯＳ形成領域にＰウエル領域３を、Ｎ＋ポリＰＭＯＳ形成領域にＮウエル領域５を、Ｐ＋ポリＰＭＯＳ形成領域にＮウエル領域７を形成した後、半導体基板１の表面に、周知技術のＬＯＣＯＳ（local oxidation of silicon）法により、厚い酸化膜からなる素子分離領域９を形成する。
【００６５】
Ｐウエル領域３及びＮウエル領域５，７の表面にゲート酸化膜１１を約１５ｎｍ程度の膜厚で形成した後、ゲート電極及び抵抗素子となるノンドープポリシリコン膜５５を例えば減圧ＣＶＤ法により半導体基板１上全面に約４００ｎｍ程度の膜厚に堆積する。
【００６６】
抵抗素子を構成するポリシリコン抵抗体３５の形成領域に抵抗値制御用の不純物をイオン注入法により導入する。例えばＮ型不純物であるリンにより１０ｋΩ／□に調整する場合、約３.０×１０14〜６.０×１０14／ｃｍ2程度、２ｋΩ／□に調整する場合、約１.０×１０15〜１.５×１０15／ｃｍ2程度のイオン注入が必要である。ポリシリコン抵抗体３５はＰ型不純物を導入したポリシリコン膜でも実現でき、その場合はＰ型不純物として例えばボロンを導入すればよい。
【００６７】
少なくともＰ＋ポリＰＭＯＳ用のＰ＋ポリゲート電極の形成領域のノンドープポリシリコン膜５５上及びポリシリコン抵抗体３５上を覆うように、例えばＣＶＤ酸化膜５７を形成する。ＣＶＤ酸化膜５７は例えば約９００℃の温度条件でのＣＶＤ法により形成する。ＣＶＤ酸化膜５７をマスクにして、Ｎ型不純物、例えばリンをノンドープポリシリコン膜５５に高濃度に導入して低抵抗ポリシリコン膜５９を形成する。ここではＰＨ3を原料ガスとして熱拡散法によりリンを導入する。ただし、低抵抗ポリシリコン膜５９を形成するための不純物導入法はこれに限定されるものではなく、例えばフォトレジストパターンをマスクにしたイオン注入法により不純物を導入してもよい。
【００６８】
図２（Ｂ）に示すように、リンで汚染したＣＶＤ酸化膜５７を除去した後、Ｐ＋ポリＰＭＯＳ用のＰ＋ポリゲート電極の形成領域に、フォトレジストを用いて選択的に、イオン注入法によりＰ型不純物を高濃度に導入する。このＰ＋ポリゲート電極用のポリシリコン膜へのＰ型不純物導入は、後に述べるＰ＋拡散層２５を形成するためのＰ型不純物導入と兼ねることが可能である。その場合はフォトリソグラフィー工程を省略することができるので、コスト的に有利である。
【００６９】
Ｐ型不純物が導入されたＰ＋ポリゲート電極用のポリシリコン膜、ポリシリコン抵抗体３５及び低抵抗ポリシリコン膜５９を所望の形状にエッチングによりパターニングし、Ｎ＋ポリゲート電極１３及びＰ＋ポリゲート電極１５、並びにポリシリコン抵抗体３５及び低抵抗領ポリシリコン膜３７からなる抵抗素子３３を形成する。
【００７０】
イオン注入法により、Ｐウエル３のＮ＋ポリＮＭＯＳのＮ−拡散層形成領域にＮ＋ポリゲート電極１３に対して自己整合的にＮ型不純物を導入し、Ｎウエル５のＮ＋ポリＰＭＯＳのＰ−拡散層形成領域にＮ＋ポリゲート電極１３に対して自己整合的にＰ型不純物を導入し、Ｎウエル７のＰ＋ポリＰＭＯＳのＰ−拡散層形成領域にＰ＋ポリゲート電極１５に対して自己整合的にＰ型不純物を導入する。その後、不純物を活性化するための熱処理を行ない、Ｎー拡散層１９とＰ−拡散層２３を形成する。
【００７１】
ＣＶＤ法とエッチバック技術により、ＣＶＤ酸化膜からなるサイドウォール１７をゲート電極１３，１５及びゲート酸化膜１１の側壁に形成する。
イオン注入法により、Ｎ＋ポリＮＭＯＳのＮ＋拡散層形成領域にＮ＋ポリゲート電極１３に対して自己整合的にヒ素などのＮ型不純物を高濃度に導入してＮ＋拡散層２１を形成する。
【００７２】
Ｎ＋拡散層２１に導入したＮ型不純物の活性化を兼ねて、ドライ酸化雰囲気により熱酸化膜３９を５〜８０ｎｍの厚さでＮ＋ポリＮＭＯＳ２７の形成領域、Ｎ＋ポリＰＭＯＳ２９の形成領域、Ｐ＋ポリＰＭＯＳ３１の形成領域及び抵抗素子３３を覆うように形成する。ここで重要なのは、熱酸化膜３９はＣＶＤ法などで形成したポーラスな酸化膜ではなく、稠密な熱酸化膜であることである。また、酸化雰囲気は水蒸気を含まないドライ酸化が好ましい。水蒸気を含むウェット酸化では、ＮＭＯＳのホットキャリア耐性の劣化が早くなることが確認されているからである。
【００７３】
シリコン基板１上全面に水素遮へい用のシリコン窒化膜４１を形成する。シリコン窒化膜４１の膜厚は、例えば５〜３０ｎｍである。シリコン窒化膜４１の膜厚は、特にＮ＋ポリＮＭＯＳ２７のホットキャリア耐性の劣化防止及びポリシリコン抵抗体３５の抵抗値制御性及び抵抗値安定性の向上に寄与する。シリコン窒化膜４１の膜厚が薄すぎると水素遮へい能力が低下し、厚すぎると応力増大によるポリシリコン抵抗体３５の抵抗値安定性の低下につながる。シリコン窒化膜４１の形成方法として、例えばＳｉＨ2Ｃｌ2及びＮＨ3を原料ガスとした約７００℃程度の温度条件での減圧ＣＶＤ法を挙げることができる。例えば約４００℃程度でのプラズマＣＶＤ法によって形成したシリコン窒化膜は、膜中に水素を多量に含むためしきい値電圧及び抵抗値制御性及び抵抗値安定性が確保できないので好ましくない。
【００７４】
図２（Ｃ）に示すように、Ｎ＋ポリＰＭＯＳ２９の形成領域及びＰ＋ポリＰＭＯＳ３１の形成領域に開口部をもつフォトレジストパターンをマスクにして、エッチング技術により、Ｎ＋ポリＰＭＯＳ２９の形成領域及びＰ＋ポリＰＭＯＳ３１の形成領域のシリコン窒化膜４１を選択的に除去する。続けて、そのフォトレジストパターンをマスクにして、イオン注入法により、Ｐ＋拡散層形成領域にボロンなどのＰ型不純物を高濃度導入し、Ｐ＋拡散層２５を形成する。この製造方法では、ＰＭＯＳ２９，３１上のシリコン窒化膜４１を選択的に除去するためのフォトレジストパターン、及びＰ＋拡散層２５を形成する際に用いるフォトレジストパターンとして、同一のフォトレジストパターンを用いているので、コスト的に大きな効果がある。
【００７５】
ここで、Ｐ＋拡散層２５を形成するためのＰ型不純物導入は、Ｐ＋ポリゲート電極１５への不純物導入を兼ねてもよい。その場合、熱酸化膜３９の膜厚を５〜２５ｎｍ程度で形成することが好ましい。これにより、Ｐ＋ポリゲート電極１５及びＰ＋拡散層２５を形成するためのイオン注入時の加速電圧を抑えることができ都合がよい。
【００７６】
フォトレジストパターンを除去した後、図１に示すように、例えば常圧ＣＶＤ法により、シリコン窒化膜４１及び熱酸化膜３９上にＮＳＧ膜４３を約３００ｎｍ程度の膜厚に堆積し、さらにその上にＢＰＳＧ膜４５を約５００ｎｍ程度の膜厚に堆積する。その後、８００〜９００℃の温度条件で加熱処理を施し、ＢＰＳＧ膜４５を平坦化する。ここで、平坦性を向上させるために、ＢＰＳＧ膜４５上にさらにＳＯＧ膜などを塗布するようにしてもよい。
【００７７】
Ｎ＋ポリゲート電極１３上、Ｐ＋ポリゲート電極１５上、Ｎ＋拡散層２１、Ｐ＋拡散層２５、及び低抵抗ポリシリコン膜３７上の絶縁膜に、電気的に接続するためのコンタクトホールを選択的に形成する。ＢＰＳＧ膜４５上及びコンタクトホール内に、下層側から順に、膜厚が約４０ｎｍ程度のチタンなどのバリアメタル、膜厚４００ｎｍ以上のＣｕなどを含むアルミニウム合金、膜厚３０ｎｍ程度の窒化チタンをスパッタ法により堆積し、それらの金属膜をパターニングして第１配線層４７を形成する。
【００７８】
第１配線層４７の形成後、約４２０℃の温度により水素雰囲気中でメタルアロイを行なう。このとき、シリコン窒化膜４１の作用効果により、Ｎ＋ポリＮＭＯＳ２７及び抵抗素子３３への水素の拡散を防止することができ、Ｎ＋ポリＮＭＯＳ２７のホットキャリア耐性の劣化防止及びポリシリコン抵抗体３５の抵抗値制御性及び抵抗値安定性の低下の防止を図ることができる。
【００７９】
第１配線層４７の一部は、抵抗素子３３のポリシリコン抵抗体３５上全体を覆うように配置される。第１配線層４７はポリシリコン抵抗体３５に対するシリコン窒化膜４１の応力緩和が目的であるので、ある程度の膜厚が必要であり、例えば４００ｎｍ以上であることが好ましい。ポリシリコン抵抗体３５の上層に配置された第１配線層４７の存在が、シリコン窒化膜４１により応力変動に対して敏感になったポリシリコン抵抗体３５の抵抗値安定性の確保に効果を発揮する。
【００８０】
ＢＰＳＧ膜４５上及び第１配線層４７上に、例えばプラズマＣＶＤ法によりＴＥＯＳ膜を堆積し、ＳＯＧ膜などで平坦化して第２層間絶縁膜４９を形成する。第１配線層４７上の第２層間絶縁膜４９にスルーホールを選択的に形成する。その後、スパッタ法によりＣｕなどを含むアルミニウム合金を約９００ｎｍ程度の膜厚に堆積し、エッチング技術により選択的に第２配線層５１を形成する。ここで、第２配線層５１は、ポリシリコン抵抗体３５上には存在しないように配置されることが好ましい。配置した場合は、ポリシリコン抵抗体３５の抵抗値制御性が若干ながら低下する。
【００８１】
最後に、パッシベーション保護膜として、例えばプラズマＣＶＤ法により、約１０００ｎｍ程度のプラズマ窒化膜５３を形成する。このとき、シリコン窒化膜４１の作用効果により、Ｎ＋ポリＮＭＯＳ２７及び抵抗素子３３への水素の拡散を防止することができ、Ｎ＋ポリＮＭＯＳ２７のホットキャリア耐性の劣化防止及びポリシリコン抵抗体３５の抵抗値制御性及び抵抗値安定性の低下の防止を図ることができる。
【００８２】
第１の実施例は、Ｐ＋ポリＰＭＯＳのしきい値電圧制御性を重視したデバイス構造である。図３はＰ＋ポリＰＭＯＳのしきい値電圧のウエハ面内バラツキを示す図であり、（Ａ）は従来の半導体装置（従来技術）、（Ｂ）は第１の実施例、（Ｃ）は後述する第３の実施例を示す。横軸はしきい値電圧（Ｖ（ボルト））を示し、縦軸は度数（％）を示す。ここではＰ＋ポリＰＭＯＳ上の酸化膜は、第１の実施例及び第３の実施例では膜厚が２５ｎｍの熱酸化膜であり、従来技術では膜厚が１５０ｎｍのＣＶＤ酸化膜である。従来技術及び第３の実施例では熱酸化膜上に膜厚が１０ｎｍのシリコン窒化膜が形成されている。
第１の実施例（Ｂ）では、従来の半導体装置（Ａ）に比べ、しきい値電圧のウエハ面内バラツキが低減され、Ｐ＋ポリＰＭＯＳのしきい値電圧制御性が改善されているのがわかる。
【００８３】
第１の実施例において、熱酸化膜３９の膜厚は、特にＮ＋ポリＮＭＯＳ２７のしきい値電圧安定性と抵抗素子３３のポリシリコン抵抗体３５の抵抗値安定性に大きく関与する。なお、ポリシリコン抵抗体３５上に熱酸化膜３９を形成しないでシリコン窒化膜４１を直接形成すると、シリコン窒化膜４１の形成時にポリシリコン抵抗体３５がグレインの異常成長を起こし、その結果、ポリシリコン抵抗体３５の抵抗値制御性が著しく低下するので、好ましくない。
【００８４】
図４は、Ｎ＋ポリＮＭＯＳ上の酸化膜の膜質及び膜厚に起因するＮ＋ポリＮＭＯＳのしきい値電圧のドリフトについて測定した結果を示す図であり、実線は熱酸化膜（第１の実施例）を用いた場合を示し、破線はＣＶＤ酸化膜（従来の半導体装置）を用いた場合を示す。横軸はＮ＋ポリＮＭＯＳ上の酸化膜厚（ｎｍ）、縦軸はしきい値電圧ドリフト（ｍＶ）を示す。
【００８５】
熱酸化膜（実線）は、ＣＶＤ酸化膜（破線）に比べ、しきい値電圧のドリフト量が小さく、Ｎ＋ポリＮＭＯＳのしきい値電圧安定性を向上させることができる。特に、膜厚を５〜８０ｎｍとすることでドリフト量を５ｍＶ以下に抑制することができる。
【００８６】
図５は、ポリシリコン抵抗体上の酸化膜の膜質及び膜厚に起因するポリシリコン抵抗体の抵抗値安定性を測定した結果を示す図であり、実線は熱酸化膜（第１の実施例）を用いた場合を示し、破線はＣＶＤ酸化膜（従来の半導体装置）を用いた場合を示す。横軸はポリシリコン抵抗体上の酸化膜厚（ｎｍ）、縦軸は抵抗値ドリフト（％）を示す。
熱酸化膜（実線）は、ＣＶＤ酸化膜（破線）に比べ、抵抗値のドリフト量が小さく、ポリシリコン抵抗体の抵抗値安定性を向上させることができる。特に、熱酸化膜厚を５〜８０ｎｍとすることで、ドリフト量を−０.２％以下にすることができる。
【００８７】
図６は、シリコン窒化膜厚に対するＮ＋ポリＮＭＯＳのホットキャリア寿命の変化を測定した結果を示す図である。横軸はシリコン窒化膜厚（ｎｍ）を示し、縦軸はホットキャリア寿命（秒）を示す。ここではＮ＋ポリＮＭＯＳ、シリコン窒化膜厚間の酸化膜として膜厚が２５ｎｍの熱酸化膜を用いた。
シリコン窒化膜厚が１０ｎｍでＮ＋ポリＮＭＯＳのホットキャリア寿命は最大となっている。
【００８８】
図７は、シリコン窒化膜厚に対するポリシリコン抵抗体の抵抗値変化（実線）とドリフト変化（破線）を測定した結果を示す図である。横軸はシリコン窒化膜厚（ｎｍ）を示し、左縦軸は抵抗値（Ω）を示し、右縦軸は抵抗値ドリフト（％）を示す。ここではＮ＋ポリＮＭＯＳ、シリコン窒化膜厚間の酸化膜として膜厚が２５ｎｍの熱酸化膜を用いた。
【００８９】
シリコン窒化膜厚が３ｎｍ以下で抵抗値（実線）の低下が見られる。また、シリコン窒化膜厚が３０ｎｍよりも大きい膜厚ではドリフトが−０.２％よりも大きくなることがわかる。
図６及び図７の結果から、シリコン窒化膜厚は５〜３０ｎｍが好ましいことがわかる。
【００９０】
図８に第２の実施例を示す。この実施例は第１の態様の他の実施例である。図１に示した第１の実施例と同じ部分には同じ符号を付し、その部分の詳細な説明は省略する。
図１に示した第１の実施例と比べて、抵抗素子３３のポリシリコン抵抗体３５の上層を第１配線層４７が覆っていない点が異なっている。
【００９１】
このような抵抗素子３３は、アナログ回路のフィードバック系に用いられることが多く、高速性が求められる場合に有利である。第１配線層４７をポリシリコン抵抗体３５の上層に配置した場合、ポリシリコン抵抗体３５と第１配線層４７の間に大きな寄生容量が発生し、回路動作の高速性を損なう場合があるからである。そのような場合は、第１配線層４７をポリシリコン抵抗体３５の上層に配置することができず、熱酸化膜３９の膜質及び膜厚改善の効果しか期待できなくなる。
そこで、さらに検証を加えた結果、抵抗値の安定性は初期設定の抵抗値に大きく依存することを発見した。
【００９２】
図９に、ポリシリコン抵抗体の上層に第１配線層が存在する場合と存在しない場合について、ポリシリコン抵抗体の抵抗値に対するドリフト変化を測定した結果を示す。実線はポリシリコン抵抗体の上層に第１配線層が存在しない場合（配線無し）を示し、破線は存在する場合（配線有り）を示す。横軸は抵抗値（Ω／□）を示し、縦軸は抵抗値ドリフト（％）を示す。
【００９３】
第１配線層４７によりポリシリコン抵抗体３５を覆わない場合（実線）であっても、抵抗値を３０００Ω／□以下にすれば、第１配線層４７でポリシリコン抵抗体３５を覆う場合（破線）と同等の抵抗値安定性が得られることが明らかになった。
また、ポリシリコン抵抗体３５の上層を第１配線４７で覆った場合（破線）には、シリコン窒化膜４１の応力を緩和して、２０ｋΩまで、抵抗値のドリフトを抑制することができる。
【００９４】
図８に示した第２の実施例において、第１配線層のみならず、すべての配線層がポリシリコン抵抗体３５の上層に存在しないようにレイアウトすることが好ましい。配線層の有無がポリシリコン抵抗体３５の微妙な抵抗値変動を起こし、抵抗値制御性が損なわれるからである。
【００９５】
図１０に第３の実施例を示す。この実施例は第２の態様の一実施例である。図１に示した第１の実施例と同じ部分には同じ符号を付し、その部分の詳細な説明は省略する。
第１の実施形態と比べて、Ｎ＋ポリＰＭＯＳ２９及びＰ＋ポリＰＭＯＳ３１もシリコン窒化膜４１により覆われている点が異なっている。
【００９６】
ゲート電極に高電圧が長時間印可されるようなアナログ回路の場合、スロートラップなどによるしきい値電圧のドリフトを抑制する（安定性を高める）方が制御性よりも重要となる。スロートラップとは、負バイアス電圧下でのＢＴ（Bias-Temperature）処理で正に帯電するようなトラップであり、ＰＭＯＳのしきい値電圧ドリフトの大きな要因であると考えられている。シリコン−シリコン酸化膜界面におけるＳｉ−Ｏ結合の変化に起因しており、水素の影響を多分に受ける。
【００９７】
第３の実施例では、Ｎ＋ポリＰＭＯＳ２９及びＰ＋ポリＰＭＯＳ３１の上層にもシリコン窒化膜４１を形成しているので、水素によるＮ＋ポリＰＭＯＳ２９及びＰ＋ポリＰＭＯＳ３１のしきい値電圧ドリフトを抑制することができる。例えば図１に示した第１の実施例のように、Ｐ＋ポリＰＭＯＳ３１の上層にシリコン窒化膜４１が無い場合のドリフト量が１５ｍＶであるのに対して、第３の実施例のようにシリコン窒化膜４１がある場合のドリフト量は４ｍＶの実験結果が得られており、しきい値電圧安定性を重視するアナログ回路系に好適である。
【００９８】
図３（Ｃ）は、第３の実施例のＰ＋ポリＰＭＯＳのしきい値電圧のウエハ面内バラツキを示す図であり、図３（Ｂ）に示す第１の実施例の場合に比べて若干ながらしきい値電圧制御性に劣る。しかし、図３（Ａ）の従来技術に比べて、Ｐ＋ポリＰＭＯＳのしきい値電圧制御性が改善されているのがわかる。これは、Ｎ＋ポリＰＭＯＳ２９及びＰ＋ポリＰＭＯＳ３１の上に熱酸化膜３９を形成しているためであり、従来技術で問題になっていたＰＭＯＳのしきい値電圧制御性を改善することができ、実使用には十分耐える特性にすることができる。
【００９９】
第３の実施例において、図１に示した第１の実施例と比べて、製造工程的にはシリコン窒化膜４１を選択的に除去する工程を行なわないだけである。ただし、しきい値電圧は１５０ｍＶシフトするので、第１の実施例と第３の実施例で、Ｎ＋ポリＰＭＯＳ２９及びＰ＋ポリＰＭＯＳ３１について同じしきい値電圧を得るためにはＮウエル５，７の不純物濃度の調整が必要である。
【０１００】
図１１に第４の実施例を示す。この実施例は第３の態様の一実施例である。図１に示した第１の実施例と同じ部分には同じ符号を付し、その部分の詳細な説明は省略する。
第１の実施例と比べて、Ｐ＋ポリＰＭＯＳ３１の上層にシリコン窒化膜４１が形成されている点が異なっている。第３の実施例では、ＰＭＯＳに関して、上層にシリコン窒化膜４１が存在するＰ＋ポリＰＭＯＳ３１と、上層にシリコン窒化膜４１が存在しないＮ＋ポリＰＭＯＳ２９が混載されている。
【０１０１】
第４の実施例によれば、しきい値電圧制御性を求める回路系と安定性を求める回路系に、各々適当なデバイスを提供できる。ただし、この実施例の製造工程において、シリコン窒化膜を選択的に除去する際に用いるフォトレジストパターンと、Ｐ＋拡散層２５の形成時に用いるフォトレジストパターンを共用することができないので、それぞれフォトレジストパターンを形成する必要がある。またＰ＋ポリＰＭＯＳ３１について、シリコン窒化膜４１により覆われているので、第１の実施例のＰ＋ポリＰＭＯＳ３１と同一のしきい値電圧を得るためにはＮウエル７の不純物濃度の調整が必要である。
【０１０２】
第４の実施例では、Ｐ＋ポリＰＭＯＳ３１の上層をシリコン窒化膜４１で覆い、Ｎ＋ポリＰＭＯＳ２９の上層はシリコン窒化膜４１で覆わない構成としているが、本発明の第３の態様はこれに限定されるものではなく、Ｐ＋ポリＰＭＯＳ３１の上層はシリコン窒化膜４１で覆わず、Ｎ＋ポリＰＭＯＳ２９の上層をシリコン窒化膜４１で覆う構成としてもよいし、Ｎ＋ポリＰＭＯＳ２９及びＰ＋ポリＰＭＯＳ３１について、上層をシリコン窒化膜４１で覆われているものと覆われていないものがそれぞれ混載されていてもよい。
【０１０３】
第１から第４の実施例では、２層配線層構造を想定しているが、本発明はこれに限定されるものではなく、１層配線層構造又は３層以上の多層配線層にも適用が可能であることは言うまでもない。
また、第１から第４の実施例では、ＭＯＳトランジスタとして、サイドウォール１７を備えた２重拡散構造のＭＯＳトランジスタを用いているが、本発明で用いるＭＯＳトランジスタはこれに限定されるものではなく、サイドウォールの無いＭＯＳトランジスタ構造など、他の構造のＭＯＳトランジスタを用いた場合でも同様の効果を得ることができる。
【０１０４】
図１２は、アナログ集積回路である定電圧発生回路を備えた半導体装置の一実施例を示す回路図である。
直流電源６１からの電源を負荷６３に安定して供給すべく、定電圧発生回路６５が設けられている。定電圧発生回路６５は、直流電源６１が接続される入力端子（Ｖbat）６７、基準電圧源としての基準電圧発生回路（Ｖref）６９、差動増幅回路７１、出力ドライバを構成するＰチャネルＭＯＳトランジスタ（ＰＭＯＳ）７３、分圧抵抗Ｒ１，Ｒ２及び出力端子（Ｖout）７５を備えている。
【０１０５】
定電圧発生回路６５の差動増幅回路７１では、出力端子がＰＭＯＳ７３のゲート電極に接続され、反転入力端子に基準電圧発生回路６９から基準電圧Ｖrefが印加され、非反転入力端子に出力電圧Ｖoutを分圧抵抗Ｒ１とＲ２で分圧した電圧が印加され、分圧抵抗Ｒ１，Ｒ２からの分圧電圧が基準電圧Ｖrefに等しくなるように制御される。
【０１０６】
定電圧発生回路６５において、分圧抵抗Ｒ１，Ｒ２を構成する抵抗素子としては、本発明の半導体装置を構成するポリシリコン抵抗体が用いられる。本発明の半導体装置を構成するポリシリコン抵抗体は、抵抗値制御性及び抵抗値安定性を向上させることができるので、分圧抵抗Ｒ１，Ｒ２からの分圧電圧の精度を向上させることができ、ひいては定電圧発生回路６５の精度を向上させることができる。
【０１０７】
さらに、基準電圧発生回路６９及び演算増幅回路７１は本発明の半導体装置を構成するＰＭＯＳ及びＮＭＯＳにより構成される。本発明の半導体装置を構成するＰＭＯＳ及びＮＭＯＳはしきい値電圧制御性及びしきい値電圧安定性を向上させることができるので、基準電圧発生回路６９及び演算増幅回路７１の出力の精度を向上させることができ、ひいては定電圧発生回路６５の精度を向上させることができる。
【０１０８】
図１３は、アナログ集積回路である電圧検出回路を備えた半導体装置の一実施例を示す回路図である。
７１は差動増幅回路で、その反転入力端子に基準電圧発生回路６９が接続され、基準電圧Ｖrefが印加される。入力端子（Ｖsens）７７から入力される測定すべき端子の電圧が分圧抵抗Ｒ１とＲ２によって分圧されて差動増幅回路７１の非反転入力端子に入力される。差動増幅回路７１の出力は出力端子（Ｖout）７９を介して外部に出力される。
【０１０９】
電圧検出回路８１において、測定すべき端子の電圧が高く、分圧抵抗Ｒ１とＲ２により分圧された電圧が基準電圧Ｖrefよりも高いときは差動増幅回路７１の出力がＨを維持し、測定すべき端子の電圧が降下してきて分圧抵抗Ｒ１とＲ２により分圧された電圧が基準電圧Ｖref以下になってくると差動増幅回路７１の出力がＬになる。
【０１１０】
電圧検出回路８１において、分圧抵抗Ｒ１，Ｒ２を構成する抵抗素子として、本発明の半導体装置を構成するポリシリコン抵抗体が用いられる。本発明の半導体装置を構成するポリシリコン抵抗体は抵抗値制御性及び抵抗値安定性を向上させることができるので、分圧抵抗Ｒ１，Ｒ２からの分圧電圧の精度を向上させることができ、ひいては電圧検出回路８１の精度を向上させることができる。
【０１１１】
さらに、基準電圧発生回路６９及び演算増幅回路７１は本発明の半導体装置を構成するＰＭＯＳ及びＮＭＯＳにより構成される。本発明の半導体装置を構成するＰＭＯＳ及びＮＭＯＳはしきい値電圧制御性及びしきい値電圧安定性を向上させることができるので、基準電圧発生回路６９及び演算増幅回路７１の出力の精度を向上させることができ、ひいては電圧検出回路８１の精度を向上させることができる。
【０１１２】
以上、本発明の実施例を説明したが、本発明はこれに限定されるものではなく、特許請求の範囲に記載された本発明の範囲内で種々の変更が可能である。
【０１１３】
【発明の効果】
請求項１に記載の半導体装置では、ＰＭＯＳ及びＮＭＯＳを備えたＣＭＯＳデバイスとポリシリコン抵抗体を備えた半導体装置において、上記ＮＭＯＳ上及び上記ポリシリコン抵抗体上に、膜厚が５〜８０ｎｍの熱酸化膜を介してシリコン窒化膜が形成されており、上記ＰＭＯＳ上にはシリコン窒化膜が形成されていないようにしたので、シリコン窒化膜によりＮＭＯＳ及びポリシリコン抵抗体への水素の拡散を防止して、ＮＭＯＳのホットキャリア耐性の劣化を抑制することができ、ポリシリコン抵抗体の抵抗値制御性を向上させることができ、ＰＭＯＳ上にはシリコン窒化膜が存在していないので、ＰＭＯＳのしきい値電圧制御性を低下させることは無い。さらに、シリコン窒化膜下の酸化膜として熱酸化膜を用い、その熱酸化膜の膜厚を５〜８０ｎｍとすることにより、ＮＭＯＳのしきい値電圧安定性の向上とポリシリコン抵抗体の抵抗値安定性の向上を図ることができる。さらに、ＰＭＯＳ上にも熱酸化膜が形成されるために、ＰＭＯＳのしきい値電圧安定性の向上を図ることができる。
【０１１４】
請求項２に記載の半導体装置では、ＰＭＯＳ及びＮＭＯＳを備えたＣＭＯＳデバイスとポリシリコン抵抗体を備えた半導体装置において、上記ＰＭＯＳ上、上記ＮＭＯＳ上及び上記ポリシリコン抵抗体上に、膜厚が５〜８０ｎｍの熱酸化膜を介してシリコン窒化膜が形成されているようにしたので、ＮＭＯＳとポリシリコン抵抗体上を熱酸化膜を介してシリコン窒化膜で覆うことにより、ＮＭＯＳのホットキャリア耐性の劣化を抑制することができ、ポリシリコン抵抗体の抵抗値制御性を向上させることができる。さらに、ＰＭＯＳを熱酸化膜を介してシリコン窒化膜で覆うことにより、ＰＭＯＳへの水素の拡散を防止することができ、ＰＭＯＳのしきい値電圧安定性のさらなる向上を図ることができる。さらに、シリコン窒化膜下の酸化膜として熱酸化膜を用い、その熱酸化膜の膜厚を５〜８０ｎｍとすることにより、ＮＭＯＳのしきい値電圧安定性の向上とポリシリコン抵抗体の抵抗値安定性の向上を図ることができる。
【０１１５】
請求項３に記載の半導体装置では、ＰＭＯＳ及びＮＭＯＳを備えたＣＭＯＳデバイスとポリシリコン抵抗体を備えた半導体装置において、上記ＮＭＯＳ上及び上記ポリシリコン抵抗体上に、膜厚が５〜８０ｎｍの熱酸化膜を介してシリコン窒化膜が形成されており、上記ＰＭＯＳとして、上層に膜厚が５〜８０ｎｍの熱酸化膜を介してシリコン窒化膜が形成されているものと、上層にシリコン窒化膜が形成されていないものが混載されているようにしたので、上層に熱酸化膜を介して窒化膜が形成され、しきい値電圧安定性に優れているＰＭＯＳと、上層に窒化膜が形成されず、しきい値電圧制御性に優れているＰＭＯＳとを同一半導体基板上に形成することができ、しきい値電圧制御性を優先する回路としきい値電圧安定性を優先する回路が同一半導体基板上に同時に存在する半導体装置について、優れた製品をより実現しやすくなる。さらに、シリコン窒化膜下の酸化膜として熱酸化膜を用い、その熱酸化膜の膜厚を５〜８０ｎｍとすることにより、ＮＭＯＳのしきい値電圧安定性の向上とポリシリコン抵抗体の抵抗値安定性の向上を図ることができる。
【０１１６】
請求項４に記載の半導体装置では、上記シリコン窒化膜の膜厚は５〜３０ｎｍであるようにしたので、ＮＭＯＳのホットキャリア耐性の向上とポリシリコン抵抗体の抵抗値安定性の向上を図ることができる。
【０１１７】
請求項５に記載の半導体装置では、上記ＰＭＯＳとして、Ｐ型不純物が導入されたポリシリコン膜からなるゲート電極を備えたＰ＋ポリＰＭＯＳを含むようにしたので、しきい値電圧制御性及びしきい値電圧安定性について水素の影響を特に受けるＰ＋ポリＰＭＯＳについて、しきい値電圧制御性及びしきい値電圧安定性の低下を抑制することができる。
【０１１８】
請求項６に記載の半導体装置では、上記ポリシリコン抵抗体の形成領域において、上記シリコン窒化膜上に、不純物が導入されていないノンドープ酸化膜が形成されており、上記ポリシリコン抵抗体は、上記ノンドープ酸化膜上に形成された層間絶縁膜を介して、アルミニウムを含む金属材料からなり、膜厚は４００ｎｍ以上である金属配線層で覆われているようにしたので、ポリシリコン抵抗体に対するシリコン窒化膜の応力を緩和することができ、ポリシリコン抵抗体の抵抗値のドリフトを低減することができ、抵抗値安定性を向上させることができる。さらに、シリコン窒化膜上にノンドープ酸化膜を備えているので、ノンドープ酸化膜の上層に形成される層間絶縁膜からのポリシリコン抵抗体への不純物拡散を防止することができ、抵抗値安定性を向上させることができる。さらに、上記金属配線層の材料としてアルミニウムを含む金属材料を用い、その膜厚は４００ｎｍ以上であるようにしているので、ポリシリコン抵抗体に対するシリコン窒化膜の応力緩和の効果を有効に得ることができる。
【０１１９】
請求項７に記載の半導体装置では、上記ポリシリコン抵抗体の形成領域において、上記金属配線層の上層には他の金属配線層が形成されていないようにしたので、上層膜に起因する抵抗値のバラツキ要因を排除することができ、抵抗値制御性を向上させることができる。
【０１２０】
請求項８に記載の半導体装置では、上記ポリシリコン抵抗体の形成領域において、上記ポリシリコン抵抗体は３０００Ω／□以下のシート抵抗値をもち、上記シリコン窒化膜上に、不純物が導入されていないノンドープ酸化膜が形成されており、上記ポリシリコン抵抗体の上層には金属配線層が形成されていないようにしたので、ポリシリコン抵抗体の上層に応力緩和用の金属配線層を形成しなくても抵抗値安定性の高いポリシリコン抵抗体を得ることができ、上層の金属配線層との間に形成される容量を低減して、高速動作を要求される回路系に用いることが可能となる。
【０１２１】
請求項９に記載の半導体装置では、検出すべき電圧を分圧して分圧電圧を供給するための分圧抵抗と、基準電圧を供給するための基準電圧源と、上記分圧抵抗からの分圧電圧と上記基準電圧源からの基準電圧を比較するための比較回路を備えたアナログ集積回路を備えている半導体装置において、上記基準電圧源及び上記比較回路のうち少なくとも一方に本発明を構成するＣＭＯＳデバイスを適用するようにしたので、上記基準電圧源もしくは上記比較回路又はその両方の出力の精度を向上させることができ、ひいては上記アナログ回路の出力の精度を向上させることができる。さらに、上記分圧抵抗に本発明を構成するポリシリコン膜を適用するようにしたので、分圧抵抗からの分圧電圧の精度を向上させることができ、ひいては上記アナログ回路の精度を向上させることができる。
【図面の簡単な説明】
【図１】第１の実施例を示す断面図である。
【図２】同実施例の製造工程を示す工程断面図である。
【図３】Ｐ＋ポリＰＭＯＳのしきい値電圧のウエハ面内バラツキを示す図であり、（Ａ）は従来の半導体装置（従来技術）、（Ｂ）は第１の実施例、（Ｃ）は第３の実施例を示す。
【図４】Ｎ＋ポリＮＭＯＳ上の酸化膜の膜質及び膜厚に起因するＮ＋ポリＮＭＯＳのしきい値電圧のドリフトについて測定した結果を示す図であり、実線は熱酸化膜を用いた場合を示し、破線はＣＶＤ酸化膜を用いた場合を示す。
【図５】ポリシリコン抵抗体上の酸化膜の膜質及び膜厚に起因するポリシリコン抵抗体の抵抗値安定性を測定した結果を示す図であり、実線は熱酸化膜を用いた場合を示し、破線はＣＶＤ酸化膜を用いた場合を示す。
【図６】シリコン窒化膜厚に対するＮ＋ポリＮＭＯＳのホットキャリア寿命の変化を測定した結果を示す図である。
【図７】シリコン窒化膜厚に対するポリシリコン抵抗体の抵抗値変化（実線）とドリフト変化（破線）を測定した結果を示す図である。
【図８】第２の実施例を示す断面図である。
【図９】ポリシリコン抵抗体の上層に第１配線層が存在する場合と存在しない場合について、ポリシリコン抵抗体の抵抗値に対するドリフト変化を測定した結果を示す図である。
【図１０】第３の実施例を示す断面図である。
【図１１】第４の実施例を示す断面図である。
【図１２】アナログ集積回路である定電圧発生回路を備えた半導体装置の一実施例を示す回路図である。
【図１３】アナログ集積回路である電圧検出回路を備えた半導体装置の一実施例を示す回路図である
【図１４】水素遮へい用のシリコン窒化膜を備えたアナログ用ＣＭＯＳを搭載した従来の半導体装置を示す断面図である。
【符号の説明】
１      半導体基板
３      Ｐウエル
５，７    Ｎウエル
９      素子分離領域
１１      ゲート酸化膜
１３      Ｎ＋ポリゲート電極
１５      Ｐ＋ポリゲート電極
１７      サイドウォール
１９      Ｎ−拡散層
２１      Ｎ＋拡散層
２３      Ｐ−拡散層
２５      Ｐ＋拡散層
２７      Ｎ＋ポリＮＭＯＳ
２９      Ｎ＋ポリＰＭＯＳ
３１      Ｐ＋ポリＰＭＯＳ
３３      抵抗素子
３５      ポリシリコン抵抗体
３７      低抵抗ポリシリコン膜
３９      熱酸化膜
４１      シリコン窒化膜
４３      ＮＳＧ膜
４５      ＢＰＳＧ膜
４７      第１配線層
４９      第２層間絶縁膜
５１      第２配線層
５３      プラズマ窒化膜
８３      ＣＶＤ酸化膜
【図１】
0003737045.tif 000002
【図２】
0003737045.tif 000003
【図３】
0003737045.tif 000004
【図４】
0003737045.tif 000005
【図５】
0003737045.tif 000006
【図６】
0003737045.tif 000007
【図７】
0003737045.tif 000008
【図８】
0003737045.tif 000009
【図９】
0003737045.tif 000010
【図１０】
0003737045.tif 000011
【図１１】
0003737045.tif 000012
【図１２】
0003737045.tif 000013
【図１３】
0003737045.tif 000014
【図１４】
0003737045.tif 000015