(57)【特許請求の範囲】
【請求項１】
２つのパルス信号の位相差を伸長する時間伸長回路であって、
前記２つのパルス信号のうちの一方のパルス信号の立上がりエッジまたは立下がりエッジを検出する第１のエッジ検出回路と、
前記２つのパルス信号のうちの他方のパルス信号の立上がりエッジまたは立下がりエッジを検出する第２のエッジ検出回路と、
積分動作による出力電圧の変化率が常に一定で、かつ、前記第１のエッジ検出回路によりエッジが検出されたときに積分動作を開始し、前記第２のエッジ検出回路によりエッジが検出されたときに積分動作を終了する第１の積分回路と、
積分動作による出力電圧の変化率が前記第１の積分回路よりも小さく、かつ、前記第１のエッジ検出回路によりエッジが検出されたときに積分動作を開始する第２の積分回路と、
前記第１の積分回路の出力電圧と前記第２の積分回路の出力電圧とを比較し、比較結果に応じた信号を出力する比較回路とを備えたことを特徴とする、時間伸長回路。
【請求項２】
パルス信号のパルス幅を伸長する時間伸長回路であって、
前記パルス信号の立上がりエッジまたは立下がりエッジを検出する第１のエッジ検出回路と、
前記パルス信号の立下がりエッジまたは立上がりエッジを検出する第２のエッジ検出回路と、
積分動作による出力電圧の変化率が常に一定で、かつ、前記第１のエッジ検出回路によりエッジが検出されたときに積分動作を開始し、前記第２のエッジ検出回路によりエッジが検出されたときに積分動作を終了する第１の積分回路と、
積分動作による出力電圧の変化率が前記第１の積分回路よりも小さく、かつ、前記第１のエッジ検出回路によりエッジが検出されたときに積分動作を開始する第２の積分回路と、
前記第１の積分回路の出力電圧と前記第２の積分回路の出力電圧とを比較し、比較結果に応じた信号を出力する比較回路とを備えたことを特徴とする、時間伸長回路。
【請求項３】
前記第１の積分回路の積分動作終了後、前記第２の積分回路の出力電圧が前記第１の積分回路の出力電圧に達した時点以降に、前記第１および第２の積分回路をリセットするリセット回路を有する、請求項１または２に記載の時間伸長回路。
【請求項４】
積分動作開始時における前記第２の積分回路の出力電圧が、積分動作開始時における前記第１の積分回路の出力電圧よりも大きくなるように構成した、請求項１ないし３のいずれかに記載の時間伸長回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本願発明は、２つのパルス信号の位相差あるいは１つのパルス信号のパルス幅を伸長する時間伸長回路に関する。
【０００２】
【従来の技術】
たとえばＩＣの品質検査などにおいては、２つのパルス信号の位相差あるいは１つのパルス信号のパルス幅を測定することが必要な場合がある。
【０００３】
ところが、２つのパルス信号の位相差あるいは１つのパルス信号のパルス幅がたとえば１ｎｓｅｃ以下というような極めて微小な時間の場合、従来は、このような要求に適した装置が存在しなかった。
【０００４】
【発明の開示】
本願発明は、上記した事情のもとで考え出されたものであって、簡単な回路構成で２つのパルス信号の位相差あるいは１つのパルス信号のパルス幅を伸長できる時間伸長回路を提供することを、その課題とする。
【０００５】
すなわち、微小な時間を正確に伸長できれば、伸長した時間を測定することにより、伸長前の微小な時間を知ることができるのである。
【０００６】
上記の課題を解決するため、本願発明では、次の技術的手段を講じている。
【０００７】
本願発明の第１の側面によれば、２つのパルス信号の位相差を伸長する時間伸長回路であって、２つのパルス信号のうちの一方のパルス信号の立上がりエッジまたは立下がりエッジを検出する第１のエッジ検出回路と、２つのパルス信号のうちの他方のパルス信号の立上がりエッジまたは立下がりエッジを検出する第２のエッジ検出回路と、積分動作による出力電圧の変化率が常に一定で、かつ、第１のエッジ検出回路によりエッジが検出されたときに積分動作を開始し、第２のエッジ検出回路によりエッジが検出されたときに積分動作を終了する第１の積分回路と、積分動作による出力電圧の変化率が第１の積分回路よりも小さく、かつ、第１のエッジ検出回路によりエッジが検出されたときに積分動作を開始する第２の積分回路と、第１の積分回路の出力電圧と第２の積分回路の出力電圧とを比較し、比較結果に応じた信号を出力する比較回路とを備えたことを特徴とする、時間伸長回路が提供される。
【０００８】
このようにすれば、簡単な回路構成で２つのパルス信号の位相差を伸長できる。したがって、２つのパルス信号の位相差が極めて微小な時間であっても、伸長された時間を測定することにより、伸長前の極めて微小な時間を正確に求めることができる。
【０００９】
すなわち、積分動作開始時における第１および第２の積分回路の出力電圧が双方共にグランドレベルであるとすると、第１の積分回路の積分動作終了時の出力電圧は、２つのパルス信号の位相差に比例しており、第１および第２の積分回路の積分動作の開始から第２の積分回路の出力電圧が第１の積分回路の積分動作終了時の出力電圧に達するまでの時間は、第１の積分回路と第２の積分回路との時定数の比と第１の積分回路の積分動作時間との積に比例している。したがって、第１および第２の積分回路の積分動作の開始から第２の積分回路の出力電圧が第１の積分回路の積分動作終了時の出力電圧に達するまでの時間は、２つのパルス信号の位相差に比例しており、しかもその位相差を伸長したものであることから、この伸長された時間を比較回路の出力を利用して測定することにより、２つのパルス信号の微小な位相差を正確に知ることができる。
【００１０】
２つのパルス信号の位相差は、立上がりエッジで検出してもよく、立下がりエッジで検出してもよい。立上がりエッジで検出する場合、第１および第２のエッジ検出回路の双方がパルス信号の立上がりエッジを検出し、立下がりエッジで検出する場合、第１および第２のエッジ検出回路の双方がパルス信号の立下がりエッジを検出するように構成すればよい。さらには、一方のパルス信号の立上がりエッジから他方のパルス信号の立下がりエッジまで、あるいは一方のパルス信号の立下がりエッジから他方のパルス信号の立上がりエッジまでを位相差として捉えることもできる。一方のパルス信号の立上がりエッジから他方のパルス信号の立下がりエッジまでを位相差とする場合、第１のエッジ検出回路がパルス信号の立上がりエッジを検出し、第２のエッジ検出回路がパルス信号の立下がりエッジを検出するように構成すればよい。一方のパルス信号の立下がりエッジから他方のパルス信号の立上がりエッジまでを位相差とする場合、第１のエッジ検出回路がパルス信号の立下がりエッジを検出し、第２のエッジ検出回路がパルス信号の立上がりエッジを検出するように構成すればよい。
【００１１】
本願発明の第２の側面によれば、パルス信号のパルス幅を伸長する時間伸長回路であって、パルス信号の立上がりエッジまたは立下がりエッジを検出する第１のエッジ検出回路と、パルス信号の立下がりエッジまたは立上がりエッジを検出する第２のエッジ検出回路と、積分動作による出力電圧の変化率が常に一定で、かつ、第１のエッジ検出回路によりエッジが検出されたときに積分動作を開始し、第２のエッジ検出回路によりエッジが検出されたときに積分動作を終了する第１の積分回路と、積分動作による出力電圧の変化率が第１の積分回路よりも小さく、かつ、第１のエッジ検出回路によりエッジが検出されたときに積分動作を開始する第２の積分回路と、第１の積分回路の出力電圧と第２の積分回路の出力電圧とを比較し、比較結果に応じた信号を出力する比較回路とを備えたことを特徴とする、時間伸長回路が提供される。
【００１２】
このようにすれば、簡単な回路構成で１つのパルス信号のパルス幅を伸長できる。したがって、１つのパルス信号のパルス幅が極めて微小な時間であっても、伸長された時間を測定することにより、伸長前の極めて微小な時間を正確に求めることができる。
【００１３】
すなわち、積分動作開始時における第１および第２の積分回路の出力電圧が双方共にグランドレベルであるとすると、第１の積分回路の積分動作終了時の出力電圧は、パルス信号のパルス幅に比例しており、第１および第２の積分回路の積分動作の開始から第２の積分回路の出力電圧が第１の積分回路の積分動作終了時の出力電圧に達するまでの時間は、第１の積分回路と第２の積分回路との時定数の比と第１の積分回路の積分動作時間との積に比例している。したがって、第１および第２の積分回路の積分動作の開始から第２の積分回路の出力電圧が第１の積分回路の積分動作終了時の出力電圧に達するまでの時間は、パルス信号のパルス幅に比例しており、しかもそのパルス幅を伸長したものであることから、この伸長された時間を比較回路の出力を利用して測定することにより、１つのパルス信号の微小なパルス幅を正確に知ることができる。
【００１４】
１つのパルス信号のパルス幅は、立上がりエッジから立下がりエッジまでを検出してもよく、立下がりエッジから立上がりエッジまでを検出してもよい。立上がりエッジから立下がりエッジまでを検出する場合、第１のエッジ検出回路がパルス信号の立上がりエッジを検出し、第２のエッジ検出回路がパルス信号の立下がりエッジを検出ように構成すればよい。立下がりエッジから立上がりエッジまでを検出する場合、第１のエッジ検出回路がパルス信号の立下がりエッジを検出し、第２のエッジ検出回路がパルス信号の立上がりエッジを検出ように構成すればよい。
【００１５】
好ましい実施の形態によれば、第１の積分回路の積分動作終了後、第２の積分回路の出力電圧が第１の積分回路の出力電圧に達した時点以降に、第１および第２の積分回路をリセットするリセット回路を有する。
【００１６】
このようにすれば、周期的な２つのパルス信号の位相差あるいは周期的な１つのパルス信号のパルス幅を所定の周期で連続的に測定することができる。
【００１７】
他の好ましい実施の形態によれば、積分動作開始時における第２の積分回路の出力電圧が、積分動作開始時における第１の積分回路の出力電圧よりも大きくなるように構成されている。
【００１８】
このようにすれば、比較回路の動作を安定させることができる。すなわち、積分動作開始時以前における第１および第２の積分回路の出力電圧が互いに等しいと、比較回路による比較結果が各種の要因によって変化し、比較回路の出力レベルが不安定になるが、積分動作開始時における第２の積分回路の出力電圧を、積分動作開始時における第１の積分回路の出力電圧よりも大きくしておけば、このような問題が生じるのを回避できる。
【００１９】
なお、積分動作開始時における第２の積分回路の出力電圧を、積分動作開始時における第１の積分回路の出力電圧よりも大きくすると、積分動作開始から第１の積分回路の出力電圧が第２の積分回路の出力電圧を越えるまでの時間だけ、比較回路の出力が反転するタイミングに遅延を生じるが、本発明の利点は微小な時間を十分大きく伸長できることにあり、このような使用に際しては、第１の積分回路と第２の積分回路との時定数の比をたとえば１０００程度に大きく設定するので、上記の遅延は実質的に無視できる。
【００２０】
本願発明のその他の特徴および利点は、添付図面を参照して以下に行う詳細な説明によって、より明らかとなろう。
【００２１】
【発明の実施の形態】
以下、本願発明の好ましい実施の形態を、図面を参照して具体的に説明する。
【００２２】
図１は、本願発明に係る時間伸長回路の回路ブロック図であって、この時間伸長回路は、第１のエッジ検出回路１、第２のエッジ検出回路２、第１の積分回路３、第２の積分回路４、比較回路５、およびリセット回路６を備えている。
【００２３】
第１のエッジ検出回路１は、Ｄフリップフロップからなるフリップフロップ回路ＦＦ1 を備えている。フリップフロップ回路ＦＦ1 は、入力端Ｄが電源により常時ハイレベルに保持されており、クロック入力端ＣＫに端子７を介して一方のパルス信号が入力される。
【００２４】
第２のエッジ検出回路２は、Ｄフリップフロップからなるフリップフロップ回路ＦＦ2 を備えている。フリップフロップ回路ＦＦ2 は、入力端Ｄが電源により常時ハイレベルに保持されており、クロック入力端ＣＫに端子８を介して他方のパルス信号が入力される。
【００２５】
第１の積分回路３は、スイッチＳＷ1 ，ＳＷ2 、演算増幅器ＯＰ1 、抵抗器Ｒ1 ，Ｒ2 、およびキャパシタＣ1 を備えている。演算増幅器ＯＰ1 の出力端は、キャパシタＣ1 の一端およびスイッチＳＷ1 の一端に接続されており、演算増幅器ＯＰ1 の反転入力端は、抵抗器Ｒ1 の一端、キャパシタＣ1 の他端、およびスイッチＳＷ1 の他端に接続されている。演算増幅器ＯＰ1 の非反転入力端は、抵抗器Ｒ2 を介して接地されている。抵抗器Ｒ1 の他端は、スイッチＳＷ2 の一端に接続されており、スイッチＳＷ2 の他端には、電源から−５ボルト程度の負電圧が印加されている。
【００２６】
スイッチＳＷ1 は、ＭＯＳ−ＦＥＴ（metal-oxide semiconductor field-effect-transistor ）などの半導体スイッチからなり、制御端には、フリップフロップ回路ＦＦ1 の非反転出力端Ｑからの出力が入力される。スイッチＳＷ2 は、ＭＯＳ−ＦＥＴなどの半導体スイッチからなり、制御端には、フリップフロップ回路ＦＦ2 の非反転出力端Ｑからの出力が入力される。スイッチＳＷ1 ，ＳＷ2 は、制御端に入力される信号がハイレベルのときに開成し、制御端に入力される信号がローレベルのときに閉成する。
【００２７】
第２の積分回路４は、スイッチＳＷ3 ，ＳＷ4 、演算増幅器ＯＰ2 、抵抗器Ｒ3 ，Ｒ4 、およびキャパシタＣ2 を備えている。演算増幅器ＯＰ2 の出力端は、キャパシタＣ2 の一端およびスイッチＳＷ3 の一端に接続されており、演算増幅器ＯＰ2 の反転入力端は、抵抗器Ｒ3 の一端、キャパシタＣ2 の他端、およびスイッチＳＷ3 の他端に接続されている。演算増幅器ＯＰ2 の非反転入力端は、抵抗器Ｒ4 および直流電源Ｅ1 を介して接地されている。抵抗器Ｒ3 の他端は、スイッチＳＷ4 の一端に接続されており、スイッチＳＷ4 の他端には、電源から−５ボルト程度の負電圧が印加されている。
【００２８】
スイッチＳＷ3 は、ＭＯＳ−ＦＥＴなどの半導体スイッチからなり、制御端には、フリップフロップ回路ＦＦ1 の非反転出力端Ｑからの出力が入力される。スイッチＳＷ4 は、ＭＯＳ−ＦＥＴなどの半導体スイッチからなり、制御端が接地されている。スイッチＳＷ3 ，ＳＷ4 は、制御端に入力される信号がハイレベルのときに開成し、制御端に入力される信号がローレベルのときに閉成する。すなわち、スイッチＳＷ4 は常時閉成しているのであるが、このスイッチＳＷ4 を設けたのは、第１の積分回路３のスイッチＳＷ2 に対応させて第２の積分回路４にスイッチＳＷ4 を設けることにより、スイッチＳＷ2 ，ＳＷ4 によるオン抵抗などの条件を第１の積分回路３と第２の積分回路４とで等しくするためである。抵抗器Ｒ3 の抵抗値は第１の積分回路３の抵抗器Ｒ1 の抵抗値と等しく、キャパシタＣ2 のキャパシタンスは第１の積分回路３のキャパシタＣ1 のキャパシタンスの１０００倍である。
【００２９】
比較回路５は、演算増幅器ＯＰ3 を備えている。演算増幅器ＯＰ3 の出力端は、端子９に接続されている。演算増幅器ＯＰ3 の非反転入力端は、第１の積分回路３の演算増幅器ＯＰ1 の出力端に接続されており、演算増幅器ＯＰ3 の反転入力端は、第２の積分回路４の演算増幅器ＯＰ2 の出力端に接続されている。
【００３０】
リセット回路６は、カウンタ回路ＣＴ1 と、Ｄフリップフロップからなるフリップフロップ回路ＦＦ3 とを備えている。カウンタ回路ＣＴ1 およびフリップフロップ回路ＦＦ3 のクロック入力端ＣＫは、端子８とフリップフロップ回路ＦＦ2 のクロック入力端ＣＫとの接続点に接続されており、カウンタ回路ＣＴ1 の所定ビットである非反転出力端Ｑは、フリップフロップ回路ＦＦ3 の入力端Ｄに接続されている。フリップフロップ回路ＦＦ3 の反転出力端♯Ｑは、フリップフロップ回路ＦＦ1 ，ＦＦ2 のリセット信号入力端に接続されている。なお、♯は反転を表す記号である。
【００３１】
図２および図３は、図１に示す時間伸長回路の動作を説明するためのタイミングチャートであって、このタイミングチャートを参照しながら上記時間伸長回路の動作を説明する。端子７，８に入力されるパルス信号が双方共にローレベルの期間は、フリップフロップ回路ＦＦ1 ，ＦＦ2 の非反転出力端Ｑからの出力は双方共に初期値のローレベルであり、スイッチＳＷ1 〜ＳＷ4 が全て閉成している。したがって、スイッチＳＷ1 によってキャパシタＣ1 の両端が短絡されており、またスイッチＳＷ3 によってキャパシタＣ2 の両端が短絡されているので、演算増幅器ＯＰ1 ，ＯＰ2 の出力電圧は一定である。ここで、演算増幅器ＯＰ2 の非反転入力端には、抵抗器Ｒ4 を介して直流電源Ｅ1 が接続されているので、演算増幅器ＯＰ2 の出力電圧は演算増幅器ＯＰ1 の出力電圧よりも若干大きい。
【００３２】
端子７を介してフリップフロップ回路ＦＦ1 のクロック入力端ＣＫに入力されている一方のパルス信号がローレベルからハイレベルに変化すると、そのパルス信号の立上がりエッジに同期して、フリップフロップ回路ＦＦ1 の非反転出力端Ｑからの出力がローレベルからハイレベルに変化する。これによりスイッチＳＷ1 およびスイッチＳＷ3 が開成し、演算増幅器ＯＰ1 の出力電圧がキャパシタＣ1 のキャパシタンスと抵抗器Ｒ1 の抵抗値との積で決定される時定数に従って上昇するとともに、演算増幅器ＯＰ2 の出力電圧がキャパシタＣ2 のキャパシタンスと抵抗器Ｒ3 の抵抗値との積で決定される時定数に従って上昇する。このとき、抵抗器Ｒ3 の抵抗値は抵抗器Ｒ1 の抵抗値に等しく、キャパシタＣ2 のキャパシタンスはキャパシタＣ1 のキャパシタンスの１０００倍であるので、演算増幅器ＯＰ2 の出力電圧の増加率は演算増幅器ＯＰ1 の出力電圧の増加率の１／１０００である。したがって、演算増幅器ＯＰ1 ，ＯＰ2 の積分動作開始直後に、演算増幅器ＯＰ1 の出力電圧が演算増幅器ＯＰ2 の出力電圧よりも大きくなり、演算増幅器ＯＰ3 の出力電圧がローレベルからハイレベルに変化する。
【００３３】
端子８を介してフリップフロップ回路ＦＦ2 のクロック入力端ＣＫに入力されている他方のパルス信号がローレベルからハイレベルに変化すると、そのパルス信号の立上がりエッジに同期して、フリップフロップ回路ＦＦ2 の非反転出力端Ｑからの出力がローレベルからハイレベルに変化する。これによりスイッチＳＷ2 が開成し、演算増幅器ＯＰ1 の出力電圧の上昇が停止する。
【００３４】
演算増幅器ＯＰ2 の出力電圧は時間の経過に伴って上昇を継続し、その電圧が演算増幅器ＯＰ1 の出力電圧Ｖ1 を越えた時点で、比較回路５を構成する演算増幅器ＯＰ3 の出力がハイレベルからローレベルに変化する。ここで、演算増幅器ＯＰ2 の出力電圧の増加率は演算増幅器ＯＰ1 の出力電圧の増加率の１／１０００であるので、演算増幅器ＯＰ1 ，ＯＰ2 の積分動作開始から演算増幅器ＯＰ3 の出力がハイレベルからローレベルに変化するまでの時間Ｔ2 は、一方のパルス信号の立上がりエッジから他方のパルス信号の立上がりエッジまでの時間Ｔ1 の１０００倍であり、時間Ｔ1 を１０００倍に伸長した時間Ｔ2 が、端子９から出力されるパルス信号のパルス幅として得られる。もちろん、端子９からの出力を積分することにより、時間Ｔ2 に比例した電圧を得てもよい。
【００３５】
なお、直流電源Ｅ1 を設けて、積分動作開始時における演算増幅器ＯＰ2 の出力電圧が演算増幅器ＯＰ1 の出力電圧よりも若干大きくなるように設定しているので、演算増幅器ＯＰ1 ，ＯＰ2 の積分動作開始時点から演算増幅器ＯＰ3 の出力の立上がり時点までに若干の遅延が生じ、演算増幅器ＯＰ3 から出力されるパルス信号のパルス幅が時間Ｔ2 よりも僅かに小さい値になるが、上記のように時間Ｔ2 は時間Ｔ1 を１０００倍に伸長した時間であり、しかも上記の遅延は時間Ｔ1 と比較しても十分に小さい値であるので、実質上問題になることはない。
【００３６】
直流電源Ｅ1 を設けたのは、演算増幅器ＯＰ1 ，ＯＰ2 の積分動作開始以前における演算増幅器ＯＰ3 の出力レベルを安定させるためである。
【００３７】
一方、リセット回路６のカウンタ回路ＣＴ1 は、端子８に入力される他方のパルス信号の立上がりエッジに同期してカウントアップ動作を実行する。したがって、カウンタ回路ＣＴ1 の所定ビットである非反転出力端Ｑからの出力は、カウンタ回路ＣＴ1 のカウント値が０から所定カウント値まで至る期間の前半でローレベル、後半でハイレベルになる。そして、その前半のローレベルの期間が、時間Ｔ2 よりも十分に長くなるように設定されている。
【００３８】
したがって、演算増幅器ＯＰ1 の積分動作が終了し、かつ演算増幅器ＯＰ2 の出力電圧が演算増幅器ＯＰ1 の出力電圧Ｖ1 を越えた時点以降に、端子８に入力される他方のパルス信号の立上がりエッジに同期して、カウンタ回路ＣＴ1 の非反転出力端Ｑからフリップフロップ回路ＦＦ3 の入力端Ｄに供給される信号がローレベルからハイレベルに変化する。これにより、フリップフロップ回路ＦＦ3 の反転出力端♯Ｑからフリップフロップ回路ＦＦ1 ，ＦＦ2 のリセット信号入力端に供給されるリセット信号がハイレベルからローレベルに変化し、フリップフロップ回路ＦＦ1 ，ＦＦ2 がリセットされて、フリップフロップ回路ＦＦ1 ，ＦＦ2 の非反転出力端Ｑからの出力がローレベルになり、スイッチＳＷ1 〜ＳＷ3 が閉成する。この結果、第１の積分回路３および第２の積分回路４がリセットされ、演算増幅器ＯＰ1 ，ＯＰ2 の出力電圧が積分動作開始前の電圧に戻る。
【００３９】
カウンタ回路ＣＴ1 によるカウント動作が進行し、カウント値が所定カウント値を越えると、カウント値が０に戻り、カウンタ回路ＣＴ1 の非反転出力端Ｑからの出力がハイレベルからローレベルに変化し、フリップフロップ回路ＦＦ3 の反転出力端♯Ｑからの出力がローレベルからハイレベルに変化するので、リセットが解除され、端子７に入力される一方のパルス信号の立上がりエッジに同期して、演算増幅器ＯＰ1 ，ＯＰ2 が積分動作を再開する。すなわち、フリップフロップ回路ＦＦ3 の反転出力端♯Ｑからの出力のローレベルの期間Ｔ3 がリセット期間である。
【００４０】
このように、リセット回路６により第１のエッジ検出回路１および第２のエッジ検出回路２を介して第１の積分回路３および第２の積分回路４をリセットすることによって、所定の周期で時間Ｔ2 を連続的に測定することが可能になる。したがって、端子９から出力されるパルス信号のパルス幅を複数回観測することによって、より正確に時間Ｔ2 を測定でき、この結果、より正確に時間Ｔ1 を知ることができる。しかも、端子９から出力される初回のパルス信号の観測が何らかの原因で成功しなかった場合でも、２回目以降のパルス信号を観測することにより目的を達成できる。
【００４１】
図４は、別の実施形態における時間伸長回路の回路ブロック図であって、この時間伸長回路は、第１のエッジ検出回路１１、第２のエッジ検出回路１２、第１の積分回路３、第２の積分回路４、比較回路５、およびリセット回路６を備えている。
【００４２】
第１のエッジ検出回路１１は、Ｄフリップフロップからなるフリップフロップ回路ＦＦ4 と、Ｄフリップフロップからなるフリップフロップ回路ＦＦ5 とにより構成されている。フリップフロップ回路ＦＦ4 は、入力端Ｄに端子１３を介してパルス信号が入力される。フリップフロップ回路ＦＦ5 は、入力端Ｄが電源により常時ハイレベルに保持されており、クロック入力端ＣＫにフリップフロップ回路ＦＦ4 の非反転出力端Ｑからの出力が入力される。
【００４３】
第２のエッジ検出回路１２は、フリップフロップ回路ＦＦ4 と、Ｄフリップフロップからなるフリップフロップ回路ＦＦ6 とにより構成されている。すなわち、フリップフロップ回路ＦＦ4 は第１のエッジ検出回路１１と第２のエッジ検出回路１２との共通の構成要素となっている。フリップフロップ回路ＦＦ6 は、入力端Ｄが電源により常時ハイレベルに保持されており、クロック入力端ＣＫにフリップフロップ回路ＦＦ4 の反転出力端♯Ｑからの出力が入力される。
【００４４】
第１の積分回路３、第２の積分回路４、比較回路５、およびリセット回路６は、図１に示す各回路と同様の構成である。ただし、リセット回路６のフリップフロップ回路ＦＦ3 の反転出力端♯Ｑは、フリップフロップ回路ＦＦ5 ，ＦＦ6 のリセット信号入力端だけではなく、フリップフロップ回路ＦＦ4 のリセット信号入力端にも接続されている。
【００４５】
図５は、図４に示す時間伸長回路の動作を説明するためのタイミングチャートであって、このタイミングチャートを参照しながら上記時間伸長回路の動作を説明する。端子１３に入力されるパルス信号がローレベルの期間は、フリップフロップ回路ＦＦ4 の非反転出力端Ｑからの出力は初期値のローレベル、反転出力端♯Ｑからの出力は初期値のハイレベルであり、フリップフロップ回路ＦＦ5 ，ＦＦ6 の非反転出力端Ｑからの出力は双方共に初期値のローレベルである。したがって、スイッチＳＷ1 〜ＳＷ4 が全て閉成しており、スイッチＳＷ1 によってキャパシタＣ1 の両端が短絡されているとともに、スイッチＳＷ3 によってキャパシタＣ2 の両端が短絡されているので、演算増幅器ＯＰ1 ，ＯＰ2 の出力電圧は一定である。ここで、演算増幅器ＯＰ2 の非反転入力端には、抵抗器Ｒ4 を介して直流電源Ｅ1 が接続されているので、演算増幅器ＯＰ2 の出力電圧は演算増幅器ＯＰ1 の出力電圧よりも若干大きい。
【００４６】
端子１３を介してフリップフロップ回路ＦＦ4 の入力端Ｄに入力されているパルス信号がローレベルからハイレベルに変化すると、フリップフロップ回路ＦＦ4 の非反転出力端Ｑからの出力がローレベルからハイレベルに変化し、その出力の立上がりエッジに同期して、フリップフロップ回路ＦＦ5 の非反転出力端Ｑからの出力がローレベルからハイレベルに変化する。これによりスイッチＳＷ1 およびスイッチＳＷ3 が開成し、演算増幅器ＯＰ1 の出力電圧がキャパシタＣ1 のキャパシタンスと抵抗器Ｒ1 の抵抗値との積で決定される時定数に従って上昇するとともに、演算増幅器ＯＰ2 の出力電圧がキャパシタＣ2 のキャパシタンスと抵抗器Ｒ3 の抵抗値との積で決定される時定数に従って上昇する。このとき、抵抗器Ｒ3 の抵抗値は抵抗器Ｒ1 の抵抗値に等しく、キャパシタＣ2 のキャパシタンスはキャパシタＣ1 のキャパシタンスの１０００倍であるので、演算増幅器ＯＰ2 の出力電圧の増加率は演算増幅器ＯＰ1 の出力電圧の増加率の１／１０００である。したがって、演算増幅器ＯＰ1 ，ＯＰ2 の積分動作開始直後に、演算増幅器ＯＰ1 の出力電圧が演算増幅器ＯＰ2 の出力電圧よりも大きくなり、演算増幅器ＯＰ3 の出力電圧がローレベルからハイレベルに変化する。
【００４７】
端子１３を介してフリップフロップ回路ＦＦ4 の入力端Ｄに入力されているパルス信号がハイレベルからローレベルに変化すると、フリップフロップ回路ＦＦ4 の反転出力端♯Ｑからの出力がローレベルからハイレベルに変化し、その出力の立上がりエッジに同期して、フリップフロップ回路ＦＦ6 の非反転出力端Ｑからの出力がローレベルからハイレベルに変化する。これによりスイッチＳＷ2 が開成し、演算増幅器ＯＰ1 の出力電圧の上昇が停止する。
【００４８】
演算増幅器ＯＰ2 の出力電圧は時間の経過に伴って上昇を継続し、その電圧が演算増幅器ＯＰ1 の出力電圧Ｖ1 を越えた時点で、比較回路５を構成する演算増幅器ＯＰ3 の出力がハイレベルからローレベルに変化する。ここで、演算増幅器ＯＰ2 の出力電圧の増加率は演算増幅器ＯＰ1 の出力電圧の増加率の１／１０００であるので、演算増幅器ＯＰ1 ，ＯＰ2 の積分動作開始から演算増幅器ＯＰ3 の出力がハイレベルからローレベルに変化するまでの時間Ｔ5 は、パルス信号の立上がりエッジから立下がりエッジまでの時間Ｔ4 の１０００倍であり、時間Ｔ4 を１０００倍に伸長した時間Ｔ5 が、端子９から出力されるパルス信号のパルス幅として得られる。もちろん、端子９からの出力を積分することにより、時間Ｔ5 に比例した電圧を得てもよい。
【００４９】
なお、直流電源Ｅ1 を設けて、積分動作開始時における演算増幅器ＯＰ2 の出力電圧が演算増幅器ＯＰ1 の出力電圧よりも若干大きくなるように設定しているので、演算増幅器ＯＰ1 ，ＯＰ2 の積分動作開始時点から演算増幅器ＯＰ3 の出力の立上がり時点までに若干の遅延が生じ、演算増幅器ＯＰ3 から出力されるパルス信号のパルス幅が時間Ｔ5 よりも僅かに小さい値になるが、上記のように時間Ｔ5 は時間Ｔ4 を１０００倍に伸長した時間であり、しかも上記の遅延は時間Ｔ4 と比較しても十分に小さい値であるので、実質上問題になることはない。
【００５０】
直流電源Ｅ1 を設けたのは、演算増幅器ＯＰ1 ，ＯＰ2 の積分動作開始以前における演算増幅器ＯＰ3 の出力レベルを安定させるためである。
【００５１】
一方、リセット回路６のカウンタ回路ＣＴ1 は、フリップフロップ回路ＦＦ4 の反転出力端♯Ｑからの出力の立上がりエッジに同期してカウントアップ動作を実行する。したがって、カウンタ回路ＣＴ1 の所定ビットである非反転出力端Ｑからの出力は、カウンタ回路ＣＴ1 のカウント値が０から所定カウント値まで至る期間の前半でローレベル、後半でハイレベルになる。そして、その前半のローレベルの期間が、時間Ｔ5 よりも十分に長くなるように設定されている。
【００５２】
したがって、演算増幅器ＯＰ1 の積分動作が終了し、かつ演算増幅器ＯＰ2 の出力電圧が演算増幅器ＯＰ1 の出力電圧Ｖ1 を越えた時点以降に、フリップフロップ回路ＦＦ4 の反転出力端♯Ｑからの出力の立上がりエッジに同期して、カウンタ回路ＣＴ1 の非反転出力端Ｑからフリップフロップ回路ＦＦ3 の入力端Ｄに供給される信号がローレベルからハイレベルに変化する。これにより、フリップフロップ回路ＦＦ3 の反転出力端♯Ｑからフリップフロップ回路ＦＦ4 ，ＦＦ5 ，ＦＦ6 のリセット信号入力端に供給されるリセット信号がハイレベルからローレベルに変化し、フリップフロップ回路ＦＦ4 ，ＦＦ5 ，ＦＦ6 がリセットされて、フリップフロップ回路ＦＦ5 ，ＦＦ6 の非反転出力端Ｑからの出力がローレベルになり、スイッチＳＷ1 〜ＳＷ3 が閉成する。この結果、第１の積分回路３および第２の積分回路４がリセットされ、演算増幅器ＯＰ1 ，ＯＰ2 の出力電圧が積分動作開始前の電圧に戻る。
【００５３】
カウンタ回路ＣＴ1 によるカウント動作が進行し、カウント値が所定カウント値を越えると、カウント値が０に戻り、カウンタ回路ＣＴ1 の非反転出力端Ｑからの出力がハイレベルからローレベルに変化し、フリップフロップ回路ＦＦ3 の反転出力端♯Ｑからの出力がローレベルからハイレベルに変化するので、リセットが解除され、端子１３に入力されるパルス信号の立上がりエッジに同期して、演算増幅器ＯＰ1 ，ＯＰ2 が積分動作を再開する。すなわち、フリップフロップ回路ＦＦ3 の反転出力端♯Ｑからの出力のローレベルの期間がリセット期間である。
【００５４】
このように、リセット回路６により第１のエッジ検出回路１１および第２のエッジ検出回路１２を介して第１の積分回路３および第２の積分回路４をリセットすることによって、所定の周期で時間Ｔ5 を連続的に測定することが可能になる。したがって、端子９から出力されるパルス信号のパルス幅を複数回観測することによって、より正確に時間Ｔ5 を測定でき、この結果、より正確に時間Ｔ4 を知ることができる。しかも、端子９から出力される初回のパルス信号の観測が何らかの原因で成功しなかった場合でも、２回目以降のパルス信号を観測することにより目的を達成できる。
【００５５】
なお、上記各実施形態においては、第２の積分回路４の抵抗器Ｒ3 の抵抗値と第１の積分回路３の抵抗器Ｒ1 の抵抗値とを互いに等しくし、第２の積分回路４のキャパシタＣ2 のキャパシタンスを第１の積分回路３のキャパシタＣ1 のキャパシタンスの１０００倍に設定したが、第２の積分回路４のキャパシタＣ2 のキャパシタンスと第１の積分回路３のキャパシタＣ1 のキャパシタンスとを互いに等しくし、第２の積分回路４の抵抗器Ｒ3 の抵抗値を第１の積分回路３の抵抗器Ｒ1 の抵抗値の１０００倍に設定してもよい。さらには、抵抗器Ｒ1 の抵抗値と抵抗器Ｒ3 の抵抗値、およびキャパシタＣ2 のキャパシタンスとキャパシタＣ1 のキャパシタンスとを共に互いに等しくない値に設定してもよい。もちろん、上記１０００倍の値も一例であり、この倍率は所望に応じて任意に設定すればよい。
【００５６】
なお、上記各実施形態においては、周期的に第１および第２の積分回路３，４をリセットするリセット回路６を設けたが、端子９から出力されるパルス電圧を１回だけ観測する場合には、このようなリセット回路６は不要である。
【図面の簡単な説明】
【図１】本願発明に係る時間伸長回路の回路ブロック図である。
【図２】図１に示す時間伸長回路の動作を説明するためのタイミングチャートである。
【図３】図１に示す時間伸長回路のリセット動作を説明するためのタイミングチャートである。
【図４】別の実施形態における時間伸長回路の回路ブロック図である。
【図５】図４に示す時間伸長回路の動作を説明するためのタイミングチャートである。
【符号の説明】
１  第１のエッジ検出回路
２  第２のエッジ検出回路
３  第１の積分回路
４  第２の積分回路
５  比較回路
６  リセット回路
１１  第１のエッジ検出回路
１２  第２のエッジ検出回路
ＦＦ1 〜ＦＦ6   フリップフロップ回路
ＳＷ1 〜ＳＷ4   スイッチ
ＯＰ1 〜ＯＰ3   演算増幅器
Ｒ1 〜Ｒ4   抵抗器
Ｃ1 ，Ｃ2   キャパシタ
【図１】
0003740270.tif 000002
【図２】
0003740270.tif 000003
【図３】
0003740270.tif 000004
【図４】
0003740270.tif 000005
【図５】
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