(57)【特許請求の範囲】
【請求項１】
圧電振動子及び前記圧電振動子に直列に接続された可変容量ダイオードを有するとともに制御電圧端子に印加された制御電圧に対応する所定の発振周波数を有する発振信号を出力する発振回路に接続される容量アレイユニットであって、
所定の静電容量を有し、前記圧電振動子または前記可変容量ダイオードに接続される固定接続容量素子と、
所定の静電容量を有する複数の選択接続容量素子と、
前記複数の選択接続容量素子のうち、所望の前記選択接続容量素子を前記固定接続容量素子に並列に接続する容量接続回路とを備え、
前記複数の選択接続容量素子のうち、一または複数の選択接続容量素子は、互いに直列または互いに並列に接続された複数の副選択接続容量素子により構成されている
ことを特徴とする容量アレイユニット。
【請求項２】
請求項１記載の容量アレイユニットにおいて、
前記固定接続容量素子は、前記圧電振動子に直列に接続されていることを特徴とする容量アレイユニット。
【請求項３】
請求項１記載の容量アレイユニットにおいて、
前記固定接続容量素子は、前記可変容量ダイオードに並列に接続されていることを特徴とする容量アレイユニット。
【請求項４】
圧電振動子と、前記圧電振動子に直列に接続された所定の静電容量を持った固定接続容量素子と、を有し、制御電圧端子に印加された制御電圧に対応する所定の発振周波数を有する発振信号を出力する発振回路に接続される容量アレイユニットであって、
所定の静電容量を有する複数の選択接続容量素子と、
前記複数の選択接続容量素子のうち、所望の前記選択接続容量素子を前記固定接続容量素子に並列に接続する容量接続回路とを備え、
前記複数の選択接続容量素子のうち、一または複数の選択接続容量素子は、互いに直列または互いに並列に接続された複数の副選択接続容量素子により構成されている
ことを特徴とする容量アレイユニット。
【請求項５】
圧電振動子と、前記圧電振動子に直列に接続された可変容量ダイオードと、前記可変容量ダイオードに並列に接続された所定の静電容量を持った固定接続容量素子と、を有し、所定の発振周波数を有する発振信号を出力する発振回路に接続される容量アレイユニットであって、
所定の静電容量を有する複数の選択接続容量素子と、
前記複数の選択接続容量素子のうち、所望の前記選択接続容量素子を前記固定接続容量素子に並列に接続する容量接続回路と備え、
前記複数の選択接続容量素子のうち、一または複数の選択接続容量素子は、互いに直列または互いに並列に接続された複数の副選択接続容量素子により構成されている
ことを特徴とする容量アレイユニット。
【請求項６】
請求項１ないし請求項５のいずれかに記載の容量アレイユニットにおいて、
前記容量接続回路は、前記各選択接続容量素子を前記固定接続容量素子に並列に接続するための複数のスイッチを備えたことを特徴とする容量アレイユニット。
【請求項７】
制御電圧端子に印加された制御電圧に対応する所定の発振周波数を有する発振信号を出力する発振回路において、
圧電振動子と、
請求項１ないし請求項６のいずれかに記載の容量アレイユニットと、
前記圧電振動子に直列に接続された可変容量ダイオードと、
を備えたことを特徴とする発振回路。
【請求項８】
制御電圧端子に印加された制御電圧に対応する所定の発振周波数を有する発振信号を出力する発振回路において、
圧電振動子と、
請求項１ないし請求項５のいずれかに記載の容量アレイユニットと、
前記容量アレイユニットを制御するための容量アレイユニット制御装置であって、前記選択接続容量素子の前記固定接続容量素子に対する接続／非接続を制御するための接続制御データを記憶するメモリと、外部からの調整用制御データに基づいて前記メモリに予め前記接続制御データを記憶させるとともに、前記調整用制御データあるいは前記接続制御データに基づいて前記容量接続回路を制御する接続制御回路とを備えた容量アレイユニット制御装置と、
前記圧電振動子に直列に接続された可変容量ダイオードと、
を備えたことを特徴とする発振回路。
【請求項９】
制御電圧端子に印加された制御電圧に対応する所定の発振周波数を有する発振信号を出力する発振回路において、
圧電振動子と、
請求項６記載の容量アレイユニットと、
前記容量アレイユニットを制御するための容量アレイユニット制御装置であって、前記選択接続容量素子の前記固定接続容量素子に対する接続／非接続を制御するための接続制御データを記憶するメモリと、外部からの調整用制御データに基づいて前記メモリに予め前記接続制御データを記憶させるとともに、前記調整用制御データあるいは前記接続制御データに基づいて前記複数のスイッチのオン／オフ制御を行うスイッチ制御回路とを備えた容量アレイユニット制御装置と、
前記圧電振動子に直列に接続された可変容量ダイオードと、
を備えたことを特徴とする発振回路。
【請求項１０】
圧電振動子及び前記圧電振動子に直列に接続された可変容量ダイオードを有するとともに制御電圧端子に印加された制御電圧に対応する所定の発振周波数を有する発振信号を出力する発振回路に接続される容量アレイユニットであって、
前記圧電振動子または前記可変容量ダイオードに接続されるとともに、前記発振周波数の中心周波数を調整すべく容量を可変することが可能な中心周波数調整用容量アレイ部と、
所定の静電容量を有する複数の周波数制御特性調整用の制御特性調整用選択接続容量素子のうち、所望の前記制御特性調整用選択接続容量素子を前記可変容量ダイオードに並列に接続する制御特性調整用容量接続回路を有する周波数制御特性調整用容量アレイ部と、
を備えたことを特徴とする容量アレイユニット。
【請求項１１】
請求項１０記載の容量アレイユニットにおいて、
前記複数の制御特性調整用選択接続容量素子のうち、一または複数の制御特性調整用選択接続容量素子は、互いに直列または互いに並列に接続された複数の副制御特性調整用選択接続容量素子により構成されていることを特徴とする容量アレイユニット。
【請求項１２】
請求項１０記載の容量アレイユニットにおいて、
前記制御特性調整用容量接続回路は、前記各制御特性調整用選択接続容量素子を前記可変容量ダイオードに並列に接続するための複数のスイッチを備えたことを特徴とする容量アレイユニット。
【請求項１３】
制御電圧端子に印加された制御電圧に対応する所定の発振周波数を有する発振信号を出力する発振回路において、
圧電振動子と、
請求項１０ないし請求項１２のいずれかに記載の容量アレイユニットと、
前記圧電振動子に直列に接続された可変容量ダイオードと、
を備えたことを特徴とする発振回路。
【請求項１４】
制御電圧端子に印加された制御電圧に対応する所定の発振周波数を有する発振信号を出力する発振回路において、
圧電振動子と、
請求項１０記載の容量アレイユニットと、
前記容量アレイユニットを制御するための容量アレイユニット制御装置であって、前記制御特性調整用選択接続容量素子の前記可変容量ダイオードに対する接続／非接続を制御するための接続制御データを記憶するメモリと、外部からの調整用制御データに基づいて前記メモリに予め前記接続制御データを記憶させるとともに、前記調整用制御データあるいは前記接続制御データに基づいて前記制御特性調整用容量接続回路を制御する接続制御回路とを備えた容量アレイユニット制御装置と、
前記圧電振動子に直列に接続された可変容量ダイオードと、
を備えたことを特徴とする発振回路。
【請求項１５】
制御電圧端子に印加された制御電圧に対応する所定の発振周波数を有する発振信号を出力する発振回路において、
圧電振動子と、
請求項１２記載の容量アレイユニットと、
前記容量アレイユニットを制御するための容量アレイユニット制御装置であって、前記制御特性調整用選択接続容量素子の前記可変容量ダイオードに対する接続／非接続を制御するための接続制御データを記憶するメモリと、外部からの調整用制御データに基づいて前記メモリに予め前記接続制御データを記憶させるとともに、前記調整用制御データあるいは前記接続制御データに基づいて前記複数のスイッチのオン／オフ制御を行うスイッチ制御回路とを備えた容量アレイユニット制御装置と、
前記圧電振動子に直列に接続された可変容量ダイオードと、
を備えたことを特徴とする発振回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、容量アレイユニット及び発振回路に係り、特に電圧制御型圧電発振回路に用いられる容量アレイユニット及び発振回路に関する。
【０００２】
【従来の技術】
［１］  第１従来例の構成
図３１に第１従来例の電圧制御型圧電発振回路の回路図を示す。
電圧制御型圧電発振回路１００は、出力端子OUTから出力される発振信号ＳOSCの発振周波数ｆOSCを変化させるための制御電圧ＶCを印加するための周波数制御端子ＶＣと、一端が周波数制御端子ＶＣに接続され、ユーザが周波数制御端子ＶＣに接続する図示しない発振周波数制御回路の発振段への影響を回避するとともに、発振周波数制御回路を発振段に粗結合するための入力抵抗Ｒｉと、入力抵抗Ｒｉの他端が一端に接続された圧電振動子Ｘと、入力抵抗Ｒｉと圧電振動子Ｘの中間接続点にカソード端子が接続された可変容量ダイオード（以下、バリキャップという。）Ｃvと、バリキャップＣvのアノード端子に一端が接続され、他端が低電位側電源ＧＮＤに接続されたトリマコンデンサ（以下、トリマという。）ＣTと、を備えて構成されている。
【０００３】
また、電圧制御型圧電発振回路１００は、バリキャップＣvとトリマＣTの中間接続点に一端が接続され、他端が低電位側電源ＧＮＤに接続されたバイアス抵抗ＲXと、高電位側電源ＶCCに一端が接続され、圧電振動子Ｘの他端に他端が接続された第１バイアス抵抗Ｒ1と、圧電振動子Ｘと第１バイアス抵抗Ｒ1との中間接続点に一端が接続され、他端が低電位側電源ＧＮＤに接続された第２バイアス抵抗Ｒ2と、圧電振動子Ｘと第１バイアス抵抗Ｒ1との中間接続点にベース端子が接続されたＮＰＮトランジスタＱ1と、高電位側電源ＶCCに一端が接続され、ＮＰＮトランジスタＱ1のコレクタ端子に他端が接続されたコレクタ抵抗Ｒcと、を備えて構成されている。
【０００４】
さらに電圧制御型圧電発振回路１００は、コレクタ抵抗ＲCとＮＰＮトランジスタＱ1の中間接続点に一端が接続され、他端が出力端子OUTに接続され、発振信号ＳOSCのＤＣ成分を除去するためのＤＣカット用コンデンサＣCOと、ＮＰＮトランジスタＱ1のエミッタ端子に一端が接続され、他端が低電位側電源ＧＮＤに接続されたエミッタ抵抗Ｒeと、ＮＰＮトランジスタＱ1のベース端子と圧電振動子Ｘの中間接続点に一端が接続され、ＮＰＮトランジスタＱ1のエミッタ端子とエミッタ抵抗Ｒeの中間接続点に他端が接続された第１発振用コンデンサＣO1と、ＮＰＮトランジスタＱ1のエミッタ端子とエミッタ抵抗Ｒeの中間接続点に一端が接続され、他端が低電位側電源ＧＮＤに接続された第２発振用コンデンサＣO2と、を備えて構成されている。
【０００５】
［２］  第２従来例の構成
図３２に第２従来例の電圧制御型圧電発振回路の回路図を示す。
図３２において、図３１の第１従来例と同一の部分には同一の符号を付与するものとする。
第２従来例の電圧制御型圧電発振回路２００が第１従来例の電圧制御型圧電発振回路１００と異なる点は、バイアス抵抗ＲXをなくし、バリキャップＣvのアノード端子を低電位電源ＧＮＤに接続し、トリマＣTをバリキャップＣvと並列接続した点である。
【０００６】
［３］  第１従来例及び第２従来例におけるトリマＣTの役割
トリマＣTは、圧電振動子Ｘ、バリキャップＣV等のばらつきに起因して生じる、較正した制御電圧を与えた際に生じる実際の中心発振周波数ｆ0’を理想的な中心周波数ｆ0に合わせるべく、ずれを補正するために使用するものである。
トリマＣTの容量を適当な値に設定することにより実際の中心発振周波数ｆ0’を理想的な中心周波数ｆ0に合わせる。
換言すれば、トリマＣTは、電圧制御型圧電発振回路を構成する素子のばらつきにより生じる中心周波数のずれを、較正した制御電圧において所望の周波数となるよう補正するためのものであり、通常は、電圧制御型圧電発振回路を製品として出荷する場合の最終工程において調整を行うものである。
例えば、較正した制御電圧Ｖc＝２．５［Ｖ］を印加した状態において、中心周波数ｆ0＝１３．０［ＭＨｚ］となるようにトリマＣTの容量を調整することとなる。
このトリマＣTの調整は、基本的にはユーザが積極的に使用して調整を行うためのものではない。しかしながら、ユーザが電圧制御型圧電発振回路をプリント基板に実装した場合などには熱ストレスによる実際の中心発振周波数ｆ0’と理想的な中心周波数ｆ0とのずれを補正するために使用することも可能である。
【０００７】
［４］  第１従来例及び第２従来例におけるバリキャップＣvの役割
周波数制御端子ＶＣより制御電圧Ｖcを印加し、バリキャップＣvの容量ＣＣvを変化させることにより発振周波数ｆOSCを変化させるためのものである。
例えば、上述の例の場合には、ユーザが周波数制御端子ＶＣに
制御電圧Ｖc＝２．５±２．０［Ｖ］
を印加することにより、発振周波数ｆOSCを、
ｆOSC＝１３．０［ＭＨｚ］±１００［ｐｐｍ］
と変化させることができる。
【０００８】
［５］    電圧制御型圧電発振回路の動作原理
ここで、電圧制御型圧電発振回路の動作原理について説明する。
図３３に発振時における等価回路を示す。
電圧制御型圧電発振回路は、大別すると、圧電振動子Ｘと、圧電振動子Ｘを除く回路と、により構成されている。
そして、圧電振動子Ｘは、直列に接続された等価リアクタンスＬ及び等価抵抗Ｒにより表すことができ、圧電振動子Ｘを除く回路は直列に接続された負荷容量ＣL及び負性抵抗−Ｒにより表すことができる。
図３４に圧電振動子の等価回路を示す。
圧電振動子Ｘは、両端子間に直列に接続された等価抵抗Ｒ1、等価リアクタンスＬ1及び等価直列容量ＣS並びに等価抵抗Ｒ1、等価リアクタンスＬ1及び等価直列容量ＣSに並列に接続された等価並列容量ＣPで表すことができる。
【０００９】
この場合において、圧電振動子Ｘを用いて電圧制御型圧電発振回路を構成した場合の発振周波数ｆOSCと、圧電振動子Ｘを除く回路の負荷容量ＣLには、（１）式のような関係がある。
【００１０】
【数１】
0003829525.tif 000002
【００１１】
ここで、γは容量比であり、
γ＝ＣP／ＣS
となる。この場合において、ＣPは圧電振動子Ｘの等価並列容量であり、ＣSは圧電振動子Ｘの等価直列容量である。
また、ｄｆrは圧電振動子Ｘの直列共振周波数ｆrを基準とした発振周波数ｆOSCの周波数偏差である。
次に負荷容量ＣLについて説明する。
第１従来例のように、バリキャップＣvとトリマＣTが直列接続されている場合には、圧電振動子Ｘと、電圧制御型圧電発振回路を構成する各種容量の接続関係は、図３５に示すようなものとなる。
【００１２】
従って、第１従来例における回路側の負荷容量ＣLは、（２）式で示すようなものとなる。
【００１３】
【数２】
0003829525.tif 000003
【００１４】
一方、第２従来例のように、バリキャップＣvとトリマＣTが並列接続されている場合には、圧電振動子Ｘと、電圧制御型圧電発振回路を構成する各種容量の接続関係は、図３６に示すようなものとなる。
従って、第２従来例における回路側の負荷容量ＣLは、（３）式で示すようなものとなる。
【００１５】
【数３】
0003829525.tif 000004
【００１６】
［６］  第１従来例と第２従来例との比較
ここで、トリマＣT、バリキャップＣv、第１発振用コンデンサＣO1及び第２発振用コンデンサＣO2を同一特性として、第１従来例と第２従来例とを比較する。第１従来例（図３１参照）の様に圧電振動子Ｘの一端にバリキャップＣvとトリマＣTが直列に接続されていると、第２従来例（図３２参照）のように圧電振動子Ｘの一端にバリキャップＣvとトリマＣTが並列に接続されている場合と比較して以下のような利点がある。
［６．１］  トリマによる中心周波数f0の調整範囲の確保容易性
第１従来例（図３１参照）のように圧電振動子Ｘの一端にバリキャップＣvとトリマＣTが直列に接続されていると、トリマによる中心周波数f0の調整範囲が確保し易い。
より具体的には、図３７のｄｆr−ＣL特性図に示すように、圧電振動子Ｘの一端にバリキャップＣvとトリマＣTを直列に接続した場合には、少ない負荷容量ＣLの変化で、周波数偏差ｄｆrを大きく変化させることができる。
従って、圧電振動子Ｘの特性にバラツキがあっても、電圧制御型圧電発振回路として組み上げた際に中心周波数f0を容易に合わせることができるのである。この結果、圧電振動子Ｘの製造規格が緩和され、圧電振動子Ｘの製造コスト削減が可能となる。
【００１７】
［６．２］  バリキャップによる周波数可変量(f−Vc特性)の確保容易性
第１従来例のように圧電振動子Ｘの一端にバリキャップＣvとトリマＣTが直列に接続されていると、バリキャップによる周波数可変量(ｆOSC−Ｖc特性)を確保するのが容易となる。
より具体的には、図３８の発振周波数ｆOSCの周波数偏差−Ｖc特性図に示すように、圧電振動子Ｘの一端にバリキャップＣvとトリマＣTを直列に接続した場合には、少ない制御電圧Ｖcの変化で、発振周波数ｆOSCの周波数偏差を大きく変化させることができる。
【００１８】
【発明が解決しようとする課題】
次に上記従来例における問題点について説明する。
［７．１］  トリマ容量の変動によるｆOSC−Vc特性の可変レンジ減少の抑制圧電振動子Ｘの製造規格を緩和すると、個々の発振回路において中心発振周波数f0を合せるために要求されるトリマＣTの容量が異なることとなる。
図３８に示すように、第２従来例のように圧電振動子Ｘの一端にバリキャップＣvとトリマＣTが並列に接続されていると、トリマＣTの容量を５０［ｐＦ］または１００［ｐＦ］として、中心発振周波数ｆ0を調整した場合には、制御電圧Ｖcを変化させても、発振周波数ｆOSCをほとんど変化させることができず、所望のｆOSC−Ｖc特性を得ることができない。
これに対し、第１従来例のように圧電振動子Ｘの一端にバリキャップＣvとトリマＣTが直列に接続されていると、発振周波数ｆOSCの周波数偏差の可変レンジは減少するもののｆOSC−Ｖc特性が得られなくなる事はない。
このように圧電振動子Ｘの一端にバリキャップＣvとトリマＣTを直列に接続した場合には、トリマ容量の変動によるｆOSC−Vc特性の可変レンジ減少を抑制することができる。
【００１９】
［７．２］  トリマを使用することによる問題点
［７．２．１］  第１の問題点
圧電発振回路を構成する部品は極力少ない方が製造コストの観点からは有利である。可能であれば全ての素子がＩＣチップ上に搭載されることが、組立コスト及び部品コストの観点からも望ましい。
しかしながら、現実的には、素子構造，電気的特性等の観点から、圧電振動子Ｘ、バリキャップＣv、トリマＣTをＩＣチップ上に集積することは困難である。従って、部品点数を削減したとしても、圧電発振回路を構成するためには、少なくとも圧電発振回路本体を内蔵したＩＣ、圧電振動子Ｘ、バリキャップＣv及びトリマＣTの４部品が必要となり、自ずと製造コスト削減には限界があるという問題点があった。
［７．２．２］  第２の問題点
トリマＣTは容量を変化させるための回転機構を有する機械・電気部品であり、取扱い易さを考慮した場合、その小型化には限界がある。
このためトリマＣTは圧電発振回路の小型・省スペース化の限界を定める一要因となってしまうという問題点があった。
［７．２．３］  第３の問題点
トリマＣTはその容量値を変化させるために機械的な回転機構を有するので、固定容量素子と比較して長期間の安定性が悪いという問題点があった。
また、外部から衝撃が印加されると、機械的な位置ずれの発生により、設定した容量値がずれてしまうという問題点があった。
これらの結果、トリマＣTを用いると、得られた圧電発振回路の安定性が低下してしまうという問題点があった。
【００２０】
［７．３］  中心発振周波数f0の自動調整に伴うコスト的な問題点
図３９に第１従来例の電圧制御型圧電発振回路の中心発振周波数ｆ0の自動調整システムの概要構成ブロック図を示す。
自動調整システム３００は、出力端子OUTに接続され、トリマＣTの容量調整に相当するトリマの回転機構における回転量を算出し、調整量データをディジタルデータとして出力するパーソナルコンピュータなどで構成された中心発振周波数（ｆ0）調整装置３０１と、調整量データに基づいてトリマＣTの回転機構である調整ねじを駆動し、所定量だけ回転させるためのサーボ機構３０２と、を備えて構成されている。
次に中心発振周波数ｆ0の自動調整システムの動作を説明する。
自動調整システム３００の中心発振周波数調整装置３０１は、出力端子OUTから出力される発振信号ＳOSCの発振周波数をモニタし、調整量に相当する調整量データをサーボ機構３０２に出力する。
これによりサーボ機構３０２は、トリマＣTの調整ネジを回転させ、所望の発振周波数に合せることとなる。
この場合において、トリマＣTの調整ネジの回転量を正確かつ高速で制御することは困難であり、中心発振周波数ｆ0調整工程が電圧制御型圧電発振回路の製造の上限個数が規定されることとなる。
この結果、電圧制御型圧電発振回路の製造コストが高くなってしまうという問題点があった。
【００２１】
そこで、本発明の第１の目的は、電圧制御型圧電発振回路の部品点数を削減し、製造コストを削減するとともに、組立工程を簡略化して製造コストを低減することにある。
また、本発明の第２の目的は、電圧制御型圧電発振回路の小型化を図ることにある。
さらに、本発明の第３の目的は、電圧制御型圧電発振回路の安定性を向上し、電圧制御型圧電発振回路の信頼性を向上することにある。
さらにまた、本発明の第４の目的は、電圧制御型圧電発振回路の自動調整を容易とするとともに、調整コストを低減して製造設備投資を低減することにある。
【００２２】
【課題を解決するための手段】
上記課題を解決するため、請求項１記載の構成は、圧電振動子及び前記圧電振動子に直列に接続された可変容量ダイオードを有するとともに制御電圧端子に印加された制御電圧に対応する所定の発振周波数を有する発振信号を出力する発振回路に接続される容量アレイユニットであって、所定の静電容量を有し、前記圧電振動子または前記可変容量ダイオードに接続される固定接続容量素子と、所定の静電容量を有する複数の選択接続容量素子と、前記複数の選択接続容量素子のうち、所望の前記選択接続容量素子を前記固定接続容量素子に並列に接続する容量接続回路とを備え、前記複数の選択接続容量素子のうち、一または複数の選択接続容量素子は、互いに直列または互いに並列に接続された複数の副選択接続容量素子により構成されていることを特徴としている。
【００２３】
請求項２記載の構成は、請求項１記載の構成において、前記固定接続容量素子は、前記圧電振動子に直列に接続されていることを特徴としている。
【００２４】
請求項３記載の構成は、請求項１記載の構成において、前記固定接続容量素子は、前記可変容量ダイオードに並列に接続されていることを特徴としている。
【００２５】
請求項４記載の構成は、圧電振動子と、前記圧電振動子に直列に接続された所定の静電容量を持った固定接続容量素子と、を有し、制御電圧端子に印加された制御電圧に対応する所定の発振周波数を有する発振信号を出力する発振回路に接続される容量アレイユニットであって、所定の静電容量を有する複数の選択接続容量素子と、前記複数の選択接続容量素子のうち、所望の前記選択接続容量素子を前記固定接続容量素子に並列に接続する容量接続回路とを備え、前記複数の選択接続容量素子のうち、一または複数の選択接続容量素子は、互いに直列または互いに並列に接続された複数の副選択接続容量素子により構成されていることを特徴としている。
【００２６】
請求項５記載の構成は、圧電振動子と、前記圧電振動子に直列に接続された可変容量ダイオードと、前記可変容量ダイオードに並列に接続された所定の静電容量を持った固定接続容量素子と、を有し、所定の発振周波数を有する発振信号を出力する発振回路に接続される容量アレイユニットであって、所定の静電容量を有する複数の選択接続容量素子と、前記複数の選択接続容量素子のうち、所望の前記選択接続容量素子を前記固定接続容量素子に並列に接続する容量接続回路と備え、前記複数の選択接続容量素子のうち、一または複数の選択接続容量素子は、互いに直列または互いに並列に接続された複数の副選択接続容量素子により構成されていることを特徴としている。
【００２８】
請求項６記載の構成は、請求項１ないし請求項５のいずれかに記載の構成において、前記容量接続回路は、前記各選択接続容量素子を前記固定接続容量素子に並列に接続するための複数のスイッチを備えたことを特徴としている。
【００３３】
請求項７記載の構成は、制御電圧端子に印加された制御電圧に対応する所定の発振周波数を有する発振信号を出力する発振回路において、圧電振動子と、請求項１ないし請求項６のいずれかに記載の容量アレイユニットと、前記圧電振動子に直列に接続された可変容量ダイオードと、を備えたことを特徴としている。
【００３４】
請求項８記載の構成は、制御電圧端子に印加された制御電圧に対応する所定の発振周波数を有する発振信号を出力する発振回路において、圧電振動子と、請求項１ないし請求項５のいずれかに記載の容量アレイユニットと、前記容量アレイユニットを制御するための容量アレイユニット制御装置であって、前記選択接続容量素子の前記固定接続容量素子に対する接続／非接続を制御するための接続制御データを記憶するメモリと、外部からの調整用制御データに基づいて前記メモリに予め前記接続制御データを記憶させるとともに、前記調整用制御データあるいは前記接続制御データに基づいて前記容量接続回路を制御する接続制御回路とを備えた容量アレイユニット制御装置と、前記圧電振動子に直列に接続された可変容量ダイオードと、を備えたことを特徴としている。
【００３５】
請求項９記載の構成は、制御電圧端子に印加された制御電圧に対応する所定の発振周波数を有する発振信号を出力する発振回路において、圧電振動子と、請求項６記載の容量アレイユニットと、前記容量アレイユニットを制御するための容量アレイユニット制御装置であって、前記選択接続容量素子の前記固定接続容量素子に対する接続／非接続を制御するための接続制御データを記憶するメモリと、外部からの調整用制御データに基づいて前記メモリに予め前記接続制御データを記憶させるとともに、前記調整用制御データあるいは前記接続制御データに基づいて前記複数のスイッチのオン／オフ制御を行うスイッチ制御回路とを備えた容量アレイユニット制御装置と、前記圧電振動子に直列に接続された可変容量ダイオードと、を備えたことを特徴としている。
【００３６】
請求項１０記載の構成は、圧電振動子及び前記圧電振動子に直列に接続された可変容量ダイオードを有するとともに制御電圧端子に印加された制御電圧に対応する所定の発振周波数を有する発振信号を出力する発振回路に接続される容量アレイユニットであって、前記圧電振動子または前記可変容量ダイオードに接続されるとともに、前記発振周波数の中心周波数を調整すべく容量を可変することが可能な中心周波数調整用容量アレイ部と、所定の静電容量を有する複数の周波数制御特性調整用の制御特性調整用選択接続容量素子のうち、所望の前記制御特性調整用選択接続容量素子を前記可変容量ダイオードに並列に接続する制御特性調整用容量接続回路を有する周波数制御特性調整用容量アレイ部と、を備えたことを特徴としている。
【００３９】
請求項１１記載の構成は、請求項１０記載の構成において、前記複数の制御特性調整用選択接続容量素子のうち、一または複数の制御特性調整用選択接続容量素子は、互いに直列または互いに並列に接続された複数の副制御特性調整用選択接続容量素子により構成されていることを特徴としている。
【００４０】
請求項１２記載の構成は、請求項１０記載の構成において、前記制御特性調整用容量接続回路は、前記各制御特性調整用選択接続容量素子を前記可変容量ダイオードに並列に接続するための複数のスイッチを備えたことを特徴としている。
【００４５】
請求項１３記載の構成は、制御電圧端子に印加された制御電圧に対応する所定の発振周波数を有する発振信号を出力する発振回路において、圧電振動子と、請求項１０ないし請求項１２のいずれかに記載の容量アレイユニットと、前記圧電振動子に直列に接続された可変容量ダイオードと、を備えたことを特徴としている。
【００４６】
請求項１４記載の構成は、制御電圧端子に印加された制御電圧に対応する所定の発振周波数を有する発振信号を出力する発振回路において、圧電振動子と、請求項１０記載の容量アレイユニットと、前記容量アレイユニットを制御するための容量アレイユニット制御装置であって、前記制御特性調整用選択接続容量素子の前記可変容量ダイオードに対する接続／非接続を制御するための接続制御データを記憶するメモリと、外部からの調整用制御データに基づいて前記メモリに予め前記接続制御データを記憶させるとともに、前記調整用制御データあるいは前記接続制御データに基づいて前記制御特性調整用容量接続回路を制御する接続制御回路とを備えた容量アレイユニット制御装置と、前記圧電振動子に直列に接続された可変容量ダイオードと、を備えたことを特徴としている。
【００４７】
請求項１５記載の構成は、制御電圧端子に印加された制御電圧に対応する所定の発振周波数を有する発振信号を出力する発振回路において、圧電振動子と、請求項１２記載の容量アレイユニットと、前記容量アレイユニットを制御するための容量アレイユニット制御装置であって、前記制御特性調整用選択接続容量素子の前記可変容量ダイオードに対する接続／非接続を制御するための接続制御データを記憶するメモリと、外部からの調整用制御データに基づいて前記メモリに予め前記接続制御データを記憶させるとともに、前記調整用制御データあるいは前記接続制御データに基づいて前記複数のスイッチのオン／オフ制御を行うスイッチ制御回路とを備えた容量アレイユニット制御装置と、前記圧電振動子に直列に接続された可変容量ダイオードと、を備えたことを特徴としている。
【００５２】
【発明の実施の形態】
［１］  第１実施形態
［１．１］  第１実施形態の電圧制御型圧電発振回路の構成
［１．１．１］  電圧制御型圧電発振回路の原理構成
図１に第１実施形態の電圧制御型圧電発振回路の原理構成図を示す。
電圧制御型圧電発振回路１０は、出力端子OUTから出力される発振信号ＳOSCの発振周波数ｆOSCを変化させるための制御電圧ＶCを印加するための周波数制御端子ＶＣと、一端が周波数制御端子ＶＣに接続され、ユーザが周波数制御端子ＶＣに接続する図示しない発振周波数制御回路の発振段への影響を回避するとともに、発振周波数制御回路を発振段に粗結合するための入力抵抗Ｒｉと、入力抵抗Ｒｉの他端が一端に接続された圧電振動子Ｘと、入力抵抗Ｒｉと圧電振動子Ｘの中間接続点にカソード端子が接続された可変容量ダイオード（以下、バリキャップという。）Ｃvと、バリキャップＣvのアノード端子に一端が接続され、他端が低電位側電源ＧＮＤに接続され、所望の容量を有する一つのコンデンサと等価な働きをする容量アレイＣARYと、を備えて構成されている。なお、容量アレイＣARYは容量アレイユニットとして機能し、その詳細構成については後述する。
また、電圧制御型圧電発振回路は、バリキャップＣvと容量アレイＣARYの中間接続点に一端が接続され、他端が低電位側電源ＧＮＤに接続されたバイアス抵抗ＲXと、高電位側電源ＶCCに一端が接続され、圧電振動子Ｘの他端に他端が接続された第１バイアス抵抗Ｒ1と、圧電振動子Ｘと第１バイアス抵抗Ｒ1との中間接続点に一端が接続され、他端が低電位側電源ＧＮＤに接続された第２バイアス抵抗Ｒ2と、圧電振動子Ｘと第１バイアス抵抗Ｒ1との中間接続点にベース端子が接続されたＮＰＮトランジスタＱ1と、高電位側電源ＶCCに一端が接続され、ＮＰＮトランジスタＱ1のコレクタ端子に他端が接続されたコレクタ抵抗Ｒcと、を備えて構成されている。
【００５３】
さらに電圧制御型圧電発振回路は、コレクタ抵抗ＲCとＮＰＮトランジスタＱ1の中間接続点に一端が接続され、他端が出力端子OUTに接続され、発振信号ＳOSCのＤＣ成分を除去するためのＤＣカット用コンデンサＣCOと、ＮＰＮトランジスタＱ1のエミッタ端子に一端が接続され、他端が低電位側電源ＧＮＤに接続されたエミッタ抵抗Ｒeと、ＮＰＮトランジスタＱ1のベース端子と圧電振動子Ｘの中間接続点に一端が接続され、ＮＰＮトランジスタＱ1のエミッタ端子とエミッタ抵抗Ｒeの中間接続点に他端が接続された第１発振用コンデンサＣO1と、ＮＰＮトランジスタＱ1のエミッタ端子とエミッタ抵抗Ｒeの中間接続点に一端が接続され、他端が低電位側電源ＧＮＤに接続された第２発振用コンデンサＣO2と、を備えて構成されている。
［１．１．２］  容量アレイＣARYの構成
容量アレイＣARYは、バリキャップＣvのアノード端子に一端が接続され、他端が低電位側電源ＧＮＤに接続され、固定接続容量素子として機能し、容量アレイＣARYの最低限度の容量を確保するためのベースコンデンサＣ0と、容量アレイＣARYの容量を可変とするための選択接続容量素子として機能するｎ個のコンデンサＣX（Ｘ＝1〜ｎ）と、対応するコンデンサをベースコンデンサＣ0に並列接続するためのスイッチＳX（Ｘ＝1〜ｎ）と、を備えて構成されている。
この場合において、コンデンサＣ1〜Ｃｎの容量は、全て同一であってもよいし、互いに異なるようにしてもよい。さらに互いに異ならせる場合には、各コンデンサＣXの容量を予め設定した基本容量の２X倍となるように設定すれば広範囲の容量を設定することが可能である。
【００５４】
この結果、例えば、スイッチＳ1〜Ｓ3 をオン状態とした場合には、ベースコンデンサＣ0にコンデンサＣ1〜Ｃ3 が接続されるので、回路側容量ＣLは、（４）式により表されることとなる。
【００５５】
【数４】
0003829525.tif 000005
【００５６】
［１．１．３］  電圧制御型圧電発振回路の具体的構成
図２に電圧制御型圧電発振回路の具体的構成図を示す。図２において、図１の原理構成図と同一の部分には同一の符号を付し、詳細な説明を省略する。
図２において、図１の原理構成図と異なる点は、通常動作時に容量アレイＣARYを構成するスイッチＳ1〜Ｓnのオン／オフ制御を行うための接続制御データＤCTLを格納するためのメモリ２１と、調整用制御データ入力端子Ｔ1〜Ｔ3 を有し、調整動作時に調整用制御データ入力端子Ｔ1〜Ｔ3から入力される調整用ディジタルデータＤADJに基づいて容量アレイＣARYを構成するスイッチＳ1〜Ｓnのオン／オフ制御を行い、調整終了後に接続制御データＤCTLをメモリに格納するとともに、通常動作時には、メモリ２１に格納された接続制御データＤCTLに基づいてスイッチＳ1〜Ｓnのオン／オフ制御を行う制御回路２２と、を備えた点である。
このメモリ２１と制御回路２２とは、容量アレイユニット制御回路を構成している。
【００５７】
また、スイッチＳ1〜Ｓnは、電圧制御型圧電発振回路をＩＣ化する場合には、使用する半導体製造プロセスにより、例えば、以下のような構成が考えられる。
▲１▼  半導体製造プロセスとして、バイポーラプロセスを用いる場合には、スイッチＳ1〜Ｓnを、図３に示すように、バイポーラトランジスタ構成とする。
▲２▼  半導体製造プロセスとして、ＣＭＯＳプロセスを用いる場合には、スイッチＳ1〜Ｓnを、図４に示すように、ＭＯＳトランジスタ構成とする。
▲３▼  高周波対応のＩＣの半導体製造プロセスとして盛んに使用されているバイポ―ラ＆ＣＭＯＳ混在プロセス(Ｂｉ−ＣＭＯＳプロセス)を用いる場合には、スイッチＳ1〜Ｓnは、図３に示すバイポーラトランジスタ構成及び図４に示すＭＯＳトランジスタ構成のいずれをも採用することが可能である。
ただし、低消費電流化の観点からはトランジスタをオンするために定常的に電流を流す必要のないＭＯＳトランジスタ構成とする方が有利である。なぜなら、ＭＯＳトランジスタは電圧制御素子であるので、ＭＯＳトランジスタがオンするのに十分なレベルの電圧をゲート端子に印加すれば良く、ゲート端子から低電位側電源ＧＮＤに定常的に流れる電流はないからである。これに対し、バイポーラトランジスタ構成とすると、選択状態におけるトランジスタのオン抵抗を下げるために、ベース端子−低電位側電源ＧＮＤ間に十分な電流を流してやる必要があるからである。
さらに圧電振動子Ｘは、物理的にも化学的に安定しており、特に温度変動に対して優れた安定性を示す水晶振動子を用いることが好ましい。
この場合において、メモリ２１は、ＥＥＰＲＯＭ、ＥＰＲＯＭ、ヒューズタイプＲＯＭなどに代表される不揮発性の半導体メモリにより構成することが可能である。
【００５８】
［１．２］  中心発振周波数f0の自動調整システム
［１．２．１］  中心発振周波数f0の自動調整システムの構成
図５に電圧制御型圧電発振回路の中心発振周波数ｆ0の自動調整システムの概要構成ブロック図を示す。
自動調整システム３０は、周波数制御端子ＶＣに所定の基準中心発振周波数ｆ0REFに対応する較正した基準制御電圧ＶCREFを印加する基準電圧印加装置３１と、電圧制御型圧電発振回路１０Ａの出力端子OUTに接続され、較正した基準制御電圧ＶCREFを周波数制御端子ＶＣに印加した状態で出力端子OUTから出力される発振信号ＳOSCの発振周波数ｆOSC（＝中心発振周波数ｆ0’に相当）を検出し、予め設定した基準中心発振周波数ｆ0REFと比較することにより、容量アレイＣARYを構成するスイッチのオン／オフを制御するための調整用ディジタルデータＤADJを生成し調整用制御データ入力端子Ｔ1〜Ｔ3 を介して電圧制御型圧電発振回路１０Ａに対し出力するパーソナルコンピュータなどで構成された中心発振周波数（ｆ0）調整装置３２と、を備えて構成されている。
【００５９】
［１．２．２］  調整時の動作
次に自動調整システム３０を用いた出力端子OUTから出力される発振信号ＳOSCの発振周波数ｆOSCの調整動作を説明する。
基準電圧印加装置３１は、所定の基準中心発振周波数ｆ0REFに対応する較正した基準制御電圧ＶCREFを周波数制御端子ＶＣに印加する。
この基準制御電圧ＶCREFの印加と並行して、中心発振周波数調整装置３２は、出力端子OUTから出力される発振信号ＳOSCの発振周波数ｆOSC（＝中心発振周波数ｆ0’に相当）を検出する。
そして、基準制御電圧ＶCREFに対応する、予め設定した基準中心発振周波数ｆ0REFと比較する。
発振周波数ｆOSCと基準中心周波数ｆOREFとの差がほぼ零となるように発振回路側の負荷容量ＣLを式（４）と同様にして算出し、容量アレイＣARYを構成するスイッチのオン／オフを制御するための調整用ディジタルデータＤADJを生成して調整用制御データ入力端子Ｔ1〜Ｔ3 を介して電圧制御型圧電発振回路１０Ａに対し出力する。
これにより、電圧制御型圧電発振回路１０Ａの制御回路２２は、調整用制御データ入力端子Ｔ1〜Ｔ3から入力される調整用ディジタルデータＤADJに基づいて容量アレイＣARYを構成するスイッチＳ1〜Ｓnのオン／オフ制御を行う。
【００６０】
これにより再び、中心発振周波数調整装置３２は、出力端子OUTから出力される発振信号ＳOSCの発振周波数ｆOSC（＝中心発振周波数ｆ0に相当）を検出し、基準制御電圧ＶCREFに対応する、予め設定した基準中心発振周波数ｆ0REFと比較し、発振周波数ｆOSCと基準中心周波数ｆOREFとの差がほぼ零となるまで同様の処理を繰り返す。
そして、ほぼｆOSC＝ｆOREFとなると、調整用ディジタルデータＤADJを所定期間以上保持する。
これにより制御回路２２は、中心発振周波数ｆ0の自動調整が終了したことを検知して、調整終了時の調整用ディジタルデータＤADJに対応する接続制御データＤCTLをメモリに２１に格納する。
メモリ２１は、制御回路２２により格納された接続制御データＤCTLを次に接続制御データＤCTLが更新されるまで、保持し続けることとなる。
以上の説明においては、制御回路２２が独自に自動調整が終了したことを検知して、調整終了時の調整用ディジタルデータＤADJに対応する接続制御データＤCTLをメモリに２１に格納する構成としていたが、中心発振周波数調整装置３２側で、調整が終了した旨を調整用データＤADJに含めて通知するように構成し、この通知がなされた時点で、制御回路２２が調整用ディジタルデータＤADJに対応する接続制御データＤCTLをメモリに２１に格納する構成とすることも可能である。
【００６１】
［１．３］  電圧制御型圧電発振回路の通常時の動作
次に図２を参照して、電圧制御型圧電発振回路１０Ａの通常時の動作について説明する。
電圧制御型圧電発振回路１０Ａの制御回路２２は、電源が投入されると、一旦、容量アレイＣARYを構成するスイッチＳ1〜Ｓnを全てオン（閉）状態とする。これは、高電位側電源ＶCCから低電位側電源ＧＮＤ側に急激に電流が流れ込ませることにより、圧電振動子に振動エネルギーを急速に与え、電圧制御型圧電発振回路１０Ａの出力端子OUTから出力される発振信号ＳOSCの発振周波数ｆOSCを迅速に安定状態に向かわせるためである。従って、発振周波数ｆOSCを迅速に安定させる必要がない場合には、電源投入時に容量アレイＣARYを構成するスイッチＳ1〜Ｓnを全てオン（閉）状態とする必要はない。
そして、予め設定した時間が経過すると制御回路２２は、メモリ２１から制御データＤCTLを読み出し、接続制御データＤCTLに対応するスイッチＳXのみをオン状態として、他のスイッチはオフ状態とする。
この結果、調整動作により調整された中心発振周波数ｆ0を中心とし、制御電圧Ｖcに対応する発振周波数ｆOSCを有する発振信号ＳOSCが出力端子OUTから出力されることとなる。
【００６２】
［１．４］  第１実施形態の効果
▲１▼  第２従来例と比較して、中心発振周波数ｆ0の調整範囲が確保できるため、圧電振動子にバラツキがあっても、電圧制御型圧電発振器として組み上げた際に中心発振周波数f0を合わせることが容易となる。従って、圧電振動子の製造規格を緩和することができ、圧電振動子のコストを削減することができ、ひいては、電圧制御型圧電発振器の製造コストを低減することが可能となる。また、バリキャップによる周波数可変量が確保し易いため、調整が容易となる。さらに容量アレイＣARYの容量設定値によるfosc−Vc特性の可変レンジの差異が少ないため、容易に所望の電圧制御型圧電発振器を構成することができる。
▲２▼  容量アレイＣARYを用いることにより、電圧制御型圧電発振器をトリマ・レスで構成でき、外付け部品を１個削減することができ、組立コストを削減することが可能となる。
▲３▼  トリマに比較して安価な容量アレイを使用することにより、低価格の電圧制御型圧電発振器を実現することが可能となる。
▲４▼  従来のトリマを用いた電圧制御型圧電発振器は、トリマが機械的動作部を有するため小型化には限界があったが、 容量アレイＣARYは、ＩＣに内蔵可能であり、電圧制御型圧電発振器の小型化に有利となる。
▲５▼   従来のトリマを用いた電圧制御型圧電発振器と比較して、容量アレイＣARYを用いた電圧制御型圧電発振器は、経時変化および動作機構的に安定であり、圧電発振回路の動作を安定化することが可能となる。
▲６▼  発振中心周波数調整作業は、中心発振周波数調整装置３２がデジタルデータである調整用データＤADJを出力することにより、電気的調整のみで行うことが可能であり、従来のように機械的調整を行う必要がないので、中心発振周波数調整時間の短縮が可能となり、ひいては、電圧制御型圧電発振器の製造コストを低減することが可能となる。
さらに、従来のように、トリマを調整するための複雑かつ高価なサーボ機構を必要としないため、製造設備投資を低減することも可能となる。
【００６３】
［１．５］  第１実施形態の変形例
上記説明においては、圧電振動子Ｘ及びバリキャップＣvをディスクリート部品として取り扱っていたが、圧電振動子ＸとバリキャップＣvとを直列接続し、モールド封止、あるいは、一のパッケージに収納するように構成すれば電圧制御発振器の組立工程を簡略化することが可能となる。
また、ベースコンデンサＣ0を容量アレイＣARYの構成とせずに、コンデンサＣ1〜Ｃｎ、スイッチＳ1〜Ｓｎのみを容量アレイＣARY’とし、容量アレイＣARY’、メモリ２１、制御回路２２を一体化したＩＣとして外付けするように構成することも可能である。
さらに容量アレイＣARYまたは容量アレイＣARY’のみをＩＣとして外付けするように構成することも可能である。これにより容量アレイＣARY’を新たに作成するだけで、様々なｆOSC−Ｖc特性を有する電圧制御型圧電発振回路を構成することが可能となる。
また、以上の説明においては、容量アレイＣARYを構成するスイッチＳ1〜Ｓｎをトランジスタで構成していたが、あまり高精度を望まないのであれば、スイッチＳ1〜Ｓｎをヒューズ素子で構成し、調整時に確定的にスイッチを切断してしまう構成とすることも可能である。
【００６４】
［２］  第２実施形態
図６に第２実施形態の電圧制御型圧電発振回路の原理構成図を示す。
電圧制御型圧電発振回路１０Ｂが、第１実施形態の電圧制御型圧電発振回路１０と異なる点は、出力段にバッファ回路４０を設け、出力端子OUTに接続された負荷変動の影響を受けにくい、カスコード発振回路に第１実施形態と同一の容量アレイＣARYを適用した点である。
この場合においても、第１実施形態と同様の効果を得ることが可能となるとともに、第１実施形態の場合と比較して高周波帯域においてもより周波数特性のよい発振回路を構成することが可能となる。
【００６５】
［３］  第３実施形態
図７に第３実施形態の電圧制御型圧電発振回路の原理構成図を示す。
電圧制御型圧電発振回路１０Ｃが、第１実施形態の電圧制御型圧電発振回路と異なる点は、制御電圧入力端子ＶＣと圧電振動子Ｘとの間に第１分圧抵抗Ｒ6を挿入し、第１分圧抵抗Ｒ6と圧電振動子Ｘの中間接続点に一端が接続され、他端が低電位側電源に接続された第２分圧抵抗Ｒ7を設け、第１分圧抵抗Ｒ6及び第２分圧抵抗Ｒ7の抵抗値を適宜設定することにより、制御電圧入力端子ＶＣに印加される制御電圧ＶCに対応する実際に発振回路に印加される実制御電圧ＶC’を変更することができ、中心発振周波数ｆ0に対する周波数可変範囲を変更することができる点である。
より具体的には、第２分圧抵抗Ｒ7の抵抗値を∞、すなわち、第２分圧抵抗Ｒ7を接続しなかった場合には、
ＶC’＝ＶC
であり、周波数可変範囲＝±２００［ｐｐｍ］であったとする。
この場合に、第２分圧抵抗Ｒ7の抵抗値を第１分圧抵抗Ｒ6の抵抗値と同じにした場合には、すなわち、
Ｒ7＝Ｒ6
の場合には、
ＶC’＝１／２ＶC
であり、周波数可変範囲＝±１００［ｐｐｍ］となる。
このように、本第３実施形態によれば、第１実施形態の効果に加えて、ｆOSC−ＶC特性のレンジを変更することが可能となる。
【００６６】
［４］  第４実施形態
図８に第４実施形態の電圧制御型圧電発振回路の原理構成図を示す。
電圧制御型圧電発振回路１０Ｄが、第１実施形態の電圧制御型圧電発振回路と異なる点は、発振段にＣＭＯＳ構成のインバータＩＮＶを用いたＣＭＯＳ発振回路に第１実施形態と同一の容量アレイＣARYを適用した点である。
このように、ＣＭＯＳ発振回路に本発明を適用した場合でも、第１実施形態と同様の効果を得ることが可能となるとともに、スイッチＳ1〜ＳｎもＣＭＯＳ構成となるため、より消費電力を低減することができる。
【００６７】
［５］  第５実施形態
以上の各実施形態においては、容量アレイＣARYの構成として、容量アレイＣARYの容量を可変とするための選択接続容量素子として機能するｎ個のコンデンサＣX（Ｘ＝1〜ｎ）を設ける構成としていたが、図９に示すように、コンデンサＣX（＝選択接続容量素子）をベース副コンデンサＣX0を含む複数の副コンデンサＣX0、ＣX1〜ＣXm（＝副選択接続容量素子、ｍ＝自然数）で構成し、各副コンデンサＣX1〜ＣXmを対応する副接続スイッチＳX1〜ＳXmを切り替えるようにして、各副コンデンサＣX1〜ＣXmを接続あるいは非接続として容量アレイＣARYの容量調整を行うように構成することも可能である。この結果、より容量値の微調整を行うことが可能となる。
【００６８】
［６］  第６実施形態
以上の各実施形態においては、バリキャップＣvと容量アレイＣARYとを直列接続する場合について説明したが、第２従来例と同様にバリキャップＣvに対し、容量アレイＣARYを並列に接続するように構成することも可能である。
この場合においても、第１実施形態の効果における▲２▼〜▲６▼と同一の効果を得ることができる。
【００６９】
［７］  第７実施形態
図１０に第７実施形態の電圧制御型圧電発振器の構造の一例を示す斜視図を示す。
上記各実施形態においては、電圧制御型圧電発振器を構成する素子の実装状態については、言及していなかったが、本第７実施形態は、圧電振動子Ｘ及びバリキャップＣvを除く構成部品をワンチップＩＣ５１として構成し、さらにワンチップＩＣ５１、圧電振動子Ｘ及びバリキャップＣvをモールド封止した構成となっている。
このような構成が実現可能となっているのは、容量アレイＣARYの調整が電気的に行え、容量アレイＣARYによる中心発振周波数ｆ0の調整範囲を大きく取ることができるため、ワンチップＩＣ、圧電振動子Ｘ及びバリキャップＣvをモールド封止した状態でも、圧電振動子Ｘ及びバリキャップＣvのばらつきを容易に吸収して、所望の中心発振周波数ｆ0を得ることができるためである。
これにより、部品点数を削減して、組立工数及び製造コストを削減することが可能となる。
【００７０】
［８］  第８実施形態
図１１に第８実施形態の電圧制御型圧電発振器の構造の一例を示す斜視図を示す。
上記第７実施形態は、圧電振動子Ｘ及びバリキャップＣvを除く構成部品をワンチップＩＣ５１として構成し、さらにワンチップＩＣ５１、圧電振動子Ｘ及びバリキャップＣvをモールド封止した構成となっていたが、本８実施形態は、圧電振動子Ｘを除く構成部品（バリキャップＣvを含む）をワンチップＩＣ５２として構成し、さらにワンチップＩＣ及び圧電振動子Ｘをモールド封止した構成となっている。
これにより、より部品点数を削減して、組立工数及び製造コストを削減することが可能となる。
【００７１】
［９］  第９実施形態
［９．１］  第１実施形態の電圧制御型圧電発振回路の構成
［９．１．１］  電圧制御型圧電発振回路の原理構成
図１２に第９実施形態の電圧制御型圧電発振回路の原理構成図を示す。図１２において、図１の第１実施形態と同様の部分には同一の符号を付し、その詳細な説明を省略する。
第９実施形態の電圧制御型圧電発振回路１０Ｅが第１実施形態の電圧制御型圧電発振回路１０と異なる点は、バリキャップＣv及び容量アレイＣARYに並列に所望の容量を有する一つのコンデンサと等価な働きをし、周波数制御特性（ｆOSC−ＶC特性）、すなわち、制御電圧に対する発振周波数偏差の傾きを調整することが可能な周波数制御特性調整用の容量アレイＣKARYを設けた点である。
ここで、周波数制御特性調整用の容量アレイＣKARYを設けた理由について説明する。
上記第１〜第８実施形態の電圧制御型圧電発振回路は、中心周波数調整用の容量アレイＣARYを設けているが、この電圧制御型圧電発振回路をＩＣ構成とし、バリキャップＣvとして、市販のものを用いた場合には、所望の周波数制御特性を得ることが困難な場合がある。
図２４に市販のバリキャップの制御電圧Ｖcに対応する容量変化を示す。
【００７２】
このようなバリキャップを用い、容量アレイＣARYの容量値を変化させた場合の制御電圧ＶC−周波数偏差d_foscの関係を図２５に示す。
図２５に示すように、容量アレイＣARYの容量値ＣTの可変範囲を１０〜１００［ｐＦ］とした場合に、例えば、容量値ＣT＝１０［ｐＦ］から容量値ＣT＝１００［ｐＦ］に変化させた場合には、周波数制御特性は５０［ｐｐｍ］程度の差が生じている。
しかしながら、容量値ＣT＝５０［ｐＦ］と容量値ＣT＝１００［ｐＦ］の場合には、周波数制御特性に目立った差異はなく、周波数制御特性の調整機能を容量アレイＣARYに持たせることは困難である。
そこで、本第９実施形態においては、中心周波数調整用の容量アレイＣARYに加えて周波数制御特性調整用の容量アレイＣKARYを設けているのである。
［９．１．２］  容量アレイＣKARYの構成
周波数制御特性調整用の容量アレイＣKARYは、バリキャップＣvのカソード端子に一端が接続され、他端が低電位側電源ＧＮＤに接続され、容量アレイＣKARYの容量を可変とするための選択接続容量素子として機能するｎ個のコンデンサＣKX（Ｘ＝1〜ｎ）と、対応するコンデンサをバリキャップＣv及び容量アレイＣARYのベースコンデンサＣ0に並列接続するためのスイッチＳKX（Ｘ＝1〜ｎ）と、を備えて構成されている。
この場合において、コンデンサＣK1〜ＣKｎの容量は、全て同一であってもよい
し、互いに異なるようにしてもよい。さらに互いに異ならせる場合には、各コンデンサＣXの容量を予め設定した基本容量の２X倍となるように設定すれば広範囲の容量を設定することが可能である。
【００７３】
この結果、例えば、スイッチＳK1〜ＳK3 をオン状態とした場合には、バリキャップＣv及びベースコンデンサＣ0にコンデンサＣK1〜ＣK3 が並列に接続されるので、回路側容量ＣLは、容量アレイＣARYの容量をＣT、容量アレイＣKARYの容量をＣkすると、（５）式により表され、
【００７４】
【数５】
0003829525.tif 000006
【００７５】
Ｃk＝ＣK1＋ＣK2＋ＣK3
であるので、この場合の回路側容量ＣLは（６）式で表されることとなる。
【００７６】
【数６】
0003829525.tif 000007
【００７７】
すなわち、図２６の制御電圧ＶC−回路側負荷容量ＣLの関係説明図に示すように、容量アレイＣKARYの容量値ＣKを変化させることで、回路側負荷容量ＣLの値を並行移動させて、所望の値とすることができるのである。
【００７８】
［９．１．３］  電圧制御型圧電発振回路の具体的構成
図１３に電圧制御型圧電発振回路の具体的構成図を示す。図１３において、図１２の原理構成図と同一の部分には同一の符号を付し、詳細な説明を省略する。図１３において、図１２の原理構成図と異なる点は、通常動作時に容量アレイＣARYを構成するスイッチＳ1〜Ｓn及び容量アレイＣKARYを構成するスイッチＳK1〜ＳKnのオン／オフ制御を行うための接続制御データＤCTLを格納するためのメモリ２１’と、調整用制御データ入力端子Ｔ1〜Ｔ3 を有し、調整動作時に調整用制御データ入力端子Ｔ1〜Ｔ3から入力される調整用ディジタルデータＤADJに基づいて容量アレイＣARYを構成するスイッチＳ1〜Ｓn及び容量アレイＣKARYを構成するスイッチＳK1〜ＳKnのオン／オフ制御を行い、調整終了後に接続制御データＤCTL’をメモリ２１’に格納するとともに、通常動作時には、メモリ２１’に格納された接続制御データＤCTLに基づいてスイッチＳ1〜Ｓn及び容量アレイＣKARYを構成するスイッチＳK1〜ＳKnのオン／オフ制御を行う制御回路２２’と、を備えた点である。
【００７９】
このメモリ２１’と制御回路２２’とは、容量アレイユニット制御回路を構成している。
また、スイッチＳK1〜ＳKnは、電圧制御型圧電発振回路をＩＣ化する場合には、使用する半導体製造プロセスにより、例えば、以下のような構成が考えられる。
▲１▼  半導体製造プロセスとして、バイポーラプロセスを用いる場合には、スイッチＳK1〜ＳKnを、図１４に示すように、バイポーラトランジスタ構成とする。
▲２▼  半導体製造プロセスとして、ＣＭＯＳプロセスを用いる場合には、スイッチＳK1〜ＳKnを、図１５に示すように、ＭＯＳトランジスタ構成とする。
▲３▼  高周波対応のＩＣの半導体製造プロセスとして盛んに使用されているバイポ―ラ＆ＣＭＯＳ混在プロセス(Ｂｉ−ＣＭＯＳプロセス)を用いる場合には、スイッチＳK1〜ＳKnは、図１４に示すバイポーラトランジスタ構成及び図１５に示すＭＯＳトランジスタ構成のいずれをも採用することが可能である。
ただし、低消費電流化の観点からはトランジスタをオンするために定常的に電流を流す必要のないＭＯＳトランジスタ構成とする方が第１実施形態で述べたように有利である。
この場合において、メモリ２１’は、ＥＥＰＲＯＭ、ＥＰＲＯＭ、ヒューズタイプＲＯＭなどに代表される不揮発性の半導体メモリにより構成することが可能である。
【００８０】
［９．２］  中心発振周波数f0の自動調整システム
［９．２．１］  中心発振周波数f0の自動調整システムの構成
図１６に電圧制御型圧電発振回路の中心発振周波数ｆ0の自動調整システムの概要構成ブロック図を示す。
自動調整システム３０Ａは、周波数制御端子ＶＣに所定の基準中心発振周波数ｆ0REFに対応する較正した基準制御電圧ＶCREFを印加する基準電圧印加装置３１と、電圧制御型圧電発振回路１０Ｅの出力端子OUTに接続され、較正した基準制御電圧ＶCREFを周波数制御端子ＶＣに印加した状態で出力端子OUTから出力される発振信号ＳOSCの発振周波数ｆOSC（＝中心発振周波数ｆ0’に相当）を検出し、予め設定した基準中心発振周波数ｆ0REFと比較することにより、容量アレイＣARYを構成するスイッチのオン／オフを制御するための調整用ディジタルデータＤADJを生成し調整用制御データ入力端子Ｔ1〜Ｔ3 を介して電圧制御型圧電発振回路１０Ｅに対し出力するパーソナルコンピュータなどで構成された中心発振周波数（ｆ0）調整装置３２と、を備えて構成されている。
【００８１】
［１．２．２］  調整時の動作
次に自動調整システム３０を用いた出力端子OUTから出力される発振信号ＳOSCの発振周波数ｆOSCの調整動作を説明する。
基準電圧印加装置３１は、所定の基準中心発振周波数ｆ0REFに対応する較正した基準制御電圧ＶCREFを周波数制御端子ＶＣに印加する。
この基準制御電圧ＶCREFの印加と並行して、中心発振周波数調整装置３２は、出力端子OUTから出力される発振信号ＳOSCの発振周波数ｆOSCを検出する。
そして、基準制御電圧ＶCREFに対応する、予め設定した基準中心発振周波数ｆOREFと比較する。
発振周波数ｆOSCと基準中心発振周波数ｆOREFとの差がほぼ等しくなるように発振回路側の負荷容量ＣLを式（６）と同様にして算出し、容量アレイＣKARYを構成するスイッチＳK1〜ＳKnのオン／オフを制御するための調整用ディジタルデータＤADJ’を生成して調整用制御データ入力端子Ｔ1〜Ｔ3 を介して電圧制御型圧電発振回路１０Ｅに対し出力する。
これにより、電圧制御型圧電発振回路１０Ｅの制御回路２２’は、調整用制御データ入力端子Ｔ1〜Ｔ3から入力される調整用ディジタルデータＤADJに基づいて、容量アレイＣKARYを構成するスイッチＳK1〜ＳKnのオン／オフ制御を行う。
これにより再び、中心発振周波数調整装置３２は、出力端子OUTから出力される発振信号ＳOSCの発振周波数ｆOSCを検出し、基準制御電圧ＶCREFに対応する、予め設定した基準中心発振周波数ｆOREFと比較し、発振周波数ｆOSCと基準中心発振周波数ｆOREFがほぼ等しくなるまで同様の処理を繰り返す。
【００８２】
図２７に容量アレイKARYの容量Ｃkを変化させた場合の回路側負荷容量ＣLに対する周波数偏差の変化レンジの関係を示す。
図２７に示すように、容量アレイKARYの容量Ｃkが増加するに従い、周波数偏差d_frの変化レンジが減少していることが分かる。
従って、容量アレイKARYの容量Ｃkを増加させることにより周波数制御特性（ｆOSC−ＶC特性）の傾きが減少することとなる。
そして、周波数偏差d_frと基準周波数偏差d_frREFがほぼ等しくなると、中心発振周波数調整装置３２は、容量アレイＣKARYを構成するスイッチＳK1〜ＳKnのオン／オフ状態をそのまま保持し、出力端子OUTから出力される発振信号ＳOSCの発振周波数ｆOSC（＝中心発振周波数ｆ0’に相当）を検出する。
そして、基準制御電圧ＶCREFに対応する、予め設定した基準中心発振周波数ｆ0REFと比較する。
発振周波数ｆOSCと基準中心周波数ｆOREFとの差がほぼ零となるように発振回路側の負荷容量ＣLを式（４）と同様にして算出し、容量アレイＣARYを構成するスイッチＳ1〜Ｓn及び容量アレイＣKARYを構成するスイッチＳK1〜ＳKnのオン／オフを制御するための調整用ディジタルデータＤADJを生成して調整用制御データ入力端子Ｔ1〜Ｔ3 を介して電圧制御型圧電発振回路１０Ｅに対し出力する。
これにより、電圧制御型圧電発振回路１０Ｅの制御回路２２’は、調整用制御データ入力端子Ｔ1〜Ｔ3から入力される調整用ディジタルデータＤADJに基づいて容量アレイＣARYを構成するスイッチＳ1〜Ｓnのオン／オフ制御を行う。
これにより再び、中心発振周波数調整装置３２は、出力端子OUTから出力される発振信号ＳOSCの発振周波数ｆOSC（＝中心発振周波数ｆ0に相当）を検出し、基準制御電圧ＶCREFに対応する、予め設定した基準中心発振周波数ｆ0REFと比較し、発振周波数ｆOSCと基準中心周波数ｆOREFとの差がほぼ零となるまで同様の処理を繰り返す。
【００８３】
そして、発振周波数ｆOSCと基準中心周波数ｆOREFとの差ががほぼ零となると、調整用ディジタルデータＤADJを所定期間以上保持する。
これにより制御回路２２’は、中心発振周波数ｆ0の自動調整が終了したことを検知して、調整終了時の調整用ディジタルデータＤADJに対応する接続制御データＤCTL’をメモリに２１’に格納する。
メモリ２１’は、制御回路２２’により格納された接続制御データＤCTL’を次に接続制御データＤCTL’が更新されるまで、保持し続けることとなる。
ここで、より具体的な調整について図２８を参照して説明する。
初期状態においては、容量アレイＣKARYの容量値ＣK＝０［ｐＦ］とし、容量アレイＣARYの容量値ＣT＝０［ｐＦ］とした場合の制御電圧ＶC−周波数偏差d_fosc特性を有していたとすると、まず、容量アレイＣKARYの容量値ＣK＝０［ｐＦ］→２［ｐＦ］→４［ｐＦ］と変化させ、最適な制御電圧ＶC−周波数偏差d_fosc特性を有する容量アレイＣKARYの容量値ＣKを判別する。
この場合において、最適な制御電圧ＶC−周波数偏差d_fosc特性を有する容量アレイＣKARYの容量値ＣK＝２［ｐＦ］であると判別されたとする。
【００８４】
次に容量アレイＣKARYの容量値ＣK＝２［ｐＦ］に保持したまま、容量アレイＣARYの容量値ＣをｆOSC＝ｆREFとなるように調整し、最適な制御電圧ＶC−周波数偏差d_fosc特性を有する容量アレイＣARYの容量値ＣTを判別する。
そして、図２８に示すように、最適な制御電圧ＶC−周波数偏差d_fosc特性を有する容量アレイＣARYの容量値ＣT＝５０［ｐＦ］であると判別されたとすると、対応する調整用ディジタルデータＤADJを所定期間以上保持し、メモリ２１’に格納させるのである。
以上の説明においては、制御回路２２’が独自に自動調整が終了したことを検知して、調整終了時の調整用ディジタルデータＤADJに対応する接続制御データＤCTL’をメモリに２１’に格納する構成としていたが、中心発振周波数調整装置３２側で、調整が終了した旨を調整用データＤADJに含めて通知するように構成し、この通知がなされた時点で、制御回路２２’が調整用ディジタルデータＤADJに対応する接続制御データＤCTL’をメモリに２１’に格納する構成とすることも可能である。
以上の説明においては、容量アレイＣKARYの容量値ＣKの調整後、容量アレイＣARYの容量値ＣTの調整を行っていたが、図２９に示すように、容量アレイＣKARYの容量値ＣKと容量アレイＣARYの容量値ＣTの組み合わせを順次選択することにより同時並行的に調整を行うことも可能である。すなわち、図２９においては、容量アレイＣKARYの容量値ＣK＝０［ｐＦ］の場合に容量アレイＣARYの容量値ＣT＝１０［ｐＦ］→５０［ｐＦ］→１００［ｐＦ］と変化させ、次に容量アレイＣKARYの容量値ＣK＝２［ｐＦ］の場合に容量アレイＣARYの容量値ＣT＝１０［ｐＦ］→５０［ｐＦ］→１００［ｐＦ］と変化させ、さらに容量アレイＣKARYの容量値ＣK＝４［ｐＦ］の場合に容量アレイＣARYの容量値ＣT＝１０［ｐＦ］→５０［ｐＦ］→１００［ｐＦ］と変化させ、例えば、容量アレイＣKARYの容量値ＣK＝４［ｐＦ］の場合に容量アレイＣARYの容量値ＣT＝１０［ｐＦ］の組み合わせが最適であると判別するのである。
【００８５】
［９．３］  電圧制御型圧電発振回路の通常時の動作
次に図１３を参照して、電圧制御型圧電発振回路１０Ｆの通常時の動作について説明する。
電圧制御型圧電発振回路１０Ｆの制御回路２２’は、電源が投入されると、一旦、容量アレイＣARYを構成するスイッチＳ1〜Ｓn及び容量アレイＣKARYを構成するスイッチＳK1〜ＳKnを全てオン（閉）状態とする。
これは、高電位側電源ＶCCから低電位側電源ＧＮＤ側に急激に電流を流れ込ませることにより、圧電振動子に振動エネルギーを急速に与え、電圧制御型圧電発振回路１０Ｆの出力端子OUTから出力される発振信号ＳOSCの発振周波数ｆOSCを迅速に安定状態に向かわせるためである。
従って、発振周波数ｆOSCを迅速に安定させる必要がない場合には、電源投入時に容量アレイＣARYを構成するスイッチＳ1〜Ｓn及び容量アレイＣKARYを構成するスイッチＳK1〜ＳKnを全てオン（閉）状態とする必要はない。また、必要とされる電流量に応じて容量アレイＣARYを構成するスイッチＳ1〜Ｓn及び容量アレイＣKARYを構成するスイッチＳK1〜ＳKnの一部をオン（閉）とするように構成することも可能である。
そして、予め設定した時間が経過すると制御回路２２’は、メモリ２１’から制御データＤCTL’を読み出し、接続制御データＤCTL’に対応するスイッチＳX及びスイッチＳKXのみをオン状態として、他のスイッチはオフ状態とする。
この結果、調整動作により調整された中心発振周波数ｆ0を中心とし、制御電圧に対して所定の傾きを有し、制御電圧Ｖcに対応する発振周波数ｆOSCを有する発振信号ＳOSCが出力端子OUTから出力されることとなる。
【００８６】
［９．４］  第９実施形態の効果
本第９実施形態によれば、第１実施形態の効果に加えて、容量アレイＣARYの容量値によらず、周波数制御特性を変化させることが可能となる。
より具体的には、図３０（ａ）〜（ｃ）に示す。
図３０（ａ）は、容量アレイＣARYの容量ＣT＝１０［ｐＦ］の場合、図３０（ｂ）は、容量アレイＣARYの容量ＣT＝５０［ｐＦ］の場合、図３０（ｃ）は、容量アレイＣARYの容量ＣT＝１００［ｐＦ］の場合である。
いずれの場合においても、容量アレイＣARYの容量値によらず、周波数制御特性を変化させることが可能であることが分かる。
さらに容量アレイＣKARYの容量値としては、０〜４［ｐＦ］のように小さな容量変化であっても、周波数制御特性を大きく変化させることができ、容量アレイＣKARYをＩＣに内蔵する場合であっても、必要とされる面積は非常に小さなものですみ、ＩＣの小型化に貢献することができる。
【００８７】
［９．５］  第９実施形態の変形例
上記説明においては、圧電振動子Ｘ及びバリキャップＣvをディスクリート部品として取り扱っていたが、圧電振動子ＸとバリキャップＣvとを直列接続し、モールド封止、あるいは、一のパッケージに収納するように構成すれば電圧制御発振器の組立工程を簡略化することが可能となる。
また、ベースコンデンサＣ0を容量アレイＣARYの構成とせずに、コンデンサＣ1〜Ｃｎ、スイッチＳ1〜Ｓｎのみを容量アレイＣARY’とし、容量アレイＣARY’、メモリ２１’、制御回路２２’を一体化したＩＣとして外付けするように構成することも可能である。
さらに容量アレイＣARYまたは容量アレイＣARY’のみをＩＣとして外付けするように構成することも可能である。これにより容量アレイＣARY’を新たに作成するだけで、様々なｆOSC−Ｖc特性を有する電圧制御型圧電発振回路を構成することが可能となる。
また、以上の説明においては、容量アレイＣARYを構成するスイッチＳ1〜Ｓｎをトランジスタで構成していたが、あまり高精度を望まないのであれば、スイッチＳ1〜Ｓｎをヒューズ素子で構成し、調整時に確定的にスイッチを切断してしまう構成とすることも可能である。
なお、本変形例においては、容量アレイＣARYに代えて、容量アレイＣKARYについても同様に適用が可能である。
【００８８】
［１０］  第１０実施形態
図１７に第１０実施形態の電圧制御型圧電発振回路の原理構成図を示す。
電圧制御型圧電発振回路１０Ｇが、第９実施形態の電圧制御型圧電発振回路１０と異なる点は、出力段にバッファ回路４０を設け、出力端子OUTに接続された負荷変動の影響を受けにくい、カスコード発振回路に第９実施形態と同一の容量アレイＣARY、ＣKARYを適用した点である。
この場合においても、第９実施形態と同様の効果を得ることが可能となるとともに、第１実施形態の場合と比較して高周波帯域においてもより周波数特性のよい発振回路を構成することが可能となる。
【００８９】
［１１］  第１１実施形態
図１８に第１１実施形態の電圧制御型圧電発振回路の原理構成図を示す。
電圧制御型圧電発振回路１０Ｈが、第９実施形態の電圧制御型圧電発振回路と異なる点は、制御電圧入力端子ＶＣと圧電振動子Ｘとの間に第１分圧抵抗Ｒ6を挿入し、第１分圧抵抗Ｒ6と圧電振動子Ｘの中間接続点に一端が接続され、他端が低電位側電源に接続された第２分圧抵抗Ｒ7を設け、第１分圧抵抗Ｒ6及び第２分圧抵抗Ｒ7の抵抗値を適宜設定することにより、制御電圧入力端子ＶＣに印加される制御電圧ＶCに対応する実際に発振回路に印加される実制御電圧ＶC’を変更することができ、中心発振周波数ｆ0に対する周波数可変範囲を変更することができる点である。
より具体的には、第２分圧抵抗Ｒ7の抵抗値を∞、すなわち、第２分圧抵抗Ｒ7を接続しなかった場合には、
ＶC’＝ＶC
であり、周波数可変範囲＝±２００［ｐｐｍ］であったとする。
この場合に、第２分圧抵抗Ｒ7の抵抗値を第１分圧抵抗Ｒ6の抵抗値と同じにした場合には、すなわち、
Ｒ7＝Ｒ6
の場合には、
ＶC’＝１／２ＶC
であり、周波数可変範囲＝±１００［ｐｐｍ］となる。
このように、本第１１実施形態によれば、第９実施形態の効果に加えて、ｆOSC−ＶC特性のレンジを変更することが可能となる。
【００９０】
［１２］  第１２実施形態
図１９に第１２実施形態の電圧制御型圧電発振回路の原理構成図を示す。
電圧制御型圧電発振回路１０Ｉが、第９実施形態の電圧制御型圧電発振回路と異なる点は、発振段にＣＭＯＳ構成のインバータＩＮＶを用いたＣＭＯＳ発振回路に第９実施形態と同一の容量アレイＣARY及び容量アレイＣKARYを適用した点である。
このように、ＣＭＯＳ発振回路に本発明を適用した場合でも、第９実施形態と同様の効果を得ることが可能となるとともに、スイッチＳ1〜Ｓｎ、スイッチＳK1〜ＳKnもＣＭＯＳ構成となるため、より消費電力を低減することができる。
【００９１】
［１３］  第１３実施形態
図２０に第１３実施形態の電圧制御型圧電発振回路の原理構成図を示す。
電圧制御型圧電発振回路１０Ｊが、第１２実施形態の電圧制御型圧電発振回路と異なる点は、バリキャップＣvをインバータＩＮＶと並列、かつ、圧電振動子Ｘと直列接続し、バリキャップＣVと圧電振動子Ｘとの接続点に制御電圧入力端子ＶＣを入力抵抗Ｒｉを介して接続し、さらに容量アレイＣKARYをバリキャップＣVに並列に接続した点である。
この場合においても、第９実施形態と同様の効果を得ることが可能となるとともに、スイッチＳ1〜Ｓｎ、スイッチＳK1〜ＳKnもＣＭＯＳ構成となるため、より消費電力を低減することができる。
【００９２】
［１４］  第１４実施形態
図２１に第１４実施形態の電圧制御型圧電発振回路の原理構成図を示す。
電圧制御型圧電発振回路１０Ｋが、第１３実施形態の電圧制御型圧電発振回路と異なる点は、容量アレイＣKARYをバリキャップＣV及び圧電振動子Ｘの中間接続点と接地間に接続した点である。
この場合においても、第９実施形態と同様の効果を得ることが可能となるとともに、スイッチＳ1〜Ｓｎ、スイッチＳK1〜ＳKnもＣＭＯＳ構成となるため、より消費電力を低減することができる。
【００９３】
［１５］  第１５実施形態
図２２に第１５実施形態の電圧制御型圧電発振回路の原理構成図を示す。
電圧制御型圧電発振回路１０Ｌが、第９実施形態の電圧制御型圧電発振回路と異なる点は、容量アレイＣKARYをバリキャップＣVにのみ並列に接続した点である。
この場合においても、バリキャップＣVの特性を様々に調整した場合と同様の効果を得られ、第９実施形態と同様の効果を得ることが可能となるとともに、スイッチＳK1〜ＳKnもＣＭＯＳ構成となるため、より消費電力を低減することができる。
【００９４】
［１６］  第１６実施形態
以上の第１〜第１５実施形態においては、容量アレイＣARYの構成として、容量アレイＣARYの容量を可変とするための選択接続容量素子として機能するｎ個のコンデンサＣX（Ｘ＝1〜ｎ）を設ける構成としていたが、図９に示すように、コンデンサＣX（＝選択接続容量素子）をベース副コンデンサＣX0を含む複数の副コンデンサＣX0、ＣX1〜ＣXm（＝副選択接続容量素子、ｍ＝自然数）で構成し、各副コンデンサＣX1〜ＣXmを対応する副接続スイッチＳX1〜ＳXmを切り替えるようにして、副コンデンサＣX0、ＣX1〜ＣXmを接続あるいは非接続として容量アレイＣARYの
容量調整を行うように構成することも可能である。この結果、より容量値の微調整を行うことが可能となる。
【００９５】
［１７］  第１７実施形態
以上の第９〜第１５実施形態においては、容量アレイＣKARYの構成として、容量アレイＣKARYの容量を可変とするための選択接続容量素子として機能するｎ個のコンデンサＣKX（Ｘ＝1〜ｎ）を設ける構成としていたが、図２３に示すように、コンデンサＣKX（＝選択接続容量素子）を複数の副コンデンサＣKX1〜ＣKXm（ｍ＝自然数）で構成し、各副コンデンサＣKX2〜ＣKXmを対応する副接続スイッチＳKX2〜ＳKXmを切り替えるようにして、副コンデンサＣKX1〜ＣKXmを接続あるいは非接続として容量アレイＣKARYの容量調整を行うように構成することも可能である。この結果、より容量値の微調整を行うことが可能となる。
【００９６】
［１８］  第１８実施形態
以上の各実施形態においては、バリキャップＣvと容量アレイＣARYとを直列接続する場合について説明したが、第２従来例と同様にバリキャップＣvに対し、容量アレイＣARYを並列に接続するように構成することも可能である。
この場合においても、第１実施形態の効果における▲２▼〜▲６▼と同一の効果を得ることができる。
【００９７】
［１９］  実施形態の変形例
上記各実施形態においては、固定接続容量素子であるベースコンデンサＣ0を圧電振動子Ｘ及びバリキャップＣVと直列に接続する場合について説明したが、第２従来例と同様に、ベースコンデンサＣ0をバリキャップＣvに並列に接続するように構成することも可能である。
上記実施形態においては、コンデンサＣ1〜Ｃnをそれぞれ１個のコンデンサで構成していたが、互いに直列または並列に接続された複数のコンデンサにより構成することが可能である。これにより、より大容量のコンデンサを形成したり、所望の容量を有するコンデンサを形成することが可能となる。
【００９８】
【発明の効果】
本発明によれば、以下のような効果を得ることができる。
圧電振動子にバラツキがあっても、発振回路として組み上げた際に実際の中心周波数を理想的な中心発振周波数f0に容易に合わせることができる。よって圧電振動子の製造規格が緩和され、圧電振動子のコスト削減が可能、更には圧電発振器のコスト削減が可能となる。
また、  圧電振動子にバラツキがあっても、発振回路として組み上げた際に制御電圧−発振周波数特性（周波数制御特性）を容易にあわせることができる。よって圧電振動子及びバリキャップの製造規格が緩和され、圧電振動子及びバリキャップのコスト削減が可能、更には圧電発振器のコスト削減が可能となる。
容量アレイを用いることにより、電圧制御型圧電発振器をトリマ・レスで構成でき、外付け部品を１個削減することができ、組立コストを削減することが可能となる。
【００９９】
トリマに比較して安価な容量アレイを使用することにより、低価格の電圧制御型圧電発振器を実現することが可能となる。
従来のトリマを用いた電圧制御型圧電発振器は、トリマが機械的動作部を有するため小型化には限界があったが、 容量アレイは、ＩＣに内蔵可能であり、電圧制御型圧電発振器の小型化が可能となる。
従来のトリマを用いた電圧制御型圧電発振器と比較して、容量アレイを用いた電圧制御型圧電発振器は、経時変化および動作機構的に安定であり、圧電発振回路の動作を安定化することが可能となる。
発振中心周波数調整作業及び周波数制御特性調整作業は、電気的調整のみで行うことが可能であり、従来のように機械的調整を行う必要がないので、中心発振周波数調整時間及び周波数制御特性調整時間の短縮が可能となり、ひいては、電圧制御型圧電発振器の製造コストを低減することが可能となる。
さらに、従来のように、トリマを調整するための複雑かつ高価なサーボ機構を必要としないため、製造設備投資を低減することも可能となる。
【図面の簡単な説明】
【図１】  第１実施形態の電圧制御型圧電発振回路の原理構成図である。
【図２】  第１実施形態の電圧制御型圧電発振回路の構成図である。
【図３】  第１実施形態の容量アレイを構成するスイッチをバイポーラトランジスタにより構成した場合の説明図である。
【図４】  第１実施形態の容量アレイを構成するスイッチをＭＯＳトランジスタにより構成した場合の説明図である。
【図５】  中心発振周波数調整システムの構成図である。
【図６】  第２実施形態の電圧制御型圧電発振回路の構成図である。
【図７】  第３実施形態の電圧制御型圧電発振回路の構成図である。
【図８】  第４実施形態の電圧制御型圧電発振回路の構成図である。
【図９】  第５実施形態の電圧制御型圧電発振回路の構成図である。
【図１０】  第７実施形態の電圧制御型圧電発振回路の斜視図である。
【図１１】  第８実施形態の電圧制御型圧電発振回路の斜視図である。
【図１２】  第９実施形態の電圧制御型圧電発振回路の原理構成図である。
【図１３】  第９実施形態の電圧制御型圧電発振回路の構成図である。
【図１４】  第９実施形態の容量アレイを構成するスイッチをバイポーラトランジスタにより構成した場合の説明図である。
【図１５】  第９実施形態の容量アレイを構成するスイッチをＭＯＳトランジスタにより構成した場合の説明図である。
【図１６】  第９実施形態に対応する中心発振周波数調整システムの構成図である。
【図１７】  第１０実施形態の電圧制御型圧電発振回路の構成図である。
【図１８】  第１１実施形態の電圧制御型圧電発振回路の構成図である。
【図１９】  第１２実施形態の電圧制御型圧電発振回路の構成図である。
【図２０】  第１３実施形態の電圧制御型圧電発振回路の構成図である。
【図２１】  第１４実施形態の電圧制御型圧電発振回路の構成図である。
【図２２】  第１５実施形態の電圧制御型圧電発振回路の構成図である。
【図２３】  第１６実施形態の電圧制御型圧電発振回路の構成図である。
【図２４】  バリキャップの特性を説明する図である。
【図２５】  中心周波数調整用容量アレイのみの場合の周波数制御特性の調整における不具合を説明するための図である。
【図２６】  周波数制御特性調整用容量アレイの原理動作を説明する図である。
【図２７】  容量アレイKARYの容量Ｃkを変化させた場合の回路側負荷容量ＣLに対する周波数偏差の変化レンジの関係を説明するための図である。
【図２８】  周波数制御特性調整及び中心周波数調整の具体例を説明する図である。
【図２９】  周波数制御特性調整及び中心周波数調整の他の具体例を説明する図である。
【図３０】  第９実施形態の効果を説明するための図である。
【図３１】  第１従来例の電圧制御型圧電発振回路の構成図である。
【図３２】  第２従来例の電圧制御型圧電発振回路の構成図である。
【図３３】  第１従来例の発信時における等価回路である。
【図３４】  圧電振動子の等価回路である。
【図３５】  第１従来例における各種容量の接続関係を説明する図である。
【図３６】  第２従来例における各種容量の接続関係を説明する図である。
【図３７】  トリマとバリキャップの接続位置によるｄｆｒ−ＣL特性図である。
【図３８】  ｆOSC−ＶC特性を説明する図である。
【図３９】  従来の中心発振周波数調整システムの構成図である。
【符号の説明】
１０、１０Ａ〜１０Ｌ…電圧制御型圧電発振回路
２１、２１’…メモリ
２２、２２’…制御回路
３１…基準電圧印加装置
３２…発振中心周波数調整装置
ＣARY、ＣKARY…容量アレイ
Ｃ1〜Ｃｎ…コンデンサ（選択接続容量素子）
Ｃ0…ベースコンデンサ（固定接続容量素子）
ＤADJ…調整用データ
ＤCTL、ＤCTL’…制御用データ
ｆOSC…発振周波数
ＶＣ…制御電圧入力端子
ＳOSC…発振信号
【図１】
0003829525.tif 000008
【図２】
0003829525.tif 000009
【図３】
0003829525.tif 000010
【図４】
0003829525.tif 000011
【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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