(57)【特許請求の範囲】
【請求項１】
その各要素が少なくとも２つの離散信号振幅レベルのうちの１つを持つコード化データを形成するために入力信号をエンコードする手段を備え、前記エンコードする手段は前記離散信号振幅レベルを仮定する要素を持つデータの予め定められたトレーニングシーケンスを発生させる手段を含む送信機と、
前記離散信号振幅レベルが相互に識別可能なようにするために前記コード化データを受信してこのデータを１または複数のしきい値と比較するデコーディング手段と、前記しきい値を適応させるために受信トレーニングシーケンスに基づいて動作可能であるしきい値適応手段とを備え、前記しきい値適応手段は前記トレーニングシーケンスの要素の他のものにおける前記トレーニングシーケンスの少なくとも１つの要素の影響を監視しそれにしたがって前記しきい値を適応させる手段を含む受信機とを具備するデータ送信システム。
【請求項２】
その各要素が少なくとも２つの離散信号振幅レベルのうちの１つを表すコード化データと、予め定められたトレーニングシーケンスとを含む入力信号を受信する入力部と、
前記離散信号振幅レベルが相互に識別可能なようにするために前記コード化データを１または複数のしきい値と比較するデコーディング手段と、
前記しきい値を適応させるために受信トレーニングシーケンスに基づいて動作可能であるしきい値適応手段とを具備し、
前記しきい値適応手段は前記トレーニングシーケンスの要素の他のものにおける前記トレーニングシーケンスの少なくとも１つの要素の影響を監視しそれにしたがって前記しきい値を適応させる手段を含むデータ受信機。
【請求項３】
前記しきい値適応手段は前記トレーニングシーケンスを受信したときにこのシーケンスからしきい値を計算し、前記計算されたしきい値を記憶するよう機能し、前記デコーディング手段は以前に復号された少なくとも１つの要素のフィードバック信号を遅延手段を通して受信し、前記フィードバック信号にしたがって前記計算されたしきい値の異なるものを選択するように接続されている請求項２記載のデータ受信機。
【請求項４】
前記デコーディング手段は未だ復号されていない要素の推定値であるフィードフォワード信号を受信するようにも接続され、前記しきい値の選択はこのフィードフォワード信号にも基づいている請求項３記載のデータ受信機。
【請求項５】
その各要素が少なくとも２つの離散信号振幅レベルのうちの１つを持つコード化データを形成するために入力信号をエンコードする手段を具備し、前記エンコードする手段は前記離散信号振幅レベルを仮定する要素を持つデータの予め定められたトレーニングシーケンスを発生させる手段を備え、
複数のグループを有するトレーニングシーケンスを送信するよう構成されており、各グループは複数の要素を持ち、各要素は前記離散信号振幅レベルのうちの１つを仮定し、前記グループの連続したものは前記離散信号振幅レベルの異なる組み合わせを通して循環するデータ送信機。
【発明の詳細な説明】
この発明はデータ送信に関し、特に複数レベル表示のデジタル信号を送信するデータ送信に関する。
デジタルデータは、時間と振幅の両者において量子化されている信号を表している。したがってデジタルデータはアナログ信号の実際の値を近似している。アナログ信号がデジタル化される場合、アナログ信号の範囲は多数のレベルに例えば１６のレベルに分割され、アナログ信号は設定された間隔でサンプリングされ、その瞬間における適切なレベルが決定される。１６レベルのみが使用されることから、実際のレベルに最も近いレベルが選択される。このデジタルデータから再構成された信号は似ているが、元のアナログ信号と正確に同一ではない。
バイナリデジタルデータでは、信号は０または１により表され、例えば０は０Ｖパルスであり、１は５Ｖパルスである。入力信号のサンプルが最大範囲の半分よりも大きな振幅を持っている場合には、信号サンプルは１により表される。０は、半分よりも小さい振幅を持つサンプルから結果的に生じる。このようにして一連の０と１が生成される。
元の信号を再生するために、受信機は２つのレベル間のしきい値を知る必要がある。これは通常送信機が受信機に対して信号の最大範囲、レベルの数、例えばレベルのスペース間隔が線形に空けられている場合にはレベルのスペースなどを信号送信することによりなされる。その後受信機はしきい値を決定し、入来信号をデコードする。実際には、複数レベルのシステムでは、ネットワークのレスポンスにより信号に歪み、すなわちオーバーシュートやリンギングがある。任意の受信サンプルの瞬間レベルは送信されたサンプルに依存するだけでなく、最近の前に送信されたサンプルやあるいはその後に送信されたサンプルにも依存する。
本発明にしたがうとデータ送信システムが提供され、このデータ送信システムは、
入力信号をエンコードして、その各要素が少なくとも２つの離散信号振幅レベルの１つを持つコード化データを形成し、コード化データ中にデータの周期的なトレーニングシーケンスを含める手段を有する送信機と、
コード化データを受信し、受信したトレーニングシーケンスに基づいてしきい値を適応させて、離散レベルが相互に識別可能なようにする受信機とを具備する。
このようなシステムにより、送信機と受信機との間の通信リンクのダイナミックな条件に基づいて、受信機がしきい値を連続的に適応させることができる。
トレーニングシーケンスが少なくとも２つの要素を含み、受信機が、トレーニングシーケンスの要素の他のものにおける、トレーニングシーケンスの要素の少なくとも１つの影響を監視し、それにしたがってしきい値を適応させる手段を含むことが好ましい。
したがって、送信リンクの要素のグループにおける影響が考慮される。
本発明は送信機と受信機にも関係する。
添付した図面を参照し、例示することによりこれから本発明を説明する。
図１は、本発明にしたがったデータ送信システムを示している。
図は、図１のデータ送信システムにより送信されるコード化ビデオデータのラインフォーマットの例を示している。
図３は、本発明にしたがった送信機を示している。
図４は、本発明にしたがった受信機を示している。
図５は、トレーニングシーケンスの１１ラインが受信された後のバッファの内容の例を示している。
図６は、図５に示されているようなバッファの内容から生成された１組のしきい値の例を示している。
図７は、図６のしきい値から生成されたルックアップテーブルの例を示している。
図１に示されているように、デジタルデータ送信システムは、送信機２０、受信機３０、通信リンク４０を備えている。データは送信機２０から通信リンク４０を通して受信機３０に送信され、通信リンク４０は任意の適切な形態をとることができる。例えば、通信リンク４０は公衆電話交換網（ＰＳＴＮ）の一部や、統合サービスデジタル網（ＩＳＤＮ）や、無線リンクや、同軸ケーブルや、光ファイバなどにより提供されるような専用ラインであってもよい。
例示目的のために、説明しているデータ送信システムはビデオ画像を表すデータの送信に関係している。しかしながらこの発明は、特に例えばケーブルモデムやより高いビットレートのテレテキストサービスのようなアナログ送信リンクを通して通信するための複数レベルのデジタルデータを送信する任意のシステムに対して適用可能である。
説明するデータ送信システムは、アナログハイブリッドファイバ同軸ケーブル網を通して顧客にデジタルテレビジョン信号を配信するのに適している。既存のアナログ網インフラストラクチャを使用するために、デジタル信号は、通常のＴＶチャネルと同じ方法で既存の網を通して送信できるものでなければならない。
したがって、デジタル信号は通常のＴＶチャネル（６−７ＭＨｚ）と同様な帯域幅を使用しなければならない。また、デジタル信号は振幅に関してＴＶ信号のように‘見え’なければならず、１５．６２５ＫＨｚの規則的な‘ライン’同期パルスを持たなければならない。その理由は網における何らかのＤＣ再生はこれに基づくからである。信号対雑音比は約５０ｄＢであり、差動利得誤差のような非線形性や克服するための同期パルスクリッピングがある。
アナログに対して合理的な容量の改善を行うために、許容可能な品質を持つ４つの多重化ＭＰＥＧビデオストリームを伝えるのに十分なデジタル容量が望まれていた。
本発明は複数レベルのコード化を使用し、それによりシリアルデジタルデータがｎビットのシンボルに分割される。その後各シンボルはアクティブビデオ領域内の２n個の離散レベルの１つとしてコード化される。
シンボルレートを６．７５ＭＨｚに選択することにより、対する最小パルス幅は１／６．７５×１０6すなわち１４８ｎｓである。これは過度に劣化せずにシステムの帯域幅を通り抜けなければならない。システムの信号対雑音比を仮定すると、８つの離散レベルを再生できることを予測するのが合理的であり、これはシンボル毎に３ビット（すなわちｎ＝３）である。
システムにおけるすべてのクランプおよびＤＣ再生はライン同期レベルおよび黒レベルのみを使用することから、何らかのフレームタイミングを保持することは実際必要ないことが実験で示された。これは、フレームタイミングを省略して、アクティブ‘ライン’の連続ストリームを使用することができることを意味している。これはデータスループットを増加させ、送信機と受信機の設計を簡単にする。
２７ＭＨｚのマスタクロックレートを選択することにより、容易に入手可能なＴＶサンプリングクロック再生チップを使用して、適度に低いジッタラインロッククロックを受信機において提供することができる。このレートにおいてこの信号をオーバーサンプリングして、最高のサンプリング位置を決定することができる。適度なスピード論理回路とともに、容易に入手可能なビデオアナログデジタルコンバータ（ＡＤＣ）を使用することができる。
送信されるべき波形図が図２に示されている。これは、１５．６２５ＫＨｚで反復している標準の幅および振り幅を有する同期（ｓｙｎｃ．）パルス２から構成されている。これにはそれぞれフロントポーチ４とバックポーチ６が先行および後続しており、容易に入手可能なＴＶ同期パルス分離器とアナログデジタルコンバータを使用できるようにしている。
バックポーチ６の後のものはスタートパルス（Ｓ）であり、最高のサンプリング位置を決めるために受信機により使用される。そして８つのシンボルが続き、その内の５つがトレーニングシーケンス（Ｔ）を形成し、この５つのシンボルは多数のラインに渡る設定シーケンスを通して段階状に変化する。これらのシンボルの最初のもの（Ｍ）はマーカであり、トレーニングシーケンスの開始を決定できるようにする。トレーニングシーケンスの正確な性質や機能は後に説明する。
そして多数の有効データシンボルＤが続く。それぞれ公称１４８ｎｓ幅であり、公称０．１Ｖ離れている８つの離散レベルの１つで表されている。有効データをブロックに分割して、ブロックベースのフォワードエラー訂正（ＦＥＣ）を付加することができる。ブロックベースのＦＥＣを使用するシステムにおける１つのオーバーヘッドは、フレーミングビットを付加してブロック境界を規定する必要性であり、フレーミングをサーチしてこれにロックするための受信機におけるハードウェアである。さらにブロックに再分割することができる‘ライン’にデータが既に分割されていることから、この方式ではこれは必要なことではない。
エラー訂正ブロックサイズやライン毎のシンボルの総数の選択は、要求されるビットレートやＦＥＣの訂正能力に依存する。
提案したシステムはＢＣＨ（ボーズ−チャウドゥーリー・ホックエンゲム）フォワードエラー訂正を使用し、ラインを６３ビットの１７ブロックに分割する。各６３ビットブロックには２１個の３ビットシンボルが含まれており、これらは１９個のデータシンボル（５７ビット）と２個のチェックビットシンボル（６ビット）から構成されており、５７×１７×１５６２５＝１５．１４０６２５Ｍビット／秒のペイロードビットレートを提供する。
‘丸め’ビットレートを持つために、最後のブロックは３つのシンボルを持ち、これらはデータで満たされず、（（５７×１７）−９）×１５６２５＝１５．００ＭＨｚを提供する。これは、４つのＭＰＥＧエンコードＴＶチャネルを多重化することができる適度なレートであり、チャネル当りに要求される品質を提供するものと考えられる。
ＦＥＣは、各ブロック中のエラーのある１ビットを訂正することができる。複数ビットエラーの確度を減少させるためにシンボルはグレーコード化されているので、隣接レベルは１ビットだけ異なるビットパターンを表している。
送信機２０の例は図３に示されている。送信機２０はＭＰＥＧマルチプレクサクロックに対するスレーブか、マスタクロックプロバイダのいずれであってもよい。位相ロックループ（ＰＬＬ）およびクロック発生器２０１は、１５ＭＨｚデータビットクロックにロックされた６．７５ＭＨｚシンボルクロックを発生させる。
入来バイナリデジタルデータは、シリアルイン−パラレルアウト（ＳＩＰＯ）シフトレジスタ２０２により３ビットシンボルに分割され、ファーストイン−ファーストアウト（ＦＩＦＯ）バッファ２０４に記憶される。ＦＩＦＯ２０４は、連続した入力データレートと‘バースト’ラインおよびブロック構造との間のシンボルをバッファする。シンボルＦＩＦＯ２０４から読み出され、ＢＣＨＦＥＣチェックビットがＦＥＣエンコーダ２０６により付加される。各ラインの開始において、同期パルス、黒レベル（すなわちフロントポーチおよびバックポーチ）、スタートパルス（Ｓ）およびトレーニングシーケンスが制御ブロック２０８の制御のもとユニット２０７により付加される。その後データはグレーコード化され、デジタルアナログコンバータＤＡＣ２１２に提供される前に８ビット表現２１０に変換される。この段階である量の前補償を付加して、網中のオーバーシュートの減少を促進することができる。これは信号内のエッジの立ち上り時間を有効に減少させる。その後、網を通して通常のＴＶチャネルと同じ方法でＤＡＣ２１２のアナログ出力を送信することができる。網に適するように信号を帯域制限する必要があるならば、アナログ後置フィルタを追加することができる。
受信機３０のブロック図が図４に示されている。同期パルス分離器３０１が入来信号から同期パルスと黒レベルパルスを抽出する。ＰＬＬおよび電圧制御水晶発振器（ＶＣＸＯ）３０２は、ラインロック２７ＭＨｚクロックを発生させる。
８ビットＡＤＣ３０３は入来信号を８ビット信号にデジタル化する。ＡＤＣ３０３はオンチップクランプおよび自動利得制御（ＡＧＣ）を持っており、これは同期パルスと黒レベルパルスを使用する。ＡＧＣの効果は、同期パルス２のベースにおけるデジタル出力を０に設定し、黒レベル（すなわちフロントポーチ４とバックポーチ６のレベル）を６３に設定することである。例えば０．７Ｖの公称最大レベルビデオ入力には２１３のレベルが与えられる。同期パルスの高さを使用してＡＧＣ利得が計算されるので、送信網による同期パルスのクリッピングはこの公称最大高を変える。ＡＤＣは２７ＭＨｚでクロックされる。
ＡＤＣ３０３に続く論理回路３０４は状態マシーンを含んでおり、これは各ライン同期パルス２の後のスタートパルス（Ｓ）をサーチする。スタートパルスＳは網を通った後に丸められ、最高のサンプリング位置はそのピークに最も近いサンプルとしてとられる。より良いサンプル位置を提供するのであれば、クロックを反転したものを使用することができる。
次にトレーニングシーケンスを説明する。トレーニングシーケンスは１０２４ラインの長さであり、スタートパルスＳと有効データシンボルＤとの間の各ラインの開始において５つのシンボルを使用する。シーケンス中の最初のシンボル（Ｍ）は、トレーニングシーケンスの開始を示している。これはシーケンスの最初のラインにおいてハイ（レベル７）であり、他のすべてのラインにおいてロー（レベル０）である。次の３つのシンボル、Ｔ1、Ｔ2、Ｔ3シンボルは、３つのシンボルに対する８つのレベルの可能性あるすべての組み合わせ（８3の組み合わせ）をシーケンスを通してライン毎にカウントし、最後のシンボルＴ4がロー（レベル０）またはハイ（レベル７）であると、２×８3すなわち１０２４の組み合わせとなり、１０２４ラインを使用する（約６５ｍ秒）。
受信機において、各ラインのトレーニングシーケンスにおける第４のシンボルＴ3のレベルがサンプルされ、ＦＩＦＯ３０６において記憶される。したがって１０２４ライン後に、ＦＩＦＯ３０６は２つの先行するシンボルＴ1、Ｔ2とローまたはハイである後続するシンボルＴ4のすべての組み合わせに対する、第４のシンボルのすべてのレベルの例を含む。第５図は、１１ラインのデータ後におけるＦＩＦＯ３０６の内容の例を示している。マイクロプロセッサ３０８は、先行するレベルと後続するレベルの組み合わせのそれぞれに対して７つからなる１組の判定しきい値を計算し、ＳＲＡＭ３１２に記憶されるルックアップテーブル（ＬＵＴ）を発生させる。例えば、ＦＩＦＯ３０６中のサンプル１−８は、先行するシンボルＴ1、Ｔ2と後続するシンボルＴ4の両者がレベル０にある場合の、トレーニングデータの第４のシンボルのレベルを表している。したがってマイクロプロセッサ３０８は、先行する２つのシンボルが０で後続するシンボルが０の時に適用される７つの判定しきい値を計算する。これは一般的に、２つの受信されたトレーニングレベルの間の中間点にＴ3に対する各しきい値を設定することにより達成される。すなわち、しきい値＝Ｌ1＋［（Ｌ2−Ｌ1）／２］であり、ここでＬ1とＬ2は連続したＴ3シンボルに対する受信レベルである。図６は、マイクロプロセッサのＲＡＭ３１０に記憶されるようなこの例のケースに対するしきい値の例を示している。そしてマイクロプロセッサはこの１組のしきい値を使用して図７に示されているようなＬＵＴを計算し、それをＳＲＡＭ３１２に記憶させる。
その後、ＬＵＴを使用してリアルタイムで有効データＤのしきい値処理を実行する。８ビットの入力データは入力ａを通してＬＵＴ３１２に加えられる。入力データの前の２つのサンプルはそれぞれ入力ｂとｃに入力される。入力データの後続サンプルのレベルは入力ｄを通して入力される。この入力ｄは、比較器３１２の入力ａに供給されたものの前のサンプルから得られた単純なハイ／ロー表示である。有効データに対して、後続サンプルは最大値と最小値（この実施形態ではそれぞれ２１３と０）との間の任意の値を持つ。概念的なしきい値は最大値と最小値との中間点に設定される。後続サンプルの値がこのしきい値より上である場合には、後続サンプルの値はハイと見なされる。後続サンプルの値がこのしきい値より下である場合には、後続サンプルの値はローと見なされる。入力ｂとｃは、既に量子化されており、それぞれ３ビットにすぎないことから、ＬＵＴ３１２からのラッチ出力として取ることができ、必要とされるＬＵＴのサイズを減少させることができる。
実際には、ＬＵＴはＳＲＡＭの２つのバンクから構成されている。いったんマイクロプロセッサがＬＵＴを計算して、これをＳＲＡＭに書き込むと、そのＬＵＴをリアルタイムデータパスに‘ページ’する。その後マイクロプロセッサは再度全サイクルを実行し、トレーニングデータで満たされた新しいＦＩＦＯを獲得し、１組のしきい値を再計算する。これらを前の組と平均化してランダム雑音の影響を減少させ、新しいＬＵＴを計算することができる。その後、これは前のＬＵＴの代わりにページインされる。できるだけ早くプロセッサがこのタスクを実行できるように、プロセスはこのように反復される。したがって、システムは通信リンク４０の応答に適応し、応答における長期の変化を追跡する。
さらに強化したものとして、マイクロプロセッサはＦＩＦＯ３０６に記憶されているサンプルを使用してリンクのパルス応答を測定することができる。パルス応答は、任意のサンプルのレベルが２つ前のサンプル以外の後続サンプルにさらに依存することを示し、これは通信リンクの帯域幅が狭い場合に起こり得る。その後、トレーニングシーケンスはその第４のシンボルではなくその第３のサンプルでサンプリングすることができ、ＬＵＴへの入力は２つ前のサンプル以外の後続サンプルのより多くのビットを入力するように変更することができる。その後プロセッサは先行サンプルおよび後続サンプルのすべての組み合わせのサンプルを持ち、同様な方法でＬＵＴを発生させることができる。
その後、しきい値処理された３ビットサンプルは逆グレーコード化され、ＢＣＨ  ＦＥＣ検出／訂正器３１４に送られ、このＢＣＨ  ＦＥＣ検出／訂正器３１４は、各６４ビットブロックにおける何らかの単一ビットエラーを訂正する。その後このデータはレート変換ＦＩＦＯ３１６に送られ、連続的な１５．０ＭＨｚで制御回路３１８により再クロックアウトされる。これは、通常の方法でデコードするためにＭＰＥＧデマルチプレクサ／デコーダに送られる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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