(57)【特許請求の範囲】
【請求項１】
係数値ｋを１または０にも設定し得る係数回路（Ｋ２２）（Ｋ２３）（Ｋ２４）（Ｋ２５）（Ｋ２６）（Ｋ２７）（Ｋ２９）を備え、前記係数回路（Ｋ２２）と加算回路（Ｍ１３）と前記係数回路（Ｋ２３）と加算回路（Ｍ１４）と加算回路（Ｍ１５）が順次縦続接続され、前記加算回路（Ｍ１３）の出力端と他の入力端の間に積分回路（Ｓ１０）と前記係数回路（Ｋ２４）と加算回路（Ｍ１６）が縦続接続され、前記加算回路（Ｍ１３）の出力端と前記加算回路（Ｍ１４）の他の入力端の間に前記積分回路（Ｓ１０）と前記係数回路（Ｋ２５）が縦続接続され、前記係数回路（Ｋ２５）の出力端と前記加算回路（Ｍ１６）の他の入力端の間に積分回路（Ｓ１１）と前記係数回路（Ｋ２６）が縦続接続され、前記加算回路（Ｍ１３）の出力端と前記加算回路（Ｍ１５）の他の入力端の間に前記係数回路（Ｋ２７）と加算回路（Ｍ１７）と係数回路（Ｋ２８）が縦続接続され、前記加算回路（Ｍ１７）の出力端と他の入力端の間に積分回路（Ｓ１２）と前記係数回路（Ｋ２９）が縦続接続され、前記係数回路（Ｋ２２）（Ｋ２３）（Ｋ２４）（Ｋ２５）（Ｋ２６）（Ｋ２７）（Ｋ２９）のうちの幾つかの係数値ｋが１または０に設定されることにより、一次遅れ積分ディジタル演算基本回路、比例積分ディジタル演算基本回路、近似微分ディジタル演算基本回路、比例微分ディジタル演算基本回路、進相補償ディジタル演算基本回路、第一の非振動ディジタル演算基本回路、第二の非振動ディジタル演算基本回路のいずれかが選択されて構成される複合ディジタル回路網を集積回路として形成したことを特徴とするディジタル汎用演算集積回路。
【請求項２】
係数値ｋを１または０にも設定し得る係数回路（Ｋ２２）（Ｋ２３）（Ｋ２４）（Ｋ２５）（Ｋ２６）（Ｋ２７）（Ｋ２９）を備え、前記係数回路（Ｋ２２）と加算回路（Ｍ１３）と前記係数回路（Ｋ２３）と加算回路（Ｍ１４）と加算回路（Ｍ１５）が順次縦続接続され、前記加算回路（Ｍ１３）の出力端と他の入力端の間に積分回路（Ｓ１０）と前記係数回路（Ｋ２４）と加算回路（Ｍ１６）が縦続接続され、前記加算回路（Ｍ１３）の出力端と前記加算回路（Ｍ１４）の他の入力端の間に前記積分回路（Ｓ１０）と前記係数回路（Ｋ２５）が縦続接続され、前記係数回路（Ｋ２５）の出力端と前記加算回路（Ｍ１６）の他の入力端の間に積分回路（Ｓ１１）と前記係数回路（Ｋ２６）が縦続接続され、前記加算回路（Ｍ１３）の出力端と前記加算回路（Ｍ１５）の他の入力端の間に前記係数回路（Ｋ２７）と加算回路（Ｍ１７）と係数回路（Ｋ２８）が縦続接続され、前記加算回路（Ｍ１７）の出力端と他の入力端の間に積分回路（Ｓ１２）と前記係数回路（Ｋ２９）が縦続接続され、前記係数回路（Ｋ２２）（Ｋ２３）（Ｋ２４）（Ｋ２５）（Ｋ２６）（Ｋ２７）（Ｋ２９）のうちの幾つかの係数値ｋが１または０に設定されることにより、一次遅れ積分ディジタル演算基本回路、比例積分ディジタル演算基本回路、近似微分ディジタル演算基本回路、比例微分ディジタル演算基本回路、進相補償ディジタル演算基本回路、第一の非振動ディジタル演算基本回路、第二の非振動ディジタル演算基本回路のいずれかが選択されて構成される複合ディジタル回路網を回路ユニットとし、前記回路ユニットを複数個、縦列、横列、層列の少なくとも一つの列方向に拡張接続し、それらの回路ユニットを集積回路として形成したことを特徴とするディジタル汎用演算集積回路。
【請求項３】
係数値ｋを１または０にも設定し得る係数回路（Ｋ３０）（Ｋ３１）（Ｋ３２）（Ｋ３３）（Ｋ３４）を備え、前記係数回路（Ｋ３０）と加算回路（Ｍ１８）と前記係数回路（Ｋ３１）と加算回路（Ｍ１９）と加算回路（Ｍ２０）が順次縦続接続され、前記加算回路（Ｍ１８）の出力端と他の入力端の間に積分回路（Ｓ１３）と前記係数回路（Ｋ３２）が縦続接続され、前記加算回路（Ｍ１８）の出力端と前記加算回路（Ｍ１９）の他の入力端の間に前記積分回路（Ｓ１３）と前記係数回路（Ｋ３３）が縦続接続され、前記係数回路（Ｋ３０）の入力端と前記加算回路（Ｍ２０）の他の入力端の間に前記係数回路（Ｋ３４）が接続され、前記係数回路（Ｋ３０）（Ｋ３１）（Ｋ３２）（Ｋ３３）（Ｋ３４）のうちの幾つかの係数値ｋが１または０に設定されることにより、一次遅れ積分ディジタル演算基本回路、比例積分ディジタル演算基本回路、近似微分ディジタル演算基本回路、比例微分ディジタル演算基本回路、進相補償ディジタル演算基本回路のいずれかが選択されて構成される複合ディジタル回路網を集積回路として形成したことを特徴とするディジタル汎用演算集積回路。
【請求項４】
係数値ｋを１または０にも設定し得る係数回路（Ｋ３０）（Ｋ３１）（Ｋ３２）（Ｋ３３）（Ｋ３４）を備え、前記係数回路（Ｋ３０）と加算回路（Ｍ１８）と前記係数回路（Ｋ３１）と加算回路（Ｍ１９）と加算回路（Ｍ２０）が順次縦続接続され、前記加算回路（Ｍ１８）の出力端と他の入力端の間に積分回路（Ｓ１３）と前記係数回路（Ｋ３２）が縦続接続され、前記加算回路（Ｍ１８）の出力端と前記加算回路（Ｍ１９）の他の入力端の間に前記積分回路（Ｓ１３）と前記係数回路（Ｋ３３）が縦続接続され、前記係数回路（Ｋ３０）の入力端と前記加算回路（Ｍ２０）の他の入力端の間に前記係数回路（Ｋ３４）が接続され、前記係数回路（Ｋ３０）（Ｋ３１）（Ｋ３２）（Ｋ３３）（Ｋ３４）のうちの幾つかの係数値ｋが１または０に設定されることにより、一次遅れ積分ディジタル演算基本回路、比例積分ディジタル演算基本回路、近似微分ディジタル演算基本回路、比例微分ディジタル演算基本回路、進相補償ディジタル演算基本回路のいずれかが選択されて構成される複合ディジタル回路網を回路ユニットとし、前記回路ユニットを複数個、縦列、横列、層列の少なくとも一つの列方向に拡張接続し、それらの回路ユニットを集積回路として形成したことを特徴とするディジタル汎用演算集積回路。
【請求項５】
係数値ｋを１または０にも設定し得る係数回路（Ｋ３０）（Ｋ３１）（Ｋ３２）（Ｋ３３）（Ｋ３４）を備え、前記係数回路（Ｋ３０）と加算回路（Ｍ１８）と前記係数回路（Ｋ３１）と加算回路（Ｍ１９）と加算回路（Ｍ２０）が順次縦続接続され、前記加算回路（Ｍ１８）の出力端と他の入力端の間に積分回路（Ｓ１３）と前記係数回路（Ｋ３２）が縦続接続され、前記加算回路（Ｍ１８）の出力端と前記加算回路（Ｍ１９）の他の入力端の間に前記積分回路（Ｓ１３）と前記係数回路（Ｋ３３）が縦続接続され、前記係数回路（Ｋ３０）の入力端と前記加算回路（Ｍ２０）の他の入力端の間に前記係数回路（Ｋ３４）が接続された回路パターンが同じ二つの複合ディジタル回路網（Ｗｓ１）（Ｗｓ２）からなり、一方の複合ディジタル回路網（Ｗｓ１）の前記加算回路（Ｍ２０）の出力端を他方の複合ディジタル回路網（Ｗｓ２）の前記係数回路（Ｋ３０）の入力端に接続し、前記他方の複合ディジタル回路網（Ｗｓ２）の前記加算回路（Ｍ２０）の出力端を前記一方の複合ディジタル回路網（Ｗｓ１）の前記加算回路（Ｍ１８）の前記他の入力端に接続し、前記二つの複合ディジタル回路網（Ｗｓ１）（Ｗｓ２）中の前記係数回路（Ｋ３０）（Ｋ３１）（Ｋ３２）（Ｋ３３）（Ｋ３４）のうちの幾つかの係数値ｋが１または０に設定されることにより、第一の非振動ディジタル演算基本回路が選択されて構成される前記複合ディジタル回路網を集積回路として形成したことを特徴とするディジタル汎用演算集積回路。
【請求項６】
係数値ｋを１または０にも設定し得る係数回路（Ｋ３２）（Ｋ３３）（Ｋ３４）を備え、係数回路（Ｋ３０）と加算回路（Ｍ１８）と係数回路（Ｋ３１）と加算回路（Ｍ１９）と加算回路（Ｍ２０）が順次縦続接続され、前記加算回路（Ｍ１８）の出力端と他の入力端の間に積分回路（Ｓ１３）と前記係数回路（Ｋ３２）が縦続接続され、前記加算回路（Ｍ１８）の出力端と前記加算回路（Ｍ１９）の他の入力端の間に前記積分回路（Ｓ１３）と前記係数回路（Ｋ３３）が縦続接続され、前記係数回路（Ｋ３０）の入力端と前記加算回路（Ｍ２０）の他の入力端の間に前記係数回路（Ｋ３４）が接続された回路パターンが同じ二つの複合ディジタル回路網（Ｗｓ１）（Ｗｓ２）からなり、一方の複合ディジタル回路網（Ｗｓ１）の前記加算回路（Ｍ２０）の出力端が他方の複合ディジタル回路網（Ｗｓ２）の前記加算回路（Ｍ２０）の前記他の入力端に接続され、両複合ディジタル回路網（Ｗｓ１）（Ｗｓ２）のそれぞれの前記係数回路（Ｋ３０）の各入力端が互いに接続され、前記二つの複合ディジタル回路網（Ｗｓ１）（Ｗｓ２）中の前記係数回路（Ｋ３２）（Ｋ３３）（Ｋ３４）のうちの幾つかの係数値Ｋが１または０に設定されることにより、第二の非振動ディジタル演算基本回路が選択されて構成される複合ディジタル回路網を集積回路として形成したことを特徴とするディジタル汎用演算集積回路。
【請求項７】
係数値ｋを１または０にも設定し得る係数回路（Ｋ３２）（Ｋ３３）（Ｋ３４）を備え、係数回路（Ｋ３０）と加算回路（Ｍ１８）と係数回路（Ｋ３１）と加算回路（Ｍ１９）と加算回路（Ｍ２０）が順次縦続接続され、前記加算回路（Ｍ１８）の出力端と他の入力端の間に積分回路（Ｓ１３）と前記係数回路（Ｋ３２）が縦続接続され、前記加算回路（Ｍ１８）の出力端と前記加算回路（Ｍ１９）の他の入力端の間に前記積分回路（Ｓ１３）と前記係数回路（Ｋ３３）が縦続接続され、前記係数回路（Ｋ３０）の入力端と前記加算回路（Ｍ２０）の他の入力端の間に前記係数回路（Ｋ３４）が接続された回路パターンが同じ二つの複合ディジタル回路網（Ｗｓ１）（Ｗｓ２）からなり、一方の複合ディジタル回路網（Ｗｓ１）の前記加算回路（Ｍ２０）の出力端が他方の複合ディジタル回路網（Ｗｓ２）の前記加算回路（Ｍ２０）の前記他の入力端に接続され、前記一方の複合ディジタル回路網（Ｗｓ１）の前記係数回路（Ｋ３０）の出力端が前記他方の複合ディジタル回路網（Ｗｓ２）の前記係数回路（Ｋ３０）の入力端に接続され、前記二つの複合ディジタル回路網（Ｗｓ１）（Ｗｓ２）中の前記係数回路（Ｋ３２）（Ｋ３３）（Ｋ３４）のうちの幾つかの係数値ｋが１または０に設定されることにより、第二の非振動ディジタル演算基本回路が選択されて構成される複合ディジタル回路網を集積回路として形成したことを特徴とするディジタル汎用演算集積回路。
【請求項８】
係数値ｋを１または０に設定し得る係数回路（Ｋ３０）（Ｋ３１）（Ｋ３２）（Ｋ３３）（Ｋ３４）を備え、前記係数回路（Ｋ３０）と加算回路（Ｍ１８）と前記係数回路（Ｋ３１）と加算回路（Ｍ１９）と加算回路（Ｍ２０）が順次縦続接続され、前記加算回路（Ｍ１８）の出力端と他の入力端の間に積分回路（Ｓ１３）と前記係数回路（Ｋ３２）が縦続接続され、前記加算回路（Ｍ１８）の出力端と前記加算回路（Ｍ１９）の他の入力端の間に前記積分回路（Ｓ１３）と係数回路（Ｋ３３）が縦続接続され、前記係数回路（Ｋ３０）の入力端と前記加算回路（Ｍ２０）の他の入力端の間に前記係数回路（Ｋ３４）が接続された回路パターンが同じ三つの複合ディジタル回路網（Ｗｓ１）（Ｗｓ２）（Ｗｓ３）からなり、第一の複合ディジタル回路網（Ｗｓ１）の前記加算回路（Ｍ２０）の出力端が第二の複合ディジタル回路網（Ｗｓ２）並びに第三の複合ディジタル回路網（Ｗｓ３）の各係数回路（Ｋ３０）の入力端に接続され、第二の複合ディジタル回路網（Ｗｓ２）の前記加算回路（Ｍ２０）の出力端が第三の複合ディジタル回路網（Ｗｓ３）の前記加算回路（Ｍ２０）の前記他の入力端に接続され、前記三つの複合ディジタル回路網（Ｗｓ１）（Ｗｓ２）（Ｗｓ３）中の前記係数回路（Ｋ３０）（Ｋ３１）（Ｋ３２）（Ｋ３３）（Ｋ３４）のうちの幾つかの係数値ｋが１または０に設定されることにより、第二の非振動ディジタル演算基本回路が選択されて構成される複合ディジタル回路網を集積回路として形成したことを特徴とするディジタル汎用演算集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、例えば多種多様な現象を予見するための多機能シュミレータ等に幅広く採用し得る多機能高速演算回路の分野に属し、多種類の演算機能を選択的に構成することが可能で且つ高速演算処理が可能なディジタル汎用演算集積回路に関するものである。
【０００２】
【従来の技術】
従来各種のシュミレータには、演算機能が異なる多種類のそれぞれ個別のアナログ演算回路が用意され用いられているが、このような多種類の個別のアナログ演算回路を用いるシステムでは、演算の精度や高速化あるいは回路の汎用性や活用度が低くなる弱点がある。
【０００３】
【発明が解決しようとする課題】
この発明は、従来多用されてきた各種のアナログ演算回路のそれぞれをディジタル化し、これを集約し、各種の演算機能に切り換え可能なディジタル汎用演算集積回路を実現し、更にこのディジタル汎用演算集積回路を多数網状に接続可能にすることにより、演算の精度とスピードを高め、回路の汎用性と活用度を高めることを目的とする。
【０００４】
【課題を解決するための手段】
上記の課題を解決するために、この発明は、積分回路と加算回路と係数回路をそれぞれ含みこの係数回路の係数値を変えて異なる演算機能を有するディジタル演算回路を選択的に構成し得る複合ディジタル回路網を集積回路として固定的に形成する。又、この複合ディジタル回路網を回路ユニットとし、この回路ユニットを複数個、縦列、横列、層列の任意の方向に拡張接続し得るようにする。
【０００５】
又、この発明は、異なる演算機能を有する複数種類のアナログ演算基本回路のそれぞれを等価アナログ回路に変換し、それぞれの等価アナログ回路における入力側の電流・電圧の関係式と出力側の電流・電圧の関係式を求め、これらの電流・電圧の関係式が意味するディジタル演算要素を配置して各アナログ演算基本回路に対応するディジタル演算基本回路を定め、これら複数のディジタル演算基本回路をＯＮ・ＯＦＦ機能を有する係数回路を介して連結してディジタル汎用演算集積回路を設計し作成する。
【０００６】
【発明の実施の形態】
この発明の一つの基本的な実施形態は、積分回路と加算回路と係数回路をそれぞれ少なくとも一つ含み前記係数回路の係数値を変えて異なる演算機能を有するディジタル演算回路を選択的に構成する複合ディジタル回路網を集積回路として固定的に形成したディジタル汎用演算集積回路である。
【０００７】
この発明の第二の基本的な実施形態は、積分回路と加算回路と係数回路をそれぞれ少なくとも一つ含み前記係数回路の係数値を変えて異なる演算機能を有するディジタル演算回路を選択的に構成する複合ディジタル回路網を回路ユニットとし、この回路ユニットを複数個、縦列、横列、層列の少なくとも一つの列方向に拡張接続し、それらの回路ユニットを集積回路として固定的に形成したディジタル汎用演算集積回路である。
【０００８】
この発明の他の基本的な実施形態は、積分回路と加算回路と係数回路をそれぞれ少なくとも一つ含み前記係数回路の係数値を変えて異なる演算機能を有する複数種類のディジタル演算基本回路の中の二つ以上のディジタル演算基本回路の内の少なくとも一つのディジタル演算基本回路を選択的に構成する複合ディジタル回路網を集積回路として固定的に形成したディジタル汎用演算集積回路である。
【０００９】
この発明の他の基本的な実施形態は、積分回路と加算回路と係数回路をそれぞれ少なくとも一つ含み前記係数回路の係数値を変えて異なる演算機能を有する複数種類のディジタル演算基本回路の中の二つ以上のディジタル演算基本回路の内の少なくとも一つのディジタル演算基本回路を選択的に構成する複合ディジタル回路網を回路ユニットとし、この回路ユニットを複数個、縦列、横列、層列の少なくとも一つの列方向に拡張接続し、それらの回路ユニットを集積回路として固定的に形成したディジタル汎用演算集積回路である。
【００１０】
この発明の他の実施形態は、係数回路（Ｋ２２）と加算回路（Ｍ１３）と係数回路（Ｋ２３）と加算回路（Ｍ１４）と加算回路（Ｍ１５）を順次縦続接続し、前記加算回路（Ｍ１３）の出力端と他の入力端の間に積分回路（Ｓ１０）と係数回路（Ｋ２４）と加算回路（Ｍ１６）を縦続接続し、前記加算回路（Ｍ１３）の出力端と前記加算回路（Ｍ１４）の他の入力端の間に前記積分回路（Ｓ１０）と加算回路（Ｋ２５）を縦続接続し、前記係数回路（Ｋ２５）の出力端と前記加算回路（Ｍ１６）の他の入力端の間に積分回路（Ｓ１１）と係数回路（Ｋ２６）を縦続接続し、前記加算回路（Ｍ１３）の出力端と前記加算回路（Ｍ１５）の他の入力端の間に係数回路（Ｋ２７）と加算回路（Ｍ１７）と係数回路（Ｋ２８）を縦続接続し、前記加算回路（Ｍ１７）の出力端と他の入力端の間に積分回路（Ｓ１２）と係数回路（Ｋ２９）を縦続接続し、前記係数回路の係数値を変えて、一次遅れ積分ディジタル演算基本回路、比例積分ディジタル演算基本回路、近似微分ディジタル演算基本回路、比例微分ディジタル演算基本回路、進相補償ディジタル演算基本回路、第一の非振動ディジタル演算基本回路、第二の非振動ディジタル演算基本回路を選択的に構成する複合ディジタル回路網を集積回路として固定的に形成したディジタル汎用演算集積回路である。
【００１１】
この発明の他の実施形態は、係数回路（Ｋ２２）と加算回路（Ｍ１３）と係数回路（Ｋ２３）と加算回路（Ｍ１４）と加算回路（Ｍ１５）を順次縦続接続し、前記加算回路（Ｍ１３）の出力端と他の入力端の間に積分回路（Ｓ１０）と係数回路（Ｋ２４）と加算回路（Ｍ１６）を縦続接続し、前記加算回路（Ｍ１３）の出力端と前記加算回路（Ｍ１４）の他の入力端の間に前記積分回路（Ｓ１０）と加算回路（Ｋ２５）を縦続接続し、前記係数回路（Ｋ２５）の出力端と前記加算回路（Ｍ１６）の他の入力端の間に積分回路（Ｓ１１）と係数回路（Ｋ２６）を縦続接続し、前記加算回路（Ｍ１３）の出力端と前記加算回路（Ｍ１５）の他の入力端の間に係数回路（Ｋ２７）と加算回路（Ｍ１７）と係数回路（Ｋ２８）を縦続接続し、前記加算回路（Ｍ１７）の出力端と他の入力端の間に積分回路（Ｓ１２）と係数回路（Ｋ２９）を縦続接続し、前記係数回路の係数値を変えて、一次遅れ積分ディジタル演算基本回路、比例積分ディジタル演算基本回路、近似微分ディジタル演算基本回路、比例微分ディジタル演算基本回路、進相補償ディジタル演算基本回路、第一の非振動ディジタル演算基本回路、第二の非振動ディジタル演算基本回路を選択的に構成する複合ディジタル回路網を回路ユニットとし、この回路ユニットを複数個、縦列、横列、層列の少なくとも一つの列方向に拡張接続し、これらの回路ユニットを集積回路として固定的に形成したディジタル汎用演算集積回路である。
【００１２】
この発明の他の実施形態は、係数回路（Ｋ３０）と加算回路（Ｍ１８）と係数回路（Ｋ３１）と加算回路（Ｍ１９）と加算回路（Ｍ２０）を順次縦続接続し、前記加算回路（Ｍ１８）の出力端と他の入力端の間に積分回路（Ｓ１３）と係数回路（Ｋ３２）を縦続接続し、前記加算回路（Ｍ１８）の出力端と前記加算回路（Ｍ１９）の他の入力端の間に前記積分回路（Ｓ１３）と係数回路（Ｋ３３）を縦続接続し、前記係数回路（Ｋ３０）の入力端と前記加算回路（Ｍ２０）の他の入力端の間に係数回路（Ｋ３４）を接続し、前記係数回路の係数値を変えて、一次遅れ積分ディジタル演算基本回路、比例積分ディジタル演算基本回路、近似微分ディジタル演算基本回路、比例微分ディジタル演算基本回路、進相補償ディジタル演算基本回路を選択的に構成する複合ディジタル回路網を集積回路として固定的に形成したディジタル汎用演算集積回路である。
【００１３】
この発明の他の実施形態は、係数回路（Ｋ３０）と加算回路（Ｍ１８）と係数回路（Ｋ３１）と加算回路（Ｍ１９）と加算回路（Ｍ２０）を順次縦続接続し、前記加算回路（Ｍ１８）の出力端と他の入力端の間に積分回路（Ｓ１３）と係数回路（Ｋ３２）を縦続接続し、前記加算回路（Ｍ１８）の出力端と前記加算回路（Ｍ１９）の他の入力端の間に前記積分回路（Ｓ１３）と係数回路（Ｋ３３）を縦続接続し、前記係数回路（Ｋ３０）の入力端と前記加算回路（Ｍ２０）の他の入力端の間に係数回路（Ｋ３４）を接続し、前記係数回路の係数値を変えて、一次遅れ積分ディジタル演算基本回路、比例積分ディジタル演算基本回路、近似微分ディジタル演算基本回路、比例微分ディジタル演算基本回路、進相補償ディジタル演算基本回路を選択的に構成する複合ディジタル回路網を回路ユニットとし、この回路ユニットを複数個、縦列、横列、層列の少なくとも一つの列方向に拡張接続し、これらの回路ユニットを集積回路として固定的に形成したディジタル汎用演算集積回路である。
【００１４】
この発明の他の実施形態は、係数回路（Ｋ３０）と加算回路（Ｍ１８）と係数回路（Ｋ３１）と加算回路（Ｍ１９）と加算回路（Ｍ２０）を順次縦続接続し、前記加算回路（Ｍ１８）の出力端と他の入力端の間に積分回路（Ｓ１３）と係数回路（Ｋ３２）を縦続接続し、前記加算回路（Ｍ１８）の出力端と前記加算回路（Ｍ１９）の他の入力端の間に前記積分回路（Ｓ１３）と係数回路（Ｋ３３）を縦続接続し、前記係数回路（Ｋ３０）の入力端と前記加算回路（Ｍ２０）の他の入力端の間に係数回路（Ｋ３４）を接続した回路パターンが同じ二つの複合ディジタル回路網（Ｗｓ１）（Ｗｓ２）からなり、一方の複合ディジタル回路網（Ｗｓ１）の前記加算回路（Ｍ２０）の出力端を他方の複合ディジタル回路網（Ｗｓ２）の前記係数回路（Ｍ３０）の入力端に接続し、前記他方の複合ディジタル回路網（Ｗｓ２）の前記加算回路（Ｍ２０）の出力端を前記一方の複合ディジタル回路網（Ｗｓ１）の前記加算回路（Ｍ１８）の入力端に接続し、前記二つの複合ディジタル回路網（Ｗｓ１）（Ｗｓ２）中の各係数回路の係数値の設定により、第一の非振動ディジタル演算基本回路を構成する前記複合ディジタル回路網を集積回路として固定的に形成したディジタル汎用演算集積回路である。
【００１５】
この発明の他の実施形態は、係数回路（Ｋ３０）と加算回路（Ｍ１８）と係数回路（Ｋ３１）と加算回路（Ｍ１９）と加算回路（Ｍ２０）を順次縦続接続し、前記加算回路（Ｍ１８）の出力端と他の入力端の間に積分回路（Ｓ１３）と係数回路（Ｋ３２）を縦続接続し、前記加算回路（Ｍ１８）の出力端と前記加算回路（Ｍ１９）の他の入力端の間に前記積分回路（Ｓ１３）と係数回路（Ｋ３３）を縦続接続し、前記係数回路（Ｋ３０）の入力端と前記加算回路（Ｍ２０）の他の入力端の間に係数回路（Ｋ３４）を接続した回路パターンが同じ二つの複合ディジタル回路網（Ｗｓ１）（Ｗｓ２）からなり、一方の複合ディジタル回路網（Ｗｓ１）の前記加算回路（Ｍ２０）の出力端を他方の複合ディジタル回路網（Ｗｓ２）の前記加算回路（Ｍ２０）の前記他の入力端に接続し、両複合ディジタル回路網（Ｗｓ１）（Ｗｓ２）のそれぞれの前記係数回路（Ｋ３０）の各入力端を互いに接続し、前記二つの複合ディジタル回路網（Ｗｓ１）（Ｗｓ２）中の各係数回路の係数値の設定により、第二の非振動ディジタル演算基本回路を構成する前記複合ディジタル回路網を集積回路として固定的に形成したディジタル汎用演算集積回路である。
【００１６】
又、この発明の別の実施形態は、上記のディジタル汎用演算集積回路の製造方法で、異なる演算機能を有する複数種類のアナログ演算基本回路のそれぞれを等価アナログ回路に変換し、キルヒホッフの法則等を基にそれぞれの等価アナログ回路における入力側の電流・電圧の関係式と出力側の電流・電圧の関係式を求め、これらの電流・電圧の関係式が意味するディジタル演算要素を配置して前記各アナログ演算基本回路に対応するディジタル演算基本回路を定め、これら複数のディジタル演算基本回路をＯＮ・ＯＦＦ機能を有する係数回路を介して連結する作成方法である。
【００１７】
【実施例】
以下この発明を、多機能シュミレータに用いるディジタル汎用演算集積回路の例について、図面を参考に説明する。自動制御シミュレータ、フライトシミュレータ、原子炉シミュレータ、高層建築物震動シミュレータ、パイプラインシミュレータ、エレベータシミュレータ、洪水シミュレータ、医学用シミュレータ、発電所運転訓練用シミュレータ等の各種のシミュレータには、図１に示す１２種類のアナログ演算基本回路が従来から通常用いられている。即ちそれらのアナログ演算基本回路は、一次遅れ積分アナログ演算基本回路（Ａ１）（Ａ２）、比例積分アナログ演算基本回路（Ａ３）（Ａ４）、近似微分アナログ演算基本回路（Ａ５）（Ａ６）、比例微分アナログ演算基本回路（Ａ７）（Ａ８）、進相補償アナログ演算基本回路（Ａ９）（Ａ１０）、第一の非振動アナログ演算基本回路（Ａ１１）、第二の非振動アナログ演算基本回路（Ａ１２）で、微分要素や積分要素を含んでいる。なお図１において、（Ｒ１）（Ｒ２）は抵抗と抵抗値、（Ｃ１）（Ｃ２）はコンデンサと容量値、（Ｐ）はオペアンプ、（Ｅｉ）は入力端子、（Ｅｏ）は出力端子、（ｅｉ）は入力電圧、（ｅｏ）は出力電圧を示している。
【００１８】
先ず図２に示す手順によって、上記の１２種類のアナログ演算基本回路をそれぞれディジタル演算基本回路に置換する。手順１として対象とするアナログ演算基本回路、即ち１２種類の一次遅れ積分アナログ演算基本回路（Ａ１）（Ａ２）、比例積分アナログ演算基本回路（Ａ３）（Ａ４）、近似微分アナログ演算基本回路（Ａ５）（Ａ６）、比例微分アナログ演算基本回路（Ａ７）（Ａ８）、進相補償アナログ演算基本回路（Ａ９）（Ａ１０）、第一の非振動アナログ演算基本回路（Ａ１１）、第二の非振動アナログ演算基本回路（Ａ１２）を明確にし、手順２でこれらのアナログ演算基本回路をそれぞれ等価回路で表す。次いで手順３ととして、それぞれのアナログ演算基本回路について、イマジナリーショートの性質（フィードバックを含む回路でその出力電圧が有限値になるためには、入力端子間の電位差は０でなければならず、プラス端子がアース電位の場合はマイナス端子もアース電位となる性質）を利用して、入力側の電流・電圧の関係を式で表し、手順４として、オペアンプの入力インピーダンスが無限大であるという性質を利用して、各アナログ演算基本回路の出力側の電流・電圧の関係を式で表す。次いで手順５ａにおいて、得られた関係式から電流（ｉ）を消去して入出力電圧の関係を明らかにし、手順６ａとして、手順５ａで得られた関係式の意味を表すようにディジタル演算要素を配置する。一方手順４で得られた関係式から電流（ｉ）を消去できない場合は、手順５ｂにおいて、電流（ｉ）を中心とした式のままにしておき、手順６ｂにおいて、手順５ｂで得られたそれぞれの式についてディジタル演算要素を配置し、更に手順７ｂで、電流（ｉ）を結合素子としてそれぞれのディジタル演算回路を結び付ける。このように手順４から、手順（５ａ）（６ａ）を経て、あるいは手順（５ｂ）（６ｂ）（７ｂ）を経て、前記１２種類の一次遅れ積分アナログ演算基本回路（Ａ１）（Ａ２）、比例積分アナログ演算基本回路（Ａ３）（Ａ４）、近似微分アナログ演算基本回路（Ａ５）（Ａ６）、比例微分アナログ演算基本回路（Ａ７）（Ａ８）、進相補償アナログ演算基本回路（Ａ９）（Ａ１０）、第一の非振動アナログ演算基本回路（Ａ１１）、第二の非振動アナログ演算基本回路（Ａ１２）を、それぞれのアナログ演算基本回路に対応した一次遅れ積分ディジタル演算基本回路（Ｄ１）（Ｄ２）、比例積分ディジタル演算基本回路（Ｄ３）（Ｄ４）、近似微分ディジタル演算基本回路（Ｄ５）（Ｄ６）、比例微分ディジタル演算基本回路（Ｄ７）（Ｄ８）、進相補償ディジタル演算基本回路（Ｄ９）（Ｄ１０）、第一の非振動ディジタル演算基本回路（Ｄ１１）、第二の非振動ディジタル演算基本回路（Ｄ１２）に置換する。
【００１９】
上記の各演算基本回路についての回路置換の過程を図３乃至図１４によって更に詳しく説明する。なお、図３乃至図１４において、（Ｅｍ）は電流源、（Ｓ）は積分回路、（Ｂ）は微分回路、（Ｍ）は加算回路、（Ｋ）は係数回路を示す。
【００２０】
図３は一次遅れ積分アナログ演算基本回路（Ａ１）を一次遅れ積分ディジタル演算基本回路（Ｄ１）に置換する過程を示すものである。先ず一次遅れ積分アナログ演算基本回路（Ａ１）からその等価回路（Ｅ１）を形成する。次にこのアナログ演算等価回路内の電流の流れに着目しキルヒホッフの法則を基に等価回路（Ｅ１）における電圧・電流関係式群（Ｆ１）を求め、次いでここで得られた関係式の意味を表すようにディジタル演算要素を配置して、一次遅れ積分ディジタル演算基本回路（Ｄ１）に置換したものである。
【００２１】
同様に図４は一次遅れ積分アナログ演算基本回路（Ａ２）からその等価回路（Ｅ２）を形成し、等価回路（Ｅ２）における電圧・電流関係式群（Ｆ２）を求め、この関係式の意味を表すようにディジタル演算要素を配置して一次遅れ積分ディジタル演算基本回路（Ｄ２）に置換する過程を示している。
【００２２】
図５は比例積分アナログ演算基本回路（Ａ３）から、その等価回路（Ｅ３）、電圧・電流関係式群（Ｆ３）を経て、比例積分ディジタル演算基本回路（Ｄ３）に置換される過程を示し、図６は比例積分アナログ演算基本回路（Ａ４）から、その等価回路（Ｅ４）、電圧・電流関係式群（Ｆ４）を経て、比例積分ディジタル演算基本回路（Ｄ４）に置換される過程を示している。
【００２３】
図７は近似微分アナログ演算基本回路（Ａ５）から、その等価回路（Ｅ５）、電圧・電流関係式群（Ｆ５）を経て、近似微分ディジタル演算基本回路（Ｄ５）に置換される過程を示し、図８は近似微分アナログ演算基本回路（Ａ６）から、その等価回路（Ｅ６）、電圧・電流関係式群（Ｆ６）を経て、近似微分ディジタル演算基本回路（Ｄ６）に置換される過程を示している。
【００２４】
図９は比例微分アナログ演算基本回路（Ａ７）から、その等価回路（Ｅ７）、電圧・電流関係式群（Ｆ７）を経て、比例微分ディジタル演算基本回路（Ｄ７）に置換される過程を示し、図１０は比例微分アナログ演算基本回路（Ａ８）から、その等価回路（Ｅ８）、電圧・電流関係式群（Ｆ８）を経て、比例微分ディジタル演算基本回路（Ｄ８）に置換される過程を示している。
【００２５】
図１１は進相補償アナログ演算基本回路（Ａ９）から、その等価回路（Ｅ９）、電圧・電流関係式群（Ｆ９）を経て、進相補償ディジタル演算基本回路（Ｄ９）に置換される過程を示し、図１２は進相補償アナログ演算基本回路（Ａ１０）から、その等価回路（Ｅ１０）、電圧・電流関係式群（Ｆ１０）、ディジタル演算回路（Ｄ１０’）を経て、進相補償ディジタル演算基本回路（Ｄ１０）に置換される過程を示している。
【００２６】
図１３は第一の非振動アナログ演算基本回路（Ａ１１）から、その等価回路（Ｅ１１）、電圧・電流関係式群（Ｆ１１）を経て、第一の非振動ディジタル演算基本回路（Ｄ１１）に置換される過程を示し、図１４は第二の非振動アナログ演算基本回路（Ａ１２）から、その等価回路（Ｅ１２）、電圧・電流関係式群（Ｆ１２）を経て、第二の非振動ディジタル演算基本回路（Ｄ１２）に置換される過程を示している。
【００２７】
図１５は、上記の過程を経て置換した一次遅れ積分ディジタル演算基本回路（Ｄ１）（Ｄ２）、比例積分ディジタル演算基本回路（Ｄ３）（Ｄ４）、近似微分ディジタル演算基本回路（Ｄ５）（Ｄ６）、比例微分ディジタル演算基本回路（Ｄ７）（Ｄ８）、進相補償ディジタル演算基本回路（Ｄ９）（Ｄ１０）、第一の非振動ディジタル演算基本回路（Ｄ１１）、第二の非振動ディジタル演算基本回路（Ｄ１２）を一覧で示したものである。ここで比例微分ディジタル演算基本回路（Ｄ７）（Ｄ８）と第二の非振動ディジタル演算基本回路（Ｄ１２）には微分回路（Ｂ）を必要とする。しかし理想的な微分はアナログ回路でも実現できないため普通は近似微分アナログ演算基本回路（Ａ５）のような近似微分で代用する。これと同じように、ディジタル回路でも微分回路には近似微分ディジタル演算基本回路（Ｄ５）で代用するものとする。そして又、近似微分ディジタル演算基本回路（Ｄ５）は、図１６に示すような、積分回路１個と加算回路１個と係数回路２個からなる回路で表現できる。
【００２８】
そこで図１５に示す各回路について、微分回路（Ｂ）を、図１６に示したような積分回路で実現した近似微分回路で置き換え、更に各回路を正規化（係数回路の配置に一定の法則を持たせること）して、図１７に示すような、一次遅れ積分ディジタル演算基本回路（ｄ１）（ｄ２）、比例積分ディジタル演算基本回路（ｄ３）（ｄ４），近似微分ディジタル演算基本回路（ｄ５）（ｄ６）、比例微分ディジタル演算基本回路（ｄ７）（ｄ８）、進相補償ディジタル演算基本回路（ｄ９）（ｄ１０），第一の非振動ディジタル演算基本回路（ｄ１１）、第二の非振動ディジタル演算基本回路（ｄ１２）を設計するものである。これらの一次遅れ積分ディジタル演算基本回路（ｄ１）（ｄ２）、比例積分ディジタル演算基本回路（ｄ３）（ｄ４），近似微分ディジタル演算基本回路（ｄ５）（ｄ６）、比例微分ディジタル演算基本回路（ｄ７）（ｄ８）、進相補償ディジタル演算基本回路（ｄ９）（ｄ１０），第一の非振動ディジタル演算基本回路（ｄ１１）、第二の非振動ディジタル演算基本回路（ｄ１２）は、それぞれ図１に示した一次遅れ積分アナログ演算基本回路（Ａ１）（Ａ２），比例積分アナログ演算基本回路（Ａ３）（Ａ４）、近似微分アナログ演算基本回路（Ａ５）（Ａ６），比例微分アナログ演算基本回路（Ａ７）（Ａ８），進相補償アナログ演算基本回路（Ａ９）（Ａ１０）、第一の非振動アナログ演算基本回路（Ａ１１）、第二の非振動アナログ演算基本回路（Ａ１２）に対応したディジタル演算基本回路に相当するものである。
【００２９】
次いで積分回路（Ｓ）の位置に注目して類似の回路構造を持つものをグループ化することにより、図１８に示すような、一次遅れ積分ディジタル演算基本回路（ｄ１）（ｄ２）、比例積分ディジタル演算基本回路（ｄ３）（ｄ４）、近似微分ディジタル演算基本回路（ｄ５）（ｄ６）、比例微分ディジタル演算基本回路（ｄ７）（ｄ８）、進相補償ディジタル演算基本回路（ｄ９）（ｄ１０）、第一の非振動ディジタル演算基本回路（ｄ１１）、第二の非振動ディジタル演算基本回路（ｄ１２）の７種類のディジタル演算基本回路に集約できる。
【００３０】
即ち、一次遅れ積分ディジタル演算基本回路（ｄ１）（ｄ２）は、係数回路（Ｋ１）と加算回路（Ｍ１）と積分回路（Ｓ１）を順次縦続接続し加算回路（Ｍ１）の他の入力端と積分回路（Ｓ１）の出力端の間に係数回路（Ｋ２）を接続してなり、比例積分ディジタル演算基本回路（ｄ３）（ｄ４）は、積分回路（Ｓ２）と係数回路（Ｋ３）と加算回路（Ｍ２）を順次縦続接続し積分回路（Ｓ２）の入力端と加算回路（Ｍ２）の他の入力端の間に係数回路（Ｋ４）を接続してなる。
【００３１】
近似微分ディジタル演算回路（ｄ５）（ｄ６）は、係数回路（Ｋ５）と加算回路（Ｍ３）を縦続接続し加算回路（Ｍ３）の出力端と他の入力端の間に積分回路（Ｓ３）と係数回路（Ｋ６）を縦続接続してなり、比例微分回路ディジタル演算基本回路（ｄ７）（ｄ８）は、係数回路（Ｋ７）と加算回路（Ｍ４）と係数回路（Ｋ８）と加算回路（Ｍ５）を順次縦続接続し加算回路（Ｍ４）の出力端と他の入力端の間に積分回路（Ｓ４）と係数回路（Ｋ９）を縦続接続し係数回路（Ｋ７）の入力端と加算回路（Ｍ５）の他の入力端の間に係数回路（Ｋ１０）を接続してなり、進相補償ディジタル演算基本回路（ｄ９）（ｄ１０）は、係数回路（Ｋ１１）と加算回路（Ｍ６）と加算回路（Ｍ７）を順次縦続接続し加算回路（Ｍ６）の出力端と他の入力端の間に積分回路（Ｓ５）と係数回路（Ｋ１２）を縦続接続し加算回路（Ｍ６）の出力端と加算回路（Ｍ７）の他の入力端の間に積分回路（Ｓ５）と係数回路（Ｋ１３）を縦続接続してなる。
【００３２】
第一の非振動ディジタル演算基本回路（ｄ１１）は、係数回路（Ｋ１４）と加算回路（Ｍ８）と積分回路（Ｓ６）を順次縦続接続し積分回路（Ｓ６）の出力端と加算回路（Ｍ８）の他の入力端の間に積分回路（Ｓ７）と係数回路（Ｋ１５）と加算回路（Ｍ９）を縦続接続し積分回路（Ｓ６）の出力端と加算回路（Ｍ９）の他の入力端の間に係数回路（Ｋ１６）を接続してなり、第二の非振動ディジタル演算基本回路（ｄ１２）は、係数回路（Ｋ１７）と係数回路（Ｋ１８）と加算回路（Ｍ１０）と加算回路（Ｍ１１）を順次縦続接続し係数回路（Ｋ１８）の入力端と加算回路（Ｍ１０）の他の入力端の間に積分回路（Ｓ８）を接続し係数回路（Ｋ１８）の入力端と加算回路（Ｍ１１）の他の入力端の間に係数回路（Ｋ１９）と加算回路（Ｍ１２）と係数回路（Ｋ２０）を縦続接続し加算回路（Ｍ１２）の出力端と他の入力端の間に積分回路（Ｓ９）と係数回路（Ｋ２１）を縦続接続してなる。
【００３３】
この発明は、上記のように積分回路（Ｓ）と加算回路（Ｍ）と係数回路（Ｋ）を含み種々の異なる演算機能を有するディジタル演算回路を一つの集積回路上で選択的に構成しようとするもので、そのためには、集積回路内で回路構成を変更する制御手段が必要となる。そしてこの発明は、回路構成変更制御用の係数回路を追加して、積分回路、加算回路、係数回路からなる複合ディジタル回路網を集積回路として固定的に構成し、これらの係数回路の係数値を変えることにより、複合ディジタル回路網上に異なる演算機能を有するディジタル演算回路を選択的に構成する。
【００３４】
この発明の実施例として、前記図１７に示した全てのディジタル演算基本回路、即ち一次遅れ積分ディジタル演算基本回路（ｄ１）（ｄ２）、比較積分ディジタル演算基本回路（ｄ３）（ｄ４）、近似微分ディジタル演算基本回路（ｄ５）（ｄ６）、比例微分ディジタル演算基本回路（ｄ７）（ｄ８）、進相補償ディジタル演算基本回路（ｄ９）（ｄ１０）、第一の非振動ディジタル演算基本回路（ｄ１１）、第二の非振動ディジタル演算基本回路（ｄ１２）の中の何れでも選択的に構成し得るディジタル汎用演算集積回路（この１２種類の全てのディジタル演算基本回路に対応できるディジタル汎用演算集積回路をこの発明において「フルスペック回路」という）（Ｗｆ）の例を図１９に示す。このフルスペック回路（Ｗｆ）は、係数回路（Ｋ２２）と加算回路（Ｍ１３）と係数回路（Ｋ２３）と加算回路（Ｍ１４）と加算回路（Ｍ１５）を順次縦続接続し、加算回路（Ｍ１３）の出力端と他の入力端の間に積分回路（Ｓ１０）と係数回路（Ｋ２４）と加算回路（Ｍ１６）を縦続接続し、加算回路（Ｍ１３）の出力端と加算回路（Ｍ１４）の他の入力端の間に積分回路（Ｓ１０）と係数回路（Ｋ２５）を縦続接続し、係数回路（Ｋ２５）の出力端と加算回路（Ｍ１６）の他の入力端の間に積分回路（Ｓ１１）と係数回路（Ｋ２６）を縦続接続し、加算回路（Ｍ１３）の出力端と加算回路（Ｍ１５）の他の入力端の間に係数回路（Ｋ２７）と加算回路（Ｍ１７）と係数回路（Ｋ２８）を縦続接続し、加算回路（Ｍ１７）の出力端と他の入力端の間に積分回路（Ｓ１２）と係数回路（Ｋ２９）を縦続接続してなる。
【００３５】
そして上記フルスペック回路（Ｗｆ）中の係数回路（Ｋ２２）乃至（Ｋ２９）において、入力をそのまま出力する係数回路（接続状態にする部分）には係数値ｋを「１」に設定し、入力を出力しない係数回路（遮断状態にする部分）には係数値ｋを「０」に設定し、残りの係数回路の係数値ｋを適切に設定することにより、図１７に示した上記１２種類のディジタル演算基本回路（ｄ１）乃至（ｄ１２）を代表する図１８の各ディジタル演算基本回路（ｄ１）乃至（ｄ１２）を構成することができる。
【００３６】
即ち、図２０に示すように、係数回路（Ｋ２５）の係数値を「１」に設定し係数回路（Ｋ２３）（Ｋ２６）（Ｋ２７）の係数値を「０」に設定することにより、図１８に示す一次遅れ積分ディジタル演算基本回路（ｄ１）（ｄ２）が得られる。又、図２１に示すように、係数回路（Ｋ２２）（Ｋ２７）の係数値を「１」に設定し係数回路（Ｋ２３）（Ｋ２４）（Ｋ２６）（Ｋ２９）の係数値を「０」に設定することにより、図１８に示す比例積分ディジタル演算基本回路（ｄ３）（ｄ４）が得られる。又、図２２に示すように、係数回路（Ｋ２３）の係数値を「１」に設定し係数回路（Ｋ２５）（Ｋ２６）（Ｋ２７）の係数値を「０」に設定することにより、図１８に示す近似微分ディジタル演算基本回路（ｄ５）（ｄ６）が得られる。又、図２３に示すように、係数回路（Ｋ２２）の係数値を「１」に設定し係数回路（Ｋ２４）（Ｋ２５）の係数値を「０」に設定することにより、図１８に示す比例微分ディジタル演算基本回路（ｄ７）（ｄ８）得られる。又、図２４に示すように、係数回路（Ｋ２３）の係数値を「１」に設定し係数回路（Ｋ２６）（Ｋ２７）の係数値を「０」に設定することにより、図１８に示す進相補償ディジタル演算基本回路（ｄ９）（ｄ１０）が得られる。又、図２５に示すように、係数回路（Ｋ２５）の係数値を「１」に設定し係数回路（Ｋ２３）（Ｋ２７）の係数値を「０」に設定することにより、図１８に示す第一の非振動ディジタル演算基本回路（ｄ１１）が得られる。又、図２６に示すように、係数回路（Ｋ２５）の係数値を「１」に設定し係数回路（Ｋ２４）（Ｋ２６）の係数値を「０」に設定することにより、図１８に示す第二の非振動ディジタル演算基本回路（ｄ１２）が得られる。このようにフルスペック回路（Ｗｆ）は、３個の積分回路（Ｓ１０）（Ｓ１１）（Ｓ１２）と５個の加算回路（Ｍ１３）（Ｍ１４）  （Ｍ１５）（Ｍ１６）（Ｍ１７）と８個の係数回路（Ｋ２２）（Ｋ２３）（Ｋ２４）（Ｋ２５）（Ｋ２６）（Ｋ２７）（Ｋ２８）（Ｋ２９）で構成され、その内１個の積分回路は微分演算に使用される。又、３個の積分回路（Ｓ１０）（Ｓ１１）（Ｓ１２）を同時に使用することが可能であるが、上記の各ディジタル演算基本回路の中には同時に３個を使用する演算回路は存在しない。
【００３７】
一方、第一の非振動ディジタル演算基本回路（ｄ１１）や第二の非振動ディジタル演算基本回路（ｄ１２）の機能を実際に使用するケースは少ないので、１２種類のディジタル演算基本回路の全てに対応できるフルスペック回路（Ｗｆ）は回路全体の利用率が低くなることは否めず、積分回路（Ｓ）を始め加算回路（Ｍ）や係数回路（Ｋ）の使用個数も多くなる。そこで第一の非振動ディジタル演算基本回路（ｄ１１）及び第二の非振動ディジタル演算基本回路（ｄ１２）を除いて、一次遅れ積分ディジタル演算基本回路（ｄ１）（ｄ２）、比例積分ディジタル演算基本回路（ｄ３）（ｄ４）、近似微分ディジタル演算基本回路（ｄ５）（ｄ６）、比例微分ディジタル演算基本回路（ｄ７）（ｄ８）、進相補償ディジタル演算基本回路（ｄ９）（ｄ１０）を選択的に構成し得るディジタル汎用演算集積回路（この簡易型のディジタル汎用演算集積回路をこの発明において「ショートスペック回路」という）（Ｗｓ）は実用上極めて有効なものである。
【００３８】
この発明の実施例として、ショートスペック回路（Ｗｓ）の例を図２７に示す。このショートスペック回路（Ｗｓ）は、係数回路（Ｋ３０）と加算回路（Ｍ１８）と係数回路（Ｋ３１）と加算回路（Ｍ１９）と加算回路（Ｍ２０）を順次縦続接続し、加算回路（Ｍ１８）の出力端と他の入力端の間に積分回路（Ｓ１３）と係数回路（Ｋ３２）を縦続接続し、加算回路（Ｍ１８）の出力端と加算回路（Ｍ１９）の他の入力端の間に積分回路（Ｓ１３）と係数回路（Ｋ３３）を縦続接続し、係数回路（Ｋ３０）の入力端と加算回路（Ｍ２０）の他の入力端の間に係数回路（Ｋ３４）接続してなる。
【００３９】
そして上記ショートスペック回路（Ｗｓ）中の係数回路（Ｋ３０）乃至（Ｋ３４）において、入力をそのまま出力する係数回路（接続状態にする部分）には係数値ｋを「１」に設定し、入力を出力しない係数回路（遮断状態にする部分）には係数値ｋを「０」に設定し、残りの係数回路の係数値ｋを適切に設定することにより、図１７及び図１８に示した一次遅れディジタル演算基本回路（ｄ１）（ｄ２）、比例積分ディジタル演算基本回路（ｄ３）（ｄ４）、近似微分ディジタル演算基本回路（ｄ５）（ｄ６）、比例微分ディジタル演算基本回路（ｄ７）（ｄ８）、進相補償ディジタル演算基本回路（ｄ９）（ｄ１０）を構成することができる。
【００４０】
即ち、図２８に示すように、係数回路（Ｋ３３）の係数値を「１」に設定し係数回路（Ｋ３１）（Ｋ３４）の係数値を「０」に設定することにより図１８に示す一次遅れ積分ディジタル演算基本回路（ｄ１）（ｄ２）が得られる。又、図２９に示すように、係数回路（Ｋ３０）の係数値を「１」に設定し係数回路（Ｋ３１）（Ｋ３２）の係数値を「０」に設定することにより、図１８に示す比例積分ディジタル演算基本回路（ｄ３）（ｄ４）が得られる。又、図３０に示すように、係数回路（Ｋ３１）の係数値を「１」に設定し係数回路（Ｋ３３）（Ｋ３４）の係数値を「０」に設定することにより、図１８に示す近似微分ディジタル演算基本回路（ｄ５）（ｄ６）が得られる。又、図３１に示すように、係数回路（Ｋ３３）の係数値を「０」に設定することにより、図１８に示す比例微分ディジタル演算基本回路（ｄ７）（ｄ８）が得られる。又、図３２に示すように、係数回路（Ｋ３１）の係数値を「１」に設定し係数回路（Ｋ３４）の係数値を「０」に設定することにより、図１８に示す進相補償ディジタル演算基本回路（ｄ９）（ｄ１０）が得られる。
【００４１】
次に、前記ショートスペック回路（Ｗｓ）を２個又は３個用いて、第一の非振動ディジタル演算基本回路（ｄ１１）を構成する複合ショートスペック回路Ｉ（Ｗｓｆ１）の実施例と、第二の非振動ディジタル演算基本回路（ｄ１２）を構成する複合ショートスペック回路ＩＩ（Ｗｓｆ２）の実施例を説明する。
【００４２】
図３３は、１本の引き出し線（Ｘ）を追加した２個のショートスペック回路（Ｗｓ１）（Ｗｓ２）を用いて、複合ショートスペック回路Ｉ（Ｗｓｆ１）を形成する実施例を示している。（Ｗｓ１）（Ｗｓ２）は、図２７に示す回路構成と全く同じショートスペック回路で、ショートスペック回路（Ｗｓ１）の係数回路（Ｋ３２）の出力端を引き出し線（Ｘ）を介してショートスペック回路（Ｗｓ２）の加算回路（Ｍ２０）の出力端に接続し、ショートスペック回路（Ｗｓ２）の係数回路（Ｋ３０）の入力端をショートスペック回路（Ｗｓ１）の加算回路（Ｍ２０）の出力端に接続してなる。そしてショートスペック回路（Ｗｓ１）（Ｗｓ２）のそれぞれの係数回路（Ｋ３０）（Ｋ３１）（Ｋ３２）（Ｋ３３）（Ｋ３４）の係数値を図示のように設定することにより、第一の非振動ディジタル演算基本回路（ｄ１１）を構成できる。
【００４３】
図３４は、１本の引き出し線（Ｙ）を追加した２個のショートスペック回路（Ｗｓ１）（Ｗｓ２）を用いて、複合ショートスペック回路ＩＩ（Ｗｓｆ２）を形成する実施例を示している。（Ｗｓ１）（Ｗｓ２）は、図２７に示す回路構成と全く同じショートスペック回路で、ショートスペック回路（Ｗｓ１）の係数回路（Ｋ３０）の入力端とショートスペック回路（Ｗｓ２）の係数回路（Ｋ３０）の入力端を接続し、ショートスペック回路（Ｗｓ１）の加算回路（Ｍ２０）の出力端を引き出し線（Ｙ）を介してショートスペック回路（Ｗｓ２）の係数回路（Ｋ３４）の出力端に接続してなる。そしてショートスペック回路（Ｗｓ１）（Ｗｓ２）のそれぞれの係数回路（Ｋ３０）（Ｋ３１）（Ｋ３２）（Ｋ３３）（Ｋ３４）の係数値を図示のように設定することにより、第二の非振動ディジタル演算基本回路（ｄ１２）を構成できる。
【００４４】
図３５は、２本の引き出し線（Ｙ）（Ｒ）を追加した２個のショートスペック回路（Ｗｓ１）（Ｗｓ２）を用いて、複合ショートスペック回路ＩＩ（Ｗｓｆ２）を形成する実施例を示している。（Ｗｓ１）（Ｗｓ２）は、図２７に示す回路構成と全く同じショートスペック回路で、ショートスペック回路（Ｗｓ１）の係数回路（Ｋ３０）の出力端を引き出し線（Ｒ）を介してショートスペック回路（Ｗｓ２）の係数回路（Ｋ３０）の入力端に接続し、ショートスペック回路（Ｗｓ２）の係数回路（Ｋ３４）の出力端を引き出し線（Ｙ）を介してショートスペック回路（Ｗｓ１）の加算回路（Ｍ２０）の出力端に接続してなる。そしてショートスペック回路（Ｗｓ１）（Ｗｓ２）のそれぞれの係数回路（Ｋ３０）（Ｋ３１）（Ｋ３２）（Ｋ３３）（Ｋ３４）の係数値を図示のように設定することにより、第二の非振動ディジタル演算基本回路（ｄ１２）を構成できる。
【００４５】
図３６は、１本の引き出し線（Ｙ）を追加した３個のショートスペック回路（（Ｗｓ１）（Ｗｓ２）（Ｗｓ３）を用いて、複合ショートスペック回路ＩＩ（Ｗｓｆ２）を形成する実施例を示している。（Ｗｓ１）（Ｗｓ２）（Ｗｓ３）は、図２７に示す回路構成と全く同じショートスペック回路で、ショートスペック回路（Ｗｓ１）の加算回路（Ｍ２０）の出力端をショートスペック回路（Ｗｓ２）の係数回路（Ｋ３０）の入力端、並びにショートスペック回路（Ｗｓ３）の係数回路（Ｋ３０）の入力端に接続し、ショートスペック回路（Ｗｓ３）の係数回路（Ｋ３４）の出力端を引き出し線（Ｙ）を介してショートスペック回路（Ｗｓ２）の加算回路（Ｍ２０）の出力端に接続してなる。そしてショートスペック回路（Ｗｓ１）（Ｗｓ２）（Ｗｓ３）のそれぞれの係数回路（Ｋ３０）（Ｋ３１）（Ｋ３２）（Ｋ３３）（Ｋ３４）の係数値を図示のように設定することにより、第二の非振動ディジタル演算基本回路（ｄ１２）を構成できる。
【００４６】
このように複合ショートスペック回路ＩＩ（Ｗｓｆ２）を形成する実施例として、図３４、図３５、及び図３６にそれぞれ示す三つの代表例を説明したが、その中で実用上どれが望ましいか検討する。図３６に示した実施例は３個のショートスペック回路（Ｗｓ１）（Ｗｓ２）（Ｗｓ３）を用いるので、その点で２個のショートスペック回路（Ｗｓ１）（Ｗｓ２）で事足りる図３４、図３５に示された実施例のものが優れており、また引き出し線（Ｙ）（Ｒ）は集積回路化する際に形状が大きくなったり、コストアップの原因になることから、２本の引き出し線（Ｙ）（Ｒ）を必要とする図３５の実施例よりも、１本の引き出し線（Ｙ）のみ使用する図３４に示した実施例のものが優れている。更に複合ショートスペック回路（Ｗｓ１）をも実現できるようにするには、図３７に示すような、引き出し線（Ｘ）（Ｙ）を設けたショートスペック回路（Ｗｓ’）を構成し、これを引き出し線（Ｘ）又は（Ｙ）を用いて２個接続することにより、図３３に示した複合ショートスペック回路Ｉ（Ｗｓｆ１）、又は図３４に示した複合ショートスペック回路ＩＩ（Ｗｓｆ２）の何れをもを構成することができる。
【００４７】
また、上記実施例中の係数回路は、一般的には図３８に示すように、係数値（ｋ）を自由値（ｎ）に設定できる狭義の係数回路（Ｋｎ）と係数値（ｋ）を  ｋ＝１，ｋ＝０，ｋ＝ｎ  に切り換える論理スイッチ（Ｋｓ）からなる係数回路（Ｋ）として表すことができ、必要とする係数値（ｋ）が  ｋ＝１又はｋ＝０だけでよい場合には、狭義の係数回路（Ｋｎ）を省いてもよい。そして  ｋ＝１又はｋ＝０  の場合、不必要な演算ステップを消費しないので、演算速度が高まる。
【００４８】
更にこの発明は、異なる演算機能を有するディジタル演算回路を選択的に構成する複合ディジタル回路網の回路ユニット（Ｕ）、例えばフルスペック回路（Ｗｆ）やショートスペック回路（Ｗｓ）を，複数個縦列及び／又は横列、或いは多層に重ねて網状に拡張接続することを特徴とする。そして図３９はその一実施例を示すもので、フルスペック回路（Ｗｆ）やショートスペック回路（Ｗｓ）等の回路ユニット（Ｕ１）（Ｕ２）（Ｕ３）（Ｕ４）（Ｕ６）（Ｕ７）を縦列方向及び横列方向に並べて網状に拡張接続した例である。なお、回路ユニット（Ｕ１）乃至（Ｕ７）の配列は少なくともその一部が多層に重なる状態の層列方向への網状拡張接続であってもよい。このように回路ユニット（Ｕ）を網状に拡張接続する場合に備えて、回路ユニット（Ｕ）は、図４０に示すように、フルスペック回路（Ｗｆ）、ショートスペック（Ｗｓ）等の複合ディジタル回路網の入力側（場合によっては出力側であってもよい）に回路拡張接続用加算回路（Ｍｍ）が付加されたものが有用である。又、回路ユニット（Ｕ１）乃至（Ｕ７）は、各々が個別に集積回路として形成されたものでも、それらの幾つかが一体となって集積回路として固定的に形成された物であってもよい。
【００４９】
【発明の効果】
上記の実施例からも明らかなように、この発明によれば、積分回路と加算回路と係数回路を組み合わせてなる複合ディジタル回路網を集積回路として固定的に形成しこの複合ディジタル回路網の係数回路の係数値を変えて異なる演算機能を有するディジタル演算回路を選択的に構成するので、集積回路の汎用性や利用幅が大きくなり積分回路や加算回路の活用度が高まる。又、複数の複合ディジタル回路網を縦列、横列、あるいは多層に配置して、面状、立体状に拡張接続することにより、演算規模を簡単に大きくすることができ、演算機能を高めることができる。
【図面の簡単な説明】
【図  １】従来多用されている各種のアナログ演算基本回路図。
【図  ２】各種のアナログ演算基本回路からこの発明の実施例の基礎となるディジタル演算基本回路への変換手順説明図。
【図  ３】アナログ演算基本回路の一つである一次遅れ積分アナログ演算基本回路からこの発明の実施例の基礎となる一次遅れ積分ディジタル演算基本回路への変換説明図。
【図  ４】アナログ演算基本回路の一つである他の一次遅れ積分アナログ演算基本回路からこの発明の実施例の基礎となる一次遅れ積分ディジタル演算基本回路への変換説明図。
【図  ５】アナログ演算基本回路の一つである比例積分アナログ演算基本回路からこの発明の実施例の基礎となる比例積分ディジタル演算基本回路への変換説明図。
【図  ６】アナログ演算基本回路の一つである他の比例積分アナログ演算基本回路からこの発明の実施例の基礎となる比例積分ディジタル演算基本回路への変換説明図。
【図  ７】アナログ演算基本回路の一つである近似微分アナログ演算基本回路からこの発明の実施例の基礎となる近似微分ディジタル演算基本回路への変換説明図。
【図  ８】アナログ演算基本回路の一つである他の近似微分アナログ演算基本回路からこの発明の実施例の基礎となる近似微分ディジタル演算基本回路への変換説明図。
【図  ９】アナログ演算基本回路の一つである比例微分アナログ演算基本回路からこの発明の実施例の基礎となる比例微分ディジタル演算基本回路への変換説明図。
【図１０】アナログ演算基本回路の一つである他の比例微分アナログ演算基本回路からこの発明の実施例の基礎となる比例微分ディジタル演算基本回路への変換説明図。
【図１１】アナログ演算基本回路の一つである進相補償アナログ演算基本回路からこの発明の実施例の基礎となる進相補償ディジタル演算基本回路への変換説明図。
【図１２】アナログ演算基本回路の一つである他の進相補償アナログ演算基本回路からこの発明の実施例の基礎となる他の進相補償ディジタル演算基本回路への変換説明図。
【図１３】アナログ演算基本回路の一つである第一の非振動アナログ演算基本回路からこの発明の実施例の基礎となる第一の非振動ディジタル演算基本回路への変換説明図。
【図１４】アナログ演算基本回路の一つである第二の非振動アナログ演算基本回路からこの発明の実施例の基礎となる第二の非振動ディジタル演算基本回路への変換説明図。
【図１５】各種のアナログ演算基本回路に対応するこの発明の実施例の基礎となるディジタル演算基本回路図。
【図１６】この発明で用いるディジタル近似微分回路図。
【図１７】この発明の実施例の基礎となる各種のディジタル演算基本回路図。
【図１８】この発明の実施例の基礎となる各種のディジタル演算基本回路を正規化した回路図。
【図１９】この発明のディジタル汎用演算集積回路の実施例のフルスペック回路図。
【図２０】この発明の実施例のフルスペック回路上で選択的に構成した一次遅れ積分ディジタル演算基本回路図。
【図２１】この発明の実施例のフルスペック回路上で選択的に構成した比例積分ディジタル演算基本回路図。
【図２２】この発明の実施例のフルスペック回路上で選択的に構成した近似微分ディジタル演算基本回路図。
【図２３】この発明の実施例のフルスペック回路上で選択的に構成した比例微分ディジタル演算基本回路図。
【図２４】この発明の実施例のフルスペック回路上で選択的に構成した進相補償ディジタル演算基本回路図。
【図２５】この発明の実施例のフルスペック回路上で選択的に構成した第一の非振動ディジタル演算基本回路図。
【図２６】この発明の実施例のフルスペック回路上で選択的に構成した第二の非振動ディジタル演算基本回路図。
【図２７】この発明のディジタル汎用演算集積回路の実施例のショートスペック回路図。
【図２８】この発明の実施例のショートスペック回路上で選択的に構成した一次遅れ積分ディジタル演算基本回路図。
【図２９】この発明の実施例のショートスペック回路上で選択的に構成した比例積分ディジタル演算基本回路図。
【図３０】この発明の実施例のショートスペック回路上で選択的に構成した近似微分ディジタル演算基本回路図。
【図３１】この発明の実施例のショートスペック回路上で選択的に構成した比例微分ディジタル演算基本回路図。
【図３２】この発明の実施例のショートスペック回路上で選択的に構成した進相補償ディジタル演算基本回路図。
【図３３】この発明の実施例の簡易フルスペック回路図。
【図３４】この発明の他の実施例の簡易フルスペック回路図。
【図３５】この発明の他の実施例の別の簡易フルスペック回路図。
【図３６】この発明の他の実施例の更に別の簡易フルスペック回路図。
【図３７】この発明の実施例の他のショートスペック回路図。
【図３８】この発明のディジタル汎用演算集積回路に用いる係数回路の実施例を示す回路図。
【図３９】この発明の実施例を示す網状に拡張接続されたディジタル汎用演算集積回路の構成図。
【図４０】この発明のディジタル汎用演算集積回路に用いる回路ユニットの実施例を示す回路ブロック図。
【符号の説明】
Ａ１，Ａ２    ：  一次遅れ積分アナログ演算基本回路
Ａ３，Ａ４    ：  比例積分アナログ演算基本回路
Ａ５，Ａ６    ：  近似微分アナログ演算基本回路
Ａ７，Ａ８    ：  比例微分アナログ演算基本回路
Ａ９，Ａ１０  ：  進相補償アナログ演算基本回路
Ａ１１        ：  第一の非振動アナログ演算基本回路
Ａ１２        ：  第二の非振動アナログ演算基本回路
Ｅ１〜Ｅ１２  ：  等価回路
Ｄ１，Ｄ２    ：  一次遅れ積分ディジタル演算基本回路
Ｄ３，Ｄ４    ：  比例積分ディジタル演算基本回路
Ｄ５，Ｄ６    ：  近似微分ディジタル演算基本回路
Ｄ７，Ｄ８    ：  比例微分ディジタル演算基本回路
Ｄ９，Ｄ１０  ：  進相補償ディジタル演算基本回路
Ｄ１１        ：  第一の非振動ディジタル演算基本回路
Ｄ１２        ：  第二の非振動ディジタル演算基本回路
Ｓ，Ｓ１〜Ｓ１３：  積分回路
Ｍ，Ｍ１〜Ｍ２０：  加算回路
Ｍｍ          ：  回路拡張接続用加算回路
Ｋ，Ｋ１〜Ｋ３４：  係数回路
Ｋｎ          ：  狭義の係数回路
Ｋｓ          ：  論理スイッチ
Ｂ            ：  微分回路
Ｅｉ          ：  入力端子
Ｅｏ          ：  出力端子
Ｘ，Ｙ，Ｒ    ：  引き出し線
Ｗｆ          ：  フルスペック回路
Ｗｓ，Ｗｓ’  ：  ショートスペック回路
Ｗｓ１，Ｗｓ２，Ｗｓ３  ：  ショートスペック回路
Ｗｓｆ１      ：  複合ショートスペック回路Ｉ
Ｗｓｆ２      ：  複合ショートスペック回路ＩＩ
Ｕ，Ｕ１〜Ｕ７：  回路ユニット
ｅｉ          ：  入力電圧
ｅｏ          ：  出力電圧
Ｅｍ          ：  電流源
ｉ，ｉＲ１，ｉＲ２：  電流
ｉｃ１，ｉｃ２    ：  電流
Ｐ                ：  オペアンプ
Ｒ１，Ｒ２        ：  抵抗  又は  その抵抗値
Ｃ１，Ｃ２        ：  コンデンサ  又は  その容量値
ｋ                ：  係数値
ｎ                ：  自由値
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１４】
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【図１２】
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【図１３】
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【図１５】
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【図１６】
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【図３７】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３８】
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【図３９】
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【図４０】
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