(57)【特許請求の範囲】
【請求項１】
セルフリフレッシュ動作が行なわれる半導体記憶装置であって、
前記セルフリフレッシュ動作の期間を規定するセルフリフレッシュ期間規定信号を発生するセルフリフレッシュ期間規定手段と、
前記半導体記憶装置の内部回路の擬似接地電位線に接続され、前記擬似接地電位線に擬似接地電位を発生させる擬似接地電位発生手段とを備え、
前記擬似接地電位発生手段は、前記セルフリフレッシュ期間規定信号で規定される期間の開始に応答して前記擬似接地電位を第１の電位から第２の電位に上昇させ、前記セルフリフレッシュ期間規定信号で規定される期間の終了に応答して前記擬似接地電位を前記第２の電位から前記第１の電位まで降下させる、半導体記憶装置。
【請求項２】
前記擬似接地電位発生手段によって前記擬似接地電位が下降される期間の長さと、前記擬似接地電位発生手段によって前記擬似接地電位が上昇される期間の長さとを異ならせる手段をさらに備えた、請求項１に記載の半導体記憶装置。
【請求項３】
内部電源電位差によりスイング幅が規定される電圧スイングで通常動作およびセルフリフレッシュ動作を行なう半導体記憶装置であって、
前記セルフリフレッシュ動作を行なう期間を規定するセルフリフレッシュ期間規定信号を発生するセルフリフレッシュ期間規定手段と、
前記内部電源電位差を発生し、前記セルフリフレッシュ期間規定信号に応答して、発生する内部電源電位差を制御する１つもしくは複数の内部電源電圧発生手段とを備え、
少なくとも１つの前記内部電源電圧発生手段は、
前記セルフリフレッシュ期間規定信号で規定される期間の開始に応答して、発生する内部電源電位差を第１の電位差から第２の電位差まで減少させる制御を行なうとともに、前記セルフリフレッシュ期間規定信号で規定される期間の終了に応答して、発生する内部電源電位差を前記第２の電位差から前記第１の電位差まで増加させる制御を行ない、
前記内部電源電圧発生手段によって前記内部電源電位差が前記第１の電位差から前記第２の電位差まで減少される期間に活性化する減少期間規定信号を発生する減少期間規定信号発生手段と、
前記内部電源電圧発生手段によって前記内部電源電位差が前記第２の電位差から前記第１の電位差まで増加される期間に活性化する増加期間規定信号を発生する増加期間規定信号発生手段と、
前記内部電源電圧発生手段によって前記内部電源電位差が前記第２の電位差に保持される期間に活性化する保持期間規定信号を発生する保持期間規定信号発生手段と、
前記減少期間規定信号、前記増加期間規定信号および前記保持期間規定信号に応答し、前記セルフリフレッシュ動作時のリフレッシュ周期を設定するリフレッシュ周期設定手段とをさらに備え、
前記リフレッシュ周期設定手段は、
前記減少期間規定信号に応答して第１のリフレッシュ周期を設定する第１のリフレッシュ周期設定手段と、
前記増加期間規定信号に応答して第２のリフレッシュ周期を設定する第２のリフレッシュ周期設定手段と、
前記保持期間規定信号に応答して第３のリフレッシュ周期を設定する第３のリフレッシュ周期設定手段とを含み、
前記第１および第２のリフレッシュ期間を前記第３のリフレッシュ周期よりも短くした、半導体記憶装置。
【請求項４】
前記リフレッシュ周期設定手段で設定される前記第１のリフレッシュ周期と前記第２のリフレッシュ周期とを異ならせた、請求項３記載の半導体記憶装置。
【請求項５】
内部電源電位差によりスイング幅が規定される電圧スイングで通常動作およびセルフリフレッシュ動作を行なう半導体記憶装置であって、
前記セルフリフレッシュ動作を行なう期間を規定するセルフリフレッシュ期間規定信号を発生するセルフリフレッシュ期間規定手段と、
前記内部電源電位差を発生し、前記セルフリフレッシュ期間規定信号に応答して、発生する内部電源電位差を制御する１つもしくは複数の内部電源電圧発生手段とを備え、
少なくとも１つの前記内部電源電圧発生手段は、
前記セルフリフレッシュ期間規定信号で規定される期間の開始に応答して、発生する内部電源電位差を第１の電位差から第２の電位差まで減少させる制御を行なうとともに、前記セルフリフレッシュ期間規定信号で規定される期間の終了に応答して、発生する内部電源電位差を前記第２の電位差から前記第１の電位差まで増加させる制御を行ない、
前記内部電源電圧発生手段は、前記第１の電位差から前記第２の電位差までの内部電源電位差の減少および前記第２の電位差から前記第１の電位差までの内部電源電位差の増加のそれぞれをステップ状に複数段階で行なう制御をする電圧制御手段を含む、半導体記憶装置。
【請求項６】
前記内部電源電圧発生手段は、前記内部電源電位差のステップ状の減少および増加のそれぞれの１段階を、すべてのメモリセルがリフレッシュされる周期の倍数の期間にて行なう、請求項５記載の半導体記憶装置。
【請求項７】
前記擬似接地電位発生手段は、
前記擬似接地電位線と接地ノードとの間に接続されるトランジスタと、
前記トランジスタを制御する電圧を発生する電圧発生手段とを含み、
前記電圧発生手段は、
第３の電位を受ける第１の電位ノードと、
前記第３の電位よりも低い第４の電位を受ける第２の電位ノードと、
前記トランジスタを制御する電圧を出力する出力ノードと、
前記第１の電位ノードと前記出力ノードとの間に設けられ、定電流を発生する定電流発生手段と、
前記出力ノードと前記第２の電位ノードとの間に設けられた抵抗手段と、
前記第１の電位ノードと前記出力ノードとの間に前記定電流発生手段に直列に接続され、前記セルフリフレッシュ期間規定信号に応答してスイッチングするトランジスタ手段とを含む、請求項１に記載の半導体記憶装置。
【請求項８】
内部電源電位差によりスイング幅が規定される電圧スイングで通常動作およびセルフリフレッシュ動作を行なう半導体記憶装置であって、
前記セルフリフレッシュ動作を行なう期間を規定するセルフリフレッシュ期間規定信号を発生するセルフリフレッシュ期間規定手段と、
前記内部電源電位差を発生し、前記セルフリフレッシュ期間規定信号に応答して、発生する内部電源電位差を制御する１つもしくは複数の内部電源電圧発生手段とを備え、
少なくとも１つの前記内部電源電圧発生手段は、
前記セルフリフレッシュ期間規定信号で規定される期間の開始に応答して、発生する内部電源電位差を第１の電位差から第２の電位差まで減少させる制御を行なうとともに、前記セルフリフレッシュ期間規定信号で規定される期間の終了に応答して、発生する内部電源電位差を前記第２の電位差から前記第１の電位差まで増加する制御を行ない、
少なくとも１つの前記内部電源電圧発生手段は、
内部電源電圧の基準電圧を発生させる基準電圧発生手段と、
発生する内部電源電圧と前記基準電圧との差に基づいて前記内部電源電圧を制御するための制御電圧を出力する差動増幅手段と、
前記セルフリフレッシュ期間規定信号に応答し、その信号で規定されるセルフリフレッシュ動作の期間に前記差動増幅手段の動作を停止させる停止手段と、
前記内部電源電圧を出力するための電圧出力ノードと、
前記外部電源電圧を受ける電源ノードと、
前記電源ノードと前記電圧出力ノードとの間に設けられ、ゲート電極に受ける信号に応答して前記外部電源電圧に基づく内部電源電圧を前記電圧出力ノードに供給するためのＮチャネルトランジスタと、
前記セルフリフレッシュ期間規定信号に応答し、その信号で規定されるセルフリフレッシュ動作の期間に前記基準電圧を前記Ｎチャネルトランジスタの前記ゲート電極に与えるトランジスタ制御手段とを備えた、半導体記憶装置。
【請求項９】
内部電源電位差によりスイング幅が規定される電圧スイングで通常動作およびセルフリフレッシュ動作を行なう半導体記憶装置であって、
前記セルフリフレッシュ動作を行なう期間を規定するセルフリフレッシュ期間規定信号を発生するセルフリフレッシュ期間規定手段と、
前記内部電源電位差を発生し、前記セルフリフレッシュ期間規定信号に応答して、発生する内部電源電位差を制御する１つもしくは複数の内部電源電圧発生手段とを備え、
少なくとも１つの前記内部電源電圧発生手段は、
前記セルフリフレッシュ期間規定信号で規定される期間の開始に応答して、発生する内部電源電位差を第１の電位差から第２の電位差まで減少させる制御を行なうとともに、前記セルフリフレッシュ期間規定信号で規定される期間の終了に応答して、発生する内部電源電位差を前記第２の電位差から前記第１の電位差まで増加させる制御を行ない、
前記内部電源電圧発生手段が発生する内部電源電位差と所定電位差とを比較し、前記内部電源電圧が前記所定電圧と同程度となった場合に出力信号を活性化する比較手段と、
前記比較手段の出力信号を受け、その信号が活性化した場合に、前記内部電源電位差が前記通常動作時の電位差に復帰したことを示す所定レベルの信号を外部に出力する外部出力手段とをさらに備えた、半導体記憶装置。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
この発明は、半導体記憶装置に関し、特に、セルフリフレッシュを行なうＤＲＡＭ（ダイナミックランダムアクセスメモリ）に関するものである。
【０００２】
【従来の技術】
半導体記憶装置であるＤＲＡＭでは、メモリセルのセルフリフレッシュが行なわれる。このセルフリフレッシュの１つの方法として、ＤＲＡＭが形成されたチップの内部回路が発生するリフレッシュ周期でリフレッシュを行なうセルフリフレッシュが用いられている。
【０００３】
このセルフリフレッシュにおいては、リフレッシュ周期となる信号を外部から与えることなくリフレッシュが実行できる。すなわち、チップの内部回路で比較的長周期のリフレッシュ周期を発生し、その発生したリフレッシュ周期にてチップの内部回路によりリフレッシュが行なわれる。
【０００４】
次に、従来のセルフリフレッシュについて説明する。図２７は、従来のセルフリフレッシュ動作のタイミングの一例を示すタイミングチャートである。
【０００５】
図３７を参照して、外部コラムアドレスストローブ信号ｅｘｔ／ＣＡＳがＬレベルに立下がった後に外部ロウアドレスストローブ信号ｅｘｔ／ＲＡＳがＬレベルに立下がったタイミング、すなわち、／ＣＡＳ  Ｂｅｆｏｒｅ  ／ＲＡＳタイミング（以下ＣＢＲタイミングと呼ぶ）で、これらの信号がともにＬレベルを所定期間保持すると、セルフリフレッシュ期間を規定するセルフリフレッシュイネーブル信号ＳＲＥがＨレベルに立上がる。
【０００６】
信号ＳＲＥがＨレベルになると、チップの内部で、内部ロウアドレスストローブ信号ｉｎｔ／ＲＡＳが比較的長周期のリフレッシュ周期ｔｒｃを発生する。この信号ｉｎｔ／ＲＡＳに応答して、リフレッシュが実行される。このセルフリフレッシュが行なわれている場合も内部電源電圧ｉｎｔＶｃｃは、一定に保持される。
【０００７】
このようなセルフリフレッシュにおける課題は、リフレッシュ周期をいかに長くし、かつ、セルフリフレッシュ動作時のスタンバイ期間およびアクティブ期間のそれぞれにおいて低消費電流化を図ることである。
【０００８】
【発明が解決しようとする課題】
しかし、１６ＭＤＲＡＭ以降の技術開発においては、微細化の進行に対して電源電圧のスケールダウンが追いついていない。このため、デバイスの信頼性を確保しつつ高集積度を実現するために、チップ内に内部降圧回路を設けたデバイスが出現した。この内部降圧回路は、外部電源電圧を降圧した低い内部電源電圧を発生させる。
【０００９】
また、外部電源電圧よりも低い内部電源電圧にて動作するデバイスにおけるアクセスの高速化を図るため、ワード線の昇圧電圧発生回路もチップ内に設けられるようになった。
【００１０】
このように、ＤＲＡＭにおいては、内部降圧回路および昇圧電圧発生回路をチップ内に設けたために、これらの回路によって、セルフリフレッシュ動作におけるスタンバイ期間等における消費電流が増加するという問題があった。
【００１１】
また、セルフリフレッシュ動作のアクティブ電流を低減する方法としてセルフリフレッシュ動作時に外部電源電圧を低下させる制御を行なう方法がある。しかし、この方法では、チップ外で電源電圧の制御を行なう必要があり、このために、メモリボード上の電源の上昇および下降の制御が難しいという問題があった。
【００１２】
この発明は、このような問題を解決すべくなされたものであり、内部回路における制御によってセルフリフレッシュ時の消費電流を低減することを可能とする半導体記憶装置を提供することを目的とする。
【００１３】
この発明の他の目的は、内部降圧回路の消費電流を低減することである。
この発明のさらに他の目的は、昇圧電圧発生回路の消費電流を低減することである。
【００１４】
この発明のさらに他の目的は、通常動作からセルフリフレッシュ動作に移行する場合およびセルフリフレッシュ動作から通常動作に移行する場合のそれぞれにおいて、リフレッシュの実力の初期化を、複雑な外部制御を必要とすることなく実現することである。
【００１５】
【課題を解決するための手段】
請求項１に記載の本発明は、セルフリフレッシュ動作が行なわれる半導体記憶装置であって、セルフリフレッシュ期間規定手段および内部電源電位差発生手段を備える。
【００１６】
セルフリフレッシュ期間規定手段は、セルフリフレッシュ動作の期間を規定するセルフリフレッシュ期間規定信号を発生する。
【００１７】
内部電源電位差発生手段は、半導体記憶装置の内部回路の基準電圧がスイッチング手段により調整可能な基準電圧発生手段と、基準電圧に基づいて内部回路に内部電源電位と接地電位との差である内部電源電位差を発生する手段とを含む。
【００１８】
内部電源電位差発生手段は、セルフリフレッシュ期間規定信号で規定される期間の開始に応答して内部電源電位差を第１の電位差から第２の電位差まで減少させ、セルフリフレッシュ期間規定信号で規定される期間の終了に応答して内部電源電位差を第２の電位差から第１の電位差まで増加させる。
【００１９】
請求項２に記載の本発明は、請求項１に記載の発明において、内部電源電位差発生手段が内部降圧手段であることを特徴とする。
【００２０】
請求項３に記載の本発明は、セルフリフレッシュ動作が行なわれる半導体記憶装置であって、セルフリフレッシュ期間規定手段とおよび接地電位発生手段を備える。
【００２１】
セルフリフレッシュ期間規定手段は、セルフリフレッシュ動作の期間を規定するセルフリフレッシュ期間規定信号を発生する。
【００２２】
接地電位発生手段は、半導体記憶装置の内部回路の接地電位を発生させ、セルフリフレッシュ期間規定信号で規定される期間の開始に応答して接地電位を第１の電位から第２の電位に上昇させる。
【００２３】
接地電位発生手段は、セルフリフレッシュ期間規定信号で規定される期間の終了に応答して接地電位を第２の電位から第１の電位まで降下させる。
【００２４】
請求項４に記載の本発明は、内部電源電位差によりスイング幅が規定される電圧スイングで通常動作およびセルフリフレッシュ動作を行なう半導体記憶装置であって、セルフリフレッシュ期間規定手段、および１つもしくは複数の内部電源電圧発生手段を備える。セルフリフレッシュ期間規定手段は、セルフリフレッシュ動作を行なう期間を規定するセルフリフレッシュ期間規定信号を発生する。１つもしくは複数の内部電源電圧発生手段は、内部電源電位差を発生し、セルフリフレッシュ期間規定信号に応答して、発生する内部電源電位差を制御する。少なくとも１つの内部電源電圧発生手段は、セルフリフレッシュ期間規定信号で規定される期間の開始に応答して、発生する内部電源電位差を第１の電位差から第２の電位差まで減少させる制御を行なうとともに、セルフリフレッシュ期間規定信号で規定される期間の終了に応答して、発生する内部電源電位差を第２の電位差から第１の電位差まで増加させる制御を行なう。半導体記憶装置はさらに、内部電源電圧発生手段によって内部電源電位差が減少される期間の長さと、内部電源電圧発生手段によって内部電源電位差が増加される期間の長さとを異ならせる手段をさらに備える。
【００２５】
請求項５に記載の本発明は、内部電源電位差によりスイング幅が規定される電圧スイングで通常動作およびセルフリフレッシュ動作を行なう半導体記憶装置であって、セルフリフレッシュ期間規定手段、および１つもしくは複数の内部電源電圧発生手段を備える。セルフリフレッシュ期間規定手段は、セルフリフレッシュ動作を行なう期間を規定するセルフリフレッシュ期間規定信号を発生する。１つもしくは複数の内部電源電圧発生手段は、内部電源電位差を発生し、セルフリフレッシュ期間規定信号に応答して、発生する内部電源電位差を制御する。少なくとも１つの内部電源電圧発生手段は、セルフリフレッシュ期間規定信号で規定される期間の開始に応答して、発生する内部電源電位差を第１の電位差から第２の電位差まで減少させる制御を行なうとともに、セルフリフレッシュ期間規定信号で規定される期間の終了に応答して、発生する内部電源電位差を第２の電位差から第１の電位差まで増加させる制御を行なう。半導体記憶装置はさらに、減少期間規定信号発生手段、増加期間規定信号発生手段、保持期間規定信号発生手段およびリフレッシュ周期設定手段をさらに備え、そのセルフリフレッシュ周期設定手段が、第１のリフレッシュ周期設定手段、第２のリフレッシュ周期設定手段および第３のリフレッシュ周期設定手段を含む。
【００２６】
減少期間規定信号発生手段は、内部電源電圧発生手段によって内部電源電位差が第１の電位差から第２の電位差まで減少される期間に活性化する減少期間規定信号を発生する。
【００２７】
増加期間規定信号発生手段は、内部電源電圧発生手段によって内部電源電位差が第２の電位差から第１の電位差まで増加される期間に活性化する増加期間規定信号を発生する。
【００２８】
保持期間規定信号発生手段は、内部電源電圧発生手段によって内部電源電位差が第２の電位差に保持される期間に活性化する保持期間規定信号を発生する。
【００２９】
リフレッシュ周期設定手段は、減少期間規定信号、増加期間規定信号および保持期間規定信号に応答し、セルフリフレッシュ動作時のリフレッシュ周期を設定する。
【００３０】
このリフレッシュ周期設定手段は、第１のリフレッシュ周期設定手段、第２のリフレッシュ周期設定手段および第３のリフレッシュ周期設定手段を含む。第１のリフレッシュ周期設定手段は、減少期間規定信号に応答して第１のリフレッシュ周期を設定する。第２のリフレッシュ周期設定手段は、増加期間規定信号に応答して第２のリフレッシュ周期を設定する。第３のリフレッシュ周期設定手段は、保持期間規定信号に応答して第３のリフレッシュ周期を規定する。第１および第２のリフレッシュ周期は、第３のリフレッシュ周期よりも短くした。
【００３１】
請求項６に記載の本発明は、請求項５に記載の発明において、リフレッシュ周期設定手段で設定される第１のリフレッシュ周期と第２のリフレッシュ周期とを異ならせたことを特徴とする。
【００３２】
請求項７に記載の本発明は、内部電源電位差によりスイング幅が規定される電圧スイングで通常動作およびセルフリフレッシュ動作を行なう半導体記憶装置であって、セルフリフレッシュ期間規定手段、および１つもしくは複数の内部電源電圧発生手段を備える。セルフリフレッシュ期間規定手段は、セルフリフレッシュ動作を行なう期間を規定するセルフリフレッシュ期間規定信号を発生する。１つもしくは複数の内部電源電圧発生手段は、内部電源電位差を発生し、セルフリフレッシュ期間規定信号に応答して、発生する内部電源電位差を制御する。少なくとも１つの内部電源電圧発生手段は、セルフリフレッシュ期間規定信号で規定される期間の開始に応答して、発生する内部電源電位差を第１の電位差から第２の電位差まで減少させる制御を行なうとともに、セルフリフレッシュ期間規定信号で規定される期間の終了に応答して、発生する内部電源電位差を第２の電位差から第１の電位差まで増加させる制御を行なう。内部電源電圧発生手段が、第１の電位差から第２の電位差までの内部電源電位差の減少および第２の電位差から第１の電位差までの内部電源電位差の増加のそれぞれをステップ状に複数段階で行なう制御をする電圧制御手段を含む。
【００３３】
請求項８に記載の本発明は、請求項７に記載の発明の内部電源電圧発生手段が、内部電源電位差のステップ状の減少および増加のそれぞれの１段階を、すべてのメモリセルがリフレッシュされる周期の倍数の期間にて行なう。
【００３４】
請求項９に記載の本発明は、内部電源電位差によりスイング幅が規定される電圧スイングで通常動作およびセルフリフレッシュ動作を行なう半導体記憶装置であって、セルフリフレッシュ期間規定手段、および１つもしくは複数の内部電源電圧発生手段を備える。セルフリフレッシュ期間規定手段は、セルフリフレッシュ動作を行なう期間を規定するセルフリフレッシュ期間規定信号を発生する。１つもしくは複数の内部電源電圧発生手段は、内部電源電位差を発生し、セルフリフレッシュ期間規定信号に応答して、発生する内部電源電位差を制御する。少なくとも１つの内部電源電圧発生手段は、セルフリフレッシュ期間規定信号で規定される期間の開始に応答して、発生する内部電源電位差を第１の電位差から第２の電位差まで減少させる制御を行なうとともに、セルフリフレッシュ期間規定信号で規定される期間の終了に応答して、発生する内部電源電位差を第２の電位差から第１の電位差まで増加させる制御を行なう。内部電源電圧発生手段の少なくとも１つが、内部電源電圧の基準電圧を発生する基準電圧発生手段を含み、その基準電圧発生手段が、第１の電位ノード、第２の電位ノード、出力ノード、定電流発生手段、抵抗手段およびトランジスタ手段を含む。
【００３５】
第１の電位ノードは、第１の電位を受ける。第２の電位ノードは、第２の電位を受ける。出力ノードは、基準電圧を出力する。
【００３６】
定電流発生手段は、第１の電位ノードと出力ノードとの間に設けられ、定電流を発生する。抵抗手段は、出力ノードと第２の電位ノードとの間に設けられる。トランジスタ手段は、抵抗手段の一部と並列に接続され、セルフリフレッシュ期間規定信号に応答してスイッチングする。
【００３７】
請求項１０に記載の本発明は、内部電源電圧によりセルフリフレッシュ動作を行なう半導体記憶装置であって、電源ノード、セルフリフレッシュ期間規定手段および内部降圧手段を備え、内部降圧手段が、基準電圧発生手段を含み、その基準電圧発生手段が、出力ノード、第１の基準電圧供給手段、第２の基準電圧供給手段および供給停止手段を含む。
【００３８】
電源ノードは、外部電源電圧を受ける。セルフリフレッシュ期間規定手段は、セルフリフレッシュ動作を行なう期間を規定するセルフリフレッシュ期間規定信号を発生する。内部降圧手段は、外部電源電圧を降圧し、内部電源電圧を発生する。
【００３９】
基準電圧発生手段は、内部電源電圧の基準電圧を発生する。
出力ノードは、基準電圧を出力する。第１の基準電圧供給手段は、一定の第１の基準電圧を出力ノードに供給する。第２の基準電圧供給手段は、外部電源電圧を受け、バーンインテストのために外部電源電圧が所定レベル以上になった場合に、外部電源電圧に応答する第２の基準電圧を出力ノードに供給する。
【００４０】
供給停止手段は、セルフリフレッシュ期間規定信号を受け、その信号で規定されるセルフリフレッシュの期間に第２の基準電圧供給手段への外部電源電圧の供給を停止する。
【００４１】
請求項１１に記載の本発明は、内部電源電位差によりスイング幅が規定される電圧スイングで通常動作およびセルフリフレッシュ動作を行なう半導体記憶装置であって、セルフリフレッシュ期間規定手段、および１つもしくは複数の内部電源電圧発生手段を備える。セルフリフレッシュ期間規定手段は、セルフリフレッシュ動作を行なう期間を規定するセルフリフレッシュ期間規定信号を発生する。１つもしくは複数の内部電源電圧発生手段は、内部電源電位差を発生し、セルフリフレッシュ期間規定信号に応答して、発生する内部電源電位差を制御する。少なくとも１つの内部電源電圧発生手段は、セルフリフレッシュ期間規定信号で規定される期間の開始に応答して、発生する内部電源電位差を第１の電位差から第２の電位差まで減少させる制御を行なうとともに、セルフリフレッシュ期間規定信号で規定される期間の終了に応答して、発生する内部電源電位差を第２の電位差から第１の電位差まで増加する制御を行なう。少なくとも１つの内部電源電圧発生手段が、基準電圧発生手段、差動増幅手段、停止手段、電圧出力ノード、電源ノード、Ｎチャネルトランジスタおよびトランジスタ制御手段を含む。
【００４２】
基準電圧発生手段は、内部電源電圧の基準電圧を発生させる。差動増幅手段は、発生する内部電源電圧と基準電圧との差に基づいて内部電源電圧を制御するための制御電圧を出力する。停止手段は、セルフリフレッシュ期間規定信号に応答し、その信号で規定されるセルフリフレッシュ動作の期間に差動増幅手段の動作を停止させる。
【００４３】
電圧出力ノードは、内部電源電圧を出力する。電源ノードは、外部電源電圧を受ける。Ｎチャネルトランジスタは、電源ノードと電圧出力ノードとの間に設けられ、ゲート電極に受ける信号に応答して外部電源電圧に基づく内部電源電圧を電圧出力ノードに供給する。
【００４４】
トランジスタ制御手段は、セルフリフレッシュ期間規定信号に応答し、その信号で規定されるセルフリフレッシュ動作の期間に基準電圧をＮチャネルトランジスタのゲート電極に与える。
【００４５】
請求項１２に記載の本発明は、メモリセルアレイと周辺回路とを有し、内部電源電圧により通常動作およびセルフリフレッシュ動作を行なう半導体記憶装置であって、第１の内部電源電圧発生手段、第２の内部電源電圧発生手段、第１の電圧制御手段および第２の電圧制御手段を備える。
【００４６】
第１の内部電源電圧発生手段は、メモリセルアレイに供給する第１の内部電源電圧を発生する。第２の内部電源電圧発生手段は、周辺回路に供給する第２の内部電源電圧を発生する。
【００４７】
第１の電圧制御手段は、セルフリフレッシュ動作時に第１の内部電源電圧発生手段で発生される第１の内部電源電圧を通常動作時に発生される第１の内部電源電圧よりも低く制御する。
【００４８】
第２の電圧制御手段は、セルフリフレッシュ動作時に第２の内部電源電圧発生手段で発生される第２の内部電源電圧を通常動作時に発生される第２の内部電源電圧よりも低く制御する。
【００４９】
請求項１３に記載の本発明は、内部電源電位差によりスイング幅が規定される電圧スイングで通常動作およびセルフリフレッシュ動作を行なう半導体記憶装置であって、セルフリフレッシュ期間規定手段、および１つもしくは複数の内部電源電圧発生手段を備える。セルフリフレッシュ期間規定手段は、セルフリフレッシュ動作を行なう期間を規定するセルフリフレッシュ期間規定信号を発生する。１つもしくは複数の内部電源電圧発生手段は、内部電源電位差を発生し、セルフリフレッシュ期間規定信号に応答して、発生する内部電源電位差を制御する。少なくとも１つの内部電源電圧発生手段は、セルフリフレッシュ期間規定信号で規定される期間の開始に応答して、発生する内部電源電位差を第１の電位差から第２の電位差まで減少させる制御を行なうとともに、セルフリフレッシュ期間規定信号で規定される期間の終了に応答して、発生する内部電源電位差を第２の電位差から第１の電位差まで増加させる制御を行なう。半導体記憶装置は、昇圧電圧を発生させる昇圧電圧発生手段をさらに備え、その昇圧電圧発生手段が、リング発振手段、ポンピング手段および周波数変更手段を含む。
【００５０】
リング発信手段は、パルス信号を発信する。ポンピング手段は、パルス信号に応答して昇圧電圧を出力する。周波数変更手段は、セルフリフレッシュ期間規定信号に応答して、その信号で規定されるセルフリフレッシュ動作の期間に、リング発信手段が発信するパルス信号の周波数を通常動作時の周波数よりも低くする。
【００５１】
請求項１４に記載の本発明は、内部電源電圧およびそれを昇圧した昇圧電圧により通常動作およびセルフリフレッシュ動作を行なう半導体記憶装置であって、セルフリフレッシュ期間規定手段、および昇圧電圧発生手段を備え、その昇圧電圧発生手段が、基準電源ノード、昇圧電圧出力ノード、リング発信手段、ポンピング手段、遮断手段およびＮチャネルトランジスタを含む。
【００５２】
セルフリフレッシュ期間規定手段は、セルフリフレッシュ動作を行なう期間を規定するセルフリフレッシュ期間規定信号を発生する。昇圧電圧発生手段は、内部電源電圧を昇圧した昇圧電圧を発生させる。
【００５３】
基準電源ノードは、所定の基準電源電圧を受ける。昇圧電圧出力ノードは、発生した昇圧電圧を出力する。
【００５４】
リング発信手段は、セルフリフレッシュ期間規定信号に応答して、通常動作時にパルス信号を発信し、セルフリフレッシュ動作時にパルス信号の発信を停止する。ポンピング手段は、パルス信号に応答して昇圧電圧を昇圧電圧出力ノードに供給する。
【００５５】
遮断手段は、セルフリフレッシュ期間規定信号に応答して、セルフリフレッシュ動作時にポンピング手段から昇圧電圧出力ノードへの昇圧電圧の供給を遮断する。
【００５６】
Ｎチャネルトランジスタは、基準電源ノードと昇圧電圧出力ノードとの間に設けられ、セルフリフレッシュ期間規定信号に応答してセルフリフレッシュ時に導通し、基準電源電圧からしきい値電圧だけ低い昇圧電圧を昇圧電圧出力ノードに供給する。
【００５７】
請求項１５に記載の本発明は、請求項１４に記載の発明の基準電源電圧が、外部電源電圧であることを特徴とする。
【００５８】
請求項１６に記載の本発明は、内部電源電圧およびそれを昇圧した昇圧電圧により通常動作およびセルフリフレッシュ動作を行なう半導体記憶装置であって、セルフリフレッシュ期間規定手段および昇圧電圧発生手段を備え、その昇圧電圧発生手段が、電源ノード、昇圧電圧出力ノード、ポンピング手段、遮断手段および外部電源電圧供給手段を含む。
【００５９】
セルフリフレッシュ期間規定手段は、セルフリフレッシュ動作を行なう期間を規定するセルフリフレッシュ期間規定信号を発生する。昇圧電圧発生手段は、内部電源電圧を昇圧した昇圧電圧を発生させる。電源ノードは、外部電源電圧を受ける。昇圧電圧出力ノードは、発生した昇圧電圧を出力する。リング発信手段は、セルフリフレッシュ期間規定信号に応答して、通常動作時にパルス信号を発信し、セルフリフレッシュ動作時にパルス信号の発信を停止する。ポンピング手段は、パルス信号に応答して昇圧電圧を昇圧電圧出力ノードに供給する。
【００６０】
遮断手段は、セルフリフレッシュ期間規定信号に応答して、セルフリフレッシュ動作時にポンピング手段から昇圧電圧出力ノードへの昇圧電圧の供給を遮断する。外部電源電圧供給手段は、外部電源電圧を受け、セルフリフレッシュ期間規定信号に応答して、セルフリフレッシュ動作時に外部電源電圧を昇圧電圧出力ノードに供給する。
【００６１】
請求項１７に記載の本発明は、内部電源電圧により通常動作およびセルフリフレッシュ動作を行なう半導体記憶装置であって、ＣＭＯＳ回路、アナログ回路、第１の内部電源電圧供給手段および第２の内部電源電圧供給手段を備える。
【００６２】
ＣＭＯＳ回路およびアナログ回路のそれぞれは、周辺回路として動作する。
第１の内部電源電圧供給手段は、ＣＭＯＳ回路に対応して設けられ、セルフリフレッシュ動作時に、通常動作時よりも低い第１の内部電源電圧を供給する。
【００６３】
第２の内部電源電圧供給手段は、アナログ回路に対応して設けられ、セルフリフレッシュ動作時に、通常動作時よりも低い第２の内部電源電圧を供給する。
【００６４】
請求項１８に記載の本発明は、内部電源電位差によりスイング幅が規定される電圧スイングで通常動作およびセルフリフレッシュ動作を行なう半導体記憶装置であって、セルフリフレッシュ期間規定手段、および１つもしくは複数の内部電源電圧発生手段を備える。セルフリフレッシュ期間規定手段は、セルフリフレッシュ動作を行なう期間を規定するセルフリフレッシュ期間規定信号を発生する。１つもしくは複数の内部電源電圧発生手段は、内部電源電位差を発生し、セルフリフレッシュ期間規定信号に応答して、発生する内部電源電位差を制御する。少なくとも１つの内部電源電圧発生手段は、セルフリフレッシュ期間規定信号で規定される期間の開始に応答して、発生する内部電源電位差を第１の電位差から第２の電位差まで減少させる制御を行なうとともに、セルフリフレッシュ期間規定信号で規定される期間の終了に応答して、発生する内部電源電位差を第２の電位差から第１の電位差まで増加させる制御を行なう。半導体記憶装置は、比較手段および外部出力手段をさらに備える。
【００６５】
比較手段は、内部電源電圧発生手段が発生する内部電源電位差と所定電位差とを比較し、内部電源電位差が所定電位差と同程度となった場合に出力信号を活性化する。
【００６６】
外部出力手段は、比較手段の出力信号を受け、その信号が活性化した場合に、内部電源電位差が通常動作時の電位差に復帰したことを示す所定レベルの信号を外部に出力する。
【００６７】
請求項１９に記載の本発明は、第１の内部電源電位と、その電位よりも低い第２の内部電源電位との電位差によりスイング幅が規定される電位スイングで通常動作およびセルフリフレッシュ動作を行なう半導体記憶装置であって、第１の内部電源電位発生手段および第２の内部電源電位発生手段を備え、第１の内部電源電位発生手段が第１の電位制御手段を含み、第２の内部電源電位発生手段が第２の電位制御手段を含む。
【００６８】
第１の内部電源電位発生手段は、第１の内部電源電位を発生する。第２の内部電源電位発生手段は、第２の内部電源電位を発生する。
【００６９】
第１の電位制御手段は、セルフリフレッシュ動作における第１の内部電源電位のレベルが、通常動作における第１の内部電源電位のレベルよりも所定幅低くなるように、第１の内部電源電位のレベルを制御する。
【００７０】
第２の電位制御手段は、セルフリフレッシュ動作における第２の内部電源電位のレベルが、通常動作における第２の内部電源電位のレベルよりも、第１の電位制御手段による電位のレベルの制御幅と同じ幅だけ高くなるように、第２の内部電源電位のレベルを制御する。
【００７１】
電位スイングは、その中心値を通常動作時とセルフリフレッシュ動作時とて同じもしくは同程度となるように制御される。
【００７２】
請求項２０に記載の本発明は、内部電源電位差でスイング幅が規定される電位スイングで通常動作およびセルフリフレッシュ動作を行なう半導体記憶装置であって、内部電源電位差発生手段、第１のリフレッシュ周期設定手段および′２のリフレッシュ周期設定手段を備える。
【００７３】
内部電源電位差発生手段は、内部電源電位差を発生し、セルフリフレッシュ動作の動作中の少なくとも一定期間において、電位スイングのスイング幅が通常動作におけるスイング幅よりも小さくなるように、内部電源電位差を、通常動作における内部電源電位差よりも減少させて一定値に保持した後に通常動作における内部電源電位差まで増加させる制御を行なう。
【００７４】
第１のリフレッシュ周期設定手段は、セルフリフレッシュ動作における標準のリフレッシュ周期を設定する。
【００７５】
第２のリフレッシュ周期設定手段は、内部電源電位差発生手段による内部電源電位差の減少前のセルフリフレッシュ動作におけるリフレッシュ周期を、標準のリフレッシュ周期よりも短い周期に設定する。
【００７６】
請求項２１に記載の本発明は、内部電源電位差でスイング幅が規定される電位スイングで通常動作およびセルフリフレッシュ動作を行なう半導体記憶装置であって、内部電源電位差発生手段、第１のリフレッシュ周期設定手段および第２のリフレッシュ周期設定手段を備える。
【００７７】
内部電源電位差発生手段は、内部電源電位差を発生し、セルフリフレッシュ動作の動作中の少なくとも一定期間において、電位スイングのスイング幅が通常動作におけるスイング幅よりも小さくなるように、内部電源電位差を、通常動作における内部電源電位差よりも減少させて一定値に保持した後に通常動作における内部電源電位差まで増加させる制御を行なう。
【００７８】
第１のリフレッシュ周期設定手段は、セルフリフレッシュ動作における標準のリフレッシュ周期を設定する。
【００７９】
第２のリフレッシュ周期設定手段は、内部電源電位差発生手段による内部電源電位差の増加前の所定の期間でのセルフリフレッシュ動作におけるリフレッシュ周期を、標準のリフレッシュ周期よりも短い周期に設定する。
【００８０】
請求項２２に記載の本発明は、内部電源電位差でスイング幅が規定される電位スイングで通常動作およびセルフリフレッシュ動作を行なう半導体記憶装置であって、内部電源電位差発生手段、第１のリフレッシュ周期設定手段および第２のリフレッシュ周期設定手段を備える。
【００８１】
内部電源電位差発生手段は、内部電源電位差を発生し、セルリフレッシュ動作の動作中の少なくとも一定期間において、電位スイングのスイング幅が通常動作におけるスイング幅よりも小さくなるように、内部電源電位差を、通常動作における内部電源電位差よりも減少させて一定値に保持した後に通常動作における内部電源電位差まで増加させる制御を行なう。
【００８２】
第１のリフレッシュ周期設定手段は、セルフリフレッシュ動作における標準のリフレッシュ周期を設定する。
【００８３】
第２のリフレッシュ周期設定手段は、内部電源電位差発生手段による内部電源電位差の増加完了後のセルフリフレッシュ動作におけるリフレッシュ周期を、標準のリフレッシュ周期よりも短い周期に設定する。
【００８４】
請求項２３に記載の本発明は、内部電源電位差でスイング幅が規定される電位スイングで通常動作およびセルフリフレッシュ動作を行なう半導体記憶装置であって、第１のリフレッシュ周期設定手段および第２のリフレッシュ周期設定手段を備える。
【００８５】
第１のリフレッシュ周期設定手段は、セルフリフレッシュ動作における標準のリフレッシュ周期を設定する。
【００８６】
第２のリフレッシュ周期設定手段は、セルフリフレッシュ動作の開始当初の所定期間において、セルフリフレッシュ動作のリフレッシュ周期を、標準のリフレッシュ周期よりも短い周期に設定する。請求項２４に記載の本発明は、セルフリフレッシュ動作が行なわれる半導体記憶装置であって、セルフリフレッシュ期間規定手段および内部電源電位差発生手段を備える。セルフリフレッシュ期間規定手段は、セルフリフレッシュ動作の期間を規定するセルフリフレッシュ期間規定信号を発生する。内部電源電位差発生手段は、半導体記憶装置の内部回路の基準電圧がスイッチング手段により調整可能な基準電圧発生手段と、基準電圧に基づいて内部回路に内部電源電位と接地電位との差である内部電源電位差を発生する手段とを含む。内部電源電位差発生手段は、セルフリフレッシュ期間規定信号で規定される期間に、規定される期間の前に比べ内部電源電位差を減少させる。
【００８７】
【作用】
請求項１に記載の本発明によれば、セルフリフレッシュ動作時に、基準電圧発生手段のスイッチング手段により調整可能な基準電圧に基づいて内部電源電位差発生手段により発生される、内部電源電位と接地電位との差である内部電源電位差は、通常動作時よりも電位スイングのスイング幅が小さくなるような電位差にされる。したがって、セルフリフレッシュ動作時の消費電流が減少する。
【００８８】
請求項２に記載の本発明によれば、内部電源電位差発生手段は内部降圧手段であるので、セルフリフレッシュ動作時に内部電源電位差発生手段により発生される内部電源電位差は、通常動作時よりも低くされる。したがって、セルフリフレッシュ動作時の消費電流が減少する。
【００８９】
請求項３に記載の本発明によれば、接地電位発生手段は、セルフリフレッシュ期間規定信号に応答して発生する接地電位を制御する。その制御においては、セルフリフレッシュ動作の開始時に接地電位が第１の電位から第２の電位まで上昇され、セルフリフレッシュ動作の終了時に接地電位が第２の電位から第１の電位まで降下される。
【００９０】
このため、セルフリフレッシュ動作において、通常動作時よりも内部電源電位差が減少される。したがって、セルフリフレッシュ動作時の消費電流が減少する。
【００９１】
請求項４に記載の本発明によれば、内部電源電圧発生手段において、内部電源電位差が減少される期間と、内部電源電位差が増加される期間とが異なるため、内部電源電位差の減少期間および増加期間のそれぞれの期間を最適な長さにすることができる。したがって、それぞれの期間における動作の安定化が図れる。
【００９２】
請求項５に記載の本発明によれば、リフレッシュ周期設定手段が、減少期間規定信号、増加期間規定信号および保持期間規定信号に応答してリフレッシュ周期を設定する。その設定において、内部電源電位差の減少期間に対応して第１のリフレッシュ周期が設定される。また、内部電源電位差の増加期間に対応して第２のリフレッシュ周期が設定される。さらに、内部電源電位差が第２の電位差が保持される期間に対応して第３のリフレッシュ周期が設定される。
【００９３】
第１および第２のセルフリフレッシュ周期のそれぞれは、第３のセルフリフレッシュ周期よりも短い。したがって、内部電源電位差の増加期間および減少期間のそれぞれにおいては、内部電源電位差が保持される期間よりも短い周期でセルフリフレッシュが行なわれる。
【００９４】
このため、内部電源電位差の増加期間および減少期間におけるメモリセルの蓄積電荷の低下に起因するバンプ等の影響を受けにくくなり、結果的に、動作が安定化する。
【００９５】
請求項６に記載の本発明によれば、第１のリフレッシュ周期と第２のリフレッシュ周期とが異なるため、内部電源電位差の増加状態および減少状態のそれぞれに適したリフレッシュを実行することが可能である。このために、請求項５に記載の本発明よりもさらに動作が安定化する。
【００９６】
請求項７に記載の本発明によれば、内部電源電位差の増加および減少のそれぞれが、複数段階で行なわれるため、内部電源電位差が急激に変化しない。したがって、バンプ等により動作が不安定になる期間である内部電源電位差の増加期間および減少期間のそれぞれの動作が安定化される。
【００９７】
請求項８に記載の本発明によれば、内部電源電位差のステップ状の減少および増加のそれぞれの１段階が、すべてのメモリセルがリフレッシュされる周期の倍数である。このため、内部電源電位差の増加期間および減少期間のバンプ等の影響が減少し、それぞれの動作が安定化される。
【００９８】
請求項９に記載の本発明によれば、セルフリフレッシュ期間規定信号に応答して、トランジスタが導通すると、抵抗手段の抵抗値が減少する。このため、その場合には、出力ノードの電圧、すなわち、内部電源電圧の基準電圧が減少する。これにより、セルフリフレッシュ動作時において内部電源電圧が減少する。
【００９９】
請求項１０に記載の本発明によれば、基準電圧発生手段は、第１の基準電圧供給手段からの第１の基準電圧と第２の基準電圧供給手段からの第２の基準電圧との和を出力ノードから出力する。
【０１００】
第２の基準電圧は、バーンインテストを行なうための基準電圧であるため、セルフリフレッシュ動作時には必要がない。このため、供給停止手段によってセルフリフレッシュ動作時の第１の基準電圧供給手段が停止される。これにより、セルフリフレッシュ動作時の消費電流が減少する。
【０１０１】
請求項１１に記載の本発明によれば、通常動作時においては、差動増幅手段が出力する制御電圧により内部電源電圧が制御される。
【０１０２】
セルフリフレッシュ動作時においては、停止手段により差動増幅手段の動作が停止され、トランジスタ制御手段によりＮチャネルトランジスタが導通させられる。Ｎチャネルトランジスタは、電源ノードと電圧出力ノードとの間に設けられているので、導通すると、外部電源電圧に基づく内部電源電圧が電圧出力ノードに供給される。
【０１０３】
したがって、セルフリフレッシュ動作のスタンバイ時にも電流を消費する差動増幅手段がセルフリフレッシュ時に停止されるので、消費電流が減少する。
【０１０４】
請求項１２に記載の本発明によれば、メモリセルアレイおよび周辺回路に対応して第１および第２の内部電源電圧発生手段が設けられる。第１および第２の内部電源電圧発生手段により発生される第１および第２の内部電源電圧は、セルフリフレッシュ動作時において、第１および第２の電圧制御手段により通常動作時よりも低く制御される。
【０１０５】
このように、メモリセルアレイと周辺回路とで別の内部電源電圧を供給可能である。このため、特に、セルフリフレッシュ時において、メモリセルアレイおよび周辺回路のそれぞれを最適な電源電圧で動作させることができる。
【０１０６】
請求項１３に記載の本発明によれば、昇圧電圧発生手段においては、セルフリフレッシュ動作時に、リング発信手段の発信するパルス信号の周波数が通常動作時よりも低くされる。
【０１０７】
このため、ポンピング手段のポンピング周波数が低くなる。したがって、セルフリフレッシュ動作時の消費電流が減少する。
【０１０８】
請求項１４に記載の本発明によれば、セルフリフレッシュ動作時に、昇圧電圧発生手段においてリング発信手段が停止するとともにポンピング手段から昇圧電圧出力ノードへの昇圧電圧の供給が遮断される。それとともに、Ｎチャネルトランジスタを介して基準電源電圧よりもしきい値電圧分だけ低い昇圧電圧が昇圧電圧出力ノードに供給される。
【０１０９】
このように、セルフリフレッシュ動作時にリング発信手段の動作が停止され、それに従ってポンピング手段の動作も停止されて、別の供給経路から昇圧電圧が供給されるため、セルフリフレッシュ時の消費電流が減少する。
【０１１０】
請求項１５に記載の本発明によれば、請求項１４に記載の基準電源電圧として外部電源電圧が用いられる。これにより、Ｎチャネルトランジスタにより外部電源電圧よりもしきい値電圧分だけ低い電圧が昇圧電圧になる。
【０１１１】
請求項１６に記載の本発明によれば、セルフリフレッシュ動作時に、昇圧電圧発生手段においてリング発信手段が停止するとともに、ポンピング手段から昇圧電圧出力ノードへの昇圧電圧の供給が遮断される。それとともに、外部電源電圧供給手段から外部電源電圧が昇圧電圧として昇圧電圧出力ノードに供給される。
【０１１２】
このように、セルフリフレッシュ動作時にリング発信手段の動作が停止され、それに伴ってポンピング手段の動作も停止されて、別の供給経路から昇圧電圧が供給されるため、セルフリフレッシュ動作時の消費電流が減少する。
【０１１３】
さらに、昇圧電圧が外部電源電圧のレベルとなるため、セルフリフレッシュ動作を通常動作よりも低い内部電源電圧で行なう場合のみならず、セルフリフレッシュ動作を通常動作と同じ内部電源電圧で行なう場合にも用いることが可能となる。
【０１１４】
請求項１７に記載の本発明によれば、ＣＭＯＳ回路およびアナログ回路には、それぞれ対応する第１および第２の内部電源電圧供給手段から第１および第２の内部電源電圧が供給される。第１および第２の内部電源電圧のそれぞれは、セルフリフレッシュ動作時に通常動作時よりも低い電圧にされる。これにより、セルフリフレッシュ動作時の消費電流が減少する。
【０１１５】
また、内部電源電圧の供給源が異なるため、セルフリフレッシュ動作時の第１および第２の内部電源電圧を、ＣＭＯＳ回路およびアナログ回路の各々の安定動作に最適な電圧にすることが可能である。そのようにすれば、ＣＭＯＳ回路およびアナログ回路が安定して動作する。
【０１１６】
請求項１８に記載の本発明によれば、セルフリフレッシュ動作の終了時において、内部電源電位差が通常動作時の電位差のレベルに復帰する場合、その内部電源電位差が所定値と同程度になると、比較手段の出力信号が活性化される。そして、その活性化に応答して、外部出力手段により所定レベルの信号が外部に出力される。
【０１１７】
したがって、セルフリフレッシュ動作の終了後、内部電源電位差が通常動作時の電位差に復帰したことを外部にて知ることが可能となる。
【０１１８】
請求項１９に記載の本発明によれば、セルフリフレッシュ動作時において、第１の内部電源電位差発生手段により発生される第１の内部電源電位および第２の内部電源電位差発生手段により発生される第２の内部電源電位がそれぞれ変化する。
【０１１９】
第１の内部電源電位のレベルは、第１の電位制御手段によって、通常動作時のレベルよりも所定幅低くされる。第２の内部電源電位のレベルは、第２の電位制御手段によって、第１の内部電源電位のレベルの変化幅と同じ幅だけ、通常動作時のレベルよりも高くされる。
【０１２０】
このため、セルフリフレッシュ動作時の内部電源電位差は、通常動作時のその電位差よりも小さくされる。したがって、セルフリフレッシュ動作時において消費電流が減少する。さらに、その場合は、第１の内部電源電位の変化幅と、第２の内部電源電位の変化幅とが等しく、かつそれらが逆に変化する。このため、セルフリフレッシュ時における電位スイングの中心値である内部電源電位差の１／２のレベルの値は、通常動作時のその値に対して変化しない。
【０１２１】
内部電源電位差の１／２のレベルの値は、データの書込および読出の基準の電位であるが、内部電源電位差を変化させてもその値が変化しないため、内部電源電位差の変化時のバンプの影響が全くなくなる。
【０１２２】
請求項２０に記載の本発明によれば、セルフリフレッシュ動作時に内部電源電位差発生手段により発生される内部電源電位差は、少なくとも一定期間、通常動作時の電位差よりも小さくされる。したがって、セルフリフレッシュ動作時の消費電流が減少する。
【０１２３】
また、セルフリフレッシュ動作時におけるリフレッシュは、基本的に、第１のリフレッシュ周期設定手段により設定される標準のリフレッシュ周期で実行される。そして、例外的に、内部電源電位差の減少前におけるリフレッシュは、標準のリフレッシュ周期よりも短い周期で実行される。そのリフレッシュ周期は、第２のリフレッシュ周期設定手段で設定される。
【０１２４】
このため、セルフリフレッシュ動作の開始までに蓄積電荷が減少して厳しい状態となっているメモリセルが、十分な電荷が蓄積された状態にされる。したがって、その時点で、リフレッシュの実力の初期化が行なえる。これにより、内部電源電位差を減少させる場合におけるバンプの影響を受けにくくなり、その結果として動作が安定化する。
【０１２５】
それに加えて、セルフリフレッシュ開始時において、短い周期でセルフリフレッシュを実行するため、メモリセルが、電荷が十分に蓄積された状態になる。このため、リフレッシュの開始時に要求されるリフレッシュの実力に関する条件を、外部からの複雑な制御を行なうことなく満足させることができる。
【０１２６】
請求項２１に記載の本発明によれば、セルフリフレッシュ動作時に内部電源電位差発生手段により発生される内部電源電位差は、少なくとも一定期間、通常動作時の電位差よりも小さくされる。したがって、セルフリフレッシュ動作時の消費電流が減少する。
【０１２７】
また、セルフリフレッシュ動作時におけるリフレッシュは、基本的に第１のリフレッシュ周期設定手段により設定される標準のリフレッシュ周期で実行される。そして、例外的に、内部電源電位差の増加前の所定期間におけるリフレッシュは、標準のリフレッシュ周期よりも短い周期で実行される。そのリフレッシュ周期は、第２のリフレッシュ周期設定手段で設定される。
【０１２８】
このため、内部電源電位差の増加前において、蓄積電荷が減少して厳しい状態となっているメモリセルが、十分な電荷が蓄積された状態にされる。
【０１２９】
これにより、内部電源電位差を増加させる場合におけるバンプの影響を受けにくくなり、その結果として動作が安定化する。
【０１３０】
請求項２２に記載の本発明によれば、セルフリフレッシュ動作時に内部電源電位差発生手段により発生される内部電源電位差は、少なくとも一定期間、通常動作時の電位差よりも小さくされる。したがって、セルフリフレッシュ動作時の消費電流が減少する。
【０１３１】
また、セルフリフレッシュ動作時におけるリフレッシュは、基本的に、第１のリフレッシュ周期設定手段により設定される標準のリフレッシュ周期で実行される。そして、例外的に、内部電源電位差の増加完了後におけるリフレッシュは、標準のリフレッシュ周期よりも短い周期で実行される。そのリフレッシュ周期は、第２のリフレッシュ周期設定手段により設定される。
【０１３２】
このため、内部電源電位差の増加完了までに蓄積電荷が減少して厳しい状態となっているメモリセルが、十分な電荷が蓄積された状態にされる。したがって、その時点で、リフレッシュの実力の初期化が行なえる。したがって、リフレッシュ動作から通常動作に移行する前に要求されるリフレッシュの実力に関する条件を、外部からの複雑な制御を行なうことなく満足させることができる。
【０１３３】
請求項２３に記載の本発明によれば、セルフリフレッシュ動作においては、基本的に、第１のリフレッシュ周期設定手段により設定される標準のリフレッシュ周期でリフレッシュが実行される。そして、例外的に、セルフリフレッシュ動作の開始当初の所定期間においては、第２のリフレッシュ周期設定手段により、標準のリフレッシュ周期よりも短いリフレッシュ周期が設定され、そのリフレッシュ周期でリフレッシュが行なわれる。
【０１３４】
したがって、セルフリフレッシュ動作の開始当初において、メモリセルに十分な電荷が蓄積された状態が実現できる。これにより、その時点で、リフレッシュの実力の初期化が行なえる。請求項２４に記載の本発明によれば、セルフリフレッシュ動作時に、基準電圧発生手段のスイッチング手段により調整可能な基準電圧に基づいて内部電源電位差発生手段により発生される内部電源電位と接地電位との差である内部電源電位差は、通常動作時よりも電位スイングのスイング幅が小さくなるような電位差にされる。したがって、セルフリフレッシュ動作時の消費電流が減少する。
【０１３５】
【実施例】
次に、この発明の実施例を図面に基づいて詳細に説明する。
【０１３６】
第１実施例
まず、第１実施例について説明する。
【０１３７】
以下の説明において、ノーマル動作とは、セルフリフレッシュ動作以外の動作をいい、書込動作および読出動作を含む動作である。
【０１３８】
図１は、第１実施例によるＤＲＡＭのセルフリフレッシュに関連する部分の回路のブロック図である。図１を参照して、この回路には、タイミング発生回路１、内部降圧回路２、遅延回路３、ＡＮＤゲート４１および内部ＲＡＳ発生回路５が含まれる。
【０１３９】
タイミング発生回路１は、外部ロウアドレスストローブ信号ｅｘｔ／ＲＡＳおよび外部コラムアドレスストローブ信号ｅｘｔ／ＣＡＳを受け、これらの信号に応答してセルフリフレッシュイネーブル信号ＳＲＥを発生する。
【０１４０】
内部降圧回路（ＶＤＣ）２は、外部電源ノードＮ１から電源電圧として外部電源電圧ｅｘｔＶｃｃを受けるとともに制御信号として信号ＳＲＥを受ける。内部降圧回路２は、外部電源電圧ｅｘｔＶｃｃを降圧した内部電源電圧ｉｎｔＶｃｃを発生する。また、内部降圧回路２は、信号ＳＲＥに応答して内部電源電圧ｉｎｔＶｃｃのレベルを制御する。
【０１４１】
ＡＮＤゲート４１は、信号ＳＲＥと、その信号ＳＲＥが遅延回路３で遅延された信号とを受け、これらの信号に応答して信号ＳＲＥＤを出力する。
【０１４２】
内部ＲＡＳ発生回路は、信号ｅｘｔ／ＲＡＳおよび信号ＳＲＥＤを受け、これらの信号に応答して内部ロウアドレスストローブ信号ｉｎｔ／ＲＡＳを発生する。この信号ｉｎｔ／ＲＡＳは、セルフリフレッシュ周期を規定する信号である。
【０１４３】
次に、図１の内部ＲＡＳ発生回路５について詳細に説明する。
図２は、第１実施例による内部ＲＡＳ発生回路５の構成を示す回路図である。図２を参照して、この内部ＲＡＳ発生回路５は、リング発信器５１、サイクル変換器５２、インバータ５３、バッファ５４およびＡＮＤゲート５５を含む。
【０１４４】
リング発信器５１は、ＮＡＮＤゲート５１１および複数のインバータよりなるインバータ列５１２を含む。ＮＡＮＤゲート５１１およびインバータ列５１２は、環状に接続される。ＮＡＮＤゲート５１１は、インバータ列５１２の一部のノードからフィードバックされる信号と、信号ＳＲＥＤとを受ける。
【０１４５】
このリング発信器５１においては、信号ＳＲＥＤをトリガ信号として所定周期のパルス信号を発生する。サイクル変換器５２は、リング発信器５１から出力されるパルス信号の間引きを行ない、入力されるパルス信号よりも長い周期のパルス信号を発生する。
【０１４６】
サイクル変換器５２で発生するパルス信号のパルス幅ｔｒｒａｓは、セルフリフレッシュ動作のアクティブ期間を規定するものである。したがって、そのパルス信号のパルス幅ｔｒｒａｓは、低電源電圧での動作状態においても十分な動作マージンを有するような幅に設定される。
【０１４７】
ＡＮＤゲート５５は、サイクル変換器５２から出力されるパルス信号がインバータ５３で反転された信号と、信号ｅｘｔＲＡＳがバッファ５４を経た信号とを受け、これらの信号に応答して信号ｉｎｔ／ＲＡＳを出力する。すなわち、内部アドレスストローブ信号ｉｎｔ／ＲＡＳは、信号ＳＲＥＤがＨレベルであり、かつ、信号ｅｘｔＲＡＳがＨレベルである状態で所定周期のパルス信号となる。
【０１４８】
次に、図１の内部降圧回路２について詳細に説明する。
図３は、第１実施例による内部降圧回路２の構成を示す回路図である。図３を参照して、この内部降圧回路２は、基準電圧発生回路２１、差動増幅回路２２およびＰＭＯＳトランジスタ２３を含む。
【０１４９】
基準電圧発生回路２１は、定電流源２１１、抵抗２１２、抵抗２１３およびＮＭＯＳトランジスタ２１４を含む。外部電源ノードＮ１と、出力ノードＮ７との間に定電流源２１１が接続される。出力ノードＮ７と、接地電位を受ける接地ノードＮ２との間に抵抗２１２および２１３が直列に接続される。出力ノードＮ７と、抵抗２１２および２１３の間のノードとの間にトランジスタ２１４が接続される。このトランジスタ２１４は、ゲートに信号ＳＲＥを受けて動作する。
【０１５０】
この基準電圧発生回路２１は、次のように動作して基準電圧Ｖｒｅｆを発生する。
【０１５１】
定電流源２１１が一定の電流Ｉを発生する。このため、抵抗２１２および２１３とトランジスタ２１４とに定電流源２１１からの電流が流れる。このように流れる電流と、抵抗２１２の抵抗値Ｒ１、抵抗２１３の抵抗値Ｒ２およびトランジスタ２１４の抵抗値Ｒｔｒ（ｔ）とに基づいて、出力ノードＮ７における電圧である基準電圧Ｖｒｅｆが発生する。この基準電圧Ｖｒｅｆは、下記（１）式で表わされる。
【０１５２】
Ｖｒｅｆ＝Ｉ×｛Ｒ１／〔１＋Ｒ１／Ｒｔｒ（ｔ）＋Ｒ２〕｝…（１）
前記（１）式に基づいて、トランジスタ２１４がオンしている場合およびオフしている場合のそれぞれにおける基準電圧Ｖｒｅｆについて説明する。
【０１５３】
トランジスタ２１４が完全にオンしている場合の基準電圧Ｖｒｅｆは、この場合のトランジスタ２１４のオン抵抗をＲｔｒとすると、下記（２）式で表わされる値となる。
【０１５４】
Ｖｒｅｆ＝Ｉ×（Ｒ１／（１＋Ｒ１／Ｒｔｒ）＋Ｒ２）  …（２）
トランジスタ２１４がオフしている場合の基準電圧Ｖｒｅｆは、下記（３）式で表わされる値となる。
【０１５５】
Ｖｒｅｆ＝Ｉ×（Ｒ１＋Ｒ２）  …（３）
このように、基準電圧発生回路２１が発生する基準電圧Ｖｒｅｆは、信号ＳＲＥがＨレベルになるセルフリフレッシュ動作時における電圧が、信号ＳＲＥがＬレベルでなるノーマル動作時の電圧よりも低く設定される。
【０１５６】
トランジスタ２３は、外部電源ノードＮ１と、内部電源電圧出力ノードとしての出力ノードＮ３との間に接続される。差動増幅回路２２は、基準電圧発生回路２１からの基準電圧Ｖｒｅｆを負側入力端子に受け、出力ノードＮ３から出力される内部電源電圧ｉｎｔＶｃｃを正側入力端子に受ける。
【０１５７】
差動増幅回路２２は、それらの信号を差動増幅し、その出力電圧をトランジスタ２３のゲートに与える。トランジスタ２３は、ゲートに受ける電圧に応答して導通状態が制御される。その導通状態の変化により、内部電源電圧ｉｎｔＶｃｃが基準電圧Ｖｒｅｆと同じになるように制御される。
【０１５８】
次に、図１の回路の動作について説明する。
図４は、セルフリフレッシュ動作時における図１の回路の動作タイミングを示すタイミングチャートである。図４を参照して、ＣＢＲタイミングの後、その状態が所定期間保持されると、タイミング発生回路１により信号ＳＲＥがＨレベルに立上げられる。それに応答して、内部降圧回路２が内部電源電圧ｉｎｔＶｃｃをたとえば２．５Ｖから１．５Ｖまで下降させる。
【０１５９】
その後、信号ＳＲＥの立上がりに遅延して遅延回路３の出力信号がＨレベルになり、これによって、信号ＳＲＥＤがＨレベルに立上がる。その立上がりに応答して、内部ＲＡＳ発生回路５が出力する信号ｉｎｔ／ＲＡＳが、所定のリフレッシュ周期ｔｒｃのパルス信号となり、セルフリフレッシュ動作が開始される。
【０１６０】
そのセルフリフレッシュ動作は、たとえば、１．５Ｖの内部電源電圧ｉｎｔＶｃｃで行なわれる。したがって、この場合の電圧スイングのスイング幅は、ノーマル動作時の２．５Ｖよりも小さい１．５Ｖとなる。
【０１６１】
その後、信号ｅｘｔ／ＲＡＳがＨレベルに立上がる。それに応答して、信号ＳＲＥがＬレベルに立下がる。これがセルフリフレッシュ動作停止のトリガとなる。
【０１６２】
信号ＳＲＥがＬレベルに立下がると、それに応答して、内部降圧回路２が内部電源電圧ｉｎｔＶｃｃを、たとえば１．５Ｖから２．５Ｖに上昇させる。また、信号ＳＲＥの立下がりに応答して信号ＳＲＥＤがＬレベルに立下がる。それに応答して、内部ＲＡＳ発生回路５が出力する信号ｉｎｔ／ＲＡＳがパルスの発生を停止し、セルフリフレッシュ動作が終了する。
【０１６３】
このように、図１の回路においては、セルフリフレッシュ動作時の内部電源電圧ｉｎｔＶｃｃのレベルがノーマル動作時の内部電源電圧ｉｎｔＶｃｃのレベルよりも低く制御される。その結果、セルフリフレッシュ動作時の消費電流が低減できる。
【０１６４】
具体的には、内部電源電圧ｉｎｔＶｃｃがノーマル動作時の２．５Ｖからセルフリフレッシュ動作時の１．５Ｖに下げられるという条件下では、セルフリフレッシュ動作時のアクティブ期間の消費電流が１．５／２．５に減少する。
【０１６５】
このように、内部電源電圧を低くすると、アクセス速度は遅くなる。しかし、セルフリフレッシュ動作時においては、アクセス速度は最低限確保されていればよいため、アクセス速度の低下は大きな問題ではない。したがって、セルフリフレッシュ動作時の内部電源電圧ｉｎｔＶｃｃが、セルフリフレッシュ動作に対するマージンを十分に確保できるようなれの電圧であればよい。
【０１６６】
以上のように、第１実施例では、内部回路における容易な制御によりセルフリフレッシュ動作時の消費電流を低減できる。
【０１６７】
なお、以上に説明した内部降圧回路２は、次のような回路であってもよい。図３を参照して、その内部降圧回路において、トランジスタ２１４のゲートと接地ノードＮ２との間に、極性を有するキャパシタＣを設けてもよい。このキャパシタＣは、たとえば、ＭＯＳキャパシタである。
【０１６８】
このようなキャパシタＣを設けると、キャパシタＣの容量により、トランジスタ２１４のゲートが受ける信号ＳＲＥがＬレベルからＨレベルに変化する速度と、その信号ＳＲＥがＨレベルからＬレベルに変化する速度とを異ならせることができる。
【０１６９】
したがって、内部電源電圧ｉｎｔＶｃｃを下降させる期間の長さとそれを上昇させる期間の長さとを異ならせることができる。好ましくは、内部電源電圧ｉｎｔＶｃｃを上昇させる期間を下降させる期間よりも長くする。
【０１７０】
このようにすると、バンプの影響を受けやすい内部電源電圧の上昇期間において、内部電源電圧ｉｎｔＶｃｃをゆっくりと上昇させることができる。したがって、バンプの影響を受けにくくすることができ、動作の安定化を図ることができる。
【０１７１】
第２実施例
次に、第２実施例について説明する。第２実施例においては、セルフリフレッシュ動作時の消費電流を低減させるその他の例として、セルフリフレッシュ動作時に、メモリセルアレイの接地電位を外部接地電位ｅｘｔＧＮＤよりも高く制御する例について説明する。
【０１７２】
図５は、第２実施例によるＤＲＡＭのセルフリフレッシュに関連する部分の回路のブロック図である。図５を参照して、このＤＲＡＭは、メモリセルアレイ１０１、周辺回路１０２、ＶＢＢ発生回路１０３、疑似ＧＮＤ発生回路１０４、ＮＭＯＳトランジスタ１０５，１０６，１０８およびインバータ１０７を含む。
【０１７３】
接地線８００は、外部接地電位ｅｘｔＧＮＤを受ける。周辺回路１０２は、接地線８００に接続される。メモリセルアレイ１０１は、疑似ＧＮＤ発生回路１０４およびトランジスタ１０８のそれぞれを介して接地線８００に接続される。言い換えると、メモリセルアレイ１０１と接地線８００との間に、疑似ＧＮＤ発生回路１０４とトランジスタ１０８とが並列に接続される。
【０１７４】
ＶＢＢ発生回路１０３は、基板電位ＶＢＢを発生させる。ＶＢＢ発生回路１０３と、外部接地電位ｅｘｔＧＮＤを受ける外部接地ノードＮ２との間に、トランジスタ１０５および１０６が直列に接続される。トランジスタ１０５および１０６の間のノードから基板電位がメモリセルアレイ１０１に与えられる。
【０１７５】
インバータ１０７は、図１に示されるような信号ＳＲＥを受け、その信号を反転させてトランジスタ１０５および１０８のそれぞれのゲートに与える。また、トランジスタ１０６のゲートには、信号ＳＲＥが与えられる。
【０１７６】
疑似ＧＮＤ発生回路１０４は、疑似ＧＮＤ電位を発生する。ここで、疑似ＧＮＤ電位とは、メモリセルアレイ１０１におけるビット線のプリチャージレベルと外部接地電位ｅｘｔＧＮＤとの間において新たに発生される接地電位のレベルをいう。
【０１７７】
このような疑似ＧＮＤ電位は、具体的には、疑似ＧＮＤ発生回路１０４において、たとえば次のように発生される。疑似ＧＮＤ発生回路１０４は、メモリセルアレイと接続される疑似ＧＮＤ線およびその疑似ＧＮＤ線と接地線８００との間に接続されたＮＭＯＳトランジスタを含む。疑似ＧＮＤ発生回路１０４においては、接地線８００の電位である外部接地ｅｘｔＧＮＤから前記ＮＭＯＳトランジスタのしきい値電圧だけ高い電位である疑似ＧＮＤ電位が前記疑似ＧＮＤ線に発生する。
【０１７８】
次に、図５の回路の動作について説明する。
ノーマル動作時においては、信号ＳＲＥがＬレベルである。この場合にはトランジスタ１０５および１０８がともにオンし、トランジスタ１０６がオフする。このため、メモリセルアレイ１０１には、ＶＢＢ発生回路１０３によって発生される基板電位がトランジスタ１０５を介して与えられる。それとともに、メモリセルアレイ１０１には、外部接地電位ｅｘｔＧＮＤがトランジスタ１０８を介して与えられる。
【０１７９】
セルフリフレッシュ動作時には、信号ＳＲＥがＨレベルになる。この場合には、トランジスタ１０６がオンし、トランジスタ１０５および１０８がともにオフする。このため、メモリセルアレイ１０１への基板電位の供給が停止される。それとともに、メモリセルアレイ１０１には、接地電位として疑似ＧＮＤ発生回路１０４からの疑似ＧＮＤ電位が供給される。
【０１８０】
このようなセルフリフレッシュ動作時においては、メモリセルアレイ１０１の接地電位が外部接地電位ｅｘｔＧＮＤよりも高い疑似ＧＮＤ電位になるため、メモリセルの電圧スイングのスイング幅が減少する。したがって、セルフリフレッシュ動作時の消費電流が減少する。
【０１８１】
さらに、セルフリフレッシュ動作時においてメモリセルアレイ１０１への基板電位の供給が停止されるので、ＶＢＢ発生回路１０３の消費電流が減少する。このため、セルフリフレッシュ動作時の消費電流がさらに減少することになる。
【０１８２】
なお、セルフリフレッシュ動作時にメモリセルアレイ１０１への基板電位の供給を停止するのは、メモリセルアレイの接地電位が外部接地電位ｅｘｔＧＮＤよりも高い電位に設定されることにより、リーク電流が減少するため、敢えて、基板電位を供給する必要がないためである。
【０１８３】
なお、第１実施例においては、セルフリフレッシュ動作時に内部電源電圧を低くする場合について説明し、第２実施例においては、セルフリフレッシュ動作時に接地電位を上昇させる場合について説明したが、セルフリフレッシュ動作時において、内部電源電圧を低下させかつ接地電位を上昇させる制御を行なってもよい。
【０１８４】
第３実施例
次に、第３実施例について説明する。図６は、第３実施例によるＤＲＡＭのセルフリフレッシュに関連する部分の回路のブロック図である。
【０１８５】
図６の回路が図１の回路と異なるのは、次の点である。セルフリフレッシュ動作開始時に内部電源電圧を下降させる期間を規定する内部電源電圧低下活性化信号ＡＰＤを発生させるためのインバータ４２およびＡＮＤゲート４３が、図１の回路に付加される。
【０１８６】
また、セルフリフレッシュ動作終了時に内部電源電圧を上昇させる期間を規定する内部電源電圧上昇活性化信号ＡＰＵを発生させるためのインバータ４４およびＡＮＤゲート４５が図１の回路に付加されている。さらに、内部ＲＡＳ発生回路５１の構成が図１の内部ＲＡＳ発生回路と異なる。
【０１８７】
ＡＮＤゲート４３は、信号ＳＲＥがインバータ４２で反転された信号と、遅延回路３の出力信号とを受け、それらの信号に応答して信号ＡＰＵを発生する。ＡＮＤゲート４５は、遅延回路３の出力信号がインバータ４４で反転された信号と信号ＳＲＥとを受け、それらの信号に応答して信号ＡＰＤを発生する。
【０１８８】
内部ＲＡＳ発生回路５１は、信号ＡＰＵ、ＡＰＤ、ＳＲＥＤおよびｅｘｔＲＡＳを受け、それらの信号に応答して、内部電源電圧ｉｎｔＶｃｃの下降期間、保持期間および上昇期間のそれぞれに対応した周波数の信号ｉｎｔ／ＲＡＳを発生する。
【０１８９】
次に、内部ＲＡＳ発生回路５１について詳細に説明する。
図７は、内部ＲＡＳ発生回路５１の構成を示すブロック図である。図７を参照して、この内部ＲＡＳ発生回路５１は、リング発信器５０１、ＡＮＤゲート５０２，５０３，５０４、サイクル変換器５０５，５０６，５０７、インバータ５０８，５０９，５１０、バッファ５１１および４入力のＡＮＤゲート５１２を含む。
【０１９０】
リング発信器５０１は、信号ＳＲＥを受け、その信号に応答して所定周期のパルス信号を発生する。ＡＮＤゲート５０２は、信号ＡＰＵおよびリング発信器５０１からのパルス信号を受け、それらの信号に応答して出力信号を発生させる。ＡＮＤゲート５０３は、信号ＡＰＤおよびリング発信器５０１からのパルス信号を受け、それらの信号に応答して出力信号を発生する。ＡＮＤゲート５０４は、信号ＳＲＥＤおよびリング発信器５０１からのパルス信号を受け、それらの信号に応答して出力信号を発生する。
【０１９１】
サイクル変換器５０５は、ＡＮＤゲート５０２からのパルス信号を受け、その信号に基づいて第１の周期ｔｄｒのパルス信号を発生する。サイクル変換器５０６は、ＡＮＤゲート５０３からのパルス信号を受け、その信号に基づいて第２の周期ｔｕｒのパルス信号を発生させる。サイクル変換器５０７は、ＡＮＤゲート５０４からのパルス信号を受け、その信号に基づいて第３の周期ｔｒｃのパルス信号を発生させる。
【０１９２】
サイクル変換器５０５において発生したパルス信号はインバータ５０８を介して反転されてＡＮＤゲート５１２に与えられる。サイクル変換器５０６で発生したパルス信号は、インバータ５０９を介して反転されてＡＮＤゲート５１２に与えられる。サイクル変換器５０７で発生したパルス信号はインバータ５１０を介して反転されてＡＮＤゲート５１２に与えられる。さらに、信号ｅｘｔ／ＲＡＳの反転信号であるｅｘｔＲＡＳがバッファ５１１を介してＡＮＤゲート５１２に与えられる。
【０１９３】
ＡＮＤゲート５１２は、与えられた４つの信号に応答して、信号ｉｎｔ／ＲＡＳを発生する。
【０１９４】
このような内部ＲＡＳ発生回路５１においては、セルフリフレッシュ動作が行なわれる場合には信号ＳＲＥおよび信号ｅｘｔＲＡＳがともにＨレベルになる。このため、リング発信器５０１においてパルス信号が発生される。
【０１９５】
この状態において信号ＡＰＤがＨレベルになると、ＡＮＤゲート５０２からパルス信号が出力される。このため、サイクル変換器５０５からの第１の周期ｔｄｒを有するパルス信号が、インバータ５０８で反転されてＡＮＤゲート５１２に与えられる。この状態においては、インバータ５０９およびインバータ５１０のそれぞれからＡＮＤゲート５１２に与えられる信号はともにＨレベルであるため、ＡＮＤゲート５１２から出力される信号ｉｎｔ／ＲＡＳは第１の周期のパルス信号となる。
【０１９６】
同様に、このような状態において、信号ＳＲＥＤがＨレベルになると、ＡＮＤゲート５１２から出力されるｉｎｔ／ＲＡＳは、第３の周期ｔｒｃのパルス信号となる。さらに同様に、このような状態において、信号ＡＰＵがＨレベルになると、ＡＮＤゲート５１２から第２の周期ｔｕｒのパルス信号が出力される。
【０１９７】
このように、内部ＲＡＳ発生回路５１においては、信号ＡＰＤ、信号ＳＲＥＤおよび信号ＡＰＵのそれぞれに応答して、３種類の周期を有するパルス信号が信号ｉｎｔ／ＲＡＳとして発生される。
【０１９８】
前述した第１〜第３の周期のそれぞれは、内部電源電圧ｉｎｔＶｃｃの下降期間、保持期間および上昇期間のそれぞれについて最適な周期に設定される。なお、前記下降期間および上昇期間は、内部電源電圧ｉｎｔＶｃｃの過渡期であるため、バンプ等の影響を受けやすい。そのため、バンプ等の影響を受けにくくするために、第１の周期ｔｄｒおよび第２の周期ｔｕｒのそれぞれは、前記保持期間における第３の周期ｔｒｃよりも短い周期に設定される。
【０１９９】
これにより、セルフリフレッシュ動作時における内部電源電圧ｉｎｔＶｃｃの下降期間および上昇期間のそれぞれにおいてバンプ等の影響を受けにくくなる。
【０２００】
次に、図６の回路の動作について説明する。
図８は、セルフリフレッシュ動作時の図６の回路の動作タイミングを示すタイミングチャートである。図８の動作タイミングが、図４の動作タイミングと異なるのは、信号ＳＲＥＤ、信号ＡＰＤ、信号ＡＰＵおよび信号ｉｎｔ／ＲＡＳのそれぞれの変化である。
【０２０１】
内部電源電圧ｉｎｔＶ／ｃｃは、図４の場合と同様に変化する。
信号ＳＲＥがＨレベルに立上ると、それに応答して、信号ＡＰＤが立上る。信号ＡＰＤは、内部電源電圧ｉｎｔＶｃｃの下降期間に対応してＨレベルに保持される。これにより、信号ＡＰＤがＨレベルである期間、すなわち内部電源電圧ｉｎｔＶｃｃの下降期間において信号ｉｎｔ／ＲＡＳが第１の周期ｔｄｒを有するパルス信号となり、それに従って第１の周期ｔｄｒでのセルフリフレッシュ動作が実行される。
【０２０２】
その後、遅延回路３における信号の遅延時間の経過後、信号ＡＰＤがＬレベルに立下がるとともに信号ＳＲＥＤがＨレベルに立上る。信号ＳＲＥＤは、内部電源電圧ｉｎｔＶｃｃが低いレベルに保持されている期間に対応してＨレベルに保持される。信号ＳＲＥＤがＨレベルに保持されている期間、すなわち内部電源電圧ｉｎｔＶｃｃの保持期間においては、信号ｉｎｔ／ＲＡＳが第３の周期ｔｒｃを有するパルス信号となる。このため、内部電源電圧ｉｎｔＶｃｃの保持期間においては、第３の周期ｔｒｃでセルフリフレッシュ動作が実行される。
【０２０３】
その後、信号ＳＲＥがＬレベルに立下がる。その立下りに応答して、信号ＳＲＥＤがＬレベルに立下がるとともに信号ＡＰＵがＨレベルに立上る。信号ＡＰＵは、内部電源電圧ｉｎｔＶｃｃの上昇期間に対応してＨレベルに保持される。このため、信号ＡＰＵがＨレベルに保持されている期間、すなわち、内部電源電圧ｉｎｔＶｃｃの上昇期間においては、信号ｉｎｔ／ＲＡＳが第２の周期ｔｕｒを有するパルス信号となる。このため内部電源電圧ｉｎｔＶｃｃの上昇期間においては、第２の周期ｔｕｒでセルフリフレッシュ動作が実行される。
【０２０４】
以上のように、第３実施例では、第１の実施例と同様に、内部回路における容易な制御によりセルフリフレッシュ動作時の消費電流を低減できる。それに加えて、第３実施例では、内部電源電圧ｉｎｔＶｃｃの下降期間および上昇期間のそれぞれにおいて、バンプ等の影響を受けにくい最適な周期でセルフリフレッシュが行なわれるため、第１実施例の場合よりもセルフリフレッシュ動作時の動作の安定化を図ることができる。
【０２０５】
なお、この第３実施例においては、セルフリフレッシュ動作時に内部電源電圧ｉｎｔＶｃｃの下降制御を行なうことにより電圧スイングのスイング幅を小さくしたが、これに限らす、第２実施例に示されるような接地電位の上昇制御を行なってもよい。また、前記下降制御および上昇制御を併用してもよい。
【０２０６】
第４実施例
次に、第４実施例について説明する。
【０２０７】
図９は、第４実施例によるＤＲＡＭのセルフリフレッシュに関連する部分の回路のブロック図である。図９を参照して、図９の回路が、図６の回路と異なるのは、次の点である。
【０２０８】
セルフリフレッシュ動作時における内部電源電圧ｉｎｔＶｃｃの下降および上昇のそれぞれを複数段階で行なうための期間を規定する信号ＳＲＥ１および信号ＳＲＥ２を発生するために、図６の回路に加えて、遅延回路３０、ＯＲゲート４７およびＡＮＤゲート４８が設けられる。
【０２０９】
また、内部降圧回路２１の構成が図６の内部降圧回路２と異なる。
遅延回路３０は、信号ＳＲＥを受け、その信号を遅延させて出力する。ＯＲゲート４７は、信号ＳＲＥと遅延回路３０の出力信号とを受け、それらの信号に応答して信号ＳＲＥ１を発生する。ＡＮＤゲート４８は、遅延回路３０の出力信号と信号ＳＲＥとを受け、それらの信号に応答して信号ＳＲＥ２を発生する。
【０２１０】
内部降圧回路２１は、信号ＳＲＥ１および信号ＳＲＥ２を受け、セルフリフレッシュ動作時における内部電源電圧ｉｎｔＶｃｃの上昇および下降のそれぞれを２段階で行なう。
【０２１１】
次に、図９の内部降圧回路２１について詳細に説明する。
図１０は、第４実施例による内部降圧回路２１の構成を示す回路図である。図１０を参照して、図１０の回路が図３の回路と異なるのは、基準電圧発生回路２４の構成である。
【０２１２】
基準電圧発生回路２４が図３の基準電圧発生回路２１と異なるのは、出力ノードＮ７と抵抗２４２および２４３の間のノードとの間にトランジスタ２１４の他にＮＭＯＳトランジスタ２１５が接続されたことである。この基準電圧発生回路２４においては、トランジスタ２１４が信号ＳＲＥ１をゲートに受け、一方、トランジスタ２１５が、信号ＳＲＥ２をゲートに受ける。
【０２１３】
次に、図１０の内部降圧回路の動作について説明する。その説明においては、図３の内部降圧回路の動作と異なる動作を主に説明する。
【０２１４】
定電流源２１１からの電流は、抵抗２１２および２１３とトランジスタ２１４および２１５に流れる。このように流れる電流と、抵抗２１２の抵抗値Ｒ１、抵抗２１３の抵抗値Ｒ２、トランジスタ２１４の抵抗値Ｒｔｒ１（ｔ）およびトランジスタ２１５の抵抗値Ｒｔｒ２（ｔ）とに基づいて、出力ノードＮ７における電圧である基準電圧Ｖｒｅｆが発生する。この基準電圧Ｖｒｅｆは、下記（４）式で表される。
【０２１５】
Ｖｒｅｆ＝Ｉ×（Ｒ１／（１＋Ｒ１／（Ｒｔｒ１（ｔ）＋Ｒｔｒ２（ｔ）））＋Ｒ２）  …（４）
前記（４）式に基づいて、トランジスタ２１４および２１５のそれぞれの動作状態別に発生する基準電圧Ｖｒｅｆについて説明する。
【０２１６】
トランジスタ２１４および２１５がともに完全にオンしている場合は、この場合のトランジスタ２１４および２１５のそれぞれのオン抵抗をＲｔｒ１およびＲｔｒ２とすると下記（５）式で表される値となる。
【０２１７】
Ｖｒｅｆ＝Ｉ×（Ｒ１／（１＋Ｒ１／（Ｒｔｒ１＋Ｒｔｒ２）＋Ｒ２））…（５）
トランジスタ２１５のみがオフしている場合の基準電圧Ｖｒｅｆは、下記（６）式で表される値となる。
【０２１８】
Ｖｒｅｆ＝Ｉ×（Ｒ１／（１＋Ｒ１／Ｒｔｒ１）＋Ｒ２）  …（６）
トランジスタ２１４および２１５がともにオフしている場合の基準電圧Ｖｒｅｆは、下記（７）式で表される値となる。
【０２１９】
Ｖｒｅｆ＝Ｉ×（Ｒ１＋Ｒ２）  …（７）
このように、内部降圧回路２４においては、基準電圧Ｖｒｅｆが３種類のレベルの電圧になり得る。したがって、内部電源電圧ｉｎｔＶｃｃの下降および上昇のそれぞれを２段階で実行し得る。
【０２２０】
なお、図１０においては、内部電源電圧ｉｎｔＶｃｃを２段階で変化させる回路について説明したが、内部電源電圧ｉｎｔＶｃｃを３段階以上で変化させることも可能である。すなわち、トランジスタ２１４および２１５のようなＮＭＯＳトランジスタを３個以上設け、それぞれを異なる信号で制御するようにすると、内部電源電圧ｉｎｔＶｃｃの下降および上昇を３段階以上で実行することが可能となる。
【０２２１】
次に、図９の回路の動作について説明する。
図１１は、セルフリフレッシュ動作時の図９の回路の動作タイミングを示すタイミングチャートである。図１１に示される信号ＳＲＥ１、信号ＳＲＥ２および内部電源電圧ｉｎｔＶｃｃ以外の信号の変化は、図８に示されるタイミングチャートと同じである。したがって、信号ＳＲＥ１、信号ＳＲＥ２および内部電源電圧ｉｎｔＶｃｃについてのみ説明する。
【０２２２】
図１１、図９および図１０を参照して、信号ＳＲＥが立上ると同時に信号ＳＲＥ１がＨレベルに立上る。それに応答してトランジスタ２１４がオンし、内部電源電圧ｉｎｔＶｃｃが１段階下降される。そして、遅延回路３０の遅延期間経過後、信号ＳＲＥ２がＨレベルに立上る。それに応答してトランジスタ２１５がオンし、内部電源電圧ｉｎｔＶｃｃがさらに１段階下降される。
【０２２３】
そして、信号ＳＲＥが立下がると同時に信号ＳＲＥ２がＬレベルに立下がる。それに応答してトランジスタ２１５がオフし、内部電源電圧ｉｎｔＶｃｃが１段階上昇される。そして、遅延回路３０の遅延期間経過後、信号ＳＲＥ１がＬレベルに立下がる。それに応答してトランジスタ２１４がオフし、内部電源電圧ｉｎｔＶｃｃがさらに１段階上昇される。
【０２２４】
このように、内部電源電圧ｉｎｔＶｃｃの下降および上昇のそれぞれが２段階のステップで実行されると、内部電源電圧ｉｎｔＶｃｃの１回の電圧変化が小さいため、第１および第３の実施例に比べてさらに動作の安定化が図れる。
【０２２５】
また、内部電源電圧を下降および上昇させる期間のそれぞれの１段階の期間ｔ１およびｔ２は、すべてのメモリセルがリフレッシュされるタイミングと同期させる。好ましくは、期間ｔ１およびｔ２が、それぞれ第２の周期ｔｄｒおよび第１の周期ｔｕｒで全メモリセルがリフレッシュされる期間の倍数の期間に設定する。このように設定すると、下降期間および上昇期間のような電源電圧の過渡期におけるバンプの影響が減少される。そのため、動作の安定化を図ることができる。
【０２２６】
第５実施例
次に、第５実施例について説明する。
【０２２７】
第５実施例においては、内部降圧回路における基準電圧発生回路のその他の例について説明する。
【０２２８】
具体的には、バーインテストにおいて、基準電圧を通常の内部電源電圧よりも高くする機能を有する基準電圧発生回路について説明する。
【０２２９】
図１２は、第５実施例による内部降圧回路の基準電圧発生回路の構成を示すブロック図である。この基準電圧発生回路は、たとえば、図３における基準電圧発生回路２１に相当するものである。図１２を参照して、この基準電圧発生回路は、定電流源２５１，２５５、抵抗２５２，２５４、ＰＭＯＳトランジスタ２５３，２５７および差動増幅回路２５６を含む。
【０２３０】
外部電源ノードＮ１と接地ノードＮ２との間に定電流源２５１および抵抗２５２が接続される。定電流源２５１および抵抗２５２の間のノードＮ９が、出力ノードＮ４と接続される。外部電源ノードＮ１と接地ノードＮ２との間にトランジスタ２５３、抵抗２５４および定電流源２５５が直列に接続される。
【０２３１】
トランジスタ２５３は、たとえば図１に示されるようなセルフリフレッシュイネーブル信号ＳＲＥをゲートに受ける。抵抗２５４および定電流源２５５の間のノードＮ８から電圧が出力される。差動増幅回路２５６は、その正側入力端子が出力ノードＮ９に接続され、その負側入力端子がノードＮ８に接続される。
【０２３２】
外部電源ノードＮ１と出力ノードＮ４との間には、トランジスタ２５７が接続される。トランジスタ２５７のゲートは、差動増幅回路２５６の出力電圧を受ける。
【０２３３】
次に、図１２の基準電圧発生回路の動作について説明する。定電流源２５１から抵抗２５２に一定の電流が流れる。これにより、定電流源２５１および抵抗２５２の間のノードの電圧（以下第１の基準電圧と呼ぶ）は常に一定の電圧になる。
【０２３４】
ノーマル動作時においては、信号ＳＲＥがＬレベルであるため、トランジスタ２５３がオンしている。この場合、ノードＮ８の電圧は、外部電源電圧ｅｘｔＶｃｃから抵抗２５４の電圧効果分だけ下がった電圧値になる。すなわち、ノードＮ８の電圧は、外部電源電圧ｅｘｔＶｃｃに依存する。
【０２３５】
バーインテスト時においては、外部電源電圧ｅｘｔＶｃｃが通常の値よりも高く設定されるため、ノードＮ８の電圧は、ノードＮ９の電圧よりも高くなる。したがって、差動増幅回路２５６の出力電圧は、負の電圧となり、これによってトランジスタ２５７が導通する。これにより、外部電源電圧ｅｘｔＶｃｃに基づく電圧が第２の基準電圧として出力ノードＮ４に供給される。
【０２３６】
この場合、基準電圧Ｖｒｅｆは、前記第１の基準電圧と前記第２の基準電圧との和となる。このようにバーインテスト時において基準電圧Ｖｒｅｆが高くなるのでバーインテストの実行が可能となる。
【０２３７】
しかし、セルフリフレッシュ動作時には、前述のようなバーインテストを実行する必要がない。このため、セルフリフレッシュ動作時においては、信号ＳＲＥに応答してトランジスタ２５３をオフさせる。これにより、前記第２の基準電圧を供給する回路が停止する。したがって、セルフリフレッシュ動作時における消費電流を低減できる。
【０２３８】
第６実施例
次に、第６実施例について説明する。前述したような内部降圧回路は、基本的に基準電圧発生回路と差動増幅回路とから構成される。差動増幅回路は、内部電源電圧を基準電圧と常に比較して内部電源電圧を調整する。したがって、セルフリフレッシュ動作のスタンバイ期間において差動増幅回路は、直流的に電流を消費する。
【０２３９】
第６実施例においては、このような無駄な電流の消費をなくすことにより、消費電流の低減を図る例について説明する。
【０２４０】
図１３は、第６実施例による内部降圧回路の構成を示す回路図である。図１３の内部降圧回路において図３と同じものには同一の参照符号を付してある。図１３の内部降圧回路が図３のものと異なるのは、次の点である。
【０２４１】
図１３を参照して、セルフリフレッシュ動作時に差動増幅回路２２の動作を停止し、かつ、ＰＭＯＳトランジスタ２３を介した出力ノードＮ３への外部電源電圧ｅｘｔＶｃｃの供給を停止させるために、ＮＭＯＳトランジスタ２０１、ＰＭＯＳトランジスタ２０２およびインバータ２０３が設けられる。
【０２４２】
また、セルフリフレッシュ動作時に外部電源電圧ｅｘｔＶｃｃに基づく電圧を出力ノードＮ３に供給するために、ＮＭＯＳトランジスタ２０４，２０５，２０６およびインバータ２０７が設けられる。
【０２４３】
トランジスタ２０２は、差動増幅回路２２と接地ノードＮ２との間に接続される。トランジスタ２３のゲートと外部電源ノードＮ１との間にトランジスタ２０２が接続される。トランジスタ２０１は、信号ＳＲＥをゲートに受け、トランジスタ２０２は、インバータ２０３を介して与えられる信号ＳＲＥの反転信号をゲートに受ける。
【０２４４】
外部電源ノードＮ１と出力ノードＮ３との間にトランジスタ２０５が接続される。基準電圧発生回路２１の出力ノードとトランジスタ２０５のゲートとの間にトランジスタ２０４が接続される。また、トランジスタ２０５のゲートと接地ノードＮ２との間にトランジスタ２０６が接続される。トランジスタ２０５はソースホロワを構成する。
【０２４５】
トランジスタ２０４のゲートには、信号ＳＲＥが与えられ、トランジスタ２０６のゲートには、信号ＳＲＥの反転信号が与えられる。
【０２４６】
次に、図１３の内部降圧回路の動作について説明する。ノーマル動作時においては、トランジスタ２０１，２０２，２０４がそれぞれオフし、トランジスタ２０６がオンする。したがって、トランジスタ２０５のゲートには接地電位が供給されるため、トランジスタ２０５がオフする。このため、ノーマル動作時において図１３の内部降圧回路は、図３の回路と同様の動作を行なう。
【０２４７】
一方、セルフリフレッシュ動作時においては、逆に、トランジスタ２０１，２０２，２０４がそれぞれオンし、トランジスタ２０６がオフする。したがって、この場合、差動増幅回路２２が停止される。それとともにトランジスタ２３のゲート電位が外部電源電圧ｅｘｔＶｃｃに基づく電圧になり、トランジスタ２３を介した外部電源電圧ｅｘｔＶｃｃの供給が停止される。
【０２４８】
さらに、それとともに、トランジスタ２０５のゲートにトランジスタ２０４を介して基準電圧Ｖｒｅｆが与えられるため、トランジスタ２０５がオンする。これにより、基準電圧Ｖｒｅｆからトランジスタ２０５のしきい値電圧Ｖｔｈｎだけ低い電圧が出力ノードＮ３に内部電源電圧として供給される。
【０２４９】
このように、セルフリフレッシュ動作時に、差動増幅回路２２が停止されるため、セルフリフレッシュ動作時の消費電流を低減できる。また、セルフリフレッシュ動作時に基準電圧Ｖｒｅｆよりも低い電圧が内部電源電圧となるため、図３の回路と同様にセルフリフレッシュ動作時の消費電流を低減できる。次に、図１３の内部降圧回路のノーマル動作時およびセルフリフレッシュ動作時の基準電圧Ｖｒｅｆおよび内部電源電圧ｉｎｔＶｃｃの具体例について説明する。
【０２５０】
図１４は、図１３の内部降圧回路の基準電圧Ｖｒｅｆおよび内部電源電圧ｉｎｔＶｃｃの一例を示す図である。
【０２５１】
図１４を参照して、たとえば、外部電源電圧ｅｘｔＶｃｃが３．３Ｖである場合、ノーマル動作時の基準電圧Ｖｒｅｆと同じレベル（２．５Ｖ）の内部電源電圧ｉｎｔＶｃｃが発生される。一方、セルフリフレッシュ動作時においては、基準電圧Ｖｒｅｆ（２．５Ｖ）からしきい値電圧Ｖｔｈｎ（１．０Ｖ）だけ低い１．５Ｖの内部電源電圧ｉｎｔＶｃｃが発生される。このように、第６実施例では、内部回路における容易な制御によりセルフリフレッシュ動作時の消費電流を低減できる。
【０２５２】
第７実施例
次に、第７実施例について説明する。ＤＲＡＭにおける内部電源電圧の供給方法として、メモリセルアレイへの供給経路と周辺回路への供給経路とを分離し、メモリセルアレイおよび周辺回路の各々に独立的に内部電源電圧を供給する方法がある。この供給方法は、センスアンプによるセンス動作時に生じる大電流による電圧低下が周辺回路に与える影響を防ぐために用いられる。
【０２５３】
第７実施例では、このような構成を利用し、前述したような、セルフリフレッシュ動作時の内部電源電圧を通常動作時よりも低くする制御をメモリセルアレイと周辺回路とに分けて行なう例について説明する。
【０２５４】
図１５は、第７実施例によるＤＲＡＭのセルフリフレッシュ動作に関連する部分のブロック図である。図１５の回路にはメモリセルアレイ１０１、周辺回路１０２、アレイ用基準電圧発生回路１０９、アレイ用内部降圧回路１１０、周辺用基準電圧発生回路１１１および周辺用内部降圧回路１１２が含まれる。
【０２５５】
アレイ用基準電圧発生回路１０９は、メモリセルアレイ１０１に供給される内部電源電圧ｉｎｔＶｃｃａの基準電圧Ｖｒｅｆａを発生する。このアレイ用基準電圧発生回路１０９は、図１に示されるようなセルフリフレッシュイネーブル信号を受け、その信号に応答して、発生する基準電圧Ｖｒｅｆａのレベルをセルフリフレッシュ動作時に通常動作時よりも低くする。
【０２５６】
アレイ用内部降圧回路１１０は、電源電圧として外部電源電圧ｅｘｔＶｃｃを受け、制御電圧として基準電圧Ｖｒｅｆａを受ける。アレイ用内部降圧回路１１０は、基準電圧Ｖｒｅｆａに基づいて内部電源電圧ｉｎｔＶｃｃａをメモリセルアレイ１０１に供給する。
【０２５７】
周辺用基準電圧発生回路１１１は、周辺回路１０２に供給される内部電源電圧ｉｎｔＶｃｃｐの基準電圧Ｖｒｅｆｐを発生する。この基準電圧発生回路１１１は、信号ＳＲＥを受け、その信号に応答して、基準電圧Ｖｒｅｆｐをセルフリフレッシュ動作時に通常動作時よりも低くする。
【０２５８】
周辺用内部降圧回路１１２は、電源電圧として外部電源電圧ｅｘｔＶｃｃを受け、制御電圧として基準電圧Ｖｒｅｆｐを受ける。周辺用内部降圧回路１１２は、基準電圧Ｖｒｅｆｐに基づいて内部電源電圧ｉｎｔＶｃｃｐを周辺回路１０２に供給する。
【０２５９】
このように、メモリセルアレイ１０１と周辺回路１０２とには、それぞれ独立的に設けられた内部降圧回路１１０および１１２から内部電源電圧ｉｎｔＶｃｃａおよびｉｎｔＶｃｃｐが供給される。したがって、これらの内部電源電圧ｉｎｔＶｃｃａおよびｉｎｔＶｃｃｐのそれぞれを、対応するメモリセルアレイ１０１および周辺回路１０２が安定動作するのに適した電圧に設定することにより、動作の安定化が実現できる。
【０２６０】
次に、図１５の回路により、メモリセルアレイ１０１および周辺回路１０２の各々の内部電源電圧制御の具体例について説明する。
【０２６１】
図１６および図１７は、図１５の回路によるメモリセルアレイ１０１および周辺回路１０２の各々の内部電圧の制御方法を示す図である。
【０２６２】
図１６には、セルフリフレッシュ動作時にメモリセルアレイ１０１の内部電源電圧のみを低く制御する例を示す。図１７には、セルフリフレッシュ動作時に周辺回路の内部電源電圧のみを低く制御する例を示す。
【０２６３】
図１６を参照して、ノーマル動作時においては、周辺回路１０１およびメモリセルアレイ１０２の内部電源電圧ｉｎｔＶｃｃｐおよびｉｎｔＶｃｃａのそれぞれがたとえば２．５Ｖに設定される。そして、セルフリフレッシュ動作時には、メモリセルアレイ１０１について、信号ＳＲＥに応答して基準電圧Ｖｒｅｆａがたとえば１．５Ｖに下げられる。それに従って内部電源電圧ｉｎｔＶｃｃａが１．５Ｖに下げられる。
【０２６４】
次に図１７を参照して、ノーマル動作時には、周辺回路１０２およびメモリセルアレイ１０１の内部電源電圧ｉｎｔＶｃｃｐおよびｉｎｔＶｃｃａがたとえば２．５Ｖに設定される。そして、セルフリフレッシュ動作時には、図１６の場合とは逆に、周辺回路１０２について、信号ＳＲＥに応答して基準電圧Ｖｒｅｆｐがたとえば１．５Ｖに下げられる。それに従って、内部電源電圧ｉｎｔＶｃｃｐが１．５Ｖに下げられる。
【０２６５】
また、その他の例としては、セルフリフレッシュ動作時に周辺回路１０２およびメモリセルアレイ１０１の各々の内部電源電圧をともに下げてもよい。
【０２６６】
このように、第７の実施例においては、セルフリフレッシュ動作時に、周辺回路およびメモリセルアレイの内部電源電圧を一方のみまたは両方下げることにより、セルフリフレッシュ動作時における消費電流を低減することができる。
【０２６７】
なお、この第７実施例においては、セルフリフレッシュ動作時に内部電源電圧の下降制御を行なうことにより電圧スイングのスイング幅を小さくしたが、これに限らず、第２実施例に示されるような接地電位の上昇制御を行なってもよい。また、前記下降制御および前記上昇制御を併用してもよい。
【０２６８】
第８実施例
ＤＲＡＭでは、チップ内に、ワード線の昇圧電圧供給回路としての昇圧電圧発生回路が設けられている。この昇圧電圧発生回路は、基本的に、リング発信器およびポンピング回路にて構成される。この昇圧回路においては、リング発信器の周波数の変化に従って消費電流が変化する。具体的には、リング発信器の周波数が低くなると消費電流が減少する。
【０２６９】
このような昇圧電圧発生回路は、ノーマル動作時において、アクセス速度の高速化のために、どのような負荷に対しても常に所定の昇圧電圧を安定して発生する必要がある。
【０２７０】
しかし、セルフリフレッシュ動作時においては、アクセス速度をシビアに気にする必要がない。このため、セルフリフレッシュ動作時においては、ノーマル動作時よりもリング発信器の周波数を低くしてポンピング回路のポンピング周波数を低くしてもよい。
【０２７１】
第８実施例においては、セルフリフレッシュ動作時において、リング発信器の周波数をノーマル動作時よりも低くしてポンピング回路のポンピング周波数を低くする例について説明する。
【０２７２】
図１８は、第８実施例による昇圧電圧発生回路の構成を示す回路図である。図１８を参照して、この昇圧電圧発生回路は、リング発信器６１およびポンピング回路６２を含む。リング発信器６１は、複数のインバータよりなるインバータ列６１１、トランスファーゲート６１２および６１３を含む。
【０２７３】
インバータ列６１１は、その最終段のインバータと、初段のインバータとの間に設けられたトランスファーゲート６１３を介して環状に接続される。さらに、インバータ列６１１は、その最終段のインバータおよび初段のインバータの間の所定のノードと、初段のインバータとの間に設けられたトランスファーゲート６１２を介して環状に接続される。インバータ列６１１の最終段のインバータからポンピング回路６２にパルス信号が与えられる。
【０２７４】
トランスファーゲート６１３は、図１に示されるようなセルフリフレッシュイネーブル信号ＳＲＥをＮチャネル側のゲートに受け、Ｐチャネル側のゲートに信号ＳＲＥの反転信号である信号／ＳＲＥを受ける。トランスファーゲート６１２は、Ｎチャネル側のゲートに信号／ＳＲＥを受け、Ｐチャネル側のゲートに信号ＳＲＥを受ける。
【０２７５】
このようなインバータ列６１１の最終段のインバータからポンピング回路６２にパルス信号が与えられる。ポンピング回路６２は、リング発信器６１から出力されるパルス信号に応答してポンピング動作を行ない、昇圧電圧Ｖｐｐを発生する。
【０２７６】
この昇圧電圧発生回路においては、信号ＳＲＥがＬレベルである場合には、トランスファーゲート６１２がオンするとともにトランスファーゲート６１３がオフする。その結果、トランスファーゲート６１２を介在させた第１のインバータチェーンが形成される。
【０２７７】
一方、信号ＳＲＥがＨレベルである場合には、トランスファーゲート６１２がオフするとともにトランスファーゲート６１３がオンする。その結果、トランスファーゲート６１３を介在させた第２のインバータチェーンが形成される。前記第２のインバータチェーンは、前記第１のインバータチェーンよりも長い。
【０２７８】
したがって、図１８中のパルス波形が示すように、セルフリフレッシュ動作時には、ノーマル動作時よりも低い周波数のパルス信号がリング発信器６１により発生する。このため、そのパルス信号を受けたポンピング回路６２は、セルフリフレッシュ動作時にノーマル動作時よりも低い周波数でポンピングを行なう。
【０２７９】
このように、セルフリフレッシュ動作時にノーマル動作時よりも低い周波数でポンピングが行なわれるため、セルフリフレッシュ動作時の消費電流を低減できる。
【０２８０】
第９実施例
次に、第９実施例について説明する。
【０２８１】
第９実施例では、第８実施例のようにセルフリフレッシュ動作時の消費電流を低減するその他の昇圧電圧発生回路について説明する。
【０２８２】
図１９は、第９実施例による昇圧電圧発生回路の構成を示す回路図である。
図１９を参照して、この昇圧電圧発生回路は、リング発信器６１、ポンピング回路６２、外部電圧供給回路６３および遮断回路６４を含む。
【０２８３】
リング発信器６１は、ＮＯＲゲート６１４およびインバータ列６１１を含む。ＮＯＲゲート６１４およびインバータ列６１１は、環状に接続される。ＮＯＲゲート６１４の一方の入力端子には、図１に示されるようなセルフリフレッシュイネーブル信号が入力される。ポンピング回路６２は、キャパシタ６２１、ダイオード６２２および６２３を含む。キャパシタ６２１およびダイオード６２２は、リング発信器６１と遮断回路６４との間に接続される。ダイオード６２３は、内部電源電圧ｉｎｔＶｃｃを受ける内部電源ノードＮ１０と、キャパシタ６２１およびダイオード６２２の間のノードとの間に接続される。
【０２８４】
遮断回路６４は、ＰＭＯＳトランジスタ６４１を含む。トランジスタ６４１は、ダイオード６２２と出力ノードＮ５との間に接続され、ゲートに信号ＳＲＥを受ける。外部電圧供給回路６３は、ＮＭＯＳトランジスタ６３１を含む。トランジスタ６３１は、外部電源ノードＮ１と出力ノードＮ５との間に接続され、ゲートに信号ＳＲＥを受ける。
【０２８５】
次に、図１９の昇圧電圧発生回路の動作について説明する。
ノーマル動作の場合は次のように動作する。信号ＳＲＥがＬレベルである。このため、リング発信器６１からポンピング回路６２にパルス信号がきょうきゅうされる。そして、ポンピング回路６２は、供給されたパルス信号に応答してポンピング動作を行ない、昇圧電圧Ｖｐｐを発生する。
【０２８６】
この場合、トランジスタ６４１は、オンしているため、昇圧電圧Ｖｐｐは、トランジスタ６４１を介して出力ノードＮ５に供給される。また、その場合には、トランジスタ６３１がオフしているため、出力ノードＮ５にはトランジスタ６４１を介した昇圧電圧が供給される。
【０２８７】
一方、セルフリフレッシュ動作時の場合は次のように動作する。信号ＳＲＥがＨレベルである。このため、リング発信器６１が停止する。それに従って、ポンピング回路６２のポンピング動作も停止する。さらに、トランジスタ６４１がオフしているので、ポンピング回路６２からの昇圧電圧が出力ノードＮ５に供給されない。
【０２８８】
一方、トランジスタ６３１がオンするので、外部電源電圧ｅｘｔＶｃｃよりもトランジスタ６３１のしきい値電圧だけ低い電圧が外部電圧供給回路６３から出力ノードＮ５に供給される。
【０２８９】
次に、セルフリフレッシュ動作時にポンピング回路６２からの電圧の供給を遮断する理由について説明する。たとえば、セルフリフレッシュ動作時に内部電源電圧ｉｎｔＶｃｃをたとえば１．５Ｖとすると、ワード線の昇圧レベルは、たとえば２．２Ｖ以上必要である。図１９の回路の場合は、外部電源電圧がたとえば３．３Ｖであれば、この３．３Ｖからトランジスタ６３のしきい値電圧だけ低い電圧は、２．５Ｖ程度とすることが可能である。
【０２９０】
したがって、ワード線の昇圧レベルは、前述の２．２Ｖよりも高い２．５Ｖの電圧を確保できる。このため、リング発信器６１およびポンピング回路６２を停止させても支障はない。
【０２９１】
このように、第９実施例ではセルフリフレッシュ動作時にリング発信器６１およびポンピング回路６２を停止し、昇圧電圧を、外部電源電圧ｅｘｔＶｃｃに基づく電圧で代用するため、セルフリフレッシュ動作時の消費電流を低減できる。
【０２９２】
第１０実施例
次に、第１０実施例について説明する。
【０２９３】
第１０実施例は、第９実施例において説明した外部電圧供給回路６３のその他の例である。
【０２９４】
図２０は、第１０実施例による昇圧電圧発生回路の外部電圧供給回路の構成を示す回路図である。
【０２９５】
図２０を参照して、この外部電圧供給回路６３０は、インバータ６３２およびＰＭＯＳトランジスタ６３３を含む。トランジスタ６３３は、外部電源ノードＮ１と出力ノードＮ５との間に接続される。インバータ６３２は、信号ＳＲＥを反転させてトランジスタ６３３のゲートに与える。
【０２９６】
この外部電圧供給回路６３０においては、セルフリフレッシュ動作時にトランジスタ６３３がオンする。これにより、出力ノードＮ５には、外部電源電圧ｅｘｔＶｃｃと同じレベルの電圧が昇圧電圧として供給される。
【０２９７】
このように、セルフリフレッシュ動作時の昇圧電圧が外部電源電圧ｅｘｔＶｃｃと同じレベルになるため、このような外部電圧供給回路６３０を備えた昇圧電圧発生回路は、セルフリフレッシュ動作時にノーマル動作時よりも低いレベルの内部電源電圧を発生するのみならず、セルフリフレッシュ動作時にノーマル動作時と同じレベルの内部電源電圧を発生する場合でも使用可能である。
【０２９８】
次に、セルフリフレッシュ動作時の昇圧電圧を外部電源電圧ｅｘｔＶｃｃと同じレベルにすることが妥当である理由について説明する。
【０２９９】
たとえば、セルフリフレッシュ動作時の内部電源電圧をノーマル動作時の場合と同じ２．５Ｖのレベルにする場合、ワード線の昇圧レベルは、メモリセルのトランスファーゲートトランジスタのしきい値電圧（たとえば０．５Ｖ）だけ高い３．０Ｖ以上必要である。
【０３００】
図２０の外部電圧供給回路６３０を備えた昇圧電圧発生回路では、外部電源電圧ｅｘｔＶｃｃがたとえば３．３Ｖであれば、ワード線の昇圧レベルを３．０Ｖ以上に確保できる。
【０３０１】
このように第１０実施例においては、セルフリフレッシュ動作時にリング発信器およびポンピング回路を停止し、昇圧電圧を外部電源電圧と同じレベルの電圧で代用するため、セルフリフレッシュ動作時の消費電流を低減できる。
【０３０２】
第１１実施例
次に、第１１実施例について説明する。
【０３０３】
ＤＲＡＭの周辺回路を機能的に大きく類別すると、周辺回路は、ＣＭＯＳ論理で動作するＣＭＯＳ回路と、アナログ的に動作するアナログ回路とに分けられる。
【０３０４】
前記ＣＭＯＳ回路は、かなり低い内部電源電圧でも正常に動作するが、前記アナログ回路は、あまりに低い内部電源電圧では正常に動作しない。
【０３０５】
したがって、第１１実施例では、セルフリフレッシュ動作時の前記アナログ回路の動作の安定を図るために、内部電源電圧の供給方法として、前記ＣＭＯＳ回路と前記アナログ回路との電源線を分離し、これらの回路に異なる内部電源電圧を供給する例について説明する。
【０３０６】
図２１は、第１１実施例による周辺回路の電源供給系の回路構成を示すブロック図である。
【０３０７】
図２１においては、ＣＭＯＳ回路１１３，１１３、アナログ回路１１４、第１の内部降圧回路１１５および第２の内部降圧回路１１６が示される。このＣＭＯＳ回路１１３，１１３およびアナログ回路１１４は、周辺回路を構成する。
【０３０８】
第１の内部降圧回路１１５は、第１の内部電源電圧ｉｎｔＶｃｃ１を発生する。第１の内部降圧回路１１５は、図１に示されるようなセルフリフレッシュイネーブル信号ＳＲＥを受け、その信号に応答してセルフリフレッシュ動作時にノーマル動作時よりも第１の内部電源電圧ｉｎｔＶｃｃ１を低く制御する。第２の内部降圧回路１１６は、第２の内部電源電圧ｉｎｔＶｃｃ２を発生する。第２の内部降圧回路１１６は、信号ＳＲＥを受け、その信号に応答して、セルフリフレッシュ動作時にノーマル動作時よりも第２の内部電源電圧ｉｎｔＶｃｃ２のレベルを低く制御する。
【０３０９】
この第２の内部降圧回路１１６においてセルフリフレッシュ動作時に発生する第２の内部電源電圧ｉｎｔＶｃｃ２のレベルは、セルフリフレッシュ動作時の第１の内部電源電圧ｉｎｔＶｃｃ１のレベルよりも高いレベルに設定される。
【０３１０】
第１の内部電源電圧ｉｎｔＶｃｃ１は、ＣＭＯＳ回路１１３に供給される。第２の内部電源電圧ｉｎｔＶｃｃ２は、アナログ回路１１４に供給される。
【０３１１】
次に、図２１に示される第１の内部降圧回路１１５および第２の内部降圧回路１１６の動作について説明する。図２２は、図２１の第１および第２の内部降圧回路１１５および１１６の動作タイミングを示すタイミングチャートである。
【０３１２】
図２２を参照して、ノーマル動作時においては、第１の内部電源電圧ｉｎｔＶｃｃ１と第２の内部電源電圧ｉｎｔＶｃｃ２とが同じレベル（たとえば３．３Ｖ）に設定される。そして、セルフリフレッシュ動作時には、信号ＳＲＥの立上りに応答して、第１の内部電源電圧ｉｎｔＶｃｃ１が１．５Ｖまで下降される。一方、第２の内部電源電圧ｉｎｔＶｃｃ２は、信号ＳＲＥの立上りに応答してたとえば２．０Ｖのレベルまで下降される。
【０３１３】
このように、第１および第２の内部電源電圧ｉｎｔＶｃｃ１およびｉｎｔＶｃｃ２はともにセルフリフレッシュ動作時に下降されるが、第２の内部電源電圧ｉｔｎＶｃｃ２は第１の内部電源電圧ｉｎｔＶｃｃ１よりも高いレベルに設定されるため、セルフリフレッシュ動作時におけるアナログ回路１１４の誤動作が防がれる。
【０３１４】
このように、第１１実施例においては、周辺回路におけるＣＭＯＳ回路およびアナログ回路に対してそれぞれに異なる内部降圧回路から内部電源電圧を供給するようにし、かつ、セルフリフレッシュ動作時におけるアナログ回路の内部電源電圧がＣＭＯＳ回路の内部電源電圧よりも高いレベルになるようにしたため、セルフリフレッシュ動作時における消費電流の低減が実現できるとともに周辺回路の安定動作を確保することもできる。
【０３１５】
なお、この第１１実施例においては、セルフリフレッシュ動作時に内部電源電圧の下降制御を行なうことにより電圧スイングのスイング幅を小さくしたが、これに限らず、第２実施例に示されるような接地電位の上昇制御を行なってもよい。また、前記下降制御および前記上昇制御を併用してもよい。
【０３１６】
第１２実施例
次に、第１２実施例について説明する。
【０３１７】
以上の実施例で説明したようにセルフリフレッシュ動作時の内部電源電圧のレベルをノーマル動作時よりも低く制御する場合、そのセルフリフレッシュ動作の終了後にノーマル動作を行なうときには、その際に内部電源電圧がノーマル動作時のレベルに復帰しているか否かを外部のシステムにおいて確認する必要がある。
【０３１８】
第１２実施例においては、そのような内部電源電圧の復帰状態を示す信号を外部に出力する回路について説明する。
【０３１９】
図２３は、セルフリフレッシュ動作終了後の内部電源電圧の復帰状態を示す信号を外部に出力する回路のブロック図である。
【０３２０】
図２３を参照して、この回路は、タイミング発生回路７０１、内部降圧回路７０２、比較回路７０３、ＮＯＲゲート７０４およびＮＭＯＳトランジスタ７０５を含む。なお、出力バッファ７０６は、データを出力するためのバッファである。
【０３２１】
タイミング発生回路７０１は、ｅｘｔ／ＣＡＳ信号の反転信号である信号ｅｘｔＣＡＳおよび信号ＳＲＥを受け、それらの信号に応答して、出力信号を発生する。タイミング発生回路７０１は、信号ｅｘｔＣＡＳがＨレベルであり、かつ、信号ＳＲＥがＬレベルである場合にのみ出力信号をＬレベルとし、それ以外の場合には、出力信号をＨレベルとする。
【０３２２】
内部降圧回路７０２は、内部電源電圧ｉｎｔＶｃｃを発生する。比較回路７０３は、内部電源電圧ｉｎｔＶｃｃと所定の基準電圧Ｖｒｅｆ０を受ける。この基準電圧Ｖｒｅｆ０は、内部電源電圧ｉｎｔＶｃｃがノーマル動作時のレベルに復帰したことを判別するための基準レベルである。この基準電圧Ｖｒｅｆ０は、内部降圧回路７０２の内部の基準電圧であってもよく、また、それ以外の信号を用いてもよい。
【０３２３】
比較回路７０３は、内部電源電圧ｉｎｔＶｃｃが基準電圧Ｖｒｅｆ０以上になると出力信号をＬレベルとし、内部電源電圧ｉｎｔＶｃｃが基準電圧Ｖｒｅｆ０よりも低い場合には出力信号をＨレベルとする。
【０３２４】
トランジスタ７０５は、外部電源ノードＮ１とデータ出力ピンである出力ノードＮ６との間に接続される。ＮＯＲゲート７０４は、比較回路７０３の出力信号およびタイミング発生回路７０１の出力信号を受け、それらの信号に応答する出力信号をトランジスタ７０５のゲートに与える。
【０３２５】
トランジスタ７０５は、ゲートに与えられる信号に応答して導通状態が変化する。出力ノードＮ６の電位は、トランジスタ７０５が導通している場合にＨレベルとなる。これにより、外部出力信号ｅｘｔＤＱがＨレベルとなる。このＨレベルは、外部電源電圧ｅｘｔＶｃｃに基づく電圧である。逆に、トランジスタ７０５が導通していない場合には、出力ノードＮ６の電圧は、ハイインピーダンス状態となり、外部出力信号ｅｘｔＤＱもハイインピーダンス状態となる。
【０３２６】
次に、図２３の回路の動作について説明する。図２４は、図２３の回路の動作タイミングを示すタイミングチャートである。
【０３２７】
図２３および図２４を参照して、セルフリフレッシュ動作の終了のトリガとなる信号ｅｘｔ／ＲＡＳがＨレベルに立上ると、信号ＳＲＥがＬレベルに立下る。それに応答して、内部電源電圧ｉｎｔＶｃｃが上昇を開始する。その場合、信号ｉｎｔ／ＣＡＳがＬレベルであるため、信号ｅｘｔＣＡＳがＨレベルであり、かつ信号ＳＲＥがＬレベルであるという条件が満たされるので、タイミング発生回路７０１の出力信号がＬレベルになる。
【０３２８】
その後、内部電源電圧ｉｎｔＶｃｃが基準電圧Ｖｒｅｆ０以上になると、比較回路７０３の出力信号がＬレベルになる。その時点で、トランジスタ７０５がオンし、外部出力信号ｅｘｔＤＱがＨレベルに立上がる。
【０３２９】
その後、信号ｅｘｔ／ＣＡＳがＨレベルに立上がるため、信号ｅｘｔＣＡＳがＬレベルになり、トランジスタ７０５がオフする。これにより、外部出力信号ｅｘｔＤＱがＬレベルに立下がる。
【０３３０】
なお、内部電源電圧がノーマル動作時のレベルに復帰した場合に、外部出力信号ｅｘｔＤＱをＨレベルになるようにしたが、これに限らず、そのような場合に外部出力信号ｅｘｔＤＱをＬレベルなどどのようなレベルにしてもよい。
【０３３１】
このように、第１２実施例においては、セルフリフレッシュ動作の終了後に内部電源電圧が通常動作時のレベルに復帰した場合に所定レベルの信号が出力されるため、外部のシステムにおいてそのような状態を確認することができる。
【０３３２】
なお、第１２実施例においては、セルフリフレッシュ動作時に内部降圧回路７０２によって内部電源電圧を制御したが、これに限らず、実施例２に示されるような接地電位の制御を行なってもよい。また、それらの制御を併用してもよい。
【０３３３】
第１３実施例
次に、第１３実施例について説明する。この第１３実施例においては、第１２実施例の変形例について説明する。図２５は、第１３実施例によるセルフリフレッシュ動作終了後の内部電源電圧の復帰状態を示す信号を外部に出力する回路のブロック図である。
【０３３４】
図２５を参照して、この回路は、タイミング発生回路７０１、トランジスタ７０７を含む。タイミング発生回路７０１は、図２３におけるものと同じものである。
【０３３５】
トランジスタ７０７は、内部電源ノードＮ４と出力ノードＮ６との間に接続され、ゲートにタイミング発生回路７０１の出力信号を受ける。トランジスタ７０７は、ゲートに受ける信号のレベルに応答して導通状態が変化する。
【０３３６】
トランジスタ７０７がオンすると、外部出力信号ｅｘｔＤＱはＨレベルとなる。一方、トランジスタ７０７がオフしている状態では、外部出力信号ｅｘｔＤＱがハイインピーダンス状態となる。したがって、外部出力信号ｅｘｔＤＱは、内部電源電圧ｉｎｔＶｃｃに依存するレベルの信号となる。
【０３３７】
次に、図２５の回路の動作について説明する。図２６は、図２５の回路の動作タイミングを示すタイミングチャートである。図２６および図２５を参照して、信号ｅｘｔ／ＲＡＳがＨレベルに立上り、それに応答して信号ＳＲＥがＬレベルに立下がると、それに応答して内部電源電圧ｉｎｔＶｃｃが上昇を開始する。
【０３３８】
その場合、信号ｅｘｔ／ＣＡＳがＬレベルであるため、信号ｅｘｔＣＡＳがＨレベルであり、かつ信号ＳＲＥがＬレベルになる。このため、タイミング発生回路７０１の出力信号がＬレベルになる時点でトランジスタ７０７がオンする。
【０３３９】
したがって、外部出力信号ｅｘｔＤＱが内部電源電圧ｉｎｔＶｃｃの増加に従って増加する。
【０３４０】
その後、信号ｅｘｔ／ＣＡＳがＨレベルに立上がるため、信号ｅｘｔ／ＣＡＳがＬレベルになり、トランジスタ７０７がオフする。これにより外部出力信号ｅｘｔＤＱがＬレベルに立下がる。
【０３４１】
なお、外部出力信号ｅｘｔＤＱのレベルは、内部電源電圧ｉｎｔＶｃｃのレベルと同じレベルとなっているが、これに限らず、内部電源電圧ｉｎｔＶｃｃからＮＭＯＳトランジスタのしきい値電圧分だけ低下した電圧等、内部電源電圧ｉｎｔＶｃｃに追従して変動するレベルの信号であればその他の信号でもよい。
【０３４２】
このように、第１３実施例においては、第１２実施例と同様にセルフリフレッシュ動作終了後に内部電源電圧のレベルがノーマル動作時のレベルまで復帰した状態を示す信号を出力するため、外部のシステムにおいてそのような状態を確認することができる。
【０３４３】
なお、この第１３実施例においては、セルフリフレッシュ動作時に内部降圧回路によって内部電源電圧を低くする制御をしたが、これに限らず、第２実施例に示されるような接地電位の上昇制御を行なってもよい。また、これらの制御を併用してもよい。
【０３４４】
第１４実施例
次に、第１４実施例について説明する。第１４実施例においては、セルフリフレッシュ動作時に、内部電源電圧を低下させる制御および接地電位を上昇させる制御を行ない、その際に、１／２Ｖｃｃのレベルを変化させないようにする例について説明する。
【０３４５】
図２７は、第１４実施例によるＤＲＡＭのセルフリフレッシュに関する部分の回路図である。
【０３４６】
図２７を参照して、このＤＲＡＭは、内部降圧回路１０００、メモリセルアレイ１０１および疑似ＧＮＤ発生回路２０００を含む。
【０３４７】
内部降圧回路１０００は、基準電圧発生回路１０１０、差動増幅回路１０２０およびＮＭＯＳトランジスタ１０３０を含む。
【０３４８】
基準電圧発生回路１０１０は、ＰＭＯＳトランジスタ１０１１，１０１２，１０１８、ＮＭＯＳトランジスタ１０１７，１０１９、定電流源１０１３および抵抗１０１４，１０１５，１０１６を含む。
【０３４９】
外部電源ノードＮ１と接地ノードＮ２との間に、トランジスタ１０１１および定電流源１０１３が直列に接続される。外部電源ノードＮ１と接地ノードＮ２との間には、トランジスタ１０１２、抵抗１０１４，１０１５および１０１６も直列に接続される。抵抗１０１５および１０１６の間のノードと、接地ノードＮ２との間にトランジスタ１０１７が接続される。
【０３５０】
トランジスタ１０１１および１０１２のそれぞれのゲートが、トランジスタ１０１１および定電流源１０１３の間のノードＮ１０に接続される。
【０３５１】
トランジスタ１０３０は、外部電源ノードＮ１と出力ノードＮ１００との間に接続される。トランジスタ１０１２および抵抗１０１４の間のノードＮ１１と、トランジスタ１０３０のゲートとの間にトランジスタ１０１８が接続される。トランジスタ１０３０のゲートと、接地ノードＮ２との間にトランジスタ１０１９が接続される。トランジスタ１０３０のゲートが受ける電圧を、以下の説明においてリフレッシュ時基準電圧ＶｒｅｆＲと呼ぶ。
【０３５２】
トランジスタ１０１７は、たとえば、図１に示されるような信号ＳＲＥをゲートに受ける。トランジスタ１０１８および１０１９は、信号ＳＲＥの反転信号／ＳＲＥをそれぞれのゲートに受ける。
【０３５３】
差動増幅回路１０２０は、差動増幅器１０２１、ＰＭＯＳトランジスタ１０２２，１０２４およびＮＭＯＳトランジスタ１０２３を含む。
【０３５４】
差動増幅器１０２１は、負側入力端子がノードＮ１２と接続され、正側入力端子が出力ノードＮ１００と接続される。これにより、差動増幅器１０２１には、ノードＮ１２からノーマル時基準電圧ＶｒｅｆＮを受けるとともに、出力ノードＮ１００から内部電源電圧ｉｎｔＶｃｃＡを受ける。
【０３５５】
外部電源ノードＮ１と出力ノードＮ１００との間にトランジスタ１０２２が接続される。このトランジスタ１０２２は、ゲートに差動増幅器１０２１の出力電圧を受ける。外部電源ノードＮ１と、トランジスタ１０２２のゲートとの間にトランジスタ１０２４が接続される。差動増幅器１０２１と接地ノードＮ２との間にトランジスタ１０２３が接続される。トランジスタ１０２３および１０２４のそれぞれは、ゲートに、信号／ＳＲＥを受ける。
【０３５６】
このように構成された差動増幅回路１０２０は、図１３に示されたものとほぼ同様の構成である。したがって、この差動増幅回路１０２０は、内部電源電圧ｉｎｔＶｃｃＡがノーマル時基準電圧ＶｒｅｆＮと一致するように、内部電源電圧ｉｎｔＶｃｃＡを制御する。出力ノードＮ１００からメモリセルアレイ１０１に内部電源電圧ｉｎｔＶｃｃＡが供給される。
【０３５７】
このような内部降圧回路１０００は、信号ＳＲＥがＬレベルである場合にノーマル時基準電圧ＶｒｅｆＮに基づく内部電源電圧ｉｎｔＶｃｃＡをメモリセルアレイ１０１に供給する。一方、信号ＳＲＥがＨレベルである場合に内部降圧回路１０００は、リフレッシュ時基準電圧ＶｒｅｆＲに基づく内部電源電圧ｉｎｔＶｃｃＡをメモリセルアレイ１０１に供給する。
【０３５８】
疑似ＧＮＤ発生回路２０００は、ＰＭＯＳトランジスタ２００１，２００４、ＮＭＯＳトランジスタ２００２および抵抗２００３を含む。外部電源ノードＮ１と接地ノードＮ２との間にトランジスタ２００１、２００２２および抵抗２００３が直列に接続される。
【０３５９】
出力ノードＮ２００と接地ノードＮ２との間にトランジスタ２００４が接続される。トランジスタ２００４は、ゲートがトランジスタ２００２および抵抗２００３の間のノードＮ１３に接続される。以下の説明において、トランジスタ２００４のゲートが受ける電位をＶＢＳＧと呼ぶ。トランジスタ２００１は、ゲートがノードＮ１０と接続される。トランジスタ２００２は、ゲートに信号ＳＲＥを受ける。
【０３６０】
このような疑似ＧＮＤ発生回路２０００は、ノードＮ１３の電位ＶＢＳＧに応答する疑似ＧＮＤ電位ＢＳＧをノードＮ２００からメモリセルアレイ１０１に供給する。この疑似ＧＮＤ電位ＢＳＧは、信号ＳＲＥがＨレベルである場合に、信号ＳＲＥがＬレベルである場合よりも高い電位をメモリセルアレイ１０１に供給する。
【０３６１】
次に、図２７の回路の動作について説明する。以下の説明においては、抵抗１０１４、１０１５、１０１６および２００３のそれぞれの抵抗値をＲ１、Ｒ２、Ｒ３およびＲ４とする。ここでは、抵抗値Ｒ３およびＲ４が等しいと仮定する。また、トランジスタ１０３０のしきい値電圧をＶｔｈ１とし、トランジスタ２００４のしきい値電圧をＶｔｈ２とする。また、トランジスタ１０１１、１０１２および２００１は、サイズが等しいものとする。
【０３６２】
図２７の回路においては、定電流源１０１３が一定の電流ｉを発生する。トランジスタ１０１１，１０１２および２００１の各々は、ゲートにノードＮ１０の電位を受ける。このため、これらのトランジスタには等しい電流ｉが流れる。
【０３６３】
まず、内部降圧回路１０００の動作について説明する。
内部降圧回路１０００は、ノーマル動作時において次のように動作する。
【０３６４】
この場合、信号ＳＲＥがＬレベルであり、信号／ＳＲＥがＨレベルである。このため、基準電圧発生回路１０１０においては、トランジスタ１０１７がオフする。したがって、ノーマル時基準電圧ＶｒｅｆＮは、ｉ（Ｒ２＋Ｒ３）となる。
【０３６５】
この場合、トランジスタ１０１８がオフし、トランジスタ１０１９がオンするため、リフレッシュ時基準電圧ＶｒｅｆＲは、接地電位となる。したがって、トランジスタ１０３０がオンせず、このトランジスタ１０３０を介した電圧が出力ノードＮ１００に供給されない。
【０３６６】
この場合、差動増幅回路１０２０においては、トランジスタ１０２３がオンし、トランジスタ１０２４がオフする。したがって、差動増幅回路１０２０が動作する。このため、内部電源電圧ｉｎｔＶｃｃＡは、差動増幅回路１０２０によって、下記（８）式に示されるようなノーマル時基準電圧ＶｒｅｆＮに制御される。
【０３６７】
ｉｎｔＶｃｃＡ＝ＶｒｅｆＮ＝ｉ×（Ｒ２＋Ｒ３）  …（８）
一方、セルフリフレッシュ動作時において内部降圧回路１０００は、次のように動作する。この場合、信号ＳＲＥがＨレベルであり、信号／ＳＲＥがＬレベルである。このため、差動増幅回路１０２０においては、トランジスタ１０２３がオフし、トランジスタ１０２４がオンする。したがって、差動増幅回路１０２０が停止する。
【０３６８】
この場合、基準電圧発生回路１０１０においては、トランジスタ１０１７がオンし、抵抗１０１６が短絡される。また、トランジスタ１０１８がオンし、トランジスタ１０１９がオフするため、ノードＮ１１の電圧がリフレッシュ時基準電圧ＶｒｅｆＲとしてトランジスタ１０３０のゲートに供給される。
【０３６９】
この場合のリフレッシュ時基準電圧ＶｒｅｆＲは、ｉ×（Ｒ１＋Ｒ２）となる。そして、そのリフレッシュ時基準電圧ＶｒｅｆＲからトランジスタ１０３０のしきい値電圧Ｖｔｈ１だけ低い電圧が、出力ノードＮ１００に内部電源電圧ｉｎｔＶｃｃＡとして供給される。したがって、この場合の内部電源電圧ｉｎｔＶｃｃＡは、下記（９）式で表される値となる。
【０３７０】
ｉｎｔＶｃｃＡ＝ＶｒｅｆＲ−Ｖｔｈ１＝ｉ×（Ｒ１＋Ｒ２）−Ｖｔｈ１＝ｉ×Ｒ２  …（９）
したがって、セルフリフレッシュ動作時における内部電源電圧ｉｎｔＶｃｃＡのレベルは、ノーマル動作時のレベルよりもｉ×Ｒ３だけ低くなる。
【０３７１】
次に、疑似ＧＮＤ発生回路２０００の動作について説明する。
まず、疑似ＧＮＤ電位ＢＳＧについて説明する。この疑似ＧＮＤ電位ＢＳＧは、下記（１０）式で表される値となる。
【０３７２】
ＢＳＧ＝ＶＢＳＧ＋Ｖｔｈ２  …（１０）
疑似ＧＮＤ発生回路２０００は、ノーマル動作時において次のように動作する。この場合、トランジスタ２００２がオフするため、電位ＶＢＳＧは、０Ｖとなる。したがって、前記（１０）式に基づいて、疑似ＧＮＤ電位ＢＳＧは、Ｖｔｈ２のレベルになる。
【０３７３】
一方、セルフリフレッシュ動作時においては次のように動作する。この場合、トランジスタ２００２がオンする。したがって、電位ＶＢＳＧは、ｉ×Ｒ４となる。これにより、セルフリフレッシュ動作時の疑似ＧＮＤ電位ＢＳＧは下記（１１）式で表される値となる。
【０３７４】
ＢＳＧ＝ｉ×Ｒ４＋Ｖｔｈ２  …（１１）
このように、セルフリフレッシュ動作時における疑似ＧＮＤ電位ＢＳＧのレベルは、ノーマル時のレベルよりもｉ×Ｒ４だけ上昇する。
【０３７５】
この場合は、抵抗１０１６の抵抗値と抵抗２００３の抵抗値とが等しいため、セルフリフレッシュ動作時に低下する内部電源電圧ｉｎｔＶｃｃＡの低下の幅と、疑似ＧＮＤ電位ＢＳＧの上昇幅とが等しくなる。このため、セルフリフレッシュ動作時における１／２Ｖｃｃのレベルは、ノーマル動作時における１／２Ｖｃｃのレベルと同じになる。
【０３７６】
このように、第１４実施例による回路においては、セルフリフレッシュ動作時の内部電源電圧ｉｎｔＶｃｃＡのレベルがノーマル動作時のそのレベルよりも低く制御され、かつ、セルフリフレッシュ動作時の疑似ＧＮＤ電位ＢＳＧのレベルがノーマル動作時のそのレベルよりも高く制御される。
【０３７７】
これにより、セルフリフレッシュ動作時の電圧スイングのスイング幅がノーマル動作時よりも小さくなる。その結果、セルフリフレッシュ動作時の消費電流が低減できる。
【０３７８】
さらに、第１４実施例においては、電圧スイングのスイング幅を変化させる際に、１／２Ｖｃｃのレベルが変化しない。この１／２Ｖｃｃのレベルは、データの読出および書込の基準となる電位である。したがって、この１／２Ｖｃｃのレベルが、スイング幅の変化時に変化しないことにより、第１４実施例では、電圧スイングのスイング幅の変化時にバンプの影響を受けなくなり、動作が安定化される。
【０３７９】
図２８は、図２７の回路により制御される電圧スイングのスイング幅の一例を示す図である。図２８においては、上段に、周辺回路についてのスイング幅の変化の具体例が示され、下段に、メモリセルアレイ１０１についてのスイング幅の変化の具体例が示される。
【０３８０】
このように、メモリセルアレイ１０１においては、電圧スイングのスイング幅が、ノーマル動作時の２．０Ｖからセルフリフレッシュ動作時には、１．２Ｖに変化させられる。一方、周辺回路のスイング幅は、内部電源電圧ｉｎｔＶｃｃＰを低下させる場合について示したが、これに限らず、少なくともメモリセルアレイ１０１のスイング幅を小さくすればよく、周辺回路の内部電源電圧ｉｎｔＶｃｃＰを低下させなくてもよい。
【０３８１】
第１５実施例
次に、第１５実施例について説明する。第１５実施例は、セルフリフレッシュ動作を行なう期間中の一定期間にて電圧スイングのスイング幅を小さくする制御を行なう場合において、そのスイング幅を減少させる前に、標準のリフレッシュ周期よりも短いリフレッシュ周期でリフレッシュを実行させる例について説明する。
【０３８２】
図２９は、第１５実施例によるＤＲＡＭのセルフリフレッシュに関する部分の回路のブロック図である。図２９を参照して、この回路には、タイミング発生回路３０１１、内部ＲＡＳ発生回路３０２１，３０３１、カウンタ回路３０４１、ＯＲゲート３０５０、内部降圧回路１０００および疑似ＧＮＤ発生回路２０００が含まれる。
【０３８３】
タイミング発生回路３０１１は、信号ｅｘｔ／ＲＡＳおよび信号ｅｘｔ／ＣＡＳを受け、これらの信号に応答して信号ＳＲＥＦを発生する。
【０３８４】
内部ＲＡＳ発生回路３０３１は、信号ＳＲＥＦを受け、その信号に応答して、標準のリフレッシュ周期よりもかなり短いリフレッシュ周期Ｔｃｕを規定するパルス信号である内部ＲＡＳ信号ｉｎｔＲＡＳ２を所定期間発生する。
【０３８５】
カウンタ回路３０４１は、信号ＳＲＥＦおよび信号ｉｎｔＲＡＳ２を受け、これらの信号に応答して、信号ＳＲＥを発生する。カウンタ回路３０４１において、信号ＳＲＥは、次のように発生される。カウンタ回路３０４１は、信号ＳＲＥＦの立上りから信号ｉｎｔＲＡＳ２のカウントを開始し、そのカウント値が所定数になると信号ＳＲＥをＨレベルに立上げる。そして、カウンタ回路３０４１は、信号ＳＲＥＦの立下りに応答して信号ＳＲＥを立下げる。
【０３８６】
内部ＲＡＳ発生回路３０２１は、信号ＳＲＥを受け、その信号に応答して、標準のリフレッシュ周期Ｔｒｃを規定するパルス信号である内部ＲＡＳ信号ｉｎｔＲＡＳ１を発生する。その信号ｉｎｔＲＡＳ１は、信号ＳＲＥの立上りからその立下りまで出力される。
【０３８７】
内部降圧回路１０００および疑似ＧＮＤ発生回路２０００は、図２７に示されるものと同じものである。したがって、これらは、信号ＳＲＥに応答して、前述したようなスイング幅の制御を行なう。
【０３８８】
信号ｉｎｔＲＡＳ１および信号ｉｎｔＲＡＳ２のそれぞれは、ＯＲゲート３００５を経て、内部ローアドレスストーブ信号ｉｎｔＲＡＳとして出力される。したがって、この信号ｉｎｔＲＡＳは、信号ｉｎｔＲＡＳ１と信号ｉｎｔＲＡＳ２とが合成された信号となる。
【０３８９】
次に、図２９の回路の動作について説明する。
図３０は、セルフリフレッシュ動作時の図２９の回路の動作タイミングを示すタイミングチャートである。図３０を参照して、ＣＢＲタイミングの後、その状態が所定期間（たとえば１００μｓ以上）保持されるとタイミング発生回路３０１１により信号ＳＲＥＦがＨレベルに立上げられ、セルフリフレッシュ動作の期間が開始する。それに応答して、内部ＲＡＳ発生回路３０３１が信号ｉｎｔＲＡＳ２の出力を開始する。このために、信号ｉｎｔＲＡＳが、短い周期Ｔｃｕの信号となる。
【０３９０】
その後、カウンタ回路３０４１のカウントアップにより、信号ＳＲＥＦに遅れて、信号ＳＲＥが立上げられる。この信号ＳＲＥの立上りと同時に、信号ｉｎｔＲＡＳ２の出力が停止されるとともに、内部ＲＡＳ発生回路３０２１による信号ｉｎｔＲＡＳ１の出力が開始される。したがって、信号ＳＲＥの立上りと同時に信号ｉｎｔＲＡＳの周期が、短い周期Ｔｃｕから標準の周期Ｔｒｃに切換わる。
【０３９１】
また、信号ＳＲＥの立上りに応答して、内部降圧回路１０００および疑似ＧＮＤ発生回路２０００により、電圧スイングのスイング幅が小さくされる。その後、信号ｅｘｔ／ＲＡＳがＨレベルに立上る。それに応答して、信号ＳＲＥＦがＬレベルに立下がる。信号ＳＲＥＦの立下りに応答して、カウンタ回路３０４１により信号ＳＲＥが立下げられる。
【０３９２】
信号ＳＲＥの立下りに応答して、内部降圧回路１０００および疑似ＧＮＤ発生回路２０００により、電圧スイングのスイング幅がノーマル動作時の値まで増加させられる。この場合は、そのスイング幅がノーマル動作時の値に復帰した時点で、セルフリフレッシュ動作の期間が終了する。
【０３９３】
このような第１５実施例においては、次のような効果が得られる。
セルフリフレッシュ動作時の電圧スイングのスイング幅が、ノーマル動作時のスイング幅よりも小さく制御される。その結果、セルフリフレッシュ動作時の消費電流が低減できる。
【０３９４】
また、セルフリフレッシュ動作の開始前において、メモリセルは、蓄積電荷が減少した厳しい状態となっている。このため、セルフリフレッシュ動作が実行される前においては、蓄積電荷が十分な状態が得られるように、外部からの複雑な制御によりリフレッシュが行なわれるのが一般的である。
【０３９５】
しかし、この第１５実施例によれば、電圧スイングのスイング幅を小さくする前に、短周期でセルフリフレッシュが行なわれるため、前述のような外部からの複雑な制御を必要としない。そして、セルフリフレッシュ動作の期間の開始当初において、リフレッシュの実力の初期化が行なえる。
【０３９６】
さらに、このような短周期のセルフリフレッシュによりメモリセルに十分な電荷が蓄積されるため、電圧スイングのスイング幅を減少させる際のバンプの影響を受けにくくすることができる。
【０３９７】
第１６実施例
次に、第１６実施例について説明する。第１６実施例は、セルフリフレッシュ動作を行なう期間中の一定期間にて電圧スイングのスイング幅を小さくする制御を行なう場合において、そのスイング幅をノーマル動作時の値まで復帰させる前に、標準のリフレッシュ周期よりも短いリフレッシュ周期でリフレッシュを実行させる例について説明する。
【０３９８】
図３１は、第１６実施例によるＤＲＡＭのセルフリフレッシュに関する部分の回路のブロック図である。図３１の回路において図２９と同じ部分には同一の参照符号を付し、その説明を省略する。
【０３９９】
図３１を参照して、この回路には、タイミング発生回路３０１１、内部ＲＡＳ発生回路３０２２，３０３２、カウンタ回路３０４２、ＯＲゲート３０５０、内部降圧回路１０００および疑似ＧＮＤ発生回路２０００が含まれる。
【０４００】
内部ＲＡＳ発生回路３０２２は、信号ＳＲＥＦを受け、その信号に応答して、標準のリフレッシュ周期Ｔｒｃを規定するパルス信号である内部ＲＡＳ信号ｉｎｔＲＡＳ１を発生する。その信号ｉｎｔＲＡＳ１は、信号ＳＲＥＦの立上りからその立下りまで出力される。
【０４０１】
内部ＲＡＳ発生回路３０３２は、信号信号ＳＲＥを受け、その信号に応答して、標準のリフレッシュ周期Ｔｒｃよりもかなり短いリフレッシュ周期Ｔｃｕを規定するパルス信号である内部ＲＡＳ信号ｉｎｔＲＡＳ２を所定期間発生する。
【０４０２】
カウンタ回路３０４２は、信号ＳＲＥＦおよび信号ｉｎｔＲＡＳ２を受け、それらの信号に応答して信号ＳＲＥを発生する。カウンタ３０４２において信号ＳＲＥは、次のように発生される。カウンタ３０４２は、信号ＳＲＥＦの立上りに応答して信号ＳＲＥをＨレベルに立上げる。そして、信号ＳＲＥＦの立下りから、信号ｉｎｔＲＡＳ２のカウントを開始し、そのカウント値が所定数になると信号ＳＲＥをＬレベルに立下げる。
【０４０３】
次に、図３１の回路の動作について説明する。
図３２は、セルフリフレッシュ動作時の図３１の回路の動作タイミングを示すタイミングチャートである。
【０４０４】
図３２を参照して、信号ＳＲＥＦの立上りに応答して、内部ＲＡＳ発生回路３０２２が信号ｉｎｔＲＡＳ１の出力を開始する。このために、信号ｉｎｔ／ＲＡＳが標準の周期Ｔｒｃの信号となる。それとともに、信号ＳＲＥＦの立上りに応答して、カウンタ回路３０４２が信号ＳＲＥをＨレベルに立上げる。
【０４０５】
そして、信号ＳＲＥの立上りに応答して、内部降圧回路１０００および疑似ＧＮＤ発生回路２０００により、電圧スイングのスイング幅が小さくされる。
【０４０６】
その後、信号ｅｘｔ／ＲＡＳがＨレベルに立上る。それに応答して、信号ＳＲＥＦがＬレベルに立下がる。信号ＳＲＥＦの立下りに応答して、信号ｉｎｔＲＡＳ１の出力が停止するとともに、内部ＲＡＳ発生回路３０３２により信号ｉｎｔＲＡＳ２の出力が開始される。したがって、信号ＳＲＥＦの立下りに応答して、信号ｉｎｔ／ＲＡＳの周期が、標準の周期Ｔｒｃから短い周期Ｔｃｕに切換わる。
【０４０７】
また、信号ＳＲＥＦの立下りに応答して、カウンタ回路３０４２が信号ｉｎｔＲＡＳ２のカウントを開始する。その後、カウンタ回路３０４２のカウントアップにより、信号ＳＲＥがＬレベルに立下がる。
【０４０８】
この信号ＳＲＥの立下りに応答して、内部降圧回路１０００および疑似ＧＮＤ発生回路２０００により、電圧スイングのスイング幅が、ノーマル動作時の値まで復帰するように増加させられる。この場合、信号ｉｎｔＲＡＳの短い周期Ｔｃｕの期間の終了と同時に電圧スイングのスイング幅の増加が開始されることになる。
【０４０９】
このようにスイング幅がノーマル動作時の値に復帰した時点でセルフリフレッシュ動作の期間が終了する。
【０４１０】
このような第１６実施例においては、次のような効果が得られる。
セルフリフレッシュ動作時の電圧スイングのスイング幅の制御により、第１５実施例と同様にセルフリフレッシュ動作時の消費電流が低減できる。
【０４１１】
また、電圧スイングのスイング幅をノーマル動作時の値まで増加させる前において、一部のメモリセルは、蓄積電荷が減少した状態となっている。このため、前記一部のメモリセルにおいては、そのままの状態で電圧スイングのスイング幅が増加させられると、バンプの影響を受けやすい。
【０４１２】
しかし、この第１６実施例によれば、電圧スイングのスイング幅を増加させる前に短周期でセルフリフレッシュが行なわれるため、スイング幅の増加前にすべてのメモリセルが十分な蓄積電荷を有する状態となる。したがって、電圧スイングのスイング幅を増加させる際にバンプの影響を受けにくくなる。
【０４１３】
第１７実施例
次に、第１７実施例について説明する。第１７実施例は、セルフリフレッシュ動作を行なう期間中の一定期間にて電圧スイングのスイング幅を小さくする制御を行なう場合において、そのスイング幅をノーマル動作時の値まで復帰させた後に、標準のリフレッシュ周期よりも短いリフレッシュ周期でリフレッシュを実行させる例について説明する。
【０４１４】
図３３は、第１７実施例によるＤＲＡＭのセルフリフレッシュに関する部分の回路のブロック図である。図３３において、図２９と同じ部分には同一の参照符号を付し、その説明を省略する。
【０４１５】
図３３を参照して、この回路には、タイミング発生回路３０１２、内部ＲＡＳ発生回路３０２３，３０３３、ＯＲゲート３０５０、遅延回路３０６１、内部降圧回路１０００および疑似ＧＮＤ発生回路２０００が含まれる。
【０４１６】
タイミング発生回路３０１２は、信号ｅｘｔ／ＲＡＳおよび信号ｅｘｔ／ＣＡＳを受け、これらの信号に応答して信号ＳＲＥを発生する。
【０４１７】
内部ＲＡＳ発生回路３０２３は、信号ＳＲＥを受け、その信号に応答して、周期Ｔｒｃを規定する内部ＲＡＳ信号ｉｎｔＲＡＳ１を発生する。その信号ｉｎｔＲＡＳ１は、信号ＳＲＥの立上りからその立下りまで出力される。
【０４１８】
遅延回路３０６１は、信号ＳＲＥを、所定期間遅延させて内部ＲＡＳ発生回路３０３３に与える。内部ＲＡＳ発生回路３０３３は、遅延した信号ＳＲＥを受け、その信号に応答して周期Ｔｃｕを規定する内部ＲＡＳ信号ｉｎｔＲＡＳ２を発生する。その信号ｉｎｔＲＡＳ２は、遅延した信号ＳＲＥの立下りから所定期間発生される。
【０４１９】
次に、図３３の回路の動作について説明する。
図３４は、セルフリフレッシュ動作時の図３３の回路の動作タイミングを示すタイミングチャートである。
【０４２０】
図３３を参照して、ＣＢＲタイミングの後、タイミング発生回路３０１２により信号ＳＲＥがＨレベルに立上げられる。この場合のセルフリフレッシュ動作の期間は、ＣＢＲタイミングの後、その状態が所定期間（たとえば１００μｓ以上）継続した時点から始まる。
【０４２１】
信号ＳＲＥの立上りに応答して、内部ＲＡＳ発生回路３０２３が信号ｉｎｔＲＡＳ１の出力を開始する。このために、信号ｉｎｔ／ＲＡＳが標準の周期Ｔｒｃの信号となる。
【０４２２】
それとともに、信号ＳＲＥＦの立上りに応答して、内部降圧回路１０００および疑似ＧＮＤ発生回路２０００により、電圧スイングのスイング幅が小さくされる。
【０４２３】
その後、信号ｅｘｔ／ＲＡＳがＨレベルに立上る。それに応答して、信号ＳＲＥがＬレベルに立下がる。その信号ＳＲＥの立下りに応答して、信号ｉｎｔＲＡＳ１の出力が停止する。それとともに、内部降圧回路１０００および疑似ＧＮＤ発生回路２０００により電圧スイングのスイング幅が、ノーマル動作時の値まで増加を開始させられる。
【０４２４】
遅延回路３０６１は、電圧スイングのスイング幅の増加開始から終了までの期間だけ信号ＳＲＥを遅延させる。したがって、内部ＲＡＳ発生回路３０３３に与えられる遅延した信号ＳＲＥは、電圧スイングの増加が終了した時点でＬレベルに立下がる。
【０４２５】
内部ＲＡＳ発生回路３０３３では、与えられる信号ＳＲＥの立下りに応答して、信号ｉｎｔＲＡＳ２の出力を開始する。したがって、信号ｉｎｔ／ＲＡＳは、電圧スイングのスイング幅の増加が終了した時点から所定期間短い周期Ｔｃｕの信号となる。
【０４２６】
このような信号ｉｎｔＲＡＳ２の出力が停止した時点で、この場合のセルフリフレッシュ動作の期間が終了する。
【０４２７】
このような第１７実施例においては、次のような効果が得られる。
セルフリフレッシュ動作時の電圧スイングのスイング幅の制御により、セルフリフレッシュ動作時の消費電流が低減できる。
【０４２８】
また、セルフリフレッシュ動作からノーマル動作に移行する前に、メモリセルの一部は、蓄積電荷が減少した厳しい状態となっている。このため、セルフリフレッシュ動作からノーマル動作に移行する前においては、すべてのメモリセルが十分な蓄積電荷を有する状態が実現できるように、外部からの制御によりリフレッシュが行なわれるのが一般的である。
【０４２９】
しかし、この第１７実施例によれば、電圧スイングのスイング幅の増加が完了した後に、短周期でセルフリフレッシュが行なわれるため、前述のような外部からの複雑な制御を必要としない。そして、このために、セルフリフレッシュ動作の終了直前において、リフレッシュの実力の初期化が行なえる。
【０４３０】
第１８実施例
次に、第１８実施例について説明する。第１８実施例は、セルフリフレッシュ動作を行なう期間中の一定期間にて電圧スイングのスイング幅を小さくする制御を行なう場合において、そのスイング幅を減少させた直後に、標準のリフレッシュ周期よりも短いリフレッシュ周期でリフレッシュを実行させる例について説明する。
【０４３１】
図３５は、第１８実施例によるＤＲＡＭのセルフリフレッシュに関する部分の回路のブロック図である。図３５において、図３３と同じ部分には同一の参照符号を付し、その説明を省略する。
【０４３２】
図３５を参照して、この回路には、タイミング発生回路３０１２、内部ＲＡＳ発生回路３０２４，３０３４、カウンタ回路３０４３、ＯＲゲート３０５０、遅延回路３０６２、内部降圧回路１０００および疑似ＧＮＤ発生回路２０００が含まれる。
【０４３３】
内部ＲＡＳ発生回路３０３４は、信号ＳＲＥを受け、その信号に応答して、短いリフレッシュ周期Ｔｃｕを規定するパルス信号であるｉｎｔＲＡＳ２を所定期間発生する。
【０４３４】
遅延回路３０６２は、信号ＳＲＥを、電圧スイングのスイング幅の減少開始から終了までの期間と同じ期間だけ遅延させた信号ＳＲＥＤを発生する。内部ＲＡＳ発生回路３０３４は、信号ＳＲＥＤを受け、その信号に応答して、短いリフレッシュ周期Ｔｃｕを規定するパルス信号である信号ｉｎｔＲＡＳ２を所定期間発生する。
【０４３５】
カウンタ回路３０４３は、信号ＳＲＥＤおよび信号ｉｎｔＲＡＳ２を受け、それらの信号に応答して、内部ＲＡＳ発生回路３０２４を動作させるための信号ＳＲＥＤ１を発生する。
【０４３６】
カウンタ回路３０４３において、信号ＳＲＥＤ１は、次のように発生される。カウンタ回路３０４３は、信号ＳＲＥＤの立上りから、信号ｉｎｔＲＡＳ２のカウントを開始し、そのカウント値が所定数になると信号ＳＲＥＤ１をＨレベルに立上げる。そして、カウンタ回路３０４３は、信号ＳＲＥＤの立下がりに応答して信号ＳＲＥＤ１を立下げる。
【０４３７】
内部ＲＡＳ発生回路３０２４は、信号ＳＲＥＤ１を受け、その信号に応答して、標準のリフレッシュ周期Ｔｒｃを規定するパルス信号である信号ｉｎｔＲＡＳ１を発生する。その信号ｉｎｔＲＡＳ１は、信号ＳＲＥＤ１の立上りからその立下りまで出力される。
【０４３８】
次に、図３５の回路の動作について説明する。
図３６は、セルフリフレッシュ動作時の図３５の回路の動作タイミングを示すタイミングチャートである。図３６を参照して、ＣＢＲタイミングの後、その状態が所定期間継続されると、タイミング発生回路３０１２により信号ＳＲＥがＨレベルに立上げられ、セルフリフレッシュ動作の期間が開始する。
【０４３９】
信号ＳＲＥの立上りに応答して、内部降圧回路１０００および疑似ＧＮＤ発生回路２０００により電圧スイングのスイング幅の減少が開始される。そのスイング幅の減少の終了と同時に信号ＳＲＥＤがＨレベルに立上る。
【０４４０】
信号ＳＲＥＤの立上りに応答して、内部ＲＡＳ発生回路３０３４が、信号ｉｎｔＲＡＳ２の出力を開始する。このために、信号ｉｎｔ／ＲＡＳが、短い周期Ｔｃｕの信号となる。
【０４４１】
その後、カウンタ回路３０４３のカウントアップにより、信号ＳＲＥＤ１が立上る。この信号ＳＲＥＤ１の立上りと同時に、信号ｉｎｔＲＡＳ２の出力が停止するとともに、内部ＲＡＳ発生回路３０２４により信号ｉｎｔＲＡＳ１の出力が開始される。したがって、信号ＳＲＥＤ１の立上りと同時に、信号ｉｎｔＲＡＳの周期が、短い周期Ｔｃｕから標準の周期Ｔｒｃに切換わる。
【０４４２】
その後、信号ｅｘｔ／ＲＡＳの立上りに応答して、信号ＳＲＥがＬレベルに立下がる。それに応答して、内部降圧回路１０００および疑似ＧＮＤ発生回路２０００により、電圧スイングのスイング幅がノーマル動作時の値まで増加させられる。また、信号ＳＲＥの立下りに遅延して信号ＳＲＥＤ１が立下がる。その立下りに応答して、信号ｉｎｔＲＡＳ１の出力が停止される。
【０４４３】
この場合は、電圧スイングのスイング幅がノーマル動作時の値に復帰した時点で、セルフリフレッシュ動作の期間が終了する。
【０４４４】
このような第１８実施例においては、次のような効果が得られる。
セルフリフレッシュ動作時の開始当初において、メモリセルに十分な電荷が蓄積された状態が実現できる。これにより、その時点で、リフレッシュの実力の初期化が行なえる。
【０４４５】
なお、この第１８実施例においては、短い周期でのセルフリフレッシュを、電圧スイングのスイング幅の減少終了直後に実行したが、これに限らず、このような短い周期のセルフリフレッシュは、電圧スイングのスイング幅を変更しない場合のセルフリフレッシュ動作の開始当初に行なっても、同様に、リフレッシュの実力の初期化を行なうことができる。
【０４４６】
【発明の効果】
請求項１に記載の本発明によれば、セルフリフレッシュ動作時に、基準電圧発生手段のスイッチング手段により調整可能な基準電圧に基づいて内部電源電位差発生手段により発生される、内部電源電位と接地電位との差である内部電源電位差は、通常動作時よりも電位スイングのスイング幅が小さくなるような電位差にされる。したがって、内部回路における容易な制御によってセルフリフレッシュ動作時の消費電流を低減することができる。
【０４４７】
請求項２に記載の本発明によれば、内部電源電位差発生手段は内部降圧手段であるので、セルフリフレッシュ動作時に内部電源電位差発生手段により発生される内部電源電圧は、通常動作時よりも低くされる。したがって、内部回路における容易な制御によってセルフリフレッシュ動作時の消費電流を低減することができる。
【０４４８】
請求項３に記載の本発明によれば、セルフリフレッシュ動作の開始時に接地電位が第１の電位から第２の電位まで上昇され、セルフリフレッシュ動作の終了時に接地電位が第２の電位から第１の電位まで降下される制御が行なわれる。したがって、セルフリフレッシュ動作において、通常動作時よりも内部電源電位差が減少される。このため、内部回路における容易な制御によってセルフリフレッシュ動作時の消費電流を低減できる。
【０４４９】
請求項４に記載の本発明によれば、内部電源電位差が減少される期間と、内部電源電位差が増加される期間とが異なるため、内部電源電位差の減少期間および増加期間のそれぞれに適した動作の安定化を図ることができる。
【０４５０】
請求項５に記載の本発明によれば、内部電源電位差の減少期間および増加期間に対応して設定される第１および第２のセルフリフレッシュ周期は、第３のセルフリフレッシュ周期よりも短い。したがって、内部電源電位差の増加期間および減少期間においては、保持期間よりも短い周期でセルフリフレッシュが行なわれる。このため、内部電源電位差の増加期間および減少期間におけるメモリセルの蓄積電荷の低下に起因するバンプ等の影響を受けにくくすることができ、その結果、動作を安定化することができる。
【０４５１】
請求項６に記載の本発明によれば、第１のリフレッシュ周期と第２のリフレッシュ周期とが異なるため、内部電源電位差の増加および減少のそれぞれに適した周期でのリフレッシュが実行でき、請求項５に記載の発明よりもさらに動作を安定化することができ。
【０４５２】
請求項７に記載の本発明によれば、内部電源電位差の減少および増加のそれぞれが複数段階で行なわれるため、内部電源電位差が急激に変化しない。したがって、バンプ等により動作が不安定化される、内部電源電位差の増加期間および減少期間のそれぞれの動作が、安定化できる。
【０４５３】
請求項８に記載の本発明によれば、内部電源電位差のステップ状の減少および増加のそれぞれの１段階が、すべてのメモリセルがリフレッシュされる周期の倍数であるため、内部電源電位差の増加期間および減少期間のバンプ等の影響を減少させることができ、それぞれの動作を安定化することができる。
【０４５４】
請求項９に記載の本発明によれば、セルフリフレッシュ期間規定信号に応答してトランジスタ手段がオンすると、抵抗手段の抵抗値が減少する。このため、その場合には、出力ノードの電圧、すなわち、内部電源電圧の基準電圧が減少する。これにより、内部電源電圧が減少する。したがって、セルフリフレッシュ動作時の消費電流を低減することができる。
【０４５５】
請求項１０に記載の本発明によれば、セルフリフレッシュ動作時において、供給停止手段によってセルフリフレッシュ動作時に使用されない第２の基準電圧供給手段が停止される。これにより、セルフリフレッシュ動作時の消費電流を低減することができる。
【０４５６】
請求項１１に記載の本発明によれば、セルフリフレッシュ動作時においては、差動増幅手段の動作が停止され、Ｎチャネルトランジスタが導通させられる。Ｎチャネルトランジスタが導通すると、外部電源電圧に基づく内部電源電圧が電圧出力ノードに供給される。したがって、セルフリフレッシュ動作のスタンバイ時にも電流を消費する差動増幅手段がセルフリフレッシュ時に停止されるので、セルフリフレッシュ動作時における消費電流が低減できる。
【０４５７】
請求項１２に記載の本発明によれば、メモリセルアレイと周辺回路とで別の内部電源電圧を供給可能である。このため、特に、セルフリフレッシュ時において、メモリセルアレイおよび周辺回路のそれぞれを最適な内部電源電圧で作動させることができる。
【０４５８】
請求項１３に記載の本発明によれば、セルフリフレッシュ動作時に、リング発信手段の発信するパルス信号の周波数が通常動作時よりも低くされる。このため、ポンピング手段のポンピング周波数が低くなる。したがって、セルフリフレッシュ動作時の消費電流を低減することができる。
【０４５９】
請求項１４に記載の本発明によれば、セルフリフレッシュ動作時にリング発信手段の動作が停止され、それに従って、ポンピング手段の動作も停止され、別の供給経路から昇圧電圧が供給されるため、セルフリフレッシュ時の消費電流を低減することができる。
【０４６０】
請求項１５に記載の本発明によれば、請求項１４に記載の基準電源電圧として外部電源電圧が用いられる。これにより、Ｎチャネルトランジスタにより外部電源電圧よりもしきい値電圧分だけ低い電圧を昇圧電圧にすることができる。
【０４６１】
請求項１６に記載の本発明によれば、セルフリフレッシュ動作時にリング発振手段の動作が停止され、それに従ってポンピング手段の動作も停止され、別の供給経路から昇圧電圧が供給されるためセルフリフレッシュ動作時の消費電流を低減することができる。さらに、この装置は、昇圧電圧が外部電源電圧のレベルとなるため、セルフリフレッシュ動作を通常動作よりも低い内部電源電圧で行なう場合のみならず、セルフリフレッシュ動作を通常動作時と同じレベルの内部電源電圧で行なう場合にも用いることができる。
【０４６２】
請求項１７に記載の本発明によれば、ＣＭＯＳ回路およびアナログ回路には、それぞれに対応する第１および第２の内部電源電圧供給手段から第１および第２の内部電源電圧が供給される。第１および第２の内部電源電圧のそれぞれは、セルフリフレッシュ時に、通常動作時よりも低い電圧にされる。これにより、セルフリフレッシュ動作時の消費電流を低減できる。
【０４６３】
さらに、内部電源電圧の供給源が異なるため、セルフリフレッシュ時の第１および第２の内部電源電圧をＣＭＯＳ回路およびアナログ回路の各々の安定動作に最適な電圧にすることができ、このようにすれば、ＣＭＯＳ回路およびアナログ回路を安定して動作させることができる。
【０４６４】
請求項１８に記載の本発明によれば、セルフリフレッシュ動作の終了時においては、内部電源電位差が通常動作時のレベルに復帰する場合に、その内部電源電位差が所定値と同じ、もしくは同程度になると、比較手段の出力信号が活性化される。そして、その活性化に応答して外部出力手段により所定レベルの信号が外部に出力される。
【０４６５】
したがって、セルフリフレッシュ動作の終了後、内部電源電位差が通常動作時の電位差に復帰したことを外部にて知ることができる。
【０４６６】
請求項１９に記載の本発明によれば、セルフリフレッシュ動作時の内部電源電位差が通常動作時のその電位差よりも小さくされるため、セルフリフレッシュ動作時の消費電流を低減できる。また、その場合における第１の内部電源電位の変化幅と、第２の内部電源電位の変化幅とが等しく、かつ、それらが逆に変化するため、セルフリフレッシュ動作時における電位スイングの中心値である内部電源電位差の１／２のレベルの値が、通常動作時のその値に対して変化しないようにすることができる。
【０４６７】
このように、セルフリフレッシュ動作時に内部電源電位差を変化させても、内部電源電位差の１／２のレベルの値が変化しないため、内部電源電位差の変化時におけるバンプの影響をなくすことができる。
【０４６８】
請求項２０に記載の本発明によれば、セルフリフレッシュ動作時において、少なくとも一定期間、内部電源電位差が通常動作時のその電位差よりも小さくされる。したがって、セルフリフレッシュ動作時の消費電流を低減することができる。
【０４６９】
また、内部電源電位差の減少前において、標準の周期よりも短いリフレッシュ周期でセルフリフレッシュが行なわれるため、内部電源電位差を減少させる前にリフレッシュの実力の初期化が行なえる。それとともに、内部電源電位差を減少させる場合におけるバンプの影響を受けにくくすることができ、その結果、動作を安定化することができる。
【０４７０】
さらに、セルフリフレッシュ動作の開始時において短い周期でセルフリフレッシュが実行されるため、リフレッシュ動作の開始時に要求されるリフレッシュの実力に関する条件を、複雑な外部制御を行なうことなく満足させることができる。
【０４７１】
請求項２１に記載の本発明によれば、セルフリフレッシュ動作時において、内部電源電位差が、少なくとも一定期間、通常動作時のその電位差よりも小さくさえる。したがって、セルフリフレッシュ動作時の消費電流を低減することができる。
【０４７２】
また、内部電源電位差を通常動作時の値まで増加させる前において標準よりも短いリフレッシュ周期でセルフリフレッシュが実行されるため、その時点で、リフレッシュの実力の初期化を行なうことができる。それとともに、内部電源電位差を増加させる場合におけるバンプの影響を受けにくくすることができ、その結果、動作を安定化することができる。
【０４７３】
請求項２２に記載の本発明によれば、セルフリフレッシュ動作時において、内部電源電位差が、少なくとも一定期間、通常動作時のその電位差よりも小さくさえる。したがって、セルフリフレッシュ動作時の消費電流を低減することができる。
【０４７４】
また、内部電源電位差の増加完了後において、標準よりも短いリフレッシュ周期でセルフリフレッシュが実行されるため、その時点で、リフレッシュの実力の初期化を行なうことができる。
【０４７５】
このように、セルフリフレッシュ動作の終了前において、短いリフレッシュ周期でセルフリフレッシュが実行されるため、リフレッシュ動作の終了時に要求されるリフレッシュの実力に関する条件を複雑な外部制御を行なうことなく満足させることができる。
【０４７６】
請求項２３に記載の本発明によれば、セルフリフレッシュ動作の開始当初の所定期間において、標準よりも短いリフレッシュ周期でセルフリフレッシュが実行されるため、その時点で、リフレッシュの実力の初期化を行なうことができる。請求項２４に記載の本発明によれば、セルフリフレッシュ動作時に、基準電圧発生手段のスイッチング手段により調整可能な基準電圧に基づいて内部電源電位差発生手段により発生される内部電源電位と接地電位との差である内部電源電位差は、通常動作時よりも電位スイングのスイング幅が小さくなるような電位差にされる。したがって、内部回路における容易な制御によってセルフリフレッシュ時の消費電流を低減することができる。
【図面の簡単な説明】
【図１】第１実施例によるＤＲＡＭのセルフリフレッシュに関する部分の回路のブロック図である。
【図２】第１実施例による内部ＲＡＳ発生回路の構成を示す回路図である。
【図３】第１実施例による内部降圧回路の構成を示す回路図である。
【図４】セルフリフレッシュ動作時の図１の回路の動作タイミングを示すタイミングチャートである。
【図５】第２実施例によるＤＲＡＭのセルフリフレッシュに関連する部分の回路のブロック図である。
【図６】第３実施例によるＤＲＡＭのセルフリフレッシュに関連する部分の回路のブロック図である。
【図７】内部ＲＡＳ発生回路の構成を示すブロック図である。
【図８】セルフリフレッシュ動作時の図６の回路の動作タイミングを示すタイミングチャートである。
【図９】第４実施例によるＤＲＡＭのセルフリフレッシュに関連する部分の回路のブロック図である。
【図１０】第４実施例による内部降圧回路の構成を示す回路図である。
【図１１】セルフリフレッシュ動作時の図９の回路の動作タイミングを示すタイミングチャートである。
【図１２】第５実施例による内部降圧回路の基準電圧発生回路の構成を示すブロック図である。
【図１３】第６実施例による内部降圧回路の構成を示す回路図である。
【図１４】図１３の内部降圧回路の基準電圧および内部電源電圧の一例を示す図である。
【図１５】第７実施例によるＤＲＡＭのセルフリフレッシュに関連する部分の回路のブロック図である。
【図１６】図１５の周辺回路およびメモリセルアレイの各々の内部電源電圧の制御方法を示す図である。
【図１７】図１５の周辺回路およびメモリセルアレイの各々の内部電源電圧の制御方法を示す図である。
【図１８】第８実施例による昇圧電圧発生回路の構成を示す回路図である。
【図１９】第９実施例による昇圧電圧発生回路の構成を示す回路図である。
【図２０】第１０実施例よる昇圧電圧発生回路の外部電圧供給回路の構成を示す回路図である。
【図２１】第１１実施例による周辺回路の電源供給系の回路構成を示すブロック図である。
【図２２】図２１の第１および第２の内部降圧回路の動作タイミングを示すタイミングチャートである。
【図２３】第１２実施例によるセルフリフレッシュ終了後の内部電源電圧の復帰状態を示す信号を外部に出力する回路のブロック図である。
【図２４】図２３の回路の動作タイミングを示すタイミングチャートである。
【図２５】第１３実施例によるセルフリフレッシュ終了後の内部電源電圧の復帰状態を示す信号を外部に出力する回路のブロック図である。
【図２６】図２５の回路の動作タイミングを示すタイミングチャートである。
【図２７】第１４実施例によるＤＲＡＭのセルフリフレッシュに関する部分の回路図である。
【図２８】図２７の回路により制御される電圧スイングのスイング幅の一例を示す図である。
【図２９】第１５実施例によるＤＲＡＭのセルフリフレッシュに関する部分の回路のブロック図である。
【図３０】セルフリフレッシュ動作時の図２９の回路の動作タイミングを示すタイミングチャートである。
【図３１】第１６実施例によるＤＲＡＭのセルフリフレッシュに関する部分の回路のブロック図である。
【図３２】セルフリフレッシュ動作時の図３１の回路の動作タイミングを示すタイミングチャートである。
【図３３】第１７実施例によるＤＲＡＭのセルフリフレッシュに関する部分の回路のブロック図である。
【図３４】セルフリフレッシュ動作時の図３３の回路の動作タイミングを示すタイミングチャートである。
【図３５】第１８実施例によるＤＲＡＭのセルフリフレッシュに関する部分の回路のブロック図である。
【図３６】セルフリフレッシュ動作時の図３５の回路の動作タイミングを示すタイミングチャートである。
【図３７】従来のセルフリフレッシュ動作のタイミングの一例を示すタイミングチャートである。
【符号の説明】
１  タイミング発生回路
２，１０００  内部降圧回路
５１，３０２１〜３０２４，３０３１〜３０３４  内部ＲＡＳ発生回路
５０５，５０６，５０７  サイクル変換器
２４，１０１０  基準電圧発生回路
２２  差動増幅回路
１０１  メモリセルアレイ
１０２  周辺回路
１１０  アレイ用内部降圧回路
１１２  周辺用内部降圧回路
６１  リング発振器
６２  ポンピング回路
６３  外部電圧供給回路
６４  遮断回路
１１３  ＣＭＯＳ回路
１１４  アナログ回路
１１５  第１の内部降圧回路
１１６  第２の内部降圧回路
７０３  比較回路
７０１  タイミング発生回路
１０４，２０００  疑似ＧＮＤ発生回路
【図１】
0003759758.tif 000002
【図２】
0003759758.tif 000003
【図３】
0003759758.tif 000004
【図４】
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【図５】
0003759758.tif 000006
【図６】
0003759758.tif 000007
【図７】
0003759758.tif 000008
【図８】
0003759758.tif 000009
【図９】
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【図１０】
0003759758.tif 000011
【図１１】
0003759758.tif 000012
【図１２】
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【図１３】
0003759758.tif 000014
【図１４】
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【図１５】
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【図１６】
0003759758.tif 000017
【図１７】
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【図１８】
0003759758.tif 000019
【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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