(57)【特許請求の範囲】
【請求項１】
データストリーム信号のビットタイミングを再生する、フェーズロックループ（ＰＬＬ）のデジタル検出器回路において、
該デジタル検出器回路は、
前記のデータストリーム信号を基準として、ＰＬＬ発振器のクロック周期の端数で、ＰＬＬ発振器信号の位相を検出するデジタル位相検出器と、
前記のＰＬＬ発振器のクロック周期の単位で、データストリーム信号のパルス長（Ｌ）を決定するデジタルパルス長検出器回路とを有しており、ここで当該パルス長は、０〜Ｍａｘのインターバルにわたっており、Ｍａｘは有理数であり、
前記デジタル検出器回路はさらに、
前記のデジタル位相検出器およびデジタルパルス長検出器回路の出力値を加算して、加算値を形成する加算器と、
当該加算値を積分する積分器とを有しており、ここで該積分値の結果により、ＰＬＬ発振器に対するリチューニング値が形成され、
前記パルス長検出器回路は、制御装置を有しており、該制御装置によって、あらかじめ決定した関数Ｆ(Ｌ)に依存して、前記パルス長検出器回路により、２つの信号、
ａ） 前記の決定したパルス長と、前記の０〜Ｍａｘのインターバルの最も近い整数との間の差分値、
ｂ） 前記の決定したパルス長と、制限されたＭａｘ２〜Ｍｉｎ２のインターバルの最も近い整数との間の差分値、
のうちの１つが出力され、ここでＭａｘ２およびＭｉｎ２は有理数であり、前記出力ａ）によってプリセット値が形成され、
前記出力ｂ）の場合、前記のあらかじめ決定した関数Ｆ(Ｌ)に依存してさらに、
ｂ１） ｂ）で決定された差分のすべての正の要素がゼロに設定されるか、または
ｂ２） ｂ）で決定された差分のすべての負の要素がゼロに設定され、
前記のあらかじめ決定した関数Ｆ(Ｌ)により、閾値Ｍａｘ１，Ｍａｘ２，Ｍｉｎ１，Ｍｉｎ２との４つの比較を行われ、前記パルス長に対して
ｃ１） Ｌ≧Ｍａｘ１
ｃ２） Ｌ≧Ｍａｘ２
ｃ３） Ｌ＜Ｍｉｎ２
ｃ４） Ｌ＜Ｍｉｎ１
が成り立つか否かが判定され、ここでＭａｘ１，Ｍｉｎ１は有理数であり、
あらかじめ定めた有限時間内に前記パルス長が条件ｃ１）を満たす場合、前記の決定ｂ１）が選択され、
あらかじめ定めた有限時間内に前記パルス長が条件ｃ４）を満たす場合、前記の決定ｂ２）が選択され、
状態ｂ１）が発生している際に前記パルス長に対して一度ｃ３）が検出されると、前記の決定ａ）が再度選択され、
状態ｂ２）が発生している際に前記パルス長に対して一度ｃ２）が検出されると、前記の決定ａ）が再度選択されることを特徴とする
デジタル検出器回路。
【請求項２】
条件ｃ１）またはｃ２）は、あらかじめ定めた有限時間内でパルス長Ｌの１つの正のパルス及び負のパルスに対して一度充足されるべきものである、
請求項１記載の検出器回路。
【請求項３】
前記のパルス長（Ｌ）は、８ビット固定小数点数として実現される、
請求項１に記載の検出器回路。
【請求項４】
前記の発振器のクロック周期の１／１６用にパルス長の４ビットが、また整数部用にパルス長の４ビットが定められている、
請求項３に記載の検出器回路。
【請求項５】
前記のＭａｘ，Ｍａｘ１，Ｍａｘ２，Ｍｉｎ２，Ｍｉｎ１は、
Ｍａｘ ＝ １５ １５／１６
Ｍａｘ１ ＝ １１．５
Ｍａｘ２ ＝ １１
Ｍｉｎ２ ＝ ３
Ｍｉｎ１ ＝ ２．５
である、
請求項４に記載の検出器回路。
【請求項６】
最も近い整数との差分が３と１１との間で出力される場合、前記パルス長検出器回路の出力信号は、増幅係数と乗算される、
請求項５に記載の検出器回路。
【請求項７】
欠陥が検出される場合およびＰＬＬ全体が同期化された場合、前記パルス長検出器回路により、値０が出力される、
請求項１に記載の検出器回路。
【請求項８】
前記パルス長検出器回路は可制御である、
請求項１に記載の検出器回路。
【請求項９】
パルス長検出器回路の出力値と前記の位相値とを加算した後、当該結果と−１とが乗算される、
請求項２に記載の検出器回路。
【請求項１０】
データストリームのビットタイミングを再生するために使用されるフェーズロックループ（ＰＬＬ）発振器周波数のリチューニング操作を制御する方法において、
前記のデータストリーム信号を基準として、ＰＬＬ発振器のクロック周期の端数で、ＰＬＬ発振器信号の位相を決定し、
前記のＰＬＬ発振器のクロック周期の単位で、データストリーム信号内のパルスのパルス長を決定し、
前記のパルス長と、最も近い整数のパルス長と比較して差分を決定し、
前記の決定したパルス長と差分とを加算して加算値を計算し、ここで当該の加算のステップには、
当該の加算値を積分して積分値を形成するステップと、
該積分値を、前記ＰＬＬ発振器周波数に対するリチューニング値として使用するステップと、
リチューニング制御に対してつぎの少なくとも３つのケース：
ａ） 前記データストリーム信号におけるパルスが、あらかじめ定めた時間にて所定の長さを上回った場合、正の差分値だけをリチューニング制御に使用して発振器周波数を低減するケース、
ｂ） 前記データストリーム信号におけるパルスが、あらかじめ定めた時間にて所定の長さを下回った場合、負の差分値だけをリチューニング制御に使用して発振器周波数を増大させるケース、ならびに
ｃ） 前記データストリーム信号におけるパルス長が、許容範囲内にある場合、正および負の差分をリチューニング制御に使用して発振器周波数を微調整するケースをリチューニング制御に対して区別するステップと有することを特徴とする、
フェーズロックループ（ＰＬＬ）発振器周波数のリチューニング操作を制御する方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、データストリームからビットタイミングを再生するためのデジタル検出器回路装置およびデータストリームのビットタイミングを再生するために使用されるフェーズロックループ（ＰＬＬ）発振器周波数のリチューニング操作を制御する方法に関する。ここでは有利には、ＣＤディスクを再生する際に読出されるＥＦＭ−データストリームが考察される。ここで上記のデジタル検出器回路は位相制御回路の構成部分である。
【０００２】
【従来の技術】
データストリームのビットタイミングを再生するための公知のシステムにおいて、例えば、ＣＤなどの光学的ディスクに使用されるデータデコーダにおいて、ＰＬＬのクロック信号は、適正な位相で到来データ信号にロックないしは同期化されて、データストリームのビット情報がデコーディングできるようにしなければならない。そのために公知システムにおいて、例えばＣＤプレーヤにおいて、ＰＬＬの最初のロック（同期引き込み）まで、粗いチューニングが、ディスクモータの制御により行われる。この過程は、モータの機械的慣性に起因して比較的緩慢であり、障害を惹起し易い。更に従来手段においてＰＬＬはわずかなキャプチャレンジを有するに過ぎない。
【０００３】
【発明が解決しようとする課題】
本発明の課題とするところは、改善されたキャプチャレンジ特性を有するＰＬＬを可能にするビットタイミング検出器回路装置と、データストリームのビットタイミングを再生するために使用されるＰＬＬ発振器周波数のリチューニング操作を制御する方法とを実現することにある。
【０００４】
【課題を解決するための手段】
上記の検出器回路装置についての課題は請求項１の構成要件により解決される。上記データストリームのビットタイミングを再生するために使用されるＰＬＬ発振器周波数のリチューニング操作を制御する方法についての課題は請求項１０の構成要件により解決される。
【０００５】
本発明の有利な実施形態は、引用請求項に記載されている。
【０００６】
本発明によれば、データストリーム信号のビットタイミングを再生する、フェーズロックループ（ＰＬＬ）のデジタル検出器回路において、このデジタル検出器回路は、上記のデータストリーム信号を基準として、ＰＬＬ発振器のクロック周期の端数で、ＰＬＬの発振器信号の位相を検出するデジタル位相検出器と、上記のＰＬＬ発振器のクロック周期の単位で、データストリーム信号のパルス長（Ｌ）を決定するデジタルパルス長検出器回路とを有しており、ここでパルス長は、０〜Ｍａｘのインターバルにわたっており、Ｍａｘは有理数であり、上記のデジタル検出器回路はさらに、上記のデジタル位相検出器およびデジタルパルス長検出器回路の出力値を加算して、加算値を形成する加算器と、この加算値を積分する積分器とを有しており、ここでこの積分値の結果により、ＰＬＬ発振器に対するリチューニング値が形成され、上記パルス長検出器回路は、制御装置を有しており、この制御装置によって、あらかじめ決定した関数Ｆ(Ｌ)に依存して、上記のパルス長検出器回路により、２つの信号、すなわちａ） 前記の決定したパルス長と、前記の０〜Ｍａｘのインターバルの最も近い整数との間の差分値、ｂ） 前記の決定したパルス長と、制限されたＭａｘ２〜Ｍｉｎ２のインターバルの最も近い整数との間の差分値のうちの１つの信号が出力され、ここでＭａｘ２およびＭｉｎ２は有理数であり、上記の出力ａ）によってプリセット値が形成され、上記の出力ｂ）の場合、上記のあらかじめ決定した関数Ｆ(Ｌ)に依存してさらに、ｂ１） ｂ）で決定された差分のすべての正の要素がゼロに設定されるか、またはｂ２） ｂ）で決定された差分のすべての負の要素がゼロに設定され、前記のあらかじめ決定した関数Ｆ(Ｌ)により、閾値Ｍａｘ１，Ｍａｘ２，Ｍｉｎ１，Ｍｉｎ２との４つの比較を行われ、上記パルス長に対して
ｃ１） Ｌ≧Ｍａｘ１
ｃ２） Ｌ≧Ｍａｘ２
ｃ３） Ｌ＜Ｍｉｎ２
ｃ４） Ｌ＜Ｍｉｎ１
が成り立つか否かが判定され、ここでＭａｘ１，Ｍｉｎ１は有理数であり、あらかじめ定めた有限時間内に上記パルス長が条件ｃ１）を満たす場合、上記の決定ｂ１）が選択され、あらかじめ定めた有限時間内に上記パルス長が条件ｃ４）を満たす場合、上記の決定ｂ２）が選択され、状態ｂ１）が発生している際に前記パルス長に対して一度ｃ３）が検出されると、上記の決定ａ）が再度選択され、状態ｂ２）が発生している際に上記パルス長に対して一度ｃ２）が検出されると、上記の決定ａ）が再度選択されることを特徴とする、デジタル検出器回路が構成されるのである。
【０００７】
また本発明によるデータストリームのビットタイミングを再生するために使用されるＰＬＬ発振器周波数のリチューニング操作を制御する方法では、上記のデータストリーム信号を基準として、ＰＬＬ発振器のクロック周期の端数で、ＰＬＬ発振器信号の位相を決定し、上記のＰＬＬ発振器のクロック周期の単位で、データストリーム信号内のパルスのパルス長を決定し、上記のパルス長と、最も近い整数のパルス長と比較して差分を決定し、上記の決定したパルス長と差分とを加算して加算値を計算し、ここでこの加算のステップには、この加算値を積分して積分値を形成するステップと、この積分値を、上記ＰＬＬ発振器周波数に対するリチューニング値として使用するステップと、リチューニング制御に対してつぎの少なくとも３つのケース、すなわち、
ａ）  上記データストリーム信号におけるパルスが、あらかじめ定めた時間にて所定の長さを上回った場合、正の差分値だけをリチューニング制御に使用して発振器周波数を低減するケース、
ｂ）  上記データストリーム信号におけるパルスが、あらかじめ定めた時間にて所定の長さを下回った場合、負の差分値だけをリチューニング制御に使用して発振器周波数を増大させるケース、ならびに
ｃ）  上記データストリーム信号におけるパルス長が、許容範囲内にある場合、正および負の差分をリチューニング制御に使用して発振器周波数を微調整するケースをリチューニング制御に対して区別するステップと有する。
【０００８】
有利な実施形態では、デジタル位相検出器は、デジタルフィルタによって形成される。
【０００９】
本発明では、位相値Ｐは、ＰＬＬ発振器のクロック周期の端数で決定される。ここで、デジタル位相検出器により、位相値Ｐが、データストリームの１つのパルスと、ＰＬＬの最も近い発振器クロックパルスとの位相差として決定される。データストリームの１つの信号のパルス長はＰＬＬの発振器周波数のクロック周期の整数及び端数で決定される。
【００１０】
ＰＬＬ発振器のクロック周期の個数にて表されるパルス長Ｌは、０と最大値Ｍａｘとの間にある。この最大値は、所望の分解能及び発振器周波数に依存し、またデジタル数としてのパルス長の表し方を決定する。
【００１１】
使用されるアルゴリズムの一般的定義のため、更に、
数（値）Ｍａｘ１，  Ｍａｘ２，  Ｍｉｎ１，  Ｍｉｎ２
が必要とされ、ここで、次の不等式が成立つ。
【００１２】
Ｍａｘ＞  Ｍａｘ１＞Ｍａｘ２＞  …  ＞Ｍｉｎ２＞Ｍｉｎ１＞０
ここで、上記の数は一般に有理数である。
【００１３】
検出器回路装置の１つの重要な要素であるパルス長検出器は、制御装置を有し、パルス長検出器は、この制御装置により、あらかじめ定めた関数に依存して下記の各信号のうちの１つを出力する。すなわち、
ａ）インターバル〔０，……，Ｍａｘ〕の最も近い整数との差を出力する；
ｂ）制限されたインターバル〔Ｍａｘ２，……，Ｍｉｎ２〕の最も近い整数との差を出力し、ここで
ｂ１）検出されたパルス長のすべての正の差分は、０にセットされるか、それとも
ｂ２）検出されたパルス長のすべての負の差分が０にセットされる。
【００１４】
更に制御装置の判定の制御に関わる上記のあらかじめ定めた関数により、決定された現在のパルス長Ｌに対して下記の関係が成り立つか否かについての４種の比較が行われる。すなわち、
ｃ１）    Ｌ  ≧  Ｍａｘ１
ｃ２）    Ｌ  ≧  Ｍａｘ２
ｃ３）    Ｌ  ＜  Ｍｉｎ２  又は
ｃ４）    Ｌ  ＜  Ｍｉｎ１
であり、ここではパルス長Ｌが所定の有限時間にて１つの正のパルス及び１つの負のパルスに対して条件ｃ１）を一度充足する毎に判定ｂ１）が選定され、またパルス長Ｌが所定の有限時間にて１つの正のパルス及び負のパルスに対して条件ｃ４）を一度充足する毎に判定ｂ２）が選定される。
【００１５】
ｃ１）の状態が発生している場合、（状態ｃ１）の期間中に）判定ｃ３）が検出されると当該の状態は元に戻される。換言すれば出力ａ）が選択される。逆に、状態ｃ４）の期間中１度状態Ｃ２）の発生が検出されると、ｃ４は元に戻される。換言すれば、出力ａ）が選択される。
【００１６】
有利には、パルス長Ｌは、８ビット固定小数点数として表される。その場合、４ビットがパルス長Ｌの整数部用であり、また４ビットが当該のパルス長の１／１６用である。ここで、有利には、パルス長Ｌは、既述のように発振器クロック周期の単位で求められる。適用例如何により、他の限界領域も選択可能であり、例えば、１６ビットを使用出来、この場合には例えば８ビットを整数部分に使用でき、ＬＳＢの８ビットを端数部分に使用し得る。
【００１７】
有利には上記８ビットの場合、下記の値が選択される。
【００１８】
Ｍａｘ    ＝  １５  １５／１６
Ｍａｘ１  ＝  １１．５
Ｍａｘ２  ＝  １１
Ｍｉｎ２  ＝    ３
Ｍｉｎ１  ＝  ２．５
明らかに、信号出力ａ）のケースは、（比較的高い、比較的低いの）両方向に発振器周波数を比較的緩慢に制御することを意味し、これに対して信号出力ｂ）の場合、換言すれば、サブの２つのケースｂ１）及びｂ２）の場合、リチューニング信号が比較的大きな値をとり、従って、パルス長が再び中央領域内になるまで、発振器周波数が１つの方向（比較的高い又は比較的低いに）迅速に制御される。
【００１９】
更に、欠陥が検出された場合、又はＰＬＬ全体が同期化された場合、パルス長検出器の出力信号が、０にセットされる。
【００２０】
更に、最も近い数との差が３と１１との間の範囲で出力される場合、出力信号は増幅係数（ｎ）と乗算される。
【００２１】
パルス長検出器は可制御であり、例えばプロセッサ又はμコントローラ付きの制御ユニットにより可制御である。
【００２２】
有利には、パルス長検出器の出力及び位相値の加算後、当該の結果は係数−１と乗算される。
【００２３】
要するに、上記の回路により、改善されたキャプチャ特性を有するビットタイミングＰＬＬの実現が可能になる。最初は著しく離調された発振器周波数であっても、ＰＬＬは迅速にロックし、しかる後、信号は障害に対して強くなる。従って、短いアクセス時間が可能となり、このことは、特に、耐ショックシステム及び光学的ディスクにおいてデータ処理の適用上重要である。本発明のＰＬＬのキャプチャレンジが広いことに起因して、ＣＡＶによるＣＬＶディスクも可能である。適用例として１次的に問題となるのは、ＥＦＭコード付きのＣＤに対するデコーダにおける適用である。但し、ビデオ記録及びデータに対する光媒体、並びに他のＲＬＬコード（上方、下方に制限されたランレングス付きコード）用のデコーダも可能である。
【００２４】
次に図を用いて本発明の有利な実施例を説明する。
【００２５】
図１は位相検出器（これはディジタルフィルタによって実現されている）及びパルス長検出器２からなる本発明の検出器回路装置を示し、ここで位相Ｐは位相検出器１に供給され、上記パルス長検出器２にはパルス長Ｌが供給される。パルス長Ｌのほか、パルス長検出器２には、側縁が立上りか立下りか（Ｒ／Ｆ）の情報、及び図示されていない制御ユニットの制御信号３が供給される。位相検出器１及びパルス長検出器２の出力信号は、加算器４にて加算され、その結果は、場合により係数−１と乗算されて、積分器５に供給される。そのようにして得られた積分器５の出力信号６は、ＰＬＬの発生器のリチューニング値として使用される。
【００２６】
図２の上方部分には、例えばＣＤから到来するＥＦＭ信号７を、また下方部分には、発振器（これは信号に同期化されねばならない）のクロック信号８が簡単化して示す。更にパルス長Ｌの定義及びＶＣＯ側縁に対する相対的な各側縁の位相位置Ｐを示す。ここでは２つの側縁間の間隔、換言すれば，パルス長Ｌが、ＰＬＬ発振器の１つのクロック周期の整数及び端数部分にて精確に求められる。位相位置ＰはＰＬＬ発生器のクロック周期の端数部分にて求められる。
【００２７】
図３は、図１のパルス長検出器２の基本接続構成を示す。Ｌは、既述のようにＥＦＭ−データの最後のパルスの長さを示す。有利には、範囲Ｌ＝〔０；…１５  １５／１６〕が実現される。値Ｌは、８ビット固定小数点数として実現されており、ここで、４ビットは整数部分（０……１５）に、４ビット（ＬＳＢ）は、１つの発振器タイミング周期の１６分の１を表すために割り当てられる。他の値も可能である。整数用に８ビットを使用し端数部用に８ビットを使用して１６ビット分解能を選択する場合、値域は〔０；…２５５  ２５５／２５６〕となる。４種の比較が実施され、その結果は、制御装置９に影響を及ぼす。即ち、比較結果に依存して、スイッチＳ１が作動され、このスイッチＳ１により、どの出力信号がパルス長検出器によって生成されるかが選ばれるのである。通常の場合、制御装置９はスイッチＳ１の最下方位置を選択する。この位置では計算ユニット１０にて、パルス長と最も近い整数との差が計算されて出力される。下記の表１に例が挙げてある。ここで、表は値域〔０，…１５  １５／１６〕に基づく。
【００２８】
表１
Ｌ                            出力値    
３    ４／１６                  ＋  ４／１６
２    ４／１６                  ＋  ４／１６
１５    ４／１６                  ＋  ４／１６
９    ７／１６                  ＋  ７／１６
４    ８／１６                  −  ８／１６
５    ９／１６                  −  ７／１６
７  １５／１６                  −  １／１６
比較により、パルス長１１．５を越えることが明らかになった場合、詳しくいうと、有限時間内で１つの正のパルス及び１つの負のパルス（立上り、立下りエッジ）対して一度パルス長１１．５を越える毎に、スイッチＳ１の中間位置が選ばれる。この状態において、計算ユニット１１は、最も近い整数との差を計算する。ここで当該整数の領域は３…１１に制限される。その例を下記表２に挙げる。
【００２９】
表２
Ｌ                            出力値      
３    ４／１６                  ＋    ４／１６
２    ４／１６                  −  １２／１６
１５    ４／１６                  ＋  ６８／１６
９    ７／１６                  ＋    ７／１６
４    ８／１６                  −    ８／１６
５    ９／１６                  −    ７／１６
７  １５／１６                  −    １／１６
付加的に、スイッチが中間位置にある場合、抑圧ユニット１２により、すべての負の差が０にセットされる。
【００３０】
スイッチＳ１の上方位置は、パルス長が２．５より小であることが比較にて明らかになった場合、詳しくいうと、有限時間内で１つの正パルス及び１つの負のパルスに対して一度パルス長が２．５より小となる毎に選ばれる。この場合も同様に計算ユニットにより、パルス長と最も近い整数との差が計算され、ここでも整数は同じく範囲３〜１１に限定される。しかしながらここでは、さらなる抑圧ユニット１３により、計算ユニット１１のすべての正の偏差が０にセットされる。
【００３１】
付加的に、スイッチＳ１の２つの上方位置にて、計算結果は、相応の抑圧ユニット１２、１３に入れられる前に増幅係数ｎと乗算される。換言すれば、スイッチＳ１の中央位置にて正のパルス長偏差のみが識別され、一方、Ｓ１の上方位置では負のパルス長偏差が識別される。表２から明らかなように、小さい偏差及び大きい偏差に対して、大きな出力値がパルス長検出器にて生じるので、このような大きな偏差の場合、増幅係数ｎと共にパルス長検出器により大きな出力信号が、発振器周波数の制御のために生成される。換言すれば、上記のような大きな偏差の場合、発振器周波数の大きな変化を生ぜしめて、制御を再び通常領域（下方のスイッチ位置）に戻そうとしているのである。スイッチＳ１の２つの上方スイッチ位置は、長いパルスに対して長さ＜３を有する１つのパルスが見出された場合、ないしは短いパルスの制御の際に長さ≧１１を有するパルスが見出された場合、はじめて元に戻される。この場合、スイッチＳ１の“加速された”制御位置（上方、ないし中央）を離脱して、スイッチは、再び最も下方の位置にセットされる。
【００３２】
このことが明らかに意味するのは、発振器が過度に高い周波数を有する場合、ＥＦＭ信号が比例的に過度に長いものとなって現れることである。それというのは、その長さは、発振器信号の周期で表されるからである。従って、上記の制御より、迅速な低減が行われる。ディスクが比較的緩慢に回転する場合も同様に類似の状態が生じる。その際ディスクの信号は、時間的に伸長されており、その結果パルスは同様に長く見える。いずれの場合も発振器周波数を低減して、ディスクの、記録されたｎ×Ｔの長さのパルスも同じくｎの発振器クロック周期の長さであるようにする必要がある。
【００３３】
ＰＬＬがロックされている場合、換言すれば、発振器クロックがＥＦＭ−パルスと同期している場合、このことは信号１４によって示される。その際、パルス長検出器１の出力信号は、第２スイッチＳ２により０にセットされる。換言すれば制御は行われないのである。この事態は、欠陥信号１５がセットされている場合にも起こり得る。
【００３４】
上記の制御は選んだ量に制限されず、パルス長Ｌの別の表し方、例えばより多くのビットで表すことも可能である。この場合には数の範囲を変更修整しなければならない。
【００３５】
【発明の効果】
本発明によれば、改善されたキャプチャレンジ特性を有するＰＬＬを可能にするビットタイミングを再生するための検出器回路装置を実現することができたという効果が奏される。
【図面の簡単な説明】
【図１】  本発明の検出器回路装置の基本接続図である。
【図２】  ＰＬＬのクロック信号及び入力データストリームの波形図である。
【図３】  本発明のパルス長検出器の実施例を示す接続図である。
【符号の説明】
１      位相検出器
２      パルス長検出器
３      制御信号
４      加算器
５      積分器
６      出力信号
７      ＥＦＭ信号
８      発振器のクロック信号
９      制御装置
１０    計算ユニット
１１    計算ユニット
１２    抑圧ユニット
１３    抑圧ユニット
１４    信号
１５    欠陥信号
【図１】
0003844547.tif 000002
【図２】
0003844547.tif 000003
【図３】
0003844547.tif 000004