(57)【特許請求の範囲】
【請求項１】
複数のワード線と、上記ワード線に結合されたメモリセルと、
第１のゲート酸化膜厚のトランジスタにより形成され、上記メモリセルのデータ書き換えのために対応するワード線を選択的に駆動するための第１ドライバ回路と、
上記第１のゲート酸化膜厚よりも薄い第２のゲート酸化膜のトランジスタにより形成され、上記メモリセルからのデータ読み出しのために対応するワード線を選択的に駆動するための第２ドライバ回路と、を含む半導体記憶装置であって、
上記第２ドライバ回路と上記ワード線との間に設けられ、上記メモリセルへのデータ書き換えの際に上記第２ドライバ回路を上記ワード線から切り離すためのスイッチ回路を含み、
上記スイッチ回路は、第１ゲート及び第２ゲートを含む２層ゲートトランジスタで構成され、
上記２層ゲートトランジスタの第１ゲートはダイオード接続されたトランジスタを介して電源に接続され、上記２層ゲートトランジスタの第２ゲートは上記第２ドライバの出力端子に結合されて成ることを特徴とする半導体記憶装置。
【請求項２】
上記スイッチ回路の２層ゲートトランジスタの基板電位が、当該スイッチ回路に結合されるワード線の非選択時の電位と同電位に制御されて成る請求項１記載の半導体記憶装置。
【請求項３】
上記第２ドライバ回路は、第１のアドレス信号群から生成されるブロック選択信号と、第２のアドレス信号群から生成される行選択信号とのアンド論理を得る論理回路を含む請求項１又は２記載の半導体記憶装置。
【請求項４】
上記論理回路は、上記第１のアドレス信号群から生成されるブロック選択信号や、上記第２のアドレス信号群から生成される行選択信号のレベルよりも高いレベルに変換する電圧レベル変換回路を含む請求項３記載の半導体記憶装置。
【請求項５】
上記論理回路は、外部から供給された電源電圧に基づいて内部昇圧された電圧が動作用電源として供給される請求項３又は４記載の半導体記憶装置。
【請求項６】
１度選択されたワード線を次のリードサイクルが始まる前に強制的に非選択状態にするための制御回路を含む請求項１乃至５のいずれか１項記載の半導体記憶装置。
【請求項７】
上記制御回路は、入力されたスタンバイ信号に応じて上記第２ドライバの出力論理をローレベルに固定することで、対応するワード線の蓄積電荷を放出するモードを有する請求項６記載の半導体記憶装置。
【請求項８】
上記メモリセルは、コントロールゲートとフローティングゲートとを含む不揮発性メモリセルとされた請求項１乃至７のいずれか１項記載の半導体記憶装置。
【請求項９】
プログラムメモリと、上記プログラムメモリに格納されたプログラムを実行する中央処理装置とを含んで１チップ化されたデータ処理装置において、上記プログラムメモリとして請求項１乃至８のいずれか１項記載の半導体記憶装置を適用したことを特徴とするデータ処理装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置、特に電気的に書き換え可能な不揮発性メモリの改良技術に関し、例えばフラッシュメモリ及びそれをプログラムメモリとして内蔵するマイクロコンピュータに適用して有効な技術に関する。
【０００２】
【従来の技術】
従来、不揮発性半導体記憶素子（メモリセル）をアレイ状に配置し、メモリセル群のコントロールゲート共通線すなわち、同一ワード線に接続する当該メモリセル群（セクタ）の電気的書き換え（電気的消去、電気的書き込み）を行う不揮発性メモリにおいて、ワード線に正及び負の高電圧を印加することにより、ワード線単位の消去を可能とする方式が提案されている。これについては例えば、「Symposium on VLSI Technology Digest of Technical Papers pp77-78 1991」、「Symposium on VLSI Circuits Digest of Technical Papers pp85-86 1991」に記載され、さらに書き込み動作時に正及び負の高電位をワード線に印加する方式としては、「Technical Digest of International Electron Device Meeting pp.599-602 1992、同誌991-9931992」に記載されている。
【０００３】
また、ワード線を駆動するワードデコーダ回路を階層化構造、すなわち、メインデコーダ回路とサブワードデコーダ回路により構成する方式が提案されている。これについては、「International Solid-State Circuits Conference Digest of Technical Papers pp97-98 1993」に記載されている。
【０００４】
さらに、高電圧を取り扱う回路では、レベル変換回路を用いて信号レベルを変換する必要があり、それについて記載された文献の例としては、「ISSCC91/SESSION 16/NON-VOLATILE AND SPECIALTY MEMORY/PAPER FA 16.1」がある。
【０００５】
【発明が解決しようとする課題】
フラッシュメモリなどの不揮発性メモリはデータの書き込み／消去に高電圧が必要なことから高耐圧トランジスタを使わざるを得ない。ＭＯＳトランジスタの高耐圧化のためには、ゲート酸化膜が厚くされたり、ゲート電極ＳＧと高濃度拡散層間、及び高濃度拡散層とＬＯＣＯＳ（ロコス）間に低濃度拡散層が形成されたりする。しかしそのように高耐圧化されたＭＯＳトランジスタは、電流が流れ難く、駆動能力が低いため、動作速度は、高耐圧化されていないＭＯＳトランジスタに比べてどうしても低下してしまう。このため、ワード線選択の高速化が困難となる。また、フラッシュメモリでは、データ読み出し経路にレベル変換回路や書き換え制御回路などが存在するため、そこでの信号遅延が大きい。このことも、フラッシュメモリのアクセスタイムの短縮化を阻害する要因とされる。
【０００６】
本発明の目的は、半導体記憶装置における読み出し動作の高速化を図ることにある。
【０００７】
本発明の別の目的は、そのように高速化された半導体記憶装置を備えたデータ処理装置を提供することにある。
【０００８】
本発明の上記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【０００９】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【００１０】
すなわち、半導体記憶装置（ＦＭＲＹ）において、１本のワード線毎に、それを駆動するための第１ドライバ回路（ＤＰＥ）及び第２ドライバ回路（ＤＲ）を設け、上記第１ドライバ回路を形成するトランジスタのゲート酸化膜厚と、上記第２ドライバ回路を形成するトランジスタのゲート酸化膜とを異ならせる。
【００１１】
上記した手段によれば、第２ドライバ回路を形成するトランジスタのゲート酸化膜が第１ドライバ回路を形成するトランジスタのゲート酸化膜よりも薄いものとすると、第２ドライバ回路は第１ドライバ回路に比べて高速動作が可能とされ、データ読み出しの際のワード線を高速に駆動することができる。このことが、半導体記憶装置における読み出し動作の高速化を達成する。
【００１２】
ワード線に供給された高電圧が低耐圧系ドライバ回路に印加されないようにするため、上記第２ドライバ回路と上記ワード線との間に、上記メモリセルへのデータ書き換えの際に上記第２ドライバ回路を上記ワード線から切り離すスイッチ回路（ＳＷ）を設けることができる。
【００１３】
上記スイッチ回路は、上記第１のゲート酸化膜厚から成るトランジスタにより、あるいは、第１ゲート及び第２ゲートを含む２層ゲートトランジスタにより構成することができる。上記２層ゲートトランジスタの第１ゲートはダイオード接続されたトランジスタを介して電源に接続され、上記２層ゲートトランジスタの第２ゲートは上記第２ドライバの出力端子に結合される。
【００１４】
上記第２ドライバ回路は、第１のアドレス信号群から生成されるブロック選択信号と、第２のアドレス信号群から生成される行選択信号とのアンド論理を得る論理回路（ＤＲ１〜ＤＲｉ）を含んで構成することができる。
【００１５】
上記論理回路は、上記第１のアドレス信号群から生成されるブロック選択信号や、上記第２のアドレス信号群から生成される行選択信号のレベルよりも高いレベルに変換する電圧レベル変換回路を含んで構成することができる。また、外部から供給された電源電圧に基づいて内部昇圧された電圧を動作用電源として上記論理回路に供給することができる。
【００１６】
ワード線駆動を読み出しサイクルに同期させるため、１度選択されたワード線を次のリードサイクルが始まる前に強制的に非選択状態にするための制御回路（Ａｚ−Ｄｒ）を含めることができる。このとき、上記制御回路は、入力されたスタンバイ信号に応じて上記第２ドライバの出力論理をローレベルに固定することで、対応するワード線の蓄積電荷を放出するモードを設けることができる。
【００１７】
また、上記構成の半導体記憶装置（ＦＭＲＹ）を含んでマイクロコンピュータ（１０）を構成することができる。
【００１８】
【発明の実施の形態】
図２７には、本発明にかかるデータ処理装置の一例であるシングルチップマイクロコンピュータが示される。同図に示されるシングルチップマイクロコンピュータ１０は、フラッシュメモリＦＭＲＹ、ＣＰＵ１２、ＤＭＡＣ１３、バスコントローラ（ＢＳＣ）１４、ＲＯＭ１５、ＲＡＭ１６、タイマ１７、シリアルコミュニケーションインタフェース（ＳＣＩ）１８、第１乃至第９入出力ポートＩＯＰ１〜ＩＯＰ９、クロック発振器（ＣＰＧ）１９の機能ブロック乃至はモジュールから構成され、公知の半導体製造技術により１つの半導体基板上に半導体集積回路として形成される。
【００１９】
上記シングルチップマイクロコンピュータ１０は、電源端子として、グランドレベル端子Ｖｓｓ、電源電圧レベル端子Ｖｃｃ、フラッシュメモリＦＭＲＹの書き込み消去用高電圧端子Ｖｐｐ、その他専用制御端子として、リセット端子ＲＥＳ、スタンバイ端子ＳＴＢＹ、モード制御端子ＭＯＤＥ、クロック入力端子ＥＸＴＡＬ、ＸＴＡＬを有する。それらは外部端子である。
【００２０】
フラッシュメモリＦＭＲＹの書き込み消去用高電圧を電源電圧レベル端子Ｖｃｃから供給される５Ｖのような電圧を内部昇圧で得る場合には当該高電圧専用の外部端子Ｖｐｐを省略できる。クロック入力端子ＥＸＴＡＬ、ＸＴＡＬに接続される、図示はされない水晶振動子に基づいて、クロック発振器９が生成するシステムクロックに同期して、シングルチップマイクロコンピュータ１０は動作する。あるいは外部クロックをＥＸＴＡＬ端子に入力してもよい。システムクロックの１周期を１ステートと呼ぶ。
【００２１】
上記機能ブロックは、内部バスによって相互に接続される。内部バスはアドレスバス・データバスの他、リード信号、ライト信号、さらにバスサイズ信号、そしてシステムクロックなどを含む制御バスなどによって構成される。内部アドレスバスには、ＩＡＢ、ＰＡＢが存在し、内部データバスにはＩＤＢ、ＰＤＢが存在する。ＩＡＢ、ＩＤＢはフラッシュメモリＦＭＲＹ、ＣＰＵ１２、ＲＯＭ１５、ＲＡＭ１６、バスコントローラ１４、入出力ポートＩＯＰ１〜ＩＯＰ９の一部に接続される。ＰＡＢ、ＰＤＢはバスコントローラ１４、タイマ１７、ＳＣＩ１８、入出力ポートＩＯＰ１〜９に接続される。ＩＡＢとＰＡＢ、ＩＤＢとＰＤＢは、それぞれバスコントローラ１４でインタフェースされる。特に制限されないが、ＰＡＢとＰＤＢはそれが接続されている機能ブロック内のレジスタアクセスに専ら用いられる。
【００２２】
入出力ポートＩＯＰ１〜ＩＯＰ９は、外部バス信号と、入出力回路の入出力信号との入出力に兼用とされている。これらは、動作モードあるいはソフトウエアの設定により、機能を選択されて、使用される。外部アドレス、外部データは、それぞれ、これらの入出力ポートに含まれる図示しないバッファ回路を介してＩＡＢ、ＩＤＢと接続されている。ＰＡＢ、ＰＤＢは入出力ポートやバスコントローラ１４などの内蔵レジスタをリード／ライトするために使用され、外部バスとは直接の関係はない。
【００２３】
上記リセット端子ＲＥＳにシステムリセット信号が加えられると、モード制御端子ＭＯＤＥで与えられる動作モードを取り込み、シングルチップマイクロコンピュータ（以下単にマイクロコンピュータとも記す）１０はリセット状態にされる。動作モードは、特に制限はされないものの、内蔵ＲＯＭ１５の有効／無効、アドレス空間を１６Ｍバイトまたは１Ｍバイト、データバス幅の初期値を８ビット、１６ビットあるいは３２ビットの何れにするかなどを決定する。必要に応じてモード制御端子ＭＯＤＥは複数端子とされ、これらの端子への入力状態の組合せで動作モードが決定される。
【００２４】
リセット状態を解除すると、ＣＰＵ１２は、スタートアドレスをリードして、このスタートアドレスから命令のリードを開始するリセット例外処理を行なう。上記スタートアドレスは、特に制限はされないものの０番地から始まる領域に格納されているものとする。その後、ＣＰＵ１２は上記スタートアドレスから順次命令を実行する。
【００２５】
このマイクロコンピュータ１０においてフラッシュメモリＦＭＲＹはユーザプログラム、チューニング情報、データテーブルなどを適宜格納する。ＲＯＭ１５は、特に制限されないが、ＯＳのようなシステムプログラムが格納される。
【００２６】
ここで、ＣＰＵ１２によるフラッシュメモリＦＭＲＹの動作制御について説明する。フラッシュメモリＦＭＲＹは内部バスＩＡＢ，ＩＤＢに結合され、ＣＰＵ１２などによってアクセス可能にされる。すなわち、ＣＰＵ１２は、書き込み／消去制御レジスタＷＥＲＥＧに対する制御情報の設定、メモリセルＭＣからデータを読み出すための読み出し動作を指示するときの上記制御信号ＲＥＡＤの供給、アドレス信号の供給、書き込みデータの供給を制御する。消去ベリファイ及び書き込みベリファイのためのリード動作の指示はＣＰＵ１２が行い、読み込んだデータをＣＰＵ１２がベリファイする。
【００２７】
リセット端子ＲＥＳへのリセットの指示はシステム上に配置されたリセット回路から与えられる。当該図示しないリセット回路は、パワーオンリセット又は図示しないシステム上に配置されたリセットボタンの押下操作、あるいはマイクロコンピュータ１０からに指示に基づいて、リセット端子ＲＥＳへのリセットを指示する。
【００２８】
特に制限されないが、マイクロコンピュータ１０は、複数ビットから成るモード信号ＭＯＤＥが所定の値にされるとフラッシュメモリＦＭＲＹに対する外部からの直接アクセスを可能にする動作モードが設定される。この動作モードにおいて、ＣＰＵ１２は外部に対する実質的な制御動作が停止若しくはＣＰＵ１２と内部バスＩＤＢ，ＩＡＢとの接続が切り離され、フラッシュメモリＦＭＲＹは例えば入出力ポートＩＯＰ１及びＩＯＰ２を介して外部から直接アクセス可能にされる。この動作モードにおいてマイクロコンピュータは見掛けフラッシュメモリＦＭＲＹの単体チップと等価にされる。したがって、フラッシュメモリＦＭＲＹに対する上記全てのアクセス制御情報は図示しない外部のデータプロセッサなどから供給されることになる。
【００２９】
したがって、マイクロコンピュータ１０に内蔵されたフラッシュメモリＦＭＲＹに対してプログラムやデータを最初に書込む動作は、ＥＰＲＯＭライタのような書き込み装置を用いて能率的に行ったり、あるいは内蔵ＣＰＵ１２の制御で行ったりすることができる。後者にあってはマイクロコンピュータが回路基板に実装された状態（オンボード状態）でも書換えが可能であることを意味する。
【００３０】
図２８には上記フラッシュメモリＦＭＲＹの構成例が示される。同図に示されるフラッシュメモリＦＭＲＹは、８ビットのデータ入出力端子Ｄ０〜Ｄ７を有し、各データ入出力端子毎にメモリアレイＡＲＹ０〜ＡＲＹ７を備える。各メモリアレイＡＲＹ０〜ＡＲＹ７は同じ様に構成され、それらによって一つのメモリセルアレイを成す。
【００３１】
それぞれのメモリアレイＡＲＹ０〜ＡＲＹ７にはそれぞれ２層ゲート構造の絶縁ゲート型電界効果トランジスタによって構成されたメモリセルがマトリクス配置されて成るメモリセル群ＳＭを有する。
【００３２】
同図においてＷ１１〜Ｗｉｊ全てのメモリアレイＡＲＹ０〜ＡＲＹ７に共通のワード線である。同一行に配置されたメモリセルのコントロールゲートは、それぞれ対応するワード線に接続される。
【００３３】
上記ソース線ＳＬにはインバータ回路のような電圧出力回路ＶＯＵＴから消去に利用される高電圧Ｖｐｐが供給される。電圧出力回路ＶＯＵＴの出力動作は、消去制御回路ＥＣＯＮＴから出力される消去信号ＥＲＡＳＥ＊（信号＊は信号反転もしくはローイネーブルを示す）によって制御される。すなわち、消去信号ＥＲＡＳＥ＊のローレベル期間に、電圧出力回路ＶＯＵＴは高電圧Ｖｐｐをソース線ＳＬに供給して全てのメモリセルＭＣ及びＭＣ−Ｒのソース領域に消去に必要な高電圧を供給する。これによって、フラッシュメモリＦＭＲＹは全体が一括消去可能にされる。
【００３４】
上記ワード線Ｗ１１〜Ｗｉｊの選択は、ＸアドレスラッチＸＡＬＡＴを介して取り込まれるＸアドレス信号ＡＸをＸアドレスデコーダＸＡＤＥＣが解読することによって行われる。ワードドライバＷＤＲＶはＸアドレスデコーダＸＡＤＥＣから出力される選択信号に基づいてワード線を駆動する。データ読み出し動作においてワードドライバＷＤＲＶは、電圧選択回路ＶＳＥＬから供給される３Ｖのような電圧Ｖｃｃと０Ｖのような接地電位とを電源として動作され、選択されるべきワード線を電圧Ｖｃｃによって選択レベルに駆動し、非選択とされるべきワード線を接地電位のような非選択レベルに維持させる。データの書き込み動作においてワードドライバＷＤＲＶは、−９Ｖのような電圧Ｖｐｐと０Ｖのような接地電位とを電源として動作され、選択されるべきワード線を−９Ｖのような書き込み用高電圧レベルに駆動する。データの消去動作においてワードドライバＷＤＲＶの出力は９Ｖとされる。
【００３５】
それぞれのメモリアレイＡＲＹ０〜ＡＲＹ７において上記データ線ＤＬ０〜ＤＬ７はＹ選択スイッチＹＳ０〜ＹＳ７を介して共通データ線ＣＤに共通接続される。Ｙ選択スイッチＹＳ０〜ＹＳ７のスイッチ制御は、ＹアドレスラッチＹＡＬＡＴを介して取り込まれるＹアドレス信号ＡＹをＹアドレスデコーダＹＡＤＥＣが解読することによって行われる。ＹアドレスデコーダＹＡＤＥＣの出力選択信号は全てのメモリアレイＡＲＹ０〜ＡＲＹ７に共通に供給される。したがって、ＹアドレスデコーダＹＡＤＥＣの出力選択信号のうちの何れか一つが選択レベルにされることにより、各メモリアレイＡＲＹ０〜ＡＲＹ７の共通データ線ＣＤには１本のデータ線が接続される。
【００３６】
メモリセルＭＣから共通データ線ＣＤに読み出されたデータは選択スイッチＲＳを介してセンスアンプＳＡに与えられ、ここで増幅されて、データ出力バッファＤＯＢを介してデータバスに出力される。上記選択スイッチＲＳは読み出し信号ＲＥＡＤによってスイッチ制御される。
【００３７】
外部から供給される書き込みデータはデータ入力バッファＤＩＢを介してデータ入力ラッチＤＩＬに保持される。データ入力ラッチＤＩＬに保持されたデータが”０”のとき、書き込み回路ＷＲは選択スイッチＷＳを介して共通データ線ＣＤに書き込み用の高電圧を供給する。この書き込み用高電圧はＹ選択スイッチＹＳ０〜ＹＳ７によって選択された何れかのデータ線を通して、ワード線によってコントロールゲートに高電圧が印加されるメモリセルのドレインに供給され、これによって当該メモリセルが書き込みされる。上記選択スイッチＷＳは制御信号ＷＲＩＴＥによってスイッチ制御される。書き込みの各種タイミングや電圧の選択制御のような書き込み動作手順は書き込み制御回路ＷＣＯＮＴが制御する。この書き込み制御回路ＷＣＯＮＴに対する書き込み動作の指示や書き込みベリファイ動作の指示、そして上記消去制御回路ＥＣＯＮＴに対する消去動作の指示や消去ベリファイ動作の指示は、書き込み／消去用の制御レジスタＷＥＲＥＧが与える。この制御レジスタＷＥＲＥＧはデータバスに接続可能にされ、外部から制御データの書き込みが可能にされる。
【００３８】
上記制御レジスタＷＥＲＥＧは、Ｖｐｐビット、ＰＶビット、Ｐビット、及びＥビットを有する。Ｐビットは書き込み動作の指示ビットとされる。Ｅビットは消去動作の指示ビットとされる。Ｖｐｐビット及びＥビットが設定されることによって、これを参照する消去制御回路ＥＣＯＮＴが所定の手順に従って消去のための内部動作を制御する。また、Ｖｐｐビット及びＰビットが設定されることにより、これを参照する書き込み制御回路ＷＣＯＮＴが所定の手順に従って書き込みのための内部動作を制御する。消去及び書き込みのための内部動作は所定レベルの電圧を形成することによって行われる。消去ベリファイ動作は消去されたメモリセルに対して読み出し動作を行って消去が完了したか否かを検証する動作とされ、書き込みベリファイ動作は書き込みされたメモリセルから当該書き込みデータを読み出してこれを書き込みデータと比較することによって書き込みが完了したか否かを検証する動作とされる。これらベリファイ動作は外部のＣＰＵ又はデータプロセッサがフラッシュメモリに対するリードサイクルを起動して行われる。
【００３９】
図１には、上記ワードドライバＷＤＲＶ付近の構成例が示される。
【００４０】
ワードドライバＷＤＲＶは、ＸデコーダＸＡＤＥＣの出力信号に基づいてワード線を駆動するための低耐圧系ドライバ回路ＤＲや、ＸデコーダＸＡＤＥＣの出力信号に基づいてワード線を駆動するための高耐圧系ドライバ回路ＤＰＥ、さらにはデータ書き込みの際に低耐圧系ドライバ回路ＤＲに高電圧が印加されないようにするための分離切り換えスイッチＳＷとを含む。
【００４１】
ここで、高耐圧系ドライバ回路ＤＰＥを構成するＭＯＳトランジスタには高耐圧化されたものが適用される。ＭＯＳトランジスタの高耐圧化のためには、ゲート酸化膜が厚くされたり、ゲート電極ＳＧと高濃度拡散層間、及び高濃度拡散層とＬｏｃａｓ（ロコス）間に低濃度拡散層が形成されたりする。しかしそのように高耐圧化されたＭＯＳトランジスタは、電流が流れ難く、駆動能力が低いため、動作速度は、高耐圧化されていないＭＯＳトランジスタに比べてどうしても低下してしまう。フラッシュメモリの書き込み動作速度は、記憶情報の読み出し速度よりも遅くなる。しかし、シングルチップマイクロコンピュータ１０に内蔵されるフラッシュメモリＦＭＲＹの場合、記憶情報の読み出しがほとんどであり、しかもこの記憶情報がプログラムであることを考えると、書き込み動作よりも読み出し動作の高速化が重要となる。そこで、高耐圧系ドライバＤＰＥとは別に低耐圧系ドライバＤＲを設け、読み出し動作の場合にのみ低耐圧系ドライバＤＲを使うようにする。また、高耐圧系ドライバＤＰＥが使用されるとき、低耐圧系ドライバＤＲを構成するＭＯＳトランジスタに高電圧が印加されて当該ＭＯＳトランジスタが破損しないようにするため、分離切り換えスイッチＳＷを設け、低耐圧系ドライバＤＲを構成するＭＯＳトランジスタへの高電圧印加防止を図っている。
【００４２】
図２には、上記低耐圧系ドライバ回路ＤＲ、高耐圧系ドライバ回路ＤＰＥ、及び分離切り換えスイッチＳＷの詳細な構成例が示される。
【００４３】
ブロック分割にかかる複数個のワードドライバＷＤＲＶ１〜ＷＤＲＶｉが設けられ、それに対応してメモりセル群ＳＭ１〜ＳＭｉが設けられている。
【００４４】
ワードドライバＷＤＲＶ１〜ＷＤＲＶｉは互いに同一構成とされ、そのうちの一つであるワードドライバＷＤＲＶ１についての構成が代表的に示される。
【００４５】
ワードドライバＷＤＲＶ１は、読み出し専用である低耐圧系ドライバＤＲ１〜ＤＲｉと、それに対応して配置された分離切り換えスイッチＳＷ１〜ＳＷｉと、書き込み専用である高耐圧系ドライバＤＰＥ１〜ＤＰＥｉ、及びレベル変換回路（ＢＰ−Ｄｒ，ＢＮ−Ｄｒ）を含む。
【００４６】
低耐圧系ドライバＤＲ１〜ＤＲｉは、それぞれブロック選択信号ＡＤ１〜ＡＤｉと、プリデコーダＡｚ−Ｄｒの出力信号とのアンド論理を得るアンド回路とされ、低耐圧ＭＯＳトランジスタ（高耐圧化されていないＭＯＳトランジスタ）によって構成される。この低耐圧系ドライバＤＲ１〜ＤＲｉの出力信号は、それぞれ後段の分離切り換えスイッチＳＷ１〜ＳＷｉを介して、対応するワード線Ｗ１１〜Ｗ１ｉに結合される。分離切り換えスイッチＳＷ１〜ＳＷｉは、切り換え制御信号ＳＥＬによってオンオフ制御される。切り換え制御信号ＳＥＬによって分離切り換えスイッチＳＷ１〜ＳＷｉがオンされた状態でのみ、低耐圧系ドライバＤＲ１〜ＤＲｉによるワード線駆動が可能とされる。
【００４７】
高耐圧系ドライバＤＰＥは、それぞれワード線Ｗ１１〜Ｗ１ｉに対応して配置された高耐圧系ドライバＤＰＥ１〜ＤＰＥｉによって構成される。高耐圧系ドライバＤＰＥ１〜ＤＰＥｉは、高耐圧化されたＰチャンネル型ＭＯＳトランジスタと高耐圧化されたｎチャンネル型ＭＯＳトランジスタとが直列接続されて成る。高耐圧系ドライバＤＰＥ１〜ＤＰＥｉにおいて、Ｐチャンネル型ＭＯＳトランジスタのソース電極はレベル変換回路ＢＰ−Ｄｒ，ＢＮ−Ｄｒの第１出力端子Ｂ１Ｐに結合され、ｎチャンネル型ＭＯＳトランジスタのソース電極はレベル変換回路ＢＰ−Ｄｒ，ＢＮ−Ｄｒの第２出力端子Ｂ１Ｎに結合される。Ｐチャンネル型ＭＯＳトランジスタとｎチャンネル型ＭＯＳトランジスタとの直列接続箇所がそれぞれ対応するワード線Ｗ１１〜Ｗ１ｉに結合される。高耐圧系ドライバＤＰＥ１〜ＤＰＥｉにおいてＰチャンネル型ＭＯＳトランジスタ、及びｎチャンネル型ＭＯＳトランジスタのウェルには、それぞれ所定のウェル電位ＶＢＰ、及びＶＮＮが印加される。また、高耐圧系ドライバＤＰＥ１〜ＤＰＥｉにおいてＰチャンネル型ＭＯＳトランジスタのゲート電極には、レベル変換回路Ｇｊ−Ｄｒの出力信号ＧＰ１〜ＧＰｉが供給され、ｎチャンネル型ＭＯＳトランジスタのゲート電極にはレベル変換回路Ｇｊ−Ｄｒの出力信号ＧＮ１〜ＧＮｉが供給される。
【００４８】
レベル変換回路ＢＰ−Ｄｒ，ＢＮ−Ｄｒはブロック選択信号によって選択／非選択の切り換えが行われ、読み出し書き換え制御信号ＲＷＣによって出力電圧の切り換えが行われる。
【００４９】
図２４にはメモリセル群ＳＭ１〜ＳＭｉの構成例が示される。
【００５０】
一般にメモりセルをＭｉｊｍで示すと、添え字のｉはワード線を選択する第１の信号群から生成されるブロック選択アドレス信号に、ｊはワード線を選択する第２のアドレス信号群から生成されるゲート選択アドレス信号、ｍはデータ線を選択するアドレス信号に、それぞれ対応している。
【００５１】
図２４に示される構成はＮＯＲ（ノア）型と称されるもので、ワード線Ｗｉｊにはメモリセルｉｊ１〜Ｍｉｊｍが接続され、データ線Ｄｍには、メモリセルＭ１１ｍ〜Ｍｉｊｍが接続されている。また、メモリセルのソース線は共通ソース線ＣＳに接続されている。
【００５２】
図１１にはレベル変換回路ＢＰ−Ｄｒ，ＢＮ−Ｄｒに入力される電圧が示され、図１２にはレベル変換回路ＢＰ−Ｄｒ，ＢＮ−Ｄｒの出力状態例が示される。
【００５３】
レベル変換回路ＢＰ−Ｄｒ，ＢＮ−Ｄｒには、特に制限されないが、高電位側電源Ｖｃｃ、９Ｖ、０Ｖ、−９Ｖが入力れ、読み出し書き込み制御信号ＲＷＣｎによって読み出し、書き込み、消去が指示されるとき、レベル変換回路ＢＰ−Ｄｒ，ＢＮ−Ｄｒの第１出力電圧ＢｉＰ、第２出力電圧ＢｉＮは、それぞれ図１２に示されるようになる。
【００５４】
読み出し状態において、選択ブロックでは第１出力電圧ＢｉＰは高電位側電源Ｖｃｃレベル、第２出力電圧ＢｉＮは０Ｖとされ、非選択ブロックでは第１出力電圧ＢｉＰ及び第２出力電圧ＢｉＮはともに０Ｖとされる。
【００５５】
書き込み状態において、選択ブロックでは第１出力電圧ＢｉＰは０Ｖ、第２出力電圧ＢｉＮは−９Ｖとされ、非選択ブロックでは第１出力電圧ＢｉＰ及び第２出力電圧ＢｉＮはともに０Ｖとされる。
【００５６】
消去状態において、選択ブロックでは第１出力電圧ＢｉＰは９Ｖ、第２出力電圧ＢｉＮは０Ｖとされ、非選択ブロックでは第１出力電圧ＢｉＰ及び第２出力電圧ＢｉＮはともに０Ｖとされる。
【００５７】
上記分離切り換えスイッチＳＷ１〜ＳＷｉは、特に制限されないが、それぞれ図１３（ａ），（ｂ）及び図１４に示されるように構成することができる。
【００５８】
例えば図１３（ａ）に示されるように、ｎチャンネル型ＭＯＳトランジスタ１２１とＰチャンネル型ＭＯＳトランジスタ１２２とが並列接続されて成るＣＭＯＳトランスファゲートにより分離切り換えスイッチＳＷ１〜ＳＷｉを構成することができる。ｎチャンネル型ＭＯＳトランジスタ１２１のゲート電極には、ゲート電位Ｖｇが、また、Ｐチャンネル型ＭＯＳトランジスタ１２２のゲート電極にはＶｇと相補レベルの電位Ｖｇ＊が入力されるゲート電位Ｖｇ，Ｖｇ＊は、切り換え制御信号ＳＥＬに基づいてチップ内で形成される。Ｖｗはワード線の電位、Ｖｄはブロック選択信号ＡＤ１〜ＡＤｉの電位である。
【００５９】
また、図１３（ｂ）に示されるように１個のｎ型ＭＯＳトランジスタ１３１により構成することができる。ここで、Ｖｇは、ｎチャンネル型ＭＯＳトランジスタ１３１を確実にオンさせるために、高電位電源Ｖｃｃよりもｎチャンネル型ＭＯＳトランジスタのしきい値以上高い電位とされ、それは切り換え制御信号ＳＥＬに基づいてチップ内で形成される。
【００６０】
さらに、図１４に示されるように、ブートストラップ昇圧機能を利用して分離切り換えスイッチＳＷ１〜ＳＷｉを構成することができる。第１ゲートＧ１及び第２ゲートＧ２を有する２層ゲートＭＯＳトランジスタ１４２が設けられる。この２層ゲートＭＯＳトランジスタ１４２の第１ゲート電極Ｇ１はｎチャンネル型ＯＳトランジスタ１４１を介して高電位側電源Ｖｃｃに結合され、第２ゲート電極Ｇ２にはドライバ出力電圧Ｖｄが供給される。図１５に示されるように、ドライバ出力電圧Ｖｄが０ＶからＶｃｃに切り換わることにより、第１ゲート電極Ｇ１の電圧Ｖ１ｇが（Ｖｃｃ−Ｖｔｈｎ）から（２Ｖｃｃ−Ｖｔｈｎ）に変化され、ワード線電位Ｖｗが０ＶからＶｃｃに変化される。つまり、ドライバ出力電圧ＶｄがＶｃｃに切り換わることで２層ゲートＭＯＳトランジスタ１４２がオンされてワード線にＶｃｃが供給される。ここで、書き換え時は第１ゲートを基板と同電位とすることで、ワード線に高電圧が供給されても２層ゲートＭＯＳトランジスタ１４２はオンされない。ＰＷはＰウェルであり、このＰウェルには所定のウェル電圧が供給される。
【００６１】
図１６には、図１４に示される分離切り換えスイッチを適用した場合の読み出し、書き込み、消去の際の状態例が示される。
【００６２】
先ず選択ブロックについて説明する。
【００６３】
読み出し状態において、第１ゲート電圧Ｇ１の電圧Ｖ１ｇ、ドライバ出力電圧Ｖｄ、及びワード線電位ＶｗはＶｃｃレベルとされる。ウェル電位Ｖｂは０Ｖとされる。書き込状態においては高耐圧系ドライバを介して高電圧供給が行われるので、第１ゲート電圧Ｇ１の電圧Ｖ１ｇ、ウェル電位Ｖｂ、及びワード線電位Ｖｗは−９Ｖとされる。ドライバ出力電圧Ｖｄは０Ｖであり、ワード線の高電圧が低耐圧系ドライバに印加されずに済む。消去状態において、第１ゲートＧ１の電圧Ｖ１ｇ、ドライバ出力電圧Ｖｄ、ウェル電位Ｖｂは０Ｖとされ、ワード線電位は９Ｖとされる。
【００６４】
次に非選択ブロックについて説明する。
【００６５】
別のブロックが選択された場合の読み出し状態においては、第１ゲート電圧Ｇ１の電圧Ｖ１ｇ、ドライバ出力電圧Ｖｄ、ウェル電位Ｖｂ、及びワード線電位Ｖｗは０Ｖとされる。また、別ブロックが選択されたの書き込み状態において、第１ゲートＧ１の電圧Ｖ１ｇ、ウェル電位Ｖｂは−９Ｖとされ、ドライバ出力電圧Ｖｄ、ワード線電圧Ｖｗは０Ｖとされる。ウェル電位Ｖｂは−９Ｖとされる。消去状態において、第１ゲートＧ１の電圧Ｖ１ｇ、ドライバ出力電圧Ｖｄ、ウェル電位Ｖｂ、及びワード線電位は０Ｖとされる。
【００６６】
図６にはレベル変換回路ＢＰ−Ｄｒ，ＢＮ−Ｄｒ、Ｇｊ−Ｄｒの構成例が示される。
【００６７】
レベル変換回路ＢＰ−Ｄｒ，ＢＮ−Ｄｒ、Ｇｊ−Ｄｒは、特に制限されないが、それ自体公知のラッチ型電圧変換回路を含んで構成される。ブロック選択アドレス信号Ｂ１Ｎを駆動するドライバ回路の前段の回路が２段の構成をとっているのは、トランジスタの最小ソース・ドレイン間耐圧を確保するためである。電圧ＶＦＦの電位はメモリセルのしきい値を下げる動作中（ベリファイ動作を含む）には、負の電圧とし、それ以外の動作では接地電位Ｖｓｓである。ＡＸＢは第１のアドレス信号群を入力とするアドレスバッファの出力信号の相補アドレス信号である。ＷＷＶはメモリセルのしきい値を下げる動作中（ベリファイ動作を含む）、ハイレベルに活性する信号であり、ＷＷＶＢはその否定信号である。ＷＶＢは低いしきい値をベリファイする動作と電圧切り換え動作で、ローレベルに活性する信号である。ＲＥＶは読み出し動作中でハイレベルに活性し、ワード線を選択前にｎチャンネル型ＭＯＳトランジスタを介して接地電位Ｖｓｓにリセットする信号である。
【００６８】
図７には、入力アドレスとデコーダ及びそれに対応する低耐圧系ドライバの階層化構成例が示される。説明の便宜上、アドレスを４本としている。
【００６９】
尚、図７ではメモリセル群ＳＭ１に対応する回路の構成例が代表的に示される。
【００７０】
低耐圧系ドライバＤＲ１〜ＤＲ４の前段には、第１のアドレス群をデコードするためのアンドゲート７１〜７４が設けられ、低耐圧系ドライバＤＲ１〜ＤＲ４は、それぞれ各アンドゲート７１〜７４の出力信号と、第２のアドレス群をデコードするデコーダ回路Ａｚ−Ｄｒの出力信号とのナンド論理を得るナンドゲート７５、及びその出力信号を反転するインバータ７６とを含んで成る。低耐圧系ドライバＤＲ１〜ＤＲ４において各インバータ７６の出力信号が対応する分離切り換えスイッチＳＷ１〜ＳＷ４を介してワード線ＷＬ１１〜ＷＬ１４に入力される。メモリセル群ＳＭ２〜ＳＭ４に対応する回路も同様に構成される。図８には入力アドレス信号Ａ０，Ａ１，Ａ２，Ａ３の論理の組み合わせと、それによって選択されるワード線ＷＬとの関係が示される。Ａ０〜Ａ３の論理組み合わせによって１本のワード線が選択される。
【００７１】
図７の例では１本のワード線例えばＷＬ１１に対して、スイッチ回路ＳＷ１が１個、ドライバ回路ＤＲ１が１個、及びアンドゲート７１が１個必要とされるが、上記第２のデコード回路Ａｚ−Ｄｒはメモリマット一つ当たり一組で良い。
【００７２】
図９及び図１０には上記低耐圧系ドライバＤＲ１の階層化構造が示される。
【００７３】
図９に示される構成例では、低耐圧系ドライバについての構成が代表的に示されるように、ｎチャンネル型ＭＯＳトランジスタ９１，９２が並列接続され、ｎチャンネル型ＭＯＳトランジスタ９２にｐチャンネル型ＭＯＳトランジスタ９３が直列接続されて成る。アドレス信号のナンド論理出力Ｎｏｕｔがハイレベルのとき、ブロック選択が行われ、Ａｚ−Ｄｒの出力がローレベルにされたところのドライバ出力によって、対応するワード線が選択レベルに駆動される。
【００７４】
図９に示される例では、ワード線ＷＬ１１に対してＳＷ１、ＤＲ１がそれぞれ１個必要であるが、前段のナンドゲート、インバータはワード線３２本に１組のみで良い。
【００７５】
また、図１０に示される構成例では、上記低耐圧系ドライバＤＲ１についての構成例が代表的に示されるように、ｐチャンネル型ＭＯＳトランジスタ１０１とｎチャンネル型ＭＯＳトランジスタ１０２とが直列接続され、上記ｐチャンネル型ＭＯＳトランジスタ１０１にｎチャンネル型ＭＯＳトランジスタ１０３が並列接続されて成る。アドレス信号のアンド論理出力Ａｏｕｔがローレベルのとき、ブロック選択が行われ、Ａｚ−Ｄｒの出力がハイレベルにされたところのドライバ出力によって、対応するワード線が選択されるようになっている。
【００７６】
上記した例によれば、以下の作用効果を得ることができる。
【００７７】
（１）低耐圧系ドライバを構成する素子として、耐圧が低いトランジスタを使用しており、それは高耐圧化されたものに比べて動作速度が速いから、そのようなトランジスタを使用する低耐圧系ドライバを使うことで、データ読み出しの際のワード線選択の高速化を図ることができ、半導体記憶装置における読み出し動作の高速化を図ることができる。
【００７８】
（２）上記メモリセルへのデータ書き込みの際に上記低耐圧系ドライバ回路を上記ワード線から切り離すためのスイッチ回路を設けることにより、ワード線に供給された高電圧によって低耐圧系ドライバ回路が破損するのを防止することができる。
【００７９】
（３）アドレスデコーダ回路を階層化することによりメモリモジュール全体としての回路規模及びレイアウト面積を低減及び縮小することができる。
【００８０】
（４）そのようなフラッシュメモリをプログラムメモリとして搭載するデータ処理装置においては、プログラムを高速に読み出すことができるので、処理の高速化を図ることができる。
【００８１】
以上本発明者によってなされた発明を具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【００８２】
例えば、図３に示されるように高耐圧系ドライバＤＰＥを構成することができる。すなわち、レベル変換回路ＢＰ−Ｄｒ，ＢＮ−Ｄｒの出力信号Ｂ１Ｐ，Ｂ１Ｎが、高耐圧系ドライバＤＰＥ１〜ＤＰＥｊを構成するＭＯＳトランジスタのゲート電極に入力され、また、レベル変換回路Ｇｊ−Ｄｒの出力信号ＧＰ１〜ＧＰｉ，ＧＮ１〜ＧＮｉが、高耐圧系ドライバＤＰＥ１〜ＤＰＥｊを構成するＭＯＳトランジスタのソース電極に入力されるようになっている。このように構成しても、レベル変換回路ＢＰ−Ｄｒ，ＢＮ−Ｄｒの出力信号Ｂ１Ｐ，Ｂ１Ｎの出力信号に基づいてワード線を選択レベルに駆動することができる。
【００８３】
メモリセル群ＳＭ１〜ＳＭｉには種々の構成がある。
【００８４】
図２５に示されるメモリセル群ＳＭ１〜ＳＭｉは、データ線を階層化したもので、少なくとも二つ以上のメモリセルを１ブロックとし（例えばＭ１１１〜Ｍ１ｊ１）、そのドレインをローカルドレイン配線ＤＬ１１，ＤＬ１ｍ，ＤＬｉ１，ＳｉＤｍを介してデータ線Ｄ１〜Ｄｍに接続して成る。
【００８５】
図２６に示されるメモリセル群ＳＭ１〜ＳＭｉは、データ線に加え、ソース線も階層化したものである。メモリセルと共通ソース線ＣＳとの接続を階層化した構成で、一つのブロックを構成するメモリセルのソースをローカルソース配線ＳＬ１１，ＳＬ１ｍ，ＳＬｉ１，ＳＬｉｍに接続し、これらのローカルソース線と共通ソース線ＣＳとの接続信号線Ｓ１Ｓ、ＳｉＳをゲート入力とするソース選択トランジスタＳ１Ｓ１，Ｓ１Ｓｍ，ＳｉＳ１，ＳｉＳｍを介して行った構成となっている。
【００８６】
図２５に示されるようにメモリセル群が構成されるとき、図４に示されるように、ドレイン側選択トランジスタのゲート信号線Ｓ１Ｄ〜ＳｉＤを形成するためのドライバＺＤＰＥが設けられる。ドライバＺＤＰＥは、Ｐチャンネル型ＭＯＳトランジスタ、及びｎチャンネル型ＭＯＳトランジスタが直列接続されて成り、高電圧ＶＺＮ，ＶＺＰが印加される。この場合、読み出し書き換え制御信号ＲＷＣに基づいて高耐圧系ドライバＺＤＰＥを駆動するためのレベルシフタＣ１Ｐ，Ｃ１Ｎが設けられる。データ書き換えの際にはレベルシフタＣ１Ｐ，Ｃ１Ｎの出力信号に基づいてドライバＺＤＰＥが駆動されることにより、ドレイン側選択トランジスタのゲート信号線Ｓ１Ｄが選択レベルに駆動される。このとき、低耐圧系ドライバＤＲ１Ｚに高電圧が印加されるのを防ぐため、切り換え制御信号ＳＥＬによって分離切り換えスイッチＳＷＣ１がオフされる。
【００８７】
それに対してデータ読み出しの際には、切り換え制御信号ＳＥＬによって分離切り換えスイッチＳＷＣ１がオンされ、さらに低耐圧系ドライバＤＲ１Ｚによってドレイン側選択トランジスタのゲート信号線Ｓ１Ｄが選択レベルに駆動されて高電圧が印加される。
【００８８】
このように、ワード線駆動のための低耐圧系ドライバＳＷ１などや分離切り換えスイッチＳＷ１などに加えて、ドレイン側選択トランジスタのゲート信号線Ｓ１Ｄを駆動するための低耐圧系ドライバＤＲ１Ｚや、それに高電圧が印加されるのを防ぐための分離切り換えスイッチＳＷＣ１を設けることができる。そして、ＳＷＣ１によってＤＲ１Ｚへの高電圧印加が阻止されるので、ＤＲ１Ｚは、低耐圧ＭＯＳトランジスタを使用することができ、ゲート信号線Ｓ１Ｄ駆動の高速化を図ることができる。
【００８９】
また、図２６に示されるようにメモリセルが構成されるとき、図５に示されるように、ローカルソース線と共通ソース線ＣＳとの接続信号線Ｓ１Ｓを駆動するのに高耐圧系ドライバＺＤＰＥが設けられ、データ書き換えのためにこの高耐圧系ドライバＺＤＰＥを駆動するためのレベルシフタＤ１Ｐ，Ｄ１Ｎが設けられる。ＤＲ１ＳはＳ１Ｓを駆動するための低耐圧系ドライバであり、この低耐圧系ドライバＤＲ１Ｓに高電圧が印加されるのを防ぐため、切り換え制御信号ＳＥＬによって分離切り換えスイッチＳＷＤ１がオフされる。データ読み出しの際には切り換え制御信号ＳＥＬによって分離切り換えスイッチＳＷＤ１がオンされ、さらに低耐圧系ドライバＤＲ１Ｓによってドレイン側選択トランジスタのゲート信号線Ｓ１Ｓが選択レベルに駆動される。分離切り換えスイッチＳＷＤ１がオフされることで、ＤＲ１Ｓへ高電圧が印加されるのが防止されるため、分離切り換えスイッチＳＷＤ１には低耐圧ＭＯＳトランジスタを適用することができる。低耐圧ＭＯＳトランジスタは高速動作が可能であるから、読み出し時のゲート信号線Ｓ１Ｓの駆動を高速に行うことができ、メモリアクセスの高速化を図ることができる。
【００９０】
このようにローカルソース線と共通ソース線ＣＳとの接続信号線Ｓ１Ｓを駆動するための低耐圧系ドライバＤＲ１Ｓや、それに高電圧が印加されるのを防ぐための分離切り換えスイッチＳＷＤ１を設けることができる。
【００９１】
図１７には、低耐圧系ドライバ付近の別の構成例が示される。
【００９２】
図１７に示される構成では、プリデコーダＡｚ−Ｄｒが、２入力ナンドゲート１７１と、その出力信号を反転するためのインバータ１７２とを含んで構成される。上記ナンドゲート１７１の一方の入力端子にはクロック信号ＣＫが入力され、他方の入力端子にはアドレス信号あるいはアドレスデコード信号が入力される。
【００９３】
図１８には、図１７に示される回路の動作タイミングが示される。
【００９４】
上記ナンドゲート１７１により、クロック信号ＣＫとアドレスあるいはアドレスデコード信号とのナンド論理が得られ、それに基づいてワード線駆動が行われるようになっているので、クロック信号の１サイクル毎にワード線駆動が行われ、それは、ワード線デコード及び駆動、ビット線プリチャージ、メモリセルからの読み出し信号の電流センス、及び読み出しデータ出力という一連の動作において、読み出し信号のセンス期間の後半から読み出しデータ出力期間においては、ワード線ＷＬが非選択状態とされる。換言すれば、１度選択されたワード線は次のリードサイクルが始まる前に強制的に非選択状態とされる。すなわち、図１８の例では、選択ワード線にハイレベルが印加されている期間は約１／２サイクルとなる。そのようにすると、ワード線を１サイクル分選択する従来方式に比べてワード線ＷＬの選択期間を可能な限り短くすることができる。特にマイクロコンピュータに内蔵されるようなフラッシュメモリでは、読み出し動作回数が非常に多く、この読み出し動作に対するディスターブ耐性を向上させることが重要とされる。図１７に示される構成では、上記のようにワード線ＷＬの選択期間を可能な限り短くすることができるので、ディスターブ耐性の向上を図ることができる。
【００９５】
また、図１９に示されるように、低耐圧系ドライバＤＲ１に、レベル変換回路兼用ワード線ドライバを適用することができる。すなわち、ｐチャンネル型ＭＯＳトランジスタ１９２，１９５、及びｎチャンネル型ＭＯＳトランジスタ１９３，１９４，１９６が結合されて成るレベルシフト回路と、ｐチャンネル型ＭＯＳトランジスタ１９７とｎチャンネル型ＭＯＳトランジスタ１９８とが直列接続されて成るインバータとを含んで低耐圧系ドライバＤＲ１を構成する。低耐圧系ドライバＤＲ１の前段に配置された回路例えばインバータ１９１やプリデコーダＡｚ−Ｄｒの動作用電源電圧をＶｃｃとするとき、低耐圧系ドライバＤＲ１の動作用電源電圧はＶｃｃの変動範囲の上限に設定されたＶｃｒとされる。電圧Ｖｃｒは、電圧Ｖｃｃに基づいて昇圧回路（図示せず）で昇圧されたものであり、電圧Ｖｃｃがある程度変動しても電圧Ｖｃｒは変動しない。特に制限されないが、電圧Ｖｃｃを３Ｖとするとき、電圧Ｖｃｒは４Ｖとすることができ、この程度の電圧であれば、低耐圧系ドライバＤＲ１を構成するＭＯＳトランジスタを高耐圧化する必要はない。つまり、低耐圧系ドライバＤＲ１に高速動作可能な低耐圧ＭＯＳトランジスタを適用することができる。
【００９６】
図２０には、図１９に示される回路の動作タイミングが示される。低耐圧系ドライバＤＲ１の動作用電源として、電圧Ｖｃｒが供給されるため、ノードＮ１，Ｎ２の振幅は、図２０に示されるようにＶｃｒとなる。電圧Ｖｃｒが、電圧Ｖｃｃに基づいて昇圧回路で（図示せず）昇圧されたものであり、電圧Ｖｃｃがある程度変動しても電圧Ｖｃｒは変動しないため、ノードＮ１，Ｎ２の振幅の安定化を図ることができる。ここで、デコーダＡｚ−Ｄｒの出力信号であるＡｚＮ信号がローレベルになると、選択されたブロック信号（ＡＤｉ＝ハイレベル）とでノードＮ２がローレベルに引かれ、ｐチャンネル型ＭＯＳトランジスタ１９７がオンされ、ｎチャンネル型ＭＯＳトランジスタ１９８がオフされ、ノードＮ２がハイレベルにされてワード線ＷＬが立ち上げられる。図２０においても図１８と同様にＡＤｉの切り換えより前にワード線すなわちノードＮ２を立ち下げている。また、Ｖｃｃではなく、それを昇圧した電圧Ｖｃｒをワード線に供給することにより、フラッシュメモリセルの電流を増やすことができるので、センスアンプでのセンス期間を短くすることができる、という利点もある。
【００９７】
図２１には、スタンバイ時におけるワード線ディスチャージを考慮した場合の構成が示される。
【００９８】
デコーダＡｚ−Ｄｒは、クロック信号ＣＫと、アドレス又はアドレスデコード信号と、スタンバイ信号ＳＴＢＹＮ＊とのナンド論理を得るナンドゲート２１１と、それの後段に配置されたインバータ２１２とを含んで成る。アドレス又はアドレスデコード信号と、スタンバイ信号ＳＴＢＹＮ＊とのナンド論理を得るようにしているため、スタンバイ信号ＳＴＢＹＮ＊がローレベルにアサートされた場合に、低耐圧系ドライバＤＲ１がローレベル出力となって、ワード線の電荷が速やかに放出される。
【００９９】
図２２には、図２１に示される構成の動作タイミングが示される。
【０１００】
スタンバイ信号ＳＴＢＹＮ＊がハイレベルの期間においては、クロック信号ＣＫに同期してワード線ＷＬが駆動される。しかし、スタンバイ信号ＳＴＢＹＮ＊がローレベルにされた期間では、ナンドゲート２１１の出力端子がハイレベルに固定されることから、ワード線ＷＬは選択されない。このワード線非選択期間は、ワード線ＷＬのディスチャージ期間であり、このディスチャージ期間において、それまでワード線に蓄積されていた電荷が、低耐圧系ドライバＤＲ１の最終段インバータを介してディスチャージされる。通常スタンバイ信号ＳＴＢＹＮ＊はクロック信号に非同期でアサートされるが、そのように非同期でアサートされた場合でも、ワード線に蓄積されていた電荷を放出することができる。
【０１０１】
図２３にはワード線ディスチャージを考慮した場合の別の構成が示される。
【０１０２】
例えば高耐圧系ドライバＤＰＥ１がｐチャンネル型ＭＯＳトランジスタ２３１とｎチャンネル型ＭＯＳトランジスタ２３２とが結合されて成るとき、このｎチャンネル型ＭＯＳトランジスタ２３２を介してワード線ＷＬの電荷をディスチャージすることができる。すなわち、スタンバイ信号ＳＴＢＹＮ＊がローレベルにアサートされることにより、レベル変換回路Ｇｊ−Ｄｒの出力信号ＧｊＮ，ＧｊＰがハイレベルにされ、それにより、ｐチャンネル型ＭＯＳトランジスタ２３１がオフされ、ｎチャンネル型ＭＯＳトランジスタ２３２がオンされるため、ｎチャンネル型ＭＯＳトランジスタ２３２を介してワード線ＷＬの電荷がディスチャージされる。
【０１０３】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるフラッシュメモリに適用した場合について説明したが、本発明はそれに限定されるものではなく、ＥＥＰＲＯＭやＥＰＲＯＭなどの不揮発性メモリ、さらには揮発性メモリなどの各種半導体記憶装置及びそれを含むデータ処理装置に広く適用することができる。
【０１０４】
本発明は少なくとも複数のメモリセルを含むことを条件に適用することができる。
【０１０５】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【０１０６】
すなわち、第２ドライバ回路を形成するトランジスタのゲート酸化膜が第１ドライバ回路を形成するトランジスタのゲート酸化膜よりも薄いものとすると、第２ドライバ回路は第１ドライバ回路に比べて高速動作が可能とされ、それをデータ読み出しの際のワード線駆動に使用することで、データ読み出しの際のワード線を高速に駆動することができる。それにより、半導体記憶装置における読み出し動作の高速化を図ることができる。
【０１０７】
上記第２ドライバ回路と上記ワード線との間に、上記メモリセルへのデータ書き換えの際に上記第２ドライバ回路を上記ワード線から切り離すスイッチ回路を設けることで、ワード線に供給された高電圧が第２ドライバ回路に印加されて第２ドライバ回路が破損されるのを防止することができる。
【０１０８】
さらに、上記半導体記憶装置をプログラムメモリとして搭載するデータ処理装置においては、プログラムを高速に読み出すことができるので、処理の高速化を図ることができる。
【図面の簡単な説明】
【図１】本発明にかかる半導体記憶装置の一例であるフラッシュメモリにおけるワードドライバ付近の構成例ブロック図である。
【図２】上記フラッシュメモリにおけるワードドライバ付近の構成例回路図である。
【図３】上記フラッシュメモリにおけるワードドライバ付近の別の構成例回路図である。
【図４】上記フラッシュメモリにおけるワードドライバ付近の別の構成例回路図である。
【図５】上記フラッシュメモリにおけるワードドライバ付近の別の構成例回路図である。
【図６】図２に示されるブロックの詳細な回路図である。
【図７】図２に示される低耐圧系ドライバの論理構成図である。
【図８】図７に示される回路においてアドレス信号と選択されるワード線との関係説明図である。
【図９】上記低耐圧系ドライバの構成例回路図である。
【図１０】上記低耐圧系ドライバの別の構成例回路図である。
【図１１】図２に示される主要ブロックの入力電圧及び入力信号説明図である。
【図１２】図１１に示されるレベル変換回路の読み出し／書き込み／消去の状態例説明図である。
【図１３】図２に示される分離切り換えスイッチの構成例回路図である。
【図１４】図２に示される分離切り換えスイッチの別の構成例回路図である。
【図１５】図１４に示される分離切り換えスイッチの動作波形図である。
【図１６】図１４に示される分離切り換えスイッチの読み出し／書き込み／消去の状態例説明図である。
【図１７】図２に示される主要ブロックの内部構成例回路図である。
【図１８】図１１に示される回路の動作タイミング図である。
【図１９】図２に示される主要ブロックの内部構成例回路図である。
【図２０】図１９に示される回路構成の動作タイミング図である。
【図２１】図２に示される別の主要ブロックの内部構成例回路図である。
【図２２】図２１に示される回路構成の動作タイミング図である。
【図２３】図２に示される別の主要ブロックの内部構成例回路図である。
【図２４】図２に示されるメモリセル群の構成例回路図である。
【図２５】図２に示されるメモリセル群の別の構成例回路図である。
【図２６】図２に示されるメモリセル群の別の構成例回路図である。
【図２７】上記フラッシュメモリを含むマイクロコンピュータの構成例ブロック図である。
【図２８】上記フラッシュメモリの全体的な構成例ブロック図である。
【符号の説明】
１０  マイクロコンピュータ
１２  ＣＰＵ
１３  ＤＭＡＣ
１４  ＢＳＣ
１５  ＲＯＭ
１６  ＲＡＭ
１７  タイマ
１８  ＳＣＩ
１９  ＣＰＧ
ＦＭＲＹ  フラッシュメモリ
ＷＤＲＶ  ワードドライバ
ＤＰ  低耐圧系ドライバ回路
ＤＰＥ  高耐圧系ドライバ回路
ＳＷ  分離切り換えスイッチ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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