(57)【特許請求の範囲】
【請求項１】
入力端側と出力端側をもつＭＯＳトランジスタとこのＭＯＳトランジスタの入力端側或いは出力端側に一端が接続され他端にクロックが供給されるキャパシタとを有するチャージポンプユニットが、複数直列に接続され、電源電圧を昇圧した出力電圧が出力されるチャージポンプ手段と、
前記クロックを発生するクロック発生手段とを有する昇圧回路を備えた半導体装置において、
前記電源電圧が入力される基端側の１つまたは複数のチャージポンプユニットのキャパシタとして、ＭＯＳキャパシタを用いるとともに、
前記出力電圧が出力される終端側の１つまたは複数のチャージポンプユニットのキャパシタとして、半導体基板上あるいはウエル上に形成された第１導電体膜と、この第１導電体膜上に形成された高誘電率膜と、この高誘電率膜上に形成された第２導電体膜とを有するキャパシタを用いることを特徴とする昇圧回路を備えた半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、低電圧電源から高い電圧を得るための昇圧回路を備えた半導体装置に関する。
【０００２】
【従来の技術】
従来から、ＥＥＰＲＯＭやフラッシュメモリなどの半導体装置（以下、ＩＣ）の単一低電圧電源化に伴って、例えば記憶内容の書き込みや消去動作に必要な電圧をそのＩＣの内部で得るように、電源電圧の昇圧が行われるようになってきている。このために、チャージポンプ回路などの昇圧回路がＩＣに備えられる。
【０００３】
このチャージポンプ回路は、例えば、ダイオード接続形式のＭＯＳ型電界効果トランジスタ（以下、ＭＯＳトランジスタ）を複数個直列接続し、そのＭＯＳトランジスタに一方の蓄積電極がそれぞれ接続された複数のキャパシタを有している。そして、直列接続された基端側のＭＯＳトランジスタに２〜３Ｖのような電源電圧を印加するとともに、キャパシタの他方の蓄積電極に位相のずれたクロック信号を順次与えることによって、キャパシタを順次充電して、終端側のＭＯＳトランジスタから１０〜１５Ｖ等の昇圧された高電圧を得るように構成されている。
【０００４】
このキャパシタの誘電体として作用する絶縁体膜厚は、通常チャージポンプ回路の昇圧電圧に耐えられるように一種類で比較的厚く形成されることが多い。この場合、キャパシタの静電容量は、絶縁体膜厚が厚くなれば小さくなるから、必要な静電容量を得るために大きな面積を必要とすることになる。
【０００５】
そこで、特開平５−２８７８６号公報では、キャパシタの必要な面積を少なくして、チャージポンプ回路の専有面積を低減する方法として、チャージポンプ回路の基端側に位置する低電圧用キャパシタの絶縁体膜厚を薄くし、終端側に位置するキャパシタの絶縁体膜厚を昇圧電圧に見合って厚くすることが提案されており、キャパシタの絶縁体膜厚を電圧の低い基端側で薄くしているから、その分だけのチップ専有面積を低減することはできるようになっている。
【０００６】
【発明が解決しようとする課題】
しかし、この昇圧回路においては、電圧の高い終端側では相対的に絶縁体膜厚の厚いキャパシタを用いているから、終端側のキャパシタでのチップ専有面積の低減は期待することができないだけでなく、むしろキャパシタ面積の増大を招く恐れさえもあった。
【０００７】
このような問題点に鑑みて、本発明は、チャージポンプ回路の終端側に位置するキャパシタとして、その基端側に位置するキャパシタと異なる構造のキャパシタを用いることにより、チャージポンプ回路の基端側に位置するキャパシタのみでなく、終端側のキャパシタのチップ専有面積も低減して、チャージポンプ回路全体のチップ専有面積を低減することができるように構成した昇圧回路を備えた半導体装置を提供することを目的とする。
【０００８】
【課題を解決するための手段】
本発明の請求項１の昇圧回路を備えた半導体装置は、入力端側と出力端側をもつＭＯＳトランジスタとこのＭＯＳトランジスタの入力端側或いは出力端側に一端が接続され他端にクロックが供給されるキャパシタとを有するチャージポンプユニットが、複数直列に接続され、電源電圧を昇圧した出力電圧が出力されるチャージポンプ手段と、前記クロックを発生するクロック発生手段とを有する昇圧回路を備えた半導体装置において、前記電源電圧が入力される基端側の１つまたは複数のチャージポンプユニットのキャパシタとして、ＭＯＳキャパシタを用いるとともに、前記出力電圧が出力される終端側の１つまたは複数のチャージポンプユニットのキャパシタとして、半導体基板上あるいはウエル上に形成された第１導電体膜と、この第１導電体膜上に形成された高誘電率膜と、この高誘電率膜上に形成された第２導電体膜とを有するキャパシタを用いることを特徴とする。
【０００９】
本発明の昇圧回路を備えた半導体装置によれば、複数直列に接続されるチャージポンプユニットのキャパシタとして、低電圧の基端側にはＭＯＳキャパシタを用い、高電圧の終端側には、高誘電率膜をもつキャパシタを用いる。したがって、基端側に位置するキャパシタ及び終端側のキャパシタのチップ専有面積を従来に比べてそれぞれ低減して、チャージポンプ回路全体のチップ専有面積を低減することができる。
【００１０】
【発明の実施の形態】
以下、本発明の昇圧回路を備えた半導体装置の実施の形態について、図１〜図４を参照して説明する。
【００１１】
図１は、本発明の第１の実施の形態に係る、昇圧回路を備えた半導体装置の回路構成を示す図である。図２は、低電圧側のチャージポンプユニット（以下、ユニットと称することがある）のキャパシタとして用いるＭＯＳキャパシタを模式的に示す図である。図３は、高電圧側のユニットのキャパシタとして用いるフローティング型キャパシタを模式的に示す図であり、図４はその１例の一部を模式的に示す図である。
【００１２】
図１において、各チャージポンプユニットはＮ型ＭＯＳトランジスタとキャパシタから構成されている。初段のユニットはトランジスタＱ１とコンデンサＣ１とから構成され、以下同様に第２段ユニットはトランジスタＱ２とコンデンサＣ２とから構成され、最終段ユニットはトランジスタＱｎとコンデンサＣｎとから構成される。
【００１３】
初段ユニットについてみると、トランジスタＱ１のソースＳは、電源電圧Ｖｃｃが供給されるとともに、ゲートＧに接続されており、いわゆるダイオード接続とされている。また、そのドレインＤは次段ユニットのトランジスタＱ２のソースＳに接続されており、その基板はもっとも低い電位点、この例ではグランド電位に接続されている。また、キャパシタＣ１は一端がトランジスタＱ１のソースＳに接続され、他端がクロックライン（この場合は、第１クロックＣＬＫ１のクロックライン）に接続される。
【００１４】
なお、各ユニットのキャパシタＣ１〜Ｃｎの他端は、奇数番のユニットでは第１クロックＣＬＫ１のクロックラインに接続され、偶数番のユニットでは第２クロックＣＬＫ２のクロックラインに接続される。
【００１５】
このユニットの段数ｎは、主に電源電圧Ｖｃｃ（例えば、３Ｖ）と最終段から出力される第２出力電圧Ｖｏｕｔ２（例えば、１２Ｖ）により決定される。
【００１６】
スイッチＳＷは、動作信号ＯＮ・停止信号ＯＦＦに応じてこの昇圧回路の動作・停止を制御するもので、オン或いはオフされるＮ型ＭＯＳトランジスタＱ０を有している。
【００１７】
初段ユニットＱ１、Ｃ１からｋ段ユニットＱｋ、Ｃｋまでのユニットが低電圧側ユニット群ＬＶＵを構成し、（ｋ＋１）段ユニットＱ（ｋ＋１）、Ｃ（ｋ＋１）から最終段ユニットＱｎ、Ｃｎまでのユニットが高電圧側ユニット群ＨＶＵを構成している。
【００１８】
低電圧側ユニット群ＬＶＵの出力側にレギュレータＲｅｇを設け、第１出力電圧Ｖｏｕｔ１を出力する。この第１出力電圧Ｖｏｕｔ１は、電源電圧Ｖｃｃより高く、第２出力電圧Ｖｏｕｔ２より低い所要の電圧（例えば、６Ｖ）であり、複数の昇圧された電圧を必要とするフラッシュメモリなどの仕様に応じて任意に決定できる。このレギュレータＲｅｇは、逆流防止用ダイオードＤと電流制限用抵抗Ｒと平滑用キャパシタＣｏ１が図のように直列に接続されて構成されている。
【００１９】
クロック発生回路ＣＧは、この昇圧回路の動作信号ＯＮ・停止信号ＯＦＦに応じて、クロック信号ＣＬＫ１、ＣＬＫ２の発振・停止を制御する。第１クロックＣＬＫ１及び第２クロックＣＬＫ２は、例えば、電源電圧Ｖｃｃと同じ振幅電圧で所定の周波数を持ち、ほぼ逆位相の状態で変化する二相クロックである。
【００２０】
この図１の昇圧回路においては、動作信号ＯＮを受けてスイッチＳＷがオンするとともに、クロック発生回路ＣＧが発振を開始し、第１クロックＣＬＫ１、第２クロックＣＬＫ２が、逆位相の状態で変化を開始する。
【００２１】
この第１クロックＣＬＫ１、第２クロックＣＬＫ２の発振動作開始に応じて、各ユニットが同時にチャージポンプ動作を開始し、電源電圧Ｖｃｃが各ユニット毎に順次チャージアップされ、昇圧された第１出力電圧Ｖｏｕｔ１、第２出力電圧Ｖｏｕｔ２が出力される。これらの出力電圧１Ｖｏｕｔ１、Ｖｏｕｔ２が、フラッシュメモリなどの所定の端子に供給される。
【００２２】
図２は、図１の低電圧側ユニット群ＬＶＵのキャパシタＣ１〜Ｃｋとして用いられるＭＯＳキャパシタを模式的に示す図であり、同図（ａ）はその断面構造を、同図（ｂ）は接続構成を示している。
【００２３】
図２（ａ）において、Ｐ型基板Ｐｓｕｂ中にＮ型ウエルＮｗｅｌｌを形成し、その中にＭＯＳトランジスタのソース領域及びドレイン領域に対応するＮ型の高濃度領域ｎ+をそれぞれ形成する。このＮ型ウエルＮｗｅｌｌの上側を覆うようにゲート絶縁膜２２が形成される。このゲート絶縁膜２２は、二酸化シリコン膜（以下、酸化膜あるいはＳｉＯ２膜、と称する）であり、その厚さは低電圧（少なくとも第１出力電圧Ｖｏｕｔ１）に耐えられる程度の薄いものでよい。
【００２４】
ＭＯＳトランジスタのゲート電極に対応する導電体膜２１が、高濃度領域ｎ+の間のゲート絶縁膜２２の上に形成されており、第１の蓄積電極となる。この第１の蓄積電極が端子Ｇに引き出されている。この導電体膜２１は、Ｎ型またはＰ型半導体に不純物をドープして形成されている多結晶シリコン膜（即ち、ポリシリコン膜；ｐｏｌｙＳｉ）により形成されている。
【００２５】
また、高濃度領域ｎ+が、第２の蓄積電極となり、それぞれコンタクトを介して端子Ｓ、Ｄとして引き出されている。なお、２４及び２５は、ＬＯＣＯＳと呼ばれる素子分離用の酸化膜である。
【００２６】
このＭＯＳキャパシタは、図２（ｂ）のように、端子（即ち、電極；以下同様）Ｇが第１の蓄積電極の端子Ｔ１となり、端子Ｓ、Ｄが互いに接続されて第２の蓄積電極の端子Ｔ２となる。この端子Ｔ１が低電圧側ユニット群ＬＶＵの各トランジスタＱ１〜Ｑｋのソースに接続され、端子Ｔ２が第１クロックＣＬＫ１のクロックラインまたは第２クロックＣＬＫ２のクロックラインに接続される。
【００２７】
このＭＯＳキャパシタのゲート絶縁膜２２は、低電圧（少なくとも第１出力電圧Ｖｏｕｔ１程度）に耐えられる程度の薄い酸化膜であるから、単位面積当たりの静電容量も大きくなる。したがって、低電圧側ユニット群ＬＶＵのキャパシタとして、占有面積を大きくすることなく用いることができる。また、通常の、即ち低電圧回路部に用いられるＭＯＳトランジスタのゲート酸化膜厚と同時に形成することができる。
【００２８】
図３は、図１の高電圧側ユニット群ＨＶＵのキャパシタＣｋ＋１〜Ｃｎに用いられるキャパシタを模式的に示す図であり、同図（ａ）はその断面構造を、同図（ｂ）は接続構成を示している。これらキャパシタＣｋ＋１〜Ｃｎは高電圧に耐える構造とする必要があるため、従来のようにＭＯＳキャパシタ構成としたのではゲート絶縁膜（酸化膜）を厚くする必要があるから、必要な静電容量を得るために大きな面積を要することになる。本発明では、高電圧用のキャパシタの構造を、低電圧用のＭＯＳキャパシタとは別の構造にして、必要な占有面積を小さくする。
【００２９】
図３（ａ）において、Ｐ型基板Ｐｓｕｂ上に酸化膜３４を形成し、この酸化膜３４の上に第１ポリシリコン膜３１を形成する。この第１ポリシリコン膜３１の上に、後で詳述するような高誘電率をもつ材料から構成される高誘電率膜３２を形成する。さらに、高誘電率膜３２の上に第２ポリシリコン膜３３を形成する。第１ポリシリコン膜３１が第１蓄積電極となり、第２ポリシリコン膜３３が第２蓄積電極となり、それぞれ端子Ｔ１、Ｔ２が引き出される。この状態が図３（ｂ）に示されている。
【００３０】
酸化膜３４は、第１ポリシリコン膜３１をＰ型基板Ｐｓｕｂから電気的に分離する絶縁膜である。この酸化膜３４を、素子分離用の酸化膜（即ち、ＬＯＣＯＳ）とすることができる。この場合には、他の素子のためのＬＯＣＯＳ、例えば図２のＭＯＳキャパシタのＬＯＣＯＳ２４、２５をそのまま利用することができる。この図３の構造のキャパシタを、本明細書ではフローティング型キャパシタと称する。
【００３１】
図３では、第１ポリシリコン膜３１の図中右側端部を除くように、高誘電率膜３２及び第２ポリシリコン膜３３を形成し、第１ポリシリコン膜３１のその右側端部から第１電極Ｔ１を引き出すようにし、また第２ポリシリコン膜３３の図中中央より左側から第１電極Ｔ２を引き出すようにしている。この電極Ｔ１、Ｔ２の引出方法としてはこれに限らず、例えば、第１ポリシリコン膜３１の図中両側端部を除くように、高誘電率膜３２及び第２ポリシリコン膜３３を形成し、第１ポリシリコン膜３１のその両側端部から第１電極Ｔ１を引き出すようにし、また第２ポリシリコン膜３３の中央部から第１電極Ｔ２を引き出すようにしてもよい。このようにすれば、キャパシタの寄生抵抗を低減することができ、より特性の向上を図ることができる。
【００３２】
ここで高誘電率膜３２は、誘電率がＳｉＯ２より高く、所要の絶縁耐力を有する材料が選択される。その材料としては、誘電率と絶縁耐力との関係から単位面積当たりの静電容量が、低電圧側ユニット群ＬＶＵのＭＯＳキャパシタＣ１〜Ｃｋよりも大きくとれるものが選択される。例えば、窒化膜や、Ｔａ2Ｏ5膜（酸化タンタル膜）、ＴｉＯ2膜（酸化チタン膜）などが、好適に使用可能である。
【００３３】
図４は、図３における高誘電率膜の１つの実施例を示す図であり、その一部を模式的に示している。
【００３４】
図４において、第１ポリシリコン膜３１上に、酸化膜３２−１を形成し、この酸化膜３２−１の表面を例えばＮＨ３（アンモニア）を用いて窒化して窒化膜（あるいは窒化酸化膜）３２−２を形成し、さらにその上に酸化膜３２−３形成し、そしてその上に第２ポリシリコン膜３３を形成する。このように、酸化膜３２−１、３２−３の間に窒化膜３２−２を設けて、高誘電体膜３２を三層構造とする。この酸化膜−窒化膜−酸化膜の三層構造を、略称として、ＯＮＯ膜と称することができる。
【００３５】
高誘電体膜３２として、このＯＮＯ膜を用いることにより、高耐圧で大きい静電容量をもつフローティング型キャパシタの製造が容易になる。
【００３６】
この図３、図４のフローティング型キャパシタでは、さらに、第１、第２の蓄積電極として、拡散層の抵抗値に比べて抵抗値がより低い第１ポリシリコン膜３１、第２ポリシリコン膜３３を用いているから、キャパシタの抵抗値が小さくなり、キャパシタの充放電に伴う損失を低減できるとともに、充放電の時定数を短くすることができる。
【００３７】
以上のように、フローティング型キャパシタの第１導電体膜（第１電極）及び第２導電体膜（第２電極）は、Ｎ型またはＰ型半導体に不純物をドープして形成されている多結晶シリコン膜（即ち、ポリシリコン膜；ｐｏｌｙＳｉ）である。これにより、ポリシリコン膜の抵抗値は拡散層の抵抗値に比べて低いので、キャパシタの内部寄生抵抗値を下げることができる。したがって、キャパシタの充放電に伴う損失を低減できるとともに、充放電の時定数を短くすることができる。更に、第１導電体膜（第１電極）や第２導電体膜（第２電極）として、Ａｌ（アルミニューム）を用いるようにすればキャパシタの内部寄生抵抗値をさらに低減でき、好ましい。
【００３８】
また、フローティング型キャパシタの高誘電率膜は、酸化膜−窒化膜−酸化膜の３層構造を有する。これによれば、高誘電率の膜を安定して作り込むことができる。
【００３９】
また、図１に示すように、チャージポンプユニットが複数直列に接続されたチャージポンプ手段の所要の箇所に、平滑用キャパシタと逆流防止用ダイオードを含むレギュレータを接続すれば、終端からの高電圧の出力電圧とともに、所要の中間電圧を他の出力電圧として出力することができる。したがって、複数の昇圧された電圧を必要とする装置、例えばフラッシュメモリなどのＩＣに好適に用いることができる。
【００４０】
【発明の効果】
請求項１記載の昇圧回路を備えた半導体装置によれば、複数直列に接続されチャージポンプユニットのキャパシタとして、低電圧の基端側にはＭＯＳキャパシタを用い、高電圧の終端側には、高誘電率膜をもつキャパシタを用いるから、基端側に位置するキャパシタ及び終端側のキャパシタのチップ専有面積をそれぞれ低減して、チャージポンプ回路全体のチップ専有面積を低減することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態に係る昇圧回路を備えた半導体装置の回路構成を示す図。
【図２】低電圧側のチャージポンプユニットのキャパシタとして用いるＭＯＳキャパシタを模式的に示す図。
【図３】高電圧側のユニットのキャパシタとして用いるフローティング型キャパシタを模式的に示す図。
【図４】図３のキャパシタの１例の一部を模式的に示す図。
【符号の説明】
ＬＵＶ  低電圧側ユニット群
ＨＶＵ  高電圧側ユニット群
Ｑ０〜Ｑｎ  ＭＯＳトランジスタ
Ｃ１〜Ｃｎ  キャパシタ
ＳＷ  スイッチ
Ｒｅｇ  レギュレータ
Ｄ  ダイオード
Ｒ  抵抗
Ｃｏ１、Ｃｏ２  平滑用キャパシタ
ＣＧ  クロック発生回路
Ｖｏｕｔ１  第１出力電圧
Ｖｏｕｔ２  第２出力電圧
ＣＬＫ１  第１クロック
ＣＬＫ２  第２クロック
２１  ポリシリコン膜
２２  ゲート絶縁膜（酸化膜）
Ｎｗｅｌｌ  Ｎ型ウエル
Ｐｓｕｂ  Ｐ型基板
３１  第１ポリシリコン膜
３２  高誘電率膜
３２−１、３２−３  酸化膜
３２−２  窒化膜
３３  第２ポリシリコン膜
２４、２５、３４  素子分離用酸化膜（ＬＯＣＯＳ）
【図１】
0003830414.tif 000002
【図２】
0003830414.tif 000003
【図３】
0003830414.tif 000004
【図４】
0003830414.tif 000005