(57)【特許請求の範囲】
【請求項１】
基板が半導体のバイポーラ形モノリシック集積回路に用いられる差動利得段であって、入力端子と出力端子と制御端子とを有する第１のトランジスタと、入力端子と出力端子と制御端子とを有する第２のトランジスタとを含むとともに、前記第１のトランジスタの前記制御端子が前記第２のトランジスタの前記制御端子に連結され、前記第１のトランジスタの前記入力端子が前記利得段の非反転入力部、前記出力端子が前記利得段の反転出力部となり、前記第２のトランジスタの前記入力端子が前記利得段の反転入力部、前記出力端子が前記利得段の非反転出力部となる差動利得段において、
（ａ）第１および第２の端子を有するとともに、前記第１および第２のトランジスタの前記制御端子間に連結されるピーキング・キャパシタと、
（ｂ）前記基板に対して第１の間隔をあけて配置される第１および第２のキャパシタ手段であって、第１のキャパシタ手段が前記第１のトランジスタの前記制御端子に連結されるとともに、第２のキャパシタ手段が前記第２のトランジスタの前記制御端子に連結される第１および第２のキャパシタ手段と、
（ｃ）前記基板に対して第２の間隔をあけて配置される第３および第４のキャパシタ手段であって、第３のキャパシタ手段が前記第１のキャパシタ手段に接続されるとともに前記接続部が第１のノードを形成し、第４のキャパシタ手段が前記第２のキャパシタ手段に接続されるとともに前記接続部が第２のノードを形成する第３および第４のキャパシタ手段と、
（ｄ）入力部が前記利得段の前記非反転入力部に接続されるとともに出力部が前記第１のノードに接続される第１のバッファ手段と、
（ｅ）入力部が前記利得段の前記反転入力部に接続されるとともに出力部が前記第２のノードに接続される第２のバッファ手段、
からなるキャパシタ段を含むことを特徴とする差動利得段。
【請求項２】
前記第１のバッファ手段の前記出力部が前記第２のノードに接続されるとともに前記第１のバッファ手段の前記入力部が前記差動利得段の前記非反転入力部に接続され、前記第２のバッファ手段の前記出力部が前記第１のノードに接続されるとともに前記第２のバッファ手段の前記入力部が前記差動利得段の前記反転入力部に接続されてなる請求項１記載の装置。
【請求項３】
前記第１のトランジスタの前記制御端子に連結される第１のリード線と前記第２のトランジスタの前記制御端子に連結される第２のリード線とを有する抵抗手段をさらに含む請求項２記載の装置。
【請求項４】
前記第１のトランジスタの前記制御端子に連結されるとともに前記第１のトランジスタにバイアスをかけるバイアス電流発生手段を有する第１のエミッタ電流源と、前記第２のトランジスタの前記制御端子に連結されるとともに前記第２のトランジスタにバイアスをかけるバイアス電流発生手段を有する第２のエミッタ電流源とをさらに含む請求項３記載の装置。
【請求項５】
前記第１のトランジスタの前記出力端子と正電源線との間に連結される第１の負荷抵抗器と、前記第２のトランジスタの前記出力端子と前記正電源線との間に連結される第２の負荷抵抗器とをさらに含む請求項４記載の装置。
【請求項６】
前記第１のトランジスタの前記制御端子に連結される第１のリード線と、前記第２のトランジスタの前記制御端子に連結される第２のリード線とを有する抵抗手段をさらに含む請求項１記載の装置。
【請求項７】
前記第１のトランジスタの前記制御端子に連結されるとともに前記第１のトランジスタにバイアスをかけるバイアス電流発生手段を有した第１のエミッタ電流源と、前記第２のトランジスタの前記制御端子に連結されるとともに前記第２のトランジスタにバイアスをかけるバイアス電流発生手段を有した第２のエミッタ電流源とをさらに含む請求項６記載の装置。
【請求項８】
前記第１のトランジスタの前記出力端子と正電源線との間に連結される第１の負荷抵抗器と、前記第２のトランジスタの前記出力端子と前記正電源線との間に連結される第２の負荷抵抗器とをさらに含む請求項７記載の装置。
【発明の詳細な説明】
【０００１】
【産業利用上の分野】
本発明は集積回路に関し、特に、専用のＭＯＳキャパシタ酸化膜段を持たない標準のバイポーラ形ＥＣＬプロセスを用いて集積回路内に差動利得段を製作するための集積回路のトポロジーに関する。
【０００２】
【従来技術】
従来技術による差動増幅器では、ピーキング周波数応答はキャパシタに依存している。増幅器の同相成分除去比（ＣＭＲＲ）を良好な値にするためには、増幅器のいかなる運転周波数でもアドミッタ電流源を高インピーダンスにしておかなければならない。この条件を満たすことは、一般に近代的なバイポーラ形の高速処理では問題にならないが、具体的にモノリシック集積回路の形の回路を製作するという場合は、キャパシタの存在が若干問題になる。
【０００３】
こうした問題は、標準のバイポーラ形集積回路の製作プロセスでは真の浮動キャパシタ構造を製作することが基本的に不可能なために起こる。実際に行なわれている周知のどの製作方法の場合も、キャパシタ構造部と一般に集積回路の基板ノード等の外部ノードとの間に望ましくない寄生容量が幾らか余分に発生する。この望ましくない寄生容量は、エミッタ電流源との分路として現われ、そのためにインピーダンスが低下して、高周波運転時に増幅器の同相成分除去比が低下することになる。
【０００４】
増幅器の小信号解析では、キャパシタ構造が対称であれば同相成分除去比を高い値に維持しうる（すなわち、差動出力において望ましくない同相モードの項が相殺される）ことになるかもしれないが、増幅段の大信号伝達関数が非線形であれば、同相モード信号と差動モード信号との望ましくない混在化が起こる。こうした条件下では、有効同相成分除去比が許容できないほど低い値まで低下してしまうこともある。そのため、モノリシック集積回路における差動利得段の具体的な製作方法には、今も問題が残っているのである。
【０００５】
【発明が解決しようとする問題点】
本発明は、３層形ＭＯＳキャパシタ構造とともに用いられて、キャパシタの寄生容量が増幅器の性能に及ぼす望ましくない効果を大幅に低減させる形態を実現しうる「ブートストラップ」回路を提供することを目的とするものである。
【０００６】
【問題を解決するための手段】
本発明に係る回路技術は、酸化物により分離された最低３層の導電層を用いてＭＯＳキャパシタを形成させる集積回路プロセスに適しており、専用の酸化膜段を持たないプロセス用として効果的である。
【０００７】
具体的には、本発明による差動利得段は、半導体を基板とするバイポーラ形モノリシック集積回路に用いられる差動利得段であって、入力端子と出力端子と制御端子とを有する第１のトランジスタと、入力端子と出力端子と制御端子とを有する第２のトランジスタとを含むとともに、第１のトランジスタの制御端子が第２のトランジスタの制御端子に連結され、第１のトランジスタの入力端子が利得段の非反転入力部、出力端子が利得段の反転出力部となり、第２のトランジスタの入力端子が利得段の反転入力部、出力端子が利得段の非反転出力部となる差動利得段において、（ａ）第１および第２の端子を有するとともに第１および第２のトランジスタの制御端子間に連結されるピーキング・キャパシタと、（ｂ）基板に対して第１の間隔をあけて配置される第１および第２のキャパシタ手段であって、第１のキャパシタ手段が第１のトランジスタの制御端子に連結されるとともに、第２のキャパシタ手段が第２のトランジスタの制御端子に連結される第１および第２のキャパシタ手段と、（ｃ）基板に対して第２の間隔をあけて配置される第３および第４のキャパシタ手段であって、第３のキャパシタ手段が第１のキャパシタ手段に接続されるとともに前記接続部が第１のノードとなり、第４のキャパシタ手段が第２のキャパシタ手段に接続されるとともに前記接続部が第２のノードとなる第３および第４のキャパシタ手段と、（ｄ）入力部が利得段の非反転入力部に接続されるとともに出力部が前記第１のノードに接続される第１のバッファ手段と、（ｅ）入力部が利得段の反転入力部に接続されるとともに出力部が前記第２のノードに接続される第２のバッファ手段とからなるキャパシタ段を含むことを特徴とするものである。
【０００８】
【実施例】
以下、本発明の好ましい実施例を例示した添付図面を参照して、本発明をより詳細に説明するとともに、その実施方法をより明確に示す。
【０００９】
従来技術に係る差動増幅器１０を図１に示す。周知の態様において、差動増幅器１０は２つの入力部１２、１４を有しており、入力部１２、１４間の差の関数である出力信号Ｖout を発生させる。
【００１０】
図１に示すように、差動増幅器１０は、それぞれのエミッタが互いに連結された一対のトランジスタＱ1 、Ｑ2 からなる。各エミッタには、各々電流Ｉe を引き込むそれぞれのエミッタ電流源１６、１８によりバイアスがかけられている。第１のトランジスタＱ1 のベースは、入力信号Ｖin(+) が入力される第１の入力部１２となり、第２のトランジスタのベースは、入力信号Ｖin(-) が入力される別な入力部１４となっている。出力信号Ｖout は、それぞれの負荷抵抗器２０、２２を介して各々正電源線Ｖccに接続されたトランジスタＱ1 、Ｑ2 のコレクタ間において得られる。出力信号Ｖccは、トランジスタＱ2 のコレクタ出力Ｖout(+)とトランジスタＱ1 のコレクタ出力Ｖout(-)との差を表す。差動増幅器の場合は、入力信号が等しい時（すなわちＶin(+) ＝Ｖin(-) の時）に出力信号（Ｖout ）がゼロになることが理想的である。実際の差動増幅器１０には、正の小信号Ｖout(+)または負の小信号Ｖout(-)が存在する。差動増幅器１０の同相成分除去比（ＣＭＲＲ）は、入力信号Ｖin(+) 、Ｖin(-) が等しい時に増幅器１０がどの程度出力信号Ｖout をゼロにしうる能力を持っているか示す尺度なのである。
【００１１】
差動増幅器１０は、参照符号２４に示すキャパシタによって決まるピーキング周波数応答を有している。増幅器１０の同相成分除去比（ＣＭＲＲ）を良好な値にするためには、増幅器１０のいかなる運転周波数でもエミッタ電流源１６、１８を高インピーダンスにしておかなければならない。
【００１２】
次に、図２に、それぞれ参照符号２４、２６に示す本発明に係る２つの対称な３層形ＭＯＳ（金属酸化膜半導体）キャパシタ構造部を示す。本発明に係るＭＯＳキャパシタ構造部２４は、モノリシック集積回路として製作される差動増幅器１０（図１）に適している。モノリシック集積回路においては、全ての回路構成要素、たとえばトランジスタＱ1 、Ｑ2 が、図２の参照符号２８に示す半導体基板内または基板上に周知の態様で形成される。第１のＭＯＳキャパシタ構造部２４は、第１のキャパシタ板または層３０と第２のキャパシタ板３２またはＣS と第３のキャパシタ板３４またはＣ2 とからなる。第１のキャパシタ板３０は、基板２８とともに容量ＣSUB を形成する。第２のキャパシタ板３２と第１のキャパシタ板３０は容量ＣS を形成し、第２および第３のキャパシタ板３２、３４は容量Ｃ2 を形成する。同様に、第２のＭＯＳキャパシタ構造部２６は、第１、第２、第３のキャパシタ板３０、３２、３４と同じ高さに配された第４のキャパシタ板または層３６と第５のキャパシタ板３８と第６のキャパシタ板４０とからなる。また、第４のキャパシタ板３６と基板２８とが、容量ＣSUB を形成する。第４および第５のキャパシタ板３６、３８は容量ＣS を、第５および第６のキャパシタ板３８、４０は容量Ｃ1 を形成する。各キャパシタ板３０、３２、３４、３６、３８、４０は、図２に示すように、適切な誘電体４２により分離されている。
【００１３】
次に図３（ａ）において、２つのＭＯＳキャパシタ構造部２４、２６（図２）は交差結合的に接続され、参照符号２７に示す同等の回路となっている。図において、第１のキャパシタ板３０と基板２８とが、容量ＣSUB の第１のキャパシタ４４として示されている。第１および第２のキャパシタ板３０、３２は容量ＣSの第２のキャパシタ４６として図示されている。第２および第３のキャパシタ板３２、３４は容量Ｃ2 の第３のキャパシタ４８として図示されている。同様に、第４のキャパシタ板３６と基板とが容量ＣSUB の第４のキャパシタ５０を形成している。第４および第５のキャパシタ板３６、３８が容量ＣS の第５のキャパシタ５２を形成し、第５および第６のキャパシタ板３８、４０が容量Ｃ1 の第６のキャパシタ５４を形成している。
【００１４】
さらに図３（ａ）において、第１のキャパシタ４４と第２のキャパシタ４６との接続部に第１の端子またはノード５６があり、第２のキャパシタ４６と第３のキャパシタ４８との接続部に第２のノード５８がある。同様に、第４のキャパシタ５０と第５のキャパシタ５２との接続部に第３のノード６０が、第５のキャパシタ５２と第６のキャパシタ５４との接続部に第４のノード６２がある。
【００１５】
次に、図３（ｂ）に、第３および第６のキャパシタ４８、５４が組み合わさってキャパシタ６４になっている点以外は図３（ａ）の回路２７と同じ同等回路２９を示す。組み合わさったキャパシタ６４は、参照符号ＣD に示す容量を有している。容量ＣD は、並列の容量Ｃ1 、Ｃ2 からなる。キャパシタ６４は、差動増幅器１０のエミッタ間に連結されたキャパシタ２４に対応する（前記図１参照）。図３（ｂ）に示すように、容量ＣD は前記同等回路の第２の端子５８と第４の端子６２との間において得られる。
【００１６】
さらに図３（ｂ）において、容量ＣSUB およびＣS は、モノリシック集積回路に発生する寄生容量を表す。容量ＣD に関連ある寄生容量は、２本の同一の分路６６、６８によって形成される。第１の分路６６は、それぞれ容量ＣS およびＣSUB の第１および第２の直列のキャパシタ４６、４４からなる。第２の分路６８も容量ＣS およびＣSUB の第４および第５の直列のキャパシタ５２、５０からなる。前記のように、ＭＯＳキャパシタ構造部２４、２６は全く同じ構造になっている。図３（ｂ）に示すように、第１の分路６６が端子５８と基板２８とを連結し、第２の分路６８が他方の端子６２と基板２８とを連結している。図３（ｂ）において、基板は、参照符号２８’に示す共通ノードとして表されている。
【００１７】
また、図３（ａ）および３（ｂ）において、第１および第３のノードまたは端子５６、６０は、それぞれ直列接続のキャパシタ４４、４６およびキャパシタ５０、５２の中間点に配されている。言い換えれば、第１および第３の端子５６、６０は、図２に示す構造部２４、２６の第１層のキャパシタ板３０、３６に対応する。したがって、第１層のキャパシタ板３０、３６は、第２層のキャパシタ板３２、３８および第３層のキャパシタ板３４、４０と基板２８との静電遮蔽体となる。さらに、この静電遮蔽体に付随ある容量が、容量ＣS となっている。
【００１８】
以下に、図４および５を参照しながら、差動増幅器１０（図１）にＭＯＳ構造２４、２６を用いて、モノリシック集積回路の差動増幅器１０における寄生容量の望ましくない効果を軽減または解消させる方法について説明する。差動増幅器１０にＭＯＳキャパシタ構造２４、２６を用いて寄生容量ＣParasitic(1)およびＣParasitic(2)（図１）の望ましくない効果を軽減または解消させる方法は２通りある。同等の回路２７、２９（図３（ａ）および３（ｂ））において、容量ＣS およびＣSUB がこうした寄生容量を表している。
【００１９】
次に図４において、エミッタのキャパシタ２４が、二重のＭＯＳキャパシタ構造２４、２６の同等回路２９に置き換えられている。図４に示す構成は、キャパシタＣS を横切る入力信号電圧Ｖinをゼロにすることにより、容量ＣS のリアクタンスを中和する働きをすることから、「中和形ブートストラップ」と呼ぶことにする。
【００２０】
図４に示すように、入力信号Ｖin(+) およびＶin(-) は、２つの単位利得バッファ段６６、６８により緩衝された後に、それぞれ第１および第３のノード５６、６０へと送られる。これによって、キャパシタ４６、５２（すなわち容量ＣS ）を横切る信号電圧Ｖinをゼロにすることができる。キャパシタ４４、４８（すなわち容量ＣSUB ）を横切る信号電圧は増幅器１０に対する全入力電圧となることが理解されよう。したがって、これらの電圧を維持するために必要な信号電流は増幅器１０からではなく、バッファ６６、６８から供給される。このため、増幅器１０に対する寄生容量ＣSUB 、ＣS の効果が解消されるのである。
【００２１】
次に図５に、本発明に係る第２の技術を示す。この第２の技術の場合は、寄生容量ＣS を中和する代わりに、これを応答ピーキング・キャパシタ２４の一部分として利用しているので、「非中和形ブートストラップ」と呼ぶ。当業者には、これにより集積回路の集積度が高まることが理解されよう。この非中和形ブートストラップの製作方法は、バッファ６６、６８の出力部をクロスオーバ配線にして、容量ＣD のように各キャパシタ４６、５２（すなわち容量ＣS ）を横切る差動入力電圧Ｖinを発生させるようにしてある点以外は、図４の場合と同様である。端子６２、５８における総有効容量は、ＣD （第１の方法の場合のように）ではなく、ＣD ＋ＣS となる。この場合も、単位利得バッファ６６、６８の出力インピーダンスが低いために、増幅器１０に対する容量ＣSUB の効果が軽減される。
【００２２】
本発明は、その精神または重要な特徴に反することなく、これ以外の特定の実施形態で構成することも可能である。したがって、ここに開示されている実施例は、例示的かつ非制限的なものと見なされ、本発明の範囲は、前記説明よりもむしろ添付の特許請求の範囲によって示されており、したがって添付の特許請求の範囲と同等の意味および範囲に含まれる全ての変更はこれに包含されるものである。
【図面の簡単な説明】
【図１】ピーキング周波数応答を有する周知の差動増幅段を示す図
【図２】本発明に係るキャパシタ構造部の断面図
【図３】図３（ａ）と図３（ｂ）は図２のキャパシタ構造の同等回路を各々示す略図
【図４】図３（ｂ）のキャパシタ構造部を内蔵した差動増幅段を示す回路図
【図５】本発明に係るキャパシタ構造の別な実施例を示す回路図
【符号の説明】
１０    差動増幅器
１２，１４    入力部
１６，１８    エミッタ電流源
２０，２２    負荷抵抗器
２４，２６，４４，４６，４８，５０，５２，５４，６４    キャパシタ
２７，２９    回路
２８    基板
３０，３２，３４，３６，４０    キャパシタ板
４２    誘電体
５６，５８，６０，６２    端子（ノード）
６６，６８    分路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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