(57)【特許請求の範囲】
【請求項１】
ＰｃｈトランジスタとＮｃｈトランジスタとを含む第１の電圧検出回路であって、前記Ｐｃｈトランジスタと前記Ｎｃｈトランジスタのそれぞれの閾値電圧の絶対値の高い方の値より大きい第１の電圧値を検出する前記第１の電圧検出回路と、
ＰｃｈトランジスタとＮｃｈトランジスタとを含み、前記第１の電圧検出回路の検出結果に基づき動作を開始する時定数回路の出力を入力とする第２の電圧検出回路であって、前記Ｐｃｈトランジスタの閾値電圧と前記Ｎｃｈトランジスタの閾値電圧との絶対値の和より大きい第２の電圧値を検出する前記第２の電圧検出回路と、
前記第１の電圧検出回路と前記第２の電圧検出回路との、各々の検出結果に基づき制御信号を生成する制御回路と、を有し、
前記第１の電圧値より前記第２の電圧値が大きいことを特徴とする半導体集積装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、パワーオンリセット回路に関する。
【０００２】
【従来の技術】
従来より、半導体集積回路において電源投入時に内部回路をリセットするパワーオンリセット回路が広く用いられている。特にマイクロコントローラ、リアルタイムクロックまたは制御用ＩＣ等、電源投入時に内部回路にリセットがかからないと、それ以降誤動作してしまい大きな事故に結びつくケースもあり、パワーオンリセット回路は非常に重要な回路部分と考えられている。しかし、電源の投入の仕方は機器によって非常にさまざまであり、どのような電源投入に対しても確実にリセットパルスを発生する回路を構成することはむずかしかった。ここに従来もっともよく使われている回路構成を説明する。
【０００３】
図７の（ａ）に従来のパワーオンリセット回路の一例が示されている。このパワーオンリセット回路は、抵抗（７０４）とコンデンサ（７０５）が直列接続されその接続点の出力を反転するインバータ（７０６）で構成される。その抵抗とコンデンサの両端にかかる電源電圧７０７が急激に変化（電源投入時）することによりコンデンサ７０５を充電し７０１で示されるノードが抵抗７０４とコンデンサ７０５の時定数により緩やかに立ち上がることを利用し７０６のインバータで波形を整形してリセットパルスを生成する。図７（ｂ）に電源の立ち上がりとノード７０１の電位変化、インバータ７０６の出力ノード７０２及び電源立ち上がりの波形７０３を示す。横軸に時間、縦軸に電位をとったタイミングチャートである。符号は図７（ａ）のノードと波形は同じものを用いている。７０１の波形は基本的なＣＲ回路の充電波形で、式（１）で表される。
【０００４】
【数１】
0003750288.tif 000002
【０００５】
また、波形整形用のインバータのロジックＶｔｈをＶ１とすると７０２の波形は７０１の波形がＶ１に至ったところで反転するのでリセットパルスの幅は電源投入から反転までの時間ｔＴとなる。式（１）においてＶにＶ１を代入して解くと式２で表され、この式よりリセットパルスの幅はＣとＲにより設計できる。
【０００６】
【数２】
0003750288.tif 000003
【０００７】
ここで、リセットパルスの幅はどのくらいが必要か検討すると、一般的にＣＰＵにおいてはその基本クロックの周期の５、６クロック分以上が好ましく、また制御回路においても昨今の低電圧動作化を考慮しても、最低数１００ｎｓから数ｕｓが必要と考えられる。ここで１ｕｓのパルス幅を得るためには、Ｖ１を電源電圧の半分としＩＣ化できるコンデンサの値として１０ｐＦ程度が適当とした場合、抵抗は約１５０Ｋｏｈｍとなり、これはＩＣ設計上作り込み易い値であり、こういった観点からも従来のパワーオンリセット回路はＩＣにおいてよく使用されている。
【０００８】
さて、電源の立ち上がりという点から検討を進めると立ち上がりが非常に急峻である場合、従来のパワーオンリセット回路は前述で検討した通りで設計に従った動作を行う。しかし逆に非常にゆっくり立ち上がった場合は問題が生じる。しかもその問題はパワーオンリセット回路がまったく働かないという致命的なものである。これについて図８に従って説明する。図８は従来のパワーオンリセット回路において電源の立ち上がりがゆっくりした場合の各ノードの電位の変化を示している。ここで８０３は電源電圧の変化、８０１は図７（ａ）のノード７０１の電位の変化を示し、８０２はリセットパルスである。８０３で示される様に電源電圧が非常にゆっくり変化した場合、８０１はほぼ１ｕｓ程度の遅れをもって同様な波形を示す。この時電源電圧の立ち上がりの傾きをＶ０／ｔｓとする。ここでＶ０は安定した電源電圧値でｔｓは安定するまでの時間である。７０１の電位がインバータ７０６のＮｃｈトランジスタのＶｔｈになる時、電源電圧はＶｔｈに波形８０１の遅れ分の電圧値をたしたものとなる。すなわち（Ｖｔｈ＋（Ｖ０／ｔｓ）×１ｕｓ）で、その変化分は（Ｖ０／ｔｓ）×１ｕｓでたとえばＶ０＝３ｖ、ｔｓ＝５０ｕｓとすると電源電圧はノード７０１の電位に対し約０．０６ｖ程度高くなる。ノード７０１の電位がＮｃｈトランジスタのＶｔｈをこえるとインバータ７０６の出力はｌｏｗとなるので８０２の波形に示されるようになり、このときＶｔｈ＝０．５５ｖとすると電源電圧の値は０．６１ｖとなり内部回路が動くか動かないかのうちにリセットパルスは消えてしまうことになる。この様に電源電圧の立ち上がりの傾きが小さくなればなるほどリセットパルスは内部回路をリセットできなくなる。したがって従来のパワーオンリセット回路は電源電圧が非常にゆっくり立ち上がる場合は確実な動作が保証されない。このため、この対策として次に説明する発振停止検出回路を併用もしくは代用することが多かった。
【０００９】
発振停止検出回路の基本的な考え方は以下の様である。発振回路を内蔵するＩＣにおいて電源が発振可能な領域に達した場合（通常発振可能電圧は他のロジック部の動作可能電圧より高い。）、発振クロックで制御されるアナログスイッチで接続されたコンデンサを次々と充電することにより出力ノードの電位をかえ発振時と発振停止時を区別するものである。具体的に発振停止検出回路について図９を用いて説明する。図９において９０１・９０２はＮｃｈトランジスタで９０３・９０７はインバータ、９０４・９０５はＶｓｓ側に接続された容量である。また９０６はプルアップの高抵抗で９０８はＶｓｓ、９０９・９１０・９１１・９１２は各ノードである。ここで電源が発振可能な電圧に達していない場合、９１２のノードはｈｉｇｈかｌｏｗの固定となり、９０１か９０２のスイッチ（Ｎｃｈトランジスタ）のいずれかはオフのままで、９１０のノードは高抵抗９０６にプルアップされｈｉｇｈとなっている。次に発振が開始するとそのクロックが９１２のノードに入り９０１及び９０２のスイッチは交互にオン状態になる。まず９０１がオン状態になった場合９０４のコンデンサはＶｓｓ側に充電され９０９の電位はＶｓｓ側に低下し、次に９０１がオフ、９０２がオン状態になると、９０９の電位により９０５のコンデンサが充電され９１０のノードはＶｓｓ側に低下する。続いて発振クロックにより９０１がオン、９０２がオフ、さらに９０１がまたオフして、９０２がオンするサイクルを繰り返すことにより９０９の電位の低下及び９１０の電位低下がすすみ最終的に９１０の電位はＶｓｓとなる。ここで、９０６は充分に高抵抗なのでこのサイクルによる充電に対し、影響をあたえない。または影響を与えない様にクロック周期、コンデンサ９０４・９０５の値、抵抗９０６の値を設計する。このようにして、９１０のノードは発振前はｈｉｇｈであったものが発振状態になるとｌｏｗとなる。これを利用して、リセットパルスを作ることができる。この発振停止検出回路は電源の立ち上がりの依存をかなりなくすように設計することが可能であり、有効なパワーオンリセット回路として利用できる。しかし、この回路は発振回路をＩＣに内蔵することが大前提であり、発振回路を内蔵することは、ＩＣからみて、発振クロックが必要でない場合、特に電源制御用ＩＣのような場合、チップサイズや消費電流の観点からおおきなデメリットとなる。
【００１０】
すなわち
・電源電圧が非常にゆっくり立ち上がった場合は確実な動作が保証されない。
【００１１】
・発振回路等を要することにより、チップサイズの増大からのコストアップと消費電流の著しい増加。
【００１２】
以上の様な不具合点が従来のパワーオンリセット回路や発振停止検出回路にはあった。
【００１３】
【発明が解決しようとする課題】
本発明は、上述した様な問題を鑑みてなされたものであり、その目的は半導体集積回路において、電源電圧の立ち上がりにおいて異なった複数の電圧値を検出しその検出時間のずれを直接もしくは調整してリセットパルスに適用する様にしたもので、発振回路等の重い回路を設けることなくどの様な電源の立ち上がりに対しても確実にリセットパルスを形成する、パワーオンリセット回路を提供することにある。
【００１４】
【課題を解決するための手段】
請求項１記載の発明は、複数の異なる電圧を検出する電圧検出回路と前記電圧検出回路の複数の出力により制御信号を発生するパワーオンリセット回路において、第一の電圧検出回路の検出値より第二の電圧検出回路の検出値の方が大きく、前記第一の電圧検出回路が所定の検出値を検出する時間と前記第二の電圧検出回路が所定の検出値を検出する時間との時間差に対応する制御信号を発生することを特徴とする。
【００１５】
したがって、請求項１記載のパワーオンリセット回路によれば、電源電圧が電源投入時よりある傾きをもって上昇する場合、第一の電圧検出回路の検出電圧のほうが小さいので早く検出し、その立ち上がりの傾きに相当する時間的遅延をもって第二の電圧検出回路が所定の電圧を検出する。その二つの検出信号を合成することにより前記時間的遅延に相当する制御信号を発生することができる。
【００１６】
請求項２記載の発明は、請求項１において第一の電圧検出回路はＰｃｈトランジスタの閾値電圧かＮｃｈトランジスタの閾値電圧の高い方を検出し、第二の電圧検出回路はＰｃｈトランジスタの閾値電圧とＮｃｈトランジスタの閾値の和を検出することを特徴とする。
【００１７】
したがって、Ｐｃｈトランジスタ、Ｎｃｈトランジスタ双方の閾値電圧のうち高いほうを検出する、また双方の閾値電圧の和を検出することにより、特別なプロセス的配慮をせず検出電圧を設定できる。また内部回路が確実に動作を始めるに至るまでを確実にリセットできる。
【００１８】
請求項３記載の発明は請求項１において電源電圧を整形し、整形出力に対し電圧検出を行うことを特徴とする。
【００１９】
したがって、電源電圧が急峻に立ち上がった場合、リセットパルスの幅が適格になるよう電源電圧を整形しその出力を検出することにより、確実なリセットパルスを提供できる。
【００２０】
請求項４記載の発明は請求項１において第一の電圧検出回路は電源電圧を直接検出し、第二の電圧検出回路は電源電圧を整形した出力を検出することを特徴とする。
【００２１】
したがって、第一の検出時間は早く、第二の検出時間を遅くすることにより、リセットパルスの幅を請求項３の発明の場合より大きくできる。
【００２２】
請求項５記載の発明は請求項１において第二の電圧検出回路の出力は電源電圧の範囲で動作することを特徴とする。
【００２３】
したがって、電圧検出回路は整形された波形の電圧範囲で作動するため、他の回路部へは、電源電圧範囲でスウィングするリセットパルスを供給する必要があるので、整形出力電圧範囲から電源電圧範囲へインターフェイスができる。
【００２４】
【発明の実施の形態】
以下本発明による実施例を説明する。
【００２５】
（実施の形態１）
図１には本発明の好適な実施の形態１にかかるパワーオンリセット回路の基本概念図が示されている。まず図１を用いて本発明の基本的な考え方を説明する。図１において１０２はＶｄｄ、１０３はＶｓｓ、１０４・１０５は第一・第二の電圧検出回路であり、１０７及び１０８は各々その出力ノードである。また１０６は電圧検出回路の出力からリセット信号を形成するリセット出力回路でその出力はノード１０１である。本実施例では第一の電圧検出回路の検出電圧Ｖｄ１はＰｃｈトランジスタのＶｔｈｐか、ＮｃｈトランジスタのＶｔｈｎの大きい方の電圧値とし、また第二の電圧検出回路の検出電圧Ｖｄ２は（Ｖｔｈｐ＋Ｖｔｈｎ）としてある。電源電圧がＶｄ１に達する時間をｔ１、Ｖｄ２に達する時間をｔ２とするとパルス幅ｔｐｗはｔｐｗ＝ｔ２−ｔ１となる。たとえば、従来のパワーオンリセット回路の説明で考えた電源電圧３ｖで５０ｕｓの立ち上がり時間を有する場合、Ｖｄ１を０．５５ｖ、Ｖｄ２を１．１ｖとすると電源投入直後からＶｄ１を検出するまでｔ１＝９．１ｕｓかかり、さらにＶｄ２を検出するまで１８．２ｕｓかかる。その結果、ｔｐｗは約９ｕｓ程度となり、リセットパルスとしては充分な大きさである。またリセットパルス幅を１ｕｓと考えた場合、電源の立ち上がりは５ｕｓで３ｖまで立ち上がるはやさまで対応でき、この基本的な考え方は充分有効であることが解る。
【００２６】
図２に本発明による実施の形態１の具体的回路図を示し、電圧検出回路、リセット出力回路等を説明する。図１に説明したノード、ブロックについては同様な符号を用いて説明する。ここで点線に囲まれたブロック１０４・１０５・１０６はそれぞれ第一・第二の電圧検出回路とリセット出力回路を示す。また、２１１・２１２・２１３・２１４・２１５は高抵抗、２１６・２１７・２１８・２１９はＰｃｈトランジスタ、２２０・２２１・２２２・２２３・２２４はＮｃｈトランジスタをそれぞれ示している。また１０７・１０８・２２５・２２６・２２７は各ノードである。第一の電圧検出回路１０４は前述した様にＰｃｈトランジスタのＶｔｈｐか、ＮｃｈトランジスタのＶｔｈｎの大きい方の電圧値Ｖｄ１を検出するものである。ここで電源電圧がＶｄ１よりも低い場合、基本的に内部の各ノードの電位は確定しない。電源電圧がＶｔｈｎよりも大きくなった場合ノード２２５はＮｃｈトランジスタ２２０がオンしているためプルアップしている高抵抗２１１に打ち勝ちｌｏｗとなりＰｃｈトランジスタ２１６のゲート電位はｌｏｗとなる。ここでＶｔｈｐの絶対値がＶｔｈｎの絶対値より小さいときはオンし、ノード１０７の電位はｈｉｇｈとなり、Ｖｄ１を検出する。またＶｔｈｐの絶対値がＶｔｈｎの絶対値より大きい場合、Ｐｃｈトランジスタ２１６はオフしたままなので１０７はｌｏｗのままである。電源電圧がＶｔｈｐの絶対値より大きくなった場合２１６はオンして１０７はｈｉｇｈとなる。この様にして、電源電圧がＶｔｈｐとＶｔｈｎの絶対値の大きいほうの電圧となったとき、第一の電圧検出回路は検出結果としてｈｉｇｈを出力する。次に第二の電圧検出回路１０５について説明する。Ｐｃｈトランジスタ２１７とＮｃｈトランジスタ２２１で構成される回路はその両端にかかる電圧が（Ｖｔｈｐ＋Ｖｔｈｎ）以上になるとオンする回路である。したがって、電源電圧がＶｄ２よりも小さい場合、ノード２２６の電位は高抵抗２１３にプルアップされてｈｉｇｈとなりＰｃｈトランジスタ２１８はオフ、このためノード２２７はプルダウンされｌｏｗとなりＮｃｈトランジスタ２２２はオフとなる。このため第二の電圧検出回路１０５の出力１０８はｈｉｇｈである。電源電圧が、Ｖｄ２より大きくなるとノード２２６はｌｏｗとなり以下トランジスタは順次オンして電圧検出回路の出力１０８はｌｏｗとなり、Ｖｄ２の検出を出力する。以上を整理すると電源電圧をＶｄｄとすると
１）Ｖｄｄ＜Ｖｄ１            内部電位は不定
２）Ｖｄ１＜Ｖｄｄ＜Ｖｄ２      １０７はｈｉｇｈ  １０８はｈｉｇｈ
３）Ｖｄ２＜Ｖｄｄ              １０７はｈｉｇｈ  １０８はｌｏｗ
の３状態が考えられ、それぞれリセット出力回路の出力１０１はそれぞれ２）はｌｏｗ、３）はｈｉｇｈとなる。この状態を図２（ｂ）に示す。符号は図２と同じにする。この実施例の場合、立ち上がりが緩やかなほど確実なリセット信号を形成することができるが逆に立ち上がりが急峻になるほど、パルス幅は小さくなる。３ｖに対し１ｕｓの立ち上がり波形になるとリセットパルスのパルス幅は２００ｎｓ程度となりこれより急峻になると適格なパルス幅かどうかは、システムの使用状況から熟考する必要がある。この様な危惧を回避するために別の実施例を説明する。
【００２７】
（実施の形態２）
図３に本発明による実施の形態２のパワーオンリセット回路の基本概念図を示す。１０４・１０５・１０６は各々第一の電圧検出回路・第二の電圧検出回路・リセット出力回路で内容は基本的に実施の形態１と同じである。ここで３１０は時定数回路で、本概念図と実施の形態１との違いは３１０である。実施の形態１のときは第一・第二の電圧検出回路が電源間に接続され、電源電圧の値を直接検出していたが実施の形態２では電源間（１０２と１０３間）に接続された時定数回路より出力される整形・調整された出力の電圧を第一・第二の電圧検出回路にて検出している。すなわち電源の立ち上がりが非常に急峻であっても時定数回路にて充分に緩やかな波形に整形し、この波形より電圧を検出することにより立ち上がりが急峻であっても緩やか場合と等価な動作をなす様にしたものである。図４に本発明による実施の形態２の具体的回路図（ａ）とタイミングチャート（ｂ）を示す。これをもって構成と動作を説明する。点線で囲まれたブロック３１０・１０４・１０５・１０６は各々、時定数回路・第一・第二の電圧検出回路・リセット出力回路である。３１０の時定数回路は高抵抗４１０と容量４１１とで構成されそのそれぞれの値はリセットパルス幅を１ｕｓとするとｔ２−ｔ１であらわされるので式（２）より式（３）となる。
【００２８】
【数３】
0003750288.tif 000004
【００２９】
これより、Ｖｄ１＝０．５５ｖ、Ｖｄ２＝１．１ｖとし容量を１０ｐＦとするとプルアップ抵抗は約３７０ｋｏｈｍとなる。負荷ライン４２４に接続されるのは二つの電圧検出回路であるが、電圧検出回路に含まれる高抵抗は数十Ｇｏｈｍとしてあるため時定数回路にはほとんど影響を与えない。この値に対し図４（ｂ）で１０２で示される急峻な立ち上がりの電源電圧に対し４２４で示される時定数回路の出力波形となる。第一の電圧検出回路１０４は実施の形態１とほぼ同様な構成で同様な動作を行うが第二の電圧検出回路はＰｃｈトランジスタ４１８とＮｃｈトランジスタ４１９で構成される部分と抵抗４１４の関係が実施の形態１と逆転している。また次の抵抗４１５とＮｃｈトランジスタ４２０の直列接続部は電源電圧１０２と１０３間に接続されるのでリセット出力へは電源間をフルスウィングした波形が入力される。そのためリセット出力も１０１で示される波形となり、少なくも１ｕｓ以上のパルス幅を持ったリセットパルスを出力する。このように実施の形態２のような構成にすることにより、電源の急峻な立ち上がりに対しても、また非常にゆっくりした立ち上がりに対しても確実に動作するパワーオンリセット回路を提供することができる。
【００３０】
（実施の形態３）
図５に本発明の実施の形態３の基本概念図を示す。１０４・１０５は第一・第二の電圧検出回路で、１０６・３１０はリセット出力回路・時定数回路である。実施の形態３においては第一の電圧検出回路は電源間に接続され電源電圧が第一の検出電圧に達すると、検出信号が出て、この信号が電源間に接続された時定数回路を作動させる。時定数回路はこの時点から緩やかな波形を出力し始める。第二の電圧検出回路は時定数回路の出力に接続され、その電圧が第二の検出電圧に達したところで検出信号を発する。図６（ａ）に実施の形態３の具体的回路図を、（ｂ）にタイミングチャートを示す。点線で囲まれたブロック１０４・１０５・１０６・３１０はそれぞれ第一の電圧検出回路・第二の電圧検出回路・リセット出力回路・時定数回路を示す。１０７・６２７・６２８・６２９・１０８・１０１は各接続ノードを示し、特に１０１はリセット信号を出力するのは他の例と同一である。第一の電圧検出回路において電源電圧を検出するとその出力はＬＯＷとなり、Ｐｃｈトランジスタ６１９がオンし抵抗６１３が容量６２６の充電を開始しその出力波形は図６（ｂ）の６２８となる。ｔ１が第一の電圧検出回路の検出時間でｔ１より６２８の波形はＶｄｄに対し上昇し始めている。この波形６２８の電圧が第二の電圧検出回路の検出値に至ると６２９の電位がｈｉｇｈとなり、１０８のノードの電位はＬＯＷとなる。抵抗６１５とＮｃｈトランジスタ６２２の直列接続の回路は電源間に接続されているため、信号は電源間をフルスウィングする。したがって、リセット信号もフルスウィングとなり１０１で示される波形となる。ここで実施の形態２との違いについて考えると、実施の形態２における第一の検出時間は図６（ｂ）のｔ１’で示され、実施の形態２におけるリセットパルスの幅がｔ２−ｔ１’とすると実施の形態３のリセットパルスの幅はｔ２−ｔ１なので時定数回路の容量及び抵抗が同じ値であれば、約２倍近いパルス幅を確保できる。
【００３１】
以上、３つの実施例で説明したように本発明を適用することによってＩＣの電源投入時における初期設定に対し電源の立ち上がりが急峻であっても、または非常にゆっくり立ち上がる場合でも確実にリセット信号を発生させシステムを確実にイニシャライズすることができる。また回路規模的にもそれほど大きな面積を必要とせず、かつ発振回路のような面積的にも、消費電流的にも大きなデメリットをもつ回路をとくに必要としない非常に好適なパワーオンリセット回路を提供することができる。
【００３２】
【発明の効果】
本発明によれば、電源電圧の立ち上がりにおいて異なった複数の電圧値を検出しその検出時間のずれを直接もしくは調整してリセットパルスに適用する様にしたため、発振回路等の重い回路を設けることなくどの様な電源の立ち上がりに対しても確実にリセットパルスを形成する、パワーオンリセット回路を提供することができた。
【図面の簡単な説明】
【図１】本発明による実施の形態１の基本概念図である。
【図２】本発明による実施の形態１の回路例とタイミングチャートである。
【図３】本発明による実施の形態２の基本概念図である。
【図４】本発明による実施の形態２の回路例とタイミングチャートである。
【図５】本発明による実施の形態３の基本概念図である。
【図６】本発明による実施の形態３の回路例とタイミングチャートである。
【図７】従来のパワーオンリセット回路の回路例とタイミングチャートである。
【図８】従来例における電源の立ち上がりが緩慢な場合のタイミングチャートである。
【図９】発振停止検出回路例である。
【符号の説明】
１０１、  リセットパルス出力
１０２、１０３  Ｖｄｄ、Ｖｓｓ
１０４、１０５  第一・第二の電圧検出回路
１０６  リセット出力回路
１０７  第一の電圧検出回路の出力ノード
１０８  第二の電圧検出回路の出力ノード
３１０  時定数回路
【図１】
0003750288.tif 000005
【図２】
0003750288.tif 000006
【図３】
0003750288.tif 000007
【図４】
0003750288.tif 000008
【図５】
0003750288.tif 000009
【図６】
0003750288.tif 000010
【図７】
0003750288.tif 000011
【図８】
0003750288.tif 000012
【図９】
0003750288.tif 000013