(57)【特許請求の範囲】
【請求項１】
制御ゲート,浮遊ゲート,ドレインおよびソースを有して電気的に情報の書き込みおよび消去が可能な浮遊ゲート電界効果トランジスタが基板あるいはウェル上にマトリクス状に配置され、行方向に配置された各浮遊ゲート電界効果トランジスタの制御ゲートに接続された複数の行線を有する不揮発性半導体記憶装置であって、
上記行線を所定本数毎に分割してブロック化すると共に、各ブロック内において列方向に配置された各浮遊ゲート電界効果トランジスタのドレインおよびソースに接続された複数の第１列線と全ブロックに共通に配列された第２列線とを接続するブロックスイッチング手段と、
上記複数のブロックのうちの何れかを選択するブロック選択手段と、
上記選択ブロック内における複数本の行線のうちの何れか１本を選択する行線選択手段と、
上記ブロック選択手段に設けられて、第１制御信号に基づいて総てのブロックを選択する全ブロック選択手段と、
上記ブロックスイッチング手段,ブロック選択手段,行線選択手段および全ブロック選択手段に対して制御信号を出力して、上記総てのブロックから１本ずつ選択された各行線に同時に書き込み電圧を印加した後、上記各ブロック間を電気的に分離し、上記夫々のブロックを順次選択すると共に、選択ブロック内における上記書き込み電圧が印加された行線を選択し、この選択された行線に読み出し電圧を印加して各浮遊ゲート電界効果トランジスタの閾値電圧測定を行う書き込みテスト実行手段と
を備えたことを特徴とする不揮発性半導体記憶装置。
【請求項２】
請求項１に記載の不揮発性半導体記憶装置において、
上記ブロック選択手段に設けられて、第２制御信号に基づいて、アドレス信号によって現在選択されているブロックに対する以後の選択動作を阻止する選択阻止手段を備えたことを特徴とする不揮発性半導体記憶装置。
【請求項３】
請求項１あるいは請求項２に記載の不揮発性半導体記憶装置において、
上記ブロック選択手段に設けられて、第３制御信号に基づいて、上記全ブロック選択手段による選択状態を初期状態に戻すリセット手段を備えたことを特徴とする不揮発性半導体記憶装置。
【請求項４】
制御ゲート,浮遊ゲート,ドレインおよびソースを有して電気的に情報の書き込みおよび消去が可能な浮遊ゲート電界効果トランジスタが基板あるいはウェル上にマトリクス状に配置され、行方向に配置された各浮遊ゲート電界効果トランジスタの制御ゲートに接続された複数の行線と、上記行線を所定本数毎に分割して成る各ブロック内において列方向に配置された各浮遊ゲート電界効果トランジスタのドレインおよびソースに接続された複数の第１列線と全ブロックに共通に配列された第２列線とを接続するブロックスイッチング手段を有する不揮発性半導体記憶装置のテスト方法であって、
書き込みテスト時に、
上記ブロックスイッチング手段によって分割された総てのブロックから１本ずつ上記行線を選択し、この選択された行線に同時に書き込み電圧を印加し、
上記ブロックスイッチング手段をオフにして上記各ブロック間を電気的に分離し、上記夫々のブロックを順次選択すると共に、この選択ブロック内における上記書き込み電圧が印加された行線を選択し、この選択された行線に読み出し電圧を印加して、各浮遊ゲート電界効果トランジスタの閾値電圧測定を行う
ことを特徴とする不揮発性半導体記憶装置のテスト方法。
【請求項５】
制御ゲート,浮遊ゲート,ドレインおよびソースを有して電気的に情報の書き込みおよび消去が可能な浮遊ゲート電界効果トランジスタが基板あるいはウェル上にマトリクス状に配置され、行方向に配置された各浮遊ゲート電界効果トランジスタの制御ゲートに接続された複数の行線と、上記行線を所定本数毎に分割して成る各ブロック内において列方向に配置された各浮遊ゲート電界効果トランジスタのドレインおよびソースに接続された複数の第１列線と全ブロックに共通に配列された第２列線とを接続するブロックスイッチング手段を有する不揮発性半導体記憶装置のテスト方法であって、
書き込みテスト時に、
上記ブロックスイッチング手段によって分割されたブロックのうち任意のブロックから１本ずつ上記行線を選択し、この選択された行線に同時に書き込み電圧を印加し、
上記ブロックスイッチング手段をオフにして上記各ブロック間を電気的に分離し、上記夫々のブロックを順次選択すると共に、この選択ブロック内における上記書き込み電圧が印加された行線を選択し、この選択された行線に読み出し電圧を印加して、各浮遊ゲート電界効果トランジスタの閾値電圧測定を行う
ことを特徴とする不揮発性半導体記憶装置のテスト方法。
【請求項６】
請求項４あるいは請求項５に記載の不揮発性半導体記憶装置のテスト方法において、
正常に書き込みが行われなかった浮遊ゲート電界効果トランジスタに対して再度書き込み動作を行う際に、正常に書き込みが行われた浮遊ゲート電界効果トランジスタのみに接続された行線は選択されないようにすることを特徴とする不揮発性半導体記憶装置のテスト方法。
【請求項７】
請求項４乃至請求項６の何れか一つに記載の不揮発性半導体記憶装置のテスト方法において、
各ブロックから選択された１本の行線に接続された全浮遊ゲート電界効果トランジスタに対する書き込み,閾値電圧の測定および再書き込みが終了した後に、上記各ブロックの選択行線に消去電圧を印加することを特徴とする不揮発性半導体装置のテスト方法。
【請求項８】
請求項４乃至請求項６の何れか一つに記載の不揮発性半導体記憶装置のテスト方法において、
各ブロックから選択された１本の行線に接続された全浮遊ゲート電界効果トランジスタに対する書き込み,閾値電圧の測定および再書き込みが終了した後に、全ブロックの全行線に消去電圧を印加することを特徴とする不揮発性半導体装置のテスト方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、浮遊ゲート型不揮発性半導体記憶装置およびその書き込みテスト方法に関する。
【０００２】
【従来の技術】
従来、高集積化を目指した仮想接地型のフラッシュメモリとして、例えばIEDM Technica1 Digest，pp269‐270，1995「A New cell Structure for Subquarter Micron High Density Flash Memory」や、電気情報通信学会信学技報、ICD 97‐21，P37，1997「ＡＣＴ型フラッシュメモリのセンス方式の検討」において発表されたＡＣＴ(Asymmetrical Contactless Transistor)型フラッシュメモリが挙げられる。
【０００３】
このＡＣＴ型フラッシュメモリは、書き込み(プログラム)/消去(イレース)の動作にＦＮ(ファウラー−ノルドハイム)トンネル現象を用いており、データストレージ型として利用されると予想される。図８は、上記ＡＣＴ型フラッシュメモリのブロック図である。以下、図８に従って、上記ＡＣＴ型フラッシュメモリについて説明する。
【０００４】
ＡＣＴ型フラッシュメモリセルをアレイ状に配列した図８において、ＭＢＬはメタル層で形成されたメインビット線であり、ＳＢＬは拡散層で形成されたサブビット線であり、ＷＬはワード線であり、ＳＧはセレクトゲート選択信号線である。また、■印はメタル‐拡散間コンタクトを表し、●印は拡散層接続を表す。
【０００５】
上記構成を有するＡＣＴ型フラッシュメモリは、上述のごとく書き込みおよび消去にＦＮトンネル現象を用い、アレイ構成は同一ビット線を２つのメモリセルで共有する仮想接地アレイ機構をとっている。このように、ＡＣＴ型フラッシュメモリは、２つのビット線ＭＢＬ,ＳＢＬを各メモリセルで共有し、且つ、ビット線の一部を拡散層で形成することでコンタクト数を減少させており、アレイ面積を著しく減少させて高集積化を可能にしている。
【０００６】
図９〜図１１に、上記ＡＣＴ型フラッシュメモリにおける読み出し動作/書き込み動作/消去動作時の電圧印加状態を示す。以下、図９〜図１１に従ってＡＣＴ型フラッシュメモリの読み出し動作/書き込み動作/消去動作について詳細に説明する。
【０００７】
読み出し動作においては、図９に示すように、隣接する３本のメインビット線ＭＢＬ0,ＭＢＬ1,ＭＢＬ2に０Ｖを印加する。メインビット線ＭＢＬ2にさらに隣接する２本のメインビット線ＭＢＬ3,ＭＢＬ4を１Ｖにプリチャージした後にフローティング状態にする。メインビット線ＭＢＬ4にさらに隣接する１本のメインビット線ＭＢＬ5には１Ｖを印加する。メインビット線ＭＢＬ5にさらに隣接する２本のメインビット線ＭＢＬ6,ＭＢＬ7を１Ｖにプリチャージした後にフローティング状態にする。そして、メインビット線ＭＢＬ8以降は、メインビット線ＭＢＬ0〜ＭＢＬ7の８本のメインビット線ＭＢＬに対する電圧印加パターンを繰り返すのである。
【０００８】
その際に、図９において○で囲まれているＡＣＴ型フラッシュメモリセル１,１のソース‐ドレイン間には１Ｖの電位差が生じる。したがって、ＡＣＴ型フラッシュメモリセル１,１の閾値電圧がワード線ＷＬ0の電圧(３Ｖ)より低ければ、セル電流が流れるためドレイン電圧が低下する。一方、ＡＣＴ型フラッシュメモリセル１,１の閾値電圧がワード線ＷＬ0の電圧(３Ｖ)より高ければ、セル電流が流れないためドレイン電圧は低下しない。そこで、セレクトゲート選択信号線ＳＧに３Ｖを印加して、上記ドレイン電圧の差をメインビット線ＭＢＬ3,ＭＢＬ7を介してセンスアンプ(図示せず)によってセンスすることによって、ＡＣＴ型フラッシュメモリセル１,１の書き込み情報を読み出すのである。
【０００９】
書き込み動作時においては、図１０に示すように、ワード線ＷＬ0に負の電圧−８Ｖを印加した状態で、書き込みを行うＡＣＴ型フラッシュメモリセル２,２のサブビット線(拡散ビット線)ＳＢＬ2,ＳＢＬ5のうち、ｎ+側に高電圧５Ｖを印加するのである。その場合、ＡＣＴ型フラッシュメモリセル２,２のフローティングゲートからサブビット線ＳＢＬ2,ＳＢＬ5に、ＦＮトンネル現象によって電子が引き抜かれることになり、ＡＣＴ型フラッシュメモリセル２,２の閾値電圧は低下するのである。一般的には、書き込み動作によって、ＡＣＴ型フラッシュメモリセル２,２の閾値電圧は１Ｖ〜２Ｖ程度に制御される。
【００１０】
消去動作時においては、図１１に示すように、上記セレクトゲート選択信号線ＳＧによって区切られた消去の対象となる１ブロック内におけるワード線ＷＬ0〜ＷＬ31に高電圧１０Ｖを印加した状態で、サブビット線ＳＢＬに−８Ｖを印加すると共に、ＡＣＴ型フラッシュメモリセルの基板に−８Ｖを印加する。この場合、消去の対象となる１ブロック内における各ＡＣＴ型フラッシュメモリセルにおける基板(チャネル領域)からフローティングゲート方向に、ＦＮトンネル現象によって電子が注入されることになり、各ＡＣＴ型フラッシュメモリセルの閾値電圧は上昇する。一般的には、消去動作によって、各ＡＣＴ型フラッシュメモリセルの閾値電圧は４Ｖ〜６Ｖ程度に制御される。
【００１１】
図１１の場合には、上記セレクトゲート選択信号線ＳＧ0,ＳＧ0に０Ｖが印加され、セレクトゲート選択信号線ＳＧ1,ＳＧ1に−８Ｖが印加されて、セレクトゲート選択信号線ＳＧ0,ＳＧ0にゲートが接続されているセレクトトランジスタ３,４がオンしている。したがって、ブロック０が選択されて、ブロック０内の全ＡＣＴ型フラッシュメモリセルが一括して消去されるのである。その場合、非選択状態のブロック１内の全ＡＣＴ型フラッシュメモリセルは、ソース,ドレインはハイインピーダンス状態となるため、消去されない。
【００１２】
ところで、本ＡＣＴ型フラッシュメモリのロウデコーダ回路として、図１２に示すようなものがある。このロウデコーダ回路１１は、各種電圧をワード線ＷＬに出力するドライバ部１２,制御電圧回路部１３,選択電圧回路部１４,非選択電圧回路部１５,プレデコーダ部１６およびブロックデコーダ部１７から概略構成される。
【００１３】
尚、図１３に、上記制御電圧回路部１３を構成する制御電圧回路０の回路図を示す。この制御電圧回路は、ローデコーダ１１のドライバ部１２を構成するＰチャネルＭＯＳ(金属酸化膜半導体)トランジスタおよびＮチャネルＭＯＳトランジスタを開閉する制御信号を出力する回路である。そして、入力信号pre0(プレデコーダ０の出力信号)を入力することによって出力信号hrda0およびhrdab0を生成する。入力信号pre0以外の入力信号および電源は各制御電圧回路で共通である。
【００１４】
また、図１４に、上記選択電圧回路部１４を構成する選択電圧回路０の回路図を示す。この選択電圧回路は、選択されたワード線ＷＬへドライバ部１２を介して印加する印加電圧を出力するものである。そして、入力信号sel0(ブロックデコーダ０の出力信号)を入力することによって出力信号hhvx0を生成する。入力信号sel0以外の入力信号および電源は各選択電圧回路で共通である。
【００１５】
また、図１５に、上記非選択電圧回路部１５を構成する非選択電圧回路０の回路図を示す。この非選択電圧回路は、非選択ワード線ＷＬへドライバ部１２を介して印加する印加電圧を出力するものである。そして、入力信号sel0(ブロックデコーダ０の出力信号)を入力することによって出力信号hnn0を生成する。入力信号sel0以外の入力信号および電源は各非選択電圧回路で共通である。
【００１６】
また、図１６に、上記プレデコーダ部１６を構成するプレデコーダ０の回路図を示す。また、図１７に、ブロックデコーダ部１７を構成するブロックデコーダ０の回路図を示す。
【００１７】
以下、書き込み動作時におけるワード線デコード方法について、図１２に従って説明する。先ず、アドレス信号ａ5〜ａ13によって、５１２ブロックのうちの１ブロック(３２本のワード線ＷＬを含む)が選択される。そして、ドライバ部１２の選択ブロックには、選択電圧回路部１４の選択電圧回路によって書き込み電圧hhvxが供給される一方、非選択電圧回路部１５の非選択電圧回路によって０Ｖが供給される。これに対して、ドライバ部１２の非選択ブロックには、選択電圧回路部１４の選択電圧回路および非選択電圧回路部１５の非選択電圧回路によって、０Ｖが供給される。
【００１８】
そして、上記選択ブロックにおける３２本のワード線ＷＬにおいて、アドレス信号ａ0〜ａ4をプレデコーダ部１６でデコードした結果選択された制御電圧回路部１３の１つの制御電圧回路からの選択信号hrda,hrdabによって、１本のワード線ＷＬのみに書き込み電圧が印加される。一方、同じ選択ブロックにおける残りのワード線ＷＬには、非選択電圧回路部１５の非選択電圧回路よって供給される０Ｖが印加される。
【００１９】
上記非選択ブロックにおいては、プレデコーダ部１６のプレデコーダによる選択/非選択に関わらず、上記選択電圧回路および非選択電圧回路によって０Ｖが供給されているので、全てのワード線ＷＬには０Ｖが印加されることになる。
【００２０】
上述のような浮遊ゲート型不揮発性半導体記憶装置のテスト時間短縮方法として、特開平１１‐２２４４９２号公報や特開平１１‐１６２１９９号公報に開示された方法がある。前者においては、複数のブロックを同時に選択することによって、複数ブロック内のメモリセルのデータを同時に消去,書き込みおよびテストするようにしている。また、後者においては、２n(ｎは正の整数)本のワード線を同時駆動する信号群によって、複数のワード線を同時にイネーブルするようにしている。
【００２１】
【発明が解決しようとする課題】
しかしながら、上記従来の浮遊ゲート型不揮発性半導体記憶装置の書き込みテスト方法には、以下のような問題がある。すなわち、図８に示すようなＡＣＴ型フラッシュメモリにおいては、図１８に示すように、選択ブロック内に閾値電圧が負(Ｖt＜０Ｖ)であるメモリセルが１つでも存在すると、そのメモリセルＭ0はワード線ＷＬ0の電圧が０Ｖであってもオンすることになる。そのために、そのメモリセルＭ0とサブビット線ＳＢＬ1,ＳＢＬ2を共有するメモリセルＭ1〜メモリセルＭ63の閾値電圧を測定することはできないのである。
【００２２】
以下、上述のことを更に詳細に説明する。先ず、書き込みテストにおける書き込み動作について簡単に述べる。ここで、メモリセルＭ0を選択して書き込みを行うものとする。セレクトゲート選択信号線ＳＧ0,ＳＧ0にレベル「Ｈ(例えば５Ｖ)」の電圧を印加してセレクトトランジスタ２１,２２をオンする。そして、メモリセルＭ0のコントロールゲートが接続されているワード線ＷＬ0に負の高電圧(例えば−８Ｖ)を印加し、ドレイン側に接続されているメインビット線ＭＢＬ2には正電圧(例えば５Ｖ)を印加し、ソース側に接続されているメインビット線ＭＢＬ1はフローティング状態(ハイインピーダンス状態)にする。
【００２３】
さらに、他の選択されないメモリセルＭのドレイン側に接続されているメインビット線ＭＢＬはフローティング状態にしておく。また、基板(もしくはｐ‐ウェル)は基準電圧(例えば０Ｖ)にしておく。尚、選択されないメモリセルＭのコントロールゲートに接続されているワード線ＷＬ1〜ＷＬ63には０Ｖを印加しておく。
【００２４】
これによって、書き込むべきメモリセルＭ0のドレイン側とフローティングゲートとの間にＦＮトンネル現象が発生して、フローティングゲートからトンネル酸化膜を介してドレイン側に電子が引き抜かれ、結果としてメモリセルＭ0の閾値電圧が低下する。こうして、メモリセルＭ0は書き込み状態(閾値電圧が２Ｖ以下)となる。このような書き込み動作を各メモリセルＭに対して順次行うことによって書き込みが行われるのである。
【００２５】
続いて、テストを行う場合には、上述のような書き込み動作を行った後に読み出し動作を行い、書き込まれたメモリセルＭ0の閾値電圧を測定する。そして、閾値電圧が所定の電圧値以上であれば、更にメモリセルＭ0に対して書き込み動作を行うのである。ところが、メモリセルＭによっては、特性のバラツキによって非常に早く閾値電圧が低下するものが存在する。そして、そのために、閾値電圧測定時には、既に当該書き込み状態のメモリセルＭの閾値電圧は０Ｖ以下になっている場合がある。
【００２６】
また、上記閾値電圧測定時に、メモリセルＭの閾値電圧が所定電圧値以上であったため、再度書き込み動作を行った場合、当該メモリセルＭの閾値電圧が０Ｖ以下になってしまう場合もある。
【００２７】
特に、不揮発性半導体記億装置の低電圧化(例えば、電源電圧が３Ｖや１.８Ｖ等)が進んでくると、書き込み状態の閾値電圧も低下させる必要がある。そのために、これまでは発生しなかった上述のような事態が問題となってくる。
【００２８】
すなわち、上述のようにメモリセルＭ0の閾値電圧が０Ｖ以下になった場合には、メモリセルＭ0以外のメモリセルＭをテストする場合に次のような不具合が生ずるのである。以下、メモリセルＭのテスト動作(読み出し動作)について説明する。ここでは、図１８において、メモリセルＭ1を選択してテストを行うものとする。
【００２９】
上記セレクトゲート選択信号線ＳＧ0,ＳＧ0にレベル「Ｈ(例えば３Ｖ)」の電圧を印加して上記セレクトトランジスタ２１,２２をオンする。そして、メモリセルＭ1のコントロールゲートが接続されているワード線ＷＬ1に３Ｖを印加する。一方、非選択のワード線ＷＬ0,ＷＬ2〜ＷＬ63には０Ｖを印加する。更に、メモリセルＭ1のソース側に接続されているメインビット線ＭＢＬ1には基準電圧(例えば０Ｖ)を印加し、ドレイン側に接続されているメインビット線ＭＢＬ2にはプリチャージ電圧１Ｖを印加する。また、基板(またはｐ‐ウェル)は基準電圧(例えば０Ｖ)にしておく。
【００３０】
これによって、読み出しメモリセルＭ1が消去状態であれば、閾値電圧が４Ｖ以上であるためセル電流は流れない。したがつて、メインビット線ＭＢＬ2にプリチャージされた電圧１Ｖは維持される。一方、メモリセルＭ1が書き込み状態であれば、閾値電圧は２Ｖ以下であるためセル電流が流れる。したがって、メインビット線ＭＢＬ2にプリチャージされた電圧１Ｖは低下し、０Ｖになる。そして、このプリチャージ電圧を、メインビット線ＭＢＬの先に接続されているセンスアンプ(図示せず)によってセンスすることによって、メモリセルＭ1の状態を判定するのである。
【００３１】
ここで、上述したように、上記メモリセルＭ0が過剰に書き込まれた状態（閾値電圧が負：オーバープログラム状態)であるとすると、ワード線ＷＬ0を非選択状態にするために０Ｖを印加すると、メモリセルＭ0にセル電流が流れることになる。したがって、メインビット線ＭＢＬ2でプリチャージ電圧の推移を判定すると、テスト対象メモリセルＭ1の状態に関わらず、メインビット線ＭＢＬ2のプリチャージ電圧は低下することになる。そのために、メモリセルＭ1の状態判定が正しくできないことになる。同じことが、メインビット線ＭＢＬ2にドレイン側が接続されているメモリセルＭ2〜Ｍ63においても発生する。
【００３２】
すなわち、上記特開平１１-２２４４９２号公報においては、任意のブロック内に対して同時にテスト動作(読み出し動作)を行うため、閾値電圧が負となったメモリセルが一つでも存在する場合は、上述のごとく、そのメモリセルＭ0とサブビット線ＳＢＬ1,ＳＢＬ2を共有するメモリセルＭ1〜Ｍ63の閾値電圧を測定することができず、結果として書き込みテストが正常に実行されないという問題がある。
【００３３】
また、上記特開平１１‐１６２１９９号公報においては、２n本のワード線を同時に選択してテスト動作(読み出し動作)を行うため、同一ブロック内で複数のワード線が選択された場合には、閾値電圧が負となったメモリセルが一つでも存在する場合は、同様に正常にテストを実行することができないのである。
【００３４】
さらに、テストモード時に、全ワード線の同時選択と奇数または偶数番目のワード線を同時選択するストライプパターン選択とを切り換え可能なように、「論理ゲート」が付加されてはいる。ところが、オアゲートであるため、テスト信号が入力されたワード線は選択されることになり、同一ブロック内で複数のワード線が選択される。したがって、正常に書き込みが行われたメモリセルのみのワード線と正常に書き込みが行われないメモリセルを含むワード線とが同一ブロック内に混在している場合は、正常に書き込みが行われないメモリセルに対して再度書き込みを行う際に、正常に書き込みが行われたメモリセルにも再度書き込み電圧が印加されることになる。その結果、正常に書き込みが行われたメモリセルに対しては、不用な書き込み電圧が印加されという問題もある。
【００３５】
そこで、この発明の目的は、同一ブロック内で複数のワード線が選択されないようにして書き込みテストを行うことができる不揮発性半導体記憶装置、及び、そのテスト方法を提供することにある。
【００３６】
【課題を解決するための手段】
上記目的を達成するため、第１の発明は、制御ゲート,浮遊ゲート,ドレインおよびソースを有して電気的に情報の書き込みおよび消去が可能な浮遊ゲート電界効果トランジスタが基板あるいはウェル上にマトリクス状に配置され,行方向に配置された各浮遊ゲート電界効果トランジスタの制御ゲートに接続された複数の行線を有する不揮発性半導体記憶装置であって、上記行線を所定本数毎に分割してブロック化すると共に,各ブロック内において列方向に配置された各浮遊ゲート電界効果トランジスタのドレインおよびソースに接続された複数の第１列線と全ブロックに共通に配列された第２列線とを接続するブロックスイッチング手段と、上記複数のブロックのうちの何れかを選択するブロック選択手段と、上記選択ブロック内における複数本の行線のうちの何れか１本を選択する行線選択手段と、上記ブロック選択手段に設けられて,第１制御信号に基づいて総てのブロックを選択する全ブロック選択手段と、上記ブロックスイッチング手段,ブロック選択手段,行線選択手段および全ブロック選択手段に対して制御信号を出力して、上記総てのブロックから１本ずつ選択された各行線に同時に書き込み電圧を印加した後、上記各ブロック間を電気的に分離し、上記夫々のブロックを順次選択すると共に、選択ブロック内における上記書き込み電圧が印加された行線を選択し、この選択された行線に読み出し電圧を印加して各浮遊ゲート電界効果トランジスタの閾値電圧測定を行う書き込みテスト実行手段とを備えたことを特徴としている。
【００３７】
上記構成によれば、テスト時の書き込みに際して、ブロック選択手段の全ブロック選択手段によって総てのブロックが選択されると共に、行線選択手段によって全ブロック内における１本の行線が選択されて、全ブロックから１本ずつ選択された行線に同時に書き込み電圧が印加される。そして、閾値電圧の測定に際しては、ブロックスイッチング手段がオフされて非測定ブロックが測定ブロックから電気的に分離される。したがって、あるブロックに閾値電圧が負の浮遊ゲート電界効果トランジスタが存在しても、当該浮遊ゲート電界効果トランジスタが他のブロックの浮遊ゲート電界効果トランジスタの測定時に及ぼす悪影響が排除される。
【００３８】
また、上記第１の発明の不揮発性半導体記憶装置は、上記ブロック選択手段に設けられて、第２制御信号に基づいて、アドレス信号によって現在選択されているブロックに対する以後の選択動作を阻止する選択阻止手段を備えることが望ましい。
【００３９】
上記構成によれば、テスト時における閾値電圧の測定に際して、アドレス信号によって現在選択されているブロックの選択行に接続された総ての浮遊ゲート電界効果トランジスタの閾値電圧が正常である場合には、選択阻止手段によって、当該選択ブロックに対する以後の選択動作が阻止される。こうして、他のブロックの浮遊ゲート電界効果トランジスタに対して再度書き込みが行われる際に、当該ブロック内に在る閾値電圧が正常な浮遊ゲート電界効果トランジスタに対する過剰ストレスの印加が防止される。
【００４０】
また、上記第１の発明の不揮発性半導体記憶装置は、上記ブロック選択手段に設けられて、第３制御信号に基づいて、上記全ブロック選択手段による選択状態を初期状態に戻すリセット手段を備えることが望ましい。
【００４１】
上記構成によれば、全ブロックから１本ずつ選択された行線に接続された浮遊ゲート電界効果トランジスタに関する書き込み,閾値電圧測定および再書き込みが終了すると、リセット手段によって、上記全ブロック選択手段による選択状態が初期状態に戻される。こうして、書き込みテスト終了浮遊ゲート電界効果トランジスタを消去する際等におけるブロック選択が正確に行われる。
【００４２】
また、第２の発明は、制御ゲート,浮遊ゲート,ドレインおよびソースを有して電気的に情報の書き込みおよび消去が可能な浮遊ゲート電界効果トランジスタが基板あるいはウェル上にマトリクス状に配置され,行方向に配置された各浮遊ゲート電界効果トランジスタの制御ゲートに接続された複数の行線と,上記行線を所定本数毎に分割して成る各ブロック内において列方向に配置された各浮遊ゲート電界効果トランジスタのドレインおよびソースに接続された複数の第１列線と全ブロックに共通に配列された第２列線とを接続するブロックスイッチング手段を有する不揮発性半導体記憶装置のテスト方法であって、書き込みテスト時に、上記ブロックスイッチング手段によって分割された総てのブロックから１本ずつ上記行線を選択し、この選択された行線に同時に書き込み電圧を印加し、上記ブロックスイッチング手段をオフにして上記各ブロック間を電気的に分離し、上記夫々のブロックを順次選択すると共に、この選択ブロック内における上記書き込み電圧が印加された行線を選択し、この選択された行線に読み出し電圧を印加して、各浮遊ゲート電界効果トランジスタの閾値電圧測定を行うことを特徴としている。
【００４３】
上記構成によれば、書き込みテスト時に、全ブロックから１本ずつ選択された行線に同時に書き込み電圧が印加される。そして、閾値電圧の測定に際しては、ブロックスイッチング手段がオフされて非測定ブロックが測定ブロックから電気的に分離される。したがって、あるブロックに閾値電圧が負の浮遊ゲート電界効果トランジスタが存在しても、当該浮遊ゲート電界効果トランジスタが他のブロックの浮遊ゲート電界効果トランジスタの測定時に及ぼす悪影響が排除される。
【００４４】
また、第３の発明は、制御ゲート,浮遊ゲート,ドレインおよびソースを有して電気的に情報の書き込みおよび消去が可能な浮遊ゲート電界効果トランジスタが基板あるいはウェル上にマトリクス状に配置され,行方向に配置された各浮遊ゲート電界効果トランジスタの制御ゲートに接続された複数の行線と,上記行線を所定本数毎に分割して成る各ブロック内において列方向に配置された各浮遊ゲート電界効果トランジスタのドレインおよびソースに接続された複数の第１列線と全ブロックに共通に配列された第２列線とを接続するブロックスイッチング手段を有する不揮発性半導体記憶装置のテスト方法であって、書き込みテスト時に、上記ブロックスイッチング手段によって分割されたブロックのうち任意のブロックから１本ずつ上記行線を選択し、この選択された行線に同時に書き込み電圧を印加し、上記ブロックスイッチング手段をオフにして上記各ブロック間を電気的に分離し、上記夫々のブロックを順次選択すると共に、この選択ブロック内における上記書き込み電圧が印加された行線を選択し、この選択された行線に読み出し電圧を印加して、各浮遊ゲート電界効果トランジスタの閾値電圧測定を行うことを特徴としている。
【００４５】
上記構成によれば、書き込みテスト時に、任意のブロックから１本ずつ選択された行線に対して同時に書き込み電圧が印加される。そして、閾値電圧の測定の際には、ブロックスイッチング手段がオフされて非測定ブロックが測定ブロックから電気的に分離される。したがって、あるブロックに閾値電圧が負の浮遊ゲート電界効果トランジスタが存在しても、当該浮遊ゲート電界効果トランジスタが他のブロックの浮遊ゲート電界効果トランジスタの測定時に及ぼす悪影響が排除される。
【００４６】
また、上記第２の発明または第３の発明の不揮発性半導体記憶装置のテスト方法は、正常に書き込みが行われなかった浮遊ゲート電界効果トランジスタに対して再度書き込み動作を行う際に、正常に書き込みが行われた浮遊ゲート電界効果トランジスタのみに接続された行線は選択されないようにすることが望ましい。
【００４７】
上記構成によれば、正常に書き込みが行われなかった浮遊ゲート電界効果トランジスタに対して再度書き込み動作を行う際に、正常に書き込みが行われた浮遊ゲート電界効果トランジスタのみに接続された行線は選択されない。こうして、上記再度書き込みが行われる際に、閾値電圧が正常な浮遊ゲート電界効果トランジスタに対する過剰ストレスの印加が防止される。
【００４８】
また、上記第２の発明または第３の発明の不揮発性半導体記憶装置のテスト方法は、各ブロックから選択された１本の行線に接続された全浮遊ゲート電界効果トランジスタに対する書き込み,閾値電圧の測定および再書き込みが終了した後に、上記各ブロックの選択行線に消去電圧を印加することが望ましい。
【００４９】
上記構成によれば、書き込み,閾値電圧の測定および再書き込みが終了した行線に消去電圧が印加される。こうして、書き込みテストが終了した浮遊ゲート電界効果トランジスタによる、次に書き込みテストが行われる浮遊ゲート電界効果トランジスタに対する悪影響が防止される。
【００５０】
また、上記第２の発明または第３の発明の不揮発性半導体記憶装置のテスト方法は、各ブロックから選択された１本の行線に接続された全浮遊ゲート電界効果トランジスタに対する書き込み,閾値電圧の測定および再書き込みが終了した後に、全ブロックの全行線に消去電圧を印加することが望ましい。
【００５１】
上記構成によれば、選択行線に関する書き込み,閾値電圧の測定および再書き込みが終了する毎に、全ブロックの全行線に消去電圧が印加される。こうして、書き込みテストが終了した浮遊ゲート電界効果トランジスタによる、次に書き込みテストが行われる浮遊ゲート電界効果トランジスタに対する悪影響が確実に防止される。
【００５２】
【発明の実施の形態】
以下、この発明を図示の実施の形態により詳細に説明する。
＜第１実施の形態＞
図１は、本実施の形態の不揮発性半導体記憶装置に適用されるロウデコーダ回路のブロック図である。先ず、このロウデコーダ回路の説明に先立って、このロウデコーダ回路が適用される不揮発性半導体記憶装置である仮想接地型アレイで構成されたＡＣＴ型フラッシュメモリについて説明する。図３は、当該ＡＣＴ型フラッシュメモリにおけるアレイ構造を示す。尚、このＡＣＴ型フラッシュメモリのアレイ構造自体は、従来から使用されているものである。
【００５３】
図３において、ワード線ＷＬは、ＷＬ32k,ＷＬ(32k＋1),…,ＷＬ(32k＋31)(ｋ＝０,１,２,３,…)単位で、上記ブロックスイッチング手段としてのセレクトトランジスタＴrkによってブロック化(ブロック数：ｋ)されており、各ブロックはセレクトトランジスタＴrkによって電気的に分離可能になっている。
【００５４】
そして、例えば、上記セレクトトランジスタＴr0のゲート制御信号ＳＧ0のレベルを「Ｈ」にすることによって、セレクトトランジスタＴr0がオン状態となり、ブロック０内の全メモリセルＭのソース及びドレインは、サブビット線ＳＢＬj（ＳＢＬ0,ＳＢＬ1,…)およびセレクトトランジスタＴr0を介してメインビット線ＭＢＬj(ＭＢＬ0,ＭＢＬ1,…)に接続される。
【００５５】
一方、例えば、上記セレクトトランジスタＴr1のゲート制御信号ＳＧ1のレベルが「Ｌ」であれば、セレクトトランジスタＴr1はオフ状態であるため、ブロック１内の全メモリセルＭのソースおよびドレインは、メインビット線ＭＢＬj(ＭＢＬ0,ＭＢＬ1,…)と電気的に切り離された状態となる。尚、他の部分は、従来の技術で説明した通りであるので、説明を省略する。
【００５６】
図１に示すロウデコーダ回路は、上記ブロック化されたワード線ＷＬを駆動する回路である。このロウデコーダ回路３１は、各種電圧をワード線ＷＬに出力するドライバ部３２,制御電圧回路部３３,選択電圧回路部３４,非選択電圧回路部３５,プレデコーダ部３６およびブロックデコーダ部３７から概略構成される。
【００５７】
本ロウデコーダ回路３１は、上記ブロックデコーダ部３７を構成する個々のブロックデコーダに対して制御信号MBPRGが入力され、上記各ブロックデコーダは上記制御信号MBPRGによって動作が制御される構成になっている点において、図１２に示す従来のロウデコーダ回路１１とは異なる。尚、ドライバ部３２、制御電圧回路部３３を構成する各制御電圧回路、選択電圧回路部３４を構成する各選択電圧回路、非選択電圧回路部３５を構成する各非選択電圧回路、プレデコーダ部３６を構成する各プレデコーダは、図１２に示す従来のロウデコーダ回路１１の場合と同じ構成を有して同様に機能する。
【００５８】
図２に、上記ブロックデコーダ部３７を構成するブロックデコーダ０の回路図を示す。図２に示すように、本実施の形態におけるブロックデコーダ０は、図１７に示す従来のブロックデコーダと同じ回路構成を有して選択信号を生成する選択信号生成回路４１にオアゲート４２を追加した構成を有している。そして、このオアゲート４２の一方の入力端子には選択信号生成回路４１の出力信号を入力する一方、他方の入力端子には制御信号MBPRGを入力して、選択電圧回路０および非選択電圧回路０の入力信号である信号sel0を出力するようになっている。
【００５９】
そして、図１に示すように、本実施の形態においては、上記制御信号MBPRGが全てのブロックデコーダ０〜ブロックデコーダ５１１に共通に入力されている。したがって、この制御信号MBPRGのレベルを「Ｈ」にすることによって、ブロックを選択するためのアドレス信号ａ5〜ａ13の内容に係わらず、総てのブロックを選択することができるのである。すなわち、本実施の形態においては、オアゲート４２で上記全ブロック選択手段を構成するのである。
【００６０】
以下、図１に従って、テスト時におけるロウデコーダ回路３１のメモリセルヘの書き込み動作について説明する。先ず、図２において、ブロックデコーダ０の制御信号MBPRGのレベルが「Ｈ」になる(尚、通常の書き込み動作時においては、制御信号MBPRGのレベルは「Ｌ」にする)。これによって、アドレス信号ａ5〜ａ13の内容に係わらず、出力信号se10のレベルは「Ｈ」となる。また、ブロックデコーダ1〜ブロックデコーダ５１１も同じ回路構成であり、違いはブロック位置を特定するため、例えば/ａ5のように入力されるアドレス信号が反転する等、アドレス信号が異なるだけである。そのために、共通に入力される制御信号MBPRGのレベルが「Ｈ」であることから、出力信号se11〜se1511のレベルも同様に「Ｈ」となる。
【００６１】
以後、総てのブロック内の書き込みワード線を特定するアドレスａ0〜ａ4によって、プレデコーダ０〜プレデコーダ３１のうち何れか一つのプレデコーダｉの出力信号preｉのレベルが「Ｈ」(選択)になれば、制御電圧回路部３３,選択電圧回路部３４,非選択電圧回路部３５およびドライバ部３２の動作によって、５１２個のブロックの夫々を構成する３２本のワード線のうち該当する１本のワード線ＷＬ(32k＋i)が選択される。そして、この選択された合計５１２本のワード線ＷＬに、電圧−８Ｖが同時に印加されるのである。これに対して、上記選択されたワード線ＷＬ以外の非選択ワード線ＷＬには、上記プレデコーダからの出力信号preのレベルが「Ｌ」(非選択)であるために０Ｖが印加されるのである。尚、上記制御電圧回路部３３を構成する各制御電圧回路は図１３と同じ回路構成を有している。また、選択電圧回路部３４を構成する各選択電圧回路は図１４と同じ回路構成を有している。また、非選択電圧回路部３５を構成する各非選択電圧回路は図１５と同じ回路構成を有している。また、プレデコーダ部３６を構成する各プレデコーダは図１６と同じ回路構成を有している。
【００６２】
これによって、全ブロックから１本ずつ選択されたワード線ＷＬに書き込み電圧を同時に印加することが可能になる。この場合における各ワード線ＷＬの選択状態を図４に模式的に示す。尚、従来の仮想接地型アレイで構成されたＡＣＴ型フラッシュメモリにおいては、テスト時の書き込みは、図５に示すように、一端のブロック０における一端のワード線ＷＬ0から他端のブロック５１１における他端のワード線ＷＬ16383に向って順次選択して行うようにしている。
【００６３】
上述のように、本実施の形態においては、テスト時の書き込みの際には、総てのブロックから特定の規則性を持って１本ずつワード線ＷＬが選択される。例えば、ｉ＝０の時、すなわちレベルが「Ｈ」になる出力信号preを出力するプレデコーダの番号ｉが「０」である場合は、ブロック０においてはワード線ＷＬ0,ブロック１においてはワード線ＷＬ32,…,ブロックｋにおいてはワード線ＷＬ32kが選択されて、同時に書き込み電圧が印加される。また、ｉ＝１の時、すなわちpre1のレベルが「Ｈ」の場合は、ワード線ＷＬ1(ブロック０),ワード線ＷＬ33(ブロック１),…,ワード線ＷＬ(32k+1)(ブロックｋ)が選択され、同時に書き込み電圧が印加される。そして最後は、ｉ＝３１の時、すなわちpre31のレベルが「Ｈ」の場合は、ワード線ＷＬ31(ブロック０),ワード線ＷＬ63(ブロック１),…,ワード線ＷＬ(32k+31)(ブロックｋ)が選択され、同時に書き込み電圧が印加されるのである。
【００６４】
ところで、この発明においては、総てのブロック内で１本のワード線を選択すれば良いのであって、その選択に必ずしも規則性を有する必要はない。しかしながら、現実のロウデコーダ回路(ワード線駆動回路)の回路構成を考慮すると、上述のような規則性を有するワード線選択の方がロウデコーダ回路の回路構成は容易になる。
【００６５】
テスト時において、上述のようにして全ブロックから１本のワード線ＷＬが選択されて各メモリセルに書き込みが行われると、次に、各メモリセルの特性を判定するために読み出しが以下のようにして行われる。すなわち、図１に示すロウデコーダ回路３１において、上記制御信号MBPRGのレベルを「Ｌ」にする。これによって、アドレス信号ａ5〜ａ13によって選択された何れか一つのブロックデコーダの出力信号se1が「Ｈ」となり、一つのブロックが選択される。一方、アドレスａ0〜ａ4によって、当該選択ブロック内における上記テスト時に書き込み電圧が印加されたワード線ＷＬに該当するプレデコーダｉの出力信号preｉが「Ｈ」となり、当該選択ブロック内の上記テスト時書き込みワード線ＷＬが選択される。そして、こうして選択された１本のワード線ＷＬに３Ｖが印加される。それと同時に、他の非選択ワード線ＷＬには０Ｖが印加される。こうして、テスト時の読み出し動作(メモリセルの閾値電圧を測定してメモリセルの書き込み特性判定を行う動作)が行われるのである。以後、アドレス信号ａ5〜ａ13によって選択ブロックを更新して、同様に選択ブロック内のテスト時書き込みワード線ＷＬに対する読み出し(測定)動作が繰り返される。
【００６６】
その際に、上記各ブロック１〜ブロック５１１の間は、図３に示すように、セレクトトランジスタＴrkによって電気的に分離されているので、負の閾値電圧を有するメモリセルがあったとしても、ブロックが異なれば電気的に分離されているため影響を受けることはないのである。
【００６７】
これに対して、同一ブロック内においては電気的に分離されていないので負の閾値電圧を有するメモリセルがあると他のメモリセルの書き込み特性判定に影響を及ぼす。すなわち、選択ブロック内に１ビットでも負の閾値(Ｖt＜０Ｖ)となったメモリセルが存在すると、当該メモリセルはワード線ＷＬの電圧が０Ｖ(非選択状態)であってもオンするために、当該メモリセルとサブビット線を共有する他のメモリセルの閾値電圧は測定することができなくなる(図１８参照)。そこで、全ブロックに対して１本のワード線ＷＬの書き込み/読み出し動作を終了した後、全ワード線ＷＬを一括消去して、全メモリセルの閾値電圧を正の値(４Ｖ以上)にして、次に行うメモリセルのテストに影響がでないようにする。もしくは、全ワード線ＷＬではなく、テスト時書き込みの際のロウデコーダ回路３１の動作と同様のロウデコーダ回路３１の動作によって、テスト時書き込みによって書き込み電圧が印加されたワード線のみに消去電圧を印加して、テスト時書き込みによって閾値電圧が低下したメモリセルを消去状態に戻すことも可能である。
【００６８】
こうして、今回テスト時の書き込みが行われたメモリセルによる次のメモリセルのテストに影響がでないようにした後、全ブロックから次のワード線ＷＬが選択されてテスト時の書き込みが行われるのである。尚、ブロック内のワード線の選択はアドレスａ0〜ａ4によって行われる。
【００６９】
このように、本実施の形態においては、ＡＣＴ型フラッシュメモリのブロックデコーダ部３７を構成する個々のブロックデコーダを、選択信号生成回路(図１７に示す従来のブロックデコーダに相当)４１の出力信号と制御信号MBPRGとを入力するオアゲート４２を設けて信号selを出力するように構成する。そして、テスト時の書き込みに際しては、上記制御信号MBPRGのレベルを「Ｈ」にして、アドレス信号ａ5〜ａ13の内容に拘らず全てのブロックを選択するようにしている。したがって、アドレスａ0〜ａ4によって、総てのブロック内の書き込みワード線ＷＬを特定するこによって、５１２個の総てのブロックから１本ずつ合計５１２本のワード線ＷＬを選択し、この選択された５１２本のワード線ＷＬに電圧−８Ｖを印加することができる。
【００７０】
こうして、上記セレクトトランジスタＴrkによって電気的に分離されている各ブロック毎に、１本の選択ワード線ＷＬにコントロールゲートが接続されたメモリセルＭに対して、同時にテスト時の書き込みが行われるのである。
【００７１】
したがって、１６３８４本のワード線ＷＬを有する６４Ｍビットデバイスの場合には、１ブロックを３２本のワード線ＷＬで構成するとブロック数は５１２であるから、同時に５１２本のワード線ＷＬに書き込みを行うことができる。すなわち、テスト時の書き込み時間を１/５１２に短縮することができるのである。
【００７２】
その際に、上記テスト時の書き込みが行われたメモリセル内に負の閾値電圧を有するメモリセルがあったとしても、同一ブロック内にはテスト時書き込みが行われた他のメモリセルの行は存在しない。つまり、負の閾値電圧を有する当該メモリセルの行は他のメモリセルの行とはセレクトトランジスタＴrkによって電気的に分離されている。したがって、他のメモリセルの閾値電圧測定に悪影響を及ぼすことはないのである。
【００７３】
さらに、こうして全ブロックから１本ずつ選択されたワード線ＷＬに対するテストが終了すると全ワード線ＷＬを一括消去するので、今回のテスト時の書き込みで負の閾値電圧を有する当該メモリセルが生じたとしても、次のテストに悪影響を及ぼすことは無い。
【００７４】
すなわち、本実施の形態によれば、書き込みテストを正常に且つ迅速に行うことができるのである。
【００７５】
＜第２実施の形態＞
図６は、本実施の形態における不揮発性半導体記憶装置に適用されるロウデコーダ回路のブロック図である。本実施の形態におけるロウデコーダ回路５１の場合においては、図１におけるロウデコーダ回路３１の場合と同様に、ブロックデコーダ部５７を構成する個々のブロックデコーダに対して制御信号MBPRGが入力される。但し、本実施の形態は、制御信号MBPRGに加えて、さらに制御信号MBRSTと制御信号RSTと制御信号MBPRGTSTとが追加入力されることが第１実施の形態とは異なる点である。尚、ドライバ部５２、制御電圧回路部５３を構成する各制御電圧回路、選択電圧回路部５４を構成する各選択電圧回路、非選択電圧回路部５５を構成する各非選択電圧回路、プレデコーダ部５６を構成する各プレデコーダは、図１２に示す従来のロウデコーダ回路１１の場合と同じ構成を有して同様に機能する。
【００７６】
図７は、本実施の形態における上記ブロックデコーダ部５７を構成するブロックデコーダ０の回路図である。図７に示すように、本実施の形態におけるブロックデコーダ０は、図１７に示す従来のブロックデコーダと同じ回路構成を有して選択信号を生成する選択信号生成回路６１の出力信号と制御信号MBRSTとが入力されるアンドゲート６２を有している。そして、アンドゲート６２の出力信号がゲートに入力されるトランジスタＴr2のドレインと制御信号RSTがゲートに入力されるトランジスタＴr3のドレインとには、インバータ６３の入力端子とインバータ６４の出力端子とが共通に接続されている。一方、インバータ６３の出力端子とインバータ６４の入力端子とには、制御信号MBPRGがゲートに入力されるトランジスタＴr4のドレインが共通に接続されている。
【００７７】
また、上記選択信号生成回路６１の出力信号が入力されるアンドゲート６６を有し、このアンドゲート６６の他方の入力端子には、制御信号MBPRGTSTのレベルを反転するインバータ６７の出力信号が入力される。さらに、トランジスタＴr2のドレインに一方の入力端子が接続されたアンドゲート６８を有し、このアンドゲート６８の他方の入力端子には、上記制御信号MBPRGTSTが入力されている。そして、アンドゲート６６からの出力信号とアンドゲート６８からの出力信号とが入力されるオアゲート６９を有しており、オアゲート６９から選択電圧回路０および非選択電圧回路０の入力信号である信号sel0を出力するようになっている。
【００７８】
そして、図７において、テスト時の書き込みに際して、制御信号MBPRGTSTのレベルを「Ｈ」にする。尚、この制御信号MBPRGTSTは全ブロックを選択するための信号であり、テスト時の読み出しやべりファイ時及び通常動作時にはレベルを「Ｌ」にしておく。上述の状態で、制御信号MBPRGのレベルが「Ｈ」になるとトランジスタＴr4がオンし、二つのインバータ６３,６４で成るラッチ回路６５の出力段であるノードＡのレベルが「Ｈ」にラッチされる(尚、通常の書き込み動作時においては、制御信号RSTのレベルを一旦「Ｈ」にしてノードＡのレベルを「Ｌ」にラッチさせる)。また、制御信号MBRSTおよび制御信号RSTのレベルは最初「Ｌ」にしておく。これによって、アンドゲート６８の出力信号のレベルは「Ｈ」となり、アドレス信号ａ5〜ａ13の内容に係わらず、出力信号se10のレベルは「Ｈ」となる。ここで、ブロックデコーダ１〜ブロックデコーダ５１１も同じ回路構成であり、違いはブロック位置を特定するため、例えば、/ａ5のように入力されるアドレス信号が反転する等、アドレス信号が異なるだけである。そのために、共通に入力される制御信号MBPRGTSTおよび制御信号MBPRGのレベルが「Ｈ」であることから、各出力信号se11〜se1511のレベルも同様に「Ｈ」となる。
【００７９】
このように、本実施の形態においても、ブロックを選択するためのアドレス信号ａ5〜ａ13の内容に係わらず、ブロックデコーダ０〜ブロックデコーダ５１１からの出力信号se10〜出力信号se1511のレベルを「Ｈ」にして総てのブロックを選択することができるのである。すなわち、本実施の形態においては、トランジスタＴr4,ラッチ回路６５,アンドゲート６８およびオアゲート６９で上記全ブロック選択手段を構成するのである。
【００８０】
但し、第１実施の形態においては、テスト時書き込み中に上記制御信号MBPRGは「Ｈ」レベルを維持しているが、本実施の形態においてはブロックデコーダ内にラッチ回路６５を有しているために、制御信号MBPRGのレベルは一旦「Ｈ」レベルにした後に「Ｌ」に戻すことが可能になる。
【００８１】
これによって、上記ロウデコーダ５１は、第１実施の形態の場合と同じ動作を行うことになる。すなわち、制御信号MBPRGTSTのレベルが「Ｈ」であるため、制御信号MBPRGがイネーブルになると、総てのブロック０〜ブロック５１１に関してブロックデコーダ０〜ブロックデコーダ５１１内のラッチ回路がセットされて、信号se10〜se1511がイネーブルとなる。その結果、総てのブロック０〜ブロック５１１の選択電圧回路０〜選択電圧回路５１１はドライバ部５２にレベル「Ｈ」の信号hhvxを供給することになる。したがって、全ブロックにおける３２本のワード線ＷＬのうち、アドレス信号ａ0〜ａ4によって指定された制御電圧回路ｉからの選択信号hrdai,hrdabiによって選択された１本のワード線ＷＬに書き込み電圧が印加され、残りの３１本のワード線ＷＬには非選択電圧回路から供給される０Ｖが印加されることになる。こうして、各ブロックから１本ずつ選択されたワード線ＷＬに対してテスト時の書き込み動作を同時に行うことが可能になる。
【００８２】
こうして、各ブロックから１本ずつ選択された合計５１２本のワード線ＷＬに書き込み電圧を印加してテスト時の書き込みが終了した後、このテスト時の書き込みが終了したワード線ＷＬをアドレス信号ａ0〜ａ4およびアドレス信号ａ5〜ａ13によって次のようにして順次選択し、選択ワード線ＷＬにコントロールゲートが接続されたメモリセルＭの閾値電圧を測定する。すなわち、先ず、制御信号MBPRGTSTのレベルを「Ｌ」にして、アンドゲート６８の出力信号のレベルを「Ｌ」にすると共に、アンドゲート６６における一方の入力信号のレベルを「Ｈ」にする。これによって、アドレス信号ａ5〜ａ13によって選択信号生成回路６１の出力レベルが「Ｈ」になると、アンドゲート６６の出力信号のレベルが「Ｈ」になり、出力信号se10のレベルは「Ｈ」となる。こうして、アドレス信号ａ5〜ａ13によって、各ブロックが順次選択されるのである。そして、選択されているブロックのセレクトトランジスタＴrkをオンすると共に、アドレス信号ａ0〜ａ4によって選択ブロック内のワード線ＷＬを選択して、選択ワード線ＷＬにコントロールゲートが接続されているメモリセルＭの閾値電圧を測定するのである。その場合、負の閾値を持つメモリセルＭが存在したとしても、ブロックが異なれば電気的に分離されているため読み出しやベリファイ時に影響を受けないのである。
【００８３】
ここで、書き込みが正常に完了しており、再書き込みが不必要となったメモリセルＭのみが接続されたワード線ＷＬに関しては、それ以上の書き込み電圧の印加はメモリセルＭにとって過剰ストレスを印加することになるので、好ましくは当該ワード線ＷＬに書き込み電圧を印加すべきではない。
【００８４】
そこで、本実施の形態においては、上記メモリセルＭの閾値電圧の測定に際して、メモリセルＭの閾値電圧が所定の値(０Ｖ以上且つ２Ｖ以下)であれば、この正常メモリセルＭのコントロールゲートのみが接続されているワード線(以下、正常ワード線と言う)ＷＬに、さらに書き込み電圧を印加しないように、閾値電圧の測定直後であってまだ当該測定メモリセル(正常メモリセル)Ｍが選択されている間(つまり、選択信号生成回路６１の出力信号のレベルが「Ｈ」である間)に制御信号MBRSTのレベルを一旦「Ｈ」にし、その後「Ｌ」に戻すのである。
【００８５】
こうすることによって、図７において、ノードＢのレベルが「Ｈ」になるためトランジスタＴr2がオンし、ラッチ回路６５が反転してノードＡは「Ｌ」レベルにラッチされる。したがって、以後の再書き込みの際に制御信号MBPRGTSTのレベルが「Ｈ」になっても、アンドゲート６８の出力レベルは「Ｌ」である。それと同時に、アンドゲート６６の一方にはインバータ６７によって反転されたレベルが「Ｌ」の制御信号MBPRGTSTが入力される。その結果、アンドゲート６６,６８の出力レベルは「Ｌ」となり、当該ブロックデコーダの出力信号se1のレベルは「Ｌ」のままである。したがって、上記正常ワード線ＷＬは選択されないことになり、以後のテスト時の再書き込みが終了するまで当該ワード線ＷＬには書き込み電圧は印加されないのである。その際に、他のブロックに対するテスト時の読み出し(測定)実行時には、制御信号MBPRGTSTのレベルは「Ｌ」であるため、誤ってアドレス信号a5〜a13によって当該正常ワード線ＷＬが存在しているブロックが選択される場合が生ずる。その場合でも、当該正常ワード線ＷＬに印加される電圧(３Ｖ)は書き込み電圧(−８Ｖ)よりも高いので、過剰ストレスが印加されることはないのである。
【００８６】
すなわち、本実施の形態においては、上記アンドゲート６６,６８と、インバータ６７と、トランジスタＴr2とで、上記選択阻止手段を構成するのである。
【００８７】
このような動作を、総てのブロックデコーダ０〜ブロックデコーダ５１１に対して同様に行うのである。
【００８８】
以後、上記制御信号MBPRGTSTのレベルを「Ｈ」にして、上記テスト時の読み出し(測定)が終了したワード線ＷＬに、テストで規定されている書き込み電圧が再度一括印加される。こうして、制御信号MBRSTによってブロックデコーダのラッチ回路６５が反転されていないブロックのワード線ＷＬにコントロールゲートが接続された書き込み不良メモリセルに、再度書き込み電圧が印加されるのである。
【００８９】
こうしてテスト時の書き込み,読み出し(測定),再書き込みが終了すると、上記制御信号RSTのレベルを一旦「Ｈ」にする。こうすることによって、各ブロックデコーダ内におけるトランジスタＴr3がオンするために、先に述べた上記制御信号MBRSTによるラッチ回路反転時において反転していないラッチ回路６５が反転される。こうして、総てのブロックデコーダのラッチ回路６５が確実に反転され、各ノードＡのレベルは「Ｌ」となって初期化される。そうした後、制御信号RSTのレベルを「Ｌ」に戻す。すなわち、本実施の形態においては、トランジスタＴr3で上記リセット手段を構成するのである。
【００９０】
上述のようにして、全ブロックに対して１本のワード線ＷＬの書き込み/読み出しを終了した後に、全ワード線ＷＬを一括消去して、全メモリセルの閾値電圧を正の値(４Ｖ以上)にして、次に行うメモリセルのテストに影響がでないようにする。もしくは、全ワード線ＷＬではなく、テスト時書き込みの際のロウデコーダ回路５１の動作と同様のロウデコーダ回路５１の動作によって、テスト時書き込みによって書き込み電圧が印加されたワード線のみに消去電圧を印加して、テスト時書き込みによって閾値電圧が低下したメモリセルを消去状態に戻すことも可能である。
【００９１】
その後、上記アドレス信号ａ0〜ａ4の内容を変えて、全ブロックにおける次の１本のワード線ＷＬに対する書き込みテストに移行する。そして、先ず、制御信号MBPRGTSTのレベルを「Ｈ」にすると共に、制御信号MBPRGのレベルを一旦「Ｈ」にする。そして上述の手順に従ってテスト時の書き込みを一括して行う。その後に、制御信号MBPRGTSTのレベルを「Ｌ」にして、上述の手順に従ってアドレス信号a5〜a13に基づく読み出し(測定)を行う。その際に、あるブロックに関する読み出し(測定)を行った結果、当該ブロックの１本のワード線ＷＬに関する１行のメモリセルＭが総て正常メモリセルＭである場合には制御信号MBRSTのレベルを一旦「Ｈ」にして、正常メモリセルＭに係るブロックデコーダのラッチ回路６５をリセットする。こうして、再書き込み時に、一括選択するため制御信号MBPRGTSTを「Ｈ」にしても、当該ブロックは選択されないようにする。そうした後、再書き込み動作を行い、テスト時の書き込み,読み出し(測定),再書き込みが終了すると、制御信号RSTのレベルを一旦「Ｈ」にして、全ブロックデコーダのラッチ回路６５をリセットするのである。
【００９２】
上述のように、本実施の形態においては、上記ＡＣＴ型フラッシュメモリのブロックデコーダ部５７を構成する個々のブロックデコーダを、制御信号MBPRGのレベル「Ｈ」をラッチするラッチ回路６５と、選択信号生成回路(図１７に示す従来のブロックデコーダに相当)６１の出力信号と制御信号MBPRGTSTの反転信号とを入力するアンドゲート６６と、ラッチ回路６５の出力信号と制御信号MBPRGTSTとを入力するアンドゲート６８と、アンドゲート６６とアンドゲート６８との出力とを入力するオアゲート６９を設けて信号selを出力するように構成する。そして、テスト時の書き込みに際して、先ず、制御信号MBPRGTSTのレベルを「Ｈ」にした後、制御信号MBPRGのレベルを一旦「Ｈ」にして、アドレス信号ａ5〜ａ13の内容に拘らず全てのブロックを選択するようにしている。したがって、第１実施の形態の場合と同様に、セレクトトランジスタＴrkによって電気的に分離されている全ブロックから１本ずつ選択したワード線ＷＬに対して、同時に書き込み電圧を印加することができるのである。
【００９３】
さらに、本実施の形態における各ブロックデコーダには、アドレス信号ａ5〜ａ13によって現在選択されているブロックデコーダのラッチ回路６５のラッチ内容を、上記制御信号MBRSTによってリセットする第１リセット回路(アンドゲート６２,トランジスタＴr2)を設けている。したがって、テスト時の測定に際して選択されているブロックデコーダの選択ワード線ＷＬに関する全メモリセルＭが正常である場合には、当該選択ブロックデコーダのラッチ回路６５のラッチ内容をリセットすることができる。その結果、当該ブロックデコーダは、以後、再書き込みの際に制御信号MBPRGTSTのレベルが「Ｈ」になると両アンドゲート６６,６８の出力レベルは「Ｌ」となるため、制御信号MBPRGによってラッチ回路６５がセットされるまで再書き込み時に選択されることはない。したがって、正常メモリセルＭに過剰ストレスが印加されるのを防止できるのである。
【００９４】
さらに、本実施の形態における各ブロックデコーダには、選択/非選択に拘わらず上記ラッチ回路６５のラッチ内容を制御信号RSTによってリセットする第２リセット回路(トランジスタＴr3)を設けている。したがって、各ブロックを選択するに先立って、全コントロールゲートのラッチ回路６５のラッチ内容をリセットすることができ、消去動作時等にブロックを正確に選択することができるのである。
【００９５】
尚、上記各実施の形態においては、全ブロックに関して１本のワード線を同時に選択する構成について説明を行った。しかしながら、書き込み電流の制約上等の理由によって、全ブロックに関して１本のワード線を同時に選択することが不可能な場合は、上記制御信号MBPRGを複数用意して、１つのブロックに関して１本のワード線ＷＬを選択するように構成しても差し支えない。例えば、複数の制御信号MBPRG1,MBPRG2,MBPRG3を用意し、上記制御信号MBPRG1をブロックデコーダ１に入力し、制御信号MBPRG2をブロックデコーダ２に入力し、制御信号MBPRG3をブロックデコーダ３に入力することによって、１つのブロックのワード線に対してテスト時の書き込みを行うことが可能になる。また、例えば、制御信号MBPRG1と制御信号MBPRG3とのレベルを「Ｈ」にしてブロック１とブロック３とを選択したり、制御信号MBPRG1,MBPRG2,MBPRG3のレベルを「Ｈ」にしてブロック１,２,３を選択したり、任意にランダムなブロックのワード線に対して同時にテスト時の書き込みを行うことも容易に可能にできる。
【００９６】
【発明の効果】
以上より明らかなように、第１の発明の不揮発性半導体記憶装置は、ブロック選択手段の全ブロック選択手段によって総てのブロックを選択し、行線選択手段によって上記選択ブロック内の１本の行線を選択するので、書き込みテストの際に、全ブロックから１本ずつ選択した行線に同時に書き込み電圧を印加することができる。したがって、１６３８４本のワード線ＷＬを有する６４Ｍビットデバイスの場合には、１ブロックを３２本のワード線ＷＬで構成するとブロック数は５１２であるから、同時に５１２本のワード線ＷＬに書き込みを行うことができる。すなわち、テスト時の書き込み時間を１/５１２に短縮することができるのである。
【００９７】
さらに、閾値電圧の測定に際して、ブロックスイッチング手段をオフすることによって非測定ブロックを測定ブロックから電気的に分離できる。したがって、あるブロックに閾値電圧が負のメモリセルが存在しても、当該メモリセルが他のブロックのメモリセルに関する測定に悪影響を及ぼすことを防止できる。
【００９８】
また、上記第１の発明の不揮発性半導体記憶装置は、上記ブロック選択手段内に、第２制御信号に基づいて、アドレス信号によって現在選択されているブロックに対する以後の選択動作を阻止する選択阻止手段を設ければ、上記閾値電圧の測定に際して、アドレス信号によって現在選択されているブロックの選択行に接続された総てのメモリセルの閾値電圧が正常である場合には、当該選択ブロックに対する以後の選択動作を阻止するようにできる。したがって、他のブロックのメモリセルに対して再書き込みを行う際に、当該ブロック内の正常なメモリセルに過剰ストレスが印加されるのを防止することができる。
【００９９】
また、上記第１の発明の不揮発性半導体記憶装置は、上記ブロック選択手段内に、第３制御信号に基づいて、上記全ブロック選択手段による選択状態を初期状態に戻すリセット手段を設ければ、全ブロック毎に選択された１本の行線に関する書き込み,閾値電圧測定および再書き込みが終了すると、全ブロックの選択状態を初期状態に戻すことができる。したがって、次に、書き込みテスト終了メモリセルを消去する際等にブロック選択を正確に行うことができる。
【０１００】
また、第２の発明の不揮発性半導体記憶装置のテスト方法は、書き込みテスト時に、行線を所定本数毎に分割して成る総てのブロックから１本ずつ上記行線を選択し、この選択された行線に同時に書き込み電圧を印加するので、例えば、６４Ｍビットデバイスの場合には、１ブロックを３２本のワード線ＷＬで構成すると５１２本のワード線ＷＬに同時に書き込みを行うことができる。すなわち、テスト時の書き込み時間を１/５１２に短縮することができる。
【０１０１】
さらに、閾値電圧の測定に際しては、ブロックスイッチング手段をオフすることによって、非測定ブロックを測定ブロックから電気的に分離できる。したがって、あるブロックに閾値電圧が負のメモリセルが存在しても、当該メモリセルが他のブロックのメモリセルに関する測定に悪影響を及ぼすことを防止できる。
【０１０２】
また、第３の発明の不揮発性半導体記憶装置のテスト方法は、書き込みテスト時に、行線を所定本数毎に分割して成る任意のブロックから１本ずつ上記行線を選択し、この選択された行線に同時に書き込み電圧を印加するので、テスト時の書き込み時間を短縮することができる。
【０１０３】
さらに、閾値電圧の測定に際しては、ブロックスイッチング手段をオフすることによって、非測定ブロックを測定ブロックから電気的に分離できる。したがって、あるブロックに閾値電圧が負のメモリセルが存在しても、当該メモリセルが他のブロックのメモリセルに関する測定に悪影響を及ぼすことを防止できる。
【０１０４】
また、上記第２の発明または第３の発明の不揮発性半導体記憶装置のテスト方法は、正常に書き込みが行われなかったメモリセルに対して再度書き込み動作を行う際に、正常に書き込みが行われたメモリセルのみに接続された行線は選択されないようにすれば、上記再度書き込みを行う際に、正常なメモリセルに対する過剰ストレスの印加を防止できる。
【０１０５】
また、上記第２の発明または第３の発明の不揮発性半導体記憶装置のテスト方法は、各ブロックから選択された１本の行線に関する書き込み,閾値電圧の測定および再書き込みが終了した後に、上記各ブロックの選択行線に消去電圧を印加すれば、書き込みテストが終了したメモリセルが次に書き込みテストが行われるメモリセルに及ぼす悪影響を防止できる。さらに、消去が必要なメモリセルに関する行線にのみ消去電圧を印加するので、消去動作の度にメモリセルに対して繰り返される消去電圧の印加によって閾値電圧が上昇するのを防止できる。このことは、今後更なる微細加工によって製造されるメモリセルにおいては大きな効果となり得る。
【０１０６】
また、上記第２の発明または第３の発明の不揮発性半導体記憶装置のテスト方法は、各ブロックから選択された１本の行線に関する書き込み,閾値電圧の測定及び再書き込みが終了した後に、全ブロックの全行線に消去電圧を印加すれば、書き込みテストが終了したメモリセルが次に書き込みテストが行われるメモリセルに及ぼす悪影響を確実に防止できる。さらに、全メモリセルを一括消去するので、消去時間を短縮できる。
【図面の簡単な説明】
【図１】  この発明の不揮発性半導体記憶装置に適用されるロウデコーダ回路のブロック図である。
【図２】  図１におけるブロックデコーダの回路図である。
【図３】  この発明の不揮発性半導体記憶装置としてのＡＣＴ型フラッシュメモリのアレイ構造を示す図である。
【図４】  全ブロックから１本ずつ選択したワード線にテスト時の書き込み動作を同時に行う場合の各ワード線の選択状態を示す図である。
【図５】  従来のＡＣＴ型フラッシュメモリにおいてテスト時の書き込みを行う際の各ワード線の選択状態を示す図である。
【図６】  図１とは異なるロウデコーダ回路のブロック図である。
【図７】  図６におけるブロックデコーダの回路図である。
【図８】  ＡＣＴ型フラッシュメモリのアレイ構造を示す図である。
【図９】  図８に示すＡＣＴ型フラッシュメモリにおける読み出し動作の説明図である。
【図１０】  図８に示すＡＣＴ型フラッシュメモリにおける書き込み動作の説明図である。
【図１１】  図８に示すＡＣＴ型フラッシュメモリにおける消去動作の説明図である。
【図１２】  図８に示すＡＣＴ型フラッシュメモリに適用されるロウデコーダ回路のブロック図である。
【図１３】  図１２における制御電圧回路の回路図である。
【図１４】  図１２における選択電圧回路の回路図である。
【図１５】  図１２における非選択電圧回路の回路図である。
【図１６】  図１２におけるプレデコーダの回路図である。
【図１７】  図１２におけるブロックデコーダの回路図である。
【図１８】  選択ブロック内に閾値電圧が負のメモリセルが存在する場合の説明図である。
【符号の説明】
３１,５１…ロウデコーダ回路、
３２,５２…ドライバ部、
３３,５３…制御電圧回路部、
３４,５４…選択電圧回路部、
３５,５５…非選択電圧回路部、
３６,５６…プレデコーダ部、
３７,５７…ブロックデコーダ部、
４１,６１…選択信号生成回路、
４２,６９…オアゲート、
６２,６６,６８…アンドゲート、
６５…ラッチ回路、
６７…インバータ、
ＷＬ…ワード線、
ＭＢＬ…メインビット線、
ＳＢＬ…サブビット線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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