(57)【特許請求の範囲】
【請求項１】
半導体基板上に形成された電子走行層と、
前記電子走行層上に形成され、ｎ−ＡｌＧａＡｓ、ｎ−ＩｎＧａＰ又はｎ−ＡｌＩｎＧａＰのいずれかからなる電子供給層と、
前記電子供給層上に形成され、ＩｎＧａＰ、格子歪みを有するＩｎＧａＰ又はＩｎＰのいずれかからなるリセス表面層と、
前記リセス表面層上に形成され、前記リセス表面層に達するリセス領域が形成された低抵抗層と、
前記リセス領域内に形成され、前記リセス表面層を貫いて前記電子供給層に接するゲート電極とを有し、
前記リセス表面層は、前記低抵抗層をドライエッチングして前記リセス領域を形成する際に前記電子供給層にダメージが入るのを防止し、ウェットエッチングにより除去される層である
ことを特徴とする半導体装置。
【請求項２】
半導体基板上に形成された電子走行層と、
前記電子走行層上に形成され、ＩｎＧａＰ又はＡｌＩｎＧａＰのいずれかからなる電子供給層と、
前記電子供給層に接して形成され、ＩｎＧａＡｓよりなるリセス表面層と、
前記リセス表面層上に形成された低抵抗層と、
前記低抵抗層及び前記リセス表面層に形成され、前記電子供給層に達するリセス領域と、
前記リセス領域内の前記電子供給層上に形成されたゲート電極とを有し、
前記リセス表面層は、前記低抵抗層をドライエッチングして前記リセス領域を形成する際に前記電子供給層にダメージが入るのを防止し、ウェットエッチングにより除去される層である
ことを特徴とする半導体装置。
【請求項３】
前記リセス領域を覆う絶縁膜を有する
ことを特徴とする請求項１又は２記載の半導体装置。
【請求項４】
半導体基板上に、電子走行層を形成する工程と、
前記電子走行層上に、ｎ−ＡｌＧａＡｓ、ｎ−ＩｎＧａＰ又はｎ−ＡｌＩｎＧａＰのいずれかからなる電子供給層を形成する工程と、
前記電子供給層上に、ＩｎＧａＰ、格子歪みを有するＩｎＧａＰ又はＩｎＰのいずれかからなるリセス表面層を形成する工程と、
前記リセス表面層上に、低抵抗層を形成する工程と、
前記低抵抗層をドライエッチングし、前記リセス表面層に達するリセス領域を形成する工程と、
前記リセス領域内の前記リセス表面層をウェットエッチングにより除去する工程と、
前記リセス領域内の露出した前記電子供給層上にゲート電極を形成する工程と
を有することを特徴とする半導体装置の製造方法。
【請求項５】
半導体基板上に、電子走行層を形成する工程と、
前記電子走行層上に、ＩｎＧａＰ又はＡｌＩｎＧａＰのいずれかからなる電子供給層を形成する工程と、
前記電子供給層に接して、ＩｎＧａＡｓよりなるリセス表面層を形成する工程と、
前記リセス表面層上に、低抵抗層を形成する工程と、
前記低抵抗層をドライエッチングし、前記リセス表面層に達するリセス領域を形成する工程と、
前記リセス領域内の前記リセス表面層をウェットエッチングにより除去する工程と、
前記リセス領域内の前記電子供給層上に、ゲート電極を形成する工程と
を有することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電界効果型の半導体装置及びその製造方法に係り、特に、リセス領域における電子捕獲準位の発生を抑制しうる半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
化合物半導体により構成される電界効果トランジスタは、化合物半導体の有する高い電子移動度を活かして高周波向けの用途などにおいて広く利用されている。
【０００３】
従来の電界効果トランジスタの構造について図１８を用いて説明する。
【０００４】
半絶縁性ＧａＡｓ基板１００上には、ＧａＡｓよりなるバッファ層１０２が形成されている。バッファ層１０２上には、ＩｎＧａＡｓよりなる電子走行層１０４が形成されている。電子走行層１０４上には、ＡｌＧａＡｓやＩｎＧａＰなどよりなる電子供給層１０６が形成されている。電子供給層１０６上には、電子供給層１０６に達するリセス領域１０８が形成されたＧａＡｓよりなる低抵抗層１１０が形成されている。低抵抗層１１０上及びリセス領域１０８内の電子供給層１０６上には、シリコン窒化膜よりなる表面保護膜１１２が形成されている。リセス領域１０８内には、また、表面保護膜１１２を貫いて電子供給層１０６にショットキー接合されたＴ字型のゲート電極１１４が形成されている。ゲート電極１１４の両側の低抵抗層１１０上には、ＡｕＧｅ／Ａｕ膜よりなるオーミック電極１１６がそれぞれ形成されている。
【０００５】
図示する半導体装置において、低抵抗層１１０は、電子供給層１０６とオーミック電極１１６との間のコンタクト抵抗を低減するために設けるが、ゲート電極１１４の下層にも低抵抗層１１０を設けるとゲート電極から多大なリーク電流が流れトランジスタ動作を得られなくなる。このため、ゲート電極１１４は、低抵抗層１１０が除去されたリセス領域１０８内の電子供給層１０６上に形成される。
【０００６】
次に、図１８に示す従来の電界効果トランジスタの製造方法について図１９及び図２０を用いて説明する。
【０００７】
まず、半絶縁性ＧａＡｓ基板１００上に、例えばＭＯＣＶＤ法により、ＧａＡｓよりなるバッファ層１０２と、ＩｎＧａＡｓよりなる電子走行層１０４と、ＡｌＧａＡｓやＩｎＧａＰなどよりなる電子供給層１０６と、ＧａＡｓよりなる低抵抗層１１０を順次堆積する（図１９（ａ））。
【０００８】
次いで、低抵抗層１１０上に、蒸着法及びリフトオフ法により、ＡｕＧｅ／Ａｕ膜よりなるオーミック電極１１６を形成する（図１９（ｂ））。
【０００９】
次いで、通常のリソグラフィー技術及びドライエッチング技術により、電子供給層１０６をストッパとして低抵抗層１１０をエッチングし、低抵抗層１１０に電子供給層１０６に達するリセス領域１０８を形成する（図１９（ｃ））。
【００１０】
次いで、全面に、例えばプラズマＣＶＤ法により、シリコン窒化膜よりなる表面保護膜１１２を形成する（図２０（ａ））。
【００１１】
次いで、リセス領域１０８内に、表面保護膜１１２を貫いて電子供給層１０６に接続されたＴ字型のゲート電極１１４を形成する（図２０（ｂ））。
【００１２】
こうして、リセス領域１０８内の電子供給層１０６に接続されたゲート電極１１４を有する電界効果トランジスタが製造されていた。
【００１３】
【発明が解決しようとする課題】
しかしながら、上記従来の半導体装置の製造方法では、リセス領域１０８を形成する際の低抵抗層１１０のエッチングにドライエッチングを用いるが、このエッチングの際のダメージやノックオン原子により、リセス面に電子捕獲準位が形成され、高周波領域でのソース抵抗が増大し、或いは、チャネルコンダクタンスｇmが低下することがあった。
【００１４】
また、シリコン窒化膜よりなる表面保護膜１１２の形成には、通常はプラズマＣＶＤ法が用いられているが、表面保護膜１１２の形成過程においてリセス面がプラズマに曝されて電子捕獲準位が発生し、上記と同様の特性劣化が生じることがあった。
【００１５】
電子捕獲準位の中には、低周波領域では作用せず、高周波領域（約１ＧＨｚ以上）において作用し、ソース抵抗を増大させてデバイスの利得を低下させるものがある。また、特性劣化の度合いは長いリセス長を有するデバイスや短ゲートデバイスにおいて顕著に現れるため、パワーデバイスやミリ波帯デバイスの特性改善を図るうえで、電子捕獲準位の発生を抑えることはきわめて重要である。
【００１６】
本発明の目的は、リセス領域における電子捕獲準位の発生を抑制しうる半導体装置及びその製造方法を提供することにある。
【００１７】
【課題を解決するための手段】
上記目的は、半導体基板上に形成された電子走行層と、前記電子走行層上に形成され、ｎ−ＡｌＧａＡｓ、ｎ−ＩｎＧａＰ又はｎ−ＡｌＩｎＧａＰのいずれかからなる電子供給層と、前記電子供給層上に形成され、ＩｎＧａＰ、格子歪みを有するＩｎＧａＰ又はＩｎＰのいずれかからなるリセス表面層と、前記リセス表面層上に形成され、前記リセス表面層に達するリセス領域が形成された低抵抗層と、前記リセス領域内に形成され、前記リセス表面層を貫いて前記電子供給層に接するゲート電極とを有し、前記リセス表面層は、前記低抵抗層をドライエッチングして前記リセス領域を形成する際に前記電子供給層にダメージが入るのを防止し、ウェットエッチングにより除去される層であることを特徴とする半導体装置によって達成される。
【００２０】
また、上記目的は、半導体基板上に形成された電子走行層と、前記電子走行層上に形成され、ＩｎＧａＰ又はＡｌＩｎＧａＰのいずれかからなる電子供給層と、前記電子供給層に接して形成され、ＩｎＧａＡｓよりなるリセス表面層と、前記リセス表面層上に形成された低抵抗層と、前記低抵抗層及び前記リセス表面層に形成され、前記電子供給層に達するリセス領域と、前記リセス領域内の前記電子供給層上に形成されたゲート電極とを有し、前記リセス表面層は、前記低抵抗層をドライエッチングして前記リセス領域を形成する際に前記電子供給層にダメージが入るのを防止し、ウェットエッチングにより除去される層であることを特徴とする半導体装置によっても達成される。
【００２１】
また、上記目的は、半導体基板上に、電子走行層を形成する工程と、前記電子走行層上に、ｎ−ＡｌＧａＡｓ、ｎ−ＩｎＧａＰ又はｎ−ＡｌＩｎＧａＰのいずれかからなる電子供給層を形成する工程と、前記電子供給層上に、ＩｎＧａＰ、格子歪みを有するＩｎＧａＰ又はＩｎＰのいずれかからなるリセス表面層を形成する工程と、前記リセス表面層上に、低抵抗層を形成する工程と、前記低抵抗層をドライエッチングし、前記リセス表面層に達するリセス領域を形成する工程と、前記リセス領域内の前記リセス表面層をウェットエッチングにより除去する工程と、前記リセス領域内の露出した前記電子供給層上にゲート電極を形成する工程とを有することを特徴とする半導体装置の製造方法によっても達成される。
【００２４】
また、上記目的は、半導体基板上に電子走行層を形成する工程と、前記電子走行層上に、ＩｎＧａＰ又はＡｌＩｎＧａＰのいずれかからなる電子供給層を形成する工程と、前記電子供給層に接して、ＩｎＧａＡｓよりなるリセス表面層を形成する工程と、前記リセス表面層上に、低抵抗層を形成する工程と、前記低抵抗層をドライエッチングし、前記リセス表面層に達するリセス領域を形成する工程と、前記リセス領域内の前記リセス表面層をウェットエッチングにより除去する工程と、前記リセス領域内の前記電子供給層上にゲート電極を形成する工程とを有することを特徴とする半導体装置の製造方法によっても達成される。
【００２５】
【発明の実施の形態】
［第１実施形態］
本発明の第１実施形態による半導体装置及びその製造方法について図１乃至図５を用いて説明する。
【００２６】
図１は本実施形態による半導体装置の構造を示す概略断面図、図２乃至図５は本実施形態による半導体装置の製造方法を示す工程断面図である。
【００２７】
まず、本実施形態による半導体装置の構造について図１を用いて説明する。
【００２８】
半絶縁性ＧａＡｓ基板１０上には、ＧａＡｓよりなるバッファ層１２が形成されている。バッファ層１２上には、ＩｎＧａＡｓよりなる電子走行層１４が形成されている。電子走行層１４上には、ｎ−ＡｌＧａＡｓよりなる電子供給層１６が形成されている。電子供給層１６上には、ＩｎＧａＰよりなるリセス表面層１８が形成されている。リセス表面層１８上には、リセス表面層１８に達するリセス領域３０が形成されたＧａＡｓよりなる低抵抗層２０が形成されている。低抵抗層２０上及びリセス領域３０内のリセス表面層１８上には、シリコン窒化膜２６、３２が形成されている。リセス領域３０内には、また、シリコン窒化膜３２を貫いてリセス表面層１８にショットキー接合されたＴ字型のゲート電極３８が形成されている。ゲート電極３８の両側の低抵抗層２０上には、ＡｕＧｅ／Ａｕの積層膜よりなるオーミック電極２４がそれぞれ形成されている。
【００２９】
このように、本実施形態による半導体装置は、リセス領域３０の電子供給層１６上に、ＩｎＧａＰよりなるリセス表面層１８が形成されていることに特徴がある。ＩｎＧａＰは、電子供給層１６を構成するＡｌＧａＡｓなどの材料と比較して、ドライエッチングの際のダメージや絶縁膜堆積時のプラズマダメージを受け難く、また、深い準位を形成しにくい材料である。
【００３０】
したがって、電子供給層１６と低抵抗層２０との間に、ＩｎＧａＰよりなるリセス表面層１８を予め形成しておくことで、リセス領域３０の形成の際のドライエッチングや、リセス領域３０を保護する表面保護膜を形成の際のプラズマダメージの影響を軽減することができる。なお、ＩｎＧａＰが有するこのような特徴は、主として、その構成物質にＩｎが含まれることにあると考えられる。
【００３１】
リセス表面層１８は、下地の電子供給層１６に対して構成整合する組成（Ｉｎ組成が約０．５）を有するＩｎＧａＰとし、その膜厚は５ｎｍ以上１０ｎｍ以下とすることが望ましい。膜厚を５ｎｍ以上とするのは、５ｎｍより薄いとダメージを除去するというリセス表面層１８による効果が十分に得られないからである。膜厚を１０ｎｍ以下とするのは、１０ｎｍより厚くなるとコンタクト抵抗が増大する虞があるからである。
【００３２】
なお、ｎ−ＡｌＧａＡｓのほか、ｎ−ＩｎＧａＰやｎ−ＡｌＩｎＧａＰにより電子供給層１６を構成する半導体装置においても同様に本発明を適用することができる。
【００３３】
次に、本実施形態による半導体装置の製造方法について図２乃至図５を用いて説明する。
【００３４】
まず、例えばＭＯＣＶＤ法により、半絶縁性ＧａＡｓ基板１０上に、膜厚５００ｎｍのＧａＡｓよりなるバッファ層１２と、膜厚１５ｎｍのＩｎＧａＡｓよりなる電子走行層１４と、膜厚２５ｎｍのｎ−ＡｌＧａＡｓよりなる電子供給層１６と、膜厚５ｎｍのＩｎＧａＰよりなるリセス表面層１８と、膜厚５０ｎｍのＧａＡｓよりなる低抵抗層２０とを順次堆積する（図２（ａ））。
【００３５】
次いで、イオン注入法により素子領域外に酸素イオンを注入し、不活性領域２２を形成する（図２（ｂ））。
【００３６】
次いで、例えば蒸着法及びリフトオフ法により、低抵抗層２０上にＡｕＧｅ膜（２０ｎｍ）／Ａｕ膜（３００ｎｍ）の積層構造よりなるオーミック電極２４を形成する（図２（ｃ））。
【００３７】
次いで、例えばプラズマＣＶＤ法により、膜厚２０ｎｍのシリコン窒化膜２６を形成する。シリコン窒化膜２６は、後工程でリセス領域を形成する際に用いる電子ビーム露光用レジスト（ＥＢレジスト膜）の密着性を高めるためのものである。
【００３８】
次いで、シリコン窒化膜２６上にＥＢレジスト膜２８を形成した後、電子ビームリソグラフィー技術によりＥＢレジスト膜２８をパターニングし、リセス領域となる領域のＥＢレジスト膜２８を除去する（図３（ａ））。
【００３９】
次いで、例えばＳＦ6を用いたドライエッチングにより、ＥＢレジスト膜２８をマスクとしてシリコン窒化膜２６をエッチングし、リセス領域となる領域のシリコン窒化膜２６を除去する。
【００４０】
次いで、例えばＳｉＣｌ4を用いたドライエッチングにより、ＥＢレジスト膜２８をマスクとして低抵抗層２０をエッチングし、リセス領域となる領域の低抵抗層２０を除去する。こうして、低抵抗層２０に、リセス領域３０を形成する（図３（ｂ））。この際、低抵抗層２０の下にはリセス表面層１８が形成されているため、低抵抗層２０のエッチングの際のダメージが電子供給層１６に伝搬されるのを抑制することができる。
【００４１】
次いで、ＥＢレジスト膜２８を除去した後、例えばプラズマＣＶＤ法により、膜厚２０ｎｍのシリコン窒化膜３２を形成する。シリコン窒化膜３２は、後工程でゲート電極を形成する際に用いるＥＢレジストの密着性を高めるためのものである（図４（ａ））。この際、リセス領域３０上にはリセス表面層１８が露出しているので、シリコン窒化膜３２の堆積の際のプラズマダメージが電子供給層１６に伝搬されるのを抑制することができる。
【００４２】
次いで、シリコン窒化膜３２上にＥＢレジスト膜３４を形成した後、電子ビームリソグラフィー技術によりＥＢレジスト膜３４をパターニングし、ゲート電極の形成予定領域のＥＢレジスト膜３４を除去する（図４（ｂ））。
【００４３】
次いで、パターニングしたＥＢレジスト膜３４上にフォトレジスト膜３６を形成した後、フォトリソグラフィー技術によりフォトレジスト膜３６をパターニングし、縁部が逆テーパ状になるようにゲート電極の形成予定領域のフォトレジスト膜３６を除去する（図５（ａ））。
【００４４】
次いで、例えば蒸着法によりＡｌ膜を堆積した後、不要なＡｌ膜をＥＢレジスト膜３４及びフォトレジスト膜３６とともにリフトオフし、リセス領域３０内のリセス表面層１８に接続されたＴ字型のゲート電極３８を形成する（図５（ｂ））。
【００４５】
本実施形態により製造した半導体装置におけるデバイス特性を表１に示す。表１中、実施例１は電子供給層１６としてｎ−ＡｌＧａＡｓを、実施例２は電子供給層１６としてｎ−ＩｎＧａＰを、実施例３は電子供給層１６としてＡｌＩｎＧａＰを、それぞれ適用した場合の結果を示している。また、比較のため表１中には、ＡｌＧａＡｓにより電子供給層を構成しリセス表面層１８を形成しない従来の半導体装置の特性についても示した。
【００４６】
【表１】
0003751495.tif 000002
【００４７】
表１に示すように、本実施形態による半導体装置ではＤＣ動作の場合とＡＣ動作（１ＧＨｚ〜１０ＧＨｚ）の場合とにおけるチャネルコンダクタンスｇｍの差が大きくても数％であるのに対し、従来の半導体装置では約１７％である。つまり、本実施形態による半導体装置のようにＩｎＧａＰよりなるリセス表面層１８を設けることにより、リセス領域における電子捕獲準位の発生を抑えることができた。
【００４８】
このように、本実施形態によれば、電子供給層１６と低抵抗層２０との間に、ＩｎＧａＰよりなるリセス表面層１８を形成するので、リセス領域３０を形成する過程におけるエッチングダメージや、表面保護膜を形成する際のプラズマダメージが電子供給層１６に伝搬されるのを抑制することができる。これにより、電子供給層１６内への電子捕獲準位の発生を抑えることができ、その結果、半導体装置の高周波特性を向上することができる。
【００４９】
［第２実施形態］
本発明の第２実施形態による半導体装置及びその製造方法について図６を用いて説明する。なお、図１乃至図５に示す第１実施形態による半導体装置及びその製造方法と同様の構成要素には同一の符号を付し説明を省略し或いは簡略にする。
【００５０】
図６は本実施形態による半導体装置及びその製造方法を示す概略断面図である。
【００５１】
本実施形態による半導体装置は、図６に示すように、基本的な構造は図１に示す第１実施形態による半導体装置と同様である。本実施形態による半導体装置の特徴点は、リセス表面層１８が、格子歪みを有するＩｎＧａＰよりなるリセス表面層１８ａにより構成されていることに特徴がある。
【００５２】
第１実施形態において述べた通り、リセス表面層１８を形成することによる効果は、主として、リセス表面層１８を構成するＩｎＧａＰ中に含まれるＩｎによってもたらされている。したがって、Ｉｎ組成を多く含むＩｎＧａＰをリセス表面層１８に適用するほどにリセス表面層１８を形成する効果は高くなる。他方、ＩｎＧａＰのＩｎ組成を増加するほどにＩｎＧａＰ結晶の格子定数が増加するため、ＡｌＧａＡｓなどよりなる下層の電子供給層１６との間、及び、ＧａＡｓよりなる上層の低抵抗層２０との間における電気的・結晶的劣化が生ずる虞がある。
【００５３】
電気的・結晶的劣化をもたらすことなくリセス表面層１８を形成する効果を高めるには、格子歪みを有するＩｎＧａＰよりなるリセス表面層１８ａを適用することが望ましい。具体的には、リセス表面層１８ａとして、膜厚が５ｎｍ〜１０ｎｍ程度、Ｉｎ組成が０．５より大きく０．６以下であるＩｎＧａＰ層を適用することができる。ＩｎＧａＰ層の膜厚を５ｎｍ以上とするのは、５ｎｍより薄いとダメージを低減するというリセス表面層１８ａによる効果が十分得られないためである。１０ｎｍ程度以下とするのは、１０ｎｍ程度以上とすると格子歪みが緩和され、上層の低抵抗層２０との間の電気的・結晶的劣化が生じるからである。かかる観点から、ＩｎＧａＰ層の厚さの上限はＩｎＧａＰの臨界膜厚によって画定される。また、ＩｎＧａＰのＩｎ組成を０．５より大きくするのは、Ｉｎ組成０．５の条件が格子整合条件であるためである。Ｉｎ組成を０．６以下とするのは、Ｉｎ組成が０．６を越えると各層間の電気的・結晶的劣化が増加するからである。
【００５４】
このようにして半導体装置を構成することにより、リセス領域３０の形成の際のドライエッチングや、リセス領域３０を保護する表面保護膜を形成の際のプラズマダメージの影響を更に軽減することができる。
【００５５】
なお、本実施形態による半導体装置の製造方法は、第１実施形態による半導体装置の製造方法において、単に、ＩｎＧａＰよりなるリセス表面層１８を形成する代わりに、格子歪みを有するＩｎＧａＰよりなるリセス表面層１８ａを形成すればよい。
【００５６】
本実施形態により製造した半導体装置におけるデバイス特性を表２に示す。表２中、実施例４は電子供給層１６としてｎ−ＡｌＧａＡｓを、実施例５は電子供給層１６としてｎ−ＩｎＧａＰを、実施例６は電子供給層１６としてＡｌＩｎＧａＰを、それぞれ適用した場合の結果を示している。また、比較のため表２中には、ＡｌＧａＡｓにより電子供給層を構成しリセス表面層１８ａを形成しない従来の半導体装置の特性についても示した。
【００５７】
【表２】
0003751495.tif 000003
【００５８】
表２に示すように、本実施形態による半導体装置ではＤＣ動作の場合とＡＣ動作（１ＧＨｚ〜１０ＧＨｚ）の場合とにおけるチャネルコンダクタンスｇｍの差が大きくても数％であるのに対し、従来の半導体装置では約１７％である。つまり、本実施形態による半導体装置のように格子歪みを有するＩｎＧａＰよりなるリセス表面層１８ａを設けることにより、リセス領域における電子捕獲準位の発生を抑えることができた。
【００５９】
このように、本実施形態によれば、電子供給層１６と低抵抗層２０との間に、格子歪みを有するＩｎＧａＰよりなるリセス表面層１８ａを形成するので、リセス領域３０を形成する過程におけるエッチングダメージや、表面保護膜を形成する際のプラズマダメージが電子供給層１６に伝搬されるのを抑制することができる。これにより、電子供給層１６内への電子捕獲準位の発生を抑えることができ、その結果、半導体装置の高周波特性を向上することができる。
【００６０】
［第３実施形態］
本発明の第３実施形態による半導体装置及びその製造方法について図７を用いて説明する。なお、図１乃至図６に示す第１及び第２実施形態による半導体装置及びその製造方法と同様の構成要素には同一の符号を付し説明を省略し或いは簡略にする。
【００６１】
図７は本実施形態による半導体装置及びその製造方法を示す概略断面図である。
【００６２】
本実施形態による半導体装置は、図７に示すように、基本的な構造は図１に示す第１実施形態による半導体装置と同様である。本実施形態による半導体装置の特徴点は、リセス表面層１８が、格子歪みを有するＩｎＰよりなるリセス表面層１８ｂにより構成されていることに特徴がある。
【００６３】
第１実施形態において述べた通り、リセス表面層１８を形成することによる効果は、主として、リセス表面層１８を構成するＩｎＧａＰ中に含まれるＩｎによってもたらされているものと考えられる。したがって、ＩｎＧａＰよりもＩｎ組成を多く含むＩｎＰをリセス表面層１８に適用することにより、リセス表面層１８を形成する効果は高くなる。他方、ＩｎＰの格子定数はＧａＡｓよりも大きいため、ＡｌＧａＡｓなどよりなる下層の電子供給層１６との間、及び、ＧａＡｓよりなる上層の低抵抗層２０との間における電気的・結晶的劣化が生ずる虞がある。
【００６４】
電気的・結晶的劣化をもたらすことなくリセス表面層１８を形成する効果を高めるには、格子歪みを有するＩｎＰよりなるリセス表面層１８ｂを適用することが望ましい。具体的には、リセス表面層１８ｂとして、膜厚が０ｎｍより厚く５ｎｍ以下のＩｎＰ層を適用することができる。ＩｎＰは、ＩｎＧａＰよりもＩｎを多く含みダメージに対する耐性が高いため、第２実施形態によるリセス表面層１８ａよりも薄く形成することができる。膜厚の上限が５ｎｍ程度であるのは、５ｎｍ程度以上とすると格子歪みが緩和され、上層の低抵抗層２０との間の電気的・結晶的劣化が生じるからである。かかる観点から、ＩｎＰ層の厚さの上限はＩｎＰの臨界膜厚によって画定される。
【００６５】
このようにして半導体装置を構成することにより、リセス領域３０の形成の際のドライエッチングや、リセス領域３０を保護する表面保護膜を形成の際のプラズマダメージの影響を更に軽減することができる。
【００６６】
なお、本実施形態による半導体装置の製造方法は、第１実施形態による半導体装置の製造方法において、単に、ＩｎＧａＰよりなるリセス表面層１８を形成する代わりに、ＩｎＰよりなるリセス表面層１８ｂを形成すればよい。
【００６７】
このように、本実施形態によれば、電子供給層１６と低抵抗層２０との間に、ＩｎＰよりなるリセス表面層１８ｂを形成するので、リセス領域３０を形成する過程におけるエッチングダメージや、表面保護膜を形成する際のプラズマダメージが電子供給層１６に伝搬されるのを抑制することができる。これにより、電子供給層１６内への電子捕獲準位の発生を抑えることができ、その結果、半導体装置の高周波特性を向上することができる。
【００６８】
［第４実施形態］
本発明の第４実施形態による半導体装置及びその製造方法について図８乃至図１１を用いて説明する。なお、図１乃至図７に示す第１乃至第３実施形態による半導体装置及びその製造方法と同様の構成要素には同一の符号を付し説明を省略し或いは簡略にする。
【００６９】
図８は本実施形態による半導体装置の構造を示す概略断面図、図９乃至図１１は本実施形態による半導体装置の製造方法を示す工程断面図である。
【００７０】
本実施形態による半導体装置は、図８に示すように、基本的な構造は図１に示す第１実施形態による半導体装置と同様である。本実施形態による半導体装置の特徴点は、オーミック電極２４が低抵抗層２０上ではなく、電子供給層１６上に形成されていることに特徴がある。
【００７１】
第１乃至第３実施形態に示したように、電子供給層１６と低抵抗層２０との間にリセス表面層１８を設けることにより、リセス領域３０の形成の際のダメージや成膜時のプラズマダメージを低減することができるが、その反面、オーミック電極２４と電子供給層１６との間の接続抵抗が増大することになる。
【００７２】
したがって、本実施形態による半導体装置のようにオーミック電極２４を低抵抗層２０上ではなく電子供給層１６に直接接触することにより、オーミック電極２４と電子供給層１６との間の接続抵抗を低減することができる。
【００７３】
次に、本実施形態による半導体装置の製造方法について図９乃至図１１を用いて説明する。
【００７４】
まず、図２（ａ）及び図２（ｂ）に示す第１実施形態による半導体装置の製造方法と同様にして、半絶縁性ＧａＡｓ基板１０上に、バッファ層１２と、電子走行層１４と、電子供給層１６と、リセス表面層１８と、低抵抗層２０と、不活性領域２２とを形成する（図９（ａ））。
【００７５】
次いで、低抵抗層２０上に、フォトリソグラフィー技術によりオーミック電極２４の形成領域を露出するフォトレジスト膜４０を形成する（図９（ｂ））。
【００７６】
次いで、例えばＳｉＣｌ4を用いたドライエッチングにより、フォトレジスト膜４０をマスクとして低抵抗層２０をエッチングする。
【００７７】
次いで、例えば塩酸（ＨＣｌ）を用いたウェットエッチングにより、フォトレジスト膜４０をマスクとしてリセス表面層１８を除去する（図１０（ａ））。
【００７８】
次いで、全面に、例えば蒸着法により、ＡｕＧｅ／Ａｕ膜４２を堆積する（図１０（ｂ））。
【００７９】
次いで、リフトオフ法により、フォトレジスト膜４０上のＡｕＧｅ／Ａｕ膜４２を除去し、リセス表面層１８上に選択的にＡｕＧｅ／Ａｕ膜４２を残存させる。こうして、リセス表面層１８上に形成され、ＡｕＧｅ／Ａｕ膜４２よりなるオーミック電極２４を形成する。
【００８０】
次いで、例えば図３（ａ）乃至図５（ｂ）に示す第１実施形態による半導体装置の製造方法と同様にして、リセス領域３０、ゲート電極３８等を形成する。
【００８１】
本実施形態によるオーミック電極２４の形成方法を適用することにより、オーミック電極２４のコンタクト抵抗を０．１Ωから０．０５Ωに低減することができた。
【００８２】
このように、本実施形態によれば、電子供給層１６上に直にオーミック電極２４を形成するので、オーミック電極２４と電子供給層１６との間の接続抵抗を低減することができる。これにより、半導体装置の更なる高速動作が可能となる。
【００８３】
なお、上記実施形態では、第１実施形態による半導体装置においてオーミック電極を電子供給層上に形成する場合について示したが、第２及び第３実施形態の半導体装置においても同様に適用することができる。
【００８４】
また、上記実施形態では、オーミック電極を電子供給層上に形成する場合について示したが、コンタクト抵抗の他の低減方法として、オーミック電極の形成領域にｎ型ドーパントであるシリコンをイオン注入することも有効である。また、本実施形態による半導体装置において、オーミック電極の形成領域にシリコンをイオン注入するようにしてもよい。
【００８５】
［第５実施形態］
本発明の第５実施形態による半導体装置及びその製造方法について図１２及び図１３を用いて説明する。なお、図１乃至図１２に示す第１乃至第４実施形態による半導体装置及びその製造方法と同様の構成要素には同一の符号を付し説明を省略し或いは簡略にする。
【００８６】
図１２は本実施形態による半導体装置の構造を示す概略断面図、図１３は本実施形態による半導体装置の製造方法を示す工程断面図である。
【００８７】
本実施形態による半導体装置は、図１２に示すように、基本的な構造は図１に示す第１実施形態による半導体装置と同様である。本実施形態による半導体装置の特徴点は、ゲート電極３８が、リセス表面層１８を貫いて、電子供給層１６上に直接接触していることに特徴がある。
【００８８】
第１乃至第３実施形態に示したように、電子供給層１６と低抵抗層２０との間にリセス表面層１８を設けることにより、リセス領域３０の形成の際のダメージや成膜時のプラズマダメージを低減することができるが、その反面、ゲート電極３８をＩｎＧａＰよりなるリセス表面層１８に直接接触させると、ゲートリーク特性の劣化につながる。
【００８９】
したがって、本実施形態による半導体装置のようにゲート電極２８直下のリセス表面層１８を除去し、ゲート電極３８を電子供給層１６に直接接触させることにより、ゲートリーク特性を改善することができる。
【００９０】
次に、本実施形態による半導体装置の製造方法について図１３を用いて説明する。
【００９１】
まず、例えば図２（ａ）乃至図５（ｂ）に示す第１実施形態による半導体装置の製造方法と同様にして、半絶縁性ＧａＡｓ基板１０上に、バッファ層１２と、電子走行層１４と、電子供給層１６と、リセス表面層１８と、低抵抗層２０と、不活性領域２２、オーミック電極２４、リセス領域３０、ＥＢレジスト膜３４、フォトレジスト膜３６等を形成する。
【００９２】
次いで、例えば塩酸を用いたウェットエッチングにより、ＥＢレジスト膜３４及びフォトレジスト膜３６をマスクとしてリセス表面層１８を除去する（図１３（ａ））。この際、リセス表面層１８をウェットエッチングにより除去するので、下地の電子供給層１６にダメージを与えることはない。
【００９３】
次いで、例えば図５（ｂ）に示す第１実施形態による半導体装置の製造方法と同様にしてＴ字型のゲート電極３８を形成する（図１３（ｂ））。
【００９４】
こうして、リセス表面層１８を貫いて電気供給層１６に直接接触されたゲート電極２８を形成する。
【００９５】
このように、本実施形態によれば、ゲート電極３８を電子供給層１６に直接接合するので、ゲート電極３８と電子供給層１６との間のショットキー特性を改善することができる。これにより、ゲートリーク特性を改善することができる。
【００９６】
なお、上記実施形態では、第１実施形態による半導体装置においてゲート電極２８を電子供給層１６に直接接触する場合について示したが、第２乃至第４実施形態の半導体装置においても同様に適用することができる。
【００９７】
［第６実施形態］
本発明の第６実施形態による半導体装置及びその製造方法について図１４乃至図１７を用いて説明する。なお、図１乃至図１３に示す第１乃至第５実施形態による半導体装置及びその製造方法と同様の構成要素には同一の符号を付し説明を省略し或いは簡略にする。
【００９８】
図１４は本実施形態による半導体装置の構造を示す概略断面図、図１５乃至図１７は本実施形態による半導体装置の製造方法を示す工程断面図である。
【００９９】
はじめに、本実施形態による半導体装置の構造について図１４を用いて説明する。
【０１００】
半絶縁性ＧａＡｓ基板１０上には、ＧａＡｓよりなるバッファ層１２が形成されている。バッファ層１２上には、ＩｎＧａＡｓよりなる電子走行層１４が形成されている。電子走行層１４上には、ｎ−ＩｎＧａＰよりなる電子供給層１６ａが形成されている。電子供給層１６ａ上には、ＩｎＧａＡｓよりなるリセス表面層１８ｃが形成されている。リセス表面層１８上には、ＧａＡｓよりなる低抵抗層２０が形成されている。低抵抗層２０及びリセス表面層１８ｃには、電子供給層１６ａに達するリセス領域３０が形成されている。低抵抗層２０上及びリセス領域３０内の電子供給層１６ａ上には、シリコン窒化膜２６、３２が形成されている。リセス領域３０内には、また、シリコン窒化膜３２を貫いて電子供給層１６にショットキー接合されたＴ字型のゲート電極３８が形成されている。ゲート電極３８の両側の低抵抗層２０上には、ＡｕＧｅ／Ａｕよりなるオーミック電極２４がそれぞれ形成されている。
【０１０１】
このように、本実施形態による半導体装置は、リセス表面層１８ｃが、上層に形成されたＧａＡｓよりなる低抵抗層２０をドライエッチングする際にエッチングストッパとして適用することができ、且つ、下層に形成されたＩｎＧａＰよりなる電子供給層１６ａに対してウェットエッチングによるエッチング選択性を有するＩｎＧａＡｓにより構成されていることに特徴がある。
【０１０２】
以下、本実施形態による半導体装置について、製造方法に沿って詳細に説明する。
【０１０３】
まず、例えばＭＯＣＶＤ法により、半絶縁性ＧａＡｓ基板１０上に、膜厚５００ｎｍのＧａＡｓよりなるバッファ層１２と、膜厚１５ｎｍのＩｎＧａＡｓよりなる電子走行層１４と、膜厚２５ｎｍのｎ−ＩｎＧａＰよりなる電子供給層１６ａと、膜厚１０ｎｍのＩｎＧａＡｓよりなるリセス表面層１８ｃと、膜厚５０ｎｍのＧａＡｓよりなる低抵抗層２０とを順次成長する（図１５（ａ））。
【０１０４】
次いで、例えば図２（ｂ）乃至図３（ａ）に示す第１実施形態による半導体装置の製造方法と同様にして、不活性領域２２、オーミック電極２４、シリコン窒化膜２６、ＥＢレジスト膜２８を形成する（図１５（ｂ））。
【０１０５】
次いで、例えばＳＦ6を用いたドライエッチングにより、ＥＢレジスト膜２８をマスクとしてシリコン窒化膜２６をエッチングし、リセス領域となる領域のシリコン窒化膜２６を除去する。
【０１０６】
次いで、例えばＳｉＣｌ4を用いたドライエッチングにより、ＥＢレジスト膜２８をマスクとして低抵抗層２０をエッチングし、リセス領域となる領域の低抵抗層２０を除去する（図１６（ａ））。低抵抗層２０のエッチングは、リセス表面層１８ｃ上で停止するように、ＩｎＧａＡｓよりなるリセス表面層１８ｃに対して選択的にエッチングしうる条件とする。この際、低抵抗層２０の下地のＩｎＧａＡｓよりなるリセス表面層１８ｃにはドライエッチングのダメージが導入されるが、更に下層の電子供給層１６ａにはダメージは導入されない。
【０１０７】
次いで、例えば、ＨＦ：Ｈ2Ｏ2系の薬液を用いたウェットエッチングにより、表面に露出したリセス表面層１８ｃを除去する（図１６（ｂ））。こうして、低抵抗層２０及びリセス表面層１８ｃに、電子供給層１６ａに達するリセス領域３０を形成する。ＨＦ：Ｈ2Ｏ2系の薬液を用いたウェットエッチングは、下地のＩｎＧａＰよりなる電子供給層１６ａに対して選択的にＩｎＧａＡｓよりなるリセス表面層１８ｃを除去することができる。したがって、このエッチングによってリセス表面層１８ｃを除去することにより、電子供給層１６ａにダメージを与えることはない。また、低抵抗層２０をエッチングする際にリセス表面層１８ｃに導入されたダメージ領域は、リセス表面層１８ｃを除去するエッチングにより完全に除去される。したがって、低抵抗層２０をエッチングする際のダメージが素子内に残存することはない。
【０１０８】
次いで、例えば図４（ａ）乃至図４（ｂ）に示す第１実施形態による半導体装置の製造方法と同様にして、電子供給層１６ａ上に形成されたＴ字型のゲート電極３８を形成する（図１７）。
【０１０９】
本実施形態により製造した半導体装置におけるデバイス特性を表３に示す。表３中、実施例７は電子供給層１６ａとしてｎ−ＩｎＧａＰを、実施例８は電子供給層１６ａとしてｎ−ＡｌＩｎＧａＰを、それぞれ適用した場合の結果を示している。また、比較のため表１中には、ＡｌＧａＡｓにより電子供給層を構成しリセス表面層を形成しない従来の半導体装置の特性についても示した。
【０１１０】
【表３】
0003751495.tif 000004
【０１１１】
表３に示すように、本実施形態による半導体装置ではＤＣ動作の場合とＡＣ動作（１ＧＨｚ〜１０ＧＨｚ）の場合とにおけるチャネルコンダクタンスｇｍの差が大きくても数％であるのに対し、従来の半導体装置では約１７％である。つまり、本実施形態による半導体装置のようにＩｎＧａＡｓよりなるリセス表面層１８ｃを設けることにより、リセス領域における電子捕獲準位の発生を抑えることができた。
【０１１２】
このように、本実施形態によれば、低抵抗層２０をプラズマエッチングした後、リセス表面層１８ｃをウェットエッチングにより除去することによりリセス領域３０を形成するので、電子供給層１６にエッチングダメージを与えることなく、リセス領域３０を形成することができる。これにより、電子供給層１６内への電子捕獲準位の発生を抑えることができ、その結果、半導体装置の高周波特性を向上することができる。
【０１１３】
なお、上記実施形態では、ｎ−ＩｎＧａＰよりなる電子供給層１６ａを有する半導体装置に本発明を適用した場合について示したが、電子供給層１６ａがｎ−ＡｌＩｎＧａＰにより構成される半導体装置においても同様に本発明を適用することができる。
【０１１４】
また、第４実施形態に示したように、オーミック電極２４を電子供給層１６ａに直に接触させるようにしてもよい。
【０１１５】
【発明の効果】
以上の通り、本発明によれば、リセス領域を形成する過程におけるエッチングダメージや表面保護膜を形成する過程におけるプラズマダメージを低減することができるので、電子供給層１６内への電子捕獲準位の発生を抑えることができる。この結果、半導体装置の高周波特性を向上することができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態による半導体装置の構造を示す概略断面図である。
【図２】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図３】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図４】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その３）である。
【図５】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その４）である。
【図６】本発明の第２実施形態による半導体装置及びその製造方法を示す概略断面図である。
【図７】本発明の第３実施形態による半導体装置及びその製造方法を示す概略断面図である。
【図８】本発明の第４実施形態による半導体装置の構造を示す概略断面図である。
【図９】本発明の第４実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図１０】本発明の第４実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図１１】本発明の第４実施形態による半導体装置の製造方法を示す工程断面図（その３）である。
【図１２】本発明の第５実施形態による半導体装置の構造を示す概略断面図である。
【図１３】本発明の第５実施形態による半導体装置の製造方法を示す工程断面図である。
【図１４】本発明の第６実施形態による半導体装置の構造を示す概略断面図である。
【図１５】本発明の第６実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図１６】本発明の第６実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図１７】本発明の第６実施形態による半導体装置の製造方法を示す工程断面図（その３）である。
【図１８】従来の半導体装置の構造を示す概略断面図である。
【図１９】従来の半導体装置の製造方法を示す工程断面図（その１）である。
【図２０】従来の半導体装置の製造方法を示す工程断面図（その２）である。
【符号の説明】
１０…ＧａＡｓ基板
１２…バッファ層
１４…電子走行層
１６…電子供給層
１８…リセス表面層
２０…低抵抗層
２２…不活性領域
２４…オーミック電極
２６…シリコン窒化膜
２８…ＥＢレジスト膜
３０…リセス領域
３２…シリコン窒化膜
３４…ＥＢレジスト膜
３６…フォトレジスト膜
３８…ゲート電極
４０…フォトレジスト膜
４２…ＡｕＧｅ／Ａｕ膜
１００…ＧａＡｓ基板
１０２…バッファ層
１０４…電子走行層
１０６…電子供給層
１０８…リセス領域
１１０…低抵抗層
１１２…表面保護膜
１１４…ゲート電極
１１６…オーミック電極
【図１】
0003751495.tif 000005
【図２】
0003751495.tif 000006
【図３】
0003751495.tif 000007
【図４】
0003751495.tif 000008
【図５】
0003751495.tif 000009
【図６】
0003751495.tif 000010
【図７】
0003751495.tif 000011
【図８】
0003751495.tif 000012
【図９】
0003751495.tif 000013
【図１０】
0003751495.tif 000014
【図１１】
0003751495.tif 000015
【図１２】
0003751495.tif 000016
【図１３】
0003751495.tif 000017
【図１４】
0003751495.tif 000018
【図１５】
0003751495.tif 000019
【図１６】
0003751495.tif 000020
【図１７】
0003751495.tif 000021
【図１８】
0003751495.tif 000022
【図１９】
0003751495.tif 000023
【図２０】
0003751495.tif 000024