(57)【特許請求の範囲】
【請求項１】
ライトスルーモードで立ち上げられたときには立ち上げ後ライトスルーモードからライトバックモードへは移行できず、ライトバックモードで立ち上げられたときには立ち上げ後ライトバックモードとライトスルーモードの２つのモード間を相互に移行でき、リセット時にライトバック信号を与えるとライトバックモードで立ち上がるライトバックキャッシュ機能の付いたＣＰＵを有するＣＰＵアクセラレータであって、
ライトバックモードで上記ＣＰＵを立ち上げ、立ち上げ直後にライトスルーモードに移行させるライトバック立ち上げ制御手段を有することを特徴とするＣＰＵアクセラレータ。
【請求項２】
上記請求項１に記載のＣＰＵアクセラレータにおいて、上記ライトバック立ち上げ制御手段は、上記ＣＰＵに対するリセット信号がオンとなるときにライトバック信号をオンとし、リセット信号がオフとなるとライトバック信号をオフとするライトバック信号制御回路を有することを特徴とするＣＰＵアクセラレータ。
【請求項３】
上記請求項２に記載のＣＰＵアクセラレータにおいて、
上記ライトバック信号制御回路は、上記ＣＰＵからの所定の制御信号を入力するとライトバックモードのためのポート信号を出力可能なライトバック用ポートと、リセット信号とポート信号とで論理和をとって論理和信号を上記ＣＰＵにおけるライトバック端子に出力する論理和回路とを有することを特徴とするＣＰＵアクセラレータ。
【請求項４】
上記請求項１〜請求項３のいずれかに記載のＣＰＵアクセラレータにおいて、
外部メモリへのアクセスを監視し、上記ＣＰＵの内部キャッシュメモリと同外部メモリとの不整合が生じないように書き戻しを行わせるキャッシュ管理ソフトを実行させるとともに、同キャッシュ管理ソフトにてライトスルーモードからライトバックモードへ移行させることを特徴とするＣＰＵアクセラレータ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＣＰＵアクセラレータに関し、特に、ライトバックキャッシュ機能を持つＣＰＵを備えたＣＰＵアクセラレータに関する。
【０００２】
【従来の技術】
ＣＰＵアクセラレータは、旧型のＣＰＵを備えるコンピュータ（以下、ＰＣと呼ぶ。）に装着され、より新型のＣＰＵにて処理を補って高速化を図る。ＣＰＵの近代化は各種の新機能を追加するが、例えば、ある世代には無かったライトバックキャッシュ機能を次の世代以降のＣＰＵが備える場合がある。
【０００３】
このライトバックキャッシュの機能は、ＣＰＵ内のキャッシュメモリの内容と本来の外部メモリとの間に不整合が生じないようにする必要がある。このため、外部機器による外部メモリへのアクセスをハードウェア的に監視し、外部メモリへ外部機器がアクセスしようとするときにはＣＰＵにフラッシュさせる信号を形成するハードウェア回路が必要になる。
しかし、旧型のＰＣではＣＰＵがかかるライトバックキャッシュ機能を備えていることを前提としていない。従って、かかるハードウェア回路を備えているわけがなく、従来のＣＰＵアクセラレータでは、ライトバックキャッシュ機能を持つＣＰＵを備えていても、同ライトバックキャッシュ機能を司るライトバック端子をプルダウンさせてライトスルーモードでのみ稼働できるようになっている。
【０００４】
なお、ライトバックキャッシュ機能を利用するための上述したハードウェア回路がないとしても、ソフトウェアで外部メモリへのアクセスを監視し、アクセスの要求が起きたときに内部キャッシュメモリの内容をフラッシュさせることが可能である。ここにおいて、ＣＰＵをライトスルーモードで立ち上げたときにはライトスルーモードからライトバックモードへは移行できず、ライトバックモードで立ち上げたときには二つのモード間を相互に移行できるというハードウェア的な仕様制限がある。従って、ＣＰＵをライトバックモードで立ち上げておき、同ソフトウェアをロードするという手順を踏まなければならない。しかしながら、このような手順ではＣＰＵをライトバックモードで立ち上げてから同ソフトウェアがロードされて起動するまでにキャッシュ不整合が生じてしまう。
【０００５】
結局のところ、必要なハードウェア回路を備えておらず、また、ソフトウェアをロードすることもできないので、ライトバックキャッシュ機能は利用されていない。
【０００６】
【発明が解決しようとする課題】
上述した従来のＣＰＵアクセラレータにおいては、ライトバックキャッシュ機能を備えているＣＰＵを使用しながら、同ライトバックキャッシュ機能を利用できないという課題があった。
本発明は、上記課題にかんがみてなされたもので、ＰＣ本体がライトバックキャッシュ機能のための必要なハードウェア回路を備えていない場合でも、ライトバックキャッシュ機能を実現することが可能なＣＰＵアクセラレータの提供を目的とする。
【０００７】
【課題を解決するための手段】
上記目的を達成するため、請求項１にかかる発明は、ライトスルーモードで立ち上げられたときには立ち上げ後ライトスルーモードからライトバックモードへは移行できず、ライトバックモードで立ち上げられたときには立ち上げ後ライトバックモードとライトスルーモードの２つのモード間を相互に移行でき、リセット時にライトバック信号を与えるとライトバックモードで立ち上がるライトバックキャッシュ機能の付いたＣＰＵを有するＣＰＵアクセラレータであって、ライトバックモードで上記ＣＰＵを立ち上げ、立ち上げ直後にライトスルーモードに移行させるライトバック立ち上げ制御手段を有する構成としてある。
【０００８】
かかる構成からなる本発明によれば、ライトバック立ち上げ制御手段が、ＣＰＵの立ち上げ時にライトバックモードで立ち上げさせ、立ち上げ直後にライトスルーモードに移行させる。従って、実質的にはライトスルーモードで立ち上がっているので各種の初期設定処理を実行してもメモリ不整合を生じることはないし、一方、本来はライトバックモードで立ち上がっているのでライトスルーモードからライトバックモードへ移行することが可能であり、ソフトウェア的に必要な環境が整った後はライトバックモードへ移行すればよい。
【０００９】
ＣＰＵの立ち上げ時にライトバックモードで立ち上げたり、その直後にライトスルーモードへ移行する方法は、ＣＰＵの仕様に応じて適宜変更可能であり、実質的に上述した立ち上げ処理を実行できればよい。
例えば、ライトバックモードというのは、ライトバック端子が有効となるか否かに対応するものであり、リセット時にライトバック信号を与えておくことにより、以後、このライトバック端子が有効となるようにできるという仕様であっても、実質的にはライトバックモードで立ち上がるものといえる。また、他の一例として、請求項２にかかる発明は、請求項１に記載のＣＰＵアクセラレータにおいて、上記ライトバック立ち上げ制御手段は、上記ＣＰＵに対するリセット信号がオンとなるときにライトバック信号をオンとし、リセット信号がオフとなるとライトバック信号をオフとするライトバック信号制御回路を有する構成としてある。
【００１０】
ＣＰＵの仕様としてリセット時にライトバック信号を与えるとライトバックモードで立ち上がるようになっていることがある。この場合、ＣＰＵに対するリセット信号がオンとなるときにライトバック信号制御回路がライトバック信号をオンとし、同リセット信号がオフとなるとライトバック信号をオフとすることにより、同ＣＰＵはライトバックモードで立ち上がるとともに、リセット信号がオフとなって立ち上がりが完了した直後にライトバック信号がオフとなってライトスルーモードへ移行する。
【００１１】
従って、実質的には請求項１と同等の処理を実行できる。むろん、リセット信号とライトバック信号におけるオンオフの極性などの信号特性やタイミングなどはＣＰＵの仕様に応じて適宜変更可能であり、このライトバック信号制御回路の詳細な構成は特に限定されるものではない。
この一例として、請求項３にかかる発明は、請求項２に記載のＣＰＵアクセラレータにおいて、上記ライトバック信号制御回路は、所定の制御信号を入力するとライトバックモードのためのポート信号を出力可能なライトバック用ポートと、リセット信号とポート信号とで論理和をとって論理和信号を上記ＣＰＵにおけるライトバック端子に出力する論理和回路とを有する構成としてある。
【００１２】
かかる構成からなる本発明によれば、ライトバック用ポートが備えられており、通常はＣＰＵから所定の制御信号を入力すればライトバックモードのためのポート信号を出力可能であるし、それ以外の時に同ポート信号を出力しないようにできる。このポート信号は論理和回路に入力され、その論理和信号がＣＰＵのライトバック端子に入力されているので、同ポートに対する制御信号の送出をＣＰＵで制御することにより、ライトバックモードとライトスルーモードとの間での移行が可能となる。一方、上記論理和回路にはリセット信号も入力されているので、ＣＰＵをリセットさせるためにリセット信号をオンとすれば同時に論理和回路を経てライトバック端子にもオン信号が入力され、ライトバックモードで立ち上がることになる。
【００１３】
さらに、請求項４にかかる発明は、請求項１〜請求項３のいずれかに記載のＣＰＵアクセラレータにおいて、外部メモリへのアクセスを監視し、上記ＣＰＵの内部キャッシュメモリと同外部メモリとの不整合が生じないように書き戻しを行わせるキャッシュ管理ソフトを実行させるとともに、同キャッシュ管理ソフトにてライトスルーモードからライトバックモードへ移行させる構成としてある。
上述したように、ライトスルーモードからライトバックモードへ移行することが可能であり、メモリの不整合が生じないようにするキャッシュ管理ソフトがロードされたら、当該ソフトウェアにてライトバックモードへ移行させるとともに、外部機器などによる外部メモリへのアクセスを監視し、内部キャッシュメモリと外部メモリとの不整合が生じないように適宜、書き戻しを行わせる。むろん、ＣＰＵから外部メモリをアクセスする場合は不整合が生じることがないので、必ずしも書き戻しを行わせる必要はない。書き戻しの具体的な方法としては、直接的に書き戻しのコマンドがない場合に内部キャッシュメモリの内容をフラッシュさせるようなものであってもよい。
【００１４】
なお、書き戻しは外部機器などによる外部メモリへのアクセスを監視して行われるが、監視方法はさまざまな方法が考えられる。例えば、メモリアクセスを管理するＤＭＡコントローラを直に監視していても良いし、実質的にメモリアクセスを起因させるＢＩＯＳコールを監視していても良い。また、程度によっては不整合を容認し、処理速度などのパフォーマンスを優先させるようにしても良い。さらに、ライトスルーモードからライトバックモードへ移行させた後、必要に応じてライトスルーモードとライトバックモードとの間で適宜移行し合うようにしても構わない。
【００１５】
【発明の効果】
以上説明したように本発明は、ライトバックキャッシュに対するハードウェア回路を備えないＰＣにおいてもＣＰＵの持つライトバックキャッシュ機能を実行させることが可能なＣＰＵアクセラレータを提供することができる。
また、請求項２にかかる発明によれば、リセット信号と同期してライトバック信号を制御することにより簡易な回路で実現できる。
さらに、請求項３にかかる発明によれば、ＰＣで利用されるポートを利用しているので、例えば、ポートに余裕がある回路であれば論理和回路を付加するだけの極めて容易な構成で実現できる。
【００１６】
さらに、請求項４にかかる発明によれば、確実にキャッシュ管理ソフトがロードされた後でライトバックモードへ移行することになり、システムの信頼性を向上させることができる。
【００１７】
【発明の実施の形態】
以下、図面にもとづいて本発明の実施形態を説明する。
図１は、本発明の一実施形態にかかるＣＰＵアクセラレータが適用されるＰＣの概略構成をブロック図により示しており、図２は本ＣＰＵアクセラレータの要部構成をブロック図により示している。
【００１８】
同図において、このコンピュータ（ＰＣ）１０はデータバス２０を備え、当該データバス２０にＣＰＵアクセラレータ３０、メインメモリ（以下、外部メモリと呼ぶ）４０、外部機器インターフェイス５０などが接続されている。ＣＰＵアクセラレータ３０は内部にレベル１キャッシュ（以下、内部キャッシュメモリと呼ぶ）を備えたＣＰＵ３１を有しており、同ＣＰＵ３１はデータバス２０を介して上記外部メモリ４０に接続されている。
【００１９】
同ＣＰＵ３１はライトバックキャッシュ機能を有しており、モードを切り替えるためのライトバック（Ｗ／Ｂ）端子３２を備えている。ライトバックモードを有効とするためには、立ち上げ時にライトバック端子３２にオン信号を与えてライトバックモードで立ち上げる必要があり、これにより、以後、ライトバック端子３２が有効となる。従って、立ち上げ後も、ライトバック端子３２にオン信号を与えればライトバックモードとなるし、オフ信号を与えればライトスルーモードとなる。しかしながら、ライトスルーモードで立ち上がったときには同ライトバック端子３２に対する信号のオン・オフに関わらず、常にライトスルーモードとなる。
【００２０】
これはＣＰＵの仕様に関するものであるため、外部でライトバックの許可信号を与える必要がある場合に本発明は適用可能であり、例えば、ＣＰＵ内部のレジスタにてライトバックを制御するような場合には必要ない。一方、外部でライトバックの許可信号を与えるか否かを決定するようなものであれば、広く適用可能である。
ＣＰＵアクセラレータ３０には、ＣＰＵ３１とともにデコーダ３３が装着され、さらに同デコーダ３３の出力をポート３４の書き込み端子に接続してある。ここにおいて、同ＣＰＵ３１はライトバックモードとするかライトスルーモードとするかによって上記デコーダ３３に対して所定のコード信号を送出可能となっており、ライトバックモードとするコード信号Ｃ１を同デコーダ３３に出力すると、同デコーダ３３はポート３４においてライトバックの制御用に割り当てられたアドレスにライトバックモードを表す規定値を書き込む。一方、ライトスルーモードとするコード信号Ｃ２を同デコーダ３３に出力すれば同じアドレスにライトスルーモードを表す規定値を書き込む。この意味で、当該ポート３４における同アドレスの出力がライトバック用ポート３４ａに該当する。なお、このポート３４自身はライトバック専用に設ける必要はなく、他の機能をも合わせ持つ通常のポートで兼用することができる。
【００２１】
一方、ＣＰＵ３１とポート３４にはそれぞれリセット端子３１ａ，３４ｂを形成してあり、電源スイッチなどに連動してリセット信号が供給されるようになっている。ポート３４のリセット端子３４ｂにリセット信号を供給した場合、ポート出力は予め設定された初期値となり、上記ライトバック用ポート３４ａの場合はライトスルーモードを表すオフ状態となる。
このライトバック用ポート３４ａの出力は上記リセット信号を入力とする遅延回路３５の出力とともに論理和回路３６に入力されており、この論理和回路３６の出力はＣＰＵ３１におけるライトバック端子３２に接続されている。論理和回路３６は論理和を演算するものであり、上述した接続により、遅延回路３５の出力とライトバック用ポート３４ａの出力とのいずれか一方がオン状態であればオン信号を論理和としてＣＰＵ３１のライトバック端子３２に供給することになる。
【００２２】
従って、ＣＰＵ３１に対するリセット信号がオンとなると、遅延回路３５による遅延時間後に論理和回路３６から出力されるライトバック信号もオンとなり、同ＣＰＵ３１に対するリセット信号がオフとなると同じ遅延時間後に論理和回路３６から出力されるライトバック信号もオフとなる。本実施形態においては、ＣＰＵ３１の仕様によってリセット信号の立ち下がり時にライトバック信号がオンである必要があるため、論理和回路３６の入力に遅延回路３５を介在させている。しかしながら、リセット信号の立ち上がりによってリセットが有効となるのであれば、リセット信号をそのままライトバック端子３２に供給しておくようにしてもよい。この場合、リセットが有効となって最初にライトバック端子３２の信号状況をチェックしたときにはオン信号が供給されている状況とすることができるため、実質的にリセット信号をそのままライトバック信号とすることができる。この意味で、リセット信号の信号線や同遅延回路などがライトバック信号制御回路を構成する。むろん、同ライトバック信号制御回路の構成はこれに限定されるものではなく、適宜変更可能である。
【００２３】
同ライトバック信号制御回路はライトバック立ち上げ制御手段を構成するが、ライトバックモードの起動条件が変化すれば、回路構成を変更する必要がある。そして、ライトバックモードでＣＰＵを立ち上げ、立ち上げ直後にライトスルーモードに移行させるような回路全般をライトバック立ち上げ制御手段と呼ぶ。
次に、以上のハードウェア構成からなる本実施形態の動作をソフトウェアの処理と合わせて説明する。
【００２４】
図３に示すように、リセット信号をオフからオンとすると、遅延回路３５の遅延時間を経て論理和回路３６から出力されるライトバック信号もオンとなり、同リセット信号の立ち下がり時にＣＰＵ３１はリセットして立ち上げられる。一方、この立ち上がり時には遅延回路３５による遅延時間分だけライトバック信号がオンとなっているので、ＣＰＵ３１はライトバックモードで立ち上がる。そして、同遅延時間経過後にはリセット信号がオフとなるのに伴ってライトバック信号もオフとなり、ＣＰＵ３１はライトスルーモードへ移行する。
【００２５】
このようにしてライトバック信号が形成されれば、上記ＣＰＵ３１はライトバックモードで立ち上がるとともに、リセット信号がオフとなってライトバック信号もオフとなる立ち上げ直後にライトスルーモードに移行する。従って、ライトバックモードへの移行の可能性を備えた状態でライトスルーモードで処理を開始し始める。以上の信号状況及びモード変化の状態を図３に示している。
ＣＰＵ３１が立ち上がると、図４に示すように、まず、メモリチェックなどの初期設定を実行し（ステップＳ１００）、次いで、ハードディスクなどからＤＯＳプログラムをロードし、起動する（ステップＳ１１０）。この間、上述したようにライトスルーモードで稼働しているため、キャッシュの不整合などは生じない。ＤＯＳプログラムのロードに続き、本実施形態においてはフラッシュ管理ソフトをロードし、起動する（ステップＳ１２０）。
【００２６】
このフラッシュ管理ソフトは、主に、外部機器などによる外部メモリ４０へのアクセスを監視して、ＣＰＵ３１の内部キャッシュメモリと同外部メモリ４０との不整合が生じないように同内部キャッシュメモリの内容をフラッシュさせるものであり、より具体的には、図５に示すような処理を実行する。
本実施形態の場合、外部メモリ４０へのアクセスを監視するにあたり、ＢＩＯＳのディスクアクセスのためのコールを利用している。メモリの不整合が生じる原因は外部機器による外部メモリ４０のアクセスであることを考慮すると、ＤＭＡコントローラの稼働状況を監視するのが妥当とも考えれられるが、ＤＭＡコントローラへのアクセスは非常に頻繁に起こっており、このアクセスの度にキャッシュメモリの内容をフラッシュさせていたのでは、実質的に処理速度の向上がはかれない。このため、本実施形態においては、キャッシュ不整合によって処理に異常が生じうるような状況を絞り込み、ディスクアクセスのためのＢＩＯＳコールがあったときにフラッシュさせることにしている。
【００２７】
なお、サウンド回路がＤＭＡ経由で外部メモリ４０にアクセスしたときにはキャッシュ不整合が生じる可能性もあるが、処理に対する影響度が非常に小さいことが分かっている。この場合の優先度はシステムによって変更可能であり、本実施形態においては処理速度のパフォーマンスを優先させるようにしているが、音楽システムであれば、サウンド回路からのアクセスであってもフラッシュさせるようにすればよい。一方、ＣＰＵ内部には所定のＩ／Ｏにアクセスしたことを監視する機能があるので、所定のＩ／Ｏへのアクセスによってフラッシュさせるようにするなど、適宜システムに応じて変更すればよい。また、本実施形態においては、フラッシュによって不整合を解消しているが、直接的に書き戻しを指示するコマンドがあればそれを実行しても良い。
【００２８】
以上のような機能を実現するため本実施形態においては、ＢＩＯＳコールのベクタテーブルを書き換え、ＢＩＯＳコールをフックするようにしている。本来、ＩＮＴ１ＢｈのＢＩＯＳコールがディスクアクセスであるとすると、図６に示すように、ＢＩＯＳコールベクタテーブルにおけるＩＮＴ１Ｂｈに対応するアドレスには、ＢＩＯＳコールルーチンにおけるディスクアクセスルーチンの開始アドレス（アドレス１）が記録されている。これを同図に示すフラッシュルーチンの開始アドレス（アドレス２）に書き換え、同フラッシュルーチンを起動させてからディスクアクセスルーチンに飛ぶようにする。
【００２９】
この流れを図５に示すフローチャートを参照して説明する。まず、フラッシュルーチンをロードし（ステップＳ２００）、次に、ＢＩＯＳコールベクタテーブルにおけるＩＮＴ１Ｂｈの開始アドレスをフラッシュルーチンの開始アドレス（アドレス２）に書き換え（ステップＳ２１０）、最後に、ライトスルーモードからライトバックモードへ移行するためにポート３４におけるライトバック用ポート３４ａをオン状態とするためのコード信号Ｃ１をデコーダ３３に出力する（ステップＳ２２０）。このポート書き込みにより、ライトバック用ポート３４ａの出力がオンとなり、同出力を入力とする論理和回路３６の出力がオンとなる。この論理和回路３６の出力はライトバック信号としてＣＰＵ３１におけるライトバック端子３２に入力されているので、ライトバック信号がオンとなり、ＣＰＵ３１はライトバックモードへと移行する（図３）。このフラッシュ管理ソフトはこのような内容であり、ロードして起動してもすぐに完了する。
【００３０】
以上のようにしてフラッシュ管理ソフトをロードして起動させた後でライトバックモードとなり、アプリケーションをロードして起動させればライトバックモードで実行される（ステップＳ１３０）。
一方、アプリケーションの実行中の作用をフローチャートで表せば図７に示すようになる。以上のようにして、ライトバックモードへと移行させた後（ステップＳ３００）、アプリケーションからディスクアクセスのための要求があるか否かが監視される（ステップＳ３１０）。そして、ディスクアクセスの要求があったときにはキャッシュメモリをフラッシュしてから（ステップＳ３２０）、ディスクアクセスルーチンをコールし（ステップＳ３３０）、外部機器インターフェイス５０を介して外部メモリ４０との間でデータの参照などが行われる。すなわち、フラッシュルーチンでまずキャッシュメモリの内容をフラッシュし、外部メモリ４０とのキャッシュ不整合が無くなってからディスクアクセスが実行されるので、ライトバックキャッシュ機能を正常に稼働させることができる。
【００３１】
なお、フラッシュ管理ソフトについては、実質的に上述した作用を提供することができればよく、必ずしも上述したフローチャートなどに対応するものでなくてもよい。例えば、上述したフラッシュ管理ソフトは、実質的には図７に示すように常駐的な作用をなすものの、実際には起動しても所定のバイオスフック経路を確保して終了しているが、常駐状態で外部メモリへ４０のアクセスを監視するようなものであっても構わない。一方、安全のため、本実施形態においては、ディスクアクセスコールの終了後にも再度フラッシュさせているが、必ずしも実行後にフラッシュをさせる必要はない。むろん、かかるキャッシュ不整合のための監視と並行して、別プログラムにて定期的にフラッシュさせるようにしても構わない。
【００３２】
このように、本実施形態におけるＣＰＵアクセラレータ３０においては、遅延回路３５にてリセット信号を遅延させてライトバック端子に出力させているため、リセット信号がオフからオンとなってＣＰＵ３１がリセットされるときにライトバック信号がオンとなってライトバックモードで立ち上がるとともに、リセット信号がオフとなるリセット直後にはライトスルーモードへ移行されるので、以後、キャッシュ管理ソフトを起動するまではキャッシュ不整合が生じないし、同キャッシュ管理ソフトでライトバックモードへ移行させた後はライトバックキャッシュ機能を利用して処理の高速化を図ることができる。
【図面の簡単な説明】
【図１】本発明の一実施形態にかかるＣＰＵアクセラレータが適用されるコンピュータの概略ブロック図である。
【図２】本ＣＰＵアクセラレータの概略ブロック図である。
【図３】リセット信号とライトバック信号とモードの関係を示すタイミングチャートである。
【図４】本ＣＰＵアクセラレータの起動処理を示すフローチャートである。
【図５】フラッシュ管理ソフトのロードと起動を示すフローチャートである。
【図６】ディスクアクセスのＢＩＯＳコールをフックするための説明図である。
【図７】フラッシュ管理ソフトの作用を表すフローチャートである。
【符号の説明】
３０…ＣＰＵアクセラレータ
３１…ＣＰＵ
３１ａ…リセット端子
３２…ライトバック端子
３３…デコーダ
３４…ポート
３４ａ…ライトバック用ポート
３４ｂ…リセット端子
３５…遅延回路
３６…論理和回路
４０…外部メモリ
５０…外部機器インターフェイス
同内部キャッシュメモリの内容をフラッシュさせる
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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