(57)【特許請求の範囲】
【請求項１】
外部入力信号に応答して第一のモードになったことを示すモード検出信号を出力するモード検出回路と、電位制御信号を受け前記電位制御信号が活性を指示すると出力ノードに電位を供給するとともに、前記電位制御信号が非活性を指示すると電位の供給を中断する電位発生回路と、前記モード検出信号および前記出力ノードの電位を受け、前記モード検出信号が第一のモードと異なる第二のモードになったことを示すとき、前記出力ノードの電位が所定のレベルに達すると、非活性を指示し、前記モード検出信号が第一のモードになったことを示すとき、前記出力ノードの電位が外部から与えられる外部基準電位に応じたレベルになると非活性を指示する前記電位制御信号を前記電位発生回路に出力する電位制御回路を備え、
前記電位制御回路は、出力ノードの電位を受け、前記出力ノードの電位が所定のレベルに達すると第一の状態となる第一の検出信号を出力する第一の検出回路と、出力ノードの電位および外部から与えられる外部基準電位を受け、前記出力ノードの電位が前記外部基準電位に応じたレベルに達すると第二の状態となる第二の検出信号を出力する第二の検出回路と、前記第一の検出信号、前記第二の検出信号、およびモード検出信号に応じた信号を受け、電位制御信号を出力し、前記モード検出信号が第一のモードを示すときは、前記第二の検出信号が第二の状態になったのに応じて前記電位制御信号に非活性を指示させ、前記モード検出信号が第二のモードを示すときは、前記第一の検出信号が第一の状態となったのに応じて前記電位制御信号に非活性を指示させる選択回路とを有する半導体装置。
【請求項２】
第二の検出回路は、電源電位ノードと出力ノードとの間に直列に接続される第一のカレントミラー用素子、モード検出信号が第二のモードを示すと非導通状態となる第一のスイッチ素子、および第一の負荷素子と、電源電位ノードと外部基準電位が与えられる基準電位ノードとの間に直列に接続される前記第一のカレントミラー用素子とでカレントミラー回路を構成する第二のカレントミラー用素子、前記モード検出信号が第二のモードを示すと非導通状態となる第二のスイッチ素子、および第一の負荷素子と、第一のカレントミラー用素子と第一のスイッチ素子との間のノードと第二のカレントミラー用素子と第二のスイッチ素子との間のノードに現われる電位に応じて第二の検出信号を出力するドライブ回路とを有する請求項１記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置に係り、特に所定の特性試験を行う半導体装置に関するものである。
【０００２】
【従来の技術】
近年、半導体装置は外部より与えられる電源電位、接地電位以外の電位を内部で発生する内部電位発生回路有し、性能向上が図られている。そのため半導体装置の特性試験、特性評価においてこの内部電位発生回路の他の回路への影響、および内部電位発生回路自身の性能が大きな問題となる。
【０００３】
図２５は例えば特開平6-194424号公報に記載された半導体装置内部で発生された電位を外部信号に応答して外部にモニタ出力する半導体装置のモニタ部を示すブロック図である。図２５において1 は外部入力信号の状態に応じて、出力バッファ活性化信号IVE を出力する状態検出回路、2 は出力バッファ活性化信号IVEに応答して、外部電源電圧Vcc が内部電位発生回路により発生された内部電源電位IVccを外部ピンに出力する出力バッファである。状態検出回路1 はシグニチャーモード信号発生回路3 、第二のタイミング検出回路4 を含み、このシグニチャーモード信号発生回路3 は第一のタイミング検出回路5 、高電圧検出回路6 を含む。
【０００４】
高電圧検出回路6は、通常入力されるHレベル（高電位）のレベルより高い高電圧の信号が入力されたのを検知すると高電位検知信号SHVcc を第一のタイミング検出回路5に出力し、第一のタイミング検出回路5はこの高電位検知信号SHVcc と外部より入力される外部入力信号の状態が予め定められたタイミングであれば内部電源電位IVccをモニタするモードが設定されたことを示すシグニチャーモード信号SIGEを第二のタイミング検出回路4へ出力する。第二のタイミング検出回路4は、外部より入力される外部入力信号の状態が予め定められたタイミングであればこのシグニチャーモード信号SIGEを受けて出力バッファ活性化信号IVE を出力する。
【０００５】
次に、高電位検出回路6 の構成について説明する。図２６は高電位検出回路6を示している。図２６においてQ11 〜Q1n は各々ゲートとドレインが接続されたすなわちダイオード接続されたn 個のNチャネルMOSトランジスタで、外部ピンPAiと高電圧検知信号SHVの出力ノードとの間に外部アドレスピンPAi から高電位検知信号SHVの出力ノードに向けて順方向となる用に直列に接続されている。Q4は高電圧検知信号SHVcc の出力ノードと接地電位ノード1aの間に接続され、ゲートに内部電源電位IVccが印加されている。
【０００６】
次に、出力バッファ2の構成について説明する。図２７は出力バッファ2のを示している。図２７において7は状態検出回路1から出力される出力バッファ活性化信号IVEを受ける入力ノードからインバータ6個が直列に接続された遅延回路、Q6は出力バッファ2の出力ノードDQと内部電源電位IVcc が現われる内部電源電位ノード1bとの間に接続されたNチャネルMOSトランジス、Q5は入力ノードとN チャネルMOS トランジスQ6のゲートの間に接続され、ゲートに内部電源電ノード1bが接続されている。C1は遅延回路7 とNチャネルMOSトランジスQ7のゲートの間に接続されるキャパシタで、出力バッファ活性化時にNチャネルMOSトランジスQ6のゲート電位を昇圧する。
【０００７】
次に、以上のように構成されたモニタ回路の動作について説明する。図２８はシグニチャーモードセットタイミングを示すタイミングチャート図である。まず、外部からDRAMにおいてテストモードに入るときに使用される最も一般的なタイミングであるWE、CASビフォアRASのタイミング（以下WCBRと称す）で、行アドレスストローブ信号/RAS、列アドレスストローブ信号/CAS、ライトイネーブル信号/WEを入力する。同時に、外部アドレスピンPAiに通常の入力信号よりも高い高電位のVcc＋n・Vthレベルのアドレス信号Aiを入力すると高電位検出回路6は高電位を検出し高電位検知信号SHVccがHレベルになり、第一のタイミング検出回路5がWCBRのタイミングと高電圧検知信号SHVcc のHレベルである状態を検出し、シグニチャーモード信号SIGEをHレベルにして、内部電源電位IVcc をモニタするモードに設定されたことを示す。
【０００８】
次に、内部電源電圧モニタタイミングについて説明する。図２９は内部電源電圧モニタタイミングを示すタイミングチャートである。シグニチャーモードにセットされている状態で行アドレスストローブ信号/RAS をHレベルで入力しておく。次にライトイネーブル信号/WEをLレベルで入力した後、列アドレスストローブ信号/CASをLレベルで入力する。この時、第二のタイミング検出回路4が出力バッファ活性化信号IVEをHレベルする。出力バッファ活性化信号IVEがHレベルになると出力バッファ2のノードN3の電位レベルが出力バッファ活性化信号IVE のHレベルから出力バッファ2 のNチャネルMOSトランジスタQ5のしきい値電圧分低い電位となる。その後、出力バッファ活性化信号IVEのHレベルへの変化が出力バッファ2の遅延回路7によって遅延されてノードN2に伝達される。この伝達された信号を受けて、キャパシタC1 の容量結合によりノードN3の電位が昇圧される。ノードN3の電位が昇圧されると出力バッファ2のNチャネルMOSトランジスタQ6が導通状態となり、内部電源電位IVccを外部に出力するので、内部電源電圧IVccを外部から直接モニタすることができる。
【０００９】
【発明が解決しようとする課題】
以上のように構成された従来の半導体装置においては、所定のモードにおいて内部発生電位をモニタすることは可能だが、そのモニタされた内部発生電位に問題があっても、すぐに発生電位を変更するには、外部電源電位Vcc を変化させるという方法しかなかったため種々の内部発生電位に依存して起こる特性不良などの原因を解析するのが困難であるという問題点があった。
【００１０】
さらに、一定の外部電源電位に対して内部発生電位を変化させ、実験を行うためには、FIB や、レーザによる半導体装置の加工をおこなわなければならず、評価用のセラミックパッケージに組み込まれた半導体装置では内部発生電位を所望の電位に変更させることは可能だが、モールド樹脂で封入されてしまった製品の半導体装置ではFIB やレーザによる加工不可能なため、一定の電源電圧で内部発生電位を変更する実験は不可能であるいうという問題点があった。
【００１１】
本発明は、上記した点を鑑みてなされたものであり、内部発生電位を所定のモード時に外部からコントロールすることが可能な半導体装置を得ることを目的とする。
【００１２】
さらに、本発明は、FIBやレーザ加工を行わず、またモールド樹脂で封入された半導体装置でも、新たに外部ピンを設けることなく、内部発生電位をコントロール可能な半導体装置を得ることを目的とする。
【００１３】
【課題を解決するための手段】
上記課題を解決するために、この発明のある局面に係わる半導体装置は、外部入力信号に応答して第一のモードになったことを示すモード検出信号を出力するモード検出回路と、電位制御信号を受け前記電位制御信号が活性を指示すると出力ノードに電位を供給するとともに、前記電位制御信号が非活性を指示すると電位の供給を中断する電位発生回路と、前記モード検出信号および前記出力ノードの電位を受け、前記モード検出信号が第一のモードと異なる第二のモードになったことを示すとき、前記出力ノードの電位が所定のレベルに達すると、非活性を指示し、前記モード検出信号が第一のモードになったことを示すとき、前記出力ノードの電位が外部から与えられる外部基準電位に応じたレベルになると非活性を指示する前記電位制御信号を前記電位発生回路に出力する電位制御回路を備え、前記電位制御回路は、出力ノードの電位を受け、前記出力ノードの電位が所定のレベルに達すると第一の状態となる第一の検出信号を出力する第一の検出回路と、出力ノードの電位および外部から与えられる外部基準電位を受け、前記出力ノードの電位が前記外部基準電位に応じたレベルに達すると第二の状態となる第二の検出信号を出力する第二の検出回路と、前記第一の検出信号、前記第二の検出信号、およびモード検出信号に応じた信号を受け、電位制御信号を出力し、前記モード検出信号が第一のモードを示すときは、前記第二の検出信号が第二の状態になったのに応じて前記電位制御信号に非活性を指示させ、前記モード検出信号が第二のモードを示すときは、前記第一の検出信号が第一の状態となったのに応じて前記電位制御信号に非活性を指示させる選択回路とを有する。
【００１５】
好ましくは、第２の検出回路は、電源電位ノードと出力ノードとの間に直列に接続される第一のカレントミラー用素子、モード検出信号が第二のモードを示すと非導通状態となる第一のスイッチ素子、および第一の負荷素子と、電源電位ノードと外部基準電位が与えられる基準電位ノードとの間に直列に接続される前記第一のカレントミラー用素子とでカレントミラー回路を構成する第二のカレントミラー用素子、前記モード検出信号が第二のモードを示すと非導通状態となる第二のスイッチ素子、および第一の負荷素子と、第一のカレントミラー用素子と第一のスイッチ素子との間のノードと第二のカレントミラー用素子と第二のスイッチ素子との間のノードに現われる電位に応じて第二の検出信号を出力するドライブ回路とを有する。
【００１６】
【発明の実施の形態】
実施の形態１．
以下にこの発明の実施の形態１であるＤＲＡＭ（Dynamic Random Access Memory）の基板電位（以下、Vbbと称す）をアウトプットイネーブル信号/OEが入力される/OEPINから与えられる外部基準電位で制御するテストモード（以下、VbbFORCEモードと称す）の場合について説明する。図１は、この発明の実施の形態１のＤＲＡＭのブロック図を示しており、図１において100はＤＲＡＭ、101は複数の行および列に配置された複数のメモリセルからなるメモリセルアレイ、110 は外部から入力される外部入力信号に含まれる行アドレスストローブ信号/RAS、列アドレスストローブ信号/CAS、ライトイネーブル信号/WE 、アウトプットイネーブル信号/OE を受けて内部の様々な動作を制御する種々のクロックを発生するクロック発生回路、120は、外部アドレス信号Ai （ｉ＝０，１，２，，，）を受け内部回路のための行アドレス信号RAi、/RAi列アドレス信号CAi、/CAiを出力するアドレスバッファ、130はアドレスバッファ120 からの行アドレス信号RAi、/RAiを受け対応するワード線を選択する行デコーダ、140はアドレスバッファ120からの列アドレス信号CAi、/CAi を受け対応するセンスアンプ、I/O 回路を選択する列デコーダ、150 はビット線に読みだされたメモリセルの電位を増幅するセンスアンプ、およびビット線に読み出されたメモリセルのデータをデータ線に転送するためのI/O 回路、160 はクロック発生回路110 から書き込み、読み出し命令を受け、書き込みの場合は、外部から入出力ピンDQPINに与えられるデータDinをデータ線を介してI/O回路、センスアンプ150に伝え、読み出しの場合は、センスアンプで増幅されI/O 回路、データ線を通して伝えられるメモリセルの読み出しデータを入出力ピンDQPINにDoutｔとして外部に出力する入出力バッファである。
【００１７】
200 は外部入力信号を受け所定のモードであることを検出するとモード検出信号VBBFRCを発生するモード検出回路、300 は外部電源電位Vccと接地電位Vssを受け、内部回路で使用される内部電位を発生する電位発生回路群で、基板電位発生回路（以下、Vbb発生回路と称す）、昇圧電位発生回路（以下、Vpp発生回路と称す）を含む、400はモード検出回路200からモード検出信号をうけ、所定の第一のモード時に、すなわち本実施の形態１ではVbbFORCEモード時に、電位発生回路300で発生される出力電位VBBTMPが外部端子/OEPIN から与えられる外部基準電位に応じたレベルになると非活性を指示する電位制御信号VBBENを電位発生回路300に出力し、第二のモード時には、すなわち本実施の形態１ではVbbFORCEモード以外のモード時に、電位発生回路300 の出力電位VBBTMPが所定のレベルに達すると非活性を指示する電位制御信号VBBENを電位発生回路300に出力する電位制御回路である。
【００１８】
図２は図１に示された本発明の実施の形態１におけるＤＲＡＭ100 のモード検出回路200の構成を示すブロック図である。図２において210はテストモードエントリー検出回路で、列アドレスストローブ信号/CASが行アドレスストローブ信号/RASがより先に立ち下がったことを検出信号ZCBRとして出力するCBR検出回路220、CBR検出回路220 からの検出信号ZCBRとライトイネーブル信号/WEが行アドレスストローブ信号/RASより先に立ち下がったことを検出する信号ZWBRによって検出信号WCBRを出力するWCBR検出回路230、検出信号WCBRを受けて高電位検出回路250を活性化する所定のパルス信号FSEHおよびSVAHを発生するパルス発生回路240 、アドレスピンAiPINから入力される高電位SVccを検出する高電位検出回路250、インバータ270、271、NAND280を含む。
【００１９】
高電位検出回路250 は二つのアドレスピンA0PINおよびA1PINに対応した高電位検出回路260a、260bを含み、高電位検出回路260a、260b共に同じ構成である。テパルス回路240 からのパルス信号FSEHおよびSVAHをを受け活性化された高電位検出回路260a、260b は外部アドレス信号A0およびA1から電源電位Vccよりも高い高電位SVccが入力されると高電位検出信号SVHF0およびSVHF1がH レベルとなり高電位SVccが入力さｘれたことを検出する。高電位検出信号SVHF0がLレベルSVHF1がHレベルの時、テストコード受け付け信号SVHがHレベルとなる。290 はテストコード受け付け信号SVHがHレベルの期間中に外部アドレス信号A0からH レベルすなわち電源電位Vccレベルの入力を受けて、各種テストコードのなかでVbbFORCE モードのテストコードを生成し、VbbFORCEモードの検出信号VBBFRCのH レベルを出力するテストコード生成回路である。
【００２０】
図３は図２に示されたCBR検出回路220の回路図であり、図４は図３に示されたCBR 検出回路の動作を示すタイミングチャートである。図３において221a、221b、221c、221dはインバータ、222a、222b、222c、222dはNANDである。図４のタイミングチャートに示すように行アドレスストローブ信号/RASがH レベルの間に列アドレスストローブ信号/CASがHレベルからLレベルになると次に行アドレスストローブ信号/RASがHレベルからLレベルに変化したのに応じてCBR検出信号ZCBRがHレベルからLレベルになる。その後、行アドレスストローブ信号/RASがLレベルからHレベルにもどるのに応じてCBR検出信号ZCBRがLレベルからHレベルになる。
【００２１】
図５は図２に示されたWCBR検出回路230 の回路図であり、図６は図５に示されたWCBR検出回路の動作を示すタイミングチャートである。図５において231 はライトイネーブル信号/WEが行アドレスストローブ信号/RAS より先に立ち下がったことを検出するZWBR検出回路で、インバータ231a、231bおよびNAND231c、231d、231e、231fを含むみ検出信号ZWBRを出力する。232はCBR検出信号ZCBR、ZWBR検出信号ZWBRが共にLレベルのとき、すなわち列アドレスストローブ信号/CAS が行アドレスストローブ信号/RASがより先に立ち下がり、かつ、ライトイネーブル信号/WEが行アドレスストローブ信号/RASより先に立ち下がったときにHレベルをとなるWCBR信号を出力する論理ゲートでインバータ232a、232b、232dとNAND232cを含む。
【００２２】
図６のタイミングチャートに示すように行アドレスストローブ信号/RAS がHレベルの間にライトイネーブル信号/WE がHレベルからLレベルになるとその後、行アドレスストローブ信号/RASがHレベルからLレベルに変化したのに応じてZWBR信号がHレベルからLレベルになる。同様に行アドレスストローブ信号/RASがH レベルの間に列アドレスストローブ信号/CASがHレベルからLレベルになると図４のタイミングチャートに示されるように行アドレスストローブ信号/RASがH レベルからLレベルに変化したのに応じてZCBR信号がH レベルからLレベルになる。ZWBR信号とZCBR信号が共にLレベルになると論理ゲート232から出力されるWCBR信号がLレベルからH レベルに変化する。その後、次に行アドレスストローブ信号/RASがLレベルからHレベルになったのに応じてZWBR信号とZCBR信号が共にLレベルからHレベルとなりWCBR検出信号がHレベルからLレベルになる。
【００２３】
図７は図２に示されたパルス発生回路240 の回路図であり、図８は図７に示されたパルス発生回路240の動作を示すタイミングチャートである。図８において241は行アドレスストローブ信号/RASを遅延させる遅延回路、242 はWCBR検出信号の立ち上がりに応じて立ち上がり行アドレスストローブ信号/RASの立ち上がりから遅延回路241によって定められる一定期間後に立ち下がる信号FSEを出力する論理回路で、NAND242a、インバータ242bで構成される。243は信号FSEを受けて信号FSE応じて、立ち上がりが早く、立ち下がりが遅いパルス信号FSEHと信号FSE応じて立ち上がりが遅く、立ち下がりが早いパルス信号SVAEを発生するパルス波形生成回路で、遅延回路243a、NAND243b、NOR243c、インバータ243d、243eを含む。
【００２４】
図８のタイミングチャートに示すように図５に示されたWCBR検出回路230 から出力されたWCBR検出信号LレベルからHレベルになるのに応じて信号FSEがLレベルからHレベルになる。これを受けてまずパルス信号FSEHがLレベルからH レベルになり、次に、パルス信号SVAEがLレベルからHレベルになる。行アドレスストローブ信号/RASのHレベルからLレベルへの変化が遅延回路241を経て論理回路242に伝わると信号FSEがH レベルからLレベルになる。これを受けてまずパルス信号SVAEがHレベルからLレベルになり、次に、パルス信号FSEHがHレベルからLレベルになる。
【００２５】
図９は図２に示された高電位検出回路260aまたは260bの回路図であり、図１０は図９に示された高電位検出回路260aまたは260bの動作を示すタイミングチャートである。図９において261はアドレスAiPINから与えられる高電位をSVccとするとSVcc-2Vthの電位がノードN261に現われる分圧回路で、アドレスAiPINノードと接地電位ノード1000との間に直列に接続されたNチャネルMOSトランジシタ261a、261bおよびパルス信号FSEHのH レベルを受け導通状態となるオン抵抗の十分大きいNチャネルMOSトランジシタ261cから構成される。262はVcc-Vthの電位がノードN262に現われる基準分圧回路で、電源電位ノード2000と接地電位ノード1000との間に直列に接続されたNチャネルMOSトランジシタ262a およびパルス信号FSEHのHレベルを受け導通状態となるオン抵抗の十分大きいNチャネルMOSトランジシタ261bから構成される。
【００２６】
263は比較回路でカレントミラー型差動増幅回路で構成され、パルス信号SVAEがHレベルになると活性化される。比較回路263は電源電圧ノード2000から並列に接続された二つのPチャネルMOSトランジシタ263a、263b、PチャネルMOSトランジシタ263aに接続され、分圧回路261 の出力ノードであるノードN261とゲートが接続されたNチャネルMOSトランジシタ263c、PチャネルMOSトランジシタ263bに接続され、基準分圧回路262の出力ノードであるノードN262とゲートが接続されたNチャネルMOSトランジシタ263d、カレントミラー型差動増幅回路263の活性化トランジスタであるパルス信号SVAEにより導通状態となるNチャネルMOSトランジシタ263eで構成される。264は比較回路263の比較結果を出力するノードN263と電源電位ノード2000との間に接続され、パルス信号FSEH がLレベルの時に導通状態となり、ノードN263の電位をプルアップして電源電位ノード2000 と等しくするPチャネルMOSトランジシタである。265は比較回路263 の比較結果を反転して高電位検出信号SVHFを出力するインバータである。
【００２７】
図１０のタイミングチャートに示すように図２に示されたパルス発生回路240から出力されたパルス信号FSEHがLレベルからHレベルになると分圧回路261 と基準分圧回路262が活性化され、ノードN261、N262 に分圧された電位が出力される。る。次に、パルス発生回路240から出力されたパルス信号SVAEがL レベルからHレベルになると比較回路263が活性化される。アドレスピンAiPINから高電位SVccが与えられるとノードN261の電位がSVccー2Vthとなる。ノードN261の電位SVccー2Vthと基準分圧回路の出力であるノードN262の電位Vcc-Vthとが比較回路263で比較され、ノードN261の電位SVccー2VthがノードN262の電位Vcc-Vth より高くなると高電位検出信号SVHFがLレベルからHレベルになってアドレスピンAiPIN から高電位SVcc＞Vcc＋2Vthが与えられたことを検出する。その後、パルス信号FSEHがHレベルからLレベルになるか、アドレスピンAiPINから高電位SVcc＞Vcc＋2Vth が与えられなくなると、高電位検出信号SVHFがHレベルからLレベルとなる。
【００２８】
図１１は図２に示されたテストコード生成回路280 の回路図であり、図１２は図１１に示されたテストコード生成回路280 の動作を示すタイミングチャートである。図１１において281、282、283、284はNANDであり図１２に示すように図２に示されたテストエントリー回路210から出力されたテストモード受け付け信号SVHがテストコード受け付け期間中であることを示すH レベルを示している間に、アドレスピンA0PINからHレベルが入力され、H レベルの時にVbbFORCEモードであることを示すVBBFRC信号が出力される。
【００２９】
図１３は図１に示された本発明の実施の形態１におけるＤＲＡＭ100 の電位発生回路群300の構成を示すブロック図である。図１３において310 はVbb発生回路、320はVpp発回路を示す。
【００３０】
次に、Vbb発生回路310の構成について図１３に基づき説明する。図１３において311は電位制御信号VBBENを受け、電位制御信号VBBENがHレベルの時に活性化され、クロック信号CLK1を発振するリングオシレータで、電位制御信号VBBEN で制御され、PチャネルMOSトランジスタ311p、NチャネルMOSトランジスタ311n、インバータ311bからなるクロックドインバータ311I、クロックドインバータ311Iの出力ノードから直列にk個接続されるインバータ311d1〜311dk、電位制御信号VBBENを反転するインバータ311a、ドライブ用の二つのインバータ311eを含む。312 はクロック信号CLK1 を受け、Vbb電位VBBTMPを発生するチャージポンプ回路で、インバータ312 、キャパシタ312c1、312c2、PチャネルMOSトランジシタ312p1、312p2、312p3、312p4を含む。リングオシレータ311とチャージポンプ回路312で第一のVbb発生回路310aが構成される。313は、電位制御信号
VBBEN によって活性化が指示された時に行アドレスストローブ信号/RAS  、または、列アドレスストローブ信号/CASに同期してクロック信号CLK2を出力するクロック回路で、行アドレスストローブ信号/RAS、または、列アドレスストローブ信号/CASを反転するインバータ313a、電位制御信号VBBENとインバータ313a の出力を入力とするNANDを含む。クロック回路313とチャージポンプ回路312で第二のVbb発生回路310bが構成される。
【００３１】
図１４は図１３に示されたVbb発生回路310b の動作を示すタイミングチャートである。電位制御信号VBBENがHレベルになり電位発生回路に活性化を指示すると、行アドレスストローブ信号/RASに同期してCLK2が発振され、チャージポンプ回路312がVbb電位に電位を供給し、Vbb電位VBBTMPが降下する。図１３に示されたVbb発生回路の供給限界電位は-（Vcc＋Vth） となる。ここで、発生電位の絶対値をより大きくすることを電位を供給するとした。すなわち、Vbb 発生回路では、より深いVbb電位を、Vpp発生回路では、より高いVpp 電位を発生させる時電位を供給する、とする。
【００３２】
図１５は図１に示された電位制御回路400 の構成を示すブロック図である。図１５において410はモード検出回路200から出力されたモード検出信号VBBFRCに応じてVbbFORCEモード時に第二の検出回路430を活性化し、選択回路440に第二の検出回路430 の検出信号VBBEFRCを電位制御信号VBBENとして選択させるFORCEA信号を出力するFORCE信号発生回路、420はVbb発生回路310の出力電位VBBTMPが予め定められた電位レベルに達したのを検出す第一の検出回路、430はFORCE信号発生回路410からFORCEA信号を受けVbb発生回路310 の出力電位VBBTMPが外部のアウトプットイネーブルピン/OEPIN から与えられた外部基準電位VBBOEレベルに達したのを検出する第二の検出回路、440はFORCE信号発生回路410からFORCEA信号を受けFORCEA信号がHレベルの時すなわちVbbFORCEモード時に第二の検出回路の検出信号VBBEFRCを電位制御信号VBBENとして出力し、FORCEA信号がLレベルの時すなわちVbbFORCEモード以外の時に第一の検出回路の検出信号VBBENRMを電位制御信号VBBENとして出力する選択回路である。
【００３３】
図１６は図１５に示されたFORCE 信号発生回路の構成を示す回路図である。図１６において411はVbbFORCE モード検出信号を入力とするレベルシフト回路で、インバータ411a、PチャネルMOS トランジスタ411p1 、411p2、NチャネルMOSトランジスタ411n1、411n2からなる。412はレベルシフト回路411の出力を反転するインバータ、413はインバータ412の出力を入力とするレベルシフト回路で、インバータ413a、PチャネルMOSトランジスタ413p1、413p2、NチャネルMOSトランジスタ413n1、413n2からなり、Lレベルの出力が接地電位VssからVBBTMP電位にレベル変換するようにNチャネルMOSトランジスタ413n1、413n2には接地電位ノード1000の代わりVbb電位ノード3000が接続されている。414はレベルシフト回路413 の第一の出力ノードN414 に現われる信号を入力とし、反転してFORCEA信号を出力するPチャネルMOSトランジスタ414p とNチャネルMOSトランジスタ414nから構成されるインバータで、NチャネルMOSトランジスタ414n は接地電位ノード1000の代わりVbb電位ノード3000が接続されている。415はレベルシフト回路413の第二の出力ノードN415に現われる信号を入力とし、反転してZFORCEA信号を出力するPチャネルMOSトランジスタ415pとNチャネルMOSトランジスタ415n から構成されるインバータで、NチャネルMOSトランジスタ415nは接地電位ノード1000 の代わりVbb電位ノード3000が接続されている。
【００３４】
以上のように構成されたFORCE信号発生回路410では、VbbFORCEモード検出信号VBBFRCがLレベルからHレベルに変化すると、FORCEA信号がLレベルからHレベルに変化し、ZFORCEA信号がLレベルからH レベルに変化する。また、VbbFORCEモード検出信号VBBFRCがHレベルからLレベルに変化すると、FORCEA信号がHレベルからLレベルに変化し、ZFORCEA信号がHレベルからL レベルに変化する。但し、FORCEA信号、ZFORCEA信号共にLレベルはVbb電位VBBTMPと同じ電位である。
【００３５】
図１７は図１５に示された第一の検出回路420 の構成を示す回路図である。図１７において421は電源電位ノード2000と接地電位ノード1000 の間に電流源421aと抵抗素子421rが直列に接続され、N421に予め定められた電位を出力する分圧回路、422はVbb電位VBBTMPが所定の電位になるに達したこと検知する比較回路で、PチャネルMOSトランジスタ422p1、422p2、NチャネルMOSトランジスタ422n1、422n2、抵抗素子422r1 から構成される。電源電位ノード2000と接地電位ノード1000との間にPチャネルMOSトランジスタ422p2、NチャネルMOSトランジスタ422n2が直列に接続され、その接続ノードN421 から第一の検知信号Bを出力する。電源電位ノード2000とVbb電位ノード3000 との間にPチャネルMOSトランジスタ422p1、NチャネルMOSトランジスタ422n1 、抵抗素子422r1が直列に接続され、その接続ノードN422から第二の検知信号A を出力する。PチャネルMOSトランジスタ422p1とPチャネルMOSトランジスタ422p2のゲートは共にN422に接続され、NチャネルMOSトランジスタ422n1とNチャネルMOSトランジスタ422n2のゲートは共にN421に接続されている。423はカレントミラー型差動増幅回路でノードN421に現われる電位BとノードN422に現われる電位Aとをの差を増幅し、PチャネルMOSトランジスタ423p1、423p2、NチャネルMOSトランジスタ423n1 、423n2を含む。424は差動増幅回路423の出力を入力とするレベルシフト回路でPチャネルMOSトランジスタ424p1、424p2、NチャネルMOSトランジスタ424n1、424n2 、インバータ424aを含む。425はレベルシフト回路424の出力をドライブするドライブ用インバータである。
【００３６】
図１８は図１７に示された第一の検出回路の動作を示すタイミングチャートである。まず、Vbb電位VBBTMPが接地電位ノード1000の電位Vssと等しい時、比較回路422の抵抗素子422r1 のためNチャネルMOSトランジスタ422n1とNチャネルMOSトランジスタ422n2のゲート・ソース間電圧はNチャネルMOSトランジスタ422n2の方が大きいので、NチャネルMOSトランジスタ422n2がNチャネルMOSトランジスタ422n1に比べ強く導通状態となり、ノードN421の電位BよりノードN422の電位Aが高くなる。差動増幅回路423は、ノードN421 の電位BとノードN422の電位Aを電位差を増幅し、差動増幅回路423の出力ノードN423 の電位CがLレベルとなり、レベルシフト回路424、ドライブ用インバータ425によってアナグ信号からデジタル信号へ変換された電位制御信号VBBENRMがLレベルとなる。その後、Vbb電位VBBTMP の下降にしたがって比較回路422のNチャネルMOSトランジスタ422n1とNチャネルMOSトランジスタ422n2 のゲート・ソース間電圧の大小が入れ替わり、NチャネルMOSトランジスタ422n1がNチャネルMOSトランジスタ422n2に比べ強く導通状態となり、ノードN421の電位BはHレベル、ノードN422の電位AはLレベルへと移っていく。この電位変化に応じて差動増幅回路423 の出力ノードN423の電位CはHレベルへと移り、レベルシフト回路424、ドライブ用インバータ425によってアナグ信号からデジタル信号へ変換された電位制御信号VBBENRMがLレベルからHレベル変化する。
【００３７】
図１９は図１５に示された第二の検出回路を示す回路図である。図１９において431はVbbFORCEモード時にノードN431 からVBBOE＋Vthのレベルを出力する分圧回路で、VbbFORCEモード時すなわち、FORCE信号がH レベルで、ZFORCE信がLレベルの時に導通するPチャネルMOSトランジスタ431p1とNチャネルMOSトランジスタ431n1からなるトランスミッションゲート431a と外部基準電位VBBOEが与えられるノード4000の間に接続されたNチャネルMOSトランジスタ431n2で構成される。
【００３８】
432は比較回路で、電源電位ノード2000とVbb電位ノード3000との間にカレントミラー用PチャネルMOSトランジスタ432p1、FORCE信号がHレベルで、ZFORCE信がLレベルの時に導通するPチャネルMOSトランジスタ432p2 とNチャネルMOSトランジスタ432n2からなるトランスミッションゲート432a、NチャネルMOSトランジスタ432n1、抵抗素子432r1が直列に接続され、電源電位ノード2000と外部基準電位VBBOEが与えられるノード4000との間にカレントミラー用PチャネルMOSトランジスタ432p3、FORCE信号がHレベルで、ZFORCE信がLレベルの時に導通するPチャネルMOSトランジスタ432p4とNチャネルMOSトランジスタ432n4からなるトランスミッションゲート432b、NチャネルMOSトランジスタ432n3、抵抗素子432r2が直列に接続され、PチャネルMOSトランジスタ432p1のゲートとPチャネルMOSトランジスタ432p3のゲートがPチャネルMOSトランジスタ432p1 とトランスミッションゲート432aの接続ノードN432aに接続され、カレントミラーの構成となっている。PチャネルMOSトランジスタ432p3とトランスミッションゲート432b の接続ノードN432bとし、電源電位ノード1000と接続ノードN432aと接続ノードN432bの間に並列に接続されたPチャネルMOSトランジスタ432p5、432p6はFORCE信号がHレベルの時、非導通状態となる。433はFORCE信号がH レベルの時に活性化されるカレントミラー型差動増幅回路でノードN432a、N432bに現われる電位差を増幅する。434、436はインバータ、435はレベルシフト回路、437は436はZFORCE信号がHレベルの時導通し、差動増幅回路433の出力ノードN433の電位を接地電位ノード1000と等しくNチャネルMOSトランジスタである。
【００３９】
図２０は図１９に示された第二の検出回路の動作を示すタイミングチャートである。図２０においてアウトプットイネーブルピン/OEPINから与えられる外部基準電位VBBOEの電位変化を点線で示し、VBBOE がVbb電位よりも深いレベルの場合を説明する。外部基準電位VBBOEの電位がVbb電位VBBTMPより深い時、NチャネルMOSトランジスタ432n1とNチャネルMOSトランジスタ432n4のゲート・ソース間電圧はNチャネルMOSトランジスタ432n4 の方が大きいので、NチャネルMOSトランジスタ432n4がNチャネルMOSトランジスタ432n1に比べ強く導通状態となり、ノードN432bの電位がノードN432aの電位より低くなる。差動増幅回路423は、ノードN432bの電位とノードN432aの電位との電位差を増幅し、ノードN433の電位がLレベルとなって電位制御信号VBBEFRCがLレベルとなり、安定する。
【００４０】
図２１は図１５に示された選択回路440の回路図である。図２１において441は第一の検出回路420の出力ノードとノードN443 との間に接続されたトランスミッションゲートで、PチャネルMOSトランジスタ441pとNチャネルMOSトランジスタ441nで構成され、FORCEA信号がLレベル、ZFORCEA 信号がHレベルの時に導通状態となる。442は第二の検出回路430の出力ノードとノードN443との間に接続されたトランスミッションゲートで、PチャネルMOSトランジスタ442pとNチャネルMOSトランジスタ442nで構成され、FORCEA信号がH レベル、ZFORCEA信号がLレベルの時に導通状態となる。443はインバータでノードN443 に現われる信号を反転させ、電位制御信号VBBENを出力する。
【００４１】
以上のように構成された本発明の実施の形態１におけるDRAMの動作について図２２に基づいて説明する。図２２において、（a）は行アドレスストローブ信号/RASの電位変化、（b）は列アドレスストローブ信号/CAS の電位変化、（c）はライトイネーブル信号/WEの電位変化、（d）はアウトプットイネーブル信号/OE の電位変化、（e）アドレス信号A0の電位変化、（f）アドレス信号A1の電位変を示し（a）〜（f）は外部より入力される信号の電位変化を示している。（g）〜（l）は、（a）〜（f）に示される外部入力信号によって発生される内部信号の電位変化を示す。（g）はテストコード受け付け信号SVHの電位変化、（h）はVbb電位VBBTMPの電位変化および外部基準電位VBBOEの電位変化を示す。（i）はVbbFORCEモードを示すモード検出信号VBBFRC の電位変化、（j）は第一の検出回路の検出信号VBBENRMの電位変化、（k）は第二の検出回路の検出信号VBBEFRC の電位変化、（l）は電位制御信号VBBENの電位変化を示す。
【００４２】
まず、図２２において、期間T0はDRAM100が外部から電源を投入（電源電位Vcc）されてからVbb 電位が予め定められた所定の電位に安定するまでの期間を示す。時刻T00で電源が投入された時、Vbb 電位VBBTMPは接地電位Vssであるため図１７に示される第一の検出回路420の比較回路422のNチャネルMOSトランジスタ422n2がNチャネルMOSトランジスタ422n1より強く導通状態となり、第一の検出回路420の検出信号VBBENRMがLレベルを示す。選択回路440はこれを受けて電位制御信号VBBENのHレベルをVbb発生回路へ伝え、これによってVbb発生回路が活性化を指示されて、Vbb電位が供給される。すなわち、Vbb電位VBBTMPが降下する。
【００４３】
次に、時刻T10で、Vbb電位VBBTMPが、予め定められた所定の電位に達すると今度は、図１７に示される第一の検出回路420の比較回路422のNチャネルMOSトランジスタ422n1がNチャネルMOSトランジスタ422n2より強く導通状態となり、第一の検出回路420の検出信号VBBENRMがLレベルからHレベルに変化する。選択回路440はこれを受けて電位制御信号VBBENをHレベルからLレベルとし、Vbb 発生回路へ伝え、これによってVbb発生回路が非活性化を指示されて、Vbb電位の供給が停止される。すなわち、Vbb電位VBBTMPの降下が停止する。
【００４４】
以後、期間T1は、Vbb 電位VBBTMPの安定期間を示す。図２３はこの安定期間T0のVbb電位VBBTMPの微妙な電位変化を示す。時刻T10でVBBTMPが予め定められた所定の電位VBBREFに達し、この電位より深くなると電位制御信号VBBENをHレベルからLレベルとなり、Vbb発生回路への電位の供給が停止される。電位の供給が停止されればVbb電位VBBTMPは少しづつ上昇し、時刻T11で電位VBBREFより浅くなる。すると今度は、電位制御信号VBBENをLレベルからHレベルとなり、Vbb発生回路への電位の供給が再開される。以上の動作の繰り返しでVbb 電位VBBTMPは予め定められた所定の電位VBBREFで微妙に変化を繰り返している。
【００４５】
次に、期間T2でVbbFORCEテストモードに入る。まず、外部入力信号から行アドレスストローブ信号/RAS、列アドレスストローブ信号/CAS、ライトイネーブル信号/WEがWCBRのタイミングで入力され、アドレス信号A0 に高電位SVccが与えられると、図２に示されるテストモードエントリー回路がテストコード受け付け期間中であることを示すテストコード受け付け信号SVHがHレベルとなる。この時、アドレス信号A1からHレベルを与えると、図２に示されるテストコード生成回路がVbbFORCEテストモード検出信号をHレベルとし、VbbFORCEテストモードに入る。VbbFORCEテストモードに入ると、図１５に示される第二の検出回路430 が活性され、第二の検出回路430の検出信号VBBEFRCが第一の検出回路420の検出信号VBBENRMの代わりに電位制御信号VBBENとしてVbb発生回路を制御する。
【００４６】
まず、期間T2ではアウトプットイネーブルピン/OEPINから与えられる外部基準電位VBBOEがVBBREFより深い場合について示してある。時刻T21でVbbFORCEテストモード検出信号がLレベルからH レベルになるとそれに応じて第二の検出回路430が活性化される。図１９の第二の検出回路430のVbb電位ノード3000に現われる電位VBBTMP 外部基準電位ノー4000ド現われる電位VBBOが比較回路432よって比較される。今、期間T2では外部基準電位VBBOEがVBBREFより深いので比較回路432の出力ノードN432bに現われる電位よりN432aに現われる電位の方が高くこの電位差を差動増幅回路433で増幅し、第二の検出回路430の出力がLレベルとなり、VbbFORCEモード期間であるため選択回路440がVBBEFECに応じて電位制御信号VBBENをHレベルとする。このためVbb発生回路は活性化されVbb 電位を供給し、VBBTMPはVBBOEに達するまで降下する。Vbb電位VBBTMPがVBBOEに達すると期間T1と同じ外部基準電位VBBOEでの安定状態となる。
【００４７】
次に、期間T3ではアウトプットイネーブルピン/OEPINから与えられる外部基準電位VBBOEがVBBREFより浅い場合について示してある。時刻T30で外部基準電位VBBOE が図２２の点線で示されるように浅く変化すると、それに応じて第二の検出回路430の比較回路432の出力ノードN432bに現われる電位よりN432aに現われる電位の方が低くなる。この電位差を差動増幅回路433で増幅し、第二の検出回路430の出力がHレベルとなり、VbbFORCE モード期間であるため選択回路440がVBBEFECに応じて電位制御信号VBBENをL レベルとする。このためVbb発生回路は非活性化されVbb電位の供給を停止する。VBBTMPはVBBOEに達するまで上昇し、Vbb電位VBBTMPがVBBOEに達すると期間T1と同じ外部基準電位VBBOEでの安定状態となる。
【００４８】
その後、期間T4に示されるように、外部入力信号から行アドレスストローブ信号/RAS、列アドレスストローブ信号/CAS、ライトイネーブル信号/WE がWCBRのタイミングで入力され、アドレス信号A0に高電位SVccが与えられ、アドレス信号A1にLレベルが与えられると、テストモードがリセットされる。
【００４９】
以上、本発明の実施の形態１におけるDRAMのVbb 電位をアウトプットイネーブルピン/OEPINから入力される電位でコントロールするVBBFORCEモードについてせ説明したが、Vbb発生回路だけでなく、Vpp発生回路等にも適用できる。また、アウトプットイネーブルピン/OEPINを外部基準電位入力のピンとして、使用したが、その他のピンでも可能である。
【００５０】
また、図２５はテストコード生成回路の他の例であり、このように構成することによってアドレス信号A0、A2、A3をデコードしてTC1〜TC4 の4種類のテストモードを設け仕分けることも可能である。
【００５１】
【発明の効果】
本発明によれば、外部から入力された信号に応じて、所定のモードであることを検出すモード検出回路と、電位制御回路に発生電位の電位をコントロールされる電位発生回路と、電位発生回路の電位供給を外部からコントロールできる電位制御回路とを備えた半導体装置が得られるという効果がある。
【００５２】
さらに、所定のモード時に、第一の検出回路と第二の検出回路の検出信号を選択して電位制御信号として電位発生回路に活性、非活性を指示する電位制御回路を備えた半導体装置が得られるという効果がある。
【００５３】
さらに、接地電位Vssと電源電位Vccの間にない電位の大小を比較できる第二の検出回路を備えた半導体装置が得られるという効果がある。
【図面の簡単な説明】
【図１】  この発明の実施の形態１のDRAMのブロック図である。
【図２】  この発明の実施の形態１におけるモード検出回路のブロック図である。
【図３】  この発明の実施の形態１におけるCBR 検出回路の回路図である。
【図４】  この発明の実施の形態１のCBR 検出回路の動作を示すタイミングチャートである。
【図５】  この発明の実施の形態１におけるWCBR検出回路の回路図である。
【図６】  この発明の実施の形態１のWCBR検出回路の動作を示すタイミングチャートである。
【図７】  この発明の実施の形態１におけるパルス発生回路である。
【図８】  この発明の実施の形態１におけるパルス発生回路の動作を示すタイミングチャートである。
【図９】  この発明の実施の形態１における高電位検出回路の回路図である。
【図１０】  この発明の実施の形態１における高電位検出回路の動作を示すタイミングチャートである。
【図１１】  この発明の実施の形態１におけるテストコード生成回路の回路図である。
【図１２】  この発明の実施の形態１におけるテストコード生成回路の動作を示すタイミングチャートである。
【図１３】  この発明の実施の形態１における電位発生回路群を示す図である。
【図１４】  この発明の実施の形態１におけるＶbb発生回路の動作を示すタイミングチャートである。
【図１５】  この発明の実施の形態１における電位制御回路のブロック図である。
【図１６】  この発明の実施の形態１におけるFORCE 信号発生回路の回路図である。
【図１７】  この発明の実施の形態１における第一の検出回路の回路図である。
【図１８】  この発明の実施の形態１における第一の検出回路の回路図の動作を示すタイミングチャートである。
【図１９】  この発明の実施の形態１における第二の検出回路の回路図である。
【図２０】  この発明の実施の形態１における第二の検出回路の回路図の動作を示すタイミングチャートである。
【図２１】  この発明の実施の形態１における選択回路の回路図である。
【図２２】  この発明の実施の形態１におけるDRAMの動作を示すタイミングチャートである。
【図２３】  この発明の実施の形態１における図２２に示される期間T1の動作を示すタイミングチャートである。
【図２４】  この発明の実施の形態１における他のテストコード生成回路を示す回路図である。
【図２５】  従来のモニタ回路を示すブロック図である。
【図２６】  従来の高電位検出回路を示す回路図である。
【図２７】  従来の出力バッファの動作を示すイミングチャートである。
【図２８】  従来のシグニチャーモード信号発生回路の動作を示すイミングチャートである。
【図２９】  従来の出力バッファの動作を示すイミングチャートである。
【符号の説明】
100    ＤＲＡＭ
200    モード検出回路
300    電位制御回路
310    Vbb発生回路
320    Vpp発生回路
400    電位発生回路
420    第一の検出回路
430    第二の検出回路
432    比較回路
432a，432b  スイッチ回路
432p1，432p2，432p3，432p4  PチャネルMOSトランジスタ
432n1，432n2，432n3，432n4  NチャネルMOSトランジスタ
432r1，432r2  抵抗素子
1000  接地電位ノード
2000  電源電位ノード
3000  Vbb電位ノード
4000  外部基準電位ノード
【図１】
0003738070.tif 000002
【図２】
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【図３】
0003738070.tif 000004
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
0003738070.tif 000009
【図９】
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【図１０】
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【図１１】
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【図１２】
0003738070.tif 000013
【図１３】
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【図１４】
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【図１５】
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【図１６】
0003738070.tif 000017
【図１７】
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【図１８】
0003738070.tif 000019
【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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