(57)【特許請求の範囲】
【請求項１】
データを入力するデータ受信器の前記データのデューティサイクルを実質的に５０％に補正するデューティサイクル補正回路において、
外部クロック信号が入力されて、前記外部クロック信号のデューティサイクルエラーに各々比例するが、その比率の異なる少なくとも２つのデューティサイクル制御信号と、内部クロック信号とを発生するクロックデューティサイクル補正器と、
第１基準電圧を発生する第１基準電圧発生器と、
前記第１基準電圧と前記少なくとも２つのデューティサイクル制御信号とを組合せて第２基準電圧を発生し、該第２基準電圧を、前記データのデューティサイクルと前記内部クロック信号によってデューティサイクルを実質的に５０％に調整する前記データ受信器に入力する第２基準電圧発生器とを具備することを特徴とするデューティサイクル補正回路。
【請求項２】
前記第２基準電圧発生器は、前記第１基準電圧と前記少なくとも２つのデューティサイクル制御信号とを加算及び増幅することを特徴とする請求項１に記載のデューティサイクル補正回路。
【請求項３】
前記第２基準電圧は、前記外部クロック信号のデューティサイクルが５０％より短いと前記第１基準電圧より低く、前記外部クロック信号のデューティサイクルが５０％より長いと前記第１基準電圧より高いことを特徴とする請求項１に記載のデューティサイクル補正回路。
【請求項４】
前記第２基準電圧発生器は、
前記第２デューティサイクル制御信号を反転させる第１バッファと、
前記第１基準電圧、前記第１デューティサイクル制御信号及び前記バッファの出力を加算する演算増幅部と、
前記演算増幅部の出力を反転させて、前記第２基準電圧として発生する第２バッファとを具備することを特徴とする請求項１に記載のデューティサイクル補正回路。
【請求項５】
前記第１バッファは、前記第２デューティサイクル制御信号を反転入力とし、非反転入力は接地された演算増幅器を具備することを特徴とする請求項４に記載のデューティサイクル補正回路。
【請求項６】
前記演算増幅部は、前記第１基準電圧、前記第１デューティサイクル制御信号及び前記バッファの出力を反転入力とし、非反転入力は接地された演算増幅器を具備することを特徴とする請求項４に記載のデューティサイクル補正回路。
【請求項７】
前記第２バッファは、前記演算増幅器の出力を反転入力とし、非反転入力は接地された演算増幅器を具備することを特徴とする請求項４に記載のデューティサイクル補正回路。
【請求項８】
前記第１デューティサイクル制御信号は、前記外部クロック信号のデューティサイクルが５０％より長ければ前記第２デューティサイクル制御信号より大きく、前記外部クロック信号のデューティサイクルが５０％より短ければ前記第２デューティサイクル制御信号より小さいことを特徴とする請求項３に記載のデューティサイクル補正回路。
【請求項９】
多数個のパッドと、
前記多数個のパッドの中の第１パッドを通じて外部クロック信号が入力されて、前記外部クロック信号のデューティサイクルエラーに各々比例するが、その比率の異なる第１及び第２デューティサイクル制御信号及び前記外部クロック信号のデューティサイクルが補正された内部クロック信号を発生するクロックデューティサイクル補正器を含む遅延同期ループと、
第１基準電圧を発生する第１基準電圧発生器と、
前記第１基準電圧と前記第１及び第２デューティサイクル制御信号が入力されて、前記第１基準電圧と前記第１及び第２デューティサイクル制御信号を加算及び増幅して、第２基準電圧を発生する第２基準電圧発生器と、
前記多数個のパッドの中の第２パッドを通じて外部から入力されるデータと前記内部クロック信号及び前記第２基準電圧とが入力されて、前記内部クロック信号に応答して前記データと前記第２基準電圧とを比較及び増幅して、前記データのデューティサイクルを補正する入力受信器とを具備することを特徴とするメモリ集積回路。
【請求項１０】
前記メモリ集積回路はラムバスＤＲＡＭであることを特徴とする請求項９に記載のメモリ集積回路。
【請求項１１】
前記入力受信器は、前記データの電圧レベルをＣＭＯＳレベルに変換することを特徴とする請求項９に記載のメモリ集積回路。
【請求項１２】
前記第１パッドに２つの入力受信器を連結し、１つの入力受信器は前記内部クロック信号の上昇エッジに同期して前記データを受け入れ、他の１つの入力受信器は前記内部クロック信号の下降エッジに同期して前記データを入力することを特徴とする請求項９に記載のメモリ集積回路。
【請求項１３】
入力データのデューティサイクルを補正するデューティサイクル補正方法において、
外部クロック信号のデューティサイクルエラーに各々比例するが、その比率の異なる第１及び第２デューティサイクル制御信号と、内部クロック信号と、第１基準電圧とを各々発生させ、
前記第１基準電圧、前記第１及び第２デューティサイクル制御信号を加算及び増幅して、第２基準電圧を発生し、
前記入力データと前記第２基準電圧とを比較及び増幅して、前記内部クロック信号によって前記入力データのデューティサイクルを補正することを特徴とするデューティサイクルの補正方法。
【請求項１４】
前記第１デューティサイクル制御信号と前記第２デューティサイクル制御信号との差は、前記第２デューティサイクルが５０％より短いと負の値を有し、前記外部クロック信号のデューティサイクルが５０％より長いと正の値を有することを特徴とする請求項１３に記載のデューティサイクルの補正方法。
【請求項１５】
デューティサイクル補正回路を有するメモリ集積回路において、
前記デューティサイクル補正回路が、
外部クロック信号が入力されて、前記外部クロック信号のデューティサイクルエラーに各々比例するが、その比率の異なる少なくとも２つのデューティサイクル制御信号と、内部クロック信号とを発生するクロックデューティサイクル補正器と、
第１基準電圧を発生する第１基準電圧発生器と、
前記第１基準電圧と前記少なくとも２つのデューティサイクル制御信号とを組合せて第２基準電圧を発生し、該第２基準電圧を、前記データのデューティサイクルと前記内部クロック信号によってデューティサイクルを実質的に５０％に調整する前記データ受信器に入力する第２基準電圧発生器とを具備することを特徴とするメモリ集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はメモリ集積回路に係り、特に不完全なデューティサイクルを有するデータを入力して完全な（例えば５０％の）デューティサイクルを有するデータとして補正して出力するデューティサイクル補正回路及びその方法、デューティサイクル補正回路を有するメモリ集積回路に関する。
【０００２】
【従来の技術】
最近のメモリ集積回路は短時間に多くのデータを処理するために数百ＭＨｚの高周波数で動作し、クロック信号の２つの変換点でデータを処理する。前記動作を遂行するためには、外部から入力されるクロック信号のデューティサイクルを５０％に回復する回路が使われ、前記回路から出力されるクロック信号を利用してデータを入力する必要がある。
【０００３】
図１は、従来の技術によるラムバス（Ｒａｍｂｕｓ）ＤＲＡＭの入力受信器のブロック図である。図１を参照すれば、従来の技術による入力受信器１０１は、クロック信号ＰＣＬＫとデータＤＢ及び基準電圧Ｖｒｅｆを入力し、前記データＤＢの電圧レベルを変換して出力する。外部からラムバスＤＲＡＭに入力されるデータは一般的にＴＴＬ（Ｔｒａｎｓｉｓｔｏｒ  Ｔｒａｎｓｉｓｔｏｒ  Ｌｏｇｉｃ）レベルで、ラムバスＤＲＡＭの内部で動作する信号は全てＣＭＯＳ（ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）レベルである。従って、入力受信器１０１は、入力されるデータＤＢと基準電圧Ｖｒｅｆとの差を増幅して、データＤＢをＴＴＬレベルからＣＭＯＳレベルに変換して出力する。クロック信号ＰＣＬＫはデューティサイクルが補正された信号である。
【０００４】
データＤＢとクロック信号ＰＣＬＫのデューティサイクルが全て５０％の場合、図２Ａに示されるように、データＤＢのセットアップタイム（ｔｓ）及びホールドタイム（ｔｈ）の合計は５０％である。この場合に、ラムバスＤＲＡＭはセットアップタイム（ｔｓ）とホールドタイム（ｔｈ）の最大のマージンを有することができる。しかし、データＤＢとクロック信号ＰＣＬＫのデューティサイクルが許容範囲である４０％になれば、図２Ｂに示されるように、クロック信号ＰＣＬＫのデューティサイクルはラムバスＤＲＡＭの内部で５０％に回復されて動作するが、データＤＢはそのまま入力受信器１０１に入力される。この場合、デューティサイクルが４０％に縮まった区間のセットアップタイム（ｔｓ）とホールドタイム（ｔｈ）は、５０％デューティサイクルを有するデータに比べて減少する。データＤＢとクロック信号ＰＣＬＫのデューティサイクルが許容範囲である６０％になれば、セットアップタイム（ｔｓ）とホールドタイム（ｔｈ）は、５０％のデューティサイクルを有するデータに比べて増加する。
【０００５】
前述したように、データのデューティサイクルが５０％より短くなったり長くなったりすると、データの片エッジのセットアップタイム（ｔｓ）とホールドタイム（ｔｈ）が減少したり増加して、マージンがそれだけ減少する。
【０００６】
【発明が解決しようとする課題】
本発明が達成しようとする技術的課題は、不完全なデューティサイクルを有するデータのデューティサイクルを実質的に５０％に補正するデューティサイクル補正回路を提供することにある。
【０００７】
本発明が達成しようとする他の技術的課題は、前記デューティサイクル補正回路を具備するメモリ集積回路を提供することにある。
【０００８】
本発明が達成しようとするさらに他の技術的課題は、データのデューティサイクルを補正する方法を提供することにある。
【０００９】
【課題を解決するための手段】
前記の技術的課題を達成するために、本発明は、クロック信号が入力されて、前記クロック信号のデューティサイクルエラーに各々比例するが、その比率が異なる第１及び第２デューティサイクル制御信号と前記クロック信号のデューティサイクルが補正された内部クロック信号とを発生するクロックデューティサイクル補正器と、第１基準電圧を発生する第１基準電圧発生器と、前記第１基準電圧と前記第１及び第２デューティサイクル制御信号が入力されて、前記第１基準電圧と前記第１及び第２デューティサイクル制御信号を加算及び増幅して、第２基準電圧を発生する第２基準電圧発生器と、データと前記第２基準電圧及び前記内部クロック信号が入力されて、前記内部クロック信号に同期して前記データと前記第２基準電圧とを比較及び増幅して、前記データのデューティサイクルを補正するデータ受信器とを具備するデューティサイクル補正回路を提供する。
【００１０】
前記他の技術的課題を達成するために、本発明は、多数個のパッドと、前記多数個のパッドの中の第１パッドを通じて外部クロック信号が入力されて、前記外部クロック信号のデューティサイクルエラーに各々比例するが、その比率が異なる第１及び第２デューティサイクル制御信号及び前記外部クロック信号のデューティサイクルが補正された内部クロック信号を発生するクロックデューティサイクル補正器を含む遅延同期ループと、第１基準電圧を発生する第１基準電圧発生器と、前記第１基準電圧と前記第１及び第２デューティサイクル制御信号とが入力されて、前記第１基準電圧と前記第１及び第２デューティサイクル制御信号とを加算及び増幅して、第２基準電圧を発生する第２基準電圧発生器と、前記多数個のパッドの中の他の１つのパッドを通じて外部から入力されるデータと前記内部クロック信号及び前記第２基準電圧とが入力されて、前記内部クロック信号に応答して前記データと前記第２基準電圧とを比較及び増幅して、前記データのデューティサイクルを補正する入力受信器とを具備するメモリ集積回路を提供する。
【００１１】
前記さらに他の技術的課題を達成するために、本発明は、入力データのデューティサイクルを補正するデューティサイクル補正方法において、クロック信号のデューティサイクルエラーに各々比例するが、その比率が異なる第１及び第２デューティサイクル制御信号と第１基準電圧とを各々発生させ、前記第１基準電圧、前記第１及び第２デューティサイクル制御信号を加算及び増幅して、第２基準電圧を発生し、前記入力データと前記第２基準電圧とを比較及び増幅して前記データのデューティサイクルを補正するデューティサイクルの補正方法を提供する。
【００１２】
本発明によって、入力されるデータのデューティサイクルが不完全な場合、そのデューティサイクルを補正してセットアップタイムとホールドタイムの最大マージンを有することができる。
【００１３】
【発明の実施の形態】
以下、添付した図面を参照して、本発明の実施の形態をより詳細に説明する。
【００１４】
図３は、本実施の形態に係るデューティサイクル補正回路のブロック図である。
【００１５】
図３を参照すれば、本実施の形態によるデューティサイクル補正回路は、第１基準電圧発生器３１１、クロックデューティサイクル補正器３３１、第２基準電圧発生器３２１を含み、発生信号をデータ受信器３４１に入力する。
【００１６】
第１基準電圧発生器３１１は、所定レベルの第１基準電圧Ｖｒｅｆ１を発生する。第１基準電圧Ｖｒｅｆ１は直流電圧である。
【００１７】
クロックデューティサイクル補正器３３１は、外部クロック信号ＣＬＫが入力されて、第１デューティサイクル制御信号ｄｃｃと第２デューティサイクル制御信号ｄｃｃｂ及び内部クロック信号ＰＣＬＫを発生する。第１及び第２デューティサイクル制御信号ｄｃｃ、ｄｃｃｂは、外部クロック信号ＣＬＫのデューティサイクルエラーに各々比例するが、その比率は違う。即ち、外部クロック信号ＣＬＫのデューティサイクルが５０％であれば、第１及び第２デューティサイクル制御信号ｄｃｃ、ｄｃｃｂはその値が同一である。しかし、外部クロック信号ＣＬＫのデューティサイクルが５０％より長ければ、第１デューティサイクル制御信号ｄｃｃは第２デューティサイクル制御信号ｄｃｃｂより大きく、外部クロック信号ＣＬＫのデューティサイクルが５０％より短ければ、第１デューティサイクル制御信号ｄｃｃは第２デューティサイクル制御信号ｄｃｃｂより小さい。
【００１８】
例えば、外部クロック信号ＣＬＫのデューティサイクルが５０％であれば、第１及び第２デューティサイクル制御信号ｄｃｃ、ｄｃｃｂはどちらも１．２Ｖで、外部クロック信号ＣＬＫのデューティサイクルが６０％であれば、第１及び第２デューティサイクル制御信号ｄｃｃ、ｄｃｃｂは各々１．４Ｖと１．０Ｖであり、外部クロック信号ＣＬＫのデューティサイクルが４０％であれば、第１及び第２デューティサイクル制御信号ｄｃｃ、ｄｃｃｂは各々１．０Ｖと１．４Ｖである。従って、第１デューティサイクル制御信号ｄｃｃと第２デューティサイクル制御信号ｄｃｃｂの差は、外部クロック信号ＣＬＫのデューティサイクルが５０％より短くなれば負の値（−）を有し、外部クロック信号ＣＬＫのデューティサイクルが５０％より長くなれば正の値（＋）を有する。
【００１９】
また、クロックデューティサイクル補正器３３１は、外部クロック信号ＣＬＫのデューティサイクルが不完全な場合、クロック信号ＣＬＫのデューティサイクルを５０％に補正して内部クロック信号ＰＣＬＫとして出力する。
【００２０】
第２基準電圧発生器３２１は、第１基準電圧Ｖｒｅｆ１と第１及び第２デューティサイクル制御信号ｄｃｃ、ｄｃｃｂが入力されて、第１基準電圧Ｖｒｅｆ１と第１及び第２デューティサイクル制御信号ｄｃｃ、ｄｃｃｂを加算及び増幅して、第２基準電圧Ｖｒｅｆ２を発生する。第２基準電圧Ｖｒｅｆ２は、図４Ａに示したように、外部クロック信号ＣＬＫのデューティサイクルが５０％より短い、例えば４０％であれば、前記第１基準電圧Ｖｒｅｆ１より低くなる。また、図４Ｂに示したように、外部クロック信号ＣＬＫのデューティサイクルが５０％より長く、例えば６０％であれば、第１基準電圧Ｖｒｅｆ１より高くなる。外部クロック信号ＣＬＫのデューティサイクルが５０％であれば、第２基準電圧Ｖｒｅｆ２は外部クロック信号ＣＬＫのデューティサイクルに影響を受けない。第２基準電圧発生器３２１の詳細回路に関しては、図５に基づいて説明する。
【００２１】
データ受信器３４１は、データＤＢ、第２基準電圧Ｖｒｅｆ２及び内部クロック信号ＰＣＬＫが入力される。データ受信器３４１は、データＤＢのデューティサイクルが不完全な場合、即ち、５０％でない場合に、内部クロック信号ＰＣＬＫに同期して、データＤＢと第２基準電圧Ｖｒｅｆ２とを比較及び増幅することによって、データＤＢのデューティサイクルを５０％に補正して出力する。また、データ受信器３４１は、外部から入力されるデータＤＢの電圧レベルをＣＭＯＳレベルに変換する。データ受信器３４１は、外部クロック信号ＣＬＫの上昇エッジと下降エッジの中の１つに同期して動作する。データ受信器３４１に対しては、図６に基づいてより詳細に説明する。
【００２２】
図５は、前記図３に示した第２基準電圧発生器３２１の回路図である。
【００２３】
図５を参照すれば、第２基準電圧発生器３２１は、バッファ５１１，５１５及び演算増幅部５１３を具備する。
【００２４】
バッファ５１１は、第２デューティサイクル制御信号ｄｃｃｂが入力されて、これを反転させる。バッファ５１１は、第２デューティサイクル制御信号ｄｃｃｂが反転入力端（−）に入力され、非反転入力端（＋）が接地された演算増幅器５２１と、抵抗５２３、５２５とを具備する。抵抗５２３、５２５は同じ抵抗値を有する。従って、バッファ５１１の出力端、即ち、ノードｎ１から発生する電圧Ｖｎ１は、下記式（１）の通りである。
【００２５】
Ｖｎ１＝−ｄｃｃｂ      …（１）
演算増幅部５１３は、演算増幅器５３１及び抵抗５４１〜５４４を具備する。第１基準電圧Ｖｒｅｆ１と第１デューティサイクル制御信号ｄｃｃ及びバッファ５１１の出力電圧Ｖｎ１は、各々抵抗５４１，５４２，５４３を通じて演算増幅器５３１の反転入力端（−）に入力され、演算増幅器５３１の非反転入力端（＋）は接地される。抵抗５４１，５４４は同じ抵抗値を有し、抵抗５４２，５４３は同じ抵抗値を有する。演算増幅器５３１は、第１基準電圧Ｖｒｅｆ１、第１デューティサイクル制御信号ｄｃｃ及びバッファ５１１の出力電圧Ｖｎ１を加算及び増幅する。演算増幅器５１３の出力端、即ちノードｎ２から発生する電圧Ｖｎ２は、次の式（２）の通りである。
【００２６】
Ｖｎ２＝−Ｖｒｅｆ１−ａ×（ｄｃｃ−ｄｃｃｂ）      …（２）
ここで、ａはクロックデューティサイクル補正器３３１の出力とデータＤＢのエッジ傾斜とによって決まる定数である。
【００２７】
バッファ５１５は、演算増幅器５５１と抵抗５５３，５５５とを具備する。演算増幅器５１３の出力電圧Ｖｎ２は、抵抗５５３を通じて演算増幅器５５１の反転入力端（−）に印加され、演算増幅器５５１の非反転入力端（＋）は接地される。抵抗５５３、５５５は相互に同じ抵抗値を有する。演算増幅器５５１は、演算増幅部５１３の出力電圧Ｖｎ２を反転させる。従って、演算増幅器５５１の出力端、即ちノードｎ３に発生する電圧Ｖｎ３は、次の式（３）の通りである。
【００２８】
Ｖｎ３＝Ｖｒｅｆ１＋ａ×（ｄｃｃ−ｄｃｃｂ）      …（３）
前記図５を通じて説明したように、本実施の形態による第２基準電圧発生器３２１は、第１及び第２デューティサイクル制御信号ｄｃｃ、ｄｃｃｂの大きさによって第２基準電圧Ｖｒｅｆ２の大きさを変化させる。即ち、第２基準電圧Ｖｒｅｆ２は、第１デューティサイクル制御信号ｄｃｃが第２デューティサイクル制御信号ｄｃｃｂより大きければ高くなり、第１デューティサイクル制御信号ｄｃｃが第２デューティサイクル制御信号ｄｃｃｂより小さければ低くなる。第１デューティサイクル制御信号ｄｃｃと第２デューティサイクル制御信号ｄｃｃｂが同一であれば、第２基準電圧Ｖｒｅｆ２は第１基準電圧Ｖｒｅｆ１と同一になる。
【００２９】
図６は、前記図３に示したデータ受信器３４１の回路図である。
【００３０】
図６を参照すれば、データ受信器３４１は、レベル変換器６２０、主増幅器６２２、キャパシタンス固定回路６２４及びスタティックセル６２６を具備する。
【００３１】
レベル変換器６２０は、小さなスイング幅を有する入力データＤＢを受け入れ、第２基準電圧Ｖｒｅｆ２と比較して、ＣＭＯＳレベルの入力信号ＩＮ１，ＩＮ２を出力する。前記入力信号ＩＮ１，ＩＮ２は相補的な値を有する。レベル変換器６２０は典型的な差動比較器の形態になっている。トランジスタＱ５は差動比較器の能動負荷として動作して、一定の大きさの電流を作動比較器に流す。入力データＤＢが第２基準電圧Ｖｒｅｆ２より大きい時には、トランジスタＱ３に流れる電流がトランジスタＱ４に流れる電流より多い。従って、入力信号ＩＮ１が入力信号ＩＮ２より小さくなる。一方、入力データＤＢが第２基準電圧Ｖｒｅｆ２より小さい時には、トランジスタＱ３に流れる電流がトランジスタＱ４に流れる電流より小さい。従って、入力信号ＩＮ１が入力信号ＩＮ２より大きくなる。
【００３２】
主増幅器６２２は、内部クロック信号ＰＣＬＫの上昇エッジで前記レベル変換器６２０からの入力信号ＩＮ１，ＩＮ２を受け入れ、受入れられた信号を増幅して信号ＯＵＴ１，ＯＵＴ２を出力する。主増幅器６２２は、内部クロック信号ＰＣＬＫに同期して動作する差動増幅器の構造を有する。内部クロック信号ＰＣＬＫが”ロー”レベルである場合、トランジスタＱ６−Ｑ１２が全部ターンオンされて、信号ＯＵＴ１，ＯＵＴ２を”ハイ”レベルにプレチャージさせる。内部クロック信号ＰＣＬＫが”ハイ”レベルに遷移する時、トランジスタＱ１５，Ｑ１６がターンオンする。そして、入力信号ＩＮ１，ＩＮ２の状態に応じてトランジスタＱ１３，Ｑ１４中の何れか１つがターンオンされる。これにより、トランジスタＱ１１，Ｑ１２中の何れか１つのドレイン電圧がプルダウンされて、増幅された信号ＯＵＴ１，ＯＵＴ２の論理レベルが変わる。
【００３３】
例えば、もし入力信号ＩＮ１が入力信号ＩＮ２より大きいと仮定すれば、トランジスタＱ１３がトランジスタＱ１４より速くターンオンされ、これによりトランジスタＱ１１のドレイン電圧がトランジスタＱ１２のドレイン電圧より速くプルダウンする。そして、トランジスタＱ８−Ｑ１０の作用により、トランジスタＱ１１，Ｑ１２のドレインにおける電圧レベルは安定化する。トランジスタＱ１１，Ｑ１２のドレイン電圧レベルは、増幅された信号ＯＵＴ１，ＯＵＴ２として出力される。入力データＤＢが”ロー”レベルの時、信号ＯＵＴ１，ＯＵＴ２は各々”ロー”及び”ハイ”レベルを有する。また、入力データＤＢが”ハイ”レベルの時、信号ＯＵＴ１，ＯＵＴ２は各々”ハイ”及び”ロー”レベルを有する。
【００３４】
キャパシタンス固定化回路６２４は、スタティックセル６２６を前記主増幅器６２２の出力端に安定的に整合させるためのものである。キャパシタンス固定化回路６２４は、インバータＩ１，Ｉ２を含む。インバータＩ１は信号ＯＵＴ１を反転して出力し、インバータＩ２は信号ＯＵＴ２を反転して出力する。
【００３５】
スタティックセル６２６は、前記主増幅器６２２により増幅された信号ＯＵＴ１，ＯＵＴ２の論理状態を貯蔵し、その信号を出力する。スタティックセル６２６は、前記主増幅器６２２から信号ＯＵＴ１，ＯＵＴ２を受け入れ、受入れた信号を貯蔵し、その信号を出力データＤＯ，／ＤＯ（以下、／Ｘは信号Ｘの反転信号を現わす）として出力する。信号ＯＵＴ１，ＯＵＴ２が”ハイ”レベルでプレチャージされている時、トランジスタＱ１７−Ｑ２０は全てターンオフ状態にあるようになる。内部クロック信号ＰＣＬＫが”ハイ”レベルに遷移した後に信号ＯＵＴ１，ＯＵＴ２中の何れか１つが”ロー”に変われば、これによりトランジスタＱ１７，Ｑ１８中の何れか１つと、トランジスタＱ１９，Ｑ２０中の何れか１つがターンオンして、データがトランジスタＱ２１−Ｑ２４よりなるメモリセルに貯蔵される。スタティックセル６２６の出力データＤＯは、入力データＤＢと相反した論理レベルを有する。
【００３６】
図７は、前記図３に示したデューティサイクル補正回路を用いたラムバスＤＲＡＭを示す図面である。
【００３７】
図７を参照すれば、ラムバスＤＲＡＭ７０１は、メモリセルアレイ７５１、ロジックインタフェース７４１、入力受信器７２１、第１パッド７１１、第２パッド７１２及びデューティサイクル補正回路を具備する。デューティサイクル補正回路は第１基準電圧発生器７１５と第２基準電圧発生器７１７及び遅延同期ループ７３１を含む。
【００３８】
遅延同期ループ７３１はクロックデューティサイクル補正器７３１ａを含み、該クロックデューティサイクル補正器７３１ａは、第２パッド７１２を通じて外部クロック信号ＣＬＫを入力し、各々外部クロック信号ＣＬＫのデューティサイクルエラーに比例するが、その比率の異なる第１及び第２デューティサイクル制御信号ｄｃｃ、ｄｃｃｂと内部クロック信号ＰＣＬＫとを発生する。クロックデューティサイクル補正器７３１ａは、外部クロック信号ＣＬＫのデューティサイクルが５０％より長い場合や短い場合に、これを５０％に補正して内部クロック信号ＰＣＬＫとして発生する。外部クロック信号ＣＬＫのデューティサイクルが５０％であれば、外部クロック信号ＣＬＫはそのまま内部クロック信号ＰＣＬＫとして出力される。
【００３９】
第１基準電圧発生器７１５は、直流レベルの第１基準電圧Ｖｒｅｆ１を発生する。
【００４０】
第２基準電圧発生器７１７は、第１基準電圧Ｖｒｅｆ１と前記第１及び第２デューティサイクル制御信号ｄｃｃ、ｄｃｃｂが入力されて、第２基準電圧Ｖｒｅｆ２を発生する。第２基準電圧Ｖｒｅｆ２は、第１基準電圧Ｖｒｅｆ１と第１及び第２デューティサイクル制御信号ｄｃｃ、ｄｃｃｂを加算及び増幅することによって発生する。
【００４１】
入力受信器７２１は、第１パッド７１１を通じて外部から入力されるデータＤＢ、内部クロック信号ＰＣＬＫ及び第２基準電圧Ｖｒｅｆ２が入力される。入力受信器７２１は、内部クロック信号ＰＣＬＫに応答してデータＤＢと第２基準電圧Ｖｒｅｆ２とを比較及び増幅して、データＤＢのデューティサイクルを補正する。即ち、データＤＢのデューティサイクルが５０％より長い場合や短い場合に、５０％に補正される。データＤＢのデューティサイクルが５０％であれば、補正されずにそのまま出力される。入力受信器７２１は、データＤＢの電圧レベルをＣＭＯＳレベルに変換する。入力受信器７２１は、第１パッド７１１に接続された２つの入力受信部よりなり、１つの入力受信部は、内部クロック信号ＰＣＬＫの上昇エッジでデータＤＢを受け入れ、他の１つの入力受信部は、内部クロック信号ＰＣＬＫの下降エッジでデータＤＢを入力する。
【００４２】
ロジックインタフェース７４１は、入力受信器７２１から出力されるデータをメモリセルアレイ７５１に貯蔵し、メモリセルアレイ７５１に貯蔵されたデータを遅延同期ループ７３１に伝達することをインタフェースする。
【００４３】
図７には第１及び第２パッド７１１、７１２のみ示されているが、ラムバスＤＲＡＭはデータＤＢが入出力される多数個のパッドと多数個の入力受信器を具備できる。また、入力受信器７２１、第１及び第２基準電圧発生器７１５、７１７及び遅延同期ループ７３１は、ラムバスＤＲＡＭ７０１だけでなくクロック信号に同期して動作する全てのメモリ集積回路に同様に適用でき、その効果を奏する。
【００４４】
図７を通じて説明したように、本実施の形態のラムバスＤＲＡＭ７０１は、外部から入力されるデータＤＢのデューティサイクルが５０％より長い場合や短い場合に、前記データＤＢのデューティサイクルを５０％に補正することによって、データＤＯのセットアップタイム（ｔｓ）とホールドタイム（ｔｈ）のマージンを最大にすることができる。
【００４５】
図８は、本実施の形態によるデューティサイクル補正方法を示すフローチャートである。本実施の形態によるデューティサイクル補正方法は、ステップ８１１〜８３１を具備する。図３乃至図６を参照して図８に示したデューティサイクル補正方法を説明する。
【００４６】
ステップ８１１では、外部クロック信号ＣＬＫのデューティサイクルエラーに各々比例するが、その比率の異なる第１及び第２デューティサイクル制御信号ｄｃｃ、ｄｃｃｂと第１基準電圧Ｖｒｅｆ１を各々発生する。第１デューティサイクル制御信号ｄｃｃと第２デューティサイクル制御信号ｄｃｃｂの差は、外部クロック信号ＣＬＫのデューティサイクルが５０％より短いと負の値（−）を有し、外部クロック信号ＣＬＫのデューティサイクルが５０％より長いと正の値（＋）を有する。
【００４７】
ステップ８２１では、第１基準電圧ｖｒｅｆ１と第２デューティサイクル制御信号ｄｃｃ、ｄｃｃｂを加算及び増幅して、第２基準電圧Ｖｒｅｆ２を発生する。第２基準電圧Ｖｒｅｆ２は、外部クロック信号ＣＬＫのデューティサイクルが５０％より短いと第１基準電圧Ｖｒｅｆ１より低くなり、外部クロック信号ＣＬＫのデューティサイクルが５０％より長いと第１基準電圧Ｖｒｅｆ１より高くなる。
【００４８】
ステップ８３１では、外部から入力されるデータＤＢと第２基準電圧Ｖｒｅｆ２とを比較及び増幅して、デューティサイクルが５０％に補正されたデータＤＯを出力する。その結果、データＤＯのセットアップタイム（ｔｓ）とホールドタイム（ｔｈ）のマージンが最大になる。
【００４９】
本技術分野の通常の知識を有する者ならば、これにより多様な変形及び均等な他実施例が可能であることを理解できる。従って、本発明の真の技術的保護範囲は、添付された特許請求範囲の技術的思想により決まるべきである。
【００５０】
【発明の効果】
前述したように、本発明によれば、外部から入力されるデータＤＢのデューティサイクルが５０％より長い場合や短い場合には、実質的に５０％に補正されて出力されるため、出力されるデータＤＯのセットアップタイムい（ｔｓ）とホールドタイム（ｔｈ）のマージンが最大に保障される。
【図面の簡単な説明】
【図１】従来の技術に係るラムバスＤＲＡＭの入力受信器のブロック図である。
【図２Ａ】前記図１に示した入力受信器に入力されるデータのデューティサイクルが各々５０％と４０％の時を示す図面である。
【図２Ｂ】前記図１に示した入力受信器に入力されるデータのデューティサイクルが各々５０％と４０％の時を示す図面である。
【図３】本実施の形態によるデューティサイクル補正回路のブロック図である。
【図４Ａ】前記図３に示した入力データのデューティサイクルが各々４０％と６０％の時に、出力データのデューティサイクルが５０％に補正される方法を説明するための信号の波形図である。
【図４Ｂ】前記図３に示した入力データのデューティサイクルが各々４０％と６０％の時に、出力データのデューティサイクルが５０％に補正される方法を説明するための信号の波形図である。
【図５】前記図３に示した第２基準電圧発生器の回路図である。
【図６】前記図３に示したデータ入力受信器の回路図である。
【図７】前記図３に示したデューティサイクル補正回路を用いたラムバスＤＲＡＭを示す図面である。
【図８】本実施の形態によるデューティサイクル補正方法を示すフローチャートである。
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図５】
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【図６】
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【図７】
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【図８】
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