(57)【特許請求の範囲】
【請求項１】
外部から周期的に繰返し印加されるクロック信号に同期して動作する同期型半導体記憶装置であって、
外部から与えられる読出指示信号に応答して、前記クロック信号に同期して内部読出指示信号を発生する読出指示信号発生手段、
外部から与えられる書込指示信号に応答して、前記クロック信号に同期して内部書込指示信号を発生する書込指示信号発生手段、
前記内部読出指示信号に応答して、内部読出動作活性化信号を活性化する読出活性化手段、
前記内部書込指示信号に応答して、内部書込動作活性化信号を活性化する書込活性化手段、および
前記内部読出指示信号および前記内部書込指示信号をともに受けるように結合され、前記内部読出指示信号および前記内部書込指示信号の一方の活性化に応答して活性化され、前記クロック信号をカウントし、該カウント値が所定値に到達すると前記読出活性化手段および前記書込活性化手段を非活性状態とするように共通のリセット信号を前記読出活性化手段および前記書込活性化手段へ与えるリセット手段を備える、同期型半導体記憶装置。
【請求項２】
前記リセット手段は、
前記クロック信号に同期して連続的に入出力することのできるデータの数を示すバースト長をカウントするバースト長カウンタである、請求項１記載の同期型半導体記憶装置。
【請求項３】
前記所定のカウント値は前記内部読出動作活性化信号および前記内部書込動作活性化信号両者に対して共通に定められる、請求項１または２記載の同期型半導体記憶装置。
【請求項４】
前記リセット手段は、前記内部書込動作活性化信号に対する第１の所定値をセットする書込バースト長設定手段および前記内部読出動作活性化信号に対する第２の所定値をセットする読出長バースト設定手段を含み、
前記リセット手段は、
内部書込指示信号の活性化に応答して前記第１の所定値を有効とし、かつ前記内部読出指示信号の活性化に応答して前記第２の所定値を有効とする手段を含む、請求項１または２記載の同期型半導体記憶装置。
【請求項５】
前記リセット手段は、
前記内部読出指示信号と前記内部書込指示信号の論理和をとる論理ゲートと、
前記論理ゲートの出力信号を前記クロック信号に同期してシフトするクロックシフト回路と、
前記クロックシフト回路の前記第１の所定値に対応する出力ノードを前記内部読出指示信号の活性化に応答してリセット出力端子に結合する手段と、
前記クロックシフト回路の前記第２の所定値に対応する出力ノードを前記内部読出指示信号の活性化に応答して前記リセット出力端子へ結合する手段とを含み、
前記リセット出力端子から前記内部読出動作活性化信号および前記内部書込動作活性化信号をリセットするための信号が出力される、請求項４記載の同期型半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は同期型半導体記憶装置に関し、特に、内部データの入出力動作を制御する部分の構成に関する。
【０００２】
【従来の技術】
図１０は、従来の同期型半導体記憶装置の全体の構成を概略的に示す図である。図１０において、同期型半導体記憶装置は、行列状に配列される複数のダイナミック型メモリセルを有するメモリアレイ１を含む。このメモリアレイ１に含まれるメモリセルの構成は示していないが、通常、１トランジスタ／１キャパシタ型のメモリセルが用いられる。
【０００３】
同期型半導体記憶装置は、さらに、外部から与えられる制御信号、すなわちロウアドレスストローブ信号ＺＲＡＳ、コラムアドレスストローブ信号ＺＣＡＳ、およびライトイネーブル信号ＺＷＥを、外部から繰返し与えられるクロック信号ＣＬＫに同期して取込み内部制御信号を発生する入力バッファ回路２と、この入力バッファ回路２から与えられた内部制御信号の状態を判定し、指定された内部動作を活性化するための信号を発生するコマンドデコーダ４と、コマンドデコーダ４からの読出動作指示信号Ｒに応答して活性化されてメモリアレイ１の選択されたメモリセルのデータを読出す動作を活性化する読出動作活性化信号ＲＥＡＤを発生する読出制御回路６と、コマンドデコーダ４から与えられる書込指示信号Ｗに応答して活性化され、メモリアレイ１の選択されたメモリセルへデータを書込む動作を活性化する書込動作活性化信号ＷＲＩＴＥを発生する書込制御回路８を含む。
【０００４】
入力バッファ回路２は、クロック信号ＣＬＫの立上がりに同期して外部から与えられる制御信号ＺＲＡＳ、ＺＣＡＳ、およびＺＷＥを取込み、この外部制御信号の状態に従ってワンショットのパルス信号の形態の内部制御信号を発生する。コマンドデコーダ４は、この入力バッファ回路２からワンショットのパルスの形態で与えられる内部制御信号をデコードして、指定された内部動作を判定する。すなわち、同期型半導体記憶装置においては、この同期型半導体記憶装置内で実行されるべき動作は、外部制御信号のクロック信号ＣＬＫの立上がり時点における状態の組合せにより指定される。ここで、クロック信号ＣＬＫは、外部から与えられるクロック信号であってもよく、この外部から与えられるクロック信号をバッファ処理した内部クロック信号であってもよい。
【０００５】
同期型半導体記憶装置は、さらに、クロック信号ＣＬＫに同期して、外部から与えられるアドレス信号ＡＤを取込み、内部アドレス信号を発生するアドレスバッファ１８と、コマンドデコーダ４からのセル選択動作活性化信号に応答して活性化され、アドレスバッファ１８から与えられる内部アドレス信号に従ってメモリアレイ１の対応のメモリセルを選択するセル選択回路２０と、書込制御回路８からの書込動作活性化信号ＷＲＩＴＥに応答して活性化され、入力バッファ回路１４から与えられる内部書込データを順次メモリアレイ１の選択されたメモリセルへ書込む書込回路１０と、読出制御回路６からの読出動作活性化信号ＲＥＡＤに応答して活性化され、メモリアレイ１の選択されたメモリセルのデータを順次読出して出力バッファ回路１６へ与える読出回路１２を含む。通常、書込回路１０および読出回路１２は、それぞれ複数のレジスタを有しており、そのレジスタに格納されたデータをクロック信号に同期して伝達する。この書込回路１０および読出回路１２におけるデータの転送シーケンスは、種々存在し、ここでは、単に書込回路１０および読出回路１２は、活性化時クロック信号ＣＬＫに同期して所定のシーケンスでデータの書込または読出を行なうとのみ述べる。
【０００６】
入力バッファ回路１４は、クロック信号ＣＬＫに同期して動作し、データ入出力端子２１へ与えられる外部書込データＤＱ（Ｄ）を取込み、書込回路１０へ与える。出力バッファ回路１６は、出力制御回路２２から与えられるデータ出力イネーブル信号ＯＥＭに応答して活性化されて読出回路１２からクロック信号に同期して与えられた内部読出データをバッファ処理してデータ入出力端子２１へ伝達する。
【０００７】
出力制御回路２２は、読出制御回路６から与えられる読出動作活性化信号ＲＥＡＤを所定期間（ＣＡＳレイテンシー）遅延してデータ出力イネーブル信号ＯＥＭを生成する。ＣＡＳレイテンシーは、リードコマンド（外部制御信号ＺＲＡＳ、ＺＣＡＳおよびＺＷＥが、データ読出動作を指定する状態の組）が与えられてから、データ入出力端子２１に、有効データＤＱ（Ｑ）が現れるまでに必要とされるクロック信号ＣＬＫのサイクル数を示す。すなわち、リードコマンドが与えられてから、ＣＡＳレイテンシーが経過した後に、有効データがデータ入出力端子２１に現れる。
【０００８】
この同期型半導体記憶装置においては、外部から与えられる制御信号ＺＲＡＳ、ＺＣＡＳおよびＺＷＥが外部から周期的に繰返し与えられるクロック信号ＣＬＫに同期して取込まれて、この内部動作が指定される。またアドレス信号ＡＤもクロック信号ＣＬＫに同期して取込まれる。内部動作タイミングはクロック信号により決定されており、またデータ入出力もクロック信号ＣＬＫに同期して行なわれる。したがって、外部制御信号ＺＲＡＳ、ＺＣＡＳ、およびＺＷＥならびにアドレス信号ＡＤのスキューによるタイミングマージンを考慮する必要がなく（これらの信号の確定タイミングは、クロック信号ＣＬＫの立上がり時点で決定される）、内部動作を速いタイミングで開始することができる。また、データもクロック信号ＣＬＫに同期して入出力されるため、高速でデータの入出力を行なうことができる。
【０００９】
図１１は、図１０に示す読出制御回路６の構成の一例を示す図である。図１１において、読出制御回路６は、図１０に示すコマンドデコーダ４から与えられる内部読出動作指示信号Ｒに応答して活性化されてクロック信号ＣＬＫを所定数（バースト長）カウントするバースト長カウント回路６ａと、内部読出指示信号Ｒの活性化に応答してセットされ、バースト長カウント回路６ａからのカウントアップ信号であるリセット信号ＲＳＴ（Ｒ）に応答してリセットされるフリップフロップ６ｂを含む。このフリップフロップ６ｂから、読出動作活性化信号ＲＥＡＤが出力される。バースト長カウント回路６ａにおいてカウントされるバースト長は、データ読出時において、１回のリードコマンドが与えられたときに連続して読出すことのできるデータの数を示す。
【００１０】
フリップフロップ６ｂは、読出動作指示信号Ｒを受けるインバータ６ｂａと、書込動作指示信号Ｗを受けるインバータ６ｂｂと、インバータ６ｂａの出力信号を一方入力に受けるＮＡＮＤ回路６ｂｃと、ＮＡＮＤ回路６ｂｃの出力信号とインバータ６ｂｂの出力信号とバースト長カウント回路６ａからインバータ６ｂｅを介して与えられるリセット信号ＲＳＴ（Ｒ）を受けるＮＡＮＤ回路６ｂｄを含む。ＮＡＮＤ回路６ｂｄの出力信号はＮＡＮＤ回路６ｂｃの他方入力へ与えられる。
【００１１】
書込動作指示信号は、クロック信号ＣＬＫの立上がり時において外部制御信号ＺＲＡＳ、ＺＣＡＳおよびＺＷＥが所定の状態にセットされてデータ書込動作が指定されたときに、コマンドデコーダ４から発生される（活性状態とされる）。ＮＡＮＤ回路６ｂｃから、読出動作活性化信号ＲＥＡＤが出力される。この読出制御回路６は、読出動作指示信号Ｒの活性化時にセットされてバースト長カウント回路６ａからのリセット信号ＲＳＴ（Ｒ）の活性化時にリセットされる。したがって、読出動作活性化信号ＲＥＡＤの活性化期間は、バースト長カウント回路６ａがカウントするバースト長により決定される。
【００１２】
図１２は、図１０に示す書込制御回路８の構成の一例を示す図である。図１２において、書込制御回路８は、書込指示信号Ｗの活性化時に起動されてバースト長をカウントするバースト長カウント回路８ａと、書込指示信号Ｗの活性化時にセットされ、かつバースト長カウント回路８ａからのリセット信号ＲＳＴ（Ｗ）の活性化時にリセットされるフリップフロップ８ｂを含む。このフリップフロップ８ｂから、内部書込動作活性化信号ＷＲＩＴＥが出力される。
【００１３】
フリップフロップ８ｂは、書込指示信号Ｗを受けるインバータ８ｂａと、読出指示信号Ｒを受けるインバータ８ｂｂと、インバータ８ｂａの出力信号を一方入力に受けて書込動作活性化信号ＷＲＩＴＥを出力するＮＡＮＤ回路８ｂｃと、ＮＡＮＤ回路８ｂｃの出力信号とインバータ８ｂｂの出力信号とインバータ８ｂｅを介して与えられるバースト長カウント回路８ａからのリセット信号ＲＳＴ（Ｗ）を受けるＮＡＮＤ回路８ｂｄを含む。このＮＡＮＤ回路８ｂｄの出力信号がＮＡＮＤ回路８ｂｃの他方入力へ与えられる。バースト長カウント回路８ａは、データ書込動作時におけるバースト長をカウントする。次に、この図１１および図１２に示す読出制御回路６および書込制御回路８の動作をそのタイミングチャート図である図１３を参照して説明する。ここで、バースト長は読出および書込ともに４と仮定する。
【００１４】
クロックサイクル♯０の期間において、すでにアクティブコマンド（メモリセル選択動作開始指示信号）が与えられており、同期型半導体記憶装置においてセル選択回路２０が活性状態にされ、メモリアレイ１においてメモリセルが選択状態とされる。
【００１５】
クロックサイクル♯１において、ライトコマンドが与えられ、コマンドデコーダ４からの書込動作指示信号Ｗが所定期間活性状態とされる。この書込動作指示信号Ｗの活性化に応答して、フリップフロップ８ｂがセットされ、書込動作活性化信号ＷＲＩＴＥがＨレベルの活性状態とされる。このときまたバースト長カウント回路８ａも起動され、クロック信号ＣＬＫのカウント動作を開始する。このライトコマンドに従って、セル選択回路２０に含まれる列選択回路が、メモリセルの列を選択する。入力バッファ回路１４が、データ入出力端子２１へ与えられた外部書込データＤＱ（Ｄ０）を取込み、書込回路１０へ与える。書込回路１０は、書込動作活性化信号ＷＲＩＴＥに応答して活性化され、この入力バッファ回路１４から与えられる書込データをメモリアレイ１の選択されたメモリセルへ書込む。この書込動作活性化信号ＷＲＩＴＥの活性状態の間、書込回路１０は、入力バッファ回路１４からクロック信号ＣＬＫに同期して与えられる書込データを順次メモリアレイ１の選択されたメモリセルへ書込む。
【００１６】
クロックサイクル♯５において、バースト長カウント回路８ａからのリセット信号ＲＳＴ（Ｗ）がＨレベルの活性状態とされ、書込動作活性化信号ＷＲＩＴＥがＬレベルにリセットされる。このクロックサイクル♯５においては、外部からの書込データは与えられていないため、入力バッファ回路１４が、クロック信号ＣＬＫに動作しても、この書込回路１０の書込動作は禁止されており、不確定データの書込は防止される。すなわち、データ書込サイクルにおいては、１クロックサイクルずつ遅れて内部で書込回路１０が入力バッファ回路１４から与えられたデータをメモリアレイ１の選択メモリセルへ書込んでいる。
【００１７】
クロックサイクル♯７において、リードコマンドが与えられると、コマンドデコーダ４からの内部読出指示信号Ｒが所定期間Ｈレベルの活性状態とされ、応じてフリップフロップ６ｂがセットされ、読出動作活性化信号ＲＥＡＤがＨレベルの活性状態とされる。この読出動作活性化信号ＲＥＡＤの活性化に応答して、メモリアレイ１におけるメモリセルの選択動作が行なわれ、この選択されたメモリセルのデータが読出回路１２により読出される。出力制御回路２２が、この読出動作活性化信号ＲＥＡＤを所定期間（ＣＡＳレイテンシー−１クロックサイクル）遅延して、データ出力イネーブル信号ＯＥＭをＨレベルの活性状態とする。出力バッファ回路１６が、このデータ出力イネーブル信号ＯＥＭの活性化に応答して活性化され、読出回路１２から順次読出されるデータをデータ入出力端子２１へ伝達する。したがって、クロックサイクル♯９から順次データＱ０、Ｑ１、Ｑ２、およびＱ３が読出される。バースト長カウント回路６ａが、クロック信号ＣＬＫを４カウントした後、クロックサイクル♯１１においてリセット信号ＲＳＴ（Ｒ）がＨレベルの活性状態とされる。これにより、読出回路１２が非活性状態とされる。このとき、まだデータ出力イネーブル信号ＯＥＭは、Ｈレベルの活性状態にあり、クロックサイクル♯１２において、出力バッファ回路１６を介してデータＱ３はデータ入出力端子２１へ出力される。このデータＱ３の読出しの後、クロックサイクル♯１２において、データ出力イネーブル信号ＯＥＭが非活性状態とされる。
【００１８】
このデータ読出時において、リードコマンドが与えられてから有効データが最初に出力されるまでの期間、すなわちクロックサイクル♯７からクロックサイクル♯９までの期間を、ＣＡＳレイテンシーと呼ぶ。
【００１９】
上述の動作により、クロック信号ＣＬＫに同期して、４つのデータ（バースト長４）を連続的に入出力することができる。
【００２０】
【発明が解決しようとする課題】
図１１および図１２に示すように、読出制御回路６および書込制御回路８それぞれにバースト長カウント回路が設けられている。読出制御回路６のフリップフロップ６ｂのリセットが、リセット信号ＲＳＴ（Ｒ）に加えて、内部書込指示信号Ｗにより行なわれるのは以下の理由による。リードコマンドが与えられてから、バースト長カウント回路６ａがバースト長をカウントし終わる前に、ライトコマンドが与えられて、データ書込動作が行なわれる場合、読出回路１２を非活性状態として、データ読出動作を停止させるためである。また、書込制御回路８にいおて、図１２に示すように、フリップフロップ８ｂのリセットは、リセット信号ＲＳＴ（Ｗ）に加えて、読出指示信号Ｒにより行なわれるのは、以下の理由による。すなわち、ライトコマンドが与えられてバースト長カウント回路８ａがバースト長をカウントし終わる前に、新たにリードコマンドが与えられたとき、この書込回路１０を非活性状態としてデータ書込動作を終了させるためである。このようなバースト長のデータがすべて入出力される前に異なるアクセスモードを指定するコマンドが与えられる動作を「インタラプト」と称する。
【００２１】
このような状況に加えて、読出動作時のバースト長と書込動作時におけるバースト長が異なる場合もあり、このような状況にもまた、対処し得るようにするため、データ読出動作の制御系およびデータ書込動作の制御系は、それぞれ別々に設けられる。
【００２２】
しかしながら、図１１および図１２に示すように、読出制御回路６および書込制御回路８は、バースト長カウント回路６ａおよびバースト長カウント回路８ａを備えている。このバースト長カウント回路６ａおよび８ａは、通常クロック信号ＣＬＫに同期して読出動作指示信号ＲまたはＷをシフトするクロックシフト回路で構成され、その占有面積は比較的大きい。したがって、読出制御回路６および書込制御回路８それぞれにバースト長カウント回路６ａおよび８ａを設けると、データ入出力動作を制御する部分の占有面積が大きくなり、高集積化された小占有面積の同期型半導体記憶装置の実現に対する大きな障害となる。
【００２３】
それゆえ、この発明の目的は、小占有面積の内部データ書込／読出動作を制御する部分を備える同期型半導体記憶装置を提供することである。
【００２４】
【課題を解決するための手段】
請求項１に係る同期型半導体記憶装置は、外部から与えられる読出指示信号に応答して、クロック信号に同期して内部読出指示信号を発生する読出指示信号発生手段と、外部から与えられる書込指示信号に応答して、クロック信号に同期して内部書込指示信号を発生する手段と、内部読出指示信号に応答して、内部読出動作活性化信号を活性化する読出活性化手段と、内部書込指示信号に応答して、内部書込動作活性化信号を活性化する書込活性化手段と、これらの内部読出指示信号および内部書込指示信号両者を受けるように結合され、内部読出指示信号および内部書込指示信号の一方の活性化に応答して活性化され、クロック信号をカウントし、該カウント値が所定値に到達すると、読出動作活性化信号および内部書込活性化信号両者を非活性状態にするように共通のリセット信号を読出活性化手段および書込活性化手段へ与えるリセット手段を備える。
【００２５】
請求項２に係る同期型半導体記憶装置は、請求項１のリセット手段が、クロック信号に同期して、連続的に入出力することのできるデータの数を示すバースト長をカウントするバースト長カウンタで構成される。
【００２６】
請求項３に係る同期型半導体記憶装置は、請求項１または２の装置において、所定のカウント値は、内部読出動作活性化信号および内部書込動作活性化信号両者に対して共通に定められる。
【００２７】
請求項４に係る同期型半導体記憶装置は、請求項１または２の装置において、リセット手段が、内部書込動作活性化信号に対する第１の所定値をセットする書込バースト長設定手段と、内部読出動作活性化信号に対する第２の所定値をセットする読出バースト長設定手段と、内部書込指示信号の活性化に応答して第１の所定値を有効としかつ内部読出指示信号の活性化に応答して第２の所定値を有効とする手段を含む。
【００２８】
請求項５に係る同期型半導体記憶装置は、請求項４のリセット手段が、内部読出指示信号と内部書込指示信号の論理和をとる論理ゲートと、この論理ゲートの出力信号をクロック信号に同期してシフトするクロックシフト回路と、このクロックシフト回路の第１の所定値に対応する出力ノードを内部読出動作指示信号の活性化に応答してリセット出力端子に結合する手段と、クロックシフト回路の第２の所定値に対応する出力ノードを内部読出指示信号の活性化に応答してリセット出力端子へ結合する手段を含む。このリセット出力端子から内部読出動作活性化信号および内部書込動作活性化信号をリセットする信号が出力されて内部読出活性化手段および内部書込活性化手段へ与えられる。
【００２９】
内部読出動作および内部書込動作両者に共通にリセット手段を設けることにより、内部のデータ書込／読出制御部の構成要素数が低減され、応じて回路占有面積が低減される。
【００３０】
【発明の実施の形態】
［実施の形態１］
図１は、この発明の実施の形態１に従う同期型半導体記憶装置の要部の構成を示す図である。図１においては、内部データ書込／読出制御部の構成のみを示す。他の構成は、図１０に示す構成と同じである。
【００３１】
図１において、同期型半導体記憶装置は、クロック信号ＣＬＫに同期して外部制御信号ＺＲＡＳ、ＺＣＡＳおよびＺＷＥを取込み内部制御信号を発生する入力バッファ回路２と、この入力バッファ回路２の出力する内部制御信号をデコードするコマンドデコーダ４と、コマンドデコーダ４からの内部読出指示信号Ｒおよび内部書込指示信号Ｗの一方の活性化に応答して、起動されてクロック信号ＣＬＫをカウントするバースト長カウンタ３０と、コマンドデコーダ４からの読出動作指示信号Ｒの活性化に応答してセットされ、内部書込指示信号Ｗまたはバースト長カウンタ３０から出力されるリセット信号ＲＳＴの一方の活性化に応答してリセットされる読出制御フリップフロップ回路３２と、コマンドデコーダ４からの内部書込指示信号Ｗに活性化に応答してセットされ、バースト長カウンタ３０からのリセット信号ＲＳＴまたはコマンドデコーダ４からの内部読出動作指示信号Ｒの活性化に応答してリセットされる書込制御フリップフロップ回路３４を含む。読出制御フリップフロップ回路３２から、内部読出動作活性化信号ＲＥＡＤが出力されて図示しない読出制御回路へ与えられる。書込制御フリップフロップ回路３４から内部書込動作活性化信号ＷＲＩＴＥが出力されて図示しない書込制御回路へ与えられる。
【００３２】
この図１に示すように、内部データ読出動作および内部データ書込動作に共通にバースト長カウンタ３０を設けることにより、１つのバースト長カウンタ３０により、内部読出動作制御および内部データ書込制御両者を行なうことができ、占有面積を低減することができる。
【００３３】
図２は、図１に示す入力バッファ回路２の構成の一例を示す図である。図２においては、外部制御信号であるロウアドレスストローブ信号ＺＲＡＳを受けるＲＡＳバッファの部分が示される。外部制御信号ＺＣＡＳおよびＺＷＥそれぞれに対しても、この図２に示す構成と同様のバッファ回路が設けられる。
【００３４】
図２において、ＲＡＳバッファは、外部制御信号ＺＲＡＳを受けるインバータ２ａと、クロック信号ＣＬＫとインバータ２ａの出力信号とを受けるＮＡＮＤゲート２ｂと、ＮＡＮＤゲート２ｂの出力信号の立下がりに応答してワンショットのパルス信号を発生するパルス発生回路２ｃと、パルス発生回路２ｃの出力信号を受けるインバータ２ｄを含む。パルス発生回路２ｃから、内部制御信号ＲＡＳ０が出力され、インバータ２ｄから内部制御信号ＺＲＡＳ０が出力される。
【００３５】
この図２に示す構成において、クロック信号ＣＬＫの立上がり時において、外部ロウアドレスストローブ信号ＺＲＡＳがＬレベルに設定されているとき、ＮＡＮＤ回路２ｂの出力信号がＬレベルとされ、パルス発生回路２ｃからワンショットのＨレベルのパルス信号が出力される。クロック信号ＣＬＫの立上がり時において、外部ロウアドレスストローブ信号ＺＲＡＳがＨレベルのときには、ＮＡＮＤ回路２ｂの出力信号はＨレベルであり、パルス発生回路２ｃの出力信号はＬレベルに保持される。したがって、外部ロウアドレスストローブ信号ＺＲＡＳがクロック信号ＣＬＫの立上がり時において、Ｌレベルのときには、内部制御信号ＲＡＳ０が所定期間Ｈレベルとされ、内部制御信号ＺＲＡＳ０が、所定期間Ｌレベルとされる。外部ロウアドレスストローブ信号ＺＲＡＳがクロック信号ＣＬＫの立上がり時においてＨレベルであれば、内部制御信号ＲＡＳ０がＬレベルであり、内部制御信号ＺＲＡＳ０がＨレベルに保持される。
【００３６】
図３（Ａ）および（Ｂ）は、それぞれ、図１に示すコマンドデコーダ４に含まれるリードコマンドデコード回路およびライトコマンドデコード回路の構成を示す図である。図３（Ａ）において、リードコマンドデコード回路４ｒは、入力バッファ回路２から与えられる内部制御信号ＺＲＡＳ０、ＣＡＳ０およびＺＷＥ０を受けるＡＮＤ回路で構成される。内部読出指示信号Ｒは、内部制御信号ＺＲＡＳ０、ＣＡＳ０およびＺＷＥ０がすべてＨレベルのときに、Ｈレベルの活性状態とされる。すなわち、外部制御信号ＺＲＡＳおよびＺＷＥがクロック信号ＣＬＫの立上がり時においてＨレベルに保持され、外部コラムアドレスストローブ信号ＺＣＡＳが、クロック信号ＣＬＫの立上がり時においてＬレベルに設定されるときに、データ読出動作を示すリードコマンドが与えられる。
【００３７】
図３（Ｂ）において、ライトコマンドデコード回路４ｗは、入力バッファ回路２から与えられる内部制御信号ＺＲＡＳ０、ＣＡＳ０、ＷＥ０を受けるＡＮＤ回路で構成される。内部書込指示信号Ｗは、内部制御信号ＺＲＡＳ０、ＣＡＳ０およびＷＥ０がすべてＨレベルのときに、Ｈレベルの活性状態とされる。すなわち、クロック信号ＣＬＫの立上がり時において、外部ロウアドレスストローブ信号ＺＲＡＳがＨレベルに設定されて残りの外部制御信号ＺＣＡＳおよびＺＷＥがともにＬレベルに設定されると、データ書込動作を示すライトコマンドが与えられる。
【００３８】
このリードコマンドおよびライトコマンドは、ともに外部コラムアドレスストローブ信号ＺＣＡＳをＬレベルに設定することにより与えられる。したがってこのライトコマンドおよびリードコマンドが与えられたときには、同期型半導体記憶装置内部において、列選択動作が行なわれ、次いでこの選択された列上のメモリセルに対するデータの書込または読出が実行される。メモリアレイのメモリセルの選択動作開始を指示するアクティブコマンドは、図示しないアクティブコマンドデコード回路により検出される。このアクティブコマンドの場合には、外部ロウアドレスストローブ信号ＺＲＡＳがクロック信号ＣＬＫの立上がり時においてＬレベルに設定され、内部動作開始が指示される。
【００３９】
図４は、図１に示すバースト長カウンタ３０、読出制御フリップフロップ回路３２および書込制御フリップフロップ回路３４の構成を具体的に示す図である。図４において、バースト長カウンタ３０は、内部読出指示信号Ｒと内部書込指示信号Ｗを受けるＯＲ回路３０ａと、ＯＲ回路３０ａの出力信号の活性化に応答して起動され、予め設定されたバースト長をカウントするバースト長カウント回路３０ｂを含む。このバースト長カウント回路３０ｂは、活性化時クロック信号ＣＬＫをバースト長で定められる回数カウントしたとき、リセット信号ＲＳＴを、Ｈレベルの活性状態とする。
【００４０】
読出制御フリップフロップ回路３２は、内部読出指示信号Ｒを受けるインバータ３２ａと、内部書込指示信号Ｗを受けるインバータ３２ｃと、バースト長カウンタ３０からのリセット信号ＲＳＴを受けるインバータ３２ｃと、インバータ３２ａの出力信号を一方入力に受けるＮＡＮＤ回路３２ｄと、ＮＡＮＤ回路３２ｄの出力信号とインバータ３２ｂの出力信号とインバータ３２ｃの出力信号とを受けるＮＡＮＤ回路３２ｅを含む。ＮＡＮＤ回路３２ｅの出力信号はＮＡＮＤ回路３２ｄの他方入力に与えられる。ＮＡＮＤ回路３２ｄから、内部読出動作活性化信号ＲＥＡＤが出力される。
【００４１】
書込制御フリップフロップ回路３４は、内部書込指示信号Ｗを受けるインバータ３４ａと、内部読出指示信号Ｒを受けるインバータ３４ｂと、リセット信号ＲＳＴを受けるインバータ３４ｃと、インバータ３４ａの出力信号を一方入力に受けるＮＡＮＤ回路３４ｄと、ＮＡＮＤ回路３４ｄの出力信号とインバータ３４ｂの出力信号とインバータ３４ｃの出力信号とを受けるＮＡＮＤ回路３４ｅを含む。ＮＡＮＤ回路３４ｅの出力信号はＮＡＮＤ回路３４ｄの他方入力へ与えられる。ＮＡＮＤ回路３４ｄから、内部書込動作活性化信号ＷＲＩＴＥが出力される。次に、この図４に示す構成の動作について、図５に示すタイミングチャート図を参照して説明する。
【００４２】
クロックサイクル♯０以前のクロックサイクルにおいて、アクティブコマンドが与えられて同期型半導体記憶装置が活性状態とされ、メモリセルの選択動作が開始される。
【００４３】
クロックサイクル♯１において、ライトコマンドが与えられ、図３（Ｂ）に示すライトコマンドデコード回路４ｗからの内部書込指示信号Ｗが所定期間Ｈレベルの活性状態とされる。次いで、この内部書込指示信号Ｗの活性化に応答して、書込制御フリップフロップ回路３４において、インバータ３４ａの出力信号がＬレベルとされ、ＮＡＮＤ回路３４ｄから出力される内部書込動作活性化信号ＷＲＩＴＥがＨレベルの活性状態とされる（書込制御フリップフロップ回路３４がセットされる）。また、バースト長カウンタ３０においては、この書込指示信号Ｗの活性化に応答してＯＲ回路３０ａの出力信号がＨレベルとされ、バースト長カウント回路３０ｂが起動され、クロック信号ＣＬＫをカウントする。図示しないデータ入力バッファ回路へ与えられた書込データＤ０が入力バッファを介して書込回路へ与えられる。この書込動作活性化信号ＷＲＩＴＥに応答して活性状態とされた書込回路により、クロックサイクル♯１−♯４にわたって順次与えられる書込データＤ０、Ｄ１、Ｄ２およびＤ３が、それぞれメモリセルアレイの選択されたメモリセルへ所定のシーケンスで書込まれる。ここで、先に述べたように、ライトコマンドが与えられたとき、メモリセルアレイにおいて、アクティブコマンドに従って選択されたメモリセルから対応のメモリセルを選択する列選択動作が並行して行なわれている。
【００４４】
バースト長カウント回路３０ｂが、バースト長（図５における構成においては４）をカウントすると、クロックサイクル♯５において、リセット信号ＲＳＴがＨレベルの活性状態とされ、応じて書込制御フリップフロップ回路３４がリセットされ、内部書込動作活性化信号ＷＲＩＴＥがＬレベルの非活性状態とされる。すなわち、インバータ３４ｃの出力信号がＬレベルとされ、ＮＡＮＤ回路３４ｅの出力信号がＨレベルとなり、応じてＮＡＮＤ回路３４ｄの出力信号ＷＲＩＴＥがＬレベルとされる（インバータ３４ａの出力信号はすでにＨレベルにされている）。内部においては、書込動作活性化信号ＷＲＩＴＥの活性化時、クロック信号ＣＬＫの立上がりに同期して選択メモリセルへのデータの書込が行なわれており、クロックサイクル♯５におけるクロック信号ＣＬＫの立上がり時において、すべての書込データＤ０〜Ｄ３の書込が完了する。
【００４５】
クロックサイクル♯７において、リードコマンドが与えられ、応じて、図３（Ａ）に示すリードコマンドデコード回路４ｒからの内部読出指示信号Ｒが所定期間Ｈレベルの活性状態とされる。これにより読出制御フリップフロップ回路３２がセットされ、読出動作活性化信号ＲＥＡＤがＨレベルの活性状態とされる。すなわち、インバータ３２ａの出力信号がＬレベルとされ、ＮＡＮＤ回路３２ｄから出力される読出動作活性化信号ＲＥＡＤがＨレベルとされる。また、バースト長カウンタ３０においては、ＯＲ回路３０ａの出力信号がこの読出指示信号Ｒの活性化に応答してＨレベルとされ、バースト長カウント回路３０ｂが活性化され、クロック信号ＣＬＫのカウント動作を開始する。
【００４６】
この読出動作活性化信号ＲＥＡＤの活性化に応答して、図示しない読出回路が活性化され、選択メモリセルからのデータが読出される。所定のＣＡＳレイテンシー（図５においてはＣＡＳレイテンシーは２）が経過したクロックサイクル♯９から読出データＱ０−Ｑ３が順次出力される。
【００４７】
バースト長カウント回路３０が、クロック信号ＣＬＫをバースト長に相当する４回カウントすると、クロックサイクル♯１１において、リセット信号ＲＳＴがＨレベルの活性状態とされ、読出制御フリップフロップ回路３２がリセットされて読出動作活性化信号ＲＥＡＤがＬレベルの非活性状態とされる。すなわち、インバータ３２ｃの出力信号がＬレベルとされ、ＮＡＮＤ回路３２ｅの出力信号がＨレベルとされ、ＮＡＮＤ回路３２ｄから出力される読出動作活性化信号ＲＥＡＤがＬレベルとされる。データ出力バッファ回路はまだ活性状態にあり（図１０参照）クロックサイクル♯１２において、データＱ３が出力されると、読出動作が完了する。
【００４８】
上述のように、バースト長カウンタ３０は、内部データ書込動作制御および内部データ読出動作制御両者に共通に設けても、従来と同様、内部読出指示信号および内部書込指示信号に従ってデータの読出および書込を正確に実行することができる。特に、バースト長カウンタ３０は、データ書込動作およびデータ読出動作両者に共通に用いることにより、このデータ読出および書込制御部のレイアウト面積を低減することができる。
【００４９】
また、図４に示す構成において、読出制御フリップフロップ回路３２へ内部書込指示信号Ｗがリセット信号として与えられているのは、データ読出動作中にライトコマンドが与えられたとき、読出動作を完了させるためである。また同様、書込制御フリップフロップ回路３４に対し、内部読出指示信号Ｒがリセット信号として与えられているのは、データ書込動作時において、バースト長のデータの書込完了前にデータ読出動作を示すリードコマンドが与えられたときに、データ書込動作を完了させるためである。
【００５０】
なお、図４に示す構成において、バースト長カウンタ３０からのリセット信号ＲＳＴを読出制御フリップフロップ回路３２および書込制御フリップフロップ回路３４それぞれに設けられたインバータ３２ｃおよび３４ｃにより反転している。これは、バースト長カウンタ３０の、出力駆動力を小さくして、出力負荷を小さくするためである。しかしながら、このバースト長カウンタ３０からのリセット信号ＲＳＴを反転した後に、反転されたリセット信号を読出制御フリップフロップ３２および書込制御フリップフロップ３４のリセット入力へ与えるように構成してもよい。
【００５１】
以上のように、この発明の実施の形態１に従えば、バースト長カウンタは、データ読出動作およびデータ書込動作で共有するように構成したため、内部データ書込／読出制御部のレイアウト面積を低減することができる。
【００５２】
［実施の形態２］
図６は、この発明の実施の形態２に従う同期型半導体記憶装置の要部の構成を示す図である。図６においてはバースト長カウンタ３０の構成が示される。図６において、バースト長カウント回路３０ｂは、ＯＲ回路３０ａの出力信号Ｒ／Ｗを反転するインバータＩＶと、ＯＲ回路３０ａの出力信号Ｒ／ＷおよびインバータＩＶの出力信号をクロック信号ＣＬＫおよびＺＣＬＫに従って順次転送するクロックシフト回路４０と、データ読出用バースト長設定データＢＲおよびデータ書込用バースト長設定データＢＷに従って、このクロックシフト回路４０の出力を選択する出力選択回路４２と、書込動作活性化信号ＷＲＩＴＥの活性化時に活性化され、出力選択回路４２により選択された信号を反転してリセット信号ＲＳＴを生成する３状態インバータバッファ４３ｗと、読出動作活性化信号ＲＥＡＤの活性化時に活性化され、出力選択回路４２から与えられた信号を反転してリセット信号ＲＳＴを出力する３状態インバータバッファ４３ｒを含む。３状態インバータバッファ４３ｗおよび４３ｒの出力部は信号線４４に結合される。この信号線４４が、先の実施の形態１において示した読出制御フリップフロップ回路３２および書込制御フリップフロップ回路３４のリセット入力に結合される。
【００５３】
クロックシフト回路４０は、ｎ個の、縦続接続されたフリップフロップＦＦ１〜ＦＦｎを含む。奇数段のフリップフロップＦＦ１、ＦＦ３、…ＦＦｎ−１はクロック信号ＣＬＫに同期して、与えられたデータを転送する。偶数段のフリップフロップＦＦ２、ＦＦ４、…ＦＦｎはクロック信号ＺＣＬＫに従って、与えられた信号を転送する。２つの隣接するフリップフロップ（たとえばＦＦ１、およびＦＦ２）により、１クロックサイクルの遅延が実現される。
【００５４】
出力選択回路４２は、フリップフロップＦＦ４以降の偶数段のフリップフロップの出力部に設けられ、書込バースト長設定信号ＢＷ１、ＢＷ２、…ＢＷｍに応答して活性化され、活性化時対応の出力ノード上の信号を反転して出力する３状態インバータバッファ４２ｗ１、４２ｗ２、…４２ｗｍと、フリップフロップＦＦ４以降の偶数段のフリップフロップの出力部に結合され、読出バースト長設定信号ＢＲ１、ＢＲ２、…ＢＲｍの活性化時に活性化され、対応のフリップフロップの出力ノード上の信号を反転して出力する３状態インバータバッファ４２ｒ１、４２ｒ２、…４２ｒｍを含む。３状態インバータバッファ４２ｗ１〜４２ｗｍの出力部は、３状態インバータバッファ４３ｗの入力部に共通に接続される。３状態インバータバッファ４２ｒ１〜４２ｒｍの出力部は、３状態インバータバッファ４３ｒの入力部に共通に結合される。
【００５５】
動作時においては、この書込バースト長設定信号ＢＷ１〜ＢＷｍのうちの１つが活性状態とされ、また読出バースト長設定信号ＢＲ１〜ＢＲｍの１つが活性状態とされ、読出用バーストデータおよび書込用バーストデータそれぞれ別々に設定することができる。次に動作について簡単に説明する。
【００５６】
今、説明を簡単にするために、書込バースト長設定信号ＢＷ１および読出バースト長設定信号ＢＲｍが活性状態とされた場合を想定する。ライトコマンドが与えられ、書込動作指示信号ＷがＨレベルの活性状態とされると、ＯＲ回路３０ａからの出力信号Ｒ／ＷがＨレベルとされる。フリップフロップＦＦ１が、クロック信号ＣＬＫに同期して動作しており、このＯＲ回路３０ａから与えられた信号Ｒ／Ｗを取込みかつラッチして出力する。クロック信号ＺＣＬＫがＬレベルであり、フリップフロップＦＦ２は、ラッチ状態にあり、先の状態を保持している。クロック信号ＣＬＫがＬレベルに立下がり、クロック信号ＺＣＬＫがＨレベルに立上がると、フリップフロップＦＦ２が、このフリップフロップＦＦ１の出力信号を取込みラッチしかつ出力する。このとき、フリップフロップＦＦ３は、クロック信号ＣＬＫがＬレベルであり、ラッチ状態であり、先の状態を保持している。したがって、クロック信号ＣＬＫが２回立上がると、そのサイクルにおいて、フリップフロップＦＦ４の出力信号Ｏ４がＨレベルとされる。バースト長設定信号ＢＷ１がＨレベルの活性状態であり、３状態インバータバッファ４２ｗ１が、このフリップフロップＦＦ４からの信号を反転して出力する。内部書込動作活性化信号ＷＲＩＴＥが、書込指示信号Ｗの活性化に応答して活性状態とされており、この３状態インバータバッファ４３ｗが活性状態とされ、３状態インバータバッファ４２ｗ１から与えられた信号を反転して、信号線４４上のリセット信号ＲＳＴをＨレベルの活性状態とする。このリセット信号ＲＳＴの活性化に応答して、内部書込動作活性化信号ＷＲＩＴＥがリセットされ、３状態インバータバッファ４３ｗが出力ハイインピーダンス状態に復帰する。
【００５７】
データ読出動作時においては、読出動作指示信号Ｒが活性状態とされる。応じて、信号Ｒ／Ｗが活性状態とされ、この信号が、フリップフロップＦＦ１〜ＦＦｎ−１を介して順次クロック信号ＣＬＫおよびＺＣＬＫに従って転送される。フリップフロップＦＦｎの出力信号ＯｎがＨレベルとされると、３状態インバータバッファ４２ｒｍが、信号ＢＲｍにより活性状態とされており、このフリップフロップＦＦｎの出力信号Ｏｎを反転して出力する。データ読出時においては、内部読出動作活性化信号ＲＥＡＤが活性状態とされており、３状態インバータバッファ４３ｒがこの３状態インバータバッファ４２ｒｍから与えられた信号を反転して出力する。これにより、リセット信号ＲＳＴが活性状態とされる。
【００５８】
上述の構成により、共通のバースト長カウント回路を用いても、データ読出のためのバースト長およびデータ書込のためのバースト長をそれぞれ別々に設定することができる。
【００５９】
なお、この図６に示す構成において、ＯＲ回路３０ａの出力信号Ｒ／Ｗは、順次フリップフロップＦＦ１〜ＦＦｎを転送される。書込動作および読出動作が連続して行なわれる場合またはインタラプトが生じる場合、正確にバースト長をカウントするために、この信号Ｒ／Ｗは、フリップフロップＦＦ２〜ＦＦｎへも与えられるように構成してもよい。フリップフロップＦＦ２〜ＦＦｎをそれぞれリセットして、新たに与えられた信号Ｒ／Ｗを正確にクロック信号ＣＬＫおよびＺＣＬＫに従って伝達することができ、誤動作を防止することができる。ここで、初段のフリップフロップＦＦ１のリセットを行なわないように説明しているのは、リセット動作により伝達すべき信号Ｒ／Ｗがリセットされてしまうのを防止するためであるが、初段のフリップフロップＦＦ１へ与えられてもよい。
【００６０】
図７（Ａ）は、図６に示すフリップフロップＦＦ１〜ＦＦｎの構成の一例を示す図である。フリップフロップＦＦ１〜ＦＦｎは、同じ構成を有しており、図７（Ａ）においては、１つのフリップフロップＦＦを代表的に示す。図７（Ａ）において、フリップフロップＦＦは、入力信号Ｉとクロック信号ＣＬＫ（またはＺＣＬＫ）を受けるＮＡＮＤ回路５１ａと、入力信号ＺＩとクロック信号ＣＬＫ（またはＺＣＬＫ）を受けるＮＡＮＤ回路５１ｂと、ＮＡＮＤ回路５１ａの出力信号を一方入力に受けるＮＡＮＤ回路５２ａと、ＮＡＮＤ回路５１ｂの出力信号を一方入力に受けるＮＡＮＤ回路５２ｂを含む。ＮＡＮＤ回路５２ａの出力Ｏは、またＮＡＮＤ回路５２ｂの他方入力に与えられ、またＮＡＮＤ回路５２ｂの出力信号ＺＯは、ＮＡＮＤ回路５２ａの他方入力へ与えられる。次にこの図７（Ａ）に示すフリップフロップの動作を図７（Ｂ）に示すタイミングチャート図を参照して説明する。図７（Ｂ）においては、一例として、１０段のフリップフロップＦＦ１〜ＦＦ１０が用いられており、それぞれの出力信号Ｏ１〜Ｏ１０の出力信号の変化態様が示される。
【００６１】
クロックサイクル０において、信号Ｒ／ＷがＨレベルとされる。そのとき、クロック信号ＣＬＫがＨレベルであり、ＮＡＮＤ回路５１ａおよび５１ｂがインバータとして作用し、入力信号Ｉ（Ｒ／Ｗ）を取込みラッチする。したがって、この状態において出力信号Ｏ１が、Ｈレベルに立上がる。クロック信号ＣＬＫがＬレベルに立下がると、ＮＡＮＤ回路５１ａおよび５１ｂの出力信号はともにＨレベルとされ、ＮＡＮＤ回路５２ａおよび５２ｂの出力信号ＯおよびＺＯは変化しない。一方、２段目のフリップフロップＦＦ２においては、クロック信号ＺＣＬＫがＨレベルとされるため、そのＮＡＮＤ回路５１ａおよび５１ｂがインバータとして作用して初段のフリップフロップＦＦ１から与えられた信号を取込みラッチする。以降この動作を繰返し、クロック信号ＣＬＫがＨレベルのときに、奇数番号のフリップフロップが、与えられた信号を取込んでラッチし、クロック信号ＺＣＬＫがＨレベルのときに、偶数番号のフリップフロップが、与えらたれ信号を取込みラッチして出力する。したがって、バースト長が１に設定された場合には、出力信号Ｏ４が選択される。クロックサイクル１におけるクロック信号ＣＬＫの立下がりに同期して、この出力信号Ｏ４がＨレベルとされ、クロックサイクル２における内部書込／読出動作が禁止される。バースト長が２に設定された場合には、出力信号Ｏ６が選択される。クロックサイクル３における内部書込／読出動作が禁止される（クロックサイクル２におけるクロック信号ＣＬＫの立下がりに同期して、リセット信号ＲＳＴが活性状態とされる）。
【００６２】
同様にして、バースト長が４に設定された場合には、フリップフロップＦＦ１０の出力信号Ｏ１０が選択される。クロックサイクル４におけるクロック信号ＣＬＫの立下がりに同期してこの信号Ｏ１０がＨレベルに立上がり、これにより、図５に示すように、リセット信号ＲＳＴが、リード／ライトコマンドが与えられてから４クロックサイクル経過後にＨレベルの活性状態とされる。
【００６３】
ここで、図７（Ａ）において破線で示すようにＮＡＮＤ回路５２ｂにＯＲ回路３０ａの出力信号Ｒ／Ｗを与えれば、バースト長カウンタ３０のカウント動作開始時に確実に内部を初期状態にリセットしてカウント動作を開始することができる。
図８は、バースト長選択信号発生部の構成を示す図である。図８において、書込用バースト長データを格納するバースト長レジスタ６０ｗと、このバースト長レジスタ６０ｗの格納データをデコードし、バースト長選択信号ＢＷ１〜ＢＷｍの１つを活性状態にするデコーダ６２ｗと、読出用バースト長データを格納するバースト長レジスタ６０ｒと、このバースト長レジスタ６０ｒに格納されたデータをデコードして、読出用バースト長選択信号ＢＲ１〜ＢＲｍの１つを活性状態とするデコーダ６２ｒが設けられる。バースト長レジスタ６０ｗおよび６０ｒは、たとえば、同期型半導体記憶装置の特殊モード（たとえば初期設定時）において、外部からその可能データが設定される。デコーダ６２ｗおよび６２ｒは、それぞれ対応のバースト長レジスタ６０ｗおよび６０ｒの格納するデータをデコードする。このデコーダ６２ｗおよび６２ｒの構成としては、たとえば先の図３（Ａ）および（Ｂ）に示すようなデコーダの構成が用いられる。この図８に示す構成に従って、バースト長レジスタ６０ｗおよび６０ｒに対し外部からバースト長データを格納することにより、この同期型半導体記憶装置の適用される用途に応じて最適なバースト長設定することができる。
【００６４】
なお、この実施の形態２におけるバースト長カウンタの構成の場合、リセット信号ＲＳＴが活性状態とされデータ書込動作およびデータ読出動作活性化信号ＷＲＩＴＥおよびＲＥＡＤがともに非活性状態とされた場合、信号線４４はフローティング状態とされる。このフローティング状態を防止するためには、読出動作活性化信号ＷＲＩＴＥおよび読出動作活性化信号ＲＥＡＤを受けるＮＯＲゲートの出力信号により、信号線４４を接地電位または電源電位にプリチャージする構成が利用されればよい。これにより、信号線４４の不安定なフローティング状態を防止することができる。
【００６５】
以上のように、この発明の実施の形態２に従えば、バースト長カウント回路のバースト長を、読出データのためのバースト長およびデータ書込のためのバースト長それぞれ独立に設定することができるように構成したため、１つのバースト長カウンタを用いて、読出動作および書込動作それぞれに対し異なったバースト長データを設定することができ、これによりバースト長カウント回路がデータ読出およびデータ書込をそれぞれ別々に設けられている場合と同様の効果を実現することができる。
【００６６】
［実施の形態３］
図９は、この発明の実施の形態３に従う同期型半導体記憶装置の要部の構成を示す図である。図９においてはバースト長カウンタのバースト長を設定する部分の構成が示される。図９においては、バースト長データ発生部は、データ書込時のバーストデータを格納するバースト長レジスタ６０ｗと、データ読出時のバースト長データを格納するバースト長レジスタ６０ｒと、内部書込動作活性化信号ＷＲＩＴＥの活性化時に活性化され、バースト長レジスタ６０ｗの格納するバースト長データをデコードし、バースト長選択信号ＢＷ１〜ＢＷｍの１つを活性状態とするデコーダ６４ｗと、内部読出動作活性化信号ＲＥＡＤの活性化時に活性化され、バースト長レジスタ６０ｒの格納データをデコードし、読出バースト長選択信号ＢＲ１〜ＢＲｍの１つを選択状態とするデコード６４ｒを含む。デコーダ６４ｗの出力信号ＢＷ１〜ＢＷｍとデコーダ６４ｒの出力信号ＢＲ１〜ＢＲｍは、それぞれワイヤードＯＲ接続されて、バースト長選択信号Ｂ１〜Ｂｍとされる。
【００６７】
バースト長カウント回路においては、クロックシフト回路３０ｂの補のバースト長出力ノードＺＯ１、ＺＯ２、…ＺＯｍそれぞれに対し、バースト長選択信号Ｂ１〜Ｂｍの活性化時に活性状態とされる３状態インバータバッファＴＢ１〜ＴＢｍが設けられる。これらの３状態インバータバッファＴＢ１〜ＴＢｍの出力部は信号線４４に共通に接続される。信号線４４からリセット信号ＲＳＴが出力される。
【００６８】
この構成の場合、データ書込動作時においては、デコーダ６４ｗが活性状態とされ、バースト長レジスタ６０ｗに格納されたデータをデコードして、バースト長選択信号ＢＷ１〜ＢＷｍの１つを選択状態とする。デコーダ６４ｒは非活性状態であり、その出力はハイインピーダンス状態とされる。これにより、バースト長選択信号Ｂ１〜Ｂｍの１つが、デコーダ６４ｗの出力信号に従って活性状態とされ、対応の３状態インバータバッファ（ＴＢ１〜ＴＢｍのいずれか）が活性状態とされる。これにより、クロックシフト回路３０ｂのクロックシフト数が、バースト長に等しくなると、信号線４４上のリセット信号ＲＳＴが活性状態のＨレベルとされる。ここで、クロックシフト回路３０ｂの出力信号ＺＯ１〜ＺＯｍは、先の実施の形態２における出力信号Ｏ１〜Ｏｍの反転信号である。
【００６９】
データ読出動作時においては、読出動作活性化信号ＲＥＡＤが活性状態とされる。デコーダ６４ｒが活性化され、バースト長レジスタ６０ｒに格納されたバースト長データをデコードし、バースト長選択信号ＢＲ１〜ＢＲｍの１つを活性状態とする。デコーダ６４ｗは、書込動作活性化信号ＷＲＩＴＥの非活性状態であり、出力ハイインピーダンス状態に設定される。したがってこの状態においては、デコーダ６４ｒの出力信号に従って、３状態インバータバッファＴＢ１〜ＴＢｍの１つが活性状態とされ、読出時のバースト長データに従って、クロックシフト回路３０ｂの出力信号が選択されてリセット信号ＲＳＴが発生される。
【００７０】
この図９に示す構成の場合、バースト長を選択するための３状態インバータバッファＴＢ１〜ＴＢｍはデータ書込時およびデータ読出時両者において用いられており、回路構成要素数を低減することができ、応じて占有面積を低減することができる。
【００７１】
なお、この実施の形態３の説明において、デコーダ６４ｗおよび６４ｒは、非活性化時出力ハイインピーダンス状態とされるとして説明している。単にこれらの出力部に、トランスミッションゲートなどのスイッチング素子が設けられていればよく、デコーダ６４ｒおよび６４ｗの内部に設けられたデコード回路を３状態バッファで特に構成する必要はない。
【００７２】
なおこの図９に示す構成において、バースト長レジスタ６０ｒおよび６０ｗの格納するデータを、活性化信号ＲＥＡＤおよびＷＲＩＴＥにより選択する構成を利用すれば、１つのデコーダでデータ書込時およびデータ読出時それぞれ書込用バースト長データおよび読出用バースト長データをデコードすることができ、応じてデコーダの数を低減することができる。
【００７３】
以上のように、この実施の形態３に従えば、データ書込時およびデータ読出時のバースト長データ選択部を、データ読出時およびデータ書込時において共通に用いられるように構成したため、回路構成要素数を低減することができ、応じて回路占有面積（レイアウト面積）を低減することができる。
【図面の簡単な説明】
【図１】  この発明の実施の形態１に従う同期型半導体記憶装置の要部の構成を示す図である。
【図２】  図１に示す入力バッファ回路の構成の一例を示す図である。
【図３】  図１に示すコマンドデコーダに含まれるリードコマンドデコーダおよびライトコマンドデコーダの構成を示す図である。
【図４】  図１に示すバースト長カウンタ、読出制御フリップフロップ回路および書込制御フリップフロップ回路の具体的構成を示す図である。
【図５】  図４に示す構成の動作を示すタイミングチャートである。
【図６】  図４に示すバースト長カウント回路の具体的構成の一例を示す図である。
【図７】  （Ａ）は、図６に示すフリップフロップの構成を示し、（Ｂ）は、図６に示すカウント回路の動作を示すタイミングチャート図である。
【図８】  図６に示すバースト長選択信号発生部の構成を示す図である。
【図９】  この発明の実施の形態３に従う同期型半導体記憶装置の要部の構成を示す図である。
【図１０】  従来の同期型半導体記憶装置の全体の構成を概略的に示す図である。
【図１１】  図１０に示す読出制御回路の構成を示す図である。
【図１２】  図１０に示す書込制御回路の構成を示す図である。
【図１３】  図１０に示す同期型半導体記憶装置の動作を示すタイミングチャート図である。
【符号の説明】
２  入力バッファ回路、４  コマンドデコーダ、３０  バースト長カウンタ、３２  読出制御フリップフロップ回路、３４  書込制御フリップフロップ回路、４ｒ  リードコマンドデコーダ、４ｗ  ライトコマンドデコーダ、３０ａ  ＯＲ回路、３０ｂ  バースト長カウント回路、ＦＦ１〜ＦＦｎ  フリップフロップ、４２ｗ１〜４２ｗｍ，４２ｒ１〜４２ｒｍ  ３状態インバータバッファ、４３ｗ，４３ｒ、ＴＢ１〜ＴＢｍ  ３状態インバータバッファ、６０ｗ，６０ｒ  バースト長レジスタ、６２ｗ，６２ｒ，６４ｗ，６４ｒ  デコーダ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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