(57)【特許請求の範囲】
【請求項１】
リード動作遂行時にリード命令が印加されると反転ライトイネーブル信号のディスエーブル区間及び反転リードイネーブル信号のディスエーブル区間で第１リードドントケア信号を発生するための第１リードドントケア信号発生手段と、
前記リード動作遂行時に前記リード命令が印加されるとアドレス入力の終了を検出することによってイネーブルされ、準備／ビジー信号の準備状態を検出することによってディスエーブルされる第２リードドントケア信号を発生するための第２リードドントケア信号発生手段と、
前記第１または第２リードドントケア信号が発生されると外部から印加される反転チップイネーブル信号の状態に関係なく内部反転チップイネーブル信号をイネーブルする内部反転チップイネーブル信号制御手段とを備えたことを特徴とする、
内部反転チップイネーブル信号を発生して外部反転チップイネーブル信号を収容するための不揮発性メモリ。
【請求項２】
前記第１リードドントケア信号発生手段は、
反転ライトイネーブル信号のディスエーブルを検出するための第１検出手段と、
反転リードイネーブル信号のディスエーブルを検出するための第２検出手段と、
リード命令を検出してリード命令検出信号を発生するための第３検出手段と、
前記第３検出信号が発生されると前記第１及び２検出手段の出力信号に応答して前記第１リードドントケア信号を発生するための第１リードドントケア信号発生回路とを
備えたことを特徴とする請求項１に記載の不揮発性メモリ。
【請求項３】
前記第２リードドントケア信号発生手段は、
アドレス入力の終了を検出するための第４検出手段と、
前記準備／ビジー信号の準備状態を検出するための第５検出手段と、
前記第４検出手段の出力信号に応答してイネーブルされ、前記第５検出手段の出力信号に応答してディスエーブルされる前記第２リードドントケア信号を発生するための第２リードドントケア信号発生回路とを、
備えたことを特徴とする請求項１に記載の不揮発性メモリ。
【請求項４】
前記内部反転チップイネーブル信号制御手段は、
前記第１及び第２リードドントケア信号を収容するためのＮＯＲゲートを備えたことを特徴とする請求項１に記載の不揮発性メモリ。
【請求項５】
準備／ビジー信号と内部反転チップイネーブル信号とを発生するように各々構成された複数の不揮発性メモリと、
外部反転チップイネーブル信号、反転ライトイネーブル信号、反転リードイネーブル信号、アドレス及びデータをメモリに出力して、前記不揮発性メモリから出力された前記準備／ビジー信号を入力するための制御装置とを備え、
前記不揮発性メモリの各々は、
リード動作時にリード命令が印加される時、前記反転ライトイネーブル信号及び前記反転リードイネーブル信号のディスエーブルされる期間中、第１リードドントケア信号を発生するための第１回路と、
前記リード命令がリード動作時に印加される時、アドレス入力が終わることを感知することによってイネーブルされ、前記準備／ビジー信号の準備状態を感知することによってディスエーブルされる第２リードドントケア信号を発生するための第２回路と、
前記外部反転チップイネーブル信号の信号ロジック状態を問わず、前記第１及び前記第２リードドントケア信号の少なくとも一つが発生される時、内部反転チップイネーブル信号をイネーブルするための第３回路と、
を備えることを特徴とするシステム。
【請求項６】
前記第１回路は、
前記反転チップライトイネーブル信号のディスエーブルを感知するための第１感知手段と、
前記反転リードイネーブル信号のディスエーブルを感知するための第２感知手段と、
前記リード命令を感知し、リード命令感知信号を発生するための第３感知手段と、
前記第３感知手段が発生される時、前記第１及び第２感知手段の出力信号に応答して前記第１リードドントケア信号を発生するための第１リードドントケア信号発生回路と、
を備えたことを特徴とする請求項５に記載のシステム。
【請求項７】
前記第２回路は、
アドレス入力を感知するための第４感知手段と、
前記準備／ビジー信号の準備状態を感知するための第５感知手段と、
前記第４感知手段に応答してイネーブルされ、前記第５感知手段に応答してディスエーブルされる第２リードドントケア信号を発生するための第２リードドントケア信号発生回路と、
を備えたことを特徴とする請求項５に記載のシステム。
【請求項８】
前記第３回路は、前記第１リードドントケア信号及び前記第２リードドントケア信号を収容するＮＯＲゲートを備えたことを特徴とする請求項５に記載のシステム。
【請求項９】
不揮発性メモリ中の第１メモリをイネーブルする段階と、
前記第１メモリが内部リード動作を実行させる前記第１メモリに第１リード命令及び第１スタートアドレスを印加する段階と、
前記第１メモリが前記内部リード動作を実行中に、第２リード命令及び第２スタートアドレスを前記不揮発性メモリ中の第２メモリに印加する段階とを備え、
前記内部リード動作は第１ビジー期間内に実行され、
前記第１メモリは前記第１ビジー期間後のビジー期間内に前記第1メモリがドントケア状態になるのを防止することを特徴とする不揮発性メモリを備えたシステムのデータリード方法。
【請求項１０】
前記方法は、
前記イネーブルする段階は内部反転チップイネーブル信号を印加することによって実行され、
前記第１リード命令が印加される時、反転ライトイネーブル信号のディスエーブル期間及び反転リードイネーブル信号のディスエーブル期間中、第１リードドントケア信号を前記第１メモリで発生する段階と、
前記第１リード命令が印加される時、アドレス入力が終わることを感知することによってイネーブルされ、準備／ビジー信号の準備状態を感知することによってディスエーブルされる第２リードドントケア信号を前記第１メモリで発生する段階と、
前記印加された外部反転チップイネーブル信号のロジック状態を問わず、前記第１及び第２リードドントケア信号中の少なくとも一つが発生される時、内部反転チップイネーブル信号を前記第１メモリでイネーブルする段階を、さらに含むことを特徴とする請求項９に記載のデータリード方法。
【請求項１１】
前記方法は、
前記不揮発性メモリ中の第３メモリで連続的にリード動作を実行する段階をさらに備えることを特徴とする請求項１０に記載のデータリード方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は不揮発性メモリ及び不揮発性メモリを備えたシステムに係り、特に複数個の不揮発性メモリに対するリード動作遂行時に複数個の不揮発性メモリに対するリード動作をインタリーブ(ｉｎｔｅｒｌｅａｖｉｎｇ)するように遂行することができる不揮発性メモリ、複数個の不揮発性メモリを備えたシステム、及びこのシステムのデータリード方法に関する。
【０００２】
【従来の技術】
一般的に、複数個のメモリを備えたシステムは制御装置を備え、この制御装置の制御の下に動作を遂行する。ところで、このようなシステムは複数個のメモリが制御装置との間でデータの授受を行う際に共通の信号ラインを通してデータの授受が行われるため、複数個のメモリをインタリーブするように動作させることがシステムの性能向上に重要である。
従来の複数個の不揮発性メモリを備えたシステムはライトと消去時にはドントケア(ｄｏｎ'ｔ  ｃａｒｅ)区間を備え、複数個のメモリをインタリーブするように動作させることが可能であったが、リード時には複数個のメモリをインタリーブするように動作させることが不可能であった。
【０００３】
図１は複数個の不揮発性メモリを備えた従来のシステムのブロック図で、制御装置１０と複数個の不揮発性メモリ２０−１、２０−２、．．．、２０−ｎとで構成されている。
制御信号ＣＬＥ、ＡＬＥ、ＷＥＢ、ＲＥＢは制御信号印加ライン３０を通して制御装置１０から複数個の不揮発性メモリ２０−１、２０−２、．．．、２０−ｎに伝送され、入出力データＩＯ１、ＩＯ２、．．．、ＩＯｎはデータ入出力信号印加ライン３６を通して制御装置１０と複数個の不揮発性メモリ２０−１、２０−２、．．．、２０−ｎとに伝送される。反転チップイネーブル信号ＣＥＢ１、ＣＥＢ２、．．．、ＣＥＢｎは反転チップイネーブル信号印加ライン３２を通して制御装置１０から複数個の不揮発性メモリ２０−１、２０−２、．．．、２０−ｎに各々伝送される。準備／ビジー信号ＲＢＢ１、ＲＢＢ２、．．．、ＲＢＢｎは準備／ビジー信号印加ライン３４を通して複数個の不揮発性メモリ２０−１、２０−２、．．．、２０−ｎの各々から制御装置１０に伝送される。
入出力データＩＯ０乃至ＩＯｎは制御装置１０からデータ入出力線３６を通して不揮発性メモリ２０−１乃至２０−ｎに伝送される。
【０００４】
図１に示した信号で、ＣＬＥは入力されるデータが命令語であることを示すための命令語ラッチイネーブル信号であり、ＡＬＥは入力されるデータがアドレスであることを示すためのアドレスラッチイネーブル信号であり、ＷＥＢはライトされるあらゆる入力データ(命令語、アドレス、データ)をラッチするための反転ライトイネーブル信号であり、ＣＥＢ１、ＣＥＢ２、．．．、ＣＥＢｎの各々はｎ個の不揮発性メモリ２０−１、２０−２、．．．、２０−ｎをイネーブルするための反転チップイネーブル信号であり、ＲＥＢはリード動作をイネーブルするためのリードイネーブル信号であり、ＩＯ１、ＩＯ２、．．．、ＩＯｎは不揮発性メモリ２０−１、２０−２、．．．、２０−ｎに入出力されるデータであり、ＲＢＢ１、ＲＢＢ２、．．．、ＲＢＢｎは複数個の不揮発性メモリ２０−１、２０−２、．．．、２０−ｎ各々の内部動作状態を示す準備／ビジー信号である。
【０００５】
図２は図１に示した不揮発性メモリの一例の構成を示すブロック図で、不揮発性メモリ２０−１の構成を示している。不揮発性メモリ２０−１はメモリセルアレイ４０、ローデコーダ４２、カラムデコーダ４４、制御信号発生回路４６、ページバッファ４８、データ入出力ゲート５０、及びデータ入出力バッファ５２で構成されている。
【０００６】
図２に示したブロック各々の動作を説明すると次のようである。
メモリセルアレイ４０は複数個のメモリセル(図示せず)で構成されている。ローデコーダ４２は制御信号発生回路４６の制御下にローアドレスＸをデコーディングしてメモリセルアレイ４０の複数個のワードライン(図示せず)を選択する。カラムデコーダ４４は制御信号発生回路４６の制御の下にコラムアドレスＹをデコーディングしてデータ入出力ゲート５０を選択する。ページバッファ４８はライト時にはカラムデコーダ４４の出力信号に応答してデータ入出力ゲート５０を通して入力されるバイトデータをページの大きさだけ貯蔵し、リード時にはメモリセルアレイ４０から出力されるページの大きさのデータを貯蔵する。
【０００７】
バイト単位データはライト動作時にデータ入出力ゲート５０を通して入力され、リード動作時にメモリセルアレイ４０から出力される。データ入出力ゲート５０はカラムデコーダ４４の出力信号に応答してページの大きさのデータをバイト単位で伝送する。データ入出力バッファ５２は制御信号発生回路４６の制御下にライト時には外部から入力されるページの大きさのデータをバッファしてデータ入出力ゲート５０に出力し、リード時にはデータ入出力ゲート５０を通して出力されるバイトデータをバッファして外部に出力する。
【０００８】
図２に示した不揮発性メモリ２０−１はライト時には外部から入力されるバイトデータをページバッファ４８にページの大きさだけ貯蔵し、ページバッファ４８にページの大きさのデータが貯蔵されるとページバッファ４８に貯蔵されたページの大きさのデータをメモリセルアレイ４０に伝送する。
リード時にはメモリセルアレイ４０に貯蔵されたページの大きさのデータがページバッファ４８に伝送される。ページバッファ４８に伝送されたページの大きさのデータはデータ入出力ゲート５０とデータ入出力バッファ５２とを通してバイト単位で出力される。
【０００９】
すなわち、不揮発性メモリ２０−１はメモリセルアレイ４０とページバッファ４８との間で、データ伝送時にページバッファ４８に貯蔵された後にメモリセルアレイ４０に伝送されたり、データ入出力ゲート５０とデータ入出力バッファ５２とを通して伝送される。
そして、不揮発性メモリ２０−１は外部から制御信号、アドレス、及びデータを入力する場合には“ハイ”レベルの準備／ビジー信号ＲＢＢを外部に発生して、メモリセルアレイ４０からページバッファ４８へのデータリード動作及びページバッファ４８からメモリセルアレイ４０への内部的なデータライト及び消去動作遂行時には“ロー”レベルの準備／ビジー信号ＲＢＢを外部に発生する。
【００１０】
図３は従来の不揮発性メモリの内部反転チップイネーブル信号発生回路の一例の構成を示したもので、ＣＥＢバッファ６０、ＷＥＢディスエーブル感知回路６２、ＲＥＢディスエーブル感知回路６４、プログラム命令語感知回路６６、削除命令語感知回路６８、リード命令語感知回路７０、ＰＧＭ  ＤＮＴ信号発生回路７２、ＥＲＳ  ＤＮＴ信号発生回路７４、ＲＤ  ＤＮＴ信号発生回路７６、ＲＢＢ準備／ビジー感知回路７８、ＮＯＲゲートＮＯＲ１、ＮＡＮＤゲートＮＡＮＤ１、及びインバータＩ１で構成されている。
【００１１】
図３に示した回路の動作を説明すると次のようである。
ＣＥＢバッファ６０は外部から印加される反転チップイネーブル信号ＣＥＢをバッファして出力する。ＷＥＢディスエーブル検出回路６２は反転ライトイネーブル信号ＷＥＢの“ハイ”レベルへの遷移を感知してＷＥＢディスエーブル検出信号を発生する。ＲＥＢディスエーブル感知回路６４は反転リードイネーブル信号ＲＥＢの“ハイ”レベルへの遷移を感知してＲＥＢディスエーブル検出信号を発生する。プログラム命令感知回路６６はプログラム命令８０Ｈが印加されるとプログラム命令検出信号を発生する。
【００１２】
削除命令語感知回路６８は消去命令６０Ｈが印加されると消去命令検出信号を発生する。リード命令語感知回路７０はリード命令００Ｈ、０１Ｈ、５０Ｈが印加されるとリード命令検出信号を発生する。ＲＢＢ準備／ビジー感知回路７８は準備／ビジー信号ＲＢＢのビジー状態を検出してＲＢＢビジー検出信号を発生する。ＰＧＭ  ＤＮＴ信号発生回路７２はプログラム命令検出信号が発生されて、ＷＥＢディスエーブル検出信号が発生されると“ハイ”レベルのプログラムドントケア信号ＰＧＭ  ＤＮＴを発生する。ＥＲＳ  ＤＮＴ信号発生回路７４は消去命令検出信号が発生されて、ＷＥＢディスエーブル検出信号が発生されると“ハイ”レベルの消去ドントケア信号ＥＲＳ  ＤＮＴを発生する。ＲＤ  ＤＮＴ信号発生回路７６はリード命令検出信号が発生されて、ＷＥＢディスエーブル検出信号及びＲＥＢディスエーブル検出信号が発生されると“ハイ”レベルのリードドントケア信号ＲＤ  ＤＮＴを発生し、ＲＢＢビジー検出信号が発生されると“ロー”レベルのリードドントケア信号ＲＤ  ＤＮＴを発生する。ＮＯＲゲートＮＯＲ１はプログラムドントケア信号ＰＧＭ  ＤＮＴ、消去ドントケア信号ＥＲＳ  ＤＮＴ、及びリードドントケア信号ＲＤ  ＤＮＴ中の少なくとも一つが“ハイ”レベルになれば“ロー”レベルの信号を発生する。ＮＡＮＤゲートＮＡＮＤ１とインバータＩ１とはＮＯＲゲートＮＯＲ１から出力される“ロー”レベルの信号に応答して“ロー”レベルの内部反転チップイネーブル信号ＣＥｉＢを発生する。すなわち、プログラムドントケア信号ＰＧＭ  ＤＮＴ、消去ドントケア信号ＥＲＳ  ＤＮＴ、及びリードドントケア信号ＲＤ  ＤＮＴ中の少なくとも一つの信号が“ハイ”レベルになれば外部から印加される反転チップイネーブル信号ＣＥＢに関係なく“ロー”レベルの内部反転チップイネーブル信号ＣＥｉＢを発生する。
【００１３】
図４は図２に示した不揮発性メモリ２０−１のライト動作を説明するための動作タイミング図で、斜線部分がドントケアが可能な区間である。
“ロー”レベルの反転チップイネーブル信号ＣＥＢに応答して不揮発性メモリ２０−１の動作がイネーブルされる。外部から印加される制御信号ＣＬＥ、ＷＥＢ、ＡＬＥに応答してライト命令８０Ｈ、スタートアドレス、及びデータが入力される。この時、図３に示した回路によって反転ライトイネーブル信号ＷＥＢの“ハイ”レベル区間で反転チップイネーブル信号ＣＥＢをドントケアすることが可能である。すなわち、ドントケア区間で不揮発性メモリ２０−１は反転チップイネーブル信号ＣＥＢの状態に関係なく内部的な動作を続けて遂行することができる。そして、データの入力が終了し、外部からライトスタート命令１０Ｈが印加されると、不揮発性メモリ２０−１はライト動作時のビジー期間ｔＰＲＯＧ中“ロー”レベルの準備／ビジー信号ＲＢＢを発生する。この時、図３に示した回路によって反転ライトイネーブル信号ＷＥＢの“ハイ”レベル区間で反転チップイネーブル信号ＣＥＢをドントケアすることが可能である。
したがって、図１に示した制御装置１０は不揮発性メモリ２０−１が内部的なデータライト動作を遂行する期間ｔＰＲＯＧ中、他の不揮発性メモリを動作させることが可能である。
図示しなかったが、消去動作時にも二個以上の不揮発性メモリをインタリーブするように動作させることが可能である。
【００１４】
図５は図１に示した不揮発性メモリ２０−１のリード動作を説明するための動作タイミング図で、斜線部分がドントケアが可能な区間である。
“ロー”レベルの反転チップイネーブル信号ＣＥＢに応答して不揮発性メモリ２０−１の動作がイネーブルされる。外部から印加される制御信号ＣＬＥ、ＷＥＢ、ＡＬＥに応答してリード命令００Ｈ、及びスタートアドレスが入力される。この時、図３に示した回路によって反転ライトイネーブル信号ＷＥＢの“ハイ”レベル区間で反転チップイネーブル信号ＣＥＢをドントケアすることが可能である。不揮発性メモリ２０−１はスタートアドレスの入力が終了すると、リード動作時のビジー期間ｔＲ中“ロー”レベルの準備／ビジー信号ＲＢＢを発生する。この時、図３に示した回路によってリード動作時のビジー期間ｔＲ中、反転チップイネーブル信号ＣＥＢをドントケアさせることは不可能である。
したがって、図１に示した制御装置１０は不揮発性メモリ２０−１が内部的なリード動作を遂行する期間ｔＲ中、他の不揮発性メモリを動作させることが不可能である。
【００１５】
これは従来の不揮発性メモリが順次リード動作とＣＥＢインターセプト動作とを遂行するためである。
順次リード動作は初期にリード命令とスタートアドレスとを一度のみ入力すればスタートアドレスに該当するページから順次ページを増加しながらリード動作を遂行することをいう。ＣＥＢインターセプト動作はビジー期間ｔＲに反転チップイネーブル信号ＣＥＢを一定期間中“ハイ”レベルに維持することによって不揮発性メモリの動作をディスエーブルすることをいう。
【００１６】
上述したような動作モードを支援するために従来の不揮発性メモリは、リード動作時にビジー期間ｔＲに反転チップイネーブル信号ＣＥＢに関係なく動作するようにするためのドントケア区間を設定することが不可能に構成されていた。
【００１７】
【発明が解決しようとする課題】
本発明の目的は、リード動作時に最初のビジー期間で反転チップイネーブル信号をドントケアさせることが可能な不揮発性メモリを提供することにある。
本発明の他の目的は、リード動作時に複数個の不揮発性メモリをインタリーブするように動作させることが可能な複数個の不揮発性メモリを備えたシステムを提供することにある。
本発明のまた他の目的は、前記他の目的を達成するためのシステムのデータリード方法を提供することにある。
【００１８】
【課題を解決するための手段】
前記目的を達成するための本発明の不揮発性メモリは、リード動作遂行時にリード命令が印加されると反転ライトイネーブル信号のディスエーブル区間及び反転リードイネーブル信号のディスエーブル区間で第１リードドントケア信号を発生するための第１リードドントケア信号発生手段と、前記リード動作遂行時に前記リード命令が印加されるとアドレス入力の終了を検出することによってイネーブルされ、準備／ビジー信号の準備状態を検出することによってディスエーブルされる第２リードドントケア信号を発生するための第２リードドントケア信号発生手段と、前記第１または第２リードドントケア信号が発生されると外部から印加される反転チップイネーブル信号の状態に関係なく内部反転チップイネーブル信号をイネーブルする内部反転チップイネーブル信号制御手段とを備えたことを特徴とする。
【００１９】
前記他の目的を達成するための複数個の不揮発性メモリを備えたシステムは、複数個の不揮発性メモリと、前記複数個の不揮発性メモリに外部反転チップイネーブル信号、反転ライトイネーブル信号、反転リードイネーブル信号、アドレス、及びデータを入出力して、前記複数個の不揮発性メモリから出力される準備／ビジー信号を入力する制御手段とを備えたシステムにおいて、前記複数個の不揮発性メモリの各々がリード動作遂行時にリード命令が印加されると前記反転ライトイネーブル信号のディスエーブル区間及び前記反転リードイネーブル信号のディスエーブル区間で第１リードドントケア信号を発生するための第１リードドントケア信号発生手段と、前記リード動作遂行時に前記リード命令が印加されると前記アドレスの入力終了を検出することによってイネーブルされ、前記準備／ビジー信号の準備状態を検出することによってディスエーブルされる第２リードドントケア信号を発生するための第２リードドントケア信号発生手段と、前記第１または第２リードドントケア信号が発生されると前記反転チップイネーブル信号の状態に関係なく内部反転チップイネーブル信号をイネーブルする内部反転チップイネーブル信号制御手段とを備えたことを特徴とする。
【００２０】
前記また他の目的を達成するための本発明の複数個の不揮発性メモリを備えたシステムのデータリード方法は、複数個の不揮発性メモリ中の一つの不揮発性メモリの動作をイネーブルして、リード命令及びスタートアドレスを印加する段階と、前記一つの不揮発性メモリが最初ビジー期間で内部的なリード動作を遂行中に、前記一つの不揮発性メモリを除外した他の不揮発性メモリの動作を順次イネーブルして該不揮発性メモリにリード命令及び該スタートアドレスを印加する段階と、前記一つの不揮発性メモリに対する前記最初ビジー期間以後のビジー期間にはドントケアが不可能にして、前記複数個の不揮発性メモリ各々に対するリード動作を順次遂行する段階とを備えたことを特徴とする。
【００２１】
【発明の実施の形態】
以下、添付した図面を参考として本発明の不揮発性メモリ、複数個のメモリを備えたシステム及びこのシステムのデータリード方法を説明する。
図６は本発明の不揮発性メモリの内部反転チップイネーブル信号発生回路７９の一例の構成を示すブロック図であり、この回路７９は図２のメモリ２０−１にも用いることができる。回路７９は図３に示される回路５９と多くの類似構成要素を含んでいる。図３に示したＣＥＢバッファ６０、ＷＥＢディスエーブル感知回路６２、ＲＥＢディスエーブル感知回路６４、プログラム命令語感知回路６６、削除命令語感知回路６８、リード命令語感知回路７０、ＰＧＭ  ＤＮＴ信号発生回路７２、ＥＲＳ  ＤＮＴ信号発生回路７４、ＲＢＢ準備／ビジー感知回路７８、アドレス入力終了感知回路８０、ＲＤ  ＤＮＴＡ信号発生回路８２、ＲＤ  ＤＮＴＢイネーブル／ディスエーブル感知回路８４、インバータＩ２、ＮＯＲゲートＮＯＲ２、及びＮＡＮＤゲートＮＡＮＤ２を追加して構成されている。
【００２２】
図６に示したブロック各々の動作を説明すると次のようである。
アドレス入力終了感知回路８０はアドレスの入力が終了されるとアドレス入力終了検出信号ＡＥＮＤを発生する。第１ＲＤ  ＤＮＴＡ信号発生回路８２は図３の回路と同一ではない。ＲＤ  ＤＮＴＡ信号発生回路８２はリード命令語感知信号、ＷＥＢディスエーブル感知信号及びＲＥＢディスエーブル感知信号が発生した時、ハイレベルを有するリードドントケア信号ＲＤ  ＤＮＴＡを発生する。しかし、第１信号ＲＤ  ＤＮＴＡはＲＢＢ信号に応答してローレベルを必ずしも有する必要はない。ＲＤ  ＤＮＴＢイネーブル／ディスエーブル感知回路８４はアドレス入力終了検出信号ＡＥＮＤが発生されると、最初にリードドントケア信号ＲＤ  ＤＮＴＢをイネーブルし、準備検出信号が発生されると最初にリードドントケア信号ＲＤ  ＤＮＴＢをディスエーブルする。すなわち、ＲＤ  ＤＮＴＢイネーブル／ディスエーブル感知回路８４はアドレス入力終了検出信号に応答して“ハイ”レベルに遷移し、準備検出信号が発生されると“ロー”レベルに遷移する最初にリードドントケア検出信号ＲＤ  ＤＮＴＢを発生する。ＮＯＲゲートＮＯＲ２は“ハイ”レベルのリードドントケア信号ＲＤ  ＤＮＴＢが発生されると“ロー”レベルの信号を発生する。ＮＡＮＤゲートＮＡＮＤ２とインバータＩ２とは“ロー”レベルのＮＯＲゲートＮＯＲ２の出力信号に応答して“ロー”レベルの内部反転チップイネーブル信号ＣＥｉＢを発生する。
【００２３】
図６に示した実施例の回路７９はリード動作時に最初のビジー期間ｔＲで、反転チップイネーブル信号ＣＥＢの状態に関係なく“ロー”レベルの反転チップイネーブル信号ＣＥｉＢを発生することが可能である。したがって、不揮発性メモリ２０−１の最初のビジー期間ｔＲ中に他の不揮発性メモリ２０−２、．．．、２０−ｎを動作させることが可能である。
【００２４】
図７は本発明の複数個の不揮発性メモリを備えたシステムの実施例のリードインタリーブ動作を説明するための動作タイミング図で、図１に示したｎ個の不揮発性メモリ２０−１、２０−２、．．．、２０−ｎの各々に図６に示した内部反転チップイネーブル信号発生回路を適用した場合の動作を説明するためのものである。
時間間隔Ａ−Ｈは重要度によって定まり、必ずしも同一の時間間隔を有する必要はない。
図７で、信号ＡＥＮＤ１、ＡＥＮＤ２、．．．、ＡＥＮＤｎ、及び最初のリードドントケア信号ＲＤ  ＤＮＴＢ１、ＲＤ  ＤＮＴＢ２、．．．、ＲＤ  ＤＮＴＢｎは不揮発性メモリ２０−１、２０−２、．．．、２０−ｎ各々の内部で発生される信号を示す。
【００２５】
図８は図７に示したタイミング図の各区間別の動作を示したもので、各区間でｎ個の不揮発性メモリ２０−１、２０−２、．．．、２０−ｎの動作を図示している。図８で、点線内部の２個のブロックは各々メモリセルアレイとページバッファを示す。
図７を利用して本発明のｎ個の不揮発性メモリを備えたシステムのリードインタリーブ動作を説明すると次のようである。図７に対する動作を図８を参照して説明する。
【００２６】
最初の区間Ａで、制御装置１０が“ロー”レベルの反転チップイネーブル信号ＣＥＢ１を発生すれば不揮発性メモリ２０−１の動作がイネーブルされて、命令語とアドレスとが印加されると不揮発性メモリ２０−１はリード動作を準備する。不揮発性メモリ２０−１はアドレスの入力終了を検出して制御装置１０に“ロー”レベルの準備／ビジー信号ＲＢＢ１を発生すると同時に“ハイ”レベルの信号ＡＥＮＤ１を発生し、“ハイ”レベルの信号ＡＥＮＤ１により不揮発性メモリ２０−１はドントケアモードに移行する。
【００２７】
２番目の区間Ｂで、制御装置１０が“ロー”レベルの反転チップイネーブル信号ＣＥＢ２を発生すれば不揮発性メモリ２０−２の動作がイネーブルされて、命令語とアドレスとが印加されると不揮発性メモリ２０−２はリード動作を準備する。この区間で、不揮発性メモリ２０−１は制御装置１０から印加される反転チップイネーブル信号ＣＥＢ１の状態に関係がなく内部的な動作を遂行するようになり、継続的に制御装置１０に“ロー”レベルの準備／ビジー信号ＲＢＢ１を出力する。この区間で図８に示したように不揮発性メモリ２０−１のメモリセルアレイに貯蔵されたｎ番目ページのデータがページバッファに伝送され、同時に不揮発性メモリ２０−２のメモリセルアレイのｍ番目ページのデータがアクセスされる。
【００２８】
３番目の区間Ｃで、２番目の区間Ｂと同一の方法で不揮発性メモリ２０−３、．．．、２０−(ｎ−１）の該ページに対するアクセス及びメモリセルアレイからページバッファへのデータ伝送動作が遂行される。
４番目の区間Ｄで、不揮発性メモリ２０−ｎのｋ番目ページのデータがアクセスされる。そして、不揮発性メモリ２０−１のメモリセルアレイのｎ番目ページのデータがページバッファにすべて伝送されると、“ハイ”レベルの準備／ビジー信号ＲＢＢ１を発生する。
【００２９】
このような動作が可能な理由は、不揮発性メモリがメモリセルアレイからページバッファにデータを伝送するのにかかるビジー期間ｔＲが数十μｓ程度で、命令語とアドレスとを入力することにかかる時間は数十ｎｓであるので、ビジー区間ｔＲ中に他の不揮発性メモリに対する命令語とアドレスとを入力するのに十分な時間を有するからである。
複数個の不揮発性メモリ２０−１、２０−２、．．．、２０−ｎの各々に対して制御装置１０から印加される反転チップイネーブル信号ＣＥＢ１、ＣＥＢ２、．．．、ＣＥＢｎに関係なく動作することが可能な理由は、図６に示した回路によって内部的に最初のビジー期間ｔＲ１１乃至ｔＲｎ１で発生されるリードドントケア信号ＲＤ  ＤＮＴＢ１、ＲＤ  ＤＮＴＢ２、．．．、ＲＤ  ＤＮＴＢｎによって可能だからである。
【００３０】
５番目の区間Ｅで、制御装置１０から反転リードイネーブル信号ＲＥＢが印加されると、この信号ＲＥＢに応答して不揮発性メモリ２０−１のページバッファに貯蔵されたデータをバイト単位で出力する。この時、不揮発性メモリ２０−１、２０−２、．．．、２０−ｎのメモリセルアレイに貯蔵されたｎ番目ページのデータがページバッファに伝送される動作が終了し、不揮発性メモリ２０−ｎのメモリセルアレイに貯蔵されたｋ番目ページのデータがページバッファに伝送され始める。
【００３１】
６番目の区間Ｆで、不揮発性メモリ２０−２のページバッファに貯蔵されたデータがバイト単位で外部に伝送される。
７番目の区間(Ｇ)で、不揮発性メモリ２０−３、．．．、２０−(ｎ−１）のページバッファに貯蔵されたデータが順次バイト単位で外部に伝送される。
８番目の区間Ｈで、不揮発性メモリ２０−ｎのページバッファに貯蔵されたデータがバイト単位で外部に伝送される。
【００３２】
タイミング図の説明において、不揮発性メモリ２０−１、２０−２、．．．、２０−ｎ内部で発生される信号ＡＥＮＤ１、ＡＥＮＤ２、．．．、ＡＥＮＤｎ、ＲＤ  ＤＮＴ１、ＲＤ  ＤＮＴ２、．．．、ＲＤ  ＤＮＴｎについては特に説明しなかったが、容易に理解できることである。
このような方法で、複数個の不揮発性メモリ２０−１、２０−２、．．．、２０−ｎに対するデータリード動作時にインタリーブするように動作させる。
【００３３】
図７で、ビジー期間ｔＲ１２、ｔＲ２２、．．．、ｔＴｎ２がビジー期間ｔＲ１１、ｔＲ２１、．．．、ｔＲ３１に比べて短く図示されているが、この期間は同一長の期間である。
そして、図７に示したタイミング図では、ビジー期間ｔＲ１２、ｔＲ２２、．．．、ｔＲｎ２でドントケアを設定することが不可能になっているので、この期間中に反転チップイネーブル信号ＣＥＢを一定期間以上“ロー”レベルに維持して順次リード動作を可能にする場合の動作を示している。
【００３４】
図９は本発明の複数個の不揮発性メモリを備えたシステムの他の実施例のリードインタリーブ動作を説明するためのタイミング図で、図７の動作タイミング図と同様に、図１に示したｎ個の不揮発性メモリ２０−１、２０−２、．．．、２０−ｎの各々に図６に示した内部反転チップイネーブル信号発生回路を適用した場合の動作を説明するためのものである。
【００３５】
図１０及び図１１は図９に示したタイミング図の各区間別動作を示したもので、各区間でのｎ個の不揮発性メモリ２０−１、２０−２、．．．、２０−ｎの動作を図示している。図１０，図１１で、点線内部の２個のブロックは各々メモリセルアレイとページバッファとを示す。
図９に示したタイミング図は、不揮発性メモリ２０−１は順次リード動作を遂行して、不揮発性メモリ２０−２、．．．、２０−ｎはリード動作を遂行する場合の動作を示しており、その動作を説明すると次のようである。図９に対する動作説明を図１０及び図１１を参照して説明する。
【００３６】
最初の区間Ａから５番目の区間Ｅまでの動作は図７に示した動作と同一であるのでその説明を省略する。
６番目の区間Ｆから８番目の区間Ｈまで、制御装置１０が不揮発性メモリ２０−１に“ロー”レベルの反転チップイネーブル信号ＣＥＢ１を印加することによって不揮発性メモリ２０−１が順次リード動作を遂行する。図１０，図１１に示したように、各区間で不揮発性メモリ２０−１内部で行われる動作を図式化して示したので、図１０及び図１１を参照すれば容易に理解できる。このように、ｎ番目ページから１ページずつ増加してデータをリードする。
【００３７】
９番目の区間Ｉで、制御装置１０が不揮発性メモリ２０−２に“ロー”レベルの反転チップイネーブル信号ＣＥＢ２を印加することによって、不揮発性メモリ２０−２の動作をイネーブルし、他の不揮発性メモリに“ハイ”レベルの反転チップイネーブル信号ＣＥＢ１、ＣＥＢ３．．．、ＣＥＢｎを印加することによって、他の不揮発性メモリの動作をディスエーブルする。図１０及び図１１に示したように、ページバッファに貯蔵されたｍ番目ページのデータが外部に出力される。
【００３８】
１０番目の区間Ｊで、制御装置１０が不揮発性メモリ２０−２の次の不揮発性メモリの動作を順次イネーブルする。したがって、不揮発性メモリ２０−２の次の不揮発性メモリは外部から印加されたスタートアドレスに該当するページのデータを順次外部に出力する。
１１番目の区間Ｋで、制御装置１０が不揮発性メモリ２０−ｎの動作をイネーブルして、他の不揮発性メモリの動作をディスエーブルする。そうすると、図１０及び図１１に示したように、不揮発性メモリ２０−ｎはページバッファに貯蔵されたｋ番目ページのデータを外部に出力する。
タイミング図の説明において、不揮発性メモリ２０−１、２０−２、．．．、２０−ｎの内部で発生される信号ＡＥＮＤ１、ＡＥＮＤ２、．．．、ＡＥＮＤｎ、ＲＤ  ＤＮＴ１、ＲＤ  ＤＮＴ２、．．．、ＲＤ  ＤＮＴｎについては特に説明しなかったが、容易に理解できることである。
【００３９】
図９で、ビジー期間ｔＲ１２、ｔＲ１３、．．．、ｔＲ２２、ｔＲｎ２がビジー期間ｔＲ１１、ｔＲ２１、．．．、ｔＲ３１に比べて短く図示されているが、この期間は同一長の期間である。
したがって、本発明の複数個の不揮発性メモリを備えたシステムは従来の順次リード動作及びＣＥＢインターセプト動作をそのまま維持しながら複数個の不揮発性メモリをインタリーブするように動作させることが可能である。
【００４０】
本発明によるデータをリードする方法は次の通りである。この方法は複数の不揮発性メモリを有するシステムからデータをリードするための方法である。
まず、第１段階として、不揮発性メモリ中一つをイネーブルする。これは外部変換チップイネーブル信号ＣＥＢを印加することによって遂行できる。
次に、第１リード命令語及び第１スタートアドレスがイネーブルされた第１メモリに印加される。これにより最終的に第１メモリが内部リード動作を遂行することができるようにする。内部リード動作は第１ビジー(ｂｕｓｙ)期間中遂行できる。
次に、第２リード命令語及び第２スタートアドレスが不揮発性メモリ中の少なくとも一つの第２メモリに印加される。このような動作は第１不揮発性メモリが内部リード動作を遂行する間に起きる。
このような動作は第１不揮発性メモリが第１ビジー期間後にビジー期間時ドントケア状態になることを防止することによって遂行される。ついで、残りの不揮発性メモリがリードされる。
【００４１】
第１リード命令語が印加される間に、第１メモリでの防止動作は次のように遂行される。
第１リードドントケア信号は転換ライトイネーブル信号がディスエーブルされ、転換リードイネーブル信号がディスエーブルされる間に発生する。
第２リードドントケア信号は発生後、第２リードドントケア信号がアドレス入力が終了されることを感知することによってイネーブルされ、リード／ビジー信号の準備状態を感知することによってディスエーブルされる。内部反転チップイネーブル信号は、印加された外部反転チップイネーブル信号のロジック状態にかかわらず、第１及び第２リードドントケア信号が発生する時メモリをイネーブルする。
【００４２】
以上、望ましい実施例を参照して説明したが、該技術分野の熟練された当業者は特許請求の範囲に記載された本発明の思想及び領域から外れない範囲内で本発明を多様に修正及び変更させることができる。
【００４３】
【発明の効果】
本発明の不揮発性メモリはリード動作時に最初のビジー期間で外部から印加される反転チップイネーブル信号の状態に関係なく動作を遂行することができる。
また、本発明の複数個の不揮発性メモリを備えたシステム及びこのシステムのデータリード方法は最初のビジー期間で一つの不揮発性メモリが内部的なリード動作を遂行する間に他の不揮発性メモリに対する準備動作を遂行することによって複数個の不揮発性メモリをインタリーブするように動作することが可能である。したがって、システムの性能が向上できる。
そして、本発明の複数個の不揮発性メモリを備えたシステム及びこのシステムのデータリード方法は従来の順次リード動作及びＣＥＢインターセプト動作をそのまま維持しながら複数個の不揮発性メモリをインタリーブするように動作することが可能である。
【図面の簡単な説明】
【図１】従来の複数個の不揮発性メモリを備えたシステムのブロック図である。
【図２】図１に示した不揮発性メモリの一例の構成を示すブロック図である。
【図３】従来の不揮発性メモリの内部反転チップイネーブル信号発生回路の一例の構成を示すブロック図である。
【図４】図１に示した不揮発性メモリのライト動作を説明するための動作タイミング図である。
【図５】図１に示した不揮発性メモリのリード動作を説明するための動作タイミング図である。
【図６】本発明の不揮発性メモリの内部反転チップイネーブル信号発生回路の実施例の構成を示すブロック図である。
【図７】本発明の複数個の不揮発性メモリを備えたシステムの一実施例のリードインタリーブ動作を説明するための動作タイミング図である。
【図８】図７に示したタイミング図の各区間別の動作を示す図である。
【図９】本発明の複数個の不揮発性メモリを備えたシステムの他の実施例のリードインタリーブ動作を説明するための動作タイミング図である。
【図１０】図９に示したタイミング図の各区間別の動作を示す図である（その１）。
【図１１】図９に示したタイミング図の各区間別の動作を示す図である（その２）。
【符号の説明】
６０：ＣＥＢバッファ
６２：ＷＥＢディスエーブル感知回路
６４：ＲＥＢディスエーブル感知回路
６６：プログラム命令語感知回路
６８：削除命令語感知回路
７０：リード命令語感知回路
７２：ＰＧＭ  ＤＮＴ信号発生回路
７４：ＥＲＳ  ＤＮＴ信号発生回路
７８：ＲＢＢ準備／ビジー感知回路
８０：アドレス入力終了感知回路
８２：ＲＤ  ＤＮＴＡ信号発生回路
８４：ＲＤ  ＤＮＴＢイネーブル／ディスエーブル感知回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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