(57)【特許請求の範囲】
【請求項１】
ＦＥＴのドレイン電流の直流成分を該ＦＥＴのドレインに接続した抵抗により検出して該直流成分が所定値となるようなゲート制御電圧を発生するバイアス電流安定化回路が設けられ、該バイアス電流安定化回路の前記ゲート制御電圧が前記ＦＥＴのゲートに印加された第１の増幅段と、該第１の増幅段の出力信号を増幅して出力する終段の増幅段とを具備し、
前記終段の増幅段のＦＥＴのゲート幅を、前記第１の増幅段のＦＥＴのゲート幅のＮ倍（Ｎ＞１）とすると共に、両ＦＥＴにそのピンチオフ電圧特性が同じものを選定し、
且つ前記終段の増幅段のＦＥＴのドレインをドレイン電圧供給端子に直流的に直接接続すると共に、前記終段の増幅段のＦＥＴのゲートに前記バイアス電流安定化回路から出力する前記ゲート制御電圧を印加したことを特徴とする高周波電力増幅器。
【請求項２】
前記第１の増幅段の前段、又は前記第１の増幅段と前記終段の増幅段との間に１又は複数の増幅段を介挿し、該１又は複数の増幅段のＦＥＴと前記第１の増幅段のＦＥＴにそのピンチオフ電圧特性が同じものを選定し、前記１又は複数の増幅段のＦＥＴのドレインを前記ドレイン電圧供給端子に直流的に直接接続し、前記１又は複数の増幅段のＦＥＴのゲートに前記バイアス電流安定化回路から出力する前記ゲート制御電圧を印加したことを特徴とする請求項１に記載の高周波電力増幅器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＦＥＴの動作電流のバラツキを抑えるためのバイアス電流安定化回路を有する多段構成の高周波電力増幅器に係り、特に終段の増幅段におけるドイレン電圧降下を防止して、出力電力、電力付加効率および歪み特性を向上させた高周波電力増幅器に関するものである。
【０００２】
【従来の技術】
図４は従来から知られているバイアス電流安定化回路を具備した２段構成の高周波電力増幅器の回路構成を示すブロック図である。１はゲート幅をＷ１とする初段の増幅段のソース接地ＦＥＴであって、そのゲートは入力整合回路１８および直流阻止用キャパシタ１５を介して入力信号端子１４に接続されている。また、５１はゲート幅をＷ５１（Ｗ５１＞Ｗ１）とする終段の増幅段のソース接地ＦＥＴであって、そのゲートは直流阻止用キャパシタ１６および段間整合回路１９を介して前記ＦＥＴ１のドレインに接続され、ドレインは出力整合回路２０および直流阻止用キャパシタ１７を介して出力信号端子２１に接続されている。
【０００３】
ＦＥＴ１にドレイン電圧（Ｖｄ１）を供給するドレイン電圧供給端子５０は、抵抗５（Ｒ１）、バイアス電流安定化回路６の基準電圧源（Ｖｒ１）の端子７および高周波阻止用のチョークコイル４を介して、ＦＥＴ１のドレインに接続されている。また、ＦＥＴ５１にドレイン電圧（Ｖｄ２）を供給するドレイン電圧供給端子５２は、抵抗５３（Ｒ２）、バイアス電流安定化回路５４の基準電圧源（Ｖｒ２）端子５５および高周波阻止用のチョークコイル１０を介して、ＦＥＴ５１のドレインに接続されている。
【０００４】
バイアス電流安定化回路６のゲート制御電圧端子８は、ゲートバイアス端子１２および高周波阻止用のチョークコイル３を介してＦＥＴ１のゲートに、バイアス電流安定化回路５４のゲート電圧制御端子５６は、ゲートバイアス端子１３および高周波阻止用のチョークコイル９を介してＦＥＴ５１のゲートに、それぞれ接続されている。
【０００５】
この図４に示す高周波電力増幅器では、ＦＥＴ１、５１について、それぞれバイアス電流安定化回路６、５４により、動作電流（ドレイン電流の直流成分）のバラツキがないよう、その安定化・一定化が個別的に図られている。まず、ＦＥＴ１のドレイン電流の直流成分Ｉｄ１が  Ｉｄ１＝（Ｖｄ１−Ｖｒ１）／Ｒ１になるように、また、ＦＥＴ５１のドレイン電流の直流成分Ｉｄ５１が
Ｉｄ５１＝（Ｖｄ２−Ｖｒ２）／Ｒ２
になるように、それぞれゲート電圧Ｖｇ１、Ｖｇ２が制御される。
【０００６】
すなわち、抵抗５、５３がＦＥＴ１、５１の動作電流を検出して電圧Ｖｒ１、Ｖｒ２に変換し、この電圧Ｖｒ１、Ｖｒ２をバイアス電流安定化回路６、５４に入力することにより、電圧Ｖｒ１、ＶＲ２に応じたゲート制御電圧を端子８、５６から出力して、電圧Ｖｒ１、Ｖｒ２が所定の値となるようにＦＥＴ１、５１のゲートバイアス電圧Ｖｇ１、Ｖｇ２を決定して、それらＦＥＴ１、５１の動作電流のバラツキが抑えられている。このとき、入力端子１４から入力する高周波信号はチョークコイル３、４、９、１０により阻止されて、バイアス電流安定化回路６、５４の動作に影響を与えることはない。
【０００７】
【発明が解決しようとする課題】
ところで、高周波電力増幅器では、出力電力、電力付加効率［（高周波出力電力−高周波入力電力）／直流入力電力］および歪み特性が重要であり、終段のＦＥＴによりこれらの重要特性がほぼ決定されるが、上記の電力増幅器では終段のＦＥＴ５１にもバイアス電流安定化回路５４が付加されており、ドレイン電圧供給端子５２と基準電圧源端子５５との間の電圧（Ｖｄ２−Ｖｒ２）分だけ、ＦＥＴ５１のドレイン電圧が低下してしまうため、ＦＥＴ５１の出力電力、電力付加効率および歪み特性が劣化する。すわなち、動作電流を一定にするためのバイアス電流安定化回路５４を終段のＦＥＴにも設けているため、その終段のＦＥＴのドレイン電圧が低下し、電力増幅器の出力電力、電力付加効率および歪特性が劣化するという問題があった。
【０００８】
本発明の目的は、上記問題を解決し、バイアス電流の安定化を行なうと共に、出力電力、電力付加効率および歪み特性も向上させた高周波電力増幅器を提供することである。
【０００９】
【発明が解決しようとする課題】
第１の発明は、ＦＥＴのドレイン電流の直流成分を該ＦＥＴのドレインに接続した抵抗により検出して該直流成分が所定値となるようなゲート制御電圧を発生するバイアス電流安定化回路が設けられ、該バイアス電流安定化回路の前記ゲート制御電圧が前記ＦＥＴのゲートに印加された第１の増幅段と、該第１の増幅段の出力信号を増幅して出力する終段の増幅段とを具備し、前記終段の増幅段のＦＥＴのゲート幅を、前記第１の増幅段のＦＥＴのゲート幅のＮ倍（Ｎ＞１）とすると共に、両ＦＥＴにそのピンチオフ電圧特性が同じものを選定し、且つ前記終段の増幅段のＦＥＴのドレインをドレイン電圧供給端子に直流的に直接接続すると共に、前記終段の増幅段のＦＥＴのゲートに前記バイアス電流安定化回路から出力する前記ゲート制御電圧を印加したことを特徴とする高周波電力増幅器として構成した。
【００１０】
第２の発明は、第１の発明において、前記第１の増幅段の前段、又は前記第１の増幅段と前記終段の増幅段との間に１又は複数の増幅段を介挿し、該１又は複数の増幅段のＦＥＴと前記第１の増幅段のＦＥＴにそのピンチオフ電圧特性が同じものを選定し、前記１又は複数の増幅段のＦＥＴのドレインを前記ドレイン電圧供給端子に直流的に直接接続し、前記１又は複数の増幅段のＦＥＴのゲートに前記バイアス電流安定化回路から出力する前記ゲート制御電圧を印加したことを特徴とする高周波電力増幅器として構成した。
【００１２】
【発明の実施の形態】
［第１の実施の形態］
図１は本発明の第１の実施の形態の高周波電力増幅器の回路構成を示すブロック図である。前述した図４に示したものと同一のものには同一の符号を附して、その詳しい説明は省略する。２は終段の増幅段を構成するＦＥＴであって、そのゲート幅Ｗ２は初段の増幅段のＦＥＴ１のゲート幅Ｗ１に対してＷ２＝Ｗ１・Ｎ（Ｎ＞１）に設定され、さらに両ＦＥＴ１、２には、そのピンチオフ電圧特性が同じものが選定されている。すなわち、両ＦＥＴ１、２は、ソース・ドレイン間電圧を一定としてゲート電圧を変化させたとき、ドレイン電流が０になる点のゲート電圧が同一である。
【００１３】
１１はＦＥＴ１、２にドレイン電圧（Ｖｄｄ）を供給するためのドレイン電圧供給端子であって、この端子１１はＦＥＴ１のドレインに対しては、抵抗５（Ｒ１）、バイアス電流安定化回路６の基準電圧源（Ｖｒ１）の端子７およびチョークコイル４を介して接続され、ＦＥＴ２のドレインに対しては、チョークコイル１０のみを介して直接接続されている。すなわち、ドレイン電圧供給端子１１はＦＥＴ２のドレインに対して直流的に直接接続されている。
【００１４】
バイアス電流安定化回路６は、ＰＮＰ形のバイポーラトランジスタ２２を具備し、そのベースには、抵抗２３（Ｒ３）と抵抗２４（Ｒ４）でドレイン電圧供給端子１１の電圧（Ｖｄｄ）を分圧した電圧が印加され、エミッタは基準電圧源端子７に接続され、コレクタは抵抗２５を介して電圧が−Ｖｃｃのバイアス電源端子２６に接続されている。そして、このコレクタがゲート制御電圧端子８に接続されている。
【００１５】
このバイアス電流安定化回路６において、ＰＮＰ形トランジスタ２２のベース電圧Ｖｂは、
Ｖｂ＝Ｖｄｄ・Ｒ４／（Ｒ３＋Ｒ４）
で与えられ、よってこのトランジスタ２２のベース・エミッタ間電圧をＶｂｅとすると、基準電圧源端子７の基準電圧Ｖｒ１は、
0003852866.tif 000002
となる。
【００１６】
ＦＥＴ１のドレイン電流の直流成分Ｉｄｄ１は抵抗Ｒ５を流れる電流の直流成分に等しく、図１の回路ではバイアス電流安定化回路６は、
Ｉｄｄ１＝［Ｖｄｄ−（Ｖｄｄ・Ｒ４／（Ｒ３＋Ｒ４）＋Ｖｂｅ）］／Ｒ１  なる直流成分のドレイン電流（動作電流）が流れるように、ＦＥＴ１のゲート電圧制御Ｖｇｇが制御される。
【００１７】
このゲート制御電圧Ｖｇｇは、ＦＥＴ２のゲート電圧としてもバイアス端子１３に供給されており、前記したように、ＦＥＴ１とＦＥＴ２はそのピンチオフ電圧が揃えられているので、同じゲート制御電圧Ｖｇｇが印加されるＦＥＴ１、ＦＥＴ２には、そのゲート制御電圧Ｖｇｇに応じてゲート幅に比例したドレイン電流が流れるようになる。しかも、終段のＦＥＴ２は、ドレイン電圧供給端子１１の電圧Ｖｄｄがドレインに直接給電される。
【００１８】
したがって、バイアス電流安定化回路６を初段のＦＥＴ１のみに用いて、そこで得られたゲート制御電圧Ｖｇｇを終段のＦＥＴ２のゲートにも印加することにより、その終段のＦＥＴ２の動作電流も初段のＦＥＴ１と同様に制御して安定化させることができ、また終段のＦＥＴ２のドレイン電圧が降下することもないので、出力電力、電力付加効率および歪み特性が劣化することもない。
【００１９】
［第２の実施の形態］
図２は本発明の第２の実施の形態の高周波電力増幅器の回路構成を示すブロック図である。ここでは、バイアス電流安定化回路６として、オペアンプ２７を使用した積分回路を用いた。図１に示したものと同一のものには同一の符号を附している。オペアンプ２７の反転入力端子を抵抗２９を介して基準電圧源端子７に接続し、非反転入力端子に抵抗３０を介して基準電圧Ｖｒｅｆを印加することより、ＦＥＴ１、２のゲートバイアス電圧がＦＥＴ１のドレイン電流の直流成分に応じて制御され、その動作電流が所定値に制御される。２８、３１はキャパシタである。
【００２０】
この実施の形態では、バイアス電流安定化回路６が積分回路で構成されているので、入力電圧（Ｖｒ１）の変化に対する感度が低くなり、ドレイン電流の急激な変化、高速な変化を無視したより安定な制御が行なわれるようになる。
【００２１】
［第３の実施の形態］
図３は本発明の第３の実施の形態の高周波電力増幅器の回路構成を示すブロック図である。ここでは、ＦＥＴ１により構成した初段の増幅段とＦＥＴ２により構成した終段の増幅段との間に、ＦＥＴ３３により構成した増幅段を介挿して３段構成とし、その各々のＦＥＴ１、３３、２にピンチオフ電圧特性の揃ったものを使用し、且つ、ＦＥＴ１のゲート幅Ｗ１、ＦＥＴ３３のゲート幅Ｗ３３、ＦＥＴ２のゲート幅Ｗ２をＷ１＜Ｗ３３＜Ｗ２の関係に設定した。また、初段のＦＥＴ１にのみバイアス電流安定化回路６を設けて、そのバイアス電流安定化回路６から出力するゲート制御電圧Ｖｇｇを、初段ＦＥＴ１、中段ＦＥＴ２、終段ＦＥＴ３３のゲートに各々供給するようにした。３２は段間整合回路、３４、３５は直流阻止用キャパシタ、３６、３７は高周波阻止用チョークコイル、３８はＦＥＴ３３のゲートバイアス端子である。
【００２２】
この第３の実施の形態においても、中段のＦＥＴ３３、終段のＦＥＴ２のゲート電流が動作電流を安定して流すように適正に制御され、またそれらのトランジスタＦＥＴ３３、ＦＥＴ２のドレインにドレイン供給電圧Ｖｄｄが直接印加されるので、出力電力、電力付加効率および歪み特性が劣化することはない。
【００２３】
［その他の実施の形態］
なお、前記した第３の実施の形態では、増幅段が３段構成であるが、更に発展させて４段以上の多段電力増幅器を構成することもできる。また、バイアス電流安定化回路は、かならずしも初段の増幅段に構成する必要はなく、終段を除く他の増幅段に構成しても、同様の作用効果を得ることができる。
【００２４】
第１の発明によれば、終段の増幅段のＦＥＴのドレインにドレイン供給電圧が直接供給されるので、従来のようにドレイン電圧が低下することはなく、出力電力、電力付加効率および歪特性が劣化することはない。しかも、前段の増幅段に使用されているＦＥＴとピンチオフ電圧特性が同じものを終段の増幅段のＦＥＴに使用し、且つ該前段のＦＥＴのドレイン電流の直流成分を検出して得たバイアス電流安定化回路で得られるゲート制御電圧で当該終段の増幅段のＦＥＴを制御するので、当該終段の増幅段の動作電流（ドレイン電流の直流成分）を安定化させることもできる。
【００２５】
第２の発明によれば、３段又は４段以上の多段構成の高周波電力増幅器を構成しても、１個のバイアス電流安定化回路により、終段のみならず他のすべての増幅段のＦＥＴのゲートを、そのＦＥＴの動作電流が安定するように制御することができる。
【図面の簡単な説明】
【図１】  本発明の第１の実施の形態の高周波電力増幅器の回路構成を示すブロック図である。
【図２】  本発明の第２の実施の形態の高周波電力増幅器の回路構成を示すブロック図である。
【図３】  本発明の第３の実施の形態の高周波電力増幅器の回路構成を示すブロック図である。
【図４】  従来の高周波電力増幅器の回路構成を示すブロック図である。
【符号の説明】
１、２：ＦＥＴ、３、４：チョークコイル、５：ドレイン電流検出用の抵抗、６：バイアス電流安定化回路、７：基準電圧源端子、８：ゲート制御電圧端子、９、１０：チョークコイル、１１：ドレイン電圧供給端子、１２、１３：ゲートバイアス端子、１４：入力端子、１５〜１７：直流阻止用キャパシタ、１８：入力整合回路、１９：段間整合回路、２０：出力整合回路、２１：出力端子、２２：ＰＮＰトランジスタ、２３〜２５：抵抗、２６：バイアス電源端子、２７：オぺアンプ、２８：直流阻止用キャパシタ、２９、３０：抵抗、３１：直流阻止用キャパシタ、３２：段間整合回路、３３：ＦＥＴ、３４、３５：直流阻止用キャパシタ、３６、３７：高周波阻止用チョークコイル、５０：ドレイン電圧供給端子、５１：ＦＥＴ、５２：ドレイン電圧供給端子、５３：抵抗、５４：バイアス電流安定化回路、５５：基準電圧源端子、５６：ゲート制御電圧端子。
【図１】
0003852866.tif 000003
【図２】
0003852866.tif 000004
【図３】
0003852866.tif 000005
【図４】
0003852866.tif 000006