(57)【特許請求の範囲】
【請求項１】
各々が複数の入力信号の中から１つの信号を選択的に出力することができる複数の信号選択回路を有し、該複数の信号選択回路が、少なくとも２つの信号選択回路を初段とし、１つの信号選択回路を最終段として階層構造を形成し、前記初段に供給された複数の入力信号の中から１つの入力信号を選択して再生クロックを生成することができる再生クロック発生器と、
周波数が同じで位相が一定値ずつずれた複数のクロックを生成し、前記初段に前記複数のクロックを並列に出力することができる発振器と、
受信データと前記再生クロックとの供給を受けて、前記受信データの位相と前記再生クロックの位相とを比較し、前記再生クロックの位相が前記受信データの位相と一致する方向に前記再生クロック発生器をフィードバック制御するフィードバック回路と
を有するクロックリカバリー回路において、
前記再生クロック発生器が、出力する信号の選択状態を変更する際に、階層構造を形成する前記複数の信号選択回路のうちただ１つの段の信号選択回路の選択状態を変化させることを特徴とするクロックリカバリー回路。
【請求項２】
前記再生クロック発生器は、前記初段のうちある１つの第１の信号選択回路に入力された第１のクロックが再生クロックとして選択される状態と、該初段のうち他の１つの第２の信号選択回路に入力され該第１のクロックと前記一定値だけ位相がずれた第２のクロックが再生クロックとして選択される状態とを、該初段よりも後段の信号選択回路で切り替える請求項１に記載のクロックリカバリー回路。
【請求項３】
各々が複数の入力信号の中から１つの信号を選択的に出力することができる複数の信号選択回路を有し、該複数の信号選択回路が、少なくとも２つの信号選択回路を初段とし、１つの信号選択回路を最終段として階層構造を形成し、前記初段に供給された複数の入力信号の中から１つの入力信号を選択して再生クロックを生成することができる再生クロック発生器と、
周波数が同じで位相が一定値ずつずれた複数のクロックを生成し、前記初段に前記複数のクロックを並列に出力することができる発振器と、
受信データと前記再生クロックとの供給を受けて、前記受信データの位相と前記再生クロックの位相とを比較し、前記再生クロックの位相が前記受信データの位相と一致する方向に前記再生クロック発生器をフィードバック制御するフィードバック回路と、
前記受信データと前記再生クロックとの供給を受け、前記再生クロックに前記受信データを同期させて出力することができる再生データ発生器と
を有するクロック・データリカバリー回路において、
前記再生クロック発生器が、出力する信号の選択状態を変更する際に、階層構造を形成する前記複数の信号選択回路のうちただ１つの段の信号選択回路の選択状態を変化させることを特徴とするクロック・データリカバリー回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、受信データに同期するようにクロックを再生するクロックリカバリー回路、およびこのクロックリカバリー回路を備えたクロック・データリカバリー回路に関する。
【０００２】
【従来の技術】
今日、ローカルエリアネットワークやインターネットの普及に伴って、データ通信での伝送容量および伝送速度は増加の一途を辿っている。
【０００３】
データ通信を行う機器（以下、「ノード」という。）同士の間でのデータの授受は、一般に、所定のインターフェース規格に従って行われる。ＵＳＢ（universal serial bus）、ＳＳＡ（serial storage architecture）、イーサネット（Ethernet；商標名）、ＩＥＥＥ（institute of electrical and electronics engineers)１３９４、ファイバチャネル（fiber channel）等、種々のインターフェース規格が知られている。
【０００４】
多くのインターフェース規格では、予め定められた周波数の下にデータが伝送される。伝送データを受信したノードは、理論上は、インターフェース規格で予め定められた周波数と同じ周波数のクロックを用いて受信データとの同期をとることにより、受信データを復号することが可能になる。
【０００５】
しかしながら、個々のノードの内部クロックの周波数は、ノード毎に固有の値をとる。例えば、クロック周波数の公称値が同じノード同士の間でも、これらのノードが生成しているクロックの周波数には最大で±１００ｐｐｍ程度の誤差がある。また、受信データは不可避的にジッタを含む。
【０００６】
このため、特に高速でデータの授受を行うノードでは、受信データの復号に先立って、受信データの内容を自己のクロック周波数の下に復号できるようにするための処理が行われる。この処理は、伝送されるデータがどのような規格の下に符号化されているかに応じて異なる。
【０００７】
例えば、ギガビットイーサネット、ＩＥＥＥ１３９４ｂ、ファイバチャネル等の規格では、８Ｂ１０Ｂ符号化方式の下にデータが符号化されてシリアルに伝送される。この符号化方式では、連続する８ビットのデータに２ビットの冗長データが加えられて、１０ビットのデータに変換される。
【０００８】
８Ｂ１０Ｂ符号化方式の下に作成されたデータを受信したノードは、まず、クロック・データリカバリー回路を用いて、受信データ中のジッタを取り除く。
【０００９】
図１３は、クロック・データリカバリー回路（以下、「ＣＤＲ回路」と略記する。）の一例を概略的に示す。同図に示すＣＤＲ回路２００は、位相同期ループ回路（以下、「ＰＬＬ回路」と略記する。）１０と、ＰＬＬ回路１０から供給される複数のクロックΦ１〜Φｎ（ｎは２以上の整数を表す。）の中から１つのクロックΦｘ（ｘは１〜ｎのうちの１つの整数を表す。）を再生クロックＣｒとして出力するマルチプレクサ１２０と、マルチプレクサ１２０用のフィードバック回路１３０と、再生クロックＣｒおよび受信データＤの供給を受けて再生データを生成する再生データ発生器５０とを有する。
【００１０】
ＰＬＬ回路１０は、電圧制御発振器（ＶＣＯ）１１によって、互いに同じ周波数を有すると共に一定位相ずつずれた複数のクロックΦ１〜Φｎ、例えば１周期の１／１０ずつ位相がずれた１０相のクロックΦ１〜Φ１０を生成する。クロックΦ１〜Φｎそれぞれの周波数を所定の周波数に維持するために、電圧制御発振器１１からの出力の一部は分周器１２へ供給され、所定の分周率の下に分周されて、位相・周波数検出器１３へ供給される。
【００１１】
位相・周波数検出器１３は、例えば原発振から供給される基準クロックＣｆの位相および周波数と、分周器１２から供給される信号の位相および周波数とを検出し、これらの差に基づいて所定の信号を生成する。この信号はチャージポンプを有するループフィルタ１４へ供給されて、直流電圧信号に変換される。この直流電圧信号が電圧制御発振器１１の制御信号になる。
【００１２】
電圧制御発振器１１によって生成されたクロックΦ１〜Φｎの各々がマルチプレクサ１２０に供給される。マルチプレクサ１２０は、フィードバック回路１３０から供給される制御信号Ｓに基づいて、クロックΦ１〜Φｎの中から１つのクロックを選択し、これを再生クロックＣｒとして出力する。
【００１３】
フィードバック回路１３０は、位相検出器３２と、デジタルフィルタ３４と、制御装置１３６とを有する。
【００１４】
位相検出器３２は、例えば再生クロックＣｒの立ち上がりと受信データＤの状態変化（信号の立ち上がりまたは立ち下がり）との時間的なズレ、すなわち再生クロックＣＲと受信データＤとの位相差を検出して、出力信号を生成する。８Ｂ１０Ｂ符号化方式の下に作成されたデータでは、同じビット情報が５つ以上続くことがないので、受信データＤの位相を検出しやすい。
【００１５】
デジタルフィルタ３４は、位相検出器３３からの信号を積算する。この積算値が所定値以上になると、制御装置１３６が制御信号Ｓを生成し、再生クロックＣｒの位相が受信データＤの位相と一致する方向にマルチプレクサ１２０をフィードバック制御する。
【００１６】
例えば、再生クロックＣｒの位相が受信データＤの位相よりも遅れている場合、制御装置１３６は再生クロックＣｒの位相が遅れていることを示す制御信号Ｓをマルチプレクサ１２０へ供給し、より進んだ位相を有するクロックが再生クロックＣｒとして出力されるようにマルチプレクサ１２０を制御する。再生クロックＣｒの位相を順次階段的に変化させることにより、再生クロックＣｒの周波数を受信データＤの周波数に合わせる。
【００１７】
ＰＬＬ回路１０、マルチプレクサ１２０、およびフィードバック回路１３０は、クロックリカバリー回路１４０を構成する。
【００１８】
再生データ発生器５０は、再生クロックＣｒと受信データＤとの供給を受け、再生クロックＣｒに従って受信データＤをラッチすることで、再生データ（リタイムドデータ）Ｄｒを生成する。
【００１９】
上述したＣＤＲ回路２００中のＰＬＬ回路１０で発生するクロック自体は、データを受信したノード自身に固有のクロック周波数を有する。このクロック周波数とデータを送信する側のノードのクロック周波数とは、前述したように、最大で±１００ｐｐｍ程度異なる。
【００２０】
しかしながら、クロックリカバリー動作によって再生クロックＣｒの位相を受信データＤの位相と合致させて行くことで、再生クロックＣＲは相手（データを送信した側のノード）のクロック周波数に合った周波数となる。このため、受信データＤを再生データ発生器５０で正確にラッチすることが可能になり、受信データＤからジッタを取り除くことができる。
【００２１】
ジッタが取り除かれた受信データＤ、すなわち再生データＤｒは、その後、再生クロックＣｒに同期して例えばファーストイン・ファーストアウト（ＦＩＦＯ）バッファに書き込まれる。
【００２２】
受信側のノードは、ＦＩＦＯバッファに書き込まれた再生データＤｒを自己の内部クロックに同期して読出して、復号する。
【００２３】
【発明が解決しようとする課題】
図１４は、図１３に示したマルチプレクサ１２０の具体的な構成を示す。同図に示したマルチプレクサ１２０は、１０個のスイッチング素子ＳＷ１〜ＳＷ１０と、これらのスイッチング素子ＳＷ１〜ＳＷ１０の一端に電気的に接続されたバッファ２２とを有する。
【００２４】
スイッチング素子ＳＷ１〜ＳＷ１０それぞれの他端に、互いに異なる位相のクロックが１相ずつ供給される。また、これらのスイッチング素子ＳＷ１〜ＳＷ１０には、制御装置１３６から制御信号ＳＡ〜ＳＪが供給される。１つのスイッチング素子に１つの制御信号が対応する。
【００２５】
マルチプレクサ１２０は、制御信号ＳＡ〜ＳＪによって動作を制御されて、１０相のクロックΦ１〜Φ１０の中から１つのクロックを選択し、このクロックを再生クロックＣｒとして出力する。
【００２６】
マルチプレクサ１２０は、再生クロックＣｒを位相検出器３２および再生データ発生器５０へ供給するほかに、制御装置１３６にも再生クロックＣｒを供給する。
【００２７】
制御装置１３６は、再生クロックＣｒの供給を受け、この再生クロックＣｒが立ち下がったときに、デジタルフィルタ３４からの信号に応じて制御信号ＳＡ〜ＳＪそれぞれのレベルを切り替えることができる。再生クロックＣｒとして出力するクロックを切り替えることができる。ただし、各スイッチング素子ＳＷ１〜ＳＷ１０の動作が実際に切り換わるのは、所定の遅延時間経過後になる。
【００２８】
この遅延時間は、図１４に示した接合点Ｃでの寄生容量の多少に左右される。寄生容量が多くなればなる程、接合点Ｃでのクロックの波形は鈍りの大きな波形となり、遅延時間が増大する。また、クロックの波形の鈍りが大きくなると、再生クロックにジッタが生じやすくなる。
【００２９】
近年の伝送容量および伝送速度の増大に伴って、クロックの周波数も徐々に増加している。また、クロック・データリカバリー回路に求められるジッタ公差はより厳しくなってきており、それに伴って、位相分解能がより高いクロックリカバリー回路を用いて再生クロックを生成することが望まれている。
【００３０】
クロックリカバリー回路の位相分解能を高くするためには、ＰＬＬ回路１０で生成するクロックの相数を多くすることが必要となる。クロックの相数の増加に伴って、上述した接合点Ｃでの寄生容量が増大し、上述した遅延時間も増大する。遅延時間の増大は、再生クロックＣｒの切り替えを円滑に行う妨げとなる。
【００３１】
図１５は、再生クロックＣｒとして出力するクロックをクロックΦ５からクロックΦ６へ円滑に切り替えることができなかったときの様子を概略的に示す。
【００３２】
再生クロックＣｒの切り替え動作は、上述したように、再生クロックＣｒの供給を受けている制御装置１３６が或る時刻に再生クロックＣｒの立ち下がりを検知して、開始される。図示の例では、時刻ｔ１において、再生クロックＣｒをクロックΦ５からクロックΦ６へ切り替えるための動作が開始される。
【００３３】
再生クロックＣｒの切り替え動作を時刻ｔ１において制御装置１３６が開始すると、スイッチング素子ＳＷ５、ＳＷ６が実際に切り替わるのは、時刻ｔ２となる。時刻ｔ２と時刻ｔ１との時差に相当する時間だけ遅延する。
【００３４】
マルチプレクサ１２０へ供給されるクロックΦ５の位相を基準にすると、スイッチング素子ＳＷ５、ＳＷ６が実際に切り替わるまでの遅延時間は更に長くなる。すなわち、再生クロックＣｒの位相は、上述した寄生容量の影響により、その基となったクロックΦ５の位相よりも時刻ｔ１と時刻ｔ０との時差に相当する時間だけ遅れているので、スイッチング素子ＳＷ５、ＳＷ６が実際に切り替わるまでの遅延時間は、時刻ｔ２と時刻ｔ０との時差に相当する時間となる。
【００３５】
スイッチング素子ＳＷ５、ＳＷ６が実際に切り替わるまでの遅延時間が長くなると、図示の例のように、クロックΦ５がハイレベルにあり、クロックΦ６がローレベルにあるときにスイッチング素子ＳＷ５、ＳＷ６が切り替わることになる。その結果として、再生クロックＣｒにグリッチが発生する等の不具合が生じる。再生クロックＣｒの切り替えを円滑に行うことができない。
【００３６】
再生クロックＣｒの切り替えを円滑に行うためには、切り替えのタイミングを厳しく制御することが必要となり、それに伴って、クロックの周波数を高めることが困難になる。
【００３７】
本発明の目的は、回路の遅延時間を容易に短くすることができると共に、ジッタの小さい再生クロックを得ることが容易なクロックリカバリー回路を提供することである。
【００３８】
本発明の目的は、回路の遅延時間を容易に短くすることができると共に、ジッタの小さい再生クロックを得ることが容易なクロック・データリカバリー回路を提供することである。
【００３９】
【課題を解決するための手段】
本発明の一観点によれば、各々が複数の入力信号の中から１つの信号を選択的に出力することができる複数の信号選択回路を有し、該複数の信号選択回路が、少なくとも２つの信号選択回路を初段とし、１つの信号選択回路を最終段として階層構造を形成し、前記初段に供給された複数の入力信号の中から１つの入力信号を選択して再生クロックを生成することができる再生クロック発生器と、周波数が同じで位相が一定値ずつずれた複数のクロックを生成し、前記初段に前記複数のクロックを並列に出力することができる発振器と、受信データと前記再生クロックとの供給を受けて、前記受信データの位相と前記再生クロックの位相とを比較し、前記再生クロックの位相が前記受信データの位相と一致する方向に前記再生クロック発生器をフィードバック制御するフィードバック回路とを有するクロックリカバリー回路において、前記再生クロック発生器が、出力する信号の選択状態を変更する際に、階層構造を形成する前記複数の信号選択回路のうちただ１つの段の信号選択回路の選択状態を変化させることを特徴とするクロックリカバリー回路が提供される。
【００４０】
本発明の他の観点によれば、各々が複数の入力信号の中から１つの信号を選択的に出力することができる複数の信号選択回路を有し、該複数の信号選択回路が、少なくとも２つの信号選択回路を初段とし、１つの信号選択回路を最終段として階層構造を形成し、前記初段に供給された複数の入力信号の中から１つの入力信号を選択して再生クロックを生成することができる再生クロック発生器と、周波数が同じで位相が一定値ずつずれた複数のクロックを生成し、前記初段に前記複数のクロックを並列に出力することができる発振器と、受信データと前記再生クロックとの供給を受けて、前記受信データの位相と前記再生クロックの位相とを比較し、前記再生クロックの位相が前記受信データの位相と一致する方向に前記再生クロック発生器をフィードバック制御するフィードバック回路と、前記受信データと前記再生クロックとの供給を受け、前記再生クロックに前記受信データを同期させて出力することができる再生データ発生器とを有するクロック・データリカバリー回路において、前記再生クロック発生器が、出力する信号の選択状態を変更する際に、階層構造を形成する前記複数の信号選択回路のうちただ１つの段の信号選択回路の選択状態を変化させることを特徴とするクロック・データリカバリー回路が提供される。
【００４１】
上述した階層構造を有する再生クロック発生器を用いることにより、個々の信号選択回路から出力されるクロックの波形の鈍りを抑えることが容易になる。
【００４２】
例えば、３つの信号選択回路を用いて上述の階層構造を形成すると、初段は２つの信号選択回路によって構成される。１０相のクロックの中から１つのクロックを再生クロックとして選択する場合、初段を構成する個々の信号選択回路へは、それぞれ５相のクロックを供給すればよいので、これらの信号選択回路はそれぞれ５個のスイッチング素子を有していればよいことになる。したがって、各信号選択回路の出力端での寄生容量を、図１４に示した接合点Ｃでの寄生容量よりも容易に小さくすることができる。個々の信号選択回路から出力されるクロックの波形の鈍りを容易に抑えることができる。
【００４３】
その結果として、再生クロック発生器でのクロックの遅延時間を容易に短くすることができる。また、再生クロックにジッタが生じるのを抑制しやすくなる。再生クロックの切り替えのタイミングを厳しく制御しなくても、再生クロックの切り替えを円滑に行うことが容易になるので、クロックの周波数を高めることが容易になる。
【００４４】
【発明の実施の形態】
図１は、第１の実施例によるクロックリカバリー回路とＣＤＲ回路とを概略的に示す。
【００４５】
図示のクロックリカバリー回路４０は、図１３〜図１４に示したマルチプレクサ１２０に代えて再生クロック発生器２０を有するという点で、図１３に示したクロックリカバリー回路１４０と構成上大きく異なる。これに伴って、制御装置３６およびフィードバック回路３０の機能も、図１３に示した制御装置１３６、フィードバック回路１３０とは若干異なる。図示のＣＤＲ回路１００は、クロックリカバリー回路４０が上述の点で図１３に示したクロックリカバリー回路１４０と異なる以外は、図１３に示したＣＤＲ回路２００と同様の構成を有する。
【００４６】
図１に示した構成要素のうちで図１３または図１４に示した構成要素と共通するものについては図１３または図１４で用いた参照符号と同じ参照符号を付してその説明を省略する。
【００４７】
図１に示したＣＤＲ回路１００では、ＰＬＬ回路１０を構成している電圧制御発振器１１によって所定相数のクロックφ１〜φｎ（ｎは２以上の整数を表す。）が生成される。クロックφ１〜φｎの周波数は、図１３に示したＣＤＲ回路２００で生成されるクロックΦ１〜Φｎの周波数と同じにすることもできるし、異ならせることもできる。クロックφ１〜φｎの周波数をクロックΦ１〜Φｎの周波数と異ならせる場合には、図１に示した分周器１２の分周率を図１３に示した分周器１２の分周率とは異なる値にする。
【００４８】
これらのクロックφ１〜φｎが再生クロック発生器２０へ並列に供給される。再生クロック発生器２０は、クロックφ１〜φｎの供給を受けると共に、制御装置３６から制御信号Ｓの供給を受けて、所定のクロックφｘ（ｘは１〜ｎのうちの１つの整数を表す。）を再生クロックＣｒとして出力する。再生クロック発生器２０の構成については、後に図６を参照しつつ詳述する。
【００４９】
ＰＬＬ回路１０、再生クロック発生器２０、およびフィードバック回路３０は、クロックリカバリー回路４０を構成する。
【００５０】
ＣＤＲ回路１００は、図１３に示したＣＤＲ回路２００と同様に再生データ発生器５０を有する。この再生データ発生器５０において受信データＤを再生クロックＣｒに従ってラッチすることによって、再生データ（リタイムドデータ）Ｄｒを生成する。
【００５１】
以下、電圧制御発振器１１が１０相のクロックφ１〜φ１０を生成する場合を例にとり、この電圧制御発振器１１の構成および再生クロック発生器２０の構成を具体的に説明する。まず、電圧制御発振器１１の構成を、図２を参照しつつ説明する。
【００５２】
図２は、電圧制御発振器１１を概略的に示す。同図に示す電圧制御発振器１１では、５個の差動インバータ１１Ａ〜１１Ｅが５段の差動インバータアレイＩＡを構成する。個々の差動インバータ１１Ａ〜１１Ｅは、図１に示したチャージポンプを有するループフィルタ１４から制御信号（直流電圧信号）ＣＶの供給を受ける。
【００５３】
初段の差動インバータ１１Ａは、最終段の差動インバータ１１Ｅから反転出力Ｏｓ５および非反転出力Ｅｓ５の供給を受け、反転出力Ｏｓ１および非反転出力Ｅｓ１を２段目の差動インバータ１１Ｂに供給する。差動インバータ１１Ｂは反転出力Ｏｓ２および非反転出力Ｅｓ２を３段目の差動インバータ１１Ｃに供給し、この差動インバータ１１Ｃは反転出力Ｏｓ３および非反転出力Ｅｓ３を４段目の差動インバータ１１Ｄに供給する。最終段の差動インバータ１１Ｅは、４段目の差動インバータ１１Ｄから反転出力Ｏｓ４および非反転出力Ｅｓ４の供給を受け、前述した反転出力Ｏｓ５および非反転出力Ｅｓ５を生成する。
【００５４】
各段の差動インバータ１１Ａ〜１１Ｅに２個ずつ対応して、計１０個の変換回路１１ａ〜１１ｊが配置される。
【００５５】
１個の差動インバータに対応する２個の変換回路のうちの一方は、対応する差動インバータからの反転出力を反転入力端子（−）に受け、非反転出力を非反転入力端子（＋）に受けて、所定のクロックを生成する。他方の変換回路は、対応する差動インバータからの反転出力を非反転入力端子（＋）に受け、非反転出力を反転入力端子（−）に受けて、所定のクロックを生成する。これら２個の変換回路は、互いに逆相のクロックを発生する。
【００５６】
図示の電圧制御発振器１１は、１０個の変換回路１１ａ〜１１ｊを有することから、１周期の１／１０ずつ位相がずれた１０相のクロックφ１〜φ１０を生成して、これらのクロックφ１〜φ１０を並列に出力することができる。
【００５７】
図３は、差動インバータ１１Ａ、１１Ｂ、および１１Ｅからの差動出力と、各変換回路１１ａ〜１１ｊからの出力との関係を示すタイミングチャートである。
【００５８】
同図に示すように、差動インバータ１１Ａからの非反転出力Ｅｓ１と反転出力Ｏｓ１とは、時刻ｔ２と時刻ｔ１との時差に相当する周期Ｔを有する。他の差動インバータ１１Ｂ〜１１Ｅからの差動出力も同じ周期Ｔを有する。差動インバータ１１Ａから差動インバータ１１Ｅにかけて、それぞれの差動出力の位相は前段の差動インバータからの差動出力よりもＴ／５遅れる。
【００５９】
差動インバータからの差動出力が周期Ｔを有することから、変換回路１１ａ〜１１ｊから出力されるクロックφ１〜φ１０の各々も周期Ｔを有する。
【００６０】
１つの変換回路からは、その変換回路が対応している差動インバータからの差動出力の波形が互いに交差する時刻に同期して周期Ｔの下に立ち上がる１つのクロックと、このクロックとは逆相のクロックとが出力される。図３では、差動インバータ１１Ｂからの差動出力Ｏｓ２、Ｅｓ２の波形が互いに交差する時刻をｔ３で示し、差動インバータ１１Ｅからの差動出力Ｏｓ５、Ｅｓ５の波形が互いに交差する時刻をｔ４で示している。
【００６１】
差動インバータ１１Ａ〜１１Ｅそれぞれの差動出力の位相が、その前段の差動インバータからの差動出力よりもＴ／５遅れることから、個々の変換回路から出力される２つのクロックの位相も、その前段の変換回路から出力されるクロックよりもＴ／５遅れる。
【００６２】
図２に示したクロックφ１〜φ１０をこの順番で並べると、それぞれの位相は、クロックφ１からクロックφ１０にかけてＴ／１０ずつずれる。すなわち、図２に示した電圧制御発振器１１によって、位相がＴ／１０ずつずれた１０相のクロックφ１〜φ１０を生成することができる。
【００６３】
次に、これらのクロックφ１〜φ１０の供給を受ける再生クロック発生器２０の構成について説明する。
【００６４】
図４は、再生クロック発生器２０の構成を概略的に示す。同図に示すように、再生クロック発生器２０は３つの信号選択回路ＳＳ１〜ＳＳ３を含む。これらの信号選択回路ＳＳ１〜ＳＳ３は、信号選択回路ＳＳ３を最終段として２段の階層構造を形成する。
【００６５】
信号選択回路ＳＳ１は、５個のスイッチング素子ＳＷ１〜ＳＷ５を有する。これらのスイッチング素子ＳＷ１〜ＳＷ５それぞれの一端は互いに電気的に接続され、それぞれの他端には、電圧制御発振器１１から５相のクロックφ１〜φ５が１相ずつ供給される。
【００６６】
制御装置３６から供給される制御信号Ｓａ〜Ｓｅによってスイッチング素子ＳＷ１〜ＳＷ５の動作が制御されて、クロックφ１〜φ５のうちの１つのクロックのみが接合点Ａ１から出力される。制御信号Ｓａ、Ｓｂ、Ｓｃ、Ｓｄ、Ｓｅは、スイッチング素子ＳＷ１からスイッチング素子ＳＷ５にかけて、この順番で対応する。
【００６７】
信号選択回路ＳＳ２は、５個のスイッチング素子ＳＷ６〜ＳＷ１０を有する。これらのスイッチング素子ＳＷ６〜ＳＷ１０それぞれの一端は互いに電気的に接続され、それぞれの他端には、電圧制御発振器１１から５相のクロックφ６〜φ１０が１相ずつ供給される。
【００６８】
制御装置３６から供給される制御信号Ｓａ〜Ｓｅによってスイッチング素子ＳＷ６〜ＳＷ１０の動作が制御されて、クロックφ６〜φ１０のうちの１つのクロックのみが接合点Ａ２から出力される。制御信号Ｓａ、Ｓｂ、Ｓｃ、Ｓｄ、Ｓｅは、スイッチング素子ＳＷ６からスイッチング素子ＳＷ１０にかけて、この順番で対応する。
【００６９】
どの制御信号によってオン／オフ制御されるかによって、スイッチング素子ＳＷ１〜ＳＷ１０が５つのグループに分かれる。個々のグループは、互いに逆相の２つのクロック、すなわち、位相が互いに１周期の１／２ずれた２つのクロックに対応する２個のスイッチング回路によって構成される。
【００７０】
１つの制御信号が、信号選択回路ＳＳ１中の１個のスイッチング素子と、信号選択回路ＳＳ２中の１個のスイッチング素子とに対応することから、信号選択回路ＳＳ１、ＳＳ２のいずれか一方で１つのクロックが選択されると、他方の信号選択回路においても１つのクロックが必ず選択される。
【００７１】
信号選択回路ＳＳ３は、２個のスイッチング素子ＳＷ１１〜ＳＷ１２を有する。スイッチング素子ＳＷ１１の一端には、信号選択回路ＳＳ１の出力が接合点Ａ１から供給される。スイッチング素子ＳＷ１２の一端には、信号選択回路ＳＳ２の出力が接合点Ａ２から供給される。これらのスイッチング素子ＳＷ１１〜ＳＷ１２それぞれの他端は接合点Ａ３において互いに電気的に接続される。
【００７２】
制御装置３６から供給される制御信号Ｓ０によってスイッチング素子ＳＷ１１の動作が制御され、制御装置３６から供給される制御信号Ｓ１によってスイッチング素子ＳＷ１２の動作が制御されて、信号選択回路ＳＳ１およびＳＳ２のいずれか一方からの出力が接合点Ａ３から出力される。
【００７３】
信号選択回路ＳＳ３からの出力はバッファ２２に供給される。バッファ２２の出力信号が再生クロックＣｒとなる。再生クロックＣｒは、位相検出器３２および再生データ発生器５０へ供給されるほかに、前述したように制御装置３６へも供給される。
【００７４】
図５は、制御装置３６から再生クロック発生器２０へ供給される制御信号Ｓａ〜Ｓｅ、Ｓ０〜Ｓ１それぞれのレベルと、再生クロック発生器２０で再生クロックＣｒとして選択されるクロックとの関係を示す状態遷移図である。以下の説明においては、制御信号Ｓａ〜Ｓｅ、Ｓ０〜Ｓ１がハイレベルにあるときに、この制御信号の供給を受けるスイッチング素子が閉になるものとする。
【００７５】
同図においては、再生クロック発生器２０によって１つのクロックを再生クロックＣｒとして選択する際にハイレベルになる２つの制御信号を、１つの円内に記載してある。再生クロックＣｒが発生している時には、制御信号Ｓａ〜Ｓｅのいずれか１つと、制御信号Ｓ０、Ｓ１のいずれか一方とがハイレベルになり、他の制御信号はいずれもローレベルになる。
【００７６】
例えば、制御信号Ｓａ、Ｓ０を共にハイレベルにし、他の制御信号をいずれもローレベルにすると、クロックφ１が再生クロックとして選択される。クロックφ１に対応する波形を有するクロックが、再生クロックＣｒとして出力される。
【００７７】
制御信号Ｓ０をハイレベルにし、制御信号Ｓａ〜Ｓｅをこの順番で順次ハイレベルにすると、クロックφ１〜クロックφ５がこの順番で順次選択される。同様に、制御信号Ｓ１をハイレベルにし、制御信号Ｓａ〜Ｓｅをこの順番で順次ハイレベルにすると、クロックφ６〜クロックφ１０がこの順番で順次選択される。いずれの場合も、再生クロックＣｒの位相が順次遅れる。
【００７８】
一方、制御信号Ｓ０をハイレベルにし、制御信号Ｓａ〜Ｓｅをこの順番とは逆の順番で順次ハイレベルにすると、クロックφ１〜クロックφ５がこの順番とは逆の順番で順次選択される。同様に、制御信号Ｓ１をハイレベルにし、制御信号Ｓａ〜Ｓｅをこの順番とは逆の順番で順次ハイレベルにすると、クロックφ６〜クロックφ１０がこの順番とは逆の順番で順次選択される。いずれの場合も、再生クロックＣｒの位相が順次進む。
【００７９】
例えばクロックφ５の次にクロックφ６を選択する際には、あるいは、クロックφ６の次にクロックφ５を選択する際には、制御信号Ｓａ〜Ｓｅ中の所定の２つの制御信号のレベルを変更すると共に、制御信号Ｓ０およびＳ１それぞれのレベルを変更することが必要である。クロックφ１の次にクロックφ１０を選択する場合、および、クロックφ１０の次にクロックφ１を選択する場合においても同様である。
【００８０】
上述した構成を有する再生クロック発生器２０においては、階層構造の初段を構成する信号選択回路ＳＳ１、ＳＳ２へは、それぞれ５相のクロックφ１〜φ５またはφ６〜φ１０を供給すればよい。信号選択回路ＳＳ１における接合点Ａ１での寄生容量および信号選択回路ＳＳ２における接合点Ａ２での寄生容量を、図１４に示した接合点Ｃでの寄生容量よりも容易に小さくすることができる。個々の信号選択回路ＳＳ１、ＳＳ２から出力されるクロックの波形の鈍りを容易に抑えることができる。バッファ２２に入力されるクロックの波形の鈍りを容易に抑えることができる。
【００８１】
その結果として、この再生クロック発生器２０を備えたクロックリカバリー回路４０およびＣＤＲ回路１００においては、再生クロック発生器２０でのクロックの遅延時間を容易に短くすることができると共に、再生クロックＣｒにジッタが生じるのを抑制しやすくなる。再生クロックＣｒの切り替えのタイミングを厳しく制御しなくても、再生クロックＣｒの切り替えを円滑に行うことが容易になるので、クロックの周波数を高めることが容易になる。
【００８２】
次に、第２の実施例によるクロックリカバリー回路およびＣＤＲ回路について説明する。
【００８３】
本実施例によるクロックリカバリー回路およびＣＤＲ回路は、再生クロック発生器へのクロックの供給形態を除き、第１の実施例によるクロックリカバリー回路４０およびＣＤＲ回路１００と同様の構成を有する。ここでは、再生クロック発生器へのクロックの供給形態とその形態をとることの効果についてのみ詳細に説明し、他の構成についてはその説明を省略する。
【００８４】
図６は、本実施例によるクロックリカバリー回路およびＣＤＲ回路での再生クロック発生器２０Ａの構成を概略的に示す。
【００８５】
この再生クロック発生器２０Ａは、図４との対比から明らかなように、信号選択回路ＳＳ２中のスイッチング素子ＳＷ６からスイッチング素子ＳＷ１０にかけて、クロックφ６〜φ１０がこの順番とは逆の順番で供給される。初段に含まれるスイッチング素子ＳＷ１〜ＳＷ１０の各々は、制御信号Ｓａ〜Ｓｅのうちのどの制御信号の供給を受けるのかに応じて、５つのグループに分かれる。個々のグループは、クロックφ１〜φ１０の周期Ｔの（２ｍ−１）／１０（ｍは１以上の整数であり、個々のグループに異なる値が対応する。ｍの最大値はグループ数に同じである。）ずつずれたクロックに対応する２個のスイッチング素子によって構成される。
【００８６】
この点を除けば、再生クロック発生器２０Ａは、図４に示した再生クロック発生器２０と同じ構成を有する。図６においては、再生クロック発生器２０Ａを除き、図４で用いた参照符号と同じ参照符号を各構成要素に付してある。
【００８７】
図示の再生クロック発生器２０Ａを有する本実施例のクロックリカバリー回路およびＣＤＲ回路は、第１の実施例によるクロックリカバリー回路またはＣＤＲ回路と同様の効果を有する。さらに、以下に説明するエラー遷移を確実に防止することもできる。
【００８８】
ここで、本明細書でいう「エラー遷移」とは、所望のクロックとは異なるクロックが再生クロックＣｒとして一時的に選択されて、出力されることを意味する。まず、エラー遷移について、図７参照しつつ具体的に説明する。
【００８９】
図７は、図４に示した再生クロック発生器２０において再生クロックＣｒをクロックφ５からクロックφ６に切り替える時の様子を概略的に示す。
【００９０】
同図に示すように、再生クロック発生器２０から出力される再生クロックＣｒは、再生クロック発生器２０へ供給されるクロックφ５よりも、時刻ｔ１１と時刻ｔ１０との時差に相当する時間だけ遅延している。
【００９１】
再生クロックＣｒとして出力するクロックをクロックφ５からクロックφ６に切り替える動作を時刻ｔ１１において制御装置３６が開始すると、スイッチング素子ＳＷ５、ＳＷ６、ＳＷ１１、ＳＷ１２が実際に切り替わるのは、時刻ｔ１２となる。時刻ｔ１２と時刻ｔ１１との時差に相当する時間だけ遅延する。
【００９２】
時刻ｔ１２においては、制御信号Ｓｅによってスイッチング素子ＳＷ５が開になると共に、制御信号Ｓａによってスイッチング素子ＳＷ６が閉になる。また、制御信号Ｓ０によってスイッチング素子ＳＷ１１が開になると共に、制御信号Ｓ１によってスイッチング素子ＳＷ１２が閉になる。
【００９３】
このとき、仮にスイッチング素子ＳＷ１１、ＳＷ１２の切り替えがスイッチング素子ＳＷ５、ＳＷ６の切り替えよりも先に起こると、スイッチング素子ＳＷ５が閉の時にはスイッチング素子ＳＷ１０も閉であることから、クロックφ１０が再生クロックＣｒとして一時的に選択され、その後にクロックφ６が再生クロックＣｒとして選択される。すなわち、エラー遷移が起こる。このエラー遷移を、図５中に破線の矢印Ｅｒ１で示す。
【００９４】
これに対し、図６に示した再生クロック発生器２０Ａでは、図８に示すようにして再生クロックＣｒが切り替わる。
【００９５】
図８は、制御装置３６から再生クロック発生器２０Ａへ供給される制御信号Ｓａ〜Ｓｅ、Ｓ０〜Ｓ１それぞれのレベルと、再生クロック発生器２０Ａで再生クロックＣｒとして選択されるクロックとの関係を示す状態遷移図である。以下の説明においては、制御信号Ｓａ〜Ｓｅ、Ｓ０〜Ｓ１がハイレベルにあるときに、この制御信号の供給を受けるスイッチング素子が閉になるものとする。
【００９６】
同図においても、図５と同様に、再生クロック発生器２０Ａによって１つのクロックを再生クロックＣｒとして選択する際にハイレベルになる２つの制御信号を、１つの円内に記載してある。再生クロックＣｒが発生している時には、制御信号Ｓａ〜Ｓｅのいずれか１つと、制御信号Ｓ０、Ｓ１のいずれか一方とがハイレベルになり、他の制御信号はいずれもローレベルになる。
【００９７】
図８から明らかなように、信号選択回路ＳＳ２への供給形態を上述した形態にすることにより、信号選択回路ＳＳ１〜ＳＳ３が形成する階層構造の最終段（信号選択回路ＳＳ３）および初段（信号選択回路ＳＳ１〜ＳＳ２）のいずれか一方の段においのみスイッチング素子の切り替えを行うことにより、再生クロックＣｒを次の再生クロックＣｒに切り替えることが可能になる。エラー遷移を防止することができる。所望のクロックを再生クロックＣｒとして確実に選択することができる。
【００９８】
次に、第３の実施例によるクロックリカバリー回路およびＣＤＲ回路について説明する。
【００９９】
本実施例によるクロックリカバリー回路およびＣＤＲ回路は、(i) ＰＬＬ回路１０（電圧制御発振器１１）によって１８相のクロックφ１〜φ１８が生成される点、(ii)再生クロック発生器において７個の信号選択回路ＳＳ１〜ＳＳ６およびＳＳ１０が２段の階層構造を形成する点、ならびに、(iii) 制御装置３６が制御信号Ｓａ〜ＳｃおよびＳ０〜Ｓ５を再生クロック発生器に供給する点で、第１の実施例によるクロックリカバリー回路４０およびＣＤＲ回路１００と大きく異なる。
【０１００】
これらの相違点を除いた構成は、第１の実施例によるクロックリカバリー回路４０およびＣＤＲ回路１００と同様である。ここでは、再生クロック発生器の構成についてのみ詳細に説明し、他の構成についてはその説明を省略する。
【０１０１】
図９は、本実施例によるクロックリカバリー回路およびＣＤＲ回路での再生クロック発生器２０Ｂの構成を概略的に示す。
【０１０２】
６個の信号選択回路ＳＳ１〜ＳＳ６が階層構造の初段を構成し、１個の信号選択回路ＳＳ１０が階層構造の最終段を構成する。信号選択回路ＳＳ１０で選択されたクロックがバッファ２２に供給され、再生クロックＣｒとして出力される。
【０１０３】
この再生クロック発生器２０Ｂでは、１８相のクロックφ１〜φ１８が、階層構造の初段を構成している６個の信号選択回路ＳＳ１〜ＳＳ６に供給される。これらのクロックφ１〜φ１８は、クロックφ１からクロック１８にかけてこの順番で、クロックφ１〜φ１８の周期Ｔの１／１８ずつ位相が遅れる。個々の信号選択回路ＳＳ１〜ＳＳ６へは、信号選択回路ＳＳ１から信号選択回路ＳＳ６にかけて、位相の進んだクロックから順番にクロックが３つずつ供給される。
【０１０４】
各信号選択回路ＳＳ１〜ＳＳ６はスイッチング素子を３個ずつ有し、１個のスイッチング素子に１つのクロックが供給される。初段に含まれる１８個のスイッチング素子ＳＷ１〜ＳＷ１８は、制御信号Ｓａ〜Ｓｃのうちのどの制御信号によってオン／オフ制御されるかに応じて、第１〜第３のグループに分かれる。
【０１０５】
各グループは、クロックφ１〜φ１８の周期をＴとすると、それぞれ、（２×１８／６）・Ｔ／１８ずつ位相がずれた２組のクロックに対応する６個のスイッチング素子を含む。これら６個のスイッチング素子は、信号選択回路ＳＳ１〜ＳＳ６から１つずつ選択される。
【０１０６】
第１のグループは、スイッチング素子ＳＷ１、ＳＷ１８を含む６個のスイッチング素子によって構成され、制御信号Ｓａの供給を受ける。第２のグループは、スイッチング素子ＳＷ２、ＳＷ１７を含む６個のスイッチング素子によって構成され、制御信号Ｓｂの供給を受ける。残りの６個のスイッチング素子によって第３のグループが構成される。第３のグループは、制御信号Ｓｃの供給を受ける。
【０１０７】
各信号選択回路ＳＳ１〜ＳＳ６は、供給されたクロックの中から１つのクロックを選択して、このクロックを最終段の信号選択回路ＳＳ１０へ出力する。
【０１０８】
信号選択回路ＳＳ１０は、６個のスイッチング素子ＳＷ２１〜ＳＷ２６を有する。スイッチング素子ＳＷ２１〜ＳＷ２６の１個に１つずつクロックが供給される。これらのスイッチング素子ＳＷ２１〜ＳＷ２６は、それぞれが別個の制御信号Ｓ０〜Ｓ５によってオン／オフ制御される。１つのスイッチング素子へは制御信号Ｓ０〜Ｓ５のうちの１つのみが供給される。
【０１０９】
信号選択回路ＳＳ１０は、供給された６つのクロックの中から１つのクロックを選択して、このクロックをバッファ２２へ出力する。バッファ２２の出力信号が再生クロックＣｒとなる。
【０１１０】
図示の再生クロック発生器２０Ｂを有する本実施例のクロックリカバリー回路およびＣＤＲ回路は、第２の実施例によるクロックリカバリー回路またはＣＤＲ回路と同様の効果を有する。
【０１１１】
次に、第４の実施例によるクロックリカバリー回路およびＣＤＲ回路について説明する。
【０１１２】
本実施例によるクロックリカバリー回路およびＣＤＲ回路は、(i) 再生クロック発生器において４個の信号選択回路ＳＳ１〜ＳＳ３およびＳＳ１０が２段の階層構造を形成する点、ならびに、(ii)制御装置３６が制御信号Ｓａ〜ＳｆおよびＳ０〜Ｓ２を再生クロック発生器に供給する点で、第２の実施例によるクロックリカバリー回路およびＣＤＲ回路と大きく異なる。
【０１１３】
これらの相違点を除いた構成は、第２の実施例によるクロックリカバリー回路およびＣＤＲ回路と同様である。ここでは、再生クロック発生器の構成についてのみ詳細に説明し、他の構成についてはその説明を省略する。
【０１１４】
図１０は、本実施例によるクロックリカバリー回路およびＣＤＲ回路での再生クロック発生器２０Ｃの構成を概略的に示す。
【０１１５】
この再生クロック発生器２０Ｃでは、各々が６個のスイッチング素子を有する３個の信号選択回路ＳＳ１〜ＳＳ３によって階層構造の初段が構成される。１８個のスイッチング素子ＳＷ１〜ＳＷ１８が初段に含まれる。
【０１１６】
これら１８個のスイッチング素子ＳＷ１〜ＳＷ１８は、制御信号Ｓａ〜Ｓｆのうちのどの制御信号によってオン／オフ制御されるかに応じて、第１〜第６のグループに分かれる。初段に供給されるクロックφ１〜φ１８の周期をＴとすると、各グループは、それぞれ、Ｔ／１８ずつ位相がずれた３つのクロックに対応する３個のスイッチング素子を含む。これら３個のスイッチング素子は、信号選択回路ＳＳ１〜ＳＳ３から１つずつ選択される。
【０１１７】
位相が最も進んでいるクロックφ１の供給を受けるスイッチング素子ＳＷ１が含まれるグループを第１のグループとし、位相が最も遅れているクロックφ１８の供給を受けるスイッチング素子ＳＷ１８が含まれるグループを第６のグループとすると、制御信号Ｓａ〜Ｓｆは、第１のグループから第６のグループにかけて、この順番で１つずつ対応する。
【０１１８】
各信号選択回路ＳＳ１〜ＳＳ３は、供給されたクロックの中から１つのクロックを選択し、このクロックを最終段の信号選択回路ＳＳ１０へ出力する。
【０１１９】
信号選択回路ＳＳ１０は、３個のスイッチング素子ＳＷ２１〜ＳＷ２３を有する。スイッチング素子ＳＷ２１〜ＳＷ２３の１個に１つずつクロックが供給される。これらのスイッチング素子ＳＷ２１〜ＳＷ２６は、それぞれが別個の制御信号Ｓ０〜Ｓ２によってオン／オフ制御される。１つのスイッチング素子へは制御信号Ｓ０〜Ｓ２のうちの１つのみが供給される。
【０１２０】
信号選択回路ＳＳ１０は、供給された３つのクロックの中から１つのクロックを選択して、このクロックをバッファ２２へ出力する。バッファ２２の出力信号が再生クロックＣｒとなる。
【０１２１】
図示の再生クロック発生器２０Ｃを有する本実施例のクロックリカバリー回路およびＣＤＲ回路は、第２の実施例によるクロックリカバリー回路またはＣＤＲ回路と同様の効果を有する。
【０１２２】
次に、第５の実施例によるクロックリカバリー回路およびＣＤＲ回路について説明する。
【０１２３】
本実施例によるクロックリカバリー回路およびＣＤＲ回路は、(i) 再生クロック発生器において９個の信号選択回路ＳＳ１〜ＳＳ６、ＳＳ１０〜ＳＳ１１、およびＳＳ１５が３段の階層構造を形成する点、ならびに、(iii) 制御装置３６が制御信号Ｓａ〜Ｓｃ、Ｓ１０〜Ｓ１２、およびＳ０〜Ｓ１を再生クロック発生器に供給する点で、第３の実施例によるクロックリカバリー回路およびＣＤＲ回路と大きく異なる。
【０１２４】
これらの相違点を除いた構成は、第３の実施例によるクロックリカバリー回路およびＣＤＲ回路と同様である。ここでは、再生クロック発生器の構成についてのみ詳細に説明し、他の構成についてはその説明を省略する。
【０１２５】
図１１は、本実施例によるクロックリカバリー回路およびＣＤＲ回路での再生クロック発生器２０Ｄの構成を概略的に示す。
【０１２６】
この再生クロック発生器２０Ｄでは、各々が３個のスイッチング素子を有する６個の信号選択回路ＳＳ１〜ＳＳ６によって階層構造の初段が構成される。初段の構成、および初段へのクロックφ１〜φ１８の供給形態は、第３の実施例によるクロックリカバリー回路およびＣＤＲ回路と同様である。
【０１２７】
階層構造の第２段は、２個の信号選択回路ＳＳ１０〜ＳＳ１１によって構成される。信号選択回路ＳＳ１〜ＳＳ３の各々から信号選択回路ＳＳ１０へクロックが１つずつ供給され、信号選択回路ＳＳ４〜ＳＳ６の各々から信号選択回路ＳＳ１１へクロックが１つずつ供給される。
【０１２８】
各信号選択回路ＳＳ１０〜ＳＳ１１はスイッチング素子を３個ずつ有し、１個のスイッチング素子に１つのクロックが供給される。第２段に含まれる６個のスイッチング素子ＳＷ２１〜ＳＷ２６は、制御信号Ｓ１０〜Ｓ１２のうちのどの制御信号によってオン／オフ制御されるかに応じて、３のグループに分かれる。各グループは、２個のスイッチング素子を含む。１つのグループに１つの制御信号が供給される。
【０１２９】
信号選択回路ＳＳ１０に供給されるクロックの中で最も位相の進んだクロックが供給されるスイッチング素子ＳＷ２１は、信号選択回路ＳＳ１１に供給されるクロックの中で最も位相の遅れたクロックが供給されるスイッチング素子ＳＷ２６と共に１つのグループを構成する。信号選択回路ＳＳ１０に供給されるクロックの中で最も位相の遅れたクロックが供給されるスイッチング素子ＳＷ２３は、信号選択回路ＳＳ１１に供給されるクロックの中で最も位相の進んだクロックが供給されるスイッチング素子ＳＷ２４と共に１つのグループを構成する。
【０１３０】
信号選択回路ＳＳ１０〜ＳＳ１１は、各々に供給された２つのクロックの中からクロックを１つずつ選択して、これらのクロックを最終段へ出力する。
【０１３１】
最終段を構成する信号選択回路ＳＳ１５は、図４または図６に示した信号選択回路ＳＳ３と同様に構成される。この信号選択回路ＳＳ１５は、供給された２つのクロックの中から１つのクロックを選択して、このクロックをバッファ２２へ出力する。バッファ２２の出力信号が再生クロックＣｒとなる。
【０１３２】
図示の再生クロック発生器２０Ｄを有する本実施例のクロックリカバリー回路およびＣＤＲ回路は、第２の実施例によるクロックリカバリー回路またはＣＤＲ回路と同様の効果を有する。９個の信号選択回路ＳＳ１〜ＳＳ６、ＳＳ１０〜ＳＳ１１、およびＳＳ１５によって構成された階層構造の初段においてエラー遷移を確実に防止することもできると共に、第２段においてもエラー遷移を確実に防止することができる。
【０１３３】
次に、第６の実施例によるクロックリカバリー回路およびＣＤＲ回路について説明する。
【０１３４】
本実施例によるクロックリカバリー回路およびＣＤＲ回路は、(i) 再生クロック発生器において７個の信号選択回路ＳＳ１〜ＳＳ４、ＳＳ１０〜ＳＳ１１、およびＳＳ１５が３段の階層構造を形成する点、および、(iii) 制御装置３６が５つの制御信号Ｓａ〜Ｓｅを初段の信号選択回路ＳＳ１〜ＳＳ４へ供給し、２つの制御信号Ｓ１０〜Ｓ１１を第２段の信号選択回路ＳＳ１０〜ＳＳ１１へ供給する点で、第５の実施例によるクロックリカバリー回路およびＣＤＲ回路と大きく異なる。
【０１３５】
これらの相違点を除いた構成は、第５の実施例によるクロックリカバリー回路およびＣＤＲ回路と同様である。ここでは、再生クロック発生器の構成についてのみ詳細に説明し、他の構成についてはその説明を省略する。
【０１３６】
図１２は、本実施例によるクロックリカバリー回路およびＣＤＲ回路での再生クロック発生器２０Ｅの構成を概略的に示す。
【０１３７】
この再生クロック発生器２０Ｅでは、４個の信号選択回路ＳＳ１〜ＳＳ４が階層構造の初段を構成する。信号選択回路ＳＳ１へ５つのクロックφ１〜φ５が供給され、信号選択回路ＳＳ２へ４つのクロックφ６〜φ９が供給される。また、信号選択回路ＳＳ３へ４つのクロックφ１０〜φ１３が供給され、信号選択回路ＳＳ４へ５つのクロックφ１４〜φ１８が供給される。
【０１３８】
各信号選択回路ＳＳ１〜ＳＳ４は、供給されるクロックの数と同数のスイッチング素子を有し、１個のスイッチング素子に１つのクロックが供給される。初段に含まれる１８個のスイッチング素子ＳＷ１〜ＳＷ１８は、制御信号Ｓａ〜Ｓｅのうちのどの制御信号によってオン／オフ制御されるかに応じて、第１〜第５のグループに分かれる。
【０１３９】
第１のグループは、クロックφ１が供給されるスイッチング素子ＳＷ１と、クロックφ１８が供給されるスイッチング素子ＳＷ１８とによって構成され、制御信号Ｓａの供給を受ける。
【０１４０】
第２〜第５のグループは、クロックφ１〜φ１８の周期をＴとすると、それぞれ、（２×１６／４）・Ｔ／１８ずつ位相がずれた２組のクロックに対応する４個のスイッチング素子を含む。制御信号Ｓｂ〜Ｓｅが、第２のグループから第５のグループにかけて、この順番で１つずつ対応する。
【０１４１】
各信号選択回路ＳＳ１〜ＳＳ４は、供給されたクロックの中から１つのクロックを選択して、このクロックを第２段へ出力する。
【０１４２】
階層構造の第２段は、２個の信号選択回路ＳＳ１０〜ＳＳ１１によって構成される。信号選択回路ＳＳ１〜ＳＳ２の各々から信号選択回路ＳＳ１０へクロックが１つずつ供給され、信号選択回路ＳＳ３〜ＳＳ４の各々から信号選択回路ＳＳ１１へクロックが１つずつ供給される。
【０１４３】
各信号選択回路ＳＳ１０〜ＳＳ１１はスイッチング素子を２個ずつ有し、１個のスイッチング素子に１つのクロックが供給される。第２段に含まれる４個のスイッチング素子ＳＷ２１〜ＳＷ２４は、制御信号Ｓ１０〜Ｓ１１のどちらの制御信号によってオン／オフ制御されるかに応じて、２のグループに分かれる。
【０１４４】
信号選択回路ＳＳ１０に供給される２つのクロックの中で位相の進んだ方のクロックが供給されるスイッチング素子ＳＷ２１は、信号選択回路ＳＳ１１に供給されるクロックの中で位相の遅れた他方のクロックが供給されるスイッチング素子ＳＷ２４と共に一方のグループを構成する。残りのスイッチング素子ＳＷ２２、ＳＷ２３が他方のグループを構成する。
【０１４５】
信号選択回路ＳＳ１０〜ＳＳ１１は、各々に供給された２つのクロックの中からクロックを１つずつ選択して、これらのクロックを最終段へ出力する。
【０１４６】
最終段を構成する信号選択回路ＳＳ１５は、図１１に示した信号選択回路ＳＳ１５と同様に構成される。この信号選択回路ＳＳ１５は、供給された２つのクロックの中から１つのクロックを選択して、このクロックをバッファ２２へ出力する。バッファ２２の出力信号が再生クロックＣｒとなる。
【０１４７】
図示の再生クロック発生器２０Ｃを有する本実施例のクロックリカバリー回路およびＣＤＲ回路は、第２の実施例によるクロックリカバリー回路またはＣＤＲ回路と同様の効果を有する。
【０１４８】
以上、実施例によるクロックリカバリー回路およびＣＤＲ回路について説明したが、本発明は上述した実施例に限定されるものではない。
【０１４９】
例えば、クロックを生成する発振器は、ＰＬＬ回路を構成している電圧制御発振器であることが好ましいが、この電圧制御発振器に限定されるものではない。ＰＬＬ回路を利用する場合、このＰＬＬ回路は、周波数が異なる複数種のクロックを生成することができるように構成することも可能である。
【０１５０】
発振器で生成するクロックの相数は、目的とするクロックリカバリー回路またはＣＤＲ回路の用途等に応じて、１０相より少なくすることもできるし、１０相より多くすることもできる。
【０１５１】
再生クロック発生器において信号選択回路が形成する階層構造の段の数は２以上の所望数とすることができるが、この数は少ない方が好ましい。初段を幾つの信号選択回路によって構成するかは、発振器で生成するクロックの相数や信号選択回路によって形成される階層構造の段数等に応じて適宜選択可能である。
【０１５２】
初段を構成する個々の信号選択回路へは、各信号選択回路内でのクロックの位相が一定値ずつずれるように、クロックを供給する。
【０１５３】
その他、種々の変更、改良、組み合わせ等が可能であることは当業者に自明であろう。
【０１５４】
【発明の効果】
以上説明したように、本発明によれば、クロックリカバリー回路やクロック・データリカバリー回路の遅延時間を短くすることが容易になると共に、ジッタの小さい再生クロックを得ることが容易になる。データの伝送容量および伝送速度の増大に対応しやすいクロックリカバリー回路またはクロック・データリカバリー回路を提供することが容易になる。
【図面の簡単な説明】
【図１】第１の実施例によるクロックリカバリー回路およびクロック・データリカバリー回路を概略的に示すブロック図である。
【図２】図１に示した電圧制御発振器の一例を示す概略図である。
【図３】図２に示した差動インバータからの出力と、同図に示した各変換回路からの出力との関係を示すタイミングチャートである。
【図４】図１に示した再生クロック発生器の一例を示す概略図である。
【図５】図４に示した再生クロック発生器へ供給される制御信号のレベルと、この再生クロック発生器で再生クロックとして選択されるクロックとの関係を示す状態遷移図である。
【図６】第２の実施例によるクロックリカバリー回路およびＣＤＲ回路での再生クロック発生器を示す概略図である。
【図７】図４に示した再生クロック発生器による再生クロックの切り替えの一例を概略的に示すタイミングチャートである。
【図８】図６に示した再生クロック発生器へ供給される制御信号のレベルと、この再生クロック発生器で再生クロックＣｒとして選択されるクロックとの関係を示す状態遷移図である。
【図９】第３の実施例によるクロックリカバリー回路およびＣＤＲ回路での再生クロック発生器を示す概略図である。
【図１０】第４の実施例によるクロックリカバリー回路およびＣＤＲ回路での再生クロック発生器を示す概略図である。
【図１１】第５の実施例によるクロックリカバリー回路およびＣＤＲ回路での再生クロック発生器を示す概略図である。
【図１２】第６の実施例によるクロックリカバリー回路およびＣＤＲ回路での再生クロック発生器を示す概略図である。
【図１３】従来のクロック・データリカバリー回路の一例を示す概略図である。
【図１４】図１３に示したクロック・データリカバリー回路中のマルチプレクサの一例を示す概略図である。
【図１５】図１４に示したマルチプレクサによって再生クロックを円滑に切り替えることができなかったときの様子を概略的に示すタイミングチャートである。
【符号の説明】
１０…ＰＬＬ回路、  １１…電圧制御発振器、  ２０、２０Ａ、２０Ｂ、２０Ｃ、２０Ｄ、２０Ｅ…再生クロック発生器、  ３０…フィードバック回路、  ３６…制御装置、  ４０…クロックリカバリー回路、  ５０…再生データ発生器、１００…クロック・データリカバリー回路、  φ１〜φｎ、φ１〜φ１８…クロック、  ＳＳ１〜ＳＳ６、ＳＳ１０〜ＳＳ１１、ＳＳ１５…信号選択回路、  ＳＷ１〜ＳＷ１８、ＳＷ２１〜ＳＷ２６、ＳＷ３１〜ＳＷ３２…スイッチング素子、  Ｓａ〜Ｓｆ、Ｓ０〜Ｓ５、Ｓ１０〜Ｓ１１…制御信号、  Ｃｒ…再生クロック、  Ｄｒ…再生データ。
【図１】
0003810679.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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