(57)【特許請求の範囲】
【請求項１】
表示ラインに対応する複数の行電極と、前記行電極に交叉して配列された複数の列電極との各交叉部に画素セルが形成されているディスプレイパネルを映像信号に応じて階調駆動するディスプレイパネルの駆動方法であって、
前記映像信号における単位表示期間を複数の分割表示期間に分割し前記分割表示期間の各々において、前記画素セルの全てを一斉に発光セルに設定するリセット行程と、前記発光セルの各々を前記映像信号に対応した画素データに応じて選択的に非発光セルに設定することにより画素データ書き込みを為す画素データ書込行程と、前記発光セルのみを前記分割表示期間各々の重み付けに対応して割り当てた発光回数だけ発光させる発光維持行程と、を順次実行し、
前記画素データ書込行程は、
前記ディスプレイパネルにおける表示画面内の第１表示領域に属する表示ライン上の前記画素セル各々に対しては前記画素データ書き込みを前記表示ライン分毎に順次実行する行程と、
前記表示画面内の前記第１表示領域とは異なる第２表示領域に属する表示ライン上の前記画素セルを一斉に前記非発光セルに設定する行程と、
からなることを特徴とするディスプレイパネルの駆動方法。
【請求項２】
前記第２表示領域は、表示ライン上の輝度レベルが０となる黒表示領域であることを特徴とする請求項１記載のディスプレイパネルの駆動方法。
【請求項３】
前記黒表示領域は、前記表示画面の上部及び下部に存在することを特徴とする請求項２記載のディスプレイパネルの駆動方法。
【請求項４】
前記映像信号に基づいて前記表示画面内に存在する前記黒表示領域を検出することを特徴とする請求項２記載のディスプレイパネルの駆動方法。
【請求項５】
一斉に前記非発光セルの状態に設定せしめることにより生じた前記単位表示期間内での空き時間に対応して、前記分割表示期間各々における発光回数を増加させる又は前記単位表示期間内の前記分割表示期間の数を増加させることを特徴とする請求項１記載のディスプレイパネルの駆動方法。
【請求項６】
表示ラインに対応する複数の行電極と、前記行電極に交叉して配列された複数の列電極との各交叉部に画素セルが形成されているディスプレイパネルを映像信号に応じて階調駆動するディスプレイパネルの駆動方法であって、
前記映像信号における単位表示期間を複数の分割表示期間に分割し前記分割表示期間の各々において、前記画素セルの全てを一斉に発光セルに設定するリセット行程と、前記発光セルの各々を前記映像信号に対応した画素データに応じて選択的に非発光セルに設定することにより画素データ書き込みを為す画素データ書込行程と、前記発光セルのみを前記分割表示期間各々の重み付けに対応して割り当てた発光回数だけ発光させる発光維持行程と、を順次実行するにあたり、
前記ディスプレイパネルにおける全ての前記画素セルに対して前記画素データ書き込みを表示ライン分毎に順次実施する第１駆動シーケンスと、
前記画素データ書込行程において前記ディスプレイパネルにおける表示画面内の第１表示領域に属する表示ライン上の前記画素セル各々に対しては前記画素データ書き込みを前記表示ライン分毎に順次実行するとともに前記表示画面内の前記第１表示領域とは異なる第２表示領域に属する表示ライン上の前記画素セルを一斉に前記非発光セルに設定する第２駆動シーケンスと、
を択一的に実行することを特徴とするディスプレイパネルの駆動方法。
【請求項７】
前記第２表示領域は、表示ライン上の輝度レベルが０となる黒表示領域であることを特徴とする請求項６記載のディスプレイパネルの駆動方法。
【請求項８】
前記黒表示領域は、前記表示画面の上部及び下部にあることを特徴とする請求項７記載のディスプレイパネルの駆動方法。
【請求項９】
前記映像信号に基づいて前記表示画面内に存在する前記黒表示領域を検出することを特徴とする請求項７記載のディスプレイパネルの駆動方法。
【請求項１０】
前記映像信号が前記表示画面の上部及び下部に輝度レベル０となる黒表示領域を含んだ画像を担うものである場合には前記第２駆動シーケンスを実行する一方、前記映像信号が前記黒表示領域を含まない画像を担うものである場合には前記第１駆動シーケンスを実行することを特徴とする請求項６記載のディスプレイパネルの駆動方法。
【請求項１１】
前記第２駆動シーケンスの実行時において一斉に前記非発光セルの状態に設定せしめることにより生じた前記単位表示期間内での空き時間に対応して、前記分割表示期間各々における発光回数を増加させる又は前記単位表示期間内の前記分割表示期間の数を増加させることを特徴とする請求項１０記載のディスプレイパネルの駆動方法。
【請求項１２】
表示ラインに対応する複数の行電極と、前記行電極に交叉して配列された複数の列電極との各交叉部に画素セルが形成されているディスプレイパネルを映像信号に応じて階調駆動するディスプレイパネルの駆動方法であって、
前記映像信号における単位表示期間を複数の分割表示期間に分割し前記分割表示期間のうちの先頭の分割表示期間においてのみ、前記画素セルの全てを一斉に発光セルに設定するリセット行程と、前記発光セルの各々を前記映像信号に対応した画素データに応じて選択的に非発光セルに設定することにより画素データ書き込みを為す画素データ書込行程と、前記発光セルのみを前記分割表示期間各々の重み付けに対応して割り当てた発光回数だけ発光させる発光維持行程と、を順次実行し、
前記先頭の分割表示期間に対して後続の分割表示期間の各々において、前記先頭の分割表示期間で設定された発光セルの各々を前記映像信号に対応した画素データに応じて選択的に非発光セルに設定することにより画素データ書き込みを為す画素データ書込行程と、前記発光セルのみを前記分割表示期間各々の重み付けに対応して割り当てた発光回数だけ発光させる発光維持行程と、を順次実行し、
前記先頭の分割表示期間における前記画素データ書込行程は、
前記ディスプレイパネルにおける表示画面内の第１表示領域に属する表示ライン上の前記画素セル各々に対しては前記画素データ書き込みを前記表示ライン分毎に順次実行する行程と、
前記表示画面内の前記第１表示領域とは異なる第２表示領域に属する表示ライン上の前記画素セルを一斉に前記非発光セルに設定する行程と、
からなることを特徴とするディスプレイパネルの駆動方法。
【請求項１３】
前記後続の分割表示期間において、前記第２表示領域に属する表示ライン上の前記画素セルに対して前記画素データ書き込みを停止することを特徴とする請求項１２記載のディスプレイパネルの駆動方法。
【請求項１４】
前記第２表示領域は、表示ライン上の輝度レベルが０となる黒表示領域であることを特徴とする請求項１２または１３記載のディスプレイパネルの駆動方法。
【発明の詳細な説明】
【０００１】
【発明が属する技術分野】
本発明は、マトリクス表示方式のプラズマディスプレイパネルの駆動方法に関する。
【０００２】
【従来の技術】
現在、薄型表示装置として、ＡＣ型(交流放電型)のプラズマディスプレイパネル(以下、ＰＤＰと称する)が製品化されてきている。
ＡＣ型のＰＤＰは、複数の列電極と、これら列電極に交叉して配列されておりかつ一対にて１表示ラインを形成する複数の行電極対とを備えている。これら各行電極対及び列電極は、放電空間に対して誘電体層で被覆されており、行電極対と列電極との交点に１画素に対応した放電セルが形成される構造となっている。この際、ＰＤＰは放電現象を利用している為、各放電セルは"発光"及び"非発光"の２つの状態しかもたない。そこで、かかるＰＤＰに対して中間調の輝度表示を実現させるべくサブフィールド法を用いる。
【０００３】
サブフィールド法では、入力映像信号に対応したＮビットの画素データの各ビットに対応させて、１フィールドの表示期間をＮ個のサブフィールドに分割する。そして、これらＮ個のサブフィールド各々に、画素データの各ビット桁の重み付けに対応した発光回数(発光期間)を割り当てて各放電セルを発光駆動する。
図１は、かかるサブフィールド法を用いてＰＤＰを階調駆動するようにしたプラズマディスプレイ装置の概略構成を示す図である。
【０００４】
図１において、駆動装置１００は、入力された映像信号を１画素毎に対応したディジタルの画素データに変換し、この画素データに対応した画素データパルスをプラズマディスプレイパネルとしてのＰＤＰ１０の列電極Ｄ1〜Ｄmに印加する。更に、駆動装置１００は、以下に説明するが如き各種の駆動パルスを行電極Ｘ1〜Ｘn及びＹ1〜Ｙnに印加する。尚、行電極Ｘ及びＹは一対にてＰＤＰ１０の１表示ラインを構成しており、上記列電極Ｄ1〜Ｄm各々に交叉して形成されている。これら列電極及び行電極対は、図示せぬ誘電体を挟んで形成されており、１組の列電極及び行電極対が交差する部分に１つの画素セルが形成される。
【０００５】
図２は、上記駆動装置１００による１フィールド期間での発光駆動フォーマットの一例を示す図である。
図２に示される発光駆動フォーマットでは、１フィールドの表示期間をサブフィールドＳＦ１〜ＳＦ４なる４つのサブフィールドに分割する。そして、各サブフィールド内において、一斉リセット行程Ｒc、画素データ書込行程Ｗc、発光維持行程Ｉc及び消去行程Ｅを夫々実行する。
【０００６】
図３は、これら各行程を実施すべく、駆動装置１００がＰＤＰ１０の列電極及び行電極対に印加する各種駆動パルスの印加タイミング(１サブフィールド内での)を示す図である。
先ず、一斉リセット行程Ｒcにおいて、駆動装置１００は、負極性のリセットパルスＲＰx及び正極性のリセットパルスＲＰYを行電極Ｘ1〜Ｘn及びＹ1〜Ｙn各々に同時に印加する。これらリセットパルスＲＰx及びＲＰYの印加に応じて、ＰＤＰ１０中の全ての放電セルがリセット放電されて、各放電セル内には一様に所定量の壁電荷が形成される。これにより、全ての放電セルは一旦、"発光セル"に初期設定される。
【０００７】
次に、画素データ書込行程Ｗcにおいて、駆動装置１００は、先ず、入力された映像信号を各画素毎の４ビットの画素データに変換する。尚、かかる画素データの第１ビット目がサブフィールドＳＦ１、第２ビット目がＳＦ２、第３ビット目がＳＦ３、及び第４ビット目がＳＦ４各々中の画素データ書込行程Ｗcで使用され、以下の如き処理が為される。例えば、サブフィールドＳＦ１内の画素データ書込行程Ｗcでは、画素データの第１ビット目の論理レベルが"１"である場合には高電圧、論理レベル"０"である場合には低電圧(０ボルト)の画素データパルスを発生する。そして、駆動装置１００は、ＰＤＰ１０の第１〜第ｎ表示ライン各々に対応した、夫々がｍ個の画素データパルスからなる画素データパルス群ＤＰ1、ＤＰ2、ＤＰ3、・・・・、ＤＰnを図３に示されるが如く順次列電極Ｄ1〜Ｄmに印加して行く。更に、駆動装置１００は、かかる画素データパルス群ＤＰの各印加タイミングと同一タイミングにて、図３に示されるが如き負極性の走査パルスＳＰを発生しこれを行電極Ｙ1〜Ｙnへと順次印加して行く。ここで、上記走査パルスＳＰが印加された"行"と、高電圧の画素データパルスが印加された"列"との交差部の放電セルにのみ放電(選択消去放電)が生じ、その放電セル内に残存していた壁電荷は選択的に消去される。かかる選択消去放電により、上記一斉リセット行程Ｒcにて"発光セル"の状態に初期化された放電セルは"非発光セル"に推移する。一方、上記走査パルスＳＰと同時に低電圧の画素データパルスが印加された放電セルには上記選択消去放放電が生起されず"発光セル"の状態が維持される。
【０００８】
次に、発光維持行程Ｉcにおいて、駆動装置１００は、図３に示されるが如き維持パルスＩＰX及びＩＰYを行電極Ｘ1〜Ｘn及びＹ1〜Ｙnに対して交互に印加する。ここで、各発光維持行程Ｉc内において維持パルスＩＰX及びＩＰYを印加する回数(期間)は、各サブフィールドの重み付けに対応して設定されている。
例えば、図２に示されるように、
ＳＦ１：１
ＳＦ２：２
ＳＦ３：４
ＳＦ４：８
なる回数(期間)分だけ繰り返し維持パルスＩＰX及びＩＰYを印加し続けるのである。この際、上記画素データ書込行程Ｗcの終了後、壁電荷が残留したままとなっている放電セル、すなわち"発光セル"のみが維持パルスＩＰX及びＩＰYが印加される度に放電発光して、上述した如き回数(期間)分だけ発光状態を維持する。
【０００９】
次に、消去行程Ｅにおいて、駆動装置１００は、図３に示されるが如き消去パルスＥＰを行電極Ｘ1〜Ｘnに印加することにより、全放電セルを一斉に消去放電せしめ、各放電セル内に残留している壁電荷を消去する。
図４は、上述したサブフィールド法を利用した階調駆動により、１フィールド期間内で実施される発光駆動の全パターンを示す図である。
【００１０】
例えば、輝度"５"に対応した映像信号(画素データ"０１０１"に対応)が供給された場合には、図４に示されるが如くサブフィールドＳＦ１〜ＳＦ４の内のＳＦ１及びＳＦ３で発光を実施させる。これにより、１フィールド内においてＳＦ１で１回、ＳＦ３で４回の合計５回分の発光が為され、輝度"５"に対応した中間輝度が視覚されるのである。すなわち、上述した如き４つのサブフィールドＳＦ１〜ＳＦ４を用いた階調駆動により、図４に示されるが如く輝度"０"〜輝度"１５"なる輝度範囲において１６階調分の中間輝度表示が為されるのである。
【００１１】
この際、分割するサブフィールドの数を増やすほど階調数も増加し、より高品質な表示画像が得られるようになる。又、各発光維持行程Ｉc内において印加すべき維持パルスの回数を全体的に増加することにより、高輝度な表示が可能となる。
しかしながら、１フィールドの表示期間は規定されている為、各発光維持行程Ｉc内において印加すする維持パルスの回数、及び分割するサブフィールドの数をむやみに増やすことは出来ない。
【００１２】
【発明が解決しようとする課題】
本発明は、サブフィールド法を用いてプラズマディスプレイパネルを階調駆動するにあたり、階調数の増加、又は高輝度化を図ることが出来るプラズマディスプレイパネルの駆動方法を提供することを目的とする。
【００１３】
【課題を解決するための手段】
本発明によるプラズマディスプレイパネルの駆動方法は、表示ラインに対応する複数の行電極と、前記行電極に交叉して配列された複数の列電極との各交叉部に画素セルが形成されているディスプレイパネルを映像信号に応じて階調駆動するディスプレイパネルの駆動方法であって、前記映像信号における単位表示期間を複数の分割表示期間に分割し前記分割表示期間の各々において、前記画素セルの全てを一斉に発光セルに設定するリセット行程と、前記発光セルの各々を前記映像信号に対応した画素データに応じて選択的に非発光セルに設定することにより画素データ書き込みを為す画素データ書込行程と、前記発光セルのみを前記分割表示期間各々の重み付けに対応して割り当てた発光回数だけ発光させる発光維持行程と、を順次実行し、前記画素データ書込行程は、前記ディスプレイパネルにおける表示画面内の第１表示領域に属する表示ライン上の前記画素セル各々に対しては前記画素データ書き込みを前記表示ライン分毎に順次実行する行程と、前記表示画面内の前記第１表示領域とは異なる第２表示領域に属する表示ライン上の前記画素セルを一斉に前記非発光セルに設定する行程と、からなることを特徴とする。
本発明による他のプラズマディスプレイの駆動方法は、表示ラインに対応する複数の行電極と、前記行電極に交叉して配列された複数の列電極との各交叉部に画素セルが形成されているディスプレイパネルを映像信号に応じて階調駆動するディスプレイパネルの駆動方法であって、前記映像信号における単位表示期間を複数の分割表示期間に分割し前記分割表示期間の各々において、前記画素セルの全てを一斉に発光セルに設定するリセット行程と、前記発光セルの各々を前記映像信号に対応した画素データに応じて選択的に非発光セルに設定することにより画素データ書き込みを為す画素データ書込行程と、前記発光セルのみを前記分割表示期間各々の重み付けに対応して割り当てた発光回数だけ発光させる発光維持行程と、を順次実行するにあたり、前記ディスプレイパネルにおける全ての前記画素セルに対して前記画素データ書き込みを表示ライン分毎に順次実施する第１駆動シーケンスと、前記画素データ書込行程において前記ディスプレイパネルにおける表示画面内の第１表示領域に属する表示ライン上の前記画素セル各々に対しては前記画素データ書き込みを前記表示ライン分毎に順次実行するとともに前記表示画面内の前記第１表示領域とは異なる第２表示領域に属する表示ライン上の前記画素セルを一斉に前記非発光セルに設定する第２駆動シーケンスと、を択一的に実行することを特徴とする。
本発明によるさらに他のプラズマディスプレイの駆動方法は、表示ラインに対応する複数の行電極と、前記行電極に交叉して配列された複数の列電極との各交叉部に画素セルが形成されているディスプレイパネルを映像信号に応じて階調駆動するディスプレイパネルの駆動方法であって、前記映像信号における単位表示期間を複数の分割表示期間に分割し前記分割表示期間のうちの先頭の分割表示期間においてのみ、前記画素セルの全てを一斉に発光セルに設定するリセット行程と、前記発光セルの各々を前記映像信号に対応した画素データに応じて選択的に非発光セルに設定することにより画素データ書き込みを為す画素データ書込行程と、前記発光セルのみを前記分割表示期間各々の重み付けに対応して割り当てた発光回数だけ発光させる発光維持行程と、を順次実行し、前記先頭の分割表示期間に対して後続の分割表示期間の各々において、前記先頭の分割表示期間で設定された発光セルの各々を前記映像信号に対応した画素データに応じて選択的に非発光セルに設定することにより画素データ書き込みを為す画素データ書込行程と、前記発光セルのみを前記分割表示期間各々の重み付けに対応して割り当てた発光回数だけ発光させる発光維持行程と、を順次実行し、前記先頭の分割表示期間における前記画素データ書込行程は、前記ディスプレイパネルにおける表示画面内の第１表示領域に属する表示ライン上の前記画素セル各々に対しては前記画素データ書き込みを前記表示ライン分毎に順次実行する行程と、前記表示画面内の前記第１表示領域とは異なる第２表示領域に属する表示ライン上の前記画素セルを一斉に前記非発光セルに設定する行程と、からなることを特徴とする。
【００１４】
【発明の実施の形態】
以下、本発明の実施例を図を参照しつつ説明する。
図５は、本発明による駆動方法に基づいてプラズマディスプレイパネルを階調駆動するプラズマディスプレイ装置の概略構成を示す図である。
図５に示されるように、かかるプラズマディスプレイ装置は、プラズマディスプレイパネルとしてのＰＤＰ１０と、これを駆動する各種機能モジュールから構成されている。
【００１５】
ＰＤＰ１０は、アドレス電極としてのｍ個の列電極Ｄ1〜Ｄmと、これら列電極各々と交叉して配列された夫々ｎ個の行電極Ｘ1〜Ｘn及び行電極Ｙ1〜Ｙnを備えている。これら行電極Ｘ及び行電極Ｙの一対にて、ＰＤＰ１０における１行分に対応した行電極を形成している。列電極Ｄ、行電極Ｘ及びＹは放電空間に対して誘電体層で被覆されており、各行電極対と列電極との交点にて１画素に対応した放電セルが形成される構造となっている。
【００１６】
同期検出回路１は、入力映像信号中から垂直同期信号を検出した場合には垂直同期検出信号Ｖを発生してこれを駆動制御回路２に供給する。更に、同期検出回路１は、入力映像信号中から水平同期信号を検出した場合には水平同期検出信号Ｈを発生してこれを駆動制御回路２及び黒表示ライン検出回路３０の各々に供給する。
【００１７】
Ａ／Ｄ変換器３は、入力映像信号をサンプリングしてこれを１画素毎の輝度レベルを表す例えば４ビットの画素データＰＤに変換し、これを黒表示ライン検出回路３０及びメモリ４の各々に供給する。
黒表示ライン検出回路３０は、１表示ライン毎に上記画素データＰＤの累算を行い、１表示ライン分の累算結果が"０"である場合にその１表示ラインが輝度レベル"０"の表示ライン、つまり黒表示ラインであると判断する。そして、黒表示ライン検出回路３０は、黒表示ラインであると判断した表示ラインの番号を示す黒表示ライン信号ＬＺを駆動制御回路２に供給する。
【００１８】
駆動制御回路２には、図６に示されるように、ＰＤＰ１０における第１〜第ｎ表示ライン各々に対応したフラグレジスタＦＲ1〜ＦＲnが搭載されている。これらフラグレジスタＦＲ1〜ＦＲnには初期値として論理レベル"０"が記憶されている。駆動制御回路２は、黒表示ライン検出回路３０から上述した如き黒表示ライン信号ＬＺが供給されたら、その黒表示ライン信号ＬＺにて示される表示ラインに対応したフラグレジスタＦＲの内容を論理レベル"１"に書き換える。尚、駆動制御回路２は、１画面分の画素データＰＤに対する上記フラグレジスタＦＲ1〜ＦＲnの更新動作が終了する度に、これらフラグレジスタＦＲ1〜ＦＲn各々の記憶内容を論理レベル"０"に初期化する。
【００１９】
更に、駆動制御回路２は、画素データＰＤの書込を実施させるべき書込信号をメモリ４に供給すると共に、このメモリ４に書き込まれた画素データを第１表示ラインに属するものから第ｎ表示ラインに属するものへと順次読み出させるべき読出アドレス及び読出信号をメモリ４に供給する。ただし、駆動制御回路２は、上記フラグレジスタＦＲ1〜ＦＲn各々の内でその記憶内容が論理レベル"１"となっている場合には、そのフラグレジスタに対応した表示ラインに属する画素データを読み出すべき読出アドレスは生成しない。つまり、輝度レベル"０"の黒表示であると判断された表示ラインに対応した画素データはメモリ４から読み出さないようにするのである。
【００２０】
メモリ４は、駆動制御回路２から供給された書込信号に従って上記Ａ／Ｄ変換器３から供給された画素データＰＤを順次書き込む。そして、１画面分、つまり第１行・第１列の画素に対応した画素データＰＤ11から、第ｎ行・第ｍ列の画素に対応した画素データＰＤnmまでの(ｎ×ｍ)個分の画素データＰＤの書き込みが終了すると、メモリ４は、以下の如き読み出し動作を行う。
【００２１】
先ず、メモリ４は、画素データＰＤ11〜ＰＤnm各々の第１ビット目を駆動画素データビットＤＢ１11〜ＤＢ１nmと捉え、これらを駆動制御回路２から供給された読出アドレスに従って１表示ライン分ずつ読み出してアドレスドライバ６に供給する。次に、メモリ４は、画素データＰＤ11〜ＰＤnm各々の第２ビット目を駆動画素データビットＤＢ２11〜ＤＢ２nmと捉え、これらを駆動制御回路２から供給された読出アドレスに従って１表示ライン分ずつ読み出してアドレスドライバ６に供給する。次に、メモリ４は、画素データＰＤ11〜ＰＤnm各々の第３ビット目を駆動画素データビットＤＢ３11〜ＤＢ３nmと捉え、これらを駆動制御回路２から供給された読出アドレスに従って１表示ライン分ずつ読み出してアドレスドライバ６に供給する。そして、メモリ４は、画素データＰＤ11〜ＰＤnm各々の第４ビット目を駆動画素データビットＤＢ４11〜ＤＢ４nmと捉え、これらを駆動制御回路２から供給された読出アドレスに従って１表示ライン分ずつ読み出してアドレスドライバ６に供給する。
【００２２】
ただし、この間、メモリ４は、駆動制御回路２から読出アドレスの指定が為されなかった表示ラインに属する駆動画素データビットＤＢは読み出さない。
駆動制御回路２は、上記フラグレジスタＦＲ1〜ＦＲnにて示される１画面上での黒表示ラインの位置及びその個数に応じた発光駆動フォーマットを採用し、これに従ってＰＤＰ１０を階調駆動すべき各種タイミング信号を発生する。そして、駆動制御回路２は、各種タイミング信号をアドレスドライバ６、第１サスティンドライバ７及び第２サスティンドライバ８各々に供給する。アドレスドライバ６、第１サスティンドライバ７及び第２サスティンドライバ８各々は、駆動制御回路２から供給された各種タイミング信号に応じてＰＤＰ１０の列電極Ｄ、行電極Ｘ及びＹに各種駆動パルスを印加する。
【００２３】
図７(ａ)は、例えば画像ＰＣ１に示されるが如き、黒表示ラインの存在しない画像に対応した映像信号が供給された場合に、駆動制御回路２で採用される第１発光駆動フォーマットを示す図である。
かかる第１発光駆動フォーマットでは、１フィールドの表示期間をサブフィールドＳＦ１〜ＳＦ４なる４個のサブフィールドに分割している。そして、各サブフィールド内において、一斉リセット行程Ｒc、画素データ書込行程Ｗc、発光維持行程Ｉc及び消去行程Ｅを夫々実行する。
【００２４】
図８は、図７(ａ)に示される第１発光駆動フォーマットに従って、アドレスドライバ６、第１サスティンドライバ７及び第２サスティンドライバ８各々がＰＤＰ１０の列電極及び行電極対に印加する各種駆動パルスの印加タイミングを示す図である。
尚、図８においては、上記第１発光駆動フォーマットにおける１サブフィールド内での駆動パルスの印加タイミングのみを抜粋して示している。
【００２５】
図８に示されるように、一斉リセット行程Ｒcでは、第１サスティンドライバ７が負極性のリセットパルスＲＰx、第２サスティンドライバ８が正極性のリセットパルスＲＰYを発生して夫々ＰＤＰ１０の行電極Ｘ及びＹに同時に印加する。これにより、ＰＤＰ１０中の全ての放電セルをリセット放電せしめ、各放電セル内に強制的に壁電荷を形成させる。その直後に、第２サスティンドライバ８が、短パルス幅の負極性の消去パルスＥＰをＰＤＰ１０の行電極Ｘ1〜Ｘnに一斉に印加することにより、全放電セル内に形成された上記壁電荷を消去させる。かかる動作により、ＰＤＰ１０における全ての放電セルは"非発光セル"の状態に初期化される。
【００２６】
画素データ書込行程Ｗcでは、アドレスドライバ６が、上記メモリ４から供給された駆動画素データビットＤＢの論理レベルに対応した電圧を有する画素データパルスを生成する。この際、画像ＰＣ１に示されるが如き黒表示ラインの存在しない画像に対応した映像信号が供給された場合、メモリ４からは、第１〜第ｎ表示ライン各々に属する駆動画素データビットＤＢが全て読み出される。そして、アドレスドライバ６は、上記画素データパルスを１表示ライン分毎にグループ化した画素データパルス群ＤＰ1〜ＤＰnとして、第１表示ラインに属するものから第ｎ表示ラインに属するものへと順次、列電極Ｄ1〜Ｄmに印加して行く。尚、アドレスドライバ６は、駆動画素データビットＤＢの論理レベルが"１"である場合には高電圧の画素データパルスを生成し、"０"である場合には低電圧(０ボルト)の画素データパルスを生成するものとする。
【００２７】
更に、画素データ書込行程Ｗcでは、駆動制御回路２が、論理レベル"０"となっているフラグレジスタＦＲに対応した表示ラインにのみ走査パルスＳＰを印加すべきタイミング信号を第２サスティンドライバ８に供給している。この際、画像ＰＣ１においては、１画面中に黒表示ラインが存在しないので、フラグレジスタＦＲ1〜ＦＲnの記憶内容は全て論理レベル"０"である。よって、第２サスティンドライバ８は、図８に示されるが如く各画素データパルス群ＤＰの印加タイミングと同一タイミングにて負極性の走査パルスＳＰを行電極Ｙ1〜Ｙnへと順次印加して行く。
【００２８】
この画素データ書込行程Ｗcにおいて、上記走査パルスＳＰが印加された"行"と、高電圧の画素データパルスが印加された"列"との交差部の放電セルにのみ放電(選択書込放電)が生じ、その放電セル内に選択的に壁電荷が形成される。かかる選択書込放電により、上記一斉リセット行程Ｒcにて"非発光セル"の状態に初期化された放電セルは、"発光セル"に推移する。一方、低電圧の画素データパルスが印加された放電セルには上述のような選択書込放電は生起されず、上記一斉リセット行程Ｒcにて初期化された状態、つまり"非発光セル"の状態が保持される。
【００２９】
すなわち、かかる画素データ書込行程Ｗcにより、ＰＤＰ１０の各放電セルを画素データに応じた"発光セル"又は"非発光セル"状態に設定するのである。
次の発光維持行程Ｉcでは、第１サスティンドライバ７及び第２サスティンドライバ８各々が、図８に示されるが如く行電極Ｘ1〜Ｘn及びＹ1〜Ｙnに対して交互に正極性の維持パルスＩＰX及びＩＰYを印加する。この際、図７(ａ)に示される各サブフィールドＳＦ１〜ＳＦ４の発光維持行程Ｉcにおいて印加すべき維持パルスＩＰの回数は、
ＳＦ１：１
ＳＦ２：２
ＳＦ３：４
ＳＦ４：８
である。
【００３０】
これにより、壁電荷が残留したままとなっている放電セル、すなわち"発光セル"は維持パルスＩＰX及びＩＰYが印加される度に維持放電し、上記回数(期間)分だけその維持放電に伴う発光状態を維持する。
そして、各サブフィールドの最後尾の消去行程Ｅでは、第２サスティンドライバ８が図８に示されるが如き消去パルスＥＰを行電極Ｙ1〜Ｙnに印加することにより、全放電セルを一斉に消去放電せしめる。これにより、各放電セル内に残留していた壁電荷は全て消滅する。
【００３１】
上記一斉リセット行程Ｒc、画素データ書込行程Ｗc、発光維持行程Ｉc及び消去行程Ｅなる一連の動作を、その他のサブフィールドに対しても同様に実施する。  以上の如く、黒表示ラインの存在しない画像に対応した映像信号が供給された場合には、ＰＤＰ１０に対して図７(ａ)及び図８に示されるが如き階調駆動(以下、駆動モードＡと称する)を実施する。かかる駆動モードＡによれば、図９に示されるが如き各画素データＰＤに応じた１６通りの発光パターンに基づき、"０"〜"１５"なる輝度範囲を対象とした１６階調分の中間輝度表示が為されるのである。
【００３２】
一方、黒表示ラインの存在する画像に対応した映像信号が供給された場合には、図５のプラズマディスプレイ装置は、図７(ｂ)に示される発光駆動フォーマットを採用した駆動モードＢに基づく階調駆動を実施する。尚、図７(ｂ)中に示されている黒表示ラインの存在する画像ＰＣ２は、図中の斜線部にて示されている第１〜第(ｉ−１)表示ライン、及び第ｊ〜第ｎ表示ラインの各々が黒表示ラインとなる、例えばシネスコ又はビスタサイズの画像である。
【００３３】
かかる画像ＰＣ２に対応した映像信号が供給されると、上記フラグレジスタＦＲ1〜ＦＲnの内のＦＲ1〜ＦＲ(i-1)及びＦＲ(j+1)〜ＦＲnの各々には論理レベル"１"が書き込まれ、その他のフラグレジスタの記憶内容は論理レベル"０"となる。
駆動制御回路２は、これらフラグレジスタＦＲ1〜ＦＲnの記憶内容に基づいて、図７(ｂ)に示され第２発光駆動フォーマットを採用する。そして、この第２発光駆動フォーマットに従った階調駆動を実施させるべき各種タイミング信号をアドレスドライバ６、第１サスティンドライバ７及び第２サスティンドライバ８各々に供給する。尚、かかる第２発光駆動フォーマットでは、４つのサブフィールドＳＦ１〜ＳＦ４の各々内において一斉リセット行程Ｒc、画素データ書込行程Ｗc、発光維持行程Ｉc及び消去行程Ｅを実行する点は、図７(ａ)に示されるものと同一である。ただし、画素データ書込行程Ｗc及び発光維持行程Ｉc各々内での動作が図７(ａ)に示されるものと異なる。
【００３４】
図１０は、図７(ｂ)に示される第２発光駆動フォーマットに従ってアドレスドライバ６、第１サスティンドライバ７及び第２サスティンドライバ８各々がＰＤＰ１０の列電極及び行電極対に印加する各種駆動パルスの印加タイミングを示す図である。
尚、図１０においては、上記第２発光駆動フォーマットにおける１サブフィールド内での駆動パルスの印加タイミングのみを抜粋して示している。
【００３５】
図１０に示されるように、一斉リセット行程Ｒcでは、第１サスティンドライバ７が負極性のリセットパルスＲＰx、第２サスティンドライバ８が正極性のリセットパルスＲＰYを発生して夫々ＰＤＰ１０の行電極Ｘ及びＹに同時に印加する。これにより、ＰＤＰ１０中の全ての放電セルをリセット放電せしめ、各放電セル内に強制的に壁電荷を形成させる。その直後に、第２サスティンドライバ８が、短パルス幅の負極性の消去パルスＥＰをＰＤＰ１０の行電極Ｘ1〜Ｘnに一斉に印加することにより、全放電セル内に形成された上記壁電荷を消去させる。かかる動作により、ＰＤＰ１０における全ての放電セルは"非発光セル"の状態に初期化される。
【００３６】
画素データ書込行程Ｗcでは、アドレスドライバ６が、上記メモリ４から供給された駆動画素データビットＤＢの論理レベルに対応した電圧を有する画素データパルスを生成する。この際、画像ＰＣ２に示されるが如き黒表示ラインの存在する画像に対応した映像信号が供給された場合、メモリ４からは、第ｉ〜第ｊ表示ライン各々に属する駆動画素データビットＤＢのみが読み出される。つまり、その他の第１〜第(ｉ−１)表示ライン、並びに第(ｊ＋１)〜第ｎ表示ライン各々に属する駆動画素データビットＤＢはメモリ４から読み出されないのである。従って、アドレスドライバ６は、図１０に示されるように、第ｉ表示ラインに属する画素データパルス群ＤＰiから、第ｊ表示ラインに属する画素データパルス群ＤＰjまでを１表示ライン分毎に順次、列電極Ｄ1〜Ｄmに印加して行くのである。尚、アドレスドライバ６は、駆動画素データビットＤＢの論理レベルが"１"である場合には高電圧の画素データパルスを生成し、"０"である場合には低電圧(０ボルト)の画素データパルスを生成する。
【００３７】
更に、画素データ書込行程Ｗcでは、駆動制御回路２が、論理レベル"０"となっているフラグレジスタＦＲに対応した表示ラインにのみ走査パルスＳＰを印加すべきタイミング信号を第２サスティンドライバ８に供給する。この際、画像ＰＣ２の斜線部に示されるが如く、１画面中の第１〜第(ｉ−１)表示ライン、及び第(ｊ＋１)〜第ｎ表示ラインの各々が黒表示ラインである。よって、この際、フラグレジスタＦＲ1〜ＦＲnの内の、ＦＲ1〜ＦＲ(i-1)及びＦＲ(j+1)〜ＦＲnに論理レベル"１"、ＦＲi〜ＦＲjに論理レベル"０"が記憶される。従って、第２サスティンドライバ８は、行電極Ｙ1〜Ｙnの内の行電極Ｙi〜Ｙjに対してのみに図１０に示されるが如く、負極性の走査パルスＳＰを順次印加して行く。
【００３８】
この画素データ書込行程Ｗcにおいて、上記走査パルスＳＰが印加された"行"と、高電圧の画素データパルスが印加された"列"との交差部の放電セルにのみ放電(選択書込放電)が生じ、その放電セル内に選択的に壁電荷が形成される。かかる選択書込放電により、上記一斉リセット行程Ｒcにて"非発光セル"の状態に初期化された放電セルは、"発光セル"に推移する。一方、低電圧の画素データパルスが印加された放電セルには上述のような選択書込放電は生起されず、上記一斉リセット行程Ｒcにて初期化された状態、つまり"非発光セル"の状態が保持される。
【００３９】
よって、画素データ書込行程Ｗcにより、ＰＤＰ１０の各放電セルを画素データに応じた"発光セル"又は"非発光セル"状態に設定するのである。
次の発光維持行程Ｉcでは、第１サスティンドライバ７及び第２サスティンドライバ８各々が、図１０に示されるが如く行電極Ｘ1〜Ｘn及びＹ1〜Ｙnに対して交互に正極性の維持パルスＩＰX及びＩＰYを印加する。この際、図７(ｂ)に示されるサブフィールドＳＦ１〜ＳＦ４各々の発光維持行程Ｉcにおいて印加すべき維持パルスＩＰの回数は、
ＳＦ１：２
ＳＦ２：４
ＳＦ３：８
ＳＦ４：１６
である。
【００４０】
これにより、壁電荷が残留したままとなっている放電セル、すなわち"発光セル"は維持パルスＩＰX及びＩＰYが印加される度に維持放電し、上記回数(期間)分だけその維持放電に伴う発光状態を維持する。
そして、各サブフィールドの最後尾の消去行程Ｅでは、第２サスティンドライバ８が図１０に示されるが如き消去パルスＥＰを行電極Ｙ1〜Ｙnに印加することにより、全放電セルを一斉に消去放電せしめる。これにより、各放電セル内に残留していた壁電荷は全て消滅する。
【００４１】
このように、画像ＰＣ２に示されるが如き、黒表示ラインの存在する画像に対応した映像信号が供給された場合には、ＰＤＰ１０に対して図７(ｂ)及び図１０に示されるが如き駆動モードＢを実施する。かかる駆動モードＢの実施により、図９に示されるように、上記駆動モードＡの場合よりも高輝度な"０"〜"３０"なる輝度範囲を対象とした１６階調分の中間輝度が得られる。
【００４２】
すなわち、１画面中に黒表示ラインが存在する場合には、その黒表示ラインに対する走査パルスＳＰ及び画素データパルス群ＤＰの印加を停止することにより、各画素データ書込行程Ｗcの実行時間の短縮を図る。つまり、輝度レベル"０"である黒表示ラインに対しては、画素データを考慮するまでもなく非発光状態に固定しておけば良いので、この黒表示ラインに対する画素データ書き込みを停止するようにしたのである。そして、上述した如き時間短縮分だけ、各サブフィールド内の発光維持行程Ｉcに割り当てるべき発光期間(回数)を増加して画像全体の表示輝度を高めているのである。
【００４３】
尚、上記実施例においては、画素データの書込方法として、画素データに応じて選択的に各放電セルを放電(選択書込放電)せしめてその放電セル内に壁電荷を形成させることにより画素データの書き込みを為す、いわゆる選択書込アドレス法を採用した場合について述べた。
しかしながら、本発明は、画素データの書込方法として、画素データに応じて選択的に各放電セル内に形成されている壁電荷を消去するようにした、いわゆる選択消去アドレス法を採用した場合についても同様に適用可能である。
【００４４】
図１１(ａ)は、画素データの書き込み方法として選択消去アドレス法を用いた場合に、駆動制御回路２で採用される第１発光駆動フォーマットを示す図である。尚、図１１(ａ)においては、黒表示ラインの存在しない例えば画像ＰＣ１に示されるが如き画像に対応した映像信号が供給された場合に採用される発光駆動フォーマットを示している。この際、かかる発光駆動フォーマットは、４つのサブフィールドＳＦ１〜ＳＦ４の各々内において一斉リセット行程Ｒc、画素データ書込行程Ｗc、発光維持行程Ｉc及び消去行程Ｅを実行する点は、図７(ａ)及び図７(ｂ)に示されるものと同一である。
【００４５】
又、図１２は、図１１(ａ)に示される第１発光駆動フォーマットに従って、第１サスティンドライバ７及び第２サスティンドライバ８各々がＰＤＰ１０の列電極及び行電極対に印加する各種駆動パルスの印加タイミングを示す図である。尚、図１２においては、図１１(ａ)に示される第１発光駆動フォーマットにおける１サブフィールド内での駆動パルスの印加タイミングのみを抜粋して示している。
【００４６】
図１２において、一斉リセット行程Ｒcでは、第１サスティンドライバ７が負極性のリセットパルスＲＰx、第２サスティンドライバ８が正極性のリセットパルスＲＰYを発生して夫々ＰＤＰ１０の行電極Ｘ及びＹに同時に印加する。これにより、ＰＤＰ１０中の全ての放電セルをリセット放電せしめ、各放電セル内に強制的に壁電荷を形成させる。かかる動作により、ＰＤＰ１０における全ての放電セルは"発光セル"の状態に初期化される。
【００４７】
次に、画素データ書込行程Ｗcでは、アドレスドライバ６が、上記メモリ４から供給された駆動画素データビットＤＢの論理レベルに対応した電圧を有する画素データパルスを生成する。この際、画像ＰＣ１に示されるが如き黒表示ラインの存在しない画像に対応した映像信号が供給された場合、メモリ４からは、第１〜第ｎ表示ライン各々に属する駆動画素データビットＤＢが全て読み出される。そして、アドレスドライバ６は、上記画素データパルスを１表示ライン分毎にグループ化した画素データパルス群ＤＰ1〜ＤＰnとし、第１表示ラインに属するものから第ｎ表示ラインに属するものへと順次、列電極Ｄ1〜Ｄmに印加して行く。尚、アドレスドライバ６は、駆動画素データビットＤＢの論理レベルが"１"である場合には高電圧の画素データパルスを生成し、"０"である場合には低電圧(０ボルト)の画素データパルスを生成するものとする。
【００４８】
更に、画素データ書込行程Ｗcでは、駆動制御回路２が、論理レベル"０"となっているフラグレジスタＦＲに対応した表示ラインにのみ走査パルスＳＰを印加すべきタイミング信号を第２サスティンドライバ８に供給している。この際、画像ＰＣ１においては１画像中に黒表示ラインが存在しないので、フラグレジスタＦＲ1〜ＦＲnの記憶内容は全て論理レベル"０"である。よって、第２サスティンドライバ８は、図１２に示されるが如く各画素データパルス群ＤＰの印加タイミングと同一タイミングにて負極性の走査パルスＳＰを行電極Ｙ1〜Ｙnへと順次印加して行く。
【００４９】
この画素データ書込行程Ｗcにおいて、上記走査パルスＳＰが印加された"行"と、高電圧の画素データパルスが印加された"列"との交差部の放電セルにのみ放電(選択消去放電)が生じ、その放電セル内に形成されていた壁電荷が消滅する。よって、かかる選択消去放電により、上記一斉リセット行程Ｒcにて"発光セル"の状態に初期化された放電セルは、"非発光セル"に推移する。一方、低電圧の画素データパルスが印加された放電セルには上述のような選択消去放電は生起されず、上記一斉リセット行程Ｒcにて初期化された状態、つまり"発光セル"の状態が保持される。
【００５０】
次の発光維持行程Ｉcでは、第１サスティンドライバ７及び第２サスティンドライバ８各々が、図１２に示されるが如く行電極Ｘ1〜Ｘn及びＹ1〜Ｙnに対して交互に正極性の維持パルスＩＰX及びＩＰYを印加する。この際、図１１(ａ)に示されるが如く、各サブフィールドＳＦ１〜ＳＦ４の発光維持行程Ｉcにおいて印加すべき維持パルスＩＰの回数は、
ＳＦ１：１
ＳＦ２：２
ＳＦ３：４
ＳＦ４：８
である。
【００５１】
これにより、壁電荷が残留したままとなっている放電セル、すなわち"発光セル"は、維持パルスＩＰX及びＩＰYが印加される度に維持放電し、上記回数(期間)分だけその維持放電に伴う発光状態を維持する。
そして、各サブフィールドの最後尾の消去行程Ｅでは、第２サスティンドライバ８が消去パルスＥＰを行電極Ｙ1〜Ｙnに印加することにより、全放電セルを一斉に消去放電せしめる。これにより、各放電セル内に残留していた壁電荷は全て消滅する。
【００５２】
上記一斉リセット行程Ｒc、画素データ書込行程Ｗc、発光維持行程Ｉc及び消去行程Ｅなる一連の動作をその他のサブフィールドに対しても同様に実施する。このように、黒表示ラインの存在しない画像ＰＣ１に示されるが如き画像に対応した映像信号が供給された場合には、図１１(ａ)及び図１２に示されるが如き階調駆動(駆動モードＡ)を実施する。これにより、前述した選択書込アドレス法を採用した場合と同様に、"０"〜"１５"なる輝度範囲を対象とした１６階調分の中間輝度が得られるのである。
【００５３】
一方、画像ＰＣ２に示されるが如き黒表示ラインの存在する、例えばビスタサイズ又はシネスコサイズの画像に対応した映像信号が供給された場合には、以下に説明するが如き階調駆動を実施する。
この際、画像ＰＣ２を司る映像信号が供給された場合、上記フラグレジスタＦＲ1〜ＦＲnの内のＦＲ1〜ＦＲ(i-1)及びＦＲ(j+1)〜ＦＲnの各々には論理レベル"１"が書き込まれ、その他のフラグレジスタの記憶内容は論理レベル"０"となる。
【００５４】
駆動制御回路２は、これらフラグレジスタＦＲ1〜ＦＲnの記憶内容に基づいて、図１１(ｂ)に示されるが如き第２発光駆動フォーマットを採用する。そして、この発光駆動フォーマットに従った階調駆動を実施させるべき各種タイミング信号をアドレスドライバ６、第１サスティンドライバ７及び第２サスティンドライバ８各々に供給する。尚、かかる発光駆動フォーマットは、４つのサブフィールドＳＦ１〜ＳＦ４の各々内において一斉リセット行程Ｒc、画素データ書込行程Ｗc、発光維持行程Ｉc及び消去行程Ｅを実行する点は、図１１(ａ)に示されるものと同一である。ただし、画素データ書込行程Ｗc及び発光維持行程Ｉc各々内での動作が図１１(ａ)に示されるものと異なる。
【００５５】
図１３は、図１１(ｂ)に示される第２発光駆動フォーマットに従ってアドレスドライバ６、第１サスティンドライバ７及び第２サスティンドライバ８各々がＰＤＰ１０の列電極及び行電極対に印加する各種駆動パルスの印加タイミングを示す図である。尚、図１３では、図１１(ｂ)に示される第２発光駆動フォーマットにおける１サブフィールド内での駆動パルスの印加タイミングのみを抜粋して示している。
【００５６】
図１３において、一斉リセット行程Ｒcでは、第１サスティンドライバ７が負極性のリセットパルスＲＰx、第２サスティンドライバ８が正極性のリセットパルスＲＰYを発生して夫々ＰＤＰ１０の行電極Ｘ及びＹに同時に印加する。これにより、ＰＤＰ１０中の全ての放電セルをリセット放電せしめ、各放電セル内に強制的に壁電荷を形成させる。かかる動作により、ＰＤＰ１０における全ての放電セルは"発光セル"の状態に初期化される。
【００５７】
次の画素データ書込行程Ｗcでは、アドレスドライバ６は、先ず、各々が高電圧を有するｍ個の画素データパルスからなる画素データパルス群ＤＰ0を列電極Ｄ1〜Ｄmに印加する。この際、かかる画素データパルス群ＤＰ0と同一印加タイミングにて、第２サスティンドライバ８は、負極性の走査パルスＳＰを図１３に示されるが如く行電極Ｙ1〜Ｙi-1及びＹj+1〜Ｙnの各々に一斉に印加する。これら画素データパルス群ＤＰ0と走査パルスＳＰの同時印加に応じて、ＰＤＰ１０の第１表示ライン〜第(ｉ−１)表示ライン、並びに第(ｊ＋１)表示ライン〜第ｎ表示ライン各々に属する全ての放電セルに消去放電が生起される。従って、第１表示ライン〜第(ｉ−１)表示ライン、及び第(ｊ＋１)表示ライン〜第ｎ表示ライン各々に属する全ての放電セル内に形成されていた壁電荷は消滅し、これら放電セルの各々は"非発光セル"に推移する。上記画素データパルス群ＤＰ0の印加後、アドレスドライバ６は、上記メモリ４から供給された駆動画素データビットＤＢの論理レベルに対応した電圧を有する画素データパルスを生成する。この際、画像ＰＣ２に示されるが如き黒表示ラインの存在する画像に対応した映像信号が供給された場合、メモリ４からは、第ｉ〜第ｊ表示ライン各々に属する駆動画素データビットＤＢのみが読み出される。従って、アドレスドライバ６は、図１３に示されるように、第ｉ表示ラインに属する画素データパルス群ＤＰiから、第ｊ表示ラインに属する画素データパルス群ＤＰjまでを１表示ライン分毎に順次、列電極Ｄ1〜Ｄmに印加して行く。尚、アドレスドライバ６は、駆動画素データビットＤＢの論理レベルが"１"である場合には高電圧の画素データパルスを生成し、"０"である場合には低電圧(０ボルト)の画素データパルスを生成する。そして、これら画素データパルス群ＤＰi〜画素データパルス群ＤＰj各々の印加タイミングにて、第２サスティンドライバ８は、行電極Ｙ1〜Ｙnの内の行電極Ｙi〜Ｙjに対してのみに負極性の走査パルスＳＰを順次印加して行く。これにより、上記走査パルスＳＰが印加された"行"と、高電圧の画素データパルスが印加された"列"との交差部の放電セルにのみ放電(選択消去放電)が生じ、その放電セル内に形成されていた壁電荷が消滅する。つまり、上記選択消去放電の生起された放電セルのみが"非発光セル"に推移し、この選択消去放電の生起されなかった放電セルは"発光セル"の状態を維持するのである。
【００５８】
よって、図１１(ｂ)及び図１３に示される画素データ書込行程Ｗcでは、ＰＤＰ１０の第ｉ表示ライン〜第ｊ表示ライン各々に属する放電セルが、画素データに応じた"発光セル"又は"非発光セル"状態に設定される。一方、他の表示ライン、すなわち第１表示ライン〜第(ｉ−１)表示ライン、並びに第(ｊ＋１)表示ライン〜第ｎ表示ライン各々に属する全ての放電セルは強制的に"非発光セル"に設定されるのである。
【００５９】
次の発光維持行程Ｉcでは、第１サスティンドライバ７及び第２サスティンドライバ８各々が、図１３に示されるが如く行電極Ｘ1〜Ｘn及びＹ1〜Ｙnに対して交互に正極性の維持パルスＩＰX及びＩＰYを印加する。この際、図１１(ｂ)に示されるが如きサブフィールドＳＦ１〜ＳＦ４各々の発光維持行程Ｉcにおいて印加すべき維持パルスＩＰの回数は、
ＳＦ１：２
ＳＦ２：４
ＳＦ３：８
ＳＦ４：１６
である。
【００６０】
これにより、壁電荷が残留したままとなっている放電セル、すなわち"発光セル"のみが、上記維持パルスＩＰX及びＩＰYが印加される度に維持放電し、上記回数(期間)分だけその維持放電に伴う発光状態を維持する。
そして、各サブフィールドの最後尾の消去行程Ｅでは、第２サスティンドライバ８が消去パルスＥＰを行電極Ｙ1〜Ｙnに印加することにより、全放電セルを一斉に消去放電せしめる。これにより、各放電セル内に残留していた壁電荷は全て消滅する。
【００６１】
このように、画像ＰＣ２に示されるが如き黒表示ラインの存在する画像に対応した映像信号が供給された場合には、図１１(ｂ)及び図１３に示されるが如き階調駆動(駆動モードＢ)を実施する。これにより、前述した選択書込アドレス法を採用した場合と同様に、"０"〜"３０"なる輝度範囲を対象とした１６階調分の中間輝度が得られる。この際、その黒表示ラインに属する放電セルに対しては図１３に示されるが如く一斉に走査パルスＳＰ及び高電圧の画素データパルス群ＤＰ0を印加することにより消去放電を生起させ、強制的に"非発光セル"の状態に推移させている。よって、前述した如き選択書込アドレス法を採用した場合と同様に、黒表示ラインに対する画素データの書き込み動作が省略されるので、各画素データ書込行程Ｗcの実行時間が短縮されている。
【００６２】
要するに、本発明においては、上記黒表示ラインからなる黒表示領域以外の領域に属する表示ライン上の画素セル各々に対しては１表示ライン分毎に順次、画素データ書き込みを行う。一方、上記黒表示領域に属する表示ライン上の画素セル各々に対しては画素データ書き込みを停止せしめるか、又は一斉に"非発光セル"の状態に設定せしめる。これにより、１フィールド内の各画素データ書込行程に費やされる時間が短縮されるので、その時間短縮分だけ各発光維持行程に割り当てる発光期間(回数)を増加することにより、画像全体の表示輝度を高めることが可能となるのである。
【００６３】
尚、上記実施例においては、画像ＰＣ２に示されるように画面の上側及び下側に黒表示ラインの存在する画像を担う映像信号を入力対象として説明したが、それ以外の位置に黒表示ラインが存在する映像信号に対しても同様な効果が得られる。
尚、本発明によるディスプレイパネルの駆動方法は、図５に示されるが如きプラズマディスプレイ装置以外の他の構成を有するプラズマディスプレイ装置にも適用可能である。
【００６４】
図１４は、本発明によるディスプレイパネルの駆動方法に従ってＰＤＰを階調駆動するプラズマディスプレイ装置の他の構成を示す図である。
図１４において、 ＰＤＰ１０'は、画面上側のアドレス電極を担うｍ個の列電極Ｄ1〜Ｄm及び画面下側のアドレス電極を担うｍ個の列電極Ｄ1'〜Ｄm'、並びにこれら列電極各々と交叉して配列された夫々ｎ個の行電極Ｘ1〜Ｘn及び行電極Ｙ1〜Ｙnを備えている。これら行電極Ｘ及び行電極Ｙの一対にて、ＰＤＰ１０における１表示ライン分に対応した行電極を形成している。列電極Ｄ、行電極Ｘ及びＹは放電空間に対して誘電体層で被覆されており、各行電極対と列電極との交点にて１画素に対応した放電セルが形成される構造となっている。
【００６５】
同期検出回路１は、入力映像信号中から垂直同期信号を検出した場合には垂直同期検出信号Ｖを発生してこれを駆動制御回路２０に供給する。更に、同期検出回路１は、入力映像信号中から水平同期信号を検出した場合には水平同期検出信号Ｈを発生してこれを駆動制御回路２０及び黒表示領域判別回路９０の各々に供給する。
【００６６】
Ａ／Ｄ変換器３は、入力映像信号をサンプリングしてこれを１画素毎の輝度レベルを表す例えば４ビットの画素データＰＤに変換し、これを黒表示領域判別回路９０及びデータ変換回路５０の各々に供給する。
黒表示領域判別回路９０は、互いに隣接する複数の表示ラインからなる表示ライン群毎に、この表示ライン群に対応した上記画素データＰＤの累算を行う。そして、その累算結果が"０"である場合には上記表示ライン群が輝度レベル０の黒表示領域に属するものであると判定する。又、黒表示領域判別回路９０は上記表示ライン群に対応した画素データＰＤの累算結果が"０"よりも大であり、かつ所定値よりも低い場合には、この表示ライン群が字幕を含む黒表示領域に属するものであると判定する。又、黒表示領域判別回路９０は、上記表示ライン群に対応した画素データＰＤの累算結果が上記所定値よりも大である場合には、その表示ライン群が通常の画像表示領域に属するものであると判定する。そして、黒表示領域判別回路９０は、各表示ライン群毎に上記判定結果を対応づけして示す黒表示領域判別信号ＥＺを駆動制御回路２０に供給する。この際、駆動制御回路２０は、かかる黒表示領域判別信号ＥＺに基づき、１画面中から字幕を含む黒表示領域の検出を行い、検出した場合には論理レベル"１"、検出しなかった場合には論理レベル"０"の字幕領域検出信号ＣＰをデータ変換回路５０に供給する。データ変換回路５０は、上記字幕領域検出信号ＣＰの論理レベルに応じた変換テーブルを用いて、Ａ／Ｄ変換器３から供給された４ビットの画素データＰＤを１５ビットの駆動画素データＧＤに変換してメモリ４０に供給する。
【００６７】
図１５は、上記データ変換回路５０の内部構成の一例を示す図である。
図１５において、データ変換回路５１は、４ビットの上記画素データＰＤを図１６に示されるが如き変換テーブルに従って１５ビットの駆動画素データＧＤaに変換し、これをセレクタ５２に供給する。データ変換回路５３は、４ビットの上記画素データＰＤを図１７に示されるが如き変換テーブルに従って１５ビットの駆動画素データＧＤbに変換し、これをセレクタ５２に供給する。セレクタ５２は、論理レベル"０"の字幕領域検出信号ＣＰが供給された場合には上記駆動画素データＧＤa及びＧＤbの内からＧＤaを選択しこれを駆動画素データＧＤとしてメモリ４０に供給する。一方、論理レベル"１"の字幕領域検出信号ＣＰが供給された場合には記駆動画素データＧＤbを選択しこれを駆動画素データＧＤとしてメモリ４０に供給する。
【００６８】
すなわち、データ変換回路５０は、１画面中に字幕を含む黒表示領域が存在する場合には、この黒表示領域に属する４ビットの画素データＰＤを図１７に示されるが如き変換テーブルに従って１５ビットの駆動画素データＧＤに変換する。一方、上述した如き字幕を含む黒表示領域が存在しない場合には、データ変換回路５０は、４ビットの画素データＰＤを図１６に示されるが如き変換テーブルに従って１５ビットの駆動画素データＧＤに変換するのである。
【００６９】
駆動制御回路２０は、画素データＰＤの書込を実施させるべき書込信号をメモリ４０に供給する。更に、駆動制御回路２０は、メモリ４０に書き込まれた画素データを、画面最上部の第１表示ラインに属するものから、画面中央部の第ｋ表示ラインに属するものへと順次読み出させるべき読出アドレス及び読出信号をメモリ４０に供給する。これと並行して、駆動制御回路２０は、メモリ４０に書き込まれている画素データを画面最下部の第ｎ表示ラインに属するものから、画面中央部の第(ｋ＋１)表示ラインに属するものへと順次読み出させるべき読出アドレス及び読出信号をメモリ４０に供給する。
【００７０】
メモリ４０は、駆動制御回路２０から供給された書込信号に従って上記駆動画素データＧＤを順次書き込む。そして、１画面分、つまり第１行・第１列の画素に対応した駆動画素データＧＤ11から、第ｎ行・第ｍ列の画素に対応した駆動画素データＧＤnmまでの書き込みが終了すると、メモリ４０は、以下の如き読み出し動作を行う。
【００７１】
尚、メモリ４０内では、駆動画素データＧＤ11〜ＧＤnm各々を各ビット桁毎に分割した、
ＤＢ１11〜ＤＢ１nm：ＧＤ11〜ＧＤnm各々の第１ビット目
ＤＢ２11〜ＤＢ２nm：ＧＤ11〜ＧＤnm各々の第２ビット目
ＤＢ３11〜ＤＢ３nm：ＧＤ11〜ＧＤnm各々の第３ビット目
ＤＢ４11〜ＤＢ４nm：ＧＤ11〜ＧＤnm各々の第４ビット目
ＤＢ５11〜ＤＢ５nm：ＧＤ11〜ＧＤnm各々の第５ビット目
ＤＢ６11〜ＤＢ６nm：ＧＤ11〜ＧＤnm各々の第６ビット目
ＤＢ７11〜ＤＢ７nm：ＧＤ11〜ＧＤnm各々の第７ビット目
ＤＢ８11〜ＤＢ８nm：ＧＤ11〜ＧＤnm各々の第８ビット目
ＤＢ９11〜ＤＢ９nm：ＧＤ11〜ＧＤnm各々の第９ビット目
ＤＢ１０11〜ＤＢ１０nm：ＧＤ11〜ＧＤnm各々の第１０ビット目
ＤＢ１１11〜ＤＢ１１nm：ＧＤ11〜ＧＤnm各々の第１１ビット目
ＤＢ１２11〜ＤＢ１２nm：ＧＤ11〜ＧＤnm各々の第１２ビット目
ＤＢ１３11〜ＤＢ１３nm：ＧＤ11〜ＧＤnm各々の第１３ビット目
ＤＢ１４11〜ＤＢ１４nm：ＧＤ11〜ＧＤnm各々の第１４ビット目
ＤＢ１５11〜ＤＢ１５nm：ＧＤ11〜ＧＤnm各々の第１５ビット目
なる駆動画素データビットＤＢ１〜ＤＢ１５と捉える。
【００７２】
メモリ４は、先ず、上記駆動画素データビットＤＢ１11〜ＤＢ１nm各々の内の画面上半分の第１表示ライン〜第ｋ表示ライン各々に対応したＤＢ１11〜ＤＢ１kmを、第１表示ライン〜第ｋ表示ラインの順に、１表示ライン分ずつ読み出して上側アドレスドライバ６１に供給する。かかる読出動作と並行して、メモリ４は、上記駆動画素データビットＤＢ１11〜ＤＢ１nm各々の内の画面下半分の第(ｋ＋１)表示ライン〜第ｎ表示ライン各々に対応したＤＢ１(k+1)1〜ＤＢ１nmを、第ｎ表示ライン〜第(ｋ＋１)表示ラインの順に、１表示ライン分ずつ読み出して下側アドレスドライバ６２に供給する。次に、メモリ４は、上記駆動画素データビットＤＢ２11〜ＤＢ２nm各々の内の画面上半分の第１表示ライン〜第ｋ表示ライン各々に対応したＤＢ２11〜ＤＢ２kmを、第１表示ライン〜第ｋ表示ラインの順に、１表示ライン分ずつ読み出して上側アドレスドライバ６１に供給する。かかる読出動作と並行して、メモリ４は、上記駆動画素データビットＤＢ２11〜ＤＢ２nm各々の内の画面下半分の第(ｋ＋１)表示ライン〜第ｎ表示ライン各々に対応したＤＢ２(k+1)1〜ＤＢ２nmを、第ｎ表示ライン〜第(ｋ＋１)表示ラインの順に、１表示ライン分ずつ読み出して下側アドレスドライバ６２に供給する。
【００７３】
そして、メモリ４は、このような読出動作を、上記駆動画素データビットＤＢ３〜ＤＢ１５各々に対しても同様に実施して行く。
駆動制御回路２０は、図１８(ａ)〜図１８(ｃ)に示される発光駆動フォーマットの内から、上記黒表示領域判別信号ＥＺに応じた発光駆動フォーマットを選出する。すなわち、画像ＰＣ１に示されるが如く１画面中に一切、黒表示領域を含まない画像に対応した映像信号が入力された場合には、駆動制御回路２０は、図１８(ａ)〜図１８(ｃ)の内から図１８(ａ)に示される第１発光駆動フォーマットを選出する。又、画像ＰＣ２に示されが如く１画面中に黒表示領域(斜線部にて示す)を有する画像に対応した映像信号が入力された場合には、駆動制御回路２０は、図１８(ａ)〜図１８(ｃ)の内から図１８(ｂ)に示される第２発光駆動フォーマットを選出する。又、画像ＰＣ３に示されが如く１画面中に字幕を含む黒表示領域ＪＺを有する画像に対応した映像信号が入力された場合には、駆動制御回路２０は、図１８(ａ)〜図１８(ｃ)の内から図１８(ｃ)に示されるが如き第３発光駆動フォーマットを選出する。
【００７４】
尚、これら図１８(ａ)〜図１８(ｃ)に示される発光駆動フォーマットでは、１フィールドの表示期間を１５個のサブフィールドＳＦ１〜ＳＦ１５に分割し、各サブフィールド内において画素データ書込行程Ｗc及び発光維持行程Ｉcを夫々実行する。そして、先頭のサブフィールドＳＦ１内においてのみで一斉リセット行程Ｒcを実行し、最後尾のサブフィールドＳＦ１５内においてのみで消去行程Ｅを実行する。
【００７５】
駆動制御回路２０は、上述の如く選出した発光駆動フォーマットに従ってＰＤＰ１０'を階調駆動すべき各種タイミング信号を発生する。そして、これらタイミング信号の各々を上側アドレスドライバ６１、下側アドレスドライバ６２、上側第１サスティンドライバ７１、下側第１サスティンドライバ７２、上側第２サスティンドライバ８１、下側第２サスティンドライバ８２の各々に供給する。
【００７６】
これら各種ドライバは、駆動制御回路２０から供給された各種タイミング信号に応じてＰＤＰ１０'の列電極Ｄ、行電極Ｘ及びＹに各種駆動パルスを印加する。
図１９は、図１８(ａ)に示される第１発光駆動フォーマットに従って、これらドライバの各々がＰＤＰ１０'の列電極及び行電極対に印加する各種駆動パルスの印加タイミングを示す図である。
【００７７】
図１９において、先ず、先頭のサブフィールドＳＦ１の一斉リセット行程Ｒcでは、上側第１サスティンドライバ７１及び下側第１サスティンドライバ７２各々が負極性のリセットパルスＲＰxを発生して行電極Ｘ1〜Ｘn各々に同時に印加する。これと同時に、上側第２サスティンドライバ８１及び下側第２サスティンドライバ８２各々が正極性のリセットパルスＲＰYを発生して全ての行電極Ｙ1〜Ｙn各々に同時に印加する。これらリセットパルスＲＰx及びＲＰYの印加により、ＰＤＰ１０'中の全ての放電セルがリセット放電され、各放電セル内には壁電荷が形成される。かかる動作により、ＰＤＰ１０'における全ての放電セルは"発光セル"の状態に初期化される。
【００７８】
次に、各画素データ書込行程Ｗcでは、上側アドレスドライバ６１及び下側アドレスドライバ６２の各々が、上記メモリ４０から読み出された駆動画素データビットＤＢの論理レベルに対応した電圧を有する画素データパルスを生成する。この際、メモリ４０からは、駆動画素データビットＤＢ11〜ＤＢnm各々の内の画面上半分の第１表示ライン〜第ｋ表示ライン各々に対応したＤＢ11〜ＤＢkmが、第１表示ライン〜第ｋ表示ラインの順に１表示ライン分ずつ読み出される。従って、上側アドレスドライバ６１は、第１表示ライン〜第ｋ表示ライン各々に対応した、夫々ｍ個の画素データパルスからなる画素データパルス群ＤＰ1〜ＤＰkを図１９に示されるが如く順次、列電極Ｄ1〜Ｄmに印加して行く。又、上記読出動作と並行して、メモリ４からは、上記駆動画素データビットＤＢ11〜ＤＢnm各々の内の画面下半分の第(ｋ＋１)表示ライン〜第ｎ表示ライン各々に対応したＤＢ(k+1)1〜ＤＢnmが、第ｎ表示ライン〜第(ｋ＋１)表示ラインの順に１表示ライン分ずつ読み出される。従って、下側アドレスドライバ６２は、第ｎ表示ライン〜第(ｋ＋１)表示ライン各々に対応した、夫々ｍ個の画素データパルスからなる画素データパルス群ＤＰn〜ＤＰk+1を図１９に示されるが如く順次、列電極Ｄ1'〜Ｄm'に印加して行く。
【００７９】
更に、画素データ書込行程Ｗcでは、上側第２サスティンドライバ８１が、図１９に示されるように、上記画素データパルス群ＤＰ1〜ＤＰk各々の印加タイミングと同一タイミングにて負極性の走査パルスＳＰを発生して、行電極Ｙ1〜Ｙkへと順次印加して行く。かかる走査パルスＳＰの印加動作と並行して、下側第２サスティンドライバ８２が、図１９に示されるように、上記画素データパルス群ＤＰn〜ＤＰ(k+1)各々の印加タイミングと同一タイミングにて負極性の走査パルスＳＰを発生して、行電極Ｙn〜Ｙ(k+1)へと順次印加して行く。
【００８０】
この画素データ書込行程Ｗcでは、上記走査パルスＳＰが印加された"行"と、高電圧の画素データパルスが印加された"列"との交差部の放電セルにのみ選択消去放電が生じ、その放電セル内に形成されていた壁電荷が消滅する。つまり、かかる選択消去放電により、上記一斉リセット行程Ｒcにて"発光セル"の状態に初期化された放電セルは、"非発光セル"に推移する。一方、低電圧の画素データパルスが印加された放電セルには上述の如き選択消去放電は生起されず、上記一斉リセット行程Ｒcにて初期化された状態、つまり"発光セル"の状態が保持される。
【００８１】
次の発光維持行程Ｉcでは、上側第１サスティンドライバ７１、下側第１サスティンドライバ７２、上側第２サスティンドライバ８１、及び下側第２サスティンドライバ８２の各々が、図１９に示されるが如く行電極Ｘ1〜Ｘn及びＹ1〜Ｙnに対して交互に正極性の維持パルスＩＰX及びＩＰYを印加する。この際、図１８(ａ)に示されるが如きサブフィールドＳＦ１〜ＳＦ１５各々内の発光維持行程Ｉcにおいて印加すべき維持パルスＩＰの回数は、図１８(ａ)中に記述されているが如く夫々２回である。これにより、壁電荷が残留したままとなっている放電セル、すなわち"発光セル"は維持パルスＩＰX及びＩＰYが印加される度に維持放電し、上記回数分だけその維持放電に伴う発光状態を維持する。
【００８２】
上記画素データ書込行程Ｗc及び発光維持行程Ｉcなる一連の動作を各サブフィールドＳＦ１〜ＳＦ１５内で実施する。
そして、１フィールドの最後尾のサブフィールドＳＦ１５の消去行程Ｅでは、上側第２サスティンドライバ８１及び下側第２サスティンドライバ８２の各々が消去パルスＥＰを行電極Ｙ1〜Ｙnに同時に印加する。これにより、全ての放電セル内において消去放電が生起され、各放電セル内に残留していた壁電荷は全て消滅する。
【００８３】
このように、サブフィールドＳＦ１〜ＳＦ１５による一連の動作を繰り返し実行することにより、上記サブフィールドＳＦ各々の維持発光行程Ｉcにおいて生起する維持放電の合計回数に対応した中間輝度が視覚される。この際、各サブフィールドの維持発光行程Ｉcにおいて上述した如き維持放電を生起させるか否かは、そのサブフィールド内の画素データ書込行程Ｗcで選択消去放電を生起させるか否かにより決定する。ここで、図１６の駆動画素データＧＤによれば、同図中に黒丸にて示されるように、１フィールド中におけるサブフィールドＳＦ１〜ＳＦ１５の内の１つのサブフィールド内の画素データ書込行程Ｗcにおいてのみで選択消去放電が生起される。よって、先頭サブフィールドＳＦ１の一斉リセット行程Ｒcで形成された壁電荷は上記選択消去放電が生起されるまでの間残留し、各放電セルは"発光セル"の状態を維持する。つまり、その間に存在するサブフィールド各々(白丸にて示す)の発光維持行程Ｉcで、発光を伴う維持放電が生起されることになる。
【００８４】
従って、図１６に示される駆動画素データＧＤを用いた図１８(ａ)に示される第１発光駆動フォーマットに従った階調駆動によれば、各々が
｛0、2、4、6、8、10、12、14、16、18、20、22、24、26、28、30｝
なる輝度を有する１６階調分の中間表示輝度が得られる。
一方、画像ＰＣ２に示されるが如き１画面中に黒表示領域(斜線部にて示す)を有する画像に対応した映像信号が入力された場合には、駆動制御回路２０は、図１８(ａ)〜図１８(ｃ)の内から図１８(ｂ)に示される第２発光駆動フォーマットを選出する。
【００８５】
図２０は、かかる第２発光駆動フォーマットに従って、ＰＤＰ１０'の列電極及び行電極対に印加する各種駆動パルスの印加タイミングを示す図である。尚、図２０におけるサブフィールドＳＦ１内での一斉リセット行程Ｒc及び画素データ書込行程Ｗcでの駆動パルスの印加タイミングは、図１９に示されるもの同一であるので、その説明は省略する。
【００８６】
先ず、サブフィールドＳＦ２〜ＳＦ１５各々内の画素データ書込行程Ｗcにおいて、駆動制御回路２０は、上記黒表示領域判別信号ＥＺに基づいて黒表示領域に属する表示ラインを検出する。そして、駆動制御回路２０は、上述した如き各種ドライバに対し、上記黒表示領域に属する表示ライン各々への走査パルスＳＰ及び画素データパルス群ＤＰの印加を促すべきタイミング信号の供給を停止する。よって、画像ＰＣ２に示されるが如き画像に対応した映像信号が入力された場合には、上側アドレスドライバ６１は、第１表示ライン〜第ｋ表示ライン各々に対応した画素データパルス群ＤＰ1〜ＤＰkの内からＤＰ1〜ＤＰ(i-1)を除くＤＰi〜ＤＰkのみを、図２０に示されるが如く順次、列電極Ｄ1〜Ｄmに印加して行く。一方、下側アドレスドライバ６２は、第ｎ表示ライン〜第(ｋ＋１)表示ライン各々に対応した画素データパルス群ＤＰn〜ＤＰ(k+1)の内からＤＰn〜ＤＰ(j+1)を除くＤＰj〜ＤＰ(k+1)のみを、図２０に示されるが如く順次、列電極Ｄ1'〜Ｄm'に印加して行く。
【００８７】
更に、画素データ書込行程Ｗcでは、上側第２サスティンドライバ８１が、上記画素データパルス群ＤＰi〜ＤＰk各々の印加タイミングと同一タイミングにて図２０に示されるが如き負極性の走査パルスＳＰを発生し、行電極Ｙi〜Ｙkへと順次印加して行く。そして、かかる走査パルスＳＰの印加動作と並行して、下側第２サスティンドライバ８２が、上記画素データパルス群ＤＰj〜ＤＰ(k+1)各々の印加タイミングと同一タイミングにて図２０に示されるが如き負極性の走査パルスＳＰを発生し、行電極Ｙj〜Ｙ(k+1)へと順次印加して行く。
【００８８】
この画素データ書込行程Ｗcにおいて、上記走査パルスＳＰが印加された"行"と、高電圧の画素データパルスが印加された"列"との交差部の放電セルにのみ選択消去放電が生じ、その放電セル内に形成されていた壁電荷が消滅する。つまり、かかる選択消去放電により、上記一斉リセット行程Ｒcにて"発光セル"の状態に初期化された放電セルは、"非発光セル"に推移する。一方、低電圧の画素データパルスが印加された放電セルには上述の如き選択消去放電は生起されず、上記一斉リセット行程Ｒcにて初期化された状態、つまり"発光セル"の状態が保持される。
【００８９】
そして、各発光維持行程Ｉcでは、上側第１サスティンドライバ７１、下側第１サスティンドライバ７２、上側第２サスティンドライバ８１、及び下側第２サスティンドライバ８２の各々が、図２０に示されるが如く行電極Ｘ1〜Ｘn及びＹ1〜Ｙnに対して交互に正極性の維持パルスＩＰX及びＩＰYを印加する。この際、サブフィールドＳＦ１〜ＳＦ１５各々の発光維持行程Ｉcにおいて印加すべき維持パルスＩＰの回数は、図１８(ｂ)中に記述されているが如く夫々４回である。これにより、壁電荷が残留したままとなっている放電セル、すなわち"発光セル"は維持パルスＩＰX及びＩＰYが印加される度に維持放電し、上記回数分だけその維持放電に伴う発光状態を維持する。
【００９０】
上記画素データ書込行程Ｗc及び発光維持行程Ｉcなる一連の動作を各サブフィールドＳＦ２〜ＳＦ１５内でも同様に実施する。
そして、１フィールドの最後尾のサブフィールドＳＦ１５の消去行程Ｅのみで、上側第２サスティンドライバ８１及び下側第２サスティンドライバ８２各々が図１４に示されるが如き消去パルスＥＰを行電極Ｙ1〜Ｙnに同時に印加する。これにより、全ての放電セル内において消去放電が生起され、各放電セル内に残留していた壁電荷は全て消滅する。
【００９１】
このように、図１８(ｂ)に示されるサブフィールドＳＦ１〜ＳＦ１５による一連の動作を繰り返し実行することにより、各サブフィールドＳＦ内の維持発光行程Ｉcにおいて生起する維持放電の合計回数に対応した中間輝度が視覚される。この際、各サブフィールドの維持発光行程Ｉcにおいて上述した如き維持放電を生起させるか否かは、そのサブフィールド内の画素データ書込行程Ｗcで選択消去放電を生起させるか否かにより決定する。ここで、図１６の駆動画素データＧＤによれば、黒丸にて示されるように、１フィールド中におけるサブフィールドＳＦ１〜ＳＦ１５の内の１つのサブフィールド内の画素データ書込行程Ｗcにおいてのみで選択消去放電が生起される。よって、先頭サブフィールドＳＦ１の一斉リセット行程Ｒcで形成された壁電荷は上記選択消去放電が生起されるまでの間保持され、その間に存在する各サブフィールドの発光維持行程Ｉc(白丸にて示す)において発光を促すのである。この際、一旦、上記選択消去放電が生起されたら壁電荷は消滅してしまうので、それ以降の発光維持行程Ｉcのいずれにおいても発光は生じない。ここで、画像ＰＣ２の斜線部にて示される黒表示領域(第１〜第ｉ表示ライン、第ｊ〜第ｎ表示ライン)に対応した画素データＰＤは全て輝度レベル"０"である。よって、黒表示領域に該当する第１〜第ｉ表示ライン及び第ｊ〜第ｎ表示ラインに対しては、図１８(ｂ)に示されるが如くサブフィールドＳＦ１で選択消去放電を実施しておけばそれ以降のサブフィールドで画素データの書き込みを行う必要は無い。従って、図１８(ｂ)のサブフィールドＳＦ２〜ＳＦ１５各々の画素データ書込行程Ｗcにて費やされる実行時間は短縮されるので、その分だけ、各発光維持行程Ｉcに割り当てるべき発光回数を図１８(ｂ)に示されるが如く"４"に増加しているのである。
【００９２】
従って、図１６に示される駆動画素データＧＤを用いた図１８(ｂ)に示される第２発光駆動フォーマットに従った階調駆動によれば、図１８(ａ)に示される第１発光駆動フォーマットに従った階調駆動を行う場合に比して高輝度な、
｛0、4、8、12、16、20、24、28、32、36、40、44、48、52、56、60｝
なる１６階調分の中間表示輝度が得られる。
【００９３】
又、画像ＰＣ３に示されるが如き１画面中に字幕を含む黒表示領域ＪＺを有する画像に対応した映像信号が入力された場合には、図１８(ｃ)に示されるが如き第３発光駆動フォーマットに従った階調駆動が実施される。
尚、かかる第３発光駆動フォーマットでは、サブフィールドＳＦ８を除く他のサブフィールドＳＦ１〜ＳＦ７及びＳＦ９〜ＳＦ１５各々内での動作は図１８(ｂ)及び図２０に示されるものと同一であるので、その説明は省略する。
【００９４】
上記第３発光駆動フォーマットにおけるサブフィールドＳＦ８の画素データ書込行程Ｗcでは、字幕表示を担う発光をこの時点で停止させるべく、サブフィールドＳＦ１と同様に全ての表示ラインに対して画素データの書き込みを実施する。この際、画像ＰＣ３に示されるが如き字幕を含む黒表示領域ＪＺを担う画素データＰＤは、図１７に示されるが如きデータ変換テーブルに従って、第１ビットのみが論理レベル"１"、又は第８ビットのみが論理レベル"１"となる１５ビットの駆動画素データＧＤに変換される。ここで、上記黒表示領域ＪＺ内で字幕の存在しない部分(輝度レベル"０"の部分)に対応した画素データＰＤは"００００"であるので、図１７に示されるデータ変換テーブルにより、第１ビットのみが論理レベル"１"となる１５ビットの駆動画素データＧＤに変換される。従って、先頭のサブフィールドＳＦ１の画素データ書込行程Ｗcにて選択消去放電が生起されるので、サブフィールドＳＦ１〜ＳＦ１５のいずれの発光維持行程Ｉcにおいても維持放電は生起されない。つまり、輝度レベル"０"の黒色表示状態となるのである。一方、上記黒表示領域ＪＺ内における字幕自体に対応した画素データＰＤは"００００"以外であるので、図１７に示されるデータ変換テーブルにより、第８ビットのみが論理レベル"１"となる１５ビットの駆動画素データＧＤに変換される。従って、図１７の黒丸にて示されるが如くサブフィールドＳＦ８で選択消去放電が生起されるまでの間、図１７の白丸にて示されるように、サブフィールドＳＦ１〜ＳＦ７各々の発光維持行程Ｉcにおいて発光を伴う維持放電が生起される。これにより、輝度レベル"２８"の字幕表示が為されるのである。
【００９５】
この際、サブフィールドＳＦ２〜ＳＦ７、及びＳＦ９〜ＳＦ１５各々の画素データ書込行程Ｗcでは、図１８(ｂ)に示される第２発光駆動フォーマットと同様に黒表示領域に対する画素データ書き込み動作を省略している。よって、その分だけ、図１８(ｂ)に示される第２発光駆動フォーマットと同様に各発光維持行程Ｉcに割り当てるべき発光回数を"４"に増加して、高輝度な中間表示輝度を得るのである。
【００９６】
尚、上記実施例においては、入力映像信号に基づいて１画面中に存在する黒表示領域を検出し、その検出した黒表示領域に対する画素データ書き込み動作を停止することにより、各画素データ書込行程Ｗcの実行時間を短縮している。しかしながら、予め設定しておいた画面上部及び下部の表示領域に対する階調数を、画面中央の中央表示領域に対する階調数よりも低下させることにより、各画素データ書込行程Ｗcの実行時間を短縮するようにしても良い。
【００９７】
この際、データ変換回路５０では、図２１に示されるが如き画面内の上側表示領域ＧUP及び下側表示領域ＧDW各々を担う画素データＰＤに対しては、図１７に示されるデータ変換テーブルに従って１５ビットの駆動画素データＧＤに変換する。一方、図２１に示されるが如き画面中央の中央表示領域ＧCNを担う画素データＰＤに対しては、データ変換回路５０は、図１６に示されるデータ変換テーブルに従って１５ビットの駆動画素データＧＤに変換する。
【００９８】
そして、ＰＤＰ１０'に対して、前述した図１８(ｃ)及び図２０に示されるが如き階調駆動を実施するのである。
かかる駆動によれば、図２１に示されるが如き画面中央の中央表示領域ＧCNに対しては、
｛0、4、8、12、16、20、24、28、32、36、40、44、48、52、56、60｝
なる１６階調分の高階調数駆動が為される。
【００９９】
一方、図２１に示されるが如き画面内の上側表示領域ＧUP及び下側表示領域ＧDW各々に対しては、
｛0、28｝
なる２階調分の低階調数駆動が為される。
すなわち、中央の表示領域のみがモニタ対象となるような画像に対しては、画面上部及び下部の表示領域に対する階調数を低下させることにより、各画素データ書込行程Ｗcの実行時間を短縮する。そして、その分だけ、中央の表示領域に対する発光回数を増加させて高輝度表示を実現するのである。
【０１００】
尚、上述した如き中央表示領域に対しては高階調数駆動を実施すると共に、上側及び下側表示領域に対しては低階調数駆動を実施する第１駆動シーケンスと、図１８(ａ)及び図１８(ｃ)の如き１画面内の全てを一定階調数にて駆動する第２駆動シーケンスとを、使用者の操作に応じて択一的に実施する構成としても良い。更に、画面上部及び下部に前述した如き黒表示領域が存在する画像を担う映像信号が供給された場合には上記第１駆動シーケンスを実行する一方、この黒表示領域が存在しない画像を担う映像信号が供給された場合には上記第２駆動シーケンスを自動的に実行する構成を採用しても良い。
【０１０１】
又、上記実施例においては、画像ＰＣ３に示されるが如き黒表示領域、あるいは図２１の上側表示領域ＧUP及び下側表示領域ＧDWに属する表示ラインの各々に対し、１表示ライン分ずつ順次、画素データの書込を行っている。しかしながら、これら上側表示領域ＧUP及び下側表示領域ＧDW、又は黒表示領域内では高画質が要求されないので、複数の表示ラインに対して同時に、同一の画素データを用いて画素データの書き込みを行うようにしても良い。
【０１０２】
図２２は、かかる点に鑑みて為された駆動の一例を示す図である。
図２２においては、サブフィールドＳＦ１の画素データ書込行程Ｗcにて、上側表示領域ＧUPに属する第１及び第２表示ラインに対して、画素データパルスＤＰ12を用いた同時書き込みを行っている。更に、下側表示領域ＧDWに属する第ｎ及び第(ｎ−１)表示ラインに対して、画素データパルスＤＰn1を用いた同時書き込みを行っている。
【０１０３】
かかる駆動方法によれば、画素データ書込行程Ｗcに費やす時間を更に短縮することが可能となる。
又、上述の実施形態においては、黒表示ライン又は低階調数駆動ラインに対しては、"発光セル"又は"非発光セル"状態への設定を為す選択動作を停止する、又は一斉に"非発光セル"の状態に設定することにより画素データ書込行程Ｗcの実行時間を短縮している。そして、この時間短縮分に応じて各サブフィールド内の発光維持行程Ｉcに割り当てる発光回数を増加させているが、この時間短縮分に応じて１フィールドの表示期間に割り当てるサブフィールドの数を増加させて、表示階調数を増やし高画質化を図ることもできる。
【０１０４】
例えば、上述の時間短縮分に応じて、図７(ｂ)に示されるが如き４個のサブフィールドから構成される第２駆動フォーマットに代えて、各発光維持行程Ｉcで実施すべき発光回数が
ＳＦ１：１
ＳＦ２：２
ＳＦ３：４
ＳＦ４：８
ＳＦ５：１６
となる５個のサブフィールドＳＦ１〜ＳＦ５で構築した発光駆動フォーマットを採用する。このように、短縮された時間を利用してサブフィールドの数を増加すれば表示階調数も増えるので、高画質化を図ることが可能となるのである。
【０１０５】
【発明の効果】
以上詳述した如く、本発明においては、画面上の黒表示領域以外の領域に属する表示ライン上の画素セルに対しては１表示ライン分毎に順次、画素データ書き込みを行う一方、黒表示領域に属する表示ライン上の画素セルに対しては画素データ書き込みを停止せしめるか又は一斉に非発光セルの状態に設定せしめる。
【０１０６】
よって、本発明によれば、１フィールド内の各画素データ書込行程に費やされる時間が短縮されるので、その時間短縮分だけ各発光維持行程に割り当てる発光期間(回数)を増加する、又は１フィールド内のサブフィールドの数を増加することにより、画像の表示品質を高めることが可能となる。
【図面の簡単な説明】
【図１】プラズマディスプレイ装置の概略構成を示す図である。
【図２】サブフィールド法に基づく発光駆動フォーマットの一例を示す図である。
【図３】ＰＤＰ１０に印加される駆動パルスの印加タイミングの一例を示す図である。
【図４】サブフィールド法による発光駆動パターンの一例を示す図である。
【図５】本発明による駆動方法に従ってプラズマディスプレイパネルを駆動するプラズマディスプレイ装置の構成を示す図である。
【図６】フラグレジスタＦＲ1〜ＦＲnを示す図である。
【図７】本発明による駆動方法に基づく第１発光駆動フォーマット及び第２発光駆動フォーマットを夫々示す図である。
【図８】第１発光駆動フォーマットに従ってＰＤＰ１０に印加する各種駆動パルスの印加タイミングを示す図である。
【図９】画素データＰＤに応じた発光パターンと、各発光パターンによって得られる中間輝度レベルとの対応を示す図である。
【図１０】第２発光駆動フォーマットに従ってＰＤＰ１０に印加する各種駆動パルスの印加タイミングを示す図である。
【図１１】選択消去アドレス法を採用した場合における第１発光駆動フォーマット及び第２発光駆動フォーマットを夫々示す図である。
【図１２】図１１(ａ)に示される第１発光駆動フォーマットに従ってＰＤＰ１０に印加する各種駆動パルスの印加タイミングを示す図である。
【図１３】図１１(ｂ)に示される第２発光駆動フォーマットに従ってＰＤＰ１０に印加する各種駆動パルスの印加タイミングを示す図である。
【図１４】本発明による駆動方法に基づいてプラズマディスプレイパネルを駆動するプラズマディスプレイ装置の他の構成を示す図である。
【図１５】データ変換回路５０の内部構成を示す図である。
【図１６】データ変換回路５１の変換テーブルと、各発光駆動パターン毎に得られる中間輝度レベルを示す図である。
【図１７】データ変換回路５３の変換テーブルと、各発光駆動パターン毎に得られる中間輝度レベルを示す図である。
【図１８】図１４に示されるプラズマディスプレイ装置において用いられる第１発光駆動フォーマット〜第３発光駆動フォーマットを夫々示す図である。
【図１９】図１８(ａ)に示される第１発光駆動フォーマットに従ってＰＤＰ１０に印加する各種駆動パルスの印加タイミングを示す図である。
【図２０】図１８(ｂ)に示される第２発光駆動フォーマット及び図１８(ｃ)に示される第３発光駆動フォーマットに従ってＰＤＰ１０に印加する各種駆動パルスの印加タイミングを示す図である。
【図２１】低階調数駆動を行う上側表示領域ＧUP及び下側表示領域ＧDWと、高階調数駆動を行う中央表示領域ＧCNとを示す図である。
【図２２】図２０に示される駆動の変形例を示す図である。
【主要部分の符号の説明】
２  駆動制御回路
６  アドレスドライバ
７  第１サスティンドライバ
８  第２サスティンドライバ
１０  ＰＤＰ
３０  黒表示ライン判別回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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