(57)【特許請求の範囲】
【請求項１】
電源電圧と出力との間に直列に接続された第１、第２のトランジスタを有するレベルシフト用のトランジスタ回路であって、
第１のトランジスタはソースが前記電源電圧に接続され、ゲートにローレベルとハイレベル間の電圧幅が前記電源電圧よりも小さい第１の入力電圧が入力され、
第２のトランジスタはゲートにローレベルとハイレベル間の電圧幅が前記電源電圧よりも小さい第２の入力電圧が入力され、ソースは第１のトランジスタのドレインに接続され、ドレインは前記出力に接続されており、
前記第１、第２トランジスタのバックゲートがそれぞれのトランジスタのソースに接続されており、
電源電圧と前記第１の入力電圧との間に接続された第３及び第４のトランジスタを更に有し、第３のトランジスタのゲートは前記出力に接続され、第３のトランジスタのソースは前記電源電圧に接続され、第４のトランジスタのゲートは第２の入力電圧に接続され、第４のトランジスタのソースは第３のトランジスタのドレインに接続され、第４のトランジスタのドレインは第１の入力電圧に接続され、
且つ第３及び第４のトランジスタのバックゲートがそれぞれのトランジスタのソースに接続されていることを特徴とするトランジスタ回路。
【請求項２】
前記出力と基準電位との間に接続され、そのゲートに第１の入力電圧が与えられる第５トランジスタを更に有することを特徴とする請求項１に記載のトランジスタ回路。
【請求項３】
前記第２の入力電圧を立ち上げた後に第１の入力電圧の立ち上げ又は維持を行なう手段と、その後に前記電源電圧を立ち上げる手段とを有することを特徴とする請求項１又は請求項２に記載のトランジスタ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はＬＳＩ（Large Scale Integrated circuit）等のトランジスタ回路に関し、特にＥＥＰＲＯＭ（Electrically Erasable Programable Read Only Memory）に電源を供給するために回路等のように高電圧を扱う回路に関する。
【０００２】
【従来の技術】
従来の高電圧を扱うトランジスタ回路の例としてＥＥＰＲＯＭに電源を供給するためのレベルシフト回路を図５に示す。レベルシフト回路は入力信号ＩＮの入力に基づいてレベルの反転を行って信号ＯＵＴを出力し、出力信号ＯＵＴをＥＥＰＲＯＭの各メモリセルに供給する回路である。
【０００３】
図５において、信号ＩＮはＮチャネル型ＭＯＳ（Metal Oxide Semiconductor）トランジスタ６４を介してＰチャネル型ＭＯＳトランジスタ６６及びＮチャネル型ＭＯＳトランジスタ６７の各ゲートに入力される。ＭＯＳトランジスタ６４のゲートには定電圧Ｖｃｃが入力される。なお、定電圧Ｖｃｃは５Ｖである。
【０００４】
ＭＯＳトランジスタ６６のソースには電圧Ｖｐｐが印加され、ＭＯＳトランジスタ６７のソースは接地される。そして、ＭＯＳトランジスタ６６のドレインとＭＯＳトランジスタ６７のドレインは接続され、その接続中点より信号ＯＵＴが出力される。また、信号ＯＵＴはＰチャネル型ＭＯＳトランジスタ６５のゲートに入力される。ＭＯＳトランジスタ６５のソースは電圧Ｖｐｐが印加される。そして、ＭＯＳトランジスタ６５のドレインはＭＯＳトランジスタ６６、６７のゲート側に接続される。
【０００５】
信号ＯＵＴはＥＥＰＲＯＭのメモリセル（図示せず）を指定するワードラインの信号である。前記メモリセルに書き込み又は消去を行う動作中において、電圧Ｖｐｐは１５〜１８Ｖまで昇圧されている。
【０００６】
動作中において、信号ＩＮがハイレベルであるときにはトランジスタ６６はオフし、トランジスタ６７はオンするので出力信号ＯＵＴはローレベルとなる。そして、ローレベルの出力信号ＯＵＴによりＭＯＳトランジスタ６５はオンし、ＭＯＳトランジスタ６６、６７のゲート側は電圧Ｖｐｐに保たれる。また、信号ＩＮがローレベルであるときに、トランジスタ６６はオンしてトランジスタ６７はオフするので出力信号ＯＵＴはハイレベルとなる。また、ハイレベルの出力信号ＯＵＴによりＭＯＳトランジスタ６５はオフする。トランジスタ６６、６７のゲート側はローレベルに保たれる。したがって、入力信号ＩＮと出力信号ＯＵＴの関係は、信号ＩＮが電圧Ｖｃｃであるときに信号ＯＵＴは０Ｖとなり、信号ＩＮが０Ｖであるときに信号ＯＵＴは電圧Ｖｐｐとなる。
【０００７】
【発明が解決しようとする課題】
上述のように、信号ＩＮがハイレベルとなっているときには信号ＯＵＴは０Ｖとなるので電圧Ｖｐｐはトランジスタ６５、６６のソース・ドレイン間の耐圧までしか昇圧することができなかった。つまり、電圧ＶｐｐはＶｐｐ＜ＰｃｈＢＶＤＳＳの条件を満たす必要があった。
【０００８】
本発明は上記課題を解決するもので、ソース・ドレイン間の耐圧以上の高電圧を扱うことのできるトランジスタ回路を提供することを目的とする。
【０００９】
【課題を解決するための手段】
上記目的を達成するために、本発明では、電源電圧と出力との間に直列に接続された第１、第２のトランジスタを有するレベルシフト用のトランジスタ回路であって、第１のトランジスタはソースが前記電源電圧に接続され、ゲートにローレベルとハイレベル間の電圧幅が前記電源電圧よりも小さい第１の入力電圧が入力され、第２のトランジスタはゲートにローレベルとハイレベル間の電圧幅が前記電源電圧よりも小さい第２の入力電圧が入力され、ソースは第１のトランジスタのドレインに接続され、ドレインは前記出力に接続されており、且つ前記第１、第２トランジスタのバックゲートがそれぞれのトランジスタのソースに接続されている。
【００１０】
このような構成によると、トランジスタ回路はコントロール信号を一定の電圧に保ち、第１のトランジスタのゲートに入力信号を入力することにより、ノードを介して接続された第２のトランジスタのドレインより出力信号を出力する。第１のトランジスタのソースと第２のトランジスタのドレイン間に高電圧が印加される場合でも、２個のトランジスタで高電圧が緩和され、１個のトランジスタのソース・ドレイン間の耐圧よりも高い高電圧を第１及び第２のトランジスタで扱うことが可能となる。
【００１１】
【発明の実施の形態】
＜第１の実施形態＞
以下、本発明の第１の実施形態について説明する。図１は本発明のトランジスタ回路を適用したレベルシフト回路及びこのレベルシフト回路より出力される信号ＯＵＴを受けるＥＥＰＲＯＭのメモリセル１０の回路図である。図１はメモリセル１０としてトランジスタ１１とＥＥＰＲＯＭ１２により構成された１ビット分のみを示しているが、実際の回路には図示していないが、ワードライン及びセンスラインＳＬで特定される位置に８ビット分のメモリセルが設けられ、さらに、この８ビット分のメモリセルが複数のワードライン及びセンスラインＳＬごとに平面的に設けられた構造をしている。そして、各ワードラインにそれぞれレベルシフト回路が接続されるような構成となっている。
【００１２】
ロジック回路２より信号ＩＮ及びコントロール信号ＣＮＴは出力される。また、ロジック回路２の制御によって高電圧電源回路１よりレベルシフト回路に電圧Ｖｐｐが供給される。入力信号ＩＮはＭＯＳトランジスタ５を介してＰチャネル型ＭＯＳトランジスタ６及びＮチャネル型ＭＯＳトランジスタ８のゲートに入力される。ＭＯＳトランジスタ５のゲートには定電圧Ｖｃｃが入力される。なお、本実施形態では定電圧Ｖｃｃは５Ｖである。
【００１３】
ＭＯＳトランジスタ６のソースには電圧Ｖｐｐが印加され、ＭＯＳトランジスタ６のソースには電圧Ｖｐｐが入力され、ＭＯＳトランジスタ６のドレインはノード１４に接続され、さらにノード１４にはＰチャネル型ＭＯＳトランジスタ７のソースが接続される。ＭＯＳトランジスタ７のゲートにはコントロール信号ＣＮＴが入力される。ＭＯＳトランジスタ７のドレインはＮチャネル型ＭＯＳトランジスタ８のドレインに接続され、ＭＯＳトランジスタ８のソースは接地される。
【００１４】
ＭＯＳトランジスタ７、８の接続中点から信号ＯＵＴが出力される。そして、信号ＯＵＴはＰチャネル型ＭＯＳトランジスタ３のゲートに入力される。ＭＯＳトランジスタ３のソースには電圧Ｖｐｐが入力される。ＭＯＳトランジスタ３のドレインはノード１３に接続されている。さらに、ノード１３にＰチャネル型ＭＯＳトランジスタ４のソースが接続される。そして、ＭＯＳトランジスタ４のドレインはトランジスタ６、８のゲート側に接続されている。ＭＯＳトランジスタ４、７の各ゲートにはコントロール信号ＣＮＴが入力される。
【００１５】
信号ＯＵＴはメモリセル１０に送られる。信号ＯＵＴはワードラインに供給され、メモリセル１０ごとに設けられているＭＯＳトランジスタ１１とセンスラインＳＬのスイッチ制御用のＭＯＳトランジスタ９の各ゲートに入力される。センスラインＳＬの信号がＥＥＰＲＯＭ１２のコントロールゲートに送られ、データの書き込みや読み出し等を行う。
【００１６】
本実施形態では、ＭＯＳトランジスタ６、７は図５に示す上記従来のレベルシフト回路でのＰチャネル型ＭＯＳトランジスタ６６に対応している。また、ＭＯＳトランジスタ３、４はＰチャネル型ＭＯＳトランジスタ６５に対応している。したがって、ＭＯＳトランジスタ６、７、８はインバータを構成している。
【００１７】
レベルシフト回路の動作中では、コントロール信号ＣＮＴは電圧Ｖｃｃのハイレベルに保たれている。信号ＩＮが電圧Ｖｃｃのハイレベルであるときには出力信号ＯＵＴは０Ｖとなる。一方、信号ＩＮが０Ｖのグランドレベルであるときには出力信号ＯＵＴは電圧Ｖｐｐとなる。
【００１８】
レベルシフト回路の動作について図２及び図３を用いて説明する。図２は信号ＩＮをハイレベルとする場合の回路の動作を示す波形図である。ロジック回路２（図１参照）は回路を動作させるときに、まず時間ｔ０でコントロール信号ＣＮＴをローレベルからハイレベルとする。そして、信号ＯＵＴは自然放電によりハイレベルから徐々に電圧が低下する。そして、ロジック回路２（図１参照）は一定の期間Ｔ１を設けてから時間ｔ１で信号ＩＮをローレベルからハイレベルに変更する。これにより、レベルシフト回路の出力信号ＯＵＴはローレベルとなる。なお、期間Ｔ１は出力インピーダンスが高インピーダンスとなっている。その後、さらに一定の期間Ｔ２を設けた時間ｔ２で電圧Ｖｐｐを１５〜１８Ｖまで昇圧する。このときも信号ＯＵＴはローレベルを維持する。
【００１９】
次に、図３は信号ＩＮをローレベルとするときの動作を示す波形図である。まず、時間ｔ０でコントロール信号ＣＮＴをローレベルからハイレベルとする。これにより、出力信号ＯＵＴはハイレベルから徐々に電圧が低下する。そして、一定の期間Ｔ１を設けた時間ｔ１で電圧Ｖｐｐを１５〜１８Ｖまで上昇させる。電圧Ｖｐｐが時間ｔ１であるレベルを超えるようになってから出力信号ＯＵＴは上昇を開始して出力信号ＯＵＴは１５〜１８Ｖとなる。なお、期間Ｔ１は出力インピーダンスが高インピーダンスとなっている。
【００２０】
再び図１において、信号ＩＮが電圧Ｖｃｃの場合で、電圧Ｖｐｐ＜ＰｃｈＢＶＤＳＳ＋（Ｖｃｃ＋Ｖｔｐ）の場合にはノード１４は電圧Ｖｃｃ＋Ｖｔｐ以下の電圧となる。なお、電圧ＶｔｐはＰチャネル型ＭＯＳトランジスタ１個のスレッショルド電圧である。電圧Ｖｐｐ≧ＰｃｈＢＶＤＳＳ＋（Ｖｃｃ＋Ｖｔｐ）ではＭＯＳトランジスタ６のソース・ドレイン間には耐圧ＰｃｈＢＶＤＳＳを超える電圧が印加されるので、ＭＯＳトランジスタ６はブレークダウンを起こす。
【００２１】
以上説明したように第１の実施形態によれば、トランジスタ３、６のゲートに信号の入力があり、ソースに高電圧電源回路１からの電圧Ｖｐｐが入力され、ドレインがそれぞれノード１３、１４に接続されるとともに、トランジスタ４、７はゲートにコントロール信号ＣＮＴが入力されて各ソースがそれぞれノード１３、１４に接続され、各ドレインより出力が得られるようになっているので、電圧ＶｐｐをＰｃｈＢＶＤＳＳを超えて、Ｖｐｐ＜ＰｃｈＢＶＤＳＳ＋（Ｖｃｃ＋Ｖｔｐ）の範囲まで昇圧することができる。
【００２２】
また、本実施形態では、Ｐチャネル型ＭＯＳトランジスタを用いていたが、Ｎチャネル型ＭＯＳトランジスタの場合でも、第１のトランジスタのゲートに入力信号が入力され、ソースにグランドレベル等の所定の電圧が入力され、ドレインがノードに接続され、第２のトランジスタのゲートにコントロール信号が入力され、ソースが前記ノードに接続され、ドレインより信号の出力が得られるようにした構成とすることにより、Ｎチャネル型ＭＯＳトランジスタのソースドレイン間の耐圧を超える高電圧を扱うことができる。
【００２３】
＜第２の実施形態＞
次に、本発明の第２の実施形態について説明する。図４は第２の実施形態のレベルシフト回路の回路図であり、上記第１の実施形態（図１）と同じく出力される信号ＯＵＴをＥＥＰＲＯＭのメモリセル（図示せず）に供給するものである。また、上記第１の実施形態（図１）では電圧Ｖｐｐを１５〜１８Ｖまで昇圧した後ではＭＯＳトランジスタ６、７、８から構成されるインバータは電圧Ｖｐｐの上昇にともなってスレッショルドが上昇するので、信号ＩＮを変更しても正常にレベルシフト回路が動作しなくなるが、本実施形態では電圧Ｖｐｐを１５〜１８Ｖの高電圧に昇圧した後でも信号ＩＮの変更により信号ＯＵＴを変更することが可能である。
【００２４】
図４において、ロジック回路２２から出力される信号ＩＮはインバータ２６に入力される。インバータ２６の出力側はＮチャネル型ＭＯＳトランジスタ２７のゲート及びインバータ３０に入力側に接続されている。インバータ３０の出力側はＮチャネル型ＭＯＳトランジスタ３１のゲートに接続されている。
【００２５】
ＭＯＳトランジスタ２７、３１の各ソースは接地されている。ＭＯＳトランジスタ２７のドレインはＰチャネル型ＭＯＳトランジスタ２８のゲートと、Ｐチャネル型ＭＯＳトランジスタ２４のドレインに接続されている。また、ＭＯＳトランジスタ３１のドレインはＰチャネル型ＭＯＳトランジスタ２３のゲートと、Ｐチャネル型ＭＯＳトランジスタ２９のドレインに接続されている。ＭＯＳトランジスタ２３のドレインはノード３５に接続され、ＭＯＳトランジスタ２４のソースがノード３５に接続される。また、ＭＯＳトランジスタ２８のドレインがノード３６に接続され、ＭＯＳトランジスタ２９のソースはノード３６に接続される。ＭＯＳトランジスタ２４、２９の各ゲートにはロジック回路からのコントロール信号ＣＮＴが入力される。
【００２６】
ＭＯＳトランジスタ２３、２８のソースには高電圧電源回路２１より供給される電圧Ｖｐｐが印加される。そして、ＭＯＳトランジスタ２９、３１の接続中点より信号ＯＵＴが出力される。
【００２７】
レベルシフト回路を動作させるときには、ロジック回路２２は、まず、コントロール信号ＣＮＴをローレベルからハイレベルとする。それから、信号ＩＮをハイレベル又はローレベルのいずれかに設定する。さらに、その後ロジック回路２２は高電圧電源回路２１を制御することにより電圧Ｖｐｐを１５〜１８Ｖまで昇圧する。
【００２８】
例えば、信号ＩＮをハイレベルとする場合には、上述のようにコントロール信号ＣＮＴを定電圧Ｖｃｃとした後に信号ＩＮをローレベルからハイレベルに変更する。これにより、ＭＯＳトランジスタ２７のゲートにはローレベルの信号が入力され、ＭＯＳトランジスタ３１のゲートにはハイレベルの信号が入力される。これにより、ＭＯＳトランジスタ２７はオフし、ＭＯＳトランジスタ３１はオンする。そして、信号ＯＵＴの出力は０Ｖとなり、ＭＯＳトランジスタ２３はオンする。
【００２９】
また、電圧Ｖｐｐが１５〜１８Ｖまで昇圧された後では、ＭＯＳトランジスタ２４はオンし、ＭＯＳトランジスタ２８のゲートには電圧Ｖｐｐが送られる。そのため、ＭＯＳトランジスタ２８はオフする。このとき、トランジスタ２８、２９の両端には１５〜１８Ｖの高電圧が印加されるが、上記第１の実施形態で説明したように、トランジスタ２８、２９の接続中点のノード３６の電圧はＶｃｃ＋Ｖｔｐとなるので、電圧Ｖｐｐが単独のＰチャネル型ＭＯＳトランジスタＰｃｈＢＶＤＳＳよりも高く、Ｖｐｐ＜ＰｃｈＢＶＤＳＳ＋（Ｖｃｃ＋Ｖｔｐ）の範囲まで昇圧することができる。
【００３０】
また、信号ＩＮをローレベルとする場合には、上述のようにコントロール信号が定電圧Ｖｃｃとした後に信号ＩＮをローレベルのままに保ち、それから電圧Ｖｐｐを１５〜１８Ｖまで昇圧する。このとき、ＭＯＳトランジスタ２７のゲートにはハイレベルの信号が入力され、ＭＯＳトランジスタ３１のゲートにはローレベルの信号が入力される。これにより、ＭＯＳトランジスタ２７はオンし、ＭＯＳトランジスタ３１はオンする。ＭＯＳトランジスタ２７がオフするため、ＭＯＳトランジスタ２８、２９がオンする。そのため、信号ＯＵＴは電圧Ｖｐｐとなる。
【００３１】
また、信号ＯＵＴがハイレベルとなるためにトランジスタ２３はオフする。ＭＯＳトランジスタ２３、２４の両端には１５〜１８Ｖの高電圧が印加されるが、これも同様にトランジスタ２３、２４の接続中点のノード３５の電圧がＶｃｃ＋Ｖｔｐとなるので、Ｖｐｐ＜ＰｃｈＢＶＤＳＳ＋（Ｖｃｃ＋Ｖｔｐ）の範囲まで昇圧することができる。
【００３２】
また、電圧Ｖｐｐを１５〜１８Ｖまで昇圧した後であっても、信号ＩＮをハイレベルからローレベルに、逆にローレベルからハイレベルに変更することが可能である。例えば、信号ＩＮをハイレベルからローレベルに変更した場合、トランジスタ２７がオフからオンし、トランジスタ３１がオンからオフする。そのため、トランジスタ２８、２９がオフ状態からオン状態となり、トランジスタ２３がオフ状態となる。そのため、信号ＯＵＴは０ＶからＶｐｐとなる。
【００３３】
以上説明したように第２の実施形態によれば、上記第１の実施形態と同様に信号ＩＮによってＥＥＰＲＯＭのメモリセルに信号ＯＵＴを供給することができるとともに、高電圧電源回路２１より出力される電圧Ｖｐｐが１５〜１８Ｖの高電圧であったとしても信号ＩＮの変更によりレベルシフト回路より出力される信号ＯＵＴの変更が可能となる。
【００３４】
【発明の効果】
以上説明したように、本発明によればトランジスタ回路において、第２のトランジスタのゲートに与えられるコントロール信号を一定に保ち、第２のトランジスタのゲートには入力信号が入力され、第１のトランジスタのソースと第２のトランジスタのドレイン間に高電圧が与えられることがあっても、直列に２個接続された第１及び第２のトランジスタによって高電圧が緩和され、単独のトランジスタ１個分のソースドレイン間の耐圧よりも高い電圧を扱うことができる。したがって、高電圧がトランジスタ回路に与えれたとしてもブレークダウンによる誤動作が生ずることがない。
【図面の簡単な説明】
【図１】  本発明の第１の実施形態であるレベルシフト回路とＥＥＰＲＯＭのメモリセルの回路図。
【図２】  そのレベルシフト回路の信号ＩＮをハイレベルとするときの様子を示す波形図。
【図３】  そのレベルシフト回路の信号ＩＮをローレベルとするときの要するを示す波形図。
【図４】  本発明の第２の実施形態であるレベルシフト回路の回路図。
【図５】  従来のレベルシフト回路の回路図。
【符号の説明】
１    高電圧電源回路
２    ロジック回路
３、４    Ｐチャネル型ＭＯＳトランジスタ
５    Ｎチャネル型ＭＯＳトランジスタ
６、７    Ｐチャネル型ＭＯＳトランジスタ
８    Ｎチャネル型ＭＯＳトランジスタ
１０    メモリセル
１２    ＥＥＰＲＯＭ
ＣＮＴ    コントロール信号
ＩＮ    入力信号
ＯＵＴ    出力信号
【図１】
0003841573.tif 000002
【図２】
0003841573.tif 000003
【図３】
0003841573.tif 000004
【図４】
0003841573.tif 000005
【図５】
0003841573.tif 000006