(57)【特許請求の範囲】
【請求項１】
第１の強磁性電極と、第２の強磁性電極と、前記第１及び第２の強磁性電極間に第１及び第２の誘電体層を介して挿入されたゲート電極とを具備するスピン依存トンネル効果素子を備える複数のメモリセルと、
前記複数のスピン依存トンネル効果素子の前記第１または第２の強磁性電極が共通に接続されるデータ線と、
それぞれ異なる前記メモリセルの前記ゲート電極と容量結合する複数のワード線とを具備し、
前記データ線に共通に接続された複数の前記メモリセルの１つを記憶情報読み出し時に選択するセル選択が、前記ワード線の１つを選択して電位を変化させ、選択した前記ワード線と容量結合するメモリセルの抵抗値を変えることにより行われることを特徴とする磁気記憶装置。
【請求項２】
前記ワード線と前記データ線が交差する事を特徴とする請求項１記載の磁気記憶装置。
【請求項３】
前記第１の強磁性電極、前記第１の誘電体層、前記ゲート電極、前記第２の誘電体層、及び前記第２の強磁性電極はこの順に積層形成され、前記第２の誘電体層は、前記第２の強磁性電極が形成される第１領域と、前記第２の強磁性電極が形成されない第２領域を備え、複数の前記メモリセルの第２領域に沿って、前記ワード線が配設されていることを特徴とする請求項１記載の磁気記憶装置。
【請求項４】
前記ワード線の電位を変化させる事により、前記スピン依存トンネル効果素子が２種類のトンネル抵抗値を示し、前記２種類のトンネル抵抗値の比が、少なくとも１０００倍であることを特徴とする請求項１記載の磁気記憶装置。
【請求項５】
前記ゲート電極が、誘電体マトリックス中に分散された保磁力を持つ強磁性体微粒子を有するグラニュラー磁性膜である事を特徴とする請求項１、２、３または４記載の磁気記憶装置。
【請求項６】
前記ゲート電極が、誘電体マトリックス中に分散された非磁性体粒子または半導体微粒子を有し、かつ前記非磁性体粒子または前記半導体微粒子のスピン緩和時間が前記第１または第２の強磁性電極から前記誘電体層をトンネルして前記ゲート電極に至るまでのトンネル時間よりも長いグラニュラー膜である事を特徴とする請求項１、２、３または４記載の磁気記憶装置。
【請求項７】
前記ゲート電極が、量子化された共鳴準位を有する金属または半導体微粒子である事を特徴とする請求項１、２、３または４記載の磁気記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、スピン依存トンネル効果素子を用いた磁気記憶装置に関する。
【０００２】
【従来の技術】
磁気ランダムアクセスメモリ（以下ＭＲＡＭと略記）とは、情報の記録担体として強磁性体の磁化方向を利用した、記録情報を随時、書き換え、保持、読み出すことができる固体メモリの総称である。ＭＲＡＭは、一般に薄膜状の強磁性体、非磁性導電体、絶縁体、若しくはそれらの複合構造からなる複数のメモリセルと、それに付随した複数の書き込み、読み出し線及び駆動回路によって構成される。
【０００３】
ＭＲＡＭにおける情報の記録は、メモリセルを構成する強磁性体の磁化方向を、書き込み線に電流を流して生じる電流磁界によって反転させ、反転後の磁化方向がある基準方向に対して平行か、反平行であるかを２進法の情報“１”、“０”に対応させて行われる。ＭＲＡＭにおいては、記録保持時の消費電力は原理的にゼロであり、また電源を切っても長期間にわたって記録保持が行われる不揮発性メモリである。
【０００４】
一方、ＭＲＡＭでの記録情報の読み出しは、メモリセルの電気抵抗が、メモリセルを構成する強磁性体の磁化方向とセンス電流との相対角、または複数の強磁性層間の磁化の相対角によって変化する現象、いわゆる磁気抵抗効果を利用して行う。磁気抵抗効果としては、電流と磁化の相対角が平行か、垂直かによって電気抵抗が変化する異方性磁気抵抗効果（以下ＡＭＲ効果と略記）、非磁性導電体を挟んだ複数の強磁性層の磁化配列が平行か、反平行かによって電気抵抗が変化する巨大磁気抵抗効果（以下ＧＭＲ効果と略記）、さらに絶縁体を挟んだ複数の強磁性層の磁化配列が平行か、反平行かによって強磁性層間のトンネル抵抗が変化するスピン依存トンネル効果（以下ＴＭＲ効果と略記）が主に用いられている。
【０００５】
ＡＭＲ効果、ＧＭＲ効果を示すメモリセル（以下ＡＭＲセル、ＧＭＲセルと略記）では、一般にセンス電流の方向は強磁性体の膜面に平行である。現在実用化されているＡＭＲ効果、ＧＭＲ効果を示す材料のほとんどは良伝導体であり、そのシート抵抗率は約数Ω／μｍ２〜約数１０Ω／μｍ２程度の値である。従って、メモリセルの抵抗値を約１００Ω、磁気抵抗効果による抵抗変化率を約５％とし、メモリセルに接続されたセンスアンプの最小検出感度を約５０ｍＶと仮定した場合、必要なセル出力電圧を得るためには、約１０ｍＡのセンス電流が必要となる。現在、実用化されているＭＯＳ型電界効果トランジスタでは、ソース-ドレイン間電流Ｉｓの値はチャネル幅Ｗとチャネル長Ｌとの比（Ｗ／Ｌ）に比例しており、Ｗ＝約３．３μｍ、Ｌ＝約１μｍでのＩｓの値は約０．１ｍＡである。従って約１０ｍＡいうセンス電流の値は、サブミクロンルールの加工寸法で作成されるトランジスタに対しては非常に過大である。
【０００６】
この点を解決するため、例えば、ＩＥＥＥ  Ｔｒａｎｓ．Ｃｏｍｐ．Ｐａｃ．Ｍａｎｕ．Ｔｅｃｈ．  ｐｔ．Ａ，１７，３７３（１９９４）．には、ＡＭＲ効果、ＧＭＲ効果を用いたＭＲＡＭセルにおいて、複数のＡＭＲ、ＧＭＲセルを直列に接続し、データ線を構成する方法が開示されている。この方法では複数のメモリセルで一つのデータ線駆動用トランジスタを共有するため、セル面積を増大させることなく、トランジスタの面積を増大し、チャネル幅を増加させることが可能となる。例えば、前述の文献では、８個のメモリセルを直列に接続し、Ｗ／Ｌ＝約５０／１のトランジスタにより約２．５ｍＡのセンス電流を供給する。
【０００７】
しかしながら、メモリセルを直列接続した場合、電力消費効率が大きく低下する問題を抱えている。すなわち、前述の文献の方法では、ある一つのメモリセルの記録情報を読み出す場合の消費効率ηはη＝１／８＝０．１２５となる。このような電力消費の非効率性は、モバイルＰＣのような特に低消費電力が求められる用途では大きな問題となる。
【０００８】
これらの問題点を解決するため、ＡＭＲ効果、ＧＭＲ効果に代わり、ＴＭＲ効果を応用しようとする提案がなされている。ＴＭＲ効果を示すメモリセル（以下ＴＭＲセルと略記）は、主として強磁性層１／絶縁層／強磁性層２からなる三層膜で構成され、電流は絶縁層をトンネルして流れる。トンネル抵抗値は、両強磁性金属層の磁化の相対角の余弦に比例して変化し、両磁化が反平行の場合に極大値をとる。例えばＩＥＥＥ  Ｔｒａｎｓ．Ｍａｇ．，３３，３５５３（１９９７）．では、ＮｉＦｅ／Ｃｏ／Ａｌ２Ｏ３／Ｃｏ／ＮｉＦｅトンネル接合において、約５０Ｏｅ以下の低磁界において約２５％を越える抵抗変化率が見いだされることが開示されている。ＴＭＲ効果に基づく抵抗変化率は、強磁性層１、２の伝導電子のスピン偏極率Ｐ１、Ｐ２の積に比例する。例えばハーフメタルのように１００％スピン偏極した材料を用いれば、約５０％以上の抵抗変化率を得ることも可能である。さらにＴＭＲセルでは、ＡＭＲセル、ＧＭＲセルに比べ高い抵抗値が得られる。典型的なセル抵抗値は、接合面積μｍ２当たりで約１０４〜約１０６Ωである。したがって仮に約１μｍ２セルにおいて抵抗値約１０ｋΩ、抵抗変化率約５０％を仮定すると、約１０μＡのセンス電流で約５０ｍＶのセル読み出し信号が得られる。
【０００９】
ＴＭＲセルでは、センス電流は強磁性体の膜面に垂直に流れる。従ってセルを直列接続することが難しく、そのセル配列は、ＡＭＲセル、ＧＭＲセルとは大きく異なる。ＴＭＲセルを用いたＭＲＡＭでは、データ線上に複数のＴＭＲセルを並列接続する。その詳細構造としては、複数のＴＭＲ素子をマトリックス状に配置し、（１）各々のＴＭＲセルに選択トランジスタを配置したもの、（２）データ線毎に選択トランジスタを配置したもの、（３）行データ線、列データ線毎に選択トランジスタを配置したもの（例えばＪ．Ａｐｐｌ．Ｐｈｙｓ．，８１，３７５８（１９９７）．参照）が提案されている。これらの構造は、それぞれ利点と欠点を有している。
【００１０】
（１）の方式では、個々のセルに選択トランジスタが配置されているため、読み出し時の電力消費効率ηが高い。しかしながら、各セルにトランジスタを配置するため、セル面積を低減することが難しいという欠点を有している。例えばデータ線幅をＦとした場合、セル面積は〜１２Ｆ２程度と見積もられ、この方式でのセル面積の縮小限界はＤＲＡＭと同程度の約８Ｆ２であると考えられる。一方、（２）、（３）の方式では、個々のセルには選択トランジスタが不要であり、セル面積は約６Ｆ２〜約９Ｆ２と見積もられる。この方式では、セル面積の縮小限界は行データ線、列データ線を間隔Ｆで配置したときに得られ、その値は約４Ｆ２となり、（１）に比べ大幅な高集積化が可能である。しかしこの方式では、センス電流は同一のデータ線に配置された他のセルにも分流して流れる。データ線に接続したセル数をＮとした場合、データ線駆動トランジスタから見た見かけの抵抗値は単一のセル抵抗値の１／Ｎであり、したがってセンス電流を低減させることが難しくなり、消費電力効率ηは（１）に比べ大幅に低くなる。また、センスアンプに出力される信号は、セル出力信号の１／Ｎとなるため、（１）に比べ読み出し時の信号−ノイズ比が低くなる。これを解決するためにはセンスアンプの読み出し時間を長くせざるを得ず、高速読み出し性を損なう結果となる。
【００１１】
（２）、（３）の欠点を改良すべく、（３）の構造に加えて、各ＴＭＲ素子に直列に半導体ダイオードを接続した構造が、例えば米国特許５，６４０，３４３号並びに米国特許５，８３８，６０８号に提案されている。この構造では、ＴＭＲ素子に直列にｐｎダイオードまたはショットキーダイオードが接続されており、ＴＭＲ素子は一方の列データ線に、ダイオードは行データ線に接続されている。ダイオードはセンス電流方向に対して順方向に配置されており、ダイオードの順方向電圧降下と列データ線と行データ線間の電位差との大小関係を制御することにより、セル選択を行っている。
【００１２】
【発明が解決しようとする課題】
上述のように、ＴＭＲ素子をメモリセルに応用することにより、読み出し時のセンス電流の低減とセル出力信号の増大を同時に実現することができ、従来用いられているＡＭＲ効果、ＧＭＲ効果を用いたＭＲＡＭに比べより高密度のＭＲＡＭを提供することが可能である。
【００１３】
しかしながら、ＴＭＲ素子をメモリセルに応用するためには、ＴＭＲセルをマトリックス状に配置し、複数のセルで一つのデータ線駆動トランジスタを共有することが望ましいが、ＴＭＲセルではセンス電流を素子に垂直に流すため、セルの直列接続が難しいという本質的な問題を有している。そして、現在提案されているＴＭＲセルを用いた高集積メモリ構造では、データ線に対してセルを並列接続するため、センス電流が分流し、結果として消費電力効率の減少、さらには十分な信号−ノイズ比を得られないことによる読み出し時間の増加を生じるという問題を有している。
【００１４】
本発明はこのような問題に鑑みなされたものであり、高密度で、かつ低消費電力な磁気記憶装置を提供することを目的とする。
【００１５】
【課題を解決するための手段】
そこで本発明の第１は、第１の強磁性電極と、第２の強磁性電極と、第１及び第２の強磁性電極間に第１及び第２の誘電体層を介して挿入されたゲート電極とを具備するスピン依存トンネル効果素子を備える複数のメモリセルと；複数のスピン依存トンネル効果素子の第１または第２の強磁性電極が共通に接続されるデータ線と；それぞれ異なるメモリセルのゲート電極と容量結合する複数のワード線とを具備し、データ線に共通に接続された複数のメモリセルの１つを記憶情報読み出し時に選択するセル選択が、ワード線の１つを選択して電位を変化させ、選択したワード線と容量結合するメモリセルの抵抗値を変えることにより行われることを特徴とする磁気記憶装置を提供する。
【００１６】
本発明の第１では、ワード線とデータ線が交差しても良い。
【００１７】
また本発明の第１では、第１の強磁性電極、第１の誘電体層、ゲート電極、第２の誘電体層、及び第２の強磁性電極はこの順に積層形成され、第２の誘電体層は、第２の強磁性電極が形成される第１領域と、第２の強磁性電極が形成されない第２領域を備え、複数のメモリセルの第２領域に沿って、ワード線が配設されてもよい。
【００１８】
本発明の第１では、ワード線の電位を変化させる事により、スピン依存トンネル効果素子が２種類のトンネル抵抗値を示し、２種類のトンネル抵抗値の比が、少なくとも１０００倍であっても良い。
【００１９】
また本発明の第１では、ゲート電極が、誘電体マトリックス中に分散された保持力を持つ強磁性体微粒子を有するグラニュラー磁性膜であっても良い。
【００２０】
また本発明の第１では、ゲート電極が、誘電体マトリックス中に分散された非磁性体粒子または半導体微粒子を有し、かつ非磁性体粒子または半導体微粒子のスピン緩和時間が第１または第２の強磁性電極から誘電体層をトンネルしてゲート電極に至るまでのトンネル時間よりも長いグラニュラー膜であっても良い。
【００２１】
さらに本発明の第１では、ゲート電極が、量子化された共鳴準位を有する金属または半導体微粒子であっても良い。
【００２２】
【発明の実施の形態】
以下、本発明の磁気記憶装置について、さらに詳細に説明する。
【００２３】
本発明は前記のように高集積度、低消費電力、高速読み出しを兼ね備えた磁気記憶装置に係わり、特に外部電圧によってその電気抵抗が変化する機能を有したスピン依存トンネル効果素子の磁気記憶装置への応用に関するものである。
【００２４】
スピン依存トンネル効果素子を用いた磁気記憶装置において、メモリセルの高密度配列を実現するためには、図１に模式的に示すように、個々のメモリセル１１〜１３から選択トランジスタを廃し、かつデータ線１４に対してメモリセル１１〜１３を並列に配置する方法が最適である。
【００２５】
しかしながらデータ線１４に対してメモリセル１１〜１３を並列に配置したのみでは、センス電流が各メモリセル１１〜１３に分流するため、センスアンプ１５に出力される信号はセル出力信号の１／Ｎ（Ｎはメモリセルの数）となり、十分な信号−ノイズ比を得ることが難しい。この点を解決するためには、各メモリセルを構成するスピン依存トンネル効果素子が、各ワード線ＷＬにより印加される外部電圧によって、そのトンネル抵抗値を変化する機能を有していればよい。ここで、データ線駆動用トランジスタ１６は、定電流源１８に接続される。情報の読み出しは、ワード線１７を高電圧として、データ線駆動用トランジスタ１６を導通させ、定電流源１８からデータ線１４に、センス電流を流す事で行われる。
【００２６】
スピン依存トンネル効果素子のトンネル抵抗値が、各ワード線ＷＬにより外部電圧を印加した場合（オン状態）にＲ０、印加しない場合（オフ状態）にＦＲ０であるとする。ここでＦは１以上の正の定数である。またこのスピン依存トンネル効果素子の磁気抵抗変化量はΔＲ０であるとする。理想的に、同一の特性を有するスピン依存トンネル効果素子がＮ個並列に同一データ線上に接続している場合を考える。今、一つのメモリセルをオン状態、他のメモリセルをオフ状態とした場合、センスアンプから見た見かけの磁気抵抗変化量ΔＲ、接合抵抗値Ｒは、Ｎ／Ｆの関数として与えられる。
【００２７】
図２には、ΔＲ／ΔＲ０及びＲ／Ｒ０をＮ／Ｆの関数として示した。Ｎ／Ｆ＝１０、例えばオン、オフ時の抵抗変化が無く（Ｆ＝１）かつ１０個のセルを並列に接続した場合、ΔＲ／ΔＲ０、Ｒ／Ｒ０共に約０．１以下となる。一方、Ｎ／Ｆ＜１０−１では、ΔＲ／ΔＲ０、Ｒ／Ｒ０共に約０．８以上の値が得られる。
【００２８】
図３にはノイズ源としてＪｏｈｎｓｏｎ  ｎｏｉｓｅを仮定した場合に得られる信号−ノイズ比Ｓ／ＮをＮ／Ｆの関数として示した。ここではＲ０＝約１０５Ω、ΔＲ０／Ｒ０＝約０．５、バンド幅＝約１００ＭＨｚを仮定した。現在公知の半導体メモリでのＳ／Ｎの値は概ね３００程度である。
【００２９】
Ｎ／Ｆ＝１０でのＳ／Ｎは約５０以下であり、この条件で記憶情報の読み出しを行うためには、センスアンプの構成を多段化し、かつ読み出し時間を長くする必要がある。
【００３０】
一方、Ｎ／Ｆ＜１０−１では、約３００を越えるＳ／Ｎが得られており、従来の半導体メモリ技術を用いて高速な読み出しを実現することが可能である。さらにＮ／Ｆ＜１０−２では約３５０以上のＳ／Ｎが得られより好ましい。Ｎ／Ｆ＜１０−２は、１０個のセルを並列に接続した場合でオン、オフ時の抵抗変化が約１０３以上であれば実現できる。
【００３１】
導電層/絶縁層/導電層からなる単一トンネル接合において、その電流−電圧特性は一般に非線形性を示すが、室温に於いて約数１００ｍＶ以下の電圧領域での、バイアス電圧による電気抵抗の差はたかだか数倍程度である。しかしながら、導電層/絶縁層の積層数を増やした多重トンネル接合、または前記絶縁体中に導電性微粒子を層状に分散させたナノ構造多重トンネル接合、またゲート層に半導体を用いたトンネル接合では、外部電圧を変化させることによって室温においても接合抵抗の値を約１０３倍以上変化させることが可能である。
【００３２】
以下、強磁性電極１／絶縁層１／ゲート層／絶縁層２／強磁性電極２からなる二重トンネル接合を例にとって、トンネル接合にスイッチング機能を付与する手段について説明する。前記構造に於いて、強磁性電極１からゲート層へのトンネリングを考える。今、一つの電子がゲート層へトンネルすると、ゲート層の静電エネルギーはＥｃ＝ｅ２／２Ｃだけ増加する。ここでＣはゲート層の静電容量である。Ｃが十分に小さくＥｃの値が測定温度ｋＢＴより大きい場合には、電子はトンネリングに必要なエネルギーを格子振動から受け取ることができず、トンネリングは生じずいわゆるクーロンギャップが生じる。絶縁体１のトンネル抵抗をＲ１、絶縁体２のトンネル抵抗をＲ２とすると、トンネリング可能なとき（オン状態）の接合抵抗はＲ１＋Ｒ２であり、一方トンネリングが不可能なとき（オフ状態）の接合抵抗は高次のトンネリング過程を含めても、Ｒ１Ｒ２となる。ゲート層の静電エネルギーＥｃは、ゲート層に容量結合した第３のゲート電極の電位Ｖｇまた強磁性電極１、２間の電位差Ｖにより制御することが可能である。従って外部電圧によりトンネル接合の電気抵抗を約１０３倍以上変化させることができる。上述のようないわゆるクーロンブロッケード効果を室温で生じさせるためには、ゲート層の静電容量を少なくても約２×１０−１８Ｆ以下にする必要がある。このように小さな静電容量を得るためにはゲート層を、絶縁体中に導電性微粒子を層状に分散させた構造とすればよい。前記静電容量を得るためには、前記導電性微粒子の粒子径を概ね２ｎｍ以下とする必要がある。この粒子径でのクーロンギャップの大きさはおよそ９０ｍＶである。
【００３３】
前記の絶縁体中に導電性微粒子を層状に分散させた構造において、導電性微粒子は一般には強磁性体であるが、非磁性体を用いることもできる。非磁性体中のスピン緩和時間τｓｆが接合抵抗と接合容量の積で決まるトンネル時間τｔより長ければ、非磁性体微粒子中にスピン方向に依存した化学ポテンシャルシフトΔμが生じる。これがいわゆるスピン蓄積効果である。このため強磁性電極１から非磁性体にトンネルした電子は、スピンを保ったまま強磁性電極２にトンネルすることができ、これにより強磁性電極１、２の磁化配列に依存した磁気抵抗変化が生じる。静電容量を小さくする目的で粒子径を小さくした場合、強磁性体微粒子では異方性エネルギーの減少により熱的擾乱による磁化方向の乱れが次第に顕著になる。磁化方向が乱れると、トンネルした電子のスピンが散乱を受け、磁気抵抗変化量の減少が生じる。スピン蓄積効果を用いた場合にはこのような問題は生じない。
【００３４】
導電性微粒子には半導体を用いることもできる。半導体の場合、スピン緩和時間τｓｆが金属に比べ長いため、スピン蓄積効果が生じやすい。また粒子形状とした場合に含まれる電子数が同じ大きさの金属に比べ非常に少ないため、スピン蓄積効果により生じるスピンに依存した化学ポテンシャルのシフト量Δμが、金属の場合に比べ大きくなる。従ってより大きな磁気抵抗変化量を得ることができる。
【００３５】
半導体にはバンドギャップが存在するため、前記のクーロンブロッケード効果を用いずにトンネル接合にスイッチング機能を付与させることが可能である。すなわち、強磁性電極１、２間の電位差が小さく、強磁性電極１のフェルミ準位が半導体のバンドギャップ内にある場合、トンネル電流は流れない（オフ状態）。ここで第３のゲート電極から絶縁体中の半導体微粒子に電圧を与え、半導体の伝導帯が強磁性電極１のフェルミ準位に一致するようにするとトンネル電流が流れる（オン状態）。オン状態では、強磁性電極１から半導体へスピン偏極した電子がトンネルするので、島状半導体にスピン蓄積効果が生じる。半導体のバンドギャップの大きさは一般に約１〜約２ｅＶであり、クーロンブロッケード効果による生じるクーロンギャップに比べ、数十倍大きな値である。したがって、本機能をスイッチング機能に利用した場合にはバイアス電圧に対するオフ領域の幅を広く取ることができ、動作マージンを得る意味で好ましい形態であるといえる。
【００３６】
前述のように絶縁体中に導電性微粒子を層状に分散させた構造では、ここの粒子に含まれる電子数が少ないため、量子閉じこめ効果によって共鳴準位が生じるさせることができる。これを用いていわゆる共鳴トンネル効果によってスイッチング機能を付与させることも可能である。特に半導体微粒子では、金属に比べ単位体積当たりの電子数が少ないため、共鳴準位の間隔がより大きくなり、オフ領域の幅を広く取ることが可能である。
【００３７】
【実施例】
以下、本発明の実施例を詳細に説明するが、本発明はこれらの実施例に限定されるものではない。
【００３８】
（実施例１）
図４（ａ）は本発明の第１の実施例であるスイッチ機能を有するスピン依存トンネル効果素子を利用した磁気記憶装置を説明するためのメモリセル断面図である。また図４（ｂ）は互いに隣接した複数のメモリセルの配置を示した平面図である。なお、メモリセルに接続される周辺半導体回路部（電流、電圧源、センスアンプ、アドレスデコーダ等）については、従来公知の技術を用いて実現可能でありその詳細な説明は省略する。
【００３９】
本実施例では、半導体基板４１上にビット線４２、ワード線４３、データ線４４が立体的に交叉して形成されており、各々は層間絶縁膜４５によって電気的に絶縁されている。スピン依存トンネル効果素子４６は、ビット線４２とデータ線４４が交叉する領域に形成され、下端はビット線４２に上端はコンタクトホール４７を介してデータ線４４に接続している。本実施例では、１メモリセル当たりのセル面積は、ビット線４２、データ線４４の線幅と最小間隔をＦと表記した場合約６Ｆ２となる。比較としては、半導体ＭＯＳ型ＦＥＴからなる選択トランジスタを各メモリセルに付与した場合の１メモリセル当たりのセル面積は約１２Ｆ２である。ここから明らかなように、本実施例によりメモリセルの集積度を大幅に向上させることが可能となる。
【００４０】
スピン依存トンネル効果素子４６は、上部強磁性電極４６１、上部絶縁層４６２、ゲート層４６３、下部絶縁層４６４、下部強磁性電極４６５が積層された構造をもち、強磁性二重トンネル接合を形成している。ゲート層４６３は、上部絶縁層４６２および層間絶縁膜４５を介して、ワード線４３と容量結合しており、ゲート層４６３の電位はワード線４３の電位により制御可能である。
【００４１】
本実施例におけるスピン依存トンネル効果素子４６の各層の構成としては、例えば、上部強磁性電極４６１と下部強磁性電極４６５とにＮｉＦｅ等の軟磁性体とＣｏ、ＣｏＦｅ等の伝導電子のスピン偏極度の高い強磁性体とを積層した膜を用い、上部絶縁層４６２と下部絶縁層４６４にＡｌ２Ｏ３を、ゲート層４６３にＡｌ２Ｏ３マトリックス中に分散したＣｏＰｔ等の強磁性微粒子を用いた強磁性ナノ構造トンネル接合を用いることができる。この場合のスイッチング機能は、ゲート層４６３に生じるクーロンブロッケード効果または共鳴トンネル効果を利用してなされる。
【００４２】
本実施例においてスピン依存トンネル効果素子４６に求められる最低限の要件は、
（１）スピン依存トンネル効果素子４６中に少なくとも２層以上の強磁性層を有し、該強磁性層の磁化の相対角によってスピン依存トンネル効果素子のトンネル抵抗値が変化すること。
【００４３】
（２）スピン依存トンネル効果素子４６のトンネル抵抗値がゲート層４６３の電位によって変化すること。
【００４４】
の二点であり、このような要件を満たす範囲で各種の構成が利用可能である。他の構成例としては、例えばゲート層４６３として誘電体中に分散した非磁性金属微粒子、若しくは半導体微粒子を用いた構成がある。また数ｎｍ以下程度の膜厚の強磁性金属超薄膜、非磁性金属超薄膜、半導体超薄膜をゲート層４６３に用いた構成も可能である。いずれの場合もスイッチング機能は、ゲート層４６３に生じるクーロンブロッケード効果または共鳴トンネル効果を利用してなされる。半導体微粒子を用いた場合には、半導体微粒子のバンドギャップをスイッチング機能に利用することも可能である。
【００４５】
本実施例における記録情報の読み出しは、選択するスピン依存トンネル効果素子４６が接続するビット線４２、データ線４４とを周辺半導体回路部に接続した後に、該スピン依存トンネル効果素子４６と結合するワード線４３にスピン依存トンネル効果素子４６の構成によって決まる限界電圧Ｖｇを与え、スピン依存トンネル効果素子４６をオン状態とすることによってなされる。本実施例ではデータ線４４とワード線４３とが交叉して形成されているため、上述の方法により当該データ線４４とワード線４３の交叉部分にあるスピン依存トンネル効果素子４６の記録情報のみが読み出される。
【００４６】
上記のように、スイッチング機能を有するスピン依存トンネル効果素子をメモリセルに用いると、個々のセルにはトランジスタ、ダイオード等の選択用半導体素子が不要となり、そのメリットは非常に大きい。
【００４７】
すなわちＴＭＲ素子に直列に選択用半導体素子を接続した構造では、センス電流により選択用半導体素子に電圧降下が生じることが避けられない。この電圧降下の大きさは、例えば０．２５ｍｍルールで作成したＭＯＳトランジスタ、ｐｎダイオードでは約数１００ｍＶに達する。従って選択用半導体素子の特性に約１０％のばらつきが生じると、それにより約数１０ｍＶの雑音が生じる。この雑音レベルはＴＭＲ素子の出力電圧に匹敵する大きさであり、信号−雑音比を大きく劣化させる原因となる。
【００４８】
また金属から構成されるＴＭＲ素子と選択用半導体素子を特性を保って接続するためには、その接続部の製造に格段の注意が必要である。
【００４９】
各ＴＭＲ素子に直列に半導体ダイオードを接続する構造では、半導体ダイオード上へのＴＭＲ素子形成が困難であること、また半導体ダイオードの抵抗値がＴＭＲ素子と同程度であり、かつその抵抗値のばらつきが大きいことから、信号−ノイズ比の向上が困難であることといった問題を有している。
【００５０】
しかしながら本発明のメモリセルアレイでは、メモリセル内にダイオード等の別個の半導体素子を用いていないため、半導体素子の特性ばらつきにかかる問題を排除することが可能となるだけでなく、メモリセルアレイの製造方法が容易になるという利点も有している。
【００５１】
クーロンブロッケード効果をスイッチング機能に利用した場合、スピン依存トンネル効果素子４６のオン状態、オフ状態は、上部強磁性電極４６１と下部強磁性電極４６５間の電位差Ｖとゲート層４６３の電位Ｖｇの両方に依存する。図５（ａ）にはスピン依存トンネル効果素子４６の電気的な模式図を示した。また図５（ｂ）は、スピン依存トンネル効果素子４６のオン状態、オフ状態の状態図を模式的に示した図である。ここで合成容量ＣΣ＝Ｃ１＋Ｃ２＋Ｃｇ、チャージングエネルギーＥｃ＝ｅ２／２ＣΣである。
【００５２】
すなわちスピン依存トンネル効果素子４６をオン状態にするのに必要なゲート層４６３の電位ｇの値は、上部強磁性電極４６１と下部強磁性電極４６５間に電位差Ｖに依存して変化する。さらに電位差ＶがｅＶ＞Ｅｃとなると、Ｖｇに関係なく素子はオン状態に転移する。共鳴トンネル効果または半導体のバンドギャップをスイッチング機能に利用した場合には、離散準位の間隔をＥＬまた半導体のフェルミ準位と伝導帯の底までの間隔をＥｇ’とすればそれぞれｅＶ＜ＥＬ、ｅＶ＜Ｅｇ’を満たす必要がある。
【００５３】
したがって本実施例においてワード線電位Ｖｇを用いてセル選択を確実に行うためには、読み出し時に非選択のスピン依存トンネル効果素子４６が接続したビット線４２とデータ線４４との電位差ＶがｅＶ＜Ｅｃの条件を満たしている必要がある。この条件を満たすためには、（１）センス電流値を制御してスピン依存トンネル効果素子４６での電圧降下ＶｓをｅＶｓ＜Ｅｃとする。（２）非選択のスピン依存トンネル効果素子４６が接続したデータ線４４の電位を独立に制御して、ビット線４２とデータ線４４の電位差ＶをｅＶ＜Ｅｃとする、等の方法を用いればよい。
【００５４】
なお、上記記録情報の読み出し方法の詳細、また記録情報の書き込み方法については、従来公知であるところの電流センス技術、また電流磁界を利用した磁化反転技術を用いればよい。本実施例は、その特徴であるメモリセルのスイッチング機能以外は、従来の磁気メモリ技術、半導体メモリ技術をそのまま適用して実現することが可能であり、従来技術との整合性の面からその価値は大きい。
【００５５】
（実施例２）
次に本発明の第２の実施例について説明する。図６（ａ）はスイッチ機能を有するスピン依存トンネル効果素子を利用した、第２の実施例の磁気記憶装置を説明するメモリセル断面図である。また図６（ｂ）は互いに隣接した複数のメモリセルの配置を示した平面図である。本実施例については、特に第１の実施例と異なる部分について、詳細に説明する。
【００５６】
本実施例では、第１の実施例と異なり、同一のビット線４２上の隣接したスピン依存トンネル効果素子４６のゲート層４６３が、異なるワード線４３に容量結合している。従って、公知の折り返しデータ線構造と、差動センスアンプによる読み出しが可能となり、信号−ノイズ比の高い動作が実現可能となる。また、本実施例での１メモリセルあたりのセル面積は約６．２５Ｆ２となり、本実施例においても集積度の向上が可能となる。
【００５７】
（第３の実施例）
次に本発明の第３の実施例について説明する。図７（ａ）はスイッチ機能を有するスピン依存トンネル効果素子を利用した、第３の実施例の磁気記憶装置を説明するメモリセル断面図である。また図７（ｂ）は互いに隣接した複数のメモリセルの配置を示した平面図である。本実施例については、特に第１の実施例と異なる部分について、詳細に説明する。
【００５８】
本実施例では、第１の実施例とは、スピン依存トンネル効果素子４６の構造が異なる。本実施例においては、スピン依存トンネル効果素子４６は、異なる２つの上部強磁性電極４６１１、４６１２を備えており、それぞれ異なるコンタクトホール４７を経て異なるデータ線４４に接続されている。２つの上部強磁性電極４６１１、４６１２はそれぞれ、異なる記憶ノードとして機能する。記録情報の読み出し時のセル選択は、データ線４４とそれに交差するワード線４３との組合せで行われる。
【００５９】
本実施例は読み出しの際に電流磁界を利用する形態に適している。すなわち、読み出し時に磁化反転層として働く下部強磁性電極４６５が、２つの上部強磁性電極４６１１、４６１２によって共有されているため、二つのメモリセルの書き込み線４８を一本に統合することが可能となる。さらに書き込み線４８の線幅を太くすることができるため、電流磁界発生時における電力消費を軽減させることが出来る。なお、記録情報の書き込み時には、データ線４４、ビット線４２に生じる電流磁界を併せて用いることでセル選択は実現できる。
【００６０】
また、本実施例での１メモリセルあたりのセル面積は約５．７５Ｆ２となり、本実施例においても集積度の向上が可能となる。
【００６１】
（実施例４）
次に本発明の第４の実施例について説明する。図８（ａ）はスイッチ機能を有するスピン依存トンネル効果素子を利用した、第４の実施例の磁気記憶装置を説明するメモリセル断面図である。また図８（ｂ）は互いに隣接した複数のメモリセルの配置を示した平面図である。本実施例については、特に第１の実施例と異なる部分について、詳細に説明する。
【００６２】
本実施例では、第１の実施例と異なり、ワード線４３を下部強磁性電極４６５より下に設けている。この場合、ワード線４３とスピン依存トンネル効果素子４６との図８（ａ）中の横方向の間隔を約Ｆ／２未満とする事が可能であり、大幅なセル面積の低減が実現出来る。本実施例での１メモリセルあたりのセル面積は約４Ｆ２となる。
【００６３】
【発明の効果】
以上詳述したように、本発明の磁気記憶装置では、スイッチング機能を有するスピン依存トンネル効果素子をメモリセルに用いる事で、素子選択用トランジスタを用いた場合と同程度の信号−ノイズ比を保ったまま、セル面積を大幅に低減する事が可能となる。即ち、高集積度、低消費電力、高速読み出しを兼ね備えた磁気記憶装置を提供する事が可能となる。
【図面の簡単な説明】
【図１】  本発明の磁気記憶装置を説明する図。
【図２】  磁気記憶装置の抵抗変化量、抵抗値を、セル数とオン、オフ時の抵抗変化率の関数として表した説明図。
【図３】  磁気記憶装置の信号−ノイズ比をセル数とオン、オフ時の抵抗変化率の関数として表した説明図。
【図４】  本発明の第１の実施例の磁気記憶装置を模式的に示した断面図（ａ）と、平面図（ｂ）。
【図５】  （ａ）、（ｂ）とも、本発明の磁気記憶装置の動作を説明する図。
【図６】  本発明の第２の実施例の磁気記憶装置を模式的に示した断面図（ａ）と、平面図（ｂ）。
【図７】  本発明の第３の実施例の磁気記憶装置を模式的に示した断面図（ａ）と、平面図（ｂ）。
【図８】  本発明の第４の実施例の磁気記憶装置を模式的に示した断面図（ａ）と、平面図（ｂ）。
【符号の説明】
１１、１２、１３…メモリセル
１４…データ線
１５…センスアンプ
１６…データ線駆動用トランジスタ
１７…ワード線
１８…定電流源
４１…半導体基板
４２…ビット線
４３…ワード線
４４…データ線
４５…層間絶縁膜
４６…スピン依存トンネル効果素子
４７…コンタクトホール
４８…書き込み線
４６１、４６１１、４６１２…上部強磁性電極
４６２…上部絶縁層
４６３…ゲート層
４６４…下部絶縁層
４６５…下部強磁性電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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