(57)【特許請求の範囲】
【請求項１】
キャパシタを有する半導体装置において、
前記キャパシタは、
下部電極と、
前記下部電極の上に形成され、酸素密度が５×１０19atoms/cm3以上の酸化誘電体膜と、
前記酸化誘電体膜上に形成され、密度１×１０20atoms/cm3以上の酸素が含まれている少なくとも貴金属からなる上部電極とを有することを特徴とする半導体装置。
【請求項２】
前記酸化誘電体膜は、ＰＺＴ、ＰＬＺＴであることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記貴金属は、プラチナ、イリジウム、ルテニウムであることを特徴とする請求項１記載の半導体装置。
【請求項４】
半導体基板の上方に絶縁膜を形成する工程と、
前記絶縁膜の上に下部電極を形成する工程と、
前記下部電極の上に酸化誘電体膜を形成する工程と、
前記酸化誘電体膜の上に少なくとも貴金属からなる上部電極を形成する工程と、
前記下部電極、前記酸化誘電体膜、前記上部電極をパターニングする工程と、
前記下部電極、前記酸化誘電体膜、前記上部電極を保護絶縁膜で覆う工程と、
前記保護絶縁膜をパターニングして少なくとも前記上部電極の一部を露出する開口を形成する工程と、
前記開口を通して前記上部電極及び前記誘電体膜に酸素を供給し、前記上部電極に含まれる酸素密度を１×１０20atoms/cm3以上にするとともに、前記誘電体膜に含まれる酸素密度を５×１０19atoms/cm3以上にする工程と
を有することを特徴とする半導体装置の製造方法。
【請求項５】
前記酸化誘電体膜は、ＰＺＴ、ＰＬＺＴであることを特徴とする請求項４記載の半導体装置の製造方法。
【請求項６】
前記貴金属は、プラチナ、イリジウム又はチタンであることを特徴とする請求項４記載の半導体装置の製造方法。
【請求項７】
前記保護絶縁膜は、水素を含むガスを使用されて成長されることを特徴とする請求項４記載の半導体装置の製造方法。
【請求項８】
前記開口の形成は、水素を含むエッチングガスを用いて形成されることを特徴とする請求項４記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関し、より詳しくは、キャパシタの製造工程を含む半導体装置の製造方法に関する。
【０００２】
【従来の技術】
不揮発性半導体記憶装置としてＦＲＡＭ（ferroelectric random access memory) があり、そのＦＲＡＭは、高・強誘電体膜を有するキャパシタとｎ型ＭＯＳトランジスタからなるメモリセルを有している。そのような高・強誘電体材料として、例えばペロブスカイト構造を有するＰＺＴ、ＰＬＺＴなどが使用されている。それらの高・強誘電体膜はスパッタ法、ＣＶＤ法、ゾル・ゲル法等により形成されるが、高温の酸素雰囲気中で酸化、結晶化する必要があるので、電極の材料としては酸化しにくい材料か、或いは酸化しても導電性を失わない材料であるプラチナ（Pt）、ルテニウム（Ru）、イリジウム（Ir）などが使用されている。
【０００３】
なお、ＰＺＴはチタン酸ジルコン酸鉛（ Pb (Zr x Ti1-x )O3 ）の略である。また、ＰＬＺＴはランタンを添加したＰＺＴであり、その化学式はPby La1-y ( Zrx Ti1-x )O3 で表せる。
高・強誘電体キャパシタを使用した半導体記憶装置は、例えば以下に示すような工程によって製造される。
【０００４】
まず、図１０(a) に示すように、シリコン基板１にｎ型ＭＯＳトランジスタ２を形成する。そのｎ型ＭＯＳトランジスタ２は、シリコン基板１表面の素子分離絶縁層６に囲まれた領域に形成されていて、シリコン基板１上にゲート絶縁膜３を介して形成されたゲート電極４と、ゲート電極４側方のシリコン基板１内に形成されたソース領域５s 及びドレイン領域５ｄとから構成されている。
【０００５】
ゲート電極４は、ワード線ＷＬの一部を構成し、そのワード線ＷＬの他の部分は素子分離絶縁膜６上を通るように配置されている。
そのようなｎ型ＭＯＳトランジスタ２及びワード線ＷＬを形成した後に、図１０(b) に示すように、ｎ型ＭＯＳトランジスタ２、ワード線ＷＬなどを覆う層間絶縁膜７を形成する。
【０００６】
次に、図１０(c) の状態になるまでの工程を説明する。
ｎ型ＭＯＳトランジスタ２に隣接した素子分離絶縁膜６の上方にある層間絶縁膜６上に、第一のプラチナ（Pt）層８、ＰＺＴ層９を順に成長した後に、酸素雰囲気中でＰＺＴ層９を結晶化するためにアニールする。続いて、第二のPt層１０をＰＺＴ層９上に形成する。
【０００７】
その後に、エッチングガスとレジストマスクとを用いるフォトリソグラフィー技術を用いて第二のPt層１０をパターニングし、パターニグされた第二のPt層１０をキャパシタの上部電極とする。
さらに、フォトリソグラフィー技術を用いてＰＺＴ層９をパターニングしてキャパシタの誘電体層の形状とし、続いて、フォトリソグラフィー技術を用いて第一のPt層８をパターニングしてキャパシタの下部電極を形成する。
【０００８】
以上で、キャパシタのパターニングが終了する。
次に、ＴＥＯＳを用いる気相成長によってSiO2よりなる保護絶縁膜１１を全体に成長する。続いて、図１１(a) に示すように、保護絶縁膜１１をパターニングして第一及び第二の開口部１１a ，１１b を形成して、第一の開口部１１a から第二のPt層１０（上部電極）を露出させるとともに第二の開口部１１b から第一のPt層８（下部電極）を露出させる。
【０００９】
さらに、図１１(b) に示すように、保護絶縁膜１１及び層間絶縁膜７をパターニングして、ゲート電極４（ワード線ＷＬ）を露出させる第三の開口部１１ｇと、ドレイン領域５ｄを露出させる第四の開口部１１ｄと、ソース領域５ｓを露出させる第五の開口部１１ｓとを形成する。
続いて、アルミニウム層を全体に形成した後に、フォトリソグラフィーによってアルミニウム層をパターニングして図１１(c) に示すようなアルミニウムよりなる配線１２a 、１２ｂ、１２ｓ、１２ｄ、１２ｇを形成する。
【００１０】
以上のような工程は、例えば特開平８−３７２８２号公報などに記載されている。
【００１１】
【発明が解決しようとする課題】
上記したような構造の半導体記憶装置では、保護絶縁膜１１を形成する工程や開口部１１ａ，１１ｂを形成する工程などにおいてキャパシタが加熱され且つ還元雰囲気に晒されてしまい、ＰＺＴ層９の残留分極電荷量が小さくなるために、キャパシタの電気的特性が劣化する。
【００１２】
また、保護絶縁膜１１の形成とそれ以降の諸工程を経た上部電極１０は剥がれ易くなっている。
本発明の目的は、上部電極の剥離を防止し、キャパシタの電気的特性を向上することができる半導体記憶装置の製造方法を提供することにある。
【００１３】
【課題を解決するための手段】
上記した課題は、図１，図５に例示するように、キャパシタを有する半導体装置において、前記キャパシタは、下部電極２２と、前記下部電極２２の上に形成され、酸素密度が５×１０19atoms/cm3以上の酸化誘電体膜２３と、前記酸化誘電体膜２３上に形成され、密度１×１０20atoms/cm3以上の酸素が含まれている少なくともプラチナからなる上部電極２４とを有することを特徴とする半導体装置によって解決する。
【００１４】
その半導体装置において、前記酸化誘電体膜２３は、ＰＺＴ、ＰＬＺＴであることを特徴とする。
その半導体装置において、前記貴金属は、プラチナ、イリジウム、ルテニウムであることを特徴とする。
【００１５】
上記した課題は、図７，８に例示するように、半導体基板３１の上方に絶縁膜３９を形成する工程と、前記絶縁膜３９の上に下部電極４０を形成する工程と、前記下部電極４０の上に酸化誘電体膜４１を形成する工程と、前記酸化誘電体膜４１の上に少なくとも貴金属からなる上部電極４２を形成する工程と、前記下部電極４０、前記酸化誘電体膜４１、前記上部電極４２をパターニングする工程と、前記下部電極４０、前記酸化誘電体膜４１、前記上部電極４２を保護絶縁膜４３で覆う工程と、前記保護絶縁膜４３をパターニングして少なくとも前記上部電極４２の一部を露出する開口４４ａを形成する工程と、前記開口４４ａを通して前記上部電極４２及び前記誘電体膜４１に酸素を供給し、前記上部電極４２に含まれる酸素密度を１×１０20atoms/cm3以上にするとともに、前記誘電体膜に含まれる酸素密度を５×１０19atoms/cm3以上にする工程とを有することを特徴とする半導体装置の製造方法によって解決する。
【００１６】
上記した半導体装置の製造方法において、前記酸化誘電体膜４１は、ＰＺＴ、ＰＬＺＴであることを特徴とする。
上記した半導体装置の製造方法において、前記貴金属は、プラチナ、イリジウム又はチタンであることを特徴とする。
上記した半導体装置の製造方法において、前記保護絶縁膜４１は、水素を含むガスを使用されて成長されることを特徴とする。
【００１７】
上記した半導体装置の製造方法において、前記開口４４ａの形成は、水素を含むエッチングガスを用いて形成されることを特徴とする。
次に、本発明の作用について説明する。
本発明によれば、酸化誘電体膜の上に形成されて少なくともプラチナ、イリジウムなどの貴金属からなる上部電極に含まれる酸素密度を１×１０20 atoms／cm3 以上にした。
【００１８】
これによれば、上部電極が酸化誘電体膜から剥離し難くなることが実験により確かめられた。
また、その場合の酸化誘電体膜の酸素濃度は５×１０19atoms ／cm3 となるようにすると、ＦＲＡＭの動作を安定にする残留分極電荷量が得られる。
酸素濃度の調整は、酸化誘電体膜を有するキャパシタを形成し、そのキャパシタを覆う保護膜を形成し、さらに保護膜に電極接続用開口部を形成した後に、酸素含有雰囲気中でアニールすることによって達成される。
【００１９】
【発明の実施の形態】
そこで、以下に本発明の実施形態を図面に基づいて説明する。
まず、ＰＺＴを誘電体膜として用いたキャパシタの残留分極電荷量と電極剥離がどのような条件で変化するかを調査した。それらの調査に使用したキャパシタは、図１に示すような構造を有している。
【００２０】
図１において、酸化シリコンよりなる下地膜２１の上には、二層構造の下部電極２２、膜厚２００nmのＰＺＴよりなる誘電体膜２３、および膜厚１００nmのプラチナよりなる上部電極２４が順に形成され、下部電極２２の一部は誘電体膜２３及び上部電極２４から露出している。下部電極２２の二層構造は、下から膜厚３０nmのチタン膜、膜厚１８０nmのプラチナ膜の順となっている。
【００２１】
そのような構成のキャパシタの下部電極２２と上部電極２４の間に印加する電圧を−Ｖと＋Ｖの間を連続的に変化させると、そのキャパシタの分極電荷量と印加電圧との関係は図２に示すようにヒステリシス特性を有することになる。図２において電圧を零にした場合に現れる分極電荷量を以下に残留分極電荷量Ｐnvという。
【００２２】
【表１】
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【００２３】
そのようなキャパシタを有する６種類の試料、即ち第１〜第６の試料をそれぞれ複数個作成し、作成初期の状態で、第１〜第６のキャパシタの残留分極電荷量Ｐｎｖを測定したところ、表１の(1) に示すような値が得られた。なお、試料の上部電極２４の平面の面積を５×１０-5cm2 とした。
その後に、第１、第２の試料について、それぞれ基板温度を異ならせて窒素雰囲気中でアニールした。この場合、第１の試料の基板温度を２００℃とし、第２の試料の基板温度を４００℃とした。そして、窒素アニール直後の第１の試料及び第２の試料のそれぞれの残留分極電荷量Ｐｎｖを測定したところ、表１の(2) に示すような結果が得られた。
【００２４】
さらに、第３〜第６の試料のキャパシタについては、窒素・水素雰囲気中で異なる温度でアニールした。そのうち第３の試料の基板温度を１００℃、第４の基板温度を１５０℃、第６の基板温度を２００℃、第６の基板温度を２５０℃とした。そして、窒素・水素アニール直後の第３〜第６の試料の残留分極電荷量Ｐｎｖを測定したところ、表１の(2) に示す値となった。
【００２５】
窒素アニールと窒素・水素アニールのそれぞれの条件を表２に示す。アニール時間は３０分である。
【００２６】
【表２】
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【００２７】
次に、窒素アニールが施された第１、第２の試料と窒素・水素アニールが施された第３〜第６の試料のそれぞれのキャパシタの上部電極２４の剥離試験を行ったところ、表３の(1) に示すような結果が得られた。剥離の観察は上部電極２４に粘着テープを張り付けてそれを剥がすことによって行った。即ち、粘着テープに上部電極２４が付着している場合には上部電極２４が剥離したと判断し、そうでない場合には上部電極２４が剥離しなかったと判断した。
【００２８】
【表３】
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【００２９】
次に、窒素・酸素アニールが施された第３〜第６の試料をさらに酸素雰囲気でアニールし、ついで、残留分極電荷量を測定したところ、表１の(3) に示すような結果が得られた。
さらに、酸素アニール後の第３〜第６の試料の上部電極２４の剥離試験を行ったところ、表３の(2) に示すような結果が得られ、第５、第６の試料の上部電極２４に剥離は生じなかった。
【００３０】
これは、第３、第４の試料については、基板温度が低いために還元反応が不十分であったので上部電極２４が剥離しにくくなっていると考えられる。
その酸素アニールの条件を表４に示す。
【００３１】
【表４】
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【００３２】
以上のことから、水素を含む雰囲気、即ち還元雰囲気でキャパシタアニールすることにより、残留分極電荷量が低減し、その減少量は基板温度を上げるほど多くなっている。一方、酸素アニール後の残留分極電荷量を見ると、その量は試料作成初期の残留分極電荷量に実質的に戻っている。この原因を調べるために、以下に述べるような実験を行った。
【００３３】
まず、窒素・水素アニール直後のキャパシタの組成分析をＳＩＭＳにより行ったところ、図３に示すような組成分布が得られた。この組成分析は、水素還元による影響を明らかにするために表２に示す窒素・水素アニール時よりも水素分圧を高くして７４０mTorr とし、加熱温度２００℃で３０分間加熱した。
図３によれば、誘電体膜２３を構成するＰＺＴ中の水素量が増加し、上部電極２４を構成するプラチナ膜中の酸素が減少することがわかった。この結果により、プラチナが僅かに酸化されて PtOx となった方がＰＺＴ膜との密着性が高く保たれており、これが還元されてPtになると、上部電極２４と誘電体膜２３との密着性が低下して上部電極２４が剥がれやすくなると考えられる。
【００３４】
このことは、還元雰囲気中で劣化させたその試料をさらに酸素アニールし、その後にＳＩＭＳ分析すると図４に示す組成分布が得られ、上部電極２４を構成するプラチナ膜に含まれる酸素の量が増えていることからも明らかである。
図３、図４のＳＩＭＳ分析では、１次イオンとして３．５Ｖ、３．０Ａの条件で発生させたＣｓ+ イオンを用いている。
【００３５】
以上のことから、プラチナ膜を酸化させた PtOx 膜とＰＺＴ膜との密着性は良好である結果が導き出される。
図５に示すような酸素含有量をもつ２種のプラチナ膜とＰＺＴ膜の剥離試験を行ったところ、プラチナ膜中の酸素密度が１×１０20atoms/cm3 の場合にはプラチナ膜とＰＺＴ膜の密着性が良好であったが、１×１０19atoms/cm3 の場合には互いに剥がれ易くなった。
【００３６】
なお、プラチナは酸化され難い材料であり、プラチナ膜に酸素を含有させたとしても、これにより電極としての機能を失うような高抵抗となることはない。
次に、誘電体膜２３中の酸素密度と残留分極電荷量の関係を求めたところ図６のような結果が得られた。
図６において、プロットｃは表１に示した第５の試料の窒素・酸素アニール直後の値であり、この場合には上部電極２４の剥離が生じている。また、プロットｂは表１に示した第４の試料の窒素・酸素アニール直後の値であり、この場合には上部電極２４の剥離が生じていない。プロットａは、酸素アニール直後の値であり、この場合には上部電極２４の剥離は生じていない。
【００３７】
図６によれば、ＰＺＴ誘電体膜２３中の酸素濃度は５×１０19atoms/cm3 以上にすることが必要になる。これは、ＦＲＡＭ回路では、動作を安定に行わせるために５μＣ／cm2 以上の残留分極電荷量が求められるからである。
これらのことから、キャパシタを還元雰囲気に置いて酸素が欠乏することによりキャパシタの残留分極電荷量が低減し且つ上部電極に剥離が生じ易くなるが、欠乏した酸素はその後の酸素アニールによって補給でき、これにより残留分極電荷量が回復し且つ上部電極の剥離が抑制されることがわかる。
【００３８】
以上のような実験結果を考慮したＦＲＡＭセルの製造工程を以下に説明する。
図７(a) 〜(c) 、図８(a) 〜(c) は、本発明の一実施形態に係るＦＲＡＭのメモリセルの製造工程を示す断面図である。
まず、図７(a) に示すｎ型のＭＯＳトランジスタを形成するまでの工程を説明す。
【００３９】
ｎ型のシリコン基板３１の一部の領域に加速エネルギー１８０keV 、ドーズ量１．５×１０13atoms/cm2 の条件でホウ素をイオン注入する。続いて、シリコン基板３１を１１５０℃の窒素雰囲気中に３００分間置いて不純物を拡散させる。これによって、シリコン基板３１にｐウェル３２を形成する。
次に、選択酸化法によってシリコン基板３１の（１００）面に層厚５００nmのフィールド酸化膜３３を形成する。そのフィールド酸化膜３３は、シリコン基板３１のｐウェル３２の素子形成領域を窒化シリコンのマスクで覆いながら、水蒸気を含む９００℃の雰囲気中で形成される。
【００４０】
窒化シリコンマスク剥離後に、素子形成領域に形成されるｎ型ＭＯＳトランジスタの閾値電圧を調整するために、素子形成領域内のチャネル領域に不純物を所定量だけ導入する。その不純物として、例えばホウ素を用いる。
続いて、シリコン基板３１表面をアルゴン分圧酸化法によって温度１０５０℃で酸化し、これによって素子形成領域にSiO2よりなるゲート酸化層３４を１２nmの厚さに形成する。
【００４１】
次に、ＣＶＤにより多結晶シリコン層と酸化シリコン層を成長する。その多結晶シリコン層には成長時又は成長後に藤生物を導入して導電膜とする。続いて、多結晶シリコン層と酸化シリコン層をフォトリソグラフィーによりパターニングして帯状のワード線ＷＬを形成する。そのワード線ＷＬは、素子形成領域においてゲート電極３５となり、その上の酸化シリコン層は保護膜３６となる。
【００４２】
続いて、ゲート電極３５及びフィールド酸化膜３３をマスクに使用して、加速エネルギー２０keV 、ドーズ量４×１０15atoms/cm2 の条件で燐イオンをシリコン基板３１に注入して、浅い不純物導入層を形成する。
次に、全体に膜厚１５０nmのSiO2層をＣＶＤにより成長した後に、そのSiO2層をエッチングバックしてSiO2層をゲート電極３５及び保護膜３６の側壁にのみ残す。その側壁に残ったSiO2層を以下にサイドウォール３７という。
【００４３】
続いて、ゲート電極３５、サイドウォール３７、保護膜３６及びフィールド酸化膜３３をマスクに使用して、加速エネルギー７０keV 、ドーズ量４×１０15atoms/cm2 の条件で砒素イオンをシリコン基板３１に注入して、ゲート電極３５及びサイドウォール３７の両外側に深い不純物導入層を形成する。
その後、窒素雰囲気でシリコン基板３１を８５０℃の温度で４０分間加熱することによって、浅い不純物導入層と深い不純物導入層を活性化してＬＤＤ構造の不純物拡散層３８ｓ、３８ｄを形成する。
【００４４】
以上の工程によって図７(a) に示したｎ型ＭＯＳトランジスタの基本的な構造が形成される。
その後に、ゲート電極３５、サイドウォール３７に覆われない不純物拡散層３８ｓ、３８ｄの表面にシリサイド膜を形成してもよい。
続いて、層間絶縁層３９としてSiO2とＢＰＳＧをＣＶＤによってそれぞれ５０nm、３５０nmの厚さとなるように順に成長する。その後に、シリコン基板３１及びその上の各層を窒素雰囲気で８５０℃の温度で４０分間アニールする。
【００４５】
続いて、スパッタによって酸化イリジウムを５０nm、プラチナを１５０nmの厚さに形成し、これにより下部電極４０を形成する。
また、Pb1.1(Zr0.45,Ti0.55)1O3 をニメトキシエタノール溶剤に１５wt％含ませたＰＺＴゾル・ゲル溶液を下部電極４０上にスピンコーティングし、その後に温度３７０℃で３０分間加熱処理して膜厚７０nmのＰＺＴを形成し、これを４回繰り返す。これにり形成された膜厚２８０nmのＰＺＴ膜は、７００℃、１分間の熱処理により結晶化されて誘電体膜４１として使用される。
【００４６】
さらに、誘電体膜４１上に上部電極４２としてプラチナをスパッタにより１７５nmの厚さに形成する。これにより図７(a) の状態が得られる。
次に、図７(b) に示すように、上部電極４２、誘電体層４１、下部電極４０のパターニングを行う。即ち、上部電極４２の上にレジストパターンを形成し、Cl2 をエッチャントとして使用するプラズマエッチングによって上部電極４２を５０×５０μｍ2 の平面形状にする。さらに、別なレジストパターンとエッチングを用いてＰＺＴの誘電体層４１をパターニングした後に、さらに別なレジストパターンとエッチングを用いて下部電極４０のパターンを画定する。
【００４７】
これらの２回のパターニングの後には、それぞれ酸素雰囲気で５００℃、６０分の条件でＰＺＴ層をアニールしてＰＺＴ強誘電体層３２の層質を改善する。
以上によってキャパシタを構成する上部電極４２、ＰＺＴ誘電体層４１、下部電極４０の基本的なパターニングが終了する。
次に、ＴＥＯＳ（tetraethoxysilane : Si(OC2H5)4 )を用いる気相成長法によって、図７(c) に示すように、SiO2よりなるキャパシタ保護層４３を４００nmの厚さに成長し、そのキャパシタ保護層４３によってキャパシタ及びｎＭＯＳトランジスタを覆う。
【００４８】
このＴＥＯＳには水素が含まれているので、上部電極４２とＰＺＴ誘電体層４１は還元雰囲気に晒されることになる。
次に、図８(a) に示すように、キャパシタ保護層４３及び層間絶縁層３９をパターニングし、これにより、上部電極４２の上には第一の開口部４４ａを、下部電極４０上には第二の開口部４４ｂを、２つの不純物拡散層３８ｓ、３８ｄ上には第三及び第四の開口部４４ｓ、４４ｄを同時に形成する。
【００４９】
キャパシタ保護層４３及び層間絶縁層３９のエッチングガスとしてＣＨＦ3 などのフッ素と水素を含むガスを用い、エッチング装置としてはプラズマエッチング装置を使用する。このパターニングの際には、反応ガスに含まれた水素によって上部電極４２中の酸素が減少し、誘電体層４１が還元され易い。
以上のようなキャパシタ保護層４３の成長、キャパシタ保護層４３のエッチングの際に還元雰囲気に晒された上部電極４２、ＰＺＴよりなる誘電体層４１２はともに酸素が減少するので、上述したような残留分極電荷量が小さくなるとともに、上部電極４２の膜剥がれが生じ易くなる。
【００５０】
そこで、開口部形成工程の後に、図８(b) に示すように、大気圧の酸素雰囲気中で４００℃〜６００℃の温度範囲、好ましくは５００℃で６０分の条件でキャパシタをアニールして誘電体層４１と上部電極４２に酸素を供給する。これにより、誘電体層４１の酸素量の増加によって残留分極電荷量が初期の量に戻るとともに、プラチナよりなる上部電極４２が僅かに酸化されて誘電体層４１からの剥離が防止される。その上部電極４２が酸素密度が１×１０20atoms/cm3 以上である tOx から構成されることが好ましい。
【００５１】
その後に、SiO2保護層３４上及び第１〜第４の開口部４４ａ、４４ｂ、４４ｓ、４４ｄ内に、Ti層、TiN 層、Al層を順に２０nm、５０nm、６００nmの厚さに形成する。それらのTi層、TiN 層及びAl層は、通常のフォトリソグラフィーによってパターニングされ、これにより、図８(c) に示すように、第一の開口部４４ａを通してキャパシタの上部電極４２に接続される第一の配線４５ａと、第二の開口部４５ｂを通してキャパシタの下部電極４０に接続される第二の配線４５ｂと、第三の開口部４５ｓを通して不純物拡散層３８ｓに接続される第三の配線層４５ｓと、第四の開口部４４ｄを通して不純物拡散層３８ｄに接続される第四の配線層４５ｄが形成される。
【００５２】
上記した工程において、下部電極４１、誘電体層４１及び上部電極４２よりなるキャパシタの初期の残留分極電荷量と、キャパシタ保護膜４３の開口部４４ａ、４４ｂ形成直後のキャパシタの残留分極電荷量と、酸素アニール直後のキャパシタの残留分極電荷量と、配線４４ａ、４４ｂを形成した後のキャパシタの残留分極電荷量とを調べたところ図９のようになった。
【００５３】
即ち、キャパシタ保護膜４３を形成し、その一部をエッチングして開口部４４ａ，４４ｂを形成すると、残留分極電荷量が急激に減少し、酸素アニール後には残留分極電荷量が戻り、さらに配線を形成した後に残留分極電荷量が僅かに減少した。そして、配線４５ａ，４５ｂの形成後には実質的に残留分極電荷量は減少せずにその大きさが維持されることになる。
【００５４】
なお、上記した例ではキャパシタの強誘電体層としてＰＺＴを使用することについて説明したが、強誘電体としてＰＬＺＴ、ストロンチウム・チタン・酸素（ＳＴＯ）などの酸化誘電体材料も酸素が抜けて残留分極電荷量が減少し、リーク電流が増加し、上部電極が誘電体膜から剥離し易くなるおそれがあるので、そのような酸化誘電体膜を用いる場合にも上部電極に密度１×１０20atoms/cm3 以上の酸素を供給することが好ましい。
【００５５】
また、上述した上部電極、下部電極の材料としては、プラチナの他にルテニウム（Ru）、イリジウム（Ir）、パラジウム（Pd）、その他の貴金属を用いてもよい。
【００５６】
【発明の効果】
以上述べたように本発明によれば、酸化誘電体膜の上に形成されて少なくともプラチナからなる上部電極に含まれる酸素密度を１×１０20 atoms／cm3 以上にしたので、酸化誘電体膜から上部電極を剥離し難くすることができる。
また、その場合の酸化誘電体膜の酸素濃度は５×１０19atoms ／cm3 となるようにすると、ＦＲＡＭの動作を安定にする残留分極電荷量を得ることができる。
【図面の簡単な説明】
【図１】図１は、本発明に係るキャパシタの残留分極電荷量、上部電極剥離を確認するために使用したキャパシタの基本的構造を示す断面図である。
【図２】図２は、キャパシタの印加電圧と分極電荷量の関係を示す図である。
【図３】図３は、本発明に係るキャパシタの水素含有雰囲気中でのアニールを終えた後のキャパシタ構成膜中のＳＩＭＳ分析による組成分布図である。
【図４】図４は、本発明に係るキャパシタの酸素アニールを終えた後のキャパシタ構成膜中のＳＩＭＳ分析による組成分布図である。
【図５】図５は、本発明にかかるキャパシタの水素含有雰囲気中でのアニール後の上部電極中の酸素密度と、酸素含有雰囲気中でのアニール後の上部電極中の酸度密度を示す酸度濃度分布図である。
【図６】図６は、本発明に係るキャパシタを構成する酸化誘電体膜の残留分極電荷量と酸素密度の関係を示す図である。
【図７】図７は、本発明に係るキャパシタを採用するＦＲＡＭセルの製造工程を示す断面図（その１）である。
【図８】図８は、本発明に係るキャパシタを採用するＦＲＡＭセルの製造工程を示す断面図（その２）である。
【図９】図９は、図７、図８の工程に従って作成されるキャパシタの残留分極電荷量の変化を示す図である。
【図１０】図１０は、従来のＦＲＡＭセルの製造工程を示す断面図（その１）である。
【図１１】図１１は、従来のＦＲＡＭセルの製造工程を示す断面図（その２）である。
【符号の説明】
２１…下地膜、２２…下部電極、２３…誘電体膜、２４…上部電極、３１…Si基板、３２…ｐウェル、３３…フィールド酸化膜、３４…ゲート酸化膜、３５…ゲート電極、３６…保護膜、３７…サイドウォール、３８ｓ，３８ｄ…不純物拡散層、３９…層間絶縁膜、４０…下部電極、４１…誘電体膜、４２…上部電極、４３…キャパシタ保護膜、４４ａ，４４ｂ…開口部、４５ａ，４５ｂ…配線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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