(57)【特許請求の範囲】
【請求項１】
ＩＣカードの活性化を制御する電源制御信号とクロック制御信号とリセット制御信号とを出力するＩＣカード制御回路において、
ＩＣカードを活性化／非活性化する為の起動信号となり、論理レベルによってＩＣカードの活性化／非活性化を指示する制御信号を受信し、該受信した制御信号の論理レベルの遷移より第１の時間遅れて論理レベルが遷移する前記クロック制御信号を出力するクロック制御回路と、
前記制御信号を受信し、該受信した制御信号の論理レベルの遷移から前記第１の時間より長い第２の時間遅れて論理レベルが遷移する前記遅延信号を出力する遅延信号発生回路と、
前記制御信号または前記遅延信号の少なくとも一方が活性化を指示する論理レベルの場合に電源の供給を指示する論理レベルの前記電源制御信号を出力する電源制御回路と、
前記制御信号及び前記遅延信号が活性化を指示する論理レベルの場合にリセットを指示する論理レベルの前記リセット制御信号を出力するリセット制御回路とを有することを特徴とするＩＣカード制御回路。
【請求項２】
前記クロック制御回路及び前記遅延信号発生回路は、抵抗とコンデンサとを有するＣＲ時定数回路を含むことを特徴とする請求項１記載のＩＣカード制御回路。
【請求項３】
ＩＣカードの活性化を制御する電源制御信号とクロック制御信号とリセット制御信号とを出力するＩＣカード制御回路において、
ＩＣカードを活性化／非活性化する為の起動信号となり、論理レベルによってＩＣカードの活性化／非活性化を指示する制御信号を受信し、該受信した制御信号の論理レベルの遷移から第１の時間遅れて論理レベルが遷移する前記クロック制御信号を出力するクロック制御回路と、
前記クロック制御信号を受信し、該受信したクロック制御信号の論理レベルの遷移から第２の時間遅れて論理レベルが遷移する遅延信号を出力する遅延信号発生回路と、
前記制御信号または前記遅延信号の少なくとも一方が活性化を指示する論理レベルの場合に電源の供給を指示する論理レベルの前記電源制御信号を出力する電源制御回路と、
前記制御信号及び前記遅延信号が活性化を指示する論理レベルの場合にリセットを指示する論理レベルの前記リセット制御信号を出力するリセット制御回路とを有することを特徴とするＩＣカード制御回路。
【請求項４】
前記クロック制御回路及び前記遅延信号発生回路は、抵抗とコンデンサとを有するＣＲ時定数回路を含むことを特徴とする請求項３記載のＩＣカード制御回路。
【請求項５】
ＩＣカードの活性化を制御する電源制御信号とクロック制御信号とリセット制御信号とを出力するＩＣカード制御回路において、
外部から入力され、ＩＣカードを活性化／非活性化する為の起動信号となり、論理レベルによってＩＣカードの活性化／非活性化を指示する制御信号の論理レベルが遷移したことに応じて論理レベルが遷移し、該遷移後の論理レベルが第１の期間維持される第１遅延信号を出力する第１遅延信号発生回路と、
前記第１遅延信号発生回路に接続され、前記第１の期間が経過して前記第１の遅延信号の論理レベルが遷移したことに応じて論理レベルが遷移するクロック制御信号を出力するクロック制御信号発生回路と、
前記制御信号の論理レベルが遷移したことに応じて論理レベルが遷移し、該遷移後の論理レベルが前記第１の期間よりも長い第２の期間維持される第２遅延信号を出力する第２遅延信号発生回路と、
前記第２遅延信号発生回路に接続され、前記第２の期間が経過して前記第２の遅延信号の論理レベルが遷移したことに応じて論理レベルが遷移する第１信号を出力する第１信号発生回路と、
前記制御信号または前記第１信号の少なくとも一方が活性化を指示する論理レベルの場合に電源の供給を指示する論理レベルの前記電源制御信号を生成する電源制御回路と、
前記制御信号及び前記第１信号が活性化を指示する論理レベルの場合にリセットを指示する論理レベルの前記リセット制御信号を生成するリセット制御回路とを有することを特徴とするＩＣカード制御回路。
【請求項６】
請求項５記載のＩＣカード制御回路は、更に、前記第１信号と前記制御信号もしくは、前記クロック制御信号と前記制御信号のいずれか一方の組み合わせの信号を受信し、前記制御信号の論理レベルが遷移したことを示す動作開始信号を前記第１遅延信号発生回路及び前記第２遅延信号発生回路に出力する論理回路を有することを特徴とするＩＣカード制御回路。
【請求項７】
前記論理回路は、排他的論理ゲートであることを特徴とする請求項６記載のＩＣカード制御回路。
【請求項８】
ＩＣカードの活性化を制御する電源制御信号とクロック制御信号とリセット制御信号とを出力するＩＣカード制御回路において、
ＩＣカードを活性化／非活性化する為の起動信号となり、論理レベルによってＩＣカードの活性化／非活性化を指示する外部制御信号から生成された内部制御信号の論理レベルが遷移したことに応じて論理レベルが遷移し、該遷移後の論理レベルが第１の期間維持される第１遅延信号を出力する第１遅延信号発生回路と、
前記第１遅延信号発生回路に接続され、前記第１の期間が経過して前記第１遅延信号の論理レベルが遷移したことに応じて論理レベルが遷移するクロック制御信号を出力するクロック制御信号発生回路と、
前記内部制御信号の論理レベルが遷移したこと応じて論理レベルが遷移し、該遷移後の論理レベルが前記第１の期間よりも長い第２の期間維持される遅延信号を出力する第２遅延信号発生回路と、
前記第２遅延信号発生回路に接続され、前記第２の期間が経過して前記第２遅延信号の論理レベルが遷移したことに応じて論理レベルが遷移する第１信号を出力する第１信号発生回路と、
前記内部制御信号及び前記第１信号の少なくとも一方が活性化を指示する論理レベルの場合に電源の供給を指示する論理レベルの前記電源制御信号を出力する電源制御回路と、
前記内部制御信号及び前第１信号が活性化を指示する論理レベルの場合にリセットを指示する論理レベルの前記リセット制御信号を出力するリセット制御回路と、
前記第１信号及び前記外部制御信号を受信し、前記外部制御信号から前記内部制御信号を生成する内部制御信号生成回路であって、前記第１信号を受信していない間は、前記外部制御信号の論理レベルが遷移したことに応じて前記内部制御信号の論理レベルを遷移させ、前記第１信号を受信している間は前期外部制御信号の論理レベルに関わらず前記内部制御信号の論理レベルを維持する内部制御信号発生回路とを有することを特徴とするＩＣカード制御回路。
【請求項９】
請求項８記載のＩＣカード制御回路は、更に、前記内部制御信号と前記クロック制御信号を受信して、前記内部制御信号の論理レベルが遷移したことを示す動作開始信号を、前記第１遅延信号発生回路及び前記第２遅延信号発生回路に出力する論理回路を有することを特徴とするＩＣカード制御回路。
【請求項１０】
前記論理回路は、排他的論理ゲートであることを特徴とする請求項９記載のＩＣカード制御回路。
【請求項１１】
ＩＣカードの活性化を制御する電源制御信号とクロック制御信号とリセット制御信号とを出力するＩＣカード制御回路において、
ＩＣカードを活性化／非活性化する為の起動信号となり、論理レベルによってＩＣカードの活性化／非活性化を指示する外部制御信号の論理レベルが遷移したことに応じて論理レベルに遷移し、該遷移後の論理レベルが第１の期間維持される第１遅延信号を出力する第１遅延信号発生回路と、
前記第１遅延信号発生回路に接続され、前記第１の期間が経路して前記第１遅延信号の論理レベルが遷移したことに応じて論理レベルが遷移するクロック制御信号を出力するクロック制御信号発生回路と、
前記第１遅延信号発生回路に接続され、前記第１の期間が経過して前記第１遅延信号の論理レベルが遷移したことに応じて論理レベルに遷移し、該遷移後の論理レベルが第２の期間維持される第２遅延信号を出力する第２遅延信号発生回路と、
前記第２遅延信号発生回路に接続され、前記第２の期間が経過して前記第２遅延信号の論理レベルが遷移したことに応じて論理レベルが遷移する第１信号を出力する第１信号発生回路と、
前記外部制御信号及び前記第１信号の少なくとも一方が活性化を指示する論理レベルの場合に電源の供給を指示する論理レベルの前記電源制御信号を出力する電源制御回路と、
前記外部制御信号及び前記第１信号が活性化を指示する論理レベルの場合にリセットを指示する論理レベルの前記リセット制御信号を出力するリセット制御回路とを有することを特徴とするＩＣカード制御回路。
【請求項１２】
ＩＣカードの活性化を制御する電源制御信号とクロック制御信号とリセット制御信号とを出力するＩＣカード制御回路において、
ＩＣカードを活性化／非活性化する為の起動信号となり、論理レベルによってＩＣカードの活性化／非活性化を指示する外部制御信号から生成された内部制御信号の論理レベルが遷移したこと応じて論理レベルが遷移し、該遷移後の論理レベルが第１の期間維持される第１遅延信号を出力する第１遅延信号発生回路と、
前記第１遅延信号発生回路に接続され、前記第１の期間が経過して前記第１遅延信号の論理レベルが遷移したことに応じて論理レベルが遷移するクロック制御信号を出力するクロック制御信号発生回路と、
前記第１遅延信号発生回路に接続され、前記第１の期間が経過して前記第１遅延信号の論理レベルが遷移したことに応じて論理レベルが遷移し、該遷移後の論理レベルが第２の期間維持される第２遅延信号を出力する第２遅延信号発生回路と、
前記第２遅延信号発生回路に接続され、前記第２の期間が経過して前記第２遅延信号の論理レベルが遷移したことに応じて論理レベルが遷移する第１信号を出力する第１信号発生回路と、
前記外部制御信号及び前記第１信号の少なくとも一方が活性化を指示する論理レベルの場合に電源の供給を指示する論理レベルの前記電源制御信号を出力する電源制御回路と、
前記外部制御信号及び前記第１信号が活性化を指示する論理レベルの場合にリセットを指示する論理レベルの前記リセット制御信号を出力するリセット制御回路と、
前記第１信号及び前記外部制御信号を受信し、前記外部制御信号から前記内部制御信号を生成する内部制御信号生成回路であって、前記第１信号を受信していない間は、前記外部制御信号の論理レベルが遷移したことに応じて前記内部制御信号の論理レベルを遷移させ、前記第１信号を受信している間は前記外部制御信号の状態に関わらず前記内部制御信号の論理レベルを維持する内部制御信号生成回路とを有することを特徴とするＩＣカード制御回路。
【請求項１３】
ＩＣカードの活性化を制御する電源制御信号とクロック制御信号とリセット制御信号とを出力するＩＣカード制御回路において、
外部から入力され、ＩＣカードを活性化／非活性化する為の起動信号となり、論理レベルによってＩＣカードの活性化／非活性化を指示する制御信号が活性化を指示する論理レベルの時に入力されるクロックパルスをカウントするカウンタであって、前記クロックパルスを第１の数カウントすることにより第１の信号を出力し、前記クロックパルスを前記第１数より大きい第２の数カウントすることにより第２の信号を出力するカウンタと、
前記第１の信号に応じて前記クロックパルスの前記ＩＣカードへの供給を指示するクロック制御信号を出力するクロック制御信号発生回路と、
前記第２の信号に応じて第３の信号を出力する信号出力回路と、
前記制御信号または前記第３の信号の少なくとも一方が活性化を指示する論理レベルの場合に電源の供給を指示する論理レベルの前記電源制御信号を出力する電源制御回路と、
前記制御信号及び前記第３の信号が活性化を指示する論理レベルの場合にリセットを指示する論理レベルの前記リセット制御信号を出力するリセット制御回路とを有することを特徴とするＩＣカード制御回路。
【請求項１４】
ＩＣカードの活性化を制御する電源制御信号とクロック制御信号とリセット制御信号とを出力するＩＣカード制御回路において、
ＩＣカードを活性化／非活性化する為の起動信号となり、論理レベルによってＩＣカードの活性化／非活性化を指示する外部制御信号から生成された内部制御信号が活性化を指示する論理レベルの時に入力されるクロックパルスをカウントするカウンタであって、前記クロックパルスを第１の数カウントすることにより第１の信号を出力し、前記クロックパルスを前記第１の数より大きい第２の数カウントすることにより第２の信号を出力するカウンタと、
前記第１の信号に応じて前記クロックパルスの前記ＩＣカードへの供給を指示するクロック制御信号を出力するクロック制御信号発生回路と、
前記第２の信号に応じて第３の信号を出力する信号出力回路と、
前記制御信号または前記第３の信号の少なくとも一方が活性化を指示する論理レベルの場合に電源の供給を指示する論理レベルの前記電源制御信号を出力する電源制御回路と、
前記制御信号及び前記第３の信号が活性化を指示する論理レベルの場合にリセットを指示する論理レベルの前記リセット制御信号を出力するリセット制御回路と、
前記第３の信号及び前記外部制御信号を受信し、前記外部制御信号から前記内部制御信号を生成する内部制御信号生成回路であって、前記第３の信号を受信していない間は、前記外部制御信号の論理レベルが遷移したことに応じて前記内部制御信号の論理レベルを遷移させ、前記第３の信号を受信している間は前記外部制御信号の論理レベルに関わらず前記内部制御信号の論理レベルを維持する内部制御信号生成回路とを有することを特徴とするＩＣカード制御回路。
【請求項１５】
電源制御信号とクロック制御信号とリセット制御信号とによりＩＣカードの活性化を制御するＩＣカード制御システムにおいて、
ＩＣカードを活性化／非活性化する為の起動信号となり、論理レベルによってＩＣカードの活性化／非活性化を指示する制御信号に応じて該制御信号の論理レベルの遷移から第１の期間遅れて論理レベルが遷移する前記クロック制御信号を出力するクロック制御回路と、
前記制御信号に応じて該制御信号の論理レベルの遷移から前記第１の期間より長い第２の期間遅れて論理レベルが遷移する前記遅延信号を出力する遅延信号発生回路と、
前記制御信号または前記遅延信号の少なくとも一方が活性化を指示する論理レベルの場合に電源の供給を指示する論理レベルの前記電源制御信号を出力する電源制御回路と、
前記制御信号及び前記遅延信号が活性化を指示する論理レベルの場合にリセットを指示する論理レベルの前記リセット制御信号を出力するリセット制御回路と、
ＩＣカードの電源端子に対応する第１の端子と、
前記ＩＣカードのクロック端子に対応する第２の端子と、
前記ＩＣカードのリセット端子に対応する第３の端子と、
前記ＩＣカードの入出力端子に対応する第４の端子と、
前記電源制御回路と前記第１の端子との間に接続され、電源の供給を指示する論理レベルの前記電源制御信号に応じて前記第１の端子および前記第４の端子に電源電圧を与える電源電圧供給回路と、
クロック信号を発生する発振回路と、
前記発振回路と前記クロック制御回路と前記第２の端子とに接続され、活性化を指示する論理レベルの前記クロック制御信号に応じて前記クロック信号を前記第２の端子に供給する第１の論理回路と、
ＩＣカードが挿入されたことを検知した時に、ＩＣカードが挿入されたことを検知したことを指示する論理レベルを有するカードイン検出信号を出力するカードイン検出回路と、
前記カードイン検出回路と前記リセット制御回路と前記第３の端子とに接続され、ＩＣカードの挿入を検知したことを指示する論理レベルの前記カードイン検出信号とリセットを指示する論理レベルの前記リセット制御信号とに基づき前記第３の端子にリセット信号を供給する第２の論理回路とを有することを特徴とするＩＣカード制御システム。
【発明の詳細な説明】
技術分野
本発明は、ＩＣカードの動作状態を制御するＩＣカード制御回路およびＩＣカード制御システムに関するものである。
背景技術
従来ＩＣカードの情報を読み出す、あるいはＩＣカードへ情報を書き込むあめのＩＣカード制御回路として、ＩＣカードリーダ／ライタと称されるものがある。従来このＩＣカードリーダ／ライタは、主にＡＴＭやＰＯＳ端末に組み込まれるものであった。
しかしながら、このような従来のＩＣカードリーダ／ライタはＡＴＭやＰＯＳ端末に組み込まれているので、ＩＣカードを使用するための用途がＡＴＭやＰＯＳ端末に限定されてしまう。また従来のＩＣカードリーダ／ライタならびにＩＣカードは、ＡＴＭやＰＯＳ端末専用に設計する必要があるため、初期投資が膨大になってしまう。以上のような理由から、ＩＣカードの普及が妨げられていた。
この問題を解決するために、最近ではパーソナルコンピュータ（以下、パソコンと略称する。）と接続することができる小型のＩＣカードリーダ／ライタが作られている。すなわち、汎用性を持ったＩＣカードリーダ／ライタが作られている。
発明の開示
本発明は上述した問題点を解決するために考え出されたものであり、その代表的なものは、ＩＣカードを活性化／非活性化する為の起動信号となる制御信号を受信し、該受信した制御信号を第１の時間遅延させて、該遅延させた制御信号をクロック制御信号として出力するクロック制御回路と、前記制御信号を前記第１の時間より長い第２の時間遅延させて、該遅延させた制御信号を遅延信号として出力する遅延信号発生回路と、前記制御信号及び前記遅延信号のいずれか一方の信号に応答して、電源制御信号を出力する電源制御回路と、前記制御信号及び前記遅延信号の双方に応答して、リセット制御信号を出力するリセット制御回路とを設けたものである。
本発明の代表的なものによれば、パソコン等のホストからの１つの制御信号と、この制御信号から第１の期間および第２の期間遅延している２つの信号とから、ＩＣカードの動作状態を制御するための各種信号を生成している。
すなわち上記各種信号は、制御信号に基づいてハード的に生成される。
【図面の簡単な説明】
図１は、本発明の第１の実施の形態を示すブロック図である。
図２は、本発明のＩＣカード制御回路の接続関係の一例を示す図である。
図３は、ＩＣカード活性化／非活性化シーケンスを示す図である。
図４は、本発明の第１の実施の形態を示す回路図である。
図５は、図４に示す回路の動作を説明するタイムチャートである。
図６は、本発明の第１の実施の形態の変形例１を示す回路図である。
図７は、図６に示す回路の動作を説明するタイムチャートである。
図８は、本発明の第１の実施の形態の変形例２を示す回路図である。
図９は、本発明の第１の実施の形態の変形例３を示す回路図である。
図１０は、図９に示す回路の動作を説明するタイムチャートである。
図１１は、本発明の第１の実施の形態の変形例４を示す回路図である。
図１２は、図４に示す回路の動作を説明するタイムチャートである。
図１３は、本発明の第２の実施の形態を示すブロック図である。
図１４は、本発明の第２の実施の形態を示す回路図である。
図１５は、図１４に示す回路の動作を説明するタイムチャートである。
図１６は、本発明の第３の実施の形態を示すブロック図である。
図１７は、本発明の第３の実施の形態を示す回路図である。
図１８は、図１７に示す回路の動作を説明するタイムチャートである。
図１９は、本発明の第３の実施の形態の変形例１を示す回路図である。
図２０は、図１９に示す回路の動作を説明するタイムチャートである。
図２１は、本発明の第３の実施の形態の変形例２を示す回路図である。
図２２は、図２１に示す回路の動作を説明するタイムチャートである。
図２３は、本発明の第３の実施の形態の変形例３を示す回路図である。
図２４は、本発明の第３の実施の形態の変形例４を示す回路図である。
図２５は、図２４に示す回路の動作を説明するタイムチャートである。
図２６は、本発明の第３の実施の形態の変形例５を示す回路図である。
図２７は、本発明の第３の実施の形態の変形例６を示す回路図である。
図２８は、図２７に示す回路の動作を説明するタイムチャートである。
図２９は、本発明の第４の実施の形態を示す回路図である。
図３０は、本発明の第４の実施の形態の変形例１を示す回路図である。
図３１は、本発明の第４の実施の形態の変形例２を示す回路図である。
図３２は、本発明の第４の実施の形態の変形例３を示す回路図である。
図３３は、本発明の第５の実施の形態を示す回路図である。
図３４は、図３３に示す回路の動作を説明するタイムチャートである。
図３５は、本発明の第５の実施の形態の変形例を示す回路図である。
図３６は、図３５に示す回路の動作を説明するタイムチャートである。
発明を実施するための最良の形態
図２は、本発明の理解を容易にするための図であり、ＩＣカードリーダ／ライタ２０７、ＩＣカード２１５、ホストコンピュータ２０１、インターフェイス回路２０５ならびに本発明に係るＩＣカード制御回路２０３の接続関係の一例を示す図である。
ＩＣカード２１５は、図２に示すようにＶＣＣ端子、ＣＬＫ端子、ＲＳＴ端子およびＩ／Ｏ端子等を有している。ＩＳＯ規格で定められているシーケンスで、これらの端子に信号が与えられることにより、ＩＣカード２１５は活性化され、また非活性化される。
ＩＣカードリーダ／ライタ２０７は、本発明に係るＩＣカード制御回路２０３、ボルテージレギュレータ２０９、発振器２１１、カードイン検出回路２１３、インターフェイス回路２０５、プルアップ抵抗２１７、アンドゲート２１９、アンドゲート２２１を有し、ＩＣカード２１５の各端子にＩＳＯ規格で定められているシーケンスで信号を与える。
ＩＣカード制御回路２０３は、ＩＣカード２１５へ電源ＶＣＣを供給するか否かを制御するＶＣＣｏｎ信号、ＩＣカード２１５へクロックパルスＣＬＫを供給するか否かを制御するＣＬＫｏｎ信号およびＩＣカード２１５へリセット信号ＲＳＴを供給するか否かを制御するＲＳＴｏｎ信号を出力する。ＩＣカード制御回路２０３の詳細動作については後述する。
ボルテージレギュレータ２０９は、ＶＣＣｏｎ信号に応答して電源ＶＣＣを生成し、電源ＶＣＣをＩＣカード２１５へ供給する。また、ボルテージレギュレータ２０９が電源ＶＣＣを生成すると、ＩＣカード２１５のＩ／Ｏ端子がプルアップ抵抗２１７を介してＨレベル（例えば５Ｖ）にプルアップされる。
発振回路２１１は、所定の周波数を有する発振信号を生成する。アンドゲート２１９は、この発振信号とＣＬＫｏｎ信号との論理積動作を行い（アンド動作を行う）、その結果をＣＬＫ信号としてＩＣカード２１５のＣＬＫ端子に供給する。
アンドゲート２１１は、ＲＳＴｏｎ信号とＣＡＲＤｉｎ信号との論理積動作を行い、その結果をリセット信号ＲＳＴとしてＩＣカード２１５のＲＳＴ端子に供給する。
カードイン検出回路２１３は、ＩＣカードリーダ／ライタ２０７にＩＣカード２１５が挿入されたことを検出して、その結果をＣＡＲＤｉｎ信号としてアンドゲート２２１およびＩＣカード制御回路２０３へ供給する。
インターフェイス回路２０５は、ＩＣカード２１５側およびＩＣカードリーダ／ライタ２０７側で扱われるシリアルデータの信号レベル（例えば０Ｖ〜５Ｖ）を、ホストコンピュータ側に扱われるデータの信号レベル（例えば−１０Ｖ〜＋１０Ｖ）に、またはホストコンピュータ側で扱われるデータの信号レベルをＩＣカード２１５側およびＩＣカードリーダ／ライタ２０７側で扱われるシリアルデータの信号レベルに変換する。また、このインターフェイス回路２０５は、ホストコンピュータから出力されるＣｏｎｔｒｏｌ信号のレベルをＩＣカードリーダ／ライタ２０７側で使用する信号レベルに変換する。
ホストコンピュータ２０１は、ＩＣカード２１５からのシリアルデータを受信し、受信したデータの処理を行う、あるいはＩＣカード２１５へシリアルデータを送信する。さらにホストコンピュータ２０１は、ＩＣカードリーダ／ライタ２０７の動作を制御するためのＣｏｎｔｒｏｌ信号を出力する。
ＩＣカード２１５は、以上のようなＩＣカードリーダ／ライタ２０７を使用して、図３に示すＩＳＯ規格で定められているシーケンスに従い活性化／非活性化が制御される。
ＩＳＯ規格で定められているＩＣカードを活性化／非活性化するシーケンスは、以下の通りである。（図３参照）
１．ＩＣカードをＩＣカードリーダ／ライタに挿入する。
２．ＩＣカードリーダ／ライタからＩＣカードへ電源（ＶＣＣ）を供給する。
３．ＩＣカードリーダ／ライタからＩＣカードへクロックパルス（ＣＬＫ）を供給する。（時刻Ｔ０）
４．遅くとも時刻Ｔ０から２００クロックサイクル（＝２００周期）以内にＩＣカードのＩ／Ｏ端子を”Ｈ”レベルにセットする。
５．時刻Ｔ０から４００００クロックサイクル以上ＩＣカードのＲＳＴ端子を”Ｌ”レベルに維持し、その後”Ｈ”レベルにセットする。（時刻Ｔ１）
６．時刻Ｔ１から４００〜４００００クロックサイクル以内にＩＣカードのＩ／Ｏ端子からＡｎｓｗｅｒ ｔｏ Ｒｅｓｅｔ信号が出力される。
以上の手順によってＩＣカードが活性化される。また、ＩＣカードを非活性化する場合には活性化するときと逆の順番、つまりＲＳＴ，ＣＬＫ，ＶＣＣの順番でＩＣカードの各端子を”Ｌ”レベルにしてＩＣカードを非活性化する。ＩＣカードを非活性化するときは順番のみが規定されており、時間的な制限は規定されていない。
（第１の実施の形態）
次に本発明の第１の実施の形態を説明する。
図１は、本発明の第１の実施の形態を示すブロック図である。
図１に示すように、本発明は、第１遅延発生手段１０１と、第２遅延発生手段１０３と、電源供給制御手段１０５とリセット信号制御手段１０７とを有する。
第１遅延発生手段１０１は、パソコン等のホストからのＣｏｎｔｒｏｌ信号から第１の遅延信号を発生させる。そして、この第１遅延発生手段１０１が出力する第１の遅延信号は、ＩＣカード２１５にクロックパルスＣＬＫを供給するか否かを制御するＣＬＫｏｎ信号として使われる。第２の遅延発生手段は１０３は、Ｃｏｎｔｏｒｌ信号から第２の遅延信号を発生させる。
電源供給制御手段１０５は、Ｃｏｎｔｏｒｌ信号と第２遅延発生手段の出力（第２の遅延信号）を入力し、ＩＣカード２１５へ電源ＶＣＣを供給するか否かを制御するためのＶＣＣｏｎ信号を出力する。
リセット信号制御手段１０７は、Ｃｏｎｔｒｏｌ信号と第２遅延発生手段の出力（第２の遅延信号）を入力し、ＩＣカード２１５へリセット信号ＲＳＴを供給するか否かを制御するためのＲＳＴｏｎ信号を出力する。
図４は、図１に示すブロック図の具体的回路図である
図４に示すように、本発明は、Ｃｏｎｔｒｏｌ信号からＶＣＣｏｎ信号、ＣＬＫｏｎ信号、ＲＳＴｏｎ信号の各信号を生成する回路として、主に単安定マルチバイブレータ４０１、４０３とフリップ・フロップ４０５、４０７と抵抗Ｒ１、Ｒ２およびコンデンサＣ１、Ｃ２を使用している。すなわち、ＶＣＣｏｎ信号、ＣＬＫｏｎ信号、ＲＳＴｏｎ信号の各信号は、抵抗Ｒ１、Ｒ２の抵抗値とコンデンサＣ１、Ｃ２の容量値とで決まる時定数を利用して生成される。動作については後述する。
第１の単安定マルチバイブレータ４０１は、第１のフリップフロップ４０５のクロック端子に接続された出力端子Ｑと、プルダウンされたＡ端子と、２入力Ｅｘ．ＯＲゲート４０９の出力端子に接続されたＢ端子と、Ｈレベルにプルアップされたクリア端子ＣＬおよび抵抗Ｒ１およびコンデンサＣ１を接続する端子とを有する。
第１のフリップフロップ４０５は、ＪＫフリップフロップであり、ＨレベルにプルアップされたＪおよびＫ端子と、第１の単安定マルチバイブレータ４０１の出力端子Ｑに接続されたクロック端子と、ＣＡＲＤｉｎ信号が与えられるクリア端子Ｃ１と、２入力Ｅｘ．ＯＲゲート４０９の入力端子に接続された出力端子Ｑとを有する。
第２の単安定マルチバイブレータ４０３と第２のフリップフロップ４０７の接続関係は、第１の単安定マルチバイブレータ４０１および第１のフリップフロップ４０５の接続関係とほぼ同様であり、図４から容易に理解することができるので、説明を省略する。
２入力Ｅｘ．ＯＲゲート４０９は、Ｃｏｎｔｒｏｌ信号が与えられる第１の入力端子と、ＣＬＫｏｎ信号が与えられる第２の入力端子と、第１の単安定マルチバイブレータ４０１のＢ端子および第２の単安定マルチバイブレータ４０３のＢ端子に接続された出力端子とを有する。
２入力ＯＲゲート４１１は、Ｃｏｎｔｒｏｌ信号が与えられる第１の入力端子と第２のフリップロップの出力端子Ｑが接続された第２の入力端子と、ＶＣＣｏｎ信号が出力される出力端子とを有する。
２入力ＡＮＤゲート４１３は、Ｃｏｎｔｒｏｌ信号が与えられる第１の入力端子と、第２のフリップ・フロップ５の出力端子Ｑが接続された第２の入力端子と、ＲＳＴｏｎ信号が出力される出力端子とを有する。
上述のＶＣＣｏｎ信号は、そのままＩＣカードの電源として供給してもよいし、例えば図２に示すようにボルテージ・レギュレータ２０９のｏｎ／ｏｆｆの制御用の信号として利用してもよい。また、上述のＣＬＫｏｎ信号は例えば水晶発振器の発振をｏｎ／ｏｆｆする制御用の信号として利用してもよいし、図２に示すように発振器２１１（水晶発振器等）が出力するクロック信号の後段への転送を制御するアンドゲート２１９の入力信号として利用してもよい。また、上述のＲＳＴｏｎ信号は、そのままＩＣカード２１５のＲｅｓｅｔ／Ｓｅｔ信号（単に、リセット信号とも言う）として利用してもよいし、例えば図２に示すようにＲＳＴｏｎ信号とＣＡＲＤｉｎ信号の２つの信号を２入力ＡＮＤゲートに入力し、この２入力ＡＮＤゲートの出力をＩＣカード２１５のＲｅｓｅｔ／Ｓｅｔ信号として利用してもよい。しかし、ここではその構成は制限されない。
本実施の形態の中で説明した単安定マルチバイブレータ４０１、４０３やフリップ・フロップ４０５、４０７は、ＣＬ端子を有するものを一例として説明したが、ＣＬ端子が無いものを使用しても良く、遅延を発生させるのに必要な機能を設けているものであれば良い。
次に本発明の第１の実施の形態（図４）の動作を図５のタイムチャートを基に説明する。なお、図４の回路が図２に示すようなＩＣカードリーダ／ライタ２０７に組込まれたものとして説明する。
まず、ＩＣカード２１５を活性化する場合の動作について説明する。ＩＣカード２１５がＩＣカードリーダ／ライタ２０７に挿入されると、ＣＡＲＤｉｎ信号が”Ｈ”レベル（例えば５Ｖ）になる。ＣＡＲＤｉｎ信号が”Ｈ”レベルになると第１および第２のフリップ・フロップ４０５、４０７が動作状態になる。次に、Ｃｏｎｔｒｏｌ信号が”Ｈ”レベルになると、２入力Ｅｘ．ＯＲゲート４０９の出力（信号Ｓ１）も”Ｈ”レベルとなる。また、ＶＣＣｏｎ信号も”Ｈ”レベルとなる。信号Ｓ１の立ち上がりをトリガーとして、第１および第２の単安定マルチバイブレータ４０１、４０３は、Ｔｗ１，Ｔｗ２の時間だけ出力である信号Ｓ２，信号Ｓ３を”Ｈ”レベルとする。このＴｗ１，Ｔｗ２の時間は、第１および第２の単安定マルチバイブレータ４０１、４０３に接続された抵抗とコンデンサの値によってそれぞれ定められる。第１および第２の単安定マルチバイブレータ４０１、４０３として、沖電気製ＭＳＭ７４ＨＣ１２３Ａを使用した場合には、
Ｔｗ１は、およそＣ１×Ｒ１
Ｔｗ２は、およそＣ２×Ｒ２
となる。Ｔｗ１の時間経過後、第１のフリップフロップ４０５は、信号Ｓ２の立ち下がりを検出して”Ｈ”レベルを出力する。従って、ＣＬＫｏｎ信号が”Ｌ”レベル（例えば０Ｖ）から”Ｈ”レベルに反転する。ＣＬＫｏｎ信号が”Ｈ”レベルになると、２入力Ｅｘ．ＯＲゲートの出力である信号Ｓ１が”Ｌ”レベルになる。Ｔｗ２の時間経過後、第２のフリップ・フロップ４０７は、Ｓ３の立ち下がりを検出して、”Ｈ”レベルを出力する。すなわち、第２のフリップフロップの出力である信号Ｓ４を”Ｌ”レベルから”Ｈ”レベルに反転させる。そして信号Ｓ４が”Ｈ”レベルになるとＲＳＴｏｎ信号が”Ｈ”レベルになる。
前述したＩＳＯ規格よれば、ＩＣカード２１５にクロックパルスが供給されてからリセット信号ＲＳＴを”Ｈ”レベルに立ちあげるまでの時間は、４００００クロックサイクル以上でなければならないため、本発明の第１の実施の形態においては、Ｔｗ１＜Ｔｗ２、かつ（Ｔｗ２−Ｔｗ１）が４００００クロックサイクル以上となるように抵抗Ｒ１、Ｒ２の値とコンデンサＣ１、Ｃ２の容量値を調整しなければならない。一般にＩＣカードに供給する３．５７９５４５ＭＨｚのクロックパルスの場合、４００００クロックサイクルを時間に直すと約１１．２ｍｓとなる。つまりゲートの遅延や抵抗、コンデンサの許容誤差などを考慮して（Ｔｗ２−Ｔｗ１）を２０ｍｓとして設計すればＩＳＯ規格を満足することになる。Ｔｗ１，Ｔｗ２の時間を一例をあげて説明するとＴｗ１を２０ｍｓとし、Ｔｗ２を４０ｍｓとすればよく、これを満足するにはＣ１＝０．１μＦ，Ｒ１＝２００ＫΩ，Ｃ２＝０．１μＦ，Ｒ１＝４００ＫΩとすればよい。しかし、ここであげた抵抗の値とコンデンサの容量値は一例であって、この値に制限されるものではない。
前述した動作によってＶＣＣｏｎ信号，ＣＬＫｏｎ信号，ＲＳＴｏｎ信号の順番で”Ｈ”レベルになりＩＣカード２１５が活性化される。
次に、ＩＣカード２１５を非活性化させる場合の動作について説明する。ＩＣカード２１５を非活性化させる場合には、パソコン等のホストからのＣｏｎｔｒｏｌ信号を”Ｌ”レベルにする。Ｃｏｎｔｒｏｌ信号が”Ｌ”レベルになると信号Ｓ１が”Ｈ”レベルになり、また、ＲＳＴｏｎ信号が”Ｌ”レベルになる。信号Ｓ１の立ち上がりをトリガーとして、第１および第２の単安定マルチバイブレータ４０１、４０３は、Ｔｗ１，Ｔｗ２の時間だけ出力である信号Ｓ２，信号Ｓ３を”Ｈ”レベルとする。このＴｗ１，Ｔｗ２の時間は、前述したように第１および第２の単安定マルチバイブレータ４０１、４０３に接続された抵抗Ｒ１、Ｒ２とコンデンサＣ１、Ｃ２の値によってそれぞれ定められる。Ｔｗ１の時間経過後、第１のフリップフロップ４０５は、信号Ｓ２の立ち下がりを検出して”Ｌ”レベルを出力する。従って、ＣＬＫｏｎ信号が”Ｈ”レベルから”Ｌ”レベルに反転する。ＣＬＫｏｎ信号が”Ｌ”レベルになると、２入力Ｅｘ．ＯＲゲートの出力である信号Ｓ１が”Ｌ”レベルになる。Ｔｗ２の時間経過後、第２のフリップ・フロップ４０７は、Ｓ３の立ち下がりを検出して、”Ｌ”レベルを出力する。すなわち、第２のフリップフロップの出力である信号Ｓ４を”Ｈ”レベルから”Ｌ”レベルに反転させる。そして信号Ｓ４が”Ｌ”レベルになるとＶＣＣｏｎ信号が”Ｌ”レベルになる。
以上の動作によってＲＳＴｏｎ信号，ＣＬＫｏｎ信号，ＶＣＣｏｎ信号の順番で”Ｌ”レベルになりＩＣカードが非活性化される。
最後にＩＣカード２１５をＩＣカードリーダ／ライタ２０７から抜き（ＣＡＲＤｉｎ信号が”Ｌ”レベルになる）処理が終了する。なお、非活性化されたＩＣカード２１５をＩＣカードリーダ／ライタ２０７に挿入したまま再度ＩＣカード２１５を活性化してもよい。
（第１の実施の形態の変形例１）
第１の実施の形態については前述したように、第１および第２の単安定マルチバイブレータ４０１、４０３が２入力Ｅｘ．ＯＲゲート４０９の出力である信号Ｓ１の立ち上がりで”Ｈ”レベルを出力する構成を説明したが、本発明は、図４の回路に限定されるものではなく、種々様々な変更が可能である。例えば、図６に示す回路図のように、２入力Ｅｘ．ＯＲゲート４０９の代りに２入力Ｅｘ．ＮＯＲゲート６０９を用いても良い。この場合、第１および第２の単安定マルチバイブレータ４０１、４０３のＡ端子には、２入力Ｅｘ．ＮＯＲゲート６０９の出力である信号Ｓ１が与えられ、第１および第２の単安定マルチバイブレータ４０１、４０３のＢ端子が”Ｈ”レベルにプルアップされる。以上のようにすれば、第１および第２の単安定マルチバイブレータ４０１、４０３の出力である信号Ｓ２、Ｓ３は、２入力Ｅｘ．ＮＯＲゲート６０９の立ち下がりで”Ｈ”レベルになる。
この図６に示す回路の動作を示すタイムチャートは、図７に示す通りであるが、図５に示すタイムチャートとの違いは、信号Ｓ１の立ち下がりでＶＣＣｏｎ信号、ＣＬＫｏｎ信号、ＲＳＴｏｎ信号が制御される点であり、他の動作については図４に示す回路と同じであり、かつその動作は容易に理解できるものである。従って、図６に示す回路の動作についての説明は、省略する。
（第１の実施の形態の変形例２）
また、本発明の第１の実施の形態は図８に示す回路図のように、第１および第２の単安定マルチバイブレータ４０１、４０３のクリア端子ＣＬにＣＡＲＤｉｎ信号を入力するように構成してもよい。なおこの図８に示す回路の動作を示すタイムチャートは、図５に示すタイムチャートと同じであるので、図８に示す回路の動作についての説明は、省略する。
（第１の実施の形態の変形例３）
また、本発明の第１の実施の形態は図９に示す回路図のように、２入力Ｅｘ．ＯＲゲート４０９の第２の入力端子に、ＣＬＫｏｎ信号の代りに信号Ｓ４を入力するようにしても良い。そのタイムチャートは、図１０に示す通りである。
（第１の実施の形態の変形例４）
また、本発明の第１の実施の形態は図１１に示す回路図のように、ＪＫフリップ・フロップである第１および第２のフリップ・フロップ４０５、４０７の代りに、トリガー立ち下がり検出型のＤフリップ・フロップ１１０５、１１０７を使用しても良い。この場合、Ｄフリップ・フロップ１１０５、１１０７のデータ端子ＤにはＣｏｎｔｒｏｌ信号が与えられる。この図１１に示す回路のタイムチャートは図５に示すタイムチャートと同じであるので説明は省略する。
以上説明したように、本発明の第１の実施の形態およびその変形例によれば、パソコン等のホストからのＣｏｎｔｒｏｌ信号が１つだけであっても（制御線が１本だけであっても）ＣＰＵを内蔵せずに、ＩＳＯ規格で定められたＩＣカードの活性化／非活性化のシーケンスを特殊な場合を除けば満足することができる。したがって、ＣＰＵを内蔵する必要が無いためにファームウェアの開発費や、ＣＰＵやメモリなどの高価な部品が必要でなくなるためＩＣカードリーダ／ライタ（ＩＣカード制御回路およびＩＣカード制御システム）の製造コストを抑えることができる。また、実施の形態において説明した単安定マルチバイブレータ等の標準ロジックＩＣは、ＣＰＵやメモリなどと比較して小型であるために、より小型化されたＩＣカードリーダ／ライタ（ＩＣカード制御回路およびＩＣカード制御システム）が要求される用途、例えばノート型パソコン等の内部空間の少ない装置へのＩＣカードリーダ／ライタ（ＩＣカード制御回路およびＩＣカード制御システム）の組み込みにも対応できるといった効果が期待できる。
また、ＩＣカードに供給するクロックパルスの周波数は、主として３．５７９５４５ＭＨｚと４．９１５２ＭＨｚであり、また、ＩＳＯ規格ではＭａｘ．５ＭＨｚと規定されている。そのため、Ｔｗ１とＴｗ２の時間を、ＩＣカードに供給するクロックパルスの周波数が３．５７９５４５ＭＨｚである場合に設定しておけば、ＩＣカードへ供給するクロックパルスの周波数が３．５７９５４５ＭＨｚ〜５ＭＨｚの範囲であれば遅延時間を変更する必要が無い。従って、ＩＣカードへ供給するクロックパルスの周波数が３．５７９５４５ＭＨｚ〜５ＭＨｚの範囲においては、同一回路でＩＣカードの活性化／非活性化を実現できるといった効果が期待できる。
（第２の実施の形態）
本発明の第１の実施の形態の場合には、Ｃｏｎｔｒｏｌ信号を”Ｈ”レベルから”Ｌ”レベルにした後にすぐに再度”Ｈ”レベルにした場合には、ＩＳＯ規格で決められたＩＣカード２１５の活性化／非活性化のシーケンスに準拠しなくなる場合がある。その時の動作について図１２のタイムチャートを基に説明する。
まずＩＣカード２１５をＩＣカードリーダ／ライタ２０７に挿入する。続いてＣｏｎｔｒｏｌ信号を”Ｌ”レベルから”Ｈ”レベルにして、ＩＣカードを図１２に示すタイムチャートのように活性化する。ここまでの動作は、図５のタイムチャートと同じである。次に、Ｃｏｎｔｒｏｌ信号が”Ｈ”レベルから”Ｌ”レベルになると、信号Ｓ１が”Ｈ”レベルとなり、またＲＳＴｏｎ信号が”Ｌ”レベルになる。信号Ｓ１が”Ｈ”レベルになると、本来ならその立ち上がりで第１および第２の単安定マルチバイブレータ４０１、４０３は、信号Ｓ２および信号Ｓ３をＴｗ１およびＴｗ２の間”Ｈ”レベルとする。しかし、信号Ｓ３が立ち下がる前にＣｏｎｔｒｏｌ信号が”Ｈ”レベルになる（Ｃｏｎｔｒｏｌ信号が”Ｌ”レベルから”Ｈ”レベルになる時間をＴとする。）と信号Ｓ１が再び”Ｈ”レベルになる。この信号Ｓ１の立ち上がりをトリガーとして、第１および第２の単安定マルチバイブレータ４０１、４０３は、”Ｈ”レベルを出力するため、信号Ｓ２は再度Ｔｗ１の間”Ｈ”レベルとなる。しかし、信号Ｓ３は”Ｈ”レベルから”Ｌ”レベルに立ち下がらないうちに信号Ｓ１が”Ｈ”レベルになったため、信号Ｓ１の立ち上がりから更にＴｗ２の間（Ｔ＋Ｔｗ２）”Ｈ”レベルを維持することになる。つまり、時間Ｔが時間Ｔｗ２よりも短い場合、信号Ｓ２は、信号Ｓ１が”Ｈ”レベルへ立ち上がったことに応答してその都度”Ｌ”レベルから”Ｈ”レベルになるが、信号Ｓ３は、１度しか”Ｌ”レベルから”Ｈ”レベルに立ち上がらない。このため、ＶＣＣｏｎ信号，ＣＬＫｏｎ信号，ＲＳＴｏｎ信号の波形は、ＩＳＯ規格で定められたＩＣカードの活性化／非活性化のシーケンスに準拠しないものとなってしまう。
そこで、上述の点を改善するため図１３に示す回路を考えた。
図１３は、本発明の第２の実施の形態を示すブロック図である。
図１３に示すように、本発明の第２の実施の形態は、ホスト信号制御手段１３０１を設け、このホスト信号制御手段１３０１の出力をＣｏｎｔｒｏｌ信号の代りに使用するように構成したものである。
ホスト信号制御手段１３０１は、Ｃｏｎｔｒｏｌ信号と第２遅延発生手段１０３の出力を入力する。そして、ホスト信号制御手段１３０１は、ＩＣカード２１５が活性化された後、第２遅延発生手段１０３の出力が”Ｈ”レベルから”Ｌ”レベルになる前にＣｏｎｔｒｏｌ信号が”Ｈ”レベル→”Ｌ”レベル→”Ｈ”レベルへと変化した場合でも、”Ｌ”レベルを出力し続ける。そして、ホスト信号制御手段１３０１は、第２遅延発生手段１０３の出力が”Ｈ”レベルから”Ｌ”レベルに立ち下がった後、”Ｈ”レベルを出力する。
図１４は、図１３に示したブロック図の具体的回路図である。
図１４に示すように、本発明は、図４に示した回路に、ＲＳラッチ１４０１とインバータ１４０３を追加したものである。ＲＳラッチ１４０１は、Ｃｏｎｔｒｏｌ信号が与えられるセット端子Ｓと、第２のフリップフロップ４０７の出力端子Ｑに接続されたリセット端子Ｒおよび出力端子Ｑとを有する。インバータ１４０３は、ＲＳラッチ１４０１の出力端子Ｑと２入力Ｅｘ．ＯＲゲート４０９との間に接続されている。
つまり本発明の第２の実施の形態においては、インバータの出力（信号Ｓ５）を第１の実施の形態におけるＣｏｎｔｒｏｌ信号の代りに使用するものである。
次に本発明の第２の実施の形態の動作を図１５のタイムチャートを基に説明する。
ＩＣカード２１５がＩＣカードリーダ／ライタ２０７に挿入されると、ＣＡＲＤｉｎ信号が”Ｈ”レベル（例えば５Ｖ）になる。ＣＡＲＤｉｎ信号が”Ｈ”レベルになると第１および第２のフリップ・フロップ４０５、４０７が動作状態になる。次に、Ｃｏｎｔｒｏｌ信号が”Ｈ”レベルになると、ＲＳラッチ１４０１は、”Ｌ”レベルの信号Ｓ４を取り込み”Ｌ”レベルを出力する。インバータ１４０３は、このＲＳラッチ１４０１の”Ｌ”レベルの出力を反転して”Ｈ”レベルを出力する。すなわち、信号Ｓ４が”Ｌ”レベルの時にＣｏｎｔｒｏｌ信号が”Ｈ”レベルになると、信号Ｓ５も”Ｈ”レベルになる。
信号Ｓ５が”Ｈ”レベルになると、２入力Ｅｘ．ＯＲゲート４０９の出力（信号Ｓ１）も”Ｈ”レベルとなる。また、ＶＣＣｏｎ信号も”Ｈ”レベルとなる。信号Ｓ１の立ち上がりをトリガーとして、第１の単安定マルチバイブレータ４０１は、Ｔｗ１の時間だけ出力である信号Ｓ２を”Ｈ”レベルとする。また第２の単安定マルチバイブレータ４０３は、Ｔｗ２の時間だけ出力である信号Ｓ３を”Ｈ”レベルとする。
Ｔｗ１の時間経過後、第１のフリップフロップ４０５は、信号Ｓ２の立ち下がりを検出して”Ｈ”レベルを出力する。従って、ＣＬＫｏｎ信号が”Ｌ”レベル（例えば０Ｖ）から”Ｈ”レベルに反転する。ＣＬＫｏｎ信号が”Ｈ”レベルになると、２入力Ｅｘ．ＯＲゲート４０９の出力である信号Ｓ１が”Ｌ”レベルになる。
Ｔｗ２の時間経過後、第２のフリップ・フロップ４０７は、Ｓ３の立ち下がりを検出して、”Ｈ”レベルを出力する。すなわち、第２のフリップフロップの出力である信号Ｓ４を”Ｌ”レベルから”Ｈ”レベルに反転させる。そして信号Ｓ４が”Ｈ”レベルになるとＲＳＴｏｎ信号が”Ｈ”レベルになる。
このような動作によって、第１の実施の形態同様、ＶＣＣｏｎ信号，ＣＬＫｏｎ信号，ＲＳＴｏｎ信号の順番で”Ｈ”レベルになりＩＣカード２１５が活性化される。
次に、Ｃｏｎｔｒｏｌ信号が”Ｈ”レベルから”Ｌ”レベルになると、ＲＳラッチ１４０１は、”Ｈ”レベルの信号Ｓ４を取り込み”Ｈ”レベルを出力する。インバータ１４０３は、このＲＳラッチ１４０１の”Ｈ”レベルの出力を反転して”Ｌ”レベルを出力する。すなわち、信号Ｓ４が”Ｈ”レベルの時にＣｏｎｔｒｏｌ信号が”Ｌ”レベルになると、信号Ｓ５も”Ｌ”レベルになる。
信号Ｓ５が”Ｌ”レベルになると信号Ｓ１が”Ｈ”レベルに立ち上がる。そしてこの信号Ｓ１の立ち上がりをトリガーとして第１の単安定マルチバイブレータ４０１は、Ｔｗ１の時間だけ信号Ｓ２を”Ｈ”レベルにする。またこの信号Ｓ１の立ち上がりをトリガーとして第２の単安定マルチバイブレータ４０３は、Ｔｗ２の時間だけ信号Ｓ３を”Ｈ”レベルにする。また信号Ｓ５が”Ｌ”レベルになるとＲＳＴｏｎ信号が”Ｌ”レベルになる。
Ｔｗ１の時間経過後、第１のフリップフロップ４０５は、信号Ｓ２が”Ｌ”レベルへ立ち下がったことを検出して、”Ｌ”レベルを出力する。従って、ＣＬＫｏｎ信号は”Ｈ”レベルから”Ｌ”レベルに反転する。
ＣＬＫｏｎ信号が”Ｈ”レベルから”Ｌ”レベルになると、信号Ｓ１が”Ｌ”レベルになる。
Ｔｗ２の時間経過前に、Ｃｏｎｔｒｏｌ信号が再び”Ｈ”レベルに立ち上がると、ＲＳラッチ１４０１は、”Ｈ”レベルの信号Ｓ４を取り込み”Ｈ”レベルを出力する。従って、信号Ｓ５は、”Ｈ”レベルのＣｏｎｔｒｏｌ信号に関わらず”Ｌ”レベルを維持する。
Ｔｗ２の時間経過後、第２のフリップフロップ４０７は、信号３が”Ｌ”レベルへ立ち下がったことを検出して、”Ｌ”レベルを出力する。すなわち、信号Ｓ４が、”Ｈ”レベルから”Ｌ”レベルへ立ち下がる。
信号Ｓ４が”Ｌ”レベルへ立ち下がると、ＶＣＣｏｎ信号が一瞬”Ｌ”レベルへ立ち下がる。しかし、信号Ｓ４が”Ｌ”レベルへ立ち下がると、ＲＳラッチ１４０１は”Ｌ”レベルを出力するので、インバータ１４０３は、このＲＳラッチ１４０１の”Ｌ”レベルの出力を受けて、”Ｈ”レベルを出力する。従って、ＶＣＣｏｎ信号は即”Ｈ”レベルへ立ち上がる。
同時に、信号Ｓ５が”Ｈ”レベルになると、信号Ｓ１が”Ｈ”レベル立ち上がる。この信号Ｓ１の立ち上がりをトリガーとして第１の単安定マルチバイブレータ４０１は、再びＴｗ１の時間だけ信号Ｓ２を”Ｈ”レベルにする。またこの信号Ｓ１の立ち上がりをトリガーとして第２の単安定マルチバイブレータ４０３は、再びＴｗ２の時間だけ信号Ｓ３を”Ｈ”レベルにする。その後は、上述したＩＣカードを活性化するまでの動作と同様である。すなわち、再度ＩＣカードの活性化が行われる。
すなわち、信号Ｓ３とＶＣＣｏｎ信号が一瞬”Ｌ”レベルに立ち下がってからすぐに”Ｈ”レベルに立ち上がるわけである。
その後ＩＣカード２１５を非活性化するときの動作は、第１の実施の形態の動作と同じであるので説明を省略する。
なお第２の実施の形態として図１４のような回路を用いて説明したが、本発明の第２の実施の形態は、例えば第１の実施の形態の変形例として図６、図８、図９、図１１で説明したような回路を適用することも可能である。
以上詳細に説明したように、本発明の第２の実施の形態によれば、ホスト信号制御手段１３０１を設けたので、Ｃｏｎｔｒｏｌ信号を”Ｌ”レベルから”Ｈ”レベルにするまでの時間の制約をなくすことができる。従って、ソフトウェアへの制約がなくなりソフトウェア開発を容易におこなうことができる。
（第３の実施の形態）
本発明の第１の実施の形態の場合には、信号Ｓ２、Ｓ３を”Ｈ”レベルにするためには、第１および第２の単安定マルチバイブレータ４０１、４０３が、信号Ｓ１が”Ｌ”レベルから”Ｈ”レベルへ立ち上がることを検出することによって実現していた。しかし、コンデンサや抵抗は温度変化や電圧の変化などによって値が大きく変動するため、場合によっては信号Ｓ２と信号Ｓ３が”Ｈ”レベルである時間Ｔｗ１，Ｔｗ２が逆転し、Ｔｗ１＞Ｔｗ２となる可能性がある。その場合、ＶＣＣＯｎ信号，ＣＬＫｏｎ信号，ＲＳＴｏｎ信号の波形は、ＩＳＯ規格で定められたＩＣカードの活性化／非活性化のシーケンスに準拠しないものとなってしまう。
そこで、上述の点を改善するため図１６に示す回路を考えた。
図１６は、本発明の第３の実施の形態を示すブロック図である。
図１６に示すように、本発明の第３の実施の形態は、図１の第１の実施の形態における第２遅延発生手段１０３に、Ｃｏｎｔｒｏｌ信号の代りに第１遅延発生手段１０１の出力を供給したものである。
図１７は、図１６に示したブロック図の具体的回路図である。
図１７に示すように、本発明は、図４に示した回路の第２の単安定マルチバイブレータ４０３のＡ端子を第１の単安定マルチバイブレータ４０１の出力端子Ｑに接続したものである。すなわち、第２の単安定マルチバイブレータ４０３は、第１の単安定マルチバイブレータ４０１が”Ｈ”レベルを時間Ｔｗ１出力した後に”Ｈ”レベルを時間Ｔｗ２出力する。その他の構成は、図４に示す第１の実施の形態の回路図と同様であるので説明を省略する。
次に本発明の第３の実施の形態の動作を図１８のタイムチャートを基に説明する。
第１の実施の形態と同様、図１８に示す回路がＩＣカードリーダ／ライタ２０７に組込まれたものとして説明する。
まず、ＩＣカード２１５を活性化する場合の動作について説明する。ＩＣカード２１５がＩＣカードリーダ／ライタ２０７に挿入されると、ＣＡＲＤｉｎ信号が”Ｈ”レベル（例えば５Ｖ）になる。ＣＡＲＤｉｎ信号が”Ｈ”レベルになると第１および第２のフリップ・フロップ４０５、４０７が動作状態になる。次に、Ｃｏｎｔｒｏｌ信号が”Ｈ”レベルになると、２入力Ｅｘ．ＯＲゲート４０９の出力（信号Ｓ１）も”Ｈ”レベルとなる。また、ＶＣＣｏｎ信号も”Ｈ”レベルとなる。信号Ｓ１の立ち上がりをトリガーとして、第１の単安定マルチバイブレータ４０１は、出力である信号Ｓ２をＴｗ１の時間だけ”Ｈ”レベルとする。
Ｔｗ１の時間経過後、第１のフリップフロップ４０５は、信号Ｓ２の立ち下がりを検出して”Ｈ”レベルを出力する。従って、ＣＬＫｏｎ信号が”Ｌ”レベル（例えば０Ｖ）から”Ｈ”レベルに反転する。ＣＬＫｏｎ信号が”Ｈ”レベルになると、２入力Ｅｘ．ＯＲゲートの出力である信号Ｓ１が”Ｌ”レベルになる。同時に第２の単安定マルチバイブレータ４０３は、信号Ｓ２の”Ｌ”レベルへの立ち下がりを検出して”Ｈ”レベルの信号Ｓ３をＴｗ２の時間だけ出力する。
Ｔｗ２の時間経過後、第２のフリップフロップ４０７は、信号Ｓ３の”Ｌ”レベルへの立ち下がりを検出して、”Ｈ”レベルの信号Ｓ４を出力する。そして信号Ｓ４が”Ｈ”レベルになるとＲＳＴｏｎ信号が”Ｈ”レベルになる。
前述した動作によってＶＣＣｏｎ信号，ＣＬＫｏｎ信号，ＲＳＴｏｎ信号の順番で”Ｈ”レベルになりＩＣカード２１５が活性化される。
次に、ＩＣカード２１５を非活性化させる場合の動作について説明する。ＩＣカード２１５を非活性化させる場合には、パソコン等のホストからのＣｏｎｔｒｏｌ信号を”Ｌ”レベルにする。Ｃｏｎｔｒｏｌ信号が”Ｌ”レベルになると信号Ｓ１が”Ｈ”レベルになり、また、ＲＳＴｏｎ信号が”Ｌ”レベルになる。信号Ｓ１の立ち上がりをトリガーとして、第１の単安定マルチバイブレータ４０１は、”Ｈ”レベルの信号Ｓ２をＴｗ１の時間だけ出力する。
Ｔｗ１の時間経過後、第１のフリップフロップ４０５は、信号Ｓ２の”Ｌ”レベルへの立ち下がりを検出して”Ｌ”レベルを出力する。従って、ＣＬＫｏｎ信号が”Ｈ”レベルから”Ｌ”レベルに反転する。ＣＬＫｏｎ信号が”Ｌ”レベルになると、２入力Ｅｘ．ＯＲゲートの出力である信号Ｓ１が”Ｌ”レベルになる。
同時に第２の単安定マルチバイブレータ４０３は、信号Ｓ２の”Ｌ”レベルへの立ち下がりを検出して”Ｈ”レベルの信号Ｓ３をＴｗ２の時間だけ出力する。
Ｔｗ２の時間経過後、第２のフリップフロップ４０７は、信号Ｓ３の”Ｌ”レベルへの立ち下がりを検出して、”Ｌ”レベルを出力する。すなわち、第２のフリップフロップの出力である信号Ｓ４を”Ｈ”レベルから”Ｌ”レベルへ反転される。そして信号Ｓ４が”Ｌ”レベルになるとＶＣＣｏｎ信号が”Ｌ”レベルになる。
以上の動作によってＲＳＴｏｎ信号，ＣＬＫｏｎ信号，ＶＣＣｏｎ信号の順番で”Ｌ”レベルになりＩＣカードが非活性化される。
最後にＩＣカード２１５をＩＣカードリーダ／ライタ２０７から抜き（ＣＡＲＤｉｎ信号が”Ｌ”レベルになる）処理が終了する。なお、非活性化されたＩＣカード２１５をＩＣカードリーダ／ライタ２０７に挿入したまま再度ＩＣカード２１５を活性化してもよい。
（第３の実施の形態の変形例１）
本発明は、図１７の回路に限定されるものではなく、種々様々な変更が可能である。例えば、図１９に示す回路図に示すように、第１の単安定マルチバイブレータ４０１の反転出力端子反転Ｑと第２の単安定マルチバイブレータ４０３の端子Ｂとを接続しても良い。この構成によれば、第２の単安定マルチバイブレータ４０３は、第１の単安定マルチバイブレータ４０１の反転出力（信号Ｓ６）の立ち上がりで”Ｈ”レベルを出力する。
この図１９に示す回路の動作を示すタイムチャートは、図２０に示す通りであるが、図１８に示すタイムチャートとの違いは、第２の単安定マルチバイブレータ４０３の出力である信号Ｓ３が、第１の単安定マルチバイブレータ４０１の反転出力である信号Ｓ６に応答して出力される点であり、他の動作については図１７に示す回路と同じであり、かつその動作は容易に理解できるものである。従って、図１９に示す回路の動作についての説明は、省略する。
（第３の実施の形態の変形例２）
また第３の実施の形態については前述したように、第１の単安定マルチバイブレータ４０１が２入力Ｅｘ．ＯＲゲート４０９の出力である信号Ｓ１の立ち上がりで”Ｈ”レベルを出力する構成を説明したが、本発明は、図１７の回路に限定されるものではなく、種々様々な変更が可能である。例えば、図２１に示す回路図のように、２入力Ｅｘ．ＯＲゲート４０９の代りに２入力Ｅｘ．ＮＯＲゲート２１０９を用いても良い。この場合、第１の単安定マルチバイブレータ４０１のＡ端子には、２入力Ｅｘ．ＮＯＲゲート２１０９の出力である信号Ｓ１が与えられ、Ｂ端子が”Ｈ”レベルにプルアップされる。以上のようにすれば、第１の単安定マルチバイブレータ４０１の出力である信号Ｓ２は、２入力Ｅｘ．ＮＯＲゲート２１０９の立ち下がりで”Ｈ”レベルになる。
この図２１に示す回路の動作を示すタイムチャートは、図２２に示す通りであるが、第３の実施の形態の図１８に示すタイムチャートとの違いは、信号Ｓ１の立ち下がりでＶＣＣｏｎ信号、ＣＬＫｏｎ信号、ＲＳＴｏｎ信号が制御される点であり、他の動作については図１７に示す回路と同じであり、かつその動作は容易に理解できるものである。従って、図２１に示す回路の動作についての説明は、省略する。
（第３の実施の形態の変形例３）
また、本発明の第３の実施の形態は図２３に示す回路図のように、第１および第２の単安定マルチバイブレータ４０１、４０３のクリア端子ＣＬにＣＡＲＤｉｎ信号を入力するように構成してもよい。なおこの図２３に示す回路の動作を示すタイムチャートは、図１８に示すタイムチャートと同じであるので、図２３に示す回路の動作についての説明は、省略する。
（第３の実施の形態の変形例４）
また、本発明の第３の実施の形態は図２４に示す回路図のように、２入力Ｅｘ．ＯＲゲート４０９の第２の入力端子に、ＣＬＫｏｎ信号の代りに信号Ｓ４を入力するようにして良い。そのタイムチャートは、図２５に示す通りである。
（第３の実施の形態の変形例５）
また、本発明の第３の実施の形態は図２６に示す回路図のように、ＪＫフリップ・フロップである第１および第２のフリップ・フロップ４０５、４０７の代りに、トリガー立ち下がり検出形のＤフリップ・フロップ２６０５、２６０７を使用しても良い。この場合、Ｄフリップ・フロップ２６０５、２６０７のデータ端子ＤにはＣｏｎｔｒｏｌ信号が与えられる。この図２６に示す回路のタイムチャートは図１８に示すタイムチャートと同じであるので説明は省略する。
（第３の実施の形態の変形例６）
また、本発明の第３の実施の形態は図２７に示す回路図のように、第２の実施の形態で説明したのと同じ変更を行うことが可能である。つまり、ＲＳラッチ２７０１およびインバータ２７０３を設けて、このインバータ２７０３の出力を（信号Ｓ５）Ｃｏｎｔｒｏｌ信号の代わりに使用するものである。この図２７に示す回路のタイムチャートは第２の実施の形態と第３の実施の形態から容易に理解しうるものであるので説明は省略する。
以上詳細に説明したように、本発明の第３の実施の形態及びその変形例によれば、第１の単安定マルチバイブレータの出力をトリガーとして第２の単安定マルチバイブレータを動作させているため、第１および第２の単安定マルチバイブレータに接続された抵抗とコンデンサの値が大きく変動した場合でも遅延を生じる順番が反転することがなく、温度変化や電圧の変化に左右されることの無い回路を構成することができるといった効果が期待できる。
（第４の実施の形態）
本発明の第１から第３の実施の形態の場合には、ＣＲ回路による時定数を利用して遅延を発生させていたが、ＩＣカード２１５に供給するクロックパルスＣＬＫを変更する場合には発振器２１１（水晶発振器）を変更するだけでなく抵抗とコンデンサも変更しなければならない。また上述した遅延時間は固定であるため、特にＩＣカード２１５にクロックパルスＣＬＫを供給するための発振器２１１として、周波数の異なる複数個の水晶発振器を使用する場合には、この遅延時間は、複数のクロックパルスＣＬＫのうち４００００クロックサイクルに要する時間が一番長くクロックパルスＣＬＫの周波数に合わせて設定しなければならない。従って、遅延時間の設定を一方のクロックパルスＣＬＫに合わせると、他方のクロックパルスすなわち４００００クロックサイクルに要する時間が短いクロックパルスＣＬＫを使用するときには処理が遅くなるという欠点があった。
そこで、上述の点を改善するため図２９に示す回路を考えた。
図２９は、本発明の第４の実施の形態を示す回路図である。
図２９に示すように、本発明の第４の実施の形態は、遅延発生手段として４ｂｉｔバイナリカウンタ２９０１（以下、カウンタと省略する。）を使用したものである。このような構成により、周波数が異なる複数のクロックパルスＣＬＫを使用する場合でも、各クロックパルスＣＬＫに応じた遅延時間を得ることができる。
以下本発明の第４の実施の形態を図２９を基に説明する。なお図２９に示す回路のブロック図は図１と同じである。
本発明の第４の実施の形態と第１ないし第３の実施の形態との違いは、カウンタ２９０３ないし２９０９とで構成されたカウンタ２９０１と、Ｄラッチ２９１１およびＤラッチ２９１３とを有することである。
２入力Ｅｘ．ＯＲゲート４０９の一方の入力端子にはＣｏｎｔｒｏｌ信号が与えられ、他方の入力端子にはＤラッチ２９１３の出力が与えられる。また２入力Ｅｘ．ＯＲゲート４０９の出力端子からは信号Ｓ１が出力され、この信号Ｓ１は第１ないし第４のカウンタ２９０３〜２９０９のＣＬ端子に供給される。
第１ないし第４のカウンタ２９０３〜２９０９のＣＬＫ端子にはＩＣカード２１５へ供給するクロックパルスが共通に与えられる。第１ないし第４のカウンタ２９０３〜２９０９のＥｎａｂｌｅ Ｐ（以下、ＥＮＰと略称する。）端子は、ともにプルアップされている。第１のカウンタ２９０３のＣａｒｒｙ信号はＤラッチ２９１１のＧ端子に供給されるとともに、第２のカウンタ２９０５のＥｎａｂｌｅ Ｔ（以下、ＥＮＴと略称する。）端子に供給される。
第２のカウンタ２９０５のＣａｒｒｙ信号は第３のカウンタ２９０７のＥＮＴ端子に供給される。同様にして、第３のカウンタ２９０７のＣａｒｒｙ信号は第４のカウンタ２９０９のＥＮＴ端子に供給される。
第４のカウンタ２９０９のＣａｒｒｙ信号はＤラッチ２９１３のＧ端子に供給される。
またＣｏｎｔｒｏｌ信号は、Ｄラッチ２９１１のＤ端子、Ｄラッチ２９１３のＤ端子、２入力ＯＲゲート４１１の一方の入力端子および２入力ＡＮＤゲート４１３の一方の入力端子に共通に供給される。
また、２入力ＯＲゲート４１１の他方の入力端子と２入力ＡＮＤゲート４１３の他方の入力端子には、Ｄラッチ２９１３の出力が共通に与えられる。この２入力ＯＲゲート４１１の出力はＶＣＣｏｎ信号として使われ、Ｄラッチ２９１１の出力はＣＬＫｏｎ信号として使われ、２入力ＡＮＤゲート４１３の出力はＲＳＴｏｎ信号として使われる。
次に本発明の第４の実施の形態の動作について説明する。
まず、ＩＣカード２１５を活性化する場合の動作について説明する。ＩＣカード２１５がＩＣカードリーダ／ライタ２０７に挿入される。次に、Ｃｏｎｔｒｏｌ信号が”Ｈ”レベルになると、２入力Ｅｘ．ＯＲゲート４０９の出力（信号Ｓ１）も”Ｈ”レベルとなる。また、ＶＣＣｏｎ信号も”Ｈ”レベルとなる。信号Ｓ１が”Ｈ”レベルなると、第１ないし第４のカウンタ２９０３〜２９０９は動作状態となり、カウント動作を開始する。
第１のカウンタ２９０３は、１６個のクロックパルスが入力されると、”Ｈ”レベルの信号Ｓ７を出力する。この信号Ｓ７は、次のクロックパルスが入力されると”Ｌ”レベルに立ち下がる。信号Ｓ７が”Ｈ”レベルになると、Ｄラッチ２９１１は、”Ｈ”レベルのＣｏｎｔｒｏｌ信号をラッチする。従って、ＣＬＫｏｎ信号は”Ｈ”レベルとなる。
一方、第２のカウンタ２９０５は、信号Ｓ７が”Ｈ”レベルになると、クロックパルスに応答してカウント値を１だけカウントアップする。
第２のカウンタ２９０５は、信号Ｓ７の”Ｈ”レベルを１６回カウントすると、”Ｈ”レベルの信号Ｓ８を出力する。この信号Ｓ８は、次のクロックパルスが入力されると”Ｌ”レベルに立ち下がる。一方、信号Ｓ８が”Ｈ”レベルになると、第３のカウンタ２９０７は、クロックパルスに応答してカウント値１だけカウントアップする。
第３のカウンタ２９０７は、信号Ｓ８の”Ｈ”レベルを１６回カウントすると、”Ｈ”レベルの信号Ｓ９を出力する。この信号Ｓ９は、次のクロックパルスが入力されると”Ｌ”レベルに立ち下がる。一方、信号Ｓ９が”Ｈ”レベルになると、第４のカウンタ２９０９は、クロックパルスに応答してカウント値を１だけカウントアップする。
第４のカウンタ２９０９は、信号Ｓ９の”Ｈ”レベルを１６回カウントすると、”Ｈ”レベルの信号Ｓ１０を出力する。この信号Ｓ１０は、次のクロックパルスが入力されると”Ｌ”レベルに立ち下がる。一方、信号Ｓ１０が”Ｈ”レベルになると、Ｄラッチ２９１３は”Ｈ”レベルのＣｏｎｔｒｏｌ信号をラッチする。従って信号Ｓ４は”Ｈ”レベルとなる。
信号Ｓ４が”Ｈ”レベルになるとＲＳＴｏｎ信号が”Ｈ”レベルになる。また、信号Ｓ４が”Ｈ”レベルになると信号Ｓ１が”Ｌ”レベルとなり、カウンタ２９０１のカウント動作が停止する。
以上の動作によってＶＣＣｏｎ信号，ＣＬＫｏｎ信号，ＲＳＴｏｎ信号の順番で”Ｈ”レベルになりＩＣカード２１５が活性化される。
次に、ＩＣカード２１５を非活性化する場合の動作について説明する。
ＩＣカード２１５を非活性化する場合、またＣｏｎｔｒｏｌ信号が”Ｌ”レベルになる。Ｃｏｎｔｒｏｌ信号が”Ｌ”レベルになると信号Ｓ１が”Ｈ”レベルになり、ＲＳＴｏｎ信号も”Ｌ”レベルになる。また信号Ｓ１が”Ｈ”レベルになると再びカウンタ２９０１は動作状態となりカウント動作を開始する。
第１のカウンタ２９０３は、１６個のクロックパルスが入力されると、”Ｈ”レベルの信号Ｓ７を出力する。この信号Ｓ７は、次のクロックパルスが入力されると”Ｌ”レベルに立ち下げる。信号Ｓ７が”Ｈ”レベルになると、Ｄラッチ２９１１は、”Ｌ”レベルのＣｏｎｔｒｏｌ信号をラッチする。従って、ＣＬＫｏｎ信号は”Ｌ”レベルとなる。
第２のカウンタ２９０５は、信号Ｓ７が”Ｈ”レベルになると、クロックパルスに応答してカウント値を１だけカウントアップする。
第２のカウンタ２９０５は、信号Ｓ７の”Ｈ”レベルを１６回カウントすると、”Ｈ”レベルの信号Ｓ８を出力する。この信号Ｓ８は、次のクロックパルスが入力されると”Ｌ”レベルに立ち下がる。一方、信号Ｓ８が”Ｈ”レベルになると、第３のカウンタ２９０７は、クロックパルスに応答してカウント値を１だけカウントアップする。
第３のカウンタ２９０７は、信号Ｓ８の”Ｈ”レベルを１６回カウントすると”Ｈ”レベルの信号Ｓ９を出力する。この信号Ｓ９は、次のクロックパルスが入力されると”Ｌ”レベルに立ち下がる。一方、信号Ｓ９が”Ｈ”レベルになると、第４のカウンタ２９０９は、クロックパルスに応答してカウント値を１だけカウントアップする。
第４のカウンタ２９０９は、信号Ｓ９の”Ｈ”レベルを１６回カウントすると、”Ｈ”レベルの信号Ｓ１０を出力する。この信号Ｓ１０は、次のクロックパルスが入力されると”Ｌ”レベルに立ち下がる。
信号Ｓ１０が”Ｈ”レベルになると、Ｄラッチ２９１３は”Ｌ”レベルのＣｏｎｔｒｏｌ信号をラッチする。従って信号Ｓ４は”Ｌ”レベルとなる。
信号Ｓ４が”Ｌ”レベルになるとＲＳＴｏｎ信号が”Ｌ”レベルになる。また、信号Ｓ４が”Ｌ”レベルになると信号Ｓ１が”Ｌ”レベルとなり、カウンタ２９０１のカウント動作が停止する。
以上の動作によってＲＳＴｏｎ信号，ＣＬＫｏｎ信号，ＶＣＣｏｎ信号の順番で”Ｌ”レベルになるＩＣカードが非活性化される。
最後にＩＣカード２１５をＩＣカードリーダ／ライタ２０７から抜き（ＣＡＲＤｉｎ信号が”Ｌ”レベルになる）、処理が終了する。また、非活性化されたＩＣカード２１５をＩＣカードリーダ／ライタ２０７に挿入したまま再度ＩＣカードを活性化してもよい。
（第４の実施の形態の変形例１）
本発明は、図２９の回路に限定されるものではなく、種々様々な変更が可能である。例えば、図３０に示す回路図に示すように、第１のカウンタ２９０３の出力である信号Ｓ７（Ｃａｒｒｙ信号）を第２ないし第４のカウンタ２９０５〜２９０９のＥＮＴ端子およびＥＮＰ端子に供給するようにしても良い。
この構成によれば、複数のカウンタをカスケード接続する場合において、クロックパルスに対して生じる遅延の影響が１段目のカウンタのみとすることができる。従って、本実施の形態によれば、より高速なクロックパルスを必要とする場合に有効である。
なお本実施の形態の動作は、図２９の回路とほぼ同じであるため説明は省略する。
（第４の実施の形態の変形例２）
また本発明は、図３１に示すように、図３０に示す第４の実施の形態の変形例１におけるＤラッチ２９１１および２９１３の代わりに、ＪＫフリップ３１０１および３１０３を使用しても良い。その場合、各Ｊ端子にはＣｏｎｔｒｏｌ信号が供給され、各Ｋ端子にはインバータ３１０５および３１０７を介してＣｏｎｔｒｏｌ信号を反転が供給される。そしてＪＫフリップ３１０１および３１０３は、Ｃａｒｒｙ信号の立ち下がりで動作することになる。
なお、このＪＫフリップ３１０１および３１０３の代わりに、トリガー立ち下がり検出型のＤフリップ・フロップを使用しても良い。
また本実施の形態の動作は、ＲＳＴｏｎ信号，ＣＬＫｏｎ信号，ＶＣＣｏｎ信号の各種信号が信号Ｓ７および信号Ｓ１０の立ち下がりに同期して制御されることを除けば、図３０に示す回路と同様であるため説明は省略する。
（第４の実施の形態の変形例３）
また本発明は、図３２に示すように、本発明の第２の実施の形態で説明したものと同様の変更を行うことが可能である。すなわち、図３２に示すように、本実施の形態は、図３０に示した回路に、ＲＳラッチ３２０１とインバータ３２０３を追加したものである。ＲＳラッチ３２０１は、Ｃｏｎｔｒｏｌ信号が与えられるセット端子Ｓと、Ｄラッチ２９１３の出力端子Ｑに接続されたリセット端子Ｒおよび出力端子Ｑとを有する。インバータ３２０３は、ＲＳラッチ３２０１の出力端子Ｑと２入力Ｅｘ．ＯＲゲート４０９との間に接続されている。
つまり本実施の形態においては、インバータ３２０３の出力（信号Ｓ５）を図３０に示した回路におけるＣｏｎｔｒｏｌ信号の代りに使用するものである。
本実施の形態の動作および効果は、本発明の第２の実施の形態から容易に理解することができるので説明は省略する。
また図示はしていないが、以上説明した本発明の第４の実施の形態およびその変形例において、２入力Ｅｘ．ＯＲゲート４０９の出力と、ＣＡＲＤｉｎ信号が入力される２入力ＡＮＤゲートを設け、この２入力ＡＮＤゲートの出力を第１ないし第４のカウンタ２９０３〜２９０９のＣＬ端子と接続する構成とし、ＩＣカード２１５がＩＣカードリーダ／ライタ２０７に挿入されていないときはカウンタの動作を行わないようにするようにしても良い。
以上説明したように、本発明の第４の実施の形態およびその変形例によれば、パソコン等のホストからのＣｏｎｔｒｏｌ信号が１つだけであっても（制御線が１本だけであっても）ＣＰＵを内蔵せずに、ＩＳＯ規格で定められたＩＣカードの活性化／非活性化のシーケンスを満足することができる。したがって、ファームウェアの開発費や、ＣＰＵやメモリなどの高価な部品が必要でなくなるためＩＣカード制御回路およびＩＣカード制御システムの製造コストを抑えることができる。
また、標準ロジックＩＣはＣＰＵやメモリなどと比較して小型であるためにより小型化されたＩＣカードリーダ／ライタ（ＩＣカード制御回路およびＩＣカード制御システム）が要求される用途、例えばノート型パソコン等の内部空間の少ない装置へのＩＣカードリーダ／ライタ（ＩＣカード制御回路およびＩＣカード制御システム）の組み込みにも対応できるといった効果が期待できる。
また、クロックパルス発生手段（例えば水晶発振器等）のみを交換するだけで、すなわち他の部品を交換せずにＩＣカードへ供給するためのクロックパルスの周波数を変更することができるといった効果が期待できる。
さらに、ＩＣカードリーダ／ライタ内に、周波数が異なる複数のクロックパルス発生手段を内蔵する場合であっても、各クロックパルスに応じた遅延時間を得ることができるといった効果が期待できる。
（第５の実施の形態）
上述した本発明の第１から第４の実施の形態において、遅延発生手段として単安定マルチバイブレータ、フリップ・フロップ、カウンタ等と使用した例を説明したが、本発明は、図３３に示すように遅延発生手段として第１の遅延発生回路３３０１と第２の遅延発生回路３３０３を使用してもよい。
第１の遅延発生回路３３０１は、インバータ３３０５（シュミットトリガ・インバータでも良い。）、インバータ３３０７（シュミットトリガ・インバータでも良い。）、抵抗Ｒ１及びコンデンサＣ１とで構成されている。この第１の遅延発生回路３３０１の入力であるインバータ３３０５の入力端子にはＣｏｎｔｒｏｌ信号が与えられ、第１の遅延発生回路３３０１の出力であるインバータ３３０７の出力端子からはＣＬＫｏｎ信号が出力される。
第２の遅延発生回路３３０３は、インバータ３３０９（シュミトトリガ・インバータでも良い。）、インバータ３３１１（シュミットトリガ・インバータでも良い。）、抵抗Ｒ２及びコンデンサＣ２とで構成されている。この第２の遅延発生回路３３０３の入力であるインバータ３３０９の入力端子にはＣｏｎｔｒｏｌ信号が与えられ、第２の遅延発生回路３３０３の出力であるインバータ３３１１の出力端子は、２入力ＡＮＤゲート４１３の入力端子及び２入力ＯＲゲート４１１の入力端子に接続されている。
すなわち図３３の回路においては、ＲＳＴｏｎ信号，ＣＬＫｏｎ信号、ＶＣＣｏｎ信号の各種信号が、Ｃｏｎｔｒｏｌ信号をコンデンサと抵抗で決まるＣＲ時定数を利用して直接遅延することによって生成される。
次に、図３３の回路の動作を図３４のタイムチャートを基に説明する。なお、以下の説明は、図３４の回路がＩＣカードリーダ／ライタに組み込まれたものとして説明する。
まず、ＩＣカードを活性化する場合の動作について説明する。
ＩＣカードをＩＣカードリーダ／ライタに挿入する。次に、パソコン等のホストからのＣｏｎｔｒｏｌ信号を”Ｌ”レベルから”Ｈ”レベルにする。Ｃｏｎｔｒｏｌ信号が”Ｈ”レベルになると、ＶＣＣｏｎ信号が”Ｈ”になる。また、第１の遅延発生回路３３０１のインバータ３３０５の出力（信号Ｓ７）は、抵抗Ｒ１とコンデンサＣ１によって”Ｈ”レベルからゆるやかに”Ｌ”レベルになる。同様に、第２の遅延発生回路３３０３のインバータ３３０９の出力（信号Ｓ８）は、抵抗Ｒ２とコンデンサＣ２によって”Ｈ”レベルからゆるやかに”Ｌ”レベルになる。
次に、信号Ｓ７が”Ｌ”レベルに確定すると、第１の遅延発生回路３３０１のインバータ３３０７の出力（ＣＬＫｏｎ信号）は”Ｌ”レベルから”Ｈ”レベルになる。
その後、信号Ｓ８が”Ｌ”レベルに確定すると、第２の遅延発生回路３３０３のインバータ３３１１の出力（信号Ｓ９）が”Ｌ”レベルから”Ｈ”レベルになる。
信号Ｓ９が”Ｈ”レベルになると、ＲＳＴｏｎ信号が”Ｈ”レベルになり、ＩＣカードが活性化される。
次に、ＩＣカードを非活性化する場合の動作について説明する。ＩＣカードを非活性化する場合には、パソコン等のホストからのＣｏｎｔｒｏｌ信号を”Ｌ”レベルにする。Ｃｏｎｔｒｏｌ信号が”Ｌ”レベルになると、ＲＳＴｏｎ信号が”Ｌ”レベルになる。また、Ｃｏｎｔｒｏｌ信号が”Ｌ”レベルになると、信号Ｓ７は抵抗Ｒ１とコンデンサＣ１によって、”Ｌ”レベルからゆるやかに”Ｈ”レベルになる。同様に、Ｃｏｎｔｒｏｌ信号が”Ｌ”レベルになると、信号Ｓ８は抵抗Ｒ２とコンデンサＣ２によって、”Ｌ”レベルからゆるやかに”Ｈ”レベルになる。
信号Ｓ７が”Ｈ”レベルに確定すると、ＣＬＫｏｎ信号が”Ｌ”レベルになる。その後、信号Ｓ８が”Ｈ”レベルに確定すると、ＶＣＣｏｎ信号が”Ｌ”レベルになりＩＣカードが非活性化される。
図示はしていないが、本実施の形態は、第２の実施の形態で説明したものと同様の変更が可能である。すなわち本実施の形態は、図３３に示した回路ＲＳラッチとインバータを追加するようにしても良い。
その場合、ＲＳラッチのセット端子ＳにはＣｏｎｔｒｏｌ信号を与え、ＲＳラッチのリセット端子Ｒには第２の遅延発生回路３３０３の出力を与え、ＲＳラッチの出力端子Ｑから出力される信号の反転信号をＣｏｎｔｒｏｌ信号として使用する。
つまりＲＳラッチの出力の反転（インバータの出力）を図３３に示した回路におけるＣｏｎｔｒｏｌ信号の代りに使用するものである。
本発明の第５の実施の形態によれば、ＲＳＴｏｎ信号，ＣＬＫｏｎ信号，ＶＣＣｏｎ信号の各種信号が、Ｃｏｎｔｒｏｌ信号と、構成が非常に簡単であるＣＲ回路（第１及び第２の遅延発生回路）とによって生成される。従って、コストを軽減することができるため、本実施の形態は機能よりもコストを重視する用途で特に有用である。
（第５の実施の形態の変形例）
第５の実施の形態の変形例として、上述の図３３に代えて、図３５に示すような回路も考えられる。図３５は、本発明の第５の実施の形態の変形例を示す図であり、図３３と同一の構成には同一の符号を付与している。
第１の遅延発生回路３３０１は、インバータ３３０５（シュミットトリガ・インバータでも良い。）、インバータ３３０７（シュミットトリガ・インバータでも良い。）、抵抗Ｒ１及びコンデンサＣ１とで構成されている。この第１の遅延発生回路３３０１の入力であるインバータ３３０５の入力端子にはＣｏｎｔｒｏｌ信号が与えられ、第１の遅延発生回路３３０１の出力であるインバータ３３０７の出力端子からはＣＬＫｏｎ信号が出力される。また、インバータ３３０７の出力は、後述する第２の遅延発生回路３３０３にも与えられる。
第２の遅延発生回路３３０３は、インバータ３３０９（シュミットトリガ・インバータでも良い。）、インバータ３３１１（シュミットトリガ・インバータでも良い。）、抵抗Ｒ２及びコンデンサＣ２とで構成されている。この第２の遅延発生回路３３０３の入力であるインバータ３３０９の入力端子には第１の遅延発生回路３３０１のインバータ３３０７からの信号が与えられ、第２の遅延発生回路３３０３の出力であるインバータ３３１１の出力端子は、２入力ＡＮＤゲート４１３の入力端子及び２入力ＯＲゲート４１１の入力端子に接続されている。
すなわち図３５の回路においても、ＲＳＴｏｎ信号，ＣＬＫｏｎ信号，ＶＣＣｏｎ信号の各種信号が、Ｃｏｎｔｒｏｌ信号をコンデンサと抵抗で決まるＣＲ時定数を利用して直接遅延することによって生成される。
次に、図３５の回路の動作を図３６のタイムチャートを基に説明する。なお、以下の説明は、図３５の回路がＩＣカードリーダ／ライタに組み込まれたものとして説明する。
まず、ＩＣカードを活性化する場合の動作について説明する。
ＩＣカードをＩＣカードリーダ／ライタに挿入する。次に、パソコン等のホストからのＣｏｎｔｒｏｌ信号を”Ｌ”レベルから”Ｈ”レベルにする。ＣＯｎｔｒｏｌ信号が”Ｈ”レベルになると、ＶＣＣｏｎ信号が”Ｈ”になる。また、第１の遅延発生回路３３０１のインバータ３３０５の出力（信号Ｓ７）は、抵抗Ｒ１とコンデンサＣ１によって”Ｈ”レベルからゆるやかに”Ｌ”レベルになる。
次に、信号Ｓ７が”Ｌ”レベルに確定すると、第１の遅延発生回路３３０１のインバータ３３０７の出力（ＣＬＫｏｎ信号）は”Ｌ”レベルから”Ｈ”レベルになる。ＣＬＫｏｎ信号の立ち上がりをトリガーとして、第２の遅延発生回路３３０３のインバータ３３０９の出力（信号Ｓ８）は、抵抗Ｒ２とコンデンサＣ２によって”Ｈ”レベルからゆるやかに”Ｌ”レベルになる。
次に、信号Ｓ８は”Ｌ”レベルに確定すると、第２の遅延発生回路３３０３のインバータ３３１１の出力（信号Ｓ９）は、”Ｌ”レベルから”Ｈ”レベルになる。信号Ｓ９が”Ｈ”レベルになるとＲＳＴｏｎが”Ｈ”レベルになり、ＩＣカードが活性化される。
次に、ＩＣカードを非活性化する場合の動作について説明する。ＩＣカードを非活性化する場合には、パソコン等のホストからのＣｏｎｔｒｏｌ信号を”Ｌ”レベルにする。Ｃｏｎｔｒｏｌ信号が”Ｌ”レベルになると、ＲＳＴｏｎ信号が”Ｌ”レベルになる。また、信号Ｓ７は抵抗Ｒ１とコンデンサＣ１によって、”Ｌ”レベルからゆるやかに”Ｈ”レベルになる。信号Ｓ７が”Ｈ”レベルに確定すると、ＣＬＫｏｎ信号が”Ｌ”レベルになる。ＣＬＫｏｎ信号の立ち下がりをトリガーとして、信号Ｓ８は抵抗Ｒ２とコンデンサＣ２によって”Ｌ”レベルからゆるやかに”Ｈ”レベルになる。
次に、信号Ｓ８が”Ｈ”レベルに確定すると、信号Ｓ９は”Ｈ”レベルから”Ｌ”レベルになる。信号Ｓ９が”Ｌ”レベルになるとＶＣＣｏｎ信号が”Ｌ”レベルになりＩＣカードが非活性化される。
本実施の形態によれば、第１の遅延発生回路３３０１の出力をトリガーとして第２の遅延発生回路３３０３を動作させているため、第１及び第２の遅延発生回路に含まれる抵抗とコンデンサの値が大きく変動した場合でも遅延を生じる順番が反転することがなく、温度変化や電圧の変化に左右されることのない回路を構成することができるといった効果が期待できる。
以上説明した本発明の各実施の形態においては、Ｃｏｎｔｒｏｌ信号，ＶＣＣｏｎ信号，ＣＬＫｏｎ信号，ＲＳＴｏｎ信号，ＣＡＲＤｉｎ信号が”Ｈ”レベルの場合にアクティブな信号（ハイアクティブ）として説明したが、”Ｌ”レベルの場合にアクティブな信号（ローアクティブ）であっても良い。その場合はインバータを使用したり、２入力ＯＲゲート４１１の代りに２入力ＮＯＲゲートを使用したり、２入力ＡＮＤゲート４１３の代りに２入力ＮＡＮＤゲートを使用したり、フリップ・フロップの反転出力を使用したりすることによって対応することができる。ここではその構成は制限されない。
また、本発明のＩＣカード制御回路をＩＣカードリーダ／ライタ内に組込み、パソコンをホストとして使用した場合、ＩＣカードとパソコン間のデータの送受信を行なうことが可能である。その場合、パソコンとＩＣカードリーダ／ライタのインタフェース回路としてＲＳ−２３２Ｃの使用が一般的であり、ＲＳ−２３２ＣのＲＳ信号がＣｏｎｔｒｏｌ信号として使用される。また、ＲＳ−２３２Ｃを使用すると、各種パソコンと接続することができるため、汎用性に優れたＩＣカードリーダ／ライタを提供することが可能である。
産業上の利用可能性
本発明の代表的なものによれば、ＩＣカードの動作状態を制御する各種信号を、パソコン等のホストからの１つの制御信号からハード的に生成することができる。
従って、制御信号が１つであっても（制御線が１本だけであっても）ＣＰＵを内蔵せずに、ＩＳＯ規格で定められたＩＣカードの活性化／非活性化のシーケンスを満足することができる。また、ＣＰＵを内蔵する必要が無いためにファームウェアの開発費や、ＣＰＵやメモリなどの高価な部品が必要でなくなるためＩＣカードリーダ／ライタ（ＩＣカード制御回路およびＩＣカード制御システム）の製造コストを抑えることができる。
また、ハード的にISO規格を満足するように構成したものであるため、回路基板上において、空きゲートの状態や部品レイアウト、配線パターンの状態によって実施の形態で示したような各種変形や、ゲートの論理変換を行う等が容易である。
また、カウンタを使用した実施の形態については、抵抗やコンデンサ等の部品を使用しないため、ゲートアレイ等によって１チップ化することも可能となる。
【図１】
0003737111.tif 000002
【図２】
0003737111.tif 000003
【図３】
0003737111.tif 000004
【図４】
0003737111.tif 000005
【図５】
0003737111.tif 000006
【図６】
0003737111.tif 000007
【図７】
0003737111.tif 000008
【図８】
0003737111.tif 000009
【図９】
0003737111.tif 000010
【図１０】
0003737111.tif 000011
【図１１】
0003737111.tif 000012
【図１２】
0003737111.tif 000013
【図１３】
0003737111.tif 000014
【図１４】
0003737111.tif 000015
【図１５】
0003737111.tif 000016
【図１６】
0003737111.tif 000017
【図１７】
0003737111.tif 000018
【図１８】
0003737111.tif 000019
【図１９】
0003737111.tif 000020
【図２０】
0003737111.tif 000021
【図２１】
0003737111.tif 000022
【図２２】
0003737111.tif 000023
【図２３】
0003737111.tif 000024
【図２４】
0003737111.tif 000025
【図２５】
0003737111.tif 000026
【図２６】
0003737111.tif 000027
【図２７】
0003737111.tif 000028
【図２８】
0003737111.tif 000029
【図２９】
0003737111.tif 000030
【図３０】
0003737111.tif 000031
【図３１】
0003737111.tif 000032
【図３２】
0003737111.tif 000033
【図３３】
0003737111.tif 000034
【図３４】
0003737111.tif 000035
【図３５】
0003737111.tif 000036
【図３６】
0003737111.tif 000037