(57)【特許請求の範囲】
【請求項１】
第１電圧レベルと第２電圧レベルのピーク値を有する高電圧入力信号が入力され、前記第１電圧レベルと前記第２電圧レベルとに交番反転される高電圧出力イネーブル信号が前記第１レベルであるとき又は前記高電圧出力イネーブル信号と相補の関係にある高電圧イネーブル・バー信号が前記第２電圧レベルであるときにターンオンされ、前記高電圧入力信号を伝達する第１スイッチング手段と、
前記第２電圧レベルと第３電圧レベルのピーク値を有する低電圧入力信号が入力され、前記第２電圧レベルと前記第３電圧レベルとに交番反転される低電圧出力イネーブル信号が前記第２レベルであるとき又は前記低電圧出力イネーブル信号と相補の関係にある低電圧イネーブル・バー信号が前記第３電圧レベルであるときにターンオンされ、前記低電圧入力信号を伝達する第２スイッチング手段と、
前記高電圧出力イネーブル・バー信号が前記第２電圧レベルであるときに、前記第１電圧レベルの出力信号を発生させる一方、前記低電圧出力イネーブル信号が前記第２電圧レベルの時に前記第３電圧レベルの出力信号を発生させる選択信号発生手段と、
前記第１スイッチング手段の出力信号が入力され、前記第２電圧レベルの第１電源電圧又は前記選択信号発生手段により出力される前記第１電圧レベルの出力信号によってターンオンされ、前記第１スイッチング手段の出力信号を出力端に伝達する第３スイッチング手段と、
前記第２スイッチング手段の出力信号が入力され、前記第２電圧レベルの前記第１電源電圧又は前記選択信号発生手段により出力される前記第３電圧レベルの出力信号によってターンオンされ、前記第２スイッチング手段の出力信号を前記出力端に伝達する第４スイッチング手段と、
を含んでなるマルチプレクサ。
【請求項２】
前記第１スイッチング手段が、
第１PMOSトランジスタのソースと第１NMOSトランジスタのドレーンが相互連結されて入力端を形成し、該入力端に前記高電圧入力信号が入力される一方、前記第１PMOSトランジスタのドレーンと前記第１NMOSトランジスタのソースが相互連結されて第１出力端を形成し、前記第１NMOSトランジスタのゲートが前記高電圧出力イネーブル信号によって制御され、前記第１PMOSトランジスタのゲートが前記高電圧出力イネーブル・バー信号によって制御されるよう構成された第１トランスミッション・ゲートからなることを特徴とする請求項１記載のマルチプレクサ。
【請求項３】
前記第２スイッチング手段が、
第２PMOSトランジスタのソースと第２NMOSトランジスタのドレーンが相互連結されて入力端を形成し、該入力端に前記低電圧入力信号が入力される一方、前記第２PMOSトランジスタのドレーンと前記第２NMOSトランジスタのソースが相互連結されて第２出力端を形成し、前記第２NMOSトランジスタのゲートが前記低電圧出力イネーブル信号によって制御され、前記第２PMOSトランジスタのゲートが前記低電圧出力イネーブル・バー信号によって制御されるよう構成された第２トランスミッション・ゲートからなることを特徴とする請求項１又は２に記載のマルチプレクサ。
【請求項４】
前記第３スイッチング手段が、
第５PMOSトランジスタのソースと第５NMOSトランジスタのドレーンが相互連結されて入力端を形成し、該入力端に前記第１スイッチング手段の出力信号が入力される一方、前記第５PMOSトランジスタのドレーンと前記第５NMOSトランジスタのソースが相互連結されて第４出力端を形成し、前記第５PMOSトランジスタのゲートは前記第２電圧レベルの前記第１電源電圧によって制御され、前記第５NMOSトランジスタのゲートは前記選択信号発生手段の出力信号によって制御される第３トランスミッション・ゲートからなることを特徴とする請求項１〜３のいずれか１つに記載のマルチプレクサ。
【請求項５】
前記第４スイッチング手段が、
第６PMOSトランジスタのソースと第６NMOSトランジスタのドレーンが相互連結されて入力端を形成し、該入力端に前記第２スイッチング手段の出力信号が入力される一方、前記第６PMOSトランジスタのドレーンと前記第６NMOSトランジスタのソースが相互連結されて前記第４出力端に連結され、前記第６PMOSトランジスタのゲートは前記選択信号発生手段の出力信号によって制御され、前記第６NMOSトランジスタのゲートは前記第２電圧レベルの前記第１電源電圧によって制御される第４トランスミッション・ゲートからなることを特徴とする請求項１〜４のいずれか１つに記載のマルチプレクサ。
【請求項６】
前記選択信号発生手段が、
ソースに前記第１電圧レベルの第２電源電圧が供給され、ゲートが高電圧出力イネーブル・バー信号によって制御される第３PMOSトランジスタと、ソースが前記第３PMOSトランジスタのドレーンに連結され、ゲートが前記第２電圧レベルの前記第１電源電圧によって制御される第４PMOSトランジスタと、ドレーンが前記第４PMOSトランジスタのドレーンに連結されて第３出力端を形成し、ゲートが前記第２電圧レベルの前記第１電源電圧によって制御される前記第３NMOSトランジスタと、ドレーンが前記第３NMOSトランジスタのソースに連結され、ゲートが低電圧出力イネーブル信号によって制御され、ソースが接地される第４NMOSトランジスタとを備えてなるインバーターであることを特徴とする請求項１〜５のいずれか１つに記載のマルチプレクサ。
【請求項７】
前記第１スイッチング手段の出力端と前記第２電源電圧との間に連結され、前記高出力イネーブル信号によってゲートが制御される第７PMOSトランジスタと、前記第２スイッチング手段の出力端と前記第２電源電圧との間に連結され、前記低電圧出力イネーブル・バー信号によってゲートが制御される第７NMOSトランジスタと、
を設けたことを特徴とする請求項６記載のマルチプレクサ。
【請求項８】
第１PMOSトランジスタのソースと第１NMOSトランジスタのドレーンが相互連結されて入力端を形成し、該入力端に第１電圧レベルと第２電圧レベルのピーク値を有する高電圧入力信号が入力される一方、前記第１PMOSトランジスタのドレーンと前記第１NMOSトランジスタのソースが相互連結されて第１出力端を形成し、前記第１NMOSトランジスタのゲートが前記第１電圧レベルと前記第２電圧レベルとに交番反転される高電圧出力イネーブル信号によって制御され、前記第１PMOSトランジスタのゲートが前記高電圧出力イネーブル信号と相補の関係にある高電圧イネーブル・バー信号によって制御されるよう構成された第１トランスミッション・ゲートと、
第２PMOSトランジスタのソースと第２NMOSトランジスタのドレーンが相互連結されて入力端を形成し、該入力端に前記第２電圧レベルと第３電圧レベルのピーク値を有する低電圧入力信号が入力される一方、前記第２PMOSトランジスタのドレーンと前記第２NMOSトランジスタのソースが相互連結されて第２出力端を形成し、前記第２NMOSトランジスタのゲートが前記第２電圧レベルと前記第３電圧レベルとに交番反転される低電圧出力イネーブル信号によって制御され、前記第２PMOSトランジスタのゲートが前記低電圧出力イネーブル信号と相補の関係にある低電圧イネーブル・バー信号によって制御されるよう構成された第２トランスミッション・ゲートと、
ソースに前記第１電圧レベルの第２電源電圧に供給され、ゲートが高電圧出力イネーブル・バー信号によって制御される第３PMOSトランジスタと、ソースが前記第３PMOSトランジスタのドレーンに連結され、ゲートが前記第２電圧レベルの前記第１電源電圧によって制御される第４PMOSトランジスタと、ドレーンが前記前記第４PMOSトランジスタのドレーンに連結され第３出力端を構成し、ゲートが前記第２電圧レベルの前記第１電源電圧によって制御される前記第３NMOSトランジスタと、ドレーンが前記第３NMOSトランジスタのソースに連結され、ゲートが低電圧出力イネーブル信号によって制御され、ソースが接地される第４NMOSトランジスタとによって構成されるインバーターと、
第５PMOSトランジスタのソースと第５NMOSトランジスタのドレーンが相互連結されて入力端を形成し、該入力端に前記第１トランスミッション・ゲートの出力信号が入力される一方、前記第５PMOSトランジスタのドレーンと前記第５NMOSトランジスタのソースが相互連結されて第４出力端を形成し、前記第５PMOSトランジスタのゲートは前記第２電圧レベルの前記第１電源電圧によって制御され、前記第５NMOSトランジスタのゲートは前記インバータの出力信号によって制御される第３トランスミッション・ゲートと、
第６PMOSトランジスタのソースと第６NMOSトランジスタのドレーンが相互連結されて入力端を形成し、該入力端に前記第２トランスミッション・ゲートの出力信号が入力される一方、前記第６PMOSトランジスタのドレーンと前記第６NMOSトランジスタのソースが相互連結されて前記第４出力端に連結され、前記第６PMOSトランジスタのゲートは前記インバータの出力信号によって制御され、前記第６NMOSトランジスタのゲートは前記第２電圧レベルの前記第１電源電圧によって制御される第４トランスミッション・ゲートと、
前記第１スイッチング手段の出力端と前記第２電源電圧との間に連結され、前記高出力イネーブル信号によってゲートが制御される第７PMOSトランジスタと、前記第２スイッチング手段の出力端と前記第２電源電圧との間に連結され、前記低電圧出力イネーブル・バー信号によってゲートが制御される第７NMOSトランジスタと、
を含んで構成されたことを特徴とするマルチプレクサ。
【請求項９】
前記第１電圧レベルと前記第３電圧レベルがそれぞれ異なる値を有するとき、前記第２電圧レベルが前記第１電圧レベルと前記第３電圧レベルとの中間値に設定されることを特徴とする請求項１〜８のいずれか１つに記載のマルチプレクサ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、マルチ・レベル出力信号を有するマルチプレクサに関する。
【０００２】
【従来の技術】
マルチプレクサは、多数個の入力信号のうちの１つを選択して単一出力信号として出力するロジック回路であり、出力信号の選択は、もう１つの入力信号である選択信号によって行われる。
【０００３】
このようなマルチプレクサは、半導体回路の全般にわたって非常に有効に用いられ、ほとんどの場合、その動作特性をディジタル・ロジック回路の概念として理解するのが一般的であるが、アナログ信号を利用するときや、ディジタル信号とアナログ信号とを併用して扱う場合にも有効に用いられる。
【０００４】
このように広い応用範囲を有するマルチプレクサは、LCD 駆動回路(Liquid Crystal Display Driving ciruit) でも非常に重要な位置を占める。LCD 駆動回路は、LCD パネルの各画素に画像信号を供給する回路である。LCD パネルの画素を形成するマトリックス構造に配列された多数個の液晶セルが、スイッチング素子としてのMOS トランジスタを介して伝達される画像信号に沿って動作するよう構成され、LCD 駆動回路は、それぞれのMOS トランジスタに適切な画像信号を供給する。
【０００５】
LCD の駆動方法には、ドット反転方法，コラム反転方法及びライン反転方法等があり、LCD パネルがそれぞれドット単位，コラム単位或いはライン単位に交番反転されることで具現される。このように多様な反転方法を利用する理由は、直流電圧の供給による液晶の劣化の防止や、フィールドによって画素電圧が変化することで発生するフリッカー(flicker) 、又は、静止画面が長時間出力されるときに現れる残像などを防止するためである。
【０００６】
LCD パネルの反転方法を具現させるためにLCD パネルの各画素に入力される信号の極性を、共通電圧（一般的にVCOMと表記される) を中心に（＋）極性と（−）極性に交番反転させる。
【０００７】
入力信号の極性を交番反転させるための手段として、上述のようなマルチプレクサが用いられる。即ち、共通電圧を基準にして高電圧発生回路より出力される高電圧信号と、低電圧発生回路より出力される低電圧信号とをマルチプレクサを利用して選択的に出力させるものである。したがって、この時に用いられるマルチプレクサは、高電圧信号のレベルと低電圧信号のレベルとを共に受け入れることができなければならない。
【０００８】
図４は、従来の２レベル出力信号を有するトランスミッション・ゲートの回路図である。
図４に図示したように０Ｖ〜10Ｖの入力信号は、NMOSトランジスタ・ロジックまたはPMOSトランジスタ・ロジックを通して出力される。出力経路は、０Ｖまたは10Ｖの交番信号である出力イネーブル信号(EN)と該出力イネーブル信号(EN)に対して相補の関係に設定される出力イネーブル・バー信号(ENB) によって制御される。
【０００９】
図４に図示したトランスミッション・ゲートは、一般的なCMOS工程を通して高電圧の出力信号と得ようとする回路であるため、それぞれのMOS トランジスタの供給電圧は約５Ｖの定格電圧を有する。したがって、入力電圧のピーク値である10Ｖ以上の電圧を受け入れることができないために、シールド電圧(VSHLD) を用いて素子の破壊を防止するようにしてあり、シールド電圧（ＶSHLD) は、最大入力電圧（10Ｖ）の1/2 の５Ｖに設定してある。
【００１０】
図４において、入力端(IN)に５〜10Ｖの信号が入力されるとき、NMOSトランジスタ(Q1)はターンオフされ、NMOSトランジスタ・ロジックを通しての出力は発生しない。しかし、この時、PMOSトランジスタ(Q2)はターンオンされ、５〜10Ｖの電圧がPMOSトランジスタ(Q6)のソースに伝達される。この状態で出力イネーブル・バー信号(ENB) が０Ｖになるようにすると、PMOSトランジスタ(Q6)も同じくターンオンされ、PMOSトランジスタ(Q2)より伝達された５〜10Ｖの電圧を出力する。PMOSトランジスタ(Q8)もPMOSトランジスタ(Q2)の場合と同じ理由でターンオンされ、出力端(OUT) では、５〜10Ｖの電圧が出力される。
【００１１】
上記の場合と反対に、入力端(IN)に０〜５Ｖの信号が入力されると、PMOSトランジスタ(Q2)はターンオフされ、PMOSトランジスタ・ロジックを通じた出力は発生しない。この時は、NMOSトランジスタ(Q1)がターンオンされ、０〜５Ｖの電圧をNMOSトランジスタ(Q4)のドレーンに出力する。この状態で出力イネーブル信号(EN)を10ＶにするとNMOSトランジスタ(Q3)がターンオンされ、10Ｖの電圧がNMOSトランジスタ(Q4)のゲートに供給され、NMOSトランジスタ(Q4)もターンオンされる。NMOSトランジスタ(Q7)も、NMOSトランジスタ(Q1)と同じ理由でターンオンされ、出力端(OUT) では０〜５Ｖの電圧が出力される。
【００１２】
【発明が解決しようとする課題】
しかし、NMOSトランジスタの出力電圧はゲート電圧よりも小さくなり、PMOSトランジスタの出力電圧はゲート電圧よりも大きくなるから、図４に図示した従来のトランスミッション・ゲートでは、入力端に０〜５Ｖの信号が入力されるときに出力イネーブル信号を１０Ｖにしても、５−Ｖth〜５Ｖの範囲を出力できず、同様に、入力端に５〜１０Ｖの信号が入力されるときに出力イネーブルバー信号を０Ｖにしても５Ｖ〜５＋Ｖthの範囲を出力できず、結果、出力電圧を入力電圧と同じ電圧範囲の全域にわたって変移させることができないという問題があった。
【００１３】
また、出力端に連結される素子が、高電圧又は低電圧の出力電圧によって破壊される可能性があった。即ち、NMOSトランジスタ・ロジック又はPMOSトランジスタ・ロジックのうちの出力電圧が経由しないトランジスタ・ロジックから出力端に連結されるトランジスタが高電圧又は低電圧の出力電圧によって破壊されるのである。
【００１４】
本発明は、かかる問題を解決するためになされたもので、出力電圧を入力電圧と同じ電圧範囲の全域にわたって変移させることが可能であり、かつ、相互異なるレベルの信号が単一出力端に出力されることによって発生する出力端トランジスタの破壊を防止する保護手段を備えたマルチ・レベル出力信号を有するマルチプレクサを提供することを目的とする。
【００１５】
【課題を解決するための手段】
上記目的を達成するために、請求項１記載の発明では、第１電圧レベルと第２電圧レベルのピーク値を有する高電圧入力信号が入力され、前記第１電圧レベルと前記第２電圧レベルとに交番反転される高電圧出力イネーブル信号が前記第１レベルであるとき又は前記高電圧出力イネーブル信号と相補の関係にある高電圧イネーブル・バー信号が前記第２電圧レベルであるときにターンオンされ、前記高電圧入力信号を伝達する第１スイッチング手段と、前記第２電圧レベルと第３電圧レベルのピーク値を有する低電圧入力信号が入力され、前記第２電圧レベルと前記第３電圧レベルとに交番反転される低電圧出力イネーブル信号が前記第２レベルであるとき又は前記低電圧出力イネーブル信号と相補の関係にある低電圧イネーブル・バー信号が前記第３電圧レベルであるときにターンオンされ、前記低電圧入力信号を伝達する第２スイッチング手段と、前記高電圧出力イネーブル・バー信号が前記第２電圧レベルであるときに、前記第１電圧レベルの出力信号を発生させる一方、前記低電圧出力イネーブル信号が前記第２電圧レベルの時に前記第３電圧レベルの出力信号を発生させる選択信号発生手段と、前記第１スイッチング手段の出力信号が入力され、前記第２電圧レベルの第１電源電圧又は前記選択信号発生手段により出力される前記第１電圧レベルの出力信号によってターンオンされ、前記第１スイッチング手段の出力信号を出力端に伝達する第３スイッチング手段と、前記第２スイッチング手段の出力信号が入力され、前記第２電圧レベルの前記第１電源電圧又は前記選択信号発生手段により出力される前記第３電圧レベルの出力信号によってターンオンされ、前記第２スイッチング手段の出力信号を前記出力端に伝達する第４スイッチング手段と、を含んでマルチプレクサを構成した。
【００１６】
請求項２記載の発明では、前記第１スイッチング手段が、第１PMOSトランジスタのソースと第１NMOSトランジスタのドレーンが相互連結されて入力端を形成し、該入力端に前記高電圧入力信号が入力される一方、前記第１PMOSトランジスタのドレーンと前記第１NMOSトランジスタのソースが相互連結されて第１出力端を形成し、前記第１NMOSトランジスタのゲートが前記高電圧出力イネーブル信号によって制御され、前記第１PMOSトランジスタのゲートが前記高電圧出力イネーブル・バー信号によって制御されるよう構成された第１トランスミッション・ゲートからなる構成とした。
【００１７】
請求項３記載の発明では、前記第２スイッチング手段が、第２PMOSトランジスタのソースと第２NMOSトランジスタのドレーンが相互連結されて入力端を形成し、該入力端に前記低電圧入力信号が入力される一方、前記第２PMOSトランジスタのドレーンと前記第２NMOSトランジスタのソースが相互連結されて第２出力端を形成し、前記第２NMOSトランジスタのゲートが前記低電圧出力イネーブル信号によって制御され、前記第２PMOSトランジスタのゲートが前記低電圧出力イネーブル・バー信号によって制御されるよう構成された第２トランスミッション・ゲートからなる構成とした。
【００１８】
請求項４記載の発明では、前記第３スイッチング手段が、第５PMOSトランジスタのソースと第５NMOSトランジスタのドレーンが相互連結されて入力端を形成し、該入力端に前記第１スイッチング手段の出力信号が入力される一方、前記第５PMOSトランジスタのドレーンと前記第５NMOSトランジスタのソースが相互連結されて第４出力端を形成し、前記第５PMOSトランジスタのゲートは前記第２電圧レベルの前記第１電源電圧によって制御され、前記第５NMOSトランジスタのゲートは前記選択信号発生手段の出力信号によって制御される第３トランスミッション・ゲートからなる構成とした。
【００１９】
請求項５記載の発明では、前記第４スイッチング手段が、第６PMOSトランジスタのソースと第６NMOSトランジスタのドレーンが相互連結されて入力端を形成し、該入力端に前記第２スイッチング手段の出力信号が入力される一方、前記第６PMOSトランジスタのドレーンと前記第６NMOSトランジスタのソースが相互連結されて前記第４出力端に連結され、前記第６PMOSトランジスタのゲートは前記選択信号発生手段の出力信号によって制御され、前記第６NMOSトランジスタのゲートは前記第２電圧レベルの前記第１電源電圧によって制御される第４トランスミッション・ゲートからなる構成とした。
【００２０】
請求項６記載の発明では、前記選択信号発生手段が、ソースに前記第１電圧レベルの第２電源電圧が供給され、ゲートが高電圧出力イネーブル・バー信号によって制御される第３PMOSトランジスタと、ソースが前記第３PMOSトランジスタのドレーンに連結され、ゲートが前記第２電圧レベルの前記第１電源電圧によって制御される第４PMOSトランジスタと、ドレーンが前記第４PMOSトランジスタのドレーンに連結されて第３出力端を形成し、ゲートが前記第２電圧レベルの前記第１電源電圧によって制御される前記第３NMOSトランジスタと、ドレーンが前記第３NMOSトランジスタのソースに連結され、ゲートが低電圧出力イネーブル信号によって制御され、ソースが接地される第４NMOSトランジスタとを備えてなるインバーターである構成とした。
【００２１】
請求項７記載の発明では、前記第１スイッチング手段の出力端と前記第２電源電圧との間に連結され、前記高出力イネーブル信号によってゲートが制御される第７PMOSトランジスタと、前記第２スイッチング手段の出力端と前記第２電源電圧との間に連結され、前記低電圧出力イネーブル・バー信号によってゲートが制御される第７NMOSトランジスタと、を設ける構成とした。
【００２２】
一方、請求項８記載の発明は、第１PMOSトランジスタのソースと第１NMOSトランジスタのドレーンが相互連結されて入力端を形成し、該入力端に第１電圧レベルと第２電圧レベルのピーク値を有する高電圧入力信号が入力される一方、前記第１PMOSトランジスタのドレーンと前記第１NMOSトランジスタのソースが相互連結されて第１出力端を形成し、前記第１NMOSトランジスタのゲートが前記第１電圧レベルと前記第２電圧レベルとに交番反転される高電圧出力イネーブル信号によって制御され、前記第１PMOSトランジスタのゲートが前記高電圧出力イネーブル信号と相補の関係にある高電圧イネーブル・バー信号によって制御されるよう構成された第１トランスミッション・ゲートと、第２PMOSトランジスタのソースと第２NMOSトランジスタのドレーンが相互連結されて入力端を形成し、該入力端に前記第２電圧レベルと第３電圧レベルのピーク値を有する低電圧入力信号が入力される一方、前記第２PMOSトランジスタのドレーンと前記第２NMOSトランジスタのソースが相互連結されて第２出力端を形成し、前記第２NMOSトランジスタのゲートが前記第２電圧レベルと前記第３電圧レベルとに交番反転される低電圧出力イネーブル信号によって制御され、前記第２PMOSトランジスタのゲートが前記低電圧出力イネーブル信号と相補の関係にある低電圧イネーブル・バー信号によって制御されるよう構成された第２トランスミッション・ゲートと、ソースに前記第１電圧レベルの第２電源電圧に供給され、ゲートが高電圧出力イネーブル・バー信号によって制御される第３PMOSトランジスタと、ソースが前記第３PMOSトランジスタのドレーンに連結され、ゲートが前記第２電圧レベルの前記第１電源電圧によって制御される第４PMOSトランジスタと、ドレーンが前記前記第４PMOSトランジスタのドレーンに連結され第３出力端を構成し、ゲートが前記第２電圧レベルの前記第１電源電圧によって制御される前記第３NMOSトランジスタと、ドレーンが前記第３NMOSトランジスタのソースに連結され、ゲートが低電圧出力イネーブル信号によって制御され、ソースが接地される第４NMOSトランジスタとによって構成されるインバーターと、第５PMOSトランジスタのソースと第５NMOSトランジスタのドレーンが相互連結されて入力端を形成し、該入力端に前記第１トランスミッション・ゲートの出力信号が入力される一方、前記第５PMOSトランジスタのドレーンと前記第５NMOSトランジスタのソースが相互連結されて第４出力端を形成し、前記第５PMOSトランジスタのゲートは前記第２電圧レベルの前記第１電源電圧によって制御され、前記第５NMOSトランジスタのゲートは前記インバータの出力信号によって制御される第３トランスミッション・ゲートと、第６PMOSトランジスタのソースと第６NMOSトランジスタのドレーンが相互連結されて入力端を形成し、該入力端に前記第２トランスミッション・ゲートの出力信号が入力される一方、前記第６PMOSトランジスタのドレーンと前記第６NMOSトランジスタのソースが相互連結されて前記第４出力端に連結され、前記第６PMOSトランジスタのゲートは前記インバータの出力信号によって制御され、前記第６NMOSトランジスタのゲートは前記第２電圧レベルの前記第１電源電圧によって制御される第４トランスミッション・ゲートと、前��第１スイッチング手段の出力端と前記第２電源電圧との間に連結され、前記高出力イネーブル信号によってゲートが制御される第７PMOSトランジスタと、前記第２スイッチング手段の出力端と前記第２電源電圧との間に連結され、前記低電圧出力イネーブル・バー信号によってゲートが制御される第７NMOSトランジスタと、を含んでマルチプレクサを構成するものとした。
【００２３】
請求項９記載の発明では、前記第１電圧レベルと前記第３電圧レベルがそれぞれ異なる値を有するとき、前記第２電圧レベルが前記第１電圧レベルと前記第３電圧レベルとの中間値に設定される構成とした。
【００２４】
【発明の実施の形態】
以下、本発明の実施の形態を添付図面を参照して説明する。
図１は、本発明に係るマルチプレクサの第１の実施形態をを示す回路図である。
【００２５】
図１において、第１スイッチング手段としての第１トランスミッション・ゲート(TG1) は、第１PMOSトランジスタとしてのPMOSトランジスタ(Q21) と第１NMOSトランジスタとしてのNMOSトランジスタ(Q22) で構成される。
【００２６】
ここで、前記PMOSトランジスタ(Q21) のソースとNMOSトランジスタ(Q22) のドレーンとが相互連結されて入力端を形成し、この入力端に５Ｖ（第２電圧レベル）〜10Ｖ（第１電圧レベル）のアナログ高電圧入力信号(HI)が入力される。また、PMOSトランジスタ(Q21) のドレーンとNMOSトランジスタ(Q22) のソースが相互連結されて出力端を形成し、該出力端から出力信号(OUT-1) を出力する。
【００２７】
前記NMOSトランジスタ(Q22) のゲートは、５Ｖ（第２電圧レベル）と10Ｖ（第１電圧レベル）とに交番反転される高電圧出力イネーブル信号(HE)によって制御され、PMOSトランジスタ(Q21) のゲートは、前記高電圧出力イネーブル信号(HE)と相補の関係にあって５Ｖとは10Ｖとに交番反転される高電圧出力イネーブル・バー信号(HEB) によって制御される。
【００２８】
第２スイッチング手段としての第２トランスミッション・ゲート(TG2) は、第２PMOSトランジスタとしてのPMOSトランジスタ(Q23) と第２NMOSトランジスタとしてのNMOSトランジスタ(Q24) で構成される。
【００２９】
ここで、PMOSトランジスタ(Q23) のソースとNMOSトランジスタ(24)のドレーンが相互連結されて入力端を形成し、この入力端に０Ｖ〜５Ｖのアナログ低電圧入力信号(LI)が入力される。また、PMOSトランジスタ(Q23) のドレーンとNMOSトランジスタ(Q24) のソースが相互連結されて出力端を形成し、該出力端から出力信号(OUT-2) を出力する。
【００３０】
前記NMOSトランジスタ(Q24) のゲートは、０Ｖ（第３電圧レベル）と５Ｖ（第２電圧レベル）とに交番反転される低電圧出力イネーブル信号(LE)によって制御され、PMOSトランジスタ(Q23) のゲートは、低電圧出力イネーブル信号(LE)と相補の関係にあって０Ｖと５Ｖとに交番反転される低電圧出力イネーブル・バー信号(LEB) によって制御される。
【００３１】
上述の高電圧出力イネーブル信号(HE)，高電圧出力イネーブル・バー信号(HEB) ，低電圧出力イネーブル信号(LE)，低電圧出力イネーブル・バー信号(LEB) は、次のような相互関係になるように設定される。
【００３２】
HEB ＝(10 −HE) ＋５
LE＝ HEB−５
LEB ＝HE−５
この場合、高電圧出力イネーブル信号(HE)を10Ｖ（第１電圧レベル）に設定すると、低電圧出力イネーブル信号(LE)は０Ｖ（第３電圧レベル）になり、高電圧出力イネーブル・バー信号(HEB) と低電圧出力イネーブル・バー信号(LEB) は、共に５Ｖ（第２電圧レベル）になる。一方、高電圧力イネーブル信号(HE)を５Ｖ（第２電圧レベル）に設定すると、低電圧出力イネーブル信号(LE)も５Ｖ（第２電圧レベル）になり、また、高電圧出力イネーブル・バー信号(HEB) は10Ｖ（第１電圧レベル）になり、低電圧出力イネーブル・バー信号(LEB) は０Ｖ（第３電圧レベル）になる。
【００３３】
選択信号発生手段としてのインバータ(INV) は、２つのプルアップ・トランジスタ(Q25),(Q26) と２つのプルダウン・トランジスタ(Q27),(Q28) で構成される。
【００３４】
第３PMOSトランジスタとしてのPMOSトランジスタ(Q25) のソースには、10Ｖ（第１電圧レベル）の電源電圧(VDD) （第２電源）が供給され、PMOSトランジスタ(Q25) のゲートは前記高電圧出力イネーブル・バー信号(HEB) によって制御される。また、第４PMOSトランジスタとしてのPMOSトランジスタ(Q26) のソースがPMOSトランジスタ(Q25) のドレーンに連結され、PMOSトランジスタ(Q26) のゲートは５Ｖ（第２電圧レベル）の電源電圧(VCC) （第１電源電圧）によって制御される。
【００３５】
更に、第３NMOSトランジスタとしてのNMOSトランジスタ(Q27) のドレーンがPMOSトランジスタ(Q26) のドレーンに連結されて出力端を形成し、該出力端から出力信号(OUT-3) を出力する。NMOSトランジスタ(Q27) のゲートは電源電圧(VCC) によって制御され、第４NMOSトランジスタとしてのNMOSトランジスタ(Q28) のドレーンはNMOSトランジスタ(Q27) のソースに連結される。NMOSトランジスタ(Q28) は低電圧出力イネーブル信号(LE)によって制御され、NMOSトランジスタ(Q28) のソースは接地される。
【００３６】
第３スイッチング手段としての第３トランスミッション・ゲート(TG3) は、第５PMOSトランジスタとしてのPMOSトランジスタ(Q29) 及び第５NMOSトランジスタとしてのNMOSトランジスタ(Q30) で構成される。ここで、PMOSトランジスタ(Q29) のソースとNMOSトランジスタ(Q30) のドレーンが相互連結されて入力端を形成し、該入力端には第１トランスミッション・ゲート(TG1) の出力信号(OUT-1) が入力される。また、PMOSトランジスタ(Q29) のドレーンとNMOSトランジスタ(Q30) のソースが相互連結されて出力端を形成し、該出力端から出力信号(OUT) を出力する。PMOSトランジスタ(Q29) のゲートは電源電圧(VCC) によって制御され、NMOSトランジスタ(Q30) のゲートはインバータ(INV) の出力信号(OUT-3) によって制御される。
【００３７】
第４スイッチング手段としての第４トランスミッション・ゲート(TG4) は、第６PMOSトランジスタとしてのPMOSトランジスタ(Q31) と第６NMOSトランジスタとしてのNMOSトランジスタ(Q32) で構成される。ここで、PMOSトランジスタ(Q31) のソースとNMOSトランジスタ(Q32) のドレーンが相互連結されて入力端を形成し、該入力端には第２トランスミッション・ゲート(TG2) の出力信号(OUT-2) が入力される。また、PMOSトランジスタ(Q31) のドレーンとNMOSトランジスタ(Q32) のソースが相互連結されて出力端を形成し、該出力端から出力信号(OUT) を出力する。PMOSトランジスタ(Q31) のゲートはインバータ(INV) の出力信号(OUT-3) によって制御され、NMOSトランジスタ(Q32) のゲートは電源電圧(VCC) によって制御される。
【００３８】
このように構成された図１のマルチプレクサでは、入力端側の２つのトランスミッション・ゲート(TG1),(TG2) は、交番動作を行う。
即ち、高電圧出力イネーブル信号(HE)が10Ｖに設定されると、高電圧出力イネーブル・バー信号(HEB) が５Ｖになり、第１トランスミッション・ゲート(TG1) はターンオンされる。従って、５Ｖ〜10Ｖのアナログ高電圧入力信号(HI)がターンオンされた第１トランスミッション・ゲート(TG1) を通って出力される。この時、低電圧出力イネーブル信号(LE)は０Ｖで、低電圧出力イネーブル・バー信号(LEB) は５Ｖであるため、第２トランスミッション・ゲート(TG2) はターンオフされる。従って、低電圧入力信号(LI)は出力されない。
【００３９】
逆に、高電圧出力イネーブル信号(HE)が５Ｖに設定されると、高電圧出力イネーブル・バー信号(HEB) は10Ｖになり、第１トランスミッション・ゲート(TG1) はターンオフされる。この時、低電圧出力イネーブル信号(LE)は５Ｖになり、低電圧出力イネーブル・バー信号(LEB) は０Ｖになり、第２トランスミッション・ゲート(TG2) はターンオンされる。従って、ターンオンされた第２トランスミッション・ゲート(TG2) を通じて０Ｖ〜５Ｖのアナログ低電圧入力信号(LI)が次の端に出力される。
【００４０】
インバータ(INV) の動作も高電圧出力イネーブル・バー信号(HEB) と低電圧出力イネーブル信号(LE)によって制御される。
上述ように高電圧出力イネーブル・バー信号(HEB) と低電圧出力イネーブル信号(LE)は５Ｖの電圧差を有し、第１トランスミッション・ゲート(TG1) がターンオンされる電圧条件の時は、高電圧出力イネーブル・バー信号(HEB) は５Ｖであり、低電圧出力イネーブル信号(LE)は０Ｖであり、逆に、第２トランスミッション・ゲート(TG2) がターンオンされる条件の時は、高電圧出力イネーブル・バー信号(HEB) が10Ｖで、低電圧出力イネーブル信号(LE)は５Ｖである。
【００４１】
そして、第１トランスミッション・ゲート(TG1) がターンオンされる条件下で高電圧出力イネーブル・バー信号(HEB) が５Ｖになると、プルアップ・トランジスタであるPMOSトランジスタ(Q25) がターンオンされ、PMOSトランジスタ(Q26) のソースに10Ｖの電源電圧(VDD) を伝達する。PMOSトランジスタ(Q26) のゲートには常に５Ｖの電源電圧(VCC) が供給されているため、ソースに10Ｖの電圧が伝達されると、PMOSトランジスタ(Q26) はターンオンされる。この時、低電圧出力イネーブル信号(LE)は０Ｖであるため、プルダウン・トランジスタであるNMOSトランジスタ(Q28) がターンオフされる。従って、インバータ(INV) の出力信号(OUT-3) は電源電圧(VDD) の10V になる。
【００４２】
逆に、第１トランスミッション・ゲート(TG2) がターンオンされる条件下で高電圧出力イネーブル・バー信号(HEB) が10Ｖになると、PMOSトランジスタ(Q25) はターンオフされる。この時、低電圧出力イネーブル信号(LE)は５Ｖであるため、０Ｖの接地端子がつながれるNMOSトランジスタ(Q28) がターンオンされ、NMOSトランジスタ(Q27) のソースに０Ｖの電圧を伝達する。NMOSトランジスタ(Q27) のゲートには常に５Ｖの電源電圧(VCC) が供給されているため、NMOSトランジスタ(Q27) は０Ｖの接地電圧が伝達されてターンオンされる。従って、インバータ(INV) の出力信号(OUT-3) は接地電圧の０Ｖになる。
【００４３】
また、出力端側を形成する２つのトランスミッション・ゲート(TG3),(TG4) も交番動作する。
第３トランスミッション・ゲート(TG3) を構成するPMOSトランジスタ(Q29) のゲートには常に５Ｖの電源電圧(VCC) が供給される。従って、PMOSトランジスタ(Q29) は、第１トランスミッション・ゲート(TG1) がターン・オンされ、５Ｖ〜10Ｖの出力信号(OUT-1) が得られるときにターンオンされる。また、第１トランスミッション・ゲート(TG1) がターンオンされる条件下では、インバータ(INV) の出力信号(OUT-3) が10Ｖであるため、この出力信号(OUT-3) が第３トランスミッション・ゲート(TG3) を構成するNMOSトランジスタ(Q30) をターンオンさせる。
【００４４】
従って、結果的に、第１トランスミッション・ゲート(TG1) がターンオンされる電圧条件下では、第３トランスミッション・ゲート(TG3) も同じくターンオンされ、出力端(OUT) では、５Ｖ〜10Ｖのアナログ信号が出力される。
【００４５】
出力端のもう１つの第４トランスミッション・ゲート(TG4) を構成するNMOSトランジスタ(Q32) のゲートにも常に５Ｖの電源電圧(VCC) が供給される。従って、NMOSトランジスタ(Q32) は、第２トランスミッション・ゲート(TG2) がターン・オンされ、０Ｖ〜５Ｖの出力信号(OUT-2) が得られるときにターンオンされる。また、第２トランスミッション・ゲート(TG2) がターンオンされる条件下では、インバータ(INV) の出力信号(OUT-3) は０Ｖであるため、この出力信号(OUT-3) が第４トランスミッション・ゲート(TG4) を構成するPMOSトランジスタ(Q31) をターンオンさせる。従って、結果的に、第２トランスミッション・ゲート(TG2) がターンオンされる条件下では、第４トランスミッション・ゲート(TG4) も同じくターンオンされ、出力端(OUT) では０Ｖ〜５Ｖのアナログ信号が出力される。
【００４６】
図２は、本発明によるマルチプレクサの第２の実施形態を示す回路図である。この図２に示すマルチプレクサは、図１のマルチプレクサに対して、出力端のトランスミッション・ゲート(TG3),(TG4) が出力電圧によって破壊されるのを防止するための手段を備える点が異なる。
【００４７】
即ち、第３トランスミッション・ゲート(TG3) の入力端と電源電圧(VCC) の間に第７PMOSトランジスタとしてのPMOSトランジスタ(Q33) を連結し、高電圧出力イネーブル信号(HE)によって該PMOSトランジスタ(Q33) のゲートが制御されるようにする。また、第４トランスミッション・ゲート(TG4) の入力端と電源電圧(VCC) の間には第７NMOSトランジスタとしてのNMOSトランジスタ(Q34) を連結し、低電圧出力イネーブル・バー信号(LEB) によって該NMOSトランジスタ(Q34) のゲートが制御されるようにする。
【００４８】
第１トランスミッション・ゲート(TG1) がターンオンされる条件下では、PMOSトランジスタ(Q33) はターンオフされ、代わりにNMOSトランジスタ(Q34) がターンオンされる。従って、ターンオンされたNMOSトランジスタ(Q34) を通って第４トランスミッション・ゲート(TG4) の入力端には５Ｖの電源電圧(VCC) が供給される。そして、第１トランスミッション・ゲート(TG1) がターンオンされる電圧条件であるため、出力端(OUT) には５Ｖ〜10Ｖアナログ信号が出力される。
【００４９】
第４トランスミッション・ゲート(TG4) の入力端の電圧が０Ｖである場合には、出力端(OUT) の第４トランスミッション・ゲート(TG4) を構成するトランジスタ(Q31),(Q32) は最大10Ｖの出力電圧によって破壊される可能性があるが、第１トランスミッション・ゲート(TG1) がターンオンされている間に、第４トランスミッション・ゲート(TG4) の入力端を５Ｖの電源電圧(VCC) レベルに維持することで、高電圧( または低電圧) の出力信号によるトランジスタ(Q31),(Q32) の破壊が防止できる。
【００５０】
上記の図１又は図２に示したマルチプレクサにおいて、入力端のトランスミッション・ゲート(TG1) に５Ｖ〜10Ｖの高電圧の信号源を連結し、もう１つのトランスミッション・ゲート(TG2) に０Ｖ〜５Ｖの低電圧の信号源を連結し、制御信号である高電圧出力イネーブル信号(HE)を５Ｖと10Ｖに交番入力すると、低電圧信号（０Ｖ〜５Ｖ）と高電圧信号（５Ｖ〜10Ｖ）とのそれぞれ異なる電圧範囲のアナログ信号を選択的に出力できることになる。
【００５１】
図３は、高電圧信号源と低電圧信号源とを連結した本発明に係るマルチプレクサを示すブロック図である。高電圧信号源は、LCD 駆動回路でｎビットのデジタル・ビデオ信号を高電圧アナログ信号(HI)に変換する高電圧Ｄ／Ａ変換器(1) であり、低電圧信号源もまたｎビットのデジタル・ビデオ信号を低電圧アナログ信号(LI)に変換する低電圧Ｄ／Ａ変換器(2) である。そして、マルチプレクサ(3) に入力される高電圧アナログ信号(HI)と低電圧アナログ信号(LI)は、極性制御信号(POL) の論理値のしたがって選択的に出力される。極性制御信号(LI)を交番信号として、高電圧アナログ信号(HI)と低電圧アナログ信号(LI)の交番出力動作を制御する。即ち、極性制御信号(POL) は、高電圧出力イネーブル信号(HE)の電圧レベルを決めることによって、図１及び図２に図示した２つのトランスミッション・ゲート(TG1),(TG2) のオン・オフ動作が制御できるようにする。マルチプレクサ(3) の出力信号(OUT) は、バッファ(4) を介してLCD パネル(5) に伝達され、液晶セルを駆動する。
【００５２】
【発明の効果】
以上のように、請求項１記載の発明によると、出力電圧を入力電圧と同じ電圧範囲の全域にわたって変移させることが可能で、単一出力端に通して２つのそれぞれ異なるレベルの出力信号を選択的に出力できるという効果がある。
【００５３】
また、請求項２，３記載の発明によると、それぞれ異なるレベルの入力信号を確実に選択して受け入れることができるという効果がある。
また、請求項４〜６記載の発明によると、入力信号を大きな損失なしに出力できるという効果がある。
【００５４】
更に、請求項７，８記載の発明によると、出力端トランジスタの破壊を防止することができるという効果がある。
【図面の簡単な説明】
【図１】本発明によるマルチ・レベル出力信号を有するマルチプレクサの回路図。
【図２】本発明によるマルチプレクサのもう一つの構成例を図示した回路図。
【図３】本発明のマルチプレクサに高電圧信号源と低電圧信号源を連結した実施例を図示したブロック図。
【図４】従来の２レベル出力信号を有するトランスミッション・ゲートの回路図。
【符号の説明】
Q1〜Q34 …MOS トランジスタ
TG1 〜TG4 …トランスミッション・ゲート
INV …インバータ
HE…高電圧出力イネーブル信号
HEB …高電圧出力イネーブル・バー信号
HI…高電圧入力信号
LE…低電圧信号イネーブル信号
LEB …低電圧出力イネーブル・バー信号
LI…低電圧入力信号
【図１】
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【図２】
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【図３】
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【図４】
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