(57)【特許請求の範囲】
【請求項１】
保持するデータによって電流端子間のコンダクタンスが変化し、第１の端子と第２の端子の間に複数個電流端子が直列接続された、データを電気的に再書き込み可能な複数のメモリセルと、前記第１の端子を電気的にデータ転送線に接続する第１の選択スイッチングエレメントと、前記第２の端子を基準電位線に接続する第２の選択スイッチングエレメントであるＭＩＳＦＥＴとを備えてメモリセルユニットが構成され、
前記メモリセルユニットの第１及び第２の選択スイッチングエレメントを導通状態にし、選択されたメモリセルにそのデータに応じてその電流端子間を導通又は遮断状態にさせる読み出し電圧をその制御電極に印加し、前記選択されたメモリセル以外のメモリセルにそのデータによらず電流端子間を導通状態とするパス電圧をその制御電極に印加して、前記データ転送線と基準電位線との間の電流の有無又は電流の大小を検出するデータ読み出しモードを有し、
前記データ読み出しモードにおいて、前記ＭＩＳＦＥＴの電流端子間のコンダクタンスが、前記選択されたメモリセル以外の少なくとも一つのメモリセルについて、電流端子間のコンダクタンスを最も小さくなる状態に設定した場合のコンダクタンスより小さい状態に設定されるようにした
ことを特徴とする半導体記憶装置。
【請求項２】
保持するデータによって電流端子間のコンダクタンスが変化し、第１の端子と第２の端子の間に複数個電流端子が直列接続された、データを電気的に再書き込み可能な複数のメモリセルと、前記第１の端子をデータ転送線に接続する第１の選択スイッチングエレメントであるＭＩＳＦＥＴと、前記第２の端子を電気的に基準電位線に接続する第２の選択スイッチングエレメントとを備えてメモリセルユニットが構成され、
前記メモリセルユニットの第１及び第２の選択スイッチングエレメントを導通状態にし、選択されたメモリセルにそのデータに応じてその電流端子間を導通又は遮断状態にさせる読み出し電圧をその制御電極に印加し、前記選択されたメモリセル以外のメモリセルにそのデータによらず電流端子間を導通状態とするパス電圧をその制御電極に印加して、前記データ転送線と基準電位線との間の電流の有無又は電流の大小を検出するデータ読み出しモードを有し、
前記データ読み出しモードにおいて、前記ＭＩＳＦＥＴの電流端子間のコンダクタンスが、前記選択されたメモリセル以外の少なくとも一つのメモリセルについて、電流端子間のコンダクタンスを最も小さくなる状態に設定した場合のコンダクタンスより小さい状態に設定されるようにした
ことを特徴とする半導体記憶装置。
【請求項３】
前記データ読み出しモードは、前記データ転送線から前記メモリセルユニットを介して前記基準電位線に読み出し電流を流すものであって、前記第２の選択スイッチングエレメントのＭＩＳＦＥＴの制御電極の電圧は、前記パス電圧より低く且つ、前記第１の選択スイッチングエレメントの制御電極の電圧より低い第１の設定値に設定されている
ことを特徴とする請求項１記載の半導体記憶装置。
【請求項４】
前記データ読み出しモードは、前記基準電位線から前記メモリセルユニットを介して前記データ転送線に読み出し電流を流すものであって、前記第２の選択スイッチングエレメントのＭＩＳＦＥＴの制御電極の電圧は、前記パス電圧より低く且つ、前記第１の選択スイッチングエレメントの制御電極の電圧より低い第１の設定値に設定されている
ことを特徴とする請求項１記載の半導体記憶装置。
【請求項５】
前記データ読み出しモードは、前記基準電位線から前記メモリセルユニットを介して前記データ転送線に読み出し電流を流すものであって、前記第１の選択スイッチングエレメントのＭＩＳＦＥＴ制御電極の電圧は、前記パス電圧より低く且つ、前記第２の選択スイッチングエレメントの制御電極の電圧より低い第１の設定値に設定されている
ことを特徴とする請求項２記載の半導体記憶装置。
【請求項６】
前記データ読み出しモードは、前記データ転送線から前記メモリセルユニットを介して前記基準電位線に読み出し電流を流すものであって、前記第１の選択スイッチングエレメントのＭＩＳＦＥＴの制御電極の電圧は、前記パス電圧より低く且つ、前記第２の選択スイッチングエレメントの制御電極の電圧より低い第１の設定値に設定されている
ことを特徴とする請求項２記載の半導体記憶装置。
【請求項７】
前記メモリセルは、半導体基板に少なくとも一つの電荷蓄積層と制御電極とを有するトランジスタ構造を有し、
前記データ読み出しモードにおいて、前記メモリセルのドレイン電流係数をβcell、前記ＭＩＳＦＥＴのドレイン電流係数をβSL、前記メモリセルの書き込みしきい値をＶthw、前記ＭＩＳＦＥＴのしきい値をＶth、前記パス電圧をＶread、前記ＭＩＳＦＥＴの制御電極の電圧をＶＧＳＬとして、（βSL）0.5×（ＶＧＳＬ−Ｖth）が（βcell）0.5×（Ｖread−Ｖthw）より小さくなるようにした
ことを特徴とする請求項３乃至６のいずれかに記載の半導体記憶装置。
【請求項８】
前記メモリセルは、半導体基板に少なくとも一つの電荷蓄積層と制御電極とを有するトランジスタ構造を有し、
前記データ読み出しモードにおいて、前記メモリセルのドレイン電流係数をβcell、前記ＭＩＳＦＥＴのドレイン電流係数をβSL、前記メモリセルの書き込みしきい値をＶthw、前記ＭＩＳＦＥＴのしきい値をＶth、前記パス電圧をＶread、前記ＭＩＳＦＥＴの制御電極の電圧をＶＧＳＬとして、（βSL）×（ＶＧＳＬ−Ｖth）が（βcell）×（Ｖread−Ｖthw）より小さくなるようにした
ことを特徴とする請求項３乃至６のいずれかに記載の半導体記憶装置。
【請求項９】
保持するデータによって電流端子間のコンダクタンスが変化し、第１の端子と第２の端子の間に複数個電流端子が直列接続された、データを電気的に再書き込み可能な複数のメモリセルと、前記第１の端子を電気的にデータ転送線に接続する第１の選択スイッチングエレメントと、前記第２の端子を基準電位線に接続する第２の選択スイッチングエレメントであるＭＩＳＦＥＴとを備えてメモリセルユニットが構成され、
前記メモリセルユニットの第１及び第２の選択スイッチングエレメントを導通状態にし、選択されたメモリセルにそのデータに応じてその電流端子間を導通又は遮断状態にさせる読み出し電圧をその制御電極に印加し、前記選択されたメモリセル以外のメモリセルにそのデータによらず電流端子間を導通状態とするパス電圧をその制御電極に印加して、前記データ転送線と基準電位線との間の電流の有無又は電流の大小を検出するデータ読み出しモードを有し、
前記データ読み出しモードにおいて、前記第２の選択スイッチングエレメントの制御電極の電圧は、前記パス電圧より低く且つ、前記第１の選択スイッチングエレメントの制御電極の電圧より低い第１の設定値に設定されている
ことを特徴とする半導体記憶装置。
【請求項１０】
保持するデータによって電流端子間のコンダクタンスが変化し、第１の端子と第２の端子の間に複数個電流端子が直列接続された、データを電気的に再書き込み可能な複数のメモリセルと、前記第１の端子をデータ転送線に接続する第１の選択スイッチングエレメントであるＭＩＳＦＥＴと、前記第２の端子を電気的に基準電位線に接続する第２の選択スイッチングエレメントとを備えてメモリセルユニットが構成され、
前記メモリセルユニットの第１及び第２の選択スイッチングエレメントを導通状態にし、選択されたメモリセルにそのデータに応じてその電流端子間を導通又は遮断状態にさせる読み出し電圧をその制御電極に印加し、前記選択されたメモリセル以外のメモリセルにそのデータによらず電流端子間を導通状態とするパス電圧をその制御電極に印加して、前記データ転送線と基準電位線との間の電流の有無又は電流の大小を検出するデータ読み出しモードを有し、
前記データ読み出しモードにおいて、前記第１の選択スイッチングエレメントの制御電極の電圧は、前記パス電圧より低く且つ、前記第２の選択スイッチングエレメントの制御電極の電圧より低い第１の設定値に設定されている
ことを特徴とする半導体記憶装置。
【請求項１１】
前記メモリセルは、半導体基板に少なくとも一つの電荷蓄積層と制御電極とを有するトランジスタ構造を有し、
前記データ読み出しモードにおいて、前記メモリセルのドレイン電流係数をβcell、前記ＭＩＳＦＥＴのドレイン電流係数をβSL、前記メモリセルの書き込みしきい値をＶthw、前記ＭＩＳＦＥＴのしきい値をＶth、前記パス電圧をＶread、前記ＭＩＳＦＥＴの制御電極の電圧をＶＧＳＬとして、（βSL）×（ＶＧＳＬ−Ｖth）が（βcell）×（Ｖread−Ｖthw）より小さくなるようにした
ことを特徴とする請求項９又は１０記載の半導体記憶装置。
【請求項１２】
保持するデータによって電流端子間のコンダクタンスが変化し、第１の端子と第２の端子の間に複数個電流端子が直列接続された、データを電気的に再書き込み可能な複数のメモリセルと、前記第１の端子を電気的にデータ転送線に接続する第１の選択スイッチングエレメントと、前記第２の端子を基準電位線に接続する第２の選択スイッチングエレメントであるＭＩＳＦＥＴとを備えてメモリセルユニットが構成され、
前記メモリセルユニットの第１及び第２の選択スイッチングエレメントを導通状態にし、選択されたメモリセルにそのデータに応じてその電流端子間を導通又は遮断状態にさせる読み出し電圧をその制御電極に印加し、前記選択されたメモリセル以外のメモリセルにそのデータによらず電流端子間を導通状態とするパス電圧をその制御電極に印加して、前記データ転送線と基準電位線との間の電流の有無又は電流の大小を検出するデータ読み出しモードを有し、
前記データ読み出しモードにおいて、
前記メモリセルユニット内で前記基準電位線から数えて所定個数の範囲内のメモリセルが選択された場合に、前記第２の選択スイッチングエレメントの制御電極の電圧は、前記パス電圧より低く且つ、前記第１の選択スイッチングエレメントの制御電極の電圧より低い第１の設定値に設定され、
前記基準電位線から数えて所定個数の範囲外のメモリセルが選択された場合に、前記第２の選択スイッチングエレメントの制御電極の電圧は、前記第１の設定値よりも高い第２の設定値に設定されるようにした
ことを特徴とする半導体記憶装置。
【請求項１３】
保持するデータによって電流端子間のコンダクタンスが変化し、第１の端子と第２の端子の間に複数個電流端子が直列接続された、データを電気的に再書き込み可能な複数のメモリセルと、前記第１の端子をデータ転送線に接続する第１の選択スイッチングエレメントであるＭＩＳＦＥＴと、前記第２の端子を電気的に基準電位線に接続する第２の選択スイッチングエレメントとを備えてメモリセルユニットが構成され、
前記メモリセルユニットの第１及び第２の選択スイッチングエレメントを導通状態にし、選択されたメモリセルにそのデータに応じてその電流端子間を導通又は遮断状態にさせる読み出し電圧をその制御電極に印加し、前記選択されたメモリセル以外のメモリセルにそのデータによらず電流端子間を導通状態とするパス電圧をその制御電極に印加して、前記データ転送線と基準電位線との間の電流の有無又は電流の大小を検出するデータ読み出しモードを有し、
前記データ読み出しモードにおいて、
前記メモリセルユニット内で前記データ転送線から数えて所定個数の範囲内のメモリセルが選択された場合に、前記第１の選択スイッチングエレメントの制御電極の電圧は、前記パス電圧より低く且つ、前記第２の選択スイッチングエレメントの制御電極の電圧より低い第１の設定値に設定され、
前記データ転送線から数えて所定個数の範囲外のメモリセルが選択された場合に、前記第１の選択スイッチングエレメントの制御電極の電圧は、前記第１の設定値よりも高い第２の設定値に設定されるようにした
ことを特徴とする半導体記憶装置。
【請求項１４】
前記データ読み出しモードにおいて、前記第１のスイッチングエレメントの制御電極の電圧が、前記パス電圧に等しい
ことを特徴とする請求項１，３，４，９，１２のいずれかに記載の半導体記憶装置。
【請求項１５】
前記データ読み出しモードにおいて、前記第２のスイッチングエレメントの制御電極の電圧が、前記パス電圧に等しい
ことを特徴とする請求項２，５，６，１０，１３のいずれかに記載の半導体記憶装置。
【請求項１６】
前記データ読み出しモードにおいて、前記パス電圧は、電源電圧より高い電圧である
ことを特徴とする請求項１乃至１５のいずれかに記載の半導体記憶装置。
【請求項１７】
前記データ読み出しモードにおいて、前記第１の設定値は、電源電圧より低い電圧である
ことを特徴とする請求項３乃至１５のいずれかに記載の半導体記憶装置。
【請求項１８】
前記データ読み出しモードにおいて、前記第２の設定値は、電源電圧より高い電圧である
ことを特徴とする請求項１２又は１３に記載の半導体記憶装置。
【請求項１９】
前記データ読み出しモードにおいて、複数のメモリセルの制御電極と第１及び第２のスイッチングエレメントの制御電極は、それぞれ０Ｖ以上の電圧を有する電圧ノードに接続されている
ことを特徴とする請求項１乃至１８のいずれかに記載の半導体記憶装置。
【請求項２０】
前記メモリセルの電荷蓄積層と前記半導体基板との間のゲート絶縁膜と、前記ＭＩＳＦＥＴのゲート絶縁膜とは実質的に同じ膜厚を有することを特徴とする請求項７，８，１１のいずれかに記載の半導体記憶装置。
【請求項２１】
前記メモリセルのゲート長を、前記メモリセルの制御電極と電荷蓄積層との間の容量の全容量に対する比で割った値よりも、前記ＭＩＳＦＥＴのゲート長が小さい
ことを特徴とする請求項２０記載の半導体記憶装置。
【請求項２２】
互いに平行な複数のデータ転送線とこれらのデータ転送線と交差する複数の基準電位線との間にそれぞれ接続された複数のメモリセルユニットを有し、前記基準電位線の方向に並ぶ複数のメモリセルユニットの第１及び第２の選択スイッチングエレメントの制御電極がそれぞれ共通に第１及び第２の選択制御線に、前記基準電位線の方向に並ぶ複数のメモリセルユニットのメモリセルの制御電極が共通にデータ制御線に接続されて、メモリセルアレイが構成され、
前記複数の基準電位線を短絡する、データ転送線方向が長手方向となるように形成された導電体領域が前記データ転送線より少ない線密度で配設されている
ことを特徴とする請求項１乃至１９のいずれかに記載の半導体記憶装置。
【請求項２３】
保持するデータによって電流端子間のコンダクタンスが変化し、第１の端子と第２の端子の間に複数個電流端子が直列接続された、データを電気的に再書き込み可能な複数のメモリセルと、前記第１の端子を電気的にデータ転送線に接続する第１の選択スイッチングエレメントと、前記第２の端子を基準電位線に接続する第２の選択スイッチングエレメントとを備えてメモリセルユニットが構成され、
前記メモリセルユニットの第１及び第２の選択スイッチングエレメントを導通状態にし、選択されたメモリセルにそのデータに応じてその電流端子間を導通又は遮断状態にさせる読み出し電圧をその制御電極に印加し、前記選択されたメモリセル以外のメモリセルにそのデータによらず電流端子間を導通状態とするパス電圧をその制御電極に印加して、前記データ転送線と基準電位線との間の電流の有無又は電流の大小を検出するデータ読み出しモードを有し、
前記データ読み出しモードは、前記データ転送線から前記メモリセルユニットを介して前記基準電位線に電流を流すものであって、前記基準電位線と前記選択されたメモリセルの間にある非選択メモリセルの制御電極に与える第１のパス電圧が、前記データ転送線と前記選択されたメモリセルの間にある非選択メモリセルの制御電極に与える第２のパス電圧よりも低く設定される
ことを特徴とする半導体記憶装置。
【請求項２４】
保持するデータによって電流端子間のコンダクタンスが変化し、第１の端子と第２の端子の間に複数個電流端子が直列接続された、データを電気的に再書き込み可能な複数のメモリセルと、前記第１の端子を電気的にデータ転送線に接続する第１の選択スイッチングエレメントと、前記第２の端子を基準電位線に接続する第２の選択スイッチングエレメントとを備えてメモリセルユニットが構成され、
前記メモリセルユニットの第１及び第２の選択スイッチングエレメントを導通状態にし、選択されたメモリセルにそのデータに応じてその電流端子間を導通又は遮断状態にさせる読み出し電圧をその制御電極に印加し、前記選択されたメモリセル以外のメモリセルにそのデータによらず電流端子間を導通状態とするパス電圧をその制御電極に印加して、前記データ転送線と基準電位線との間の電流の有無又は電流の大小を検出するデータ読み出しモードを有し、
前記データ読み出しモードは、前記基準電位線から前記メモリセルユニットを介して前記データ転送線に電流を流すものであって、前記データ転送線と前記選択されたメモリセルの間にある非選択メモリセルの制御電極に与える第１のパス電圧が、前記基準電位線と前記選択されたメモリセルの間にある非選択メモリセルの制御電極に与える第２のパス電圧よりも低く設定される
ことを特徴とする半導体記憶装置。
【請求項２５】
前記読み出しモードにおいて、前記第２のパス電圧と第１のパス電圧の差は、前記データ転送線と基準電位線の間の電位差の絶対値の最大値より小さく設定される
ことを特徴とする請求項２３又は２４記載の半導体記憶装置。
【請求項２６】
互いに平行な複数のデータ転送線とこれらのデータ転送線と交差する複数の基準電位線との間にそれぞれ接続された複数のメモリセルユニットを有し、前記基準電位線の方向に並ぶ複数のメモリセルユニットの第１及び第２の選択スイッチングエレメントの制御電極がそれぞれ共通に第１及び第２の選択制御線に、前記データ転送線の方向に並ぶ複数のメモリセルの制御電極が共通にデータ制御線に接続されて、メモリセルアレイが構成され、
前記複数の基準電位線を短絡する導電体領域が前記データ転送線より少ない線密度で配設されている
ことを特徴とする請求項２３乃至２５のいずれかに記載の半導体記憶装置。
【請求項２７】
前記データ読み出しモードにおいて、前記第２の選択スイッチングエレメントの電流端子間のコンダクタンスが、前記選択されたメモリセル以外の少なくとも一つのメモリセルについて電流端子間のコンダクタンスを最も小さくなる状態に設定した場合のコンダクタンスよりも小さい状態に設定される
ことを特徴とする請求項２３記載の半導体記憶装置。
【請求項２８】
前記データ読み出しモードにおいて、前記第１の選択スイッチングエレメントの電流端子間のコンダクタンスが、前記選択されたメモリセル以外の少なくとも一つのメモリセルについて電流端子間のコンダクタンスを最も小さくなる状態に設定した場合のコンダクタンスよりも小さい状態に設定される
ことを特徴とする請求項２４記載の半導体記憶装置。
【請求項２９】
前記複数のデータ転送線に対して、データ転送線の数より少ない数のセンスアンプが配置され、データ転送線が選択的にセンスアンプに接続されるようにした
ことを特徴とする請求項２２又は２６記載の半導体記憶装置。
【請求項３０】
前記データ読み出しモードにおいて、センスアンプに接続されたデータ転送線に隣接する非選択状態のデータ転送線に固定電位が与えられるようにした
ことを特徴とする請求項２９記載の半導体記憶装置。
【請求項３１】
保持するデータによって電流端子間のコンダクタンスが変化し、第１の端子と第２の端子の間に複数個電流端子が直列接続された、データを電気的に再書き込み可能な複数のメモリセルと、前記第１の端子を電気的にデータ転送線に接続する第１の選択スイッチングエレメントと、前記第２の端子を基準電位線に接続する第２の選択スイッチングエレメントとを備えてメモリセルユニットが構成され、
前記メモリセルユニットの第１及び第２の選択スイッチングエレメントを導通状態にし、選択されたメモリセルにそのデータに応じてその電流端子間を導通又は遮断状態にさせる読み出し電圧をその制御電極に印加し、前記選択されたメモリセル以外の非選択メモリセルにそのデータによらず電流端子間を導通状態とするパス電圧をその制御電極に印加して、前記データ転送線と基準電位線との間の電流の有無又は電流の大小を検出するデータ読み出しモードを有し、
前記データ読み出しモードにおいて、前記選択されたメモリセルの前記メモリユニット内の位置に応じて、前記非選択メモリセルの制御電極に与えるパス電圧が切り換えられるようにした
ことを特徴とする半導体記憶装置。
【請求項３２】
前記データ読み出しモードは、前記データ転送線から前記メモリセルユニットを介して前記基準電位線に電流を流すものであって、前記選択されたメモリセルより前記データ転送線側にある非選択メモリセルの数が多くなるにつれて、前記パス電圧が高く設定されるようにした
ことを特徴とする請求項３１記載の半導体記憶装置。
【請求項３３】
前記データ読み出しモードは、前記基準電位線から前記メモリセルユニットを介して前記データ転送線に電流を流すものであって、前記選択されたメモリセルより前記基準電位線側にある非選択メモリセルの数が多くなるにつれて、前記パス電圧が高く設定されるようにした
ことを特徴とする請求項３１記載の半導体記憶装置。
【請求項３４】
前記パス電圧を発生するパス電圧発生回路は、
電源電圧より高く且つ、参照電圧に応じて異なるパス電圧を発生する昇圧回路と、
前記メモリセルユニット内のメモリセル選択を行うアドレスデータに応答して前記参照電圧を発生させる参照電圧発生回路とを有する
ことを特徴とする請求項３１乃至３３のいずれかに記載の半導体記憶装置。
【請求項３５】
前記参照電圧発生回路は、
テスト結果に応じて発生するパス電圧を調整するためのトリミング設定値と前記アドレスデータとを入力して前記参照電圧に対応するディジタルデータを生成する論理回路と、
この論理回路の出力ディジタルデータをアナログ値に変換して前記参照電圧を発生する回路とを有する
ことを特徴とする請求項３４記載の半導体記憶装置。
【請求項３６】
前記メモリセルユニットを一括してデータ消去した後、読み出し電流の最も下流側のメモリセルから順にデータ書き込みを行うデータ書き込みモードを有する
ことを特徴とする請求項３１乃至３５のいずれかに記載の半導体記憶装置。
【請求項３７】
前記メモリセルは、半導体基板にトンネル絶縁膜を介して浮遊ゲートが形成され、浮遊ゲート上に絶縁膜を介して制御ゲート電極が形成された浮遊ゲート型トランジスタ構造を有する
ことを特徴とする請求項１，２，９，１０，１２，１３，２３，２４，３１のいずれかに記載の半導体記憶装置。
【請求項３８】
前記メモリセルは、半導体基板にトンネル絶縁膜、窒素を含む電荷蓄積層、及びシリコン酸化膜が積層された積層絶縁膜が形成され、この積層絶縁膜上に制御ゲート電極が形成されたＭＯＮＯＳ型トランジスタ構造を有することを特徴とする請求項１，２，９，１０，１２，１３，２３，２４，３１のいずれかに記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、電気的書き換え可能なメモリセルを用いた半導体記憶装置に係り、特に複数のメモリセルを直列接続してメモリセルユニットを構成する半導体記憶装置に関する。
【０００２】
【従来の技術】
ＥＥＰＲＯＭのメモリセルは通常、半導体基板に電荷蓄積層と制御ゲートを積層したＭＩＳＦＥＴ構造を有する。このメモリセルは、電荷蓄積層に電荷を注入した状態と、その電荷を放出した状態とのしきい値の差によりデータを不揮発に記憶する。電荷の注入、放出は、電荷蓄積層と基板チャネルとの間のトンネル絶縁膜を介してトンネル電流によって行われる。
ＥＥＰＲＯＭのなかで、複数のメモリセルを直列接続してＮＡＮＤセルユニットを構成する、いわゆるＮＡＮＤ型ＥＥＰＲＯＭは、ＮＯＲ型ＥＥＰＲＯＭと比べて選択トランジスタ数が少なくて済むことから、高密度化が可能である。
【０００３】
ＮＡＮＤ型ＥＥＰＲＯＭのデータ読み出しは、ＮＡＮＤセル内の選択されたメモリセルの制御ゲートにしきい値判定を行うための読み出し電圧を印加し、残りの非選択メモリセルの制御ゲートには、データによらずメモリセルをオンさせる、読み出し電圧より高いパス電圧を印加して、ＮＡＮＤセルを貫通する電流を検出することにより行われる。従って、非選択メモリセルのデータ状態、及び選択メモリセルのＮＡＮＤセル内の位置によって、同じデータが書き込まれている場合でも読み出し電流に差が生じる。また、メモリセルの電流端子を通過した電荷量の多寡によってデータ読み出しを行うために、メモリセルの見かけ上のしきい値が変化してしまうという問題がある。
【０００４】
まず、選択メモリセルのデータ状態と選択メモリセルの位置に応じて読み出し電流に差が生じることを、図４１〜図４３を用いて具体的に説明する。図４１と図４２は、１６個のメモリセルＭ０〜Ｍ１５を直列接続して構成されるＮＡＮＤセルユニットについて、それぞれ異なる読み出し条件を示している。ＮＡＮＤセルの一端は、選択トランジスタＳ１を介してデータ転送線（ビット線）ＢＬに接続され、他端は選択トランジスタＳ２を介して基準電位となる共通ソース線ＳＬに接続されている。各メモリセルＭ０〜Ｍ１５の制御ゲートはそれぞれ別のデータ制御線（ワード線）ＷＬ０〜ＷＬ１５に接続され、選択トランジスタＳ１，Ｓ２のゲートはブロック選択を行うための選択ゲート線ＳＳＬ，ＧＳＬにそれぞれ接続されている。
【０００５】
図４１，図４２では、一つのＮＡＮＤセルユニットのみ示しているが、通常この様なＮＡＮＤセルユニットがビット線方向、およびワード線方向に複数個配列されてメモリセルアレイが構成される。また、ビット線ＢＬには、センスアンプ／データラッチが接続される。フラッシュメモリの場合では、ワード線方向に並んだ複数のＮＡＮＤセルユニットの範囲がデータを一括消去する単位となるブロックとなる。以下では、電荷蓄積層の電子を放出したしきい値の低い状態を“１”データ（消去状態）とし、電荷蓄積層に電子を注入したしきい値の高い状態を“０”データ状態として、説明する。
【０００６】
図４１（ａ）（ｂ）では、メモリセルＭ０〜Ｍ１５のうちビット線ＢＬに最も近いメモリセルＭ０を選択したときの読み出し電圧関係を示している。この場合、共通ソース線ＳＬは接地電位ＧＮＤとし、ビット線ＢＬには例えば、１Ｖ程度の正電圧ＶＢＬを与え、選択されたワード線ＷＬ０には、しきい値判定を行うための読み出し電圧Ｖｒを、残りの非選択ワード線ＷＬ１〜ＷＬ１５にはデータによらずセルをオンさせるに必要なパス電圧Ｖｒｅａｄを与える。選択ゲート線ＳＳＬ，ＧＳＬにもパス電圧Ｖｒｅａｄを与える。
【０００７】
図４３は、２値データを記憶する場合のメモリセルのしきい値分布例である。“０”データのしきい値の上限Ｖｔｈｗとしては、例えば２Ｖ、“１”データ（消去状態）のしきい値の上限Ｖｔｈｅとしては−１Ｖ、またパス電圧Ｖｒｅａｄとしては、４Ｖから５Ｖの間の電圧が用いられる。読み出し電圧Ｖｒとしては例えば０Ｖが用いられる。図４３には選択トランジスタＳ１，Ｓ２のしきい値を示したが、これらはメモリセルの書き込みしきい値上限Ｖｔｈｗよりも低い。従って、パス電圧Ｖｒｅａｄを与えることにより、選択トランジスタＳ１，Ｓ２はコンダクタンスがメモリセルよりも大きくなり、十分導通状態を保つ。
【０００８】
図４１（ａ）は、選択メモリセルＭ０が“１”データであり、残りの非選択メモリセルＭ１〜Ｍ１５も全て“１”データである場合を示しており、一方図４１（ｂ）では、選択メモリセルＭ０が“１”データであるが、残りの非選択メモリセルＭ１〜Ｍ１５が全て“０”データである場合を示している。この二つのケースで、ＮＡＮＤセルユニットに流れる読み出し電流ＩＤ１，ＩＤ２の関係は、ＩＤ１＞ＩＤ２となる。図４１（ｂ）の場合の方が図４１（ａ）の場合よりも非選択メモリセルＭ１〜Ｍ１５でのソース・ドレイン間の抵抗が高いためである。
【０００９】
図４２（ａ）（ｂ）は、ＮＡＮＤセルの共通ソース線ＳＬに最も近いメモリセルＭ１５が選択された場合について、同様の読み出し電圧関係を示している。図４２（ａ）では、全てのメモリセルＭ０〜Ｍ１５が“１”データの場合であり、図４２（ｂ）は、選択メモリセルＭ１５が“１”データで、残りの非選択メモリセルＭ０〜Ｍ１４が“０”データの場合である。この場合、メモリセルＭ０〜Ｍ１４は、ＶＢＬがＶｒｅａｄ−Ｖｔｈｗより小さいと活性領域（線形領域）で動作するが、図４２（ｂ）の場合の方が図４２（ａ）の場合より直列抵抗が大きくなる。またメモリセルＭ１５も線形領域で動作し、ドレイン・ソース間電圧は小さい。従って、図４２（ａ），（ｂ）の読み出し電流ＩＤ３，ＩＤ４の関係は、ＩＤ３＞ＩＤ４となる。
【００１０】
また、各メモリセルの基板バイアス効果を考慮すると、データ転送線ＢＬに近いメモリセルＭ０には、共通ソース線ＳＬに近いメモリセルＭ１５より高い基板バイアスがかかり、しきい値が高くなる。従ってＩＤ２はＩＤ４より小さく、ＩＤ１はＩＤ３よりも小さくなる。
【００１１】
次に、同じデータを書き込んだ場合でも、例えば、図４４（ａ），（ｂ）に示す消去、書き込みおよび読み出しシーケンスを経ることにより、消去状態のしきい値が上昇して観測される問題が生ずることを説明する。
【００１２】
図４４（ａ）では、まず、ＮＡＮＤセルユニットの全メモリセルＭ０〜Ｍ１５が一括消去され、”１”データ状態に設定される（ＳＥ１）。その後、ステップＳＥ２では、図４１（ａ）の電圧関係でメモリセルＭ０のデータを読み出して、一定の電流レベルＩｔｈでデータが”０”か”１”かを判断する。一定電流値Ｉｔｈでの判定ではなく、例えばデータ転送線をＶＢＬにプリチャージして、浮遊状態にした後、読み出しを行って、データ転送線の電位変動をセンスアンプで検出する方法でもよい。更に、メモリセルＭ１からＭ１５までに“０”データを書き込み、それらのしきい値を上昇させる（ＳＥ３）。次いで、ステップＳＥ４で、図４１（ｂ）の電圧関係でメモリセルＭ０のデータを読み出し、一定の電流レベルＩｔｈでデータが”０”か”１”かを判断する。
【００１３】
このようにすると、同じ消去状態のメモリセルＭ０でも、ステップＳＥ２とＳＥ４では、図４１（ａ），（ｂ）で説明した読み出し電流ＩＤ１，ＩＤ２の差があるから、ステップＳＥ４では読み出し電流ＩＤ２が判定電流Ｉｔｈ以下となり、ステップＳＥ２では読み出し電流ＩＤ１が判定電流Ｉｔｈより大きいという事態が生じ得る。これは言い換えれば、ステップＳＥ４の方がＳＥ２よりも同じ電流しきい値で見た場合のしきい値分布がよりしきい値が正の方に上昇することを示しており、図４３の点線と実線の状況が生じる。
【００１４】
図４４（ｂ）では、まず、ＮＡＮＤセルユニットの全メモリセルＭ０〜Ｍ１５が一括消去され、”１”データ状態に設定される（ＳＥ１）。その後、ステップＳＥ２’では、図４２（ａ）の電圧関係でメモリセルＭ１５のデータを読み出して、一定の電流レベルＩｔｈでデータが“０”か“１”かを判断する。更に、メモリセルＭ０からＭ１４までに“０”データを書き込み、それらのしきい値を上昇させる（ＳＥ３’）。次いで、ステップＳＥ４’で、図４２（ｂ）の電圧関係でメモリセルＭ１５のデータを読み出し、一定の電流レベルＩｔｈでデータが“０”か“１”かを判断する。
【００１５】
このようにすると、同じ消去状態のメモリセルＭ１５でも、ステップＳＥ２’とＳＥ４’では、図４２（ａ），（ｂ）で説明した読み出し電流ＩＤ３，ＩＤ４の差があるから、ステップＳＥ４’では読み出し電流ＩＤ４が判定電流Ｉｔｈ以下となり、ステップＳＥ２’では読み出し電流ＩＤ３が判定電流Ｉｔｈより大きいという場合が生じる。従ってこの場合も、ステップＳＥ４’の方がＳＥ２’よりも同じ電流しきい値で見た場合のしきい値分布がよりしきい値が正の方に上昇し、やはり図４３の点線と実線の状況が生じることになる。
【００１６】
一方、同じ論理値データを読む場合に、メモリセルの読み出し電流がメモリセルの位置と、非選択メモリセルのデータによって大きく変化すると、読み出し時間の最大値を短くし、かつ、セル電流によって生ずる電磁ノイズの最大値を削減することが困難になる。これは、読み出し時間の最大値が、選択セルの読み出し電流が最も小さくなる条件で決定され、電磁ノイズの最大値は、選択セルの読み出し電流が最も大きくなる条件で決定されるからである。
【００１７】
さらに、読み出しセルの電流が大きくなると、共通ソース線ＳＬの電位の浮き上がりが大きくなり、書き込みとベリファイ読み出しを繰り返したとき、“０”データ書き込みが十分に行われなくなるという不良が生ずる（例えば、特開平１１−２６００７６号公報参照）。また、データ転送線に流れる最大電流も増大するため、電流ストレスによるエレクトロマイグレーションによる配線抵抗上昇や信頼性劣化、および、発熱増大によるトランジスタのしきい値変化やリーク電流の増大も問題となる。
【００１８】
さらに、“１”データの判定しきい値が高くなると、“０”データのしきい値分布の下限と“１”データのしきい値分布の上限の差が小さくなる。この結果例えば“１”データを誤って“０”データとして読み出す誤読み出しの確率が増加する。この様な誤読み出しをなくすためには、例えば“０”データのしきい値分布をより高い方まで広げる必要が生ずる。しかしこれは、別の問題を招来する。即ち蓄積電荷の自己電界によって、高いしきい値のデータの保持特性は、低いしきい値のデータの保持特性に比べて悪いので、“０”データのしきい値分布をあまり高くすることは、十分なデータ保持特性を得ることを困難にする。またＮＡＮＤセルユニットでは、非選択メモリセルにはしきい値分布の最大値よりも高い電圧を印加する必要があるため、読み出し動作を繰り返すことによって、電荷蓄積層に負の電荷が注入されてしきい値が上昇し、消去状態のしきい値の上限がより増大する。これは、データ破壊や誤読み出しの原因となる。
【００１９】
【発明が解決しようとする課題】
以上述べたように、従来のＮＡＮＤ型ＥＥＰＲＯＭでは、データ読み出し時に、非選択メモリセルのデータ状態、および選択メモリセルのＮＡＮＤセルユニット内の位置によって、読み出し電流に差があり、これが誤読み出しやデータ破壊等、ＥＥＰＲＯＭの高性能化にとって種々の問題をもたらす。
【００２０】
この発明は、上記問題を解決すべくなされたもので、その目的とするところは、非選択メモリセルのデータ状態や選択メモリセルの位置による読み出し電流のばらつきを低減した半導体記憶装置を提供することにある。
【００２１】
【課題を解決するための手段】
この発明に係る半導体記憶装置は、保持するデータによって電流端子間のコンダクタンスが変化し、第１の端子と第２の端子の間に複数個電流端子が直列接続された、データを電気的に再書き込み可能な複数のメモリセルと、前記第１の端子を電気的にデータ転送線に接続する第１の選択スイッチングエレメントと、前記第２の端子を基準電位線に接続する第２の選択スイッチングエレメントであるＭＩＳＦＥＴとを備えてメモリセルユニットが構成され、前記メモリセルユニットの第１及び第２の選択スイッチングエレメントを導通状態にし、選択されたメモリセルにそのデータに応じてその電流端子間を導通又は遮断状態にさせる読み出し電圧をその制御電極に印加し、前記選択されたメモリセル以外のメモリセルにそのデータによらず電流端子間を導通状態とするパス電圧をその制御電極に印加して、前記データ転送線と基準電位線との間の電流の有無又は電流の大小を検出するデータ読み出しモードを有し、前記データ読み出しモードにおいて、前記ＭＩＳＦＥＴの電流端子間のコンダクタンスが、前記選択されたメモリセル以外の少なくとも一つのメモリセルについて、電流端子間のコンダクタンスを最も小さくなる状態に設定した場合のコンダクタンスより小さい状態に設定されるようにしたことを特徴とする。
【００２２】
この発明に係る半導体記憶装置はまた、保持するデータによって電流端子間のコンダクタンスが変化し、第１の端子と第２の端子の間に複数個電流端子が直列接続された、データを電気的に再書き込み可能な複数のメモリセルと、前記第１の端子をデータ転送線に接続する第１の選択スイッチングエレメントであるＭＩＳＦＥＴと、前記第２の端子を電気的に基準電位線に接続する第２の選択スイッチングエレメントとを備えてメモリセルユニットが構成され、前記メモリセルユニットの第１及び第２の選択スイッチングエレメントを導通状態にし、選択されたメモリセルにそのデータに応じてその電流端子間を導通又は遮断状態にさせる読み出し電圧をその制御電極に印加し、前記選択されたメモリセル以外のメモリセルにそのデータによらず電流端子間を導通状態とするパス電圧をその制御電極に印加して、前記データ転送線と基準電位線との間の電流の有無又は電流の大小を検出するデータ読み出しモードを有し、前記データ読み出しモードにおいて、前記ＭＩＳＦＥＴの電流端子間のコンダクタンスが、前記選択されたメモリセル以外の少なくとも一つのメモリセルについて、電流端子間のコンダクタンスを最も小さくなる状態に設定した場合のコンダクタンスより小さい状態に設定されるようにしたことを特徴とする。
【００２３】
この発明によれば、データ読み出し時に一方の選択スイッチングエレメントのコンダクタンスを、非選択メモリセルのコンダクタンスの最小値より小さい状態に設定することによって、メモリセルユニットの非選択メモリセルのデータ状態や、選択メモリセルのメモリセルユニット内の位置によって生ずる読み出し電流のばらつき小さくすることができる。同時に、直列接続されるメモリセルの状態によるしきい値上昇量を、ほぼ０にすることができる。以上の結果、電磁ノイズ起因の誤読み出しの確率が低減され、高速読み出しが可能になる。
【００２４】
この発明におけるデータ読み出しモードには具体的に、次のような態様がある。
（１）データ転送線からメモリセルユニットを介して基準電位線に読み出し電流を流すものとして、第２の選択スイッチングエレメントの制御電極の電圧を、パス電圧より低く且つ、第１の選択スイッチングエレメントの制御電極の電圧より低い第１の設定値に設定する態様。
（２）基準電位線からメモリセルユニットを介してデータ転送線に読み出し電流を流すものとして、第１の選択スイッチングエレメントの制御電極の電圧を、パス電圧より低く且つ、第２の選択スイッチングエレメントの制御電極の電圧より低い第１の設定値に設定する態様。
（３）データ転送線からメモリセルユニットを介して基準電位線に読み出し電流を流すものとして、第１の選択スイッチングエレメントの制御電極の電圧を、パス電圧より低く且つ、第２の選択スイッチングエレメントの制御電極の電圧より低い第１の設定値に設定する態様。
（４）基準電位線からメモリセルユニットを介してデータ転送線に読み出し電流を流すものとして、第２の選択スイッチングエレメントの制御電極の電圧を、パス電圧より低く且つ、第１の選択スイッチングエレメントの制御電極の電圧より低い第１の設定値に設定する態様。
【００２５】
この発明において、メモリセルは例えば、半導体基板に少なくとも一つの電荷蓄積層と制御電極とを有するトランジスタ構造を有するものとする。この場合、上述したデータ読み出しモードにおけるコンダクタンスの関係は、選択スイッチングエレメント及びメモリセルを５極管動作領域で動作させる場合には、次の様に表される。即ちメモリセルのドレイン電流係数をβcell、選択スイッチングエレメントのＭＩＳＦＥＴのドレイン電流係数をβSL、メモリセルの書き込みしきい値をＶthw、選択スイッチングエレメントのＭＩＳＦＥＴのしきい値をＶth、パス電圧をＶread、選択スイッチングエレメントのＭＩＳＦＥＴの制御電極の電圧をＶＧＳＬとして、（βSL）0.5×（ＶＧＳＬ−Ｖth）が（βcell）0.5×（Ｖread−Ｖthw）より小さくなるようにする。
また、選択スイッチングエレメント及びメモリセルを３極管動作領域で動作させる場合には、（βSL）×（ＶＧＳＬ−Ｖth）が（βcell）×（Ｖread−Ｖthw）より小さくなるようにする。
【００２６】
この発明に係る半導体記憶装置はまた、保持するデータによって電流端子間のコンダクタンスが変化し、第１の端子と第２の端子の間に複数個電流端子が直列接続された、データを電気的に再書き込み可能な複数のメモリセルと、前記第１の端子を電気的にデータ転送線に接続する第１の選択スイッチングエレメントと、前記第２の端子を基準電位線に接続する第２の選択スイッチングエレメントであるＭＩＳＦＥＴとを備えてメモリセルユニットが構成され、前記メモリセルユニットの第１及び第２の選択スイッチングエレメントを導通状態にし、選択されたメモリセルにそのデータに応じてその電流端子間を導通又は遮断状態にさせる読み出し電圧をその制御電極に印加し、前記選択されたメモリセル以外のメモリセルにそのデータによらず電流端子間を導通状態とするパス電圧をその制御電極に印加して、前記データ転送線と基準電位線との間の電流の有無又は電流の大小を検出するデータ読み出しモードを有し、前記データ読み出しモードにおいて、前記第２の選択スイッチングエレメントの制御電極の電圧は、前記パス電圧より低く且つ、前記第１の選択スイッチングエレメントの制御電極の電圧より低い第１の設定値に設定されていることを特徴とする。
【００２７】
この発明に係る半導体記憶装置は更に、保持するデータによって電流端子間のコンダクタンスが変化し、第１の端子と第２の端子の間に複数個電流端子が直列接続された、データを電気的に再書き込み可能な複数のメモリセルと、前記第１の端子をデータ転送線に接続する第１の選択スイッチングエレメントであるＭＩＳＦＥＴと、前記第２の端子を電気的に基準電位線に接続する第２の選択スイッチングエレメントとを備えてメモリセルユニットが構成され、前記メモリセルユニットの第１及び第２の選択スイッチングエレメントを導通状態にし、選択されたメモリセルにそのデータに応じてその電流端子間を導通又は遮断状態にさせる読み出し電圧をその制御電極に印加し、前記選択されたメモリセル以外のメモリセルにそのデータによらず電流端子間を導通状態とするパス電圧をその制御電極に印加して、前記データ転送線と基準電位線との間の電流の有無又は電流の大小を検出するデータ読み出しモードを有し、前記データ読み出しモードにおいて、前記第１の選択スイッチングエレメントの制御電極の電圧は、前記パス電圧より低く且つ、前記第２の選択スイッチングエレメントの制御電極の電圧より低い第１の設定値に設定されていることを特徴とする。
【００２８】
具体的にメモリセルは、例えば半導体基板に少なくとも一つの電荷蓄積層と制御電極とを有するＭＩＳＦＥＴ構造を有するものとする。この場合、データ読み出しモードにおいて、メモリセルのドレイン電流係数をβcell、選択スイッチングエレメントのＭＩＳＦＥＴのドレイン電流係数をβSL、メモリセルの書き込みしきい値をＶthw、選択スイッチングエレメントのＭＩＳＦＥＴのしきい値をＶth、パス電圧をＶread、選択スイッチングエレメントのＭＩＳＦＥＴの制御電極の電圧をＶＧＳＬとして、（βSL）×（ＶＧＳＬ−Ｖth）が（βcell）×（Ｖread−Ｖthw）より小さくなるようにする。この様な電圧関係に設定すれば、選択スイッチングエレメントのドレイン電流係数がメモリセルのそれより大きい場合でも、選択スイッチングエレメントの一方をメモリセルよりコンダクタクスの小さい状態で動作させることが可能になる。これにより、非選択メモリセルのデータ状態や選択メモリセルの位置による読み出し電流のばらつきを小さくすることができる。
【００２９】
この発明に係る半導体記憶装置は更に、保持するデータによって電流端子間のコンダクタンスが変化し、第１の端子と第２の端子の間に複数個電流端子が直列接続された、データを電気的に再書き込み可能な複数のメモリセルと、前記第１の端子を電気的にデータ転送線に接続する第１の選択スイッチングエレメントと、前記第２の端子を基準電位線に接続する第２の選択スイッチングエレメントであるＭＩＳＦＥＴとを備えてメモリセルユニットが構成され、前記メモリセルユニットの第１及び第２の選択スイッチングエレメントを導通状態にし、選択されたメモリセルにそのデータに応じてその電流端子間を導通又は遮断状態にさせる読み出し電圧をその制御電極に印加し、前記選択されたメモリセル以外のメモリセルにそのデータによらず電流端子間を導通状態とするパス電圧をその制御電極に印加して、前記データ転送線と基準電位線との間の電流の有無又は電流の大小を検出するデータ読み出しモードを有し、前記データ読み出しモードにおいて、前記メモリセルユニット内で前記基準電位線から数えて所定個数の範囲内のメモリセルが選択された場合に、前記第２の選択スイッチングエレメントの制御電極の電圧は、前記パス電圧より低く且つ、前記第１の選択スイッチングエレメントの制御電極の電圧より低い第１の設定値に設定され、前記基準電位線から数えて所定個数の範囲外のメモリセルが選択された場合に、前記第２の選択スイッチングエレメントの制御電極の電圧は、前記第１の設定値よりも高い第２の設定値に設定されるようにしたことを特徴とする。
【００３０】
この発明に係る半導体記憶装置は更に、保持するデータによって電流端子間のコンダクタンスが変化し、第１の端子と第２の端子の間に複数個電流端子が直列接続された、データを電気的に再書き込み可能な複数のメモリセルと、前記第１の端子をデータ転送線に接続する第１の選択スイッチングエレメントであるＭＩＳＦＥＴと、前記第２の端子を電気的に基準電位線に接続する第２の選択スイッチングエレメントとを備えてメモリセルユニットが構成され、前記メモリセルユニットの第１及び第２の選択スイッチングエレメントを導通状態にし、選択されたメモリセルにそのデータに応じてその電流端子間を導通又は遮断状態にさせる読み出し電圧をその制御電極に印加し、前記選択されたメモリセル以外のメモリセルにそのデータによらず電流端子間を導通状態とするパス電圧をその制御電極に印加して、前記データ転送線と基準電位線との間の電流の有無又は電流の大小を検出するデータ読み出しモードを有し、前記データ読み出しモードにおいて、前記メモリセルユニット内で前記データ転送線から数えて所定個数の範囲内のメモリセルが選択された場合に、前記第１の選択スイッチングエレメントの制御電極の電圧は、前記パス電圧より低く且つ、前記第２の選択スイッチングエレメントの制御電極の電圧より低い第１の設定値に設定され、前記データ転送線から数えて所定個数の範囲外のメモリセルが選択された場合に、前記第１の選択スイッチングエレメントの制御電極の電圧は、前記第１の設定値よりも高い第２の設定値に設定されるようにしたことを特徴とする。
【００３１】
この様に選択メモリセルの位置に応じて、一方の選択スイッチングエレメントの制御電極の電圧を切り換えることによって、選択メモリセルの位置に依存して生じる読み出し電流の最大値と最小値の差を小さいものとすることができる。
【００３２】
この発明に係る半導体記憶装置は更に、保持するデータによって電流端子間のコンダクタンスが変化し、第１の端子と第２の端子の間に複数個電流端子が直列接続された、データを電気的に再書き込み可能な複数のメモリセルと、前記第１の端子を電気的にデータ転送線に接続する第１の選択スイッチングエレメントと、前記第２の端子を基準電位線に接続する第２の選択スイッチングエレメントとを備えてメモリセルユニットが構成され、前記メモリセルユニットの第１及び第２の選択スイッチングエレメントを導通状態にし、選択されたメモリセルにそのデータに応じてその電流端子間を導通又は遮断状態にさせる読み出し電圧をその制御電極に印加し、前記選択されたメモリセル以外のメモリセルにそのデータによらず電流端子間を導通状態とするパス電圧をその制御電極に印加して、前記データ転送線と基準電位線との間の電流の有無又は電流の大小を検出するデータ読み出しモードを有し、前記データ読み出しモードは、（１）前記データ転送線から前記メモリセルユニットを介して前記基準電位線に電流を流すものであって、前記基準電位線と前記選択されたメモリセルの間にある非選択メモリセルの制御電極に与える第１のパス電圧が、前記データ転送線と前記選択されたメモリセルの間にある非選択メモリセルの制御電極に与える第２のパス電圧よりも低く設定されるか、或いは（２）前記基準電位線から前記メモリセルユニットを介して前記データ転送線に電流を流すものであって、前記データ転送線と前記選択されたメモリセルの間にある非選択メモリセルの制御電極に与える第１のパス電圧が、前記基準電位線と前記選択されたメモリセルの間にある非選択メモリセルの制御電極に与える第２のパス電圧よりも低く設定されることを特徴とする。
【００３３】
この様に、選択メモリセルよりデータ転送線側にある非選択メモリセルと基準電位線側にある非選択メモリセルに与えるパス電圧を異ならせ、読み出し電流の方向に応じてそのパス電圧の大小関係を設定することによって、非選択メモリセルでのパス電圧によるストレスを緩和することができる。また、選択メモリセルが線形動作する程度にそのしきい値が判定しきい値より大きい場合には、選択メモリセルの下流にある非選択メモリセルのコンダクタンスが低下するため、読み出し電流の最大値を抑えることができる。
【００３４】
この発明に係る半導体記憶装置は更に、保持するデータによって電流端子間のコンダクタンスが変化し、第１の端子と第２の端子の間に複数個電流端子が直列接続された、データを電気的に再書き込み可能な複数のメモリセルと、前記第１の端子を電気的にデータ転送線に接続する第１の選択スイッチングエレメントと、前記第２の端子を基準電位線に接続する第２の選択スイッチングエレメントとを備えてメモリセルユニットが構成され、前記メモリセルユニットの第１及び第２の選択スイッチングエレメントを導通状態にし、選択されたメモリセルにそのデータに応じてその電流端子間を導通又は遮断状態にさせる読み出し電圧をその制御電極に印加し、前記選択されたメモリセル以外の非選択メモリセルにそのデータによらず電流端子間を導通状態とするパス電圧をその制御電極に印加して、前記データ転送線と基準電位線との間の電流の有無又は電流の大小を検出するデータ読み出しモードを有し、前記データ読み出しモードにおいて、前記選択されたメモリセルの前記メモリユニット内の位置に応じて、前記非選択メモリセルの制御電極に与えるパス電圧が切り換えられるようにしたことを特徴とする。
【００３５】
具体的に、データ読み出しモードは、（１）データ転送線からメモリセルユニットを介して基準電位線に電流を流すものである場合には、選択されたメモリセルよりデータ転送線側にある非選択メモリセルの数が多くなるにつれて、パス電圧が高くなるようにし、（２）基準電位線からメモリセルユニットを介してデータ転送線に電流を流すものである場合には、選択されたメモリセルより基準電位線側にある非選択メモリセルの数が多くなるにつれて、パス電圧が高くなるようにする。
【００３６】
この様に、選択メモリセルの位置に応じて、非選択メモリセルに与えるパス電圧を切り換えることによって、選択メモリセルのしきい値が論理判定しきい値より大きい場合に、非選択メモリセルでのパス電圧によるストレスを低減することができる。
【００３７】
【発明の実施の形態】
以下、図面を参照して、この発明の実施の形態を説明する。
なお、以下で、トランジスタのｏｎ状態とは、トランジスタのしきい値よりも大きな電圧をゲート電極に加えて、ＭＩＳＦＥＴのソース電極とドレイン電極の間が導通状態になることを示し、トランジスタのｏｆｆ状態とは、トランジスタのしきい値よりも小さな電圧をゲート電極に加えて、ＭＩＳＦＥＴのソース電極とドレイン電極の間が遮断状態となっていることを示す。なお、しきい値としては、ソース電極とドレイン電極とに流れる電流が、例えば、４０ｎＡ×（チャネル幅Ｗ）／（ゲート長さＬ）となる値になったときのゲート電圧とする。また実施の形態では、通常のＣＭＯＳロジック回路の構成が簡単なため、しきい値が正であるトランジスタを例として説明し、特に言及しない場合には、例えば０．５Ｖから６Ｖの範囲のＶｃｃとなる正の電圧を制御電圧として与えた場合には、論理は“Ｈ”とし、回路がｏｎ状態となり、例えば０Ｖとなる電圧ＧＮＤを与えた場合には、論理は“Ｌ”とし、回路がｏｆｆ状態になるとする。また、論理回路の“Ｈ”に相当する値をＶｃｃと記し、“Ｌ”に相当する値をＧＮＤと便宜的に例として記しているが、これらはそれぞれ、電源電圧Ｖｃｃに対してＶｃｃ／２以上、及びＶｃｃ／２以下の０Ｖ以上の電圧であれば、ＣＭＯＳ回路が動作するのでかまわない。もちろん、しきい値が負のトランジスタを用いても、ゲート電圧の可変範囲にしきい値が含まれるようにすればよいことは自明であろう。
【００３８】
［実施の形態１］
図１は、実施の形態１によるＮＡＮＤ型ＥＥＰＲＯＭの構成を示し、図２はそのメモリセルアレイ１の構成を示している。セルアレイ１は、図２に示すように、直列接続された複数のメモリセルを含むメモリセルユニット（即ちＮＡＮＤセルユニット）２０をロウ方向及びカラム方向にそれぞれ複数個ずつ配列して構成される。ＮＡＮＤセルユニット２０は、カラム方向に連続するデータ転送線（以下、ビット線という）ＢＬとロウ方向に連続する基準電位線（以下、共通ソース線という）ＳＬの間に接続される。メモリセルアレイ１のビット線のデータをセンスし、あるいは書き込みデータを保持するためにセンスアンプ回路４が設けられている。センスアンプ回路４はデータレジスタを兼ねており、例えばフリップフロップ回路を主体として構成される。
【００３９】
センスアンプ回路４は、データ入出力バッファ７に接続されている。これらの接続は、アドレスバッファ６からのアドレス信号をデコードするカラムデコーダ５の出力によって制御され、データ入出力Ｉ／Ｏに与えられたデータをメモリセルアレイ１に書き込み、またメモリセルアレイ１のデータをＩ／Ｏへ読み出し可能となっている。
【００４０】
メモリセルアレイ１のメモリセル選択を行うため、具体的にはデータ制御線（以下、ワード線という）ＷＬ及び選択ゲート線ＳＳＬ，ＧＳＬの制御をするために、ロウデコーダ３とデータ制御線ドライバ２が設けられている。データ制御線ドライバ２は、ロウデコーダ３のデコード出力により、選択されたデータ制御線及び選択ゲート線に必要な制御電圧を与える。
【００４１】
基板電位制御回路９は、セルアレイ１が形成される基板領域（通常ｐ型ウェル）の電位を制御するために設けられている。具体的に基板電位制御回路９は、制御回路８により制御されて、データ書き込み時及びデータ読み出し時は、接地電位ＧＮＤを発生し、データ消去時に１０Ｖ以上の消去電圧を発生するように構成される。
【００４２】
内部電圧発生回路１１は、制御回路８により制御されて、データ書き込み或いは読み出し時に、メモリセルアレイ１の選択されたメモリセルに必要な電圧を与えるための種々の内部電圧を発生するように設けられている。具体的に内部電圧発生回路１１は、書き込み電圧（Ｖｐｇｍ）を発生するＶｐｇｍ発生回路１１ａ、書き込み時のパス電圧（Ｖｐａｓｓ）を発生するＶｐａｓｓ発生回路１１ｂ、読み出し時のパス電圧（Ｖｒｅａｄ）を発生するＶｒｅａｄ発生回路１１ｃ、読み出し時選択メモリセルに与えられる読み出し電圧（Ｖｒ）を発生するＶｒ発生回路１１ｄ、選択トランジスタに与える制御電圧（ＶＧＳＬ）を発生するＶＧＳＬ発生回路１１ｅを有する。
【００４３】
Ｖｐｇｍ発生回路１１ａは、データ書き込み時に選択メモリセルの制御ゲートに与えるための、電源電圧よりも昇圧された書き込み電圧Ｖｐｇｍを発生する。Ｖｐａｓｓ発生回路１１ｂは、データ書き込み時に非選択メモリセルの制御ゲートに与えるための、書き込み電圧Ｖｐｇｍより低く、電源電圧より高いパス電圧Ｖｐａｓｓを発生する。Ｖｒｅａｄ発生回路１１ｃは、データ読み出し時に非選択メモリセルの制御ゲートに与えるための、電源電圧より高いパス電圧Ｖｒｅａｄを発生する。Ｖｒ発生回路１１ｄは、データ読み出し時に選択メモリセルの制御ゲートに与えるしきい値判定のための読み出し電圧Ｖｒを発生する。
【００４４】
ＶＧＳＬ発生回路１１ｅは、この発明において特徴的なものであり、データ読み出し時に選択トランジスタのゲートに与えるための、選択電圧ＶＧＳＬを発生する。この電圧ＶＧＳＬは、非選択メモリセルに与えられるパスＶｒｅａｄよりも低く設定される。特に、電圧ＶＧＳＬを電源電圧Ｖｃｃ以下にすれば、ＶＧＳＬ発生回路１１ｅとして昇圧回路を必要とせず、回路面積を削減することができ、また選択トランジスタの電界ストレスを低減し、信頼性を向上することができる。
【００４５】
このＶＧＳＬ発生回路１１ｅは、チップ形成後プログラム可能な電源回路として構成することが好ましい。これは、チップ間のしきい値ばらつきが存在しても、電圧ＶＧＳＬをチップ毎に補正することができるためである。例えば、ＶＧＳＬ発生回路１１ｅに、幾つかの電圧値に対応するヒューズ回路や不揮発性メモリ素子を内蔵し、出荷時にチップ毎のしきい値上昇量を測定し、そのデータを用いてヒューズ切断または不揮発性メモリ素子にプログラムする。これにより、ウェハダイシングを行った後でも、電圧ＶＧＳＬを補正をすることができる。或いはまた、電圧ＶＧＳＬを内部電源回路ではなく、外部から供給するように構成することも、チップのばらつきに対応するためには有効である。
【００４６】
具体的に、書き込み電圧Ｖｐｇｍは、６Ｖ以上３０Ｖ以下の電圧である。書き込み時のパス電圧Ｖｐａｓｓは、３Ｖ以上１５Ｖ以下の電圧である。読み出し時のパス電圧Ｖｒｅａｄは、１Ｖ以上９Ｖ以下の電圧である。このパス電圧Ｖｒｅａｄは、書き込みしきい値の上限よりも１Ｖから３Ｖ程度高い値に設定することが、読み出し電流を十分確保し且つ、データ破壊等を防止する上で望ましい。読み出しＶｒは、“０”，“１”データのしきい値分布の分離幅の中間に設定する。
【００４７】
ソース電圧制御回路１０は、制御回路８の制御によって、メモリセルアレイ１の基準電位線である共通ソース線の電圧を書き込み、消去および読み出しに応じて制御する。図１では省略しているが、制御回路８により、センスアンプ４の活性化を制御する制御信号やビット線選択信号ｓｅｌ１、ｓｅｌ２等が出力される。
【００４８】
図２に示すメモリセルアレイ１では、ワード線ＷＬ０〜ＷＬ１５、及び選択ゲート線（ブロック選択線）ＳＳＬ、ＧＳＬは省略しているが、破線で示すロウ方向に並ぶ全ＮＡＮＤセルユニット２０（この範囲がデータの一括消去の範囲となるブロックとなる）で共有されている。また図２では、カラム方向（ビット線方向）、およびロウ方向（ワード線方向）にそれぞれ３つ、２×５１２ずつのＮＡＮＤセルユニット２０が配置された構造を示したが、これは一般に複数個であればよく、アドレスデコードの関係で好ましくは、２i個（ｉは正の整数）とする。
【００４９】
カラム方向に複数のＮＡＮＤセルユニット２０で共有されるビット線ＢＬｘａ、ＢＬｘｂ（ｘ＝１，２，…，５１２）は、図３に示すようにトランジスタＱｘａおよびＱｘｂを介して、センスアンプ回路４の１つのセンスアンプＳＡｘに接続されている。センスアンプ回路４においては、メモリセル１つよりも大きなトランジスタを必要とするため、１つのセンスアンプＳＡｘを複数のビット線で共有し、センスアンプの占める面積を縮小している。図３では、一つのセンスアンプに接続されるビット線ＢＬはそれぞれ２本の場合を示したが、例えば１本や４本でもよく、２n本（ｎは自然数）であることがアドレスデコード回路が簡略化でき望ましい。
【００５０】
センスアンプ回路４は、前述のようにメモリセルのデータを読み出す働きと共に、メモリセルへの書き込みデータを一時保持するデータレジスタを兼ねている。さらに、センスアンプ回路４は、トランジスタＱａｘａ，Ｑａｘｂを介して、データ入出力バッファ７に接続されるデータ線Ｉ／ＯおよびＩ／ＯＢと接続されている。データ線Ｉ／ＯおよびＩ／ＯＢは、その電圧変動によるビット線ＢＬへの容量結合ノイズを減らすためには、セルの列方向に形成されることが望ましい。トランジスタＱａｘａおよびＱａｘｂのゲートは、カラムデコーダ５の出力により制御され、これにより、データ線Ｉ／ＯまたはＩ／ＯＢに与えられたデータをセンスアンプ回路４に読み込み、またセンスアンプ回路４からデータ線Ｉ／ＯまたはＩ／ＯＢにデータを出力できるようになっている。
【００５１】
図２において、共通ソース線ＳＬは、セルアレイ１のロウ方向に、複数のＮＡＮＤセルユニット２０に共通に配設されている。更にこの共通ソース線ＳＬをカラム方向に短絡する配線ＳＬｙが設けられて、共通ソース線ＳＬと共に網目構造をなしている。これにより、共通ソース線ＳＬの読み出し電流による電位上昇を抑えている。配線ＳＬｙは、メモリセルアレイ１の半導体基板上の拡散領域やデータ転送線と同層の配線層で形成されているため、その領域にはメモリセルを配置することはできない。よって、ビット線ＢＬの線密度を配線ＳＬｙの線密度よりも大きくすることにより、セルの占有面積を確保するようにしている。
【００５２】
図２の例では、５１２本のビット線ＢＬ毎に１つの短絡用配線ＳＬｙがされているが、配線ＳＬｙの１本あたりのビット線の本数は複数であれば構わない。この共通ソース線ＳＬは、ソース線電圧制御回路１０に電気的に接続されている。このソース線電圧制御回路１０は、データ読み出し時には接地電位ＧＮＤを出力する回路である。
【００５３】
センスアンプ回路４は、制御回路４０から与えられる活性化信号により同時に活性化され、複数のビット線のデータを同時に読み出すことが可能となっている。トランジスタＱｘａのゲートは、ロウ方向に共通に制御線ｓｅｌ１に接続され、トランジスタＱｘｂのゲートも同様にロウ向に共通に制御線ｓｅｌ２に接続されている。これにより、稠密に配置されたメモリセルアレイ１の選択を選択信号ｓｅｌ１およびｓｅｌ２を用いて小さな配線面積で行うことができる。
【００５４】
図４（ａ），（ｂ）は、それぞれ、一つのＮＡＮＤセルユニット２０の等価回路と３つのＮＡＮＤセルユニット分の平面図を示している。ＮＡＮＤセルユニット２０は、電荷蓄積層である浮遊ゲート２６を有するＭＩＳＦＥＴ構造の不揮発性メモリセルＭ０〜Ｍ１５が直列に接続され、その一端がＭＩＳＦＥＴからなる選択トランジスタＳ１を介してビット線にＢＬに接続され、他端がＭＩＳＦＥＴからなる選択トランジスタＳ２を介して共通ソース線ＳＬに接続されている。メモリセルＭ０〜Ｍ１５の制御ゲートは、ワード線２８（ＷＬ０〜ＷＬ１５）に接続されている。ビット線ＢＬに沿った複数のＮＡＮＤセルユニットから１つのＮＡＮＤセルユニットを選択してビット線ＢＬに接続するため、選択トランジスタＳ１，Ｓ２のゲート電極はそれぞれ選択ゲート線２８（ＳＳＬ），２８（ＧＳＬ）（ブロック選択線）ＳＳＬ，ＧＳＬに接続されている。
【００５５】
選択トランジスタＳ１，Ｓ２のゲートが接続される選択ゲート線ＳＳＬおよびＧＳＬは、メモリセルの制御ゲートが接続されるワード線ＷＬ０〜ＷＬ１５の浮遊ゲート２６と同じ層の導電体によって、メモリセルアレイのロウ方向に連続的に形成される。なお、ＮＡＮＤセルユニット２０には、選択ゲート線ＳＳＬおよびＧＳＬは少なくとも１本以上あればよい。この実施の形態では、ＮＡＮＤセルユニット２０として１６＝２4個のメモリセルが接続されている例を示したが、ビット線およびワード線に接続されるメモリセルの数は複数であればよく、２n個（ｎは正の整数）であることがアドレスデコードをする上で望ましい。
【００５６】
図５及び図６は、図４（ｂ）のＡ−Ａ’，Ｂ−Ｂ’，Ｃ−Ｃ’断面を示している。セルアレイは、ｐ型シリコン基板２１のｎ型ウェル２２に形成されたｐ型ウェル２３内に形成されている。ｐ型ウェル２３は例えば、ボロン濃度が１０14ｃｍ-3から１０19ｃｍ-3の間に設定されている。ｐ型ウェル２３は、ｎ型ウェル２２によってｐ型シリコン基板２１とは分離されて、独立に電圧印加できるようになっており、これが消去時の昇圧回路負荷を減らし消費電力を抑える。
【００５７】
ｐ型ウェル２３の表面に、３ｎｍから１５ｎｍの厚さのシリコン酸化膜またはオキシナイトライド膜からなるゲート絶縁膜２５を介して、例えばリンまたは砒素を濃度１０18ｃｍ-3から１０21ｃｍ-3の範囲で添加したポリシリコンにより、各メモリセルの浮遊ゲート２６及びこれと同時に形成された選択トランジスタＳ１，Ｓ２のゲート電極２６（ＳＳＬ），２６（ＧＳＬ）が１０ｎｍから５００ｎｍの厚さで形成されている。ゲート絶縁膜２５は、メモリセルＭ０〜Ｍ１５と選択トランジスタＳ１，Ｓ２とが同じ膜厚のものを用いている。
【００５８】
浮遊ゲート２６は、シリコン酸化膜からなる素子分離絶縁膜２４により区画された素子形成領域に形成されている。これは例えば、ｐ型ウェル２３上に全面的にゲート絶縁膜２５を介して浮遊ゲート２６の材料膜を堆積した後、これをパターニングし、更にｐ型ウェル２３を例えば０．０５〜０．５ｕｍの深さエッチングし、素子分離絶縁膜２４を埋め込むことで形成することができる。これにより浮遊ゲート２６を段差のない平面に全面形成できる。
但し浮遊ゲート２６と同じ材料を用いて形成されるゲート電極２６（ＳＳＬ），２６（ＧＳＬ）は、セルアレイ１のロウ方向に連続的に形成されて、これらが選択ゲート線ＳＳＬ，ＧＳＬとなる。
【００５９】
浮遊ゲート２６上には厚さ５ｎｍから３０ｎｍの間のシリコン酸化膜またはオキシナイトライド膜、またはシリコン酸化膜／シリコン窒化膜／シリコン酸化膜からなるブロック絶縁膜２７を介して、例えばリン、砒素、またはボロンを１０17〜１０21ｃｍ-3の濃度で添加したポリシリコン、または、ＷＳｉ（タングステンシリサイド）とポリシリコンとのスタック構造、または、ＮｉＳｉ，ＭｏＳｉ，ＴｉＳｉ，ＣｏＳｉとポリシリコンのスタック構造からなる制御ゲート２８，２８（ＳＳＬ），２８（ＧＳＬ）が１０ｎｍから５００ｎｍの厚さで形成されている。この制御ゲート２８は、セルアレイのロウ方向に連続的に形成されて、ワード線ＷＬ０〜ＷＬ１５となる。また制御ゲート２８（ＳＳＬ），２８（ＧＳＬ）は同様にロウ方向に連続的に形成されて、ゲート電極２６（ＳＳＬ），２６（ＧＳＬ）と短絡されて、選択ゲート線ＳＳＬ，ＧＳＬを構成する。
【００６０】
この実施の形態のゲート形状では、ｐ型ウェル２３の素子形成領域の側壁が絶縁膜２４で覆われているので、浮遊ゲート２６を形成する前のエッチングでｐ型ウェル２３が露出することがなく、浮遊ゲート２６がｐ型ウェル２３よりも下に来ることを防ぐことができる。よって、ｐ型ウェル２３と絶縁膜２４との境界での、ゲート電界集中やしきい値低下した寄生トランジスタが生じにくい。さらに、電界集中に起因する書込みしきい値の低下現象が生じにくくなるため、より信頼性の高いトランジスタを形成することができる。
【００６１】
図５に示すように、ゲート構造の上面はシリコン窒化膜２９ａで覆われ、両側面も例えば５ｎｍから２００ｎｍの厚さのシリコン窒化膜（またはシリコン酸化膜）からなる側壁絶縁膜２９ｂが形成される。そしてゲート電極に自己整合的にソース，ドレインとなるｎ型拡散層３０が形成されている。これら拡散層３０、浮遊ゲート２６、および制御ゲート２８により、浮遊ゲート２６に蓄積された電荷量を情報量とする浮遊ゲート型ＥＥＰＲＯＭセルが形成されており、そのゲート長としては、０．５ｕｍ以下０．０１ｕｍ以上とする。ソース，ドレインのｎ型拡散層３０としては、例えばリンや砒素、アンチモンを表面濃度が１０17ｃｍ-3から１０21ｃｍ-3となるように深さ１０ｎｍから５００ｎｍの間で形成されている。さらに、これらｎ型拡散層３０は隣接するメモリセル同士共有され、ＮＡＮＤセルユニットが実現されている。
【００６２】
この実施の形態において、選択トランジスタＳ１，Ｓ２のゲート電極２６（ＳＳＬ），２６（ＧＳＬ）のゲート長（チャネル長）は、メモリセルのゲート長よりも長く、例えば、１ｕｍ以下０．０２ｕｍ以上として形成している。これによりブロック選択時と非選択時のオンオフ比を大きく確保でき、誤書き込みや誤読み出しを防止できる。また、これら選択トランジスタＳ１，Ｓ２は、メモリセルと同じゲート絶縁膜２５を有することが工程を削減しコストを低下させるのに望ましい。
【００６３】
ＮＡＮＤセルユニットの両端部のｎ型拡散層３０ｄ，３０ｓのうち、ｎ型拡散層３０ｄは、層間絶縁膜３１ａに埋め込まれたコンタクトプラグ３２を介して中継電極３３ａに接続され、これが更に層間絶縁膜３１ｂを介してビット線３４に接続される。ビット線３４は、タングステンやタングステンシリサイド、チタン、チタンナイトライド、アルミニウム等により形成され、セルアレイのカラム方向に連続的に配設される。もう一方のｎ型拡散層３０ｓはコンタクトプラグ３２を介して、中継電極３３ａと同時に形成された、セルアレイのロウ方向に連続する共通ソース線３３ｂに接続されている。共通ソース線３３ｂには、ビット線３４と同じ材料を用いることができる。コンタクトプラグ３２には、不純物がドープされた多結晶シリコン、タングステン、タングステンシリサイド、アルミニウム、アルミニウム、チタン、チタンナイトライド等が用いられる。
【００６４】
但し、ｎ型拡散層３０ｓをセルアレイ１のロウ方向に連続的に形成して、これを共通ソース線ＳＬとすることもできる。ビット線ＢＬの上はＳｉＯ2、ＳｉＮ、ポリイミド等の絶縁膜保護層３５で覆われる。また、図には示していないが、ビット線ＢＬ上に、Ｗ，ＡｌやＣｕからなる上部配線が形成されている。
【００６５】
この様に構成されたＮＡＮＤ型ＥＥＰＲＯＭにおいて、この発明はデータ読み出し法に特徴を有し、これについては後に詳細に説明する。データ消去及び書き込みについては従来と同様に、例えば特開２０００−７６８８２に開示されている方法で行われる。簡単に説明すれば、データ消去は、図２に破線で示す、ワード線を共有するＮＡＮＤセルブロック単位で一括消去が行われる。このとき、基板電位制御回路９から発生される昇圧された消去電圧Ｖｅｒａがメモリセルアレイのｐ型ウェルに与えられ、選択されたＮＡＮＤセルブックの全ワード線を０Ｖとする。これにより、そのＮＡＮＤセルブロック内で全メモリセルの浮遊ゲートの電子がトンネル電流により基板に放出され、しきい値の低いオール“１”状態（消去状態）になる。
【００６６】
データ書き込みは、ビット線ＢＬに書き込むべきデータに応じて例えば、Ｖｃｃ（“１”データの場合、即ち書き込み禁止の場合）、Ｖｓｓ（“０”データの場合）を与え、これによりＮＡＮＤセルチャネルをプリチャージする。高レベルにプリチャージされたＮＡＮＤセルチャネルは、ビット線側選択トランジスタＳ１がオフになることで、フローティングになる。その後、選択されたワード線に昇圧された書き込み電圧Ｖｐｇｍを与え、非選択ワード線にはパス電圧Ｖｐａｓｓを与える。
【００６７】
これにより、選択ワード線と低レベルに設定されたチャネルとの間には高電界がかかって浮遊ゲートに電子が注入されて、しきい値の高い“０”データが書かれる。フローティングの高レベルにプリチャージされたチャネルは、容量カップリングにより電位上昇して電子注入が生ぜず、“１”データ状態（消去状態）を維持する。パス電圧が与えられた非選択ワード線に沿うメモリセルでも、電子注入は生ぜず、“１”データを保持する。
【００６８】
データ消去及び書き込み時には通常、消去及び書き込みを確認するためのベリファイ読み出しが行われる。即ち消去パルス印加と消去ベリファイ読み出しとを繰り返して、一定の消去しきい値範囲に追い込む。データ書き込みの場合にも、書き込みパルス印加と書き込みベリファイ読み出しとを繰り返すことにより、一定の書き込みしきい値範囲に追い込む。
【００６９】
この実施の形態でのデータ読み出し動作を次に具体的に説明する。
図７は、ワード線ＷＬ０を選択して、読み出し電流がビット線ＢＬから共通ソース線ＳＬ側に流れるようにした場合のデータ読み出しタイミング図を示す。図８は、図７におけるビット線ディスチャージ期間及び引き続くセンス期間の間、選択された一つのＮＡＮＤセル２０に着目して、これに印加される電圧関係を示している。
【００７０】
ここでは、ＮＡＮＤセル内のビット線ＢＬに最も近いメモリセルＭ０が選択された場合を示しているが、図７及び図８では、括弧内にメモリセルＭ０の代わりに共通ソース線ＳＬ側のメモリセルＭ１５が選択された場合を示している。
【００７１】
データ読み出し時、データを読み出すブロックに対応するロウデコーダ３およびデータ制御線ドライバ２が活性化され、選択ゲート線ＳＳＬにパス電圧Ｖｒｅａｄ、ワード線ＷＬ０に読み出しＶｒ、残りの非選択ワード線ＷＬ１〜ＷＬ１５にパス電圧Ｖｒｅａｄ、選択ゲート線ＧＳＬには接地電位ＧＮＤが印加される（時刻ｔ０）。なお、非選択のブロックの選択ゲート線ＳＳＬ，ＧＳＬ及びワード線ＷＬ０〜ＷＬ１５は、読み出し期間中フローティング又は０Ｖに維持され、データの誤読み出しや破壊が生じないようにする。
【００７２】
読み出し電圧Ｖｒは、図９に示す、“０”データ書き込み後のしきい値分布の下限値をＶｔｈｗ２、データ消去後の“１”データのしきい値分布の上限値をＶｔｈｅとして、Ｖｔｈｗ２とＶｔｈｅとの範囲内となる値である。読み出しマージンを考慮すると、Ｖｒ＝（Ｖｔｈｗ２＋Ｖｔｈｅ）／２程度とすることが、最も望ましく、例えば−０．５Ｖから４Ｖの間に設定される。特に、Ｖｔｈｅが負で、Ｖｔｈｗ２が正となるように設定すれば、読み出し電圧Ｖｒを接地電位ＧＮＤに設定でき、この場合にはＶｒ発生回路１１ｄが不要となるので望ましい。
【００７３】
また読み出し電圧Ｖｒとしては、接地電位ＧＮＤ以上の電圧となるように設定することが望ましい。これにより、データ制御線ドライバ２のワード線ＷＬ０〜ＷＬ１５に接続されたトランジスタの拡散層に負電圧を印加されることが無くなり、負電圧発生回路が不要となる。よって、データ制御線ドライバ２のｎチャネルＭＩＳＦＥＴが形成されたｐ型ウェルを接地電位ＧＮＤとして、ｐ型基板２１とｎ型領域で分離することなく形成することができる。これにより、データ制御線ドライバ２の回路面積を減少させることができる。さらに、負電圧が印加されないので、拡散層が順バイアスされることによる少数キャリア注入がなくなり、ラッチアップを防ぐことが可能になる。更にワード線ＷＬ０〜ＷＬ１５とメモリセルアレイ１内で短絡不良が生じても、メモリセルアレイ１のｐ型ウェル２３やｎ型拡散層３０に負電圧が印加されることがないので、少数キャリア注入による読み出しデータ破壊が生じることもない。
【００７４】
非選択ワード線ＷＬ１〜ＷＬ１５及び選択ゲート線ＳＳＬに与えられるパス電圧Ｖｒｅａｄは、Ｖｒｅａｄ発生回路１１ｃから出力され、メモリセルの“０”データのしきい値分布の上限値Ｖｔｈｗよりも高い電圧に設定される。
【００７５】
この実施の形態では、図５に示したように、選択トランジスタＳ１，Ｓ２のゲート長（チャネル長）は、メモリセルＭ０〜Ｍ１５の制御ゲートのゲート長よりも大きくなっている。一方、これらのゲート材料であるＣｏＳｉやＴｉＳｉでは、線幅が小さくなると抵抗が上昇する細線効果が存在することが知られている。よって、選択トランジスタＳ１，Ｓ２のゲート電極の方がメモリセルＭ０〜Ｍ１５の制御ゲートよりも低抵抗となり、選択トランジスタＳ１のゲートの方がメモリセルＭ０〜Ｍ１５の制御ゲートより高速にパス電圧Ｖｒｅａｄまで昇圧される。また、ワード線ＷＬ０〜ＷＬ１５よりも抵抗の小さい選択ゲート線ＧＳＬをビット線ディスチャージ期間に駆動することによって、並列に接続されたメモリセルの読み出しタイミングのばらつきを低減することができる。
【００７６】
以上のワード線ＷＬ０〜ＷＬ１５、選択ゲート線ＳＳＬの立ち上げに少し遅れて、ビット線ＢＬをセンスアンプ回路４に内蔵された電源ノードを用いてＶＢＬに充電する（時刻ｔ１）。ここでＶＢＬとしては、接地電位ＧＮＤ以上電源電位Ｖｃｃ以下となることがセンスアンプ回路４を構成するトランジスタの信頼性をＶｃｃ程度で保証すればよいので望ましい。
【００７７】
また、ＶＢＬは、センスアンプトランジスタとしてｎチャネルＭＩＳＦＥＴを用いた場合には、そのしきい値以上とすることがセンスアンプ感度を向上させるのに望ましく、例えば１Ｖ程度とする。このようにすることにより、メモリセルＭ０が“１”、すなわち消去状態の場合には、選択トランジスタＳ１からメモリセルＭ０〜Ｍ１５までのソース、ドレイン及びチャネル領域をＶＢＬに充電する。即ちここまでは、ビット線ＢＬおよびＮＡＮＤセルユニットを充電する、ビット線（ＢＬ）プリチャージ期間である。
【００７８】
このＢＬプリチャージ期間は、非選択ワード線が十分にパス電圧Ｖｒｅａｄに昇圧するまでの時間以上必要であり、例えば１００ｎＳから１０ｕＳの間の時間とする。ついで、共通ソース線ＳＬ側の選択ゲート線ＧＳＬを、正の制御電圧ＶＧＳＬにする（時刻ｔ２）。制御電圧ＶＧＳＬは、図９に示すように、選択トランジスタＳ１，Ｓ２のしきい値電圧上限Ｖｔｈ以上で、パス電圧Ｖｒｅａｄ以下の電圧とする。これにより、メモリセルＭ０のしきい値がＶｒ以下ならば、ＮＡＮＤセルユニットが導通状態となり、ビット線ＢＬの電位は低下する。
【００７９】
メモリセルＭ０のしきい値が読み出し電圧Ｖｒより高いならば、即ち“０”データならば、メモリセルＭ０はオフとなり、ビット線ＢＬの電位低下はない。つまりビット線ＢＬは、メモリセルＭ０のデータ状態に応じて放電され、これがビット線（ＢＬ）ディスチャージ期間になる。このＢＬディスチャージ期間は、ビット線ＢＬが十分放電するまでの時間以上必要であり、例えば１００ｎＳから１００ｕＳの間の時間とする。
【００８０】
ついで、ビット線ＢＬの電位変化を、センスアンプ回路４で判定し、データをデータラッチ内に読み出す（時刻ｔ３）。この際、センスアンプ回路４内にビット線に対する電圧クランプ回路を備えれば、ＢＬ電位を大幅に変化させなくてもデータを高感度で読み出すことができる。センスアンプ回路は電流センス型でもよい。
【００８１】
センス期間が終了した後、時刻ｔ４で選択ゲート線ＧＳＬ，ＳＳＬ、ワード線ＷＬ０〜ＷＬ１５、及びビット線ＢＬの電位を初期値に戻すための、リカバリ期間に入る。
【００８２】
この実施の形態では、従来例と異なり、共通ソース線ＳＬ側の選択トランジスタＳ２のゲートを駆動する制御電圧を、非選択ワード線に与えるパス電圧Ｖｒｅａｄより低い電圧ＶＧＳＬを用いている点がポイントである。これにより、選択トランジスタＳ２のコンダクタンスは、選択メモリセルＭ０以外の非選択メモリセルＭ１〜Ｍ１５内の最も高いしきい値を有するメモリセルのコンダクタンスより小さくなる。
【００８３】
以下にこの点を詳細に説明する。
図９は、この実施の形態でのしきい値関係を示したものである。この実施の形態では、前述したコンダクタンスの大小関係を実現するために、選択ゲート線ＧＳＬの電圧ＶＧＳＬと、選択トランジスタＳ２のしきい値の上限（＝Ｖｔｈ）との差ΔＶ２を、パス電圧Ｖｒｅａｄとメモリセルの書き込みしきい値分布の上限Ｖｔｈｗとの差ΔＶ１よりも小さくする。
【００８４】
図１０は、そのゲート電圧条件において、ソースを接地した場合のメモリセルと選択トランジスタＳ２とのドレイン電流ＩＤとドレイン電圧ＶＤの特性の典型特性を示す。太い実線がメモリセルの特性を示すが、メモリセルにおいては、Ｖｒｅａｄ−Ｖｔｈｗ以上にドレイン電圧ＶＤが上昇したところでピンチオフ領域（５極管動作領域、即ちドレイン電流が飽和する飽和領域）となる。一方、細い実線は選択トランジスタＳ２の特性を示すが、選択トランジスタＳ２においては、ＶＧＳＬ−Ｖｔｈ以上にドレイン電圧が上昇したところで飽和領域となり、それ以下のドレイン電圧では、３極管動作領域即ち線形領域となる。
【００８５】
図１０の破線で示しているのは、ゲートにＶｒｅａｄが与えられている従来例の選択トランジスタＳ２のドレイン電流とドレイン電圧の特性である。従来例では、０以上の任意の電流値で観測した場合のドレイン電圧は、読み出しメモリセル以外のメモリセルの方が選択トランジスタよりも大きい。これは、図４３で説明したように、Ｖｔｈｗ＞Ｖｔｈであること、および、選択トランジスタＳ２のドレイン電流係数をβSLとし、メモリセルのドレイン電流定数βcellとすると、βSL＞βcellであることによる。
【００８６】
ここで、ドレイン電流係数βは導電係数とも呼ばれ、ＭＩＳＦＥＴのゲート長をＬ、チャネル幅をＷ、チャネル中のキャリアの平均移動度をμとし、制御ゲートから見たチャネルに対する単位面積当たりのゲート容量をＣｇａｔｅとした場合に、周知のように、β＝（Ｗ×μ）／（Ｃｇａｔｅ×Ｌ）となる。メモリセルにおいては、制御ゲートと浮遊ゲート間容量の全容量に対する比、すなわち、カップリング比をγｃｒ，浮遊ゲートと制御ゲート間の単位面積あたりの容量をＣｏｘとすると、メモリセルにおける制御ゲートから見たチャネルに対する単位面積当たりのゲート容量Ｃｇａｔｅはほぼ、Ｃｏｘ／γｃｒとなると考えればよい。
【００８７】
一方、この実施の形態の構成では、選択トランジスタＳ２におけるゲート電極は浮遊ゲートと短絡されており、そのゲート電極から見たチャネルに対する単位面積当たりのゲート容量はＣｏｘとなる。一般に、ＮＡＮＤフラッシュメモリでは、図４（ｂ）で示すように、チャネル幅Ｗはメモリセルと選択トランジスタで等しく、Ｌgateをメモリセルのゲート長、ＬSLを選択トランジスタＳ２のゲート長として、ＬSL＜Ｌgate／γｃｒが成立し、チャネル中のキャリアの平均移動度μは、同一のゲート絶縁膜電界ではほぼ等しいので、選択トランジスタＳ２とメモリセルのドレイン電流係数の関係は、下記数１となる。この実施の形態の場合、選択トランジスタＳ１とメモリセルの関係も同様である。
【００８８】
【数１】
βSL＞βcell
【００８９】
一方、図１０に細い実線で示す選択トランジスタＳ２について、ある電流値Ｉ０で観測した場合のドレイン電圧Ｖａは、太い実線で示すメモリセルの場合の電圧Ｖｂより高い。言い換えれば、Ｉ０の電流を流した場合のコンダクタンスは、選択トランジスタＳ２の方がＩ０／Ｖａであり、メモリセルのＩ０／Ｖｂよりも小さくなる。よって、メモリセルＭ１５と選択トランジスタＳ２との直列接続部分を考えると、従来例では、メモリセルＭ１５のドレインと選択トランジスタＳ２のソースとの間の電流は、メモリセルＭ１５によって制限されるのに対して、この実施の形態の条件では、選択トランジスタＳ２によって制限される。つまりこの実施の形態では、メモリセルＭ１５のしきい値状態によらず、選択トランジスタＳ２によってＮＡＮＤセルの読み出し電流が支配的に制限され、均一なセル電流をメモリセルに流すことができる。
【００９０】
ここで、線形領域に関しては、選択トランジスタＳ２のコンダクタンスＩＤ／ＶＤは、βSL×（ＶＧＳＬ−Ｖｔｈ−ＶＤ／２）に比例し、飽和領域においては、（βSL／２）×（ＶＧＳＬ−Ｖｔｈ）2／ＶＤに比例する。よって、選択トランジスタＳ２のドレイン電圧ＶＤが上昇するほど、コンダクタンスが小さくなる。つまり、読み出し電流が増加すると、より選択トランジスタＳ２による電圧低下量が増大し、従来例よりもデータを読み出すセルの電流端子間の電圧が減少する負帰還がかかる。
【００９１】
さらに、この効果は、単にコンダクタンスが一定である抵抗成分がメモリセルに直列に接続されているよりも大きい。よって、読み出しメモリセル以外の非選択メモリセルのデータや、読み出しセルの位置によって生ずる読み出し電流のばらつきを従来例よりも小さく抑えることができ、しきい値の上昇量の最大値を抑えることができる。
【００９２】
飽和領域について選択トランジスタＳ２のコンダクタンスが、メモリセルのコンダクタンスよりも小さくなれば、選択トランジスタＳ２を飽和領域で用いることによりこの実施の形態の効果を得ることができる。その条件は、先の数１に拘わらず、下記数２を満たせばよいことになる。
【００９３】
【数２】
（βSL）0.5×（ＶＧＳＬ−Ｖth）＜（βcell）0.5×（Ｖread−Ｖthw）
【００９４】
また、線形領域を用いた場合にも、選択トランジスタＳ２のコンダクタンスがメモリセルのそれより小さくなるためには、下記数３の条件を満たせばよい。
【００９５】
【数３】
（βSL）×（ＶＧＳＬ−Ｖth）＜（βcell）×（Ｖread−Ｖthw）
【００９６】
即ち、数２及び数３の条件を満たせば、読み出し時にどの様なトランジスタ動作領域で動作させた場合にも、この実施の形態の効果が得られる。
数１に示したようにこの実施の形態の場合、βSL＞βcell としているが、にも拘わらず数２又は数３を成立させるためには、下記数４の条件を満たすことがこの実施の形態の効果を得る上で必要となる。
【００９７】
【数４】
（ＶＧＳＬ−Ｖth）＜（Ｖread−Ｖthw）
【００９８】
図１１は、ＶＢＬ＝１Ｖ、Ｖｒｅａｄ＝５Ｖ、Ｖｒ＝ＧＮＤ、Ｖｔｈｗ＝２Ｖ、Ｖｔｈｅ＝−１Ｖ、ＶＳＳＬ＝５Ｖとし、選択トランジスタＳ１とＳ２のソース接地時で基板バイアスが０Ｖの場合のしきい値を０．５Ｖとし、βSL＝２．５βcellとした場合の、電圧ＶＧＳＬに対する、図４１及び図４２で説明した４つの読み出し状態の読み出し電流ＩＤ１〜ＩＤ４を示したものである。但し、基板バイアス効果定数を０．５［Ｖ0.5］、ドレイン電圧に対するしきい値低下量（Ｄｒａｉｎ  Ｉｎｄｕｃｅｄ  Ｂａｒｒｉｅｒ  Ｌｏｗｅｒｉｎｇ定数）を０．４９［Ｖ／Ｖ］としている。
【００９９】
図１１の右軸は、ＩＤ１〜ＩＤ４の間での、最大電流／最小電流の比を示している。従来例は、図１１のＶＧＳＬ＝５Ｖの場合に相当する。電圧ＶＧＳＬをＶｒｅａｄより低下させることにより、最大電流／最小電流の比は小さくなり上述の効果があることが判る。さらに、図中に矢印で、この実施の形態の効果が生じる電圧ＶＧＳＬに対する（βSL）0.5×（ＶＧＳＬ−Ｖｔｈ）＜（βcell）0.5×（Ｖｒｅａｄ−Ｖｔｈｗ）の条件を示している。
【０１００】
最大電流／最小電流比が減少する効果は、ほぼ、（βSL）0.5×（ＶＧＳＬ−Ｖｔｈ）＜（βcell）0.5×（Ｖｒｅａｄ−Ｖｔｈｗ）が成立する条件、すなわち、ＶＧＳＬ＜２．４［Ｖ］で大きく増加しており、この条件で臨界的な振る舞いをすることが判る。また、従来、フラッシュＮＡＮＤメモリの電源電圧Ｖｃｃは２．５Ｖ以上なので、ＶＧＳＬを電源電圧以下の設定にすることにより、最大電流／最小電流の比は小さくなり上述の効果が大きくなることが判る。
【０１０１】
図１２は、図４４（ａ）のシーケンスによるメモリセルＭ０の消去しきい値上昇を実線で、図４４（ｂ）のシーケンスによるメモリセルＭ１５の消去しきい値上昇を点線で示す。これら電圧関係は、図１１と同じものを用いている。電圧ＶＧＳＬをパス電圧Ｖｒｅａｄより低下させることにより、メモリセルＭ０およびＭ１５のしきい値上昇量とも減少していることが明らかである。最大電流／最小電流の比を小さくする効果としきい値上昇量を小さくできる効果が両立することがわかる。
【０１０２】
図１１の電流変化は、読み出しメモリセル以外の非選択メモリセルのデータパターンとして、最も電流値が大きなパターンと最も電流値が小さなパターンを選んでおり、他の任意のデータパターンではこの電流の最大値と最小値の間になることは明らかである。さらに、最もビット線ＢＬに近いメモリセルＭ０と、最も共通ソース線ＳＬに近いメモリセルＭ１５の場合のみ示したが、その他のメモリセルＭ１〜Ｍ１４についても、図１１の電流の最大値と最小値の間になることも明らかであろう。言い換えれば、図１１は、ランダムな順番でワード線ＷＬ０〜ＷＬ１５に書き込み／読み出しした場合の最悪の読み出し電流変化量を示している。
【０１０３】
比較のために、電圧ＶＧＳＬをパス電圧Ｖｒｅａｄとし、読み出し電圧Ｖｒのみを変化させることによって最大電流／最小電流の比を調整した従来例を、図１３及び図１４に示す。これらは図１１および図１２にそれぞれ対応し、ＶＧＳＬとＶｒ以外の条件は同じである。従来例では、図１３のように、読み出し電圧Ｖｒのみを上昇させると、最大電流／最小電流の比は小さくなるが、Ｖｒに対して単調に変化し、臨界的に変化する特性は示さない。
【０１０４】
また、図１４のように、Ｖｒのみを上昇させると、メモリセルＭ０のしきい値上昇量は増加量してしまうため、メモリセルＭ０およびＭ１５のしきい値上昇量を減少させることと、最大電流／最小電流比を小さくすることとは、すべて満たすことはできない。また、図１３のように、読み出し電圧Ｖｒのみを上昇させると、ＩＤ１〜ＩＤ４のなかで最大電流となるＩＤ３が上昇するため、セル電流によって生ずる電磁ノイズの最大値を削減することが困難になる。
【０１０５】
さらに、読み出しセルの電流が大きくなると、例えば、特開平１１−２６００７６で指摘されているように、共通ソース線ＳＬの電位の浮き上がりが大きくなり、ベリファイ書き込み時に”１”データが”０”データに十分書き込まれない不良が生ずる。勿論、データ転送線に流れる最大電流も増大するため、電流ストレスによるエレクトロマイグレーションによる配線抵抗上昇や信頼性劣化、および、発熱増大によるトランジスタのしきい値変化やリーク電流の増大が問題となる。
【０１０６】
これに対してこの実施の形態では、電圧ＶＧＳＬを低下させると、図１１のように、ＩＤ１〜ＩＤ４のなかで最大の電流となるＩＤ３を減少させることができる。これにより、読み出し時間の最大値を一定としたままで、セル読み出し電流によって生ずる電磁ノイズの最大値を削減することができる。よって、より小さなセル電流を用いても電磁ノイズ、例えば、隣接するデータ転送線間の容量結合による電位変化の影響を受けることなく読み出しを行うことができ、高速でデータ判定をすることができ、電磁ノイズ起因の誤読み出しの確率を減少させ高信頼性を得ることができる。
【０１０７】
また、読み出しセルの最大電流を小さく保つことができるので、共通ソース線ＳＬの電位の浮き上がりが小さくなり、ベリファイ書き込み時に”１”データが”０”データに十分書き込まれない不良が生じにくくなる。また、データ転送線に流れる最大電流も増大するため、電流ストレスによるエレクトロマイグレーションによる配線抵抗上昇が生じず、信頼性劣化も抑えられる。さらに、発熱増大によるトランジスタのしきい値変化やリーク電流の増大の問題も小さくすることができる。
【０１０８】
本発明者等は、特に、図１２に黒丸で示すように、メモリセルＭ１５を読み出す場合において、例えば電圧ＶＧＳＬを低下させることにより、読み出し電圧ＶｒをＧＮＤに保ったままでしきい値の上昇を０とすることができることを発見した。従来例ではしきい値の上昇を０とするには、図１４から明らかなように、０．３Ｖより遥かに高い読み出し電圧Ｖｒでしか実現できず、ゲート判定しきい値が上昇する弊害があり、“０”データと判定しきい値との分離が困難となる。この実施の形態では、メモリセルに対する読み出し電圧ＶｒはＧＮＤのままなので、メモリセルの“０”データとの分離が困難となる事態は発生せず、しきい値分布を、ＶＧＳＬをＶｒｅａｄとした場合と同じ状態に設定したままで、安定してデータ検出することができる。
【０１０９】
さらに、本発明者等は、メモリセル例えば、Ｍ１５のしきい値上昇の成分を詳細検討の上分析し、基板バイアス効果によって読み出し電流が減少した場合、しきい値を低下させる効果があることを発見した。例えば従来例では、図４２（ａ）から同図（ｂ）の状態に遷移して読み出し電流が低下すると、選択トランジスタＳ２のコンダクタンスが、読み出しメモリセル以外の非選択メモリセルのコンダクタンスより大きいので、メモリセルＭ１５のソース電位はほとんど変化しない。従って従来例で説明したように、ある一定の電流レベルＩｔｈでのメモリセルＭ１５のしきい値が増大する。
【０１１０】
一方、本実施の形態では、選択トランジスタＳ２のコンダクタンスが、読み出しメモリセル以外の非選択メモリセルのコンダクタンスより小さいので、読み出し電流が低下すると、読み出しメモリセルＭ１５のソース電位は大きく低下する。これにより、読み出し電流が減少すると、（ソース電位の減少分）＋（基板バイアス効果の減少分）だけ、メモリセルＭ１５のゲートから測定したしきい値は低下する。よって、図７，８において、選択ゲート線ＳＳＬの電圧が（ＶＧＳＬ＋ＶＢＬ）より高ければ、ビット線側の選択トランジスタＳ１のコンダクタンスが共通ソース線側の選択トランジスタＳ２のコンダクタンスより大きくなり、本実施の形態の効果が得られる。従って選択トランジスタＳ１のゲートをパス電圧Ｖｒｅａｄまで昇圧する必要は必ずしも生じないことが、この解析結果から判明した。
【０１１１】
以上に説明した実施の形態の効果を列記すれば、次のようになる。
（ａ）選択トランジスタのゲート制御電圧を低くすることにより、選択メモリセルに直列接続された非選択メモリセルのデータ、および選択メモリセルの位置によって生ずる読み出し電流の変動を小さくでき、同時に、非選択メモリセルのデータ状態によるしきい値上昇量を抑えることができる。
【０１１２】
（ｂ）読み出し電流の変動を小さくできることから、読み出し時間の最大値と最小値との差を小さくし、読み出しタイミングを揃えることができる。これにより、読み出し時間の最大値を一定としたままで、セル読み出し電流によって生ずる電磁ノイズの最大値を削減することができる。
【０１１３】
（ｃ）従ってまた、より小さなセル電流を用いて、隣接するデータ転送線間の容量結合による電位変化の影響を受けることなく読み出しを行うことができ、高速でデータ判定をすることができるから、電磁ノイズ起因の誤読み出しの確率を減少させ高信頼性を得ることができる。
【０１１４】
（ｄ）読み出しセルの最大電流を小さく保つことができるので、共通ソース線ＳＬの電位の浮き上がりが小さくなり、“０”データ書き込み時に、十分に書き込まれない不良が生じにくくなる。
【０１１５】
（ｅ）ビット線に流れる最大電流も抑えられるため、電流ストレスによるエレクトロマイグレーションによる配線抵抗上昇が生じず、信頼性劣化も抑えられる。また、発熱増大によるトランジスタのしきい値変化やリーク電流の増大も抑えられる。
【０１１６】
（ｆ）読み出しセルの最大電流を小さく保つことができるので、ロウ方向に形成した共通ソース線に対して、これをカラム方向に短絡する配線の面積をセル面積より小さくしても、共通ソース線の浮きを小さくすることができる。また、カラム方向に短絡する配線の数を少なくして、メモリセルアレイのチップに対する占有率を向上させることができる。
【０１１７】
（ｇ）“１”データのしきい値上限の増大が抑えられるため、“１”，“０”データのしきい値の分離電圧幅を従来より大きく確保できる。従って、電荷保持特性の劣化や温度変化によるしきい値シフトが生じても、異なるデータのしきい値分布が重なることを起因とするデータ破壊を減少させることができる。
【０１１８】
（ｈ）“１”データのしきい値上限の増大が抑えられるため、その分“１”，“０”データのしきい値の分離電圧幅を従来より小さくしても、異なるデータのしきい値分布が重なることを起因とするデータ破壊を減少させることができる。これにより、“０”データのしきい値を低下させ、従ってセルのしきい値分布の最大値を従来よりも低く設定でき、書き込みに要する時間を短縮することができる。
【０１１９】
（ｉ）書き込み電界を低下させても高速で書き込みが行えるので、書き込みを繰り返すことによるメモリセルのトンネル絶縁膜やＯＮＯ膜の信頼性の劣化を小さくすることができる。蓄積電荷の自己電界も小さくなり、電荷の保持特性を良好に保つことができる。さらに、データを読み出す際、非選択メモリセルに印加する電圧を低下させることが可能となる。これにより、読み出し動作を繰り返すことによって電荷蓄積層に負の電荷が注入されてしきい値が上昇するという事態が抑制される。特に、“１”，“０”データのしきい値分離幅を良好に確保することができる。
【０１２０】
（ｊ）読み出しを行う場合の判定しきい値と記憶データのしきい値との分離電圧幅を大きく確保できるため、誤読み出し頻度を小さくすることができ、データ読み出し判定を行うゲート駆動電圧を大きく確保できる。よって、記憶データのしきい値が判定しきい値より高い場合のデータセルを流れる電流を一定としたままで、記憶データのしきい値が判定しきい値より低い場合のデータセルを流れる電流を増大させ、読み出し速度を高速化することができる。
【０１２１】
（ｋ）選択トランジスタは、チャネル長がメモリセルよりも大きく、また実質的なゲート絶縁膜厚がメモリセルよりも小さいＭＩＳＦＥＴとすることで、選択トランジスタの短チャネル効果を抑えることができる。従ってプロセス変動やドレイン電圧変動によるしきい値変動が小さく、より安定に最大電流と最小電流との比を小さくすることができる。
【０１２２】
（ｌ）メモリセル数よりも選択トランジスタ数が少ないことから、メモリセルの制御ゲート幅よりも、ゲート長が長く、細線効果が小さく低抵抗の選択ゲート線を用いることができ、これが高速での読み出しを可能にする。
【０１２３】
（ｍ）選択トランジスタのゲート制御電圧を低下させることができるので、選択トランジスタのゲート絶縁膜の信頼性を向上させ、選択トランジスタのゲート電圧を充放電する電力と、選択トランジスタのゲート駆動回路の面積を削減することができる。
【０１２４】
［実施の形態１の変形例］
図１５は、共通ソース線ＳＬからビット線ＢＬ方向に電流を流すようにした変形例のデータ読み出し動作波形であり、図１６はそのときの一つのＮＡＮＤセルについてビット線チャージとセンス期間の電圧関係を示している。ここでは、ワード線ＷＬ０を選択した場合について示しており、括弧で示しているのは、メモリセルＭ０の代わりにメモリセルＭ１５を読み出す場合であるが、他のメモリセルＭ１〜Ｍ１４も同様の動作で読み出せる。
【０１２５】
データ読み出し時、データを読み出すブロックのロウデコーダ３およびデータ制御線ドライバ２が活性化され、選択ワード線ＷＬ０に読み出し電圧Ｖｒ、非選択ワード線ＷＬ１〜ＷＬ１５にパス電圧Ｖｒｅａｄ、選択ゲート線ＧＳＬにパス電圧Ｖｒｅａｄがそれぞれ印加される（時刻ｔ１）。なお、非選択のブロックのＳＳＬ、ＷＬ０〜ＷＬ１５、およびＧＳＬは読み出し期間中フローティングまたは０Ｖに維持され、データの誤読み出しや破壊が生じないようにする。
【０１２６】
以上の電圧印加と同時に、又はこれに先立って、ソース電圧制御回路１０を用いて、共通ソース線ＳＬを例えば、ＧＮＤ以上Ｖｃｃ以下の電圧、ＶＳＬに昇圧し、ビット線ＢＬはＧＮＤに放電してその後フローティングにする。ここでＶＳＬとしては、ＧＮＤ以上Ｖｃｃ以下となることがセンスアンプ回路を構成するトランジスタの信頼性をＶｃｃ程度で保証すればよいので望ましい。また、センスアンプトランジスタとしてｎチャネルＭＩＳＦＥＴを用いた場合には、そのしきい値以上とすることがセンスアンプ感度を向上させるのに望ましく、例えば、２Ｖ程度とする。
【０１２７】
読み出し電圧Ｖｒは、例えば、“０”データ書込みのしきい値の下限値をＶｔｈｗ２、消去後のしきい値の上限値をＶｔｈｅとして、Ｖｔｈｗ２とＶｔｈｅとの範囲内となる値であり、（Ｖｔｈｗ２＋Ｖｔｈｅ）／２程度となることが、最も読み出しマージンを得るのに望ましく、例えば−０．５Ｖから４Ｖの間に設定される。特に、Ｖｔｈｅが負で、Ｖｔｈｗ２が正となるように設定すれば、ＶｒをＧＮＤに設定でき、Ｖｒ発生回路１１ｄが不要となるので望ましい。
【０１２８】
読み出し電圧Ｖｒとしては、ＧＮＤ以上の電圧となるように設定することが望ましい。これにより、データ制御線ドライバ２のワード線ＷＬ０〜ＷＬ１５に接続されたトランジスタ拡散層に負電圧を印加されることが無くなり、負電圧発生回路が不要となる。よって、データ制御線ドライバ２のｎチャネルＭＩＳＦＥＴが形成されたｐ型ウェル電圧をＧＮＤとしｐ型基板２１とｎ型ウェルで分離することなく形成することができる。よって、データ制御線ドライバ２の回路面積を減少させることができる。さらに、負電圧が印加されないので、ｎ型拡散層が順バイアスされることによる少数キャリア注入が生じなくなり、ラッチアップを防ぐことができる。また、ワード線ＷＬ０〜ＷＬ１５とメモリセルアレイ１内で短絡不良が生じても、メモリセルアレイ１のｐ型ウェル２３やｎ型拡散層３０に負電圧が印加されることがないので、少数キャリア注入による読み出しデータ破壊が生じることもない。
【０１２９】
非選択メモリセルにつながるワード線ＷＬ１〜ＷＬ１５は、Ｖｒｅａｄ発生回路１１ｃから出力される、メモリセルのしきい値の最大値よりも高い電圧Ｖｒｅａｄに設定され、共通ソース線ＳＬ側の選択ゲート線ＧＳＬにもＶＧＳＬ発生回路１１ｅからＶｒｅａｄが与えられる。
【０１３０】
本実施の形態では、選択トランジスタＳ１，Ｓ２のゲート電極幅は、メモリセルＭ０〜Ｍ１５の制御ゲート電極線幅よりも大きい。一方これらのゲート電極材料であるＣｏＳｉやＴｉＳｉでは、線幅が小さくなると抵抗が上昇する細線効果が存在することが知られている。よって、この場合、選択トランジスタＳ１，Ｓ２の方がメモリセルＭ０〜Ｍ１５よりもゲートが低抵抗となり、選択トランジスタＳ２の方がメモリセルＭ０〜Ｍ１５より高速にＶｒｅａｄまで昇圧することができる。
【０１３１】
また、ワード線ＷＬ０〜ＷＬ１５を駆動するよりも抵抗の小さい選択トランジスタＳ１をビット線チャージ期間に駆動することによって、並列に接続されたメモリセルの読み出しタイミングのばらつきを低減することができる。このようにすることにより、メモリセルＭ０が“１”、すなわち消去状態の場合には、選択トランジスタＳ２からメモリセルＭ０〜Ｍ１５までのソース、ドレイン及びチャネル領域をＶＳＬに充電する。時刻ｔ０から時刻ｔ１までは、共通ソース線ＳＬおよびＮＡＮＤセルユニット２０を充電する共通ソース線（ＳＬ）プリチャージ期間に当たる。
【０１３２】
このＳＬプリチャージ期間は、ワード線ＷＬ１〜ＷＬ１５が十分Ｖｒｅａｄに昇圧するまでの時間以上必要であり、例えば１００ｎＳから１０ｕＳの間の時間とする。ついで、ビット線ＢＬ側の選択ゲート線ＳＳＬをＶＧＳＬなる正の制御電圧にする（時刻ｔ２）。ここで、ＶＧＳＬは、選択トランジスタＳ１のしきい値電圧上限Ｖｔｈ以上で、Ｖｒｅａｄ以下の電圧とする。これにより、メモリセルＭ０のしきい値がＶｒ以下ならば、共通ソース線ＳＬとビット線ＢＬが導通状態となり、ビット線ＢＬの電位はＧＮＤから上昇する。
【０１３３】
メモリセルＭ０のしきい値がＶｒより高いならばメモリセルＭ０は遮断状態となるため、ビット線ＢＬの電位上昇はない。時刻ｔ２からｔ３までは、ビット線ＢＬをメモリセルＭ０のデータが“１”の場合に充電を行う、ビット線（ＢＬ）チャージ期間となる。このＢＬチャージ期間は、ビット線ＢＬが十分充電するまでの時間以上必要であり、例えば１００ｎＳから１００ｕＳの間の時間とする。
【０１３４】
時刻ｔ３の後、ビット線ＢＬの電位をセンスアンプ回路４で判定し、データをデータラッチに読み出す。この際例えば、特開Ｐ２０００−７６８８２に示しているように、ビット線に対する電圧クランプ回路を用いれば、ビット線ＢＬの電位を大幅に変化させなくてもデータを高感度で読み出すことができる。勿論、ここには、センスアンプに電流センス型の回路を用いても同様に読み出すことができるのは明らかである。時刻ｔ３からｔ４までは、メモリセルＭ０のデータをセンスするセンス期間に当たる。さらに、ＳＳＬ、ＷＬ０〜ＷＬ１５、ＧＳＬ，ＢＬの電位を初期値の例えばＧＮＤに回復するリカバリ期間が存在する。
【０１３５】
この変形例では、先の実施の形態と対照的に、読み出し電流の流れる方向が逆であるから、ビット線ＢＬ側の選択トランジスタＳ１について、そのゲート電圧を他のパス電圧Ｖｒｅａｄより低い値ＶＧＳＬにすることにより、先の実施の形態で説明したと同様の効果が得られる。
【０１３６】
［実施の形態２］
上記実施の形態１では、共通ソース線ＳＬ側の選択トランジスタＳ２を駆動する制御ゲート線ＧＳＬの印加電圧を、非選択メモリセルを駆動する非選択ワード線に印加するパス電圧Ｖｒｅａｄより低くした。これに対して、同じＥＥＰＲＯＭ構成を用いて、ビット線ＢＬ側の選択トランジスタＳ１のゲート電極を駆動する選択ゲート線ＳＳＬの電圧を、非選択メモリセルを駆動する非選択ワード線に印加するパス電圧Ｖｒｅａｄより低くした実施の形態２を次に説明する。
【０１３７】
図１７はこの実施の形態２において、メモリセルＭ０が選択された場合の読み出し動作波形を先の実施の形態の図７に対応させて示し、また図１８は、先の実施の形態の図８に対応する電圧関係を示している。これらの電圧関係以外は先の実施の形態と同様とする。
【０１３８】
データ読み出し時、データを読み出すブロックに対応するロウデコーダ３およびデータ制御線ドライバ２が活性化され、ビット線側の選択ゲート線ＧＳＬにパス電圧Ｖｒｅａｄ、選択ワード線ＷＬ０に読み出し電圧Ｖｒ、残りの非選択ワード線ＷＬ１〜ＷＬ１５にパス電圧Ｖｒｅａｄ、共通ソース線側の選択ゲート線ＳＳＬには接地電位ＧＮＤが印加される（時刻ｔ０）。非選択のブロックの選択ゲート線ＳＳＬ，ＧＳＬ及びワード線ＷＬ０〜ＷＬ１５は、読み出し期間中フローティング又は０Ｖに維持され、データの誤読み出しや破壊が生じないようにする。
【０１３９】
読み出し電圧Ｖｒは、図９に示す、“０”データ書き込み後のしきい値分布の最低値をＶｔｈｗ２、データ消去後の“１”データのしきい値分布の最大値をＶｔｈｅとして、Ｖｔｈｗ２とＶｔｈｅとの範囲内となる値である。読み出しマージを考慮すると、Ｖｒ＝（Ｖｔｈｗ２＋Ｖｔｈｅ）／２程度とすることが、最も望ましいく、例えば−０．５Ｖから４Ｖの間に設定される。特に、Ｖｔｈｅが負で、Ｖｔｈｗ２が正となるように設定すれば、読み出し電圧Ｖｒを接地電位ＧＮＤに設定でき、この場合にはＶｒ発生回路１１ｄが不要となるので望ましい。
【０１４０】
また読み出し電圧Ｖｒとしては、接地電位ＧＮＤ以上の電圧となるように設定することが望ましい。これにより、データ制御線ドライバ２のワード線ＷＬ０〜ＷＬ１５に接続されたトランジスタの拡散層に負電圧を印加されることが無くなり、負電圧発生回路が不要となる。よって、データ制御線ドライバ２のｎチャネルＭＩＳＦＥＴが形成されたｐ型ウェルを接地電位ＧＮＤとして、ｐ型基板２１とｎ型領域で分離することなく形成することができる。これにより、データ制御線ドライバ２の回路面積を減少させることができる。さらに、負電圧が印加されないので、拡散層が順バイアスされることによる少数キャリア注入がなくなり、ラッチアップを防ぐことが可能になる。更にワード線ＷＬ０〜ＷＬ１５とメモリセルアレイ１内で短絡不良が生じても、メモリセルアレイ１のｐ型ウェル２３やｎ型拡散層３０に負電圧が印加されることがないので、少数キャリア注入による読み出しデータ破壊が生じることもない。
【０１４１】
非選択ワード線ＷＬ１〜ＷＬ１５及び選択ゲート線ＧＳＬに与えられるパス電圧Ｖｒｅａｄは、Ｖｒｅａｄ発生回路１１ｃから出力され、メモリセルの“１”データのしきい値分布の最大値よりも高い電圧に設定される。
【０１４２】
この実施の形態では、図５に示したように、選択トランジスタＳ１，Ｓ２のゲート長（チャネル長）は、メモリセルＭ０〜Ｍ１５の制御ゲートのゲート長（チャネル長）よりも大きくなっている。一方、これらのゲート材料であるＣｏＳｉやＴｉＳｉでは、線幅が小さくなると抵抗が上昇する細線効果が存在することが知られている。よって、選択トランジスタＳ１，Ｓ２のゲート電極の方がメモリセルＭ０〜Ｍ１５の制御ゲートよりも低抵抗となり、選択トランジスタＳ２のゲートの方がメモリセルＭ０〜Ｍ１５の制御ゲートより高速にパス電圧Ｖｒｅａｄまで昇圧される。また、ワード線ＷＬ０〜ＷＬ１５よりも抵抗の小さい選択ゲート線ＳＳＬをビット線ディスチャージ期間に駆動することによって、並列に接続されたメモリセルの読み出しタイミングのばらつきを低減することができる。
【０１４３】
以上のワード線ＷＬ０〜ＷＬ１５、選択ゲート線ＧＳＬの立ち上げに少し遅れて、ビット線ＢＬをセンスアンプ回路４に内蔵された電源ノードを用いてＶＢＬに充電する（時刻ｔ１）。ここでＶＢＬとしては、接地電位ＧＮＤ以上電源電位Ｖｃｃ以下となることがセンスアンプ回路４を構成するトランジスタの信頼性をＶｃｃ程度で保証すればよいので望ましい。
【０１４４】
また、センスアンプトランジスタとしてｎチャネルＭＩＳＦＥＴを用いた場合には、そのしきい値以上とすることがセンスアンプ感度を向上させるのに望ましく、例えば、１Ｖ程度とする。このようにすることにより、メモリセルＭ０が“１”、すなわち消去状態の場合には、選択トランジスタＳ１からメモリセルＭ０〜Ｍ１５までのソース、ドレイン及びチャネル領域をＶＢＬに充電する。ここまでは、ビット線ＢＬおよびＮＡＮＤセルユニットを充電する、ビット線（ＢＬ）プリチャージ期間である。
【０１４５】
このＢＬプリチャージ期間は、非選択ワード線が十分にパス電圧Ｖｒｅａｄに昇圧するまでの時間以上必要であり、例えば１００ｎＳから１０ｕＳの間の時間とする。ついで、ビット線側の選択ゲート線ＳＳＬを、正の制御電圧ＶＳＳＬにする（時刻ｔ２）。ここで、制御電圧ＶＳＳＬは、選択トランジスタＳ１のしきい値電圧上限Ｖｔｈ以上で、パス電圧Ｖｒｅａｄ以下の電圧とする。これにより、メモリセルＭ０のしきい値がＶｒ以下ならば、ＮＡＮＤセルユニットが導通状態となり、ビット線ＢＬの電位は低下する。一方、メモリセルＭ０のしきい値がＶｒより高いならば、メモリセルＭ０はオフとなるため、ビット線ＢＬの電位低下はない。即ち、ビット線ＢＬはメモリセルＭ０のデータに応じて放電され、これがビット線（ＢＬ）ディスチャージ期間になる。このＢＬディスチャージ期間は、ビット線ＢＬが十分放電するまでの時間以上必要であり、例えば１００ｎＳから１００ｕＳの間の時間とする。
【０１４６】
ついで、ビット線ＢＬの電位変化を、センスアンプ回路４で判定し、データをデータラッチ内に読み出す（時刻ｔ３）。この際、センスアンプ回路４内にビット線に対する電圧クランプ回路を備えれば、ＢＬ電位を大幅に変化させなくてもデータを高感度で読み出すことができる。センスアンプ回路は電流センス型でもよい。
【０１４７】
センス期間が終了した後、時刻ｔ４で選択ゲート線ＧＳＬ，ＳＳＬ、ワード線ＷＬ０〜ＷＬ１５、及びビット線ＢＬの電位を初期値に戻すための、リカバリ期間に入る。
【０１４８】
図１９は、ＶＢＬ＝１Ｖ、Ｖｒｅａｄ＝５Ｖ、Ｖｒ＝ＧＮＤ、Ｖｔｈｗ＝２Ｖ、Ｖｔｈｅ＝−１Ｖとし、選択トランジスタＳ１とＳ２のソース接地時で基板バイアスが０Ｖの場合のしきい値を０．５Ｖとし、βSL＝２．５βcellとした場合の、電圧ＶＳＳＬに対する、図４１及び図４２で説明した４つの読み出し状態の読み出し電流ＩＤ１〜ＩＤ４を示したものである。但し、基板バイアス効果定数を０．５［Ｖ0.5］、ドレイン電圧に対するしきい値低下量（Ｄｒａｉｎ  Ｉｎｄｕｃｅｄ  Ｂａｒｒｉｅｒ  Ｌｏｗｅｒｉｎｇ定数）を０．４９［Ｖ／Ｖ］としている。
【０１４９】
図１９の右軸は、ＩＤ１〜ＩＤ４の間での、最大電流／最小電流の比を示している。従来例は、ＶＳＳＬ＝５Ｖの場合に相当する。電圧ＶＳＳＬをＶｒｅａｄより低下させることにより、最大電流／最小電流の比は小さくなり実施の形態１と同様の効果があることが判る。さらに、最大電流／最小電流比が減少する効果は、ＶＳＳＬ＜２．５［Ｖ］で大きく増加しており、この条件で臨界的な振る舞いをすることが判る。また、従来、フラッシュＮＡＮＤメモリの電源電圧Ｖｃｃは２．５Ｖ以上なので、ＶＧＳＬを電源電圧以下の設定にすることにより、最大電流／最小電流の比は小さくなり上述の効果が大きくなることが判る。
【０１５０】
図２０は、図４４（ａ）のシーケンスによるメモリセルＭ０の消去しきい値上昇を実線で、図４４（ｂ）のシーケンスによるメモリセルＭ１５の消去しきい値上昇を点線で示す。これら電圧関係は、図１９と同じものを用いている。電圧ＶＳＳＬをパス電圧Ｖｒｅａｄより低下させても、メモリセルＭ０およびＭ１５のしきい値上昇量は殆ど変化がなく、従来のようなしきい値上昇量の増大という弊害はない。
【０１５１】
またこの実施の形態の場合、ＶＳＳＬを低下させることにより、ＩＤ１からＩＤ４のなかで最大の電流ＩＤ３を減少させることができる。これにより、読み出し時間の最大値を一定としたままで、セル読み出し電流によって生ずる電磁ノイズの最大値を削減することができる。よって、より小さなセル電流を用いても電磁ノイズ、例えば、隣接するデータ転送線間の容量結合による電位変化の影響を受けることなく読み出しを行うことができ、高速でデータ判定をすることができ、電磁ノイズ起因の誤読み出しの確率を減少させ高信頼性を得ることができる。
【０１５２】
さらに、読み出しセルの最大電流を小さく保つことができるので、共通ソース線ＳＬの電位の浮き上がりが小さくなり、ベリファイ書き込み時に”１”データが”０”データに十分書き込まれない不良が生じにくくなる。また、データ転送線に流れる最大電流も増大するため、電流ストレスによるエレクトロマイグレーションによる配線抵抗上昇が生じず、信頼性劣化も抑えられる。さらに、発熱増大によるトランジスタのしきい値変化やリーク電流の増大の問題も小さくすることができる。
【０１５３】
なおこの実施の形態において、共通ソース線側の選択ゲート線ＧＳＬの電圧は、ビット線側の選択ゲート線の電圧ＶＳＳＬより高ければ、選択トランジスタＳ２のコンダクタンスが選択トランジスタＳ１のそれより大きくなり、効果が得られることは明らかで、選択ゲート線ＧＳＬをパス電圧Ｖｒｅａｄまで昇圧する必要は必ずしもない。
【０１５４】
［実施の形態２の変形例］
図２１及び図２２は、この実施の形態２の変形例として、共通ソース線側からビット線側に読み出し電流を流すようにした場合の動作波形と電圧関係を、図１５及び図１６に対応させて示している。ここでも、ワード線ＷＬ０を選択した場合について示しており、括弧で示しているのは、メモリセルＭ０の代わりにメモリセルＭ１５を読み出す場合であるが、他のメモリセルＭ１〜Ｍ１４も同様の動作で読み出せる。
【０１５５】
データ読み出し時、データを読み出すブロックのロウデコーダ３およびデータ制御線ドライバ２が活性化され、選択ワード線ＷＬ０に読み出し電圧Ｖｒ、非選択ワード線ＷＬ１〜ＷＬ１５にパス電圧Ｖｒｅａｄ、選択ゲート線ＳＳＬにパス電圧Ｖｒｅａｄがそれぞれ印加される（時刻ｔ１）。なお、非選択のブロックのＳＳＬ、ＷＬ０〜ＷＬ１５、およびＧＳＬは読み出し期間中フローティングまたは０Ｖに維持され、データの誤読み出しや破壊が生じないようにする。
【０１５６】
また以上の電圧印加と同時に、又はこれに先立って、ソース電圧制御回路１０を用いて、共通ソース線ＳＬを例えば、ＧＮＤ以上Ｖｃｃ以下の電圧、ＶＳＬに昇圧し、ビット線ＢＬはＧＮＤに放電してその後フローティングにする。ここでＶＳＬとしては、ＧＮＤ以上Ｖｃｃ以下となることがセンスアンプ回路を構成するトランジスタの信頼性をＶｃｃ程度で保証すればよいので望ましい。また、センスアンプトランジスタとしてｎチャネルＭＩＳＦＥＴを用いた場合には、そのしきい値以上とすることがセンスアンプ感度を向上させるのに望ましく、例えば、２Ｖ程度とする。
【０１５７】
読み出し電圧Ｖｒは、例えば、“０”データ書込み後のしきい値下限値をＶｔｈｗ２、“１”データのしきい値上限値をＶｔｈｅとして、Ｖｔｈｗ２とＶｔｈｅとの範囲内となる値であり、（Ｖｔｈｗ２＋Ｖｔｈｅ）／２程度となることが、最も読み出しマージンを得るのに望ましく、例えば−０．５Ｖから４Ｖの間に設定される。特に、Ｖｔｈｅが負で、Ｖｔｈｗ２が正となるように設定すれば、ＶｒをＧＮＤに設定でき、Ｖｒ発生回路１１ｄが不要となるので望ましい。
【０１５８】
また読み出し電圧Ｖｒとしては、ＧＮＤ以上の電圧となるように設定することが望ましい。これにより、データ制御線ドライバ２のワード線ＷＬ０〜ＷＬ１５に接続されたトランジスタ拡散層に負電圧を印加されることが無くなり、負電圧発生回路が不要となる。よって、データ制御線ドライバ２のｎチャネルＭＩＳＦＥＴが形成されたｐ型ウェル電圧をＧＮＤとしｐ型基板２１とｎ型ウェルで分離することなく形成することができる。よって、データ制御線ドライバ２の回路面積を減少させることができる。さらに、負電圧が印加されないので、ｎ型拡散層が順バイアスされることによる少数キャリア注入が生じなくなり、ラッチアップを防ぐことができる。また、ワード線ＷＬ０〜ＷＬ１５とメモリセルアレイ１内で短絡不良が生じても、メモリセルアレイ１のｐ型ウェル２３やｎ型拡散層３０に負電圧が印加されることがないので、少数キャリア注入による読み出しデータ破壊が生じることもない。
【０１５９】
非選択メモリセルにつながるワード線ＷＬ１〜ＷＬ１５は、Ｖｒｅａｄ発生回路１１ｃから出力される、メモリセルのしきい値の最大値よりも高い電圧Ｖｒｅａｄに設定され、ビット線ＢＬ側の選択ゲート線ＳＳＬにもＶｒｅａｄが与えられる。
【０１６０】
本実施の形態では、選択トランジスタＳ１，Ｓ２のゲート電極幅は、メモリセルＭ０〜Ｍ１５の制御ゲート電極線幅よりも大きい。一方これらのゲート電極材料であるＣｏＳｉやＴｉＳｉでは、線幅が小さくなると抵抗が上昇する細線効果が存在することが知られている。よって、この場合、選択トランジスタＳ１，Ｓ２の方がメモリセルＭ０〜Ｍ１５よりもゲートが低抵抗となり、選択トランジスタＳ１の方がメモリセルＭ０〜Ｍ１５より高速にＶｒｅａｄまで昇圧することができる。
【０１６１】
また、ワード線ＷＬ０〜ＷＬ１５を駆動するよりも抵抗の小さい選択トランジスタＳ１をビット線チャージ期間に駆動することによって、並列に接続されたメモリセルの読み出しタイミングのばらつきを低減することができる。このようにすることにより、メモリセルＭ０が“１”、すなわち消去状態の場合には、選択トランジスタＳ２からメモリセルＭ０〜Ｍ１５までのソース、ドレイン及びチャネル領域をＶＳＬに充電する。即ち時刻ｔ０から時刻ｔ１までは、共通ソース線ＳＬおよびＮＡＮＤセルユニット２０を充電する共通ソース線（ＳＬ）プリチャージ期間に当たる。
【０１６２】
ＳＬプリチャージ期間は、ワード線ＷＬ１〜ＷＬ１５が十分Ｖｒｅａｄに昇圧するまでの時間以上必要であり、例えば１００ｎＳから１０ｕＳの間の時間とする。ついで、共通ソース線ＳＬ側の選択ゲート線ＧＳＬをＶＳＳＬなる正の電圧にする（時刻ｔ２）。ここで、ＶＳＳＬは、選択トランジスタＳ２のしきい値電圧上限Ｖｔｈ以上で、Ｖｒｅａｄ以下の電圧とする。これにより、メモリセルＭ０のしきい値がＶｒ以下ならば、共通ソース線ＳＬとビット線ＢＬが導通状態となり、ビット線ＢＬの電位はＧＮＤから上昇する。
【０１６３】
メモリセルＭ０のしきい値がＶｒより高い（“０”データ）ならばメモリセルＭ０は遮断状態となるため、ビット線ＢＬの電位上昇はない。時刻ｔ２からｔ３までは、ビット線ＢＬをメモリセルＭ０のデータが“１”の場合に充電を行う、ビット線（ＢＬ）チャージ期間となる。このＢＬチャージ期間は、ビット線ＢＬが十分充電するまでの時間以上必要であり、例えば１００ｎＳから１００ｕＳの間の時間とする。
【０１６４】
時刻ｔ３の後、ビット線ＢＬの電位をセンスアンプ回路４で判定し、データをデータラッチに読み出す。この際例えば、特開Ｐ２０００−７６８８２に示しているように、データ転送線に対する電圧クランプ回路を用いれば、ビット線ＢＬの電位を大幅に変化させなくてもデータを高感度で読み出すことができる。勿論、ここには、センスアンプに電流センス型の回路を用いても同様に読み出すことができるのは明らかである。時刻ｔ３からｔ４までは、メモリセルＭ０のデータをセンスするセンス期間に当たる。さらに、ＳＳＬ、ＷＬ０〜ＷＬ１５、ＧＳＬ，ＢＬの電位を初期値の例えばＧＮＤに回復するリカバリ期間が存在する。
【０１６５】
この変形例では、実施の形態２と対照的に、読み出し電流の流れる方向が逆であるから、共通ソース線ＳＬ側の選択トランジスタＳ２について、そのゲート電圧を他のパス電圧Ｖｒｅａｄより低い値にすることにより、上の実施の形態２で説明したと同様の効果が得られる。またこの場合、選択ゲート線ＳＳＬの電圧は（ＶＧＳＬ＋ＶＳＬ）より高ければ、選択トランジスタＳ１のコンダクタンスが選択トランジスタＳ２のコンダクタンスより大きくなり、実施の形態２の効果が得られることは明らかで、選択ゲート線ＳＳＬをＶｒｅａｄまで昇圧する必要は必ずしもない。
【０１６６】
［実施の形態３］
図２３及び図２４は、この発明の実施の形態３によるメモリセルアレイの構造を示している。この実施の形態ではメモリセル構造として、浮遊ゲート型ではなく、ＭＯＮＯＳ型を用いている。セルアレイの平面図は図４（ｂ）と同じであり、図２３及び図２４はそれぞれ、図４（ｂ）のＡ−Ａ’断面及びＢ−Ｂ’断面を示している。
【０１６７】
セルアレイは、ｐ型シリコン基板２１のｎ型ウェル２２に形成されたｐ型ウェル２３内に形成されている。ｐ型ウェル２３は例えば、ボロン濃度が１０14ｃｍ-3から１０19ｃｍ-3の間に設定されている。ｐ型ウェル２３は、ｎ型シリコン領域２２によってｐ型シリコン基板２１とは分離されて、独立に電圧印加できるようになっており、これが消去時の昇圧回路負荷を減らし消費電力を抑える。
【０１６８】
この実施の形態の場合、メモリセルＭ０〜Ｍ１５のゲート絶縁膜は、ｐ型ウェル２３の表面に、１ｎｍから１０ｎｍの厚さのシリコン酸化膜又はオキシナイトライド膜からなるトンネル絶縁膜２５を介して、例えばＳｉＮ、ＳｉＯＮからなる電荷蓄積層５１が３ｎｍから５０ｎｍの厚さで形成されている。この上に、例えば、厚さ２ｎｍから１０ｎｍの間のシリコン酸化膜からなる層間絶縁膜５２を積層して、ＯＮＯ構造となっている。選択トランジスタＳ１，Ｓ２については、メモリセルと異なる膜厚のゲート絶縁膜２５（ＧＳＬ），２５（ＳＳＬ）を有する。
【０１６９】
これらのゲート絶縁膜上に、多結晶シリコンからなるゲート電極２８，２８（ＧＳＬ），２８（ＳＳＬ）が形成されている。これらのゲート電極は、素子領域のみに配置された第１層多結晶シリコン膜と、これに重ねてワード線ＷＬ０〜ＷＬ１５及び選択ゲート線ＧＳＬ，ＳＳＬとして連続する第２層多結晶シリコン層の二層構造を有する。
【０１７０】
この構造は、ｐ型ウェル２３上に全面的にゲート絶縁膜２５を介して第１層多結晶シリコン膜を堆積した後、これをパターニングし、更にｐ型ウェル２３を例えば０．０５〜０．５ｕｍの深さエッチングし、素子分離絶縁膜２４を埋め込み、その後第２層多結晶シリコン膜の堆積とパターニングを行うことで得られる。
【０１７１】
この実施の形態のゲート形状でも、上面はシリコン窒化膜２９ａで覆われ、両側面も例えば５ｎｍから２００ｎｍの厚さのシリコン窒化膜（またはシリコン酸化膜）からなる側壁絶縁膜２９ｂが形成される。そしてゲート電極に自己整合的にソース，ドレインとなるｎ型拡散層３０が形成されている。メモリセルのゲート長としては、０．５ｕｍ以下０．０１ｕｍ以上とする。ソース，ドレインのｎ型拡散層３０としては、例えばリンや砒素、アンチモンを表面濃度が１０17ｃｍ-3から１０21ｃｍ-3となるように深さ１０ｎｍから５００ｎｍの間で形成されている。さらに、これらｎ型拡散層３０は隣接するメモリセル同士共有され、ＮＡＮＤセルユニットが実現されている。
【０１７２】
この実施の形態において、選択トランジスタＳ１，Ｓ２のゲート電極２８（ＳＳＬ），２８（ＧＳＬ）のゲート長（チャネル長）は、メモリセルのゲート長よりも長く、例えば、１ｕｍ以下０．０２ｕｍ以上として形成している。これによりブロック選択時と非選択時のオンオフ比を大きく確保でき、誤書き込みや誤読み出しを防止できる。
【０１７３】
ＮＡＮＤセルユニットの両端部のｎ型拡散層３０ｄ，３０ｓのうち、ｎ型拡散層３０ｄは、層間絶縁膜３１ａに埋め込まれたコンタクトプラグ３２を介して中継電極３３ａに接続され、これが更に層間絶縁膜３１ｂを介してビット線３４に接続される。ビット線３４は、タングステンやタングステンシリサイド、チタン、チタンナイトライド、アルミニウム等により形成され、セルアレイのカラム方向に連続的に配設される。もう一方のｎ型拡散層３０ｓはコンタクトプラグ３２を介して、中継電極３３ａと同時に形成された、セルアレイのロウ方向に連続する共通ソース線３３ｂに接続されている。共通ソース線３３ｂには、ビット線３４と同じ材料を用いることができる。コンタクトプラグ３２には、不純物がドープされた多結晶シリコン、タングステン、タングステンシリサイド、アルミニウム、アルミニウム、チタン、チタンナイトライド等が用いられる。
【０１７４】
但し、ｎ型拡散層３０ｓをセルアレイ１のロウ方向に連続的に形成して、これを共通ソース線ＳＬとすることもできる。ビット線ＢＬの上はＳｉＯ2、ＳｉＮ、ポリイミド等の絶縁膜保護層３５で覆われる。また、図には示していないが、ビット線Ｂｌ上に、Ｗ，ＡｌやＣｕからなる上部配線が形成されている。
【０１７５】
この実施の形態では、ＭＯＮＯＳ型セルを用いているため、先の実施の形態の浮遊ゲート型セルよりも書き込み電圧および消去電圧を低電圧化することができ、素子分離間隔を狭めゲート絶縁膜厚を薄膜化しても耐圧を維持することができる。よって、高電圧が印加される回路の面積を小さくでき、よりチップ面積を縮小することができる。また、先の実施の形態と比較して、電荷蓄積層を形成するＯＮＯ膜の厚さを２０ｎｍ以下に小さくでき、よりゲート形成時のアスペクトを低減でき、ゲート電極の加工形状を向上させ、層間絶縁膜２８のゲート間の埋め込みも向上させることができ、より耐圧を向上させることができる。
【０１７６】
また、浮遊ゲート電極を形成するためのプロセスやスリット作成プロセスが不要であり、製造プロセスを短くすることができる。また、電荷蓄積層が絶縁体であって、電荷トラップに電荷が捕獲されるので、放射線に対して電荷が抜けにくく強い耐性を持たせることができる。さらに、電荷蓄積層の側壁絶縁膜が薄膜化しても、捕獲された電荷がすべて抜けてしまうことはなく良好な保持特性を維持できる。さらに、電荷畜積層と半導体素子領域とを合わせずれなく形成することができ、より均一な電荷蓄積層と半導体素子領域との容量を実現できる。これにより、メモリセルの容量ばらつきやメモリセル間の容量ばらつきを低減することができる。
【０１７７】
この実施の形態のセルアレイ構造を用いた場合にも、先の実施の形態１，２で説明したデータ読み出しを行うことにより、実施の形態１，２と同様の効果が得られる。
この実施の形態では選択トランジスタＳ１およびＳ２はメモリセルと異なり、電荷蓄積層のないＭＩＳＦＥＴとしたが、メモリセルと同様のＭＯＮＯＳ構造として形成してもよい。また、メモリセルの電荷蓄積層は絶縁体により形成されているので、メモリセル間を分離する側壁絶縁膜は必ずしも必要がない。
【０１７８】
［実施の形態４］
次に、データ読み出しに際して、ＮＡＮＤセル内の選択ワード線の位置に応じて、選択トランジスタＳ２のゲート電極（選択ゲート線ＧＳＬ）に与える電圧ＶＧＳＬを切り換えるようにした実施の形態を説明する。基本的なＥＥＰＲＯＭ構成は、実施の形態１或いは実施の形態３と同様であるが、選択ゲート線ＧＳＬに与える電圧を切り換えるために、図１の構成に加えて、図２５に示すように、Ｖｒｅａｄ／ＶＧＳＬ切り換え回路１２が設けられる。
【０１７９】
切り換え回路１２の出力は、メモリセルアレイ１の選択ゲート線ＧＳＬに接続されるもので、アドレスバッファ６から出力される内部アドレスに応じて、ワード線ＷＬ１５からＷＬ（１５−ｘ）の範囲が選択された時には、電圧ＶＧＳＬを出力し、ワード線ＷＬ（１５−ｘ−１）からＷＬ０の範囲が選択された時には、電圧Ｖｒｅａｄを出力する。ここで、ｘは、０以上で１４以下の整数である。データ読み出し動作タイミングは、実施の形態１と変わらない。
【０１８０】
図２６は、この実施の形態による読み出しと従来例による読み出しの場合の読み出し電流変動のワード線位置依存性を示している。具体的な読み出し条件は、基本的には実施の形態１に準じて、ＶＢＬ＝１Ｖ、Ｖｒｅａｄ＝５Ｖ、Ｖｒ＝ＧＮＤ、Ｖｔｈｗ＝２Ｖ、Ｖｔｈｅ＝−１Ｖ、ＶＳＳＬ＝１．８Ｖとしている。選択トランジスタＳ１，Ｓ２の．ソース接地で基板バイアスが０Ｖの場合のしきい値は０．５Ｖである。
【０１８１】
またこのデータは、共通ソース線ＳＬ側から順次書き込みと書き込みベリファイ読み出しを行った場合の、ベリファイ読み出し時の電流についてであり、○と□は従来通り、選択ゲート線ＧＳＬをＶｒｅａｄ＝５Ｖに固定した場合である。●と■は、この実施の形態で、ｘ＝３とした場合、つまり、ワード線ＷＬ１５−ＷＬ１２までが選択された場合にはＶＧＳＬ＝１．８Ｖを与え、ワード線ＷＬ１１−ＷＬ０までが選択された場合にはＶｒｅａｄ＝５Ｖを与えた場合を示している。
【０１８２】
□と■は、選択セルより共通ソース線ＳＬ側のメモリセルがオール“１”の場合（最大セル電流）、○と●は、選択セルより共通ソース線ＳＬ側のメモリセルがオール“０”の場合（最小セル電流）である。
【０１８３】
図２６から、ワード線ＷＬ０が選択された場合に、セル電流は最も小さくなる。これは、実施の形態で説明したように、選択セルのソース側に非選択セルが全て接続されて、大きな基板バイアスがかかるためである。そしてワード線ＷＬ１５が選択された時にセル電流は最大になる。
【０１８４】
そしてこの実施の形態の場合、ワード線ＷＬ１５を選択した場合には、選択ゲート線ＧＳＬには、Ｖｃｃより低いＶＧＳＬ＝１．８Ｖを与えており、選択トランジスタＳ２のコンダクタンスを、Ｖｒｅａｄ＝５Ｖを与えた場合より低下させるいる結果、最大セル電流が低下している。ワード線ＷＬ０を選択した場合は、従来と同様に、選択ゲート線ＧＳＬには、Ｖｅａｄ＝５Ｖを与えており、従来と同じ最小セル電流を保っている。
【０１８５】
以上によりこの実施の形態によれば、図２６に示したように、メモリセルに流れる最大電流と最小電流の差（最大電流変動幅）を小さくすることができる。これにより、読み出し時間の最大値を一定に保ったまま、読み出し電流により生じる電磁ノイズの最大値を低減することができる。よって、より小さなセル電流を用いても電磁ノイズ、例えば、隣接するデータ転送線間の容量結合による電位変化の影響を受けることなく読み出しを行うことができ、高速でデータ判定をすることができ、電磁ノイズ起因の誤読み出しの確率を減少させ高信頼性を得ることができる。
【０１８６】
また、読み出しセルの最大電流を小さく保つことができるので、共通ソース線ＳＬの電位の浮き上がりが小さくなり、ベリファイ書き込み時に”１”データが”０”データに十分書き込まれない不良が生じにくくなる。また、データ転送線に流れる最大電流も増大するため、電流ストレスによるエレクトロマイグレーションによる配線抵抗上昇が生じず、信頼性劣化も抑えられる。さらに、発熱増大によるトランジスタのしきい値変化やリーク電流の増大の問題も小さくすることができる。読み出し電流の最小値は従来と同じに保つことができるので、読み出し時間の増大も生じない。
【０１８７】
図２７は、同実施の形態での選択セル以外の非選択セルの状態による、選択セルのしきい値変動を、図２６と対応させて示す。図から明らかなように、この実施の形態によると、ワード線位置によるしきい値変動の幅は、従来例より小さくなり、最小セル電流を従来例と同じに保ちながら最大セル電流を減少させる効果としきい値変動を抑える効果が両立できることがわかる。また、実施の形態では、読み出し電圧Ｖｒは従来と同じＧＮＤであり、“０”書き込みデータとの分離が困難になることはなく、しきい値分布を従来と同じに設定しながら、安定したデータ読み出しが可能になる。
【０１８８】
図２６及び図２７は、ｘ＝３とした場合のデータであるが、これらの図から、ｘ＝１，２，３いずれの場合も同様の効果が得られることは明らかである。
また、実施の形態１の変形例として説明したように、ビット線側の選択トランジスタＳ１のゲート電圧ＶＳＳＬをパス電圧Ｖｒｅａｄより低くする場合にも、この実施の形態は有効である。この場合、図２５の切り換え回路１２は、その出力が選択ゲート線ＳＳＬに接続されることになる。また切換回路１２の切り換え制御は、アドレスバッファ６からのアドレスに応じて、ワード線ＷＬ０−ＷＬｘまでが選択されるときには、パス電圧Ｖｒｅａｄより低いＶＳＳＬを出力し、ワード線ＷＬ（ｘ＋１）−ＷＬ１５までが選択されるときには、パス電圧Ｖｒｅａｄが出力されるようにすればよい。
【０１８９】
またこの実施の形態４は、メモリセル構造として、実施の形態１，３のいずれを用いた場合にももちろん有効である。
【０１９０】
［実施の形態５］
ＮＡＮＤ型ＥＥＰＲＯＭにおいては、前述のように、データ読み出し時、選択セルに直列に接続された非選択セルは、しきい値に依らず導通状態を保つ必要があり、書き込みしきい値上限より高い電圧とソース電位との和を、非選択セルの制御ゲートにパス電圧印加する必要がある。このとき、パス電圧のために、非選択セルには書き込みストレスがかかり、誤書き込みが生じてしまう。この現象は、ｒｅａｄ ｄｉｓｔｕｒｂと呼ばれる。
この実施の形態５は、データ読み出しモードにおける、ｒｅａｄ ｄｉｓｔｕｒｂを抑制するに好ましい非選択セルの制御ゲートの電圧関係を規定するものである。図２８はこの実施の形態５のＥＥＰＲＯＭ構成を、図１の構成と対応させて示している。図１と対応する部分は、同一符号を付して詳細な説明は省く。また、セルレイアウトや回路構成、素子構造も、実施の形態１或いは実施の形態３と同じである。
【０１９１】
この実施の形態において、図１と異なる点は、第１に、内部電圧発生回路１１が、Ｖｒｅａｄ２発生回路１１ｆを有することである。即ち、データ読み出し時に非選択セルの制御ゲート（ワード線）に与えられるパス電圧Ｖｒｅａｄを発生するＶｒｅａｄ発生回路１１ｃとは別に、パス電圧Ｖｒｅａｄよりも低いもう一つのパス電圧Ｖｒｅａｄ２を発生するＶｒｅａｄ２発生回路１１ｆが付加されている。
【０１９２】
第２に、図１におけるデータ制御線ドライバ２に対して、メモリセルアレイ１のブロック毎にデータ線ドライバブロック２ａ，２ｂを設けて、ロウデコーダ３は、ブロック選択を行うデコーダ３ａと、ブロック内のデータ選択線制御を行うブロック内デコーダ（ブロック内データ選択線制御回路）３ｂにより構成していることである。ブロック内デコーダ３ｂは、その出力が複数のデータ選択線ドライバ２ａ，２ｂに並列に接続され、アドレスバッファ６からの入力によって、従来例でＶｒｅａｄを印加されていたデータ選択線の電圧を読み出し位置によって、ＶｒｅａｄとＶｒｅａｄ２のどちらかの電圧を与えるようにする。具体的には、選択メモリセルよりソース線ＳＬ側に位置する非選択メモリセルの制御ゲート電極には、パス電圧Ｖｒｅａｄ２を、選択メモリセルよりビット線ＢＬ側にある非選択メモリセルの制御ゲート電極に、パス電圧Ｖｒｅａｄを与えるものとする。
【０１９３】
上述のように、ブロック内デコーダ３ｂの出力を複数のブロックで共有する構成を取ることにより、メモリブロックそれぞれにデータ選択線制御回路を設ける構成よりも、データ選択線制御回路の回路面積を縮小することができ、より高密度なメモリ回路が実現できる。図２８では、わかりやすくするために、メモリセルアレイを破線で示すように２ブロックに分割した場合を示したが、これは２以上の勿論複数ブロックであればよく、それぞれにデータ制御線ドライバ２が形成される構成とすればよい。
【０１９４】
Ｖｒｅａｄ２発生回路１１ｆは、Ｖｒｅａｄ発生回路１１ｃと同様の構成とし、Ｖｒｅａｄ−Ｖｒｅａｄ２は、読み出し時のビット線ＢＬと共通ソース線ＳＬの最大電位差の絶対値であるＶＢＬ以下で且つ、０Ｖ（ＧＮＤ）以上とする。Ｖｒｅａｄ−Ｖｒｅａｄ２は、さらに望ましくは、選択メモリセルのセル電流の大小による基準電位線の電位変動の上限値、例えば０．１Ｖより大きく、ＶＢＬ以下の範囲に設定する。これにより、共通ソース線の電位変動に依らずこの実施の形態の効果が期待できる。
【０１９５】
図２９は、この実施の形態のデータ読み出し動作時のメモリセルブロック内の電圧関係を示す。メモリブロック内の構成については、実施の形態１と同様なので説明は省略する。ここで、１６本のワード線ＷＬ０〜ＷＬ１５のうち、あるワード線ＷＬｘに接続されたメモリセルを読み出す場合を考える。データ読み出し時にビット線ＢＬから共通ソース線ＳＬに電流を流す構成では、選択メモリセルのドレイン側にあるワード線ＷＬ０〜ＷＬ（ｘ−１）には、パス電圧Ｖｒｅａｄを与え、選択メモリセルのソース側にあるワード線ＷＬ（ｘ＋１）〜ＷＬ１５には、パス電圧Ｖｒｅａｄよりも低いパス電圧Ｖｒｅａｄ２を与える。ここで、ｘは１以上で１４以下の整数とする。
【０１９６】
具体的に、ｘ＝１４、即ちワード線ＷＬ１４が選択され、メモリセルＭ１４が選択された場合の動作を、図２９及び図３０を用いて説明する。なお図２９において、括弧内は、メモリセルＭ１が選択された場合の電圧関係を示している。データ読み出し時、データを読み出すブロックに対応するロウデコーダ及びデータ制御線ドライバ２が活性化され、時刻ｔ０でビット線側の選択ゲート線ＳＳＬにパス電圧Ｖｒｅａｄ、非選択ワード線ＷＬ０〜ＷＬ１３にパス電圧Ｖｒｅａｄ、選択ワード線ＷＬ１４に読み出し電圧Ｖｒ、非選択ワード線ＷＬ１５にパス電圧Ｖｒｅａｄ２が与えられ、時刻ｔ１でビット線ＢＬがＶＢＬにプリチャージされる。この間、ソース側の選択ゲート線ＧＳＬはＧＮＤであり、時刻ｔ２で、共通ソース線側の選択ゲート線ＧＳＬに、ＶＧＳＬなる電圧が印加される。これにより、選択セルがデータ“０”の場合は、ビット線が放電されず、選択セルが“１”の場合はビット線放電が行われる。
【０１９７】
読み出し電圧Ｖｒは、例えば、書込み後のしきい値の最低値をＶｔｈｗ２、消去後のしきい値の最大値をＶｔｈｅとして、Ｖｔｈｗ２とＶｔｈｅとの範囲内となる値であり、（Ｖｔｈｗ２＋Ｖｔｈｅ）／２程度となることが、最も読み出しマージンを得るのに望ましい。具体的には、Ｖｒ＝−０．５Ｖ〜４Ｖの間に設定される。なお、非選択のブロックのＳＳＬ、ＷＬ０〜ＷＬ１５、およびＧＳＬは読み出し期間中フローティングまたは０Ｖに保持され、データの誤読み出しや破壊が生じないようにする。
【０１９８】
読み出し電圧Ｖｒは、消去しきい値Ｖｔｈｅが負で、書き込みしきし値Ｖｔｈｗ２が正となるように設定すれば、ＧＮＤに設定でき、Ｖｒ発生回路１１ｄが不要となるので望ましい。また、読み出し電圧Ｖｒとしては、ＧＮＤ以上の電圧となるように設定すれば、データ制御線ドライバ２のワード線ＷＬ０〜ＷＬ１５に接続されたトランジスタの拡散層に負電圧を印加されることが無くなり、負電圧発生回路が不要となる。このため、データ制御線ドライバ２のｎ型ＭＩＳＦＥＴが形成されたｐ型Ｗｅｌｌ電圧をＧＮＤとしｐ型基板２１とｎ型領域で分離することなく形成することができる。これにより、データ制御線ドライバ２の回路面積を減少させることができる。さらに、負電圧が印加されないので、拡散層が順バイアスされることによる少数キャリア注入が生じなくなり、ラッチアップを防ぐことができる。
【０１９９】
また、ワード線ＷＬ０〜ＷＬ１５とメモリセルアレイ１内で短絡不良が生じても、メモリセルアレイ１のｐ型Ｗｅｌｌ２３やｎ型拡散層３０に負電圧が印加されることがないので、少数キャリア注入による読み出しデータ破壊が生じることもない。残りの非選択メモリセルにつながるワード線ＷＬ０〜ＷＬ１３は、図３０に示したように、Ｖｒｅａｄ発生回路１１ｃから出力される、（メモリセルの書込みしきい値の最大値）＋ＶＢＬよりも高い電圧に設定され、ビット線側の選択線ＳＳＬにもＶｒｅａｄが与えられる。
【０２００】
この実施の形態で特徴的なことは、データを読み出す選択セルから電流が流れ出す方向、つまり選択セルのソース側に接続された非選択セルの制御ゲート、この場合ワード線ＷＬ１５には、ドレイン側での非選択セルのパス電圧Ｖｒｅａｄよりも低いパス電圧Ｖｒｅａｄ２が与えられることである。この様に非選択セルに与えるパス電圧を使い分けることによる効果を、以下、メモリセルのドレインコンダクタンスが小さい場合と大きい場合について説明する。
【０２０１】
選択セルのドレインコンダクタンスが非選択セルや選択トランジスタのドレインコンダクタンスよりも十分低く、選択セルが飽和領域で動作する場合には、ビット線と共通ソース線間の電圧の大部分が選択セルのソース電極とドレイン電極との間に印加される。このため、選択セルのソース電極の電位はドレイン電極の電位よりも大きく低下する。すなわち、選択メモリセルのソース側に接続された非選択メモリセルのソース，ドレインの電位は、選択メモリセルのドレイン側に接続された非選択メモリセルのソース，ドレインの電位よりも共通ソース線の電位ＧＮＤに近くなる。
【０２０２】
一方、最もビット線に近いメモリセルＭ０のソース電位はほぼＶＢＬとなり、最も共通ソース線に近いメモリセルＭ１５のソース電位はＧＮＤである。従って、もし従来のように、パス電圧Ｖｒｅａｄが全て同じであるとすると、非選択セルが全て消去状態にあるとしてその非選択セルの誤書き込みストレスは、メモリセルＭ０ではほぼＶｒｅａｄ−ＶＢＬ、メモリセルＭ１５ではＶｒｅａｄ−ＧＮＤとなり、メモリセルＭ１５のセルの方が大きな誤書き込みストレスが印加される。
【０２０３】
これに対して、この実施の形態では、パス電圧Ｖｒｅａｄ２を、パス電圧Ｖｒｅａｄより低く、例えばＶｒｅａｄ−ＶＢＬ以上と設定する。これにより、メモリセルＭ１５の誤書き込みストレスを効果的に削減することができる。
【０２０４】
また、読み出しメモリセルのドレインコンダクタンスが直列非選択セルや選択スイッチングトランジスタのドレインコンダクタンスよりも十分低く、読み出しメモリセルが飽和領域で動作するものとする。この場合には、メモリセルＭ０に関するソースドレイン電極から測定したゲート電圧は従来例と同じくほぼＶｒｅａｄ−ＶＢＬとなり、Ｍ１５よりも誤書き込みストレスが印加されることなく良好なデータ保持特性が保たれる。
【０２０５】
さらに、選択メモリセルのドレインコンダクタンスが非選択メモリセルのドレインコンダクタンスと同程度以上となった場合には、実施の形態１で説明したのと同様の方法によって、選択スイッチングトランジスタＳ２のドレインコンダクタンスを非選択セルのドレインコンダクタンスよりも小さくする。これにより、非選択メモリセルの記憶状態がいずれの場合でも、この実施の形態の構成で読み出しに伴う誤書き込みストレスをさらに削減できることを本発明者らは新たに見出した。以下にこれについて説明する。
【０２０６】
例えば、選択メモリセルがＭ１４であり、非選択メモリセルＭ０〜Ｍ１２はデータ“０”（すなわち、書き込み状態）でドレインコンダクタンスが低く、メモリセルＭ１３，Ｍ１５はデータ“１”（すなわち、消去状態）でドレインコンダクタンスが高く、選択メモリセルＭ１４も消去状態”１”でドレインコンダクタンスが高くなっているとする。このメモリ記憶パターンにおいて、選択メモリセルのドレインコンダクタンスが、非選択セルのドレインコンダクタンスと同程度以上で且つ線形領域で動作しているとして、共通ソース線側の選択ゲート線電圧ＶＧＳＬをＶｒｅａｄに設定したとする。
【０２０７】
このとき、ビット線ＢＬと共通ソース線ＳＬ（基準電位線）との間の電位差は、ドレインコンダクタンスの低いメモリセルセル部分、すなわちメモリセルＭ０からＭ１２に集中的に印加される。これにより、図２９に示す選択メモリセルＭ１４のドレインノード（即ち非選択メモリセルＭ１３のソースノード）の電位Ｖ１もほぼＧＮＤとなる。この結果、非選択メモリセルＭ１３の誤書き込みストレスはＶｒｅａｄ−ＧＮＤとなり、従来例と同じ高い誤書き込み電圧ストレスが非選択メモリセルＭ１３に印加される。
【０２０８】
これに対してこの実施の形態において、実施の形態１で説明したと同様に、ＶＧＳＬをＶｃｃよりも低く保つと、選択スイッチング素子（ＭＩＳＦＥＴ）Ｓ２がセル電流が増加した場合の電流制限素子として動作する。このため、選択メモリセルのドレインコンダクタンスが直列非選択セルのドレインコンダクタンスと同程度以上となった場合、セル電流が増加し選択トランジスタＳ２のドレインおよびソース間の電圧降下が増加するため、非選択メモリセルＭ１３のソースノード（図２９のＶ１ノード）がＧＮＤ以上ＶＢＬ以下に上昇する。これにより、非選択メモリセルＭ１３の誤書き込みストレスはＶｒｅａｄ−ＧＮＤよりも小さくなる。
【０２０９】
図３０には、上述した非選択メモリセルＭ１３のソースであるＶ１ノードの電位変化を、併せて示した。図３０の一点鎖線は、ＶＧＳＬがＶｃｃ以上の場合で、実線がＶＧＳＬがＶｃｃ以下の場合である。メモリセルＭ１３よりも読み出し電流が流れる方向の上流に位置する非選択メモリセルＭ０−Ｍ１２の誤書き込みストレスも当然に、従来例よりも小さくなる。
【０２１０】
選択トランジスタＳ２のドレインコンダクタンスを、選択セルのしきい値電流（しきい値電圧近傍でのセル電流）におけるドレインコンダクタンスよりも大きく、例えば３倍以上と設定すれば、しきい値電流と同程度のセル電流の場合には、ビット線ＢＬと共通ソース線ＳＬ（基準電位線）との間の電位差は、選択セルのドレインおよびソース間に７割以上印加される。従って選択トランジスタＳ２によりセル電流が減少するという影響は、ごく僅かである。これは、選択トランジスタＳ２が単なる線形抵抗ではなく、一定電流以上で等価抵抗が非常に大きく、一定電流以下では等価抵抗が非常に小さい抵抗素子として働くことによる。従って、読み出しの最小電流は、従来例とほぼ同じく保つことができる。
【０２１１】
特に、セル電流の大小を電流基準値（参照電流値）と比較してデータ判定するセンス方式を用いる場合には、選択メモリセルのドレインコンダクタンスが直列非選択セルのドレインコンダクタンスと同程度以上では、しきい値電流よりも大きなセル電流となることは明白である。よって、選択トランジスタのドレインコンダクタンスが本実施の形態のように従来例よりも小さくなっても、それが選択メモリセルの電流しきい値におけるドレインコンダクタンスよりも十分大きな場合には、読み出しデータが”１”の場合のセル電流の最小値が保持され、しきい値判定には問題が生じない。勿論、同時に、バックパターンによるセル電流の増大は抑えることができるので、セル電流の変動は従来よりも抑制することができる。
【０２１２】
一方、この実施の形態の方法を用いることにより、メモリセルに流れる最大電流と最小電流との差を小さくすることができる。従って、読み出し時間の最大値を一定としたままで、セル読み出し電流によって生ずる電磁ノイズの最大値を削減することができる。これにより、より小さなセル電流を用いても電磁ノイズ、例えば、隣接するビット線間の容量結合による電位変化の影響を受けることなく読み出しを行うことができる。これは、高速でのデータ判定を可能とし、電磁ノイズ起因の誤読み出しの確率を減少させた高信頼性を得ることを可能とする。
【０２１３】
さらに、選択セルの最大電流を小さく保つことができるので、共通ソース線ＳＬの電位の浮き上がりが小さくなる。これは、ベリファイ書き込み時に”１”データが”０”データに十分書き込まれないという不良の発生を防止する。また、ビット線に流れる最大電流も減少するため、電流ストレスによるエレクトロマイグレーションによる配線抵抗上昇が生じず、信頼性劣化も抑えられる。さらに、発熱増大によるトランジスタのしきい値変化やリーク電流の増大の問題も小さくすることができる。また、読み出し電流の最小値は従来と同じに保つことができるので、最小の読み出し電流が減少することによる読み出し時間の増大も生じない。
【０２１４】
さらに、選択メモリセルに直列に接続された非選択メモリセルの、読み出し時の誤書き込みストレスを低減することができるので、データの”１”データと”０”データとの電圧マージンを削減できる。よって、パス電圧Ｖｒｅａｄをさらに下げることができるので、パス電圧Ｖｒｅａｄを発生するための昇圧回路面積や昇圧時間を低減することができ、より信頼性の高いメモリを実現することができる。
選択ゲート線電圧ＶＧＳＬをＶｃｃよりも低くした構成では、実施の形態１で説明した利点が同様に存在するのは言うまでもない。
【０２１５】
［実施の形態６］
図３１は、本発明の実施の形態６のデータ読み出し動作時のメモリセルブロック内の構成、および電圧関係を示す。ＥＥＰＲＯＭ全体の構成は、先の実施の形態５の図２８と同様である。また、セルレイアウトや回路構成、素子構造も、実施の形態１或いは実施の形態３と同じである。この実施の形態６では、実施の形態５とは読み出し電流の流れる方向が異なり、この点で実施の形態１の変形例と同じになっている。複数のビット線に対してビット線数より少ないセンスアンプが用いられる場合に、図３１では、一つのセンスアンプを共有するビット線ＢＬａ，ＢＬｂの部分が示されている。
【０２１６】
ここでは、一方のビット線ＢＬｂに接続されたメモリセルをセンスアンプで読み出し、非選択状態の他方のビット線ＢＬａは読み出し時に例えば、共通ソース線ＳＬと同じ電位に保つことによって、電位変動を抑制するシールド線として動作させることとする。図３１では簡単のために、１つのセンスアンプに接続される２本のビット線ＢＬａ，ＢＬｂのみ示しているが、複数本のビット線が配列されて、読み出しビット線以外のビット線の少なくとも一本をシールド線とすれば、この実施の形態の効果が生じる。
【０２１７】
特に、シールド効果については、読み出しセルのつながった複数のビット線ＢＬｂについて、それぞれの間に少なくとも１本のシールドビット線ＢＬａが存在する、図２で示した構成が、読み出しに伴う、ビット線の容量結合ノイズを削減するには望ましい。そしてこの実施の形態では、シールドビット線に接続されたメモリセルのｒｅａｄ ｄｉｓｔｕｒｂも抑制することができる。
【０２１８】
メモリブロック内の構成については、実施の形態１と同様であるので、説明は省略する。ここでは、１６本のワード線ＷＬ０〜ＷＬ１５のうち、ワード線ＷＬｘにより駆動されてビット線ＢＬｂに接続されたメモリセルを読み出す場合を考える。データ読み出し時に共通ソース線ＳＬからビット線ＢＬへ電流を流すこの実施の形態では、選択メモリセルのドレイン側（先の実施の形態５と電流が逆であるから、共通ソース線ＳＬ側がドレインになる）にあるワード線ＷＬ（ｘ＋１）〜ＷＬ１５には従来と同様にパス電圧Ｖｒｅａｄを与え，選択メモリセルのソース側にあるワード線ＷＬ０〜ＷＬ（ｘ−１）には、パス電圧Ｖｒｅａｄよりも低いパス電圧Ｖｒｅａｄ２を与える。
【０２１９】
ここで、ｘは１以上で１４以下の整数である。図３１では、ｘ＝１の場合、即ちワード線ＷＬ１によりメモリセルＭ１が選択された場合の電圧関係を示し、図３２はその読み出し動作のタイミング図を示している。なお図３１の括弧内は、メモリセルＭ１の代わりにメモリセルＭ１４が選択されたときの電圧関係を示している。他のメモリセルが選択された場合も、選択セルのドレイン側とソース側の非選択セルに与えられるパス電圧の関係は、同様に設定される。
【０２２０】
データ読み出し時、ブロック選択デコーダ３ａ及びブロック内選択デコーダ３ｂによって、データを読み出すブロックのデータ制御線ドライバ２が活性化される。まず時刻ｔ０で、共通ソース線側の選択ゲート線ＧＳＬ、非選択ワード線ＷＬ２−ＷＬ１５にパス電圧Ｖｒｅａｄを、選択ワード線ＷＬ１に読み出し電圧Ｖｒを、非選択ワード線ＷＬ０にはパス電圧Ｖｒｅａｄより低いパス電圧Ｖｒｅａｄ２をそれぞれ与える。そして、時刻ｔ１で、共通ソース線ＳＬ及び非選択ビット線ＢＬａに電圧ＶＳＬを与える。その後、時刻ｔ２でビット線側の選択ゲート線ＳＳＬに電圧ＶＧＳＬを与えることにより、選択ビット線ＢＬｂは、読み出しデータに応じて、共通ソース線ＳＬ側からの電流により充電され（データ“１”のとき）、或いは充電されない（データ“０”のとき）。
【０２２１】
なお非選択のブロックのＳＳＬ、ＷＬ０〜ＷＬ１５、およびＧＳＬは読み出し期間中フローティングまたは０Ｖに保持され、データの誤読み出しや破壊が生じないようにする。
読み出し電圧Ｖｒは、書込み後のしきい値の最低値をＶｔｈｗ２、消去後のしきい値の最大値をＶｔｈｅとして、Ｖｔｈｗ２とＶｔｈｅとの範囲内となる値であり、（Ｖｔｈｗ２＋Ｖｔｈｅ）／２程度となることが、最も読み出しマージンを得るのに望ましい。具体的に例えば読み出し電圧Ｖｒは、−０．５Ｖから４Ｖの間に設定される。Ｖｔｈｅが負で、Ｖｔｈｗ２が正となるように設定すれば、読み出し電圧ＶｒをＧＮＤに設定でき、Ｖｒ発生回路１１ｄが不要となるので望ましい。
【０２２２】
また、読み出し電圧Ｖｒとしては、ＧＮＤ以上の電圧となるように設定することが望ましい。これにより、データ制御線ドライバ２のワード線ＷＬ０〜ＷＬ１５に接続されたトランジスタの拡散層に負電圧を印加されることが無くなり、負電圧発生回路が不要となる。更に、データ制御線ドライバ２のｎ型ＭＩＳＦＥＴが形成されたｐ型Ｗｅｌｌ電圧をＧＮＤとしｐ型基板２１とｎ型領域で分離することなく形成することができる。この結果、データ制御線ドライバ２の回路面積を減少させることができる。また、負電圧が印加されないので、拡散層が順バイアスされることによる少数キャリア注入が生じなくなり、ラッチアップを防ぐことができる。
【０２２３】
また、ワード線ＷＬ０〜ＷＬ１５とメモリセルアレイ１内で短絡不良が生じても、メモリセルアレイ１のｐ型Ｗｅｌｌ２３やｎ型拡散層３０に負電圧が印加されることがないので、少数キャリア注入による読み出しデータ破壊が生じることもない。残りの非選択メモリセルにつながるワード線ＷＬ２〜ＷＬ１５は、図２８に示したように、Ｖｒｅａｄ発生回路１１ｃから出力される、メモリセルの書込みしきい値の最大値よりも高い電圧に設定され、共通ソース線に接続された側の選択ゲート線ＧＳＬにもパス電圧Ｖｒｅａｄが与えられる。
【０２２４】
この実施の形態で特徴的なことは、データを読み出す選択セルから電流が流れ出す方向、つまりソース側に接続された非選択セルのゲート電極、この場合ワード線ＷＬ０には、パス電圧Ｖｒｅａｄよりも低いパス電圧Ｖｒｅａｄ２が与えられることである。以下、メモリセルのドレインコンダクタンスが小さい場合と大きい場合に分けてこの実施の形態の効果を説明する。
【０２２５】
まず、データを読み出す選択メモリセルのドレインコンダクタンスが直列非選択セルや選択トランジスタのドレインコンダクタンスよりも十分低く、読み出しメモリセルが飽和領域で動作するものとする。このとき、ビット線と共通ソース線間の電圧の大部分が選択セルのソース電極とドレイン電極との間に印加され、選択メモリセルのソース電極の電位はドレイン電極の電位よりも大きく低下する。すなわち、選択メモリセルのソース側に接続された非選択メモリセルのソース，ドレイン電極の電位は、選択メモリセルのドレイン側に接続された非選択メモリセルのソース，ドレイン電極の電位よりも共通ソース線に与えられる電位ＶＳＬに近くなる。
【０２２６】
一方、最もビット線ＢＬ側に配置された非選択メモリセルＭ０のソース電位はほぼＧＮＤとなり、最も共通ソース線ＳＬ側に配置された非選択メモリセルＭ１５のソース電位はＶＳＬとなる。もし、非選択セルが全て消去状態であるとして、これらに同じパス電圧Ｖｒｅａｄが与えられたとすると、非選択セルの誤書き込みストレスは、メモリセルＭ１５ではほぼＶｒｅａｄ−ＶＳＬ、メモリセルＭ０ではＶｒｅａｄ−ＧＮＤとなり、メモリセルＭ０の方に大きな誤書き込みストレスがかかる。
【０２２７】
これに対して、この実施の形態では、例えばパス電圧Ｖｒｅａｄ２を、パス電圧Ｖｒｅａｄ以下でＶｒｅａｄ−ＶＳＬ以上と設定することにより、非選択メモリセルＭ０での誤書き込みストレスを効果的に削減することができる。また、選択メモリセルのドレインコンダクタンスが直列非選択セルや選択トランジスタのドレインコンダクタンスよりも十分低く、且つ選択メモリセルが飽和領域で動作する場合には、非選択メモリセルＭ１５に関するソース，ドレイン電極から測定したゲート電圧は従来例と同じくほぼＶｒｅａｄ−ＶＳＬとなり、従来以上に誤書き込みストレスが印加されることなく、良好なデータ保持特性が保たれる。
【０２２８】
さらに、選択メモリセルのドレインコンダクタンスが直列非選択セルのドレインコンダクタンスと同程度以上となった場合には、実施の形態１で説明したのと同様の方法によって、選択トランジスタＳ１のドレインコンダクタンスを非選択セルのドレインコンダクタンスよりも小さくするが有効である。これにより、非選択メモリセルの記憶状態がいずれの場合でも、この実施の形態の構成で誤書き込みストレスをさらに削減できることが明らかになった。以下これについて説明する。
【０２２９】
例えば、メモリセルＭ１が選択され、このとき非選択メモリセルＭ３−Ｍ１５がデータ“０”（書き込み状態）でドレインコンダクタンスが低く、非選択メモリセルＭ０とＭ２がデータ“１”（消去状態）でドレインコンダクタンスが高い場合を考える。選択メモリセルＭ１は消去状態”１”であるとし、ドレインコンダクタンスが高くなっているとする。更にこの記憶パターンにおいて、選択メモリセルＭ１のドレインコンダクタンスが直列非選択セルのドレインコンダクタンスと同程度以上となり線形領域で動作しているとする。
【０２３０】
このときもし、選択ゲート線電圧ＶＧＳＬをパス電圧Ｖｒｅａｄとした場合には、ビット線ＢＬと共通ソース線ＳＬ（基準電位線）との間の電位差は、ドレインコンダクタンスの低いセル部分、すなわち非選択セルＭ３−Ｍ１５に集中的に印加される。これにより、図３１に示す選択セルＭ１のドレインノード（Ｖ２ノード）もほぼＧＮＤとなる。このため、非選択メモリセルＭ２の誤書き込みストレスはＶｒｅａｄ−ＧＮＤとなり、従来例と同じ高い誤書き込み電圧ストレスがメモリセルＭ２に印加される。
【０２３１】
一方、この実施の形態では、実施の形態１の変形例で説明したように、選択ゲート線電圧ＶＧＳＬをＶｃｃよりも低く保つことにより、選択トランジスタＳ１がセル電流が増加した場合の電流制限素子として動作する。このため、選択セルのドレインコンダクタンスが直列非選択セルのドレインコンダクタンスと同程度以上となった場合、セル電流が増加して選択トランジスタＳ１のドレインおよびソース間の電圧降下が増加する結果、メモリセルＭ２のソース電位がＧＮＤ以上ＶＢＬ以下に上昇する。これにより、非選択メモリセルＭ２のソースであるＶ２ノードも上昇し、非選択メモリセルＭ２の誤書き込みストレスは常にＶｒｅａｄ−ＧＮＤよりも小さくなる。
【０２３２】
図３２は、上述したＶ２ノードの変化を示している。図３２の一点鎖線は、ＶＧＳＬがＶｃｃ以上の場合で、実線はＶＧＳＬがＶｃｃ以下の場合である。なお、メモリセルＭ２よりも読み出し電流が流れる方向の上流に位置するメモリセルＭ２−Ｍ１５の誤書き込みストレスも当然に、従来例よりも小さくなる。
【０２３３】
選択スイッチングトランジスタＳ１のドレインコンダクタンスを、データを読み出す選択セルのしきい値電流におけるドレインコンダクタンスよりも大きく、例えば３倍以上と設定すれば、しきい値電流と同程度のセル電流の場合には、ビット線ＢＬと共通ソース線ＳＬ（基準電位線）との間の電位差は、選択セルのドレインおよびソース間に７割以上印加される。従って、選択トランジスタＳ１によるセル電流の減少への影響はごく僅かである。これは、選択トランジスタＳ１が単なる線形抵抗ではなく、一定電流以上で等価抵抗が非常に大きく、一定電流以下では等価抵抗が非常に小さい抵抗素子として働くことによる。つまり、読み出しの最小電流は、従来例とほぼ同じく保つことができる。
【０２３４】
特に、セル電流の大小を基準電流値と比較してデータ判定するセンス方式を用いる場合には、選択メモリセルのドレインコンダクタンスが直列非選択セルのドレインコンダクタンスと同程度以上となった場合に、しきい値電流よりも大きなセル電流となることは明白である。よって、選択スイッチングトランジスタのドレインコンダクタンスがこの実施の形態のように従来例よりも小さくなっても、選択メモリセルの電流しきい値におけるドレインコンダクタンスよりも十分大きな場合には、読み出しデータが”１”の場合のセル電流の最小値を保持されるため、しきい値判定には問題が生じない。
【０２３５】
同時に、バックパターンによるセル電流の増大は抑えることができるので、セル電流の変動は従来よりも抑制することができる。ここでバックパターンとは、選択セルに直列接続された非選択セルのしきい値パターン、特にビット線側の非選択セルのしきい値のパターンをいう。ビット線側にある非選択セルの書き込み／消去のデータ状態により、選択セルのドレインとビット線との間に入るコンダクタンスが決定され、これにより選択セルの読み出し電流が決定されることを、本発明者等はバックパターンの影響と呼んでいる。
【０２３６】
さらに、この実施の形態では、図３２のように、シールドビット線ＢＬａには、読み出し時に電位基準線ＳＬと同じ電位ＶＳＬが印加される。よって、非選択のシールドビット線ＢＬａに接続されたメモリセルＭ０’−Ｍ１５’の誤書き込み電圧ストレスは、最大Ｖｒｅａｄ−ＶＳＬとなり、従来例のシールドビット線ＢＬａに接続されたメモリセルに印加されるＶｒｅａｄ−ＧＮＤよりも常に抑制することができる。そして、読み出し時に共通ソース線ＳＬと非選択ビット線ＢＬａは同電位に保っているので、非選択ビット線ＢＬａがシールド線として機能し、複数のビット線ＢＬｂ間の容量結合ノイズを低減できることは明らかである。
【０２３７】
またこの実施の形態の方法を用いることにより、メモリセルに流れる最大電流と最小電流との差を小さくすることができ、読み出し時間の最大値を一定としたままで、セル読み出し電流によって生ずる電磁ノイズの最大値を削減することができる。よって、より小さなセル電流を用いても電磁ノイズ、例えば、隣接するビット線間の容量結合による電位変化の影響を受けることなく読み出しを行うことができ、高速でデータ判定をすることができ、電磁ノイズ起因の誤読み出しの確率を減少させ高信頼性を得ることができる。
【０２３８】
さらに、読み出しセルの最大電流を小さく保つことができるので、電位基準線ＳＬの電位の変動が小さくなり、ドレイン電圧変動に伴うしきい値変動が生じにくくなる。また、ビット線に流れる最大電流も減少するため、電流ストレスによるエレクトロマイグレーションによる配線抵抗上昇が生じず、信頼性劣化も抑えられる。発熱増大によるトランジスタのしきい値変化やリーク電流の増大の問題も小さくすることができる。また、読み出し電流の最小値は従来と同じに保つことができるので、最小の読み出し電流が減少することによる読み出し時間の増大も生じない。
【０２３９】
さらに、選択メモリセルに直列に接続された非選択メモリセルの、読み出し時の誤書き込みストレスを低減することができるので、データの”１”データと”０”データとの電圧マージンを削減できる。よって、読み出し時のパス電圧Ｖｒｅａｄをさらに下げることができるので、パス電圧Ｖｒｅａｄを発生する昇圧回路の面積や昇圧時間を低減することができ、より信頼性の高いメモリセルを実現することができる。この実施の形態により、実施の形態１で説明した利点や実施の形態５で説明した利点は同様に存在するのは言うまでもない。
【０２４０】
［実施の形態７］
図３３は、この発明の実施の形態７によるＮＡＮＤ型ＥＥＰＲＯＭのブロック構成を示す。セルアレイ構成は、図２−８に示したものと変わらない。また素子構造として実施の形態３のものを用いうる。図３３は、先の実施の形態６の図２８とほぼ同様の構成であるが、ＶＧＳＬ発生回路の出力の切り換えを行う方式に代わって、Ｖｒｅａｄ発生回路１１ｃが、データ読み出し時に選択ページによって、少なくとも２つの異なるパス電圧Ｖｒｅａｄを選択出力できるようになっている点に特徴がある。
【０２４１】
この実施の形態では、データ読み出し時の非選択メモリセルでのしきい値変動を効果的に抑制する手法を提供する。データ読み出し時、選択メモリセルに直列に接続された非選択メモリセルのコンダクタンスが書き込み／消去状態に応じて変化し、その結果として選択メモリセルのしきい値が変化する問題に対しては、原理的には、非選択メモリセルの制御ゲート電圧を上昇させて、非選択メモリセルのドレインコンダクタンスを上昇させればよい。しかし、非選択メモリセルの制御ゲート電圧を余り高くすると、非選択メモリセルは書き込みストレスが印加され、誤書き込み（ｒｅａｄ ｄｉｓｔｕｒｂ）が生じてしまう。
【０２４２】
この実施の形態は、選択メモリセルのドレイン側に多くの“０”データの非選択メモリセルが接続される状態でのドレインコンダクタンスは低下させずに、ｒｅａｄ ｄｉｓｔｕｒｂによる非選択メモリセルでの誤書き込みを防止しながら、選択メモリセルのしきい値上昇を減少させる。これは、選択メモリセルでのしきい値上昇を一定にする条件に変更すれば、非選択メモリセルのデータが全てデータ“０”という最悪時のドレインコンダクタンスを上昇させることができるため、従来の課題を解決することができる。
【０２４３】
この様な目的でこの実施の形態の図３３の構成においては、内部電圧発生回路１１のＶｒｅａｄ発生回路１１ｃに、その出力電圧を制御する制御入力として、アドレスバッファ６から選択ページが入力されている。ここで“ページ”とは、１つのＮＡＮＤセルブロック内で、ワード線ＷＬ０〜ＷＬ１５のそれぞれに接続された複数のメモリセルのグループを指す。
【０２４４】
図３４は、Ｖｒｅａｄ発生回路１１ｃの具体的な構成を示している。リングオシレータ回路１０１とその発振出力により駆動されるチャージポンプ回路１０２とが昇圧回路を構成しており、これにより電源電圧を昇圧した高電圧であるパス電圧Ｖｒｅａｄが発生される。チャージポンプ回路１０２の出力端子には、その昇圧動作を制限するための電圧（または電流）モニタ回路１０３が接続されている。このモニタ回路１０３は、パス電圧Ｖｒｅａｄが定められた値以上に上昇した場合に、チャージポンプ回路１０２を停止または、駆動力を低下させる制御を行う。このモニタ回路１０３によって、Ｖｒｅａｄ出力電圧に対して負帰還が形成され、安定した出力電圧を得られるようになっている。
【０２４５】
リングオシレータ１０１，チャージポンプ回路１０２及びモニタ回路１０３の部分には、公知の回路が用いられる（例えば、特開２０００−１０５９９８公報）。また、参照電圧（又は参照電流）に応じて異なる昇圧電圧を得るための回路方式として、例えば、複数のチャージポンプ回路を備えてこれを切り換え制御する方式を用いてもよい（例えば、特開平７−１１１０９５号公報）。
【０２４６】
モニタ回路１０３は、Ｖｒｅａｄ出力を分圧した値と参照電圧とを比較する比較器により構成される。モニタ回路１０３は、出力パス電圧Ｖｒｅａｄを例えば抵抗によって、分圧または分流してから参照電圧や基準電圧と比較する回路を含んでもよい。このようにすることにより、例えば３Ｖ以上のＶｒｅａｄ電圧をフィードバックするモニタ回路１０３をＶｒｅａｄよりも低電圧の能動素子を用いた回路で構成することができ、より耐圧が小さく面積の小さい能動回路素子を用いることができる。よって、モニタ１０３の回路面積をより縮小することができる。
【０２４７】
参照電流を利用する場合には、モニタ回路１０３は、参照電流と、Ｖｒｅａｄ出力を例えば抵抗分割によって分流した値とを比較器で比較することにより構成される。参照電圧発生回路は、ディジタルデータが入力される論理回路１０５とその出力をアナログ値に変換するＤ／Ａ変換回路１０４を備えて構成される。Ｄ／Ａ変換回路１０４の出力が、Ｖｒｅａｄ電圧を設定するための参照電圧（または参照電流）値となる。
【０２４８】
論理回路１０５は、読み出し時に選択したページアドレス信号と、配線層をすべて積層後にその論理値を設定可能なトリミング設定値の二つのディジタル信号を入力として、これらの論理和を作成し出力する。トリミング設定値は、昇圧電圧を最適値に調整するためのデータであって、ウェハテストの結果に応じて例えばフューズやアンチフューズその他の不揮発性メモリに書き込み保持され、メモリの電源投入時に自動的に読み出されて、内部電圧発生回路の調整に用いられるものである。出荷テスト時に、あるページに対するＶｒｅａｄを設定した後は、電源遮断によらず値が保たれるようにすることがＶｒｅａｄを調整後一定範囲に保つため望ましい。
【０２４９】
図３５は、論理回路１０５の構成例であり、全加算器２０１を直列接続したいわゆるマンチェスタ型加算器を構成している。Ａ３〜Ａ０は選択ページアドレス信号（ディジタル信号）の信号線であり、Ｂ３〜Ｂ０はトリミング設定値（ディジタル信号）の信号線である。この様なマンチェスタ型加算器に選択ページアドレス信号とトリミング設定値を入力することにより、Ｃ４〜Ｃ０には選択ページアドレスとトリミング設定値の和の値をディジタル出力することができる。
【０２５０】
この様に論理回路１０５の出力がディジタルで与えられているため、選択ページアドレスからアナログ信号を作成し、トリミング設定値ディジタル入力からアナログ信号を作成し、それらをアナログ信号として足し合わせる場合よりも、ノイズの影響を受けにくくダイナミックレンジを広く確保することができる。また、Ｄ／Ａ変換回路１０４は１つでよいので、選択ページアドレスとトリミング設定値の和に対して、容易に単調性（ｍｏｎｏｔｏｎｉｃｉｔｙ）が保証され、温度変化による特性変化保証も容易である。これにより、設定する電圧ステップが小さくても精度良くＶｒｅａｄ電圧を設定することができる。
【０２５１】
なお論理回路１０５において、Ａ１、Ａ０に例えば、選択ページの上位アドレスのみを割り当て、Ａ３，Ａ２をＧＮＤとすることにより、ワード線を、ＷＬ０〜ＷＬ３、ＷＬ４〜ＷＬ７、ＷＬ８〜ＷＬ１１、ＷＬ１２〜ＷＬ１５のようにグループに分ければ、グループ毎に異なり、各グループ内では一定のＶｒｅａｄ電圧を得るようにすることができる。このようにして、選択ページアドレスの差による電圧ステップとトリミング入力の電圧ステップを変えて割り当てることも容易にできる。さらに、選択ページのディジタル値を割り算回路で割ることにより、トリミング入力ステップの任意の整数倍を選択ページのアドレスの差による電圧ステップに割り当てることもできる。
【０２５２】
次にこの実施の形態におけるデータ読み出し時のメモリセル部分の電圧関係と動作について、図３６を用いて説明する。図３６では、ワード線ＷＬｘ（ｘは０〜１５の範囲の整数）が選択された場合のＶｒｅａｄ発生回路１１ｃが出力するパス電圧を、Ｖｒｅａｄｘと表している。図３６（ａ）は、最も共通ソース線ＳＬに近いメモリセルＭ１５が選択された場合、同図（ｂ）は、メモリセルＭ２が選択された場合、同図（ｃ）は最もビット線ＢＬに近いメモリセルＭ０が選択された場合である。またこの実施の形態では、ビット線ＢＬから共通ソース線ＳＬに読み出し電流を流す。
【０２５３】
ワード線ＷＬ１５が選択された図３６（ａ）の場合は、選択メモリセルＭ１５よりビット線ＢＬ側に最も多く非選択メモリセルが存在し、ワード線ＷＬ０が選択された図３６（ｃ）の場合は、選択メモリセルＭ０よりビット線側には非選択セルはない。そして、図３６（ａ）のとき非選択セルに与えられるパス電圧Ｖｒｅａｄ１５と、図３６（ｃ）のとき非選択セルに与えられるパス電圧Ｖｒｅａｄ０とは、Ｖｒｅａｄ１５＞Ｖｒｅａｄ０に設定される。
【０２５４】
図３６（ｂ）は、ワード線ＷＬ２が選択された場合であり、このとき非選択セルに与えられるパス電圧Ｖｒｅａｄ２は、Ｖｒｅａｄ１５＞Ｖｒｅａｄ２＞Ｖｒｅａｄ０なる関係に設定される。即ちこの実施の形態では、データを読み出す選択セルよりもビット線ＢＬ側に存在する非選択セルの数の増加につれて、非選択セルに与えるパス電圧を上昇させることが特徴である。
より一般的に、ワード線ＷＬｘの位置を表す整数ｘについて、その整数ｘが任意の値ｉ，ｊをとるとものとして、ｉ＞ｊとなる場合に、Ｖｒｅａｄｉ≧Ｖｒｅａｄｊとなることが、ｒｅａｄ ｄｉｓｔｕｒｂによる消去しきい値上昇を抑制するためには望ましい。
【０２５５】
この実施の形態は、書き込みベリファイ読み出し動作については、一括消去された後に、共通ソース線側のメモリセルから順にデータ書き込みを行う方式を採用した場合に特に有効である。共通ソース線側のメモリセルから順に書き込みを行うと、選択セルよりも後に書き込むデータによる非選択セルの抵抗変化をドレイン側（ビット線側）のメモリセルだけ考えればよく、ソース側の非選択セルの電圧降下量は変化しないので、ソース電位変化によるしきい値変動を抑制し、選択セルのしきい値変動を小さくすることができるからである。なお、図３６に示したように、選択スイッチングトランジスタＳ１，Ｓ２の制御電極に与える電圧はＶｒｅａｄｘまたはＶｃｃと従来例と同じ値を用いてよいし、勿論、実施の形態６までで述べた方法も併用できる。
【０２５６】
読み出し選択セルに直列に接続された非選択セルの書き込み／消去状態（即ちバックパターン）に依ってコンダクタンスが変化することに起因する、選択セルのしきい値の最大変化量をΔＶｔｈ、しきい値電圧を定義する電流（しきい値電流）をＩｔｈとしたとき、本発明者らは、選択セル位置を固定した場合に、図３８に示すように、Ｉｔｈ／ΔＶｔｈが（Ｖｒｅａｄ−Ｖｔｈｗ）のほぼ線形関数となることを初めて発見し、その解析モデルを構築した。図３８は具体的に、読み出し選択セルを共通ソース線に最も近いＭ１５とし、パス電圧ＶｒｅａｄとメモリセルＭ０〜Ｍ１５の書き込みしきい値Ｖｔｈｗを様々に変化させた場合のＩｔｈ／ΔＶｔｈを示している。消去しきい値Ｖｔｈｅは−２Ｖに固定し、Ｉｔｈは１０ｐＡ以上２ｕＡ以下の範囲内の値を用いている。またパス電圧Ｖｒｅａｄは３Ｖから６Ｖの範囲内の値を、Ｖｔｈｗは０Ｖから４Ｖの範囲内の値を用いている。
【０２５７】
図３８の特性は、次のように説明することができる。選択セルのドレインコンダクタンスが直列非選択セルや選択スイッチングトランジスタのドレインコンダクタンスよりも十分低く且つ、選択セルが飽和領域で動作する場合には、ビット線と共通ソース線の間の電圧の大部分が選択セルのドレインとソースとの間に印加されるため、選択セルのソース電極の電位はドレイン電極の電位よりも大きく低下する。選択セルよりビット線側に接続された非選択セルは、線形動作するものとすると、その一つ当たりのコンダクタンスは、しきい値Ｖｔｈｗの書き込み状態のとき最低であり、Ｖ０を定数として、βｃｅｌｌ×（Ｖｒｅａｄｘ−Ｖｔｈｗ−Ｖ０）となる。ビット線側の非選択セルの全体のコンダクタンスは、ビット線側の非選択セルの数ｎｋが増えるほど減少し、基板バイアス効果を無視すれば、ほぼβｃｅｌｌ×（Ｖｒｅａｄｘ−Ｖｔｈｗ−Ｖ０）／ｎｋとなる。
【０２５８】
非選択セルが消去状態では、そのしきい値はＶｔｈｅであるから、選択セルに直列に接続されたビット線側の非選択セルの書き込み／消去状態に依ってコンダクタンスが変化することに起因する選択セルのドレイン電圧の変化量ΔＶＤは、下記数５のように近似できる。
【０２５９】
【数５】
ΔＶth∝ΔＶＤ＝(Ｉth・ｎｋ／βcell)[1/(Ｖreadｘ-Ｖthw-Ｖ0)−1/(Ｖreadｘ-Ｖthe-Ｖ0)]〜Ｉth・ｎｋ／βcell・（Ｖreadｘ-Ｖthw-Ｖ0)
【０２６０】
即ち数５は、例えば、Ｖｔｈｗ＝１Ｖ，Ｖｔｈｅ＝−２Ｖとしたとき、中括弧内の第１項に比べて小さい第２項を無視することができ、これによりしきい値変動ΔＶｔｈが（Ｖｒｅａｄｘ−Ｖｔｈｗ−Ｖ０）に逆比例するという近似式が得られることを示している。選択セルのソース側電位は、Ｉｔｈの一定電流を流している場合には変化しない。従って、ドレイン電圧によるしきい値低下効果（Ｄｒａｉｎ Ｉｎｄｕｃｅｄ Ｂａｒｒｉｅｒ Ｌｏｗｅｒｉｎｇ）による選択セルのしきい値低下ΔＶｔｈは、ΔＶＤに比例するため、図３８の実験特性を説明できることになる。
【０２６１】
図３６において、選択セルよりも上流側の直列非選択セル数ｎｋが少ない場合には、数５から、ΔＶｔｈが小さくなる。よって、数５より、選択セルの位置ｘによって、（Ｖｒｅａｄｘ−Ｖｔｈｗ−Ｖ０）／ｎｋを一定となるようにすれば、ΔＶｔｈをより一定となるようにすることができる。図３７（ａ）はその様なパス電圧設定例を示している。即ち、Ｖｒｅａｄ１５＞Ｖｒｅａｄ１４＞Ｖｒｅａｄ１３＞…＞Ｖｒｅａｄ１とし、これらの間隔をほぼ等間隔として、数５よりΔＶｔｈが一定となるようにしている。ここで、Ｖｒｅａｄｘは、Ｖｔｈｗ＋ＶＢＬ以上となるように設定されている。Ｖｒｅａｄ０については、選択セルよりもビット線側に非選択セルが存在しないため、等間隔に設定する必要はなく、Ｖｔｈｗ以上となればよい。勿論、Ｖｒｅａｄ０をＶｔｈｗ＋ＶＢＬ以上に設定しても構わない。
【０２６２】
この実施の形態では、すべてのメモリセルＭ０〜Ｍ１５を一定回読み出すこととすると、Ｖｒｅａｄ１５と同じ一定のパス電圧を用いてすべてのセル読み出しを行う従来例よりも、セルに流れる電流の最小値を確保しながら、非選択セルのＶｒｅａｄストレスの総量を低減できる。ここで、あるパス電圧Ｖｒｅａｄを与えた時のｒｅａｄ ｄｉｓｔｕｒｂによる電荷蓄積層の蓄積量上昇をΔＱ（Ｖｒｅａｄ）とすると、すべてのメモリセルＭ０からＭ１５までを一定ｋｎ回読み出すこととしたときの全ＶｒｅａｄストレスはほぼΣΔＱ（Ｖｒｅａｄｘ）に比例する。
この実施の形態の読み出しタイミングについては、実施の形態１と同様であるので、説明は省略する。
【０２６３】
図３７（ｂ）は、別のパス電圧設定例を示している。ここでは、選択セルの位置ｘを０〜１５の範囲で、１５〜１３，１２〜１０，９〜７，…のように連続する３位置ずつグループに分けて、各グループ内では同じパス電圧値を用いる。即ち、Ｖｒｅａｄ１５＝Ｖｒｅａｄ１４＝Ｖｒｅａｄ１３，Ｖｒｅａｄ１２＝Ｖｒｅａｄ１１＝Ｖｒｅａｄ１０，…，Ｖｒｅａｄ３＝Ｖｒｅａｄ２＝Ｖｒｅａｄ１とする。
【０２６４】
このように、パス電圧Ｖｒｅａｄをグループ化して与えても良い。一般に選択セルの位置ｘに対応する整数ｉ，ｊを任意の１以上１５以下の値として、ｉ＞ｊとなる場合に、Ｖｒｅａｄｉ≧Ｖｒｅａｄｊとなれば、従来例に比較してｒｅａｄ ｄｉｓｔｕｒｂによる消去しきい値上昇を抑制可能である。
このように、パス電圧Ｖｒｅａｄをグループ化して与えると、論理加算回路を含む論理回路１０５とＤ／Ａ変換回路１０４の信号ビット数を減らすことができ、より回路面積を縮小することができる。
【０２６５】
またこの実施の形態において、パス電圧Ｖｒｅａｄｘの設定を、ｒｅａｄ ｄｉｓｔｕｒｂによるしきい値上昇を従来例と同じ条件にする条件、つまりΣΔＱ（Ｖｒｅａｄｘ）を従来例と同じ条件にする条件にし、更に、選択セルの位置ｘに対応する整数ｉ，ｊを任意の１以上１５以下の値として、ｉ＞ｊの条件でＶｒｅａｄｉ≧Ｖｒｅａｄｊとすれば、メモリセルＭ１５が選択された時の非選択セルのドレインコンダクタンスは従来例に比較して上昇させることができる。従って、メモリセルに流れる最大電流と最小電流との差を小さくすることができ、高速でデータ判定をすることができ、電磁ノイズ起因の誤読み出しの確率を減少させ高信頼性を得ることができる。
【０２６６】
また、読み出し電流の最小値を削減できるので、最小の読み出し電流によって決まる読み出し時間の減少させることができる。さらに、選択セルに直列に接続された非選択セルの、読み出し時の誤書き込みストレスを低減することができるので、データの”１”データと”０”データとの電圧マージンを削減できる。よって、異なるデータのしきい値分布が重なることに起因するデータ破壊を減少させることができる。また、削減したマージン分”０”しきい値を低下させることができ、書き込みに要する時間や、書き込み電圧、およびＶｒｅａｄ電圧上限を削減できる。よって、書き込み電圧発生回路やＶｒｅａｄ電圧発生回路の面積をより削減することができる。
【０２６７】
［実施の形態７の変形例］
図３９は、上記実施の形態７の変形例であり、読み出し電流方向を実施の形態７とは逆に、共通ソース線ＳＬからビット線ＢＬ側に流すようにした場合のパス電圧Ｖｒｅａｄの設定例を、図３６と対応させて、選択セルがＭ１５、Ｍ２、Ｍ０の場合について示している。基本構成は、実施の形態７と同じであり、図３３〜図３５の構成はそのまま用いることができる。
【０２６８】
図４０は、しきい値とパス電圧Ｖｒｅａｄｘの関係の例を、実施の形態７の図３７と対応させて示している。実施の形態７と逆に、データを読み出す選択セルよりも共通ソース線ＳＬ側に存在する非選択セルの数の増加につれて、非選択セルのパス電圧Ｖｒｅａｄを上昇させる。すなわち少なくとも、最もビット線ＢＬ側のメモリセルＭ０が選択された場合のパス電圧Ｖｒｅａｄ０と、最も共通ソース線ＳＬ側のメモリセルＭ１５が選択されたときのパス電圧Ｖｒｅａｄ１５の関係は、Ｖｒｅａｄ０＞Ｖｒｅａｄ１５と設定する。一般に、ワード線ＷＬｘの位置を示す整数ｘについて、ｉ，ｊを任意の値として、ｉ＞ｊとなる場合に、Ｖｒｅａｄｊ≧Ｖｒｅａｄｉとする。これにより、ｒｅａｄ ｄｉｓｔｕｒｂによる消去しきい値上昇を抑制することができる。
【０２６９】
この変形例の場合は、一括消去された後に、ビット線側のセルから順次書き込みを行う方式とした場合の書き込みベリファイ読み出し動作に特に有効である。これにより、読み出し選択セルよりも後に書き込むデータによる非選択セルの抵抗変化をドレイン側（共通ソース線側）のセルだけ考えればよく、ソース側（ビット線側）の非選択セルの電圧降下量は変化しないので、ソース電位変化によるしきい値変動を抑制し、選択セルのしきい値変動を小さくすることができる。
【０２７０】
なお、図３９に示したように、選択トランジスタＳ１，Ｓ２の制御電極に与える電圧はパス電圧ＶｒｅａｄｘまたはＶｃｃと従来例と同じ値を用いてよい。勿論、実施の形態６までで述べたように、選択トランジスタのコンダクタンスを制御する方法も併用できる。
読み出しタイミングについては、実施の形態１と同様であるので、説明は省略する。
【０２７１】
このようにすることで、実施の形態７のすべての特徴に加えて、実施の形態６で述べたように、選択ビット線に隣接するビット線をシールドビット線とする方式を用いた場合には、シールドビット線に接続されたメモリセルでのｒｅａｄ ｄｉｓｔｕｒｂも抑制することができる。また、Ｖｒｅａｄ０と同じ電圧をＶｒｅａｄとしてすべてのセル読み出しに用いた従来例よりも、セルに流れる電流の最悪値は悪化させずにセルのＶｒｅａｄストレスの総量を低減できる。
【０２７２】
この発明は上記各実施の形態に限られない。例えば、上記実施の形態で説明したデータ読み出し手法は、書き込みデータのしきい値分布を揃えるためのベリファイ読み出し動作にも同様に適用することができ、これによって、書き込み直後のしきい値と読み出し時のしきい値を揃えることができ、より有効である。
【０２７３】
またこの発明は、読み出し電圧Ｖｒを変化させる従来方法と組み合わせて用いることもできる。特に、読み出し電圧Ｖｒをワード線毎に制御し、選択ゲート線ＧＳＬの電圧をＶｒｅａｄよりも小さくすれば、読み出し電流の最大値を従来例よりも抑制したままで、図１２に示したようなメモリセルＭ０とＭ１５のしきい値上昇を、各メモリセルＭ１〜Ｍ１４についても小さくすることができる。特に、実施の形態１において、選択ゲート線ＧＳＬ側から順番に書き込み／読み出しを行う場合、およびその変形例において、選択ゲート線ＳＳＬ側から順番に書き込み／読み出しを行う場合には、読み出しＶｒを変化させることによって、実施の形態１の解析で説明したのと同じ理由により、すべてのメモリセルに対して、非読み出しセルのデータによるしきい値変化量をほぼ０とすることができ、非常に有効である。
【０２７４】
また上記各実施の形態は、例えば４値のしきい値を１つのメモリセルに記憶する多値メモリについても同様に適用できる。この場合、例えば４値データをしきい値の高い方から第１，第２，第３，第４のデータ状態とすれば、図９に示した“０”のしきい値上限値Ｖｔｈｗは、最も高いしきい値の第１データ状態のしきい値上限値と考え、しきい値Ｖｔｈｗ２は、第３データ状態のしきい値の下限値と考えればよい。さらに、ＮＡＮＤ型多値メモリ記憶装置の場合には、最も高いしきい値のデータ状態以外のしきい値分布について、すべてしきい値変化の問題が生じるので、２値記憶の場合よりしきい値分布間の分離幅を取る必要があるが、実施の形態１，２，３を適用することにより、より有効にしきい値分布幅を狭めることができる。
【０２７５】
またこの発明は、ＭＩＳＦＥＴ構造の不揮発性メモリセルを用いたＥＥＰＲＯＭに限らず、原理的にメモリセルが電流の有無又は大小としてデータを不揮発に記憶するいわゆる電流読み出し型であって、これを複数個直列に接続した構成で用いられる場合に適用することが可能である。従って、残留分極によりデータを記憶する強誘電体メモリでも、或いは磁化の向きや強さでデータを記憶する強磁性体メモリでも、直列接続して同様の読み出しを行う場合には、この発明は有効である。
【０２７６】
また、素子分離絶縁膜や絶縁膜形成法自身は、シリコンをシリコン酸化膜やシリコン窒化膜に変換するこれら以外の方法、例えば酸素イオンを堆積したシリコンに注入する方法や、堆積したシリコンを酸化する方法を用いてもかまわない。また、電荷蓄積層は、ＴｉＯ2やＡｌ2Ｏ3、タンタル酸化膜、チタン酸ストロンチウムやチタン酸バリウム、チタン酸ジルコニウム鉛、或いはこれらのそれら積層膜を用いてもよい。
【０２７７】
実施の形態では、半導体基板としてｐ型Ｓｉ基板を用いたが、ｎ型Ｓｉ基板やＳＯＩ基板を用いてもよいし、ＳｉＧｅ混晶、ＳｉＧｅＣ混晶など、シリコンを含む他の単結晶半導体基板でもよい。さらに、ゲート電極は、ＳｉＧｅ混晶、ＳｉＧｅＣ混晶、ＴｉＳｉ、ＮｉＳｉ、ＣｏＳｉ、ＴａＳｉ、ＷＳｉ、ＭｏＳｉなどのシリサイドやポリサイド、Ｔｉ，Ａｌ，Ｃｕ，ＴｉＮ，Ｗなどの金属を用いることができ、多結晶であってもよいし、これらの積層構造にしてもよい。また、ゲート電極にアモルファスＳｉ、アモルファスＳｉＧｅ、アモルファスＳｉＧｅＣを用いることができ、これらの積層構造にしてもよい。さらに、電荷蓄積層はドット状に形成されていてもよい。
更に実施の形態ではメモリセル及び選択トランジスタ共にｎチャネルの場合を説明したが、ｐチャネルを用いても同様に適用できる。
【０２７８】
【発明の効果】
以上述べたようにこの発明によれば、電流読み出し型のメモリセルを複数個直列接続してメモリセルユニットが構成される不揮発性半導体記憶装置において、選択メモリセルに直列接続された非選択メモリセルのデータ、および選択メモリセルの位置によって生ずる読み出し電流の変動を小さくでき、同時に、非選択メモリセルのデータ状態によるしきい値上昇量を抑えることができる。
【図面の簡単な説明】
【図１】この発明の実施の形態によるＥＥＰＲＯＭの構成を示す図である。
【図２】同ＥＥＰＲＯＭのメモリセルアレイの等価回路である。
【図３】同ＥＥＰＲＯＭのセンスアンプ回路部の構成を示す図である。
【図４】同ＥＥＰＲＯＭのＮＡＮＤセルユニットの等価回路とレイアウトである。
【図５】図４（ｂ）のＡ−Ａ’断面図である。
【図６】図４（ｂ）のＢ−Ｂ’及びＣ−Ｃ’断面図である。
【図７】実施の形態によるデータ読み出し動作タイミングを示す図である。
【図８】同実施の形態によるデータ読み出し動作におけるＮＡＮＤセルユニットの電圧関係を示す図である。
【図９】同実施の形態におけるデータしきい値分布と読み出し動作電圧の関係を示す図である。
【図１０】同実施の形態における選択トランジスタとメモリセルのドレイン電流とドレイン電圧の関係を示す図である。
【図１１】同実施の形態による読み出し電流と選択トランジスタのゲート電圧の関係を示す図である。
【図１２】同実施の形態によるしきい値上昇と選択トランジスタのゲート電圧の関係を示す図である。
【図１３】従来例による読み出し電流と選択トランジスタのゲート電圧の関係を示す図である。
【図１４】従来例によるしきい値上昇と選択トランジスタのゲート電圧の関係を示す図である。
【図１５】同実施の形態の変形例によるデータ読み出し動作タイミングを示す図である。
【図１６】同変形例によるデータ読み出し動作におけるＮＡＮＤセルユニットの電圧関係を示す図である。
【図１７】他の実施の形態におけるデータしきい値分布と読み出し動作電圧の関係を示す図である。
【図１８】同実施の形態における選択トランジスタとメモリセルのドレイン電流とドレイン電圧の関係を示す図である。
【図１９】同実施の形態による読み出し電流と選択トランジスタのゲート電圧の関係を示す図である。
【図２０】同実施の形態によるしきい値上昇と選択トランジスタのゲート電圧の関係を示す図である。
【図２１】同実施の形態の変形例によるデータ読み出し動作タイミングを示す図である。
【図２２】同変形例によるデータ読み出し動作におけるＮＡＮＤセルユニットの電圧関係を示す図である。
【図２３】他の実施の形態によるメモリセルアレイの断面構造を図５に対応させて示す図である。
【図２４】同実施の形態のメモリセルアレイの断面構造を図６に対応させて示す図である。
【図２５】他の実施の形態によるＥＥＰＲＯＭの構成を図１に対応させて示す図である。
【図２６】同実施の形態による読み出し電流のワード線位置依存性を従来例と共に示す図である。
【図２７】同実施の形態によるしきい値のワード線位置依存性を従来例と共に示す図である。
【図２８】他の実施の形態によるＥＥＰＲＯＭの構成を示す図である。
【図２９】同実施の形態のデータ読み出し動作におけるＮＡＮＤセルユニットの電圧関係を示す図である。
【図３０】同実施の形態の読み出し動作のタイミング図である。
【図３１】他の実施の形態によるデータ読み出し動作におけるＮＡＮＤセルユニットの電圧関係を示す図である。
【図３２】同実施の形態の読み出し動作のタイミング図である。
【図３３】他の実施の形態によるＥＥＰＲＯＭの構成を示す図である。
【図３４】図３３におけるＶｒｅａｄ発生回路の構成を示す図である。
【図３５】図３４における論理回路の構成を示す図である。
【図３６】同実施の形態のデータ読み出し動作におけるＮＡＮＤセルユニットの電圧関係を示す図である。
【図３７】同実施の形態のパス電圧Ｖｒｅａｄの設定例を示す図である。
【図３８】選択メモリセルのバックパターンによるしきい値変動の様子を示す実験データである。
【図３９】同実施の形態の変形例でのデータ読み出し動作におけるＮＡＮＤセルユニットの電圧関係を示す図である。
【図４０】同変形例でのパス電圧Ｖｒｅａｄの設定例を示す図である。
【図４１】従来例のメモリセルＭ０読み出し時の電圧関係を示す図である。
【図４２】従来例のメモリセルＭ１５読み出し時の電圧関係を示す図である。
【図４３】従来例のデータしきい値分布を示す図である。
【図４４】従来例のしきい値変動を生じるデータ読み出し動作を説明するための図である。
【符号の説明】
１…メモリセルアレイ、２…データ制御線ドライバ、３…ロウデコーダ、４…センスアンプ回路、５…カラムデコーダ、６…アドレスバッファ、７…データ入出力バッファ、８…制御回路、９…基板電位制御回路、１０…ソース線電圧制御回路、１１…内部電圧発生回路、１２…Ｖｒｅａｄ／ＶＧＳＬ切り換え回路、２０…ＮＡＮＤセルユニット、Ｍ０〜Ｍ１５…メモリセル、Ｓ１，Ｓ２…選択トランジスタ、ＢＬ…データ転送線（ビット線）、ＷＬ０〜ＷＬ１５…データ制御線（ワード線）、ＳＳＬ，ＧＳＬ…選択ゲート線、ＳＬ…共通ソース線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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