(57)【特許請求の範囲】
【請求項１】
一主面に第１配列ピッチで配置された複数の第１電極パッドを有する第１半導体チップと、
一主面に前記第１配列ピッチよりも小さい第２配列ピッチで配置された複数の第２電極パッドを有する第２半導体チップと、
一主面の第一領域に、前記複数の第１電極パッドと対応して配置された複数の第１接続部と、前記一主面の第１領域と異なる第２領域に、前記複数の第２電極パッドと対応して配置された複数の第２接続部とを有する配線基板と、
前記各第１電極パッドと前記各第１接続部との間に配置され、かつ夫々を電気的に接続する複数の第１突起状電極と、
前記各第２電極パッドと前記各第１接続部との間に配置され、かつ夫々を電気的に接続する複数の第２突起状電極とを有し、
前記複数の第１接続部及び前記複数の第２接続部は、前記配線基板の一主面から深さ方向に向かって前記配線基板の一主面よりも深い位置に配置され、
前記複数の第２突起状電極は、前記複数の第１突起状電極よりも段数が多い多段バンプ構造になっていることを特徴とする電子装置。
【請求項２】
請求項１に記載の電子装置において、
前記配線基板は、その一主面に形成された絶縁膜と、前記一主面の第１領域において前記絶縁膜に形成された第１開口と、前記一主面の第２領域において前記絶縁膜に形成された第２開口とを更に有し、
前記複数の第１接続部は、前記第１開口の底部に配置され、
前記複数の第２接続部は、前記第２開口の底部に配置されていることを特徴とする電子装置。
【請求項３】
請求項１に記載の電子装置において、
前記第２突起状電極は、前記第２半導体チップの第２電極パッドに接続された基部バンプと、前記基部バンプに積み重ねられた重ねバンプとを有する多段バンプ構造になっていることを特徴とする電子装置。
【請求項４】
請求項１に記載の電子装置において、
前記第２突起状電極は、前記第２半導体チップの第２電極パッドに接続された基部バンプと、前記基部バンプに積み重ねられた第１重ねバンプと、前記第１重ねバンプに積み重ねられた第２重ねバンプとを有する多段バンプ構造になっていることを特徴とする電子装置。
【請求項５】
請求項１に記載の電子装置において、
前記第１及び第２突起状電極は、スタッドバンプであることを特徴とする電子装置。
【請求項６】
請求項１に記載の電子装置において、
前記配線基板は、多層配線構造からなり、
前記複数の第１及び第２接続部は、前記配線基板の最上層の配線層に形成された複数の配線の夫々の一部分であることを特徴とする電子装置。
【請求項７】
請求項１に記載の電子装置において、
前記第１及び第２半導体チップは、接着用樹脂を介在して前記配線基板に接着されていることを特徴とする電子装置。
【請求項８】
請求項７に記載の電子装置において、
前記接着用樹脂は、絶縁性樹脂に多数の導電性粒子が混入された異方導電性樹脂であることを特徴とする電子装置。
【請求項９】
一主面に第１配列ピッチで配置された複数の第１電極パッドと、前記各第１電極パッドに夫々個別に接続された複数の第１突起状電極とを有する第１半導体チップと、
一主面に前記第１配列ピッチよりも小さい第２配列ピッチで配置された複数の第２電極パッドと、前記各第２電極パッドに夫々個別に接続され、かつ前記第１突起状電極よりも段数が多い多段バンプ構造からなる複数の第２突起状電極とを有する第２半導体チップと、
一主面に形成された絶縁膜と、前記一主面の第１領域において前記絶縁膜に形成された第１開口と、前記一主面の第１領域と異なる第２領域において前記絶縁膜に形成された第２開口と、前記第１開口の底部に前記複数の第１突起状電極と対応して配置された複数の第１接続部と、前記第２開口の底部に前記複数の第２突起状電極と対応して配置された複数の第２接続部とを有する配線基板とを準備する工程と、
前記配線基板の一主面の第１領域と前記第１半導体チップの一主面との間に第１接着用樹脂を介在し、前記配線基板の一主面の第１領域に前記第１半導体チップを圧着して、前記各第１接続部に前記各第１突起状電極を夫々電気的に接続する工程と、
前記配線基板の一主面の第２領域と前記第２半導体チップの一主面との間に第２接着用樹脂を介在し、前記配線基板の一主面の第２領域に前記第２半導体チップを圧着して、前記各第２接続部に前記各第２突起状電極を夫々電気的に接続する工程とを備えたことを特徴とする電子装置の製造方法。
【請求項１０】
一主面に第１電極パッドを有する第１半導体チップと、
一主面に前記第１電極パッドよりも平面積が小さい第２電極パッドを有する第２半導体チップと、
一主面に形成された絶縁膜と、前記一主面の第１領域において前記絶縁膜に形成された第１開口と、前記一主面の第１領域と異なる第２領域において前記絶縁膜に形成された第２開口と、前記第１開口の底部に配置された第１接続部と、前記第２開口の底部に配置された第２接続部とを有する配線基板と、
前記第１電極パッドと前記第１接続部との間に配置され、かつ夫々を電気的に接続する第１突起状電極と、
前記第２電極パッドと前記第２接続部との間に配置され、かつ夫々を電気的に接続する第２突起状電極とを有し、
前記第２突起状電極は、前記第１突起状電極よりも段数が多い多段バンプ構造になっていることを特徴とする電子装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電子装置及びその製造技術に関し、特に、フリップチップ実装技術を採用する電子装置に適用して有効な技術に関するものである。
【０００２】
【従来の技術】
電子装置として、ＭＣＭ（Ｍulti Ｃhip Ｍodule）と呼称される電子装置が知られている。ＭＣＭは、集積回路が内蔵された複数の半導体チップを配線基板上に実装し、一つのまとまった機能を構成している。このＭＣＭにおいては、データ転送速度の高速化や小型化を図るため、回路形成面の電極パッド上に突起状電極が形成された半導体チップ（フリップチップ）を用いて配線基板上に実装するフリップチップ実装技術の採用が活発になっている。
【０００３】
フリップチップ実装技術においては、種々な実装方式が提案され、実用化されている。例えば、ＣＣＢ（Ｃontrolled Ｃollapse Ｂonding）実装と呼称される方式やＡＣＦ（Ａnisotropic Ｃonductive Ｆilm）実装と呼称される方式が実用化されている。
【０００４】
ＣＣＢ実装方式は、半導体チップの電極パッド上にバンプ電極（突起状電極）として例えばボール形状の半田バンプを形成し、その後、配線基板上に半導体チップを配置し、その後、半田バンプを溶融する熱処理を施して、配線基板の配線の一部分である接続部と半導体チップの電極パッドとを電気的にかつ機械的に接続する方式である。このＣＣＢ実装方式については、例えば工業調査会から発行された電子材料〔１９９６年、４月号、第１４頁乃至第１９頁〕に記載されている。
【０００５】
ＡＣＦ実装方式は、半導体チップの電極パッド上にバンプ電極（突起状電極）として例えば金（Ａｕ）からなるスタッドバンプを形成し、その後、配線基板上に接着用樹脂としてシート形状の異方導電性樹脂（ＡＣＦ）を介在して半導体チップを配置し、その後、加熱しながら配線基板に半導体チップを圧着して、配線基板に半導体チップを接着固定すると共に、配線基板の接続部にスタッドバンプを電気的に接続する方式である。異方導電性樹脂とは、絶縁性樹脂の中に多数の導電性粒子が分散して混入されたものである。このＡＣＦ実装方式については、例えば特開平４−３４５０４１号公報、並びに特開平５−１７５２８０号公報にに記載されている。
【０００６】
【発明が解決しようとする課題】
本発明者等は、前述のフリップチップ実装技術について検討した結果、以下の問題点を見出した。
【０００７】
（１）半導体チップのパッド配列には種々な配列形態がある。その中の一つに、半導体チップの回路形成面のＸ方向又はＹ方向の中心線に沿う中央領域にその中央領域に沿って複数の電極パッドを一列状に配列した中央パッド配列がある。この中央パッド配列は、例えば記憶回路としてＤＲＡＭ（Ｄynamic Ｒandom Ａccess Ｍemory）が内蔵された半導体チップ等に採用されている。
【０００８】
例えばＤＲＡＭの場合、電極パッド（ボンディングパッド）の配置に対しては以下のような要求がある。配線インダクタンス低減のために入出力回路の近傍に配置する。また、ボンディング工程による素子の損傷を防ぐために、電極パッドの真下には半導体素子を形成しない。また、動作速度向上の目的から、入出力回路からメモリマットの最も遠い部分までの距離をなるベく近づけたい。これらの要求からＤＲＡＭチップ上のレイアウトは図２１の様であり、チップの長辺方向に沿ってチップ中央部分に配列される。図２１において、３０はＤＲＡＭチップ、ＭＡＲＹはメモリアレイ、ＰＣは周辺回路、Ｉ／Ｏは入出力回路、ＢＰは電極パッドである。
【０００９】
中央パッド配列の場合、各電極パッド上に形成されたバンプ電極の配列も中央バンプ配列となる。このような半導体チップをフリップチップ実装に用いた場合、半導体チップのバランスがとれないため、配線基板の一主面に対して半導体チップが傾いてしまう。従って、中央パッド配列の半導体チップにおいてはフリップチップ実装することが困難である。半導体チップのバランスがとれないパッド配列（バンプ配列）としては、中央パッド配列の他に、例えば半導体チップの互いに対向する二つの辺のうちの一方の辺側にその一方の辺に沿って複数の電極パッドを一列状に配列した一辺パッド配列（一辺バンプ配列）等がある。
【００１０】
（２）ＡＣＦ実装方式において、スタッドバンプは、配線基板と半導体チップとの間に介在された異方導電性樹脂の熱収縮力（加熱状態から常温状態に戻った時に生じる収縮力）や熱硬化収縮力（熱硬化性樹脂の硬化時に生じる収縮力）等によって、配線基板の接続部に圧接されている。一方、異方導電性樹脂は一般的にスタッドバンプよりも熱膨張率が大きいため、異方導電性樹脂の厚さ方向における膨張量はスタッドバンプの高さ方向における膨張量よりも大きい。このようなことから、熱の影響によって配線基板の接続部からスタッドバンプが離れてしまうといった接続不良の発生が懸念されるため、配線基板と半導体チップとの間における異方導電性樹脂の体積を出来るだけ小さくする必要がある。
【００１１】
そこで、配線基板と半導体チップとの間における異方導電性樹脂の体積を小さくする技術が、例えば特開平１０−２７０４９６号公報に開示されている。この公開公報に開示された技術は、同公開公報の図１２に示されているように、「リジット基板からなる配線基板１９に溝１９Ａが形成され、溝１９Ａ内に電極パッド４Ａが形成され、溝１９Ａ内において、電極パッド４Ａとバンプ電極１５とが接続された構成とすることにより、配線基板の最上層の絶縁膜が無く、電極パッド４Ａ及び最上層配線が剥き出しの場合に比べて、溝１９Ａの深さに相当する分、配線基板１９と半導体チップ１０との間の隙間が狭くなるので、配線基板１９と半導体チップ１０との間に介在される接着材（異方導電性樹脂）１６の厚さを薄くできる。」というものである。
【００１２】
しかしながら、配線基板に溝を設け、この溝の内部において、配線基板の電極パッド（接続部）とバンプ電極（スタッドバンプ）とを接続する構成とした場合、新たな問題が生じる。
【００１３】
半導体チップの電極パッドは、電極パッドの配列ピッチ（パッド配列ピッチ）によって平面サイズが律則されるため、パッド配列ピッチが狭くなるに従って小さくなる。電極パッドの縮小に伴って、スタッドバンプの直径を小さくするために、より細い金ワイヤによってスタッドバンプを形成すると、それに伴ってスタッドバンプの高さも小さくなる。即ち、パッド配列ピッチが異なるとスタッドバンプの高さも異なる。
【００１４】
一方、ＭＣＭ等の電子装置においては、集積度や機能が異なる数種類の半導体チップを一つの配線基板上に実装する場合があるが、これらの半導体チップのパッド配列ピッチは必ずしも同一ではない。パッド配列ピッチが異なる場合、スタッドバンプの高さも異なるため、配線基板の一主面からその接続部までの深さよりもスタッドバンプの高さが高い半導体チップにおいては、配線基板の接続部とスタッドバンプとの接続を容易に行うことができるが、配線基板の一主面からその接続部までの深さよりもスタッドバンプの高さが低い半導体チップにおいては、配線基板の接続部とスタッドバンプとの接続が困難となる。
【００１５】
配線基板上に実装する半導体チップのうち、スタッドバンプの高さが最も小さい半導体チップに合わせて配線基板の接続部の深さ位置を設定すれば、スタッドバンプの高さが低い半導体チップにおいても配線基板の接続部にスタッドバンプを接続することができるが、このように設定した場合、スタッドバンプの高さが高い半導体チップにおいて、配線基板との間に介在される異方導電性樹脂の体積が大きくなってしまい、熱の影響によって配線基板の接続部からスタッドバンプが離れてしまうといった接続不良の発生が懸念される。
【００１６】
本発明の目的は、配線基板の一主面に対する半導体チップの傾きを抑制することが可能な技術を提供することにある。
【００１７】
本発明の他の目的は、パッド配列ピッチが異なる数種類の半導体チップを一つの配線基板上に実装することが可能な技術を提供することにある。
【００１８】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述及び添付図面によって明らかになるであろう。
【００１９】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記のとおりである。
【００２０】
（１）本発明の電子装置は、
一主面に複数の電極パッドを有する半導体チップと、
一主面に複数の接続部を有する配線基板と、
前記半導体チップの前記各電極パッドと前記配線基板の前記各接続部との間に配置され、かつ夫々を電気的に接続する複数の突起状電極であって、前記配線基板の一主面に対して前記半導体チップのバランスがとれない配列で配置された複数の突起状電極とを有し、
前記複数の接続部は、前記配線基板の一主面から深さ方向に向かって前記配線基板の一主面よりも深い位置に配置されている。
前記配線基板は、その一主面に形成された絶縁膜と、前記絶縁膜に形成された開口とを更に有し、前記複数の接続部は、前記開口の底部に配置されている。
【００２１】
前記絶縁膜は、前記半導体チップの周縁を跨って存在している。
前記開口の平面サイズは、前記半導体チップの平面サイズよりも小さく、また、前記絶縁膜の平面サイズは、前記半導体チップの平面サイズよりも大きい。
上述した手段（１）によれば、半導体チップをフリップチップ実装する時、配線基板の一主面から接続部までの深さによって突起状電極の高さが吸収されるため、配線基板の一主面に対する半導体チップの傾きを抑制することができる。
【００２２】
（２）本発明の電子装置は、
一主面に第１パッド配列ピッチで配置された複数の第１電極パッドを有する第１半導体チップと、
一主面に前記第１パッド配列ピッチよりも小さい第２パッド配列ピッチで配置された複数の第２電極パッドを有する第２半導体チップと、
一主面の第一領域に、前記複数の第１電極パッドと対応して配置された複数の第１接続部と、前記一主面の第１領域と異なる第２領域に、前記複数の第２電極パッドと対応して配置された複数の第２接続部とを有する配線基板と、
前記各第１電極パッドと前記各第１接続部との間に配置され、かつ夫々を電気的に接続する複数の第１突起状電極と、
前記各第２電極パッドと前記各第１接続部との間に配置され、かつ夫々を電気的に接続する複数の第２突起状電極とを有し、
前記複数の第１接続部及び前記複数の第２接続部は、前記配線基板の一主面から深さ方向に向かって前記配線基板の一主面よりも深い位置に配置され、
前記複数の第２突起状電極は、前記複数の第１突起状電極よりも段数が多い多段バンプ構造になっている。
前記配線基板は、その一主面に形成された絶縁膜と、前記一主面の第１領域において前記絶縁膜に形成された第１開口と、前記一主面の第２領域において前記絶縁膜に形成された第２開口とを更に有し、前記複数の第１接続部は、前記第１開口の底部に配置され、前記複数の第２接続部は、前記第２開口の底部に配置されている。
前記第２突起状電極は、前記第２半導体チップの第２電極パッドに接続された基部バンプと、前記基部バンプに積み重ねられた重ねバンプとを有する多段バンプ構造になっている。
前記第２突起状電極は、前記第２半導体チップの第２電極パッドに接続された基部バンプと、前記基部バンプに積み重ねられた第１重ねバンプと、前記第１重ねバンプに積み重ねられた第２重ねバンプとを有する多段バンプ構造になっている。
【００２３】
上述した手段（２）によれば、第１及び第２半導体チップをフリップチップ実装する時、第２半導体チップにおいても配線基板の第２接続部に突起状電極を接続することができるため、パッド配列ピッチが異なる第１及び第２半導体チップを一つの配線基板上に実装することができる。
【００２４】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。なお、発明の実施の形態を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
【００２５】
（実施形態１）
図１は本発明の実施形態１であるＭＣＭ（電子装置）の模式的平面図であり、図２は図１のＭＣＭの模式的底面図であり、図３は図１のＭＣＭに組み込まれたバッファ用チップの実装状態を示す模式的断面図であり、
図４は図１のＭＣＭに組み込まれたメモリ用チップの実装状態を示す模式的断面図であり、
図５は図１のＭＣＭに組み込まれた制御用チップの実装状態を示す模式的断面図であり、
図６は図１のＭＣＭに組み込まれた容量素子の実装状態を示す模式的断面図であり、
図７は図１のＭＣＭに組み込まれたバッファ用チップ、メモリ用チップ及び制御用チップのパッド配置を部分的に示す模式的平面図であり、
図８は図１のＭＣＭに組み込まれたバッファ用チップ、メモリ用チップ及び制御用チップの概略構成を示す模式的断面図であり、
図９は図１のＭＣＭに組み込まれたメモリ用チップの模式的断面図である。
【００２６】
図１及び図２に示すように、本実施形態のＭＣＭ（電子装置）１は、配線基板２の一主面２Ｘ上に電子部品として複数の能動部品及び複数の受動部品を搭載し、配線基板２の一主面と対向する裏面（他の主面）２Ｙに外部接続用端子として複数のボール形状の半田バンプ２２を配置した構成となっている。能動部品としては、バッファ回路を内蔵した複数の半導体チップ（以下、バッファ用チップと呼ぶ）１０、記憶回路（例えばＳＤＲＡＭ）を内蔵した複数の半導体チップ（以下、メモリ用チップと呼ぶ）１２、制御回路を内蔵した１つの半導体チップ（以下、制御用チップと呼ぶ）１４、ＮＡＮＤ回路を内蔵した１つの半導体チップ（以下、演算用チップと呼ぶ）１６が用いられている。これらの能動部品は、フリップチップ実装技術によって配線基板２の一主面上に実装されている。受動部品としては、面実装型からなる複数の容量素子（１７，１８）及び抵抗素子１９が用いられている。これらの受動部品は半田リフロー法によって配線基板２の一主面上に実装されている。
【００２７】
配線基板２は、図３乃至図６に示すように、リジット基板３と、このリジット基板３上にビルドアップ法で形成された柔軟層４と、この柔軟層４上に形成された絶縁膜９とを有する構成となっている。リジット基板３及び柔軟層４は、詳細に図示していないが、多層配線構造となっている。リジット基板３の各絶縁層は例えばガラス繊維にエポキシ系又はポリイミド系の樹脂を含浸させた高弾性樹脂板で形成され、柔軟層４の各絶縁層は例えばエポキシ系の低弾性樹脂で形成され、リジット基板３及び柔軟層４の各配線層は例えば銅（Ｃｕ）からなる金属膜で形成されている。絶縁膜９は、例えばポリイミド系の樹脂で形成されている。この絶縁膜９は半田付け部品（本実施形態では１７，１８，１９）に対して実装時の半田濡れ広がりを制御し、フリップチップ部品（本実施形態では１０，１２，１４）に対しては実装時における接着用樹脂との接着力の確保を担う。
【００２８】
バッファ用チップ１０、メモリ用チップ１２、制御用チップ１４及び演算用チップ１６の平面形状は方形状で形成されている。本実施形態において、バッファ用チップ１０及びメモリ用チップ１２は例えば長方形で形成され、制御用チップ１４及び演算用チップ１６は例えば正方形で形成されている。
【００２９】
バッファ用チップ１０、メモリ用チップ１２、制御用チップ１４及び演算用チップ１６は、これに限定されないが、主に、半導体基板と、この半導体基板の回路形成面上において絶縁層、配線層の夫々を複数段積み重ねた多層配線層と、この多層配線層を覆うようにして形成された表面保護膜（最終保護）とを有する構成となっている。半導体基板は例えば単結晶シリコンで形成され、絶縁層は例えば酸化シリコン膜で形成され、配線層は例えばアルミニウム（Ａｌ）又はアルミニウム合金等の金属膜で形成されている。メモリ用チップ１２の表面保護膜は、例えばメモリにおける耐α線強度の向上を図ることができるポリイミド系の樹脂で形成されている。バッファ用チップ１０、制御用チップ１４及び演算用チップ１６の表面保護膜は、例えば酸化シリコン又は窒化シリコン等の絶縁膜及び有機絶縁膜で形成されている。なお、演算用チップ１６はバッフ用チップ１０とほぼ同様の構成となっているので、演算用チップ１６に関しては以下の説明を省略する。
【００３０】
バッファ用チップ１０、メモリ用チップ１２及び制御用チップ１４において、各チップの互いに対向する一主面及び他の主面のうちの一主面である回路形成面（１０Ｘ，１２Ｘ，１４Ｘ）には、図３乃至図５及び図７に示すように、複数の電極パッド（１０ａ，１２ａ，１４ａ）が形成されている。各チップの複数の電極パッド（１０ａ，１２ａ，１４ａ）は、各チップの多層配線層のうちの最上層の配線層に形成され、各チップの表面保護膜に形成されたボンディング開口によって露出されている。
【００３１】
バッファ用チップ１０の複数の電極パッド１０ａは、図７（ａ）に示すように、バッファ用チップ１０の回路形成面１０Ｘの各辺側にこの各辺に沿って配置されている。メモリ用チップ１２の複数の電極パッド１０ａは、図７（ｂ）に示すように、メモリ用チップ１２の回路形成面１２Ｘの互いに交差する長辺方向（Ｘ方向）及び短辺方向（Ｙ方向）の二つの中心線のうち、長辺方向の中心線に沿う中央領域にこの中央領域に沿って配置されている。制御用チップ１４の複数の電極パッド１４ａは、図７（ｃ）に示すように、制御用チップ１４の回路形成面１４Ｘの各辺側にこの各辺に沿って配置されている。即ち、バッファ用チップ１０及び制御用チップ１４の電極パッドは四辺パッド配列で配置され、メモリ用チップ１２の電極パッド１２ａは中央パッド配列で配置されている。
【００３２】
バッファ用チップ１０の各電極パッド１０ａ上には、図８（ａ）に示すように、突起状電極として例えば金（Ａｕ）からなるスタッドバンプ１１が形成されている。メモリ用チップ１２の各電極パッド１２ａ上には、図８（ｂ）に示すように、突起状電極として例えばＡｕからなるスタッドバンプ１３が形成されている。制御チップ１４の各電極パッド１４ａ上には、図８（ｃ）に示すように、突起状電極として例えばＡｕからなるスタッドバンプ１５が形成されている。これらのスタッドバンプ（１１，１３，１５）は、例えば、Ａｕワイヤを使用し、熱圧着に超音波振動を併用したボールボンディング法によって形成されている。このボールボンディング法は、Ａｕワイヤの先端部にボールを形成し、その後、超音波振動を与えながらチップの電極パッドにボールを熱圧着し、その後、ボールの部分からＡｕワイヤを切断してバンプを形成する方法である。従って、電極パッド上に形成されたスタッドバンプは、電極パッドに対して強固に接続されている。
【００３３】
配線基板１において、柔軟層４の最上層の配線層には、詳細に図示していないが、複数の配線５（図３参照）、複数の配線６（図４参照）、複数の配線７（図５参照）及び複数の電極パッド８（図６参照）が形成されている。
【００３４】
図３に示すように、複数の配線５の夫々は夫々の一部分からなる接続部５ａを有し、この夫々の接続部５ａは絶縁膜９に形成された開口９ａによって露出されている。複数の配線５の夫々の他の部分は絶縁膜９で覆われている。複数の配線５の夫々の接続部５ａは、バッファ用チップ１０の複数の電極パッド１０ａと対応して配置されている。
【００３５】
図４に示すように、複数の配線６の夫々は夫々の一部分からなる接続部６ａを有し、この夫々の接続部６ａは絶縁膜９に形成された開口９ｂによって露出されている。複数の配線６の夫々の他の部分は絶縁膜９で覆われている。複数の配線６の夫々の接続部６ａは、メモリ用チップ１２の複数の電極パッド１２ａと対応して配置されている。
【００３６】
図５に示すように、複数の配線７の夫々は夫々の一部分からなる接続部７ａを有し、この夫々の接続部７ａは絶縁膜９に形成された開口９ｃによって露出されている。複数の配線７の夫々の他の部分は絶縁膜９で覆われている。複数の配線７の夫々の接続部７ａは、制御用チップ１４の複数の電極パッド１４ａと対応して配置されている。
【００３７】
図６に示すように、複数の電極パッド８の夫々は絶縁膜９に形成された開口９ｄによって露出されている。この複数の電極パッド８の夫々は、柔軟層４の最上層の配線層に形成された複数の配線の夫々の一部分で形成され、この複数の配線の夫々の他の部分は絶縁膜９で覆われている。
【００３８】
複数の接続部５ａは開口９ａの底部に配置され、複数の接続部６ａは開口９ｂの底部に配置され、複数の接続部７ａは開口９ｃの底部に配置され、複数の電極パッド８は開口９ｄの底部に配置されている。即ち、配線基板２は、一主面２Ｘの表層部に、一主面２Ｘから深さ方向に向かって一主面２Ｘよりも深い位置に配置された複数の接続部（５ａ，６ａ，７ａ）及び複数の電極パッド８を有する構成となっている。
【００３９】
図３に示すように、バッファ用チップ１０は、その回路形成面１０Ｘが配線基板２の一主面２Ｘと向かい合う状態で実装されている。バッファ用チップ１０と配線基板２との間には接着用樹脂として例えば異方導電性樹脂２０が介在され、この異方導電性樹脂２０によってバッファ用チップ１０は配線基板２に接着固定されている。
【００４０】
複数のスタッドバンプ１１は、バッファ用チップ１０の各電極パッド１０ａと配線基板２の各接続部５ａとの間に配置され、夫々を電気的に接続している。スタッドバンプ１１は、配線基板２とバッファ用チップ１０との間に介在された異方導電性樹脂２０の熱収縮力（加熱状態から常温状態に戻った時に生じる収縮力）や熱硬化収縮力（熱硬化性樹脂の硬化時に生じる収縮力）等によって、配線基板２の接続部５ａに圧接されている。なお、スタッドバンプ１１と配線基板２の接続部５ａとの間には異方導電性樹脂２０に多数混入された導電性粒子のうちの一部が介在されている。
【００４１】
配線基板２の接続部５ａには、配線基板２の深さ方向に窪む凹部が形成されている。この凹部の内部において、スタッドバンプ１１と接続部５ａとが接続されている。このように、凹部の内部において、スタッドバンプ１１と接続部５ａとを接続することにより、凹部の窪み量に相当する分、配線基板２の一主面２Ｘとバッファ用チップ１０の回路形成面１０Ｘとの間における異方導電性樹脂２０の体積を小さくすることができる。
【００４２】
スタッドバンプ１１は、絶縁膜９に形成された開口９ａを通して、開口９ａの底に配置された接続部５ａと接続されている。即ち、スタッドバンプ１１は、配線基板２の一主面２Ｘから深さ方向に向かってその一主面２Ｘよりも深い位置に配置された接続部５ａと接続されている。このように、配線基板２の一主面よりも深い位置に接続部５ａを配置することにより、配線基板２の一主面２Ｘから接続部５ａまでの深さに相当する分、配線基板２の一主面２Ｘとバッファ用チップ１０の回路形成面１０Ｘとの間における異方導電性樹脂２０の体積を小さくすることができる。
【００４３】
接続部５ａの凹部は、接続部５ａ及び柔軟層４の弾性変形によって形成されている。接続部５ａ及び柔軟層４の弾性変形による凹部は、配線基板２の一主面上にバッファ用チップ１０を実装する時の圧着力によって形成することができる。接続部５ａ及び柔軟層４の弾性変形によって凹部を形成した場合、スタッドバンプ１１に接続部５ａ及び柔軟層４の弾性力が作用するため、スタッドバンプ１１と接続部５ａとの圧接力が増加する。
【００４４】
また、異方導電性樹脂２０の厚さ方向の膨張によって配線基板２の一主面２Ｘとバッファ用チップ１０の回路形成面１０Ｘとの間の間隔が広がり、これに伴ってスタッドバンプ１１が上方に移動しても、スタッドバンプ１１の移動に追随して接続部５ａの凹部の窪み量が変化するため、配線基板２の接続部５ａとスタッドバンプ１１との接続を確保することができる。
【００４５】
図４に示すように、メモリ用チップ１２は、その回路形成面１２Ｘが配線基板２の一主面２Ｘと向かい合う状態で実装されている。メモリ用チップ１２と配線基板２との間には接着用樹脂として例えば異方導電性樹脂２０が介在され、この異方導電性樹脂２０によってメモリ用チップ１２は配線基板２に接着固定されている。
【００４６】
複数のスタッドバンプ１３は、メモリ用チップ１２の各電極パッド１２ａと配線基板２の各接続部６ａとの間に配置され、夫々を電気的に接続している。スタッドバンプ１３は、配線基板２とメモリ用チップ１２との間に介在された異方導電性樹脂２０の熱収縮力や熱硬化収縮力等によって、配線基板２の接続部６ａに圧接されている。なお、スタッドバンプ１３と配線基板１の接続部６ａとの間には、異方導電性樹脂２０に多数混入された導電性粒子のうちの一部が介在されている。
【００４７】
配線基板２の接続部６ａには、配線基板２の深さ方向に窪む凹部が形成されている。この凹部の内部において、バッファ用チップ１０の場合と同様に、スタッドバンプ１３と接続部６ａとが接続されている。スタッドバンプ１３は、絶縁膜９に形成された開口９ｂを通して、開口９ｂの底に配置された接続部６ａと接続されている。即ち、スタッドバンプ１３は、バッファ用チップ１０の場合と同様に、配線基板２の一主面２Ｘから深さ方向に向かってその一主面２Ｘよりも深い位置に配置された接続部６ａと接続されている。
【００４８】
図５に示すように、制御用チップ１４は、その回路形成面１４Ｘが配線基板２の一主面２Ｘと向かい合う状態で実装されている。制御用チップ１４と配線基板２との間には接着用樹脂として例えば異方導電性樹脂２０が介在され、この異方導電性樹脂２０によって制御用チップ１４は配線基板２に接着固定されている。
【００４９】
複数のスタッドバンプ１５は、制御用チップ１４の各電極パッド１４ａと配線基板２の各接続部７ａとの間に配置され、夫々を電気的に接続している。スタッドバンプ１５は、配線基板２と制御用チップ１４との間に介在された異方導電性樹脂２０の熱収縮力や熱硬化収縮力等によって、配線基板２の接続部７ａに圧接されている。なお、スタッドバンプ１５と配線基板２の接続部７ａとの間には異方導電性樹脂２０に多数混入された導電性粒子のうちの一部が介在されている。
【００５０】
配線基板２の接続部７ａには、配線基板２の深さ方向に窪む凹部が形成されている。この凹部の内部において、バッファ用チップ１０の場合と同様に、スタッドバンプ１５と接続部７ａとが接続されている。スタッドバンプ１５は、絶縁膜９に形成された開口９ｃを通して、開口９ｃの底に配置された接続部７ａと接続されている。即ち、スタッドバンプ１５は、バッファ用チップ１０の場合と同様に、配線基板２の一主面２Ｘから深さ方向に向かってその一主面２Ｘよりも深い位置に配置された接続部７ａと接続されている。
【００５１】
図６に示すように、容量素子１７の電極１７ａは配線基板２の電極パッド８に半田２１によって電気的にかつ機械的に接続されてる。容量素子の電極１７ａと配線基板２の電極パッド８との接続は、半田２１の濡れ広がりを制御するため、絶縁膜９に形成された開口９ｄを通して行われている。なお、容量素子１８及び抵抗素子１９においても、容量素子１７と同様にして実装されている。
【００５２】
図７に示すように、バッファ用チップ１０のパッド配列ピッチＰ１は、例えば１１０［μｍ］程度に設定されている。メモリ用チップ１２及び制御用チップ１４のパッド配列ピッチ（Ｐ２，Ｐ３）は、例えば８０［μｍ］程度に設定されている。チップの電極パッドは、パッド配列ピッチによって平面サイズが律則されるため、パッド配列ピッチが狭くなるに従って小さくなる。一方、チップの電極パッド上に形成されるスタッドバンプは電極パッドの平面サイズによって大きさが律則されるため、電極パッドの平面サイズが小さくなるに従って高さが低くなる。即ち、メモリ用チップ１２及び制御用チップ１４の電極パッド上に形成されたスタッドバンプ（１３，１５）は、バッファ用チップ１０の電極パッド上に形成されたスタッドバンプ１１よりも高さが低くなる。
【００５３】
配線基板２の一主面２Ｘからその接続部（５ａ，６ａ，７ａ）までの深さよりもスタッドバンプの高さが高いチップにおいては、配線基板２の接続部とスタッドバンプとの接続を容易に行うことができるが、配線基板２の一主面２Ｘからその接続部までの深さよりもスタッドバンプの高さが低いチップにおいては、配線基板２の接続部とスタッドバンプとの接続が困難となる。
【００５４】
そこで、パッド配列ピッチが狭い、即ち電極パッドの平面サイズが小さいチップにおいては、スタッドバンプを多段バンプ構造にして高さを稼ぐことが有効である。本実施形態において、バッファ用チップ１０のスタッドバンプ１１は、図３に示すように、単段バンプ構造になっている。メモリ用チップ１２のスタッドバンプ１３は、図４に示すように、電極パッド１２ａ上に形成された基部バンプ１３ａと、この基部バンプ１３ａ上に積み重ねられた重ねバンプ１３ｂとを有する二段バンプ構造となっている。制御用チップ１４のスタッドバンプ１５は、図５に示すように、電極パッド１４ａ上に形成された基部バンプ１３ａと、この基部バンプ１３ａ上に積み重ねられた重ねバンプ１３ｂとを有する二段バンプ構造となっている。図８に示すように、スタッドバンプ１１の高さＴ１、スタッドバンプ１３の高さＴ２及びスタッドバンプ１５の高さＴ３は、ほぼ同一となっている。
【００５５】
このようにして配列ピッチが異なる各チップのスタッドバンプの高さをほぼ同一とすることにより、パッド配列ピッチが狭いメモリ用チップ１２及び制御用チップ１４においても、配線基板２の接続部（６ａ，７ａ）にスタッドバンプ（１３，１５）を接続することができる。
【００５６】
図７（ｂ）に示すように、メモリ用チップ１２の電極パッド１２ｂは、中央パッド配列となっている。これに伴い、図９に示すように、電極パッド１２ｂ上に形成されたスタッドバンプ１３も中央バンプ配列となる。このようにスタッドバンプ１３が中央バンプ配列のメモリ用チップ１２をフリップチップ実装に用いた場合、メモリ用チップ１２のバランスがとれないため、配線基板２の一主面２Ｘに対してメモリ用チップ１２が傾いてしまう。
【００５７】
そこで、バランスがとれないバンプ配列のメモリ用チップ１２においては、配線基板２の一主面２Ｘから深さ方向に向かってその一主面２Ｘよりも深い位置に配線基板２の接続部６ａを配置することが有効である。本実施形態において、接続部６ａは、図４に示すように、接続部６ａよりも上層に形成された絶縁膜９によって、配線基板２の一主面２Ｘよりも深い位置に配置されている。このようにして接続部６ａを配置することにより、メモリ用チップ１２をフリップチップ実装する時、配線基板２の一主面２Ｘから接続部６ａまでの深さによってスタッドバンプ１３の高さが吸収され、これに伴って配線基板２の一主面２Ｘと半導体チップ１２の回路形成面１２Ｘとの間の間隔が狭くなるため、配線基板２の一主面２Ｘに対するメモリ用チップ１２の傾きを抑制することができる。
【００５８】
なお、配線基板２の一主面２Ｘよりも深い位置に接続部６ａを配置し、配線基板２の一主面２Ｘに対するメモリ用チップ１２の傾きを抑制するためには、絶縁膜９がメモリ用チップ１２の周縁を跨って存在するように絶縁膜９及び開口９ｂを形成する必要がある。即ち、絶縁膜９の平面サイズをメモリ用チップ１２の平面サイズよりも大きくし、開口９ａの平面サイズをメモリ用チップ１２の平面サイズよりも小さくする。本実施形態において、絶縁膜９は配線基板２の一主面のほぼ全域を覆う平面サイズで形成され、開口９ｂはメモリ用チップ１２の平面サイズよりも小さい平面サイズで形成されている。また、開口９ｂは配線基板２の接続部６ａの配列方向に沿う長方形の平面形状で形成されている。
【００５９】
次に、ＭＣＭ１の製造方法について、図１１乃至図１５を用いて説明する。
図１１は多段バンプ構造のスタッドバンプ形成工程を説明するための模式的断面図であり、
図１２はバッファ用チップ実装工程を説明するための模式的断面図であり、
図１３はバッファ用チップ実装工程を説明するための模式的断面図であり、
図１４はメモリ用チップ実装工程を説明するための模式的断面図であり、
図１５はメモリ用チップ実装工程を説明するための模式的断面図である。
【００６０】
まず、配線基板２上に実装する電子部品（１０，１２，１４，１６，１７，１８，１９）を準備する。
【００６１】
次に、バッファ用チップ１０、メモリ用チップ１２、制御用チップ１４及び演算用チップ１６の各電極パッド上に、ボールボンディング法でスタッドバンプを形成する。バッファ用チップ１０及び演算用チップ１６においては単段バンプ構造のスタッドバンプを形成する。メモリ用チップ１２及び制御用チップ１４においては多段バンプ構造（本実施形態では二段）のスタッドバンプを形成する。二段バンプ構造のスタッドバンプは、メモリ用チップ１２で説明すると、まず、ヒートステージ２５上にメモリ用チップ１２を装着し、その後、図１１（ａ）に示すように、メモリ用チップ１２の電極パッド１２ａ上にボールボンディング法で基部バンプ１３ａを形成し、その後、図１１（ｂ）に示すように、基部バンプ１３ａ上に重ねバンプ１３ｂを形成することによって得られる。重ねバンプ１３ｂ上に更に重ねバンプを形成することにより、三段バンプ構造又はそれ以上の多段バンプ構造のスタッドバンプを形成することもできる。
【００６２】
次に、配線基板２の一主面２Ｘのバッファ用チップ搭載領域に、シート状（フィルム状）に加工された異方導電性樹脂２０を貼り付ける。異方導電性樹脂２０としては、例えば、エポキシ系の熱硬化性樹脂に多数の導電性粒子が混入されたものを用いる。
【００６３】
次に、配線基板２をステージ２６Ａに装着し、その後、図１２に示すように、配線基板２の一主面２Ｘのバッファ用チップ搭載領域上に、異方導電性樹脂２０を介在して、バッファ用チップ１０を装着する。バッファ用チップ１０の装着は、その回路形成面１０Ｘが配線基板２の一主面２Ｘと向かい合う状態で行う。
【００６４】
次に、配線基板２をヒートステージ２６Ｂに装着し、その後、図１３に示すように、加熱しながらツール２７でバッファ用チップ１０を圧着して配線基板２の接続部５ａにスタッドバンプ１１を接続し、その後、異方導電性樹脂２０が硬化するまで圧着状態を保持する。この時、スタッドバンプ１１は配線基板２の接続部５ａに圧接される。この工程において、配線基板２の一主面２Ｘから接続部５ａまでの深さをスタッドバンプ１１の高さよりも浅くしておくことにより、配線基板２の接続部５ａにおいて、スタッドバンプ１１が接続された部分にバッファ用チップ１１の圧着力によって凹部が形成される。また、この凹部の内部において、配線基板２の接続部５ａとスタッドバンプ１１とが接続される。また、凹部は接続部５ａと柔軟層４の弾性変形によって形成されるため、スタッドバンプ１１には接続部５ａ及び柔軟層４の弾性力が作用する。
【００６５】
次に、バッファ用チップ１１と同様の方法により、配線基板２の一主面２Ｘの演算用チップ搭載領域に演算用チップ１６を実装する。
【００６６】
次に、配線基板２の一主面２Ｘのバッファ用チップ搭載領域に、シート状（フィルム状）に加工された異方導電性樹脂２０を貼り付ける。異方導電性樹脂２０としては、例えば、エポキシ系の熱硬化性樹脂に多数の導電性粒子が混入されたものを用いる。
【００６７】
次に、配線基板２をステージ２６Ａに装着し、その後、図１４に示すように、配線基板２の一主面２Ｘのメモリ用チップ搭載領域上に、異方導電性樹脂２０を介在して、メモリ用チップ１２を装着する。メモリ用チップ１２の装着は、その回路形成面１２Ｘが配線基板２の一主面２Ｘと向かい合う状態で行う。
【００６８】
次に、配線基板２をヒートステージ２６Ｂに装着し、その後、図１５に示すように、加熱しながらツール２８でメモリ用チップ１２を圧着して配線基板２の接続部６ａにスタッドバンプ１３を接続し、その後、異方導電性樹脂２０が硬化するまで圧着状態を保持する。この時、スタッドバンプ１３は配線基板２の接続部６ａに圧接される。この工程において、バッファ用チップ１０と同様に、スタッドバンプ１１が接続された接続部６ａの部分にメモリ用チップ１２の圧着力によって凹部が形成される。また、この凹部の内部において、配線基板２の接続部６ａとスタッドバンプ１３とが接続される。また、凹部は接続部６ａと柔軟層４の弾性変形によって形成されるため、スタッドバンプ１３には接続部６ａ及び柔軟層４の弾性力が作用する。
【００６９】
また、この工程において、スタッドバンプ１３は多段バンプ構造となっているため、パッド配列ピッチが狭いメモリ用チップ１２においても、配線基板２の接続部６ａにスタッドバンプ１３を接続することができる。
【００７０】
また、この工程において、接続部６ａは、接続部６ａよりも上層に形成された絶縁膜９によって、配線基板２の一主面２Ｘよりも深い位置に配置されているため、配線基板２の一主面２Ｘから接続部６ａまでの深さによってスタッドバンプ１３の高さが吸収され、これに伴って配線基板２の一主面２Ｘと半導体チップ１２の回路形成面１２Ｘとの間の間隔が狭くなる。配線基板２の一主面２Ｘとメモリ用チップ１２の回路形成面１２Ｘとの間隔が狭くなれば、例えば実装工程の途中において、メモリ用チップ１２が傾くことがあっても配線基板２の一主面２Ｘがメモリ用チップ１２を支えるため、実装後の構造に問題が出るほどメモリ用チップ１２が傾くことを防ぐことができる。
【００７１】
また、チップを接着固定する接着用樹脂中に例えば導電性粒子や、シリカのフィラーなど、粒状の物質が含まれる場合には、配線基板２の一主面２Ｘとメモリ用チップ１２の回路形成面１２Ｘとの間に前記粒状の物質が挟まれるため、半導体チップ実装工程におけるメモリ用チップ１２の傾きはより抑制される。
【００７２】
また、半導体チップ実装工程中における接着用樹脂（２０）の粘度が高い場合には、接着用樹脂の流動に対する抵抗力によってメモリ用チップ１２の傾きは抑制される。従って、これらの何れかの機構により、配線基板２の一主面２Ｘに対するメモリ用チップ１２の傾きを抑制することができる。
【００７３】
次に、メモリ用チップ１３と同様の方法により、配線基板２の一主面２Ｘの制御用チップ搭載領域に制御用チップ１４を実装する。このパッド配列ピッチが狭い制御用チップ１４においても、配線基板２の接続部７ａにスタッドバンプ１５を接続することができる。
【００７４】
なお、チップを実装する順番は、これに限定されるものではなく、例えばメモリ用チップや制御用チップを先に実装してもよい。
【００７５】
次に、配線基板２の電極パッド８上にペースト状の半田２１を塗布し、その後、各電極パッド上に能動部品（１７，１８，１９）を配置し、その後、熱処理を施してペースト状の半田２１を溶融して、能動部品の電極と配線基板２の電極パッドとを固着する。
【００７６】
次に、配線基板２の一主面と対向する裏面に配置された複数の電極パッドの夫々の表面上に接続用端子としてボール形状の半田バンプ２２を形成することにより、本実施形態のＭＣＭ１がほぼ完成する。
【００７７】
このように、本実施形態によれば、以下の効果が得られる。
（１）ＭＣＭ１において、複数の接続部６ａは、配線基板２の一主面２Ｘから深さ方向に向かって配線基板２の一主面２Ｘよりも深い位置に配置されている。このような構成とすることにより、バランスがとれないバンプ配列のメモリ用チップ１２をフリップチップ実装する時、配線基板２の一主面２Ｘから接続部６ａまでの深さによってスタッドバンプ１３の高さが吸収され、これに伴って配線基板２の一主面２Ｘと半導体チップ１２の回路形成面１２Ｘとの間の間隔が狭くなるため、配線基板２の一主面２Ｘに対するメモリ用チップ１２の傾きを抑制することができる。
【００７８】
（２）ＭＣＭ１において、配線基板２は、その一主面２Ｘに形成された絶縁膜９と、この絶縁膜９に形成された開口９ｂと、この開口９ｂの底部に配置された接続部６ａとを有する構成となっている。絶縁膜９は半田付け部品（本実施形態では１７，１８，１９）に対して実装時の半田濡れ広がりを制御し、フリップチップ部品（本実施形態では１０，１２，１４）に対しては実装時における接着用樹脂との接着力の確保を担う。このような構成とすることにより、配線基板２の一主面２Ｘから深さ方向に向かって配線基板２の一主面２Ｘよりも深い位置に複数の接続部６ａが配置された配線基板２を容易に形成することができるので、大幅なコストの増加を招くことなく、バランスがとれないバンプ配列のメモリ用チップ１２を配線基板２の一主面２Ｘ上にフリップチップ方式で実装したＭＣＭ１を提供することができる。
【００７９】
（３）ＭＣＭ１において、パッド配列ピッチが狭いメモリ用チップ１２及び制御用チップ１４のスタッドバンプ（１３，１５）は、多段バンプ構造となっている。このような構成とすることにより、パッド配列ピッチが狭いメモリ用チップ１２及び制御用チップ１４においても、配線基板２の接続部（６ａ，７ａ）にスタッドバンプ（１３，１５）を接続することができるため、パッド配列ピッチが異なるバッファ用チップ１０、メモリ用チップ１２、制御用チップ１４及び演算用チップ１６を一つの配線基板２上に実装することができる。
【００８０】
なお、本実施形態では、チップのバランスがとれないバンプ配列として、中央バンプ配列を例にして説明したが、この他に、チップのバランスがとれないバンプ配列としては、図１６に示すものがある。図１６（ａ）は、中央バンプ配列において、複数のスタッドバンプ１３を千鳥状に配列したバンプ配列である。図１６（ｂ）は、中央バンプ配列において、複数のスタッドバンプ１３を段違いに配列したバンプ配列である。図１６（ｃ）は、一辺バンプ配列である。また、この他に、チップの回路形成面を一方向に三等分した三つの領域のうち何れかの領域にスタッドバンプが配置されている場合や、バンプを結んで形成される多角形の外側に半導体チップの重心がある場合においてもチップのバランスがとれない。
【００８１】
また、本実施形態では、スタッドバンプ１３を二段バンプ構造にしてスタッドバンプ１３の高さを稼いだ例について説明したが、配線基板２の一主面２Ｘから接続部６ａまでの深さや、電極パッド１２ａの平面サイズの大きさに応じて、図１７に示すように、スタッドバンプ１３は、電極パッド１２ａに接続された基部バンプ１３ａと、この基部バンプ１３ａに積み重ねられた重ねバンプ１３ｂと、この重ねバンプ１３ｂに積み重ねられた重ねバンプ１３ｃとを有する三段バンプ構造にしてもよい。
【００８２】
また、本実施形態では、バンプ径がほぼ同一の基部バンプ１３ａ及び重ねバンプ１３ｂで二段バンプ構造のスタッドバンプ１３を形成した例について説明したが、図１８に示すように、バンプ径が異なる基部バンプ１３ａ及び重ねバンプ１３ｂで二段構造のスタッドバンプ１３を形成してもよい。この場合、ボールボンディング法に基づいてスタッドバンプを形成する時に、ワイヤ径の異なるＡｕワイヤを用いることで、バンプ径が異なる基部バンプ１３ａ及び重ねバンプ１３ｂを得ることができる。
【００８３】
また、本実施形態では、半導体チップの電極パッド上に形成される突起状電極としてスタッドバンプを用いた例について説明したが、これに限定されるものではなく、例えばＰｂ−Ｓｎ組成の半田バンプを用いてもよい。この場合、半導体チップの実装時における熱圧着温度よりも融点が高い材料からなる半田バンプを用いる。
【００８４】
また、本実施形態では、半導体チップの電極パッドと配線基板の接続部との間に介在される突起状電極を半導体チップの電極パッド上に予め形成した例について説明したが、突起状電極は配線基板の接続部上に予め形成してもよい。
【００８５】
また、本実施形態では、配線基板に半導体チップを接着固定する接着用樹脂としてシート状の異方導電性樹脂を用いた例について説明したが、これに限定されるものではなく、例えばペースト状の異方導電性樹脂（ＡＣＰ：Ａnisotropic Ｃonductive Ｐaste）やシート状の非導電性樹脂（ＮＣＦ：Ｎon Ｃonductive Ｆilm）を用いてもよい。
【００８６】
（実施形態２）
本実施形態では、耐湿試験における接続信頼性の向上について、図１９及び図２０を用いて説明する。図１９は本発明の実施形態２であるＭＣＭにおいて、メモリ用チップの実装状態を示す模式的断面図であり、図２０は図１９の一部を拡大した模式的断面図である。なお、本実施形態のスタッドバンプ１３は単段構造となっている。
【００８７】
異方導電性樹脂２０を用いたフリップチップ実装構造では、耐湿性試験における接続信頼性の確保が重要である。本発明者等は、配線基板２の絶縁膜９の膜厚を変えて耐湿性の評価を行った結果、絶縁膜９の厚さを薄くすることによって、配線基板２の接続部６ａとスタッドバンプ１３との接続寿命が向上することがわかった。この理由は次のように考えられる。
【００８８】
ＡＣＦ実装方式では、メモリ用チップ１２を例にあげた場合、配線基板２上に異方導電性樹脂２０を介在してメモリ用チップ１２を配置し、その後、加熱しながら配線基板２にメモリ用チップ１２を圧着して、配線基板２にメモリ用チップ１２を接着固定すると共に、配線基板２の接続部６ａにスタッドバンプ１３を電気的に接続している。この時、絶縁膜９の開口９ｂの内部に異方導電性樹脂２０が充填される。硬化後の異方導電性樹脂２０は、吸湿によって体積が膨張する特性がある。スタッドバンプの開口９ｂの中に充填された異方導電性樹脂２０は、配線基板２の一主面２Ｘとメモリ用チップ１２の回路形成面１２Ｘとの間に充填された異方導電性樹脂２０と比較して厚みが大きいため、吸湿に伴う膨張によって生じる変位量も大きくなる。そして、異方導電性樹脂２０の吸湿膨張による配線基板２の一主面２Ｘとメモリ用チップ１２の回路形成面１２Ｘとの変位に、配線基板２の柔軟層４の弾性変形の回復が追随できなくなったときにスタッドバンプ１３と配線基板２の接続部６ａとの接続不良が生じる。開口９ｂの深さは絶縁膜９の厚さで律則されるため、絶縁膜９の厚さが薄くなるに従って開口９ｂの深さが浅くなり、これに伴って開口９ｂの内部における異方導電性樹脂２０の体積が小さくなる。これにより、絶縁膜９の厚さを薄くすることによって、配線基板の接続部６ａとスタッドバンプ１３との接続寿命樹脂が向上すると考える。
【００８９】
温度８５℃／湿度８５％の条件下で評価した結果の一例を示す。
（１）配線６上における絶縁膜９の厚さ９ｔ（図２０参照）を２５［μｍ］とした場合、接続寿命は９６ｈであった。
（２）配線６上における絶縁膜９の厚さ９ｔを２０［μｍ］とした場合、接続寿命は５００ｈ以上であった。
（３）配線６上における絶縁膜９の厚さ９ｔを１５［μｍ］とした場合、接続寿命は５００ｈ以上であった。
このようなことから、配線６上における絶縁膜９の厚さ９ｔは２０［μｍ］以下とすることが望ましい。
【００９０】
なお、絶縁膜９には多数のフィラーが混入されている場合があるが、このような場合、混入されたフィラーのうちの最も粒径が大きいフィラーよりも、配線６上における絶縁膜９の厚さ９ｔを厚くする必要がある。最も粒径が大きいフィラーよりも絶縁膜９の厚さ９ｔを薄くした場合、絶縁膜９からフィラーが飛び出してしまう。
【００９１】
また、このように信頼性向上のためにスタッドバンプ１３を小さくし、それに伴ってチップ下の絶縁膜９の厚さ９ｔを薄くした場合で、絶縁膜９の厚さ９ｔが周囲に形成される半田実装部品の半田の濡れ広がりを制御するために適さないほど薄くなった場合には、絶縁膜９の厚さが、配線基板２上の場所によって最適によるように変化をつけてもよい。
【００９２】
以上、本発明者によってなされた発明を、前記実施形態に基づき具体的に説明したが、本発明は、前記実施形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
【００９３】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記のとおりである。
【００９４】
本発明によれば、配線基板の一主面に対する半導体チップの傾きを抑制することができる。
【００９５】
本発明によれば、配列ピッチが異なる複数種類の半導体チップを同一基板上に実装することができる。
【図面の簡単な説明】
【図１】本発明の実施形態１であるＭＣＭ（電子装置）の模式的平面図である。
【図２】図１のＭＣＭの模式的底面図である。
【図３】図１のＭＣＭに組み込まれたバッファ用チップの実装状態を示す模式的断面図である。
【図４】図１のＭＣＭに組み込まれたメモリ用チップの実装状態を示す模式的断面図である。
【図５】図１のＭＣＭに組み込まれた制御用チップの実装状態を示す模式的断面図である。
【図６】図１のＭＣＭに組み込まれた容量素子の実装状態を示す模式的断面図である。
【図７】図１のＭＣＭに組み込まれたバッファ用チップ、メモリ用チップ及び制御用チップのパッド配列を部分的に示す模式的平面図である。
【図８】図１のＭＣＭに組み込まれたバッファ用チップ、メモリ用チップ及び制御用チップの概略構成を示す模式的断面図である。
【図９】図１のＭＣＭに組み込まれたメモリ用チップの概略構成を示す模式的平面図である。
【図１０】図１のＭＣＭに用いられた配線基板の一部を示す模式的断面図である。
【図１１】本発明の実施形態１であるＭＣＭの製造において、メモリ用チップの電極パッド上にスタッドバンプを形成する工程を説明するための模式的断面図である。
【図１２】本発明の実施形態１であるＭＣＭの製造において、バッファ用チップ実装工程を説明するための模式的断面図である。
【図１３】本発明の実施形態１であるＭＣＭの製造において、バッファ用チップ実装工程を説明するための模式的断面図である。
【図１４】本発明の実施形態１であるＭＣＭの製造において、メモリ用チップ実装工程を説明するための模式的断面図である。
【図１５】本発明の実施形態１であるＭＣＭの製造において、メモリ用チップ実装工程を説明するための模式的断面図である。
【図１６】本発明の実施形態１であるＭＣＭにおいて、他のバンプ配列パターンを示すメモリ用チップの模式的平面図である。
【図１７】本発明の実施形態１の第１変形例であるＭＣＭに組み込まれたメモリ用チップの実装状態を示す模式的断面図である。
【図１８】本発明の実施形態１の第２変形例であるＭＣＭに組み込まれたメモリ用チップの実装状態を示す模式的断面図である。
【図１９】本発明の実施形態２であるＭＣＭに組み込まれたメモリ用チップの実装状態を示す模式的断面図である。
【図２０】図２０の一部を拡大した模式的断面図である。
【図２１】従来のＤＲＡＭチップの平面レイアウト図である。
【符号の説明】
１…ＭＣＭ（電子装置）、２…配線基板、３…リジット基板、４…柔軟層、５，６，７…配線、５ａ，６ａ，７ａ…接続部、８…電極パッド、９…絶縁膜、１０…バッファ用チップ、１２…メモリ用チップ、１４…制御用チップ、１０ａ，１２ａ，１４ａ…電極パッド、１１，１３，１５…スタッドバンプ、１３ａ，１５ａ…基部バンプ、１３ｂ，１３ｃ，１５ｂ，１５ｃ…重ねバンプ、１６…演算用チップ、１７，１８…容量素子、１９…抵抗素子、２０…異方導電性樹脂、２１…半田材、２２…半田バンプ、２５，２６Ｂ…ヒートステージ、２７，２８…圧着用ツール。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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