(57)【特許請求の範囲】
【請求項１】
複数種類の画像データを格納可能な第１のメモリ手段と、
前記第１のメモリ手段に書込む画像データを格納しておく第２のメモリ手段と、
前記第１のメモリ手段から読み出した画像データを格納しておく第３のメモリ手段と、
前記複数種類の画像データを時分割で選択して前記第２のメモリ手段に供給する第１の選択手段と、
前記第３のメモリ手段に格納されているデータを時分割で読み出す第２の選択手段と、
前記第２のメモリからのデータの読出しと前記第１のメモリ手段への書込み、及び前記第１のメモリ手段からのデータの読出しと前記第３のメモリ手段への書き込みを第１のクロックに基づいて同期させて制御し、前記第２のメモリ手段へのデータの書込み及び前記第３のメモリ手段からのデータの読出しの少なくとも一方を前記第１のクロックとは異なったクロックに基づいて前記第１のクロックと非同期で制御するメモリ制御手段を備え、
前記メモリ制御手段はさらに、前記複数種類の画像データを前記第１のメモリに書込む動作と前記第１のメモリから読出す動作を所定のクロック数分ずつ時分割で行い、かつその時分割の書込みと読出しの周期を１サイクル期間としたとき、前記第１のメモリ手段に対する１水平期間内のデータアクセス期間として、所定数のサイクル期間に相当する第１のデータアクセス期間と、この第１のデータアクセス期間以外に１サイクル期間に相当する予備期間を設定し、前記第１のメモリ手段の書込み・読出し速度と、前記第２のメモリ手段への書込み速度又は前記第３のメモリ手段からの読出し速度との相違によって生じるオーバーフロー又はアンダーフローを前記予備期間に修復するようにしたことを特徴とする画像記憶装置。
【請求項２】
複数種類の画像データを格納可能な第１のメモリ手段と、
前記第１のメモリ手段に書込む画像データを格納しておく第２のメモリ手段と、
前記第１のメモリ手段から読み出した画像データを格納しておく第３のメモリ手段と、
前記複数種類の画像データを時分割で選択して前記第２のメモリ手段に供給する第１の選択手段と、
前記第３のメモリ手段に格納されているデータを時分割で読み出す第２の選択手段と、
前記第２のメモリからのデータの読出しと前記第１のメモリ手段への書込み、及び前記第１のメモリ手段からのデータの読出しと前記第３のメモリ手段への書込み、並びに前記第３のメモリ手段からのデータの読出しを第１のクロックに基づいて同期させて制御し、前記第２のメモリ手段へのデータの書込みを前記第１のクロックとは異なった第２のクロックに基づいてその読出しとは非同期で制御する前記メモリ制御手段とを備え、
前記メモリ制御手段はさらに、前記複数種類の画像データを前記第１のメモリに書込む動作と前記第１のメモリから読出す動作を所定のクロック数分ずつ時分割で行い、かつその時分割の書込みと読出しの周期を１サイクル期間としたとき、前記第１のメモリ手段に対する１水平期間内のデータアクセス期間として、所定数のサイクル期間に相当する第１のデータアクセス期間と、この第１のデータアクセス期間以外に１サイクル期間に相当する予備期間を設定し、前記第１のメモリ手段の書込み・読出し速度と前記第２のメモリ手段への書込み速度の相違によって生じるオーバーフロー又はアンダーフローを前記予備期間に修復するようにしたことを特徴とする画像記憶装置。
【請求項３】
複数種類の画像データを格納可能な第１のメモリ手段と、
前記第１のメモリ手段に書込む画像データを格納しておく第２のメモリ手段と、
前記第１のメモリ手段から読み出した画像データを格納しておく第３のメモリ手段と、
前記複数種類の画像データを時分割で選択して前記第２のメモリ手段に供給する第１の選択手段と、
前記第３のメモリ手段に格納されているデータを時分割で読み出す第２の選択手段と、
前記第２のメモリからのデータの読出しと前記第１のメモリ手段への書込み、及び前記第１のメモリ手段からのデータの読出しと前記第３のメモリ手段への書込みを第１のクロックに基づいて同期させて制御し、前記第２のメモリ手段へのデータの書込みを前記第１のクロックとは異なった第２のクロックに基づいてその読出しとは非同期で制御し、前記第３のメモリ手段からのデータの読出しを前記第１，第２のクロックとは異なった第３のクロックに基づいてその書込みとは非同期で制御するメモリ制御手段とを備え、
前記メモリ制御手段はさらに、前記複数種類の画像データを前記第１のメモリに書込む動作と前記第１のメモリから読出す動作を所定のクロック数分ずつ時分割で行い、かつその時分割の書込みと読出しの周期を１サイクル期間としたとき、前記第１のメモリ手段に対する１水平期間内のデータアクセス期間として、所定数のサイクル期間に相当する第１のデータアクセス期間と、この第１のデータアクセス期間以外に１サイクル期間に相当する予備期間を設定し、前記第１のメモリ手段の書込み読出し速度に対する、前記第２のメモリ手段への書込み速度と前記第３のメモリ手段の読出し速度の相違によるオーバーフロー又はアンダーフローを前記予備期間に修復するようにしたことを特徴とする画像記憶装置。
【請求項４】
複数種類の画像データを格納可能な第１のメモリ手段と、
前記第１のメモリ手段に書込む画像データを格納しておく第２のメモリ手段と、
前記第１のメモリ手段から読み出した画像データを格納しておく第３のメモリ手段と、
前記複数種類の画像データを時分割で選択して前記第２のメモリ手段に供給する第１の選択手段と、
前記第３のメモリ手段に格納されているデータを時分割で読み出す第２の選択手段と、
前記第２のメモリからのデータの読出しと前記第１のメモリ手段への書込み、及び前記第１のメモリ手段からのデータの読出しと前記第３のメモリ手段への書き込みを第１のクロックに基づいて同期させて制御し、前記第２のメモリ手段への書込み及び前記第３のメモリ手段からの読出しの少なくとも一方を前記第１のクロックとは異なったクロックに基づいて、前記第１のクロックと非同期で制御するメモリ制御手段を備え、
前記メモリ制御手段はさらに、前記複数種類の画像データを前記第１のメモリに書込む動作と前記第１のメモリから読出す動作を所定のクロック数分ずつ時分割で行い、かつその時分割の書込みと読出しの周期を１サイクル期間としたとき、前記第１のメモリ手段に対する１水平期間内のデータアクセス期間として、所定数のサイクル期間に相当する第１のデータアクセス期間と、この第１のデータアクセス期間以外に少なくとも１サイクル期間に相当する予備期間を設定し、前記第１のメモリ手段の書込み・読出し速度と、前記第２のメモリ手段への書込み速度又は前記第３のメモリ手段からの読出し速度との相違によって生じるオーバーフロー又はアンダーフローを前記予備期間に修復するようにしたことを特徴とする画像記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、複数種類の画像データを書込み及び読出すことが必要なシステムに用いて有効な画像記憶装置に関する。
【０００２】
【従来の技術】
近年、テレビジョン受像機や磁気記録再生機等の画像データを処理する装置のシステムには、複数種類の画像データを書込み、あるいは読出しのために複数個のメモリを用いている。この複数種類の画像データとしては、１つのデジタル映像信号を構成するに必要な輝度信号（Ｙ）、色差信号（Ｃ）、及び動き情報（Ｍ）等がある。このようなデジタル映像信号を書込み、読出すためには、１種類の画像データにつき、少なく共１フィールド分のメモリ容量を必要とする。更にフレーム遅延処理を考えた場合には、１種類の画像データにつき２フィールド分及び余裕度や予備を考慮して、通常３フィールド分の容量とする場合が多い。
【０００３】
図１８に示すように、例えば５種類の画像データを夫々入力端子ＩＮ１〜ＩＮ５に入力し、各画像データを夫々のフィールドメモリ１０１〜１０５に対して書込み及び読出し処理を行い、出力端子ＯＵＴ１〜ＯＵＴ５から５種類の画像データを出力する。これらのメモリ１０１〜１０５に対する画像データの書込みと読出し処理は、各メモリにつき書込みと読出しを同じクロックに基づいて同期させて行うこともできるし、あるいは各メモリにつき書込みと読出しの各々を異なったクロックに基づいて非同期で行うこともできる。なお、フレーム遅延処理を行う場合には、メモリ１０１〜１０５の各々につき３フィールド分のメモリ容量となる。
【０００４】
ところで、このように１つのシステムの中で、５〜６個というように複数個のフィールドメモリを別々に使用すると、システム全体が大型化すると共に、コスト的にも不利になるという問題がある。
【０００５】
【発明が解決しようとする課題】
上記のように、１つのシステムの中で、複数個のフィールドメモリを別々に使用すると、システム全体が大形かし、且つコスト高になるという問題がある。
【０００６】
本発明は、このような課題に対処してなされたものであり、回路規模の小型化を図り、且つコスト的にも有利な画像記憶装置を提供することを目的とする。
【０００７】
【課題を解決するための手段】
本発明は、複数種類の画像データを格納可能な第１のメモリ手段と、前記第１のメモリ手段に書込む画像データを格納しておく第２のメモリ手段と、前記第１のメモリ手段から読み出した画像データを格納しておく第３のメモリ手段と、前記複数種類の画像データを時分割で選択して前記第２のメモリ手段に供給する第１の選択手段と、前記第３のメモリ手段に格納されているデータを時分割で読み出す第２の選択手段と、前記第２のメモリからのデータの読出しと前記第１のメモリ手段への書込み、及び前記第１のメモリ手段からのデータの読出しと前記第３のメモリ手段への書き込みを第１のクロックに基づいて同期させて制御し、前記第２のメモリ手段へのデータの書込み及び前記第３のメモリ手段からのデータの読出しの少なくとも一方を前記第１のクロックとは異なったクロックに基づいて前記第１のクロックと非同期で制御するメモリ制御手段を備え、
前記メモリ制御手段はさらに、前記複数種類の画像データを前記第１のメモリに書込む動作と前記第１のメモリから読出す動作を所定のクロック数分ずつ時分割で行い、かつその時分割の書込みと読出しの周期を１サイクル期間としたとき、前記第１のメモリ手段に対する１水平期間内のデータアクセス期間として、所定数のサイクル期間に相当する第１のデータアクセス期間と、この第１のデータアクセス期間以外に１サイクル期間に相当する予備期間を設定し、前記第１のメモリ手段の書込み・読出し速度と、前記第２のメモリ手段への書込み速度又は前記第３のメモリ手段からの読出し速度との相違によって生じるオーバーフロー又はアンダーフローを前記予備期間に修復するようにしたことを特徴とする画像記憶装置である。
【０００８】
また本発明は、複数種類の画像データを格納可能な第１のメモリ手段と、前記第１のメモリ手段に書込む画像データを格納しておく第２のメモリ手段と、前記第１のメモリ手段から読み出した画像データを格納しておく第３のメモリ手段と、前記複数種類の画像データを時分割で選択して前記第２のメモリ手段に供給する第１の選択手段と、前記第３のメモリ手段に格納されているデータを時分割で読み出す第２の選択手段と、前記第２のメモリからのデータの読出しと前記第１のメモリ手段への書込み、及び前記第１のメモリ手段からのデータの読出しと前記第３のメモリ手段への書込み、並びに前記第３のメモリ手段からのデータの読出しを第１のクロックに基づいて同期させて制御し、前記第２のメモリ手段へのデータの書込みを前記第１のクロックとは異なった第２のクロックに基づいてその読出しとは非同期で制御する前記メモリ制御手段とを備え、
前記メモリ制御手段はさらに、前記複数種類の画像データを前記第１のメモリに書込む動作と前記第１のメモリから読出す動作を所定のクロック数分ずつ時分割で行い、かつその時分割の書込みと読出しの周期を１サイクル期間としたとき、前記第１のメモリ手段に対する１水平期間内のデータアクセス期間として、所定数のサイクル期間に相当する第１のデータアクセス期間と、この第１のデータアクセス期間以外に１サイクル期間に相当する予備期間を設定し、前記第１のメモリ手段の書込み・読出し速度と前記第２のメモリ手段への書込み速度の相違によって生じるオーバーフロー又はアンダーフローを前記予備期間に修復するようにしたことを特徴とする画像記憶装置である。
【０００９】
さらに本発明は、複数種類の画像データを格納可能な第１のメモリ手段と、前記第１のメモリ手段に書込む画像データを格納しておく第２のメモリ手段と、前記第１のメモリ手段から読み出した画像データを格納しておく第３のメモリ手段と、前記複数種類の画像データを時分割で選択して前記第２のメモリ手段に供給する第１の選択手段と、前記第３のメモリ手段に格納されているデータを時分割で読み出す第２の選択手段と、前記第２のメモリからのデータの読出しと前記第１のメモリ手段への書込み、及び前記第１のメモリ手段からのデータの読出しと前記第３のメモリ手段への書込みを第１のクロックに基づいて同期させて制御し、前記第２のメモリ手段へのデータの書込みを前記第１のクロックとは異なった第２のクロックに基づいてその読出しとは非同期で制御し、前記第３のメモリ手段からのデータの読出しを前記第１，第２のクロックとは異なった第３のクロックに基づいてその書込みとは非同期で制御するメモリ制御手段とを備え、
前記メモリ制御手段はさらに、前記複数種類の画像データを前記第１のメモリに書込む動作と前記第１のメモリから読出す動作を所定のクロック数分ずつ時分割で行い、かつその時分割の書込みと読出しの周期を１サイクル期間としたとき、前記第１のメモリ手段に対する１水平期間内のデータアクセス期間として、所定数のサイクル期間に相当する第１のデータアクセス期間と、この第１のデータアクセス期間以外に１サイクル期間に相当する予備期間を設定し、前記第１のメモリ手段の書込み読出し速度に対する、前記第２のメモリ手段への書込み速度と前記第３のメモリ手段の読出し速度の相違によるオーバーフロー又はアンダーフローを前記予備期間に修復するようにしたことを特徴とする画像記憶装置である。
【００１０】
さらにまた本発明は、複数種類の画像データを格納可能な第１のメモリ手段と、前記第１のメモリ手段に書込む画像データを格納しておく第２のメモリ手段と、前記第１のメモリ手段から読み出した画像データを格納しておく第３のメモリ手段と、前記複数種類の画像データを時分割で選択して前記第２のメモリ手段に供給する第１の選択手段と、前記第３のメモリ手段に格納されているデータを時分割で読み出す第２の選択手段と、前記第２のメモリからのデータの読出しと前記第１のメモリ手段への書込み、及び前記第１のメモリ手段からのデータの読出しと前記第３のメモリ手段への書き込みを第１のクロックに基づいて同期させて制御し、前記第２のメモリ手段への書込み及び前記第３のメモリ手段からの読出しの少なくとも一方を前記第１のクロックとは異なったクロックに基づいて、前記第１のクロックと非同期で制御するメモリ制御手段を備え、
前記メモリ制御手段はさらに、前記複数種類の画像データを前記第１のメモリに書込む動作と前記第１のメモリから読出す動作を所定のクロック数分ずつ時分割で行い、かつその時分割の書込みと読出しの周期を１サイクル期間としたとき、前記第１のメモリ手段に対する１水平期間内のデータアクセス期間として、所定数のサイクル期間に相当する第１のデータアクセス期間と、この第１のデータアクセス期間以外に少なくとも１サイクル期間に相当する予備期間を設定し、前記第１のメモリ手段の書込み・読出し速度と、前記第２のメモリ手段への書込み速度又は前記第３のメモリ手段からの読出し速度との相違によって生じるオーバーフロー又はアンダーフローを前記予備期間に修復するようにしたことを特徴とする画像記憶装置である。
【００１２】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照して説明する。
【００１３】
図１は、本発明の基本的な構成を有した画像記憶装置を概略的に示すブロック図である。複数種類の画像データとして、１つのデジタル映像信号を構成する輝度信号（Ｙ）、色差信号（Ｃ）、及び動き情報（Ｍ）の３種類の画像データを入出力する場合を例に説明する。
【００１４】
画像記憶装置１０は、複数種類の画像データを格納可能な入力される３種類の画像データ数に応じて、少なく共３フィールド分の大容量を有する第１のメモリ手段１１と、入力端子２１〜２３から３種類の画像データを入力し、第１のメモリ手段１１に書込むべきデータを格納しておく３つのバッファメモリで構成され、夫々ラインメモリ以下の小容量の第２のメモリ手段１２と、第１のメモリ手段１１から読出したデータを格納しておき、出力端子３１〜３３に適宜のタイミングで出力することが可能な３つのバッファメモリからなり、夫々ラインメモリ以下の小容量の第３のメモリ手段１３と、入力端子２４，２５から画像の水平同期信号（ＨＤ）及び垂直同期信号（ＶＤ）を入力し、第１〜第３のメモリ手段１１〜１３全てを水平及び垂直の同期信号に同期させて制御するメモリ手段１４とを備えて構成されている。
【００１５】
このメモリ制御手段１４は、第１〜第３のメモリ手段１１〜１３の全てのメモリの夫々につき、書込みと読出しを同じクロック、例えば水平、垂直の同期信号に基づいて同期して行うこともできるし、あるいは第１のメモリ手段１１については、後述するように３種類の画像データにつき、書込みと読出しを１サイクル期間毎に時分割で行うようにしているために、書込みと読出しを同じ第１のクロックを用いて同期して行い、且つ第２のメモリ手段１２の読出し、並びに第３のメモリ手段１３の書込みと読出しを同じ第１のクロックに基づいて同期して行い、第２のメモリ手段１２の書込みのみを、第１のクロックとは異なった第２のクロックに基づいて、その読出しとは非同期で行うこともできる。あるいは第１のメモリ手段１１の書込みと読出し、及び第２のメモリ手段１２の読出し、並びに第３のメモリ手段１３の書込みを同じ第１のクロックに基づいて同期して行い、第２のメモリ手段１２の書込みを、第１のクロックとは異なった第２のクロックに基づいて、その読出しとは非同期で行い、第３のメモリ手段１３の読出しを第１及び第２のクロックとは異なった第３のクロックに基づいて、その書込みとは非同期で行うこともできる。
【００１６】
図２は、図１の画像記憶装置のより具体的な構成を示すブロック図である。ここでは図１と同様に３種類の画像のデータを入出力する場合を例に説明する。
【００１７】
画像記憶装置１０は、第１のメモリ手段である複数種類（図示では３つ）の画像データを格納可能な、少なく共３フィールド分の大容量を有する１つのメモリチップで構成される大容量メモリ１１と、第２のメモリ手段を構成する夫々データ入力Ａ〜Ｃを入力するラインメモリ以下の小容量のメモリからなる書込み側の３つのバッファメモリ１２Ａ〜１２Ｃと、第３のメモリ手段を構成する夫々データ出力Ａ〜Ｃを出力し、書込み側のバッファメモリと同様にラインメモリ以下の小容量のメモリからなる３つのバッファメモリ１３Ａ〜１３Ｃと、大容量メモリ１１、バッファメモリ１２Ａ〜１２Ｃ及び１３Ａ〜１３Ｃを制御するメモリ制御手段を構成するメモリ制御回路１５〜１７と、３種類の画像データを入力するデータ入力端子２１〜２３と、３種類の画像データを出力する出力端子３１〜３３と、画像の水平同期信号（ＨＤ）及び垂直同期信号（ＶＤ）を入力する入力端子２４，２５とを備えて構成されている。
【００１８】
これらのバッファメモリ１２Ａ〜１２Ｃ及び１３Ａ〜１３Ｃは、いずれも書込み用と読出し用のアドレスを全く別々に備えており、デュアルポートと呼ばれていて、書込みと読出しは全く非同期で動作可能であり、書込みと読出しを異なったクロックに基づいて非同期で行うことができるが、図２に示したように、同じクロック、例えば同じ水平、垂直同期信号に基づいて同期して、書込みと読出しを行ってもよい。なお、前記の大容量のメモリ１１は、書込みと読出しのアドレスは共通である。
【００１９】
このバッファメモリ１２Ａ〜１２Ｃ及び１３Ａ〜１３Ｃの動作スピードに対してメモリ１１の動作スピードは、非常に高速である。即ち、データ入力Ａ〜Ｃを、夫々バッファメモリ１２Ａ〜１２Ｃに書込むスピードは、低速の書込みであり、それに対してバッファメモリ１２Ａ〜１２Ｃから読出してメモリ１１に書込む方は高速である。同様にメモリ１１から読出してバッファメモリ１３Ａ〜１３Ｃに夫々書込むスピードは、高速の書込みであり、それに対してバッファメモリ１３Ａ〜１３Ｃからデータ出力Ａ〜Ｃを、夫々読出す方は、低速である。
【００２０】
メモリ制御手段１４は、メモリ制御回路１５，１６，１７で構成され、メモリ制御回路１５は、大容量メモリ１１に対して書込み及び読出しのアドレス信号を供給する。また、メモリ制御回路１６は、バッファメモリ１２Ａ，１２Ｂ，１２Ｃの対して書込み及び読出しのアドレス信号を供給するものであり、メモリ制御回路１７は、バッファメモリ１３Ａ，１３Ｂ，１３Ｃに対して書込み及び読出しのアドレス信号を供給するものである。
【００２１】
続いて図３に、大容量メモリ１１への書込み及び読出し動作のタイミングを示す。ここでは、バッファメモリ１２Ａ〜１２Ｃ及び１３Ａ〜１３Ｃと、大容量メモリ１１との間の書込み及び読出し関係を示している。
【００２２】
図３（ａ）は、１サイクル内でメモリ１１に対して３種類の画像データＡ，Ｂ，Ｃを書込むために割当てられる書込みアドレス期間Ａ（Ｗ），Ｂ（Ｗ），Ｃ（Ｗ）、及び１サイクル内でメモリ１１から３種類の画像データＡ，Ｂ，Ｃを読出すために割当てられる読出しアドレス期間Ａ（Ｒ），Ｂ（Ｒ），Ｃ（Ｒ）を示している。
【００２３】
メモリ１１の書込み期間には、メモリ制御回路１５から１サイクルにつき、書込みアドレス期間Ａ（Ｗ），Ｂ（Ｗ），Ｃ（Ｗ）に対応して複数個ずつのアドレス（図３では、（ｂ）に示す各期間毎の４クロック分、即ち４データ分に対応して各期間毎に４つのアドレス）が順次供給され、同様にメモリ１１の読出し期間には、メモリ制御回路から１サイクルにつき、読出しアドレス期間Ａ（Ｒ），Ｂ（Ｒ），Ｃ（Ｒ）に対応して、複数個ずつのアドレス（図３では、（ｂ）に示す各期間毎の４クロック分、即ち４データ分に対応して、各期間毎に４つのアドレス）が順次供給される。上記のメモリ１１書込み期間と読出し期間とで１サイクル期間を構成している。１サイクル期間は、第１のメモリ手段であるメモリ１１が、第２、第３のメモリ手段１２，１３からデータＡ，Ｂ，Ｃ（即ち、Ｙ，Ｃ，Ｍ）からなる１組の画像データを所定のクロック数分だけ（図３では、４クロック分）書込み及び読出しをするための期間と考えることができる。
【００２４】
図３（ｂ）は、メモリ１１の基本クロックを示しており、バッファメモリ１２Ａとアクセス（読出し）する期間、バッファメモリ１２Ｂとアクセスする期間、バッファメモリ１２Ｃとアクセスする期間、バッファメモリ１３Ａとアクセス（書込み）する期間、バッファメモリ１３Ｂとアクセスする期間、バッファメモリ１３Ｃとアクセスする期間というように、夫々のバッファメモリに対してメモリ１１が時分割にアクセスする。
【００２５】
このように、第１のメモリ手段である大容量のメモリ１１と各バッファメモリ間のアクセスが時分割的に切り分けられ、尚且つ基本クロックに対応して、メモリ１１に対する入出力のアクセスが行われている。つまり大容量のメモリ１１に対する複数種類（例では３種類）の画像データの書込み及び読出しが、同じクロックに基づいて時分割で行われる。
【００２６】
これに対して、前述したバッファメモリ１２Ａ〜１２Ｃに対するデータＡ〜Ｃの書込みと読出しは、同期または非同期で行うことができ、同様にバッファメモリ１３Ａ〜１３Ｃに対するデータＡ〜Ｃの書込みと読出しは、同期または非同期で行うことができる。
【００２７】
次に図４に、バッファメモリ１２Ａ〜１２Ｃへのデータの書込み動作と、バッファメモリ１３Ａ〜１３Ｃからのデータ読出し動作のタイミングを示す。図４では、バッファメモリ１２Ａ〜１２Ｃ，１３Ａ〜１３Ｃに対するデータＡ〜Ｃの書込みと読出しを、同期して行う場合の例を示している。
【００２８】
図４（ａ）は、１水平期間（ＨＤ期間）におけるバッファメモリへの書込みエリア信号、または読出しエリア信号（図４（ｃ），（ｆ）参照）に対応して、例えば７サイクル分のデータアクセス期間があることを示している。図３から解るように、データＡ〜Ｃの夫々に対して１サイクル期間につき、４クロック分のデータの読み書きができるので、７サイクル期間では、２８クロック分のデータの読み書きができることになる。
【００２９】
図４（ｂ）は、バッファクロックであり、このクロックに対応してバッファメモリへの読み書き動作が行われる。
【００３０】
図４（ｃ）は、バッファメモリ１２Ａ〜１２Ｃに対する書込みエリア信号発生手段（後述の図９参照）によって生成される信号であり、この書込みエリア信号に基づいて、図８の書込みアドレスカウンタ１６１，１６３，１６５がカウント動作することで、図２または図８に示したバッファメモリ１２Ａ〜１２Ｃへの書込みアドレスを生成することができる。
【００３１】
図４（ｄ）は、図４（ｃ）の書込みエリア信号に基づく書込みアドレスに対応して、バッファクロックのタイミングでバッファメモリ１２Ａ〜１２Ｃに書込まれる書込みデータを示している。
【００３２】
同様に図４（ｅ）は、バッファメモリ１３Ａ〜１３Ｃに対する読出しエリア信号発生手段（後述の図１０参照）によって生成される信号であり、この読出しエリア信号に基づいて、図８の読出しアドレスカウンタ１７２，１７４，１７６がカウント動作をすることで、図２または図８に示したバッファメモリ１３Ａから１３Ｃへの読出しアドレスを生成することができる。
【００３３】
図４（ｆ）は、図４（ｅ）の読出しエリア信号に基づく読出しアドレスに対応して、バッファクロックのタイミングでバッファメモリ１３Ａ〜１３Ｃから読み出される読出しデータを示している。
【００３４】
以上述べた図４では、バッファメモリ１２Ａ〜１２Ｃ、１３Ａ〜１３Ｃ夫々に対するデータＡ〜Ｃの書込みと読出しを、同じクロックに基づいて同期して行う場合の例を示したが、データＡ〜Ｃの書込みと読出しを非同期で行う場合には、データの書込み速度と読出し速度間にズレを生ずる（これは、例えばＶＴＲシステムで、再生しながら早送り巻戻し（サーチ）を行う時に、クロックスキューを生じることによって発生する）ことがあり、このような速度間のズレを吸収するための対策を、次に図５を参照して説明する。
【００３５】
図５も、図４と同様にバッファメモリ１２Ａ〜１２Ｃへのデータ書込み動作と、バッファメモリ１３Ａ〜１３Ｃからのデータ読出し動作のタイミングを示している。
【００３６】
図５（ａ）の下段に示した１水平期間内でのデータアクセスサイクル（１〜７サイクルの期間）と図５（ｂ）〜（ｆ）の関係は、図４（ａ）の下段に示した１水平期間内でのデータアクセスサイクル（１〜７サイクルの期間）と図４（ｂ）〜（ｆ）の関係と同様であるので、その詳細な説明は省略する。但し、図５で図４と異なる点は、図５（ａ）における１水平期間内に、少なくとも１つのサイクル期間に相当する予備サイクル期間を設けたことである。図５（ａ）では、１水平期間に図４（ａ）の場合より１サイクル多い、例えば８サイクル分の期間があり、そのうちの１〜７サイクルの期間が、実際にデータの書込み読出しを行うためのデータアクセス期間（書込み読出しエリア期間）であることを示している。８サイクル目は、上記データアクセス期間以外の時間に、データの書込み速度と読出し速度間のズレ（クロックスキュー）を吸収するために設けた１サイクルの予備期間であり、この予備期間が存在することによって、クロックスキューに基づいて生ずる問題点、例えばバッファメモリのオーバーフローやアンダーフローを修復することが可能となる。
即ち、第２のメモリ手段１２からのデータを読出して第１のメモリ手段１１に書込む場合、第２のメモリ手段１２への書込み速度の方が速いと、読出し時間が不足してオーバーフローとなる場合があるが、１サイクルの予備期間内で読出しを行うことでオーバーフローを修復することができる。また第１のメモリ手段１１から第３のメモリ手段１３に書込んだデータを読み出す場合、第３のメモリ手段の読出し速度の方が速いと、書込み時間が不足してアンダーフローとなる場合があるが、１サイクルの予備期間内で書込みを行うことでオーバーフローを修復することができる。
【００３７】
図６は、図２におけるメモリ制御回路１５の構成を示すブロック図である。ここではメモリ１１のアドレス信号の生成と、メモリ制御回路１６，１７への１２Ａ〜１２Ｃ読出しエリア信号、及び１３Ａ〜１３Ｃ書込みエリア信号の生成を行っている。このメモリ制御回路１５は、１サイクルカウンタ１５１と、イネーブル信号デコーダ１５２と、バッファメモリ１２Ａ〜１２Ｃからメモリ１１へデータを書込むための書込みアドレス領域カウンタ１５３〜１５５と、メモリ１１からバッファメモリ１３Ａ〜１３Ｃへデータを読み出すための読出しアドレス領域カウンタ１５６〜１５８と、各アドレス領域に応じてアドレス信号を選択するためのセレクタ１５９とを備えて構成されている。
【００３８】
１サイクルカウンタ１５１は、１サイクル期間の中で複数（図３では３つ）の書込みと複数（３つ）の読出しを行うことに対応して、１サイクル期間の中での夫々の書込み読出し動作の位置を知るためのサイクルカウンタである。またイネーブルデコーダ１５２は、１サイクルカウンタ１５１の出力に基づいて、Ａ（Ｗ）、Ｂ（Ｗ）、Ｃ（Ｗ）、Ａ（Ｒ）、Ｂ（Ｒ）、Ｃ（Ｒ）の各期間を指定する信号を生成するものである。
【００３９】
１２Ａ〜１２Ｃ書込みアドレス領域カウンタ１５３〜１５５は、イネーブル信号デコーダ１５２による指定信号に基づいて、各期間のアドレスをカウントする。メモリ１１のアドレスマップが図７のようになっているとすると、例えばメモリ１１におけるデータＡ，Ｂ，Ｃに対応した各Ａ，Ｂ，Ｃアドレス領域が、夫々０〜１９９、２００〜３９９、４００〜５９９番地とした場合、１２Ａアドレス領域カウンタ１５３については、最初のサイクル期間で０〜３とカウント（この４カウントは、図３の基本クロックの４カウントに対応している）し、次のサイクル期間に行ったときに４〜７とカウントする。以降同様にカウントしてアドレス信号（番号）を出力する。
【００４０】
同様に、１２Ｂアドレス領域カウンタ１５４については、最初のサイクル期間で２００〜２０３とカウントし、次のサイクル期間に行ったときに２０４〜２０７とカウントする。以降同様にカウントしてアドレス信号（番号）を出力する。また１２Ｃアドレス領域カウンタ１５５についても、最初のサイクル期間で４００〜４０３とカウントし、次のサイクル期間に行ったときに４０４〜４０７とカウントし、以降同様にカウントしてアドレス信号（番号）を出力する。１３Ａ〜１３Ｃの読出しアドレス領域カウンタ１５６〜１５８についても、同様である。
【００４１】
セレクタ１５９は、メモリ１１へのアドレス信号を、図３（ａ）に示したメモリアドレス領域Ａ（Ｗ）、Ｂ（Ｗ）、Ｃ（Ｗ）、及びＡ（Ｒ）、Ｂ（Ｒ）、Ｃ（Ｒ）のエリア指定（換言すれば、前記イネーブル信号デコーダ１５２からのエリア指定信号）に従って選択するものである。
【００４２】
図７は、メモリ１１のアドレスマップを示すものである。メモリ１１には３つの画像データＡ，Ｂ，Ｃ、例えば輝度信号（Ｙ）、色差信号（Ｃ）、動き情報（Ｍ）に対して、夫々Ａ，Ｂ，Ｃの各アドレス領域（３フィールド分）を割当てる。ここでメモリ１１は、Ａ，Ｂ，Ｃの各アドレス領域につき、第１〜第３フィールドの３フィールド分のメモリ容量を持つとしてあるのは、フレーム遅延処理を考えに入れたものである。フレーム遅延を考えなければ、各アドレス領域を１フィールド分の容量としてもよい。Ａのアドレス領域として、０〜１９９番、Ｂのアドレス領域として２００〜３９９番、Ｃのアドレス領域として４００〜５９９番を割当てる。
【００４３】
前述の図６における書込みアドレス側のアドレス領域カウンタ１５３は、メモリ１１のアドレス０〜１９９のカウントを、アドレス領域カウンタ１５４は、メモリ１１のアドレス２００〜３９９のカウントを、アドレス領域カウンタ１５５は、メモリ１１のアドレス４００〜５９９のカウントを受け持つことになる。同様に読出しアドレス側のアドレス領域カウンタ１５６，１５７，１５８は、メモリ１１のアドレス０〜１９９、２００〜３９９、４００〜５９９のカウントを夫々受け持つことになる。
【００４４】
図８は、図２におけるメモリ制御回路１６，１７、並びにバッファメモリ１２Ａ〜１２Ｃ及び１３Ａ〜１３Ｃとメモリ１１間のデータ入出力の構成例を示している。
【００４５】
メモリ制御回路１６は、書込みアドレスカウンタ１６１，１６３，１６５と、読出しアドレスカウンタ１６２，１６４，１６６とで構成される。書込みアドレスカウンタ１６１，１６３，１６５は、後述（図９）の書込みエリア信号発生手段からの１２Ａ〜１２Ｃ書込みエリア信号に対応して、バッファメモリ１２Ａ〜１２Ｃの夫々の書込みアドレスをカウント出力する。
【００４６】
読出しアドレスカウンタ１６２，１６４，１６６は、前述（図６）のイネーブル信号デコーダ１５２からの１２Ａ〜１２Ｃ読出しエリア信号（Ａ（Ｗ），Ｂ（Ｗ），Ｃ（Ｗ）の各期間に対応した信号）に対応して、バッファメモリ１２Ａ〜１２Ｃの夫々の読出しアドレスをカウント出力するものである。書込み側のバッファメモリ１２Ａ〜１２Ｃには、夫々上記の書込みアドレスカウンタ１６１、１６３、１６５から書込みアドレスが供給され、上記の読出しアドレスカウンタ１６２，１６４，１６６から読出しアドレスが供給される。
【００４７】
書込み側のバッファメモリ１２Ａ〜１２Ｃには、夫々データ入力Ａ〜Ｃを入力し、上記の書込みアドレスに従って書込みが行われ、あるいは上記の読出しアドレスに従って読出しが行われる。バッファメモリ１２Ａ〜１２Ｃから上記の読出しアドレスに従って夫々読み出された各データは、セレクタ１７７によって選択される。
【００４８】
このセレクタ１７７では、読出しアドレスカウンタ１６２，１６４，１６６からの各カウント出力に対応して、バッファメモリ１２Ａ〜１２Ｃから読み出された各データを、夫々選択してメモリ１１に入力する。このときメモリ１１には、図６で述べたメモリ制御回路１５から、書込みアドレス信号が供給されていて、当該アドレス信号に従ってメモリ１１には、バッファメモリ１２Ａ〜１２Ｃから読み出されたデータが、セレクタ１７７をかいして書込まれる。
【００４９】
一方、メモリ制御回路１７は、書込みアドレスカウンタ１７１，１７３，１７５と、読出しアドレスカウンタ１７２，１７４，１７６とで構成される。書込みアドレスカウンタ１７１，１７３，１７５は、前述（図６）のイネーブル信号デコーダ１５２からの１３Ａ〜１３Ｃ書込みエリア信号（Ａ（Ｒ），Ｂ（Ｒ），Ｃ（Ｒ）の各期間に対応した信号）に対応して、バッファメモリ１３Ａ〜１３Ｃの夫々の書込みアドレスを、カウント出力するものである。
【００５０】
一方、読出しアドレスカウンタ１７２，１７４，１７６は、後述（図１０）の読出しエリア信号発生手段からの１３Ａ〜１３Ｃ読出しエリア信号に対応して、バッファメモリ１３Ａ〜１３Ｃの夫々の読出しアドレスをカウント出力する。読出し側のバッファメモリ１３Ａ〜１３Ｃには、夫々上記の書込みアドレスカウンタ１７１，１７３，１７５から書込みアドレスが供給され、上記の読出しアドレスカウンタ１７２，１７４，１７６から読出しアドレスが供給される。
【００５１】
また、読出し側のバッファメモリ１３Ａ〜１３Ｃには、夫々図６のメモリ制御回路１５からの読出しアドレス信号によって、メモリ１１から読み出されたデータＡ〜ｃが夫々入力し、上記の書込みアドレスに従って書込みが行われ、あるいは上記の読出しアドレスに従って読出しが行われ、各データ出力Ａ，Ｂ，Ｃが得られる。
【００５２】
図９は、図８に示した１２Ａ〜１２Ｃ書込みアドレスカウンタ１６１，１６３，１６５に供給する書込みエリア信号（図４（ｃ）参照）の発生手段を示すブロック図である。この書込みエリア信号発生手段は、１水平期間につき図４（ｂ）に示すバッファクロックをカウントし、１水平期間の中での位置を知るためのＨカウンタ４１と、Ｈカウンタ４１のカウント出力に基づいて、図４（ｃ）に示すような１水平期間における水平方向の１２Ａ〜１２Ｃの各書込みエリアを指定するためのＨデコーダ４２〜４４と、１垂直期間につき水平同期信号パルスをカウントし、１垂直期間の中での位置を知るためのＶカウンタ４５と、Ｖカウンタ４５のカウント出力に基づいて、１垂直期間における垂直方向の１２Ａ〜１２Ｃの各書込みエリアを指定するためのＶデコーダ４６〜４８と、Ｈデコーダ４２からの１２Ａ書込みエリア信号とＶデコーダ４６からの１２Ａ書込みエリア信号とのアンドをとり、１２Ａ書込みエリア信号として出力するアンド回路４９と、Ｈデコーダ４３からの１２Ｂ書込みエリア信号とＶデコーダ４７からの１２Ｂ書込みエリア信号とのアンドをとり、１２Ｂ書込みエリア信号として出力するアンド回路５０と、Ｈデコーダ４４からの１２Ｃ書込みエリア信号とＶデコーダ４８からの１２Ｃ書込みエリア信号とのアンドをとり、１２Ｃ書込みエリア信号として出力するアンド回路５１とを備えて構成されている。
【００５３】
また図１０は、図８に示した１３Ａ〜１３Ｃ読出しアドレスカウンタ１７２，１７４，１７６に供給する読出しエリア信号（図４（ｅ）参照）の発生手段を示すブロック図である。この読出しエリア信号発生手段は、１水平期間につき図４（ｂ）に示すバッファクロックをカウントし、１水平期間の中での位置を知るためのＨカウンタ６１と、Ｈカウンタ６１のカウント出力に基づいて、図４（ｅ）に示すような１水平期間における水平方向の１３Ａ〜１３Ｃの各読出しエリアを指定するためのＨデコーダ６２〜６４を有している。
【００５４】
更に、１垂直期間につき水平同期信号パルスをカウントし、１垂直期間の中での位置を知るためのＶカウンタ６５と、Ｖカウンタ６５のカウント出力に基づいて、１垂直期間における垂直方向の１３Ａ〜１３Ｃの各読出しエリアを指定するためのＶデコーダ６６〜６８と、Ｈデコーダ６２からの１３Ａの読出しエリア信号とＶデコーダ６６からの１３Ａの読出しエリア信号とのアンドをとり、１３Ａ読出しエリア信号として出力するアンド回路６９と、Ｈデコーダ６３からの１３Ｂ読出しエリア信号とＶデコーダ６７からの１３Ｂ読出しエリア信号とのアンドをとり、１３Ｂ読出しエリア信号として出力するアンド回路７０と、Ｈデコーダ６４からの１３Ｃ読出しエリア信号とＶデコーダ６８からの１３Ｃ読出しエリア信号とのアンドをとり、１３Ｃ読出しエリア信号として出力するアンド回路７１とを備えて構成されている。
【００５５】
以上述べた実施の形態では、図６に示したメモリ制御回路１５からの１２Ａ〜１２Ｃ読出しエリア信号、及び１３Ａ〜１３Ｃ書込みエリア信号を、夫々図８に示した読出しアドレスカウンタ１６２，１６４，１６６及び書込みアドレスカウンタ１７１，１７３，１７５に、そのまま入力する構成となっている。
【００５６】
この接続構成は、あるバッファメモリに対する書込み（Ｗ）と読出し（Ｒ）が、図１１（ａ）に示すように書込み（Ｗ）動作に対して、読出し（Ｒ）動作が常に一定時間を保って並行的に行われている（即ち、書込み（Ｗ）、読出し（Ｒ）共、１水平期間毎に一定速度で行われている）場合は問題ないが、図１１（ｂ）に示すように、書込み（Ｗ）速度に対して、読出し（Ｒ）速度が低下する（これは、前述のクロックスキューによって生じる）ことにより、書込み（Ｗ）動作が１水平期間毎に一定速度で行われているのに対して、読出し（Ｒ）動作が時間的に遅れた場合には、１水平期間内に読出し（Ｒ）が完了せず、次の水平期間に跨って読み出している最中に、新たな書込み（Ｗ）が行われてしまい、データ読出しが良好に行えないという不具合を生じる場合がある。
【００５７】
そこで、図１１（ｂ）のような不具合が生じたときには、これを検出してバッファメモリ１２Ａ〜１２Ｃに対する読出しを停止させ、またバッファメモリ１３Ａ〜１３Ｃについても同様にバッファメモリ１３Ａ〜１３Ｃに対する書込みを停止させることにより、書込み読出し動作の異常を防ぐことができる。このようなバッファメモリへの書込み読出し動作の異常を防ぐための構成例を図１２に示す。また、図１３は、図１２で設けたデータ数カウンタの動作を、図８に示したアドレスカウンタの動作と対比して示している。
【００５８】
図１２では、図６に示したメモリ制御回路１５からの１２Ａ〜１２Ｃ読出しエリア信号、及び１３Ａ〜１３Ｃ書込みエリア信号を、夫々図８に示した読出しアドレスカウンタ１６２，１６４，１６６及び書込みアドレスカウンタ１７１，１７３，１７５に供給する信号供給ライン上に、第１のスイッチ手段８４及び第２のスイッチ手段９４を設け、バッファメモリ１２Ａ〜１２Ｃまたはバッファメモリ１３Ａ〜１３Ｃの書込み読出し異常時、または書込み読出し異常の検出時には、第１のスイッチ手段８４または第２のスイッチ手段９４をオフにすることにより、１２Ａ〜１２Ｃ読出しエリア信号もしくは１３Ａ〜１３Ｃ書込みエリア信号を、図８に示した１２Ａ〜１２Ｃ読出しアドレスカウンタ１６２，１６４，１６６、または１３Ａ〜１３Ｃ書込みアドレスカウンタ１７１，１７３，１７５に供給するのを、遮断できるように構成している。
【００５９】
このバッファメモリ１２Ａ〜１２Ｃの各々の書込み読出し動作の異常を検出するために、書込みデータ数カウンタ１６１−１、１６３−１、１６５−１、及び読出しデータ数カウンタ１６２−１、１６４−１、１６６−１を設けている。また同様に、バッファメモリ１３Ａ〜１３Ｃの各々の読出し書込み動作の異常を検出するために、書込みデータ数カウンタ１７１−１、１７３−１、１７５−１、及び読出しデータ数カウンタ１７２−１、１７４−１、１７６−１を設けている。
【００６０】
まず、バッファメモリ１２Ａ〜１２Ｃの各々の書込み読出し動作の異常検出、及び読出し動作の中止について説明する。この書込みデータ数カウンタ１６１−１、１６３−１、１６５−１は、夫々図９に示した書込みエリア信号発生手段からの１２Ａ〜１２Ｃ書込みエリア信号の立上りでカウント動作を開始し、図１３に示すように１フィールド期間におけるバッファメモリ１２Ａ〜１２Ｃの夫々の書込みデータアクセス数をカウントして出力する。
【００６１】
前記読出し数カウンタ１６２−１，１６４−１，１６６−１は、夫々図６に示したイネーブル信号デコーダ１５２からの１２Ａ〜１２Ｃ読出しエリア信号の各立上りでカウント動作を開始し、図１３のように１フィールド期間におけるバッファメモリ１２Ａ〜１２Ｃの夫々の読出しデータアクセス数をカウントして出力する。
【００６２】
そして減算器８１では、書込みデータ数カウンタ１６１−１のカウンタ出力と、読出しデータ数カウンタ１６２−１のカウンタ出力との差分をとり、減算器８２では、書込みデータ数カウンタ１６３−１のカウンタ出力と、読出しデータ数カウンタ１６４−１のカウンタ出力との差分をとり、減算器８３では、書込みデータ数カウンタ１６５−１のカウンタ出力と、読出しデータ数カウンタ１６６−１のカウンタ出力との差分をとる。
【００６３】
バッファメモリ１２Ａ〜１２Ｃの各々の読出し書込み動作が、図１１（ａ）のように正常に行われている場合には、減算器８１〜８３の各々の１フィールド期間での差分値は、略一定となるが、バッファメモリ１２Ａ〜１２Ｃの各々の読出し書込み動作が、図１１（ｂ）のように異常な場合には、減算器８１〜８３の各々の１フィールド期間での差分値（絶対値）は、前記一定値から大きく変化した値となる。
【００６４】
第１のスイッチ手段８４は、減算器８１〜８３の各々からの１フィールド期間での差分値の変化が許容範囲内にあるか否かで、オンまたはオフするようになっていて、減算器８１〜８３の各差分出力が許容範囲を外れた場合に、１２Ａ〜１２Ｃ読出しエリア信号の各々の信号供給ラインを遮断（オフ）して、前記読出しアドレスカウンタ１６２，１６４，１６６（図８参照）の各々の動作が行えないようにすることにより、バッファメモリ１２Ａ〜１２Ｃ各々の読出し動作を停止させることができる。
【００６５】
次に、バッファメモリ１３Ａ〜１３Ｃの各々の書込み読出し動作の異常検出、及び書込み動作の中止について説明する。書込みデータ数カウンタ１７１−１，１７３−１，１７５−１は、夫々図６に示したイネーブル信号デコーダ１５２からの１３Ａ〜１３Ｃ書込みエリア信号の立上りでカウント動作を開始し、図１３に示すように１フィールド期間における各バッファメモリ１３Ａ〜１３Ｃの夫々の書込みデータアクセス数をカウントして出力する。また読出しデータ数カウンタ１７２−１，１７４−１，１７６−１は、夫々図１０に示した読出しエリア信号発生手段からの１３Ａ〜１３Ｃ読出しエリア信号の各立上りでカウント動作を開始し、図１３のように１フィールド期間におけるバッファメモリ１３Ａ〜１３Ｃの夫々の読出しデータアクセス数をカウントして出力する。
【００６６】
そして減算器９１では、書込みデータ数カウンタ１７１−１のカウンタ出力と、読出しデータ数カウンタ１７２−１のカウンタ出力との差分をとり、減算器９２では、書込みデータ数カウンタ１７３−１のカウンタ出力と、読出しデータ数カウンタ１７４−１のカウンタ出力との差分をとり、減算器９３では、書込みデータ数カウンタ１７５−１のカウンタ出力と、読出しデータ数カウンタ１７６−１のカウンタ出力との差分をとる。
【００６７】
バッファメモリ１３Ａ〜１３Ｃの各々の書込み読出し動作が、図１１（ａ）のように正常に行われている場合には、減算器９１〜９３の各々の１フィールド期間での差分値は、略一定値となるが、バッファメモリ１３Ａ〜１３Ｃの各々の書込み読出し動作が、図１１（ｂ）のように異常な場合には、減算器９１〜９３の各々の１フィールド期間での差分値（絶対値）は、前記一定値から大きく変化した値となる。
【００６８】
また第２のスイッチ手段は、減算器９１〜９３の各々からの１フィールド期間での差分値の変化が許容範囲内にあるか否かで、オンまたはオフするようになっていて、減算器９１〜９３の各差分出力が許容範囲を外れた場合に、１３Ａ〜１３Ｃ読出しエリア信号の各々の信号供給ラインを遮断（オフ）して、書込みアドレスカウンタ１７１，１７３，１７５（図８参照）の各々の動作が行えないようにすることにより、バッファメモリ１３Ａ〜１３Ｃの各々の書込み動作を停止させることができる。
【００６９】
図１２に示す構成により、バッファメモリ１２Ａ〜１２Ｃ、またはバッファメモリ１３Ａ〜１３Ｃに書込み読出し異常が発生した時は、これを検出してバッファメモリ１２Ａ〜１２Ｃに対する読出しを停止し、または同様にバッファメモリ１３Ａ〜１３Ｃに対する書込みを停止させることにより、バッファメモリに対する書込み読出し動作が異常のままで推移してしまうのを防ぐことができる。
【００７０】
以上述べた画像記憶装置１０によれば、第１のメモリ手段としては、画像データの数に応じた数フィールド分の１つの大容量メモリを使用し、第２、第３のメモリ手段としては、各々の画像データにつきラインメモリ以下の小容量のメモリを使用できるので、一度に扱う画像データの種類数が増えても、大容量の１つのメモリチップで構成でき、回路規模の小型化、コストの低減化を図ることができる。
【００７１】
従ってこの場合には、一度に扱う画像データの種類数が増えれば増えるほど、より有用となるものである。更にメモリ手段は、第２、第３のメモリ手段の書込みと読出しを非同期で行う場合に、複数種類の画像データの書込み読出しのアクセスを、１サイクル期間内で時分割して行い、１水平期間内においてアクセスのサイクル期間を所定数（例えば７サイクル）期間設定すると共に、アクセスのサイクル期間以外に少なく共１つのサイクル期間を設けることにより、１水平期間内でデータの書込み速度と読出し速度間にズレが生じたときに、これを吸収することができる。
【００７２】
また図１４は、他の実施の形態の画像記憶装置を示すブロック図である。ここで図示する画像記憶装置１０Ａが、図１の画像記憶装置１０と異なる点は、複数の第３のメモリ手段（１３，１８，１９…）を設けたことである。
【００７３】
即ち、読出し側のバッファメモリ手段を増やすことによって、第１のメモリ手段１１から同じデータ（これは、複数種類の画像データを１組のデータとしたとき、複数組の同じデータを意味する）を、複数の第３のメモリ手段（１３，１８，１９…）に格納しておき、これらの複数のメモリ手段（１３，１８１９…）から同じデータを異なったタイミング、換言すれば、異なった水平、垂直位相で読み出して、図示しない表示装置の画面上に表示することが可能である。このときメモリ制御手段１４Ａは、読出しエリア信号（図４（ｅ）、または図５（ｅ）参照）を複数組作成して、同じデータを複数の第３のメモリ手段（１３，１８，１９…）から異なった水平、垂直タイミングで読み出す制御を行う。
【００７４】
図１５は、図１４の装置を用いて表示装置の画面上に、同じデータを異なった水平、垂直位相で表示した例を示している。図中の符号２００は、水平、垂直同期信号に対して正規の水平、垂直位相関係で、第３のメモリ手段（１３，１８，１９…）に書込まれた画面位置を示しており、Ｗは書込みの始点を示している。この表示画面上の位置２００に対して、第３のメモリ手段１３，１８から同じデータを読み出してくる水平、垂直タイミングを変えたものが、符号２０１，２０２に示す画面である。またＲ１，Ｒ２は、各画面２０１，２０２の読出し始点を示している。
【００７５】
次に、図８のバッファメモリ１２Ａ〜１２Ｃを一つのチップで、またバッファメモリ１３Ａ〜１３Ｃを一つのチップで、夫々バッファメモリとして構成した本発明の主体をなす回路構成例を図１６に示す。
【００７６】
ここで、メモリ制御回路１６は、図８の場合と同様に書込みアドレスカウンタ１６１、１６３、１６５と、読出しアドレスカウンタ１６２、１６４、１６６とで構成される。またメモリ制御回路１７は、これも図８の場合と同様に、書込みアドレスカウンタ１７１，１７３，１７５と、読出しアドレスカウンタ１７２，１７４，１７６とで構成される。
【００７７】
メモリ１１の書込みデータまたは読出しデータは、バッファメモリ１２，１３に一旦蓄えられる。図８では３つのバッファメモリ、即ち、書込み側のバッファメモリ１２Ａ〜１２Ｃ、及び読出し側のバッファメモリ１３Ａ〜１３Ｃの夫々で、３種類のデータを蓄えて処理していたが、図１６の場合には、この３つのバッファメモリ１２Ａ〜１２Ｃ、並びに１３Ａ〜１３Ｃを、夫々一つに纏めた単一のチップ構成からなるバッファメモリ１２並びに１３で構成している。
【００７８】
このために、単一のバッファメモリ１２，１３は、３種類のデータを蓄えるために、図１７に示すように３つの領域にメモリ１２，１３を分割している。上記書込みアドレスカウンタ１６１，１６３，１６５、並びに１７１，１７３，１７５、及び読出しアドレスカウンタ１６２，１６４，１６６、並びに１７２，１７４，１７６は、図１７のバッファメモリアドレスマップに示すアドレス範囲をカウントする。例えば、アドレス０〜９９までの領域にデータＡを書込みアドレスカウンタ１６１，１６３，１６５と、読出しアドレスカウンタ１６２，１６４，１６６の夫々のアドレスで制御される。同様にアドレス１００〜１９９にはデータＢが、アドレス２００〜２９９にはデータＣが格納される。それ以外の動作は図８のカウンタと同様な動作となる。
【００７９】
この書込みアドレスカウンタ１６１，１６３，１６５の出力をセレクタ回路３００に入力し、カウンタ３０１の出力により、この書込みアドレスカウンタ１６１，１６３，１６５の何れかの出力を選択している。このカウンタ３０１のカウント動作は、上記書込みアドレスカウンタ１６１，１６３，１６５の動作速度の４倍の速度で動作し、書込みアドレスカウンタ１６１，１６３，１６５が１つカウントアップする時間に、カウンタ回路３０１は４つカウントアップする。尚、カウンタ３０１は、（０）〜（３）までカウント動作をするものとする。
【００８０】
従って、カウンタ３０１の出力が（０）の時に、書込みアドレスカウンタ１６１の出力を選択し、同様にカウンタ３０１の出力が（１）の時に、書込みアドレスカウンタ１６３の出力を、カウンタ３０１の出力が（２）の時に、書込みアドレスカウンタ１６５に出力を選択するようにすることで、バッファメモリ１２には、時分割で書込みアドレスを与えることができる。
【００８１】
同様に、このカウンタ３０１で選択動作を行うセレクタ回路３０２が設けられ、このセレクタ回路３０２の入力にデータ入力Ａ〜Ｃが供給され、セレクタ回路３０２で選択されたデータＡ〜Ｃは、バッファメモリ１２に供給される。このセレクタ回路３０２は、カウンタ３０１の出力が（０）の時にデータ入力Ａを、カウンタ３０１の出力が（１）の時にデータ入力Ｂを、カウンタ３０１の出力が（２）の時にデータ入力Ｃを選択することで、バッファメモリ１２に時分割で、３種類のデータを入力することが可能となる。
【００８２】
一方、読出しアドレスカウンタ１６２，１６４，１６６の出力は、セレクタ回路３０３に入力されている。上記読出しアドレスカウンタ１６２，１６４，１６６は、同時にカウント動作をすることはなく、必ずどれか一つがカウント動作をしている場合には、他の２つのカウンタは休止している。このセレクタ回路３０３では、カウント動作している読出しアドレスカウンタ１６２，１６４，１６６の出力を選択し、セレクタ回路３０３の出力は、バッファメモリ１２の読出しアドレスとなる。従って、バッファメモリ１２の読出しデータは、３種類のデータが時分割で出力され、メモリ１１に書込まれる。
【００８３】
以上では、書込み側のバッファメモリ１２の制御動作について説明したが、同様に読出し側のバッファメモリ１３の制御動作について説明する。即ち、書込みアドレスカウンタ１７１，１７３，１７５の出力は、セレクタ回路３０４に入力されている。上記書込みアドレスカウンタ１７１，１７３，１７５は、同時にカウント動作をすることはなく、必ずどれか一つがカウント動作をしている場合には、他の２つのカウンタは休止している。セレクタ回路３０４では、カウント動作をしているカウンタの出力を選択し、セレクタ回路３０４の出力は、バッファメモリ１３の書込みアドレスとなる。従って、メモリ１１から読み出された３種類の時分割されたデータが、バッファメモリ１３に書込まれる。
【００８４】
一方、読出しアドレスカウンタ１７２，１７４，１７６の出力は、セレクタ回路３０５に入力し、カウンタ３０６の出力により選択している。カウンタ３０６のカウント動作は、上記読出しアドレスカウンタ１７２，１７４，１７６の動作速度の４倍の速度で動作し、読出しアドレスカウンタ１７２，１７４，１７６が１つカウントアップする時間に、カウンタ回路３０６は４つカウントアップする。尚、カウンタ３０６は、（０）〜（３）までカウント動作をするものとする。
【００８５】
従って、カウンタ３０６の出力が（０）の時に、読出しアドレスカウンタ１７２の出力を選択し、同様にカウンタ３０６の出力が（１）の時に、読出しアドレスカウンタ１７４の出力を、カウンタ３０６の出力が（２）の時に、読出しアドレスカウンタ１７６の出力を選択するようにすることで、バッファメモリ１３には、時分割で読出しアドレスを与えることができる。
【００８６】
このバッファメモリ１３からの出力は、カウンタ３０６のカウンタ出力をデコード化するデコード回路３１３によって得られる切換え信号によって制御されるラッチ回路３０７，３０８，３０９でラッチされる。即ち、ラッチ回路３０７は、カウンタ３０６の出力が（０）の時にデータ入力Ａを、ラッチ回路３０８は、カウンタ３０６の出力が（１）の時にデータ入力Ｂを、ラッチ回路３０９は、カウンタ３０６の出力が（２）のときにデータ入力Ｃを夫々ラッチする。そして同様に、デコード回路３０７によって制御されるラッチ回路３１０，３１１，３１２は、夫々カウンタ３０６の出力が（３）の時にラッチ回路３０７，３０８，３０９のデータをラッチし、同時に出力する。
【００８７】
このように、図１６に示す回路で構成することにより、メモリ１１の周辺に配置される多数のバッファメモリ１２Ａ〜１２Ｃ、１３Ａ〜１３Ｃを、少数のバッファメモリ１２，１３で構成することができ、メモリの使用個数を減らすことができるので、ＩＣ化に適した回路構成を達成することができる。このバッファメモリ１２Ａ〜１２Ｃ、１３Ａ〜１３Ｃを削減することで、基板の占有スペースも削減できるばかりでなく、バッファメモリ１２Ａ〜１２Ｃ、１３Ａ〜１３Ｃへの配線長が長くなると、配線のインダクタやキャパシタ成分等が変化し、クロックのタイミングが遅延されてしまうおそれがある。このために、多数のバッファメモリ１２Ａ〜１２Ｃ，１３Ａ〜１３Ｃを使用していると、これら個々のバッファメモリ１２Ａ〜１２Ｃ，１３Ａ〜１３Ｃ間で、このタイミングにバラツキを生じるおそれがあり、万一バラツキが発生した場合には、個々に設計・製造対応で調整するのが非常に困難となるが、この使用個数を大幅に減少させて少量のバッファメモリ１２，１３で構成することによって、例えバラツキが発生したような事態においても個々の対応が非常に採り易く、このために設計・製造の効率化にも寄与することができる。
【００８８】
尚、以上の実施の形態では、データ入力Ａ，Ｂ，Ｃとして３種類の画像データを入力する場合について説明したが、本発明はこれに限定されないことは勿論であり、例えばメモリ１１として、３種類以上で各３フィールド分以上の大容量メモリを使用すれば、フレーム遅延処理をも考慮に入れて、非常に多種類の画像データの書込み読出しを時分割的におこなうことができ、画像記憶装置としての回路規模を小型化できると共に、経済的にも有利である。
【００８９】
【発明の効果】
以上述べたように本発明によれば、複数種類の画像データの読み書きに大容量メモリを使用し、当該メモリを時分割でアクセスする構成としたので、回路規模の小型化を実現し、且つコスト的にも有利な画像記憶装置を実現することが可能となるばかりでなく、基板上での占有面積の減少が図られ、またメモリ手段の設計・製造での個々の対応が採り易く構成することが可能なので、設計・製造の効率化にも寄与することが期待されるものである。
【図面の簡単な説明】
【図１】本発明の実施の形態をとる基本的構成の画像記憶装置を示すブロック図。
【図２】図１の画像記憶装置のより具体的な構成を示すブロック図。
【図３】大容量メモリ１１への書込み読出し動作のタイミングを示す図。
【図４】バッファメモリ１２Ａ〜１２Ｃへのデータ書込み動作と、バッファメモリ１３Ａ〜１３Ｃからのデータ読出し動作とを同期して行う場合のタイミングを示す図。
【図５】バッファメモリ１２Ａ〜１２Ｃへのデータ書込み動作と、バッファメモリ１３Ａ〜１３Ｃからのデータ読出し動作とを非同期で行う場合のタイミングを示す図。
【図６】図２におけるメモリ制御回路１５の構成を示すブロック図。
【図７】大容量メモリ１１のアドレスマップを示す図。
【図８】図２におけるメモリ制御回路１６，１７の構成例、並びにバッファメモリ１２Ａ〜１２Ｃ及び１３Ａ〜１３Ｃとメモリ１１間のデータ入出力の構成例を示すブロック図。
【図９】図８に示した１２Ａ〜１２Ｃ書込みアドレスカウンタ１６１，１６３，１６５に供給する書込みエリア信号の発生手段を示すブロック図。
【図１０】図８に示した１３Ａ〜１３Ｃ読出しアドレスカウンタ１７２，１７４，１７６に供給する読出しエリア信号の発生手段を示すブロック図。
【図１１】書込み（Ｗ）速度に対して読出し（Ｒ）速度が低下した場合に生ずる不具合点を説明する図。
【図１２】図１１に述べた不具合点を防ぐためのメモリ制御回路１５〜１７間の別の構成を示すブロック図。
【図１３】図１２に示すデータ数カウンタの動作を、図８に示したアドレスカウンタの動作と対比して示す説明図。
【図１４】本発明の画像記憶装置の別形態を示すブロック図。
【図１５】図１４の装置を用いて表示装置の画面上に、同じデータを異なった水平、垂直位相で表示した例を示す図。
【図１６】図８に示すバッファメモリ１２Ａ〜１２Ｃと１３Ａ〜１３Ｃを、夫々１つのメモリチップで構成した場合を示すブロック図。
【図１７】図１６に示すバッファメモリ１２，１３のアドレスマップを示す説明図。
【図１８】従来の画像記憶装置を示すブロック図。
【符号の説明】
１０，１０Ａ：画像記憶装置
１１：第１のメモリ手段（大容量メモリ）
１２：第２のメモリ手段（バッファメモリ）
１２Ａ，１２Ｂ，１２Ｃ：バッファメモリ
１３：第３のメモリ手段（バッファメモリ）
１３Ａ，１３Ｂ，１３Ｃ：バッファメモリ
１４，１４Ａ：メモリ制御手段
１５，１６，１７：メモリ制御回路
２１，２２，２３：データ入力端子
３１，３２，３３，３４，３５，３６，３７，３８，３９：データ出力端子
３００，３０２，３０３，３０４，３０５：セレクタ回路
３０１，３０６：カウンタ
３０７，３０８，３０９，３１０，３１１，３１２：ラッチ回路
【図１】
0003764622.tif 000002
【図２】
0003764622.tif 000003
【図３】
0003764622.tif 000004
【図４】
0003764622.tif 000005
【図５】
0003764622.tif 000006
【図６】
0003764622.tif 000007
【図７】
0003764622.tif 000008
【図８】
0003764622.tif 000009
【図９】
0003764622.tif 000010
【図１０】
0003764622.tif 000011
【図１１】
0003764622.tif 000012
【図１２】
0003764622.tif 000013
【図１３】
0003764622.tif 000014
【図１４】
0003764622.tif 000015
【図１５】
0003764622.tif 000016
【図１６】
0003764622.tif 000017
【図１７】
0003764622.tif 000018
【図１８】
0003764622.tif 000019