(57)【特許請求の範囲】
【請求項１】
ｎ（ｎは２以上の整数）選択期間の幅を有するデータ信号をｎ選択期間の周期を有するクロックに同期してシフトさせて走査電極の数と同数のシフト信号を出力するｎ個のシフトレジスタと、
上記シフトレジスタの１個あたりに上記シフト信号と同数設けられ、選択電圧印加期間を決定するための一定周期のｎ個のセレクト信号のうちの１つと上記シフト信号との論理積をとる第１論理積出力手段と、
上記各シフトレジスタからの出力順位が同じシフト信号に基づく論理積同士の論理和をとる第１論理和出力手段とを備えており、
上記クロックおよびセレクト信号が上記各シフトレジスタ毎に１選択期間ずつずれた位相で入力されることを特徴とするマトリクス型表示装置の駆動回路。
【請求項２】
上記シフトレジスタの１個あたりに上記シフト信号と同数設けられ、消去電圧印加期間を決定するための一定周期のｎ個のブランク信号のうちの１つと上記シフト信号との論理積をとる第２論理積出力手段と、
上記各シフトレジスタからの出力順位が同じシフト信号に基づく上記第２論理積出力手段からの論理積同士の論理和をとる第２論理和出力手段とを備えており、
上記ブランク信号は、有意となる期間が上記セレクト信号と重複しないように入力され、かつ上記各シフトレジスタ毎に１選択期間ずつずれた位相で入力されることを特徴とする請求項１に記載のマトリクス型表示装置の駆動回路。
【請求項３】
ｎ（ｎは２以上の整数）選択期間の幅を有する選択用データ信号をｎ選択期間の周期を有するクロックに同期してシフトさせて走査電極の数と同数の選択用シフト信号を出力するｎ個の選択用シフトレジスタと、
上記データ信号と同じ幅で異なる情報を有する消去用データ信号を上記選択用シフトレジスタと同様にしてシフトさせて消去用シフト信号を出力するｎ個の消去用シフトレジスタと、
上記選択用および消去用シフトレジスタの１組あたりに上記選択用シフト信号と同数設けられ、選択電圧印加期間を決定するための一定周期のｎ個のセレクト信号のうちの１つと上記選択用シフト信号との論理積をとる第１論理積出力手段と、
上記選択用および消去用シフトレジスタの１組あたりに上記消去用シフト信号と同数設けられ、消去電圧印加期間を決定するための一定周期のｎ個のブランク信号のうちの１つと上記消去用シフト信号との論理積をとる第２論理積出力手段と、
上記選択用シフトレジスタからの出力順位が同じ選択用シフト信号に基づく上記第１論理積出力手段からの論理積同士の論理和をとる第１論理和出力手段と、
上記消去用シフトレジスタからの出力順位が同じ消去用シフト信号に基づく上記第２論理積出力手段からの論理積同士の論理和をとる第２論理和出力手段とを備えており、
上記ブランク信号は、有意となる期間が上記セレクト信号と重複しないように入力され、上記クロック、セレクト信号およびブランク信号は、上記各組の選択用および消去用シフトレジスタ毎に１選択期間ずつずれた位相で入力されることを特徴とするマトリクス型表示装置の駆動回路。
【請求項４】
ｎ（ｎは２以上の整数）選択期間の整数倍の幅を有し２種類の情報を有するデータ信号をｎ選択期間の周期を有するクロックに同期してシフトさせて走査電極の数と同数のシフト信号を出力するｎ個のシフトレジスタと、
上記シフトレジスタの１個あたりに上記シフト信号と同数設けられ、選択電圧印加期間を決定するための一定周期のｎ個のセレクト信号のうちの１つと上記シフト信号と上記データ信号に含まれる情報を識別する識別信号との論理積をとる第１論理積出力手段と、
上記シフトレジスタの１個あたりにシフト信号と同数設けられ、消去電圧印加期間を決定するための一定周期のｎ個のブランク信号のうちの１つと上記シフト信号と上記識別信号との論理積をとる第２論理積出力手段と、
上記識別信号の入力状態を、各順位の上記第１および第２論理積出力手段の間で互いに否定となるようにし、かつ上記第１および第２論理積出力手段の奇数順位と偶数順位との間でも互いに否定となるようにする否定入力手段と、
上記シフトレジスタからの出力順位が同じシフト信号に基づく上記第１論理積出力手段からの論理積同士の論理和をとる第１論理和出力手段と、
上記シフトレジスタからの出力順位が同じシフト信号に基づく上記第２論理積出力手段からの論理積同士の論理和をとる第２論理和出力手段とを備えており、
上記クロック、セレクト信号およびブランク信号が上記各シフトレジスタ毎に１選択期間ずつずれた位相で入力される一方、上記識別信号は、上記データ信号の幅がｎの偶数倍であるときに２ｎ選択期間分の周期を有し、上記データ信号の幅がｎの奇数倍であれば３ｎ選択選択期間分の周期を有するクロックであることを特徴とするマトリクス型表示装置の駆動回路。
【請求項５】
クロックの２周期以上の幅を有する選択用データ信号をクロックに同期してシフトさせて走査電極の数と同数の選択用シフト信号を出力する選択用シフトレジスタと、
上記選択用シフトレジスタの隣り合う３つの出力から出力された上記選択用シフト信号の論理積をとる第１論理積出力手段と、
上記３つの選択用シフト信号のうち出力順位が第１および第２の選択用シフト信号と隣り合う３本の走査電極のうちの１本の特定の走査電極に最初に選択電圧を印加するときに選択電圧印加期間を決定するための一定周期の第１セレクト信号との論理積をとる第２論理積出力手段と、
上記３つの選択用シフト信号のうち出力順位が第２および第３となる選択用シフト信号と上記特定の走査電極に最後に選択電圧を印加するときに選択電圧印加期間を決定するための一定周期の第２セレクト信号との論理積をとる第３論理積出力手段と、
上記第１ないし第３論理積出力手段からの論理積同士の論理和をとる第１論理和出力手段とを備えていることを特徴とするマトリクス型表示装置の駆動回路。
【請求項６】
上記クロックの２周期以上の幅を有し、上記選択用データ信号と位相の異なる消去用データ信号をクロックに同期してシフトさせて走査電極の数と同数の消去用シフト信号を出力する消去用シフトレジスタと、
上記消去用シフトレジスタの隣り合う３つの出力から出力された上記消去用シフト信号の論理積をとる第４論理積出力手段と、
上記３つの消去用シフト信号のうち出力順位が第１および第２の消去用シフト信号と上記特定の走査電極に最初に消去電圧を印加するときに消去電圧印加期間を決定するための一定周期の第１ブランク信号との論理積をとる第５論理積出力手段と、
上記３つの消去用シフト信号のうち出力順位が第２および第３の消去用シフト信号と上記特定の走査電極に最後に消去電圧を印加するときに消去電圧印加期間を決定するための一定周期の第２ブランク信号との論理積をとる第６論理積出力手段と、
上記第４ないし第６論理積出力手段からの論理積同士の論理和をとる第２論理和出力手段とをさらに備えていることを特徴とする請求項５に記載のマトリクス型表示装置の駆動回路。
【請求項７】
上記第１および第２論理和出力手段からの論理和に基づいていずれか１つのみ有意となる３つの信号を出力する信号出力手段と、
上記３つの信号のそれぞれによりＯＮ／ＯＦＦが制御され、上記信号が有意のときＯＮすることにより選択電圧、非選択電圧および消去電圧を個別に上記走査電極に印加する選択電圧用スイッチ、非選択電圧用スイッチおよび消去電圧用スイッチとをさらに備えていることを特徴とする請求項２、３、４または６に記載のマトリクス型表示装置の駆動回路。
【請求項８】
上記選択電圧用スイッチに与えられる上記信号が有意であるときに、上記選択電圧用スイッチをＯＦＦさせるＯＦＦ手段をさらに備えていることを特徴とする請求項７に記載のマトリクス型表示装置の駆動回路。
【請求項９】
上記消去電圧用スイッチに与えられる上記信号が有意であるときに、上記消去電圧用スイッチをＯＦＦさせるＯＦＦ手段をさらに備えていることを特徴とする請求項７に記載のマトリクス型表示装置の駆動回路。
【請求項１０】
反転入力端子に入力される上記第１および第２論理和出力手段からのそれぞれの論理和に基づく電圧の和と非反転入力端子に入力される基準電圧との差を所定の増幅度で増幅する反転増幅器をさらに備えていることを特徴とする請求項２、３、４または６に記載のマトリクス型表示装置の駆動回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、強誘電性液晶表示装置のようにメモリ性を有するマトリクス型表示装置において表示パネルを駆動する駆動回路に関するものである。
【０００２】
【従来の技術】
メモリ性を有するマトリクス型表示装置は、特開平５−１０７５２１号公報に開示されている相転移形液晶表示装置の他に、特開平３−２０７１５号公報に開示されている強誘電性液晶表示装置、特開平６−４３８２９号公報に開示されているプラズマ表示装置などがある。
【０００３】
一般に、マトリクス型表示装置には、共通して、走査電極毎に独立した選択期間が必要となるので同時に複数の走査電極を選択することができないという特徴がある。また、上記の各マトリクス型表示装置においては、走査電極に印加する電圧を次のように変化させて表示を行っている。まず、画素の表示状態を決める選択電圧を印加した後、画素の表示状態を保持するための保持電圧を印加し、最後に画素の表示状態を消去するための消去電圧を印加する。または、保持電圧の印加を停止することによっても画素の表示状態が消去される。
【０００４】
このような表示装置の階調表示を実現するためには、例えば、特開昭６３−２２６１７８号公報に開示されている走査方法が用いられる。以下、この走査方法を図１４を用いて説明する。
【０００５】
図１４は、１５本の走査電極Ｌ1 〜Ｌ15から構成されたマトリクス型表示装置の走査方法を模式的に示している。走査電極Ｌ1 〜Ｌ15は、図１４において最上段に付された１から６０までの数字（選択期間を表す）の順に選択されるようになっている。また、それぞれのブロックには、走査電極Ｌ1 〜Ｌ15上の画素に与えるべきデータのｂｉｔ番号が付記されている。
【０００６】
この例では、４ｂｉｔで構成されるデータの各ｂｉｔが、各選択期間において、選択電圧が印加されることにより指定された走査電極Ｌi 上の画素各に付与される。これにより、第１から第４までの各選択期間に、それぞれ、走査電極Ｌ15上の画素が第４ｂｉｔを表示し、走査電極Ｌ1 上の画素が第１ｂｉｔを表示し、走査電極Ｌ3 上の画素が第２ｂｉｔを表示し、走査電極Ｌ7 上の画素が第３ｂｉｔを表示する。
【０００７】
なお、図１４において、各選択期間でｂｉｔ番号が付記されていない走査電極Ｌi には非選択電圧が印加されている。
【０００８】
このように、上記の走査方法では、時間分割で走査を行うことにより階調表示を可能にしている。
【０００９】
ここで、上記の走査方法が適用される強誘電性液晶表示装置（以降、ＦＬＣＤと称する）の一般的な構成について説明する。このＦＬＣＤは、図１５に示すような液晶パネル６１を有している。この液晶パネル６１は、互いに対向する２枚の透光性の例えばガラスからなる基板６２・６３を備えている。
【００１０】
基板６２の表面には、例えばインジウム錫酸化物（以降、ＩＴＯと称する）からなる複数の透明な信号電極Ｓ…が互いに平行に配置されている。これらの信号電極Ｓ…は、例えば酸化シリコン（SiO2）からなる透明な絶縁膜６４により被覆されている。
【００１１】
一方、基板６３の表面には、例えばＩＴＯからなる複数の透明な走査電極Ｌ…が信号電極Ｓ…と直交するように互いに平行に配置されている。これらの走査電極Ｌ…は、絶縁膜６４と同じ材料からなる透明な絶縁膜６５で被覆されている。
【００１２】
上記の絶縁膜６４・６５上には、ラビング処理などの一軸配向処理が施された配向膜６６・６７がそれぞれ形成されている。配向膜６６・６７としては、ポリビニルアルコール等が用いられる。
【００１３】
強誘電性液晶６８は、配向膜６６・６７が対向するように、封止剤６９で貼り合わされたガラス基板６２・６３の間の空間内に充填されて液晶層を形成している。強誘電性液晶６８は、封止剤６９に設けられた図示しない注入口から注入され、その注入口が封止されることにより封入される。
【００１４】
基板６２・６３は、さらに偏光軸が互いに直交するように配置された２枚の偏光板７０・７１で挟まれている。
【００１５】
図１６に示すように、走査電極Ｌ…（Ｌ0 〜ＬF ）は走査ドライバ８１に接続され、信号電極Ｓ…（Ｓ0 〜ＳF ）は信号ドライバ８２に接続されている。
【００１６】
走査ドライバ８１では、１ｂｉｔの走査信号ＹＩが、クロックＣＫに基づいてシフトレジスタ８１ａにより転送され、シフトレジスタ８１ａの各出力段から出力される。アナログスイッチアレイ８１ｂは、シフトレジスタ８１ａから出力される信号がハイレベルであるかローレベルであるかに応じて、走査電極Ｌi に選択電圧ＶC1を印加するか走査電極Ｌk （ｋ≠ｉ）に非選択電圧ＶC0を印加するかを選択する。
【００１７】
信号ドライバ８２では、データ信号ＸＩが、クロックＣＫに基づいてシフトレジスタ８２ａにより転送され、シフトレジスタ８２ａの各出力段から出力される。シフトレジスタ８２ａから出力される信号は、さらに負論理のラッチパルスＬＰに同期してラッチ８２ｂで保持される。アナログスイッチアレイ８２ｃは、ラッチ８２ｂに保持された値がハイレベルであるかローレベルであるかに応じて、信号電極Ｓi にアクティブ電圧ＶS1を印加するか信号電極Ｓk （ｋ≠ｊ）にノンアクティブ電圧ＶS0を印加するかを選択する。
【００１８】
上記のように構成されるＦＬＣＤでは、走査電極Ｌと信号電極Ｓとが交差する部分が画素となっている。そして、各画素の点灯および非点灯により、液晶パネル６１の全体で表示が行われる。
【００１９】
図１７（ｂ）に示すように、上記の画素に含まれる液晶分子９１は、その長軸方向と垂直に自発分極ＰS を有している。この液晶分子９１は、走査電極Ｌへの印加電圧と信号電極Ｓへの印加電圧との電位差により発生する電界Ｅおよび自発分極ＰS のベクトル積に比例した力を受けて、２倍のチルト角２θの頂角を持った円錐９２の表面上を移動する。
【００２０】
また、液晶分子９１は、図１７（ａ）に示すように、電界Ｅにより軸９３まで移動させられると位置Ｐ1 で安定した状態になり、電界Ｅにより軸９４まで移動させられると位置Ｐ2 で安定した状態になる。このように、液晶分子９１は、２つの安定した状態をとるという性質を備えている。
【００２１】
さらに、液晶分子９１が電界Ｅにより動かされても、位置Ｐ1 ・Ｐ2 が変化しない限り、元の安定した状態へ戻ろうとする復元力が液晶分子９１に働く。
【００２２】
そこで、図１５に示す偏光板７０・７１の一方の偏光軸を、軸９３・９４のいずれかと一致させることにより、２つの表示状態を得ることができる。すなわち、一方の安定状態にある液晶分子９１を有する画素が明るい表示状態となり、他方の安定状態にある液晶分子９１を有する画素が暗い表示状態となる。
【００２３】
液晶分子９１には、前記の電界Ｅによる力の他に分子長軸の方向と分子短軸の方向との誘電率の差である誘電異方性Δεおよび電界Ｅの二乗の積に比例した力が働く。したがって、液晶分子９１に働く力Ｆは、次式により表される。
【００２４】
Ｆ＝Ｋ0 ×ＰS ×Ｅ＋Ｋ1 ×Δε×Ｅ2 
なお、上式において、Ｋ0 およびＫ1 は定数である。
【００２５】
このため、誘電率異方性Δεが負のＦＬＣ材料が封入された液晶パネル６１では、電界Ｅが増加すれば、ある電界Ｅmin で自発分極ＰS による力の増加より誘電異方性Δεが負であることの効果による力の増加が大きくなり、液晶分子９１に働く力は、その電界Ｅmin で最大となる。また、メモリパルス幅は、液晶分子９１に働く力に逆比例すると考えられるから、その電界Ｅmin で最小となる。
【００２６】
この現象を利用したＦＬＣＤの駆動方法として、例えばＦＬＣ国際会議（１９９１）でDefence Research Agency から"The JOERS/Alvey Ferroelectric Multiplexing Scheme" として発表されたJOERS/Alvey 駆動法（以降、Ｊ／Ａ駆動法と称する）がある。図１８にその論文で示されているＢＤＨ社製のＦＬＣ材料であるＳＣＥ８の電圧−メモリパルス幅の特性を示す。
【００２７】
図１８において○でマーキングされたデータは、図１９（ａ）に示す±１０Ｖのバイアス電圧を重畳しながら測定される。一方、図１８において＋でマーキングされたデータは、図１９（ｂ）に示す±０Ｖのバイアス電圧を重畳しながら測定された。
【００２８】
上記の駆動方法では、１画面のデータの書き替えを２フィールドの走査により行う。まず、第１フィールドでは、図２０（ａ）に示すように、選択電圧ＶCAを走査電極Ｌi へ印加するとき、電圧ＶSCを信号電極Ｓj へ印加することにより、電圧ＶA-C を両電極の交差部分の画素における液晶分子９１へ印加する。これにより、液晶分子９１の安定状態が一方の安定状態に切り替えられる。
【００２９】
第２フィールドでは、図２０（ｂ）に示すように、選択電圧ＶCEを走査電極Ｌi へ印加するとき、電圧ＶSHを信号電極Ｓj へ印加することにより、電圧ＶE-H を両電極の交差部分の画素における液晶分子９１へ印加する。これにより、液晶分子９１の安定状態が保持される。
【００３０】
液晶分子９１の安定状態を他方の安定状態に切り替える場合は、まず、第１フィールドでは、図２０（ａ）に示すように、選択電圧ＶCAを走査電極Ｌi へ印加するとき、電圧ＶSGを信号電極Ｓj へ印加することにより、電圧ＶA-G を上記の画素における液晶分子９１へ印加する。これにより、液晶分子９１の安定状態を変化させない。
【００３１】
第２フィールドでは、図２０（ｂ）に示すように、選択電圧ＶCEを走査電極Ｌi へ印加するとき、電圧ＶSDを信号電極Ｓj へ印加することにより、電圧ＶE-D を上記の画素における液晶分子９１へ印加する。これにより、液晶分子９１の安定状態が他方の安定状態に切り替えられる。
【００３２】
上記の画素以外の画素における液晶分子９１の安定状態を切り替えているときには、次のように電圧を印加する。
【００３３】
まず、第１フィールドでは、図２０（ａ）に示すように、電圧ＶSCまたは電圧ＶSGを信号電極Ｓj へ印加するとき、非選択電圧ＶCBを走査電極Ｌk （ｋ≠ｉ）へ印加することにより、電圧ＶB-C または電圧ＶB-G を両電極の交点の画素における液晶分子９１へ印加する。第２フィールドでは、図２０（ｂ）に示すように、電圧ＶSDまたは電圧ＶSHを信号電極Ｓj へ印加するとき、非選択電圧ＶCFを走査電極Ｌk へ印加することにより、電圧ＶF-D または電圧ＶF-H を両電極の交点の画素における液晶分子９１へ印加する。これにより、液晶分子９１の安定状態は、信号電極Ｓj への印加電圧がいずれの電圧であっても変化しない。
【００３４】
上記の駆動方法が可能となるのは、次の条件による。
【００３５】
第１の条件は、図２０（ａ）（ｂ）に示す電圧ＶA-C ・ＶE-D をそれぞれ決定する電圧レベル−Ｖs ＋Ｖd ・Ｖs −Ｖd の絶対値が、液晶分子９１に働く力が最大値の近辺となるような４０（Ｖ）近辺の電圧（図１８参照）であること。第２の条件は、図２０（ａ）（ｂ）に示す電圧ＶA-G ・ＶE-H をそれぞれ決定する電圧レベル−Ｖs −Ｖd ・Ｖs ＋Ｖd の絶対値が、液晶分子９１に働く力が最大値から減少していく領域である６０（Ｖ）近辺の電圧（図１８参照）であること。それゆえ、第１の条件の電圧により液晶分子９１に働く力は、第２の条件の電圧により液晶分子９１に働く力より大きくなる。
【００３６】
また、上記の駆動方法が可能となるのは、次の条件にもよる。
【００３７】
電圧ＶA-C は、２つの電圧レベル−Ｖd ・−Ｖs ＋Ｖd が同極性であり、電圧ＶE-D は、２つの電圧レベルＶd ・Ｖs −Ｖd が同極性である。一方、電圧ＶA-G は、２つの電圧レベルＶd ・−Ｖs −Ｖd が逆極性であり、電圧ＶE-H は、２つの電圧レベル−Ｖd ・Ｖs ＋Ｖd が逆極性である。このため、同極性の場合、安定状態の切り替えが容易な電圧レベル−Ｖs ＋Ｖd ・Ｖs −Ｖd をとるのに対し、逆極性の場合、安定状態の切り替えが同極性の場合より容易でない電圧レベル−Ｖs −Ｖd ・Ｖs ＋Ｖd をとることになる。
【００３８】
上記のＪ／Ａ駆動法を拡張した駆動方法としては、Liquid Crystals,1993,Vol.13,No.4,597-601における"A new set of high matrix addressing schemes for ferroelectric liquid crystal displays" に開示されているMalvern 駆動法が挙げられる。図２１に示すように、Ｊ／Ａ駆動法（図中、Ｊ／Ａ）は、列電圧波形における選択電圧の持続時間をタイムスロットＴに等しく設定している。これに対し、Malvern-2 駆動法（図中、Ｍ−２）およびMalvern-3 駆動法（図中、Ｍ−３）は、選択電圧の持続時間をそれぞれタイムスロットＴの２倍と３倍にまで延長している。
【００３９】
マトリックス型表示装置としてＦＬＣＤを用いる場合、前記のＪ／Ａ駆動法では、１画面のデータの書き替えに要する２フィールドの走査において、それぞれ図２０（ａ）（ｂ）に示す波形の駆動電圧を印加する。これに対し、SID '92 における"Colour Digital Ferroelectric Liquid Crystal Displays For Laptop Applications"に開示されている駆動方法では、図２２に示すように、消去電圧（ブランキングパルスＢＰ）を用いることにより、１画面のデータの書き替えを第２フィールドだけで行う。
【００４０】
【発明が解決しようとする課題】
ところが、上記のような走査方法では、走査電極Ｌi がＬ15→Ｌ1 →Ｌ3 →Ｌ7 →…のように離散的に選択されていく。このような走査を既存のドライバＩＣを用いて行う場合、複雑な入力信号（クロック、データパルス等）が必要であること、必要以上のドライバＩＣを用意する必要があること等の不都合が生じる。このため、既存のドライバＩＣにより構成される駆動回路では、上記の走査方法による時間分割階調表示を行なうのが困難である。
【００４１】
また、図２１に示すMalvern-2 駆動法およびMalvern-3 駆動法のように選択電圧の持続時間が選択期間より長くなる場合にも、既存のドライバＩＣを用いると、やはり時間分割階調表示を行なうのが困難である。例えば、走査電極Ｌ1 に印加される選択電圧が選択期間より長い期間持続するする場合、次に選択される走査電極Ｌ3 でも、選択電圧Ｌ1 の選択電圧の影響が及ぶ。この結果、走査電極Ｌ3 には、本来印加されるはずの選択電圧の他に、選択電圧Ｌ1 の選択期間を越えた選択電圧が印加されてしまう。
【００４２】
さらに、図２２に示す消去電圧を組み合わせて走査する場合にも同様に時間分割階調表示を行なうのが困難である。例えば、この走査方法では、同一の選択期間内に選択電圧と消去電圧が出力されている（図６参照）。ところが、既存のドライバＩＣでは、１つのＩＣから同時に同時に２つの信号を出力することが困難である。
【００４３】
本発明は、上記の事情に鑑みてなされたものであって、上記の走査方法に適した駆動回路を提供することを第１の目的としている。また、本発明の第２の目的は、消去電圧を組み合わせる走査方法に適した駆動回路を提供することにある。さらに、本発明の第３の目的は、選択電圧の持続時間が選択期間より長い走査方法に適した駆動回路を提供することにある。
【００４４】
【課題を解決するための手段】
本発明のマトリクス型表示装置の駆動回路は、上記の課題を解決するために、以下の各構成を採用していることを特徴としている。
【００４５】
〔第１の駆動回路〕
第１の駆動回路は、ｎ（ｎは２以上の整数）選択期間の幅を有するデータ信号をｎ選択期間の周期を有するクロックに同期してシフトさせて走査電極の数と同数のシフト信号を出力するｎ個のシフトレジスタと、これらのシフトレジスタの１個あたりに上記シフト信号と同数設けられ、選択電圧印加期間を決定するための一定周期のｎ個のセレクト信号のうちの１つと上記シフト信号との論理積をとる第１論理積出力手段（ＡＮＤ回路）と、上記各シフトレジスタからの出力順位が同じシフト信号に基づく論理積同士の論理和をとる第１論理和出力手段（ＯＲ回路）とを備えている。なお、上記クロックおよびセレクト信号は、上記各シフトレジスタ毎に１選択期間ずつずれた位相で入力される。
【００４６】
図１４に示す走査パターンは、前述のように走査電極Ｌi が離散的に選択されるように見えるが、第１ないし第４ｂｉｔのそれぞれに着目すれば、各ｂｉｔについて順位の小さい走査電極Ｌi から順にＬ1 ，Ｌ2 ，Ｌ3 …というように選択されるという規則性がある。上記の第１の駆動回路は、この規則性を利用している。
【００４７】
第１の駆動回路では、入力されたデータ信号が、ｎ個のシフトレジスタにより順次シフトされ、複数のシフト信号として出力される。具体的には、第１，第２ないし第ｎのシフトレジスタからは、それぞれ走査電極Ｌ1 ，Ｌ2 ，Ｌ3 …に対応したシフト信号ＳＲ(1)1・ＳＲ(2)1・ＳＲ(3)1…，ＳＲ(1)2・ＳＲ(2)2・ＳＲ(3)2…〜ＳＲ(1) n ＳＲ(2) n ＳＲ(3) n が出力される。
【００４８】
すると、第１論理積出力手段により、これらのシフト信号とセレクト信号との論理積がとられる。さらに、第１論理和出力手段により、上記各シフトレジスタからの出力順位が同じシフト信号に基づく論理積同士の論理和がとられる。すなわち、走査電極Ｌi についての論理和は、セレクト信号をＳＥＬ1 〜ＳＥＬn とすれば次の論理式で表される。
0003854329.tif 000002
なお、上式において、“×”は論理積を表し、“＋”は論理和を表す。これは、以降の駆動回路の説明で用いられる論理式においても同様である。
【００４９】
これにより、ｎ選択期間毎に走査電極Ｌ1 ・Ｌ2 ・Ｌ3 …と順番にシフトする信号が生成される。したがって、ｎｂｉｔのデータの各ｂｉｔについて個別に走査電極を選択することにより時間分割階調表示を行う場合、各ｂｉｔ毎にシフトレジスタおよびセレクト信号を用意すれば、図１４の走査パターンによる走査方法のように、Ｌ1 ，Ｌ2 ，Ｌ3 …の順に４選択期間毎に順番に走査電極に選択電圧を印加することができる。
【００５０】
また、各シフトレジスタに入力されるクロックおよびセレクト信号はそれぞれ１選択期間ずつずれている。これにより、各ｂｉｔについての走査電極の選択が相互に重なり合うことはない。しかも、階調のレベルは、各シフトレジスタに入力されるデータ信号のタイミングによって決定される。
【００５１】
〔第２の駆動回路〕
第２の駆動回路は、第１の駆動回路に適用される回路であって、上記シフトレジスタの１個あたりに上記シフト信号と同数設けられ、消去電圧印加期間を決定するための一定周期のｎ個のブランク信号のうちの１つと上記シフト信号との論理積をとる第２論理積出力手段（ＡＮＤ回路）と、上記各シフトレジスタからの出力順位が同じシフト信号に基づく上記第２論理積出力手段からの論理積同士の論理和をとる第２論理和出力手段（ＯＲ回路）とを備えている。なお、上記ブランク信号は、有意となる期間が上記セレクト信号と重複しないように入力され、かつ上記各シフトレジスタ毎に１選択期間ずつずれた位相で入力される。
【００５２】
ＦＬＣＤのようにメモリ性を有するマトリクス型表示装置では、選択電圧を印加する前に消去電圧を印加しなければならない。そこで、第２の駆動回路では、第１の駆動回路において、各シフトレジスタから出力されるシフト信号にｎ選択期間の幅があることを利用して消去電圧を印加するための期間を設定するようになっている。
【００５３】
具体的に第２の駆動回路では、第２論理積出力手段により、各シフトレジスタから出力されるシフト信号とブランク信号との論理積がとられる。さらに、第２論理和出力手段により、上記各シフトレジスタからの出力順位が同じシフト信号に基づく論理積同士の論理和がとられる。すなわち、走査電極Ｌi についての論理和は、ブランク信号をＢＬ1 〜ＢＬn とすれば次の論理式で表される。
0003854329.tif 000003
これにより、ｎ選択期間毎に走査電極Ｌ1 ・Ｌ2 ・Ｌ3 …と順番にシフトする信号が生成される。したがって、前記のように時間分割階調表示を行う場合、各ｂｉｔ毎にブランク信号を用意すれば、例えば、図６に示す走査パターンのように、Ｌ1 ，Ｌ2 ，Ｌ3 …というように４選択期間毎に順番に走査電極に消去電圧を印加することができる。しかも、セレクト信号とブランク信号との有意となる期間が重複しないので、消去電圧の印加後に選択電圧を印加することもできる。また、ブランク信号が各シフトレジスタ毎に１選択期間ずつずれた位相で入力されるので、各ｂｉｔについての走査電極への消去電圧の印加が相互に重なり合うことはない。
【００５４】
なお、セレクト信号およびブランク信号の数を増やすことにより、選択電圧および消去電圧の種類を増やすことができる。ただし、同時に複数の走査電極に選択電圧を印加するような選択電圧の設定は避けた方が好ましい。したがって、選択電圧については、１つの選択期間内に複数の電位を発生するようにセレクト信号を考えなければならない。
【００５５】
〔第３の駆動回路〕
第３の駆動回路は、ｎ（ｎは２以上の整数）選択期間の幅を有する選択用データ信号をｎ選択期間の周期を有するクロックに同期してシフトさせて走査電極の数と同数の選択用シフト信号を出力するｎ個の選択用シフトレジスタと、上記データ信号と同じ幅で異なる情報を有する消去用データ信号を上記選択用シフトレジスタと同様にしてシフトさせて消去用シフト信号を出力するｎ個の消去用シフトレジスタと、上記選択用および消去用シフトレジスタの１組あたりに上記選択用シフト信号と同数設けられ、選択電圧印加期間を決定するための一定周期のｎ個のセレクト信号のうちの１つと上記選択用シフト信号との論理積をとる第１論理積出力手段（ＡＮＤ回路）と、上記選択用および消去用シフトレジスタの１組あたりに上記消去用シフト信号と同数設けられ、消去電圧印加期間を決定するための一定周期のｎ個のブランク信号のうちの１つと上記消去用シフト信号との論理積をとる第２論理積出力手段（ＡＮＤ回路）と、上記選択用シフトレジスタからの出力順位が同じ選択用シフト信号に基づく上記第１論理積出力手段からの論理積同士の論理和をとる第１論理和出力手段（ＯＲ回路）と、上記消去用シフトレジスタからの出力順位が同じ消去用シフト信号に基づく上記第２論理積出力手段からの論理積同士の論理和をとる第２論理和出力手段（ＯＲ回路）とを備えている。なお、上記ブランク信号は、有意となる期間が上記セレクト信号と重複しないように入力され、上記クロック、セレクト信号およびブランク信号は、上記各組の選択用および消去用シフトレジスタ毎に１選択期間ずつずれた位相で入力される。
【００５６】
第３の駆動回路では、上記のような構成により、選択電圧の印加を制御するための制御信号と消去電圧を印加するための制御信号とを独立に出力するようになっている。このため、第３の駆動回路は、選択用および消去用のシフトレジスタを２つで１組として備えている。
【００５７】
このような駆動回路において、選択用データ信号は、ｎ個の選択用シフトレジスタにより順次シフトされ、複数の選択用シフト信号として出力される。消去用データ信号は、ｎ個の消去用シフトレジスタにより順次シフトされ、複数の消去用シフト信号として出力される。これにより、第１組ないし第ｎ組のシフトレジスタから、第２の駆動回路と同様に２種類のシフト信号が得られる。
【００５８】
すると、第１論理積出力手段により、各選択用シフトレジスタに応じて入力されるセレクト信号と上記の選択用シフト信号との論理積がとられる。また、第２論理積出力手段により、各消去用シフトレジスタに応じて入力されるブランク信号と上記の消去用シフト信号との論理積がとられる。
【００５９】
さらに、第１論理和出力手段により、選択用シフトレジスタからの出力順位が同じ選択用シフト信号に基づく第１論理積出力手段からの論理積同士の論理和が、前記の（１）式に基づいてとられる。一方、第２論理和出力手段により、消去用シフトレジスタからの出力順位が同じ消去用シフト信号に基づく第２論理積出力手段からの論理積同士の論理和が、前記の（２）式に基づいてとられる。
【００６０】
これにより、ｎ選択期間毎に走査電極Ｌ1 ・Ｌ2 ・Ｌ3 …と順番にシフトする２種類の信号が生成される。したがって、本駆動回路では、第２の駆動回路と同様、上記の信号を用いて４選択期間毎に順番に走査電極に選択電圧と消去電圧とを印加することができる。
【００６１】
また、第３の駆動回路では、上記のように第１および第２の駆動回路と共通する論理演算が行われる。ただし、第３の駆動回路は、第１および第２の駆動回路と異なり、選択用と消去用にそれぞれ専用のシフトレジスタを備えている。これにより、選択用シフト信号と消去用シフト信号が、異なる選択用データ信号と消去用データ信号を基に得られる。それゆえ、選択用データ信号と消去用データ信号のタイミングの設定により、選択電圧と消去電圧の間隔を任意に設定することができる。
【００６２】
一方、第２の駆動回路では、消去電圧と選択電圧の間隔が時間分割階調を行うｂｉｔ数によって制限されてしまう。例えば、４ｂｉｔの時間分割階調では、シフトレジスタからの出力が４選択期間しか確保できない。このため、消去電圧および選択電圧の幅を１選択期間とすると、消去電圧と選択電圧の間隔が０から２選択期間までになる。強誘電性液晶を用いたMalvern 駆動法では、選択電圧と消去電圧の間隔が狭いと選択時に誤動作が生じやすいため、第２の駆動回路が利用できない。これに対し、第３の駆動回路では、ｂｉｔ数に関わらず、選択電圧と消去電圧の間隔を広げることにより、このような問題を解消することができる。
【００６３】
〔第４の駆動回路〕
第４の駆動回路は、第２の駆動回路において、シフトレジスタがｎ選択期間の整数倍の幅を有し２種類の情報を有するデータ信号をシフトさせてシフト信号を出力するようにし、第１および第２論理積出力手段が、さらに上記データ信号に含まれる情報を識別する識別信号を論理積の要素として与えられる。第４の駆動回路は、また、上記識別信号の入力状態を、各順位の上記第１および第２論理積出力手段の間で互いに否定となるようにし、かつ上記第１および第２論理積出力手段の奇数順位と偶数順位との間でも互いに否定となるようにする否定入力手段を備えている。なお、上記識別信号は、上記データ信号の幅がｎの偶数倍であるときに２ｎ選択期間分の周期を有し、上記データ信号の幅がｎの奇数倍であれば３ｎ選択選択期間分の周期を有するクロックである。
【００６４】
第４の駆動回路では、入力されるデータ信号が、ｎ個のシフトレジスタにより順次シフトされ、複数のシフト信号として出力される。上記のデータ信号は、２種類の情報、例えば選択用および消去用の情報を有しており、信号幅にその情報が含まれる。また、シフトレジスタに入力されるデータ信号は、１フレーム内に選択分と消去分の信号を共存させることができる。このようなデータ信号を用いることにより、選択分と消去分の信号をそれぞれ２フレームに分ける場合に比べて効率的である。
【００６５】
次いで、奇数順位の第１論理積出力手段により、各シフトレジスタ（ｂｉｔ）毎に出力されるシフト信号とセレクト信号と識別信号との論理和がとられ、第２論理積出力手段により、シフト信号とブランク信号と識別信号との論理和がとられる。また、偶数順位の第１論理積出力手段により、セレクト信号とシフト信号と否定入力手段による識別信号の論理否定との論理積がとられる。一方、奇数順位の第２論理積出力手段により、シフト信号とブランク信号と否定入力手段による識別信号の論理否定との論理積がとられる。また、偶数順位の第２論理積出力手段により、シフト信号とブランク信号と識別信号との論理積がとられる。
【００６６】
さらに、第１論理和出力手段により、シフトレジスタからの出力順位が同じシフト信号に基づく第１論理積出力手段からの論理積同士の論理和がとられる。一方、第２論理和出力手段により、シフトレジスタからの出力順位が同じシフト信号に基づく第２論理積出力手段からの論理積同士の論理和がとられる。
【００６７】
これにより、走査電極Ｌi についての論理和は、識別信号をＳ／Ｂとし、識別信号の論理否定を♯Ｓ／Ｂとすれば、Ｌ1 が偶数順位であるとき、
0003854329.tif 000004
と表される。一方、Ｌ1 が奇数順位であるとき、
0003854329.tif 000005
と表される。
【００６８】
また、識別信号Ｓ／Ｂは、選択用の情報と消去用の情報とを区別するための信号であって、データ信号の幅がｎ選択期間の偶数倍であればその２ｎ選択期間分の周期を有し、奇数倍であればその３ｎ選択期間分の周期を有するクロックである。したがって、識別信号とシフト信号とセレクト信号（ブランク信号）との論理積をとることにより、図９または図１０に示すように、選択用の情報（ＳＳ）と消去用の情報（ＳＢ）とを取り出すことができる。図９はデータ信号の幅がｎ選択期間の２倍である場合を示し、図１０はデータ信号の幅がｎ選択期間の１倍である場合を示している。
【００６９】
ここで、例えば、データ信号の幅が選択期間の奇数倍のとき、識別信号Ｓ／Ｂの幅を２ｎ選択期間分の周期を有するクロックとすれば、本来、選択用（または消去用）の電圧が出力されるべき期間に消去用（または選択用）の電圧が出力される。したがって、データ信号と識別信号Ｓ／Ｂとの関係は前記のように設定する必要がある。
【００７０】
なお、前述のように、識別信号の両論理積出力手段への入力は、選択側と消去側とで異なり、さらに第１および第２論理積出力手段に対応する走査電極の偶数順位と奇数順位とで異なっている。具体的には、識別信号は、第１（選択側）論理積出力手段と第２（消去側）論理積出力手段との入力時に互いに否定の関係となり、さらに走査電極の偶数順位と奇数順位との間でも互いに否定の関係となる。
【００７１】
したがって、上記の場合と逆の関係で識別信号を入力することができる。この場合、奇数順位の第１および第２論理積出力手段にそれぞれ♯Ｓ／ＢとＳ／Ｂが入力され、偶数順位の第１および第２論理積出力手段にそれぞれＳ／Ｂと♯Ｓ／Ｂが入力される。
【００７２】
このように、第４の駆動回路では、シフト信号およびセレクト信号に識別信号を加えた３つの信号の論理積をとるようになっているので、シフトレジスタの数を第２の駆動回路と同様にｎ個にすることができ、かつ選択電圧と消去電圧の間隔を任意に設定することができる。それゆえ、第３の駆動回路に比べてシフトレジスタの数を半減させることができる。
【００７３】
〔第５の駆動回路〕
第５の駆動回路は、クロックの２周期以上の幅を有する選択用データ信号をクロックに同期してシフトさせて走査電極の数と同数の選択用シフト信号を出力する選択用シフトレジスタと、この選択用シフトレジスタの隣り合う３つの出力から出力された上記選択用シフト信号の論理積をとる第１論理積出力手段と、上記３つの選択用シフト信号のうち出力順位が第１および第２の選択用シフト信号と隣り合う３本の走査電極のうちの１本の特定の走査電極に最初に選択電圧を印加するときに選択電圧印加期間を決定するための一定周期の第１セレクト信号との論理積をとる第２論理積出力手段と、上記３つの選択用シフト信号のうち出力順位が第２および第３の選択用シフト信号と上記特定の走査電極に最後に選択電圧を印加するときに選択電圧印加期間を決定するための一定周期の第２セレクト信号との論理積をとる第３論理積出力手段と、上記第１ないし第３論理積出力手段からの論理積同士の論理和をとる第１論理和出力手段とを備えている。
【００７４】
前述のMalvern 駆動法（図２１参照）では、選択電圧が２つの選択期間にわたって存在する。これは、例えば、第１ないし第５選択期間のそれぞれにおいて、３本の走査電極の各グループ（Ｌi-3 ，Ｌi-2 ，Ｌi-1 ）、（Ｌi-2 ，Ｌi-1 ，Ｌi ）、（Ｌi-1 ，Ｌi ，Ｌi+1 ）、（Ｌi ，Ｌi+1 ，Ｌi+2 ）、（Ｌi+1 ，Ｌi+2 ，Ｌi+3 ）に選択電圧が印加されるということである。すなわち、１本の走査電極には、連続する３つの選択期間で選択電圧が印加されることになる。
【００７５】
走査電極Ｌi に着目すれば、最初に走査電極Ｌi に選択電圧が印加される選択期間（上記の第２選択期間）では、同時に走査電極Ｌi-1 に選択電圧が印加されるが、走査電極Ｌi+1 には選択電圧が印加されない。一方、最後に走査電極Ｌi に選択電圧が印加される選択期間（上記の第４選択期間）では、同時に走査電極Ｌi+1 に選択電圧が印加されるが、走査電極Ｌi-1 には選択電圧が印加されない。その間で走査電極Ｌi に電圧が印加される選択期間（上記の第３選択期間）では、同時に走査電極Ｌi+1 と走査電極Ｌi-1 とに選択電圧が印加される。
【００７６】
そこで、隣り合う３本の走査電極のうちの特定の走査電極Ｌi について、最初に選択電圧が印加される選択期間と、最後に選択電圧が印加される選択期間と、その間の選択期間とを区別する。これにより、選択電圧を２つ以上の選択期間にわたって任意の持続時間で印加することができる。
【００７７】
具体的には、最初と最後とに走査電極Ｌi に選択電圧が印加される選択期間では、それぞれ最初の選択期間用のセレクト信号と最後の選択期間用のセレクト信号とを用いて選択電圧制御信号を作成する。また、その間の選択期間ではセレクト信号を用いずにそのまま選択電圧制御信号を作成する。このようにすれば、上記のように選択電圧を印加することができる。
【００７８】
このため、第５の駆動回路では、入力された選択用データ信号が、選択用シフトレジスタにより順次シフトされ、複数の選択用シフト信号として出力される。隣り合う３つのシフト信号は、第１ないし第３論理積出力手段による論理演算に供される。
【００７９】
第１論理積出力手段により、隣り合う３つの選択用シフト信号の論理積がとられる。また、第２論理積出力手段により、３つの選択用シフト信号のうち出力順位が第１および第２の選択用シフト信号と上記の最初の選択期間用のセレクト信号である第１セレクト信号との論理積がとられる。さらに、第３論理積出力手段により、３つの選択用シフト信号のうち出力順位が第２および第３の選択用シフト信号と上記の最後の選択期間用のセレクト信号である第２セレクト信号との論理積がとられる。そして、第１論理和出力手段では、上記の３つの論理積の論理和がとられる。
【００８０】
ここで、第１および第２セレクト信号をそれぞれＳＬＦ、ＳＬＬとすれば、第１ないし第３論理積出力手段および第１論理和出力手段による上記の論理演算は次式により表される。
【００８１】
0003854329.tif 000006
上式において♯ＳＲi+1 はＳＲi+1 の論理否定を表し、♯ＳＲi-1 はＳＲi-1 の論理否定を表す。
【００８２】
このようにして得られた論理演算の結果を制御信号として用いて選択電圧の印加を行えば、選択電圧の持続時間を選択期間より長くすることができる。
【００８３】
〔第６の駆動回路〕
第６の駆動回路は、第５の駆動回路に適用される回路であって、上記クロックの２周期以上の幅を有し、上記選択用データ信号と位相の異なる消去用データ信号をクロックに同期してシフトさせて走査電極の数と同数の消去用シフト信号を出力する消去用シフトレジスタと、上記消去用シフトレジスタの隣り合う３つの出力から出力された上記消去用シフト信号の論理積をとる第４論理積出力手段と、上記３つの消去用シフト信号のうち出力順位が第１および第２の消去用シフト信号と上記特定の走査電極に最初に消去電圧を印加するときに消去電圧印加期間を決定するための一定周期の第１ブランク信号との論理積をとる第５論理積出力手段と、上記３つの消去用シフト信号のうち出力順位が第２および第３の消去用シフト信号と上記特定の走査電極に最後に消去電圧を印加するときに消去電圧印加期間を決定するための一定周期の第２ブランク信号との論理積をとる第６論理積出力手段と、上記第４ないし第６論理積出力手段からの論理積同士の論理和をとる第２論理和出力手段とを備えている。
【００８４】
第６の駆動回路は、消去電圧についても、前記の第１の駆動回路と同様に、選択期間より長い期間の印加を可能とする構成である。このため、消去用データ信号が消去用シフトレジスタでシフトされた隣り合う３つの消去用シフト信号と、最初および最後の消去電圧印加期間用のブランク信号とを用いる。第４ないし第６論理積出力手段により、上記の消去用シフト信号と、２つのブランク信号とを基にして３つの論理積がとられる。さらに、第２論理和出力手段により、それらの論理積の論理和がとられる。
【００８５】
このようにして得られた論理演算の結果を制御信号として用いて選択電圧の印加を行えば、消去電圧の持続時間を選択期間より長くすることができる。
【００８６】
〔第７の駆動回路〕
第７の駆動回路は、上記の第２、第３、第４または第６の駆動回路のいずれかに適用される回路であって、上記第１および第２論理和出力手段からの論理和に基づいていずれか１つのみ有意となる３つの信号を出力する信号出力手段と、上記３つの信号のそれぞれによりＯＮ／ＯＦＦが制御され、上記信号が有意のときＯＮすることにより選択電圧、非選択電圧および消去電圧を個別に上記走査電極に印加する選択電圧用スイッチ、非選択電圧用スイッチおよび消去電圧用スイッチとを備えている。選択電圧用、非選択電圧用および消去電圧用の各スイッチは、例えばアナログスイッチにより構成される。
【００８７】
第７の駆動回路では、信号出力手段により、第１および第２論理和出力手段からの論理和に基づいて３つの信号が出力される。その３つの信号のいずれか１つが有意となるので、有意となった信号により１つのスイッチをＯＮさせることができる。
【００８８】
これにより、１つの信号（選択電圧制御信号）が有意（例えばハイレベル）であるとき、選択電圧用スイッチがＯＮし、他のスイッチがＯＦＦすることにより、選択電圧がＯＮした選択電圧用スイッチを介して出力される。また、他の１つ（非選択電圧制御信号）が有意であるとき、非選択電圧用スイッチがＯＮし、他のスイッチがＯＦＦすることにより、非選択電圧がＯＮした非選択電圧用スイッチを介して出力される。そして、さらに他の１つ（消去電圧制御信号）が有意であるとき、消去電圧用スイッチがＯＮし、他のスイッチがＯＦＦすることにより、消去電圧が消去電圧用スイッチを介して出力される。
【００８９】
このように、第７の駆動回路では、第１および第２論理和出力手段からの２つの論理和に基づいて３つの信号を得て、その信号により、選択電圧、非選択電圧および消去電圧のうち１つを出力することができる。
【００９０】
〔第８の駆動回路〕
第８の駆動回路は、上記の第７の駆動回路に適用される回路であって、上記選択電圧用スイッチに与えられる上記信号が有意であるときに、上記選択電圧用スイッチをＯＦＦさせるＯＦＦ手段を備えている。あるいは、ＯＦＦ手段は、消去電圧用スイッチに与えられる上記信号が有意であるときに、上記消去電圧用スイッチをＯＦＦさせるように構成されていてもよい。
【００９１】
本駆動回路が液晶パネルのような容量性の負荷を駆動する場合、上記の選択電圧制御信号が有意のときでも、選択電圧用スイッチをＯＦＦさせることにより、液晶パネルに接続される本駆動回路の選択電圧用出力端子がハイインピーダンスになる。また、消去電圧用出力端子も同様にハイインピーダンスになる。
【００９２】
これにより、ハイインピーダンスとなった出力端子では、その直前の電圧レベルが維持される。したがって、選択電圧用スイッチまたは消去電圧用スイッチをＯＦＦさせるタイミングを調整すれば、任意の電圧レベルを液晶パネルへ印加することが可能になる。
【００９３】
〔第９の駆動回路〕
第９の駆動回路は、第２、第３、第４または第６の駆動回路のいずれかに適用される回路であって、反転入力端子に入力される上記第１および第２論理和出力手段からのそれぞれの論理和に基づく電圧の和と非反転入力端子に入力される基準電圧との差を所定の増幅度で増幅する反転増幅器をさらに備えている。反転増幅器は、例えば、オペレーショナルアンプの反転入力端子と出力端子の間に抵抗Ｒ0 が接続される一方、反転入力端子に並列にｍ種類の抵抗Ｒm （抵抗値は任意）が接続されることで構成される。
【００９４】
第９の駆動回路では、第１および第２論理和出力手段からのそれぞれの論理和に基づく電圧が各抵抗Ｒm を介して反転入力端子に入力されることにより、反転入力端子にそれらの電圧の和が入力される。また、非反転入力端子には基準電圧ＶO が入力される。さらに、入力電圧は、“Ｈｉｇｈ”または“Ｌｏｗ”のそれぞれのときＶS またはＶO であるとする。このとき出力される電圧は、次式で表される。
Ｖout ＝（ＶO −ＶS ）ＲO Σ（Ｐm ／Ｒm ）＋ＶO 
ここで、Ｐm は、各電圧制御信号の状態を表し、“０”か“１”の値をとる。
【００９５】
ｍ個のＰm の組み合わせは２のｍ乗あるため、出力電圧は２のｍ乗の種類の電位となる。このため、上記のような反転増幅器を用いることにより、少ない信号で多くの電位を発生することができる。したがって、多種類の出力電圧を得る際に、入力信号数を減らすとともに、第８の駆動回路で用いたようなスイッチおよび選択電圧等の電源ラインを省くことができる。
【００９６】
【発明の実施の形態】
〔第１の実施の形態〕
本発明の実施の一形態について図１ないし図１２に基づいて説明すれば、以下の通りである。
【００９７】
（ＦＬＣＤの基本構成）
本実施の形態に係るＦＬＣＤは、図２に示すように、基本的には、従来の技術で述べたＦＬＣＤ（図１５参照）と同等の構造をなす液晶パネル１を備えている。この液晶パネル１は、走査電極Ｌ…と信号電極Ｓ…とを備えている。走査電極Ｌ…と信号電極Ｓ…とは所定の間隔をおいて互いに交差するように配されており、その間に図示しない強誘電性液晶が封入されている。
【００９８】
走査電極Ｌ…は走査ドライバ２に接続され、信号電極Ｓ…は信号ドライバ３に接続されている。図２に示す液晶パネル１は、説明を簡単にするために、１６本ずつの走査電極Ｌ…（Ｌ0 〜ＬF ）と、同数の信号電極Ｓ…（Ｓ0 〜ＳF ）とを備える構成となっており、これらが交差する部分が１６×１６個の画素となる。
【００９９】
走査ドライバ２は、走査電極Ｌ…に電圧を印加する回路であり、制御回路２ａと、アナログスイッチアレイ２ｂとを有している。この走査ドライバ２は、後述するように複数のシフトレジスタ１１〜１４等（例えば図１参照）を備え、アナログスイッチアレイ２ｂの動作を制御するようになっている。
【０１００】
アナログスイッチアレイ２ｂは、制御回路２ａからの制御信号に基づいて選択信号ＶC1または非選択電圧ＶC0を走査電極Ｌi に出力するようになっている。また、アナログスイッチアレイ２ｂは、必要に応じて後述する消去電圧ＶC2（図４参照）を走査電極Ｌi に出力するようになっている。
【０１０１】
信号ドライバ３は、走査電極Ｓ…に電圧を印加する回路であり、シフトレジスタ３ａと、ラッチ３ｂと、アナログスイッチアレイ３ｃとを有している。この信号ドライバ３では、データ信号ＸＩが、クロックＣＫに基づいてシフトレジスタ３ａにより転送され、シフトレジスタ３ａの各出力段から出力される。
【０１０２】
シフトレジスタ３ａから出力された信号は、さらに負論理のラッチパルスＬＰに同期してラッチ３ｂで保持される。
【０１０３】
ラッチ３ｂに保持された値が有意（例えばハイレベル）のときに、アナログスイッチアレイ３ｃにより、その値が出力される信号ラインに対応する信号電極Ｓi にアクティブ電圧ＶS1が印加される。一方、ラッチ３ｂに保持された値が非有意（例えばローレベル）のときに、アナログスイッチアレイ３ｃにより、その値が出力される信号ラインに対応する信号電極Ｓk （ｋ≠ｊ）にノンアクティブ電圧ＶS0が印加される。
【０１０４】
なお、本実施の形態においては、ＦＬＣＤを例に挙げているが、本発明が他のメモリ性を有するマトリクス型表示装置に適用が可能であることは言うまでもない。
【０１０５】
以下に、走査ドライバ２の各種の構成例について詳細に説明する。なお、以降に説明する各走査ドライバ２は、それぞれ４ｂｉｔの時間分割階調表示を行うように構成されている。
【０１０６】
（第１の走査ドライバ）
図１に示すように、本走査ドライバ２は、１５本の走査電極Ｌ1 〜Ｌ15へ４ｂｉｔの時間分割階調表示用の電圧を印加するように構成されている。制御回路２ａは、シフトレジスタ１１〜１４、ＡＮＤ回路１０１〜１１５・２０１〜２１５・３０１〜３１５・４０１〜４１５、フリップフロップ２１〜２３、ＯＲ回路５０１〜５１５およびインバータ６０１〜６１５を備えている。
【０１０７】
シフトレジスタ１１〜１４には、信号ドライバ３に入力されるデータを構成する４つのｂｉｔがそれぞれビットデータＤＡＴ1 〜ＤＡＴ4 として入力される。シフトレジスタ１１は、ビットデータＤＡＴ1 をクロックＣＫに基づいて順次次段の出力にシフトさせて、１５個の出力端子からシフト信号ＡＳＲ1 〜ＡＳＲ15を出力するようになっている。シフトレジスタ１２〜１４は、それぞれフリップフロップ２１〜２３により１選択期間ずつ順次シフトされたクロックＣＫに基づいて順次次段の出力に移動させるようになっている。これにより、シフトレジスタ１２〜１４のそれぞれの１５個の出力端子から、シフト信号ＢＳＲ1 〜ＢＳＲ15・ＣＳＲ1 〜ＣＳＲ15・ＤＳＲ1 〜ＤＳＲ15が出力される。
【０１０８】
フリップフロップ２１〜２３は、クロックＣＫＦに基づいてクロックＣＫをシフトさせるようになっている。
【０１０９】
第１論理積出力手段としてのＡＮＤ回路１０１〜１１５は、それぞれシフト信号ＡＳＲ1 〜ＡＳＲ15とセレクト信号ＳＥＬ1 との論理積をとるようになっている。ＡＮＤ回路２０１〜２１５は、それぞれシフト信号ＢＳＲ1 〜ＢＳＲ15とセレクト信号ＳＥＬ2 との論理積をとるようになっている。ＡＮＤ回路３０１〜３１５は、それぞれシフト信号ＣＳＲ1 〜ＣＳＲ15とセレクト信号ＳＥＬ3 との論理積をとるようになっている。ＡＮＤ回路４０１〜４１５は、それぞれシフト信号ＤＳＲ1 〜ＤＳＲ15とセレクト信号ＳＥＬ4 との論理積をとるようになっている。
【０１１０】
第１論理和出力手段としてのＯＲ回路５０１〜５１５は、ＡＮＤ回路１０１〜１１５・２０１〜２１５・３０１〜３１５・４０１〜４１５からの第ｉ（同一順位）の４つの積信号ＡＳＳi ・ＳＢＳi ・ＣＳＳi ・ＤＳＳi （ｉ＝１〜１５）の論理和をとるようになっている。ＯＲ回路５０１〜５１５からの各出力信号は、制御信号ＳＶＳ1 〜ＳＶＳ15としてアナログスイッチアレイ２ｂに与えられる。
【０１１１】
インバータ６０１〜６１５は、ＯＲ回路５０１〜５１５の次段に設けられている。これらのインバータ６０１〜６１５は、ＯＲ回路５０１〜５１５からの各制御信号ＳＶＳ1 〜ＳＶＳ15を反転するようになっている。
【０１１２】
アナログスイッチアレイ２ｂは、スイッチＸＳＷ1 〜ＸＳＷ15・ＹＳＷ1 〜ＹＳＷ15を有している。選択電圧用スイッチとしてのスイッチＸＳＷ1 〜ＸＳＷ15は、それぞれ制御信号ＳＶＳ1 〜ＳＶＳ15によりＯＮ・ＯＦＦ制御されるようになっている。非選択電圧用スイッチとしてのスイッチＹＳＷ1 〜ＹＳＷ15は、それぞれ制御信号ＳＶＳ1 〜ＳＶＳ15がインバータ６０１〜６１５により反転された反転制御信号によりＯＮ・ＯＦＦ制御されるようになっている。
【０１１３】
また、スイッチＸＳＷ1 ・ＹＳＷ1 、スイッチＸＳＷ2 ・ＹＳＷ2 、…、スイッチＸＳＷ15・ＹＳＷ15は、それぞれ対をなしており、走査電極Ｌ1 〜Ｌ15に選択電圧ＶC1または非選択電圧ＶC0を印加するようになっている。具体的には、スイッチＸＳＷ1 〜ＸＳＷ15は、ハイレベルの制御信号ＳＶＳ1 〜ＳＶＳ15が入力されるとＯＮして選択電圧ＶC1を走査電極Ｌ1 〜Ｌ15に出力する。一方、スイッチＹＳＷ1 〜ＹＳＷ15は、ハイレベルの反転制御信号が入力されるとＯＮして非選択電圧ＶC0を走査電極Ｌ1 〜Ｌ15に出力する。
【０１１４】
上記のように構成される走査ドライバ２の動作を、図３に示すタイムチャートを参照して以下に説明する。
【０１１５】
まず、クロックＣＫは、フリップフロップ２１〜２３によって１選択期間ずつシフトされることにより４選択期間を１周期とするクロックＣＫ1 〜ＣＫ4 となり、各シフトレジスタ１１〜１４に入力される。各ビットデータＤＡＴ1 〜ＤＡＴ4 は、それぞれ必要な階調レベルに応じたタイミングでシフトレジスタ１１〜１４に入力される。
【０１１６】
シフトレジスタ１１から出力される１５個のシフト信号ＡＳＲ1 〜ＡＳＲ15・ＢＳＲ1 〜ＢＳＲ15・ＣＳＲ1 〜ＣＳＲ15・ＤＳＲ1 〜ＤＳＲ15は、４選択期間の幅を有している。シフト信号ＡＳＲ1 〜ＡＳＲ15は、ＡＮＤ回路１０１〜１１５で、それぞれセレクト信号ＳＥＬ1 と
ＡＳＲi ×ＳＥＬi ＝ＡＳＳi （ｉ＝１〜１５）
なる論理積がとられることにより積信号ＡＳＳ1 〜ＡＳＳ15に整形される。シフト信号ＢＳＲ1 〜ＢＳＲ15・ＣＳＲ1 〜ＣＳＲ15・ＤＳＲ1 〜ＤＳＲ15も、同様に、ＡＮＤ回路２０１〜２１５・３０１〜３１５・４０１〜４１５で、それぞれセレクト信号ＳＥＬ2 〜ＳＥＬ4 と論理積がとられることにより積信号ＳＢＳ1 〜ＳＢＳ15・ＣＳＳ1 〜ＣＳＳ15・ＤＳＳ1 〜ＤＳＳ15に整形される。
【０１１７】
続いて、上記の積信号ＡＳＳi ・ＳＳＢi ・ＣＳＳi ・ＤＳＳi （ｉ＝１〜１５）は、ＯＲ回路５０１〜５１５で
ＡＳＳi ＋ＢＳＳi ＋ＣＳＳi ＋ＤＳＳi ＝ＳＶＳi 
なる論理和がとられることにより、制御信号ＳＶＳi としてアナログスイッチアレイ２ｂに供給される。また、制御信号ＳＶＳi は、インバータ６０１〜６１５で反転されて反転制御信号となり、アナログスイッチアレイ２ｂに供給される。
【０１１８】
アナログスイッチアレイ２ｂでは、スイッチＸＳＷi は、制御信号ＳＶＳi がハイレベルのときにＯＮする。これにより、選択電圧ＶC1が、スイッチＸＳＷi を介して走査ドライバ２の出力端子から出力され、走査電極Ｌi に印加される。このとき、スイッチＹＳＷi がＯＦＦしているので、走査電極Ｌi には非選択電圧ＶC0が印加されない。一方、スイッチＹＳＷi は、制御信号ＳＶＳi がローレベルのときにＯＮする。これにより、非選択電圧ＶC0が、スイッチＹＳＷi を介して走査ドライバ２の出力端子から出力され、走査電極Ｌi に印加される。
【０１１９】
なお、図３に示すように、クロックＣＫ1 〜ＣＫ4 およびセレクト信号ＳＥＬ1 〜ＳＥＬ4 の位相がシフトレジスタ１１〜１４毎に１選択期間ずつシフトしているので、４ｂｉｔの選択電圧は互いに重なり合うことはない。
【０１２０】
また、図３から分かるように、クロックＣＫ1 〜ＣＫ4 、ビットデータＤＡＴ1 〜ＤＡＴ4 およびセレクト信号ＳＥＬ1 〜ＳＥＬ4 はいずれも単純な波形である。
【０１２１】
さらに、選択電圧は、上記の波形に基づいて動作する本走査ドライバ２から、図１４に示された走査パターンと同じタイミングで出力される。これにより、例えば、走査電極Ｌ1 の場合は、第２選択期間に第１ｂｉｔのデータが表示され、第５選択期間に第４ｂｉｔのデータが表示される。
【０１２２】
それゆえ、本走査ドライバ２を用いることにより、単純な波形の入力信号を用いて時間分割階調表示を行うことができる。
【０１２３】
（第２の走査ドライバ）
本走査ドライバ２は、図１に示すように、シフトレジスタ１１〜１４までが前記の第１の走査ドライバと同様に構成され、それ以降が図４に示すように構成されている。
【０１２４】
第１の走査ドライバと同等の構成および信号については、その説明を省略する。また、簡略化のため、図４においては、走査電極Ｌ1 についての処理系統の構成を中心に示す。
【０１２５】
本走査ドライバ２における制御回路２ａは、ＡＮＤ回路１０１〜１１５と、ＡＮＤ回路１０１’〜１１５’、ＯＲ回路５０１・５０１’、論理回路群７０１を備えている。
【０１２６】
ＡＮＤ回路１０１’（〜１１５’）は、それぞれ消去用のセレクト信号ＢＬ1 とシフト信号ＡＳＲ1 〜ＡＳＲ15との論理積をとるようになっている。ブランク信号としてのセレクト信号ＢＬ1 （ＢＬ2 〜ＢＬ4 ）は、セレクト信号ＳＥＬ1 （ＳＥＬ2 〜ＳＥＬ4 ）より１選択期間分位相が進んでいる。セレクト信号ＢＬ1 〜ＢＬ4 は、セレクト信号ＳＥＬ1 〜ＳＥＬ4 と同様に１選択期間ずつシフトしているので、セレクト信号ＳＥＬ1 〜ＳＥＬ4 と各選択期間内で重なり合わないようになっている。
【０１２７】
ＯＲ回路５０１’は、ＡＮＤ回路１０１’からの積信号ＡＳＢ1 およびＡＮＤ回路１０１’と同順位の第２ないし第４ｂｉｔに対応するＡＮＤ回路からの積信号ＢＳＢ1 〜ＤＳＢ1 の論理和をとるようになっている。
【０１２８】
信号出力手段としての論理回路群７０１は、それぞれＥＸ−ＯＲ回路７０１ａと、ＡＮＤ回路７０１ｂと、ＡＮＤ回路７０１ｂ’と、インバータ７０１ｃとからなっている。
【０１２９】
論理回路群７０１において、ＥＸ−ＯＲ回路７０１ａは、ＯＲ回路５０１・５０１’からの出力信号の排他的論理和をとるようになっている。ＡＮＤ回路７０１ｂは、ＯＲ回路５０１およびＥＸ−ＯＲ回路７０１ａからの２つの出力信号の論理積をとり、ＡＮＤ回路７０１ｂ’は、ＯＲ回路５０１’およびＥＸ−ＯＲ回路７０１ａからの２つの出力信号の論理積をとるようになっている。インバータ７０１ｃは、ＥＸ−ＯＲ回路７０１ａからの出力信号を反転するようになっている。
【０１３０】
一方、アナログスイッチアレイ２ｂは、スイッチＸＳＷ1 ・ＹＳＷ1 に加えてスイッチＺＳＷ1 を備えている。スイッチＸＳＷ1 は、ＡＮＤ回路７０１ｂの出力信号に基づいてＯＮ・ＯＦＦ制御され、スイッチＹＳＷ1 は、インバータ７０１ｃの出力信号に基づいてＯＮ・ＯＦＦ制御されるようになっている。そして、スイッチＺＳＷ1 は、ＡＮＤ回路７０１ｂ’の出力信号に基づいてＯＮ・ＯＦＦ制御され、走査電極Ｌi へ消去電圧ＶC2を印加するようになっている。
【０１３１】
上記のような構成は、図示はしないが、第２ないし第４ｂｉｔについても同様に設けられており、走査電極Ｌ2 〜Ｌ15に対しても、選択電圧ＶC1、非選択電圧ＶC0および消去電圧ＶC2の印加が行われる。
【０１３２】
上記のように構成される走査ドライバ２においては、図１に示すシフトレジスタ１１からのシフト信号ＡＳＲ1 は、ＡＮＤ回路１０１’〜１１５’で、セレクト信号ＢＬ1 と、
ＡＳＲi ×ＢＬ1 ＝ＡＳＢi 
なる論理積がとられる。このような論理積は、シフトレジスタ１２〜１４からのシフト信号ＢＳＲi ・ＣＳＲi ・ＤＳＲi に対してもとられ、その結果、積信号ＢＳＢi ・ＣＳＢi ・ＤＳＢi が出力される。
【０１３３】
続いて、ＯＲ回路５０１・５０１’では、積信号ＡＳＳ1 〜ＤＳＳ1 および積信号ＡＳＢ1 〜ＤＳＢ1 に対しそれぞれ
ＡＳＳ1 ＋ＢＳＳ1 ＋ＣＳＳ1 ＋ＤＳＳ1 ＝ＳＶＳ1 
ＡＳＢ1 ＋ＢＳＢ1 ＋ＣＳＢ1 ＋ＤＳＢ1 ＝ＳＶＢ1 
なる論理和がとられる。これにより、図５に示すように、選択電圧用の制御信号ＳＶＳ1 と消去電圧用の制御信号ＳＶＢ1 とがＯＲ回路５０１・５０１’から出力される。
【０１３４】
制御信号ＳＶＳ1 がハイレベルのとき、制御信号ＳＶＢ1 はローレベルとなる。このとき、ハイレベルの信号がＥＸ−ＯＲ回路７０１ａおよびＡＮＤ回路７０１ｂから出力され、ローレベルの信号がＡＮＤ回路７０１ｂ’およびインバータ７０１ｃから出力される。したがって、スイッチＸＳＷ1 がＯＮし、スイッチＹＳＷ1 ・ＺＳＷ1 がＯＦＦする。それゆえ、選択電圧ＶC1が、スイッチＸＳＷ1 のＯＮ期間に走査電極Ｌ1 に出力される。
【０１３５】
制御信号ＳＶＢ1 がハイレベルのとき、制御信号ＳＶＳ1 はローレベルとなる。このとき、ハイレベルの信号がＥＸ−ＯＲ回路７０１ａおよびＡＮＤ回路７０１ｂ’から出力され、ローレベルの信号がＡＮＤ回路７０１ｂおよびインバータ７０１ｃから出力される。したがって、スイッチＺＳＷ1 がＯＮし、スイッチＸＳＷ1 ・ＹＳＷ1 がＯＦＦする。それゆえ、消去電圧ＶC2が、スイッチＺＳＷ1 のＯＮ期間に走査電極Ｌ1 に出力される。
【０１３６】
制御信号ＳＶＳ1 ・ＳＶＢ1 がともにハイレベルまたはローレベルのとき、ローレベルの信号がＥＸ−ＯＲ回路７０１ａおよびＡＮＤ回路７０１ｂ・７０１ｂ’から出力され、ハイレベルの信号がインバータ７０１ｃから出力される。したがって、スイッチＹＳＷ1 がＯＮし、スイッチＸＳＷ1 ・ＺＳＷ1 がＯＦＦする。それゆえ、非選択電圧ＶC0が、スイッチＹＳＷ1 のＯＮ期間に走査電極Ｌ1 に出力される。
【０１３７】
上記の動作は、走査電極Ｌ2 〜Ｌ15に対しても同様に行われる。
【０１３８】
このように、本走査ドライバ２では、同一の走査電極Ｌ1 において、消去電圧が印加された選択期間の次の選択期間に選択電圧が印加される。したがって、上記のように動作するときの走査パターンは図６に示すようになる。そして、この走査パターンから、走査電極Ｌi に、消去電圧（図中、Ｂにて示す）が印加される選択期間の次の選択期間に選択電圧が印加され、その走査電極Ｌi 上の画素には各ｂｉｔのデータが表示されることが分かる。
【０１３９】
それゆえ、本走査ドライバ２を用いることにより、単純な波形の入力信号を用いて、消去電圧を含んだ複雑な４ｂｉｔの時間分割階調表示を行うことができる。
【０１４０】
また、セレクト信号の数を増やすことにより選択電圧および消去電圧の電位を増やすことができる。ただし、同時に複数の走査電極Ｌi を選択しない（例えば、選択電圧が印加される期間内に複数の電位を発生させる）ようにセレクト信号を制御回路２ａに与える必要がある。
【０１４１】
（第３の走査ドライバ）
第３の走査ドライバ２は、図７に示すように、第２の走査ドライバにおけるシフト１１〜１４の代わりに、選択用シフトレジスタ１１ａ〜１４ａと消去用シフトレジスタ１１ｂ〜１４ｂとを備えている。
【０１４２】
なお、図７では、簡略化のために、第２ないし第４ｂｉｔに対応する選択用シフトレジスタ１２ａ〜１４ａおよび消去用シフトレジスタ１２ｂ〜１４ｂを省略しているが、それらも、シフトレジスタ１１ａ・１１ｂと同様に構成される。
【０１４３】
選択用シフトレジスタ１１ａには選択用のビットデータＳＤＡＴ1 が入力され、消去用シフトレジスタ１１ｂには消去用のビットデータＢＤＡＴ1 が入力される。また両シフトレジスタ１１ａ・１１ｂには、ともに同じクロックＣＫが入力される。
【０１４４】
ＡＮＤ回路１０１〜１１５は、選択用シフトレジスタ１１ａからのシフト信号ＡＳＲ1 〜ＡＳＲ15とセレクト信号ＳＥＬ1 との論理積をとるようになっている。第２論理積出力手段としてのＡＮＤ回路１０１’〜１１５’は、消去用シフトレジスタ１１ｂからのシフト信号ＡＢＲ1 〜ＡＢＲ15とセレクト信号ＢＬ1 との論理積をとるようになっている。
【０１４５】
本走査ドライバ２においては、ＡＮＤ回路１０１〜１１５・１０１’〜１１５’以降の回路が、第２の走査ドライバと同様に構成されている。したがって、その回路についての説明は省略する。
【０１４６】
上記のように構成される走査ドライバ２においては、選択用シフトレジスタ１１ａからのシフト信号ＡＳＲ1 〜ＡＳＲ15は、ＡＮＤ回路１０１〜１１５により、セレクト信号ＳＥＬ1 と、
ＡＳＲi ×ＳＥＬ1 ＝ＡＳＳi 
なる論理積がとられる。このような論理積は、選択用シフトレジスタ１２ａ〜１４ａからのシフト信号ＢＳＲi ・ＣＳＲi ・ＤＳＲi に対してもとられ、その結果、積信号ＢＳＳi ・ＣＳＳi ・ＤＳＳi が出力される。
【０１４７】
一方、消去用シフトレジスタ１１ｂからのシフト信号ＡＢＲ1 〜ＡＢＲ15は、ＡＮＤ回路１０１’〜１１５’により、セレクト信号ＢＬ1 と、
ＡＢＲi ×ＢＬ1 ＝ＡＳＢi 
なる論理積がとられる。このような論理積は、消去用シフトレジスタ１２ｂ〜１４ｂからのシフト信号ＢＢＲi ・ＣＢＲi ・ＤＢＲi に対してもとられ、その結果、積信号ＢＳＢi ・ＣＳＢi ・ＤＳＢi が出力される。
【０１４８】
続いて、ＯＲ回路５０１・５０１’では、積信号ＡＳＳi 〜ＤＳＳi および積信号ＡＳＢi 〜ＤＳＢi に対し、それぞれ第２の走査ドライバと同様にして論理和がとられる。これにより、選択電圧用の制御信号ＳＶＳ1 と消去電圧用の制御信号ＳＶＢ1 とがＯＲ回路５０１・５０１’から出力される。
【０１４９】
このように、本走査ドライバ２は、選択用シフトレジスタ１１ａ（１２ａ〜１４ａ）および消去用シフトレジスタ１１ｂ（１２ｂ〜１４ｂ）を備えて、セレクト信号ＳＥＬi との論理積をとるためのシフト信号と、セレクト信号ＢＬi との論理積をとるためのシフト信号とを個別に得ている。これにより、４ｂｉｔの時間分割階調表示を行う場合、選択電圧と消去電圧との間隔を、第２の走査ドライバのように固定（最大で２選択期間）することなく、任意に設定することができる。それゆえ、選択電圧と消去電圧の間隔を、第２の走査ドライバから出力される選択電圧と消去電圧の間隔より大きくすることが可能になる。
【０１５０】
（第４の走査ドライバ）
第４の走査ドライバ２は、図１に示すように、シフトレジスタ１１〜１４までが前記の第１の走査ドライバと同様に構成され、図４に示すように、ＡＮＤ回路５０１・５０１’以降の回路が第２の走査ドライバと同様に構成されている。その間の回路は、図８に示すように構成されている。
【０１５１】
本走査ドライバ２は、図８に示すように、第１論理積出力手段としてのＡＮＤ回路９０１・９０２および第２論理積出力手段としてのＡＮＤ回路９０１’・９０２’と、インバータ９２１・９２２とを備えている。なお、ＡＮＤ回路９０３〜９１５・９０３’〜９１５’は便宜上図中より省略する。また、シフトレジスタ１１〜１４には、上記の回路に加えて、それぞれＡＮＤ回路９０３〜９１５・９０３’〜９１５’とインバータ９２１・９２２とからなる回路が接続されているものとする。
【０１５２】
奇数順位のＡＮＤ回路９０１・９０３…は、シフトレジスタ１１〜１４からの奇数順位のシフト信号ＳＲi （ｉは奇数）と、セレクト信号ＳＥＬk （ｋ＝１〜４）と、後述する識別信号Ｓ／Ｂk との論理積をとるようになっている。奇数順位のＡＮＤ回路９０１’・９０３’…は、上記のシフト信号ＳＲi と、セレクト信号ＢＬk と、識別信号Ｓ／Ｂk がインバータ９２１による否定出力すなわち否定識別信号♯Ｓ／Ｂk との論理積をとるようになっている。
【０１５３】
偶数順位のＡＮＤ回路９０２・９０４…は、シフトレジスタ１１〜１４からの偶数順位のシフト信号ＳＲi+1 と、セレクト信号ＳＥＬk と、識別信号Ｓ／Ｂk がインバータ９２２による否定出力すなわち否定識別信号♯Ｓ／Ｂk との論理積をとるようになっている。偶数順位のＡＮＤ回路９０２・９０４…は、シフトレジスタ１１〜１４からの偶数順位のシフト信号ＳＲi+1 と、セレクト信号ＢＬk と、識別信号Ｓ／Ｂk との論理積をとるようになっている。
【０１５４】
本走査ドライバ２では、シフトレジスタ１１〜１４に入力されるビットデータＤＡＴは、１フレーム内で選択用と消去用との２種類の情報を含んでいる。また、識別信号Ｓ／Ｂk における２種類のパルスを識別するための信号である。識別信号Ｓ／Ｂk は、ビットデータＤＡＴの選択用のパルスおよび消去用のパルスの期間が４選択期間（基本選択期間）の偶数倍であればその２倍の８選択期間分の周期を有し、奇数倍であればその３倍の１２選択期間分の周期を有するクロックである。
【０１５５】
上記のように構成される走査ドライバ２において、シフトレジスタ１１〜１４から出力される奇数順位のシフト信号ＳＲi （ＡＳＲi 〜ＤＳＲi ）は、奇数順位のＡＮＤ回路９０１（９０３…）で、セレクト信号ＳＥＬk および識別信号Ｓ／Ｂk と
ＳＲi ×Ｓ／Ｂk ×ＳＥＬk ＝ＳＳi 
なる論理積がとられる。
【０１５６】
また、上記の奇数順位のシフト信号ＳＲi は、ＡＮＤ回路９０１’（９０３’…）で、セレクト信号ＢＬk および否定識別信号♯Ｓ／Ｂk と
ＳＲi ×♯Ｓ／Ｂk ×ＢＬk ＝ＳＢi 
なる論理積がとられる。
【０１５７】
一方、シフトレジスタ１１〜１４から出力される偶数順位のシフト信号ＳＲi+1 （ＡＳＲi+1 〜ＤＳＲi+1 ）は、偶数順位のＡＮＤ回路９０２（９０４…）で、セレクト信号ＳＥＬk および否定識別信号♯Ｓ／Ｂk と
ＳＲi+1 ×♯Ｓ／Ｂk ×ＳＥＬk ＝ＳＳi+1 
なる論理積がとられる。
【０１５８】
また、上記の偶数順位のシフト信号ＳＲi+1 は、ＡＮＤ回路９０２’（９０４’…）で、セレクト信号ＢＬk および識別信号Ｓ／Ｂk と
ＳＲi+1 ×Ｓ／Ｂk ×ＢＬk ＝ＳＢi+1 
なる論理積がとられる。
【０１５９】
ここで、図９に示す場合は、ビットデータＤＡＴi における選択用および消去用の情報が同じパルスに含まれ、その期間（幅）が８選択期間（基本選択期間の２倍）である。また、識別信号Ｓ／Ｂk は、８選択期間分の周期となる。この場合では、ビットデータＤＡＴi の１つのパルスを用いて上記の論理積をとることにより、選択用の積信号ＳＳi ・ＳＳi+1 および積信号ＳＳi ・ＳＳi+1 のそれぞれ前の期間に位置する消去用の積信号ＳＢi ・ＳＢi+1 が得られる。
【０１６０】
また、図１０に示す場合は、ビットデータＤＡＴi における選択用および消去用の情報が異なるパルスに含まれ、その期間（幅）が４選択期間（基本選択期間の１倍）である。また、識別信号Ｓ／Ｂk は、１２選択期間分の周期となる。この場合では、ビットデータＤＡＴi の２つのパルスを用いて上記の論理積をとることにより、選択用の積信号ＳＳi ・ＳＳi+1 および積信号ＳＳi ・ＳＳi+1 のそれぞれ前の期間に位置する消去用の積信号ＳＢi ・ＳＢi+1 が得られる。
【０１６１】
このようにして得られた積信号ＳＳi は、偶数順位と奇数順位の違いはなくなり、第３の走査ドライバで得られる積信号と同様に扱われる。したがって、ＯＲ回路５０１・５０１’で、積信号ＡＳＳi 〜ＤＳＳi および積信号ＡＳＢi 〜ＤＳＢi に対しそれぞれ論理和がとられることにより、選択電圧用の制御信号ＳＶＳi と消去電圧用の制御信号ＳＶＢi とが得られる。
【０１６２】
上記のように、本走査ドライバ２では、シフトレジスタ１１〜１４に与えるビットデータＤＡＴに選択用および消去用の情報を持たせるとともに、ＡＮＤ回路の出力を奇数順位と偶数順位とに分けてそれぞれについて個別に論理積をとることにより、選択用の積信号と消去用の積信号とを得ている。それゆえ、第１の走査ドライバと同様に構成されるシフトレジスタを用いて、シフトレジスタの数を増やすことなく第３の走査ドライバと同様に選択電圧と消去電圧の間隔を任意に設定することができる。
【０１６３】
なお、本走査ドライバ２においても、クロックＣＫ、セレクト信号ＳＥＬ・ＢＬおよび識別信号Ｓ／Ｂk の位相がシフトレジスタ１１〜１４毎に１選択期間ずつシフトしているので、４ｂｉｔの選択電圧は互いに重なり合うことはない。
【０１６４】
（第５の走査ドライバ）
図１１に示すように、本走査ドライバ２において、制御回路２ａは、フリップフロップ３１…、フリップフロップ３２…、論理回路群４１…、論理回路群４２…、論理回路群４３…およびＮＡＮＤ回路４４を備えている。なお、図１１には、シフトレジスタの３段分の構成を示している。
【０１６５】
本走査ドライバ２には、選択用の信号として、３つの連続する選択期間のうち最初の選択期間用のセレクト信号ＳＬＦおよび最後の選択期間用のセレクト信号ＳＬＬが入力される。また、本走査ドライバ２には、消去用の信号として、３つの選択期間の最初の選択期間用のセレクト信号ＢＬＦおよび最後の選択期間用のセレクト信号ＢＬＬが入力される。さらに、本走査ドライバ２には、ハイインピーダンス信号ＳＨＥが入力される。
【０１６６】
フリップフロップ３１…は、選択用のシフトレジスタを構成しており、図１２に示すクロックＣＫS の２周期以上の幅を有するビットデータＤＳをクロックＣＫS に同期して順次シフトさせるようになっている。一方、フリップフロップ３２…は、消去用のシフトレジスタを構成しており、クロックＣＫB の２周期以上の幅を有するビットデータＢＳをクロックＣＫB に同期して順次シフトさせるようになっている。
【０１６７】
上記のクロックＣＫS ・ＣＫB は、同一周期であるが、位相はずれていても差し支えない。
【０１６８】
論理回路群４１は、ＡＮＤ回路４１ａ〜４１ｃと、ＯＲ回路４１ｄとからなっており、それぞれは３つの入力を有している。第１論理積出力手段としてのＡＮＤ回路４１ａは、隣り合う３つのフリップフロップ３１・３１・３１に接続されている。
【０１６９】
ＡＮＤ回路４１ｂ・４１ｃは、それぞれ１つの否定入力を有している。ＡＮＤ回路４１ｂの否定入力には、ＡＮＤ回路４１ａに接続される３つのフリップフロップ３１・３１・３１のうち最前段のフリップフロップ３１に接続されている。また、ＡＮＤ回路４１ｃの否定入力には、上記の３つのフリップフロップ３１・３１・３１のうち最後段のフリップフロップ３１に接続されている。
【０１７０】
第３論理積出力手段としてのＡＮＤ回路４１ｂは、上記の３つのフリップフロップ３１・３１・３１のうち前段の２つのフリップフロップ３１・３１とセレクト信号ＳＬＬの供給ラインとに接続されている。第２論理積出力手段としてのＡＮＤ回路４１ｃは、上記の３つのフリップフロップ３１・３１・３１のうち後段の２つのフリップフロップ３１・３１とセレクト信号ＳＬＦの供給ラインとに接続されている。
【０１７１】
第１論理和出力手段としてのＯＲ回路４１ｄは、ＡＮＤ回路４１ａ〜４１ｃの出力に接続されている。
【０１７２】
論理回路群４２は、ＡＮＤ回路４２ａ〜４２ｃと、ＯＲ回路４２ｄとからなっており、それぞれは３つの入力を有している。第４論理積出力手段としてのＡＮＤ回路４２ａは、隣り合う３つのフリップフロップ３２・３２・３２に接続されている。ＡＮＤ回路４２ｂ・４２ｃは、それぞれ１つの否定入力を有しており、各論理回路群４２毎に異なる組み合わせで信号が入力されるようになっている。
【０１７３】
第５論理積出力手段としてのＡＮＤ回路４２ｂは、ＡＮＤ回路４２ａに接続された３つのフリップフロップ３２・３２・３２のうち前段の２つのフリップフロップ３２・３２とセレクト信号ＢＬＦの供給ラインとに接続されている。第６論理積出力手段としてのＡＮＤ回路４２ｃは、上記の３つのフリップフロップ３２・３２・３２のうち後段の２つのフリップフロップ３２・３２とセレクト信号ＢＬＬの供給ラインとに接続されている。ＯＲ回路４２ｄは、ＡＮＤ回路４２ａ〜４２ｃの出力に接続されている。
【０１７４】
ＯＦＦ手段としてのＮＡＮＤ回路４４ｄは、上記の３つのフリップフロップ３１・３１・３１のうち後段の２つのフリップフロップ３１・３１とハイインピーダンス信号ＳＨＥの供給ラインとに接続されている。ただし、ＮＡＮＤ回路４４ｄにおいて、３つのフリップフロップ３１・３１・３１のうち最後段のフリップフロップ３１に接続される入力は、否定入力となっている。
【０１７５】
信号出力手段としての論理回路群４３は、ＥＸ−ＯＲ回路４３ａと、ＡＮＤ回路４３ｂ〜４３ｅとからなっている。ＥＸ−ＯＲ回路４３ａは、ＯＲ回路４１ｄ・４１ｄの出力に接続されている。ＡＮＤ回路４３ｂ〜４３ｄは、ともにＮＡＮＤ回路４４の出力およびＥＸ−ＯＲ回路４３ａの出力に接続されている。ただし、ＡＮＤ回路４３ｄの一方の入力は否定入力である。また、ＡＮＤ回路４３ｂはＯＲ回路４１ｄの出力に接続され、ＡＮＤ回路４３ｃはＯＲ回路４２ｄの出力に接続されている。
【０１７６】
上記のように構成される走査ドライバ２の動作を図１２に示すタイムチャートを参照に説明する。
【０１７７】
ビットデータＤＳがフリップフロップ３１…により順次にシフトされると、隣り合う３本の図示しない走査電極Ｌi-1 ・Ｌi ・Ｌi+1 に対応した信号をシフト信号ＳＲi-1 ・ＳＲi ・ＳＲi+1 が出力される。また、論理回路群４１では、シフト信号ＳＲi-1 ・ＳＲi ・ＳＲi+1 とセレクト信号ＳＬＦ・ＳＬＬを用いて、
（ＳＲi-1 ×ＳＲi ×ＳＬＦ）＋（ＳＲi-1 ×ＳＲi ×ＳＲi+1 ）＋（ＳＲi ×ＳＲi+1 ×ＳＬＬ）＝ＳＳi 
なる論理演算が行われる。この結果、走査電極Ｌi に対応した選択電圧用の制御信号ＳＳi が得られる。
【０１７８】
一方、ビットデータＤＢがフリップフロップ３２…により順次にシフトされると、３本の走査電極Ｌi-1 ・Ｌi ・Ｌi+1 に対応した信号をシフト信号ＢＲi-1 ・ＢＲi ・ＢＲi+1 が出力される。また、論理回路群４２では、シフト信号ＢＲi-1 ・ＢＲi ・ＢＲi+1 とセレクト信号ＢＬＦ・ＢＬＬとを用いて
（ＢＲi-1 ×ＢＲi ×ＢＬＦ）＋（ＢＲi-1 ×ＢＲi ×ＢＲi+1 ）＋（ＢＲi ×ＢＲi+1 ×ＢＬＬ）＝ＳＢi 
なる論理演算が行われる。この結果、走査電極Ｌi に対応した消去電圧用の制御信号ＳＢi が得られる。
【０１７９】
また、ＮＡＮＤ回路４４では、シフト信号ＳＲi ・ＳＲi+1 とハイインピーダンス信号ＳＨＥとを用いて
（ＳＲi ×ＳＲi+1 ×ＳＨＥ）＝ＳＥi 
なる論理演算が行われる。この結果、走査電極Ｌi に対応した電圧印加中断用の制御信号ＳＥi が得られる。
【０１８０】
論理回路群４３では、上記のようにして得られた制御信号ＳＳi ・ＳＢi ・ＳＥi を用いて論理演算が行われる。
【０１８１】
これにより、制御信号ＳＳi ・ＳＥi がハイレベルであり制御信号ＳＢi がローレベルであるとき、スイッチＸＳＷi がＯＮし、スイッチＺＳＷi がＯＦＦする。これにより、選択電圧ＶC1が本走査ドライバ２の出力電圧ＨＶi として出力される。一方、制御信号ＳＢi ・ＳＥi がハイレベルであり制御信号ＳＳi がローレベルであるとき、スイッチＺＳＷi がＯＮし、スイッチＸＳＷi がＯＦＦするので、消去電圧ＶC2が出力される。スイッチＹＳＷi は、上記のいずれのときにもＯＦＦしている。
【０１８２】
また、制御信号ＳＳi ・ＳＢi ・ＳＥi がともにローレベルであるとき、スイッチＸＳＷi ・ＺＳＷi がＯＦＦし、スイッチＹＳＷi がＯＮするので、非選択電圧ＶC0が出力される。
【０１８３】
このように、本走査ドライバ２では、連続して出力される３つシフト信号ＳＲi-1 ・ＳＲi ・ＳＲi+1 の論理積とセレクト信号ＳＬＦ・ＳＬＬとを組み合わせることにより、同じ選択期間で隣り合う２つの制御信号ＳＳをハイレベルにすることができる。また、連続して出力される３つのシフト信号ＢＲi-1 ・ＢＲi ・ＢＲi+1 の論理積とセレクト信号ＢＬＦ・ＢＬＬとを組み合わせることにより、同じ選択期間で隣り合う２つの制御信号ＳＢをハイレベルにすることができる。
【０１８４】
したがって、同一の走査電極Ｌi に対し２つ以上の選択期間にわたって電圧を印加することができる。
【０１８５】
一方、上記の走査ドライバ２では、制御信号ＳＥi がローレベルであるとき、上記のいずれのときもスイッチＸＳＷi ・ＹＳＷi ・ＺＳＷi がＯＦＦする。このとき、走査ドライバ２の出力端子がハイインピーダンスになっているので、本走査ドライバ２から電圧が出力されなくなる。本走査ドライバ２の負荷となる液晶パネル１が容量性の負荷であることから、ハイインピーダンスの状態では、この容量性負荷に保持された電荷は容易に放電されずに維持される。したがって、出力端子がハイインピーダンスとなる直前の電圧を維持することができる。
【０１８６】
また、液晶パネル１（容量性負荷）では、スイッチＹＳＷi がＯＮからＯＦＦに変化し、スイッチＸＳＷi がＯＦＦからＯＮに変化しても、出力端子の電圧はすぐに選択電圧ＶC1に達することはなく、数μｓかけて選択電圧ＶC1に達する。
【０１８７】
そこで、図１２に示すように、出力電圧ＶＨi が非選択電圧ＶC0から選択電圧ＶC1に変化する途中でスイッチＸＳＷi をＯＦＦさせれば、スイッチＸＳＷi がＯＦＦしている間はそのときの電圧が維持される。これにより、非選択電圧ＶC0から選択電圧ＶC1までの任意の電圧レベルを液晶パネル１に印加することができる。
【０１８８】
また、制御信号ＳＢi がハイレベルであるときでも、上記と同様に、スイッチＺＳＷi をＯＦＦさせれば、非選択電圧ＶC0から消去電圧ＶC2までの任意の電圧レベルを液晶パネル１に印加することができる。
【０１８９】
なお、上記のように出力端子をハイインピーダンスにする構成は、制御回路２ａの出力段にＡＮＤ回路を備える第２ないし第４の走査ドライバに適用が可能である。この場合、出力段の２入力のＡＮＤ回路が、ハイインピーダンス信号ＳＨＥの入力が可能となるように３入力のＡＮＤ回路に置き換えられる。
【０１９０】
〔第２の実施の形態〕
本発明の実施の他の形態について図１３に基づいて説明すれば、以下の通りである。
【０１９１】
本実施の形態においては、前述の第１の実施の形態における第２または第３の走査ドライバ（図４または図７参照）で用いたＯＲ回路５０１・５０１’までの回路と同様に構成されており、それ以降の回路がアナログスイッチアレイ２ｂを含めて図１３に示す反転増幅器５１回路に置き換えられている。
【０１９２】
この反転増幅器５１は、オペレーショナルアンプ（以降、単にＯＰアンプと称する）５２と、抵抗Ｒ1 〜Ｒ3 とを備えている。ＯＰアンプ５２の反転入力端子には、抵抗Ｒ1 を介して信号ＳＶ1 が入力されるとともに、抵抗Ｒ1 と並列に接続される抵抗Ｒ2 を介して信号ＳＶ2 が入力されるようになっている。また、ＯＰアンプ５２の非反転入力端子には、１０Ｖの基準電圧ＶO が入力されている。そして、ＯＰアンプ５２の出力端子は、走査電極Ｌi に接続されるとともに、抵抗Ｒ3 を介して上記の反転入力端子に接続されている。
【０１９３】
上記の信号ＳＶ1 ・ＳＶ2 は、それぞれ第２の走査ドライバにおける制御信号ＳＶＳi ・ＳＶＢi に相当する信号である。なお、本走査ドライバ２においては、選択用、消去用に関係なく制御信号として使用するので上記の信号をＳＶ1 ・ＳＶ2 と称している。
【０１９４】
本走査ドライバでは、選択電圧として１０Ｖおよび５Ｖ、消去電圧として−５Ｖ、非選択電圧として０Ｖが得られるように構成されている。このため、抵抗Ｒ1 ・Ｒ2 ・Ｒ3 の抵抗値は、それぞれＲO とＲO ／２とＲO に設定されている。また、信号ＳＶ1 ・ＳＶ2 は、“Ｈｉｇｈ”および“Ｌｏｗ”のとき、それぞれＶO （１０Ｖ）およびＶS （１５Ｖ）の電圧である。
【０１９５】
上記のように構成される本走査ドライバにおいて、ＯＰアンプ５２の出力電圧Ｖout は、次式にて表される。
【０１９６】
Ｖout ＝（ＶO −ＶS ）ＲO Σ（Ｐm ／Ｒm ）＋ＶO 
上式において、Ｐm は信号ＳＶm の論理状態を表し、“０”または“１”である。また、Ｒm は上記の回路における各抵抗の抵抗値を表す。さらに、Σ（Ｐm ／Ｒm ）は、Ｐm ／Ｒm の総和を表す。
【０１９７】
例えば、信号ＳＶ1 が“Ｈｉｇｈ”であり、信号ＳＶ2 が“Ｌｏｗ”である場合、ＯＰアンプ５２の出力電圧Ｖout は、ＶO ＝１０Ｖ、ＶS ＝１５Ｖ、Ｐ1 ＝１およびＰ2 ＝０であることから、
Ｖout ＝（１０−１５）ＲO （１／ＲO ＋０／ＲO ／２）＋１０＝５Ｖ
となる。
【０１９８】
このように、本走査ドライバでは、信号ＳＶ1 ・ＳＶ2 の値（論理値）を表１のように組み合わせることにより、４つの電圧、すなわち（２つの選択電圧、非選択電圧および消去電圧を得ることができる。表１から、入力信号が２つであるにもかかわらず、出力信号として４（＝２2 ）種類の電圧が出力されることがわかる。
【０１９９】
【表１】
0003854329.tif 000007
【０２００】
第１の実施の形態における各走査ドライバのようにアナログスイッチアレイを用いた構成では、制御信号およびそれにより開閉するスイッチが必要な電圧の数だけ増えるので、回路規模が大きくなりがちである。これに対し、本走査ドライバによれば、信号数を増やすことなく、走査電極Ｌi に印加するための多種の電圧を得ることができる。したがって、本走査ドライバを用いれば、アナログスイッチアレイを用いる走査ドライバに比べて回路規模を小さくすることができる。
【０２０１】
なお、本実施の形態に係る走査ドライバに入力される信号の数は、２であるが、これに限定されることなく１あるいは３以上であってもよい。信号数が１である場合、上記の構成を第１の実施の形態における第１の走査ドライバに適用することができる。この場合、制御信号ＳＶＳが抵抗を介してＯＰアンプに入力される。また、信号数が３である場合、上記の構成を第１の実施の形態における第５の走査ドライバに適用することができる。この場合、制御信号ＳＳi ・ＳＢi ・ＳＥi がそれぞれ異なる抵抗を介してＯＰアンプに入力される。
【０２０２】
【発明の効果】
以上のように、本発明の請求項１に係るマトリクス型表示装置の駆動回路は、ｎ個のシフトレジスタにより、ｎ選択期間の幅を有するデータ信号をｎ選択期間の周期を有するクロックに同期してシフトさせて走査電極の数と同数のシフト信号を出力し、第１論理積出力手段にて、選択電圧印加期間を決定するための一定周期のｎ個のセレクト信号のうちの１つと上記シフト信号との論理積をとり、さらに、第１論理和出力手段にて、上記各シフトレジスタからの出力順位が同じシフト信号に基づく論理積同士の論理和をとるように構成されている。
【０２０３】
これにより、ｎ選択期間毎に走査電極に応じて順番にシフトする信号が生成される。それゆえ、ｎｂｉｔのデータの各ｂｉｔについて個別に走査電極を選択することにより時間分割階調表示を行う場合、各ｂｉｔ毎にシフトレジスタおよびセレクト信号を用意すれば、図１４の走査パターンによる走査方法のように、４選択期間毎に順番に走査電極に選択電圧を印加することができる。したがって、請求項１に係る駆動回路を採用すれば、単純な入力信号によって時間分割階調表示を可能にすることができるという効果を奏する。
【０２０４】
本発明の請求項２に係るマトリクス型表示装置の駆動回路は、請求項１に係る駆動回路において、第２論理積出力手段にて、消去電圧印加期間を決定するための一定周期のｎ個のブランク信号のうちの１つと上記シフト信号との論理積をとり、さらに、第２論理和出力手段にて、上記各シフトレジスタからの出力順位が同じシフト信号に基づく上記第２論理積出力手段からの論理積同士の論理和をとるように構成されている。
【０２０５】
これにより、請求項１に係る駆動回路と同様にして、シフト信号およびブランク信号に基づいて、ｎ選択期間毎に走査電極に応じて順番にシフトする信号が生成される。それゆえ、その信号により消去電圧の出力を制御すれば、４選択期間毎に順番に走査電極に消去電圧を印加することができる。したがって、請求項２に係る駆動回路を採用すれば、単純な入力信号により、消去電圧を含んだ複雑なｎｂｉｔの時間分割階調表示を実現することができるという効果を奏する。
【０２０６】
本発明の請求項３に係るマトリクス型表示装置の駆動回路は、ｎ個の選択用シフトレジスタおよびｎ個の消去用シフトレジスタにより、ｎ選択期間の幅を有する選択用データ信号と消去用データとをそれぞれｎ選択期間の周期を有するクロックに同期してシフトさせて走査電極の数と同数の選択用シフト信号を出力し、第１論理積出力手段にて、選択電圧印加期間を決定するための一定周期のｎ個のセレクト信号のうちの１つと上記選択用シフト信号との論理積をとる一方、第２論理積出力手段にて、消去電圧印加期間を決定するための一定周期のｎ個のブランク信号のうちの１つと上記消去用シフト信号との論理積をとり、さらに、第１論理和出力手段にて、上記選択用シフトレジスタからの出力順位が同じ選択用シフト信号に基づく上記第１論理積出力手段からの論理積同士の論理和をとる一方、第２論理和出力手段にて、上記消去用シフトレジスタからの出力順位が同じ消去用シフト信号に基づく上記第２論理積出力手段からの論理積同士の論理和をとるように構成されている。
【０２０７】
これにより、ｎ選択期間毎に走査電極に応じて順番にシフトする２種類の信号が生成される。それゆえ、本駆動回路では、請求項２に係る駆動回路と同様、上記の信号を用いて４選択期間毎に順番に走査電極に選択電圧と消去電圧とを印加することができる。また、選択用と消去用にそれぞれ専用のシフトレジスタを備えることにより、選択用データ信号と消去用データ信号のタイミングの設定を種々組み合わせれば、選択電圧と消去電圧との間隔を任意に設定することができる。したがって、請求項３に係る駆動回路を採用すれば、より自由度の高い時間分割階調表示を実現することができるという効果を奏する。
【０２０８】
本発明の請求項４に係るマトリクス型表示装置の駆動回路は、ｎ個のシフトレジスタにより、ｎ選択期間の整数倍の幅を有し２種類の情報を有するデータ信号をｎ選択期間の周期を有するクロックに同期してシフトさせて走査電極の数と同数のシフト信号を出力し、第１論理積出力手段にて、選択電圧印加期間を決定するための一定周期のｎ個のセレクト信号のうちの１つと上記シフト信号と上記データ信号に含まれる情報を識別する識別信号との論理積をとり、第２論理積出力手段にて、消去電圧印加期間を決定するための一定周期のｎ個のブランク信号のうちの１つと上記シフト信号と上記識別信号との論理積をとり、このとき、否定入力手段により、上記識別信号の入力状態を、各順位の上記第１および第２論理積出力手段の間で互いに否定となるようにし、かつ上記第１および第２論理積出力手段の奇数順位と偶数順位との間でも互いに否定となるようにし、第１および第２論理和出力手段にて、上記シフトレジスタからの出力順位が同じシフト信号に基づく上記第１および第２論理積出力手段からの論理積同士の論理和をそれぞれとるように構成されている。
【０２０９】
これにより、シフト信号およびセレクト信号に識別信号を加えた３つの信号の論理積がとられるので、１種類のデータ信号によっても、ｎ個のシフトレジスタを用いて請求項３に係る駆動回路と同様な２種類の信号を生成することができる。しかも、選択電圧と消去電圧の間隔を任意に設定することができる。したがって、請求項４に係る駆動回路を採用すれば、簡単な構成で、より自由度の高い時間分割階調表示を実現することができるという効果を奏する。
【０２１０】
本発明の請求項５に係るマトリクス型表示装置の駆動回路は、選択用シフトレジスタにより、クロックの２周期以上の幅を有する選択用データ信号をクロックに同期してシフトさせて走査電極の数と同数の選択用シフト信号を出力し、第１論理積出力手段にて隣り合う３つの上記選択用シフト信号の論理積をとり、第２論理積出力手段にて上記３つの選択用シフト信号のうち出力順位が第１および第２の選択用シフト信号と隣り合う３本の走査電極のうちの１本の特定の走査電極に最初に選択電圧を印加するときに選択電圧印加期間を決定するための一定周期の第１セレクト信号との論理積をとり、第３論理積出力手段にて上記３つの選択用シフト信号のうち出力順位が第２および第３の選択用シフト信号と上記特定の走査電極に最後に選択電圧を印加するときに選択電圧印加期間を決定するための一定周期の第２セレクト信号との論理積をとり、さらにこれらの論理積の論理和を第１論理和出力手段にてとるように構成されている。
【０２１１】
これにより、隣り合う３本の走査電極のうちの特定の走査電極について、最初と最後に選択電圧が印加されるそれぞれ２つの選択期間と、その間の選択期間とが区別されるので、選択電圧を２つ以上の選択期間にわたって任意の持続時間で印加することができる。したがって、請求項５に係る駆動回路を採用すれば、Malvern 駆動法のように選択電圧の持続時間が選択期間より長くなる駆動方法を適用する場合でも、容易に走査電極に選択電圧を印加することができ、ドライバＩＣによる階調表示を実現することができるという効果を奏する。
【０２１２】
本発明の請求項６に係るマトリクス型表示装置の駆動回路は、消去用シフトレジスタにより、上記クロックの２周期以上の幅を有し、上記選択用データ信号と位相の異なる消去用データ信号をクロックに同期してシフトさせて走査電極の数と同数の消去用シフト信号を出力し、第４論理積出力手段手段にて隣り合う３つの上記消去用シフト信号の論理積をとり、第５論理積出力手段手段にて上記３つの消去用シフト信号のうち出力順位が第１および第２の消去用シフト信号と上記特定の走査電極に最初に消去電圧を印加するときに消去電圧印加期間を決定するための一定周期の第１ブランク信号との論理積をとり、第６論理積出力手段手段にて上記３つの消去用シフト信号のうち出力順位が第２および第３の消去用シフト信号と上記特定の走査電極に最後に消去電圧を印加するときに消去電圧印加期間を決定するための一定周期の第２ブランク信号との論理積をとり、さらにこれらの論理積の論理和を第２の論理和出力手段にてとるように構成されている。
【０２１３】
これにより、消去電圧についても、請求項５に係る駆動回路と同様に、選択期間より長い期間の印加を可能にすることができる。したがって、請求項７に係る駆動回路を採用すれば、消去電圧の持続時間が選択期間より長くなる駆動方法を適用する場合でも、容易に走査電極に消去電圧を印加することができるという効果を奏する。
【０２１４】
本発明の請求項７に係るマトリクス型表示装置の駆動回路は、請求項２、３、４または６に係る駆動回路において、上記第１および第２論理和出力手段からの論理和に基づいていずれか１つのみ有意となる３つの信号を出力する信号出力手段と、上記３つの信号のそれぞれによりＯＮ／ＯＦＦが制御され、上記信号が有意のときＯＮすることにより選択電圧、非選択電圧および消去電圧を個別に上記走査電極に印加する選択電圧用スイッチ、非選択電圧用スイッチおよび消去電圧用スイッチとをさらに備えている構成である。
【０２１５】
これにより、２つの論理和に基づいて３つの信号を得て、その信号により、選択電圧、非選択電圧および消去電圧のうち１つを出力することができる。したがって、請求項７に係る駆動回路を採用すれば、入力信号数より多い電圧を走査電極に印加することができ、入力信号を有効に利用することができるという効果を奏する。
【０２１６】
本発明の請求項８に係るマトリクス型表示装置の駆動回路は、請求項７に係る駆動回路において、上記選択電圧用スイッチに与えられる上記信号が有意であるときに、上記選択電圧用スイッチをＯＦＦさせるＯＦＦ手段をさらに備えている構成である。また、本発明の請求項９に係るマトリクス型表示装置の駆動回路は、請求項７に係る駆動回路において、上記消去電圧用スイッチに与えられる上記信号が有意であるときに、上記消去電圧用スイッチをＯＦＦさせるＯＦＦ手段をさらに備えている構成である。
【０２１７】
これにより、本駆動回路が液晶パネルのような容量性の負荷を駆動する場合、上記の選択電圧制御信号が有意のときでも、選択電圧用スイッチをＯＦＦさせると、液晶パネルに接続される本駆動回路の選択電圧用出力端子がハイインピーダンスになる。また、消去電圧用出力端子も同様にハイインピーダンスになる。それゆえ、ハイインピーダンスとなった出力端子では、その直前の電圧レベルが維持される。したがって、選択電圧用スイッチまたは消去電圧用スイッチをＯＦＦさせるタイミングを調整すれば、任意の電圧レベルを液晶パネルへ印加することが可能になる。したがって、請求項８または９に係る駆動回路を採用すれば、選択電圧または消去電圧の電圧レベルを所望の値に容易に設定することができ、より多彩な時間分割階調表示を行うことができるという効果を奏する。
【０２１８】
本発明の請求項１０に係るマトリクス型表示装置の駆動回路は、請求項２、３、４または６に係る駆動回路において、反転入力端子に入力される上記第１および第２論理和出力手段からのそれぞれの論理和に基づく電圧の和と非反転入力端子に入力される基準電圧との差を所定の増幅度で増幅する反転増幅器をさらに備えている構成である。
【０２１９】
これにより、ｍ個の入力電圧を論理レベルで表すと、その論理レベルの組み合わせは２のｍ乗あるため、反転増幅器の出力電圧は２のｍ乗の種類の電位となる。それゆえ、少ない信号で多くの電位を発生することができ、多種類の出力電圧を得る際に、入力信号数を減らすとともに、請求項７に係る駆動回路で用いたようなスイッチ等を省くことができる。したがって、請求項１０に係る駆動回路を採用すれば、駆動回路の規模縮小化を図ることができるという効果を奏する。
【図面の簡単な説明】
【図１】本発明の実施の一形態に係る第１の走査ドライバの構成を示す回路図である。
【図２】本発明の実施の一形態に係る液晶表示装置の液晶パネルを中心とした構成を示すブロック図である。
【図３】上記第１の走査ドライバにより走査電極Ｌ1 に電圧を印加する場合の動作を示すタイムチャートである。
【図４】本発明の実施の一形態に係る第２の走査ドライバの構成の一部を示す回路図である。
【図５】上記第２の走査ドライバにより走査電極Ｌ1 に電圧を印加する場合の動作を示すタイムチャートである。
【図６】上記第２の走査ドライバによる走査パターンを示す説明図である。
【図７】本発明の実施の一形態に係る第３の走査ドライバの構成の一部を示す回路図である。
【図８】本発明の実施の一形態に係る第４の走査ドライバの構成の一部を示す回路図である。
【図９】上記第４の走査ドライバの動作例を示すタイムチャートである。
【図１０】上記第４の走査ドライバの他の動作例を示すタイムチャートである。
【図１１】本発明の実施の一形態に係る第５の走査ドライバの構成の一部を示す回路図である。
【図１２】上記第５の走査ドライバの動作例を示すタイムチャートである。
【図１３】本発明の実施の他の形態に係る走査ドライバの構成の一部を示す回路図である。
【図１４】従来のＦＬＣＤおよび本発明の実施の一形態に係るＦＬＣＤの走査ドライバによる走査パターンを示す説明図である。
【図１５】従来のＦＬＣＤが有する液晶パネルの構成を示す断面図である。
【図１６】従来のＦＬＣＤの上記液晶パネルを中心とした構成を示すブロック図である。
【図１７】上記の液晶パネルに封入される強誘電性液晶の分子のガラス基板から見た状態を示す説明図および強誘電性液晶の分子のスメクチックＣ相における状態を示す斜視図である。
【図１８】上記強誘電性液晶のスイッチング特性を示すグラフである。
【図１９】図１８のスイッチング特性を測定する際に用いるパルス電圧の波形を示す波形図である。
【図２０】図１６のＦＬＣＤの駆動方法として好適なJOERS/Alvey 駆動法における第１および第２フィールドでの駆動電圧の波形を示す波形図である。
【図２１】図１６のＦＬＣＤに適用されるMalvern 駆動法における列電圧およびJOERS/Alvey 駆動法における列電圧を示す波形図である。
【図２２】図１６のＦＬＣＤに適用されるブランキング駆動法における非スイッチング状態およびスイッチング状態での駆動電圧の波形を示す波形図である。
【符号の説明】
１１〜１４          シフトレジスタ
１１ａ              選択用シフトレジスタ（第１シフトレジスタ）
１１ｂ              消去用シフトレジスタ（第２シフトレジスタ）
３１                フリップフロップ（選択用シフトレジスタ）
３２                フリップフロップ（消去用シフトレジスタ）
４１ａ              ＡＮＤ回路（第１論理積出力手段）
４１ｂ              ＡＮＤ回路（第３論理積出力手段）
４１ｃ              ＡＮＤ回路（第２論理積出力手段）
４１ｄ              ＯＲ回路（第１論理和出力手段）
４２ａ              ＡＮＤ回路（第４論理積出力手段）
４２ｂ              ＡＮＤ回路（第５論理積出力手段）
４２ｃ              ＡＮＤ回路（第６論理積出力手段）
４２ｄ              ＯＲ回路（第２論理和出力手段）
４３                論理回路群（信号出力手段）
４４                ＮＡＮＤ回路（ＯＦＦ手段）
５１                反転増幅器
１０１〜１１５        ＡＮＤ回路（第１論理積手段）
２０１〜２１５        ＡＮＤ回路（第１論理積手段）
３０１〜３１５        ＡＮＤ回路（第１論理積手段）
４０１〜４１５        ＡＮＤ回路（第１論理積手段）
１０１’〜１１５’    ＡＮＤ回路（第２論理積手段）
２０１’〜２１５’    ＡＮＤ回路（第２論理積手段）
３０１’〜３１５’    ＡＮＤ回路（第２論理積手段）
４０１’〜４１５’    ＡＮＤ回路（第２論理積手段）
５０１〜５１５        ＯＲ回路（第１論理和手段）
５０１’〜５１５’    ＯＲ回路（第２論理積手段）
７０１                論理回路群（信号出力手段）
９０１〜９１５        ＡＮＤ回路（第１論理積手段）
９０１’〜９１５’    ＡＮＤ回路（第２論理積手段）
１０２１・１０２２    インバータ（否定入力手段）
ＸＷＳ1               スイッチ（選択電圧用スイッチ）
ＹＷＳ1               スイッチ（非選択電圧用スイッチ）
ＺＷＳ1               スイッチ（消去電圧用スイッチ）
【図１】
0003854329.tif 000008
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
0003854329.tif 000020
【図１４】
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【図１５】
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【図１６】
0003854329.tif 000023
【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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