(57)【特許請求の範囲】
【請求項１】
第１のゲートと第１の反対導電型領域と第２の反対導電型領域を有する単ゲートのトランジスタと、該単ゲートのトランジスタと同一チップ上に配され第２のゲートと第３のゲートと第３の反対導電型領域と第４の反対導電型領域を有する第１の二重ゲートのトランジスタからなり、該第１の二重ゲートのトランジスタの第２のゲートは電荷を蓄えることによってデータを記憶し、単ゲートのトランジスタの第２の反対導電型領域と該第１の二重ゲートのトランジスタの第３の反対導電型領域が電気的に接続されてなることを特徴とする第１の半導体メモリセルと、
第４のゲートと第５のゲートと第５の反対導電型領域と第６の反対導電型領域を有する第２の二重ゲートのトランジスタからなる第２の半導体メモリセルからなる半導体記憶装置であって、
第１の半導体メモリセルにおいては、
データ読出時は、第１のゲートは第１の電圧を受け取り、第３のゲートは第２の電圧を受け取ることによって第１の反対導電型領域と第４の反対導電型領域の問の電流を検出し、
データ書込み時は、第１のゲートは第１の電圧より高い第３の電圧を受け取り、第３のゲートは第２の電圧より高い第４の電圧を受け取り、第１の反対導電型領域は第５の電圧を受け取ることによって第２のゲートに電荷を注入し、
データ消去時は、第３のゲートは第２の電圧より低い第６の電圧を受け取り、第４の反対導電型領域は第７の電圧を受け取ることによって第２のゲートから電荷を引き抜き、
第２の半導体メモリセルにおいては、
データ読出時は、第５のゲートは第２の電圧と同じ値の電圧を受け取ることによって第５の反対型導電領域と第６の反対導電型領域の問の電流を検出し、
データ書込時は、第５のゲートは第４の電圧と同じ値の電圧を受け取り、第５の反対導電型領域は第５の電圧と同じ値の電圧を受け取ることによって第４のゲートに電荷を注入し、
データ消去時は、第５のゲートは第６の電圧と同じ値の電圧を受け取り、第６の反対型導電領域は第７の電圧と同じ値の電圧を受け取ることによって第４のゲートから電荷を引き抜くことを特徴とする半導体記憶装置。
【請求項２】
第１のゲートと第１の反対導電型領域と第２の反対導電型領域を有する単ゲートのトランジスタと、単ゲートのトランジスタと同一チップ上に配され第２のゲートと第３のゲートと第３の反対導電型領域と第４の反対導電型領域を有する第１の二重ゲートのトランジスタからなり、該第１の二重ゲートのトランジスタの第２のゲートは電荷を蓄えることによってデータを記憶し、単ゲートのトランジスタの第２の反対導電型領域と該第１の二重ゲートのトランジスタの第３の反対導電型領域が電気的に接続されてなることを特徴とする第１の半導体メモリセルと、
第４のゲートと第５のゲートと第５の反対導電型領域と第６の反対導電型領域を有する第２の二重ゲートのトランジスタからなる第２の半導体メモリセルからなる半導体記憶装置であって、
第１の半導体メモリセルにおいて、
データ読出時は、第１のゲートと第３のゲートは第１の電圧を受け取ることによって第１の反対導電型領域と第４の反対導電型領域の間の電流を検出し、
データ書込み時は、第１のゲートと第３のゲートは第１の電圧より高い第２の電圧を受け取り、第１の反対導電型領域は第３の電圧を受け取ることによって第２のゲートに電荷を注入し、
データ消去時は、第３のゲートは第１の電圧より低い第４の電圧を受け取り、第４の反対導電型領域は第５の電圧を受け取ることによって第２のゲートから電荷を引き抜き、
第２の半導体メモリセルにおいて、
データ読出時は、第５のゲートは第１の電圧と同じ値の電圧を受け取ることによって第５の反対導電型領域と第６の反対導電型領域の間の電流を検出し、
データ書込時は、第５のゲートは第２の電圧と同じ値の電圧を受け取り、第５の反対導電型領域は第３の電圧と同じ値の電圧を受け取ることによって第４のゲートに電荷を注入し、
データ消去時は、第５のゲートは第４の電圧と同じ値の電圧を受け取り、第６の反対導電型領域は第５の電圧と同じ値の電圧を受け取ることによって第４のゲートから電荷を引き抜くことを特徴とする半導体記憶装置。
【請求項３】
第１のゲートを有する単ゲートのトランジスタと、単ゲートのトランジスタと同一チップ上に配され第２のゲートおよび第３のゲートを有する第１の二重ゲートのトランジスタからなり、該第１の二重ゲートのトランジスタの第２のゲートは電荷を蓄えることによってデータを記憶し、単ゲートのトランジスタのソースと該第１の二重ゲートのトランジスタのドレインが電気的に接続されてなることを特徴とする第１の半導体メモリセルと、
第４および第５のゲートを有する第２の二重ゲートのトランジスタからなる第２の半導体メモリセルからなる半導体記憶装置であって、
第１の半導体メモリセルの第１のゲートと第３のゲートが同電位にされていることを特徴とする半導体記憶装置。
【請求項４】
前記第１のゲートは、所定の電圧に基づいて該第１の該二重ゲートのトランジスタにおける過剰消去による誤った電流検出を禁止し、
該単ゲートのトランジスタは該半導体基板内に設けられたソースやドレインとして動作する反対導電型の第１、第２の領域をさらに有し、該第１の二重ゲートのトランジスタは該半導体基板内に設けられたソースやドレインとして動作する反対導電型の第３、第４の半導体領域をさらに有し、第２の反対導電型領域と第３の反対導電型領域が電気的に接続され、該第２の二重ゲートのトランジスタは該半導体基板内に設けられたソースやドレインとして動作する反対導電型の第５、第６の領域をさらに有するとともに、
第１の半導体メモリセルを構成する単ゲートのトランジスタの第２の反対導電型領域と、第１の二重ゲートのトランジスタの第３の反対導電型領域が一体になっていることを特徴とする請求項３記載の半導体記憶装置。
【請求項５】
第１のゲートと第１の反対導電型領域と第２の反対導電型領域を有する単ゲートのトランジスタと、該単ゲートのトランジスタと同一チップ上に配され第２のゲートと第３のゲートと第３の反対導電型領域と第４の反対導電型領域を有する第１の二重ゲートのトランジスタからなり、該第１の二重ゲートのトランジスタの第２のゲートは電荷を蓄えることによってデータを記憶し、単ゲートのトランジスタの第２の反対導電型領域と該第１の二重ゲートのトランジスタの第３の反対導電型領域が電気的に接続されてなることを特徴とする第１の半導体メモリセルと、
第４のゲートと第５のゲートと第５の反対導電型領域と第６の反対導電型領域を有し、該第４のゲートに電荷を蓄えることによってデータを記憶する第２の二重ゲートのトランジスタからなる第２の半導体メモリセルからなり、
前記第１の半導体メモリセルが第１の方向にｉ個配列されてワード線となり、第２の方向にｊ個配列されてビット線となる第１のメモリセルアレイと、
前記第２の半導体メモリセルが第１の方向にｋ個配列されてワード線となり、第２の方向にｌ個配列されてビット線となる第２のメモリセルアレイが同一基板上に存在し、
前記第１のメモリセルアレイのビット線と前記第２のメモリセルアレイのビット線が共用され、
前記第１のメモリセルアレイが動作するときに第３のゲートに印加する電圧と、前記第２のメモリセルアレイが前記動作と同じ動作をするときに第５のゲートに印加する電圧とが等しいことを特徴とする半導体記憶装置。
【請求項６】
ｉの数とｋの数が等しく、
第１のメモリセルアレイの全てのビット線と第２のメモリセルアレイの全てのビット線が共有されることを特徴とする請求項５記載の半導体記憶装置。
【請求項７】
第２のメモリセルアレイの配列はｋ＝ｉ／ｎ、ｌ＝ｍ＊ｎとなっており、
第１のメモリセルアレイの全てのビット線と第２のメモリセルアレイの全てのビット線が共有されることを特徴とする請求項５記載の半導体記憶装置。
【請求項８】
第１の機能を有する半導体メモリセルは、
一導電型半導体基板上に第１の絶縁膜を介して設けられた第１のゲートと、該半導体基板内に設けられたソースやドレインとして動作する反対導電型の第１、第２の領域からなる単ゲートのトランジスタと、
該半導体基板上に第２の絶縁膜を介して設けられた第２のゲートと、第２のゲート上に第３の絶縁膜を介して設けられた第３のゲートと、該半導体基板内に設けられたソースやドレインとして動作する第３、第４の反対導電型領域よりなる第１の二重ゲートのトランジスタとからなり、
第２の機能を有する半導体メモリセルは、
該半導体基板上に第４の絶縁膜を介して設けられた第４のゲートと、第４のゲート上に第５の絶縁膜を介して設けられた第５のゲートと、該半導体基板内にソースやドレインとして動作する第５、第６の反対導電型領域とからなる第２の二重ゲートのトランジスタよりなることを特徴とする請求項５記載の半導体記憶装置。
【請求項９】
第２の反対導電型領域と第３の反対導電型領域を電気的に接続し、
ビット線には第１の反対導電型領域と第５の反対導電型領域を接続することを特徴とする請求項８記載の半導体記憶装置。
【請求項１０】
ビット線には第３の反対導電型領域と、第５の反対導電型領域を接続することを特徴とする請求項８記載の半導体記憶装置。
【請求項１１】
第１の機能を有する半導体メモリセルにおいて、第２の反対導電型領域と第３の反対導電型領域を電気的に接続しビット線には第１の反対導電型領域を接続することと、ビット線に第３の反対導電型領域を接続することを製造工程中に選択することが可能なことを特徴とする請求項８記載の半導体記憶装置。
【請求項１２】
第１のメモリセルアレイの少なくともひとつのビット線と第２のメモリセルアレイの少なくとも１つのビット線が共用されることを特徴とする請求項５記載の半導体記憶装置。
【請求項１３】
第１の機能を有する半導体メモリセルを第１の方向にｉ個配列してワード線となし、第２の方向にｊ個配列してビット線となす第１のメモリセルアレイと、
第２の機能を有する半導体メモリセルを第１の方向にｋ個配列してワード線となし、第２の方向にｌ個配列してビット線となす第２のメモリセルアレイが同一基板上に存在し、
第１のメモリセルアレイのワード線と第２のメモリセルアレイのワード線が共用されることを特徴とする請求項１または２記載の半導体記憶装置。
【請求項１４】
第１の機能を有する半導体メモリセルと
第２の機能を有する半導体メモリセルが配置される半導体記憶装置において、  第１の機能を有する半導体メモリセルのアドレスと第２の機能を有する半導体メモリセルアレイのアドレスが連続していることを特徴とする請求項１または２記載の半導体記憶装置。
【請求項１５】
第１の機能を有する半導体メモリセルと
第２の機能を有する半導体メモリセルが存在する半導体記憶装置において、
第１の機能を有する半導体メモリセルを駆動するワード線デコーダと第２の機能を有する半導体メモリセルを駆動するワード線デコーダが同一であることを特徴とする請求項１または２記載の半導体記憶装置。
【請求項１６】
第１の機能を有する半導体メモリセルと
第２の機能を有する半導体メモリセルが存在する半導体記憶装置において、
第１の機能を有する半導体メモリセルを駆動するワード線デコーダと第２の機能を有する半導体メモリセルを駆動するワード線デコーダが、デコーディング部を共用していることを特徴とする請求項１または２記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はＬＳｌ（Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｉｏｎ）メモリあるいはメモリＬＳＩと呼ばれる半導体記憶装置に関し、特に不揮発性の半導体記憶装置に関する。
不揮発性半導体記憶装置として、フラッシュメモリが普及している。フラッシュメモリに関しては、様々な技術が提唱されているが、現在主流である、ＣＨＥ（Ｃｈａｎｎｅｌ  Ｈｏｔ  Ｅｌｅｃｔｒｏｎ）注入方式書込・ＦＮ（Ｆｏｗｌｅｒ  Ｎｏｒｄｈｅｉｍ）トンネル方式消去のフラッシュメモリでは、メモリセルサイズが小さい反面、消去単位が大きいとか、消去時間が長いという問題が存在する。消去単位が小さく、かつ消去時問が短い技術も存在するが、メモリセルサイズが大きくなり、コスト的に不利である。小容量であるが消去単位が小さくかつ消去時間が短いフラッシュメモリと大容量であるが消去単位が大きくかつ消去時問が長いフラッシュメモリを低コストで１チップに集積した不揮発性半導体記憶装置への要求がある。
【０００２】
【従来の技術】
従来例として、ＣＨＥ（Ｃｈａｎｎｅｌ  Ｈｏｔ  Ｅｌｅｃｔｒｏｎ）注入方式書込・ＦＮ（Ｆｏｗｌｅｒ  Ｎｏｒｄｈｅｉｍ）トンネル方式消去のフラッシュメモリを説明する。
ＣＨＥ（Ｃｈａｎｎｅｌ  Ｈｏｔ  Ｅｌｅｃｔｒｏｎ）注入方式書込・ＦＮ（Ｆｏｗｌｅｒ  Ｎｏｒｄｈｅｉｍ）トンネル方式消去のフラッシュメモリのメモリセルは１個のＭＩＳトランジスタよりなる。このＭＩＳトランジスタはスタックトゲート・トランジスタ（ｓｔａｃｋｅｄ  ｇａｔｅ  ｔｒａｎｓｉｓｔｏｒ、以下ＳＧＴ）と呼ばれる。第１図（ａ）がその上面図、第１図（ｂ）が第１図（ａ）のＸ−Ｙ方向の断面図である。図中、１０１はＰ型Ｓｉ（シリコン）基板、１０２はＮ型Ｓｉよりなるドレイン、１０３はＮ型Ｓｉよりなるソース、１０４はＳｉＯ２のような絶縁体、１０５はポリシリコン（ｐｏｌｙ  Ｓｉ）よりなるフローティング・ゲート（ｆｌｏａｔｉｎｇ  ｇａｔｅ、以下ＦＧ）、１０６はＳｉＯ２のような絶縁体、１０７はポリシリコンよりなるコントロール・ゲート（ｃｏｎｔｒｏｌ  ｇａｔｅ、以下ＣＧ）である。このスタックト・ゲート・トランジスタはフローティング・ゲートＦＧに電荷を蓄積することで情報を記憶する。フローティング・ゲートＦＧは電気的にどこにも接続されておらず、容量カップリングによってコントロール・ゲートＣＧにより制御される。
【０００３】
フローティング・ゲートＦＧ中に電子が大量に存在する場合をデータ”０”、存在しない場合を“１”と定義している。この”１”や”０”のデータを読みだすのが読み出し動作である。“１”のメモリセルに”０”を記憶させるのが書き込みである。そして、“０”のメモリセルを”１”に変化させるのが消去である。
【０００４】
読み出し動作について述べる。コントロール・ゲートＣＧとフローティング・ゲートＦＧはＳｉＯ２絶縁体１０６を誘電体とする平行平板コンデンサとみなせる。この容量をＣｃｆとする。同様に、フローティング・ゲートＦＧとＰ型Ｓｉ基板も平行平板コンデンサとみなせる。この容量をＣｆｓとする。Ｐ型Ｓｉ基板を０Ｖ、コントロール・ゲートＣＧにＶｃｇの電圧を印加した場合、フロ−ティング・ゲ−トＦＧ中の電荷をＱｆｇとすると、フロ−ティング・ゲ−トＦＧの電位Ｖｆｇは以下の式であらわせる。
【０００５】
【数１】
0003737276.tif 000002
【０００６】
読み出し時にはＶｃｇを５Ｖとする。フロ−ティング・ゲ−トＦＧに電子が存在しなければＱｆｇ＝０であるから、
【０００７】
【数２】
0003737276.tif 000003
【０００８】
となる。例えば（Ｃｃｆ／（Ｃｃｆ＋Ｃｆｓ））は０．５になるように設計されている。よって、このトランジスタＳＧＴのドレイン−ソース間は導通状態になる。一方、フロ−ティング・ゲ−トＦＧに電子が大量に存在すれば、Ｑｆｇが大きな負の値になるので、Ｖｃｇの値にかかわらずＶｆｇは負の値になり、トランジスタＳＧＴのドレイン−ソース問は非導通となる。すなわち、フロ−ティング・ゲ−トＦＧ中の電子の存在の有無を、Ｖｃｇに５Ｖを印加することで、ドレイン−ソース間電流として検出することができる。電流が流れれば”ｌ”データを出力し、流れなければ”０”データを出力する。これが読み出し動作である。
【０００９】
次に書き込み動作について述べる。Ｐ型Ｓｉ基板＝ソース＝０Ｖ、ＣＧ＝９Ｖ、ドレイン＝６Ｖとする。するとフロ−ティング・ゲ−トＦＧ直下のＰ型Ｓｉ基板表面にチャネルが形成され、電子がソースからドレインに向かって移動する。ドレイン近傍でチャネルは消失（ピンチオフ）するので、ピンチオフ点に至った電子は高電界によって急加速されながらドレインへと移動していく。このため、ドレイン付近で高エネルギーの電子が発生する。すると、この電子が結晶格子と衝突して正孔−電子対（ｈｏｌｅ−ｅｌｅｃｔｒｏｎ  ｐａｉｒ）を発生する。これらの正孔や電子も高電界によって加速され高エネルギーを得る。このようにして、ドレイン付近には大量のホット・ホ−ル（ｈｏｔ  ｈｏｌｅ）とホット・エレクトロン（ｈｏｔ  ｅｌｅｃｔｒｏｎ）が発生する。この現象は、アバランシュ・ブレイクダウン（ａｖａｌａｎｃｈｅ  ｂｒｅａｋｄｏｗｎ）と呼ばれる。ＣＧ＝９Ｖなのでフローティング・ゲートＦＧからＳｉ基板に向かう電界が生じており、この電界に引かれてホット・エレクトロンの一部がＳｉＯ２絶縁体１０４のエネルギ−障壁を越えてフローティング・ゲートＦＧに入り込む。これがチャネル・ホット・エレクトロン注入である。
【００１０】
次に消去動作について述べる。Ｐ型Ｓｉ基板＝０Ｖ、ＣＧ＝−１０Ｖ、ドレイン＝オープン、ソース＝５Ｖとする。するとフローティング・ゲートＦＧとソース間電圧が７Ｖ程度になる。ＳｉＯ２絶縁体１０４は厚さが１０ｎｍ程度なので、電界が７ＭＶ／ｃｍとなり、トンネル現象によりフローティング・ゲートＦＧ中の電子がソースに移動する。
【００１１】
次に、このトランジスタＳＧＴを複数個配列した場合の回路動作を説明する。第２図は８ビットのフラッシュメモリおよびその周辺回路の一部を示す図である。図中、２０１は６Ｖ発生回路、２０２は電流検出回路、２０３は５Ｖ／０Ｖ切り換え回路、Ｓ１、Ｓ２、Ｓｙ０、Ｓｙ１、Ｓｅｂ０、Ｓｅｂ１、Ｓｓｂｙ００、Ｓｓｂｙ１０、Ｓｓｂｙ０１、Ｓｓｂｙ１１はスイッチ（現実にはＭＩＳトランジスタ）、ＳＧＴ000 〜ＳＧＴ111 はスタックト・ゲ−ト・トランジスタである。トランジスタＳＧＴ000 とトランジスタＳＧＴ001 のドレインはサブビット線ＳＢＬ00に共通に接続され、トランジスタＳＧＴ010 とトランジスタＳＧＴ011 のドレインはサブビット線ＳＢＬ01に共通に接続され、トランジスタＳＧＴ100 とトランジスタＳＧＴ101 のドレインはサブビット線ＳＢＬ10に共通に接続され、トランジスタＳＧＴ110 とトランジスタＳＧＴ111 のドレインはサブビット線ＳＢＬ11に共通に接続される。さらに、サブビット線ＳＢＬ00はスイッチＳｓｂｙ00を介して、サブビット線ＳＢＬ01はスイッチＳｓｂｙ01を介してグローバルビット線ＧＢＬ0 に、サブビット線ＳＢＬ10はスイッチＳｓｂｙ10を介して、サブビット線ＳＢＬ11はスイッチＳｓｂｙ11を介してグローバルビット線ＧＢＬ1 に接続される。グローバルビット線ＧＢＬ0 はスイッチＳｙ0 を介して、グローバルビット線ＧＢＬ1 はスイッチＳｙ1 を介してバスＢＬに接続される。バスＢＬはスイッチＳ１を介して６Ｖ発生回路２０１に、スイッチＳ２を介して電流検出回路２０２に接続される。また、トランジスタＳＧＴ000 とトランジスタＳＧＴ100 のコントロール・ゲートＣＧはワード線ＷＬ0 に共通に接続され、トランジスタＳＧＴ001 とトランジスタＳＧＴ101 のコントロール・ゲートＣＧはワード線ＷＬ1 に共通に接続され、トランジスタＳＧＴ010 とトランジスタＳＧＴ110 のコントロール・ゲートＣＧはワード線ＷＬ２に共通に接続され、トランジスタＳＧＴ011 とトランジスタＳＧＴ111 のコントロール・ゲートＣＧはワード線ＷＬ３に共通に接続される。そして、トランジスタＳＧＴ000 、トランジスタＳＧＴ001 、トランジスタＳＧＴ100 、トランジスタＳＧＴ101 のソースはソース接続線ＳＬ0 に共通に接続され、トランジスタＳＧＴ010 、トランジスタＳＧＴ011 、トランジスタＳＧＴ110 、トランジスタＳＧＴ111 のソースはソース接続線ＳＬ1 に共通に接続される。このソースが共通に接続された単位が消去ブロックである。前者が消去ブロックＥＢ0 、後者が消去ブロックＥＢ１である。ソース接続線ＳＬ0 はスイッチＳｅｂ0 を介して、ソース接続線ＳＬ１はスイッチＳｅｂ１を介して５Ｖ／０Ｖ切り換え回路２０３に接続される。
【００１２】
このフラッシュメモリにおける読み出し動作について述べる。トランジスタＳＧＴ000 のデータを読みだす場合、スイッチＳ２、Ｓｙ0 、Ｓｓｂｙ0 、Ｓｅｂ0 をそれぞれ導通状態にし、他のスイッチは非導通にしておく。５Ｖ／０Ｖ切り換え回路２０３は０Ｖに設定する。すると、トランジスタＳＧＴ000 とトランジスタＳＧＴ001 のソースが０Ｖに、ドレインが電流検出回路２０２に接続される。他のトランジスタは電流検出回路２０２からは切り離されている。この状態でＷＬ0 ＝５Ｖ、ＷＬ1 ＝０Ｖとする。つまり、トランジスタＳＧＴ000 のＣＧ＝５Ｖ、トランジスタＳＧＴ001 のＣＧ＝0 Ｖとなる。（ｌ）式により、Ｑｆｇが負であろうと０であろうとトランジスタＳＧＴ001 は電流を流さない。こうしてトランジスタＳＧＴ000 のデータのみを検出することができる。
【００１３】
次に書き込み動作について述べる。トランジスタＳＧＴ000 に”０”のデータを書く場合、スイッチＳ１、Ｓｙ0 、Ｓｓｂｙ00、Ｓｅｂ0 を導通状態にし、他のスイッチは非導通にしておく。５Ｖ／０Ｖ切り換え回路２０３は０Ｖに設定する。すると、トランジスタＳＧＴ000 とトランジスタＳＧＴ001 のソースが０Ｖに、ドレインが６Ｖ発生回路２０１に接続される。他のトランジスタは６Ｖ発生回路２０１からは切り離されている。この状態でＷＬ0 ＝９Ｖ、ＷＬ1 ＝０Ｖとする。つまり、トランジスタＳＧＴ000 のＣＧ＝９Ｖ、ドレイン＝６Ｖ、トランジスタＳＧＴ001 のＣＧ＝０Ｖ、ドレイン＝６Ｖとなる。トランジスタＳＧＴ001 はチャネルが形成されないので、アバランシュ・ブレイクダウンが起きず、ホット・エレクトロン（ｈｏｔ  ｅｌｅｃｔｒｏｎ）が発生しない。こうしてトランジスタＳＧＴ000 のみアバランシュ・ブレイクダウンが起きてチャネル・ホット・エレクトロン（ｃｈａｎｎｅｌ  ｈｏｔ  ｅｌｅｃｔｒｏｎ）注入が行われ、選択的に”０”のデータを書き込むことができる。
【００１４】
次に消去動作について述べる。消去ブロックＥＢ0 のデータを消去する場合。スイッチＳｅｂ0 を導通伏態にし、他のスイッチは非導通にしておく。５Ｖ／０Ｖ切り換え回路２０３は５Ｖに設定し、ＷＬ0 ＝ＷＬ１＝−１０Ｖとする。すると、トランジスタＳＧＴ000 、ＳＧＴ001 、ＳＣＴ100 、ＳＧＴ101 のドレインはオープン、コントロール・ゲートＣＧは−１０Ｖ、ソースが５Ｖとなり、４個のトランジスタＳＧＴ000 、ＳＧＴ001 、ＳＣＴ100 、ＳＧＴ101 でトンネルが起きデータが同時に消去される。
【００１５】
また図３は図２に示した８ビットフラッシュメモリを含む４メガビットフラッシュメモリの全体構成を示す図である。
図３において命令デコード回路２０５が制御回路２０４の制御のもとにＡ0 からＡ18によって供給された命令をデコードする。状態制御回路２０６は制御回路からの信号並びに命令デコード回路から供給されたデコード済の命令を基に９Ｖ発生回路２０７、−１０Ｖ発生回路２０８、６Ｖ発生回路２０９、５Ｖ／０Ｖ切り換え回路２１０の状態を制御する。Ｘデコーダ回路２１１はＡ11からＡ18のアドレス信号をデコードし制御回路２０４、９Ｖ発生回路２０７および−１０Ｖ発生回路２０８からの信号を基に、ワード線に所定の電圧を供給する。ブロック選択デコーダ２１２はＡ8 からＡ10のアドレス信号をデコードし制御回路２０４、９Ｖ発生回路２０７からの信号を基にサブビッット線と消去ブロックを選択する。Ｙデコーダ回路２１３はＡ0 からＡ7 のアドレス信号をデコードし制御回路２０４、９Ｖ発生回路２０７からの信号を基に、グローバルビット線を選択する。２１４は図２における電流検出回路の機能を果たすとともに書き込みを行なうためのセンスアンプ＋書き込み回路である。２１５は複数の消去ブロックからなるメモリ部で、各消去ブロックは図２に示したような構成を有する。
【００１６】
このようなスタックト・ゲート・トランジスタＳＧＴによるフラッシュメモリの場合、１ビットを記憶するのにトランジスタが１個で済むので大容量化に適している。しかしながら、過剰消去という間題が存在する。消去の際は、上記のように、フローティング・ゲートＦＧに電子が蓄積されている状態から電子を０にするわけであるが、消去しすぎるとフローティング・ゲートＦＧにホールが現れ、正の電荷が蓄積された状態になってしまう。この現象を過剰消去と呼ぷ。例えば、トランジスタＳＧＴ001 が過剰消去になっている伏態でトランジスタＳＧＴ000 のデータを読みだす場合を考える。（ｌ）式より、Ｑｆｇが正であれぱ、Ｖｃｇが０Ｖであっても電流を流す。すなわち、トランジスタＳＧＴ001 はＷＬ＝０Ｖ（非選択）にも関わらず電流を流す。すると、トランジスタＳＧＴ000 のデータが”０”の場合、本来バスＢＬには電流が流れないはずであるが、トランジスタＳＧＴ001 のせいで電流が流れるため、電流検出回路２０２はデータが”１”であるという誤った出力をしてしまう。この過剰消去を回避するため、フラッシュメモリは消去の速度を遅くし、かつ短時間消去しては消去レベルを検出することを繰り返すというアルゴリズムを採用している。このため消去時間が非常に遅い。
【００１７】
また、スイッチＳｅｂ０、Ｓｅｂ１、Ｓｓｂｙ００、Ｓｓｂｙ１０、Ｓｓｂｙ０１、Ｓｓｂｙ１１用のトランジスタが比較的大きな面積を占めるため、１個の消去ブロック内のトランジスタを多くしないとチップ面積が大きくなってしまう。このため、消去ブロックの記憶容量が大きい。典型的なフラッシュメモリでは６４キロバイトなどの大きな容量単位で消去が行なわれる。
【００１８】
通常のフラッシュメモリはメモリセルサイズが小さいので大容量化が容易な反面、消去単位が大きく消去時問が長いという間題が存在する。
そこで、小容量であるが消去単位が小さくかつ消去時間が短いフラッシュメモリと大容量であるが消去単位が大きくかつ消去時間が長いフラッシュメモリを低コストで１チップ上に集積すれば産業上有用な半導体記憶装置が提供されることになる。
【００１９】
図４は過剰消去の問題を解決し、消去時間を短くしたメモリセルの第１の構成（基本構成）を示す図である。（ａ）が上面図、（ｂ）がＸ−Ｙにおける断面図である。図中、３０１はＰ型Ｓｉ基板、３０２はＮ型Ｓｉよりなるドレイン、３０３はＮ型Ｓｉよりなるソース、３０４はＳｉＯ２のような絶縁体、３０５はポリシリコンよりなるフローティング・ゲートＦＧ、３０６はＳｉ０２のような絶縁体、３０７はポリシリコンよりなるコントロ−ル・ゲ−トＣＧである。これらの構成要素により１個のスタックト・ゲ−ト・トランジスタＳＧＴが実現される（ＴｒＮ）。そして、３０８はＮ型Ｓｉよりなるドレイン、３０９はＮ型Ｓｉよりなるソース、３１０はＳｉＯ２のような絶縁体、３１１はポリシリコンよりなるゲートである。これらの構成要索により、１個のＭＩＳトランジスタが実現される（ＴｒＳ）。そして、ＴｒＳのソースとＴｒＮのドレインを接続部分３１２において電気的に接続する。ＴｒＳとＴｒＮはＥＥＰＲＯＭを構成する。今後、このようなメモリセルをＭＣ１と呼ぷ。
【００２０】
上記の構成から明らかなように、トランジスタＴｒＳはトランジスタＴｒＮと異なり容量カップリングで制御されるフローティング・ゲートを持たない。従ってトランジスタＴｒＮと異なりトランジスタＴｒＳ自体には過剰消去の問題が存在しない。
トランジスタＴｒＮの動作は従来例と全く同じであるので省略する。トランジスタＴｒＳは次のように制御される。まず読み出し動作について述べる。メモリセルＭＣ１を選択する場合、ゲート３１１に５Ｖの電圧を印加する。トランジスタＴｒＳは導通状態になるので、トランジスタＴｒＮが導通するか否かでトランジスタＴｒＮのデータが判定できる。非選択の場合はゲート３１１に０Ｖの電圧を印加する。トランジスタＴｒＳが非導通になるので、仮にトランジスタＴｒＮが過剰消去になっていても選択メモリセルは導通しない。すなわちトランジスタＴｒＳは単ゲートのトランジスタであるため過剰消去による誤った導通の心配がないので、トランジスタＴｒＮが過剰消去ゆえに電流を流しているかどうかにかかわらず、メモリセルＭＣ１は非選択の場合は非導通となり選択の場合はトランジスタＴｒＮの状態に応じて導通または非導通となる。
【００２１】
次に書き込み動作について述べる。ゲート３０７に９Ｖを印加する。ついでゲート３１１に１０Ｖ、ドレイン３０８に７Ｖを印加する。すると、ソース３０９に６Ｖが現れる。ドレイン３０２はソース３０９と同電位なので６Ｖ、コントロール・ゲート３０７は９ＶになっているのでＣＨＥ注入がおきる。
次に消去動作について述べる。３１１のゲートに０Ｖを印加する。すると、ソース３０９と同電位であるドレイン３０２はオープンになる。そしてコントロール・ゲート３０７に−１０Ｖ、ソース３０３に５Ｖを印加すると、ＦＮトンネルがおきる。
【００２２】
現実には、種々の電圧を発生させるのは効率が悪いので、次のような改良例も考えられる。すなわち、トランジスタＴｒＳを既存のコントロール・ゲートＣＧ用電圧である、９Ｖ、５Ｖ、０Ｖ、−１０Ｖを用いて次のように制御する。
まず読み出し動作について述べる。選択する場合、ゲート３１１に５Ｖの電圧を印加する。トランジスタＴｒＳは導通状態になるので、トランジスタＴｒＮが導通するか否かでトランジスタＴｒＮのデータが判定できる。非選択の場合はゲート３１１に０Ｖの電圧を印加する。トランジスタＴｒＳが非導通になるので、仮にトランジスタＴｒＮが過剰消去になっていても選択メモリセルに悪影響を及ぼさない。
【００２３】
次に書き込み動作について述べる。既に述べたようにスタックト・ゲート・トランジスタ（ＴｒＮ）においては書き込み時にかなりのドレイン電流が流れる。そのためＴｒＳが相互コンダクタンスが小さなトランジスタであると、Ｔｒのソースが電圧降下を起こしＴｒＮのドレイン電圧が低くなって書き込みができなくなる。図４のようなメモリセルにおいて、ゲート３１１に既存の周辺回路で提供できる電圧である９Ｖ、ドレイン３０８に既存の周辺回路で提供できる電圧である６Ｖを単純に印加しただけでは、電圧降下のためにドレイン３０２に６Ｖを現すことができない。そこでトランジスタＴｒＳのＶｔｈ（閾値）を０Ｖにするか、図５に示すようにトランジスタＴｒＳのゲート幅をトランジスタＴｒＮのゲート幅より広くして相互コンダクタンスを大きくすることで、ゲート３１１に９Ｖ、ドレイン３０８に６Ｖを印加した場合でも、ソース３０９と同電位であるドレイン３０２に６Ｖを現すことができる。なお図５中、図４と同じ構成構成部分には同一符号を付しその説明を省略する。
【００２４】
次に消去動作について述べる。ドレイン３０８をオープンにすればゲート３１１には何Ｖを印加してもＴｒＮのドレインはオープンになる。こうして、新たな電圧の発生の必要なしにメモリセルＭＣ１を動作させることができる。
上記のように動作させれば、常にトランジスタＴｒＳのゲートとトランジスタＴｒＮのコントロール・ゲートＣＧに同じ電圧を印加できる。従って、トランジスタＴｒＳのゲートとトランジスタＴｒＮのコントロール・ゲートＣＧを電気的に接続した方が回路が簡単にできる。
【００２５】
トランジスタＴｒＮを通常のフラッシュメモリのメモリセルと全く同じもの、あるいは同一プロセスで作られる同一構造のものにし、プロセスの変更や追加なしに、通常のフラッシュメモリセル（以下ＭＣ２）とメモリセルＭＣ１を混載させることも可能である。図６にその実施例を示す。図６中、図４と同一構成部分には同一符号を付しその説明は省略する。５０１はメモリセルＭＣ１で構成される半導体記憶部である。過剰消去の間題はないが、セルサイズは大きい。一方、５０２はフラッシュメモリセルＭＣ２で構成される半導体記憶部である。フラッシュメモリＭＣ２は、メモリセルＭＣ１のトランジスタＴｒＮと同一構造の半導体メモリセルである。過剰消去の問題はあるが、セルサイズは小さい。
【００２６】
マイクロコンピュータのＲＯＭに制御のためのプログラムとそのパラメータを格納する場合を考える。制御プログラムはデータ量は大きいがそれほど頻繁に書き換える必要はない。一方制御プログラムのパラメータはデータ量はそれほど大きくないが頻繁に書き換える必要がある。制御プログラムを格納する領域は多少消去時間が長くても大きな問題とはならないのに対して、パラメータを格納する領域は消去時間が短ければ短いほど望ましい。すなわち上記のように制御プログラムを格納する領域をある種の半導体メモリセルで構成し、パラメータを格納する領域を別の種の半導体メモリセルで構成すれば、従来より優れたマイクロコンピュータ制御用ＲＯＭが得られることになる。
【００２７】
例えば自動車のエンジン制御プログラムを本発明による半導体記憶装置に格納する場合、エンジン制御のプログラム自体はある種の半導体メモリセルに格納するとともに、燃費と馬力などに係わるパラメータは別の種の半導体メモリセルに格納することによって迅速に書き換え可能とする。これによって使用者のニーズに応じた制御ＲＯＭを構成することができる。
【００２８】
異種のメモリセルマトリクスを同一チップ上に集積した半導体記憶装置を開示したものとして特開平５−２７５６５７がある。
図７は特開平５−２７５６５７が開示するメモリマトリクスの配置を示す。３１はＥＥＰＲＯＭセルマトリクス、３２はフラッシュＥＥＰＲＯＭセルマトリクスである。Ｃ１〜Ｃ３とＣ１’〜Ｃ３’はそれぞれ対応するドレイン（ビット）ライン、Ｒ１〜Ｒ６はローラインである。ドレインラインＣ１〜Ｃ３とＣ１’〜Ｃ３’間はマトリクス３１、３２の相互のドレイン耐圧の違いから、これらマトリクス間でそれぞれ開放（切断）状態となっている。そのためＥＥＰＲＯＭセルマトリクス３１での動作はフラッシュマトリクス３２側には何の影響も与えない。同様にフラッシュマトリクス３２での動作はＥＥＰＲＯＭセルマトリクス３１側に何の影響も与えない。
【００２９】
図８は特開平５−２７５６５７が開示するメモリマトリクスの別の配置を示す。この配置では、ＥＥＰＲＯＭセルマトリクス３１と、フラッシュＥＥＰＲＯＭセルマトリクス３２の間のドレインラインＣ１〜Ｃ３にそれぞれデプレショントランジスタ４１〜４３を設けている。トランジスタ４１〜４３のゲート電圧を制御することによってバックゲート効果を働かせることができ、これによってＥＥＰＲＯＭセルマトリクス３１での動作がフラッシュＥＥＰＲＯＭセルマトリクス３２側に影響を及ぼさないようにすることができる。同様にフラッシュマトリクス３２での動作がＥＥＰＲＯＭセルマトリクス３１側に影響を及ぼさないようにすることができる。
【００３０】
【発明が解決しようとする課題】
しかしながら特開平５−２７５６５７に示す構成でＥＥＰＲＯＭセルマトリクス３１とフラッシュＥＥＰＲＯＭセルマトリクス３２を動作させる場合、バイアス電圧が異なり、周辺回路の共有は容易ではない。
図７のようにＥＥＰＲＯＭセルマトリクス３１のビット線と、フラッシュＥＥＰＲＯＭセルマトリクス３２のビット線を電気的に切り離せば、結果的にカラムデコーダやセンスアンプ、書き込み／消去回路が別々に必要となりチップ面積を増大させる。すなわち従来技術では異種のメモリマトリクスを混在することは示されていても、周辺回路の共有まで考えられていないのである。
【００３１】
また、図８の構成では、デプレショントランジスタでビット線を電気的に接続したり切り離したりすることが示されているが、図８のような構成が可能となる動作電圧の組み合わせは限られており設計の柔軟性の点で問題がある。さらに、デプレショントランジスタの追加のために製造工程が長くなる欠点もある。
そこで、本発明の目的は小容量であるが消去単位が小さくかつ消去時間が短いフラッシュメモリと大容量であるが消去単位が大きくかつ消去時間が長いフラッシュメモリを低コストで１チップに集積し、かつ両方のメモリの間での周辺回路の共有が可能な産業上有用な半導体記憶装置を提供することである。
【００３２】
【課題を解決するための手段】
上記目的は第１のゲートと第１の反対導電型領域と第２の反対導電型領域を有する単ゲートのトランジスタと、単ゲートのトランジスタと同一チップ上に配され第２のゲートと第３のゲートと第３の反対導電型領域と第４の反対導電型領域を有する第１の二重ゲートのトランジスタからなり、該第１の二重ゲートのトランジスタの第２のゲートは電荷を蓄えることによってデータを記憶し、単ゲートのトランジスタの第２の反対導電型領域と該第１の二重ゲートのトランジスタの第３の反対導電型領域が電気的に接続されてなることを特徴とする第１の半導体メモリセルと、第４のゲートと第５のゲートと第５の反対導電型領域と第６の反対導電型領域を有する第２の二重ゲートのトランジスタからなる第２の半導体メモリセルからなる半導体記憶装置であって、第１の半導体メモリセルにおいては、データ読出時は、第１のゲートは第１の電圧を受け取り、第３のゲートは第２の電圧を受け取ることによって第１の反対導電型領域と第４の反対導電型領域の問の電流を検出し、データ書込み時は、第１のゲートは第１の電圧より高い第３の電圧を受け取り、第３のゲートは第２の電圧より高い第４の電圧を受け取り、第１の反対導電型領域は第５の電圧を受け取ることによって第２のゲートに電荷を注入し、データ消去時は、第３のゲートは第２の電圧より低い第６の電圧を受け取り、第４の反対導電型領域は第７の電圧を受け取ることによって第２のゲートから電荷を引き抜き、第２の半導体メモリセルにおいては、データ読出時は、第５のゲートは第２の電圧と同じ値の電圧を受け取ることによって第５の反対型導電領域と第６の反対導電型領域の問の電流を検出し、データ書込時は、第５のゲートは第４の電圧と同じ値の電圧を受け取り、第５の反対導電型領域は第５の電圧と同じ値の電圧を受け取ることによって第４のゲートに電荷を注入し、データ消去時は、第５のゲートは第６の電圧と同じ値の電圧を受け取り、第６の反対型導電領域は第７の電圧と同じ値の電圧を受け取ることによって第４のゲートから電荷を引き抜くことを特徴とする請求項１記載の半導体記憶装置によって達成される。
【００３３】
請求項１記載の半導体記憶装置では、第１の半導体メモリセルを構成する第１の二重ゲートのトランジスタと第２の半導体メモリセルを構成する第２の二重ゲートのトランジスタを同じ電圧で動作させることができる。
上記目的はまた第１のゲートと第１の反対導電型領域と第２の反対導電型領域を有する単ゲートのトランジスタと、単ゲートのトランジスタと同一チップ上に配され第２のゲートと第３のゲートと第３の反対導電型領域と第４の反対導電型領域を有する第１の二重ゲートのトランジスタからなり、該第１の二重ゲートのトランジスタの第２のゲートは電荷を蓄えることによってデータを記憶し、単ゲートのトランジスタの第２の反対導電型領域と該第１の二重ゲートのトランジスタの第３の反対導電型領域が電気的に接続されてなることを特徴とする第１の半導体メモリセルと、第４のゲートと第５のゲートと第５の反対導電型領域と第６の反対導電型領域を有する第２の二重ゲートのトランジスタからなる第２の半導体メモリセルからなる半導体記憶装置であって、第１の半導体メモリセルにおいて、データ読出時は、第１のゲートと第３のゲートは第１の電圧を受け取ることによって第１の反対導電型領域と第４の反対導電型領域の間の電流を検出し、データ書込み時は、第１のゲートと第３のゲートは第１の電圧より高い第２の電圧を受け取り、第１の反対導電型領域は第３の電圧を受け取ることによって第２のゲートに電荷を注入し、データ消去時は、第３のゲートは第１の電圧より低い第４の電圧を受け取り、第４の反対導電型領域は第５の電圧を受け取ることによって第２のゲートから電荷を引き抜き、第２の半導体メモリセルにおいて、データ読出時は、第５のゲートは第１の電圧と同じ値の電圧を受け取ることによって第５の反対導電型領域と第６の反対導電型領域の間の電流を検出し、データ書込時は、第５のゲートは第２の電圧と同じ値の電圧を受け取り、第５の反対導電型領域は第３の電圧と同じ値の電圧を受け取ることによって第４のゲートに電荷を注入し、データ消去時は、第５のゲートは第４の電圧と同じ値の電圧を受け取り、第６の反対導電型領域は第５の電圧と同じ値の電圧を受け取ることによって第４のゲートから電荷を引き抜くことを特徴とする請求項２記載の半導体記憶装置によっても達成される。
【００３４】
請求項２記載の半導体記憶装置では、請求項１の発明の特徴に加えて、第１の半導体メモリセルの単ゲートのトランジスタも第１の二重ゲートのトランジスタおよび第２の二重ゲートのトランジスタと同じ電圧で動作させることができる。上記目的はまた第１のゲートを有する単ゲートのトランジスタと、単ゲートのトランジスタと同一チップ上に配され第２のゲートおよび第３のゲートを有する第１の二重ゲートのトランジスタからなり、該第１の二重ゲートのトランジスタの第２のゲートは電荷を蓄えることによってデータを記憶し、単ゲートのトランジスタのソースと該第１の二重ゲートのトランジスタのドレインが電気的に接続されてなることを特徴とする第１の半導体メモリセルと、第４および第５のゲートを有する第２の二重ゲートのトランジスタからなる第２の半導体メモリセルからなる半導体記憶装置であって、第１の半導体メモリセルの第１のゲートと第３のゲートが同電位にされていることを特徴とする請求項３記載の半導体記憶装置によっても達成される。
【００３５】
請求項３記載の半導体記憶装置では、単ゲートのトランジスタの第１のゲートと第１の二重ゲートのトランジスタの第３のゲートを電気的に接続することによって回路構成が簡単になる。
上記目的はまた前記第１のゲートは、所定の電圧に基づいて該第１の該二重ゲートのトランジスタにおける過剰消去による誤った電流検出を禁止し、該単ゲートのトランジスタは該半導体基板内に設けられたソースやドレインとして動作する反対導電型の第１、第２の領域をさらに有し、該第１の二重ゲートのトランジスタは該半導体基板内に設けられたソースやドレインとして動作する反対導電型の第３、第４の半導体領域をさらに有し、第２の反対導電型領域と第３の反対導電型領域が電気的に接続され、該第２の二重ゲートのトランジスタは該半導体基板内に設けられたソースやドレインとして動作する反対導電型の第５、第６の領域をさらに有するとともに、第１の半導体メモリセルを構成する単ゲートのトランジスタの第２の反対導電型領域と、第１の二重ゲートのトランジスタの第３の反対導電型領域が一体になっていることを特徴とする請求項４記載の半導体記憶装置によっても達成される。
【００３６】
請求項４記載の半導体記憶装置では、単ゲートのトランジスタのソース領域と第１の二重ゲートのトランジスタのドレイン領域が一体化され小型化されている。
上記目的はまた第１のゲートと第１の反対導電型領域と第２の反対導電型領域を有する単ゲートのトランジスタと、該単ゲートのトランジスタと同一チップ上に配され第２のゲートと第３のゲートと第３の反対導電型領域と第４の反対導電型領域を有する第１の二重ゲートのトランジスタからなり、該第１の二重ゲートのトランジスタの第２のゲートは電荷を蓄えることによってデータを記憶し、単ゲートのトランジスタの第２の反対導電型領域と該第１の二重ゲートのトランジスタの第３の反対導電型領域が電気的に接続されてなることを特徴とする第１の半導体メモリセルと、第４のゲートと第５のゲートと第５の反対導電型領域と第６の反対導電型領域を有し、該第４のゲートに電荷を蓄えることによってデータを記憶する第２の二重ゲートのトランジスタからなる第２の半導体メモリセルからなり、前記第１の半導体メモリセルが第１の方向にｉ個配列されてワード線となり、第２の方向にｊ個配列されてビット線となる第１のメモリセルアレイと、前記第２の半導体メモリセルが第１の方向にｋ個配列されてワード線となり、第２の方向にｌ個配列されてビット線となる第２のメモリセルアレイが同一基板上に存在し、第１のメモリセルアレイのビット線と第２のメモリセルアレイのビット線が共用され、前記第１のメモリセルアレイが動作するときに第３のゲートに印加する電圧と、前記第２のメモリセルアレイが前記動作と同じ動作をするときに第５のゲートに印加する電圧とが等しいことを特徴とする請求項５記載の半導体記憶装置によっても達成される。
【００３７】
請求項５記載の半導体記憶装置では、各種の周辺回路を第１のメモリセルアレイと第２のメモリセルアレイで共有することができ、チップサイズを小さくすることができる。
半導体記憶装置は、ｉの数とｋの数が等しく、第１のメモリセルアレイの全てのビット線と第２のメモリセルアレイの全てのビット線が共有される請求項６記載の構成としてもよい。
【００３８】
請求項６記載の半導体記憶装置では、第１のメモリセルアレイと第２のメモリセルアレイが全てのビット線を共有することが可能になる。
半導体記憶装置は、第２のメモリセルアレイの配列はｋ＝ｉ／ｎ、ｌ＝ｍ＊ｎとなっており、第１のメモリセルアレイの全てのビット線と第２のメモリセルアレイの全てのビット線が共有される請求項７記載の構成としてもよい。
【００３９】
請求項７記載の半導体記憶装置では、第１のメモリセルのＸ方向の寸法と第２のメモリセルのＸ方向の寸法が異なっていても、第１のメモリセルアレイと第２のメモリセルアレイが全てのビット線を共有することが可能になる。
半導体記憶装置は、第１の機能を有する半導体メモリセルは、一導電型半導体基板上に第１の絶縁膜を介して設けられた第１のゲートと、該半導体基板内に設けられたソースやドレインとして動作する反対導電型の第１、第２の領域からなる単ゲートのトランジスタと、該半導体基板上に第２の絶縁膜を介して設けられた第２のゲートと、第２のゲート上に第３の絶縁膜を介して設けられた第３のゲートと、該半導体基板内に設けられたソースやドレインとして動作する第３、第４の反対導電型領域よりなる第１の二重ゲートのトランジスタとからなり、第２の機能を有する半導体メモリセルは、該半導体基板上に第４の絶縁膜を介して設けられた第４のゲートと、第４のゲート上に第５の絶縁膜を介して設けられた第５のゲートと、該半導体基板内にソースやドレインとして動作する第５、第６の反対導電型領域とからなる第２の二重ゲートのトランジスタよりなる請求項８記載の構成としてもよい。
【００４０】
請求項８記載の半導体記憶装置では、第１の半導体メモリセルとビット線との接続方法を変えることで第１のメモリセルアレイの記憶容量と第２のメモリセルアレイの記憶容量を配線工程で変更することが可能になる。
半導体記憶装置は、第２の反対導電型領域と第３の反対導電型領域を電気的に接続し、ビット線には第１の反対導電型領域と第５の反対導電型領域を接続する請求項９記載の構成としてもよい。
【００４１】
請求項９記載の半導体記憶装置では、第１の機能を有する半導体メモリセルは本来の第１の機能を発揮するため、本記憶装置は第１の機能と第２の機能を有する。
半導体記憶装置は、ビット線には第３の反対導電型領域と、第５の反対導電型領域を接続する請求項１０記載の構成としてもよい。
【００４２】
請求項１０記載の半導体記憶装置では、第１の機能を有する半導体メモリセルは第２の機能を発揮するため、本記憶装置は第２の機能のみを有することになる。
半導体記憶装置は、第１の機能を有する半導体メモリセルにおいて、第２の反対導電型領域と第３の反対導電型領域を電気的に接続しビット線には第１の反対導電型領域を接続することと、ビット線に第３の反対導電型領域を接続することを製造工程中に選択することが可能なことを特徴とする請求項８記載の構成としてもよい。
【００４３】
請求項１１記載の半導体記憶装置では、第１の半導体メモリセルとビット線との接続方法を変えることで第１のメモリセルアレイの記憶容量と第２のメモリセルアレイの記憶容量を配線工程など製造工程の途中で変更することが可能になる。  半導体記憶装置は、第１のメモリセルアレイの少なくともひとつのビット線と第２のメモリセルアレイの少なくとも１つのビット線が共用される請求項１２記載の構成としてもよい。
【００４４】
請求項１２記載の半導体記憶装置では、第１のメモリセルアレイと第２のメモリセルアレイが周期的に一部のビット線を共有することができる。
上記目的はまた、第１の機能を有する半導体メモリセルを第１の方向にｉ個配列してワード線となし、第２の方向にｊ個配列してビット線となす第１のメモリセルアレイと、第２の機能を有する半導体メモリセルを第１の方向にｋ個配列してワード線となし、第２の方向にｌ個配列してビット線となす第２のメモリセルアレイが同一基板上に存在し、第１のメモリセルアレイのワード線と第２のメモリセルアレイのワード線が共用されることを特徴とする請求項１３記載の半導体記憶装置によっても達成される。
【００４５】
請求項１３記載の半導体記憶装置では、第１のメモリセルアレイと第２のメモリセルアレイがワード線を共有することができる。
前期課題はまた、第１の機能を有する半導体メモリセルと第２の機能を有する半導体メモリセルが配置される半導体記憶装置において、第１の機能を有する半導体メモリセルのアドレスと第２の機能を有する半導体メモリセルアレイのアドレスが連続していることを特徴とする請求項１４記載の半導体記憶装置によっても達成される。
【００４６】
請求項１４記載の半導体記憶装置では、高速消去可能なメモリセルと通常のメモリセルを連続したアドレス空間に配置できる。
上記目的はまた、第１の機能を有する半導体メモリセルと第２の機能を有する半導体メモリセルが存在する半導体記憶装置において、第１の機能を有する半導体メモリセルを駆動するワード線デコーダと第２の機能を有する半導体メモリセルを駆動するワード線デコーダが同一であることを特徴とする請求項１５記載の半導体記憶装置によって達成される。
【００４７】
請求項１５記載の半導体記憶装置では、高速消去可能なメモリセルと通常のメモリセルがワードデコーダを共有することができる。
上記目的はまた、第１の機能を有する半導体メモリセルと、第２の機能を有する半導体メモリセルが存在する半導体記憶装置において、第１の機能を有する半導体メモリセルを駆動するワード線デコーダと第２の機能を有する半導体メモリセルを駆動するワード線デコーダが、デコーディング部を共用していることを特徴とする請求項１６記載の半導体記憶装置によって達成される。
【００４８】
請求項１６記載の半導体記憶装置では、高速消去可能なメモリセルと通常のメモリセルが一部の回路（デコーディング部）を共有することができる。
【００４９】
【発明の実施の形態】
上記目的を達成するためには、すなわち従来のメモリセルＭＣ１で構成される半導体記憶部とメモリセルＭＣ２で構成される半導体記憶部とで周辺回路を共有するためには、メモリセルＭＣＩで構成される半導体記憶部とメモリセルＭＣ２で構成される半導体記憶部を同じ電圧で動作させればよい。実際、メモリセルＭＣ１のスタックト・ゲート・トランジスタＳＧＴもメモリセルＭＣ２のスタックト・ゲート・トランジスタＳＧＴも全く同じ構造と寸法であれば、全く同じ電圧で動作させることができる。ただ、メモリセルＭＣ１のスタックト・ゲート・トランジスタＳＧＴとメモリセルＭＣ２のスタックト・ゲート・トランジスタＳＧＴが全く同じ構造、同じ寸法の場合、上記のように同じ電圧で動作させると、過剰消去の問題がなくなるので消去レベルの検出を繰り返す必要がなくなり、メモリセルＭＣ１の消去速度はある程度は短くなるものの、大幅には短くならない。そこで、メモリセルＭＣ１のスタックト・ゲート・トランジスタＳＧＴの容量ＣｃｆをメモリセルＭＣ２のそれより大きくし、メモリセルＭＣ１の消去をより高速にする方法が考えられる。容量Ｃｃｆを大きくする手段としては、メモリセルＭＣ１のＣＧ−ＦＧ間の絶縁体に、メモリセルＭＣ２のそれより誘電率の高いものを使えば、同一寸法で消去速度の改善が可能である。また、図９のようにメモリセルＭＣ１のトランジスタＴｒＮのフローティング・ゲートＦＧの幅を広げればプロセスに変更や追加なしに容量Ｃｃｆを大きくすることができる。なお図９中、図４および図６と同一構成部分には同一符号を付し、その説明は省略する。以上のように、メモリセルＭＣ１のスタックト・ゲート・トランジスタＳＧＴもメモリセルＭＣ２のスタックト・ゲート・トランジスタＳＧＴも同じ電圧で動作させ、かつメモリセルＭＣ１の方だけを高速で消去することができる。さらに、メモリセルＭＣ１のトランジスタＴｒＳもこれらのスタックト・ゲート・トランジスタＳＧＴと同じ電圧で動作させることができる。また、メモリセルＭＣ１のトランジスタＴｒＳのゲートとトランジスタＴｒＮのコントロール・ゲートＣＧを電気的に接続することが考えられる。
【００５０】
図１０のようにトランジスタＴｒＳのソース領域とトランジスタＴｒＮのドレイン領域を一体化することも可能である。これによって半導体記憶装置を小型化することができる。なお図１０中、図４と同一構成部分には同一符号を付しその説明は省略する。
こうして、機能の異なる半導体メモリセルアレイを同一チップに混在させることが可能になる。実際のメモリセルアレイの実施例が図１１である。トランジスタＳＴ000 、ＳＧＴ000 、ＳＴ001 、ＳＧＴ001 、ＳＴ100 、ＳＧＴ100 、ＳＴ101 、ＳＧＴ101 が高速消去可能なフラッシュメモリ部を構成する。トランジスタＳＧＴ010 、ＳＧＴ011 、ＳＧＴ110 、ＳＧＴ111 は通常のフラッシュメモリ部を構成する。ＳＷｙ０、ＳＷｙ１、ＳＷｓｂｙ００、ＳＷｓｂｙ１０、ＳＷｓｂｙ０１、ＳＷｓｂｙ１１はスイッチ（現実にはＭＩＳトランジスタ）である。トランジスタＳＴ000 とＳＴ001 のドレインはサブビット線ＳＢＴＬ00に共通に接続され、トランジスタＳＴ100 とＳＴ101 のドレインはサブビット線ＳＢＬ10に共通に接続され、トランジスタＳＧＴ010 とＳＧＴ011 のドレインはサブビット線ＳＢＴＬ01に共通に接続され、トランジスタＳＧＴ110 とＳＧＴ111 のドレインはサブビット線ＳＢＬ11に共通に接続される。さらに、ビット線ＳＢＴＬ00はスイッチＳＷｓｂｙ00を介してグローバルビット線ＧＢＴＬ0 に接続され、サブビット線ＳＢＴＬ01はスイッチＳＷｓｂｙ01を介してグローバルビット線ＧＢＴＬ0 に接続され、サブビット線ＳＢＴＬ10はスイッチＳＷｓｂｙ10を介してグローバルビット線ＧＢＴＬ1 に接続され、サブビット線ＳＢＴＬ11はスイッチＳＷｓｂｙ11を介してグローバルビット線ＧＢＴＬ1 に接続される。グローバルビット線ＧＢＴＬ0 はスイッチＳＷｙ0 を介してバスＢＳＬに接続され、グローバルビット線ＧＢＴＬ1 はスイッチＳＷｙ1 を介してバスＢＳＬに接続される。このようなメモリセルアレイを構成することにより、６Ｖ発生回路、電流検出回路、５Ｖ／０Ｖ切り換え回路など、各種の周辺回路を高速消去可能フラッシュメモリ部と通常のフラッシュメモリ部で共有することができ、チップサイズを小さくすることが可能になる。
【００５１】
また図１２は図１１に示すメモリセルアレイを含む４メガビットのフラッシュメモリの全体構成を示す図である。
図１２において、命令デコード回路５０４は制御回路５０３の制御のもとにＡ00からＡ180 によって供給される命令をデコードする。状態制御回路５０５はデコードされた命令に基づき９Ｖ発生回路５０６、−１０Ｖ発生回路５０７、６Ｖ発生回路５０８、５Ｖ／０Ｖ切り換え回路５０９の状態を制御する。Ｘデコーダ回路５１０はＡ110 からＡ180 のアドレス信号をデコードし制御回路５０３、９Ｖ発生回路５０６および−１０Ｖ発生回路５０７からの信号を基に、ワード線に所定の電圧を供給する。ブロック選択デコーダ５１１はＡ80からＡ100 のアドレス信号をデコードし制御回路５０３、９Ｖ発生回路５０６からの信号を基にサブビット線と消去ブロックを選択する。Ｙデコーダ回路５１２はＡ00からＡ70のアドレス信号をデコードし制御回路５０３、９Ｖ発生回路５０６からの信号を基に、グローバルビット線を選択する。センスアンプ＋書き込み回路５１３はメモリセルに書き込まれたデータを検出するとともに書き込みを行なうための回路である。５１４は複数の消去ブロックからなるメモリ部で、各消去ブロックは図１１に示したような構成を有する。
【００５２】
図１３は高速消去可能なフラッシュメモリと通常のフラッシュメモリを混在させる本発明による第１の方法を示す図である。図１３において点線で示す部分は図４に示すメモリセルまたは図１０に示す本発明による高速消去フラッシュメモリセルであり、一点鎖線で示す部分は図１に示す通常のフラッシュメモリセルである。図１３に示すように単ゲート・トランジスタとスタックト・ゲート・トランジスタＳＧＴで構成される高速消去フラッシュメモリメモリセルのＸ方向のサイズと、スタックト・ゲート・トランジスタのみで構成される通常のフラッシュメモリセルのＸ方向のサイズが同じであれば、容易に全てのグローバルビット線を共有することが可能になる。
【００５３】
また、仮に単ゲートのトランジスタとスタックト・ゲート・トランジスタＳＧＴで構成される高速消去フラッシュメモリメモリセルのＸ方向のサイズがスタックト・ゲート・トランジスタＳＧＴのみで構成される通常のフラッシュメモリメモリセルのＸ方向のサイズより大きくても、図１４のように配置すれば必ず全てのビット線を共有することが可能である。図１４において点線で示す部分は図５に示すゲート幅を広くした高速消去フラッシュメモリセルであり一点鎖線で示す部分は図１に示す通常のフラッシュメモリである。
【００５４】
さらに、図１５のように、高速消去フラッシュリメモリセルとサブビット線との接続方法を変えることで、高速消去フラッシュメモリの記憶容量と通常のフラッシュメモリの記憶容量を配線工程で変更することも可能になる。なお図１５において点線で示す部分は図４に示すメモリセルまたは図１０に示す本発明による高速消去フラッシュメモリであり、一点鎖線で示す部分は図１に示す通常のフラッシュメモリである。
【００５５】
図１５（ａ）と（ｂ）は全く同じメモリセルの配置を示すが、メモリセルとビット線の接続方法が異なっている。
図１５（ａ）は２個のメモリセルが高速消去フラッシュメモリを構成し、２個のメモリセルが通常のフラッシュメモリを構成しているが、（ｂ）では４個のメモリセルの全てが通常のフラッシュメモリを構成している。すなわち図１５（ｂ）では単ゲート・トランジスタは機能していない。このような構成にすれば同様な半導体記憶装置製造工程から、通常のフラッシュメモリのみで構成された半導体半導体記憶装置および通常のフラッシュメモリと高速消去フラッシュメモリを混在させた半導体記憶装置の２種類の記憶装置を製造することができる。あるいは、通常のフラッシュメモリと高速消去フラッシュメモリの容量を変更することも可能になる。
【００５６】
このような可変性は、生産性の向上に大きく寄与する。なお、現実には全てのビット線を共有することが必須の要件ではない。図１６のように、周期的に１部のビット線を共有することも考えられる。
上記のようなビット線の共有ばかりではなく、図１７のように、ワード線を共有する構成も考えられる。なお図１７において一点鎖線で示す部分は通常のフラッシュメモリセルであり、点線で示す部分が高速消去フラッシュメモリセルである。
【００５７】
また、図１１のようなセルアレイの場合、トランジスタＳＴ000 とトランジスタＳＧＴ000 をアドレス＃０番地、トランジスタＳＴ100 とトランジスタＳＧＴ100 をアドレス＃ｌ番地、トランジスタＳＴ001 とトランジスタＳＧＴ001 をアドレス＃２番地、トランジスタＳＴ101 とトランジスタＳＧＴ101 をアドレス＃３番地、トランジスタＳＧＴ010 をアドレス＃４番地、トランジスタＳＧＴ110 をアドレス＃５番地、トランジスタＳＧＴ011 をアドレス＃６番地、トランジスタＳＧＴ111 をアドレス＃７番地というようにアクセスできる。すなわち、高速消去フラッシュメモリ部と通常のフラッシュメモリ部を連続したアドレス空問に配置できる。従来は、機能の異なるメモリセルアレイは制御端子により選択していたので、使い勝手を向上できる。
【００５８】
図１１や図１７では、メモリセルＭＣ１とメモリセルＭＣ２がビット線やワード線を共有することでメモリセルアレイを動作させる周辺回路も共通に使え、チップサイズを小さくする手段を示した。このような手段とは別に、図１８のような手段も考えられる。メモリセルＭＣ１とメモリセルＭＣ２のワード線が全く同じ電圧でよい場合（高速消去可能なメモリセルの単ゲートのトランジスタのゲートとスタックト・ゲート・トランジスタのコントロール・ゲートを電気的に接続する場合）、図１８のように、ワード線デコーダをメモリセルＭＣ１とメモリセルＭＣ２で共有することが可能である。図１８におけるワード線デコーダは図１２におけるＸデコーダに相当する。デコーディング部６０３から供給される信号はバッファ６０４及び電圧変換回路６０５を介してＭＣ１およびＭＣ２に共通に供給される。図１９は図１８の方法の具体例を示す図である。図１９（Ａ）に示す通り、ワード線デコーダは５Ｖ電源、９Ｖ発生回路、−１０Ｖ回路からの信号に応じてワード線に供給する電圧を選択する電圧変換回路６０５を有する。図１８、図１９（Ａ）に示す例ではメモリセルＭＣ１およびＭＣ２がデコーディング部６０３だけでなくバッファ６０４及び電圧変換回路６０５も共有するものである。選択・非選択の時にそれぞれワード線に出力される電圧は図１９（Ｂ）に示す通りである。
【００５９】
電圧が異なる場合は、図２０のように、１部の回路（デコーディング部６０３）を共有することも考えられる。共有されたデコーディング部６０３から出力された信号はバッファ１６０４及び電圧変換回路１６０５を介してＭＣ２に供給され、バッファ２６０４及び電圧変換回路２６０５を介してＭＣ１に供給される。図２１は図２０の方法の具体例を示す図である。図２１（Ａ）に示すとおり、デコーディング部６０３から出力される信号および５Ｖ電源、９Ｖ発生回路、−１０Ｖ回路からの信号に応じて、電圧変換回路１６０５は通常のフラッシュメモリのワード線に供給する電圧を選択する。同様に電圧変換回路２６０５は、デコーディング部６０３から出力される信号および５Ｖ電源、９Ｖ発生回路、−１０Ｖ回路からの信号に応じて高速消去フラッシュメモリのワード線に供給する電圧を選択する。選択・非選択の時にそれぞれワード線に出力される電圧は図２１（Ｂ）に示す通りである。
【００６０】
以上、本発明を実施例により説明したが、本発明はこれらの実施例に限定されるものではなく、本発明の範囲内で種々の変形及び改良が可能であることは言うまでもない。たとえば異なる機能のメモリセル間でビット線やワード線を共有する技術はフラッシュメモリと高速消去フラッシュメモリに限定されない。ＤＲＡＭ、ＳＲＡＭ、マスクＲＯＭ、フラッシュメモリなどの種々のメモリセルに適用可能である。
【００６１】
【発明の効果】
請求項１記載の発明によれば、第１の半導体メモリセルを構成する第１の二重ゲートのトランジスタと第２の半導体メモリセルを構成する第２の二重ゲートのトランジスタを同じ電圧で動作させ、かつ第１の半導体メモリセルの方だけを高速で消去することができる。
【００６２】
請求項２記載の発明によれば、請求項１の発明の特徴に加えて、第１の半導体メモリセルの単ゲートのトランジスタも第１の二重ゲートのトランジスタおよび第２の二重ゲートのトランジスタと同じ電圧で動作させることができる。
請求項３記載の発明によれば、単ゲートのトランジスタの第１のゲートと第１の二重ゲートのトランジスタの第３のゲートを電気的に接続することによって回路構成が簡単になる。
【００６３】
請求項４記載の発明によれば、単ゲートのトランジスタのソース領域と第１の二重ゲートのトランジスタのドレイン領域が一体化され半導体記憶装置を小型化することができる。
請求項５記載の発明によれば、各種の周辺回路を第１のメモリセルアレイと第２のメモリセルアレイで共有することができ、チップサイズを小さくすることができる。
【００６４】
請求項６記載の発明によれば、第１のメモリセルアレイと第２のメモリセルアレイが全てのビット線を共有することが可能になる。
請求項７記載の発明によれば、第１のメモリセルアレイと第２のメモリセルアレイが全てのビット線を共有することが可能になる。
請求項８、９、１０および１１記載の発明によれば、第１の半導体メモリセルとビット線との接続方法を変えることで第１のメモリセルアレイの記憶容量と第２のメモリセルアレイの記憶容量を製造工程の途中で変更することが可能になる。  請求項１２記載の発明によれば、第１のメモリセルアレイと第２のメモリセルアレイが周期的に一部のビット線を共有することができる。
【００６５】
請求項１３記載の発明によれば、第１のメモリセルアレイと第２のメモリセルアレイがワード線を共有することができる。
請求項１４記載の発明によれば、高速消去可能なメモリセルと通常のメモリセルを連続したアドレス空間に配置できる。
請求項１５記載の発明によれば、高速消去可能なメモリセルと通常のメモリセルがワードデコーダを共有することができる。
【００６６】
請求項１６記載の発明によれば、高速消去可能なメモリセルと通常のメモリセルが一部の回路（デコーディング部）を共有することができる。
【図面の簡単な説明】
【図１】ＳＧＴの上面図（Ａ）および断面図（Ｂ）
【図２】８ビットのフラッシュメモリのトランジスタおよび周辺回路の一部を示す図
【図３】４メガビットのフラッシュメモリの全体構成を示す図
【図４】過剰消去の問題を解決したメモリセルの第１の構成を示す図
【図５】過剰消去の問題を解決したメモリセルの第２の構成を示す図
【図６】過剰消去の問題を解決したメモリセルと通常のフラッシュメモリセルを混在させる構成を示す図
【図７】従来技術による異種メモリマトリクスセルの混在を示す図（１）
【図８】従来技術による異種メモリマトリクスセルの混在を示す図（２）
【図９】本発明によるメモリセルの第１の構成を示す図
【図１０】本発明によるメモリセルの第２の構成を示す図。
【図１１】本発明によるメモリセルアレイを示す図
【図１２】本発明によるフラッシュメモリの全体構成を示す図
【図１３】高速消去可能なフラッシュメモリと通常のフラッシュメモリを混在させる本発明による第１の方法を示す図
【図１４】高速消去可能なフラッシュメモリと通常のフラッシュメモリを混在させる本発明による第２の方法を示す図
【図１５】高速消去可能なフラッシュメモリと通常のフラッシュメモリを混在させる本発明による第３の方法を示す図
【図１６】高速消去可能なフラッシュメモリと通常のフラッシュメモリを混在させる本発明による第４の方法を示す図
【図１７】高速消去可能なフラッシュメモリと通常のフラッシュメモリを混在させる本発明による第５の方法を示す図
【図１８】高速消去可能なフラッシュメモリと通常のフラッシュメモリを混在させる本発明による第６の方法を示す図
【図１９】図１８の方法の具体例を示す図
【図２０】高速消去可能なフラッシュメモリと通常のフラッシュメモリを混在させる本発明による第７の方法
【図２１】図２０の方法の具体例を示す図
【符号の説明】
１０１  基板
１０２  ドレイン
１０３  ソース
１０４、１０６  絶縁体
１０５  フローティング・ゲート
１０７  コントロール・ゲート
２０１  ６Ｖ発生回路
２０２  電流検出回路
２０３  ５Ｖ／０Ｖ切り換え回路
３０１  基板
３０２  ドレイン
３０３  ソース
３０４、３０６  絶縁体
３０７  コントロール・ゲート
３０８  ドレイン
３０９  ソース
３１０  絶縁体
３１１  ゲート
３１２  ＴｒＳのソースとＴｒＮのドレインの接続部分
５０１、５０２  半導体記憶部
６０３  デコ−ディング部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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