(57)【特許請求の範囲】
【請求項１】
第１の高電位電源電圧、低電位電源電圧、および、該第１の高電位電源電圧よりもさらに高い電位の第２の高電位電源電圧を使用する半導体回路であって、
前記第２の高電位電源電圧と出力端子との間に直列に接続された第１および第２のＰチャネル型ＭＯＳトランジスタと、
前記低電位電源電圧と前記出力端子との間に直列に接続された第１および第２のＮチャネル型ＭＯＳトランジスタと、
入力端子と前記第１のＰチャネル型ＭＯＳトランジスタとの間に接続された第３のＰチャネル型ＭＯＳトランジスタ、並びに、該入力端子と前記第１のＮチャネル型ＭＯＳトランジスタとの間に接続された第３のＮチャネル型ＭＯＳトランジスタと、を備え、
前記第２および第３のＰチャネル型ＭＯＳトランジスタのゲート電極には、前記第１の高電位電源電圧よりも該Ｐチャネル型ＭＯＳトランジスタの閾値電圧の２倍以上低い電圧を印加し、且つ、前記第２および第３のＮチャネル型ＭＯＳトランジスタのゲート電極には、前記第１の高電位電源電圧を印加するようにしたことを特徴とする半導体回路。
【請求項２】
前記半導体回路は、半導体記憶装置におけるプリ・ワード・デコーダに適用され、該半導体記憶装置のメモリ・セル・アレイにおけるワード線の制御を行うようになっていることを特徴とする請求項１に記載の半導体回路。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は半導体回路に関し、特に、電界強度の厳しい条件で使用されるＭＯＳ回路を備えた半導体回路に関する。
近年、半導体記憶装置（ＤＲＡＭ）は、高集積化および低消費電力化が進み、トランジスタも小型化され、駆動電圧の低電圧化（例えば：電源電圧ＶCC＝３.3ボルト）に伴ってゲート酸化膜も薄く形成されるようになって来ている。また、ＤＲＡＭにおけるプリ・ワード・デコーダとして通常の高電位の電源電圧（ＶCC）と共に、該高電位電源電圧よりもさらに高い電位の超高電位の電源電圧（ＳＶＣ：例えば、ＳＶＣ＝ＶCC＋１＝４.3ボルト）を使用する半導体回路が提供されている。このような半導体回路（半導体記憶装置におけるプリ・ワード・デコーダ）では、超高電位電源電圧によるＭＯＳトランジスタのゲート酸化膜の劣化が問題となっており、ゲート酸化膜の劣化を防止することのできる半導体回路の提供が要望されている。
【０００２】
【従来の技術】
従来、例えば、半導体記憶装置（ＤＲＡＭ）において、通常の高電位の電源電圧（ＶCC：例えば、３.3ボルト）と共に、該高電位電源電圧よりもさらに高い電位の超高電位の電源電圧（ＳＶＣ：例えば、４.3ボルト）を使用するものが提供されている。
【０００３】
図２は半導体記憶装置の全体的な構成を示すブロック図であり、ＤＲＡＭ（Dynamic Random Access Memory) を示すものである。同図において、参照符号 100はメモリ・セル・アレイ,101はトランジスタおよびキャパシタを有するメモリセル,102はセンスアンプ,103はコラムデコーダ,104はワード・デコーダ, そして,105はプリ・ワード・デコーダを示している。また、参照符号 BLX,BLZはビット線, WLはワード線, そして,WLSはワード線選択信号を示している。
【０００４】
ワード・デコーダ104 は、アドレス信号RAA#Z,RAB#Z を受け取り、該アドレス信号に対応したトランジスタ104a,104b を制御するようになっている。そして、アドレス信号が供給されたプリ・ワード・デコーダ105 の出力信号WD#Zを、トランジスタ104aを介してワード線選択信号WLS を所定のワード線WLに供給するようになっている。
【０００５】
図３は従来の半導体記憶装置におけるプリ・ワード・デコーダの一例を示す回路図である。同図において、参照符号ＶCCは通常の高電位の電源電圧（高電位電源電圧：例えば、３.3ボルト),ＶSSは低電位の電源電圧（グラン・ドレベル：０ボルト),そして，ＳＶＣは上記高電位電源電圧ＶCCよりもさらに高い電位の超高電位の電源電圧（超高電位電源電圧：例えば、４.3ボルト）を示している。
【０００６】
図３に示されるように、プリ・ワード・デコーダ105 は、インバータＩ1,Ｐチャネル型ＭＯＳトランジスタQP11〜QP13,QP1, Ｎチャネル型ＭＯＳトランジスタQN11〜QN16,QN1,QN2を備えている。図３において、参照符号１０は、信号WD#Zを生成する出力段の回路を示している。
図４は本発明に対応する従来の回路の一例を示す図であり、例えば、上記の出力段の回路１０を示すものである。
【０００７】
図４に示されるように、半導体回路（出力段の回路）１０は、超高電位の電源手段（超高電位電源手段）ＳＶＣと低電位の電源手段（低電位電源手段）ＶSSとの間に直列に設けられたＰチャネル型ＭＯＳトランジスタQP1,および, Ｎチャネル型ＭＯＳトランジスタQN1,QN2 を備えている。すなわち、Ｐチャネル型ＭＯＳトランジスタQP1 のソースは超高電位電源手段ＳＶＣに接続され、また、該トランジスタQP1 のドレインは出力端子ＯＵＴに接続されると共にＮチャネル型ＭＯＳトランジスタQN2 のドレインに接続されている。さらに、トランジスタQN2 のソースはＮチャネル型ＭＯＳトランジスタQN1 のドレインに接続され、そして、トランジスタQN1 のソースは低電位電源手段ＶSSに接続されている。
【０００８】
トランジスタQP1 のゲート（制御電極）およびトランジスタQN1 のゲートは、入力端子ＩＮに接続され、また、トランジスタQN2 のゲートは通常の高電位の電源手段ＶCC（高電位電源手段）に接続されている。
【０００９】
【発明が解決しようとする課題】
図５は従来の半導体回路における課題を説明するための図であり、例えば、図４におけるＰチャネル型ＭＯＳトランジスタQP1 を示すものである。図５において、参照符号１１は半導体基板, １２はソース領域（Ｓ),１３はドレイン領域（Ｄ),１４はゲート領域（Ｇ),１５はゲート酸化膜, そして, １６はアルミニウム配線を示している。
【００１０】
図５に示されるように、例えば、図４におけるトランジスタQP1 は、ソース（ソース領域１２）に対して超高電位電源手段の電圧ＳＶＣが印加され、ドレイン（ドレイン領域１３）はアルミニウム配線１６を介して出力端子ＯＵＴに接続されるが、該トランジスタQP1 のゲートには超高電位電源手段の電圧ＳＶＣが印加されることがある。
【００１１】
このとき、トランジスタQP1 のソースおよびゲートには、超高電位電源電圧ＳＶＣが印加され、これにより、該トランジスタQP1 のゲート−ドレイン間のゲート酸化膜１４には、超高電位電源手段（超高電位電源電圧）ＳＶＣによる電界が直接加わることになる。
その結果、トランジスタの小型化および駆動電圧の低電圧化伴って薄く形成されたゲート酸化膜１５の劣化を来たすことになる。このように、例えば、半導体記憶装置のプリ・ワード・デコーダ等（半導体回路）においては、低電圧化された電源電圧（ＶCC）よりも高い電圧（ＳＶＣ）を使用することがあり、その結果、ＭＯＳトランジスタのゲート酸化膜に大きな電界が印加され、該酸化膜を劣化させる恐れが出て来ている。
【００１２】
本発明は、上述した従来の半導体回路が有する課題に鑑み、通常の電源電圧よりも高い電位の超高電位電源電圧を使用する半導体回路においても、トランジスタのゲート酸化膜の劣化を防止することのできる半導体回路の提供を目的とする。
【００１３】
【課題を解決するための手段】
本発明によれば、第１の高電位電源電圧ＶCC、低電位電源電圧ＶSS、および、該第１の高電位電源電圧ＶCCよりもさらに高い電位の第２の高電位電源電圧ＳＶＣを使用する半導体回路であって、前記第２の高電位電源電圧ＳＶＣと出力端子ＯＵＴとの間に直列に接続された第１および第２のＰチャネル型ＭＯＳトランジスタQP1,QP2 と、前記低電位電源電圧ＶSSと前記出力端子ＯＵＴとの間に直列に接続された第１および第２のＮチャネル型ＭＯＳトランジスタQN1,QN2 と、入力端子ＩＮと前記第１のＰチャネル型ＭＯＳトランジスタQP1 との間に接続された第３のＰチャネル型ＭＯＳトランジスタQP3 、並びに、該入力端子ＩＮと前記第１のＮチャネル型ＭＯＳトランジスタQN1 との間に接続された第３のＮチャネル型ＭＯＳトランジスタQN3 と、を備え、前記第２および第３のＰチャネル型ＭＯＳトランジスタQP2,QP3 のゲート電極には、前記第１の高電位電源電圧ＶCC よりも該Ｐチャネル型ＭＯＳトランジスタの閾値電圧の２倍以上低い電圧を印加し、且つ、前記第２および第３のＮチャネル型ＭＯＳトランジスタQN2,QN3 のゲート電極には、前記第１の高電位電源電圧ＶCCを印加するようにしたことを特徴とする半導体回路が提供される。
【００１４】
【作用】
本発明の半導体回路によれば、第２の高電位電源電圧ＳＶＣと低電位電源電圧ＶSSとの間に直列に設けられた第１のＰチャネル型ＭＯＳトランジスタQP1 の制御電極には、第３のＰチャネル型ＭＯＳトランジスタQP3 を介して入力端子ＩＮが接続されている。ここで、第１のＰチャネル型ＭＯＳトランジスタQP1 と入力端子ＩＮと前記第１のＰチャネル型ＭＯＳトランジスタQP1 との間には、第３のＰチャネル型ＭＯＳトランジスタQP3 が接続され、第２および第３のＰチャネル型ＭＯＳトランジスタQP2,QP3 のゲート電極には、第１の高電位電源電圧ＶCCよりも該Ｐチャネル型ＭＯＳトランジスタの閾値電圧の２倍以上低い電圧が印加される。
これによって、第１の高電位電源電圧ＶCCよりもさらに高い電位の第２の高電位電源電圧ＳＶＣを使用する半導体回路においても、該第２の高電位電源電圧ＳＶＣによる電界が第１のＰチャネル型ＭＯＳトランジスタQP1 のゲート酸化膜に直接加わることがないように構成する。その結果、半導体回路によれば、トランジスタのゲート酸化膜の劣化を防止することができる。
【００１５】
【実施例】
以下、図面を参照して本発明に係る半導体回路の実施例を説明する。
図１は本発明に係る半導体回路の一実施例を示す回路図である。同図において、参照符号ＶCCは通常の高電位の電源電圧（高電位電源電圧：例えば、３.3ボルト),ＶSSは低電位の電源電圧（グラン・ドレベル：０ボルト),そして，ＳＶＣは上記高電位電源電圧ＶCCよりもさらに高い電位の超高電位の電源電圧（超高電位電源電圧：例えば、ＶCC＋１＝４.3ボルト）を示している。
【００１６】
図１に示されるように、半導体回路（例えば、プリ・ワード・デコーダにおける出力段の回路）１は、超高電位電源手段（第３の電源手段）ＳＶＣと低電位電源手段（第２の電源手段）ＶSSとの間に直列に設けられたＰチャネル型ＭＯＳトランジスタQP1,QP2,および, Ｎチャネル型ＭＯＳトランジスタQN1,QN2 を備えている。すなわち、Ｐチャネル型ＭＯＳトランジスタQP1 のソースは超高電位電源手段ＳＶＣに接続され、該トランジスタQP1 のドレインはＰチャネル型ＭＯＳトランジスタQP2 のソースに接続され、また、トランジスタQP2 のドレインは出力端子ＯＵＴに接続されると共にＮチャネル型ＭＯＳトランジスタQN2 のドレインに接続されている。さらに、トランジスタQN2 のソースはＮチャネル型ＭＯＳトランジスタQN1 のドレインに接続され、そして、トランジスタQN1 のソースは低電位電源手段ＶSSに接続されている。
【００１７】
また、トランジスタQP1 のゲート（制御電極）と入力端子ＩＮとの間には、Ｐチャネル型ＭＯＳトランジスタQP3 が挿入されている。そして、トランジスタQP2 のゲートおよびトランジスタQP3 のゲートには、高電位電源手段の電圧ＶCCよりもＰチャネル型ＭＯＳトランジスタ（QP1,QP2,QP3)の閾値電圧Ｖthp の２倍だけ低い電位（ＶCC−２Ｖthp)の信号、或いは、高電位電源電圧ＶCCよりも上記トランジスタの閾値電圧Ｖthp の２倍以上低い電位を印加するようになっている。ここで、トランジスタQP2,QP3 のゲートに印加する電圧としては、例えば、半導体記憶装置（ＤＲＡＭ）における内部基準電圧Ｖref(≦ＶCC−２Ｖthp)を使用することができる。
【００１８】
同様に、トランジスタQN1 のゲートと入力端子ＩＮとの間には、Ｎチャネル型ＭＯＳトランジスタQN3 が挿入され、該トランジスタQN3 のゲートおよびトランジスタQN2 のゲートには高電位電源電圧ＶCCが印加されている。
このように、図１に示す実施例では、前述した図４に示す半導体回路におけるトランジスタQP1 のドレインと出力端子ＯＵＴおよびトランジスタQN2 のドレインとの間にトランジスタQP2 を設け、トランジスタQP1 のゲートと入力端子ＩＮとの間にトランジスタQP3 を設け、そして、トランジスタQN1 のゲートと入力端子ＩＮとの間にトランジスタQN3 を設けるようになっている。これにより、図５を参照して説明したゲート酸化膜（１５）に印加される電界（Ｅ）の大きさを低減し、該ゲート酸化膜の劣化を防止するようになっている。
【００１９】
すなわち、図１に示す回路において、例えば、トランジスタQP2,QP3 のゲート電圧（ノードＮ4 のレベル) をＶCC−２Ｖthp とし、入力端子ＩＮに対して超高電位電源電圧ＳＶＣの信号が供給されると、トランジスタQP3 はオン状態となり、ノードＮ1 のレベルはＳＶＣとなる。さらに、ノードＮ5 のレベルはＶCC−Ｖthとなり、ノードＮ3 および出力端子ＯＵＴのレベルはＶSSとなる。このとき、ノードＮ2 のレベルは、（ＶCC−２Ｖthp)＋Ｖthp ＝ＶCC−Ｖthp となる。
【００２０】
また、入力端子ＩＮに対して低電位電源電圧ＶSSの信号が供給されると、ノードＮ1 のレベルは（ＶCC−２Ｖthp)＋Ｖthp ＝ＶCC−Ｖthp となり、従って、ノードＮ2 のレベルはＳＶＣとなる。このとき、ノードＮ5 のレベルはＶSS、ノードＮ3 のレベルはＶCC−Ｖthとなり、出力端子ＯＵＴは超高電位電源電圧ＳＶＣを出力する。
【００２１】
ここで、本実施例の半導体回路においては、出力端子ＯＵＴからＶSS或いはＳＶＣのレベルが出力されるいずれの場合において、トランジスタのゲート−ドレイン間（ゲート−ソース間）の電圧が超高電位電源電圧ＳＶＣとなるものが全く無く、トランジスタのゲート酸化膜に加えられる電界強度を緩和することができる。その結果、トランジスタのゲート酸化膜の劣化を防止することが可能となる。
【００２２】
以上において、本発明の半導体回路は、上述した図２示すような半導体記憶装置におけるプリ・ワード・デコーダに限定されるものではなく、通常の高電位電源電圧よりも高い電圧、或いは、通常の低電位電源電圧よりも低い電圧を使用する様々な半導体回路に対して適用することができる。
【００２３】
【発明の効果】
以上、詳述したように、本発明の半導体回路によれば、第１の高電位電源電圧および低電位電源電圧の電圧範囲外の電位を有する第２の高電位電源電圧を使用する半導体回路においても、該第２の高電位電源電圧による電界がトランジスタのゲート酸化膜に直接加わることがないように構成することによって、トランジスタのゲート酸化膜の劣化を防止することができる。
【図面の簡単な説明】
【図１】本発明に係る半導体回路の一実施例を示す回路図である。
【図２】半導体記憶装置の全体的な構成を示すブロック図である。
【図３】従来の半導体記憶装置におけるプリ・ワード・デコーダの一例を示す回路図である。
【図４】本発明に対応する従来の回路の一例を示す図である。
【図５】従来の半導体回路における課題を説明するための図である。
【符号の説明】
１…プリ・ワード・デコーダの出力段
100…メモリ・セル・アレイ
101…メモリセル
102…センスアンプ
103…コラム・デコーダ
104…ワード・デコーダ
105…プリ・ワード・デコーダ
QP1…第１のトランジスタ（Ｐチャネル型ＭＯＳトランジスタ）
QN1…第２のトランジスタ（Ｎチャネル型ＭＯＳトランジスタ）
QN2…第３のトランジスタ（Ｎチャネル型ＭＯＳトランジスタ）
QP3…第４のトランジスタ（Ｐチャネル型ＭＯＳトランジスタ）
QN3…第５のトランジスタ（Ｎチャネル型ＭＯＳトランジスタ）
QP2…第６のトランジスタ（Ｐチャネル型ＭＯＳトランジスタ）
ＶCC…第１の電源手段（高電位電源手段、高電位電源電圧）
ＶSS…第２の電源手段（低電位電源手段、低電位電源電圧）
ＳＶＣ…第３の電源手段（超高電位電源手段、超高電位電源電圧）
【図１】
0003755911.tif 000002
【図２】
0003755911.tif 000003
【図３】
0003755911.tif 000004
【図４】
0003755911.tif 000005
【図５】
0003755911.tif 000006