(57)【特許請求の範囲】
【請求項１】
半導体チップに、内部回路、前記内部回路に接続する外部出力バッファを含み、
前記外部出力バッファに与えられる動作電源電圧を選択可能な最低の電圧に設定するとともに、前記最低の電圧に設定された前記動作電源電圧が与えられた前記外部出力バッファの出力インピーダンスが目標値以下とならないことに応答して前記出力インピーダンスが前記目標値に到達するまで前記外部出力バッファの出力トランジスタのサイズを選択可能な最小のサイズから増加させる制御回路を更に含み、
前記外部出力バッファの出力トランジスタのサイズを選択可能な最大のサイズに増加させても前記最低の電圧に設定された前記動作電源電圧が与えられた前記外部出力バッファの前記出力インピーダンスが前記目標値以下とならないことに応答して前記制御回路は前記外部出力バッファに与えられる前記動作電源電圧を前記選択可能な最低の電圧よりも高い電圧に設定するとともに、前記高い電圧に設定された前記動作電源電圧が与えられた前記外部出力バッファの前記出力インピーダンスが前記目標値に到達するまで前記外部出力バッファの前記出力トランジスタのサイズを前記選択可能な最小のサイズから増加させることを特徴とする半導体集積回路。
【請求項２】
前記制御回路は、前記外部出力バッファにチップ外で接続する伝送線と前記外部出力バッファとのインピーダンスを整合させる方向に、前記外部電源電圧に応じて前記出力トランジスタのサイズの選択制御を行うものであることを特徴とする請求項１に記載の半導体集積回路。
【請求項３】
第１半導体集積回路と、第２半導体集積回路と、前記第１半導体集積回路の第１外部出力バッファを前記第２半導体集積回路に接続し前記第２半導体集積回路の第２外部出力バッファを前記第１半導体集積回路に接続する伝送線と、前記第１及び第２外部出力バッファの動作電源電圧を生成する外部電源回路とを有し、
前記第１半導体集積回路は、前記外部電源回路に前記第１外部出力バッファに与えられる動作電源電圧を選択可能な最低の電圧に設定するとともに、前記最低の電圧に設定された前記動作電源電圧が与えられた前記第１外部出力バッファの第１出力インピーダンスが第１目標値以下とならないことに応答して前記第１出力インピーダンスが前記第１目標値に到達するまで前記第１外部出力バッファの第１出力トランジスタのサイズを選択可能な最小のサイズから増加させる第１制御回路を更に含み、前記第１外部出力バッファの前記第１出力トランジスタのサイズを選択可能な最大のサイズに増加させても前記最低の電圧に設定された前記動作電源電圧が与えられた前記第１外部出力バッファの前記第１出力インピーダンスが第１目標値以下とならないことに応答して前記第１制御回路は前記外部電源回路へ変更指示することにより前記第１外部出力バッファに与えられる前記動作電源電圧を前記選択可能な最低の電圧よりも高い電圧に設定するとともに、前記高い電圧に設定された前記動作電源電圧が与えられた前記第１外部出力バッファの前記第１出力インピーダンスが前記第１目標値に到達するまで前記第１外部出力バッファの前記第１出力トランジスタのサイズを前記選択可能な最小のサイズから増加させる第１動作モードを有し、
前記第２半導体集積回路は、前記外部電源回路から前記最低の電圧に設定された前記動作電源電圧が与えられた前記第２外部出力バッファの第２出力インピーダンスが第２目標値に到達するまで前記第２外部出力バッファの第２出力トランジスタのサイズを選択可能な最小のサイズから増加させる第２制御回路を更に含み、前記第２外部出力バッファの前記第２出力トランジスタのサイズを選択可能な最大のサイズに増加させても前記最低の電圧に設定された前記動作電源電圧が与えられた前記第２外部出力バッファの前記第２出力インピーダンスが前記第２目標値以下とならないことに応答して前記第２制御回路は前記外部電源回路へ変更指示することにより前記第２外部出力バッファに与えられる前記動作電源電圧を前記選択可能な最低の電圧よりも高い電圧に設定するとともに、前記高い電圧に設定された前記動作電源電圧が与えられた前記第２外部出力バッファの前記第２出力インピーダンスが前記第２目標値に到達するまで前記第２外部出力バッファの前記第２出力トランジスタのサイズを前記選択可能な最小のサイズから増加させる第２動作モードを有するものであることを特徴とするデータ処理システム。
【請求項４】
第１半導体集積回路と、第２半導体集積回路と、前記第１半導体集積回路の第１外部出力バッファを前記第２半導体集積回路に接続し前記第２半導体集積回路の第２外部出力バッファを前記第１半導体集積回路に接続する伝送線とを有し、
前記第１半導体集積回路は、前記第１及び第２外部出力バッファの動作電源電圧を生成する内部電源回路を有し、前記内部電源回路に前記第１外部出力バッファに与えられる動作電源電圧を選択可能な最低の電圧に設定するとともに、前記最低の電圧に設定された前記動作電源電圧が与えられた前記第１外部出力バッファの第１出力インピーダンスが第１目標値以下とならないことに応答して前記第１出力インピーダンスが前記第１目標値に到達するまで前記第１外部出力バッファの第１出力トランジスタのサイズを選択可能な最小のサイズから増加させる第１制御回路を更に含み、前記第１外部出力バッファの前記第１出力トランジスタのサイズを選択可能な最大のサイズに増加させても前記最低の電圧に設定された前記動作電源電圧が与えられた前記第１外部出力バッファの前記第１出力インピーダンスが第１目標値以下とならないことに応答して前記第１制御回路は前記内部電源回路へ変更指示することにより前記第１外部出力バッファに与えられる前記動作電源電圧を前記選択可能な最低の電圧よりも高い電圧に設定するとともに、前記高い電圧に設定された前記動作電源電圧が与えられた前記第１外部出力バッファの前記第１出力インピーダンスが前記第１目標値に到達するまで前記第１外部出力バッファの前記第１出力トランジスタのサイズを前記選択可能な最小のサイズから増加させる第１動作モードを有し、
前記第２半導体集積回路は、前記第１半導体集積回路の前記内部電源回路から前記最低の電圧に設定された前記動作電源電圧が与えられた前記第２外部出力バッファの第２出力インピーダンスが第２目標値に到達するまで前記第２外部出力バッファの第２出力トランジスタのサイズを選択可能な最小のサイズから増加させる第２制御回路を更に含み、前記第２外部出力バッファの前記第２出力トランジスタのサイズを選択可能な最大のサイズに増加させても前記最低の電圧に設定された前記動作電源電圧が与えられた前記第２外部出力バッファの前記第２出力インピーダンスが前記第２目標値以下とならないことに応答して前記第２制御回路は前記内部電源回路へ変更指示することにより前記第２外部出力バッファに与えられる前記動作電源電圧を前記選択可能な最低の電圧よりも高い電圧に設定するとともに、前記高い電圧に設定された前記動作電源電圧が与えられた前記第２外部出力バッファの前記第２出力インピーダンスが前記第２目標値に到達するまで前記第２外部出力バッファの前記第２出力トランジスタのサイズを前記選択可能な最小のサイズから増加させる第２動作モードを有するものであることを特徴とするデータ処理システム。
【請求項５】
前記第１半導体集積回路は、前記第１動作モードにおいて、前記伝送線と前記第１外部出力バッファとのインピーダンスを整合させる方向に、前記動作電源電圧に応じて前記第１出力トランジスタのサイズの選択制御を行い、
前記第２半導体集積回路は、前記第２動作モードにおいて、前記伝送線と前記第１外部出力バッファとのインピーダンスを整合させる方向に、前記動作電源電圧に応じて前記第２出力トランジスタのサイズの選択制御を行うものであることを特徴とする請求項３又は請求項４に記載のデータ処理システム。
【請求項６】
前記第１及び第２半導体集積回路は夫々に伝送されてくるデータに対する伝送エラー率を別々に検出可能であり、
前記第１半導体集積回路は、前記第１動作モードにおいて、前記第１及び第２半導体集積回路で夫々検出された伝送エラー率の総和が規定値より低くなるまで、前記動作電源電圧を上げながら前記第１出力トランジスタのサイズの選択変更制御が可能であり、
前記第２半導体集積回路は、前記第２動作モードにおいて、前記第１第１半導体集積回路による選択変更制御に応答し、前記第１半導体集積回路の指示で変更された前記動作電源電圧に対して前記第２出力トランジスタのサイズの選択変更制御が可能であることを特徴とする請求項３又は請求項４に記載のデータ処理システム。
【請求項７】
前記第１半導体集積回路は、システムリセットに応答して前記伝送線と前記第１外部出力バッファとのインピーダンスが整合するまで前記第１動作モードとされ、規定のインターバル到来に応答して前記伝送線と前記第１外部出力バッファとのインピーダンス不整合を整合方向に規定量修正するために前記第１動作モードとされ、
前記第２半導体集積回路は、システムリセットに応答して前記伝送線と前記第２外部出力バッファとのインピーダンスが整合するまで前記第２動作モードとされ、規定のインターバル到来に応答して前記伝送線と前記第２外部出力バッファとのインピーダンス不整合を整合方向に規定量修正するために前記第２動作モードとされるものであることを特徴とする請求項３又は請求項４に記載のデータ処理システム。
【請求項８】
前記第１半導体集積回路が前記規定のインターバル到来を検出することを特徴とする請求の範囲第７項記載のデータ処理システム。
【請求項９】
前記第２半導体集積回路を複数個有し、複数個の前記第２半導体集積回路は個別の伝送線にて第１半導体集積回路に接続され、伝送線毎に動作電源電圧が個別化されて成るものであることを特徴とする請求項３又は請求項４に記載のデータ処理システム。
【発明の詳細な説明】
技術分野
本発明は半導体集積回路の低消費電力化及び半導体集積回路間におけるデータ伝送の高速化に対応するためのインピーダンスマッチング技術もしくはインタフェース技術に関し、例えばマイクロコンピュータやメモリなどの半導体集積回路、そして携帯電話や携帯情報端末装置等の超低消費電力性能が要求されるデータ処理システム、さらにはネットワーク制御機器などの高速データ伝送が要求されるデータ処理システムなどに適用して有効な技術に関するものである。
背景技術
ＭＰＵ（マイクロ・プロセッシング・ユニット）−ＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）間のインタフェース等は、ＰＣ（パーソナル・コンピュータ）等への応用を意図して標準化されており、例えば、ＭＰＵ−ＤＲＡＭ間の代表的な高速インタフェースとして、ＳＳＴＬ（ＳＴＵＢ  ＳＥＲＩＥＳ  ＴＥＲＭＩＮＡＴＥＤ  ＬＯＧＩＣ）インタフェースなどが用いられはじめている。
これらのインタフェースで用いられているデータ伝送方式は、信号反射等を抑制するために抵抗等による終端を必要としており、複合基板に複数個のベアチップを実装したＭＣＭ（マルチチップモジュール）や小型の回路基板を使う応用では、特に低消費電力と部品スペースの観点より適用は容易でない。
インタフェースに伝送線とのインピーダンスマッチングを図る技術として、データ伝送を高速化するために、一つの出力回路をサイズの異なる複数の小さな出力回路の並列接続により構成し、使用環境（温度、プロセスばらつき等）における最適の出力回路数を選んで、チップ外で接続する配線とのインピーダンスを整合させる方法は既に提案されている。そのような技術について記載された文献の例として特開平６−２６０９２２号、特開２０００−４９５８３号公報がある。この技術は、半導体集積回路において出力バッファのインピーダンスと伝送線のインピーダンスとを整合させることにより信号反射を抑えることが可能になる、ということを前提とし、並列形態に接続された複数個のプッシュプル回路により出力バッファを構成し、動作させるプッシュプル回路の数に応じてオン抵抗が相違される点に着目して、伝送線とのインピーダンスマッチングを行おうとするものである。
しかしながら、上記技術では、インピーダンス整合により高速データ伝送は実現可能であるが、電源電圧は一定であり、消費電力が低減されるわけではない。特に、携帯機器が広く使われるようになって、消費電力の低減はシステム設計における重要な要素となっている。インタフェースの低電圧化が電力削減に効果があることは周知であるが、インタフェースの低電圧化をインピーダンスマッチングと相関させる技術的思想は未だ知られていない。
本発明者の検討によれば、携帯電話機などの携帯情報機器や、ルータ等のネットワーク機器でのメモリ消費量が、ＰＣによるのメモリ消費量を追い抜くであろうと予想される。これに伴ってＭＰＵとメモリ間のインタフェースは、ＰＣを主なターゲットとして標準化されている現在の汎用インタフェースから、応用に特化したものに変化していくと考えられる。そこで、本発明者は、携帯情報機器などの小規模システムにおいて使用する、データ伝送のためのインタフェース技術として、（ａ）ＭＰＵとメモリ（または周辺論理ＬＳＩ）の使用個数が１：１または１：２程度の、比較的小容量のメモリが使用されるマルチチップモジュール（ＭＣＭ）や小型基板、（ｂ）ネットワーク制御機器など例えば１００ＭＨｚ以上の高速な（高帯域な）データ伝送が求められるシステム、（ｃ）携帯電話機に代表される携帯情報端末などのような、超低消費電力性が求められるシステムへの適用を考えた。
本発明の目的は、トランジスタ特性の異なる複数個の半導体集積回路間を結ぶインタフェースの低電力化と共に出力回路のインピーダンス整合を容易に実現可能にする半導体集積回路を提供することにある。
本発明の別の目的は、（ａ）マルチチップモジュール（ＭＣＭ）や小型基板で実現されるデータ処理システム、（ｂ）ネットワーク制御機器など例えば１００ＭＨｚ以上の高速な（高帯域な）データ伝送が求められるデータ処理システム、又は（ｃ）携帯電話機に代表される携帯情報端末などのような、超低消費電力性が求められるデータ処理システム等において、トランジスタ特性が異なる複数個の半導体集積回路間を結ぶインタフェースの低電力化と共に出力回路のインピーダンス整合に最適なインタフェース技術を提供しようとするものである。
本発明の上記並びにその他の目的と新規な特徴は本明細書の以下の記述と添付図面から明らかにされるであろう。
発明の開示
〔１〕本発明は、電源電圧と外部出力バッファのトランジスタサイズの両方を制御することにより、伝送線とのインピーダンス整合を実現できる最低の電圧を選択して、抵抗によるバスの終端を不要とし、結果としてデータ伝送の低消費電力化と高速化を両立させようとするものである。
データ伝送時の消費電力は、（負荷容量）×（データ反転率）×（動作周波数）×（電源電圧）×（電源電圧）のように、電源電圧に２乗で比例するため、外部出力バッファの動作電源電圧を下げれば電力消費が低減される。外部出力バッファの動作電源電圧を下げれば見かけ上そのインピーダンスが大きくなり、それと共に外部出力バッファのトランジスタサイズを大きくすれば、前記大きくなったインピーダンスを小さくすることができる。その逆も可能である。低消費電力のために外部出力バッファの動作電源電圧を下げ、それによるインピーダンスの増分を相殺するために当該外部出力バッファのトランジスタサイズを大きくすれば、伝送線との必要なインピーダンスマッチングを採ることができる。外部出力バッファの出力インピーダンス（オン抵抗）と伝送線路のインピーダンスとを一致させることにより、波形に歪みなく信号を出力でき、伝送経路の遠端以外の場所で万一反射が生じた場合でも、反射波はドライバに再び吸収され、波形の歪みがなくなるまでの時間も早く（前記インピーダンスがマッチングしていない場合は反射波は再び外部出力バッファで反射して波形の乱れは収まりにくい）、データ伝送の高速化が可能になる。これにより、外部出力バッファの低消費電力とデータ伝送の高速化との双方を実現可能になる。
更に詳しくは、半導体チップに、内部回路、前記内部回路に接続する外部出力バッファ、及び前記外部出力バッファに与えられる動作電源電圧の変更を要求可能であって、その動作電源電圧に応じて前記外部出力バッファの出力トランジスタサイズを選択制御可能な制御回路を含んで半導体集積回路を構成する。このとき、前記制御回路は、前記外部出力バッファにチップ外で接続する伝送線と前記外部出力バッファとをインピーダンス整合させる方向に、外部電源電圧に応じて前記出力トランジスタサイズの選択制御を行う。
そのような半導体集積回路はＭＰＵ、ＤＲＡＭ、およびその他の周辺ＬＳＩ等として実現される。半導体集積回路は、一般にそれぞれ異なる製造プロセス技術が用いられ、用途毎に最適化されている。このため、半導体集積回路のトランジスタは半導体集積回路毎もしくは製造プロセス毎に特性が異なる。半導体集積回路間を結ぶインタフェースを低電力化するために、個々の半導体集積回路の動作電源電圧を単に下げただけでは、半導体集積回路毎にトランジスタ特性が異なるために、個々の半導体集積回路の外部出力バッファを伝送線のインピーダンスに整合させることができない。高速データ伝送のためには出力バッファのインピーダンスと伝送線のインピーダンスとを整合させることが必要である。個々の半導体集積回路毎に外部出力バッファの動作電源電圧と出力トランジスタサイズを関連させて制御することにより、異なる半導体集積回路の外部出力バッファに比較的低い動作電源電圧を共通化させても、個々の半導体集積回路毎に出力バッファのトランジスタサイズを個別に設定できるから、全体として低消費電力を促進しながら、伝送線路とのインピーダンスマッチングを採って高速動作可能になる。
逆に、電源電圧だけでインピーダンス整合を実現するには、使用する半導体集積回路毎に異なる動作電源電圧を供給する必要が生じる。異なる電圧間でのデータ伝送が困難であるだけでなく、実装基板上の配線レイアウトが非常に繁雑となる。また、電源用の集積回路も、多くの独立に制御可能な電圧を出力できる必要があり、コストが増すと考えられる。電源電圧の制御だけでインピーダンス整合を実現することは、現実的でない。
特に上記手段において外部出力バッファには内部回路とは別の動作電源電圧を利用できるようにすることを保証している。これはプロセッサコアの低電力化と切り離してインタフェース部分の低電力化を実現可能にするものである。
ＥＳＤ（エレクトロ・スタティック・ディスチャージ）による静電破壊対策のために、今後さらなる微細加工技術の進展があっても、半導体集積回路の外部出力バッファの面積は小さくできず、そのように大きな面積を占めざるを得ない出力バッファをインピーダンスマッチングのために有効に利用できる。
〔２〕本発明の更に具体的な態様では、前記制御回路は、前記外部出力バッファにチップ外で接続する伝送線と前記外部出力バッファとのインピーダンス整合状態をダミー回路を用いて判定して、外部電源電圧に応じて前記出力トランジスタサイズの選択制御を行う。ダミー回路を用いることにより外部出力バッファの一部の単位回路に出力トランジスタのオン抵抗制御用回路を接続しなくても済み、出力バッファの各単位回路の特性が揃った状態を維持させることができる。
ダミー回路を採用した前記制御回路は、ダミー回路、比較回路、及び選択制御回路から成る。前記ダミー回路は、前記外部出力バッファの単位回路と同じ回路構成を有するダミー外部出力バッファと、前記ダミー外部出力バッファの出力端子を半導体チップの外部に接続可能なダミー出力端子から成る。前記比較回路は、前記ダミー出力端子に接続されるダミー伝送線に向けて前記ダミー外部出力バッファが出力動作を行うときダミー出力端子に現れる変化の所定の過渡状態電位を基準電位と比較する。前記選択制御回路は、前記比較回路の比較結果に基づいて前記ダミー伝送線のインピーダンスと前記ダミー外部出力バッファのインピーダンスとの大小を判定し、後者が小さいときはダミー外部出力バッファの出力トランジスタと共に外部出力バッファの出力トランジスタに、より大きなサイズを選択させる制御を行い、後者が大きいときはダミー外部出力バッファの出力トランジスタと共に外部出力バッファの出力トランジスタに、より小さなサイズを選択させる制御を行って、前記出力トランジスタサイズを選択制御する。
〔３〕伝送線を介して接続される複数個の半導体集積回路の動作電源電圧の指示は一つの半導体集積回路で行うようにすることが制御の統一性という観点より望ましい。そのような半導体集積回路（マスタ）の前記制御回路は、前記動作電源電圧のレベルを指定する第１情報（ｓｉｇ２）を出力し、第１情報に応答して返される前記動作電源電圧に応じて前記出力トランジスタサイズの選択制御を行い、前記インピーダンスを整合させる出力トランジスタサイズを選択不可能なとき第１情報により前記動作電源電圧の変更を要求して出力トランジスタサイズの選択をやり直すようにすればよい。
更にマスタとしての半導体集積回路の制御回路は、スレーブとしての半導体集積回路との関係において、第２情報（ｓｉｇ４）を外部に出力し、第２情報に対して外部から第３情報（ｓｉｇ５）が返されるのを待って前記第１情報により前記動作電源電圧の変更を要求して出力トランジスタサイズの選択をやり直し、前記第２情報に対して外部から第４情報（ｓｉｇ６）が返されるのを待って前記出力トランジスタサイズの選択制御を終了するようにすればよい。
上記マスタとインタフェースされる半導体集積回路（スレーブ）の制御回路は、外部から第２情報（ｓｉｇ４）を入力し、第２情報に応答することにより前記動作電源電圧に応じて前記出力トランジスタサイズの選択制御を開始し、前記インピーダンスを整合させる出力トランジスタサイズを選択不可能なとき第３情報（ｓｉｇ５）を外部に出力し、前記インピーダンスを整合させる出力トランジスタサイズを選択可能なとき第４情報（ｓｉｇ６）を外部に出力すればよい。
〔４〕前記半導体集積回路が外部電源回路（１３０）を利用する場合を想定する。このとき、当該半導体集積回路は、前記動作電源電圧が供給される外部電源端子を有し、前記第１情報を前記半導体チップの外部に出力する。
一方、内部電源回路を有する場合には、半導体集積回路は、前記内部回路に与える動作電源電圧と、前記外部出力バッファに与える動作電源電圧とを外部電源電圧に基づいて別々に生成し、前記外部出力バッファに与える動作電源電圧のレベルを前記第１情報に基づいて決定する内部電源回路（１３０Ａ）を備えればよい。
〔５〕データ処理システムの観点によると、当該システムの第１の例は、第１半導体集積回路と、第２半導体集積回路と、前記第１半導体集積回路の第１外部出力バッファを前記第２半導体集積回路に接続し前記第２半導体集積回路の第２外部出力バッファを前記第１半導体集積回路に接続する伝送線と、前記第１及び第２外部出力バッファの動作電源電圧を生成する外部電源回路とを有する。このシステムにおいて、マスタとして機能する前記第１半導体集積回路は、外部電源回路に前記動作電源電圧レベルを変更可能に指示すると共に、その指示に従って与えられる動作電源電圧に応じて前記第１外部出力バッファの出力トランジスタサイズを選択制御可能な第１動作モードを有する。スレーブとしての前記第２半導体集積回路は、外部電源回路から与えられる動作電源電圧に応じて前記第２外部出力バッファの出力トランジスタサイズを選択制御可能な第２動作モードを有する。
このデータ処理システムにより第１及び第２半導体集積回路は、双方の外部出力バッファに共通の動作電源電圧と双方に個別の外部出力バッファのトランジスタサイズとの両方を制御して、インピーダンス整合を実現できる最低の電圧を選択できると共に、抵抗によるバスの終端を不要とし、結果としてデータ伝送の低消費電力化と高速化を両立させることができる。
別の観点によるデータ処理システムは、第１半導体集積回路と、第２半導体集積回路と、前記第１半導体集積回路の第１外部出力バッファを前記第２半導体集積回路に接続し前記第２半導体集積回路の第２外部出力バッファを前記第１半導体集積回路に接続する伝送線とを有する。このシステムにおいて、マスタとしての前記第１半導体集積回路は、前記第１及び第２外部出力バッファの動作電源電圧を生成する内部電源回路を有し、前記内部電源回路に前記動作電源電圧レベルを変更可能に指示すると共に、その指示に従って生成される動作電源電圧に応じて前記第１外部出力バッファの出力トランジスタサイズを選択制御可能な第１動作モードを有する。スレーブとしての前記第２半導体集積回路は、前記第１半導体集積回路の内部電源回路から与えられる動作電源電圧に応じて前記第２外部出力バッファの出力トランジスタサイズを選択制御可能な第２動作モードを有する。
外部出力バッファの動作電源電圧を生成する内部電源回路をマスタとしての第１半導体集積回路に内蔵させることにより、出力トランジスタサイズと動作電源電圧レベルを決定するためにデータ処理システムの実装基板上で信号をやり取りする通信経路及び通信手順を簡素化することができる。
〔６〕上記データ処理システムにおいて、出力トランジスタサイズの選択手法の基本的な制御態様として、前記第１半導体集積回路は、前記第１動作モードにおいて、前記伝送線と前記第１外部出力バッファとのインピーダンスを整合させる方向に、前記動作電源電圧に応じて前記出力トランジスタサイズの選択制御を行い、前記第２半導体集積回路は、前記第２動作モードにおいて、前記伝送線と前記第１外部出力バッファとのインピーダンスを整合させる方向に、前記動作電源電圧に応じて前記出力トランジスタサイズの選択制御を行えばよい。
上記データ処理システムにおいて、出力バッファ回路のための動作電源電圧の変更手順の基本的な制御態様として、前記第１半導体集積回路（マスタ）は、前記第１動作モードにおいて、前記インピーダンスを整合させる出力トランジスタサイズの選択が不可能なとき、前記動作電源電圧レベルの指定を変更して前記出力トランジスタサイズの選択制御をやり直す。前記第２半導体集積回路（スレーブ）は、前記第２動作モードにおいて、前記インピーダンスを整合させる出力トランジスタサイズの選択が不可能なとき、前記第１半導体集積回路に前記動作電源電圧レベルを変更させる指示を与え、変更された動作電源電圧に応じて前記出力トランジスタサイズの選択制御をやり直す。
上記データ処理システムにおけるマスタとスレーブの出力トランジスタサイズと動作電源電圧レベルを決定するための処理手順の更に詳細な観点によると、前記第１半導体集積回路（マスタ）は、第１動作モードにおいて、前記動作電源電圧のレベルを指定する第１情報を出力し、第１情報に応答して返される前記動作電源電圧に応じて前記出力トランジスタサイズの選択制御を行い、前記インピーダンスを整合させる出力トランジスタサイズを選択不可能なとき第１情報により前記動作電源電圧の変更を要求して出力トランジスタサイズの選択をやり直し、また、第２情報を外部に出力し、前記第２情報に対して第２半導体集積回路から第３情報が返されるのを待って前記第１情報により前記動作電源電圧の変更を要求して出力トランジスタサイズの選択をやり直し、前記第２情報に対して第２半導体集積回路から第４情報が返されるのを待って前記出力トランジスタサイズの選択制御を終了可能である。第２半導体集積回路（スレーブ）は、第２動作モードにおいて、前記第１半導体集積回路から第２情報を入力し、第２情報に応答することにより前記動作電源電圧に応じて前記出力トランジスタサイズの選択制御を開始し、前記インピーダンスを整合させる出力トランジスタサイズを選択不可能なとき第３情報を第１半導体集積回路に出力し、前記インピーダンスを整合させる出力トランジスタサイズを選択可能なとき第４情報を第１半導体集積回路に出力可能である。
〔７〕低消費電力の観点からすれば、前記第１半導体集積回路は第１動作モードにおいて動作電源電圧の指定をレベルの低い方から行い、前記出力トランジスタサイズの選択を大きい方から行うことが得策である。外部出力バッファの動作電源電圧を低くすると耐ノイズ性などの観点より伝送エラーレートが増える傾向にある。このようなエラーレートを考慮して前記動作電源電圧とトランジスタサイズを決定するには、前記第１及び第２半導体集積回路を夫々に伝送されてくるデータに対する伝送エラー率を別々に検出可能とする。このとき、前記第１半導体集積回路には、第１動作モードにおいて、前記第１及び第２半導体集積回路で夫々検出された伝送エラー率の総和が規定値より低くなるまで、前記動作電源電圧を上げながら出力トランジスタサイズの選択変更制御を可能とする。前記第２半導体集積回路には、第２動作モードにおいて、前記第１第１半導体集積回路による選択変更制御に応答し、第１半導体集積回路の指示で変更された動作電源電圧に対して出力トランジスタサイズの選択変更制御を可能とすればよい。
抵抗温度係数などの半導体集積回路の特性とデータ処理システムの雰囲気温度や発熱などの環境変化を考慮して外部出力バッファのオン抵抗を修正すれば、前記動作電源電圧に応ずるインピーダンス整合の信頼性を向上させることができる。例えばそのために、前記第１半導体集積回路は、システムリセットに応答して前記伝送線と前記第１外部出力バッファとのインピーダンスが整合するまで第１動作モードとされ、規定のインターバル到来に応答して前記伝送線と前記第１外部出力バッファとのインピーダンス不整合を整合方向に規定量修正するために第１動作モードとされればよい。前記第２半導体集積回路は、システムリセットに応答して前記伝送線と前記第２外部出力バッファとのインピーダンスが整合するまで第２動作モードとされ、規定のインターバル到来に応答して前記伝送線と前記第２外部出力バッファとのインピーダンス不整合を整合方向に規定量修正するために第２動作モードとされればよい。
マスタとしての第１半導体集積回路が前記規定のインターバル到来を検出すれば、動作電源電圧の指示制御をマスタが行うことと整合し、経時的に第１及び第２動作モードによる制御を開始させる手順の簡素化が可能になる。
前記第２半導体集積回路は単数であっても複数であってもよい。第２半導体集積回路を複数個有する場合、複数個の前記第２半導体集積回路を個別の伝送線にて第１半導体集積回路に接続し、伝送線毎に動作電源電圧を個別化してよい。或は、複数個の前記第２半導体集積回路を共通の伝送線にて第１半導体集積回路に接続し、前記動作電源電圧を共通化してもよい。
発明を実施するための最良の形態
《マスタ集積回路及びスレーブ集積回路》
第１図には本発明に係る半導体集積回路を２個用いたデータ処理システムの一例が示される。同図のデータ処理システムでは、半導体集積回路１１０と半導体集積回路１２０との間でのデータ伝送をデータ線路（伝送路）１００を介して行う。ここでは、説明をわかり易くするために１本の伝送路１００によるデータ伝送を例として示すが、８本や６４本など複数本の線路を用いてデータ伝送を行う場合についても、本発明は適用可能である。
電源電圧発生回路１３０は、半導体集積回路１１０、１２０に対して共通の電源電圧を供給する。電圧発生回路ＶＧ０は半導体集積回路１１０，１２０の内部回路１１８，１２８に共通の動作電源電圧ＶＤＤを供給し、電圧発生回路ＶＧ１は半導体集積回路１１０，１２０の入出力回路（インタフェース回路）に共通の動作電源電圧ＶＤＤＱを供給する。この例では、内部回路と入出力回路は、図示しない同一のグランド電圧（ＶＳＳ）を用いるものとする。ここで、内部回路とは半導体集積回路内に明示的に回路ブロック若しくは回路モジュールとして図示された回路以外の回路部分を総称する回路を意味する。
前記電源電圧発生回路１３０は、電圧発生回路ＶＧ１が出力する電圧を変更するための電圧制御回路１３１を備える。電圧制御回路１３１は、例えば半導体集積回路１１０からの指示により出力電圧を変更する。その指示信号などはＶＷ制御信号線１４０を介して伝達される。以下、この例では、最初に設定を行って電源電圧とトランジスタサイズを決定する際のイニシアチブをとる半導体集積回路１１０をマスター集積回路と位置付け、マスター集積回路の指示に従い、トランジスタサイズを決定する半導体集積回路１２０を、スレーブ集積回路と位置付けるものとする。
半導体集積回路１１０と半導体集積回路１２０間で相互にデータ伝送を行うために、それぞれの半導体集積回路１１０，１２０はＶＷ制御回路１１１，１２１と、入出力回路１１２，１２２を持つ。ここで、ＶＷ制御回路１１１，１２１は、マスター集積回路１１０とスレーブ集積回路１２０において、基本的に同一の構成を採用することができる。前記ＶＷ制御回路１１１、１２１の動作はＶＷ制御線１４０を介してやりとりされる制御情報の内容等に応じてその動作が相違される。半導体集積回路１１０がマイクロプロセッサのようなプログラム制御によってその動作が規定される半導体集積回路である場合には、当該プログラム制御によってその前記ＶＷ制御回路１１１の動作が制御されてよい。この意味において、マイクロプロセッサもしくはＣＰＵ（中央処理装置）を内蔵するところの、プログラム制御可能な半導体集積回路にマスタ集積回路１１０としての機能を割り当てるとよい。
この例では、ＶＷ制御回路１１１，１２１は、入出力回路用の電源電圧ＶＤＤＱで動作する。また、入出力回路１１２，１２２は、入出力回路用の電源電圧ＶＤＤＱと、内部回路用電源電圧ＶＤＤを用いる。電源供給は、ＶＤＤＱがデータ伝送に用いられる限り任意であり、この例では、後述するレベル変換回路を、入出力回路１１２，１２２内に設けず内部回路１１８，１２８内に設ければ、入出力回路１１２，１２２への内部回路用電源電圧ＶＤＤの供給は不要となる。
マスター集積回路１１０において、内部回路１１８から集積回路外へ出力すべきデータは、配線１１３を通って入出力回路１１２へ送られ、代表的に示された外部信号端子ＰＡＤ、伝送線路１００へ出力される。逆に、集積回路外から伝送線路１００を通じてマスター集積回路１１０へ入力されるデータは、外部信号端子ＰＡＤ、入出力回路１１２から配線１１４を用いて内部回路１１８に転送される。
ＶＷ制御回路１１１は、入出力回路１１２の動作電源電圧ＶＤＤＱに応じて当該入出力回路１１２に含まれる外部出力バッファの出力トランジスタサイズ（すなわちオン抵抗）を選択制御可能な機能を有する。このとき、前記ＶＷ制御回路１１１は、前記外部出力バッファにチップ外で接続する伝送線１００と外部出力バッファとをインピーダンス整合させる方向に、外部電源電圧ＶＤＤＱに応じて外部出力バッファの出力トランジスタサイズの選択制御を行う。特に制限されないが、第１図の例では、ダミー端子ＤＱに接続するＶＷ制御用のダミー伝送線１００１を用いて、外部出力バッファのオン抵抗と伝送線１００とのインピーダンス整合状態を擬似的に判定する。制御信号１１５は、ＶＷ制御回路１１１が入出力回路１１２を制御するための信号（群）である。スレーブ集積回路１２０のＶＷ制御回路１２１も基本的な機能はＶＷ制御回路１１１と同じである。ＶＷ制御回路１１１と１２１の主な相違点は電圧制御回路１３１に対する動作電源電圧ＶＤＤＱの変更をどちらが指示して、制御のイニシアチブを採るかである。この例ではマスタ集積回路１１０のＶＷ制御回路１１１がＶＷ制御線１４０を介して電圧制御回路１３１に動作電源電圧ＶＤＤＱの変更を指示する。スレーブ集積回路１２０のＶＷ制御回路１２１が動作電源電圧ＶＤＤＱを変更したいときは、ＶＷ制御線１４０を介してマスタ集積回路１１０に動作電源電圧ＶＤＤＱの変更を要求する。本明細書において、動作電源電圧ＶＤＤＱと外部出力バッファの出力トランジスタサイズ（オン抵抗）とを制御する処理機能を単にＶＷ処理、ＶＷ機能と称する。
第２図には前記入出力回路１１２の一例が示される。入出力回路１１２は特に制限されないが、出力バッファ回路１１６、入力バッファ回路１１７、及びレベル変換回路ＬＶＯ，ＬＶＩを有する。前記内部回路１１８からの出力データは、配線１１３を通じて出力バッファ回路１１６により入出力端子ＰＡＤへ送られる。この際、本発明においては内部回路１１８の電源電圧ＶＤＤと出力バッファ回路１１６の電源電圧ＶＤＤＱは、異なっているから、内部回路１１８における論理電圧振幅と出力バッファ回路１１６における論理電圧振幅を変換するためのレベル変換回路ＬＶＯが必要となる。同様に、集積回路外部から入出力端子ＰＡＤへ入力されたデータは、入力バッファ回路１１７を通じ、配線１１４により内部回路１１８へ送られる。この際にも同様に、入力バッファ回路１１７と内部回路１１８の電源電圧の相違による論理電圧振幅の違いを、レベル変換回路ＬＶＩにより変換する。入出力回路１２２も同様に構成される。
第３図には入力バッファ回路１１７と出力バッファ回路１１６の一例が示される。
前記入力バッファ回路１１７は、例えばインバータ回路ＩＮＶを従属接続することで実現できる。
前記出力バッファ回路１１６は、オン抵抗を変化させることができるように、ＮＭＯＳトランジスタＮＭＯＳ０とＰＭＯＳトランジスタＰＭＯＳ０からなるインバータ回路と、ＮＭＯＳトランジスタＮＭＯＳ１とＰＭＯＳトランジスタＰＭＯＳ１からなるインバータ回路と、ＮＭＯＳトランジスタＮＭＯＳ２とＰＭＯＳトランジスタＰＭＯＳ２からなるインバータ回路との出力を並列に接続して構成される。ＥＮｐ０、ＥＮｐ１、ＥＮｐ２、ＥＮｎ０、ＥＮｎ１、ＥＮｎ２からなるオン抵抗制御信号１１５を用いて同時に動作させるＮＭＯＳトランジスタとＰＭＯＳトランジスタの数を夫々任意に変えて、出力バッファ回路１１６全体としてのオン抵抗を変化させることができる。
この際、トランジスタのチャネル長をＬ、チャネル幅をＷとするとき、ＮＭＯＳトランジスタＮＭＯＳ０、ＮＭＯＳ１、ＮＭＯＳ２のＷ／Ｌ比が、ＮＭＯＳ０：ＮＭＯＳ１：ＮＭＯＳ２＝１：２：４となるように構成すると、オン抵抗を変化させる範囲を広くできる。同様に、ＰＭＯＳトランジスタについても、ＰＭＯＳ０、ＰＭＯＳ１、ＰＭＯＳ２のＷ／Ｌ比が、ＰＭＯＳ０：ＰＭＯＳ１：ＰＭＯＳ２＝１：２：４になるように設計するとよい。
この例では、出力バッファ回路１１６のオン抵抗を、特に制限されないが、３ビットの制御データにより７段階で変化させることができるように、前記ＥＮｐ０、ＥＮｐ１、ＥＮｐ２、ＥＮｎ０、ＥＮｎ１、ＥＮｎ２からなるオン抵抗制御信号１５を選択的にイネーブル制御するように構成してある。インバータ回路の並列数は並列３段に限定されず、例えば並列数を６に増加させて、オン抵抗をより詳細に制御できるようにしてもよい。また、トランジスタのサイズの割り当てについても、例として示した値に限定されず、製造プロセスと制御したいオン抵抗値の範囲に応じて値を最適化するとよい。
第４図には出力バッファ回路１１６において電源電圧ＶＤＤＱとトランジスタサイズを制御したときのＮＭＯＳトランジスタのオン抵抗の変化例を示す。以下の説明において、上段の（Ａ）は、マスター集積回路１１０のオン抵抗の変化を示す例として用いる。下段の（Ｂ）は、スレーブ集積回路１２０のオン抵抗の変化として用いる。説明の簡単化のため、電源電圧は４段階（１．５Ｖ、１．８Ｖ、２．２Ｖ、２．５Ｖ）に制御できるものとした。（Ａ）と（Ｂ）でオン抵抗が相違されるのはマスタ集積回路１１０とスレーブ集積回路１２０間でプロセス等の相違される結果、トランジスタ特性が異なっているからである。
マスター集積回路１１０については、どのトランジスタについても共通のチャネル長Ｌを用いており、最小のＮＭＯＳトランジスタＮＭＯＳ０のチャネル幅Ｗを４４ＵＭとし、ＮＭＯＳ１についてはチャネル幅Ｗを８８ＵＭ、ＮＭＯＳ２についてはチャネル幅Ｗを１７６ＵＭとしてある。但し、ＵＭとはマイクロメートル（１０−６ｍ）である。同様に、スレーブ集積回路１２０については、最小のＮＭＯＳトランジスタＮＭＯＳ０のチャネル幅を４０ＵＭとし、ＮＭＯＳ１については８０ＵＭ、ＮＭＯＳ２については１６０ＵＭとした。マスター、スレーブ集積回路１１０，１２０ともにＷ／Ｌ比は１：２：４である。
以下、オン抵抗制御信号１１５のうち、ＮＭＯＳトランジスタの制御に関する信号をまとめて（ＥＮｎ２  ＥＮｎ１  ＥＮｎ１）と書く。このとき、例えば第３図の出力バッファ回路１１６のトランジスタＮＭＯＳ０とＮＭＯＳ２を使用してＮＭＯＳ１を使用しない状態は（１０１）と表すことができ、この時のスレーブ集積回路１２０における出力バッファ回路１１６のチャネル幅の合計は２００ＵＭである。
第４図から、異なる製造プロセスによる集積回路では、電源電圧に対するオン抵抗の変化幅や、オン抵抗の絶対値が異なることがわかる。高速なデータ伝送を行うためには、伝送線路１００の特性インピーダンスと出力バッファ回路１１６のオン抵抗を良く一致させる必要があるが、低電力化のために電圧だけを下げても、マスター集積回路１１０とスレーブ集積回路１２０のオン抵抗の特性が一致しないために、一般に、オン抵抗と伝送線路のインピーダンスは整合しない。本発明では、動作電圧を変化させると同時に半導体集積回路１１０，１２０のトランジスタのサイズも夫々別々に制御することで、マスター集積回路１１０とスレーブ集積回路１２０の両方でインピーダンスの整合を可能とする。
尚、以下、ＮＭＯＳトランジスタのオン抵抗を例として説明するが、ＰＭＯＳトランジスタについても全く同様にしてオン抵抗を求めることができる。また、ＮＭＯＳトランジスタとＰＭＯＳトランジスタのオン抵抗ができるだけ同じになるようにプロセス設計と回路設計を行っておいて、ＮＭＯＳまたはＰＭＯＳのどちらか一方のオン抵抗を代表させて用いるようにすれば、オン抵抗制御信号１１５の本数を減らすことができる。
第５図はマスター集積回路１１０とスレーブ集積回路１２０の両方でインピーダンスの整合を可能とするためのＶＷ制御回路のアルゴリズムをフローチャートによって例示する。
はじめに、マスタ集積回路１１０は、ＶＷの設定処理を行う旨をコード信号ｓｉｇ１によりスレーブ集積回路１２０及び電源電圧発生回路１３０に通知し、これによりマスタ集積回路１１０及びスレーブ集積回路１２０はＶＷ設定動作モードに入る。
マスター集積回路１１０がコード信号ｓｉｇ２により電源電圧発生回路１３０に対してＶＤＤＱの電圧設定（例えば１．５Ｖ）を要求する（ＳＴＰｂ１）。電源電圧発生回路１３０はそれに応答して出力電圧を設定する（ＳＴＰａ１）。マスタ集積回路１１０は、電圧設定完了を意味するコード信号ｓｉｇ３を受けた後、その電源電圧において、伝送線路の特性インピーダンスＺ０（例えば３０Ω）と出力バッファ回路１１６のオン抵抗が一致するトランジスタサイズＷを選択する（ＳＴＰｂ２）。
マスター集積回路１１０においてＷ選択が成功したら、次にスレーブ集積回路１２０にコード信号ｓｉｇ４でＷ設定開始要求を行い、これによってスレーブ修正回路１２０は伝送線路の特性インピーダンスとオン抵抗が一致するトランジスタサイズＷを選択する（ＳＴＰｃ１）。集積回路毎のオン抵抗の差により、スレーブ集積回路１２０において伝送線路のインピーダンスを実現するトランジスタサイズが選択できなかった場合には、マスタ集積回路１１０にコード信号ｓｉｇ５でＷ選択不可通知を行い、これによってマスター集積回路１１０は電源電圧発生回路１３０にコード信号ｓｉｇ２にてＶＤＤＱの再設定（例えば１．８Ｖ）を要求する（ＳＴＰｂ３）。
それに応答してＶＤＤＱの再設定が行なわれ（ＳＴＰａ２）、コード信号ｓｉｇ３で電圧設定完了が通知されると、再び、マスター集積回路１１０についてトランジスタサイズＷを選択し（ＳＴＰｂ４）、次に、コード信号ｓｉｇ４でスレーブ集積回路１２０に再度Ｗ設定開始を要求し、スレーブ集積回路１２０がトランジスタサイズＷを決め（ＳＴＰｃ２）、これが成功した場合にコード信号ｓｉｇ６にてＷ選択完了をマスタ集積回路１１０に通知する。これによってマスタ集積回路１１０は電源電圧発生回路１３０及びスレーブ集積回路１２０にコード信号ｓｉｇ７で動作電源電圧設定処理完了を通知する。そして、マスタ集積回路１１０及びスレーブ集積海路１２０はデータ伝送が可能な通常の動作モードに移行する。
第６図にはマスター集積回路によるＶＷ設定処理手順が示される。第４図に示した例に従い、インタフェース用電源電圧は、離散的（１．５Ｖ、１．８Ｖ、２．２Ｖ、２．５Ｖ）な値を採るとし、マスター集積回路１１０、スレーブ集積回路１２０ともトランジスタ幅として、３ビットで指定可能な７段階のサイズ選択が可能であるとする。
まず、入出力回路用電源電圧ＶＤＤを初期電圧Ｖｉに初期化する（Ｍｓ１）。初期電圧Ｖｉは、選択可能な最低の電圧として、トランジスタサイズＷの選択処理ＭＷＬに入る。Ｗ選択処理ＭＷＬでは、まず、トランジスタ幅Ｗを初期化（０００）する（Ｍｓ２）。トランジスタ幅を１段階ずつ増加させながら（Ｍｓ３）出力トランジスタのオン抵抗と目標インピーダンスＺ０とを比較する（Ｍｓ４）。
トランジスタ幅が増すにつれてオン抵抗は減少していくので、オン抵抗Ｒｏｎが目標インピーダンスＺ０を下回った時点で、Ｗ選択は成功したとしてＷ選択処理ＭＷＬを抜ける。もし、トランジスタ幅を最大まで増加させても目標インピーダンスに達しない場合には（Ｍｓ５＝ｙｅｓ）、設定失敗としてＷ選択処理を抜ける。電源電圧を高くすれば、さらにオン抵抗を下げることが可能となるので、電源電圧をｄＶだけ増加させて（Ｍｓ６）、再びＷ選択処理に入る（Ｍｓ７＝ｎｏ）。
マスター集積回路１１０のＷ選択の結果、目標インピーダンスを実現できたならば（Ｍｓ４＝ｙｅｓ）、スレーブ集積回路１２０にＷ選択の開始を要求する（Ｍｓ１０）。スレーブ集積回路１２０のＷ設定処理の結果通知を待って（Ｍｓ１１）、スレーブ集積回路１２０においてＷ選択が成功していれば（Ｍｓ１２＝ｙｅｓ）、この時点でＶＷ制御を完了する。スレーブ集積回路１２０のＷ設定処理が失敗した場合には（Ｍｓ１２＝ｎｏ）、電源電圧をｄＶだけ増加させて（Ｍｓ６）、再びマスター集積回路１１０のＷ選択処理（ＭＷＬ）を行い、次に再びスレーブ集積回路１２０のＷ選択を行う（Ｍｓ１０）。ここに、ｄＶは任意の選択可能な電圧刻みである。
電源電圧を選択範囲の最大値としても、マスター集積回路１１０とスレーブ集積回路１２０の少なくとも一方が目標インピーダンスを実現できなかった場合には、全体の処理が失敗であるとして、マスター集積回路１１０とスレーブ集積回路１２０において予め決められた電圧とトランジスタサイズの標準値に設定される（Ｍｓ８、Ｍｓ９）。電源電圧とトランジスタサイズの標準値としては、例えば、電圧最大の条件、および全トランジスタを選択するサイズ最大の条件とすればよい。
ここで、トランジスタのオン抵抗と配線の特性インピーダンスの一致の条件として、トランジスタサイズをＷ１（＝００１）、Ｗ２＝（０１０）、．．．と一段階ずつ増して行き、トランジスタのオン抵抗が配線の特性インピーダンスを下回ったときのサイズＷＫと定義する。これは、特性インピーダンスを下回る直前のトランジスタサイズＷＫ−１よりも良い。なぜなら、同一電圧のときに、トランジスタサイズを増す程オン抵抗は減少するが、トランジスタサイズの比を１：２：４とするとき、オン抵抗の減少の割合は徐々に小さくなる。このため、ＷＫはＷＫ−１よりも特性インピーダンスに近い値となる確率が高い。
第７図にはスレーブ集積回路のＶＷ設定処理手順が示される。まず、マスター集積回路１１０からＷ設定処理開始の要求があるまで待機し（Ｓｓ１）、要求があった後、マスター集積回路１１０と同様のＷ設定処理を行う（ＳＷＬ）。すなわち、トランジスタサイズＷをまず最小値に初期化して（Ｓｓ３）、Ｗを１ステップずつ増加させながら（Ｓｓ４）、オン抵抗値Ｒｏｎと目標インピーダンスＺ０とを比較する（Ｓｓ５）。オン抵抗値が目標インピーダンスを下回った時点（Ｓｓ５＝ｙｅｓ）で設定を終了して、マスター集積回路にＷの設定完了を通知する（Ｓｓ７）。Ｗを最大としても、オン抵抗値が目標インピーダンスを下回らなかった場合には（Ｓｓ６＝ｙｅｓ）、マスター集積回路にＷ設定のエラーを通知して（Ｓｓ８）、再びマスター集積回路からＷ設定処理開始、または標準値設定の要求があるまで待機する。
尚、ステップＳｓ２でマスタ集積回路１２０から前記標準値設定処理の有無が判別され（Ｓｓ２）、標準設定が指示されている場合にはスレーブ集積回路１２０は前述のＷの標準設定を行う（Ｓｓ９）。
第８図には前記レベル変換回路ＬＶＯの一例が示される。レベル変換海路ＬＯはＭＯＳトランジスタ８０１，８０２で構成される初段のインバータ回路と、ＭＯＳトランジスタ８０３，８０４で構成されるインバータ回路を直列に接続して備える。内部回路１１８の電源電圧ＶＤＤは、出力バッファ回路１１６の電源電圧ＶＤＤＱよりも一般に低いため、内部回路１１８から接続している端子１１３は、初段のインバータ回路に対して論理値“１”（ハイレベル）の時に十分高い電圧を供給できない場合がある。このため、内部端子８０５の電圧をＰＭＯＳトランジスタ８００のゲートへフィードバックする。この回路により、内部回路１１８の出力データ信号１１３は、入出力回路用の電源電圧ＶＤＤＱの信号振幅に変換される。
第９図にはレベル変換回路ＬＶＩの一例が示される。レベル変換回路ＬＶＩは、ＭＯＳトランジスタ８１１，８１２で構成される初段のインバータ回路と、ＭＯＳトランジスタ８１３，８１４で構成されるインバータ回路を直列に接続して備える。レベル変換回路ＬＶＯとは逆に、内部回路１１８の電源電圧ＶＤＤは入力バッファ回路ＩＢの電源電圧ＶＤＤＱよりも一般に低いため、特にフィードバックのための配線等を接続する必要はない。この回路により、入力バッファＩＢの入力データ信号１１７の論理電圧振幅ＶＤＤＱは、内部回路用の電源電圧ＶＤＤの論理レベルに変換できる。
《ＶＷ制御回路》
次にＶＷ制御回路の詳細とインピーダンス比較タイミングについて詳細に説明する。
第１０図にはＶＷ制御回路の一例が示される。ＶＷ制御回路１１１は、入出力回路１１２内の出力バッファ回路１１６と同一の回路（第３図の回路）であるダミー出力バッファ回路ＤＯＢ、ダミー端子ＤＱ、ＶＷ制御論理回路１７１、通信回路１４１、コンパレータＣＯＭＰ、カウンタＣＴＲ、パターンジェネレータＰＧＥＮから成る。ダミー出力バッファ回路ＤＯＢは出力バッファ回路１１６に対するのと同じ制御信号１１５でオン抵抗の選択が可能にされている。１００１はダミー端子ＤＱに接続されたダミー伝送線である。送信端から見るとダミー伝送線１００１の終端はＥＳＤ保護回路の容量等で終端されることになるが、開放と見なして差し支えない。ただし、配線長が短い場合には、後述する第１１図におけるｔｄの幅が小さくなるため、ＣＫ１とＣＫ２のタイミング差には十分注意して設計する必要がある。
ＶＷ制御論理回路１１１は、第５図乃至第７図に基づいて説明した電源電圧とトランジスタサイズを設定するためのアルゴリズムを実現する論理回路である。現在選択されている電源電圧値やトランジスタサイズは、ＶＷ制御論理回路１１１内の２進カウンタＣＴＲに記憶する。この例では、電源電圧値記憶のために２ビットのカウンタ（電圧値カウンタ）、ＮＭＯＳトランジスタサイズの記憶のために３ビット及びＰＭＯＳトランジスタサイズの記憶のために３ビットのカウンタ（トランジスタサイズカウンタ）が夫々あればよい。カウンタＣＴＲは、通常の２進カウンタや、グレイコードカウンタでよい。
第５図乃至第７図に基づいて説明したアルゴリズムの論理より明らかなように、ＶＷ制御論理回路１７１は、電圧値カウンタとトランジスタサイズカウンタを選択するための信号ＳＥＬ、カウンタの増減のための信号ＩＮＣ／ＤＥＣ、カウンタを初期化する信号ＲＥＳＥＴ、カウンタ値オーバーフローを示す信号ＯＶＦ等を入出力する。
第５図乃至第７図に基づいて説明したアルゴリズムによれば、ＶＷ制御論理回路１７１はまた、出力バッファ回路１１６のオン抵抗（Ｒｏｎ）を、基準インピーダンス（Ｚ０）と比較判定する機能を持つ。例えば、ダミー出力端子ＤＱに、基準とするインピーダンスＺ０を持つ長い配線１００１を接続し、データパターン発生回路ＰＧＥＮから信号ＣＫ１に同期したステップ信号を出力して、ダミー出力端子ＤＱにおける出力電圧を比較器ＣＯＭＰを用いて基準電圧Ｖｒｅｆと比較する。基準電圧Ｖｒｅｆは電源電圧発生回路１３０から供給され、或は動作電圧ＶＤＤＱに基づいて半導体集積回路１１０、１２０の内部で生成してもよい。
第１１図にはインピーダンス比較動作動作タイミングが例示される。信号ＣＫ１により、データパターン発生回路ＰＧＥＮは、配線ＤＱＯに０からＶＤＤＱへ立上がる信号を送る。ＤＱＯにおける立ち上がり信号は、ダミー出力バッファ回路ＤＯＢを通じてダミー出力ＤＱに出力される。配線１００１の遠端が開放されているとき、立ち上がり信号は配線１００１の遠端で全反射する。配線１００１を信号が伝播する時間をｔｄとすると、ダミー端子ＤＱにおいて信号が立ち上がる時刻０から、全反射した信号が再びダミー端子ＤＱに到達する２ｔｄまでの間は、出力バッファ回路ＤＯＢのＰＭＯＳトランジスタのオン抵抗Ｒｏｎと配線１００１のインピーダンスＺ０でＶＤＤＱを分圧した電圧ＶＤＤＱ＊Ｚ０／（Ｒｏｎ＋Ｚ０）が出力される。ＣＫ１に対して０から２ｔｄ以下遅延した信号ＣＫ２のタイミングを用いて、Ｖｒｅｆとダミー端子ＤＱの電圧をコンパレータＣＯＭＰで比較する。いま、Ｖｒｅｆ＝ＶＤＤＱ／２とすると、ＲｏｎがＺ０よりも大きいときにはダミー端子ＤＱの電圧がＶｒｅｆよりも小さく、ＲｏｎがＺ０よりも小さいときにはＤＱの電圧がＶｒｅｆよりも大きくなるから、トランジスタのオン抵抗と目標インピーダンスの大小を判定できる。同様に、パターンジェネレータＰＧＥＮに立ち下がり信号を送出することで、ＮＭＯＳトランジスタのオン抵抗と、目標インピーダンスの大小を判定できる。
同様の方法で、配線１００１の代わりに定抵抗Ｒ＝Ｚ０を用いても良いし、さらにいえば、オン抵抗と目標インピーダンスの比較の方法はこれに限られず、その他の任意の方法で行ってよい。
第１０図において、信号ＴＥＳＴはＶＷ制御論理回路１７１と比較器ＣＯＭＰの動作を許可するための信号であり、ＶＷ設定期間中、例えば第５図乃至第７図の処理が行なわれる全体設定開始から全体設定終了の間、動作を許可する。それによって動作が許可されたときマスタ集積回路１１０は第１モードとされ、スレーブ集積回路１２０は第２モードとされる。
第１２図乃至第１４図には前記第４図のＡ１，Ｂ１，Ａ２，Ｂ２で示されるオン抵抗値を一例としたＶＷ制御のタイミングチャートが示される。
本発明によるＶＷ制御の手順を、第４図のオン抵抗値を一例として、さらに詳細に説明する。第１２図は、ＮＭＯＳトランジスタのオン抵抗の設定手順である。初期電源電圧は１．５Ｖから出発する。目標インピーダンスは、Ｚ０＝７０Ωとする。したがって、第４図の○で囲んだオン抵抗Ａ１およびＡ２が選択されるはずである。
マスター集積回路のＮＭＯＳトランジスタは、第１２図の時刻１−１にて信号ＲＥＳＥＴにより、ＥＮｎ０〜ＥＮｎ２（ＥＮｎ［０−２］）を全てゼロ（０００）にクリアする。時刻１−２で、信号ＵＰによりＥＮｎ［０−２］をインクリメントして、（００１）とする。このときのオン抵抗値は、５６６Ωである。ＣＫ２によりＶＷ制御回路内の出力バッファのオン抵抗を目標インピーダンスと比較すると、トランジスタオン抵抗が目標インピーダンスの７０Ωよりも大きいために、比較器ＣＭＰの出力は０を出力する。この結果から、信号ＵＰによりＥＮｎ［０−２］のカウンタを一段階上げてオン抵抗値を下げる。これによりＥＮｎ［０−２］は（０１０）となり、時刻１−３にてオン抵抗は２８３Ωとなる。以降、オン抵抗を目標インピーダンスに近づけて下げるよう、比較器ＣＭＰの出力を見ながらカウンタを一段階ずつ上げていく。この結果、時刻１−８において、ＥＮｎ０〜ＥＮｎ２は（１１１）となり、オン抵抗は８１Ωまで下がるが、まだ目標インピーダンスに達しない。時刻１−９において、カウンタを１段階上げると、カウンタはオーバフローして信号ＯＶＦを出力する。これを受けて、マスター集積回路１１０は、電源電圧を１．５Ｖから１．８Ｖに上昇させる。時刻１−２０以降、電源電圧の安定を待って、次の処理に移る。
第１３図は電源電圧が１．８Ｖとなってからのタイミングフローである。まず、時刻２−１において、ＲＥＳＥＴ信号によりＥＮｎ［０−２］を（０００）にクリアする。以降、第１２図と同様に、比較器ＣＭＰの出力信号が０の間、カウンタＣＴＲを一段階ずつ上げてオン抵抗を下げる。時刻２−６においてＥＮｎ［０−２］が（１０１）となったとき、オン抵抗は６９Ωとなり、はじめて目標インピーダンスの７０Ωより下がる。このため、時刻２−７以降、比較器ＣＭＰの出力がハイレベルとなって、マスター集積回路１１０のＷ設定処理が終了する。そこで、スレーブ集積回路１２０に、Ｗ設定処理を要求する。
第１４図は電源電圧１．８Ｖにおける、スレーブ集積回路１２０のＷ設定処理の様子である。時刻３−１にてスレーブ集積回路１２０上のＥＮｎを（０００）に初期化した後、マスター集積回路１１０と同様にして、オン抵抗と目標インピーダンスを比較する。時刻３−４にてオン抵抗が６１Ωとなり、目標インピーダンスよりも小さくなるため、時刻３−５で比較器ＣＭＰの出力がハイレベルを出力する。以上でＶＷ選択の処理を終了する。電源電圧１．８Ｖ、マスター集積回路１１０のＮＭＯＳトランジスタサイズは２２０ＵＭ（コード（１０１））、スレーブ集積回路１２０のＮＭＯＳトランジスタサイズは１２０ＵＭ（コード（０１１））となる。
同様に、目標インピーダンスを４０Ωとするとき、第５図乃至第７図の処理手順に従ってＶＷの選択を行うと、Ｂ１およびＢ２で示した実線の○で囲んだオン抵抗が選択される。
第１５図には前記通信回路１４１におけるコード信号が例示される。通信回路１４１において、各集積回路間で要求および返答に用いるための通信コードはビット数とフォーマットが規定されている。通信経路１４０を例えば１２ビットなど十分幅広いバス状にして、コードを１クロックサイクルで送っても良いし、もっと少数の配線で構成して第１５図のコードを複数クロックを用いて送っても良い。
第１５図では、ＴＯ欄は通信を受け取るべき集積回路、ＦＲＯＭ欄は通信を送る集積回路、通信内容欄は通信による指示、コード欄はそれぞれの通信内容に割り当てるコードである。ここでは、集積回路のＩＤ番号として、集積回路全体に（マスター集積回路１１０、スレーブ集積回路１２０、および電源電圧発生回路１３０へのブロードキャスト）を０００、電源電圧発生回路１３０に１１１を割り当てた。スレーブ集積回路は、例えば００１と割り当てれば良い。スレーブ集積回路が複数ある場合には、互いにＩＤ番号が重複しないように割り当てる。
《伝送エラーレートの考慮》
第１６図には伝送エラーレートを考慮したＶＷ制御が可能なＶＷ制御回路１１１Ａの例が示される。ＶＷ制御によって動作電圧を低下させると、電圧変動などのノイズに対する耐性が減少する場合がある。低電力化しながらも信頼性の高いデータ伝送を保証する必要がある場合には、第１６図に示すような構成により、伝送における信頼性を保証しながら低電力化が可能である。第１６図と第１０図との違いは、信号の送受信を行う配線１００１に対して、送信側では、疑似ランダムパターン発生回路ＰＲＰＧを用いて疑似ランダムパターン信号を送ること、受信側では、入力バッファ回路１１７を用いて受信した信号を、ローカルの疑似ランダムパターン発生回路ＰＲＰＧの出力と比較器ＥＣＣＣＯＭＰを用いて比較して、エラーの回数をエラーカウンタＥＣＮＴを用いて計数することである。
送信側のＶＷ制御回路では、スイッチ１００２をダミー出力バッファ回路ＤＯＢ側にしてデータを送る。受信側のＶＷ制御回路では、スイッチ１００２を比較器ＥＣＣＣＯＭＰ側にして入力データとランダムパターンを比較する。一定のデータパターン長に対して、両者の不一致の回数をカウンタＥＣＣＣＯＭＰなどで計数して、一定のエラー率よりも大きいときには、電圧ＶＤＤＱを一段階上昇させる。電圧ＶＤＤＱ上昇後、再びエラー率を計数して必要であれば電圧ＶＤＤＱを上昇させることを繰り返す。
第１７図には第１６図の構成を用いたＶＷ設定処理手順が例示される。まず、第５図で示した、電圧およびトランジスタサイズの完全な調整を行う（Ｓ１）。この後、伝送エラーをＶＷ制御に用いる場合には、例えばテストパターン生成回路ＰＧＥＮから既知のデータパターンを発生させ、マスタ集積回路１１０からスレーブ集積回路１２０へデータパターンを伝送したときスレーブ集積回路１２０でエラーレートｒ１を計数し（Ｓ２）、また、スレーブ集積回路１２０からマスタ集積回路１１０へデータパターンを伝送したときマスタ集積回路１１０でエラーレートｒ２を計数する（Ｓ３）。そして、両方向のエラーの回数の和が既定値ＴＯＬよりも小さくなるまで、電源電圧ＶＤＤＱを増加させてエラー率を再度求めることを繰り返す（Ｓ４，Ｓ５，Ｓ６）。ステップＳ５，Ｓ６の処理は第５図で説明した処理と基本的に同じであるのでその詳細な説明は省略する。
既知データパターンは、マスター集積回路１１０とスレーブ集積回路１２０の双方で同じパターンを発生させる必要があるが、このためには例えば、第１８図に示すＭ−系列を用いた擬似ランダムパターン発生回路などを利用できる。擬似ランダムパターン発生回路をＶＷ制御回路１１１内に置くと、信頼性と設定時間の兼ね合いで擬似ランダムパターン長を設計できる。すなわち、長い疑似ランダムパターンのビット数が多ければエラー率検出の信頼性を向上できるが、逆に、電圧及びトランジスタサイズ（ＶＷ）の設定に多くの処理時間が必要となる。
または、ＶＷ制御回路内の擬似ランダムパターン発生回路ＰＧＥＮをエラー率の計数に用いるのではなく、第１９図に例示されるように、実際のデータ伝送のエラー率を用いてもよい。すなわち、実稼動時にＥＣＣ（エラー検出・訂正回路）１５０を機能させ、エラー回数をエラーカウンタ１５１で計数させ、これが所定値に達する場合に、ＶＷ制御回路１１１Ｂを用いて電圧・トランジスタサイズの調整を行なう。ＶＷ制御回路１１１Ｂは第１０図の構成に対して１７１にエラーカウンタ１５１の係数値が供給されることによって上記伝送エラーを考慮したＶＷ設定処理を制御する。このように実際のデータ伝送状況に基づくエラー率を使えば、データ伝送の信頼性をより向上できる。
《環境変化等に対応する間欠的ＶＷ調整》
第２０図には環境変化等に対応させてインピーダンス整合のための電圧およびトランジスタサイズ調整を行うときの手順が例示される。同図に示される処理手順では、システム全体の電源を投入した後、又は全体リセット後に、第５図乃至第７図に基づいて説明したような電圧及びトランジスタサイズの完全な調整を行っておく（Ｓ１１）。この後、システムの動作によるＬＳＩの温度上昇等、環境の変化に対応する必要がある場合に以下に示すような間欠的な調整を行う。例えば、時刻監視のためのカウンタｔｉｍｅ＿ｃｏｕｎｔを、第５図乃至第７図の完全な調整後にゼロクリアする（Ｓ１２）。クロックの１０サイクルのような一定時間だけウェイト（ｗａｉｔ）を行い（Ｓ１３）、その後に、カウンタｔｏｍｅ＿ｃｏｕｎｔをインクリメントする（Ｓ１４）。ｔｉｍｅ＿ｃｏｕｎｔが、所定のカウンタ上限ＬＩＭＩＴに達したかを判定し（Ｓ１５）、達した時に、必要あれば、トランジスタサイズ調整のための制御信号１１５について１ビット（１ステップ）分の修正を行う（Ｓ１６）。
通常、温度の上昇又は下降の変化が緩やかであるから、１ビット分の変更を適切な頻度で行うことで、温度変化等には十分対応できる。ＬＳＩの温度は通常、動作につれて一定値に達するから、ＬＩＭＩＴ毎の１ビット分の変更を何度か繰り返すことで最適値に達するようにすればよく、ＬＩＭＩＴを小さくし過ぎることで調整のオーバヘッドが生じない様、ＬＩＭＩＴを余りにも小さく設定する必要はない。しかし、カウンタ上限ＬＩＭＩＴを大きくせざるを得ない場合や、常に最適な調整が必要な超高速のシステムにおいては、２ビット以上の調整を行った方が良い場合があるのはもちろんである。
また、ＤＲＡＭでは定期的なリフレッシュ処理が必要であるから、例えばこの直後に１ビットの調整を行うことにすれば、特別なタイマー等を設ける必要はなくなり効率がよい。同様に、プロセッサなどにおいても、決まった動作モードの後に調整を行う等して、調整を、必ずしも決まった周期で行う必要はない。
第２１図には前記Ｗ修正処理Ｓ１６における信号１１５（Ｅｎｐ０〜ＥＮＰ２，ＥＮｎ０〜ＥＮｎ２）の修正ステップ数を制限する制御フローが例示される。
前記Ｗ修正処理（第２０図のＳ１６）において１７１のワークエリアの変数（又はレジスタ）ｎｃに“０”を設定し（Ｓ２０）、ダミー出力バッファＤＯＢに含まれるＭＯＳトランジスタのオン抵抗Ｒｏｎとダミー伝送線１００１のインピーダンスＺ０とに関しＲｏｎ＜Ｚ０か、Ｒｏｎ＞Ｚ０か判定し（Ｓ２１、Ｓ２２）、Ｒｏｎ＜Ｚ０のときＷを１ステップ増加させるようにカウンタＣＴＲを＋１し（Ｓ２３）、Ｒｏｎ＞Ｚ０のときＷを１ステップ減少させるようにカウンタＣＴＲを−１する（Ｓ２４）。ｎｃはＣＴＲを＋１又は−１することによって＋１される係数値である。Ｗ修正処理を１ステップの修正に限定する時はｎｃ＿ｍａｘ＝１、Ｗ修正処理をｉステップの修正に限定する時はｎｃ＿ｍａｘ＝ｉに初期設定しておけばよい。ステップＳ２３又はＳ２４の後に，ｎｃ＞ｎｃ＿ｍａｘが判定され、規定のステップ数の修正が完了されたかが判別され、規定ステップ数に達していない場合には、前記処理Ｓ２０に戻って再度Ｗ修正処理を行う。
第２２図には１ビットずつの間欠的なオン抵抗調整についての具体例が示される。第２２図の（Ａ）における傾向線１２０１はシステムの温度変化を表している。第２２図の（Ｂ）における傾向線１２０３は、オン抵抗の制御コードＥＮｎｉまたはＥＮｐｉを表している。この例では、オン抵抗の制御コードは４ビットあるものとする。
システムの動作開始時である時刻０においては、第５図乃至第７図で説明したように出力バッファ回路１１６の動作電源電圧ＶＤＤＱ及びトランジスタサイズの完全な調整により、オン抵抗の調整値は理想値１０１０に一致している。この後、時刻が進むにつれて、マスタ集積回路１１０及びスレーブ集積回路１２０の温度は、時刻０における温度から上昇していき、時刻７の近辺で一定値に達している。温度が上昇すると、一般にトランジスタのオン抵抗は増加する。この変化を補償するには、傾向線１２０２で示した理想値に沿うように制御コードを変化させるのが理想である。
これを実現するには、例えば、第２０図に基づいて説明したように、間欠的にオン抵抗などの補正を行う。この例において、補正の間隔は更新パルス信号１２０４で規定される時刻１毎である。更新パルス毎に、現在のオン抵抗が適切な値となっているか否かを確認して、１ビットずつのオン抵抗調整を行っている。調整幅が１ビットだけであるため、この例では、オン抵抗は理想値に常に一致しているわけではないが、誤差は１〜２ビット程度と小さいため動作に支障はない。オン抵抗が適切な値であるか否かは、Ｗ設定処理の全体または一部を行うことで知ることができる。
システム温度は、動作の継続により温度変化が緩やかになり通常は定常値に達するから、オン抵抗の修正が１ビットでは不足の時刻があっても、時間とともに最適値に調整される。高速なデータ伝送を行う場合は、わずかのオン抵抗のずれが反射を引き起こし、誤動作の原因となりうるために、更新時刻を短く設計する。逆に、温度変化が緩やかであることがあらかじめわかっている場合には、制御コードの更新間隔を大きくできる。
更新間隔を実行時に最適に決定するために、制御コードの更新間隔ＬＩＭＩＴまたは一度に更新できる制御ビット数ＢＭＡＸ（第２１図のｎｃ＿ｍａｘ）をプログラム可能にすることは、本発明を適用するにあたり非常に効果がある。更新間隔や一度に更新するビット数を変更することにより常に最適な制御コードでシステムを動作させることができるためである。たとえば、現在の制御コードと、理想的な制御コードとの差が大きい程、更新間隔を短縮するか、一度に更新する制御ビット数を多くすれば良い。現在の制御コードと、理想的な制御コードとの差は、必ずしも直接求める必要は無く、例えば、半導体集積回路の動作モードに応じた消費電力量の予測値を用いて、間接的に決めることもできる。
さらに、データ伝送の周波数を動的に変化させる場合などには、制御コードの更新間隔を伝送の周波数に応じて実行時に変更可能とすることが理想的である。第２３図には伝送周波数に応じて、制御コードの更新間隔を変更する例が示される。第２３図において、区間ｆ１は高速データ伝送時、区間ｆ２は、低速のデータ伝送時である。１２１１は実際に選択された制御コード、１２１２は理想的な制御コードである。
第２３図では間欠的な調整間隔を、データ伝送周波数毎に変えている。すなわち、第２３図では、区間ｆ２の制御コード更新間隔を、区間ｆ１の制御コード更新間隔の２倍になるようにした例である。区間ｆ１においては、各時間ステップ毎に更新を行うが、区間ｆ２では偶数時刻（時刻６、８、１０）のみに制御コードの更新を行っており、奇数時刻においては更新を行わない。このような調整インターバルを変更するには第２０図の上限値ＬＩＭＩＴを設定変更すればよい。
この例のように、動作周波数が高い場合には制御コードの更新間隔を短くし、動作周波数が低い場合には制御コードの更新間隔を長く設計すると、オン抵抗の精度が高く、かつ更新頻度が多すぎないよい設計ができる。
なぜなら、一般にデータ伝送の周波数が高い程、消費電力が大きいために温度変化の勾配が大きくなる傾向があるのと同時に、高速データ伝送時には、反射等による伝送波形の乱れを許容できないためである。逆に、データ伝送の周波数が低い場合には、消費電力が小さいために温度変化がゆるやかであると同時に、反射等による波形の乱れに対しても周波数が低い分寛容であるためである。
第２４図には調整ビット数をデータ伝送周波数毎に変える場合の例が示され、更新間隔を変えずに、制御コードの更新ビット数を変えた例が示される。第２４図において１２２１は実際に選択された制御コード、１２２２は理想的な制御コードである。区間ｆ１においては、最大更新ビットを２ビットに、区間ｆ２においては最大更新ビットが１ビットとなっている。このため、時刻３における２ビットの更新によって、全ての時刻にわたってほぼ理想的な制御コードが選択されている。このような調整ビット数を変更するには第２１図の上限値ｎｃ＿ｍａｘを設定変更すればよい。
第２４図の例からもわかるように、制御コードの更新ビット数を変更することで、理想的な制御コードと実際に選択されている制御コードとの差を常に小さく保つことが可能となる。必要であれば、第２３図で説明した更新間隔の変更と、第２４図で説明した更新ビット数の変更を組み合わせることも可能である。
《データ処理システムの各種態様》
第２５図には本発明に係る半導体集回路が適用されるデータ処理システムの単純化した態様が例示される。（Ａ）はマイクロプロセッサ（ＭＰＵ）１５０とＤＲＡＭ１５１，１５２がバス１５３に接続され、ＡＳＩＣによる専用ロジック回路１５４とフラッシュメモリ（ＦＬＡＳＨ）１５５がバスに接続され、双方のバス１５３と１５５が共有バッファ（ｂｕｆｆｅｒ）１５６を介してインタフェースされる。これは例えばデジタルスチルカメラのシステムに適用される。この例ではＭＰＵ１５０を前記マスタ集積回路１１０、ＤＲＡＭ１５１，１５２を前記スレーブ集積回路１２０とすることができる。
（Ｂ）はＭＰＵ１５０に夫々専用バス１５３Ａ、１５３Ｂを介してＤＲＡＭ１５１及びＡＳＩＣ１５４が接続される。（Ｃ）はバス１５３にＭＰＵ１５０、ＤＲＡＭ１５１及びＡＳＩＣ１５４が共通接続される。この場合には、ＭＰＵ１５０を前記マスタ集積回路１１０、ＤＲＡＭ１５１、ＡＳＩＣ１５４を前記スレーブ集積回路１２０とすることができる。（Ｂ）（Ｃ）の形態は情報携帯端末やネットワーク端末などに適用される。
第２６図にはデータ伝送線路が複数ある場合として、ｎ本のデータ伝送線路がある場合の入出力回路の構成を示す。制御信号群１１５は、複数のデータ伝送線路間で共有できる。半導体集積回路上で近接した位置に配置されたトランジスタ間では、バラツキが小さいからである。万一、半導体集積回路の両端に出力回路が配置された場合、または、非常に高精度のインピーダンス整合が必要な場合には、位置が近い出力回路毎にＶＷ制御回路１１１を複数箇所設けてもよい。この場合は、面積増大とインピーダンス整合とのトレードオフになる。
第２７図にはマスタ集積回路が電源電圧発生回路を内蔵する例が示される。電源電圧発生回路１３０Ａはマスタ集積回路１１０Ａにオンチップで集積化される。この構成にすると、電源投入の順番が簡単化されるため、ボード設計やシステム設計が容易化される。また、集積回路間の通信経路１４０と通信内容も、簡単化される（ボード・システム設計者にとって）。データ伝送の電力を賄える効率良い電源を集積することは、現在の技術では難しいが、データ伝送のビット幅が狭い場合には問題なく実現できる。
第２８図に例示されるように、長い配線から成るダミー伝送線１００１を終端開放として使用することもできる。配線を長く引くことで、第１１図に示されるｔｄを大きく採ることができるため、インピーダンス整合を判定するタイミングが緩和される。また、第２８図のスレーブ集積回路１２０側に例示されるように、配線１００１の代わりに、配線の特性インピーダンスと同じ値を持つ抵抗ＲＴ（＝Ｚ０）を用いてもよい。
第２９図にはダミー配線１００１を用いず実配線を用いてインピーダンスマッチングの計測を行う場合の例が示される。この場合ＶＷ制御回路１１１Ｄは第１０図の構成に対して、ダミー出力バッファ回路ＤＯＢ及びダミー出力端子ＤＱが不要であり、第２６図に例示されるような入出力回路１１２の一つの出力バッファ回路ＯＢ１の入出力端子ＰＡＤ１に比較回路ＣＯＭＰの入力端子が選択的に接続可能にされ、また、当該一つの出力バッファ回路ＯＢ１には出力データとしてパターンジェネレータＰＧＥＮの出力が選択的に供給可能に構成されればよい。
第３０図には複数個のスレーブ集積回路が伝送線を共有するデータ処理システムが例示される。第３０図では個々の集積回路における第２９図のようなダミー伝送線及びダミー出力端子の図示は省略してある。スレーブ集積回路１２０ａは伝送線１００ａを介してマスタ集積回路１１０の外部端子ＰＡＤｉに、スレーブ集積回路１２０ｂは伝送線１００ｂを介してマスタ集積回路１１０の外部端子ＰＡＤｉに、共通接続される。
スレーブ集積回路が２つ以上ある場合にも、ＶＷ設定制御の手順はマスタ集積回路１１０とスレーブ集積回路１２０との対応が増えることによる制御量が増大するだけであり、基本的制御手法は第５図乃至第７図と同様である。第３１図には全ての集積回路間で、同じ入出力回路電源電圧ＶＤＤＱを共有する場合のＶＷ設定処理手順が例示される。スレーブ集積回路の数だけＷ設定要求ｓｉｇ４を発行する以外は、第５図と同じ処理でよい。このようなシステムの具体例として、マスタ集積回路がＭＰＵ、複数のスレーブ集積回路が同じＤＲＡＭであるようなシステムを想定することができる。
第３２図には複数個のスレーブ集積回路を有する場合に通信経路毎に別々のインタフェース用動作電源電圧ＶＤＤＱａ，ＶＤＤＱｂを使用するデータ処理システムの例が示される。第３２図では個々の集積回路における第２９図のようなダミー伝送線及びダミー出力端子の図示は省略してある。マスター集積回路１１０Ｂとスレーブ集積回路１２０ａ，１２０ｂで全てが同じ電源電圧を用いず、通信経路毎に最適化することも可能である。第３２図の例では、電源電圧発生回路１３０Ａは、３種類の電圧ＶＤＤ，ＶＤＤＱａ，ＶＤＤＱｂを発生する。電圧発生回路ＶＧ１ａは、マスター集積回路１１０Ｂとスレーブ集積回路１２０ａとの通信時の入出力回路の電圧ＶＤＤＱａの発生回路であり、ＶＧ１ｂはマスター集積回路１１０Ｂとスレーブ集積回路１２０ｂ間のデータ伝送時に用いる電源電圧ＶＤＤＱｂの発生回路である。
第３３図には第３２図のデータ処理システムに最適な入出力回路１１２Ａの一例が示される。同図に示される構成は通信を行う相手により出力バッファ回路１１６の電源電圧をスイッチＳＷにより切替え可能になっている。特に図示はしないが出力バッファ回路１１６を２つ設けて、通信の相手により一方を排他的に選択して用いることもできる。しかし、この場合には、出力容量が大きくなるため、高速なデータ伝送を行う必要がある場合には注意を要する。
第３４図には複数個のスレーブ集積回路１２０ａ，１２０ｂを入出力回路１１２Ａの別々の外部端子ＰＡＤｉ，ＰＡＤｊに接続した例が示される。同図においても同じく第２９図のようなダミー伝送線及びダミー出力端子の図示は省略してある。このように、インタフェース用の信号振幅が相違されるスレーブ集積回路１２０ａ，１２０ｂ毎にマスタ集積回路１１０Ｂの別々の外部端子ＰＡＤｉ，ＰＡＤｊを割当てれば、マスタ集積回路１１０Ｂとスレーブ集積回路１２０ａ又は１２０ｂとのインタフェース切替えは第３２図のシステム構成に比べて高速且つ円滑に行うことができる。
第３５図にはスレーブ集積回路の一例としてメモリ集積回路が例示される。内部回路１２８として、選択端子がワード線に、データ入出力端子がビット線に接続されたメモリセルがマトリクス配置されたメモリセルアレイ２００、アドレス信号を解読してワード線を選択する行デコーダ２０１、選択されたワード線に接続されるメモリセルからの読み出し信号を増幅するセンスアンプ及びバッファ２０２、センスアンプで増幅されたデータをアドレス信号に応じて選択する列デコーダ２０３等を備えて成る。メモリの読み出し動作に対し、センスアンプのデータ出力を入出力回路１２２に接続する。メモリの書き込み動作に対しては、入出力回路１２２からセンスアンプへデータを入力する。図中では、メモリ内部回路用の電源は省略してある。
《ＩＰモジュール》
前記半導体集積回路１１０の設計を容易化するという観点に立てば、上述したＶＷ制御回路１１１や入出力回路１１２（１２２）の設計データ若しくは半導体集積回路１１０それ自体の設計データを、所謂ＩＰ（Ｉｎｔｅｌｌｅｃｔｕａｌ  Ｐｒｏｐｅｒｔｙ）モジュールとして提供すればよい。スレーブ集積回路１２０についても同様である。ＩＰモジュールは、例えば、ＨＤＬ（Ｈａｒｄｗａｒｅ  Ｄｅｓｃｒｉｐｔｉｏｎ  Ｌａｎｇｕａｇｅ）やＲＴＬ（Ｒｅｇｉｓｔｅｒ  Ｔｒａｎｓｆｅｒ  Ｌａｎｇｕａｇｅ）等の機能記述データと共に回路のマスクパターンデータ若しくは描画データも有するハードＩＰモジュール、機能記述データを主とするソフトＩＰモジュールに大別される。このＩＰモジュールのような回路モジュールデータは、半導体チップに形成されるべき集積回路をコンピュータを用いて設計するための回路モジュールデータであって、前記コンピュータにより読取り可能に記憶媒体に記憶されて提供される。
ＩＰモジュールとして提供する回路モジュールデータは、例えば第１０図や第１６図に示されるＶＷ制御回路を特定するデータであり、それらの回路を前記半導体チップに形成する為の図形パターンデータ若しくはＨＤＬやＲＴＬなどによる機能記述データを含む。図形パターンデータは、マスクパターンデータ或いは電子線描画データなどである。機能記述データは、所謂プログラムデータであり、所定の設計ツールに読み込むことによってシンボル表示で回路等を特定する事ができる。
また、ＩＰモジュールの規模は第１図に例示されるマイクロコンピュータ１のような半導体集積回路レベルであってもよい。
それらＩＰモジュールのデータは、第３６図に例示されるように、半導体チップに形成されるべき集積回路を設計ツールのようなコンピュータ７０を用いて設計するためのデータであって、前記コンピュータにより読取り可能にＣＤ−ＲＯＭ、ＤＶＤ−ＲＯＭ、磁気テープなどの記憶媒体７１に記憶されて提供される。例えば、第１０図のＶＷ制御回路１１１に対応されるハードＩＰモジュールのデータは、ＶＷ制御回路１１１を構成する為のマスクパターンデータＤ１、ＶＷ制御回路１１１の機能記述データＤ２、及びＶＷ制御回路１１１のＩＰモジュールデータを適用してＬＳＩを設計したとき、その他のモジュールとの関係を考慮したシミュレーションを可能にしたりする為の検証用データＤ３を有する。
以上本発明者によってなされた発明を実施例に基づいて具体的に説明したが本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能である。
例えば、半導体集積回路はＭＰＵ，ＤＲＡＭ等に限定されず、種々の半導体集積回路に広く適用することができる。また、マスタ集積回路に対して伝送線を共有するスレーブ集積回路の数は３個以上であってよい。
産業上の利用可能性
本発明は、マイクロコンピュータやメモリなどの半導体集積回路、そして携帯電話や携帯情報端末装置等の超低消費電力性能が要求されるデータ処理システム、さらにはネットワーク制御機器などの高速データ伝送が要求されるデータ処理システムなどに広く適用することができる。
【図面の簡単な説明】
第１図は本発明に係る半導体集積回路を２個用いたデータ処理システムの一例を示すブロック図である。
第２図は入出力回路の一例を示すブロック図である。
第３図は入力バッファ回路と出力バッファ回路の一例を示す回路図である。
第４図は出力バッファ回路において電源電圧ＶＤＤＱとトランジスタサイズを制御したときのＮＭＯＳトランジスタのオン抵抗の変化例を示す説明図である。
第５図はマスター集積回路とスレーブ集積回路の両方でインピーダンスの整合を可能とするためのＶＷ制御回路のアルゴリズムを例示するフローチャートである。
第６図はマスター集積回路によるＶＷ設定処理手順を示すフローチャートである。
第７図はスレーブ集積回路のＶＷ設定処理手順を示すフローチャートである。
第８図は出力バッファ回路前段のレベル変換回路を例示する回路図である。
第９図は入力バッファ回路次段のレベル変換回路を例示する回路図である。
第１０図はＶＷ制御回路を例示するブロック図である。
第１１図はインピーダンス比較動作における動作タイミングを例示するタイミングチャートである。
第１２図乃至第１４図は第４図のＡ１，Ｂ１，Ａ２，Ｂ２で示されるオン抵抗値を一例としたＶＷ制御を例示するタイミングチャートである。
第１５図は通信回路におけるコード信号を例示する説明図である。
第１６図は伝送エラーレートを考慮したＶＷ制御が可能なＶＷ制御回路を例示するブロック図である。
第１７図は第１６図の構成を用いたＶＷ設定処理手順を例示するフローチャートである。
第１８図はＭ−系列を用いた擬似ランダムパターン発生回路の論理回路図である。
第１９図は実稼動時にＥＣＣを機能させてエラー率の計測に用いる半導体集積回路のブロック図である。
第２０図は環境変化等に対応させてインピーダンス整合のための電圧及びトランジスタサイズ調整を行うときの手順を例示するフローチャートである。
第２１図はＷ修正処理におけるＭＯＳトランジスタ選択信号の修正ステップ数を制限する処理手順を例示するフローチャートである。
第２２図は１ビットずつの間欠的なオン抵抗調整についての具体例を示す説明図である。
第２３図は伝送周波数に応じて制御コードの更新間隔を変更する例を示す説明図である。
第２４図は調整ビット数をデータ伝送周波数毎に変える場合の例を示す説明図である。
第２５図は本発明に係る半導体集回路が適用されるデータ処理システムの単純化した態様を例示するブロック図である。
第２６図はデータ伝送線路が複数ある場合の入出力回路の構成を例示するブロック図である。
第２７図はマスタ集積回路が電源電圧発生回路を内蔵する例を示すブロック図である。
第２８図は長い配線から成るダミー伝送線を終端開放として使用する場合を例示するブロック図である。
第２９図はダミー配線を用いず実配線を用いてインピーダンスマッチングの計測を行う場合のシステム構成例を示すブロック図である。
第３０図は複数個のスレーブ集積回路が伝送線を共有するデータ処理システムを例示するブロック図である。
第３１図は全ての集積回路間で同じ入出力回路電源電圧を共有する場合のＶＷ設定処理手順を例示するフローチャートである。
第３２図は複数個のスレーブ集積回路を有する場合に通信経路毎に別々のインタフェース用動作電源電圧を使用するデータ処理システムを例示するブロック図である。
第３３図は第３２図のデータ処理システムに最適な入出力回路の一例を示すブロック図である。
第３４図は複数個のスレーブ集積回路を入出力回路の別々の外部端子に接続した例を示すブロック図である。
第３５図はスレーブ集積回路の一例としてメモリ集積回路を例示するブロック図である。
第３６図はＩＰモジュールデータをコンピュータ読み取り可能に格納した記憶媒体とコンピュータとを例示する説明図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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