(57)【特許請求の範囲】
【請求項１】
基板（２１）の主面に第１の導電形にドープされたソース端子領域（２２）を形成し、該領域（２２）上に絶縁層（２３）を全面的に施し、この絶縁層（２３）内に、ソース端子領域（２２）の表面上に達しソース端子領域（２２）の表面が部分的に露出する第１の開口（２４）を形成し、
該第１の開口（２４）内に第１の導電形にドープされた第１の層（２５）を成長させ、この第１の層（２５）の上に第１の導電形とは反対の第２の導電形にドープされチャネル領域を形成する第２の層（２６）を成長させ、この第２の層（２６）の上に第１の導電形にドープされた第３の層（２７）を成長させ、この第３の層（２７）の上に第２の導電形にドープされた第４の層（２８）を成長させ、この第４の層（２８）の上に第１の導電形にドープされかつチャネル領域を形成する第５の層（２９）を成長させ、この第５の層（２９）の上に第２の導電形にドープされた第６の層（３０）を成長させ、
前記第１〜第６の層（２５〜３０）内に前記ソース端子領域（２２）の表面に達する第２の開口（３１）を形成し、該開口（３１）内の表面上にゲート誘電体（３２）を施し、該ゲート誘電体（３２）上に入力側接触部（３８）と接触するゲート電極（３３）を施し、
前記第４の層（２８）の上にまで達しその側壁に絶縁スペーサ（３６）を備えかつ出力側接触部（３７）を形成する導電材料で満された第３の開口（３５）を形成し、
更に前記ソース端子領域（２２）並びに前記第６の層（３０）に供給電圧（Ｖｓｓ、Ｖｄｄ）のための端子を設けることを特徴とする少なくとも１個のＭＯＳトランジスタを有する集積回路装置の製造方法。
【請求項２】
第１の層（２５）、第３の層（２７）、第４の層（２８）及び第６の層（３０）をそれぞれ５０ｎｍ〜２００ｎｍの厚さに成長させ、第２の層（２６）及び第５の層（２９）をそれぞれ１０ｎｍ〜２００ｎｍの厚さに成長させることを特徴とする請求項１記載の方法。
【請求項３】
チャネル領域を形成しない層内のドーパント濃度を少なくとも１０19ｃｍ-3に調整し、チャネル領域を形成する層内のドーパント濃度を１０17ｃｍ-3〜１０18ｃｍ-3に調整し、７００〜８００℃での熱酸化によりゲート誘電体（３２）を形成することを特徴とする請求項１又は２記載の方法。
【請求項４】
基板（２１）が少なくともその主面の範囲内に第２の導電形にドープされた単結晶シリコンを含んでおり、ソース端子領域（２２）を第１の導電形にドープするイオンの注入又は拡散により基板（２１）の主面内に形成することを特徴とする請求項１ないし３の１つに記載の方法。
【請求項５】
基板（２１）がシリコンウェハ、その上に配設されている絶縁層及び更にその上に配設されている単結晶シリコン層を有するＳＯＩ基板であり、ソース端子領域（２２）を単結晶層内に形成し、この単結晶層内にこのソース端子領域（２２）を囲む絶縁トレンチを形成することを特徴とする請求項１ないし４の１つに記載の方法。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、少なくとも１個のＭＯＳトランジスタを有する集積回路装置を製造する方法に関する。
【０００２】
【従来の技術】
今日集積回路においては、ＣＭＯＳトランジスタ及び論理ゲートはソース、チャネル領域及びドレインが横方向に配設されているプレーナシリコン技術で一般に形成される。その際得られるゲートの長さは使用される光学リソグラフィの解像能及び構造化及び調整時の許容誤差に関係するものである。１６Ｍ世代では０．６μｍ、６４Ｍ世代では０．３５μｍの一般的なゲートの長さが得られる。
【０００３】
ＭＯＳトランジスタの電気的特性並びに特に論理ゲートのような複雑な論理回路の場合に重要になる高められた実装密度に関しては、複数個のｎ及びｐチャネルトランジスタがそこでは付加的に互いに絶縁されかつ互いに配線によりつながっていなければならないため、横方向のチャネルの長さを更に短縮することが試みられている。それには光学リソグラフィ並びにフォトレジスト及びエッチング技術の改善が必要である。しかし光学リソグラフィの限られた解像能の故にまた構造化及び調整時の許容誤差とともに増大する問題の故に、この方法で１００ｎｍ以下のチャネルの長さを有するトランジスタを再生可能に形成できるかどうかは疑わしい。更に横方向のチャネル長さを短縮することは、ＭＯＳトランジスタの電気的特性を変えることになり、この変化はチャネル領域内にドーパントを注入し、経費を要するソース／ドレインの構成により補正しなければならない。
【０００４】
プレーナ技術における構造物の縮小化は、光学リソグラフィを電子ビームリソグラフィに替えることにより達成可能である。実験室規模ではこれまで電子ビーム描画装置で５０ｎｍまでのチャネル長さを有する個々の機能ＭＯＳトランジスタの形成が達成されている。しかし電子ビームリソグラフィは緩慢であるため、半導体の製造に使用するには経済的観点から不適切と思われる。
【０００５】
１９８０年代にいわゆるＶ−ＭＯＳ技術において縦型トランジスタを形成することが提案されている（例えばホルムズ（Ｆ．Ｅ．Ｈｏｌｍｅｓ）その他による「固体エレクトロニクス（Ｓｏｌｉｄ  Ｓｔａｔｅ  Ｅｌｅｃｔｒｏｎｉｃｓ）、１７」（１９８４）第７９１頁以降参照）。その際ソース、チャネル領域及びドレインは垂直の成層として基板内に形成された。ゲート誘電体及びゲート電極はＶ型の側面を有するトレンチの表面に形成された。それにより従来のリソグラフィで得られたよりも短いチャネル長さのトランジスタが形成可能となった。しかしこのトランジスタではチャネル長さが短くなったに過ぎないので、この技術では大きな寄生容量が生じた。従ってこの提案はプレーナトランジスタの製造方法に比べて論理的発展において重要でなかった。
【０００６】
ＤＲＡＭメモリの開発ではテキサス・インスツルメント（Ｔｅｘａｓ  Ｉｎｓｔｒｕｍｅｎｔｓ）社によりいわゆる“トレンチ・トランジスタ・セル（Ｔｒｅｎｃｈ  Ｔｒａｎｓｉｓｔｏｒ  Ｚｅｌｌｅ）”でトランジスタ及びコンデンサを垂直方向に集積することが提案された（これに関しては例えばリチャードソン（Ｗ．Ｆ．Ｒｉｃｈａｒｄｓｏｎ）その他による「ＩＥＤＭ  Ｄｉｇ．Ｔｅｃｈ．Ｐａｐｅｒ」（１９８５）、第７１４〜７１７頁参照）。そこで提案されているトランジスタは約１μｍ程度のチャネル長さを有するものである。その後このメモリの開発においてトレンチ内のコンデンサの配置だけがその価値を認められている。
【０００７】
キウンケ（Ｗ．Ｋｉｕｎｋｅ）による１９９２年の学術論文の序文の第２〜３頁には分子線エピタキシーの使用可能性についての概観が記載されている。分子線エピタキシーでは約１原子層の最小の厚さに調整された均一な層を形成することができる。ドーパントを含んでいるガスの添加により１０14ｃｍ-3〜１０20ｃｍ-3の範囲のドーピングがその場でエピタキシー中に可能である。使用例としては縦形ＣＭＯＳインバータに関する提案が報告されている。提案されたインバータは基板上にメサ形構造に形成されている。このメサ形構造は垂直な側面を有するｎｐｎｐｎｐ層を含んでいる。一方の側では層の全垂直側面にゲート誘電体及びゲート電極が設けられている。ゲート電極は基板に対してゲート誘電体だけで絶縁されており、そのためこの構造物は大きな寄生容量を示す。
【０００８】
【発明が解決しようとする課題】
本発明は、５０ｎｍ以下までの範囲に限定されたチャネル長さを有するＭＯＳトランジスタの製造方法を提供することを課題とする。この方法は特にコンパクトで高速の論理ゲートを形成するのに適しているものでなければならない。
【０００９】
【課題を解決するための手段】
この課題は本発明により、基板の主面上に第１の導電形によりドープされているソース端子領域を形成し、絶縁層を全面的に施し、この絶縁層内にソース端子領域の表面上に達しかつソース端子領域の表面が部分的に露出されている第１の開口を形成し、この第１の開口内に半導体物質のピタキシャル成長によりその場でのドーピングでＭＯＳトランジスタのための少なくとも１個のチャネル領域及びドレイン領域を含んでいる縦方向の成層を形成し、この成層内に少なくともドレイン領域とチャネル領域を合計した厚さに相当するような深さの第２の開口を形成し、この第２の開口の表面上にゲート誘電体が施され、このゲート誘電体上にゲート電極が施されている少なくとも１個のＭＯＳトランジスタを有する集積回路装置の製造方法により解決される。
【００１０】
本発明方法では基板の主面にソース端子領域が形成される。基板としては特にシリコンウェハが使用される。ソース端子領域はシリコンウェハの主面上に適切にドープされた連続層としてもまたドープされたウェルとしても形成可能である。或は基板としてＳＯＩ基板も使用可能である。シリコンウェハ、その上に配設された絶縁層及び更にその上に配設された単結晶シリコン層を含むこの基板内において単結晶シリコン層内にソース端子領域が形成される。最高の実装密度を達成するためこの端子領域は絶縁トレンチにより囲まれる。
【００１１】
ソース端子領域の形成後主面上に絶縁層が全面的に施され、その中に第１の開口が形成される。この第１の開口の内部では後のソース領域のための表面が露出している。ドープされた半導体物質のエピタキシャル成長により第１の開口内に少なくとも１個のチャネル領域及びドレイン領域及び有利には付加的にＭＯＳトランジスタ用のソース領域を含んでいる縦型の成層が形成される。この成層がチャネル領域及びドレイン領域だけを含んでいる場合、ソース端子領域はソース領域としても作用する。
【００１２】
縦型の成層を形成するには全てのエピタキシー処理が適している。有利には成層は特に薄い層を形成することのできる分子線エピタキシーにより、或は選択エピタキシー、特にＳｉＨ2Ｃｌ2ガスでのＲＴＰ−ＣＶＤ（Ｒａｐｉｄ  ｔｈｅｒｍａｌ  ｐｒｏｃｅｓｓｉｎｇ−Ｃｈｅｍｉｃａｌ  ｖａｐｏｕｒ  ｄｅｐｏｓｉｔｉｏｎ＝速熱処理化学蒸着）法により（その場合にはそれぞれその場でドーピングするために適当なドーピングガスを添加される）形成される。成層の成長に非選択法が使用される場合、半導体物質はソース端子領域の表面上にも絶縁層の表面上にも成長する。ソース端子領域の表面上では半導体物質は単結晶で成長するが、絶縁層の表面上では多結晶で成長する。多結晶の半導体物質は次いで単結晶層構造に対して選択的に除去可能である。選択エピタキシー処理の使用はこのエッチング工程を省略できるという利点を有する。
【００１３】
次いでこの成層内に、少なくともドレイン領域とチャネル領域及び場合によっては付加的にソース領域を合計した厚さに相当する深さの第２の開口が形成される。第２の開口の表面上にゲート誘電体及びその上にゲート電極を成長させる。この方法で形成されたＭＯＳトランジスタの作動中にチャネル領域内の第２の開口の表面に沿って導電性チャネルが形成される。この第２の開口はほぼ欠陥のない結晶構造の層構造の内部にあるため、本発明方法では電気的特性の良好なＭＯＳトランジスタを形成することができる。
【００１４】
本発明による製造方法は２つの相補形トランジスタを含んでいるインバータの形成に適している。そのため相応してドーピングされている成層を第１の開口内に成長させる。
【００１５】
回路にソース／ドレイン領域を形成する層は強くドープされ、５０〜２００ｎｍの厚さに析出される。回路にチャネル領域を形成する層は１０17〜１０18ｃｍ-3の範囲のドーパント濃度で弱くドープされ、１０〜２００ｎｍの厚さに、有利には５０〜１００ｎｍの厚さに析出される。これらの層の厚さは相応するＭＯＳトランジスタのチャネルの長さに相当する。
【００１６】
成層が絶縁層の表面とほぼ平坦になるように成層の厚さを第１の開口の深さに調整することは特に有利である。それにより回路装置に平坦な構造が得られる。
【００１７】
チャネル領域を形成する層を１０18ｃｍ-3より少ないか又は同程度にドーピングし、一方ソース／ドレイン領域を形成する層を１０19ｃｍ-3より強くか又は同程度にドープし、ゲート誘電体を７００〜８００℃での熱酸化により形成すると特に有利である。その際ゲート誘電体は強くドープされた領域上にチャネル領域として使用される弱くドープされた層に比べて約５倍の厚さに形成される。ソース／ドレイン領域の表面にあるこの比較的厚いゲート誘電体は重畳容量を低下させる。
【００１８】
【実施例】
本発明を実施例及び図面に基づき以下に詳述する。
【００１９】
ＭＯＳトランジスタを形成するには、例えばｐドープされ単結晶シリコンからなる基板１の主面にソース端子領域２が形成される。ソース端子領域２はｎ+ドープされる。このソース端子領域２はＰ、Ｓｂ又はＡｓでドープされ、約１０20ｃｍ-3のドーパント濃度を有する。ソース端子領域２は連続層又はウェルとして形成可能である（図１参照）。
【００２０】
次いでソース端子領域２の表面を覆う絶縁層３が施される。絶縁層３は例えばＳｉＯ2から形成される。これは厚さ約２００ｎｍに析出することにより又は相応する厚さに酸化することにより実施される。
【００２１】
絶縁層３内にリソグラフィ工程で第１の開口４が形成される。この第１の開口４は例えば異方性エッチングにより形成される。第１の開口４の範囲内ではソース端子領域２の表面は露出している。
【００２２】
第１の開口４の内部には有利には選択エピタキシーにより、第１の開口４をほぼ満たし絶縁層３と共にほぼ平坦な表面を形成するシリコンからなる層構造が作られる。選択エピタキシーとしては４００〜７００℃の温度範囲及び０．１ｍバール〜１０ｍバールの圧力範囲での分子線エピタキシーか又は処理ガスとしてＳｉＨ2Ｃｌ2を使用するＲＴＰ−ＣＶＤ法が特に適している。この成層を構成する層のドーピングはその場でエピタキシー中に処理ガスに対してドーパントを含むガスの添加により実施される。ｎドープされた層を形成するには特にＡｓＨ3、ＳｂＨ3又はＰＨ3が添加される。ｐドープされた層の形成には特にＢ2Ｈ6が添加される。
【００２３】
第１の開口４内のソース端子領域２の表面上に第１の層５を成長させる。この第１の層５は約１０20ｃｍ-3のドーパント濃度でのＳｂ又はＡｓの添加によりｎ+ドープされ、約５０ｎｍの層厚に成長させられる（図２参照）。
【００２４】
第１の層５の上にエピタキシー中Ｂ2Ｈ6の添加によりその場でｐドープされる第２の層６を成長させる。第２の層６は約１０18ｃｍ-3のドーパント濃度及び約５０ｎｍの厚さを有する。第２の層６はチャネル領域を形成する。
【００２５】
第２の層６の上にドレイン領域を形成する第３の層７を成長させる。第３の層７は約１０20ｃｍ-3のドーパント濃度でｎ+ドープされる。それには選択エピタキシー中に処理ガスにＡｓＨ3が添加される。第３の層７を約１００ｎｍの層厚に成長させる。第１の層５、第２の層６及び第３の層７は第１の開口４を完全に満たす層構造を形成する（図２参照）。
【００２６】
第１の層５、第２の層６及び第３の層７から構成される層構造内にリソグラフィ工程を使用して第２の開口８がエッチングされる。第２の開口８は少なくとも第１の層５内にまで達しなければならない。有利には第２の開口８はソース端子領域２の表面上までエッチングされる（図３参照）。
【００２７】
引続き７００〜８００℃の範囲の温度での酸化によりゲート誘電体９が形成される。その際酸化時間は、第２の層６の表面のゲート誘電体９の厚さが約５ｎｍとなるように調整される。この時点で高ドープされた第１の層５、第３の層７並びにソース端子領域２の表面にゲート誘電体９の約５倍の厚い層が形成される。これは重畳容量を低下させる。
【００２８】
次いで第２の開口８の内部に残留する空間がｎ+ドープされたポリシリコンで満たされる。このｎ+ドープされたポリシリコンはゲート電極１０を形成する。
【００２９】
ｎ+ドープされている第３の層７はドレイン領域を形成し、ｐドープされている第２の層６はチャネル領域を形成し、それぞれｎ+ドープされているソース領域となる第１の層５及びソース端子領域２は共にＭＯＳトランジスタの効果的なソース領域を形成する。ソース、チャネル及びドレインの直線状の垂直な配列を保証するために第１の層５をソース端子領域２上に成長させる。ＭＯＳトランジスタの内幅は第２の開口８の円周により決められる。ＭＯＳトランジスタのチャネルの長さは第２の層６の厚さにより決められる。４００℃〜７００℃の温度範囲及び０．１ｍバール〜１０ｍバールの圧力範囲で使用される分子線エピタキシー又はＲＴＰ−ＣＶＤ法により層は５ｎｍまでの最低層厚に調整可能である。この層厚は本発明による製造方法で形成可能であるチャネルの長さの下限である。
【００３０】
絶縁層３、第３の層７及びゲート電極１０を形成するポリシリコン充填材上に分離層１１が全面的に施される。この分離層１１内にゲート電極１０並びにドレイン領域の役目をする第３の層７に対して接触孔を開け、金属化物１２を備える。第１の開口４の側方ではソース端子領域２が、例えば深いところにまで達し金属化物１２で満たされ分離層１１及び絶縁層３を切断する接触孔により接触化される。ＭＯＳトランジスタの作動中にソース端子領域２は供給電圧ＶSSと、第３の層７は供給電圧ＶDDとまたゲート電極１０はゲート電圧Ｇと接続される。
【００３１】
図４は図３に基づき詳述されたＭＯＳトランジスタの平面図を表す。図３で示される断面図の切口は図４にＩＩＩ−ＩＩＩで示されている。層構造で満たされた第１の開口４は例えば１．２μｍ×２．２μｍの寸法を有する。トランジスタの内幅を決定する第２の開口は０．８μｍ×０．８μｍの寸法を有する。ドレイン領域として作用する第３の層７並びにゲート電極１０上の接触孔は約０．４μｍ×０．４μｍの断面積を有する。第２の開口８の断面は図４に破線で記入されている。
【００３２】
インバータを形成するため例えばｐドープされた単結晶シリコンからなる基板２１の主面にソース端子領域２２が形成される（図４参照）。ソース端子領域２２は例えば１０20ｃｍ-3のドーパント濃度でｎ+ドープされている。このソース端子領域２２は連続層として又はウェルとして形成されていてもよい。ソース端子領域２２は拡散により形成されると有利である。
【００３３】
ソース端子領域２２上に例えばＳｉＯ2からなり３５０ｎｍの厚さを有する絶縁層２３が全面的に施される。絶縁層２３内に第１の開口２４が開けられる。この第１の開口２４はリソグラフィ工程を使用して例えば異方性エッチングにより形成される。第１の開口２４の内部のソース端子領域２２の表面は露出される。
【００３４】
第１の開口２４の内部に選択エピタキシーにより第１の開口２４をほぼ満たすシリコンからなる層構造を成長させる。シリコンを主としてシリコンの表面上だけに成長させ一方絶縁層２３の表面上にはシリコンを成長させない選択エピタキシーは、例えば４００℃〜７００℃の温度範囲内及び０．１ｍバール〜１０ｍバールの圧力範囲内でのＳｉＨ2Ｃｌ2ガスによるＲＴＰ−ＣＶＤ法として行われる。相応するドーパントガスの添加により層はその場でドープされ析出される。
【００３５】
第１の開口２４内のソース端子領域２２の表面上に、ソース領域を形成する約１０20ｃｍ-3のドーパント濃度でｎ+ドープされている第１の層２５を成長させる。第１の層２５は約５０〜１００ｎｍの厚さに施される。
【００３６】
この第１の層２５上には、ｐドープされており約５０ｎｍの厚さを有する第２の層２６を成長させる。第２の層２６はインバータ内にチャネル領域を形成する。第２の層２６は約１０18ｃｍ-3のドーパント濃度を有する。
【００３７】
第２の層２６の上に約１０20ｃｍ-3のドーパント濃度でｎ+ドープされ約５０〜１００ｎｍの厚さを有する第３の層２７を成長させる。
【００３８】
この第３の層２７の上に約１０20ｃｍ-3のドーパント濃度でｐ+ドープされ約５０〜１００ｎｍの厚さを有する第４の層２８を成長させる。
【００３９】
この第４の層２８の上に約１０18ｃｍ-3のドーパント濃度でｎドープされ約５０ｎｍの厚さを有する第５の層２９を成長させる。第５の層２９は完成インバータ内にチャネル領域を形成する。
【００４０】
この第５の層２９の上に約１０20ｃｍ-3のドーパント濃度でｐ+ドープされ約５０〜１００ｎｍの厚さで析出される第６の層３０を成長させる。第６の層３０はほぼ絶縁層２３の表面の高さで終わっている。
【００４１】
第１の層２５、第２の層２６、第３の層２７、第４の層２８、第５の層２９及び第６の層３０から構成される層構造内にリソグラフィ工程を使用して少なくとも第１の層２５内にまで達する第２の開口３１が形成される。第２の開口３１はソース端子領域２２の表面上まで達すると有利である。
【００４２】
その後有利には７００〜８００℃での酸化が実施されるが、その際第２の開口３１の表面に沿ってゲート誘電体３２が形成される。酸化時間は、それぞれインバータ内でチャネル領域となる第２の層２６並びに第５の層２９の表面にゲート誘電体３２の約５ｎｍの層厚が生じるように調整される。その際ドーパント濃度の違いによって強くドープされた第１の層２５、第３の層２７、第４の層２８、第６の層３０及びソース端子領域２２の表面にゲート誘電体３２の約５倍に増大された層厚が生じる。同時に第６の層３０の表面の第２の開口３１の外側にＳｉＯ2 層が生じるが、これは分かりやすくするため図５には記入されていない。
【００４３】
第２の開口３１の内部に残留する空間はゲート電極３３を形成するためｎ+ドープされたポリシリコンで満たされる。
【００４４】
絶縁層２３、第６の層３０及びゲート電極３３の表面上に例えばＳｉＯ2 からなる分離層３４が施される。分離層３４、第６の層３０及び第５の層２９により第４の層２８の表面上まで達する第３の開口３５が形成される。第３の開口３５の側壁には絶縁スペーサ３６が設けられる。この絶縁スペーサ３６は例えば薄いＳｉＯ2 層の一様な析出及び引続いてのＳｉＯ2層の異方性エッチングにより形成される。第３の開口３５は金属化物で満たされるが、その際出力側接触部３７が形成される。入力接触部３８を形成するため分離層３４内のゲート電極３３の上に接触孔を開け、金属化物を備える。第１の供給電圧ＶDDに対する接触部３９を形成するため分離層３４内に第６の層３０の表面上まで達し金属化物を備えられるもう１つの接触孔が開けられる。ソース端子領域２２は分離層３４及び絶縁層２３内の金属化物で満たされた接触孔を介して図５内に示された切断面の外側で接触化され、作動中に第２の供給電圧ＶSSと接続される。
【００４５】
ソース端子領域２２、第１の層２５、第２の層２６並びに第３の層２７はゲート誘電体３２及びゲート電極３３とともににインバータのｎチャネルＭＯＳトランジスタＮを形成する（図６参照）。ｎチャネルＭＯＳトランジスタＮ内では第２の層２６はチャネル領域の作用をし、一方ソース端子領域２２及び第１の層２５はソースの作用をし、第３の層２７はドレインの作用をする。第４の層２８、第５の層２９、第６の層３０、ゲート誘電体３２及びゲート電極３３はインバータのｐチャネルＭＯＳトランジスタＰを形成する（図６参照）。その際第５の層２９はチャネル領域の、一方第４の層２８はソース端子領域の、また第６の層３０はドレイン領域の作用をする。第３の層２７と第４の層２８は、１０20ｃｍ-3 のドーパント濃度でｎ+ ドープされた領域とｐ+ ドープされた領域との間のトンネル効果により相互に接続されている。従って出力側接触部３７は第４の層２８を介して第３の層２７と電気的に接続されている。インバータ内では入力信号Ｖinが入力側接触部３８を介して印加され、出力信号Ｖoutが出力側接触部３７を介して取出される。
【００４６】
互いに隣接する第１の開口内に複数個のインバータを配置すること及び１つのインバータの出力側接触部を隣接するインバータの入力側接触部とそれぞれ接続することにより本発明の製造方法を使用して簡単な方法でリング発信器が形成される。
【図面の簡単な説明】
【図１】本発明によるソース端子領域及び開口のある絶縁層を有する基板の断面図。
【図２】絶縁層の開口内に層構造を形成した後の基板の断面図。
【図３】層構造内に形成されている縦型ＭＯＳトランジスタの断面図。
【図４】縦型ＭＯＳトランジスタの平面図。
【図５】層構造内に形成されている縦型インバータの断面図。
【図６】インバータの原理回路図。
【符号の説明】
１、２１  基板
２。２２  ソース端子領域
３、２３  絶縁層
４、２４  第１の開口
５、２５  第１の層
６、２６  第２の層
７、２７  第３の層
２８  第４の層
２９  第５の層
３０  第６の層
８、３１  第２の開口
９、３２  ゲート誘電体
１０、３３  ゲート電極
１１、３４  分離層
１２  金属化物
３５  第３の開口
３６  絶縁スペーサ
３７  出力側接触部
３８  入力側接触部
３９  第１の供給電圧ＶDDに対する接触部
【図１】
0003851360.tif 000002
【図２】
0003851360.tif 000003
【図３】
0003851360.tif 000004
【図４】
0003851360.tif 000005
【図５】
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【図６】
0003851360.tif 000007