(57)【特許請求の範囲】
【請求項１】
それぞれ独立にリフレッシュされる複数のメモリブロックと、
複数ｎ個のデータを各々が連続に入出力する複数ｍ個のデータピンと、
該データピンのデータをパラレルとシリアルとの間で変換する変換回路と、
該ｍ個のデータピンに対して該ｎ個のデータが並列に展開されたｍ×ｎ本のデータバス線と、
該メモリブロックの異なったｍ個にそれぞれ接続され同時活性化されるｍ本のアドレス選択線であり、該ｍ個のデータピンが該ｍ個のメモリブロックにそれぞれ対応し、１本の該アドレス選択線を活性化すると対応する該メモリブロックに対して該ｎ個のデータが入出力されるように、活性化時に該データバス線を該メモリブロックに接続するｍ本のアドレス選択線と、
該ｎ個のデータ毎に、該ｍ個のデータピンに対応して該ｍ個のメモリブロックから読み出したｍ個のデータとパリティ用メモリブロックから読み出したパリティビットとに対してパリティチェックを行うパリティ・データ比較回路
を含むことを特徴とする半導体記憶装置。
【請求項２】
データ書き込み時に、該ｎ個のデータの何れかを該ｍ個のデータピンの全てに対してマスクするマスク回路を含むことを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
該パリティ・データ比較回路は、パリティエラーを検出すると、リフレッシュ中のメモリブロックから読み出したデータを反転して訂正することを特徴とする請求項１記載の半導体記憶装置。
【請求項４】
データ書き込み時に、該ｎ個のデータ毎に、該ｍ個のデータピンに対応するｍ個のデータから該パリティビットを生成するパリティ生成回路を更に含むことを特徴とする請求項１記載の半導体記憶装置。
【請求項５】
該ｍ個のメモリブロックの各々から読み出した該ｎ個のデータを試験動作時に圧縮する回路を更に含むことを特徴とする請求項１記載の半導体記憶装置。
【請求項６】
それぞれ独立にリフレッシュされる複数のメモリブロックと、
複数ｎ個のデータを各々が連続に入出力する複数ｍ個のデータピンと、
該データピンのデータをパラレルとシリアルとの間で変換する変換回路と、
該ｍ個のデータピンに対して該ｎ個のデータが並列に展開されたｍ×ｎ本のデータバス線と、
該メモリブロックの異なったｎ個にそれぞれ接続され同時活性化されるｎ本のアドレス選択線であり、該ｎ個のデータが該ｎ個のメモリブロックにそれぞれ対応し、１本の該アドレス選択線を活性化すると対応する該メモリブロックに対して該ｍ個のデータピンに対応するｍ個のデータが入出力されるように、活性化時に該データバス線を該メモリブロックに接続するｎ本のアドレス選択線と、
該ｍ個のデータ毎に、該ｎ個のメモリブロックから読み出した該ｎ個のデータとパリティ用メモリブロックから読み出したパリティビットとに対してパリティチェックを行うパリティ・データ比較回路と、
データ書き込み時に該ｍ個のデータの何れかを該ｎ個のデータの全てに対してマスクするマスク回路
を含むことを特徴とする半導体記憶装置。
【請求項７】
該パリティ・データ比較回路は、パリティエラーを検出すると、リフレッシュ中のメモリブロックから読み出したデータを反転して訂正することを特徴とする請求項６記載の半導体記憶装置。
【請求項８】
データ書き込み時に、該ｍ個のデータ毎に、該ｎ個のデータから該パリティビットを生成するパリティ生成回路を更に含むことを特徴とする請求項６記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置に関し、詳しくはリフレッシュ動作を外部から入力することなく、装置内部にて自動的に実行し、かつリフレッシュ動作中においてエラー訂正によって読み出しが可能な半導体記憶装置に関する。
【０００２】
【従来の技術】
ＤＲＡＭ（Dynamic Random Access Memory）では、選択したワードのメモリセルからデータを読み出してセンスアンプに格納し、選択したコラムのセンスアンプからデータを読み出して装置外部に供給する。ＤＲＡＭには複数のデータ入出力ピンＤＱが設けられており、これら複数のＤＱピンから複数のデータビットが同時に出力される。この際、アクセス動作に伴う消費電流を削減すると共に、配線数を削減して面積を低減するために、例えば１つのコラム線に１つのＤＱピンを対応させるのではなく、１つのコラム線に複数のＤＱピンを対応させる。即ち、１つのコラム線に複数のセンスアンプを接続し、それらのデータは複数のＤＱに対してパラレルに入出力する。
【０００３】
半導体記憶装置の動作速度を高速にするためには、一般的には、記憶装置の内部回路の動作を高速にする必要がある。しかし配線ディレイ等の制限のために、内部回路の動作を高速にすることは難しい。装置外部からの１回のアクセスで時間軸方向に入出力するデータ数が決まっている場合には、複数のＤＱピンに対してメモリコアからデータを並列に読み出すだけでなく、時間軸方向のデータもメモリコアから並列に読み出して、パラレル・シリアル変換により時間軸方向にデータを並べて出力することが出来る。このような構成とすることで、内部回路の動作速度は従前のままで、外部に対する転送レートを高速化することが出来る。具体的には、１つのコラム線に複数のＤＱピンを対応させ、更に１回のアクセスにおいて、時間軸方向のデータ数に対応して複数のコラム線を同時に活性化することで、時間軸方向のデータを並列にアクセスすることが出来る。
【０００４】
図１は、１つのコラム線に複数のＤＱピンを対応させて１つのコラム線を活性化する場合と、１つのコラム線に複数のＤＱピンを対応させて複数のコラム線を活性化する場合とに関して、データ読み出しの様子を示す図である。
【０００５】
図１（ａ）においては、１つのコラム線にＤＱ０及びＤＱ１を割り当て、１つのコラム線を選択活性化することで、夫々のデータをＤＱ０パッド及びＤＱ１パッドに出力する。第１のサイクルで時間軸方向の第１番目のデータに対してコラム線Ｃ１を活性化してデータ出力をし、更に第２のサイクルで時間軸方向の第２番目のデータに対してコラム線Ｃ２を活性化してデータ出力をする。
【０００６】
図１（ｂ）においては、１つのコラム線にＤＱ０及びＤＱ１を割り当て、複数のコラム線を選択活性化することで、夫々のデータをＤＱ０パッド及びＤＱ１パッドに出力すると共に時間軸方向に複数のデータを連続出力する。第１のサイクル及び第２のサイクルにおいてコラム線Ｃ１及びＣ２を活性化状態とし、第１のサイクルでコラム線Ｃ１のデータを出力し、第２のサイクルでコラム線Ｃ２のデータを出力する。
【０００７】
【発明が解決しようとする課題】
ＤＲＡＭでは、メモリセルが保持するデータを周期的にリフレッシュする必要があるが、あるメモリブロックに対してリフレッシュ動作を実行している期間中は、そのメモリブロックに対するデータ読み書きが出来ないという問題がある。そこで、リフレッシュ動作をデータアクセス動作に重ね合わせて実行することを可能にすることで、半導体記憶装置の動作効率を向上させる方法がある。
【０００８】
そのような方法の１つに、本出願の譲受人に譲渡されている発明として、パリティビットを利用するものがある。これは複数のＤＱデータビットに対してパリティビットを計算し（特願２０００−３６８４２３号）、このパリティビットと共に複数のＤＱデータビットをメモリに格納する。ここで複数のＤＱデータビットは複数のメモリブロックに夫々格納され、パリティビットはパリティビット用のメモリブロックに格納される。データ出力時には、複数のメモリブロックから複数のＤＱデータビットを読み出すと共に、パリティビット用のメモリブロックからパリティビットを読み出す。読み出した複数のＤＱデータビットとパリティビットとに基づいてパリティチェックをし、リフレッシュ動作中で且つパリティエラーが発生した場合には、リフレッシュ動作中のメモリブロックから読み出したデータを訂正した後に、複数のＤＱデータビットを出力する。
【０００９】
このようなパリティビットによるリフレッシュ動作時のエラー訂正機能を、図１（ｂ）のような構成に適用した例はない。
【００１０】
従って本発明は、１つのアドレス線に複数のデータを対応させると共に複数のアドレス線を同時に活性化する構成において、リフレッシュ動作時のエラー訂正機能を提供することを目的とする。
【００１１】
【課題を解決するための手段】
本発明による半導体記憶装置は、それぞれ独立にリフレッシュされる複数のメモリブロックと、複数ｎ個のデータを各々が連続に入出力する複数ｍ個のデータピンと、該データピンのデータをパラレルとシリアルとの間で変換する変換回路と、該ｍ個のデータピンに対して該ｎ個のデータが並列に展開されたｍ×ｎ本のデータバス線と、該メモリブロックの異なったｍ個にそれぞれ接続されるｍ本のアドレス選択線であり、該ｍ個のデータピンが該ｍ個のメモリブロックにそれぞれ対応し、１本の該アドレス選択線を活性化すると対応する該メモリブロックに対して該ｎ個のデータが入出力されるように、活性化時に該データバス線を該メモリブロックに接続するｍ本のアドレス選択線と、該ｎ個のデータ毎に、該ｍ個のデータピンに対応して該ｍ個のメモリブロックから読み出したｍ個のデータとパリティ用メモリブロックから読み出したパリティビットとに対してパリティチェックを行うパリティ・データ比較回路を含む。
【００１２】
上記半導体記憶装置においては、１つのアドレス選択線に複数のデータを対応させると共に、複数のアドレス線を同時に活性化する構成において、ｎ個のデータ毎に、ｍ個のメモリブロックから読み出したｍ個のデータとパリティ用メモリブロックから読み出したパリティビットとに対してパリティチェックを行うことにより、リフレッシュ動作時のエラー訂正機能を実現することができる。
【００１３】
また本発明のある側面によると、上記半導体記憶装置は、データ書き込み時に、ｎ個のデータの何れかをｍ個のデータピンの全てに対してマスクするマスク回路を含む。上記半導体記憶装置のように、１本のアドレス選択線に対してｎ個のデータが並列に接続され、且つｍ本のアドレス選択線がｍ個のデータピンに対応する構成においては、ｎ個のデータの何れかが完全に欠落しても、パリティチェックはｍ個のデータに対して実行するので、問題なくパリティチェックを行うことが出来る。
【００１４】
また本発明によれば、半導体記憶装置は、それぞれ独立にリフレッシュされる複数のメモリブロックと、複数ｎ個のデータを各々が連続に入出力する複数ｍ個のデータピンと、該データピンのデータをパラレルとシリアルとの間で変換する変換回路と、該ｍ個のデータピンに対して該ｎ個のデータが並列に展開されたｍ×ｎ本のデータバス線と、該メモリブロックの異なったｎ個にそれぞれ接続され同時活性化されるｎ本のアドレス選択線であり、該ｎ個のデータが該ｎ個のメモリブロックにそれぞれ対応し、１本の該アドレス選択線を活性化すると対応する該メモリブロックに対して該ｍ個のデータピンに対応するｍ個のデータが入出力されるように、活性化時に該データバス線を該メモリブロックに接続するｎ本のアドレス選択線と、該ｍ個のデータ毎に、該ｎ個のメモリブロックから読み出した該ｎ個のデータとパリティ用メモリブロックから読み出したパリティビットとに対してパリティチェックを行うパリティ・データ比較回路と、データ書き込み時に該ｍ個のデータの何れかを該ｎ個のデータの全てに対してマスクするマスク回路を含む。
【００１５】
上記半導体記憶装置のように、１本のアドレス選択線に対してｍ個のデータが並列に接続され、且つｎ本のアドレス選択線がｎ個のデータに対応する構成においては、ｍ個のデータの何れかが完全に欠落しても、パリティチェックはｎ個のデータに対して実行するので、問題なくパリティチェックを行うことが出来る。
【００１６】
【発明の実施の形態】
以下に、本発明の実施例を添付の図面を用いて詳細に説明する。
【００１７】
図２は、本発明による半導体記憶装置の構成を示すブロック図である。
【００１８】
図２の半導体記憶装置は、コマンド入力回路１１、アドレス入力回路１２、ロウデコーダ１３、コラムデコーダ１４、データ入出力回路１５、リフレッシュ信号生成回路２および内部アドレス生成回路３、パリティ生成回路６、パリティ・データ比較回路７、メモリセルアレイ８、コラム・ドライバ１６、ライトアンプ及びリードアンプ等のデータバスアンプ部１７、及びメイン・ワード・ドライバおよびセンスアンプ列駆動回路１８を含む。
【００１９】
リフレッシュ信号生成回路２は、リフレッシュ・オシレータ２１及び分周器２２を含む。コマンド入力回路１１は、アドレス入力回路１２に、外部のＣＰＵ等から受け取ったデータ読み出しコマンドや書き込みコマンドに応じて、アドレスを取り込むための制御信号を出力する。取り込まれたアドレスは、ロウデコーダ１３およびコラムデコーダ１４によりデコードされ、メイン・ワード・ドライバおよびセンスアンプ列駆動回路１８、及びコラム・ドライバ１６に供給される。各回路及びユニットの動作は、コマンド入力回路１１が外部から受け取ったコマンドに基づいて制御される。即ち、コマンド入力回路１１がコマンドをデコードして制御信号を生成し、この制御信号を各回路及びユニットに供給することで、各回路及びユニットの動作を制御する。
【００２０】
本発明による半導体記憶装置では、半導体記憶装置の内部においてリフレッシュ信号生成回路２によりリフレッシュ信号を生成し、そのリフレッシュ信号に応じて、内部アドレス生成回路３が生成するアドレスに対してリフレッシュ動作を実行する。
【００２１】
データ書き込み時には、パリティ生成回路６によりパリティビットを生成してメモリセルアレイ８に記憶する。リフレッシュ動作と通常のデータ読み出し動作又はデータ書き込み動作とが重なった場合であっても、リフレッシュ動作を実行する。リフレッシュ動作中であるブロックからの読み出しデータは不確定であるので、このデータと読み出したパリティビットとを比較してパリティチェックを行い、パリティエラーの場合には、リフレッシュ動作中であるブロックから読み出したデータを反転することでエラーを訂正する。パリティビットとの比較及びエラー訂正は、パリティ・データ比較回路７によって実行される。
【００２２】
図３は、本発明によるメモリセルアレイ８の構成を示す回路図である。
【００２３】
図３に示す回路は、メモリセルアレイ８の一部に対応し、ＤＱピンがＤＱ０及びＤＱ１の２本設けられている場合に相当する。図３の回路は、複数のセルゲートトランジスタ３０、複数のメモリセル３１、複数のセンスアンプ３２−０乃至３２−５、複数のＡＮＤ回路３３−０乃至３３−５、複数のワード線ＷＬ０乃至ＷＬ２、複数のビット線ＢＬ０乃至ＢＬ５、複数のコラム線ＣＬ０乃至ＣＬ２、及びデータバスＤＢを含む。ビット線ＢＬ０及びＢＬ１にそれぞれ接続されるセンスアンプ３２−０及び３２−１は、データピンＤＱ０に対応する。これらのセンスアンプ３２−０及び３２−１は、データピンＤＱ０に対応するコラム線ＣＬ０が活性化されると選択されて、データバスＤＢに接続される。センスアンプ３２−０及び３２−１のデータは、データピンＤＱ０の時間軸方向における第１番目のデータＢｉｔ１及び第２番目のデータＢｉｔ２に対応する。
【００２４】
同様に、ビット線ＢＬ２及びＢＬ３にそれぞれ接続されるセンスアンプ３２−２及び３２−３は、データピンＤＱ１に対応する。これらのセンスアンプ３２−２及び３２−３は、データピンＤＱ１に対応するコラム線ＣＬ１が活性化されると選択されて、データバスＤＢに接続される。センスアンプ３２−２及び３２−３のデータは、データピンＤＱ１の時間軸方向における第１番目のデータＢｉｔ１及び第２番目のデータＢｉｔ２に対応する。
【００２５】
更に、ビット線ＢＬ４及びＢＬ５にそれぞれ接続されるセンスアンプ３２−４及び３２−５は、データピンＤＱ０及びＤＱ１のデータのパリティビットに対応する。これらのセンスアンプ３２−４及び３２−５は、パリティビットに対応するコラム線ＣＬ２が活性化されると選択されて、データバスＤＢに接続される。センスアンプ３２−４及び３２−５のデータは、それぞれ時間軸方向における第１番目のデータＢｉｔ１に対するパリティビット及び第２番目のデータＢｉｔ２に対するパリティビットである。なおここで、パリティビットはＸＯＲ演算で計算されるので、図ではパリティビットをＸＯＲとして表している。
【００２６】
ここでワード線ＷＬｌ乃至ＷＬ２は、データピンＤＱ０、データピンＤＱ１、及びパリティビットに対応して別個に設けられる。従って、データピンＤＱ０、データピンＤＱ１、及びパリティビットに対して、独立にリフレッシュ動作を実行することが可能である。例えば、データピンＤＱ０に対してリフレッシュ動作を実行中にデータ読み出し動作が要求される場合には、データピンＤＱ０のデータ、データピンＤＱ１のデータ、及びパリティビットを読み出してパリティチェックを実行し、必要に応じてデータピンＤＱ０のデータに対するエラー訂正を行う。このパリティチェック及びエラー訂正は、時間軸方向における第１番目のデータＢｉｔ１と第２番目のデータＢｉｔ２とに対して、別々に実行される。
【００２７】
また複数のＡＮＤ回路３３−０乃至３３−５は、コラム線の信号とマスク信号とのＡＮＤをとってセンスアンプを選択するために設けられる。ここでマスク信号（ＭＡＳＫ−Ｂｉｔ１及びＭＡＳＫ−Ｂｉｔ２）は、書き込み時に指定したデータをマスクしてメモリセルへの書き込みが実行されないように制御するための信号である。
【００２８】
図４は、図３の構成においてデータを書き込む際の動作を示す図である。
【００２９】
図４に示されるように、データピンＤＱ０に第１番目のデータＢｉｔ１及び第２番目のデータＢｉｔ２が供給され、またデータピンＤＱ１に第１番目のデータＢｉｔ１及び第２番目のデータＢｉｔ２が供給される。これらのデータはシリアル・パラレル変換されて、図４においてＷＲＩＴＥデータとして示されるように、パラレルデータとしてセンスアンプ３２−０乃至３２−５に格納される。センスアンプ３２−０乃至３２−５に格納されたデータは、ビット線ＢＬ０乃至ＢＬ５を介して、図４においてメモリセルとして示されるように、複数のメモリセル３１に同時に格納される。
【００３０】
図５は、図４の動作において第１番目のデータをマスクする場合の動作を示す図である。
【００３１】
図５に示されるように、データ書き込み時に第１番目のデータＢｉｔ１をマスクすると、ＷＲＩＴＥデータとして示されるように、マスクされたデータＢｉｔ１はセンスアンプに格納されず、マスクされなかったデータＢｉｔ２のみがセンスアンプに格納される。センスアンプに格納されたデータは、ビット線ＢＬ０乃至ＢＬ５を介して、図５においてメモリセルとして示されるように、複数のメモリセル３１に同時に格納される。
【００３２】
図３を再び参照して、前述したように複数のＡＮＤ回路３３−０乃至３３−５は、コラム線の信号とマスク信号とのＡＮＤをとってセンスアンプを選択するために設けられる。マスク信号ＭＡＳＫ−Ｂｉｔ１をＬＯＷにすると、ＡＮＤ回路３３−０、３３−２、及び３３−４の出力がＬＯＷとなり、コラム線が選択されてもセンスアンプ３２−０、３２−２、及び３２−４はデータバスＤＢに接続されない。従って、データバスＤＢに供給される第１番目のデータＢｉｔ１及びそれに対応するパリティビットは、センスアンプ３２−０、３２−２、及び３２−４に供給されない。このようにして、マスク信号ＭＡＳＫ−Ｂｉｔ１をＬＯＷにすることで、第１番目のデータＢｉｔ１をマスクすることが出来る。また同様に、マスク信号ＭＡＳＫ−Ｂｉｔ２をＬＯＷにすることで、第２番目のデータＢｉｔ２をマスクすることが出来る。
【００３３】
図３の構成では、１つのコラム線に共通に接続されるセンスアンプは、時間軸方向に並ぶデータＢｉｔ１及びＢｉｔ２に対応している。また各コラム線が、各データピンＤＱに対応している。従って、図１（ｂ）に示すように、１つのコラム線に複数のＤＱピンを対応させ、各コラム線を時間軸方向の各データに対応させる従来の構成とは異なっている。これは、ビット単位でのマスク操作、即ち時間軸方向に並ぶデータＢｉｔ１及びＢｉｔ２の何れかをマスクする操作を実現するためには、本発明の図３の構成が必要になるからである。仮に、１つのコラム線に共通に接続されるセンスアンプを複数のデータピンＤＱ０及びＤＱ１に対応させ、また各コラム線を各ビットに対応させてしまうと、ビット単位でのマスク操作をした場合に、リフレッシュ動作時のデータ訂正が出来ないことになる。
【００３４】
即ち、コラム線ＣＬ０、ＣＬ１、及びＣＬ２を、夫々第１のビットＢｉｔ１、第２のビットＢｉｔ２、及びパリティビットに対応させるとする。この場合、例えば第１のビットＢｉｔ１をビット単位でマスクしてしまうと、コラム線ＣＬ０に対応する第１のビットＢｉｔ１が、複数のＤＱピンの全てに対して存在しないことになる。パリティチェックは、コラム線ＣＬ０、ＣＬ１、及びＣＬ２のデータ間で実行するので、ビット単位でマスクした場合には、パリティチェック対象のデータが１ビット欠落してしまうことになる。従って、パリティチェックを出来ない（パリティビットを生成できない）ことになる。
【００３５】
以上の理由のために、本発明においては、ビット単位でマスクをする構成においては、１つのコラム線を時間軸方向に並ぶ複数のデータビットに対応させ、複数のコラム線をそれぞれ複数のデータピンＤＱに対応させている。従って、例えば第１のビットＢｉｔ１をビット単位でマスクした場合であっても、第２のビットＢｉｔ２に対するパリティチェックを実行することが出来る。
【００３６】
上記説明から分かることであるが、ビット単位ではなく逆にデータピンＤＱ単位にマスクをするのであれば、図３のように複数のコラム線をそれぞれ複数のデータピンＤＱに対応させるのではなく、複数のコラム線を時間軸方向の複数のデータビットに対応させる必要がある。
【００３７】
図６は、データピンＤＱ単位にマスクをする場合の本発明によるメモリセルアレイ８の構成を示す回路図である。
【００３８】
図６に示す回路は、複数のセルゲートトランジスタ３０、複数のメモリセル３１、複数のセンスアンプ４２−０乃至４２−５、複数のＡＮＤ回路４３−０乃至４３−５、複数のワード線ＷＬ０乃至ＷＬ２、複数のビット線ＢＬ０乃至ＢＬ５、複数のコラム線ＣＬ０乃至ＣＬ２、及びデータバスＤＢを含む。
【００３９】
センスアンプ４２−０及び４２−１は第１のデータビットＢｉｔ１に対応し、コラム線ＣＬ０が活性化されると選択されて、データバスＤＢに接続される。センスアンプ４２−０及び４２−１のデータは、それぞれデータピンＤＱ０及びＤＱ１に対応する。同様に、センスアンプ４２−２及び４２−３は第２のデータビットＢｉｔ２に対応し、コラム線ＣＬ１が活性化されると選択されて、データバスＤＢに接続される。センスアンプ４２−２及び４２−３のデータは、それぞれデータピンＤＱ０及びＤＱ１に対応する。更に、センスアンプ４２−４及び４２−５は、それぞれデータピンＤＱ０のデータに対するパリティビット及びデータピンＤＱ１のデータに対するパリティビットである。
【００４０】
ここでワード線ＷＬ０乃至ＷＬ２は、データビットＢｉｔ１、データビットＢｉｔ２、及びパリティビットに対応して別個に設けられる。従って、データビットＢｉｔ１、データビットＢｉｔ２、及びパリティビットに対して、独立にリフレッシュ動作を実行することが可能である。例えば、データビットＢｉｔ１に対してリフレッシュ動作を実行中にデータ読み出し動作が要求される場合には、データビットＢｉｔ１、データビットＢｉｔ２、及びパリティビットを読み出してパリティチェックを実行し、必要に応じてデータビットＢｉｔ１に対するエラー訂正を行う。このパリティチェック及びエラー訂正は、複数のデータピンＤＱ０及びＤＱ１に対して、別々に実行される。
【００４１】
複数のＡＮＤ回路４３−０乃至４３−５は、コラム線の信号とマスク信号とのＡＮＤをとってセンスアンプを選択するために設けられる。図６の回路は、データピンＤＱ単位にマスクをする構成となっている。従って、図３のように複数のコラム線をそれぞれ複数のデータピンＤＱに対応させるのではなく、複数のコラム線を時間軸方向の複数のデータビットに対応させてある。従って、例えばデータピンＤＱ０をデータピン単位でマスクした場合であっても、データピンＤＱ１に対するパリティチェックを実行することが出来る。
【００４２】
上述のように、本発明においては、図３或いは図６に示されるように、ビット単位でマスクをする場合とデータピン単位でマスクをする場合とで、メモリセルアレイの回路配置を異ならせ、リフレッシュ時のパリティチェックが適切に実行可能な構成となっている。
【００４３】
図７は、ビット単位でマスクをする場合のマスク動作とメモリセルアレイの回路配置とを示す図である。ここに示されるのは、データピンＤＱが４本設けられ、時間軸方向のデータビットが４ビットから構成される場合である。図７（ａ）に示されるように、マスクはビット単位で実行されるものとする。このマスク動作の場合には、メモリセルアレイの回路配置は、図７（ｂ）に示されるように構成される必要がある。即ち、複数のアドレス選択線（例えばコラム線）をそれぞれ複数のデータピンに対応させ、かつ１つのアドレス選択線に対して時間軸上の複数のデータビットを並列に接続する。またパリティチェックを、複数のデータピン間で実行する構成とする。このようにすることにより、例えばデータビットＢｉｔ１がビット単位でマスクされて全て欠落しても、データビットＢｉｔ２乃至Ｂｉｔ４の各々に対してパリティチェックを実行することが出来る。
【００４４】
図８は、データピン単位でマスクをする場合のマスク動作とメモリセルアレイの回路配置とを示す図である。ここに示されるのは、データピンＤＱが４本設けられ、時間軸方向のデータビットが４ビットから構成される場合である。図８（ａ）に示されるように、マスクはデータピン単位で実行されるものとする。このマスク動作の場合には、メモリセルアレイの回路配置は、図８（ｂ）に示されるように構成される必要がある。即ち、複数のアドレス選択線（例えばコラム線）をそれぞれ時間軸上の複数のデータビットに対応させ、かつ１つのアドレス選択線に対して複数のデータピンを並列に接続する。またパリティチェックを、時間軸上の複数のデータビット間で実行する構成とする。このようにすることにより、例えばデータピンＤＱ０のデータがデータピン単位でマスクされて全て欠落しても、データピンＤＱ１乃至ＤＱ３の各々に対してパリティチェックを実行することが出来る。
【００４５】
図９は、本発明の実施例においてメモリコアからデータピンまでの回路構成を示す図である。図９の構成は、ビット単位でマスク動作を実行する図３の場合に対応する。データピン単位でマスク動作を実行する図６の場合であっても、ビットとデータピンとの関係が入れ替わるだけで、基本的には同一の構成である。
【００４６】
図９の回路は、複数のメモリブロック５１、各メモリブロック５１に対するセンスアンプ５２、各メモリブロック５１に対するワードデコーダ５３、データピンＤＱ０に対するコラムデコーダ５４−０、データピンＤＱ１に対するコラムデコーダ５４−１、パリティビットに対するコラムデコーダ５４−２、パリティ生成回路（ＸＯＲＡ）５５、ＸＯＲ回路５６、セレクタ回路（ＳＥＬ）５７、パラレル・シリアル変換回路５８、及びＤＱ０及びＤＱ１に対するデータピン５９を含む。図２の構成と対比させると、複数のメモリブロック５１がメモリセルアレイ８に対応し、ワードデコーダ５３がメイン・ワード・ドライバおよびセンスアンプ列駆動回路１８に対応し、コラムデコーダ５４−０乃至５４−２がコラムデコーダ１４に対応し、パリティ生成回路５５がパリティ生成回路６に対応する。またＸＯＲ回路５６及びセレクタ回路５７が、パリティ・データ比較回路７に対応する。更に、パラレル・シリアル変換回路５８が、データ入出力回路１５に対応する。
【００４７】
データピン５９から入力されるデータは、パラレル・シリアル変換回路５８によりシリアルデータからパラレルデータに変換されて、セレクタ回路５７に供給される。セレクタ回路５７に供給されたデータは、データバスを介してセンスアンプ５２に供給されると共に、パリティ生成回路５５に供給される。パリティ生成回路５５は、ビット単位でＸＯＲ演算を実行してパリティビットを生成する。即ち例えば、データピンＤＱ０の第１番目のデータビットＢｉｔ１とデータピンＤＱ１の第１番目のデータビットＢｉｔ１とのＸＯＲ演算を行い、データビットＢｉｔ１用のパリティビットを生成する。
【００４８】
データピンＤＱ０のデータは、コラムデコーダ５４−０に接続されるセンスアンプ５２に供給される。またデータピンＤＱ１のデータは、コラムデコーダ５４−１に接続されるセンスアンプ５２に供給される。更にパリティ生成回路５５が生成したパリティビットは、コラムデコーダ５４−２に接続されるセンスアンプ５２に供給される。この際、選択されたマスク信号（ＭＡＳＫＢｉｔ０乃至ＭＡＳＫｂｉｔ３）でマスク対象のビットを指定して、指定されたビットのセンスアンプ５２への書き込みを禁止することが出来る。
【００４９】
ワードデコーダ５２は、指定されたローアドレスに対応するワード線ＷＬを選択活性化する。これによって、センスアンプ５２のデータがメモリブロック５１内のメモリセルに格納される。
【００５０】
データ読み出し時には、ワードデコーダ５２が、指定された読み出しローアドレスに対応するワード線ＷＬを選択活性化する。これに対応して、メモリセルのデータがセンスアンプ５２に読み出される。その後、指定された読み出しコラムアドレスに対応して、コラムデコーダ５４−０乃至５４−２が対応するコラム線を選択活性化する。これによってセンスアンプ５２のデータがデータバスに読み出される。この際、リフレッシュ動作が実行されているメモリブロックにおいては、センスアンプ５２のデータはリフレッシュ対象のデータであり、読み出されるデータもリフレッシュ対象のデータとなる。
【００５１】
上記のようにして読み出されたデータは、セレクタ回路５７に供給されると共に、ＸＯＲ回路５６に供給される。ＸＯＲ回路５６は、ビット単位でＸＯＲ演算を実行してパリティチェックを行う。即ち例えば、データピンＤＱ０に対応して読み出された第１番目のデータビットＢｉｔ１と、データピンＤＱ１に対応して読み出された第１番目のデータビットＢｉｔ１と、第１番目のデータビットＢｉｔ１のパリティビットとに対してＸＯＲ演算を行い、データビットＢｉｔ１をパリティチェックする。パリティチェックの結果が１ならエラーを示し、０なら正常を示す。
【００５２】
セレクタ回路５７は、パリティチェックの結果に応じて、必要であればビット単位でデータ訂正を行う。例えば、データピンＤＱ０に対応するメモリブロックがリフレッシュ動作中であるときに、読み出された第１番目のデータビットＢｉｔ１のパリティチェックがエラーであれば、データピンＤＱ０に対応する第１番目のデータビットＢｉｔ１を反転することでエラー訂正する。
【００５３】
このようにして読み出されたデータ或いは読み出され訂正されたデータは、パラレル・シリアル変換回路５８によりパラレルデータからシリアルデータに変換されて、データピン５９から外部に出力される。
【００５４】
図１０は、パリティ生成回路５５の構成を示す回路図である。
【００５５】
パリティ生成回路５５は、ＸＯＲ回路７１、インバータ７２、及びＰＭＯＳトランジスタ及びＮＭＯＳトランジスタが並列に接続されるトランスファーゲート７３を含む。書き込み動作時には信号ＷＲはＨＩＧＨであり、データピンＤＱ０のデータビットＢｉｔｘ（ｘ＝１、２、３、ｏｒ  ４）とデータピンＤＱ１のデータビットＢｉｔｘとのＸＯＲを計算し、パリティ生成回路５５の出力として出力する。読み出し動作時には信号ＷＲはＬＯＷであり、トランスファーゲート７３を閉じて、メモリセルらか読み出されるパリティビットと衝突しないようにパリティ生成回路５５からのデータ出力を停止する。
【００５６】
図１１は、セレクタ回路５７の構成を示す回路図である。
【００５７】
セレクタ回路５７は、ＮＡＮＤ回路８１、インバータ８２乃至８４、及びＰＭＯＳトランジスタ及びＮＭＯＳトランジスタが並列に接続されるトランスファーゲート８５乃至８８を含む。書き込み動作時には信号ＷＲはＨＩＧＨであり、トランスファーゲート８７が導通し、トランスファーゲート８８が非導通となる。結果として、パラレル・シリアル変換回路５８からの書き込みデータが、データバスに供給される。
【００５８】
読み出し動作時には信号ＷＲはＬＯＷであり、トランスファーゲート８７が非導通となり、トランスファーゲート８８が導通する。信号ＲＥＦＤｙは、データピンＤＱｙ（ｙ＝０  ｏｒ  １）に対応する読み出しデータがリフレッシュ動作中のメモリブロックから読み出されたか否かを示す信号であり、信号ＲＥＦＤｙがＨＩＧＨの場合に、リフレッシュ動作中のメモリブロックから読み出されたデータであることを示す。また信号ＸＯＲは、対応するＸＯＲ回路５６の出力であり、ＨＩＧＨの場合にパリティエラーを示す。この信号ＲＥＦＤｙ及びＸＯＲが双方共にＨＩＧＨである場合、ＮＡＮＤ回路８１の出力はＬＯＷとなり、トランスファーゲート８５が開くことになる。従ってこの場合、データピンＤＱｙに対して読み出されたデータＢｉｔｘ（ｘ＝１、２、３、ｏｒ  ４）のデータが反転されて、パラレル・シリアル変換回路５８に供給される。即ち、リフレッシュ中のメモリブロックから読み出されたデータがパリティエラーを示す場合には、ビット反転することでエラー訂正を行う。
【００５９】
図１２は、半導体記憶装置のテスト動作時のデータ圧縮を示す図である。
【００６０】
半導体記憶装置のテスト動作においては、試験時間を短縮するためにアドレス選択線を複数本同時に立ち上げて、データを圧縮する試験モードがある。本発明において、各アドレス選択線（コラム線ＣＬ０及びＣＬ１）に対して時間軸方向の複数のデータが接続された場合（図３の構成の場合）、これらのデータをＡＮＤ回路９１及び９２で圧縮すると、時間軸方向に対してデータを圧縮することになる。
【００６１】
従来の構成では、各アドレス選択線（コラム線ＣＬ０及びＣＬ１）に対して複数のデータピンのデータが接続されているので、データ圧縮をすると、テストに使用するデータピン数を削減することができるが、時間方向にデータ圧縮がされるわけではない。従って、本発明の図３に示される構成の場合には、従来の構成と比較して、試験時間を短縮することが可能になる。この様子を図１３（ａ）及び（ｂ）に示す。図１３（ａ）に示すように、従来の構成では、試験時のデータ圧縮によって、出力データパッド数を削減することが出来る。それに対して、本発明の図３に示される構成では、図１３（ｂ）に示されるように、試験時のデータ圧縮によって、試験時間に必要なサイクル数を削減して試験時間を短縮することが出来る。
【００６２】
以上、本発明を実施例に基づいて説明したが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載の範囲内で様々な変形が可能である。
【００６３】
【発明の効果】
本発明による半導体記憶装置においては、１つのアドレス選択線に複数のデータを対応させると共に、複数のアドレス線を同時に活性化する構成において、所定のデータ単位で、複数のメモリブロックから読み出した複数のデータとパリティ用メモリブロックから読み出したパリティビットとに対してパリティチェックを行うことにより、リフレッシュ動作時のエラー訂正機能を実現することができる。
【００６４】
また１本のアドレス選択線に対してｎ個のデータが並列に接続され、且つｍ本のアドレス選択線がｍ個のデータピンに対応する構成においては、ｎ個のデータの何れかがマスク動作により完全に欠落しても、パリティチェックはｍ個のデータに対して実行するので、問題なくパリティチェックを行うことが出来る。
【００６５】
また１本のアドレス選択線に対してｍ個のデータが並列に接続され、且つｎ本のアドレス選択線がｎ個のデータに対応する構成においては、ｍ個のデータの何れかがマスク動作により完全に欠落しても、パリティチェックはｎ個のデータに対して実行するので、問題なくパリティチェックを行うことが出来る。
【００６６】
従って、内部回路の動作速度は従前のままで外部に対する転送レートを高速化することが出来ると共に、リフレッシュ動作中であってもデータアクセスを可能とすることでデータアクセスの効率を向上させることが出来る。
【図面の簡単な説明】
【図１】１つのコラム線を活性化する場合と複数のコラム線を活性化する場合とに関してデータ読み出しの様子を示す図である。
【図２】本発明による半導体記憶装置の構成を示すブロック図である。
【図３】本発明によるメモリセルアレイの構成を示す回路図である。
【図４】図３の構成においてデータを書き込む際の動作を示す図である。
【図５】図４の動作において第１番目のデータをマスクする場合の動作を示す図である。
【図６】データピンＤＱ単位にマスクをする場合の本発明によるメモリセルアレイの構成を示す回路図である。
【図７】ビット単位でマスクをする場合のマスク動作とメモリセルアレイの回路配置とを示す図である。
【図８】データピン単位でマスクをする場合のマスク動作とメモリセルアレイの回路配置とを示す図である。
【図９】本発明の実施例においてメモリコアからデータピンまでの回路構成を示す図である。
【図１０】パリティ生成回路の構成を示す回路図である。
【図１１】セレクタ回路の構成を示す回路図である。
【図１２】半導体記憶装置のテスト動作時のデータ圧縮を示す図である。
【図１３】（ａ）は、従来の構成で試験時のデータ圧縮によって出力データパッド数を削減する様子を示す図であり、（ｂ）は、本発明の構成で試験時のデータ圧縮によって試験時間に必要なサイクル数を削減する様子を示す図である。
【符号の説明】
２  リフレッシュ信号生成回路
３  内部アドレス生成回路
６  パリティ生成回路
７  パリティ・データ比較回路
８  メモリセルアレイ
１１  コマンド入力回路
１２  アドレス入力回路
１３  ロウデコーダ
１４  コラムデコーダ
１５  データ入出力回路
１６  コラム・ドライバ
１７  データバスアンプ部
１８  メイン・ワード・ドライバおよびセンスアンプ列駆動回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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