(57)【特許請求の範囲】
【請求項１】
第１半導体基板上に第１の膜を形成する工程と、
前記第１の膜上に第１半導体層を形成する工程と、
前記第１半導体層の主表面上に第１ゲート絶縁膜を介在して第１ゲート電極を形成する工程と、
前記第１ゲート電極をマスクに用いて、前記第１の膜内に原子をイオン注入する工程と、
前記第１半導体層の主表面上に、前記第１ゲート電極を被覆するようにして絶縁膜を形成する工程と、
前記絶縁膜上に第２半導体基板を張り合わせる工程と、
前記第１の膜を、前記第１半導体基板に接する第２の膜と、前記第１半導体層に接する第３の膜とに分離して、前記第１半導体基板及び前記第２の膜を除去する工程と、
前記第３の膜を除去する工程と、
前記第１半導体層の裏面上に、第２ゲート絶縁膜を介在して第２ゲート電極を形成する工程と
を具備し、前記第３の膜を除去する工程において、前記第３の膜は、前記イオン注入された領域が残存させられつつ、前記イオン注入されなかった領域のみが除去され、
前記第２ゲート電極を形成する工程において、前記第２ゲート電極は、残存する前記第３の膜間に位置する前記第１半導体層の裏面上に、前記第２ゲート絶縁膜を介在して形成されることを特徴とする半導体装置の製造方法。
【請求項２】
前記第１の膜を形成する工程は、前記第１半導体基板上に前記第２の膜を形成する工程と、
前記第２の膜上に前記第３の膜を形成する工程と
を備えることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記第１の膜は、前記第１半導体基板上に設けられた第２の膜と、前記第２の膜上に設けられた第３の膜とを含む多層構造を有し、
前記第１の膜内に原子をイオン注入する工程において、前記原子は前記第３の膜内に注入されることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項４】
前記第１の膜内に原子をイオン注入する工程において、前記イオン注入は前記第１半導体基板に垂直な方向から行われ、
前記第１の膜において前記イオン注入されなかった領域と、前記第１ゲート電極とは、前記第１半導体基板に垂直な方向で重なり合うことを特徴とする請求項１記載の半導体装置の製造方法。
【請求項５】
前記第２ゲート電極を形成する工程は、残存する前記第３の膜間に位置する前記第１半導体層の裏面上に、前記第２ゲート絶縁膜を形成する工程と、
残存する前記第３の膜の相対する側面上にそれぞれ側壁絶縁膜を形成する工程と、
前記第２ゲート絶縁膜上に第２半導体層を形成して、前記側壁絶縁膜間の領域を前記第２半導体層で埋め込む工程と
を備えることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項６】
前記第２ゲート電極を形成する工程は、残存する前記第３の膜間に位置する前記第１半導体層の裏面上に、前記第２ゲート絶縁膜を形成する工程と、
残存する前記第３の膜の相対する側面上にそれぞれ側壁絶縁膜を形成する工程と、
前記第２ゲート絶縁膜上に第２半導体層を形成して、前記側壁絶縁膜間の領域を前記第２半導体層で埋め込む工程と
を備えることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項７】
前記イオン注入された前記第３の膜は、ソース・ドレイン電極として機能することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項８】
前記第１半導体層を形成する工程の後、前記第１半導体層内に、素子分離領域を形成する工程を更に備えることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項９】
前記第３の膜を除去する工程の後、前記第１半導体層内に、素子分離領域を形成する工程を更に備えることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項１０】
前記第１半導体層は、エピタキシャル成長法によって形成されることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項１１】
前記第１の膜は、多孔質の半導体層であることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項１２】
前記第２、第３の膜は、多孔質の半導体層であり、且つ、前記第２の膜に含まれる孔の径は、前記第３の膜に含まれる孔の径よりも大きいことを特徴とする請求項２または３記載の半導体装置の製造方法。
【請求項１３】
前記半導体層は、単結晶シリコン層であることを特徴とする請求項１１または１２記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体装置の製造方法に関する。特に、２つのゲート電極を有するダブルゲートMOSトランジスタに関するものである。
【０００２】
【従来の技術】
従来、２つのゲート電極を有するダブルゲートMOSトランジスタが知られている。ダブルゲートMOSトランジスタは、単一のゲート電極を有するMOSトランジスタに比べて、短チャネル効果を抑制出来る特長がある。従って、ダブルゲート構造を用いることにより、チャネル長が25nmを切るような超微細なMOSトランジスタが実現できるものと期待されている。
【０００３】
ダブルゲートMOSトランジスタの製造方法について、図３１（ａ）乃至（ｆ）を用いて説明する。図３１（ａ）乃至（ｆ）は、ダブルゲートMOSトランジスタの製造工程を順次示す断面図である。
【０００４】
まず図３１（ａ）に示すように、シリコン基板100上に素子分離領域110を例えばLOCOS(LOCal Oxidation of Silicon)法により形成する。引き続き、シリコン基板100の表面上にバックゲート絶縁膜120及びバックゲート電極130を順次形成する。次に図３１（ｂ）に示すように、全面に絶縁膜140をCVD(Chemical Vapor Deposition)法により形成する。次に図３１（ｃ）に示すように、絶縁膜140をCMP(Chemical Mechanical Polishing)法により研磨して、平坦化する。引き続き、絶縁膜140上にシリコン基板150を接着して、図３１（ｄ）の構造を得る。更に図３１（ｅ）に示すように、シリコン基板100をCMP法等により研磨して薄膜化することにより、シリコン活性層160とする。その後は、シリコン活性層160上に、フロントゲート絶縁膜170及びフロントゲート電極180を形成する。更にフロントゲート電極180側面に側壁絶縁膜190、190を形成し、シリコン活性層160内にソース・ドレイン領域200、200を形成することで、図３１（ｆ）に示すようなダブルゲートMOSトランジスタが完成する。
【０００５】
図３１（ｆ）に示す構造を有するダブルゲートMOSトランジスタによれば、ゲート遅延時間を大幅に低減することが出来、LSIの高速化及び低消費電力化が実現出来る。
【０００６】
【発明が解決しようとする課題】
しかしながら、上記従来のダブルゲートMOSトランジスタの製造方法であると、シリコン活性層160の膜厚は、シリコン基板150のCMP工程によって決定される。ところが、CMPによる研磨ではシリコン活性層160の膜厚の制御性が悪く、また膜厚が面内分布を持つ場合がある。その結果、MOSトランジスタの特性にバラツキが生じるという問題があった。
【０００７】
この発明は、上記事情に鑑みてなされたもので、シリコン活性層の膜厚を高精度に制御できる半導体装置の製造方法を提供することにある。
【０００８】
【課題を解決するための手段】
この発明の第１の態様に係る半導体装置は、絶縁膜の表面領域内に設けられた第１ゲート電極と、前記第１ゲート電極上に設けられた第１ゲート絶縁膜と、前記絶縁膜及び前記第１ゲート絶縁膜上に設けられた半導体層と、前記半導体層の少なくとも表面領域内に互いに離隔して設けられたソース・ドレイン領域と、前記ソース・ドレイン領域上にそれぞれ設けられ、互いに相対する側壁面の位置が、前記第１ゲート電極の両側壁面の位置と、前記絶縁膜の表面に垂直な方向で実質的に一致しているソース・ドレイン電極と、前記ソース・ドレイン電極間に位置する前記半導体層上に設けられた第２ゲート絶縁膜と、前記第２ゲート絶縁膜上に設けられ、前記ソース・ドレイン電極と電気的に分離され、且つ上面が前記ソース・ドレイン電極と同一平面上にある第２ゲート電極とを具備する。
更にこの発明の第２の態様に係る半導体装置は、絶縁膜の表面領域内に設けられた第１ゲート電極と、前記第１ゲート電極上に設けられた第１ゲート絶縁膜と、前記絶縁膜及び前記第１ゲート絶縁膜上に設けられた半導体層と、前記半導体層の少なくとも表面領域内に互いに離隔して設けられたソース・ドレイン領域と、前記ソース・ドレイン領域上にそれぞれ設けられ、互いに相対する側壁面の位置が、前記第１ゲート電極の両側壁面の位置と、前記絶縁膜の表面に垂直な方向で実質的に一致しているソース・ドレイン電極と、前記ソース・ドレイン電極間に位置する前記半導体層上に設けられた第２ゲート絶縁膜と、前記第２ゲート絶縁膜上に設けられ、前記ソース・ドレイン電極と電気的に分離され、且つ前記ソース・ドレイン電極と同一膜厚を有する第２ゲート電極とを具備する。
【０００９】
上記構成の半導体装置であると、ソース・ドレイン電極の、互いに相対する側壁面の位置が、第１ゲート電極の両側壁面の位置と、絶縁膜の表面に垂直な方向で実質的に一致している。そして、そのようなソース・ドレイン電極間の領域に第２ゲート電極が設けられている。すなわち、第１、第２ゲート電極はほぼ完全に重なり合っている。その結果、ダブルゲートMOSトランジスタを微細化出来ると共に、ショートチャネル効果をより効果的に抑制できる。
【００１０】
また、この発明の一態様に係る半導体装置の製造方法は、第１半導体基板上に第１の膜を形成する工程と、前記第１の膜上に第１半導体層を形成する工程と、前記第１半導体層の主表面上に第１ゲート絶縁膜を介在して第１ゲート電極を形成する工程と、前記第１ゲート電極をマスクに用いて、前記第１の膜内に原子をイオン注入する工程と、前記第１半導体層の主表面上に、前記第１ゲート電極を被覆するようにして絶縁膜を形成する工程と、前記絶縁膜上に第２半導体基板を張り合わせる工程と、前記第１の膜を、前記第１半導体基板に接する第２の膜と、前記第１半導体層に接する第３の膜とに分離して、前記第１半導体基板及び前記第２の膜を除去する工程と、前記第３の膜を除去する工程と、前記第１半導体層の裏面上に、第２ゲート絶縁膜を介在して第２ゲート電極を形成する工程とを具備し、前記第３の膜を除去する工程において、前記第３の膜は、前記イオン注入された領域が残存させられつつ、前記イオン注入されなかった領域のみが除去され、前記第２ゲート電極を形成する工程において、前記第２ゲート電極は、残存する前記第３の膜間に位置する前記第１半導体層の裏面上に、前記第２ゲート絶縁膜を介在して形成される。
【００１１】
上記の製造方法であると、第１半導体層の膜厚を、従来のようにCMP法で制御するのではなく、結晶成長の過程で制御している。特に、第１半導体層をエピタキシャル成長法で形成することで、第１半導体層の膜厚を高精度に制御することが出来る。また、同一ウェハ内における膜厚の面内分布が比較的少なくすることが出来る。従って、設計通りの特性を有するダブルゲートMOSトランジスタを製造することが出来る。また、エピタキシャル成長法を用いることにより第１半導体層の薄膜化が容易となる結果、ダブルゲートMOSトランジスタにおける、ショートチャネル効果をより効果的に抑制できる。
【００１２】
【発明の実施の形態】
以下、この発明の実施形態を図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【００１３】
この発明の第１の実施形態に係る半導体装置について、図１を用いて説明する。図１は、ダブルゲートMOSトランジスタの断面図である。
【００１４】
図示するように、シリコン基板10上に絶縁膜11が設けられ、バックゲート電極12が絶縁膜11の表面領域内に設けられている。絶縁膜11及びバックゲート電極12上にはバックゲート絶縁膜13が設けられ、バックゲート絶縁膜13上には、素子分離領域14に周囲を取り囲まれたシリコン活性層15が設けられている。シリコン活性層15内には、ソース・ドレイン領域16、16が互いに離隔するようにして設けられている。ソース・ドレイン領域16、16は、それぞれシリコン活性層15の表面から底面に達するようにして設けられている。シリコン活性層15上には、フロントゲート絶縁膜17が設けられている。更に、ソース・ドレイン領域16、16間のシリコン活性層15上には、前記フロントゲート絶縁膜17を介在してフロントゲート電極18が設けられている。また、フロントゲート電極18の両側面には側壁絶縁膜19、19が設けられている。
【００１５】
上記構成のダブルゲートMOSトランジスタにおいて、バックゲート電極12とフロントゲート電極18とは同電位とされている。そして、これら２つのゲート電極12、18によってシリコン活性層15の電界分布を制御することにより、ドレイン領域16とシリコン活性層15との接合により生ずる空乏層の拡がりを抑制している。これにより、ダブルゲートMOSトランジスタでは、単一のゲート電極を有するMOSトランジスタに比べて、ショートチャネル効果をより効果的に抑制できる。
【００１６】
次に上記構成のダブルゲートMOSトランジスタの製造方法について、図２乃至図１０を用いて説明する。図２乃至図１０は、図１に示すダブルゲートMOSトランジスタの製造工程を順次示す断面図である。
【００１７】
まず図２に示すように、シリコン基板20上に、第１の膜21を形成する。第１の膜21は、例えば多孔質シリコン(porous silicon)層である。特に、多孔質の単結晶シリコンである。多孔質シリコン層21は陽極化成(anodization)により形成される。なお、本明細書中における多孔質シリコンとは、その表面に1011個/cm2程度の密度で、数nmの径の微細孔が形成されたシリコンのことを示す。陽極化成による多孔質シリコンの一形成方法について簡単に説明する。まず、単結晶シリコン層を形成する。その後、フッ化水素酸(HF)とエタノールとの混合溶液中に、単結晶シリコン層を白金などの電極と一緒に挿入する。そして、シリコンを陽極、電極を陰極として、両電極間に電流を流す。すると、単結晶シリコン層の表面が多孔質化される。例えばこのような形成方法によって、多孔質シリコン層21が形成される。なお、多孔質シリコン層21は孔の直径の異なる２層構造であることが望ましい。本実施形態では、多孔質シリコン層21は第２、第３の膜、すなわち２つの多孔質シリコン層21a、21bを含み、下層の多孔質シリコン層21aは、上層の多孔質シリコン層21bよりも大きい孔を有している。勿論、それぞれの径の大きさの関係は逆であっても良い。多孔質シリコンに含まれる孔の径の大きさは、シリコンを陽極、電極を陰極として流す電流の大きさ、溶液の濃度、またはシリコンの比抵抗によって変えることが出来る。引き続き、多孔質シリコン層21上に、単結晶シリコン層22をCVD法等を用いたエピタキシャル成長法により形成する。更に、単結晶シリコン層22上にバックゲート絶縁膜13及び多結晶シリコン層23を順次形成する。なお、単結晶シリコン層22は、図１においてMOSトランジスタのシリコン活性層15となるべき層である。
【００１８】
次に図３に示すように、多結晶シリコン層23上にレジスト24を塗布し、フォトリソグラフィ技術により、バックゲート電極の形成パターンにパターニングする。
【００１９】
次に図４に示すように、レジスト24をマスクに用いて多結晶シリコン層23をパターニングする。パターニングされた多結晶シリコン層23は、バックゲート電極12となる。その後レジスト24をアッシング等により灰化して除去する。
【００２０】
次に図５に示すように、バックゲート電極12を被覆するように、絶縁膜11を単結晶シリコン層22上に形成する。絶縁膜11は、例えばHDP(High Density Plasma)-CVD法により形成したシリコン酸化膜である。その後、CMP法によって絶縁膜11の表面を研磨・平坦化する。
【００２１】
次に、別のシリコン基板10を用意し、図６に示すように、絶縁膜11の表面とシリコン基板10の表面とを接触させ、ファンデルワールス力(van der Waals’ forces)により両者を結合させる。更に熱処理を行うことにより、絶縁膜11とシリコン基板10とを共有結合させ、両者の接着をより強固なものとする。
【００２２】
次に図７に示すように、多孔質シリコン層21a、21bを分離する。これにより、多孔質シリコン層21a及びシリコン基板20を除去する。多孔質シリコン層21a、21bは、多孔質であるが故にその結合強度は比較的弱く、容易に分離出来る。例えば多孔質シリコン層21a、21bの接合界面にエッチング液を流し込むこと、または物理的な力を作用させることで分離出来る。
【００２３】
引き続き図８に示すように、単結晶シリコン層22上の多孔質シリコン層21bを、エッチングにより除去する。
【００２４】
次に図９に示すように、単結晶シリコン層22内に、例えばSTI(Shallow Trench Isolation)技術等により素子分離領域14を形成する。素子分離領域14は、勿論LOCOS法によって形成されても構わないが、微細化という観点からは、STI技術によって形成されることが望ましい。
【００２５】
次に図１０に示すように、単結晶シリコン層22の裏面上、すなわち、バックゲート絶縁膜13が形成された面と反対側の面上に、周知の方法により、フロントゲート絶縁膜17を形成する。更にフロントゲート絶縁膜17上に、周知の方法により、フロントゲート電極18を形成する。
【００２６】
その後は、フロントゲート電極18の側壁に側壁絶縁膜19を形成し、引き続き、シリコン活性層15内にソース・ドレイン領域16、16をイオン注入により形成することで、図１に示すダブルゲートMOSトランジスタが完成する。
【００２７】
上記のような半導体装置の製造方法によれば、（１）シリコン活性層15の膜厚を、高精度に制御することが出来る。なぜなら、シリコン活性層15は、エピタキシャル成長法によって形成された単結晶シリコン層22であるからである。エピタキシャル成長法によれば、高精度に膜厚を制御しつつ結晶成長を行うことが出来る。またシリコンウェハ内における膜厚の面内分布が比較的少なくすることが出来る。従って、設計通りの特性を有するダブルゲートMOSトランジスタを製造することが出来、素子特性にバラツキが生じることを抑制できる。
【００２８】
また、SOI(Silicon On Insulator)構造を利用したMOSトランジスタでは、シリコン活性層15が薄いほどショートチャネル効果を防止できることが知られている。特に、ゲート長の1/4以下にすることが望ましい。本実施形態に係る製造方法によれば、エピタキシャル成長法を用いることによりシリコン活性層15の薄膜化が容易となる結果、ダブルゲートMOSトランジスタにおける、ショートチャネル効果をより効果的に抑制できる。
【００２９】
なお、上記第１の実施形態における製造工程の順序は、上記のように限定されるものではなく、可能な限り順序を入れ替えることが可能である。例えば素子分離領域14を図２に示す段階で形成しても良い。この場合の製造方法について、図１１乃至図１３を用いて説明する。図１１乃至図１３は、上記第１の実施形態の変形例に係るダブルゲートMOSトランジスタの一部製造工程を順次示す断面図である。
【００３０】
まず図１１に示すように、シリコン基板20上に多孔質シリコン層21、単結晶シリコン層22を順次形成する。なお図２を用いて説明したように、多孔質シリコン層21は、孔の直径の異なる２つの多孔質シリコン層21a、21bを含んでいる。
【００３１】
次に図１２に示すように、単結晶シリコン層22内に、素子分離領域14を例えばSTI技術により形成する。その後は図１３に示すように、単結晶シリコン層22上にバックゲート絶縁膜13及び多結晶シリコン層23を順次形成し、更にバックゲート電極のパターンにパターニングされたレジスト24を形成する。以降は、上記第１の実施形態における図４以降の工程を行って、図１に示すダブルゲートMOSトランジスタが完成する。
【００３２】
次にこの発明の第２の実施形態に係る半導体装置について、図１４を用いて説明する。図１４は、ダブルゲートMOSトランジスタの断面図である。
【００３３】
図示するように、シリコン基板10上に絶縁膜11が設けられ、バックゲート電極12が絶縁膜11の表面領域内に設けられている。絶縁膜11及びバックゲート電極12上にはバックゲート絶縁膜13が設けられ、バックゲート絶縁膜13上には、素子分離領域14に周囲を取り囲まれたシリコン活性層15が設けられている。シリコン活性層15内には、ソース・ドレイン領域16、16が互いに離隔するようにして設けられている。ソース・ドレイン領域16、16は、それぞれシリコン活性層15の表面から底面に達するようにして設けられている。ソース・ドレイン領域16、16上には、それぞれソース・ドレイン引き出し電極25、25が設けられ、ソース・ドレイン引き出し電極25、25の相対する側面上には側壁絶縁膜26、26が設けられている。そして、相対する側壁絶縁膜26、26間のシリコン活性層15上には、フロントゲート絶縁膜17を介在してフロントゲート電極18が設けられている。なお、フロントゲート電極18とソース・ドレイン引き出し電極25、25とは、略同一の膜厚を有しており、両者の上面は略同一平面上にある。また、ソース・ドレイン引き出し電極25、25の相対する側面の位置は、バックゲート電極12の両側面の位置と、シリコン基板10面に垂直な方向で実質的に一致している。換言すれば、フロントゲート電極18とバックゲート電極12とは、シリコン基板10に垂直な方向で、ほぼ完全に重なり合っている。
【００３４】
次に上記構成のダブルゲートMOSトランジスタの製造方法について、図１５乃至図２３を用いて説明する。図１５乃至図２３は、図１４に示すダブルゲートMOSトランジスタの製造工程を順次示す断面図である。
【００３５】
まず上記第１の実施形態で説明した製造工程により、図４に示す構造を形成する。次に図１５に示すように、バックゲート電極12及びレジスト24をマスクに用いて、例えばシリコン原子を多孔質シリコン層21bにイオン注入する。この際、イオン注入はシリコン基板20に対して垂直な方向から行う。その結果、シリコン原子が注入された多孔質シリコン層21bは、アモルファスシリコン層21cとなる。そして、イオン注入されずに残存する多孔質シリコン層21bは、シリコン基板20に対して垂直な方向で、バックゲート電極12とほぼ完全に重なり合うようになる。その後レジスト24をアッシング等により灰化して除去する。
【００３６】
次に図１６に示すように、バックゲート電極12を被覆するように、絶縁膜11を単結晶シリコン層22上に形成する。そして、CMP法によって絶縁膜11の表面を研磨・平坦化する。
【００３７】
次に、別のシリコン基板10を用意し、図１７に示すように、絶縁膜11の表面とシリコン基板10の表面とを接触させ、ファンデルワールス力により両者を結合させる。更に熱処理を行うことにより、絶縁膜11とシリコン基板10とを共有結合させ、両者の接着をより強固なものとする。
【００３８】
次に図１８に示すように、多孔質シリコン層21a及びシリコン基板20を除去する。多孔質シリコン層21a、21bは、多孔質であるが故にその結合強度は比較的弱く、容易に分離出来る。多結晶シリコン層21aとアモルファスシリコン層21cもまた同様である。
【００３９】
次に図１９に示すように、単結晶シリコン層22上の多孔質シリコン層21bを、エッチングにより除去する。この際、多孔質シリコン層21bとアモルファスシリコン層21cとのエッチング選択比を利用して、アモルファスシリコン層21cを残存させつつ、多孔質シリコン層21bのみを除去する。
【００４０】
次に図２０に示すように、単結晶シリコン層22の裏面上、すなわち、バックゲート絶縁膜13が形成された面と反対側の面上に、周知の方法により、フロントゲート絶縁膜17を形成する。また、アモルファスシリコン層21c及び単結晶シリコン層22を貫通するようにして、素子分離領域14を例えばSTI技術を用いて形成する。
【００４１】
次に図２１に示すように、絶縁膜27を、アモルファスシリコン層21c上、及びフロントゲート絶縁膜17上に、例えばCVD法等により形成する。この際、隣接するアモルファスシリコン層21c、21c間の領域が、絶縁膜27によって埋め込まれないようにする必要がある。
【００４２】
その後、アモルファスシリコン層21c上、及びフロントゲート絶縁膜17の一部領域上の絶縁膜27を、例えばRIE(Reactive Ion Etching)法等の異方性エッチングにより除去する。その結果、図２２に示すように、アモルファスシリコン層21c、21cの側壁部分にのみ存在する側壁絶縁膜26、26が形成される。この際、アモルファスシリコン層21c、21c上に存在するフロントゲート絶縁膜17の一部も併せて除去する。
【００４３】
次に図２３に示すように、多結晶シリコン層28を、アモルファスシリコン層21c上、及びフロントゲート絶縁膜17上に、例えばCVD法等により形成する。この際、隣接するアモルファスシリコン層21c、21c間の領域が、多結晶シリコン層28によって完全に埋め込まれるようにする必要がある。
【００４４】
その後は、素子分離領域14をストッパーに用いたCMP法により多結晶シリコン層28を研磨して、多結晶シリコン層28を、隣接するアモルファスシリコン層21c、21c間の領域にのみ残存させる。残存せられた多結晶シリコン層28が、フロントゲート電極18となる。引き続き、単結晶シリコン層22内にソース・ドレイン領域16、16を形成することにより、図１４に示すダブルゲートMOSトランジスタが完成する。なお、上記ダブルゲートMOSトランジスタの製造工程には幾つかの熱工程が含まれる。例えば、図１５においてシリコン原子を注入した後の熱処理、図１７においてシリコン基板10を張り合わせる際の熱処理、また各半導体層の結晶成長時における熱処理等である。これらの熱処理を経ることで、ソース・ドレイン領域16、16上のアモルファスシリコン層21c、21cは結晶化して単結晶シリコン層となり、ソース・ドレイン引き出し電極25、25として機能する。
【００４５】
上記のような半導体装置の製造方法によれば、上記第１の実施形態と同様に、（１）の効果が得られる。更に、（２）バックゲート電極12とフロントゲート電極18の合わせずれを抑制できる。本効果について以下説明する。本実施形態に係る製造方法であれば、バックゲート電極12をマスクに用いたイオン注入法により、多孔質シリコン層21b内にシリコン原子を注入している。そして、シリコン原子の注入されなかった多孔質シリコン層21bを除去し、その除去した領域内を埋め込むようにしてフロントゲート電極18を形成している。すなわち、フロントゲート電極18を自己整合的に形成している。従って、バックゲート電極12とフロントゲート電極18とは、シリコン基板10に垂直な方向で、ほぼ完全に重なり合うことになる。その結果、ダブルゲートMOSトランジスタを微細化出来る。
【００４６】
また、フロントゲート電極18とバックゲート電極12とがほぼ完全に重なり合う結果、ドレイン領域16とシリコン活性層15との接合により生じる空乏層の伸びを抑制する作用を、最も効果的に得ることが出来る。従って、上記第１の実施形態に比べて、ショートチャネル効果をより効果的に抑制することが出来る。
【００４７】
更に、フロントゲート電極18を自己整合的に形成する結果、シリコン原子の注入された多孔質シリコン層21b、すなわちアモルファスシリコン層21cを、ソース・ドレイン電極25として用いることが出来る。そのため、改めてソース・ドレイン電極を形成する工程は不要であり、その結果、ダブルゲートMOSトランジスタの製造工程を複雑化することなく、上記（２）の効果が得られる。
【００４８】
上記のように、本発明の第１、第２の実施形態に係る半導体装置及びその製造方法によれば、シリコン活性層の膜厚を高精度に制御できるダブルゲートMOSトランジスタを提供できる。なお、トランジスタの構造は、図１及び図１４に示したものに限定されず、種々の変形が可能である。図２４は、第１の実施形態の変形例に係るダブルゲートMOSトランジスタの断面図である。本変形例では、金属シリサイド層29が、ソース・ドレイン領域16、16表面、及びフロントゲート電極18表面に設けられている。なお、金属シリサイド層29には、例えばCoSix、WSix、MoSix、TaSix、TiSix等を用いることが出来る。勿論、第２の実施形態で説明した図１４の構造において、ソース・ドレイン領域16、16表面及びフロントゲート電極18表面に金属シリサイド層を設けても良い。
【００４９】
また上記実施形態では、バックゲート電極12及びフロントゲート電極18の材料として、多結晶シリコンを使用する場合を例に挙げて説明したが、例えば高融点金属等を用いても良い。
【００５０】
なお、上記第１の実施形態においては、第１の膜としての多孔質シリコン層21は単層構造であっても良い。図２５は、多孔質シリコン層21を単層構造として、上記第１の実施形態における図６に示す工程までを行った際に得られるダブルゲートMOSトランジスタの断面図である。この場合、シリコン基板20を除去する方法としては、更に図２６に示すように、多孔質シリコン層21を２つの多孔質シリコン層21d、21eに割り、その後、多孔質シリコン層21dを単結晶シリコン層22から分離しても良い。
【００５１】
また、上記第２の実施形態においても、第１の膜としての多孔質シリコン層21は単層構造であっても良い。この場合、イオン注入工程は、図２７に示すように、多孔質シリコン層21の表面からその途中に達する深さのアモルファスシリコン層21fが形成されるようにして行っても良い。その後、図２８に示すように絶縁膜11を形成し、図２９に示すようにシリコン基板10を張り合わせる。引き続き、図３０に示すように、多孔質シリコン層21を２つの多孔質シリコン層21g、21hに割り、その後、多孔質シリコン層21gを単結晶シリコン層22から分離しても良い。
【００５２】
以上のように、第１の膜21としては、容易に分離可能な多層膜や、２層に分割可能な単層膜等が使用できる。すなわち第１の膜21は、シリコン基板20をシリコン基板10側から分離するためのものであり、分離膜(separator)とも呼ぶべきものである。従って、上記実施形態のように、２つに割ること等によってシリコン基板10を除去できるものであれば良く、上記実施形態で用いた多孔質の単結晶シリコンは一例に過ぎない。すなわち、多孔質シリコンだけでなく、シリコン以外の半導体材料や、場合によっては金属材料や絶縁材料を用いることも可能である。
【００５３】
更に、図１５において説明したシリコン原子のイオン注入工程であるが、シリコン原子を注入するのは、多孔質シリコン層21bをアモルファス化するためである。従って、同様の効果が得られるものであれば、注入される原子は必ずしもシリコンに限られず、例えばゲルマニウム等を使用できる。
【００５４】
なお、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。
【００５５】
【発明の効果】
以上説明したように、この発明によれば、シリコン活性層の膜厚を高精度に制御できる半導体装置の製造方法を提供出来る。
【図面の簡単な説明】
【図１】この発明の第１の実施形態に係る半導体装置の断面図。
【図２】この発明の第１の実施形態に係る半導体装置の第１の製造工程の断面図。
【図３】この発明の第１の実施形態に係る半導体装置の第２の製造工程の断面図。
【図４】この発明の第１の実施形態に係る半導体装置の第３の製造工程の断面図。
【図５】この発明の第１の実施形態に係る半導体装置の第４の製造工程の断面図。
【図６】この発明の第１の実施形態に係る半導体装置の第５の製造工程の断面図。
【図７】この発明の第１の実施形態に係る半導体装置の第６の製造工程の断面図。
【図８】この発明の第１の実施形態に係る半導体装置の第７の製造工程の断面図。
【図９】この発明の第１の実施形態に係る半導体装置の第８の製造工程の断面図。
【図１０】この発明の第１の実施形態に係る半導体装置の第９の製造工程の断面図。
【図１１】この発明の第１の実施形態の変形例に係る半導体装置の第１の製造工程の断面図。
【図１２】この発明の第１の実施形態の変形例に係る半導体装置の第２の製造工程の断面図。
【図１３】この発明の第１の実施形態の変形例に係る半導体装置の第３の製造工程の断面図。
【図１４】この発明の第２の実施形態に係る半導体装置の断面図。
【図１５】この発明の第２の実施形態に係る半導体装置の第１の製造工程の断面図。
【図１６】この発明の第２の実施形態に係る半導体装置の第２の製造工程の断面図。
【図１７】この発明の第２の実施形態に係る半導体装置の第３の製造工程の断面図。
【図１８】この発明の第２の実施形態に係る半導体装置の第４の製造工程の断面図。
【図１９】この発明の第２の実施形態に係る半導体装置の第５の製造工程の断面図。
【図２０】この発明の第２の実施形態に係る半導体装置の第６の製造工程の断面図。
【図２１】この発明の第２の実施形態に係る半導体装置の第７の製造工程の断面図。
【図２２】この発明の第２の実施形態に係る半導体装置の第８の製造工程の断面図。
【図２３】この発明の第２の実施形態に係る半導体装置の第９の製造工程の断面図。
【図２４】この発明の実施形態の第１変形例に係る半導体装置の断面図。
【図２５】この発明の実施形態の第２変形例に係る半導体装置の製造工程の一部断面図。
【図２６】この発明の実施形態の第２変形例に係る半導体装置の製造工程の一部断面図。
【図２７】この発明の実施形態の第３変形例に係る半導体装置の製造工程の一部断面図。
【図２８】この発明の実施形態の第３変形例に係る半導体装置の製造工程の一部断面図。
【図２９】この発明の実施形態の第３変形例に係る半導体装置の製造工程の一部断面図。
【図３０】この発明の実施形態の第３変形例に係る半導体装置の製造工程の一部断面図。
【図３１】従来の半導体装置の製造工程を順次示す断面図であり、（ａ）乃至（ｆ）図は第１乃至第６の製造工程の断面図。
【符号の説明】
10、20、100、150…シリコン基板
11、19、26、27、140、190…絶縁膜
12、130…バックゲート電極
13、120…バックゲート絶縁膜
14、110…素子分離領域
15、160…シリコン活性層
16、25、200…ソース・ドレイン領域
17、170…フロントゲート絶縁膜
18、180…フロントゲート電極
21、21a、21b、21d、21e、21g、21h…多孔質シリコン層
21c、21f…アモルファスシリコン層
22…単結晶シリコン層
23、28…多結晶シリコン層
24…レジスト
29…金属シリサイド層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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