(57)【特許請求の範囲】
【請求項１】
該当する階調画素データが印加される複数の信号線、設定された順序で走査信号が印加される複数の走査線、及び前記各信号線と前記各走査線との交差箇所に設けられた複数の画素を有する表示パネルと、
画像入力信号に基づいて前記階調画素データを前記各信号線に印加する信号線ドライバと、
前記走査信号を前記各走査線に印加する走査線ドライバとを備えてなる画像表示装置であって、
前記各画素は、
第１のドレイン電極、第１のソース電極、及び第１のゲート電極を有する選択トランジスタと、
第２のドレイン電極、第２のソース電極、及び第２のゲート電極を有する駆動トランジスタと、
前記第２のゲート電極と前記第２のソース電極との間の電圧を保持する保持コンデンサと、
第１の電極及び第２の電極を有する画素表示素子とから構成され、
前記選択トランジスタは、
前記第１のドレイン電極／第１のソース電極が前記信号線に接続され、前記第１のソース電極／第１のドレイン電極が前記駆動トランジスタの前記第２のゲート電極に接続され、前記第１のゲート電極が前記走査線に接続され、前記走査信号に基づいて前記信号線と前記第２のゲート電極との間の導通状態をオン／オフ制御し、
前記駆動トランジスタは、
前記第２のドレイン電極に第１の電源電圧が印加され、前記第２のソース電極が前記画素表示素子の前記第１の電極に接続され、前記保持コンデンサが保持する電圧に基づいて制御される出力電流を前記第２のソース電極から前記第１の電極へ流し、
前記画素表示素子は、
前記第２の電極に第２の電源電圧が印加され、前記駆動トランジスタの前記出力電流に基づいた階調の画素を表示する構成とされ、
前記選択トランジスタをオン状態にすることにより、前記信号線から前記保持コンデンサへ前記階調画素データを書き込み、前記保持コンデンサに書き込まれた前記階調画素データの電荷を前記駆動トランジスタを介して一定時間放電し、この後、前記駆動トランジスタの前記第２のゲート電極をフローティングにすることにより前記保持コンデンサに蓄積された前記階調画素データの電荷を保持する制御手段が設けられていることを特徴とする画像表示装置。
【請求項２】
該当する階調画素データが印加される複数の信号線、走査信号が印加される複数の走査線、リセット信号が印加される複数のリセット信号線、及び前記各信号線と前記各走査線との交差箇所に設けられた複数の画素を有する表示パネルと、
画像入力信号に基づいて前記階調画素データを前記各信号線に印加する信号線ドライバと、
前記走査信号を前記各走査線に印加する走査線ドライバと、
前記リセット信号を前記各リセット信号線に印加するリセット信号線ドライバとを備えてなる画像表示装置であって、
前記各画素は、
第１のドレイン電極、第１のソース電極、及び第１のゲート電極を有する選択トランジスタと、
第２のドレイン電極、第２のソース電極、及び第２のゲート電極を有する駆動トランジスタと、
第３のドレイン電極、第３のソース電極、及び第３のゲート電極を有するリセットトランジスタと、
前記第２のゲート電極と前記第２のソース電極との間の電圧を保持する保持コンデンサと、
第１の電極及び第２の電極を有すると共に前記第１の電極と前記第２の電極との間に寄生容量を有する画素表示素子とから構成され、
前記選択トランジスタは、
前記第１のドレイン電極／第１のソース電極が前記信号線に接続され、前記第１のソース電極／第１のドレイン電極が前記駆動トランジスタの前記第２のゲート電極に接続され、前記第１のゲート電極が前記走査線に接続され、前記走査信号に基づいて前記信号線と前記第２のゲート電極との間の導通状態をオン／オフ制御し、
前記駆動トランジスタは、
前記第２のドレイン電極に第１の電源電圧が印加され、前記第２のソース電極が前記画素表示素子の前記第１の電極に接続され、前記保持コンデンサが保持する電圧に基づいて制御される出力電流を前記第２のソース電極から前記第１の電極へ流し、
前記リセットトランジスタは、
前記第３のドレイン電極／第３のソース電極が前記第２のソース電極に接続され、前記第３のソース電極／第３のドレイン電極に第２の電源電圧が印加され、前記第３のゲート電極が前記リセット信号線に接続され、前記リセット信号に基づいて前記第２のソース電極と前記第２の電源電圧との間の導通状態をオン／オフ制御し、
前記画素表示素子は、
前記第２の電極に前記第２の電源電圧が印加され、前記駆動トランジスタの前記出力電流に基づいた階調の画素を表示する構成とされ、
前記リセットトランジスタをオン状態にすることにより、前記保持コンデンサ及び寄生容量を放電させ、この後、前記選択トランジスタをオン状態にすることにより、前記信号線から前記保持コンデンサへ前記階調画素データを書き込み、前記保持コンデンサに書き込まれた前記階調画素データの電荷を前記駆動トランジスタを介して一定時間放電し、前記選択トランジスタをオフ状態にすることにより、前記駆動トランジスタの前記第２のゲート電極をフローティングにして前記保持コンデンサに蓄積された階調画素データの電荷を保持する制御手段が設けられていることを特徴とする画像表示装置。
【請求項３】
該当する階調画素データが印加される複数の信号線、走査信号が印加される複数の走査線、リセット信号が印加される複数のリセット信号線、及び前記各信号線と前記各走査線との交差箇所に設けられた複数の画素を有する表示パネルと、
画像入力信号に基づいて前記階調画素データを前記各信号線に印加する信号線ドライバと、
前記走査信号を前記各走査線に印加する走査線ドライバと、
前記リセット信号を前記各リセット信号線に印加するリセット信号線ドライバとを備えてなる画像表示装置であって、
前記各画素は、
第１のドレイン電極、第１のソース電極、及び第１のゲート電極を有する選択トランジスタと、
第２のドレイン電極、第２のソース電極、及び第２のゲート電極を有する駆動トランジスタと、
第３のドレイン電極、第３のソース電極、及び第３のゲート電極を有するリセットトランジスタと、
前記第２のゲート電極と前記第２のソース電極との間の電圧を保持する保持コンデンサと、
第１の電極及び第２の電極を有すると共に前記第１の電極と前記第２の電極との間に寄生容量を有する画素表示素子とから構成され、
前記選択トランジスタは、
前記第１のドレイン電極／第１のソース電極が前記信号線に接続され、前記第１のソース電極／第１のドレイン電極が前記駆動トランジスタの前記第２のゲート電極に接続され、前記第１のゲート電極が前記走査線に接続され、前記走査信号に基づいて前記信号線と前記第２のゲート電極との間の導通状態をオン／オフ制御し、
前記駆動トランジスタは、
前記第２のドレイン電極に第１の電源電圧が印加され、前記第２のソース電極が前記画素表示素子の前記第１の電極に接続され、前記保持コンデンサが保持する電圧に基づいて制御される出力電流を前記第２のソース電極から前記第１の電極へ流し、
前記リセットトランジスタは、
前記第３のドレイン電極／第３のソース電極が前記第２のゲート電極に接続され、前記第３のソース電極／第３のドレイン電極に第２の電源電圧が印加され、前記第３のゲート電極が前記リセット信号線に接続され、前記リセット信号に基づいて前記第２のゲート電極と前記第２の電源電圧との間の導通状態をオン／オフ制御し、
前記画素表示素子は、
前記第２の電極に前記第２の電源電圧が印加され、前記駆動トランジスタの前記出力電流に基づいた階調の画素を表示する構成とされ、
前記リセットトランジスタをオン状態にすることにより、前記保持コンデンサ及び寄生容量を放電させ、この後、前記選択トランジスタをオン状態にすることにより、前記信号線から前記保持コンデンサへ前記階調画素データを書き込み、前記保持コンデンサに書き込まれた前記階調画素データの電荷を前記駆動トランジスタを介して一定時間放電し、前記選択トランジスタをオフ状態にすることにより、前記駆動トランジスタの前記第２のゲート電極をフローティングにして前記保持コンデンサに蓄積された階調画素データの電荷を保持する制御手段が設けられていることを特徴とする画像表示装置。
【請求項４】
該当する階調画素データが印加される複数の信号線、走査信号が印加される複数の走査線、及び前記各信号線と前記各走査線との交差箇所に設けられた複数の画素を有する表示パネルと、
画像入力信号に基づいて前記階調画素データを前記各信号線に印加する信号線ドライバと、
前記走査信号を前記各走査線に印加する走査線ドライバとを備えてなる画像表示装置であって、
前記各画素は、
第１のドレイン電極、第１のソース電極、及び第１のゲート電極を有する選択トランジスタと、
第２のドレイン電極、第２のソース電極、及び第２のゲート電極を有する駆動トランジスタと、
前記第２のゲート電極と前記第２のソース電極との間の電圧を保持する保持コンデンサと、
第１の電極及び第２の電極を有すると共に前記第１の電極と前記第２の電極との間に寄生容量を有する画素表示素子とから構成され、
前記選択トランジスタは、
前記第１のドレイン電極／第１のソース電極が前記信号線に接続され、前記第１のソース電極／第１のドレイン電極が前記駆動トランジスタの前記第２のゲート電極に接続され、前記第１のゲート電極が前記走査線に接続され、前記走査信号に基づいて前記信号線と前記第２のゲート電極との間の導通状態をオン／オフ制御し、
前記駆動トランジスタは、
前記第２のドレイン電極に第１の電源電圧が印加され、前記第２のソース電極が前記画素表示素子の前記第１の電極に接続され、前記保持コンデンサが保持する電圧に基づいて制御される出力電流を前記第２のソース電極から前記第１の電極へ流し、
前記画素表示素子は、
前記第２の電極に前記第２の電源電圧が印加され、前記駆動トランジスタの前記出力電流に基づいた階調の画素を表示する構成とされ、
前記選択トランジスタをオン状態にすると共に前記信号線からリセット信号電圧を入力することにより、前記保持コンデンサ及び寄生容量を放電させ、この後、前記選択トランジスタをオン状態にすることにより、前記信号線から前記保持コンデンサへ前記階調画素データを書き込み、前記保持コンデンサに書き込まれた前記階調画素データの電荷を前記駆動トランジスタを介して一定時間放電し、前記選択トランジスタをオフ状態にすることにより、前記駆動トランジスタの前記第２のゲート電極をフローティングにして前記保持コンデンサに蓄積された前記階調画素データの電荷を保持する制御手段が設けられていることを特徴とする画像表示装置。
【請求項５】
該当する階調画素データが印加される複数の信号線、走査信号が印加される複数の走査線、及び前記各信号線と前記各走査線との交差箇所に設けられた複数の画素を有する表示パネルと、
画像入力信号に基づいて前記階調画素データを前記各信号線に印加する信号線ドライバと、
前記走査信号を前記各走査線に印加する走査線ドライバと、
第１の電源電圧及び第２の電源電圧を前記表示パネルへ供給する電源供給回路とを備えてなる画像表示装置であって、
前記各画素は、
第１のドレイン電極、第１のソース電極、及び第１のゲート電極を有する選択トランジスタと、
第２のドレイン電極、第２のソース電極、及び第２のゲート電極を有する駆動トランジスタと、
前記第２のゲート電極と前記第２のソース電極との間の電圧を保持する保持コンデンサと、
第１の電極及び第２の電極を有すると共に前記第１の電極と前記第２の電極との間に寄生容量を有する画素表示素子とから構成され、
前記選択トランジスタは、
前記第１のドレイン電極／第１のソース電極が前記信号線に接続され、前記第１のソース電極／第１のドレイン電極が前記駆動トランジスタの前記第２のゲート電極に接続され、前記第１のゲート電極が前記走査線に接続され、前記走査信号に基づいて前記信号線と前記第２のゲート電極との間の導通状態をオン／オフ制御し、
前記駆動トランジスタは、
前記第２のドレイン電極に第１の電源電圧が印加され、前記第２のソース電極が前記画素表示素子の前記第１の電極に接続され、前記保持コンデンサが保持する電圧に基づいて制御される出力電流を前記第２のソース電極から前記第１の電極へ流し、
前記画素表示素子は、
前記第２の電極に前記第２の電源電圧が印加され、前記駆動トランジスタの前記出力電流に基づいた階調の画素を表示する構成とされ、
前記第１の電源電圧をリセット信号電圧とすることにより、前記保持コンデンサ及び寄生容量を放電させ、この後、前記選択トランジスタをオン状態にすることにより、前記信号線から前記保持コンデンサへ前記階調画素データを書き込み、前記保持コンデンサに書き込まれた前記階調画素データの電荷を前記駆動トランジスタを介して一定時間放電し、前記選択トランジスタをオフ状態にすることにより、前記駆動トランジスタの前記第２のゲート電極をフローティングにして前記保持コンデンサに蓄積された前記階調画素データの電荷を保持する制御手段が設けられていることを特徴とする画像表示装置。
【請求項６】
該当する階調画素データが印加される複数の信号線、走査信号が印加される複数の走査線、制御線駆動信号が印加される複数の制御線、及び前記各信号線と前記各走査線との交差箇所に設けられた複数の画素を有する表示パネルと、
画像入力信号に基づいて前記階調画素データを前記各信号線に印加する信号線ドライバと、
前記走査信号を前記各走査線に印加する走査線ドライバと、
前記制御線駆動信号を前記各制御線に印加する制御線ドライバとを備えてなる画像表示装置であって、
前記各画素は、
第１のドレイン電極、第１のソース電極、及び第１のゲート電極を有する選択トランジスタと、
第２のドレイン電極、第２のソース電極、及び第２のゲート電極を有する駆動トランジスタと、
前記第２のゲート電極と前記第２のソース電極との間の電圧を保持する保持コンデンサと、
第３のドレイン電極、第３のソース電極、及び第３のゲート電極を有する制御トランジスタと、
第１の電極及び第２の電極を有すると共に前記第１の電極と前記第２の電極との間に寄生容量を有する画素表示素子とから構成され、
前記選択トランジスタは、
前記第１のドレイン電極／第１のソース電極が前記信号線に接続され、前記第１のソース電極／第１のドレイン電極が前記駆動トランジスタの前記第２のゲート電極に接続され、前記第１のゲート電極が前記走査線に接続され、前記走査信号に基づいて前記信号線と前記第２のゲート電極との間の導通状態をオン／オフ制御し、
前記駆動トランジスタは、
前記第２のソース電極に第１の電源電圧が印加され、前記保持コンデンサが保持する電圧に基づいて制御される出力電流を前記第２のドレイン電極から前記画素表示素子の前記第１の電極へ流し、
前記制御トランジスタは、
前記第３のドレイン電極／第３のソース電極が前記第２のゲート電極に接続され、前記第３のソース電極／第３のドレイン電極が前記第２のドレイン電極に接続され、前記第３のゲート電極が前記制御線に接続され、前記制御線駆動信号に基づいて前記第２のゲート電極と前記第２のドレイン電極との間の導通状態をオン／オフ制御し、
前記画素表示素子は、
前記第２の電極に第２の電源電圧が印加され、前記駆動トランジスタの前記出力電流に基づいた階調の画素を表示する構成とされ、
前記選択トランジスタをオン状態とし、かつ前記制御トランジスタをオフ状態とすることにより、前記信号線から前記保持コンデンサへ前記階調画素データを書き込み、前記選択トランジスタをオフ状態とし、かつ前記制御トランジスタをオン状態とすることにより、前記保持コンデンサに書き込まれた前記階調画素データの電荷を前記駆動トランジスタを介して一定時間放電し、この後、前記制御トランジスタをオフ状態にすることにより、前記駆動トランジスタの前記第２のゲート電極をフローティングにして前記保持コンデンサに蓄積された前記階調画素データの電荷を保持する制御手段が設けられていることを特徴とする画像表示装置。
【請求項７】
該当する階調画素データが印加される複数の信号線、走査信号が印加される複数の走査線、制御線駆動信号が印加される複数の制御線、及び前記各信号線と前記各走査線との交差箇所に設けられた複数の画素を有する表示パネルと、
画像入力信号に基づいて前記階調画素データを前記各信号線に印加する信号線ドライバと、
前記走査信号を前記各走査線に印加する走査線ドライバと、
前記制御線駆動信号を前記各制御線に印加する制御線ドライバとを備えてなる画像表示装置であって、
前記各画素は、
第１のドレイン電極、第１のソース電極、及び第１のゲート電極を有する選択トランジスタと、
第２のドレイン電極、第２のソース電極、及び第２のゲート電極を有する駆動トランジスタと、
前記第２のゲート電極と前記第２のソース電極との間の電圧を保持する保持コンデンサと、
第３のドレイン電極、第３のソース電極、及び第３のゲート電極を有する制御トランジスタと、
第１の電極及び第２の電極を有すると共に前記第１の電極と前記第２の電極との間に寄生容量を有する画素表示素子とから構成され、
前記選択トランジスタは、
前記第１のドレイン電極／第１のソース電極が前記信号線に接続され、前記第１のソース電極／第１のドレイン電極が前記駆動トランジスタの前記第２のゲート電極に接続され、前記第１のゲート電極が前記走査線に接続され、前記走査信号に基づいて前記信号線と前記第２のゲート電極との間の導通状態をオン／オフ制御し、
前記駆動トランジスタは、
前記第２のソース電極に第１の電源電圧が印加され、前記保持コンデンサが保持する電圧に基づいて制御される出力電流を前記第２のドレイン電極から前記画素表示素子の前記第１の電極へ流し、
前記制御トランジスタは、
前記第３のドレイン電極／第３のソース電極が前記第２のゲート電極に接続され、前記第３のソース電極／第３のドレイン電極が前記第２のドレイン電極に接続され、前記第３のゲート電極が前記制御線に接続され、前記制御線駆動信号に基づいて前記第２のゲート電極と前記第２のドレイン電極との間の導通状態をオン／オフ制御し、
前記画素表示素子は、
前記第２の電極に第２の電源電圧が印加され、前記駆動トランジスタの前記出力電流に基づいた階調の画素を表示する構成とされ、
前記選択トランジスタをオン状態とし、かつ前記制御トランジスタをオン状態とすることにより、前記信号線から前記保持コンデンサへ前記階調画素データを書き込み、前記選択トランジスタをオフ状態とし、かつ前記制御トランジスタをオン状態とすることにより、前記保持コンデンサに書き込まれた前記階調画素データの電荷を前記駆動トランジスタを介して一定時間放電し、この後、前記制御トランジスタをオフ状態にすることにより、前記駆動トランジスタの前記第２のゲート電極をフローティングにして前記保持コンデンサに蓄積された前記階調画素データの電荷を保持する制御手段が設けられていることを特徴とする画像表示装置。
【請求項８】
該当する階調画素データが印加される複数の信号線、走査信号が印加される複数の走査線、制御線駆動信号が印加される複数の制御線、及び前記各信号線と前記各走査線との交差箇所に設けられた複数の画素を有する表示パネルと、
画像入力信号に基づいて前記階調画素データを前記各信号線に印加する信号線ドライバと、
前記走査信号を前記各走査線に印加する走査線ドライバと、
前記制御線駆動信号を前記各制御線に印加する制御線ドライバとを備えてなる画像表示装置であって、
前記各画素は、
第１のドレイン電極、第１のソース電極、及び第１のゲート電極を有する選択トランジスタと、
第２のドレイン電極、第２のソース電極、及び第２のゲート電極を有する駆動トランジスタと、
前記第２のゲート電極と前記第２のソース電極との間の電圧を保持する保持コンデンサと、
第３のドレイン電極、第３のソース電極、及び第３のゲート電極を有する制御トランジスタと、
第１の電極及び第２の電極を有すると共に前記第１の電極と前記第２の電極との間に寄生容量を有する画素表示素子とから構成され、
前記選択トランジスタは、
前記第１のドレイン電極／第１のソース電極が前記信号線に接続され、前記第１のソース電極／第１のドレイン電極が前記駆動トランジスタの前記第２のドレイン電極に接続され、前記第１のゲート電極が前記走査線に接続され、前記走査信号に基づいて前記信号線と前記第２のドレイン電極との間の導通状態をオン／オフ制御し、
前記駆動トランジスタは、
前記第２のソース電極に第１の電源電圧が印加され、前記保持コンデンサが保持する電圧に基づいて制御される出力電流を前記第２のドレイン電極から前記画素表示素子の前記第１の電極へ流し、
前記制御トランジスタは、
前記第３のドレイン電極／第３のソース電極が前記第２のゲート電極に接続され、前記第３のソース電極／第３のドレイン電極が前記第２のドレイン電極に接続され、前記第３のゲート電極が前記制御線に接続され、前記制御線駆動信号に基づいて前記第２のゲート電極と前記第２のドレイン電極との間の導通状態をオン／オフ制御し、
前記画素表示素子は、
前記第２の電極に第２の電源電圧が印加され、前記駆動トランジスタの前記出力電流に基づいた階調の画素を表示する構成とされ、
前記選択トランジスタをオン状態とし、かつ前記制御トランジスタをオン状態とすることにより、前記信号線から前記保持コンデンサへ前記階調画素データを書き込み、前記選択トランジスタをオフ状態とし、かつ前記制御トランジスタをオン状態とすることにより、前記保持コンデンサに書き込まれた前記階調画素データの電荷を前記駆動トランジスタを介して一定時間放電し、この後、前記制御トランジスタをオフ状態にすることにより、前記駆動トランジスタの前記第２のゲート電極をフローティングにして前記保持コンデンサに蓄積された前記階調画素データの電荷を保持する制御手段が設けられていることを特徴とする画像表示装置。
【請求項９】
該当する階調画素データが印加される複数の信号線、走査信号が印加される複数の走査線、制御線駆動信号が印加される複数の制御線、及び前記各信号線と前記各走査線との交差箇所に設けられた複数の画素を有する表示パネルと、
画像入力信号に基づいて前記階調画素データを前記各信号線に印加する信号線ドライバと、
前記走査信号を前記各走査線に印加する走査線ドライバと、
前記制御線駆動信号を前記各制御線に印加する制御線ドライバとを備えてなる画像表示装置であって、
前記各画素は、
第１のドレイン電極、第１のソース電極、及び第１のゲート電極を有する選択トランジスタと、
第２のドレイン電極、第２のソース電極、及び第２のゲート電極を有する出力駆動トランジスタと、
前記第２のゲート電極と前記第２のソース電極との間の電圧を保持する保持コンデンサと、
第３のドレイン電極、第３のソース電極、及び第３のゲート電極を有する制御トランジスタと、
第４のドレイン電極、第４のソース電極、及び第４のゲート電極を有する入力駆動トランジスタと、
第１の電極及び第２の電極を有すると共に前記第１の電極と前記第２の電極との間に寄生容量を有する画素表示素子とから構成され、
前記選択トランジスタは、
前記第１のドレイン電極／第１のソース電極が前記信号線に接続され、前記第１のソース電極／第１のドレイン電極が前記制御トランジスタの前記第３のドレイン電極／第３のソース電極に接続され、前記第１のゲート電極が前記走査線に接続され、前記走査信号に基づいて前記信号線と前記第３のドレイン電極／第３のソース電極との間の導通状態をオン／オフ制御し、
前記出力駆動トランジスタは、
前記第２のソース電極に第１の電源電圧が印加され、前記保持コンデンサが保持する電圧に基づいて制御される第１の出力電流を前記第２のドレイン電極から前記画素表示素子の前記第１の電極へ流し、
前記制御トランジスタは、
前記第３のドレイン電極／第３のソース電極が前記第１のソース電極／第１のドレイン電極に接続され、前記第３のソース電極／第３のドレイン電極が前記第２のゲート電極に接続され、前記第３のゲート電極が前記制御線に接続され、前記制御線駆動信号に基づいて前記第１のソース電極／第１のドレイン電極と前記第２のゲート電極との間の導通状態をオン／オフ制御し、
前記入力駆動トランジスタは、
前記第４のソース電極に第１の電源電圧が印加され、前記第４のドレイン電極が前記第１のソース電極／第１のドレイン電極に接続され、前記第４のゲート電極が前記第２のゲート電極に接続され、前記第４のソース電極と前記第４のゲート電極との間の電圧に基づいて制御される第２の出力電流を前記第４のソース電極から前記第４のドレイン電極へ流し、
前記画素表示素子は、
前記第２の電極に第２の電源電圧が印加され、前記出力駆動トランジスタの前記第１の出力電流に基づいた階調の画素を表示する構成とされ、
前記選択トランジスタをオン状態とし、かつ前記制御トランジスタをオン状態とすることにより、前記信号線から前記保持コンデンサへ前記階調画素データを書き込み、前記選択トランジスタをオフ状態とし、かつ前記制御トランジスタをオン状態とすることにより、前記保持コンデンサに書き込まれた前記階調画素データの電荷を前記入力駆動トランジスタを介して一定時間放電し、この後、前記制御トランジスタをオフ状態にすることにより、前記出力駆動トランジスタの前記第２のゲート電極をフローティングにして前記保持コンデンサに蓄積された前記階調画素データの電荷を保持する制御手段が設けられていることを特徴とする画像表示装置。
【請求項１０】
該当する階調画素データが印加される複数の信号線、走査信号が印加される複数の走査線、制御線駆動信号が印加される複数の制御線、及び前記各信号線と前記各走査線との交差箇所に設けられた複数の画素を有する表示パネルと、
画像入力信号に基づいて前記階調画素データを前記各信号線に印加する信号線ドライバと、
前記走査信号を前記各走査線に印加する走査線ドライバと、
前記制御線駆動信号を前記各制御線に印加する制御線ドライバとを備えてなる画像表示装置であって、
前記各画素は、
第１のドレイン電極、第１のソース電極、及び第１のゲート電極を有する選択トランジスタと、
第２のドレイン電極、第２のソース電極、及び第２のゲート電極を有する出力駆動トランジスタと、
前記第２のゲート電極と前記第２のソース電極との間の電圧を保持する保持コンデンサと、
第３のドレイン電極、第３のソース電極、及び第３のゲート電極を有する制御トランジスタと、
第４のドレイン電極、第４のソース電極、及び第４のゲート電極を有する入力駆動トランジスタと、
第１の電極及び第２の電極を有すると共に前記第１の電極と前記第２の電極との間に寄生容量を有する画素表示素子とから構成され、
前記選択トランジスタは、
前記第１のドレイン電極／第１のソース電極が前記信号線に接続され、前記第１のソース電極／第１のドレイン電極が前記制御トランジスタの前記第３のドレイン電極／第３のソース電極に接続され、前記第１のゲート電極が前記走査線に接続され、前記走査信号に基づいて前記信号線と前記第３のドレイン電極／第３のソース電極との間の導通状態をオン／オフ制御し、
前記出力駆動トランジスタは、
前記第２のソース電極に第１の電源電圧が印加され、前記保持コンデンサが保持する電圧に基づいて制御される第１の出力電流を前記第２のドレイン電極から前記画素表示素子の前記第１の電極へ流し、
前記制御トランジスタは、
前記第３のドレイン電極／第３のソース電極が前記第１のソース電極／第１のドレイン電極に接続されると共に前記第４のゲート電極に接続され、前記第３のソース電極／第３のドレイン電極が前記第２のゲート電極に接続され、前記第３のゲート電極が前記制御線に接続され、前記制御線駆動信号に基づいて前記第１のソース電極／第１のドレイン電極と前記第２のゲート電極との間の導通状態をオン／オフ制御し、
前記入力駆動トランジスタは、
前記第４のソース電極に第１の電源電圧が印加され、前記第４のドレイン電極が前記第１のソース電極／第１のドレイン電極に接続され、前記第４のゲート電極が前記第４のドレイン電極に接続され、前記第４のソース電極と前記第４のゲート電極との間の電圧に基づいて制御される第２の出力電流を前記第４のソース電極から前記第４のドレイン電極へ流し、
前記画素表示素子は、
前記第２の電極に第２の電源電圧が印加され、前記出力駆動トランジスタの前記第１の出力電流に基づいた階調の画素を表示する構成とされ、
前記選択トランジスタをオン状態とし、かつ前記制御トランジスタをオン状態とすることにより、前記信号線から前記保持コンデンサへ前記階調画素データを書き込み、前記選択トランジスタをオフ状態とし、かつ前記制御トランジスタをオン状態とすることにより、前記保持コンデンサに書き込まれた前記階調画素データの電荷を前記入力駆動トランジスタを介して一定時間放電し、この後、前記制御トランジスタをオフ状態にすることにより、前記出力駆動トランジスタの前記第２のゲート電極をフローティングにして前記保持コンデンサに蓄積された前記階調画素データの電荷を保持する制御手段が設けられていることを特徴とする画像表示装置。
【請求項１１】
前記画素表示素子は、
有機ＥＬ（エレクトロ・ルミネセンス）で構成されていることを特徴とする請求項１乃至１０のいずれか１項記載の画像表示装置。
【請求項１２】
該当する階調画素データが印加される複数の信号線、設定された順序で走査信号が印加される複数の走査線、及び前記各信号線と前記各走査線との交差箇所に設けられた複数の画素を有する表示パネルと、
画像入力信号に基づいて前記階調画素データを前記各信号線に印加する信号線ドライバと、
前記走査信号を前記各走査線に印加する走査線ドライバとを備え、
前記各画素は、
第１のドレイン電極、第１のソース電極、及び第１のゲート電極を有する選択トランジスタと、
第２のドレイン電極、第２のソース電極、及び第２のゲート電極を有する駆動トランジスタと、
前記第２のゲート電極と前記第２のソース電極との間の電圧を保持する保持コンデンサと、
第１の電極及び第２の電極を有する画素表示素子とから構成され、
前記選択トランジスタは、
前記第１のドレイン電極／第１のソース電極が前記信号線に接続され、前記第１のソース電極／第１のドレイン電極が前記駆動トランジスタの前記第２のゲート電極に接続され、前記第１のゲート電極が前記走査線に接続され、前記走査信号に基づいて前記信号線と前記第２のゲート電極との間の導通状態をオン／オフ制御し、
前記駆動トランジスタは、
前記第２のドレイン電極に第１の電源電圧が印加され、前記第２のソース電極が前記画素表示素子の前記第１の電極に接続され、前記保持コンデンサが保持する電圧に基づいて制御される出力電流を前記第２のソース電極から前記第１の電極へ流し、
前記画素表示素子は、
前記第２の電極に第２の電源電圧が印加され、前記駆動トランジスタの前記出力電流に基づいた階調の画素を表示する構成とされる画像表示装置において、
前記選択トランジスタをオン状態にすることにより、前記信号線から前記保持コンデンサへ前記階調画素データを書き込む画素データ書込み処理と、
前記保持コンデンサに書き込まれた前記階調画素データの電荷を前記駆動トランジスタを介して一定時間放電する放電処理と、
前記放電処理の後、前記駆動トランジスタの前記第２のゲート電極をフローティングにすることにより前記保持コンデンサに蓄積された前記階調画素データの電荷を保持する画素データ保持処理とを行うことを特徴とする制御方法。
【請求項１３】
該当する階調画素データが印加される複数の信号線、走査信号が印加される複数の走査線、リセット信号が印加される複数のリセット信号線、及び前記各信号線と前記各走査線との交差箇所に設けられた複数の画素を有する表示パネルと、
画像入力信号に基づいて前記階調画素データを前記各信号線に印加する信号線ドライバと、
前記走査信号を前記各走査線に印加する走査線ドライバと、
前記リセット信号を前記各リセット信号線に印加するリセット信号線ドライバとを備え、
前記各画素は、
第１のドレイン電極、第１のソース電極、及び第１のゲート電極を有する選択トランジスタと、
第２のドレイン電極、第２のソース電極、及び第２のゲート電極を有する駆動トランジスタと、
第３のドレイン電極、第３のソース電極、及び第３のゲート電極を有するリセットトランジスタと、
前記第２のゲート電極と前記第２のソース電極との間の電圧を保持する保持コンデンサと、
第１の電極及び第２の電極を有すると共に前記第１の電極と前記第２の電極との間に寄生容量を有する画素表示素子とから構成され、
前記選択トランジスタは、
前記第１のドレイン電極／第１のソース電極が前記信号線に接続され、前記第１のソース電極／第１のドレイン電極が前記駆動トランジスタの前記第２のゲート電極に接続され、前記第１のゲート電極が前記走査線に接続され、前記走査信号に基づいて前記信号線と前記第２のゲート電極との間の導通状態をオン／オフ制御し、
前記駆動トランジスタは、
前記第２のドレイン電極に第１の電源電圧が印加され、前記第２のソース電極が前記画素表示素子の前記第１の電極に接続され、前記保持コンデンサが保持する電圧に基づいて制御される出力電流を前記第２のソース電極から前記第１の電極へ流し、
前記リセットトランジスタは、
前記第３のドレイン電極／第３のソース電極が前記第２のソース電極に接続され、前記第３のソース電極／第３のドレイン電極に第２の電源電圧が印加され、前記第３のゲート電極が前記リセット信号線に接続され、前記リセット信号に基づいて前記第２のソース電極と前記第２の電源電圧との間の導通状態をオン／オフ制御し、
前記画素表示素子は、
前記第２の電極に前記第２の電源電圧が印加され、前記駆動トランジスタの前記出力電流に基づいた階調の画素を表示する構成とされる画像表示装置において、
前記リセットトランジスタをオン状態にすることにより、前記保持コンデンサ及び寄生容量を放電させる第１の放電処理と、
前記第１の放電処理の後、前記選択トランジスタをオン状態にすることにより、前記信号線から前記保持コンデンサへ前記階調画素データを書き込む画素データ書込み処理と、
前記保持コンデンサに書き込まれた前記階調画素データの電荷を前記駆動トランジスタを介して一定時間放電する第２の放電処理と、
前記選択トランジスタをオフ状態にすることにより、前記駆動トランジスタの前記第２のゲート電極をフローティングにして前記保持コンデンサに蓄積された階調画素データの電荷を保持する画素データ保持処理とを行うことを特徴とする制御方法。
【請求項１４】
該当する階調画素データが印加される複数の信号線、走査信号が印加される複数の走査線、リセット信号が印加される複数のリセット信号線、及び前記各信号線と前記各走査線との交差箇所に設けられた複数の画素を有する表示パネルと、
画像入力信号に基づいて前記階調画素データを前記各信号線に印加する信号線ドライバと、
前記走査信号を前記各走査線に印加する走査線ドライバと、
前記リセット信号を前記各リセット信号線に印加するリセット信号線ドライバとを備え、
前記各画素は、
第１のドレイン電極、第１のソース電極、及び第１のゲート電極を有する選択トランジスタと、
第２のドレイン電極、第２のソース電極、及び第２のゲート電極を有する駆動トランジスタと、
第３のドレイン電極、第３のソース電極、及び第３のゲート電極を有するリセットトランジスタと、
前記第２のゲート電極と前記第２のソース電極との間の電圧を保持する保持コンデンサと、
第１の電極及び第２の電極を有すると共に前記第１の電極と前記第２の電極との間に寄生容量を有する画素表示素子とから構成され、
前記選択トランジスタは、
前記第１のドレイン電極／第１のソース電極が前記信号線に接続され、前記第１のソース電極／第１のドレイン電極が前記駆動トランジスタの前記第２のゲート電極に接続され、前記第１のゲート電極が前記走査線に接続され、前記走査信号に基づいて前記信号線と前記第２のゲート電極との間の導通状態をオン／オフ制御し、
前記駆動トランジスタは、
前記第２のドレイン電極に第１の電源電圧が印加され、前記第２のソース電極が前記画素表示素子の前記第１の電極に接続され、前記保持コンデンサが保持する電圧に基づいて制御される出力電流を前記第２のソース電極から前記第１の電極へ流し、
前記リセットトランジスタは、
前記第３のドレイン電極／第３のソース電極が前記第２のゲート電極に接続され、前記第３のソース電極／第３のドレイン電極に第２の電源電圧が印加され、前記第３のゲート電極が前記リセット信号線に接続され、前記リセット信号に基づいて前記第２のゲート電極と前記第２の電源電圧との間の導通状態をオン／オフ制御し、
前記画素表示素子は、
前記第２の電極に前記第２の電源電圧が印加され、前記駆動トランジスタの前記出力電流に基づいた階調の画素を表示する構成とされる画像表示装置において、
前記リセットトランジスタをオン状態にすることにより、前記保持コンデンサ及び寄生容量を放電させる第１の放電処理と、
前記第１の放電処理の後、前記選択トランジスタをオン状態にすることにより、前記信号線から前記保持コンデンサへ前記階調画素データを書き込む画素データ書込み処理と、
前記保持コンデンサに書き込まれた前記階調画素データの電荷を前記駆動トランジスタを介して一定時間放電する第２の放電処理と、
前記選択トランジスタをオフ状態にすることにより、前記駆動トランジスタの前記第２のゲート電極をフローティングにして前記保持コンデンサに蓄積された階調画素データの電荷を保持する画素データ保持処理とを行うことを特徴とする制御方法。
【請求項１５】
該当する階調画素データが印加される複数の信号線、走査信号が印加される複数の走査線、及び前記各信号線と前記各走査線との交差箇所に設けられた複数の画素を有する表示パネルと、
画像入力信号に基づいて前記階調画素データを前記各信号線に印加する信号線ドライバと、
前記走査信号を前記各走査線に印加する走査線ドライバとを備え、
前記各画素は、
第１のドレイン電極、第１のソース電極、及び第１のゲート電極を有する選択トランジスタと、
第２のドレイン電極、第２のソース電極、及び第２のゲート電極を有する駆動トランジスタと、
前記第２のゲート電極と前記第２のソース電極との間の電圧を保持する保持コンデンサと、
第１の電極及び第２の電極を有すると共に前記第１の電極と前記第２の電極との間に寄生容量を有する画素表示素子とから構成され、
前記選択トランジスタは、
前記第１のドレイン電極／第１のソース電極が前記信号線に接続され、前記第１のソース電極／第１のドレイン電極が前記駆動トランジスタの前記第２のゲート電極に接続され、前記第１のゲート電極が前記走査線に接続され、前記走査信号に基づいて前記信号線と前記第２のゲート電極との間の導通状態をオン／オフ制御し、
前記駆動トランジスタは、
前記第２のドレイン電極に第１の電源電圧が印加され、前記第２のソース電極が前記画素表示素子の前記第１の電極に接続され、前記保持コンデンサが保持する電圧に基づいて制御される出力電流を前記第２のソース電極から前記第１の電極へ流し、
前記画素表示素子は、
前記第２の電極に前記第２の電源電圧が印加され、前記駆動トランジスタの前記出力電流に基づいた階調の画素を表示する構成とされる画像表示装置において、
前記選択トランジスタをオン状態にすると共に前記信号線からリセット信号電圧を入力することにより、前記保持コンデンサ及び寄生容量を放電させる第１の放電処理と、
前記第１の放電処理の後、前記選択トランジスタをオン状態にすることにより、前記信号線から前記保持コンデンサへ前記階調画素データを書き込む画素データ書込み処理と、
前記保持コンデンサに書き込まれた前記階調画素データの電荷を前記駆動トランジスタを介して一定時間放電する第２の放電処理と、
前記選択トランジスタをオフ状態にすることにより、前記駆動トランジスタの前記第２のゲート電極をフローティングにして前記保持コンデンサに蓄積された前記階調画素データの電荷を保持する画素データ保持処理とを行うことを特徴とする制御方法。
【請求項１６】
該当する階調画素データが印加される複数の信号線、走査信号が印加される複数の走査線、及び前記各信号線と前記各走査線との交差箇所に設けられた複数の画素を有する表示パネルと、
画像入力信号に基づいて前記階調画素データを前記各信号線に印加する信号線ドライバと、
前記走査信号を前記各走査線に印加する走査線ドライバと、
第１の電源電圧及び第２の電源電圧を前記表示パネルへ供給する電源供給回路とを備え、
前記各画素は、
第１のドレイン電極、第１のソース電極、及び第１のゲート電極を有する選択トランジスタと、
第２のドレイン電極、第２のソース電極、及び第２のゲート電極を有する駆動トランジスタと、
前記第２のゲート電極と前記第２のソース電極との間の電圧を保持する保持コンデンサと、
第１の電極及び第２の電極を有すると共に前記第１の電極と前記第２の電極との間に寄生容量を有する画素表示素子とから構成され、
前記選択トランジスタは、
前記第１のドレイン電極／第１のソース電極が前記信号線に接続され、前記第１のソース電極／第１のドレイン電極が前記駆動トランジスタの前記第２のゲート電極に接続され、前記第１のゲート電極が前記走査線に接続され、前記走査信号に基づいて前記信号線と前記第２のゲート電極との間の導通状態をオン／オフ制御し、
前記駆動トランジスタは、
前記第２のドレイン電極に第１の電源電圧が印加され、前記第２のソース電極が前記画素表示素子の前記第１の電極に接続され、前記保持コンデンサが保持する電圧に基づいて制御される出力電流を前記第２のソース電極から前記第１の電極へ流し、
前記画素表示素子は、
前記第２の電極に前記第２の電源電圧が印加され、前記駆動トランジスタの前記出力電流に基づいた階調の画素を表示する構成とされる画像表示装置において、
前記第１の電源電圧をリセット信号電圧とすることにより、前記保持コンデンサ及び寄生容量を放電させる第１の放電処理と、
前記第１の放電処理の後、前記選択トランジスタをオン状態にすることにより、前記信号線から前記保持コンデンサへ前記階調画素データを書き込む画素データ書込み処理と、
前記保持コンデンサに書き込まれた前記階調画素データの電荷を前記駆動トランジスタを介して一定時間放電する第２の放電処理と、
前記選択トランジスタをオフ状態にすることにより、前記駆動トランジスタの前記第２のゲート電極をフローティングにして前記保持コンデンサに蓄積された前記階調画素データの電荷を保持する画素データ保持処理とを行うことを特徴とする制御方法。
【請求項１７】
該当する階調画素データが印加される複数の信号線、走査信号が印加される複数の走査線、制御線駆動信号が印加される複数の制御線、及び前記各信号線と前記各走査線との交差箇所に設けられた複数の画素を有する表示パネルと、
画像入力信号に基づいて前記階調画素データを前記各信号線に印加する信号線ドライバと、
前記走査信号を前記各走査線に印加する走査線ドライバと、
前記制御線駆動信号を前記各制御線に印加する制御線ドライバとを備え、
前記各画素は、
第１のドレイン電極、第１のソース電極、及び第１のゲート電極を有する選択トランジスタと、
第２のドレイン電極、第２のソース電極、及び第２のゲート電極を有する駆動トランジスタと、
前記第２のゲート電極と前記第２のソース電極との間の電圧を保持する保持コンデンサと、
第３のドレイン電極、第３のソース電極、及び第３のゲート電極を有する制御トランジスタと、
第１の電極及び第２の電極を有すると共に前記第１の電極と前記第２の電極との間に寄生容量を有する画素表示素子とから構成され、
前記選択トランジスタは、
前記第１のドレイン電極／第１のソース電極が前記信号線に接続され、前記第１のソース電極／第１のドレイン電極が前記駆動トランジスタの前記第２のゲート電極に接続され、前記第１のゲート電極が前記走査線に接続され、前記走査信号に基づいて前記信号線と前記第２のゲート電極との間の導通状態をオン／オフ制御し、
前記駆動トランジスタは、
前記第２のソース電極に第１の電源電圧が印加され、前記保持コンデンサが保持する電圧に基づいて制御される出力電流を前記第２のドレイン電極から前記画素表示素子の前記第１の電極へ流し、
前記制御トランジスタは、
前記第３のドレイン電極／第３のソース電極が前記第２のゲート電極に接続され、前記第３のソース電極／第３のドレイン電極が前記第２のドレイン電極に接続され、前記第３のゲート電極が前記制御線に接続され、前記制御線駆動信号に基づいて前記第２のゲート電極と前記第２のドレイン電極との間の導通状態をオン／オフ制御し、
前記画素表示素子は、
前記第２の電極に第２の電源電圧が印加され、前記駆動トランジスタの前記出力電流に基づいた階調の画素を表示する構成とされる画像表示装置において、
前記選択トランジスタをオン状態とし、かつ前記制御トランジスタをオフ状態とすることにより、前記信号線から前記保持コンデンサへ前記階調画素データを書き込む画素データ書込み処理と、
前記選択トランジスタをオフ状態とし、かつ前記制御トランジスタをオン状態とすることにより、前記保持コンデンサに書き込まれた前記階調画素データの電荷を前記駆動トランジスタを介して一定時間放電する放電処理と、
前記放電処理の後、前記制御トランジスタをオフ状態にすることにより、前記駆動トランジスタの前記第２のゲート電極をフローティングにして前記保持コンデンサに蓄積された前記階調画素データの電荷を保持する画素データ保持処理とを行うことを特徴とする制御方法。
【請求項１８】
該当する階調画素データが印加される複数の信号線、走査信号が印加される複数の走査線、制御線駆動信号が印加される複数の制御線、及び前記各信号線と前記各走査線との交差箇所に設けられた複数の画素を有する表示パネルと、
画像入力信号に基づいて前記階調画素データを前記各信号線に印加する信号線ドライバと、
前記走査信号を前記各走査線に印加する走査線ドライバと、
前記制御線駆動信号を前記各制御線に印加する制御線ドライバとを備え、
前記各画素は、
第１のドレイン電極、第１のソース電極、及び第１のゲート電極を有する選択トランジスタと、
第２のドレイン電極、第２のソース電極、及び第２のゲート電極を有する駆動トランジスタと、
前記第２のゲート電極と前記第２のソース電極との間の電圧を保持する保持コンデンサと、
第３のドレイン電極、第３のソース電極、及び第３のゲート電極を有する制御トランジスタと、
第１の電極及び第２の電極を有すると共に前記第１の電極と前記第２の電極との間に寄生容量を有する画素表示素子とから構成され、
前記選択トランジスタは、
前記第１のドレイン電極／第１のソース電極が前記信号線に接続され、前記第１のソース電極／第１のドレイン電極が前記駆動トランジスタの前記第２のゲート電極に接続され、前記第１のゲート電極が前記走査線に接続され、前記走査信号に基づいて前記信号線と前記第２のゲート電極との間の導通状態をオン／オフ制御し、
前記駆動トランジスタは、
前記第２のソース電極に第１の電源電圧が印加され、前記保持コンデンサが保持する電圧に基づいて制御される出力電流を前記第２のドレイン電極から前記画素表示素子の前記第１の電極へ流し、
前記制御トランジスタは、
前記第３のドレイン電極／第３のソース電極が前記第２のゲート電極に接続され、前記第３のソース電極／第３のドレイン電極が前記第２のドレイン電極に接続され、前記第３のゲート電極が前記制御線に接続され、前記制御線駆動信号に基づいて前記第２のゲート電極と前記第２のドレイン電極との間の導通状態をオン／オフ制御し、
前記画素表示素子は、
前記第２の電極に第２の電源電圧が印加され、前記駆動トランジスタの前記出力電流に基づいた階調の画素を表示する構成とされる画像表示装置において、
前記選択トランジスタをオン状態とし、かつ前記制御トランジスタをオン状態とすることにより、前記信号線から前記保持コンデンサへ前記階調画素データを書き込む画素データ書込み処理と、
前記選択トランジスタをオフ状態とし、かつ前記制御トランジスタをオン状態とすることにより、前記保持コンデンサに書き込まれた前記階調画素データの電荷を前記駆動トランジスタを介して一定時間放電する放電処理と、
前記放電処理の後、前記制御トランジスタをオフ状態にすることにより、前記駆動トランジスタの前記第２のゲート電極をフローティングにして前記保持コンデンサに蓄積された前記階調画素データの電荷を保持する画素データ保持処理とを行うことを特徴とする制御方法。
【請求項１９】
該当する階調画素データが印加される複数の信号線、走査信号が印加される複数の走査線、制御線駆動信号が印加される複数の制御線、及び前記各信号線と前記各走査線との交差箇所に設けられた複数の画素を有する表示パネルと、
画像入力信号に基づいて前記階調画素データを前記各信号線に印加する信号線ドライバと、
前記走査信号を前記各走査線に印加する走査線ドライバと、
前記制御線駆動信号を前記各制御線に印加する制御線ドライバとを備え、
前記各画素は、
第１のドレイン電極、第１のソース電極、及び第１のゲート電極を有する選択トランジスタと、
第２のドレイン電極、第２のソース電極、及び第２のゲート電極を有する駆動トランジスタと、
前記第２のゲート電極と前記第２のソース電極との間の電圧を保持する保持コンデンサと、
第３のドレイン電極、第３のソース電極、及び第３のゲート電極を有する制御トランジスタと、
第１の電極及び第２の電極を有すると共に前記第１の電極と前記第２の電極との間に寄生容量を有する画素表示素子とから構成され、
前記選択トランジスタは、
前記第１のドレイン電極／第１のソース電極が前記信号線に接続され、前記第１のソース電極／第１のドレイン電極が前記駆動トランジスタの前記第２のドレイン電極に接続され、前記第１のゲート電極が前記走査線に接続され、前記走査信号に基づいて前記信号線と前記第２のドレイン電極との間の導通状態をオン／オフ制御し、
前記駆動トランジスタは、
前記第２のソース電極に第１の電源電圧が印加され、前記保持コンデンサが保持する電圧に基づいて制御される出力電流を前記第２のドレイン電極から前記画素表示素子の前記第１の電極へ流し、
前記制御トランジスタは、
前記第３のドレイン電極／第３のソース電極が前記第２のゲート電極に接続され、前記第３のソース電極／第３のドレイン電極が前記第２のドレイン電極に接続され、前記第３のゲート電極が前記制御線に接続され、前記制御線駆動信号に基づいて前記第２のゲート電極と前記第２のドレイン電極との間の導通状態をオン／オフ制御し、
前記画素表示素子は、
前記第２の電極に第２の電源電圧が印加され、前記駆動トランジスタの前記出力電流に基づいた階調の画素を表示する構成とされる画像表示装置において、
前記選択トランジスタをオン状態とし、かつ前記制御トランジスタをオン状態とすることにより、前記信号線から前記保持コンデンサへ前記階調画素データを書き込む画素データ書込み処理と、
前記選択トランジスタをオフ状態とし、かつ前記制御トランジスタをオン状態とすることにより、前記保持コンデンサに書き込まれた前記階調画素データの電荷を前記駆動トランジスタを介して一定時間放電する放電処理と、
前記放電処理の後、前記制御トランジスタをオフ状態にすることにより、前記駆動トランジスタの前記第２のゲート電極をフローティングにして前記保持コンデンサに蓄積された前記階調画素データの電荷を保持する画素データ保持処理とを行うことを特徴とする制御方法。
【請求項２０】
該当する階調画素データが印加される複数の信号線、走査信号が印加される複数の走査線、制御線駆動信号が印加される複数の制御線、及び前記各信号線と前記各走査線との交差箇所に設けられた複数の画素を有する表示パネルと、
画像入力信号に基づいて前記階調画素データを前記各信号線に印加する信号線ドライバと、
前記走査信号を前記各走査線に印加する走査線ドライバと、
前記制御線駆動信号を前記各制御線に印加する制御線ドライバとを備え、
前記各画素は、
第１のドレイン電極、第１のソース電極、及び第１のゲート電極を有する選択トランジスタと、
第２のドレイン電極、第２のソース電極、及び第２のゲート電極を有する出力駆動トランジスタと、
前記第２のゲート電極と前記第２のソース電極との間の電圧を保持する保持コンデンサと、
第３のドレイン電極、第３のソース電極、及び第３のゲート電極を有する制御トランジスタと、
第４のドレイン電極、第４のソース電極、及び第４のゲート電極を有する入力駆動トランジスタと、
第１の電極及び第２の電極を有すると共に前記第１の電極と前記第２の電極との間に寄生容量を有する画素表示素子とから構成され、
前記選択トランジスタは、
前記第１のドレイン電極／第１のソース電極が前記信号線に接続され、前記第１のソース電極／第１のドレイン電極が前記制御トランジスタの前記第３のドレイン電極／第３のソース電極に接続され、前記第１のゲート電極が前記走査線に接続され、前記走査信号に基づいて前記信号線と前記第３のドレイン電極／第３のソース電極との間の導通状態をオン／オフ制御し、
前記出力駆動トランジスタは、
前記第２のソース電極に第１の電源電圧が印加され、前記保持コンデンサが保持する電圧に基づいて制御される第１の出力電流を前記第２のドレイン電極から前記画素表示素子の前記第１の電極へ流し、
前記制御トランジスタは、
前記第３のドレイン電極／第３のソース電極が前記第１のソース電極／第１のドレイン電極に接続され、前記第３のソース電極／第３のドレイン電極が前記第２のゲート電極に接続され、前記第３のゲート電極が前記制御線に接続され、前記制御線駆動信号に基づいて前記第１のソース電極／第１のドレイン電極と前記第２のゲート電極との間の導通状態をオン／オフ制御し、
前記入力駆動トランジスタは、
前記第４のソース電極に第１の電源電圧が印加され、前記第４のドレイン電極が前記第１のソース電極／第１のドレイン電極に接続され、前記第４のゲート電極が前記第２のゲート電極に接続され、前記第４のソース電極と前記第４のゲート電極との間の電圧に基づいて制御される第２の出力電流を前記第４のソース電極から前記第４のドレイン電極へ流し、
前記画素表示素子は、
前記第２の電極に第２の電源電圧が印加され、前記出力駆動トランジスタの前記第１の出力電流に基づいた階調の画素を表示する構成とされる画像表示装置において、
前記選択トランジスタをオン状態とし、かつ前記制御トランジスタをオン状態とすることにより、前記信号線から前記保持コンデンサへ前記階調画素データを書き込みむ画素データ書込み処理と、
前記選択トランジスタをオフ状態とし、かつ前記制御トランジスタをオン状態とすることにより、前記保持コンデンサに書き込まれた前記階調画素データの電荷を前記入力駆動トランジスタを介して一定時間放電する放電処理と、
前記放電処理の後、前記制御トランジスタをオフ状態にすることにより、前記出力駆動トランジスタの前記第２のゲート電極をフローティングにして前記保持コンデンサに蓄積された前記階調画素データの電荷を保持する画素データ保持処理とを行うことを特徴とする制御方法。
【請求項２１】
該当する階調画素データが印加される複数の信号線、走査信号が印加される複数の走査線、制御線駆動信号が印加される複数の制御線、及び前記各信号線と前記各走査線との交差箇所に設けられた複数の画素を有する表示パネルと、
画像入力信号に基づいて前記階調画素データを前記各信号線に印加する信号線ドライバと、
前記走査信号を前記各走査線に印加する走査線ドライバと、
前記制御線駆動信号を前記各制御線に印加する制御線ドライバとを備え、
前記各画素は、
第１のドレイン電極、第１のソース電極、及び第１のゲート電極を有する選択トランジスタと、
第２のドレイン電極、第２のソース電極、及び第２のゲート電極を有する出力駆動トランジスタと、
前記第２のゲート電極と前記第２のソース電極との間の電圧を保持する保持コンデンサと、
第３のドレイン電極、第３のソース電極、及び第３のゲート電極を有する制御トランジスタと、
第４のドレイン電極、第４のソース電極、及び第４のゲート電極を有する入力駆動トランジスタと、
第１の電極及び第２の電極を有すると共に前記第１の電極と前記第２の電極との間に寄生容量を有する画素表示素子とから構成され、
前記選択トランジスタは、
前記第１のドレイン電極／第１のソース電極が前記信号線に接続され、前記第１のソース電極／第１のドレイン電極が前記制御トランジスタの前記第３のドレイン電極／第３のソース電極に接続され、前記第１のゲート電極が前記走査線に接続され、前記走査信号に基づいて前記信号線と前記第３のドレイン電極／第３のソース電極との間の導通状態をオン／オフ制御し、
前記出力駆動トランジスタは、
前記第２のソース電極に第１の電源電圧が印加され、前記保持コンデンサが保持する電圧に基づいて制御される第１の出力電流を前記第２のドレイン電極から前記画素表示素子の前記第１の電極へ流し、
前記制御トランジスタは、
前記第３のドレイン電極／第３のソース電極が前記第１のソース電極／第１のドレイン電極に接続されると共に前記第４のゲート電極に接続され、前記第３のソース電極／第３のドレイン電極が前記第２のゲート電極に接続され、前記第３のゲート電極が前記制御線に接続され、前記制御線駆動信号に基づいて前記第１のソース電極／第１のドレイン電極と前記第２のゲート電極との間の導通状態をオン／オフ制御し、
前記入力駆動トランジスタは、
前記第４のソース電極に第１の電源電圧が印加され、前記第４のドレイン電極が前記第１のソース電極／第１のドレイン電極に接続され、前記第４のゲート電極が前記第４のドレイン電極に接続され、前記第４のソース電極と前記第４のゲート電極との間の電圧に基づいて制御される第２の出力電流を前記第４のソース電極から前記第４のドレイン電極へ流し、
前記画素表示素子は、
前記第２の電極に第２の電源電圧が印加され、前記出力駆動トランジスタの前記第１の出力電流に基づいた階調の画素を表示する構成とされる画像表示装置において、
前記選択トランジスタをオン状態とし、かつ前記制御トランジスタをオン状態とすることにより、前記信号線から前記保持コンデンサへ前記階調画素データを書き込みむ画素データ書込み処理と、
前記選択トランジスタをオフ状態とし、かつ前記制御トランジスタをオン状態とすることにより、前記保持コンデンサに書き込まれた前記階調画素データの電荷を前記入力駆動トランジスタを介して一定時間放電する放電処理と、
前記放電処理の後、前記制御トランジスタをオフ状態にすることにより、前記出力駆動トランジスタの前記第２のゲート電極をフローティングにして前記保持コンデンサに蓄積された前記階調画素データの電荷を保持する画素データ保持処理とを行うことを特徴とする制御方法。
【請求項２２】
前記画素表示素子は、
有機ＥＬ（エレクトロ・ルミネセンス）で構成されていることを特徴とする請求項１２乃至２１のいずれか１項記載の制御方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、画像表示装置及び該画像表示装置に用いられる制御方法に係り、例えば、有機ＥＬ（エレクトロ・ルミネセンス）ディスプレイなど、階調画素データに基づいて電流駆動される画素表示素子を用いた画像表示装置及び該画像表示装置に用いられる制御方法に関する。
【０００２】
【従来の技術】
有機ＥＬディスプレイなどのように、電流駆動される画素表示素子を用いた画像表示装置では、同画素表示素子を駆動するための駆動トランジスタが１画素毎に設けられている。そして、駆動トランジスタのゲート・ソース間に接続された保持コンデンサに階調画素データが書き込まれ、表示期間中保持される。この場合、保持コンデンサには、画素の表示輝度に対応した信号電荷が書き込まれ、この信号電荷に応じた電流が駆動トランジスタから画素表示素子に供給される。
【０００３】
この種の画像表示装置は、従来では例えば図３７に示すように、表示パネル１０と、制御回路２０と、信号線ドライバ３０と、走査線ドライバ４０とから構成されている。表示パネル１０は、例えば、有機ＥＬディスプレイなどで構成され、階調画素データＤが印加される複数の信号線Ｘ1 ，…，Ｘi ，…，Ｘn 、走査信号Ｖが印加される複数の走査線Ｙ1 ，…，Ｙj ，…，Ｙm 、及び各信号線Ｘ1 ，…，Ｘi ，…，Ｘn と各走査線Ｙ1 ，…，Ｙj ，…，Ｙm との交差箇所に設けられた複数の画素１０ij（ｉ＝１，２，…，ｎ、ｊ＝１，２，…，ｍ）を有し、これらの画素１０ijのうちの走査信号Ｖによって選択された走査線上の画素に階調画素データＤを供給することによって画像を表示する。
【０００４】
制御回路２０は、外部から供給される画像入力信号ＶＤを信号線ドライバ３０に供給するとともに、垂直走査信号ＰＶを走査線ドライバ４０に供給する。信号線ドライバ３０は、画像入力信号ＶＤに応じた階調画素データＤを各信号線Ｘ１，…，Ｘi ，…，Ｘｎに印加する。走査線ドライバ４０は、制御回路２から供給される垂直走査信号ＰＶに同期したタイミングで走査信号Ｖを順次生成し、表示パネル１０の対応する走査線Ｙ１，…，Ｙj ，…，Ｙｍに順次印加する。
【０００５】
図３８は、図３７中の画素１０i,j （例えば、ｉ＝３，ｊ＝２）の電気的構成を示す回路図である。
この画素１０3,2 は、同図に示すように、電源ライン１１と、グランドライン１２と、ｎチャネル型ＭＯＳＦＥＴ（以下、「ｎＭＯＳ」という）で構成された選択トランジスタ１３3,2 と、保持コンデンサ１４3,2 と、ｐチャネル型ＭＯＳＦＥＴ（以下、「ｐＭＯＳ」という）で構成された駆動トランジスタ１５3,2 と、画素表示素子１６3,2 と、寄生容量１７3,2 とから構成されている。また、画素１０3,2 に隣接する図示しない画素１０4,2 ，１０5,2 など、他の画素１０i,j も、同様の構成になっている。
【０００６】
この画素１０3,2 では、選択期間中、すなわち、走査信号Ｖが走査線Ｙ２に印加されたとき、選択トランジスタ１３3,2 がオン状態となり、信号線Ｘ3 に入力された階調画素データＤが駆動トランジスタ１５3,2 のゲート・ソース間に印加される。このとき、保持コンデンサ１４3,2 が充電される。次に、選択期間から非選択期間に切り替わったとき、選択トランジスタ１３3,2 がオフ状態になる。駆動トランジスタ１５3,2 のゲート・ソース間電圧ＶＧＳは、保持コンデンサ１４3,2 によって保持されるため、非選択期間中も、書き込まれた階調画素データＤに応じた電流ＩＬ3,2 が駆動トランジスタ１５3,2 から画素表示素子１６3,2 に供給される。また、画素１０3,2 に隣接する画素１０4,2 ，１０5,2 などでも、同様の動作が行われる。
【０００７】
【発明が解決しようとする課題】
しかしながら、上記従来の画像表示装置では、次のような問題点があった。
すなわち、図３９に示すように、画素１０3,2 の駆動トランジスタ１５3,2 、画素１０4,2 の駆動トランジスタ１５4,2 、及び画素１０5,2 の駆動トランジスタ１５5,2 のＶＧＳ−ＩＤＳ（ゲート・ソース間電圧−ドレイン・ソース間電流）特性は、個々のｐＭＯＳによってばらつきがある。特に、しきい値のばらつきが大きく、駆動トランジスタ１５3,2 ，１５4,2 ，１５5,2 の各ゲート・ソース間に同一の階調画素データＤを印加しても、各ドレイン・ソース間電流ＩＤＳは、ＩＬ3,2 ，ＩＬ4,2 ，ＩＬ5,2 となり、それぞれ異なる。このため、画素１０3,2 の画素表示素子１６3,2 、画素１０4,2 の画素表示素子１６4,2 、及び画素１０5,2 の画素表示素子１６5,2 に流れる電流がばらつくので、これらの画素表示素子１６3,2 ，１６4,2 ，１６5,2 の発光輝度にばらつきが発生し、表示画面の画質が低下するという問題点があった。
【０００８】
この発明は、上述の事情に鑑みてなされたもので、各画素表示素子の発光輝度のばらつきを抑え、表示画面の画質が向上する画像表示装置及び該画像表示装置に用いられる制御方法を提供することを目的としている。
【０００９】
【課題を解決するための手段】
上記課題を解決するために、請求項１記載の発明は、該当する階調画素データが印加される複数の信号線、設定された順序で走査信号が印加される複数の走査線、及び前記各信号線と前記各走査線との交差箇所に設けられた複数の画素を有する表示パネルと、画像入力信号に基づいて前記階調画素データを前記各信号線に印加する信号線ドライバと、前記走査信号を前記各走査線に印加する走査線ドライバとを備えてなる画像表示装置に係り、前記各画素は、第１のドレイン電極、第１のソース電極、及び第１のゲート電極を有する選択トランジスタと、第２のドレイン電極、第２のソース電極、及び第２のゲート電極を有する駆動トランジスタと、前記第２のゲート電極と前記第２のソース電極との間の電圧を保持する保持コンデンサと、第１の電極及び第２の電極を有する画素表示素子とから構成され、前記選択トランジスタは、前記第１のドレイン電極／第１のソース電極が前記信号線に接続され、前記第１のソース電極／第１のドレイン電極が前記駆動トランジスタの前記第２のゲート電極に接続され、前記第１のゲート電極が前記走査線に接続され、前記走査信号に基づいて前記信号線と前記第２のゲート電極との間の導通状態をオン／オフ制御し、前記駆動トランジスタは、前記第２のドレイン電極に第１の電源電圧が印加され、前記第２のソース電極が前記画素表示素子の前記第１の電極に接続され、前記保持コンデンサが保持する電圧に基づいて制御される出力電流を前記第２のソース電極から前記第１の電極へ流し、前記画素表示素子は、前記第２の電極に第２の電源電圧が印加され、前記駆動トランジスタの前記出力電流に基づいた階調の画素を表示する構成とされ、前記選択トランジスタをオン状態にすることにより、前記信号線から前記保持コンデンサへ前記階調画素データを書き込み、前記保持コンデンサに書き込まれた前記階調画素データの電荷を前記駆動トランジスタを介して一定時間放電し、この後、前記駆動トランジスタの前記第２のゲート電極をフローティングにすることにより前記保持コンデンサに蓄積された前記階調画素データの電荷を保持する制御手段が設けられていることを特徴としている。
【００１０】
請求項２記載の発明は、該当する階調画素データが印加される複数の信号線、走査信号が印加される複数の走査線、リセット信号が印加される複数のリセット信号線、及び前記各信号線と前記各走査線との交差箇所に設けられた複数の画素を有する表示パネルと、画像入力信号に基づいて前記階調画素データを前記各信号線に印加する信号線ドライバと、前記走査信号を前記各走査線に印加する走査線ドライバと、前記リセット信号を前記各リセット信号線に印加するリセット信号線ドライバとを備えてなる画像表示装置に係り、前記各画素は、第１のドレイン電極、第１のソース電極、及び第１のゲート電極を有する選択トランジスタと、第２のドレイン電極、第２のソース電極、及び第２のゲート電極を有する駆動トランジスタと、第３のドレイン電極、第３のソース電極、及び第３のゲート電極を有するリセットトランジスタと、前記第２のゲート電極と前記第２のソース電極との間の電圧を保持する保持コンデンサと、第１の電極及び第２の電極を有すると共に前記第１の電極と前記第２の電極との間に寄生容量を有する画素表示素子とから構成され、前記選択トランジスタは、前記第１のドレイン電極／第１のソース電極が前記信号線に接続され、前記第１のソース電極／第１のドレイン電極が前記駆動トランジスタの前記第２のゲート電極に接続され、前記第１のゲート電極が前記走査線に接続され、前記走査信号に基づいて前記信号線と前記第２のゲート電極との間の導通状態をオン／オフ制御し、前記駆動トランジスタは、前記第２のドレイン電極に第１の電源電圧が印加され、前記第２のソース電極が前記画素表示素子の前記第１の電極に接続され、前記保持コンデンサが保持する電圧に基づいて制御される出力電流を前記第２のソース電極から前記第１の電極へ流し、前記リセットトランジスタは、前記第３のドレイン電極／第３のソース電極が前記第２のソース電極に接続され、前記第３のソース電極／第３のドレイン電極に第２の電源電圧が印加され、前記第３のゲート電極が前記リセット信号線に接続され、前記リセット信号に基づいて前記第２のソース電極と前記第２の電源電圧との間の導通状態をオン／オフ制御し、前記画素表示素子は、前記第２の電極に前記第２の電源電圧が印加され、前記駆動トランジスタの前記出力電流に基づいた階調の画素を表示する構成とされ、前記リセットトランジスタをオン状態にすることにより、前記保持コンデンサ及び寄生容量を放電させ、この後、前記選択トランジスタをオン状態にすることにより、前記信号線から前記保持コンデンサへ前記階調画素データを書き込み、前記保持コンデンサに書き込まれた前記階調画素データの電荷を前記駆動トランジスタを介して一定時間放電し、前記選択トランジスタをオフ状態にすることにより、前記駆動トランジスタの前記第２のゲート電極をフローティングにして前記保持コンデンサに蓄積された階調画素データの電荷を保持する制御手段が設けられていることを特徴としている。
【００１１】
請求項３記載の発明は、該当する階調画素データが印加される複数の信号線、走査信号が印加される複数の走査線、リセット信号が印加される複数のリセット信号線、及び前記各信号線と前記各走査線との交差箇所に設けられた複数の画素を有する表示パネルと、画像入力信号に基づいて前記階調画素データを前記各信号線に印加する信号線ドライバと、前記走査信号を前記各走査線に印加する走査線ドライバと、前記リセット信号を前記各リセット信号線に印加するリセット信号線ドライバとを備えてなる画像表示装置に係り、前記各画素は、第１のドレイン電極、第１のソース電極、及び第１のゲート電極を有する選択トランジスタと、第２のドレイン電極、第２のソース電極、及び第２のゲート電極を有する駆動トランジスタと、第３のドレイン電極、第３のソース電極、及び第３のゲート電極を有するリセットトランジスタと、前記第２のゲート電極と前記第２のソース電極との間の電圧を保持する保持コンデンサと、第１の電極及び第２の電極を有すると共に前記第１の電極と前記第２の電極との間に寄生容量を有する画素表示素子とから構成され、前記選択トランジスタは、前記第１のドレイン電極／第１のソース電極が前記信号線に接続され、前記第１のソース電極／第１のドレイン電極が前記駆動トランジスタの前記第２のゲート電極に接続され、前記第１のゲート電極が前記走査線に接続され、前記走査信号に基づいて前記信号線と前記第２のゲート電極との間の導通状態をオン／オフ制御し、前記駆動トランジスタは、前記第２のドレイン電極に第１の電源電圧が印加され、前記第２のソース電極が前記画素表示素子の前記第１の電極に接続され、前記保持コンデンサが保持する電圧に基づいて制御される出力電流を前記第２のソース電極から前記第１の電極へ流し、前記リセットトランジスタは、前記第３のドレイン電極／第３のソース電極が前記第２のゲート電極に接続され、前記第３のソース電極／第３のドレイン電極に第２の電源電圧が印加され、前記第３のゲート電極が前記リセット信号線に接続され、前記リセット信号に基づいて前記第２のゲート電極と前記第２の電源電圧との間の導通状態をオン／オフ制御し、前記画素表示素子は、前記第２の電極に前記第２の電源電圧が印加され、前記駆動トランジスタの前記出力電流に基づいた階調の画素を表示する構成とされ、前記リセットトランジスタをオン状態にすることにより、前記保持コンデンサ及び寄生容量を放電させ、この後、前記選択トランジスタをオン状態にすることにより、前記信号線から前記保持コンデンサへ前記階調画素データを書き込み、前記保持コンデンサに書き込まれた前記階調画素データの電荷を前記駆動トランジスタを介して一定時間放電し、前記選択トランジスタをオフ状態にすることにより、前記駆動トランジスタの前記第２のゲート電極をフローティングにして前記保持コンデンサに蓄積された階調画素データの電荷を保持する制御手段が設けられていることを特徴としている。
【００１２】
請求項４記載の発明は、該当する階調画素データが印加される複数の信号線、走査信号が印加される複数の走査線、及び前記各信号線と前記各走査線との交差箇所に設けられた複数の画素を有する表示パネルと、画像入力信号に基づいて前記階調画素データを前記各信号線に印加する信号線ドライバと、前記走査信号を前記各走査線に印加する走査線ドライバとを備えてなる画像表示装置に係り、前記各画素は、第１のドレイン電極、第１のソース電極、及び第１のゲート電極を有する選択トランジスタと、第２のドレイン電極、第２のソース電極、及び第２のゲート電極を有する駆動トランジスタと、前記第２のゲート電極と前記第２のソース電極との間の電圧を保持する保持コンデンサと、第１の電極及び第２の電極を有すると共に前記第１の電極と前記第２の電極との間に寄生容量を有する画素表示素子とから構成され、前記選択トランジスタは、前記第１のドレイン電極／第１のソース電極が前記信号線に接続され、前記第１のソース電極／第１のドレイン電極が前記駆動トランジスタの前記第２のゲート電極に接続され、前記第１のゲート電極が前記走査線に接続され、前記走査信号に基づいて前記信号線と前記第２のゲート電極との間の導通状態をオン／オフ制御し、前記駆動トランジスタは、前記第２のドレイン電極に第１の電源電圧が印加され、前記第２のソース電極が前記画素表示素子の前記第１の電極に接続され、前記保持コンデンサが保持する電圧に基づいて制御される出力電流を前記第２のソース電極から前記第１の電極へ流し、前記画素表示素子は、前記第２の電極に前記第２の電源電圧が印加され、前記駆動トランジスタの前記出力電流に基づいた階調の画素を表示する構成とされ、前記選択トランジスタをオン状態にすると共に前記信号線からリセット信号電圧を入力することにより、前記保持コンデンサ及び寄生容量を放電させ、この後、前記選択トランジスタをオン状態にすることにより、前記信号線から前記保持コンデンサへ前記階調画素データを書き込み、前記保持コンデンサに書き込まれた前記階調画素データの電荷を前記駆動トランジスタを介して一定時間放電し、前記選択トランジスタをオフ状態にすることにより、前記駆動トランジスタの前記第２のゲート電極をフローティングにして前記保持コンデンサに蓄積された前記階調画素データの電荷を保持する制御手段が設けられていることを特徴としている。
【００１３】
請求項５記載の発明は、該当する階調画素データが印加される複数の信号線、走査信号が印加される複数の走査線、及び前記各信号線と前記各走査線との交差箇所に設けられた複数の画素を有する表示パネルと、画像入力信号に基づいて前記階調画素データを前記各信号線に印加する信号線ドライバと、前記走査信号を前記各走査線に印加する走査線ドライバと、第１の電源電圧及び第２の電源電圧を前記表示パネルへ供給する電源供給回路とを備えてなる画像表示装置に係り、前記各画素は、第１のドレイン電極、第１のソース電極、及び第１のゲート電極を有する選択トランジスタと、第２のドレイン電極、第２のソース電極、及び第２のゲート電極を有する駆動トランジスタと、前記第２のゲート電極と前記第２のソース電極との間の電圧を保持する保持コンデンサと、第１の電極及び第２の電極を有すると共に前記第１の電極と前記第２の電極との間に寄生容量を有する画素表示素子とから構成され、前記選択トランジスタは、前記第１のドレイン電極／第１のソース電極が前記信号線に接続され、前記第１のソース電極／第１のドレイン電極が前記駆動トランジスタの前記第２のゲート電極に接続され、前記第１のゲート電極が前記走査線に接続され、前記走査信号に基づいて前記信号線と前記第２のゲート電極との間の導通状態をオン／オフ制御し、前記駆動トランジスタは、前記第２のドレイン電極に第１の電源電圧が印加され、前記第２のソース電極が前記画素表示素子の前記第１の電極に接続され、前記保持コンデンサが保持する電圧に基づいて制御される出力電流を前記第２のソース電極から前記第１の電極へ流し、前記画素表示素子は、前記第２の電極に前記第２の電源電圧が印加され、前記駆動トランジスタの前記出力電流に基づいた階調の画素を表示する構成とされ、前記第１の電源電圧をリセット信号電圧とすることにより、前記保持コンデンサ及び寄生容量を放電させ、この後、前記選択トランジスタをオン状態にすることにより、前記信号線から前記保持コンデンサへ前記階調画素データを書き込み、前記保持コンデンサに書き込まれた前記階調画素データの電荷を前記駆動トランジスタを介して一定時間放電し、前記選択トランジスタをオフ状態にすることにより、前記駆動トランジスタの前記第２のゲート電極をフローティングにして前記保持コンデンサに蓄積された前記階調画素データの電荷を保持する制御手段が設けられていることを特徴としている。
【００１４】
請求項６記載の発明は、該当する階調画素データが印加される複数の信号線、走査信号が印加される複数の走査線、制御線駆動信号が印加される複数の制御線、及び前記各信号線と前記各走査線との交差箇所に設けられた複数の画素を有する表示パネルと、画像入力信号に基づいて前記階調画素データを前記各信号線に印加する信号線ドライバと、前記走査信号を前記各走査線に印加する走査線ドライバと、前記制御線駆動信号を前記各制御線に印加する制御線ドライバとを備えてなる画像表示装置に係り、前記各画素は、第１のドレイン電極、第１のソース電極、及び第１のゲート電極を有する選択トランジスタと、第２のドレイン電極、第２のソース電極、及び第２のゲート電極を有する駆動トランジスタと、前記第２のゲート電極と前記第２のソース電極との間の電圧を保持する保持コンデンサと、第３のドレイン電極、第３のソース電極、及び第３のゲート電極を有する制御トランジスタと、第１の電極及び第２の電極を有すると共に前記第１の電極と前記第２の電極との間に寄生容量を有する画素表示素子とから構成され、前記選択トランジスタは、前記第１のドレイン電極／第１のソース電極が前記信号線に接続され、前記第１のソース電極／第１のドレイン電極が前記駆動トランジスタの前記第２のゲート電極に接続され、前記第１のゲート電極が前記走査線に接続され、前記走査信号に基づいて前記信号線と前記第２のゲート電極との間の導通状態をオン／オフ制御し、前記駆動トランジスタは、前記第２のソース電極に第１の電源電圧が印加され、前記保持コンデンサが保持する電圧に基づいて制御される出力電流を前記第２のドレイン電極から前記画素表示素子の前記第１の電極へ流し、前記制御トランジスタは、前記第３のドレイン電極／第３のソース電極が前記第２のゲート電極に接続され、前記第３のソース電極／第３のドレイン電極が前記第２のドレイン電極に接続され、前記第３のゲート電極が前記制御線に接続され、前記制御線駆動信号に基づいて前記第２のゲート電極と前記第２のドレイン電極との間の導通状態をオン／オフ制御し、前記画素表示素子は、前記第２の電極に第２の電源電圧が印加され、前記駆動トランジスタの前記出力電流に基づいた階調の画素を表示する構成とされ、前記選択トランジスタをオン状態とし、かつ前記制御トランジスタをオフ状態とすることにより、前記信号線から前記保持コンデンサへ前記階調画素データを書き込み、前記選択トランジスタをオフ状態とし、かつ前記制御トランジスタをオン状態とすることにより、前記保持コンデンサに書き込まれた前記階調画素データの電荷を前記駆動トランジスタを介して一定時間放電し、この後、前記制御トランジスタをオフ状態にすることにより、前記駆動トランジスタの前記第２のゲート電極をフローティングにして前記保持コンデンサに蓄積された前記階調画素データの電荷を保持する制御手段が設けられていることを特徴としている。
【００１５】
請求項７記載の発明は、該当する階調画素データが印加される複数の信号線、走査信号が印加される複数の走査線、制御線駆動信号が印加される複数の制御線、及び前記各信号線と前記各走査線との交差箇所に設けられた複数の画素を有する表示パネルと、画像入力信号に基づいて前記階調画素データを前記各信号線に印加する信号線ドライバと、前記走査信号を前記各走査線に印加する走査線ドライバと、前記制御線駆動信号を前記各制御線に印加する制御線ドライバとを備えてなる画像表示装置に係り、前記各画素は、第１のドレイン電極、第１のソース電極、及び第１のゲート電極を有する選択トランジスタと、第２のドレイン電極、第２のソース電極、及び第２のゲート電極を有する駆動トランジスタと、前記第２のゲート電極と前記第２のソース電極との間の電圧を保持する保持コンデンサと、第３のドレイン電極、第３のソース電極、及び第３のゲート電極を有する制御トランジスタと、第１の電極及び第２の電極を有すると共に前記第１の電極と前記第２の電極との間に寄生容量を有する画素表示素子とから構成され、前記選択トランジスタは、前記第１のドレイン電極／第１のソース電極が前記信号線に接続され、前記第１のソース電極／第１のドレイン電極が前記駆動トランジスタの前記第２のゲート電極に接続され、前記第１のゲート電極が前記走査線に接続され、前記走査信号に基づいて前記信号線と前記第２のゲート電極との間の導通状態をオン／オフ制御し、前記駆動トランジスタは、前記第２のソース電極に第１の電源電圧が印加され、前記保持コンデンサが保持する電圧に基づいて制御される出力電流を前記第２のドレイン電極から前記画素表示素子の前記第１の電極へ流し、前記制御トランジスタは、前記第３のドレイン電極／第３のソース電極が前記第２のゲート電極に接続され、前記第３のソース電極／第３のドレイン電極が前記第２のドレイン電極に接続され、前記第３のゲート電極が前記制御線に接続され、前記制御線駆動信号に基づいて前記第２のゲート電極と前記第２のドレイン電極との間の導通状態をオン／オフ制御し、前記画素表示素子は、前記第２の電極に第２の電源電圧が印加され、前記駆動トランジスタの前記出力電流に基づいた階調の画素を表示する構成とされ、前記選択トランジスタをオン状態とし、かつ前記制御トランジスタをオン状態とすることにより、前記信号線から前記保持コンデンサへ前記階調画素データを書き込み、前記選択トランジスタをオフ状態とし、かつ前記制御トランジスタをオン状態とすることにより、前記保持コンデンサに書き込まれた前記階調画素データの電荷を前記駆動トランジスタを介して一定時間放電し、この後、前記制御トランジスタをオフ状態にすることにより、前記駆動トランジスタの前記第２のゲート電極をフローティングにして前記保持コンデンサに蓄積された前記階調画素データの電荷を保持する制御手段が設けられていることを特徴としている。
【００１６】
請求項８記載の発明は、該当する階調画素データが印加される複数の信号線、走査信号が印加される複数の走査線、制御線駆動信号が印加される複数の制御線、及び前記各信号線と前記各走査線との交差箇所に設けられた複数の画素を有する表示パネルと、画像入力信号に基づいて前記階調画素データを前記各信号線に印加する信号線ドライバと、前記走査信号を前記各走査線に印加する走査線ドライバと、前記制御線駆動信号を前記各制御線に印加する制御線ドライバとを備えてなる画像表示装置に係り、前記各画素は、第１のドレイン電極、第１のソース電極、及び第１のゲート電極を有する選択トランジスタと、第２のドレイン電極、第２のソース電極、及び第２のゲート電極を有する駆動トランジスタと、前記第２のゲート電極と前記第２のソース電極との間の電圧を保持する保持コンデンサと、第３のドレイン電極、第３のソース電極、及び第３のゲート電極を有する制御トランジスタと、第１の電極及び第２の電極を有すると共に前記第１の電極と前記第２の電極との間に寄生容量を有する画素表示素子とから構成され、前記選択トランジスタは、前記第１のドレイン電極／第１のソース電極が前記信号線に接続され、前記第１のソース電極／第１のドレイン電極が前記駆動トランジスタの前記第２のドレイン電極に接続され、前記第１のゲート電極が前記走査線に接続され、前記走査信号に基づいて前記信号線と前記第２のドレイン電極との間の導通状態をオン／オフ制御し、前記駆動トランジスタは、前記第２のソース電極に第１の電源電圧が印加され、前記保持コンデンサが保持する電圧に基づいて制御される出力電流を前記第２のドレイン電極から前記画素表示素子の前記第１の電極へ流し、前記制御トランジスタは、前記第３のドレイン電極／第３のソース電極が前記第２のゲート電極に接続され、前記第３のソース電極／第３のドレイン電極が前記第２のドレイン電極に接続され、前記第３のゲート電極が前記制御線に接続され、前記制御線駆動信号に基づいて前記第２のゲート電極と前記第２のドレイン電極との間の導通状態をオン／オフ制御し、前記画素表示素子は、前記第２の電極に第２の電源電圧が印加され、前記駆動トランジスタの前記出力電流に基づいた階調の画素を表示する構成とされ、前記選択トランジスタをオン状態とし、かつ前記制御トランジスタをオン状態とすることにより、前記信号線から前記保持コンデンサへ前記階調画素データを書き込み、前記選択トランジスタをオフ状態とし、かつ前記制御トランジスタをオン状態とすることにより、前記保持コンデンサに書き込まれた前記階調画素データの電荷を前記駆動トランジスタを介して一定時間放電し、この後、前記制御トランジスタをオフ状態にすることにより、前記駆動トランジスタの前記第２のゲート電極をフローティングにして前記保持コンデンサに蓄積された前記階調画素データの電荷を保持する制御手段が設けられていることを特徴としている。
【００１７】
請求項９記載の発明は、該当する階調画素データが印加される複数の信号線、走査信号が印加される複数の走査線、制御線駆動信号が印加される複数の制御線、及び前記各信号線と前記各走査線との交差箇所に設けられた複数の画素を有する表示パネルと、画像入力信号に基づいて前記階調画素データを前記各信号線に印加する信号線ドライバと、前記走査信号を前記各走査線に印加する走査線ドライバと、前記制御線駆動信号を前記各制御線に印加する制御線ドライバとを備えてなる画像表示装置に係り、前記各画素は、第１のドレイン電極、第１のソース電極、及び第１のゲート電極を有する選択トランジスタと、第２のドレイン電極、第２のソース電極、及び第２のゲート電極を有する出力駆動トランジスタと、前記第２のゲート電極と前記第２のソース電極との間の電圧を保持する保持コンデンサと、第３のドレイン電極、第３のソース電極、及び第３のゲート電極を有する制御トランジスタと、第４のドレイン電極、第４のソース電極、及び第４のゲート電極を有する入力駆動トランジスタと、第１の電極及び第２の電極を有すると共に前記第１の電極と前記第２の電極との間に寄生容量を有する画素表示素子とから構成され、前記選択トランジスタは、前記第１のドレイン電極／第１のソース電極が前記信号線に接続され、前記第１のソース電極／第１のドレイン電極が前記制御トランジスタの前記第３のドレイン電極／第３のソース電極に接続され、前記第１のゲート電極が前記走査線に接続され、前記走査信号に基づいて前記信号線と前記第３のドレイン電極／第３のソース電極との間の導通状態をオン／オフ制御し、前記出力駆動トランジスタは、前記第２のソース電極に第１の電源電圧が印加され、前記保持コンデンサが保持する電圧に基づいて制御される第１の出力電流を前記第２のドレイン電極から前記画素表示素子の前記第１の電極へ流し、前記制御トランジスタは、前記第３のドレイン電極／第３のソース電極が前記第１のソース電極／第１のドレイン電極に接続され、前記第３のソース電極／第３のドレイン電極が前記第２のゲート電極に接続され、前記第３のゲート電極が前記制御線に接続され、前記制御線駆動信号に基づいて前記第１のソース電極／第１のドレイン電極と前記第２のゲート電極との間の導通状態をオン／オフ制御し、前記入力駆動トランジスタは、前記第４のソース電極に第１の電源電圧が印加され、前記第４のドレイン電極が前記第１のソース電極／第１のドレイン電極に接続され、前記第４のゲート電極が前記第２のゲート電極に接続され、前記第４のソース電極と前記第４のゲート電極との間の電圧に基づいて制御される第２の出力電流を前記第４のソース電極から前記第４のドレイン電極へ流し、前記画素表示素子は、前記第２の電極に第２の電源電圧が印加され、前記出力駆動トランジスタの前記第１の出力電流に基づいた階調の画素を表示する構成とされ、前記選択トランジスタをオン状態とし、かつ前記制御トランジスタをオン状態とすることにより、前記信号線から前記保持コンデンサへ前記階調画素データを書き込み、前記選択トランジスタをオフ状態とし、かつ前記制御トランジスタをオン状態とすることにより、前記保持コンデンサに書き込まれた前記階調画素データの電荷を前記入力駆動トランジスタを介して一定時間放電し、この後、前記制御トランジスタをオフ状態にすることにより、前記出力駆動トランジスタの前記第２のゲート電極をフローティングにして前記保持コンデンサに蓄積された前記階調画素データの電荷を保持する制御手段が設けられていることを特徴としている。
【００１８】
請求項１０記載の発明は、該当する階調画素データが印加される複数の信号線、走査信号が印加される複数の走査線、制御線駆動信号が印加される複数の制御線、及び前記各信号線と前記各走査線との交差箇所に設けられた複数の画素を有する表示パネルと、画像入力信号に基づいて前記階調画素データを前記各信号線に印加する信号線ドライバと、前記走査信号を前記各走査線に印加する走査線ドライバと、前記制御線駆動信号を前記各制御線に印加する制御線ドライバとを備えてなる画像表示装置に係り、前記各画素は、第１のドレイン電極、第１のソース電極、及び第１のゲート電極を有する選択トランジスタと、第２のドレイン電極、第２のソース電極、及び第２のゲート電極を有する出力駆動トランジスタと、前記第２のゲート電極と前記第２のソース電極との間の電圧を保持する保持コンデンサと、第３のドレイン電極、第３のソース電極、及び第３のゲート電極を有する制御トランジスタと、第４のドレイン電極、第４のソース電極、及び第４のゲート電極を有する入力駆動トランジスタと、第１の電極及び第２の電極を有すると共に前記第１の電極と前記第２の電極との間に寄生容量を有する画素表示素子とから構成され、前記選択トランジスタは、前記第１のドレイン電極／第１のソース電極が前記信号線に接続され、前記第１のソース電極／第１のドレイン電極が前記制御トランジスタの前記第３のドレイン電極／第３のソース電極に接続され、前記第１のゲート電極が前記走査線に接続され、前記走査信号に基づいて前記信号線と前記第３のドレイン電極／第３のソース電極との間の導通状態をオン／オフ制御し、前記出力駆動トランジスタは、前記第２のソース電極に第１の電源電圧が印加され、前記保持コンデンサが保持する電圧に基づいて制御される第１の出力電流を前記第２のドレイン電極から前記画素表示素子の前記第１の電極へ流し、前記制御トランジスタは、前記第３のドレイン電極／第３のソース電極が前記第１のソース電極／第１のドレイン電極に接続されると共に前記第４のゲート電極に接続され、前記第３のソース電極／第３のドレイン電極が前記第２のゲート電極に接続され、前記第３のゲート電極が前記制御線に接続され、前記制御線駆動信号に基づいて前記第１のソース電極／第１のドレイン電極と前記第２のゲート電極との間の導通状態をオン／オフ制御し、前記入力駆動トランジスタは、前記第４のソース電極に第１の電源電圧が印加され、前記第４のドレイン電極が前記第１のソース電極／第１のドレイン電極に接続され、前記第４のゲート電極が前記第４のドレイン電極に接続され、前記第４のソース電極と前記第４のゲート電極との間の電圧に基づいて制御される第２の出力電流を前記第４のソース電極から前記第４のドレイン電極へ流し、前記画素表示素子は、前記第２の電極に第２の電源電圧が印加され、前記出力駆動トランジスタの前記第１の出力電流に基づいた階調の画素を表示する構成とされ、前記選択トランジスタをオン状態とし、かつ前記制御トランジスタをオン状態とすることにより、前記信号線から前記保持コンデンサへ前記階調画素データを書き込み、前記選択トランジスタをオフ状態とし、かつ前記制御トランジスタをオン状態とすることにより、前記保持コンデンサに書き込まれた前記階調画素データの電荷を前記入力駆動トランジスタを介して一定時間放電し、この後、前記制御トランジスタをオフ状態にすることにより、前記出力駆動トランジスタの前記第２のゲート電極をフローティングにして前記保持コンデンサに蓄積された前記階調画素データの電荷を保持する制御手段が設けられていることを特徴としている。
【００１９】
請求項１１記載の発明は、請求項１乃至１０のいずれか１項記載の画像表示装置に係り、前記画素表示素子は、有機ＥＬで構成されていることを特徴としている。
【００２０】
請求項１２記載の発明は、画像表示装置に用いられる制御方法に係り、該当する階調画素データが印加される複数の信号線、設定された順序で走査信号が印加される複数の走査線、及び前記各信号線と前記各走査線との交差箇所に設けられた複数の画素を有する表示パネルと、画像入力信号に基づいて前記階調画素データを前記各信号線に印加する信号線ドライバと、前記走査信号を前記各走査線に印加する走査線ドライバとを備え、前記各画素は、第１のドレイン電極、第１のソース電極、及び第１のゲート電極を有する選択トランジスタと、第２のドレイン電極、第２のソース電極、及び第２のゲート電極を有する駆動トランジスタと、前記第２のゲート電極と前記第２のソース電極との間の電圧を保持する保持コンデンサと、第１の電極及び第２の電極を有する画素表示素子とから構成され、前記選択トランジスタは、前記第１のドレイン電極／第１のソース電極が前記信号線に接続され、前記第１のソース電極／第１のドレイン電極が前記駆動トランジスタの前記第２のゲート電極に接続され、前記第１のゲート電極が前記走査線に接続され、前記走査信号に基づいて前記信号線と前記第２のゲート電極との間の導通状態をオン／オフ制御し、前記駆動トランジスタは、前記第２のドレイン電極に第１の電源電圧が印加され、前記第２のソース電極が前記画素表示素子の前記第１の電極に接続され、前記保持コンデンサが保持する電圧に基づいて制御される出力電流を前記第２のソース電極から前記第１の電極へ流し、前記画素表示素子は、前記第２の電極に第２の電源電圧が印加され、前記駆動トランジスタの前記出力電流に基づいた階調の画素を表示する構成とされる画像表示装置において、前記選択トランジスタをオン状態にすることにより、前記信号線から前記保持コンデンサへ前記階調画素データを書き込む画素データ書込み処理と、前記保持コンデンサに書き込まれた前記階調画素データの電荷を前記駆動トランジスタを介して一定時間放電する放電処理と、前記放電処理の後、前記駆動トランジスタの前記第２のゲート電極をフローティングにすることにより前記保持コンデンサに蓄積された前記階調画素データの電荷を保持する画素データ保持処理とを行うことを特徴としている。
【００２１】
請求項１３記載の発明は、画像表示装置に用いられる制御方法に係り、該当する階調画素データが印加される複数の信号線、走査信号が印加される複数の走査線、リセット信号が印加される複数のリセット信号線、及び前記各信号線と前記各走査線との交差箇所に設けられた複数の画素を有する表示パネルと、画像入力信号に基づいて前記階調画素データを前記各信号線に印加する信号線ドライバと、前記走査信号を前記各走査線に印加する走査線ドライバと、前記リセット信号を前記各リセット信号線に印加するリセット信号線ドライバとを備え、前記各画素は、第１のドレイン電極、第１のソース電極、及び第１のゲート電極を有する選択トランジスタと、第２のドレイン電極、第２のソース電極、及び第２のゲート電極を有する駆動トランジスタと、第３のドレイン電極、第３のソース電極、及び第３のゲート電極を有するリセットトランジスタと、前記第２のゲート電極と前記第２のソース電極との間の電圧を保持する保持コンデンサと、第１の電極及び第２の電極を有すると共に前記第１の電極と前記第２の電極との間に寄生容量を有する画素表示素子とから構成され、前記選択トランジスタは、前記第１のドレイン電極／第１のソース電極が前記信号線に接続され、前記第１のソース電極／第１のドレイン電極が前記駆動トランジスタの前記第２のゲート電極に接続され、前記第１のゲート電極が前記走査線に接続され、前記走査信号に基づいて前記信号線と前記第２のゲート電極との間の導通状態をオン／オフ制御し、前記駆動トランジスタは、前記第２のドレイン電極に第１の電源電圧が印加され、前記第２のソース電極が前記画素表示素子の前記第１の電極に接続され、前記保持コンデンサが保持する電圧に基づいて制御される出力電流を前記第２のソース電極から前記第１の電極へ流し、前記リセットトランジスタは、前記第３のドレイン電極／第３のソース電極が前記第２のソース電極に接続され、前記第３のソース電極／第３のドレイン電極に第２の電源電圧が印加され、前記第３のゲート電極が前記リセット信号線に接続され、前記リセット信号に基づいて前記第２のソース電極と前記第２の電源電圧との間の導通状態をオン／オフ制御し、前記画素表示素子は、前記第２の電極に前記第２の電源電圧が印加され、前記駆動トランジスタの前記出力電流に基づいた階調の画素を表示する構成とされる画像表示装置において、前記リセットトランジスタをオン状態にすることにより、前記保持コンデンサ及び寄生容量を放電させる第１の放電処理と、前記第１の放電処理の後、前記選択トランジスタをオン状態にすることにより、前記信号線から前記保持コンデンサへ前記階調画素データを書き込む画素データ書込み処理と、前記保持コンデンサに書き込まれた前記階調画素データの電荷を前記駆動トランジスタを介して一定時間放電する第２の放電処理と、前記選択トランジスタをオフ状態にすることにより、前記駆動トランジスタの前記第２のゲート電極をフローティングにして前記保持コンデンサに蓄積された階調画素データの電荷を保持する画素データ保持処理とを行うことを特徴としている。
【００２２】
請求項１４記載の発明は、画像表示装置に用いられる制御方法に係り、該当する階調画素データが印加される複数の信号線、走査信号が印加される複数の走査線、リセット信号が印加される複数のリセット信号線、及び前記各信号線と前記各走査線との交差箇所に設けられた複数の画素を有する表示パネルと、画像入力信号に基づいて前記階調画素データを前記各信号線に印加する信号線ドライバと、前記走査信号を前記各走査線に印加する走査線ドライバと、前記リセット信号を前記各リセット信号線に印加するリセット信号線ドライバとを備え、前記各画素は、第１のドレイン電極、第１のソース電極、及び第１のゲート電極を有する選択トランジスタと、第２のドレイン電極、第２のソース電極、及び第２のゲート電極を有する駆動トランジスタと、第３のドレイン電極、第３のソース電極、及び第３のゲート電極を有するリセットトランジスタと、前記第２のゲート電極と前記第２のソース電極との間の電圧を保持する保持コンデンサと、第１の電極及び第２の電極を有すると共に前記第１の電極と前記第２の電極との間に寄生容量を有する画素表示素子とから構成され、前記選択トランジスタは、前記第１のドレイン電極／第１のソース電極が前記信号線に接続され、前記第１のソース電極／第１のドレイン電極が前記駆動トランジスタの前記第２のゲート電極に接続され、前記第１のゲート電極が前記走査線に接続され、前記走査信号に基づいて前記信号線と前記第２のゲート電極との間の導通状態をオン／オフ制御し、前記駆動トランジスタは、前記第２のドレイン電極に第１の電源電圧が印加され、前記第２のソース電極が前記画素表示素子の前記第１の電極に接続され、前記保持コンデンサが保持する電圧に基づいて制御される出力電流を前記第２のソース電極から前記第１の電極へ流し、前記リセットトランジスタは、前記第３のドレイン電極／第３のソース電極が前記第２のゲート電極に接続され、前記第３のソース電極／第３のドレイン電極に第２の電源電圧が印加され、前記第３のゲート電極が前記リセット信号線に接続され、前記リセット信号に基づいて前記第２のゲート電極と前記第２の電源電圧との間の導通状態をオン／オフ制御し、前記画素表示素子は、前記第２の電極に前記第２の電源電圧が印加され、前記駆動トランジスタの前記出力電流に基づいた階調の画素を表示する構成とされる画像表示装置において、前記リセットトランジスタをオン状態にすることにより、前記保持コンデンサ及び寄生容量を放電させる第１の放電処理と、前記第１の放電処理の後、前記選択トランジスタをオン状態にすることにより、前記信号線から前記保持コンデンサへ前記階調画素データを書き込む画素データ書込み処理と、前記保持コンデンサに書き込まれた前記階調画素データの電荷を前記駆動トランジスタを介して一定時間放電する第２の放電処理と、前記選択トランジスタをオフ状態にすることにより、前記駆動トランジスタの前記第２のゲート電極をフローティングにして前記保持コンデンサに蓄積された階調画素データの電荷を保持する画素データ保持処理とを行うことを特徴としている。
【００２３】
請求項１５記載の発明は、画像表示装置に用いられる制御方法に係り、該当する階調画素データが印加される複数の信号線、走査信号が印加される複数の走査線、及び前記各信号線と前記各走査線との交差箇所に設けられた複数の画素を有する表示パネルと、画像入力信号に基づいて前記階調画素データを前記各信号線に印加する信号線ドライバと、前記走査信号を前記各走査線に印加する走査線ドライバとを備え、前記各画素は、第１のドレイン電極、第１のソース電極、及び第１のゲート電極を有する選択トランジスタと、第２のドレイン電極、第２のソース電極、及び第２のゲート電極を有する駆動トランジスタと、前記第２のゲート電極と前記第２のソース電極との間の電圧を保持する保持コンデンサと、第１の電極及び第２の電極を有すると共に前記第１の電極と前記第２の電極との間に寄生容量を有する画素表示素子とから構成され、前記選択トランジスタは、前記第１のドレイン電極／第１のソース電極が前記信号線に接続され、前記第１のソース電極／第１のドレイン電極が前記駆動トランジスタの前記第２のゲート電極に接続され、前記第１のゲート電極が前記走査線に接続され、前記走査信号に基づいて前記信号線と前記第２のゲート電極との間の導通状態をオン／オフ制御し、前記駆動トランジスタは、前記第２のドレイン電極に第１の電源電圧が印加され、前記第２のソース電極が前記画素表示素子の前記第１の電極に接続され、前記保持コンデンサが保持する電圧に基づいて制御される出力電流を前記第２のソース電極から前記第１の電極へ流し、前記画素表示素子は、前記第２の電極に前記第２の電源電圧が印加され、前記駆動トランジスタの前記出力電流に基づいた階調の画素を表示する構成とされる画像表示装置において、前記選択トランジスタをオン状態にすると共に前記信号線からリセット信号電圧を入力することにより、前記保持コンデンサ及び寄生容量を放電させる第１の放電処理と、前記第１の放電処理の後、前記選択トランジスタをオン状態にすることにより、前記信号線から前記保持コンデンサへ前記階調画素データを書き込む画素データ書込み処理と、前記保持コンデンサに書き込まれた前記階調画素データの電荷を前記駆動トランジスタを介して一定時間放電する第２の放電処理と、前記選択トランジスタをオフ状態にすることにより、前記駆動トランジスタの前記第２のゲート電極をフローティングにして前記保持コンデンサに蓄積された前記階調画素データの電荷を保持する画素データ保持処理とを行うことを特徴としている。
【００２４】
請求項１６記載の発明は、画像表示装置に用いられる制御方法に係り、該当する階調画素データが印加される複数の信号線、走査信号が印加される複数の走査線、及び前記各信号線と前記各走査線との交差箇所に設けられた複数の画素を有する表示パネルと、画像入力信号に基づいて前記階調画素データを前記各信号線に印加する信号線ドライバと、前記走査信号を前記各走査線に印加する走査線ドライバと、第１の電源電圧及び第２の電源電圧を前記表示パネルへ供給する電源供給回路とを備え、前記各画素は、第１のドレイン電極、第１のソース電極、及び第１のゲート電極を有する選択トランジスタと、第２のドレイン電極、第２のソース電極、及び第２のゲート電極を有する駆動トランジスタと、前記第２のゲート電極と前記第２のソース電極との間の電圧を保持する保持コンデンサと、第１の電極及び第２の電極を有すると共に前記第１の電極と前記第２の電極との間に寄生容量を有する画素表示素子とから構成され、前記選択トランジスタは、前記第１のドレイン電極／第１のソース電極が前記信号線に接続され、前記第１のソース電極／第１のドレイン電極が前記駆動トランジスタの前記第２のゲート電極に接続され、前記第１のゲート電極が前記走査線に接続され、前記走査信号に基づいて前記信号線と前記第２のゲート電極との間の導通状態をオン／オフ制御し、前記駆動トランジスタは、前記第２のドレイン電極に第１の電源電圧が印加され、前記第２のソース電極が前記画素表示素子の前記第１の電極に接続され、前記保持コンデンサが保持する電圧に基づいて制御される出力電流を前記第２のソース電極から前記第１の電極へ流し、前記画素表示素子は、前記第２の電極に前記第２の電源電圧が印加され、前記駆動トランジスタの前記出力電流に基づいた階調の画素を表示する構成とされる画像表示装置において、前記第１の電源電圧をリセット信号電圧とすることにより、前記保持コンデンサ及び寄生容量を放電させる第１の放電処理と、前記第１の放電処理の後、前記選択トランジスタをオン状態にすることにより、前記信号線から前記保持コンデンサへ前記階調画素データを書き込む画素データ書込み処理と、前記保持コンデンサに書き込まれた前記階調画素データの電荷を前記駆動トランジスタを介して一定時間放電する第２の放電処理と、前記選択トランジスタをオフ状態にすることにより、前記駆動トランジスタの前記第２のゲート電極をフローティングにして前記保持コンデンサに蓄積された前記階調画素データの電荷を保持する画素データ保持処理とを行うことを特徴としている。
【００２５】
請求項１７記載の発明は、画像表示装置に用いられる制御方法に係り、該当する階調画素データが印加される複数の信号線、走査信号が印加される複数の走査線、制御線駆動信号が印加される複数の制御線、及び前記各信号線と前記各走査線との交差箇所に設けられた複数の画素を有する表示パネルと、画像入力信号に基づいて前記階調画素データを前記各信号線に印加する信号線ドライバと、前記走査信号を前記各走査線に印加する走査線ドライバと、前記制御線駆動信号を前記各制御線に印加する制御線ドライバとを備え、前記各画素は、第１のドレイン電極、第１のソース電極、及び第１のゲート電極を有する選択トランジスタと、第２のドレイン電極、第２のソース電極、及び第２のゲート電極を有する駆動トランジスタと、前記第２のゲート電極と前記第２のソース電極との間の電圧を保持する保持コンデンサと、第３のドレイン電極、第３のソース電極、及び第３のゲート電極を有する制御トランジスタと、第１の電極及び第２の電極を有すると共に前記第１の電極と前記第２の電極との間に寄生容量を有する画素表示素子とから構成され、前記選択トランジスタは、前記第１のドレイン電極／第１のソース電極が前記信号線に接続され、前記第１のソース電極／第１のドレイン電極が前記駆動トランジスタの前記第２のゲート電極に接続され、前記第１のゲート電極が前記走査線に接続され、前記走査信号に基づいて前記信号線と前記第２のゲート電極との間の導通状態をオン／オフ制御し、前記駆動トランジスタは、前記第２のソース電極に第１の電源電圧が印加され、前記保持コンデンサが保持する電圧に基づいて制御される出力電流を前記第２のドレイン電極から前記画素表示素子の前記第１の電極へ流し、前記制御トランジスタは、前記第３のドレイン電極／第３のソース電極が前記第２のゲート電極に接続され、前記第３のソース電極／第３のドレイン電極が前記第２のドレイン電極に接続され、前記第３のゲート電極が前記制御線に接続され、前記制御線駆動信号に基づいて前記第２のゲート電極と前記第２のドレイン電極との間の導通状態をオン／オフ制御し、前記画素表示素子は、前記第２の電極に第２の電源電圧が印加され、前記駆動トランジスタの前記出力電流に基づいた階調の画素を表示する構成とされる画像表示装置において、前記選択トランジスタをオン状態とし、かつ前記制御トランジスタをオフ状態とすることにより、前記信号線から前記保持コンデンサへ前記階調画素データを書き込む画素データ書込み処理と、前記選択トランジスタをオフ状態とし、かつ前記制御トランジスタをオン状態とすることにより、前記保持コンデンサに書き込まれた前記階調画素データの電荷を前記駆動トランジスタを介して一定時間放電する放電処理と、前記放電処理の後、前記制御トランジスタをオフ状態にすることにより、前記駆動トランジスタの前記第２のゲート電極をフローティングにして前記保持コンデンサに蓄積された前記階調画素データの電荷を保持する画素データ保持処理とを行うことを特徴としている。
【００２６】
請求項１８記載の発明は、画像表示装置に用いられる制御方法に係り、該当する階調画素データが印加される複数の信号線、走査信号が印加される複数の走査線、制御線駆動信号が印加される複数の制御線、及び前記各信号線と前記各走査線との交差箇所に設けられた複数の画素を有する表示パネルと、画像入力信号に基づいて前記階調画素データを前記各信号線に印加する信号線ドライバと、前記走査信号を前記各走査線に印加する走査線ドライバと、前記制御線駆動信号を前記各制御線に印加する制御線ドライバとを備え、前記各画素は、第１のドレイン電極、第１のソース電極、及び第１のゲート電極を有する選択トランジスタと、第２のドレイン電極、第２のソース電極、及び第２のゲート電極を有する駆動トランジスタと、前記第２のゲート電極と前記第２のソース電極との間の電圧を保持する保持コンデンサと、第３のドレイン電極、第３のソース電極、及び第３のゲート電極を有する制御トランジスタと、第１の電極及び第２の電極を有すると共に前記第１の電極と前記第２の電極との間に寄生容量を有する画素表示素子とから構成され、前記選択トランジスタは、前記第１のドレイン電極／第１のソース電極が前記信号線に接続され、前記第１のソース電極／第１のドレイン電極が前記駆動トランジスタの前記第２のゲート電極に接続され、前記第１のゲート電極が前記走査線に接続され、前記走査信号に基づいて前記信号線と前記第２のゲート電極との間の導通状態をオン／オフ制御し、前記駆動トランジスタは、前記第２のソース電極に第１の電源電圧が印加され、前記保持コンデンサが保持する電圧に基づいて制御される出力電流を前記第２のドレイン電極から前記画素表示素子の前記第１の電極へ流し、前記制御トランジスタは、前記第３のドレイン電極／第３のソース電極が前記第２のゲート電極に接続され、前記第３のソース電極／第３のドレイン電極が前記第２のドレイン電極に接続され、前記第３のゲート電極が前記制御線に接続され、前記制御線駆動信号に基づいて前記第２のゲート電極と前記第２のドレイン電極との間の導通状態をオン／オフ制御し、前記画素表示素子は、前記第２の電極に第２の電源電圧が印加され、前記駆動トランジスタの前記出力電流に基づいた階調の画素を表示する構成とされる画像表示装置において、前記選択トランジスタをオン状態とし、かつ前記制御トランジスタをオン状態とすることにより、前記信号線から前記保持コンデンサへ前記階調画素データを書き込む画素データ書込み処理と、前記選択トランジスタをオフ状態とし、かつ前記制御トランジスタをオン状態とすることにより、前記保持コンデンサに書き込まれた前記階調画素データの電荷を前記駆動トランジスタを介して一定時間放電する放電処理と、前記放電処理の後、前記制御トランジスタをオフ状態にすることにより、前記駆動トランジスタの前記第２のゲート電極をフローティングにして前記保持コンデンサに蓄積された前記階調画素データの電荷を保持する画素データ保持処理とを行うことを特徴としている。
【００２７】
請求項１９記載の発明は、画像表示装置に用いられる制御方法に係り、該当する階調画素データが印加される複数の信号線、走査信号が印加される複数の走査線、制御線駆動信号が印加される複数の制御線、及び前記各信号線と前記各走査線との交差箇所に設けられた複数の画素を有する表示パネルと、画像入力信号に基づいて前記階調画素データを前記各信号線に印加する信号線ドライバと、前記走査信号を前記各走査線に印加する走査線ドライバと、前記制御線駆動信号を前記各制御線に印加する制御線ドライバとを備え、前記各画素は、第１のドレイン電極、第１のソース電極、及び第１のゲート電極を有する選択トランジスタと、第２のドレイン電極、第２のソース電極、及び第２のゲート電極を有する駆動トランジスタと、前記第２のゲート電極と前記第２のソース電極との間の電圧を保持する保持コンデンサと、第３のドレイン電極、第３のソース電極、及び第３のゲート電極を有する制御トランジスタと、第１の電極及び第２の電極を有すると共に前記第１の電極と前記第２の電極との間に寄生容量を有する画素表示素子とから構成され、前記選択トランジスタは、前記第１のドレイン電極／第１のソース電極が前記信号線に接続され、前記第１のソース電極／第１のドレイン電極が前記駆動トランジスタの前記第２のドレイン電極に接続され、前記第１のゲート電極が前記走査線に接続され、前記走査信号に基づいて前記信号線と前記第２のドレイン電極との間の導通状態をオン／オフ制御し、前記駆動トランジスタは、前記第２のソース電極に第１の電源電圧が印加され、前記保持コンデンサが保持する電圧に基づいて制御される出力電流を前記第２のドレイン電極から前記画素表示素子の前記第１の電極へ流し、前記制御トランジスタは、前記第３のドレイン電極／第３のソース電極が前記第２のゲート電極に接続され、前記第３のソース電極／第３のドレイン電極が前記第２のドレイン電極に接続され、前記第３のゲート電極が前記制御線に接続され、前記制御線駆動信号に基づいて前記第２のゲート電極と前記第２のドレイン電極との間の導通状態をオン／オフ制御し、前記画素表示素子は、前記第２の電極に第２の電源電圧が印加され、前記駆動トランジスタの前記出力電流に基づいた階調の画素を表示する構成とされる画像表示装置において、前記選択トランジスタをオン状態とし、かつ前記制御トランジスタをオン状態とすることにより、前記信号線から前記保持コンデンサへ前記階調画素データを書き込む画素データ書込み処理と、前記選択トランジスタをオフ状態とし、かつ前記制御トランジスタをオン状態とすることにより、前記保持コンデンサに書き込まれた前記階調画素データの電荷を前記駆動トランジスタを介して一定時間放電する放電処理と、前記放電処理の後、前記制御トランジスタをオフ状態にすることにより、前記駆動トランジスタの前記第２のゲート電極をフローティングにして前記保持コンデンサに蓄積された前記階調画素データの電荷を保持する画素データ保持処理とを行うことを特徴としている。
【００２８】
請求項２０記載の発明は、画像表示装置に用いられる制御方法に係り、該当する階調画素データが印加される複数の信号線、走査信号が印加される複数の走査線、制御線駆動信号が印加される複数の制御線、及び前記各信号線と前記各走査線との交差箇所に設けられた複数の画素を有する表示パネルと、画像入力信号に基づいて前記階調画素データを前記各信号線に印加する信号線ドライバと、前記走査信号を前記各走査線に印加する走査線ドライバと、前記制御線駆動信号を前記各制御線に印加する制御線ドライバとを備え、前記各画素は、第１のドレイン電極、第１のソース電極、及び第１のゲート電極を有する選択トランジスタと、第２のドレイン電極、第２のソース電極、及び第２のゲート電極を有する出力駆動トランジスタと、前記第２のゲート電極と前記第２のソース電極との間の電圧を保持する保持コンデンサと、第３のドレイン電極、第３のソース電極、及び第３のゲート電極を有する制御トランジスタと、第４のドレイン電極、第４のソース電極、及び第４のゲート電極を有する入力駆動トランジスタと、第１の電極及び第２の電極を有すると共に前記第１の電極と前記第２の電極との間に寄生容量を有する画素表示素子とから構成され、前記選択トランジスタは、前記第１のドレイン電極／第１のソース電極が前記信号線に接続され、前記第１のソース電極／第１のドレイン電極が前記制御トランジスタの前記第３のドレイン電極／第３のソース電極に接続され、前記第１のゲート電極が前記走査線に接続され、前記走査信号に基づいて前記信号線と前記第３のドレイン電極／第３のソース電極との間の導通状態をオン／オフ制御し、前記出力駆動トランジスタは、前記第２のソース電極に第１の電源電圧が印加され、前記保持コンデンサが保持する電圧に基づいて制御される第１の出力電流を前記第２のドレイン電極から前記画素表示素子の前記第１の電極へ流し、前記制御トランジスタは、前記第３のドレイン電極／第３のソース電極が前記第１のソース電極／第１のドレイン電極に接続され、前記第３のソース電極／第３のドレイン電極が前記第２のゲート電極に接続され、前記第３のゲート電極が前記制御線に接続され、前記制御線駆動信号に基づいて前記第１のソース電極／第１のドレイン電極と前記第２のゲート電極との間の導通状態をオン／オフ制御し、前記入力駆動トランジスタは、前記第４のソース電極に第１の電源電圧が印加され、前記第４のドレイン電極が前記第１のソース電極／第１のドレイン電極に接続され、前記第４のゲート電極が前記第２のゲート電極に接続され、前記第４のソース電極と前記第４のゲート電極との間の電圧に基づいて制御される第２の出力電流を前記第４のソース電極から前記第４のドレイン電極へ流し、前記画素表示素子は、前記第２の電極に第２の電源電圧が印加され、前記出力駆動トランジスタの前記第１の出力電流に基づいた階調の画素を表示する構成とされる画像表示装置において、前記選択トランジスタをオン状態とし、かつ前記制御トランジスタをオン状態とすることにより、前記信号線から前記保持コンデンサへ前記階調画素データを書き込みむ画素データ書込み処理と、前記選択トランジスタをオフ状態とし、かつ前記制御トランジスタをオン状態とすることにより、前記保持コンデンサに書き込まれた前記階調画素データの電荷を前記入力駆動トランジスタを介して一定時間放電する放電処理と、前記放電処理の後、前記制御トランジスタをオフ状態にすることにより、前記出力駆動トランジスタの前記第２のゲート電極をフローティングにして前記保持コンデンサに蓄積された前記階調画素データの電荷を保持する画素データ保持処理とを行うことを特徴としている。
【００２９】
請求項２１記載の発明は、画像表示装置に用いられる制御方法に係り、該当する階調画素データが印加される複数の信号線、走査信号が印加される複数の走査線、制御線駆動信号が印加される複数の制御線、及び前記各信号線と前記各走査線との交差箇所に設けられた複数の画素を有する表示パネルと、画像入力信号に基づいて前記階調画素データを前記各信号線に印加する信号線ドライバと、前記走査信号を前記各走査線に印加する走査線ドライバと、前記制御線駆動信号を前記各制御線に印加する制御線ドライバとを備え、前記各画素は、第１のドレイン電極、第１のソース電極、及び第１のゲート電極を有する選択トランジスタと、第２のドレイン電極、第２のソース電極、及び第２のゲート電極を有する出力駆動トランジスタと、前記第２のゲート電極と前記第２のソース電極との間の電圧を保持する保持コンデンサと、第３のドレイン電極、第３のソース電極、及び第３のゲート電極を有する制御トランジスタと、第４のドレイン電極、第４のソース電極、及び第４のゲート電極を有する入力駆動トランジスタと、第１の電極及び第２の電極を有すると共に前記第１の電極と前記第２の電極との間に寄生容量を有する画素表示素子とから構成され、前記選択トランジスタは、前記第１のドレイン電極／第１のソース電極が前記信号線に接続され、前記第１のソース電極／第１のドレイン電極が前記制御トランジスタの前記第３のドレイン電極／第３のソース電極に接続され、前記第１のゲート電極が前記走査線に接続され、前記走査信号に基づいて前記信号線と前記第３のドレイン電極／第３のソース電極との間の導通状態をオン／オフ制御し、前記出力駆動トランジスタは、前記第２のソース電極に第１の電源電圧が印加され、前記保持コンデンサが保持する電圧に基づいて制御される第１の出力電流を前記第２のドレイン電極から前記画素表示素子の前記第１の電極へ流し、前記制御トランジスタは、前記第３のドレイン電極／第３のソース電極が前記第１のソース電極／第１のドレイン電極に接続されると共に前記第４のゲート電極に接続され、前記第３のソース電極／第３のドレイン電極が前記第２のゲート電極に接続され、前記第３のゲート電極が前記制御線に接続され、前記制御線駆動信号に基づいて前記第１のソース電極／第１のドレイン電極と前記第２のゲート電極との間の導通状態をオン／オフ制御し、前記入力駆動トランジスタは、前記第４のソース電極に第１の電源電圧が印加され、前記第４のドレイン電極が前記第１のソース電極／第１のドレイン電極に接続され、前記第４のゲート電極が前記第４のドレイン電極に接続され、前記第４のソース電極と前記第４のゲート電極との間の電圧に基づいて制御される第２の出力電流を前記第４のソース電極から前記第４のドレイン電極へ流し、前記画素表示素子は、前記第２の電極に第２の電源電圧が印加され、前記出力駆動トランジスタの前記第１の出力電流に基づいた階調の画素を表示する構成とされる画像表示装置において、前記選択トランジスタをオン状態とし、かつ前記制御トランジスタをオン状態とすることにより、前記信号線から前記保持コンデンサへ前記階調画素データを書き込みむ画素データ書込み処理と、前記選択トランジスタをオフ状態とし、かつ前記制御トランジスタをオン状態とすることにより、前記保持コンデンサに書き込まれた前記階調画素データの電荷を前記入力駆動トランジスタを介して一定時間放電する放電処理と、前記放電処理の後、前記制御トランジスタをオフ状態にすることにより、前記出力駆動トランジスタの前記第２のゲート電極をフローティングにして前記保持コンデンサに蓄積された前記階調画素データの電荷を保持する画素データ保持処理とを行うことを特徴としている。
【００３０】
請求項２２記載の発明は、請求項１２乃至２１のいずれか１項記載の制御方法に係り、前記画素表示素子は、有機ＥＬで構成されていることを特徴としている。
【００３１】
【発明の実施の形態】
以下、図面を参照して、この発明の実施の形態について説明する。
第１の実施形態
図１は、この発明の第１の実施形態である画像表示装置の電気的構成を示すブロック図である。
この形態の画像表示装置は、同図に示すように、表示パネル５０と、制御回路６０と、信号線ドライバ７０と、走査線ドライバ８０と、リセット信号線ドライバ９０とから構成されている。表示パネル５０は、例えば、有機ＥＬディスプレイなどで構成され、階調画素データＤが印加される複数の信号線Ｘ1 ，…，Ｘi ，…，Ｘn 、走査信号Ｖが印加される複数の走査線Ｙ1 ，…，Ｙj ，…，Ｙm 、リセット信号Ｑが印加される複数のリセット信号線Ｒ1 ，…，Ｒj ，…，Ｒm 、及び各信号線Ｘ1 ，…，Ｘi ，…，Ｘn と各走査線Ｙ1 ，…，Ｙj ，…，Ｙm との交差箇所に設けられた複数の画素５０i,j （ｉ＝１，２，…，ｎ、ｊ＝１，２，…，ｍ）を有し、これらの画素５０i,j のうちの走査信号Ｖによって選択された走査線上の画素に階調画素データＤを供給することによって画像を表示する。
【００３２】
制御回路６０は、外部から供給される画像入力信号ＶＤを信号線ドライバ７０、垂直走査信号ＰＶを走査線ドライバ８０、及びリセット制御信号ＲＡをリセット信号線ドライバ９０に供給する。信号線ドライバ７０は、画像入力信号ＶＤに応じた階調画素データＤを各信号線Ｘ1 ，…，Ｘi ，…，Ｘn に印加する。走査線ドライバ８０は、制御回路６０から供給される垂直走査信号ＰＶに同期したタイミングで走査信号Ｖを順次生成し、表示パネル１０の対応する走査線Ｙ1 ，…，Ｙj ，…，Ｙm に例えば線順次で印加する。リセット信号線ドライバ９０は、リセット制御信号ＲＡに基づいてリセット信号Ｑを各リセット信号線Ｒ1 ，…，Ｒj ，…，Ｒm に印加する。
【００３３】
図２は、図１中の画素５０i,j （例えば、ｉ＝３，ｊ＝２）及び隣接する画素５０i,j の電気的構成を示す回路図である。
この画素５０3,2 は、図２に示すように、電源ライン５１と、グランドライン５２と、選択トランジスタ５３3,2 と、保持コンデンサ５４3,2 と、駆動トランジスタ５５3,2 と、画素表示素子５６3,2 と、寄生容量５７3,2 と、リセットトランジスタ５８3,2 とから構成されている。電源ライン５１には、グランドライン５２を基準として電源電圧Ｖｃｃが供給される。選択トランジスタ５３3,2 は、例えばｎＭＯＳで構成され、ドレイン電極が信号線Ｘ3 、ソース電極がノードＮ１、及びゲート電極が走査線Ｙ2 に接続され、走査信号Ｖに基づいて信号線Ｘ3 とノードＮ１との間の導通状態をオン／オフ制御する。
【００３４】
保持コンデンサ５４3,2 は、ノードＮ１とノードＮ２との間に接続され、駆動トランジスタ５５3,2 のソース電極とゲート電極との間の電圧を保持する。駆動トランジスタ５５3,2 は、例えばｎＭＯＳで構成され、ドレイン電極が電源ライン５１（電源電圧Ｖｃｃ）、ソース電極がノードＮ２、及びゲート電極がノードＮ１に接続され、ソース電極とゲート電極との間の電圧に基づいて制御される出力電流ＩＬを電源電圧ＶｃｃからノードＮ２へ流す。画素表示素子５６3,2 は、アノードがノードＮ２、及びカソードがグランドライン５２に接続されると共に、アノードとカソードとの間に寄生容量５７3,2 を有し、駆動トランジスタ５５3,2 の出力電流ＩＬに基づいた階調の画素を表示する。リセットトランジスタ５８3,2 は、例えばｎＭＯＳで構成され、ドレイン電極がノードＮ２、ソース電極がグランドライン５２、及びゲート電極がリセット信号線Ｒ2 に接続され、リセット信号Ｑに基づいてノードＮ２とグランドライン５２との間の導通状態をオン／オフ制御する。また、画素５０3,2 に隣接する画素５０2,2 ，５０4,2 も、それぞれ選択トランジスタ５３2,2 、駆動トランジスタ５５2,2 、選択トランジスタ５３4,2 、駆動トランジスタ５５4,2 などを有し、同様の構成になっている。他の画素５０i,j も、同様の構成になっている。
【００３５】
図３は図２の画像表示部５０3,2 の動作を説明するためのタイムチャート、図４が駆動トランジスタ５５3,2 のＩＤＳ−ＶＧＳ特性を示す特性図、図５は画素表示素子５６3,2 のＶＬ−ＩＬ特性を示す特性図、図６が駆動トランジスタ５５3,2 ，５５2,2 ，５５4,2 のＩＤＳ−ＶＧＳ特性を示す特性図、図７は駆動トランジスタ５５3,2 ，５５2,2 ，５５4,2 のＶＧＳの過渡特性を示す特性図、図８が駆動トランジスタ５５3,2 ，５５2,2 ，５５4,2 のＩＤＳの過渡特性を示す特性図、図９は駆動トランジスタ５５3,2 ，５５2,2 ，５５4,2 のＩＤＳ−ＶＧＳ特性を示す特性図、及び図１０が駆動トランジスタ５５3,2 ，５５2,2 ，５５4,2 のＩＤＳ−ＶＧＳ特性を示す特性図である。
これらの図を参照して、この形態の画像表示装置の制御方法について説明する。
非選択期間Ｔ１では、選択トランジスタ５３3,2 及びリセットトランジスタ５８3,2 は、オフ（遮断）状態になっている。時刻ｔ１において選択期間Ｔ２が開始すると、走査信号Ｖが走査線Ｙ2 に印加されて選択トランジスタ５３3,2 がオフ状態からオン（導通）状態になり、かつ、リセット信号Ｑがリセット信号線Ｒ2 に印加されてリセットトランジスタ５８3,2 オフ状態からオン（導通）状態になる。このとき、信号線Ｘ3 に入力される電圧Ｖｘは、グランドレベルと同一の０Ｖである。選択トランジスタ５３3,2 及びリセットトランジスタ５８3,2 がオン状態であるため、保持コンデンサ５４3,2 及び寄生容量５７3,2 の電荷が放電され、駆動トランジスタ５５3,2 のゲート電圧ＶＧ及びソース電圧ＶＳが０Ｖとなる（第１の放電処理）。また、駆動トランジスタ５５3,2 のゲート・ソース間電圧ＶＧＳが０Ｖであるため、同駆動トランジスタ５５3,2 のドレイン・ソース間には電流が流れない。
【００３６】
次に、時刻ｔ２において、リセットトランジスタ５８3,2 がオン状態からオフ状態になると共に、信号線Ｘ3 の電圧Ｖｘが０ＶからＶＤＡＴＡに遷移し、階調画素データＤが書き込まれる（画素データ書込み処理）。この直後では、駆動トランジスタ５５3,2 のゲート・ソース間電圧ＶＧＳは、
ＶＧＳ＝ＶＤＡＴＡ×ＣＬ／（ＣＨ＋ＣＬ）
ただし、
ＣＨ；保持コンデンサ５４3,2 の容量値
ＣＬ；寄生容量５７3,2 の容量値
となる。また、駆動トランジスタ５５3,2 のソース電圧ＶＳは、
ＶＳ＝ＶＤＡＴＡ×ＣＨ／（ＣＨ＋ＣＬ）
となる。
【００３７】
このとき、駆動トランジスタ５５3,2 のゲート・ソース間電圧ＶＧＳは、図４に示すＶＧＳ−ＩＤＳ特性において、同駆動トランジスタ５５3,2 のしきい値ＶＴよりも大きくなっている（すなわち、ＶＧＳ＞ＶＴ）。また、画素表示素子５６3,2 の端子間電圧ＶＬ、すなわち駆動トランジスタ５５3,2 のソース電圧ＶＳは、図５に示すＶＬ−ＩＬ特性において、電流ＩＬが流れ始める電圧ＶＯＦＦよりも小さくなっている（すなわち、ＶＳ＜ＶＯＦＦ）。駆動トランジスタ５５3,2 のゲート・ソース間電圧ＶＧＳは、しきい値ＶＴよりも大きい（ＶＧＳ＞ＶＴ）ため、同駆動トランジスタ５５3,2 のドレイン・ソース間に電流ＩＬが流れる。この電流ＩＬによって寄生容量５７3,2 に電荷が充電され、画素表示素子５６3,2 の端子間電圧ＶＬ、すなわち駆動トランジスタ５５3,2 のソース電圧ＶＳが上昇する。同時に、駆動トランジスタ５５3,2 のゲート電圧ＶＧが一定値のＶＤＡＴＡであるため、同駆動トランジスタ５５3,2 のゲート・ソース間電圧ＶＧＳは、減少しつつ、しきい値ＶＴに近づく。すなわち、駆動トランジスタ５５3,2 のソース電圧ＶＳは、［ＶＤＡＴＡ−ＶＴ］に近づく。
【００３８】
ここで、駆動トランジスタ５５3,2 及び図２中の駆動トランジスタ５５2,2 ，５５4,2 は、図示しないガラス基板上に形成される薄膜トランジスタなどであるため、ドレイン・ソース間電流ＩＤＳとゲート・ソース間電圧ＶＧＳの関係を示すＩＤＳ−ＶＧＳ特性には、図６に示すように、個々の駆動トランジスタ５５2,2 ，５５3,2 ，５５4,2 によってばらつきがある。例えば、図７に示すように、信号線Ｘ3 の電圧Ｖｘが０ＶからＶＤＡＴＡに遷移してから十分な時間が経過すると、駆動トランジスタ５５2,2 ，５５3,2 ，５５4,2 のゲート・ソース間電圧ＶＧＳは、それぞれ駆動トランジスタ５５2,2 ，５５3,2 ，５５4,2 のしきい値ＶＴａ，ＶＴｂ，ＶＴｃになる。また、駆動トランジスタ５５2,2 ，５５3,2 ，５５4,2 の各ドレイン・ソース間電流ＩＤＳは、図８に示すように、画素データの書込み直後の電流値から次第に減少して０に近づく。
【００３９】
この実施形態では、個々の駆動トランジスタ５５2,2 ，５５3,2 ，５５4,2 のゲート・ソース間電圧ＶＧＳがしきい値ＶＴａ，ＶＴｂ，ＶＴｃになる時刻ｔａ，ｔｂ，ｔｃより前の任意の時刻ｔｓにおいて、選択トランジスタ５３2,2 ，５３3,2 ，５３4,2 をオフ状態にして保持コンデンサ５４2,2 ，５４3,2 ，５４4,2 に蓄積された電荷の放電を停止し（第２の放電処理）、非選択期間Ｔ３に移る。この場合、保持コンデンサ５４2,2 ，５４3,2 ，５４4,2 に信号電荷が書き込まれた後、蓄積された信号電荷は駆動トランジスタ５５2,2 ，５５3,2 ，５５4,2 を介してドレイン・ソース間電流として放電される。このとき、駆動トランジスタ５５2,2 ，５５3,2 ，５５4,2 のうちの電流能力の大きいトランジスタは、より大きい放電電流を流すので、ゲート・ソース間電圧ＶＧＳはより早く減少し、電流の減少速度が大きい。一方、電流能力の小さいトランジスタでは、より小さな放電電流が流れるので、より遅くゲート・ソース間電圧ＶＧＳが減少し、電流の減少速度が小さい。
【００４０】
例えば、図９に示すように、設定された階調電流に対応する一定の信号電圧ＶＧＳ１が保持コンデンサ５４2,2 ，５４3,2 ，５４4,2 に書き込まれたとき、電流能力の大きいトランジスタでは電流値ＩＤＳｈの電流が流れ、電流能力の小さいトランジスタでは電流値ＩＤＳｌの電流が流れる。このため、平均的な電流能力のトランジスタの電流値をＩＤ１とすると、ΔＩＤＳ１／ＩＤＳ１（ただし、ΔＩＤＳ１＝ＩＤＳｈ−ＩＤＳｌ）のばらつきが発生する。この実施形態では、図１０に示すように、設定された階調電流に対応する信号電圧ＶＧＳ１より大きい信号電圧ＶＧＳ２が駆動トランジスタ５５2,2 ，５５3,2 ，５５4,2 のゲート電極に書き込まれ、保持コンデンサ５４2,2 ，５４3,2 ，５４4,2 に電荷が蓄積される。このときの電流ＩＬのばらつきをΔＩＤＳ２／ＩＤＳ２とする。
【００４１】
この後、保持コンデンサ５４2,2 ，５４3,2 ，５４4,2 に蓄積された電荷は、駆動トランジスタ５５2,2 ，５５3,2 ，５５4,2 を介して一定時間放電され、ゲート・ソース間電圧ＶＧＳは、図１０中の各矢印で示された方向に減少する。ゲート・ソース間電圧ＶＧＳは、電流能力の大きいトランジスタでは早く減少し、電流能力の小さいトランジスタでは遅く減少するので、放電停止後の電流のばらつきΔＩＤＳ３／ＩＤＳ３は、信号電圧の書込み直後の電流のばらつきΔＩＤＳ２／ＩＤＳ２よりも小さくなる。
【００４２】
駆動トランジスタ５５2,2 ，５５3,2 ，５５4,2 の特性は、一般にゲート・ソース間電圧の大きい方がドレイン・ソース間の電流のばらつきが小さいので、ばらつきΔＩＳＤ２／ＩＤＳ２も、ばらつきΔＩＤＳ１／ＩＤＳ１より小さくなり、電流のばらつきがより低減される。その結果、時刻ｔ２から一定時間後（時刻ｔｓ）に放電を停止させ、非選択期間Ｔ３に切り替わったとき、平均的な電流に対する電流のばらつき、すなわち［（電流能力の大きいトランジスタを流れる電流−電流能力の小さいトランジスタを流れる電流）／平均的なトランジスタを流れる電流］が画素データの書込み後の電流ＩＬのばらつきよりも小さくなる。
【００４３】
非選択期間Ｔ３に移ると、選択トランジスタ５３2,2 ，５３3,2 ，５３4,2 がオフ状態に遷移し、駆動トランジスタ５５2,2 ，５５3,2 ，５５4,2 の各ゲート電極がフローティング状態になり、これらの駆動トランジスタ５５2,2 ，５５3,2 ，５５4,2 の各ゲート・ソース間電圧ＶＧＳは、保持コンデンサ５４2,2 ，５４3,2 ，５４4,2 によってそれぞれ保持される（電荷保持処理）。すなわち、駆動トランジスタ５５2,2 ，５５3,2 ，５５4,2 の各ソース電圧ＶＳは、寄生容量５７2,2 ，５７3,2 ，５７4,2 に電荷が充電されるにつれて上昇し、同駆動トランジスタ５５2,2 ，５５3,2 ，５５4,2 のゲート電圧ＶＧも保持コンデンサ５４2,2 ，５４3,2 ，５４4,2 を介してゲート・ソース電圧ＶＧＳを一定に維持したまま同時に上昇する。
【００４４】
画素表示素子５６2,2 ，５６3,2 ，５６4,2 の端子間電圧ＶＬ（＝ＶＳ）が、駆動トランジスタ５５2,2 ，５５3,2 ，５５4,2 のゲート・ソース間電圧ＶＧＳによって決まる電流ＩＬを流すのに充分な電圧に到達すると、同駆動トランジスタ５５2,2 ，５５3,2 ，５５4,2 のゲート電圧ＶＧ及びソース電圧ＶＳの上昇が停止し、一定となる。この後、駆動トランジスタ５５2,2 ，５５3,2 ，５５4,2 のゲート・ソース間電圧ＶＧＳが保持コンデンサ５４2,2 ，５４3,2 ，５４4,2 によって保持されるため、画素表示素子５６2,2 ，５６3,2 ，５６4,2 に一定の電流ＩＬが流れ続ける。非選択期間Ｔ３に画素表示素子５６2,2 ，５６3,2 ，５６4,2 に流れる電流ＩＬの大きさは、保持コンデンサ５４2,2 ，５４3,2 ，５４4,2 に書き込まれる信号電荷と、設定された放電時間（時刻ｔ２〜ｔｓ）とに基づいて調整され、輝度階調に相当する電流ＩＬが流れるように設定される。
【００４５】
以上のように、この第１の実施形態では、設定された階調電流に対応する信号電圧ＶＧＳ１より大きい信号電圧ＶＧＳ２が駆動トランジスタ５５2,2 ，５５3,2 ，５５4,2 のゲート電極に書き込まれ、保持コンデンサ５４2,2 ，５４3,2 ，５４4,2 に蓄積された電荷は、駆動トランジスタ５５2,2 ，５５3,2 ，５５4,2 を介して一定時間放電されるので、駆動トランジスタ５５2,2 ，５５3,2 ，５５4,2 のドレイン・ソース間の電流のばらつきが小さくなる。このため、画素表示素子５６2,2 ，５６3,2 ，５６4,2 に流れる電流のばらつきが小さくなり、同画素表示素子５６2,2 ，５６3,2 ，５６4,2 で表示される画素の輝度階調のばらつきが小さくなって表示画面の画質が向上する。
【００４６】
第２の実施形態
図１１は、この発明の第２の実施形態である画像表示装置の電気的構成を示すブロック図であり、第１の実施形態を示す図１中の要素と共通の要素には共通の符号が付されている。
この形態の画像表示装置では、図１中の制御回路６０及び表示パネル５０に代えて、異なる機能を有する制御回路６０Ｂ及び異なる構成の表示パネル５０Ｂが設けられている。制御回路６０Ｂは、図１中のリセット制御信号ＲＡとは異なるタイミングのリセット制御信号ＲＢをリセット信号線ドライバ９０に供給する。表示パネル５０Ｂは、図１中の画素５０i,j に代えて、異なる構成の画素５０Ｂi,j が設けられている。他は、図１と同様の構成である。
【００４７】
図１２は、図１１中の画素５０Ｂi,j （例えば、ｉ＝３，ｊ＝２）の電気的構成を示す回路図であり、第１の実施形態を示す図２中の要素と共通の要素には共通の符号が付されている。
この画素５０Ｂ3,2 では、図１２に示すように、リセットトランジスタ５８3,2 は、ドレイン電極がノードＮ１に接続され、リセット信号Ｑに基づいてノードＮ１とグランドライン５２との間の導通状態をオン／オフ制御する。他は、図２と同様の構成になっている。また、画素５０Ｂ3,2 に隣接する図示しない画素５０Ｂ2,2 ，５０Ｂ4,2 なども、同様の構成になっている。
【００４８】
図１３は、図１２の画像表示部５０Ｂ3,2 の動作を説明するためのタイムチャートである。
この図１３を参照して、この形態の画像表示装置の表示制御方法について説明する。
非選択期間Ｔ１では、選択トランジスタ５３3,2 はオフ状態であり、時刻ｔ１においてリセット信号Ｑがリセット信号線Ｒ2 に印加されてリセットトランジスタ５８3,2 オフ状態からオン（導通）状態になる。リセットトランジスタ５８3,2 がオン状態であるため、駆動トランジスタ５５3,2 のゲート電圧ＶＧが０Ｖとなる。このため、駆動トランジスタ５５3,2 のゲート・ソース間電圧ＶＧＳは、負の電圧となるため、同駆動トランジスタ５５3,2 がオフ状態となる。このとき、寄生容量５７3,2 に蓄積されている電荷は、画素表示素子５６3,2 を介してグランドライン５２に放電される（第１の放電処理）。リセットトランジスタ５８3,2 がオン状態導通状になってから十分な時間が経過すると、寄生容量５７3,2 に蓄積していた電荷は全て放電され、駆動トランジスタ５５3,2 のソース電圧ＶＳが０Ｖとなる。
【００４９】
次に、時刻ｔ２において、選択期間Ｔ２が開始すると、リセットトランジスタ５８3,2 はオフ状態になり、選択トランジスタ５３3,2 がオン状態になる。このとき、信号線Ｘ3 の電圧Ｖｘが０ＶからＶＤＡＴＡに遷移し、階調画素データＤが書き込まれる（画素データ書込み処理）。この直後では、駆動トランジスタ５５3,2 のゲート・ソース間電圧ＶＧＳは、保持コンデンサ５４3,2 の容量値ＣＨと電流制御素子の寄生容量９の容量値ＣＬから、
ＶＧＳ＝ＶＤＡＴＡ×ＣＬ／（ＣＨ＋ＣＬ）
となる。また、駆動トランジスタ５５3,2 のソース電圧ＶＳは、
ＶＳ＝ＶＤＡＴＡ×ＣＨ／（ＣＨ＋ＣＬ）
となる。このとき、駆動トランジスタ５５3,2 のゲート・ソース間電圧ＶＧＳは、第１の実施形態の図４に示すように、同駆動トランジスタ５５3,2 のしきい値ＶＴよりも大きくなっている（すなわち、ＶＧＳ＞ＶＴ）。また、画素表示素子５６3,2 の端子間電圧ＶＬ、すなわち駆動トランジスタ５５3,2 のソース電圧ＶＳは、第１の実施形態の図５に示すＶＬ−ＩＬ特性において、電流ＩＬが流れ始める電圧ＶＯＦＦよりも小さくなっている（すなわち、ＶＳ＜ＶＯＦＦ）。これ以降は、第１の実施形態と同様の動作が行われ、第１の実施形態と同様の利点がある。
【００５０】
第３の実施形態
図１４は、この発明の第３の実施形態である画像表示装置の電気的構成を示すブロック図であり、第１の実施形態を示す図１中の要素と共通の要素には共通の符号が付されている。
この形態の画像表示装置では、図１中の制御回路６０及び表示パネル５０に代えて、異なる機能を有する制御回路６０Ｃ及び異なる構成の表示パネル５０Ｃが設けられている。また、図１中のリセット信号線ドライバ９０は、削除されている。制御回路６０Ｃは、制御回路６０とは異なるタイミングで画像入力信号ＶＤを信号線ドライバ７０に供給する。表示パネル５０Ｃは、図１中の画素５０i,j に代えて、異なる構成の画素５０Ｃi,j が設けられている。他は、図１と同様の構成である。
【００５１】
図１５は、図１４中の画素５０Ｃi,j （例えば、ｉ＝３，ｊ＝２）の電気的構成を示す回路図であり、第１の実施形態を示す図２中の要素と共通の要素には共通の符号が付されている。
この画素５０Ｃ3,2 では、図１５に示すように、図２中のリセットトランジスタ５８3,2 及びリセット信号線Ｒ2 が削除されている。他は、図２と同様の構成である。また、画素５０Ｃ3,2 に隣接する画素５０Ｃ2,2 ，５０Ｃ4,2 なども、同様の構成になっている。
【００５２】
図１６は、図１５の画像表示部５０Ｃ3,2 の動作を説明するためのタイムチャートである。
この図１６を参照して、この形態の画像表示装置の表示制御方法について説明する。
非選択期間Ｔ１では、選択トランジスタ５３3,2 はオフ状態であり、時刻ｔ１において選択期間Ｔ２が開始すると、選択トランジスタ５３3,2 がオフ状態からオン状態に遷移する。このとき、信号線Ｘ3 に入力される電圧Ｖｘは、グランドライン５２と同じ０Ｖであり、かつ選択トランジスタ５３3,2 がオン状態であるため、保持コンデンサ５４3,2 の電荷の放電が開始する。また、同時に寄生容量５７3,2 の電荷が画素表示素子５６3,2 を介して放電される。選択期間Ｔ２が開始してから十分な時間が経過すると、駆動トランジスタ５５3,2 のゲート電圧ＶＧとソース電圧ＶＳは０Ｖとなる。また、駆動トランジスタ５５3,2 のゲート・ソース間電圧ＶＧＳが０Ｖであるため、同駆動トランジスタ５５3,2 のドレイン・ソース間には電流は流れない。
【００５３】
次に、時刻ｔ２において、信号線Ｘ3 の電圧Ｖｘが０ＶからＶＤＡＴＡに遷移し、階調画素データＤが書き込まれる（画素データ書込み処理）。これ以降は、第１の実施形態と同様の動作が行われ、第１の実施形態と同様の利点がある。
【００５４】
第４の実施形態
図１７は、この発明の第４の実施形態である画像表示装置の電気的構成を示すブロック図であり、第１の実施形態を示す図１中の要素、及び第３の実施形態を示す図１４中の要素と共通の要素には共通の符号が付されている。
この形態の画像表示装置では、図１中の制御回路６０、表示パネル５０、及びリセット信号線ドライバ９０に代えて、新たな機能が付加された制御回路６０Ｄ、図１４中の表示パネル５０Ｃ、及び電源線電圧切替回路１００が設けられている。制御回路６０Ｄは、制御回路６０の機能に加え、電源線切替制御信号ＶＣを電源線電圧切替回路１００に供給する機能を有している。電源線電圧切替回路１００は、電源ライン５１に供給される電圧を電源線切替制御信号ＶＣに基づいて電源電圧Ｖｃｃ又はグランドレベル（０Ｖ）に切り替える。
【００５５】
図１８は、図１５の画像表示部５０Ｃ3,2 の動作を説明するためのタイムチャートである。
この図１８を参照して、この形態の画像表示装置の制御方法について説明する。
非選択期間Ｔ１では、選択トランジスタ５３3,2 はオフ状態であり、時刻ｔ１において選択期間Ｔ２が開始すると、選択トランジスタ５３3,2 がオフ状態からオン状態に遷移する。このとき、信号線Ｘ3 に入力される電圧Ｖｘは、駆動トランジスタ５５3,2 がオン状態になるような十分大きい電圧とする。同時に電源線５１の電圧を０Ｖにする。駆動トランジスタ５５3,2 がオン状態になっているため、寄生容量５７3,2 ９の電荷が同駆動トランジスタ５５3,2 を介して放電される。駆動トランジスタ５５3,2 のソース電圧ＶＳが０Ｖとなった後、信号線Ｘ3 に入力される電圧Ｖｘが０Ｖになり、かつ選択トランジスタ５３3,2 がオン状態であるため、時刻ｔ２において、保持コンデンサ５４3,2 の電荷が放電されてゲート電圧ＶＧが０Ｖになる。この後、電源線５１の電圧が電源電圧Ｖｃｃに戻る。駆動トランジスタ５５3,2 のゲート・ソース間電圧ＶＧＳが０Ｖであるため、同駆動トランジスタ５５3,2 のドレイン・ソース間には電流が流れない。
【００５６】
次に、時刻ｔ３において、信号線Ｘ3 の電圧Ｖｘが０ＶからＶＤＡＴＡに遷移し、階調画素データＤが書き込まれる（画素データ書込み処理）。これ以降は、第１の実施形態と同様の動作が行われ、第１の実施形態と同様の利点がある。
【００５７】
第５の実施形態
図１９は、この発明の第５の実施形態である画像表示装置の電気的構成を示すブロック図であり、第１の実施形態を示す図１中の要素と共通の要素には共通の符号が付されている。
この形態の画像表示装置では、図１中の表示パネル５０及びリセット信号線ドライバ９０に代えて、異なる構成の表示パネル５０Ｅ及び異なる機能を有するリセット信号線ドライバ９０Ｅが設けられている。表示パネル５０Ｅは、図１中の画素５０i,j に代えて、異なる構成の画素５０Ｅi,j が設けられている。リセット信号線ドライバ９０Ｅは、リセット制御信号ＲＡに基づいてリセット信号Ｑとは逆位相のリセット信号ＱＥを各リセット信号線Ｒ1 ，…，Ｒj ，…，Ｒm に印加する。表示パネル５０Ｅでは、リセット信号線Ｒ1 ，…，Ｒj ，…，Ｒm にリセット信号ＱＥが印加される。
【００５８】
図２０は、図１９中の画素５０Ｅi,j （例えば、ｉ＝３，ｊ＝２）の電気的構成を示す回路図であり、第１の実施形態を示す図２中の要素と共通の要素には共通の符号が付されている。
この画素５０Ｅ3,2 では、図２０に示すように、電源ライン５１と、グランドライン５２と、選択トランジスタ１５３3,2 と、保持コンデンサ５４3,2 と、駆動トランジスタ１５５3,2 と、画素表示素子５６3,2 と、寄生容量５７3,2 と、リセットトランジスタ１５８3,2 とから構成されている。電源ライン５１には、グランドライン５２を基準として電源電圧Ｖｃｃが供給される。選択トランジスタ１５３3,2 は、ドレイン電極が信号線Ｘ3 、ソース電極がノードＮ１、及びゲート電極が走査線Ｙ2 に接続され、走査信号Ｖに基づいて信号線Ｘ3 とノードＮ１との間の導通状態をオン／オフ制御する。
【００５９】
保持コンデンサ５４3,2 は、ノードＮ１とノードＮ２との間に接続され、駆動トランジスタ１５５3,2 のソース電極とゲート電極との間の電圧を保持する。駆動トランジスタ１５５3,2 は、ソース電極がノードＮ２、ドレイン電極がグランドライン５２、及びゲート電極がノードＮ１に接続され、ソース電極とゲート電極との間の電圧に基づいて制御される出力電流ＩＬをノードＮ２からグランドライン５２へ流す。画素表示素子５６3,2 は、アノードが電源ライン５１、及びカソードがノードＮ２に接続されると共に、アノードとカソードとの間に寄生容量５７3,2 を有し、駆動トランジスタ１５５3,2 の出力電流ＩＬに基づいた階調の画素を表示する。リセットトランジスタ１５８3,2 は、ソース電極が電源ライン５１、ドレイン電極がノードＮ２、及びゲート電極がリセット信号線Ｒ2 に接続され、リセット信号ＱＥに基づいてノードＮ２と電源ライン５１との間の導通状態をオン／オフ制御する。また、他の画素５０i,j も、同様の構成になっている。
【００６０】
この形態の画像表示装置では、選択トランジスタ１５３3,2 、駆動トランジスタ１５５3,2 、リセットトランジスタ１５８3,2 が第１の実施形態を示す図２中の選択トランジスタ５３3,2 、駆動トランジスタ５５3,2 、リセットトランジスタ５８3,2 の動作に対して相補的な動作を行い、第１の実施形態と同様の処理が行われるため、同様の利点がある。
【００６１】
第６の実施形態
図２１は、この発明の第６の実施形態である画像表示装置の電気的構成を示すブロック図であり、第５の実施形態を示す図１９中の要素と共通の要素には共通の符号が付されている。
この形態の画像表示装置では、図１９中の制御回路６０及び表示パネル５０Ｅに代えて、異なる機能を有する制御回路６０Ｆ及び異なる構成の表示パネル５０Ｆが設けられている。制御回路６０Ｆは、図１９中のリセット制御信号ＲＡとは異なるタイミングのリセット制御信号ＲＦをリセット信号線ドライバ９０Ｅに供給する。表示パネル５０Ｆは、図１９中の画素５０Ｅi,j に代えて、異なる構成の画素５０Ｆi,j が設けられている。他は、図１９と同様の構成である。
【００６２】
図２２は、図２１中の画素５０Ｆi,j （例えば、ｉ＝３，ｊ＝２）の電気的構成を示す回路図であり、第５の実施形態を示す図２０中の要素と共通の要素には共通の符号が付されている。
この画素５０Ｆ3,2 では、図２２に示すように、リセットトランジスタ１５８3,2 は、ドレイン電極がノードＮ１に接続され、リセット信号ＱＥに基づいてノードＮ１と電源ライン５１との間の導通状態をオン／オフ制御する。他は、図２０と同様の構成である。また、画素５０Ｆ3,2 に隣接する図示しない画素５０Ｆ2,2 ，５０Ｆ4,2 なども、同様の構成になっている。
【００６３】
この画像表示装置では、選択トランジスタ１５３3,2 、駆動トランジスタ１５５3,2 、リセットトランジスタ１５８3,2 が第２の実施形態を示す図１２中の選択トランジスタ５３3,2 、駆動トランジスタ５５3,2 、リセットトランジスタ５８3,2 の動作に対して相補的な動作を行い、第２の実施形態と同様の処理が行われるため、同様の利点がある。
【００６４】
第７の実施形態
図２３は、この発明の第７の実施形態である画像表示装置の電気的構成を示すブロック図であり、第５の実施形態を示す図１９中の要素と共通の要素には共通の符号が付されている。
この形態の画像表示装置では、図１９中の制御回路６０及び表示パネル５０Ｅに代えて、異なる機能を有する制御回路６０Ｇ及び異なる構成の表示パネル５０Ｇが設けられている。また、図１９中のリセット信号線ドライバ９０Ｅは、削除されている。制御回路６０Ｇは、制御回路６０とは異なるタイミングで画像入力信号ＶＤを信号線ドライバ７０に供給する。表示パネル５０Ｇは、図１９中の画素５０Ｅi,j に代えて、異なる構成の画素５０Ｇi,j が設けられている。他は、図１９と同様の構成である。
【００６５】
図２４は、図２３中の画素５０Ｇi,j （例えば、ｉ＝３，ｊ＝２）の電気的構成を示す回路図であり、第５の実施形態を示す図２０中の要素と共通の要素には共通の符号が付されている。
この画素５０Ｇ3,2 では、図２４に示すように、図２０中のリセットトランジスタ１５８3,2 及びリセット信号線Ｒ2 が削除されている。他は、図２０と同様の構成である。また、画素５０Ｇ3,2 に隣接する画素５０Ｇ2,2 ，５０Ｇ4,2 なども、同様の構成になっている。
【００６６】
この画像表示装置では、選択トランジスタ１５３3,2 、駆動トランジスタ１５５3,2 が第３の実施形態を示す図１５中の選択トランジスタ５３3,2 、駆動トランジスタ５５3,2 の動作に対して相補的な動作を行い、第３の実施形態と同様の処理が行われるため、同様の利点がある。
【００６７】
第８の実施形態
図２５は、この発明の第８の実施形態である画像表示装置の電気的構成を示すブロック図であり、第４の実施形態を示す図１７中の要素、第５の実施形態を示す図１９中の要素、及び第７の実施形態を示す図２３中の要素と共通の要素には共通の符号が付されている。
この形態の画像表示装置では、図１９中の制御回路６０、表示パネル５０Ｅ、及びリセット信号線ドライバ９０Ｅに代えて、新たな機能が付加された制御回路６０Ｈ、図２３中の表示パネル５０Ｇ、及び図１７中の電源線電圧切替回路１００が設けられている。制御回路６０Ｈは、制御回路６０の機能に加え、電源線切替制御信号ＶＨを電源線電圧切替回路１００に供給する機能を有している。電源線電圧切替回路１００は、電源ライン５１に供給される電圧を電源線切替制御信号ＶＨに基づいて電源電圧Ｖｃｃ又はグランドレベル（０Ｖ）に切り替える。
【００６８】
この画像表示装置では、選択トランジスタ１５３3,2 、駆動トランジスタ１５５3,2 が第４の実施形態の選択トランジスタ５３3,2 、駆動トランジスタ５５3,2 の動作に対して相補的な動作を行い、第４の実施形態と同様の処理が行われるため、同様の利点がある。
【００６９】
第９の実施形態
図２６は、この発明の第９の実施形態である画像表示装置の電気的構成を示すブロック図であり、第１の実施形態を示す図１中の要素と共通の要素には共通の符号が付されている。
この形態の画像表示装置では、図１中の制御回路６０、表示パネル５０、及びリセット信号線ドライバ９０に代えて、新たな機能が付加された制御回路６０Ｋ、異なる構成の表示パネル５０Ｋ、及び制御線ドライバ１１０，１２０が設けられている。制御回路６０Ｋは、制御回路６０の機能に加え、制御信号ＣＡ，ＣＢを制御線ドライバ１１０，１２０にそれぞれ供給する機能を有している。表示パネル５０Ｋは、図１中の画素５０i,j に代えて、異なる構成の画素５０Ｋi,j が設けられ、さらに制御線Ｐ1 ，…，Ｐj ，…，Ｐm 及び制御線Ｑ1 ，…，Ｑj ，…，Ｑm が設けられている。制御線ドライバ１１０は、制御信号ＣＡに基づいて制御線駆動信号αを制御線Ｐ1 ，…，Ｐj ，…，Ｐm に印加する。制御線ドライバ１２０は、制御信号ＣＢに基づいて制御線駆動信号βを制御線Ｑ1 ，…，Ｑj ，…，Ｑm に印加する。
【００７０】
図２７は、図２６中の画素５０Ｋi,j （例えば、ｉ＝３，ｊ＝２）の電気的構成を示す回路図であり、第１の実施形態を示す図２中の要素と共通の要素には共通の符号が付されている。
この画素５０Ｋ3,2 では、図２７に示すように、電源ライン５１と、グランドライン５２と、選択トランジスタ１５３3,2 と、保持コンデンサ５４3,2 と、駆動トランジスタ１５５3,2 と、画素表示素子５６3,2 と、寄生容量５７3,2 と、制御トランジスタ１５８3,2 と、ｐＭＯＳ１５９3,2 とから構成されている。選択トランジスタ１５３3,2 は、ドレイン電極が信号線Ｘ3 、ソース電極がノードＮ１、及びゲート電極が走査線Ｙ2 に接続され、走査信号Ｖに基づいて信号線Ｘ3 とノードＮ１との間の導通状態をオン／オフ制御する。保持コンデンサ５４3,2 は、ノードＮ１と電源ライン５１（電源電圧Ｖｃｃ）との間に接続され、駆動トランジスタ１５５3,2 のソース電極とゲート電極との間の電圧を保持する。
【００７１】
駆動トランジスタ１５５3,2 は、ソース電極が電源ライン５１、ドレイン電極がノードＮ２、及びゲート電極がノードＮ１に接続され、ソース電極とゲート電極との間の電圧に基づいて制御される出力電流ＩＬを電源ライン５１からノードＮ２へ流す。画素表示素子５６3,2 は、寄生容量５７3,2 を有し、アノードがノードＮ３、及びカソードがグランドライン５２に接続され、駆動トランジスタ１５５3,2 の出力電流ＩＬをｐＭＯＳ１５９3,2 を介して取り込んでグランドライン５２へ流すことにより、同出力電流ＩＬにに基づいた階調の画素を表示する。制御トランジスタ１５８3,2 は、ソース電極がノードＮ１、ドレイン電極がノードＮ２、及びゲート電極が制御線Ｐ2 に接続され、制御線駆動信号αに基づいてノードＮ１とノードＮ２との間の導通状態をオン／オフ制御する。ｐＭＯＳ１５９3,2 は、ソース電極がノードＮ２、ドレイン電極がノードＮ３、及びゲート電極が制御線Ｑ2 に接続され、制御線駆動信号βに基づいてノードＮ２とノードＮ３との間の導通状態をオン／オフ制御する。また、他の画素５０Ｋi,j も、同様の構成になっている。
【００７２】
図２８及び図２９は、図２７の画像表示部５０Ｋ3,2 の動作を説明するためのタイムチャートである。
これらの図を参照して、この形態の画像表示装置の表示制御方法について説明する。
図２８に示すように、保持期間Ｔ１では、選択トランジスタ１５３3,2 、駆動トランジスタ、リセットトランジスタ１５８3,2 、ｐＭＯＳ１５９3,2 がオフ状態になっている。時刻ｔ１において選択期間Ｔ２が開始すると、走査信号Ｖが走査線Ｙ2 に印加されて選択トランジスタ１５３3,2 がオフ状態からオン状態になり、信号線Ｘ3 から階調画素データＤの信号電荷が保持コンデンサ５４3,2 に蓄積される（画素データ書込み処理）。
【００７３】
次に、時刻ｔｓにおいて、選択トランジスタ１５３3,2 がオフ状態、及び制御トランジスタ１５８3,2 がオン状態になり、保持コンデンサ５４3,2 の電荷の放電が制御トランジスタ１５８3,2 及び駆動トランジスタ１５５3,2 を介して開始する。一定時間の放電後、時刻ｔ２において、制御トランジスタ１５８3,2 がオフ状態、及びｐＭＯＳ１５９3,2 がオン状態になる（放電処理）。駆動トランジスタ１５５3,2 のゲート・ソース間電圧ＶＧＳが保持コンデンサ５４3,2 によって保持されるため（画素データ保持処理）、画素表示素子５６3,2 に一定の電流ＩＬが流れ続ける。これ以降は、第１の実施形態と同様に、画素表示素子５６2,2 ，５６3,2 ，５６4,2 に流れる電流のばらつきが小さくなり、同画素表示素子５６2,2 ，５６3,2 ，５６4,2 で表示される画素の輝度階調のばらつきが小さくなって表示画面の品位が向上する。
【００７４】
また、図２９に示すように、選択期間Ｔ２において、制御トランジスタ１５８3,2 がオン状態になり、駆動トランジスタ１５５3,2 のドレイン電極とゲート電極とが接続された状態で信号線Ｘ3 から階調画素データＤの信号電荷が保持コンデンサ５４3,2 に書き込まれる（画素データ書込み処理）。この後、時刻ｔｓにおいて、選択トランジスタ１５３3,2 がオフ状態になり、保持コンデンサ５４3,2 の電荷の放電が制御トランジスタ１５８3,2 及び駆動トランジスタ１５５3,2 を介して開始する。一定時間の放電後、時刻ｔ２において、制御トランジスタ１５８3,2 がオフ状態、及びｐＭＯＳ１５９3,2 がオン状態になる（放電処理）。駆動トランジスタ１５５3,2 のゲート・ソース間電圧ＶＧＳが保持コンデンサ５４3,2 によって保持されるため（画素データ保持処理）、画素表示素子５６3,2 に一定の電流ＩＬが流れ続ける。これ以降は、第１の実施形態と同様に、画素表示素子５６2,2 ，５６3,2 ，５６4,2 に流れる電流のばらつきが小さくなり、同画素表示素子５６2,2 ，５６3,2 ，５６4,2 で表示される画素の輝度階調のばらつきが小さくなって表示画面の画質が向上する。
【００７５】
第１０の実施形態
図３０は、この発明の第１０の実施形態である画像表示装置の電気的構成を示すブロック図であり、第９の実施形態を示す図２６中の要素と共通の要素には共通の符号が付されている。
この形態の画像表示装置では、図２６中の表示パネル５０Ｋに代えて、異なる構成の表示パネル５０Ｌが設けられている。表示パネル５０Ｌは、図２６中の画素５０Ｋi,j に代えて、異なる構成の画素５０Ｌi,j が設けられている。
【００７６】
図３１は、図３０中の画素５０Ｌi,j （例えば、ｉ＝３，ｊ＝２）の電気的構成を示す回路図であり、第９の実施形態を示す図２７中の要素と共通の要素には共通の符号が付されている。
この画素５０Ｌ3,2 では、図３１に示すように、制御トランジスタ１５８3,2 のドレイン電極がノードＮ２に接続され、同ノードＮ２に駆動トランジスタ１５５3,2 のゲート電極が接続されている。また、制御トランジスタ１５８3,2 のソース電極がノードＮ１に接続され、同ノードＮ１に駆動トランジスタ１５５3,2 のドレイン電極が接続されている。制御トランジスタ１５８3,2 は、制御線駆動信号αに基づいてノードＮ１とノードＮ２との間の導通状態をオン／オフ制御する。他は、図２７と同様の構成である。
【００７７】
この画像表示装置では、上記第９の実施形態の図２９に示す処理と同様の処理が行われ、同様の利点がある。
【００７８】
第１１の実施形態
図３２は、この発明の第１１の実施形態である画像表示装置の電気的構成を示すブロック図であり、第９の実施形態を示す図２６中の要素と共通の要素には共通の符号が付されている。
この形態の画像表示装置では、図２６中の制御回路６０Ｋ及び表示パネル５０Ｋに代えて、異なる機能を有する制御回路６０Ｍ及び異なる構成の表示パネル５０Ｍが設けられ、制御線ドライバ１２０が削除されている。制御回路６０Ｍは、制御回路６０Ｋの機能から制御信号ＣＢを出力する機能が削除されている。表示パネル５０Ｍは、図２６中の画素５０Ｋi,j に代えて、異なる構成の画素５０Ｍi,j が設けられ、さらに制御線Ｑ1 ，…，Ｑj ，…，Ｑm が削除されている。
【００７９】
図３３は、図３２中の画素５０Ｍi,j （例えば、ｉ＝３，ｊ＝２）の電気的構成を示す回路図であり、第１０の実施形態を示す図３１中の要素と共通の要素には共通の符号が付されている。
この画素５０Ｍ3,2 では、図３１の画素５０Ｌ3,2 の構成に加えて入力駆動トランジスタ２５８3,2 が設けられ、ｐＭＯＳ１５９3,2 及び制御線Ｑ2 が削除されている。また、駆動トランジスタ１５５3,2 は、請求項９中の出力駆動トランジスタに対応する。入力駆動トランジスタ２５８3,2 は、ｐＭＯＳで構成され、ソース電極が電源ライン５１、ドレイン電極がノードＮ１、及びゲート電極がノードＮ３に接続され、ソース電極とゲート電極との間の電圧に基づいて制御される出力電流を電源ライン５１からノードＮ１へ流す。出力駆動トランジスタ１５５3,2 のドレイン電極はノードＮ２に接続され、同ノードＮ２に画素表示素子５６3,2 のアノードが接続されている。出力駆動トランジスタ１５５3,2 のゲート電極は、ノードＮ３に接続されている。他は、図３１と同様の構成である。
【００８０】
図３４は、図３３の画像表示部５０Ｍ3,2 の動作を説明するためのタイムチャートである。
この図を参照して、この形態の画像表示装置の表示制御方法について説明する。  図３４に示すように、保持期間Ｔ１では、選択トランジスタ１５３3,2 、制御トランジスタ１５８3,2 、ｐＭＯＳ１５９3,2 がオフ状態になっている。時刻ｔ１において選択期間Ｔ２が開始すると、走査信号Ｖが走査線Ｙ2 に印加されて選択トランジスタ１５３3,2 がオフ状態からオン状態になり、制御線駆動信号αが制御線Ｐ2 に印加されて制御トランジスタ１５８3,2 がオフ状態からオン状態になり、信号線Ｘ3 から階調画素データの信号電荷が保持コンデンサ５４3,2 に蓄積される（画素データ書込み処理）。
【００８１】
次に、時刻ｔｓにおいて、選択トランジスタ１５３3,2 がオフ状態になり、保持コンデンサ５４3,2 の電荷の放電が制御トランジスタ１５８3,2 及び入力駆動トランジスタ２５８3,2 を介して開始する（放電処理）。一定時間の放電後、時刻ｔ２において、制御トランジスタ１５８3,2 がオフ状態になり、出力駆動トランジスタ１５５3,2 のゲート電極がフローティングになる。出力駆動トランジスタ１５５3,2 のゲート・ソース間電圧ＶＧＳが保持コンデンサ５４3,2 によって保持されるため（画素データ保持処理）、画素表示素子５６3,2 に一定の電流ＩＬが流れ続ける。上記放電処理において、一定時間の放電動作を行うことにより、入力駆動トランジスタ２５８3,2 及び出力駆動トランジスタ１５５3,2 のソース・ドレイン間の電流のばらつきが小さくなり、第９の実施形態と同様の利点がある。
【００８２】
第１２の実施形態
図３５は、この発明の第１２の実施形態である画像表示装置の電気的構成を示すブロック図であり、第１１の実施形態を示す図３２中の要素と共通の要素には共通の符号が付されている。
この形態の画像表示装置では、図３２中の表示パネル５０Ｍに代えて、異なる構成の表示パネル５０Ｎが設けられている。表示パネル５０Ｎは、図３２中の画素５０Ｍi,j に代えて、異なる構成の画素５０Ｎi,j が設けられている。
【００８３】
図３６は、図３５中の画素５０Ｎi,j （例えば、ｉ＝３，ｊ＝２）の電気的構成を示す回路図であり、第１１の実施形態を示す図３３中の要素と共通の要素には共通の符号が付されている。
この画素５０Ｎ3,2 では、入力駆動トランジスタ２５８3,2 のゲート電極がノードＮ１に接続されている。入力駆動トランジスタ２５８3,2 は、ソース電極とゲート電極との間の電圧に基づいて制御される出力電流を電源ライン５１からノードＮ１へ流す。他は、図３３と同様の構成である。
【００８４】
この画像表示装置では、第１１の実施形態と同様の処理が行われ、同様の利点がある。
【００８５】
以上、この発明の実施形態を図面により詳述してきたが、具体的な構成はこの実施形態に限られるものではなく、この発明の要旨を逸脱しない範囲の設計の変更などがあっても、この発明に含まれる。
例えば、図２中の選択トランジスタ５３3,2 及びリセットトランジスタ５８3,2 は、ｐＭＯＳでも良い。ただし、この場合、ゲート電極に入力する制御信号は、ｎＭＯＳの制御信号に対して逆位相とする必要がある。同様に、図１２中の選択トランジスタ５３3,2 及びリセットトランジスタ５８3,2 、及び図１５中の選択トランジスタ５３3,2 は、ｐＭＯＳでも良い。また、図２０中の選択トランジスタ１５３3,2 及びリセットトランジスタ１５８3,2 は、ｎＭＯＳでも良い。同様に、図２２中の選択トランジスタ１５３3,2 及びリセットトランジスタ１５８3,2 、及び図２４中の選択トランジスタ１５３3,2 は、ｎＭＯＳでも良い。
【００８６】
第９の実施形態を示す図２７中のｐＭＯＳ１５９3,2 、及び第１０の実施形態を示す図３１中のｐＭＯＳ１５９3,2 は、省略しても同実施形態とほぼ同様の作用、効果が得られる。また、走査信号Ｖを走査線Ｙ1 ，…，Ｙj ，…，Ｙm に印加する順序は、線順次に限らず、予め設定された任意の順序で良い。また、図２、図１２、及び図１５中の駆動トランジスタ５５3,2 、図２０、図２２、図２４中の駆動トランジスタ１５５3,2 のソース電極とノードＮ２との間、又はドレイン電極と電源ライン５１との間にフィードバック抵抗を挿入することにより、電流のばらつきを低減することもできる。同様に、図２７、図３１、図３３、及び図３６中の駆動トランジスタ１５５3,2 のソース電極と電源ライン５１との間にフィードバック抵抗を挿入することにより、電流のばらつきをさらに低減することもできる。この発明における表示パネルは、有機ＥＬの他、例えば発光ダイオード（ＬＥＤ）アレイやフィールド・エミッション・ディスプレイ（ＦＥＤ）など、電流駆動されるものであれば、任意のもので良い。
【００８７】
【発明の効果】
以上説明したように、請求項１又は１２記載の発明の構成によれば、選択トランジスタをオン状態にすることにより、信号線から保持コンデンサへ階調画素データを書き込み、同保持コンデンサに書き込まれた階調画素データの電荷を駆動トランジスタを介して一定時間放電し、この後、同駆動トランジスタの第２のゲート電極をフローティングにすることにより同保持コンデンサに蓄積された同階調画素データの電荷を保持するようにしたので、同駆動トランジスタに流れる電流のばらつきが小さくなり、各画素表示素子で表示される画素の輝度階調のばらつきが小さくなって表示画面の画質を向上できる。
【００８８】
請求項２又は１３記載の発明の構成によれば、リセットトランジスタをオン状態にすることにより、保持コンデンサ及び寄生容量を放電させ、この後、選択トランジスタをオン状態にすることにより、信号線から同保持コンデンサへ階調画素データを書き込み、同保持コンデンサに書き込まれた階調画素データの電荷を駆動トランジスタを介して一定時間放電し、同選択トランジスタをオフ状態にすることにより、同駆動トランジスタの第２のゲート電極をフローティングにして同保持コンデンサに蓄積された階調画素データの電荷を保持するようにしたので、同駆動トランジスタに流れる電流のばらつきが小さくなり、画素表示素子で表示される画素の輝度階調のばらつきが小さくなって表示画面の画質を向上できる。
【００８９】
請求項３又は１４記載の発明の構成によれば、リセットトランジスタをオン状態にすることにより、保持コンデンサ及び寄生容量を放電させ、この後、選択トランジスタをオン状態にすることにより、信号線から同保持コンデンサへ階調画素データを書き込み、同保持コンデンサに書き込まれた階調画素データの電荷を駆動トランジスタを介して一定時間放電し、同選択トランジスタをオフ状態にすることにより、同駆動トランジスタの第２のゲート電極をフローティングにして同保持コンデンサに蓄積された階調画素データの電荷を保持するようにしたので、同駆動トランジスタに流れる電流のばらつきが小さくなり、画素表示素子で表示される画素の輝度階調のばらつきが小さくなって表示画面の画質を向上できる。
【００９０】
請求項４又は１５記載の発明の構成によれば、選択トランジスタをオン状態にすると共に信号線からリセット信号電圧を入力することにより、保持コンデンサ及び寄生容量を放電させ、この後、同選択トランジスタをオン状態にすることにより、信号線から同保持コンデンサへ階調画素データを書き込み、同保持コンデンサに書き込まれた階調画素データの電荷を駆動トランジスタを介して一定時間放電し、同選択トランジスタをオフ状態にすることにより、駆動トランジスタの第２のゲート電極をフローティングにして同保持コンデンサに蓄積された階調画素データの電荷を保持するようにしたので、同駆動トランジスタに流れる電流のばらつきが小さくなり、画素表示素子で表示される画素の輝度階調のばらつきが小さくなって表示画面の画質を向上できる。
【００９１】
請求項５又は１６記載の発明の構成によれば、第１の電源電圧をリセット信号電圧とすることにより、保持コンデンサ及び寄生容量を放電させ、この後、選択トランジスタをオン状態にすることにより、信号線から同保持コンデンサへ階調画素データを書き込み、同保持コンデンサに書き込まれた階調画素データの電荷を駆動トランジスタを介して一定時間放電し、同選択トランジスタをオフ状態にすることにより、駆動トランジスタの第２のゲート電極をフローティングにして同保持コンデンサに蓄積された階調画素データの電荷を保持するようにしたので、同駆動トランジスタに流れる電流のばらつきが小さくなり、画素表示素子で表示される画素の輝度階調のばらつきが小さくなって表示画面の画質を向上できる。
【００９２】
請求項６又は１７記載の発明の構成によれば、選択トランジスタをオン状態とし、かつ制御トランジスタをオフ状態とすることにより、信号線から保持コンデンサへ階調画素データを書き込み、同選択トランジスタをオフ状態とし、かつ同制御トランジスタをオン状態とすることにより、同保持コンデンサに書き込まれた階調画素データの電荷を同駆動トランジスタを介して一定時間放電し、この後、同制御トランジスタをオフ状態にすることにより、同駆動トランジスタの第２のゲート電極をフローティングにして同保持コンデンサに蓄積された階調画素データの電荷を保持するようにしたので、同駆動トランジスタに流れる電流のばらつきが小さくなり、画素表示素子で表示される画素の輝度階調のばらつきが小さくなって表示画面の画質を向上できる。
【００９３】
請求項７又は１８記載の発明の構成によれば、選択トランジスタをオン状態とし、かつ制御トランジスタをオン状態とすることにより、信号線から保持コンデンサへ階調画素データを書き込み、同選択トランジスタをオフ状態とし、かつ同制御トランジスタをオン状態とすることにより、同保持コンデンサに書き込まれた階調画素データの電荷を駆動トランジスタを介して一定時間放電し、この後、同制御トランジスタをオフ状態にすることにより、同駆動トランジスタの第２のゲート電極をフローティングにして同保持コンデンサに蓄積された階調画素データの電荷を保持するようにしたので、同駆動トランジスタに流れる電流のばらつきが小さくなり、画素表示素子で表示される画素の輝度階調のばらつきが小さくなって表示画面の画質を向上できる。
【００９４】
請求項８又は１９記載の発明の構成によれば、選択トランジスタをオン状態とし、かつ制御トランジスタをオン状態とすることにより、信号線から保持コンデンサへ階調画素データを書き込み、同選択トランジスタをオフ状態とし、かつ同制御トランジスタをオン状態とすることにより、同保持コンデンサに書き込まれた階調画素データの電荷を駆動トランジスタを介して一定時間放電し、この後、同制御トランジスタをオフ状態にすることにより、同駆動トランジスタの第２のゲート電極をフローティングにして同保持コンデンサに蓄積された階調画素データの電荷を保持するようにしたので、同駆動トランジスタに流れる電流のばらつきが小さくなり、画素表示素子で表示される画素の輝度階調のばらつきが小さくなって表示画面の画質を向上できる。
【００９５】
請求項９又は２０記載の発明の構成によれば、選択トランジスタをオン状態とし、かつ制御トランジスタをオン状態とすることにより、信号線から保持コンデンサへ階調画素データを書き込み、同選択トランジスタをオフ状態とし、かつ同制御トランジスタをオン状態とすることにより、同保持コンデンサに書き込まれた階調画素データの電荷を入力駆動トランジスタを介して一定時間放電し、この後、同制御トランジスタをオフ状態にすることにより、出力駆動トランジスタの第２のゲート電極をフローティングにして同保持コンデンサに蓄積された階調画素データの電荷を保持するようにしたので、同出力駆動トランジスタに流れる電流のばらつきが小さくなり、画素表示素子で表示される画素の輝度階調のばらつきが小さくなって表示画面の画質を向上できる。
【００９６】
請求項１０又は２１記載の発明の構成によれば、選択トランジスタをオン状態とし、かつ制御トランジスタをオン状態とすることにより、信号線から保持コンデンサへ階調画素データを書き込み、同選択トランジスタをオフ状態とし、かつ同制御トランジスタをオン状態とすることにより、同保持コンデンサに書き込まれた階調画素データの電荷を入力駆動トランジスタを介して一定時間放電し、この後、同制御トランジスタをオフ状態にすることにより、出力駆動トランジスタの第２のゲート電極をフローティングにして同保持コンデンサに蓄積された階調画素データの電荷を保持するようにしたので、同出力駆動トランジスタに流れる電流のばらつきが小さくなり、画素表示素子で表示される画素の輝度階調のばらつきが小さくなって表示画面の画質を向上できる。
【００９７】
請求項１１又は２２記載の発明の構成によれば、請求項１乃至１０記載の発明における画素表示素子は、有機ＥＬで構成されているので、同画素表示素子にばらつきの少ない電流が供給され、表示画面の画質が向上した画像表示装置の表示制御方法を実現できる。
【図面の簡単な説明】
【図１】この発明の第１の実施形態である画像表示装置の電気的構成を示すブロック図である。
【図２】図１中の画素５０i,j 及び隣接する画素５０i,j の電気的構成を示す回路図である。
【図３】図２の画像表示部５０3,2 の動作を説明するためのタイムチャートである。
【図４】駆動トランジスタ５５3,2 のＩＤＳ−ＶＧＳ特性を示す特性図である。
【図５】画素表示素子５６3,2 のＶＬ−ＩＬ特性を示す特性図である。
【図６】駆動トランジスタ５５3,2 ，５５2,2 ，５５4,2 のＩＤＳ−ＶＧＳ特性を示す特性図である。
【図７】駆動トランジスタ５５3,2 ，５５2,2 ，５５4,2 のＶＧＳの過渡特性を示す特性図である。
【図８】駆動トランジスタ５５3,2 ，５５2,2 ，５５4,2 のＩＤＳの過渡特性を示す特性図である。
【図９】駆動トランジスタ５５3,2 ，５５2,2 ，５５4,2 のＩＤＳ−ＶＧＳ特性を示す特性図である。
【図１０】駆動トランジスタ５５3,2 ，５５2,2 ，５５4,2 のＩＤＳ−ＶＧＳ特性を示す特性図である。
【図１１】この発明の第２の実施形態である画像表示装置の電気的構成を示すブロック図である。
【図１２】図１１中の画素５０Ｂi,j の電気的構成を示す回路図である。
【図１３】図１２の画像表示部５０Ｂ3,2 の動作を説明するためのタイムチャートである。
【図１４】この発明の第３の実施形態である画像表示装置の電気的構成を示すブロック図である。
【図１５】図１４中の画素５０Ｃi,j の電気的構成を示す回路図である。
【図１６】図１５の画像表示部５０Ｃ3,2 の動作を説明するためのタイムチャートである。
【図１７】この発明の第４の実施形態である画像表示装置の電気的構成を示すブロック図である。
【図１８】図１５の画像表示部５０Ｃ3,2 の動作を説明するためのタイムチャートである。
【図１９】この発明の第５の実施形態である画像表示装置の電気的構成を示すブロック図である。
【図２０】図１９中の画素５０Ｅi,j の電気的構成を示す回路図である。
【図２１】この発明の第６の実施形態である画像表示装置の電気的構成を示すブロック図である。
【図２２】図２１中の画素５０Ｆi,j の電気的構成を示す回路図である。
【図２３】この発明の第７の実施形態である画像表示装置の電気的構成を示すブロック図である。
【図２４】図２３中の画素５０Ｇi,j の電気的構成を示す回路図である。
【図２５】この発明の第８の実施形態である画像表示装置の電気的構成を示すブロック図である。
【図２６】この発明の第９の実施形態である画像表示装置の電気的構成を示すブロック図である。
【図２７】図２６中の画素５０Ｋi,j の電気的構成を示す回路図である。
【図２８】図２７の画像表示部５０Ｋ3,2 の動作を説明するためのタイムチャートである。
【図２９】図２７の画像表示部５０Ｋ3,2 の動作を説明するためのタイムチャートである。
【図３０】この発明の第１０の実施形態である画像表示装置の電気的構成を示すブロック図である。
【図３１】図３０中の画素５０Ｌi,j の電気的構成を示す回路図である。
【図３２】この発明の第１１の実施形態である画像表示装置の電気的構成を示すブロック図である。
【図３３】図３２中の画素５０Ｍi,j の電気的構成を示す回路図である。
【図３４】図３３の画像表示部５０Ｍ3,2 の動作を説明するためのタイムチャートである。
【図３５】この発明の第１２の実施形態である画像表示装置の電気的構成を示すブロック図である。
【図３６】図３５中の画素５０Ｎi,j の電気的構成を示す回路図である。
【図３７】従来の画像表示装置の電気的構成を示すブロック図である。
【図３８】図３７中の画素１０i,j の電気的構成を示す回路図である。
【図３９】ｎＭＯＳ１５3,2 ，１５2,2 ，１５4,2 のＩＤＳ−ＶＧＳ特性を示す特性図である。
【符号の説明】
５０，５０Ｂ，５０Ｃ，５０Ｅ，５０Ｆ，５０Ｇ，５０Ｋ，５０Ｌ，５０Ｍ，５０Ｎ      表示パネル
５０i,j ，５０Ｂi,j ，５０Ｃi,j ，５０Ｅi,j ，５０Ｆi,j ，５０Ｇi,j ，５０Ｋi,j ，５０Ｌi,j ，５０Ｍi,j ，５０Ｎi,j       画素
５１      電源ライン
５２      グランドライン
５３3,2       選択トランジスタ
５５3,2       駆動トランジスタ
５８3,2       リセットトランジスタ
５４3,2       保持コンデンサ
５６3,2       画素表示素子
５７3,2       寄生容量
６０，６０Ｂ，６０Ｃ，，６０Ｄ，６０Ｆ，６０Ｇ，６０Ｈ，６０Ｋ，６０Ｍ制御回路（制御手段）
７０      信号線ドライバ
８０      走査線ドライバ
９０      リセット信号線ドライバ
９０Ｅ      リセット信号線ドライバ
１００      電源線電圧切替回路（電源供給回路）
１１０，１２０      制御線ドライバ
１５３3,2       選択トランジスタ
１５５3,2       駆動トランジスタ、出力駆動トランジスタ
１５８3,2       リセットトランジスタ、制御トランジスタ
２５８3,2       入力駆動トランジスタ
Ｐ1 ，…，Ｐj ，…，Ｐm       制御線
Ｑ1 ，…，Ｑj ，…，Ｑm       制御線
【図１】
0003750616.tif 000002
【図２】
0003750616.tif 000003
【図３】
0003750616.tif 000004
【図４】
0003750616.tif 000005
【図５】
0003750616.tif 000006
【図６】
0003750616.tif 000007
【図７】
0003750616.tif 000008
【図８】
0003750616.tif 000009
【図９】
0003750616.tif 000010
【図１０】
0003750616.tif 000011
【図１１】
0003750616.tif 000012
【図１２】
0003750616.tif 000013
【図１３】
0003750616.tif 000014
【図１４】
0003750616.tif 000015
【図１５】
0003750616.tif 000016
【図１６】
0003750616.tif 000017
【図１７】
0003750616.tif 000018
【図１８】
0003750616.tif 000019
【図１９】
0003750616.tif 000020
【図２０】
0003750616.tif 000021
【図２１】
0003750616.tif 000022
【図２２】
0003750616.tif 000023
【図２３】
0003750616.tif 000024
【図２４】
0003750616.tif 000025
【図２５】
0003750616.tif 000026
【図２６】
0003750616.tif 000027
【図２７】
0003750616.tif 000028
【図２８】
0003750616.tif 000029
【図２９】
0003750616.tif 000030
【図３０】
0003750616.tif 000031
【図３１】
0003750616.tif 000032
【図３２】
0003750616.tif 000033
【図３３】
0003750616.tif 000034
【図３４】
0003750616.tif 000035
【図３５】
0003750616.tif 000036
【図３６】
0003750616.tif 000037
【図３７】
0003750616.tif 000038
【図３８】
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【図３９】
0003750616.tif 000040