(57)【特許請求の範囲】
【請求項１】
第１のシリコン基板（１ｂ）と第２のシリコン基板（１ｃ）とが絶縁膜（１ａ）を介して貼り合わされたＳＯＩ基板（１）のうち、前記第１のシリコン基板に対して前記絶縁膜に達するトレンチ（４）を形成することにより、デバイスが形成されるデバイス形成領域（２）とデバイスが形成されない非デバイス形成領域（３）とに絶縁分離してなる半導体装置の製造方法において、
前記非デバイス形成領域に不純物のイオン注入を行い、前記非デバイス形成領域における前記第１のシリコン基板の表層部にイオン注入領域（１０）を形成する工程と、
前記イオン注入領域の表面を酸化することにより、前記イオン注入領域に結晶欠陥を形成する工程と、を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記イオン注入領域を形成する工程では、前記非デバイス形成領域の一部にのみイオン注入を行うことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記イオン注入領域を形成する工程では、前記ＳＯＩ基板のうちスクライブライン（１３）となる領域にイオン注入を行うことを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記トレンチとして、前記デバイス形成領域を囲むように第１トレンチ（５１ａ）を形成すると共に、該第１トレンチを囲むように第２トレンチ（５１ｂ）を形成し、前記イオン注入領域形成工程では、前記非デバイス形成領域のうち前記第１、第２トレンチの間の領域に前記イオン注入を行い、前記結晶欠陥形成工程では、前記第１、第２トレンチの間の領域に前記結晶欠陥を形成することを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【請求項５】
前記イオン注入領域形成工程では、前記第１、第２トレンチの間の領域に部分的に前記イオン注入を行うことを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項６】
前記結晶欠陥を形成する工程における前記酸化は、前記非デバイス形成領域にＬＯＣＯＳ酸化膜（７）を形成するＬＯＣＯＳ酸化によって行うことを特徴とする請求項１乃至５のいずれか１つに記載の半導体装置の製造方法。
【請求項７】
前記イオン注入領域を形成する工程では、前記不純物としてボロンをイオン注入することを特徴とする請求項１乃至６のいずれか１つに記載の半導体装置の製造方法。
【請求項８】
前記トレンチに対して垂直を成す複数のトレンチ（１４）を形成することを特徴とする請求項１乃至７のいずれか１つに記載の半導体装置の製造方法。
【請求項９】
第１のシリコン基板（５２）と第２のシリコン基板（５４）とが絶縁膜（５３）を介して貼り合わされたＳＯＩ基板のうち、前記第１のシリコン基板に配置されるデバイス形成領域（５０）と、
前記第１のシリコン基板において、前記デバイス形成領域を囲み前記絶縁膜に達するように形成された２重のトレンチ（５１ａ、５１ｂ）とを有し、
前記２重のトレンチの間の領域は、前記２重のトレンチにより、前記デバイス形成領域および前記２重のトレンチよりも外側の領域に対して絶縁分離されていると共に、結晶欠陥が形成された結晶欠陥配置領域とされていることを特徴とする半導体装置。
【請求項１０】
前記デバイス形成領域には、パワーデバイスが形成されていることを特徴とする請求項９に記載の半導体装置。
【請求項１１】
前記２重のトレンチの間の領域は、グランド電位とされていることを特徴とする請求項９又は１０に記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、意図的に結晶欠陥を形成するように構成した半導体装置の製造方法に関するもので、特にＳＯＩ基板を用いる半導体装置に適用すると好適である。
【０００２】
【従来の技術】
ＳＯＩ基板を使用した半導体装置では、ＳＯＩ基板の一方のシリコン層にトレンチを形成し、このトレンチ内を絶縁膜で埋め込むことで、各素子間の絶縁分離を行っている。
【０００３】
しかしながら、埋め込み絶縁膜とその周囲のシリコンとの熱膨張係数差による応力により、トレンチ周辺に結晶欠陥が発生し、この結晶欠陥がデバイスのリーク電流等の原因となって歩留り低下を招くという問題があった。
【０００４】
このため、従来ではデバイスをトレンチから離す（例えば５０μｍ）等の処置を施すことにより、トレンチ周辺に発生した結晶欠陥の影響を受けないように対処してきたが、これではデバイスの微細化に対し妨げになる。
【０００５】
一方、プロセス誘起欠陥、重金属不純物汚染による素子特性の劣化やＭＯＳゲートの酸化膜特性の劣化の影響を防止する手段として、基板裏面にゲッタリング層を設ける方法がある。
【０００６】
しかしながら、ゲッタリング層が基板裏面にあるため、重金属不純物汚染を基板表面からゲッタリング層に到達させるために高温熱処理が必要となるが、ＬＳＩの微細化に伴った低温プロセスにおいては重金属不純物汚染がゲッタリング層まで到達せず、十分なゲッタリング効果が得られないという問題がある。
【０００７】
さらに、ウェハの中間層に酸化膜が挟まれているＳＯＩ基板では、基板裏面へのゲッタリングが不可能である。
【０００８】
【発明が解決しようとする課題】
本発明は上記点に鑑みて、ＳＯＩ基板のトレンチ周囲に発生する結晶欠陥に起因して、リーク電流が発生することを防止することを第１の目的とする。また、基板のうちデバイスが形成される側の表面に結晶欠陥形成されるようにし、十分なゲッタリング効果が得られるようにすることを第２の目的とする。
【０００９】
【課題を解決するための手段】
上記目的を達成するため、請求項１に記載の発明では、第１のシリコン基板（１ｂ）と第２のシリコン基板（１ｃ）とが絶縁膜（１ａ）を介して貼り合わされたＳＯＩ基板（１）のうち、第１のシリコン基板に対して絶縁膜に達するトレンチ（４）を形成することにより、デバイスが形成されるデバイス形成領域（２）とデバイスが形成されない非デバイス形成領域（３）とに絶縁分離してなる半導体装置の製造方法において、非デバイス形成領域に不純物のイオン注入を行い、非デバイス形成領域における第１のシリコン基板の表層部にイオン注入領域（１０）を形成する工程と、イオン注入領域の表面を酸化することにより、イオン注入領域に結晶欠陥を形成する工程と、を有することを特徴としている。
【００１０】
このように、非デバイス形成領域にイオン注入領域を形成し、このイオン注入領域の表面を酸化することにより、非デバイス形成領域に結晶欠陥を形成することができ、結晶欠陥が形成されることでトレンチ周囲の応力が緩和され、デバイス形成領域に結晶欠陥が形成されないようにできる。このため、ＳＯＩ基板のトレンチ周囲に発生する結晶欠陥に起因して、リーク電流が発生することを防止することができる。
【００１１】
このイオン注入領域は、非デバイス形成領域全域に形成してもよいが、請求項２に示すように、非デバイス形成領域の一部にのみイオン注入を行ってイオン注入領域を形成するようにしてもよい。また、請求項３に示すように、ＳＯＩ基板のうちスクライブライン（１３）となる領域にイオン注入を行ってイオン注入領域を形成するようにしてもよい。
【００１２】
請求項４に記載の発明においては、前記トレンチとして、デバイス形成領域を囲むように第１トレンチ（５１ａ）を形成すると共に、該第１トレンチを囲むように第２トレンチ（５１ｂ）を形成し、イオン注入領域形成工程では、非デバイス形成領域のうち第１、第２トレンチの間の領域にイオン注入を行い、結晶欠陥形成工程では、第１、第２トレンチの間の領域に結晶欠陥を形成することを特徴としている。
【００１３】
このように、第１、第２トレンチの間に結晶欠陥を形成するようにしても、請求項１と同様の効果を得ることができる。この場合、請求項５に示すように、第１、第２トレンチの間の領域に部分的にイオン注入することで、結晶欠陥が部分的に形成されるようにできる。これにより、第１、第２トレンチの間の領域を容易にグランド電位にすることができる。
【００１４】
請求項６に記載の発明においては、結晶欠陥を形成する工程における酸化は、非デバイス形成領域にＬＯＣＯＳ酸化膜（７）を形成するＬＯＣＯＳ酸化によって行うことを特徴としている。
【００１５】
このようにＬＯＣＯＳ酸化を用いれば、イオン注入領域においてＬＯＣＯＳ増速酸化が起こり、好適に結晶欠陥を形成することができる。
【００１６】
なお、請求項７に示すように、イオン注入領域を形成する工程では、不純物としてボロンをイオン注入するようにすると、ｎ型不純物を用いた場合よりも好適に結晶欠陥を形成することができる。
【００１７】
請求項８に記載の発明においては、トレンチに対して垂直を成す複数のトレンチ（１４）を形成することを特徴としている。
【００１８】
このように、トレンチに対して垂直を成す複数のトレンチを形成するようにすれば、より結晶欠陥が形成され易くなるようにできる。
【００２３】
請求項９に記載の発明においては、第１のシリコン基板（５２）と第２のシリコン基板（５４）とが絶縁膜（５３）を介して貼り合わされたＳＯＩ基板のうち、第１のシリコン基板に配置されるデバイス形成領域（５０）と、第１のシリコン基板において、デバイス形成領域を囲み前記絶縁膜に達するように形成された２重のトレンチ（５１ａ、５１ｂ）とを有し、２重のトレンチの間の領域は、２重のトレンチにより、デバイス形成領域および２重のトレンチよりも外側の領域に対して絶縁分離されていると共に、結晶欠陥が形成された結晶欠陥配置領域とされていることを特徴としている。
【００２４】
このように、デバイス形成領域を２重のトレンチで囲み、２重のトレンチに囲まれる領域を結晶欠陥配置領域とすれば、トレンチによる歪（応力）が緩和され、デバイス形成領域に結晶欠陥が形成されないようにすることができる。例えば、請求項１０に示すように、デバイス形成領域には、パワーデバイスが形成される。
【００２５】
請求項１１に記載の発明においては、２重のトレンチの間の領域は、グランド電位とされていることを特徴としている。このように２重のトレンチの間の領域をグランド電位とすることで、結晶欠陥が形成されていてもリーク不良とならないようにできる。
【００２６】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【００２７】
【発明の実施の形態】
（第１実施形態）
本発明の第１実施形態における半導体装置を正面から見た時のレイアウトを図１（ａ）に示し、図１（ａ）のＡ−Ａ断面図を図１（ｂ）に示す。以下、図１（ａ）、（ｂ）に基づいて半導体装置の構成について説明する。
【００２８】
半導体装置は、図１（ｂ）に示すように絶縁膜１ａを介して第１のシリコン基板１ｂと第２のシリコン基板１ｃとを貼り合せたＳＯＩ基板１を用いて形成されている。半導体装置は、図１（ａ）に示すようにデバイス形成領域２と、デバイス形成領域２の間に配置されるデバイスを形成しない領域３（以下、非デバイス形成領域という）とに区別される。
【００２９】
これらデバイス形成領域２と非デバイス形成領域３は、第１のシリコン基板１ｂに形成された絶縁膜１ａまで達するトレンチ４と、このトレンチ４内に埋め込まれた酸化膜５及び埋め込みポリシリコン層６により絶縁分離されている。
【００３０】
また、非デバイス形成領域３の表面にはＬＯＣＯＳ酸化膜７が形成されており、基板表面における絶縁分離も図られている。このＬＯＣＯＳ酸化膜７の下層に位置する部分において、第１のシリコン基板１ｂの表層部には結晶欠陥（図中×印）が形成されている。この結晶欠陥は意図的に形成したものであり、この結晶欠陥が形成された領域には不純物としてｐ型不純物であるボロンが高濃度にドーピングされた状態となっている。
【００３１】
このような構造の半導体装置によれば、非デバイス形成領域３に結晶欠陥を意図的に形成することで、デバイス形成領域２に結晶欠陥が形成されないようにすることができる。すなわち、従来では図１（ａ）、（ｂ）中の斜線部Ｓで示すような位置にデバイス形成領域２に結晶欠陥が形成されていたが、本実施形態では斜線部Ｓにおいて結晶欠陥が形成されないようにできる。このため、結晶欠陥に起因するリーク電流の発生を防止することができる。
【００３２】
図２に、図１に示す半導体装置の製造工程を示し、この図に基づき半導体装置の製造方法について説明する。
【００３３】
まず、図２（ａ）に示すように、絶縁膜１ａを介して第１のシリコン基板１ｂと第２のシリコン基板１ｃとを貼り合せたＳＯＩ基板１を用意し、第１のシリコン基板１ｂに絶縁膜１ａまで達するトレンチ４を形成する。そして、熱酸化を行ってトレンチ内壁に酸化膜５を形成したのち、トレンチ４内をポリシリコン層６で埋め込む。この後、第１のシリコン基板１ｂの表面に形成された酸化膜５及びポリシリコン層６を除去する。これにより、デバイス形成領域２と非デバイス形成領域３とがトレンチ４によって素子分離される。
【００３４】
続いて、図２（ｂ）に示すように、第１のシリコン基板１ｂの表面にパッド酸化膜８を形成する。そして、図２（ｃ）に示すように、パッド酸化膜８上にフォトレジスト９を選択的に配置したのち、パッド酸化膜８をスルー膜としたイオン注入を行う。このイオン注入工程では、例えば不純物としてｐ型不純物であるボロンをドーズ量２．０×１０14ｃｍ-3、イオン注入エネルギー７０ｋｅＶで注入する。これにより、非デバイス形成領域３における第１のシリコン基板１ｂの表層部に高濃度なイオン注入領域１０が形成される。
【００３５】
次に、フォトレジスト９を除去した後、図２（ｄ）に示すようにシリコン窒化膜（Ｓｉ3Ｎ4）１１を堆積したのち、パターニングして非デバイス形成領域３上においてシリコン窒化膜１１を開口させる。
【００３６】
そして、ＬＯＣＯＳ酸化を行う。例えば、雰囲気温度を９５０℃としたウェット酸化を行う。これにより、非デバイス形成領域３上にＬＯＣＯＳ酸化膜７が形成される。このとき、非デバイス形成領域３において第１のシリコン基板１ｂの表層部に高濃度なイオン注入領域１１を形成してあるため、この領域においてはＬＯＣＯＳ増速酸化され、他の領域よりもＬＯＣＯＳ酸化膜厚が厚くなる。例えば、上記条件でのＬＯＣＯＳ酸化を行うと、ＬＯＣＯＳ酸化膜厚が９８００Å程度となる。
【００３７】
このため、非デバイス形成領域３に意図的に結晶欠陥を誘起することができ、トレンチによる歪み（応力）が緩和され、デバイス形成領域２に結晶欠陥が形成されないようにすることができる。これにより、結晶欠陥に起因するリーク電流の発生を防止することができる。
【００３８】
また、この結晶欠陥はゲッタリング層として働き、プロセス誘起欠陥、重金属不純物汚染による素子特性の劣化やＭＯＳゲートの酸化膜特性の劣化の影響を防止することが可能となる。このように、ＳＯＩ基板１のうちデバイスが形成される側の第１のシリコン基板１ｂの表層部に結晶欠陥を形成することにより、ＳＯＩ基板１においてもゲッタリング機能を果たすことができる。
【００３９】
なお、本実施形態の場合、図３（ａ）に示すようにデバイス形成領域２がＣＭＯＳとバイポーラトランジスタ（Ｂｉｐ）とによって構成されているとすると、これらＣＭＯＳ及びバイポーラトランジスタが配置される領域以外すべての領域（図中斜線部分）に不純物のイオン注入を行って結晶欠陥が形成されるようにしているが、以下の図の斜線部分に示すように非デバイス形成領域３の一部に形成すようにしてもよい。
【００４０】
例えば、図３（ｂ）に示すように、バイポーラトランジスタの両側及びＣＭＯＳの両側に結晶欠陥が形成されるようにし、かつバイポーラトランジスタとＣＭＯＳとの間に結晶欠陥が形成されるようにしてもよい。
【００４１】
また、図３（ｃ）に示すように、各バイポーラトランジスタ及びＣＭＯＳの周囲に隣接する領域のみに結晶欠陥が形成されるようにしてもよい。
【００４２】
また、各素子間に結晶欠陥を形成するための専用領域を設けても良い。例えば、図３（ｄ）に示すように、トレンチで囲まれた結晶欠陥形成用領域を配置してもよい。
【００４３】
また、図３（ｅ）に示すように、ダイシングカット前の状態において半導体装置１２の間に介在するスクライブライン１３に結晶欠陥が形成されるようにしてもよい。
【００４４】
さらに、図３（ａ）〜（ｅ）に示すように結晶欠陥を形成する場合、結晶欠陥を発生させやすくするために、図３（ｆ）に示すように、素子分離用のトレンチ４に対して垂直に短いトレンチ１４を複数箇所形成するようにしてもよい。
【００４５】
（第２実施形態）
本発明の第２実施形態について説明する。図４（ａ）に、本実施形態における半導体装置を正面から見た時のレイアウトを示し、図４（ｂ）に、図４（ａ）のＢ−Ｂ断面図を示す。
【００４６】
本実施形態における半導体装置においても、図４（ｂ）に示すように絶縁膜１ａを介して第１のシリコン基板１ｂと第２のシリコン基板１ｃとを貼り合せたＳＯＩ基板１を用いて形成されている。
【００４７】
図４（ａ）はダイシングカット前の状態を示しており、製品部となる半導体装置の周囲がスクライブライン２０（図４（ａ）の点線斜線部分）となっている。このスクライブライン２０と製品部となる半導体装置２１との間において、図４（ｂ）に示すようにＬＯＣＯＳ酸化膜２２が形成されている。以下、このＬＯＣＯＳ酸化膜２２が形成されている領域をＬＯＣＯＳ酸化膜形成領域Ａとし、またＬＯＣＯＳ酸化膜２２が形成されていない領域を非ＬＯＣＯＳ酸化膜形成領域Ｂとする。
【００４８】
スクライブライン２０上には不純物としてｎ型不純物が高濃度にイオン注入されたイオン注入領域２３（図４（ａ）、（ｂ）の実線斜線部分）が形成されている。このイオン注入領域２３は部分的にＬＯＣＯＳ酸化膜形成領域Ａとオーバラップするように構成されており、このオーバラップ部分においてＬＯＣＯＳ酸化膜２２がＬＯＣＯＳ増速酸化されて他の領域よりも膜厚が厚くなっている。
【００４９】
そして、このＬＯＣＯＳ増速酸化によって膜厚が厚く構成された部分を囲むように、第１のシリコン基板１ｂの表層部には結晶欠陥（図４（ｂ）中×印）が形成されている。
【００５０】
このようにＳＯＩ基板１のうちデバイスが形成される側の第１のシリコン基板１ｂの表層部に結晶欠陥を形成することにより、ＳＯＩ基板１においてもゲッタリング機能を果たすことができる。
【００５１】
また、ＬＯＣＯＳ増速酸化が行われる領域がスクライブライン２０に隣接する領域となるため、製品部となる半導体装置から離れており、デバイス形成領域２に結晶欠陥が形成されることによるリーク電流を発生させることはない。
【００５２】
なお、イオン注入領域２３とＬＯＣＯＳ酸化膜形成領域Ａとがオーバラップするようにしているが、このオーバラップ量と結晶欠陥の発生率との関係について調べたところ、図５に示す結果が得られた。
【００５３】
図５（ａ）は、イオン注入領域２３とＬＯＣＯＳ酸化膜形成領域Ａとのオーバラップ状態を示す図である。ＬＯＣＯＳ酸化膜形成領域Ａは図中点線斜線部で示す領域よりも外側の領域（すなわち点斜線部は非ＬＯＣＯＳ酸化膜形成領域Ｂに相当する）、イオン注入領域２３は図中実線斜線部で示す領域を示してある。そして、ＬＯＣＯＳ酸化膜形成領域Ａとイオン注入領域２３のオーバラップ状態に対して結晶欠陥の発生部位を図中×印で示してある。但し、図中に示した距離Ｌとは、ＬＯＣＯＳ酸化膜形成領域Ａの端部からイオン注入領域２３の端部までの距離を表しており、ＬＯＣＯＳ酸化膜形成領域Ａとイオン注入領域２３がオーバラップしない時を正、オーバラップする時を負として表してある。また、図５（ｂ）は、距離Ｌと結晶欠陥発生割合との関係を示したものである。
【００５４】
これらの図に示されるように、高濃度にイオン注入されたイオン注入領域２３とＬＯＣＯＳ酸化膜形成領域Ａとがオーバラップしていない場合には、結晶欠陥が形成されていない。これに対し、高濃度にイオン注入されたイオン注入領域２３とＬＯＣＯＳ酸化膜形成領域Ａとがオーバラップしている場合には、オーバラップしている領域においてＬＯＣＯＳ増速酸化が行われるため、このＬＯＣＯＳ増速酸化によって膜厚が厚く構成された部分を囲むように、第１のシリコン基板１ｂの表層部に結晶欠陥が形成される。
【００５５】
そして、距離Ｌと結晶欠陥発生割合との関係を見てみると、距離Ｌが−３μｍ以上となると結晶欠陥が安定して形成されるようにできる。このことから、ＬＯＣＯＳ酸化膜形成領域Ａとイオン注入領域２３とのオーバラップ量が３μｍ以上となるようにするのが好ましいといえる。
【００５６】
図６に、図４に示す半導体装置の製造工程を示し、この図に基づき半導体装置の製造方法について説明する。
【００５７】
まず、図６（ａ）に示すように、ＳＯＩ基板１を用意し、フォトリソグラフィ工程を経て、第１のシリコン基板１ｂ上にフォトレジスト３０を配置する。そして、フォトレジスト３０をマスクとしてｎ型不純物を高濃度にイオン注入する。例えば、リン又は砒素を３×１０15ｃｍ-3程度のドーズ量でイオン注入する。その後、熱処理を行い、ｎ型不純物を熱拡散させる。これにより、ｎ型不純物がドーピングされたイオン注入領域２３が形成される。
【００５８】
続いて、図６（ｂ）に示すように、第１のシリコン基板１ｂ上にシリコン窒化膜３１を配置したのち、パターニングしてシリコン窒化膜３１を開口させる。このとき、イオン注入領域２３上の所定領域が開口するようにする。例えば、イオン注入領域２３上において幅３μｍ程度以上が開口するようにする。
【００５９】
そして、ＬＯＣＯＳ酸化を行う。例えば、雰囲気温度を９５０〜１０５０℃としたウェット酸化を行う。これにより、図６（ｃ）に示されるようにシリコン窒化膜３１の開口部分がＬＯＣＯＳ酸化される。このとき、高濃度なイオン注入領域２３が形成してあるため、この領域においてはＬＯＣＯＳ増速酸化され、他の領域よりもＬＯＣＯＳ酸化膜厚が厚くなる。具体的には、通常のＬＯＣＯＳ酸化膜２２に対して１．５〜２倍程度の膜厚のＬＯＣＯＳ酸化膜２２が形成される。
【００６０】
このとき、ＬＯＣＯＳ酸化膜２２のうち増速酸化された領域により、第１のシリコン基板１ｂに歪み応力が生じて結晶欠陥が誘発される。
【００６１】
このように結晶欠陥を誘発することにより、プロセス誘起欠陥、重金属不純物汚染による素子特性の劣化やＭＯＳゲートの酸化膜特性の劣化の影響を防止することができる。そして、このようにＳＯＩ基板１のうちデバイスが形成される側の第１のシリコン基板１ｂの表層部に結晶欠陥を形成することにより、ＳＯＩ基板１においてもゲッタリング機能を果たすことができる。
【００６２】
（第３実施形態）
本実施形態では、デバイス形成領域の外周を２つのトレンチによって囲み、デバイス形成領域と非デバイス形成領域とを絶縁分離するような２重トレンチ構造に本発明の一実施形態を適用する場合を説明する。
【００６３】
図７に、本実施形態における半導体装置のレイアウト図を示し、図８に、図７のＣ−Ｃ断面図を示す。
【００６４】
図７、図８に示されるように、半導体装置は、ノイズ発生源であるパワーデバイスの形成されたデバイス形成領域５０が２重のトレンチ（第１トレンチおよび第２トレンチ）５１ａ、５１ｂで囲まれた構成となっている。これら２重のトレンチ５１ａ、５１ｂで囲まれた領域は、パワーデバイスから他の素子領域への電位干渉を防止するために、グランド電位とされている。
【００６５】
図８に示されるように、Ｐ+型基板５２と絶縁膜５３およびＮ型基板５４によって構成されたＳＯＩ基板が用いられ、ＳＯＩ基板のＮ型基板５４側にパワーデバイス等が作り込まれて半導体装置が構成されている。具体的には、パワーデバイスとしてはＬＤＭＯＳ５５が形成されており、このＬＤＭＯＳ５５を囲むようにＰウェル５６が形成され、さらにＰウェル５６を囲むようにディープＮ+５７が形成された構成となっている。
【００６６】
ＬＤＭＯＳ５５は以下のように構成されている。Ｎ基板５４のＮ-層５４ｂ上にはＰウェル５８が形成され、Ｐウェル５８の表層部にはＮ型ウェル５９が形成されていると共に、チャネルＰウェル６０が形成されている。また、チャネルＰウェル６０の表層部にＮ型ソース領域６１が形成され、Ｎウェル５９の表層部のうちチャネルＰウェル６０から離間した位置にＮ+型ドレイン領域６２が形成されている。
【００６７】
また、チャネルＰウェル６０のうち、Ｎ+型ソース領域６１とＮウェル５９との間に挟まれた部分の表面をチャネル領域６３として、このチャネル領域６３の上に、ゲート絶縁膜を介してゲート電極６４が形成されている。このゲート電極６４は、例えばポリシリコンで形成され、Ｎウェル５９上に形成されたＬＯＣＯＳ酸化膜６５上まで延設されている。さらに、ゲート電極６４およびＬＯＣＯＳ酸化膜６５を覆うように層間絶縁膜６６が形成され、この層間絶縁膜６６に形成された各コンタクトホールを介して、ソース電極６７とドレイン電極６８とがそれぞれソース領域６１やドレイン領域６２に電気的に接続されている。このようにして、ＬＤＭＯＳ５５が構成され、ゲート電極６４に所望の電圧を印加すると、チャネル領域６３を介してソース、ドレイン間に電流が流れるという動作が行われるようになっている。
【００６８】
なお、チャネルＰウェル６０の表層部において、Ｎ型ソース領域６１に隣接するように形成されたＰ+層６９は、チャネルＰウェル６０をソース電極６７と同電位に固定するためのものである。
【００６９】
一方、ＬＤＭＯＳ５５を囲むように形成されたＰウェル５６は、Ｐウェル５８と接するように構成され、その内部にはベース７０が形成されている。ベース７０の表層部にはコンタクトＰ+７０ａが形成され、コンタクトＰ+７０ａの表面にはソース電極６７と電気的に接続される電極７１が形成されている。このような構成により、ベース７０およびＰウェル５６を介して、Ｐウェル５８の電位が確実にソース電位に固定されるようになっている。
【００７０】
また、ディープＮ+５７は、トレンチ５１ａ内に埋め込まれた絶縁膜７２と接するように形成され、ディープＮ+５７の表層部に形成されたコンタクトＮ+５７ａを介して、コンタクトＮ+５７ａの表面に形成されたボトム電極７３と電気的に接続されている。これらの構成により、ドレイン電極１１に逆起電力が印加され、基板方向に電流が流れると、その電流がＮ+層５４ａおよびディープＮ+５７を介してボトム電極７３で取り出されるようにできる。
【００７１】
以上によりデバイス形成領域が構成されている。そして、このようなデバイス形成領域を囲むように形成された２つのトレンチ５１ａ、５１ｂの間において、図中×印で示すような結晶欠陥が形成された構成となっている。具体的には、２つのトレンチ５１ａ、５１ｂに囲まれる領域の表層部にＰ型不純物であるボロンをイオン注入しておき、その上にＬＯＣＯＳ酸化膜６５を形成することによって結晶欠陥を形成している。
【００７２】
このように２つのトレンチ５１ａ、５１ｂの間に結晶欠陥を形成しても、上記第１、第２実施形態と同様に、トレンチによる歪（応力）が緩和され、デバイス形成領域に結晶欠陥が形成されないようにすることができる。そして、２つのトレンチ５１ａ、５１ｂの間の領域は、グランド電位とされるだけであるため、結晶欠陥があってもリーク不良になることがない。このため、２つのトレンチの間に結晶欠陥を形成することにより、デバイス形成領域に結晶欠陥が形成されることによるリーク電流の発生を防止することができる。
【００７３】
なお、図７、図８においては、２つのトレンチ５１ａ、５１ｂの間の領域すべてに結晶欠陥が形成されるようにした図を示してあるが、図９に示すように、結晶欠陥が部分的に形成されるようにしてもよい。具体的には、結晶欠陥を形成したい領域にのＰ型不純物であるボロンを注入するようにすればよい。このようにすれば、Ｐ型不純物が注入されていない部分を通じて、Ｎ+層５４ａおよびＮ-層５４ｂを容易にグランド電位にすることができる。
【００７４】
また、上記説明では、２重トレンチが形成されるようなパワーデバイスの場合を例に挙げて説明したが、デバイス形成領域を２重のトレンチで囲み、２つのトレンチの間に結晶欠陥を形成するようにすれば、デバイス形成領域に他の素子（例えばバイポーラトランジスタ等）を形成するような場合においても適用可能である。
【００７５】
また、図７〜図９に示すレイアウト構成は、例えば図１０のような半導体装置に適用される。すなわち、トレンチによってＳＯＩ領域をバイポーラトランジスタ領域８０、ＣＭＯＳ領域８１、パワーデバイス領域８２の各領域に区画し、パワーデバイス領域８２のみ２重トレンチ５１ａ、５１ｂで囲むと共に、バイポーラトランジスタ領域８０およびＣＭＯＳ領域８１を１重のトレンチ８３で囲んだ半導体装置において、２重トレンチ５１ａ、５１ｂの間のＳＯＩ領域８４および各素子間のフィールド領域８５を結晶欠陥配置領域とし、かつこの結晶欠陥配置領域をグランド電位とした構成にすることができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態における半導体装置であって、（ａ）は半導体装置を正面から見た時のレイアウトを示す図であり、（ｂ）は（ａ）のＡ−Ａ断面図である。
【図２】図１に示す半導体装置の製造工程を示す図である。
【図３】結晶欠陥を形成する領域のレイアウトを説明するための図である。
【図４】本発明の第２実施形態における半導体装置であって、（ａ）は半導体装置を正面から見た時のレイアウトを示す図であり、（ｂ）は（ａ）のＢ−Ｂ断面図である。
【図５】図４に示す半導体装置の製造工程を示す図である。
【図６】イオン注入領域とＬＯＣＯＳ酸化膜形成領域とのオーバラップ状態と結晶欠陥発生割合との関係を示した図である。
【図７】本発明の第３実施形態における半導体装置を正面から見た時のレイアウトを示す図である。
【図８】図７のＣ−Ｃ断面図である。
【図９】第３実施形態の他の例における半導体装置のレイアウトを示す図である。
【図１０】本発明の第３実施形態の他の例として示す半導体装置を正面から見た時のレイアウトを示す図である。
【符号の説明】
１…ＳＯＩ基板、２…デバイス形成領域、３…非デバイス形成領域、
４…トレンチ、５…酸化膜、６…ポリシリコン層、
７…ＬＯＣＯＳ酸化膜、１０…イオン注入領域、２０…スクライブライン、
２１…半導体装置、２２…ＬＯＣＯＳ酸化膜、２３…イオン注入領域。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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