(57)【特許請求の範囲】
【請求項１】
低しきい値トランジスタで構成される低しきい値回路と、
ソースを高電位電源に接続し、ドレインを前記低しきい値回路の高電位電源供給ノードに接続した低しきい値の第一のＰＭＯＳトランジスタと、
ソースを前記高電位電源よりも高電位の電源に接続し、ドレインを前記第一のＰＭＯＳトランジスタのバックゲートに接続した低しきい値の第二のＰＭＯＳトランジスタと、
前記第一のＰＭＯＳトランジスタのバックゲートと前記高電位電源との間に挿入された抵抗と、
ソースを低電位電源に接続し、ドレインを前記低しきい値回路の低電位電源供給ノードに接続した低しきい値の第一のＮＭＯＳトランジスタと、
ソースを前記低電位電源よりも低電位の電源に接続し、ドレインを前記第一のＮＭＯＳトランジスタのバックゲートに接続した低しきい値の第二のＮＭＯＳトランジスタと、
前記第一のＮＭＯＳトランジスタのバックゲートと前記低電位電源との間に挿入された抵抗とを備え、
第一の相補信号により前記第一のＰＭＯＳトランジスタと前記第一のＮＭＯＳトランジスタのオンオフを制御し、
第二の相補信号により前記第二のＰＭＯＳトランジスタと前記第二のＮＭＯＳトランジスタのオンオフを制御することを特徴とする半導体集積回路装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路装置に関し、特に高速化と省電力性の両立を意図した半導体集積回路装置に関する。
近年、ＣＰＵの高速化が目覚ましく、クロックスピード２００ＭＨｚ超のものも実用化されている。こうしたＣＰＵの性能をフルに引き出すためには周辺回路の高速化が不可欠であるが、単に高速化しただけではクロック周波数に比例（式▲１▼参照）して電力消費が増え、特にバッテリ駆動の機器にとっては不都合を否めない。
【０００２】
電力消費＝クロック周波数×負荷容量×電源電圧  ………▲１▼
【０００３】
【従来の技術】
式▲１▼より、電源電圧を下げることは省電力化に有効である。実際に可搬型のＯＡ機器では３．３Ｖ程度の低電源電圧を採用するケースが多い。しかし、単に低電源電圧化しただけでは回路の動作スピードが落ちて高速性が損なわれることから、例えば、低しきい値のトランジスタで回路（以下、低しきい値回路と呼ぶことにする）を構成することが行われるが、低しきい値トランジスタはサブスレッショルド電流（※１）が大きいという欠点があるため、今度は省電力性が損なわれてしまい、結局、高速化と省電力性を両立できない。※１：ゲート電圧がしきい値電圧以下で、しかも表面が弱反転状態のときに流れるチャネル電流のこと。典型的なＭＯＳトランジスタではしきい値が０．１Ｖ低下するとサブスレッショルド電流が１０倍増える。
【０００４】
高速化と省電力性の両立を意図した従来の半導体集積回路装置として、例えば、以下のものが知られている。
（１）マルチスレッショルド方式と呼ばれるもの（図６参照）
特開平６−２９８３４号公報には、低しきい値回路１に対して、高電位電源線Ｖｃｃから第１の高しきい値トランジスタ２を介して電源を供給すると共に、低電位電源線Ｖｓｓから第２の高しきい値トランジスタ３を介して電源を供給する構成が示されている。第１の高しきい値トランジスタ２はＰＭＯＳトランジスタ、第２の高しきい値トランジスタ３はＮＭＯＳトランジスタであり、各トランジスタのゲートには一対の相補制御信号ＣＴａ、ＣＴａバーが加えられている。
【０００５】
このような構成において、ＣＴａをＬレベル、ＣＴａバーをＨレベルにすると、第１及び第２の高しきい値トランジスタ２、３が共にオンし、低しきい値回路１にＶｃｃ、Ｖｓｓが供給され、低しきい値回路１は動作を開始する。記述のとおり、低しきい値回路１の欠点はスタンバイ時の電力消費が大きいことであるが、この欠点はＣＴａをＨレベル、ＣＴａバーをＬレベルにすることにより解消される。第１の高しきい値トランジスタ２と第２の高しきい値トランジスタ３が完全にオフし（しきい値が高くサブスレッショルド電流が流れないため）低しきい値回路１への電源供給が絶たれるからである。
（２）基板電位コントロール方式と呼ばれるもの（図７参照）
特開昭６０−２２９３６３号公報には、論理回路４（図では便宜的に基本的な論理回路であるＣＭＯＳインバータゲートを多段に接続した例を示してある）を構成するＰＭＯＳトランジスタ５、６とＮＭＯＳトランジスタ７、８のそれぞれの基板電位（※２）を制御する第１及び第２の基板電位制御部９、１０を備えた構成が示されている。Ｖｂｐは第１の基板電位制御部９で作られたＰＭＯＳトランジスタ５、６の基板電位であり、Ｖｂｎは第２の基板電位制御部１０で作られたＮＭＯＳトランジスタ７、８の基板電位である。※２：ＭＯＳトランジスタのソース電位Ｖｓを０Ｖとしてチャネル中の一点から見ると、ゲート電位の正ポテンシャルはチャネルをターンオンさせるが、基板電位Ｖｂは通常の動作条件において逆バイアスとなり、ＭＯＳトランジスタをターンオフさせる。なぜならＶｂはＮＭＯＳトランジスタにおいてＶｓよりも負であるからである。このため、基板はしばしば、第２のゲート（あるいはバックゲート）とみなされる。すなわち、Ｖｂを増すとトランジスタは導通性を減じ、しきい値電圧を増加させる結果、トランジスタのエンハンスメントしきい値を増大させるように作用する。逆にＶｂを減じるとトランジスタは導通性を増し、しきい値電圧を減少させる結果、トランジスタのエンハンスメントしきい値を低下させるように作用する。
【０００６】
このような構成において、Ｖｂｐを低くＶｂｎを高くすれば、論理回路４の各ＭＯＳトランジスタ５〜８のしきい値が低くなり、低しきい値回路として動作して高速性が確保される一方、Ｖｂｐを高くＶｂｎを低くすれば、論理回路４の各ＭＯＳトランジスタ５〜８のしきい値が高くなり、サブスレッショルド電流を抑制して省電力性が確保され、結局、高速化と省電力性の両立が図られる。
【０００７】
【発明が解決しようとする課題】
しかしながら、上述のマルチスレッショルド方式と基板電位コントロール方式は、高速化と省電力性の両立を図ることができる点で有益なものの、例えば、プロセスコストやレイアウト面積、あるいは、論理回路の動作開始までのロスタイムに着目すると未だ不十分であり、解決すべき技術課題がある。
【０００８】
すなわち、マルチスレッショルド方式にあっては、低しきい値と高しきい値の２種類のトランジスタを作り込む必要があり、プロセスコストのアップを招くうえ、高しきい値のトランジスタは飽和電流が少なく応答性に欠けるため、高速性確保の点から必然的に高しきい値トランジスタのサイズ（特にチャネル幅）を大きくしなければならないが、そうするとレイアウト面積の増大を招くという不都合があるし、また、基板電位コントロール方式にあっては、論理回路全体の基板電位をコントロールするため、大きな基板容量を充放電しなければならず、したがって、基板電位の切り換え時間が長くなって論理回路の動作開始までのロスタイムが大きくなるという不都合がある。
【０００９】
そこで、本発明は、高速化と省電力性の両立を図りつつ、プロセスコストとレイアウト面積を削減でき、しかも論理回路の動作開始までのロスタイムも少なくできる有益な回路技術の提供を目的とする。
【００１０】
【課題を解決するための手段】
請求項１記載の発明に係る半導体集積回路装置は、低しきい値トランジスタで構成される低しきい値回路と、ソースを高電位電源に接続し、ドレインを前記低しきい値回路の高電位電源供給ノードに接続した低しきい値の第一のＰＭＯＳトランジスタと、ソースを前記高電位電源よりも高電位の電源に接続し、ドレインを前記第一のＰＭＯＳトランジスタのバックゲートに接続した低しきい値の第二のＰＭＯＳトランジスタと、前記第一のＰＭＯＳトランジスタのバックゲートと前記高電位電源との間に挿入された抵抗と、ソースを低電位電源に接続し、ドレインを前記低しきい値回路の低電位電源供給ノードに接続した低しきい値の第一のＮＭＯＳトランジスタと、ソースを前記低電位電源よりも低電位の電源に接続し、ドレインを前記第一のＮＭＯＳトランジスタのバックゲートに接続した低しきい値の第二のＮＭＯＳトランジスタと、前記第一のＮＭＯＳトランジスタのバックゲートと前記低電位電源との間に挿入された抵抗とを備え、第一の相補信号により前記第一のＰＭＯＳトランジスタと前記第一のＮＭＯＳトランジスタのオンオフを制御し、第二の相補信号により前記第二のＰＭＯＳトランジスタと前記第二のＮＭＯＳトランジスタのオンオフを制御することを特徴とするものである。
【００１１】
これによれば、第２のＰＭＯＳ及びＮＭＯＳトランジスタからなる基板電位制御手段により、第１のＰＭＯＳトランジスタの基板電位を高く制御すると共に第１のＮＭＯＳトランジスタの基板電位を低く制御すれば、第１のＰＭＯＳトランジスタと第１のＮＭＯＳトランジスタのしきい値が高くなり、第１のＰＭＯＳトランジスタと第１のＮＭＯＳトランジスタを完全にオフさせて低しきい値回路への電源供給を遮断し省電力性を確保できる。
【００１２】
しかも、非制御時における第１のＰＭＯＳトランジスタと第１のＮＭＯＳトランジスタの基板電位を低しきい値回路の各トランジスタの基板電位に一致させれば、これら第１及び第２のＰＭＯＳトランジスタと第１及び第２のＮＭＯＳトランジスタを低しきい値トランジスタとして作り込むことができ、１種類のトランジスタで済むため、プロセスコストを削減できるうえ、低しきい値トランジスタとして動作する際の第１のＰＭＯＳトランジスタと第１のＮＭＯＳトランジスタの飽和電流は大きく応答性も良好であるから、小サイズでよく、レイアウト面積も削減できる。また、基板電位は二つのトランジスタ（第１のＰＭＯＳトランジスタと第１のＮＭＯＳトランジスタ）だけを制御すればよく、基板容量がきわめて小さいから、電位の切り換えを速やかに行うことができ、低しきい値回路の動作開始までのロスタイムを大幅に短縮できる。
【００１３】
【発明の実施の形態】
以下、本発明の実施例を図面に基づいて説明する。
図１は本発明に係る半導体集積回路装置の一実施例を示す図である。
まず、構成を説明する。図１において、２０は低しきい値のＭＯＳトランジスタで構成した論理回路（以下、低しきい値回路）であり、低しきい値回路２０の高電位電源供給ノード２１と低電位電源供給ノード２２には、それぞれ第１の電位供給回路２３と第２の電源供給回路２４を介して高電位電源Ｖｃｃと低電位電源Ｖｓｓがオンオフ可能に供給されている。
【００１４】
第１の電源供給回路２３は、ソースをＶｃｃに接続しドレインを低しきい値回路２０の高電位電源供給ノード２１に接続した低しきい値の第１のＰＭＯＳトランジスタ２５と、ソースをＶｃｃよりも高電位の電源Ｖｃｃ′に接続しドレインを第１のＰＭＯＳトランジスタ２５の基板（バックゲート）に接続した第２のＰＭＯＳトランジスタ２６と、第１のＰＭＯＳトランジスタ２５のバックゲートとＶｃｃの間に挿入された抵抗２７とを備え、また、第２の電源供給回路２４は、ソースをＶｓｓに接続しドレインを低しきい値回路２０の低電位電源供給ノード２２に接続した低しきい値の第１のＮＭＯＳトランジスタ２８と、ソースをＶｓｓよりも低電位の電源Ｖｓｓ′に接続しドレインを第１のＮＭＯＳトランジスタ２８の基板（バックゲート）に接続した第２のＮＭＯＳトランジスタ２９と、第１のＮＭＯＳトランジスタ２８のバックゲートとＶｓｓの間に挿入された抵抗３０とを備えている。第２のＰＭＯＳトランジスタ２６と抵抗２７は請求項１に記載の第１の基板電位制御手段を構成し、第２のＮＭＯＳトランジスタ２９と抵抗３０は請求項１に記載の第２の基板電位制御手段を構成する。
【００１５】
なお、ＣＴａとＣＴａバーは第１のＰＭＯＳトランジスタ２５と第１のＮＭＯＳトランジスタ２８のオンオフを制御する相補信号、ＣＴｂとＣＴｂバーは第２のＰＭＯＳトランジスタ２６と第２のＮＭＯＳトランジスタ２９のオンオフを制御する相補信号である。
このような構成において、ＣＴｂをＨレベル（ＣＴｂバーをＬレベル）にすると、第２のＰＭＯＳトランジスタ２６と第２のＮＭＯＳトランジスタ２９がオフし、第１のＰＭＯＳトランジスタ２５と第１のＮＭＯＳトランジスタ２８の基板電位は、それぞれ抵抗２７、３０を通してＶｃｃ、Ｖｓｓで与えられ、低しきい値トランジスタとして動作することになる。したがって、この状態で、ＣＴａをＬレベル（ＣＴａバーをＨレベル）にすれば、第１のＰＭＯＳトランジスタ２５と第１のＮＭＯＳトランジスタ２８がオンし、低しきい値回路２０にＶｃｃとＶｓｓが供給される。
【００１６】
一方、ＣＴｂをＬレベル（ＣＴｂバーをＨレベル）にすると、第２のＰＭＯＳトランジスタ２６と第２のＮＭＯＳトランジスタ２９がオンし、第１のＰＭＯＳトランジスタ２５と第１のＮＭＯＳトランジスタ２８の基板電位は、それぞれＶｃｃ′、Ｖｓｓ′で与えられ、Ｖｃｃ′＞Ｖｃｃ、Ｖｓｓ′＜Ｖｓｓであるから、第１のＰＭＯＳトランジスタ２５と第１のＮＭＯＳトランジスタ２８は高しきい値トランジスタとして動作（すなわちサブスレッショルド電流が少ない）することになる。したがって、この状態で、ＣＴａをＨレベル（ＣＴａバーをＬレベル）にすれば、第１のＰＭＯＳトランジスタ２５と第１のＮＭＯＳトランジスタ２８が完全にオフし、低しきい値回路２０への電源供給が遮断される。
【００１７】
以上述べたように、本実施例によれば、低しきい値回路２０の動作時には第１のＰＭＯＳトランジスタ２５と第１のＮＭＯＳトランジスタ２８を低しきい値トランジスタとして動作させて高速性を確保できると共に、低しきい値回路２０の非動作時（スタンバイ時）には第１のＰＭＯＳトランジスタ２５と第１のＮＭＯＳトランジスタ２８を高しきい値トランジスタとして動作させて省電力性を確保でき、高速性と省電力性の両立を図ることができるという効果に加え、以下に述べる（イ）〜（ハ）の有利な効果を奏することができる。
【００１８】
すなわち、（イ）第１及び第２のＰＭＯＳトランジスタ２５、２６と第１及び第２のＮＭＯＳトランジスタ２８、２９を低しきい値トランジスタとして作り込むことができ、したがって、１種類のトランジスタでよいから、プロセスコストを削減できる、（ロ）低しきい値トランジスタとして動作する際の第１のＰＭＯＳトランジスタ２５と第１のＮＭＯＳトランジスタ２８の飽和電流は十分に大きく、応答性が良好であるから、小サイズで済み、レイアウト面積も削減できる、（ハ）基板電位の制御は、第１のＰＭＯＳトランジスタ２５と第１のＮＭＯＳトランジスタ２８のバックゲートだけであるから、制御対象の基板容量がきわめて小さく、電位の切り換えを速やかに行うことができ、低しきい値回路２０の動作開始までのロスタイムを局限することができる、という従来技術にない格別な効果が得られる。
【００１９】
なお、本実施例では、低しきい値回路２０の構成を特に限定していないが、要は、低しきい値のＭＯＳトランジスタで構成された論理回路であればよく、簡単なもの（１段のＣＭＯＳインバータゲート）から複雑なものまで幅広く適用できる。
例えば、図２に示すように、並列接続したｎ個（図では２個）の低しきい値のＰＭＯＳトランジスタ３１、３２と、直列接続したｎ個の低しきい値のＮＭＯＳトランジスタ３３、３４を備え、ＰＭＯＳトランジスタ３１のゲートとＮＭＯＳトランジスタ３３のゲートに第１入力（Ａ）を加えると共に、ＰＭＯＳトランジスタ３２のゲートとＮＭＯＳトランジスタ３４のゲートに第ｎ入力（Ｂ）を加え、ＰＭＯＳトランジスタ３２のドレインとＮＭＯＳトランジスタ３３のドレインから出力（Ｘ）を取り出すようにしたＮＡＮＤ型の論理回路に適用してもよい。
【００２０】
又は、図３に示すように、直列接続したｎ個（図では２個）の低しきい値のＰＭＯＳトランジスタ３５、３６と、並列接続したｎ個の低しきい値のＮＭＯＳトランジスタ３７、３８を備え、ＰＭＯＳトランジスタ３５のゲートとＮＭＯＳトランジスタ３７のゲートに第１入力（Ａ）を加えると共に、ＰＭＯＳトランジスタ３６のゲートとＮＭＯＳトランジスタ３８のゲートに第ｎ入力（Ｂ）を加え、ＰＭＯＳトランジスタ３６のドレインとＮＭＯＳトランジスタ３８のドレインから出力（Ｘ）を取り出すようにしたＮＯＲ型の論理回路に適用してもよい。
【００２１】
又は、図４に示すように、直列接続したｍ段（ｍは奇数）の低しきい値のＣＭＯＳインバータゲート３９〜４２の１段目入力とｍ段目出力とを接続すると共に、ｍ段目出力をバッファ４３（低しきい値のＣＭＯＳインバータゲート）から取り出すようにしたいわゆるリングオシレータにも適用できる。
又は、図５に示すように、１個のＰＭＯＳトランジスタ４４とｎ個（図では３個）のＮＭＯＳトランジスタ４５〜４７を直列接続して構成し、スタンバイ時にはイネーブル信号をＬレベルにしてＰＭＯＳトランジスタ４４をオン状態にし、ｎ個の入力（Ａ〜Ｃ）のすべてがＨレベルのときに出力（Ｘ）をＬレベルにする、例えばメモリのワードデコーダに用いられるダイナミックＮＡＮＤ型の論理回路にも適用できる（但しこの場合はＶｃｃ側の電源供給回路２３は不要である）。
【００２２】
なお、図１の抵抗２７、３０をＭＯＳトランジスタで構成してもよい。すなわち、抵抗２７の代わりにＰＭＯＳトランジスタのソース−ドレイン抵抗を利用すると共に、抵抗３０の代わりにＮＭＯＳトランジスタのソース−ドレイン抵抗を利用してもよい。又は、ＰＭＯＳトランジスタのゲートにＣＴｂバーを加えると共に、ＮＭＯＳトランジスタのゲートにＣＴｂを加えれば、ＰＭＯＳ２６がオンするときにはこの追加したＰＭＯＳトランジスタがオフし、ＮＭＯＳ２９がオンするときにはこの追加したＮＭＯＳトランジスタがオフするので望ましい。
【００２３】
【発明の効果】
本発明によれば、高速化と省電力性の両立を図りつつ、プロセスコストとレイアウト面積を削減でき、しかも論理回路の動作開始までのロスタイムも少なくできる有益な回路技術を提供できる。
【図面の簡単な説明】
【図１】一実施例の構成図である。
【図２】一実施例の低しきい値回路の構成図（ＮＡＮＤ型）である。
【図３】一実施例の低しきい値回路の構成図（ＮＯＲ型）である。
【図４】一実施例の低しきい値回路の構成図（リングオシレータ）である。
【図５】一実施例の低しきい値回路の構成図（ダイナミックＮＡＮＤ型）である。
【図６】従来例の構成図（マルチスレッショルド方式）である。
【図７】従来例の構成図（基板電位コントロール方式）である。
【符号の説明】
Ｖｃｃ：高電位電源線
Ｖｓｓ：低電位電源線
２０：低しきい値回路
２１：高電位電源供給ノード
２２：低電位電源供給ノード
２５：第１のＰＭＯＳトランジスタ（ＰＭＯＳトランジスタ）
２６：第２のＰＭＯＳトランジスタ（第１の基板電位制御手段）
２７：抵抗（第１の基板電位制御手段）
２８：第１のＮＭＯＳトランジスタ（ＮＭＯＳトランジスタ）
２９：第２のＮＭＯＳトランジスタ（第２の基板電位制御手段）
３０：抵抗（第２の基板電位制御手段）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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