(57)【特許請求の範囲】
【請求項１】
プリチャージ信号とセンスイネーブル信号とを入力し、前記プリチャージ信号に同期して第１の所定期間だけ活性化する第１の制御信号と、
前記プリチャージ信号が活性化している期間に活性化を開始し、前記第１の制御信号が活性化している期間内に活性化を終了する第２の制御信号とを出力する制御回路と、
前記第１の制御信号に同期して出力端子から第１の電圧を出力し、前記第２の制御信号が活性化している期間は前記出力端子から前記第１の電圧よりも高い第２の電圧を出力し、前記第１の制御信号が非活性化すると前記出力端子から第３の電圧を出力する制御帰還回路と、
ゲートに前記第１乃至第３の制御信号を入力し、ソースにビット線を接続し、前記第２の電圧を入力している期間は前記第１の電圧を入力している期間よりも大きな電流を流し、前記第３の電圧を入力している期間は電流を流さない一導電型の第１のトランジスタと、前記第１のトランジスタに流れる電流を出力電圧に変換する電流・電圧変換回路とを含む電流センスアンプと、
前記制御帰還回路は、ゲートに前記第１の制御信号を入力しドレインを前記出力端子に接続する反対導電型の第２のトランジスタと、
ゲートに前記第１の制御信号を入力しドレインを前記出力端子に接続する一導電型の第３のトランジスタと、
ドレインを前記出力端子に接続し、ゲートを前記ビット線に接続する一導電型の第４のトランジスタと、
ゲートに前記第２の制御信号を入力し、ドレインを前記出力端子に接続する反対導電型の第５のトランジスタを備え、
前記第２のトランジスタのドレインと前記出力端子間と、前記第５のトランジスタのドレインと前記出力端子間とに、それぞれ反対導電型の第７及び第８のトランジスタを挿入接続し、前記第７のトランジスタ及び前記第８のトランジスタとそれぞれカレントミラー回路を構成し、一定電流が流れる反対導電型の第９のトランジスタと、
を備えることを特徴とするセンスアンプ回路。
【請求項２】
プリチャージ信号とセンスイネーブル信号とを入力し、前記プリチャージ信号に同期して第１の所定期間だけ活性化する第１の制御信号と、
前記プリチャージ信号が活性化している期間に活性化を開始し、前記第１の制御信号が活性化している期間内に活性化を終了する第２の制御信号を出力する制御回路と、
前記第１の制御信号に同期して出力端子から第１の電圧を出力し、前記第２の制御信号が活性化している期間は前記出力端子から前記第１の電圧よりも高い第２の電圧を出力し、前記第１の制御信号が非活性化すると前記出力端子から第３の電圧を出力する制御帰還回路と、
ゲートに前記第１乃至第３の制御信号を入力し、ソースにビット線を接続し、前記第２の電圧を入力している期間は前記第１の電圧を入力している期間よりも大きな電流を流し、前記第３の電圧を入力している期間は電流を流さない一導電型の第１のトランジスタと、前記第１のトランジスタに流れる電流を出力電圧に変換する電流・電圧変換回路とを含む電流センスアンプと、
前記制御帰還回路は、ゲートに前記第１の制御信号を入力しドレインを前記出力端子に接続する反対導電型の第２のトランジスタと、
ゲートに前記第１の制御信号を入力しドレインを前記出力端子に接続する一導電型の第３のトランジスタと、
ドレインを前記出力端子に接続し、ゲートを前記ビット線に接続する一導電型の第４のトランジスタと、
ゲートに前記第２の制御信号を入力し、ドレインを前記出力端子に接続する反対導電型の第５のトランジスタを備え,
前記第２のトランジスタのドレインと前記出力端子間と、前記第５のトランジスタのドレインと前記出力端子間とに、それぞれ反対導電型の第７及び第８のトランジスタを挿入接続し、前記第７及び第８のトランジスタの各ゲートを共に前記ビット線に接続したことを特徴とするセンスアンプ回路。
【請求項３】
プリチャージ信号とセンスイネーブル信号とを入力し、前記プリチャージ信号に同期して第１の所定期間だけ活性化する第１の制御信号と、
前記プリチャージ信号が活性化している期間に活性化を開始し、前記第１の制御信号が活性化している期間内に活性化を終了する第２の制御信号を出力する制御回路と、
前記第１の制御信号に同期して出力端子から第１の電圧を出力し、前記第２の制御信号が活性化している期間は前記出力端子から前記第１の電圧よりも高い第２の電圧を出力し、前記第１の制御信号が非活性化すると前記出力端子から第３の電圧を出力する制御帰還回路と、
ゲートに前記第１乃至第３の制御信号を入力し、ソースにビット線を接続し、前記第２の電圧を入力している期間は前記第１の電圧を入力している期間よりも大きな電流を流し、前記第３の電圧を入力している期間は電流を流さない一導電型の第１のトランジスタと、前記第１のトランジスタに流れる電流を出力電圧に変換する電流・電圧変換回路とを含む電流センスアンプと、
前記制御帰還回路は、ゲートに前記第１の制御信号を入力しドレインを前記出力端子に接続する反対導電型の第２のトランジスタと、
ゲートに前記第１の制御信号を入力しドレインを前記出力端子に接続する一導電型の第３のトランジスタと、
ドレインを前記出力端子に接続し、ゲートを前記ビット線に接続する一導電型の第４のトランジスタと、
ゲートに前記第２の制御信号を入力し、ドレインを前記出力端子に接続する反対導電型の第５のトランジスタと、
ドレインを前記出力端子に接続し、ゲートを前記ビット線に接続する一導電型の第６のトランジスタを備え、
前記第２のトランジスタのドレインと前記出力端子間と、前記第５のトランジスタのドレインと前記出力端子間とに、それぞれ反対導電型の第７及び第８のトランジスタを挿入接続し、前記第７のトランジスタ及び前記第８のトランジスタとそれぞれカレントミラー回路を構成し、一定電流が流れる反対導電型の第９のトランジスタを備えることを特徴とするセンスアンプ回路。
【請求項４】
プリチャージ信号とセンスイネーブル信号とを入力し、前記プリチャージ信号に同期して第１の所定期間だけ活性化する第１の制御信号と、
前記プリチャージ信号が活性化している期間に活性化を開始し、前記第１の制御信号が活性化している期間内に活性化を終了する第２の制御信号とを出力する制御回路と、
前記第１の制御信号に同期して出力端子から第１の電圧を出力し、前記第２の制御信号が活性化している期間は前記出力端子から前記第１の電圧よりも高い第２の電圧を出力し、前記第１の制御信号が非活性化すると前記出力端子から第３の電圧を出力する制御帰還回路と、
ゲートに前記第１乃至第３の制御信号を入力し、ソースにビット線を接続し、前記第２の電圧を入力している期間は前記第１の電圧を入力している期間よりも大きな電流を流し、前記第３の電圧を入力している期間は電流を流さない一導電型の第１のトランジスタと、前記第１のトランジスタに流れる電流を出力電圧に変換する電流・電圧変換回路とを含む電流センスアンプと、
前記制御帰還回路は、ゲートに前記第１の制御信号を入力しドレインを前記出力端子に接続する反対導電型の第２のトランジスタと、
ゲートに前記第１の制御信号を入力しドレインを前記出力端子に接続する一導電型の第３のトランジスタと、
ドレインを前記出力端子に接続し、ゲートを前記ビット線に接続する一導電型の第４のトランジスタと、
ゲートに前記第２の制御信号を入力し、ドレインを前記出力端子に接続する反対導電型の第５のトランジスタと、
ドレインを前記出力端子に接続し、ゲートを前記ビット線に接続する一導電型の第６のトランジスタを備え、
前記第２のトランジスタのドレインと前記出力端子間と、前記第５のトランジスタのドレインと前記出力端子間とに、それぞれ反対導電型の第７及び第８のトランジスタを挿入接続し、前記第７及び第８のトランジスタの各ゲートを共に前記ビット線に接続したことを特徴とするセンスアンプ回路。
【請求項５】
プリチャージ信号とセンスイネーブル信号とを入力し、前記プリチャージ信号に同期して第１の所定期間だけ活性化する第１の制御信号と、
前記プリチャージ信号が活性化している期間に活性化を開始し、前記第１の制御信号が活性化している期間内に活性化を終了する第２の制御信号とを出力する制御回路と、
前記第１の制御信号に同期して出力端子から第１の電圧を出力し、前記第２の制御信号が活性化している期間は前記出力端子から前記第１の電圧よりも高い第２の電圧を出力し、前記第１の制御信号が非活性化すると前記出力端子から第３の電圧を出力する制御帰還回路と、
ゲートに前記第１乃至第３の制御信号を入力し、ソースにビット線を接続し、前記第２の電圧を入力している期間は前記第１の電圧を入力している期間よりも大きな電流を流し、前記第３の電圧を入力している期間は電流を流さない一導電型の第１のトランジスタと、前記第１のトランジスタに流れる電流を出力電圧に変換する電流・電圧変換回路とを含む電流センスアンプと、
前記制御帰還回路は、ゲートに前記第１の制御信号を入力しドレインを前記出力端子に接続する反対導電型の第２のトランジスタと、
ゲートに前記第１の制御信号を入力しドレインを前記出力端子に接続する一導電型の第３のトランジスタと、
ドレインを前記出力端子に接続し、ゲートを前記ビット線に接続する一導電型の第４のトランジスタと、
ゲートに前記第２の制御信号を入力し、ドレインを前記出力端子に接続する反対導電型の第５のトランジスタと、
ドレインを前記出力端子に接続し、ゲートを前記ビット線に接続する一導電型の第６のトランジスタを備え、
前記第６のトランジスタのソースと接地間に一導電型の第７のトランジスタを挿入接続し、このトランジスタのゲートに前記第２の制御信号の反転信号を入力することを特徴とするセンスアンプ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はセンスアンプ回路に関し、特にメモリセルに記録されたデータを高速で読み出しかつ消費電力が小さいセンスアンプ回路に関する。
【０００２】
【従来の技術】
最近システムの高速化に伴ってシステムに搭載されるメモリの高速化が一層要求されると共に、携帯用の機器などに用いられる場合は消費電力を低減することが強く要求されてきている。ＲＯＭの場合、読み出し速度を高速化するために電流センス型センスアンプ回路が一般的に用いられているため、全体の消費電力の半分程度がセンスアンプ回路で消費され、センスアンプ回路の消費電力を低減することがＲＯＭの全消費電力を低減する上で極めて重要である。
【０００３】
高速の読み出しに適し、かつ低消費電力化を目的とするセンスアンプ回路の第１の従来技術が特開平４−２１４２９２号公報に記載されている。次に上記公報記載のセンスアンプ回路を図８に示す回路図を参照して説明する。
【０００４】
制御回路８１０から出力されるコントロール信号ＣＮＴ２がハイレベルに変化すると、Ｐチャネルトランジスタ８１がオフしＰチャネルトランジスタ８２に電流が流れる。Ｐチャネルトランジスタ８２とカレントミラー回路を構成するＰチャネルトランジスタ８３にも電流が流れ、ノードＳＯＵＴの電位がロウレベルからハイレベルに変化する。
【０００５】
ノードＳＯＵＴのレベルがインバータ８７のしきい値を越えると、センスアンプ出力ＯＵＴ１がハイレベルからロウレベルに変化し、この信号がラッチ回路８９と制御回路８１０に入力される。
【０００６】
そしてＣＬＫ信号、ＳＴＢＹ信号、φ０信号、φ１信号、センスアンプ出力ＯＵＴ１〜ＯＵＴｎが制御回路８１０で演算され、コントロール信号ＣＮＴ１、コントロール信号ＣＮＴ２、クロック信号ＣＫとして出力される。
【０００７】
それらの出力信号のうち、コントロール信号ＣＮＴ１は２ＮＯＲ８６の一方のゲートに印加され、コントロール信号ＣＮＴ２はＰチャネルトランジスタ８１のゲートに印加され、クロック信号ＣＫはラッチ回路８９に印加され、クロック信号ＣＫが変化してからコントロール信号ＣＮＴ１とコントロール信号ＣＮＴ２が変化するように動作する。
【０００８】
すなわち図８に示すセンスアンプ回路は、センスアンプ出力ＯＵＴ１がラッチされてからセンスアンプの電流を止める動作を行うことで、消費電力を低減している。
【０００９】
高速で低消費電力のセンスアンプ回路の第２の従来例が、特開２０００−９０６８５号公報に記載されている。この公報記載のセンスアンプ回路を図９を参照して説明すると、プリチャージ信号ＰＲＣＨＢがロウレベルの期間、Ｐチャネルトランジスタ９１とＮチャネルトランジスタ９４を介してＲＯＭセル９９のビット線が一定電位に充電される。
【００１０】
Ｎチャネルトランジスタ９４のゲート・ソース間電圧は、ビット線を一定電位に保つように定まる。このとき選択されたＲＯＭセル９９がオンしている場合は、Ｐチャネルトランジスタ９１とＮチャネルトランジスタ９４とＲＯＭセル９９を介して、電源ＶＤＤとＧＮＤ間に電流が流れる。
【００１１】
このときプリチャージ信号ＰＲＣＨＢがロウレベルであるため、２ＮＡＮＤ９８の出力はハイレベルとなりＮチャネルトランジスタ９５はオンする。Ｎチャネルトランジスタ９６もオンするようにゲートにバイアスＶｒｅｆが印加されているので、ノードＳＯＵＴはロウレベルとなる。
【００１２】
次にプリチャージ信号ＰＲＣＨＢがハイレベルに立ち上がると、Ｐチャネルトランジスタ９１がオフし、Ｐチャネルトランジスタ９２に電流が流れ始める。Ｐチャネルトランジスタ９２とカレントミラー回路を構成するＰチャネルトランジスタ９３にも電流が流れ、ノードＳＯＵＴはハイレベルに上昇する。
【００１３】
ノードＳＯＵＴが２ＮＡＮＤ９８のしきい値を越えると、センスアンプ出力ＳＯＵＴＺがロウレベルに変化し、Ｎチャネルトランジスタ９５をオフさせてＤＣ電流を遮断する。こうしてノードＳＯＵＴは、ハイレベルを保持したまま安定する。
【００１４】
次にプリチャージ信号ＰＲＣＨＢがロウレベルに立ち下がると、センスアンプ出力ＳＯＵＴＺはプリチャージ信号ＰＲＣＨＢの変化と同時にハイレベルに変化し、Ｐチャネルトランジスタ９３はオフする。これと同時に、Ｎチャネルトランジスタ９５がオンし、ノードＳＯＵＴをロウレベルに引き下げると同時に、前述したＲＯＭセル９９のビット線をプリチャージする。
【００１５】
このようにして図９に示すセンスアンプ回路は、プリチャージ信号ＰＲＣＨＢに応答して、センスアンプ出力の変化時にのみＰチャネルトランジスタ９３に電流を流すように構成し、センスアンプ回路の消費電力を低減している。
【００１６】
【発明が解決しようとする課題】
上述した第１の従来例によるセンスアンプ回路は、センスアンプ出力ＯＵＴ１がラッチされてからセンスアンプ回路の電流を止める動作が行われるため、センスアンプ回路全体の消費電力が低減されるものの、消費電力低減のため制御回路８１０を必要とするため、センスアンプ回路が複雑な構成となり、レイアウト面積が大きくなってしまうという問題がある。
【００１７】
また上述した第２の従来例によるセンスアンプ回路は、センスアンプ出力の変化時のみＰチャネルトランジスタ９３に電流が流れるように構成されているため、消費電力を低減できるという特徴があるものの、ビット線とＲＯＭセル９９が接続されていない場合でも、ノイズによりＰチャネルトランジスタ９３のゲートがロウレベルに瞬時的に変化することがあり、このとき、ノードＳＯＵＴがハイレベルに変化し、この変化はセンスアンプ出力ＳＯＵＴＺをロウレベルに変化させ、Ｎチャネルトランジスタ９５をオフさせ、ノードＳＯＵＴの電位をハイレベルに保持する。
【００１８】
このようにノイズをトリガとしてセンスアンプが誤動作する場合があり、図９に示すセンスアンプ回路はノイズマージンが悪いという欠点がある。
【００１９】
このため本発明の目的は、ビット線に接続するメモリセルに対して第１の電流を急速に流した後に、ビット線の電位を安定化させてメモリセルのデータを読み出すために第１の電流より小さい第２の電流を一定時間ビット線に流すことにより、読み出し速度が高速でかつ消費電力が小さいセンスアンプ回路を提供することにある。
【００２０】
【課題を解決するための手段】
そのため、本発明によるセンスアンプ回路は、プリチャージ信号とセンスイネーブル信号とを入力し、前記プリチャージ信号に同期して第１の所定期間だけ活性化する第１の制御信号と、前記プリチャージ信号が活性化している期間に活性化を開始し、前記第１の制御信号が活性化している期間内に活性化を終了する第２の制御信号とを出力する制御回路と、
前記第１の制御信号に同期して出力端子から第１の電圧を出力し、前記第２の制御信号が活性化している期間は前記出力端子から前記第１の電圧よりも高い第２の電圧を出力し、前記第１の制御信号が非活性化すると前記出力端子から第３の電圧を出力する制御帰還回路と、
ゲートに前記第１乃至第３の制御信号を入力し、ソースにビット線を接続し、前記第２の電圧を入力している期間は前記第１の電圧を入力している期間よりも大きな電流を流し、前記第３の電圧を入力している期間は電流を流さない一導電型の第１のトランジスタと、前記第１のトランジスタに流れる電流を出力電圧に変換する電流・電圧変換回路とを含む電流センスアンプと、を備える。
【００２１】
【発明の実施の形態】
次に、本発明の実施の形態について図面を参照して説明する。
【００２２】
図１は、本発明の第１の実施の形態によるセンスアンプ回路を用いた半導体メモリを示し、メモリセルＭＣ１，ＭＣ２・・・及びこれらのメモリセルと接続するビット線４を備えたメモリセルアレイ３と、ビット線４に流れる電流Ｉを検出し、検出結果である出力電圧Ｖｏｕｔを出力端子Ｏｕｔに出力する電流センスアンプ２と、電流センスアンプ２とメモリセルアレイ３間に接続されたＹセレクタ５と、プリチャージ信号とセンスアンプ回路を活性化するためのセンスイネーブル信号とを入力し制御信号を出力する制御回路１と、制御回路１からの制御信号と、ビット線の電圧とを入力し、ビット線の電流を制御するための制御電圧を出力する制御帰還回路６とを備えている。
【００２３】
また制御回路１は、プリチャージ信号を入力し、プリチャージ開始からサンプリング期間の終了時までＮチャネルトランジスタＳＮ１に電流を流すように第１の制御信号を出力する制御信号発生回路１１と、プリチャージ信号を入力し、プリチャージ開始後の短時間内にＮチャネルトランジスタＳＮ１に流す電流を増加するように第２の制御信号を出力する制御信号発生回路１２とを備えている。
【００２４】
また制御回路１は、プリチャージ信号の反転信号を出力するインバータ１３と、第１の制御信号とセンスイネーブル信号とを入力するＮＡＮＤゲート１４と、第２の制御信号とセンスイネーブル信号とを入力するＮＡＮＤゲート１５とを備えている。
【００２５】
また制御帰還回路６は、ゲートにＮＡＮＤゲート１４の出力信号を入力し、ドレインを制御帰還回路６の出力端子６１に接続するＰチャネルトランジスタＦＰ１と、ドレインを出力端子６１に接続しゲートにビット線４を接続し、ＮチャネルトランジスタＦＮ２と共にＰチャネルトランジスタＦＰ１とのレシオ比、あるいはＰチャネルトランジスタＦＰ１、ＦＰ２両方のトランジスタを並列接続したときのレシオ比で、メモリセルＭＣ１，ＭＣ２・・のデータをサンプリングする際の出力端子６１の電圧を定めるＮチャネルトランジスタＦＮ１とを備えている。
【００２６】
また制御帰還回路６は、ゲートにＮＡＮＤゲート１４の出力信号を入力し、ドレインを制御帰還回路６の出力端子６１に接続し、センスイネーブル信号が“０”のとき、ＮチャネルトランジスタＳＮ１を強制的にオフさせてビット線に流れる電流を遮断するＮチャネルトランジスタＦＮ３を備えている。
【００２７】
さらに制御帰還回路６は、ゲートにＮＡＮＤゲート１５の出力信号を入力し、ドレインを制御帰還回路６の出力端子６１に接続し、オンしたときに出力端子６１の電位を持ち上げてＮチャネルトランジスタＳＮ１に流れる電流Ｉを増加させるＰチャネルトランジスタＦＰ２と、ゲートにビット線４を接続し、ドレインを制御帰還回路６の出力端子６１に接続し、ＮチャネルトランジスタＦＮ１と共にＰチャネルトランジスタＦＰ１とのレシオ比、あるいはＰチャネルトランジスタＦＰ１、ＦＰ２両方のトランジスタを並列接続したときのレシオ比で、メモリセルＭＣ１，ＭＣ２・・のデータをサンプリングする際の出力端子６１の電圧を定めるＮチャネルトランジスタＦＮ２とを備えている。
【００２８】
また電流センスアンプ２は、プリチャージ信号の反転信号を受けてプリチャージの期間ビット線４をプリチャージするＰチャネルトランジスタＳＰ１と、ビット線４に流れる電流Ｉを増幅し、出力電流Ｉｏを出力するＰチャネルトランジスタＳｐ２，Ｓｐ３からなるカレントミラー回路２１とを備えている。
【００２９】
また電流センスアンプ２は、ゲートに入力する基準電圧Ｖｒｅｆにより、出力電流Ｉｏが流れることで発生するドレイン電圧を制御し、これによりインバータ２の感度を設定するＮチャネルトランジスタＳＮ２と、カレントミラー回路２１の出力端子Ｓの電圧Ｖｓを入力とし出力端子Ｏｕｔに出力電圧Ｖｏｕｔを出力するインバータ２２とを備えている。
【００３０】
さらに電流センスアンプ２は、ドレインをカレントミラー回路２１の入力端に接続し、ソースをビット線４に接続し、ビット線４の電位を決める制御帰還回路６の出力端子６１からの出力電圧をゲートに入力するＮチャネルトランジスタＳＮ１とを備えている。
【００３１】
次に図１に示す半導体メモリの動作について、図２に示すタイミングチャートを参照し、制御回路１と制御帰還回路６と電流センスアンプ２とを含む本発明のセンスアンプ回路の動作を中心に説明する。
【００３２】
図２で時刻ｔ１以前では、センスイネーブル信号がロウレベル、ＮＡＮＤゲート１４の出力はハイレベルとなりＮチャネルトランジスタＦＮ３がオンする。このため、出力端子６１の電圧がロウレベルとなりＮチャネルトランジスタＳＮ１は強制的にオフとなる。従って、ビット線４には電流が流れない。
【００３３】
次に時刻ｔ１でプリチャージ信号が立ち上がると、インバータ１３の出力がロウレベルとなるため、ＰチャネルトランジスタＳＰ１がオンとなり、電源→ＰチャネルトランジスタＳＰ１→ＮチャネルトランジスタＳＮ１→ビット線４の順に▲６▼に示す電流Ｉが流れ、ビット線４をプリチャージする。
【００３４】
一方センスイネーブル信号は図２の▲２▼に示すようにハイレベルとなり、制御信号発生回路１１の出力信号とセンスイネーブル信号とを入力するＮＡＮＤゲート１４の出力端Ａは、▲３▼に示すように時刻ｔ１で立ち下がる。
【００３５】
このため、ＰチャネルトランジスタＦＰ１がオンし、出力端子６１の出力電圧すなわちＮチャネルトランジスタＳＮ１のゲート電圧は、ＰチャネルトランジスタＦＰ１の相互コンダクタンスと、ＮチャネルトランジスタＦＮ１，ＦＮ２の各相互コンダクタンスを並列に合成した相互コンダクタンスとの比により定まる電位まで上昇する。
【００３６】
そして、ビット線４の電位は、出力端子６１の出力電圧すなわちＮチャネルトランジスタＳＮ１のゲート電圧からＮチャネルトランジスタＳＮ１のゲート・ソース間電圧を減算した値により定まる電位まで上昇する。すなわち、プリチャージ時のビット線４の電位は、ＰチャネルトランジスタＦＰ１とＮチャネルトランジスタＦＮ１，ＦＮ２とのレシオ比で設定される電位で安定する。
【００３７】
次にプリチャージ信号と制御信号発生回路１２の出力信号を入力とするＮＡＮＤゲート１５の出力端Ｂは図２の▲４▼で示すように時刻ｔ２で立ち下がり、ＰチャネルトランジスタＦＰ２がオンする。このため出力端子６１の出力電圧はＰチャネルトランジスタＦＰ１だけでなく、ＰチャネルトランジスタＦＰ２によっても持ち上げられるため、ＮチャネルトランジスタＳＮ１のゲート電圧はさらに上昇し、ビット線４に流れる電流は▲６▼に示すようにいっそう増加する。
【００３８】
次に時刻ｔ３でプリチャージ信号が立ち下がると、ＰチャネルトランジスタＳＰ１がオフし、これに伴いＰチャネルトランジスタＳＰ２，ＳＰ３がオンとなりサンプリングが開始される。
【００３９】
ここで例えばビット線４がＹセレクタ５を介してメモリセルＭＣ２に接続している場合を考えると、ＮチャネルトランジスタＳＮ１のソースにはビット線４を介してメモリセルＭＣ２に等価な負荷容量（図示せず）が接続されていることになり、ＮチャネルトランジスタＳＮ１から負荷容量に対して、ビット線の電位が一定となるまで充電電流が流れる。
【００４０】
このとき、ＮチャネルトランジスタＳＮ１のゲート電圧が高いので、図２の▲６▼に示すように大きな電流が負荷容量に対して流れ込み、短時間で負荷容量を充電することが出来る。このため、センスアンプ回路の動作速度を高速化することが出来る。
【００４１】
またカレントミラー回路２１を構成するＰチャネルトランジスタＳＰ２，ＳＰ３が共にオンするので、ビット線４を流れる電流Ｉは、ＰチャネルトランジスタＳＰ２とＰチャネルトランジスタＳＰ３のチャネル幅の比だけ増大されて出力電流Ｉｏとして、電源→ＰチャネルトランジスタＳＰ３→ＮチャネルトランジスタＳＮ２→ＧＮＤの経路で流れる。
【００４２】
これによりカレントミラー回路２１の出力端Ｓの電圧Ｖｓが上昇し、電圧Ｖｓがインバータ２２のしきい値を越えると、インバータ２２は出力端子Ｏｕｔにロウレベルを出力する。
【００４３】
次に時刻ｔ４で、制御信号発生回路１２の出力信号がロウレベルに変化すると、ＮＡＮＤゲート１５の出力端Ｂの電圧は図２の▲４▼のように立ち上がり、ＰチャネルトランジスタＦＰ２がオフする。
【００４４】
このため出力端子６１の出力電圧が下降しビット線４に流れる電流Ｉは減少する。こうして流れ続ける電流Ｉは、先に述べたメモリセルと等価な負荷容量の電位を保持するように動作し、出力端子Ｏｕｔに接続されたラッチ回路（図示せず）は、確実にメモリセルのデータを取り込むことが出来る。
【００４５】
すなわち、カレントミラー回路２１、ＮチャネルトランジスタＳＮ１，ＳＮ２には電流が流れ続けるので各内部ノードの電圧は安定し、ノイズによってインバータ２２が反転し誤ったデータを出力端子Ｏｕｔに接続されたラッチ回路が取り込むことはない。
【００４６】
また時刻ｔ４以降で流れ続ける電流は、時刻ｔ２〜ｔ４の期間で流れ続ける電流に比して大幅に小さいので、消費電流を小さくすることが出来る。
【００４７】
次に時刻ｔ５で、制御信号発生回路１１の出力信号がロウレベルに変化すると、ＮＡＮＤゲート１４の出力端Ａの電圧は図２の▲３▼のように立ち上がり、ＰチャネルトランジスタＦＰ１がオフしＮチャネルトランジスタＦＮ３がオンする。これによりＮチャネルトランジスタＳＮ１のゲート電圧がロウレベルとなるため、ＮチャネルトランジスタＳＮ１がオフしサンプリング期間が終了する。
【００４８】
時刻ｔ５以降の期間、すなわちサンプリング期間終了後の期間は、ＰチャネルトランジスタＦＰ１，ＦＰ２，ＳＰ１がオフし、かつＮチャネルトランジスタＳＮ１もオフしているため、制御帰還回路６及び電流センスアンプ２には電流が流れず、センスアンプ回路全体の消費電流は実質的に流れない。
【００４９】
次に本実施の形態によるセンスアンプ回路の消費電流について説明する。
【００５０】
図２の▲７▼に示すように時刻ｔ１〜ｔ２間ではＰチャネルトランジスタＦＰ１がオンし、ＰチャネルトランジスタＦＰ２がオフしているため、ＰチャネルトランジスタＦＰ１からＮチャネルトランジスタＦＮ１，ＦＮ２に流れる電流と、ＰチャネルトランジスタＳＰ１からビット線に流れる電流を加算した電流がセンスアンプ回路の全消費電流にほぼ等しい。このときのセンスアンプ回路の全消費電流は、ＮチャネルトランジスタＳＮ１のゲート電圧がＰチャネルトランジスタＦＰ１により若干持ち上げられているだけなので、図２に示すように小さい。
【００５１】
次に時刻ｔ２〜ｔ４の期間では、ＰチャネルトランジスタＦＰ１，ＦＰ２が共にオンし、ＮチャネルトランジスタＳＮ１のゲート電圧が上昇することから、ＰチャネルトランジスタＳＰ１からビット線４に流れるプリチャージ電流、及びＮチャネルトランジスタＳＮ１からビット線４に流れるセンス電流のいずれもが大きく流れるので、図２の▲７▼で示すようにセンスアンプ回路全体の消費電流は大きくなる。しかしながら、時刻ｔ２〜ｔ４の期間は短いため、全期間の平均消費電流は小さくなる。
【００５２】
次に時刻ｔ４〜ｔ５の期間では、再びＰチャネルトランジスタＦＰ２がオフするので、センスアンプ回路の全消費電流は大幅に小さくなり、時刻ｔ５以降では先に述べたように実質的に０となる。
【００５３】
以上説明したように、本発明によるセンスアンプ回路は▲８▼に示す従来のセンスアンプ回路の消費電流と比して、消費電流が大きく流れる期間は時刻ｔ２〜ｔ４の期間に限定されるので、消費電流の平均値を大幅に削減することが出来る。
【００５４】
次に、本発明の第２の実施の形態によるセンスアンプ回路について図４を参照して説明する。なお、図１と共通の構成要素には共通の参照文字／数字を付してある。
【００５５】
本実施の形態による図４に示すセンスアンプ回路は、図１の制御帰還回路６において、ＰチャネルトランジスタＦＰ１のドレインと出力端子６１間と、ＰチャネルトランジスタＦＰ２のドレインと出力端子６１間とにそれぞれ抵抗Ｒ１，Ｒ２とを挿入接続して構成している。
【００５６】
図１のセンスアンプ回路では、ＰチャネルトランジスタＦＰ１，ＦＰ２の各オン抵抗とＮチャネルトランジスタＦＮ１，ＦＮ２の各オン抵抗の比でレシオ比がほぼ決まっているが、図４のセンスアンプ回路では、ＰチャネルトランジスタＦＰ１，ＦＰ２の各オン抵抗に直列に抵抗が接続されることになり、ＰチャネルトランジスタＦＰ１，ＦＰ２とＮチャネルトランジスタＦＮ１，ＦＮ２のレシオ比を抵抗Ｒ１，Ｒ２で調整することが出来る。
【００５７】
このため電源電圧の２乗に比例する電流成分を抵抗Ｒ１，Ｒ２により直線的に比例するように改善することが出来るため、電源電圧が変動しても、ＰチャネルトランジスタＦＰ１，ＦＰ２とＮチャネルトランジスタＦＮ１，ＦＮ２のレシオ比で定まる出力端子６１の出力電圧、すなわちＮチャネルトランジスタＳＮ１のゲート電圧を安定化することが出来る。
【００５８】
次に、本発明の第３の実施の形態によるセンスアンプ回路について図５を参照して説明する。本実施の形態によるセンスアンプ回路は、図１に示す帰還制御回路６が帰還制御回路６Ｂに変更された他は、図１のセンスアンプ回路と同様である。
【００５９】
図５に示す帰還制御回路６Ｂは、図１の制御帰還回路６において、ＰチャネルトランジスタＦＰ１のドレインと出力端子６１間と、ＰチャネルトランジスタＦＰ２のドレインと出力端子６１間とにそれぞれＰチャネルトランジスタＦＰ３，ＦＰ４とを挿入接続し、さらにＰチャネルトランジスタＦＰ３，ＦＰ４とカレントミラー回路を構成しカレントミラー回路の入力段となるＰチャネルトランジスタＦＰ５と、ＰチャネルトランジスタＦＰ５に定電流を流すための定電流源６２とを設けている。
【００６０】
ＰチャネルトランジスタＦＰ３，ＦＰ４に流れる電流は、それぞれのＭＯＳトランジスタとカレントミラーの関係にあるＰチャネルトランジスタＦＰ５に流れる電流によりそれぞれ決まるため、ＰチャネルトランジスタＦＰ３とＮチャネルトランジスタＦＮ３に流れる電流、及びＰチャネルトランジスタＦＰ４とＮチャネルトランジスタＦＮ２に流れる電流を、電源電圧の２乗に比例せずに直線的に比例するように改善することが出来る。このため電源電圧が変動しても、ＮチャネルトランジスタＳＮ１のゲート電圧を安定化することが出来る。
【００６１】
次に、本発明の第４の実施の形態によるセンスアンプ回路について図６を参照して説明する。本実施の形態によるセンスアンプ回路は、図１に示す帰還制御回路６が帰還制御回路６Ｃに変更された他は、図１のセンスアンプ回路と同様である。
【００６２】
図６に示すセンスアンプ回路は、図１の制御帰還回路６において、ＰチャネルトランジスタＦＰ１のドレインと出力端子６１間と、ＰチャネルトランジスタＦＰ２のドレインと出力端子６１間とにそれぞれＰチャネルトランジスタＦＰ７とＰチャネルトランジスタ８とを挿入接続し、ＰチャネルトランジスタＦＰ７，８の各ゲートをビット線４に接続して構成している。
【００６３】
ＰチャネルトランジスタＦＰ７，ＦＰ８をそれぞれ挿入接続することにより、図１に示す制御帰還回路６の出力端子６１の出力電圧よりも低下することが出来る。すなわち、ＰチャネルトランジスタＦＰ７，ＦＰ８のソース・ドレイン間電圧だけ図１に示す制御帰還回路６の電圧は低下する。
【００６４】
このためＮチャネルトランジスタＳＮ１のゲート電圧が低下し、ＮチャネルトランジスタＳＮ１がビット線４または負荷を駆動する電流が減少するので、より消費電流を低減することが出来る。
【００６５】
次に、本発明の第５の実施の形態によるセンスアンプ回路について図７を参照して説明する。本実施の形態によるセンスアンプ回路は、図１に示す制御回路１を構成するＮＡＮＤゲート１５の出力端Ｂにインバータ１６を設けて制御回路１Ａを構成したことと、図１に示す帰還制御回路６が帰還制御回路６Ｄに変更された他は、図１のセンスアンプ回路と同様な構成である。そして、インバータ１６の出力はＮチャネルトランジスタＦＮ４のゲートに接続する。
【００６６】
図７に示す制御帰還回路６Ｄは、図１の制御帰還回路６において、ＮチャネルトランジスタＦＮ２のソースと接地間にＮチャネルトランジスタＦＮ４を挿入接続している点が図１の制御帰還回路６と異なっている。
【００６７】
ＮチャネルトランジスタＦＮ４は、図２の時刻ｔ２〜ｔ４の期間だけオンとなり他の期間オフとなるため、ＰチャネルトランジスタＦＰ２とＮチャネルトランジスタＦＮ２もＮチャネルトランジスタＦＮ４と同時にオフし、図７の制御帰還回路６Ｄは、図１に示す制御帰還回路６よりも消費電流が低減する。
【００６８】
また図１の制御帰還回路６では、時刻ｔ４以降でＰチャネルトランジスタＦＰ２がオフしているが、ＰチャネルトランジスタＦＰ１がオンしているため、ＰチャネルトランジスタＦＰ１からＮチャネルトランジスタＦＮ２に電流が流れ、出力端子６１→ＮチャネルトランジスタＳＮ１→ビット線４→ＮチャネルトランジスタＦＮ１→出力端子６１の第１の帰還ループと、出力端子６１→ＮチャネルトランジスタＳＮ１→ビット線４→ＮチャネルトランジスタＦＮ２→出力端子６１の第２の帰還ループの２つの帰還ループが同時に作動する。
【００６９】
一方図７に示す制御帰還回路６Ｄは、時刻ｔ４以降では第１の帰還ループだけが作動する。このため、ＮチャネルトランジスタＳＮ１のゲートを駆動するＭＯＳトランジスタの駆動能力が減少するため、ゲート電圧が一定になるために必要な帰還ループの収束時間が早くなるという効果がある。
【００７０】
これは駆動能力が必要以上に大きいと、安定状態を通り越しから再び安定状態に向かって戻ってこなくてはならず、安定状態を中心とするこの繰り返しにより収束時間が長くなるという帰還ループの性質による。以上説明したように、本実施の形態によるセンスアンプ回路は、さらに動作速度を早くすることができる。
【００７１】
なお図１，４，５，６，７で、カレントミラー回路２１とＮチャネルトランジスタＳＮ２とインバータ２とでＮチャネルトランジスタＳＮ１に流れる電流を出力電圧に変える動作をしているが、ＮチャネルトランジスタＳＮ１に流れる電流を出力電圧に変える電流・電圧変換回路は他の回路構成であっても良い。
【００７２】
また図１，４，５，６でＮチャネルトランジスタＦＮ１，ＦＮ２を並列接続しているが、ＮチャネルトランジスタＦＮ１，ＦＮ２を１つのＮチャネルトランジスタＦＮ１’で構成し、このＮチャネルトランジスタＦＮ１’のチャネル幅をＮチャネルトランジスタＦＮ１，ＦＮ２の各チャネル幅の加算値とするようにしても同様な効果が得られる。
【００７３】
【発明の効果】
以上説明したように本発明によるセンスアンプ回路は、ビット線に接続するメモリセルに対して第１の電流を急速に供給した後に、ビット線の電位を安定化させてメモリセルのデータを読み出すために第１の電流より小さい第２の電流を一定時間ビット線に流すことにより、読み出し速度が高速でかつ消費電力が小さいという効果が得られる。
【００７４】
より具体的に説明すると、図１でＰチャネルトランジスタＦＰ１とＰチャネルトランジスタＦＰ２のチャネル幅比を１対２とし、同様にＮチャネルトランジスタＦＮ１とＮチャネルトランジスタＦＮ２のチャネル幅比を１対２としたときの、センスアンプ回路の消費電流ＩＤＤ、端子Ａ，Ｂの電圧、プリチャージ信号、出力電圧Ｖｏｕｔの各シミュレーション結果を図３に示す。
【００７５】
図３に示すシミュレーション結果から、従来のセンスアンプ回路に比べ、センスアンプ１つあたり１２μＡの平均電流が削減できることが示された。本発明のセンスアンプ回路を搭載した半導体メモリは、最大３２個のセンスアンプ回路を同時に動かすので、合計で３８４μＡの平均電流を削減することが出来る。これは、半導体メモリ全体の平均電流の約３割の削減率に相当する。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態によるセンスアンプ回路を用いた半導体メモリを示す回路図である。
【図２】図１に示すセンスアンプ回路の動作を説明するためのタイミングチャートである。
【図３】図１に示すセンスアンプ回路の動作を解析するためのシミュレーション結果である。
【図４】本発明の第２の実施の形態によるセンスアンプ回路を用いた半導体メモリを示す回路図である。
【図５】本発明の第３の実施の形態によるセンスアンプ回路を用いた半導体メモリを示す回路図である。
【図６】本発明の第４の実施の形態によるセンスアンプ回路を用いた半導体メモリを示す回路図である。
【図７】本発明の第５の実施の形態によるセンスアンプ回路を用いた半導体メモリを示す回路図である。
【図８】センスアンプ回路の第１の従来例を示す回路図である。
【図９】センスアンプ回路の第２の従来例を示す回路図である。
【符号の説明】
１，１Ａ    制御回路
１１，１２    制御信号発生回路
１３，１６，２２    インバータ
１４，１５    ＮＡＮＤゲート
２    電流センスアンプ
２１    カレントミラー回路
３    メモリセルアレイ
４    ビット線
５    Ｙセレクタ
６，６Ａ〜６Ｄ    制御帰還回路
６１    出力端子
６２    定電流源
【図１】
0003737374.tif 000002
【図２】
0003737374.tif 000003
【図３】
0003737374.tif 000004
【図４】
0003737374.tif 000005
【図５】
0003737374.tif 000006
【図６】
0003737374.tif 000007
【図７】
0003737374.tif 000008
【図８】
0003737374.tif 000009
【図９】
0003737374.tif 000010