(57)【特許請求の範囲】
【請求項１】
ＭＯＳ電界効果トランジスタからなる直列接続された複数のメモリセルと、この複数のメモリセルのゲートに共通に接続されたワード線と、前記複数のメモリセルの各ソース／ドレイン端子に接続された複数のサブビットラインと、このサブビットラインのうち偶数番目の複数のサブビットラインが隣接する一対毎に選択トランジスタを介して各々に接続された複数の第１ビットラインと、前記サブビットラインのうち奇数番目の複数のサブビットラインが隣接する一対毎に選択トランジスタを介して各々に接続された複数の第２ビットラインとを有し、選択トランジスタにより一対のサブビットラインのいずれか一方を選択するノア構造のＲＯＭであって、
前記複数の第１ビットラインに接続され、隣接した２本の第１ビットラインを選択し、一方に感知電流、その右側に位置する他方にバイアス電流を供給し、その他の非選択の第１ビットラインを接地させる第１選択手段と、
前記複数の第２ビットラインに接続され、前記選択された２本の第１ビットラインに対応する隣接した２本の第２ビットラインを選択し、前記感知電流が供給される第１ビットラインに接続されるサブビットラインに対し、その左側に位置するサブビットラインを接地するように一方を接地し、その右側に位置する他方にバイアス電流を供給し、その他の非選択の第２ビットラインを接地させる第２選択手段と、
前記感知電流から、選択されたメモリセルの状態を検出する感知増幅手段とを具備することを特徴とするＲＯＭ。
【請求項２】
前記複数の第１ビットラインは複数のビットライングループに分れ、
前記第１選択手段は、
第１及び第２選択信号を発生する第３デコーダ回路と、
第１選択信号に応じて前記第１ビットライングループを選択する第３行パスゲート回路と、
選択された第１ビットライングループ中の選択された第１ビットラインに感知電流を供給し、選択された他の第１ビットラインにバイアス電流を供給する第４行パスゲート回路とを含むことを特徴とする請求項１に記載のＲＯＭ。
【請求項３】
前記第４行パスゲート回路は、非選択の前記第１ビットラインを接地させることを特徴とする請求項２に記載のＲＯＭ。
【請求項４】
前記第３行パスゲート回路は複数の第３スイッチング部を含み、各第３スイッチング部は、対応する第１選択信号と第１ビットラインに接続されることを特徴とする請求項２に記載のＲＯＭ。
【請求項５】
前記各第３スイッチング部は、対応する第１ビットラインと第４行パスゲート回路との間に形成される電流パスと、対応する第１選択信号を受けるためのゲートを有することを特徴とする請求項４に記載のＲＯＭ。
【請求項６】
前記第２選択信号は、感知電流選択信号、バイアス電流選択信号及び接地選択信号に分れ、前記第４行パスゲート回路は複数の第４スイッチング部を含み、各第４スイッチング部は複数のトランジスタを含むことを特徴とする請求項２に記載のＲＯＭ。
【請求項７】
前記各第４スイッチング部は、感知電流選択信号、バイアス電流選択信号及び接地選択信号に対応した複数のＮＭＯＳトランジスタを含むことを特徴とする請求項６に記載のＲＯＭ。
【請求項８】
前記各第４スイッチング部は第１、第２、第３ＮＭＯＳトランジスタを含み、前記第１ＮＭＯＳトランジスタは、感知電流選択信号を受けるゲート及び対応する第３スイッチング部と感知電流を受ける第１ノードの間に形成される電流パスを有し、前記第２ＮＭＯＳトランジスタは、対応するバイアス電流選択信号を受けるゲート及び対応する第３スイッチング部とバイアス電流を受ける第２ノードの間に形成される電流パスを有し、前記第３ＮＭＯＳトランジスタは、対応する接地選択信号を受けるゲート及び対応する第３スイッチング部と接地との間に形成される電流パスを有することを特徴とする請求項６に記載のＲＯＭ。
【請求項９】
前記感知増幅手段は、
バイアス電圧を発生するバイアス電圧発生器と、
前記バイアス電圧に対応する基準電流を供給する基準ノードを有する基準電流源部と、
前記バイアス電圧に対応する前記感知電流を供給する感知ノードを有する感知電流源部と、
前記バイアス電圧に対応する前記バイアス電流を供給するバイアス電流源部と、
前記基準ノードと感知ノードとの間の電圧差を比較する差動増幅器とを含むことを特徴とする請求項１に記載のＲＯＭ。
【請求項１０】
前記複数の第２ビットラインは複数の第２ビットライングループに分れ、前記各第２ビットラインは第１ビットラインに対応し、
前記第２選択手段は、
第３及び第４選択信号を発生する第２デコーダ回路と、
第３選択信号に応じて前記第２ビットライングループを選択する第１行パスゲート回路と、
選択された第２ビットライングループ中の選択された第２ビットラインにバイアス電流を供給し、残りの全ての第２ビットラインを接地させる第２行パスゲート回路とを含むことを特徴とする請求項１に記載のＲＯＭ。
【請求項１１】
前記第１行パスゲート回路は複数の第１スイッチング部を含み、各第１スイッチング部は、対応する第３選択信号及び第２ビットラインに接続されることを特徴とする請求項１０に記載のＲＯＭ。
【請求項１２】
前記各第１スイッチング部は、対応する第２ビットラインと前記第２行パスゲート回路の間に形成される電流パスと、対応する前記第３選択信号を受けるゲートを有するＮＭＯＳトランジスタを含むことを特徴とする請求項１１に記載のＲＯＭ。
【請求項１３】
前記第４選択信号は第２バイアス選択信号と第２接地選択信号に分れ、
前記第２パスゲート回路は、各々複数のトランジスタを有する複数の第２スイッチング部を含むことを特徴とする請求項１０に記載のＲＯＭ。
【請求項１４】
前記各第２スイッチング部は、バイアス選択信号と接地選択信号に対応する２つのＮＭＯＳトランジスタを含むことを特徴とする請求項１３に記載のＲＯＭ。
【請求項１５】
前記２つのＮＭＯＳトランジスタのうち１つは、対応するバイアス選択信号を受けるゲート及び対応する前記第１スイッチング部と前記バイアス電流を受ける第３ノードの間に形成される電流パスを有し、前記２つのＮＭＯＳトランジスタのうち他の１つは、対応する接地選択信号を受けるゲート及び対応する前記第１スイッチング部と接地との間に形成される電流パスを有することを特徴とする請求項１４に記載のＲＯＭ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置に関するものであり、より詳しくはノア（ＮＯＲ）構造のマスクＲＯＭに関するものである。
【０００２】
【従来の技術】
図１は、従来のノア構造のマスクＲＯＭを示す図面である。
図１を参照すると、複数の第１メモリセルＭｍ１、…、Ｍｍ１０が複数の第２メモリセルＭ１１、…、Ｍ２０に並列に接続される。複数の第１及び第２メモリセルの各々は、グループ、ストリングと称するバンクを構成する相互隣接の２つのサブビットラインに接続される。各バンクのメモリセルは、対応するワードラインに接続される。例えば、メモリセルＭ１１とＭｍ１は、サブビットラインＳＢＬ１とＳＢＬ２との間に並列に接続される。メモリセルＭ１１乃至Ｍｍ１は、対応するワードラインＷＬ１乃至ＷＬｍに接続される。各メモリセルは、ソース／ドレイン及びゲートを有するＭＯＳ電界効果トランジスタで構成される。
【０００３】
図１において、偶数番目サブビットラインＳＢＬ２は、ＮＭＯＳトランジスタＢＳＴ１（バンク選択器で動作する）を通してメインビットラインＭＢＬ１と接続される。前記ＮＭＯＳトランジスタＢＳＴ１は、選択信号ＳＳＬ１によってターンオン／オフされる。偶数番目サブビットラインＳＢＬ４は、ＮＭＯＳトランジスタＢＳＴ２（バンク選択器で動作する）を通して前記メインビットラインＭＢＬ１と接続される。他の偶数番目サブビットラインＳＢＬ６、ＳＢＬ８等は、対応するバンク選択ＮＭＯＳトランジスタＢＳＴ３、ＢＳＴ４等を通してメインビットラインＭＢＬ２等に接続される。
【０００４】
奇数番目サブビットラインＳＢＬ１は、ＮＭＯＳトランジスタＧＳＴ１（接地選択器で動作する）を通して接地ビットラインＧＢＬ１と接続される。前記ＮＭＯＳトランジスタＧＳＴ１は、選択信号ＧＳＬ１によってターンオン／オフされる。奇数番目サブビットラインＳＢＬ３は、ＮＭＯＳトランジスタＧＳＴ２（接地選択器で動作する）を通して前記接地ビットラインＧＢＬ１と接続される。前記ＮＭＯＳトランジスタＧＳＴ２は、選択信号ＧＳＬ２によってターンオン／オフされる。他の奇数番目サブビットラインＳＢＬ５、ＳＢＬ７等は、接地選択トランジスタＧＳＴ３、ＧＳＴ４等を通して対応する接地ビットラインＧＢＬ２等に接続される。
【０００５】
図１のノア構造のマスクＲＯＭのデータ読出し動作は、次のようである。
メモリセルＭ１１を選択するため、選択信号ＳＳＬ１、接地選択信号ＧＳＬ１、および１つのワードラインＷＬ１が活性化され、選択信号ＳＳＬ２と接地選択信号ＧＳＬ２が非活性化される。すると、メインビットラインＭＢＬ１がサブビットラインＳＢＬ２に接続され、サブビットラインＳＢＬ１が接地ビットラインＧＢＬ１に接地される。同時に、選択されたメインビットラインＭＢＬ１には、行パスゲート回路（図示せず）を通して感知電流Ｉｓｅｎが供給される。感知電流Ｉｓｅｎは、従来図２に図示された感知増幅器２によって供給される。この感知増幅器２は、Ｕ．Ｓ．Ｐａｔ．Ｎｏ．５８５６７４８の“ＳＥＮＳＥ  ＡＭＰＬＩＦＩＥＲ  ＷＩＴＨ  ＣＵＲＲＥＮＴ  ＭＩＲＲＯＲ”に掲載されている。
【０００６】
活性化されるワードラインに接続される選択メモリセルＭ１１がターンオン（オンセルと称する）されると、電流が供給される選択メインビットラインＭＢＬ１は、点線で示したディスチャージ経路Ｌ１を通してディスチャージされる。このディスチャージ経路Ｌ１は、ＮＭＯＳトランジスタＢＳＴ１、選択メモリセルＭ１１、サブビットラインＳＢＬ１、ＮＭＯＳトランジスタＧＳＴ１及び接地ビットラインＧＢＬ１を含む。一方、活性化されたワードラインに接続された選択メモリセルＭ１１がターンオフ（オフセル）と称する）であると、選択されたメインビットラインＭＢＬ１の電位は、ディスチャージ経路Ｌ１が形成されないため増加するようになる。これによって、選択メインビットラインＭＢＬ１の電位は、感知増幅器２によって感知され増幅される。
【０００７】
【発明が解決しようとする課題】
メモリセルＭ１１、Ｍ１２、Ｍ１３等は、すべてが選択ワードラインＷＬ１に接続されて同時にターンオンされる。そのため、メインビットラインＭＢＬ１の電位が増加したとき、接地ビットラインＧＢＬ２とメインビットラインＭＢＬ２への漏洩電流パスが、選択ワードラインＷＬ１に共通に接続されるメモリセルのソース／ドレイン電圧差Ｖｄｓにより形成される。この漏洩電流パスを点線Ｌ２に示す。前記選択メモリセルＭ１１がオフであるとき、漏洩電流パスＬ２は、感知時間を増加させ高速マスクＲＯＭの実現を妨げる。又、甚だしい場合、選択メモリセルＭ１１がオフセルであるときも選択メインビットラインＭＢＬ１の電位が漏洩電流経路Ｌ２に沿って低下するためオンセルと間違って判別するようになる。
【０００８】
そこで、漏洩電流パスの形成を防ぐノア構造を有する高速マスクＲＯＭが必要である。漏洩電流の形成を防ぐための１つの方法は、選択メインビットラインと同一電位を有するメインビットラインを選択メインビットの右側に配置させることである。選択メインビットラインＭＢＬ１と同一電位を有するメインビットラインは、バイアスメインビットラインと呼ばれる。このバイアスメインビットラインを設けることにより、上述のように選択されたワードラインに共通に接続される各メモリセルのソース／ドレイン電圧差Ｖｄｓがなくなる。そのため、漏洩電流経路Ｌ２が遮断される。
【０００９】
多くのバイアスメインビットラインは、選択メインビットラインと同一電位に設定されて、少ない量だが電流が流れる。したがって、電力消耗が増加するとともに、選択メインビットラインとバイアスメインビットラインのチャージ及びディスチャージのためのチャージ／ディスチャージ時間が増加する。このチャージ／ディスチャージ時間の増加は、感知時間を増加させ高速マスクＲＯＭの実現を妨げる。又、１つの感知増幅器だけにバイアスメインビットラインがディスチャージされるとき、パワーノイズを発生するバイアスメインビットラインを全部バイアスさせることは不可能である。
【００１０】
本発明の目的は、高速データ読出し動作が可能なノア構造のマスクＲＯＭを提供することにある。
本発明の他の目的は、オフセルのデータ読出し動作の間、漏洩電流パスの形成を防ぐことができるノア構造のマスクＲＯＭを提供することにある。
【００１１】
【課題を解決するための手段】
本発明のＲＯＭは、ノア構造のＲＯＭにおいて、データを貯蔵するための複数のメモリセルを有するメモリセルアレイと、このメモリセルアレイに接続される複数の第１ビットラインと、前記メモリセルアレイに接続される複数の第２ビットラインと、前記複数の第１ビットラインに接続され、隣接した２本の第１ビットラインを選択し、一方に感知電流、他方にバイアス電流を供給する第１の選択手段と、前記複数の第２ビットラインに接続され、前記選択された２本の第１ビットラインに対応する隣接した２本の第２ビットラインを選択し、一方を接地し、他方にバイアス電流を供給する第２選択手段と、前記感知電流から、選択されたメモリセルの状態を検出する感知増幅手段とを具備することを特徴とする。
【００１２】
このＲＯＭにおいて、下記のようにすることができる。前記第１選択手段は非選択の第１ビットラインを接地させ、前記第２選択手段は非選択の第２ビットラインを接地させる。
【００１３】
前記複数の第１ビットラインは複数のビットライングループに分れ、前記第１選択手段は、第１及び第２選択信号を発生する第３デコーダ回路と、第１選択信号に応じて前記第１ビットライングループを選択する第３行パスゲート回路と、選択された第１ビットライングループ中の選択された第１ビットラインに感知電流を供給し、選択された他の第１ビットラインにバイアス電流を供給する第４行パスゲート回路とを含む。
【００１４】
前記第４行パスゲート回路は、非選択の前記第１ビットラインを接地させる。
【００１５】
前記第３行パスゲート回路は複数の第３スイッチング部を含み、各第３スイッチング部は、対応する第１選択信号と第１ビットラインに接続される。
【００１６】
前記各第３スイッチング部は、対応する第１ビットラインと第４行パスゲート回路との間に形成される電流パスと、対応する第１選択信号を受けるためのゲートを有する。
【００１７】
前記第２選択信号は、感知電流選択信号、バイアス電流選択信号及び接地選択信号に分れ、前記第４行パスゲート回路は複数の第４スイッチング部を含み、各第４スイッチング部は複数のトランジスタを含む。
【００１８】
前記各第４スイッチング部は、感知電流選択信号、バイアス電流選択信号及び接地選択信号に対応した複数のＮＭＯＳトランジスタを含む。
【００１９】
前記各第４スイッチング部は、第１、第２、第３ＮＭＯＳトランジスタを含み、第１ＮＭＯＳトランジスタは、感知電流選択信号を受けるゲート及び対応する第３スイッチング部と感知電流を受ける第１ノードの間に形成される電流パスを有し、前記第２ＮＭＯＳトランジスタは、対応するバイアス電流選択信号を受けるゲート及び対応する第３スイッチング部とバイアス電流を受ける第２ノードの間に形成される電流パスを有し、前記第３ＮＭＯＳトランジスタは、対応する接地選択信号を受けるゲート及び対応する第３スイッチング部と接地との間に形成される電流パスを有する。
【００２０】
前記感知増幅手段は、バイアス電圧を発生するバイアス電圧発生器と、前記バイアス電圧に対応する基準電流を供給する基準ノードを有する基準電流源部と、前記バイアス電圧に対応する前記感知電流を供給する感知ノードを有する感知電流源部と、前記バイアス電圧に対応する前記バイアス電流を供給するバイアス電流源部と、前記基準ノードと感知ノードとの間の電圧差を比較する差動増幅器とを含む。
【００２１】
前記複数の第２ビットラインは複数の第２ビットライングループに分れ、前記各第２ビットラインは第１ビットラインに対応し、前記第２選択手段は、第３及び第４選択信号を発生する第２デコーダ回路と、第３選択信号に応じて前記第２ビットライングループを選択する第１行パスゲート回路と、選択された第２ビットライングループ中の選択された第２ビットラインにバイアス電流を供給し、残りの全ての第２ビットラインを接地させる第２行パスゲート回路とを含む。
【００２２】
前記第１行パスゲート回路は複数の第１スイッチング部を含み、各第１スイッチング部は、対応する第３選択信号及び第２ビットラインに接続される。
【００２３】
前記各第１スイッチング部は、対応する第２ビットラインと前記第２行パスゲート回路の間に形成される電流パスと、対応する前記第３選択信号を受けるゲートを有するＮＭＯＳトランジスタを含む。
【００２４】
前記第４選択信号は第２バイアス選択信号と第２接地選択信号に分れ、前記第２パスゲート回路は、各々複数のトランジスタを有する複数の第２スイッチング部を含む。
【００２５】
前記各第２スイッチング部は、バイアス選択信号と接地選択信号に対応する２つのＮＭＯＳトランジスタを含む。
【００２６】
前記２つのＮＭＯＳトランジスタのうち１つは、対応するバイアス選択信号を受けるゲート及び対応する前記第１スイッチング部と前記バイアス電流を受ける第３ノードの間に形成される電流パスを有し、前記２つのＮＭＯＳトランジスタのうち他の１つは、対応する接地選択信号を受けるゲート及び対応する前記第１スイッチング部と接地との間に形成される電流パスを有する。
【００２７】
【発明の実施の形態】
以下本発明のＲＯＭの実施の形態を図面を参照して詳細に説明する。図３は本発明の実施の形態を示す回路図である。この図３において、図１と同一部分には図１と同一符号を付す。
図３を参照すると、ノア構造のマスクＲＯＭは、メモリセルアレイ１００を含む。このメモリセルアレイ１００において、複数のメモリセル（バンクを構成するメモリセル）は、隣接の各２つのサブビットラインの間に並列に接続される。各バンクのメモリセルは、対応するワードラインに接続される。例えば、メモリセルＭ１１乃至Ｍｍ１は、隣接の２つのサブビットラインＳＢＬ１とＳＢＬ２との間に並列に接続される。さらに、メモリセルＭ１１乃至Ｍｍ１は、対応するワードラインＷＬ１乃至ＷＬｍに接続される。このメモリセルＭ１１乃至Ｍｍ１の各々は、ソース／ドレイン及びゲートを有するＭＯＳ電界効果トランジスタからなる。
【００２８】
図３に図示されるように、偶数番目サブビットラインＳＢＬ２は、ＮＭＯＳトランジスタＢＳＴ１を通してメインビットラインＭＢＬ１と接続される。前記ＮＭＯＳトランジスタＢＳＴ１は、選択信号ＳＳＬ１に応じてバンクを選択する、偶数番目サブビットラインＳＢＬ４は、ＮＭＯＳトランジスタＢＳＴ２を通してメインビットラインＭＢＬ１と接続される。前記ＮＭＯＳトランジスタＢＳＴ２は、選択信号ＳＳＬ２に応じてバンクを選択する。残りの偶数番目サブビットラインＳＢＬ６、ＳＢＬ８、ＳＢＬｊ等は、対応するメインビットラインＭＢＬ３、ＭＢＬ４、…、ＭＢＬｉと接続される。
【００２９】
奇数番目サブビットラインＳＢＬ１は、ＮＭＯＳトランジスタＧＳＴ１を通して接地ビットラインＧＢＬ１と接続される。前記ＮＭＯＳトランジスタＧＳＴ１は、選択信号ＧＳＬ１に応じて接地接続を選択する。奇数番目サブビットラインＳＢＬ３は、ＮＭＯＳトランジスタＧＳＴ２を通して前記接地ビットラインＧＢＬ１と接続される。前記ＮＭＯＳトランジスタＧＳＴ２は、選択信号ＧＳＬ２に応じて接地接続を選択する。他の奇数番目サブビットラインＳＢＬ５、ＳＢＬ７、…、ＳＢＬｊ−１は、対応する接地ビットラインＧＢＬ３、ＧＢＬ４、…、ＧＢＬｊ−１と接続される。
【００３０】
第１デコーダ回路（又は列選択回路）１１０は、ワードラインＷＬ１〜ＷＬｍと選択信号ＳＳＬ１、ＳＳＬ２、ＧＳＬ１及びＧＳＬ２ラインに接続される。データ読出し動作の間に、前記第１デコーダ回路１１０は、前記ワードラインＷＬ１〜ＷＬｍのうち１つを選択及び駆動する。同時に前記第１デコーダ回路１１０は、メインビット線選択のための選択信号ＳＳＬ１、ＳＳＬ２ラインのうち１つを選択及び駆動する。これと同様に、第１デコーダ回路１１０は、接地ビットライン選択のため選択信号ＧＳＬ１、ＧＳＬ２ラインのうち１つを選択及び駆動する。
【００３１】
接地ビットライン選択回路１３０は、接地ビットラインＧＢＬ１〜ＧＢＬｉに接続される。この接地ビットライン選択回路１３０は、第２デコーダ回路１２０の制御により、選択メモリセルに接続される接地ビットラインを選択する。同時に接地ビットライン選択回路１３０は、選択された接地ビットラインの右側に配列される他の接地ビットラインをバイアスさせる。さらに、接地ビットライン選択回路１３０は、残り全ての接地ビットラインを接地させる。
【００３２】
図４は、接地ビットライン選択回路１３０の具体的回路図を示す。この回路においては、３２個の接地ビットラインＧＢＬ１〜ＧＢＬ３２が８個ずつ４個のグループに分類される。
【００３３】
接地ビットライン選択回路１３０は、第１及び第２行パスゲート回路１３２、１３４を含む。第１行パスゲート回路１３２は、前記第２デコーダ回路１２０からの選択信号ＹＢＧ１〜ＹＢＧ４に応じて４つグループの接地ビットラインのうち１つのグループを選択する。第１行パスゲート回路１３２は、４つの接地ビットライン各々に対応する４つの第１スイッチング部１３２＿１〜１３２＿４を含む。この第１スイッチング部１３２＿１〜１３２＿４の各々は、８つのＮＭＯＳトランジスタを含み、各々のゲートは、対応する選択信号ＹＢＧｉ（ｉ＝１〜４）を受け、電流チャンネルは、対応する接地ビットラインと前記第２行パスゲート回路１３４との間に形成される。
【００３４】
第２行パスゲート回路１３４は、第１スイッチング部１３２＿１〜１３２＿４の各々のＮＭＯＳトランジスタのうち１つに対応する８つの第２スイッチング部１３４＿１〜１３４＿８を含む。第２行パスゲート回路１３４は、前記第１スイッチング部１３２＿１〜１３２＿４に対応する接地ビットラインのうち１つを、前記第２デコーダ回路１２０によって発生された選択信号ＹＧＳｉ、ＹＢＳｉ（ｉ＝１〜８）に応じてバイアスまたは接地させる。選択信号ＹＧＳｉは接地選択のために使用され、選択信号ＹＢＳｉはバイアス選択のために使用される。
【００３５】
第２スイッチング部１３４＿１〜１３４＿８の各々は、２つのＮＭＯＳトランジスタを有する。第２スイッチング部１３４＿１のＮＭＯＳトランジスタＧＳＷ３３は、選択信号ＹＢＳ１に接続されるゲート、前記第１行パスゲート回路１３２の第１スイッチング部１３２＿１〜１３２＿４各々の第１ＮＭＯＳトランジスタＧＳＷ１、ＧＳＷ９、、ＧＳＷ１７及びＧＳＷ２５に共通に接続されるドレイン及びバイアス電流又はバイアス電圧を受けるノード２６３に接続されるソースを有する。第２スイッチング部１３４＿１の他のＮＭＯＳトランジスタＧＳＷ３４は、前記選択信号ＹＧＳ１に接続されるゲート、前記ＮＭＯＳトランジスタＧＳＷ３３のドレインおよび第１ＮＭＯＳトランジスタＧＳＷ１、ＧＳＷ９、ＧＳＷ１７、ＧＳＷ２５に接続されるドレイン及び接地ＶＳＳに接続されるソースを有する。図４に図示されたように、第２スイッチング部１３４＿２〜１３４＿８は、第１スイッチング部１３２＿１〜１３２＿４各々の対応するＮＭＯＳトランジスタに接続される２つのＮＭＯＳトランジスタを有する。
【００３６】
このように構成された接地ビットライン選択回路１３０は、次のように動作する。第１行パスゲート回路１３２のスイッチング部１３２＿１がデータ読出しの間に選択されるとき、接地ビットラインＧＢＬ１は接地され、この接地ビットラインＧＢＬ１に隣接の接地ビットラインＧＢＬ２はバイアスされ、残りの接地ビットラインＧＢＬ３〜ＧＢＬ８は接地される。特に前記選択信号ＹＢＧ１、ＹＢＧ２、ＹＧＳ１及びＹＧＳ３〜ＹＧＳ８が活性化されるとき、前記接地ビットラインＧＢＬ１はＮＭＯＳトランジスタＧＳＷ１及びＧＳＷ３４を通して接地され、前記接地ビットラインＧＢＬ２はＮＭＯＳトランジスタＧＳＷ２及びＧＳＷ３５を通してノード２６３に接続される。他の接地ビットラインＧＢＬ３〜ＧＢＬ８は、対応するＮＭＯＳトランジスタを通して接地される。
【００３７】
図３を参照すると、本発明のノア構造マスクＲＯＭは、第３デコーダ回路１４０とメインビットライン選択回路１５０をさらに含む。メインビットラインＭＢＬ１〜ＮＢＬｉは、前記第３デコーダ回路１４０とメインビットライン選択回路１５０に接続される。
【００３８】
図５は、メインビットライン選択回路１５０の具体的回路図を示す。この回路においては、３２個のメインビットラインＭＢＬ１〜ＭＢＬ３２が図示されている。この３２個のメインビットラインＭＢＬ１〜ＭＢＬ３２は、８本ずつ４つのグループに分れている。
【００３９】
図５において、メインビットライン選択回路１５０は、第３及び第４行パスゲート回路１５２及び１５４を含む。第３行パスゲート回路１５２は、第３スイッチング部１５２＿１〜１５２＿４を含む。第３行パスゲート回路１５２は、前記第３デコーダ回路１４０からの選択信号ＹＢＭ１〜ＹＢＭ４に応じて４つのスイッチング部１５２＿１〜１５２＿４のうち１つを選択する。第３スイッチング部１５２＿１〜１５２＿４の各々は、８個のＮＭＯＳトランジスタを有する。例えば前記選択信号ＹＢＭ１が活性化されるとき、８本のメインビットラインＭＢＬ１〜ＭＢＬ８は、第３スイッチング部１５２＿１を通して第４行パスゲート回路と接続される。
【００４０】
第４行パスゲート回路１５４は、各々３つのＮＭＯＳトランジスタを有する第４スイッチング部１５４＿１〜１５４＿８を含む。特に第４スイッチング部１５４＿１のＮＭＯＳトランジスタＭＳＷ３３は、選択信号ＹＳＣ１ラインに接続されるゲート、前記第３行パスゲート回路１５２の第３スイッチング部１５２＿１〜１５２＿４各々の第１ＮＭＯＳトランジスタＭＳＷ１、…、ＭＳＷ２５に共通に接続されるソース及び感知電流又は感知電圧を受けるノード２６２に接続されるドレインを有する。第４スイッチング部１５４＿１のＮＭＯＳトランジスタＭＳＷ３４は、選択信号ＹＢＣ１ラインに接続されるゲート、前記ＮＭＯＳトランジスタＭＳＷ３３のソースに接続されるソース及びバイアス電流を受けるノード２６３に接続されるドレインを有する。第４スイッチング部１５４＿１のＮＭＯＳトランジスタＭＳＷ３５は、選択信号ＹＢＣ１ラインに接続されるゲート、ＮＭＯＳトランジスタＭＳＷ３３、ＭＳＷ３４のソースに共通に接続されるソース及び接地ＶＳＳに接続されるドレインを有する。図５に図示されたように、第４スイッチング部１５４＿２〜１５４＿８は第３スイッチング部１５２＿１〜１５２＿４の対応するＮＭＯＳトンジスタに各々接続される３つのＮＭＯＳトランジスタを有する。前記選択信号ＹＳＣｉは感知電流を選択するため使用され、前記選択信号ＹＢＣｉはバイアス電流を選択するため使用され、前記選択信号ＹＧＣｉは接地選択のため使用される。
【００４１】
このように構成されたメインビットライン選択回路１５０によると、第３行パスゲート回路１５２の１つの第３スイッチング部１５２＿１が読出し動作の間選択されるとき、メインビットラインＭＢＬ１には感知電流又は感知電圧が供給され、選択されたメインビットラインの右側に配列される他のメインビットラインＭＢＬ２には、前記感知電流と同一の量のバイアス電流が供給され、残りのビットラインは接地される。特に、信号ＹＢＭ１、ＹＳＣ１、ＹＢＣ２及びＹＧＣ３〜ＹＧＣ８が活性化されるとき、メインビットラインＭＢＬ１はＮＭＯＳトランジスタＭＳＷ１及びＭＳＷ３３を通してノード２６２に接続され、メインビットラインＭＢＬ２はＮＭＯＳトランジスタＭＳＷ２及びＭＳＷ３７を通してノード２６３に接続される。さらに、メインビットラインＭＢＬ３〜ＭＢＬ８は、対応するＮＭＯＳトランジスタを通して接地される。
【００４２】
再び図３を参照すると、ノア構造のマスクＲＯＭは、接地及びメインビットライン選択回路１３０、１５０及び第１デコーダ回路１１０によって指定されるメモリセルからのデータ情報を感知及び増幅するための感知増幅回路２００をさらに含む。この感知増幅回路２００は、データ読出し動作の間、感知電流Ｉｓｅｎとバイアス電流Ｉｂｉａｓを接地及びメインビットライン選択回路１３０、１５０のノード２６２、２６３に供給する。
【００４３】
図６は、感知増幅回路２００の具体的回路図を示す。
この感知増幅回路２００は、差動増幅器２１０、基準電流源部２２０、感知電流源部２３０、バイアス電流源部２４０、およびバイアス電圧発生器２５０を含む。さらに、感知増幅回路２００は、基準電流Ｉｒｅｆを出力する基準セルに接続されるノード２６１、感知電流Ｉｓｅｎを出力するノード２６２及びバイアス電流Ｉｂｉａｓを出力するノード２６３をさらに含む。前記基準電流Ｉｒｅｆは、オンセルを通して流れる電流の半分に設定される。しかし、基準電流は、オンセルを通して流れる電流の２倍又はそれ以上に大きくできる。前記バイアス電流Ｉｂｉａｓは、前記感知電流Ｉｓｅｎと同一の量に設定される。
【００４４】
前記基準電流源部２２０は、ＰＭＯＳトランジスタ２２２及び２つのＮＭＯＳトランジスタ２２１及び２２３を含む。ＮＭＯＳトランジスタ２２１は、プリチャージ制御信号φＰＲＥを受けるゲートと、電源電圧ＶＤＤと基準ノード２６４との間に形成される電流パスを有する。ＰＭＯＳトランジスタ２２２は、基準ノード２６４に接続されるゲートと、前記電源電圧ＶＤＤと基準ノード２６４との間に形成される電流パスを有する。ＮＭＯＳトランジスタ２２３は、バイアス電圧発生器２５０からバイアス電圧Ｖｂｉａｓを受けるゲートと、前記基準ノード２６４とノード２６１との間に形成される電流パスを有する。
【００４５】
前記感知電流源部２３０は、ＰＭＯＳトランジスタ２３２と２つのＮＭＯＳトランジスタ２３１及び２３３を含む。ＮＭＯＳトランジスタ２３１は、プリチャージ制御信号φＰＲＥに接続されるゲートと、電源電圧ＶＤＤと感知ノード２６５との間に形成される電流パスを有する。感知ノード２６５は、差動増幅器２１０の他の入力端に接続される。ＰＭＯＳトランジスタ２３２は、基準電流源部２２０のＰＭＯＳトランジスタ２２２のゲートおよび基準ノード２６４に接続されるゲートと、電源電圧ＶＤＤと感知ノード２６５との間に形成される電流パスを有する。ＮＭＯＳトランジスタ２３３は、バイアス電圧Ｖｂｉａｓを受けるゲートと、前記基準ノード２６５と前記メインビットライン選択回路１５０の第４行パスゲート回路１５４に接続されるノード２６２との間に形成される電流パスを有する。
【００４６】
前記バイアス電流源部２４０は、ＰＭＯＳトランジスタ２４２と２つのＮＭＯＳトランジスタ２４１及び２４３を含む。ＮＭＯＳトランジスタ２４１は、プリチャージ制御信号φＰＲＥに接続されるゲート及び、電源電圧ＶＤＤとノード２６６との間に形成される電流パスを有する。ＰＭＯＳトランジスタ２４２は、前記ノード２６６に接続されるゲート及び、電源電圧ＶＤＤとノード２６６との間に形成される電流パスを有する。ＮＭＯＳトランジスタ２４３は、バイアス電圧Ｖｂｉａｓを受けるゲート及び、ノード２６３と２６６との間に形成される電流パスを有する。
【００４７】
前記バイアス電圧発生器２５０は、ＰＭＯＳトランジスタ２５１と２つのＮＭＯＳトランジスタ２５２、２５３を含む。ＰＭＯＳ、ＮＭＯＳトランジスタ２５１、２５２の電流パスは、電源電圧ＶＤＤと接地ＶＳＳとの間に直列に形成され、それらのゲートは、感知増幅器制御信号ｎＳＡに共通に接続される。ＮＭＯＳトランジスタ２５３は、ノード２６２に接続されるゲート及び、接地ＶＳＳとノード２６７との間に形成される電流パスを有し、ノード２６７はバイアス電圧Ｖｂｉａｓを伝達し、前記トランジスタ２５１、２５２の電流パスの間に接続される。
【００４８】
なお、図６では、バイアス電流Ｉｂｉａｓをメイン及び接地ビットラインに供給するために１つのバイアス電流源部２４０が感知増幅回路２００に構成されたが、２つ又はそれ以上のバイアス電流源部を設けて、メインビットラインと接地ビットラインに独立的にバイアス電流Ｉｂｉａｓを供給することもできる。
【００４９】
以上のように構成されたノア構造のマスクＲＯＭは次のように動作する。メモリセルＭ１１からデータ情報を読出すため、図３の第１デコーダ回路１１０は、ワードラインＷＬ１と選択信号ＳＳＬ１ライン及び接地選択信号ＧＳＬ１ラインを選択する。その後、メイン及び接地ビットラインが次のように選択される。
【００５０】
図４を参照すると、選択信号ＹＢＧ１、ＹＢＳ２、ＹＧＳ１及びＹＧＳ３〜ＹＧＳ８が活性化される。したがって、接地ビットラインＧＢＬ１が、接地ビットライン選択回路１３０のＮＭＯＳトランジスタＧＳＷ１及びＧＳＷ３４を通して接地に接続される。又接地ビットラインＧＢＬ２が、ＮＭＯＳトランジスタＧＳＷ２及びＧＳＷ３５を通してバイアス電流Ｉｂｉａｓを受けるノード２６３に接続される。このとき、他の接地ビットラインＧＢＬ３〜ＧＢＬ８は、対応するＮＭＯＳトランジスタを通して接地される。例えば、接地ビットラインＧＢＬ８は、ＮＭＯＳトランジスタＧＳＷ８及びＧＳＷ３８を通して接地ＶＳＳに接続される。
【００５１】
同時に、図５の選択信号ＹＢＭ１、ＹＳＣ１、ＹＳＣ２及びＹＧＣ３〜ＹＧＣ８が活性化される。したがって、メインビットラインＭＢＬ１が、メインビットライン選択回路１５０のＮＭＯＳトランジスタＭＳＷ１及びＭＳＷ３３を通してノード２６２に接続される。又メインビットラインＭＢＬ２が、ＮＭＯＳトランジスタＭＳＷ２及びＭＳＷ３７を通してノード２６３に接続される。残りのメインビットラインＭＢＬ３〜ＭＢＬ８は、対応するＮＭＯＳトランジスタを通して接地される。例えばメインビットラインＭＢＬ８は、ＮＭＯＳトランジスタＭＳＷ８及びＭＳＷ４１を通して接地ＶＳＳに接続される。
【００５２】
図６を参照すると、感知増幅器制御信号ｎＳＡがロジック高レベルから低レベルに遷移すると、バイアス電圧発生器２５０のＰＭＯＳトランジスタ２５１はターンオンされ、ＮＭＯＳトランジスタ２５２はターンオフされる。このため、ノード２６７の電圧は高レベルに増加するようになる。プリチャージ制御信号φＰＲＥがロジック低レベルから高レベルに遷移すると、基準電流源部２２０のＮＭＯＳトランジスタ２２１、感知電流源部２３０のＮＭＯＳトランジスタ２３１およびバイアス電流源部２４０のＮＭＯＳトランジスタ２４１が活性化されることによってノード２６４、２６５、２６６の電圧が上昇するようになる。
【００５３】
ノード２６５上の電圧が増加すると、活性化しているＮＭＯＳトランジスタ２３３を介してノード２６５からノード２６２に電流が流れてノード２６２の電圧が増加する。ノード２６２の電圧増加は、ＮＭＯＳトランジスタ２５３のゲート電圧を上昇させる。ノード２６７の電圧はＮＭＯＳトランジスタ２５３の電流ディスチャージ量と比例するＰＭＯＳトランジスタ２５１の電流供給レベルで固定される。
【００５４】
前記ノード２６７が安定したレベルに固定された後、プリチャージ制御信号φＰＲＥが高レベルから低レベルに非活性化される。すると、ＮＭＯＳトランジスタ２２１、２３１、２４１は、対応するノード２６４、２６５、２６６への電流供給を中断する。このとき、ＰＭＯＳトランジスタ２２２、２３２、２４２は、前記ノード２６４、２６５、２６６に電流を供給する。この状態で基準セル（図示せず）によってノード２６４から電流がディスチャージされるため、ノード２６４の電圧は、ＰＭＯＳトランジスタ２２２によって供給される電流量と基準セル（図示せず）によってディスチャージされる電流量の差で決定される。
【００５５】
この条件下で、感知電流源部２３０からの感知電流Ｉｓｅｎは、メインビットライン選択回路１５０を通して選択メモリセルＭ１１に接続されるメインビットラインＭＢＬ１に供給される。また、バイアス電流源部２４０からのバイアス電流Ｉｂｉａｓは、メインビットラインＭＢＬ２に供給される。さらに、バイアス電流Ｉｂｉａｓは、接地された接地ビットラインＧＢＬ１の右側に配列された接地ビットラインＧＢＬ２にも供給される。
【００５６】
前記選択されたメモリセルＭ１１がオンセルであるとき、メインビットラインＭＢＬ１に供給される感知電流Ｉｓｅｎは、ＮＭＯＳトランジスタＢＳＴ１を通してディスチャージされ、メモリセルＭ１１、サブビットラインＳＢＬ１、ＮＭＯＳトランジスタＧＳＴ１及び接地ビットラインＧＢＬ１は接地される。さらに、感知電流源部２３０の感知ノード２６５の電圧は、ＰＭＯＳトランジスタ２３２によって供給される電流量と選択されたメモリセルＭ１１によってディスチャージされる電流量の差で決定される。
【００５７】
選択されたメモリセルＭ１１がオフセルであるとき、感知電流Ｉｓｅｎは、メインビットラインＭＢＬ１にチャージされて該メインビットラインＭＢＬ１の電圧レベルが増加する。バイアス電流ＩｂｉａｓがメインビットラインＭＢＬ２と接地ビットラインＧＢＬ２の両方に供給され、メインビットラインＭＢＬ２と接地ビットラインＧＢＬ２は、メインビットラインＭＢＬ１と同一の電圧に設定される。この結果、ソース／ドレイン電圧差のないメモリセルＭ１１、Ｍ１２、Ｍ１３、Ｍ１４、Ｍ１５が、選択されたワードラインＷＬ１に接続され、前記ＮＭＯＳトランジスタＧＳＴは、選択された信号ラインＧＳＬ１に接続される。そのため、メインビットラインＭＢＬ２と接地ビットラインＧＢＬ２への漏洩電流経路が遮断される。その結果、感知電流源部２３０の感知ノード２６５の電圧は、ＰＭＯＳトランジスタ２３２による電流供給量と選択されたメモリセルＭ１１のディスチャージ電流量の差で速く決定される。そのため、感知増幅回路２００は、選択メモリセルＭ１１をオフセルと素早く感知する。
【００５８】
上述のように、上記回路によれば、感知電流Ｉｓｅｎと同一のバイアス電流Ｉｂｉａｓによってチャージされる１つのメインビットラインと１つの接地ビットラインによってメインビットラインと接地ビットラインへの漏洩電流パスを遮断することができ、高速データ読出しが可能となる。また、２本のビットラインのみをチャージすればよいのでチャージ／ディスチャージ時間を短縮でき、この点からも高速データ読出しが可能となる。さらに、２本のビットラインだけがチャージされることによって消費電力を削減でき、かつパワーノイズが発生しない。さらに、２本のビットラインは、１つの感知増幅回路２００によってチャージすることができる。
【００５９】
【発明の効果】
以上詳細に説明したように本発明のＲＯＭによれば、漏洩電流パスを遮断して、かつチャージ／ディスチャージ時間を短縮して高速データ読出しが可能になるとともに、消費電力を削減でき、かつパワーノイズの発生を防止できる。
【図面の簡単な説明】
【図１】従来のノア構造を有するマスクＲＯＭの回路図。
【図２】従来技術による感知増幅器の回路図。
【図３】本発明のＲＯＭの実施の形態を示す回路図。
【図４】図３の接地ビットライン選択回路の具体例を示す回路図。
【図５】図３のメインビットライン選択回路の具体例を示す回路図。
【図６】図３の感知増幅回路の具体例を示す回路図。
【符号の説明】
１００    メモリセルアレイ
１１０    第１デコーダ回路
１２０    第２デコーダ回路
１３０    接地ビットライン選択回路
１４０    第３デコーダ回路
１５０    メインビットライン選択回路
２００    感知増幅回路
【図１】
0003836631.tif 000002
【図２】
0003836631.tif 000003
【図３】
0003836631.tif 000004
【図４】
0003836631.tif 000005
【図５】
0003836631.tif 000006
【図６】
0003836631.tif 000007