(57)【特許請求の範囲】
【請求項１】
半導体集積回路のバイアス回路において、
第１出力端を含み、前記第１出力端の電圧が立ち下げられることにより前記半導体集積回路の温度上昇に従って増加する第１バイアス電流を発生する第１バイアス電流発生回路と、
第２出力端を含み、前記第２出力端の電圧が立ち下げられることにより前記半導体集積回路の温度上昇に従って減少する第２バイアス電流を発生する第２バイアス電流発生回路と、
前記第１バイアス電流と前記第２バイアス電流を合算するために前記第１出力端及び前記第２出力端に連結される合算回路と、
始動パルス信号に応答して前記第１出力端の電圧を立ち下げるために前記第１出力端に連結される第１プルダウン回路と、
前記始動パルス信号に応答して前記第２出力端の電圧を立ち下げるために前記第２出力端に連結される第２プルダウン回路とを具備することを特徴とするバイアス回路。
【請求項２】
前記バイアス回路は、
前記半導体集積回路のパワーダウン状態が終了する時に発生される所定の信号に応答して前記始動パルス信号を発生するパルス発生器をさらに具備することを特徴とする請求項１に記載のバイアス回路。
【請求項３】
前記合算回路は、
前記第１バイアス電流をミラーリングする第１電流ミラーと、
前記第２バイアス電流をミラーリングする第２電流ミラーと、
前記ミラーリングされた第１バイアス電流及び前記ミラーリングされた第２バイアス電流を合算する合計ノードとを具備することを特徴とする請求項１に記載のバイアス回路。
【請求項４】
前記第１バイアス電流発生回路は、
第１基準電圧と第２基準電圧との間に直列に連結された第１導電型の第１電界効果トランジスタ、第２導電型の第１電界効果トランジスタ、抵抗及び第１ダイオードと、
前記第１基準電圧と前記第２基準電圧との間に直列に連結された前記第１導電型の第２電界効果トランジスタ、前記第２導電型の第２電界効果トランジスタ及び第２ダイオードとを具備し、
前記第１導電型の第１電界効果トランジスタ及び前記第１導電型の第２電界効果トランジスタのゲートは前記第１出力端に共通に連結され、
前記第２導電型の第１電界効果トランジスタ及び前記第２導電型の第２電界効果トランジスタのゲートは共通に連結され、
前記第１導電型の第１電界効果トランジスタのゲートは自己のソースまたはドレインに連結され、
前記第２導電型の第２電界効果トランジスタのゲートは自己のソースまたはドレインに連結されていることを特徴とする請求項１に記載のバイアス回路。
【請求項５】
前記第２バイアス電流発生回路は、
第１基準電圧と第２基準電圧との間に直列に連結された第１導電型の第１電界効果トランジスタ、第２導電型の第１電界効果トランジスタ及び抵抗を具備し、
前記第１導電型の第１電界効果トランジスタのゲートは前記第２出力端及び自己のソースまたはドレインに共通に連結されていることを特徴とする請求項１に記載のバイアス回路。
【請求項６】
前記合算回路は、
基準電圧と合計ノードとの間に連結された第１及び第２電界効果トランジスタを具備し、
前記第１電界効果トランジスタのゲートは前記第１出力端に連結され、前記第２電界効果トランジスタのゲートは前記第２出力端に連結されていることを特徴とする請求項１に記載のバイアス回路。
【請求項７】
前記第１プルダウン回路は、前記第１出力端と基準電圧との間に連結され、自己のゲートに前記始動パルス信号が印加される第１電界効果トランジスタを具備し、
前記第２プルダウン回路は、前記第２出力端と前記基準電圧との間に連結され、自己のゲートに前記始動パルス信号が印加される第２電界効果トランジスタを具備することを特徴とする請求項１に記載のバイアス回路。
【請求項８】
前記合算回路に応答して、前記合算回路から出力される合電流をミラーリングする第１電流ミラーと、
前記第１電流ミラーに応答して、前記第１電流ミラーの出力端の電流をミラーリングする第２電流ミラーと、
前記始動パルス信号に応答して、前記第１電流ミラーの出力端の電圧を立ち下げるために前記第１電流ミラーの出力端に連結された第３プルダウン回路をさらに具備することを特徴とする請求項１に記載のバイアス回路。
【請求項９】
前記第１電流ミラーは、
前記合算回路と基準電圧との間に連結された第１及び第２電界効果トランジスタと、
前記第１電流ミラーの出力端と前記基準電圧との間に直列に連結された第３及び第４電界効果トランジスタとを具備し、
前記第１乃至第４電界効果トランジスタのゲートは前記合算回路に連結されていることを特徴とする請求項８に記載のバイアス回路。
【請求項１０】
前記第２電流ミラーは、
第２基準電圧と前記第１電流ミラーの出力端との間に連結された第５電界効果トランジスタと、
前記第２基準電圧に連結された第６電界効果トランジスタとを具備し、
前記第５及び第６電界効果トランジスタのゲートは前記第１電流ミラーの出力端に連結されていることを特徴とする請求項９に記載のバイアス回路。
【請求項１１】
前記所定の信号は前記半導体集積回路のパワーダウン信号であることを特徴とする請求項２に記載のバイアス回路。
【請求項１２】
前記所定の信号は前記半導体集積回路のパワーアップ検出信号であることを特徴とする請求項２に記載のバイアス回路。
【請求項１３】
半導体集積回路のバイアス電流発生方法において、
前記半導体集積回路のパワーダウン状態の終了に応答して始動パルス信号を発生する段階と、
前記始動パルス信号に基づいて前記半導体集積回路の温度上昇に従って増加する第１バイアス電流を発生する段階と、
前記始動パルス信号に基づいて前記半導体集積回路の温度上昇に従って減少する第２バイアス電流を発生する段階と、
前記第１バイアス電流と前記第２バイアス電流を合算する段階とを具備することを特徴とするバイアス電流発生方法。
【請求項１４】
前記電流を合算する段階は、
前記第１バイアス電流をミラーリングする段階と、
前記第２バイアス電流をミラーリングする段階と、
前記ミラーリングされた第１バイアス電流及び前記ミラーリングされた第２バイアス電流を合算する段階とを具備することを特徴とする請求項１３に記載のバイアス電流発生方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体集積回路に係り、特に外部から印加される電源電圧を受けて所定のバイアス電流を発生するバイアス回路に関する。
【０００２】
【従来の技術】
半導体集積回路のバイアス回路は、外部から印加される電源電圧を受けて所定のバイアス電流を発生する回路であって、バイアス回路から出力されるバイアス電流によりMOSトランジスタのようなスイッチング手段を有する内部回路の動作が制御される。特に、バイアス回路は、動作電圧の変化、温度変化、及び工程変化に関係なく安定的に一定のバイアス電流を供給しなければならない。
【０００３】
一方、高速半導体メモリ集積回路では、パワーダウン状態からスタンドバイ状態やアクティブ状態へ遷移する時に、バイアス電流が速やかに一定のレベルに到達する必要があり、バイアス電流が一定のレベルに到達する時間が遅れる場合には、内部回路が誤動作する可能性がある。
【０００４】
【発明が解決しようとする課題】
本発明の目的は、例えば、動作電圧の変化、温度変化、及び工程変化に関係なく安定的にほぼ一定のバイアス電流を供給することができ、半導体集積回路がパワーダウン状態からスタンドバイ状態やアクティブ状態へ遷移する時にバイアス電流を速やかに所定のレベルに到達させることができるバイアス回路及び該バイアス回路を有する半導体集積回路を提供することにある。
【０００５】
【課題を解決するための手段】
本発明に係る半導体集積回路のバイアス回路は、第１出力端を含み、前記集積回路の温度上昇に従って増加する第１バイアス電流を発生する第１バイアス電流発生回路と、第２出力端を含み、前記集積回路の温度上昇に従って減少する第２バイアス電流を発生する第２バイアス電流発生回路と、前記第１バイアス電流と前記第２バイアス電流を合算するために前記第１出力端及び前記第２出力端に連結される合算回路と、パルス信号に応答して前記第１出力端の電圧を立ち下げるために前記第１出力端に連結される第１プルダウン回路と、前記パルス信号に応答して前記第２出力端の電圧を立ち下げるために前記第２出力端に連結される第２プルダウン回路とを具備することを特徴とする。
【０００６】
本発明に係る半導体集積回路のバイアス電流発生方法は、前記集積回路の温度上昇に従って増加する第１バイアス電流を発生する段階と、前記集積回路の温度上昇に従って減少する第２バイアス電流を発生する段階と、前記第１バイアス電流と前記第２バイアス電流を合算する段階と、パルス信号に応答して、前記第１バイアス電流の発生を制御する電圧をプルダウンする段階と、前記パルス信号に応答して、前記第２バイアス電流の発生を制御する電圧をプルダウンする段階とを具備することを特徴とする。
【０００７】
本発明によれば、例えば、動作電圧の変化、温度変化、及び工程変化に関係なく安定的にほぼ一定したバイアス電流を供給することができ、また、バイアス電流が速やかに所定のレベルに到達させることができる。
【０００８】
【発明の実施の形態】
以下、添付した図面を参照して本発明の望ましい実施の形態を詳細に説明する。
【０００９】
なお、以下の実施の形態は、本発明の１つの適用例に過ぎず、該実施の形態に対して様々な変形を加えることができ、本発明の技術的範囲は、該実施の形態に制限されるものではない。以下の実施の形態は、当業者による本発明の理解を容易にするために提供される。
【００１０】
図１に示すように、本発明の望ましい実施の形態に係るバイアス回路は、第１バイアス回路10、第２バイアス回路20、電流合算回路30、第１プルダウン手段60、第２プルダウン手段70、及び自動パルス発生器90を備える。このバイアス回路は、第１電流ミラー40、第２電流ミラー50、及び第３プルダウン手段80をさらに備えることが望ましい。
【００１１】
第１バイアス回路10は、温度上昇に伴って電流I1を増加させる一方、温度降下に伴って電流I1を減少させる。即ち、電流I1は温度に比例する。第２バイアス回路20は、温度上昇に伴って電流I3を減少させる一方、温度降下に伴って電流I3を増加させる。即ち、電流I3は温度に反比例する。
【００１２】
電流合算回路30は、第１バイアス回路10の出力端Aの信号に応答して電流I1をミラーリング(Mirroring)し（電流I1のミラー電流I4を流し）、第２バイアス回路20の出力端Bの信号に応答して電流I3をミラーリングし（電流I3のミラー電流I5を流し）、ミラー電流I4,I5を合わせて第１バイアス電流Ibias1を出力する。
第１プルダウン手段60は、始動パルス(Startup Pulse)SPに応答して第１バイアス回路10の出力端Aの電圧レベルを降下させ、第２プルダウン手段70は、始動パルスSPに応答して第２バイアス回路20の出力端 Bの電圧レベルを降下させる。
【００１３】
自動パルス発生器90は、半導体集積回路のパワーダウン信号PWRDNに応答して始動パルスSPを自動的に発生する。即ち、自動パルス発生器90は、パワーダウン信号PWRDNが論理"ハイ"から論理"ロー"に遷移した際に、始動パルスSPを発生する。パワーダウン信号PWRDNは、半導体集積回路のパワーダウン状態中は論理"ハイ"であり、パワーダウン状態が終わる時、即ちパワーダウン状態からスタンドバイ状態やアクティブ状態に遷移する時に論理"ハイ"から論理"ロー"に遷移する。
【００１４】
前述したように、このバイアス回路は、第１電流ミラー40、第２電流ミラー50、及び第３プルダウン手段80をさらに備えることが好ましい。
【００１５】
前１電流ミラー40は、電流合算回路30から出力される第１バイアス電流Ibias1をミラーリングし、第２電流ミラー50は、第１電流ミラー40の出力端の電流I6をミラーリングして第２バイアス電流Ibias2を出力する。第３プルダウン手段80は、始動パルスSPに応答して第１電流ミラー40の出力端Cの電圧レベルを降下させる。
【００１６】
以下、各要素の詳細な構成を説明する。
【００１７】
第１バイアス回路10は、PMOSトランジスタ11,12、NMOSトランジスタ13,14、抵抗R1、及びダイオードD1,D2を含む。PMOSトランジスタ11のソースには電源電圧VDDが印加され、PMOSトランジスタ11のゲート及びドレーンは互いに電気的に連結されると共に第１バイアス回路10の出力端Aに電気的に連結されている。PMOSトランジスタ12のソースには電源電圧VDDが印加され、PMOSトランジスタ12のゲートはPMOSトランジスタ11のゲートに電気的に連結されている。
【００１８】
NMOSトランジスタ13のドレーンはPMOSトランジスタ11のドレーン及びゲートに電気的に連結され、NMOSトランジスタ13のゲートはPMOSトランジスタ12のドレーンに電気的に連結されている。NMOSトランジスタ14のドレーン及びゲートはPMOSトランジスタ12のドレーンに電気的に連結されている。
【００１９】
抵抗R1の一つのノードはNMOSトランジスタ13のソースに電気的に連結され、抵抗R1の他のノードはダイオードD1の正極端に電気的に連結されている。ダイオードD1の負極端には接地電圧GNDが印加されるダイオードD2の正極端はNMOSトランジスタ14のソースに電気的に連結され、ダイオードD2の負極端には接地電圧GNDが印加される。
【００２０】
第２バイアス回路20は、PMOSトランジスタ21、NMOSトランジスタ22、及び抵抗R2を含む。PMOSトランジスタ21のソースには電源電圧VDDが印加され、PMOSトランジスタ21のゲート及びドレーンは互いに電気的に連結されると共に第２バイアス回路20の出力端Bに電気的に連結されている。
NMOSトランジスタ22のドレーンはPMOSトランジスタ21のゲート及びドレーンに電気的に連結され、NMOSトランジスタ22のゲートは第１バイアス回路10のNMOSトランジスタ13のゲートに電気的に連結されている。抵抗R2の一つのノードはNMOSトランジスタ22のソースに電気的に連結され、抵抗R2の他のノードには接地電圧GNDが印加される。
【００２１】
電流合算回路30は、PMOSトランジスタ31,32を含む。PMOSトランジスタ31のソースには電源電圧VDDが印加され、PMOSトランジスタ31のゲートは第１バイアス回路10の出力端Aに電気的に連結されている。PMOSトランジスタ32のソースには電源電圧VDDが印加され、PMOSトランジスタ32のゲートは第２バイアス回路20の出力端Bに電気的に連結されている。PMOSトランジスタ31のドレーン及びPMOSトランジスタ32のドレーンは互いに電気的に連結され、電流合算回路30の出力端に電気的に連結されている。
【００２２】
第１プルダウン手段60はNMOSトランジスタ61で構成される。NMOSトランジスタ61のドレーンは第１バイアス回路10の出力端Aに電気的に連結され、NMOSトランジスタ61のゲートには始動パルスSPが印加され、NMOSトランジスタ61のソースには接地電圧GNDが印加される。
【００２３】
第２プルダウン手段70はNMOSトランジスタ71で構成される。NMOSトランジスタ71のドレーンは第２バイアス回路20の出力端Bに電気的に連結され、NMOSトランジスタ71のゲートには始動パルスSPが印加され、NMOSトランジスタ71のソースには接地電圧GNDが印加される。
【００２４】
一方、第１電流ミラー40はNMOSトランジスタ41,42,43,44を含む。NMOSトランジスタ42のドレーン及びゲートは電流合算回路30の出力端、即ちPMOSトランジシタ31,32の共通連結されたドレーンに電気的に連結されている。NMOSトランジスタ44のドレーンはNMOSトランジスタ42のソースに電気的に連結され、NMOSトランジスタ44のゲートはNMOSトランジスタ42のゲートに電気的に連結され、NMOSトランジスタ44のソースには接地電圧GNDが印加される。
NMOSトランジスタ41のドレーンは第１電流ミラー40の出力端Cに電気的に連結され、NMOSトランジスタ41のゲートはNMOSトランジスタ42のゲート及びドレーンに電気的に連結されている。
【００２５】
NMOSトランジスタ43のドレーンはNMOSトランジスタ41のソースに電気的に連結され、NMOSトランジスタ43のゲートはNMOSトランジスタ41のゲートに電気的に連結され、NMOSトランジスタ43のソースには接地電圧GNDが印加される。
【００２６】
第２電流ミラー50はPMOSトランジスタ51,52を含む。PMOSトランジスタ51のソースには電源電圧VDDが印加され、PMOSトランジスタ51のゲートは第１電流ミラー40の出力端Cに電気的に連結され、PMOSトランジスタ51のドレーンは第２バイアス電流Ibias2を出力する。PMOSトランジスタ52のソースには電源電圧VDDが印加され、PMOSトランジスタ52のゲート及びドレーンは第１電流ミラー40の出力端Cに電気的に共通連結されている。
【００２７】
第３プルダウン手段80はNMOSトランジスタ81で構成される。NMOSトランジスタ81のドレーンは第１電流ミラー40の出力端Cに電気的に連結され、NMOSトランジスタ81のゲートには始動パルスSPが印加され、NMOSトランジスタ81のソースには接地電圧GNDが印加される。
【００２８】
図２は、図１に示された自動パルス発生器の回路図である。
【００２９】
図２に示すように、自動パルス発生器90は、パワーダウン信号PWRDNを所定の時間だけ遅延させると共に反転させる反転遅延器100と、パワーダウン信号PWRDNと反転遅延器100の出力信号とをNOR演算して始動パルスSPを発生するNORゲート110とを含む。
【００３０】
反転遅延器100は直列連結された奇数個のインバータで構成され、図２では、具体例として３個のインバータ101,102,103で構成された反転遅延器100が示されている。なお、自動パルス発生器は、必要に応じて異なる論理ゲートで構成することができる。
【００３１】
この自動パルス発生器90は、パワーダウン信号PWRDNが論理"ハイ"から論理"ロー"に遷移した際に、反転遅延器100の遅延時間に相当するポジティブパルス幅を有する始動パルスSPを発生する。パワーダウン信号PWRDNは、半導体集積回路のパワーダウン状態中は論理"ハイ"であり、パワーダウン状態が終わる時、即ちパワーダウン状態からスタンドバイ状態やアクティブ状態に遷移する時に論理"ハイ"から論理"ロー"に遷移する。
【００３２】
以下、図１及び図２を参照して本発明の望ましい実施の形態に係るバイアス回路の動作を詳細に説明する。
【００３３】
第１バイアス回路10のNMOSトランジスタ13,14の各ゲートと第２バイアス回路20のNMOSトランジスタ22のゲートは互いに連結されているので、NMOSトランジスタ13,14,22のゲートの電圧レベルは同一である。抵抗R1,R2を適切に調節してNMOSトランジスタ13,14,22のソースの電圧レベルを同一にすれば、式（１）が成立される。
【００３４】
VD1＋I1・R1＝VD2  ・・・式（１）
ここで、VD1は、第１バイアス回路10のダイオードD1の正極端と負極端との電位差を示し、VD2は、第１バイアス回路10のダイオードD2の正極端と負極端との電位差を示し、I1は、ダイオードD1を通じて流れる電流を示す。
【００３５】
一方、ダイオードの電流は、式（２）で示される。
【００３６】
I＝IsEXP(VD/VT)  ・・・式（２）  ここで、Isはダイオードの飽和(Saturation)電流を示し、VDはダイオードの正極端と負極端との電位差を示し、VTは熱電圧(Thermal Voltage)を示す。式（２）を変形すると、ダイオードの正極端と負極端との電位差VDは、式（３）で示される。
VD＝VT・ln(I/Is)  ・・・式（３）
従って、式（３）をI1,I2に適用し、式（１）に代入すると、式（４）が得られる。
【００３７】
VT・ln(I1/Is)＋I1・R1＝VT・ln(I2/Is)  ・・・式（４）
ここで、I1はダイオードD1を通じて流れる電流を示し、I2はダイオードD2を通じて流れる電流を示す。例えば、NMOSトランジスタ14のゲート長がNMOSトランジスタ13のゲート長と同一であり、NMOSトランジスタ14のゲート幅がNMOSトランジスタ13のゲート幅の８倍である場合は、I2=8I1である。この条件の下で、式（４）を整理すると、I1は式（５）で示される。
【００３８】
I1＝(VT・ln8)/R1  ・・・式（５）
ここで、抵抗R1とln8は定数値であり、VTはKT/qに比例する。Kはボルツマン定数(Boltzmann's constant)を示し、Tは温度を示す。
【００３９】
従って、第１バイアス回路10における電流I1は温度Tに比例する。即ち、温度の上昇に伴って電流I1が増加する一方、温度の降下に伴って電流I1が減少する。
【００４０】
また、第２バイアス回路20における電流I3は、式（６）で示される。
【００４１】
I3＝VD2/R2  ・・・式（６）
ここで、VD2は抵抗R2の両端子間の電圧を示し、ダイオードD2の正極端と負極端との電圧と同一である。従って、式（３）を式（６）に代入すると、式（７）が得られる。
【００４２】
I3＝VT・ln(I2/Is)(1/R2)  ・・・（７）
ここで、Isは温度Tに比例し、VTも温度Tに比例する。
【００４３】
ところで、IsがVTより支配的なので、第２バイアス回路20からの電流I3は温度Tに反比例する。即ち、温度の上昇に伴って電流I3が減少する一方、温度の降下に伴って電流I3が増加する。
【００４４】
一方、電流合算回路30のPMOSトランジスタ31と第１バイアス回路10のPMOSトランジスタ11は、電流ミラーを形成する。これにより、PMOSトランジスタ31は、PMOSトランジスタ11のゲート及びドレーンの信号、即ち第１バイアス回路10の出力端Aの信号に応答して第１バイアス回路10の電流I1をミラーリングし、ミラー電流I4を発生する。ここで、第１バイアス回路10の電流I1は温度に比例するので、ミラー電流I4も温度に比例する。
【００４５】
また、電流合算回路30のPMOSトランジスタ32と第２バイアス回路20のPMOSトランジスタ21は、電流ミラーを形成する。これにより、PMOSトランジスタ32は、PMOSトランジスタ21のゲート及びドレーンの信号、即ち第２バイアス回路20の出力端Bの信号に応答して第２バイアス回路20の電流I3をミラーリングし、ミラー電流I5を発生する。ここで、第２バイアス回路20の電流I3は温度に反比例するので、ミラー電流I5も温度に反比例する。
【００４６】
これらのミラー電流I4,I5は、合算されて第１バイアス電流Ibias1として出力される。従って、温度が上昇する場合には、電流I4が増加する一方で電流I5が減少して、逆に、温度が降下する場合には、電流I4が減少する一方で電流I5が増加する。これにより、第１バイアス電流Ibias1は、温度変化に関係なくほぼ一定の値を維持する。また、第１バイアス電流Ibias1は、動作電圧VDDの変化、工程変化に関係なく安定的にほぼ一定の値を維持する。
【００４７】
その後、第１電流ミラー40は、電流合算回路30から出力される第１バイアス電流Ibias1をミラーリングし、第２電流ミラー50は、第１電流ミラー40の出力端の電流I6をミラーリングして第２バイアス電流Ibias2を出力する。ここで、第１バイアス電流Ibias1は温度変化に関係なくほぼ一定の値を維持するので、第２バイアス電流Ibias2もやはり温度変化に関係なくほぼ一定の値を維持する。また、第２バイアス電流Ibias2は動作電圧VDDの変化、工程変化に関係なく安定的にほぼ一定の値を維持する。第１電流ミラー40及び第２電流ミラー50は通常の電流ミラーなので、ここでは、詳細な動作説明は略する。
【００４８】
一方、半導体集積回路がパワーダウン状態からスタンドバイ状態やアクティブ状態に遷移する時、パワーダウン信号PWRDNは論理"ハイ"から論理"ロー"に遷移する。これにより、自動パルス発生器90が所定のポジティブパルス幅を有する始動パルスSPを発生する。始動パルスSPのポジティブ区間中に、第１プルダウン手段60のNMOSトランジスタ61、第２プルダウン手段70のNMOSトランジスタ71、及び第３プルダウン手段80のNMOSトランジスタ81がターンオンされる。これにより、第１バイアス回路10の出力端Aの電圧レベル、第２バイアス回路20の出力端Bの電圧レベル、及び第１電流ミラー40の出力端Cの電圧レベルが降下する。
【００４９】
その結果、第１バイアス回路10のPMOSトランジスタ11のゲートとソースとの間の電位差が大きくなり、PMOSトランジスタ11を通じて流れる電流が増加する。また、第２バイアス回路20のPMOSトランジスタ21のゲートとソースとの間の電位差が大きくなり、PMOSトランジスタ21を通じて流れる電流が増加する。従って、電流合算回路30のPMOSトランジスタ31,32で各々ミラーリングされた電流I4,I5も増加し、これにより、第１バイアス電流Ibias1は速やかに所定のレベルに到達する。
【００５０】
同様に、第２電流ミラー50のPMOSトランジスタ52のゲートとソースとの間の電位差が大きくなり、PMOSトランジスタ52を通じて流れる電流が増加する。従って、第２電流ミラー50のPMOSトランジスタ51でミラーリングされた第２バイアス電流Ibias2も速やかに所定のレベルに到達する。
【００５１】
【発明の効果】
以上のように、本発明に係るバイアス回路によれば、例えば、動作電圧の変化、温度変化、及び工程変化に関係なく安定的にほぼ一定したバイアス電流を供給することができる。
【００５２】
また、本発明に係るバイアス回路によれば、例えば、半導体集積回路がパワーダウン状態からスタンドバイ状態やアクティブ状態へ遷移する時に、バイアス電流を速やかに所定のレベルに到達させることができる。
【００５３】
従って、本発明に係るバイアス回路を適用した半導体集積回路は安定的に動作する。
【図面の簡単な説明】
【図１】本発明の望ましい実施の形態に係るバイアス回路の回路図である。
【図２】図１に示された自動パルス発生器の構成例を示す回路図である。
【符号の説明】
10  第１バイアス回路
11,12,21,31,32,51,52  PMOSトランジスタ
13,14,22,41,42,43,44,61,71,81  NMOSトランジスタ
20  第２バイアス回路
30  電流合算回路
40  第１電流ミラー
50  第２電流ミラー
60  第１プルダウン手段
70  第２プルダウン手段
80  第３プルダウン手段
90  自動パルス発生器
100  反転遅延器
101,102,103  インバータ
110  NORゲート
A,B,C  出力端
D1,D2  ダイオード
GND  接地電圧
I1,I2,I3,I4,I5,I6  電流
Ibias1,Ibias2  第１及び第２バイアス電流
PWRDN  パワーダウン信号
R1,R2  抵抗
SP  始動パルス
VDD  電源電圧
【図１】
0003751785.tif 000002
【図２】
0003751785.tif 000003