(57)【特許請求の範囲】
【請求項１】
複数のデバイス領域を有し、前記デバイス領域の外部電極形成面に不良識別表示部がそれぞれ形成され、前記複数のデバイス領域のうち、電気的特性の検査により基板の不良が検出されたデバイス領域の前記不良識別表示部に第１マーキングされた多数個取り基板を準備する工程と、
前記複数のデバイス領域に搭載する半導体チップを準備する工程と、
前記不良識別表示部に前記第１マーキングされていない前記デバイス領域に前記半導体チップを搭載する工程と、
前記半導体チップの表面電極とこれに対応する前記デバイス領域のボンディング電極とを接続部材によって接続する工程と、
前記半導体チップの表面電極とこれに対応する前記デバイス領域のボンディング電極とが前記接続部材によって接続された前記デバイス領域の不良検査を行う工程と、
前記半導体チップの表面電極とボンディング電極との接続不良が検出された前記デバイス領域の不良識別表示部に第２マーキングする工程と、
前記多数個取り基板における複数のデバイス領域をモールド樹脂によって一括に覆い、前記半導体チップを樹脂封止するとともに一括封止部を形成する工程と、
ダイシングラインに沿って前記デバイス領域毎に前記多数個取り基板および前記一括封止部を分割して個片化し、個々の封止部を形成する工程と、
前記不良識別表示部の第１および第２マーキングを検出し、前記第１および第２マーキングされた前記封止部を取り除く工程とを有することを特徴とする半導体装置の製造方法。
【請求項２】
複数のデバイス領域を有し、前記デバイス領域の外部電極形成面に不良識別表示部がそれぞれ形成され、前記複数のデバイス領域のうち、電気的特性の検査により基板の不良が検出されたデバイス領域の前記不良識別表示部に第１マーキングされた多数個取り基板を準備する工程と、
前記複数のデバイス領域に搭載する半導体チップを準備する工程と、
前記不良識別表示部に前記第１マーキングされていない前記デバイス領域に前記半導体チップを搭載する工程と、
前記半導体チップの表面電極とこれに対応する前記デバイス領域のボンディング電極とを接続部材によって接続する工程と、
前記半導体チップの表面電極とこれに対応する前記デバイス領域のボンディング電極とが前記接続部材によって接続された前記デバイス領域の不良検査を行う工程と、
前記半導体チップの表面電極とボンディング電極との接続不良が検出された前記デバイス領域の不良識別表示部に第２マーキングする工程と、
前記多数個取り基板における複数のデバイス領域をモールド樹脂によって一括に覆い、前記半導体チップを樹脂封止するとともに一括封止部を形成する工程と、
前記一括封止部の不良検査を行う工程と、
前記一括封止部の不良が検出された前記デバイス領域の不良識別表示部に第３マーキングする工程と、
ダイシングラインに沿って前記デバイス領域毎に前記多数個取り基板および前記一括封止部を分割して個片化し、個々の封止部を形成する工程と、
前記不良識別表示部の第１、第２、および第３マーキングを検出し、前記第１、第２、および第３マーキングされた前記封止部を取り除く工程とを有することを特徴とする半導体装置の製造方法。
【請求項３】
複数のデバイス領域を有し、前記デバイス領域の外部電極形成面に不良識別表示部がそれぞれ形成され、前記複数のデバイス領域のうち、電気的特性の検査により基板の不良が検出されたデバイス領域の前記不良識別表示部に第１マーキングされた多数個取り基板を準備する工程と、
前記複数のデバイス領域に搭載する半導体チップを準備する工程と、
前記不良識別表示部に前記第１マーキングされていない前記デバイス領域に前記半導体チップを搭載する工程と、
前記半導体チップの表面電極とこれに対応する前記デバイス領域のボンディング電極とを接続部材によって接続する工程と、
前記半導体チップの表面電極とこれに対応する前記デバイス領域のボンディング電極とが前記接続部材によって接続された前記デバイス領域の不良検査を行う工程と、
前記半導体チップの表面電極とボンディング電極との接続不良が検出された前記デバイス領域の不良識別表示部に第２マーキングする工程と、
前記多数個取り基板における複数のデバイス領域をモールド樹脂によって一括に覆い、前記半導体チップを樹脂封止するとともに一括封止部を形成する工程と、
前記一括封止部の不良検査を行う工程と、
前記一括封止部の不良が検出された前記デバイス領域の不良識別表示部に第３マーキングする工程と、
前記デバイス領域の外部電極形成面に外部電極を形成する工程と、
外部電極の不良検出を行う工程と、
前記外部電極の不良が検出された前記デバイス領域の不良識別表示部に第４マーキングする工程と、
ダイシングラインに沿って前記デバイス領域毎に前記多数個取り基板および前記一括封止部を分割して個片化し、個々の封止部を形成する工程と、
前記不良識別表示部の第１、第２、第３、および第４マーキングを検出し、前記第１、第２、第３、および第４マーキングされた前記封止部を取り除く工程とを有することを特徴とする半導体装置の製造方法。
【請求項４】
複数のデバイス領域を有し、前記デバイス領域の外部電極形成面に不良識別表示部がそれぞれ形成され、前記複数のデバイス領域のうち、電気的特性の検査により基板の不良が検出されたデバイス領域の前記不良識別表示部に第１マーキングされた多数個取り基板を準備する工程と、
前記複数のデバイス領域に搭載する半導体チップを準備する工程と、
前記不良識別表示部に前記第１マーキングされていない前記デバイス領域に前記半導体チップを搭載する工程と、
前記半導体チップの表面電極とこれに対応する前記デバイス領域のボンディング電極とを接続部材によって接続する工程と、
前記半導体チップの表面電極とこれに対応する前記デバイス領域のボンディング電極とが前記接続部材によって接続された前記デバイス領域の不良検査を行う工程と、
前記半導体チップの表面電極とボンディング電極との接続不良が検出された前記デバイス領域の不良識別表示部に第２マーキングする工程と、
前記多数個取り基板における複数のデバイス領域をモールド樹脂によって一括に覆い、前記半導体チップを樹脂封止するとともに一括封止部を形成する工程と、
前記一括封止部の不良検査を行う工程と、
前記一括封止部の不良が検出された前記デバイス領域の不良識別表示部に第３マーキングする工程と、
前記デバイス領域の外部電極形成面に外部電極を形成する工程と、
外部電極の不良検出を行う工程と、
前記外部電極の不良が検出された前記デバイス領域の不良識別表示部に第４マーキングする工程と、
ダイシングラインに沿って前記デバイス領域毎に前記多数個取り基板および前記一括封止部を分割して個片化し、個々の封止部を形成する工程と、
前記個々の封止部の不良を検出する工程と、
前記個々の封止部の不良が検出された前記デバイス領域の不良識別表示部に第５マーキングする工程と、
前記不良識別表示部の前記第１、第２、第３、第４、および第５マーキングを検出し、前記第１、第２、第３、第４、および第５マーキングされた前記封止部を取り除く工程とを有することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造技術に関し、特に、一括モールド方式（ＭＡＰ：Ｍｏｌｄ  Ａｒｒａｙ  Ｐａｃｋａｇｅ）により形成された半導体装置の選別に適用して有効な技術に関するものである。
【０００２】
【従来の技術】
たとえば、ＣＳＰ（Ｃｈｉｐ  Ｓｉｚｅ    Ｐａｃｋａｇｅ）などの表面実装形パッケージの半導体装置においては、生産効率を向上して低コスト化を図る技術として、いわゆる一括モールド方式が知られている。
【０００３】
本発明者が検討したところによれば、一括モールド方式は、複数のデバイス領域が区画されて連なって形成された多数個取りのプリント配線基板を用い、それぞれに半導体チップが搭載された複数のデバイス領域を一括に覆う状態でモールドによって樹脂封止して一括封止部を形成する方法である。
【０００４】
そして、樹脂封止後、はんだバンプなどの外部端子を形成し、ダイシングを行って多数個取りプリント配線基板および一括封止部をデバイス領域単位に分割（個片化）し、個々のパッケージを形成する。
【０００５】
また、半導体チップを搭載するプリント配線基板のデバイス領域に配線不良などがある場合には、そのデバイス領域に半導体チップが搭載されることを防止する不良識別の目印が不良個所に設けられている。この不良識別の目印としては、たとえば、不良識別用のシール、インキなどによるマーキング、あるいは不良個所表面のけがきなどである。
【０００６】
その後、個片化された半導体装置は、選別工程において、潜在欠陥の製品などを除去するスクリーニングなどが行われ、良品、不良品の判定が行われる。
【０００７】
なお、この種の半導体装置について詳しく述べてある例としては、特開平１２−１２７４５号公報があり、この文献には、一括モールド方式を用いて組み立てられる半導体装置について記載されている。
【０００８】
【発明が解決しようとする課題】
ところが、上記のようなＭＡＰ方式の半導体装置における製造技術では、次のような問題点があることが本発明者により見い出された。
【０００９】
すなわち、一括して樹脂封止を行った後に個片化された半導体装置では、不良識別の目印が外観からは判別できないために、不良品の管理が困難である。
【００１０】
そのため、選別工程において、すべての半導体装置の選別検査を行わなければならず、この選別工程のスクリーニングにかかる時間が長くなってしまい、半導体装置の製造効率が低くなってしまうとともに、不良と判別された半導体装置が、どの工程で発生したかなどの分別が難しく、不良解析が困難であるという問題がある。
【００１１】
本発明の目的は、半導体装置の選別を効率よく、かつ容易に行い、製造コストを小さくすることのできる半導体装置の製造方法を提供することにある。
【００１２】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１３】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。
【００１４】
すなわち、本発明の半導体装置の製造方法は、複数のデバイス領域を有し、該デバイス領域の外部電極形成面に不良識別表示部がそれぞれ形成され、複数のデバイス領域のうち、電気的特性の検査により不良が検出されたデバイス領域の不良識別表示部にマーキングされた多数個取り基板を準備する工程と、複数のデバイス領域に搭載する半導体チップを準備する工程と、不良識別表示部にマーキングされていないデバイス領域に前記半導体チップを搭載する工程と、半導体チップの表面電極とこれに対応するデバイス領域のボンディング電極とを接続部材によって接続する工程と、半導体チップの表面電極とこれに対応するデバイス領域のボンディング電極とが接続部材によって接続されたデバイス領域の不良検査を行う工程と、不良が検出されたデバイス領域の不良識別表示部にマーキングする工程と、多数個取り基板における複数のデバイス領域をモールド樹脂によって一括に覆い、半導体チップを樹脂封止するとともに一括封止部を形成する工程と、ダイシングラインに沿ってデバイス領域毎に多数個取り基板および一括封止部を分割して個片化し、個々の封止部を形成する工程と、不良識別表示部に形成された不良識別マークを検出し、不良の封止部を取り除く工程とを有するものである。
【００１５】
また、本発明の半導体装置の製造方法は、複数のデバイス領域を有し、該デバイス領域の外部電極形成面に不良識別表示部がそれぞれ形成され、複数のデバイス領域のうち、電気的特性の検査により不良が検出されたデバイス領域の不良識別表示部にマーキングされた多数個取り基板を準備する工程と、複数のデバイス領域に搭載する半導体チップを準備する工程と、不良識別表示部にマーキングされていないデバイス領域に半導体チップを搭載する工程と、半導体チップの表面電極とこれに対応するデバイス領域のボンディング電極とを接続部材によって接続する工程と、半導体チップの表面電極とこれに対応するデバイス領域のボンディング電極とが接続部材によって接続されたデバイス領域の不良検査を行う工程と、不良が検出された前記デバイス領域の不良識別表示部にマーキングする工程と、多数個取り基板における複数のデバイス領域をモールド樹脂によって一括に覆い、半導体チップを樹脂封止するとともに一括封止部を形成する工程と、一括封止部の不良検査を行う工程と、不良が検出された前記デバイス領域の不良識別表示部にマーキングする工程と、ダイシングラインに沿ってデバイス領域毎に多数個取り基板および一括封止部を分割して個片化し、個々の封止部を形成する工程と、不良識別表示部に形成された不良識別マークを検出し、不良の前記封止部を取り除く工程とを有するものである。
【００１６】
さらに、本発明の半導体装置の製造方法は、複数のデバイス領域を有し、該デバイス領域の外部電極形成面に不良識別表示部がそれぞれ形成され、複数のデバイス領域のうち、電気的特性の検査により不良が検出されたデバイス領域の不良識別表示部にマーキングされた多数個取り基板を準備する工程と、複数のデバイス領域に搭載する半導体チップを準備する工程と、不良識別表示部にマーキングされていないデバイス領域に半導体チップを搭載する工程と、半導体チップの表面電極とこれに対応するデバイス領域のボンディング電極とを接続部材によって接続する工程と、半導体チップの表面電極とこれに対応するデバイス領域のボンディング電極とが接続部材によって接続されたデバイス領域の不良検査を行う工程と、不良が検出されたデバイス領域の不良識別表示部にマーキングする工程と、多数個取り基板における複数のデバイス領域をモールド樹脂によって一括に覆い、半導体チップを樹脂封止するとともに一括封止部を形成する工程と、一括封止部の不良検査を行う工程と、不良が検出された前記デバイス領域の不良識別表示部にマーキングする工程と、デバイス領域の外部電極形成面に外部電極を形成する工程と、外部電極の不良検出を行う工程と、不良が検出されたデバイス領域の不良識別表示部にマーキングする工程と、ダイシングラインに沿ってデバイス領域毎に多数個取り基板および一括封止部を分割して個片化し、個々の封止部を形成する工程と、不良識別表示部に形成された不良識別マークを検出し、不良の前記封止部を取り除く工程とを有するものである。
【００１７】
また、本発明の半導体装置の製造方法は、複数のデバイス領域を有し、該デバイス領域の外部電極形成面に不良識別表示部がそれぞれ形成され、複数のデバイス領域のうち、電気的特性の検査により不良が検出されたデバイス領域の不良識別表示部にマーキングされた多数個取り基板を準備する工程と、複数のデバイス領域に搭載する半導体チップを準備する工程と、不良識別表示部にマーキングされていないデバイス領域に半導体チップを搭載する工程と、半導体チップの表面電極とこれに対応するデバイス領域のボンディング電極とを接続部材によって接続する工程と、半導体チップの表面電極とこれに対応するデバイス領域のボンディング電極とが接続部材によって接続されたデバイス領域の不良検査を行う工程と、不良が検出されたデバイス領域の不良識別表示部にマーキングする工程と、多数個取り基板における複数のデバイス領域をモールド樹脂によって一括に覆い、半導体チップを樹脂封止するとともに一括封止部を形成する工程と、該一括封止部の不良検査を行う工程と、不良が検出されたデバイス領域の不良識別表示部にマーキングする工程と、デバイス領域の外部電極形成面に外部電極を形成する工程と、外部電極の不良検出を行う工程と、不良が検出されたデバイス領域の不良識別表示部にマーキングする工程と、ダイシングラインに沿ってデバイス領域毎に多数個取り基板および一括封止部を分割して個片化し、個々の封止部を形成する工程と、個々の封止部の不良を検出する工程と、不良が検出されたデバイス領域の不良識別表示部にマーキングする工程と、不良識別表示部に形成された不良識別マークを検出し、不良の封止部を取り除く工程とを有するものである。
【００１８】
さらに、本発明の半導体装置の製造方法は、複数のデバイス領域を有し、該デバイス領域の外部電極形成面に第１〜第６の不良識別表示部がそれぞれ形成され、複数のデバイス領域のうち、電気的特性の検査により不良が検出されたデバイス領域の第１の不良識別表示部にマーキングされた多数個取り基板を準備する工程と、複数のデバイス領域に搭載する半導体チップを準備する工程と、第１の不良識別表示部にマーキングされていないデバイス領域に半導体チップを搭載する工程と、半導体チップの表面電極とこれに対応するデバイス領域のボンディング電極とを接続部材によって接続する工程と、半導体チップの表面電極とこれに対応するデバイス領域のボンディング電極とが接続部材によって接続されたデバイス領域の不良検査を行う工程と、半導体チップのボンディング不良が検出された際にはデバイス領域の第２の不良識別表示部にマーキングし、接続部材の接続不良が検出された際には、デバイス領域の第３の不良識別表示部にマーキングする工程と、多数個取り基板における複数のデバイス領域をモールド樹脂によって一括に覆い、半導体チップを樹脂封止するとともに一括封止部を形成する工程と、一括封止部の不良検査を行う工程と、不良が検出されたデバイス領域の第４の不良識別表示部にマーキングする工程と、デバイス領域の外部電極形成面に外部電極を形成する工程と、外部電極の不良検出を行う工程と、不良が検出されたデバイス領域の第５の不良識別表示部にマーキングする工程と、ダイシングラインに沿ってデバイス領域毎に多数個取り基板および一括封止部を分割して個片化し、個々の封止部を形成する工程と、個々の封止部の不良検出を行う工程と、不良が検出されたデバイス領域の第６の不良識別表示部にマーキングする工程と、第１〜第６の不良識別表示部に形成された不良識別マークを検出し、不良の封止部を取り除く工程とを有するものである。
【００１９】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００２０】
図１は、本発明の一実施の形態による半導体装置の断面図、図２は、図１の半導体装置における外観斜視図、図３は、図１の半導体装置の底面図、図４〜図１０は、図１の半導体装置における製造工程の説明図、図１１は、不良の半導体装置に形成された不良識別用パターンの表示例を示した説明図、図１２は、図１の半導体装置における製造工程のフローチャートである。
【００２１】
本実施の形態において、半導体装置１は、表面実装形パッケージの１つであるＢＧＡ（Ｂａｌｌ  Ｇｒｉｄ  Ａｒｒａｙ）からなり、ＭＡＰ方式によって形成されている。
【００２２】
この半導体装置１は、図１、および図２に示すように、たとえば、ガラスエポキシ樹脂などからなるプリント配線基板２が設けられている。ここで、プリント配線基板２はプリント基板以外でもよく、たとえば、ポリイミドなどのテープ基板を用いて構成するようにしてよい。
【００２３】
プリント配線基板２の主面（半導体チップ搭載面）中央部には、絶縁樹脂などの接着材３を介して半導体チップ４が搭載されている。プリント配線基板２の主面において、半導体チップ４の対向する２辺の周辺部近傍には、ボンディング電極２ａ、ならびに配線パターンが形成されている。
【００２４】
プリント配線基板２の裏面には、アレイ状に並べられた接続用電極２ｂ（図４）、および配線パターンが形成されている。ボンディング電極２ａと接続用電極２ｂとは、プリント配線基板の両面に形成された配線パターン、ならびにスルーホールなどによって電気的に接続されている。
【００２５】
また、プリント配線基板２裏面の接続用電極２ｂには、球形のはんだからなる複数のはんだバンプ（外部電極）５がそれぞれ形成されている。これらはんだバンプ５は、図３に示すように、プリント配線基板２の裏面上に複数行／複数列（ここでは、２行×２列）によって構成されるアレイ状に配列されている。
【００２６】
さらに、プリント配線基板２裏面の中心部近傍には、たとえば、長方形状の不良識別用パターン（不良識別表示部）６，７が形成されている。これら不良識別用パターン６，７は、プリント配線基板２に形成された配線パターンに金めっきが施された構成からなる。
【００２７】
これら不良識別用パターン６，７は、半導体装置１の不良を識別する表示用のパターンである。図３の左側に位置する不良識別用パターン６は、配線不良などを有したプリント配線基板２の場合にマーキングされる表示領域であり、右側に位置する不良識別用パターン７は、組み立て工程において不良が発生した場合にマーキングされる表示領域である。
【００２８】
これら不良識別用パターン６，７には、該不良識別用パターン６，７のいずれかにインキなどを塗布することによって不良識別のマーキングを行う。また、不良識別のマーキングは、インキの塗布以外に、不良識別用パターン６，７にカッターなどによってキズをつけたり、あるいは該不良識別用パターン６，７それ自体を除去するようにしてもよい。
【００２９】
半導体チップ４の主面には、図１、図２に示すように、該半導体チップ４の外周部近傍に複数の電極（表面電極）４ａが形成されている。これら電極４ａは、ボンディングワイヤ（接続部材）８を介して所定のボンディング電極２ａがそれぞれ接続されている。
【００３０】
そして、これら半導体チップ４、プリント配線基板２のボンディング電極２ａ周辺、ならびにボンディングワイヤ８が、封止樹脂９によって封止されてパッケージ（封止部）が形成されている。
【００３１】
さらに、半導体装置１を電子部品などを実装するプリント実装基板に実装する際には、該プリント実装基板２に形成されたランドなどの電極に、はんだバンプ５を重合させて搭載し、リフローを行うことにより電気的に接続する。
【００３２】
次に、本実施の形態における半導体装置１の製造工程について、図１〜図３、および図４〜図１０の製造工程の説明図、図１１の不良の半導体装置における不良識別用パターンの説明図、および図  のフローチャートを用いて説明する。
【００３３】
まず、多数個取り基板１０、および該多数個取り基板１０に搭載される半導体チップ４を準備する（ステップＳ１０１）。この多数個取り基板１０には、図４に示すように、複数のマトリクス配置されたデバイス領域１０ａと、これらデバイス領域１０ａを隔てるダイシングライン１０ｂとが形成されており、該複数のデバイス領域１０ａを一括に覆う状態で樹脂モールドされる一括モールドが施される。
【００３４】
ダイシングライン１０ｂは、対になるデバイス領域１０ａ部分、ならびに多数個取り基板１０とデバイス領域１０ａ部分とを切り離す領域である。デバイス領域１０ａには、前述したボンディング電極２ａ、配線パターン、スルーホール、接続用電極２ｂ、および不良識別用パターン６，７などがそれぞれ成形されており、ダイシングして個片化された後、前述したプリント配線基板２（図１）となる。
【００３５】
また、準備した多数個取り基板１０において、配線不良などが発生した不良のデバイス領域１０ａのチップ搭載面には、半導体チップ４が搭載されることを防止するシールなどの不良識別用の目印が予め形成されており、その反対面（接続用電極２ｂの形成面）には、不良識別用パターン６にインキなどによるマーキングが予め施されている。
【００３６】
そして、不良識別用パターン６にマーキングが施されたデバイス領域１０ａを除くすべてのデバイス領域１０ａの半導体チップ搭載面に接着材３をそれぞれ塗布し、図５に示すように、半導体チップ４を搭載して接着固定する（ステップＳ１０２）。
【００３７】
その後、図６に示すように半導体チップ４の電極４ａと多数個取り基板１０に形成されたボンディング電極２ａとをボンディングワイヤ８によってそれぞれ接合し、電気的に接続する（ステップＳ１０３）。
【００３８】
ワイヤボンディングが終了すると、ボンディングワイヤ８の接続不良や断線、あるいは半導体チップ４の位置ずれなどの組み立て不良を検出する外観検査を行う（ステップＳ１０４）。
【００３９】
この外観検査において不良が発見された際には（ステップＳ１０５）、図７に示すように、デバイス領域１０ａのはんだバンプ形成面に形成されている不良識別用パターン７に、インキなどを塗布し、不良識別用のマーキングを行う（ステップＳ１０６）。
【００４０】
そして、外観検査が終了すると、図８に示すように、トランスファーモールド用のモールド金型を用いて一括モールドを行い（ステップＳ１０７）、半導体チップ４とボンディングワイヤ８とを封止樹脂９によって封止し、モールド樹脂を硬化させて一括モールド部（一括封止部）１１を形成する。なお、モールド樹脂としては、たとえば、エポキシ系の熱硬化性樹脂などを用いる。
【００４１】
一括モールド部１１が形成された後、モールド不良を検査する外観検査を行う（ステップＳ１０８）。この外観検査において不良が発見された際には（ステップＳ１０９）、ステップＳ１０６の処理と同様に、該当する不良のデバイス領域１０ａに形成されている不良識別用パターン７にインキなどを塗布し、不良識別のマーキングを行う（ステップＳ１１０）。
【００４２】
その後、図９に示すように、多数個取り基板１０の裏面に形成されている接続用電極２ｂ（図４）に、はんだバンプ５をそれぞれ形成する（ステップＳ１１１）。
【００４３】
はんだバンプ５は、たとえば、多数個取り基板１０の半導体チップ４搭載面を下方に向け、複数のはんだバンプ５を真空吸着保持したボール搭載用治具をその上方に配置し、多数個取り基板１０の上方から各デバイス領域１０ａ上の接続用電極に搭載して形成する。
【００４４】
これらはんだバンプ５の形成後、該はんだバンプ５の形成に不良がないかを外観検査する（ステップＳ１１２）。この外観検査で不良が発見された際には（ステップＳ１１３）、ステップＳ１０６，Ｓ１１０の処理と同様に、該当する不良のデバイス領域１０ａに形成されている不良識別用パターン７にインキなどを塗布し、不良識別のマーキングを行う（ステップＳ１１４）。
【００４５】
そして、多数個取り基板１０のダイシングライン１０ｂに沿って、個々のデバイス領域１０ａを個片化する。この場合、図１０に示すように、ダイシング用の切断刃であるブレードＢを用いたダイシングによって該一括モールド部１１を分割して個片化し（ステップＳ１１５）、個々のパッケージが形成される。
【００４６】
その後、個片化されたパッケージの外観検査を行い（ステップＳ１１６）、この外観検査で不良が発見された際には（ステップＳ１１７）、ステップＳ１０６，Ｓ１１０，Ｓ１１４の処理と同様に、該当する不良のデバイス領域１０ａに形成されている不良識別用パターン７にインキなどを塗布し、不良識別のマーキングを行う（ステップＳ１１８）。
【００４７】
個片化された後、半導体装置１は、良品と不良品とに選別され（ステップＳ１１９）、半導体装置１が完成する（ステップＳ１２０）。
【００４８】
ここで、不良の半導体装置１には、図１１に示すように、プリント配線基板２に形成された不良識別用パターン６，７のいずれかにインキによるマーキングが施されているので、選別の際には、半導体装置１に形成された不良識別用パターン６，７のいずれかのマーキングを確認することにより、該半導体装置１を選別する。
【００４９】
それにより、本実施の形態によれば、多数個取り基板１０の不良、および組み立て不良となった半導体装置だけを短時間で効率よく取り除くことができ、半導体装置１の製造コストを小さくすることができる。
【００５０】
また、多数個取り基板１０による不良と、組み立て工程などによる不良とを簡単に判別することができるので、不良となった半導体装置の不良解析を容易にすることができる。
【００５１】
また、本実施の形態では、多数個取り基板１０の不良と組み立て工程の不良とを示す２つの不良識別用パターン６，７をプリント配線基板２の接続用電極２ｂ形成面側に設けた構成としたが、図１３、図１４に示すように、半導体装置１ａに６つの不良識別用パターン１２〜１７を設け、不良工程をより詳細に判別できるようにしてもよい。
【００５２】
不良識別用パターン（第１の不良識別表示部）１２は、配線不良などの基板不良の際にマーキングされるパターンである。不良識別用パターン（第２の不良識別表示部）１３は、チップ位置ずれなどのチップボンディング時の不良の際にマーキングされ、不良識別用パターン（第３の不良識別表示部）１４は、ボンディングワイヤの接続不良などのワイヤボンディングの不良の際にマーキングされる。
【００５３】
さらに、不良識別用パターン（第４の不良識別表示部）１５は、一括モールド部の形成不良の際にマーキングされるパターンである。不良識別用パターン（第５の不良識別表示部）１６は、はんだバンプ５の形成不良の際にマーキングされる。
【００５４】
不良識別用パターン（第６の不良識別表示部）１７は、ダイシング時のパッケージ形成不良が発生した際にマーキングされるパターンである。そして、これら不良識別用パターン１２〜１７は、カッターなどによってキズをつけるか、あるいはインキなどを塗布することによってマーキングされる。
【００５５】
それにより、組み立て工程の不良を、より詳しく表示することができるので、不良の半導体装置を短時間で効率よく取り除くことができるとともに、不良解析をより容易に行うことができる。
【００５６】
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００５７】
たとえば、前記実施の形態では、半導体装置における接続用電極形成面側の中央部近傍に不良識別用パターンを設けた構成としたが、半導体装置１に形成されるこれら不良識別用パターン６，７は、図１５に示すように、プリント配線基板２の外周部近傍など、該接続用電極２ｂに接触しなければ、形成される位置や形状などは問わない。
【００５８】
【発明の効果】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。
【００５９】
（１）多数個取り基板の不良、ならびに組み立て不良の半導体装置だけを短時間で効率よく取り除くことができるので、半導体装置の製造コストを小さくすることができる。
【００６０】
（２）多数個取り基板の不良と組み立て工程での不良とを簡単に判別することができるので、不良となった半導体装置の不良解析を容易に、かつ効率よく行うことができる。
【図面の簡単な説明】
【図１】本発明の一実施の形態による半導体装置の断面図である。
【図２】図１の半導体装置における外観斜視図である。
【図３】図１の半導体装置の底面図である。
【図４】図１の半導体装置における製造工程の説明図である。
【図５】図４に続く半導体装置の製造工程の説明図である。
【図６】図５に続く半導体装置の製造工程の説明図である。
【図７】図６に続く半導体装置の製造工程の説明図である。
【図８】図７に続く半導体装置の製造工程の説明図である。
【図９】図８に続く半導体装置の製造工程の説明図である。
【図１０】図９に続く半導体装置の製造工程の説明図である。
【図１１】不良の半導体装置に形成された不良識別用パターンの表示例を示した説明図である。
【図１２】図１の半導体装置における製造工程のフローチャートである。
【図１３】本発明の他の実施の形態による不良識別用パターンが設けられた半導体装置の底面図である。
【図１４】図１３の半導体装置における不良識別用パターンの拡大説明図である。
【図１５】本発明の他の実施の形態による不良識別用パターンが設けられた半導体装置の底面図である。
【符号の説明】
１  半導体装置
１ａ  半導体装置
２  プリント配線基板
２ａ  ボンディング電極
２ｂ  接続用電極
３  接着材
４  半導体チップ
４ａ  電極（表面電極）
５  はんだバンプ（外部電極）
６，７  不良識別用パターン（不良識別表示部）
８  ボンディングワイヤ（接続部材）
９  封止樹脂
１０  多数個取り基板
１０ａ  デバイス領域
１０ｂ  ダイシングライン
１１  一括モールド部（一括封止部）
１２  不良識別用パターン（第１の不良識別表示部）
１３  不良識別用パターン（第２の不良識別表示部）
１４  不良識別用パターン（第３の不良識別表示部）
１５  不良識別用パターン（第４の不良識別表示部）
１６  不良識別用パターン（第５の不良識別表示部）
１７  不良識別用パターン（第６の不良識別表示部）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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