(57)【特許請求の範囲】
【請求項１】
半導体基板上にゲート絶縁膜と第１ゲート電極を形成する工程と、
前記第１ゲート電極の両側の半導体基板にＬＤＤ領域を形成する工程と、
前記ＬＤＤ領域が形成された結果構造物上の全表面に絶縁膜を形成する工程と、
前記第１ゲート電極の上部の絶縁膜を前記第１ゲート電極の幅より広く除去し、前記第１ゲート電極の上部を露出させる溝を形成する工程と、
前記溝に多結晶シリコン層を埋め込んで前記第１ゲート電極と接触する第２ゲート電極を形成する工程と、
前記第２ゲート電極をマスクにして第２ゲート電極の両側の絶縁膜を除去して半導体基板を露出させ、前記第１ゲート電極の両側に絶縁膜パターンを形成する工程と、
前記第２ゲート電極をマスクにして第２ゲート電極の両側の半導体基板にソース／ドレイン領域を形成する工程とを備えていることを特徴とするトランジスタの製造方法。
【請求項２】
前記絶縁膜は、酸化膜で形成することを特徴とする請求項１に記載のトランジスタの製造方法。
【請求項３】
前記絶縁膜は酸化膜で形成し、ＣｘＦｙ系列の気体を活性化させたプラズマを用いて酸化膜をエッチングし、前記第２ゲート電極の両側の絶縁膜を除去し半導体基板を露出させることを特徴とする請求項１に記載のトランジスタの製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体素子のトランジスタ及びその製造方法に関し、特に、下部の第１ゲート電極と第１ゲート電極より幅の大きい上部の第２ゲート電極を備えている積層構造の二重ゲート電極を形成して素子の集積度を向上させ、素子の特性、収率及び信頼性を向上させる技術に関する。
【０００２】
【従来の技術】
現在半導体素子のトランジスタは、接合深さが減少するに伴いＲＣ遅延、ショートチャンネル効果（ｓｈｏｒｔ  ｃｈａｎｎｅｌ  ｅｆｆｅｃｔ）の増加、トランジスタシリーズ抵抗でのコンタクト抵抗の増加のような問題点が発生している。
したがって、ソース／ドレイン領域を選択エピタキシャル（ｅｐｉｔａｘｉａｌ）工程により半導体基板上に形成するＥＳＤ（Ｅｌｅｖａｔｅｄ  Ｓｏｕｒｃｅ／Ｄｒａｉｎ）を採用するか、又はシリサイド構造を採用するか、さらにこれら２つを同時に採用する傾向にある。
【０００３】
図１〜図４は、従来の技術に係るトランジスタの製造工程を説明するための断面図である。
先ず、ｐ型の半導体基板１１上にゲート酸化膜１３ゲート電極１５を形成した後（図１参照）、ゲート電極１５をマスクに低濃度、低エネルギーのｎ型不純物イオンを注入し、ゲート電極１５の両側の半導体基板１１表面内にＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）領域１７を形成する（図２参照）。
その次に、ゲート電極１５を含む全面に酸化膜を塗布し、エッチバック（ｅｔｃｈ  ｂａｃｋ）してゲート電極１５の側壁に酸化膜スペーサ（ｓｐａｃｅｒ）１９を形成する（図３参照）。
その後、酸化膜スペーサ１９とゲート電極１５をマスクに高濃度、高エネルギーのｎ型不純物イオンを注入し、露出している半導体基板１１の表面内にソース／ドレイン領域２１を形成する（図４参照）。
【０００４】
しかしながら、上記のような従来の技術に係るトランジスタの製造方法は、次のような問題点がある。
第１に、ゲート電極の幅はゲート電極形成物質である多結晶シリコン層の厚さとこれをエッチングするためのマスクである感光膜のエッチング選択比により制限されるので、感光膜パターンをある程度の厚さに維持するためには感光膜パターンの幅も、ある限界以下に減少させることが困難になり、チャンネル長さの低下に限界があり、素子の高集積化を妨げると言う問題点。
第２に、ゲート電極の幅を減少させる場合、ゲート電極の面抵抗が増加して素子の特性が低下され、ゲート電極上側にコンタクトホールを形成するとき、コンタクトホールの工程余裕度が減少してゲート電極と活性領域の間に短絡が発生する等の素子の収率及び信頼性が低下すると言う問題点があった。
【０００５】
【発明が解決しようとする課題】
そこで、本発明は上記従来の半導体素子のトランジスタ及びその製造方法における問題点に鑑みてなされたものであって、本発明の目的は、ダマシーン（Ｄａｍａｓｃｅｎｅ）工程を用いて小さい幅の下部ゲートと幅が広い上部ゲートで構成される二重ゲート構造を形成し、幅の小さい下部ゲート電極によりチャンネル長さを減少させ、幅の大きい上部ゲート電極によりゲート電極の面抵抗を減少させ、ゲート電極の上側のコンタクトホールの工程余裕度を増加させることができる半導体素子のトランジスタを提供することにある。
また、本発明の他の目的は、上記の効果を有する半導体素子のトランジスタの製造方法を提供することにある。
【０００８】
【課題を解決するための手段】
上記目的を達成するためになされた本発明によるトランジスタの製造方法は、半導体基板上にゲート絶縁膜と第１ゲート電極を形成する工程と；第１ゲート電極の両側の半導体基板にＬＤＤ領域を形成する工程と；ＬＤＤ領域が形成された結果構造物上の全表面に絶縁膜を形成する工程と；第１ゲート電極の上部の絶縁膜を前記第１ゲート電極の幅より広く除去し、第１ゲート電極の上部を露出させる溝を形成する工程と；溝に多結晶シリコン層を埋め込んで前記第１ゲート電極と接触する第２ゲート電極を形成する工程と；第２ゲート電極をマスクにして第２ゲート電極の両側の絶縁膜を除去して半導体基板を露出させ、第１ゲート電極の両側に絶縁膜パターンを形成する工程と；第２ゲート電極をマスクにして第２ゲート電極の両側の半導体基板にソース／ドレイン領域を形成する工程とを備えていることを特徴とする。
【０００９】
このようなトランジスタの製造方法において、絶縁膜は、酸化膜で形成することが好ましく、また、絶縁膜は酸化膜で形成し、ＣｘＦｙ系列の気体を活性化させたプラズマを用いて酸化膜をエッチングし、第２ゲート電極の両側の絶縁膜を除去し半導体基板を露出させることが好適である。
【００１０】
【発明の実施の形態】
次に、本発明に係る半導体素子のトランジスタ及びその製造方法の実施の形態の具体例を図面を参照しながら説明する。
図５は、本発明に係る半導体素子のトランジスタの断面図である。
先ず、ｐ型の半導体基板１１上にゲート酸化膜１３が形成されており、ゲート酸化膜１３上に幅が異なる二重ゲート電極が形成されている。
二重ゲート電極は、ゲート酸化膜１３上に狭い幅で形成されている第１ゲート電極２３と、第１ゲート電極２３上に第１ゲート電極２３より幅が大きい第２ゲート電極２５の積層構造で形成されている。
【００１１】
さらに、第２ゲート電極２５のアンダーカット部分である第１ゲート電極２３の側壁にはスペーサのような酸化膜２７が形成されており、第１ゲート電極２３の両側の半導体基板１１には低濃度、低エネルギーのｎ型不純物イオンでＬＤＤ領域１７が形成されており、第２ゲート電極２５の両側の半導体基板１１には高濃度、高エネルギーのｎ型不純物イオンでソース／ドレイン領域２１が形成されている。
したがって、上記のトランジスタは第１ゲート電極２３によりチャンネル幅が決定され、第２ゲート電極２５によりゲート電極コンタクトの工程マージンが定められる。
【００１２】
図６〜図１２は、本発明に係る半導体素子のトランジスタの製造工程を説明するための断面図である。
図６に示すように、ｐ型の半導体基板１１上にゲート酸化膜１３、多結晶シリコン層及び感光膜を順次形成する。
なお、感光膜を第１ゲート電極用マスクに選択露光及び現像して感光膜パターンを形成し、感光膜パターンをマスクに多結晶シリコン層をエッチングして第１ゲート電極２３を形成した後、感光膜パターンを除去する。
【００１３】
ここで、多結晶シリコン層は従来のゲート電極になる多結晶シリコン層より薄く形成し、後続工程で形成されるＬＤＤ領域の深さよりは厚く形成する。多結晶シリコン層を薄く形成するので感光膜も薄く塗布することができ、従来のゲート電極用多結晶シリコン層をエッチングするための感光膜パターンよりパターニング（ｐａｔｔｅｒｎｉｎｇ）できる最小の幅を小さくすることができる。
また、多結晶シリコン層を薄く形成するので第１ゲート電極形成工程時に均一のエッチング結果を得ることができ、過度なエッチングを強く行わなくてもよいため、ゲート酸化膜１３と半導体基板１１上部の損傷の発生が防止される。
【００１４】
次に、図７に示すように、第１ゲート電極２３をマスクに低濃度、低エネルギーのｎ型不純物イオンを注入し、第１ゲート電極２３の両側の半導体基板１１表面内にＬＤＤ領域１７を形成する。
次に、図８に示すように、ＬＤＤ領域１７が形成された結果構造物上の全表面に酸化膜２７を形成し、酸化膜２７を化学−機械的研磨（ＣＭＰ）方法により平坦化する。ここで、平坦化された酸化膜２７の厚さは従来のゲート電極の厚さより大きい。
次に、図９に示すように、平坦化された酸化膜２７上に感光膜２９を塗布し、感光膜２９を選択露光及び現像し、第１ゲート電極２３を中心に第１ゲート電極２３の幅より広い部位が除去された感光膜２９パターンを形成する。
感光膜２９パターンにより露出されている酸化膜２７を、第１ゲート電極２３が露出されるまでエッチングして溝３１を形成する。
ここで、溝３１の幅は従来のゲート電極の幅よりは大きく、従来のゲート電極と絶縁膜スペーサを合わせたものよりは同一又は小さく形成するので素子のデザインルールが守られる。
【００１５】
次に、図１０に示すように、感光膜２９パターンを除去し、結果構造物上の全表面に多結晶シリコン層を塗布して溝３１を埋め込み、これを酸化膜２７をエッチング防止層にしてＣＭＰ方法で除去し、多結晶シリコン層が溝３１内にのみ残存するようにして第２ゲート電極２５を形成する。
次に、図１１に示すように、第２ゲート電極２５をマスクにＣｘＦｙ系列の気体を活性化させたプラズマを用いて酸化膜２７をエッチングし、半導体基板１１を露出させる。酸化膜２７は、第２ゲート電極２５とエッチング選択比を有する他の絶縁物質に取り替えることもできる。
次に、図１２に示すように、第２ゲート電極２５をマスクに高濃度、高エネルギーのｎ型不純物イオンを注入し、前記第２ゲート電極２５の両側の半導体基板１１表面内にソース／ドレイン領域２１を形成する。
また、第１及び第２ゲート電極は、多結晶シリコン層でない、Ｗ、シリサイド、サリサイド等の他の物質で形成することもできる。
【００１６】
尚、本発明は、上述の実施例に限られるものではない。本発明の技術的範囲から逸脱しない範囲内で多様に変更実施することが可能である。
【００１７】
【発明の効果】
上述したように、本発明によれば、ダマシーン工程を用いて互いに幅の異なる二層のゲート電極を形成し、下部の第１ゲート電極と、第１ゲート電極より幅の大きい上部の第２ゲート電極で積層して形成することにより、幅の小さい第１ゲート電極によりチャンネル長さを減少させて素子の集積度を向上させ、幅の大きい第２ゲート電極よりゲート電極の面抵抗を減少させて素子の動作速度を早める等の素子の特性を向上させ、ゲート電極の上側のコンタクトホールの工程余裕度を増加させてゲート電極と活性領域間の短絡の発生を防止する等、素子の収率及び信頼性を向上させる等の効果が得られる。
【図面の簡単な説明】
【図１】従来の技術に係るトランジスタの製造工程を説明するための断面図である。
【図２】従来の技術に係るトランジスタの製造工程を説明するための断面図である。
【図３】従来の技術に係るトランジスタの製造工程を説明するための断面図である。
【図４】従来の技術に係るトランジスタの製造工程を説明するための断面図である。
【図５】本発明に係る半導体素子のトランジスタの断面図である。
【図６】本発明に係る半導体素子のトランジスタの製造工程を説明するための断面図である。
【図７】本発明に係る半導体素子のトランジスタの製造工程を説明するための断面図である。
【図８】本発明に係る半導体素子のトランジスタの製造工程を説明するための断面図である。
【図９】本発明に係る半導体素子のトランジスタの製造工程を説明するための断面図である。
【図１０】本発明に係る半導体素子のトランジスタの製造工程を説明するための断面図である。
【図１１】本発明に係る半導体素子のトランジスタの製造工程を説明するための断面図である。
【図１２】本発明に係る半導体素子のトランジスタの製造工程を説明するための断面図である。
【符号の説明】
１１        半導体基板
１３        ゲート酸化膜
１７        ＬＤＤ領域
２１        ソース／ドレイン領域
２３        第１ゲート電極
２５        第２ゲート電極
２７        酸化膜
２９        感光膜
３１        溝
【図１】
0003766847.tif 000002
【図２】
0003766847.tif 000003
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
0003766847.tif 000008
【図８】
0003766847.tif 000009
【図９】
0003766847.tif 000010
【図１０】
0003766847.tif 000011
【図１１】
0003766847.tif 000012
【図１２】
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