(57)【特許請求の範囲】
【請求項１】
設計段階の論理シミュレーションで検証が行われたシステムＬＳＩのテストに使用するデータを生成するためのデータ最適化生成方式において，
前記論理シミュレーションで検証済のマイクロプログラムをＲＯＭモデル化するＲＯＭモデル化手段と，
前記ＲＯＭモデル化されたマイクロプログラムの実行において使用するデータのアドレスをトレースするアドレストレース手段と，
前記トレースされたアドレスからテストのシミュレーションのための制御ファイルを生成する制御ファイル生成手段と，
を備えることを特徴とするシステムＬＳＩのテストデータ最適化生成方式。
【請求項２】
請求項１において，
前記制御ファイル生成手段により生成されたテストデータをテストのシミュレーション及び製造されたＬＳＩのテスト装置で使用することを特徴とするシステムＬＳＩのテストデータ最適化生成方式。
【請求項３】
請求項１において，
前記アドレストレース手段は，システムＬＳＩのシミュレーションモデルの外部のモデルとして設けられ，該外部のモデルはマイクロプログラムのアドレス情報をアドレスファイルへ出力することを特徴とするシステムＬＳＩのテストデータ最適化生成方式。
【請求項４】
請求項３において，
前記制御ファイル生成手段は，前記アドレスファイルのトレースアドレスの重複番地の削除とソートを行って，ＬＳＩ外部端子へ与えるデータの元となるシミュレーション用の制御ファイルを生成することを特徴とするシステムＬＳＩのテストデータ最適化生成方式。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はシステムＬＳＩのテストデータ最適化生成方式に関する。
【０００２】
近年，ＬＳＩの高集積化に伴い，通常ＬＳＩ内部にＲＡＭを内蔵して内部制御用のマイクロプロセッサユニット（ＭＰＵ）が動作するための命令コードで構成されているマイクロプログラムが格納され，内部回路を制御するシステムＬＳＩが増えている。
【０００３】
このような大規模集積回路のシステムＬＳＩはＭＰＵやメモリ及び各種周辺制御用の回路を１チップにまとめて高集積化したものであり，通常，集積度が増すにつれてそれを試験するためのテストデータ量も増えるため，必要最小限のデータパターンを用意して効率の良い試験を実施することが望まれている。
【０００４】
【従来の技術】
図９は従来のＬＳＩ開発の流れを示す図である。
【０００５】
最初にワークステーション上で設計者によりＬＳＩの回路設計を行い（図９のａ），設計された回路について論理的に正しい動作を行うかをチェックするための論理シミュレーションをワークステーション上で行い（同ｂ），このチェックにより修正が施された後，多数の回路を物理的に配置するためのレイアウト設計をワークステーション上で行う（同ｃ）。続いて，レイアウトした回路チップの物理的な配線容量を見積もって，それを含めたゲート動作のシミュレーションを行う（図９のｄ）。次に，ＬＳＩを製造した後にそのＬＳＩを試験するＬＳＩテスタ装置によりテストするのに使用するテストデータを，ワークステーション上で生成する（図９のｅ）。この場合のテストデータとしては，ＬＳＩテスタ装置にて実チップを試験するためのデータであり，ＬＳＩテスタ装置のタイミングでシミュレーションしたものであり，入力端子への入力データと，それに対応した期待値として各出力端子の出力データとで構成される。
【０００６】
このような段階を経て，ＬＳＩ設計が完了すると，設計データ等がＬＳＩチップ製造工程（またはＬＳＩチップ製造会社）へリリースされる（図９のｆ）。この時，製造工程にリリースされる，設計データとしては，▲１▼回路情報，▲２▼ＬＳＩ物理情報（ピン／試験端子等），▲３▼ＬＳＩテスタ用試験データとが含まれる。
【０００７】
回路情報やＬＳＩ物理情報はＬＳＩチップの製造工程で利用されて，ＬＳＩチップが製造され（図９のｇ），製品はＬＳＩテスタ（tester) 装置（市販されている装置）へセットされて，上記のＬＳＩ設計完了時に生成されたテスタデータ（Tester data:図９のｈ）を用いてテストされる（図９のｉ）。
【０００８】
図１０はＬＳＩの回路構成例であり，図１１は従来のテスタ用データ生成の流れである。この図１０に示すＬＳＩの回路構成例についてテスト用データ生成の流れを以下に説明する。
【０００９】
図１０に示すＬＳＩの回路構成例の例では，マイクロプロセッサ（ＭＰＵ）により実行されるマイクロプログラムが電源オン（パワーオンリセット）時に，ＬＳＩの外部のＲＯＭからＬＳＩ内部のＲＡＭ（ＳＲＡＭを含む）にローディングを行う機能を備えるものである。
【００１０】
図１０において，８０はＬＳＩ，８１はマイクロプログラムを格納したＲＯＭ，８２はテスタへマイクロプログラムをローディングするのに使用するマイクロローディング用の端子，８３はパワーオンリセット回路，８４は２次キャッシュ，８５は各種Ｉ／Ｏ装置である。また，ＬＳＩ８０内の８０ａはマイクロローディング回路，８０ｂはその他各種周辺回路，８０ｃはＭＰＵ（マイクロプロセッサユニット）とマイクロプログラムがローディングされるＳＲＡＭとで構成される処理回路，８０ｄは１次キャッシュ，１次キャッシュコントロール，２次キャッシュコントロール，Ｉ／Ｏコントロールを含む各種回路である。
【００１１】
このようなＬＳＩについて回路が正常に動作するかの試験をするためのテスタデータ作成のため従来はワークステーション上で図１０の回路構成をシミュレーションして図１１に示すフローの処理により行う。テスタシミュレーションを開始すると，予めＲＯＭ内には通常の動作に必要な転送用のマイクロプログラムが準備された状態において（図１１のＳ１），ＬＳＩへパワーオンリセット信号が入る（同Ｓ２）。すると，ＲＯＭ８１から処理回路８０ｃのＳＲＡＭへデータ転送が行われる（図１１のＳ３）。この時，マイクロローディング回路８０ａを介して処理回路８０ｃのＳＲＡＭの全エリアにマイクロプログラムがローディングされ，これはＬＳＩ内のＭＰＵが動作するための命令セットである。続いて，ＭＰＵがＳＲＡＭ内のマイクロプログラムにより命令動作を開始する（図１１のＳ４）。これによりマイクロプログラムが最低限必要な命令で各種周辺回路の動作が検証されるのを確認し（図１１のＳ５），マイクロプログラムのデバッグが完了したか判別し（同Ｓ６），バグが発生するとそれを修正して，再度データ転送（同Ｓ１）から動作確認（同Ｓ５）までの一連のシミュレーションを実行する。
【００１２】
【発明が解決しようとする課題】
上記したように，従来のシステムＬＳＩのテストデータの生成の技術によれば次の▲１▼，▲２▼のような問題が生じていた。これを図１２に示す従来の問題点説明図を参照しながら説明する。
【００１３】
▲１▼マイクロプログラムのデバッグをするたびに（バグ発見のたびに），ＲＯＭからＲＡＭへの転送動作を行う必要がある。すなわち，図１２の▲１▼に示すように，シミュレーションではマイクロプログラムに不具合があると，ワークステーションでのシミュレーション時間＝（ＲＯＭからＲＡＭへの転送時間＋ＲＡＭ上の命令セットによる周辺回路の動作確認を行う時間）×（シミュレーションまたはデバッグ件数）の関係がある。
【００１４】
この場合，ＬＳＩの外部ＲＯＭから内部ＲＡＭ（ＳＲＡＭ）への転送動作が全体のテストデータのシミュレーションパターンの数十％を占めており，作成したマイクロプログラムにバグが発生した場合は，転送から動作確認までの一連のシミュレーションを再度実行する必要があり，シミュレーション時間が膨大になる。
【００１５】
▲２▼マイクロプログラムは，テスタ装置で使用する最低限の番地にだけデータが格納されていれば良いが，現在の転送方法は，シーケンシャルに全てのエリアを転送するので，実際には使用しない余分なデータを転送してしまうだけでなく，そのデータパターンが増大してしまう。図１２の▲２▼に外部ＲＯＭに格納されたデータをＲＡＭエリア（マイクロプログラム格納用）に転送して格納される様子を示す。この例では，ＲＯＭの４つの番地のデータ（各番地に８ビット）がＲＡＭの１つの番地（３２ビット）に格納される。このＲＡＭに格納されたデータは，テストデータとして全てが使用されないことが多く，この例では００００１，００００３の番地等のデータが未使用である。
【００１６】
本発明は余分なデータを転送せずにテスタのシミュレーションデータを効率よく生成してシミュレーション時間の短縮化とデバッグ効率を向上することができるシステムＬＳＩのテストデータ最適化生成方式を提供することを目的とする。
【００１７】
【課題を解決するための手段】
図１は本発明の原理構成を示す。図中，１はテストデータを最適化して生成するための各手段１ａ〜１ｃを備える処理部，１ａは論理シミュレーションにおいて検証済マイクロプログラムをＲＯＭモデル化するＲＯＭモデル化手段，１ｂはＲＯＭのプログラムトレースにより必要なアドレス（番地）を抽出してファイルに格納するアドレストレース手段，１ｃはトレースにより得られたアドレスからテスタ用の入出力データのファイルを生成する制御ファイル生成手段，２はプログラム，アドレス等のデータを格納する記憶部，２ａは論理シミュレーションにおいて検証（デバッグ）された検証済マイクロプログラム，２ｂはＲＯＭモデル，２ｃはトレースにより得られたアドレスを格納したアドレスファイル，２ｄはテスタの入出力端子への制御データを含むシミュレーション用の制御ファイルである。
【００１８】
本発明は図１に示す各手段及びファイル等をワークステーション等の情報処理装置上で実現するものである。
【００１９】
システムＬＳＩの設計開発の段階において，従来技術（図９参照）により設計された回路について論理的に正しい動作を行うかをチェックするための論理シミュレーションが行われ（図９のｂ），設計した回路について論理的なエラーがないか検証され，誤りが検出されるとこの段階で修正が行われる。検証済マイクロプログラムのＲＯＭモデル化手段１ａは，この論理的に正しいことが分かっている（デバッグされた）論理シミュレーション済のマイクロプログラムをＲＯＭモデル２ｂに変換する。なお，論理シミュレーション済のマイクロプログラムは，全てのデータを使用せずに論理機能をチェックするのに必要且つ十分なデータを使用している。次にアドレストレース手段１ｂは，そのＲＯＭモデル２ｂのマイクロプログラムを実行した時に使用するアドレスをトレースして，抽出したアドレスをアドレスファイル２ｃに格納する。制御ファイル生成手段１ｃはこのアドレスファイル２ｃに格納されたアドレスを番号順に編集を行った上で，ＬＳＩのテスタ用に使用するアドレスだけを転送してテストに使用する制御ファイル２ｄを作成する。
【００２０】
このようにして，論理的に実証済のマイクロプログラムについてそこで使用されたアドレスのデータだけを使用するように制御データを生成することで，テストデータを最適化して生成することにより，ワークステーションでのシミュレーション時間を短縮化でき，パターンが最適化されるため，ＬＳＩテスタでの実際の試験時間を短縮化することができる。
【００２１】
【発明の実施の形態】
図２，図３は実施例の構成（その１），（その２）である。図２において，符号の１０〜１４はワークステーション上でシミュレーションするためのシステムＬＳＩのモデルであり，１０はシステムＬＳＩ，１１はＭＰＵ，１２はその他各種周辺回路，１３は実際（本来）のＬＳＩ内ではＲＡＭを使用するが，シミュレーションのモデルにおいて設けられるデュアルポートのＲＯＭ（ＲＡＭ／ＲＯＭと表示），１４はマイクロプログラムのローディングのシーケンス制御を行うマイクルローディング部である。１５は外部のマイクロプログラムが格納されたＲＯＭ，１６は本発明により外部のモデル回路として設けられたマイクロアドレストレース回路である。図３において，１７はトレースされたアドレスデータを格納するアドレスファイル，１８はアドレスをソートするアドレスソート処理部，１９はテスト用にＬＳＩ外部端子へ供給するための入出力データ生成用スクリプト作成部であり，１７ａはアドレスファイル１７のデータ形式，１８ａはアドレスを昇降順にソートしたソート済アドレスファイル，１９ａはシステムシミュレーションの制御ファイル（ロードデータ）として構成されるスクリプト１，１９ｂはＲＯＭデータとして構成されるスクリプト２である。
【００２２】
システムＬＳＩ１０には外部とやりとりされる各種外部信号ａが設けられ，外部からのパワーオンリセット信号ｂが入力可能となっている。また，マイクロローディング部１４と外部のＲＯＭ２との間には，ＲＯＭ２から出力されるデータ信号ｃと，ＲＯＭ２へ供給される制御信号ＯＥ（アウトプット・イネーブル）ｄ及びアドレス信号ｅが設けられている。
【００２３】
図２，図３に示す実施例の動作を説明すると，図２のＲＯＭ１５には全てのマイクロプログラムが格納されており，最初にマイクロローディング部１４が駆動されると，その制御信号ＯＥ（ｄ）とアドレス（ｅ）の信号に応じてデータが読み出され，読み出されたデータはマイクロローディング部１４の制御信号（アドレス，ＯＥ，ＷＥ（ライト・イネーブル）等の信号）によりＲＡＭ／ＲＯＭ１３に対してデータの書き込みが行われ，ＲＯＭ化が行われる。ＲＡＭ／ＲＯＭ１３に書き込まれたマイクロプログラムを用いてＭＰＵ１１がプログラムを実行する。この時，ＭＰＵ１１はシステムＬＳＩの設計段階において実行された論理シミュレーションにおいて検証済（デバッグ済）のシミュレーションプログラム（ＭＰＵ１１内の図示省略されたメインメモリに格納されている）を実行する。ＭＰＵ１１はそのプログラムを実行する時にＲＡＭ／ＲＯＭ１３に対し制御信号（アドレス，ＯＥ）を出力して対応するデータを読み出す。この時，マイクロアドレストレース回路１６は，この論理シミュレーションを実行中に発生するアドレスデータを時間情報と共にトレースしてテキストデータを生成し，図３のアドレスファイル１７に格納する。
【００２４】
アドレスファイル１７の内容はデータ形式１７ａに示すように，時間（ｎｓ：ナノセコンド）とその時間に発生したアドレスとで構成される。次にこのアドレスファイル１７に格納されたデータについてアドレスソート処理部１８においてテキスト編集が行われ，アドレスを昇降順にソートし，ソート済アドレスファイル１８ａが作成される。この時，並べ替えだけでは同じ番地（アドレス）が複数存在してしまうため，重複する番地は削除される。
【００２５】
次に入出力データ生成用スクリプト作成部１９の動作によりソート済アドレスファイル１８ａを変換して入出力データ生成用のテキストデータを生成する。具体的には，システムＬＳＩテスト時にＬＳＩ外部端子へ供給する入出力データを生成するためのスクリプト１（１９ａ），スクリプト２（１９ｂ）を作成する。なおスクリプト１はシステムシミュレーションのロードデータとして使用され，スクリプト２はＲＯＭデータとして使用される。このテキストデータは，システムＬＳＩの全体のシステムシミュレーションがこれを解読して，ＬＳＩ端子へのＬ（Low)／Ｈ（High) のデータを与えることができる。
【００２６】
本発明ではソートされたアドレス情報をＬＳＩの外部端子へ与えるシミュレーションのロードファイル情報へ変換して，システムＬＳＩ内部ＲＡＭへ書き込みする必要がある。この時，アドレス情報は必ずしもシーケンシャルに発生するとは限らないため，ＬＳＩの外部端子へ与えるタイミングは，アドレス情報に合わせてランダムなアドレス（メモリ上とびとびのアドレスへデータを格納）となるタイミングチャートを生成する必要がある。
【００２７】
図４はＬＳＩ外部端子への入出力データ生成用スクリプト１の例を示す。このスクリプト１（図３の１９ａ）はパワーオンリセット信号のオン，オフの状態を生成すると共に，データの転送動作（ＲＯＭからＲＡＭへの転送動作）において，転送されるデータのワード数（書込みＲＡＭアドレスの数）に対応したウエイト時間によりタイミングを規定する。図３の例は，上記図２に示すソート済アドレスファイル１８ａに設定されたアドレスのデータの例に対応している。
【００２８】
図４には動作が定義されたスクリプトが示され，最初のａの「ＳＰＯＷＲＮ  ０」はパワーオンリセット信号をオフにすることを意味し，次のｂの「ＷＡＩＴＦＯＲ  ＮＳ  ４００ｎｓ」は４００ｎｓの時間だけウエイトすることを意味し，ｃの「％」はコメント（開始を表すＳｔａｒｔや，最初の転送を意味するFirst trnasmission等) を表し，「ＳＰＯＷＲＮ  １」はパワーオンリセット信号をオンにすることを意味する。この後のｄ〜ｊはパワーオンリセット信号がオンになって１００ｎｓの後にオフとなった後，ｈの４００ｎｓのウエイト時間が設けられており，この時間はＲＡＭへ書込みを行うスタート番地と転送数（ＲＡＭへ書込むワード数，１ワードは４バイト）を指定するために設けられ，ｈとｉの４００ｎｓのウエイト時間は，ＲＡＭアドレス１００番地と１０１番地への書込みを行うための時間である。この後の，ｊ〜ｏは１ワードのみをＲＡＭへ転送して書込む場合のスクリプトであり，ｐ以降も同様に１ワードのみの転送を行う場合のスクリプトである。
【００２９】
図５はＬＳＩ外部端子への入出力データ生成用スクリプト２とＲＡＭの説明図である。
【００３０】
図５の符号１９ｂ（図３参照）で示すスクリプト２の例は，ＲＯＭ（図２の１５に対応）の各番地に番地データと格納データとが格納されており，ＲＯＭは８ビット単位で転送を行う。この先頭のａで表す番地０１ＦＦＥのデータに対応した格納データとして転送ワード数（１ワードは４バイト）が格納され，この場合は「０００・・０１」（１ワード）が設定されている。次のｂの０１ＦＦＦの番地データに対応した開始番地（図２のＲＡＭ／ＲＯＭ１３の書き込み開始番地）が格納データとして格納され，この場合は「０００・・１００」が設定されている。次のｃの番地「００１００」とｄの番地「００１０１」には，転送すべきデータが格納されており，このＲＯＭの内容（スクリプト２）により，図５の右側に示すＲＡＭ（３２ビット書き込み）の各番地「０００１００」と「０００１０１」にＲＯＭの上記の各データが書き込まれる。これに続いてＲＯＭのスクリプト２のｅ〜ｇでは，ｅの番地データ「０１ＦＦＥ」に転送ワード数として１ワードが設定され，番地データ「０１ＦＦＦ」に開始番地が設定され，続いて番地データ「００１０Ａ」に対応して格納データが設定されている。この図５のＲＡＭの書き込みが行われる番地の分布を見れば分かるように，論理シミュレーションで使用したデータだけが選択的に転送され，使用されない番地のデータは転送されない。
【００３１】
図６はデータ生成用スクリプト１，２によるテストデータ生成の流れを示す図である。図６において，６０はシステムＬＳＩのシミュレーションモデル（ＬＳＩ本体），６１はシステムＬＳＩのテスタ装置における試験をシミュレーションするためのテストベンチ（ワークステーション上の試験インタフェース），６２はスクリプト１（システムシミュレーションのロードデータ），６３はスクリプト２（ＲＯＭデータ），６４は生成されたテスタデータである。
【００３２】
システムＬＳＩのシミュレーションモデル６０のＬＳＩ各端子をテストベンチ６１と接続すると共に，シミュレーションモデル６０のＬＳＩＲＯＭインタフェース端子を介してテストベンチ６１と接続する。このテストベンチ６１に対しスクリプト１（６２）とスクリプト２（６３）が接続され，システムＬＳＩのシミュレーションモデル６０とはテストベンチ６１を介して接続されており，この接続を通してスクリプト１とスクリプト２を通して図６の６４に示すテスタデータ６４を生成することができる。
【００３３】
図７にＬＳＩスクリプトによるマイクロローディング部のタイミングチャートであり，図３の実施例の入出力データ生成用スクリプト作成部１９で生成されたタイミングチャート例である。
【００３４】
図７のａはパワーオンリセット（Power on R) 信号の状態を表し，ｂはＲＯＭリードであり，ＲＯＭからＲＡＭへ転送されるデータをＬＳＩのピン部分にて図示したものである。時間ｔ１に１００ｎｓの期間だけパワーオンリセットがオンとなり，この信号状態は上記図４のｅ，ｆ，ｇに対応する。図７のｄの説明にあるように，時間ｔ２とｔ３のタイミングで転送開始番地がｂのＲＯＭリードの信号により指定される（この指定は上記のスクリプト２により指定される）。この後，時間ｔ４とｔ５のタイミングでＲＡＭへの転送ワード数（この例では２ワードで４バイト×２）が指定され，これもスクリプト２により指定される。その後，この値に従い，所望のＲＡＭアドレスへ４バイト（１ワード）のデータが時間ｔ６〜ｔ９に転送され，この時転送されるデータもスクリプト２により指定される。時間ｔ９に図７のｃの「Ｄａｔａ」で示すように１ワードがＲＡＭに書き込まれる。次の４バイトが時間ｔ１０〜ｔ１３に転送され，ｔ１３にＲＡＭアドレスにその４バイト（１ワード）が書き込まれる。この後，連続するアドレスのデータを転送する場合は次のパワーオンリセットが入力されず，不連続の場合は最終データ転送後に入るようにスクリプトに従って動作する。時間ｔ１４に最初の転送ブロック数に従って，前記のｔ１以下を繰り返す。
【００３５】
このように，シミュレーションモデルにより抽出したファイルを元に，システムＬＳＩへのパワーオンリセット信号生成用にシミュレーションの制御ファイルが作成され，最終的にＲＡＭへローディングされるマイクロプログラムはテスト装置で使用する番地だけを転送することができる。
【００３６】
図８は本発明によるシミュレーション時間の短縮化の説明図である。図８の▲１▼は本発明によるテスタデータ生成までの時間，▲２▼はマイクロプログラムのエリアを示す。Ａに示すように時間帯ＢはＲＡＭ上の命令セットによる周辺回路の動作確認（ＲＯＭ化）の時間であり，この時間Ｂはバグ発生分だけ繰り返す。時間帯Ａは，ＲＯＭからＲＡＭへの転送時間であり，本発明では余分なマイクロプログラムをロードしなくて済む（検証済のマイクロプログラムだけに絞る）ので転送時間が削減できる。この結果，ワークステーションでのテストデータ生成のシミュレーション時間＝Ｂ×（シミュレーションまたはバグ件数）＋Ａとなり，従来例（図１１の▲１▼参照）に比べて時間を短縮できることが分かる。図８の▲２▼はＲＯＭの中のデータの中で，テストデータとして使用するデータだけがＲＡＭへ転送される様子を示し，これによりシミュレーション時間を削減することができる。
【００３７】
【発明の効果】
本発明によればシミュレーションの総計の時間が短縮できる。また，ＬＳＩテスタでの実チップ試験もマイクロプログラムを転送しない分，３０〜７０％の試験時間短縮が期待できる。
【００３８】
本発明を使用した場合と従来方式の場合のワークステーションでのシミュレーション時間は，トータルのシミュレーション時間をｙ，周辺回路確認時間をａ，バグ／修正数（回数）をｘ，ＲＡＭ転送の固定時間をｂとすると，
従来方式のｙ＝（ａ＋ｂ）×ｘ
本発明のｙ＝ａ×ｘ＋ｂ
となり，明らかに本発明によれば従来方式に比べてシミュレーション時間を大幅に短縮できる。
【図面の簡単な説明】
【図１】本発明の原理構成を示す図である。
【図２】実施例の構成（その１）を示す図である。
【図３】実施例の構成（その２）を示す図である。
【図４】ＬＳＩ外部端子への入出力データ生成用スクリプト１の例を示す図である。
【図５】ＬＳＩ外部端子への入出力データ生成用スクリプト２とＲＡＭの説明図である。
【図６】データ生成用スクリプト１，２によるテストデータ生成の流れを示す図である。
【図７】ＬＳＩスクリプトによるマイクロローディング部のタイミングチャートを示す図である。
【図８】本発明によるシミュレーション時間の短縮化の説明図である。
【図９】従来のＬＳＩ開発の流れを示す図である。
【図１０】ＬＳＩの回路構成例を示す図である。
【図１１】従来のテスタ用データ生成の流れを示す図である。
【図１２】従来の問題点説明図である。
【符号の説明】
１      処理部
１ａ    ＲＯＭモデル化手段
１ｂ    アドレストレース手段
１ｃ    制御ファイル生成手段
２      記憶部
２ａ    検証済マイクロプログラム
２ｂ    ＲＯＭモデル
２ｃ    アドレスファイル
２ｄ    制御ファイル
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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