(57)【特許請求の範囲】
【請求項１】
ＭＯＳトランジスタにより構成されたカレントミラー対と、ＭＯＳトランジスタにより構成された他のカレントミラー対とを出力部に持つ演算増幅器であって、
前記カレントミラー対の出力段、および入力段のＭＯＳトランジスタのうち、入力段のＭＯＳトランジスタのソースと電源との間にのみ、実質的に抵抗が挿入され、
前記他のカレントミラー対の出力段は前記カレントミラー対の出力段に接続され、この他のカレントミラー対は、出力段、および入力段双方のＭＯＳトランジスタのソースと電源との間に実質的に抵抗が挿入されていないことを特徴とする演算増幅器。
【請求項２】
前記出力部の電源を、出力部よりも前段の電源と別にしたことを特徴とする請求項１に記載の演算増幅器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は演算増幅器に係わり、特に高負荷を駆動可能とする演算増幅器に関する。
【０００２】
【従来の技術】
従来、ポータブルオーディオ機器に使用するヘッドフォンドライバは、バイポーラプロセスによる専用ＩＣである。ヘッドフォンドライバには、低電圧まで負荷（１６〜３２Ω程度）を駆動できる能力が要求される。
【０００３】
近年、ヘッドフォンドライバをＣＭＯＳ回路化して、Ｄ／Ａ変換ＬＳＩに内蔵する動きが出てきている。ヘッドフォンドライバを、Ｄ／Ａ変換ＬＳＩに１チップ化すれば基板の実装面積を削減でき、小型軽量化、低価格化に寄与できる。
【０００４】
現在、ポータブルオーディオ機器のＤ／Ａ変換方式は、１ビットΣΔ変調方式が主流であり、Ｄ／Ａ変換ＬＳＩの出力部には、演算増幅器を用いたフィルタが内蔵されているものがほとんどである。演算増幅器の出力部は、低電圧動作の観点から、ＭＯＳトランジスタにより構成されたカレントミラー対が使われる。
【０００５】
図１３は、カレントミラー対を使用した演算増幅器の出力部の回路図である。
【０００６】
図１３に示すように、出力部２０４は、Ｎチャネル型ＭＯＳトランジスタ（以下ＮＭＯＳ）Ｑ14、Ｐチャネル型ＭＯＳトランジスタ（以下ＰＭＯＳ）Ｑ15、Ｑ16、ＮＭＯＳ Ｑ17を有している。
【０００７】
ＮＭＯＳ Ｑ14のソースは回路内接地電位ＶSSに接続され、そのドレインはＰＭＯＳ Ｑ15のドレインに接続されている（ノードＮ７）。ＮＭＯＳ Ｑ14のゲートには第１の制御入力IN1が供給される。ＰＭＯＳ Ｑ15のソースは電源電位ＶDDに接続され、そのゲートにはノードＮ７の電位が供給される。ノードＮ７の電位は、さらにＰＭＯＳ Ｑ16のゲートに供給される。ＰＭＯＳ Ｑ16のソースは電源電位ＶDDに接続され、そのドレインはＮＭＯＳ Ｑ17のドレインに接続されている（ノードＮ８）。ＮＭＯＳ Ｑ17のソースは回路内接地電位ＶSSに接続され、そのゲートには第２の制御入力IN2が供給される。また、ＮＭＯＳ Ｑ17のゲートは、抵抗Ｒ１、およびキャパシタＣ１を介して、ノードＮ８に接続されている。
【０００８】
ＰＭＯＳ Ｑ16、およびＮＭＯＳ Ｑ17は出力段を構成しており、これらのドレインの相互接続ノードＮ８は出力端子である。ＰＭＯＳ Ｑ16、およびＮＭＯＳ Ｑ17はそれぞれ制御入力IN1、IN2に応じて駆動され、出力端子（ノードＮ８）の電位をスイングさせる。
【０００９】
このような演算増幅器の出力部２０４に、もし十分な負荷駆動能力を持たせることができれば、ヘッドフォンドライバ等の外部負荷を駆動する回路を省略でき、チップサイズ的に大変有利となる。
【００１０】
【発明が解決しようとする課題】
演算増幅器の出力部２０４に、十分な負荷駆動能力を持たせるためには、出力段を構成しているＰＭＯＳ Ｑ16、およびＮＭＯＳ Ｑ17のサイズを大きくすればよい。詳しくはＰＭＯＳ Ｑ16のチャネル幅Ｗ16とチャネル長Ｌ16との比“Ｗ16／Ｌ16”、およびＮＭＯＳ Ｑ17のチャネル幅Ｗ17とチャネル長Ｌ17との比“Ｗ17／Ｌ17”をそれぞれ大きくする。
【００１１】
しかし、チャネル長Ｌには製造上、下限がある。このため、“Ｗ／Ｌ”を大きくするためには、図１４に示すようにチャネル幅Ｗ16、Ｗ17をそれぞれ大きくしなければならない。このような事情は、チップサイズの増大の抑制に不利である。
【００１２】
この発明は上記の事情に鑑みて為されたもので、その主要な目的は、チップサイズの増大を抑制しつつ、負荷駆動能力を向上させることが可能な出力部を持つ演算増幅器を提供することにある。
【００１３】
【課題を解決するための手段】
上記目的を達成するために、この発明に係る演算増幅器は、ＭＯＳトランジスタにより構成されたカレントミラー対と、ＭＯＳトランジスタにより構成された他のカレントミラー対とを出力部に持つ演算増幅器であって、前記カレントミラー対の出力段、および入力段のＭＯＳトランジスタのうち、入力段のＭＯＳトランジスタのソースと電源との間にのみ、実質的に抵抗が挿入され、前記他のカレントミラー対の出力段は前記カレントミラー対の出力段に接続され、この他のカレントミラー対は、出力段、および入力段双方のＭＯＳトランジスタのソースと電源との間に実質的に抵抗が挿入されていないことを特徴としている。
【００１４】
上記構成を有する演算増幅器であると、カレントミラー対の入力段のＭＯＳトランジスタのソースと電源との間に抵抗を挿入したので、カレントミラー対の出力段のＭＯＳトランジスタのゲート電位を、抵抗が無い場合に比べて、より低くできる。このため、カレントミラー対の出力段を構成するＭＯＳトランジスタのサイズを大きくしなくても、多くの出力電流を流すことができ、その負荷駆動能力を向上させることができる。よって、チップサイズの増大を抑制しつつ、負荷駆動能力を向上させることが可能な出力部を持つ演算増幅器を得ることができる。
【００１５】
【発明の実施の形態】
以下、この発明の実施形態を図面を参照して説明する。なお、全図面において、共通する部分には共通する参照符号を付す。
【００１６】
［第１の実施形態］
図１は、この発明の第１の実施形態に係る演算増幅器の一回路例を示す回路図である。
【００１７】
図１に示すように、第１の実施形態に係る演算増幅器１０は、第１段１０１〜第７段１０７を含む。第１段１０１の電流Ｉ１は、電流源ＩＳＣにより決定される定電流である。第２段１０２〜第７段１０７それぞれの電流Ｉ２、Ｉ３、Ｉ４、Ｉ５、Ｉ６、Ｉ７は、定電流Ｉ１を元にして決まる。また、実施の形態の説明に際し、第１段１０１〜第７段１０７の各段を、便宜上、それぞれの機能に応じ、電流源部２０１、差動増幅部２０２、バイアス電位生成および増幅部２０３、出力部２０４の４つにブロック化する。
【００１８】
第１段１０１は電流源部２０１を構成し、ＰＭＯＳ Ｑ１および電流源ＩＳＣを含む。ＰＭＯＳ Ｑ１のソースは電源電位ＶDDに接続され、そのゲートはそのドレインに接続されている（ノードＮ１）。電流源ＩＳＣはノードＮ１と回路内接地電位ＶSSとの間に接続されている。電流源ＩＳＣが動作し、定電流Ｉ１が流れている間、演算増幅器１０は動作する。
【００１９】
第２段１０２は差動増幅部２０２を構成し、ＰＭＯＳ Ｑ２〜Ｑ４、ＮＭＯＳ Ｑ５、Ｑ６を含む。ＰＭＯＳ Ｑ２のソースは電源電位ＶDDに接続され、そのゲートはノードＮ１に接続されている。ＰＭＯＳ Ｑ３、Ｑ４のソースはそれぞれ、ＰＭＯＳ Ｑ２のドレインに接続されている。また、ＰＭＯＳ Ｑ３のゲートには負入力ＩＮ-が入力され、ＰＭＯＳ Ｑ４のゲートには正入力ＩＮ+が入力される。負入力ＩＮ-および正入力ＩＮ+はそれぞれ、演算増幅器１０に入力される入力信号である。ＰＭＯＳ Ｑ３のドレインはＮＭＯＳ Ｑ５のドレインに接続され（ノードＮ２）、ＰＭＯＳ Ｑ４のドレインはＮＭＯＳ Ｑ６のドレインに接続されている（ノードＮ３）。ＮＭＯＳ Ｑ５およびＱ６のゲートはそれぞれ、ノードＮ２に接続され、これらのソースはそれぞれ、回路内接地電位ＶSSに接続されている。
【００２０】
第３段１０３、第４段１０４、および第５段１０５はそれぞれバイアス電位生成および増幅部２０３を構成する。第３段１０３はＰＭＯＳ Ｑ７、ＮＭＯＳ Ｑ８を含む。ＰＭＯＳ Ｑ７のソースは電源電位ＶDDに、そのゲートはノードＮ１に、そのドレインはＮＭＯＳ Ｑ８のドレインにそれぞれ接続されている。ＮＭＯＳ Ｑ８のソースは回路内接地電位ＶSSに接続されている。第４段１０４はＰＭＯＳ Ｑ10、ＮＭＯＳ Ｑ９、Ｑ11を含む。ＰＭＯＳ Ｑ10のソースは電源電位ＶDDに、そのゲートはノードＮ１に、そのドレインはＮＭＯＳ Ｑ11のドレインに接続されている（ノードＮ５）。ＮＭＯＳ Ｑ11のゲートは、ノードＮ５に接続され、そのソースはＮＭＯＳ Ｑ９のドレインに接続されている（ノードＮ４）。ＮＭＯＳ Ｑ９のソースは回路内接地電位ＶSSに、そのゲートはノードＮ４にそれぞれ接続されている。また、ノードＮ４は、ＮＭＯＳ Ｑ８のゲートに接続されている。第５段１０５はＮＭＯＳ Ｑ12、Ｑ13を含む。ＮＭＯＳ Ｑ12のドレインは電源電位ＶDDに、そのゲートはノードＮ５に、そのソースはＮＭＯＳ Ｑ13のドレインにそれぞれ接続されている（ノードＮ６）。ＮＭＯＳ Ｑ13のソースは回路内接地電位ＶSSに、そのゲートはノードＮ３にそれぞれ接続されている。
【００２１】
第６段１０６、および第７段１０７はそれぞれ出力部２０４を構成する。出力部２０４は、カレントミラー対１２０を有する。
【００２２】
第６段１０６はＮＭＯＳ Ｑ14、ＰＭＯＳ Ｑ15を含む。ＮＭＯＳ Ｑ14のソースは回路内接地電位ＶSSに接続され、そのドレインはＰＭＯＳ Ｑ15のドレインに接続されている（ノードＮ７）。ＮＭＯＳ Ｑ14のゲートはノードＮ６に接続されている。ノードＮ６の電位は、第１の制御入力IN1である。ＰＭＯＳ Ｑ15のソースは抵抗Ｒを介して電源電位ＶDDに接続され、そのゲートはノードＮ７に接続されている。
【００２３】
第７段１０７はＰＭＯＳ Ｑ16、ＮＭＯＳ Ｑ17を含む。ＰＭＯＳ Ｑ16は、ＰＭＯＳ Ｑ15とともに、カレントミラー対１２０を構成する。ＰＭＯＳ Ｑ16のゲートはノードＮ７に接続されている。ＰＭＯＳ Ｑ16のソースは電源電位ＶDDに直接接続され、そのドレインはＮＭＯＳ Ｑ17のドレインに接続されている（ノードＮ８）。ＮＭＯＳ Ｑ17のソースは回路内接地電位ＶSSに接続され、そのゲートはノードＮ３に接続されている。ノードＮ３の電位は、第２の制御入力IN2である。ＮＭＯＳ Ｑ17のゲートは、抵抗Ｒ１、およびキャパシタＣ１を介して、ノードＮ８に接続されている。
【００２４】
ＰＭＯＳ Ｑ16のドレインとＮＭＯＳ Ｑ17のドレインとの相互接続ノードＮ８は出力端子である。ＰＭＯＳ Ｑ16、およびＮＭＯＳ Ｑ17はそれぞれ、制御入力IN1、IN2に応じて駆動され、出力端子（ノードＮ８）の電位をスイングさせる。出力端子（ノードＮ８）から得られる出力ＯＵＴの波形は、たとえば正弦波状である。演算増幅器１０の出力部２０４は、出力端子（ノードＮ８）を介して、外部負荷に電荷を供給したり、外部負荷から電荷を引き抜いたりして、外部負荷を駆動する。
【００２５】
このような演算増幅器１０において、入力段のＰＭＯＳ Ｑ15のソースを、抵抗Ｒを介して電源電位ＶDDに接続し、出力段のＰＭＯＳ Ｑ16のソースを電源電位ＶDDに直接接続している。この構成により、電流Ｉ６が増加した場合、抵抗Ｒによる電圧降下により、ノードＮ７の電位は、抵抗Ｒが無い場合に比べ、さらに低くなる。このため、ＰＭＯＳ Ｑ16のゲート電位は、抵抗Ｒが無い場合に比べて、さらに低くすることができる。この結果、ＰＭＯＳ Ｑ16は、より多くの電流Ｉ７を流せるようになり、その負荷駆動能力が向上する。
【００２６】
これにより、図２（Ａ）に示すように、ＰＭＯＳ Ｑ16のチャネル幅Ｗ16とＰＭＯＳ Ｑ16のチャネル長Ｌ16との比（以下“Ｗ16／Ｌ16”比と略す）を、抵抗Ｒが無い場合より小さくしても、ＰＭＯＳ Ｑ16の負荷駆動能力は、抵抗Ｒが無い場合とほぼ同程度の負荷駆動能力とすることが可能になる。
【００２７】
また、図２（Ｂ）に示すように、“Ｗ16／Ｌ16”比を、抵抗Ｒが無い場合と同程度にしたときには、ＰＭＯＳ Ｑ16の負荷駆動能力は、抵抗Ｒが無い場合よりも向上する。
【００２８】
よって、第１の実施形態によれば、チップサイズの増大を抑制しつつ、負荷駆動能力を向上させることが可能な出力部２０４を持つ演算増幅器１０を得ることができる。
【００２９】
図３は、第１の実施形態に係る演算増幅器１０を用いたＤ／Ａ変換ＬＳＩの一構成例、およびそのＤ／Ａ変換ＬＳＩを用いたシステムの一構成例を示すブロック図である。図３は、特にポータブルオーディオ機器に用いられるシステムを示している。
【００３０】
図３に示すように、Ｄ／Ａ変換ＬＳＩ３００は、Ｄ／Ａ変換器３０１およびアナログフィルタ３０２を１チップに集積したもので、図１に示した演算増幅器１０はアナログフィルタ３０２に含まれている。Ｄ／Ａ変換器３０１は、デジタルオーディオデータを、アナログオーディオデータに変換するものであり、たとえば１ビットΣΔ変調を用いた１ビットＤ／Ａ変換器である。デジタルオーディオデータはＣＤやＤＶＤなど、オーディオ情報等を記録した記録媒体３０３から取り出されたデジタルデータである。また、Ｄ／Ａ変換器３０１の出力は、アナログフィルタ３０２に入力される。アナログフィルタ３０２は、Ｄ／Ａ変換されたアナログオーディオデータをフィルタリングおよび演算増幅してアナログ出力として出力する。また、アナログフィルタ３０２の出力（アナログ出力）は上記デジタルデータに応じてヘッドフォンなどの外部負荷３０４を駆動する出力であり、図１に示した出力部２０４の出力端子（ノードＮ８）から得られる出力に相当する。出力部２０４の出力端子（ノードＮ８）に外部負荷３０４を接続した時の等価回路を図４に示す。
【００３１】
この発明に係る演算増幅器１０によれば、その出力部２０４の負荷駆動能力を向上できるので、たとえば図３に示すように、アナログフィルタ３０２（演算増幅器）の出力によって、ヘッドフォン等の外部負荷を駆動できる。
【００３２】
さらにこの発明に係る演算増幅器１０によれば、アナログフィルタ３０２の出力によって、ヘッドフォン等の外部負荷３０４を駆動できるので、Ｄ／Ａ変換ＬＳＩ３００に、ヘッドフォンドライバ等の外部負荷を駆動するための回路を、別途設ける必要がない。このような構成は、Ｄ／Ａ変換ＬＳＩ３００のチップサイズの縮小に有利である。
【００３３】
［第２の実施形態］
図５は、この発明の第２の実施形態に係る演算増幅器の一回路例を示す回路図である。
【００３４】
図５に示すように、第２の実施形態に係る演算増幅器２０が、第１の実施形態に係る演算増幅器１０と異なるところは出力部２０４-2であり、出力部２０４-2は、複数、この実施形態では２つのカレントミラー対１２０-2、１２１を有することである。
【００３５】
第８段１０８はＮＭＯＳ Ｑ24、ＰＭＯＳ Ｑ22を含む。ＮＭＯＳ Ｑ24のソースは回路内接地電位ＶSSに接続され、そのドレインはＰＭＯＳ Ｑ22のドレインに接続されている（ノードＮ９）。ＮＭＯＳ Ｑ24のゲートはノードＮ６に接続されている。ノードＮ６の電位は、第１の制御入力IN1である。ＰＭＯＳ Ｑ22のソースは、電源電位ＶDDに直接に接続され、そのゲートはノードＮ９に接続されている。
【００３６】
第９段１０９はＰＭＯＳ Ｑ23を含む。ＰＭＯＳ Ｑ23は、ＰＭＯＳ Ｑ22とともに、カレントミラー対１２１を構成する。ＰＭＯＳ Ｑ23のゲートはノードＮ９に接続されている。ＰＭＯＳ Ｑ16のソースは、電源電位ＶDDに直接に接続され、そのドレインはノードＮ８に接続されている。
【００３７】
カレントミラー対１２０-2は、第１の実施形態の出力部２０４が有するカレントミラー対１２０と同様のものであり、ＰＭＯＳ Ｑ15のソースは抵抗Ｒを介して電源電位ＶDDに接続されている。
【００３８】
図６は、カレントミラー対の入力電流と出力電流との関係を示す図である。
【００３９】
図６に示すように、カレントミラー対１２１は、入力段のＰＭＯＳ Ｑ22のソースを直接電源電位ＶDDに接続しているために、入力電流Ｉ８が増加すると、出力電流Ｉ９は、線(i)に示すように直線的に増加する。
【００４０】
また、図６に示すように、カレントミラー対１２０-2は、入力段のＰＭＯＳ Ｑ15のソースを抵抗Ｒを介して電源電位ＶDDに接続している。このため、入力電流Ｉ６が増加すると、出力電流Ｉ７’は、線(ii)に示すように、出力電流Ｉ９よりも急峻に増加する。
【００４１】
第２の実施形態に係る演算増幅器２０は、これらのカレントミラー対１２１、１２０-2をそれぞれ有するために、その出力部２０４-2が流す電流Ｉ７は、線(iii)に示すように、ＰＭＯＳ Ｑ16が流す電流Ｉ７’と、ＰＭＯＳ Ｑ23が流す電流Ｉ９との和になる。この結果、電流Ｉ７はさらに増え、出力部２０４の負荷駆動能力は、より向上する。
【００４２】
また、第２の実施形態によれば、さらに下記の効果を得ることができる。
【００４３】
図６中の線(ii)に示すように、カレントミラー対１２０-2は、抵抗Ｒがあるために、電流Ｉ７'を、より急峻に増加させることができる反面、入力電流Ｉ６が小さい領域“ｒ”では、抵抗Ｒが無い場合に比べて、出力電流Ｉ７’を急激に小さくしてしまう傾向がある。このため、カレントミラー対１２０-2のみで、出力部２０４-2を構成した場合、図７に示すように、出力ＯＵＴに、波形が不連続となる、いわゆる“ゼロクロス歪み”などの不具合を生じる可能性がある。
【００４４】
この点、第２の実施形態では、抵抗Ｒを持たないカレントミラー対１２１と、抵抗Ｒを持つカレントミラー対１２０-2とで、出力部２０４-2を構成する。これにより、入力電流Ｉ６が小さい領域“ｒ”において、出力電流Ｉ７に、抵抗Ｒを持たないカレントミラー対１２１の出力電流Ｉ９を重ね合わせることができる。この結果、出力電流Ｉ７’を急激に小さくしてしまう傾向は改善され、出力ＯＵＴに、“ゼロクロス歪み”などの不具合を生じる可能性を低減することができる。
【００４５】
また、第２の実施形態ではカレントミラー対を２つとしたが、３つ以上設けても良い。このような場合には、抵抗Ｒを持つカレントミラー対と、抵抗Ｒを持たないカレントミラー対とを適宜組み合わせることで、出力部の負荷駆動能力を調節することができる。
【００４６】
たとえばカレントミラー対を３つ設けた場合、その２つを抵抗Ｒを持つカレントミラー対とし、残りの１つを抵抗Ｒを持たないカレントミラー対とする。この場合、出力部の負荷駆動能力は向上する。
【００４７】
また、抵抗Ｒを持つカレントミラー対を１つとし、残りの２つを抵抗Ｒを持たないカレントミラー対とする。この場合、出力部の負荷駆動能力は上記の場合に比べて低下するが、静止時に出力部に流れるアイドル電流が減り、低消費電力化できる利点が得られる。静止時とは、外部負荷への電流の出入りがない状態、つまり出力ＯＵＴが中点電位で一定の時のことである。出力ＯＵＴが一定電位でも、たとえば図５に示すＰＭＯＳ Ｑ16、Ｑ23、ＮＭＯＳ Ｑ17それぞれには電流が流れている。
【００４８】
アイドル電流の低減と負荷駆動能力の向上とは、通常互いに相反の関係にあり、負荷駆動能力を向上させようとすればアイドル電流は増加し、アイドル電流を減少させようとすれば駆動能力は低下する。このため、負荷駆動能力の調節は重要である。従来、負荷駆動能力の調節は、ＭＯＳトランジスタのサイズ、特に“Ｗ／Ｌ”比を調節することで行われる。このため、負荷駆動能力の調節が必要となった場合、回路設計や、チップのレイアウトをやり直す必要があった。
【００４９】
この点、第２の実施形態では、カレントミラー対を２つ以上有しており、これらカレントミラー対のうち、いくつのカレントミラー対に抵抗Ｒを設けるかで、負荷駆動能力の調節を行える。このような調節は、“Ｗ／Ｌ”比を調節する場合に比べて簡単であり、たとえば製品の開発期間を短縮できる等の利点を得ることができる。
【００５０】
［第３の実施形態］
図８は、この発明の第３の実施形態に係る演算増幅器の一回路例を示す回路図である。
【００５１】
図８に示すように、第３の実施形態に係る演算増幅器３０が、第２の実施形態に係る演算増幅器２０と異なるところは、電流源部２０１、差動増幅部２０２、バイアス電位生成および増幅部２０３に昇圧電源電位ＶＤＤ１を用い、出力部２０４-2に非昇圧電源電位ＶＤＤ２を用いたことである。
【００５２】
近年のポータブルオーディオ機器の仕様として、機器の電源である電池の電圧を昇圧して安定化させた昇圧電源電位を作ってＤ／Ａ変換ＬＳＩを含む各ＬＳＩに供給し、ヘッドフォンドライバには、電池から電源電位を直接に供給する仕様がある。
【００５３】
このような仕様に、この発明を対応させる場合には、図８に示すように、演算増幅器３０の出力部２０４-2のみを別電源とし、電流源部２０１、差動増幅部２０２、バイアス電位生成および増幅部２０３に、昇圧電源電位ＶＤＤ１を供給し、出力部２０４-2に電池から電源電位ＶＤＤ２を直接に供給するようにすれば良い。
【００５４】
また、この発明は、ヘッドフォンドライバに、電池から電源電位を直接に供給する仕様において、特に有効である。以下、これにつき説明する。
【００５５】
図９は電池の電圧と時間との関係を示す関係図、図１０は出力ＯＵＴの波形を示す波形図である。
【００５６】
図９に示すように、電池が消耗するにつれて、その電圧は徐々に低下する。電圧の低下に伴って、出力部が負荷に十分な電流を供給できなくなってくると、図１０の破線に示すように、出力ＯＵＴの高レベル側波形に大きな歪みが生ずる。この歪みが許容範囲におさまっている間が、動作可能時間Ｔoprと定義される。もし、ヘッドフォンドライバの駆動能力を、図９に示すように、さらに低い電圧Ｖ１まで確保できれば、動作可能時間Ｔoprを延ばすことができる。
【００５７】
図１１は、比較例に係る演算増幅器を示す図である。
【００５８】
図１１に示す回路では、ＮＭＯＳ Ｑ17のゲートに供給される制御入力IN2の高レベル側ピーク電位は、電池３０５の電圧が下がっても変わらない。バイアス電位生成および増幅部２０３には、電池３０５の高電位を昇圧部３０６で昇圧した電源電位が供給されているためである。即ち、ＮＭＯＳ Ｑ17の負荷駆動能力は、電池３０５の電圧が下がっても、そのゲート〜ソース間電圧Ｖgsが変わらないために低下しない。
【００５９】
これに対し、ＰＭＯＳ Ｑ16のソースには、電池３０５の高電位が直接供給される。このため、電池３０５の電圧が下がると、そのゲート〜ソース間電圧Ｖgsが小さくなってしまい、ＰＭＯＳ Ｑ16の負荷駆動能力は低下する。
【００６０】
電池３０５の電圧が下がっても、上下対称な出力ＯＵＴを長い時間得られるようにすれば、動作可能時間Ｔoprを長くすることができる。
【００６１】
このためには、図１１に示すように、ＰＭＯＳ Ｑ16のサイズ、特にＷ16を、さらに大きくし、ＰＭＯＳ Ｑ16の負荷駆動能力をより向上させれば良い。
【００６２】
しかし、このような構成では、上述したようにチップサイズの増大の抑制に不利である。
【００６３】
そこで、図１２に示すように、ヘッドフォンドライバに、電池から電源電位を直接に供給する仕様において、この発明に係る演算増幅器を用いる。
【００６４】
このようにすれば、ＰＭＯＳ Ｑ16のサイズ、特にＷ16を、図１１に示した構成ほど大きくしなくても、ＰＭＯＳ Ｑ16には、ほぼ同等の負荷駆動能力が得られる。よって、ヘッドフォンドライバに、電池から電源電位を直接に供給する仕様において、チップサイズの増大を抑制しつつ、負荷駆動能力を向上でき、かつ動作可能時間を長くできる、という効果を得ることができる。
【００６５】
なお、第３の実施形態は、第２の実施形態と併用されるばかりでなく、第１の実施形態と併用できることはもちろんである。
【００６６】
以上、この発明を第１〜第３の実施形態により説明したが、この発明は第１〜第３の実施形態に限られるものではなく、その趣旨を逸脱しない範囲で種々変形することができる。
【００６７】
また、第１〜第３の実施形態は、ポータブルオーディオ機器への使用を想定して説明したが、この発明は、特にポータブルオーディオ機器に限られるものではなく、入力アナログデータに応じたアナログ出力を演算増幅により得て、このアナログ出力により負荷を駆動するようなシステムであれば、この発明に係る演算増幅器は当然に適用できる。また、入力されるアナログデータは、Ｄ／Ａ変換したものであっても、Ｄ／Ａ変換しないもの（元々がアナログデータ）であっても、どちらでも構わない。
【００６８】
また、第１〜第３の実施形態のカレントミラー対は、ＰＭＯＳにより構成されたが、ＮＭＯＳにより構成されても良い。ただし、特にトランジスタサイズの増加を抑制できる効果は、ＰＭＯＳのほうがより良く得られる。たとえばシリコンを半導体とした一般的なＬＳＩでは、ＰＭＯＳの電流駆動能力が、ＮＭＯＳの電流駆動能力よりも劣る傾向がある。このため、ＰＭＯＳのサイズが、ＮＭＯＳのサイズよりも大きくされている。よって、この発明は、ＰＭＯＳにより構成されたカレントミラー対に、より好ましく適用できる。
【００６９】
なお、ＭＯＳトランジスタのサイズはゲート幅Ｗ、ゲート長Ｌにより定義したが、それぞれチャネル幅、チャネル長と読み替えられても良い。
【００７０】
【発明の効果】
以上説明したように、この発明によれば、チップサイズの増大を抑制しつつ、負荷駆動能力を向上させることが可能な出力部を持つ演算増幅器を提供できる。
【図面の簡単な説明】
【図１】図１はこの発明の第１の実施形態に係る演算増幅器の一回路例を示す回路図。
【図２】図２（Ａ）、（Ｂ）はそれぞれ第１の実施形態の効果を説明するための図。
【図３】図３は第１の実施形態に係る演算増幅器を用いたＬＳＩの一構成例、およびそのＬＳＩを用いたシステムの一構成例を示すブロック図。
【図４】図４は第１の実施形態に係る演算増幅器の出力端子に外部負荷を接続した時の等価回路図。
【図５】図５はこの発明の第２の実施形態に係る演算増幅器の一回路例を示す回路図。
【図６】図６はカレントミラー対の入力電流と出力電流との関係を示す図。
【図７】図７は演算増幅器の出力波形を示す波形図。
【図８】図８はこの発明の第３の実施形態に係る演算増幅器の一回路例を示す回路図。
【図９】図９は電池の電圧と時間との関係を示す関係図。
【図１０】図１０は演算増幅器の出力波形を示す波形図である。
【図１１】図１１は比較例に係る演算増幅器を示す図。
【図１２】図１２は第３の実施形態の効果を説明するための図。
【図１３】図１３はカレントミラー対を使用した演算増幅器の出力部の回路図。
【図１４】図１４は解決しようとする課題を説明するための図。
【符号の説明】
１０…第１の実施形態に係る演算増幅器、
２０…第２の実施形態に係る演算増幅器、
３０…第３の実施形態に係る演算増幅器、
１０１〜１０９…段、
１２０、１２１、１２０-2…カレントミラー対、
２０１…電流源部、
２０２…差動増幅部、
２０３…バイアス電位生成および増幅部、
２０４、２０４-2…出力部、
３００…Ｄ／Ａ変換ＬＳＩ、
３０１…Ｄ／Ａ変換器、
３０２…アナログフィルタ、
３０４…外部負荷（ヘッドフォン）、
３０５…電池、
３０６…昇圧部。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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