(57)【特許請求の範囲】
【請求項１】
第１の時間分解能を持ってクロックパルスを伝播させる第１の遅延回路と、
上記第１の遅延回路の上記第１の時間分解能に対応した各段の遅延信号と、入力されたクロックパルスの１クロック遅れたクロックエッジとを比較して両エッジの時間的一致を検出する第１のエッジ検出回路と、
上記第１のエッジ検出回路の検出信号により制御されて上記第１の遅延回路の対応する遅延段の遅延信号を選択する第１のマルチプレクサと、
上記第１のマルチプレクサを通したクロックパルスを受けて上記第１の時間分解能よりも小さい第２の時間分解能を持って遅延させる第２の遅延回路と、
上記第２の遅延回路の上記第２の時間分解能に対応した各段の遅延信号と、入力されたクロックパルスの１クロック遅れたクロックエッジとを比較して両エッジの時間的一致を検出する第２のエッジ検出回路と、
上記第２のエッジ検出回路の検出信号により制御されて上記第２の遅延回路の遅延段に対応する遅延信号を選択する第２のマルチプレクサとを備え、
上記第２のマルチプレクサを通して同期化されたクロック信号を形成してなるクロック同期回路であって、
上記第２の時間分解能を持つ第２の遅延回路は、
第１と第２の入力端子間に、入力される２つの入力信号をカップリングさせるインピーダンス手段が設けられ、上記入力端子に供給される入力信号に対して反転させた出力信号を形成する論理ゲート手段を複数個備え、
上記複数個の論理ゲート手段は、第１信号伝達方向と第２信号伝達方向に格子状に配置され、
第１信号伝達方向おいて第１番目以外の第Ｋ番目とされ、第２信号伝達方向において第Ｌ段目に配置された論理ゲート手段の上記第１の入力端子には第１信号伝達方向においてＫ番目とされ、第２信号伝達方向においてＬ−１段目とされた論理ゲート手段の出力信号又は第１段目の論理ゲート手段では入力クロック信号が供給され、
上記論理ゲート手段の第２の入力端子には第１信号伝達方向において１つ前であるＫ−１番目とされ、第２信号伝達方向において同じＬ段目とされた論理ゲート手段の第１の入力端子に供給される入力信号が供給され、
かつ、第１信号伝達方向において第１番目とされ、第２信号伝達方向においてＬ番目とされる論理ゲート手段の第２の入力端子には、第１信号伝達方向において最終段とされ、上記第２の信号伝達方向においてそれよりも前段とされた論理ゲート手段であって、それにおける第１の入力端子に供給される入力信号と同相の関係となる第１の入力端子に供給される入力信号が供給され、
上記第２信号伝達方向において第１段目とされ、第１信号伝達方向において第１番目とされた論理ゲート手段の第１と第２の入力端子には、バッファ回路を構成する入力回路を通したクロック信号が供給され、第１信号伝達方向において第２番目から最終番目までの各論理ゲート手段の第１の入力端子に供給される上記入力クロック信号は、上記バッファ回路を構成する入力回路により上記第１信号伝達方向において順に遅延されたものであり、
上記第２信号伝達方向において少なくとも最終段又は１つ前であって、第１信号伝達方向に配列される複数の論理ゲート手段の出力端子から出力信号を得る格子状遅延回路からなることを特徴とするクロック同期回路。
【請求項２】
請求項１において、
上記第１の遅延回路は、同じ回路構成にされた第１の１、第１の２及び第１の３の３つの遅延回路から構成され、
上記第１のマルチプレクサは、第１の１と第１の２の２つのマルチプレクサから構成され、
上記第２の遅延回路は、同じ回路構成にされた第２の１と第２の２の２つの遅延回路から構成され、
上記第１の１の遅延回路は、上記第１のエッジ検出回路に供給される遅延信号を形成するものであり、
上記第１の１のマルチプレクサは、上記第１の２の遅延回路の格段の遅延信号を上記第１のエッジ検出回路の検出信号により選択するものであり、
上記第１の２のマルチプレクサは、上記第１の３の遅延回路の格段の遅延信号を上記第１のエッジ検出回路の検出信号により選択するものであり、
上記第２の１の遅延回路の入力には、上記第１の１のマルチプレクサの出力信号が供給されて、上記第２のエッジ検出回路に供給される遅延信号を形成するものであり、
上記第２のマルチプレクサは、上記第２の２の遅延回路の各段の遅延信号を上記第２のエッジ検出回路の検出信号により選択するものであることを特徴とするクロック同期回路。
【請求項３】
請求項２において、
上記第１のエッジ検出回路は、第１の検出結果と第１の検出結果より１つ前の第２の検出結果からなる２系統の出力機能を持ち、
上記第１のマルチプレクサは、上記第１のエッジ検出回路で形成された第１の検出結果に対応した第１のエッジ検出信号により制御され、
上記第２のマルチプレクサは、上記第１のエッジ検出回路で形成された第２の検出結果に対応した第２のエッジ検出信号により制御されることを特徴とするクロック同期回路。
【請求項４】
請求項１ないし請求項３のいずれかにおいて、
上記第２の遅延回路を構成する格子状遅延回路は、
上記第１信号伝達方向において最終段とされ、第２信号伝達方向において第１段目の論理ゲート手段の第１の入力端子の入力信号は、第１信号伝達方向において第１番目であって、第２信号伝達方向において第３段目の論理ゲート手段の第２の入力端子に供給されるものであり、第１信号伝達方向において第１番目であって第２信号伝達方向において第２段目の論理ゲート手段の第１と第２の入力端子には、第１及び第２信号伝達方向において第１番目の論理ゲート手段の出力信号が共通に供給されるものであることを特徴とするクロック同期回路。
【請求項５】
請求項２ないし請求項４のいずれかにおいて、
上記第１の１ないし３の遅延回路は、ＣＭＯＳインバータ回路が縦列接続されて構成されるものであることを特徴とするクロック同期回路。
【請求項６】
請求項２ないし請求項５のいずれかにおいて、
上記第１の２の遅延回路の入力には、第１のダミー遅延回路を通して入力信号が供給され、
上記第１のダミー遅延回路の出力信号は上記第２の遅延回路から出力される遅延信号が所定段数以降になるように設定するよう時間調整を行う上記第２のダミー遅延回路を通して上記第１の１の遅延回路の入力に供給されるものであることを特徴とするクロック同期回路。
【請求項７】
請求項２ないし請求項６のいずれかにおいて、
上記第１と第２のエッジ検出回路はそれぞれ出力部にラッチ回路を備え、所定の制御信号より間欠的に動作状態と非動作状態にされるとともに、非動作状態では上記ラッチ回路に保持された検出信号を出力させるものであることを特徴とするクロック同期回路。
【請求項８】
請求項１ないし請求項７のいずれかにおいて、
上記クロック信号は、外部端子から供給されるクロック信号を受ける入力バッファ回路と、出力段ドライバに対応した遅延回路を持つ遅延回路とを通して入力されるものであり、
上記第２のマルチプレクサを通した出力信号は、出力段ドライバを通して出力されるものであることを特徴とするクロック同期回路。
【請求項９】
請求項７又は請求項８において、
上記所定の制御信号は、タイマ回路により一定の周期で発生させられるものであることを特徴とするクロック同期回路。
【請求項１０】
外部端子から供給されるクロック信号を受けて内部共通ノードに入力信号を伝える入力バッファ回路と、
上記内部共通ノードのクロックパルスを上記入力バッファ及び出力段ドライバの遅延時間に対応する遅延時間をもって遅延させるダミー遅延回路と、
上記ダミー遅延回路の遅延信号を受けて動作を開始し、上記内部共通ノードの１クロック遅れた入力信号より動作を停止して第１の発振パルスを形成するリングオシレータと、
上記リングオシレータで形成された発振パルスを計数するカウンタ回路と、
上記リングオシレータの各段の遅延信号と、内部共通ノードの１クロック遅れた入力信号とを比較して両エッジの時間的一致を検出するエッジ検出回路と、
上記内部共通ノードの入力信号を受け、上記リングオシレータと同一の遅延段数で構成された単位回路の複数個を含み、上記クロックパルスの１周期分より長い遅延時間を形成するようにされて上記カウンタ回路の計数出力に対応した単位回路分の遅延信号を出力させる第１の遅延回路と、
上記カウンタ回路の計数出力に対応した上記単位回路を通した出力信号を受け、上記第１の遅延回路の遅延信号を受け、上記エッジ検出回路の検出信号により、対応する段数分の遅延信号を出力する第２の遅延回路と、
上記第２の遅延回路の遅延信号と上記内部共通ノードの入力信号とを受けるＳＭＤ回路と、
上記ＳＭＤ回路の出力信号を受け、上記エッジ検出回路の検出信号により、対応する段数分の遅延信号を出力する第３の遅延回路と、
上記第２の遅延回路の遅延信号を受け、上記リングオシレータと同一の遅延段数で構成された単位回路の複数個を含み、上記クロックパルスの１周期分より長い遅延時間を形成するようにされて上記カウンタ回路の計数出力に対応した単位回路分の遅延信号を出力させる第４の遅延回路と、
上記第４の遅延回路の遅延信号を受けて内部回路に伝えるクロック信号を形成する出力段ドライバとを備えてなるクロック同期回路であって、
上記ＳＭＤ回路は、
第１と第２の入力端子間に、入力される２つの入力信号をカップリングさせるインピーダンス手段が設けられ、上記入力端子に供給される入力信号に対して反転させた出力信号を形成する論理ゲート手段を複数個備え、
上記複数個の論理ゲート手段は、第１信号伝達方向と第２信号伝達方向に格子状に配置され、
第１信号伝達方向おいて第１番目以外の第Ｋ番目とされ、第２信号伝達方向において第Ｌ段目に配置された論理ゲート手段の上記第１の入力端子には第１信号伝達方向において同じＫ番目とされ、第２信号伝達方向においてＬ−１段目とされた論理ゲート手段の出力信号又は第１段目の論理ゲート手段では入力クロック信号が供給され、
上記論理ゲート手段の第２の入力端子には第１信号伝達方向において１つ前であるＫ−１番目とされ、第２信号伝達方向において同じＬ段目とされた論理ゲート手段の第１の入力端子に供給される入力信号が供給され、
かつ、第１信号伝達方向において第１番目とされ、第２信号伝達方向においてＬ番目とされる論理ゲート手段の第２の入力端子には、第１信号伝達方向において最終段とされ、上記第２の信号伝達方向においてそれよりも前段とされた論理ゲート手段であって、それにおける第１の入力端子に供給される入力信号と同相の関係となる第１の入力端子に供給される入力信号が供給され、
上記第２信号伝達方向において第１段目とされ、第１信号伝達方向において第１番目とされた論理ゲート手段の第１と第２の入力端子には、バッファ回路を構成する入力回路を通したクロック信号が供給され、第１信号伝達方向において第２番目から最終番目までの各論理ゲート手段の第１の入力端子に供給される上記入力クロック信号は、上記バッファ回路を構成する入力回路により上記第１信号伝達方向において順に遅延されたものであり、
上記第２信号伝達方向において少なくとも最終段又１つ前であって、第１信号伝達方向に配列される複数の論理ゲート手段の出力端子から出力信号を得る第１と第２の格子状態遅延回路を用いたフォーワドデレイ回路と、バックディレイ回路とを構成するものであること特徴とするクロック同期回路。
【請求項１１】
請求項１０において、
上記入力バッファ回路は、正相の入力信号を受けて上記内部共通ノードに入力信号を伝える第１の入力バッファと、逆相の入力信号を受ける第２の入力バッファからなり、
上記第１の遅延回路は、上記内部共通ノードに対応した第１の１の遅延回路と、上記第２の入力バッファを通した入力信号に対応した第１の２の遅延回路からなり、
上記ＳＭＤ回路は、上記内部共通ノードに対応した第１のＳＭＤ回路と、上記第２の入力バッファを通した入力信号に対応した第２のＳＭＤ回路からなり、
上記２の遅延回路は、上記第１のＳＭＤ回路に対応した第２の１の遅延回路と、上記第２のＳＭＤ回路に対応した第２の２の遅延回路とからなり、
上記３の遅延回路は、上記第１のＳＭＤ回路に対応した第３の１の遅延回路と、上記第２のＳＭＤ回路に対応した第３の２の遅延回路とからなり、
上記第４の遅延回路は、上記第１のＳＭＤ回路に対応した第４の１の遅延回路と、上記第２のＳＭＤ回路に対応した第４の２の遅延回路とからなり、
上記出力段ドライバは、第１と第２のＳＭＤ回路に対応した第４の１と２の遅延回路の出力信号により出力信号を一方のレベルから他方のレベルに変化させ、他方のレベルから一方のレベルに変化させるものであることを特徴とするクロック同期回路。
【請求項１２】
複数のワード線と複数のビット線の交点にメモリセルがマトリックス配置されてなるメモリアレイと、
かかるメモリアレイのメモリセルを選択するアドレス選択回路及び外部端子から供給される制御信号とクロック信号とを受け、上記制御信号に従ってクロック信号に対応した内部クロック信号を発生させるクロック同期回路と、
上記クロック同期回路で発生された内部クロック信号に従って上記メモリセルの読み出し信号を出力させる入出力回路とを備えてなり、
上記クロック同期回路は、
第１の時間分解能を持ってクロックパルスを伝播させる第１の遅延回路と、
上記第１の遅延回路の上記第１の時間分解能に対応した各段の遅延信号と、入力されたクロックパルスの１クロック遅れたクロックエッジとを比較して両エッジの時間的一致を検出する第１のエッジ検出回路と、
上記第１のエッジ検出回路の検出信号により制御されて上記第１の遅延回路の対応する遅延段の遅延信号を選択する第１のマルチプレクサと、
上記第１のマルチプレクサを通したクロックパルスを受けて第１の時間分解能よりも小さい第２の時間分解能を持って遅延させる第２の遅延回路と、
上記第２の遅延回路の上記第２の時間分解能に対応した各段の遅延信号と、入力されたクロックパルスの２クロック遅れたクロックエッジとを比較して両エッジの時間的一致を検出する第２のエッジ検出回路と、
上記第２のエッジ検出回路の検出信号により制御されて上記第２の遅延回路の対応する遅延段の遅延信号を選択する第２のマルチプレクサとを備え、
上記第３のマルチプレクサを通して同期化されたクロック信号を形成してなるクロック同期回路であって、
上記第２の時間分解能を持つ第２の遅延回路は、
第１と第２の入力端子間に、入力される２つの入力信号をカップリングさせるインピーダンス手段が設けられ、上記入力端子に供給される入力信号に対して反転させた出力信号を形成する論理ゲート手段を複数個備え、
上記複数個の論理ゲート手段は、第１信号伝達方向と第２信号伝達方向に格子状に配置され、
第１信号伝達方向おいて第１番目以外の第Ｋ番目とされ、第２信号伝達方向において第Ｌ段目に配置された論理ゲート手段の上記第１の入力端子には第１信号伝達方向において同じＫ番目とされ、第２信号伝達方向においてＬ−１段目とされた論理ゲート手段の出力信号又は第１段目の論理ゲート手段では入力クロック信号が供給され、
上記論理ゲート手段の第２の入力端子には第１信号伝達方向において１つ前であるＫ−１番目とされ、第２信号伝達方向において同じＬ段目とされた論理ゲート手段の第１の入力端子に供給される入力信号が供給され、
かつ、第１信号伝達方向において第１番目とされ、第２信号伝達方向においてＬ番目とされる論理ゲート手段の第２の入力端子には、第１信号伝達方向において最終段とされ、上記第２の信号伝達方向においてそれよりも前段とされた論理ゲート手段であって、それにおける第１の入力端子に供給される入力信号と同相の関係となる第１の入力端子に供給される入力信号が供給され、
上記第２信号伝達方向において第１段目とされ、第１信号伝達方向において第１番目とされた論理ゲート手段の第１と第２の入力端子には、バッファ回路を構成する入力回路を通したクロック信号が供給され、第１信号伝達方向において第２番目から最終番目までの各論理ゲート手段の第１の入力端子に供給される上記入力クロック信号は、上記バッファ回路を構成する入力回路により上記第１信号伝達方向において順に遅延されたものであり、
上記第２信号伝達方向において少なくとも最終段又１つ前であって、第１信号伝達方向に配列される複数の論理ゲート手段の出力端子から出力信号を得る格子状遅延回路からなるものであることを特徴とする半導体集積回路装置。
【請求項１３】
請求項１２において、
上記第１の遅延回路は、同じ回路構成にされた第１の１、第１の２及び第１の３の３つの遅延回路から構成され、
上記第１のマルチプレクサは、第１の１と第１の２の２つのマルチプレクサから構成され、
上記第２の遅延回路は、同じ回路構成にされた第１の１と第１の２の２つの遅延回路から構成され、
上記第１の１の遅延回路は、上記第１のエッジ検出回路に供給される遅延信号を形成するものであり、
上記第１の１のマルチプレクサは、上記第１の２の遅延回路の格段の遅延信号を上記第１のエッジ検出回路の検出信号により選択するものであり、
上記第１の２のマルチプレクサは、上記第１の３の遅延回路の格段の遅延信号を上記第１のエッジ検出回路の検出信号により選択するものであり、
上記第２の１の遅延回路の入力には、上記第１の１のマルチプレクサの出力信号が供給されて、上記第２のエッジ検出回路に供給される遅延信号を形成するものであり、
上記第２のマルチプレクサは、上記第２の２の遅延回路の各段の遅延信号を上記第２のエッジ検出回路の検出信号により選択するものであることを特徴とする半導体集積回路装置
【請求項１４】
請求項１３において、
上記第１の２の遅延回路の入力には、第１のダミー遅延回路を通して入力信号が供給され、
上記第１のダミー遅延回路の出力信号は上記第２の遅延回路から出力される遅延信号が所定段数以降になるように設定するよう時間調整する上記第２のダミー遅延回路を通して上記第１の１の遅延回路の入力に供給されるものであることを特徴とする半導体集積回路装置。
【請求項１５】
請求項１４において、
上記クロック信号は、外部端子から供給されるクロック信号を受ける入力バッファ回路と、出力段ドライバに対応した遅延回路を持つ遅延回路とを通して入力されるものであり、
上記第１のダミー遅延回路は、クロックイネーブル信号により動作状態と非動作状態にされ、非動作状態では出力信号を一方のレベルに固定させるものであり、
上記第１と第２のエッジ検出回路はそれぞれ出力部にラッチ回路を備えて検出結果を保持するものであることを特徴とする半導体集積回路装置。
【請求項１６】
請求項１４又は請求項１５において、
上記第１のダミー遅延回路及び第１と第２のエッジ検出回路は、内蔵されたタイマ回路により一定の周期で発生される制御信号により間欠的に動作状態にされるものであることを特徴とする半導体集積回路装置。
【請求項１７】
請求項１２ないし請求項１６のいずれかにおいて、
上記クロック同期回路で形成された内部クロック信号の立ち上がりエッジと立ち下がりエッジの両方に対応して、外部とのデータの入力と出力とが行われるものであることを特徴とする半導体集積回路装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、クロック同期回路と半導体集積回路装置に関し、高応答性と高精度とを備えたクロック同期回路とそれが搭載されたシンクロナスＤＲＡＭ（ダイナミック型ランダム・アクセス・メモリ）のような半導体集積回路装置に利用して有効な技術に関するものである。
【０００２】
【従来の技術】
シンクロナス・ミラー・ディレイ（ＳＭＤ）のようなフィードバックループを含まないクロック同期回路は、同期に必要な時間（ロック時間）が２〜３サイクルと短いところに特長がある。これは、入力クロックの周期を遅延回路の段数として測定することにより上記ロック時間を短くすることができる。この測定回路の時間分解能は、遅延回路の構成要素１段当たりの遅延時間で決まり、一般的にはＣＭＯＳインバータ回路の２段分の遅延時間程度になる。このようなＳＭＤを用いたクロック同期回路の例として、特開平８−２３７０９１号公報がある。
【０００３】
また、数１０ｐｓｅｃ（ピコ秒）の時間分解能を実現する回路の一例として、１９９３年国際固体回路会議に発表されたアレイオシレータ（Ａrray  Ｏscillator)がある。このアレイオシレータは、同じリングオシレータを列方向に多数並べて、各段を２入力として１つの入力を用いてリング状に接続するともに、各段の出力を隣りの段の他方の入力に供給し、行方向にもリング状に接続させるものである。このようなリングオシレータに関しては、アイ・エス・エス・シー・シー（ＩＳＳＣＣ）、１９９３年第１１８頁及びアイ・エス・エス・シー・シー（ＩＳＳＣＣ）１９９５年第３０８頁がある。
【０００４】
【発明が解決しようとする課題】
半導体集積回路の性能の向上に伴い、その動作に用いられるクロック周波数も高くなる傾向にあり、クロック同期回路の精度への要求がいっそう厳しくなり、多くとも１００ｐｓｅｃ（ピコ秒）以下の精度が必要とされる。しかしながら、上記ＳＭＤを用いたクロック同期回路では、上記ＣＭＯＳインバータ回路の２段分の遅延時間は、１５０〜３００ｐｓｅｃもの遅延時間になるため、この時間分解能がそのまま同期誤差になり、上記のような精度を実現できない。
【０００５】
一方、ＤＬＬ（ディジタル・ロックド・ループ）のようなフィードバックループを含むクロック同期回路は、入力クロックと出力クロックの位相を比較し、その結果で遅延回路の遅延時間を調整するので上記１００ｐｓｅｃ程度の時間分解能を実現することができる反面、上記のロック時間に１００サイクル程度もの長時間を費やすこととなり応答性の点で問題がある。
【０００６】
上記クロック同期回路に要求される他の性能として、待機状態における電力低減も重要である。これは、例えばサーバのように大容量のメモリを搭載したシステムでは、通常動作時でもメモリの大部分を待機状態にすることで電力の低減を図っているためである。そして、高速データ転送のためには、上記待機状態にあるメモリを動作状態に復帰してから、即座にリード／ライト等の内部動作を開始することができるようにしなければならず、上記クロック同期回路には高応答性が必須の条件となる。
【０００７】
本願発明者等においては、上記のような高精度の時間分解能を持つ遅延回路を実現するために、前記アレイオシレータを利用することを検討した。しかしながら、上記のアレイオシレータにあっては、行方向の論理段数において各段数分ずつの等しい遅延を持つ遅延信号が形成されるはずであるが、実際の半導体基板上に形成された回路では、上記行方向での信号遅延は良好な直線性が認められず、ある論理段では速く、ある論理段では遅くなってしまう。したがって、上記のようなアレイオシレータの原理をそのまま利用しても、上記のような１０数ｐｓｅｃのような微小でしかも均等な遅延信号を得ることができないことが判った。そこで、上記アレイオシレータの改良を図りつつ、高精度で待機時での低消費電力と高速復帰（高応答性）を実現した新規なクロック同期回路とそれを用いた半導体集積回路装置の開発に至った。
【０００８】
この発明の目的は、高精度で高応答性のクロック同期回路とそれを用いた半導体集積回路装置を提供することにある。この発明の他の目的は、高精度で待機時低消費電力と高速復帰を実現したクロック同期回路とそれを用いた半導体集積回路装置を提供することにある。この発明の更に他の目的は、回路規模を大きくすることなく、高精度で高応答性を実現したクロック同期回路とそれを用いた半導体集積回路装置を提供することにある。この発明の他の目的は、この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【０００９】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。すなわち、比較的大きい時間分解能を持ってクロックパルスを伝播させる第１の遅延回路と第１のエッジ検出回路及び第１のマルチプレクサを用いて上記大きな時間分解能に対応して１クロック遅れのクロック信号を形成し、それを比較的小さな時間分解能を持つ第２の遅延回路と第２のエッジ検出回路及び第２のマルチプレクサを用いて上記第１の遅延回路の誤差分を補正するようにするとともに、上記第２の遅延回路として小さな時間分解能を持つ第２の遅延回路として、第１と第２の入力端子間に入力される２つの入力信号をカップリングさせるインピーダンス手段を設け、入力信号に対して反転させた出力信号を形成する論理ゲート手段を複数個用いて第１信号伝達方向と第２信号伝達方向に格子状に配置してなる格子状遅延回路を構成し、第１信号伝達方向において第１番目から最終番目までの各論理ゲート手段には入力クロック信号を上記第１信号伝達方向において順に遅延させて入力し、上記第２信号伝達方向において少なくとも最終段又１つ前であって、第１信号伝達方向に配列される複数の論理ゲート手段の出力端子から出力信号を得るものを用い、それをシンクロナスＤＲＡＭ等の半導体集積回路装置に搭載させる。
【００１０】
【発明の実施の形態】
図１には、この発明に係るクロック同期回路の一実施例のブロック図が示されている。特に制限されないが、同図の各回路ブロックは、図示しない他の回路とともに公知の半導体製造技術によって、単結晶シリコンのような１個の半導体基板上において形成される。
【００１１】
この実施例では、同期可能な周波数帯域の確保と回路規模の縮小及び同期誤差の縮小を図るために、２種類の遅延回路が用いられる。１つの遅延回路は、同期可能な周波数帯域を確保するために、時間分解能が３００ｐｓｅｃ以上のように大きな遅延回路（Ｃoarse Ｄelay) ＣＤ１〜ＣＤ３により構成される。これらの遅延回路ＣＤ１〜ＣＤ３は、互いに同じ回路構成にされたＣＭＯＳインバータ回路の縦列接続によって構成される。
【００１２】
他の１つの遅延回路は、本願発明者等の開発に係る時間分解能が２０〜１００ｐｓｅｃのように小さな格子状遅延回路ＳＱＵＡＤ１とＳＱＵＡＤ２が用いられる。上記時間分解能が大きいものと小さいものの２種類を組み合わせることで、上記同期可能な周波数帯域の確保と回路規模の縮小及び同期誤差の縮小を図るものである。つまり、上記時間分解能が比較的大きな遅延回路ＣＤ１〜ＣＤ３により、大まかな同期信号を形成し、それに含まれる同期誤差分を上記時間分解能の小さな格子状遅延回路ＳＱＵＡＤ１，ＳＱＵＡＤ２により補正するという構成を採るものである。
【００１３】
この実施例では、高い精度での上記同期化されたクロック信号を形成するために、上記時間分解能の大きな遅延回路としてＣＤ１〜ＣＤ３の３つを用いる。１つの遅延回路ＣＤ１は、入力されたクロックパルスＣＤＭｉｎを遅延させてエッジ検出回路（Ｅdge Ｄetector)ＥＤ１に供給する。このエッジ検出回路ＥＤ１は、上記遅延回路ＣＤ１の各段の遅延信号と、１クロック遅れて入力されたクロックパルスとのエッジとを比較し、両エッジが時間的に一致したらその時点で遅延回路ＣＤ１におけるエッジの位置（つまり通過した遅延要素回路の段数Ｎ）を検出する。
【００１４】
上記エッジ検出回路ＥＤ１で形成された検出信号ＣＮＴＬＡよりマルチプレクサＭＰＸ１とマルチプレクサＭＰＸ２を制御して、上記遅延回路ＣＤ１と同じ構成の遅延回路ＣＤ２とＣＤ３から出力パルスＣＤＭｏｕｔとＣＤｏｕｔをそれぞれ出力させる。上記マルチプレクサＭＰＸ１から出力される出力パルスＣＤＭｏｕｔは、格子状遅延回路ＳＱＵＡＤ１に供給されてその遅延信号をエッジ検出回路ＥＤ２に供給する。このエッジ検出回路ＥＤ２は、上記格子状遅延回路ＳＱＵＡＤ１の各段の遅延信号と、さらに１クロック遅れて入力されたクロックパルスとのエッジとを比較し、両エッジが時間的に一致したらその時点で格子状遅延回路ＳＱＵＡＤ１におけるエッジの位置（つまり通過した遅延要素回路の段数Ｍ）を検出する。
【００１５】
上記エッジ検出回路ＥＤ２で形成された検出信号ＣＮＴＬＢよりマルチプレクサＭＰＸ３を制御して、上記格子状遅延回路ＳＱＵＡＤ１と同じ構成の遅延回路ＳＱＵＡＤ２から出力パルスＦＤｏｕｔを出力させる。このＦＤｏｕｔは、出力ドライバＤＲＶ２を通して同期化された内部クロック信号ＣＬＫｏｕｔとして図示しない他の回路に供給される。
【００１６】
上記内部クロック信号ＣＬＫｏｕｔは、外部端子から供給された入力クロック信号ＣＬＫｉｎと同期化させるものであり、かかる入力クロック信号ＣＬＫｉｎは、入力バッファとしてのレシーバＲＣＶ１、及びドライバＤＲＶ１を通して上記同期化回路のコモンノードＣＯＭＭＯＮに供給されて上記入力のクロックパルスとされる。つまり、上記ドライバＤＲＶ１の出力が接続されるコモンノードＣＯＭＭＯＮに取り込まれた入力パルスは、そのまま上記遅延回路ＣＤ１の入力に供給されるのではなく、ダミー遅延回路ＤＭＤＬ１とＤＭＤＬ２を通して遅延されて上記遅延回路ＣＤ１の入力信号ＣＤＭｉｎにされる。上記ダミー遅延回路ＤＭＤＬ２は、時間分解能の小さな格子状遅延回路ＳＱＵＡＤ１，ＳＱＵＡＤ２が所望の性能を発揮できるように時間調整を行うものである。ダミー遅延回路ＤＭＤＬ１は、上記レシーバＲＣＶ１とドライバＤＲＶ１とマルチプレクサＭＰＸ３の遅延時間に対応した遅延時間を形成するものである。
【００１７】
図２には、上記クロック同期回路の動作を説明するためのタイミング図が示されている。外部端子から入力されるクロック信号ＣＬＫｉｎは、上記レシーバＲＣＶ１とドライバＤＲＶ１を通して遅延時間ｄ１だけ遅延されてコモンノードＣＯＭＭＯＮのクロックパルスが変化する。このコモンノードＣＯＭＭＯＮの入力パルスは、上記ダミー遅延回路ＤＭＤＬ１により遅延時間ｄＤＭ１、ダミー遅延回路ＤＭＤＬ２により遅延時間ｄＭＤ２だけ遅れて上記遅延回路ＣＤ１の入力パルスＣＤＭｉｎとされる。
【００１８】
この入力パルスＣＤＭｉｎが遅延回路ＣＤ１を伝播し、その立ち上がりエッジが上記コモンノードＣＯＭＭＯＮに入力される１サイクル遅れて入力されたパルスの立ち上がりエッジと比較されて、上記遅延回路ＣＤ１での遅延時間ｔＤＡだけ遅延されたもののエッジの位置に対応するＮ段目が検出されて、その検出信号ＣＮＴＬＡが形成される。
【００１９】
上記検出信号ＣＮＴＬＡによりマルチプレクサＭＰＸ１とＭＰＸ２とが制御されて、遅延回路ＣＤ２及びＣＤ３を通した上記同じＮ段目の遅延信号ＣＤＭｏｕｔとＣＤｏｕｔが出力され、それぞれが別々の格子状遅延回路ＳＱＵＡＤ１とＳＱＵＡＤ２に供給される。上記と同様に格子状遅延回路ＳＱＵＡＤ１を伝播するクロックの立ち上がりエッジと、上記コモンノードＣＯＭＭＯＮに２サイクル遅れて入力されたパルスの立ち上がりエッジと比較されて、上記格子状遅延回路ＳＱＵＡＤ１での遅延時間ｔＤＢだけ遅延されたもののエッジに対応するＭ段目が検出されて、その検出信号ＣＮＴＬＢが形成される。つまり、上記格子状遅延回路ＳＱＵＡＤ１の入力には、上記ダミー遅延回路ＤＭＤＬ１の出力パルスＣＤｉｎが遅延回路ＣＤ２での遅延時間ｔＤＡとマルチプレクサＭＰＸ１での遅延時間ｄＭＰＸＡだけ遅れて入力されるので、それとの差分の遅延時間ｔＤＢだけ遅延させたもののエッジが選ばれる。
【００２０】
上記検出信号ＣＮＴＬＢによりマルチプレクサＭＰＸ３が制御されて、上記格子状遅延回路ＳＱＵＡＤ１と同じ回路構成にされた格子状遅延回路ＳＱＵＡＤ２の上記遅延時間ｔＤＢに対応したＭ段目の遅延信号ＦＤｏｕｔを出力させ、出力ドライバＤＲＶ２を通して遅延時間ｄ２だけ遅延された出力クロックパルスＣＬＫｏｕｔは、上記入力されたクロックパルスＣＬＫｉｎと３サイクル（ｃｙｃｌｅ）目で上記遅延回路ＳＱＡＤ１の持つ小さな時間分解能に対応した微小な誤差範囲内で同期化する。
【００２１】
上記動作を定量的に説明すると、以下のようになる。上記時間分解能の大きな遅延回路ＣＤ１におけるエッジ比較について、かかる遅延回路ＣＤ１中を伝播するエッジと、コモンノードＣＯＭＭＯＮとの時間差が１クロックサイクルになることから、次式（１）が成立する。
ｄＭＤ１＋ｄＭＤ２＋ｔＤＡ＝ｔＣＫ−δＡ          ・・・・・・・（１）
ここで、ｔＤＡは、上記遅延回路ＣＤ１〜ＣＤ３中のクロックエッジの伝播時間であり、ｔＣＫはクロック周期、δＡは上記遅延回路ＣＤ１〜ＣＤ３の時間分解能による誤差である。
【００２２】
時間分解能の小さな格子状遅延回路ＳＱＵＡＤ１におけるエッジ比較についても同様に、次式（２）が成立する。
ｄＤＭ１＋ｔＤＡ＋ｄＭＰＸＡ＋ｔＤＢ＝ｔＣＫ−δＢ    ・・・・・（２）
ここで、ｄＤＭ１は、ダミー遅延回路ＤＭＤ１での遅延時間であり、ｄＭＰＸＡはマルチプレクサＭＰＸ１での遅延時間であり、δＢは上記格子状遅延回路ＳＱＵＡＤ１及びＳＱＵＡＤ２の時間分解能による誤差であり、上記δＡより小さく１０ｐｓｅｃオーダーになっている。
【００２３】
上記入力クロック信号ＣＬＫｉｎから出力クロック信号ＣＬＫｏｕｔまでの伝播時間τは、上記伝播経路の順に遅延時間の和をとって次式（３）のように表すことができる。
τ＝ｄ１＋ｔＤＡ＋ｄＭＰＸＡ＋ｔＤＢ＋ｄＭＰＸＢ＋ｄ２    ・・・（３）
上記式（３）を上記式（２）を用いて整理すると次式（４）のように表すことができる。
τ＝ｄ１＋ｔＣＫ−δＢ−ｄＭＤ１＋ｄＭＰＸＢ＋ｄ２        ・・・（４）
【００２４】
上記式（４）より、ダミー遅延回路ＤＭＤ１の遅延時間ｄＭＤ１が上記入力バッファとしてのレシーバＲＶＣ１、ドライバＤＲＶ１の遅延時間ｄ１と、出力ドライバＤＲＶ２の遅延時間ｄ２及びマルチプレクサＭＰＸ３の遅延時間ｄＭＰＸＢの和（ｄ１＋ｄ２＋ｄＭＰＸＢ）に等しくなるように設定すれば、次式（５）が成立し、ＣＬＫｉｎとＣＬＫｏｕｔとは、誤差δＢで同期することとなる。
τ＝ｔＣＫ−δＢ                      ・・・・・・・・・・・・・（５）
【００２５】
ダミー遅延回路ＤＭＤＬ２は、上記格子状遅延回路ＳＱＵＡＤ１とＳＱＵＡＤ２の誤差調整用の遅延回路である。上記式（１）（２）より、ｔＤＢについて整理すると、次式（６）が得られる。
ｔＤＢ＝ｄＭＤ２−ｄＭＰＸＡ＋δＡ−δＢ      ・・・・・・・・・（６）
この式（６）より、ダミー遅延回路ＤＭＤＬ２の遅延時間ｄＭＤ２を長くすれば、格子状遅延回路ＳＱＵＡＤ１，ＳＱＵＡＤ２での遅延時間ｔＤＢを長くすることができる。格子状遅延回路ＳＱＵＡＤ１，ＳＱＵＡＤ２は、後述するように初段側の遅延段では動作が安定せず減衰振動的な遅延時間のバラツキを持つため、このような初段側での遅延出力を用いるのを避けて、より安定的に高精度の微小遅延時間を得る動作領域を使うための時間調整に上記ダミー遅延回路ＤＭＤＬ２の遅延時間ｄＭＤ２が用いられる。
【００２６】
この実施例のクロック同期回路で同期可能なクロック信号の最大周期ｔＣＫｍａｘは、遅延回路ＣＤ１〜ＣＤ３の最大遅延時間、言い換えるならば、ＣＭＯＳインバータ回路列の長さで決まる。上記遅延回路ＣＤ１〜ＣＤ３の最大値、つまり全体での伝播遅延時間をｔＤＡｍａｘとすると式（１）より、次式（７）が成立する。
ｔＣＫ＜ｄＭＤ１＋ｄＭＤ２＋ｔＤＡｍａｘ＝ｔＣＫｍａｘ    ・・・（７）
【００２７】
一方、同期できるクロックの最小周期は制限を無くすことができる。クロック周期が短くなると、ｄＭＤ１＋ｄＭＤ２＞ｔＣＫとなって式（１）を満たす正の遅延時間ｔＤＡが存在しなくなる。しかし、次式（８）が成立すれば、次式（９）〜（１２）に示すように同期は可能である。
ｄＭＤ１＋ｄＭＤ２＋ｔＤＡ＝ｎｔＣＫ−δＡ（ｎ＝１，２…）  ・・（８）
上記式（８）より、
（dMD1+dMD2)/tCK<n<(tDAmax+dMD1+dMD2)/tCK       ・・・・・・・・（９）
であるから、
ｔＤＡｍａｘ＞ｄＭＤ１＋ｄＭＤ２                ・・・・・・・（１０）
であれば、
（dMD1+dMD2)/tCK<n<2(dMD1+dMD2)/tCK             ・・・・・・・（１１）
となる。よって、ｄＭＤ１＋ｄＭＤ２以下のｔＣＫについては、
2(dMD1+dMD2)/tCK-(dMD1+dMD2)/tCK=(dMD1+dMD2)/tCK>1   ・・・・（１２）
であるから、式（１１）を満たす自然数ｎは必ず存在することになる。
【００２８】
したがって、ｔＤＡｍａｘが式（１０）を満たすように設定すれば、同期できるクロックの最小周期の制限を無くすことができる。ただし、ｎの増加とともに同期クロックの発生に要するクロックサイクルの数も増加する。つまり、遅延回路ＣＤ１では１回、格子状遅延回路ＳＱＵＡＤ１で１回の合計２クロックサイクルの測定を行うため、同期には最低でも３クロックサイクル必要であったが、それ以上に増加する。逆に、このクロックサイクル数を低く抑えておくためには、ダミー遅延回路ＤＭＤＬ１とＤＭＤＬ２の遅延時間ｄＤＭ１やｄＤＭ２が小さくなるように内部クロックドライバＤＲＶ１の遅延ｄ１１や、クロックレシーバＲＣＶ１の遅延ｄ１０を小さくする必要がある。
【００２９】
図３には、上記遅延回路ＣＤ１の一実施例の回路図が示されている。遅延回路ＣＤ１は、４つのＣＭＯＳインバータ回路を１つの遅延要素ＣＤｕｎｉｔとして１６段に縦列接続される。各段から遅延信号ＣＤ００〜ＣＤ１５を得るようにするものである。つまり、遅延回路ＣＤ１は、４×１６＝６４個のＣＭＯＳインバータ回路により構成される。他の遅延回路ＣＤ２とＣＤ３も同じ回路により構成される。上記のように遅延要素ＣＤｕｎｉｔを４つのＣＭＯＳインバータ回路により構成することにより約３００ｐｓｅｃ程度の比較的大きな時間分解能の遅延信号を形成するものである。
【００３０】
図４には、上記遅延回路ＣＤ１に対応したエッジ検出回路ＥＤ１の一実施例の回路図が示され、図５には格子状遅延回路ＳＱＵＡＤ１に対応したエッジ検出回路ＥＤ２の一実施例の回路図が示されている。図５に単位回路の具体的回路が示されているように、縦列接続された２つのスルーラッチ回路から構成される。つまり、入力側のスルーラッチ回路は、ＣＭＯＳインバータ回路Ｎ１、Ｎチャンネル型ＭＯＳＦＥＴＱ１とＰチャンネル型ＭＯＳＦＥＴＱ２からなるＣＭＯＳスイッチ、ラッチ回路を構成するＣＭＯＳインバータ回路Ｎ３、帰還用のクロックドインバータ回路ＣＮ１から構成され、出力側のスルーラッチ回路は、Ｎチャンネル型ＭＯＳＦＥＴＱ３とＰチャンネル型ＭＯＳＦＥＴＱ４からるＣＭＯＳスイッチ、ラッチ回路を構成するＣＭＯＳインバータ回路Ｎ４、帰還用のクロックドインバータ回路ＣＮ２から構成され、上記ＣＭＯＳスイッチを相補的に制御するためのインバータ回路Ｎ２が設けられ、ナンドゲート回路Ｇ１を通してクロック信号ＣＬＫが供給される。
【００３１】
上記エッジ検出回路ＥＤ２の一方の入力には、上記格子状遅延回路ＳＱＵＡＤ１の格段の遅延信号ＣＤｉｊが供給される。他方の入力には、上記ナンドゲート回路Ｇ１を通してコモンノードＣＯＭＭＯＮに入力されたクロックパルスが供給される。コモンノードＣＯＭＭＯＮのクロックパルスの立ち上がりエッジでの各段の伝播遅延信号が取り込まれ、その取り込まれ出力ＱＢと１つ遅れた遅延段に対応した出力Ｑとをノアゲート回路で比較する。両信号が異なるものつまり上記コモンノードＣＯＭＭＯＮのクロックパルスの立ち上がりで、ハイレベルになっているものの出力ＱＢがロウレベルとなり、まだハイレベルになっていないものの出力Ｑのロウレベルを検出して出力させる。
【００３２】
上記図４の遅延回路ＣＤ１に対応したエッジ検出回路ＥＤ１では、前記のように同期可能なクロック周波数帯域を広くしているために、２入力のノアゲート回路Ａとインバータ回路Ｂ及び２入力のナンドゲート回路Ｃが追加される。これは、クロック信号ＣＬＫｉｎの周期が短くなるにつれて、遅延回路ＣＤ１中に同時に複数の立ち上がりエッジが存在するようになるため、遅延回路ＣＤ１の入力ＣＤＭｉｎに最も近いエッジ検出信号を取り出すための回路である。エッジが検出されると、対応するノアゲート回路Ａは、ロウレベルの出力信号を形成してインバータ回路Ｂを通してそれ以降の２入力のノアゲート回路Ａとナンドゲート回路Ｃのゲートを閉じるよう非動作とする。この非動作信号の伝播に上記ノアゲート回路とインバータ回路を用いており、そこでの遅延時間は遅延回路ＣＤ１の各段の遅延要素の遅延時間より小さくする必要がある。そこで、回路の簡素化を兼ねて遅延回路ＣＤ１の遅延要素を４つのＣＭＯＳインバータ回路で構成し、上記のように比較的大きな時間分解能に設定されるものである。
【００３３】
上記エッジ検出回路は、クロックＣＬＫがナンドゲート回路Ｇ１を通して入力されるようにされており、コモンノードＣＯＭＭＯＮを固定レベルにすること、あるいはイネーブル信号ＥＮＡＢＬＥをロウレベルにすることにより、上記コモンノードＣＯＭＭＯＮの入力パルスの供給を停止させることができる。これにより、エッジ検出回路は上記のようなエッジ検出動作を停止し、停止前の検出信号が出力側のラッチ回路を通して出力される。このようなクロック制御と出力ラッチ機能は、後述するような低消費電力動作に利用される。
【００３４】
図６には、マルチプレクサＭＰＸ２の一実施例の回路図が示されている。この実施例では、格子状遅延回路ＳＱＵＡＤ２がＣＤ００〜ＣＤ４９のように５０個もの遅延信号を形成するものであるが、そのうちの不安定な前段回路を使わないようにして３６個の遅延信号を選択するようにしている。マルチプレクサを３段トリー状態に接続して３６段の遅延出力から１つを選択するようにするものである。つまり、初段と出力段のマルチプレクサＭＰＸ−Ｒは３入力の回路とされ、第２段目のマルチプレクサＭＰＸ−Ｄは４入力の回路とされる。したがって、上記３入力のマルチプレクサＭＰＸ−Ｒを１２個設けて、ＣＤ００／Ｅ００〜ＣＤ３５／Ｅ３５（図示せず）からなる遅延信号ＣＤｉｊとエッジ検出信号Ｅｉｊを４つずつ１２個に振り分けて入力し、１２の出力信号及びイネーブル信号を３個の入力のマルチプレクサＭＰＸ−Ｄを用いてそれぞれ振り分けて入力し、マルチプレクサＭＰＸ−Ｄからの３つの出力とイネーブル信号を出力させ、上記出力段のマルチプレクサＭＰＸ−Ｒからそのうちの１つを出力させるようにするものである。
【００３５】
同図においては、マルチプレクサＭＰＸ２の入力端子としてＣＤ００／Ｅ００〜のように示しているが、図５に示した上記格子状遅延回路ＳＱＵＡＤ１の遅延段ＣＤ００〜ＣＤ４９及びエッジ検出出力Ｅ００〜Ｅ４９とは一致していないことに注意されたい。
【００３６】
図７には、この発明に用いられる格子状遅延回路ＳＱＵＡＤの一実施例の回路図が示されている。格子状に配列される遅延要素としての論理ゲート手段は、その１つが代表として例示的に示されているように、特に制限されないが、ナンドゲート回路ＮＤと、かかるナンドゲート回路ＮＤの２つの入力ｉｎ１とｉｎ２との間に設けられたカップリング容量ＣＰから構成される。このカップリング容量ＣＰの容量値は、特に制限されないが、１ｐＦ程度の半導体集積回路としては比較的大きな容量値を持つ容量素子である。
【００３７】
上記遅延要素としての論理ゲート手段は、第１信号伝達方向であるロウ方向にｍ段、第２信号伝達方向であるカラム方向にｎ段のように格子状に配置される。第１信号伝達方向のうち、第１番目のロウについて説明すると、第２信号伝達方向であるカラム方向に並べられたｎ段からなる論理ゲート手段のうち、第１段目の論理ゲート手段の２つの入力端子ｉｎ１とｉｎ２は共通化されて、バッファ回路のインバータ回路ＩＮＶ１の出力信号が供給され、その出力信号が第２段目の同様に共通化された第１と第２の入力端子ｉｎ１，ｉｎ２に供給される。第２段目の出力信号は、第３段目の第１の入力端子ｉｎ１に供給される。以下同様に、第４段目から第ｎ段目までの第１の入力端子ｉｎ１には、前段回路の出力信号が供給される。
【００３８】
第１信号伝達方向のうち、第２番目のロウについて説明すると、第２信号伝達方向であるカラム方向に並べられたｎ段からなる論理ゲート手段のうち、第１段目の論理ゲート手段の第１の入力端子ｉｎ１には、バッファ回路のインバータ回路ＩＮＶ２の出力信号が供給され、その出力信号が第２段目の第１の入力端子ｉｎ１に供給される。第２段目の出力信号は、第３段目の第１の入力端子ｉｎ１に供給される。以下同様に、第４段目から第ｎ段目までは前段の出力信号が第１の入力端子ｉｎ１に供給される。上記第１段目から第ｎ段目の各論理ゲート手段の第２の入力端子ｉｎ２には、第１信号伝達方向において１つ前である上記第１番目の第１段目から第ｎ段目の各論理ゲート手段の第１の入力端子ｉｎ１の入力信号がそれぞれ供給される。
【００３９】
第１信号伝達方向のうち、第３番目から最終段である第ｍ番目の各ロウにおいても、上記第２番目と同様に、第２信号伝達方向であるカラム方向に並べられたｎ段からなる論理ゲート手段のうち、第１段目の論理ゲート手段の第１の入力端子ｉｎ１には、バッファ回路のインバータ回路ＩＮＶ３ないしＩＮＶｍの各出力信号がそれぞれ供給される。第３番目から最終段である第ｍ番目の各ロウにおいて、第１段目の出力信号が第２段目の第１の入力端子ｉｎ１に供給され、第２段目の出力信号が、第３段目の第１の入力端子ｉｎ１に供給される。以下同様に、第４段目から第ｎ段目までは前段の出力信号が第１の入力端子ｉｎ１に供給される。上記第１段目から第ｎ段目の各論理ゲート手段の第２の入力端子ｉｎ２には、第１信号伝達方向において１つ前である上記第２番目〜第ｍ−１番目の第１段目から第ｎ段目の各論理ゲート手段の第１の入力端子ｉｎ１の入力信号がそれぞれ供給される。
【００４０】
第１信号伝達方向において第１番目とされ、第２信号伝達方向に並べられたｎ個の論理ゲート手段のうち、第３段目から第ｎ段目の論理ゲート手段の第２の入力端子ｉｎ２には、上記第１信号伝達方向において最終段である第ｍ番目の第１段目から第ｎ段目の論理ゲート手段の第１の入力端子に供給されるもののうち、同相にされるもの入力信号が供給される。例えば、上記第１信号伝達方向においてｍ番目で第２信号伝達方向において第１段目とされる論理ゲート手段の第１の入力端子に供給される入力信号Ｂ１は、第１信号伝達方向において第１番目とされ、第２信号伝達方向において第３段目とされる論理ゲート手段の第２の入力端子ｉｎ２に供給される入力信号Ｔ３とされる。以下、同様に入力信号Ｂ２は入力信号Ｔ４に、入力信号Ｂ３は入力信号Ｔ５に供給される。
【００４１】
上記第２信号伝達方向において第ｎ段目が最終段であるとすると、第１信号伝達方向において最終段ｍであって第２信号伝達方向において第ｎ−２番目の入力信号Ｂｎ−２が、上記第１信号伝達方向において第１番目であって第２信号伝達方向において最終段である第ｎ段目の論理ゲート手段の入力端子ｉｎ２に供給される入力信号Ｔｎとされる。
【００４２】
このことを一般的にいうと、第１信号伝達方向おいて第１番目以外の第Ｋ番目とされ、第２信号伝達方向において第Ｌ段目に配置された論理ゲート手段（Ｋ，Ｌ）の上記第１の入力端子には第１信号伝達方向において同じＫ番目とされ、第２信号伝達方向においてＬ−１段目とされた論理ゲート手段の出力信号又は第１段目の論理ゲート手段では入力クロック信号が供給され、上記論理ゲート手段（Ｋ，Ｌ）の第２の入力端子には第１信号伝達方向において１つ前であるＫ−１番目とされ、第２信号伝達方向において同じＬ段目とされた論理ゲート手段の第１の入力端子に供給される入力信号が供給される。
【００４３】
上記第１信号伝達方向において第１番目とされ、第２信号伝達方向にいてＬ番目とされる論理ゲート手段の第２の入力端子には、第１信号伝達方向において最終段とされ、上記第２の信号伝達方向においてそれよりも前段とされた論理ゲート手段であって、それにおける第１の入力端子に供給される入力信号と同相の関係となる第１の入力端子に供給される入力信号が供給される。
【００４４】
そして、上記第２信号伝達方向において第１段目とされ、第１信号伝達方向において第１番目とされた論理ゲート手段の第１と第２の入力端子には、バッファ回路を構成する入力回路を通したクロック信号が供給され、第１信号伝達方向において第２番目から最終番目までの各論理ゲート手段の第１の入力端子に供給される上記入力クロック信号は、上記バッファ回路を構成する入力回路により上記第１信号伝達方向において順に遅延される。
【００４５】
上記バッファ回路は、入力クロック信号の遅延補正部を構成するものであり、インバータ回路ＩＮＶ１〜ＩＮＶｍは、それぞれの出力信号が順次に遅延させらるようにされる。例えば、１つのクロック入力から互いに位相がクロック周期に比べて微小量ずれているｍ個のクロック遅延信号を形成するため、ゲート幅が等差数列となるインバータ回路ＩＮＶ１〜ＩＮＶｍが用いられる。つまり、上記バッファ回路のインバータ回路ＩＮＶ１〜ＩＮＶｍの入力端子には、特に制限されないが、外部端子から供給されるクロック信号を受ける入力回路ＩＢの出力信号が共通に供給されるが、上記各インバータ回路ＩＮＶ１から出力される信号信号に対して、インバータ回路ＩＮＶ２の出力信号はそれより遅く、インバータ回路ＩＮＶ３は更に遅くなるといったように、上記第１信号伝達方向に対応して順次に遅延された信号が形成され、かかる信号が上記格子状遅延回路に入力される入力クロック信号とされる。
【００４６】
上記格子状遅延回路により形成される出力信号は、例えば、上記第２信号伝達方向において最終段であるｎ段目とされ、第１信号伝達方向において第１番目から第ｍ番目とされる論理ゲート手段の出力信号とする。入力クロック信号に対して同相と逆相にされた出力信号を得るなら、上記第２信号伝達方向において第ｎ−１段目であって、第１信号伝達方向において第１番目から第ｍ番目に設けられる論理ゲート手段の出力信号を加えるようにする。複数種類の遅延信号を選択的に出力させるようにするならば、後述するように微小遅延間隔が揃ったもの、つまり、第２信号伝達方向において最終段を基準にして複数段を選ぶようにすればよい。
【００４７】
上記論理ゲート手段において、出力信号を取り出すための出力バッファＩＮＶＬが設けられる。格子状遅延回路において、上記第２信号伝達方向における特定段のみに出力用のバッファ回路を付加すると、その特定段においては出力負荷条件が異なり、次段からみると入力条件が異なることとなってしまう。このため、上記格子状論理ゲート手段において、特定段のみが異なる入出力条件となると、精度のよい微小遅延信号を得ることができなくなってしまうので、出力信号を取り出すか否かに無関係に、全て同じ出力バッファ回路ＩＮＶＬを付加するものである。これにより、第２信号伝達方向において、任意の段において第１伝達方向に並べられた論理ゲート手段から出力信号を得るようにしても、それにより形成される微小信号遅延時間が何ら影響を受けなくできるものである。
【００４８】
上記格子状遅延回路は、前記のアレイオシレータをいわば一部きり出して利用するものであると理解してよいが、アレイオシレータにあっては行方向と列方向の境界条件で自己の最も都合のいい発振周波数で発振するものである。これに対して、本願発明において用いられる格子状遅延回路では、上記第２信号伝達方向であるカラム方向にフィードバックループを持たないために発振動作は生じることはなく、出力されるクロック信号の周期は、外部から入力されるクロック信号の周期に等しい。また、各遅延段に入力される第１信号伝達方向において順次遅延されるクロック信号は、上記遅延補正部を構成するバッファ回路より互いに位相がクロック周期に比べて微小量ずれてはいるものの、所望の数１０ｐｓｅｃのオーダーでリニアに並んでいるわけではない。
【００４９】
しかしながら、遅延補正部と第１信号伝達方向の境界条件、つまりＢｎとＴｎ＋２との接続及び遅延要素の入力のカップリング素子により、クロック遅延信号は遅延要素を何段か通過するに従って、各遅延段の位相関係が補正されて、前記アレイオシレータと同様なリニアな位相関係が得られる。同図の実施例では、各遅延要素である論理ゲート手段には、アレイ内の他の遅延要素である論理ゲート手段の入力のみを接続し、上記遅延段方向である第２信号伝達方向での境界条件で実現される位相関係を付加の違いで崩さないようにするための出力回路ＩＮＶＬが設けられており、かかる出力回路ＩＮＶＬを通して上記リニアな位相関係（微小遅延量）の出力信号を得るものである。
【００５０】
図８には、この発明に用いられる格子状遅延回路の動作を説明するためのコンピュータシュミレーションにより求めた特性図が示されている。同図（ａ）と外部から立ち上がりエッジが入力された場合の伝播を示し、同図（ｂ）は外部から立ち下がりエッジに入力された場合の伝播を示す。同図（ａ）と（ｂ）は、それぞれが横方向に時間軸をとり、ロウ方向に並ぶ各論理ゲート回路段の立ち上がりエッジ（又は立ち下がりエッジ）の伝播を白丸（○）で、立ち下がりエッジ（又は立ち上がりエッジ）の伝播を黒丸（●）で表している。時間軸の原点は外部クロック入力の立ち上がりエッジ、又は立ち下がりエッジである。入力クロックは、パルス幅デューティが５０％で、２００ＭＨｚとされるものである。
【００５１】
同図（ａ）と（ｂ）において、第２伝達方向における第１段目、第２段目では上記遅延補正部の遅延信号が支配的となって位相差が等間隔（リニア）には並んでいない。しかし、第４段目より後段側では微小遅延量が一定となり、上記○や●が一直線上に並ぶことが判る。同図（ａ）と（ｂ）において、各奇数段のエッジの位置が異なるのは、遅延要素がナンドゲート回路であるためである。立ち上がりは並列接続した２つのＰチャンネル型ＭＯＳＦＥＴで、立ち下がりは直列接続された２つのＮチャンネル型ＭＯＳＦＥＴでドライブするために、入力に対する出力タイミングが異なる。これに対して、偶数段の出力は、その２つの異なる出力タイミングの和で決まるために、同図（ａ）と（ｂ）ともほぼ同じ位置になる。
【００５２】
図９には、上記格子状遅延回路に用いられる遅延要素の一実施例の回路図が示されている。図９（ａ）では、遅延要素としてノアゲート回路ＮＲを用いている。つまり、ノアゲート回路ＮＲの２つの入力ｉｎ１とｉｎ２の間にカップリング手段としてキャパシタＣＰが設けられる。このノアゲート回路ＮＲの出力信号Ａｏｕｔは、一方においてアレイ内の他の遅延要素であるノアゲート回路の入力端子に接続され、他方において出力信号を得るための出力バッファ回路としてのインバータ回路ＩＶＬの入力端子に接続される。
【００５３】
図９（ｂ）では、遅延要素として２つのインバータ回路ＩＶ１とＩＶ２の出力端子を共通接続したものを用いている。つまり、インバータ回路ＩＶ１とＩＶ２入力端子ｉｎ１とｉｎ２の間にカップリング手段としてキャパシタＣＰを接続し、その出力端子を共通接続して出力信号Ａｏｕｔを得るとともに、それを一方においてアレイ内の他の遅延要素であるインバータ回路の入力端子に供給し、他方において出力信号を得るための出力バッファ回路としてのインバータ回路ＩＶＬの入力端子に供給する。
【００５４】
図９（ｃ）では、遅延要素として前記同様にナンドゲート回路ＮＤを用いつつ、カップリング手段としてキャパシタに代えて抵抗素子ＲＧを用いるものである。このようにカップリング手段として抵抗ＲＧは、上記（ａ）と（ｂ）の回路にも適用できる。
【００５５】
図９（ｄ）では、遅延要素として前記同様にナンドゲート回路ＮＤを用いつつ、カップリング手段としてキャパシタに代えてダイオード接続のＭＯＳＦＥＴＭ１とＭ２を用いるものである。つまり、ダイオード接続のＭＯＳＦＥＴＭ１は、入力端子ｉｎ２からｉｎ１に向かう信号電流を伝え、Ｍ２は逆に入力端子ｉｎ１からｉｎ２に向かう信号電流を流すものである。他の構成は前記実施例と同様である。このようにカップリング手段としてダイオード接続のＭＯＳＦＥＴＭ１とＭ２は、上記（ａ）と（ｂ）の回路にも適用できる。
【００５６】
図９（ｅ）では、遅延要素として差動回路を利用するものである。つまり、並列形態に接続されたＮチャンネル型ＭＯＳＦＥＴＱ３、Ｑ４のゲートを正相の第１入力端子ｉｎ１＋とｉｎ２＋としてカップリング容量Ｃ１を設け、共通化されたドレインに負荷としてのＰチャンネル型ＭＯＳＦＥＴＱ１とＱ２を設けるともに反転出力ｏｕｔ−を得る。並列形態に接続されたＮチャンネル型ＭＯＳＦＥＴＱ７、Ｑ８のゲートを逆相の第１入力端子ｉｎ１−とｉｎ２−としてカップリング容量Ｃ２を設け、共通化されたドレインに負荷としてのＰチャンネル型ＭＯＳＦＥＴＱ５とＱ６を設けるともに正相出力ｏｕｔ＋を得る。差動動作するＭＯＳＦＥＴＱ３，Ｑ４及びＱ７とＱ８のソースには、動作電流を流すようにされたＮチャンネル型ＭＯＳＦＥＴＱ９が設けられる。Ｐチャンネル型ＭＯＳＦＥＴＱ２とＱ６は、上記Ｐチャンネル型ＭＯＳＦＥＴＱ９と同様に制御電圧Ｖctrlによって流れる電流が調整されて１段当たりの遅延時間の制御を行う。
【００５７】
上記ＭＯＳＦＥＴＱ３とＱ４及びＱ７とＱ８のゲート間に設けられるカップリング容量Ｃ１とＣ２は、前記（ｃ）や（ｄ）のように抵抗やＭＯＳダイオードに置き換えることができるものである。
【００５８】
上記のように第１信号伝達方向に順次遅延される信号と、第２信号伝達方向に順次遅延させる信号との結合度を密にすることが、上記第２信号伝達方向における同相関係にある２段分の遅延時間を第１伝達方向に配置される遅延要素の数で均等に分割することにより得られる微小量遅延の直線性を良くすることに重要な役割を果たすことが判る。この理由について定量的な回路解析は行われていないが、２つの入力信号が互いに干渉し合って、格子状の各遅延要素における信号変化が平均化されて上記のような良好な直線性を持つ微小量遅延を実現するものと考えられる。別の見方をすると、上記遅延要素は、一種の反転増幅器としてみることができるが、２つの入力信号をカップリングさせてかかる反転増幅器の入力に供給した場合、その入出力伝達特性でみるときに直線性の良好な部分での信号増幅を行う結果、格子状の各遅延要素における信号伝達が均等化されて上記のような良好な直線性が得られるものと考えられる。
【００５９】
なお、上記第２信号伝達方向における同相関係にある２段分の遅延時間を第１伝達方向に配置される遅延要素の数で均等に分割することにより微小量遅延を得るものであるので、上記２つを完全に結合させてしまうという結論には結びつかない。つまり、２つの信号伝達方向の信号経路での信号遅延が互いに他の信号遅延要素を損なってしまうほど結合させたのでは、そもそも遅延要素としてのゲート回路等を格子状にしたことの意味が無くなるからである。
【００６０】
図１０には、この発明に用いられる格子状遅延回路の動作を説明するための波形図が示されている。例えば、時間軸の中央部に示された出力信号の立ち上がりエッジを例に見れば、最初の数本を除いてクロック信号の立ち上がりがおおよそ５０ｐｓｅｃの等間隔で立ち上がっていることが判る。出力信号の立ち下がりエッジについは、上記時間軸の前側には後段側のクロック信号の立ち下がりがおおよそ５０ｐｓｅｃの等間隔でいることが判り、時間軸の後側では最初のクロック信号の立ち下がりがバラバラであることが判る。
【００６１】
上記のような時間軸の前側での最初の数本に対応した遅延信号を使わないようにするために、前記ダミー遅延回路ＤＮＤＬ２が設けられており、上記のようなほぼ５０ｐｓｅｃの等間隔で変化する領域を使うことによって同期誤差δＢを小さくすることができる。
【００６２】
上記の格子状遅延回路ＳＱＵＡＤ１とＳＱＵＡＤ２は、上記のようにナンドゲート回路がいわばリニア回路として動作することによって高い時間分解能を得るものであるので、通常のＣＭＯＳ回路とは異なり比較的大きな消費電流を流すものとなる。しかし、クロック同期回路は、クロックサイクルの測定を入力されたクロックパルスＣＬＫｉｎの複数サイクルに１回とすることで、動作電流を大幅に低減させることができる。
【００６３】
前記図５に示したエッジ検出回路は、その直前のエッジ検出信号を保持するものである。したがって、図１１のタイミング図に示すようにイネーブル信号ＥＮＡＢＬＥをロウレベルとすることで、ダミー遅延回路ＤＭＤＬ１、ＤＭＤＬ２、遅延回路ＣＤ１，ＣＤ２、エッジ検出回路ＥＤ１とＥＤ２、マルチプレクサＭＰＸ１と格子状遅延回路ＳＱＵＡＤ１から構成されるクロックサイクル測定ブロックが動作を停止して遅延回路ＣＤ１の入力信号ＣＤｉｎ、遅延回路ＣＤ２の入力信号ＣＤＭｉｎ及びマルチプレクサＭＰＸ１の出力信号ＣＤＭｏｕｔがロウレベルの固定状態になっても、停止直前のクロックサイクル測定結果に基づいて、遅延回路ＣＤ３とマルチプレクサＭＰＸ２によりＣＤｏｕｔが形成され、格子状遅延回路ＳＱＵＡＤ２及びマルチプレクサＭＰＸ３によりＦＤｏｕｔが形成されて出力段ドライバＤＲＶ２を通して内部クロック信号ＣＬＫｏｕｔを形成することができる。
【００６４】
図１において、上記イネーブル信号ＥＮＡＢＬＥは公知のダイナミック型ＲＡＭのセルフリフレッシュのようにチップ内に設けられたタイマＴｉｍｅｒにより形成される。このタイマーＴｉｍｅｒによりクロック信号ＣＬＫｉｎの複数個に１回の割合で上記イネーブル信号ＥＮＡＢＬＥをハイレベルにして、上記ダミー遅延回路ＤＭＤＬ１、ＤＭＤＬ２、遅延回路ＣＤ１，ＣＤ２、エッジ検出回路ＥＤ１とＥＤ２、マルチプレクサＭＰＸ１と格子状遅延回路ＳＱＵＡＤ１から構成されるクロックサイクル測定ブロックを動作させて、その都度エッジ検出信号を更新させる。上記クロックサイクル測定には、上記３クロックが必要とされるから、クロック信号ＣＬＫｉｎの３サイクル分はイネーブル信号ＥＮＡＢＬＥをハイレベルにする必要がある。
【００６５】
上記タイマＴｉｍｅｒのサイクルはチップの温度変化等によって生じる同期誤差δＢが許容範囲（１００ｐｓｅｃ以下）になるように設定する。だいたい１００ｍｓｅｃ以上のサイクルにすることが可能であり、上記クロックサイクル測定ブロックの間欠動作によって、上記のような消費電力の大きな格子状遅延回路ＳＱＵＡＤを用いて同期誤差δＢを高い精度に維持つつ、消費電力の増加を防止することができる。
【００６６】
上記のように、この実施例のクロック同期回路ではクロックの同期化に最低でも３クロックサイクルを要する。しかし、それは電源投入時のように以前に何も同期情報が無い場合であって、クロックサイクル測定ブロックが停止前の同期情報が存在し、かつ有効な場合には１クロックサイクルで同期された内部クロック信号ＣＬＫｏｕｔを得ることができる。
【００６７】
図１２には、この発明に係るクロック同期回路の他の動作の一例を説明するためのタイミング図が示されている。同図には、タイマＴｉｍｅｒによるクロックサイクル測定ブロックの再起動動作の例が示されている。タイマＴｉｍｅｒよりタイミング信号ＴＭｏｕｔが出力されると、直ちにイネーブル信号Ｅｎａｂｌｅを発生させるのではなく、コモンノードＣＯＭＭＯＮの立ち下がりエッジに対応してイネーブル信号Ｅｎａｂｌｅをロウレベルからハイレベルに変化させる。これにより、コモンノードＣＯＭＭＯＮがロウレベルからハイレベルになるまでに一定の時間マージンを確保することができる。
【００６８】
上記イネーブル信号Ｅｎａｂｌｅのハイレベルにより、上記ダミー遅延回路ＤＭＤＬ１、ＤＭＤＬ２、遅延回路ＣＤ１，ＣＤ２、エッジ検出回路ＥＤ１とＥＤ２、マルチプレクサＭＰＸ１と格子状遅延回路ＳＱＵＡＤ１から構成されるクロックサイクル測定ブロックが活性化され、コモンノードＣＯＭＭＯＮのハイレベルへの立ち上がりエッジをそれぞれ遅延させて信号ＣＤｉｎ、ＣＤＭｉｎ及びＣＤＭｏｕｔがハイレベルになってエッジ検出回路ＥＤ１とＥＤ２による同期化動作が行われる。
【００６９】
図１３には、この発明に係るクロック同期回路の他の動作の一例を説明するためのタイミング図が示されている。同図には、パワーダウンモードへの移行動作の例が示されている。このパワーダウンモードでは、クロックイネーブル信号ＣＫＥのロウレベルにより、ドライバＤＲＶ１が動作を停止して出力であるコモンノードＣＯＭＭＯＮをロウレベルに固定する。これにより、上記ダミー遅延回路ＤＭＤＬ１、ＤＭＤＬ２、遅延回路ＣＤ１，ＣＤ２、エッジ検出回路ＥＤ１とＥＤ２、マルチプレクサＭＰＸ１と格子状遅延回路ＳＱＵＡＤ１から構成されるクロックサイクル測定ブロック及び内部クロック信号ＣＬＫｏｕｔを形成する遅延回路ＣＤ３の出力及び格子状遅延回路ＳＱＵＡＤ２の出力も上記コモンノードＣＯＭＭＯＮのロウレベルに対応してロウレベルに固定され、実質的な動作を行わない。つまり、上記遅延回路ＣＤ３と格子状遅延回路ＳＱＵＡＤ２は、共にＣＭＯＳ回路で構成されているために上記入力であるコモンノードＣＯＭＭＯＮのロウレベル固定に対応して動作電流を流さなくできる。
【００７０】
図１４には、この発明に係るクロック同期回路の他の動作の一例を説明するためのタイミング図が示されている。同図には、上記パワーダウンモードからの復帰動作の例が示されている。このパワーダウンモードからき復帰は、上記クロックイネーブル信号ＣＫＥのハイレベルにより指示される。この信号ＣＫＥのハイレベルにより、内部信号ＩＣＫＥがハイレベルにされてドライバＤＲＶ１の動作を開始させる。外部端子から供給される入力クロック信号ＣＬＫｉｎは、レシーバＲＣＶ１を通して入力されており、上記ドライバＤＲＶ１の動作開始により上記レシーバＲＣＶ１の出力ＣＬＫ０がコモンノードＣＯＭＭＯＮに伝えられる。
【００７１】
このコモンノードＣＯＭＭＯＮの信号は、上記エッジ検出回路ＥＤ１のラッチ回路に保持された停止前の検出信号によりマルチプレクサＭＰＸ２が遅延回路ＣＤ３の遅延段の１つを選択しているので、その出力信号ＣＤｏｕｔが格子状遅延回路ＳＱＵＡＤ２の入力に伝えられ、この格子状遅延回路ＳＱＵＡＤ２の出力は、上記エッジ検出回路ＥＤ２のラッチ回路に保持された停止前の検出信号によりマルチプレクサＭＰＸ３を通して出力される。これにより、１サイクル遅れて内部クロック信号ＣＬＫｏｕｔを形成することができる。
【００７２】
図１５には、この発明に係るクロック同期回路の他の動作の一例を説明するためのタイミング図が示されている。同図には、上記パワーダウンモード時のクロック同期動作の例が示されている。上記クロックイネーブル信号ＣＫＥがロウレベルにされるパワーダウンモードにおいて、タイマＴｉｍｅｒが出力信号ＴＭｏｕｔを形成すると、それに対応して上記内部信号ＩＣＫＥをハイレベルに立ち上げる。これにより、ドライバＤＲＶ１が動作を開始して上記同様にコモンノードＣＯＭＭＯＮを外部端子から供給れるクロック信号ＣＬＫｉｎに対応して変化させる。
【００７３】
これとともに、タイマＴｉｍｅｒでは上記コモンノードＣＯＭＭＯＮのロウレベルへの変化を受けてイネーブル信号Ｅｎａｂｌｅをハイレベルに変化させる。したがって、内部クロック信号ＣＬＫｏｕｔが上記同様に１サイクル遅れて発生されるとともに、上記イネーブル信号Ｅｎａｂｌｅをハイレベルに対応して上記ダミー遅延回路ＤＭＤＬ１、ＤＭＤＬ２、遅延回路ＣＤ１，ＣＤ２、エッジ検出回路ＥＤ１とＥＤ２、マルチプレクサＭＰＸ１と格子状遅延回路ＳＱＵＡＤ１から構成されるクロックサイクル測定ブロックが動作を開始して、３サイクルを費やして上記エッジ検出回路ＥＤ１とＥＤ２に保持されるエッジ検出信号を新らしい信号に置き換える。
【００７４】
このようにクロックイネーブル信号ＣＫＥがロウレベルにされるパワーダウンモードが比較的長い時間にわたって継続されていても、タイマＴｉｍｅｒにより周期的に外部端子から供給されるクロック信号ＣＬＫｉｎと内部クロック信号ＣＬＫｏｕｔの同期化動作が実施されるものであるから、前記図１４に示したようにパワーダンウモードからの復帰において、１サイクル後に外部端子から供給されるクロック信号ＣＬＫｉｎに同期化された内部クロック信号ＣＬＫｏｕｔを得ることができるものとなる。
【００７５】
図１６には、この発明が適用されたシンクロナスＤＲＡＭ（以下、単にＳＤＲＡＭという）の一実施例の全体ブロック図が示されている。同図に示されたＳＤＲＡＭは、特に制限されないが、公知の半導体集積回路の製造技術によって単結晶シリコンのような１つの半導体基板上に形成される。
【００７６】
この実施例のＳＤＲＡＭは、メモリバンク０を構成するメモリアレイ２００Ａと、メモリバンク１を構成するメモリアレイ２００Ｂを備える。それぞれのメモリアレイ２００Ａと２００Ｂは、マトリクス配置されたダイナミック型メモリセルを備え、図に従えば同一列に配置されたメモリセルの選択端子は列毎のワード線（図示せず）に結合され、同一行に配置されたメモリセルのデータ入出力端子は行毎に相補データ線（図示せず）に結合される。
【００７７】
上記メモリアレイ２００Ａの図示しないワード線は行（ロウ）デコーダ２０１Ａによるロウアドレス信号のデコード結果に従って１本が選択レベルに駆動される。メモリアレイ２００Ａの図示しない相補データ線はセンスアンプ及びカラム選択回路を含むＩ／Ｏ線２０２Ａに結合される。センスアンプ及びカラム選択回路を含むＩ／Ｏ線２０２Ａにおけるセンスアンプは、メモリセルからのデータ読出しによって夫々の相補データ線に現れる微小電位差を検出して増幅する増幅回路である。それにおけるカラムスイッチ回路は、相補データ線を各別に選択して相補Ｉ／Ｏ線に導通させるためのスイッチ回路である。カラムスイッチ回路はカラムデコーダ２０３Ａによるカラムアドレス信号のデコード結果に従って選択動作される。
【００７８】
メモリアレイ２００Ｂ側にも同様にロウデコーダ２０１Ｂ，センスアンプ及びカラム選択回路を含むＩ／Ｏ線２０２Ｂ，カラムデコーダ２０３Ｂが設けられる。上記相補Ｉ／Ｏ線はライトバッファ２１４Ａ，Ｂの出力端子及びメインアンプ２１２Ａ，Ｂの入力端子に接続される。上記メインアンプ２１２Ａ，Ｂの出力信号は、ラッチ／レジスタ２１３の入力端子に伝えられ、このラッチ／レジスタ２１３の出力信号は、出力バッファ２１１を介して外部端子から出力される。また、外部端子から入力された書き込み信号は、入力バッファ２１０を介して上記ライトバッファ２１４Ａ，Ｂの入力端子に伝えられる。上記外部端子は、特に制限されないが、１６ビットからなるデータＤ０−Ｄ１５を出力するデータ入出力端子とされる。
【００７９】
アドレス入力端子から供給されるアドレス信号Ａ０〜Ａ１１はカラムアドレスバッファ２０５とロウアドレスバッファ２０６にアドレスマルチプレクス形式で取り込まれる。供給されたアドレス信号はそれぞれのバッファが保持する。ロウアドレスバッファ２０６はリフレッシュ動作モードにおいてはリフレッシュカウンタ２０８から出力されるリフレッシュアドレス信号をロウアドレス信号として取り込む。カラムアドレスバッファ２０５の出力はカラムアドレスカウンタ２０７のプリセットデータとして供給され、列（カラム）アドレスカウンタ２０７は後述のコマンドなどで指定される動作モードに応じて、上記プリセットデータとしてのカラムアドレス信号、又はそのカラムアドレス信号を順次インクリメントした値を、カラムデコーダ２０３Ａ，２０３Ｂに向けて出力する。
【００８０】
同図において点線で示したコントローラ２０９は、特に制限されないが、クロック信号ＣＬＫ、クロックイネーブル信号ＣＫＥ、チップセレクト信号／ＣＳ、カラムアドレスストローブ信号／ＣＡＳ（記号／はこれが付された信号がロウイネーブルの信号であることを意味する）、ロウアドレスストローブ信号／ＲＡＳ、及びライトイネーブル信号／ＷＥなどの外部制御信号と、アドレス入力端子Ａ０〜Ａ１１からの制御データとが供給され、それらの信号のレベルの変化やタイミングなどに基づいてＳＤＲＡＭの動作モード及び上記回路ブロックの動作を制御するための内部タイミング信号を形成するもので、モードレジスタ１０、コマンドデコーダ２０、タイミング発生回路３０、クロックバッファ４０及びこの発明に係るクロック同期回路５０を備える。なお、前記図１のレシーバＲＣＶ１，ＲＣＶ２は、クロックバッファ４０に相当する。
【００８１】
クロック信号ＣＬＫは、クロックバッファ４０を介して前記説明したようなクロック同期回路５０に入力され、内部クロックint.Com-CLK とint.Data-CLKとがが発生される。上記内部クロックint.Data-CLKは、特に制限されないが、出力バッファ２１１を活性化させるタイミング信号として用いられる。他の回路には、特に制限されないが、上記内部クロックint.Com-CLK 伝えられる。上記内部クロックint.Com-CLK は入力バッファ２１０とタイミング発生回路３０に供給され、かかるクロック信号int.Com-CLK に基づいて列アドレスバッファ２０５、行アドレスバッファ２０６及び列アドレスカウンタ２０７に供給されるタイミング信号が形成される。
【００８２】
他の外部入力信号は当該内部クロック信号int.Com-CLK の立ち上がりエッジに同期して有意とされる。チップセレクト信号／ＣＳはそのロウレベルによってコマンド入力サイクルの開始を指示する。チップセレクト信号／ＣＳがハイレベルのとき（チップ非選択状態）やその他の入力は意味を持たない。但し、後述するメモリバンクの選択状態やバースト動作などの内部動作はチップ非選択状態への変化によって影響されない。／ＲＡＳ，／ＣＡＳ，／ＷＥの各信号は通常のＤＲＡＭにおける対応信号とは機能が相違し、後述するコマンドサイクルを定義するときに有意の信号とされる。
【００８３】
クロックイネーブル信号ＣＫＥは次のクロック信号の有効性を指示する信号であり、当該信号ＣＫＥがハイレベルであれば次のクロック信号ＣＬＫの立ち上がりエッジが有効とされ、ロウレベルのときには無効とされる。なお、リードモードにおいて、出力バッファ２１１に対するアウトプットイネーブルの制御を行う外部制御信号／ＯＥを設けた場合には、かかる信号／ＯＥもコントローラ２０９に供給され、その信号が例えばハイレベルのときには出力バッファ２１１は高出力インピーダンス状態にされる。
【００８４】
上記ロウアドレス信号は、クロック信号ＣＬＫ（内部クロック信号）の立ち上がりエッジに同期する後述のロウアドレスストローブ・バンクアクティブコマンドサイクルにおけるＡ０〜Ａ１０のレベルによって定義される。
【００８５】
アドレス信号Ａ１１は、上記ロウアドレスストローブ・バンクアクティブコマンドサイクルにおいてバンク選択信号とみなされる。即ち、Ａ１１の入力がロウレベルの時はメモリバンク０が選択され、ハイレベルの時はメモリバンク１が選択される。メモリバンクの選択制御は、特に制限されないが、選択メモリバンク側のロウデコーダのみの活性化、非選択メモリバンク側のカラムスイッチ回路の全非選択、選択メモリバンク側のみの入力バッファ２１０及び出力バッファ２１１への接続などの処理によって行うことができる。
【００８６】
後述のプリチャージコマンドサイクルにおけるアドレス信号Ａ１０は、相補データ線などに対するプリチャージ動作の態様を指示し、そのハイレベルはプリチャージの対象が双方のメモリバンクであることを指示し、そのロウレベルは、アドレス信号Ａ１１で指示されている一方のメモリバンクがプリチャージの対象であることを指示する。
【００８７】
上記カラムアドレス信号は、クロック信号ＣＬＫ（内部クロック）の立ち上がりエッジに同期するリード又はライトコマンド（後述のカラムアドレス・リードコマンド、カラムアドレス・ライトコマンド）サイクルにおけるＡ０〜Ａ９のレベルによって定義される。そして、この様にして定義されたカラムアドレスはバーストアクセスのスタートアドレスとされる。
【００８８】
次に、コマンドによって指示されるＳＤＲＡＭの主な動作モードを説明する。
（１）モードレジスタセットコマンド（Ｍｏ）
上記モードレジスタ３０をセットするためのコマンドであり、／ＣＳ，／ＲＡＳ，／ＣＡＳ，／ＷＥ＝ロウレベルによって当該コマンド指定され、セットすべきデータ（レジスタセットデータ）はＡ０〜Ａ１１を介して与えられる。レジスタセットデータは、特に制限されないが、バーストレングス、ＣＡＳレイテンシイ、ライトモードなどとされる。特に制限されないが、設定可能なバーストレングスは、１，２，４，８，フルページとされ、設定可能なＣＡＳレイテンシイは１，２，３とされ、設定可能なライトモードは、バーストライトとシングルライトとされる。
【００８９】
上記ＣＡＳレイテンシイは、後述のカラムアドレス・リードコマンドによって指示されるリード動作において／ＣＡＳの立ち下がりから出力バッファ２１１の出力動作までに内部クロック信号の何サイクル分を費やすかを指示するものである。読出しデータが確定するまでにはデータ読出しのための内部動作時間が必要とされ、それを内部クロック信号の使用周波数に応じて設定するためのものである。換言すれば、周波数の高い内部クロック信号を用いる場合にはＣＡＳレイテンシイを相対的に大きな値に設定し、周波数の低い内部クロック信号を用いる場合にはＣＡＳレイテンシイを相対的に小さな値に設定する。
【００９０】
（２）ロウアドレスストローブ・バンクアクティブコマンド（Ａｃ）
これは、ロウアドレスストローブの指示とＡ１１によるメモリバンクの選択を有効にするコマンドであり、／ＣＳ，／ＲＡＳ＝ロウレベル、／ＣＡＳ，／ＷＥ＝ハイレベルによって指示され、このときＡ０〜Ａ１０に供給されるアドレスがロウアドレス信号として、Ａ１１に供給される信号がメモリバンクの選択信号として取り込まれる。取り込み動作は上述のように内部クロック信号の立ち上がりエッジに同期して行われる。例えば、当該コマンドが指定されると、それによって指定されるメモリバンクにおけるワード線が選択され、当該ワード線に接続されたメモリセルがそれぞれ対応する相補データ線に導通される。
【００９１】
（３）カラムアドレス・リードコマンド（Ｒｅ）
このコマンドは、バーストリード動作を開始するために必要なコマンドであると共に、カラムアドレスストローブの指示を与えるコマンドであり、／ＣＳ，／ＣＡＳ＝ロウレベル、／ＲＡＳ，／ＷＥ＝ハイレベルによって指示され、このときＡ０〜Ａ７に供給されるカラムアドレスがカラムアドレス信号として取り込まれる。これによって取り込まれたカラムアドレス信号はバーストスタートアドレスとしてカラムアドレスカウンタ２０７に供給される。これによって指示されたバーストリード動作においては、その前にロウアドレスストローブ・バンクアクティブコマンドサイクルでメモリバンクとそれにおけるワード線の選択が行われており、当該選択ワード線のメモリセルは、内部クロック信号に同期してカラムアドレスカウンタ２０７から出力されるアドレス信号に従って順次選択されて連続的に読出される。連続的に読出されるデータ数は上記バーストレングスによって指定された個数とされる。また、出力バッファ２１１からのデータ読出し開始は上記ＣＡＳレイテンシイで規定される内部クロック信号のサイクル数を待って行われる。
【００９２】
（４）カラムアドレス・ライトコマンド（Ｗｒ）
ライト動作の態様としてモードレジスタ１０にバーストライトが設定されているときは当該バーストライト動作を開始するために必要なコマンドとされ、ライト動作の態様としてモードレジスタ１０にシングルライトが設定されているときは当該シングルライト動作を開始するために必要なコマンドとされる。更に当該コマンドは、シングルライト及びバーストライトにおけるカラムアドレスストローブの指示を与える。当該コマンドは、／ＣＳ，／ＣＡＳ，／ＷＥ＝ロウレベル、／ＲＡＳ＝ハイレベルによって指示され、このときＡ０〜Ａ９に供給されるアドレスがカラムアドレス信号として取り込まれる。これによって取り込まれたカラムアドレス信号はバーストライトにおいてはバーストスタートアドレスとしてカラムアドレスカウンタ２０７に供給される。これによって指示されたバーストライト動作の手順もバーストリード動作と同様に行われる。但し、ライト動作にはＣＡＳレイテンシイはなく、ライトデータの取り込みは当該カラムアドレス・ライトコマンドサイクルから開始される。
【００９３】
（５）プリチャージコマンド（Ｐｒ）
これは、Ａ８，Ａ９によって選択されたメモリバンクに対するプリチャージ動作の開始コマンドとされ、／ＣＳ，／ＲＡＳ，／ＷＥ＝ロウレベル、／ＣＡＳ＝ハイレベルによって指示される。
【００９４】
（６）オートリフレッシュコマンド
このコマンドはオートリフレッシュを開始するために必要とされるコマンドであり、／ＣＳ，／ＲＡＳ，／ＣＡＳ＝ロウレベル、／ＷＥ，ＣＫＥ＝ハイレベルによって指示される。
【００９５】
（７）バーストストップ・イン・フルページコマンド
フルページに対するバースト動作を全てのメモリバンクに対して停止させるために必要なコマンドであり、フルページ以外のバースト動作では無視される。このコマンドは、／ＣＳ，／ＷＥ＝ロウレベル、／ＲＡＳ，／ＣＡＳ＝ハイレベルによって指示される。
【００９６】
（８）ノーオペレーションコマンド（Ｎｏｐ）
これは実質的な動作を行わないこと指示するコマンドであり、／ＣＳ＝ロウレベル、／ＲＡＳ，／ＣＡＳ，／ＷＥのハイレベルによって指示される。
【００９７】
ＳＤＲＡＭにおいては、一方のメモリバンクでバースト動作が行われているとき、その途中で別のメモリバンクを指定して、ロウアドレスストローブ・バンクアクティブコマンドが供給されると、当該実行中の一方のメモリバンクでの動作には何ら影響を与えることなく、当該別のメモリバンクにおけるロウアドレス系の動作が可能にされる。例えば、ＳＤＲＡＭは外部から供給されるデータ、アドレス、及び制御信号を内部に保持する手段を有し、その保持内容、特にアドレス及び制御信号は、特に制限されないが、メモリバンク毎に保持されるようになっている。或は、ロウアドレスストローブ・バンクアクティブコマンドサイクルによって選択されたメモリブロックにおけるワード線１本分のデータがカラム系動作の前に予め読み出し動作のためにラッチ／レジスタ２１３に保持されるようになっている。
【００９８】
したがって、例えば１６ビットからなるデータ入出力端子においてデータＤ０−Ｄ１５が衝突しない限り、処理が終了していないコマンド実行中に、当該実行中のコマンドが処理対象とするメモリバンクとは異なるメモリバンクに対するプリチャージコマンド、ロウアドレスストローブ・バンクアクティブコマンドを発行して、内部動作を予め開始させることが可能である。
【００９９】
ＳＤＲＡＭは、クロック信号int.Data-CLKとint.Com-CLK(内部クロック信号）に同期してデータ、アドレス、制御信号を入出力できるため、ＤＲＡＭと同様の大容量メモリをＳＲＡＭに匹敵する高速動作させることが可能であり、また、選択された１本のワード線に対して幾つのデータをアクセスするかをバーストレングスによって指定することによって、内蔵カラムアドレスカウンタ２０７で順次カラム系の選択状態を切り換えていって複数個のデータを連続的にリード又はライトできることが理解されよう。
【０１００】
ＳＤＲＡＭでは電源投入後、まずモードレジスタ１０をセットする必要がある。モードレジスタセット命令ＭＲＳは、通常電源投入後リフレッシュ８サイクルに相当する時間の後に入力される。この間にクロックの発振器の動作が安定する。この実施例のクロック同期回路５０は、電源投入後最初のモードレジスタセット命令ＭＲＳが入力されるまでクロックサイクル測定ブロックを活性化させておき、上記セット命令ＭＲＳを確実に取り込めるようにする。上記ＭＲＳの入力の後は、前述のタイマＴｉｍｅｒを用いた間欠的なクロックサイクルの測定を行うようにされる。上記タイマＴｉｍｅｒの発振器と上記リフレッシュカウンタを歩進させるパルスを形成する発振器とは共通化してもよい。ただし、分周回路を用いる等により、それぞれが最適な周期のパルスになるように設定されることはいうまでもない。
【０１０１】
図１７には、ＳＤＲＡＭのＤＤＲを説明するための波形図が示されている。同図には、ダブル・データ・レイト（ＤＤＲ）仕様に対応した波形図が示されている。ＤＤＲ仕様では、外部端子から供給されるクロック信号Ext.CLK に同期化した内部タイミング信号int.Com-CLK を形成し、これを遅延させて次のクロックに対して所定時間先行するような内部タイミング信号int.Data-CLKを形成しておき、その立ち上がり立ち下がりのタイミングでデータＤ０〜Ｄ３等を出力する。つまり、上記クロック信号int.Data-CLKの立ち上がりと立ち下がりに従って出力信号Ｄ０〜Ｄ３等を出力させる。この構成では、クロック信号の１サイクル中に２回のデータ出力を行わせることができるので高速出力動作が実現できる。そして、外部クロックExt.CLK に対して先行させる内部タイミング信号int.Data-CLKに従って読み出しデータを出力させるものであるので、図示しないマイクロプロセッサ等では、上記外部クロックExt.CLK と、その反転の外部クロックExt.CLKBの立ち上がりエッジとを用いてＳＤＲＡＭから読み出された上記データＤ０〜Ｄ３を取り込むようにすることができる。
【０１０２】
上記ＤＤＲ仕様では、クロック信号ＣＬＫの半周期毎にデータ出力を行うものであるので、クロック信号ＣＬＫの周波数が高くなるに従って時間マージンが小さくなっている。したがって、この実施例のクロック同期回路を用いることにより高精度での同期化が可能となり、高周波のクロック信号ＣＬＫを用い、しかもＤＤＲ仕様のＳＤＲＡＭにおいては上記のような時間分解能の小さなクロック同期回路を用いることが必須の条件となる。
【０１０３】
上記ダイナミック型ＲＡＭは、シンクロナス仕様のものの他に同じくクロック信号に同期してデータの入出力を行うランバス（Ｒambus)やシンクリンク（Ｓync Ｌink)のようなプロトコルベースのデータ転送を行うメモリには、この発明に係るクロック同期回路を用いることが高精度及び高応答性等において有利である。そして、前記タイマＴｉｍｅｒを用いた間欠的なクロックサイクル測定に移行させるコマンドを設け、電源投入時には上記コマンドが入力されるまでクロックサイクル測定ブロックは活性化しておくようにすることにより低消費電力化も可能になるものである。
【０１０４】
図１８には、この発明に係るクロック同期回路の他の一実施例のブロック図が示されている。この実施例では、格子状遅延回路ＳＱＵＡＤの入力側にスイッチを設け、ダミー遅延回路ＤＭＤＬを通した信号と入力バッファ（レシーバ）Ｒｅｃを通して信号とを切り換えて入力するようにするものである。同図の格子状遅延回路ＳＱＵＡＤには、前記エッジ検出回路ＥＤ２が含まれている。格子状遅延回路ＳＱＵＡＤの各段遅延出力に設けられたスイッチＳは、前記マルチプレクサＭＰＸ３に対応したものである。
【０１０５】
ダミー遅延回路ＤＭＤＬの遅延時間は、入力バッファＲｅｃでの遅延時間ｄ１と、出力ドライバＣＬＫＤＲＶでの遅延時間ｄ２に対応した遅延時間ｄ１＋ｄ２に設定されている。したがって、クロックサイクル測定時にはスイッチを上記ダミー遅延回路ＤＭＤＬにして上記格子状遅延回路ＳＱＵＡＤにてｔＣＫ−（ｄ１＋ｄ２）のような遅延時間の設定を行い、かかる遅延時間が設定された後にはスイッチを切り換えて入力バッファＲｅｃの出力信号を格子状遅延回路ＳＱＵＡＤを通して出力させる。この結果、格子状遅延回路ＳＱＵＡＤにおいて上記遅延時間ｔＣＫ−（ｄ１＋ｄ２）が設定されるものであり、入力バッファＲｅｃと出力ドライバＣＬＫＤＲＶにてｄ１＋ｄ２の遅延時間が生じるので、外部端子から供給されるクロック信号ｅｘｔ．ＣＬＫに対して丁度１クロック周期ｔＣＫだけ遅れた内部クロック信号ｉｎｔ．ＣＬＫを形成することができる。
【０１０６】
この実施例では、回路が簡単にできる反面、上記クロックサイクル測定時には内部クロック信号ｉｎｔ．ＣＬＫが上記ダミー遅延回路ＤＭＤＬの遅延時間だけ遅れた信号となるので、その出力を無効にする機能を付加する必要がある。また、同期可能なクロック周波数の拡張を図るなら、前記図１の実施例のような遅延回路ＣＤ１とエッジ検出回路ＥＤ１とマルチプレクサＭＰＸ１を追加するようにすればよい。
【０１０７】
図１９には、この発明に係るクロック同期回路の他の一実施例のブロック図が示されている。この実施例では、測定用と出力用の２つの格子状遅延回路ＳＱＵＡＤを用いる。つまり、前記図１の実施例の遅延回路ＣＤ１〜ＣＤ３等を省略したものと等価である。この構成において、測定用の格子状遅延回路ＳＱＵＡＤでの低消費電力化を図るなら上記ダミー遅延回路ＤＭＤＬを前記実施例のように間欠的に動作させるようにすればよい。
【０１０８】
図２０には、この発明に係るクロック同期回路の他の一実施例のブロック図が示されている。この実施例は、前記図１の実施例と基本的には同一である。図１の実施例では、不定期的に発生する同期誤差に対応できないという問題がある。つまり、図１の実施例回路では、遅延回路ＣＤ１を用いた粗調動作における測定結果ＣＮＴＬＡによって、マルチプレクサＭＰＸ２を制御して、格子状遅延回路ＳＱＵＡＤ１による測定を次のサイクルで行う。この構成では、クロックパルスは同一サイクルで２つの測定結果に基づいて再生される。したがって、温度変化や電源変動等により２つの測定結果が異なるものとなる場合には、正確なクロック再生ができなくなり、上記格子状遅延回路ＳＱＵＡＤ１による高分解能が十分に生かされない。
【０１０９】
図２０の実施例では、エッジ検出回路ＥＤ１が２系統の検出信号ＣＨＴ１とＣＨＴ２（前記図１のＣＮＴＬＡに相当する）を持つようにするものである。このような２系統の検出信号を形成するために、エッジ検出回路ＥＤ１は、前記図５で説明したフリップフロップを２つ直列に接続することで実現される。
【０１１０】
図２１には、上記図２０に示したクロック同期回路の動作を説明するためのタイミング図が示されている。この実施例では、遅延回路ＣＤ１を用いた粗調動作における測定結果ＣＨＴ１（ａ）が形成され、格子状遅延回路ＳＱＵＡＤ１による測定を次のサイクルでは上記測定結果（ａ）がＣＨＴ２にシストされてマルチプレクサＭＰＸ２を制御する。したがって、これにより測定結果ａと、それに対応した格子状遅延回路ＳＱＵＡＤ１による測定結果ｂとが組み合わされて内部クロックパルスが再生され、前記電源電圧や温度変化の影響を軽減することができる。つまり、同一のサイクルで粗調動作での現測定結果ｃと、格子状遅延回路ＳＱＵＡＤ１での遅延信号によるる測定結果ｂとが組み合わされる図１の実施例のように２つの測定結果が異なるものとなる場合での同期誤差を軽減させることができる。
【０１１１】
図２０図の実施例回路の同期動作を同図に従って概略的に説明すると、以下のようになる。上記時間分解能の大きな遅延回路ＣＤ１におけるエッジ比較について、かかる遅延回路ＣＤ１中を伝播するエッジと、コモンノードＣＯＭＭＯＮとの時間差が１クロックサイクルになることから、次式（１）が成立する。
ｄ１＋ｄ２＋ｄ３＋ｔＤＡ＝ｔＣＫ−δＡ          ・・・・・・・（１）
ここで、ｔＤＡは、上記遅延回路ＣＤ１〜ＣＤ３中のクロックエッジの伝播時間（ｎ×ｔＣＤ）であり、ｔＣＫはクロック周期、δＡは遅延回路ＣＤ１〜ＣＤ３の時間分解能による誤差である。
【０１１２】
時間分解能の小さな格子状遅延回路ＳＱＵＡＤ１におけるエッジ比較についても同様に、次式（２）が成立する。
ｄ１＋ｄ２＋ｔＤＡ＋ｔＤＢ＝ｔＣＫ−δＢ                ・・・・（２）
ここで、ｔＤＢは、上記格子状遅延回路ＳＱＵＡＤ１及びＳＱＵＡＤ２中のクロックエッジの伝播時間（ｍ×ｔＦＤ）であり、δＢは上記格子状遅延回路ＳＱＵＡＤ１及びＳＱＵＡＤ２の時間分解能による誤差であり、上記δＡより小さく１０ｐｓｅｃオーダーになっている。ダミー遅延回路（Ｒeplica) の遅延時間ｄ１＋ｄ２が上記入力バッファとしてのレシーバＲＶＣの遅延時間ｄ１と、出力ドライバＤＲＶ２の遅延時間ｄ２の和（ｄ１＋ｄ２）に等しくなるように設定すれば、ＣＬＫｉｎとＣＬＫｏｕｔとはτ＝ｔＣＫ−δＢとなって、誤差δＢをもって同期することになる。上記説明において、マルチプレクサＭＰＸ１での遅延時間は省略されているが、前記図１で説明したように上記ダミー遅延回路ダミー遅延回路（Ｒeplica) の遅延時間ｄ１＋ｄ２に含ませればよい。他は、前記図１の実施例による説明と同様である。
【０１１３】
図２２には、この発明に係るクロック同期回路の他の一実施例のブロック図が示されている。この実施例では、粗調回路にも格子状遅延回路を用い、粗調と微調とを同時に行うように工夫されている。つまり、格子状遅延回路ＳＱＵＡＤ１を用いてリングオシレータを構成し、制御回路ＣＯＮＴ１により入力クロックに対応してその動作を制御して、発振パルスをカウンタ回路ＣＮＴ１で形成するようにするものである。これにより、カウンタ回路ＣＮＴ１の計数動作を利用して前記粗調動作を行わせ、リングオシレータの各段の遅延信号が微調のための遅延信号とされる。
【０１１４】
エッジ検出回路ＥＤは、上記リングオシレータを構成する格子状遅延回路ＳＱＵＡＤ１の各段の遅延信号と入力バッファＲＣＶ１を通して入力された内部共通ノードＣＯＭＭＯＮのパルスエッジとを比較する。上記同様な構成にされた格子状遅延回路ＳＱＵＡＤ２を用いてリングオシレータを構成し、その制御回路ＣＯＮＴ２及びカウンタ回路ＣＮＴ２を組み合わせて、上記カウンタ回路ＣＮＴ１の計数出力と、上記エッジ検出信号とにより上記内部共通ノードＣＯＭＭＯＮに取り込まれた次サイクルの入力パルスを遅延させる。
【０１１５】
この実施例では、前記のような時間測定及び再生用の遅延回路を格子状遅延回路ＳＱＵＡＤを用いたリングオシレータと、その発振サイクルを計数するカウンタ回路に変更することで、上記エッジ検出回路に用いられるフリップフロップ回路の削減がなされている。ロックレンジはカウンタ回路ＣＮＴ１の最大カウント数に律束されるために、カウンタ回路ＣＮＴ１の段数を増加させるという簡単な構成でロックレンジ、つまり入力パルスの周期の拡大も容易である。
【０１１６】
上記リングオシレータＳＱＵＡＤ１及びカウンタ回路ＣＮＴ１の起動及び停止を行う制御回路ＣＯＮＴ１は、ダミー遅延回路（レプリカ回路）ＤＭＤの出力信号を受けて起動信号を発生し、次のサイクルの入力バッファＲＣＶ１の出力信号（内部共通ノードＣＯＭＭＯＮ）を停止信号を発生する。上記リングオシレータＳＱＵＡＤ１の各段の出力信号は、内部共通ノードＣＯＭＭＯＮに伝えられた次サイクルのパルスとエッジ検出回路ＥＤにより比較され、どの遅延段のエッジと一致したかが記録される。これと同時に、エッジの一致出力が得られるまでにリングオシレータＳＱＵＡＤ１が何周期発振したかがカウンタ回路ＣＮＴ１に記録される。
【０１１７】
上記カウンタ回路ＣＮＴ１の記録情報と、上記エッジ検出回路ＥＤの記録情報とに基づいて、上記制御回路ＣＯＮＴ２、リングオシレータＳＱＵＡＤ２及びカウンタ回路ＣＮＴ２及びマルチプレクサＭＰＸ１からなる回路ブロックによってクロックが再生される。この構成では、１回の測定により前記のような粗調動作と微調動作とが行われるので、応答性を高くできるとともに前記電源電圧や温度変化の影響を軽減することができる。
【０１１８】
入力バッファＲＣＶ２、制御回路ＣＯＮＴ２、リングオシレータＳＱＵＡＤ３、カウンタ回路ＣＮＴ３とマルチプレクサＭＰＸ２は、入力クロック信号ＣＬＫｉｎの反転信号／ＣＬＫｉｎを受けて、前記と同様な動作を行う。これにより、入力されたクロック信号ＣＬＫｉｎと同じパルスデューティの内部クロック信号ＣＬＫｏｕｔを形成することができる。つまり、出力段回路ＤＲＶは、上記非反転の入力パルスＣＬＫｉｎの立ち上がりに対応して立ち上がりる内部クロック信号ＣＬＫｏｕｔを形成し、反転の入力パルス／ＣＬＫｉｎの立ち上がり、格言すれば非反転入力パルスＣＬＫｉｎの立ち下がりに対応して立ち下がる内部クロック信号ＣＬＫｏｕｔを形成するものである。
【０１１９】
図２３には、図２２のリングオシレータの一実施例の回路図が示されている。この実施例では、前記カラム方向に３段、ロウ方向に４段になるように論理ゲート段を格子状に接続し、最終段の信号を入力段に帰還させることよりリングオシレータを構成する。各論理ゲート段は、その拡大図に示されているように２つのナンドゲート回路を用い、一方の入力間にインピーダンス手段としてのＭＯＳＦＥＴを設け、それを制御信号ｃｎｔでオン／オフ制御を行うとともに、かかる制御信号ｃｎｔをナンドゲート回路の他方の入力に供給して信号伝達を停止させる。つまり、信号ｃｎｔがハイレベル（論理１）のとき、前記のような微小遅延段として動作させ、ロウレベル（論理０）のとき遅延動作を停止させて出力信号をハイレベルに固定する。
【０１２０】
上記３×４＝１２個の論理ゲート段に対応した１２本のコントロール信号は、それを全てロウレベルにすることにより発振停止状態にさせる。上記コントロール信号の全てをハイレベルにすることにより発振動作を起動させる。遅延要素を構成する２つの２入力ナンドゲート回路が上記コントロール信号によってオン状態にされるＰチャンネル型ＭＯＳＦＥＴとＮチャンネル型ＭＯＳＦＥＴで結合されているために、前記のような一定の微小遅延分解能を保証している。
【０１２１】
上記のような同期クロック発生回路は、前記図１６に示したようなシンクロナスＤＲＡＭに搭載される。この場合、図２４の実施例回路では、図１７に示したようなＤＤＲ仕様のものに好適となる。
【０１２２】
図２４には、この発明に係るクロック同期回路の更に他の一実施例のブロック図が示されている。この実施例は、基本的な構成は図２２のそれと同様であるが、回路の簡素化を図るために格子状遅延回路ＳＱＵＡＤ１を用いてリングオシレータに替えて、ＣＭＯＳインバータ回路を用いてリングオシレータＣＤ１を構成する。測定結果により粗調のための遅延回路は、前記のようにリングオシレータを用いることなく、リングオシータに対応した段数を単位遅延回路として、複数個を縦列接続した遅延回路ＣＤ１１〜ＣＤ１３を用いる。つまり、リングオレータの最大カウント数に対応した数の単位遅延回路ＣＤ１１〜ＣＤ１３が縦列に接続される。上記単位遅延回路ＣＤ１１〜ＣＤ１３のうち、カウンタ回路ＣＮＴの計数値に対応した数の単位遅延回路の遅延信号が選ばれる。
【０１２３】
この構成では、単位遅延回路ＣＤ１１〜ＣＤ１３のように上記最大計数値に対応して必要とするものであるので、ブロック図でみると回路規模が大きくなるように描かれてしまうが、上記単位遅延回路ＣＤ１１〜ＣＤ１３のそれぞれは、リングオシレータＣＤ１に対応した数のインバータ回路を縦列接続したものであるから、実際に使用する回路素子数はそれほど多くなく同様な機能をリングオシレータと制御回路とを用いる実現する場合に比べて回路規模を小さくできる。上記カウンタ回路ＣＮＴの計数値に対応した単位遅延回路段数と、エッジ検出回路ＥＤで形成された検出信号により指定され、リングオシレータに対応した遅延回路ＣＤ２の遅延段数を通した遅延信号は、前記の格子状遅延回路ＳＱＵＡＤを用いたＳＭＤ１により微調動作が行われる。この構成でも、１回の測定により前記のような粗調動作と微調動作とが行われるので、応答性を高くできるとともに前記電源電圧や温度変化の影響を軽減することができる。
【０１２４】
図２５には、格子状遅延回路を用いたＳＭＤの一実施例の回路図が示されている。前記説明したような上半分の格子状遅延回路によりフォワードデレイを構成し、各段の遅延信号と内部共通ノードＣＯＭＭＯＮに入力された次サイクルの入力信号とをナンドゲート回路で比較し、一致したエッジを下半分の格子状遅延回路により構成されたバックワードデレイに転送して、同一の遅延時間をもってお折り返し遅延を行わせる。上記バックワードデレイ側に対応して設けられたゲート回路は、負荷条件を上記フォワードデレイと同じくするためのダミー回路である。
【０１２５】
内部共通ノードＣＯＭＭＯＮに伝えられる入力パルスがハイレベルになると、上段側のフォーワドデレイの遅延要素回路のうち出力ｏｕｔがハイレベルの場合は、下段側のバックワードデレイのそれに対応した位置にある遅延要素回路のカット入力ｃｕｔがロウレベルになり、かかる遅延要素回路は一旦非動作状態にされる。しかし、上記カット入力ｃｕｔは、上段側のフォワードデレイの遅延要素回路にも入力されているために、カット入力ｃｕｔはハイレベルに戻る。この結果、下段側のバックワードデレイの格子状遅延回路では、上段側のフォワードデレイの格子状遅延回路におけるその出力がハイレベルとロウレベルの境界になっている遅延要素回路に対応した遅延要素回路から、下段側のバックワードデレイでの信号伝搬が始まる。このような動作によって、遅延信号のミラー反転動作が従来のゲート回路を用いたＳＭＤと同様に行われる。
【０１２６】
上記遅延要素回路は、その１つの回路が代表として例示的に示されているように、２入力のナンドゲート回路の一方の入力間に設けられ、両入力を結合させるインピーダンス手段としてのＭＯＳＦＥＴと、出力信号を形成するインバータ回路とかなり、上記カット入力信号ｃｕｔは上記ＭＯＳＦＥＴのゲートと、ナンドゲート回路の他方の入力に供給される。
【０１２７】
上記のような粗調用の遅延回路ＣＤ１１〜ＣＤ１３及びＣＤ２と格子状遅延回路を用いたＳＭＤ１でのフォワード遅延時間と同じ遅延時間のバックワード遅延時間及び前記と同じバックワードデレイの粗調用遅延回路ＣＤ３及びＣＤ１４〜ＣＤ１５による遅延時間が加算されて、出力段回路ＤＲＶを通して内部クロック信号ＣＬＫｏｕｔが形成される。上記ダミー遅延回路ＤＭＤ１での遅延時間を上記入力バッファＲＣＶと出力段回路ＤＲＶでの遅延時間に合わせることにより、外部端子から供給される入力パルスＣＬＫｉｎと内部クロック信号ＣＬＫｏｕｔを同期化させることができる。
【０１２８】
入力バッファＲＣＶ２、ダミー遅延回路ＤＭＤ２、粗調用のフォワードデレイ側に対応した遅延回路ＣＤ２１〜ＣＤ２３及びＣＤ４と、バッグワードデレイ側に対応した遅延回路ＣＤ５とＣＤ２４〜ＣＤ２６及び格子状遅延回路を用いた微調用のＳＭＤ２は、入力クロック信号ＣＬＫｉｎの反転信号／ＣＬＫｉｎを受けて、前記と同様な動作を行う。これにより、入力されたクロック信号ＣＬＫｉｎと同じパルスデューティの内部クロック信号ＣＬＫｏｕｔを形成することができる。つまり、出力段回路ＤＲＶは、上記非反転の入力パルスＣＬＫｉｎの立ち上がりに対応して立ち上がりる内部クロック信号ＣＬＫｏｕｔを形成し、反転の入力パルス／ＣＬＫｉｎの立ち上がり、格言すれば非反転入力パルスＣＬＫｉｎの立ち下がりに対応して立ち下がる内部クロック信号ＣＬＫｏｕｔを形成するものである。
【０１２９】
上記のような同期クロック発生回路は、前記図１６に示したようなシンクロナスＤＲＡＭに搭載される。この場合、図２４の実施例回路では、図１７に示したようなＤＤＲ仕様のものに好適となる。
【０１３０】
上記の実施例から得られる作用効果は、下記の通りである。すなわち、
（１）  比較的大きい時間分解能を持ってクロックパルスを伝播させる第１の遅延回路と第１のエッジ検出回路及び第１のマルチプレクサを用いて上記大きな時間分解能に対応して１クロック遅れのクロック信号を形成し、それを比較的小さな時間分解能を持つ第２の遅延回路と第２のエッジ検出回路及び第２のマルチプレクサを用いて上記第１の遅延回路の誤差分を補正するようにするとともに、上記第２の遅延回路として小さな時間分解能を持つ第２の遅延回路として、第１と第２の入力端子間に入力される２つの入力信号をカップリングさせるインピーダンス手段を設け、入力信号に対して反転させた出力信号を形成する論理ゲート手段を複数個用いて第１信号伝達方向と第２信号伝達方向に格子状に配置してなる格子状遅延回路を構成し、第１信号伝達方向において第１番目から最終番目までの各論理ゲート手段には入力クロック信号を上記第１信号伝達方向において順に遅延させて入力し、上記第２信号伝達方向において少なくとも最終段又１つ前であって、第１信号伝達方向に配列される複数の論理ゲート手段の出力端子から出力信号を得るものを用いることにより、高精度で高応答性のクロック同期回路を得ることができるという効果が得られる。
【０１３１】
（２）  上記第１の遅延回路は、同じ回路構成にされた第１の１、第１の２及び第１の３の３つの遅延回路により構成し、上記第１のマルチプレクサは、第１の１と第１の２の２つのマルチプレクサで構成し、上記第２の遅延回路は、同じ回路構成にされた第１の１と第１の２の２つの遅延回路で構成し、それぞれをクロック測定用と出力クロック形成用に用いるようにすることにより、出力クロック信号を形成しつつ、同期化ためのクロックサイクル測定動作を行わせることができるという効果が得られる。
【０１３２】
（３）  上記第１のエッジ検出回路により、現検出結果と１つ前の検出結果からなる２系統の出力機能を持たせ、上記第１のマルチプレクサを上記第１のエッジ検出回路で形成された現検出結果に対応した第１のエッジ検出信号により制御し、上記第２のマルチプレクサを上記第１のエッジ検出回路で形成された１つ前の検出結果に対応した第２のエッジ検出信号により制御することにより、電源電圧や温度変動の影響を軽減させることができるという効果が得られる。
【０１３３】
（４）  上記第２の遅延回路を構成する格子状遅延回路として、上記第１信号伝達方向において最終段とされ、第２信号伝達方向において第１段目の論理ゲート手段の第１の入力端子の入力信号を、第１信号伝達方向において第１番目であって、第２信号伝達方向において第３段目の論理ゲート手段の第２の入力端子に供給し、第１信号伝達方向において第１番目であって第２信号伝達方向において第２段目の論理ゲート手段の第１と第２の入力端子には、第１及び第２信号伝達方向において第１番目の論理ゲート手段の出力信号を共通に供給することにより、第２信号伝達方向において最も短い時間を上記第１伝達方向の段数分だけ等分に遅延できるので効率よく微小量遅延を実現できるという効果が得られる。
【０１３４】
（５）  上記第１の１ないし３の遅延回路は、ＣＭＯＳインバータ回路を縦列接続して構成することにより、簡単な構成で所望の遅延時間を得ることができ、しかも入力信号を固定レベルにすることにより低消費電力モードにすることができるという効果が得られる。
【０１３５】
（６）  上記第１の２の遅延回路の入力には、第１のダミー遅延回路を通して入力信号を供給し、上記第１のダミー遅延回路の出力信号を上記第２の遅延回路から出力される遅延信号が所定段数以降になるように設定するよう時間調整を行う上記第２のダミー遅延回路を通して上記第１の１の遅延回路の入力に供給することにより、格子状遅延回路を安定した動作領域で動作させることができるという効果が得られる。
【０１３６】
（７）  上記第１と第２のエッジ検出回路はそれぞれ出力部にラッチ回路を設け、所定の制御信号より間欠的に動作状態と非動作状態にさせ、非動作状態では上記ラッチ回路に保持された検出信号を出力させることによりクロックサイクル測定部での消費電力を大幅に低減させることができるという効果が得られる。
【０１３７】
（８）  外部端子から供給されるクロック信号を入力バッファ回路と、出力段ドライバに対応した遅延回路を持つ遅延回路とを通して入力し、上記第２のマルチプレクサを通した出力信号を出力段ドライバを通して出力させることにより、これらの入力回路及びドライバの遅延分も含めて同期化した内部クロック信号を形成することができるという効果が得られる。
【０１３８】
（９）  上記所定の制御信号をタイマ回路により一定の周期で発生させられるものとすることにより、必要な時間間隔を持って自動的にクロックサイクル測定を行いつつ、消費電力を大幅に低減させることができるという効果が得られる。
【０１３９】
（１０）  外部端子から供給されるクロック信号を入力バッファ回路と上記入力バッファ及び出力段ドライバの遅延時間に対応する遅延時間をもって遅延させるダミー遅延回路を通して形成された遅延信号を格子状遅延回路に供給し、上記格子状態遅延回路の各段の遅延信号と、入力バッファを通して入力されたクロックパルスの１クロック遅れたクロックエッジとを比較して両エッジの時間的一致を検出してその検出結果をラッチ保持させ、上記格子状遅延回路の入力に上記入力バッファ回路の出力を供給して上記出力段ドライバを通してクロック信号を出力させることにより、簡単な構成で上記格子状遅延回路の時間分解能に対応した高精度の同期化動作を行わせることがきるという効果が得られる。
【０１４０】
（１１）  外部端子から供給されるクロック信号を入力バッファ回路と上記入力バッファ及び出力段ドライバの遅延時間に対応する遅延時間をもって遅延させるダミー遅延回路を通して形成された遅延信号を格子状遅延回路に供給し、上記格子状態遅延回路の各段の遅延信号と、入力バッファを通して入力されたクロックパルスの１クロック遅れたクロックエッジとを比較して両エッジの時間的一致を検出し、上記と同じ構成の他の格子状遅延回路の入力に上記入力バッファ回路の出力を供給し、上記検出結果によりマルチプレクサを制御して上記他の格子状遅延回路から遅延信号を取り出して上記出力段ドライバを通してクロック信号を出力させることにより、クロックサイクル測定と出力動作とを同時に行わせつつ上記格子状遅延回路の時間分解能に対応した高精度の出力クロック信号を得ることができるという効果が得られる。
【０１４１】
（１２）  格子状遅延回路を用いてリングオシレータを構成し、この発振パルスをカウンタ回路で計数して、ダミー回路を通した入力信号で動作を開始させ、内部共通ノードに入力された次サイクルの入力信号で動作を停止させてカウンタ回路の計数出力を粗調出力とし、リングオシレータの各段の遅延信号と上記内部共通ノードの入力パルスとをエッジ検出回路で検出し、上記と同じ回路を用いて同じ動作を行わせることにより、１回の測定により前記のような粗調動作と微調動作とが行われるので、応答性を高くできるとともにロックレンジの拡大が容易で、かつ前記電源電圧や温度変化の影響を軽減することができるという効果が得られる。
【０１４２】
（１３）  （１２）において、上記入力バッファ回路は、正相の入力信号を受けて上記内部共通ノードに入力信号を伝える第１の入力バッファと、逆相の入力信号を受ける第２の入力バッファを設け、上記第２の入力バッファに対応して同様なリングオシレータ、制御回路及びカウンタ回路等を設けることにより、入力パルスの立ち上がりと立ち下がりの両方に同期化した内部クロック信号を形成することができるという効果が得られる。
【０１４３】
（１４）  上記格子状遅延回路を用いてリングオシレータに替えて、ＣＭＯＳインバータ回路を用いてリングオシレータを構成し、測定結果により粗調のための遅延回路をリングオシータに対応した段数を単位遅延回路として、最大計数に対応した複数個を縦列接続した遅延回路を用い、微調用には格子状遅延回路を用いたＳＭＤを用いることにより、回路の簡素化を図りつつ、１回の測定により前記のような粗調動作と微調動作とが行われるので、応答性を高くできるとともにロックレンジの拡大が容易で、かつ前記電源電圧や温度変化の影響を軽減することができるという効果が得られる。
【０１４４】
（１５）  （１４）において、上記入力バッファ回路は、正相の入力信号を受けて上記内部共通ノードに入力信号を伝える第１の入力バッファと、逆相の入力信号を受ける第２の入力バッファを設け、上記第２の入力バッファに対応して同様なリングオシレータ、制御回路及びカウンタ回路等を設けることにより、入力パルスの立ち上がりと立ち下がりの両方に同期化した内部クロック信号を形成することができるという効果が得られる。
【０１４５】
（１６）  複数のワード線と複数のビット線の交点にメモリセルがマトリックス配置されてなるメモリアレイ及びその選択回路と、外部端子から供給される制御信号とクロック信号とを受け、上記制御信号に従ってクロック信号に対応した内部クロック信号を発生させるクロック同期回路を設け、その同期化された内部クロック信号に従って上記メモリセルの読み出し信号を出力させる入出力回路とを備えてなる半導体集積回路装置に、上記（１）ないし（１５）のような格子状遅延回路を利用したクロック同期回路を用いることにより、高周波数でのメモリ動作を可能にしつつ、待機時低消費電力や高速復帰を実現し、かつ、前記電源電圧や温度変化の影響を軽減して動作マージンを拡大させることができるという効果が得られる。
【０１４６】
以上本発明者よりなされた発明を実施例に基づき具体的に説明したが、本願発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、大規模集積回路において、各回路ブロック毎にクロック同期回路を設けるものでは、各回路ブロック毎の内部クロック信号の相互の同期化を行うものであるので、外部端子からのクロック信号を受ける入力バッファを省略することができる。図１の実施例において、図１８の実施例のように同じ遅延回路をクロックサイクル測定とクロック信号の出力動作とに時間的に分けて使用する構成としてもよい。この発明に係るクロック同期回路は、ＳＤＲＡＭ等のようなメモリの他、マイクロプロセッサ、あるいは周辺回路を構成する各種半導体集積回路装置に用いることができる。
【０１４７】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。すなわち、比較的大きい時間分解能を持ってクロックパルスを伝播させる第１の遅延回路と第１のエッジ検出回路及び第１のマルチプレクサを用いて上記大きな時間分解能に対応して１クロック遅れのクロック信号を形成し、それを比較的小さな時間分解能を持つ第２の遅延回路と第２のエッジ検出回路及び第２のマルチプレクサを用いて上記第１の遅延回路の誤差分を補正するようにするとともに、上記第２の遅延回路として小さな時間分解能を持つ第２の遅延回路として、第１と第２の入力端子間に入力される２つの入力信号をカップリングさせるインピーダンス手段を設け、入力信号に対して反転させた出力信号を形成する論理ゲート手段を複数個用いて第１信号伝達方向と第２信号伝達方向に格子状に配置してなる格子状遅延回路を構成し、第１信号伝達方向において第１番目から最終番目までの各論理ゲート手段には入力クロック信号を上記第１信号伝達方向において順に遅延させて入力し、上記第２信号伝達方向において少なくとも最終段又１つ前であって、第１信号伝達方向に配列される複数の論理ゲート手段の出力端子から出力信号を得るものを用い、高精度で高応答性のクロック同期回路を得ることができる。
【０１４８】
格子状遅延回路を用いてリングオシレータを構成し、この発振パルスをカウンタ回路で計数して、ダミー回路を通した入力信号で動作を開始させ、内部共通ノードに入力された次サイクルの入力信号で動作を停止させてカウンタ回路の計数出力を粗調出力とし、リングオシレータの各段の遅延信号と上記内部共通ノードの入力パルスとをエッジ検出回路で検出し、上記と同じ回路を用いて同じ動作を行わせることにより、１回の測定により前記のような粗調動作と微調動作とが行われるので、応答性を高くできるとともにロックレンジの拡大が容易で、かつ前記電源電圧や温度変化の影響を軽減することができる。
【０１４９】
上記リングオシレータをＣＭＯＳインバータ回路に替えて構成し、測定結果により粗調のための遅延回路をリングオシータに対応した段数を単位遅延回路として、最大計数に対応した複数個を縦列接続した遅延回路を用い、微調用には格子状遅延回路を用いたＳＭＤを用いることにより、回路の簡素化を図りつつ、１回の測定により前記のような粗調動作と微調動作とが行われるので、応答性を高くできるとともにロックレンジの拡大が容易で、かつ前記電源電圧や温度変化の影響を軽減することができる。
【図面の簡単な説明】
【図１】この発明に係るクロック同期回路の一実施例を示すブロック図である。
【図２】図１のクロック同期回路の動作を説明するためのタイミング図である。
【図３】図１の遅延回路ＣＤ１の一実施例を示す回路図である。
【図４】図１の遅延回路ＣＤ１に対応したエッジ検出回路ＥＤ１の一実施例を示す回路図である。
【図５】図１の格子状遅延回路ＳＱＵＡＤ１に対応したエッジ検出回路ＥＤ２の一実施例を示す回路図である。
【図６】図１のマルチプレクサＭＰＸ２の一実施例を示す回路図である。
【図７】この発明に用いられる格子状遅延回路ＳＱＵＡＤの一実施例を示す回路図である。
【図８】この発明に用いられる格子状遅延回路の動作を説明するためのコンピュータシュミレーションにより求めた特性図である。
【図９】図７の格子状遅延回路に用いられる遅延要素の一実施例を示す回路図である。
【図１０】この発明に用いられる格子状遅延回路の動作を説明するための波形図である。
【図１１】この発明に係るクロック同期回路の動作の一例を説明するためのタイミング図である。
【図１２】この発明に係るクロック同期回路の他の動作の一例を説明するためのタイミング図である。
【図１３】この発明に係るクロック同期回路の他の動作の一例を説明するためのタイミング図である。
【図１４】この発明に係るクロック同期回路の他の動作の一例を説明するためのタイミング図である。
【図１５】この発明に係るクロック同期回路の他の動作の一例を説明するためのタイミング図である。
【図１６】この発明が適用されたＳＤＲＡＭの一実施例示す全体ブロック図である。
【図１７】図１６のＳＤＲＡＭの動作の一例を説明するためのタイミング図である。
【図１８】この発明に係るクロック同期回路の他の一実施例を示すブロック図である。
【図１９】この発明に係るクロック同期回路の更に他の一実施例を示すブロック図である。
【図２０】この発明に係るクロック同期回路の他の一実施例を示すブロック図である。
【図２１】図２０のクロック同期回路の動作を説明するためのタイミング図である。
【図２２】この発明に係るクロック同期回路の他の一実施例を示すブロック図である。
【図２３】図２２のリングオシレータの一実施例を示す回路図である。
【図２４】この発明に係るクロック同期回路の更に他の一実施例を示すブロック図である。
【図２５】格子状遅延回路を用いたＳＭＤの一実施例を示す回路図である。
【符号の説明】
ＲＣＶ１，ＲＣＶ２…レシーバ（入力バッファ）、ＤＲＶ１，ＤＲＶ２…ドライバ、ＤＭＤＬ１，ＤＭＤＬ２…ダミー遅延回路、ＣＤ１〜ＣＤ３…遅延回路、ＭＰＸ１〜ＭＰＸ３…マルチプレクサ、ＥＤ１，ＥＤ２…エッジ検出回路、ＳＱＵＡＤ１，ＳＱＵＡＤ２…格子状遅延回路、Ｔｉｍｅｒ…タイマ、ＣＮＴＬ…制御回路、
ＩＢ…入力バッファ回路、ＩＮＶ１〜ＩＮＶｍ…インバータ回路（バッファ回路）、ＮＤ…ナンドゲート回路、ＣＰ…カップリング容量、ＮＲ…ノアゲート回路、ＲＧ…抵抗手段、Ｍ１，Ｍ２…ダイオード接続ＭＯＳＦＥＴ、ＩＶ１，ＩＶ２…ＣＭＯＳインバータ回路、Ｑ１〜Ｑ９…ＭＯＳＦＥＴ、
１０…モードレジスタ、２０…コマンドデコーダ、３０…タイミング発生回路、３０…クロックバッファ、５０…クロック同期回路、２００Ａ，２００Ｂ…メモリアレイ、２０１Ａ，２０１Ｂ…ロウデコーダ、２０２Ａ，２０２Ｂ…センスアンプ及びカラム選択回路、２０３Ａ，２０３Ｂ…カラムデコーダ、２０５…カラムアドレスバッファ、２０６…ロウアドレスバッファ、２０７…カラムアドレスカウンタ、２０８…リフレッシュカウンタ、２０９…コントローラ、２１０…入力バッファ、２１１…出力バッファ、２１２Ａ，Ｂ…メインアンプ、２１３…ラッチ／レジスタ、２１４Ａ，Ｂ…ライトバッファ、
ＣＮＴ１〜ＣＮＴ３…カウンタ回路、ＣＯＮＴ１〜ＣＯＮＴ３…制御回路。
【図１】
0003741250.tif 000002
【図２】
0003741250.tif 000003
【図３】
0003741250.tif 000004
【図４】
0003741250.tif 000005
【図５】
0003741250.tif 000006
【図６】
0003741250.tif 000007
【図７】
0003741250.tif 000008
【図８】
0003741250.tif 000009
【図９】
0003741250.tif 000010
【図１０】
0003741250.tif 000011
【図１１】
0003741250.tif 000012
【図１２】
0003741250.tif 000013
【図１３】
0003741250.tif 000014
【図１４】
0003741250.tif 000015
【図１５】
0003741250.tif 000016
【図１６】
0003741250.tif 000017
【図１７】
0003741250.tif 000018
【図１８】
0003741250.tif 000019
【図１９】
0003741250.tif 000020
【図２０】
0003741250.tif 000021
【図２１】
0003741250.tif 000022
【図２２】
0003741250.tif 000023
【図２３】
0003741250.tif 000024
【図２４】
0003741250.tif 000025
【図２５】
0003741250.tif 000026