(57)【特許請求の範囲】
【請求項１】
常時供給電源と、外部スイッチ操作により常時供給電源と同一電圧を供給する操作電源とが供されて作動する負荷制御装置であって、
前記常時供給電源と負荷の間に設けられたスイッチ手段と、
前記常時供給電源で作動するＣＰＵと、
前記常時供給電源および前記ＣＰＵの状態を監視し、所定の条件時に前記ＣＰＵをリセットする監視手段と、
前記ＣＰＵの出力で制御され、前記スイッチ手段を動作させる半導体素子と、
前記操作電源の電圧を分圧し、その分圧点を前記ＣＰＵの出力ポートに接続した分圧抵抗とを有し、
前記分圧抵抗は、前記常時供給電源の電圧が前記ＣＰＵの作動保証電圧以上のときは前記半導体素子が前記スイッチ手段をオンさせるオン電流を通し、常時供給電源の電圧が前記ＣＰＵの作動保証電圧より低いときは前記スイッチ手段をオンさせるオン電流を通さない分圧電圧を与えるように設定されていることを特徴とする負荷制御装置。
【請求項２】
前記スイッチ手段がリレースイッチであり、
前記半導体素子は、前記リレースイッチのコイルに直列接続されたＭＯＳＦＥＴであって、そのゲートが前記ＣＰＵの出力ポートにつながり、前記常時供給電源の電圧が前記ＣＰＵの作動保証電圧以上のときは前記リレースイッチをオンさせるオン電流を通し、前記常時供給電源の電圧が前記ＣＰＵの作動保証電圧より低いときは前記リレースイッチをオンさせるオン電流を通さないことを特徴とする請求項１記載の負荷制御装置。
【請求項３】
前記スイッチ手段が第１のＭＯＳＦＥＴであって、そのゲートには一端が前記常時供給電源に接続されたバイアス抵抗の他端が接続され、
前記半導体素子は、前記バイアス抵抗に直列接続された第２のＭＯＳＦＥＴであって、そのゲートが前記ＣＰＵの出力ポートにつながり、前記常時供給電源の電圧が前記ＣＰＵの作動保証電圧以上のときは前記バイアス抵抗における電圧降下により第１のＭＯＳＦＥＴをオンさせるオン電流を通し、前記常時供給電源の電圧が前記ＣＰＵの作動保証電圧より低いときは第１のＭＯＳＦＥＴをオンさせるオン電流を通さないことを特徴とする請求項1記載の負荷制御装置。
【請求項４】
前記負荷が車両搭載の電装負荷であり、
前記常時供給電源がバッテリであり、
前記外部スイッチがイグニションスイッチであって、
前記操作電源は、バッテリからイグニションスイッチを経由した電源ラインであることを特徴とする請求項1、２または３記載の負荷制御装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、車両の電装負荷制御装置におけるバックアップ回路に関する。
【０００２】
【従来の技術】
車両の例えばヘッドライトやラジエータファンなど種々の負荷を制御する電装装置においては、マイクロコンピュータ（以下、ＣＰＵと呼ぶ）を用いてバッテリ電源の状態やその他の機器の作動状態などを監視しながら、操作スイッチや制御システムからの指令に基づいて適切な作動制御を行うようにしている。
このような電装装置では、負荷制御を行う上記ＣＰＵに異常が発生すると、適正な制御ができなくなるので、ＣＰＵ異常に対するバックアップ回路が付設されているのが通常である。
【０００３】
図５は、バックアップ回路を備えた従来の負荷制御装置の例を示す。
負荷制御装置３０は負荷Ｌとバッテリ電源Ｖｂの間に設けたリレースイッチ１８を備える。一端がバッテリ電源Ｖｂに接続されたリレースイッチのコイル１９の他端とグラウンドＧＮＤ間に、Ｎｃｈ（Ｎチャンネル）−ＭＯＳＦＥＴ１６が設けられ、該ＭＯＳＦＥＴ１６のゲートが抵抗３２を介してＣＰＵ１０の出力ポート１０ｃに接続されている。また、ＣＰＵ１０の出力ポート１０ｃとグラウンドＧＮＤ間には抵抗３３が設けられている。
【０００４】
ＣＰＵ１０の電源端子１０ａには、バッテリ電源Ｖｂをもとにレギュレータ５で生成された５ＶのＣＰＵ供給電源が供給される。またＣＰＵ１０とレギュレータ（Ｒｅｇ）５には、ウォッチドッグタイマ（Ｗ／Ｄ）６が付設され、レギュレータ５とＣＰＵ１０の動作状態を監視するようになっている。ＣＰＵのリセット端子１０ｂには所定の条件時にウォッチドッグタイマ６からリセット信号が入力される。
【０００５】
そして、ＣＰＵ１０の出力ポート１０ｃには、バックアップ回路４０が接続されている。
バックアップ回路４０は、バッテリ電源ＶｂとグラウンドＧＮＤ間に設けた直列接続の抵抗４２、４３と、両抵抗の接続点の電位を基準電圧４４と比較するコンパレータ４５とからなる監視回路を有している。
基準電圧４４はＣＰＵ１０の作動保証電圧に対応させて設定されている。
【０００６】
さらに、イグニション電源Ｖｉｇｎにエミッタが接続され、コレクタが抵抗４９を介してＣＰＵの出力ポート１０ｃに接続されたトランジスタ４８でイグニション電源の出力インタフェースが形成され、トランジスタ４８のベースがコンパレータ４５の出力端子に接続されている。
イグニション電源Ｖｉｇｎは、車両のバッテリ２からイグニションスイッチ３を経由した電源ラインから得られ、イグニションスイッチ３がオンされている状態でバッテリ電源Ｖｂと同電圧である。
【０００７】
バックアップ回路４０は、抵抗４２、４３の接続点においてバッテリ電源Ｖｂの電圧を監視しており、バッテリ電源Ｖｂの電圧がＣＰＵ１０の作動保証電圧以上であるときは、イグニション電源Ｖｉｇｎを抵抗３２のＣＰＵ１０の出力ポート１０ｃ側に接続する。一方、バッテリ電源Ｖｂの電圧がＣＰＵ１０の作動保証電圧より低いときは、イグニション電源Ｖｉｇｎの出力ポート１０ｃへの接続を遮断する。
【０００８】
これにより、ＣＰＵ１０が正常でバッテリ電源Ｖｂの電圧変動で作動保証電圧より低くなったためにＣＰＵ１０がリセットされたときには、電圧が復旧すれば制御も正常に継続されるので、とくにバックアップしないが、イグニションスイッチ３がオン状態において、ＣＰＵ１０の異常によりウォッチドッグタイマ６が作動してＣＰＵ１０がリセットされた時には、イグニション電源ＶｉｇｎをＮｃｈ−ＭＯＳＦＥＴ１６のゲートに印加して負荷Ｌをバックアップ駆動するので、負荷Ｌとして例えば点灯させていたヘッドライトが途中で消灯したままとなるようなことが防止される。
【０００９】
【発明が解決しようとする課題】
しかしながら、上記従来の負荷制御装置では、そのバックアップ回路４０が、バッテリ電源の電圧を基準電圧と比較する監視回路と、イグニション電源の出力インタフェースとから構成されているので、これらを専用ＩＣ化すれば大幅なコストアップとなり、またディスクリート部品で組立てる場合には部品点数の増加と部品大型化を避けられないという問題があった。
したがって本発明は、上記の問題点に鑑み、全体をコンパクトに、かつ低コストでバックアップを実現できる負荷制御装置を提供することを目的とする。
【００１０】
【課題を解決するための手段】
このため、請求項１の本発明は、常時供給電源と、外部スイッチ操作により常時供給電源と同一電圧を供給する操作電源とが供されて作動する負荷制御装置であって、常時供給電源と負荷の間に設けられたスイッチ手段と、常時供給電源で作動するＣＰＵと、常時供給電源およびＣＰＵの状態を監視し、所定の条件時にＣＰＵをリセットする監視手段と、ＣＰＵの出力で制御され、スイッチ手段を動作させる半導体素子と、操作電源の電圧を分圧し、その分圧点をＣＰＵの出力ポートに接続した分圧抵抗とを有し、分圧抵抗は、常時供給電源の電圧がＣＰＵの作動保証電圧以上のときは半導体素子がスイッチ手段をオンさせるオン電流を通し、常時供給電源の電圧がＣＰＵの作動保証電圧より低いときはスイッチ手段をオンさせるオン電流を通さない分圧電圧を与えるように設定されているものとした。
【００１１】
操作電源の電圧を分圧する分圧抵抗を備えて、その分圧点をＣＰＵの出力ポートに接続しているので、監視手段によってＣＰＵがリセットされたとき、半導体素子はＣＰＵの出力の代わりに分圧電圧で制御される。
常時供給電源の電圧がＣＰＵの作動保証電圧以上のときはスイッチ手段がオンされて、負荷に常時供給電源が供給される。
【００１２】
請求項２の発明は、とくにスイッチ手段をリレースイッチとし、半導体素子は、リレースイッチのコイルに直列接続されたＭＯＳＦＥＴであって、そのゲートがＣＰＵの出力ポートにつながり、常時供給電源の電圧がＣＰＵの作動保証電圧以上のときはリレースイッチをオンさせるオン電流を通し、常時供給電源の電圧がＣＰＵの作動保証電圧より低いときはリレースイッチをオンさせるオン電流を通さないものとした。
【００１３】
請求項３の発明は、スイッチ手段を第１のＭＯＳＦＥＴとし、そのゲートには一端が常時供給電源に接続されたバイアス抵抗の他端が接続され、半導体素子は、バイアス抵抗に直列接続された第２のＭＯＳＦＥＴであって、そのゲートがＣＰＵの出力ポートにつながり、常時供給電源の電圧がＣＰＵの作動保証電圧以上のときはバイアス抵抗における電圧降下により第１のＭＯＳＦＥＴをオンさせるオン電流を通し、常時供給電源の電圧がＣＰＵの作動保証電圧より低いときは第１のＭＯＳＦＥＴをオンさせるオン電流を通さないものとした。
【００１４】
請求項４の発明は、とくに負荷が車両搭載の電装負荷であり、常時供給電源がバッテリであり、外部スイッチがイグニションスイッチであって、操作電源は、バッテリからイグニションスイッチを経由した電源ラインであるものとした。
【００１５】
【発明の効果】
請求項１の発明では、監視手段によってＣＰＵがリセットされたとき、半導体素子はＣＰＵの出力の代わりに分圧抵抗の分圧電圧で制御され、常時供給電源の電圧がＣＰＵの作動保証電圧以上であってリセットがＣＰＵの異常による場合は、スイッチ手段がオンされるので、負荷に常時供給電源が供給されバックアップされる。そして、このバックアップのために分圧抵抗が付加されるのみであるから、低コストで実現される。
【００１６】
請求項２の発明は、とくにスイッチ手段をリレースイッチとし、半導体素子をリレースイッチのコイルに直列接続されたＭＯＳＦＥＴとして、常時供給電源の電圧がＣＰＵの作動保証電圧以上のときリレースイッチをオンさせるものとしたので、ＭＯＳＦＥＴの動作状態のみでリレースイッチが切り替えられ、構造が簡単である。
【００１７】
請求項３の発明は、スイッチ手段をバイアス抵抗が付設された第１のＭＯＳＦＥＴとし、半導体素子をバイアス抵抗に直列接続された第２のＭＯＳＦＥＴとして、常時供給電源の電圧がＣＰＵの作動保証電圧以上のときは第１のＭＯＳＦＥＴをオンさせるものとしたので、機械的な作動部位がなく静粛で高い耐久性が得られる。
【００１８】
請求項４の発明は、負荷が車両の電装負荷であり、操作電源をバッテリからイグニションスイッチを経由した電源ラインとしたので、イグニションスイッチを投入しているときのみ分圧電圧が印加され、必要な条件下だけでバックアップされる。
【００１９】
【発明の実施の形態】
以下、本発明の実施の形態を実施例により説明する。
図１は第１の実施例を示す回路図である。
負荷制御装置１は、常時供給電源としてのバッテリ電源Ｖｂをもとにレギュレータ５で生成された５ＶのＣＰＵ供給電源が電源端子１０ａに供給されるＣＰＵ１０を備え、監視手段としてレギュレータ５とＣＰＵ１０の動作状態を監視するウォッチドッグタイマ６が付設されている。
なお、バッテリ電源Ｖｂは、バッテリ２の端子電圧で表わされる電圧源を意味し、必要に応じてその電圧値をも表わすものとする。
ＣＰＵ１０のリセット端子１０ｂには所定の条件時にウォッチドッグタイマ６からリセット信号が入力される。
【００２０】
負荷Ｌとバッテリ電源Ｖｂの間にスイッチ手段としてのリレースイッチ１８が設けられ、リレースイッチのコイル１９とグラウンドＧＮＤ間に、スイッチ手段を動作させる半導体素子としてのＮｃｈ−ＭＯＳＦＥＴ１６が設けられている。以上の構成は、図５に示した従来のものと同じである。なお、ＣＰＵ１０は図示しない操作スイッチや制御システムからの指令入力に基づいて出力ポート１０ｃから制御信号を出力するが、操作スイッチや制御システムからの入力線は図示省略している。
【００２１】
Ｎｃｈ−ＭＯＳＦＥＴ１６はそのドレインがリレースイッチ１８のコイル１９に接続され、ソースがグラウンドＧＮＤに接続されている。Ｎｃｈ−ＭＯＳＦＥＴ１６のゲートは抵抗１５を介してＣＰＵ１０の出力ポート１０ｃに接続されている。
さらに、ＣＰＵの出力ポート１０ｃには、操作電源としてのイグニション電源Ｖｉｇｎ（Ｖｉｇｎは必要に応じて電圧をも表わすものとする）とグラウンドＧＮＤの間に設けられた分圧抵抗１２、１３の接続点Ｐが接続されている。
【００２２】
イグニション電源Ｖｉｇｎは、バッテリ電源Ｖｂからイグニションスイッチ３を経由した電圧源を意味し、イグニションスイッチ３が投入（オン）されているときのみバッテリ電源Ｖｂと実質同一の電圧値が得られる。イグニション電源Ｖｉｇｎは、バッテリ電源Ｖｂと同様に、必要に応じてその電圧値をも表わすものとする。
【００２３】
ウォッチドッグタイマ６はＣＰＵ１０が異常となった場合、これを検知してＣＰＵ１０をリセットする。
ウォッチドッグタイマ６はまた、レギュレータ５の出力状態からバッテリ電源Ｖｂの電圧がＣＰＵ１０の作動保証電圧より低くなったときにもＣＰＵ１０をリセットする。
リセットされたＣＰＵ１０はその出力ポート１０ｃがハイインピーダンスとなる。
【００２４】
出力ポート１０ｃがハイインピーダンスの状態では、分圧抵抗１２、１３の接続点の電位、すなわちイグニション電源Ｖｉｇｎの分圧抵抗による分圧電圧Ｖｐが抵抗１５を介してＮｃｈ−ＭＯＳＦＥＴ１６のゲートに印加される。
分圧抵抗１２、１３は、イグニション電源Ｖｉｇｎ（＝Ｖｂ）がＣＰＵ１０の作動保証電圧以上であるときに、これらの抵抗１２、１３によるイグニション電源Ｖｉｇｎの分圧電圧ＶｐがＮｃｈ−ＭＯＳＦＥＴ１６をフルオンさせる値となり、したがって逆に電圧Ｖｉｇｎ（≒Ｖｂ）がＣＰＵの作動保証電圧より低いときには、Ｎｃｈ−ＭＯＳＦＥＴ１６をオンさせるが、しかしオン抵抗が大きくてオン電流（通電量）が小さいいわゆるハーフオンとする値となるように設定されている。
【００２５】
図２はバッテリ電源Ｖｂ（の電圧）とＮｃｈ−ＭＯＳＦＥＴ１６のオン電流の関係を示す。
バッテリ電源Ｖｂの増大につれてＮｃｈ−ＭＯＳＦＥＴ１６のゲート・ソース間電圧Ｖｇｓが上昇してゆき、Ｖｂの値がＶ１になるとドレイン、ソース間の通電が開始する。Ｖｂがさらに増大してＶｍｉｎになると、オン電流Ｉｄｓはリレースイッチがオンする最低作動電流Ｉｏｎとなる。
【００２６】
すなわち、ＶｂがＶ１から最低作動電流Ｉｏｎが得られる電圧Ｖｍｉｎまでの間はＮｃｈ−ＭＯＳＦＥＴ１６はハーフオン状態であって、励磁電流が不足でリレースイッチ１８はオンしない。そして、ＶｂがＶｍｉｎ以上となるとＮｃｈ−ＭＯＳＦＥＴ１６はフルオンとなって、コイル１９に十分な励磁電流が流れ、リレースイッチ１８がオンすることとなる。
【００２７】
本実施例は以上のように構成され、負荷Ｌをリレースイッチ１８でバッテリ電源Ｖｂに接続し、リレースイッチのコイル１９に接続されたＮｃｈ−ＭＯＳＦＥＴ１６にＣＰＵ１０から制御信号を出力する負荷制御装置において、イグニション電源Ｖｉｇｎを分圧する分圧抵抗１２、１３を備えて、その分圧電圧ＶｐをＣＰＵ１０の出力ポート１０ｃとＮｃｈ−ＭＯＳＦＥＴ１６のゲート間、すなわち出力ポート系統に印加し、バッテリ電源ＶｂがＣＰＵ１０の作動保証電圧以上でＮｃｈ−ＭＯＳＦＥＴ１６がフルオンしてリレースイッチ１８が作動するように設定したので、バッテリ電源ＶｂがＣＰＵ１０の作動保証電圧以上であるときにＣＰＵ１０の異常によりウォッチドッグタイマ６が作動してＣＰＵ１０がリセットされた時には、Ｎｃｈ−ＭＯＳＦＥＴ１６を介してリレースイッチ１８がオンされ、負荷Ｌをバックアップ駆動する。
なお、このバックアップは、分圧抵抗１２、１３の電源がイグニション電源Ｖｉｇｎであるから、イグニションスイッチ２がオンされている場合のみ行われる。
【００２８】
一方、ＣＰＵ１０が正常でバッテリ電源Ｖｂの電圧変動で作動保証電圧より低くなったためにＣＰＵ１０がリセットされたときには、同様に分圧電圧ＶｐがＮｃｈ−ＭＯＳＦＥＴ１６のゲートに印加されるが、当該分圧電圧Ｖｐはバッテリ電源Ｖｂと同様に低下して、Ｎｃｈ−ＭＯＳＦＥＴ１６をフルオンさせるに十分な値より低くなるので、リレースイッチ１８はオンせず、負荷Ｌはバックアップ駆動されない。
【００２９】
これにより、必要な場合にのみバックアップが行われ、しかもその構成はイグニション電源Ｖｉｇｎを分圧する分圧抵抗１２、１３を設けてその分圧電圧ＶｐをＣＰＵの出力ポート１０ｃ系統に印加するだけであるから、低コストで実現される。
【００３０】
つぎに、図３は第２の実施例を示す。
これは、負荷Ｌとバッテリ電源Ｖｂの間に設けられたリレースイッチ１８の代わりに、スイッチ手段としてＰｃｈ（Ｐチャンネル）−ＭＯＳＦＥＴ２５を用いたものである。
この負荷制御装置１Ａにおいては、第１のＭＯＳＦＥＴとしてＰｃｈ−ＭＯＳＦＥＴ２５がソースをバッテリ電源Ｖｂに接続され、そのドレインを負荷Ｌに接続されている。また、Ｐｃｈ−ＭＯＳＦＥＴ２５のソースとゲート間にはバイアス抵抗２７が接続されている。
【００３１】
そして、Ｐｃｈ−ＭＯＳＦＥＴ２５のゲートは第２のＭＯＳＦＥＴとしてのＮｃｈ−ＭＯＳＦＥＴ１６のドレインに接続され、Ｎｃｈ−ＭＯＳＦＥＴ２５のソースがグラウンドＧＮＤに接続されている。
Ｎｃｈ−ＭＯＳＦＥＴ１６のゲート側の、その他の構成は第１の実施例と同じである。
【００３２】
分圧抵抗１２、１３は、イグニション電源ＶｉｇｎがＣＰＵ１０の作動保証電圧以上であるときに、これらの抵抗１２、１３によるイグニション電源ｖｉｇｎの分圧電圧ＶｐがＮｃｈ−ＭＯＳＦＥＴ１６をフルオンさせる値となり、したがって逆にバッテリ電源ＶｂがＣＰＵ１０の作動保証電圧より低いときには、Ｎｃｈ−ＭＯＳＦＥＴ１６をオンさせるが、しかしオン抵抗が大きくてオン電流が小さいいわゆるハーフオンとする値となるように設定されている。
【００３３】
ここで、図４に示すように、バッテリ電源Ｖｂの増大につれてＮｃｈ−ＭＯＳＦＥＴ１６のゲート・ソース間電圧Ｖｇｓが上昇してゆき、前実施例におけると同様に、Ｖｂの値がＶ１になるとＮｃｈ−ＭＯＳＦＥＴのドレイン、ソース間の通電が開始する。そうすると、バイアス抵抗２７による電圧降下でＰｃｈ−ＭＯＳＦＥＴ２５のゲート電位が下がり始めてそのソース・ゲート間電圧Ｖｓｇｐが増大する。
【００３４】
バッテリ電源Ｖｂがさらに増大してＶｍｉｎになると、Ｐｃｈ−ＭＯＳＦＥＴ２５はそのソース・ゲート間電圧Ｖｓｇｐがしきい値Ｖｔｈに達してオンする。このＰｃｈ−ＭＯＳＦＥＴ２５がオンしたときのＮｃｈ−ＭＯＳＦＥＴ１６の通電状態がフルオンであり、それより前のドレイン、ソース間が通電状態にあるＮｃｈ−ＭＯＳＦＥＴ１６はハーフオン状態と定義される。
すなわち、ここでもイグニション電源ＶｍｉｎがＣＰＵ１０の作動保証電圧に一致するように分圧抵抗１２、１３が設定される。
【００３５】
本実施例は以上のように構成され、負荷ＬをＰｃｈのＭＯＳＦＥＴ２５でバッテリ電源Ｖｂに接続し、ＰｃｈのＭＯＳＦＥＴ２５を制御するＮｃｈＭＯＳＦＥＴ１６にＣＰＵ１０から制御信号を出力する負荷制御装置において、イグニション電源Ｖｉｇｎを分圧する分圧抵抗１２、１３を備えて、その分圧電圧ＶｐをＣＰＵ１０の出力ポート１０ｃに印加し、バッテリ電源ＶｂがＣＰＵ１０の作動保証電圧以上でＰｃｈのＭＯＳＦＥＴ２５がオンするように設定したので、バッテリ電源ＶｂがＣＰＵ１０の作動保証電圧以上であるときにＣＰＵ１０の異常によりウォッチドッグタイマ６が作動してＣＰＵ１０がリセットされた時には、ＮｃｈＭＯＳＦＥＴ１６を介してＰｃｈのＭＯＳＦＥＴ２５がオンされ、負荷Ｌをバックアップ駆動する。
【００３６】
一方、ＣＰＵ１０が正常でバッテリ電源Ｖｂの電圧変動で作動保証電圧より低くなったためにＣＰＵ１０がリセットされたときには、同様に分圧電圧ＶｐがＮｃｈ−ＭＯＳＦＥＴの１６のゲートに印加されるが、当該分圧電圧Ｖｐはバッテリ電源Ｖｂと同様に低下して、Ｎｃｈ−ＭＯＳＦＥＴ１６のオン電流が不十分でＰｃｈのＭＯＳＦＥＴ２５はオンせず、負荷Ｌはバックアップ駆動されない。
【００３７】
これにより、必要な場合にのみバックアップが行われ、しかもバックアップのために付加される構成は前実施例と同じくイグニション電源Ｖｉｇｎを分圧する分圧抵抗１２、１３を設けてその分圧電圧ＶｐをＣＰＵの出力ポート１０ｃ系統に印加するだけであるから、低コストで実現される。
【図面の簡単な説明】
【図１】本発明の第１の実施例を示す回路図である。
【図２】第１の実施例におけるバッテリ電源ＶｂとＭＯＳＦＥＴのオン電流の関係を示す図である。
【図３】第２の実施例を示す回路図である。
【図４】第２の実施例におけるバッテリ電源ＶｂとＭＯＳＦＥＴのゲート・ソース間電圧の関係を示す図である。
【図５】従来例を示す図である。
【符号の説明】
１、１Ａ    負荷制御装置
２        バッテリ
３        イグニションスイッチ
５        レギュレータ
６        ウォッチドッグタイマ
１０      ＣＰＵ
１０ａ    電源端子
１０ｂ    リセット端子
１０ｃ    出力ポート
１２、１３    分圧抵抗
１５      抵抗
１６      Ｎｃｈ−ＭＯＳＦＥＴ
１８      リレースイッチ
１９      コイル
２５      Ｐｃｈ−ＭＯＳＦＥＴ
２７      バイアス抵抗
ＧＮＤ    グラウンド
Ｌ        負荷
Ｖｂ      バッテリ電源
Ｖｉｇｎ    イグニション電源
Ｖｐ      分圧電圧
【図１】
0003755416.tif 000002
【図２】
0003755416.tif 000003
【図３】
0003755416.tif 000004
【図４】
0003755416.tif 000005
【図５】
0003755416.tif 000006