(57)【特許請求の範囲】
【請求項１】
絶縁層の上にシリコン層を形成する第１工程と、
前記シリコン層の上に酸化膜を形成する第２工程と、
前記酸化膜をパターニングして、各々の一端が互いに接続する３本の酸化膜細線を有した予備マスクパタンを作製する第３工程と、
前記予備マスクパタンをパターニングして、前記酸化膜細線の一部の膜厚を減少させたマスクパタンを形成する第４工程と、
前記マスクパタンを用いて前記シリコン層のエッチングを行い、前記酸化膜細線のパタンを前記シリコン層に転写してシリコン細線を形成するとともに、前記酸化膜細線の一部に対応した前記シリコン細線の部分にエッチング選択比を利用してくびれ部分を形成する第５工程と
を含むことを特徴とする単一電子デバイスの製造方法。
【請求項２】
請求項１に記載の単一電子デバイスの製造方法において、
前記エッチング選択比を２〜４の範囲の値とすること
を特徴とする単一電子デバイスの製造方法。
【請求項３】
請求項１に記載の単一電子デバイスの製造方法において、
前記第５工程に続けて、前記シリコン細線の表層部分を酸化して前記くびれ部分をさらに細めるための酸化工程を含むこと
を特徴とする単一電子デバイスの製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、微小トンネル接合を有した単一電子デバイスの製造方法に関する。
【０００２】
【従来の技術】
従来の単一電子デバイスは、例えば文献１「日本学術振興会  極限構造電子物性第１５１委員会  第３８回研究会資料、１９９６年６月２０日〜２１日、ｐｐ．１７−２０」に開示されている。単一電子デバイスは、従来のＭＯＳ型トランジスタに比べると極めて消費電力が小さい。また、従来に比べて高集積化が可能である。近年、微小トンネル接合を利用した単一電子デバイスへの関心が高まりつつある。その理由は、上述した利点が注目されているとともに、最近の微細加工技術の飛躍的な進歩により、単一電子デバイスの特性を支配するクーロンブロッケイド現象が実験的に多数観測されるようになってきたからである。さらに、単一電子デバイスを利用した単一電子メモリの室温動作も報告されており、単一電子デバイスに対する期待はますます大きくなる傾向にある。
【０００３】
【発明が解決しようとする課題】
ところで、単一電子デバイスで集積回路を構成する場合の問題点が上記文献１で指摘されている。文献１によれば、単一電子デバイスの基本形である単一電子トランジスタ（Single Electron tunneling Transistor：ＳＥＴ）を用いて従来のＣＭＯＳ型論理回路を構成することができる。しかしながら、単一電子デバイスの動作は確率過程に従うので、同じ規格のＳＥＴでありながら動作速度が同じになるとは限らない。従って、動作不良を生じさせる要因を潜在的に有しているといえる。上記文献１のシミュレーション結果によれば、１０10個の単電子インバータ回路で構成された集積回路では、１０年間誤動作を起こさないクロック周波数は、出力負荷容量ＣＬに依存する。例えば、有効稼働率を１％とすると、ＣＬが１０００ａＦ（アブファラド）以下になると、クロック周波数が１００ｋＨｚであってもエラーが発生する。従って、単一電子デバイスを集積回路に利用するには、従来のＣＭＯＳ論理回路のトランジスタを単にＳＥＴに置き換えるだけでは不足である。
【０００４】
一方、巨視的なトンネル現象を利用したデバイス例えば共鳴トンネリングホットエレクトロントランジスタ（Resonant tunneling Hot Electron Transistor：ＲＨＥＴ）などでは微分負性抵抗を示すことが知られている（文献２「トンネル現象の物理と応用  ｐｐ．４９−６４  １９８７年培風館発行」）。そして、上記文献２によれば、ＲＨＥＴの微分負性抵抗を利用すると、従来のデバイスでは複数個のトランジスタが必要なのであるが、１つのＲＨＥＴでもって排他的ノア（Ｅｘｃｌｕｓｉｖｅ−ＮＯＲ）論理回路を構成することができる。このように、ＲＨＥＴによれば、素子数を低減してより高集積化できる可能性がある。また、素子数の減少に伴い配線が減少するので、デバイスの高速化の大きな弊害となる配線遅延時間を改善できる可能性がある。
【０００５】
しかしながら、ＲＨＥＴは、結晶成長技術により形成した量子井戸の積層方向にキャリアが伝達される構造のために構造が複雑化している。また、素子面積も比較的小さくならないので平面的に微細化させることが困難である。
【０００６】
従って、従来より、微細化および集積化が可能であって、上述したＳＥＴおよびＲＨＥＴの各々の利点を有した単一電子デバイスおよびその製造方法の出現が望まれていた。
【００１４】
【課題を解決するための手段】
単一電子デバイスを作製するに当っては、以下の第１〜第５工程を行う。先ず、第１工程では、絶縁層の上にシリコン層を形成する。絶縁層としては例えば酸化シリコン（ＳｉＯ2 ）膜を用いるのが好適である。次に、第２工程では、前記シリコン層の上に酸化膜を形成する。この酸化膜は、例えばシリコン層の熱酸化を行うことにより形成した酸化シリコン層とするのが良い。
【００１５】
次に、第３工程では、前記酸化膜をパターニングして、各々の一端が互いに接続する３本の酸化膜細線を有した予備マスクパタンを作製する。各酸化膜細線は、所定幅の帯状となるように酸化膜をパターニングして形成する。そして、各酸化膜細線の一端が一例としては平面的にみてＹ字形状となるように接続された状態に形成する。しかし、これに限らずに例えばＴ字形状となるように形成してもよい。
【００１６】
第４工程では、前記予備マスクパタンをパターニングして、前記酸化膜細線の一部の膜厚を減少させたマスクパタンを形成する。すなわち、各酸化膜細線の所定の領域の表層部を所要の量だけ除去する。尚、各除去部分が所定間隔をもって離間するようにパターニングする。
【００１７】
そして、第５工程では、前記マスクパタンを用いて前記シリコン層のエッチングを行い、前記酸化膜細線のパタンを前記シリコン層に転写してシリコン細線を形成する。それと同時に、前記酸化膜細線の一部に対応した前記シリコン細線の部分にエッチング選択比を利用して前記くびれ部分を形成する。このようにエッチングを行うので、第４工程で膜厚を変えてないマスクパタン部分下のシリコン層は、酸化膜細線に則した幅に形成できる。一方、膜厚を減少させたマスクパタン部分下のシリコン層では、その幅が他の部分に比べて小さくなるように形成することができる。尚、前記エッチング選択比を２〜４の範囲の値とするのが好適である。
【００１８】
このように、この製造方法によれば、膜厚が一部薄くされたマスクパタンをマスクとして用いかつ所定の選択比のエッチング手段でシリコン層をエッチングする。マスクパタンにおける膜厚が薄くされた部分ではエッチング選択比が不十分となるので、その薄い部分の下側のシリコン層部分は横方向からもエッチングされるようになる。このため、シリコン層のエッチングが終了すると、マスクパタンにおける膜厚が薄くされた部分下のシリコン層部分は他より幅細の部分（くびれ部分）になる。上述したように、このくびれ部分はトンネル障壁として利用される。
【００１９】
尚、上述した第３および第４工程におけるパターニングでは、電子線リソグラフィ技術を用いるのが好適である。このように、この発明では一部の膜厚が薄くされかつ帯状のマスクパタンの形成までを電子線リソグラフィを利用して行う。そして、その後上述の所定のエッチングでくびれ部分が得られる。電子線リソグラフィ技術では上述したような細いくびれ部分を形成するためのレジストパタンを当初から形成することは困難であるが、この方法によればくびれ部分の形成を良好に行うことができる。
【００２０】
この発明の実施に当り、前記第５工程に続けて、前記シリコン細線の表層部分を酸化して前記くびれ部分をさらに細めるための酸化工程を含むのが好適である。このようにシリコン層に対してその表層部を所定量酸化することにより、くびれ部分のさらなる細線化が図れる。
【００２１】
以上説明したように、この発明の製造方法によれば、室温動作を可能とする程度に素子容量の小さな単一電子デバイスの実現が期待できる。
【００２２】
【発明の実施の形態】
以下、図を参照して、この発明の単一電子デバイスの構造およびその製造方法の実施の形態につき説明する。尚、図は、この発明が理解できる程度に各構成成分の形状、寸法および配置関係を概略的に示してあるに過ぎない。また、以下に説明する実施の形態例は単なる好適例に過ぎないため、この発明はこれら実施の形態例にのみ限定されるものではない。また、各図において同様な構成成分については同一の番号を付して示しその重複する説明を省略することもある。そして、以下に説明する膜厚、温度、時間、寸法、露光量などの数値的条件や使用材料はこの発明の範囲内の一例に過ぎない。
【００２３】
［単一電子デバイスの構成の説明］
単一電子デバイスの構成につき図１〜図３を参照して説明する。図１は、単一電子デバイスの構成およびその電気的接続関係を示す回路図である。図２は、単一電子デバイスの要部の平面的構造を示す平面図である。図３は、図２のＪ−Ｊ線位置に沿う切り口の断面を示す図である。尚、断面の一部のハッチングを省略してある。
【００２４】
先ず、この実施の形態の単一電子デバイス１０の構成および電気的接続関係につき説明する。この構成例の単一電子デバイス１０は、第１、第２および第３微小トンネル接合１２、１４および１６を具えている。図１には、第１、第２および第３微小トンネル接合１２、１４および１６を模式的に示してある。そして、第１微小トンネル接合１２は、第１および第２接合端１８および２０を有している。つまり、第１および第２接合端１８および２０間の領域がトンネル障壁として機能する。同様に、第２微小トンネル接合１４は、第３および第４接合端２２および２４を有している。また、第３微小トンネル接合１６は、第５および第６接合端２６および２８を有している。
【００２５】
そして、第１、第３および第５接合端１８、２２および２６の各々を互いに接続して中央導電層４０を構成してある。この中央導電層４０は、第１、第３および第５接合端１８、２２および２６の接続点４０となっていて、デバイス動作時にドットとして機能する領域である。また、第２、第４および第６接合端２０、２４および２８をそれぞれ第１、第２および第３電極端子３０、３２および３４に接続してある。
【００２６】
そして、この単一電子デバイス１０を動作させるには、例えば、第１電極端子３０と第３電極端子３４との間にバイアス電圧源３６を接続して、これら第１および第３電極端子３０および３４間にバイアス電圧Ｖｃ（固定電圧）を印加する（図１）。バイアス電圧Ｖｃは、第３電極端子３４の側に比べて第１電極端子３０の側が高電位となるように印加する。また、第２電極端子３２と第３電極端子３４との間に入力電圧源３８を接続して、これら第２および第３電極端子３２および３４間に入力電圧Ｖｉ（可変電圧）を印加する。入力電圧Ｖｉの正負は、第３電極端子に比べて第２電極端子３２の側が高電位のときに正となるように定めておく。これらバイアス電圧源３６および入力電圧源３８の各々の、第３電極端子３４と接続する一端の接続点４２が、第３電極端子３４に接続されている。
【００２７】
このように、この単一電子デバイス１０では、第１および第３電極端子３０および３４間にバイアス電圧Ｖｃを印加しておき、第３電極端子３４から出力される電流信号Ｉを第２および第３電極端子３２および３４間に印加した入力電圧Ｖｉによって制御する。尚、電流信号Ｉは、第３電極端子３４から接続点４２に向かって流れる方向を正と定める。この電流信号Ｉを利用するには、例えば第３電極端子３４および接続点４２間に抵抗を挿入して電流電圧変換を行うとよい。
【００２８】
次に、この実施の形態の単一電子デバイスの構造につき説明する。この構造例の単一電子デバイスは、３つのデバイス構造部すなわち第１構造部５２ａ、第２構造部５２ｂおよび第３構造部５２ｃを具えている（図２）。これら第１、第２および第３構造部５２ａ、５２ｂおよび５２ｃの各々の一端は互いにＹ字形に接続する。これら第１、第２および第３構造部５２ａ、５２ｂおよび５２ｃは、連続的な一体構造となるように形成され、これらの接続点の領域には、三角形の領域が形成され、この領域を中央導電層４０と称する。この中央導電層４０が図１に示した接続点４０に対応する。これら第１、第２および第３構造部５２ａ、５２ｂおよび５２ｃ（中央導電層４０を含む。）は、絶縁層（ＳｉＯ2 層）６０の上に設けたシリコン（Ｓｉ）膜体４４で形成してある。このシリコン膜体４４の膜厚を、例えば、３０ｎｍ程度とする。
【００２９】
尚、ここで、この三角形の中央導電層４０の領域は、第１、第２および第３構造部５２ａ、５２ｂおよび５２ｃの一部分から構成されているが、以下の説明では、それぞれの構造部５２ａ、５２ｂおよび５２ｃを中央導電層４０を含まない領域として扱ってもこの発明の説明に実質的な影響を及ぼさないので、第１、第２および第３構造部５２ａ、５２ｂおよび５２ｃの接続点４０側の境界を５８ａ、５８ｂおよび５８ｃとして説明する。従って、この構造例では、中央導電層４０の平面形状が正三角形となっている。そして、この正三角形の各辺に端部５８ａ、５８ｂおよび５８ｃの各々を個別に接続しているとみなせるので、第１、第２および第３構造部５２ａ、５２ｂおよび５２ｃは平面的にＹの字形状となるように配置される。このように、中央導電層４０の平面形状が三角形になるように構成すると、中央導電層４０の平面サイズを小さくできる。
【００３０】
この構造例では、これら第１、第２および第３構造部５２ａ、５２ｂおよび５２ｃの各々の構成および形状を同じにしてある。従って、先ず、第１構造部５２ａを採りあげて詳細に説明し、次に、第２および第３構造部５２ｂおよび５２ｃについて簡単に説明する。
【００３１】
第１構造部５２ａは、シリコン細線４８ａと、これと連続的に一体形成されている幅広部５４ａとで構成される。シリコン細線４８ａは、直線的に延在する帯状のシリコン膜体である。このシリコン細線４８ａの端部５６ａに幅広部５４ａが接続されている。幅広部５４ａは、シリコン細線４８ａと同じ膜厚のシリコン膜体である。そして、その平面的な形状が、シリコン細線４８ａよりも大きい幅を有した四角形状となっている。この幅広部５４ａは上述した第１電極端子３０として利用される。
【００３２】
上述したシリコン細線４８ａの中央部分には、くびれ部分５０ａを形成してある。このくびれ部分５０ａの幅は、他の部分の幅よりも小さい。このくびれ部分５０ａにおけるシリコン細線４８ａの平面形状は、その長手方向に平行に延在する互いに対向した２辺がそれぞれ内側に湾曲状に変形した凹部形状となっている。この構造例では、このくびれ部分５０ａの最狭部におけるシリコン細線４８ａの幅を５ｎｍに設計してある。このようにシリコン細線４８ａの中央部分を細めた領域５０ａでは、電子のエネルギ準位が量子化されてトンネル障壁として作用する。このくびれ部分５０ａのシリコン細線４８ａの領域が上述した第１微小トンネル接合１２に相当する。そして、このくびれ部分５０ａの端部すなわちシリコン細線４８ａの湾曲開始位置および湾曲終了位置が、それぞれ上述した第１および第２接合端１８および２０に相当する。従って、図２に示す構成例では、これら第１接合端１８および第２接合端２０は、くびれ部分５０ａの両側に位置するシリコン細線４８ａの部分によって、中央導電層４０および第１電極端子３０（幅広部５４ａ）にそれぞれ接続されている。
【００３３】
同様にして、第２構造部５２ｂはシリコン細線４８ｂと幅広部５４ｂとで構成してあり、シリコン細線４８ｂの長手方向の端部５６ｂに幅広部５４ｂを接続している。また、第３構造部５２ｃはシリコン細線４８ｃと幅広部５４ｃとで構成してあり、シリコン細線４８ｃの長手方向の端部５６ｃに幅広部５４ｃを接続している。これら幅広部５４ｂおよび５４ｃは、それぞれ上述した第２および第３電極端子３２および３４に相当している。そして、第２構造部５２ｂのシリコン細線４８ｂにくびれ部分５０ｂを形成し、第３構造部５２ｃのシリコン細線４８ｃにくびれ部分５０ｃを形成している。これらくびれ部分５０ｂおよび５０ｃは、それぞれ上述した第２および第３微小トンネル接合１４および１６に相当している。くびれ部分５０ｂの端部は上述した第３および第４接合端２２および２４となっていて、これら第３接合端２２および第４接合端２４がそれぞれ中央導電層４０および第２電極端子３２（幅広部５４ｂ）に接続されている。また、くびれ部分５０ｃの端部は上述した第５および第６接合端２６および２８となっていて、これら第５接合端２６および第６接合端２８がそれぞれ中央導電層４０および第３電極端子３４（幅広部５４ｃ）に接続されている。
【００３４】
これら第１、第２および第３構造部５２ａ、５２ｂおよび５２ｃは中央導電層４０によって互いに結合されている。すなわち、シリコン細線４８ａの幅広部５４ａを接続してある側と反対側の端部５８ａと、シリコン細線４８ｂの幅広部５４ｂを接続してある側と反対側の端部５８ｂと、シリコン細線４８ｃの幅広部５４ｃを接続してある側と反対側の端部５８ｃとを、それぞれ中央導電層４０に接続してある。
【００３５】
尚、第１、第２および第３構造部５２ａ、５２ｂおよび５２ｃの配置は上述の例に限らない。例えば中央導電層４０の平面形状が四角形となるようにしてもよい。その場合には、第１、第２および第３構造部５２ａ、５２ｂおよび５２ｃの各端部５８ａ、５８ｂおよび５８ｃを、この四角形の３辺にそれぞれ個別に接続しているとみなせる。このように構成すると、第１、第２および第３構造部５２ａ、５２ｂおよび５２ｃを平面的にＴの字形状となるように配置できる。
【００３６】
図３を参照して、この構造例の断面構造につき説明する。上述した第１、第２および第３構造部５２ａ、５２ｂおよび５２ｃと中央導電層４０とが形成されたシリコン膜体４４は、下地６４の上に設けられている。この下地６４は、シリコン基板６２と、この上面に形成された実質的に平坦な上面を有する絶縁層６０とでもって構成してある。このように、ＳＯＩ技術を用いて形成しているので、微細加工がしやすいとともに結晶欠陥が小さく抑えられる。
【００３７】
尚、この発明の単一電子デバイスは、微小トンネル接合１２〜１６として上述したくびれ部分５０ａ〜５０ｃを有するシリコン細線４８ａ〜４８ｃを用いる例に限定されるものではない。例えば、金属膜、絶縁膜および金属膜からなる３層構造のトンネル接合を用いてもよい。
【００３８】
［単一電子デバイスの製造方法の説明］
次に、上述した単一電子デバイスを製造する方法につき図４〜図１２を参照して説明する。図４および図５は、製造工程中の試料をトンネル接合面に垂直な面で切った断面図により示した工程図である。図６〜図１１は、試料を上方から見た平面図により示した工程図である。図１２は、エッチング特性図である。
【００３９】
先ず、シリコン基板６２上に絶縁層６０を形成し、この絶縁層６０の上にシリコン層４４ｘを形成して３層構造のシリコンウエハ６６を得る（図４（Ａ））。この絶縁層６０の膜厚を約１００ｎｍとし、表層部であるシリコン層４４ｘの膜厚を約４０ｎｍとする。このようなシリコンウエハ６６は、例えばＳＩＭＯＸ（separation by implanted oxgen ）技術により形成することができる。また、シリコン層４４ｘは、シリコンウエハ６６の上層として厚いシリコン層を一旦形成し、このシリコン層を熱酸化と、ふっ酸による酸化膜剥離とを繰り返すことにより所望の膜厚に調節する。
【００４０】
次に、シリコン層４４ｘの上に約３０ｎｍの厚さの酸化膜６８を形成する（図４（Ｂ））。この工程では、シリコン層４４ｘの熱酸化を行って酸化膜（酸化シリコン層）６８を形成する。
【００４１】
次に、酸化膜６８をパターニングして、各々の一端が互いに接続する３本の酸化膜細線７６ａ、７６ｂおよび７６ｃを有した予備マスクパタン６８ａを形成する（図７）。そのため、先ず、酸化膜６８の上に電子ビーム露光用のレジスト７０を形成する（図４（Ｃ））。この場合、レジスト７０がネガ型かポジ型かにはこだわらない。但し、電子線の照射面積を少なくする意味では、この工程でネガ型のものを用いるのが好ましい。この実施の形態では、酸化膜６８の上にＳＡＬ６０１（シプレー社製のレジストの商品名）を０．１μｍの膜厚になるようにスピンコート法によって塗布する。そして、塗布したものを１２０℃の温度で２分間のベーキングを行ってレジスト７０を形成する。次に、レジスト７０を形成したシリコンウエハ６６を電子線露光装置内に導入する。
【００４２】
電子ビーム露光工程および現像工程につき図４（Ｄ）および図６を参照して説明する。図４（Ｄ）は図６のＫ−Ｋ線位置に沿う切り口の断面に相当している。この電子ビーム露光工程とその後の現像工程とによって図６に示すように第１レジストパタン７０ａを形成する。このため、レジスト７０に電子ビーム露光によって目的とするパタン形状の潜像を形成する。このときの露光条件は例えば露光量（電子のドーズ量）を２０μＣ／ｃｍ2 とする。露光後は、先ず、ウエハに対して１０５℃の温度で２分間のベークを行う。次いで、このウエハをＮＭＤＷ（東京応化工業（株）製の現像液の商品名）中に約１０分間浸漬させて現像を行って第１レジストパタン７０ａを得る（図６）。
【００４３】
この第１レジストパタン７０ａについて説明する。この第１レジストパタン７０ａは、それぞれの一端側が互いに結合してその平面的形状を実質的にＹの字形状となしているレジスト細線７２ａ、７２ｂおよび７２ｃと、それぞれのレジスト細線７２ａ、７２ｂおよび７２ｃの他端側に連続して設けられているレジスト幅広部７４ａ、７４ｂおよび７４ｃとから成っている。これらレジスト細線７２ａ、７２ｂおよび７２ｃは、全体的に矩形の帯状体となっており、この例では、それぞれの幅Ｗ２を約３０ｎｍとし、長さＹ１を約６２．５ｎｍとする。また、レジスト幅広部７４ａ、７４ｂおよび７４ｃは四角形とし、それぞれの幅Ｗ３（但しＷ３＞Ｗ２）を１５０ｎｍとし長さＹ２を７５ｎｍとする。このレジスト幅広部７４ａ、７４ｂおよび７４ｃは電極端子を形成するためのものである。
【００４４】
次に、この第１レジストパタン７０ａをマスクとして例えばＣＦ4 ガス、ＣＨＦ3 ガスおよびＨｅガスの混合ガスを用いた反応性イオンエッチングにより酸化膜６８をエッチングする。この結果、第１レジストパタン７０ａと同様の形状の酸化膜パタン６８ａが形成される。以上説明した一連の工程によって、３本のレジスト細線７２ａ〜７２ｃが転写された酸化膜の予備マスクパタン６８ａを得る（図４（Ｄ）および図７）。その後Ｏ2 プラズマ雰囲気で第１レジストパタン７０ａを除去しておく（図５（Ａ））。
【００４５】
図７に予備マスクパタン６８ａの平面的形状を示す。図５（Ａ）は図７のＫ−Ｋ線位置に沿う切り口の断面に相当している。図示の通り、レジスト細線７２ａ、７２ｂおよび７２ｃが酸化膜６８に転写されて、それぞれ酸化膜細線７６ａ、７６ｂおよび７６ｃが形成されている。また、レジスト幅広部７４ａ、７４ｂおよび７４ｃが酸化膜６８に転写されて、それぞれ酸化膜幅広部７８ａ、７８ｂおよび７８ｃが形成されている。
【００４６】
次に、予備マスクパタン６８ａをパターニングして、酸化膜細線７６ａ、７６ｂおよび７６ｃの各々の一部の膜厚を減少させたマスクパタン６８ｂを形成する（図９）。すなわち、酸化膜の予備マスクパタン６８ａの酸化膜細線７６ａ〜７６ｃの領域部分の一部分を表面から所定量だけ除去する。
【００４７】
この工程では、先ず、再び電子ビーム露光用のレジストをこの試料上に形成する。この電子ビーム露光工程および現像工程につき図５（Ｂ）および図８を参照して説明する。図５（Ｂ）は図８のＫ−Ｋ線位置に沿う切り口の断面に相当している。この電子ビーム露光工程とその後の現像工程とによって図８に示す第２レジストパタン８２を形成する。この場合は、開口部８０を有したレジストパタン８２を作製するので、露光面積を低減させるためにポジ型の電子ビーム露光用レジストを用いるのが良い。ここでは例えばレジストとしてＺＥＰ５２０（日本ゼオン社製のポジ型レジストの商品名）を塗布する。そして、塗布したレジストに電子ビーム露光によって目的とするパタン形状の潜像を形成する。この露光工程では、予備マスクパタン６８ａの酸化膜細線７６ａ、７６ｂおよび７６ｃの各々の一部に対応するレジストの領域を露光する。露光後、ウエハを例えば酢酸ノルマルヘキシル中に約８分間浸漬させて現像を行う。このようにして露光した部分のレジストを除去し、開口部８０を有した第２レジストパタン８２を得る（図８および図５（Ｂ））。
【００４８】
この第２レジストパタン８２について説明する。第２レジストパタン８２に形成された開口部８０は、平面的にみて、各酸化膜細線７６ａ、７６ｂおよび７６ｃの一端が互いに結合される部分を中心とし、三角形状となるように延在する帯状のパタンである。また、この開口部８０の帯状パタンと各酸化膜細線７６ａ、７６ｂおよび７６ｃとが交差する部分では、帯状パタンの延在する方向が酸化膜細線７６ａ、７６ｂおよび７６ｃの延在方向と直交するように形成してある。この例では、開口部８０の帯状パタンの幅Ｙ３を３０ｎｍに設計してある。この幅Ｙ３はトンネル障壁の長さを規定する寸法である。
【００４９】
次に、この第２レジストパタン８２をマスクとして用いて、開口部８０内の予備マスクパタン６８ａのエッチングを行う。この際のエッチング条件は酸化膜の予備マスクパタン６８ａを形成したときのエッチングと同様の条件で差しつかえないが、予備マスクパタン６８ａがある程度の膜厚で残存するように行う。ここでは開口部８０内の予備マスクパタン６８ａの膜厚が他の部分の半分程度となるように約１５ｎｍだけエッチングする。そして、Ｏ2 プラズマ雰囲気で第２レジストパタン８２を除去する。この一連の工程により、予備マスクパタン６８ａの酸化膜細線７６ａ、７６ｂおよび７６ｃの一部に膜厚が薄い部分８４ａ、８４ｂおよび８４ｃをそれぞれ有したマスクパタン６８ｂが得られる（図９および図５（Ｃ））。
【００５０】
次に、マスクパタン６８ｂを用いてシリコン層４４ｘのエッチングを行う。以下、このエッチング工程につき図５（Ｄ）、図１０および図１２を参照して説明する。
【００５１】
このエッチング工程は、マスクパタン６８ｂの膜厚が薄い部分８４ａ〜８４ｃの下に位置するシリコン層４４ｘの部分が、エッチング後において所定幅Ｗ２未満の所定幅Ｗ４になり、かつ、それ以外のシリコン層４４ｘの部分では所定幅Ｗ２の帯状となるような選択比のエッチング条件により行う。このエッチングを例えばＣｌ2 ガスおよびＨｅガスの混合ガス（以下、Ｃｌ2 ／Ｈｅ混合ガスと称する。）を用いた反応性イオンエッチングで行う。しかも、シリコンと酸化シリコンとのエッチング選択比が２〜４となるように、より好ましくは２．５程度となるように混合ガス流量比、ＲＦパワーおよび圧力を決めた条件でエッチングを行う。例えば、Ｃｌ2 ガスとＨｅガスとのガス流量をそれぞれ３０ｓｃｃｍおよび５０ｓｃｃｍとし、ＲＦパワーを１００Ｗとし、圧力を５Ｐａとした条件のエッチングを行う。
【００５２】
このエッチング工程により、マスクパタン６８ｂの酸化膜細線７６ａ〜７６ｃのパタンと酸化膜幅広部７８ａ〜７８ｃのパタンとをシリコン層４４ｘに転写する。そして、くびれ部分８６ａ、８６ｂおよび８６ｃをそれぞれ有したシリコン細線８８ａ、８８ｂおよび８８ｃを形成する（図１０）。上述したように、マスクパタン６８ｂの膜厚が３０ｎｍの部分では、マスクパタン６８ｂの横寸法と同じ幅Ｗ２の帯状パタンがシリコン層４４ｘに転写される。一方、マスクパタン６８ｂの膜厚が薄い部分８４ａ〜８４ｃでは、選択比が不十分なために側面側からもシリコン層４４ｘがエッチングされる。よって、この膜厚が薄い部分８４ａ〜８４ｃの下に位置するシリコン層４４ｘは、マスクパタン６８ｂの横寸法の半分程度の寸法（１５ｎｍ程度の幅Ｗ４）にエッチングされる。そして、この膜厚が薄い部分８４ａ〜８４ｃの下に位置する残存シリコン層４４ｙの部分が、それぞれくびれ部分８６ａ、８６ｂおよび８６ｃとして形成される。このように、この方法によれば、酸化膜細線７６ａ〜７６ｃを転写してシリコン細線８８ａ〜８８ｃを形成するとともに、酸化膜細線７６ａ〜７６ｃの膜厚が薄い部分８４ａ〜８４ｃに対応したシリコン層４４ｘの位置に、エッチング選択比を利用してくびれ部分８６ａ〜８６ｃを形成する。
【００５３】
次に、エッチング選択比を２〜４の値とする利点につき、図１２を参照して詳細に説明する。図１２は、選択比と仕上がり寸法との関係を示すグラフである。グラフの横軸には選択比を０から６の範囲で１ごとに目盛って示してある。また、グラフの縦軸には仕上がり寸法ＷX を０からＷ0 の範囲で示してあり、Ｗ0 ／２のところに目盛りを付して示してある。
【００５４】
ここでは、上述したように、シリコン酸化膜（マスクパタン６８ｂ）をエッチングマスクとして用いてシリコン層４４ｘを細線状にエッチング加工する場合であって、かつ、そのエッチング手段としてＣｌ2 ／Ｈｅ混合ガスを用いた反応性イオンエッチングを行う場合につき説明する。この場合、エッチングマスクの膜厚ｔと、シリコン細線の仕上がり寸法ＷX と、選択比との間には、図１２のような関係がある。
【００５５】
すなわち、マスクの膜厚ｔを３０ｎｍとした場合の特性（曲線ａ）およびマスクの膜厚ｔを１５ｎｍとした場合の特性（曲線ｂ）のいずれであっても、エッチング選択比が増加する（曲線ａでは選択比が約１より大きい場合、および曲線ｂでは選択比が約２より大きい場合）とシリコン細線の細りは少なくなり、設計寸法Ｗ0 に近くなる。しかし、エッチング選択比が大き過ぎる（曲線ａでは選択比が約４より大きい場合、および曲線ｂでは選択比が約５より大きい場合）条件になると、試料に堆積する成分の影響で形成されるシリコン細線は太くなる傾向を示す。また、エッチングマスクの膜厚が薄くなると特性は図中の右方向にシフトすると考えて良い（曲線ａおよび曲線ｂの対比から明らかである。）。
【００５６】
この製造方法のエッチング工程では、膜厚を薄くしたマスクパタン６８ｂの部分の下に位置する残存シリコン層４４ｙの幅を、マスクパタン６８ｂの幅Ｗ２未満の新たな所定幅Ｗ４、ここではマスクパタンの幅Ｗ２の半分程度、としたい。そのためには、図１２中のｔ＝１５ｎｍの特性（曲線ｂ）におけるＷ0 ／２に当るエッチング選択比（おおよそ２．５）を使用するのが好ましいことが分かる。また、エッチング選択比を２．５とした場合であっても、マスクパタン６８ｂの膜厚ｔが３０ｎｍの特性（曲線ａ）をみると、残存シリコン層４４ｙは設計寸法Ｗ0 通りに仕上がることが分かる。
【００５７】
また、膜厚ｔを減じたマスクパタン６８ｂ部分８４ａ〜８４ｃの下に位置するシリコン層４４ｘの幅を、マスクパタン６８ｂの幅Ｗ２未満に減じることが可能な傾向は、エッチング選択比が２〜４のエッチング条件であっても見られる。従って、作製するくびれ部分８６ａ〜８６ｃの寸法Ｗ４をいくつにするかに応じて、この２〜４のエッチング選択比の範囲から選択比を選ぶと、所望の幅のくびれ部分８６ａ〜８６ｃを形成することができる。
【００５８】
以上説明したようにして、一部にくびれ部分８６ａ〜８６ｃを有したシリコン細線８８ａ〜８８ｃが得られたら、その試料をＯ2 雰囲気で熱酸化する。この熱酸化工程により、残存シリコン層４４ｙの表層部に熱酸化膜９２を形成する（図５（Ｅ）および図１１）。つまり、この熱酸化によって、表面が熱酸化膜９２で侵食されたシリコン層４４を得る。熱酸化膜９２はシリコン層４４の表面を被覆するように形成される。従って、熱酸化膜９２を形成したシリコン細線８８ａ〜８８ｃのくびれ部分８６ａ〜８６ｃがさらに細められる。このように、熱酸化を行うことにより、電子のエネルギ準位が量子化されるような幅Ｗ１のくびれ部分５０ａ〜５０ｃを有したシリコン細線４８ａ〜４８ｃが得られる（図１１）。また、幅広部９０ａ〜９０ｃも、それぞれ熱酸化膜９２で被覆された幅広部５４ａ〜５４ｃに変わる。この例では、シリコン細線４８ａ〜４８ｃのくびれ部分５０ａ〜５０ｃの各々の最狭部における幅Ｗ１が、それぞれ５ｎｍ程度となるように熱酸化膜９２を形成している。
【００５９】
尚、ここでは熱酸化処理によりシリコン細線８８ａ〜８８ｃのさらなる細線化を図っているが、上述した２回目のエッチング工程におけるエッチング処理が済んだ時点でくびれ部分８６ａ〜８６ｃがトンネル障壁として作用する所望の幅（太さ）になっていた場合には、上述の熱酸化処理は実施しなくても良い。
【００６０】
以上説明したように、この発明の製造方法によれば、部分的に膜厚の異なる酸化膜をマスクとしてシリコン層のエッチングを行うので、トンネル障壁として作用するくびれ部分５０ａ〜５０ｃを有したシリコン細線４８ａ〜４８ｃを容易に形成することができる。
【００６１】
また、各トンネル接合のトンネル抵抗および容量は、くびれ部分５０ａ〜５０ｃの幅を適切な値に設定することにより最適化できる。このためには、マスクパタン６８ｂを形成するときに用いた第２レジストパタン８２の開口部８０の幅Ｙ３を変えることで対応できる。
【００６２】
［単一電子デバイスの動作の説明］
次に、この構造例の単一電子デバイスの動作につき図１、図１３および図１４を参照して説明する。図１３および図１４は、単一電子デバイスの動作特性をモンテカルロ法（例えば文献４「Extended Abstracts of the 1994 International Conference on Solid State Devices and Materials,1994,pp.328-330」参照）によって計算した結果を示すグラフである。
【００６３】
この計算を行うに当って、第１、第２および第３微小トンネル接合１２、１４および１６における電子の各トンネリングレートすなわち電子が単位時間にトンネルする数を次のように定める。すなわち、電子が中央導電層４０から第１、第２および第３電極端子３０、３２および３４に向けてトンネリングするレートをそれぞれｒ１、ｒ２およびｒｄとする（図１に実線の矢印で示す。）。また、電子が第１、第２および第３電極端子３０、３２および３４からそれぞれ中央導電層４０に向けてトンネリングするレートをそれぞれｌ１、ｌ２およびｌｄとする（図１に破線の矢印で示す。）。また、中央導電層４０に蓄積される電子数をＮとおく。そして、計算の過程では、共鳴トンネル効果および高次トンネル効果を無視している。
【００６４】
各接合１２〜１６に印加される電圧Ｖ１、Ｖ２およびＶｄは、それぞれ次式（１）〜（３）で表される。
【００６５】
【数１】
0003805069.tif 000002
【００６６】
【数２】
0003805069.tif 000003
【００６７】
【数３】
0003805069.tif 000004
【００６８】
但し、記号Ｃ１、Ｃ２およびＣｄは、それぞれ第１、第２および第３微小トンネル接合１２、１４および１６の容量を表す。また、記号ｅは電子の電荷を表している。また、各トンネリングレートは次式（４）および（５）で表される。
【００６９】
【数４】
0003805069.tif 000005
【００７０】
【数５】
0003805069.tif 000006
【００７１】
ここで、記号Ｒ１、Ｒ２およびＲｄは、それぞれ第１、第２および第３微小トンネル接合１２、１４および１６のトンネル抵抗を表す。また、記号ｋB はボルツマン定数であり、記号Ｔは動作温度を表している。但し、上式（４）および（５）において、次式（６）の関係を用いている。
【００７２】
【数６】
0003805069.tif 000007
【００７３】
さらに、ランダム変数Ｒを導入すると、各トンネル接合において、１つのトンネル事象（電子のトンネリング）が起こってからこれに続く次のトンネル事象が起こるまでの時間ｔj （ｊ＝ｒ１，ｒ２，ｒｄ，ｌ１，ｌ２，ｌｄ）は、次式（７）のように書ける。
【００７４】
【数７】
0003805069.tif 000008
【００７５】
従って、１つのトンネル事象が起こってからこれに続く次のトンネル事象が起こるまでの時間ｔ0 は、ｔ0 ＝Ｍｉｎ｛ｔr1，ｔr2，ｔrd，ｔl1，ｔl2，ｔld｝で表される。
【００７６】
以上説明したように式を設定して、電子数Ｎを変化させながら繰り返し計算を行う。そして、単位時間当りに第３微小トンネル接合１６に出入りする電子の数を上述の時間ｔ0 を利用して見積もり、第３電極端子３４から出力される電流信号Ｉを計算する。最終的に電流信号Ｉの入力電圧Ｖｉに対する依存性を調べて、その結果を図１３および図１４に示した。
【００７７】
尚、計算を行うに当り、Ｃ１＋Ｃ２＋Ｃｄ＝Ｃとおき、さらに、Ｃ１＝ｋ1 Ｃ、Ｃ２＝ｋ2 Ｃ、Ｃｄ＝ｋd Ｃとおいた。ここで、係数ｋ1 、ｋ2 、ｋd は、ｋ1 ＋ｋ2 ＋ｋd ＝１を満たす正の整数である。また、Ｒ１＝ｅ1 Ｒ０、Ｒ２＝ｅ2 Ｒ０、Ｒｄ＝ｅd Ｒ０とおいた。但し、Ｒ０＝Ｒｄである。
【００７８】
１．  ｋ1 ＜ｋ2 の場合
先ず、図１３に示す計算結果につき説明する。図１３は、係数ｋ1 、ｋ2 がｋ1 ＜ｋ2 の場合のＩ−Ｖｉ特性におけるｅ1 、ｅ2 依存性を示すグラフである。すなわち係数ｋ1 ＝０．１、係数ｋ2 ＝０．４として計算した。横軸にはＶｉ／（ｅ／Ｃ）を、−２〜２の範囲を０．５ごとに目盛って示してある。縦軸にはＩ／（ＲｄＣ）を、−１〜１の範囲を０．５ごとに目盛って示してある。図中の各曲線ａ〜ｅの各々は下記に設定した条件で計算した結果をそれぞれ示すものである。
【００７９】
曲線ａ：ｅ1 ＝０．２５，ｅ2 ＝４．０
曲線ｂ：ｅ1 ＝０．５  ，ｅ2 ＝２．０
曲線ｃ：ｅ1 ＝１．０  ，ｅ2 ＝１．０
曲線ｄ：ｅ1 ＝２．０  ，ｅ2 ＝０．５
曲線ｅ：ｅ1 ＝４．０  ，ｅ2 ＝０．２５
また、バイアス電圧Ｖｃ＝０．５１、係数ｋd ＝０．５、温度Ｔ＝０．０５として各曲線を求めた。
【００８０】
図１３に示すように、曲線ａ、ｂおよびｃでは、入力電圧Ｖｉが−０．５から０．５の範囲において、入力電圧Ｖｉの増加に伴い電流信号Ｉが減少する。従って、この電圧領域において微分負性抵抗を示す。これら曲線ａ、ｂおよびｃの他の入力電圧領域においては、各曲線とも入力電圧Ｖｉの増加に伴い電流信号Ｉが増加する。
【００８１】
一方、曲線ｄおよびｅでは、上記入力電圧Ｖｉの範囲−０．５〜０．５においては、入力電圧Ｖｉの増加に対してほぼ一定な電流信号Ｉが出力されることが分かる。そして、他の電圧領域では入力電圧Ｖｉの増加に伴い電流信号Ｉが増加する。
【００８２】
よって、曲線ａ、ｂおよびｃのようにｅ1 ≦ｅ2 のとき、すなわちトンネル抵抗Ｒ１がトンネル抵抗Ｒ２以下のときに明瞭な微分負性抵抗を示す。曲線ａ、ｂおよびｃの対比から明らかなように、ｅ1 がｅ2 に比べて小さくなるほど明瞭な微分負性抵抗を示すことが期待できる。
【００８３】
２．  ｋ1 ＞ｋ2 の場合
次に、図１４に示す計算結果につき説明する。図１４は、係数ｋ1 、ｋ2 がｋ1 ＞ｋ2 の場合のＩ−Ｖｉ特性におけるｅ1 、ｅ2 依存性を示すグラフである。すなわち係数ｋ1 ＝０．４、係数ｋ2 ＝０．１として計算した。横軸にはＶｉ／（ｅ／Ｃ）を、−６〜６の範囲を２ごとに目盛って示してある。縦軸にはＩ／（ＲｄＣ）を、−０．４〜０．４の範囲を０．２ごとに目盛って示してある。図中の各曲線ａ〜ｅの各々は下記に設定した条件で計算した結果をそれぞれ示すものである。
【００８４】
曲線ａ：ｅ1 ＝０．１  ，ｅ2 ＝１０．０
曲線ｂ：ｅ1 ＝０．２５，ｅ2 ＝１０．０
曲線ｃ：ｅ1 ＝０．２５，ｅ2 ＝  ７．０
曲線ｄ：ｅ1 ＝０．２５，ｅ2 ＝  ４．０
曲線ｅ：ｅ1 ＝０．５  ，ｅ2 ＝  ２．０
また、バイアス電圧Ｖｃ＝０．５１、係数ｋd ＝０．５、温度Ｔ＝０．０５として各曲線を求めた。
【００８５】
図１４に示すように、曲線ａ、ｂ、ｃおよびｄでは、入力電圧Ｖｉが−３から０．５の範囲において、入力電圧Ｖｉの増加に伴い電流信号Ｉが減少する。従って、この電圧領域において微分負性抵抗を示す。これら曲線ａ、ｂ、ｃおよびｄの他の入力電圧領域においては、各曲線とも入力電圧Ｖｉの増加に伴い電流信号Ｉが増加する。
【００８６】
一方、曲線ｅでは、入力電圧Ｖｉの範囲−０．５〜０．５において、入力電圧Ｖｉの増加に対してほぼ一定な電流信号Ｉが出力されることが分かる。そして、他の電圧領域では入力電圧Ｖｉの増加に伴い電流信号Ｉが増加する。
【００８７】
よって、曲線ａ、ｂ、ｃおよびｄのようにｅ2 に比べてｅ1 が十分小さい場合、すなわちトンネル抵抗Ｒ２に比べてトンネル抵抗Ｒ１が十分小さい場合に明瞭な微分負性抵抗を示す。この計算例によればｅ1 がｅ2 の１６分の１以下の場合に明瞭な微分負性抵抗を示すことが分かる。また、曲線ａ、ｂ、ｃおよびｄの対比から明らかなように、ｅ1 がｅ2 に比べて小さくなるほど明瞭な微分負性抵抗を示すことが期待できる。
【００８８】
以上説明したように、この構造例の単一電子デバイスが微分負性抵抗を示すためには、ｅ1 ＜ｅ2 であることが望ましい。すなわち、第１微小トンネル接合１２のトンネル抵抗Ｒ１と第２微小トンネル接合１４のトンネル抵抗Ｒ２とがＲ１＜Ｒ２となるように設計するのが良い。
【００８９】
【発明の効果】
この発明の単一電子デバイスによれば、第１および第２接合端を有する第１微小トンネル接合と、第３および第４接合端を有する第２微小トンネル接合と、第５および第６接合端を有する第３微小トンネル接合とを具えている。そして、第１、第３および第５接合端の各々を互いに接続して中央導電層を構成してあり、第２、第４および第６接合端をそれぞれ第１、第２および第３電極端子に接続してある。
【００９０】
このように構成すると、第２および第３電極端子間に印加される入力電圧が負のとき、すなわち第２電極端子に比べて第３電極端子の方が高電位のときに、第３電極端子に正の電流（中央導電層から第３電極端子に向かう電流）が流れるようにできる。従って、この素子では負バイアス時に正の電流信号が流れるので微分負性抵抗を示す。よって、負性抵抗を示す単一電子デバイスを構成することができるので、従来に比べて少ない素子数で論理回路を構成することが期待できる。また、ＲＨＥＴに比べて積層方向の構造が単純であるために微細化が図れ、作成も容易になる。
【００９１】
尚、この発明の実施に当り、第１微小トンネル接合のトンネル抵抗を第２微小トンネル接合のトンネル抵抗よりも小さくする。このように構成すると、明瞭な微分負性抵抗が現れるようになる。
【００９２】
また、この発明の単一電子デバイスの製造方法によれば、膜厚が一部薄くされたマスクパタンをマスクとして用いかつ所定の選択比のエッチング手段でシリコン層をエッチングする。マスクパタンにおける膜厚が薄くされた部分ではエッチング選択比が不十分となるので、その部分下のシリコン層部分は横方向からもエッチングされるようになる。このため、シリコン層のエッチングが終了すると、マスクパタンにおける膜厚が薄くされた部分下のシリコン層部分は他より幅細の部分（くびれ部分）になる。従って、このくびれ部分をトンネル障壁として利用する構成の単一電子デバイスを形成することができる。この発明の製造方法によれば、室温動作を可能とする程度に素子容量の小さな単一電子デバイスの実現が期待できる。
【図面の簡単な説明】
【図１】実施の形態の単一電子デバイスの構造を示す図である。
【図２】単一電子デバイスの平面構造を示す図である。
【図３】単一電子デバイスの断面構造を示す図である。
【図４】製造方法の工程図（その１）を示す図である。
【図５】製造方法の工程図（その２）を示す図である。
【図６】製造方法の工程図（その３）を示す図である。
【図７】製造方法の工程図（その４）を示す図である。
【図８】製造方法の工程図（その５）を示す図である。
【図９】製造方法の工程図（その６）を示す図である。
【図１０】製造方法の工程図（その７）を示す図である。
【図１１】製造方法の工程図（その８）を示す図である。
【図１２】選択比と仕上がり寸法との関係を示す図である。
【図１３】ｋ1 ＜ｋ2 のときのＩ−Ｖｉ特性におけるｅ1 、ｅ2 依存性を示す図である。
【図１４】ｋ1 ＞ｋ2 のときのＩ−Ｖｉ特性におけるｅ1 、ｅ2 依存性を示す図である。
【符号の説明】
１０：単一電子デバイス
１２：第１微小トンネル接合
１４：第２微小トンネル接合
１６：第３微小トンネル接合
１８：第１接合端      ２０：第２接合端
２２：第３接合端      ２４：第４接合端
２６：第５接合端      ２８：第６接合端
３０：第１電極端子    ３２：第２電極端子
３４：第３電極端子    ３６：バイアス電圧源
３８：入力電圧源      ４０：接続点（中央導電層）
４２：接続点          ４４：シリコン膜体
４４ｘ：シリコン層  ４４ｙ：残存シリコン層
６８：酸化膜
４８ａ〜４８ｃ、８８ａ〜８８ｃ：シリコン細線
５０ａ〜５０ｃ、８６ａ〜８６ｃ：くびれ部分
５２ａ：第１構造部      ５２ｂ：第２構造部
５２ｃ：第３構造部
５４ａ〜５４ｃ、９０ａ〜９０ｃ：幅広部
５６ａ〜５６ｃ、５８ａ〜５８ｃ：端部
６０：絶縁層              ６２：シリコン基板
６４：下地                ６６：シリコンウエハ
６８ａ：予備マスクパタン  ６８ｂ：マスクパタン
７０：レジスト
７０ａ：第１レジストパタン
７２ａ、７２ｂ、７２ｃ：レジスト細線
７４ａ、７４ｂ、７４ｃ：レジスト幅広部
７６ａ、７６ｂ、７６ｃ：酸化膜細線
７８ａ、７８ｂ、７８ｃ：酸化膜幅広部
８０：開口部      ８２：第２レジストパタン
８４ａ、８４ｂ、８４ｃ：膜厚が薄い部分
９２：熱酸化膜
【図１】
0003805069.tif 000009
【図２】
0003805069.tif 000010
【図３】
0003805069.tif 000011
【図４】
0003805069.tif 000012
【図５】
0003805069.tif 000013
【図６】
0003805069.tif 000014
【図７】
0003805069.tif 000015
【図８】
0003805069.tif 000016
【図９】
0003805069.tif 000017
【図１０】
0003805069.tif 000018
【図１１】
0003805069.tif 000019
【図１２】
0003805069.tif 000020
【図１３】
0003805069.tif 000021
【図１４】
0003805069.tif 000022