(57)【特許請求の範囲】
【請求項１】
入力信号が入力され、クロック信号にて制御され、入力信号に対応した出力信号を出力するマスターラッチと、
リセット信号及びリセット信号の反転信号が入力されて、リセット動作が制御されるリセット回路を有し、クロック信号にて制御され、前記マスターラッチからの出力信号に対応した出力信号を出力するスレーブラッチとを具備し、
前記リセット回路は、リセット信号がゲートに入力される第１のトランジスタと、リセット信号の反転信号に基づいた信号がゲートに入力される第２のトランジスタとを有するリセット回路を備え、前記第１のトランジスタと前記第２のトランジスタとはリセットされる信号線と定電圧源との間に直列に接続されていることを特徴とする半導体集積回路。
【請求項２】
入力信号が入力され、クロック信号にて制御され、入力信号に対応した出力信号を出力するマスターラッチと、
リセット信号及びリセット信号の反転信号が入力されて、リセット動作が制御されるリセット回路を有し、クロック信号にて制御され、前記マスターラッチからの出力信号に対応した出力信号を出力するスレーブラッチとを具備し、
前記リセット回路は、リセット信号がゲートに入力され、定電圧がソースに与えられる第１のトランジスタと、リセット信号の反転信号に基づいた信号がゲートに入力され、前記第１のトランジスタのドレインにソースが接続され、リセットされる信号線との接続点にドレインが接続される第２のトランジスタとを有することを特徴とする半導体集積回路。
【請求項３】
前記第２のトランジスタのゲートに入力されるリセット信号の反転信号に基づいた信号は、リセット信号の反転信号をインバータを介して入力された信号であることを特徴とする請求項１又は２いずれか記載の半導体集積回路。
【請求項４】
入力信号が入力され、クロック信号にて制御され、入力信号に対応した出力信号を出力するマスターラッチと、
リセット信号及びリセット信号を所定時間遅延した信号が入力されて、前記リセット動作を制御するリセット回路を有し、クロック信号にて制御され、前記マスターラッチからの出力信号に対応した出力信号を出力するスレーブラッチとを具備し、
前記リセット回路は、リセット信号がゲートに入力された第１のトランジスタと、リセット信号が遅延された信号がゲートに入力された第２のトランジスタとを有し、前記第１のトランジスタと第２のトランジスタとはリセットされる信号線と定電圧源との間に直列に接続されていることを特徴とする半導体集積回路。
【請求項５】
入力信号が入力され、クロック信号にて制御され、入力信号に対応した出力信号を出力するマスターラッチと、
リセット信号及びリセット信号を所定時間遅延した信号が入力されて、前記リセット動作を制御するリセット回路を有し、クロック信号にて制御され、前記マスターラッチからの出力信号に対応した出力信号を出力するスレーブラッチとを具備し、
前記リセット回路は、リセット信号が遅延された信号がゲートに入力され、定電圧がソースに与えられる第１のトランジスタと、リセット信号がゲートに入力され、前記第１のトランジスタのドレインにソースが接続され、リセットされる信号線との接続点にドレインが接続される第２のトランジスタとを有することを特徴とする半導体集積回路。
【請求項６】
入力信号が入力され、クロック信号にて制御され、入力信号に対応した出力信号を出力するマスターラッチと、
リセット信号及びリセット信号の反転信号が入力されて、リセット動作が制御されるリセット回路を有し、クロック信号にて制御され、前記マスターラッチからの出力信号に対応した出力信号を出力するスレーブラッチとを具備し、
前記リセット回路は、リセット信号がゲートに入力され、定電圧がソースに与えられ、リセットされる信号線との接続点にドレインが接続された第１のトランジスタと、
リセット信号がゲートに入力され、リセットされる信号線との接続点にドレインが接続された第２のトランジスタと、
リセット信号の反転信号に基づいた信号がゲートに入力され、定電圧がソースに与えられ、前記第２のトランジスタのソースにドレインが接続される第３のトランジスタとを有することを特徴とする半導体集積回路。
【請求項７】
前記第１及び第２のトランジスタはNチャネルトランジスタであって、前記第２のトランジスタは前記第１のトランジスタよりもその閾値が小さくされていることを特徴とする請求項１又は２記載の半導体集積回路。
【請求項８】
奇数個のインバータを有し、入力信号が入力され、クロック信号にて制御され、入力信号の反転信号を出力するマスターラッチと、
奇数個のインバータと、リセット信号がゲートに入力され、定電圧がソースに与えられ、リセットされる信号線にドレインが接続され、前記リセット回路以外の回路中のトランジスタよりもその閾値が大きい第１のトランジスタを有するリセット回路とを備え、前記マスターラッチの出力が入力され、クロック信号にて制御され、入力信号の反転信号を出力するスレーブラッチとを具備することを特徴とする半導体集積回路。
【請求項９】
奇数個のインバータを有し、入力信号が入力され、クロック信号にて制御され、入力信号の反転信号を出力するマスターラッチと、
奇数個のインバータと、リセット信号がゲートに入力され、定電圧がソースに与えられる第１のトランジスタと、リセット信号の反転信号に基づいた信号がゲートに入力され、前記第１のトランジスタのドレインにソースが接続され、リセットされる信号線との接続点にドレインが接続される第２のトランジスタとを有し、前記マスターラッチの出力が入力され、クロック信号にて制御され、入力信号の反転信号を出力するスレーブラッチとを具備することを特徴とする半導体集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体集積回路内に設けられたレジスタなどのリセット動作が必要な回路において、レジスタなどの回路の初期状態を決めるリセット回路を有する半導体集積回路に関わる。
【０００２】
【従来の技術】
近年、半導体集積回路は高集積高密度化と共に高速化が進んでいる。特にCPUの演算処理速度の増大及びCPUとのデータのやり取りを行う記憶装置のデータ入出力の増大が顕著である。
【０００３】
特にCPUや記憶装置内に設けられているレジスタでは、その動作の高速化に伴い初期動作時においても出力電位の安定化が求められている。
【０００４】
従来のレジスタ回路の一例は図１０に示される通りで、マスターラッチ部５０とスレーブラッチ部５１で構成されている。マスターラッチ部５０には、アドレスなどのレジスタ入力信号INがそれぞれのゲートに入力されたPチャネルトランジスタ５２及びNチャネルトランジスタ５３が設けられている。さらに半導体集積回路内での各回路動作の同期を図るクロック信号（CK、CKB（以下、Bは反転信号を意味する））がそれぞれゲートに入力されたPチャネルトランジスタ５４及びNチャネルトランジスタ５５が設けられている。これら、４つのトランジスタ５２，５３，５４，５５は電源電位VDDと接地電位VSSとの間に直列接続されている。さらに、クロック信号（CKB、CK）がそれぞれのゲートに入力され、かつそれぞれの接続ノードがPチャネルトランジスタ５４及びNチャネルトランジスタ５５の接続ノードに接続されたPチャネルトランジスタ５６及びNチャネルトランジスタ５７が設けられている。このPチャネルトランジスタ５６及びNチャネルトランジスタ５７に直列に接続され、それぞれの一端が電源電位VDDまたは、接地電位VSSに接続されたPチャネルトランジスタ５８及びNチャネルトランジスタ５９が設けられている。さらにトランジスタ５６及びトランジスタ５７の接続ノードに入力部が接続されたインバータ６０が設けられている。インバータ６０の出力部はトランジスタ５８、５９のゲートに接続されている。
【０００５】
スレーブラッチ部５１には、マスターラッチ部５０中のインバータ６０の出力部にそれぞれのゲートが接続されたPチャネルトランジスタ６１及びNチャネルトランジスタ６２が設けられている。さらに半導体集積回路内での各回路動作の同期を図るクロック信号（CKB、CK）がそれぞれゲートに入力されたPチャネルトランジスタ６３及びNチャネルトランジスタ６４が設けられている。これら、４つのトランジスタ６１，６２，６３，６４は電源電位VDDと接地電位VSSとの間に直列接続されている。さらに、クロック信号（CK、CKB）がそれぞれのゲートに入力され、かつそれぞれの接続ノードがPチャネルトランジスタ６３及びNチャネルトランジスタ６４の接続ノードに接続されたPチャネルトランジスタ６５及びNチャネルトランジスタ６６が設けられている。このPチャネルトランジスタ６５及びNチャネルトランジスタ６６に直列に接続され、それぞれの一端が電源電位VDDまたは、接地電位VSSに接続されたPチャネルトランジスタ６７及びNチャネルトランジスタ６８が設けられている。さらにトランジスタ６５及びトランジスタ６６の接続ノードに入力部が接続されたインバータ６９が設けられている。この接続ノードがリセットノードAとなっている。インバータ６９の出力部はトランジスタ６７、６８のゲートに接続されて、レジスタの出力信号OUTを出力している。スレーブラッチ部５１はマスターラッチ部５０と異なり、さらにレジスタの初期状態を決めるリセット回路７０がリセットノードAに接続されている。リセット回路はNチャネルトランジスタであり、リセットノードAと接地電位VSSとの間に接続され、ゲートはRESET信号で制御されている。
【０００６】
図１１に示されるように電源立ち上げ時には、レジスタの値は本来あるべき値になっていないため、RESET信号を一時的に高電位にし、リセット回路を動作状態にして、クロック信号CKを接地電位、クロック信号CKBを電源電位として、リセットノードAを接地電位にしている。通常動作時ではRESET信号は接地電位であり、リセット回路は動作しないようにしている。
【０００７】
また、リセットノードAを電源電位にリセットしたい場合は、図示しないが、リセット回路をPチャネルトランジスタで構成する。そのPチャネルトランジスタは接地電位でなく、電源電位とノードAとの間に設けて、RESET信号と逆相の信号であるRESETBを一時的に接地電位とすることで、リセットノードAのリセット動作を行う。
【０００８】
なお、図１０に示されるようなレジスタ回路からリセット回路を除いた例は特公平３−６９４４７号公報の第１図などに記載されていて、使用するクロック信号を変更したレジスタ回路にリセット回路を設けた例は同特許公報の第１０図、１１図などに記載されている。
【０００９】
図１０に示されるようなレジスタ回路は、一般にCPUなどを有するマイクロプロセッサなどの論理集積回路または、SRAMなどの半導体記憶装置を具備する半導体集積回路全般において広く用いられている。
【００１０】
一般にリセットすべき信号線は、半導体集積回路内で多数本存在するため、リセット回路も多数個が半導体集積回路全般に渡って配置されているため、その動作の確実性が求められている。
【００１１】
【発明が解決しようとする課題】
以上のような従来の半導体集積回路では、以下の課題が生じる。
【００１２】
ここで、リセット回路はひとつの半導体集積回路内に数１００個程度と極めて多くあるレジスタのそれぞれに存在し、それぞれにRESET信号が図１０に示されるように入力されている。半導体集積回路の高速動作の進展に伴う近年のクロック周波数の増大により特に４００MHz程度以上の高速クロックを用いた場合、一部のレジスタについては、クロック信号の周期に同期して、オン／オフ動作を繰り返し、そのリセットノードAの電位は高速に変化する。そのため、そのリセットノードAとそのリセットノードAに近接したRESET信号線との間でのカップリングの影響が顕著になっている。
【００１３】
さらに、RESET信号線は半導体集積回路内を広く配線されているため、近接する他の信号線とのカップリングなどによりノイズが乗り易い状態にある。クロック信号が高速で周期的に変化する通常動作時にRESET信号線にノイズが乗って、接地電位VSSから一時的に電源電位VDDになり、さらに接地電位VSSに復帰するように変動すると、リセット回路が誤ってリセット動作を行う場合がある。その場合にリセットされたレジスタでは、その出力信号OUTが本来の電位と異なってしまい、データを破壊してしまう可能性が存在する。特にリセットノードAはクロック信号により電位変動しているため、リセットノードAの近辺では、RESET信号線にノイズが乗り易く、高速クロック信号を用いた場合には、レジスタ内のデータを破壊する可能性が懸念されている。データ破壊されるような半導体集積回路は試作後の検査にて不良品として扱われて、不良品とならないように再度設計、製造しなおす必要がある。このように高速動作化に伴うクロック周波数の増加と、高集積化に伴う配線間距離の縮小の傾向により、今後レジスタのデータ破壊を防止しつつ、確実にリセット動作を行うリセット回路の必要性が高まっている。
【００１４】
本発明の目的は以上のような従来技術の課題を解決することにある。
【００１５】
特に、本発明の目的は、リセット信号にノイズが乗っても、リセット回路の誤動作を防止できる半導体集積回路を提供することにある。
【００１６】
【課題を解決するための手段】
上記目的を達成するために、本発明は、リセット信号がゲートに入力される第１のトランジスタと、リセット信号の反転信号に基づいた信号がゲートに入力される第２のトランジスタとを有したリセット回路を備え、第１のトランジスタと第２のトランジスタとはリセットされる信号線と定電圧源との間に直列に接続された半導体集積回路としている。このため、リセット回路を設けてある半導体集積回路において、少ない素子数のリセット回路によって、通常動作時に、リセット信号にノイズが乗っても、リセット回路の誤動作を防止できる半導体集積回路を提供することが可能である。
【００１７】
また、本発明の別の態様によれば、リセット信号がゲートに入力された第１のトランジスタと、リセット信号が遅延された信号がゲートに入力された第２のトランジスタとを有し、前記第１のトランジスタと第２のトランジスタとはリセットされる信号線と定電圧源との間に直列に接続されていることを特徴とする半導体集積回路としている。この態様によっても、通常動作時に、リセット信号にノイズが乗っても、リセット回路の誤動作を防止できる半導体集積回路を提供することが可能である。
【００１８】
さらに、本発明の別の態様によれば、リセット信号がゲートに入力され、定電圧がソースに与えられ、リセットされる信号線との接続点にドレインが接続された第１のトランジスタと、リセット信号がゲートに入力され、リセットされる信号線との接続点にドレインが接続された第２のトランジスタと、リセット信号の反転信号に基づいた信号がゲートに入力され、定電圧がソースに与えられ、前記第２のトランジスタのソースにドレインが接続される第３のトランジスタとを有することを特徴とする半導体集積回路としている。この態様によっても、通常動作時に、リセット信号にノイズが乗っても、リセット回路の誤動作を防止できる半導体集積回路を提供することが可能である。
【００１９】
【発明の実施の形態】
次に，図面を参照して、本発明の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には、同一又は類似の符号を付している。
（第１の実施の形態）
本発明にかかる第１の実施の形態にかかる半導体集積回路を、図１を用いて説明する。
【００２０】
マスターラッチ部５０には、アドレスなどのレジスタ入力信号INがそれぞれのゲートに入力されたPチャネルトランジスタ５２及びNチャネルトランジスタ５３が設けられている。さらに半導体集積回路内での各回路動作の同期を図るクロック信号（CK、CKB（以下、Bは反転信号を意味する））がそれぞれゲートに入力されたPチャネルトランジスタ５４及びNチャネルトランジスタ５５が設けられている。これら、４つのトランジスタ５２，５３，５４，５５は電源電位VDDと接地電位VSSとの間に直列接続されている。さらに、クロック信号（CKB、CK）がそれぞれのゲートに入力され、かつそれぞれの接続ノードがPチャネルトランジスタ５４及びNチャネルトランジスタ５５の接続ノードに接続されたPチャネルトランジスタ５６及びNチャネルトランジスタ５７が設けられている。このPチャネルトランジスタ５６及びNチャネルトランジスタ５７に直列に接続され、それぞれの一端が電源電位VDDまたは、接地電位VSSに接続されたPチャネルトランジスタ５８及びNチャネルトランジスタ５９が設けられている。さらにトランジスタ５６及びトランジスタ５７の接続ノードに入力部が接続されたインバータ６０が設けられている。インバータ６０の出力部はトランジスタ５８、５９のゲートに接続されている。
【００２１】
スレーブラッチ部１には、マスターラッチ部５０中のインバータ６０の出力部にそれぞれのゲートが接続されたPチャネルトランジスタ６１及びNチャネルトランジスタ６２が設けられている。さらに半導体集積回路内での各回路動作の同期を図るクロック信号（CKB、CK）がそれぞれゲートに入力されたPチャネルトランジスタ６３及びNチャネルトランジスタ６４が設けられている。これら、４つのトランジスタ６１，６２，６３，６４は電源電位VDDと接地電位VSSとの間に直列接続されている。さらに、クロック信号（CK、CKB）がそれぞれのゲートに入力され、かつそれぞれの接続ノードがPチャネルトランジスタ６３及びNチャネルトランジスタ６４の接続ノードに接続されたPチャネルトランジスタ６５及びNチャネルトランジスタ６６が設けられている。このPチャネルトランジスタ６５及びNチャネルトランジスタ６６に直列に接続され、それぞれの一端が電源電位VDDまたは、接地電位VSSに接続されたPチャネルトランジスタ６７及びNチャネルトランジスタ６８が設けられている。さらにトランジスタ６５及びトランジスタ６６の接続ノードに入力部が接続されたインバータ６９が設けられている。この接続ノードがリセットノードAとなっていて、リセット回路が接続されている。インバータ６９の出力部はトランジスタ６７、６８のゲートに接続されて、レジスタの出力信号OUTを出力している。
【００２２】
ここで、リセット回路はRESET信号の反転信号RESETBが入力されたインバータ２と、リセットノードAと接地電位VSSとの間に直列接続された第１Nチャネルトランジスタ３及び第２Nチャネルトランジスタ４とを有している。第１Nチャネルトランジスタ４はインバータ２の出力端にゲートが接続され、リセットノードAにドレインが接続され、第２Nチャネルトランジスタ４にソースが接続されている。第２Nチャネルトランジスタ４はRESET信号にゲートが接続され、第１Nチャネルトランジスタ３のソースにドレインが接続され、接地電位VSSにドレインが接続されている。この構成により、リセット動作時はRESET信号が接地電位レベルから電源電位レベルになる。RESETB信号は電源電位レベルから接地電位レベルになり、インバータ２から出力される信号は電源電位レベルになる。このため、第１Nチャネルトランジスタ３及び第２Nチャネルトランジスタ４は共にオン状態となって、リセットノードAは接地電位になる。
【００２３】
電位レベルの異なる複数の信号線によってリセット動作を制御する構成としたことで、電源立ち上げ時にリセット動作を行う場合以外の通常動作時にRESET信号線とRESETB信号線とに同時にノイズが乗って第１Nチャネルトランジスタ３及び第２Nチャネルトランジスタ４が同時にオン状態となって、リセットノードAが接地電位にリセットされる可能性は極めて小さくなり、レジスタの誤動作を効果的に防ぐことができる。すなわち、通常動作時にRESET信号線及びRESETB信号線に同時にHレベルのノイズが乗った場合、第１Nチャネルトランジスタ３はそのゲートにはインバータ２を介したLレベルの信号が入力されるため、第１Nチャネルトランジスタ３はノイズによっては、オン状態にはならない。
【００２４】
また、第２Nチャネルトランジスタ４はそのゲートにHレベルの信号が入力されて、オン状態になるが、第１Nチャネルトランジスタ３がオン状態にはならないため、リセットノードAへのノイズの影響は生じない。こうして、RESET信号線およびRESETB信号線とリセット回路とのカップリングノイズなどによりリセット回路が誤動作することを防止し、レジスタのデータ破壊を防止することが可能となる。特にこの実施の形態では、従来の技術に比べて、素子数の増加が少なくて、レジスタの誤動作を抑制することができる。このようなレジスタを備えることにより、高集積化され、高速動作可能であっても、ノイズの影響を受けにくい大規模半導体集積回路を提供することが可能である。
【００２５】
なお、インバータ２、第１Nチャネルトランジスタ３、及び第２Nチャネルトランジスタ４からなるリセット回路は必要により、リセットノードAと接地電位VSSとの間に、さらに直列に繰り返し設けてもよい。また、インバータ２と第１Nチャネルトランジスタ３が接地電位側に接続され、第２Nチャネルトランジスタ４がリセットノードA側に接続されてもよい。その場合、リセットノードAに対して、RESET信号線がRESETB信号線よりも近接して配置される。
【００２６】
また、本実施の形態のリセット回路が用いられる回路はレジスタに限らず、リセット動作を行う回路であればよい。その回路内の被リセット信号線に本実施の形態のリセット回路を接続することで、リセット回路の誤動作を防止して、被リセット信号線への悪影響を防止できる。
（第１の実施の形態の変形例）
第１の実施の形態では、リセットノードAの電位を接地電位にリセットしているが、リセットノードAの電位を電源電位にリセットする場合には、図２に示されるように構成する。図２は、図１中でレジスタのスレーブラッチ部１のリセット回路周辺部分のみを示している。ここでは、リセット回路はRESET信号が入力されたインバータ５と、リセットノードAと電源電位VDDとの間に直列接続された第１Pチャネルトランジスタ６及び第２Pチャネルトランジスタ７とを有している。第１Pチャネルトランジスタ６はインバータ５の出力端にゲートが接続され、リセットノードAにドレインが接続され、ソースは第２Pチャネルトランジスタ７に接続されている。第２Pチャネルトランジスタ７はRESETB信号にゲートが接続され、第１Pチャネルトランジスタ６のソースにドレインが接続され、電源電位VDDにソースが接続されている。このように構成することで、第１の実施の形態同様にRESET信号線およびRESETB信号線とリセット回路とのカップリングノイズなどによりリセット回路が誤動作することを防止し、レジスタのデータ破壊を防止することが可能となる。
【００２７】
なお、インバータ５、第１Pチャネルトランジスタ６、及び第２Pチャネルトランジスタ７からなるリセット回路は必要により、リセットノードAと電源電位VDDとの間に、さらに直列に繰り返し設けてもよい。また、インバータ５と第１Pチャネルトランジスタ６が電源電位側に接続され、第２Pチャネルトランジスタ７がリセットノードA側に接続されてもよい。その場合、リセットノードAに対して、RESETB信号線がRESET信号線よりも近接して配置される。
（第２の実施の形態）
本発明にかかる第２の実施の形態にかかる半導体装置を、図３を用いて説明する。
【００２８】
図３は、図１中でレジスタのスレーブラッチ部１のリセット回路周辺部分のみを示している。図１に示される第１の実施の形態のリセット回路の構成を変更している。ここでは、リセット回路はRESETB信号がゲートに入力され、リセットノードAにドレインが接続された第３Pチャネルトランジスタ８と、RESET信号がゲートに入力され、第３Pチャネルトランジスタのソースにドレインが接続され、接地電位VSSにソースが接続された第３Nチャネルトランジスタ９とを有している。このように構成することで、電源立ち上げ時にリセット動作を行う場合以外の通常動作時にRESET信号線とRESETB信号線とに同時にノイズが乗って第３Pチャネルトランジスタ８及び第３Nチャネルトランジスタ９が同時にオン状態となって、リセットノードAが接地電位VSSにリセットされる可能性は極めて小さく、レジスタの誤動作を効果的に防ぐことができる。このように第１の実施の形態同様の効果を得ることができる。
【００２９】
なお、第３Pチャネルトランジスタ８、及び第３Nチャネルトランジスタ９からなるリセット回路は必要により、リセットノードAと接地電位VSSとの間に、さらに直列に繰り返し設けてもよい。また、第３Pチャネルトランジスタ８が接地電位側に接続され、第３Nチャネルトランジスタ９がリセットノードA側に接続されてもよい。その場合、リセットノードAに対して、RESET信号線がRESETB信号線よりも近接して配置される。
【００３０】
また、本実施の形態のリセット回路が用いられる回路はレジスタに限らず、リセット動作を行う回路であればよい。その回路内の被リセット信号線に本実施の形態のリセット回路を接続することで、リセット回路の誤動作を防止して、被リセット信号線への悪影響を防止できる。
（第２の実施の形態の変形例）
第２の実施の形態では、リセットノードAの電位を接地電位にリセットしているが、リセットノードAの電位を電源電位にリセットする場合には、図４に示されるように構成する。図４は、図１中でレジスタのスレーブラッチ部１のリセット回路周辺部分のみを示している。ここでは、リセット回路はRESET信号がゲートに入力され、リセットノードAにドレインが接続された第４Nチャネルトランジスタ１０と、RESETB信号がゲートに接続され、第４Nチャネルトランジスタ１０のソースにドレインが接続され、ソースに電源電位VDDが接続された第４Pチャネルトランジスタ１１とを有している。このように構成することで、第２の実施の形態同様にRESET信号線およびRESETB信号線とリセット回路とのカップリングノイズなどによりリセット回路が誤動作することを防止し、レジスタのデータ破壊を防止することが可能となる。
【００３１】
なお、第４Nチャネルトランジスタ１０は半導体集積回路内の他のNチャネルトランジスタの閾値よりもその閾値を小さく設定することがリセット動作を確実に行うためには好ましい。この場合には、リセット動作時に高速にオン状態にすることができ、リセットノードAを高速にリセットすることができる。なお、第４Nチャネルトランジスタの閾値を他のNチャネルトランジスタよりも小さくするにはチャネル領域の不純物濃度を他のNチャネルトランジスタよりも上げたり、チャネル幅を他のNチャネルトランジスタよりも小さくすることで実現できる。
【００３２】
なお、第４のNチャネルトランジスタ１０、及び第４のPチャネルトランジスタ１１からなるリセット回路は必要により、リセットノードAと電源電位VDDとの間に、さらに直列に繰り返し設けてもよい。また、第４Nチャネルトランジスタ１０が電源電位側に接続され、第４Pチャネルトランジスタ１１がリセットノードA側に接続されてもよい。その場合、リセットノードAに対して、RESET信号線がRESETB信号線よりも近接して配置される。
（第３の実施の形態）
本発明にかかる第３の実施の形態にかかる半導体集積回路を、図５を用いて説明する。図５は、図１中でレジスタのスレーブラッチ部１のリセット回路周辺部分のみを示している。
【００３３】
図９に示された従来の回路と比較して異なるところは、スレーブラッチ部１内に設けられたレジスタのリセット回路の構成にある。ここで、リセット回路はRESETが入力された遅延回路１２と、リセットノードAと接地電位VSSとの間に直列接続された第５Nチャネルトランジスタ１３及び第６Nチャネルトランジスタ１４とを有している。遅延回路はインバータの偶数段直列接続などの回路（図示せず）で構成され、入力されたRESET信号を所定時間遅延（例えば０．２ｎ秒程度）させてRESET信号と同周期のRESETD信号として出力する。第５のNチャネルトランジスタ１３はRESET信号にゲートが接続され、リセットノードAにドレインが接続され、ソースは第６Nチャネルトランジスタ１４に接続されている。第６Nチャネルトランジスタ１４はRESETD信号にゲートが接続され、第５Nチャネルトランジスタ１３のソースにドレインが接続され、接地電位VSSにソースが接続されている。このように構成することで、電源立ち上げ時にリセット動作を行う場合以外の通常動作時にRESET信号線とRESETD信号線とに同時にノイズが乗って第５Nチャネルトランジスタ１３及び第６Nチャネルトランジスタ１４が同時にオン状態となって、リセットノードAが接地電位にリセットされる可能性は極めて小さくなり、レジスタの誤動作を効果的に防ぐことができる。
【００３４】
こうして、RESET信号線およびRESETD信号線とリセット回路内のトランジスタとのカップリングノイズなどによりリセット回路が誤動作することを防止し、レジスタのデータ破壊を防止することが可能となる。このようなレジスタを搭載することにより、高集積化され、高速動作可能であっても、ノイズの影響を受けにくい大規模半導体集積回路を提供することが可能である。
【００３５】
なお、第５Nチャネルトランジスタ１３、遅延回路１２、及び第６Nチャネルトランジスタ１４からなるリセット回路は必要によりリセットノードAと接地電位VSSとの間に、さらに直列に繰り返し設けてもよい。また、遅延回路１２と第６Nチャネルトランジスタ１４がリセットノードA側に接続され、第５Nチャネルトランジスタ１３が接地電位側に接続されてもよい。その場合、リセットノードAに対して、RESETD信号線がRESET信号線よりも近接して配置される。
【００３６】
また、本実施の形態のリセット回路が用いられる回路はレジスタに限らず、リセット動作を行う回路であればよい。その回路内の被リセット信号線に本実施の形態のリセット回路を接続することで、リセット回路の誤動作を防止して、被リセット信号線への悪影響を防止できる。
（第４の実施の形態）
本発明にかかる第４の実施の形態にかかる半導体集積回路を、図６を用いて説明する。
【００３７】
図６は、図２と同様、レジスタのスレーブラッチ部１のリセット回路が接続されている部分のみを示している。図９に示された従来の回路と比較して異なるところは、スレーブラッチ部１内に設けられたレジスタのリセット回路の構成にある。ここで、リセット回路はリセットノードAと接地電位VSSとの間に接続された第７Nチャネルトランジスタ１５からなる第１の部分と、リセットノードAと電源電位VDDとの間に直列接続された第８Nチャネルトランジスタ１６及び第９Nチャネルトランジスタ１７からなる第２の部分とを有している。第７Nチャネルトランジスタ１５はRESET信号がゲートに接続され、リセットノードAにドレインが接続され、接地電位VSSにソースが接続されている。第８Nチャネルトランジスタ１６はRESET信号にゲートが接続され、リセットノードAにドレインが接続されている。第９Nチャネルトランジスタ１７は、RESETB信号がゲートに入力され、第８Nチャネルトランジスタ１６のソースにドレインが接続され、電源電位VDDにソースが接続されている。
ここで、通常動作時にRESET信号線にノイズが乗り、接地電位から電源電位に変化し、接地電位に戻る状況の場合、RESETBは電源電位に固定されていて、第９Nチャネルトランジスタ１７はオン状態となっている。ノイズがRESET信号線に入ると第７Nチャネルトランジスタ１５がオン状態となり、リセットノードAは接地電位に変化しようとする。これにより第８Nチャネルトランジスタ１６のドレイン・ソース間電圧が大きくなると第８Nチャネルトランジスタ１６はオン状態となり、リセットノードAは電源電位にプルアップされる。このようにRESET信号に基づいて同時に第７Nチャネルトランジスタ１５と、第８Nチャネルトランジスタ１６とが同時にオン状態となって、リセットノードAが接地電位に変化することを防ぐ。
【００３８】
ここでは、第８Nチャネルトランジスタ１６の駆動力を上げるため、第８Nチャネルトランジスタ１６は第９Nチャネルトランジスタ１７よりも大きなサイズにすることが好ましい。すなわち、第８Nトランジスタ１６は、第９Nトランジスタ１７よりもチャネル幅を大きくすることで、駆動力が上昇する。第８Nチャネルトランジスタ１６はリセットノードAを電源電位から二つのNチャネルトランジスタ１６、１７の閾値分を減じた分までしか持ち上げられないので、リセットノードAに入力端が接続されたインバータ６９内のトランジスタの回路閾値は他のトランジスタに比べて低い値に設定する必要がある。次のサイクルでは、リセットノードAに与えられるデータが電源電位レベルなら、電源電位から二つのNチャネルトランジスタの閾値を減じた値は、前段のトランジスタを介して与えられた電源電位になる。
【００３９】
このように構成することで、電源立ち上げ時にリセット動作を行う場合以外の通常動作時にRESET信号線とRESETB信号線とに同時にノイズが乗って第７Nチャネルトランジスタ１５、第８Nチャネルトランジスタ１６及び第９Nチャネルトランジスタ１７が同時にオン状態となって、リセットノードAが接地電位にリセットされる可能性は極めて小さくなり、レジスタの誤動作を効果的に防ぐことができる。こうして、RESET信号線及びRESETB信号線とリセット回路とのカップリングノイズなどによりリセット回路が誤動作することを防止し、レジスタのデータ破壊を防止することが可能となる。このようなレジスタを搭載することにより、高集積化され、高速動作可能であっても、ノイズの影響を受けにくい大規模半導体集積回路を提供することが可能である。
【００４０】
なお、第８Nチャネルトランジスタ１６は第７Nチャネルトランジスタ１５の閾値よりもその閾値を小さく設定することがリセット回路の誤動作防止を確実に行うためには好ましい。この場合には、リセット動作時に第８Nチャネルトランジスタ１６を高速にオン状態にすることができ、リセットノードAを高速に電位補償することができる。なお、第８Nチャネルトランジスタ１６の閾値を第７Nチャネルトランジスタ１５よりも小さくするにはチャネル領域の不純物濃度を他のNチャネルトランジスタよりも上げたり、そのチャネル幅を他のNチャネルトランジスタよりも小さくすることで実現できる。
【００４１】
なお、第７Nチャネルトランジスタ１５のリセット回路の第１の部分は必要により、リセットノードAと接地電位VSSとの間に、さらに複数個直列に設けてもよい。さらに、第８Nチャネルトランジスタ１６及び第９Nチャネルトランジスタ１７からなるリセット回路の第２の部分は、必要によりリセットノードAと電源電位VDDとの間に、さらに直列に繰り返し設けてもよい。
【００４２】
また、本実施の形態のリセット回路が用いられる回路はレジスタに限らず、リセット動作を行う回路であればよい。その回路内の被リセット信号線に本実施の形態のリセット回路を接続することで、リセット回路の誤動作を防止して、被リセット信号線への悪影響を防止できる。
（第５の実施の形態）
本発明にかかる第５の実施の形態にかかる半導体集積回路を、図７を用いて説明する。
【００４３】
図７は、レジスタのスレーブラッチ部１のリセット回路が接続されている部分のみを示している。図９に示された従来の回路と比較して異なるところは、スレーブラッチ部１内に設けられたレジスタのリセット回路の構成にある。ここでは、リセットノードAに接続されたリセット回路の第１０Nチャネルトランジスタ１８の閾値を、半導体集積回路内のリセット以外のNチャネルトランジスタの閾値よりも大きくしている。すなわち、第１０Nチャネルトランジスタのチャネル濃度を他のNチャネルトランジスタよりも少なくしている。たとえば電源電位が１．８Vの場合、他のNチャネルトランジスタの閾値が０．３Vとした場合、第１０Nチャネルトランジスタの閾値を０．６V程度に設定する。
【００４４】
この構成により、RESET信号線にノイズが乗っても、第１０Nチャネルトランジスタ１８がオン状態になりにくくなり、誤動作を防ぐことができる。すなわち、リセットノードAが接地電位にリセットされる可能性は極めて小さくなり、レジスタの誤動作を効果的に防ぐことができる。こうして、RESET信号線とリセット回路とのカップリングノイズなどによりリセット回路が誤動作することを防止し、レジスタのデータ破壊を防止することが可能となる。このようなレジスタを搭載することにより、高集積化され、高速動作可能であっても、ノイズの影響を受けにくい大規模半導体集積回路を提供することが可能である。
【００４５】
なお、第１０Nチャネルトランジスタ１８は必要により、リセットノードAと接地電位との間に、さらに複数個直列に設けてもよい。
【００４６】
また、本実施の形態のリセット回路が用いられる回路はレジスタに限らず、リセット動作を行う回路であればよい。その回路内の被リセット信号線に本実施の形態のリセット回路を接続することで、リセット回路の誤動作を防止して、被リセット信号線への悪影響を防止できる。
（第５の実施の形態の変形例）
本発明にかかる第５の実施の形態の変形例にかかる半導体集積回路を、図８を用いて説明する。
【００４７】
図８は、図１中でレジスタのスレーブラッチ部１のリセット回路周辺部分のみを示している。図７に示された第５の実施の形態の回路と比較して異なるところは、スレーブラッチ部１内に設けられたレジスタのリセット回路周辺の構成にある。回路設計の必要性により、このような回路構成でも同様な動作を実現できる。この場合、リセット動作時にはリセットノードAの電位が接地電位となり、その接地電位が出力信号としてレジスタから出力信号OUTとして、出力される。ここでは、Pチャネルトランジスタ６７のゲートとNチャネルトランジスタ６８のゲートとを接続して、インバータ１９の入力端をリセットノードAに接続し、出力端をPチャネルトランジスタ６７のゲートに接続し、Pチャネルトランジスタ６７とNチャネルトランジスタ６８の間に直列にクロック信号CKがゲートに入力されるPチャネルトランジスタ６５と、クロック信号の反転信号CKBがゲートに入力されるNチャネルトランジスタ６６とが接続されて、リセット回路領域Bを構成している。
【００４８】
第５の実施の形態同様にリセット回路の第１０Nチャネルトランジスタ１８の閾値を、半導体集積回路内のリセット回路以外の回路中のNチャネルトランジスタの閾値よりも大きくしている。この構成により、第５の実施の形態と同様の効果を得ることができる。RESET信号線にノイズがのっても、第１０Nチャネルトランジスタ１８がオン状態になりにくくなり、誤動作を防ぐことができる。リセットノードAが接地電位にリセットされる可能性は極めて小さくなり、レジスタの誤動作を効果的に防ぐことができる。こうして、RESET信号線とリセット回路とのカップリングノイズなどによりリセット回路が誤動作することを防止し、レジスタのデータ破壊を防止することが可能となる。
【００４９】
このようなレジスタを搭載することにより、高集積化され、高速動作可能であっても、ノイズの影響を受けにくい大規模半導体集積回路を提供することが可能である。なお、リセット回路領域Bの構成は第５の実施の形態に限らず、第１乃至第４の構成に対しても適用可能である。特に第４の実施の形態に適用した場合を図９に示す。この場合、第４の実施の形態とリセットノードの電位設定状態は同じであり、レジスタの出力としてリセットノードAの電位がそのまま出力信号OUTとして出力される点が第４の実施の形態と相違する。
【００５０】
【発明の効果】
本発明によれば、リセット回路が設けられた半導体集積回路において、リセット信号にノイズが乗っても、リセット回路の誤動作を防止できる。
【図面の簡単な説明】
【図１】  本発明の第１の実施の形態に係るレジスタの回路図である。
【図２】  本発明の第１の実施の形態の変形例に係るレジスタの回路図である。
【図３】  本発明の第２の実施の形態に係るレジスタの回路図である。
【図４】  本発明の第２の実施の形態の変形例に係るレジスタの回路図である。
【図５】  本発明の第３の実施の形態に係るレジスタの回路図である。
【図６】  本発明の第４の実施の形態に係るレジスタの回路図である。
【図７】  本発明の第５の実施の形態に係るレジスタの回路図である。
【図８】  本発明の第５の実施の形態の変形例に係るレジスタの回路図である。
【図９】  本発明の第５の実施の形態の変形例に係るレジスタの回路図である。
【図１０】  従来のレジスタを示す回路図である。
【図１１】  従来のクロック信号とリセット信号の電位変化を示す波形図である。
【符号の説明】
１  スレーブラッチ部
２  インバータ
３  第１Nチャネルトランジスタ
４  第２Nチャネルトランジスタ
５  インバータ
６  第１Pチャネルトランジスタ
７  第２Pチャネルトランジスタ
８  第３Pチャネルトランジスタ
９  第３Nチャネルトランジスタ
１０  第４Nチャネルトランジスタ
１１  第４Pチャネルトランジスタ
１２  遅延回路
１３  第５Ｎチャネルトランジスタ
１４  第６Nチャネルトランジスタ
１５  第７Nチャネルトランジスタ
１６  第８Nチャネルトランジスタ
１７  第９Nチャネルトランジスタ
１８  第１０Nチャネルトランジスタ
１９  インバータ
５２  Pチャネルトランジスタ
５３  Nチャネルトランジスタ
５４  Pチャネルトランジスタ
５５  Nチャネルトランジスタ
５６  Pチャネルトランジスタ
５７  Nチャネルトランジスタ
５８  Pチャネルトランジスタ
５９  Nチャネルトランジスタ
６０  インバータ
６１  Pチャネルトランジスタ
６２  Nチャネルトランジスタ
６３  Pチャンネルトランジスタ
６４  Nチャネルトランジスタ
６５  Pチャネルトランジスタ
６６  Nチャネルトランジスタ
６７  Pチャネルトランジスタ
６８  Nチャネルトランジスタ
６９  インバータ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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