(57)【特許請求の範囲】
【請求項１】
磁化容易軸が垂直方向である磁性層で非磁性層を挟んだ磁気抵抗効果素子と素子選択用デバイスとからなる複数のメモリセルがマトリックス状に配置された磁気メモリ装置において、
前記磁気抵抗効果素子の素子列を挟むように複数の書き込み配線が配置され、前記書き込み配線はその一端で互いに接続され、他端には駆動回路及び電源回路が接続されており、
前記複数の書き込み配線のうちその一部の配線が、前記磁気抵抗効果素子列間で共有されており、該共有配線の一端は該共有配線の両側に隣接する磁気抵抗効果素子列を挟んで配置される書き込み配線に接続されており、前記複数の書き込み配線はその接続部を含めて同一平面上に形成されていることを特徴とする磁気メモリ装置。
【請求項２】
前記磁気抵抗効果素子及び前記書き込み配線は共に基板上に形成され、前記共有された書き込み配線を挟んで対になる２つの磁気抵抗効果素子は該共有された書き込み配線を挟んで対称に配置されていることを特徴とする請求項１に記載の磁気メモリ装置。
【請求項３】
前記基板上に、隣接する磁気抵抗効果素子に接続される２つの素子選択用デバイスを分離する素子分離領域が形成され、
前記共有された書き込み配線は、前記素子分離領域の直上に配置されていることを特徴とする請求項１または２に記載の磁気メモリ装置。
【請求項４】
前記素子選択用デバイスは、電界効果型トランジスタであることを特徴とする請求項１乃至３のいずれか１項に記載の磁気メモリ装置。
【請求項５】
前記素子選択用デバイスは、ダイオードであることを特徴とする請求項１乃至３のいずれか１項に記載の磁気メモリ装置。
【請求項６】
隣接する２つの前記電界効果型トランジスタは、そのソースもしくはドレイン領域を共用し、該共用されたソースもしくはドレイン領域の直上に前記書き込み配線が配置されていることを特徴とする請求項４に記載の磁気メモリ装置。
【請求項７】
前記磁気抵抗効果素子及び前記書き込み配線は共に基板上に形成され、前記書き込み配線は前記磁気抵抗効果素子よりも前記基板側に形成されていることを特徴とする請求項１乃至６のいずれか１項に記載の磁気メモリ装置。
【請求項８】
前記磁気抵抗効果素子に対して隣接する複数の前記書き込み配線に流れる電流により誘起された合成磁界と、前記書き込み配線に交差して配置された配線に流れる電流により誘起される磁界とが同時に印加されることにより、前記磁気抵抗効果素子のメモリ層の磁化が反転することを特徴とする請求項１乃至７のいずれか１項に記載の磁気メモリ装置。
【請求項９】
前記書き込み配線に流れる電流により誘起される磁界と、前記書き込み配線に交差して配置された配線に流れる電流により誘起される磁界とが同じ方向に同時に印加されることにより、前記磁気抵抗効果素子のメモリ層の磁化が反転することを特徴とする請求項８に記載の磁気メモリ装置。
【請求項１０】
前記書き込み配線に流れる電流により誘起される磁界と、前記書き込み配線に交差して配置された配線に流れる電流により誘起される磁界が前記磁気抵抗効果素子の膜面垂直方向であることを特徴とする請求項９に記載の磁気メモリ装置。
【請求項１１】
前記磁気抵抗効果素子は、前記書き込み配線に流れる電流により誘起され、前記メモリ層の磁化方向を決定する磁界と、前記磁気抵抗効果素子の膜面に対して水平な水平磁界とが同時に印加されることにより、前記メモリ層の磁化方向反転が可能になることを特徴とする請求項８に記載の磁気メモリ装置。
【請求項１２】
前記水平磁界は、前記書き込み配線に交差して配置されたビット線に流れる電流により誘起され、該ビット線は、前記メモリセルに記録された情報を読み出す際に用いられる読み出し用配線を兼ねることを特徴とする請求項１１に記載の磁気メモリ装置。
【請求項１３】
前記駆動回路および電源回路が双方向電流を流すことを特徴とする請求項１乃至１２のいずれか１項に記載の磁気メモリ装置。
【請求項１４】
前記磁気抵抗効果素子がトンネル磁気抵抗効果素子であることを特徴とする請求項１乃至１３のいずれか１項に記載の磁気メモリ装置。
【請求項１５】
前記磁気抵抗効果素子の磁性層は、希土類を含むフェリ磁性材料で構成されていることを特徴とする請求項１乃至１４のいずれか１項に記載の磁気メモリ装置。
【請求項１６】
前記希土類は、Ｇｄ、Ｔｂ、Ｄｙのいずれか１つであることを特徴とする請求項１５に記載の磁気メモリ装置。
【請求項１７】
前記フェリ磁性材料は、ＧｄＦｅ、ＧｄＦｅＣｏ、ＴｂＦｅ、ＴｂＦｅＣｏ、ＤｙＦｅ、ＤｙＦｅＣｏのいずれか１つであることを特徴とする請求項１６に記載の磁気メモリ装置。
【請求項１８】
請求項１乃至１７のいずれか１項に記載の磁気メモリ装置の製造方法であって、
前記書き込み配線を同一マスクを用いてパターニングし、前記書き込み配線の一端において電気的に接続し、該書き込み配線が同一平面状となるように形成することを特徴とする磁気メモリ装置の製造方法。
【請求項１９】
請求項１乃至１７のいずれか１項に記載の磁気メモリ装置を内蔵メモリとして搭載していることを特徴とする情報機器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、磁化の向きによって情報を記録し、磁気抵抗効果によって再生する磁気抵抗効果素子（以下、磁気メモリ素子とも記載する）を用いた磁気メモリ装置に関するものである。
【０００２】
【従来の技術】
磁気メモリは、半導体メモリと同様に稼動部のない固体メモリであるが、電源が断たれても情報を失わない、繰り返し書換え回数が無限回である、放射線が入射されても記録内容が消失する危険性がない等、半導体メモリと比較して有利な点がある。
【０００３】
磁気メモリ素子では、強磁性層間に一定の電流を流した状態で強磁性層面内に外部磁界を印加すると、両強磁性層の磁化の相対角度に応じて抵抗値が変化する磁気抵抗効果現象が現れる。両強磁性層の磁化の向きが平行（両強磁性層の磁化方向が同じ方向）である場合には抵抗値は最小となり、反平行（両強磁性層の磁化方向が互いに反対方向）である場合には抵抗値が最大となる。
【０００４】
したがって、両強磁性層間に保磁力差を付与することによって、磁界の強さに応じて磁化の平行状態及び反平行状態を実現することができるため、抵抗値の変化による磁化状態の検出が可能となる。
【０００５】
近年、両強磁性層に挟まれるトンネル障壁層にＡｌの表面酸化膜を用いるトンネル磁気抵抗効果素子が開発され、２０％近い磁気抵抗変化率を示す磁気メモリ素子が得られるようになったことから、磁気ヘッドや磁気メモリ素子への応用の可能性が高まってきた。こうした大きな磁気抵抗変化率を示す磁気抵抗効果素子を報告している文献の代表例としては、「1996年4月、ジャーナル・オブ・アプライド・フィジックス、79巻、4724〜4729頁（Journal of Applied Physics, vol.79, 4724〜4729, 1996）」がある。
【０００６】
また、特開平１１−２１３６５０号に、磁気抵抗効果素子として，磁性膜に垂直磁化膜を用いた磁気メモリが開示されている。該公知例によれば、磁性膜に垂直磁化膜を用いることによって、面内磁化膜を用いた場合には不可能であったメモリセルの高集積化を達成している。すなわち、面内磁化膜を用いた場合においては、メモリセルの面積を小さくするにしたがって、磁性層内部で生じる反磁界（自己減磁界）が無視できなくなり記録保持する磁性層の磁化方向が一方向に定まらず不安定となってしまう。それに対して、磁性膜に垂直磁化膜を用いることによって、メモリセルが微細化されても反磁界が大きくなることなく、安定に磁化を保存できる磁気メモリ素子が開示されている。
【０００７】
このような磁気抵抗効果現象を利用した磁気メモリでは、構成する各メモリセルの近傍に配置された配線に電流を流すことで磁場が生じ、この磁場により強磁性層（メモリ層）の磁化方向が決定されることで情報が記録される。したがって、記録を行うためには、メモリ層の磁化方向を反転させるのに充分な磁場を発生できる電流を配線に流す必要があるが、この電流値はかなり大きく、数〜１０ｍＡ程度の電流が必要となる。
【０００８】
そこで、記録時に配線に流す電流を低減するため、例えば、特開平１０−１０６２５５号公報においては、強磁性層に面内磁化膜を用い、該強磁性層を挟んで上下に書き込み配線を配置し、更に、上下の書き込み配線の一端を互いに接続し、上下の書き込み配線に電流を折り返して流す構成が提案されている。この構成によれば、強磁性層を挟んで正逆方向に折り返し電流が流れるため、同じ電流値で２倍の磁場を発生させることができるという利点がある。
【０００９】
以下に、図面を参照して本従来例について説明する。
【００１０】
図１２は、従来の磁気メモリの一構成例を示す図であり、（ａ）はメモリセルの断面図、（ｂ）は互いに隣接する複数のメモリセルの平面図、（ｃ）はセルアレイのワード線方向の断面図である。なお、図１２（ｃ）は、本従来例の磁気メモリの他に、ワード線を駆動するための駆動回路も図示している。
【００１１】
図１２（ａ）、及び（ｂ）に示すように本従来例においては、各メモリセル３６において、ビット線３１と、ビット線３１の上層及び下層にそれぞれ形成された上層ワード線３２及び下層ワード線３３とが立体的に交叉して形成されており、この交叉する領域に両端がビット線３１に接続されたＧＭＲ（Giant Magneto-Resistance）膜３４が形成されている。すなわち、ＧＭＲ膜３４の直上に上層ワード線３２が形成され、ＧＭＲ膜３４の直下に下層ワード線３３が形成されている。また、上層ワード線３２及び下層ワード線３３はＧＭＲ膜３４及び層間膜を挟んで基板主表面の鉛直方向に重なり合うように形成されている。なお、層間膜とは、上層ワード線３２と下層ワード線３３との間、及び、これらとＧＭＲ膜３４及びビット線３１との間を電気的に絶縁するものである。
【００１２】
ここで、図１２（ａ）に示すように、メモリセル３６の上層ワード線３２に、例えば紙面の裏面側から手前側（図中、○に・）に電流を流し、下層ワード線３３に、紙面の手前側から裏面側（図中、○に×）に電流を流す。
【００１３】
すると、上層ワード線３２及び下層ワード線３３に流れる電流により発生する磁界は、アンペアの右ねじの法則により、共に図中右側方向に向く。その結果、メモリセル３６には上層ワード線３２及び下層ワード線３３に流れる電流により発生する磁界を合わせた合成磁界が発生し、この合成磁界がＧＭＲ膜３４に作用する。ＧＭＲ膜３４に作用する合成磁界は、電流量を同等とすると１層のワード線により発生する磁界の約２倍の磁界強度となる。
【００１４】
また、例えば、図１２（ｃ）に示すように、メモリセル３６ａ〜３６ｌからなるメモリセルアレイにおいて、上層ワード線３２及び下層ワード線３３を左端のメモリセル３６ａから右端のメモリセル３６ｌまで引き伸ばし、両者をセルアレイの左端でコンタクト３７により直列接続する。更に、上層ワード線３２及び下層ワード線３３の右端を駆動回路３５に接続し、それぞれにＶ１，Ｖ２の電圧を印加して図中の矢印方向に電流を流す。すると、消費電流は従来と同一でありながら、２層のワード線に流れる電流により従来の約２倍の合成磁界を発生させることができる。
【００１５】
【発明が解決しようとする課題】
しかしながら、上述したような磁性層に面内磁化膜を用いた場合においては、メモリセルの微細化が困難になるという問題があり、また磁性膜に垂直磁化膜を用いた場合には、磁化反転磁界が大きくなるために、メモリ素子として用いると、磁化反転磁界のための大電流が必要となり省電力が困難になるという問題点があった。
【００１６】
また、加えて、メモリ素子として面内磁化膜を用いた場合においては、書き込み配線（図１２では、上層ワード線３２及び下層ワード線３３）をメモリセルを挟んで上下に配置し、その一端で上下の配線を接続する必要があり、作製プロセスが複雑になってしまうという問題点がある。
【００１７】
また、各書き込み配線には駆動回路が接続されているため、書き込み配線の数が増加した場合には、それに伴い駆動回路の数も増加し、メモリ周辺回路の面積が増大してしまうという問題点がある。
【００１８】
本発明は上述したような従来の技術が有する問題点に鑑みてなされたものであって、メモリ素子を微細化しても情報を安定して保持し、低電力で動作させることが可能であり簡便な作製プロセスで製造することができる磁気メモリ装置を提供することを目的とする。
【００１９】
また、他の目的は、メモリ周辺回路の面積を削減することにある。
【００２０】
【課題を解決するための手段】
上記目的を達成するために本発明は、磁気抵抗効果素子の素子列を挟むように書き込み配線を配置し、その一端を互いに接続する構成としているため、書き込み配線をほぼ同一面内に形成することが可能であり、書き込み配線を、その接続部を含めて一回の書き込み配線形成プロセスで形成することが可能になる。
【００２１】
更に、上記構成において、例えば、２行の磁気抵抗効果素子列を挟むように３本の書き込み配線を配置し、その一端を互いに接続する場合や、磁気抵抗効果素子列と書き込み配線とを交互に配置し、書き込み配線の一端を４本以上の書き込み配線と接続する場合には、隣接する磁気抵抗効果素子列の間に配置された書き込み配線を、両素子列で共用することになるため、書き込み配線が削減され、メモリセルのセル面積が縮小される。また、書き込み配線の一端に接続される駆動回路の数も削減することが可能になり、メモリチップにおける周辺回路部の面積を大幅に削減することが可能になる。
【００２２】
【発明の実施の形態】
以下に、本発明の実施の形態について図面を参照して説明する。
【００２３】
（第１の実施の形態）
図１は、本発明の磁気メモリ装置の第１の実施形態を示す回路構成図であり、主に情報記録に関係する部分を示している。
【００２４】
図１に示すように本実施形態における磁気メモリは、メモリセルが３×３のマトリックス状に配置されたメモリセルアレイと、読み出し用ビット線BL1，BL2，BL3と、読み出し用ワード線WL1，WL2，WL3と、書き込み用ビット線WBL1，WBL2，WBL3と、書き込み配線である書き込み用ワード線WWL1，WWL2，WWL3とを有している。
【００２５】
メモリセルの１つは、素子選択用デバイスである電界効果型トランジスタT11と、これに対応する磁気抵抗効果素子であるメモリ素子r11とから構成されている。なおここではメモリ素子として、ＴＭＲ素子を例にあげて説明するが、特にこれに限られるものではなく、磁化が垂直方向に配向していればよい。
【００２６】
同様に、他のメモリセルも、素子選択用デバイスである電界効果型トランジスタT12，T13，T21，T22，T23，T31，T32，T33と、これに対応する磁気抵抗効果素子であるメモリ素子r12，r13，r21，r22，r23，r31，r32，r33とから構成されている。
【００２７】
各メモリ素子r11，r12，r13，r21，r22，r23，r31，r32，r33は、トンネル障壁層を、垂直方向（厚さ方向）に磁化容易軸を有する２層の強磁性体で挟んだ構造の垂直磁化トンネル磁気抵抗効果（ＴＭＲ）素子であり、２層の強磁性体の一方をメモリ層とし、メモリ層の磁化方向を選択することにより電気抵抗値が変化する。
【００２８】
例えば、トンネル障壁層としては、厚さ0.5〜２nmの薄いアルミニウム酸化膜を用いることができ、強磁性体としては、垂直方向に磁化容易軸を有するフェリ磁性体を用いることができる。
【００２９】
垂直方向に磁化容易軸を有するフェリ磁性体としては、希土類のGd、Tb、Dyを含むGdFe、GdFeCo、TbFe、TbFeCo、DyFe、DyFeCo等がある。
【００３０】
メモリ素子r11，r12，r13，r21，r22，r23，r31，r32，r33に情報を書き込む場合は、上述したメモリ層の磁化方向として情報が記録される。メモリ層の磁化方向は、反転磁界以上の外部磁界が印加されない限り保存されるため、各メモリ素子は不揮発性のメモリとして動作する。
【００３１】
一方、メモリ素子r11，r12，r13，r21，r22，r23，r31，r32，r33から情報を読み出す場合は、２層の強磁性層の磁化が平行状態（同じ方向を向いている）であるか、或いは反平行状態（互いに反対方向を向いている）であるかに応じて、トンネル障壁層を介して流れるトンネル電流値が異なることを利用して情報が読み出される。
【００３２】
電界効果型トランジスタT11，T12，T13，T21，T22，T23，T31，T32，T33は、対応して配置されたメモリ素子用のスイッチング素子として機能する素子選択用デバイスである。
【００３３】
読み出し用ビット線BL1，BL2，BL3は、互いに平行に配置されている。
【００３４】
読み出し用ワード線WL1，WL2，WL3は、互いに平行に、かつ読み出し用ビット線BL1，BL2，BL3と交差して配置されている。
【００３５】
書き込み用ビット線WBL1，WBL2，WBL3は、互いに平行に、かつ読み出し用ビット線BL1，BL2，BL3と平行に配置されている。
【００３６】
書き込み用ワード線WWL1，WWL2，WWL3は、互いに平行に、かつ書き込み用ビット線WBL1，WBL2，WBL3及び読み出し用ビット線BL1，BL2，BL3と交差して配置されている。
【００３７】
電界効果型トランジスタT11，T12，T13，T21，T22，T23，T31，T32，T33のドレインは、これに対応するメモリ素子r11，r12，r13，r21，r22，r23，r31，r32，r33の一方の端子にそれぞれ接続されている。
【００３８】
また、電界効果型トランジスタT11，T21，T31は、ゲート端子が読み出し用ワード線WL1に接続され、ソース端子が接地されている。同様に、電界効果型トランジスタT12，T22，T32は、ゲート端子が読み出し用ワード線WL2に接続され、ソース端子が接地され、また、電界効果型トランジスタT13，T23，T33は、ゲート端子が読み出し用ワード線WL3に接続され、ソース端子が接地されている。この際のゲート電極とソース電極の印加電圧や接続に関してはこれに限られるものではない。
【００３９】
また、メモリ素子r11，r12，r13の他方の端子は読み出し用ビット線BL1に接続されている。同様に、メモリ素子r21，r22，r23の他方の端子は読み出し用ビット線BL2に接続され、メモリ素子r31，r32，r33の他方の端子は読み出し用ビット線BL3に接続されている。
【００４０】
書き込み用ワード線WWL1には、書き込み電流を双方向に流すために、４個の電界効果型トランジスタTw11，Tw12，Tw13，Tw14からなる簡単な駆動回路が接続されている。同様に、書き込み用ワード線WWL2には、４個の電界効果型トランジスタTw21，Tw22，Tw23，Tw24からなる簡単な駆動回路が接続され、また、書き込み用ワード線WWL3には、４個の電界効果型トランジスタTw31，Tw32，Tw33，Tw34からなる簡単な駆動回路が接続されている。なお、これらの駆動回路は、電源回路に接続されている。
【００４１】
電界効果型トランジスタTw11，Tw12，Tw13，Tw14，Tw21，Tw22，Tw23，Tw24，Tw31，Tw32，Tw33，Tw34は、スイッチング素子として機能し、対角にある電界効果型トランジスタTwが同時にオンすると、これに対応する書き込み用ワード線WWLに電流が流れる。例えば、電界効果型トランジスタTw21，Tw24が同時にオンすると、これに対応する書き込み用ワード線WWL2に電流が流れる。
【００４２】
書き込み用ビット線WBL1には、書き込み電流を双方向に流すために、４個の電界効果型トランジスタTb11，Tb12，Tb13，Tb14からなる書き込み用の簡単な駆動回路が接続されている。同様に、書き込み用ビット線WBL2には、４個の電界効果型トランジスタTb21，Tb22，Tb23，Tb24からなる簡単な駆動回路が接続され、書き込み用ビット線WBL3には、４個の電界効果型トランジスタTb31，Tb32，Tb33，Tb34からなる簡単な駆動回路が接続されている。なお、これらの駆動回路は、電源回路に接続されている。
【００４３】
電界効果型トランジスタTb11，Tb12，Tb13，Tb14，Tb21，Tb22，Tb23，Tb24，Tb31，Tb32，Tb33，Tb34は、スイッチング素子として機能し、書き込み用ビット線WBLの両端にある電界効果型トランジスタTbが同時にオンすると、これに対応する書き込み用ビット線WBLに電流が流れる。例えば、電界効果型トランジスタTb22，Tb23が同時にオンすると、これに対応する書き込み用ビット線WBL2に電流が流れる。
【００４４】
なお、上述したような各メモリ素子及び各電界効果型トランジスタは半導体基板上に形成されているのが駆動等する際に好適である。
【００４５】
以下に、上記のように構成された磁気メモリ装置の動作について説明する。
【００４６】
最初に、メモリセル内のメモリ素子に情報を記録する場合の動作について説明する。ここでは、メモリ素子r22に情報を記録する場合の動作について説明する。なお、情報は、メモリ素子r22を構成する強磁性層のうち、情報を記録するメモリ層の磁化方向として記録される。
【００４７】
まず、書き込み用ワード線WWL2に接続されている電界効果型トランジスタのうち、電界効果型トランジスタTw21，Tw24をオン状態とする。それにより、書き込み用ワード線WWL2に、電界効果型トランジスタTw21から電界効果型トランジスタTw24に向かって、メモリ素子r12，r22，r32からなる第２列目のメモリ素子列を挟んで折り返し電流が流れる。
【００４８】
このとき、第２列目のメモリ素子列を構成するメモリ素子r12，r22，r32には、図１の下方向に向かう電流と上方向に向かう電流とにより同じ方向（紙面の裏面側から手前側の方向）の磁界が同時に印加される。この状態では、第２列目のメモリ素子r12，r22，r32にはほぼ同じ磁界が印加される。
【００４９】
したがって、書き込み用ワード線が１本で電流値が同じ場合と比較して、各メモリ素子には大きな磁界を印加できることになる。
【００５０】
また、メモリ素子を挟んで、独立した書き込み用ワード線に互いに逆方向に電流を流す構成（それぞれの配線に駆動回路が接続される）と比較して、駆動回路の数を１／２にすることができるため、メモリの周辺回路を簡略化できる。
【００５１】
次に、書き込み用ビット線WBL2に接続されている電界効果型トランジスタTb22，Tb23をオン状態とする。それにより、電界効果型トランジスタTb23から電界効果型トランジスタTb22に向かって書き込み用ビット線WBL2に電流が流れる。
【００５２】
書き込み用ビット線WBL2に流れる電流により発生する磁界は、紙面の裏面側から手前側への向きとなるため、上述した書き込み用ワード線WWL2で発生する磁界と同方向となる。このため、メモリ素子r22のメモリ層のみの磁化方向を反転させるのに十分な磁界が印加され、情報が記録される。
【００５３】
一方、メモリセル内のメモリ素子に磁化方向として記録されている情報を読み出す場合の動作について説明する。ここでは、メモリ素子r22に磁化方向として記録されている情報を読み出す場合の動作について説明する。
【００５４】
まず、読み出し用ビット線BL2に接続されている読み出し用の駆動回路により、読み出し用ビット線BL2を一定電位にする。
【００５５】
次に、読み出し用ワード線WL2に電圧を印加して電界効果型トランジスタT22をオンにし、読み出し用ビット線BL2の電位をセンスアンプ（不図示）に入力する。
【００５６】
その後、センスアンプにて、読み出し用ビット線BL2の電位と参照電位とが比較されることにより、メモリ素子r22のメモリ層の磁化状態が検出される。このとき、読み出し用ビット線BL2の電位が参照電位よりも高ければ、メモリ素子の強磁性層の磁化方向が互いに反平行であり、参照電位よりも低ければ、メモリ素子の強磁性層の磁化方向が互いに平行であると判断することにより、読み出し用ビット線BL2の電位と参照電位との大小関係に応じて、メモリ素子r22のメモリ層の磁化状態を検出することができる。
【００５７】
以下に、本実施形態の磁気メモリを構成するメモリセルのセル構造について詳細に説明する。
【００５８】
図２は、図１に示したメモリ素子及び電界効果型トランジスタを備えたメモリセルのセル構造の一例を示す断面図である。
【００５９】
図２において、ｐ型シリコン基板１上には、SiO2からなる埋め込み型の素子分離領域３と、スイッチング素子として機能する電界効果型トランジスタのソース、ドレインとなるｎ型拡散領域２０，２１と、SiO2からなるゲート絶縁膜２２と、ポリシリコンからなるゲート電極２３とが形成されている。
【００６０】
メモリ素子４は、トンネル磁気抵抗効果膜を用いており厚さ約１nmの酸化アルミニウム層を、垂直方向に磁化容易軸を持つ２層のフェリ磁性体GdFe及びフェリ磁性体TbFeで挟んだ構成である。一方のフェリ磁性体は、TiNからなるローカル配線５を介して素子選択用の電界効果型トランジスタのｎ型拡散領域２１に接続され、他方のフェリ磁性体は、Ti／AlSiCu／Tiからなる読み出し用ビット線６に接続されている。
【００６１】
書き込み用ワード線７は、メモリ素子４を左右から挟むように、メモリ素子４よりもｐ型シリコン基板１側に配置されている。
【００６２】
メモリ素子４を左右から挟んだ１対の書き込み用ワード線７には折り返し電流が流れるため、メモリ素子４の左右では互いに反対方向の電流が流れる。ここで、１対の書き込み用ワード線７のそれぞれから誘起される磁界はメモリ素子４に対して同方向となり、その合成磁界がメモリ素子４に印加される。したがって、１本の書き込み用ワード線で磁界を誘起する場合と比較して、電流を折り返すことで同じ磁界を１／２の電流で誘起することができる。また、メモリ素子に垂直磁化膜などを用いた場合などの磁化反転磁界が大きいときにも、小さな電流で大きな磁界をメモリ素子に作用させることが可能になる。
【００６３】
なお、本実施形態においては書き込み用ワード線７を、同一平面上に配置できるために、マスクパターンを変更するのみで、その接続部も含めて１回の書き込み用ワード線作製プロセスで形成することができる。
【００６４】
従って、書き込み用ワード線７を折り返す構成は、製造プロセスに新たな負荷を与えることなく作製できるため、製造上のデメリットなしで、書き込み電流の低減または駆動回路の削減を図ることができる。
【００６５】
一方、書き込み用ビット線は、図示されていないが、書き込み用ビット線に流れる電流がメモリ素子４に対して主に垂直方向の磁界を発生するように、紙面の手前側または裏面側に配置されている。書き込み用ビット線で発生する磁界が書き込み用ワード線７で発生する磁界と同方向である場合には、その合成磁界はメモリ素子４のメモリ層の磁化方向を反転するのに十分な磁界となるようにメモリ素子の磁化反転磁界などを設定しておけばよい。
【００６６】
また、本実施形態においては、メモリ素子を挟んで書き込み用ワード線WWLに折り返し電流を流す構成としたが、書き込み用ビット線WBLにも、メモリ素子を挟んで折り返し電流を流す構成としても良い。このような構成とした場合には、必要な磁界を１／２の電流値で発生することができる。
【００６７】
（第２の実施の形態）
図３は、本発明の磁気メモリ装置の第２の実施の形態を示す回路構成図であり、主に情報記録に関係する部分を示している。なお、図３において、図１に示した磁気メモリ装置と同様の部分については同一の符号を付す。
【００６８】
上述した第１の実施形態においては、書き込み用ワード線に電流を流すための駆動回路を、メモリセルアレイが配置されるエリアの一端に配置していた。
【００６９】
これに対して、図３に示すように本実施形態における磁気メモリは、メモリセルアレイが配置されるエリアにおいて、駆動回路を交互に反対端に配置しているため、電源回路から駆動回路を介して比較的大きな書き込み電流を供給する場合に、駆動回路に必要な面積の確保が容易となり、周辺回路が占有する面積の削減や発熱の均一化を図ることが可能となる。
【００７０】
（第３の実施の形態）
上述した第１の実施形態においては、各書き込み用ワード線WWL1〜WWL3及び各書き込み用ビット線WBL1〜WBL3に４個の電界効果型トランジスタを接続することで、各書き込み用ワード線WWL1〜WWL3及び各書き込み用ビット線WBL1〜WBL3に書き込み電流を双方向に流すことを可能としているが、各書き込み用ワード線WWL1〜WWL3及び各書き込み用ビット線WBL1〜WBL3の少なくとも一方に共通の書き込み電流を双方向に供給するために、プッシュプル電源を使用することも可能である。
【００７１】
図４は、本発明の磁気メモリ装置の第３の実施形態を示す図であり、（ａ）は主に情報記録に関係する部分を示す回路構成図、（ｂ）は（ａ）に示した書き込み線プッシュプル電源及びビット線プッシュプル電源の一例を示す回路構成図である。なお、図４（ａ）において、図１に示した磁気メモリ装置と同様の部分については同一の符号を付す。
【００７２】
図４（ａ）に示すように本実施形態における磁気メモリは、各書き込み用ワード線WWL1〜WWL3に対して共通の書き込み電流を双方向に供給するための書き込みワード線プッシュプル電源と、各書き込み用ビット線WBL1〜WBL3に対して共通の書き込み電流を双方向に供給するための書き込みビット線プッシュプル電源とを有し、更に、書き込み電流を流す配線を選択するためのスイッチとして機能する電界効果型トランジスタが、各書き込み用ワード線WWL1〜WWL3及び各書き込み用ビット線WBL1〜WBL3に２個ずつ設置されている。
【００７３】
また、書き込みワード線プッシュプル電源及び書き込みビット線プッシュプル電源として、図４（ｂ）に示すように、入力される制御信号に基づいて、各書き込み用ワード線WWL1〜WWL3或いは各書き込み用ビット線WBL1〜WBL3に対して双方向電流を供給するプッシュプル電源を使用することが可能である。
【００７４】
上述したように本実施形態においては、メモリの規模が大きくなった場合に、少数の電界効果型トランジスタで周辺回路を構成できるという利点があるが、１つのプッシュプル電源に接続された書き込み用の配線（ワード線或いはビット線）のうち、同時には１つの配線のみに書き込み電流を流すことになる。
【００７５】
なお、本実施形態は、各書き込み用ワード線WWL1〜WWL3及び各書き込み用ビット線WBL1〜WBL3の両方に共通の書き込み電流を双方向に供給する構成であるが、上述したように、各書き込み用ワード線WWL1〜WWL3及び各書き込み用ビット線WBL1〜WBL3の少なくとも一方に共通の書き込み電流を双方向に供給する構成であっても良い。
【００７６】
（第４の実施の形態）
図５は、本発明の磁気メモリ装置の第４の実施の形態を示す回路構成図であり、主に情報記録に関係する部分を示している。なお、図５において、図１に示した磁気メモリ装置と同様の部分については同一の符号を付す。
【００７７】
図５に示すように本実施形態における磁気メモリは、メモリセルが３×４のマトリックス状に配置されたメモリセルアレイとして構成され、メモリ素子r11，r21，r31からなる第１列目のメモリ素子列と、メモリ素子r12，r22，r32からなる第２列目のメモリ素子列とで書き込み用ワード線WWL1，WWL2を一部共用し、また、メモリ素子r13，r23，r33からなる第３列目のメモリ素子列と、メモリ素子r14，r24，r34からなる第４列目のメモリ素子列とで書き込み用ワード線WWL3，WWL4を一部共用している。
【００７８】
これにより、例えば、第１列目のメモリ素子列と、第２列目のメモリ素子列と接続される書き込み用ワード線WWL1，WWL2の数を４本から３本に削減し、更に、書き込み用ワード線WWL1，WWL2に接続される電界効果型トランジスタの数を８個から６個に削減することが可能となる。
【００７９】
ここで、第２列目のメモリ素子列を構成するメモリ素子r12，r22，r32のうち、メモリ素子r22に情報を記録する場合は、書き込み用ワード線WWL1のみに接続されている電界効果型トランジスタTw11，Tw12をオフとし、書き込み用ワード線WWL1，WWL2で共有される電界効果型トランジスタTk11，Tk12のうち電界効果型トランジスタTk11をオンとし、書き込み用ワード線WWL2のみに接続されている電界効果型トランジスタTw22をオン状態とする。それにより、書き込み用ワード線WWL2に、電界効果型トランジスタTk11から電界効果型トランジスタTw22に向かって、第２列目のメモリ素子列を構成するメモリ素子r12，r22，r32を挟んで折り返し電流が流れる。
【００８０】
一方、第１列目のメモリ素子列を構成するメモリ素子r11，r21，r31のいずれかに情報を記録する場合は、書き込み用ワード線WWL2のみに接続されている電界効果型トランジスタTw21，Tw22をオフ状態にすることにより、書き込み用ワード線WWL1に折り返し電流を流せばよい。
【００８１】
上述したように本実施形態においては、単に書き込み用ワード線WWLを折り返すだけの第１の実施形態の構成と比較して、書き込み用ワード線WWLの数を削減することができるため、メモリセルのセル面積を縮小することができる。
【００８２】
また、書き込み用ワード線WWLの一端には、書き込み電流を供給するための駆動回路が接続されるが、書き込み用ワード線WWLの数の削減に伴い、駆動回路を構成する電界効果型トランジスタの数も削減することができる。
【００８３】
また、メモリ素子に垂直磁化膜を用いた場合には書き込み電流は比較的大きくなるため、駆動回路を構成する電界効果型トランジスタとして大電流用の電界効果型トランジスタが必要となり、駆動回路の占有面積も広くなる。しかしながら、本実施形態においては、このような大電流用の電界効果型トランジスタの数を削減することができるため、メモリの周辺回路の面積を大幅に縮小可能になる。
【００８４】
以下に、本実施形態の磁気メモリを構成するメモリセルのセル構造について詳細に説明する。
【００８５】
図６は、図５に示したメモリ素子及び電界効果型トランジスタを備えたメモリセルのセル構造の一例を示す断面図である。なお、図６において、図２に示したメモリセルと同様の部分については同一の符号を付す。
【００８６】
図６において、２つの電界効果型トランジスタは、電界効果型トランジスタのソースとなるｎ型拡散領域２０を共有しており、このｎ型拡散領域２０上には、２列のメモリ素子列で共有される書き込み用ワード線８が配置されている。
【００８７】
それにより、本例においては、２列のメモリ素子列に対してほぼ等距離に共有配線を配置することができ、メモリセル１個あたりの占有面積を縮小することができる。
【００８８】
なお、本実施形態においては、２つの電界効果型トランジスタは、電界効果型トランジスタのソースとなるｎ型拡散領域２０を共有する構成であるが、電界効果型トランジスタのドレインとなるｎ型拡散領域２１を共有する構成であっても良い。
【００８９】
図７は、図５に示したメモリ素子及び電界効果型トランジスタを備えたメモリセルのセル構造の他の例を示す断面図である。なお、図７において、図２に示したメモリセルと同様の部分については同一の符号を付す。
【００９０】
図７において、２つの電界効果型トランジスタは、図６と同様に、電界効果型トランジスタのソースとなるｎ型拡散領域２０を共有しているが、２列のメモリ素子列で共有される書き込み用ワード線８は、２つの電界効果型トランジスタを分離する素子分離領域３の上部に配置されている。
【００９１】
それにより、本実施形態においても、２列のメモリ素子列に対してほぼ等距離に共有配線を配置することができ、メモリセル１個あたりの占有面積を図６のセル構造と同等に縮小することができる。
【００９２】
図８は、図５に示したメモリ素子及び電界効果型トランジスタを備えたメモリセルのセル構造の他の例を示す断面図である。なお、図８において、図７に示したメモリセルと同様の部分については同一の符号を付す。
【００９３】
図８に示すように本実施形態のメモリセルは、図７に示したメモリセルに対して、スイッチング素子として機能する素子選択用デバイスを電界効果型トランジスタからダイオードに変更した点が異なり、単純マトリックス構成を実現している。
【００９４】
なお、ｐ型シリコン基板１上には、ｎ型拡散領域２０，２１、ゲート絶縁膜２２及びゲート電極２３の代わりに、ダイオードのアノード及びカソードとなる拡散領域２０１，２０２が形成されている。
【００９５】
また、２列のメモリ素子列で共有される書き込み用ワード線８は、２つのダイオードを分離する素子分離領域３の上部に配置されている。
【００９６】
それにより、２列のメモリ素子列に対してほぼ等距離に共有配線を配置することができ、メモリセル１個あたりの占有面積を図７のセル構造と同等に縮小することができる。
【００９７】
（第５の実施の形態）
図９は、本発明の磁気メモリ装置の第５の実施の形態を示す回路構成図であり、主に情報記録に関係する部分を示している。なお、図９において、図５に示した磁気メモリ装置と同様の部分については同一の符号を付す。
【００９８】
上述した第４の実施形態においては、書き込み用ワード線に電流を流すための駆動回路を、メモリセルアレイが配置されるエリアの一端に配置していた。
【００９９】
これに対して、図９に示すように本実施形態における磁気メモリは、メモリセルアレイが配置されるエリアにおいて、駆動回路を交互に反対端に配置しているため、電源回路から駆動回路を介して比較的大きな書き込み電流を供給する場合に、駆動回路に必要な面積の確保が容易となり、周辺回路が占有する面積の削減や発熱の均一化を図ることが可能となる。
【０１００】
（第６の実施の形態）
上述した第１〜第５の実施形態においては、書き込み用ビット線WBLと読み出し用ビット線BLとを独立して設けた構成について説明したが、書き込み用ビット線WBLを、隣接する素子行に接続される読み出し用ビット線BLで兼ねることも可能であり、書き込み用ビット線の削減が可能である。
【０１０１】
図１０は、本発明の磁気メモリ装置の第６の実施の形態を示す回路構成図であり、主に情報記録に関係する部分を示している。なお、同図において、図１に示した磁気メモリ装置と同様の部分については同一の符号を付す。
【０１０２】
図１０に示すように本実施形態における磁気メモリは、メモリセルが３×３のマトリックス状に配置されたメモリセルアレイとして構成され、読み出し用ビット線BLが隣接する素子行の書き込み用ビット線を兼ねている。具体的には、メモリ素子r31，r32，r33からなる第３行目のメモリ素子列に接続される読み出し用ビット線BL3は、メモリ素子r21，r22，r23からなる第２行目のメモリ素子列の書き込み用ビット線を兼ねている。
【０１０３】
ここで、メモリ素子r22に情報を記録する場合は、まず、メモリ素子r22を含む第２列目のメモリ素子列を挟む書き込み用ワード線WWL2に電流を流すことで、第２列目のメモリ素子r12，r22，r32に垂直磁界を印加する。
【０１０４】
次に、ＴＭＲ素子r22を含む第２行目のメモリ素子列の隣接素子行となる第３行目のメモリ素子r31，r32，r33に接続される読み出し用ビット線BL3に電流を流す。
【０１０５】
読み出し用ビット線BL3に流れる電流により発生する磁界は、メモリ素子r22に対して垂直磁界となるので、メモリ素子r22には、書き込み用ワード線WWL2から発生する垂直磁界と、読み出し用ビット線BL3から発生する垂直磁界とが同時に印加される。このとき、２つの垂直磁界が同じ方向であれば、メモリ素子r22のメモリ層の磁化方向を反転するのに十分な磁界が印加されることになる。
【０１０６】
上述したように本実施形態においては、書き込み用ビット線を隣接するメモリ素子列の読み出し用ビット線で兼ねる構成としたことにより、書き込み用ビット線の数を削減することができ、メモリセルの占有面積を小さくすることができる。
【０１０７】
なお、本実施形態においては、書き込み線に電流を流すための駆動回路をメモリセルアレイが配置されたエリアの一端に配置しているが、図３及び図９に示した例と同様に、メモリセルアレイが配置されたエリアにおいて、駆動回路を交互に反対端に配置することにより、電源回路から駆動回路を介して比較的大きな書き込み電流を供給する場合に、駆動回路に必要な面積の確保が容易となり、周辺回路が占有する面積の削減や発熱の均一化を図ることが可能となる。
【０１０８】
（第７の実施の形態）
上述した第１〜第５の実施形態においては、書き込み用ビット線WBLと読み出し用ビット線BLとを独立して設けた構成について説明したが、書き込み用ビット線WBLを、素子直上のビット線BLで兼ねることも可能であり、書き込み用ビット線の数の削減が可能である。
【０１０９】
図１１は、本発明の磁気メモリ装置の第４の実施の形態を示す回路構成図であり、主に情報記録に関係する部分を示している。なお、同図において、図１に示した磁気メモリ装置と同様の部分については同一の符号を付す。
【０１１０】
図１１に示すように本実施形態における磁気メモリは、メモリセルが３×３のマトリックス状に配置されたメモリセルアレイとして構成され、書き込み用ビット線を、これに対応する読み出し用ビット線BLで兼ねている。具体的には、メモリ素子r21，r22，r23からなる第２行目のメモリ素子列に接続される読み出し用ビット線BL2は、第２行目のメモリ素子列の書き込み用ビット線を兼ねている。
【０１１１】
ここで、メモリ素子r22に情報を記録する場合は、まず、メモリ素子r22を含む第２列目のメモリ素子列を挟むように配置された書き込み用ワード線WWL2に電流を流すことで、第２列目のメモリ素子列を構成するメモリ素子r12，r22，r32に垂直磁界を印加する。
【０１１２】
次に、メモリ素子r22を含む第２行目のメモリ素子行に接続される読み出し用ビット線BL2に電流を流す。
【０１１３】
読み出し用ビット線BL2は、メモリ素子r22の直上に配置されているため（図２参照）、ビット線BL2から発生する磁界は、メモリ素子r22に対して水平方向となる。このため、メモリ素子r22には、書き込み用ワード線WWL2から発生する垂直磁界と読み出し用ビット線BL2から発生する水平磁界とが同時に印加されることになる。
【０１１４】
垂直方向に磁化容易軸を持つ強磁性層に垂直磁界と水平磁界とが同時に印加されると、垂直磁界は強磁性層の磁化方向を決定する磁界となり、水平磁界は磁化方向反転に必要な垂直磁界の大きさを低減するように働く磁界、つまり、アシスト磁界となる。このアシスト磁界の方向は、水平であれば任意の方向で構わないため、書き込み用ワード線WWL2から発生する垂直磁界の方向にかかわらず、常に一定方向の磁界を発生させれば良い。
【０１１５】
従って、書き込み時に読み出し用ビット線BL2に流す電流は、双方向でなく一定方向で良いことになるため、各読み出し用ビット線BLに接続される駆動回路は、図１１に示すように、各書き込み用ワード線WWLに接続される駆動回路と比較して簡略化することができる。
【０１１６】
このように、メモリ素子r22のメモリ層には、書き込み配線WWL1から発生する垂直磁界に加えて、読み出し用ビット線BL2から発生する水平磁界が同時に印加されるため、この水平磁界によってメモリ素子r22のメモリ層の磁化方向反転に必要な垂直磁界の大きさが低減され、メモリ素子r22のメモリ層の磁化方向を反転するのに十分な磁界が印加されることになる。
【０１１７】
上述したように本実施形態においては、書き込み用ビット線WBLの数を削減した上に、書き込み・読み出しを兼ねるビット線BLに書き込み電流を供給するための駆動回路の構成を簡略化することができる。
【０１１８】
なお、本実施形態においては、書き込み線に電流を流すための駆動回路をメモリセルアレイが配置されたエリアの一端に配置しているが、図３及び図９に示した例と同様に、メモリセルアレイが配置されたエリアにおいて、駆動回路を交互に反対端に配置することにより、電源回路から駆動回路を介して比較的大きな書き込み電流を供給する場合に、駆動回路に必要な面積の確保が容易となり、周辺回路が占有する面積の削減や発熱の均一化を図ることが可能となる。
【０１１９】
また、第４の実施形態に示したように、隣接するメモリ素子列の中間に配置された書き込み配線を両素子列において共有化し、書き込み配線を実質的に減らす構成（図１３）や更にプッシュプル電源を利用した構成（図１４）をとることも可能である。
【０１２０】
更に、図１５に示すように、隣接メモリ素子列で挟まれている書き込み配線をすべて共有化する構成も可能である。
【０１２１】
以上説明してきた本発明の磁気メモリ装置は、高速書き換え可能な不揮発メモリであるため、携帯式通信機器やパーソナルコンピュータ機器等のワークメモリ（内蔵メモリ）に好適に用いられる。本実施形態の磁気メモリ装置をワークメモリとして使用することにより、バックアップ電源やキャッシュメモリ・バッファメモリを設置することなく、処理の中断・再開を直ちに行うことが可能になるため、装置の小型化・コストの削減を図ることができる。
【０１２２】
また、本発明の磁気メモリ装置は、携帯式通信機器や携帯式パーソナルコンピュータなどの携帯型情報処理装置のプログラムメモリとして使用されているＮＯＲ型フラッシュメモリと比較して、書き換え速度を数桁分高速化することが可能であるため、携帯型情報処理装置に適用すれば、処理性能を飛躍的に向上させることができる。
【０１２３】
【発明の効果】
以上説明したように本発明においては、垂直方向に磁化容易軸を持つ磁気抵抗効果素子の素子列を挟んで連続する書き込み電流を流しているため、磁気抵抗効果素子の磁性層の磁化反転に必要な磁場を発生するのに必要な電流値を、書き込み配線１本で発生する場合と比較して半分に低減することができる。これにより、低電力でメモリを駆動させることができる。
【０１２４】
また、書き込み配線の一端に接続される駆動回路の規模も削減することができる。例えば、２行の磁気抵抗効果素子列を挟むように３本の書き込み配線を配置した場合は、駆動回路１個を２個の電界効果型トランジスタで構成したとすると、電界効果型トランジスタの個数を８個から６個に削減することができる。
【０１２５】
一般に、垂直方向に磁化容易軸を有するメモリ素子の磁化反転に要する書き込み電流は比較的大きな電流であり、駆動回路用の電界効果型トランジスタの容量或いはサイズも大きくなるため、電界効果型トランジスタの個数を削減することは、メモリ周辺回路の面積を削減する上でも大きな効果がある。
【図面の簡単な説明】
【図１】本発明の磁気メモリ装置の第１の実施形態を示す回路構成図である。
【図２】図１に示したメモリ素子及び電界効果型トランジスタを備えたメモリセルのセル構造の一例を示す断面図である。
【図３】本発明の磁気メモリ装置の第２の実施形態を示す回路構成図である。
【図４】本発明の磁気メモリ装置の第３の実施形態を示す回路構成図である。
【図５】本発明の磁気メモリ装置の第４の実施形態を示す回路構成図である。
【図６】図５に示したメモリ素子及び電界効果型トランジスタを備えたメモリセルのセル構造の一例を示す断面図である。
【図７】図５に示したメモリ素子及び電界効果型トランジスタを備えたメモリセルのセル構造の他の例を示す断面図である。
【図８】図５に示したメモリ素子及び電界効果型トランジスタを備えたメモリセルのセル構造の他の例を示す断面図である。
【図９】本発明の磁気メモリ装置の第５の実施の形態を示す回路構成図である。
【図１０】本発明の磁気メモリ装置の第６の実施の形態を示す回路構成図である。
【図１１】本発明の磁気メモリ装置の第７の実施の形態を示す回路構成図である。
【図１２】従来の磁気メモリの一構成例を示す図であり、（ａ）はメモリセルの断面図、（ｂ）は互いに隣接する複数のメモリセルの平面図、（ｃ）はセルアレイのワード線方向の断面図である。
【図１３】図１１に示した磁気メモリ装置の一変形例を示す回路構成図である。
【図１４】図１１に示した磁気メモリ装置の他の変形例を示す回路構成図である。
【図１５】図１１に示した磁気メモリ装置の他の変形例を示す回路構成図である。
【符号の説明】
BL1〜BL3    読み出し用ビット線
WBL1〜WBL3    書き込み用ビット線
WL1〜WL3    読み出し用ワード線
WWL1〜WWL4    書き込み用ワード線
r11〜r14，r21〜r24，r31〜r34    メモリ素子
T11〜T14，T21〜T24，T31〜T34    電界効果型トランジスタ
Tw11〜Tw14，Tw21〜Tw24，Tw31〜Tw34    電界効果型トランジスタ
Tb11〜Tb14，Tb21〜Tb24，Tb31〜Tb34    電界効果型トランジスタ
Tk11，Tk12    電界効果型トランジスタ
１    シリコン基板
３    素子分離領域
４    メモリ素子
５    ローカル配線
６    読み出し用ビット線
７，８    書き込み用ワード線
２０，２１  拡散領域
２２    ゲート絶縁膜
２３    ゲート電極
２０１，２０２    拡散領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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