(57)【特許請求の範囲】
【請求項１】
外部クロックから生成した内部クロックに基づいてデータを出力するメモリと、前記メモリに等しい前記外部クロックの入力容量を持つダミーメモリと、前記外部クロックを発生すると共に、前記ダミーメモリからのリターンクロックに基づいて前記メモリから出力されるデータを受け取るタイミングを決定するコントローラとを具備し、前記コントローラから前記ダミーメモリまでの前記外部クロックの配線長は、前記コントローラから前記メモリまでの前記外部クロックの配線長に等しく、かつ、前記ダミーメモリから前記コントローラまでの前記リターンクロックの配線長は、前記メモリから前記コントローラまでのデータバス長に等しいことを特徴とするメモリシステム。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、遅延アレイを用いて、ＣＰＵが発生する外部クロックのタイミングとメモリ（ＩＣ）の内部で使用される内部クロックのタイミングを制御する制御回路に関する。
【０００２】
【従来の技術】
最近のメモリは、クロックに同期させてデ−タを転送することによって高速なデ−タ転送を達成するものが増えている。例えば、シンクロナスＤＲＡＭなどのクロック同期型のＤＲＡＭでは、それぞれ１００ＭＨｚと２５０ＭＨｚのクロックに同期させ、ＣＰＵなどのブロックとの間でデ−タのやりとりを行っている。
【０００３】
このようなクロックに同期させてブロック間でデ−タのやりとりを行うシステムでは、ＣＰＵなどのブロックからメモリに与えられる外部クロックと、当該メモリ内部で生成される内部クロックとの間に僅かなタイミングのズレ、即ちスキュ−が発生することが問題となる。
【０００４】
例えば、１００ＭＨｚの外部クロックを用いた場合、１サイクルは１０ｎｓｅｃ（ナノ秒）であるため、外部クロックと内部クロックの間に１ｎｓｅｃのズレが発生すると、このズレは、１サイクルタイムの１０％に相当し、高速同期制御の妨げとなる。
【０００５】
特に、メモリから他のブロックへデ−タを転送する場合には、外部クロックと内部クロックのスキュ−は、直接、メモリのデ−タ出力時間に影響し、デ−タ転送時間を遅くする。
【０００６】
図４８は、高速クロックを用いて同期制御するシステムの一例を示すものである。また、図４９は、図４８のシステムにおける外部クロックと内部クロックの関係を示すものである。
【０００７】
メモリ（シンクロナスＤＲＡＭなどのクロック同期型ＤＲＡＭ）１１には、例えばＣＰＵ１２により生成される外部クロックＣＫが入力されている。外部クロックＣＫは、バッファ１３により内部クロックＣＬＫに変換され、内部クロックＣＬＫは、入力回路１４、出力回路１５や、書き込み・読み出し回路１６などに供給され、デ−タの入出力動作を制御する。
【０００８】
内部クロックＣＬＫは、外部クロックＣＫをトリガとしてバッファ１３により生成されるため、必然的に外部クロックＣＫと内部クロックＣＬＫの間にはスキュ−が存在する。
【０００９】
メモリ１１内部の動作を制御するのは、内部クロックＣＬＫであるため、メモリ１１と他のブロック（ＣＰＵ１２など）との間でデ−タのやりとりを行う場合には、外部クロックＣＫと内部クロックＣＬＫの間のスキュ−を見込んだタイミングの設定が必要となる。
【００１０】
しかし、スキュ−を見込んだタイミング設定は、デ−タの転送速度を遅らせることは上述のとおりである。
【００１１】
そこで、最近では、このスキュ−をなくすための技術の開発が進められている。以下、現時点における当該技術の二つの例を説明する。
【００１２】
一つめは、ＰＬＬ（フェ−ズ・ロック・ル−プ）を用いる技術である。この技術は、ＰＬＬにより、スキュ−の幅を検出し、このスキュ−をゼロとするものである。また、この技術は、内部クロックにフィ−ドバックをかけるため、メモリに与えられる外部クロックが常に一定の周波数で、かつ、途切れることがない場合に有効である。
【００１３】
二つめは、所定の原理に基づいて、外部クロックと一致する補正内部クロックを生成する回路を構成する技術である。この技術は、外部クロックの周波数が変化しても、また、外部クロックが途切れても、これらに即座に対応して外部クロックと内部クロックを一致させることができるもので、非常に有望視されている。
【００１４】
そこで、後者の技術について以下に詳細に説明する。
【００１５】
まず、図５０を参照しながら、この技術の原理について説明する。
【００１６】
外部クロックＣＫと内部クロックＣＬＫのスキュ−の幅（遅延量）をＤ１とし、外部クロックＣＫ及び内部クロックＣＬＫの周期をＴとする。
【００１７】
ここで、内部クロックＣＬＫの１つめのパルスが発生した時点（立ち上がった時点）から時間Ａが経過した時点で遅延模倣パルスＦＣＬを発生させる。この場合、遅延模倣パルスＦＣＬが発生した時点から、内部クロックＣＬＫの２つめのパルスが発生する時点までの時間は、Δとなる。
【００１８】
また、この時間Δをコピ−し、遅延模倣パルスＦＣＬを発生させた時点から時間（２×Δ）が経過した時点で遅延模倣パルスＲＣＬが発生するようにする。すると、遅延模倣パルスＲＣＬが発生した時点から時間Ａが経過した時点は、内部クロックＣＬＫの３つめのパルスが発生する時点と一致することになる。
【００１９】
但し、（Ａ＋Ｗ）＜Ｔとする。Ｗは、遅延模倣パルスＦＣＬ，ＲＣＬの幅である。
【００２０】
ここで、遅延模倣パルスＲＣＬが発生した時点から外部クロックＣＫの３つめのパルスが発生する時点までの時間をＤ２とすると、遅延模倣パルスＲＣＬを時間Ｄ２だけ遅延させてやれば、外部クロックＣＫのタイミングに一致した補正内部クロックＣＫ´が得られる。
【００２１】
つまり、遅延量Ａ，（２×Δ），Ｄ２を生成する遅延回路を形成し、内部クロックＣＬＫを時間  Ａ＋（２×Δ）＋Ｄ２  だけ遅らせれば、外部クロックＣＫのタイミングに一致した補正内部クロックＣＫ´が得られることになる。
【００２２】
なお、図５０から明らかなように、Ａ＝Ｄ１＋Ｄ２という関係が存在するため、遅延量Ｄ２は、Ａ及びＤ１から求めることができる。
【００２３】
また、外部クロックＣＫ及び内部クロックＣＬＫの周期Ｔは、一定でないことを前提としているため、時間Δも、一定の値を有しない。従って、時間（２×Δ）を生成する遅延回路は、外部クロックＣＫ及び内部クロックＣＬＫの周期Ｔに応じて時間（２×Δ）を正確に生成することができるように構成されていなければならない。
【００２４】
このような原理によれば、外部クロックＣＫ及び内部クロックＣＬＫの周期Ｔによらず、常に、補正内部クロックの１つめのパルスを、外部クロックＣＫの３つめのパルスに一致させることができる。また、外部クロックＣＫの３つめのパルス以降は、外部クロックＣＫのタイミングと補正内部クロックＣＬＫのタイミングは一致していることになるため、外部クロックＣＫが途切れるような場合においても、これに即座に対応して外部クロックと内部クロックを一致させることが可能になる。
【００２５】
次に、上記原理に基づいて外部クロックと内部クロックのタイミングを一致させるための回路構成について検討する。
【００２６】
図５１は、当該回路構成の一例を示すものである。
【００２７】
外部クロックＣＫは、入力端子２１を経由して入力バッファ２２に入力される。内部クロックＣＬＫは、入力バッファ２２から出力される。ここで、入力バッファ２２は、遅延量Ｄ１を有しているため、外部クロックＣＫと内部クロックＣＬＫの間には、遅延量Ｄ１分のスキュ−が発生する。
【００２８】
内部クロックＣＬＫは、遅延量Ａを有する遅延回路２３を経由して前進遅延アレイ２４に入力される。前進遅延アレイ２４は、遅延量ｄを有する複数の遅延回路２５−１，２５−２，〜２５−ｎから構成されている。
【００２９】
ミラ−制御回路２６は、遅延回路２５−１，２５−２，〜２５−ｎの数に相当する数の制御素子２７−１，２７−２，〜２７−ｎを有しいている。ミラ−制御回路２６は、前進遅延アレイ２４における遅延量Δｆを決定すると共に、後進遅延アレイ２８における遅延量Δｂを遅延量Δｆに等しくする機能を有する。
【００３０】
後進遅延アレイ２８は、前進遅延アレイ２４と同様に、遅延量ｄを有する複数の遅延回路２９−１，２９−２，〜２９−ｎから構成されている。
【００３１】
後進遅延アレイ２８から出力されるクロックは、遅延量Ｄ２を有する遅延回路３０を経由することにより、外部クロックＣＫのタイミングと一致したタイミングを有する補正内部クロックＣＫ´となる。
【００３２】
上記構成の回路では、前進遅延アレイ２４の構成と後進遅延アレイ２８の構成を同じにし、前進パルスの遅延量Δｆをそのままコピ−して後進パルスの遅延量Δｂとし、２Δ（Δｆ＝Δｂ＝Δ）を得るようにしている。
【００３３】
しかし、上記構成の回路では、前進パルスが一定のパルス幅を有していることに起因して、前進パルスの遅延量Δｆと後進パルスの遅延量Δｂを完全に一致させることが難しい欠点がある。
【００３４】
この欠点について説明する。
【００３５】
図５２は、図５０のｔの時点（即ち、遅延量Δｆ，Δｂを決定する時点）における図５１の回路状態を示したものである。
【００３６】
ここで、前進パルスが前進遅延アレイの遅延回路に入力されている状態を活性状態（斜線で示す）とし、当該前進パルスが前進遅延アレイの遅延回路に入力されていない状態を非活性状態とする。この場合において、例えば、前進パルスが遅延回路２５−ｋに入力されると、遅延回路２５−ｋが活性状態になり、他の遅延回路は、非活性状態となる。
【００３７】
前進パルスが遅延回路２５−ｋに入力された後に、内部クロックＣＬＫのパルスが発生すると、後進遅延アレイの遅延回路２９−ｋが活性状態となり、遅延回路２９−ｋは、後進パルスを発生する。
【００３８】
即ち、遅延アレイの先頭からｋ番目の制御素子２７−ｋには、前進パルスと内部クロックＣＬＫのパルスが入力されるため、制御素子２７−ｋは、後進遅延アレイの遅延回路２９−ｋを活性状態にして、遅延回路２９−ｋから後進パルスを発生させる。
【００３９】
しかし、この場合、前進パルスが入力されている遅延回路２９−ｋの先頭からの位置と、後進パルスを発生する遅延回路２９−ｋの先頭からの位置は、同じである。
【００４０】
従って、遅延量Δｆを決定する前進パルスのフロントＦ１と、遅延量Δｂを決定する後進パルスのフロントＦ２は、必然的に、遅延回路１段分の遅延量（例えば、前進パルスのパルス幅Ｗ分）だけ相違することになる。つまり、図５１の構成を有する回路では、遅延量Δｂは、最大で、遅延回路１段分の遅延量だけ遅延量Δｆよりも短くなる欠点がある。
【００４１】
【発明が解決しようとする課題】
このように、従来は、所定の原理に基づいて、外部クロックに一致する補正内部クロックを生成する回路を構成する技術において、所定の遅延量を正確にコピ−する回路を構成することができなかったため、補正内部クロックを外部クロックに完全に一致させることが難しかった。
【００４２】
本発明は、上記欠点を解決するためになされたもので、その目的は、所定の原理に基づいて、外部クロックに一致する補正内部クロックを生成する回路を構成する技術において、所定の遅延量を正確にコピ−することができる回路を構成し、補正内部クロックを外部クロックに完全に一致させることである。
【００４３】
また、本発明の目的は、所定の原理に基づいて、外部クロックに対して一定の位相関係を有する、即ち、外部クロックに対して位相が所定量だけ遅れた補正内部クロックを生成する回路を提供することである。
【００４４】
【課題を解決するための手段】
本発明のメモリシステムは、外部クロックから生成した内部クロックに基づいてデータを出力するメモリと、前記メモリに等しい前記外部クロックの入力容量を持つダミーメモリと、前記外部クロックを発生すると共に、前記ダミーメモリからのリターンクロックに基づいて前記メモリから出力されるデータを受け取るタイミングを決定するコントローラとを備え、前記コントローラから前記ダミーメモリまでの前記外部クロックの配線長は、前記コントローラから前記メモリまでの前記外部クロックの配線長に等しく、かつ、前記ダミーメモリから前記コントローラまでの前記リターンクロックの配線長は、前記メモリから前記コントローラまでのデータバス長に等しい。
【００４５】
【発明の実施の形態】
以下、図面を参照しながら、本発明のクロック制御回路について詳細に説明する。
【００４６】
図１は、本発明のクロック制御回路を有するメモリブロックを備える同期制御システムの一例を示すものである。
【００４７】
メモリ（シンクロナスＤＲＡＭなどのクロック同期型ＤＲＡＭ）１１には、例えばＣＰＵ１２により生成される外部クロックＣＫが入力されている。外部クロックＣＫは、バッファ１３により内部クロックＣＬＫに変換される。内部クロックＣＬＫは、書き込み・読み出し回路１６に供給され、デ−タの書き込み・読み出し動作を制御する。
【００４８】
内部クロックＣＬＫは、外部クロックＣＫをトリガとしてバッファ１３により生成されるため、必然的に外部クロックＣＫと内部クロックＣＬＫの間にはスキュ−が存在する。
【００４９】
クロック制御回路３１は、内部クロックＣＬＫに基づいて、外部クロックのタイミングに一致した補正内部クロックＣＫ´を生成する。補正内部クロックＣＫ´は、入力回路１４及び出力回路１５に供給され、デ−タの入出力動作を制御する。
【００５０】
図２は、図１のメモリ１１内のクロック制御回路３１の構成を示すものである。
【００５１】
外部クロックＣＫは、メモリの入力端子３０に与えられる。外部クロックＣＫは、遅延量Ｄ１を有する入力バッファ１３に入力される。入力バッファ１３は、外部クロックＣＫに対してＤ１のスキュ−を有する内部クロックＣＬＫを出力する。内部クロックＣＬＫは、遅延量Ａを有する遅延回路３２に入力され、遅延回路３２は、前進パルスＦＣＬ１（遅延模倣パルスＣＬ）を出力する。
【００５２】
内部クロックＣＬＫ、及び内部クロックＣＬＫをインバ−タ３５により反転した反転内部クロック／ＣＬＫは、それぞれｎ個の遅延ユニット３３−１，３３−２，…３３−ｎに入力される。
【００５３】
ｎ個の遅延ユニット３３−１，３３−２，…３３−ｎは、互いに直列に接続されている。初段の遅延ユニット３３−１には、前進パルスＦＣＬ１が入力され、また、初段の遅延ユニット３３−１からは、後進パルスＲＣＬ１が出力される。
【００５４】
後進パルスＲＣＬ１は、遅延量Ｄ２を有する遅延回路３４を経由することにより、補正内部クロックＣＫ´となる。
【００５５】
図３は、図２の遅延ユニットの構成を詳細に示すものである。
【００５６】
遅延ユニット３３−ｉは、前進パルス遅延回路、状態保持回路及び後進パルス遅延回路の３つの部分から構成される。
【００５７】
前進パルス遅延回路は、３つのインバ−タ４１〜４３から構成されている。インバ−タ４１，４２は、直列接続され、インバ−タ４１には、前段の遅延ユニットの出力信号ＦＣＬｉが入力され、インバ−タ４２は、後段の遅延ユニットに出力信号ＦＣＬｉ＋１を出力する。インバ−タ（クロックドインバ−タ）４１の動作は、制御パルス／Ｐにより制御され、例えば、制御パルス／Ｐが“１”のとき、インバ−タ４１は、活性状態となる。
【００５８】
また、インバ−タ４３の出力端は、インバ−タ４２の入力端に接続され、インバ−タ４３の入力端には、常に“０”の電位（例えば、接地電位）が印加されている。インバ−タ（クロックドインバ−タ）４３の動作は、制御パルスＰにより制御され、例えば、制御パルスＰが“１”のとき、インバ−タ４３は、活性状態となる。
【００５９】
後進パルス遅延回路は、３つのインバ−タ４４〜４６から構成されている。インバ−タ４４，４５は、直列接続され、インバ−タ４４には、後段の遅延ユニットの出力信号ＲＣＬｉ＋１又は内部クロックＣＬＫが入力され、インバ−タ４５は、前段の遅延ユニットに出力信号ＲＣＬｉを出力する。インバ−タ（クロックドインバ−タ）４４の動作は、制御パルスＱにより制御され、例えば、制御パルスＱが“１”のときのみ、インバ−タ４４は、活性状態となる。
【００６０】
また、インバ−タ４６の出力端は、インバ−タ４５の入力端に接続され、インバ−タ４６の入力端には、常に、内部クロックＣＬＫが入力されている。インバ−タ（クロックドインバ−タ）４６の動作は、制御パルス／Ｑにより制御され、例えば、制御パルス／Ｑが“１”のとき、インバ−タ４６は、活性状態となる。
【００６１】
状態保持回路は、状態保持部４７及びＮＡＮＤ回路４８，４９から構成されている。ＮＡＮＤ回路４８には、前段の遅延ユニットの出力信号ＦＣＬｉ及び反転内部クロック／ＣＬＫが入力され、ＮＡＮＤ回路４９には、インバ−タ４５の出力信号及び内部クロックＣＬＫが入力される。
【００６２】
ＮＡＮＤ回路４８の出力信号は、状態保持部４７のセット入力／Ｓとなり、ＮＡＮＤ回路４９の出力信号は、状態保持部４７のリセット入力／Ｒとなっている。従って、ＮＡＮＤ回路４８の出力信号（セット入力）／Ｓが“０”となったとき、状態保持部４７はセット状態となり、ＮＡＮＤ回路４９の出力信号（リセット入力）／Ｒが“０”となったとき、状態保持部４７はリセット状態となる。
【００６３】
状態保持部４７は、制御パルスＱ，／Ｑを出力するようにも構成されている。制御パルスＱは、状態保持部４７がセット状態のときに“１”となり、制御パルス／Ｑは、状態保持部４７がリセット状態のときに“１”となる。
【００６４】
図４は、図３の状態保持部の構成の一例を示すものである。
【００６５】
Ｐチャネル型ＭＯＳトランジスタ５１及びＮチャネル型ＭＯＳトランジスタ５３，５４は、互いに直列に接続され、その両端には、高電位ＶＤＤ及び低電位ＶＳＳがそれぞれ印加されている。
【００６６】
同様に、Ｐチャネル型ＭＯＳトランジスタ５２及びＮチャネル型ＭＯＳトランジスタ５５，５６は、互いに直列に接続され、その両端には、高電位ＶＤＤ及び低電位ＶＳＳがそれぞれ印加されている。
【００６７】
セット入力／Ｓは、ＭＯＳトランジスタ５１，５４のゲ−トに入力され、リセット入力／Ｒは、ＭＯＳトランジスタ５２，５６のゲ−トに入力されている。
【００６８】
ＭＯＳトランジスタ５３のゲ−トは、ＭＯＳトランジスタ５２のドレインに接続され、ＭＯＳトランジスタ５５のゲ−トは、ＭＯＳトランジスタ５１のドレインに接続されている。
【００６９】
制御パルスＱは、ＭＯＳトランジスタ５１のドレインから出力され、制御パルス／Ｑは、ＭＯＳトランジスタ５２のドレインから出力される。
【００７０】
図５は、制御パルスＰ，／Ｐの発生回路の構成の一例を示すものである。
【００７１】
内部クロックＣＬＫは、遅延量Ａ´を有する遅延回路５７を経由してＮＯＲ回路５８の一方の入力端に入力され、反転内部クロック／ＣＬＫは、ＮＯＲ回路５８の他方の入力端に入力される。ＮＯＲ回路５８は、制御パルスＰを出力する。また、制御パルスＰは、インバ−タ５９を経由することにより制御パルス／Ｐとなる。
【００７２】
制御パルスＰ，／Ｐのパルス幅は、遅延回路５７の遅延量Ａ´により決定される。但し、この遅延量Ａ´は、遅延模倣パルスを出力する遅延回路３２の遅延量Ａよりも小さく設定される。これは、前進パルスが初段の遅延ユニットに入力される前に、全ての遅延ユニットの前進遅延回路を初期化しておく必要があるからである。
【００７３】
次に、図６を参照しながら、本発明の原理について確認しておく。
【００７４】
外部クロックＣＫと内部クロックＣＬＫのスキュ−の幅（遅延量）をＤ１とし、外部クロックＣＫ及び内部クロックＣＬＫの周期をＴとする。
【００７５】
内部クロックＣＬＫの１つめのパルスが発生した時点（立ち上がった時点）から時間Ａが経過した時点で遅延模倣パルスＦＣＬ１を発生させる。この場合、遅延模倣パルスＦＣＬ１が発生した時点から、内部クロックＣＬＫの２つめのパルスが発生する時点までの時間は、Δｆとなる。
【００７６】
また、この時間Δｆをコピ−してΔｂを作り、遅延模倣パルスＦＣＬ１を発生させた時点から時間２×Δ（但し、Δｆ＝Δｂ＝Δ）が経過した時点で遅延模倣パルスＲＣＬ１が発生するようにする。すると、遅延模倣パルスＲＣＬ１が発生した時点から時間Ａが経過した時点は、内部クロックＣＬＫの３つめのパルスが発生する時点と一致することになる。但し、（Ａ＋Ｗ）＜Ｔとする。Ｗは、遅延模倣パルスＦＣＬ，ＲＣＬの幅である。
【００７７】
遅延模倣パルスＲＣＬ１が発生した時点から外部クロックＣＫの３つめのパルスが発生する時点までの時間をＤ２とすると、遅延模倣パルスＲＣＬ１を時間Ｄ２だけ遅延させてやれば、外部クロックＣＫのタイミングに一致した補正内部クロックＣＫ´が得られる。
【００７８】
つまり、遅延量Ａ，（２×Δ），Ｄ２を生成する遅延回路を形成し、内部クロックＣＬＫを時間  Ａ＋（２×Δ）＋Ｄ２  だけ遅らせれば、外部クロックＣＫのタイミングに一致した補正内部クロックＣＫ´が得られることになる。
【００７９】
なお、Ａ＝Ｄ１＋Ｄ２という関係が存在するため、遅延量Ｄ２は、Ａ及びＤ１から求めることができる。また、制御パルスＰは、前進パルスが初段の遅延ユニットに入力される前に、全ての遅延ユニットの前進遅延回路を初期化しておくためのものである。
【００８０】
次に、図２乃至図５のクロック制御回路の動作について説明する。
【００８１】
１．  図７のタイミングチャ−トのａ時点の状態
図８に示すように、内部クロックＣＬＫが“１”となる（立ち上がる）。従って、制御パルス発生回路６０の出力信号は、Ｐ＝“１”、／Ｐ＝“０”となり、遅延量Ａ´により決定されるパルス幅を有する制御パルスＰ、／Ｐが生成され、各遅延ユニット３３−１，３３−２，〜３３−ｎに入力される。
【００８２】
各遅延ユニット３３−１，３３−２，〜３３−ｎにおいては、Ｐ＝“１”、／Ｐ＝“０”となるため、インバ−タ４３が活性状態となり、インバ−タ４１が非活性状態となる。従って、全ての遅延ユニット３３−１，３３−２，〜３３−ｎの前進パルス遅延回路の入出力信号ＦＣＬ１〜ＦＣＬｎは、全て“０”となり、前進パルスの伝達するラインが初期化される。
【００８３】
この後、各遅延ユニット３３−１，３３−２，〜３３−ｎでは、Ｐ＝“０”、／Ｐ＝“１”になると、インバ−タ４１が活性状態となり、インバ−タ４３が非活性状態となる。即ち、各遅延ユニット３３−１，３３−２，〜３３−ｎの前進パルス遅延回路が互いに電気的に接続されると共に、遅延ユニット３３−１の前進パルス遅延回路の入力端が遅延回路３２に電気的に接続され、前進パルスの伝達の準備が完了する。
【００８４】
なお、制御パルスＰ、／Ｐのパルス幅（Ｐが“１”、／Ｐが“０”の期間）は、遅延回路３２の遅延量Ａにより決定される期間よりも短いことが必須の条件である。前進パルス（遅延模倣パルス）ＦＣＬ１が遅延ユニット３３−１に入力される前に、全ての遅延ユニット３３−１，３３−２，〜３３−ｎの前進パルスの伝達ラインを初期化しておく必要があるからである。
【００８５】
２．  図７のタイミングチャ−トのｂ時点の状態
図９に示すように、内部クロックＣＬＫが“０”となり、反転内部クロック／ＣＬＫが“１”となる。内部クロックＣＬＫ及び反転内部クロック／ＣＬＫは、全ての遅延ユニット３３−１，３３−２，〜３３−ｎに共通となっているため、全ての遅延ユニット３３−１，３３−２，〜３３−ｎのＮＡＮＤ回路４８の一方の入力が“１”となる。
【００８６】
一方、各遅延ユニット３３−１，３３−２，〜３３−ｎの状態保持部４７は、リセット状態Ｒになっており、状態保持部４７から出力される制御パルスは、Ｑ＝“０”，／Ｑ＝“１”になっている。
【００８７】
従って、各遅延ユニット３３−１，３３−２，〜３３−ｎのインバ−タ４６が活性状態となり、インバ−タ４４が非活性状態となり、全ての遅延ユニット３３−１，３３−２，〜３３−ｎの後進パルス遅延回路の入出力信号ＲＣＬ１〜ＲＣＬｎは、全て“０”となる。
【００８８】
３．  図７のタイミングチャ−トのｃ時点の状態
図１０に示すように、遅延回路（遅延量Ａ）３２から前進パルス（遅延模倣パルス）ＦＣＬ１が出力され、遅延ユニット３３−１に入力される。なお、前進パルスのパルス幅（“１”の期間）と遅延量Ａにより決定される期間を足したものは、内部クロックＣＬＫの周期Ｔよりも短くなるように設定することが必要である。
【００８９】
前進パルスＦＣＬ１（＝“１”）が遅延ユニット３３−１に入力されると、遅延ユニット３３−１のＮＡＮＤ回路４８の他方の入力が“１”となり、ＮＡＮＤ回路４８の出力（セット入力／Ｓ）は、“０”となる。従って、状態保持部４７の状態は、セット状態Ｓに変化する。
【００９０】
状態保持部４７がセット状態Ｓになった遅延ユニット３３−１では、状態保持部４７から出力される制御パルスは、Ｑ＝“１”，／Ｑ＝“０”になるため、インバ−タ４４が活性状態になり、インバ−タ４６が非活性状態になる。
【００９１】
４．  図７のタイミングチャ−トのｄ，ｅ時点の状態
図１１に示すように、前進パルスは、遅延ユニット３３−１，３３−２，〜３３−ｎを順次経由しながら進んでいく。
【００９２】
前進パルスが通り過ぎた遅延ユニット３３−１では、ＮＡＮＤ回路４８の他方の入力は再び“０”となり、ＮＡＮＤ回路４８の出力（セット入力／Ｓ）は“１”となるが、状態保持部４７の状態は、セット状態Ｓに維持される。
【００９３】
同様に、前進パルスが遅延ユニット３３−２に入力されると、遅延ユニット３３−２の状態保持部４７は、セット状態Ｓに変わる。前進パルスが遅延ユニット３３−２を通り過ぎても、遅延ユニット３３−２の状態保持部４７は、セット状態Ｓを維持する。
【００９４】
内部クロックＣＬＫが再び“１”になり、反転内部クロック／ＣＬＫが“０”になると、各遅延ユニット３３−１，３３−２，〜３３−ｎには、この内部クロックＣＬＫと反転内部クロック／ＣＬＫが入力される。
【００９５】
従って、全ての遅延ユニット３３−１，３３−２，〜３３−ｎのＮＡＮＤ回路４８の一方の入力は“０”になると共に、ＮＡＮＤ回路４９の一方の入力は“１”になる。
【００９６】
また、状態保持部４７がセット状態Ｓの遅延ユニット３３−１，３３−２では、Ｑ＝“１”であり、インバ−タ４４が活性状態であるため、後進パルス遅延回路の出力信号ＲＣＬ１，ＲＣＬ２は、“０”の状態を維持するが、状態保持部４７がリセット状態Ｒの遅延ユニット３３−３〜３３−ｎでは、／Ｑ＝“１”であり、インバ−タ４６が活性状態であるため、後進パルス遅延回路の出力信号ＲＣＬ３〜ＲＣＬｎは、“１”となる。
【００９７】
これにより、後進パルスのフロントエッジＦ２が形成される。
【００９８】
ここで、後進パルスのフロントエッジＦ２は、内部クロックＣＬＫが“１”となったときに、状態保持部がリセット状態Ｒの遅延ユニット３３−３〜３３−ｎのうち最も初段の遅延ユニット３３−１側に位置する遅延ユニット３３−３で形成される。
【００９９】
この時、前進パルスのフロントエッジＦ１は、遅延ユニット３３−３の直前に位置していると考えられるため、前進パルスのフロントエッジＦ１と後進パルスのフロントエッジＦ２は一致する。
【０１００】
従って、前進パルス（遅延模倣パルス）ＦＣＬ１が発生した時点から内部クロックＣＬＫのパルスが発生するまでの時間Δｆと、当該内部クロックＣＬＫのパルスが発生してから（後進パルスが発生してから）後進パルスＲＣＬ１が出力され、遅延回路３４に入力されるまでの時間Δｂは、等しくなる。
【０１０１】
この後、図１２に示すように、制御パルス発生回路６０の出力信号は、Ｐ＝  “１”、／Ｐ＝“０”となり、遅延量Ａ´により決定されるパルス幅を有する制御パルスＰ、／Ｐが生成され、各遅延ユニット３３−１，３３−２，〜３３−ｎに入力される。
【０１０２】
各遅延ユニット３３−１，３３−２，〜３３−ｎにおいては、Ｐ＝“１”、／Ｐ＝“０”となるため、インバ−タ４３が活性状態となり、インバ−タ４１が非活性状態となる。従って、全ての遅延ユニット３３−１，３３−２，〜３３−ｎの前進パルス遅延回路の入出力信号ＦＣＬ１〜ＦＣＬｎは、全て“０”となり、前進パルスが消滅し、前進パルスの伝達するラインが初期化される。
【０１０３】
一方、後進パルス（＝“１”）のフロントが遅延ユニット３３−１に入力されると、遅延ユニット３３−２では、ＮＡＮＤ回路４９の２つの入力が共に“１”になるため、ＮＡＮＤ回路４９の出力（リセット入力／Ｒ）が“０”となり、状態保持部４７は、リセット状態Ｒに変化する（初期化される）。
【０１０４】
各遅延ユニットの状態保持部４７の初期化（リセット状態Ｒにすること）は、内部クロックＣＬＫが“１”の期間のみで行われる。即ち、内部クロックＣＬＫが“１”のとき、後進パルス（＝“１”）が入力されると、ＮＡＮＤ回路４９の２つの入力が共に“１”となるからである。
【０１０５】
なお、各遅延ユニットの状態保持部４７の初期化は内部クロックＣＬＫが“１”の期間のみで行われるため、全ての遅延ユニットの状態保持部４７を初期化、即ちリセット状態Ｒにすることができない場合もあるが、特に問題はない。これは、初期化されない遅延ユニット３３−１には、次の前進パルスが通り過ぎることが明らかだからである。
【０１０６】
５．  図７のタイミングチャ−トのｆ時点の状態
図１３に示すように、内部クロックＣＬＫが“０”となり、反転内部クロック／ＣＬＫが“１”となる。この内部クロックＣＬＫと反転内部クロック／ＣＬＫは、全ての遅延ユニット３３−１，３３−２，〜３３−ｎに入力される。
【０１０７】
また、各遅延ユニット３３−１，３３−２，〜３３−ｎでは、Ｐ＝“０”、／Ｐ＝“１”になるため、インバ−タ４１が活性状態となり、インバ−タ４３が非活性状態となる。即ち、各遅延ユニット３３−１，３３−２，〜３３−ｎの前進パルス遅延回路が互いに電気的に接続されると共に、遅延ユニット３３−１の前進パルス遅延回路の入力端が遅延回路３２に電気的に接続され、前進パルスの伝達の準備が完了する。
【０１０８】
一方、状態保持部４７がリセット状態Ｒの遅延ユニット３３−２〜３３−ｎでは、／Ｑ＝“１”であり、インバ−タ４６が活性状態である。このため、内部クロックＣＬＫが“０”になると、状態保持部４７がリセット状態Ｒの遅延ユニット３３−２〜３３−ｎの出力信号ＲＣＬ２〜ＲＣＬｎが“０”となり、後進パルスのバックエッジが形成される。
【０１０９】
従って、後進パルスのパルス幅は、遅延ユニット１段分の遅延量（インバ−タ２段分の遅延量）に相当する期間と同じか、又はそれよりも短くなる。
【０１１０】
もし、後進パルスのパルス幅を遅延ユニット１段分の遅延量よりも長くしたい場合には、図１７に示すように、遅延回路３３−ｎのＮＡＮＤ回路４９の他方の入力を、前段の遅延回路３３−（ｎ−１）の出力ＲＣＬｎ−１とすればよい。この場合、後進パルスの最大のパルス幅は、遅延ユニット２段分の遅延量（インバ−タ４段分の遅延量）に相当する期間となる。
【０１１１】
なお、状態保持部４７がセット状態Ｓの遅延ユニット３３−１では、Ｑ＝“１”であり、インバ−タ４４が活性状態である。従って、後進パルスを遅延ユニット３３−１経由で遅延回路３４に導くための準備が完了する。
【０１１２】
６．  図７のタイミングチャ−トのｇ時点の状態
図１４に示すように、遅延回路（遅延量Ａ）３２から前進パルス（遅延模倣パルス）ＦＣＬ１が出力され、遅延ユニット３３−１に入力される。前進パルスＦＣＬ１（＝“１”）が遅延ユニット３３−１に入力されると、遅延ユニット３３−１のＮＡＮＤ回路４８の他方の入力が“１”となり、ＮＡＮＤ回路４８の出力（セット入力／Ｓ）は、“０”となる。
【０１１３】
従って、遅延ユニット３３−１の状態保持部４７がセット状態のときは、状態保持部４７は、セット状態Ｓを維持し、当該状態保持部４７がリセット状態Ｒのときは、状態保持部４７は、セット状態Ｓに変化する。
【０１１４】
状態保持部４７がセット状態Ｓになった遅延ユニット３３−１では、状態保持部４７から出力される制御パルスは、Ｑ＝“１”，／Ｑ＝“０”になるため、インバ−タ４４が活性状態になり、インバ−タ４６が非活性状態になる。
【０１１５】
一方で、後進パルスは、初段の遅延ユニット３３−１に入力され、インバ−タ２段分の遅延を受けて、初段の遅延ユニット３３−１から出力される。
【０１１６】
７．  図７のタイミングチャ−トのｈ時点の状態
図１５に示すように、前進パルスは、遅延ユニット３３−１，３３−２，〜３３−ｎを順次経由しながら進んでいく。
【０１１７】
前進パルスが通り過ぎた遅延ユニット３３−１では、ＮＡＮＤ回路４８の他方の入力は再び“０”となり、ＮＡＮＤ回路４８の出力（セット入力／Ｓ）は“１”となるが、状態保持部４７の状態は、セット状態Ｓに維持される。
【０１１８】
同様に、前進パルスが遅延ユニット３３−２に入力されると、遅延ユニット３３−２の状態保持部４７は、セット状態Ｓに変わる。前進パルスが遅延ユニット３３−２を通り過ぎても、遅延ユニット３３−２の状態保持部４７は、セット状態Ｓを維持する。
【０１１９】
一方、後進パルスは、遅延回路３４入力される。遅延回路３４は、後進パルスを遅延量Ｄ２だけ遅らせ、補正内部クロックＣＫ´のパルスを発生する。この補正内部クロックＣＫ´のパルスのタイミングは、外部クロックＣＫのパルスのタイミングと一致している。
【０１２０】
８．  図７のタイミングチャ−トのｉ時点の状態
図１６に示すように、内部クロックＣＬＫが再び“１”になり、反転内部クロック／ＣＬＫが“０”になると、各遅延ユニット３３−１，３３−２，〜３３−ｎには、この内部クロックＣＬＫと反転内部クロック／ＣＬＫが入力される。
【０１２１】
従って、全ての遅延ユニット３３−１，３３−２，〜３３−ｎのＮＡＮＤ回路４８の一方の入力は“０”になると共に、ＮＡＮＤ回路４９の一方の入力は“１”になる。
【０１２２】
また、状態保持部４７がセット状態Ｓの遅延ユニット３３−１，３３−２では、Ｑ＝“１”であり、インバ−タ４４が活性状態であるため、後進パルス遅延回路の出力信号ＲＣＬ１，ＲＣＬ２は、“０”の状態を維持するが、状態保持部４７がリセット状態Ｒの遅延ユニット３３−３〜３３−ｎでは、／Ｑ＝“１”であり、インバ−タ４６が活性状態であるため、後進パルス遅延回路の出力信号ＲＣＬ３〜ＲＣＬｎは、“１”となる。
【０１２３】
これにより、後進パルスのフロントＦ１が形成される。
【０１２４】
この後は、図１２〜図１６の動作が繰り返して行われることになる。
【０１２５】
上記構成のクロック制御回路によれば、各遅延ユニットが状態保持部を持つことにより、遅延模倣パルス（前進パルス）ＦＣＬ１が発生してから内部クロックＣＬＫのパルスが発生するまでの時間Δｆを正確にコピ−してΔｂを形成し、当該内部クロックＣＬＫのパルスが発生してから時間Δｂ（＝Δｆ）後に後進パルスＲＣＬ１を遅延量Ｄ２を有する遅延回路３４に入力させることができる。
【０１２６】
従って、外部クロックにＣＫに正確に同期した補正内部クロックＣＫ´を発生することが可能となり、高速クロックを用いたデ−タ転送を達成できる。また、本発明は、シンクロナスＤＲＡＭのように、内部クロックが一時中断されることがあると共に、周波数が変化する高速クロックに同期させてデ−タの授受を行うようなメモリに有効である。
【０１２７】
図１８は、図２のクロック制御回路の変形例を示すものである。
【０１２８】
このクロック制御回路は、図２の回路と比べると、遅延回路３４に所定の機能を付加した点が異なり、その他の構成は、図２の回路と同じである。
【０１２９】
即ち、本実施の形態では、外部クロックＣＫ又は内部クロックＣＬＫの周期Ｔが所定値以上に長い場合には、内部クロックＣＬＫのタイミングを外部クロックＣＫのタイミングに合わせるという処理を行わず、メモリの入出力回路の制御は、一定のスキュ−を有する内部クロックＣＬＫにより行うようにしている。
【０１３０】
これは、外部クロックＣＫの周波数が比較的に低い（周期が長い）場合には、スキュ−自体があまり問題とならないためである。また、クロック制御回路を構成する遅延ユニットの数も、メモリチップ上の占有面積との関係からあまり大きくでいないためである。
【０１３１】
以下、本実施の形態の回路の構成を簡単に説明しておく。
【０１３２】
外部クロックＣＫは、メモリの入力端子３０に与えられる。外部クロックＣＫは、遅延量Ｄ１を有する入力バッファ１３に入力される。入力バッファ１３は、外部クロックＣＫに対してＤ１のスキュ−を有する内部クロックＣＬＫを出力する。内部クロックＣＬＫは、遅延量Ａを有する遅延回路３２に入力され、遅延回路３２は、前進パルスＦＣＬ１（遅延模倣パルスＣＬ）を出力する。
【０１３３】
内部クロックＣＬＫ、及び内部クロックＣＬＫをインバ−タ３５により反転した反転内部クロック／ＣＬＫは、それぞれｎ個の遅延ユニット３３−１，３３−２，…３３−ｎに入力される。
【０１３４】
ｎ個の遅延ユニット３３−１，３３−２，…３３−ｎは、互いに直列に接続されている。初段の遅延ユニット３３−１には、前進パルスＦＣＬ１が入力され、また、初段の遅延ユニット３３−１からは、後進パルスＲＣＬ１が出力される。
【０１３５】
外部クロックＣＫの周期Ｔが所定値未満（高速クロック）の場合には、後進パルスＲＣＬ１は、遅延量Ｄ２を有する遅延回路３４を経由することにより、補正内部クロックＣＫ´となる。この補正内部クロックＣＫ´のタイミングは、外部クロックＣＫのタイミングと一致しているものである。
【０１３６】
外部クロックＣＫの周期Ｔが所定値以上の場合には、後進パルスＲＣＬ１は、遅延量Ｄ２を有する遅延回路３４に入力されるが、遅延回路３４から出力されることはない。その代わりに、内部クロックＣＬＫが遅延回路３４から出力される。この場合、当然に内部クロックＣＬＫは、外部クロックＣＫに対して一定のスキュ−を有しているが、このスキュ−は、外部クロックＣＫの周期に対してあまり問題とならない程度の量となっている。
【０１３７】
制御パルス発生回路６１は、最終段の遅延ユニット３３−ｎの前進パルス遅延回路の出力ＬＳＴと、初段の遅延ユニット３３−１の後進パルス遅延回路の出力ＲＣＬ１に基づいて、制御パルスＬ，／Ｌを出力する。制御パルスＬ，／Ｌは、補正内部クロックＣＫ´を出力するか、又は内部クロックＣＬＫを出力するかを決定する。
【０１３８】
図１９は、図１８の遅延回路３４の構成を詳細に示すものである。
【０１３９】
遅延ユニット３３−１の出力ＲＣＬ１は、遅延回路６２及びインバ−タ６３を経由してＮＡＮＤ回路６４の一方の入力端に入力されると共に、直接、ＮＡＮＤ回路６４の他方の入力端に入力されている。ＮＡＮＤ回路６４の出力信号は、３つのインバ−タ６５〜６７を経由することにより、補正内部クロックＣＫ´となる。
【０１４０】
インバ−タ６６は、制御クロック／Ｌが“１”のときに活性状態となるようなクロックドインバ−タである。即ち、制御クロック／Ｌが“１”のとき、後進パルスを一定時間だけ遅らせて補正内部クロックＣＫ´を生成し、制御クロック／Ｌが“０”のとき、後進パルスを遮断する。
【０１４１】
内部クロックＣＬＫは、インバ−タ６８を経由して遅延回路３４のインバ−タ６７に入力されている。インバ−タ６８は、制御クロックＬが“１”のときに活性状態となるようなクロックドインバ−タである。即ち、制御クロックＬが“１”のとき、内部クロックＣＬＫをインバ−タ６７に導き、制御クロックＬが“０”のとき、内部クロックＣＬＫを遮断する。
【０１４２】
図２０は、図１８の制御パルス発生回路６１の構成を示すものである。
【０１４３】
ＮＯＲ回路６９の一方の入力端には、最終段の遅延ユニット３３−ｎの前進パルス遅延回路の出力ＬＳＴが入力され、他方の入力端には、ＮＯＲ回路７２の出力が入力されている。ＮＯＲ回路７２の一方の入力端には、ＮＯＲ回路６９の出力が入力され、他方の入力端には、ＮＯＲ回路７１の出力が入力されている。
【０１４４】
ＮＯＲ回路７１には、最終段の遅延ユニット３３−ｎの前進パルス遅延回路の出力ＬＳＴと、初段の遅延ユニット３３−１の後進パルス遅延回路の出力ＲＣＬ１をインバ−タ７０で反転したものがそれぞれ入力されている。
【０１４５】
さらに、ＮＡＮＤ回路７３には、ＮＯＲ回路６９の出力と、この出力を遅延回路７４により遅延量Ｄ３だけ遅延させたものとがそれぞれ入力されている。ＮＡＮＤ回路７３の出力は、制御クロックＬとなり、この制御クロックＬをインバ−タ７５で反転したものが制御クロック／Ｌとなる。
【０１４６】
ＮＡＮＤ回路７３及び遅延回路７４は、ＮＯＲ回路６９の出力に対して、制御クロックＬの立ち上げは遅らせず、制御クロックＬの立ち下げのみ遅延量Ｄ３だけ遅らせて、遅延回路３４内の後進パルスを確実に消滅させ、初期化するためのものである。
【０１４７】
次に、図２１を参照しながら、図１８〜図２０のクロック制御回路の原理について簡単に説明しておく。
【０１４８】
図２１は、外部クロックＣＫの１周期（サイクルタイム）が比較的長くなり、全遅延ユニットによる最大遅延量ｍａｘΔが、遅延模倣パルスが発生した時点から内部クロックＣＬＫのパルスが発生する時点までの時間Δｆよりも短くなった場合におけるタイミングチャ−トを示している。
【０１４９】
外部クロックＣＫと内部クロックＣＬＫのスキュ−の幅（遅延量）をＤ１とし、外部クロックＣＫの周期をＴとする。
【０１５０】
内部クロックＣＬＫの１つめのパルスが発生した時点（立ち上がった時点）から時間Ａが経過した時点で遅延模倣パルスＦＣＬ１を発生させる。この場合、遅延模倣パルスＦＣＬ１が発生した時点から、内部クロックＣＬＫの２つめのパルスが発生する時点までの時間は、Δｆとなる。
【０１５１】
しかし、全遅延ユニットで形成できる最大遅延量は、ｍａｘΔ（＜Δｆ）である。つまり、本発明のクロック制御回路によりコピ−できる遅延量の最大値は、ｍａｘΔであるため、内部クロックＣＬＫの２つめのパルスが発生する時点から時間ｍａｘΔが経過した時点で遅延模倣パルスＲＣＬ１が発生することになり、遅延量Δｆを正確にコピ−できなくなる。
【０１５２】
従って、遅延模倣パルスＲＣＬ１が発生した時点から時間Ｄ２が経過した時点で補正内部クロックＣＫ´を発生させても、この補正内部クロックＣＫ´のタイミングは、外部クロックＣＫのタイミングとずれている。しかも、このずれは、もともと存在したスキュ−よりも大きくなることもあり、かえって、メモリの性能を劣化させる。
【０１５３】
本実施の形態は、このような現象を回避するために考えられたものである。なお、図２の実施の形態では、内部クロックＣＬＫのパルスが発生してから遅延模倣パルスが発生するまでの時間をＡとし、全遅延ユニットによる最大遅延量をｍａｘΔとした場合に、Ａ＋ｍａｘΔ≦Ｔを満すことが必要であるが、本実施の形態では、このような条件は必要とされなくなる。
【０１５４】
次に、図２２のタイミングチャ−トを参照しながら、図１８乃至図２０のクロック制御回路の動作について説明する。
【０１５５】
なお、Ａ＋ｍａｘΔ≦Ｔを満たすときの動作は、図７に示すタイミングチャ−トと同じであるので、以下では、Ａ＋ｍａｘΔ＞Ｔの場合の動作についてのみ説明する。
【０１５６】
内部クロックＣＬＫが“１”となると、Ｐ＝“１”、／Ｐ＝“０”となり、全ての遅延ユニット３３−１，３３−２，〜３３−ｎの前進パルス遅延回路の入出力信号ＦＣＬ１〜ＦＣＬｎが全て“０”となり、前進パルスの伝達するラインが初期化される。
【０１５７】
この後、Ｐ＝“０”、／Ｐ＝“１”になると、各遅延ユニット３３−１，３３−２，〜３３−ｎの前進パルス遅延回路が互いに電気的に接続されると共に、遅延ユニット３３−１の前進パルス遅延回路の入力端が遅延回路３２に電気的に接続され、前進パルスの伝達の準備が完了する。
【０１５８】
内部クロックＣＬＫが“０”となり、反転内部クロック／ＣＬＫが“１”となった後、遅延回路（遅延量Ａ）３２から前進パルス（遅延模倣パルス）ＦＣＬ１が出力され、遅延ユニット３３−１に入力される。
【０１５９】
前進パルスＦＣＬ１（＝“１”）が遅延ユニット３３−１に入力されると、遅延ユニット３３−１の状態保持部４７の状態は、セット状態Ｓとなる。また、前進パルスは、遅延ユニット３３−１，３３−２，〜３３−ｎを順次経由しながら進んでいく。前進パルスが通り過ぎた遅延ユニットでは、状態保持部４７の状態がセット状態Ｓに維持される。
【０１６０】
この後、前進パルスは、全ての遅延ユニット３３−１，３３−２，〜３３−ｎを経由し、遅延ユニット３３−ｎから出力パルスＬＳＴ（＝“１”）として出力される。
【０１６１】
この出力パルスＬＳＴは、制御パルス発生回路６１に入力される。その結果、制御パルス発生回路６１は、Ｌ＝“１”，／Ｌ＝“０”のパス切替信号を発生する。つまり、出力パルスＬＳＴが出力された時点でＬ＝“１”，／Ｌ＝“０”となり、遅延回路３４が非活性化され、遅延回路３４からは、内部クロックＣＬＫのタイミングと一致した補正内部クロックＣＫ´が出力される。
【０１６２】
また、内部クロックＣＬＫが再び“１”になった後、時間ｍａｘΔが経過したときに、遅延ユニット３３−１からは後進パルスＲＣＬ１が出力される。この後進パルスＲＣＬ１が制御パルス発生回路６１に入力されると、制御パルス発生回路６１は、後進パルスＲＣＬ１が遅延回路３４から出力されるタイミングの後、即ち後進パルスＲＣＬ１が消滅した後に、Ｌ＝“０”，／Ｌ＝“１”のパス切替信号を発生する。
【０１６３】
つまり、遅延回路３４が初期化（活性化）され、遅延回路３４は、遅延ユニット３３−１の出力信号ＲＣＬ１を出力し得る状態に変化する。
【０１６４】
なお、遅延回路６２、インバ−タ６３及びＮＡＮＤ回路６４は、遅延ユニット３３−１から出力される後進パルスのパルス幅を決定する。即ち、内部クロックＣＬＫをメモリの入出力制御に用いる場合、後進パルスが遅延回路３４内で消滅した後に、Ｌ＝“０”，／Ｌ＝“１”となり、遅延回路３４が初期化（活性化）されるように構成する。
【０１６５】
但し、遅延回路３４，６２，７４の各遅延量は、Ｄ３＞Ｄ２＋Ｄ２´の関係を有するように設定される。
【０１６６】
上記構成のクロック制御回路によれば、外部クロックにＣＫに正確に同期した補正内部クロックＣＫ´を発生することが可能となり、高速クロックを用いたデ−タ転送を達成できる。
【０１６７】
また、本実施の形態では、外部クロックＣＫの周波数に応じて、内部クロックＣＫをそのまま用いるか、又は外部クロックＣＫに同期した補正内部クロックＣＫ´を用いるかを決定することができる。
【０１６８】
つまり、外部クロックＣＫと内部クロックＣＬＫのスキュ−が問題となるような高速クロックに同期させてデ−タの授受を行う場合には、外部クロックＣＫに同期した補正内部クロックＣＫ´を用い、当該スキュ−が問題とならないようなクロックに同期させてデ−タの授受を行う場合には、通常どうり、内部クロックＣＫを用いるように構成している。
【０１６９】
なお、内部クロックを用いるか又は補正内部クロックを用いるかは、遅延ユニットの数により決定される。
【０１７０】
従って、外部クロックＣＫの周期（サイクルタイム）が長い場合に、かえって外部クロックＣＫと補正内部クロックＣＫ´のずれが大きくなるという事態が生じることもない。
【０１７１】
図２３は、本発明のクロック制御回路をチップ上に配置する際のレイアウトを示すものである。
【０１７２】
本発明のクロック制御回路を実際にＩＣとしてシスレムに組み込む場合には、配線容量に起因する遅延（配線遅延）を考慮する必要がある。
【０１７３】
そこで、まず、遅延ユニットのアレイ（以下、ＳＴＢＤ、Ｓｙｎｃｈｒｏｎｏｕｓ  Ｔｒａｃｅｄ  Ｂａｃｋｗａｒｄｓ  Ｄｅｌａｙという）８０は、入力バッファ１３からの距離（又は配線遅延量）と出力バッファ（遅延回路）３４までの距離（又は配線遅延量）が同じになるような位置に配置する。
【０１７４】
次に、入力バッファ１３とＳＴＢＤ８０を配線長Ｌの配線により接続する。ここで、実際のスキュ−Ｄ１は、入力バッファ１３による遅延量と配線長Ｌの配線による遅延量の合計となる。
【０１７５】
次に、遅延量Ａを有する遅延回路３２について検討する。遅延量Ａは、上述したようにＤ１＋Ｄ２で表される（例えば、図６参照）。また、遅延回路（出力バッファ）３４の実際の遅延量Ｄ２は、出力バッファ３４による遅延量と配線長Ｌの配線による遅延量の合計となる。
【０１７６】
そこで、遅延量Ａを有する遅延回路は、スキュ−Ｄ１を形成するパタ−ン８１に対して左右を逆にしたパタ−ン８２と、遅延量Ｄ２を形成するパタ−ン８３と同一のパタ−ン８４により構成する。
【０１７７】
このようなレイアウトにすることで、配線遅延も考慮した上で、遅延量Ａ，Ｄ１，Ｄ２を決定することができるため、より正確に、補正内部クロックＣＫ´を外部クロックＣＫに同期させることが可能になる。
【０１７８】
以上、説明したように、本発明のクロック制御回路によれば、次のような効果を奏する。
【０１７９】
各遅延ユニットが状態保持部を持つことにより、遅延模倣パルス（前進パルス）ＦＣＬ１が発生してから内部クロックＣＬＫのパルスが発生するまでの時間Δｆを正確にコピ−してΔｂを形成し、当該内部クロックＣＬＫのパルスが発生してから時間Δｂ（＝Δｆ）後に後進パルスＲＣＬ１を遅延量Ｄ２を有する遅延回路に入力させることができる。
【０１８０】
この様子を図２４〜図２７に概略的に示す。
【０１８１】
即ち、初期状態では、図２４に示すように、遅延ユニット３３−１〜３３−ｎの前進パルス遅延回路及び後進パルス遅延回路は、全て“０”を出力している状態となっている。
【０１８２】
また、図２５に示すように、前進パルスが遅延ユニット３３−４に入力され、遅延ユニット３３−４の状態保持部がセット状態Ｓになった後、内部クロックＣＬＫのパルスが発生すると、状態保持部がリセット状態Ｒの遅延ユニット３３−５〜３３−ｎは、“１”を出力する。
【０１８３】
つまり、前進パルスのフロントＦ１と後進パルスのフロントＦ２は、一致することになるため、遅延量Δｆと遅延量Δｂは、同じになる。
【０１８４】
この後、図２６及び図２７に示すように、遅延ユニット３３−４がリセット状態Ｒに初期化され、さらに後進パルスが形成され、後進パルスは、遅延ユニット３３−３，３３−２を経由して、遅延ユニット３３−１から出力される。
【０１８５】
このような動作により、外部クロックにＣＫに正確に同期した補正内部クロックＣＫ´を発生することが可能となり、高速クロックを用いたデ−タ転送を達成できる。
【０１８６】
また、遅延ユニットの最終段から出力される信号をモニタすることにより、外部クロックＣＫの周波数に応じて、内部クロックＣＫをそのまま用いるか、又は外部クロックＣＫに同期した補正内部クロックＣＫ´を用いるかを決定することができる。
【０１８７】
つまり、外部クロックＣＫと内部クロックＣＬＫのスキュ−が問題となるような高速クロックに同期させてデ−タの授受を行う場合には、外部クロックＣＫに同期した補正内部クロックＣＫ´を用い、当該スキュ−が問題とならないようなクロックに同期させてデ−タの授受を行う場合には、通常どうり、内部クロックＣＫを用いるように構成している。
【０１８８】
なお、内部クロックを用いるか又は補正内部クロックを用いるかは、遅延ユニットの数により決定される。
【０１８９】
従って、外部クロックＣＫの周期（サイクルタイム）が長い場合に、かえって外部クロックＣＫと補正内部クロックＣＫ´のずれが大きくなるという事態が生じることもない。
【０１９０】
さらに、遅延量Ａが（Ｄ１＋Ｄ２）で表される点に着目し、配線遅延も考慮した上で、遅延量Ａのパタ−ンを、遅延量Ｄ１，Ｄ２を形成するパタ−ンと同一のパタ−ンにより形成している。
【０１９１】
従って、簡略化されたレイアウトによって、メモリチップ内に、正確に補正内部クロックＣＫ´を外部クロックＣＫに同期させるシステムを構成することができる。
【０１９２】
なお、本発明は、シンクロナスＤＲＡＭのように、内部クロックが一時中断されることがあると共に、周波数が変化する高速クロックに同期させてデ−タの授受を行うようなメモリに有効である。
【０１９３】
図２８は、図２のクロック制御回路を簡略化して示している。
【０１９４】
Ｄ１は、遅延量Ｄ１を有する遅延回路、Ｄ２は、遅延量Ｄ２を有する遅延回路、Ａは、遅延量Ｄ１＋Ｄ２を有する遅延回路、ＳＴＢＤ（Synchronous Traced Backward Delay ）は、遅延ユニットのアレイである。ＳＴＢＤは、ＦＤ（Forward Delay ）とＢＤ（Backward Delay  ）から構成される。
【０１９５】
このような構成のクロック制御回路によれば、上述のように、外部クロックＣＫの位相と内部クロックＣＫ´の位相は、完全に一致する（スキュ−がなくなる）。よって、上記構成のクロック制御回路は、外部クロックＣＫの立ち上がり時（“Ｌ”から“Ｈ”への移行時）にデ−タを出力するような場合に有効である。
【０１９６】
一方、近年では、外部クロックＣＫの周期をＴとしたとき、スキュ−のない内部クロックＣＫ´に加えて、外部クロックＣＫに対して（ｋ／ｊ）×Ｔだけ位相が遅れた内部クロックＣＫＤを正確に発生させることが要求されている（ｋ，ｊは、互いに素な自然数、かつ、ｊ＞ｋである）。
【０１９７】
例えば、外部クロックＣＫの立ち上がり時と立ち下がり時にそれぞれデ−タを出力するような場合は、外部クロックＣＫに対して位相が一致した内部クロックＣＫ´と共に、外部クロックＣＫに対して位相がＴ／２（＝π）だけ遅れた内部クロックＣＫＤを生成する必要がある。
【０１９８】
また、このような場合、内部クロックＣＫＤの位相が外部クロックの位相に対して正確にＴ／２（＝π）だけ遅れていないと、デ−タ出力時のデ−タウインドウ（デ−タが確定している期間）が短くなり、誤デ−タを出力する可能性がある。
【０１９９】
よって、以下では、外部クロックＣＫに対して（ｋ／ｊ）×Ｔだけ位相が遅れた内部クロックＣＫＤを正確に発生させることができるクロック制御回路について説明する。
【０２００】
図２９は、本発明のクロック制御回路の構成の第１例を示すものである。
【０２０１】
このクロック制御回路は、外部クロックＣＫに対して位相が一致した内部クロックＣＫ´と共に、外部クロックＣＫに対して位相がＴ／２（＝π）だけ遅れた内部クロックＣＫＤを生成する（Ｔは、外部クロックの周期）。
【０２０２】
外部クロックＣＫは、遅延量Ｄ１を有する入力バッファ１３に入力される。入力バッファ１３は、外部クロックＣＫに対してＤ１のスキュ−を有する内部クロックＣＬＫを出力する。内部クロックＣＬＫは、遅延量Ａを有する遅延回路３２に入力され、遅延回路３２は、遅延模倣パルスＣＬ（前進パルスＦＣＬ１）を出力する。
【０２０３】
遅延模倣パルスＣＬは、ＳＴＢＤ（Synchronous Traced Backward Delay ）のＦＤ（Forward Delay ）に入力される。ＦＤにおいて遅延模倣パルスＣＬが遅延量Δ分だけ前進した後、ＢＤ（Backward Delay  ）及びＨＢＤ（Half Backward Delay ）においてそれぞれ後進パルスが生成される。
【０２０４】
ＢＤ中の後進パルスＲＣＬは、正確に遅延量Δ分だけ後進した後、ＢＤから出力される。また、ＨＢＤ中の後進パルスＨＣＬは、正確に遅延量Δ／２分だけ後進した後、ＨＢＤから出力される。
【０２０５】
内部クロックＣＬＫは、ＢＤ及びＨＢＤに入力され、後進パルスの生成のタイミングを決定する。内部クロックＣＬＫをインバ−タ３５により反転した反転内部クロック／ＣＬＫは、ＦＤに入力され、前進パルスが前進する期間（遅延量）を制御する。
【０２０６】
後進パルスＲＣＬは、遅延量Ｄ１＋（Ｄ２×２）を有する遅延回路３４を経由すると、外部クロックＣＫの位相と一致した補正内部クロックＣＫ´となる。また、後進パルスＨＣＬは、遅延量Ｄ２を有する遅延回路３６を経由すると、外部クロックＣＫに対して位相がＴ／２（＝１８０°）だけ遅れた内部クロックＣＫＤとなる。
【０２０７】
ここで、遅延回路３２の遅延量Ａは、２×（Ｄ１＋Ｄ２）に設定されている。
【０２０８】
図３０は、本発明のクロック制御回路の構成の第２例を示すものである。
【０２０９】
このクロック制御回路は、外部クロックＣＫに対して位相が一致した内部クロックＣＫ´と共に、外部クロックＣＫに対して位相がＴ／ｊ（＝２π／ｊ）だけ遅れた内部クロックＣＫＤを生成するものである（Ｔは、外部クロックの周期，ｊは自然数）。
【０２１０】
外部クロックＣＫは、遅延量Ｄ１を有する入力バッファ１３に入力される。入力バッファ１３は、外部クロックＣＫに対してＤ１のスキュ−を有する内部クロックＣＬＫを出力する。内部クロックＣＬＫは、遅延量Ａを有する遅延回路３２に入力され、遅延回路３２は、遅延模倣パルスＣＬ（前進パルスＦＣＬ１）を出力する。
【０２１１】
遅延模倣パルスＣＬは、ＳＴＢＤ（Synchronous Traced Backward Delay ）のＦＤ（Forward Delay ）に入力される。ＦＤにおいて遅延模倣パルスＣＬが遅延量Δ分だけ前進した後、ＢＤ（Backward Delay  ）及び１／ｊＢＤ（ Backward Delay ）においてそれぞれ後進パルスが生成される。
【０２１２】
ＢＤ中の後進パルスＲＣＬは、正確に遅延量Δ分だけ後進した後、ＢＤから出力される。また、１／ｊＢＤ中の後進パルス１／ｊＣＬは、正確に遅延量Δ／ｊ分だけ後進した後、１／ｊＢＤから出力される。
【０２１３】
内部クロックＣＬＫは、ＢＤ及び１／ｊＢＤに入力され、後進パルスの生成のタイミングを決定する。内部クロックＣＬＫをインバ−タ３５により反転した反転内部クロック／ＣＬＫは、ＦＤに入力され、前進パルスが前進する期間（遅延量）を制御する。
【０２１４】
後進パルスＲＣＬは、遅延量（ｊ−１）×Ｄ１＋ｊ×Ｄ２を有する遅延回路３４を経由すると、外部クロックＣＫの位相と一致した補正内部クロックＣＫ´となる。また、後進パルス１／ｊＣＬは、遅延量Ｄ２を有する遅延回路３６を経由すると、外部クロックＣＫに対して位相がＴ／ｊ（＝３６０°／ｎ）だけ遅れた内部クロックＣＫＤとなる。
【０２１５】
ここで、遅延回路３２の遅延量Ａは、ｊ×（Ｄ１＋Ｄ２）に設定されている。
【０２１６】
図３１は、本発明のクロック制御回路の構成の第３例を示すものである。
【０２１７】
このクロック制御回路は、外部クロックＣＫに対して位相が一致した内部クロックＣＫ´と共に、外部クロックＣＫに対して位相が（ｋ／ｊ）×Ｔ（＝２π×ｋ／ｊ）だけ遅れた内部クロックＣＫＤを生成するものである（Ｔは、外部クロックの周期、ｋ，ｊは、互いに素な自然数、ｊ＞ｋである）。
【０２１８】
外部クロックＣＫは、遅延量ｋ×Ｄ１を有する入力バッファ１３に入力される。入力バッファ１３は、外部クロックＣＫに対してｋ×Ｄ１のスキュ−を有する内部クロックＣＬＫを出力する。内部クロックＣＬＫは、遅延量Ａを有する遅延回路３２に入力され、遅延回路３２は、遅延模倣パルスＣＬ（前進パルスＦＣＬ１）を出力する。
【０２１９】
遅延模倣パルスＣＬは、ＳＴＢＤ（Synchronous Traced Backward Delay ）のＦＤ（Forward Delay ）に入力される。ＦＤにおいて遅延模倣パルスＣＬが遅延量Δ分だけ前進した後、ＢＤ（Backward Delay  ）及びｋ／ｊＢＤ（ Backward Delay ）においてそれぞれ後進パルスが生成される。
【０２２０】
ＢＤ中の後進パルスＲＣＬは、正確に遅延量Δ分だけ後進した後、ＢＤから出力される。また、ｋ／ｊＢＤ中の後進パルスｋ／ｊＣＬは、正確に遅延量Δ×  （ｋ／ｊ）分だけ後進した後、ｋ／ｊＢＤから出力される。
【０２２１】
内部クロックＣＬＫは、ＢＤ及びｋ／ｊＢＤに入力され、後進パルスの生成のタイミングを決定する。内部クロックＣＬＫをインバ−タ３５により反転した反転内部クロック／ＣＬＫは、ＦＤに入力され、前進パルスが前進する期間（遅延量）を制御する。
【０２２２】
後進パルスＲＣＬは、遅延量（ｊ−ｋ）×Ｄ１＋ｊ×Ｄ２を有する遅延回路３４を経由すると、外部クロックＣＫの位相と一致した補正内部クロックＣＫ´となる。また、後進パルスｋ／ｊＣＬは、遅延量ｋ×Ｄ２を有する遅延回路３６を経由すると、外部クロックＣＫに対して位相がＴ×（ｋ／ｊ）（＝３６０°×ｋ／ｊ）だけ遅れた内部クロックＣＫＤとなる。
【０２２３】
ここで、遅延回路３２の遅延量Ａは、ｊ×（Ｄ１＋Ｄ２）に設定されている。
【０２２４】
図３２は、本発明のクロック制御回路の構成の第４例を示すものである。
【０２２５】
このクロック制御回路は、外部クロックＣＫに対して位相が一致した内部クロックＣＫ´と共に、外部クロックＣＫに対して位相がＴ×（ｋ／ｊ）（＝２π×ｋ／ｊ）だけ遅れた内部クロックＣＫＤを生成するものである（Ｔは、外部クロックの周期、ｋ，ｊは、互いに素な自然数、ｊ＞ｋである）。
【０２２６】
外部クロックＣＫは、遅延量Ｄ１を有する入力バッファ１３に入力される。入力バッファ１３は、外部クロックＣＫに対してＤ１のスキュ−を有する内部クロックＣＬＫを出力する。内部クロックＣＬＫは、遅延量Ａを有する遅延回路３２に入力され、遅延回路３２は、遅延模倣パルスＣＬ（前進パルスＦＣＬ１）を出力する。
【０２２７】
遅延模倣パルスＣＬは、ＳＴＢＤ（Synchronous Traced Backward Delay ）のＦＤ（Forward Delay ）に入力される。ＦＤにおいて遅延模倣パルスＣＬが遅延量Δ分だけ前進した後、ＢＤ（Backward Delay  ）及びｋ／ｊＢＤ（ Backward Delay ）においてそれぞれ後進パルスが生成される。
【０２２８】
ＢＤ中の後進パルスＲＣＬは、正確に遅延量Δ分だけ後進した後、ＢＤから出力される。また、ｋ／ｊＢＤ中の後進パルスｋ／ｊＣＬは、正確に遅延量Δ×  （ｋ／ｊ）分だけ後進した後、ｋ／ｊＢＤから出力される。
【０２２９】
内部クロックＣＬＫは、ＢＤ及びｋ／ｊＢＤに入力され、後進パルスの生成のタイミングを決定する。内部クロックＣＬＫをインバ−タ３５により反転した反転内部クロック／ＣＬＫは、ＦＤに入力され、前進パルスが前進する期間（遅延量）を制御する。
【０２３０】
後進パルスＲＣＬは、遅延量（ｊ−１）×Ｄ１＋ｊ×Ｄ２を有する遅延回路３４を経由すると、外部クロックＣＫの位相と一致した補正内部クロックＣＫ´となる。また、後進パルスｋ／ｊＣＬは、遅延量（ｋ−１）×Ｄ１＋ｋ×Ｄ２を有する遅延回路３６を経由すると、外部クロックＣＫに対して位相がＴ×（ｋ／ｊ）（＝３６０°×ｋ／ｊ）だけ遅れた内部クロックＣＫＤとなる。
【０２３１】
ここで、遅延回路３２の遅延量Ａは、ｊ×（Ｄ１＋Ｄ２）に設定されている。
【０２３２】
図３３は、本発明のクロック制御回路の構成の第５例を示すものである。
【０２３３】
このクロック制御回路は、外部クロックＣＫに対して位相が一致した内部クロックＣＫ´と共に、外部クロックＣＫに対して位相がＴ／４（＝９０°）、Ｔ／２（＝１８０°）、３Ｔ／４（＝２７０°）だけ遅れた内部クロックＣＫＱ，ＣＫＨ，ＣＫ３Ｑをそれぞれ生成する。
【０２３４】
外部クロックＣＫは、遅延量Ｄ１を有する入力バッファ１３に入力される。入力バッファ１３は、外部クロックＣＫに対してＤ１のスキュ−を有する内部クロックＣＬＫを出力する。内部クロックＣＬＫは、遅延量Ａを有する遅延回路３２に入力され、遅延回路３２は、遅延模倣パルスＣＬ（前進パルスＦＣＬ１）を出力する。
【０２３５】
遅延模倣パルスＣＬは、ＳＡＤ（Synchronous Adjustable Delay）のＦＤ（Forward Delay ）に入力される。ＳＡＤには、ＳＴＢＤ（Synchronous Traced Backward Delay ）などが含まれる。
【０２３６】
ＦＤにおいて遅延模倣パルスＣＬが遅延量Δ分だけ前進した後、ＢＤ（Backward Delay  ）、ＱＢＤ（Quarter Backward Delay  ）、ＨＢＤ（Half Backward Delay ）及び３ＱＢＤ（3 Quarters Backward Delay ）においてそれぞれ後進パルスが生成される。
【０２３７】
ＢＤ中の後進パルスＲＣＬは、遅延量Δ分（遅延素子Ｘ個分）だけ後進した後、ＢＤから出力される。また、ＱＢＤ中の後進パルスＱＣＬは、遅延量Δ／４分（遅延素子Ｘ／４個分）だけ後進した後、ＱＢＤから出力され、ＨＢＤ中の後進パルスＨＣＬは、遅延量Δ／２分（遅延素子Ｘ／２個分）だけ後進した後、ＨＢＤから出力され、３ＱＢＤ中の後進パルス３ＱＣＬは、遅延量３Δ／４分（遅延素子３Ｘ／４個分）だけ後進した後、３ＱＢＤから出力される。
【０２３８】
内部クロックＣＬＫは、ＢＤ、ＱＢＤ、ＨＢＤ、３ＱＢＤにそれぞれ入力され、後進パルスの生成のタイミングを決定する。内部クロックＣＬＫをインバ−タ３５により反転した反転内部クロック／ＣＬＫは、ＦＤに入力され、前進パルスが前進する期間（遅延量）を制御する。
【０２３９】
後進パルスＲＣＬは、遅延量（Ｄ１×３＋Ｄ２×４）を有する遅延回路３４を経由すると、外部クロックＣＫの位相と一致した補正内部クロックＣＫ´となる。
【０２４０】
また、後進パルスＱＣＬは、遅延量Ｄ２を有する遅延回路３６ａを経由すると、外部クロックＣＫに対して位相がＴ／４（＝９０°）だけ遅れた内部クロックＣＫＱとなる。
【０２４１】
また、後進パルスＨＣＬは、遅延量（Ｄ１＋Ｄ２×２）を有する遅延回路３６ｂを経由すると、外部クロックＣＫに対して位相がＴ／２（＝１８０°）だけ遅れた内部クロックＣＫＨとなる。
【０２４２】
さらに、後進パルス３ＱＣＬは、遅延量（Ｄ１×２＋Ｄ２×３）を有する遅延回路３６ｃを経由すると、外部クロックＣＫに対して位相が３Ｔ／４（＝２７０°）だけ遅れた内部クロックＣＫＤとなる。
【０２４３】
ここで、遅延回路３２の遅延量Ａは、４×（Ｄ１＋Ｄ２）に設定されている。
【０２４４】
図３４は、図３２のクロック制御回路の構成を詳細に示すものである。
【０２４５】
外部クロックＣＫは、メモリの入力端子３０に与えられる。外部クロックＣＫは、遅延量Ｄ１を有する入力バッファ１３に入力される。入力バッファ１３は、外部クロックＣＫに対してＤ１のスキュ−を有する内部クロックＣＬＫを出力する。内部クロックＣＬＫは、遅延量Ａを有する遅延回路３２に入力され、遅延回路３２は、前進パルスＦＣＬ１（遅延模倣パルスＣＬ）を出力する。
【０２４６】
内部クロックＣＬＫ、及び内部クロックＣＬＫをインバ−タ３５により反転した反転内部クロック／ＣＬＫは、それぞれｎ（ｎは自然数）個の遅延ユニット３３−１，３３−２，…３３−ｎに入力される。
【０２４７】
ｎ個の遅延ユニット３３−１，３３−２，…３３−ｎは、互いに直列に接続されている。初段の遅延ユニット３３−１には、前進パルスＦＣＬ１が入力され、また、初段の遅延ユニット３３−１からは、後進パルスＲＣＬ１が出力される。
【０２４８】
ｎ個の遅延ユニット３３−１，３３−２，…３３−ｎには、制御パルス発生回路６０が出力する制御パルスＰ，／Ｐが入力される。また、遅延ユニット３３−ｉ（ｉは、１〜ｎ）は、制御パルスＱｉ，／Ｑｉを出力する。制御パルスＱｉ，／Ｑｉは、ｋ／ｊＢＤ３７に入力される。
【０２４９】
後進パルスＲＣＬ１は、遅延量（ｊ−１）×Ｄ１＋ｊ×Ｄ２を有する遅延回路３４を経由することにより、補正内部クロックＣＫ´となる。
【０２５０】
後進パルスｋ／ｊＣＬは、遅延量（ｋ−１）×Ｄ１＋ｋ×Ｄ２を有する遅延回路３６を経由することにより、外部クロックＣＫに対して位相がＴ×（ｋ／ｊ）（＝３６０°×ｋ／ｊ）だけ遅れた内部クロックＣＫＤとなる。
【０２５１】
図３５は、図３４の遅延ユニットの構成の第１例を詳細に示すものである。
【０２５２】
遅延ユニットＵｉ（ｉ＝１〜ｎ）は、前進パルス遅延回路、状態保持回路及び後進パルス遅延回路の３つの部分から構成される。
【０２５３】
前進パルス遅延回路は、３つのインバ−タ４１〜４３から構成されている。インバ−タ４１，４２は、直列接続され、インバ−タ４１には、前段の遅延ユニットの出力信号ＦＣＬｉが入力され、インバ−タ４２は、後段の遅延ユニットに出力信号ＦＣＬｉ＋１を出力する。インバ−タ（クロックドインバ−タ）４１の動作は、制御パルス／Ｐにより制御され、例えば、制御パルス／Ｐが“１”のとき、インバ−タ４１は、活性状態となる。
【０２５４】
また、インバ−タ４３の出力端は、インバ−タ４２の入力端に接続され、インバ−タ４３の入力端には、常に“０”の電位（例えば、接地電位）が印加されている。インバ−タ（クロックドインバ−タ）４３の動作は、制御パルスＰにより制御され、例えば、制御パルスＰが“１”のとき、インバ−タ４３は、活性状態となる。
【０２５５】
後進パルス遅延回路は、３つのインバ−タ４４〜４６から構成されている。インバ−タ４４，４５は、直列接続され、インバ−タ４４には、後段の遅延ユニットの出力信号ＲＣＬｉ＋１又は内部クロックＣＬＫが入力され、インバ−タ４５は、前段の遅延ユニットに出力信号ＲＣＬｉを出力する。インバ−タ（クロックドインバ−タ）４４の動作は、制御パルスＱｉにより制御され、例えば、制御パルスＱｉが“１”のときのみ、インバ−タ４４は、活性状態となる。
【０２５６】
また、インバ−タ４６の出力端は、インバ−タ４５の入力端に接続され、インバ−タ４６の入力端には、常に、内部クロックＣＬＫが入力されている。インバ−タ（クロックドインバ−タ）４６の動作は、制御パルス／Ｑｉにより制御され、例えば、制御パルス／Ｑｉが“１”のとき、インバ−タ４６は、活性状態となる。
【０２５７】
状態保持回路は、状態保持部４７及びＮＡＮＤ回路４８，４９から構成されている。ＮＡＮＤ回路４８には、前段の遅延ユニットの出力信号ＦＣＬｉ及び反転内部クロック／ＣＬＫが入力され、ＮＡＮＤ回路４９には、インバ−タ４５の出力信号及び内部クロックＣＬＫが入力される。
【０２５８】
ＮＡＮＤ回路４８の出力信号は、状態保持部４７のセット入力／Ｓとなり、ＮＡＮＤ回路４９の出力信号は、状態保持部４７のリセット入力／Ｒとなっている。従って、ＮＡＮＤ回路４８の出力信号（セット入力）／Ｓが“０”となったとき、状態保持部４７はセット状態となり、ＮＡＮＤ回路４９の出力信号（リセット入力）／Ｒが“０”となったとき、状態保持部４７はリセット状態となる。
【０２５９】
状態保持部４７は、制御パルスＱ，／Ｑを出力するようにも構成されている。制御パルスＱは、状態保持部４７がセット状態のときに“１”となり、制御パルス／Ｑは、状態保持部４７がリセット状態のときに“１”となる。
【０２６０】
状態保持部４７は、例えば、図４のような構成のものを使用することができる。
【０２６１】
前進パルスが通過した遅延ユニットＵｉでは、制御パルスＱｉが“Ｈ”となり、／Ｑｉが“Ｌ”となる。一方、後進パルスが通過した遅延ユニットＵｉでは、制御パルスＱｉが“Ｌ”となり、／Ｑｉが“Ｈ”となる。
【０２６２】
図３６は、図３４の遅延ユニットの構成の第２例を詳細に示すものである。
【０２６３】
遅延ユニットＵｉ（ｉ＝１〜ｎ）は、前進パルス遅延回路ｆｄｉ、状態保持回路ｓｒｉ及び後進パルス遅延回路ｂｄｉの３つの部分から構成される。
【０２６４】
前進パルス遅延回路ｆｄｉは、５つのインバ−タ９１〜９５から構成されている。インバ−タ９１〜９３は、直列接続され、インバ−タ９１には、前段の遅延ユニットの出力信号ＦＣＬｉが入力され、インバ−タ９２は、後段の遅延ユニットに出力信号ＦＣＬｉ＋１を出力する。インバ−タ（クロックドインバ−タ）９１の動作は、制御パルス／Ｐにより制御され、例えば、制御パルス／Ｐが“１”のとき、インバ−タ９１は、活性状態となる。
【０２６５】
また、インバ−タ９４の出力端は、インバ−タ９１の出力端に接続されると共にインバ−タ９２，９５の入力端に接続され、インバ−タ９４の入力端には、常に“０”の電位（例えば、接地電位）が印加されている。インバ−タ（クロックドインバ−タ）９４の動作は、制御パルスＰにより制御され、例えば、制御パルスＰが“１”のとき、インバ−タ９４は、活性状態となる。
【０２６６】
後進パルス遅延回路ｂｄｉは、５つのインバ−タ９６〜１００から構成されている。インバ−タ９６〜９８は、直列接続され、インバ−タ９６には、後段の遅延ユニットの出力信号ＲＣＬｉ＋１又は内部クロックＣＬＫが入力され、インバ−タ９７は、前段の遅延ユニットに出力信号ＲＣＬｉを出力する。インバ−タ  （クロックドインバ−タ）９６の動作は、制御パルスＱｉにより制御され、例えば、制御パルスＱｉが“１”のときのみ、インバ−タ９６は、活性状態となる。
【０２６７】
また、インバ−タ９９の出力端は、インバ−タ９６の出力端に接続されると共にインバ−タ９７，１００の入力端に接続され、インバ−タ９９の入力端には、常に、内部クロックＣＬＫが入力されている。インバ−タ（クロックドインバ−タ）９９の動作は、制御パルス／Ｑｉにより制御され、例えば、制御パルス／Ｑｉが“１”のとき、インバ−タ９９は、活性状態となる。
【０２６８】
状態保持回路ｓｒｉは、ＰチャネルＭＯＳトランジスタ１０１，１０２、ＮチャネルＭＯＳトランジスタ１０３，１０４及びインバ−タ１０５から構成されている。
【０２６９】
ＰチャネルＭＯＳトランジスタ１０１，１０２は、電源端子とノ−ドＺの間に直列接続され、ＮチャネルＭＯＳトランジスタ１０３，１０４は、接地端子とノ−ドＺの間に直列接続されている。
【０２７０】
ＭＯＳトランジスタ１０１，１０４のゲ−トには、内部クロックＣＬＫを反転させたクロック信号／ＣＬＫが入力され、ＭＯＳトランジスタ１０２のゲ−トには、遅延ユニットＵｉ−３の出力信号／ＲＣＬｉ−３が入力され、ＭＯＳトランジスタ１０３のゲ−トには、遅延ユニットＵｉ−１の出力信号ＦＦＣＬｉが入力される。
【０２７１】
インバ−タ１０５の入力端は、ノ−ドＺに接続され、インバ−タ１０５の出力端からは制御パルスＱｉ−２が出力される。ノ−ドＺからは、制御パルス／Ｑｉ−２が出力される。
【０２７２】
図３７及び図３８は、図３４のｋ／ｊＢＤの構成の一例を示している。
【０２７３】
本例では、ｋが１、ｊが２の場合、即ち、外部クロックに対して位相がＴ／２だけ遅れる場合について説明する。この場合、ｋ／ｊＢＤは、ＨＢＤ（Half Backward Delay ）となる。
【０２７４】
ＨＢＤは、直列接続されたｍ（ｍは自然数）個の遅延ユニットｂｄｉ（ｉ＝１〜ｍ）から構成されている。各遅延ユニットｂｄｉの構成は、ＳＡＤ（Synchronous Adjustable Delay）の遅延ユニットＵｉの後進パルス遅延回路ｂｄｉの構成と同じである。
【０２７５】
よって、ＢＤにおける後進パルスの遅延量とＨＢＤにおける後進パルスの遅延量の比は、ＢＤにおける遅延ユニット数とＨＢＤにおける遅延ユニット数の比、正確には、１つのブロック内におけるＢＤの遅延ユニット数とＨＢＤの遅延ユニット数の比に等しくなる。
【０２７６】
具体的には、本例では、ｎ個の遅延ユニットＵｉ（ｉ＝１〜ｎ）とｍ個の遅延ユニットｂｄｉ（ｉ＝１〜ｍ）を、それぞれｒ（ｒは自然数）個のブロックＢ（１），Ｂ（２），…Ｂ（ｒ）に均等に分けている。
【０２７７】
例えば、ブロックＢ（１）を、２個の遅延ユニットＵ１，Ｕ２と１つの遅延ユニットｂｄ１から構成し、遅延ユニットＵ１を制御する制御パルスＱ１，／Ｑ１及び遅延ユニットＵ２を制御する制御パルスＱ２，／Ｑ２のうちのいずれか一方を遅延ユニットｂｄ１に与えている。
【０２７８】
同様に、ブロックＢ（ｒ）を、２個の遅延ユニットＵｎ−１，Ｕｎと１つの遅延ユニットｂｄｍから構成し、遅延ユニットＵｎ−１を制御する制御パルスＱｎ−１，／Ｑｎ−１及び遅延ユニットＵｎを制御する制御パルスＱｎ，／Ｑｎのうちのいずれか一方を遅延ユニットｂｄｍに与えている。
【０２７９】
つまり、本例では、ＳＡＤの２個の遅延ユニットに対してＨＢＤの１個の遅延ユニットを設けている。よって、ＢＤにおいては、後進パルスは、Δだけ遅延するのに対し、ＨＢＤにおいては、後進パルスは、Δ／２だけ遅延することになる。
【０２８０】
なお、本例の場合、ｒとｍは、等しく、ｍ＝ｎ／２の関係がある。また、上記説明において度々でてくる互いに素な自然数ｊ，ｋは、それぞれｊ＝２（１つのブロック内のＳＡＤの遅延ユニットの数に等しい）、ｋ＝１（１つのブロック内のＨＢＤの遅延ユニットの数に等しい）となる。
【０２８１】
また、ＳＡＤの遅延ユニットの総数ｎは、ｊ（本例では２）×ｒとなり、ＨＢＤの遅延ユニットの総数ｍは、ｋ（本例では１）×ｒとなる。
【０２８２】
また、ＨＢＤの遅延ユニットｂｄ１〜ｂｄｍは、ＳＡＤの遅延ユニットＵ１〜Ｕｎに対して均等に配置するのがよい。つまり、ＳＡＤの隣接する２つの遅延ユニットに対してＨＢＤの１つの遅延ユニットを対応させれば、正確にΔ／２の遅延を生成できるようになる。
【０２８３】
図３９は、ＨＢＤにおける遅延ユニットｂｄｉの構成の一例を示している。
【０２８４】
本例は、図３５の遅延ユニットＵｉを用いた場合の例である。即ち、遅延ユニットＵｉの後進パルス遅延回路は、３つのインバ−タ４４〜４６から構成されているため、ＨＢＤにおける遅延ユニットｂｄｉも、３つのインバ−タ４４´〜４６´から構成される。
【０２８５】
インバ−タ４４´，４５´は、直列接続され、インバ−タ４４´には、後段の遅延ユニットの出力信号ＨＣＬｉ＋１又は内部クロックＣＬＫが入力され、インバ−タ４５´は、前段の遅延ユニットに出力信号ＨＣＬｉを出力する。インバ−タ（クロックドインバ−タ）４４´の動作は、制御パルスＱｉにより制御され、例えば、制御パルスＱｉが“１”のときのみ、インバ−タ４４´は、活性状態となる。
【０２８６】
また、インバ−タ４６´の出力端は、インバ−タ４５´の入力端に接続され、インバ−タ４６´の入力端には、常に、内部クロックＣＬＫが入力されている。インバ−タ（クロックドインバ−タ）４６´の動作は、制御パルス／Ｑｉにより制御され、例えば、制御パルス／Ｑｉが“１”のとき、インバ−タ４６´は、活性状態となる。
【０２８７】
図４０は、図３９の遅延ユニットｂｄｉをシンボル化して示すものである。よって、図３９の回路と図４０の回路は、同一のものを示している。
【０２８８】
図４１は、図３４のｋ／ｊＢＤの構成の一例を示している。
【０２８９】
本例では、ｊが３、ｋが１の場合、即ち、外部クロックに対して位相がＴ／３だけ遅れる場合について説明する。
【０２９０】
１／３ＢＤは、直列接続されたｍ個の遅延ユニットｂｄｉ（ｉ＝１〜ｍ）から構成されている。各遅延ユニットｂｄｉの構成は、ＳＡＤ（Synchronous Adjustable Delay）の遅延ユニットＵｉの後進パルス遅延回路ｂｄｉの構成と同じである。
【０２９１】
よって、ＢＤにおける後進パルスの遅延量と１／３ＢＤにおける後進パルスの遅延量の比は、ＢＤにおける遅延ユニットの数と１／３ＢＤにおける遅延ユニットの数の比、正確には、１つのブロック内におけるＢＤの遅延ユニット数と１／３ＢＤの遅延ユニット数の比に等しくなる。
【０２９２】
具体的には、本例では、ｎ個の遅延ユニットＵｉ（ｉ＝１〜ｎ）とｍ個の遅延ユニットｂｄｉ（ｉ＝１〜ｍ）を、ｒ個のブロックＢ（１），Ｂ（２），…Ｂ  （ｒ）に均等に分けている。
【０２９３】
例えば、ブロックＢ（１）を、３個の遅延ユニットＵ１〜Ｕ３と１つの遅延ユニットｂｄ１から構成し、遅延ユニットＵ１を制御する制御パルスＱ１，／Ｑ１を遅延ユニットｂｄ１に与えている。但し、制御パルスＱ１，／Ｑ１に変えて、遅延ユニットＵ２又は遅延ユニットＵ３を制御する制御パルスを遅延ユニットｂｄ１に与えてもよい。
【０２９４】
つまり、本例では、ＳＡＤの３個の遅延ユニットに対して１／３ＢＤの１個の遅延ユニットを設けている。よって、ＢＤにおいては、後進パルスは、Δだけ遅延するのに対し、１／３ＢＤにおいては、後進パルスは、Δ／３だけ遅延することになる。
【０２９５】
なお、本例の場合、ｒとｍは、等しく、ｍ＝ｎ／３の関係がある。また、上記説明において度々でてくる互いに素な自然数ｊ，ｋは、それぞれｊ＝３（１つのブロック内のＳＡＤの遅延ユニットの数に等しい）、ｋ＝１（１つのブロック内のＨＢＤの遅延ユニットの数に等しい）となる。
【０２９６】
また、ＳＡＤの遅延ユニットの総数ｎは、ｊ（本例では３）×ｒとなり、ＨＢＤの遅延ユニットの総数ｍは、ｋ（本例では１）×ｒとなる。
【０２９７】
また、１／３ＢＤの遅延ユニットｂｄ１〜ｂｄｍをＳＡＤの遅延ユニットＵ１〜Ｕｎに対して均等に配置するのがよい。つまり、ＳＡＤの隣接する３つの遅延ユニットに対して１／３ＢＤの１つの遅延ユニットを対応させれば、正確にΔ／３の遅延を生成できるようになる。
【０２９８】
図４２は、図３４のｋ／ｊＢＤの構成の一例を示している。
【０２９９】
本例では、ｋが２、ｊが３の場合、即ち、外部クロックに対して位相が２Ｔ／３だけ遅れる場合について説明する。
【０３００】
２／３ＢＤは、直列接続されたｍ個の遅延ユニットｂｄｉ（ｉ＝１〜ｍ）から構成されている。各遅延ユニットｂｄｉの構成は、ＳＡＤ（Synchronous Adjustable Delay）の遅延ユニットＵｉの後進パルス遅延回路ｂｄｉの構成と同じである。
【０３０１】
よって、ＢＤにおける後進パルスの遅延量と２／３ＢＤにおける後進パルスの遅延量の比は、ＢＤにおける遅延ユニット数と２／３ＢＤにおける遅延ユニット数の比、正確には、１つのブロック内におけるＢＤの遅延ユニット数と２／３ＢＤの遅延ユニット数の比に等しくなる。
【０３０２】
具体的には、本例では、ｎ個の遅延ユニットＵｉ（ｉ＝１〜ｎ）とｍ個の遅延ユニットｂｄｉ（ｉ＝１〜ｍ）を、ｒ個のブロックＢ（１），Ｂ（２），…Ｂ  （ｒ）に均等に分けている。
【０３０３】
例えば、ブロックＢ（１）を、３個の遅延ユニットＵ１〜Ｕ３と２つの遅延ユニットｂｄ１，ｂｄ２から構成し、遅延ユニットＵ１を制御する制御パルスＱ１，／Ｑ１を遅延ユニットｂｄ１に与え、遅延ユニットＵ３を制御する制御パルスＱ３，／Ｑ３を遅延ユニットｂｄ２に与えている。
【０３０４】
但し、制御パルスＱ１，／Ｑ１，Ｑ３，／Ｑ３に変えて、制御パルスＱ１，／Ｑ１，Ｑ２，／Ｑ２を遅延ユニットｂｄ１，ｂｄ２に与えてもよいし、また、制御パルスＱ２，／Ｑ２，Ｑ３，／Ｑ３を遅延ユニットｂｄ１，ｂｄ２に与えてもよい。
【０３０５】
つまり、本例では、ＳＡＤの３個の遅延ユニットに対して２／３ＢＤの２個の遅延ユニットを設けている。よって、ＢＤにおいては、後進パルスは、Δだけ遅延するのに対し、２／３ＢＤにおいては、後進パルスは、２Δ／３だけ遅延することになる。
【０３０６】
なお、本例の場合、ｍ＝２ｎ／３の関係がある。また、上記説明において度々でてくる互いに素な自然数ｊ，ｋは、それぞれｊ＝３（１つのブロック内のＳＡＤの遅延ユニットの数に等しい）、ｋ＝２（１つのブロック内のＨＢＤの遅延ユニットの数に等しい）となる。
【０３０７】
また、ＳＡＤの遅延ユニットの総数ｎは、ｊ（本例では３）×ｒとなり、ＨＢＤの遅延ユニットの総数ｍは、ｋ（本例では２）×ｒとなる。また、ｍ／ｎ＝ｋ×ｒ／ｊ×ｒであるから、ｍ／ｎ＝ｋ／ｊの関係がある。
【０３０８】
また、２／３ＢＤの遅延ユニットｂｄ１〜ｂｄｍをＳＡＤの遅延ユニットＵ１〜Ｕｎに対して均等に配置するのがよい。つまり、ＳＡＤの隣接する３つの遅延ユニットに対して２／３ＢＤの２つの遅延ユニットを対応させれば、正確に２Δ／３の遅延を生成できるようになる。
【０３０９】
図４３は、図３４のｋ／ｊＢＤの構成を一般的に示している。図４４は、図４３の１つのブロックＢ（ｉ）内におけるｋ／ｊＢＤの構成を示している。
【０３１０】
ＳＡＤは、ｒ個のブロックＢ（１）〜Ｂ（ｒ）から構成されている。ＳＡＤにおいて、各ブロックは、ｊ個の遅延ユニットを含んでいる。同様に、ｋ／ｊＢＤは、ｒ個のブロックＢ（１）〜Ｂ（ｒ）から構成されている。ｋ／ｊＢＤにおいて、各ブロックは、ｋ個の遅延ユニットを含んでいる。
【０３１１】
ｊ及びｋは、互いに素な自然数であり、ｊ＞ｋに設定するのが一般的である。ブロックがｒ個存在するから、ＳＡＤの遅延ユニットの合計数ｎは、ｒ×ｊ個となり、ｋ／ｊＢＤの遅延ユニットの合計数ｍは、ｒ×ｋ個となる。
【０３１２】
ＳＡＤのブロック数とｋ／ｊＢＤのブロック数は等しい。例えば、ＳＡＤのブロックＢ（１）は、ｋ／ｊＢＤのブロック（１）に対応し、ＳＡＤのブロックＢ（２）は、ｋ／ｊＢＤのブロック（２）に対応し、ＳＡＤのブロックＢ（ｒ）は、ｋ／ｊＢＤのブロック（ｒ）に対応している。
【０３１３】
例えば、ＳＡＤのブロック（１）は、ｊ組の制御パルスＱ１，／Ｑ１，Ｑ２，／Ｑ２，・・・Ｑｊ，／Ｑｊにより制御されている。そこで、これらｊ組の制御パルスのうちのｋ（＜ｊ）組のみを選択し、このｋ組の制御パルスをｋ／ｊＢＤのブロック（１）に供給する。
【０３１４】
ｋ組の制御パルスは、ｊ組の制御パルスＱ１，／Ｑ１，Ｑ２，／Ｑ２，・・・Ｑｊ，／Ｑｊから規則的かつ均等に選択される。
【０３１５】
また、選択されたｋ組の制御パルスは、ｋ／ｊＢＤの対応するｋ個の遅延ユニットに規則的に与えられる。例えば、制御パルスＱ１，／Ｑ１，Ｑ２，／Ｑ２が選択される場合には、制御パルスＱ１，／Ｑ１をｋ／ｊＢＤの遅延ユニットｂｄ１に与え（ｂｄ２に与えない）、制御パルスＱ２，／Ｑ２をｋ／ｊＢＤの遅延ユニットｂｄ２に与える（ｂｄ１に与えない）。
【０３１６】
このような構成によれば、ＳＡＤの前進パルスが到達する遅延ユニットの位置にかかわらず、常に、ＳＡＤの遅延ユニット数とｋ／ｊＢＤの遅延ユニット数の比は、ｋ／ｊ＝ｍ／ｎを満たすようになる。よって、前進パルスが到達する遅延ユニットの位置にかかわらず、ｋ／ｊＢＤにおいて正確にｋ／ｊΔの遅延量を生成することができる。
【０３１７】
次に、図４５を参照しながら、本発明（図３１の例の場合）の原理について説明する。
【０３１８】
外部クロックＣＫと内部クロックＣＬＫのスキュ−の幅（遅延量）をｋ×Ｄ１とし、外部クロックＣＫ及び内部クロックＣＬＫの周期をＴとする。
【０３１９】
内部クロックＣＬＫの１つめのパルスが発生した時点（立ち上がった時点）から時間Ａが経過した時点で遅延模倣パルスＣＬを発生させる。この場合、遅延模倣パルスＣＬが発生した時点から、内部クロックＣＬＫの２つめのパルスが発生する時点までの時間は、Δｆとなる。
【０３２０】
また、この時間Δｆをコピ−してΔｂを作り、遅延模倣パルスＣＬを発生させた時点から時間２×Δ（但し、Δｆ＝Δｂ＝Δ）が経過した時点で遅延模倣パルスＲＣＬが発生するようにする。すると、遅延模倣パルスＲＣＬが発生した時点から時間Ａが経過した時点は、内部クロックＣＬＫの３つめのパルスが発生する時点と一致することになる。但し、（Ａ＋Ｗ）＜Ｔとする。Ｗは、遅延模倣パルスＣＬ，ＲＣＬの幅である。
【０３２１】
遅延模倣パルスＲＣＬが発生した時点から外部クロックＣＫの３つめのパルスが発生する時点までの時間を（ｊ−ｋ）×Ｄ１＋ｊ×Ｄ２とすると、遅延模倣パルスＲＣＬを時間（ｊ−ｋ）×Ｄ１＋ｊ×Ｄ２だけ遅延させてやれば、外部クロックＣＫのタイミングに一致した補正内部クロックＣＫ´が得られる。
【０３２２】
つまり、遅延量Ａ，（２×Δ），（ｊ−ｋ）×Ｄ１＋ｊ×Ｄ２を生成する遅延回路を形成し、内部クロックＣＬＫを時間  Ａ＋（２×Δ）＋｛（ｊ−ｋ）×Ｄ１＋ｊ×Ｄ２｝だけ遅らせれば、外部クロックＣＫのタイミングに一致した補正内部クロックＣＫ´が得られることになる。
【０３２３】
遅延量（２×Δ）は、ＳＡＤにより生成され、また、遅延量（ｊ−ｋ）×Ｄ１＋ｊ×Ｄ２は、遅延素子により生成される。遅延量Ａは、以下のようにして決定される。
【０３２４】
図４５の関係から、
ｋ×Ｄ１＋Ａ＋Δ  ＝  Ｔ＋ｋ×Ｄ１            …（１）
ｋ×Ｄ１＋Ａ＋２Δ＋（ｊ−ｋ）×Ｄ１＋ｊ×Ｄ２  ＝  ２Ｔ            …（２）
が導ける。
【０３２５】
（１）式より、Ｔ  ＝  Ａ＋Δ  …（３）が導け、
（２）式より、Ａ＋２Δ＋ｊ（Ｄ１＋Ｄ２）  ＝  ２Ｔ  …（４）が導ける。
【０３２６】
（３），（４）式より、
Ａ＋２Δ＋ｊ（Ｄ１＋Ｄ２）  ＝  ２（Ａ＋Δ）
Ａ  ＝  ｊ（Ｄ１＋Ｄ２）                      …（５）
となる。
【０３２７】
また、外部クロックＣＫに対して（ｋ／ｊ）×Ｔだけ遅延した内部クロックＣＫＤが生成される原理は、以下の通りである。
【０３２８】
時間（ｋ／ｊ）×Δ（Δ＝Δｆ＝Δｂ）を作り、遅延模倣パルスＣＬを発生させた時点から時間Δ＋（ｋ／ｊ）×Δが経過した時点で遅延パルスｋ／ｊＣＬが発生するようにする。また、遅延パルスｋ／ｊＣＬが発生した時点から時間ｋ×Ｄ２が経過した時点において、内部クロックＣＫＤを発生させる。
【０３２９】
この時、図４５から明らかなように、内部クロックＣＫＤは、外部クロックＣＫに対して、
ｋ×Ｄ１＋（ｋ／ｊ）×Δ＋ｋ×Ｄ２            …（６）
だけ遅れていることになる。
【０３３０】
（６）式を変形すると、
（ｋ／ｊ）×（ｊ×Ｄ１＋Δ＋ｊ×Ｄ２）
＝  （ｋ／ｊ）×｛ｊ（Ｄ１＋Ｄ２）＋Δ｝  …（７）
となる。
【０３３１】
（７）式は、上記（３），（５）式より、
（ｋ／ｊ）×Ｔ                                …（８）
となる。
【０３３２】
つまり、内部クロックＣＫＤは、外部クロックＣＫに対して位相が（ｋ／ｊ）×Ｔだけ遅れていることを意味する。
【０３３３】
よって、遅延量Ａ，Δ＋（ｋ／ｊ）×Δ，ｋ×Ｄ２を生成する遅延回路を形成し、内部クロックＣＬＫを時間  Ａ＋｛Δ＋（ｋ／ｊ）×Δ｝＋ｋ×Ｄ２だけ遅らせれば、外部クロックＣＫに対して位相が（ｋ／ｊ）×Ｔだけ遅れた内部クロックＣＫＤが得られることになる。
【０３３４】
遅延量Δは、ＳＡＤのＦＤにより生成され、また、遅延量ｋ×Ｄ２は、遅延素子により生成される。遅延量Ａは、上述の手法によって、（５）式に示すように、ｊ（Ｄ１＋Ｄ２）に設定される。
【０３３５】
次に、図４６を参照しながら、本発明（図３２の例の場合）の原理について説明する。
【０３３６】
外部クロックＣＫと内部クロックＣＬＫのスキュ−の幅（遅延量）をＤ１とし、外部クロックＣＫ及び内部クロックＣＬＫの周期をＴとする。
【０３３７】
内部クロックＣＬＫの１つめのパルスが発生した時点（立ち上がった時点）から時間Ａが経過した時点で遅延模倣パルスＣＬを発生させる。この場合、遅延模倣パルスＣＬが発生した時点から、内部クロックＣＬＫの２つめのパルスが発生する時点までの時間は、Δｆとなる。
【０３３８】
また、この時間Δｆをコピ−してΔｂを作り、遅延模倣パルスＣＬを発生させた時点から時間２×Δ（但し、Δｆ＝Δｂ＝Δ）が経過した時点で遅延模倣パルスＲＣＬが発生するようにする。すると、遅延模倣パルスＲＣＬが発生した時点から時間Ａが経過した時点は、内部クロックＣＬＫの３つめのパルスが発生する時点と一致することになる。但し、（Ａ＋Ｗ）＜Ｔとする。Ｗは、遅延模倣パルスＣＬ，ＲＣＬの幅である。
【０３３９】
遅延模倣パルスＲＣＬが発生した時点から外部クロックＣＫの３つめのパルスが発生する時点までの時間を（ｊ−１）×Ｄ１＋ｊ×Ｄ２とすると、遅延模倣パルスＲＣＬを時間（ｊ−１）×Ｄ１＋ｊ×Ｄ２だけ遅延させてやれば、外部クロックＣＫのタイミングに一致した補正内部クロックＣＫ´が得られる。
【０３４０】
つまり、遅延量Ａ，（２×Δ），（ｊ−１）×Ｄ１＋ｊ×Ｄ２を生成する遅延回路を形成し、内部クロックＣＬＫを時間  Ａ＋（２×Δ）＋｛（ｊ−１）×Ｄ１＋ｊ×Ｄ２｝だけ遅らせれば、外部クロックＣＫのタイミングに一致した補正内部クロックＣＫ´が得られることになる。
【０３４１】
遅延量（２×Δ）は、ＳＡＤにより生成され、また、遅延量（ｊ−１）×Ｄ１＋ｊ×Ｄ２は、遅延素子により生成される。遅延量Ａは、以下のようにして決定される。
【０３４２】
図４６の関係から、
Ｄ１＋Ａ＋Δ  ＝  Ｔ＋Ｄ１                    …（９）
Ｄ１＋Ａ＋２Δ＋（ｊ−１）×Ｄ１＋ｊ×Ｄ２  ＝  ２Ｔ            …（１０）
が導ける。
【０３４３】
（９）式より、Ｔ  ＝  Ａ＋Δ  …（１１）が導け、
（１０）式より、Ａ＋２Δ＋ｊ（Ｄ１＋Ｄ２）  ＝  ２Ｔ  …（１２）が導ける。
【０３４４】
（１１），（１２）式より、
Ａ＋２Δ＋ｊ（Ｄ１＋Ｄ２）  ＝  ２（Ａ＋Δ）
Ａ  ＝  ｊ（Ｄ１＋Ｄ２）                      …（１３）
となる。
【０３４５】
また、外部クロックＣＫに対して（ｋ／ｊ）×Ｔだけ遅延した内部クロックＣＫＤが生成される原理は、以下の通りである。
【０３４６】
時間（ｋ／ｊ）×Δ（Δ＝Δｆ＝Δｂ）を作り、遅延模倣パルスＣＬを発生させた時点から時間Δ＋（ｋ／ｊ）×Δが経過した時点で遅延パルスｋ／ｊＣＬが発生するようにする。また、遅延パルスｋ／ｊＣＬが発生した時点から時間（ｋ−１）×Ｄ２＋ｋ×Ｄ２が経過した時点において、内部クロックＣＫＤを発生させる。
【０３４７】
この時、図４６から明らかなように、内部クロックＣＫＤは、外部クロックＣＫに対して、
Ｄ１＋（ｋ／ｊ）×Δ＋（ｋ−１）×Ｄ１＋ｋ×Ｄ２  …（１４）
だけ遅れていることになる。
【０３４８】
（１４）式を変形すると、
（ｋ／ｊ）×（ｊ×Ｄ１＋Δ＋ｊ×Ｄ２）
＝  （ｋ／ｊ）×｛ｊ（Ｄ１＋Ｄ２）＋Δ｝  …（１５）
となる。
【０３４９】
（１５）式は、上記（１１），（１２）式より、
（ｋ／ｊ）×Ｔ                                …（１６）
となる。
【０３５０】
つまり、内部クロックＣＫＤは、外部クロックＣＫに対して位相が（ｋ／ｊ）×Ｔだけ遅れていることを意味する。
【０３５１】
よって、遅延量Ａ，Δ＋（ｋ／ｊ）×Δ，ｋ×Ｄ２を生成する遅延回路を形成し、内部クロックＣＬＫを時間  Ａ＋｛Δ＋（ｋ／ｊ）×Δ｝＋ｋ×Ｄ２だけ遅らせれば、外部クロックＣＫに対して位相が（ｋ／ｊ）×Ｔだけ遅れた内部クロックＣＫＤが得られることになる。
【０３５２】
遅延量Δは、ＳＡＤのＦＤにより生成され、また、遅延量ｋ×Ｄ２は、遅延素子により生成される。遅延量Ａは、上述の手法によって、（１３）式に示すように、ｊ（Ｄ１＋Ｄ２）に設定される。
【０３５３】
図４７は、外部クロックを発生し、デ−タを受け取るコントロ−ラと、外部クロックから生成した内部クロックに基づいてデ−タを出力するメモリとの接続関係を示している。
【０３５４】
上述の例では、外部クロックと内部クロックの位相関係を明確に決定し、メモリから正確なデ−タを出力する技術について述べた。本例では、このようなメモリから読み出された正確なデ−タを、コントロ−ラが正確に受け取ることができる技術について説明する。
【０３５５】
一般に、メモリシステムは、コントロ−ラ（ＣＰＵ）と、複数のメモリ（ＩＣ）とを含んでいる。また、外部クロックＣＫがコントロ−ラからメモリ１，２に到達するまでには、一定の時間がかかる。そこで、まず、コントロ−ラから各メモリ１，２までの外部クロックの配線長を等しくする。
【０３５６】
また、メモリ１又はメモリ２は、外部クロックＣＫに対して一定の位相関係にある内部クロックに基づいてデ−タを出力する。デ−タは、デ−タバスを経由してコントロ−ラに導かれる。
【０３５７】
コントロ−ラは、メモリ１又はメモリ２からデ−タを受け取るが、デ−タバスの配線長、配線容量などにより、デ−タがメモリ１又はメモリ２から出力され、コントロ−ラに入力されるまでに一定の時間がかかる。
【０３５８】
即ち、コントロ−ラは、正確なデ−タを取り込むため、デ−タバスのデ−タの伝搬時間を考慮したタイミングによりデ−タを取り込む必要がある。
【０３５９】
そこで、メモリ１，２に等しい外部クロックの入力容量を持つダミ−メモリ  （ＩＣ）を用意する。コントロ−ラからダミ−メモリまでの外部クロックの配線長は、コントロ−ラから各メモリ１，２までの外部クロックの配線長に等しくする。
【０３６０】
また、ダミ−ＩＣに入力される外部クロックＣＫをさらにコントロ−ラに戻し、これをリタ−ンクロックとする。
【０３６１】
リタ−ンクロックは、コントロ−ラがメモリ１又はメモリ２の出力デ−タを受け取るタイミングを決定するものである。よって、ダミ−メモリからコントロ−ラまでのリタ−ンクロックの配線長は、メモリ１又はメモリ２からコントロ−ラまでのデ−タバス長に等しくする。
【０３６２】
このように、コントロ−ラは、リタ−ンクロックに基づいて、メモリ１又はメモリ２からのデ−タを受け取る。よって、誤デ−タがコントロ−ラに入力されることがない。
【０３６３】
【発明の効果】
以上、説明したように、本発明のクロック制御回路によれば、次のような効果を奏する。
【０３６４】
外部クロックに対し常に一定の位相関係になる内部クロックを安定して生成することができ、しかも、外部クロックの周期が変化しても、外部クロックの数サイクル目には、外部クロックに対して内部クロックが常に一定の位相関係を有するようになる。
【０３６５】
よって、本発明は、いわゆるシンクロナスメモリのようなクロック同期型のＤＲＡＭのデ−タ入出力回路の制御に最適である。
【０３６６】
また、クロックのサイクルを分周してデ−タ出力を行うような制御により、クロックの１周期で複数のデ−タを出力するような場合には、外部クロックに対して位相が所定量だけ正確にずれた内部クロックを複数必要とするが、本発明によれば、このような複数の内部クロックをＰＬＬなどの複雑なシステムを用いなくても、容易に生成することができる。
【図面の簡単な説明】
【図１】本発明の回路を有するメモリを備えたシステムの主要部を示す図。
【図２】図１のメモリ内のクロック制御回路の構成を示す図。
【図３】図２の回路内の遅延ユニットを詳細に示す回路図。
【図４】図３の遅延ユニット内の状態保持部を詳細に示す回路図。
【図５】図２の回路内の制御パルス発生回路を詳細に示す図。
【図６】本発明の原理について示す図。
【図７】図２〜５の回路の動作を示すタイミング図。
【図８】図７のタイミング図のａの状態を示す図。
【図９】図７のタイミング図のｂの状態を示す図。
【図１０】図７のタイミング図のｃの状態を示す図。
【図１１】図７のタイミング図のｄの状態を示す図。
【図１２】図７のタイミング図のｅの状態を示す図。
【図１３】図７のタイミング図のｆの状態を示す図。
【図１４】図７のタイミング図のｇの状態を示す図。
【図１５】図７のタイミング図のｈの状態を示す図。
【図１６】図７のタイミング図のｉの状態を示す図。
【図１７】図２の回路の変形例を示す図。
【図１８】図２の回路の変形例を示す図、
【図１９】図１８の回路内の遅延回路３４を詳細に示す図。
【図２０】図１８の回路内の制御パルス発生延回路６１を詳細に示す図、
【図２１】図２の回路の動作の問題点を示す図。
【図２２】図１８〜図２０の回路の動作を示すタイミング図。
【図２３】本発明の回路をチップに組み込む場合のレイアウトを示す図。
【図２４】図２及び図１８の回路の動作を示す図。
【図２５】図２及び図１８の回路の動作を示す図。
【図２６】図２及び図１８の回路の動作を示す図。
【図２７】図２及び図１８の回路の動作を示す図。
【図２８】図２のクッロック制御回路の概略の構成を示す図。
【図２９】本発明のクロック制御回路の第１例を示す図。
【図３０】本発明のクロック制御回路の第２例を示す図。
【図３１】本発明のクロック制御回路の第３例を示す図。
【図３２】本発明のクロック制御回路の第４例を示す図。
【図３３】本発明のクロック制御回路の第５例を示す図。
【図３４】図１のクロック制御回路の構成を詳細に示す図。
【図３５】図３４の回路内の遅延ユニットＵｉの構成を詳細に示す図。
【図３６】図３４の回路内の遅延ユニットＵｉの構成を詳細に示す図。
【図３７】ＨＢＤの構成の第１例を示す図。
【図３８】ＨＢＤの構成の第２例を示す図。
【図３９】図３７又は図３８の遅延ユニットｂｄｉの構成を示す図。
【図４０】図３９の回路をシンボル化して示す図。
【図４１】１／３ＢＤの構成の第１例を示す図。
【図４２】１／３ＢＤの構成の第２例を示す図。
【図４３】ｍ／ｎＢＤの構成を示す図。
【図４４】図４３のブロックＢ（ｉ）の構成を示す図。
【図４５】本発明の原理について示す図。
【図４６】本発明の原理について示す図。
【図４７】本発明のメモリシステムの構成を示す図。
【図４８】従来のシステムの主要部を示す図。
【図４９】図４８のシステムの外部クロックと内部クロックのスキュ−を示す回路図。
【図５０】本発明の基礎となる同期システムの原理を示す図。
【図５１】図５０の原理を達成するための回路の一例を示す図。
【図５２】図５１の回路における遅延量Δｆ，Δｂの決定の様子を示す図。
【符号の説明】
１１  ：メモリ、  １２  ：ＣＰＵ、  １３  ：バッファ、  １４  ：入力回路、  １５  ：出力回路、  １６  ：書き込み・読み出し回路、  １７：メモリセルアレイ、  １８  ：デ−タバス、  ２１  ：入力端子、  ２２  ：入力バッファ、  ２３、２５−１〜２５−ｎ、２９−１〜２９−ｎ，３０  ：遅延回路、２４  ：前進遅延アレイ、  ２６  ：ミラ−制御回路、  ２７−１〜２７−ｎ：制御素子、  ２８  ：後進遅延アレイ、  ３１  ：クロック同期遅延制御回路、  ３２、３３−１〜３３−ｎ、３４，５７，６２  ：遅延回路、  ４１〜４６，５９，６３，６６〜６８，７０  ：インバ−タ、  ４７  ：状態保持部、  ４８，４９，６４  ：ＮＡＮＤ回路、  ５１，５２  ：Ｐチャネル型ＭＯＳトランジスタ、  ５３〜５６  ：Ｎチャネル型ＭＯＳトランジスタ、  ５８，６９，７１，７２  ：ＮＯＲ回路、  ６０，６１  ：制御パルス発生回路、  ７３：ＮＡＮＤ回路、  ７４  ：遅延回路、  ７５  ：インバ−タ、  ８１〜８４  ：回路パタ−ン。
【図１】
0003860546.tif 000002
【図２】
0003860546.tif 000003
【図３】
0003860546.tif 000004
【図４】
0003860546.tif 000005
【図５】
0003860546.tif 000006
【図６】
0003860546.tif 000007
【図７】
0003860546.tif 000008
【図８】
0003860546.tif 000009
【図９】
0003860546.tif 000010
【図１０】
0003860546.tif 000011
【図１１】
0003860546.tif 000012
【図１２】
0003860546.tif 000013
【図１３】
0003860546.tif 000014
【図１４】
0003860546.tif 000015
【図１５】
0003860546.tif 000016
【図１６】
0003860546.tif 000017
【図１７】
0003860546.tif 000018
【図１８】
0003860546.tif 000019
【図１９】
0003860546.tif 000020
【図２０】
0003860546.tif 000021
【図２１】
0003860546.tif 000022
【図２２】
0003860546.tif 000023
【図２３】
0003860546.tif 000024
【図２４】
0003860546.tif 000025
【図２５】
0003860546.tif 000026
【図２６】
0003860546.tif 000027
【図２７】
0003860546.tif 000028
【図２８】
0003860546.tif 000029
【図２９】
0003860546.tif 000030
【図３０】
0003860546.tif 000031
【図３１】
0003860546.tif 000032
【図３２】
0003860546.tif 000033
【図３３】
0003860546.tif 000034
【図３４】
0003860546.tif 000035
【図３５】
0003860546.tif 000036
【図３６】
0003860546.tif 000037
【図３７】
0003860546.tif 000038
【図３８】
0003860546.tif 000039
【図３９】
0003860546.tif 000040
【図４０】
0003860546.tif 000041
【図４１】
0003860546.tif 000042
【図４２】
0003860546.tif 000043
【図４３】
0003860546.tif 000044
【図４４】
0003860546.tif 000045
【図４５】
0003860546.tif 000046
【図４６】
0003860546.tif 000047
【図４７】
0003860546.tif 000048
【図４８】
0003860546.tif 000049
【図４９】
0003860546.tif 000050
【図５０】
0003860546.tif 000051
【図５１】
0003860546.tif 000052
【図５２】
0003860546.tif 000053