(57)【特許請求の範囲】
【請求項１】
遅延量を変化させるためのデジタル信号を受けて、遅延量を制御するカウント値を出力する制御回路と、
第１遅延単位をそれぞれ有する複数の第１遅延単位ユニットからなる第１ディレイラインと、前記第１遅延単位の所定数分に相当する第２遅延単位をそれぞれ有する複数の第２遅延単位遅延ユニットよりなる第２ディレイラインを含むディレイラインと、
を備え、
前記ディレイラインは、
前記カウント値の下位桁が示す数に応じた前記第１遅延ユニットに遅延対象信号を流通させ、その上、前記カウント値の上位桁が示す数に応じた前記第２遅延ユニットに前記遅延対象信号をさらに流通させて出力し、
前記制御回路は更に、
前記下位桁の桁溢れが生じたとき、前記下位桁だけを所定の初期値に設定するための初期値設定部を備えることを特徴とする、
デジタル遅延回路。
【請求項２】
前記初期値は、
当該初期値から前記所定数だけ変化したときに、前記桁溢れが生じる値である請求項１記載のデジタル遅延回路。
【請求項３】
前記制御回路は、
前記デジタル信号を受け、このデジタル信号に応じて、前記下位桁に対して前記カウントを行い、前記下位桁を出力し、前記下位桁の桁溢れが生じたときは、前記カウント動作中、アップカウント又はダウンカウントのいずれか一方を選択するための別のデジタル信号を出力するための第１制御回路と、
前記別のデジタル信号を受け、このデジタル信号に応じて、前記上位桁に対して前記カウントを行い、前記上位桁を出力するための第２制御回路と、
を備えた請求項１記載のデジタル遅延回路。
【請求項４】
前記第１制御回路は、
前記カウントを行い、前記下位桁を出力するための第１アップダウンカウンタを備え、
前記第２制御回路は、
前記カウントを行うための第２アップダウンカウンタと、
前記第２アップダウンカウンタの出力を前記上位桁としてデコードするためのデコーダと、
を備えた請求項３記載のデジタル遅延回路。
【請求項５】
前記ディレイラインは、前記複数の第１及び第２遅延ユニットのうち、前記遅延対象信号が流通しない前記第１及び第２遅延ユニットの入力電位を固定するための電位固定部を備えた請求項１記載のデジタル遅延回路。
【請求項６】
第１クロック信号を受けて、この位相を追従する第２クロック信号を生成するデジタルＰＬＬ回路であって、
請求項１記載のデジタル遅延回路と、
前記第１クロック信号及び前記第２クロック信号を受けて、これらの位相の比較を行い、この結果を前記デジタル信号として出力するための位相比較部と、
を備え、
前記遅延対象信号は、前記第２クロック信号であるデジタルＰＬＬ回路。
【請求項７】
前記位相比較部は、
前記第１クロック信号及び前記第２クロック信号を受けて、前記第１クロック信号の１周期内において生じる前記第２クロック信号のパルス数が予め設定された目標値に達したか否かの検出を行うためのパルスカウンタを備え、前記パルスカウンタの検出の結果に基づいて前記デジタル信号を生成する請求項６記載のデジタルＰＬＬ回路。
【請求項８】
前記位相比較部は、
前記パルスカウンタの検出の結果、前記第１クロック信号及び前記第２クロック信号を受けて、前記パルスカウンタの検出の結果により、前記パルス数が目標値に達しているときは前記第１クロック信号及び前記第２クロック信号の位相の比較を行うためのパルス位相比較部をさらに備え、前記パルス位相比較部の比較の結果を前記デジタル信号として生成する請求項７記載のデジタルＰＬＬ回路。
【請求項９】
前記パルスカウンタの検出の結果を受けて、この検出の結果に応じて、前記第２クロック信号を停止するためのクロック信号停止部をさらに備えた請求項８記載のデジタルＰＬＬ回路。
【請求項１０】
前記制御回路は、
前記上位桁が前記カウントを行うことによって変化するとき、前記デジタルＰＬＬ回路を搭載するシステムに割り込みを生じさせるための割り込み信号を出力するための割り込み信号出力部を備えた請求項６記載のデジタルＰＬＬ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、遅延量をデジタル値によって可変設定できるデジタル遅延回路及び外部クロックの位相に追従する内部クロックを生成するためのデジタルＰＬＬ（Phase Lock Loop）回路に関する。
【０００２】
【従来の技術】
従来のデジタルＰＬＬ回路は、例えばUSP5422835に記載されているように、複数のディレイラインによって位相をずらして発生させたパルスを用いて、外部クロックの周期を逓倍した出力信号を生成する。
【０００３】
図１１は、USP5422835に記載されている従来のデジタルＰＬＬ回路９００を示す回路図である。図１１では、可変ディレイライン１〜３には、位相をそれぞれ１２０゜、２４０゜、３６０゜ずつずらしたパルスＰＧ１３、２３、３３が発生する。そして、パルスＰＧ１３、ＰＧ２３、ＰＧ３３の論理和からトグルラッチを用いて外部クロック信号ＥＸＴＲの周期を１．５逓倍した出力信号を生成する。
【０００４】
したがって、可変ディレイライン１〜３の遅延量の合計は、外部クロックの１周期にする必要がある。また、３つのディレイラインはそれぞれ同じ遅延量を有する遅延単位ユニットによって構成されている。
【０００５】
【発明が解決しようとする課題】
このように、従来のデジタルＰＬＬ９００は、外部クロックの１周期と同じ遅延量を有するディレイラインが必要であるため、外部クロックの１周期が長いとき、遅延単位ユニットの数も多くなることによって、回路規模が大きくなるという問題点がある。また、ディレイライン内の各ノードの電位は常に変動することによって、デジタルＰＬＬ回路の消費電力が大きくなるという問題点がある。
【０００６】
本発明は、これらの問題点を解決するためになされたものであり、回路規模及び消費電力の低減が可能なデジタル遅延回路及びデジタルＰＬＬ回路を得ることを目的とする。
【０００７】
【課題を解決するための手段】
本発明の請求項１に係る課題解決手段は、遅延量を変化させるためのデジタル信号を受けて、遅延量を制御するカウント値を出力する制御回路と、第１遅延単位をそれぞれ有する複数の第１遅延単位ユニットからなる第１ディレイラインと、前記第１遅延単位の所定数分に相当する第２遅延単位をそれぞれ有する複数の第２遅延単位遅延ユニットよりなる第２ディレイラインを含むディレイラインと、を備え、前記ディレイラインは、前記カウント値の下位桁が示す数に応じた前記第１遅延ユニットに遅延対象信号を流通させ、その上、前記カウント値の上位桁が示す数に応じた前記第２遅延ユニットに前記遅延対象信号をさらに流通させて出力し、前記制御回路は更に、前記下位桁の桁溢れが生じたとき、前記下位桁だけを所定の初期値に設定するための初期値設定部を備えることを特徴とする。
【０００９】
本発明の請求項２に係る課題解決手段において、前記初期値は、当該初期値から前記所定数だけ変化したときに、前記桁溢れが生じる値である。
【００１０】
本発明の請求項３に係る課題解決手段において、前記制御回路は、前記デジタル信号を受け、このデジタル信号に応じて、前記下位桁に対して前記カウントを行い、前記下位桁を出力し、前記下位桁の桁溢れが生じたときは、前記カウント動作中、アップカウント又はダウンカウントのいずれか一方を選択するための別のデジタル信号を出力するための第１制御回路と、前記別のデジタル信号を受け、このデジタル信号に応じて、前記上位桁に対して前記カウントを行い、前記上位桁を出力するための第２制御回路とを備える。
【００１１】
本発明の請求項４に係る課題解決手段において、前記第１制御回路は、前記カウントを行い、前記下位桁を出力するための第１アップダウンカウンタを備え、前記第２制御回路は、前記カウントを行うための第２アップダウンカウンタと、前記第２アップダウンカウンタの出力を前記上位桁としてデコードするためのデコーダとを備える。
【００１２】
本発明の請求項５に係る課題解決手段において、前記ディレイラインは、前記複数の第１及び第２遅延ユニットのうち、前記遅延対象信号が流通しない前記第１及び第２遅延ユニットの入力電位を固定するための電位固定部を備える。
【００１３】
本発明の請求項６に係る課題解決手段は、第１クロック信号を受けて、この位相を追従する第２クロック信号を生成するデジタルＰＬＬ回路であって、請求項１記載のデジタル遅延回路と、前記第１クロック信号及び前記第２クロック信号を受けて、これらの位相の比較を行い、この結果を前記デジタル信号として出力するための位相比較部とを備え、前記遅延対象信号は、前記第２クロック信号である。
【００１４】
本発明の請求項７に係る課題解決手段において、前記位相比較部は、前記第１クロック信号及び前記第２クロック信号を受けて、前記第１クロック信号の１周期内において生じる前記第２クロック信号のパルス数が予め設定された目標値に達したか否かの検出を行うためのパルスカウンタを備え、前記パルスカウンタの検出の結果に基づいて前記デジタル信号を生成する。
【００１５】
本発明の請求項８に係る課題解決手段において、前記位相比較部は、前記パルスカウンタの検出の結果、前記第１クロック信号及び前記第２クロック信号を受けて、前記パルスカウンタの検出の結果により、前記パルス数が目標値に達しているときは前記第１クロック信号及び前記第２クロック信号の位相の比較を行うためのパルス位相比較部をさらに備え、前記パルス位相比較部の比較の結果を前記デジタル信号として生成する。
【００１６】
本発明の請求項９に係る課題解決手段は、前記パルスカウンタの検出の結果を受けて、この検出の結果に応じて、前記第２クロック信号を停止するためのクロック信号停止部をさらに備える。
【００１７】
本発明の請求項１０に係る課題解決手段において、前記制御回路は、前記上位桁が前記カウントを行うことによって変化するとき、前記デジタルＰＬＬ回路を搭載するシステムに割り込みを生じさせるための割り込み信号を出力するための割り込み信号出力部を備える。
【００１８】
【発明の実施の形態】
図１は本発明の実施の形態におけるデジタルＰＬＬ回路１を示すブロック図である。半導体チップ１０（システム）は、このデジタルＰＬＬ回路１を搭載する。デジタルＰＬＬ回路１は、半導体チップ１０の外部で生成された第１クロック信号Ｓ１（外部クロック信号）を受けて、この位相を追従する第２クロック信号Ｓ１１（内部クロック信号）を生成する。
【００１９】
まず、デジタルＰＬＬ回路１の構成について説明する。デジタルＰＬＬ回路１は、位相比較器１００（位相比較部）、制御回路２００及びディレイライン３００からなるデジタル遅延回路、及びクロック信号停止回路４００（第２クロック信号停止部）を備えている。
【００２０】
位相比較器１００は、第１クロック信号Ｓ１、第２クロック信号Ｓ１１及びディレイライン３００が出力したコンペアクロック信号Ｓ１０を受けて、信号Ｓ１及びＳ２の位相の比較を行い、この結果を示す遅延量を変化させるためのデジタル信号（第１周波数アップ信号Ｓ２、第１周波数ダウン信号Ｓ３）及びクロック停止信号Ｓ４を出力する。
【００２１】
５００はディレイライン３００及びクロック信号停止回路４００を経由する閉ループである。なお、コンペアクロック信号Ｓ１０はディレイライン３００とクロック信号停止回路４００との接続点における第２クロック信号である。
【００２２】
制御回路２００は、第１周波数アップ信号Ｓ２及び第１周波数ダウン信号Ｓ３を受けて、この信号Ｓ２及びＳ３に応じて、カウントを行い、このカウント値の下位桁を示す下位桁信号Ｓ７及びカウント値の上位桁を示す上位桁信号Ｓ８を出力する。
【００２３】
ディレイライン３００は、遅延対象信号である第２クロック信号Ｓ１１、下位桁信号Ｓ７、上位桁信号Ｓ８を受けて、コンペアクロック信号Ｓ１０を出力する。
【００２４】
クロック信号停止回路４００は、コンペアクロック信号Ｓ１０及びクロック停止信号Ｓ４を受けて、第２クロック信号Ｓ１１を出力する。
【００２５】
制御回路２００は、第１周波数アップ信号Ｓ２及び第２周波数アップ信号Ｓ３を受け、この信号Ｓ２及びＳ３に応じて、カウント値の下位桁に対してカウントを行い、この下位桁に対応する下位桁信号Ｓ７を出力し、この下位桁の桁溢れが生じたときは、カウント動作中、アップカウント又はダウンカウントのいずれか一方を選択するための別のデジタル信号（第２周波数アップ信号Ｓ５、第２周波数ダウン信号Ｓ６）として出力するための第１制御回路２０１と、第２周波数アップ信号Ｓ５及び第２周波数ダウン信号Ｓ６を受けて、この信号Ｓ５及びＳ６に応じて、カウント値の上位桁に対してアップカウント又はダウンカウントのいずれか一方を行い、この上位桁に対応する上位桁信号Ｓ８を出力するための第２制御回路２０２とを備えている。
【００２６】
ディレイライン３００は、第１ディレイライン３０１及び第２ディレイライン３０２を含む。第１ディレイライン３０１は、下位桁信号Ｓ７及び第２クロック信号Ｓ１１を受けて、信号Ｓ９を出力する。第２ディレイライン３０２は、上位桁信号Ｓ８及び信号Ｓ９を受けて、コンペアクロック信号Ｓ１０を出力する。なお、信号Ｓ９は第１ディレイライン３０１と第２ディレイライン３０２との接続点における第２クロック信号である。
【００２７】
図２はデジタルＰＬＬ回路１の動作を示すタイミングチャートである。図２の時刻Ｔ１〜Ｔ５はそれぞれ第１クロック信号Ｓ１の立ち上がりの時点を示す。
【００２８】
まず、時刻Ｔ１からＴ２までを説明する。時刻Ｔ１の時点では、第１クロック信号Ｓ１の周期は第２クロック信号Ｓ１１の周期より非常に長いとし、第２周波数アップ信号Ｓ５、第２周波数ダウン信号Ｓ６及びコンペアクロック信号Ｓ１０はそれぞれ”０”レベル、”０”レベル及び”１”レベルが時刻Ｔ１前から続いているとする。位相比較器１００は、第１クロック信号Ｓ１の立ち上がりを受けると、”０”レベルのクロック停止信号Ｓ４を出力して、第２クロック信号Ｓ１１のパルス数の検出を開始する。
【００２９】
制御回路２００は、”０”レベルの第１周波数アップ信号Ｓ２及び”１”レベルの第１周波数ダウン信号Ｓ３を受けると、時刻Ｔ１前より遅延量を増加させるカウント値を示す下位桁信号Ｓ７及び上位桁信号Ｓ８を出力する。逆に、制御回路２００は、”１”レベルの第１周波数アップ信号Ｓ２及び”０”レベルの第１周波数ダウン信号Ｓ３を受けると、時刻Ｔ１前より遅延量を減少させる値を有する下位桁信号Ｓ７及び上位桁信号Ｓ８を出力する。
【００３０】
クロック信号停止回路４００は、”０”レベルのクロック停止信号Ｓ４を受けると、”１”レベルの第２クロック信号Ｓ１１を出力する。ディレイライン３００は、下位桁信号Ｓ７及び上位桁信号Ｓ８が示すカウント値に応じた遅延量だけ第２クロック信号Ｓ１１を遅延させて、これをレベル反転させたコンペアクロック信号Ｓ１０として出力する。したがって、閉ループ５００によって、第２クロック信号Ｓ１１は発振する。
【００３１】
時刻Ｔ１から時刻Ｔ２までのある時刻において第２クロック信号Ｓ１１の３つのパルス数が生じたとする。位相比較器１００は、予め設定されている目標値（ここでは３つ）と等しい第２クロック信号Ｓ１１のパルス数を検出すると、クロック停止信号Ｓ４を”０”レベルから”１”レベルにする。
【００３２】
クロック信号停止回路４００は、”１”レベルのクロック停止信号Ｓ４を受けると、第２クロック信号Ｓ１１を”０”レベルに固定する。この時点から遅延量に対応する遅延時間後、コンペアクロック信号Ｓ１０は”１”レベルに固定される。このようにして、クロック信号停止回路４００は、クロック停止信号Ｓ４に応じて、第２クロック信号Ｓ１１を停止する。
【００３３】
次に、時刻Ｔ２からＴ３までは、時刻Ｔ１からＴ２までと同様である。但し、制御回路２００は、”０”レベルの第１周波数アップ信号Ｓ２及び”１”レベルの第１周波数ダウン信号Ｓ３を受けているため、さらに、時刻Ｔ２前より遅延量を増加させるカウント値を示す下位桁信号Ｓ７及び上位桁信号Ｓ８を出力する。したがって、第２クロック信号Ｓ１１のパルスの周期は増加する。
【００３４】
また、位相比較器１００は、第２クロック信号Ｓ１１のパルス数が目標値に達しているときは第１クロック信号Ｓ１及び第２クロック信号Ｓ１１の位相の比較を第１クロック信号Ｓ１の立上りの時点で行う。位相比較器１００は、位相の比較を行うとき、コンペアクロック信号Ｓ１０が”１”レベルのとき、”０”レベルの第１周波数アップ信号Ｓ２及び”１”レベルの第１周波数ダウン信号Ｓ３を出力する。逆に、位相比較器１００は、位相の比較を行うとき、第１クロック信号Ｓ１の立ち上がりで、コンペアクロック信号Ｓ１０が”０”レベルのとき、”１”レベルの第１周波数アップ信号Ｓ２及び”０”レベルの第１周波数ダウン信号Ｓ３を出力する。
【００３５】
時刻Ｔ３〜からＴ４まで、及び時刻Ｔ４からＴ５までは、時刻Ｔ２からＴ３までと同様に、第２クロック信号Ｓ１１のパルスの周期が増加する。
【００３６】
次に、時刻Ｔ５以後を説明する。時刻Ｔ５では、コンペアクロック信号Ｓ１０は”０”レベルになっている。したがって、位相比較器１００は、位相の比較を行って、第１クロック信号Ｓ１の立ち上がりで、”１”レベルの第１周波数アップ信号Ｓ２及び”０”レベルの第１周波数ダウン信号Ｓ３を出力する。
【００３７】
制御回路２００は、”１”レベルの第１周波数アップ信号Ｓ２及び”０”レベルの第１周波数ダウン信号Ｓ３を受けているため、今度は遅延量を減少させるカウント値を示す下位桁信号Ｓ７及び上位桁信号Ｓ８を出力する。したがって、第２クロック信号Ｓ１１のパルスの周期は減少する。
【００３８】
これ以後は、第２クロック信号Ｓ１１のパルスの周期は第１クロック信号Ｓ１の立ち上がりの前後において増加したり減少したりする。
【００３９】
以上のようにして、デジタルＰＬＬ回路１は、第２クロック信号Ｓ１１のパルスの周期を第１クロック信号Ｓ１の立ち上がりの前後において増加させたり減少させたりすることによって、第１クロック信号Ｓ１の位相に追従し、かつ第１クロック信号Ｓ１の周期の３逓倍の第２クロック信号Ｓ１１を生成する。
【００４０】
図３は位相比較器１００の内部構成を示す回路図である。位相比較器１００は、第１クロック信号Ｓ１及び第２クロック信号Ｓ１１を受けて、第１クロック信号の１周期内において生じる第２クロック信号Ｓ１１のパルス数が予め設定された目標値に達したか否かの検出を行うためのパルスカウンタ１０１と、パルスカウンタ１０１の検出の結果であるクロック停止信号Ｓ４、第１クロック信号Ｓ１及びコンペアクロック信号Ｓ１０を受けて、クロック停止信号Ｓ４により、パルス数が目標値に達しているときは第１クロック信号Ｓ１及びコンペアクロック信号Ｓ１０の位相の比較を行うためのパルス位相比較部１０２をさらに備えている。
【００４１】
パルス位相比較回路１０２は組み合わせ回路１０２１及びラッチ回路１０２２を備えている。パルスカウンタ１０１は第１クロック信号Ｓ１及び第２クロック信号Ｓ１１を受けて、クロック停止信号Ｓ４を出力する。組み合わせ回路１０２１はクロック停止信号Ｓ４及びコンペアクロック信号Ｓ１０を受ける。ラッチ回路１０２２は、組み合わせ回路１０２１の出力を受けて、パルス位相比較部１０２の比較の結果を第１周波数アップ信号Ｓ２及び第１周波数ダウン信号Ｓ３として生成して出力する。
【００４２】
図４はパルスカウンタ１０１の内部構成を示す回路図である。パルスカウンタ１０１は、組み合わせ回路１０１１、シフトレジスタ１０１２及び目標値設定部１０１３を備えている。シフトレジスタ１０１２は、ラッチ回路１０１２１〜ラッチ回路１０１２５を含む。
【００４３】
組み合わせ回路１０１１は、”１”レベルの第１クロック信号Ｓ１を受けると、”１”レベルの信号Ｓ１０１１及び”０”レベルのクロック停止信号Ｓ４を出力する。また、組み合わせ回路１０１１は、”１”レベルの信号Ｓ１０１２を受けると、”１”レベルのクロック停止信号Ｓ４を出力する。
【００４４】
シフトレジスタ１０１２は、”１”レベルの信号Ｓ１０１１を受けると、目標値設定部１０１３から目標値を取り込む。そして、シフトレジスタ１０１２は、目標値を取り込んでから、第２クロック信号Ｓ１１のパルスを３回受けると、シフトレジスタの桁溢れによって、”１”レベルの信号Ｓ１０１２を出力する。
【００４５】
このようにして、パルスカウンタ１０１は、第１クロック信号Ｓ１の立ち上がりを受けると、”０”レベルのクロック停止信号Ｓ４を出力して、第２クロック信号Ｓ１１のパルス数の検出を開始する。そして、パルスカウンタ１０１は、予め設定されている目標値と等しい第２クロック信号Ｓ１１のパルス数を検出すると、クロック停止信号Ｓ４を”０”レベルから”１”レベルにする。
【００４６】
また、パルス位相比較回路１０２の動作は次の通りである。組み合わせ回路１０２１は、クロック停止信号Ｓ４が”１”レベルのときのみ、コンペアクロック信号Ｓ１０及びこの反転レベルの信号を出力する。ラッチ回路１０２２は、第１クロック信号Ｓ１の立ち上がりを受けたとき、組み合わせ回路１０２１の２つの出力を取り込んで、これらをそれぞれ第１周波数アップ信号Ｓ２及び第１周波数ダウン信号Ｓ３として出力する。
【００４７】
このようにして、パルス位相比較回路１０２は、クロック停止信号Ｓ４が”１”レベルのとき、すなわち、第２クロック信号Ｓ１１のパルス数が目標値に達しているときは第１クロック信号Ｓ１及び第２クロック信号Ｓ１１の位相の比較を第１クロック信号Ｓ１の立上りの時点で行う。
【００４８】
図５は第１制御回路２０１の内部構成を示す回路図である。第１制御回路２０１は、アップカウント又はダウンカウントのいずれか一方を行い、下位桁を示す下位桁信号Ｓ７（Ｓ７１〜Ｓ７７）を出力するための第１アップダウンカウンタ２０１１と、下位桁の桁溢れが生じたとき、下位桁を所定の初期値に設定するための初期値設定部２０１２と、チップ１０内に割り込みを生じさせるための割り込み信号Ｓ１２を出力するための割り込み信号出力部２０１３とを備えている。なお、初期値設定部２０１２内の初期値は変更可能である。
【００４９】
第１アップダウンカウンタ２０１１はラッチ回路２０１２１〜２０１２７を備えている。
【００５０】
第１アップダウンカウンタ２０１１は、”１”レベルの第２周波数アップ信号Ｓ５又は”１”レベルの第２周波数ダウン信号Ｓ６を出力するとき、初期値設定部２０１２内の初期値を取り込む。ラッチ回路２０１２４のみが”１”レベルを取り込み、その他は”０”レベルを取り込むように、初期値は設定されている。
【００５１】
下位桁信号Ｓ７１〜Ｓ７７のいずれか１つのみが”１”レベルである。第１制御回路２０１は、”０”レベルの第１周波数アップ信号Ｓ２及び”１”レベルの第１周波数ダウン信号Ｓ３を受ける毎に、下位桁信号Ｓ７１から下位桁信号Ｓ７７の方向へのビットシフトによるアップカウントを行う。また、第１制御回路２０１は、”１”レベルの第１周波数アップ信号Ｓ２及び”０”レベルの第１周波数ダウン信号Ｓ３を受ける毎に、下位桁信号Ｓ７７から下位桁信号Ｓ７１の方向へのビットシフトによるダウンカウントを行う。
【００５２】
ラッチ回路２０１２１〜ラッチ回路２０１２７はそれぞれ取り込んでいるビットを信号Ｓ７１〜信号Ｓ７７として出力する。
【００５３】
ラッチ回路２０１２７が”１”レベルのビットを格納しているときに、第１アップダウンカウンタ２０１１がアップカウントを行うと、この”１”レベルのビットは、”１”レベルの割り込み信号Ｓ１２として出力される。また、ラッチ回路２０１２１が”１”レベルのビットを格納しているときに、第１アップダウンカウンタ２０１１がダウンカウントを行うと、この”１”レベルのビットは、”１”レベルの割り込み信号Ｓ１２として出力される。このように、”１”レベルのビットが第１アップダウンカウンタ２０１１から割り込み信号出力部２０１３へ溢れ出ることを桁溢れと称す。
【００５４】
図６は第２制御回路２０２の内部構成を示す回路図である。第２制御回路２０２は、アップカウント又はダウンカウントのいずれか一方を行うための４ビットの第２アップダウンカウンタ２０２１、第２アップダウンカウンタ２０２１の出力を上位桁を示す上位桁信号Ｓ８（Ｓ８１〜Ｓ８１６）としてデコードするためのデコーダ２０２２、及び第２アップダウンカウンタ２０２１の初期値を設定するための初期値設定部２０２３を備えている。なお、初期値設定部２０２３内の初期値は変更可能である。
【００５５】
第２アップダウンカウンタ２０２１は同じ内部構成の１ビットカウンタ回路２０２１０を４つ備えている。なお、第１周波数アップ信号Ｓ２０２１が”１”レベルのとき、各ラッチ回路は、端子ＯＵＴの値を固定する。
【００５６】
図７は１ビットカウンタ回路２０２１０の内部構成を示す回路図である。図７中の各符号は図７中の各符号に対応している。なお、ＲＥＳはＰＬＬ回路１外からのリセット信号を入力するための端子である。第２アップダウンカウンタ２０２１は、入力端子ＲＥＳに”１”レベルのリセット信号を受けると、初期値設定部２０２３内の初期値を取り込む。
【００５７】
第２アップダウンカウンタ２０２１は、”０”レベルの第２周波数アップ信号Ｓ５及び”１”レベルの第２周波数ダウン信号Ｓ６を受ける毎に、アップカウントを行う。また、第２アップダウンカウンタ２０２１は、”１”レベルの第２周波数アップ信号Ｓ５及び”０”レベルの第２周波数ダウン信号Ｓ６を受ける毎に、ダウンカウントを行う。
【００５８】
デコーダ２０２２は、第１周波数アップ信号Ｓ２０２１〜第１周波数アップ信号Ｓ２０２４からなる４ビットを受けて、これをデコードして信号Ｓ８１〜信号Ｓ８１６を出力する。
【００５９】
上位桁信号Ｓ８１〜Ｓ８１６のいずれか１つのみが”１”レベルである。第２制御回路２０２は、”０”レベルの第２周波数アップ信号Ｓ５及び”１”レベルの第２周波数ダウン信号Ｓ６を受ける毎に、上位桁信号Ｓ８１から上位桁信号Ｓ８１６の方向へのビットシフトによるアップカウントを行う。また、第２制御回路２０２は、”１”レベルの第２周波数アップ信号Ｓ５及び”０”レベルの第２周波数ダウン信号Ｓ６を受ける毎に、上位桁信号Ｓ８１６から下位桁信号Ｓ８１の方向へのビットシフトによるダウンカウントを行う。
【００６０】
図８は第１ディレイライン３０１の内部構成を示す回路図である。第１ディレイライン３０１は、直列に接続した複数の第１遅延単位ユニット３０１１〜３０１７よりなる。
【００６１】
下位桁信号Ｓ７１が”１”レベルのとき、第１遅延単位ユニット３０１１のみが選択される。下位桁信号Ｓ７２が”１”レベルのとき、第１遅延単位ユニット３０１１及び第１遅延単位ユニット３０１２のみが選択される。……。下位桁信号Ｓ７７が”１”レベルのとき、第１遅延単位ユニット３０１１〜第１遅延単位ユニット３０１７が選択される。第２クロック信号Ｓ１１は、選択された第１遅延単位ユニット及びインバータ３０１８を経由して、信号Ｓ９として出力される。
【００６２】
図９は第２ディレイライン３０２の内部構成を示す回路図である。第２ディレイライン３０２は、直列に接続した複数の第２遅延単位ユニット３０２１〜３０２１６よりなる。
【００６３】
上位桁信号Ｓ８１が”１”レベルのとき、第２遅延単位ユニット３０２１のみが選択される。上位桁信号Ｓ８２が”１”レベルのとき、第２遅延単位ユニット３０２１及び第２遅延単位ユニット３０２２のみが選択される。……。上位桁信号Ｓ８１６が”１”レベルのとき、第２遅延単位ユニット３０２１〜第２遅延単位ユニット３０２１６が選択される。信号Ｓ９は、選択された第２遅延単位ユニット及びインバータ３０２１７を経由して、コンペアクロック信号Ｓ１０として出力される。
【００６４】
なお、複数の第１及び第２遅延ユニットのうち、選択されていない第１及び第２遅延ユニットには、遅延対象信号（Ｓ１１、Ｓ９）が流通しない。
【００６５】
図１０は第１ディレイライン３０１及び第２ディレイライン３０２内に含まれる１つの遅延単位ユニットの内部構成を示す回路図である。図９中のＤ１、Ｄ２、Ｄ３、Ｄ４、ＯＵＴは図８及び図９中のそれらに対応している。遅延単位ユニットは、遅延対象信号が流通しない第１及び第２遅延単位ユニットの入力電位（端子Ｄ１の電位）を固定するための電位固定部３１１１、出力部３１１２及び遅延部３１１３を備えている。
【００６６】
第１遅延単位ユニット内の遅延部３１１３内の遅延量を第１遅延単位と称す。第１遅延単位ユニット３０１１〜３０１７内の第１遅延単位は同じである。第２遅延単位ユニット内の遅延部３１１３内の遅延量を第２遅延単位と称す。第２遅延単位ユニット３０２１〜３０２１６内の第１遅延単位は同じである。第２遅延単位は第１遅延単位の４つ分に相当する。また、遅延部３１１３内の遅延量は、遅延素子もしくは遅延用のインバータ又はこれらの組み合わせによって設定できる。
【００６７】
第１ディレイライン３０１内の第１遅延単位ユニット３０１１は、電位固定部３１１１を省略し、遅延部３１１３の出力がノードＤ２である。第２ディレイライン３０２内の第２遅延単位ユニット３０２１は、電位固定部３１１１を省略し、遅延部３１１３の出力がノードＤ２である。
【００６８】
遅延部３１１３はノードＤ１における信号を遅延させて電位固定部３１１１及び出力部３１１２に出力する。
【００６９】
電位固定部３１１１は、ノードＤ３における信号が”０”レベルのとき、遅延部３１１３の出力信号をノードＤ２に出力し、ノードＤ３における信号が”１”レベルのとき、”０”レベルに固定した信号をノードＤ２に出力する。出力部３１１２は、ノードＤ４における信号が”０”レベルのとき、ノードＯＵＴをハイインピーダンスにし、ノードＤ４における信号が”１”レベルのとき、遅延部３１１３の出力信号の反転したレベルをノードＯＵＴに出力する。
【００７０】
制御回路２００及びディレイライン３００の動作を図２を用いてさらに説明する。時刻Ｔ１からＴ５までにおいて、制御回路２００は、第１クロック信号Ｓ１の１周期毎に遅延量を増加させるカウント値を示す下位桁信号Ｓ７及び上位桁信号Ｓ８を出力する。
【００７１】
時刻Ｔ１から時刻Ｔ２までは、下位桁信号Ｓ７のうち下位桁信号Ｓ７６のみが”１”レベルであり、上位桁信号Ｓ８のうち信号Ｓ８３のみが”１”レベルである。したがって、第２クロック信号Ｓ１１は図８の第１遅延単位ユニット３０１１〜３０１６を経由して信号Ｓ９として出力され、この信号Ｓ９は図９の第２遅延単位ユニット３０２１〜第２遅延単位ユニット３０２３を経由してコンペアクロック信号Ｓ１０として出力される。このときのディレイライン３００の遅延量は、第１ディレイライン３０１内の１つの第１遅延単位ユニットの遅延量を１単位とすると、１８単位である。
【００７２】
時刻Ｔ２から時刻Ｔ３まで、時刻Ｔ３から時刻Ｔ４まで、時刻Ｔ４から時刻Ｔ５までのディレイライン３００の遅延量はそれぞれ１９単位、２０単位、２１単位である。
【００７３】
時刻Ｔ５から次の第１クロック信号Ｓ１の立ち上がりまでは、制御回路２００は、遅延量を減少させる値を有する下位桁信号Ｓ７及び上位桁信号Ｓ８を出力する。したがって、このときのディレイライン３００の遅延量は、２０単位である。
【００７４】
以上のようにして、ディレイライン３００は下位桁信号Ｓ７が示す数の第１遅延ユニット及び上位桁信号Ｓ８が示す数の第２遅延ユニットに遅延対象信号を流通させて出力する。
【００７５】
本実施の形態の効果は次の通りである。
１つの第２遅延単位ユニットの第２遅延量は、第１遅延単位ユニットの４つ分に相当するため、ディレイライン内の３００遅延単位ユニットの総数を減らすことができ、回路規模の低減が可能になる。
【００７６】
初期値設定部２０１２内の初期値を変更すると、ディレイライン３００の遅延量の変化の割合を変更できる。例えば、図５においてラッチ回路２０１２１のみに”１”レベルのビットが格納されるように初期値を設定すれば、ディレイライン３００の遅延量を減少させるとき、遅延量は、４つの第１遅延単位ずつ減少する。
【００７７】
初期値設定部２０１２内の初期値を第１アップダウンカウンタ２０１１内の中央、すなわち、当該初期値から４つだけ変化したときに、桁溢れが生じるように設定することにより、ディレイライン３００の遅延量を１単位毎に増加又は減少させることができる。
【００７８】
制御回路２００を第１制御回路２０１及び第２制御回路２０２に分けて構成することにより、回路規模の低減が図れる。例えば、第１制御回路をシフトレジスタによって構成することにより下位桁信号Ｓ７の第１周波数アップ信号Ｓ２及び第１周波数アップ信号Ｓ３に対する応答性の早さを高速にしつつ、第２制御回路をアップダウンカウンタ及びデコーダによって構成することで回路規模の低減が図れる。
【００７９】
電位固定部３１１１が遅延対象信号が流通しない未使用の第１及び第２遅延単位ユニットの入力電位を固定することによって、消費電力の低減が可能になる。
【００８０】
制御回路２００及びディレイライン３００からなるデジタル遅延回路を利用してデジタルＰＬＬ回路１を構成することにより、回路規模及び消費電力の低減が図れるデジタルＰＬＬ回路が得られる。特に、ＰＬＬ回路は一般にディレイラインにおける消費電力が大きいため、このデジタル制御回路を利用することによって、ＰＬＬ回路の消費電力を大幅に低減できる。
【００８１】
パルスカウンタ１０１を備えることによって、第１クロック信号Ｓ１１の逓倍の第２クロック信号を生成することができるとともに、図３に示すように、位相比較器１００の位相の比較の機能を司る主たる部分の構成が簡単になる。
【００８２】
パルス位相比較回路１０２を備えることによって、第２クロック信号Ｓ１１の位相が第１クロック信号Ｓ１に追従したときの位相の比較をより正確に行うことができる。
【００８３】
クロック信号停止回路４００を備えたことにより、第２クロック信号Ｓ１１のパルス数が目標値に達したときの位相が固定されるため、パルス位相比較回路１０２による位相の比較を正確に行うことができる。
【００８４】
第２周波数アップ信号Ｓ５及び第２周波数ダウン信号Ｓ６を利用することにより、割り込み信号出力部２０１３を負入力の論理和回路のような簡単な回路で構成できる。
【００８５】
上位桁に対してカウントを行うことによって変化するときに割り込み信号を出力することにより、第２クロック信号Ｓ１１の周期の急激な変化によって生じるチップ１０の動作の悪影響を事前に防止できる。初期値設定部２０１２内の初期値が第１アップダウンカウンタ２０１１内の中央でない場合は特に有効である。
【００８６】
変形例．
図４に示すシフトレジスタ１０１２は、５ビットであるが、これ以外のビット数にしてもよい。また、目標値設定部１０１３は、目標値が固定であるが、変化に設定できるように構成すれば、第２クロック信号Ｓ１１の逓倍数を変更することができる。
【００８７】
【発明の効果】
本発明請求項１によると、１つの第２遅延単位ユニットの第２遅延単位は、第１遅延単位ユニットの第１遅延単位の所定数に相当するため、第１遅延単位を１単位として、ディレイラインの遅延量の設定が可能であり、遅延単位ユニットの総数を減らすことができ、回路規模の低減が可能になるという効果を奏す。
【００８８】
本発明請求項１によると、下位桁の桁溢れが生じたとき、下位桁を所定の初期値に設定することにより、カウントの結果、すなわち、アップカウント又はダウンカウントに応じてディレイラインの遅延量の変化の割合を変更できるという効果を奏す。
【００８９】
本発明請求項２によると、ディレイラインの遅延量を１単位毎に増加又は減少させることができるという効果を奏す。
【００９０】
本発明請求項３によると、制御回路を第１及び第２制御回路に分けて構成することにより、回路規模の低減が図れるという効果を奏す。
【００９１】
本発明請求項４によると、第１制御回路を第１アップダウンカウンタによって構成することで高速動作を図り、第２制御回路を第２アップダウンカウンタ及びデコーダによって構成することで回路規模の低減が図れるという効果を奏す。
【００９２】
本発明請求項５によると、電位固定部が遅延対象信号が流通しない未使用の遅延単位ユニットの入力電位を固定することによって、消費電力の低減が可能になるという効果を奏す。
【００９３】
本発明請求項６によると、請求項１記載のデジタル遅延回路を用いてデジタルＰＬＬ回路を構成することにより、回路規模及び消費電力の低減が図れるデジタルＰＬＬ回路が得られるという効果を奏す。
【００９４】
本発明請求項７によると、パルスカウンタを備えることによって、第１クロック信号の逓倍の第２クロック信号を生成することができるとともに、位相比較部の位相の比較の機能を司る主たる部分の構成が簡単になるという効果を奏す。
【００９５】
本発明請求項８によると、パルス位相比較部を備えることによって、第２クロック信号の位相が第１クロック信号に追従したときの位相の比較をより正確に行うことができるという効果を奏す。
【００９６】
本発明請求項９によると、クロック信号停止部を備えたことにより、第２クロック信号のパルス数が目標値に達したときの位相が固定されるため、パルス位相比較部による位相の比較を正確に行うことができるという効果を奏す。
【００９７】
本発明請求項１０によると、上位桁に対してアップカウント又はダウンカウントを行うときに割り込み信号を出力することにより、第２クロック信号の周期の急激な変化によって生じるシステムの動作の悪影響を事前に防止できるという効果を奏す。
【図面の簡単な説明】
【図１】  本発明の実施の形態におけるデジタルＰＬＬ回路１を示す回路図である。
【図２】  デジタルＰＬＬ回路１の動作を示すタイミングチャートである。
【図３】  位相比較器１００の内部構成を示す回路図である。
【図４】  パルスカウンタ１０１の内部構成を示す回路図である。
【図５】  第１制御回路２０１の内部構成を示す回路図である。
【図６】  第２制御回路２０２の内部構成を示す回路図である。
【図７】  １ビットカウンタ回路２０２１０の内部構成を示す回路図である。
【図８】  第１ディレイライン３０１の内部構成を示す回路図である。
【図９】  第２ディレイライン３０２の内部構成を示す回路図である。
【図１０】  遅延手段の内部構成を示す回路図である。
【図１１】  従来のデジタルＰＬＬ回路９００を示す回路図である。
【符号の説明】
１  デジタルＰＬＬ回路、１０  半導体チップ、１０２  位相検出回路、１０２１  組み合わせ回路、１０２２  ラッチ回路、１０１２  シフトレジスタ、２０１１  第１アップダウンカウンタ、２０１２  初期値設定部、２０２１  第２アップダウンカウンタ、２０２３  初期値設定部、３１１１  電位固定部、３１１２  出力部、３１１３  遅延部。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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