(57)【特許請求の範囲】
【請求項１】
担体基板上に製造された半導体装置であって、
第１のダイの能動表面上に配置された突起状の外部接続アレイのピッチ及びパターンと一致するように配列された複数個の導体を表面上に有する担体基板と、
能動表面を有する第２のダイであって、同能動表面上には、前記担体基板の表面の導体の配列とは少なくとも部分的に異なって配列された複数個のボンド・パッドを有する第２のダイと、
第１のダイの複数のボンド・パッドの相対位置及び／又は間隔と異る、相対位置及び／又は相対間隔を有する、前記第２のダイの複数のボンド・パッドと、
該第２のダイの能動表面上に突起状にアレイ配列された複数個の外部接続であって、同外部接続の少なくとも幾つかは、ボンド・パッドの少なくとも幾つかからオフセットされており、第２のダイの外部接続アレイは、第１のダイの能動表面に配置された外部接続アレイのピッチ及びパターンと実質的に一致するよう配置され、かつ、担体基板の表面上の複数個の導体と結合する、外部接続と、
第２のダイ上の複数の外部接続を第２のダイ上の複数個のボンド・パッドに接続する、第２のダイの能動表面に延びる複数個の回路トレース（traces）と、
からなる半導体装置。
【請求項２】
前記複数個の回路トレースの少なくとも１つの少なくとも部分が、前記第２のダイの能動表面上にある誘電材料の個別層上に配置される請求項１に記載の半導体装置。
【請求項３】
前記誘電材料は、ポリイミド、シロキサン・ポリイミド及びスピンオン（spin-on）ガラスを含む群から選択される請求項２に記載の半導体装置。
【請求項４】
前記複数個の回路トレースの少なくとも１つの少なくとも部分は、誘電材料により覆われる請求項１に記載の半導体装置。
【請求項５】
前記誘電材料は、ポリイミド、シロキサン・ポリイミド及びスピンオン（spin-on）ガラスを含む群から選択される請求項４に記載の半導体装置。
【請求項６】
前記第１のダイ及び第２のダイの外部接続アレイは、導電性バンプ（conductive bumps）のアレイからなる請求項１に記載の半導体装置。
【請求項７】
前記バンプは、リフロー可能な金属材料、導電性ポリマ及び導電性材料を含有するポリマ、からなる群から選択される材料である請求項６に記載の半導体装置。
【請求項８】
前記第１のダイ及び第２のダイの外部接続アレイはＢＧＡ（ｂａｌｌ  ｇｒｉｄ  ａｒｒａｙ）からなる請求項６に記載の半導体装置。
【請求項９】
前記第２のダイは、前記第１のダイと比較して小さい寸法である請求項１に記載の半導体装置。
【請求項１０】
前記第２のダイは、前記第１のダイの縮小（shrink）である請求項９に記載の半導体装置。
【請求項１１】
前記第１のダイ及び前記第２のダイの外部接続アレイは、中央線上に単一の列で配列される請求項１に記載の半導体装置。
【請求項１２】
前記第１のダイ及び前記第２のダイの外部接続アレイは、複数の列で配列される請求項１に記載の半導体装置。
【請求項１３】
前記第１のダイ及び第２のダイの外部接続アレイは矩形形状に配列される請求項１に記載の半導体装置。
【請求項１４】
前記第１のダイ及び第２のダイの外部接続アレイは、列と行で配列される請求項１に記載の半導体装置。
【請求項１５】
前記第１のダイ及び前記第２のダイの外部接続アレイは、円形アレイからなる請求項１に記載の半導体装置。
【請求項１６】
担体基板上に半導体装置を製造する方法であって、
外部寸法が大きい第１のダイと、同第１のダイを縮小させた第２のダイを提供する段階と、
第１および第２のダイの能動表面上に、第１のダイの複数のボンド・パッドの相対位置及び／又は相対間隔が、第２のダイの複数のボンド・パッドの相対位置及び／又は間隔と異なる、複数個のボンド・パッドを配列する段階と、
第１および第２のダイの能動表面に突起状の外部接続アレイを製造する段階と、
前記ボンド・パッドの少なくとも幾つかから前記能動表面の離れた場所まで、ダイの能動面上を複数の回路トレース（ｔｒａｃｅ）を延伸させて、前記ボンド・パッドの幾つかからオフセットする段階と、
前記ダイの複数の電気接続は、前記離れた場所に配置され、それによって、前記第１のダイの外部接続は、前記第２のダイの能動表面上の突起状の外部接続アレイと同じパターン及びピッチの外部接続のアレイを形成する段階と、
からなる方法。
【請求項１７】
前記複数個の回路トレースの少なくとも１つの少なくとも部分を誘電材料の層で覆う請求項１６に記載の方法。
【請求項１８】
前記主表面に適用される誘電材料の層上に前記回路トレースの少なくとも１つの少なくとも部分を形成する請求項１６に記載の方法。
【請求項１９】
導電性バンプとして前記外部接続を形成した請求項１６に記載の方法。
【請求項２０】
前記外部接続は、金属材料、導電性ポリマ及び導電性材料を含有するポリマ、からなる群から選択される材料で形成される請求項１９に記載の方法。
【請求項２１】
前記外部接続アレイと整合するパターンで接触領域を有する導体をその上に有する基板を提供して、前記外部接続アレイにより前記ダイを前記基板の導体接触領域の少なくとも幾つかに接続させる請求項１６に記載の方法。
【請求項２２】
ダイが適合可能な基板担体へ半導体装置アセンブリを設計する方法であって、
複数の半導体ダイのそれぞれの能動表面上に製造されるべき集積回路機能を特定する段階と
前記集積回路機能を基板担体に電気的に接続するための複数の外部接続を特定する段階と、
前記集積回路機能を有する複数の半導体ダイの能動表面と前記基板担体との間で電気接続を行うために、所与の形状及び接続のピッチの外部接続アレイを選択する段階と、
前記複数の半導体ダイの各々の能動表面上に、所与の形状及びピッチの接続を有する、一致した外部接続アレイを設置し、前記複数の半導体ダイの１つの半導体ダイの複数のボンド・パッドの相対位置及び／又は相対間隔が、他の半導体ダイのボンド・パッドの複数の相対位置及び／又は間隔と異なるボンド・パッドを製造する段階と、
からなる方法。
【請求項２３】
前記複数の半導体ダイを、第１のダイと、同第１のダイが縮小された第２のダイとの形態で提供する請求項２２に記載の方法。
【請求項２４】
前記複数の半導体ダイを、異なった製造系統で製造された第１及び第２のダイの形態で提供する請求項２２に記載の方法。
【請求項２５】
前記少なくとも１つの半導体ダイ上の外部接続アレイの外部接続の場所と、同半導体ダイの能動表面上の少なくとも幾つかのボンド・パッド場所と、の間に延びる回路トレースを構成する請求項２２に記載の方法。
【請求項２６】
前記複数のボンド・パッドを、前記複数の半導体ダイの能動表面上の周辺に配置し、さらに、前記外部接続アレイを、前記複数の半導体ダイの能動表面上の相対的に中央に配置する請求項２５に記載の方法。
【請求項２７】
前記複数の半導体ダイを、第１のダイと、同第１のダイの縮小型とで提供する段階と、
複数回路トレースのパターンを選択する段階と、
を含み、前記複数の回路トレースは、前記第１のダイ上の複数のボンド・パッドの場所から前記複数の外部接続まで延びる、請求項２２に記載の方法。
【請求項２８】
担体基板上の半導体装置であって、
第１のダイ及び第２のダイの各々の能動表面に配置された突起状の外部接続アレイと
第２のダイの複数のボンド・パッドの相対位置及び／又は間隔が、第１のダイの複数のボンド・パッドの相対位置及び／又は間隔と異なる、ボンド・パッドの配列と、
担体基板の表面に形成される導体と一致するピッチ及びパターンである外部接続アレイと、
少なくとも一方のダイ上に形成されたアレイの外部接続場所から横方向にオフセットされて同ダイ上に配置され、同ダイの能動表面に延伸されて、複数個のボンド・パッドを同ダイ上にあるアレイの複数の外部接続に接続する複数の回路トレースと、
少なくとも一方のダイのアレイの複数の外部接続から横方法にオフセットされている複数のボンド・パッドと、
からなる半導体装置。
【請求項２９】
前記複数の回路トレースは前記少なくとも一方のダイ上に形成される請求項２８に記載の半導体装置。
【請求項３０】
前記複数の回路トレースは、前記少なくとも一方のダイの能動表面に適用される誘電材料上に予め形成される請求項２８に記載の半導体装置。
【請求項３１】
前記複数の回路トレースは、前記誘電材料により少なくとも部分的に覆われる請求項２８に記載の半導体装置。
【請求項３２】
前記外部接続は導電性バンプからなる請求項２８に記載の半導体装置。
【請求項３３】
前記複数の列の配列は、前記複数の列が相互に平行である配列、及び前記複数の列が相互に直角をなす第１の列及び第２の列を含む配列から選択される請求項１２に記載の半導体装置。
【請求項３４】
列の前記外部接続は、少なくとも１つの隣接の列の接続からオフセットされている請求項１４に記載の半導体装置。
【請求項３５】
担体基板上に半導体装置を製造する方法であって、
ボンド・パッドを含む能動表面を有するダイを製造する段階と
第１のダイの複数のボンド・パッドの相対位置及び／又は間隔が、第２のダイの複数のボンド・パッドの相対位置及び／又は間隔とは異なる、ボンド・パッドを配列する段階と、
前記ダイ上に能動表面に、前記ボンド・パッドから離れた、前記能動表面上の複数のボンド・パッドとは横方向にオフセットされた場所まで、複数の回路トレースを延伸させる段階と、
前記別の選択されたダイの前記外部接続アレイのパターン及びピッチと同じパターン及びピッチの外部接続アレイを特定すべく、前記ボンド・パッドから離れた場所において、前記ダイの能動表面上に突起状に外部接続を形成する段階と、
からなる方法。
【発明の詳細な説明】
【０００１】
（発明の属する技術分野）
本発明は、概して、半導体ダイから基板への導体の相互連結を形成する方法に関する。より詳細には、種々のダイの寸法、形状、ボンド・パッド配列及び回路のための標準化されたボンディング場所を形成する方法、かつ、これから形成される半導体ダイ・アセンブリに関する。
【０００２】
（発明の背景）
最初の集積回路は各シリコンチップ上に最小数の回路を備えるものとして１９６０年代の後半に利用可能になった。最初の構成部品は、シリコンに埋め込まれる能動及び受動装置を集積させるために、一般にアルミニウム又は金ベースの薄膜のトレースを備えていた。最初の簡単な半導体装置以来、ダイ当たりの回路数は指数関数的に増加した。１９７０年代前半には、二極論理チップは約１００回路を有し、モノリシック回路からなるメモリは１２８ビットを有して最初の商業的二極メインメモリを形成した。それ以来、論理回路の数は増加して、チップ（二極）当たり１０，０００を超え、二極に代わるＦＥＴトランジスタではギガビットメモリチップが可能になった。
【０００３】
集積回路における能動部品又は装置の集積化及び高密度化方法は、基板、カード及びモジュールとチップとの間の回路間配線、接続を連続的にかつ進行しながら取り入れる動機となった。チップの表面は多層配線を有し、従来の多層プリント基板及び多層セラミックパッケージ上で普通のことであった導体及び絶縁体構成の小宇宙となった。７００回路と３層の配線を備える論理回路は５ｍｍ角未満のチップ上に約５ｍのアルミニウム配線を有する。二酸化珪素のミクロン単位の厚さの絶縁体を介して１７，０００を超えるバイア接続がある。しかしながら、チップにおける導体容量はシリコン装置の高密度化に比べて大きく劣っている。チップの面積の大部分（約３分の２）は依然として配線のプラットホームとして働く。
【０００４】
これまで、チップの外辺部又は中央部の下方周辺の１列又は２列のボンドパッド入力／出力（Ｉ／Ｏｓ）をリード及び時にはリードフレームの母線に直列ワイヤボンディングすることは多くのプラスチック製のデュアルインラインパッケージ（ｄｕａｌ  ｉｎ−ｌｉｎｅ  ｐａｃｋａｇｅ）の要求を満足した。今日の自動ワイヤボンディングは１９６０年代の手作業によるボンディングに比べて非常に速く、効率的で、かつ信頼できる。しかしながら、ワイヤボンディングはいくつかの用途ではティーエイビー（ＴＡＢ）ボンディングにより代替されつつあり、ＴＡＢボンディングにおいては外辺部接続の密度は２倍又は３倍になり、全てのボンディングは同時に行われ得る。半田バンプの接続は、チップの表面の大部分が可能な限りのＩ／Ｏ数を得るために制御されたコラップス（ｃｏｌｌａｐｓｅ）チップ接続（制御されたコラップスチップ接続を以後Ｃ４と称する）で覆われた区域配列又はパターン構成になるように考案される。ワイヤボンディングと異なり、チップがウェーハの形状にある時はＣ４がチップの能動表面上で半田バンプの形成を支配する。この構造においては、１つの層の酸化シリコン、窒化シリコン、又はポリイミドによる表面膜化がバンプが形成される前に、チップの能動表面上にある最終配線レベルを覆うように形成される必要がある。これは先端のワイヤボンドされたチップにおいても、微細な配線を腐食及び機械的損傷から守る一般的な予防になる。
【０００５】
半田バンプ相互接続は手動によるワイヤボンディングの費用、信頼性の無さ及び低生産性を排除するために１９６０年代の初期に始まった。初期の複雑でない、低い密度のチップは周辺接続又はボンドパッドのみを要求した一方、半田バンプ技術のため、全分布区域配列（アレイ）にまで進展するにつれＩ／Ｏ密度において大幅な進展が可能となった。一般に、Ｃ４ｓはチップ上にある湿潤可能な金属パッド上に配置された半田バンプと、基板上に装着された回路トレースの端部における半田による湿潤可能な端末のマッチングフットプリントとを活用する。逆さまにされたチップ（一般にフリップチップと呼称される）は基板に整列されており、すべての連結部は半田を再流することにより同時に作られる。配列している半田バンプの代替として導電性のポリマー又は導電性の粒子を含有するポリマーを使用することも公知である。微細な間隔でのバンプの配列は当該技術分野では一般に“ボールグリッド配列”（“ｂａｌｌ  ｇｒｉｄ  ａｒｒａｙｓ”）又は“ビージーエイズ”（“ＢＧＡｓ”）と呼称されている。
【０００６】
一定のもしくは与えられたダイ（当該技術分野では代わりに「チップ」呼称されることもある）上のＣ４ｓ又は他の導電性バンプの高密度化に追加して、当該技術分野における技術的発展は（一定の回路密度当たりの）半導体ダイの全般的寸法を減少させた。更に、回路構成部品の設計及び組み立て技術における現在進行中の発展により、ウェーファ当たりの生産量、装置速度及び性能、かつ品質を向上させるために、一定のダイはその商業的寿命の間には１又は２倍縮小化され得る。更に、異なる生産者からの同様なダイは寸法と形状の少なくともいずれか一方が異なり得るが、同じプリント基板又は他の導体装着材の基板上での使用に適合され得る。その結果、一定の基板用に種々寸法のダイが許容される必要性が認識された。米国特許第５１６８３４５号明細書等は、種々の寸法のダイが装着される一般に放射状のパターンに配置された複数の導電性リードを備える基板を開示している。同様に、米国特許第５３２７００８号明細書においては、多くの異なる寸法のダイでの使用に適するユニバーサルリードフレームが開示されている。上記２つの特許において、ボンドワイヤがダイボンドパッドをリードフレームリードに接続するのに使用される。
【０００７】
しかしながら、基板又は他の装着部材上のバンプ相互接続と、整合する端末又は他の接続構造とのために精密な相互位置関係が要求されることより、上記のような構成は大きく異なるボンドパッドパターンを有するダイのバンプ型相互接続（フリップーチップボンディング）にとっては実用的ではない。従って、ダイの寸法又はボンド・パッド・パターンの違いに拘わらず、リードフレームのような基板又は他の装着部材の標準化された配列の端末又はトレース端がボンディングされ得るバンプ型ダイを提供することは有利である。従って、単一の基板又はリードフレームの導体構成は、異なる世代の同一ダイ又は異なるダイを一緒に収納するために使用され得るようになる。
【０００８】
（発明の開示）
従って、本発明は、外部接続の標準化されたアレイが上部に形成された半導体ダイを製造する方法、及び該方法の結果のダイ及びダイ・アセンブリを含む。すなわち、与えられた半導体ダイは、その能動表面上に形成される外部接続の設定されたパターン、ピッチ及び寸法（アレイとも称される）を有し、それ故、トレース端、端子または他の接触構造の実質的に同一の標準化されたアレイを有する基板もしくは他の担体と物理的におよび電気的にかみ合うことができる。ダイの寸法は製品開発中に減少するので、新しく形成されたダイ（一般に縮小化と称される）は、基板と接合するためにダイ上に形成される外部接続のアレイの同じ形状及び寸法を有する。従って、最初の特大の世代の与えられたダイの外部接続パターンと整合する単一の基板トレース端もしくは端子形状も、引き続く世代のより小さいダイに対しても使用可能であろう。
【０００９】
同様に、異なった製造者からのダイもしくは異なったボンド・パッド・パターンを有する他のダイは、同一のＩ／Ｏバンプ・パターンでもって本発明により再構成され得る。例えば、周辺のボンド・パッドの２つの平行な列を持ったダイ、パッドの１つまたは２つの中央列を持ったダイ、各端でのパッドの横断周辺列をもった中央パッドのハイブリッド・パッド・パターンをもったダイ、及び４つのすべての辺に沿ったパッドを持ったダイが、共通のＩ／Ｏアレイ・パターンに再構成され得る。
【００１０】
本発明のダイは、該ダイ上に存在する複数の外部接続が接触パッドと外部接続との間に延びる導電性トレースによって接続される、その表面上に形成される複数の外部外部接触もしくは接続（接着）パッドを有する。接触パッド及びトレースは、ポリイミドまたは当該技術で既知の他の適切な材料のような誘電材料により少なくとも部分的に覆われ得る。
【００１１】
好適な実施例において、標準化された外部接続（Ｉ／Ｏ）アレイを用いたダイの寸法は、与えられた集積回路装置に対して少なくとも２倍縮小され得、このような１つの例示の装置は、６４メガビットのダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）のダイである。さらに、ダイの寸法は、標準化された接続アレイの配列における変化を強要することなく、１つまたは２つの横方向（ｘ，ｙ）次元において縮小され得る。
【００１２】
１つの好適な実施例において、Ｉ／Ｏアレイは、一連の実質的に相互に平行な列及び直角の行で組織される。もう１つの実施例において、アレイは、平行な列のパターンで組織され、各列のＩ／Ｏ接続は隣接のものからオフセットされる。さらにもう１つの実施例において、アレイは、矩形の周辺の回りだけに位置付けられる相互接続をもって実質的に矩形形状で形成される。
【００１３】
さらにもう１つの実施例において、アレイは、コネクタの少なくとも１列に組織される。もし１列が用いられるならば、列は、ダイの中央線に沿うか、辺に沿うか、もしくは両者間のどこかに形成され得る。もし２列が用いられるならば、列は、ダイの中央線もしくはダイの近接する対向辺に位置して、またはピッチを最小とするようオフセットされる各列のＩ／Ｏ接続でもってダイの一辺に位置して、相互に隣接し得る。
【００１４】
さらにもう１つの実施例において、Ｉ／Ｏアレイは、ダイの辺に沿ってその一端または両端において接続の横断列を有する接続の１つまたは２つの中央列で構成される。
【００１５】
更なる実施例において、Ｉ／Ｏアレイは、接続の１つ又は２つ以上の同心リングを用いた円形構成である。
本発明の重要な観点は、任意に選択された単一の標準化されたトレース端アレイ・パターン基板が、実質的に同じ集積回路もしくは外部装置に対して電気的にそれを「見る（looks）」回路を含め、引き続く世代のさらに小さい半導体ダイに対して用いられ得るということである。すなわち、特定の外部接続構成に拘わらず、外部接続のレイアウトは、引き続く減少された寸法の、すなわち縮小されたダイに対して一定のままである。
【００１６】
本発明のもう１つの重要な観点は、異なった製造者の、異なったボンド・パッド配列を有するダイを、それらの外部接続を標準化することによって相互変換できることである。
【００１７】
本発明のさらにもう１つの重要な観点は、各ダイのボンド・パッドと接触するよう構成された内部のリード端を有する単一のリード・フレームに、著しく異なったボンド・パッド配列を有するダイを取り付けることができることである。このような相互交換性は、異なったダイ上の種々のＩ／Ｏパターンを、リードフレーム・リードに接続するための共通のものに再構成することにより、行われ得る。
【００１８】
本発明のさらにもう１つの重要な観点は、異なった回路を有するダイを、標準化された端子もしくはトレース端アレイを用いた基板又は他の担体に接続することができることである。
【００１９】
（発明を実施するための最良の形態）
図１に本発明による半導体ダイ１０の実施例を示す。ダイ１０はＤＲＡＭのような同じ集積回路を含む一連の益々小型化するダイ１２及び１４の第一世代である。ダイ１０、１２及び１４はそれぞれ外部接続１６の配列と能動表面に形成された間隙とを有する。接続１６は縮小化するダイ１０，１２及び１４の各世代のための一定した構成と間隙とを維持する。すなわち、接続１６の寸法と位置は１つの世代であるダイ１０から次の世代のダイ１２、同様にして、この場合はダイ１４である最小のダイに至るまで一定である。図１に示すように、外部接続１６の構成の実施例は、接続１６の一連の互いにほぼ直交する列と行よりなる一般に長方形の配列（アレイ）１５をなす。
【００２０】
複数のダイ接触又は接続（ボンド）パッド２２は、ダイ１０，１２及び１４のそれぞれの、第１端１８及び第２端２０の近傍にある。パッド２２は選択されたパッド２２から外部接続１６方向において延伸する回路ラン又はトレース２４を介して離間する外部接続１６に接続される。図示するように、トレース２４は、接続１６の少なくとも１部をパッド２２に電気的に接続させ得る。更に、いくつかのトレース２４は、図示するように、設計要求及び所望により、進路に沿う場所２６において他のトレースと合流し得る。接続１６は、ダイ１０、１２及び１４の各世代のために予め決められた、固定された位置にあるので、パッド２２と接続１６との間のトレース２４は１つの世代から次の世代にかけて長さが徐々に短くなる。トレース２４は、各世代のダイの相当するボンドパッドを明確に示すためと身元をはっきりとさせるために、第１世代のダイ１０のボンドパッド２２から２つの引き続く次の世代の縮小ダイ１２、１４のボンドパッドを介して延伸するように示されていることに注意されたい。しかしながら、実際上は各世代のトレース２４は、図１に破線２４ａで例示するように、ボンドパッド２２から対応する接続１６により直線的に通路付けされる。
【００２１】
図２に示すように、本発明による装置の代表例である裸のダイ装置３０は端３８、４０のそれぞれの近傍に、複数の列のパッド３４及び３６（図面の面から見て直交する）を有する半導体ダイ３２を備える。ダイの能動表面上の不活性化層（一般的に二酸化シリコン又は窒化シリコン）を覆うように延伸する回路ラン又はトレース４２，４４はパッド３４及び３６を外部接続４６及び４８（ボール・グリッド配列（ＢＧＡ）を形成するための半田又は導電性のエポキシボール又は導電性の粒子を含有するポリマーボール又は当該技術分野で公知の他の接続物等）にそれぞれ接続するために使用される。ラン又はトレース４２，４４はスパッタリング（低温溶融金属）、ステンシル（導電性インキ又はポリマー）等当該技術分野で公知の方法により形成され得る、或いはポリマーフィルム（ポリイミド）を金属化し、その上に回路トレースを形成すること等によりダイに塗布する前に遂行され得る。この構造は一般にティーエイビー（ＴＡＢ）（テープ自動ボンディング）、更に一般的にはフレックス回路として引用される。トレース材料及び絶縁体は性能パラメータが満足される限りは本発明に対して決定的なものではない。
【００２２】
図２に示すように、トレース４２及び４４はポリマーフィルム層に存在し、層５０とカバー層５２との間に挟まれ得る。但し、両層は本発明の要件ではない。層５０及び５２はポリイミド又は他の適切な絶縁材料により、予め形成されるか、現場で形成され得る。使用時のそれぞれの層の厚さは（一例として）約６マイクロメートルである。図２Ａに示すように、トレース４２及び４４は絶縁層５０の上に存在し、カバー層５２は使用されない。図２Ａに示す構造はフレックス回路タイプのボンドパッド再構成構造に特に適する。層５０（使用される場合は、５２と）はダイ３２の表面５４上の精密な回路に対する追加の保護を付随的に提供する。層５０及び５２は、所望により、シロキサンポリイミド又はスピンオンガラス（ｓｐｉｎ−ｏｎ  ｇｌａｓｓ）層を有し得る。
【００２３】
相互接続４６及び４８の位置に適合するように方向づけられた端末６２及び６４を有する基板６０はいずれも本発明による裸のダイ装置３０を形成するのに利用され得る。図示するように、基板６０は薄膜及び厚膜の結合パッケージ又はプリント基板又は他のチップ装着部材要素等の当該技術分野で公知の他の如何なる基板であってもよい。端末６２及び６４等の基板トレース端又は他の端末はそれぞれバンプ接続４６及び４８と、又はその逆の接続と組み合わされるように構成される。そのような基板６０は接地回路６６及び信号回路６８、更に電力及び接地回路７０を備え得る。厚膜層又は薄膜層７２はポリイミド又は当該技術分野で公知の他のいかなる適切な材料でなっていてもよい。厚膜層７４はセラミック材料又は他の適切な材料よりなっていてもよい。基板６０はより高いレベルのパッケージに接続するためにＩ／Ｏピン７６及び７８を含み得る。当業者には理解されるように、基板６０の細部の多くは本発明による装置の基本には必ずしも必須という訳ではなく、例示のためにのみ提供される。
【００２４】
ダイ３２及び協働する基板６０は、機械的又は光学的整列システム等の公知の適切な方法により互いに整列され得る。後者が使用される時は、いわゆる“ヌルポイント”をバンプパターン内でダイの中心に設け、並進及び回転整列の基準としての役目をさせる。厳しい製造上の許容度と組み合わされて、パターン認識システム等の光学システムを使用することにより、できる限り細かいパターンにおいて極度に微細なピッチの小球又はバンプの配列を使用することが可能となる。
【００２５】
図３−８は本発明により、かつ、種々の構成の接続１６を備えるダイ１０、１２，１４の種々の実施例を示す。（簡略化の目的で、ボンドパッド２２から外部接続１６方向において延伸する回路ラン又はトレース２４は図３−８には示していない。）
図３に示す配列８０はダイ１０の表面５４上に千鳥形の列パターンを形成する。
【００２６】
図４において、外部接続１６の配列９０は長方形の外殻を形成する。勿論、接続１６の第２の内部長方形が加えられてもよい。
図５において、外部接続１６はダイ１０の中心線１０２の近傍に、かつ側面に２列の外部接続１６よりなる配列１００を形成する。各接続１６は、中心線１０２に直交する線１０４に対して他の列にある対応する接続１６から若干外れて配置されている。
【００２７】
同様に、図６において、配列１１０は、１列の接続がダイ１０の中心線１１２を中心にして他の列の鏡像になるように、２列の接続からなっており、第３の世代のダイ１４の周辺部に近接するように、距離１１４により分離される。
【００２８】
図７において、配列１２０は中心線１２０に沿う１列の接続１６により形成される。図示するように、配列１２０は６個の接続１６よりなる。しかし、接続１６の数は設計パラメータ及び要求されるＩ／Ｏの最低数に基づいて変更可能である。
【００２９】
図８は、３世代のダイ縮小体を表す種々のダイ１３０、１３２及び１３４が必ずしも２つ以上のディメンションにおいて縮小する訳ではないことを図示する。すなわち、ダイ１３０は次の世代のダイ１３２のために長手方向の長さのみが減少され得る。同様に、図示するように、引き続く（第３）世代のダイ１３４は１つのディメンションにおいてのみ減少され得る。
【００３０】
図９はＩ／Ｏ接続１６がダイの１側に沿って配置されるように、上記に記載したように、トレース２４の使用を介して１つの端接続構成に再構成された中心列のボンドパッド２２を有するダイ２００を示す。この実施例においては、接続１６は導電性バンプ以外のものであり得るし、かつ、（図示するように）直接ダイ接続又はディーディーシー（ＤＤＣ）配置のための装着部材のチップ型コネクタと係合可能な板型接点を備えることができ、ダイが装着部材内のスロットに嵌入されるか、或いはシングルインラインパッケージ（ｓｉｎｇｌｅ  ｉｎ−ｌｉｎｅ  ｐａｃｋａｇｅ）（ＳＩＰ）のリードを備えており、１つのそのような構造は本発明の譲受人に譲渡された米国特許第５１３８４３４号明細書に記載されることを認識される。
【００３１】
例示の目的のみだが、図１０は２つの重ね合わされたダイ３００及び３０２を示し最初の小さいダイ（３００）は２つの並行する列の周辺ボンドパッド３２２を有し、２番目の大きいダイ（３０２）は１つの中央の列のボンドパッド３２２’を有し、各ボンドパッドのパターンは導電性バンプ等のＩ／Ｏ相互接続１６の共通円構成又は配列に再配列される。破線で示すように、トレース２４は、それぞれの異なるダイのそれぞれ組になっているボンドパッド３２２、３２２’から共通の配列のＩ／Ｏ接続１６方向において延伸するように簡単に構成され得る。多重同心円接続１６よりなるＩ／Ｏ配列も使用され得る。
【００３２】
図１１は２つの例示的な重ね合わされた同一寸法のダイ４００及び４０２を示し、それぞれのダイは、リードフレーム４１０に装着可能なそれぞれ異なる配置のダイバンプ型ボンドパッド４２２及び４２２’を有し、リードフレーム４１０の内側リード端４１２は両方のダイに使用された共通の再構成されたＩ／Ｏパターン（斜交線を付けた）を収容するように、かつ基板又は他の装着部材に接続されるために外部リード端４３０の共通Ｉ／Ｏ配置を設けるように構成される。ボンドパッド４２２は実線で示すトレース２４によって別ルートで接続され、一方ボンドパッド４２２’は破線で示すトレース２４によって別のルートで接続された。リードフレームが他のダイのＩ／Ｏパターンと組み合うように構成される時、ただ１つのダイのＩ／Ｏパターンが別ルート接続される必要がある。しかしながら、ある場合には、両ダイのＩ／Ｏパターンが別ルートで接続されることが好ましい。図１１は、好みにより、チップー間−リード（ＬＢＣ）配置内のリードフレームの対向する側に装着された２つの対面ダイの使用及びＬＢＣが本発明により促進する方法も示す。
【００３３】
標準化されたダイから基板への接続配列の使用が異なる寸法のダイ及び異なる回路を備えるダイを、プリント基板のような装着部材にいろいろなダイを接続するために産業により採用された標準化されたパッケージに整合するように適合可能である。例えば、基板から延伸する外部リード、他の端末又はピン要素を備える挿入体として形成された基板及び標準化された列の端末は、ダイの上に装着される集積回路の寸法、原形、型式に拘わらず、組み合わされるバンプ形状を有するいかなるダイをも受容し、かつ装着し得る。例えば、本発明を使用することにより、周辺ボンドパッド配置を有するダイは中央の列のボンドパッドを採用しているものと代替され得る。したがって、小さい外殻のＪ字型のリードパッケージのための外部リードを有する構成になっている基板はどんな組み合わせ接続のダイも装着し得る。事実、基板はリードーアンダーーチップ（ＬＵＣ）又はリードーオーバーチップ（ＬＯＣ）であり得て、内部リード端はパッドとして、かつ適切には、必要に応じて、ダイの接続バンプとボンディングするためにメッキされたものとして、構成される。勿論、２つの面を有するダイと重ね合わされたリードフレームを有する前記ＬＢＣ配置は可能である。次に結果として生まれたアセンブリは、プラスチックパッケージのトランスファー成形等によりパッケージされ得る。別例として、延伸するリードを備えるセラミック基板等の、端末配列を有し、かつリードを含むダイ装着材を区画する絶縁性の基板はバンプ型ダイとカバー、或いはグロブートップ（ｇｌｏｂ−ｔｏｐ）であり、プリフォームされたカバー又はダムド（ｄａｍｍｅｄ）シリコンゲル等の、他の保護材を受容し得る。ダイと基板との間に絶縁性のアンダーフィル（ｕｎｄｅｒｆｉｌｌ）が使用され得る。
【００３４】
本発明による半導体ダイのための外部接続のレイアウトは使用された基板とダイ材料の少なくともいずれか一方又は内部回路構成とは無関係であり得ると当業者は理解する。例示した１実施形態につき少なくとも１つの態様は、ここに記載され、請求された本発明の範囲内における他の組み合わせを形成するために、他の実施形態の少なくとも１つの態様と組み合わされ得るものと当業者は理解する。従って、或る代表的な実施形態及び詳細な記載は本発明を例示する目的のために示される一方、ここに開示された本発明における種々の変更例は、請求項に規定される本発明の範囲から逸脱することなしに遂行され得るものである。例えば、種々の追加的配列構成が使用され、単一の標準化された配列を使用するダイ縮小形の世代の数は増加又は減少させ得るし、外部接続の数は変更し得るし、かつ、ダイ寸法減少の形状は変更されて、ダイの平面内に１つのディメンションのみの縮小体を含み得る。本発明は同じ基板と組み合わせ可能な機能的に異なるダイに採用され得る。例えば、エスアイエムエム（ＳＩＭＭ）（シングルインライン記憶モジュール）（ｓｉｎｇｌｅ  ｉｎ−ｌｉｎｅ  ｍｅｍｏｒｙ  ｍｏｄｕｌｅ）及びプラグーイン（ｐｌｕｇ−ｉｎ）プロセッサは、マザーボードに接続可能なドーターボードの共通設計に使用され得る。ダイのいくつかのボンドパッドは、電力及び接地等のために、所望により再構成されて、外部接続を簡略化し得る。
【図面の簡単な説明】
【図１】本発明による半導体ダイの第１の実施例の３世代プログレッション（ｐｒｏｇｒｅｓｓｉｏｎ）の平面図である。
【図２】本発明によるダイーアンドー基板半導体装置の部分断面図である。
【図２Ａ】図２に示すダイＩ／Ｏ接続構造の別例の部分断面図である。
【図３】本発明による半導体装置の第２の実施例の３世代プログレッションの平面図である。
【図４】本発明による半導体装置の第３の実施例の３世代プログレッションの平面図である。
【図５】本発明による半導体装置の第４の実施例の３世代プログレッションの平面図である。
【図６】本発明による半導体装置の第５の実施例の３世代プログレッションの平面図である。
【図７】本発明による半導体装置の第６の実施例の３世代プログレッションの平面図である。
【図８】本発明による半導体装置の第７の実施例の３世代プログレッションの平面図である。
【図９】ダイの単一端におけるＩ／Ｏに別ルートで接続されたボンドバッドを備えるダイの平面概略図である。
【図１０】本発明によるＩ／Ｏ接続の共通円形配列に別ルートで接続された異なるボンドパッドを有する２個のディスクの平面概略図である。
【図１１】更に他の、異なるＩ／Ｏパターン用に構成されたリードフレームを収容するために別のルートで接続された異なるボンドパッドを有し、かつ共通の外部リード構成を提供する２個のディスクの平面概略図である。
【図１】
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【図３】
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【図２】
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【図２Ａ】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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