(57)【特許請求の範囲】
【請求項１】
半導体スイッチをオン・オフ制御することによって、所定の直流電圧値に変換された電源電圧を負荷に供給するＤＣ−ＤＣコンバータにおいて、
複数のトランジスタのドレーン、ソース、及び基板が共通に接続され、それぞれ分割されたゲートを備える半導体スイッチと、
前記半導体スイッチを構成する各トランジスタにゲート信号を供給して、前記トランジスタをそれぞれ独立にオン・オフ制御するＰＷＭ制御手段と、
前記ＰＷＭ制御手段に負荷判定信号を供給することによって、前記トランジスタをオン・オフ制御するイネーブル状態と常時オフするディスエーブル状態とに切り替える切替え手段と、を備え、
前記切替え手段は、前記半導体スイッチのゲート容量への充放電電流による損失電力と、前記半導体スイッチのオン抵抗による損失電力との比を１に近づけるように、前記ディスエーブル状態のトランジスタ数を制御する、
ことを特徴とするＤＣ−ＤＣコンバータ。
【請求項２】
前記半導体スイッチは、
複数のＰチャネル型の金属酸化物電界効果型トランジスタ（ＰｃｈＭＯＳＦＥＴ）によって構成され、
所定の直流電圧値に降圧された電源電圧を負荷に供給することを特徴とする請求項１記載のＤＣ−ＤＣコンバータ。
【請求項３】
前記半導体スイッチは、
複数のＮチャネル型の金属酸化物電界効果型トランジスタ（ＮｃｈＭＯＳＦＥＴ）によって構成され、
所定の直流電圧値に昇圧された電源電圧を負荷に供給することを特徴とする請求項１記載のＤＣ−ＤＣコンバータ。
【請求項４】
前記半導体スイッチは、
複数のＰｃｈＭＯＳＦＥＴ、及び複数のＮｃｈＭＯＳＦＥＴによって、同期整流トランジスタとして構成されていることを特徴とする請求項１記載のＤＣ−ＤＣコンバータ。
【請求項５】
前記切替え手段は、
電源・グランド間に直列に接続された抵抗ラダーと、
前記抵抗ラダーで生成される複数の電位がそれぞれ一方入力端子に接続されるとともに、チョークコイルに直列に接続した抵抗の両端に生成される電位差を対接地電位に変換し、積分した電圧が他方入力端子に接続される複数のコンパレータと、
前記複数のコンパレータの出力信号によって前記各トランジスタのゲート信号を制御して、イネーブル／ディスエーブル状態を決定するゲート回路と、
を備えることを特徴とする請求項１記載のＤＣ−ＤＣコンバータ。
【請求項６】
前記切替え手段は、
電源・グランド間に直列に接続された抵抗ラダーと、
前記抵抗ラダーで生成される複数の電位がそれぞれ一方入力端子に接続されるとともに、前記負荷に供給される出力電圧に比例するフィードバック電圧と、前記出力電圧を決めるために用いられる基準電圧との差を積分した電圧が他方入力端子に接続される複数のコンパレータと、
前記複数のコンパレータの出力信号によって前記各トランジスタのゲート信号を制御して、イネーブル／ディスエーブル状態を決定するゲート回路と、
を備えることを特徴とする請求項１記載のＤＣ−ＤＣコンバータ。
【請求項７】
前記切替え手段を構成する抵抗ラダー、及び前記複数のコンパレータは、
ＰｃｈＭＯＳＦＥＴ及びＮｃｈＭＯＳＦＥＴをそれぞれ独立にオン・オフ制御する前記ＰＷＭ制御手段に対して、共通に設けられていることを特徴とする請求項５または請求項６記載のＤＣ−ＤＣコンバータ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体スイッチをオン・オフ制御することによって、所定の直流電圧値に変換された電源電圧を負荷に供給するＤＣ−ＤＣコンバータに関する。
【０００２】
【従来の技術】
半導体スイッチのオン・オフ制御によって、直流電源電圧を所定の直流電圧値に変換するＤＣ−ＤＣコンバータには、入出力電圧の関係から降圧コンバータ、あるいは昇圧コンバータが用いられる。
【０００３】
図１６は、従来の同期整流型の降圧コンバータの構成を示す回路図である。同図において、Ｖinは電圧値の変動する直流電源電圧、Ｃは直流電源電圧Ｖｏｕｔの脈動を抑える平滑コンデンサ、Ｑaは主スイッチ素子としてのＰｃｈＭＯＳＦＥＴ（金属酸化物電界効果型トランジスタ、以下では単にトランジスタという。）、Ｄは転流用のダイオード（フライホイルダイオード）、Ｌは出力電流平滑用のチョークコイル、Ｖoutは図示しない負荷に印加される出力電圧である。
【０００４】
また、１６ａはＰｃｈＭＯＳＦＥＴゲート駆動回路であって、半導体スイッチをＰＷＭ制御するＰｃｈＭＯＳＦＥＴ駆動信号を受けて、トランジスタＱaをオン・オフ制御するようにゲート信号を生成するものである。同様に、ＮｃｈＭＯＳＦＥＴゲート駆動回路１６ｂは、転流用のダイオードＤに対して接続されたトランジスタＱbをゲート信号によってオン・オフ制御している。
【０００５】
図１７は、従来のＤＣ−ＤＣコンバータにおける変換効率を示す図である。
これは、図１６に示すような同期整流型の降圧コンバータにおいて、直流電源電圧Ｖin＝３．６［Ｖ］、出力電圧Ｖout＝２．５［Ｖ］であって、それぞれ出力電流Ｉoutが３０［ｍＡ］と３００［ｍＡ］との場合について、各種損失を計算したものである。チョークコイルＬのインダクタンスは１［μＨ］、平滑コンデンサＣのキャパシタンスは４．７［μＦ］、スイッチング周波数は２．５［ＭＨｚ］として計算した。
【０００６】
各項目ａ〜ｇに示す損失は、ＤＣ−ＤＣコンバータを構成する半導体集積回路のパラメータで決まる値であり、項目ｈ、ｉの損失はチョークコイルの特性による。それぞれの損失の値をみると、項目ａ〜ｄ及び項目ｈでは出力電流が小さい場合に、ほぼ出力電流Ｉoutの電流値に比例して小さくなっている。しかし、項目ｅ〜ｇ及び項目ｉでは、電流値にかかわらず常に一定値である。
【０００７】
すなわち、出力電流Ｉoutが３０［ｍＡ］と３００［ｍＡ］の場合を比較したとき、全損失は出力電流及び出力パワーが１／１０になっても、そこまで下がらないため、負荷電流が小さいほど変換効率が低下することになる。半導体集積回路のパラメータで決まる損失項目ａ〜ｇに着目してみるとき、項目ａ〜ｄが出力電流に関連した損失であるのに対して、項目ｅ〜ｇは半導体集積回路内部の寄生容量と入力電圧とで決まる損失であることが理由であると推測される。
【０００８】
このように、従来のＤＣ−ＤＣコンバータをＰＷＭ制御するときに、とりわけ負荷電流が小さいときの変換効率が低い。そこで、直流電源電圧を所定の直流電圧値に変換するＤＣ−ＤＣコンバータとして、ＰＷＭ制御回路の場合と比較してスイッチング回数を減らせるＰＦＭ制御回路が用いられる場合がある。
【０００９】
図１８は、ＤＣ−ＤＣコンバータへの駆動信号を生成するためのＰＦＭ制御回路を示すブロック図である。従来のＰＦＭ制御回路では、検出回路１８１で出力信号Ｖoutの電圧を監視し、検出回路１８１から出力されるフィードバック信号Ｖfbの電圧が基準電圧信号Ｖrefより下がったときに、比較回路１８２の比較信号Ｖcmpがローレベルになる。ワンショットパルス発生回路１８３では、比較信号Ｖcmpを受けて、ある一定のパルス幅Ｔｗでゲートパルス信号Ｖpulseを生成してＰｃｈＭ０ＳＦＥＴＱaをオンする。１８４は基準電圧信号Ｖrefを出力する基準電圧回路である。
【００１０】
図１９は、上述したＰＦＭ制御回路におけるＰＦＭ制御波形を示すタイミング図である。ＰＦＭ制御では、必要なときのみスイッチング動作を行わせることができるため、特に出力電流が小さい場合のコンバータとして用いられている。そして、ＰＷＭ制御回路の場合と比較してスイッチング回数を減らせることから、スイッチングに伴う損失を低減でき、変換効率が向上する利点がある。
【００１１】
従来から、このＰＦＭ制御回路をＰＷＭ制御回路と一体に組み入れておいて、負荷に対する出力電流の大きさに応じて、いずれか一方に切り替えてコンバータを制御するように構成し、出力電流が小さい領域においてもコンバータの変換効率を低下させない方法が知られていた。
【００１２】
図２０は、ＰＷＭ／ＰＦＭ切替え制御によるＤＣ−ＤＣコンバータの構成を示す図である。
負荷９と接続されたＤＣ−ＤＣコンバータ１０には、直流電源Ｅから電源電圧Ｖinが供給されている。ＤＣ−ＤＣコンバータ１０は、ＰＷＭ制御回路１５とＰＦＭ制御回路１６とを備え、端子１７から基準電圧信号Ｖrefが供給されている。この基準電圧信号Ｖrefに基づいて、負荷９に流れる出力電流の大きさを負荷判定回路１８により判定し、その結果を判定信号としてＰＷＭ制御回路１５、ＰＦＭ制御回路１６、及びマルチプレクサ（ＭＵＸ）１９に出力している。ＭＵＸ１９では判定信号に応じて、軽負荷のときにはＰＦＭ制御を選択し、中〜重負荷のときはＰＷＭ制御を選択する。使用していない制御回路１５，１６は消費電流を削減する目的で、停止させることも可能である。
【００１３】
【発明が解決しようとする課題】
上述したＰＷＭ／ＰＦＭ切替え制御によれば、軽負荷のときにはＰＦＭ制御回路を使うことによって、変換効率の低下を防ぐことが可能である。
【００１４】
しかし、ＤＣ−ＤＣコンバータにはＰＦＭ制御を使用することができない用途もある。例えば、無線を使う電子回路の電源として利用するときは、搬送波や変調波の周波数と、ＤＣ−ＤＣコンバータの発振周波数やその高調波が干渉を起こさないよう、帯域を離す必要がある。ところが、ＰＦＭモードでは負荷電流や入出力電圧などの条件で発振周波数が変わることから、上述した干渉が起こりうるため、ＰＦＭ制御を使用することができないという問題があった。
【００１５】
この発明の目的は、出力電流を流すスイッチング素子を複数のＭＯＳＦＥＴで構成することにより、負荷電流が小さくなっても変換効率が低下しないようにしたＤＣ−ＤＣコンバータを提供することにある。
【００１６】
【課題を解決するための手段】
上記目的を達成するために、半導体スイッチをオン・オフ制御することによって、所定の直流電圧値に変換された電源電圧を負荷に供給するＤＣ−ＤＣコンバータが提供される。このＤＣ−ＤＣコンバータは、複数のトランジスタのドレーン、ソース、及び基板が共通に接続され、それぞれ分割されたゲートを備える半導体スイッチと、前記半導体スイッチを構成する各トランジスタにゲート信号を供給して、前記トランジスタをそれぞれ独立にオン・オフ制御するＰＷＭ制御手段と、前記ＰＷＭ制御手段に負荷判定信号を供給することによって、前記トランジスタをオン・オフ制御するイネーブル状態と常時オフするディスエーブル状態とに切り替える切替え手段と、を備え、前記切替え手段は、前記半導体スイッチのゲート容量への充放電電流による損失電力と、前記半導体スイッチのオン抵抗による損失電力との比を１に近づけるように、前記ディスエーブル状態のトランジスタ数を制御する。
【００１７】
この発明のＤＣ−ＤＣコンバータによれば、負荷電流の大きさに応じて使用するスイッチング素子の数を変更し、負荷電流が小さいときには使用するスイッチング素子の数を少なくすることで、主な損失要因であるゲート・基板間の寄生容量による損失を減らし、効率を上げることができる。
【００１８】
【発明の実施の形態】
以下、この発明の実施の形態について、図面を参照して説明する。
（第一の実施の形態）
図１は、この発明の実施の形態である同期整流型の降圧コンバータの構成を示す回路図である。
【００１９】
図１において、Ｖinは電圧値の変動する直流電源電圧、Ｃは直流電源電圧Ｖｏｕｔの脈動を抑える平滑コンデンサ、Ｄは転流用のダイオード、Ｌは出力電流平滑用のチョークコイル、Ｖoutは負荷に印加される出力電圧である。ｎ個のＰｃｈＭ０ＳＦＥＴＱp1〜Ｑpnから構成される半導体スイッチＱPは、先に図１６にて示した従来の降圧コンバータにおける主スイッチ素子に相当する。半導体スイッチＱPは、ｎ個のトランジスタＱp1〜Ｑpnのドレーン、ソース、及び基板が共通に接続され、分割された各ゲート端子はそれぞれ独立してＰｃｈＭ０ＳＦＥＴゲート駆動回路１に接続されている。
【００２０】
また、同様にｎ個に分割されたＮｃｈＭ０ＳＦＥＴＱn1〜Ｑnnは、各ゲート端子がＮｃｈＭ０ＳＦＥＴゲート駆動回路２に接続され、転流用のダイオードＤに対して各ドレーン、ソースが共通に接続された半導体スイッチＱNを構成している。ゲート駆動回路１，２には、それぞれ後述するＰＷＭ制御回路からＰｃｈＭ０ＳＦＥＴ駆動信号３、及びＮｃｈＭ０ＳＦＥＴ駆動信号４が供給されている。これらの半導体スイッチを構成する各トランジスタＱp1〜Ｑpn，Ｑn1〜Ｑnnは、ゲート駆動回路１，２からのゲート信号によってそれぞれ独立にオン・オフ制御される。
【００２１】
各ゲート駆動回路１，２は負荷判定回路５に接続され、ここから負荷状態を判断するための負荷判定信号Ｖloadが供給されている。負荷判定信号Ｖloadは、トランジスタＱp1〜Ｑpn，Ｑn1〜Ｑnnをそれぞれオン・オフ制御するイネーブル状態と常時オフするディスエーブル状態とに切り替える。トランジスタＱp1〜ＱpnのソースはＶＤＤ端子６と接続され、ＶＤＤ端子６には電圧値の変動する直流電源電圧Ｖinが印加される。トランジスタＱp1〜Ｑpnのドレーンは、チョークコイルＬを介して出力端子７と接続されている。なお、ＶＳＳ端子８は接地されている。
【００２２】
ＰｃｈＭ０ＳＦＥＴゲート駆動回路１では、ＰｃｈＭＯＳＦＥＴ駆動信号３に基づいてトランジスタＱp1〜Ｑpnをスイッチング制御するためのゲート信号が生成されているが、負荷判定信号Ｖloadによって特定の数のトランジスタをイネーブル状態にする。ＮｃｈＭ０ＳＦＥＴゲート駆動回路２も、ＮｃｈＭＯＳＦＥＴ駆動信号４に基づいてトランジスタＱn1〜Ｑnnのスイッチング制御を行うためのゲート信号を生成するとともに、負荷判定信号Ｖloadによって特定の数のトランジスタのみをイネーブル状態にして、それ以外は動作しないように制御している。すなわち、イネーブル状態ではトランジスタにゲート信号を出力してＰＷＭ制御するが、ディスエーブル状態ではトランジスタがオフとなるように信号を出力する。
【００２３】
このようにして、負荷判定回路５では、負荷電流が小さいときはディスエーブル状態のトランジスタ数を増やすように負荷判定信号Ｖloadを制御して、駆動信号３，４が伝えられるトランジスタの数を減らし、残りのトランジスタではオフ状態が保持される。したがって、駆動信号３，４によって各ゲート端子の電位を決定し、半導体スイッチをオン・オフ制御する場合に、ＤＣ−ＤＣコンバータの負荷電流が小さいときには、ＮｃｈＭＯＳＦＥＴゲート駆動回路１，２においてディスエーブル状態の数を増やすことにより、ゲート・基板容量への充放電電流を減らして、損失を低減できる。このとき、オン抵抗は大きくなるが、負荷電流が小さいので、オン抵抗により増加する損失は僅かで済む。
図２は、別の降圧コンバータの構成を示す回路図である。図２において、Ｖinは電圧値の変動する直流電源電圧、Ｃは直流電源電圧Ｖｏｕｔの脈動を抑える平滑コンデンサ、ＱPは主スイッチ素子を構成する複数のＰｃｈＭＯＳＦＥＴからなる半導体スイッチ、Ｄは転流用のダイオード（フライホイルダイオード）、Ｌは出力電流平滑用のチョークコイル、Ｖoutは負荷に印加される出力電圧である。
【００２４】
図２では半導体スイッチＱPとして、１つのトランジスタ（ＰｃｈＭＯＳＦＥＴ）だけしか描いていないが、図１と同様に複数のトランジスタから構成されているものである。また、ＰｃｈＭＯＳＦＥＴゲート駆動回路１では、ＰｃｈＭＯＳＦＥＴをＰＷＭ制御するための駆動信号を受けて、半導体スイッチＱPの各トランジスタをオン・オフ制御する複数のゲート信号が生成される。
【００２５】
図３は、昇圧コンバータの構成を示す回路図である。この昇圧コンバータが図２の降圧コンバータと異なるのは、半導体スイッチＱPに代えてダイオードＤが、また、転流用のダイオードＤに代えて複数のＮｃｈＭＯＳＦＥＴから構成された半導体スイッチＱNが用いられている点である。この半導体スイッチＱNをオン・オフ制御する複数のゲート信号は、図１のものと同様に、ＮｃｈＭＯＳＦＥＴゲート駆動回路２で生成されている。
【００２６】
また、図３に示した回路の中のダイオードＤをトランジスタに置き換えて、ダイオードの順方向電流が流れる期間だけトランジスタをオンさせるようにした同期整流型の昇圧コンバータも広く知られている。
【００２７】
図４は、同期整流型の昇圧コンバータの構成を示す回路図である。
図４の昇圧コンバータでは、ダイオードＤに対して複数のＰｃｈＭＯＳＦＥＴからなる半導体スイッチＱPを接続し、この半導体スイッチＱPをゲート駆動回路１からのゲート信号によってオン・オフ制御している。
【００２８】
図１や図４におけるダイオードＤは、それぞれ半導体スイッチＱN、ＱPの基板ダイオードを使うことができる。また、順方向電圧を下げて損失を低減するために、外付けのショットキーダイオードを使う場合もある。
【００２９】
このようなＤＣ−ＤＣコンバータでは、出力電圧と入力電圧との関係がトランジスタのオン・オフ時間で決まる。例えば降圧コンバータにおいて、入出力電圧の比Ｖout／Ｖinは、トランジスタのオン時間をＴon、オフ時間をＴoffとすると、式（１）に示す関係がある。
【００３０】
Ｖout／Ｖin＝Ｔon／（Ｔon＋Ｔoff）                            …（１）
したがって、トランジスタのオン期間の割合（デューティ）をDutyとすると、入出力電圧の比Ｖout／Ｖinが式（２）によって示される。
【００３１】
Ｖout／Ｖin＝Duty                                            …（２）
一方、昇圧コンバータでは、入出力電圧の関係は、次の式（３）で表せる。
【００３２】
Ｖout／Ｖin＝（Ｔon＋Ｔoff）／Ｔoff＝１／（１−Duty）      …（３）
図５は、ＤＣ−ＤＣコンバータへの駆動信号を生成するためのＰＷＭ制御回路を示すブロック図である。図中のＤＣ−ＤＣコンバータ１０は、図１〜図４に示したコンバータのいずれかに相当する。負荷９と接続されたＤＣ−ＤＣコンバータ１０には、直流電源Ｅから電源電圧Ｖinが供給されている。
【００３３】
１５はＰＷＭ制御回路であって、検出回路５１、誤差増幅回路５２、比較回路５３、基準電圧回路５４、及び三角波発振回路５５を備えている。ＤＣ−ＤＣコンバータ１０の出力電圧Ｖoutは、検出回路５１により適当な値のフィードバック信号Ｖfbに変換され、誤差増幅回路５２に入力される。誤差増幅回路５２には基準電圧回路５４から基準電圧信号Ｖrefが与えられていて、誤差増幅信号Ｖerrを比較回路５３に出力している。三角波発振回路５５からは、比較回路５３に三角波信号Ｖtriを供給しており、比較回路５３では基準電圧信号Ｖrefに基づいてＰＷＭ信号ＶpwmをＤＣ−ＤＣコンバータ１０に対して出力する。
【００３４】
ここで、出力電圧Ｖoutを決めるために使われる基準電圧信号Ｖrefは、ＰＷＭ制御回路１５の内部に集積化された基準電圧回路５４から与えられているが、ＰＷＭ制御回路１５の外部から与えられた信号を基準電圧信号Ｖrefとする場合もある。また、この基準電圧信号Ｖrefの値は、固定されている場合もあれば、変化する場合もある。
【００３５】
図６は、図５のＰＷＭ制御回路における検出回路の具体的構成を示す回路図である。この検出回路５１の入力端子５１０には、ＤＣ−ＤＣコンバータ１０の出力電圧Ｖoutが印加され、直列接続された抵抗Ｒb，Ｒcによって分圧されて、出力端子５１１からフィードバック信号Ｖfbとして出力される。
【００３６】
図７は、図５のＰＷＭ制御回路における誤差増幅回路の具体的構成を示す回路図である。誤差増幅回路５２は、オペアンプ５２０、フィードバック抵抗Ｒa、及びコンデンサＣaから構成されていて、オペアンプ５２０は、そのマイナス入力端子５２１に与えられている基準電圧信号Ｖrefと、プラス入力端子５２２に入力するフィードバック信号Ｖfbとの差を積分した値を、誤差増幅信号Ｖerrとして出力する働きがある。
【００３７】
つぎに、ＤＣ−ＤＣコンバータの制御動作を説明する。
図８は、図５のＰＷＭ制御回路におけるＰＷＭ制御波形を示すタイミング図である。誤差増幅回路５２の誤差増幅信号Ｖerrは、比較回路５３で三角波信号Ｖtriと比較される。三角波信号Ｖtriは、常に一定の周期と最低電圧値、最高電圧値で発振を繰り返している。
【００３８】
図８（ａ）には、入力電圧Ｖinの半分より小さな出力電圧Ｖoutを出力する場合、比較回路５３の出力であるＰＷＭ信号Ｖpwmのローレベル期間がハイレベル期間より短くなることを示している。さらに、検出回路５１の出力端子５１１から得られるフィードバック信号Ｖfbが基準電圧信号Ｖrefより高い場合にも、誤差増幅回路５２からの誤差増幅信号Ｖerrが時間とともに低下するので、ＰＷＭ信号Ｖpwmのローレベル期間はさらに短くなる。図８（ｂ）には、上記の場合とは逆の例が示されている。
【００３９】
このようにして形成されるＰＷＭ信号Ｖpwmは、図２に示す降圧コンバータであればＰｃｈＭ０ＳＦＥＴゲート駆動回路１に駆動信号として供給され、スイッチング素子としてのＰｃｈＭ０ＳＦＥＴＱPを駆動する。この場合のＰｃｈＭＯＳＦＥＴゲート駆動回路１は、通常はゲート信号に対するバッファ能力を高め、必要に応じてゲート信号の電圧レベルを変換する機能を備え、そこに入力する駆動信号（ＰＷＭ信号Ｖpwm）と出力されるゲート信号とは、ほぼ同じタイミングと極性になる。このため、図８（ｂ）に示すように、出力電圧Ｖoutが目標値より高く、誤差増幅信号Ｖerrが大きくなる場合であっても、ＰｃｈＭ０ＳＦＥＴＱPのオン時間を短くして、フィードバック信号Ｖfbと基準電圧信号Ｖrefとが等しくなるまで出力電圧Ｖoutを低くするように、ＰＷＭ信号Ｖpwmによるフィードバック動作が働く。
【００４０】
以上では、一般に知られているＰＷＭ制御について説明したが、このようなＰＷＭ制御では、図２に示す降圧コンバータについてだけでなく、図３に示す昇圧コンバータや図１、図４の同期整流型のものについても、同様にＰＷＭ信号Ｖpwmによるフィードバック動作が働く。
【００４１】
同期整流型の昇圧コンバータ、あるいは降圧コンバータにおいて直流電源電圧を所定の直流電圧値の出力電圧に変換する場合、スイッチング素子が２つ必要とされるために、それぞれにゲート信号を生成しなければならない。例えば同期整流型の降圧コンバータ（図１）では、２組のトランジスタＱp1〜Ｑpn，Ｑn1〜Ｑnnが同時にオンすれば入力側が短絡し、昇圧コンバータ（図４）の場合には出力側が短絡してしまう。そのため、同期整流型のＰＷＭ制御回路では、スイッチング素子を同時オンしないように、２つのゲート信号を生成する必要がある。
【００４２】
図９は、同期整流型のコンバータへの駆動信号を生成するＰＷＭ制御回路を示すブロック図である。図５のＰＷＭ制御回路１５に対応するブロックには同一の符号を付けてある。デッドタイム生成回路９０では、比較回路５３の出力であるＰＷＭ信号Ｖpwmに基づいて、ＰｃｈＭ０ＳＦＥＴ駆動信号とＮｃｈＭ０ＳＦＥＴ駆動信号とが生成される。このデッドタイム生成回路９０は、それぞれ同期整流型の降圧コンバータ（図１）のゲート駆動回路１，２を介してトランジスタＱp1〜Ｑpn，Ｑn1〜Ｑnnのゲート端子と接続されている。
【００４３】
図１０は、デッドタイム生成回路の具体的構成を示す回路図であり、図１１には、デッドタイムを有するＰＷＭ制御波形のタイミング図を示している。
ＰＷＭ信号Ｖpwmが供給される入力端子９１はインバータＩＮＶ１と接続され、インバータＩＮＶ１は抵抗Ｒdを介してインバータＩＮＶ２と接続されるとともに、抵抗Ｒdの一端はコンデンサＣdを介して接地されている。また、インバータＩＮＶ２はオアゲートＯＲaを介して出力端子９２と接続されるとともに、アンドゲートＡＮＤaを介して出力端子９３と接続されている。
【００４４】
ここで、ＰＷＭ信号Ｖpwmには、インバータＩＮＶ１とインバータＩＮＶ２の間で、抵抗ＲdとコンデンサＣdによる遅延時間Ｔｄが生じるが、その他の遅延を無視できるものとする。図１１に示すように、ＰＷＭ信号Ｖpwmが入力したとき出力端子９２から出力されるＰｃｈＭ０ＳＦＥＴ駆動信号は、入力信号よりローレベルの期間がＴｄだけ短くなり、出力端子９３からのＮｃｈＭ０ＳＦＥＴ駆動信号は、入力信号よりハイレベルの期間がＴｄだけ短くなっている。この遅延時間Ｔｄによって、同期整流型の降圧コンバータ（図１）であれば、それぞれゲート駆動回路１，２からデッドタイムを有するゲート信号が出力されることになり、両トランジスタＱp1〜Ｑpn，Ｑn1〜Ｑnnが同時にオンしないようにＰＷＭ制御が実施される。
【００４５】
図１２は、負荷判定回路５の具体的構成を示す回路図である。図１２（ａ）に示す例では、チョークコイルＬと直列に検出抵抗Ｒeが接続され、そこに出力電流Ｉoutが流れたときに発生する検出抵抗Ｒeの両端電位差が用いられる。すなわち、検出抵抗Ｒeの両端電位差はオペアンプ１５１と抵抗Ｒf，Ｒg（いずれも抵抗値をＫ１とする。）、及び抵抗Ｒh、Ｒi（いずれも抵抗値をＫ２とする。）によって、（Ｋ２／Ｋ１）倍された電位の信号として、オペアンプ１５１から出力される。検出抵抗Ｒeを流れる出力電流Ｉoutには振動成分が含まれるため、オペアンプ１５１の出力側には抵抗ＲjとコンデンサＣ2で構成されたローパスフィルタが接続され、これにより平滑化された平均値が取り出される。
【００４６】
こうして、出力電流Ｉoutの平均値に比例した電圧値を持つ負荷信号Ｓを、出力端子１５３から取り出すことができる。負荷信号Ｓは、さらにコンパレータ１５２のプラス入力端子に与えられる。このコンパレータ１５２のマイナス入力端子には、任意のレベルの基準電圧信号Ｖref1が与えられて、基準電圧信号Ｖref1と負荷信号Ｓとが比較され、出力端子１５４から負荷判定信号Ｖloadとして出力される。この負荷判定信号Ｖloadは、負荷信号Ｓが基準電圧信号Ｖref1より低ければ、ＤＣ−ＤＣコンバータ１０に接続された負荷９は軽負荷、高ければ中・重負荷として処理される。
【００４７】
図１２（ｂ）に示す負荷判定回路は、図７に示す誤差増幅回路５２に相当する回路部分と、コンパレータ１５５とによって構成されている。すなわち、オペアンプ５２０の誤差増幅信号Ｖerrを基準電圧信号Ｖref1とコンパレータ１５５で比較して、出力端子１５６から負荷判定信号Ｖloadが出力される。
【００４８】
ところで、以上のようなＤＣ−ＤＣコンバータ１０では、その変換効率は重要な特性の一つである。いま、ＤＣ−ＤＣコンバータ１０における電圧変換のときに生じる全損失をＰtotal、入力電流をＩin、出力電流をＩoutとするとき、変換効率は次の式（４）で表される。
【００４９】
0003829753.tif 000002
（第二の実施の形態）
図１３は、降圧コンバータのＰｃｈＭ０ＳＦＥＴを駆動するためのゲート駆動回路の具体的構成を示す回路図である。
【００５０】
ＰｃｈＭ０ＳＦＥＴゲート駆動回路１は、オアゲートＯＲ１〜ＯＲn-1、バッファゲートＢＵＦと、各オアゲートＯＲ１〜ＯＲn-1を制御するコンパレータＣＭＰ１〜ＣＭＰn-1と、抵抗Ｒ０〜Ｒn-1によりｎ−１個の基準電圧をコンパレータＣＭＰ１〜ＣＭＰn-1のプラスの入力端子に与える抵抗ラダーとから構成されている。このＰｃｈＭＯＳＦＥＴゲート駆動回路１は、ｎ個のＰｃｈＭ０ＳＦＥＴＱp1〜Ｑpnのゲート端子に接続される出力端子１０１，１０２，１０３…１０４，１０５、ＰｃｈＭ０ＳＦＥＴ駆動信号３が供給される駆動信号入力端子１１、電源電圧ＶＤＤが印加される電源端子１２、及び負荷判定信号Ｖloadが供給される制御端子１３を備えている。
【００５１】
抵抗ラダーから各コンパレータＣＭＰ１〜ＣＭＰn-1に設定される電位をそれぞれＶp1，Ｖp2〜Ｖpn-1とすると、これらの電位の間には以下の関係がある。
Ｖp1＞Ｖp2＞…＞Ｖpn-1                                        …（５）
ここでは、各コンパレータＣＭＰ１〜ＣＭＰn-1に所定のヒステリシス機能を持たせることにより、出力信号を安定化させることが可能である。
【００５２】
つぎに、図１３に示したゲート駆動回路の動作を説明する。
上述したように、負荷判定回路５からは出力電流Ｉoutが増えるにしたがって、制御端子１３に供給される負荷判定信号Ｖloadの電位が上昇する。いま、負荷判定信号Ｖloadの電位が
Ｖp2＞Ｖload＞Ｖp3
のとき、ＰｃｈＭ０ＳＦＥＴゲート駆動回路１のコンパレータＣＭＰ１、ＣＭＰ２はハイレベルを出力し、コンパレータＣＭＰ３〜ＣＭＰn-1はローレベルを出力する。
【００５３】
その結果、ＰｃｈＭ０ＳＦＥＴゲート駆動回路１の出力端子１０１，１０２は、オアゲートＯＲ１，ＯＲ２によってハイレベルに固定されるが、それ以外の出力端子１０３〜１０５では、ＰｃｈＭ０ＳＦＥＴ駆動信号３に応じたスイッチング信号がゲート信号として出力される。
【００５４】
図２の降圧コンバータでは、ゲート駆動回路１から出力されるゲート信号により、ｎ個のＰｃｈＭ０ＳＦＥＴＱp1〜Ｑpnのうち、Ｑp1，Ｑp2はオフ状態を保ち、残りの（ｎ−２）個のトランジスタＱp3〜Ｑpnだけが通常のオン・オフ動作を行う。したがって、軽負荷時にスイッチング動作するＭＯＳＦＥＴの割合を減らして、ゲート容量での充放電損失を低減でき、コンバータの変換効率を高めることができる。
（第三の実施の形態）
図１４は、ＮｃｈＭ０ＳＦＥＴゲート駆動回路の一例を示す構成図である。
【００５５】
ＮｃｈＭ０ＳＦＥＴゲート駆動回路２は、ｎ−１個のアンドゲートＡＮＤ１〜ＡＮＤn-1とバッファゲートＢＵＦ、アンドゲートＡＮＤ１〜ＡＮＤn-1を制御するコンパレータＣＭＰ１〜ＣＭＰn-1、抵抗Ｒ０〜Ｒn-1によりｎ−１個の基準電圧をコンパレータＣＭＰ１〜ＣＭＰn-1のマイナスの入力端子に与える抵抗ラダーから構成されている。このＮｃｈＭ０ＳＦＥＴゲート駆動回路２は、ｎ個のＮｃｈＭ０ＳＦＥＴＱn1〜Ｑnnのゲート端子と接続される出力端子２０１，２０２，２０３…２０４，２０５、ＮｃｈＭ０ＳＦＥＴ駆動信号４が供給される入力端子２１、電源電圧ＶＤＤが印加される端子２２、負荷判定信号Ｖloadが入力する制御端子２３を備えている。
【００５６】
各コンパレータＣＭＰ１〜ＣＭＰn-1に抵抗ラダーから与えられている電位をそれぞれＶn1，Ｖn2〜Ｖnn-1とすると、これらの間には以下の関係がある。
Ｖn1＞Ｖn2＞…＞Ｖnn-1                                        …（６）
ここでは、各コンパレータＣＭＰ１〜ＣＭＰn-1に所定のヒステリシス機能を持たせることにより、出力信号を安定化させることが可能である。また、実施の形態２で説明した場合と同様に、図３の昇圧コンバータでは、ゲート駆動回路２から出力されるゲート信号により、ｎ個のＮｃｈＭ０ＳＦＥＴＱn1〜Ｑnnのうち、Ｑn1，Ｑn2はオフ状態を保ち、残りの（ｎ−２）個のトランジスタＱn3〜Ｑnnだけが通常のオン・オフ動作を行うことになる。したがって、軽負荷時にスイッチング動作するＭＯＳＦＥＴの割合を減らして、ゲート容量での充放電損失を低減でき、コンバータの変換効率を高めることができる。
（第四の実施の形態）
図１５は、同期整流型の降圧コンバータにおけるＰｃｈ／ＮｃｈＭ０ＳＦＥＴのゲート駆動回路の具体的構成を示す回路図である。ここでは、ＰｃｈＭＯＳＦＥＴ及びＮｃｈＭＯＳＦＥＴをそれぞれ独立にオン・オフ制御するｎ−１個のオアゲートＯＲ１〜ＯＲn-1、及びアンドゲートＡＮＤ１〜ＡＮＤn-1に対して、抵抗ラダー、及び複数のコンパレータＣＭＰ１〜ＣＭＰn-1が共通に設けられている。また、これらのコンパレータＣＭＰ１〜ＣＭＰn-1も、出力信号を安定化させるためのヒステリシス機能を持っている。
【００５７】
図１５に示したゲート駆動回路の動作を説明する。
図１２で説明したように、負荷判定回路５から供給される負荷判定信号Ｓ1は、出力電流Ｉoutが増えるにしたがってその電位が上昇するものとする。いま、負荷判定信号Ｖloadの電位が
Ｖn2＞Ｖload＞Ｖn3
のとき、ＰｃｈＭ０ＳＦＥＴゲート駆動回路１のコンパレータＣＭＰ１，ＣＭＰ２はハイレベルを出力し、コンパレータＣＭＰ３〜ＣＭＰn-1はローレベルを出力する。一方、ＮｃｈＭ０ＳＦＥＴゲート駆動回路２のコンパレータＣＭＰ１，ＣＭＰ２からはローレベルが出力され、コンパレータＣＭＰ３〜ＣＭＰn-1からはハイレベル信号が出力される。
【００５８】
その結果、ＰｃｈＭ０ＳＦＥＴゲート駆動回路１の出力端子１０１，１０２は、オアゲートＯＲ１，ＯＲ２によってハイレベルに固定されるが、それ以外の出力端子１０３〜１０５では、ＰｃｈＭ０ＳＦＥＴ駆動信号３に応じたスイッチング信号がゲート信号として出力される。一方、ＮｃｈＭ０ＳＦＥＴゲート駆動回路２の出力端子２０１，２０２は、アンドゲートＡＮＤ１，ＡＮＤ２によってローレベルに固定されるが、それ以外の出力端子１０３〜１０５では、ＮｃｈＭ０ＳＦＥＴ駆動信号４に応じたスイッチング信号がゲート信号として出力される。
【００５９】
図１の同期整流型の降圧コンバータは、ＰｃｈＭＯＳＦＥＴゲート駆動回路１から出力されるゲート信号により、ｎ個のＰｃｈＭ０ＳＦＥＴＱp1〜Ｑpnのうち、Ｑp1，Ｑp2はオフ状態を保ち、残りの（ｎ−２）個のトランジスタＱp3〜Ｑpnだけが通常のオン・オフ動作を行う。同様に、ゲート駆動回路２から出力されるゲート信号により、ｎ個のＮｃｈＭ０ＳＦＥＴＱn1〜Ｑnnのうち、Ｑn1，Ｑn2はオフ状態を保ち、残りの（ｎ−２）個のトランジスタＱn3〜Ｑnnだけが通常のオン・オフ動作を行う。
【００６０】
このようにして、負荷判定信号Ｖloadの電圧レベルに応じて、駆動信号３，４により実際にスイッチング動作するトランジスタの数が変化するようになるので、図１、或いは図２に示す同期整流型の降圧コンバータに適用した場合に、軽負荷時にスイッチング動作するＭＯＳＦＥＴの割合を減らして、ゲート容量での充放電損失を低減でき、コンバータの変換効率を高めることができる。
【００６１】
つぎに、この発明において、従来のコンバータにおける変換効率を、どの程度まで高めることができるかについて説明する。
いま、軽負荷時にスイッチング動作するＭＯＳＦＥＴの割合が四分の一に減った場合を考える。このとき、Ｖin＝３．６［Ｖ］、Ｖout＝２．５［Ｖ］で、出力電流Ｉoutが３０［ｍＡ］であったとして、ＰｃｈＭ０ＳＦＥＴのオン抵抗損失（図１７に示す項目ａ）については、オン抵抗が４倍になるため、１［ｍＷ］から４［ｍＷ］に増える。しかし、ＰｃｈＭ０ＳＦＥＴのゲート容量損失（項目ｅ）は、２０［ｍＷ］から５［ｍＷ］に低減される。
【００６２】
同様に、ＮｃｈＭ０ＳＦＥＴのオン抵抗が４倍になるため、そのオン抵抗損失（項目ｃ）は１［ｍＷ］から４［ｍＷ］に増える。しかし、ゲート容量損失（項目ｇ）は１０［ｍＷ］から２．５［ｍＷ］に低減される。その結果、全損失（項目ｊ）について考えると、差引きで１６．５［ｍＷ］だけ損失を減らすことができ、効率（項目ｌ）は約１０％アップして６８．７％となる。
【００６３】
以上では、軽負荷時にスイッチング動作するトランジスタの割合を四分の一に減らす場合について説明したが、半導体スイッチのゲート容量への充放電電流による損失電力と、半導体スイッチのオン抵抗による損失電力との比が１に等しくなるように、ＰｃｈＭ０ＳＦＥＴ及びＮｃｈＭ０ＳＦＥＴのサイズを変更することによって、損失電力の和（全損失）を最小にすることができる。そのため、予め各電流値における各損失を見積って、軽負荷時にスイッチング動作するトランジスタの割合をどのように設定するかを決めておくことによって、一層高い変換効率となる。
【００６４】
以上、この発明の効果を同期整流型のコンバータについて説明したが、同期整流を用いないタイプのコンバータであっても、同様に高い変換効率を実現できる効果がある。
【００６５】
【発明の効果】
以上に説明したように、この発明のＤＣ−ＤＣコンバータによれば、軽負荷時にスイッチングするトランジスタの割合を減らすことで、ゲート容量への充放電損失を減らし、変換効率を上げる効果がある。
また、半導体スイッチのゲート容量への充放電電流による損失電力と、オン抵抗による損失電力との比を１に近づけるように、ディスエーブル状態のトランジスタ数を制御することにより、一層高い変化効率を得ることができる。
【図面の簡単な説明】
【図１】この発明の実施の形態である同期整流型の降圧コンバータの構成を示す回路図である。
【図２】別の降圧コンバータの構成を示す回路図である。
【図３】昇圧コンバータの構成を示す回路図である。
【図４】同期整流型の昇圧コンバータの構成を示す回路図である。
【図５】ＤＣ−ＤＣコンバータへの駆動信号を生成するためのＰＷＭ制御回路を示すブロック図である。
【図６】図５のＰＷＭ制御回路における検出回路の具体的構成を示す回路図である。
【図７】図５のＰＷＭ制御回路における誤差増幅回路の具体的構成を示す回路図である。
【図８】図５のＰＷＭ制御回路におけるＰＷＭ制御波形を示すタイミング図である。
【図９】同期整流型のコンバータへの駆動信号を生成するＰＷＭ制御回路を示すブロック図である。
【図１０】図９のＰＷＭ制御回路におけるデッドタイム生成回路の具体的構成を示す回路図である。
【図１１】図９のＰＷＭ制御回路におけるデッドタイムを有するＰＷＭ制御波形を示すタイミング図である。
【図１２】負荷判定回路の具体的構成を示す回路図である。
【図１３】降圧コンバータのＰｃｈＭ０ＳＦＥＴを駆動するためのゲート駆動回路の具体的構成を示す回路図である。
【図１４】昇圧コンバータのＮｃｈＭ０ＳＦＥＴを駆動するためのゲート駆動回路の具体的構成を示す回路図である。
【図１５】図１の同期整流型の降圧コンバータにおけるＰｃｈ／ＮｃｈＭ０ＳＦＥＴのゲート駆動回路の具体的構成を示す回路図である。
【図１６】従来の降圧コンバータの構成を示す回路図である。
【図１７】従来のＤＣ−ＤＣコンバータにおける変換効率を示す図である。
【図１８】ＤＣ−ＤＣコンバータへの駆動信号を生成するためのＰＦＭ制御回路を示すブロック図である。
【図１９】図１８のＰＦＭ制御回路におけるＰＦＭ制御波形を示すタイミング図である。
【図２０】ＰＷＭ／ＰＦＭ切り替え制御によるＤＣ−ＤＣコンバータの構成を示す図である。
【符号の説明】
１  ＰｃｈＭ０ＳＦＥＴゲート駆動回路
２  ＮｃｈＭ０ＳＦＥＴゲート駆動回路
３  ＰｃｈＭ０ＳＦＥＴ駆動信号
４  ＮｃｈＭ０ＳＦＥＴ駆動信号
５  負荷判定回路
Ｌ  チョークコイル
Ｃ  平滑コンデンサ
６  ＶＤＤ端子
７  出力端子
８  ＶＳＳ端子
９  負荷
１０  ＤＣ−ＤＣコンバータ
１１  駆動信号入力端子
１２  抵抗ラダーの電源端子
１３  制御端子
Ｖload  負荷判定信号
Ｄ  ダイオード
ＯＲ１〜ＯＲｎ−１  オアゲート
ＢＵＦ  バッファゲート
ＣＭＰ１〜ＣＭＰｎ−１  コンパレータ
ＡＮＤ１〜ＡＮＤｎ−１  アンドゲート
ＩＮＶ１，ＩＮＶ２  インバータ
５１  検出回路
５２  誤差増幅回路
５３  比較回路
５４  基準電圧回路
５５  三角波発振回路
９０  デッドタイム生成回路
【図１】
0003829753.tif 000003
【図２】
0003829753.tif 000004
【図３】
0003829753.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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