(57)【特許請求の範囲】
【請求項１】
第１クロックレートの第１クロック信号及び第２クロックレートの第２クロック信号を含む複数のクロック信号を参照して動作するコンピュータマザーボード用のコンピュータチップセットであって、
前記第１クロック信号を参照して動作する第１インタフェイスと、
前記第１クロックレートと前記第２クロックレートとの比がｍ：ｎ（ｍ、ｎは整数、かつ、ｍ＞ｎ）であり、前記第１クロック信号と前記第２クロック信号との立ち上がりが一定周期毎に同期しており、前記第２クロック信号を参照して動作する第２インタフェイスと、
前記第１クロック信号のｍ個の周期のそれぞれにおいて順次イネーブル状態に切り換えられ、前記第１クロック信号の一周期に等しい期間、イネーブル状態に維持されるｍ個の位相信号の集合を発生する位相信号生成回路と、
前記第１インタフェイスと前記第２インタフェイスとの間に備えられ、前記位相信号生成回路が発生したｍ個の位相信号を用いて、前記第１クロックレートと前記第２クロックレートとの比に基づき、前記第１インタフェイスと前記第２インタフェイスとの間で授受される信号が参照するクロックレートを変換する第１信号変換回路と
を備えるコンピュータチップセット。
【請求項２】
第３クロックレートの第３クロック信号を参照して動作するする第３インタフェイスと、
前記第１クロック信号及び前記第２クロック信号のいずれかを選択して、前記第３クロック信号として前記第３インタフェイスに供給するクロックマルチプレクサと
をさらに備える請求項１に記載のコンピュータチップセット。
【請求項３】
前記第１インタフェイスと前記第３インタフェイスとの間に備えられ、前記位相信号生成回路が発生したｍ個の位相信号を用いて、前記第１クロックレートと前記第３クロックレートとの比に基づいて、前記第１インタフェイスと前記第３インタフェイスとの間で授受される信号が参照するクロックレートを変換する第２信号変換回路と、
前記第２インタフェイスと前記第３インタフェイスとの間に備えられ、前記位相信号生成回路が発生したｍ個の位相信号を用いて、前記第２クロックレートと前記第３クロックレートとの比に基づいて、前記第２インタフェイスと前記第３インタフェイスとの間で授受される信号が参照するクロックレートを変換する第３信号変換回路と
をさらに備える請求項２に記載のコンピュータチップセット。
【請求項４】
第１クロックレートの第１クロック信号及び第２クロックレートの第２クロック信号を含む複数のクロック信号を参照して動作するコンピュータマザーボード用のコンピュータチップセットであって、
前記第１クロック信号を参照して動作する第１インタフェイスと、
前記第１クロックレートと前記第２クロックレートとの比がｍ：ｎ（ｍ、ｎは整数、かつ、ｍ＞ｎ）であり、前記第１クロック信号と前記第２クロック信号との立ち上がりが一定周期毎に同期しており、前記第２クロック信号を参照して動作する第２インタフェイスと、
位相信号の集合を発生する位相信号生成回路と、
前記第１インタフェイスと前記第２インタフェイスとの間に備えられ、前記位相信号生成回路が発生した位相信号を用いて、前記第１クロックレートと前記第２クロックレートとの比に基づき、前記第１インタフェイスと前記第２インタフェイスとの間で授受される信号が参照するクロックレートを変換する第１信号変換回路と、
第３クロックレートの第３クロック信号を参照して動作するメモリインタフェイスと、
前記第１クロック信号及び前記第２クロック信号のいずれかを選択して、前記第３クロック信号として前記メモリインタフェイスに供給するクロックマルチプレクサと
を備えるコンピュータチップセット。
【請求項５】
前記第１インタフェイスと前記メモリインタフェイスとの間に備えられ、前記位相信号生成回路が発生した位相信号を用いて、前記第１クロックレートと前記第３クロックレートとの比に基づいて、前記第１インタフェイスと前記メモリインタフェイスとの間で授受される信号が参照するクロックレートを変換する第２信号変換回路と、
前記第２インタフェイスと前記メモリインタフェイスとの間に備えられ、前記位相信号生成回路が発生した位相信号を用いて、前記第２クロックレートと前記第３クロックレートとの比に基づいて、前記第２インタフェイスと前記メモリインタフェイスとの間で授受される信号が参照するクロックレートを変換する第３信号変換回路と
をさらに備える請求項４に記載のコンピュータチップセット。
【発明の詳細な説明】
【０００１】
発明の背景
１．発明の属する技術分野
【０００２】
本発明は、コンピュータマザーボード上で使用されるチップセットに関し、特に、種々のクロックレートを持つコンピュータマザーボード用に考案されたコンピュータチップセットに関する。コンピュータマザーボードが、高性能なＣＰＵや記憶装置のような種々のデータ処理装置を動かすために、種々のクッロク速度を利用できるようにする。
２．関連技術の説明
【０００３】
中央処理装置（以下「ＣＰＵ」という。）はパーソナルコンピュータの心臓部である。一般に、ＣＰＵの性能は、主としてＣＰＵを動かすために用いられるクロック信号の速度に依存する。従来は、ＣＰＵのクロックレートは、数メガヘルツであったが、半導体技術の発展によって、現在では数百メガヘルツに進歩している。コンピュータマザーボードに低いクロックレートを持つ古いＣＰＵは、単に古いＣＰＵを新しいものと交換することによって、より高いクロックレートを持つ新しいものに改良することができる。しかし、ＤＲＡＭ（ｄｙｎａｍｉｃ  ｒａｎｄｏｍ  ｍｅｍｏｒｙ）のようなＣＰＵと連結して作動している関連した装置が、新しいＣＰＵにより提供されたより速いスピードに追随できない懸念が生じる。従って、コンピュータマザーボード用のチップセットは、ＣＰＵにより選ばれうる種々のクロックレートを提供できる必要がある。例えば、ハイエンドコンピュータマザーボードにおいて、ＣＰＵのクロックレートとして１００ＭＨｚ、８３ＭＨｚ、または６６ＭＨｚが選ばれうる。ＤＲＡＭのクロックレートとして１００ＭＨｚ、８３ＭＨｚ、６６ＭＨｚ、または５０ＭＨｚが選ばれうる。ＰＣＩ（Ｐｅｒｉｐｈｅｒａｌ  Ｃｏｍｐｏｎｅｎｔ  Ｉｎｔｅｒｃｏｎｎｅｃｔ）制御のクロックレートとして６６ＭＨｚまたは３３ＭＨｚが選ばれうる。最後に、ＡＧＰ（Ａｃｃｅｌｅｒａｔｅｄ  Ｇｒａｐｈｉｃｓ  Ｐｏｒｔ）制御のクロックレートとして１３３ＭＨｚまたは６６ＭＨｚが選ばれうる。
【０００４】
これらの装置が異なったクロックレートに設定される場合、これらの装置間でのデータと信号の伝送は、コンピュータシステムを停止させる原因にさえなりうる。従って、異なったクロックレートを扱うためには、これらの装置の間で適当なインタフェイス方法が提供される必要がある。
【０００５】
前述の問題における従来の解決法は、ＣＰＵとＤＲＡＭに、それらのクロックレートの比に関係なく、現在のパルスについて実行中の処理が終わるまで、個々のパルスの出現ごとに一回の処理を実行させるという方法である。これは、データ処理の時に、待ち状態を起こしているため、性能をかなり低下させる。
【０００６】
もうひとつの従来の解決法は、同じクロックレートでＣＰＵとＤＲＡＭを動かすことである。しかし、ハイエンドＣＰＵと同等の速いクロックレートで動作できるＤＲＡＭは通常高価すぎる。最近のＣＰＵは一般にキャシュメモリ付きで提供されるので、低速なＤＲＡＭの使用は全体のシステムの性能にはあまり影響しない。しかし、高速なＣＰＵと直付けして低速ＤＲＡＭを使用すると、コンピュータシステムの実動作は極めて不安定になる。その結果、システムの破壊や停止が起こりうる。
【０００７】
さらに、電気製品からの電磁輻射が健康に悪影響を及ぼす恐れがあるため、パーソナルコンピュータは、市場に出る前にＥＭＩ（電磁干渉）テストに合格しなければならない。高速なＣＰＵから出る電磁輻射は、周波数が高く、より高いレベルの干渉を起こしうる。ＥＭＩ効果を減らすために、ＣＰＵのクロックレートを下げる、または、ＣＰＵとＤＲＡＭの間の信号伝送経路を短縮するなど、いくつかの解決策が提案されている。高速なＣＰＵでは、ＥＭＩ効果を減らすために、信号伝送経路を短縮することは容易である。しかし、ＤＲＡＭでは、信号伝送経路はほとんど短縮できない。なぜなら、ＤＲＡＭは、一般的にマザーボード上のスロットに実装された単位で提供されるからである。従って、もしＤＲＡＭがＣＰＵと同じ高いクロックレートを共有するなら、ＥＭＩ問題はとても重要である。
【０００８】
要約すると、種々のクロックレートを持つ従来のコンピュータマザーボードは以下の欠点を持っている。
（１）ＣＰＵとＤＲＡＭに、現在のパルスの処理が終わるまで、個々のパルスの出現においてひとつの処理を実行させる従来の方法は、待ち状態が必要で時間を浪費するので、コンピュータの性能を非常に低くする原因となる。
（２）すべてのシーケンス制御は設計上考慮される必要があるので、その広範な境界条件は回路構造を非常に複雑にし、デバッグをしづらくし、実装面積を大きくし、さらに製造上の費用対効果を悪くする。
（３）もしＤＲＡＭがＣＰＵの同じ高いクロックレートを共有するならば、ＤＲＡＭのための信号伝送経路を短縮できないので、ＥＭＩ効果はとても深刻になる。
発明の概要
【０００９】
本発明の目的は、第１クロックレートを参照しているひとつの信号を第２クロックレートを参照する別の信号に変換するために、最低ふたつのクロックレートを持つコンピュータマザーボード用のコンピュータチップセットを提供することにある。
【００１０】
本発明の別の目的は、種々のクロックレートを参照しているデータや信号の処理を非常に能率的にし、待ち状態のないコンピュータマザーボード用のコンピュータチップセットを提供することにある。
【００１１】
さらに、本発明のさらに別の目的は、記憶装置にかかる費用を減らし、また記憶装置からのＥＭＩ効果も減らすために、記憶装置をＣＰＵで使用される高いクロックレートと別の低いクロックレートで使用しうるコンピュータマザーボード用のコンピュータチップセットを提供することにある。
【００１２】
前述および本発明の他の目的に従って、種々のクロックレートを参照するコンピュータマザーボード用のコンピュータチップセットを提供する。特に、本発明のコンピュータチップセットは、第１、第２どちらかのクロックレートを参照している入力信号を、他方のクロックレートを参照する出力信号に変換するのために、第１クロックレートと第２クロックレートを含む最低ふたつ以上のクロックレートを持つコンピュータマザーボード上での使用のために発明される。第１クロックレートと第２クロックレートの比はｍ：ｎである。ｍとｎは互いに素であり、ｍ＞ｎである。第１、第２クロックレートは、実質的に同期している。つまり、第１クロックレートの第ｉ周期の開始時刻と、第２クロックレートの第ｊ周期の開始時刻のずれは、所定の時間より小さい。ここで、ｉとｊは正の整数である。
【００１３】
本発明のコンピュータチップセットは、順次切り替え可能で、かつそれぞれが第１クロックレートの一周期に等しい期間イネーブル状態になるｍ個の位相信号を発生できる位相信号発生器を含む。
【００１４】
さらに、このコンピュータマザーボードは、第１クロックレートを参照する第１サブシステム、第２クロックレートを参照する第２サブシステム、そして、第３クロックレートを参照する第３サブシステムを含む。第３クロックレートは、第１クロックレートか第２クロックレートのいずれかである。
【００１５】
さらに、本発明のコンピュータチップセットは論理回路を含み、その回路は、第１クロックレート、第２クロックレート、ｍ個の位相信号、および第１または第２クロックレートのいずれかを参照している入力信号を受け入れるように連結されており、他方のクロックレートを参照する出力信号を生成する。
【００１６】
本発明のコンピュータチップセットで使われるマルチプレクサ手段は、第３クロック信号として利用できるよう、第１クロックレートと第２クロックレートの間で選択的に多重化される出力をもつ。
【００１７】
さらに、このコンピュータマザーボードは、第１クロックレートを参照する第１サブシステム、第２クロックレートを参照する第２サブシステムおよび第３クロックレートを参照する第３サブシステムを含む。第３クロックレートは、第１クロックレートか第２クロックレートのどちらかである。
好適な実施の形態の詳細
【００１８】
図１は、本発明のコンピュータチップセットの内部構造を示す回路ブロック図である（参照符号１００で示される破線中の回路）。本発明は、特に種々のクロックレート、たとえばＣＬＫ−Ａ’とＣＬＫ−Ｂ’をもつコンピュータマザーボード上で使用される。図に示すように、このコンピュータチップセット１００は、第１マルチプレクサ１１０、第２マルチプレクサ１２０、第３マルチプレクサ１３０、位相信号発生器１４０、第１バッファ１１１、第２バッファ１２１、第３バッファ１３１、メインシステムインタフェイス１１２、第１信号変換回路１１３、第２信号変換回路１１４、メモリインタフェイス１２２、第３信号変換回路１２３およびＡＧＰ／ＰＣＩインタフェイス１３２で構成されている。このコンピュータチップセット１００には、異なったクロックレートであるがコンピュータチップセット１００にとって一定の比率であるふたつのクロック信号ＣＬＫ−Ａ’、ＣＬＫ−Ｂ’を発生できるクロック生成器１５０が外付けされている。たとえば、ＣＬＫ−Ａ’：ＣＬＫ−Ｂ’が３：２でＣＬＫ−Ａ’が１００ＭＨｚにセットされているなら、ＣＬＫ−Ｂ’は６６ＫＨｚであり、ＣＬＫ−Ａ’：ＣＬＫ−Ｂ’が４：３でＣＬＫ−Ａ’が８３ＭＨｚにセットされているなら、ＣＬＫ−Ｂ’は６６ＫＨｚである。以下に示す本発明の実施の形態では、ＣＬＫ−Ａ’：ＣＬＫ−Ｂ’は３：２と仮定する。これは、ＣＬＫ−Ａ’中の連続する３個クロックパルスは、ＣＬＫ−Ｂ’中のふたつの連続するふたつクロックパルスの時間の長さに等しいことを意味する。
【００１９】
このコンピュータチップセット１００は、メインシステムインタフェイス１１２、メモリインタフェイス１２２およびＡＧＰ／ＰＣＩインタフェイス１３２の３個のサブシステムから成る。クロック発生器１５０は、ＣＬＫ−Ａ’を第１マルチプレクサ１１０と第１バッファ１１１経由で（ＣＬＫ−Ａ’の遅延信号ＣＬＫ−Ａで示される第１バッファ１１１の出力を）メインシステムインタフェイス１１２に渡す。さらに、クロック発生器１５０は、ＣＬＫ−Ａ’とＣＬＫ−Ｂ’を第２マルチプレクサ１２０に渡す。第２マルチプレクサ１２０は、ＳＥＬ選択信号の制御によってこれらふたつの入力のいずれかを選択して出力する。第２マルチプレクサ１２０は、その出力を第２バッファ１２１経由で（ＣＬＫ−Ｃで示される第２バッファ１２１の出力として）メモリインタフェイス１２２に渡す。さらに、クロック発生器１５０は、ＣＬＫ−Ｂ’を第３マルチプレクサ１３０と第３バッファ１３１経由で（ＣＬＫ−Ｂで示される第３バッファ１３１の出力として）ＡＧＰ／ＰＣＩインタフェイス１３２に渡す。バッファ１１１、１２１、１３１は、各インタフェイス１１２、１２２、１３２に、より大きな電流を提供できる。ＳＥＬ選択信号はユーザによって決められる。たとえば、マザーボード上に提供されるジャンパー線手段、またはＩＢＭ互換機の場合ＢＩＯＳ（Ｂａｓｉｃ Ｉｎｐｕｔ Ｏｕｔｐｕｔ Ｓｙｓｔｅｍ）内のソフトウェアのセッティングによって決められる。第１マルチプレクサ１１０と第３マルチプレクサ１３０は、出力クロック信号ＣＬＫ−ＡとＣＬＫ−Ｂが第２マルチプレクサ１２０からの出力クロック信号ＣＬＫ−Ｃと大体同期するよう、ＣＬＫ−Ａ’とＣＬＫ−Ｂ’のクロック信号に伝搬遅延を与える遅延手段として機する。
【００２０】
第１信号変換回路１１３はメインシステムインタフェイス１１２とメモリインタフェイス１２２の間に、第２信号変換回路１１４はメインシステムインタフェイス１１２とＡＧＰ／ＰＣＩインタフェイス１３２の間に、そして第３信号変換回路はメモリインタフェイス１２２とＡＧＰ／ＰＣＩインタフェイス１３２の間に備えられている。さらに、位相信号生成回路１４０は、ＣＬＫ−Ａ’とＣＬＫ−Ｂ’を入力信号としてクロック生成器１５０から受け取り、信号変換回路１１３、１１４、１２３の全てに渡される数種の位相信号を生成する。
【００２１】
位相信号の数は、ＣＬＫ−Ａ’とＣＬＫ−Ｂ’の比を互いに素な整数で表したとき、その大きい方の値と等しく決められる。たとえば、ＣＬＫ−Ａ’：ＣＬＫ−Ｂ’＝３：２なら、位相信号の数はＰＨ１、ＰＨ２およびＰＨ３で表される３つである。さらに、各位相信号は、ＣＬＫ−Ａ’とＣＬＫ−Ｂ’の高い方のクロックレートに従ってクロック制御される。ＣＬＫ−Ａ’とＣＬＫ−Ｂ’についての波形と位相信号のタイミングの一例が図２に示されている。
【００２２】
図２は、ＣＬＫ−Ａ’：ＣＬＫ−Ｂ’＝３：２の場合におけるふたつのクロックレートＣＬＫ−Ａ’とＣＬＫ−Ｂ’および位相信号ＰＨ１、ＰＨ２、ＰＨ３のタイミングの関係を示す。図２において、ＣＬＫ−Ａ’とＣＬＫ−Ｂ’の第１パルスは、ほぼ同時に出現しているように、ＣＬＫ−Ａ’とＣＬＫ−Ｂ’は事実上同期していると仮定する。この仮定のもとで、以降ＣＬＫ−Ａ’の（３Ｎ＋１）番目のパルスとＣＬＫ−Ｂ’の（２Ｎ＋１）番目のパルスもまたほぼ同時に出現する。ここでＮは１以上の整数である。しかし、実際はＣＬＫ−Ａ’とＣＬＫ−Ｂ’の間に小さなずれが存在しうる。このずれは、設計によって許容範囲内に設定できる。図２に示されるように、第１位相信号ＰＨ１は、ＣＬＫ−Ａ’の第１周期およびそれ以降の第（３Ｎ＋１）周期の間に高電圧論理ステイトに切り換えられ、その他は低電圧論理ステイトのままである。第２位相信号ＰＨ２は、ＣＬＫ−Ａ’の第２周期とそれ以降の第（３Ｎ＋２）周期の間に高電圧論理ステイトに切り換えられ、その他は低電圧論理ステイトのままである。第３位相信号ＰＨ３は、ＣＬＫ−Ａ’の第３周期とそれ以降の第（３Ｎ＋３）周期の間に高電圧論理ステイトに切り換えられ、その他は低電圧論理ステイトのままである。
【００２３】
図３は、図１のチップセットで使用される各信号変換回路１１３、１１４、１２３の入出力信号を示す回路図である。図３において、記号ＳＧ−Ｉは、ＣＬＫ−Ａ、ＣＬＫ−Ｂのいずれかで参照される入力信号を示す。記号ＳＧ−Ｏは、ＣＬＫ−ＡかＣＬＫ−Ｂのいずれかで参照される信号変換回路からの出力信号を示す。しかし、入力信号ＳＧ−Ｉと出力信号ＳＧ−Ｏは異なったクロック信号を参照するとする。たとえば、入力信号ＳＧ−ＩがＣＬＫ−Ａを参照するなら、出力信号ＳＧ−ＯはＣＬＫ−Ｂを参照しなければならない。反対に、出力信号ＳＧ−ＯがＣＬＫ−Ａを参照するなら、入力信号ＳＧ−ＩはＣＬＫ−Ｂを参照しなければならない。出力信号ＳＧ−Ｏの波形とタイミングは、入力信号ＳＧ−Ｉ、クロック信号ＣＬＫ−Ａ、ＣＬＫ−Ｂおよび位相信号ＰＨ１、ＰＨ２、ＰＨ３に依存する。以下に詳述する。
【００２４】
図４は、図３の信号変換回路の実施の形態の内部回路図である。図に示されるように、信号変換回路は、第１ＡＮＤゲート４１、第１トランスペアレントラッチ４２、第２ＡＮＤゲート４３、第２トランスペアレントラッチ４４およびＯＲゲート４５からなる。この信号変換回路は、クロック信号ＣＬＫ−Ａとふたつの位相信号ＰＨ１、ＰＨ３だけを使用し、ＣＬＫ−ＢとＰＨ２は使用されない。さらに、ここで記号ＡはＣＬＫ−Ｂを参照する入力信号を示し、記号ＢはＣＬＫ−Ａを参照する出力信号を示す。第１ＡＮＤゲート４１は、入力Ａを受け取るべく接続された第１入力端、ＰＨ３を受け取るべく接続された第２入力端を持つ。第１トランスペアレントラッチ４２は、第１ＡＮＤゲート４１の出力と結合されたＤ入力端、ＣＬＫ−Ａを受け取るために結合されたＧ入力端およびＯＲゲート４５の入力端に結合されたＱ出力端を持つ。第２ＡＮＤゲート４３は、入力Ａを受け取るために結合された第１入力端、ＰＨ１を受け取るために結合された第２入力端を持つ。第２トランスペアレントラッチ４４は、第２ＡＮＤゲート４３の出力と結合されたＤ入力端、ＣＬＫ−Ａを受け取るために結合されたＧ入力端およびＯＲゲート４５のもう一方の入力端に結合されたＱ出力端を持つ。ＣＬＫ−Ａが高電圧論理ステイトのとき、第１ＡＮＤゲート４１の出力が第１トランスペアレントラッチ４２に入る。一方、第２ＡＮＤゲート４３の出力が第２トランスペアレントラッチ４４に入る。ＯＲゲート４５は第１トランスペアレントラッチ４２の出力と第２トランスペアレントラッチ４４の出力についてＯＲ論理演算を行い出力Ｂを得る。
【００２５】
図５（ａ）、５（ｂ）は、図４の信号変換回路における入出力信号ＣＬＫ−Ａ、ＣＬＫ−Ｂ、ＰＨ１、ＰＨ２、ＰＨ３、ＡおよびＢの波形図のふたつの例である。図５（ａ）、５（ｂ）の例において、ＣＬＫ−Ａ’：ＣＬＫ−Ｂ’＝３：２と仮定する。図４の信号変換回路には、それぞれ図５（ａ）と図５（ｂ）に示すように、論じるべきふたつの場合がある。ＣＬＫ−ＡとＣＬＫ−Ｂは事実上同期していると仮定する。
【００２６】
図５（ａ）の場合において、入力信号ＡがＣＬＫ−Ａの第１周期の間、高電圧論理ステイトにあるなら、出力信号Ｂは入力信号Ａに従い高電圧論理ステイトになる。図４に示されるように、ＡＮＤゲート４３の入力は、ＰＨ１とＡである。したがって、入力信号ＡはＣＬＫ−Ｂの第１周期の間ずっと高電圧論理ステイトに維持され、また、ＣＬＫ−Ｂの周期はＣＬＫ−Ａの周期よりも長い。しかし、出力信号Ｂは、ＣＬＫ−Ａの第１周期の間ずっと高電圧論理ステイトに維持され、その後、ＣＬＫ−Ａの第２周期の間は低電圧論理ステイトに戻される。
【００２７】
図５（ｂ）の場合において、入力信号Ａは、ＣＬＫ−Ｂの第２周期の間に高電圧論理ステイトに切り換えられる。しかし、出力信号Ｂは、ＣＬＫ−Ａの第３周期が出現した後に高電圧論理ステイトに切り換えられ、次の周期が出現したときにすぐ低電圧論理ステイトに戻される。
【００２８】
前述の入出力信号のシーケンスにおいて、ＡとＣＬＫ−Ｂ、およびＢとＣＬＫ−Ａの間に存在しうる遅延時間は、当業者には明白である。これらの遅延時間は、波形図では無視されるが、実際は、設計者は回路が誤動作で停止しないように、設計において遅延時間を正しく考慮すべきである。
【００２９】
図５（ａ）、５（ｂ）の波形図によって、設計者は、入出力信号のタイミングにおいてクロック周期を浪費していることが分かる。図５（ａ）の場合、出力信号Ｂは入力信号Ａが現れている間ずっと現れているので、周期は浪費されていない。しかし図５（ｂ）の場合、ＣＬＫ−Ｂの第２周期はＣＬＫ−Ａの第２周期の途中で始まっており、出力ＢはＣＬＫ−Ａの第３周期の始めに高電圧論理ステイトの切り換えられている。結果として、ＣＬＫ−Ａの周期の半分が浪費されている。
【００３０】
図６は、ＣＬＫ−Ａを参照している入力信号Ａを、ＣＬＫ−Ｂを参照している出力信号Ｂに変換するために考案された信号変換回路図である。図に示すように、この信号変換回路は、第１ＡＮＤゲート７１０、第２ＡＮＤゲート７２０、第３ＡＮＤゲート７３０、第１トランスペアレントラッチ７１１、第１Ｄタイプフリップフロップ７２１、第２Ｄタイプフリップフロップ７３１、第１ＯＲゲート７２２、第２トランスペアレントラッチ７２３および第２ＯＲゲート７４０で構成されている。この信号変換回路において、全ての入力、すなわちＣＬＫ−Ａ、ＣＬＫ−Ｂ、ＰＨ１、ＰＨ２およびＰＨ３が使用されている。この信号変換回路は、それぞれＰＨ１、ＰＨ２およびＰＨ３と関連する３個の主処理部で構成されている。ＰＨ１に対応する部分では、ＣＬＫ−Ａが高電圧論理ステイトにあるとき、第１トランスペアレントラッチ７１１に、ＡとＰＨ１の論理積の結果である第１ＡＮＤゲート７１０の出力がラッチされる。ＰＨ２に対応する部分では、ＣＬＫ−Ａの下降エッジで第１Ｄタイプフリップフロップ７２１に、ＡとＰＨ２の論理積の結果である第２ＡＮＤゲート７２０の出力がラッチされる。次に、第１ＯＲゲート７２２は、第１Ｄタイプフリップフロップ７２１の出力と第２ＡＮＤゲート７２０の論理和をとる。そして、ＣＬＫ−Ｂが高電圧論理ステイトに切り換えられたとき、第２トランスペアレントラッチ７２３に第１ＯＲゲート７２２の出力がラッチされる。ＰＨ３に対応する部分では、ＣＬＫ−Ｂの上昇エッジで第２Ｄタイプフリップフロップ７３１に、ＡとＰＨ３の論理積である第３ＡＮＤゲート７３０出力がラッチされる。最後に、第２ＯＲゲート７４０は、第１トランスペアレントラッチ７１１の出力、第２トランスペアレントラッチ７２３の出力および第２Ｄタイプフリップフロップ７３１の出力の論理和をとる。第２ＯＲゲート７４０の出力が出力信号Ｂである。
【００３１】
ＣＬＫ−ＡとＣＬＫ−Ｂのクロックレート比や事実上の同期性による、図６における入出力信号のタイミングには、それぞれ図７（ａ）〜７（ｃ）のごとく、考察に値する３通りの場合がある。図７（ａ）の場合、入力信号ＡはＣＬＫ−Ａの第１周期の間に高電圧論理ステイトに切り換えられ、（図６における第１ＡＮＤゲート７１０と第１トランスペアレントラッチ７１１を通って）出力信号Ｂは切り換えられ、ＣＬＫ−Ｂの第１周期の間、高電圧論理ステイトのままである。図７（ｂ）の場合、入力信号ＡはＣＬＫ−Ａの第２周期の間に高電圧論理ステイトに切り換えられ、（図６における第２ＡＮＤゲート７２０、第１Ｄタイプフリップフロップ７２１、第１ＯＲゲート７２２および第２トランスペアレントラッチ７２３を通って）出力信号Ｂは切り換えられ、ＣＬＫ−Ｂの第２周期の間、高電圧論理ステイトに維持される。図７（ｃ）の場合、入力信号ＡはＣＬＫ−Ａの第３周期の間に高電圧論理ステイトに切り換えられ、（図６における第３ＡＮＤゲート７３０、第２Ｄタイプフリップフロップ７３１を通って）出力信号Ｂは切り換えられ、ＣＬＫ−Ｂの第３周期の間、高電圧論理ステイトに維持される。
【００３２】
前述の図７（ａ）において、出力信号Ｂは入力信号Ａに従って高電圧論理ステイトになっているので、クロック周期の浪費がない。図７（ｂ）の場合、ＣＬＫ−Ｂの第２周期はＣＬＫ−Ａの第２周期の途中で始まっており、出力信号ＢはＣＬＫ−Ｂの第２周期のはじめに切り換えられているので、ＣＬＫ−Ａの一周期が浪費されている。図７（ｃ）の場合、ＣＬＫ−Ａの第３周期の開始時点でＣＬＫ−Ｂの第２周期の半分も終わっていないため、出力信号ＢはＣＬＫ−Ｂの第２周期の終了後に状態変化を起こすため、ＣＬＫ−Ａの一周期が浪費される。
【００３３】
結論として、図５（ａ）、５（ｂ）と図７（ａ）〜７（ｃ）で論じられた５通りの場合において、最適条件は待ち時間を必要としない場合である。これら五つの場合のうち、ふたつの場合は待ち時間を含んでおらず、他のふたつの場合は一周期の半分の待ち時間を必要とし、ひとつの場合は完全に一周期の待ち時間を必要とする。少なくとも一周期を浪費していた従来の技術に比べ、本発明は明らかに有利である。
【００３４】
図８と図９は、本発明の信号変換回路のもうひとつの実施の形態を示す。これらの信号変換回路には、リセット信号および関連した回路が取り入れられており、コンピュータシステムが起動されるときに全ての信号変換回路を初期状態にリセットできる。図に示すように、この信号変換回路は、遅延手段８１３、８１５、８２３、８２５、９２３および９２５が含まれている。
【００３５】
前述の説明のように、本発明のコンピュータチップセットは、従来の技術よりも以下に述べる種々の利点がある。
【００３６】
第１に本発明は、種々のクロックレート間の見かけの同期性を利用し、信号処理における待ち時間を減少し、またはなくす。そして、コンピュータマザーボードを多様なクロックレートで使用し、効率の良いデータ処理を実現する。
【００３７】
第２に本発明は、回路をより単純かつ少ない実装面積で設計できるよう、具体的な信号シーケンスの設計指針を提供する。
【００３８】
第３に本発明は、コンピュータマザーボード上のＤＲＡＭとＣＰＵがふたつの異なったクロックレートで作動可能にする。さらに、設計者がＣＰＵを作動するために使うものより遅いクロックレートでＤＲＡＭを作動可能とする。そして、一般的なＥＭＩテストの基準を満たすように、ＥＭＩ効果をさらに減少することができる。
【００３９】
本発明を好適な実施の形態を用いて説明したが、本発明の範囲は上記の実施の形態に記載した範囲に限定されない。むしろ、多様な変形例や類似の回路を保護する包含する。したがって、特許請求の範囲には、そうしたすべての変形や類似の回路が含まれるよう最も広く解釈されるべきである。
【図面の簡単な説明】
【図１】  種々のクロックレートを参照するコンピュータマザーボード用の本発明のコンピュータチップセットの内部構造を示す回路ブロック図である。
【図２】  図１のコンピュータチップセットに利用される種々の信号間のタイミングを示す波形図である。
【図３】  図１のコンピュータチップセットで利用される信号変換回路の入出力信号を示す回路図である。
【図４】  図３の信号変換回路の内部構造を示す好適な実施の形態の回路図である。
【図５】  図５（ａ）、５（ｂ）は、図４の信号変換回路によって処理される種々の入出力信号の波形図である。
【図６】  信号変換回路の好適な実施の形態の回路図である。
【図７】  図７（ａ）〜７（ｃ）は、図６の信号変換回路によって処理される種々の入出力信号の波形図である。
【図８】  リセット手段を付け加えた信号変換回路の別の好適な実施の形態の回路図である。
【図９】  リセット手段を付け加えた信号変換回路のさらに別の好適な実施の形態の回路図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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