(57)【特許請求の範囲】
【請求項１】
配列されている多数の単位セルと、単位セルを選択する手段とを具備するＭＯＳ型固体撮像装置において、
前記単位セルは
光電変換部と、
前記光電変換部がそのゲートに接続され、光電変換部の出力信号を増幅して単位セルから出力する増幅トランジスタと、
前記選択手段がそのゲートに接続され、前記増幅トランジスタを選択的に導通させる選択トランジスタと、
前記増幅トランジスタと選択トランジスタの接続点と前記増幅トランジスタのゲートとの間に接続され、前記増幅トランジスタのゲートを選択的にリセットするリセットトランジスタとを具備することを特徴とするＭＯＳ型固体撮像装置。
【請求項２】
単位セルは前記リセットトランジスタのソースまたはドレインと前記増幅トランジスタのゲートとの間に接続される容量と、前記増幅トランジスタのゲートと前記リセットトランジスタのゲートとの間に接続され、そのゲートが共通ゲート線を介して垂直アドレス回路に接続される電荷排出トランジスタとをさらに具備することを特徴とする請求の範囲第１項記載のＭＯＳ型固体撮像装置。
【請求項３】
単位セルは前記リセットトランジスタと前記増幅トランジスタとの接続点と前記光電変換部との間に接続される転送トランジスタをさらに具備することを特徴とする請求の範囲第１項記載のＭＯＳ型固体撮像装置。
【請求項４】
多数の単位セルの増幅トランジスタの増幅特性のバラツキを補償する手段をさらに具備し、前記補償手段は前記単位セルの出力を表す電荷から雑音成分のみを表す電荷を減算するノイズキャンセラを具備することを特徴とする請求の範囲第１項記載のＭＯＳ型固体撮像装置。
【請求項５】
多数の単位セルの増幅トランジスタの増幅特性のバラツキを補償する手段をさらに具備し、前記補償手段は、前記単位セルの出力信号が供給されるソースフォロワ回路と・ソースフォロワ回路の出力信号がサンプルホールドトランジスタ、クランプ容量を介して供給されるサンプルホールド容量と、サンプルホールド容量とクランプ容量との接続点に接続され、接続点をオン・オフするサンプルホールドトランジスタとを具備することを特徴とする請求の範囲第１項記載のＭＯＳ型固体撮像装置。
【請求項６】
前記サンプルホールド容量とクランプ容量とは積層されることを特徴とする請求の範囲第５項記載のＭＯＳ型固体撮像装置。
【請求項７】
多数の単位セルの増幅トランジスタの増幅特性のバラツキを補償する手段をさらに具備し、前記補償手段は、前記単位セルの出力信号がクランプ容量、サンプルホールドトランジスタを介して供給されるサンプルホールド容量と、クランプ容量とサンプルホールドトランジスタとの接続点に接続され、クランプ容量をオン・オフするクランプトランジスタとを具備することを特徴とする請求の範囲第１項記載のＭＯＳ型固体撮像装置。
【請求項８】
前記補償手段は、クランプ容量のオン・オフ時のインピーダンスの差を小さくする補正手段を具備することを特徴とする請求の範囲第７項記載のＭＯＳ型固体撮像装置。
【請求項９】
前記補正手段は、クランプトランジスタのオフ時にクランプ容量を増加するための補正容量を具備することを特徴とする請求の範囲第８項記載のＭＯＳ型固体撮像装置。
【請求項１０】
多数の単位セルの増幅トランジスタの増幅特性のバラヅキを補償する手段をさらに具備し、前記補償手段は、前記単位セルの出力信号が供給されるソースフォロワ回路と、ソースフォロワ回路の出力信号がクランプ容量、サンプルホールドトランジスタを介して供給されるサンプルホールド容量と、クランプ容量とサンプルホールドトランジスタとの接続点に接続され、クランプ容量をオン・オフするクランプトランジスタとを具備することを特徴とする請求の範囲第１項記載のＭＯＳ型固体撮像装置。
【請求項１１】
多数の単位セルの増幅トランジスタの増幅特性のバラツキを補償する手段をさらに具備し、前記補償手段は、前記単位セルの出力信号がゲートに供給されるスライストランジスタと、スライストランジスタのソースに接続されるスライス容量及びスライスリセットトランジスタと、スライストランジスタのドレインに接続されるスライス電荷転送容量及びドレインリセットトランジスタとを具備することを特徴とする請求の範囲第１項記載のＭＯＳ型固体撮像装置。
【請求項１２】
多数の単位セルの増幅トランジスタの増幅特性のバラツキを補償する手段をさらに具備し、前記補償手段は、前記単位セルの出力信号がサンプルホールドトランジスタ、クランプ容量を介して供給されるサンプルホールド容量と、サンプルホールド容量とクランプ容量との接続点に接続され、接続点をオン・オフするサンプルホールドトランジスタとを具備することを特徴とする請求の範囲第１項記載のＭＯＳ型固体撮像装置。
【請求項１３】
フォトダイオード，このフォトダイオードの出力がゲートに入力され、このフォトダイオードの出力信号を増幅する増幅トランジスタ，この増幅トランジスタと直列に接続され、この増幅トランジスタを選択的に導通させる垂直選択トランジスタ，及び前記増幅トランジスタと選択トランジスタの接続点と前記増幅トランジスタのゲートとの間に接続され、前記増幅トランジスタを選択的にリセットしてフォトダイオードの信号を外部へ排出するリセットトランジスタとからなる単位セルを行列２次元状に配列してなる撮像領域と、
前記垂直選択トランジスタのゲートに接続され行方向に配置された複数の垂直アドレス線と、
これらの垂直アドレス線を駆動する垂直アドレス回路と、
前記増幅トランジスタの電流を読み出す列方向に配置された複数の垂直信号線と、
これらの垂直信号線の一端に設けられた複数の負荷トランジスタと、
前記垂直信号線の他端に設けられた複数の水平選択トランジスタと、
これらの水平選択トランジスタのゲートに順次選択パルス信号を与える水平アドレス回路と、
前記水平選択トランジスタを介して前記垂直信号線から信号電流を読み出す水平信号線とを具備するＭＯＳ型固体撮像装置。
【請求項１４】
前記垂直選択トランジスタをオンし、前記増幅トランジスタから増幅信号を読み出す動作の終了後に、前記リセットトランジスタをオンし前記垂直選択トランジスタをオフし、フィードバック回路動作により、前記増幅トランジスタのゲートのチャネル電位を、前記負荷トランジスタのゲートをオンすることにより前記垂直信号線に与えられた前記負荷トランジスタのソース電位に設定する制御手段をさらに具備することを特徴とする請求の範囲第１３項記載のＭＯＳ型固体撮像装置。
【請求項１５】
前記増幅トランジスタのゲートと前記リセットトランジスタのソースまたはドレインとの間に接続される容量と、前記増幅トランジスタのゲートと前記リセットトランジスタのゲートとの間に接続され、そのゲートが共通ゲート線を介して垂直アドレス回路に接続される電荷排出トランジスタとをさらに具備することを特徴とする請求の範囲第１３項記載のＭＯＳ型固体撮像装置。
【請求項１６】
前記フォトダイオードと前記増幅トランジスタのゲートとの間に接続された転送トランジスタをさらに具備することを特徴とする請求の範囲第１３項記載のＭＯＳ型固体撮像装置。
【請求項１７】
フォトダイオード，このフォトダイオードの出力がゲートに入力され、このフォトダイオードの出力信号を増幅する増幅トランジスタ，この増幅トランジスタと直列に接続され、この増幅トランジスタを選択的に導通させる垂直選択トランジスタ，及び前記増幅トランジスタと選択トランジスタの接続点と前記増幅トランジスタのゲートとの間に接続され、前記増幅トランジスタを選択的にリセットしてフォトダイオードの信号を外部へ排出するリセットトランジスタとからなる単位セルを行列２次元状に配列してなる撮像領域と、
前記垂直選択トランジスタのゲートに接続され行方向に配置された複数の垂直アドレス線と、
これらの垂直アドレス線を駆動する垂直アドレス回路と、
前記増幅トランジスタの電流を読み出す列方向に配置された複数の垂直信号線と、
これらの垂直信号線の一端に設けられた複数の負荷トランジスタと、
前記垂直信号線の他端に設けられた複数の水平選択トランジスタと、
前記垂直信号線に対して前記負荷トランジスタと並列に接続される補正容量と、これらの水平選択トランジスタのゲートに順次選択パルス信号を与える水平アドレス回路と、
前記水平選択トランジスタを介して前記垂直信号線から信号電流を読み出す水平信号線とを具備するＭＯＳ型固体撮像装置。
【発明の詳細な説明】
技術分野
本発明は、信号電荷をセル内で増幅する増幅型ＭＯＳセンサを用いた固体撮像装置に関する。
背景技術
近年、ビデオカメラの小型化や、高画素数のハイビジョン用の固体撮像装置の開発が進められているが、カメラや固体撮像装置の小型化だけでなく、低消費電力・低電圧型の固体撮像装置が、携帯用カメラやパソコンカメラとして強く求められている。
しかし、固体撮像装置のチップサイズの縮小により、微細化による取り扱い信号電荷量が減少するという問題がある。この結果、固体撮像装置のダイナミックレンジの減少が生じ、鮮明な解像感のある映像を得ることができない、などの問題が生じている。また、２値や３値以上の多数の電源電圧を使用していることから、カメラシステムの構成や取扱いの上で簡単なシステムで対応できない、などの問題がある。即ち、携帯用カメラやパソコンカメラへの応用のためには、この低消費電力・低電圧化と共に、Ｓ／Ｎの良い、単一電源の固体撮像装置が望まれている。
この問題を解決する方法として、増幅型のトランジスタを用いた固体撮像装置が幾つか提案されている。この固体撮像装置は、各セル内でフォトダイオードで検出した信号をトランジスタで増幅するものであり、高感度という特徴を持つ。
図１は、増幅型ＭＯＳセンサを用いた従来の固体撮像装置を示す回路構成図である。画素に相当する単位セルＰ０−ｉ−ｊが縦、横に２次元マトリクス状に配列されている。図では、３×３しか示していないが、実際は数千個×数千個ある。ｉは水平（row）方向の変数、ｊは垂直（column）方向の変数である。各単位セルＰ０−ｉ−ｊは、入射光を検出するフォトダイオード１−ｉ−ｊと、フォトダイオード１−ｉ−ｊのカソードがゲートに接続され、その検出信号を増幅する増幅トランジスタ２−ｉ−ｊと、増幅トランジスタ２−ｉ−ｊのドレインに接続され、信号を読み出す水平ラインを選択する垂直選択トランジスタ３−ｉ−ｊと、フォトダイオード１−ｉ−ｊのカソード５に接続され、信号電荷をリセットするリセットトランジスタ４−ｉ−ｊからなる。垂直選択トランジスタ３−ｉ−ｊのソースとリセットトランジスタ４−ｉ−ｊのソースがドレイン電圧端子に共通に接続される。
垂直アドレス回路５から水平方向に配線されている垂直アドレス線６−１，６−２，…は各行の単位セルの垂直選択トランジスタ３−１−１，…のゲートに接続され、信号を読み出す水平ラインを決めている。同様に、垂直アドレス回路５から水平方向に配線されているリセット線７−１，７−２，…は、各行のリセットトランジスタ４−１−１、…のゲートに接続されている。
各列の単位セルの増幅トランジスタ２−１−１、…のソースは列方向に配置された垂直信号線８−１，８−２，…に接続され、垂直信号線８−１，８−２，…の一端には負荷トランジスタ９−１，９−２，…が設けられている。垂直信号線８−１，８−２，…の他端は、水平アドレス回路１３から出力される水平アドレスパルスにより駆動される水平選択トランジスタ１２−１，１２−２，…を介して信号出力端（水平信号線）１５に接続されている。
図２は、このデバイスの動作を示すタイミングチャートである。垂直アドレス線６−１にハイレベルのアドレスパルスを印加すると、このラインの垂直選択トランジスタ３のみオンし、このラインの増幅トランジスタ２と負荷トランジスタ９でソースフォロワ回路が構成される。
これにより、増幅トランジスタ２のゲート電圧、即ちフォトダイオード１の電圧とほぼ同等の電圧が垂直信号線８に現れる。
次いで、水平アドレス回路１３から水平アドレスパルスを水平選択トランジスタ１２−１，１２−２，…に順次印加し、信号出力端１５から１ライン分の信号を順次取り出す。１ライン分の信号の読み出しが終わるとリセット線７−１にハイレベルのリセットパルスを印加し、このラインのリセットトランジスタ４をオンして信号電荷をリセットする。
この動作を、次のライン、その次のラインと順次続けることにより、２次元状全ての信号を読み出すことができる。ここで、フォトダイオード１の電位の変化分とほぼ同等の変化分の電圧が垂直信号線８に現れる。フォトダイオード１の容量をＣｓ、垂直信号線８の容量をＣｖとすると、信号電荷はＣｖ／Ｃｓ倍に増幅される。一般には、ＣｖはＣｓに比べ非常に大きい。
しかしながら、この種の装置にあっては次のような問題があった。第１に、このような増幅型ＭＯＳ型固体撮像装置においては、増幅トランジスタ６４の閾値電圧のバラツキが信号に重畳するため、フォトダイオード６２の電位が同じでも出力信号が同じとはならず、写した画像を再生すると増幅トランジスタ６４の閾値バラツキに対応する２次元状の雑音（場所的に固定されているという意味で、固定パターン雑音と称される）が発生することである。
このように従来の増幅型ＭＯＳセンサを用いた固体撮像装置においては、増幅トランジスタの閾値電圧のばらつきに対応する固定パターン雑音が現れるという問題があった。
本発明は、上記事情を考慮して成されたもので、その目的とするところは、増幅トランジスタの閾値電圧のばらつきに起因する２次元状の固定パターン雑音を抑圧できる固体撮像装置を提供することである。
発明の開示
本発明の一態様によるＭＯＳ型固体撮像装置は、配列されている多数の単位セルと、単位セルを選択する手段とを具備するＭＯＳ型固体撮像装置において、
前記単位セルは
光電変換部と、
前記光電変換部がそのゲートに接続され、光電変換部の出力信号を増幅して単位セルから出力する増幅トランジスタと、
前記選択手段がそのゲートに接続され、前記増幅トランジスタを選択的に導通させる選択トランジスタと、
前記増幅トランジスタと選択トランジスタの接続点と前記増幅トランジスタのゲートとの間に接続され、前記増幅トランジスタのゲートを選択的にリセットするリセットトランジスタとを具備するものである。
本発明による他の態様によるＭＯＳ型固体撮像装置は、フォトダイオード，このフォトダイオードの出力がゲートに入力され、このフォトダイオードの出力信号を増幅する増幅トランジスタ，この増幅トランジスタと直列に接続され、この増幅トランジスタを選択的に導通させる垂直選択トランジスタ，及び前記増幅トランジスタと選択トランジスタの接続点と前記増幅トランジスタのゲートとの間に接続され、前記増幅トランジスタを選択的にリセットしてフォトダイオードの信号を外部へ排出するリセットトランジスタとからなる単位セルを行列２次元状に配列してなる撮像領域と、
前記垂直選択トランジスタのゲートに接続され行方向に配置された複数の垂直アドレス線と、
これらの垂直アドレス線を駆動する垂直アドレス回路と、
前記増幅トランジスタの電流を読み出す列方向に配置された複数の垂直信号線と、
これらの垂直信号線の一端に設けられた複数の負荷トランジスタと、
前記垂直信号線の他端に設けられた複数の水平選択トランジスタと、
これらの水平選択トランジスタのゲートに順次選択パルス信号を与える水平アドレス回路と、
前記水平選択トランジスタを介して前記垂直信号線から信号電流を読み出す水平信号線とを具備するものである。
本発明によるさらに他の態様によるＭＯＳ型固体撮像装置は、フォトダイオード，このフォトダイオードの出力がゲートに入力され、このフォトダイオードの出力信号を増幅する増幅トランジスタ，この増幅トランジスタと直列に接続され、この増幅トランジスタを選択的に導通させる垂直選択トランジスタ，及び前記増幅トランジスタと選択トランジスタの接続点と前記増幅トランジスタのゲートとの間に接続され、前記増幅トランジスタを選択的にリセットしてフォトダイオードの信号を外部へ排出するリセットトランジスタとからなる単位セルを行列２次元状に配列してなる撮像領域と、
前記垂直選択トランジスタのゲートに接続され行方向に配置された複数の垂直アドレス線と、
これらの垂直アドレス線を駆動する垂直アドレス回路と、
前記増幅トランジスタの電流を読み出す列方向に配置された複数の垂直信号線と、
これらの垂直信号線の一端に設けられた複数の負荷トランジスタと、
前記垂直信号線の他端に設けられた複数の水平選択トランジスタと、
前記垂直信号線に対して前記負荷トランジスタと並列に接続される補正容量と、
これらの水平選択トランジスタのゲートに順次選択パルス信号を与える水平アドレス回路と、
前記水平選択トランジスタを介して前記垂直信号線から信号電流を読み出す水平信号線とを具備するものである。
【図面の簡単な説明】
図１はＭＯＳ型固体撮像装置の従来例の構成を示す回路図、
図２は図１の従来例の動作を示すタイミングチャート、
図３は本発明によるＭＯＳ型固体撮像装置の第１実施例の構成を示す回路図、
図４は第１実施例の垂直アドレス回路の回路構成を示す図、
図５は第１実施例の垂直アドレス回路の他の回路構成を示す図、
図６は第１実施例の垂直アドレス回路のさらに他の回路構成を示す図、
図７は第１実施例の単位セルの回路図、
図８Ａ、図８Ｂ、図８Ｃ、図８Ｄは第１実施例の単位セルの増幅トランジスタの閾値電圧のバラツキを補正する原理を説明する図、
図９は第１実施例の動作を示すタイミングチャート、
図１０は第１実施例のノイズキャンセラ部分の装置構造を示す断面図、
図１１Ａ、図１１Ｂは第１実施例の単位セルの装置構造を示す断面図、
図１２は第１実施例の単位セルの部分の半導体基板の変形例を示す図、
図１３はＣＣＤ型固体撮像装置の従来例のセルの断面図、
図１４は第１実施例の単位セルの部分の半導体基板の他の変形例を示す図、
図１５は第１実施例の単位セルの部分の半導体基板のさらに他の変形例を示す図、
図１６は第１実施例の単位セルの部分の半導体基板のさらに他の変形例を示す図、
図１７は第１実施例の単位セルの部分の半導体基板のさらに他の変形例を示す図、
図１８は第１実施例の単位セルの部分の半導体基板のさらに他の変形例を示す図、
図１９は本発明によるＭＯＳ型固体撮像装置の第２実施例の構成を示す回路図、
図２０は第２実施例の動作を示すタイミングチャート、
図２１は本発明によるＭＯＳ型固体撮像装置の第３実施例の構成を示す回路図、
図２２は第３実施例の動作を示すタイミングチャート、
図２３は本発明によるＭＯＳ型固体撮像装置の第４実施例の構成を示す回路図、
図２４は本発明によるＭＯＳ型固体撮像装置の第５実施例の構成を示す回路図、
図２５は本発明によるＭＯＳ型固体撮像装置の第６実施例の構成を示す回路図、
図２６は本発明によるＭＯＳ型固体撮像装置の第７実施例の第１の構成を示す回路図、
図２７は本発明によるＭＯＳ型固体撮像装置の第７実施例の第２の構成を示す回路図、
図２８は本発明によるＭＯＳ型固体撮像装置の第８実施例の単位セルの構成を示す回路図、
図２９は本発明によるＭＯＳ型固体撮像装置の第９実施例の単位セルの構成を示す回路図、
図３０は本発明によるＭＯＳ型固体撮像装置の第１０実施例の単位セルの構成を示す回路図、
図３１は本発明の変形例において、水平信号線に接続されるビデオアンプの回路図である。
発明を実施するための最良の形態
以下、図面を参照して本発明によるＭＯＳ型固体撮像装置の実施例を説明する。
第１実施例
図３は、本発明の第１実施例に係るＭＯＳ型固体撮像装置の構成を示す。単位セルＰ４−ｉ−ｊが縦、横に２次元マトリクス状に配列されている。図では、２×２しか示していないが、実際は数千個×数千個ある。ｉは水平（row）方向の変数、ｊは垂直（column）方向の変数である。各単位セルＰ４−ｉ−ｊの詳細は図７に示す。
本発明の固体撮像装置の応用分野としては、ビデオカメラ、電子スチルカメラ、ディジタルカメラ、ファクシミリ、複写機、スキャナ等がある。
垂直アドレス回路５から水平方向に配線されている垂直アドレス線６−１，６−２，…は各行の単位セルに接続され、信号を読み出す水平ラインを決めている。同様に、垂直アドレス回路５から水平方向に配線されているリセット線７−１，７−２，…は、各列の単位セルに接続されている。
各列の単位セルは列方向に配置された垂直信号線８−１，８−２，…に接続され、垂直信号線８−１，８−２，…の一端には負荷トランジスタ９−１，９−２，…が設けられている。負荷トランジスタ９−１，９−２，…のゲートとドレインは共通にドレイン電圧端子２０に接続される。
垂直信号線８−１，８−２，…の他端は、ＭＯＳトランジスタ２６−１，２６−２，…のゲートに接続される。ＭＯＳトランジスタ２６−１，２６−２，…のソースはＭＯＳトランジスタ２８−１，２８−２，…のドレインに接続され、ＭＯＳトランジスタ２６−１，２６−２，…、２８−１，２８−２，…はソースフォロワ回路として動作する。ＭＯＳトランジスタ２８−１，２８−２，…のゲートは共通ゲート端子３６に接続される。
ＭＯＳトランジスタ２６−１，２６−２，…とＭＯＳトランジスタ２８−１，２８−２，…との接続点がサンプルホールドトランジスタ３０−１，３０−２，…を介してクランプ容量３２−１，３２−２，…の一端に接続される。クランプ容量３２−１，３２−２，…の他端にはサンプルホールド容量３４−１，３４−２，…とクランプトランジスタ４０−１，４０−２，…が並列に接続されている。サンプルホールド容量３４−１，３４−２，…の他端は接地されている。クランプ容量３２−１，３２−２，…の他端は水平選択トランジスタ１２−１，１２−２，…を介して信号出力端（水平信号線）１５にも接続される。
垂直アドレス回路５は、複数、ここでは２本の信号を纏めてシフトする回路であり、図４、図５、図６のいずれかの回路により実現される。図４の例では、入力信号４６を多数の出力端から順次シフトして出力するアドレス回路４４の出力がマルチプレクサ４８により２入力信号５０と合成される。図５の例では、エンコード入力５４をデコードするデコーダ５２の出力がマルチプレクサ５６により２入力信号５８と合成される。図６の例では、２つのアドレス回路６０ａ，６０ｂの出力を束ねて各行の制御信号線とする。
図７は、図３に示した単位セルＰ４−１−１の一構成例を示す。ここでは、単位セルＰ４−１−１の構成のみを示すが、他の単位セルＰ４−１−２、〜についても同様の構成が採用されている。
同図に示すように、本実施例のＭＯＳ型固体撮像装置の単位セルは、入射光を検出するフォトダイオード６２と、フォトダイオード６２のカソードがゲートに接続され、その検出信号を増幅する増幅トランジスタ６４と、増幅トランジスタ６４のゲートとドレインの間に設けられ、フィードバック動作をするリセットトランジスタ６６と、増幅トランジスタ６４のドレインに接続され、信号を読み出す水平ラインを選択する垂直選択トランジスタ６５からなる。
垂直アドレス回路５から水平方向に配線されている水平アドレス線６−１は、垂直選択トランジスタ６５のゲートに接続され、信号を読み出すラインを選択する。同様に、垂直アドレス回路５から水平方向に配線されているリセット線７−１はリセットトランジスタ６６のゲートに接続されている。
一般的に、増幅型ＭＯＳ型固体撮像装置においては、増幅トランジスタ６４の閾値電圧のバラツキが信号に重畳するため、フォトダイオード６２の電位が同じでも出力信号が同じとはならず、写した画像を再生すると増幅トランジスタ６４の閾値バラツキに対応する２次元状の雑音（場所的に固定されているという意味で、固定パターン雑音と称される）が発生する。このため、本実施例においては、単位セルにおいてリセットトランジスタ６６をフィードバック動作させ、固定パターンノイズを低減するとともに、図１の水平選択トランジスタ１２の前に、低減された固定パターン雑音をさらに抑圧するための雑音除去回路が設けられている。図３では、雑音除去回路としては電圧領域で信号と雑音との差分をとる相関二重サンプリング型を示したが、雑音除去回路の型は、相関二重サンプリング型には限定されず、種々の雑音除去回路が用いられている。
先ず、本実施例の特徴である単位セルのフィードバック動作による増幅トランジスタ６４の閾値電圧補正の原理を図８Ａ〜図８Ｃを参照して説明する。図８Ａはセル回路図、図８Ｂ、図８Ｃは増幅トランジスタ６４のポテンシャル図を表す。図８Ｂは垂直選択トランジスタ６５をオフし、リセットトランジスタ６６をオンした状態で、垂直信号線８に基準電圧を与えたときのポテンシャルを示しており、ゲートチャネルを通ってドレインに電子が流れ込むとドレイン電圧が下がってくる。
ドレイン・ゲート間はリセットトランジスタ６６がオンされてつながっているため、ゲート電圧も下がり、流れ込む電子が減少してくる。最終的には図８Ｃに示すように、ソースに与えられた基準電圧とチャネル電位がほぼ等しくなる状態になる。この状態はチャネル電位が外部から与えられた電圧になり、トランジスタの構造上のばらつきは現れない。
このように本実施例によれば、増幅トランジスタ６４のゲートとドレインの間にフィードバックトランジスタ（リセットトランジスタ６６）を挿入し、ソースに一定電圧を与えるフィードバック動作により、閾値ばらつきを補正することができる。
次に、図９のタイミングチャートを参照して、このように構成されたＭＯＳ型固体撮像装置の動作について説明する。なお、負荷トランジスタ９の共通ドレイン端子２０、インピーダンス変換回路のトランジスタ２８の共通ゲート端子３６、クランプトランジスタ４０の共通ソース端子３８はＤＣ駆動であるので、タイミングチャートから省略している。
垂直アドレス線６−１にハイレベルのアドレスパルスを印加すると、当該垂直アドレス線６−１に接続されている単位セルＰ４−１−１，Ｐ４−１−２，…の垂直選択トランジスタ６５がオンとなり、増幅トランジスタ６４と負荷トランジスタ９−１，９−２，…でソースフォロワ回路が構成される。
サンプルホールドトランジスタ３０−１，３０−２，…の共通ゲート３７をハイレベルとしてサンプルホールドトランジスタ３０−１，３０−２，…をオンする。この後、クランプトランジスタ４０−１，４０−２，…の共通ゲート４２をハイレベルとしてクランプトランジスタ４０−１，４０−２，…をオンする。
次に、クランプトランジスタ４０−１，４０−２，…の共通ゲート４２をローレベルとしてクランプトランジスタ４０−１，４０−２，…をオフする。このため、垂直信号線８−１，８−２，…に現れている信号プラス雑音成分はクランプ容量３２−１，３２−２，…に蓄積される。
この後、垂直アドレスパルスをローレベルに戻した後、リセット線７−１にハイレベルのリセットパルスを印加すると、当該リセット線７−１に接続されている単位セルＰ４−１−１，Ｐ４−１−２，…のリセットトランジスタ６６がオンとなり、出力回路６８の入力端子の電荷がリセットされる。
再び、垂直アドレス線６−１にハイレベルのアドレスパルスを印加すると、当該垂直アドレス線６−１に接続されている単位セルＰ４−１−１，Ｐ４−１−２，…の垂直選択トランジスタ６５がオンとなり、増幅トランジスタ６４と負荷トランジスタ９−１，９−２，…でソースフォロワ回路が構成され、信号成分がリセットされた雑音成分のみが垂直信号線８−１，８−２，…に現れる。
前述したように、クランプ容量３２−１，３２−２，…には信号プラス雑音成分が蓄積されているので、クランプノード４１−１，４１−２，…には垂直信号線８−１，８−２，…の電圧変化分、すなわち信号成分プラス雑音成分から雑音成分を差し引いた、固定パターン雑音のない信号電圧のみが現れる。
そして、サンプルホールドトランジスタ３０−１，３０−２，…の共通ゲート３７をローレベルとしてサンプルホールドトランジスタ３０−１，３０−２，…をオフする。このため、クランプノード４１−１，４１−２，…に現れている雑音のない電圧がサンプルホールド容量３４−１，３４−２，…に蓄積される。
この後、水平選択トランジスタ１２−１，１２−２，…に水平アドレスパルスを順次印加することにより、サンプルホールド容量３４−１，３４−２，…に蓄積されている雑音のないフォトダイオード６２の信号が出力端子（水平信号線）１５から読み出される。
以下、同様に、垂直アドレス線６−２，６−３，…について上述の動作を繰り返すことにより、２次元状に配置された全てのセルの信号を取り出すことが出来る。
ここで、図９のタイミングの先後関係を説明する。必須の順番は、次の２つある。
(1)サンプルホールドパルスの立ち上がり→クランプパルスの立ち下がり→１番目の垂直アドレスパルスの立ち下がり→リセットパルスの立ち下がり→２番目の垂直アドレスパルスの立ち上がり→サンプルホールドパルスの立ち下がり→２番目の垂直アドレスパルスの立ち下がり
(2)クランプパルスの立ち下がり→リセットパルスの立ち上がり→リセットパルスの立ち下がり
なお、１番目の垂直アドレスパルスの立ち上がり、サンプルホールドパルスの立ち上がり、クランプパルスの立ち上がりの前後関係は任意であるが、好ましくは上述した順番がよい。また、第１番目の垂直アドレスパルスの立ち下がりとリセットパルスの立ち上がりの前後関係も任意であるが、好ましくは上述した順番がよい。
このように、図９の動作によれば、クランプノード４１には、信号（プラス雑音）がある時と、増幅トランジスタのゲートがリセットされて信号がない時の差の電圧が現れるため、何らかの理由により単位セルのフィードバック動作によって除去しきれなかった増幅トランジスタ６４の閾値バラツキによる固定パターン雑音が補償される。すなわち、クランプトランジスタ３０、クランプ容量３１、サンプルホールドトランジスタ４０、サンプルホールド容量３４からなる回路がノイズキャンセラとして作用する。
なお、本実施例のノイズキャンセラは、ソースフォロワ回路からなるインピーダンス変換回路２６、２８を介して垂直信号線８に接続されている。すなわち、垂直信号線はトランジスタ２６のゲートに接続されている。このゲート容量は非常に小さいので、セルの増幅トランジスタ６４は垂直信号線８−１，８−２，…のみを充電するので、ＣＲの時定数が短く、すぐに定常状態になる。そのため、リセットパルスの印加タイミングを早くすることができ、短時間でノイズキャンセル動作をさせることができる。テレビジョン信号の場合、ノイズキャンセル動作は水平ブランキング期間内に行う必要があり、短時間で正確にノイズキャンセルできることは大きな長所である。さらに、ノイズキャンセル動作に含まれる信号プラス雑音出力時と雑音出力時とで、単位セルから見たノイズキャンセラのインピーダンスが同じであるので、正確にノイズをキャンセルすることができる。
次に、本実施例の構造を説明する。
図３の回路構成から分るように、クランプ容量３２とサンプルホールド容量３４が直接接続されて近接しているので、これらを同一面上に積層して形成することができ、ノイズキャンセラ部を小型化できる。
具体的には、図１０に示すように、シリコン基板７２上に第１の絶縁膜７４を介して第１の電極７６を形成することにより、サンプルホールド容量３４を構成し、さらに第１の電極７６上に第２の絶縁膜７８を介して第２の電極８０を形成することにより、クランプ容量３２を構成する。
この図からも明らかなように、第１の電極７６が共通電極となり、クランプ容量３２とサンプルホールド容量３４が積層形成されているので、個別に形成する場合の１／２の面積で同じ容量値を得ることが可能となる。
本実施例においては、単位セルＰ４−１−１、Ｐ４−１−２，…や、垂直アドレス回路５、水平アドレス回路１３などの周辺回路は、ｐ-型基板上にｐ+型不純物層を形成した半導体基板上に形成されている。
図１１Ａ、図１１Ｂは、このような半導体基板の断面図である。
図１１Ａに示すように、ｐ-型基板８１上にｐ+型不純物層８２を形成した半導体基板にフォトダイオード８３などのセル要素が形成されている。
半導体基板をこのような構成にすることにより、ｐ-／ｐ+境界にある拡散電位により、ｐ-型基板８１で発生した暗電流がｐ+側へ流れ込むのを一部防止することができる。
電子の流れを詳しく解析した結果を簡単に述べると、ｐ-側で発生した電子にとってｐ+不純物層８２の厚さＬがｐ+とｐ-の濃度の比倍すなわちＬ・ｐ+／ｐ-に見える。
すなわち、図１１Ｂに示すように、暗電流の発生源であるｐ-基板８１からフォトダイオード８３までの距離がｐ+／ｐ-倍遠くなったように見えることになる。暗電流は、基板深部から流れ込むもの以外にフォトダイオード８３近傍の空乏層内で発生するものがあり、この空乏層内で発生する暗電流は、基板深部から流れ込む暗電流とほぼ同じ程度ある。空乏層の厚さは約１μｍ程度であり、基板深部から流れ込む暗電流は約１００μｍの深さからも流れてくる。この深さはｐ型半導体内部での電子の拡散距離と呼ばれているものである。この厚さの差にも関わらず暗電流が同等なのは、単位体積あたりの暗電流の発生確率が空乏層内部の方が高いためである。ここで、空乏層で発生する暗電流は原理的に信号電流と分離することができないので、暗電流の低減は基板深部から流れ込む成分を減ずることによってなされる。
また、ｐ-型基板７１上にｐ+型不純物層７２を形成した半導体基板にセルを形成するので、暗電流が発生することによる基板電位の変動を防止することができ、ｐ型基板は厚いため、抵抗が低く、後述するように、雑音除去回路を確実に動作させることができる。
また、素子温度が上昇すると基板深部からの成分の方が急激に増加するので、これが重要である。その目安は、基板深部からの成分が空乏層で発生した成分よりも十分小さいことであり、具体的には、基板深部からの暗電流が空乏層内部からのものに比べて約１桁下であればいい。すなわち、ｐ+／ｐ-を１０に設定して基板深部からのものを約１／１０にすればいい。
さらに、基板深部からの暗電流は、ｎ型基板とｐ型ウェルとで構成される半導体基板ではほぼ全くないといってよいが、このような半導体基板と同じレベルにするためにはｐ+／ｐ-を１００に設定して基板深部からの暗電流を約１／１００にする必要がある。
従来の実績のあるＣＣＤでは、ｎ型の埋め込みチャネルの不純物濃度が約１０16ｃｍ-3程度であり、この埋め込みチャネルの拡散層を安定して製造するための埋め込みチャネルを囲むｐ型層（ここではｐ型基板）の不純物濃度は約１０15ｃｍ-3である。
ｐ+層の濃度はｐ+／ｐ-を１０にする場合は約１０16ｃｍ-3程度、ｐ+／ｐ-を１００にする場合は約１０17ｃｍ-3程度となり、ｎ型の埋め込みチャネルの不純物濃度の約１０16ｃｍ-3と同程度又は１桁逆転してしまう。
このため、従来実績のあるのＣＣＤではこのような不純物濃度のｐ+層を使うことは考えられなかった。また、ｐ-層の濃度を下げると基板のシート抵抗が高くなるという問題が出てくる。
しかしながら、増幅型のＭＯＳ撮像装置ではＣＣＤの埋め込みチャネルがないためｐ-層の濃度を下げずにｐ+／ｐ-の値をある程度自由に設定できる。
そこで、ｐ型ウェルの抵抗を下げ、ｎ型基板とｐ型ウェルとで構成される半導体基板の構造を改善することによってもセルを構成することができる。
図１２は、ｎ型基板８５上にシート抵抗の低いｐ+ウェル８６を用いた単位セルの断面図である。また、図１３は、ＣＣＤの単位セルの断面図を示す。
ＣＣＤの単位セルのｎ型基板８７、ｐ型ウェル８６、ｎ型埋め込みチャネル８９の不純物濃度は安定して製造を行うために、それぞれ約１０14ｃｍ-3、約１０15ｃｍ-3、約１０16ｃｍ-3程度にしてある。
ｎ型フォトダイオード９０の不純物濃度はある程度自由に設定できるため製造上の制約はあまりない。ｐ型ウェル８６のシート抵抗は上記の不純物濃度では約１００ｋΩ／□程度の値である。ＣＣＤは、前述のようにこのような高い値でも雑音が非常に小さい。
一方、増幅型のＭＯＳ撮像装置で雑音除去回路を使用する場合、このｐ型ウェルのシート抵抗は非常に重要である。何故ならば、リセットパルスによるｐ型ウェル８６の電位の擾乱が収まる時間がこの装置を応用するシステムにマッチングしなければならないからである。
現行のテレビ方式であるＮＴＳＣ方式では、雑音除去回路を動作させるのは水平帰線期間である約１１［μｓ］の間である。この時間のあいだにｐ型ウェル８６の電位の擾乱が０．１［ｍＶ］程度まで収まる必要がある。
この０．１［ｍＶ］という非常に小さい値は、ＣＣＤの雑音電圧出力がこの程度であることから起因している。１１［μｓ］という非常に短い時間で０．１［ｍＶ］という非常に小さい値に落ちつかせるには、詳しい解析よるとｐ型ウェル８６のシート抵抗を１ｋΩ／□以下にしなければならない。これは従来のＣＣＤの約１／１００である。
そのためには、ｐ型ウェル８６の不純物濃度を約１００倍にする必要があり、ｐ型基板のところで前述したように、ＣＣＤでは不可能な濃度である。さらにハイビジョンテレビ方式では水平帰線期間が３．７７［μｓ］であり、ｐ型ウェル８６のシート抵抗を３００Ω／□以下にしなければならない。
他の変形例としては、高濃度のｐ+型サンドイッチ層を基板上に形成し、表面をそれより濃度の低いｐ型層にすることが考えられる。
図１４は、ｐ-型基板９１とｐ型層９３との間にｐ+型サンドイッチ層９２を形成した半導体基板の構成を示す図である。また、図１５は、ｎ型基板９５とｐ型層９７との間にｐ+型サンドイッチ層９６を形成した半導体基板の構成を示す図である。
このようなｐ+型サンドイッチ層は高加速度のメガボルトイオン打ち込み機により実現できる。
上記ｐ型層には、単位セルの構成要素であるフォトダイオード８３、トランジスタなどの他に、水平アドレス回路、垂直アドレス回路などの周辺回路も形成される。
図１６は、フォトダイオード８３の周囲を高濃度のｐ型ウェル１０３で囲み、ｎ型基板１０１上の他の部分を他のｐ型ウェル１０２で形成することにより構成される半導体基板の構成を示す図である。
このような構成を採用することにより、フォトダイオード８３への暗電流の漏れ込みを防止することができる。なお、半導体基板１０１は、ｐ-型基板であってもよい。
さらに、セル周辺の水平アドレス回路や垂直アドレス回路の一部又は全部を形成するｐ型ウェルの濃度は回路設計の方から決められており、セルの最適値とは異なるため撮像領域を形成するｐ型ウェルとは別のｐ型層にすることも考えられる。
図１７は、ｎ型基板１０５上に撮像領域を構成するｐ型ウェル１０６を形成するとともに、周辺回路部を構成する他のｐ型ウェル１０７を別々に形成した半導体基板の構成を示す図である。
このような構成とすることにより、各構成要素に適したｐ型ウェルを形成することができる。なお、上記ｎ型基板１０５は、ｐ-型基板であっても良い。
図１８は、ｎ型基板１０５上に撮像領域を形成するｐ+型サンドイッチ層１０８及び濃度の低いｐ型層１０９を形成するとともに、周辺回路部に他のｐ型ウェル１０７を形成したものである。
このような構成とすることにより、各構成要素に適したｐ型ウェルを形成することができ、フォトダイオードへの暗電流の漏れ込みを防止することができる。なお、上記ｎ型基板１０５は、ｐ-型基板であっても良い。
以上説明したように、本実施例によれば、増幅トランジスタ６４のゲートとドレインの間にフィードバックトランジスタ（リセットトランジスタ６６）を挿入し、ソースに一定電圧を与えるフィードバック動作により、閾値ばらつきを補正することができる。
さらに、単位セルの出力をノイズキャンセラを介して出力しているので、単位セルの増幅トランジスタの閾値バラツキに応じた固定パターン雑音をさらに抑えることができる。また、ノイズキャンセラにおいては、クランプ容量３２−１，３２−２，…（以下、これらを３２と総称する。他の添え字付きの部材についても同様）とサンプルホールド容量３４が直接接続されて近接しているので、これらを同一面上に積層して形成することができ、容量を小型化できる。
さらに、単位セルの出力をインピーダンス変換回路を介してノイズキャンセラに供給しているので、雑音出力時と信号プラス雑音出力時とで、単位セルから見たノイズキャンセラのインピーダンスがほぼ同一であるため、両出力時で雑音成分はほぼ同一となり、両者の差分をとると、正確に雑音出力を除去でき、信号成分のみ取り出すことが可能となり、正確にノイズをキャンセルすることができる。また、単位セルからノイズキャンセラを見ると、インピーダンス的にはゲート容量しか見えず、その容量は非常に小さいので、短時間に確実にノイズをキャンセルすることができる。
また、単位セルを形成する半導体基板として、ｐ-型不純物基体と、ｐ-型不純物基体上に形成されたｐ+型不純物層とからなる基板を用いることにより、単位セルに進入する暗電流を低減することができ、かつ、基板表面の電位を安定させることができるので、雑音除去回路を確実に動作させることができる。
次に、第１実施例において、ノイズキャンセラ回路部分を変形した実施例を説明する。
第２実施例
図１９は、本発明の第２実施例に係わる増幅型ＭＯＳセンサを用いた撮像装置の回路構成図である。単位セルＰ４−ｉ−ｊ付近の回路構成は第１実施例と同じである。
垂直信号線８−１，８−２，…に直列に分離トランジスタ２０２−１，２０２−２，…を接続し、分離トランジスタ２０２−１，２０２−２，…と水平選択トランジスタ１２−１，１２−２，…の間に増幅容量２０６−１，２０６−２，…が設けられている。すなわち、本実施例では、水平選択トランジスタの前にはノイズキャンセラは設けられていない。代わりに、増幅率を調整するための増幅容量が設けられている。
図２０を参照して本実施例の動作を説明する。
垂直アドレス線６−１にハイレベルのアドレスパルスを印加するのとほぼ同時に、分離トランジスタ２０２の共通ゲート２０４にハイレベルのパルスを印加して該トランジスタをオンする。これにより、単位セルの増幅トランジスタ６４の出力が垂直信号線８を介して増幅容量２０６に伝達され、増幅された信号電荷が蓄積される。
その後、分離トランジスタ２０２の共通ゲート２０４をローレベルに戻し、分離トランジスタ２０２をオフする。
リセット線７−１にハイレベルのリセットパルスを与え、リセットトランジスタ６６をオンさせ、次いで、垂直アドレス線６−１をローレベルに戻し、垂直選択トランジスタ６５をオフすると、増幅トランジスタ６４のチャネル電位が基準電圧と等しくなる。その後、水平選択トランジスタ１２を順次オンし、増幅容量２０６に蓄積された増幅信号電圧を順次読み出す。
このときの信号電荷の増幅率は増幅容量２０６の容量値をＣａ、フォトダイオード６２の容量をＣｓとすると、Ｃａ／Ｃｓとなる。増幅率は従来型のものと同等又はそれ以上にしたいので、Ｃａの値は垂直信号線８の容量Ｃｖの値と同等又はそれ以上に設定する。
ここで、図２０のタイミングの先後関係を説明する。必須の順番は、次の２つある。
(1)垂直アドレスパルスの立ち上がり→分離トランジスタのゲートパルスの立ち下がり→リセットパルスの立ち上がり→垂直アドレスパルスの立ち下がり→リセットパルスの立ち下がり
(2)分離トランジスタのゲートパルスの立ち上がり→分離トランジスタのゲートパルスの立ち下がり→リセットパルスの立ち上がり→リセットパルスの立ち下がり
なお、垂直アドレスパルスの立ち上がり、分離トランジスタのゲートパルスの立ち上がりの前後関係は任意である。
第３実施例
図２１は、本発明の第３実施例に係わる増幅型ＭＯＳセンサを用いた撮像装置の回路構成図である。単位セルＰ４−ｉ−ｊ付近の回路構成は第１実施例と同じである。
垂直信号線８−１，８−２，…の他端は、クランプ容量１３１−１，１３１−２，…、サンプルホールドトランジスタ１３３−１，１３３−２，…、水平選択トランジスタ１２−１，１２−２，…を介して信号出力端（水平信号線）１５に接続される。クランプ容量１３１−１，１３１−２，…と、サンプルホールドトランジスタ１３３−１，１３３−２，…との接続点（クランプノード１４５−１，１４５−２，…）にはクランプトランジスタ１３２−１，１３２−２，…のドレインが接続される。クランプトランジスタ１３２−１，１３２−２，…のソースは共通ソース端子１４１に接続され、ゲートは共通ゲート端子１４２に接続される。サンプルホールドトランジスタ１３３−１，１３３−２，…と、水平選択トランジスタ１２−１，１２−２，…との接続点はサンプルホールド容量１３４−１，１３４−２，…を介して接地される。
この実施例のタイミングチャートを図２２に示す。ノイズキャンセル動作原理は図９と全く同じである。
第４実施例
図２３は、本発明の第４実施例に係わる増幅型ＭＯＳセンサを用いた撮像装置の回路構成図である。単位セルＰ４−ｉ−ｊ付近の回路構成は第１実施例と同じである。
第４実施例は、第１実施例のインピーダンス変換回路を第３実施例のノイズキャンセラに接続した例である。なお、クランプトランジスタ１３２の共通ソースは本実施例ではＤＣ駆動している。
第５実施例
図２４は、本発明の第５実施例に係わる増幅型ＭＯＳセンサを用いた撮像装置の回路構成図である。単位セルＰ４−ｉ−ｊ付近の回路構成は第１実施例と同じである。
負荷トランジスタ９−１，９−２，…とは反対側の垂直信号線８−１，８−２，…の端部は、スライストランジスタ１５０−１，１５０−２，…のゲートにそれぞれ接続されている。スライストランジスタ１５０−１、１５０−２，…のソースにはスライス容量１５２−１，１５２−２，…の一端が接続されており、スライス容量１５２−１，１５２−２，…の他端はスライスパルス供給端子１５４に接続されている。スライストランジスタ１５０−１，１５０−２，…のソース電位をリセットするために、スライストランジスタのソースとスライス電源端子１５８との間にスライスリセットトランジスタ１５６−１，１５６−２，…が設けられ、このトランジスタ１５６−１，１５６−２，…のゲートにスライスリセット端子１６０が接続されている。
スライストランジスタ１５０−１，１５０−２，…のドレインには、スライス電荷転送容量１６２−１，１６２−２，…が接続されている。また、スライストランジスタ１５０−１，１５０−２，…のドレイン電位をリセットするために、そのドレインと蓄積ドレイン電源端子１６４との間にドレインリセットトランジスタ１６６−１，１６６−２，…が設けられ、このトランジスタ１６６−１，１６６−２，…のゲートにドレインリセット端子１６８が接続されている。さらに、スライストランジスタ１５０−１，１５０−２，…のドレインは、水平アドレス回路１３から供給される水平アドレスパルスにより駆動される水平選択トランジスタ１２−１，１２−２，…を介して信号出力端１５に接続されている。
このように第５実施例のＣＭＯＳセンサは第３図に示した第１実施例に対して、単位セルＰ４−ｉ−ｊの構成は同じであるが、ノイズキャンセラの部分の構成が異なり、第４実施例のノイズキャンセラは、垂直信号線８−１，８−２，…に現れる電圧をスライストランジスタ１５０のゲート容量を介して電荷に変換し、電荷領域で引き算をすることにより雑音を抑圧することが特徴である。
このデバイスでは、スライス容量１５２の値をＣslとすると、最終的に水平信号線１５に読み出される電荷（第２のスライス電荷）は
Ｃsl×（Ｖsch−ＶOch）
となり、信号があるときとリセットされ信号がないときの差に比例する電荷が現れるため、単位セル内の増幅トランジスタ６４の閾値ばらつきによる固定パターン雑音が抑圧されるという特徴がある。このように、垂直信号線８に現れる電圧を電荷に変換し、電荷領域で引き算をする回路構成もノイズキャンセラと呼ぶことができる。
第６実施例
図２５は、本発明の第６実施例に係わる増幅型ＭＯＳセンサを用いた撮像装置の回路構成図である。単位セルＰ４−ｉ−ｊ付近の回路構成は第１実施例と同じである。
第６実施例は図３に示した第１実施例からソースフォロワトランジスタからなるインピーダンス変換回路を省略した実施例である。
第７実施例
図２６、図２７は、本発明の第７実施例に係わる増幅型ＭＯＳセンサを用いた撮像装置の回路構成図である。単位セルＰ４−ｉ−ｊ付近の回路構成は第１実施例と同じである。
本実施例は図２１に示した第３実施例と共通する部分が多いが、異なる点は、信号プラス雑音出力時と雑音出力時との単位セル側から見たノイズキャンセラのインピーダンスの違いを補正するための容量Ｃ CMP Ｐ１６０−１，１６０−２，…が、クランプ容量１３１−１，１３１−２，…より撮像領域（単位セル）側に、垂直信号線８−１，８−２，…に対して並列に、スイッチ１６２−１，１６２−２，…を介して接続されていることである。補正容量１６０とスイッチ１６２は、図２６の場合にはクランプ容量１３１と撮像領域の間に、また図２７の場合には撮像領域と負荷トランジスタ９との間に接続されている。
このように本実施例によれば、雑音除去回路付きＭＯＳ型固体撮像素子において、垂直信号線８に補正容量１６０を設けることにより、雑音が発生する原因であった雑音除去動作中の容量変化を抑制することができ、より一層の雑音低下に寄与することが可能となる。すなわち、セルから見たインピーダンスがフォトダイオード選択後の信号プラスノイズ出力時と、リセット終了後のノイズ出力時で同等になり、正確にノイズキャンセルができる。
なお、第７実施例の変形例として、図３に示した第１実施例、図２３に示した第４実施例、図２５に示した第６実施例のノイズキャンセラにおいて、補正用容量を接続してもよい。
第２実施例〜第７実施例としては、第１実施例に対してノイズキャンセラ回路部分が異なる実施例を説明したが、次に、第１〜第７実施例に対して単位セルの構成が異なる他の実施例を説明する。
第８実施例
全体の構成は図３に示した第１実施例と同じであるので、図示省略する。ただし、図３の単位セルＰ４の代わりに図２８に示した単位セルＰ５を用いることが特徴である。
本実施例の単位セルＰ５は、フィードバックトランジスタ（リセットトランジスタ）６６がフィードバック容量２１２を介して増幅トランジスタ６４のゲートに接続されている。
第９実施例
全体の構成は図３に示した第１実施例と同じであるので、図示省略する。ただし、図３の単位セルＰ４の代わりに図２９に示した単位セルＰ６を用いることが特徴である。
本実施例の単位セルＰ６は、第８実施例の構成に加えて、増幅トランジスタ６４のゲートとリセット線７−１の間に排出トランジスタ２１４が接続されている。排出トランジスタ２１４のゲートは共通ゲート線２１６−１を介して垂直アドレス回路５に接続されている。
第１０実施例
全体の構成は図３に示した第１実施例と同じであるので、図示省略する。ただし、図３の単位セルＰ４の代わりに図３０に示した単位セルＰ７を用いることが特徴である。
本実施例の単位セルＰ７は、第１実施例の構成に加えて、増幅トランジスタ６４のゲート（とリセットトランジスタの接続点）とフォトダイオード６２との間に転送トランジスタ２１８が接続されている。転送トランジスタ２１８のゲートは共通ゲート線２２０−１を介して垂直アドレス回路５に接続されている。
第８実施例〜第１０実施例も第１実施例と同様にノイズキャンセラ部分を変形することができる。すなわち、図３〜図３２の説明は第８実施例〜第１０実施例にも等しく適用できる。
本発明は上述した実施例に限定されず、種々変形して実施可能である。例えば、単位セルの増幅トランジスタを閾値バラツキがないように製造できれば、固定パターン雑音は発生しないので、ノイズキャンセラは省略することができる。あるいは、固定パターン雑音が発生しても、画質に影響が無ければ、同じくノイズキャンセラは省略することができる。
負荷トランジスタのゲートとソースは同一の電源ラインに接続されているが、別々の電源に接続してもよい。これにより、流れる電流を制御することができ、消費電力を下げることができる。
各実施例のノイズキャンセラにおいては、入力信号がないときに読み出す信号電流（雑音成分のみ）が小さい方が雑音が少ないので、蓄積ドレイン電源端子に印加されている電圧とビデオバイアス電圧とをほぼ等しくすることが好ましい。ビデオバイアス電圧とは、水平信号線１５から信号を電流で読み出すときに水平信号線１５がほぼ固定される電圧である。これを実現した変形例を図３１に示す。出力信号線１５にオペアンプ１７６が接続され、オペアンプ１７６の入出力端間に負荷抵抗１７８が接続される。これによると、信号電流が強制的に負荷抵抗１７８に流され、水平信号線１５は仮想的にある電圧、すなわちビデオバイアス電圧に固定される。
さらに、単位セルは２次元マトリクス状に配列した実施例を説明したが、本発明は単位セルを１次元アレイ状に配列する撮像装置にも適用できることは言うまでもない。
産業上の利用可能性
以上のように本発明によれば、増幅型のＭＯＳ型固体撮像装置において、増幅トランジスタの閾値電圧のばらつきに起因する２次元状の固定パターン雑音を抑圧することである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８Ａ】
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【図８Ｂ】
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【図８Ｃ】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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