(57)【特許請求の範囲】
【請求項１】
半導体基板表面に設けた溝と、
前記溝を絶縁物で埋め込んで形成され、前記溝の側壁部分の第１の部分と溝の残り部分の第２の部分を有する素子分離領域と、
前記素子分離領域により互いに分離された素子領域と、
前記素子領域上に形成された第１のゲート絶縁膜と、
前記第１のゲート絶縁膜上に形成され、一部分が前記素子分離領域の前記第１の部分上にオーバーラップし、前記素子分離領域の前記第２の部分と自己整合的に形成された電荷蓄積層と、
前記電荷蓄積層の上面、側面及び前記素子分離領域の前記第２の部分上に形成された第２のゲート絶縁膜と、
前記第２のゲート絶縁膜上に形成された制御ゲート電極とを具備し、
前記素子分離領域は、互いに選択的にエッチングできる２種類の絶縁物で前記溝を順次埋め込んで形成されていることを特徴とする半導体記憶装置。
【請求項２】
前記素子分離領域は、前記溝の側壁部分に形成された第１の絶縁膜と、該溝の残りの部分を埋め込んだ、該第１の絶縁膜とは異なる材料からなる第２の絶縁膜から構成され、
前記溝の下部には、前記第１の絶縁膜に対して自己整合的に拡散層が形成されていることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記素子分離領域上にオーバーラップする前記電荷蓄積層の幅は、前記素子領域の両側で実効的に同じであることを特徴とする請求項１に記載の半導体記憶装置。
【請求項４】
半導体基板表面に設けた溝と、
前記溝を絶縁物で埋め込んで形成され、前記溝の側壁部分で溝の上部と一致された第１の部分及び前記溝の残りの部分で前記溝より突出した前記第１の部分とは異なる材料からなる第２の部分を有する素子分離領域と、
前記素子分離領域により互いに分離された素子領域と、
前記素子領域上に形成された第１のゲート絶縁膜と、
前記第１のゲート絶縁膜上に形成され、一部分が前記素子分離領域の前記第１の部分上にオーバーラップして前記第２の部分と自己整合的に形成され、前記素子分離領域の前記第２の部分の上面と一致された全体が平坦な上面を有する電荷蓄積層と、
前記電荷蓄積層の上面、及び前記素子分離領域の上面に形成された第２のゲート絶縁膜と、
前記第２のゲート絶縁膜上に形成された制御ゲート電極と
を具備することを特徴とする半導体記憶装置。
【請求項５】
半導体基板表面に、熱酸化膜、所定の材料からなる第１のマスク層、該第１のマスク層に対して選択的に除去することが可能な他の材料からなる第２のマスク層を順次形成する第１の工程と、
素子形成領域以外の前記熱酸化膜、前記第１のマスク層および前記第２のマスク層を除去する第２の工程と、
前記素子形成領域上に残った第２のマスク層をマスクとし、前記第２の工程によって露出された半導体基板表面をエッチングして溝を形成する第３の工程と、
この溝の内壁に該溝を埋め尽くさない程度に第１の絶縁膜を形成する第４の工程と、
前記第１の絶縁膜に対して選択的に除去することが可能な第２の絶縁膜を、前記溝に形成された第１の絶縁膜上から前記第２のマスク層上に形成された第１の絶縁膜の上方まで堆積し、前記溝を前記第２の絶縁膜で埋め込む第５の工程と、
前記第１のマスク層の上端部と同じ高さになるまで、前記第２の絶縁膜を除去する第６の工程と、
前記第２のマスク層および前記第１の絶縁膜を、前記第１のマスク層の上端部が露出するまで除去する第７の工程と、
前記溝から突出した第１の絶縁膜および第２の絶縁膜の部分を残すように、前記第１のマスク層を選択的に除去する第８の工程と、
前記第１の絶縁膜を、第２の絶縁膜はエッチングされない条件で、前記溝の上端面まで選択的に除去する第９の工程と、
第１の伝導性膜を成膜する第１０の工程と、
前記第１の伝導性膜を、前記第２の絶縁膜の上端面が露出するまで除去する第１１の工程と
前記第１の伝導性膜の側壁に位置する前記第２の絶縁膜を除去し、前記第１の伝導性膜の側壁を露出させる第１２の工程と、
前記第１の伝導性膜の上面、側壁、及び前記第２の絶縁膜の上面に第３の絶縁膜を形成する第１３の工程と、
前記第３の絶縁膜の上面に第２の伝導性膜を形成する第１４の工程と
を備えたことを特徴とする半導体記憶装置の製造方法。
【請求項６】
半導体基板表面に、熱酸化膜、所定の材料からなる第１のマスク層、該第１のマスク層に対して選択的に除去することが可能な他の材料からなる第２のマスク層を順次形成する第１の工程と、
素子形成領域以外の前記熱酸化膜、前記第１のマスク層および前記第２のマスク層を除去する第２の工程と、
前記素子形成領域上に残った第２のマスク層をマスクとし、前記第２の工程によって露出された半導体基板表面をエッチングして溝を形成する第３の工程と、
この溝の内壁に該溝を埋め尽くさない程度に第１の絶縁膜を形成する第４の工程と、
前記第１の絶縁膜に対して選択的に除去することが可能な第２の絶縁膜を、前記溝に形成された第１の絶縁膜上から前記第２のマスク層上に形成された第１の絶縁膜の上方まで堆積し、前記溝を前記第２の絶縁膜で埋め込む第５の工程と、
前記第１のマスク層の上端部と同じ高さになるまで、前記第２の絶縁膜を除去する第６の工程と、
前記第２のマスク層および前記第１の絶縁膜を、前記第１のマスク層の上端部が露出するまで除去する第７の工程と、
前記溝から突出した第１の絶縁膜および第２の絶縁膜の部分を残すように、前記第１のマスク層を選択的に除去する第８の工程と、
前記第１の絶縁膜を、第２の絶縁膜はエッチングされない条件で、前記溝の上端面まで選択的に除去する第９の工程と、
第１の伝導性膜を成膜する第１０の工程と、
前記第１の伝導性膜を、前記第２の絶縁膜の上端面が露出するまで研磨することにより、前記第１の伝導性膜の上面全体が平坦な上面となるように平坦化する第１１の工程と、
前記第１の伝導性膜の上面、及び前記第２の絶縁膜の上面に第３の絶縁膜を形成する第１２の工程と、
前記第３の絶縁膜の上面に第２の伝導性膜を形成する第１３の工程と
を備えたことを特徴とする半導体記憶装置の製造方法。
【請求項７】
半導体基板表面に、熱酸化膜、所定の材料からなる第１のマスク層、該第１のマスク層に対して選択的に除去することが可能な他の材料からなる第２のマスク層を順次形成する第１の工程と、
素子形成領域以外の前記熱酸化膜、前記第１のマスク層および前記第２のマスク層を除去する第２の工程と、
前記素子形成領域上に残った第２のマスク層をマスクとし、前記第２の工程によって露出された半導体基板表面をエッチングして溝を形成する第３の工程と、
この溝の内壁に該溝を埋め尽くさない程度に第１の絶縁膜を形成する第４の工程と、
前記第１の絶縁膜に対して選択的に除去することが可能な第２の絶縁膜を、前記溝に形成された第１の絶縁膜上から前記第２のマスク層上に形成された第１の絶縁膜の上方まで堆積し、前記溝を前記第２の絶縁膜で埋め込む第５の工程と、
前記第１のマスク層の上端部と同じ高さになるまで、前記第２の絶縁膜を除去する第６の工程と、
前記第２のマスク層および前記第１の絶縁膜を、前記第１のマスク層の上端部が露出するまで除去する第７の工程と、
前記溝から突出した第１の絶縁膜および第２の絶縁膜の部分を残すように、前記第１のマスク層を選択的に除去する第８の工程と、
前記第１の絶縁膜を、第２の絶縁膜はエッチングされない条件で、前記溝の上端面まで選択的に除去する第９の工程と、
第１の伝導性膜を成膜する第１０の工程と、
前記第１の伝導性膜を、前記第２の絶縁膜の上端面が露出するまで除去する第１１の工程と
前記第１の伝導性膜の側壁に位置する前記第２の絶縁膜を除去し、前記第１の伝導性膜の側壁を露出させる第１２の工程と、
前記第１の伝導性膜の上面、側壁、及び前記第２の絶縁膜の上面に第３の絶縁膜を形成する第１３の工程と、
前記第３の絶縁膜の上面に第２の伝導性膜を形成する第１４の工程と
を備え、
前記第６、第７の工程を同時に行なうことを特徴とする半導体記憶装置の製造方法。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、半導体記憶装置およびその製造方法に係わり、特にトレンチ構造による素子分離領域に対して電荷蓄積層やゲート電極などの電極を自己整合的に形成した半導体記憶装置およびその製造方法に関する。
【０００２】
【従来の技術】
近年、半導体記憶装置は高集積化の一途を辿っており、微細な半導体記憶装置の研究が盛んである。例えば各種半導体記憶装置のうち不揮発性メモリ素子はハードディスク装置の代替品として期待されており、さらなる高集積化が望まれている。
【０００３】
この不揮発性メモリ素子は、他の半導体記憶装置には見られない浮遊ゲートを用いる特殊な構造を有しており、素子微細化の上で、この浮遊ゲートを微細形成する技術が重要な要素の一つである。
【０００４】
浮遊ゲートは堆積した膜を分離して形成するが、シリコン半導体基板上に不揮発性メモリ素子を形成する場合には、この浮遊ゲート分離に写真触刻法が用いられる。しかしながら、写真触刻法では、最新の技術を用いても０．４μｍ以下の幅（スリット）で浮遊ゲートの分離を行うことは極めて困難である。
【０００５】
さらに、写真触刻法を用いた場合、合わせずれが生じてしまうため、６４Ｍ以降の高密度素子では、素子上で浮遊ゲート分離を行うおそれが生ずる。この場合、トンネル酸化膜上に直接制御ゲートが形成されるため、素子動作時にトンネル酸化膜の絶縁破壊を起こすので、素子動作に致命的な影響を与えてしまう。また、これを回避しようとすると、素子形成領域を大きくせざるを得ない。
【０００６】
【発明が解決しようとする課題】
以上のように、従来の不揮発性メモリ素子において浮遊ゲートを分離・形成する方法では、微細な幅で浮遊ゲートの分離を行うことは極めて困難であった。また、該方法における写真触刻工程時の合わせずれにより、素子形状や素子動作特性の変動を生じる問題があった。
【０００７】
本発明は、上記事情を考慮してなされたもので、素子動作特性に変動を与えることのない、微細に分離された電極を備えた半導体記憶装置を提供することを目的とする。
【０００８】
【課題を解決するための手段】
本発明の半導体記憶装置の態様は、半導体基板表面に設けた溝と、前記溝を絶縁物で埋め込んで形成され、前記溝の側壁部分の第１の部分と溝の残り部分の第２の部分を有する素子分離領域と、前記素子分離領域により互いに分離された素子領域と、前記素子領域上に形成された第１のゲート絶縁膜と、前記第１のゲート絶縁膜上に形成され、一部分が前記素子分離領域の前記第１の部分上にオーバーラップし、前記素子分離領域の前記第２の部分と自己整合的に形成された電荷蓄積層と、前記電荷蓄積層の上面、側面及び前記素子分離領域の前記第２の部分上に形成された第２のゲート絶縁膜と、前記第２のゲート絶縁膜上に形成された制御ゲート電極とを具備し、前記素子分離領域は、互いに選択的にエッチングできる２種類の絶縁物で前記溝を順次埋め込んで形成されていることを特徴とする。
【０００９】
また、好ましくは、前記素子分離領域は、互いに選択的にエッチングできる２種類の絶縁物で前記溝を順次埋め込んで形成すると良い。この場合、前記素子分離領域は、前記溝の側壁部分に形成された第１の絶縁膜と、該溝の残りの部分を埋め込んだ、該第１の絶縁膜とは異なる材料からなる第２の絶縁膜から構成され、前記溝の下部には、前記第１の絶縁膜に対して自己整合的に拡散層が形成されているようにしても良い。
【００１０】
また、前記素子分離領域は、前記溝を１種類の絶縁物で埋め込んで形成しても良い。
【００１１】
また、本発明の半導体記憶装置の態様は、半導体基板表面に設けた溝と、前記溝を絶縁物で埋め込んで形成され、前記溝の側壁部分で溝の上部と一致された第１の部分及び前記溝の残りの部分で前記溝より突出した前記第１の部分とは異なる材料からなる第２の部分を有する素子分離領域と、前記素子分離領域により互いに分離された素子領域と、前記素子領域上に形成された第１のゲート絶縁膜と、前記第１のゲート絶縁膜上に形成され、一部分が前記素子分離領域の前記第１の部分上にオーバーラップして前記第２の部分と自己整合的に形成され、前記素子分離領域の前記第２の部分の上面と一致された全体が平坦な上面を有する電荷蓄積層と、前記電荷蓄積層の上面、及び前記素子分離領域の上面に形成された第２のゲート絶縁膜と、前記第２のゲート絶縁膜上に形成された制御ゲート電極とを具備することを特徴とする。
【００１２】
また、本発明の半導体記憶装置の製造方法の態様は、半導体基板表面に、熱酸化膜、所定の材料からなる第１のマスク層、該第１のマスク層に対して選択的に除去することが可能な他の材料からなる第２のマスク層を順次形成する第１の工程と、素子形成領域以外の前記熱酸化膜、前記第１のマスク層および前記第２のマスク層を除去する第２の工程と、前記素子形成領域上に残った第２のマスク層をマスクとし、前記第２の工程によって露出された半導体基板表面をエッチングして溝を形成する第３の工程と、この溝の内壁に該溝を埋め尽くさない程度に第１の絶縁膜を形成する第４の工程と、前記第１の絶縁膜に対して選択的に除去することが可能な第２の絶縁膜を、前記溝に形成された第１の絶縁膜上から前記第２のマスク層上に形成された第１の絶縁膜の上方まで堆積し、前記溝を前記第２の絶縁膜で埋め込む第５の工程と、前記第１のマスク層の上端部と同じ高さになるまで、前記第２の絶縁膜を除去する第６の工程と、前記第２のマスク層および前記第１の絶縁膜を、前記第１のマスク層の上端部が露出するまで除去する第７の工程と、前記溝から突出した第１の絶縁膜および第２の絶縁膜の部分を残すように、前記第１のマスク層を選択的に除去する第８の工程と、前記第１の絶縁膜を、第２の絶縁膜はエッチングされない条件で、前記溝の上端面まで選択的に除去する第９の工程と、第１の伝導性膜を成膜する第１０の工程と、前記第１の伝導性膜を、前記第２の絶縁膜の上端面が露出するまで除去する第１１の工程と前記第１の伝導性膜の側壁に位置する前記第２の絶縁膜を除去し、前記第１の伝導性膜の側壁を露出させる第１２の工程と、前記第１の伝導性膜の上面、側壁、及び前記第２の絶縁膜の上面に第３の絶縁膜を形成する第１３の工程と、前記第３の絶縁膜の上面に第２の伝導性膜を形成する第１４の工程とを備えたことを特徴とする。
【００１３】
さらに、本発明の半導体記憶装置の製造方法の態様は、半導体基板表面に、熱酸化膜、所定の材料からなる第１のマスク層、該第１のマスク層に対して選択的に除去することが可能な他の材料からなる第２のマスク層を順次形成する第１の工程と、素子形成領域以外の前記熱酸化膜、前記第１のマスク層および前記第２のマスク層を除去する第２の工程と、前記素子形成領域上に残った第２のマスク層をマスクとし、前記第２の工程によって露出された半導体基板表面をエッチングして溝を形成する第３の工程と、この溝の内壁に該溝を埋め尽くさない程度に第１の絶縁膜を形成する第４の工程と、前記第１の絶縁膜に対して選択的に除去することが可能な第２の絶縁膜を、前記溝に形成された第１の絶縁膜上から前記第２のマスク層上に形成された第１の絶縁膜の上方まで堆積し、前記溝を前記第２の絶縁膜で埋め込む第５の工程と、前記第１のマスク層の上端部と同じ高さになるまで、前記第２の絶縁膜を除去する第６の工程と、前記第２のマスク層および前記第１の絶縁膜を、前記第１のマスク層の上端部が露出するまで除去する第７の工程と、前記溝から突出した第１の絶縁膜および第２の絶縁膜の部分を残すように、前記第１のマスク層を選択的に除去する第８の工程と、前記第１の絶縁膜を、第２の絶縁膜はエッチングされない条件で、前記溝の上端面まで選択的に除去する第９の工程と、第１の伝導性膜を成膜する第１０の工程と、前記第１の伝導性膜を、前記第２の絶縁膜の上端面が露出するまで研磨することにより、前記第１の伝導性膜の上面全体が平坦な上面となるように平坦化する第１１の工程と、前記第１の伝導性膜の上面、及び前記第２の絶縁膜の上面に第３の絶縁膜を形成する第１２の工程と、前記第３の絶縁膜の上面に第２の伝導性膜を形成する第１３の工程とを備えたことを特徴とする。
また、本発明の半導体記憶装置の製造方法の態様は、半導体基板表面に、熱酸化膜、所定の材料からなる第１のマスク層、該第１のマスク層に対して選択的に除去することが可能な他の材料からなる第２のマスク層を順次形成する第１の工程と、素子形成領域以外の前記熱酸化膜、前記第１のマスク層および前記第２のマスク層を除去する第２の工程と、前記素子形成領域上に残った第２のマスク層をマスクとし、前記第２の工程によって露出された半導体基板表面をエッチングして溝を形成する第３の工程と、この溝の内壁に該溝を埋め尽くさない程度に第１の絶縁膜を形成する第４の工程と、前記第１の絶縁膜に対して選択的に除去することが可能な第２の絶縁膜を、前記溝に形成された第１の絶縁膜上から前記第２のマスク層上に形成された第１の絶縁膜の上方まで堆積し、前記溝を前記第２の絶縁膜で埋め込む第５の工程と、前記第１のマスク層の上端部と同じ高さになるまで、前記第２の絶縁膜を除去する第６の工程と、前記第２のマスク層および前記第１の絶縁膜を、前記第１のマスク層の上端部が露出するまで除去する第７の工程と、前記溝から突出した第１の絶縁膜および第２の絶縁膜の部分を残すように、前記第１のマスク層を選択的に除去する第８の工程と、前記第１の絶縁膜を、第２の絶縁膜はエッチングされない条件で、前記溝の上端面まで選択的に除去する第９の工程と、第１の伝導性膜を成膜する第１０の工程と、前記第１の伝導性膜を、前記第２の絶縁膜の上端面が露出するまで除去する第１１の工程と前記第１の伝導性膜の側壁に位置する前記第２の絶縁膜を除去し、前記第１の伝導性膜の側壁を露出させる第１２の工程と、前記第１の伝導性膜の上面、側壁、及び前記第２の絶縁膜の上面に第３の絶縁膜を形成する第１３の工程と、前記第３の絶縁膜の上面に第２の伝導性膜を形成する第１４の工程とを備え、前記第６、第７の工程を同時に行なうことを特徴とする。
【００１５】
好ましくは、前記マスク層にはシリコン窒化膜を、前記絶縁膜にはＣＶＤ法により形成されたシリコン酸化膜を、前記伝導性膜には伝導性多結晶シリコン膜をそれぞれ用いても良い。
【００１６】
【作用】
本発明によれば、電極を隣り合う素子分離領域間に自己整合的に形成するので、極めて微細に分離・形成された電極を得ることができるとともに、従来問題であった写真触刻時の合わせずれ等による素子形状の変動を生じることなく動作特性の変動も完全になくすことができる。
【００１７】
本発明によれば、半導体基板上に形成された溝および第１のマスク層を第１の絶縁膜および第２の絶縁膜で埋め込み、その後第１の絶縁膜および第１のマスク層を取り除いた箇所（隣り合う第２の絶縁膜の間）に、電極を形成するので、電極を隣り合う素子分離領域間に自己整合的に形成することができる。
【００１８】
この結果、極めて微細に分離・形成された電極を得ることができるとともに、写真触刻時の合わせずれ等による素子形状および動作特性の変動の回避を完全になくすことができる。
【００１９】
また、電極間のスリット幅は、第１の絶縁膜および第２の絶縁膜の膜厚を制御することで、極めて制御性良く形成できる。
【００２０】
さらに、写真触刻工程数の減少をも図ることができる。
【００２５】
【実施例】
以下、図面を参照しながら本発明の実施例を説明する。
【００２６】
（第１の実施例）
図１に、本発明の第１の実施例に係るＮＡＮＤ型ＥＥＰＲＯＭの平面図を示す。また、図２および図３にはそれぞれ、図１のＮＡＮＤ型ＥＥＰＲＯＭのＡ−Ａ´断面図およびＢ−Ｂ´断面図を示す。
【００２７】
図１および２のように、このＮＡＮＤ型ＥＥＰＲＯＭでは、複数のコントロール・ゲート９と複数の活性層３０が直交配列され、両者が交差する部分にトンネル酸化膜２２とＯＮＯ膜８を介してフローティング・ゲート７が挟まれた形で設けられており、各交差部分が記憶ノードを形成している。
【００２８】
また、本実施例では、図１および図３のように、素子分離領域３１は、半導体基板１の表面に設けた溝１２を上端面まで２種類の絶縁膜５，６で埋め込んで形成するとともに、隣り合う素子分離領域３１間に浮遊ゲート電極７が自己整合的に形成されている。なお、本実施例では、浮遊ゲート電極７が素子分離領域３１の第１の絶縁膜５にオーバーラップしたウイング型の構造になっている。
【００２９】
本実施例では、浮遊ゲート電極を隣り合う素子分離領域間に自己整合的に形成するので、極めて微細に分離・形成された浮遊ゲート電極を得ることができるとともに、従来問題であった写真触刻時の合わせずれ等による素子形状の変動を生じることなく動作特性の変動も完全になくすことができる。
【００３０】
なお、本実施例では、浮遊ゲート電極をウイング型の構造にするので、コントロール・ゲート電極との間の容量を大きく設けることができる。また本実施例では、図３のように浮遊ゲート電極側壁部と浮遊ゲート電極側壁間に形成されたコントロール・ゲート電極との間にも容量が形成されるので、さらなる容量の増加を図ることができる。
【００３１】
以下、図３のような構造を有するＥＥＰＲＯＭを得るための製造工程について説明する。
【００３２】
まず、例えば面方位（１００）、比抵抗５〜５０Ω・ｃｍのＮ型シリコン基板１上に、Ｐ型ウェルを形成し、例えば厚さ２５ｎｍの熱酸化膜２をＨＣｌ雰囲気中で成膜し、さらに多結晶シリコンを４００ｎｍ程度形成して第一マスク層３とし、ＣＶＤ法で酸化シリコン膜を５００ｎｍ程度形成して第二マスク層４とする。
【００３３】
その後、写真触刻法で、選択的にレジスト膜（図示せず）で覆い、これをマスクとして使用し、ＣＶＤ酸化シリコン膜４をエッチングし、その後レジストを剥離する。そして、このＣＶＤ酸化シリコン膜４をマスクにして、先の工程によって露出した第一マスク層である多結晶シリコン膜３をエッチングし、さらに下の熱酸化膜２をエッチングする。
【００３４】
次に、残ったＣＶＤシリコン酸化膜４および多結晶シリコン膜３をマスクにして、露出したシリコン基板１の表面を例えばＨＢｒ／ＳｉＦ4 ／Ｏ2 雰囲気中でエッチングし、深さ０．５μｍ程度、幅０．４μｍ程度の溝１２を形成する。
【００３５】
そして、フィールドＩ／Ｉを行った後、トレンチを埋め込む第一の素子分離絶縁膜５として、例えばＣＶＤ法で成膜したシリコン酸化膜を１００ｎｍ成膜する。このシリコン酸化膜５は、膜質を向上させるために、例えばＮ2 雰囲気中において１０００℃前後で焼き固めるのが好ましい。
【００３６】
上記までの工程が完了した時点での半導体装置の概略断面図を図４に示す。なお、後に示す図４〜図１１においては、ｐ+ 型層２０を省略した。
【００３７】
次に、シリコン窒化膜６を２００ｎｍ程度成膜し、図５のように溝１２を完全に埋め込む。この時、シリコン窒化膜６をボイドが発生しない様に埋め込むことが望ましい。
【００３８】
さらに、シリコン窒化膜６をＣＤＥ（ケミカル・ドライ・エッチング）法などによりエッチバックし、第一マスク層である多結晶シリコン層３に挟まれた部分およびシリコン基板１表面に形成された溝１２の中に成膜された部分のみを残すようにする（図６）。
【００３９】
この後、ＣＶＤ法により成膜したシリコン酸化膜である第一絶縁膜５および同様に成膜したシリコン酸化膜である第二マスク層４を例えばＲＩＥ法などにより選択的にエッチングすることにより、第一マスク層である多結晶シリコン層３および第二絶縁膜であるシリコン窒素化膜６はエッチングされないようにし、第一マスク層である多結晶シリコン層３の上端部まで、第一絶縁膜であるＣＶＤシリコン酸化膜５と第二絶縁膜であるシリコン窒化膜６により埋め込まれているようにする（図７）。
【００４０】
この後、例えばＣＤＥ法等により第一マスク層である多結晶シリコン層３を除去し、さらに例えばフッ化アンモニウム等の溶液でエッチングすることにより、シリコン基板１上に形成されている熱酸化膜２および第一絶縁膜であるＣＶＤシリコン酸化膜５のうちシリコン基板１に形成された溝１２に埋め込まれた部分以外は除去する。その後、ゲート酸化膜２２を形成する（図８）。
【００４１】
次に、リンをドープした多結晶シリコン膜７を形成し（図９）、表面を例えばＣＭＰ（ケミカル・メカニカル・ポリッシング）法により平坦化する（図１０）。これにより、浮遊ゲート電極７を形成すると同時に、浮遊ゲート電極７間の分離を、第二絶縁膜のシリコン窒化膜６により自己整合的に行うことが可能である。
【００４２】
この後、例えばＣＤＥ法により浮遊ゲート側壁部のシリコン窒素化膜６をエッチングし（図１１）、ＯＮＯ膜８を形成した後に、制御ゲート電極９を形成し、ＣＶＤ絶縁膜１０を堆積して、素子形成を完了する（図３）。
【００４３】
以上説明した実施例によれば、半導体基板上に形成された溝および第１のマスク層を第１の絶縁膜および第２の絶縁膜で埋め込み、その後第１の絶縁膜および第１のマスク層を取り除いた箇所（隣り合う第２の絶縁膜の間）に、電極を形成するので、電極を隣り合う素子分離領域間に自己整合的に形成することができる。この結果、極めて微細に分離・形成された電極を得ることができるとともに、写真触刻時の合わせずれ等による素子形状および動作特性の変動の回避を完全になくすことができる。
【００４４】
また、電極間のスリット幅は、第１の絶縁膜および第２の絶縁膜の膜厚を制御することで、極めて制御性良く形成できる。
【００４５】
さらに、写真触刻工程数の減少をも図ることができる。
【００４６】
＜変形例１＞
ここで、上記製造方法において、図５までの工程を上記実施例と同様に行った後、第二マスク層であるシリコン酸化膜４、第一絶縁膜であるＣＶＤシリコン酸化膜５と第二絶縁膜であるシリコン窒化膜６が同一のエッチングレートになる条件で、第一マスク層である多結晶シリコン層３の上端部において終了するようにエッチングを行った後、図６に示される工程を省略し、図７の以下の工程を進めることが可能である。
【００４７】
この場合、上述した実施例の利点に加え、プロセスを簡略化することができる利点がある。
【００４８】
＜変形例２＞
ここで、第１の実施例に係る製造方法においては、図４に示すように第一絶縁膜５を形成する前にフィールドＩ／Ｉを行ったが、その代りに先に第一絶縁膜５を形成し、溝１２の底部が露出するように軽くエッチングした後、フィールドＩ／Ｉを行い（図１２）、第二絶縁膜６を形成しても良い（図１３）。
【００４９】
このようにすれば、上記実施例に比較してｐ＋型層２１の領域を小さく設けることができるので、ｐ＋型層２１と図１に示すｎ＋型層１９との間でのジャンクション・ブレークダウンを発生し難くすることができる。もちろん、上述した実施例の利点も同時に得られる。
【００５０】
＜変形例３＞
浮遊ゲート電極７間（浮遊ゲート側壁部）のシリコン窒化膜６をエッチングせずに、図１０の構造の上にＯＮＯ膜８を形成しても良い(図１４)。
【００５１】
このようにすれば、さらに工程を簡略化することができる。
【００５２】
（参考例）
図２２に、本発明の参考例に係るＮＡＮＤ型ＥＥＰＲＯＭの断面図を示す。本参考例は、第１の実施例に比較して工程をさらに簡略化したものである。
【００５３】
図２２のように本参考例において、素子分離領域は、半導体基板１の表面に設けた溝１２を絶縁膜１６で埋め込んで形成するとともに、隣り合う素子分離領域間にゲート電極７が自己整合的に形成されている。なお、本参考例では、ゲート電極７が素子分離領域３１の第１の絶縁膜５にオーバーラップしていない非ウイング型の構造になっている。
【００５４】
本参考例では、浮遊ゲート電極を隣り合う素子分離領域間に自己整合的に形成するので、極めて微細に分離・形成された浮遊ゲート電極を得ることができるとともに、従来問題であった写真触刻時の合わせずれ等による素子形状の変動を生じることなく動作特性の変動も完全になくすことができる。
【００５５】
以下、図２２のような構造を有するＥＥＰＲＯＭを得るための製造工程について説明する。
【００５６】
まず、例えば面方位（１００）、比抵抗５〜５０Ω・ｃｍのＰ型シリコン基板１上に例えば厚さ２５ｎｍの熱酸化膜２をＨＣｌ雰囲気中で成膜し、さらにシリコン窒素化膜１４を４００ｎｍ程度形成してマスク層とする。
【００５７】
その後、写真触刻法で、選択的にレジスト膜４０で覆う（図１５）。
【００５８】
これをマスクとして使用し、シリコン窒化膜１４と下の熱酸化膜２を順次エッチングする（図１６）。その後、レジスト４０を剥離する。
【００５９】
次に、残ったシリコン窒化膜１４をマスクにして、露出したシリコン基板１表面を例えばＨＢｒ／ＳｉＦ4 ／Ｏ2 雰囲気中でエッチングし、深さ０．５μｍ程度、幅０．４μｍ程度の溝１２を形成する。そして、フィールドＩ／Ｉを行う（図１７）。
【００６０】
次に、トレンチを埋め込む素子分離絶縁膜１６として、例えばＣＶＤ法で成膜したシリコン酸化膜を１０００ｎｍ程度成膜し、溝１２の底面からシリコン窒化膜からなるマスク層１４の上方まで完全に埋め込む。
【００６１】
さらに、ＣＶＤ法により成膜したＣＶＤシリコン酸化膜１６のうち、マスク層であるシリコン窒化膜１４に挟まれた部分およびシリコン基板１により形成された溝１２の中に成膜された部分のみを残すようにＣＶＤエッチバックを行う（図１８）。
【００６２】
この後、例えばＣＤＥ法等によりマスク層であるシリコン窒素化膜１４を除去する（図１９）。
【００６３】
さらに、フッ化アンモニウム等の溶液でエッチングすることにより、シリコン基板１上に形成されている熱酸化膜２を除去する。そして、ダミー酸化、チャネルＩ／Ｉ、ダミー酸化剥離を順次行う（図２０）。
【００６４】
そして、トンネル酸化膜２２を形成した後、リンをドープした多結晶シリコン膜７を形成し、表面を例えばＣＭＰ（ケミカル・メカニカル・ポリッシング）法により平坦化する（図２１）。
【００６５】
これにより、浮遊ゲート電極７を形成すると同時に、浮遊ゲート電極７間の分離を、絶縁膜であるＣＶＤシリコン酸化膜１６により自己整合的に行うことが可能である。
【００６６】
この後、ＯＮＯ膜８を形成した後に、制御ゲート電極９を形成し、後酸化を行い、ＣＶＤ絶縁膜１４を堆積して素子形成を完了する（図２２）。
【００６７】
＜変形例＞
ここで、図２１の構造において、例えばＣＤＥ法により浮遊ゲート７側壁部のＣＶＤシリコン酸化膜１６をエッチングし、ＯＮＯ膜８を形成した後に、コントロール・ゲート電極９を形成しても良い（図２３）。
【００６８】
このようにすれば、浮遊ゲート電極側壁部と浮遊ゲート電極側壁間に形成されたコントロール・ゲート電極との間に容量が形成されるので、容量の増加を図ることができる。この場合、マスク層を厚く積むと、その後に形成する浮遊ゲート電極側壁がより高くなり、容量がより大きくなるので好ましい。
【００６９】
もちろん、上述した実施例の利点も同時に得られる。
【００７０】
なお、本実施例では、本発明をＥＥＰＲＯＭ（浮遊ゲート）に適用した例について説明したが、ＭＩＳトランジスタのゲート電極にも適用することが可能である。
【００７１】
また、本発明は上述した各実施例に限定されるものではなく、その要旨を逸脱しない範囲で、種々変形して実施することができる。
【００７２】
【発明の効果】
本発明によれば、電極を隣り合う素子分離領域間に自己整合的に形成するので、極めて微細に分離・形成された電極を得ることができるとともに、従来問題であった写真触刻時の合わせずれ等による素子形状の変動を生じることなく動作特性の変動も完全になくすことができる。
【図面の簡単な説明】
【図１】  本発明の第１の実施例に係るＥＥＰＲＯＭの平面図
【図２】  同実施例に係るＥＥＰＲＯＭのＡ−Ａ´断面図
【図３】  同実施例に係るＥＥＰＲＯＭのＢ−Ｂ´断面図
【図４】  同実施例に係るＥＥＰＲＯＭの製造方法を示す工程断面図
【図５】  同実施例に係るＥＥＰＲＯＭの製造方法を示す工程断面図
【図６】  同実施例に係るＥＥＰＲＯＭの製造方法を示す工程断面図
【図７】  同実施例に係るＥＥＰＲＯＭの製造方法を示す工程断面図
【図８】  同実施例に係るＥＥＰＲＯＭの製造方法を示す工程断面図
【図９】  同実施例に係るＥＥＰＲＯＭの製造方法を示す工程断面図
【図１０】  同実施例に係るＥＥＰＲＯＭの製造方法を示す工程断面図
【図１１】  同実施例に係るＥＥＰＲＯＭの製造方法を示す工程断面図
【図１２】  同実施例の一変形例に係るＥＥＰＲＯＭの製造方法を示す工程断面図
【図１３】  同実施例の一変形例に係るＥＥＰＲＯＭの製造方法を示す工程断面図
【図１４】  同実施例の他の変形例に係るＥＥＰＲＯＭの断面図
【図１５】  本発明の参考例に係るＥＥＰＲＯＭの製造方法を示す工程断面図
【図１６】  同参考例に係るＥＥＰＲＯＭの製造方法を示す工程断面図
【図１７】  同参考例に係るＥＥＰＲＯＭの製造方法を示す工程断面図
【図１８】  同参考例に係るＥＥＰＲＯＭの製造方法を示す工程断面図
【図１９】  同参考例に係るＥＥＰＲＯＭの製造方法を示す工程断面図
【図２０】  同参考例に係るＥＥＰＲＯＭの製造方法を示す工程断面図
【図２１】  同参考例に係るＥＥＰＲＯＭの製造方法を示す工程断面図
【図２２】  同参考例に係るＥＥＰＲＯＭの断面図
【図２３】  同参考例の一変形例に係るＥＥＰＲＯＭの断面図
【符号の説明】
１…シリコン基板、２…熱酸化膜、３…第一マスク層、４…第二マスク層、５…第１の素子分離絶縁膜、６…第２の素子分離絶縁膜、７…フローティング・ゲート、８…ＯＮＯ膜、９…コントロール・ゲート、１０…ＣＶＤ絶縁膜、１２…溝、１３…酸化膜、１４…ＣＶＤ絶縁膜、１６…素子分離絶縁膜、１９…ｎ+ 型層、２０，２１，２３…ｐ+ 型層、２２…トンネル酸化膜、３０…素子分離領域、３１…素子形成領域、３２…コンタクト・ホール、４０…レジスト膜。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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