(57)【特許請求の範囲】
【請求項１】
メモリセルが配置され、特定領域にヒューズデータが記憶されるメモリセルアレイと、
前記メモリセルから読み出したヒューズデータを格納するレジスタと、
差動増幅器を有して構成され、前記ヒューズデータの読み出し動作に必要な電圧を生成するために基準として用いられる基準電圧を発生する基準電圧回路と、
外部電源電圧がパワーオン検知レベルに達したことを検知するパワーオンレベル検知回路と、
前記外部電源電圧が前記パワーオン検知レベルに達したとき、前記外部電源電圧を昇圧して昇圧電圧を発生する昇圧回路と、
前記外部電源電圧がヒューズデータ読み出し動作可能電源電圧に達したことを検知する外部電源電圧レベル検知回路と、を備え、
前記ヒューズデータの読み出し動作は、前記外部電源電圧がパワーオン検知レベルに達することにより開始され、前記ヒューズデータの読み出し動作の期間中、前記外部電源電圧が前記ヒューズデータ読み出し動作可能電源電圧未満である場合には、前記基準電圧回路の電源を前記昇圧電圧とし、前記外部電源電圧が前記ヒューズデータ読み出し動作可能電源電圧以上、あるいは前記ヒューズデータの読み出しが終了した場合には、前記昇圧回路の昇圧動作を終了し、前記基準電圧回路の電源を前記外部電源電圧に接続して前記基準電圧回路の電源を前記外部電源電圧とすることを特徴とする半導体記憶装置。
【請求項２】
前記昇圧電圧が規定レベルに達したことを検知し、前記昇圧電圧が規定レベルに達したことを示す検知信号を出力する昇圧電圧レベル検知回路と、
前記検知信号に応じて、前記昇圧電圧が規定レベル以上、あるいは規定レベルを超えたとき、前記昇圧回路の昇圧動作を止め、前記昇圧電圧が規定レベル未満、あるいは規定レベル以下のとき、前記昇圧回路の昇圧動作を開始させ、前記外部電源電圧が前記ヒューズデータ読み出し動作可能電源電圧以上、あるいは前記ヒューズデータの読み出しが終了した場合には、前記昇圧回路の昇圧動作を終了させる制御回路と、
前記外部電源電圧が前記パワーオン検知レベルに達したときにリセットされ、前記検知信号を受けてセットされて前記基準電圧回路を起動する起動信号を出力するセットリセット型フリップフロップ回路とを、さらに、備えることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記起動信号を受け、前記基準電圧が安定するまでの時間の計測を開始し、前記基準電圧が安定するまでの時間が経過した後、前記基準電圧が安定したことを示す信号を出力するタイマー回路と、
前記外部電源電圧が前記パワーオン検知レベルに達したときにリセットされ、前記基準電圧が安定したことを示す信号を受けて、前記ヒューズデータの読み出しの開始を指示する信号を出力するヒューズデータ読み出し動作制御回路とを、さらに、備えることを特徴とする請求項２に記載の半導体記憶装置。
【請求項４】
前記メモリセルは、浮遊ゲートを有し、データをしきい値に応じて記憶するしきい値可変型のＭＯＳＦＥＴであることを特徴とする請求項１乃至請求項３いずれか一項に記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体記憶装置に係り、特にパワーオン時における電源電圧の供給に関する。
【０００２】
【従来の技術】
半導体記憶装置は、通常、歩留り向上のためにリダンダンシ回路を持ち、不良アドレスを記憶し、このアドレスをリダンダンシメモリと置き換えることにより、不良セルを除去する。この不良アドレスを記憶する手段としては、大きく分けてレーザによって溶断するヒューズ素子（レーザヒューズ）、電気的、例えば電流によって溶断するヒューズ素子（電気ヒューズ）、フラッシュメモリのようなＲＯＭにおいては、ＲＯＭの特定領域をヒューズ素子として利用する方法（以後ＲＯＭヒューズと呼ぶ）がある。
【０００３】
本明細書では、図１３に示すような構成を持ち、ＲＯＭヒューズを用いる不揮発性半導体記憶装置を想定する。
【０００４】
ＲＯＭヒューズを用いた不揮発性半導体記憶装置では、メモリセルアレイ１の特定部分をＲＯＭヒューズ領域２とし、このＲＯＭヒューズ領域２に、不良アドレス等のデータを記憶させておく。このため、ＲＯＭヒューズ領域２に記憶させたデータを読み出すには、メモリセルアレイ１と外部とのインターフェースであるセンスアンプ６を介さなければならない。つまり、いかなる動作の場合にも、パワーオン時に読み出し動作を行ない、ＲＯＭヒューズ領域２からデータを読み出し、このデータを周辺回路のヒューズ用レジスタ８にセットする動作が必要となる。本明細書では、このような読み出し動作を、ＲＯＭ読み出しと呼ぶ。
【０００５】
次に、電源投入時およびＲＯＭ読み出し時の動作について電圧波形図を用いて説明する。
【０００６】
図１４は、従来の不揮発性半導体記憶装置の動作を示す電圧波形図である。なお、図１４の電圧波形図は、パワーオン時を示している。
【０００７】
図１４に示すように、パワーオンに伴い、電源電圧ＶＣＣが立ち上がっていく。この電源電圧ＶＣＣがパワーオン検知レベルに達すると、周辺回路を初期状態にリセットする信号（以下パワーオンリセット信号）が立ち、チップ全体がリセットされる（時刻ｔ１）。この動作は、通常、パワーオンリセットと呼ばれる。
【０００８】
通常のパワーオンリセットは、基準電圧がまだ生成されていない段階に行われるため、パワーオン検知回路が検知するパワーオン検知レベルは、図１４に示すように条件によってばらつく。
【０００９】
パワーオンリセットが行われると同時に、基準電圧回路９が起動され、基準電圧ＶＲＥＦが生成される。基準電圧ＶＲＥＦが安定したところで、ＲＯＭ読み出し動作が開始される（時刻ｔ３）。
【００１０】
ＲＯＭ読み出しは、内部動作としては、通常の読み出し動作と動作上、全く同じ動作である。しかし、ＲＯＭ読み出しは、電源投入からユーザが使用を開始するまでの間に行われなければならない。ユーザ側に立てば、ＲＯＭ読み出しによる待ち時間は、できるだけ短くしたいものである。このため、パワーオン検知後は、基準電圧ＶＲＥＦの生成、ＲＯＭ読み出しと順次動作し、パワーオンから使用開始可能時間までの待ち時間を、できるだけ短くすることとなる。
【００１１】
ここで、パワーオン検知レベルが低いレベルにばらつき、電源電圧ＶＣＣの立ち上がりが非常に遅い場合を考えると、ＲＯＭ読み出し動作は、スペック通りの電源電圧ＶＣＣが供給されている通常の読み出し動作と異なって、電源電圧ＶＣＣが充分に立ち上がらない状態で読み出し動作が行われることになる。
【００１２】
一般的にパワーオンレベル検知回路の検知レベルは、電源電圧ＶＣＣのスペックに対してパワーオンリセットがかかってしまっては困るので、上記スペックよりも低い電圧に設定される。このため、ＲＯＭ読み出し動作は、パワーオン検知レベルが低いレベルにばらつき、電源電圧ＶＣＣが充分に立ち上がらない状態で行われる可能性がある。装置の信頼性を考えれば、このような状況下においても、安定した読み出し動作を行うことが必要である。
【００１３】
【発明が解決しようとする課題】
しかし、近年、電源電圧ＶＣＣは低電圧化の方向にあり、パワーオン検知レベルは、ますます低いレベルに設定されていく方向である。もし、パワーオン検知レベルが低いレベルにばらついた、とすると、ＲＯＭ読み出し開始は、図１４のように、電源電圧ＶＣＣが低いレベルの方向にシフトする。このとき、図１４のような位置に、読み出し動作可能電源電圧の範囲の境界があったとすると、パワーオン検知レベルのばらつきによってＲＯＭ読み出し開始時に、読み出し可能電源電圧の範囲を逸脱してしまう。
【００１４】
特に読み出し動作中に使用される回路のなかでも、アナログ動作する基準電圧回路や差動増幅器が破綻し、読み出し動作の信頼性が損なわれる。ＲＯＭ読み出しは、通常、不良セルのアドレスデータ、チップ固有のばらつきを補正する電圧設定データを読み出しする動作であるため、このＲＯＭ読み出しの信頼性が損なわれることは、このチップの基本動作自体が破綻することを意味し、問題である。
【００１５】
また、ＲＯＭ読み出し動作の開始を、電源電圧ＶＣＣが充分に上がってから行うようにすると、ユーザの入力が許可されるまでの待ち時間が長くなり、電源電圧ＶＣＣが変動している中で、電源電圧ＶＣＣを正確に検知する回路が別途必要となってしまう。
【００１６】
この発明は、上記の事情に鑑み為されたもので、その主要な目的は、パワーオン検知レベルが低いレベルに設定された場合でも、安定したＲＯＭ読み出しを可能とする半導体記憶装置を提供することにある。
【００１８】
【課題を解決するための手段】
この発明の一態様に係る半導体記憶装置は、メモリセルが配置され、特定領域にヒューズデータが記憶されるメモリセルアレイと、前記メモリセルから読み出したヒューズデータを格納するレジスタと、差動増幅器を有して構成され、前記ヒューズデータの読み出し動作に必要な電圧を生成するために基準として用いられる基準電圧を発生する基準電圧回路と、外部電源電圧がパワーオン検知レベルに達したことを検知するパワーオンレベル検知回路と、前記外部電源電圧が前記パワーオン検知レベルに達したとき、前記外部電源電圧を昇圧して昇圧電圧を発生する昇圧回路と、前記外部電源電圧がヒューズデータ読み出し動作可能電源電圧に達したことを検知する外部電源レベル検知回路と、を備え、前記ヒューズデータの読み出し動作は、前記外部電源電圧がパワーオン検知レベルに達することにより開始され、前記ヒューズデータの読み出し動作の期間中、前記外部電源電圧が前記ヒューズデータ読み出し動作可能電源電圧未満である場合には、前記基準電圧回路の電源を前記昇圧電圧とし、前記外部電源電圧が前記ヒューズデータ読み出し動作可能電源電圧以上、あるいは前記ヒューズデータの読み出しが終了した場合には、前記昇圧回路の昇圧動作を終了し、前記基準電圧回路の電源を前記外部電源電圧に接続して前記基準電圧回路の電源を前記外部電源電圧とする。
【００２２】
【発明の実施の形態】
以下、この発明の実施形態を、図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【００２３】
（第１実施形態）
図１は、この発明に係る不揮発性半導体記憶装置の基本構成を示すブロック図である。
【００２４】
図１に示すように、メモリセルアレイ１には、不揮発性メモリセル（図示せず）が行列状に配置されており、メモリセルアレイ１の一部は、ＲＯＭヒューズ領域２として使用される。ＲＯＭヒューズ領域２内のメモリセルには、メモリセルアレイ１内の不良セルのアドレスデータや、チップ固有のばらつきを補正する電圧設定データ等のヒューズデータが記憶される。また、メモリセルの一例は、例えば浮遊ゲートを有し、データを、しきい値に応じて記憶するしきい値可変型のＭＯＳＦＥＴである。
【００２５】
アドレスバッファ３は、ロウアドレスＲＡＤＤおよびカラムアドレスＣＡＤＤを出力する。ロウアドレスＲＡＤＤはロウデコーダ４に供給され、カラムアドレスＣＡＤＤはカラムデコーダ５に供給される。
【００２６】
ロウデコーダ４は、入力されたロウアドレスＲＡＤＤに基づいて、メモリセルアレイ１のロウを選択する。
【００２７】
カラムデコーダ５も同様に、入力されたカラムアドレスＣＡＤＤに基づいて、メモリセルアレイ１のカラムを選択する。
【００２８】
センスアンプ６は、データ読み出し時、メモリセルアレイ１から読み出された読み出しデータを、例えば読み出し用基準電圧ＶＳＡと比較して読み出しデータの論理を判別し、増幅する。増幅された読み出しデータは、通常のデータ読み出し時には、カラムデコーダ５を介して、入出力バッファ７に伝達され、ＲＯＭ読み出し時には、ヒューズ用レジスタ８に伝達される。さらにセンスアンプ６は、データ書き込み時、入出力バッファ７から出力された書き込みデータを増幅してメモリセルアレイ１に伝達する。
【００２９】
基準電圧回路９は、チップ内の電圧設定の基準となる基準電圧ＶＲＥＦを発生する。基準電圧ＶＲＥＦは、電圧生成回路１０や制御回路１１等に供給される。
【００３０】
電圧生成回路１０は、基準電圧ＶＲＥＦを基準として、チップ内で使用される様々な電圧を生成する。生成される電圧の例としては、例えば読み出し用基準電圧ＶＳＡや、ワード線読み出し電圧ＶＲＥＡＤ等である。読み出し用基準電圧ＶＳＡはセンスアンプ６に与えられ、ワード線読み出し電圧ＶＲＥＡＤはロウデコーダ４に与えられる。
【００３１】
制御回路１１は、チップの動作を制御する制御信号を出力する。
【００３２】
基準電圧回路・差動増幅器用昇圧回路（以下ＶＩＮＴ昇圧回路と略す）１２は、電源電圧ＶＣＣを昇圧電圧ＶＩＮＴに昇圧する。
【００３３】
本第１実施形態におけるＶＩＮＴ昇圧回路１２は、電源電圧ＶＣＣのレベルが上昇し、そのレベルがパワーオン検知レベルに達した後、ＲＯＭ読み出しが終了するまでの間、昇圧する。昇圧電圧ＶＩＮＴは、基準電圧回路９の電源端子に供給される。基準電圧回路９の電源電圧は、制御回路１１から出力された制御信号により、昇圧電圧ＶＩＮＴか、電源電圧ＶＣＣかのどちらかに切り替えられるようになっている。
【００３４】
次に、第１実施形態に係る不揮発性半導体記憶装置のパワーオン時の動作について、図２、図３を参照して説明する。
【００３５】
図２はこの発明の第１実施形態に係る不揮発性半導体記憶装置の動作を示す電圧波形図、図３は図２に示す動作を行う電源系の一例を示すブロック図である。なお、図２の電圧波形図は、パワーオン時を示している。
【００３６】
図２に示すように、電源電圧ＶＣＣが立ち上がっていき、電源電圧ＶＣＣがパワーオン検知レベルに達すると、図３に示すパワーオンレベル検知回路（パワーオンリセット回路）２１は、パワーオンリセット信号ＰＯＮを出力する。昇圧回路用制御回路２３は、パワーオンリセット信号ＰＯＮを受け、ＶＩＮＴ昇圧回路１２内の発振回路（ＯＳＣ）３１を活性化させる活性化信号ＯＳＣＥＮＢ、およびＶＩＮＴ昇圧回路１２内の短絡回路３２を制御する制御信号ＶＣＣ−ＶＩＮＴＥＱＬを出力する。ＶＩＮＴ昇圧回路１２は、活性化信号ＯＳＣＥＮＢを受け、昇圧ノードＰＭＰＯＵＴを昇圧電圧ＶＩＮＴに昇圧する動作を開始するとともに、制御信号ＶＣＣ−ＶＩＮＴＥＱＬを受け、昇圧ノードＰＭＰＯＵＴを電源電圧ＶＣＣから分離する（時刻ｔ１）。また、パワーオンリセット信号ＰＯＮは、セットリセット型フリップフロップ回路（以下ＳＲ型Ｆ／Ｆと称す）２８のリセット端子Ｒに入力される。ＳＲ型Ｆ／Ｆ２８は、パワーオンリセット信号ＰＯＮを受けることで、リセットされる。
【００３７】
次に、昇圧電圧ＶＩＮＴが立ち上がっていき、昇圧電圧ＶＩＮＴが規定レベルに達すると、ＶＩＮＴレベル検知回路２４は、規定レベルに達したことを示す検知信号ＩＮＴＥＮＢを出力する。検知信号ＩＮＴＥＮＢは、昇圧回路用制御回路２３、およびＳＲ型Ｆ／Ｆ２８のセット端子Ｓに入力される。
【００３８】
昇圧回路用制御回路２３は、検知信号ＩＮＴＥＮＢに応じて、昇圧電圧ＶＩＮＴが規定レベル以上、あるいはそれを超えたとき、昇圧動作を止め、昇圧電圧ＶＩＮＴが規定レベル未満、あるいはそれ以下となれば、昇圧動作を開始する。このような動作により、昇圧電圧ＶＩＮＴは、図２に示す時刻ｔ２から時刻ｔ３の期間に示されるように、一定の電圧に保たれる。
【００３９】
ＳＲ型Ｆ／Ｆ２８は、検知信号ＩＮＴＥＮＢを受けてセットされる。セットされたＳＲ型Ｆ／Ｆ２８は、基準電圧回路９を起動する起動信号ＲＥＦＳＥＴを出力する。ＳＲ型Ｆ／Ｆ２８は、基準電圧回路９が、検知信号ＩＮＴＥＮＢが変化するたびに起動されてしまうことを防止する。
【００４０】
基準電圧回路９は、起動信号ＲＥＦＳＥＴを受け、基準電圧ＶＲＥＦの生成を開始する。また、起動信号ＲＥＦＳＥＴは、タイマー回路２５にも供給される。タイマー回路２５は、起動信号ＲＥＦＳＥＴを受け、基準電圧ＶＲＥＦが安定するまでの時間の計測を開始する（時刻ｔ２）。
【００４１】
ここで、本例では、基準電圧ＶＲＥＦが安定したことを判定する方法として、時間判定を採用している。基準電圧ＶＲＥＦが安定していない状況では、電圧による高精度な判定が困難であるためである。タイマー回路２５の一例は、インバータとキャパシタとで構成された遅延回路である。タイマー回路２５に設定される時間は、基準電圧ＶＲＥＦが安定する時間とほぼ同等の時間であり、基準電圧発生回路９の大きさにも左右されるが、例えば数十μｓ程度に設定されれば良い。
【００４２】
次に、タイマー回路２５に設定された時間が経過すると、タイマー回路２５は、基準電圧ＶＲＥＦが安定したことを示す信号ＲＥＦＥＮＢを出力する。信号ＲＥＦＥＮＢは、ＲＯＭ読み出し動作制御回路２２に供給される。ＲＯＭ読み出し制御回路２２は、パワーオンリセット信号ＰＯＮによりリセットされた状態で、信号ＲＥＦＥＮＢを受けると、ＲＯＭ読み出し開始を指示する信号ＲＯＭＳＴＡＲＴを出力する。信号ＲＯＭＳＴＡＲＴは、例えば図１に示したアドレスバッファ３、ロウデコーダ４、カラムデコーダ５、センスアンプ６、ヒューズ用レジスタ８、および電圧生成回路１０等に供給される。これらの回路が、信号ＲＯＭＳＴＡＲＴを受けることで、ＲＯＭ読み出しが開始される（時刻ｔ３）。
【００４３】
次に、ＲＯＭ読み出しが終了すると、例えばＲＯＭ読み出し終了を示す信号ＲＯＭＥＮＤが、昇圧回路用制御回路２３に供給される。昇圧回路用制御回路２３は、信号ＲＯＭＥＮＤを受け、ＶＩＮＴ昇圧回路１２の昇圧動作を終了させるとともに、昇圧ノードＰＭＰＯＵＴを電源電圧ＶＣＣに短絡させる（時刻ｔ４）。
【００４４】
昇圧ノードＰＭＰＯＵＴが電源電圧ＶＣＣに短絡された後、昇圧電圧ＶＩＮＴが供給されていた昇圧ノードＰＭＰＯＵＴの電圧は、電源電圧ＶＣＣに等しくなり、以後、基準電圧回路９の電源端子には、電源電圧ＶＣＣが供給されている状態となる。
【００４５】
以上が、第１実施形態に係る不揮発性半導体記憶装置のパワーオン時の動作である。
【００４６】
次に、ＶＩＮＴ昇圧回路１２の具体的な回路例を説明する。
【００４７】
図４は、この発明に使用されるＶＩＮＴ昇圧回路１２の一回路例を示す回路図である。
【００４８】
図４に示すように、一回路例に係るＶＩＮＴ昇圧回路１２は、発振回路３１と、昇圧ノードＰＭＰＯＵＴを電源電圧ＶＣＣに短絡させる短絡回路３２と、チャージポンプ回路３３とを有する。
【００４９】
発振回路３１は、活性化信号ＯＳＣＥＮＢが“HIGH”レベルのとき、互いに逆相の２相の信号φ１、φ２を発振する。そして、活性化信号ＯＳＣＥＮＢが“HIGH”レベルから“LOW”レベルとなると、発振を停止する。
【００５０】
チャージポンプ回路３３は、２層の信号φ１、φ２が発振されている間、電源電圧ＶＣＣをチャージポンピングし、昇圧ノードＰＭＰＯＵＴの電圧を、昇圧電圧ＶＩＮＴに昇圧する。
【００５１】
短絡回路３２は、デプレッション型ＮＭＯＳ３４により構成される。ＮＭＯＳ３４のゲートには、制御信号ＶＣＣ−ＶＩＮＴＥＱＬが供給される。
【００５２】
ＮＭＯＳ３４は、制御信号ＶＣＣ−ＶＩＮＴＥＱＬが“HIGH”レベルのとき、昇圧ノードＰＭＰＯＵＴを電源電圧ＶＣＣに短絡させ、制御信号ＶＣＣ−ＶＩＮＴＥＱＬが“LOW”レベルのとき、基板バイアス効果によりカットオフし、昇圧ノードＰＭＰＯＵＴを電源電圧から分離する。簡単には、ＮＭＯＳ３４は、ＶＣＣ＝０Ｖから時刻ｔ１まで短絡、時刻ｔ１経過後から時刻ｔ４までカットオフ、時刻ｔ４経過後、再度短絡、となる。
【００５３】
ＮＭＯＳ３４により、昇圧ノードＰＭＰＯＵＴが電源電圧ＶＣＣに短絡されている間、昇圧ノードＰＭＰＯＵＴの電圧は、電源電圧ＶＣＣに等化される。このとき、ＮＭＯＳ３４はデプレッション型である。このため、昇圧ノードＰＭＰＯＵＴの電圧は、電源電圧ＶＣＣに比べて、例えばＮＭＯＳ３４のしきい値分高くなることもなく、電源電圧ＶＣＣに等化される。
【００５４】
次に、基準電圧回路９の具体的な構成例について説明する。
【００５５】
基準電圧回路９の一構成例については、図３に示されている。
【００５６】
図３に示すように、一構成例に係る基準電圧回路９は、ローパスフィルタ回路（ＬＰＦ）４１、安定化容量４２、定電流回路４３、バンドギャップレファレンス回路（ＢＧＲ）４４、およびレベルシフト回路４５を有する。
【００５７】
ローパスフィルタ回路４１、および安定化容量４２はそれぞれ、昇圧電圧ＶＩＮＴを平滑化させる。平滑化された昇圧電圧には、参照符号ＶＩＮＴ’を付す。
【００５８】
昇圧電圧ＶＩＮＴ’は、定電流回路４３、バンドギャップレファレンス回路４４、およびレベルシフト回路４５にそれぞれ供給される。
【００５９】
定電流回路４３は、起動信号ＲＥＦＳＥＴを受けることで活性化される。定電流回路４３には、周知の回路を用いることができ、例えばウィルソン型の定電流回路で良い。
【００６０】
定電流回路４３の電源電圧は、パワーオン検知レベルが検知された後、ＲＯＭ読み出しが終了するまでの間（図２中の時刻ｔ１〜ｔ４）、昇圧電圧ＶＩＮＴ’であり、ＲＯＭ読み出しが終了した後、電源電圧ＶＣＣとなる。定電流回路４３は、定電流を生成し、生成した定電流を、例えば電流−電圧変換することで、バイアス電圧ＶＢＩＡＳを発生する。バイアス電圧ＶＢＩＡＳは、バンドギャップレファレンス回路４４に供給される。
【００６１】
バンドギャップレファレンス回路４４は、バイアス電圧ＶＢＩＡＳ、および起動信号ＲＥＦＳＥＴを受けることで活性化される。バンドギャップレファレンス回路４３にも、定電流回路４３と同様に、周知の回路を用いることができ、例えば負の温度係数を持つダイオードにより得た電圧と、正の温度係数を持つ抵抗により得た電圧とを差動入力し、負の温度係数と正の温度係数とを互いに打ち消すように構成した差動増幅器で良い。
【００６２】
バンドギャップレファレンス回路４４の電源電圧は、パワーオン検知レベルが検知された後、ＲＯＭ読み出しが終了するまでの間（図２中の時刻ｔ１〜ｔ４）、昇圧電圧ＶＩＮＴ’であり、ＲＯＭ読み出しが終了した後、電源電圧ＶＣＣとなる。バンドギャップレファレンス回路４４は、例えばシリコンのバンドギャップ電圧に近い電圧ＶＢＧＲを出力する。電圧ＶＢＧＲは、レベルシフト回路４５に供給される。
【００６３】
レベルシフト回路４５は、電圧ＶＢＧＲを、所望のレベルを持つ基準電圧ＶＲＥＦにレベルシフトする。このレベルシフト回路４５にも、周知の回路を用いることができる。また、レベルシフト回路４５は、必要に応じて設けられれば良い。
【００６４】
レベルシフト回路４５の電源電圧は、パワーオン検知レベルが検知された後、ＲＯＭ読み出しが終了するまでの間（図２中の時刻ｔ１〜ｔ４）、昇圧電圧ＶＩＮＴ’であり、ＲＯＭ読み出しが終了した後、電源電圧ＶＣＣとなる。基準電圧ＶＲＥＦは、図１に示したように、例えば電圧生成回路１０等に供給される。
【００６５】
次に、第１実施形態に係る不揮発性半導体記憶装置の効果について説明する。
【００６６】
図１４に示したように、従来の装置では、読み出し動作可能電源電圧の範囲の境界が、ＲＯＭ読み出しの開始時刻ｔ３に近くに存在していた。このため、電源電圧ＶＣＣの立ち上がりが遅く、パワーオン検知レベルが低い側にばらついてしまうと、ＲＯＭ読み出しの開始時刻ｔ３が、電源電圧ＶＣＣが低い方向にシフトしてしまい、読み出し動作可能範囲を逸脱する可能性がある。
【００６７】
しかし、読み出し動作可能電源電圧の下限値は、基準電圧回路や差動増幅器等のアナログ回路で決まっており、これらの回路を除外して考えれば、読み出し動作可能電源電圧の下限値は、さらに低くできる。
【００６８】
そこで、第１実施形態では、基準電圧回路や差動増幅器等のアナログ回路の電源電圧を、昇圧電圧ＶＩＮＴとする。これにより、従来、ＲＯＭ読み出しが開始される時刻ｔ３の近くに存在していた読み出し動作可能電源電圧の下限値を、図２に示したように、パワーオン検知レベルの検知時刻ｔ１の方向、即ち、電源電圧ＶＣＣが低い方向にシフトでき、読み出し動作可能電源電圧の範囲を、電源電圧ＶＣＣが低い方向に拡大できる。
【００６９】
このような第１実施形態によれば、読み出し動作可能電源電圧の範囲を、電源電圧ＶＣＣが低い方向に拡大できたことにより、例えば下記のように、
（１）パワーオン検知レベルが低い側にばらついた場合でも、ＲＯＭ読み出しを、確実に行うことができる。
【００７０】
（２）従来の装置に比べて、ＲＯＭ読み出しの開始時刻ｔ３を早めることができ、ユーザ入力を許可するまでの待ち時間を短縮できる。
【００７１】
（３）低電源電圧化の要請に対しても、従来の装置に比べて、マージンを確保し易くなる。
【００７２】
以上のような効果（１）〜（３）を得ることができる。
【００７３】
（第２実施形態）
図５はこの発明の第２実施形態に係る不揮発性半導体記憶装置の動作を示す電圧波形図、図６は図５に示す動作を行う電源系の一例を示すブロック図である。なお、図５の電圧波形図は、パワーオン時を示している。
【００７４】
本第２実施形態が、第１実施形態と異なるところは、基準電圧ＶＲＥＦが安定する時刻ｔ３以後、安定した基準電圧ＶＲＥＦを用いて、電源電圧ＶＣＣを検知する点である。本発明では、昇圧電圧ＶＩＮＴにより基準電圧回路９を動作させるので、時刻ｔ３の時点での基準電圧ＶＲＥＦは、ばらつきの小さい正確な電圧となる。したがって、時刻ｔ３以後に、電源電圧ＶＣＣの検知を行なうことで、電源電圧ＶＣＣのレベルを、精度良く知ることができる。
【００７５】
このことを利用して、本第２実施形態では、時刻ｔ３以後の段階で、電源電圧ＶＣＣのレベルが、読み出し動作可能電源電圧の範囲にあるかどうか判断し、もし、その範囲にあれば、昇圧電圧ＶＩＮＴが供給される昇圧ノードＰＭＰＯＵＴを、電源電圧ＶＣＣに短絡し、ＶＩＮＴ＝ＶＣＣとする。
【００７６】
反対に、電源電圧ＶＣＣのレベルが、読み出し動作可能電源電圧の範囲まで上がっていない状態であれば、そのまま昇圧を続行する。
【００７７】
このような第２実施形態による効果は、第１実施形態による効果に加えて、ＲＯＭ読み出し時の消費電力を抑えられることである。
【００７８】
次に、第２実施形態に係る不揮発性半導体記憶装置のパワーオン時の動作について、図５、図６を参照して、より詳しく説明する。
【００７９】
図５に示すように、時刻ｔ２までの動作は、第１実施形態の動作と基本的に同じである。
【００８０】
昇圧電圧ＶＩＮＴが立ち上がっていき、昇圧電圧ＶＩＮＴが規定レベルに達すると、ＶＩＮＴレベル検知回路２４は、検知信号ＩＮＴＥＮＢを出力し、ＳＲ型Ｆ／Ｆ２８は、基準電圧回路９を起動する起動信号ＲＥＦＳＥＴを出力する。本例では、起動信号ＲＥＦＳＥＴは、基準電圧回路９、タイマー回路２５の他、さらにＶＣＣレベル検知回路２６に供給される。基準電圧回路９は、第１実施形態と同様に、起動信号ＲＥＦＳＥＴを受け、基準電圧ＶＲＥＦの発生を開始する。タイマー回路２５も、第１実施形態と同様に、起動信号ＲＥＦＳＥＴを受け、基準電圧ＶＲＥＦが安定するまでの時間の計測を開始する。さらにＶＣＣレベル検知回路２６は、電源電圧ＶＣＣが規定レベルに達すると、信号ＶＣＣＥＮＢ１を出力する。本例における規定レベルは、読み出し動作可能電源電圧の下限値であり、ＶＣＣレベル検知回路２６は、電源電圧ＶＣＣのレベルが、上記下限値以上、あるいはそれを超えると、信号ＶＣＣＥＮＢ１を出力する（時刻ｔ２）。
【００８１】
次に、タイマー回路２５に設定された時間が経過すると、タイマー回路２５は、基準電圧ＶＲＥＦが安定したことを示す信号ＲＥＦＥＮＢを出力する。信号ＲＥＦＥＮＢは、ＲＯＭ読み出し動作制御回路２２、および判定回路（昇圧回路制御用）２７に供給される。ＲＯＭ読み出し動作制御回路２２は、第１実施形態と同様に、パワーオンリセット信号ＰＯＮによりリセットされた状態で、信号ＲＥＦＥＮＢを受けると、ＲＯＭ読み出し開始を指示する信号ＲＯＭＳＴＡＲＴを出力する。
【００８２】
また、判定回路２７は、信号ＲＥＦＥＮＢとＶＣＣレベル検知回路２６からの信号ＶＣＣＥＮＢ１とを受け、信号ＶＣＣＥＮＢ１’を昇圧回路用制御回路２３に出力する（時刻ｔ３）。
【００８３】
次に、ＲＯＭ読み出しが終了すると、例えばＲＯＭ読み出し終了を示す信号ＲＯＭＥＮＤが、昇圧回路用制御回路２３に供給される。昇圧回路用制御回路２３は、信号ＶＣＣＥＮＢ１’、および信号ＲＯＭＥＮＤを受け、電源電圧ＶＣＣのレベルが、読み出し動作可能電源電圧の下限値以上、あるいはそれを超えたとき（信号ＶＣＣＥＮＢ１’が活性）、あるいはＲＯＭ読み出しが終了したとき（信号ＲＯＭＥＮＤが活性）のいずれかにおいて、ＶＩＮＴ昇圧回路１２の昇圧動作を終了させるとともに、昇圧ノードＰＭＰＯＵＴを電源電圧ＶＣＣに短絡させる（時刻ｔ４）。
【００８４】
以後の動作は、第１実施形態の動作と同じである。
【００８５】
次に、ＶＣＣレベル検知回路２６の具体的な構成例について説明する。
【００８６】
図７は、ＶＣＣレベル検知回路２６の一構成例を示す回路図である。
【００８７】
図７に示すように、ＶＣＣレベル検知回路２６は、起動信号ＲＥＦＳＥＴを受けることで活性化される。ＶＣＣレベル検知回路２６には、周知の電圧レベル検知回路を用いることができ、例えば電源電圧ＶＣＣを抵抗分割して得た電圧と、基準電圧ＶＲＥＦとを差動入力して、電源電圧ＶＣＣが、所望の規定レベルに達したか否かを検知するように構成した差動増幅器で良い。
【００８８】
また、本例の基準電圧回路９の電源電圧、およびＶＣＣレベル検知回路２６の電源電圧はそれぞれ、パワーオン検知レベルが検知された後、電源電圧ＶＣＣのレベルが読み出し動作可能電源電圧の下限値以上、あるいはそれを超えるか（図５中の時刻ｔ１〜ｔ３）、あるいはＲＯＭ読み出しが終了するまでの間（図５中の時刻ｔ１〜ｔ４）、昇圧電圧ＶＩＮＴ’であり、ＲＯＭ読み出しが終了した後、電源電圧ＶＣＣとなる。
【００８９】
（第３実施形態）
図８はこの発明の第３実施形態に係る不揮発性半導体記憶装置の動作を示す電圧波形図、図９は図８に示す動作を行う電源系の一例を示すブロック図である。なお、図８の電圧波形図は、パワーオン時を示している。
【００９０】
本第３実施形態が、第１実施形態と異なるところは、基準電圧回路９が起動して、基準電圧ＶＲＥＦが安定する時刻ｔ３以後、安定した基準電圧ＶＲＥＦを用いて、パワーオン検知レベルを検知することである。パワーオン検知レベルを検知した後は、すぐにＲＯＭ読み出しが開始される。このため、本例におけるパワーオン検知レベルは、読み出し動作可能電源電圧の下限値に設定されることが望ましい。
【００９１】
このような第３実施形態による効果は、第１実施形態による効果に加えて、パワーオン検知レベルのばらつきを小さくできることである。
【００９２】
次に、第３実施形態に係る不揮発性半導体記憶装置のパワーオン時の動作について、図８、図９を参照して、より詳しく説明する。
【００９３】
図８に示すように、電源電圧ＶＣＣが立ち上がっていき、電源電圧ＶＣＣが昇圧開始レベルに達すると、図９に示す昇圧開始レベル検知回路５１は、昇圧回路用リセット信号ＰＯＮＩＮＴを出力する。昇圧回路用制御回路２３は、昇圧回路用リセット信号ＰＯＮＩＮＴを受け、ＶＩＮＴ昇圧回路１２内の発振回路（ＯＳＣ）３１を活性化させる活性化信号ＯＳＣＥＮＢ、およびＶＩＮＴ昇圧回路１２内の短絡回路３２を制御する制御信号ＶＣＣ−ＶＩＮＴＥＱＬを出力する。ＶＩＮＴ昇圧回路１２は、活性化信号ＯＳＣＥＮＢを受け、昇圧ノードＰＭＰＯＵＴを昇圧電圧ＶＩＮＴに昇圧する動作を開始するとともに、制御信号ＶＣＣ−ＶＩＮＴＥＱＬを受け、昇圧ノードＰＭＰＯＵＴを電源電圧ＶＣＣから分離する（時刻ｔ１）。また、昇圧回路用リセット信号ＰＯＮＩＮＴは、ＳＲ型Ｆ／Ｆ２８のリセット端子Ｒに入力される。ＳＲ型Ｆ／Ｆ２８は、昇圧回路用リセット信号ＰＯＮＩＮＴを受けることで、リセットされる。
【００９４】
次に、昇圧電圧ＶＩＮＴが立ち上がっていき、昇圧電圧ＶＩＮＴが規定レベルに達すると、ＶＩＮＴレベル検知回路２４は、規定レベルに達したことを示す検知信号ＩＮＴＥＮＢを出力する。検知信号ＩＮＴＥＮＢは、昇圧回路用制御回路２３、およびＳＲ型Ｆ／Ｆ２８のセット端子Ｓに入力される。検知信号ＩＮＴＥＮＢを受けた昇圧回路用制御回路２３は、第１実施形態で説明した通り、昇圧電圧ＶＩＮＴを、一定の電圧に保つ動作を行う。
【００９５】
ＳＲ型Ｆ／Ｆ２８は、検知信号ＩＮＴＥＮＢを受けてセットされる。セットされたＳＲ型Ｆ／Ｆ２８は、基準電圧回路９を起動する起動信号ＲＥＦＳＥＴを出力する。
【００９６】
基準電圧回路９を起動する起動信号ＲＥＦＳＥＴを出力する。本例では、起動信号ＲＥＦＳＥＴは、基準電圧回路９、タイマー回路２５の他、さらにパワーオンレベル検知回路５２に供給される。基準電圧回路９は、第１実施形態と同様に、起動信号ＲＥＦＳＥＴを受け、基準電圧ＶＲＥＦの発生を開始する。タイマー回路２５も、第１実施形態と同様に、起動信号ＲＥＦＳＥＴを受け、基準電圧ＶＲＥＦが安定するまでの時間の計測を開始する。さらにパワーオンレベル検知回路５２は、電源電圧ＶＣＣが規定レベルに達すると、信号ＶＣＣＥＮＢ２を出力する。本例における規定レベルは、パワーオン検知レベルであり、パワーオンレベル検知回路５２は、電源電圧ＶＣＣのレベルが、パワーオン検知レベル以上、あるいはそれを超えると、信号ＶＣＣＥＮＢ２を出力する（時刻ｔ２）。
【００９７】
次に、タイマー回路２５に設定された時間が経過すると、タイマー回路２５は、基準電圧ＶＲＥＦが安定したことを示す信号ＲＥＦＥＮＢを出力する。信号ＲＥＦＥＮＢは、判定回路（パワーオンリセット回路）５３に供給される。判定回路５３は、信号ＲＥＦＥＮＢとパワーオンレベル検知回路５２からの信号ＶＣＣＥＮＢ２とを受け、パワーオンリセット信号ＰＯＮを出力する。パワーオンリセット信号ＰＯＮは、読み出し動作制御回路２２に供給される（時刻ｔ３）。
【００９８】
次に、ＲＯＭ読み出し動作制御回路２２は、パワーオンリセット信号ＰＯＮを受け、ＲＯＭ読み出し開始を指示する信号ＲＯＭＳＴＡＲＴを出力する（時刻ｔ３’）。
【００９９】
次に、ＲＯＭ読み出しが終了すると、例えばＲＯＭ読み出し終了を示す信号ＲＯＭＥＮＤが、昇圧回路用制御回路２３に供給され、ＶＩＮＴ昇圧回路１２の昇圧動作を終了させるとともに、昇圧ノードＰＭＰＯＵＴを電源電圧ＶＣＣに短絡させる（時刻ｔ４）。
【０１００】
以後の動作は、第１実施形態の動作と同じである。
【０１０１】
なお、パワーオンレベル検知回路５２は、例えば第２実施形態で説明したＶＣＣレベル検知回路２６と、基本的に同様の回路で構成できる。
【０１０２】
また、本例の基準電圧回路９の電源電圧、およびＶＣＣレベル検知回路２６の電源電圧はそれぞれ、昇圧開始レベルが検知された後、ＲＯＭ読み出しが終了するまでの間（図８中の時刻ｔ１〜ｔ４）、昇圧電圧ＶＩＮＴ’であり、ＲＯＭ読み出しが終了した後、電源電圧ＶＣＣとなる。
【０１０３】
（第４実施形態）
図１０はこの発明の第４実施形態に係る不揮発性半導体記憶装置の動作を示す電圧波形図、図１１は図１０に示す動作を行う電源系の一例を示すブロック図である。なお、図１０の電圧波形図は、パワーオン時を示している。
【０１０４】
本第４実施形態が、第３実施形態と異なるところは、基準電圧ＶＲＥＦが安定する時刻ｔ３以後、安定した基準電圧ＶＲＥＦを用いて、電源電圧ＶＣＣのレベルが、読み出し動作可能電源電圧の範囲にあるかどうか判断し、もし、その範囲にあれば、昇圧電圧ＶＩＮＴが供給される昇圧ノードＰＭＰＯＵＴを、電源電圧ＶＣＣに短絡し、ＶＩＮＴ＝ＶＣＣとすることである。
【０１０５】
このような第４実施形態による効果は、第３実施形態による効果に加えて、ＲＯＭ読み出し時の消費電力を抑えられることである。
【０１０６】
次に、第４実施形態に係る不揮発性半導体記憶装置のパワーオン時の動作について、図１０、図１１を参照して、より詳しく説明する。
【０１０７】
図１０に示すように、時刻ｔ２までの動作は、第３実施形態の動作と基本的に同じである。
【０１０８】
昇圧電圧ＶＩＮＴが立ち上がっていき、昇圧電圧ＶＩＮＴが規定レベルに達すると、ＶＩＮＴレベル検知回路２４は、検知信号ＩＮＴＥＮＢを出力し、ＳＲ型Ｆ／Ｆ２８は、基準電圧回路９を起動する起動信号ＲＥＦＳＥＴを出力する。本例では、起動信号ＲＥＦＳＥＴは、基準電圧回路９、タイマー回路２５の他、さらにパワーオンレベル検知回路５２、ＶＣＣレベル検知回路２６に供給される。基準電圧回路９は、第１実施形態と同様に、起動信号ＲＥＦＳＥＴを受け、基準電圧ＶＲＥＦの発生を開始する。タイマー回路２５も、第１実施形態と同様に、起動信号ＲＥＦＳＥＴを受け、基準電圧ＶＲＥＦが安定するまでの時間の計測を開始する。さらにパワーオンレベル検知回路５２は、電源電圧ＶＣＣが規定レベルに達すると、信号ＶＣＣＥＮＢ２を出力する。本例における規定レベルは、パワーオン検知レベルであり、パワーオンレベル検知回路５２は、電源電圧ＶＣＣのレベルが、パワーオン検知レベル以上、あるいはそれを超えると、信号ＶＣＣＥＮＢ２を出力する。また、ＶＣＣレベル検知回路２６は、電源電圧ＶＣＣが規定レベルに達すると、信号ＶＣＣＥＮＢ１を出力する。ＶＣＣレベル検知回路２６における規定レベルは、読み出し動作可能電源電圧の下限値であり、電源電圧ＶＣＣのレベルが、上記下限値以上、あるいはそれを超えると、信号ＶＣＣＥＮＢ１を出力する（時刻ｔ２）。
【０１０９】
次に、タイマー回路２５に設定された時間が経過すると、タイマー回路２５は、基準電圧ＶＲＥＦが安定したことを示す信号ＲＥＦＥＮＢを出力する。信号ＲＥＦＥＮＢは、判定回路（パワーオンリセット回路）５３、および判定回路（昇圧回路制御用）２７に供給される。判定回路５３は、信号ＲＥＦＥＮＢとパワーオンレベル検知回路５２からの信号ＶＣＣＥＮＢ２を受け、パワーオンリセット信号ＰＯＮを出力する。また、判定回路２７は、信号ＲＥＦＥＮＢとＶＣＣレベル検知回路２６からの信号ＶＣＣＥＮＢ１とを受け、信号ＶＣＣＥＮＢ１’を出力する。信号ＶＣＣＥＮＢ１’は、ＲＯＭ読み出し制御回路２２と昇圧回路用制御回路２３とに供給される（時刻ｔ３）。
【０１１０】
次に、読み出し動作制御回路２２は、信号ＶＣＣＥＮＢ１’を受け、ＲＯＭ読み出し開始を指示する信号ＲＯＭＳＴＡＲＴを出力する（時刻ｔ３’）。
【０１１１】
次に、ＲＯＭ読み出しが終了すると、例えばＲＯＭ読み出し終了を示す信号ＲＯＭＥＮＤが、昇圧回路用制御回路２３に供給される。昇圧回路用制御回路２３は、信号ＶＣＣＥＮＢ１’、および信号ＲＯＭＥＮＤを受け、電源電圧ＶＣＣのレベルが、読み出し動作可能電源電圧の下限値以上、あるいはそれを超えたとき（信号ＶＣＣＥＮＢ１’が活性）、あるいはＲＯＭ読み出しが終了したとき（信号ＲＯＭＥＮＤが活性）のいずれかにおいて、ＶＩＮＴ昇圧回路１２の昇圧動作を終了させるとともに、昇圧ノードＰＭＰＯＵＴを電源電圧ＶＣＣに短絡させる（時刻ｔ４）。
【０１１２】
以後の動作は、第１実施形態の動作と同じである。
【０１１３】
なお、本例の基準電圧回路９の電源電圧、パワーオンレベル検知回路５２の電源電圧、およびＶＣＣレベル検知回路２６の電源電圧はそれぞれ、パワーオン検知レベルが検知された後、電源電圧ＶＣＣのレベルが読み出し動作可能電源電圧の下限値以上、あるいはそれを超えるか（図１０中の時刻ｔ１〜ｔ３）、あるいはＲＯＭ読み出しが終了するまでの間（図１０中の時刻ｔ１〜ｔ４）、昇圧電圧ＶＩＮＴ’であり、ＲＯＭ読み出しが終了した後、電源電圧ＶＣＣとなる。
【０１１４】
（第５実施形態）
この発明は、基準電圧回路や差動増幅器等のアナログ回路で決まる読み出し動作可能電源電圧の下限値よりも、電源電圧ＶＣＣのレベルが低くなるとき、基準電圧回路や差動増幅器等のアナログ回路の電源電圧を昇圧することに、主要な特徴がある。
【０１１５】
この主要な特徴は、第１実施形態〜第４実施形態により説明したように、ＲＯＭ読み出し時に限って適用されるものではなく、通常読み出し時においても適用することが、もちろん可能である。
【０１１６】
特に、通常読み出し時、電源電圧が他の動作時に比べて低下させる仕様の不揮発性半導体記憶装置においては、この発明を有効に適用できる。このような不揮発性半導体記憶装置は、特願平１１−３６６７６３号において紹介されている。
【０１１７】
以下、このような不揮発性半導体記憶装置に、この発明を適用した例を、第５実施形態として説明する。
【０１１８】
図１２は、この発明の第５実施形態に係る不揮発性半導体記憶装置の動作を示す電圧波形図である。なお、図１２の電圧波形図は、通常読み出し動作時を示している。
【０１１９】
図１２に示すように、時刻ｔ１１において、基準電圧回路・差動増幅器用昇圧回路を動作させ、基準電圧回路や差動増幅器等のアナログ回路の電源電圧を、電源電圧ＶＣＣから昇圧電圧ＶＩＮＴに昇圧する。この後、基準電圧回路や差動増幅器等のアナログ回路以外の回路の電源電圧を、電源電圧ＶＣＣから低下させる。
【０１２０】
次に、時刻ｔ１２から時刻ｔ１３の間、通常読み出し動作を行う。この後、基準電圧回路や差動増幅器等のアナログ回路以外の回路の電源電圧を、電源電圧ＶＣＣに復帰させる。
【０１２１】
次に、時刻ｔ１４において、基準電圧回路・差動増幅器用昇圧回路を停止させ、基準電圧回路や差動増幅器等のアナログ回路の電源電圧を、昇圧電圧ＶＩＮＴから電源電圧ＶＣＣに復帰させる。
【０１２２】
以上、通常読み出し時、電源電圧が他の動作時に比べて低下させる仕様の不揮発性半導体記憶装置では、通常読み出し時、電源電圧が、基準電圧回路や差動増幅器等のアナログ回路が決まる読み出し動作可能電源電圧の下限値よりも低くなる可能性を持つ。もし、電源電圧が、上記下限値よりも低くなってしまった場合には、通常読み出し動作を、安定して行うことが難しくなる。
【０１２３】
しかし、この発明を、上記不揮発性半導体記憶装置に適用することで、電源電圧ＶＣＣを、基準電圧回路や差動増幅器等のアナログ回路の動作可能電源電圧の下限値よりも、さらに低くなるまで低下させた、としても、通常読み出し動作を、安定して行うことが可能となる。
【０１２４】
以上、この発明を第１〜第５実施形態により説明したが、この発明は、これら実施形態それぞれに限定されるものではなく、その実施にあたっては、発明の要旨を逸脱しない範囲で種々に変形することが可能である。
【０１２５】
例えば上記各実施形態においては、この発明を、不揮発性半導体記憶装置に適用した例を説明したが、この発明は、不揮発性半導体記憶装置に限られて適用されるものではなく、不揮発性以外の半導体記憶装置にも適用することができる。
【０１２６】
また、上記各実施形態は、単独、または適宜組み合わせて実施することも勿論可能である。
【０１２７】
さらに、上記各実施形態には種々の段階の発明が含まれており、各実施形態において開示した複数の構成要件の適宜な組み合わせにより、種々の段階の発明を抽出することも可能である。
【０１２８】
【発明の効果】
以上説明したように、この発明によれば、パワーオン検知レベルが低いレベルに設定された場合でも、安定したＲＯＭ読み出しを可能とする不揮発性半導体記憶装置を提供できる。
【図面の簡単な説明】
【図１】  図１はこの発明に係る不揮発性半導体記憶装置の構成を示すブロック図。
【図２】  図２はこの発明の第１実施形態に係る不揮発性半導体記憶装置の動作を示す電圧波形図。
【図３】  図３は図２に示す動作を行う電源系の一例を示すブロック図。
【図４】  図４はこの発明に使用される基準電圧回路・差動増幅器用昇圧回路の一回路例を示す回路図。
【図５】  図５はこの発明の第２実施形態に係る不揮発性半導体記憶装置の動作を示す電圧波形図。
【図６】  図６は図５に示す動作を行う電源系の一例を示すブロック図。
【図７】  図７はＶＣＣレベル検知回路の一構成例を示す回路図。
【図８】  図８はこの発明の第３実施形態に係る不揮発性半導体記憶装置の動作を示す電圧波形図。
【図９】  図９は図８に示す動作を行う電源系の一例を示すブロック図。
【図１０】  図１０はこの発明の第４実施形態に係る不揮発性半導体記憶装置の動作を示す電圧波形図。
【図１１】  図１１は図１０に示す動作を行う電源系の一例を示すブロック図。
【図１２】  図１２はこの発明の第５実施形態に係る不揮発性半導体記憶装置の動作を示す電圧波形図。
【図１３】  図１３は従来の不揮発性半導体記憶装置の構成を示すブロック図。
【図１４】  図１４は従来の不揮発性半導体記憶装置の動作を示す電圧波形図。
【符号の説明】
１…メモリセルアレイ、
２…ＲＯＭヒューズ領域、
３…アドレスバッファ、
４…ロウデコーダ、
５…カラムデコーダ、
６…センスアンプ、
７…入出力バッファ、
８…ヒューズ用レジスタ、
９…基準電圧回路、
１０…電圧生成回路、
１１…制御回路、
１２…基準電圧回路・差動増幅器用昇圧回路、
２１…パワーオンレベル検知回路（パワーオンリセット回路）、
２２…読み出し動作制御回路、
２３…昇圧回路用制御回路、
２４…ＶＩＮＴレベル検知回路、
２５…タイマー回路、
２６…ＶＣＣレベル検知回路、
２７…判定回路（昇圧回路制御用）、
２８…セットリセット型フリップフロップ回路、
３１…発振回路、
３２…短絡回路、
３３…昇圧回路、
３４…デプレッション型ＮＭＯＳ、
４１…ローパスフィルタ、
４２…安定化容量、
４３…定電流回路、
４４…バンドギャップレファレンス回路、
４５…レベルシフト回路、
５１…昇圧開始レベル検知回路、
５２…パワーオンレベル検知回路、
５３…判定回路（パワーオンリセット回路）。
【図１】
0003805973.tif 000002
【図２】
0003805973.tif 000003
【図３】
0003805973.tif 000004
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
0003805973.tif 000010
【図１０】
0003805973.tif 000011
【図１１】
0003805973.tif 000012
【図１２】
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【図１３】
0003805973.tif 000014
【図１４】
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