(57)【特許請求の範囲】
【請求項１】
初期駆動手段に入力される入力信号に応答して主駆動手段から出力信号を送出するＣＭＯＳ出力バッファ回路であって、
前記入力信号及びイネーブル信号が入力されて第１初期駆動信号及び第２初期駆動信号を出力する前記初期駆動手段と、
前記初期駆動手段からの前記第１初期駆動信号及び前記主駆動手段からの前記出力信号が供給され、前記入力信号が第１論理レベルである場合に、複数の第１順次駆動信号を順次出力し、かつ、前記入力信号が第２論理レベルである場合に、複数の第２順次駆動信号を順次出力する順次駆動手段と、
前記初期駆動手段からの前記第１及び第２初期駆動信号、前記順次駆動手段からの前記第１及び第２順次駆動信号に応答して前記出力信号が前記第１及び第２論理レベル中に段階的に電流量を増大する前記主駆動手段と、を備えることを特徴とするＣＭＯＳ出力バッファ回路。
【請求項２】
前記初期駆動手段として、
入力信号及びイネーブル信号が第１論理レベルである場合に第２論理レベルの第１論理信号及び第２論理信号を出力するとともに、入力信号が第２論理レベルかつイネーブル信号が第１論理レベルである際に、第１論理レベルの第１論理信号及び第２論理信号を出力するとともに、イネーブル信号が第２論理レベルである場合には、第１論理レベルの第１論理信号、及び、第２論理レベルの第２論理信号を出力する入力論理手段を備え、第１及び第２論理信号を第１及び第２初期駆動信号として用いることを特徴とする請求項１に記載のＣＭＯＳ出力バッファ回路。
【請求項３】
前記初期駆動手段として、
入力信号及びイネーブル信号が第１論理レベルである場合に、第２論理レベルの第１論理信号及び第２論理信号を出力するとともに、入力信号が第２論理かつイネーブル信号が第１論理レベルである際に、第１論理レベルの第１論理信号及び第２論理信号を出力するとともに、イネーブル信号が第２論理レベルである場合に第１論理レベルの第１論理信号及び第２論理レベルの第２論理信号を出力する入力論理手段と、
前記入力論理手段からの第１論理信号が入力されて第１初期駆動信号を出力し、かつ、第２論理信号が入力されて第２初期駆動信号を出力する駆動処理手段と、を備えることを特徴とする請求項１に記載のＣＭＯＳ出力バッファ回路。
【請求項４】
前記入力論理手段として、
入力信号及びイネーブル信号が入力されて第１論理信号を出力するＮＡＮＤゲートと、
前記イネーブル信号を反転して出力するインバータと、前記インバータの出力信号とイネーブル信号とが入力されて第２論理信号を出力するＮＯＲゲートと、を備えることを特徴とする請求項２又は３に記載のＣＭＯＳ出力バッファ回路。
【請求項５】
前記順次駆動手段として、
入力される第１初期駆動信号を順次所定時間で遅延した複数の第１遅延信号を出力する第１遅延手段と、
入力される出力信号を順次所定時間で遅延した複数の第２遅延信号を出力する第２遅延手段と、
複数の第１及び第２遅延信号が交互に入力されて第１順次駆動信号を順次出力する第１論理手段と、
出力信号、第２遅延信号が交互に入力されて第２順次駆動信号を順次出力する第２論理手段と、を備えることを請求項１に記載のＣＭＯＳ出力バッファ回路。
【請求項６】
前記第１及び第２遅延手段として、それぞれ直列接続した複数のインバータを用いることを特徴とする請求項５に記載のＣＭＯＳ出力バッファ回路。
【請求項７】
前記第１論理手段として、
複数のＮＡＮＤゲートを有し、かつ、このＮＡＮＤゲートの入力端子を第１遅延手段内の対応するインバータの出力端子に接続し、かつ、第２遅延手段内の対応するインバータの出力端子に接続して、それぞれのＮＡＮＤゲートが第１順次駆動信号中に対応する一つの駆動信号を出力することを特徴とする請求項６に記載のＣＭＯＳ出力バッファ回路。
【請求項８】
前記第２論理手段として、
複数のＡＮＤゲートを有し、それぞれのＡＮＤゲートの入力端子をそれぞれ第１遅延手段内の対応するインバータの出力端子、及び、第２遅延手段内の対応するインバータの出力端子に接続して、それぞれのＡＮＤゲートが第２順次駆動信号に対応する一つの駆動信号を出力することを特徴とする請求項６に記載のＣＭＯＳ出力バッファ回路。
【請求項９】
前記主駆動手段として、
第１初期駆動信号及び第１順次駆動信号に応答して、出力信号を接地電位から電源電位に段階的に変化させるプルアップ駆動手段と、
第２初期駆動信号及び第２順次駆動信号に応答して、出力信号を電源電位から接地電位に段階的に変化させるプルダウン駆動手段と、を備えることを特徴とする請求項１に記載のＣＭＯＳ出力バッファ回路。
【請求項１０】
前記プルアップ駆動手段として、
複数の第１導電型のＭＯＳトランジスタを有し、それぞれの第１導電型のトランジスタの電流経路端が電源電位端と出力端子との間に並列接続され、かつ、制御端子に第１初期駆動信号と第１順次駆動信号が供給され、
前記プルダウン駆動手段として、
複数の第２導電型のＭＯＳトランジスタを備え、それぞれの第２導電型のトランジスタの電流経路端が出力端子と電源電位端との間に並列接続され、かつ、制御端子に第２初期駆動信号と第２順次駆動信号が供給されることを特徴とする請求項９に記載のＣＭＯＳ出力バッファ回路。
【請求項１１】
前記第１導電型のＭＯＳトランジスタはＰ型であり、第２導電型のＭＯＳトランジスタがＮ型であることを特徴とする請求項１０に記載のＣＭＯＳ出力バッファ回路。
【請求項１２】
入力信号に応答する出力信号を送出するＣＭＯＳ出力バッファ回路において、
前記入力信号及びイネーブル信号が供給されて第１初期駆動信号及び第２初期駆動信号を出力する手段と、
前記第１初期駆動信号及び前記出力信号が供給されて、前記入力信号が第１論理レベルである場合、複数の第１順次駆動信号を順次出力し、前記入力信号が第２論理レベルである場合に、複数の第２順次駆動信号を順次出力する手段と、
前記第１及び第２初期駆動信号、前記第１及び第２順次駆動信号が供給されて前記出力信号を送出する手段と、
この出力信号送出手段は、電流経路端が電源電位端と出力端子の間に並列接続され、かつ、制御端子に第１初期駆動信号と第１順次駆動信号とが供給される複数の第１導電型のＭＯＳトランジスタ、及び、電流経路端が出力端子と接地電位端の間に並列接続され、かつ、制御端子に第２初期駆動信号と第２順次駆動信号が供給される複数の第２導電型のＭＯＳトランジスタを備え、
前記第１論理レベルである場合に、前記出力信号送出手段によって前記出力端子の充電が電源電位で階段的に増大して充電され、かつ、前記第２論理レベルである場合に、前記出力端子の放電が段階的に増大して接地電位へ放電されることを特徴とするＣＭＯＳ出力バッファ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置で使用されるＣＭＯＳ(Complementary Metal Oxide Semiconductor）出力バッファ回路に関し、具体的には電源ノイズ及び接地ノイズを低減した出力信号を送出するＣＭＯＳ出力バッファ回路に関する。
【０００２】
【従来の技術】
従来、半導体装置では動作周波数が高くなるにつれて、出力スイッチング速度が速くなる。このスイッチング速度に対応して上昇／下降動作時間及びパルス幅が減少する。また、出力スイッチング速度が速くなることは、スイッチング電流の変化率が大きくなることを意味する。この場合、チップパッケージインタフェース分配寄生性分によって、出力バッファ回路が同時にスイッチング動作すると、その出力信号にスイッチングノイズが発生する。
【０００３】
図７は従来のＣＭＯＳ出力バッファ回路を示す回路図である。図７において、このＣＭＯＳ出力バッファ回路１００は、入力端子１０１と出力端子１０２との間に直列接続される二つのＣＭＯＳインバータで構成されている。この構成ではＣＭＯＳ出力バッファ回路を備える半導体チップの内部回路からのデータ信号が入力端子１０１に入力される。第１ステージのＣＭＯＳインバータ１１０はＰ−チャネル型のＭＯＳトランジスタＭＰ１１とＮ−チャネル型のＭＯＳトランジスタＭＮ１１とで構成されている。このＭＯＳトランジスタＭＰ１１，ＭＮ１１のゲートは入力信号が供給される入力端子１０１に接続され、かつ、これらのドレインが連結されている。ＭＯＳトランジスタＭＰ１１のソースは電源電位ＶDDラインに接続され、かつ、ＭＯＳトランジスタＭＮ１１のソースが接地（接地電位ＶSS）されている。
【０００４】
また、第２ステージのＣＭＯＳインバータ１２０はＰ−チャネル型のＭＯＳトランジスタＭＰ１２及びＮ−チャネル型のＭＯＳトランジスタＭＮ１２で構成されている。このＭＯＳトランジスタＭＰ１２，ＭＮ１２のゲートはＭＯＳトランジスタＭＰ１１，ＭＮ１１のドレインと接続され、また、ＭＯＳトランジスタＭＰ１２のドレインが出力信号を送出する出力端子１０２に接続されている。ＭＯＳトランジスタＭＰ１２のソースは電源電位ＶDDラインと接続され、また、ＭＯＳトランジスタＭＮ１２のソースが接地（接地電位ＶSS）されている。
【０００５】
一般的に、半導体チップはパッケージ化されており、この半導体チップに備えるＣＭＯＳ出力バッファ回路はリードフレムを通じて外部回路と接続される。この場合の、リードフレムがインダクタンスＬであり、また、スイッチング時間ｔとすると、ＭＯＳトランジスタＭＰ１２又はＭＯＳトランジスタＭＮ１２を通じて流れる電流ｉが変化する際の出力端子１０２（出力信号ＯＵＴ）に発生するノイズ電圧ＶN が次式で表される。
【０００６】
ＶN ＝Ｌ×（di／di）                                  …（１）
ただし、di／diは時間による電流ｉの変化を示す。
【０００７】
図７に示す構成のＣＭＯＳ出力バッファ回路は、一般的に大電流駆動であるため、以降で説明する図６の例のように、出力端子にスイッチング初期又は出力端子の電圧が変化した際のスイッチング電流での先鋭化したスパイク部分によるピークノイズが発生する。このスイッチングノイズは出力端子に寄生する容量性負荷（浮遊静電容量）への充電時に電源電位ＶDDラインに流れる電流増加によって発生する。
【０００８】
したがって、半導体装置で高速信号処理及び高信頼性を得るためには、スイッチングノイズを最大許容レベル以下に低減する必要がある。すなわち、電流駆動の調整及び接地ノイズの低減が効果的に出来ない場合、同一の電源電位ＶDDラインと接地電位ＶSSとに接続されたロジック部での高信頼性動作が得られ難くなる。このようなスイッチングノイズによる誤動作と関連する問題例としては、トリガーリンクの誤り、ダブルクロッキング及びクロックパルス損失等がある。
【０００９】
【発明が解決しようとする課題】
このように上記従来例のＣＭＯＳ出力バッファ回路では、スイッチング電流における先鋭化したスパイクによるスイッチングノイズを低減して、その信頼性の向上を図る必要があり、その改善が課題となっている。
【００１０】
本発明は、このような従来の技術における課題を解決するものであり、入力信号レベルの時間変化（遷移）に対応してスイッチング電流における先鋭化したスパイク部分を無くして緩慢に時間変化する波形に生成し、そのスイッチングノイズが低減できるようになり、高信頼性による高速信号処理が可能になるＣＭＯＳ出力バッファ回路の提供を目的とする。
【００１１】
【課題を解決するための手段】
上記目的を達成するために、本発明は、入力信号に応答した出力信号を送出するＣＭＯＳ出力バッファ回路であり、入力信号及びイネーブル信号が入力されて第１初期駆動信号及び第２初期駆動信号を出力する初期駆動手段と、初期駆動手段からの第１初期駆動信号及び出力信号が供給されて、入力信号が第１論理レベルである場合に、複数の第１順次駆動信号を順次出力し、かつ、入力信号が第２論理レベルである際に複数の第２順次駆動信号を順次出力する順次駆動手段とを有している。さらに、初期駆動手段からの第１及び第２初期駆動信号、順次駆動手段からの第１及び第２順次駆動信号に応答して出力信号が第１及び第２論理レベル中に出力信号を段階的に変化させる駆動を行う主駆動手段を備えることを特徴としている。
【００１２】
したがって、スイッチング電流が時間的に分散して変化し、出力端子に寄生する容量性負荷へ段階的に充電され、また、放電する。この結果、入力信号レベルの時間変化（遷移）に対応してスイッチング電流における先鋭化したスパイク部分が無くなって緩慢に時間変化する波形となり、そのスイッチングノイズが低減して、高信頼性が得られ、かつ、高速信号処理が可能になる。
【００１３】
好適例として、主駆動手段が、第１初期駆動信号及び第１順次駆動信号に応答して、出力信号を接地電位から電源電位に段階的に変化させるプルアップ駆動手段を有している。さらに、第２初期駆動信号及び第２順次駆動信号に応答して、出力信号を電源電位から接地電位に段階的に変化させるプルダウン駆動手段を備えている。
【００１４】
また、他の特徴的な発明として、入力信号に応答する出力信号を出力するＣＭＯＳ出力バッファ回路は、入力信号及びイネーブル信号が供給されて第１初期駆動信号及び第２初期駆動信号を出力する手段と、第１初期駆動信号及び出力信号が供給されて、入力信号が第１論理レベルである場合、複数の第１順次駆動信号を順次出力し、入力信号が第２論理レベルである際に、複数の第２順次駆動信号を順次出力する手段と、第１及び第２初期駆動信号、第１及び第２順次駆動信号が供給されて出力信号を送出する手段とを有し、この出力信号送出手段は、電流経路端が電源電位端と出力端子の間に並列接続され、かつ、制御端子に第１初期駆動信号と第１順次駆動信号とが供給される複数の第１導電型のＭＯＳトランジスタ、及び、電流経路端が出力端子と接地電位端の間に並列接続され、かつ、制御端子に第２初期駆動信号と第２順次駆動信号が供給される複数の第２導電型のＭＯＳトランジスタを備えている。そして、出力信号送出手段によって出力端子が電源電位で充電され、かつ、接地電位へ放電している。
【００１５】
【発明の実施の形態】
次に、本発明のＣＭＯＳ出力バッファ回路の好適な実施の形態を添付図面を参照して詳細に説明する。
図１は本発明のＣＭＯＳ出力バッファ回路の好適な構成例を示すブロック図である。図１において、このＣＭＯＳ出力バッファ回路２００は初期駆動回路２１０、主駆動回路２２０及び順次駆動回路２３０から概略構成されている。
【００１６】
初期駆動回路２１０は入力端子２０１及びイネーブル端子２０２を通じた入力信号ＩＮ及びイネーブル信号ＥＮに基づいた初期駆動信号Ａ，Ｉを出力する。この初期駆動回路２１０は入力信号ＩＮとイネーブル信号ＥＮとから二つの論理信号Ｘ，Ｙを出力する入力ロジック部２１１と、論理信号Ｘ，Ｙが入力されて初期駆動信号Ａ，Ｉを出力する駆動処理手段としての初期駆動処理部２１２とで構成されている。この初期駆動処理部２１２からの初期駆動信号Ａ，Ｉが主駆動回路２２０へ送出される。
【００１７】
この場合、主駆動回路２２０は入力される初期駆動信号Ａ，Ｉに基づいて、すなわち、入力信号ＩＮに応答するように駆動した出力信号ＯＵＴを出力端子２０３から送出する。この主駆動回路２２０は出力信号ＯＵＴが接地電位ＶSSから電源電位ＶDDまで段階的に変化（時間変化、遷移）させる駆動処理を行うプルアップ駆動部２２１と、出力信号ＯＵＴを電源電位ＶDDから接地電位ＶSSまで段階的に変化させる駆動処理を行うプルダウン駆動部２２２とから構成されている。初期駆動信号Ａ及び出力信号ＯＵＴが順次駆動回路２３０に供給される。
【００１８】
この順次駆動回路２３０は、入力される初期駆動信号Ａを順次遅延した第１遅延信号Ａ１，Ａ２，Ａ３，Ａ２，Ａ３，Ａ４，Ａ５，Ａ６，Ａ７，Ａ８を出力する第１遅延部２３１と、入力される出力信号ＯＵＴを順次遅延した第２遅延信号ＯＵＴ１，ＯＵＴ２，ＯＵＴ３，ＯＵＴ４，ＯＵＴ５，ＯＵＴ６，ＯＵＴ７を出力する第２遅延部２３２と、第１遅延信号Ａ１〜Ａ８及び第２遅延信号ＯＵＴ１〜ＯＵＴ７に対応して、順次、四つのプルアップ駆動信号Ｂ，Ｃ，Ｄ，Ｅ及び四つのプルダウン駆動信号Ｊ，Ｋ，Ｌ，Ｍを出力する制御ロジック部２３３とから構成されている。
【００１９】
順次駆動回路２３０は入力信号ＩＮが論理的ハイ（又はロー）レベルの場合に、プルアップ駆動信号Ｂ〜Ｅを順次出力する。また、順次駆動回路２３０は入力信号ＩＮが論理的ロー（又はハイ）レベルの場合にプルダウン駆動信号Ｊ〜Ｍを順次出力する。すなわち、主駆動回路２２０はプルアップ駆動信号Ｂ〜Ｅ又はプルダウン駆動信号Ｊ〜Ｍによって出力信号ＯＵＴがハイレベル又はローレベルに段階的に変化（遷移）するように駆動した出力信号ＯＵＴを送出する。
【００２０】
図２は図１に示した初期駆動回路２１０の詳細な構成を示す回路図である。図２に示したように、入力セクション部２１１は入力信号ＩＮとイネーブル信号ＥＮが供給されて論理信号Ｘを出力するＮＡＮＤゲート２１１ａと、イネーブル信号ＥＮの論理レベルを反転して出力するインバータ２１１ｂと、入力信号ＩＮ及びインバータ２１１ｂの出力信号が入力されて論理信号Ｙを出力するＮＯＲゲート２１１ｃとで構成されている。
【００２１】
入力信号ＩＮ及びイネーブル信号ＥＮがハイレベルの場合に、入力ロジック部２１１はハイレベルの論理信号Ｘ，Ｙを出力する。入力信号ＩＮがローレベルかつイネーブル信号ＥＮがハイレベルである場合に入力ロジック部２１１からハイレベルの論理信号Ｘ，Ｙが出力される。イネーブル信号ＥＮがローレベルの場合には入力ロジック部２１１がハイレベルの論理信号Ｘ及びローレベルの論理信号Ｙを出力する。
【００２２】
初期駆動処理部２１２は論理信号Ｘ，Ｙに応答して初期駆動信号Ａ，Ｉを出力する二つの内部初期駆動回路２１２ａ，２１２ｂで構成されている。なお、論理信号Ｘ，Ｙは初期駆動信号Ａ，Ｉをそのまま使用することも可能である。
【００２３】
内部初期駆動回路２１２ａは二つのＰ−チャネル型のＭＯＳトランジスタＭＰ２１，ＭＰ２２と、二つのＮ−チャネル型のＭＯＳトランジスタＭＮ２１，ＭＮ２２とで構成されている。ＭＯＳトランジスタＭＰ２１，ＭＰ２２のソースが電源電位ＶDDラインに接続され、また、ＭＯＳトランジスタＭＮ２１，ＭＮ２２のソースが接地（接地電位ＶSS）されている。
【００２４】
インバータを構成するＭＯＳトランジスタＭＰ２１，ＭＮ２１のゲートはＮＡＮＤゲート２１１ａの出力端子に接続され、ＭＯＳトランジスタＭＰ２１，ＭＮ２１のドレインは連結されている。また、インバータを構成するＭＯＳトランジスタＭＰ２２，ＭＮ２２のゲートがＭＯＳトランジスタＭＰ２１，ＭＮ２１のドレインに連結され、かつ、ＭＯＳトランジスタＭＰ２２，ＭＮ２２のドレインが連結されている。初期駆動信号ＡはＭＯＳトランジスタＭＰ２２，ＭＮ２２のドレインから送出される。
【００２５】
内部初期駆動回路２１２ｂは、内部初期駆動回路２１２ａと同様の回路構成であり、二つのＰ−チャネル型のＭＯＳトランジスタＭＰ２３，ＭＰ２４と、二つのＮチャネル型のＭＯＳトランジスタＭＮ２３，ＭＮ２４とから構成されている。ＭＯＳトランジスタＭＰ２３，ＭＰ２４のソースが電源電位ＶDDラインに接続され、また、ＭＯＳトランジスタＭＮ２３，ＭＮ２４のソースが接地（接地電位ＶSS）されている。インバータを形成するＭＯＳトランジスタＭＰ２３，ＭＮ２３のゲートはＮＯＲゲート２１１ｃの出力端子に接続され、また、このＭＯＳトランジスタＭＰ２３，ＭＮ２３のドレインが連結されている。さらに、インバータを構成するＭＯＳトランジスタＭＰ２４，ＭＮ２４のゲートがＭＯＳトランジスタＭＰ２３，ＭＮ２３のドレインに接続され、かつ、このドレインが連結されている。初期駆動信号ＩはＭＯＳトランジスタＭＰ２３，ＭＮ２４のドレインから送出される。
【００２６】
入力信号ＩＮ及びイネーブル信号ＥＮがハイレベルである場合、内部初期駆動回路２１２ａ，２１２ｂは接地電位ＶSSの初期駆動信号Ａ，Ｉを出力する。入力信号ＩＮがローレベルであり、かつ、イネーブル信号ＥＮがハイレベルの場合に、内部初期駆動回路２１２ａ，２１２ｂは電源電位ＶDDの初期駆動信号Ａ，Ｉを出力する。一方、イネーブル信号ＥＮがローレベルの場合、内部初期駆動回路２１２ａが、入力信号ＩＮに無関係に電源電位ＶDDと等しい初期駆動信号Ａを出力し、また、内部初期駆動回路２１２ｂが、接地電位ＶSSに等しい初期駆動信号Ｉを出力する。
【００２７】
図３は図１に示した主駆動回路２２０の詳細な構成を示す回路図である。図３において、プルアップ駆動部２２１はソースドレインチャネル、すなわち、電流通路端が電源電位ＶDDと出力端子２０３との間に並列接続される５個のＰ−チャネル型のＭＯＳトランジスタＭＰ３１，ＭＰ３２，ＭＰ３３，ＭＰ３４，ＭＰ３５で構成されている。初期駆動信号Ａ及びプルアップ駆動信号Ｂ，Ｃ，Ｄ，ＥがＭＯＳトランジスタＭＰ３１，ＭＰ３２，ＭＰ３３，ＭＰ３４，ＭＰ３５のゲートにそれぞれ入力される。各ＭＯＳトランジスタＭＰ３１〜ＭＰ３５の電流駆動力（又は駆動の大きさ）は典型的なプルアップトランジスタの１／５程度である。
【００２８】
図４は図１に示した順次駆動回路２３０の詳細な構成を示す回路図である。図４において、第１遅延部２３１は直列接続の９個のインバータ２３１ａ，２３１ｂ，２３１ｃ，２３１ｄ，２３１ｅ，２３１ｆ，２３１ｇ，２３１ｈ，２３１ｉで構成され、また、第２遅延部２３２が直列接続の７個のインバータ２３２ａ，２３２ｂ，２３２ｃ，２３２ｄ，２３２ｅ，２３２ｆ，２３２ｇで構成されている。
【００２９】
初期駆動信号Ａはインバータ２３１ａの入力端子に供給され、出力信号ＯＵＴがインバータ２３２ａの入力端子に供給される。第１遅延部２３１は初期駆動信号Ａが入力されて第１遅延信号Ａ１〜Ａ８を順次出力する。インバータ２３１ａ，２３１ｂは初期駆動信号Ａを遅延させて遅延信号Ａ１を出力する。また、インバータ２３１ｂ〜２３１ｉが、ここでの処理時間程度を遅延した遅延信号Ａ２〜Ａ８を出力する。第２遅延部２３２は出力信号ＯＵＴが入力されて、インバータ２３２ａ〜２３２ｇごとの処理時間程度を遅延した第２遅延信号ＯＵＴ１〜ＯＵＴ７を出力する。
【００３０】
制御ロジック部２３３は４個のＮＡＮＤゲート２３４ａ，２３４ｂ，２３４ｃ，２３４ｄで構成される第１論理手段としての第１順次駆動ロジック部２３４と、４個のＮＡＮＤゲート２３５ａ，２３５ｂ，２３５ｃ，２３５ｄで構成される第２論理手段としての第２順次駆動ロジック部２３５を備えている。このＮＡＮＤゲート２３４ａ〜２３４ｄ及びＡＮＤゲート２３５ａ〜２３５ｄのそれぞれの入力端子が第１及び第２遅延部２３１，２３２に接続されている。
【００３１】
ＮＡＮＤゲート２３４ａは遅延信号Ａ２及び出力信号ＯＵＴ１が入力されてプルアップ駆動信号Ｂを出力する。同様に遅延信号Ａ４と出力信号ＯＵＴ３、遅延信号Ａ５と出力信号ＯＵＴ４、遅延信号Ａ６と出力信号ＯＵＴ５、遅延信号Ａ７と出力信号ＯＵＴ６、遅延信号Ａ８と出力信号ＯＵＴ７がそれぞれＮＡＮＤゲート２３４ｂ〜２３４ｄへ供給される。これによって、ＮＡＮＤゲート２３４ｂ〜２３４ｄはそれぞれ順次、プルアップ駆動信号Ｃ，Ｄ，Ｅを出力する。
【００３２】
ＡＮＤゲート２３５ａは遅延信号Ａ１及び出力信号ＯＵＴが供給され、プルダウン駆動信号Ｊを出力する。遅延信号Ａ３及び出力信号ＯＵＴ２，遅延信号Ａ５及び出力信号ＯＵＴ４，遅延信号Ａ７及び出力信号ＯＵＴ６が、それぞれＡＮＤゲート２３５ｂ〜２４５ｄへ入力される。これによって、ＡＮＤゲート２３５ｂ〜２３５ｄからプルダウン駆動信号Ｋ〜Ｍを出力する。
【００３３】
前記したように、入力信号ＩＮ及びイネーブル信号ＥＮがハイレベルの場合には初期駆動信号Ａ及びＩがローレベルである。この場合、プルアップ駆動部２２１内のＭＯＳトランジスタＭＰ３２が、まずターンオンする。この際、出力端子２０３がローレベルに設定されていると、出力端子２０３に寄生する容量性負荷（浮遊静電容量）２４０へ充電される。この場合、出力端子２０３はＭＯＳトランジスタＭＰ３２の少ない電流駆動力によって、続いてローレベルに維持される。ＭＯＳトランジスタＭＰ３２は従来のプルアップトランジスタより処理時間が短いため、従来に比較して出力端子２０３の容量性負荷２４０への充電が速く行われる。
【００３４】
さらに，奇数番目の遅延信号Ａ１，Ａ３，Ａ５，Ａ７がローレベルであるため、ＡＮＤゲート２３５ａ〜２３５ｄはそれぞれローレベルのプルダウン駆動信号Ｊ〜Ｍを出力する。その結果、プルダウン駆動部２２２の全てのＭＯＳトランジスタＭＮ３１〜ＭＮ３４がターンオフする。
【００３５】
第１順次駆動ロジック部２３４内のＮＡＮＤゲート２３４ａが、ローレベルの初期駆動信号Ａ及び出力信号ＯＵＴによってローレベルのプルアップ駆動信号Ｂを出力する場合、ＭＯＳトランジスタＭＰ３３がターンオンする。したがって、出力端子２０３の充電速度が加速される。さらに、他のＭＯＳトランジスタＭＰ３４，ＭＰ３１，ＭＰ３５が順次、プルアップ駆動信号Ｃ，Ｄ，Ｅの時間間隔でターンオンする。これによって、出力端子２０３が電源電位ＶDDまで十分に充電される。この際、出力信号ＯＵＴがハイレベルになっても、ＡＮＤゲート２３５ａ〜２３５ｄはローレベルのプルダウン駆動信号を出力する。したがって、プルダウントランジスタＭＮ３１〜ＭＮ３５もターンオフする。
【００３６】
以上の処理による出力信号ＯＵＴは従来バッファ回路から出力信号に比較して図５に示す波形になる。また、プルアップ駆動部２２１内のＭＯＳトランジスタＭＰ３１〜ＭＰ３５が順次ターンオンするため、図６に示されるように、スイッチング電流が時間的に分散される。換言すれば、従来技術に比較してスイッチング電流における先鋭化したスパイク部分が無くなって極めて緩慢な波形になる。
【００３７】
このような状態で、入力信号ＩＮがハイレベルでローレベルに変化するときに、初期駆動信号Ａ，Ｉがハイレベルになる。この場合には、プルダウン駆動部２２２のＭＯＳトランジスタＭＮ３１が、まずターンオンする。これによって出力端子１０３の容量性負荷２４０が放電を開始する。トランジスタＭＮ３１は従来のプルダウントランジスタより処理時間が短いため、従来に比較して出力端子２０３での放電が、より早く行われる。
【００３８】
このとき、奇数番目の遅延信号ＯＵＴ１，ＯＵＴ３、ＯＵＴ５，ＯＵＴ７（又は偶数番目の遅延信号Ａ２，Ａ４，Ａ６，Ａ８）がローレベルであるため、ＮＡＮＤゲート２３４ａ〜２３４ｄは、それぞれハイレベルのプルアップ駆動信号Ｂ，Ｃ，Ｄ，Ｅを順次出力する。この結果、プルアップ駆動部２２１内の全てのＭＯＳトランジスタＭＰ３１〜ＭＰ３４がターンオフする。
【００３９】
第２順次駆動ロジック部２３５内のＡＮＤゲート２３５ａからハイレベルのプルダウン駆動信号Ｊが出力されると、ＭＯＳトランジスタＭＮ３２がターンオンする。したがって、出力端子２０３の放電が、より加速される。さらに、他のＭＯＳトランジスタＭＮ３３〜ＭＮ３５がプルダウン駆動信号Ｋ〜Ｍによって与えられる時間間隔で次第にターンオンする。これによって、出力端子２０３が接地電位ＶSSまで完全に放電される。このとき、出力信号ＯＵＴがローレベルであっても、ＮＡＮＤゲート２３４ａ〜２３４ｄはハイレベルのプルアップ駆動信号Ｂ〜Ｅを出力する。したがって、プルアップ駆動を行うＭＯＳトランジスタＭＰ３１〜ＭＰ３５がターンオフ状態になる。
【００４０】
以上のように、プルダウン駆動部２２２のＭＯＳトランジスタＭＮ３１〜ＭＮ３５が順次ターンオンするので、図６に示されるようにスイッチング電流が時間的に分散され、この結果、スイッチング電流における先鋭化したスパイク部分が無くなり緩慢に時間変化（遷移）する波形になり、そのスイッチングノイズが低減される。
【００４１】
【発明の効果】
以上の説明から明らかなように、本発明のＣＭＯＳ出力バッファ回路によれば、スイッチング電流を時間的に分散して変化させ、出力端子に寄生する容量性負荷へ段階的に充電し、又は、放電する。この結果、入力信号レベルの時間変化（遷移）に対応してスイッチング電流における先鋭化したスパイク部分が無くなって緩慢に時間変化する波形になり、そのスイッチングノイズが低減されて、高信頼性が得られ、かつ、高速信号処理が可能になる。
【図面の簡単な説明】
【図１】本発明のＣＭＯＳ出力バッファ回路の好適な構成例を示すブロック図。
【図２】図１に示した初期駆動回路の詳細な構成を示す回路図。
【図３】図１に示した主駆動回路の詳細な構成を示す回路図
【図４】図１に示した順次駆動回路の詳細な構成を示す回路図。
【図５】実施形態での入力信号、出力信号及び従来の出力信号の波形図。
【図６】実施形態でのスイッチング電流及び従来のスイッチング電流の波形図。
【図７】従来のＣＭＯＳ出力バッファ回路を示す回路図。
【符号の説明】
２００  ＣＭＯＳ出力バッファ回路
２１０  初期駆動回路
２１１  入力ロジック部
２１２  初期駆動処理部
２２０  主駆動回路
２２１  プルアップ駆動部
２２２  プルダウン駆動部
２３０  順次駆動回路
２３１  第１遅延部
２３２  第２遅延部
２３４  第１順次駆動ロジック部
２３５  第２順次駆動ロジック部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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