(57)【特許請求の範囲】
【請求項１】
破壊型のメモリ素子を有する半導体装置であって、データ書き込み用の第１のメモリ素子と、該第１のメモリ素子の耐圧の適否を判断するための第２のメモリ素子を備えるものにおいて、
さらに疑似的なメモリデータを作成する疑似メモリデータ作成回路と、切替出力手段を設け、該切替出力手段は、前記第２のメモリ素子が破壊されていない場合は、前記疑似メモリデータ作製回路のデータを出力し、前記第２のメモリ素子が破壊されている場合は、前記第１のメモリ素子のデータを出力するよう構成した事を特徴とする半導体装置。
【請求項２】
前記第１のメモリ素子への書き込み動作によって、前記第２のメモリ素子が必ず書き込まれることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記疑似メモリデータ作製回路は、複数の異なる疑似メモリデータを出力可能に構成した事を特徴とする請求項１または請求項２に記載の半導体装置。
【請求項４】
前記切替出力手段の出力は、同一半導体装置内の分周回路に供給され、該分周回路は前記切替出力手段の出力データに基いて分周比が変化するように構成され、かつ該分周回路の動作を外部から観察可能に構成した事を特徴とする請求項１ないし請求項３のいずれか１に記載の半導体装置。
【請求項５】
請求項４に記載の半導体装置の検査方法であって、前記第１のメモリ素子および第２のメモリ素子に書き込み動作を行わない状態で前記分周回路の動作を確認する工程と、標準書き込み電圧以下の電圧を前記第２のメモリ素子にのみ印加した状態で前記分周回路の動作を確認する工程と、標準書き込み電圧以上の電圧を前記第２のメモリ素子にのみ印加した状態で前記分周回路の動作を確認する工程とを有する事を特徴とする半導体装置の検査方法。
【請求項６】
発振回路と、分周回路と、前記分周回路の出力信号の周波数を調整する周波数調整手段とを有する半導体装置を用いた電子時計であって、該半導体装置は、さらに前記周波数調整手段の調整データを記憶するための破壊型の第１のメモリ素子(216)と、該第１のメモリ素子の耐圧の適否を判断するための第２のメモリ素子(210)と、疑似的なメモリデータを作成する疑似メモリデータ作成回路と、前記第２のメモリ素子(210)の破壊状態に基づいて出力が切り替わる切替出力手段を有し、該切替出力手段は、前記第２のメモリ素子が破壊されていない場合は、前記疑似メモリデータ作製回路のデータを出力し、前記第２のメモリ素子が破壊されている場合は、前記第１のメモリ素子のデータを出力し、該切替出力手段はその出力を前記周波数調整手段に出力することを特徴とする電子時計。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は一度だけ破壊などによる書き込み可能な読み出し専用のメモリ素子を有する半導体装置とその検査方法およびこれを用いた電子時計に関する。
【０００２】
【従来の技術】
従来より半導体集積回路において、メモリ素子を用いてトランジスタのしきい値電圧の製造バラツキの補正や動作条件の変更の記憶を行うことにより歩留まりの向上と性能の安定化が行われている。この例として時計のデジタル周波数調整（以下ＤＦ調整）について説明する。時計のクロック信号は水晶振動子を振動させることによって作られるが、この水晶振動子のクロック信号は水晶のカットの微妙な違いや水晶振動子と複合回路基板との接続等によって周波数がばらついてしまう。ＤＦ調整とは水晶振動子から出力される約３０μＳの微妙にばらついたクロックを源振とした時計の１秒の精度をｐｐｍの精度にまで合わせるために数秒に１度回路的に調整を行うものである。
【０００３】
このＤＦ調整について図を用いて説明を行う。図７は従来技術の一例であるＤＦ調整用回路の回路ブロック図で、図８は図７のＤＦ調整データ読み込み回路３０５の詳細を示した図である。図７中３０１は発振回路、３０２は分周回路（３０２ａから３０２ｅは個々のフリップフロップ回路（以降ＦＦ回路）、３０２ｆは数個のＦＦ回路）、３０３はＤＦ調整タイミング回路、Ｓ３０４はＤＦ調整データ読み込み信号、３０５はＤＦ調整データ読み込み回路、３０６はＤＦ調整用端子、Ｓ３０７はＤＦ調整データ、Ｓ３０８はＤＦ調整タイミング信号、３０９ａから３０９ｅはＡＮＤ回路である。図８中の４０１ａから４０１ｅはインバータ、４０２ａから４０２ｅはＮＯＲ回路である。図９は図７中のＦＦ回路（３０２ａから３０２ｅ）、ＤＦ調整データ読み込み信号Ｓ３０４、ＤＦ調整タイミング信号Ｓ３０８の動作を示すタイムチャートである。
【０００４】
つづいてＤＦ調整の動作について説明する。図７中の発振回路３０１の出力は分周回路３０２ａのクロック入力端φに入り、分周回路３０２（ａからｆ）の動作が始まる。あるタイミング（図９中のＴ１）になるとＤＦ調整タイミング回路３０３は分周回路３０２ｆの出力Ｑを受けて通常はＬのＤＦ調整データ読み込み信号Ｓ３０４を数ｍＳ間だけＨにする。ＤＦ調整データ読み込み信号Ｓ３０４がＨになるとＮＯＲ回路４０２ａ〜４０２ｅの出力は全てＬになる。この時、図８のようにＤＦ調整用端子３０６（ａからｅ）がＨの時はＮＯＲ回路４０２ａ〜４０２ｅの出力とＤＦ調整用端子３０６との間に電位の引き合いが生じるが、インピーダンスの違いによりＮＯＲ回路４０２ａ〜４０２ｅの出力（すなわちインバータ４０１ａ〜４０１ｅの入力）の電位はＨになり、インバータ４０１ａ〜４０１ｅの出力はＬになる。ここでＤＦ調整データ読み込み信号Ｓ３０４の出力がＬになる（図９中Ｔ２）とＮＯＲ回路４０２の入力は両方ともＬになり、ＮＯＲ回路４０
２ａ〜４０２ｅの出力はＨで保持される。しかし、ＤＦ調整用端子３０６をカットするとカットされた端子に対応するＮＯＲ回路４０２（ａからｅ）の出力とＤＦ調整用端子３０６との間に電位の引き合いは生じないため、ＮＯＲ回路４０２（ａからｅ）の出力すなわちインバータ４０１（ａからｅ）の入力はＬになる。そしてＤＦ調製データ読み込み信号Ｓ３０４の出力がＬになって（図９中Ｔ２）もＮＯＲ回路４０２（ａからｅ）の入力は一方がＬ、他方がＨになるだけでＮＯＲ回路４０２はＬで保持される。つまり出力レベルをＬレベルにしたい場合は所望のＮＯＲ回路４０２（ａからｅ）に対応するＤＦ調整用端子をカットすればよい。次にＮＯＲ回路４０２（ａからｅ）の出力はＤＦ調整データＳ３０７となってＡＮＤ回路３０９に入力される。ＤＦ調整データ読み込み信号Ｓ３０４の出力を再びＬにした（図９中Ｔ２）ＤＦ調整タイミング回路３０３は次に通常はＬのＤＦ調整タイミング信号Ｓ３０８を一瞬だけＨにする（図９中Ｔ３）ことによってＡＮＤ回路３０９の出力はＤＦ調整データＳ３０７がＨであれば一瞬だけＨを出力する。この時分周回路３０２ａから３０２ｅのＱ出力はすべてＬであるが、ｓｅｔ信号がＨになる分周回路のみＱ出力がＨになり、分周回路３０２は実際のカウントよりも幾分早く進む。 以上の動作によって数秒に１度の周期で回路的に周波数の調整を行う事が出来る。
【０００５】
次にＤＦ調整用データの書き込みについて説明を行う。図１０は従来技術の一例である時計複合回路の典型的実施例で、図１１は図１０の中のＤＦ調整用端子３０６を拡大した上面図である。図１０中の３０６はＤＦ調整用端子、５０１は複合回路基板、５０２はＩＣ、５０３は水晶振動子、図１１中の３０６はＤＦ調整用端子、８０２はドリル等の切削によって開いた穴である。つづいてＤＦ調整用データの書き込み方法について説明を行う。先に説明を行ったようにＤＦ調整用データの判定はＨかＬ、つまりＤＦ調整用端子３０６がＶＤＤに接続されているか、接続されていないかで決まる。よってＤＦ調整用データの書き込み方法は図１１のようにＤＦ調整用端子３０６をドリル等の切削によって穴８０２のように切断することによってＬとなり、ＤＦ調整用端子３０６を切断しないことによってＨとなる。
【０００６】
しかし、上記のような構成によるデータの記憶方法は、以下の欠点を有している。
（１）ＤＦデータの個数分だけＩＣに複合回路との接続用のパッドと保護回路を設けなくてはならないのでＩＣの面積が大きくなり、１ウエハから取れるチップの数が少ない。
（２）書き込みがドリル等の機械的な加工によって行われているので書き込みを行う処理速度が遅く、かつこの加工は前記複合回路基板５０１上で行うため、該複合回路基板５０１上に加工のためのスペースを設ける必要があり、複合回路基板５０１の面積が大きくなるため、特に時計などの小型電子機器にとって大きな制約となる。
【０００７】
よって上記の欠点を解消するために絶縁破壊型Ｐ−ＲＯＭ素子を使うことが考えられる。図１２は絶縁破壊型Ｐ−ＲＯＭ素子の断面図の一例である。図１２中の１００１はアルミ、１００２はポリシリコン、１００３は酸化シリコン膜、１００４はフィールド酸化シリコン膜、１００５はシリコン基板、１００６は窒化シリコン膜である。絶縁破壊型Ｐ−ＲＯＭ素子は酸化シリコン膜１００３を上下のポリシリコン１００２電極によりサンドイッチしたＭＩＭ（導体−絶縁体−導体）構造で、絶縁破壊型Ｐ−ＲＯＭ素子の初期状態は上下のポリシリコン１００２電極間は絶縁されており非導通状態であるが、この酸化シリコン膜１００３にある程度以上の電圧を印加すると酸化シリコン膜１００３は永久破壊し、上下のポリシリコン１００２電極間の絶縁は破れ絶縁破壊型Ｐ−ＲＯＭ素子は導通状態となる。絶縁破壊型Ｐ−ＲＯＭ素子は非常に薄い絶縁膜（酸化シリコン膜１００３）に強電界を加えることによって絶縁膜（酸化シリコン膜１００３）の一部を導体にする事によって破壊を行っている。よって絶縁膜（酸化シリコン膜１００３）の厚さによって破壊を行う事の出来る電圧も異なって来る。
【０００８】
【発明が解決しようとする課題】
しかしながら絶縁膜（酸化シリコン膜１００３）の厚さは２８Åと非常に薄く、膜厚の制御が難しいために以下のような問題が考えられる。
（１）絶縁膜（酸化シリコン膜１００３）が薄い場合、絶縁膜（酸化シリコン膜１００３
）の耐圧が低くなるためにＩＣを実装する段階で絶縁破壊型Ｐ−ＲＯＭ素子が破壊される。
（２）絶縁膜（酸化シリコン膜１００３）が厚い場合、絶縁膜（酸化シリコン膜１００３）の耐圧が高くなるために絶縁破壊型Ｐ−ＲＯＭ素子を破壊する段階で絶縁破壊型Ｐ−ＲＯＭ素子が破壊されず、無理に高い電圧で破壊を行うとＩＣ自体が破壊してしまう恐れがある。以上のことより絶縁破壊型Ｐ−ＲＯＭ素子を用いたＩＣには絶縁破壊型Ｐ−ＲＯＭ素子の耐圧を調べる必要があるが上記のような絶縁破壊型Ｐ−ＲＯＭ素子によるデータの記憶方法の場合、この不良を発見するのはデータを書き込んだ後でないと出来ない。
【０００９】
ところで従来技術で述べたように水晶振動子のクロック信号は水晶のカットの微妙な違いや水晶振動子と複合回路基板との接続等によって周波数が異なるためにＤＦ調整データはＩＣ、複合回路基板、水晶を全て取り付けた段階で周波数を測定し、そのＩＣの書き込むべきＤＦ調整データがわかる。よって絶縁破壊型Ｐ−ＲＯＭ素子にデータを書き込んだ後で不良が発生した場合、ＩＣだけでなく、水晶、複合回路基板も不良となるためにより大きな損失を生み出す結果となる。
【００１０】
よって絶縁破壊型Ｐ−ＲＯＭ素子を用いたＤＦ調整は現在までのところ実現されていない。
【００１１】
本発明は上記に述べてきた問題点を解決し、絶縁破壊型Ｐ−ＲＯＭ素子不良、絶縁破壊型Ｐ−ＲＯＭ素子の半導体記憶装置以外の読み込み回路等の動作不良をデータ書き込み前に発見することが出来る絶縁破壊型Ｐ−ＲＯＭ素子の半導体記憶装置を提供する事により、たとえば絶縁破壊型Ｐ−ＲＯＭ素子を使用したＤＦ調整技術を確立し、ＩＣ面積が小さく、ＤＦ調整速度の速い半導体装置を提供する事を目的とする。
【００１２】
【課題を解決するための手段】
上記課題を解決するために本発明が用いる手段は、破壊型のメモリ素子を有する半導体装置であってデータ書き込み用の第１のメモリ素子と検査用の第２のメモリ素子を備えるものにおいて、さらに疑似的なメモリデータを作成する疑似メモリデータ作成回路と、該疑似メモリデータ作成回路の出力と、前記第１のメモリ素子の出力を切り替えて出力する切替出力手段を設け、該切替出力手段は、前記第２のメモリ素子が破壊されているか否かによって、前記第１のメモリ素子の出力と前記疑似メモリデータ作成回路の出力とを切り替えて出力するよう構成する。また前記疑似メモリデータ作成回路は、複数の異なる疑似メモリデータを出力可能に構成する。
【００１３】
【発明の実施の形態】
つづいて図によって本発明の一実施例を説明する。図１は本発明の一実施例を表す回路ブロック図である。図７と同一のものには同一の番号を付け、説明は省略する。図１中の３０２ｇから３０２ｋはＦＦ回路の８段目から１２段目、３０２Ｌは１３段目以降の分周回路、１０６はテスティング用２５６Ｈｚ出力端子及び入力端子、１０７はＰ−ＲＯＭ書き込み電圧入力端子、Ｓ１０８は書き込みモード信号、Ｓ１０９は書き込みコントロール信号、１０１はＰ−ＲＯＭ用ＤＦ調整タイミング回路、Ｓ１０２は書き込み判断用Ｐ−ＲＯＭ読み込み信号、１０３はＤＦ調整データ読み込み・書き込み回路、１０４はモードコントロール回路、Ｓ１０５はリセット信号である。
【００１４】
図２は図１中のＤＦ調整データ読み込み・書き込み回路１０３の詳細を記載した図である。図２中の２１３は破壊制御用トランジスタスイッチ、２１４は読み込み用抵抗、２１５は読み込み制御用トランジスタスイッチ、２１６はＤＦデータ用Ｐ−ＲＯＭ、２１７はＡＮＤ回路、２０１はＯＲ回路、２０２はＡＮＤ回路、２０３はＮＯＲ回路、２０４、２０５はＮＯＴ回路、２０６、２０７はＦＦ回路、２０８は書き込み判断用トランジスタスイッチ、２０９は書き込み判断用抵抗、２１０は書き込み判断用Ｐ−ＲＯＭ、２１１はＡＮＤ回路、２１２は書き込み判断用Ｐ−ＲＯＭ破壊制御用トランジスタスイッチである。
【００１５】
図３は一度も書き込まれていないＤＦデータ読み込み時の図１中のリセット信号Ｓ１０５、ＤＦ調整データ読み込み信号Ｓ３０４、書き込み判断用Ｐ−ＲＯＭ読み込み信号Ｓ１０
２、書き込み判断用Ｐ−ＲＯＭ２１０と書き込み判断用抵抗２０９間の電位（以下「書き込み判断用Ｐ−ＲＯＭの出力」と言う）、ＮＯＲ回路２０３、ＦＦ回路２０６、２０７、ＡＮＤ回路２０２ａ、２０２ｂの動作を示すタイムチャートである。
【００１６】
図４は一度以上書き込まれたＤＦデータ読み込み時の図１中のリセット信号Ｓ１０５、ＤＦ調整データ読み込み信号Ｓ３０４、書き込み判断用Ｐ−ＲＯＭ読み込み信号Ｓ１０２、書き込み判断用Ｐ−ＲＯＭ２１０と書き込み判断用抵抗２０９間の電位（書き込み判断用Ｐ−ＲＯＭ素子の出力）、ＮＯＲ回路２０３、ＦＦ回路２０６、２０７、ＡＮＤ回路２０２ａ、２０２ｂの動作を示すタイムチャートである。
【００１７】
図５はＤＦデータ書き込み時の図１中のＦＦ回路（３０２ｇから３０２ｋ）、テスティング用２５６Ｈｚ出力端子及び入力端子１０６、リセット信号Ｓ１０５、書き込みモード信号Ｓ１０８、書き込み電圧印加のタイミング、書き込み判断用Ｐ−ＲＯＭ破壊制御用トランジスタスイッチの動作を示すタイムチャートである。
【００１８】
次に本発明の動作について説明を行う。１度も破壊されず、ＤＦのデータの読み込みを行う場合、図１中の発振回路３０１の出力は分周回路３０２ａのφに入り、分周回路３０２の動作が始まる。あるタイミング（図３中Ｔ１１）になるとＰ−ＲＯＭ用ＤＦ調整タイミング回路１０１は分周回路３０２Ｌの出力Ｑを受けて通常はＬの書き込み判断用Ｐ−ＲＯＭ読み込み信号Ｓ１０２をＨにする。
【００１９】
書き込み判断用Ｐ−ＲＯＭ読み込み信号Ｓ１０２がＨになる（図３中Ｔ１１）と書き込み判断用トランジスタスイッチ２０８がＯＮ状態になり、書き込み判断用抵抗２０９と書き込み判断用Ｐ−ＲＯＭ２１０との間に電位の引き合いが生じるが、書き込み判断用Ｐ−ＲＯＭ２１０は破壊されていないので書き込み判断用Ｐ−ＲＯＭの出力はＬになる。
【００２０】
次にＰ−ＲＯＭ用ＤＦ調整タイミング回路１０１は分周回路３０２Ｌの出力Ｑを受けて通常はＬのＤＦ調整データ読み込み信号Ｓ３０４を書き込み判断用Ｐ−ＲＯＭ読み込み信号Ｓ１０２より数ｍＳ間遅れてＨにする。（図３中Ｔ１２）
【００２１】
ＤＦ調整データ読み込み信号Ｓ３０４がＨになる（図３中Ｔ１２）と読み込み制御用トランジスタスイッチ２１５がＯＮ状態になり、読み込み用抵抗２１４と、ＤＦデータ用Ｐ−ＲＯＭ２１６との間に電位の引き合いが生じ、ＤＦデータ用Ｐ−ＲＯＭ２１６は破壊されていないので電位の引き合いの結果はＬになる。
【００２２】
またＤＦ調整データ読み込み信号Ｓ３０４がＨになるとＮＯＲ回路２０３の出力は書き込み判断用抵抗２０９と書き込み判断用Ｐ−ＲＯＭ２１０との間に電位の引き合いの結果で決まり、この場合の書き込み判断用抵抗２０９と書き込み判断用Ｐ−ＲＯＭ２１０との間の電位の引き合いの結果はＬであるからＮＯＲ回路２０３の出力は通常はＬの状態であるがＨになる。
【００２３】
ＮＯＲ回路２０３の出力がＨになるとＡＮＤ回路２０２の出力はＦＦ回路２０６、２０７のＱＢの出力に依存し、またＡＮＤ回路２１１の出力は読み込み用抵抗２１４と、ＤＦデータ用Ｐ−ＲＯＭ２１６との間に電位の引き合いの結果がＬであるので出力はＬとなり、ＯＲ回路２０１の出力はＡＮＤ回路２０２の出力に依存してしまうのでこの場合のＯＲ回路２０１の出力はＦＦ回路２０６、２０７に依存している。
【００２４】
一方、ＦＦ回路２０６、２０７の反転出力ＱＢはＮＯＲ回路２０３の出力パルスの立ち下がり（図３中Ｔ１３）に同期して１１、０１、１０、００と変化していき、ＯＲ回路２０１の出力は１１１１１、０１０１０、１０１０１、０００００と変化する事になる。これ
らのデータ（以下「疑似メモリデータ」と言う）はあたかもＤＦデータ用Ｐ−ＲＯＭ２１６の出力データ（以下「メモリデータ」と言う）であるかのごとくＦＦ回路３０２ａから３０２ｅに供給される。よってこの場合、ＯＲ回路２０１の出力（ＤＦデータ）はＰ−ＲＯＭ読み込みを行う毎に様々に変化する（図２に示す実施例においては４つの疑似メモリデータが出力される）為にＦＦ１からＦＦ５回路（３０２ａから３０２ｅ）の内のｓｅｔのかかるＦＦ回路も様々に変化し、かつテスティング用２５６Ｈｚ出力端子及び入力端子１０６の出力からその動作の確認、すなわち前記疑似メモリデータに従ってＤＦ調整されたデータ（以下「疑似データ」と言う）が正しく出力されているかどうかの確認が出来ることからＤＦ調整回路の動作確認を行う事が出来る。
【００２５】
また、ＤＦ調整データ読み込み信号Ｓ３０４がＨの状態から通常のＬの状態に戻るのは分周回路３０２ａから３０２ｅが完全にｓｅｔされたあとに行われ（図３中Ｔ１３）、書き込み判断用Ｐ−ＲＯＭ読み込み信号Ｓ１０２はＤＦ調整データ読み込み信号Ｓ３０４がＨの状態から通常のＬの状態に戻ってからＨからＬになる（図３中Ｔ１４）。
【００２６】
１度でも破壊を行ったＰ−ＲＯＭのデータの読み込みを行う場合、図１中の発振回路３０１の出力は分周回路３０２ａのφに入り、分周回路３０２の動作が始まる。あるタイミング（図４中Ｔ１５）になるとＰ−ＲＯＭ用ＤＦ調整タイミング回路１０１は分周回路３０２Ｌの出力Ｑを受けて通常はＬの書き込み判断用Ｐ−ＲＯＭ読み込み信号Ｓ１０２をＨにする。
【００２７】
書き込み判断用Ｐ−ＲＯＭ読み込み信号Ｓ１０２がＨになると書き込み判断用トランジスタスイッチ２０８がＯＮ状態になり、書き込み判断用抵抗２０９と書き込み判断用Ｐ−ＲＯＭ２１０との間に電位の引き合いが生ずるが、後述するように１度でも書き込み動作（Ｐ−ＲＯＭ書き込み電圧入力端子１０７に書き込み電圧を印加する動作）を行った場合、書き込み判断用Ｐ−ＲＯＭ２１０は必ず書き込まれ（破壊され）ているので、前記電位の引き合い結果はＤＦ調整データ読み込み信号Ｓ３０４がＨになる前にＨになる。
【００２８】
次にＤＦ調整データ読み込み信号Ｓ３０４がＨになる（図４中Ｔ１６）と読み込み制御用トランジスタスイッチ２１５がＯＮ状態になり、読み込み用抵抗２１４とＤＦデータ用Ｐ−ＲＯＭ２１６との間に電位の引き合いが生じ、その結果はＤＦデータ用Ｐ−ＲＯＭ２１６が破壊されている場合はＨ、ＤＦデータ用Ｐ−ＲＯＭ２１６が破壊されていない場合はＬになる。
【００２９】
またＤＦ調整データ読み込み信号Ｓ３０４がＨになるとＮＯＲ回路２０３の出力は書き込み判断用抵抗２０９と書き込み判断用Ｐ−ＲＯＭ２１０との間に電位の引き合いの結果で決まり、この場合の書き込み判断用抵抗２０９と書き込み判断用Ｐ−ＲＯＭ２１０との間に電位の引き合いの結果はＨであるからＮＯＲ回路２０３の出力は通常のままのＬの状態である。
【００３０】
ＮＯＲ回路２０３の出力がＬのままの場合、ＡＮＤ回路２０２の出力はＬで固定されるため、ＯＲ回路２０１の出力はＡＮＤ回路２１１の出力に依存する。
【００３１】
またＡＮＤ回路２１１の出力は入力の片方のＤＦ調整データ読み込み信号Ｓ３０４がＨであるので別の入力、読み込み用抵抗２１４とＤＦデータ用Ｐ−ＲＯＭ２１６との間の電位の引き合いの結果（ＤＦデータ用Ｐ−ＲＯＭの出力）に依存する。
【００３２】
よって一度でもＤＦデータ用Ｐ−ＲＯＭ２１６の書き込み動作（全てのＤＦデータ用Ｐ−ＲＯＭ２１６を書き込み指定しないで行う場合を含む）を行えば、ＤＦデータはＤＦデータ用Ｐ−ＲＯＭ２１６の内容以外から影響を受けない。
【００３３】
また、ＤＦ調整データ読み込み信号Ｓ３０４がＨの状態から通常のＬの状態に戻るのは分周回路３０２ａから３０２ｅが完全にｓｅｔされたあとに行われ（図４中Ｔ１７）、書き込み判断用Ｐ−ＲＯＭ読み込み信号Ｓ１０２はＤＦ調整データ読み込み信号Ｓ３０４がＨの状態から通常のＬの状態に戻ってからＨからＬになる（図４中Ｔ１８）。
【００３４】
次にＤＦ調整用データの書き込み方法について説明を行う。まずＦＦ回路３０２ｇから３０２ｋをリセット（リセット回路図示せず）してＱ出力をすべてＬにし、リセットがかかったらテスティング用２５６Ｈｚ出力端子及び入力端子１０６の出力を外部からの制御によってＬで固定する。（図５中Ｔ１９）
【００３５】
次にＤＦ調整用データの書き込み方法はモードコントロール回路１０４を書き込みモードにして通常の出力がＬの書き込みモード信号Ｓ１０８をＨにし、ＡＮＤ回路２１７の出力を書き込みコントロール信号Ｓ１０９の出力元のＦＦ回路３０２ｇから３０２ｋで制御可能にすると同時に書き込みモード信号Ｓ１０８がＨになるため書き込み判断用Ｐ−ＲＯＭ破壊制御用トランジスタスイッチ２１２もＯＮする。（図５中Ｔ２０）
【００３６】
次に破壊を行うＤＦデータ用Ｐ−ＲＯＭ２１６の選択を行うためにテスティング用２５６Ｈｚ出力端子及び入力端子１０６から外部クロックを入力し、ＦＦ回路３０２ｇから３０２ｋを動作させてＦＦ回路３０２ｇから３０２ｋのＱ出力をＨにしたり、Ｌにしたりする。（図５中Ｔ２１）
【００３７】
このクロックを入力することによってＨになったＦＦ回路（３０２ｇから３０２ｋ）はＡＮＤ回路２１７を介して破壊制御用トランジスタスイッチ２１３をＯＮする。また、クロックを入力することによってＬになったＦＦ回路（３０２ｇから３０２ｋ）はＡＮＤ回路２１７を介して破壊制御用トランジスタスイッチ２１３をＯＦＦする。
【００３８】
ここでＰ−ＲＯＭ書き込み電圧入力端子１０７にＰ−ＲＯＭが書き込める電圧を印加する（図５中Ｔ２２）ことによって破壊制御用トランジスタスイッチ２１３がＯＮしている場合は書き込み電圧が直にＤＦデータ用Ｐ−ＲＯＭ２１６に印加され、破壊制御用トランジスタスイッチ２１３がＯＦＦしている場合は書き込み電圧が直にＤＦデータ用Ｐ−ＲＯＭ２１６に印加されないために選択的にＤＦデータ用Ｐ−ＲＯＭ２１６の破壊を行うことが出来る。
【００３９】
また書き込み判断用Ｐ−ＲＯＭ２１０に関しては、書き込み判断用Ｐ−ＲＯＭ破壊制御用トランジスタスイッチ２１２がＯＮとなっているため、書き込み電圧が直に書き込み判断用Ｐ−ＲＯＭ２１０に印加され、よって書き込まれるデータの内容に関係なく、一度でもＰ−ＲＯＭの書き込み動作が行われると、書き込み判断用Ｐ−ＲＯＭ２１０は切れ、疑似ＤＦデータ（ＦＦ回路２０６、２０７の内容に基づいてＯＲ回路２０１から出力される疑似メモリデータ）は出力されなくなる。
【００４０】
次に上記のような回路を用いたテスティングの方法について説明を行う。図６は上記のような回路を用いたテスティングの方法のフローチャートである。まず、ＩＣを動作させてテスティング用２５６Ｈｚ出力端子及び入力端子１０６の出力から前記疑似ＤＦデータに基いてＤＦ調整された疑似データが設定された通りに出力されているかの確認を行い（ＳＴＥＰ１）、データが設定された通りに出力されていない場合はＰ−ＲＯＭが既に破壊している又はＤＦ調整回路の不良となる。（ＳＴＥＰ２）
【００４１】
データが設定された通りに出力されている場合は次にＰ−ＲＯＭの標準書き込み電圧以下で実装工程に耐えられる電圧でＤＦデータ用アドレスの指定をしないで書き込み動作を行った後（ＳＴＥＰ３）、ＩＣを動作させてテスティング用２５６Ｈｚ出力端子及び入力端子１０６の出力から疑似データが設定された通りに出力されているか確認を行い（ＳＴＥＰ４）、データが設定された通りに出力されていない場合はＰ−ＲＯＭの耐圧が低い不良
となる。（ＳＴＥＰ５）
【００４２】
データが設定された通りに出力されている場合は次にＰ−ＲＯＭの標準書き込み電圧以上でＩＣが壊れない程度の電圧でＤＦデータ用アドレスの指定をしないで書き込み動作を行った後（ＳＴＥＰ６）、ＩＣを動作させてテスティング用２５６Ｈｚ出力端子及び入力端子１０６の出力から疑似データが設定された通りに出力されているか確認を行い（ＳＴＥＰ７）、データが設定された通りに出力されている場合はＰ−ＲＯＭの耐圧が高すぎる不良となり（ＳＴＥＰ８）、データが設定された通りに出力されていない場合は良品となる。（ＳＴＥＰ９）
【００４３】
以上の動作及び検査方法によって絶縁破壊型Ｐ−ＲＯＭ素子不良のみならず、それ以外の読み込み回路等の動作不良をもデータ書き込み前に発見することが出来る。
【００４４】
上記実施例で明らかなように、本願発明は、検査用の第２のメモリ素子の出力をそのまま検査するのではなく、該第２のメモリ素子の出力に依存して、データ記憶用の第１のメモリ素子の出力であるメモリデータと、メモリ素子以外の回路で作成される疑似メモリデータとを切り替えて、該疑似メモリデータの内容に依存して変更される適当な出力（上記実施例では分周回路の出力）を観測することにより、メモリ素子不良のみならず、それ以外の読み込み回路等の動作不良をも検査できるようにしたものである。上記実施例において、検査用の第２のメモリ素子はわずか１ビットであり、少ない部品の追加で大きな効果を得る事ができる。
【００４５】
【発明の効果】
上記のごとく本発明によって、データの記憶を目的とした第１のメモリ素子と、検査用の第２のメモリ素子とを有する事でメモリ素子不良のみならず、それ以外の読み込み回路等の動作不良をもデータ書き込み前に発見することが出来るので、絶縁破壊型Ｐ−ＲＯＭの素子をＤＦデータ記憶素子として実用化する事が可能となり、ＩＣの縮小化が図れるほか、ＤＦデータの書き込みを電気的に行う事が出来るため、処理速度を速く行う事も出来る。さらに図１０に示した従来例のような該複合回路基板５０１上に加工のためのスペースを設ける必要もなくなり、複合回路基板５０１の面積を極めて小さく出来るため、特に時計などの小型電子機器にとって大きな効果を得る事ができる。
【図面の簡単な説明】
【図１】本発明の時計回路図を示す図である。
【図２】本発明のＤＦ調整データ読み込み回路図を示す図である。
【図３】本発明の時計回路図の一度も書き込まれていないＤＦ調整の動作を示すタイムチャート図である。
【図４】本発明の時計回路図の一回は書き込まれたＤＦ調整の動作を示すタイムチャート図である。
【図５】本発明の時計回路図のＤＦ調整データの書き込みの動作を示すタイムチャート図である。
【図６】本発明の時計回路を用いたテスティング方法のフローチャートを示す図である。
【図７】従来の時計回路図を示す図である。
【図８】従来のＤＦ調整データ読み込み回路図を示す図である。
【図９】従来の時計回路のＤＦ調整の動作を示すタイムチャート図である。
【図１０】従来の時計複合回路を示す図である。
【図１１】ＤＦ調整用端子を拡大した上面図を示す図である。
【図１２】絶縁破壊型Ｐ−ＲＯＭ素子の断面図を示す図である。
【符号の説明】
１０１ Ｐ−ＲＯＭ用ＤＦ調整タイミング回路
Ｓ１０２ 書き込み判断用Ｐ−ＲＯＭ読み込み信号
１０３ ＤＦ調整データ読み込み・書き込み回路
１０４ モードコントロール回路
Ｓ１０５ リセット信号
１０６ テスティング用２５６Ｈｚ出力端子及び入力端子
１０７ Ｐ−ＲＯＭ書き込み電圧入力端子
Ｓ１０８ 書き込みモード信号
Ｓ１０９ 書き込みコントロール信号
２０１ ＯＲ回路
２０２ ＡＮＤ回路
２０３ ＮＯＲ回路
２０４ ＮＯＴ回路
２０５ ＮＯＴ回路
２０６ フリップフロップ回路（ＦＦ回路）
２０７ フリップフロップ回路（ＦＦ回路）
２０８ 書き込み判断用トランジスタスイッチ
２０９ 書き込み判断用抵抗
２１０ 書き込み判断用Ｐ−ＲＯＭ
２１１ ＡＮＤ回路
２１２ 書き込み判断用Ｐ−ＲＯＭ破壊制御用トランジスタスイッチ
２１３ 破壊制御用トランジスタスイッチ
２１４ 読み込み用抵抗
２１５ 読み込み制御用トランジスタスイッチ
２１６ ＤＦデータ用Ｐ−ＲＯＭ
２１７ ＡＮＤ回路
３０１ 発振回路
３０２ 分周回路
３０３ ＤＦ調整タイミング回路
Ｓ３０４ ＤＦ調整データ読み込み信号
３０５ ＤＦ調整データ読み込み回路
３０６ ＤＦ調整用端子
Ｓ３０７ ＤＦ調整データ
Ｓ３０８ ＤＦ調整タイミング信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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