(57)【特許請求の範囲】
【請求項１】
半導体基板上に形成されており、強誘電体膜、前記強誘電体膜の上に形成された第１の電極および前記強誘電体膜の下に形成された第２の電極を有する強誘電体キャパシタにデータを書き込む工程と、前記強誘電体キャパシタの第１の電極及び第２の電極のうちの一方の電極に接続された容量負荷を有する検出手段により記強誘電体キャパシタに記憶されているデータを検出して読み出す工程とを備え、
前記データを書き込む工程は、
前記強誘電体膜の分極の方向が前記第１の電極から前記第２の電極に向かう方向又は前記第２の電極から前記第１の電極に向かう方向であって且つ前記強誘電体膜がほぼ飽和した分極値を持つ第１の状態、又は前記強誘電体膜の分極の方向が第１の状態と同じ方向であって且つ前記強誘電体膜がほぼ零の分極値を持つ第２の状態を発生させることにより、前記強誘電体キャパシタに前記第１の状態又は前記第２の状態と対応するデータを書き込む工程を含み、
前記データを読み出す工程は、
１回のデータ読み出し毎に、
前記強誘電体キャパシタと前記容量負荷とからなる直列回路の両端に読み出し電圧を印加し、前記読み出し電圧が前記強誘電体キャパシタの容量値と前記容量負荷の容量値との比に基づき分割されて前記容量負荷に印加される電圧を検出して前記強誘電体膜の分極の偏位を検出することにより、前記データを読み出す第１の工程と、
前記第１の工程の後に、前記読み出し電圧を除去する第２の工程と、
前記第２の工程の後に、前記第２の工程後に発生している前記強誘電体キャパシタの前記第１の電極と前記第２の電極との間の電位差を零にする第３の工程とを行なうことにより、
前記強誘電体キャパシタが前記第１の状態であるか又は前記第２の状態であるかを前記検出手段により検出して前記強誘電体キャパシタに記憶されているデータを読み出す工程を含み、
前記第１の工程で印加される前記読み出し電圧の大きさは、読み出し電圧が印加される際に前記強誘電体膜の分極の方向が変化しない程度の大きさであって、
前記第２の工程で前記読み出し電圧が除去され、その後前記第３の工程で前記強誘電体膜の偏位した分極状態が前記データを読み出す前の分極状態に戻される
ことを特徴とする半導体記憶装置の駆動方法。
【請求項２】
前記データを書き込む手段は、前記第１の電極に接続された第１の信号線と前記第２の電極に接続された第２の電極に接続された第２の信号線との間に電圧を印加して、前記強誘電体キャパシタに前記第1の状態又は前記第2の状態を生じさせることを特徴とする請求項１に記載の半導体記憶装置の駆動方法。
【請求項３】
前記容量負荷が、前記第２の電極に接続された電界効果型トランジスタであり、
前記データを読み出す工程は、
前記読み出し電圧が前記強誘電体キャパシタの容量値と前記電界効果型トランジスタのゲート容量値との比に基づき分割された電圧が前記電界効果型トランジスタのゲート電極に印加されるときに、前記電界効果型トランジスタのドレイン領域とソース領域との間に流れる電流を検出することによって、前記強誘電体キャパシタが前記第１の状態であるか又は前記第２の状態であるかを検出する工程を含むことを特徴とする請求項１に記載の半導体記憶装置の駆動方法。
【請求項４】
前記容量負荷が、前記第２の電極に接続されたビット線であり、
前記データを読み出す工程は、
前記読み出し電圧が前記強誘電体キャパシタの容量値と前記ビット線の容量値との比に基づき分割されて前記ビット線に誘起された電圧を検出することによって、前記強誘電体キャパシタが前記第１の状態であるか又は前記第２の状態であるかを検出する工程を含むことを特徴とする請求項１に記載の半導体記憶装置の駆動方法。
【請求項５】
それぞれが強誘電体膜の分極の偏位によってデータを記憶し、互いに直列に接続された複数の強誘電体キャパシタと、前記複数個の強誘電体キャパシタのそれぞれに並列に接続され、前記データを読み出す前記強誘電体キャパシタを選択する複数の選択トランジスタと、直列に接続されている前記複数の強誘電体キャパシタの一端側に接続され、前記選択トランジスタにより選択された前記強誘電体キャパシタの前記強誘電体膜の分極の偏位を検出することにより前記データを読み出すと共に容量負荷を持つ検出手段とを有する半導体記憶装置の駆動方法であって、
前記データを読み出す工程は、
１回のデータ読み出し毎に、
前記強誘電体キャパシタと前記容量負荷とからなる直列回路の両端に読み出し電圧を印加し、前記読み出し電圧が前記強誘電体キャパシタの容量値と前記容量負荷の容量値との比に基づき分割されて前記容量負荷に印加された電圧を検出して前記強誘電体膜の分極の偏位を検出することにより、前記データを読み出す第１の工程と、
前記第１の工程の後に、前記読み出し電圧を除去する第２の工程と、
前記第２の工程の後に、前記第２の工程後に発生している前記強誘電体キャパシタの前記第１の電極と前記第２の電極との間の電位差を零にする第３の工程とを含み、
前記第１の工程で印加される前記読み出し電圧の大きさは、前記強誘電体キャパシタの前記一方の電極と前記他方の電極との間に印加される際に前記強誘電体膜の分極の方向が変化しない程度の大きさであって、
前記第２の工程で前記読み出し電圧が除去され、その後前記第３の工程で前記強誘電体膜の偏位した分極状態が前記データを読み出す前の分極状態に戻される
ことを特徴とする半導体記憶装置の駆動方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、強誘電体キャパシタを備えた半導体記憶装置及びその駆動方法に関する。
【０００２】
【従来の技術】
強誘電体キャパシタを備えた半導体記憶装置としては、無制限の読み出し回数を提供できる不揮発メモリとして期待されている。
【０００３】
以下、従来の強誘電体キャパシタを備えた半導体記憶装置について図８を参照しながら説明する。
【０００４】
図８に示すように、シリコン基板１の表面部にソース領域２及びドレイン領域３が形成されている。そして、シリコン基板１の上におけるソース領域２とドレイン領域３との間には、シリコン酸化膜４、ジルコン−チタン酸鉛（ＰＺＴ）又はタンタル酸ビスマスストロンチウム（ＳＢＴ）等の金属酸化物からなる強誘電体膜５及びゲート電極６が順次形成されており、これらによって、強誘電体ＦＥＴが構成されている。
【０００５】
この構成において、強誘電体膜５の分極の方向は上向き又は下向きに設定することができ、この分極の２つの状態（上向き又は下向きの状態）に対応して、シリコン基板１におけるゲート電極６の下側領域の界面ポテンシャルの深さを異なる２つの状態に設定することができる。この界面ポテンシャルの深さは、強誘電体ＦＥＴのソース・ドレイン間の抵抗と対応するため、強誘電体膜５の分極の向きによってソース・ドレイン間の抵抗は高い値及び低い値のうちのいずれかとなる。強誘電体膜５の分極が保持される限り、分極の上向き又は下向きの状態は保持（記憶）されるので、強誘電体ＦＥＴは不揮発性のメモリ装置として用いることができる。
【０００６】
このような構成の強誘電体ＦＥＴにおいては、例えば強誘電体膜５の分極が下向きである状態をデータ“１”に対応させると共に、分極が上向きである状態をデータ“０”に対応させる。例えばシリコン基板１の下面に接地電位を印加すると共にゲート電極６に強い正の電圧を印加すると強誘電体膜５の分極を下向きに設定することができ、また、シリコン基板１の下面に接地電位を印加すると共にゲート電極６に強い負の電圧を印加すると強誘電体膜５の分極を上向きに設定することができる。尚、強誘電体膜５の分極を下向き又は上向きに設定した後には、ゲート電極６の電位は接地電位にする。
【０００７】
図９（ａ）、（ｂ）及び（ｃ）は、シリコン基板１の導電型をｐ型とし、ソース領域２及びドレイン領域３の導電型をｎ型としたときのエネルギーバンド図を示しており、図９（ａ）は分極が下向きの場合（データ“１”の場合）を示し、図９（ｂ）は分極が上向きの場合（データ“０”の場合）を示し、図９（ｃ）は熱平衡のエネルギー状態を示している。図９（ａ）〜（ｃ）において、１１はゲート電極６の伝導帯を示し、１２は強誘電体膜５のエネルギーバンドを示し、１３はシリコン酸化膜４のエネルギーバンドを示し、１４はシリコン基板１のエネルギーバンドを示し、１５はシリコン基板１の表面近傍に形成された空乏層のエネルギーバンドを示している。また、白抜きの矢印は強誘電体膜５の分極の方向を示している。
【０００８】
分極が下向きの場合（データ“１”の場合）には、図９（ａ）に示すように、負にイオン化した空乏層１５がシリコン基板１における深い領域にまで拡がるので、シリコン基板１の界面ポテンシャルは接地電位よりも下がる。
【０００９】
一方、分極が上向きの場合（データ“０”の場合）には、図９（ｂ）に示すように、シリコン基板１の表面にｐ型のキャリアである正孔が蓄積され、シリコン基板１には空乏層が形成されないから、シリコン基板１の界面ポテンシャルは接地電位になる。
【００１０】
このように、分極の向きによって、シリコン基板１におけるゲート電極６の下側の界面ポテンシャルが異なるので、ドレイン・ソース間に電位差を与えると、分極の向きによってドレイン・ソース間を流れる電流が異なることになる。すなわち、シリコン基板１の界面ポテンシャルが接地電位よりも下がった状態（データ“１”の状態）では、ドレイン・ソース間は低抵抗（ＯＮ状態）であるから、ドレイン・ソース間に大きな電流が流れ、一方、シリコン基板１の界面ポテンシャルが接地電位である状態（データ“０”の状態）では、ドレイン・ソース間は高抵抗（ＯＦＦ状態）であるから、ドレイン・ソース間に電流は殆ど流れない。このようにしてドレイン・ソース間の電流値を検出すれば、強誘電体ＦＥＴがデータ“１”の状態にあるか又はデータ“０”の状態にあるかを知ることができる。
【００１１】
このようにして、強誘電体ＦＥＴがデータ“１”の状態か又はデータ“０”の状態かを知ることができるため、強誘電体ＦＥＴからデータを読み出したときに、強誘電体膜５の分極は反転しないので、いわゆる非破壊方式のデータ読み出しが可能になる。つまり、データの読み出し後に、分極の向き又は大きさを回復させる動作つまり再書き込み動作を必要としない。
【００１２】
このように、強誘電体ＦＥＴは、非破壊方式の読み出し動作が可能であるから、分極の反転を伴う破壊方式の読み出し動作において生じる強誘電体膜の分極の疲労及び劣化という問題は発生しない。従って、強誘電体ＦＥＴは無制限の読み出し回数を提供できる不揮発メモリとして期待されている。
【００１３】
【発明が解決しようとする課題】
しかしながら、通常、強誘電体ＦＥＴにおける強誘電体膜５は多数の欠陥準位を有する半導体であって、電子及び正孔は強誘電体膜５の内部を容易に移動できる。
【００１４】
このため、図９（ａ）に示すように強誘電体ＦＥＴがＯＮ状態のときには、電子がゲート電極６の伝導帯１１から強誘電体膜５に注入されるため、分極の先頭の電荷が中和され、Ｖ字形のポテンシャルの底が次第に上がるので、図９（ｃ）に示すような熱平衡のエネルギー状態に移行する。
【００１５】
一方、図９（ｂ）に示すように強誘電体ＦＥＴがＯＦＦ状態のときには、正孔がゲート電極６の伝導帯１１から強誘電体膜５に注入されるため、分極の先頭の電荷が中和され、Λ字形のポテンシャルの頂が次第に下がるので、やはり図９（ｃ）に示す熱平衡のエネルギー状態に移行する。
【００１６】
その結果、分極は上向き又は下向きというように異なる方向を向いているにも拘わらず、シリコン基板１の界面ポテンシャルが同じレベルになるので、２つの状態をドレイン・ソース間の電流によって区別することが困難であるという問題がある。
【００１７】
この問題は、図１０に示す分極−電圧（Ｑ−Ｖ）平面に描かれた、強誘電体キャパシタのヒステリシス曲線２０及び強誘電体ＦＥＴのゲート容量の負荷線２１によって説明することができる。図８に示す強誘電体ＦＥＴの構造は、強誘電体膜５とシリコン酸化膜４との間に仮想的な電極を介在させると、強誘電体キャパシタと金属−酸化膜−シリコン（ＭＯＳ）容量との直列回路とみなすことができる。
【００１８】
この直列回路において分極が下向き状態（データ“１”の状態）（図８（ａ）のエネルギーバンド図に相当する状態）である場合、データ書き込み直後の分極は点２２にあるが、強誘電体膜５には原点Ｏから点２２までの負のバイアス電圧が印加されている。このバイアス電圧は強誘電体膜５への電子注入の誘因となるので、分極は点２２から原点Ｏに移動する。
【００１９】
一方、分極が上向き状態（データ“０”の状態）（図８（ｂ）のエネルギーバンド図に相当する状態）である場合、データ書き込み直後の分極は点２３にあるが、強誘電体膜５には原点Ｏから点２３までの正のバイアス電圧が印加されている。このバイアス電圧は強誘電体膜５への正孔注入の誘因となるので、分極は点２３から原点Ｏに移動する。
【００２０】
このように、従来の強誘電体ＦＥＴでは、データ“１”とデータ“０”との差異を、分極の向きにより強誘電体膜５とシリコン酸化膜４との間に誘起される電位の差によって区別するものであるが、強誘電体膜５とシリコン酸化膜４との間に誘起される電位は、誘起された電位を消失させる電子又は正孔が注入される駆動力になる。つまり、強誘電体ＦＥＴにおいては、強誘電体膜５への電子又は正孔の注入による電圧の消失は避けられないという問題がある。
【００２１】
前記に鑑み、本発明は、強誘電体キャパシタに印加される電位差が電子又は正孔の注入により消失しても、強誘電体キャパシタが保持するデータを読み出すことができるようにすることを目的とする。
【００２２】
【課題を解決するための手段】
前記の目的を達成するため、本発明に係る第１の半導体記憶装置は、半導体基板上に形成されており、強誘電体膜、強誘電体膜の上に形成された第１の電極及び強誘電体膜の下に形成された第２の電極を有する強誘電体キャパシタと、強誘電体膜の分極の方向が第１の電極から第２の電極に向かう方向又は第２の電極から第１の電極に向かう方向であって且つ強誘電体膜がほぼ飽和した分極値を持つ第１の状態、又は強誘電体膜の分極の方向が第１の状態と同じ方向であって且つ強誘電体膜がほぼ零の分極値を持つ第２の状態を発生させることにより、強誘電体キャパシタに第１の状態又は第２の状態と対応するデータを書き込む手段と、強誘電体キャパシタが第１の状態であるか又は第２の状態であるかを検出することにより、強誘電体キャパシタに記憶されているデータを読み出す手段とを備えている。
【００２３】
第１の半導体記憶装置によると、強誘電体キャパシタが異なるデータ（例えばデータ“１”とデータ“０”）を保持する２つの状態を、強誘電体膜の分極の方向が互いに同じであって、強誘電体膜がほぼ飽和した分極値を持つ第１の状態（例えばデータ“１”の状態）と強誘電体膜がほぼ零の分極値を持つ第２の状態（例えばデータ“０”の状態）とによって区別するため、強誘電体キャパシタに印加される電位差が電子又は正孔の注入により消失しても、強誘電体キャパシタが保持しているデータを読み出すことができる。
【００２４】
第１の半導体記憶装置において、データを書き込む手段は、第１の電極に接続された第１の信号線と第２の電極に接続された第２の信号線との間に電圧を印加して、強誘電体キャパシタに第１の状態又は第２の状態を生じさせることが好ましい。
【００２５】
このようにすると、強誘電体キャパシタに第１の状態又は第２の状態を生じさせて、強誘電体キャパシタにデータ“１”又はデータ“０”を書き込む動作を、簡易且つ直接的に行なうことができる。
【００２６】
第１の半導体記憶装置において、データを読み出す手段は、第１の電極と第２の電極との間に、強誘電体膜の分極の方向と同じ方向の電場が強誘電体膜に誘起されるような電圧を発生させる手段を有していることが好ましい。
【００２７】
このようにすると、強誘電体キャパシタに読み出し電圧が印加されても、強誘電体膜の分極の方向が変化しないため、強誘電体キャパシタはデータを保持し続けることができ、強誘電体の分極の疲労劣化を低減することができる。
【００２８】
第１の半導体記憶装置において、データを読み出す手段は、強誘電体キャパシタに直列に接続された容量性負荷と、強誘電体キャパシタと容量性負荷とからなる直列回路の両端に読み出し電圧を印加する手段とを有し、読み出し電圧が強誘電体キャパシタの容量値と容量性負荷の容量値との比に基づき分割されて容量性負荷に誘起される電圧を検出することによって、強誘電体キャパシタが第１の状態であるか又は第２の状態であるかを検出することが好ましい。
【００２９】
このようにすると、強誘電体キャパシタと容量性負荷とからなる直列回路の両端に読み出し電圧を印加したときに容量性負荷に誘起される電圧を検出することにより、強誘電体キャパシタに保持されているデータを読み出すことができるので、読み出し動作が簡易になる。
【００３０】
第１の半導体記憶装置において、データを読み出す手段は、半導体基板上に形成されておりゲート電極が第２の電極に接続された電界効果型トランジスタと、第１の電極と半導体基板又は電界効果型トランジスタのソース電極との間に読み出し電圧を印加する手段とを有し、読み出し電圧が強誘電体キャパシタの容量値と電界効果型トランジスタのゲート容量値との比に基づき分割されてゲート電極に誘起されることにより電界効果型トランジスタのチャネルコンダクタンスに現われる変化を検出することによって、強誘電体キャパシタが第１の状態であるか又は第２の状態であるかを検出することが好ましい。
【００３１】
このようにすると、第１の電極と半導体基板又は電界効果型トランジスタのソース電極との間に読み出し電圧を印加したときに電界効果型トランジスタのゲート電極に誘起される電圧の変化を、電界効果型トランジスタのチャネルコンダクタンスの変化として検出することができるので、読み出し動作が簡易且つ確実になる。
【００３２】
第１の半導体記憶装置において、データを読み出す手段は、第２の電極に接続されたビット線と、第１の電極とビット線との間に読み出し電圧を印加する手段とを有し、読み出し電圧が強誘電体キャパシタの容量値とビット線の容量値との比に基づき分割されてビット線に誘起される電圧を検出することによって、強誘電体キャパシタが第１の状態であるか又は第２の状態であるかを検出する手段であってもよい。
【００３３】
本発明に係る第２の半導体記憶装置は、強誘電体膜、強誘電体膜の上に形成された第１の電極及び強誘電体膜の下に形成された第２の電極を有する強誘電体キャパシタと、強誘電体キャパシタに直列に接続されたセル選択トランジスタとをそれぞれ有する複数のメモリセルが連続に接続されてなるメモリセルブロックと、メモリセルブロックに接続される共通ノードに書き込み電圧を印加して、複数の強誘電体キャパシタのうちセル選択トランジスタにより選択されている強誘電体キャパシタの強誘電体膜の分極の方向が第１の電極から第２の電極に向かう方向又は第２の電極から第１の電極に向かう方向であって且つ強誘電体膜がほぼ飽和した分極値を持つ第１の状態、又は選択されている強誘電体キャパシタの強誘電体膜の分極の方向が第１の状態と同じ方向であって且つ強誘電体膜がほぼ零の分極値を持つ第２の状態を発生させることにより、選択されている強誘電体キャパシタに第１の状態又は第２の状態と対応するデータを書き込む手段と、
前記共通ノードと前記容量性負荷との間に読み出し電圧を印加する手段とを有し、読み出し電圧が複数の強誘電体キャパシタのうちセル選択トランジスタにより選択されている強誘電体キャパシタの容量値と容量性負荷の容量値との比に基づき分割されて容量性負荷に誘起される電圧を検出することにより、選択されている強誘電体キャパシタが第１の状態であるか又は第２の状態であるかを検出することによって、選択されている強誘電体キャパシタに記憶されているデータを読み出す手段とを備えている。
【００３４】
第２の半導体記憶装置によると、強誘電体キャパシタが異なるデータ（例えばデータ“１”とデータ“０”）を保持する２つの状態を、強誘電体膜の分極の方向が互いに同じであって、強誘電体膜がほぼ飽和した分極値を持つ第１の状態（例えばデータ“１”の状態）と強誘電体膜がほぼ零の分極値を持つ第２の状態（例えばデータ“０”の状態）とによって区別するため、強誘電体キャパシタに印加される電位差が電子又は正孔の注入により消失しても、強誘電体キャパシタが保持しているデータを読み出せるメモリセルアレイを実現することができる。
【００３５】
本発明に係る第１の半導体記憶装置の駆動方法は、半導体基板上に形成されており、強誘電体膜、強誘電体膜の上に形成された第１の電極及び強誘電体膜の下に形成された第２の電極を有する強誘電体キャパシタにデータを書き込む工程と、強誘電体キャパシタに記憶されているデータを読み出す工程とを備え、データを書き込む工程は、強誘電体膜の分極が第１の電極から第２の電極に向かう方向又は第２の電極から第１の電極に向かう方向となり且つ強誘電体膜がほぼ飽和した分極値を持つ第１の状態、又は強誘電体膜の分極が第１の状態と同じ方向となり且つ強誘電体膜がほぼ零の分極値を持つ第２の状態を発生させることにより、強誘電体キャパシタに第１の状態又は第２の状態と対応するデータを書き込む工程を含み、データを読み出す工程は、強誘電体キャパシタが第１の状態であるか又は第２の状態であるかを検出することにより、強誘電体キャパシタに記憶されているデータを読み出す工程を含む。
【００３６】
第１の半導体記憶装置の駆動方法によると、強誘電体キャパシタが異なるデータ（例えばデータ“１”とデータ“０”）を保持する２つの状態を、強誘電体膜の分極の方向が互いに同じであって、強誘電体膜がほぼ飽和した分極値を持つ第１の状態（例えばデータ“１”の状態）と強誘電体膜がほぼ零の分極値を持つ第２の状態（例えばデータ“０”の状態）とによって区別するため、強誘電体キャパシタに印加される電位差が電子又は正孔の注入により消失しても、強誘電体キャパシタはデータを保持し続けることができ、強誘電体の分極の疲労劣化を低減することができる。
【００３７】
第１の半導体記憶装置の駆動方法において、データを書き込む工程は、第１の電極に接続された第１の信号線と第２の電極に接続された第２の信号線との間に電圧を印加して、強誘電体キャパシタに第１の状態又は第２の状態を生じさせる工程を含むことが好ましい。
【００３８】
このようにすると、強誘電体キャパシタに第１の状態又は第２の状態を生じさせて、強誘電体キャパシタにデータ“１”又はデータ“０”を書き込む動作を、簡易且つ直接的に行なうことができる。
【００３９】
第１の半導体記憶装置の駆動方法において、データを読み出す工程は、第２の信号線の電位を接地電位に設定した後、第２の電極と第２の信号線との接続を切断して第２の電極を浮遊状態とし、その後、強誘電体キャパシタが第１の状態であるか又は第２の状態であるかを検出することにより、強誘電体キャパシタに記憶されているデータを読み出す工程を含むことが好ましい。
【００４０】
このように、第２の信号線の電位を一旦接地電位に設定すると、第２の電極の電位が確定されるため、読み出し動作よりも前に行なわれた書き込み動作又は読み出し動作により第２の電極に蓄積されている不要な電荷が除去される。また、第２の電極と第２の信号線との接続を切断して第２の電極を浮遊状態にしておいてから読み出し電圧を印加すると、強誘電体キャパシタが第１の状態であるか又は第２の状態であるかを確実に検出することができる。
【００４１】
第１の半導体記憶装置の駆動方法において、データを読み出す工程は、第１の電極と第２の電極との間に、強誘電体膜の分極の方向と同じ方向の電場が強誘電体膜に誘起されるような電圧を発生させる工程を含むことが好ましい。
【００４２】
このようにすると、強誘電体キャパシタに読み出し電圧が印加されても、強誘電体膜の分極の方向が変化しないので、強誘電体キャパシタはデータを保持し続けることができる。
【００４３】
第１の半導体記憶装置の駆動方法において、データを読み出す工程は、強誘電体キャパシタと強誘電体キャパシタに直列に接続された容量性負荷とからなる直列回路の両端に読み出し電圧を印加し、読み出し電圧が強誘電体キャパシタの容量値と容量性負荷の容量値との比に基づき分割されて容量性負荷に誘起される電圧を検出することによって、強誘電体キャパシタが第１の状態であるか又は第２の状態であるかを検出する工程を含むことが好ましい。
【００４４】
このようにすると、強誘電体キャパシタと容量性負荷とからなる直列回路の両端に読み出し電圧を印加したときに容量性負荷に誘起される電圧を検出することにより、強誘電体キャパシタに保持されているデータを読み出すことができるので、読み出し動作が簡易になる。
【００４５】
第１の半導体記憶装置の駆動方法において、データを読み出す工程は、第１の電極と、半導体基板上に形成されておりゲート電極が第２の電極に接続された電界効果型トランジスタのソース電極又は半導体基板との間に読み出し電圧を印加し、読み出し電圧が強誘電体キャパシタの容量値と電界効果型トランジスタのゲート容量値との比に基づき分割されてゲート電極に誘起されることにより電界効果型トランジスタのチャネルコンダクタンスに現われる変化を検出することによって、強誘電体キャパシタが第１の状態であるか又は第２の状態であるかを検出する工程を含むことが好ましい。
【００４６】
このようにすると、第１の電極と半導体基板又は電界効果型トランジスタのソース電極との間に読み出し電圧を印加したときに電界効果型トランジスタのゲート電極に誘起される電圧を、電界効果型トランジスタのチャネルコンダクタンスに現われる変化を検出することにより検知することができるので、読み出し動作が簡易且つ確実になる。
【００４７】
第１の半導体記憶装置の駆動方法において、データを読み出す工程は、第１の電極と、第２の電極に接続されたビット線との間に読み出し電圧を印加し、読み出し電圧が強誘電体キャパシタの容量値とビット線の容量値との比に基づき分割されてビット線に誘起される電圧を検出することによって、強誘電体キャパシタが第１の状態であるか又は第２の状態であるかを検出する工程を含んでいてもよい。
【００４８】
第１の半導体記憶装置の駆動方法は、強誘電体キャパシタが少なくとも第２の状態である場合、データを読み出す工程において第１の電極に印加された読み出し電圧を除去した後、第２の電極の電位を接地電位に設定する工程をさらに備えていることが好ましい。
【００４９】
このようにすると、強誘電体膜の分極はデータが読み出される前の状態に戻るため、強誘電体キャパシタが第２の状態であっても、データの読み出し動作を繰り返し行なうことができる。
【００５０】
本発明に係る第２の半導体記憶装置の駆動方法は、強誘電体膜、強誘電体膜の上に形成された第１の電極及び強誘電体膜の下に形成された第２の電極を有する強誘電体キャパシタと、強誘電体キャパシタに直列に接続されたセル選択トランジスタとをそれぞれ有する複数のメモリセルが連続に接続されてなるメモリセルブロックを構成する複数の強誘電体キャパシタのうちセル選択トランジスタにより選択されている強誘電体キャパシタにデータを書き込む工程と、メモリセルブロックを構成する複数の強誘電体キャパシタのうちセル選択トランジスタにより選択されている強誘電体キャパシタに記憶されているデータを読み出す工程とを備え、データを書き込む工程は、メモリセルブロックに接続される共通ノードに書き込み電圧を印加して、セル選択トランジスタにより選択されている強誘電体キャパシタの強誘電体膜の分極の方向が第１の電極から第２の電極に向かう方向又は第２の電極から第１の電極に向かう方向であって且つ強誘電体膜がほぼ飽和した分極値を持つ第１の状態、又は選択されている強誘電体キャパシタの強誘電体膜の分極の方向が第１の状態と同じ方向であって且つ強誘電体膜がほぼ零の分極値を持つ第２の状態を発生させることにより、選択されている強誘電体キャパシタに第１の状態又は第２の状態と対応するデータを書き込む工程を含み、データを読み出す工程は、前記共通ノードと前記容量性負荷との間に読み出し電圧を印加し、読み出し電圧がセル選択トランジスタにより選択されている強誘電体キャパシタの容量値と容量性負荷の容量値との比に基づき分割されて容量性負荷に誘起される電圧を検出することにより、選択されている強誘電体キャパシタが第１の状態であるか又は第２の状態であるかを検出することにより、強誘電体キャパシタに記憶されているデータを読み出す工程を含む。
【００５１】
第２の半導体記憶装置の駆動方法によると、強誘電体キャパシタが異なるデータ（例えばデータ“１”とデータ“０”）を保持する２つの状態を、強誘電体膜の分極の方向が互いに同じであって、強誘電体膜がほぼ飽和した分極値を持つ第１の状態（例えばデータ“１”の状態）と強誘電体膜がほぼ零の分極値を持つ第２の状態（例えばデータ“０”の状態）とによって区別するため、強誘電体キャパシタに印加される電位差が電子又は正孔の注入により消失しても、メモリセルアレイを構成する強誘電体キャパシタが保持しているデータを読み出すことができる。
【００５２】
【発明の実施の形態】
（第１の実施形態）
以下、本発明の第１の実施形態に係る半導体記憶装置及びその駆動方法について、図１〜図５を参照しながら説明する。
【００５３】
図１は、第１の実施形態に係る半導体記憶装置の断面構造を示しており、例えばｐ型のシリコン基板１００の表面部には、ｎ型不純物層よりなるソース領域１０１及びドレイン領域１０２が形成されており、シリコン基板１００の表面部におけるソース領域１０１とドレイン領域１０２との間にチャネル領域１０３が形成される。シリコン基板１００の上におけるソース領域１０１とドレイン領域１０２との間には、シリコン酸化膜よりなるゲート絶縁膜１０４を介して浮遊ゲート電極１０５が設けられている。ソース領域１０１、ドレイン領域１０２、チャネル領域１０３、ゲート絶縁膜１０４及び浮遊ゲート電極１０５によって電界効果型トランジスタトランジスタ（以下、ＦＥＴという）が構成されている。
【００５４】
浮遊ゲート電極１０５の上側には、図示しない絶縁膜を介して強誘電体キャパシタ１１３が設けられており、該強誘電体キャパシタ１１３は、強誘電体膜１１０と、強誘電体膜１１０の上に形成された第１の電極１１１と、強誘電体膜１１０の下に形成された第２の電極１１２とからなる。第１の電極１１１には第１の信号線１２１が接続されていると共に、第２の電極１１２及び浮遊ゲート電極１０５には第２の信号線１２２が接続されている。つまり、第２の電極１１２と浮遊ゲート電極１０５とは第２の信号線１２２を介して接続されている。強誘電体膜１１０は例えばＳＢＴよりなり、その膜厚は例えば２００ｎｍである。この場合、強誘電体膜１１０の抗電圧はほぼ１Ｖである。
【００５５】
第１の実施形態に係る半導体記憶装置の特徴は、データを書き込む動作時に、強誘電体膜１１０の分極を変化させるための電圧を第１の信号線１２１と第２の信号線１２２との間に直接に印加できる点と、データの読み出し動作の前に、第２の信号線１２２により浮遊ゲート電極１０５の電位を確定できる点とである。
【００５６】
（データの書き込み動作）
第１の実施形態に係る半導体記憶装置においては、データを書き込む動作は、強誘電体膜１１０の分極の方向が第１の電極１１１から第２の電極１１２に向かう方向（下向きの方向）又は第２の電極１１２から第１の電極１１１に向かう方向（上向きの方向）であって且つ強誘電体膜１１０がほぼ飽和した分極値を持つ第１の状態（例えば、データ“１”）を発生させるか、又は、強誘電体膜１１０の分極の方向が第１の状態と同じ方向であって且つ強誘電体膜１１０がほぼ零の分極値を持つ第２の状態（例えばデータ“０”）を発生させることにより行なわれる。つまり、データ“１”の状態とデータ“０”の状態とは、分極の方向は同じであるが分極値が異なる２つの状態により区別される。
【００５７】
以下、データの書き込み動作の具体例について、図２に示すＱ−Ｖ平面に描かれたヒステリシス曲線を参照しながら説明する。図２において、実線は第１の実施形態に係る半導体記憶装置の強誘電体膜１１０のヒステリシス曲線を示し、破線は従来の強誘電体ＦＥＴの強誘電体膜５のヒステリシス曲線を示している。
【００５８】
尚、以下の説明においては、シリコン基板１００の電位は常に接地電位であると仮定し、また、分極の方向が下向きである場合の分極値を正とする。
【００５９】
第１の実施形態に係る半導体記憶装置においては、データを書き込む前の強誘電体膜１１０の分極値はほぼ零であるから、分極の位置は原点Ｏの近傍にある。
【００６０】
強誘電体膜１１０にデータ“１”を書き込む場合には、例えば第２の信号線１２２の電位を接地電位に設定すると共に、第１の信号線１２１の電位を３Ｖに設定する。このようにすると、強誘電体膜１１０の分極は実線に沿って原点Ｏから点ａ1 まで移動する。その後、第１の信号線１２１の電位を接地電位にすると、分極は、実線に沿って点ａ1 から点ａ0 に移動し、強誘電体膜１１０は約１０μＣ／ｃｍ2 の電荷をデータ“１”として保持する。
【００６１】
次に、データ“１”をデータ“０”に書き換える場合には、第２の信号線１２２の電位を接地電位に設定したまま、第１の信号線１２１の電位を約−１Ｖに設定する。このようにすると、強誘電体膜１１０の分極は、実線に沿って点ａ0 から点ｂ1 まで移動する。その後、第１の信号線１２１の電位を接地電位にすると、分極は、実線に沿って点ｂ1 から点ｂ0 に移動する。尚、点ｂ0 は、正で且つ原点Ｏの近傍の点である。これにより、強誘電体膜１１０は正であって且つ約０μＣ／ｃｍ2 である電荷をデータ“０”として保持する。
【００６２】
尚、データ“０”を書き込むためには、第２の信号線１２２の電位を接地電位に設定し且つ第１の信号線１２１の電位を約−１Ｖに設定する代わりに、第１の信号線１２１の電位を接地電位に設定し且つ第２の信号線１２２の電位を１Ｖに設定してもよい。
【００６３】
第１の実施形態においては、データ“０”を書き込むためには、第２の信号線１２２の電位を接地電位に設定し且つ第１の信号線１２１の電位を−３Ｖに設定する必要はない。その理由は、本発明においては、分極による電荷が正であって且つ約０μＣ／ｃｍ2 である状態をデータ“０”と定義するので、データ“０”が書き込まれたときの分極値はほぼ０μＣ／ｃｍ2 であればよいからである。
【００６４】
（データの読み出し動作）
第１の実施形態に係る半導体記憶装置においては、データを読み出す動作は、強誘電体膜１１０がほぼ飽和した分極値を持つ第１の状態（例えば、データ“１”を保持している状態）であるか、又は、強誘電体膜１１０がほぼ零の分極値を持つ第２の状態（例えばデータ“０”を保持している状態）であるかを検出することにより行なわれる。
【００６５】
以下、データの読み出し動作の具体例について説明する。
【００６６】
まず、第２の信号線１２２の電位を接地電位に設定して、浮遊ゲート電極１０５の電位を確定する。これは、この度の読み出し動作までに行なわれた、書き込み動作及び読み出し動作によって浮遊ゲート電極１０５に蓄積された不要な電荷を除去するためである。
【００６７】
次に、第２の信号線１２２を周辺回路から切断した後、第１の信号線１２１に所定の読み出し電圧ＶR を印加する。読み出し電圧ＶR は、強誘電体キャパシタ１１３の容量値とＦＥＴのゲート容量値との比に基づいて、強誘電体膜１１０に加わる電圧とゲート絶縁膜１０５に加わる電圧とに分割される。
【００６８】
以下、この動作について図３を参照しながら説明する。尚、図３において、１３１は第１の電極１１１の電位が０ＶであるときのＦＥＴのゲート容量を表す第１の負荷線であり、１３２は第１の電極１１１の電位がＶR （約２Ｖ）であるときのＦＥＴのゲート容量を表す第２の負荷線である。
【００６９】
強誘電体膜１１０の分極値が大きい場合（データ“１”を保持している場合）には、浮遊ゲート電極１０５にはシリコン基板１００からみて図３のＶG1で表わされる電位が発生している。この場合、強誘電体膜１１０に印加される電場の方向とデータ“１”を保持している分極の方向とは一致しており、分極は点ａ0 からａ2 まで移動する。分極値はほぼ飽和しているので、読み出し電圧ＶR を除去しても、分極の向き及び大きさは読み出し動作の前の状態と変わらない。
【００７０】
一方、強誘電体膜１１０の分極値が小さい場合（データ“０”を保持している場合）には、浮遊ゲート電極１０５にはシリコン基板１００からみて図３のＶG0で表わされる電位が発生している。この場合にも、強誘電体膜１１０に印加される電場の方向とデータ“０”を保持している分極の方向とは一致しており、分極は点ｂ0 からｂ2 まで移動する。
【００７１】
ところで、強誘電体膜１１０の分極値が小さい場合（データ“０”を保持している場合）にデータの読み出し動作を繰り返すと、分極値が次第に大きくなって、データ“１”とデータ“０”との分極値の差が小さくなって、データの区別ができなくなってしまう。
【００７２】
そこで、第２の信号線１２２を開放した状態で第１の信号線１２１を接地して、読み出し電圧ＶR を除去する。このようにすると、強誘電体膜１１０にはＶR と逆の電位差が生じるので、分極は小さいヒステリシス曲線に沿って点ｂ2 から点ｂ3 を経て点ｂ4 に移動する。その後、第２の信号線１２２を接地すると、分極は点ｂ4 から点ｂ0 に戻るので、強誘電体膜１１０の分極値が小さい状態（データ“０”を保持している状態）が復元される。
【００７３】
従って、強誘電体膜１１０の分極値が小さい場合（データ“０”を保持している場合）にデータの読み出し動作を繰り返し行なっても、データを読み出すことができる。
【００７４】
ところで、読み出し電圧ＶR の印加によってＦＥＴの浮遊ゲート電極１０５に印加される電圧には、図３から明らかなように、ＶG0＞ＶG1の関係がある。
【００７５】
本件発明者らの実験によれば、強誘電体キャパシタの容量値をＦＥＴのゲート容量値のほぼ４倍に設定した場合に、読み出し電圧ＶR を２Ｖにすると、浮遊ゲート電極１０５にはほぼ０．５Ｖの電圧が誘起され、ＶG0とＶG1との差はほぼ６０ｍＶになった。
【００７６】
このように、第１の実施形態によると、データ“１”及びデータ“０”のいずれを読み出す場合でも、分極は読み出し動作の後に元の位置に自動的に復帰するので、読み出し動作後に再書き込み動作を必要とせず、いわゆる非破壊方式の読み出し動作を実現することができる。
【００７７】
また、第１の実施形態によると、データ“１”及びデータ“０”のいずれも読み出しても、分極は反転しない（分極が負にならない）ので、分極の疲労劣化は大幅に低減する。
【００７８】
以下、第１の実施形態に係る半導体記憶装置を評価するために行なったテスト結果について図４及び図５を参照しながら説明する。
【００７９】
図４に示す等価回路において、データ“１”を書き込むときには強誘電体キャパシタＣＦの第１の電極と第２の電極との間に書き込み電圧ＶW ＝５Ｖを印加する一方、データ“０”を書き込むときには強誘電体キャパシタＣＦの第１の電極と第２の電極との間に書き込み電圧ＶW ＝−１Ｖを印加し、また、データを読み出すときには、セット線ＳＥＴに読み出し電圧ＶR ＝２．２Ｖをパルス状に連続して印加し、読み出し用電界効果型トランジスタＱa の出力ＶOUT を測定した。
【００８０】
図５は、図４に示す等価回路を用いてデータを読み出したときにおける、読み出し回数と出力ＶOUT との関係を示している。図５から分かるように、読み出し電圧ＶR を１０12回印加しても、データ“１”及びデータ“０”のいずれにおいても、出力レベルの差に変化は殆ど現われず、出力レベルの差がほぼ一定であること、つまり分極の疲労劣化が現れないことが実証された。
【００８１】
（第２の実施形態）
以下、本発明の第２の実施形態に係る半導体記憶装置及びその駆動方法について、図６を参照しながら説明する。
【００８２】
図６に示すように、第２の実施形態に係る半導体記憶装置は、第１の実施形態に係る強誘電体キャパシタ１１３と同様の構成であって、強誘電体膜、強誘電体膜の上に形成された第１の電極及び強誘電体膜の下に形成された第２の電極を有する強誘電体キャパシタＣＦ0 、ＣＦ1 、……、ＣＦn と、ソース領域が各強誘電体キャパシタＣＦ0 、ＣＦ1 、……、ＣＦn の第２の電極に接続されたセル選択トランジスタＱ0 、Ｑ1 、……、Ｑn とを有する複数のメモリセルが連続に接続されてなるメモリセルブロックを備えている。
【００８３】
メモリセルブロックは、一端がセル選択トランジスタＱ0 、Ｑ1 、……、Ｑn の各ドレイン領域に共通に接続された第１の共通ノード２０１と、一端が各強誘電体キャパシタＣＦ0 、ＣＦ1 、……、ＣＦn の第１の電極に共通に接続された第２の共通ノード２０２と、一端が第１の共通ノード２０１の他端に接続された制御線２０３と、ゲート電極が第１の共通ノード２０１の他端に接続された読み出しトランジスタ（容量性負荷）２０４と、ドレイン領域がセット線ＳＥＴに接続され且つソース領域が第２の共通ノード２０２の他端に接続されたブロック選択トランジスタ２０５と、ドレイン領域が制御線２０３の他端に接続され且つソース領域がリセット線ＲＳＴに接続されたリセットトランジスタ２０６とを備えている。
【００８４】
また、セル選択トランジスタＱ0 、Ｑ1 、……、Ｑn の各ゲート電極にはワード線ＷＬ0 、ＷＬ1 、……、ＷＬn が接続され、読み出しトランジスタ２０４のドレイン領域はリセット線ＲＳＴに接続され、読み出しトランジスタ２０４のソース領域はビット線ＢＬに接続されている。
【００８５】
尚、リセット線ＲＳＴは、読み出しトランジスタ２０４のソース領域に接続されているが、これに代えて、読み出しトランジスタ２０４が形成されている半導体基板（図６において上向きの矢印で示す部分）に接続されていてもよい。
【００８６】
（データの書き込み動作）
以下、データを書き込む動作について説明する。
【００８７】
まず、ブロック選択トランジスタ２０５をＯＮ状態にしてセット線ＳＥＴと第２の共通ノード２０２とを導通させると共に、リセットトランジスタ２０６をＯＮ状態してリセット線ＲＳＴと制御線２０３とを導通させる。また、データを書き込むメモリセルのワード線をＯＮ状態にして、データを書き込むメモリセルを構成するセル選択トランジスタを導通させる。
【００８８】
次に、セット線ＳＥＴとリセット線ＲＳＴとの間に電位差を与えて、第２の共通ノード２０２と制御線２０３との間に書き込み電圧ＶWRを印加すると、複数の強誘電体キャパシタＣＦ0 、ＣＦ1 、……、ＣＦn のうち選択された強誘電体キャパシタの第１の電極と第２の電極との間に書き込み電圧ＶWRが直接に印加されるので、選択された強誘電体キャパシタにデータが書き込まれる。
【００８９】
書き込み電圧ＶWRの大きさは、第１の実施形態と同様であって、強誘電体膜の分極が第１の電極から第２の電極に向かう方向又は第２の電極から第１の電極に向かう方向であって且つ強誘電体膜がほぼ飽和した分極値を持つ第１の状態（データ“１”の状態）を発生させるか、又は、強誘電体膜の分極が第１の状態と同じ方向であって且つ強誘電体膜がほぼ零の分極値を持つ第２の状態（データ“０”の状態）を発生させることにより行なわれる。
【００９０】
（データの読み出し動作）
以下、データの読み出し動作について説明する。
【００９１】
まず、ブロック選択トランジスタ２０５をＯＮ状態にしてセット線ＳＥＴと第２の共通ノード２０２とを接続させる。また、リセットトランジスタ２０６をオン状態にして制御線２０３を一旦接地した後、リセットトランジスタ２０６をオフ状態にして制御線２０３とリセット線ＲＳＴとの接続を切断して制御線２０３を浮遊電位にする。また、データを読み出すメモリセルのワード線をＯＮ状態にして、データを書き込むメモリセルを構成するセル選択トランジスタを導通させる。
【００９２】
次に、セット線ＳＥＴとリセット線ＲＳＴとの間に電位差を与えて、第２の共通ノード２０２とリセット線ＲＳＴとの間に読み出し電圧ＶR を印加すると、該読み出し電圧ＶR は選択された強誘電体キャパシタの容量値と読み出しトランジスタ２０４のゲート容量値との比に基づいて分割され、分割された電圧が読み出しトランジスタ２０４のゲート電極に印加される。すなわち、選択された強誘電体キャパシタに記憶されているデータ（“１”又は“０”）に応じて決まる電圧が読み出しトランジスタ２０４のゲート電極に印加されるので、読み出しトランジスタ２０４のドレイン・ソース間を流れる電流、ひいては読み出しトランジスタ２０４のチャネルコンダクタンスを検出することにより、選択された強誘電体キャパシタに記憶されているデータを読み出すことができる。
【００９３】
第２の実施形態によると、第１の実施形態と同様、データ“１”及びデータ“０”のいずれを読み出す場合でも、読み出し動作後に再書き込み動作を必要とせず、いわゆる非破壊方式の読み出し動作を実現することができる。
【００９４】
また、第２の実施形態によると、データを読み出した後に分極が反転しない（分極が負にならない）ので、分極の疲労劣化は大幅に低減する。
【００９５】
さらに、読み出しトランジスタ２０４を複数の強誘電体キャパシタで共有するため、面積効率に優れた集積度の高いメモリアレイを実現できる。
【００９６】
（第２の実施形態の変形例）
以下、本発明の第２の実施形態の変形例に係る半導体記憶装置及びその駆動方法について、図７を参照しながら説明する。
【００９７】
第２の実施形態の変形例は、第２の実施形態に比べて、第１の共通ノード２０１がビット線になると共に、該第１の共通ノード２０１の他端に接続される容量性負荷が異なるのみであり、その他の構成については第２の実施形態と同様であるから、以下においては、容量性負荷についてのみ説明する。
【００９８】
第１の共通ノード２０１にビット線容量２０７が接続されていると共に、第１の共通ノード２０１の他端にはセンスアンプ２０８が接続されている。
【００９９】
データの読み出し動作において、第２の共通ノード２０２とリセット線ＲＳＴとの間に読み出し電圧ＶR を印加すると、該読み出し電圧ＶR は選択された強誘電体キャパシタの容量値とビット線容量２０７の容量値との比に基づいて分割され、分割された電圧がセンスアンプ２０８に印加される。すなわち、選択された強誘電体キャパシタに記憶されているデータ（“１”又は“０”）に応じて決まる電圧をセンスアンプ２０８により検出することにより、選択された強誘電体キャパシタに記憶されているデータを読み出すことができる。
【０１００】
【発明の効果】
本発明に係る第１若しくは第２の半導体記憶装置又は第１若しくは第２の半導体記憶装置の駆動方法によると、強誘電体キャパシタが異なるデータを保持する２つの状態を、強誘電体膜の分極の方向が互いに同じであって、強誘電体膜がほぼ飽和した分極値を持つ第１の状態と強誘電体膜がほぼ零の分極値を持つ第２の状態とによって区別するため、強誘電体キャパシタに印加される電位差が電子又は正孔の注入により消失しても、強誘電体キャパシタはデータを保持し続けることができ、強誘電体の分極の疲労劣化を低減することができる。
【図面の簡単な説明】
【図１】第１の実施形態に係る半導体記憶装置の断面図である。
【図２】第１の実施形態に係る半導体記憶装置にデータ“１”又はデータ“０”を書き込む際における、第１の電極の電位と強誘電体膜の分極との関係を示す図である。
【図３】第１の実施形態に係る半導体記憶装置からデータ“１”又はデータ“０”を読み出す際における、浮遊ゲート電極の電位と強誘電体膜の分極との関係を示す図である。
【図４】第１の実施形態に係る半導体記憶装置の等価回路図である。
【図５】第１の実施形態に係る半導体記憶装置に読み出し電圧をパルス的に印加したときの読み出し回数と出力との関係を示す図である。
【図６】第２の実施形態に係る半導体記憶装置の構成を示す回路図である。
【図７】第２の実施形態の変形例に係る半導体記憶装置の構成を示す回路図である。
【図８】従来の半導体記憶装置の断面を示す図である。
【図９】（ａ）〜（ｃ）は従来の半導体記憶装置におけるゲート電極とシリコン基板との間のエネルギーバンド図である。
【図１０】従来の半導体記憶装置にデータ“１”又はデータ“０”を書き込む際における、ゲート電極の電位と強誘電体膜の分極との関係を示す図である。
【符号の説明】
１００  シリコン基板
１０１  ソース領域
１０２  ドレイン領域
１０３  チャネル領域
１０４  ゲート絶縁膜
１０５  浮遊ゲート電極
１１０  強誘電体膜
１１１  第１の電極
１１２  第２の電極
１１３  強誘電体キャパシタ
１２１  第１の信号
１２２  第２の信号
１３１  第１の負荷線
１３２  第２の負荷線
２０１  第１の共通ノード
２０２  第２の共通ノード
２０３  制御線
２０４  読み出しトランジスタ
２０５  ブロック選択トランジスタ
２０６  リセットトランジスタ
２０７  ビット線容量
２０８  センスアンプ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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