(57)【特許請求の範囲】
【請求項１】
複数の素子アンテナと、
上記素子アンテナから送信する電磁波の振幅増幅を行なう高出力増幅器と、
上記素子アンテナで受信された電磁波の振幅増幅を行なう低雑音増幅器と、
上記素子アンテナから送受信する電磁波の位相変化を行なう移相器と、
上記高出力増幅器及び低雑音増幅器と上記移相器間の送受信信号を切り替える前段送受切換器と、
上記高出力増幅器及び低雑音増幅器と上記素子アンテナ間の送受信信号を切り替える後段送受切換器と、
上記移相器にＲＦ（Radio  Frequency）信号を入出力するＲＦ信号入出力端子と、
上記素子アンテナごとに設けられたシリアル番号を保持するシリアル番号保持回路と、
ＪＴＡＧデータを入力するためのＪＴＡＧインターフェース端子を有し、当該端子から入力されるＪＴＡＧデータに基づいて上記それぞれのシリアル番号保持回路に対応するシリアル番号を一度に書き込み可能なＪＴＡＧ（Joint  Test  Action  Group）インターフェース回路と、
イネーブル信号が有意であるときに外部から入力されるアドレス信号と上記シリアル番号保持回路に保持されたシリアル番号との対応関係が一致するかどうかを判定するアドレス一致判定回路と、
上記アドレス一致判定回路がアドレスの一致判定を下した場合のみアクノリッジ信号を出力するアクノリッジ信号発生回路と、
上記アドレス一致判定回路がアドレスの一致判定を下した場合にのみ上記移相器の移相データを保持する移相データ保持回路と、
上記アドレス一致判定回路に上記イネーブル信号を入力するイネーブル信号入力端子と、
上記アドレス一致判定回路にアドレス信号を入力するアドレス信号入力端子と、
上記アクノリッジ信号発生回路からアクノリッジ信号を出力するアクノリッジ信号出力端子と、
上記移相データ保持回路からデータ信号を入出力するデータ信号入出力端子とを備え、
上記ＪＴＡＧインターフェース回路は複数個直列に接続されたことを特徴とするフェーズドアレーアンテナ装置。
【請求項２】
複数の素子アンテナと、
上記素子アンテナから送信する電磁波の振幅増幅を行なう高出力増幅器と、
上記素子アンテナで受信された電磁波の振幅増幅を行なう低雑音増幅器と、
上記素子アンテナから送受信する電磁波の位相変化を行なう移相器と、
上記高出力増幅器及び低雑音増幅器と上記移相器間の送受信信号を切り替える前段送受切換器と、
上記高出力増幅器及び低雑音増幅器と上記素子アンテナ間の送受信信号を切り替える後段送受切換器と、
上記移相器からＲＦ信号を入出力するＲＦ信号入出力端子と、
上記素子アンテナごとに複数の端子が設けられ、当該夫々の端子の接続に応じて上記素子アンテナごとのシリアル番号を生成するシリアル番号生成端子と、
イネーブル信号が有意であるときに外部から入力されるアドレス信号と上記シリアル番号生成端子で生成されたシリアル番号との対応関係が一致するかどうかを判定するアドレス一致判定回路と、
上記アドレス一致判定回路がアドレスの一致判定を下した場合のみアクノリッジ信号を出力するアクノリッジ信号発生回路と、
上記アドレス一致判定回路がアドレスの一致判定を下した場合にのみ上記移相器の移相データを保持する移相データ保持回路と、
上記アドレス一致判定回路にイネーブル信号を入力するイネーブル信号入力端子と、
上記アドレス一致判定回路にアドレス信号を入力するアドレス信号入力端子と、
上記アクノリッジ信号発生回路からアクノリッジ信号を出力するアクノリッジ信号出力端子と、
上記移相データ保持回路からデータ信号を入出力するデータ信号入出力端子とを備え、
上記シリアル信号生成端子は、シリアル番号を保持するために２進数表現できるビット数分の各端子対を有し、当該端子対に２進数表現できるビット数分のパッドのある導電性シートが貼り付けられて、当該各導電性シートにおけるパッドとの接触の有無によって各ビットのＯＮ／ＯＦＦが設定され、シリアル番号を保持することを特徴とするフェーズドアレーアンテナ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、航空機搭載用レーダなどに用いられるフェーズドアレーアンテナ装置に関するものである。
【０００２】
【従来の技術】
この種のフェーズドアレーアンテナは、厳しい環境下で運用されるために、故障検出や部品交換を頻繁に行なわなければならず、その動作状態のモニターや故障の有無を検出する必要がある。
図７は、従来のフェーズドアレーアンテナ装置を示すブロック図である。図において、１は送受共用の素子アンテナ、２は送受を切り替える後段送受切換器、３は送信電磁波の振幅増幅を行なう高出力増幅器、４は受信電磁波の振幅増幅を行なう低雑音増幅器、５は送受を切り替える前段送受切換器、６は送受信する電磁波の位相変化を行なう移相器、７は移相データを保持する移相データ保持回路、１５はデータ信号入出力端子、１６はＲＦ（Radio  Frequency）信号入出力端子、２１は命令コマンド及び移相量を含むデータを処理するデータ処理回路、２２はXイネーブル信号及びYイネーブル信号が有効かどうかを判定するイネーブル信号判定回路、２３はXイネーブル信号を入力するXイネーブル信号入力端子、２４はYイネーブル信号を入力するYイネーブル信号入力端子である。このXイネーブル信号、Yイネーブル信号に基いて、動作させるべき素子アンテナ１を特定させる。なお、符号の末尾に付け足したａ、ｂ、ｃ、ｄは個々の区別を明らかにして動作の説明を容易にするためのものであり、同一の符号は同等の機能を表している。
【０００３】
次に従来のフェーズドアレーアンテナ装置の動作を説明する。図７には、4つの素子アンテナを平面又は曲面上に配置したフェーズドアレーアンテナ装置を形成した例のブロック図を示す。ここで、まず全ての素子アンテナ１ａ〜１ｄを動作させる場合について述べることにする。はじめに、全ての移相器６ａ〜６ｄの移相量を設定するために、データ信号入出力端子１５より命令コマンド及び全ての移相器６ａ〜６ｄの移相量を含むデータを入力する。データはそれぞれ素子アンテナごとに分配され、データ処理回路２１ａ〜２１ｄに入力される。データ処理回路２１ａ〜２１ｄは、命令コマンドが移相データの書き込みのとき、移相データを移相データ保持回路７ａ〜７ｄに出力する。この時、Xイネーブル信号入力端子２３及びYイネーブル信号入力端子２４よりそれぞれXイネーブル信号、Yイネーブル信号を入力し、それぞれ素子アンテナごとに分配されて、イネーブル信号判定回路２２ａ〜２２ｄに出力する。イネーブル信号判定回路２２ａ〜２２ｄは、Xイネーブル信号とYイネーブル信号が共に有意であるとき、移相データ保持回路７ａ〜７ｄに入力される移相データを保持させる。移相データ保持回路７ａ〜７ｄは、保持した移相データを移相器６ａ〜６ｄに出力し、移相量を設定する。この時、ＲＦ信号入出力端子１６から入力されるＲＦ信号は素子アンテナごとに分配されて移相器６ａ〜６ｄに入力し、さらに移相器６ａ〜６ｄに設定された移相量にしたがってＲＦ信号の位相が変化する。この動作により、このフェーズドアレーアンテナ装置は所望のビーム指向角を得ることができる。また、ある素子アンテナ１ａのみを動作させたい場合には、その素子アンテナ１ａに設定されるべき移相データが、移相データ保持回路７ａに入力される瞬間に、その素子アンテナ１ａに対応するXイネーブル信号とYイネーブル信号のみを有意にする。そうすると、その素子アンテナ１ａに対応するイネーブル信号判定回路２２ａは、Xイネーブル信号とYイネーブル信号が共に有意であるとき、その素子アンテナ１ａに対応する移相データ保持回路７ａに移相データを保持させ、その素子アンテナ１ａに対応する移相器６ａのみに移相量を設定させることができる。つまり、Xイネーブル信号及びYイネーブル信号の出力により、動作させる素子アンテナ１ａを選択できる様になっている。また、移相器に設定された移相データの読み出しを行なうには、データ信号入出力端子１５より読み出しの命令コマンドを入力する。データ処理回路２１ａ〜２１ｄは、読み出しの命令コマンドが入力されると、移相データ保持回路７ａ〜７ｄに保持された移相データを出力し、データ信号入出力端子１５から移相データが出力される。
【０００４】
次に送受信時の動作について説明する。送信時には後段送受切換器２ａ〜２ｄ及び前段送受切換器５ａ〜５ｄが送信側に切換わり、ＲＦ信号は前段送受切換器５ａ〜５ｄを通り、高出力増幅器３ａ〜３ｄに入力し増幅される。そして増幅されたＲＦ信号は後段送受切換器２ａ〜２ｄを通り素子アンテナ１ａ〜１ｄに入力して、それぞれの素子アンテナ１ａ〜１ｄから所望のビーム方向に電磁波が放射される。受信時には後段送受切換器２ａ〜２ｄ及び前段送受切換器５ａ〜５ｄが受信側に切換わり、素子アンテナ１ａ〜１ｄで受信したＲＦ信号が後段送受切換器２ａ〜２ｄを通り、低雑音増幅器４に入力して増幅される。そして増幅されたＲＦ信号は前段送受切換器５ａ〜５ｄを通り、移相器６ａ〜６ｄに入力され設定された移相量に基づいて位相を変化させる。その後位相を変化させたＲＦ信号は、ＲＦ信号入出力端子１６に出力され外部の処理装置で処理される。
【０００５】
【発明が解決しようとする課題】
上記で示したように従来のフェーズドアレーアンテナ装置では、どの素子アンテナを動作させるかを選択するアドレス方式をXイネーブル信号及びYイネーブル信号の出力で選択するイネーブルラインマトリックス方式で行なっているが、そのアドレスを行なうXイネーブル信号及びYイネーブル信号の開放ないし短絡によって、正しくアドレスが行えず移相データが設定されなかった場合、そのエラーが発生した事を検出するには一度移相データが設定された後にすべての素子の移相データを読み出す必要があった。つまり、データ転送時にエラーを検出する機能が備わっていなかった。
【０００６】
また、データ転送時において、エラーの原因がイネーブル信号の開放ないし短絡によるものなのか、それともデータ信号の開放ないし短絡によるものなのか、あるいはどの素子モジュールで起こったエラーなのかを特定する故障分離が困難であった。
【０００７】
この発明は上述の問題を解決するためになされたものであり、データ転送時のエラー検出及び故障分離個所を容易に特定できるフェーズドアレーアンテナ装置を実現させることを目的としている。
【０００８】
【課題を解決するための手段】
第１の発明によるフェーズドアレーアンテナ装置は、複数の素子アンテナと、上記素子アンテナから送信する電磁波の振幅増幅を行なう高出力増幅器と、上記素子アンテナで受信された電磁波の振幅増幅を行なう低雑音増幅器と、上記素子アンテナから送受信する電磁波の位相変化を行なう移相器と、上記高出力増幅器及び低雑音増幅器と上記移相器間の送受信信号を切り替える前段送受切換器と、上記高出力増幅器及び低雑音増幅器と上記素子アンテナ間の送受信信号を切り替える後段送受切換器と、上記移相器にＲＦ（Radio  Frequency）信号を入出力するＲＦ信号入出力端子と、上記素子アンテナごとに設けられたシリアル番号を保持するシリアル番号保持回路と、上記シリアル番号保持回路にシリアル番号を書き込み可能なＪＴＡＧ（Joint  Test  Action  Group）インターフェース回路と、イネーブル信号が有意であるときに外部から入力されるアドレス信号と上記シリアル番号保持回路に保持されたシリアル番号との対応関係が一致するかどうかを判定するアドレス一致判定回路と、上記アドレス一致判定回路がアドレスの一致判定を下した場合のみアクノリッジ信号を出力するアクノリッジ信号発生回路と、上記アドレス一致判定回路がアドレスの一致判定を下した場合にのみ上記移相器の移相データを保持する移相データ保持回路と、上記アドレス一致判定回路に上記イネーブル信号を入力するイネーブル信号入力端子と、上記アドレス一致判定回路にアドレス信号を入力するアドレス信号入力端子と、上記アクノリッジ信号発生回路からアクノリッジ信号を出力するアクノリッジ信号出力端子と、上記移相データ保持回路からデータ信号を入出力するデータ信号入出力端子とを備えたものである。
【０００９】
第２の発明によるフェーズドアレーアンテナ装置は、第１の発明において、上記ＪＴＡＧインターフェース回路が複数個直列に接続され、入力されるＪＴＡＧデータに基づいて上記それぞれのシリアル番号保持回路に対応するシリアル番号を一度に書き込み可能なＪＴＡＧインターフェース回路と、複数個直列につながれた上記ＪＴＡＧインターフェース回路にＪＴＡＧデータを入力するためのＪＴＡＧインターフェース端子とを備えたものである。
【００１０】
第３の発明によるフェーズドアレーアンテナ装置は、複数の素子アンテナと、上記素子アンテナから送信する電磁波の振幅増幅を行なう高出力増幅器と、上記素子アンテナで受信された電磁波の振幅増幅を行なう低雑音増幅器と、上記素子アンテナから送受信する電磁波の位相変化を行なう移相器と、上記高出力増幅器及び低雑音増幅器と上記移相器間の送受信信号を切り替える前段送受切換器と、上記高出力増幅器及び低雑音増幅器と上記素子アンテナ間の送受信信号を切り替える後段送受切換器と、上記移相器からＲＦ信号を入出力するＲＦ信号入出力端子と、上記素子アンテナごとに設けられたシリアル番号を保持するシリアル番号保持回路と、上記シリアル番号保持回路にシリアル番号を入力するためのシリアル番号入力端子と、イネーブル信号が有意であるときに外部から入力されるアドレス信号と上記シリアル番号保持回路に保持されたシリアル番号との対応関係が一致するかどうかを判定するアドレス一致判定回路と、上記アドレス一致判定回路がアドレスの一致判定を下した場合のみアクノリッジ信号を出力するアクノリッジ信号発生回路と、上記アドレス一致判定回路がアドレスの一致判定を下した場合にのみ上記移相器の移相データを保持する移相データ保持回路と、上記アドレス一致判定回路にイネーブル信号を入力するイネーブル信号入力端子と、上記アドレス一致判定回路にアドレス信号を入力するアドレス信号入力端子と、上記アクノリッジ信号発生回路からアクノリッジ信号を出力するアクノリッジ信号出力端子と、上記移相データ保持回路からデータ信号を入出力するデータ信号入出力端子とを備えたものである。
【００１１】
第４の発明によるフェーズドアレーアンテナ装置は、複数の素子アンテナと、上記素子アンテナから送信する電磁波の振幅増幅を行なう高出力増幅器と、上記素子アンテナで受信された電磁波の振幅増幅を行なう低雑音増幅器と、上記素子アンテナから送受信する電磁波の位相変化を行なう移相器と、上記高出力増幅器及び低雑音増幅器と上記移相器間の送受信信号を切り替える前段送受切換器と、上記高出力増幅器及び低雑音増幅器と上記素子アンテナ間の送受信信号を切り替える後段送受切換器と、上記移相器からＲＦ信号を入出力するＲＦ信号入出力端子と、上記素子アンテナごとに複数の端子が設けられ、当該夫々の端子の接続に応じて上記素子アンテナごとのシリアル番号を生成するシリアル番号生成端子と、イネーブル信号が有意であるときに外部から入力されるアドレス信号と上記シリアル番号生成端子で生成されたシリアル番号との対応関係が一致するかどうかを判定するアドレス一致判定回路と、上記アドレス一致判定回路がアドレスの一致判定を下した場合のみアクノリッジ信号を出力するアクノリッジ信号発生回路と、上記アドレス一致判定回路がアドレスの一致判定を下した場合にのみ上記移相器の移相データを保持する移相データ保持回路と、上記アドレス一致判定回路にイネーブル信号を入力するイネーブル信号入力端子と、上記アドレス一致判定回路にアドレス信号を入力するアドレス信号入力端子と、上記アクノリッジ信号発生回路からアクノリッジ信号を出力するアクノリッジ信号出力端子と、上記移相データ保持回路からデータ信号を入出力するデータ信号入出力端子とを備えたものである。
【００１２】
第５の発明によるフェーズドアレーアンテナ装置は、第４の発明において、上記シリアル信号生成端子は、上記各端子を夫々接続する導電性のシートが設けられたものである。
【００１３】
【発明の実施の形態】
実施の形態１．
この実施の形態１によるフェーズドアレーアンテナ装置は、各素子アンテナの増幅器及び送受切換器及び移相器等を制御するための制御回路にＦＰＧＡ（Field  Programmable  Gate  Array）を用い、ＦＰＧＡごとにＪＴＡＧ（Joint  Test  Action  Group）インターフェース端子を設けて、そのＪＴＡＧインターフェース端子からあらかじめ各ＦＰＧＡにシリアル番号を書き込んでおき素子アンテナごとにシリアル番号を保持させ、外部から入力されるアドレス信号とシリアル番号との対応関係が一致するかを判定して、一致した場合のみ移相データの保持及び正しくアドレスされたことを知らせるアクノリッジ信号の発生を行なう機能を持たせたことを特徴とする。
【００１４】
図１はこの発明によるフェーズドアレーアンテナ装置の実施の形態１を示すブロック図である。図において、１，２，３，４，５，６，７は従来のフェーズドアレーアンテナ装置と同じものである。また、８はシリアル番号保持回路、９はアドレス一致判定回路、１０はアクノリッジ信号発生回路、１１はＪＴＡＧインターフェース回路である。１２〜１７は入力又は出力信号端子であり、それぞれ１２はイネーブル信号入力端子、１３はアドレス信号入力端子、１４はアクノリッジ信号出力端子、１５はデータ信号入出力端子、１６はＲＦ信号入出力端子、１７はＪＴＡＧインターフェース端子を表している。また、７、８、９、１０、１１、１７によって、各素子アンテナの増幅器及び送受切換器及び移相器を制御する制御回路を構成している。なお、符号の末尾に付け足したａ，ｂ，ｃ，ｄは個々の区別を明らかにして動作の説明を容易にするためのものであり、同一の符号は同等の機能を表している。
【００１５】
まず、図１を使って実施の形態１によるフェーズドアレーアンテナ装置の動作を説明する。図１には４つの素子アンテナを平面又は曲面上に配置してフェーズドアレーアンテナ装置を形成した例のブロック図を示す。また、移相データ入力信号、アドレス信号、イネーブル信号、移相データ出力信号の様子を図６に示す。従来は各素子アンテナの増幅器及び送受切換器及び移相器を制御する制御回路をＡＳＩＣで同じ仕様の回路を用いていたため、それそれ異なるシリアル番号を保持させることができなかったが、実施の形態１では、各素子アンテナごとにシリアル番号を保持させておくために、各素子アンテナの制御回路にＦＰＧＡを用いている。よって、まず動作させる前に個々のＦＰＧＡにシリアル番号を書きこむため、ＦＰＧＡごとに設けたＪＴＡＧインターフェース端子１７ａ〜１７ｄからＪＴＡＧインターフェース回路１１ａ〜１１ｄにそれぞれＪＴＡＧデータを入力し、ＪＴＡＧインターフェース回路１１ａ〜１１ｄはシリアル番号保持回路８ａ〜８ｄにそれぞれシリアル番号を保持させる。このようにして、それぞれシリアル番号を保持したＦＰＧＡを用いることにより各素子アンテナごとにシリアル番号を保持したフェーズドアレーアンテナ装置を形成できる。
【００１６】
次に各素子アンテナごとに移相データを設定して動作させる場合について述べる。アドレス信号入力端子１３より動作させたい素子アンテナに対応するアドレス信号を入力し、各素子アンテナごとに分配されて、アドレス一致判定回路９ａ〜９ｄに入力される。この時、同時にイネーブル信号入力端子１２よりイネーブル信号を入力し、またデータ信号入出力端子１５より移相データを入力する。入力されたイネーブル信号と移相データは、各素子アンテナごとに分配され、それぞれアドレス一致判定回路９ａ〜９ｄ、移相データ保持回路７ａ〜７ｄに入力される。説明の都合上、イネーブル信号がローレベルのときを有意であるとするとアドレス一致判定回路９ａ〜９ｄは、図６に示すようにイネーブル信号がローレベルになった瞬間に同期してアドレス信号を受け取り、このアドレス信号のアドレスデータと、シリアル番号保持回路８ａ〜８ｄに保持されたシリアル番号の対応関係が一致しているかを判定する。なお、図６は、ｉ番目の素子と、ｉ＋１番目の素子に各々対応する各種入出力信号の１例を示している。アドレス一致判定回路９ａ〜９ｄのうち一致している回路は、その回路に対応する移相データ保持回路７にその時入力されている移相データを保持させる。逆にアドレス一致判定回路９ａ〜９ｄのうち一致していない回路は、その回路に対応した移相データ保持回路７に移相データを保持させない。よって、アドレス信号により動作させる素子アンテナを選択し、その素子アンテナの移相データを設定させることができる。またこれと同時に、アドレス一致判定回路９ａ〜９ｄは、一致した場合にのみアクノリッジ信号発生回路１０ａ〜１０ｄに信号を出力し、図６に示すようにアドレスが一致し正しく選択されたことを知らせるアクノリッジ信号を発生させて、アクノリッジ信号出力端子１４からアクノリッジ信号が出力される。また、設定された移相データの確認は、移相データの読み出しを行なうことによって可能となる。この移相データの読み出しは、移相データの設定時と同様に各素子アンテナごとに対応して設定した読み出し用のアドレスを指定し、アドレス一致判定回路９ａ〜９ｄはアドレスとシリアル番号の対応関係が一致した場合のみ信号を出力することによって行われる。そしてアクノリッジ信号発生回路１０ａ〜１０ｄはアクノリッジ信号を発生させ、さらに移相データ保持回路７に保持した移相データを出力させて、それぞれアクノリッジ信号出力端子１４、データ信号入出力端子１５から出力される。
【００１７】
次に設定された移相データに対応して、電磁波を送受信する動作について説明する。まず、送信時には前段送受切換器５ａ〜５ｄと後段送受切換器２ａ〜２ｄのスイッチが送信側に切換わる。ＲＦ信号入出力端子１６からＲＦ信号を入力し、次に移相器６ａ〜６ｄにＲＦ信号が入力され、移相器６ａ〜６ｄは移相データ保持回路７a〜７ｄに保持された移相データにしたがって、ＲＦ信号の位相を変化させる。そして、増幅したＲＦ信号は前段送受切換器５ａ〜５ｄを通り、高出力増幅器３ａ〜３ｄに入力して振幅を増幅させる。その後、後段送受切換器２ａ〜２ｄを通って素子アンテナ１ａ〜１ｄに入力し、電磁波を所望のビーム方向に放射させることができる。また、受信時には後段送受切換器２ａ〜２ｄ、前段送受切換器５ａ〜５ｄのスイッチが受信側に切換わり、素子アンテナ１ａ〜１ｄで受信したＲＦ信号は後段送受切換器２ａ〜２ｄを通り、低雑音増幅器４ａ〜４ｄで振幅を増幅させる。そして、増幅したＲＦ信号は前段送受切換器５ａ〜５ｄを通り、移相器６ａ〜６ｄで設定された位相に変化させられ，ＲＦ信号入出力端子１６から出力される。
【００１８】
実施の形態１では、ＦＰＧＡで制御回路を構成するため、各素子アンテナごとにシリアル番号を書き込むことができる。また、図６に示すとおり、移相データ入力信号と共にアドレス信号が伝送されて、移相データが設定される時にアドレス一致判定回路９からアクノリッジ信号が発生され、発生信号がアクノリッジ信号出力端子１４から出力される。このため、正しくアドレスされたことをデータ転送時に確認でき、さらに特定のアドレスに対応したアクノリッジ信号の出力の有無を確認できるため、どの箇所でエラーが発生しているかを特定し、故障分離を行うことができる。
【００１９】
実施の形態２．
図２はこの発明によるフェーズドアレーアンテナ装置の実施の形態２を示すブロック図である。図において、１，２，３，４，５，６，７は、従来のフェーズドアレーアンテナ装置と全く同じものである。また、８はシリアル番号保持回路、９はアドレス一致判定回路、１０はアクノリッジ信号発生回路、１１はＪＴＡＧインターフェース回路である。１２〜１７は入力又は出力信号端子であり、それぞれ１２はイネーブル信号入力端子、１３はアドレス信号入力端子、１４はアクノリッジ信号出力端子、１５はデータ信号入出力端子、１６はＲＦ信号入出力端子、１７はＪＴＡＧインターフェース端子を表している。なお、符号の末尾に付け足したａ，ｂ，ｃ，ｄは個々の区別を明らかにして動作の説明を容易にするためのものであり、同一の符号は同等の機能を表している。
【００２０】
まず、図２を使って実施の形態２によるフェーズドアレーアンテナ装置の動作を説明する。図２には４つの素子アンテナを平面又は曲面上に配置してフェーズドアレーアンテナ装置を形成した例のブロック図を示す。また、移相データ入力信号、アドレス信号、イネーブル信号、移相データ出力信号の様子を図６に示す。従来は各素子アンテナの増幅器及び送受切換器及び移相器を制御する制御回路をＡＳＩＣで同じ仕様の回路を用いていたため、それそれ異なるシリアル番号を保持させることができなかったが、実施の形態２では、各素子アンテナごとにシリアル番号を保持させておくために、各素子アンテナの制御回路にＦＰＧＡを用いて、さらにＪＴＡＧインターフェース回路１１ａ〜１１ｄが直列に接続されるように構成されている。この構成により、まず動作させる前に、ＪＴＡＧインターフェース端子１７から直列に接続されたＪＴＡＧインターフェース回路の全てのＪＴＡＧデータを入力し、ＪＴＡＧインターフェース回路１１ａ〜１１ｄを介して全てのシリアル番号保持回路８ａ〜８ｄに一度に書き込むことができる。この際、各シリアル番号保持回路８に設定すべきシリアル番号は、それぞれＪＴＡＧデータとしてＪＴＡＧインターフェース端子１７からシリアルに伝送される。このＪＴＡＧデータは、この種のＦＰＧＡにおいて一般に搭載されているＪＴＡＧチェーン機能を用いて、各ＪＴＡＧインターフェース回路１１毎にデータが取り出され、それぞれ対応するシリアル番号保持回路８に保持される。このようにして、各ＦＰＧＡにシリアル番号が保持された構成になり、各素子アンテナごとにシリアル番号を保持したフェーズドアレーアンテナ装置を形成できる。
【００２１】
この後の移相データの設定及び送受信させる動作は、実施の形態１と同様である。また実施の形態１では、すべての素子アンテナごとにシリアル番号を書き込む必要があったが、実施の形態２では、複数個のＪＴＡＧインターフェース回路を直列に接続させることで、その接続されたＪＴＡＧインターフェース回路を介して、それぞれのシリアル番号保持回路にシリアル番号を一度に書き込めることが分かる。
【００２２】
また実施の形態１と同様、図６に示すとおり移相データの設定時にアクノリッジ信号を発生するので、正しくアドレスされたことをデータ転送時に確認でき、さらにアクノリッジ信号の有無によりどの箇所でエラーが発生しているかを特定する故障分離の役割をなしていることがわかる。
【００２３】
実施の形態３．
この実施の形態３によるフェーズドアレーアンテナ装置は、各素子アンテナの増幅器及び送受切換器及び移相器を制御する制御回路に、従来の特定用途向けＬＳＩであるＡＳＩＣ（Application Specific Integrated Circuit）を用いて、さらにＥＥＰＲＯＭ（Electrically Erasable Programmable Read Only Memory）を内蔵して、各素子アンテナごとにシリアル番号を保持し、外部から入力されるアドレス信号とシリアル番号との対応関係が一致するかを判定して、一致した場合のみ移相データの保持及び正しくアドレスされたことを知らせるアクノリッジ信号の発生を行なう機能を持つことを特徴とする。
【００２４】
図３はこの発明によるフェーズドアレーアンテナ装置の実施の形態３を示すブロック図である。図において、１，２，３，４，５，６，７は、従来のフェーズドアレーアンテナ装置と全く同じものである。また、８はシリアル番号保持回路、９はアドレス一致判定回路、１０はアクノリッジ信号発生回路である。１２〜１８は入力又は出力信号端子であり、それぞれ１２はイネーブル信号入力端子、１３はアドレス信号入力端子、１４はアクノリッジ信号出力端子、１５はデータ信号入出力端子、１６はＲＦ信号入出力端子、１８はシリアル番号入力端子を表している。なお、符号の末尾に付け足したａ，ｂ，ｃ，ｄは個々の区別を明らかにして動作の説明を容易にするためのものであり、同一の符号は同等の機能を表している。
【００２５】
まず、図３を使って実施の形態３によるフェーズドアレーアンテナ装置の動作を説明する。図３には４つの素子アンテナを平面又は曲面上に配置してフェーズドアレーアンテナ装置を形成した例のブロック図を示す。また、移相データ入力信号、アドレス信号、イネーブル信号、移相データ出力信号の様子を図６に示す。従来は各素子アンテナの増幅器及び送受切換器及び移相器を制御する制御回路をＡＳＩＣで同じ仕様の回路を用いていたため、それそれ異なるシリアル番号を保持させることができなかったが、実施の形態３では、素子アンテナごとにシリアル番号を保持させておくために、各素子アンテナの制御回路にＡＳＩＣ及びＥＥＰＲＯＭを用いている。この構成により、まず動作させる前にシリアル番号入力端子１８ａ〜１８ｄからそれぞれシリアル番号データを入力し、シリアル番号保持回路８ａ〜８ｄにそれぞれシリアル番号を保持させる。このようにして、各ＥＥＰＲＯＭにシリアル番号が保持された構成になり、各素子アンテナごとにシリアル番号を保持したフェーズドアレーアンテナ装置を形成できる。
【００２６】
この後の移相データの設定及び送受信させる動作は、実施の形態１，２と同様である。また実施の形態３では、制御回路を従来と同様にＡＳＩＣを用いて同じ仕様の回路で構成するため、実施の形態１、２のように制御回路のＦＰＧＡに一つずつ書き込むためのデータを作る必要がなく、シリアル番号を保持させるＥＥＰＲＯＭのみにシリアル番号のデータを入力すればよいため、作業性を向上させることができる。
【００２７】
また実施の形態１，２と同様、図６に示すとおり移相データの設定時にアクノリッジ信号を発生するので、正しくアドレスされたことをデータ転送時に確認でき、さらにアクノリッジ信号の有無によりどの箇所でエラーが発生しているかを特定する故障分離の役割をなしていることがわかる。
【００２８】
実施の形態４．
この実施の形態によるフェーズドアレーアンテナは、各素子アンテナの増幅器及び送受切換器及び移相器を制御する制御回路に従来の特定用途向けＬＳＩであるＡＳＩＣを用いて、さらにシリアル番号を２進数表現できるビット数分の端子を設けてシリアル番号を保持し、外部から入力されるアドレス信号とシリアル番号との対応関係が一致するかを判定して、一致した場合のみ移相データの保持及び正しくアドレスされたことを知らせるアクノリッジ信号の発生を行なう機能を持つことを特徴とする。
【００２９】
図４はこの発明によるフェーズドアレーアンテナ装置の実施の形態４を示すブロック図である。図において、１，２，３，４，５，６，７は、従来のフェーズドアレーアンテナ装置と全く同じものである。また、９はアドレス一致判定回路、１０はアクノリッジ信号発生回路、１９はシリアル番号生成端子である。１２〜１６は入力又は出力信号端子であり、それぞれ１２はイネーブル信号入力端子、１３はアドレス信号入力端子、１４はアクノリッジ信号出力端子、１５はデータ信号入出力端子、１６はＲＦ信号入出力端子を表している。なお、符号の末尾に付け足したａ，ｂ，ｃ，ｄは個々の区別を明らかにして動作の説明を容易にするためのものであり、同一の符号は同等の機能を表している。
【００３０】
まず、図４を使って実施の形態４によるフェーズドアレーアンテナ装置の動作を説明する。図４には４つの素子アンテナを平面又は曲面上に配置してフェーズドアレーアンテナ装置を形成した例のブロック図を示す。また、移相データ入力信号、アドレス信号、イネーブル信号、移相データ出力信号の様子を図６に示す。従来は各素子アンテナの増幅器及び送受切換器及び移相器を制御する制御回路をＡＳＩＣで同じ仕様の回路を用いていたため、それそれ異なるシリアル番号を保持させることができなかったが、実施の形態４では、素子アンテナごとにシリアル番号を保持させておくために、各素子アンテナの制御回路にＡＳＩＣを用い、さらにシリアル番号を２進数表現できるビット数分のシリアル番号生成端子１９が、各素子アンテナ１毎に設けられている。各シリアル番号生成端子１９には、２端子で対を成す端子対が横方向に複数配列され（例えば４列）、この端子対に接続線を抜き差して端子対を接続することによりＯＮとＯＦＦが設定されて、このＯＮとＯＦＦによって２進数が表現され、そのＯＮ／ＯＦＦの配列によってアドレス（例えば８ビットのアドレス）が設定される。この構成により、まずアクティブアレーアンテナ装置を動作させる前に、シリアル番号生成端子１９ａ〜１９ｄのそれぞれにおいて、接続線を端子対に抜き差しすることにより２進数のＯＮとＯＦＦを表現して、この端子対の接続状態によって各素子アンテナにそれぞれシリアル番号として保持させる。このようにして、各シリアル番号生成端子がシリアル番号を保持した構成になり、各素子アンテナごとにシリアル番号を保持したフェーズドアレーアンテナ装置を形成できる。
【００３１】
この後の移相データの設定及び送受信させる動作は、実施の形態１，２，３と同様である。また実施の形態４では、制御回路を従来と同様にＡＳＩＣを用いて同じ仕様の回路で構成するため、実施の形態１，２，３のように制御回路のＦＰＧＡに一つずつ書き込むためのデータを作る必要がなく、シリアル番号生成端子のみを用いてシリアル番号を保持させればよいため、作業性を向上させることができる。
【００３２】
また実施の形態１，２，３と同様、図６に示すとおり移相データの設定時にアクノリッジ信号を発生するので、正しくアドレスされたことをデータ転送時に確認でき、さらにアクノリッジ信号の有無によりどの部分でエラーが発生しているかを特定する故障分離の役割をなしていることがわかる。
【００３３】
実施の形態５．
この実施の形態５によるフェーズドアレーアンテナは、各素子アンテナの増幅器及び送受切換器及び移相器を制御する制御回路に従来の特定用途向けＬＳＩであるＡＳＩＣを用いて、さらにシリアル番号を２進数表現できるビット数分の導電性のシートを設けてシリアル番号を保持し、外部から入力されるアドレス信号とシリアル番号とが一致するかを判定して、一致した場合のみ移相データの保持及び正しくアドレスされたことを知らせるアクノリッジ信号の発生を行なう機能を持つものである。
【００３４】
図５はこの発明によるフェーズドアレーアンテナ装置の実施の形態５を示すブロック図である。図において、１，２，３，４，５，６，７は、従来のフェーズドアレーアンテナ装置と全く同じものである。また、９はアドレス一致判定回路、１０はアクノリッジ信号発生回路、２０はシート上に複数の導電性のパッドが配列され、そのパッドの周囲に粘着剤が塗布されて成るシリアル番号生成シートである。１２〜１６は入力又は出力信号端子であり、それぞれ１２はイネーブル信号入力端子、１３はアドレス信号入力端子、１４はアクノリッジ信号出力端子、１５はデータ信号入出力端子、１６はＲＦ信号入出力端子を表している。なお、符号の末尾に付け足したａ，ｂ，ｃ，ｄは個々の区別を明らかにして動作の説明を容易にするためのものであり、同一の符号は同等の機能を表している。
【００３５】
まず、図５を使って実施の形態５によるフェーズドアレーアンテナ装置の動作を説明する。図５には４つの素子アンテナを平面又は曲面上に配置してフェーズドアレーアンテナ装置を形成した例のブロック図を示す。また、移相データ入力信号、アドレス信号、イネーブル信号、移相データ出力信号の様子を図６に示す。従来は各素子アンテナの増幅器及び送受切換器及び移相器を制御する制御回路をＡＳＩＣで同じ仕様の回路を用いていたため、それそれ異なるシリアル番号を保持させることができなかったが、実施の形態５では、素子アンテナごとにシリアル番号を保持させておくために、各素子アンテナの制御回路にＡＳＩＣを用い、さらにシリアル番号を２進数表現できるビット数分のパッドのあるシリアル番号生成シートを用いて、実施の形態４で説明したような端子対の列を接続する。すなわち、シリアル番号生成シートには、シリアル番号生成端子１９における端子対のピッチ間隔に対応して、適宜パッドが設けられており、当該パッドがシリアル番号生成端子１９の端子対と接触することによって、当該端子対が接続されて、その端子対がＯＮ状態となる。したがって、この構成によりまず動作させる前に、シリアル番号生成シート２０ａ〜２０ｄを用いて、そのシートに設けたパッドの有無で２進数表現できるようにして、シリアル番号生成端子１９にシリアル番号生成シート２０を貼り付けることによって、そのパッドと端子の接続状態によって各素子アンテナにそれぞれシリアル番号を保持させることができる。このようにして、各シリアル番号生成シートがシリアル番号を保持した構成になり、各素子アンテナごとにシリアル番号を保持したフェーズドアレーアンテナ装置を形成できる。
【００３６】
この後の移相データの設定及び送受信させる動作は、実施の形態１，２，３，４と同様である。また実施の形態５では、制御回路を従来と同様にＡＳＩＣを用いて同じ仕様の回路で構成するため、実施の形態１，２，３，４のように制御回路のＦＰＧＡに一つずつ書き込むためのデータを作る必要がなく、シリアル番号生成シートのみを用いてシリアル番号を保持させればよいため、作業性を向上させることができる。
【００３７】
また実施の形態１，２，３，４と同様、図６に示すとおり移相データの設定時にアクノリッジ信号を発生するので、正しくアドレスされたことをデータ転送時に確認でき、さらにアクノリッジ信号の有無によりどの部分でエラーが発生しているかを特定する故障分離の役割をなしていることがわかる。
【００３８】
【発明の効果】
第１の発明によれば、従来のフェーズドアレーアンテナ装置に比べ、ＦＰＧＡで制御回路を構成し、素子アンテナごとに個別に設けたＪＴＡＧインターフェース端子からＪＴＡＧインターフェース回路を介してシリアル番号保持回路に個々にシリアル番号を書き込めるため、アドレス信号による素子アンテナの選択、移相データ設定時のアクノリッジ信号発生によるエラー検出及び故障分離の機能を有することができる。
【００３９】
第２の発明によれば、従来のフェーズドアレーアンテナ装置に比べ、ＦＰＧＡで制御回路を構成し、さらに複数のＪＴＡＧインターフェース回路同士を直列に接続してあるため、1つのＪＴＡＧインターフェース端子から複数の素子アンテナにシリアル番号を一度に書き込めるため、作業性の向上、アドレス信号による素子アンテナの選択、移相データ設定時のアクノリッジ信号発生によるエラー検出及び故障分離の機能を有することができる。
【００４０】
第３の発明によれば、従来のフェーズドアレーアンテナ装置に比べ、ＡＳＩＣ及びＥＥＰＲＯＭで制御回路を構成し、各素子アンテナごとにシリアル番号を保持できるため、アドレス信号による素子アンテナの選択、移相データ設定時のアクノリッジ信号発生によるエラー検出及び故障分離の機能を有することができる。
【００４１】
第４の発明によれば、従来のフェーズドアレーアンテナ装置に比べ、ＡＳＩＣで制御回路を構成し、さらにシリアル番号生成端子を設けることにより、素子アンテナごとにシリアル番号を保持できるため、アドレス信号による素子アンテナの選択、移相データ設定時のアクノリッジ信号発生によるエラー検出及び故障分離の機能を有することができる。
【００４２】
第５の発明によれば、従来のフェーズドアレーアンテナ装置に比べ、ＡＳＩＣで制御回路を構成し、さらにシリアル番号生成シートを設けることにより、素子アンテナごとにシリアル番号を保持できるため、アドレス信号による素子アンテナの選択、移相データ設定時のアクノリッジ信号発生によるエラー検出及び故障分離の機能を有することができる。
【図面の簡単な説明】
【図１】  この発明によるフェーズドアレーアンテナ装置の実施の形態１を示すブロック図である。
【図２】  この発明によるフェーズドアレーアンテナ装置の実施の形態２を示すブロック図である。
【図３】  この発明によるフェーズドアレーアンテナ装置の実施の形態３を示すブロック図である。
【図４】  この発明によるフェーズドアレーアンテナ装置の実施の形態４を示すブロック図である。
【図５】  この発明によるフェーズドアレーアンテナ装置の実施の形態５を示すブロック図である。
【図６】  各種入出力信号の様子を説明する図である。
【図７】  従来のフェーズドアレーアンテナ装置を示すブロック図である。
【符号の説明】
１  素子アンテナ、  ２  後段送受切換器、  ３  高出力増幅器、  ４  低雑音増幅器、  ５  前段送受切換器、  ６  移相器、  ７  移相データ保持回路、８  シリアル番号保持回路、  ９  アドレス一致判定回路、１０  アクノリッジ信号発生回路、１１  ＪＴＡＧインターフェース回路、１２  イネーブル信号入力端子、１３  アドレス信号入力端子、１４  アクノリッジ信号出力端子、１５  データ信号入出力端子、１６  ＲＦ信号入出力端子、１７  ＪＴＡＧインターフェース端子、１８  シリアル番号入力端子、１９  シリアル番号生成端子、２０  シリアル番号生成シート、２１  データ処理回路、２２  イネーブル信号判定回路、２３  Xイネーブル信号入力端子、２４  Yイネーブル信号入力端子。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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