(57)【特許請求の範囲】
【請求項１】
基板と、垂直磁化膜である、第１磁性層と第２磁性層と、前記磁性層間に非磁性層が配された磁気抵抗素子と、を有し、前記磁気抵抗素子の周囲が絶縁体で覆われているＭＲＡＭにおいて、
前記第１磁性層の保磁力は前記第２の磁性層の保磁力よりも大きく、前記第１磁性層の底面積Ｓ１と、前記第２磁性層の底面積Ｓ２とが、Ｓ１＞Ｓ２であり、
前記磁気抵抗素子の断面形状がテーパー角を有した台形形状であり、該テーパ−角度が３０度から６０度の範囲であり、
前記第１磁性層が前記基板に配された電界効果トランジスタと電気的に接続され、前記第２磁性層がビット線と電気的に接続されていることを特徴とするＭＲＡＭ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
磁気抵抗効果素子を用いた不揮発固体メモリ素子、およびメモリとそれらの記録再生方法に関するものである。
【０００２】
【従来の技術】
昨今では、携帯電話、ＰＤＡを中心としてモバイル端末の開発が盛んになっている。モバイル機器においては格納用メモリとして、大容量の不揮発性高速アクセスメモリの必要性が叫ばれている。近年、非磁性層を強磁性層の間にはさみ込んだ磁気抵抗膜で巨大磁気抵抗効果（ＧｉａｎｔＭａｇｎｅｔＲｅｇｉｓｔａｎｃｅ）が発見され、この現象を利用した磁気センサー、磁気メモリ素子（以下ＭＲＡＭ）が注目を集めている。強磁性層／非磁性絶縁層／強磁性層と積層された薄膜の膜垂直方向に電流を流したときの電気抵抗の変化は、強磁性層のスピン分極率の差により、非磁性絶縁層をトンネルバリア層としたトンネル電流の変化として検知され、トンネル磁気抵抗効果（ＴＭＲ効果）と呼ばれている。ＴＭＲ素子では高い磁気抵抗比が得られることから、ＭＲＡＭや磁気ヘッドの実用化に向け開発が加速している。
【０００３】
ＭＲＡＭでは２つの強磁性層とその間に挟んだ薄い非磁性層が情報を記憶する基本構造となる。非磁性層をはさみ込んだ強磁性層の磁化方向がそろっている場合と反平行な場合とで抵抗値が異なる現象を利用して、“０”、“１”の状態を記憶する。
【０００４】
情報の読み出しは、抵抗の絶対値で判断する絶対検出方式と、書き込みの際より弱い磁場を印加して、保磁力が低い方の強磁性層だけ磁化反転させて“０”、“１”の状態を読み出す差動検出方式が知られている。
【０００５】
情報の書き込みは、絶対検出方式では、２つの強磁性層のうち、保磁力が低い一方の磁化方向を外部磁界で変化させることで行う。差動検出方式では２つの強磁性層のうち、保磁力が高い一方の磁化方向を外部磁界で変化させることで行う。磁気抵抗素子の近傍に配置した配線に電流を流し、発生する磁界を利用する方法が知られている。
【０００６】
ＭＲＡＭは磁気的に記憶されるため放射線耐性に優れ、原理的に不揮発であり高速で書き込み回数の制限がない利点がある。既存の半導体技術を流用する事で高密度記録が容易に行えるので、将来的にはＤＲＡＭの置き換えが期待される。
【０００７】
ＭＲＡＭに使われる磁性材料を磁化方向で分類すると、膜面に平行な磁化成分を持つ面内磁化膜型と、膜面に垂直な磁化成分を持つ垂直磁化膜型とに分けられる。ＮｉＦｅ，Ｃｏ等の強磁性体は、磁化方向が膜面に平行な面内磁化膜型であるが、この面内磁化膜では磁性体の微細化が進むと磁極同士が近づいて反磁界が大きくなるため、磁化のカーリング現象が起きるという問題がある。カーリングが発生すると、磁化の方向を判別することが困難になる。そのため、面内磁化膜を用いたＭＲＡＭでは形状異方性をつけるため、メモリセルとなる強磁性層を平面的に見て長軸を持つ形状（長方形など）とする必要がある。長方形の長軸と短軸の比は、少なくとも２倍以上必要だと予想される。従って、カーリング現象防止のために、メモリセルのサイズが制約を受け、集積度向上の阻害要因となる。
【０００８】
一方、強磁性層としてＴｂＦｅ，ＴｂＦｅＣｏ，ＧｄＦｅ等の希土類−遷移金属からなるフェリ磁性体を用いる場合、これら磁性体の垂直磁気異方性が高いため、膜厚と組成によっては、磁化を膜面に対し垂直方向に持つ垂直磁化膜となる。垂直磁化膜の場合には、磁化の方向は、形状的に最も反磁界が大きい膜面垂直方向を向いており、垂直磁気異方性を示す時点で既に最大の反磁界係数に打ち勝っていることになる。つまり、面内磁化膜のようにメモリセルを長方形とする必要がなく、メモリセルの幅と長さを等しくすることができる。さらに、素子を微細化すると、磁化容易軸である膜厚方向と比べ、平面的な面積が小さくなるので、形状異方性の観点では、磁化のカーリングがより起きにくい方向になる。そのため、垂直磁化膜型は、メモリセル部の集積度を向上する上では、面内磁化膜型と比べ有利である。垂直磁化膜を用いた磁気抵抗効果膜としては、特開平１１−２１３６５０号公報に詳述されている。
【０００９】
このような磁気抵抗効果素子をメモリセルとして用いた磁気メモリセルは、２つの磁性層が薄い非磁性層を挟んで積層されているため、磁気メモリセル内の一方の磁性層から発生する漏洩磁界が他方の磁性層に印加し、外部磁界が無い場合においても磁界が印加された状態になる。
【００１０】
図２３には、垂直磁化膜の磁気抵抗素子について、磁化方向の例を示している。低い保磁力を持つ磁性層２００と高い保磁力を持つ磁性層１００とがトンネル絶縁膜３００を挟む形で構成されており、（ａ），（ｂ）どちらも磁性層１００は下向きに磁化されており、磁性層２００は（ａ）では下向き、（ｂ）では上向きに磁化しており、抵抗値は（ｂ）が（ａ）より大きい。
【００１１】
この状態は、絶対値検出方式を用いた構成、すなわち磁性層１００がピン層で、磁性層２００がメモリ層で、（ａ）が０を記録した状態、（ｂ）が１を記録した状態と考えても良いし、差動検出方式を用いた構成、すなわち磁性層１００がメモリ層、磁性層２００が検出層で、検出時に外部磁界で（ａ）から（ｂ）へ磁化反転させたと考えても良い。
【００１２】
図２４（ａ）には、この素子のＭＲカーブ（抵抗と印加磁界の関係を示した図）を角型比１で磁性膜からの漏洩磁界がないと仮定して示した。磁性層１００は磁化方向を変えないため、磁性層２００の磁化方向に対応した抵抗変化が現れている。オフセット磁界がなければ、保磁力Ｈｃと同じ大きさの反転磁界Ｈ１もしくはＨ２を印加するだけで、メモリ層に記録を行うことが出来る、もしくは、検出層の磁化反転を行うことが出来る。
【００１３】
しかし実際には、磁性層１００からは下向きの磁界が磁性層２００に印加されているため、ＭＲカーブは図２４（ｂ）に示すようにオフセット磁界Ｈ０分シフトする。この場合には、反転磁界はＨ２＝Ｈｃ＋Ｈ０，Ｈ１＝Ｈｃ−Ｈ０となり、図２３（ｂ）から図２３（ａ）の状態に書き換えに必要な磁界はＨ０分小さくなり、逆に図２３（ａ）から図２３（ｂ）に書き換える場合には必要磁界がＨ０分だけ大きくなる。これは、書込み線に流す電流値が大きくなることを意味し、消費電流が大きくなるか、書込み配線の許容電流密度を超える場合には書込みが出来なくなるといった問題を生じてしまう。また、この場合、メモリセルは、記録された情報に応じて反転磁界が異なるため、マトリクス状に配置されたメモリセルを直交する２本の書き込み線で記録する場合に、例えば、反転磁界Ｈ２を要するメモリセルの情報を書き換えようとすると、その隣にある反転磁界Ｈ１を要するメモリセルの情報も書き換えてしまうといった、誤記録動作が発生する可能性が高くなる。さらに図２４（ｃ）に示したようにオフセット磁界Ｈ０が保磁力Ｈｃよりも大きくなると、磁界が０の状態で一つの抵抗値しか取り得なくなるため、絶対検出が出来なくなる。
【００１４】
さらに角型比が１でない場合については、図２５に示すように、無磁界の状態での抵抗値Ｒ２が反平行磁化状態の最大抵抗値Ｒｍａｘよりも小さくなる。この場合には、読み出しの抵抗値の差Ｒ２−Ｒ１が小さくなって、検出感度が悪化してしまう。
【００１５】
以上は、主に絶対値検出方式を想定して述べたが、差動検出方式を用いた場合でも同様である。
【００１６】
また以上のような課題は、従来ＭＲＡＭに用いられている面内磁化膜では特に顕著である。理由は面内磁化膜を利用したＭＲＡＭに用いられるＮｉＦｅ，Ｃｏ等の材料の磁化が大きいことと、前述のカーリングの影響を回避するために細長い形状にして形状異方性をつける必要があるためである。垂直磁化膜を利用したＭＲＡＭに用いられるＴｂＦｅＣｏ，ＧｄＦｅＣｏ等のフェリ磁性体は組成調整により磁化の大きさを小さく出来るため、本質的にオフセット磁界は小さく設計できる方向にある。しかしながら、記録磁化の保存性や耐熱性、耐食性などの要求事項を満足させる上では完全にオフセットを無くすことは困難である。
【００１７】
【発明が解決しようとする課題】
本発明が解決しようとする第１の課題は、このような一方の磁性層からの静磁界により、もう一方の磁性層の反転磁界がオフセットする問題を解決することである。
第２の課題は、反転磁界のオフセットにより記録磁界が増加する問題と誤記録を発生する問題を解決することである。
第３の課題は、第１の課題を達成する上で生じるコストアップを可能な限り低減することである。
第４の課題は、メモリ素子の記録再生動作の安定性を高め、高速に記録再生可能な不揮発固体メモリを実現することである。
【００１８】
本発明は上記課題の少なくとも一つを解決するためのものである。
【００１９】
【課題を解決するための手段】
本発明者は鋭意検討の結果、以下の手段が課題を解決できることを見出した。
【００２０】
すなわち、基板と、垂直磁化膜である、第１磁性層と第２磁性層と、前記磁性層間に非磁性層が配された磁気抵抗素子と、を有し、前記磁気抵抗素子の周囲が絶縁体で覆われているＭＲＡＭにおいて、前記第１磁性層の保磁力は前記第２の磁性層の保磁力よりも大きく、前記第１磁性層の底面積Ｓ１と、前記第２磁性層の底面積Ｓ２とが、Ｓ１＞Ｓ２であり、前記磁気抵抗素子の断面形状がテーパー角を有した台形形状であり、該テーパ−角度が３０度から６０度の範囲であり、前記第１磁性層が前記基板に配された電界効果トランジスタと電気的に接続され、前記第２磁性層がビット線と電気的に接続されていることを特徴とする。
【００２７】
【発明の実施の形態】
本発明は、垂直磁化膜からの漏洩磁界が膜の周辺端部で強く、中央部では比較的小さいことに着目し、膜の周辺端部を避ける形で積層すれば、一方の磁性層からの漏洩磁界の影響が軽減出来ること、ひいては磁気抵抗素子の反転磁界のオフセットを少なく出来ることを見出して発案したものである。
【００２８】
本発明の実施形態を、図面を用いて説明する。
【００２９】
図１に本発明の磁気抵抗素子の断面構造を示す。低い保磁力を持つ第２磁性層２００と高い保磁力を持つ第１磁性層１００とがトンネル絶縁膜３００を挟む形で構成されており、第１磁性層１００が基板に近い側になっている。
【００３０】
本発明の磁気抵抗素子は断面形状が台形となっている。従って、保磁力が大きい第１磁性層１００の方が、保磁力が小さい第２磁性層２００と比べサイズが大きくなっている。すなわち底面積が保磁力の大きい第１磁性層のほうが大きくなっている。従って、第２磁性層２００が第１磁性層１００から受ける漏洩磁界の影響は軽微である。このため、第２磁性層２００の反転磁界にオフセットが生じないことになる。
【００３１】
図２は垂直磁化膜からの漏洩磁界の強さを示す模式図である。本発明の基礎検討として計算した。垂直磁化膜はＭｓが１００ｅｍｕ／ｃｃ、長さ１μｍ、幅１μｍ、厚さ３０ｎｍで、膜表面から７５ｎｍ離れた地点の値を計算した。横軸が面内方向の距離Ｘで、縦軸が漏洩する垂直磁界の垂直（Ｚ）成分を表している。図２から明らかなように、垂直磁界の強さは膜辺の端部（ｘ＝±０．５μｍ）で強いのに対し、中央部（ｘ＝０μｍ）は端部の約６５％と非常に小さい。膜面からの距離がより近くなると、この差はより顕著になり、膜表面から２ｎｍ離れた地点では端部と比べて約１９％程度まで小さくなる。（図３）
【００３２】
磁気抵抗素子の非磁性層の厚さは数ｎｍのオーダーなので、図３のケースに相当する。すなわち、膜辺の周辺端部の強い漏洩磁界を避けることが非常に有効である。
【００３３】
従って、図１のような構成にすると、第２磁性層２００は第１磁性層１００からの漏洩磁界の強い部分を避けることになるため、第１磁性層１００からの漏洩磁界による第２磁性層２００の反転磁界のオフセットを非常に小さくすることが可能になる。
【００３４】
上記の効果は、本質的に磁性層のサイズ差に依存するため、例えば図４に示すように、各磁性層を独立してパターニングして磁性層１００を大きくしてもよいが、しかしながら、非磁性層３００が非常に薄いことやプロセスが煩雑になることを考えると得策ではない。図１のように断面形状を台形とすることで、一度のプロセスで加工が可能になるためにプロセスが煩雑になることなく再現性良く加工することが可能になる。
【００３５】
第１磁性層１００からの漏洩磁界を極力さける観点では、第２磁性層２００と第１磁性層１００のサイズ差は大きいことが望ましく、換言すれば台形の底面と側面のなす角度は低斜度であることが望ましい。しかしながら、側壁角度が小さすぎるとメモリセルの実効的な面積が増大するためメモリ集積度を上げる観点では好ましくない。また、加工プロセス上も極端な低斜度を実現することは困難であるから、３０度から９０度の範囲が好ましく、３０度から６０度がより望ましい。
【００３６】
ここで、側壁角度とは、磁気抵抗素子の全膜厚の７０％の高さの点Ａと、４０％の高さの点Ｂを結ぶ直線ＡＢと、基板面ＣＤとの交点Ｏを頂点とした∠ＡＯＣと便宜上定義する。（図５）また、局所的な分布を持つことから測定個所の５点平均とし、誤差として±５度を見積もることとする。
【００３７】
なお、実際の磁気抵抗素子の断面形状は幾何学的な台形にはならず直線と曲線が混在している。また局所的に不規則な形態が含まれる。
【００３８】
例えばエッチング加工によって台形状とする際、第１磁性層と第２磁性層のエッチングレートが異なる場合には図６（ａ）や（ｂ）に示すように側壁の傾斜が異なる形状が得られる。このような形状においても、第１磁性層の底面積に比べて第２磁性層の底面積の方が小さくなっており、漏洩磁界の大きな領域を避けることが可能となる。
【００３９】
また図１は磁気抵抗素子のみを表記しているが、実施形態においては周囲を絶縁性の材料で囲まれ、信号の取り出しに必要な電極膜が形成され、保持するための基板が設けられていることは言うまでもない。
【００４０】
断面形状を台形とする構造を作成するプロセスは各種微細加工技術で可能である。
【００４１】
エッチングによって台形とする場合には、ウエットエッチングのような等方的な加工プロセスが容易である。非平衡プラズマを利用した異方性エッチングを実施する場合においても、あらかじめ作成したレジストマスクに傾斜角を設けておけば、レジスト形状をトレースして膜形状が形成されるため、台形状とすることが可能である。レジストマスクの作成条件やエッチングパラメータの調整は当該業者であれば容易に実行可能である。
【００４２】
また、ＦＩＢ（集束イオンビーム）やイオンミリングのようなイオンビームを利用した加工プロセスの場合には、基板面を傾けてビーム方向を所望の角度に傾斜させることで台形状とすることが可能である。
【００４３】
図７に磁気抵抗素子を用いたメモリ素子の断面構造を示す。なお、記号の記載のない部分は基本的に絶縁体を示す。図７ではメモリ素子２つ分を表示しており、機能が同一でそれぞれに固有な部分についてはａ，ｂと分けて表示している。半導体基板１には、ドレイン領域２、ソース領域３が形成され、さらに絶縁膜を介してゲート電極４が形成され、これらでＭＯＳＦＥＴ（電界効果型トランジスタ）が構成されている。各電界効果トランジスタ間はＬＯＣＯＳフィールド酸化膜２１によって絶縁されている。
【００４４】
電界効果トランジスタのドレイン領域２には、プラグ電極５を介して、ドレイン領域２の直上の位置に、膜面垂直方向に磁化した磁気抵抗素子９が接続され、さらにビット線６に接続されている。ソース電極２２には、図示していないが接地配線が設けられている。また、磁気抵抗素子９ａ（９ｂ）の側部下方には、絶縁体を介して書き込み線１０、１１が磁気抵抗膜９ａ（９ｂ）の脇に設けられている。書き込み線１０、１１、ゲート線４、ソース電極に接続された接地配線は、紙面の垂直方向に伸びている。ビット線６は紙面平行方向に伸びている。
【００４５】
基板には、Ｓｉウエハ、石英、ＳＯＩ等平坦性の高い非磁性材料基板が用いられる。ＳＯＩ基板の作製方法はＥＬＴＲＡＮ法、ＳＩＭＯＸ法など各種方式が適用できる。その際、基板表面のＳｉの結晶方位は（１００）が好ましい。
【００４６】
前記基板上に磁気抵抗膜を形成する際、バッファ層は、第１磁性膜より下面の表面自由エネルギーを調整し、より平坦性の高い界面構造を実現する目的で挿入される。Ｔａ，Ｃｕ，Ｃｒ等の各種金属やＳｉＮ，ＳｉＯ２，Ａｌ２Ｏ３等の絶縁体が用いられるが、基板材料と磁気抵抗膜の材料の選び方によっては、挿入しなくてもよい。バッファ層の膜厚は、２〜１０ｎｍの範囲が好適である。これは、成膜方法によっては２ｎｍより薄いと島状成長による膜質不均一の問題があり、一方、１０ｎｍより厚いと生産性低下の問題があるためである。
【００４７】
スピン散乱膜の場合、非磁性層としては導体が用いられる。Ｃｕ、Ａｇ、Ａｕ、Ａｌ、Ｍｇ等が用いられるが、より好適にはＣｕが用いられる。非磁性層の膜厚は、１〜１０ｎｍの範囲が好適である。これは、成膜方法によって１ｎｍ未満では、島状成長によるピンホール発生の恐れがあり、両磁性層の相互作用により磁気抵抗が発現しない場合があり、一方、１０ｎｍを超える場合には、両磁性層間の間隔が電子の平均自由行程に対し広すぎてスピン依存性散乱が減るため磁気抵抗が小さくなるためである。
【００４８】
スピントンネル膜の場合、非磁性層としては絶縁体が用いられる。絶縁体としては、Ａｌ、Ｓｉ、Ｃｕ、Ｍｇ等の酸化物や窒化物が用いられるが、フェルミ準位が他の磁性層に近いＡｌ酸化物がより好適に用いられる。非磁性層の膜厚は、０．５〜５ｎｍの範囲が好適である。これは、成膜方法によって０．５ｎｍ未満では、島状成長によるピンホール発生の恐れがあり、両磁性層の相互作用により磁気抵抗が発現しない場合があり、一方、５ｎｍを超える場合には、両磁性層間の間隔が電子の平均自由行程に対し広すぎてトンネリング確率が減るため磁気抵抗が小さくなるためである。
【００４９】
磁気抵抗膜の構成要素である第１磁性層と第２磁性層の組み合わせは軟磁性材料と硬磁性材料からなり、第１磁性層が硬磁性層、第２磁性層が軟磁性層とする組み合わせとする。差動検出方式においては、軟磁性材料は容易に磁化が反転するため再生層として機能する。硬磁性材料は軟磁性材料と比べ、磁化が反転しにくいためメモリ層として機能する。なお、本発明において、軟磁性材料と硬磁性材料の区別は２つの強磁性層間における保磁力の大小関係で定義されるもので、相対的に保磁力が大きいものを硬磁性材料とする。
【００５０】
また、第１磁性層、第２磁性層とは機能を示すもので、各磁性層自体は単一元素から成る単層の場合もあるが各種合金の多層構造でも良い。例えば、硬磁性材料として機能させるために第１（あるいは第２）磁性層として、厚さ５ｎｍのＣｏと厚さ３０ｎｍのＦｅＭｎの二層構造としてピン止めしたものを用いることができる。第１磁性層および第２磁性層としては、ＴｂＦｅ、ＴｂＦｅＣｏ、ＧｄＦｅ等のフェリ磁性体が用いられる。これら二磁性層の組成は、その保磁力が異なるよう適宜調整される。第１磁性層、第２磁性層の膜厚は、２〜１００ｎｍの範囲に選択するのが好適である。
【００５１】
上述したように磁気抵抗膜の積層方向の抵抗は、第１磁性層と第２磁性層の磁化の相対角度によって決まる。両者が平行な場合には抵抗が低くなり、反平行な場合には抵抗は高くなる。アップスピンとダウンスピンの状態密度の差が大きい方が磁気抵抗が大きくなり、再生信号が大きくなるため、第１磁性層と第２磁性層の間の絶縁層の界面近傍にはスピン分極率の高い磁性材料を用いることが望ましい。具体的には、ＦｅやＣｏ等でこれらを主成分とする磁性材料を界面近傍にはさむことで理論上は５０％に到達する抵抗変化が得られる。
【００５２】
ＦｅとＣｏを含むこれらの磁性材料は面内磁化膜であるものが多いが、膜厚を数ｎｍ程度以下と薄くすることで垂直磁化膜からなる第１磁性層及び第２磁性層と交換結合して垂直磁化膜として機能する。従って、磁化の方向は膜面垂直方向で統一されることになり、信号が小さくなることはない。
【００５３】
次に記録再生方法を図８を用いて説明する。図８はメモリ素子１つ分に相当する回路図で、実際にはマトリクス上に多数のメモリ素子を基板上に配置して使用する形態となる。
【００５４】
磁気抵抗膜Ｒ１の一端には電界効果型トランジスタＴｃが接続されており、もう一端はビット線に接続している。ビット線は一端を接地電位、もう一端を電源電圧Ｖｄｄに負荷Ｒ０と選択トランジスタＴｒを介して接続されている。選択トランジスタと負荷Ｒ０の間のノードＮ１はセンスアンプＳ．Ａ．に接続されており、センスアンプのもう一端はレファレンスとなる参照抵抗（不図示）に接続されている。また、磁気抵抗膜Ｒ１の近傍には書き込み線がトランジスタＴ１を介して接続されている。
【００５５】
まずはじめに再生動作について説明する。電界効果型トランジスタＴｃを選択し、併せてビット線の選択トランジスタＴｒをオン状態にすると電源電圧Ｖｄｄが負荷Ｒ０を介して磁気抵抗膜Ｒ１に流れる。このとき磁気抵抗膜Ｒ１の抵抗が高抵抗状態か低抵抗状態かを、ノードＮ１の電位を参照抵抗と比較することで判定する。参照抵抗の大きさは磁気抵抗膜Ｒ１の高低２種類の抵抗値の中間値となるように設定しておく。
【００５６】
次に記録動作について説明する。情報を記録する磁気抵抗膜Ｒ１を選択するために電界効果型トランジスタＴｃと選択トランジスタＴｒ、さらには書き込み線の選択トランジスタＴ１をオン状態とした上でビット線及び書き込み線に電流を流して、それらの合成磁界により磁気抵抗膜の記録層の磁化方向を変化させることで記録を行う。電流方向を逆転させれば磁化方向を反転させることが出来るため、“０”、“１”に対応する信号を任意に記録することが出来る。
【００５７】
次に本発明の記録再生方法を図９のメモリセルをマトリクス状に配置したメモリアレイ回路を例に説明する。中央にある電界効果トランジスタ（Ｔ２２）と磁気抵抗膜（Ｒ２２）から構成されたメモリセルに注目すると、ビット線Ｂ２は、書き込み線を兼ね、セル中央の磁気抵抗素子（Ｒ２２）の一方の端子に結合され、センスアンプ（ＳＡ）の一方の端子に接続される。磁気抵抗素子（Ｒ２２）のもう一方の端子は電界効果型トランジスタ（Ｔ２２）のドレイン端子に結合され、該電界効果型トランジスタ（Ｔ２２）のソース端子は接地される。ワード線（Ｇ２）は該電界効果型トランジスタ（Ｔ２２）のゲート端子に接続される。また、書き込み線（Ｗ２）は、ビット線と直交するように、磁気抵抗素子Ｒ２２の近傍に配置される。
【００５８】
初めに読み出し動作について説明する。まずビット線Ｂ２の左端に電源電圧Ｖｄｄを印加し、ワード線Ｇ２に電圧を印加し、トランジスタＴ２２をオン状態とすることで、磁気抵抗素子Ｒ２２に定常電流が流れ、ビット線Ｂ２の右端のセンスアンプ（ＳＡ）の端子に磁気抵抗素子Ｒ２２の抵抗に応じた電位が生じる。センスアンプＳＡのもう一方の端子には、磁気抵抗素子Ｒ２２の２つの抵抗値の中間の電位を入れる。これにより、ｒｅｆとＲ２２のどちらが高抵抗かによってセンスアンプの出力がＶｄｄまたは０Ｖのどちらかが選択されることになる。
【００５９】
次に書き込み動作について説明する。磁気抵抗素子Ｒ２２に情報を書き込む場合には、ビット線Ｂ２とＷ２に電流を流すことによって、配線が交差する場所での磁場が強めあい、Ｒ２２の磁化が書き換えられる。Ｂ２とＷ２の電流方向を逆転させれば逆方向の磁界を印加することが可能になる。このような操作によって、情報の書き込みを行う。
【００６０】
書き込み線は磁気抵抗膜に垂直に磁界がかかるように配置する。書き込み線と磁気抵抗膜の間には絶縁膜が設けられる。絶縁膜を設けるのは、書き込み線と磁気抵抗膜が短絡するのを防ぐためである。これは、再生時に書き込み線の電流が再生信号に混入して信号が劣化するのを防ぐため必要である。
【００６１】
書き込み線と磁気抵抗膜の間隔は長い場合は十分な磁界を印加することが出来ず、短い場合は書き込み線と磁気抵抗膜の間で絶縁破壊が生じたり漏洩電流が流れたりするため、少なくとも１ｎｍ以上５００ｎｍ以下で、望ましくは５ｎｍ以上１００ｎｍ以下とするのが良い。
【００６２】
ここで記録方法に関して更に詳細に説明する。記録時には書き込み線に電流を流して、そこから発生する磁界を用いて磁気抵抗膜の磁性層の磁化を情報に応じて適宜配向させることで行う。書き込み線には紙面垂直方向に電流が流れる。例えば、紙面に向かって電流を流すと書き込み線に対して右回りに磁界が発生する。図７の構成では、書き込み線１０に紙面に向かう電流を流し、書き込み線１１に紙面から飛び出す方向に電流を流すと磁気抵抗素子９ｂに対し下向きの垂直磁界が印加される。この書き込み線と同時にビット線６に電流を流す。ビット線電流によって、磁気抵抗膜の面内方向に磁界が印加される。書き込み線とビット線各々からの磁界は複数のメモリセルに印加されるが、これら書き込み線とビット線からの合成磁界は電流を流した導体線の密集点に位置する磁気抵抗膜にしか磁化反転を引き起こすような磁界が印加されない。これにより、所定のメモリセルのみに対し記録が出来る。電流の向きに応じて書き込む情報を調整できることは言うまでもない。
【００６３】
次に再生方法に関して詳細に説明する。既に述べた通り、絶対検出法と差動検出法に大別されるがまず、絶対検出法について述べる。絶対検出における磁気抵抗膜の構成は、一方の磁性層を磁化情報が保存されるメモリ層、もう一方の磁性層を常に決められた一定の方向に磁化が配向したピン層とする。例えば”０”，”１”のデータをメモリ層の磁化の上向き、下向きに対応させる。記録時は書き込み線に流す電流の発生する磁界によってメモリ層の磁化を情報に合わせて配向させる。再生時は磁性層の磁化反転は行わずに抵抗値の絶対値で情報の検出を行う。このため、再生時に抵抗値の変化を検出するための磁化反転を行う必要がないため高速かつ低消費電力で再生を行うことが出来る。
【００６４】
次に差動検出法について説明する。差動検出における磁気抵抗膜の構成は、一方の磁性層を磁化反転が容易な検出層、もう一方の磁性層を磁化情報が保存されるメモリ層とする。記録時は書き込み線に流す電流の発生する磁界によってメモリ層の磁化を情報に合わせて配向させる。再生時は書き込み線により発生する磁界を記録時より弱めて印加して検出層のみの磁化方向を反転させる。こうすることで、弱い磁界の印加に伴って小→大、もしくは大→小の抵抗値変化により記録情報を検出することが出来る。この方法では絶対検出ほど高速での読み出しは出来ないが、微分検出法などを用いて小さな信号でも感度良く再生を行うことが出来る。
【００６５】
【実施例】
（実施例１）
本発明の効果を確認する目的で、ＦＩＢ（集束イオンビーム加工装置）を用いて側壁の傾斜角度が異なるハードマスクを作成し、このハードマスクを用いてトンネル磁気抵抗効果（ＴＭＲ）素子を作成してＭＲカーブのオフセット磁界の量を調べた。
【００６６】
素子の作成手順は図１０〜１４に示す通りである。図１０〜１４では、前工程から変化した注目すべき個所を随時、斜線表示している。まず、Ｓｉウエハ上にＴＭＲ構成の膜とハードマスク材料を成膜する。成膜にはマグネトロンスパッタ装置を用いた。また、トンネル膜はスパッタ膜を形成後に、プラズマ酸化処理を行っている。膜構成は表１に示す。
【００６７】
【表１】
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【００６８】
図１０は、ベタ膜の成膜が終了した状態を模式的に表したもので、基板１、第１磁性層１００、非磁性層３００、第２磁性層２００、ハードマスク４００以外は省略している。次にフォトリソグラフィを使ってレジストパターンをベタ膜上に形成する（図１１）。図１１において、中央部のレジストマスク５００がトンネル接合部を形成するための場所で、両脇は電極パッド用である。次にＦＩＢ装置にレジスト付ウエハを投入し、レジストマスクとハードマスク材料を加工する。メモリセルに相当するトンネル接合部を加工する際はサンプルをビームに対して傾けて設置し、所望の側壁角度を持つ形状にする（図１２）。次にイオンミリング装置に投入し、素子加工を行う。加工後にレジストマスクがついたままマグネトロンスパッタ装置に再投入し、絶縁膜６００を形成する。絶縁膜とレジストマスクを同時にリフトオフする。図１３は、絶縁膜６００を形成後にリフトオフまで終えた状態を示している。トンネル接合部の絶縁膜をＦＩＢで穴あけ後、新たに上部電極パターンのレジストマスクを形成し、上部電極７００を成膜後、リフトオフで磁気抵抗素子を完成させた（図１４）。
【００６９】
ＦＩＢを用いて側壁角度の異なる素子を作成した理由は、他の条件が揃う形で角度のみ異なる素子を作成するのが容易であるためである。また、ハードマスク４００はＦＩＢで使用するＧａイオンビームの磁性層に対する注入ダメージを防止する役割も果たしている。
【００７０】
完成した素子は着磁後にＭＲ測定装置を用いて膜面垂直方向の磁界を印加しながら四端子測定で評価を行った。作成した素子サイズは１μｍ角で接合部の側壁形状はハードマスクにおいて３０度から１５度刻みに９０度まで作成した。ウエハ間のばらつきを考慮し、同一ウエハ上に同じ角度の素子を複数個作成した。側壁角度の特定にはＡＦＭを用いた。
【００７１】
作成した素子はいずれも角型比１のＭＲカーブを示しＭＲが約２５％、規格化抵抗値が０．５ＭΩμｍ２であった。
【００７２】
図１５は磁気抵抗素子の側壁角度とＭＲカーブのオフセット磁界の関係を示す測定結果である。オフセット磁界とは、図２５（ｂ）におけるＨ０に相当する。縦軸Ｈｘ／Ｈ９０は側壁が９０度の時のオフセット磁界の大きさで規格化した無次元量である。図１５から側壁角度が低斜度なほど、オフセット磁界が少なくなることがわかった。すなわち、本発明の効果により、磁気抵抗素子において一方の磁性層からの静磁界の影響を低減できることが明らかになった。
【００７３】
（実施例２）
図１６は本実施例の断面構造を示す。隣接するメモリセルと書き込み線を共用化している。なお、記号の記載のない部分は基本的に絶縁体を示す。図ではメモリ素子２つ分を表示しており、機能が同一でそれぞれに固有な部分についてはａ，ｂと分けて表示している。半導体基板１には、ドレイン領域２、ソース領域３が形成され、さらに絶縁膜を介してゲート電極４が形成され、これらでＭＯＳＦＥＴ（電界効果型トランジスタ）が構成されている。各電界効果トランジスタ間はＬＯＣＯＳフィールド酸化膜２１によって絶縁されている。
【００７４】
電界効果トランジスタのドレイン領域２には、プラグ電極５を介して、ドレイン領域２の直上の位置に、膜面垂直方向に磁化した磁気抵抗素子９が接続され、さらにビット線６に接続されている。ソース電極２２には、図示していないが接地配線が設けられている。また、磁気抵抗素子９ａ（９ｂ）の側部下方には、絶縁体を介して書き込み線１０，１１（１０，１５）が磁気抵抗素子９ａ（９ｂ）の両脇に設けられている。書き込み線１０，１１，１５、ゲート線４、ソース電極に接続された接地配線は、紙面の垂直方向に伸びている。ビット線６は紙面平行方向に伸びている。
【００７５】
図１６に示す実施例では、書き込み線１０が、左側の磁気抵抗素子９ａと右側の磁気抵抗素子９ｂの両者に対して使える構造となっている。従って、磁気抵抗素子９ａに対し情報を記録する場合には書き込み線１０，１１を使用し、磁気抵抗素子９ｂに対し情報を記録する場合には書き込み線１０，１５を使用する。書き込み線をそれぞれ独立に２本づつ設ける場合と比べ、書き込み線本数が減るため、集積度が向上可能である。
【００７６】
図１７は図１６のメモリセルをマトリクス状に配置したメモリアレイ回路を示している。中央にある電界効果トランジスタ（Ｔ２２）と磁気抵抗膜（Ｒ２２）から構成されたメモリセルに注目すると、ビット線Ｂ２は、書き込み線を兼ね、セル中央の磁気抵抗素子（Ｒ２２）の一方の端子に結合され、センスアンプ（ＳＡ）の一方の端子に接続される。磁気抵抗素子（Ｒ２２）のもう一方の端子は電界効果型トランジスタ（Ｔ２２）のドレイン端子に結合され、該電界効果型トランジスタ（Ｔ２２）のソース端子は接地される。ワード線（Ｇ２）は該電界効果型トランジスタ（Ｔ２２）のゲート端子に接続される。また、書き込み線（Ｗ２，Ｗ３）は、ビット線と直交するように、磁気抵抗素子Ｒ２２の近傍に配置される。
【００７７】
２本の書き込み線Ｗ２，Ｗ３は磁気抵抗素子Ｒ２１，Ｒ２２，Ｒ２３に対して作用する。このうち、書き込み線Ｗ２は書き込み線Ｗ１と共に磁気抵抗素子Ｒ１１，Ｒ１２，Ｒ１３に対して作用する。書き込み線Ｗ３は書き込み線Ｗ４と共に磁気抵抗素子Ｒ３１，Ｒ３２，Ｒ３３に対して作用する。
【００７８】
初めに読み出し動作について説明する。まずビット線Ｂ２の左端に電源電圧Ｖｄｄを印加し、ワード線Ｇ２に電圧を印加し、トランジスタＴ２２をオン状態とすることで、磁気抵抗素子Ｒ２２に定常電流が流れ、ビット線Ｂ２の右端のセンスアンプ（ＳＡ）の端子に磁気抵抗素子Ｒ２２の抵抗に応じた電位が生じる。センスアンプＳＡのもう一方の端子には、磁気抵抗素子Ｒ２２の２つの抵抗値の中間の電位を入れる。これにより、ｒｅｆとＲ２２のどちらが高抵抗かによってセンスアンプの出力がＶｄｄまたは０Ｖのどちらかが選択されることになる。
【００７９】
次に書き込み動作について説明する。磁気抵抗素子Ｒ２２に情報を書き込む場合には、ビット線Ｂ２とＷ２，Ｗ３に電流を流すことによって、配線が交差する場所での磁場が強めあい、Ｒ２２の磁化が書き換えられる。Ｂ２とＷ２，Ｗ３の電流方向を逆転させれば逆方向の磁界を印加することが可能になる。このような操作によって、情報の書き込みを行う。
【００８０】
図１８〜２０は図１６に示す本実施例のメモリを作成するプロセス工程図である。
【００８１】
まず始めに図１８に示すＭＯＳＦＥＴを半導体プロセスを用いて作成する。半導体基板１には、ドレイン領域２、ソース領域３が形成され、さらに絶縁膜を介してゲート電極４が形成され、これらでＭＯＳＦＥＴ（電界効果型トランジスタ）が構成されている。各電界効果トランジスタ間はＬＯＣＯＳフィールド酸化膜２１によって絶縁されている。
【００８２】
電界効果トランジスタのドレイン領域２には、プラグ電極５が形成され、また、その側部下方には、絶縁体を介して書き込み線１０，１１，１５がプラグ電極５ａ（５ｂ）の両脇に設けられている。
【００８３】
次にマグネトロンスパッタを用いて磁気抵抗膜９を成膜する（図１９）。途中、非磁性層であるＡｌ２Ｏ３はプラズマ酸化を行って調質する。
【００８４】
さらに、プラグ電極と接続するメモリセルとなる領域を規定する加工を行い、周囲を絶縁層で電気的に隔離する（図２０）。磁気抵抗素子の加工にあたっては使用するレジストの形状をプロセス的に低斜度のテーパーが形成できるように調整した。側壁斜度はおよそ４５度である。加工は、従来通りイオンミリングを用いている。磁気抵抗素子９ａ，９ｂと接続するように紙面平行方向にビット線６を形成し、絶縁層で埋め込む（図１６）とプロセス完了である。
【００８５】
本実施例の構成とすることで、書き込み線の電流密度を大幅に下げながら、一方で高集積化を実現することが出来た。また磁気抵抗素子の形状は断面構造が台形となることから、反転磁界のオフセットが生じず消費電力を抑制することができた。さらには、従来プロセスにほとんど手を加えずに反転磁界のオフセットを抑制出来たことから、非常に低コストであることが明らかになった。
【００８６】
（実施例３）
図２１は本発明の実施例を示すもので断面構造を示す。図７と比べ、各メモリセルに対し書き込み線を２本づつ配している。上記の構成により、メモリセル９ａ，９ｂに対して同時に書き込み線に電流を流して記録することが可能なため高速化することが可能になる。また磁気抵抗素子の形状は本発明の断面が台形となる構造であることから、反転磁界のオフセットが生じず消費電力を抑制することができた。
【００８７】
（実施例４）
図２２は本発明の実施例を示すもので断面構造を示す。隣接するメモリセルと書き込み線を共用化している。また、ソース領域３が磁気抵抗膜９ａと９ｂで共有化される構造となっている。本実施例の構成により、ソース領域を共有化することによって配線本数が減り、デバイス構造が簡略化されるために、メモリ素子を小型化できる。また磁気抵抗素子の形状は本発明の断面が台形となる構造であることから、反転磁界のオフセットが生じず消費電力を抑制することができた。
【００８８】
【発明の効果】
本発明の適用により、磁気抵抗素子において、一方の磁性層からの静磁界により、もう一方の磁性層の反転磁界がオフセットする問題を解消することが出来た。また、このような磁気抵抗素子を不揮発固体メモリ、ＭＲＡＭに用いることによって記録電流を低減できることから、書き込み線の電流密度を大幅に下げながら、一方で高集積化を実現し、コストの上昇を抑制することが可能になる。また、メモリ素子の記録再生動作の安定性を高め、高速に記録再生可能な不揮発固体メモリを実現することが出来る。
【図面の簡単な説明】
【図１】本発明の磁気抵抗素子の断面構造の一例を示す図である。
【図２】膜表面から７５ｎｍ離れた地点における垂直磁化膜からの漏洩磁界を説明する図である。
【図３】膜表面から２ｎｍ離れた地点における垂直磁化膜からの漏洩磁界を説明する図である。
【図４】本発明の磁気抵抗素子の一例を示すための概略的断面図である。
【図５】側壁角度を定義するための模式図である。
【図６】磁気抵抗素子の断面形状に対するエッチングレートの影響を説明する模式図である。
【図７】本発明の磁気抵抗素子を用いたメモリ素子を示す断面図である。
【図８】本発明のメモリの一実施形態を示すための等価回路図である。
【図９】メモリ素子をマトリックス状に配したメモリの等価回路図である。
【図１０】実施例１のメモリ素子を作成するプロセスを説明する図である。
【図１１】実施例１のメモリ素子を作成するプロセスを説明する図である。
【図１２】実施例１のメモリ素子を作成するプロセスを説明する図である。
【図１３】実施例１のメモリ素子を作成するプロセスを説明する図である。
【図１４】実施例１のメモリ素子を作成するプロセスを説明する図である。
【図１５】傾斜角度とオフセット磁界の大きさの関係を示すための図である。
【図１６】実施例１のメモリ素子を作成するプロセスを説明する図である。
【図１７】実施例１のメモリ素子を基板上にマトリックス配置したメモリの等価回路図である。
【図１８】実施例２のメモリを作製するプロセスを説明するための図である。
【図１９】実施例２のメモリを作製するプロセスを説明するための図である。
【図２０】実施例２のメモリを作製するプロセスを説明するための図である。
【図２１】実施例３のメモリの概略的な断面図である。
【図２２】実施例４のメモリの概略的な断面図である。
【図２３】磁気抵抗素子の磁化状態を説明するための模式図である。
【図２４】角型比１のＭＲカーブにおいてオフセット磁界Ｈ０を説明するためのＲ−Ｈカーブである。
【図２５】角型比１以下のＭＲカーブにおいてオフセット磁界Ｈ０を説明するためのＲ−Ｈカーブである。
【符号の説明】
１  基板
２  ドレイン領域
３  ソース領域
４  ゲート電極
５  プラグ
６  ビット線
９  磁気抵抗膜
１０  書き込み線
１１  書き込み線
１５  書き込み線
２１  ＬＯＣＯＳ領域
２２  ソース電極
１００  第１磁性層
２００  第２磁性層
３００  非磁性層
４００  ハードマスク材
５００  レジストマスク
６００  絶縁膜
７００  上部電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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