(57)【特許請求の範囲】
【請求項１】
基板上に非単結晶半導体からなる第１の導電型の半導体層を形成する工程と、
該第１の導電型半導体層上に、非晶質半導体からなる実質的にｉ型の半導体層を形成する工程と、
該非晶質半導体からなる実質的にｉ型の半導体層上に、微結晶半導体からなる実質的にｉ型の半導体層をその成膜速度の減少率が次第に減少するように成膜速度を減少させながら形成する工程と、
該微結晶半導体からなる実質的にｉ型の半導体層上に、非単結晶半導体からなる第２の導電型の半導体層を形成する工程と、を有する堆積膜形成方法。
【請求項２】
前記基板が長尺状の基板であることを特徴とする請求項１記載の堆積膜形成方法。
【請求項３】
原料ガス供給量を時間的に減少させることにより前記成膜速度を減少させることを特徴とする請求項１記載の堆積膜形成方法。
【請求項４】
前記長尺基板を搬送しながら、前記半導体層を連続的に形成することを特徴とする請求項１記載の堆積膜形成方法。
【請求項５】
前記微結晶半導体からなる実質的にｉ型の半導体層を形成する工程において、成膜室内の原料ガスの存在量を基板搬送方向に空間的に減少させることによって、前記成膜速度を減少させることを特徴とする請求項４記載の堆積膜形成方法。
【請求項６】
基板上に非単結晶半導体からなる第１の導電型の半導体層を形成する工程と、
該第１の導電型半導体層上に、非晶質半導体からなる実質的にｉ型の半導体層を形成する工程と、
該非晶質半導体からなる実質的にｉ型の半導体層上に、微結晶半導体からなる実質的にｉ型の半導体層をその成膜速度の減少率が次第に減少するように成膜速度を減少させながら形成する工程と、
該微結晶半導体からなる実質的にｉ型の半導体層上に、非単結晶半導体からなる第２の導電型の半導体層を形成する工程と、を有する半導体素子の製造方法。
【請求項７】
前記基板が長尺状の基板であることを特徴とする請求項６記載の半導体素子の製造方法。
【請求項８】
原料ガス供給量を時間的に減少させることにより前記成膜速度を減少させることを特徴とする請求項６記載の半導体素子の製造方法。
【請求項９】
前記長尺基板を搬送しながら、前記半導体層を連続的に形成することを特徴とする請求項６記載の半導体素子の製造方法。
【請求項１０】
前記微結晶半導体からなる実質的にｉ型の半導体層を形成する工程において、成膜室内の原料ガスの存在量を基板搬送方向に空間的に減少させることによって、前記成膜速度を減少させることを特徴とする請求項９記載の半導体素子の製造方法。
【請求項１１】
基板上に非単結晶半導体からなる第１の導電型の半導体層を形成する工程と、
該第１の導電型半導体層上に、非晶質半導体からなる実質的にｉ型の半導体層を形成する工程と、
該非晶質半導体からなる実質的にｉ型の半導体層上に、微結晶半導体からなる実質的にｉ型の半導体層をその成膜速度の減少率が次第に減少するように成膜速度を減少させながら形成する工程と、
該微結晶半導体からなる実質的にｉ型の半導体層上に、非単結晶半導体からなる第２の導電型の半導体層を形成する工程と、を有する光電変換素子の製造方法。
【請求項１２】
前記基板が長尺状の基板であることを特徴とする請求項１１記載の光電変換素子の製造方法。
【請求項１３】
原料ガス供給量を時間的に減少させることにより前記成膜速度を減少させることを特徴とする請求項１１記載の光電変換素子の製造方法。
【請求項１４】
前記長尺基板を搬送しながら、前記半導体層を連続的に形成することを特徴とする請求項１１記載の光電変換素子の製造方法。
【請求項１５】
前記微結晶半導体からなる実質的にｉ型の半導体層を形成する工程において、成膜室内の原料ガスの存在量を基板搬送方向に空間的に減少させることによって、前記成膜速度を減少させることを特徴とする請求項１４記載の光電変換素子の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は堆積膜形成方法、堆積膜形成装置及び半導体素子の製造方法に関し、特に詳しくは、微結晶を含有する半導体層を有する光電変換素子の製造方法に関する。
【０００２】
【従来の技術】
光起電力素子やセンサー等の光電変換素子として、ステンレス基板上にZnO、Agを代表とする裏面反射層を成膜し、pinあるいはnip接合を有する非晶質シリコンなどの非単結晶半導体膜を成膜し、ITOやSnO2を代表例とする透明電極が積層されたものが知られている。
【０００３】
これらの非単結晶半導体から構成される光電変換素子は光電変換効率を高めることが重要な課題である。従来の非晶質シリコン光電変換素子においては、光入射側電極と導電型の半導体層（ｐ型あるいはｎ型の半導体層）との界面抵抗が高いために曲性因子(F.F.)の向上が妨げられ、光電変換効率(Eff.)の大幅な向上が達成できなかった。そこで光入射側電極と導電型の半導体層との界面抵抗を低くするために微結晶質の半導体を用い、微結晶化による抵抗の低下により、F.F.の改善を図ることが行われている。更に微結晶化により光透過率を改善する。
【０００４】
しかしながら、通常、非晶質層はSiH4、H2などの混合ガスをグロー放電分解することにより形成されるが、微結晶の導電型半導体層を形成するにはグロー放電用電極に印加する高周波電力が大きいほどシリコンの微結晶化が進むとされていることから、高周波電力を非晶質シリコンの形成時の数倍以上にして微結晶層を形成している。このために微結晶層形成時に、i型半導体層表面、すなわちi型半導体層とｐ型あるいはｎ型の半導体層との界面がグロー放電により生じるプラズマの高速荷電粒子の衝突によるダメージを受け、i型半導体層とｐ型あるいはｎ型の半導体層との接合が不完全となり、界面準位が増加し、光電変換効率が低下するなどの問題点があった。
【０００５】
そこでこの問題点を解決するために、特開昭62-209871では、i型半導体層の微結晶化の度合いを導電型の半導体層に向かって順次大きくすること方法が開示されている。ただし、この方法では微結晶化の度合いを順次変化していくために、高周波電力を変化させるあるいはH2流量を変化させる方法などが挙げられているが、図３に示すような長尺の放電室を有する成膜室などを用いて、図４に示すように帯状基板を連続搬送し、半導体層を形成する場合においては実現が困難である。
【０００６】
そこで、i型半導体層の一部を微結晶層にすることが考えられる。微結晶化するためには前述したように高周波電力を増加し、H2希釈率を上げることなどがある。しかしながら、H2希釈率を上げると成膜速度が0.1〜5Å/secとかなり低レートとなってしまい、長さの小さい放電室では十分な厚さの微結晶i型層が得られず、また十分な膜厚の微結晶i型層を形成するには長時間が必要となり、いずれも量産化にとっては問題となっていた。
【０００７】
成膜速度を上げるためにＨ2希釈率を減らす、高周波電力を増加するなどの方法をとると、微結晶i型半導体層最表面の微結晶化の度合いが低下し、導電型の半導体層との界面の界面準位を増加させることになる。このことはｉ型半導体層上に形成される導電型の半導体層（以下第２の導電型の半導体層という）が非晶質であっても問題となる。
【０００８】
また、第２の導電型の半導体層が微結晶シリコンで形成される場合には、i型層表面の微結晶化度が高く、その上に積層する第２の導電型の半導体層の微結晶化度が低いと、p/i界面の界面準位が増加してしまい、光電変換効率の向上を妨げてしまう。微結晶化度を上げるためには前述したように高周波電力を増加し、H2希釈率を上げることなどがあるが、低レートとなってしまい、十分な膜厚の第2の導電型の半導体層を形成するためには長い時間が必要となり、十分な厚さの第2の導電型の半導体層を得るためには非常に長い放電室が必要となり、前記微結晶ｉ型半導体層と同様、光起電力素子の量産化にとって大きな問題となっていた。
【０００９】
【発明が解決しようとする課題】
本発明は、微結晶化の度合いを低下させることなく、微結晶i型半導体層の成膜速度を向上した微結晶i型半導体層の製造方法を提供する。
【００１０】
かかる微結晶i型半導体層は、該i型半導体層と接合する導電型層との界面接合を改善する。また、該i型半導体層と接合する導電型半導体層が微結晶半導体である場合、該導電型の微結晶半導体層の成膜に伴うi型層のダメージを抑制するものである。
【００１１】
また、本発明は、微結晶化の度合いを低下させることなく、微結晶導電型半導体層の成膜速度を向上した微結晶導電型半導体層の製造方法を提供する。
【００１２】
かかる微結晶導電型半導体層は、該導電型半導体層と接する電極との界面接合を改善する。
【００１３】
また光透過率を改善し、もって光起電力素子のFFを改善する。
【００１４】
【課題を解決するための手段】
本発明は、基板上に非単結晶半導体からなる第１の導電型の半導体層を形成する工程と、該第１の導電型半導体層上に、非晶質半導体からなる実質的にｉ型の半導体層を形成する工程と、該非晶質半導体からなる実質的にｉ型の半導体層上に、微結晶半導体からなる実質的にｉ型の半導体層をその成膜速度の減少率が次第に減少するように成膜速度を減少させながら形成する工程と、該微結晶半導体からなる実質的にｉ型の半導体層上に、非単結晶半導体からなる第２の導電型の半導体層を形成する工程と、を有する堆積膜形成方法、半導体素子の製造方法、及び光電変換素子の製造方法を提供する。
【００１５】
また、本発明は、基板上に非単結晶半導体からなる第１の導電型の半導体層を形成する工程と、該第１の導電型半導体層上に、非晶質半導体からなる実質的にｉ型の半導体層を形成する工程と、該非晶質半導体からなる実質的にｉ型の半導体層上に、微結晶半導体からなる実質的にｉ型の半導体層を形成する工程と、該微結晶半導体からなる実質的にｉ型の半導体層上に、非単結晶半導体からなる第２の導電型の半導体層をその成膜速度を増大させながら形成する工程と、を有する堆積膜形成方法、半導体素子の製造方法、及び光電変換素子の製造方法を提供する。
【００１６】
さらに、本発明は、グロー放電により原料ガスを分解して長尺状の基板上に堆積膜を形成する堆積膜形成装置において、前記装置は、前記原料ガスを供給するための複数の原料ガス供給孔を有し、該原料ガス供給孔の間隔が前記基板の長手方向に変化するように該原料ガス供給孔が前記装置に設けられていることを特徴とする堆積膜形成装置を提供する。
【００１７】
加えて、本発明は、基板上に非単結晶半導体からなる第１の導電型の半導体層を形成する工程と、該第１の導電型半導体層上に、非晶質半導体からなる実質的にｉ型の半導体層を形成する工程と、該非晶質半導体層からなる実質的にｉ型の半導体層上に、微結晶半導体からなる実質的にｉ型の半導体層をその成膜速度を減少させながら形成する工程と、該微結晶半導体からなる実質的にｉ型の半導体層上に、非単結晶半導体からなる第２の導電型の半導体層をその成膜速度を増大させながら形成する工程と、を有する堆積膜形成方法、半導体素子の製造方法、及び光電変換素子の製造方法を提供する。
【００１８】
【発明の実施の形態】
以下、図１と図2（a）を参照しながら本発明を詳細に説明する。図1は本発明の製造方法によって形成される光電変換素子の模式的断面図であり、図2（a）は本発明におけるi型微結晶層形成時の時間と成膜速度との関係図である。
【００１９】
基板101上に第1の導電型の半導体層１０２、非晶質i型半導体層１０３、微結晶i型半導体層１０４、第2の導電型の半導体層１０５、透光性あるいは非透光性の導電膜（電極）１０６、及び集電電極１０７が積層されている。第1及び第2の導電型の半導体層はそれぞれ、n層及びp層（順不同）とする。
【００２０】
第2の導電型の半導体層は微結晶半導体からなることが好ましい。これにより、光透過率を改善し、また光入射側の電極１０６との界面抵抗を減少させることができ、その結果FFを改善することができる。
【００２１】
本発明のｉ型半導体層は、実質的にｉ型であればよい。即ちｉ型半導体層としての性質を損なわない範囲で不純物を含んでいてもよい。
【００２２】
（微結晶i型半導体層）
本発明では、非晶質i型半導体層103と第２の導電型の半導体層105の間に形成する微結晶i型半導体層104の成膜速度を、図2（a）の線201に示すように、初期段階では高い成膜速度とし、時間が経過するにしたがって順次成膜速度を低下させる。つまり前記非晶質i型半導体層から前記第２の導電型の半導体層に向かって、高い成膜速度から低い成膜速度へと順次成膜速度を減少させて成膜する。
【００２３】
非晶質i型半導体層103の表面ではシリコン原子はランダムに並んでいるために、微結晶i型半導体層104の成膜初期段階では、成膜速度によらず微結晶が比較的形成されやすい。しかし、微結晶ｉ型半導体層の形成がさらに進むと、図2（a）の破線203のように高い成膜速度のままでは結晶性を維持しにくくなり、高品質な微結晶層を形成することが困難になる。
【００２４】
一方、図2（a）の線202のように成膜初期段階から十分な層厚が得られる時間まで、低い成膜速度のままで形成すれば高い結晶性で高品質なi型微結晶半導体層が得られるが、長時間が必要になり量産化には適しない。
【００２５】
そこで図2（a）の線201のように微結晶層の形成が進むにつれて成膜速度を順次低下させると、量産化が実現可能な短い時間でも、高い結晶性を維持しつつ高品質な微結晶層が得られることになり、i型微結晶半導体層104の膜質の低下、第2の導電型の半導体層105とi型微結晶半導体層104との界面準位の増加などによる光電変換効率の低下が防止されることになる。
【００２６】
（微結晶導電型半導体層）
本発明では、微結晶i型半導体層の上に形成する第２の導電型の半導体層の成膜速度を、図2（ｂ）の線204に示すように、初期段階では低い成膜速度で、時間が経過するにしたがって順次成膜速度を増加させる。つまり前記微結晶i型半導体層104と前記第２の導電型の半導体層105との界面から、低い成膜速度から高い成膜速度へと順次成膜速度を増加させて成膜する。
【００２７】
図2（ｂ）の線206のように成膜初期段階から成膜終了段階まで高い成膜速度で第2の導電型の半導体層を形成すると、量産化が実現可能な短い時間で第2の導電型の半導体層が形成できるが、前記微結晶i型層104と前記第２の導電型の半導体層105との界面で、微結晶が成長しにくく界面準位が増加してしまう。
【００２８】
その理由は微結晶i型半導体層104の表面ではシリコン原子が部分的に整列して並んでいるために、第2の導電型の半導体層105の成膜初期段階で高い成膜速度で膜を形成すると、微結晶が形成されにくい点にある。
【００２９】
一方、図2（ｂ）の線205のように低い成膜速度のままでは、高い結晶性で高品質な微結晶層が得られるが、長時間が必要になり量産化には適しない。
【００３０】
そこで図2（ｂ）の線204のように第2の導電型の半導体層の形成が進むにつれて成膜速度を順次増加させると、量産化が実現可能な短い時間でも、前記i型半導体層104と前記第２の導電型の半導体層105との界面における界面準位の増加を抑制しつつ、第2の導電型の半導体層が得られることになり、該界面準位の増加などによる光電変換効率の低下が防止されることになる。また、第2の導電型の半導体層を微結晶化することにより電極１０６との接合を改善し、また光透過率が向上するため光起電力素子のFFが向上する。
【００３１】
本発明では低い成膜速度から高い成膜速度まで成膜速度を増加させるにあたり、成膜速度の増加率が順次増加していくことが望ましい。すなわち第2の導電型の半導体層の形成初期段階では成膜速度を遅く、次第に速めていくことにより、微結晶i型半導体層との界面準位の増加を抑制しつつ、第2の導電型の半導体層の形成時間を短縮する。
【００３２】
また、成膜速度を変化させる部分の厚みは、量産可能な形成時間で当該層が形成できる範囲内であれば、当該層の厚みのできるだけ多くの部分を占めることが望ましい。
【００３３】
また、成膜速度を変化させる部分の最大の成膜速度Rmaxと最小の成膜速度Rminの比Rmax／Rminは、微結晶層が良好に形成され、量産可能な形成時間で当該層が形成できる範囲であれば、できるだけ大きいことが望ましい。
【００３４】
（成膜速度の制御方法）
半導体層の形成はプラズマCVD法による。微結晶i型半導体層及び／又は微結晶p型半導体層の成膜速度の制御は好ましくは原料ガスの供給量を制御することによる。原料ガス供給量を制御することにより微結晶化度を維持しつつ成膜速度を高く保つことが可能になる。バッチ処理、あるいは長尺基板を成膜時に搬送停止して成膜する方法、の場合には、原料ガス供給量を時間的に減少又は増加させる。また、長尺基板を搬送しながら成膜する方法の場合には、原料ガスを長尺基板の搬送方向に空間的に減少又は増加させる。原料ガス供給量は一定としても、拡散及び堆積膜形成に利用されるため空間的に濃度勾配が生じる。また、原料ガス供給量を基板搬送方向に空間的に減少または増加させてもよい。
【００３５】
【実施例】
(実施例1)
図1に示した光電変換素子を一般的な不図示の平行平板容量結合型方式の高周波プラズマCVD装置を用いて以下のように作製した。
【００３６】
ステンレスからなる基板(サイズ:50mm×100mm)101の上に、順にn型半導体層102、非晶質ｉ型半導体層103、微結晶ｉ型半導体層（ｐ／ｉバッファ層）104、及びｐ型半導体層105を表1の条件で順に形成した。
【００３７】
またp/iバッファ層104における成膜速度の時間変化を模式図として図2（a）に示す。実施例１では、SiH4流量を表１に示す最大値から最小値まで減少させることにより、線201の形状で成膜速度を変化させた。
【００３８】
【表１】
0003754816.tif 000002
【００３９】
以上のように半導体積層膜まで形成した基板を面積50cm2で切り取り、真空蒸着法によってITO(In2O3＋SnO2)膜からなる厚さ87nm、面積0.25cm2の透明導電層を50個、上部電極として形成し、小面積セル（以下、ＳＣ−１と呼ぶ）を50個作製した。
【００４０】
これらのセルにAM1.5 (100mＷ/cm2)の疑似太陽光を照射し、光電変換特性の評価を行なった。
【００４１】
（比較例1-1）
また、比較のために前記p/iバッファ層104を表１に示す成膜条件の最もSiH4流量の少ない条件、即ちＳｉＨ4流量１ｓｃｃｍで、層厚が実施例１と同じ厚さになるように成膜時間を調節して、図2（a）の線202の形状のように、一定の成膜速度を保ちつつ、p/iバッファ層104を形成した。それ以外はＳＣ−１と同様に50個の小面積セル(以下、ＳＣ−２と呼ぶ)を作成し、実施例1と同様の測定を行なった。
【００４２】
（比較例1-2）
さらに、比較のために前記p/iバッファ層104を、ＳＣ−１と同じ成膜時間で、同じ層厚が得られるように、SiH4流量を８ｓｃｃｍに調節して、図2（a）の線203の形状のように、一定の成膜速度を保ちつつp/iバッファ層104を形成した。それ以外はＳＣ−１と同様に50個の小面積セル（以下、ＳＣ−３と呼ぶ）を作成し、実施例1と同様の測定を行なった。
【００４３】
これらの評価結果を表２に示す。図中Ｅｆｆ．は光電変換効率、Ｖｏｃは開放電圧、Ｊｓｃは短絡電流密度、Ｆ．Ｆ．はフィルファクターである。また本例も含めて、以下の測定結果はセル全部の平均値である。ＳＣ−１は、短い成膜時間でp/iバッファ層を形成しながらもＳＣ−２と同等の良好な光電変換効率が得られることが確認できた。また、ＳＣ−２の値で規格化したＳＣ−３の光電変換効率は0.96であり、一定の成膜速度を保ちつつ、短い成膜時間でp/iバッファ層を形成したＳＣ−３は光電変換効率が低下してしまうことが確認できた。
【００４４】
【表２】
0003754816.tif 000003
【００４５】
(実施例2)
本例では、光電変換素子の層構成は実施例1と同じにし、光電変換素子の形成装置として、図4に示すような帯状基板の上に連続的に半導体膜を積層形成できるロール・ツー・ロール方式の装置を用いた点が実施例1と異なる。以下では、作製手順にしたがって説明する。
【００４６】
(1)基板101としては、SUS430BAからなる帯状のステンレス板(幅12cm×長さ200m×厚さ0.15mm)を用いた。この帯状基板の表面上に、スパッタリング法により約1μmのZnO透明導電層を積層し、微小な凹凸表面を有する帯状基板を形成した。
【００４７】
(2)上記(1)で作製した基板をボビン408に巻き付けた状態で、帯状基板の送り出し室401にセットした。
【００４８】
(3)帯状基板は、各ガスゲート409を介して成膜室402〜405を貫通させ、帯状基板の巻き取り室406まで渡し、弛まない程度に張力をかけた。帯状基板をセットした後、各室401〜406内を真空排気した。
【００４９】
(4)真空排気しながらHeガスを導入し、約200PaのHe雰囲気中で各成膜室内部を約350℃に加熱ベーキングした。
【００５０】
(5)加熱ベーキングの後、各ガスゲート409にゲートガスとしてH2を500sccm、各成膜室402〜405にそれぞれの原料ガスを所定流量導入し、各室の内圧を所定圧力に設定した。
【００５１】
(6)帯状基板の巻き取り室406の巻き取りボビン410を回転させ、帯状基板407を成膜室402から405に向かう方向に120cm/分の一定速度で連続的に移動させた。また、各成膜室402〜405内に設けた不図示の温度制御装置により、移動する帯状基板が各成膜室の成膜空間内で所定の温度になるように温度制御を行った。
【００５２】
(7)帯状基板の温度が安定したところで、成膜室402〜405に平行平板電極から13.56MHzの高周波電力をそれぞれ不図示の電源からマッチング装置を介して投入した。放電電力の投入により各成膜室402〜405内の原料ガスをプラズマ化し、各成膜室内で連続的に移動する帯状基板407の表面上に半導体膜の形成を行なった。
【００５３】
なお、成膜室402〜405は図3に示すような構造で、チャンバー３０２中を連続的に移動する帯状基板301の上流側のガス供給管３０７から原料ガスが供給され、基板搬送方向の下流側の排気口３１０から排気管３０８を通して排気される。各成膜室はガスゲート303で分離されている。ガスゲート中のゲートガス導入管３２０から分離通路３１９にゲートガスが導入される。基板301の温度は熱電対315で監視され、ヒーター313で制御される。基板はローラー318で支持されている。原料ガスはヒーター309で暖められながら基板の上流側で供給される。放電室３０５内には原料ガスをプラズマ化するための放電電極３０６が設けられている。なお、３１１は成膜領域開口調整板、３１７はリフレクターである。各成膜室で、順にn型半導体層、非晶質ｉ型半導体層、微結晶ｉ型半導体層（ｐ／ｉバッファ層）、及びｐ型半導体層を表3の条件で順に形成した。
【００５４】
【表３】
0003754816.tif 000004
【００５５】
(8)帯状基板は、搬送を開始してから連続して180分間移動させた。その間、170分間連続して半導体積層膜の形成を行なった。
【００５６】
(9)約170mに亘って半導体積層膜を形成した後、放電電力の投入と、原料ガスの導入と、帯状基板および成膜室の加熱とを停止し、成膜室内のパージを行った。その後、帯状基板および装置内部を十分冷却してから装置を開け、ボビン410に巻かれた帯状基板を、帯状基板の巻き取り室406から装置の外へ取り出した。
【００５７】
（10）取り出した帯状基板を不図示の連続モジュール化装置によって連続的に加工し、本発明の装置で形成した半導体積層膜の上に、透明電極として全面に厚さ70nmのITO(In2O3＋SnO2)薄膜を形成し、集電電極として一定間隔に細線状のAg電極を形成し、単位素子の直列化等のモジュール化を行うことにより、シングル型太陽電池によって構成された35cm×35cmの太陽電池モジュール（以下、ＳＣ−４と呼ぶ）を１０個連続的に作製した。作製した太陽電池モジュールについて、AM1.5(100mＷ/cm2)の疑似太陽光照射下にて特性評価を行った。
【００５８】
上述の成膜とは別に、i型微結晶半導体層（p／iバッファ層）の膜質を調べるために、成膜室404で帯状基板の搬送を一旦停止し、任意の時間で、表３に示すようなp/iバッファ層の成膜条件で膜を形成した。
【００５９】
その膜厚から成膜速度を求め、成膜室404内部の基板搬送方向の成膜速度分布を調べた結果を図5の線５０１に示す。図3における放電室305内壁の左端を原点とした基板搬送方向の位置と、その位置での成膜速度との関係を表している。これによれば、p層に向かって成膜速度が減少していることが分かる。一方、成膜領域全体にわたって良好な微結晶シリコンが形成されていることをRHEEDパターンで確認した。
【００６０】
（比較例２）また、比較のために、前記p/iバッファ層104を成膜室404で形成する際に、一定の成膜速度で十分な膜厚のi型微結晶層を形成するために、表4に示すような成膜条件で、p/iバッファ層104を形成した。このときの成膜室404における成膜速度分布を図5の線502で示す。それ以外はＳＣ−４と同様に35cm×35cmの太陽電池モジュール（以下、ＳＣ−５と呼ぶ）を１０個作成し、実施例2と同様の測定を行なった。
【００６１】
これら素子における評価結果の平均値を表5に示す。ＳＣ−４の値で規格化したＳＣ−５の光電変換効率は0.96であり、一定の成膜速度を保ちつつp/iバッファ層を形成したＳＣ−５は光電変換効率が低下してしまうことが確認できた。
【００６２】
微結晶シリコンが形成されるような条件、すなわち高周波電力が大きく、H2希釈率が高いような成膜条件では、原料ガスは放電室305のガス吹き出し部付近で、大きな高周波電力によって急速に分解され、高い成膜速度で微結晶シリコン膜として帯状基板301に厚く堆積する。さらに、ガス吹き出し部付近で分解されなかった原料ガスは順次、図中左方から右方へ移動し、放電室305内を排気口３１０に向かって流れながら分解され、微結晶シリコン膜として帯状基板301に堆積していくが、原料ガスは順次枯渇していくために、形成される膜厚は、原料ガスの移動に伴って徐々に薄くなる。すなわち排気孔に向かって成膜速度が徐々に減少していく。
【００６３】
【表４】
0003754816.tif 000005
【００６４】
【表５】
0003754816.tif 000006
【００６５】
(実施例3)
本例では、図6に示すような層構成の光電変換素子を形成した。すなわち、非晶質ｉ型半導体層603をシリコンゲルマニウムにより形成し、更に非晶質ｉ型半導体層603と微結晶ｉ型半導体層（バッファ層2）との間に、非晶質ｉ型半導体層（バッファ層1）を設けたほかは図1と同様の構成である。
【００６６】
帯状基板の上に連続的に半導体膜を積層形成できるロール・ツー・ロール方式の成膜装置としては、図7に示したものを用いた。以下、作製手順にしたがって説明する。
【００６７】
(1)基板601としては、SUS430BAからなる帯状のステンレス板(幅12cm×長さ200m×厚さ0.15mm)を用いた。この帯状基板の表面上にDCスパッタ法によって反射性導電層としてAgを400nm堆積し、さらに緩衝層としてZnOを1μmを堆積し、微小な凹凸表面を有する帯状基板を形成し、その後実施例2の（2）〜（10）と同様に表6の条件で成膜し、太陽電池モジュール（以下ＳＣ−６と呼ぶ）を１０個作成した。
【００６８】
【表６】
0003754816.tif 000007
【００６９】
（比較例３）
また、比較のために、前記p/iバッファ層605を成膜室704で形成する際に、一定の成膜速度で十分な膜厚のi型微結晶層を形成するために、比較例２と同様の、表4に示すような成膜条件で、p/iバッファ層605を形成した。このときの成膜室704における成膜速度分布を図5の線502で示す。それ以外はＳＣ−６と同様に35cm×35cmの太陽電池モジュール（以下ＳＣ−７と呼ぶ）を１０個作成し、実施例３と同様の測定を行なった。
【００７０】
これらの素子における評価結果の平均値を表7に示す。ＳＣ−６の値で規格化したＳＣ−７の光電変換効率は0.96であり、一定の成膜速度を保ちつつp/iバッファ層を形成した比3素子は光電変換効率が低下してしまうことが確認できた。
【００７１】
【表７】
0003754816.tif 000008
【００７２】
(実施例４)
図1に示した光電変換素子を一般的な不図示の平行平板容量結合型方式の高周波プラズマCVD装置を用いて以下のように作製した。
【００７３】
ステンレスからなる基板(サイズ:50mm×100mm)101の上に、順にn型半導体層102、非晶質ｉ型半導体層103、微結晶ｉ型半導体層（ｐ／ｉバッファ層）104、及びｐ型半導体層105を表８の条件で順に形成した。
【００７４】
またp型半導体層105における成膜速度の時間変化を模式図として図2（b）に示す。実施例4では、SiH4及びBF3の流量を表８に示す最小値から最大値まで増加させることにより、線204の形状で成膜速度を変化させた。
【００７５】
【表８】
0003754816.tif 000009
【００７６】
以上のように半導体積層膜まで形成した基板を面積50cm2で切り取り、真空蒸着法によってITO(In2O3＋SnO2)膜からなる厚さ87nm、面積0.25cm2の透明導電層を50個、上部電極として形成し、小面積セル（以下ＳＣ−８とする）を50個を作製した。
【００７７】
これらのセルにAM1.5 (100mＷ/cm2)の疑似太陽光を照射し、光電変換特性の評価を行なった。
【００７８】
（比較例4-1）
また、比較のために前記p型半導体層105を表１に示す成膜条件の最もSiH4流量、ＢＦ3流量の少ない条件で、層厚が実施例4と同じ厚さになるように成膜時間を調節して、図2（b）の線205の形状のように、一定の成膜速度を保ちつつ、p型層105を形成した。それ以外はＳＣ−８と同様に50個の小面積セル（以下ＳＣ−９とする）を作成し、実施例4と同様の測定を行なった。
【００７９】
（比較例4-2）
また、比較のために前記p型半導体層105を、ＳＣ−８と同じ成膜時間で、同じ層厚が得られるように、SiH4流量を１０ｓｃｃｍにＢＦ3流量を０．５ｓｃｃｍに調節して、図2（b）の線206の形状のように、一定の成膜速度を保ちつつp型半導体層105を形成した。それ以外はＳＣ−８と同様に50個の小面積セル（以下ＳＣ−１０とする）を作成し、実施例4と同様の測定を行なった。
【００８０】
これらの評価結果を表9に示す。ＳＣ−８は、短い成膜時間でp型半導体層を形成しながらもＳＣ−９と同等の良好な光電変換効率が得られることが確認できた。また、ＳＣ−９の値で規格化したＳＣ−１０の光電変換効率は0.96であり、一定の成膜速度を保ちつつ、短い成膜時間でp型半導体層を形成したＳＣ−１０は光電変換効率が低下してしまうことが確認できた。
【００８１】
【表９】
0003754816.tif 000010
【００８２】
(実施例５)
本例では、光電変換素子の層構成は実施例4と同じにし、光電変換素子の形成装置として、図4に示すような帯状基板の上に連続的に半導体膜を積層形成できるロール・ツー・ロール方式の装置を用いた点が実施例4と異なる。実施例2と同様にして表10の条件で成膜し、太陽電池モジュール（以下ＳＣ−１１と呼ぶ）を１０個作成した。
【００８３】
【表１０】
0003754816.tif 000011
【００８４】
なお、成膜室402〜404は図3に示すような構造で、連続的に移動する帯状基板の上流側で原料ガスが供給され、基板搬送方向の下流側で排気管３０８で排気される。成膜室405は図8に示すような構造で、放電室８０５の連続的に移動する帯状基板の下流側でガス供給管８０７から原料ガスが供給され、基板搬送方向の上流側から排気管８０８を通して排気される。
【００８５】
作製した太陽電池モジュールについて、AM1.5(100mＷ/cm2)の疑似太陽光照射下にて特性評価を行った。
【００８６】
上述の成膜とは別に、p型半導体層の膜質を調べるために、帯状基板の搬送を一旦停止し、４０分間、表１０に示すようなp型層の成膜条件で膜を形成した。
【００８７】
その膜厚から成膜速度を求め、成膜室405内部の基板搬送方向の成膜速度分布を調べた結果を図9の901に示す。図９は図8における放電室805内壁の左端を原点とした基板搬送方向の位置と、その位置での成膜速度との関係を表している。これによれば、基板搬送方向の下流で成膜速度が増大していることが分かる。一方、成膜領域全体にわたって良好な微結晶シリコンが形成されていることをRHEEDパターンで確認した。
【００８８】
実施例２と同様、微結晶シリコンが形成されるような条件、すなわち高周波電力が大きく、H2希釈率が高いような成膜条件では、原料ガスは放電室805のガス吹き出し部付近で、大きな高周波電力によって急速に分解され、高い成膜速度で微結晶シリコン膜として帯状基板801に厚く堆積する。さらに、ガス吹き出し部付近で分解されなかった原料ガスは順次、図中右方から左方へ移動し、放電室805内を排気孔に向かって流れながら分解され、微結晶シリコン膜として帯状基板801に堆積していくが、原料ガスは順次枯渇していくために、形成される膜厚は、原料ガスの移動に伴って徐々に薄くなる。すなわち排気孔に向かって成膜速度が徐々に減少していく。
【００８９】
（比較例５）
また、比較のために、前記p型半導体層105を成膜室404で形成する際に、一定の成膜速度で十分な膜厚のp型微結晶層を形成するために、表１１に示すような成膜条件で、p型半導体層105を形成した。このときの成膜室404における成膜速度分布を図9の線902で示す。それ以外はＳＣ−１１と同様に35cm×35cmの太陽電池モジュール（以下ＳＣ−１２と呼ぶ）を１０個作成し、実施例５と同様の測定を行なった。
【００９０】
これら素子における評価結果の平均値を表１２に示す。ＳＣ−１１の値で規格化したＳＣ−１２の光電変換効率は0.96であり、一定の成膜速度を保ちつつp型半導体層を形成したＳＣ−１２は光電変換効率が低下してしまうことが確認できた。
【００９１】
【表１１】
0003754816.tif 000012
【００９２】
【表１２】
0003754816.tif 000013
【００９３】
(実施例6)
本例では、非晶質ｉ型半導体層103をシリコンゲルマニウムとしたほかはＳＣ−１１と同様の構成である。
【００９４】
帯状基板の上に連続的に半導体膜を積層形成できる図4に示すロール・ツー・ロール方式で実施例２と同様に表13の条件で成膜し、太陽電池モジュール（以下ＳＣ−１３と呼ぶ）を１０個作成した。
【００９５】
作成した太陽電池モジュールについて、ＡＭ１．５（１００ｍｗ／ｃｍ2）の疑似太陽光照射下にて特性評価を行った。
【００９６】
【表１３】
0003754816.tif 000014
【００９７】
（比較例６）
また、比較のために、前記p型半導体層105を形成する際に、一定の成膜速度で十分な膜厚のp型半導体層を形成するために、比較例5と同様の、表11に示すような成膜条件で、p型半導体層105を形成した。その他の点は実施例６と同様にした。このときの成膜室405における成膜速度分布を図9の線902で示す。それ以外はＳＣ−１３と同様に35cm×35cmの太陽電池モジュール（以下ＳＣ−１４と呼ぶ）を１０個作成し、実施例5と同様の測定を行なった。
【００９８】
これらの素子における評価結果の平均値を表14に示す。ＳＣ−１３の値で規格化したＳＣ−１４の光電変換効率は0.97であり、一定の成膜速度を保ちつつp型半導体層を形成したＳＣ−１４は光電変換効率が低下してしまうことが確認できた。
【００９９】
【表１４】
0003754816.tif 000015
【０１００】
（実施例７）
実施例２において、前記p/iバッファ層104を成膜室404で形成する際に、成膜速度の分布をつけるために、図10に示すように放電室1005の横壁に複数の原料ガス供給用小孔1021を設け、原料ガスを供給した。前記原料ガス供給用小孔1021は基板搬送上流側、すなわちi型半導体層成膜室403側からその数が密から粗になるように配置されており、図２の線201で示されるような本発明の製造方法で用いられる成膜速度分布が容易に得られる。表15に示すような成膜条件で、p/iバッファ層104を形成した。このときの成膜室404における成膜速度分布を図12の実線で示す。それ以外は実2素子と同様に35cm×35cmの太陽電池モジュール（以下ＳＣ−１５と呼ぶ）を１０個作成し、実施例2と同様の測定を行なった。
【０１０１】
これら素子における評価結果の平均値を表16に示す。ＳＣ−５の値で規格化したＳＣ−１５の光電変換効率は1.035であり、従来の放電室構造で、一定の成膜速度を保ちつつp/iバッファ層を形成したＳＣ−５に比べて、図10に示すような放電室構造でp/iバッファ層を形成したＳＣ−１５は、光電変換効率が向上することが確認できた。また、実施例２と比べて、高周波電力を低くすることができた。
【０１０２】
なおこの装置の原料ガス供給小孔の配置の疎密を逆にして、微結晶ｐ型半導体層の成膜にも適用できる。
【０１０３】
【表１５】
0003754816.tif 000016
【０１０４】
【表１６】
0003754816.tif 000017
【０１０５】
（実施例８）
実施例７と同様、実施例２において前記p/iバッファ層104を成膜室404で形成する際に、成膜速度の分布をつけるために、図11に示すように放電室1105の放電電極1106に複数の原料ガス供給用小孔1121を設け、原料ガスを供給した。前記原料ガス供給用小孔1121は基板搬送上流側、すなわちi型半導体層成膜室403側からその数が密から粗になるように配置されており、図２の線201で示されるような本発明の製造方法で用いられる成膜速度分布が容易に得られる。表15に示すような成膜条件で、p/iバッファ層104を形成した。このときの成膜室404における成膜速度分布を図12の破線で示す。それ以外は実2素子と同様に35cm×35cmの太陽電池モジュール（以下ＳＣ−１６と呼ぶ）を１０個作成し、実施例2と同様の測定を行なった。
【０１０６】
これら素子における評価結果の平均値を表16に示す。ＳＣ−５の値で規格化したＳＣ−１６の光電変換効率は1.040であり、従来の放電室構造で、一定の成膜速度を保ちつつp/iバッファ層を形成したＳＣ−５に比べて、図11に示すような放電室構造でp/iバッファ層を形成したＳＣ−１６は、光電変換効率が向上することが確認できた。また、実施例７と同様に、実施例２と比べて、高周波電力を低くすることができた。
【０１０７】
【発明の効果】
非晶質i型半導体層と第2の導電型の半導体層との間に設けられる微結晶i型半導体層、及び／又は微結晶i型半導体層の上に形成される第2の導電型の半導体層が、量産化が実現可能な短い時間でも結晶性を維持しつつ、十分な層厚で得られ、高い光電変換効率を維持した光電変換素子を形成することができる。
【図面の簡単な説明】
【図１】本発明の製造方法によって形成される光電変換素子の模式的断面図
【図２】（ａ）は微結晶のｉ型半導体層の形成時間と成膜速度との関係を示す図
（ｂ）は第２の導電型の半導体層の形成時間と成膜速度との関係を示す図
【図３】本発明の成膜室の模式図
【図４】本発明のＲｏｌｌ  ｔｏ  Ｒｏｌｌ成膜装置の模式図
【図５】本発明の微結晶ｉ型半導体層の成膜室における成膜速度分布図
【図６】本発明の実施例３で形成された光電変換素子の模式的断面図
【図７】本発明の実施例３で用いたＲｏｌｌ  ｔｏ  Ｒｏｌｌ成膜装置の模式図
【図８】本発明の第２の導電型の半導体層の成膜室の模式図
【図９】本発明の第２の導電型の半導体層の成膜室における成膜速度分布図
【図１０】本発明の一実施例（実施例７）における成膜放電室の模式図
【図１１】本発明の一実施例（実施例８）における成膜放電室の模式図
【図１２】本発明の一実施例（実施例７および８）の成膜室における成膜速度分布図
【符号の説明】
１０１、６０１  基板
１０２、６０２  第１の導電型の半導体層
１０３、６０３  非晶質ｉ型層
１０４  微結晶ｉ型半導体層（バッファ層）
１０５、６０６  第２の導電型の半導体層
１０６  導電膜
１０７  集電電極
６０４  非晶質ｉ型半導体層（バッファ層１）
６０５  微結晶ｉ型半導体層（バッファ層２）
２０１  本発明の微結晶ｉ型半導体層の成膜速度曲線
２０２  従来例（低い成膜速度）
２０３  従来例（高い成膜速度）
２０４  本発明の第２導電型半導体層の成膜速度曲線
２０５  従来例（低い成膜速度）
２０３  従来例（高い成膜速度）
３０１、１００１、１１０１  基板
３０２  真空容器
３０３  ガスゲート
３０５、８０５、１００５、１１０５  放電室
３０６、１００６、１１０６  放電電極
３０７、８０７、１００７、１１０７導入管
３０８、８０８、１００８、１１０８  排気管
３０９、１００９、１１０９  ブロックヒーター
３１０、１０１０、１１１０  放電室外部排気口
３１１  成膜領域開口調整板
３１２  蓋
３１３  ランプヒーター
３１５  熱電対
３１７  リフレクター
３１８  支持ローラー
３１９  分離通路
３２０  ゲートガス導入管
１０２１、１１２１  ガス供給用小孔
４０１、７０１  帯状基板の巻き出し室
４０２、７０２  高周波プラズマＣＶＤ法によるｎ型半導体層の成膜室
４０３、７０３、７１１  高周波プラズマＣＶＤ法によるｉ型半導体層の成膜室
４０４、７０４  高周波プラズマＣＶＤ法によるｉ型半導体層の成膜室
４０５、７０５  高周波プラズマＣＶＤ法によるｐ型半導体層の成膜室
４０６、７０６  帯状基板の巻き取り室
４１０、７１０  ガスゲート
４０７、７０７  帯状基板
４０８、７０８  帯状基板の巻き出しボビン
４０９、７０９  帯状基板の巻き取りボビン
【図１】
0003754816.tif 000018
【図２】
0003754816.tif 000019
【図３】
0003754816.tif 000020
【図４】
0003754816.tif 000021
【図５】
0003754816.tif 000022
【図６】
0003754816.tif 000023
【図７】
0003754816.tif 000024
【図８】
0003754816.tif 000025
【図９】
0003754816.tif 000026
【図１０】
0003754816.tif 000027
【図１１】
0003754816.tif 000028
【図１２】
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