(57)【特許請求の範囲】
【請求項１】
基準信号と出力信号との周波数を比較し、その周波数差に応じたパルス幅のパルス信号を出力する位相比較器と、
前記位相比較器のパルス信号を平滑化して直流電圧に変換し、その直流電圧を出力電圧として出力する平滑回路と、
前記平滑回路の出力電圧を入力し、該出力電圧を増幅した電圧信号を出力する直流増幅器と、
前記直流増幅器の電圧信号の電圧値に基づく周波数の前記出力信号を出力する電圧制御発振器と、
前記電圧制御発振器の出力信号の周波数が前記基準信号の周波数に対して所定値以上に離間した状態になると、前記直流増幅器の利得を上げるとともに、出力信号の周波数が前記基準信号の周波数に対して所定値未満に近接した状態になると、前記直流増幅器の利得を下げる利得制御手段と
を備え、
前記位相比較器は、基準信号と出力信号の周波数差に応じたパルス幅の２つのパルス信号をそれぞれ出力するように構成し、
前記平滑回路は、前記位相比較器のパルス信号をそれぞれ平滑化して直流電圧に変換し、その直流電圧を出力電圧としてそれぞれ出力するように構成し、
前記直流増幅器は、前記平滑回路の出力電圧をそれぞれ入力し、各出力電圧の電位差を増幅した電圧信号を出力する差動オペアンプにて構成したことを特徴とするＰＬＬ回路。
【請求項２】
前記利得制御手段は、
前記位相比較器の各パルス信号の位相差を求め、その求めた位相差が所定値以上か、若しくは所定値未満かを判定し、その判定信号を出力する判定検出回路と、
前記判定検出回路にて位相差が所定値以上と判定した判定信号に基づいて、前記作動オペアンプの利得を上げるための利得制御信号を前記作動オペアンプに出力し、前記判定検出回路にて位相差が所定値未満と判定した判定信号に基づいて、前記作動オペアンプの利得を下げるための利得制御信号を前記作動オペアンプに出力する利得制御回路と
からなる請求項１に記載のＰＬＬ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、出力信号の周波数を所望の周波数に一致させるように動作するＰＬＬ回路に関する。
【０００２】
近年、自動車電話や携帯電話等の移動体通信機器にはＰＬＬ回路が使用されている。このようなＰＬＬ回路は、出力信号のノイズの低減、及び出力信号の周波数を所望の周波数にロックさせるまでの時間、所謂ロックアップ時間の短縮が要求されている。
【０００３】
【従来の技術】
図８は、従来のＰＬＬ回路１０を示す。基準分周器１１は、水晶振動子の発振に基づく固有周波数の水晶発振信号を分周した基準信号ｆｒを位相比較器１２に出力する。比較分周器１３は、電圧制御発振器（以下、ＶＣＯとする）１６の出力信号ｆvco を分周した比較信号ｆｐを位相比較器１２に出力する。位相比較器１２は、基準信号ｆｒと比較信号ｆｐとの周波数差に応じたパルス信号φＲ，φＰをチャージポンプ１４に出力する。
【０００４】
前記チャージポンプ１４は、位相比較器１２から出力されるパルス信号φＲ，φＰに基づいて、出力電流ＳＣＰをローパスフィルタ（以下、ＬＰＦとする）１５に出力する。この出力電流ＳＣＰは、前記パルス信号φＲ，φＰの位相差に応じて変化する。
【０００５】
前記ＬＰＦ１５は、チャージポンプ１４の出力電流ＳＣＰを平滑した直流電圧を出力信号ＳＬＰＦとしてＶＣＯ１６に出力する。ＶＣＯ１６は、前記ＬＰＦ１５の出力信号ＳＬＰＦの電圧値に応じた周波数の出力信号ｆvco を外部回路に出力するとともに、前記比較分周器１３に出力する。
【０００６】
このように構成されたＰＬＬ回路１０では、出力信号ｆvco の周波数が所望の周波数より低くなったとき、比較信号ｆｐの周波数が基準信号ｆｒの周波数より低くなる。すると、位相比較器１２は、図９（ａ）に示すようにパルス信号φＲのパルス幅Ｔ１を長くし、パルス信号φＰのパルス幅Ｔ２を短くする。
【０００７】
パルス信号φＲのパルス幅Ｔ１が長くなり、パルス信号φＰのパルス幅Ｔ２が短くなると、チャージポンプ１４は前記ＬＰＦ１５に出力電流ＳＣＰを供給し、ＬＰＦ１５の出力信号ＳＬＰＦの電圧値を上昇させる。出力信号ＳＬＰＦの電圧値が上昇すると、ＶＣＯ１６は、出力信号ｆvco の周波数を高くする。
【０００８】
また、出力信号ｆvco の周波数が所望の周波数より高くなったとき、比較信号ｆｐの周波数が基準信号ｆｒの周波数より高くなる。すると、位相比較器１２は、図９（ｂ）に示すようにパルス信号φＲのパルス幅Ｔ１を短くし、パルス信号φＰのパルス幅Ｔ２を長くする。
【０００９】
パルス信号φＲのパルス幅Ｔ１が短くなり、パルス信号φＰのパルス幅Ｔ２が長くなると、チャージポンプ１４は前記ＬＰＦ１５から出力電流ＳＣＰを引き込み、ＬＰＦ１５の出力信号ＳＬＰＦの電圧値を下降させる。出力信号ＳＬＰＦの電圧値が下降すると、ＶＣＯ１６は、出力信号ｆvco の周波数を低くする。
【００１０】
そして、ＰＬＬ回路１０は、このような動作が繰り返し行われることによって、ＶＣＯ１６から出力される出力信号ｆvco の周波数が所望の周波数にロックされる。
【００１１】
ところで、上記構成のＰＬＬ回路１０のロックアップ時間を短縮するには、例えば以下の（１）〜（４）に示す手段がある。
（１）基準分周器１１から出力される基準信号ｆｒと、比較分周器１３から出力される比較信号ｆｐの周波数を高く設定する。
【００１２】
前記位相比較器１２には、高い周波数の基準信号ｆｒ及び比較信号ｆｐが入力される。そのため、位相比較器１２はその比較動作が高速化される。その結果、パルス信号φＲ，φＰの周波数が高くなり、基準信号ｆｒ及び比較信号ｆｐの変化に対するチャージポンプ１４の出力電流ＳＣＰの応答速度が向上する。
【００１３】
（２）チャージポンプ１４の出力電流ＳＣＰの電流値が大きくなるように設定する。
チャージポンプ１４の次段に備えられる前記ＬＰＦ１５は、ＣＲ（容量・抵抗）積分回路にて構成される。そのため、チャージポンプ１４の出力電流ＳＣＰの電流値を大きくすると、積分回路の容量のチャージアップ（充電）時間が短縮される。その結果、基準信号ｆｒ及び比較信号ｆｐの変化に対するＬＰＦ１５の出力信号ＳＬＰＦの応答速度が向上する。
【００１４】
（３）ＬＰＦ１５の時定数を小さく設定する。
ＬＰＦ１５は、上記したようにＣＲ（容量・抵抗）積分回路にて構成される。そのため、ＬＰＦ１５の時定数を小さく設定すると、上記と同様に積分回路の容量のチャージアップ（充電）時間が短縮される。その結果、基準信号ｆｒ及び比較信号ｆｐの変化に対するＬＰＦ１５の出力信号ＳＬＰＦの応答速度が向上する。
【００１５】
（４）ＶＣＯ１６の周波数変換利得が高いものを用いる。
前記ＶＣＯ１６は、ＬＰＦ１５の出力信号ＳＬＰＦの電圧値に応じた周波数の出力信号ｆvco を出力する。そのため、周波数変換利得が高いＶＣＯ１６を用いると、出力信号ＳＬＰＦの電圧値の変化に対する出力信号ｆvco の周波数の変化の割合が大きくなる。その結果、出力信号ＳＬＰＦの電圧値の変化に対するＶＣＯ１６の出力信号ｆvco の応答速度が向上する。
【００１６】
従って、上記（１）〜（４）のいずれの手段を用いても、ＶＣＯ１６の出力信号ｆvco の周波数を所望の周波数に速やかに近づけられることから、ＰＬＬ回路１０のロックアップ時間を短縮することが可能となる。
【００１７】
【発明が解決しようとする課題】
ところが、上記（１）〜（４）のいずれの手段においても、ロックアップ時間は短縮できるが、各出力信号が過剰に変化するため、出力信号ｆvco にノイズが発生するという問題がある。
【００１８】
そこで、一般的にノイズを低減するためには、チャージポンプ１４の出力電流ＳＣＰの電流値が小さくなるように設定、またはＬＰＦ１５の時定数を大きく設定、もしくはＶＣＯ１６の利得を下げるという手段があるが、これらは上記（２）〜（４）の手段に相反することから、ＰＬＬ回路１０のロックアップ時間が長くなってしまう。
【００１９】
従って、上記した従来のＰＬＬ回路１０では、ロックアップ時間の短縮、及びノイズの低減を両立するのは難しかった。
本発明は、上記問題点を解決するためになされたものであって、その目的は、ロックアップ時間を短縮しながら、出力信号のノイズを低減し得るＰＬＬ回路を提供することにある。
【００２０】
【課題を解決するための手段】
図１は、請求項１の原理説明図である。即ち、位相比較器１は、基準信号ｆｒと出力信号ｆvco との周波数を比較し、その周波数差に応じたパルス幅のパルス信号φＲ，φＰを出力する。平滑回路２は、前記位相比較器１のパルス信号φＲ，φＰを平滑化して直流電圧に変換し、その直流電圧を出力電圧Ｖｒｐとして出力する。直流増幅器３は、前記平滑回路２の出力電圧Ｖｒｐを入力し、該出力電圧Ｖｒｐを増幅した電圧信号Ｖｃを出力する。電圧制御発振器４は、前記直流増幅器３の電圧信号Ｖｃの電圧値に基づく周波数の前記出力信号ｆvco を出力する。利得制御手段５は、前記電圧制御発振器４の出力信号ｆvco の周波数が前記基準信号ｆｒの周波数に対して所定値以上に離間した状態になると、前記直流増幅器３の利得を上げるとともに、出力信号ｆvco の周波数が前記基準信号ｆｒの周波数に対して所定値未満に近接した状態になると、前記直流増幅器３の利得を下げる。
【００２１】
また、前記位相比較器は、基準信号と出力信号の周波数差に応じたパルス幅の２つのパルス信号をそれぞれ出力するように構成され、前記平滑回路は、前記位相比較器のパルス信号をそれぞれ平滑化して直流電圧に変換し、その直流電圧を出力電圧としてそれぞれ出力するように構成され、前記直流増幅器は、前記平滑回路の出力電圧をそれぞれ入力し、各出力電圧の電位差を増幅した電圧信号を出力する差動オペアンプにて構成される。
【００２２】
請求項２に記載の発明は、前記利得制御手段は、前記位相比較器の各パルス信号の位相差を求め、その求めた位相差が所定値以上か、若しくは所定値未満かを判定し、その判定信号を出力する判定検出回路と、前記判定検出回路にて位相差が所定値以上と判定した判定信号に基づいて、前記作動オペアンプの利得を上げるための利得制御信号を前記作動オペアンプに出力し、前記判定検出回路にて位相差が所定値未満と判定した判定信号に基づいて、前記作動オペアンプの利得を下げるための利得制御信号を前記作動オペアンプに出力する利得制御回路とからなる。
【００２３】
（作用）
従って、請求項１に記載の発明によれば、出力信号の周波数が基準信号の周波数から離間した状態にあると、利得制御手段にて直流増幅器（差動オペアンプ）の利得が上げられ、出力信号の周波数が所望の周波数に速やかに一致するように動作される。従って、ロックアップ時間を短縮することができる。しかも、出力信号の周波数が基準信号の周波数に近接した状態にあると、利得制御手段にて直流増幅器（差動オペアンプ）の利得が下げられ、出力信号の周波数が所望の周波数の付近で緩やかに変化するように動作する。従って、出力信号の過剰な変化が抑制されるため、出力信号のノイズを低減することができる。
【００２４】
請求項２に記載の発明によれば、判定検出回路は、位相比較器の各パルス信号の位相差を求め、その求めた位相差が所定値以上か、若しくは所定値未満かを判定する。利得制御回路は、その判定に基づいて差動オペアンプの利得を制御する。従って、その判定及び利得制御を確実かつ容易に行うことができる。
【００２５】
【発明の実施の形態】
（第１の実施の形態）
以下、本発明を具体化した第１の実施の形態を図２〜図６に従って説明する。尚、説明の便宜上、図８に示す従来と同様の構成については同一の符号を付してその詳細な説明を省略する。
【００２６】
図２は、本実施の形態のＰＬＬ回路２０を示す。このＰＬＬ回路２０は、図８に示す従来のＰＬＬ回路１０のチャージポンプ１４及びＬＰＦ１５が、積分回路２１ａ，２１ｂ、オペアンプ２２、検出回路２３、及びゲインコントロール回路２４に置換されて構成される。
【００２７】
積分回路２１ａ，２１ｂには、位相比較器１２からのパルス信号φＲ，φＰがそれぞれ入力される。積分回路２１ａ，２１ｂは、ＣＲ（容量・抵抗）積分回路よりなり、その時定数が位相比較器１２からのパルス信号φＲ，φＰのパルス幅より十分大きくなるように設定される。そして、積分回路２１ａ，２１ｂは、パルス信号φＲ，φＰをそれぞれ平滑した電圧信号を出力電圧Ｖｒ，Ｖｐとしてオペアンプ２２の各入力端子に出力する。
【００２８】
オペアンプ２２は、利得（ゲイン）可変型の差動オペアンプよりなる。オペアンプ２２は、入力される出力電圧Ｖｒ，Ｖｐの電位差に応じた電圧信号を出力信号ＶｃとしてＶＣＯ１６に出力する。ＶＣＯ１６は、この出力信号Ｖｃの電圧値に応じた周波数の出力信号ｆvco を出力する。また、オペアンプ２２は、検出回路２３及びゲインコントロール回路２４にてそのゲインが制御される。
【００２９】
検出回路２３には位相比較器１２からのパルス信号φＲ，φＰが入力され、該検出回路２３はパルス信号φＲ，φＰの位相差を検出する。ここで、ＶＣＯ１６の出力信号ｆvco の周波数が所望の周波数から離間するほど、パルス信号φＲ，φＰの位相差が大きくなり、検出回路２３はその位相差が所定値以上になると、出力信号ｆvco の周波数が所望の周波数に対して所定値以上離間したと判定し、Ｈレベルのコントロール信号ＣＮＴをゲインコントロール回路２４に出力する。
【００３０】
また、ＶＣＯ１６の出力信号ｆvco の周波数が所望の周波数に近接するほど、パルス信号φＲ，φＰの位相差が小さくなり、検出回路２３はその位相差が所定値未満になると、出力信号ｆvco の周波数が所望の周波数に対して所定値未満に近接したと判定し、Ｌレベルのコントロール信号ＣＮＴをゲインコントロール回路２４に出力する。
【００３１】
ゲインコントロール回路２４は、検出回路２３から出力されたコントロール信号ＣＮＴに基づいて、前記オペアンプ２２にそのゲインを変化させるためのコントロール電圧ＶCNT を出力する。
【００３２】
即ち、Ｈレベルのコントロール信号ＣＮＴが入力されると、ゲインコントロール回路２４はＨレベルのコントロール電圧ＶCNT を出力し、オペアンプ２２のゲインを上げるようになっている。そのため、出力電圧Ｖｒ，Ｖｐの変化に対するオペアンプ２２の出力信号Ｖｃの変化の割合が大きくなる。
【００３３】
また、Ｌレベルのコントロール信号ＣＮＴが入力されると、ゲインコントロール回路２４はＬレベルのコントロール電圧ＶCNT を出力し、オペアンプ２２のゲインを下げるようになっている。そのため、出力電圧Ｖｒ，Ｖｐの変化に対するオペアンプ２２の出力信号Ｖｃの変化の割合が小さくなる。
【００３４】
図３は、検出回路２３の具体的構成を示す。前記位相比較器１２からのパルス信号φＲ，φＰは、ＥＯＲ回路３１に入力される。ＥＯＲ回路３１の出力信号ＳＧは、３段構成よりなる同期型カウンタ３２の前段フリップフロップＦＦ１にデータＤとして入力される。このフリップフロップ回路ＦＦ１〜ＦＦ３には、基準クロック信号ＣＫが入力される。
【００３５】
前記フリップフロップ回路ＦＦ１〜ＦＦ３の各出力信号Ｑは、ＮＡＮＤ回路３３に入力される。ＮＡＮＤ回路３３の出力信号は、インバータ回路３４を介して反転され、前記コントロール信号ＣＮＴとして出力される。
【００３６】
このように構成された検出回路２３は、パルス信号φＲ，φＰの位相差がＨレベルの出力信号ＳＧとして同期型カウンタ３２に入力される。そして、図４に示すように、この出力信号ＳＧがＨレベルとなってから、基準クロック信号ＣＫが３度立ち上がると、フリップフロップ回路ＦＦ１〜ＦＦ３の出力信号ＱがともにＨレベルとなり、次の基準クロック信号ＣＫが立ち上がるまでの間、コントロール信号ＣＮＴはＨレベルとなる。
【００３７】
図５は、ゲインコントロール回路２４の具体的構成を示す。前記コントロール信号ＣＮＴが入力される端子ＴCNT は、抵抗Ｒ１を介して高電位側電源としての電源ＶCCに接続されるとともに、抵抗Ｒ２を介してＮＰＮトランジスタ（以下、単にトランジスタという）Ｔr1のエミッタに接続される。該トランジスタＴr1のコレクタ及びベースは、抵抗Ｒ３を介して電源ＶCCに接続される。
【００３８】
トランジスタＴr2は、コレクタが抵抗Ｒ４を介して電源ＶCCに接続され、エミッタがトランジスタＴr11 及び抵抗Ｒ５を介して低電位側電源としてのグランドＧＮＤに接続される。トランジスタＴr11 は、そのベースに外部から供給される活性化信号ＶCSが入力され、通常オン状態に維持される。また、トランジスタＴr2のベースは、前記抵抗Ｒ３を介して電源ＶCCに接続される。
【００３９】
トランジスタＴr3は、コレクタが抵抗Ｒ６を介して電源ＶCCに接続され、エミッタがトランジスタＴr12 及び抵抗Ｒ７を介してグランドＧＮＤに接続される。トランジスタＴr12 は、そのベースに前記活性化信号ＶCSが入力され、通常オン状態に維持される。また、トランジスタＴr3のベースには、外部から供給される定電圧信号ＶBIASが入力される。そして、トランジスタＴr3と前記トランジスタＴr2の両エミッタ間には、抵抗Ｒ８が介在される。
【００４０】
トランジスタＴr4は、コレクタが電源ＶCCに接続され、エミッタがトランジスタＴr13 及び抵抗Ｒ９を介してグランドＧＮＤに接続される。トランジスタＴr13 は、そのベースに前記活性化信号ＶCSが入力され、通常オン状態に維持される。また、トランジスタＴr4のベースは、前記抵抗Ｒ６を介して電源ＶCCに接続される。そして、トランジスタＴr4のエミッタからは、前記コントロール電圧ＶCNT が出力される。
【００４１】
このように構成されたゲインコントロール回路２４は、前記検出回路２３からのコントロール信号ＣＮＴがＬレベルからＨレベル（ＶCCレベル）になると、端子ＴCNT の電位はＨレベルになる。すると、トランジスタＴr1のベース・エミッタ間の電位差が小さくなることから、該トランジスタＴr1のコレクタ電流Ｉ１が減少し、トランジスタＴr2のベース電位が上昇する。
【００４２】
トランジスタＴr2のベース電位が上昇し、やがてトランジスタＴr3に供給される定電圧信号ＶBIASの電圧値より高くなると、トランジスタＴr3のコレクタ電流Ｉ３がトランジスタＴr2のコレクタ電流Ｉ２より小さくなる。すると、トランジスタＴr4のベース電位が上昇し、該トランジスタＴr4のコレクタ電流Ｉ４が増加する。そして、トランジスタＴr4のコレクタ電流Ｉ４が増加すると、コントロール電圧ＶCNT が上昇する。
【００４３】
また、前記検出回路２３からのコントロール信号ＣＮＴがＨレベルからＬレベルになると、端子ＴCNT の電位はＬレベルになる。すると、トランジスタＴr1のベース・エミッタ間の電位差が大きくなることから、該トランジスタＴr1のコレクタ電流Ｉ１が増加し、トランジスタＴr2のベース電位が下降する。
【００４４】
トランジスタＴr2のベース電位が下降し、やがてトランジスタＴr3に供給される定電圧信号ＶBIASの電圧値より小さくなると、トランジスタＴr3のコレクタ電流Ｉ３がトランジスタＴr2のコレクタ電流Ｉ２より大きくなる。すると、トランジスタＴr4のベース電位が下降し、該トランジスタＴr4のコレクタ電流Ｉ４が減少する。そして、トランジスタＴr4のコレクタ電流Ｉ４が減少すると、コントロール電圧ＶCNT が下降する。
【００４５】
図６は、オペアンプ２２の具体的構成を示す。トランジスタＴr5，Ｔr6のコレクタは、それぞれ抵抗Ｒ１０，Ｒ１１を介して電源ＶCCに接続される。トランジスタＴr5のコレクタと抵抗Ｒ１０との間のノードＮ１は、容量Ｃを介してグランドＧＮＤに接続される。また、トランジスタＴr5のエミッタは、抵抗Ｒ１２，Ｒ１３を介してトランジスタＴr6のエミッタに接続される。
【００４６】
前記抵抗Ｒ１２，Ｒ１３の間のノードＮ０は、可変電流源３５を介してグランドＧＮＤに接続される。この可変電流源３５には、前記ゲインコントロール回路２４からのコントロール電圧ＶCNT が入力される。可変電流源３５は、コントロール電圧ＶCNT が上昇すると、活性化電流Ｉ５を増加させ、コントロール電圧ＶCNT が下降すると、該活性化電流Ｉ５を減少させる。
【００４７】
前記トランジスタＴr5のベースには、前記積分回路２１ａからの出力電圧Ｖｒが入力され、トランジスタＴr6のベースには、前記積分回路２１ｂからの出力電圧Ｖｐが入力される。そして、トランジスタＴr6のコレクタと抵抗Ｒ１２との間のノードＮ２からは、前記出力信号Ｖｃが出力される。
【００４８】
このように構成されたオペアンプ２２において、出力電圧Ｖｒの電圧値が出力電圧Ｖｐの電圧値より高くなると、トランジスタＴr5のコレクタ電流Ｉ５は増加し、トランジスタＴr6のコレクタ電流Ｉ６は減少する。すると、ノードＮ２の電位が上昇、即ち出力信号Ｖｃの電圧値は上昇する。
【００４９】
また、出力電圧Ｖｒの電圧値が出力電圧Ｖｐの電圧値より低くなると、トランジスタＴr5のコレクタ電流Ｉ５は減少し、トランジスタＴr6のコレクタ電流Ｉ６は増加する。すると、ノードＮ２の電位が下降、即ち出力信号Ｖｃの電圧値は下降する。尚、この出力信号Ｖｃの電圧値は、出力電圧Ｖｒ，Ｖｐの電位差に比例して変化する。
【００５０】
ここで、コントロール電圧ＶCNT が上昇すると、可変電流源３５は活性化電流Ｉ５を増加させることから、出力電圧Ｖｒ，Ｖｐの変化に基づくトランジスタＴr5，Ｔr6のコレクタ電流Ｉ５，Ｉ６の変化が大きくなる。従って、ノードＮ２から出力される出力信号Ｖｃの振幅が大きくなる。
【００５１】
また、コントロール電圧ＶCNT が下降すると、可変電流源３５は活性化電流Ｉ５を減少させることから、出力電圧Ｖｒ，Ｖｐの変化に基づくトランジスタＴr5，Ｔr6のコレクタ電流Ｉ５，Ｉ６の変化が小さくなる。従って、ノードＮ２から出力される出力信号Ｖｃの振幅が小さくなる。
【００５２】
次に、上記のように構成されたＰＬＬ回路２０の作用を説明する。
ＶＣＯ１６の出力信号ｆvco の周波数が所望の周波数より低くなったとき、比較信号ｆｐの周波数が基準信号ｆｒの周波数より低くなる。上記したように、位相比較器１２は、図９（ａ）に示すようにパルス信号φＲのパルス幅Ｔ１を長くし、パルス信号φＰのパルス幅Ｔ２を短くする。
【００５３】
すると、積分回路２１ａ，２１ｂは、前記パルス信号φＲ，φＰをそれぞれ平滑した出力電圧Ｖｒ，Ｖｐをオペアンプ２２の各入力端子に出力する。この場合、出力電圧Ｖｒの電圧値が出力電圧Ｖｐの電圧値より大きくなり、オペアンプ２２は、その出力信号Ｖｃの電圧値を上昇させる。そして、出力信号Ｖｃの電圧値が上昇すると、ＶＣＯ１６は、出力信号ｆvco の周波数を高くする。
【００５４】
ここで、前記パルス信号φＲ，φＰの位相差は、図３及び図４に示す検出回路２３においてＨレベルの出力信号ＳＧとなる。この出力信号ＳＧがＨレベルとなってから、同期型カウンタ３２に入力される基準クロック信号ＣＫが３度立ち上がる、即ち前記所定値以上になると、次の基準クロック信号ＣＫが立ち上がるまでの間、検出回路２３はＨレベルのコントロール信号ＣＮＴを出力する。つまり、このＨレベルのコントロール信号ＣＮＴは、ＶＣＯ１６の出力信号ｆvco の周波数が所望の周波数から離間した状態にあることを意味する。
【００５５】
そして、Ｈレベルのコントロール信号ＣＮＴに基づいて、ゲインコントロール回路２４はコントロール電圧ＶCNT を上昇させ、オペアンプ２２のゲインを上げる。すると、出力電圧Ｖｒ，Ｖｐの変化に対するオペアンプ２２の出力信号Ｖｃの変化が大きくなる。従って、ＰＬＬ回路２０は、ＶＣＯ１６の出力信号ｆvco の周波数が所望の周波数から離間した状態にあると、出力信号ｆvco の周波数を速やかに高くする。
【００５６】
一方、前記パルス信号φＲ，φＰの位相差、即ち検出回路２３においてＨレベルの出力信号ＳＧが、同期型カウンタ３２に入力される基準クロック信号ＣＫが３度立ち上がるよりも前にＬレベルに立ち下がる、即ち前記所定値未満のとき、検出回路２３はＬレベルのコントロール信号ＣＮＴを出力する。つまり、このＬレベルのコントロール信号ＣＮＴは、ＶＣＯ１６の出力信号ｆvco の周波数が所望の周波数に近接した状態にあることを意味する。
【００５７】
そして、Ｌレベルのコントロール信号ＣＮＴに基づいて、ゲインコントロール回路２４はコントロール電圧ＶCNT を下降させ、オペアンプ２２のゲインを下げる。すると、出力電圧Ｖｒ，Ｖｐの変化に対するオペアンプ２２の出力信号Ｖｃの変化が小さくなる。従って、ＰＬＬ回路２０は、ＶＣＯ１６の出力信号ｆvco の周波数が所望の周波数に近接した状態にあると、出力信号ｆvco の周波数を緩やかに高くする。
【００５８】
また、ＶＣＯ１６の出力信号ｆvco の周波数が所望の周波数より高くなったとき、比較信号ｆｐの周波数が基準信号ｆｒの周波数より高くなる。上記したように、位相比較器１２は、図９（ｂ）に示すようにパルス信号φＲのパルス幅Ｔ１を短くし、パルス信号φＰのパルス幅Ｔ２を長くする。
【００５９】
すると、積分回路２１ａ，２１ｂは、前記パルス信号φＲ，φＰをそれぞれ平滑した出力電圧Ｖｒ，Ｖｐをオペアンプ２２の各入力端子に出力する。この場合、出力電圧Ｖｒの電圧値が出力電圧Ｖｐの電圧値より小さくなり、オペアンプ２２は、その出力信号Ｖｃの電圧値を下降させる。そして、出力信号Ｖｃの電圧値が下降すると、ＶＣＯ１６は、出力信号ｆvco の周波数を低くする。
【００６０】
ここで、前記パルス信号φＲ，φＰの位相差、即ち検出回路２３においてＨレベルの出力信号ＳＧが、その立ち上がりから、同期型カウンタ３２に入力される基準クロック信号ＣＫが３度立ち上がる、即ち前記所定値以上になると、次の基準クロック信号ＣＫが立ち上がるまでの間、検出回路２３はＨレベルのコントロール信号ＣＮＴを出力する。
【００６１】
そして、上記と同様に、Ｈレベルのコントロール信号ＣＮＴに基づいて、ゲインコントロール回路２４はコントロール電圧ＶCNT を上昇させ、オペアンプ２２のゲインを上げる。すると、出力電圧Ｖｒ，Ｖｐの変化に対するオペアンプ２２の出力信号Ｖｃの変化が大きくなる。従って、ＰＬＬ回路２０は、ＶＣＯ１６の出力信号ｆvco の周波数が所望の周波数から離間した状態にあると、出力信号ｆvco の周波数を速やかに低くする。
【００６２】
一方、前記パルス信号φＲ，φＰの位相差、即ち検出回路２３においてＨレベルの出力信号ＳＧが、同期型カウンタ３２に入力される基準クロック信号ＣＫが３度立ち上がるよりも前にＬレベルに立ち下がる、即ち前記所定値未満のとき、検出回路２３はＬレベルのコントロール信号ＣＮＴを出力する。
【００６３】
そして、上記と同様に、Ｌレベルのコントロール信号ＣＮＴに基づいて、ゲインコントロール回路２４はコントロール電圧ＶCNT を下降させ、オペアンプ２２のゲインを下げる。すると、出力電圧Ｖｒ，Ｖｐの変化に対するオペアンプ２２の出力信号Ｖｃの変化が小さくなる。従って、ＰＬＬ回路２０は、ＶＣＯ１６の出力信号ｆvco の周波数が所望の周波数に近接した状態にあると、出力信号ｆvco の周波数を緩やかに低くする。
【００６４】
その結果、本実施の形態のＰＬＬ回路２０は、ＶＣＯ１６の出力信号ｆvco の周波数が所望の周波数から離間した状態にあると、出力信号ｆvco の周波数が所望の周波数に速やかに一致するように動作し、出力信号ｆvco の周波数が所望の周波数に近接した状態にあると、出力信号ｆvco の周波数が所望の周波数の付近で緩やかに変化するように動作する。そして、ＰＬＬ回路２０は、このような動作が繰り返し行われることによって、ＶＣＯ１６から出力される出力信号ｆvco の周波数が所望の周波数にロックされる。
【００６５】
上記したように、本実施の形態では、以下に示す作用効果がある。
（１）本実施の形態のＰＬＬ回路２０は、ＰＬＬループ上に積分回路２１ａ，２１ｂ及びオペアンプ２２を備え、オペアンプ２２の利得を検出回路２３及びゲインコントロール回路２４にて制御するようにした。そして、ＶＣＯ１６の出力信号ｆvco の周波数が所望の周波数から離間した状態にあると、ＰＬＬ回路２０は、出力信号ｆvco の周波数が所望の周波数に速やかに一致するように動作する。従って、ロックアップ時間を短縮することができる。しかも、出力信号ｆvco の周波数が所望の周波数に近接した状態にあると、ＰＬＬ回路２０は、出力信号ｆvco の周波数が所望の周波数の付近で緩やかに変化するように動作する。従って、出力信号ｆvco の過剰な変化が抑制されるため、出力信号ｆvco のノイズを低減することができる。つまり、ロックアップ時間を短縮しながら、出力信号ｆvco のノイズを低減することができる。
【００６６】
（２）検出回路２３は、位相比較器１２の各パルス信号φＲ，φＰの位相差を求め、その求めた位相差に基づいて出力信号ｆvco の周波数が所望の周波数から離間した状態にあるか、若しくは所望の周波数に近接した状態にあるかを判定する構成とした。そして、ゲインコントロール回路２４は、その判定に基づいてオペアンプ２２の利得を制御する構成とした。従って、その判定及び利得制御を確実かつ容易に行うことができる。
【００６７】
（３）積分回路２１ａ，２１ｂは、ＣＲ（容量・抵抗）積分回路にて構成される。従って、簡単な回路構成とすることができる。
（第２の実施の形態）
以下、第２の実施の形態を図７に従って説明する。本実施形態では、図３に示す第１の実施の形態の検出回路２３に代えて、図７に示すＰＬＬ回路のロック検出回路４０を使用している。
【００６８】
ロック検出回路４０のＥＯＲ回路４１には前記位相比較器１２からのパルス信号φＲ，φＰが入力され、該ＥＯＲ回路４１はパルス信号φＲ，φＰに基づく出力信号Ｓ１を出力する。
【００６９】
フリップフロップ回路ＦＦ４には、出力信号Ｓ１がデータＤとして入力され、基準クロック信号ＣＫが入力される。フリップフロップ回路ＦＦ４は、基準クロック信号ＣＫの立ち上がりエッジに同期して、出力信号Ｓ１に基づく出力信号Ｑ（Ｓ２）を出力する。
【００７０】
ＮＡＮＤ回路４２には前記出力信号Ｓ１，Ｓ２が入力され、該ＮＡＮＤ回路４２は出力信号Ｓ１，Ｓ２に基づく出力信号を出力する。ＮＡＮＤ回路４２の出力信号はインバータ回路４３にて反転され、その反転信号Ｓ３はフリップフロップ回路ＦＦ５にデータＤとして入力される。
【００７１】
フリップフロップ回路ＦＦ５には、基準クロック信号ＣＫが入力される。フリップフロップ回路ＦＦ５は、基準クロック信号ＣＫの立ち上がりエッジに同期して、反転信号Ｓ３に基づく出力信号Ｑ（Ｓ４）を出力する。
【００７２】
前記ＥＯＲ回路４１の出力信号Ｓ１はインバータ回路４４にて反転され、その反転信号バーＳ１はフリップフロップ回路ＦＦ６〜ＦＦ８にクロック信号ＣＫとして入力される。
【００７３】
前記フリップフロップ回路ＦＦ５の出力信号Ｓ４はインバータ回路４５にて反転され、その反転信号バーＳ４はフリップフロップ回路ＦＦ６にデータＤとして入力される。フリップフロップ回路ＦＦ６は、反転信号バーＳ１の立ち上がりエッジ、即ち前記出力信号Ｓ１の立ち下がりエッジに同期して、前記反転信号バーＳ４に基づく出力信号Ｑ（Ｓ５）を出力する。
【００７４】
フリップフロップ回路ＦＦ７には、出力信号Ｓ５がデータＤとして入力される。フリップフロップ回路ＦＦ７は、上記と同様に前記出力信号Ｓ１の立ち下がりエッジに同期して、前記出力信号Ｓ５に基づく出力信号Ｑ（Ｓ６）を出力する。
【００７５】
フリップフロップ回路ＦＦ８には、出力信号Ｓ６がデータＤとして入力される。フリップフロップ回路ＦＦ８は、上記と同様に前記出力信号Ｓ１の立ち下がりエッジに同期して、前記出力信号Ｓ６に基づく出力信号Ｑ（Ｓ７）を出力する。
【００７６】
ＮＡＮＤ回路４６には出力信号Ｓ５〜Ｓ７が入力され、該ＮＡＮＤ回路４６は出力信号Ｓ５〜Ｓ７に基づく出力信号を出力する。ＮＡＮＤ回路４６の出力信号はインバータ回路４７にて反転され、その反転信号はロック検出信号ＬＤとして出力され、前記コントロール信号ＣＮＴとして使用される。
【００７７】
このように構成されたロック検出回路４０は、前記パルス信号φＲ，φＰのいずれか一方がＨレベルになると、ＥＯＲ回路４１の出力信号Ｓ１はＨレベルとなる。出力信号Ｓ１がＨレベルとなってから基準クロック信号ＣＫが立ち上がると、フリップフロップＦＦ４の出力信号Ｓ２はＨレベルとなる。
【００７８】
出力信号Ｓ１，Ｓ２がともにＨレベルとなるときのみ、反転信号Ｓ３はＨレベルとなる。そして、反転信号Ｓ３がＨレベルとなってから基準クロック信号ＣＫが立ち上がると、フリップフロップＦＦ５の出力信号Ｓ４はＨレベルとなる。
【００７９】
つまり、出力信号Ｓ１がＨレベルとなってから基準クロック信号ＣＫが２度以上立ち上がる、即ちパルス信号φＲ，φＰの位相差が前記所定値以上になると、出力信号Ｓ４はＨレベルとなる。この出力信号Ｓ４がＨレベルの期間に前記出力信号Ｓ１がＬレベルに立ち下がると、フリップフロップ回路ＦＦ６の出力信号Ｓ５はＬレベルとなる。これによって、ＮＡＮＤ回路４６の出力信号はＨレベルになり、Ｌレベルのロック検出信号ＬＤが出力され、アンロック状態が検出される。
【００８０】
また、基準クロック信号ＣＫが２度立ち上がるよりも前に出力信号Ｓ１がＬレベルに立ち下がる、即ちパルス信号φＲ，φＰの位相差が前記所定値未満になると、出力信号Ｓ４はＬレベルとなる。そして、基準クロック信号ＣＫが２度立ち上がるよりも前に出力信号Ｓ１が順次Ｌレベルに立ち下がると、フリップフロップＦＦ６〜ＦＦ８の出力信号Ｓ５〜Ｓ７は順次Ｈレベルになる。出力信号Ｓ５〜Ｓ７がともにＨレベルになると、ＮＡＮＤ回路４６の出力信号はＬレベルになり、Ｈレベルのロック検出信号ＬＤが出力され、ロック状態が検出される。
【００８１】
このように変化するロック検出信号ＬＤを前記コントロール信号ＣＮＴとして使用すれば、上記第１の実施の形態のＰＬＬ回路２０を同様に動作させることができる。
【００８２】
尚、本発明は前記実施の形態の他、以下の態様で実施するようにしてもよい。○上記各実施の形態では、検出回路２３又はロック検出回路４０と、ゲインコントロール回路２４にて利得制御手段を構成し、該制御手段にてオペアンプ２２の利得を制御するようにしたが、この構成に限定されるものではなく、その他の構成でオペアンプ２２の利得を制御するようにしてもよい。例えば、次のように構成してもよい。
【００８３】
前記基準分周器１１は、上記では詳細な説明を省略したが、詳しくは任意に設定される分周比に基づいて水晶発振信号を分周して基準信号ｆｒとして出力するように構成されている。この場合、基準分周器１１には、その分周比を設定するときに外部からロードイネーブル信号が入力される。このような基準分周器１１では、分周比を設定した直後において出力信号ｆvco の周波数は所望の周波数から離間する場合が多い。従って、前記ロードイネーブル信号が入力されてから所定時間だけオペアンプ２２の利得を上げ、その後、オペアンプ２２の利得を下げるように動作する利得制御手段を構成してもよい。
【００８４】
○上記各実施の形態では、積分回路２１ａ，２１ｂをＣＲ（容量・抵抗）積分回路にて構成したが、パルス信号φＲ，φＰをそれぞれ平滑し電圧信号としての出力電圧Ｖｒ，Ｖｐを生成できれば、この回路構成に限定されるものではない。
【００８５】
○上記各実施の形態では、オペアンプ２２を図６に示すように構成したが、上記と同様に動作できれば、回路構成はこれに限定されるものではない。
○上記各実施の形態では、ゲインコントロール回路２４を図５に示すように構成したが、上記と同様に動作できれば、回路構成はこれに限定されるものではない。
【００８６】
上記実施の各形態から把握できる請求項以外の技術思想について、以下にその効果とともに記載する。
（イ）前記平滑回路は、ＣＲ積分回路からなる請求項１〜３のいずれかに記載のＰＬＬ回路。このように構成すれば、簡単な回路構成とすることができる。
【００８７】
【発明の効果】
以上詳述したように、本発明によれば、ロックアップ時間を短縮しながら、出力信号のノイズを低減し得るＰＬＬ回路を提供することができる。
【図面の簡単な説明】
【図１】  本発明の原理説明図である。
【図２】  第１の実施の形態のＰＬＬ回路を示すブロック図である。
【図３】  検出回路の具体的構成を示す回路図である。
【図４】  検出回路の動作を示す波形図である。
【図５】  ゲインコントロール回路の具体的構成を示す回路図である。
【図６】  オペアンプの具体的構成を示す回路図である。
【図７】  第２の実施の形態の検出回路の具体的構成を示す回路図である。
【図８】  従来のＰＬＬ回路を示すブロック図である。
【図９】  パルス信号及び出力電圧を示す波形図である。
【符号の説明】
１          位相比較器
２          平滑回路
３          直流増幅器
４          電圧制御発振器
５          利得制御手段
ｆｒ        基準信号
ｆvco       出力信号
Ｖｃ        電圧信号
Ｖｒｐ      出力電圧
φＲ，φＰ  パルス信号
【図１】
0003851425.tif 000002
【図２】
0003851425.tif 000003
【図３】
0003851425.tif 000004
【図４】
0003851425.tif 000005
【図５】
0003851425.tif 000006
【図６】
0003851425.tif 000007
【図７】
0003851425.tif 000008
【図８】
0003851425.tif 000009
【図９】
0003851425.tif 000010