(57)【特許請求の範囲】
【請求項１】
第１導電層パタン及びその上部の食刻阻止膜パタンを形成する段階と、
その上に層間絶縁膜を形成する段階と、
前記食刻阻止膜パタンをストッパとして前記層間絶縁膜を食刻することにより前記第１導電層パタンの間に層間絶縁膜パタンを形成する段階と、
前記食刻阻止膜パタンを除去する段階と、
前記第１導電層パタンの上に誘電体膜を形成する段階と、
該誘電体膜上に第２導電層を形成する段階と、を含み、
層間絶縁膜パタンの上面が第１導電層パタンの上面よりも低くなるまで層間絶縁膜を食刻することを特徴とするキャパシタ製造方法。
【請求項２】
層間絶縁膜をシリコン酸化物、USG、SOG、BPSGのうちの１つで形成する請求項１に記載のキャパシタの製造方法。
【請求項３】
食刻阻止膜をSiN、TiNまたはBNで形成し、１００〜５０００Åの厚さとする請求項１または請求項２に記載のキャパシタ製造方法。
【請求項４】
第１導電層パタンと食刻阻止層パタンとの間に接着層を設ける請求項１〜３のいずれか１項に記載のキャパシタ製造法。
【請求項５】
接着層をTi、TiN、TiSiN、TaSiN、TaAlNで形成する請求項１〜４のいずれか１項に記載のキャパシタ製造方法。
【請求項６】
層間絶縁膜の食刻を化学機械的研磨またはエッチバック法により行う請求項１〜５のいずれか１項に記載のキャパシタ製造方法。
【請求項７】
第１層間絶縁膜のコンタクトホール内にコンタクト膜を形成する段階と、
該コンタクト膜に接触するバリヤー膜を形成した上に第１導電層及び食刻阻止膜を順次形成してパタン形成する段階と、
その上に第２層間絶縁膜を形成する段階と、
前記食刻阻止膜パタンをストッパとして前記第２層間絶縁膜を食刻することにより前記バリヤー膜パタン及び第１導電層パタンの間に第２層間絶縁膜パタンを形成する段階と、
前記食刻阻止膜パタンを除去する段階と、
前記第１導電層パタンの上に誘電体膜を形成する段階と、
該誘電体膜上に第２導電層を形成する段階と、を含み、
第２層間絶縁膜パタンの上面が第１導電層パタンの上面よりも低くなるまで第２層間絶縁膜を食刻する
ことを特徴とするキャパシタ製造方法。
【請求項８】
第２層間絶縁膜の食刻は、化学機械的研磨またはエッチバック法で行う請求項７に記載のキャパシタ製造方法。
【請求項９】
第２層間絶縁膜はシリコン酸化物、USG、SOG、BPSGのうちの１つで形成する請求項７または請求項８に記載のキャパシタ製造方法。
【請求項１０】
コンタクト膜は高融点金属、ポリシリコン、Pt族金属、金属シリサイド又はその組合せ物質のうちの１つで形成する請求項７〜９のいずれか１項に記載のキャパシタ製造方法。
【請求項１１】
バリヤー膜は導電性酸化物、高融点金属、Pt族金属、高融点金属シリサイド、高融点金属ナイトライド又はその組合せ物質のうちの１つで形成する請求項７〜１０のいずれか１項に記載のキャパシタ製造方法。
【請求項１２】
第１導電層と食刻阻止膜との間に接着層を形成する請求項１〜１０のいずれか１項に記載のキャパシタ製造方法。
【請求項１３】
誘電体膜はTa２O5、SiO２、SrTiO3、（Ba、Sr）TiO3、PbZrTiO3、SrBi２Ta２O9、（Pb、La）（Zr、Ti）O3、Bi4Ti3O１２膜又はその組合せ物質のうちの１つで形成する請求項１〜１２のいずれか１項に記載のキャパシタ製造方法。
【請求項１４】
第１導電層及び第２導電層はPt族金属、Pt族金属の酸化物、高融点金属又は高融点金属の酸化物の単一層或いは複合層で形成する請求項１〜１３のいずれか１項に記載のキャパシタ製造方法。
【請求項１５】
Pt族金属の酸化物はIrO２、RuO２及びOsO２のうちの１つである請求項１４に記載のキャパシタ製造方法。
【請求項１６】
高融点金属はW、TiN、TiW及びWNのうちの１つである請求項１３に記載のキャパシタ製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置のキャパシタ製造方法に関する。
【０００２】
【従来の技術】
半導体装置、例えばDRAM（Dynamic Random Access Memory）、FRAM（Ferro electric RAM）等で集積度が大きくなると、PZT（PbZrTiO3）或いはBST（BaSrTiO3）のような高誘電率の物質がキャパシタの誘電体として使用される。この際、高誘電率の物質を誘電体として使用するキャパシタの第１導電層ストレージ電極には主にPt族金属やその酸化物が使用される。ところが、キャパシタの第１導電層は、半導体基板やコンタクトとして使用されるポリシリコン膜と反応するため、第１導電層とポリシリコン膜の間には反応防止のための導電性バリヤー膜が必要になってくる。このような例として、“A STACKED CAPACITOR WITH（BaxSr１−x）TiO3  FOR ２56M DRAM”IEDM、１99１、8２3−8２6に小山等の論文で提案されたものがあり、これを図１を用いて説明する。
【０００３】
図１では、半導体基板１上にコンタクトホールを有する絶縁膜３が形成されており、コンタクトホールにはポリシリコン膜よりなるコンタクト５が埋込まれている。コンタクト５の上部にはコンタクト５に接続されTaよりなるバリヤー膜７が形成されており、バリヤー膜７上にPtよりなるキャパシタの第１導電層９が形成されている。第１導電層９上には誘電体膜１１及び側壁絶縁層１３が形成され、その上部には全面に第２導電層１５が形成されている。
【０００４】
キャパシタには、第１導電層９とコンタクト５との間に反応防止のためのバリヤー膜７が形成されているが、誘電体膜１１の蒸着時に第１導電層９のPt膜とバリヤー膜７の側面が露出しているため、バリヤー膜７が酸化され不導体のTa２O5となる。これにより、第１導電層９のコンタクト抵抗が増加してキャパシタの特性が劣化する。
【０００５】
このために、コンタクトをリセスする方法が米国特許第５，４７８，７７２号に提案されており、これを図２に基づき説明する。
【０００６】
半導体基板２１上にコンタクトホールの開いた絶縁膜２３が形成されており、コンタクトホールにはコンタクト２５とTa膜よりなるバリヤー膜２７が埋込まれている。そして、バリヤー膜２７上にはPt膜よりなる第１導電層２９が形成されている。このキャパシタは、バリヤー膜２７が図１のバリヤー膜７と異なり、コンタクトホールに埋込まれて形成されているために図１で生じていたバリヤー膜２７側面の酸化を防げる。
【０００７】
しかしこのキャパシタの製造方法は、バリヤー膜２７の形成過程が複雑であり、コンタクトホールに埋込まれたバリヤー膜２７を形成するには全面にバリヤー膜用の導電物質を形成した後、化学機械的食刻またはエッチバック工程を追加して行わなければならない。また、第１導電層２９の形成のためのエッチング時にミスアラインが発生した場合、バリヤー膜２７が後続工程の誘電体膜の蒸着時に酸化され不導体となる。バリヤー膜２７が不導体になると導電層２９のコンタクト抵抗が増加してキャパシタの特性が劣化し、半導体装置の製造歩留まりが低下する。
【０００８】
以上のような問題を解決するために、バリヤー膜の間に導電層を埋込む方法が特開平7−２２５１８号に提案されており、これを図３及び図4を用いて説明する。
【０００９】
図３では、半導体基板４１上にソース領域４４、フィールド酸化膜４３、層間絶縁膜４５及びビットライン４７が形成されている。ソース領域４４と層間絶縁膜４５、平坦化層４９に形成されたコンタクトホールを通して接続される層間接続用の導体５１及び密着層５３が形成されている。そして、平坦化層４９上に絶縁膜パタン５５が形成されており、絶縁膜パタン５５上の全面にPt膜よりなる第１導電層５７が形成されている。
【００１０】
図４は、図３のキャパシタの第１導電層５７を、化学機械的研磨法（ chemical mechanical polishing：CMP）で削って絶縁膜パタン５５の間に第１導電層パタン５７ａを形成した図である。
【００１１】
ところがこの製造方法では、第１導電層５７を構成するPt膜を化学機械的食刻する際に使用する研磨剤により、Pt膜の表面に微細なかき傷が形成されてPt膜の表面が粗くなったり、化学機械的食刻の後Pt膜の表面に残留物が残ったりする。これによりPt膜と後続工程の誘電体との界面が劣化し、キャパシタの電気的な特性が劣化する。
【００１２】
【発明が解決しようとする課題】
以上の従来技術に着目して本発明は、バリヤー膜の酸化を防止し、コンタクト抵抗の増加を抑制する半導体装置のキャパシタ製造方法を提供する。
【００１３】
【課題を解決するための手段】
以上のような問題の解決のために本発明のキャパシタ製造方法は、第１導電層パタン及びその上部の食刻阻止膜パタンを形成する段階と、その上に層間絶縁膜を形成する段階と、前記食刻阻止膜パタンをストッパとして前記層間絶縁膜を食刻することにより前記第１導電層パタンの間に層間絶縁膜パタンを形成する段階と、前記食刻阻止膜パタンを除去する段階と、前記第１導電層パタンの上に誘電体膜を形成する段階と、該誘電体膜上に第２導電層を形成する段階と、を含むことを特徴とする。層間絶縁膜をシリコン酸化物、USG、SOG、BPSGのうちの１つで形成する。食刻阻止膜をSiN、TiNまたはBNで形成し、１００〜５０００Åの厚さとする。第１導電層パタンと食刻阻止層パタンとの間に接着層を設ける。接着層をTi、TiN、TiSiN、TaSiN、TaAlNで形成する。層間絶縁膜の食刻を化学機械的研磨またはエッチバック法により行う。層間絶縁膜パタンの上面が第１導電層パタンの上面よりも低くなるまで層間絶縁膜を食刻する。
【００１４】
これにより、バリヤー膜を形成する場合には、第１層間絶縁膜のコンタクトホール内にコンタクト膜を形成する段階と、該コンタクト膜に接触するバリヤー膜を形成した上に第１導電層及び食刻阻止膜を順次形成してパタン形成する段階と、その上に第２層間絶縁膜を形成する段階と、前記食刻阻止膜パタンをストッパとして前記第２層間絶縁膜を食刻することにより前記バリヤー膜パタン及び第１導電層パタンの間に第２層間絶縁膜パタンを形成する段階と、前記食刻阻止膜パタンを除去する段階と、前記第１導電層パタンの上に誘電体膜を形成する段階と、該誘電体膜上に第２導電層を形成する段階と、を実施する工程が可能となる。第２層間絶縁膜の食刻は、化学機械的研磨またはエッチバック法で行う。第２層間絶縁膜パタンの上面が第１導電層パタンの上面よりも低くなるまで第２層間絶縁膜を食刻する。第２層間絶縁膜はシリコン酸化物、USG、SOG、BPSGのうちの１つで形成する。コンタクト膜は高融点金属、ポリシリコン、Pt族金属、金属シリサイド又はその組合せ物質のうちの１つで形成する。バリヤー膜は導電性酸化物、高融点金属、Pt族金属、高融点金属シリサイド、高融点金属ナイトライド又はその組合せ物質のうちの１つで形成する。
【００１５】
上記説明で、第１導電層と食刻阻止膜との間に接着層を形成する。誘電体膜はTa２O5、SiO２、SrTiO3、（Ba、Sr）TiO3、PbZrTiO3、SrBi２Ta２O9、（Pb、La）（Zr、Ti）O3、Bi4Ti3O１２膜又はその組合せ物質のうちの１つで形成する。第１導電層及び第２導電層はPt族金属、Pt族金属の酸化物、高融点金属又は高融点金属の酸化物の単一層或いは複合層で形成する。Pt族金属の酸化物はIrO２、RuO２及びOsO２のうちの１つである。高融点金属はW、TiN、TiW及びWNのうちの１つである。
【００１６】
【本発明の実施の形態】
図５〜図９は本発明の基本的キャパシタ製法を説明した工程図である。
【００１７】
図５を参照すると、まず半導体基板１０１上に第１導電層１０３を１００〜５０００Åの厚さで形成する。第１導電層１０３はPt、Ru、Ir、OsのようなPt族金属や、その酸化物のIrO２、RuO２、OsO２や、W、TiN、TiW、WN、TiSiN、TaSiN、TaAlNのような高融点金属やその酸化物の、単一層或いは複合層で形成される。この第１導電層１０３上に食刻阻止膜１０５を１００〜５０００Åの厚さで形成する。食刻阻止膜１０５には、第１導電層１０３と、後に形成される層間絶縁膜とに対し食刻時選択比の異なる物質を使用する。本例では、層間絶縁膜との食刻選択比の大きな物質、例えばSiN、TiN、BNで形成する。食刻阻止膜１０５を形成する前に、第１導電層１０３と食刻阻止膜１０５との付着特性を向上させるため、必要に応じて第１導電層１０３上に接着層（図示せず）を形成する。接着層はTi、TiN、TiSiN、TaSiNまたはTaAlNで形成する。
【００１８】
図６では、食刻阻止膜１０５と第１導電層１０３をエッチングして、食刻阻止膜パタン１０５ａ及び第１導電層パタン１０３ａを形成する。
【００１９】
図７において、パタン間１０４を埋めて食刻阻止膜パタン１０５ａを覆うように全面に層間絶縁膜１０７を形成する。層間絶縁膜１０７はシリコン酸化物、USG（undoped silicate glass）、SOG（spin on glass）、BPSG（boro phospho silicate glass）を用いて形成する。
【００２０】
図８において、食刻阻止膜パタン１０５ａをストッパとして層間絶縁膜１０７をＣＭＰまたはエッチバック法で削っていく。これにより、導電層パタン１０３ａの間に層間絶縁膜パタン１０７ａが形成され、側面が隠される
【００２１】
図９では、まず食刻阻止膜パタン１０５ａを除去し、次いで全面に誘電体膜１０９及び第２導電層１１１を形成する。誘電体膜はTa２O5、SiO２、SrTiO3、（Ba、Sr）TiO3、PbZrTiO3、SrBi２Ta２O9、（Pb、La）（Zr、Ti）O3、Bi4Ti3O１２膜などで形成する。第２導電層１１１はPt、Ru、Ir、OsのようなPt族金属やその酸化物のIrO２、RuO２、OsO２や、W、TiN、TiW、WN、TiSiN、TaSiN、TaAlNのような高融点金属やその酸化物の単一層或いは複合層で形成する。
【００２２】
図１０〜図１７は強誘電体キャパシタなどを製造するときの工程図である。
【００２３】
図１０において、ソース領域２０３ａ、ドレイン領域２０３ｂ及びゲート電極２０５でなるトランジスタとビットライン２０７が形成された半導体基板２０１上に第１層間絶縁膜２０９を形成する。次いで、写真食刻によりソース領域２０３ａ上に形成されている第１層間絶縁膜２０９を食刻して、後に形成されるキャパシタの第１導電層を接続するためのコンタクトホール２１０を形成する。
【００２４】
図１１において、コンタクトホール２１０が形成された基板上に導電性物質膜２０８を形成する。導電性物質膜２０８は高融点金属、ポリシリコン、Pt族金属、金属シリサイド及びその組合せよりなる物質などを用いて形成する。
【００２５】
図１２において、導電性物質膜２０８をエッチバックしたりＣＭＰして、コンタクトホールの内部を充填するコンタクト膜２１１を形成する。
【００２６】
図１３では、全面にバリヤー膜、第１導電膜及び食刻阻止膜を順次形成した後エッチングして、バリヤー膜パタン２１３、第１導電層パタン２１５及び食刻阻止膜パタン２１７を形成する。ここで、第１導電層パタン２１５上に食刻阻止膜パタン２１７との付着特性を向上させるためにTi、TiN、TiSiN、TaSiNまたはTaAlNを接着層（図示せず）として形成しても良い。
【００２７】
バリヤー膜パタン２１３は導電性酸化物、高融点金属、Pt族金属、高融点金属シリサイド、高融点金属ナイトライド及びその組合せよりなる物質のうちの１つを用いて形成する。例えば、Ti、W、Ir、Ru、TiSix、WSi、TiSiN、TaSiN、IrO２、RuO２、WN、TiN、TaAlNなどである。第１導電層パタン２１５はPt、Ru、Ir、OsのようなPt族金属やIrO２、RuO２、OsO２のようなPt族金属の酸化物や、W、TiN、TiW、WN、TiSiN、TaSiN、TaAlNのような高融点金属やその酸化物の単一層或いは複合層で形成する。
【００２８】
食刻阻止膜パタン２１７は後に形成される第２層間絶縁膜のＣＭＰまたはエッチバック時に第１導電層パタン２１５を保護するため第２層間絶縁膜に対して選択比の大きな物質、例えばSiN、TiN及びBNを用いる。特に食刻阻止膜パタン３７をSiNで形成する場合には１００〜５０００Åの厚さで形成する。
【００２９】
図１４において、バリヤー膜パタン２１３、第１導電層パタン２１５及び食刻阻止膜パタン２１７の間を埋めるように、全面に第２層間絶縁膜２１９を１０００〜５０００Åの厚さで形成する。第２層間絶縁膜２１９はシリコン酸化物やUSG、SOGまたはBPSGを用いて形成する。
【００３０】
図１５において、食刻阻止膜パタン２１７をストッパとして、第２層間絶縁膜２１９をＣＭＰまたはエッチバック法で食刻して第２層間絶縁膜パタン２１９ａを形成する。これにより、第２層間絶縁膜パタン２１９ａはバリヤー膜パタン２１３や第１導電層パタン２１５のパタン間に形成され、側面を保護する。食刻阻止膜パタン２１７をＣＭＰまたはエッチバック時にストッパとして利用すれば、第１導電層パタン２１５の損傷を防止し、工程マージンを広げ、第１導電層パタン２１５と後続工程で形成される誘電体膜の界面特性を向上させ半導体装置のキャパシタの電気的特性を向上させうる。
【００３１】
図１6において、食刻阻止膜パタン２１７を燐酸液を用いて湿式食刻法で除去し、次いで全面に誘電体膜２２１を形成する。誘電体膜２２１はTa２O5、SiO２、SrTiO3、（Ba、Sr）TiO3、PbZrTiO3、SrBi２Ta２O9、（Pb、La）（Zr、Ti）O3、Bi4Ti3O１２膜及びその組合せよりなる物質のうちの１つで、スパッタリング法または化学気相蒸着（CVD）法で形成する。
【００３２】
図１7において、誘電体膜２２１上に第２導電層２２３を形成することにより半導体装置のキャパシタが完成する。第２導電層２２３はPt、Ru、Ir、OsのようなPt族金属やその酸化物のIrO２、RuO２、OsO２や、W、TiN、TiW、WN、TiSiN、TaSiN、TaAlNのような高融点金属やその酸化物の単一層或いは複合層で形成する。
【００３３】
図１８は別な例の断面図である。
【００３４】
まず、図１０〜図１５の段階を進行する。次いで、第２層間絶縁膜パタン２１９ａの上面を第１導電層パタン２１５の上面より低くなるまで食刻して第3層間絶縁膜パタン２１９ｂを形成する。引続き、食刻阻止膜パタンを燐酸液を用いて除去した後、誘電体膜２２１、第２導電層２２３を形成することにより半導体装置のキャパシタを完成する。
【００３５】
【発明の効果】
本発明のキャパシタ製造方法により、第１導電層パタンの損傷及び消耗が防げる。また、バリヤー膜パタンは誘電体膜の形成時でも露出されなく、酸化されないためコンタクト抵抗の増加を抑制し、キャパシタの特性が劣化しない。
【図面の簡単な説明】
【図１】従来の半導体装置のキャパシタ断面図。
【図２】従来の半導体装置のキャパシタ断面図。
【図３】従来の半導体装置のキャパシタ断面図。
【図４】従来の半導体装置のキャパシタ断面図。
【図５】本発明のキャパシタ製造方法を説明する工程図。
【図６】図５に続く工程図。
【図７】図６に続く工程図。
【図８】図７に続く工程図。
【図９】図８に続く工程図。
【図１０】本発明のキャパシタ製造方法の他の例を説明する工程図。
【図１１】本発明のキャパシタ製造方法の他の例を説明する工程図。
【図１２】本発明のキャパシタ製造方法の他の例を説明する工程図。
【図１３】本発明のキャパシタ製造方法の他の例を説明する工程図。
【図１４】本発明のキャパシタ製造方法の他の例を説明する工程図。
【図１５】本発明のキャパシタ製造方法の他の例を説明する工程図。
【図１６】本発明のキャパシタ製造方法の他の例を説明する工程図。
【図１７】本発明のキャパシタ製造方法の他の例を説明する工程図。
【図１８】本発明のキャパシタ製造方法の他の例を説明する工程図。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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