(57)【特許請求の範囲】
【請求項１】
制御信号が第１の論理レベルのときに充電を行い、該制御信号が第２の論理レベルのときに基準電位まで一旦放電を行いその後接地電位レベルまで放電を行う第１の充放電手段と、
前記制御信号が前記第２の論理レベルのときに充電を行い、該制御信号が前記第1の論理レベルのときに前記基準電位まで一旦放電を行いその後前記接地電位レベルまで放電を行う第２の充放電手段と、
前記第１及び第２の充放電手段から出力された出力電圧と前記基準電圧との比較を行い、出力信号を出力する出力手段と、
クロック信号と前記出力信号とに基づいて、前記第１及び第２の充放電手段を制御する信号を生成する生成手段とを、
備えたことを特徴とする周波数逓倍回路。
【請求項２】
制御信号が第１の論理レベルのときに充電を行い、該制御信号が第２の論理レベルのときに基準電位まで一旦放電を行いその後接地電位レベルまで放電を行う第１の充放電手段と、
前記制御信号が前記第２の論理レベルのときに充電を行い、該制御信号が前記第1の論理レベルのときに前記基準電位まで一旦放電を行いその後前記接地電位レベルまで放電を行う第２の充放電手段と、
クロック信号に基づいて、前記第１及び第２の充放電手段からの出力を選択的に出力するスイッチ手段と、
前記スイッチ手段から出力された出力電圧と前記基準電圧との比較を行い、出力信号を出力する出力手段と、
前記クロック信号と前記出力信号とに基づいて、前記第１及び第２の充放電手段を制御する信号を生成する生成手段とを、
備えたことを特徴とする周波数逓倍回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、入力信号の周波数を２倍にして出力する周波数逓倍回路に関するものである。
【０００２】
【従来の技術】
図２は、従来の周波数逓倍回路の一例とその信号波形を示す説明図である。
この周波数逓倍回路は、積分回路による遅延を利用したもので、入力されるクロック信号ＣＫを反転するインバータ１を有し、このインバータ１の出力側が抵抗２を介してノードＮに接続されている。ノードＮにはキャパシタ３の一端が接続され、このキャパシタ３の他端が接地電位ＧＮＤに接続されている。
【０００３】
更に、ノードＮにはインバータ４が接続され、このインバータ４の出力側が排他的論理和ゲート（以下、「ＥＯＲ」という）５の一方の入力側に接続されている。ＥＯＲ５の他方の入力側には、クロック信号ＣＫが与えられ、このＥＯＲ５の出力側から逓倍された出力信号ＯＵＴが出力されるようになっている。
【０００４】
このような周波数逓倍回路において、クロック信号ＣＫがレベル“Ｌ”からレベル“Ｈ”に変化すると、インバータ１の出力信号は“Ｈ”から“Ｌ”に変化する。インバータ１の出力信号は、抵抗２とキャパシタ３で構成される積分回路に与えられ、この積分回路の出力側であるノードＮの信号Ｓｎは、“Ｈ”から所定の時定数で低下する。
【０００５】
信号Ｓｎは、インバータ４に与えられているので、この信号Ｓｎがインバータ４の閾値電圧まで低下した時点で、インバータ４の出力信号Ｓ４は“Ｌ”から“Ｈ”に変化する。クロック信号ＣＫとインバータ４の出力信号Ｓ４は、ＥＯＲ５で排他的論理和が取られる。従って、ＥＯＲ５の出力信号ＯＵＴは、クロック信号ＣＫの立上がりと同時に“Ｈ”となり、一定の遅延時間の後、“Ｌ”になる。
【０００６】
同様に、ＥＯＲ５の出力信号ＯＵＴは、クロック信号ＣＫの立下がりと同時に“Ｈ”となり、一定の遅延時間の後、“Ｌ”になる。これにより、出力信号ＯＵＴは、クロック信号ＣＫの２倍の周波数となる。
【０００７】
【発明が解決しようとする課題】
しかしながら、従来の周波数逓倍回路では、次のような課題があった。
即ち、逓倍された出力信号ＯＵＴが“Ｈ”である期間は、抵抗２とキャパシタ３で構成される積分回路の時定数と、インバータ４の閾値電圧によって決定される。従って、入力されるクロック信号ＣＫの周波数や電源電圧の変化によって、出力信号ＯＵＴのデューティ比（１周期中で、“Ｈ”となっている時間の割合）が変化してしまう。このため、出力信号ＯＵＴで制御される後段の論理回路が誤動作する等の問題があった。
【０００８】
本発明は、前記従来技術が持っていた課題を解決し、入力されるクロック信号ＣＫの周波数や電源電圧によってデューティ比の変化が少ない周波数逓倍回路を提供するものである。
【０００９】
【課題を解決するための手段】
前記課題を解決するために、本発明の内の第１の発明は、周波数逓倍回路において、制御信号が第１の論理レベルのときに充電を行い、該制御信号が第２の論理レベルのときに基準電位まで一旦放電を行いその後接地電位レベルまで放電を行う第１の充放電手段と、前記制御信号が前記第２の論理レベルのときに充電を行い、該制御信号が前記第１の論理レベルのときに前記基準電位まで一旦放電を行いその後前記接地電位レベルまで放電を行う第２の充放電手段と、前記第１及び第２の充放電手段から出力された出力電圧と前記基準電圧との比較を行い、出力信号を出力する出力手段と、クロック信号と前記出力信号とに基づいて、前記第１及び第２の充放電手段を制御する信号を生成する生成手段とを備えている。
【００１０】
第２の発明は、周波数逓倍回路において、第１の発明と同様の第１及び第２の充放電手段と、クロック信号に基づいて、前記第１及び第２の充放電手段からの出力を選択的に出力するスイッチ手段と、前記スイッチ手段から出力された出力電圧と前記基準電圧との比較を行い、出力信号を出力する出力手段と、第１の発明と同様の生成手段とを備えている。
【００１１】
第３の発明は、周波数逓倍回路において、制御信号が第１の論理レベルのときに充電を行い、該制御信号が第２の論理レベルのときに放電を行う第１の充放電手段と、前記制御信号が前記第２の論理レベルのときに充電を行い、該制御信号が前記第１の論理レベルのときに放電を行う第２の充放電手段と、前記第１及び第２の充放電手段から出力された出力電圧と前記基準電圧との比較を行い、出力信号を出力する出力手段と、クロック信号と前記出力信号とに基づいて、前記第１及び第２の充放電手段を制御する信号を生成する生成手段とを備えている。
【００１２】
本発明によれば、以上のように周波数逓倍回路を構成したので、次のような作用が行われる。
【００１３】
制御信号が第１の論理レベル（例えば、ハイ）の時、第１の充放電手段では第１のキャパシタ等が充電され、第２の充放電手段では第２のキャパシタ等が放電される。そして、第１及び第２の充放電手段の出力電圧が基準電圧と比較されて、出力手段から出力信号が出力される。
【００１４】
制御信号が第２の論理レベル（例えば、ロウ）の時、第１の充放電手段では第１のキャパシタ等が放電され、第２の充放電手段では第２のキャパシタ等が充電される。そして、第１及び第２の充放電手段の出力電圧が基準電圧と比較されて、出力手段から出力信号が出力される。これにより、出力手段からは、入力信号の２倍の周波数の出力信号が得られる。
【００１５】
【発明の実施の形態】
（第１の実施形態）
図１は、本発明の第１の実施形態を示す周波数逓倍回路の構成図である。
この周波数逓倍回路は、制御手段（例えば、制御部）１０、第１及び第２の充放電手段（例えば、積分部）２０，３０、及び出力手段（例えば、出力部）４０で構成されている。
【００１６】
制御部１０は、入力信号ＣＫと出力信号ＯＵＴに基づいて、積分部２０，３０の切替え制御を行うための制御信号Ｓ１，Ｓ２，Ｓ３を生成するもので、入力端子１１、インバータ１２，１３、及び論理和ゲート（以下、「ＯＲ」という）１４，１５を有している。入力信号ＣＫが与えられる入力端子１１には、インバータ１２，１３が直列に接続され、このインバータ１３の出力側に制御信号Ｓ１が生成されるようになっている。ＯＲ１４には入力信号ＣＫと出力信号ＯＵＴが与えられ、このＯＲ１４の出力側に制御信号Ｓ２が生成される。また、ＯＲ１５にはインバータ１２で反転された入力信号ＣＫと出力信号ＯＵＴとが与えられ、このＯＲ１５の出力側に制御信号Ｓ３が生成されるようになっている。
【００１７】
積分部２０は、制御信号Ｓ１によって相補的にオン／オフされるスイッチ（ＳＷ）２１，２２と、制御信号Ｓ２によって相補的にオン／オフされるスイッチ２３，２４を有している。スイッチ２１は電源電位ＶＣＣとノードＮ１との間をオン／オフするもので、制御信号Ｓ１が“Ｈ”のときにオンとなるようになっている。スイッチ２２は、ノードＮ１と接地電位ＧＮＤとの間を抵抗値Ｒ２５の抵抗２５を介してオン／オフするもので、制御信号Ｓ１が“Ｌ”のときにオンとなるようになっている。
【００１８】
スイッチ２３は基準電位Ｖref とノードＮ２との間をオン／オフするもので、制御信号Ｓ２が“Ｌ”のときにオンとなるようになっている。スイッチ２４は、ノードＮ２と接地電位ＧＮＤとの間を抵抗値Ｒ２６の抵抗２６を介してオン／オフするもので、制御信号Ｓ２が“Ｈ”のときにオンとなるようになっている。ノードＮ１，Ｎ２間は、容量Ｃ２７のキャパシタ２７で接続されている。また、抵抗２５，２６は、Ｒ２５＜Ｒ２６の関係を有するように設定されている。
【００１９】
積分部３０は、制御信号Ｓ１によって相補的にオン／オフされるスイッチ３１，３２と、制御信号Ｓ３によって相補的にオン／オフされるスイッチ３３，３４を有している。スイッチ３１は電源電位ＶＣＣとノードＮ３との間をオン／オフするもので、制御信号Ｓ１が“Ｌ”のときにオンとなるようになっている。スイッチ３２は、ノードＮ３と接地電位ＧＮＤとの間を抵抗値Ｒ３５の抵抗３５を介してオン／オフするもので、制御信号Ｓ１が“Ｈ”のときにオンとなるようになっている。
【００２０】
スイッチ３３は基準電位Ｖref とノードＮ４との間をオン／オフするもので、制御信号Ｓ３が“Ｌ”のときにオンとなるようになっている。スイッチ３４は、ノードＮ３と接地電位ＧＮＤとの間を抵抗値Ｒ３６の抵抗３６を介してオン／オフするもので、制御信号Ｓ３が“Ｈ”のときにオンとなるようになっている。ノードＮ３，Ｎ４間は、容量Ｃ３７のキャパシタ３７で接続されている。また、抵抗３５，３６は、Ｒ３５＜Ｒ３６の関係を有するように設定されている。
【００２１】
出力部４０は、２つの比較器（ＣＭＰ）４１，４２とＯＲ４３を有している。比較器４１は積分部２０のノードＮ１の電位Ｖn1と基準電位Ｖref を比較するもので、比較器４２は積分部３０のノードＮ３の電位Ｖn3と基準電位Ｖref を比較するものである。比較器４１，４２は、比較対象の電位Ｖn1，Ｖn3が基準電位Ｖref よりも高いときに“Ｌ”を出力し、電位Ｖn1，Ｖn3が基準電位Ｖref 以下のときに“Ｈ”を出力するものである。
【００２２】
比較器４１，４２の出力側はＯＲ４３に接続され、このＯＲ４３から制御部１０及び出力端子４４に出力信号ＯＵＴが出力されるようになっている。
【００２３】
図３は、図１の動作を示す信号波形図である。以下、この図３を参照しつつ、図１の動作を説明する。
図３の時刻Ｔ０において、入力信号ＣＫが“Ｌ”で固定しているとき、制御信号Ｓ１，Ｓ３は、それぞれ“Ｌ”，“Ｈ”となっており、スイッチ２２はオン、ノードＮ１の電位Ｖn1は接地電位ＧＮＤである。また、比較器４１から出力される信号Ｓ４１は“Ｈ”で、ＯＲ４３の出力信号ＯＵＴは“Ｈ”である。従って、制御信号Ｓ２は“Ｈ”で、スイッチ２４がオンとなっている。これにより、キャパシタ２７の両端は共に接地電位ＧＮＤとなり、電荷の蓄積は無い。
【００２４】
一方、スイッチ３１，３４はオンで、ノードＮ３の電位Ｖn3は電源電位ＶＣＣであり、ノードＮ４は接地電位ＧＮＤである。これにより、キャパシタ３７は、電源電位ＶＣＣに充電されている。また、比較器４２の信号Ｓ４２は“Ｌ”である。
【００２５】
時刻Ｔ１において、入力信号ＣＫが“Ｌ”から“Ｈ”に立上がると、制御信号Ｓ１は“Ｈ”となる。また、制御信号Ｓ２は“Ｈ”のままである。これにより、積分部２０では、スイッチ２１がオンとなり、ノードＮ１の電位Ｖn1は電源電位ＶＣＣに上昇する。これに伴い、比較器４１の信号Ｓ４１は“Ｌ”になり、制御信号Ｓ３と出力信号ＯＵＴも“Ｌ”となる。また、このとき、スイッチ２４はオンとなっているので、ノードＮ２の電位Ｖn2は、キャパシタ２７を介して瞬時に電源電位ＶＣＣに上昇した後、このキャパシタ２７と抵抗２６の積分回路の時定数に従って、徐々に低下する。
【００２６】
一方、積分部３０では、スイッチ３２，３３がオンになる。これにより、ノードＮ４の電位Ｖn4が、瞬間的に接地電位ＧＮＤから基準電位Ｖref まで上昇する。この時、キャパシタ３７は電源電位ＶＣＣに充電されているので、ノードＮ３の電位Ｖn3は、ＶＣＣ＋Ｖref となる。その後、ノードＮ３の電位Ｖn3は、キャパシタ３７と抵抗３５の積分回路の時定数に従って、徐々に低下する。
【００２７】
このように、ノードＮ２，Ｎ３の電位Ｖn2, Ｖn3は、時間の経過と共に低下するが、キャパシタ３７と抵抗３５の積分回路の時定数の方が小さく設定されているため、ノードＮ３の電位Ｖn3の低下速度のほうが速い。
【００２８】
時刻Ｔ２において、ノードＮ３の電位Ｖn3が基準電位Ｖref まで低下すると、比較器４２の信号Ｓ４２が“Ｈ”に変化し、出力信号ＯＵＴが“Ｈ”になると共に、制御信号Ｓ３も“Ｈ”になる。従って、スイッチ３４がオンになり、ノードＮ４は抵抗３６を介して接地電位ＧＮＤに接続される。これにより、ノードＮ３，Ｎ４の電位Ｖn3，Ｖn4は、急激に接地電位ＧＮＤまで低下する。
【００２９】
時刻Ｔ３において、入力信号ＣＫが“Ｈ”から“Ｌ”に変化すると、制御信号Ｓ１は“Ｌ”となる。また、制御信号Ｓ３は“Ｈ”のままである。これにより、積分部３０では、スイッチ３１がオンとなり、ノードＮ３の電位Ｖn3は電源電位ＶＣＣに上昇する。これに伴い、比較器４２の信号Ｓ４２は“Ｌ”になり、制御信号Ｓ２と出力信号ＯＵＴも“Ｌ”となる。また、このとき、スイッチ３４はオンとなっているので、ノードＮ４の電位Ｖn4は、キャパシタ３７を介して瞬間的に電源電位ＶＣＣに上昇した後、このキャパシタ３７と抵抗３６の積分回路の時定数に従って、徐々に低下する。
【００３０】
一方、積分部２０では、スイッチ２２，２３がオンになる。これにより、ノードＮ２の電位Ｖn2が、瞬時に基準電位Ｖref まで変化する。ノードＮ１，Ｎ２はキャパシタ２７を介して接続されているので、ノードＮ１の電位Ｖn1も、ノードＮ２の電位変化と同じだけ変化する。その後、ノードＮ１の電位Ｖn1は、キャパシタ２７と抵抗２５の積分回路の時定数に従って、徐々に低下する。
【００３１】
時刻Ｔ４において、ノードＮ１の電位Ｖn1が基準電位Ｖref まで低下すると、比較器４１の信号Ｓ４１が“Ｈ”に変化し、出力信号ＯＵＴが“Ｈ”になると共に、制御信号Ｓ２も“Ｈ”になる。従って、スイッチ２４がオンになり、ノードＮ２は抵抗２６を介して接地電位ＧＮＤに接続される。これにより、ノードＮ１，Ｎ２の電位Ｖn1，Ｖn2は、急激に接地電位ＧＮＤまで低下する。
【００３２】
時刻Ｔ５において、入力信号ＣＫが“Ｌ”から“Ｈ”に変化すると、制御信号Ｓ１は“Ｈ”となる。また、制御信号Ｓ２は“Ｈ”のままである。これにより、積分部２０では、スイッチ２１がオンとなり、ノードＮ１の電位Ｖn1は電源電位ＶＣＣに上昇する。これに伴い、比較器４１の信号Ｓ４１は“Ｌ”になり、制御信号Ｓ３と出力信号ＯＵＴも“Ｌ”となる。また、このとき、スイッチ２４はオンとなっているので、ノードＮ２の電位Ｖn2は、キャパシタ２７を介して瞬間的に電源電位ＶＣＣに上昇した後、このキャパシタ２７と抵抗２６の積分回路の時定数に従って、徐々に低下する。
【００３３】
一方、積分部３０では、スイッチ３２，３３がオンになる。これにより、ノードＮ４の電位Ｖn4が、瞬間的に基準電位Ｖref まで変化する。ノードＮ３，Ｎ４はキャパシタ３７を介して接続されているので、ノードＮ３の電位Ｖn3も、ノードＮ４の電位変化と同じだけ変化する。その後、ノードＮ３の電位Ｖn3は、キャパシタ３７と抵抗３５の積分回路の時定数に従って、徐々に低下する。
【００３４】
時刻Ｔ６において、ノードＮ３の電位Ｖn3が基準電位Ｖref まで低下すると、比較器４２の信号Ｓ４２が“Ｈ”に変化し、出力信号ＯＵＴが“Ｈ”になると共に、制御信号Ｓ３も“Ｈ”になる。従って、スイッチ３４がオンになり、ノードＮ４は抵抗３６を介して接地電位ＧＮＤに接続される。これにより、ノードＮ３，Ｎ４の電位Ｖn3，Ｖn4は、急激に接地電位ＧＮＤまで低下する。
【００３５】
時刻Ｔ７において、入力信号ＣＫが“Ｈ”から“Ｌ”に変化すると、時刻Ｔ３と同様の動作が行われる。以下、同様に、入力信号ＣＫの“Ｌ”，“Ｈ”の変化に従って、時刻Ｔ３〜Ｔ７と同様の動作が繰返される。
【００３６】
ここで、出力信号ＯＵＴが“Ｈ”となっている期間のパルス幅ｔｗを数式を用いて説明する。ここでは、図３中に一点鎖線で囲んで示したように、信号波形が安定した時刻Ｔ３〜Ｔ７における、ノードＮ３，Ｎ４の電位Ｖｎ３，Ｖｎ４を使用して説明する。
【００３７】
時刻Ｔ３〜Ｔ５におけるノードＮ４の電位Ｖn4は、時刻Ｔ３からの経過時間をｔとすると、次式で表すことができる。
Ｖn4（ｔ）＝ＶＣＣ×ｅｘｐ｛−ｔ／（Ｃ３７×Ｒ３６）｝
【００３８】
従って、時刻Ｔ５において、スイッチ３１〜３４が切替えられる直前のノードＮ４の電位Ｖn4（T5-0）は、入力信号ＣＫの半周期をＴＷとすると、次式のようになる。
Ｖn4（T5-0）＝ＶＣＣ×ｅｘｐ｛−ＴＷ／（Ｃ３７×Ｒ３６）｝
上式よりＲ３６を求めると、次の（１）式が得られる。
Ｒ３６＝ＴＷ／｛Ｃ３７×ｌｎ（ＶＣＣ／Ｖn4(T5-0)）｝・・・（１）
【００３９】
次に、時刻Ｔ５においてスイッチ３１〜３４が切替えられると、ノードＮ４の電位Ｖn4は基準電位Ｖref となる。即ち、Ｖn4(T5-0)−Ｖref だけ瞬間的に低下する。ノードＮ３，Ｎ４はキャパシタ３７を介して接続されているため、これに従い、ノードＮ３の電位Ｖn3は、瞬間的にＶn4(T5-0)−Ｖref だけ低下し、ＶＣＣ＋Ｖref −Ｖn4(T5-0)となる。
【００４０】
その後、キャパシタ３７に蓄積された電荷は、抵抗３５を通して放電されるので、ノードＮ３の電位Ｖn3は、時刻Ｔ５からの経過時間をｔとすると、次式で表すことができる。
Ｖn3（ｔ）＝｛ＶＣＣ＋Ｖref −Ｖn4(T5-0)｝
×ｅｘｐ｛−ｔ／（Ｃ３７×Ｒ３５）｝
【００４１】
ここで、経過時間ｔ＝ｔｗにおいて、電位Ｖn3が基準電位Ｖref に達したとすると、次式が成り立つ。
Ｖref ＝｛ＶＣＣ＋Ｖref −Ｖn4(T5-0)｝
×ｅｘｐ｛−ｔｗ／（Ｃ３７×Ｒ３５）｝
従って、ｔｗは次の（２）式のように表される。
ｔｗ＝（Ｃ３７×Ｒ３５）
×ｌｎ｛（ＶＣＣ＋Ｖref −Ｖn4(T5-0)）／Ｖref ｝・・・（２）
【００４２】
（２）式よりＣ３７を求めると、次の（３）式が得られる。
【数１】
0003810316.tif 000002
（３）式を（１）式に代入すると、次の（４）式が得られる。
【数２】
0003810316.tif 000003
（４）式から次の（５）式が導かれる。
【数３】
0003810316.tif 000004
（５）式の対数部を除いて考えると、ｔｗは、（Ｒ３６／Ｒ３５）×ＴＷに比例することがわかる。従って、Ｒ３５＜Ｒ３６に設定することにより、ｔｗ＜ＴＷとなり、時刻Ｔ５〜Ｔ７の期間にノードＮ３の電位Ｖn3が基準電位Ｖref まで低下し、比較器４２の信号Ｓ４１が反転して“Ｈ”となる。
【００４３】
一方、（５）式の対数部におけるＶn4(T5-0)は、入力信号ＣＫの周期ＴＷによって変化するが、この周期ＴＷが増加すると対数部の値も増加し、周期ＴＷが減少すると対数部の値も減少する。従って、出力信号ＯＵＴの概略のデューティ比は、抵抗３５，３６の比によって設定される。
【００４４】
以上のように、この第１の実施形態の周波数逓倍回路は、入力信号ＣＫが“Ｈ”の時に長い時定数でキャパシタ２７を充電し、この入力信号ＣＫが“Ｌ”の時に短い時定数でこのキャパシタ２７を放電する積分部２０と、入力信号ＣＫが“Ｌ”の時に長い時定数でキャパシタ３７を充電し、この入力信号ＣＫが“Ｈ”の時に短い時定数でこのキャパシタ３７を放電する積分部３０とを有している。これにより、出力部４０で得られる出力信号ＯＵＴのデューティ比が、クロック信号ＣＫの周波数や電源電圧等で影響されにくい周波数逓倍回路が得られる。
【００４５】
（第２の実施形態）
図４は、本発明の第２の実施形態を示す周波数逓倍回路の構成図であり、図１中の要素と共通の要素には共通の符号が付されている。
この周波数逓倍回路は、図１中の出力部４０に代えて、構成の異なる出力部４０Ａを設けている。出力部４０Ａは、入力信号ＣＫによって相補的にオン／オフされるスイッチ４５，４６と、比較器４７で構成されている。スイッチ４５はノードＮ１，Ｎ５間をオン／オフするもので、入力信号ＣＫが“Ｌ”のときにオンとなるようになっている。スイッチ４６は、ノードＮ３，Ｎ５間をオン／オフするもので、入力信号ＣＫが“Ｈ”のときにオンとなるようになっている。
【００４６】
比較器４７は、ノードＮ５の電位Ｖn5と基準電位Ｖref を比較するもので、ノードＮ５の電位Ｖn5が基準電位Ｖref よりも高いときに“Ｌ”を出力し、電位Ｖn5が基準電位Ｖref 以下のときに“Ｈ”を出力するものである。そして、比較器４７から制御部１０及び出力端子４４に出力信号ＯＵＴが出力されるようになっている。その他の構成は、図１と同様である。
【００４７】
図５は、図４の動作を示す信号波形図である。以下、この図５を参照しつつ、図４の動作を説明する。
この周波数逓倍回路における積分部２０，３０の動作は図１と同様であり、ノードＮ１，Ｎ３には、図３と同様の信号波形の電位Ｖn1，Ｖn3がそれぞれ出力される。
【００４８】
入力信号ＣＫが“Ｌ”の期間（Ｔ０，Ｔ３〜Ｔ５，…）には、スイッチ４５がオンとなって、ノードＮ１の電位Ｖn1がノードＮ５に出力される。一方、入力信号ＣＫが“Ｈ”の期間（Ｔ１〜Ｔ３，Ｔ５〜Ｔ７，…）には、スイッチ４６がオンとなって、ノードＮ３の電位Ｖn3がノードＮ５に出力される。ノードＮ５の電位Ｖn5は、比較器４７において基準電位Ｖref と比較され、比較結果の出力信号ＯＵＴが、出力端子４４から出力される。
【００４９】
以上のように、この第２の実施形態の周波数逓倍回路は、入力信号ＣＫに応じて２つの積分部２０，３０の出力信号を切替えて基準電位Ｖref と比較するように構成した出力部４０Ａを有している。これにより、比較器が１個で済み、第１の実施形態に比べて回路構成を簡素化できるという利点がある。
【００５０】
（第３の実施形態）
図６は、本発明の第３の実施形態を示す抵抗回路の構成図であり、図１または図３中の積分部２０，３０における抵抗２５，２６，３５，３６に代えて設けられるものである。
【００５１】
この抵抗回路５０は、図１または図３中の抵抗２５，２６，３５，３６に対応するＮチャネルＭＯＳトランジスタ（以下、「ＮＭＯＳ」という）５１，５２，５３，５４を有している。ＮＭＯＳ５１〜５４のドレインは、それぞれスイッチ２２，２４，３２，３４に接続され、ソースは接地電位ＧＮＤに接続されている。更に、この抵抗回路５０は、定電流回路を構成するＰチャネルＭＯＳトランジスタ（以下、「ＰＭＯＳ」という）５５，５６と、ＮＭＯＳ５７，５８を有している。
【００５２】
ＰＭＯＳ５５，５６のソースは電源電位ＶＣＣに接続され、このＰＭＯＳ５５のゲート及びドレインと、ＰＭＯＳ５６のゲートが、ＮＭＯＳ５７のドレインに接続されている。ＮＭＯＳ５７のソースは、抵抗５９を介して接地電位ＧＮＤに接続されている。ＰＭＯＳ５６のドレインはノードＮ６に接続され、このノードＮ６には、ＮＭＯＳ５７，５８のゲートが接続されている。ＮＭＯＳ５８のソースは接地電位ＧＮＤに接続されている。更に、ノードＮ６には、定電流回路に対してカレントミラーを構成するように、ＮＭＯＳ５１〜５４のゲートが接続されている。
【００５３】
ここで、ＮＭＯＳ５１〜５４，５８のゲート長が同一に構成され、各ゲート幅は、ＮＭＯＳ５１にはＮＭＯＳ５２よりも大きな電流が流れ、かつＮＭＯＳ５３にはＮＭＯＳ５４よりも大きな電流が流れるように構成されている。このような定電流回路とカレントミラー構成により、各ＮＭＯＳ５１〜５４は、それぞれ抵抗２５，２６，３５，３６と同様に動作する。
【００５４】
以上のように、この第３の実施形態の抵抗回路は、第１及び第２の実施形態における４個の抵抗２５，２６，３５，３６に代えて、１個の抵抗５９と８個のＭＯＳで構成されている。
【００５５】
例えば、図１の回路で３２ｋＨｚの入力信号ＣＫを逓倍する場合、入力信号ＣＫの半周期ＴＷは約１５μｓであるので、積分部２０の時定数を１５μｓ以上に設定する必要がある。ここで、キャパシタ２７，３７の容量を１０ｐＦとすると、抵抗２４，３４の抵抗値は１．５ＭΩ以上にする必要がある。抵抗２４，３４は、シート抵抗の高い拡散抵抗で作成しても、シート抵抗が概ね１．５ｋΩのため、１０００シート分（１シートは、例えば１辺が１．５μｍの正方形を基準にした面積をいう）の面積が必要である。従って、４個の抵抗を形成する場合、４０００シート分の面積が必要となる。
【００５６】
一方、図６の抵抗回路５０は１個の抵抗５９と８個のＭＯＳで構成されているが、ＭＯＳ１個分の面積は精々３シート分程度である。また、カレントミラー構成にしているため、抵抗５９の抵抗値は５００ｋΩ程度で良くなり、その面積は８個のＭＯＳと合わせても５００シート以下となる。このため、回路の面積を大幅に縮小することが可能になる。
【００５７】
更に、抵抗値を高く設定することが容易になり、時定数を大きくして消費電流を抑制することができるという利点がある。
【００５８】
なお、本発明は、上記実施形態に限定されず、種々の変形が可能である。この変形例としては、例えば、次のようなものがある。
【００５９】
（ａ）  積分部２０，３０における切替え用のスイッチ２１〜２４，３１〜３４の構成は、図示したものに限定されない。
（ｂ）  抵抗回路５０におけるカレントミラーの構成は、図示したものに限定されない。
【００６０】
【発明の効果】
以上詳細に説明したように、第１の発明によれば、入力信号のレベルに変化に従って、第１及び第２の時定数で充放電する第１及び第２の充放電手段を有している。更に、第１及び第２の充放電手段の出力電圧をそれぞれ基準電圧と比較し、入力信号を逓倍した出力信号を出力する出力手段を有している。これにより、入力信号の周波数や電源電圧の変動等で出力信号のデューティ比が影響されにくい周波数逓倍回路が得られる。
【００６１】
第２の発明によれば、入力信号のレベルに従って第１または第２の充放電手段を選択し、その選択した充放電手段の出力電圧を基準電圧と比較して出力信号を出力する出力手段を有している。これにより、第１の発明の効果に加えて、回路構成を簡素化することができる。
【００６２】
第３の発明によれば、入力信号の論理レベルに従って、相互に充放電する第１及び第２の充放電手段を有している。更に、第１及び第２の充放電手段の出力電圧をそれぞれ基準電圧と比較し、入力信号を逓倍した出力信号を出力する出力手段を有している。これにより、入力信号の周波数や電源電圧の変動等で出力信号のデューティ比が影響されにくい周波数逓倍回路が得られる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態を示す周波数逓倍回路の構成図である。
【図２】従来の周波数逓倍回路の一例とその信号波形を示す説明図である。
【図３】図１の動作を示す信号波形図である。
【図４】本発明の第２の実施形態を示す周波数逓倍回路の構成図である。
【図５】図４の動作を示す信号波形図である。
【図６】本発明の第３の実施形態を示す抵抗回路の構成図である。
【符号の説明】
１０    制御部
２０，３０    積分部
２１〜２４，３１〜３４，４５，４６    スイッチ
２５，２６，３５，３６，５９    抵抗
２７，３７    キャパシタ
４０，４０Ａ    出力部
４１，４２，４７    比較器
５０    抵抗回路
５１〜５４，５７，５８    ＮＭＯＳ
５５，５６    ＰＭＯＳ
【図１】
0003810316.tif 000005
【図２】
0003810316.tif 000006
【図３】
0003810316.tif 000007
【図４】
0003810316.tif 000008
【図５】
0003810316.tif 000009
【図６】
0003810316.tif 000010