(57)【特許請求の範囲】
【請求項１】
それぞれ、ｎ＋ｍビットの第１ないし第３要素データからなる被変換色データを、同じ色を表す目的色データに変換するための色変換回路であって、
それぞれ、３種の整数値からなる情報（０、０、０）〜（２n、２n、２n）に対応づけられた（２n＋１）×（２n＋１）×（２n＋１）個の目的色データが分散して記憶された、それぞれ、“３×ｎ−２”ビットのアドレス信号でアクセスされる第１ないし第８のメモリであり、各メモリに、対応づけられた情報を構成する３種の整数値の奇遇の組合せが等しい複数の目的色データが記憶された第１ないし第８のメモリと、
前記被変換色データを構成している前記第１ないし第３要素データの上位ｎビットの値ｘ、ｙ、ｚに基づき、それぞれ、情報（ｘ、ｙ、ｚ）、（ｘ、ｙ、ｚ＋１）、（ｘ、ｙ＋１、ｚ）、（ｘ、ｙ＋１、ｚ＋１）、（ｘ＋１、ｙ、ｚ）、（ｘ＋１、ｙ、ｚ＋１）、（ｘ＋１、ｙ＋１、ｚ）、（ｘ＋１、ｙ＋１、ｚ＋１）に対応づけられた８個の目的色データを、前記第１ないし第８のメモリから読み出すための８種の“３×ｎ−２”ビットのアドレスを生成するアドレス生成回路と、
前記第１ないし第８のメモリの、前記アドレス生成回路が生成したアドレスに記憶された８個の目的色データの中の少なくとも４個の目的色データと、前記被変換色データの前記第１ないし第３要素データの下位ｍビットのデータとを用いた補間演算により、前記被変換色データに対応する目的色データを生成、出力する目的色データ生成・出力回路
とを備えることを特徴とする色変換回路。
【請求項２】
時間Ｔ毎に入力される、それぞれ、ｎ＋ｍビットの第１ないし第３要素データからなる被変換色データを、順次、同じ色を表す目的色データに変換するための色変換回路であって、
それぞれ、３種の整数値からなる情報（０、０、０）〜（２n、２n、２n）に対応づけられた（２n＋１）×（２n＋１）×（２n＋１）個の目的色データが分散して記憶された、それぞれ、“３×ｎ−２”ビットのアドレス信号でアクセスされる第１ないし第８のメモリであり、各メモリに、対応づけられた情報を構成する３種の整数値の奇遇の組合せが等しい複数の目的色データが記憶された第１ないし第８のメモリと、
入力されている被変換色データを、時間２Ｔ毎に取り込み、取り込んだ被変換色データを出力する第１取込回路と、
入力されている被変換色データを、時間２Ｔ毎に取り込み、取り込んだ被変換色データを出力する第２取込回路であって、前記第１取込回路による被変換色データの取込後、時間Ｔ後に被変換色データの取込を行う第２取込回路と、
前記第１取込回路が出力する被変換色データを構成している前記第１ないし第３要素データの上位ｎビットの値ｘ、ｙ、ｚに基づき、それぞれ、情報（ｘ、ｙ、ｚ）、（ｘ、ｙ、ｚ＋１）、（ｘ、ｙ＋１、ｚ）、（ｘ、ｙ＋１、ｚ＋１）、（ｘ＋１、ｙ、ｚ）、（ｘ＋１、ｙ、ｚ＋１）、（ｘ＋１、ｙ＋１、ｚ）、（ｘ＋１、ｙ＋１、ｚ＋１）に対応づけられた８個の目的色データを、前記第１ないし第８のメモリから読み出すための８種の“３×ｎ−２”ビットのアドレスを生成する第１アドレス生成回路と、
前記第２取込回路が出力する被変換色データを構成している前記第１ないし第３要素データの上位ｎビットの値ｘ、ｙ、ｚに基づき、それぞれ、情報（ｘ、ｙ、ｚ）、（ｘ、ｙ、ｚ＋１）、（ｘ、ｙ＋１、ｚ）、（ｘ、ｙ＋１、ｚ＋１）、（ｘ＋１、ｙ、ｚ）、（ｘ＋１、ｙ、ｚ＋１）、（ｘ＋１、ｙ＋１、ｚ）、（ｘ＋１、ｙ＋１、ｚ＋１）に対応づけられた８個の目的色データを、前記第１ないし第８のメモリから読み出すための８種の“３×ｎ−２”ビットのアドレスを生成する第２アドレス生成回路と、
前記第１アドレス生成回路或いは前記第２アドレス生成回路によってアドレスが生成された際に、前記第１ないし第８のメモリの、生成されたアドレスに記憶された目的色データの中の少なくとも４種の目的色データと、当該アドレスを生成するために使用された被変換色データの前記３種の色要素データの下位ｍビットのデータとを用いた補間演算により、当該被変換色データに対応する目的色データを生成、出力する目的色データ生成・出力回路
とを備えることを特徴とする色変換回路。
【請求項３】
前記目的色データ生成・出力回路は、
前記第１アドレス生成回路によって生成されるアドレスと前記第２アドレス生成回路によって生成されるアドレスのいずれかを前記第１ないし第８のメモリに供給するアドレス選択供給回路であって、前記第１アドレス生成回路によってアドレスが生成されたときに、そのアドレスの前記第１ないし第８のメモリへの供給を開始し、前記第２アドレス生成回路によってアドレスが生成されたときに、そのアドレスを前記第１ないし第８のメモリへの供給を開始するアドレス選択供給回路と、
前記第１ないし第８のメモリが出力する８個の目的色データからなるデータである補間計算用データを、時間２Ｔ毎に取り込み、取り込んだ補間計算用データを出力する第１補間計算用データ取込回路と、
前記補間計算用データを、時間２Ｔ毎に取り込み、取り込んだ補間計算用データを出力する第２補間計算用データ取込回路であって、前記第１補間計算用データ取込回路による補間計算用データの取込後、時間Ｔ後に補間計算用データの取込を行う第２補間計算用データ取込回路と、
前記第１ないし第８のメモリの、前記第１補間計算用データ取込回路が出力する補間計算用データに含まれる少なくとも４種の目的色データと、当該補間計算用データの元となった被変換色データの前記３種の色要素データの下位ｍビットのデータとを用いた補間演算により、当該被変換色データに対応する目的色データを生成する第１目的色データ生成回路と、
前記第１ないし第８のメモリの、前記第２補間計算用データ取込回路が出力する補間計算用データに含まれる少なくとも４種の目的色データと、当該補間計算用データの元となった被変換色データの第１ないし第３色要素データの下位ｍビットのデータとを用いた補間演算により、当該被変換色データに対応する目的色データを生成する第２目的色データ生成回路と、
前記第１目的色データ生成回路によって生成される目的色データと前記第２目的色データ生成回路によって生成される目的色データのいずれかを出力する選択出力回路であって、前記第１目的色データ生成回路によって目的色データが生成されたときに、その目的色データの出力を開始し、前記第１目的色データ生成回路によって目的色データが生成されたときに、その目的色データの出力を開始する選択出力回路
とを含む
ことを特徴とする請求項２記載の色変換回路。
【請求項４】
時間Ｔ毎に入力される、それぞれ、ｎ＋ｍビットの第１ないし第３要素データからなる被変換色データを、順次、同じ色を表す目的色データに変換するための色変換回路であって、
それぞれ、３種の整数値からなる情報（０、０、０）〜（２n、２n、２n）に対応づけられた（２n＋１）×（２n＋１）×（２n＋１）個の目的色データが分散して記憶された、それぞれ、“３×ｎ−２”ビットのアドレス信号でアクセスされる第１ないし第８のメモリであり、各メモリに、対応づけられた情報を構成する３種の整数値の奇遇の組合せが等しい複数の目的色データが記憶された第１ないし第８のメモリと、
入力されている被変換色データを構成している前記第１ないし第３要素データの上位ｎビットの値ｘ、ｙ、ｚに基づき、それぞれ、情報（ｘ、ｙ、ｚ）、（ｘ、ｙ、ｚ＋１）、（ｘ、ｙ＋１、ｚ）、（ｘ、ｙ＋１、ｚ＋１）、（ｘ＋１、ｙ、ｚ）、（ｘ＋１、ｙ、ｚ＋１）、（ｘ＋１、ｙ＋１、ｚ）、（ｘ＋１、ｙ＋１、ｚ＋１）に対応づけられた８個の目的色データを、前記第１ないし第８のメモリから読み出すための８種の“３×ｎ−２”ビットのアドレスを生成するアドレス生成回路と、
前記アドレス生成回路によって生成されるアドレスの供給により、前記第１ないし第８のメモリが出力する８個の目的色データからなるデータである補間計算用データを、時間２Ｔ毎に取り込み、取り込んだ補間計算用データを出力する第１補間計算用データ取込回路と、
前記補間計算用データを、時間２Ｔ毎に取り込み、取り込んだ補間計算用データを出力する第２補間計算用データ取込回路であって、前記第１補間計算用データ取込回路による補間計算用データの取込後、時間Ｔ後に補間計算用データの取込を行う第２補間計算用データ取込回路と、
前記第１ないし第８のメモリの、前記第１補間計算用データ取込回路が出力する補間計算用データに含まれる少なくとも４種の目的色データと、当該補間計算用データの元となった被変換色データの前記３種の色要素データの下位ｍビットのデータとを用いた補間演算により、当該被変換色データに対応する目的色データを生成する第１目的色データ生成回路と、
前記第１ないし第８のメモリの、前記第２補間計算用データ取込回路が出力する補間計算用データに含まれる少なくとも４種の目的色データと、当該補間計算用データの元となった被変換色データの第１ないし第３色要素データの下位ｍビットのデータとを用いた補間演算により、当該被変換色データに対応する目的色データを生成する第２目的色データ生成回路と、
前記第１目的色データ生成回路によって生成される目的色データと前記第２目的色データ生成回路によって生成される目的色データのいずれかを出力する選択出力回路であって、前記第１目的色データ生成回路によって目的色データが生成されたときに、その目的色データの出力を開始し、前記第１目的色データ生成回路によって目的色データが生成されたときに、その目的色データの出力を開始する選択出力回路
とを備えることを特徴とする色変換回路。
【請求項５】
ｎ＝５であり、
前記第１ないし第８のメモリのそれぞれには、情報（ａ，ｂ，ｃ）に対応づけられた色データがアドレス“17×17×INT(ａ／２)＋17×INT(ｂ／２)＋INT(ｃ／２)”に記憶されている
ことを特徴とする請求項１ないし請求項４のいずれかに記載の色変換回路。
【請求項６】
それぞれ、ｎ＋ｍビットの第１ないし第３要素データからなる被変換色データを、同じ色を表す目的色データに変換するための色変換回路であって、
それぞれ、“３×ｎ−１”ビットのアドレス信号でアクセスされる第１ないし第４のメモリであり、３種の整数値からなる情報（０、０、０）〜（２n、２n、２n）に対応づけられた（２n＋１）×（２n＋１）×（２n＋１）個の目的色データが、補間計算に同時に使用することがある４個の色データが同時に読み出せる形態で記憶された第１ないし第４のメモリと、
前記被変換色データを構成している前記第１ないし第３要素データの上位ｎビットのデータに基づき、補間計算に使用する４個の目的色データを前記第１ないし第４のメモリから読み出すための４種の“３×ｎ−１”ビットのアドレスを生成するアドレス生成回路と、
前記第１ないし第４のメモリの、前記アドレス生成回路が生成したアドレスに記憶された４個の目的色データと、前記被変換色データの前記第１ないし第３要素データの下位ｍビットのデータとを用いた補間演算により、前記被変換色データに対応する目的色データを生成、出力する目的色データ生成・出力回路
とを備えることを特徴とする色変換回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ある形式の色データを他の形式の色データに変換する色変換回路に関し、例えば、ＲＧＢデータをＣＭＹＫデータに変換する色変換回路に関する。
【０００２】
【従来の技術】
周知のように、色を表すデータ（以下、色データと表記する）としては、ＲＧＢデータやＣＭＹＫデータ、ＣＭＹデータなどさまざまな形式のものがあり、各形式の色データが用途に応じて使い分けられている。例えば、コンピュータのモニタへの表示を主目的としたデータでは、色データとしてＲＧＢデータが用いられていることが多い。また、カラー印刷装置では、Ｃ（シアン）、Ｍ（マゼンタ）、Ｙ（イエロー）のインクを混ぜて（或いはＫ（ブラック）のインクをも使用して）、印刷が行なわれるので、ＤＴＰ用のデータでは、色データとしてＣＭＹ、ＣＭＹＫデータが用いられていることが多い。ただし、ＲＧＢデータによって色が示されたデータが供給されることもあるので、カラー印刷装置には、通常、ＲＧＢデータをＣＭＹＫ（或いはＣＭＹ）データに変換するための半導体回路が搭載されている。
【０００３】
そのような、ある形式の色データを他の形式の色データに変換するための回路（以下、色変換回路と表記する）は、基本的には、変換を要する各色データに対して変換後の色データを記憶したメモリを用いて構成される。例えば、各ＲＧＢデータの代わりに用いるべきＣＭＹＫデータがそのＲＧＢデータで示されるアドレスに記憶されているＲＯＭ（或いはＲＡＭ）は、ＲＧＢデータをＣＭＹＫデータに変換するための色変換回路として機能することになる。
【０００４】
しかしながら、メモリのみで色変換回路を構成する場合には、例えば、２４ビットのＲＧＢデータを、３２ビット（４バイト）のＹＭＣＫデータに変換することができる色変換回路を得るために、およそ６７Ｍバイト（＝４バイト×２24）の記憶容量を有するメモリが必要とされることになる。このような大容量のメモリを使用することは現実的でないため、一般的な色変換回路では、代表的な第１種色データに対応する第２種色データのみをメモリに記憶させておき、各第１種色データに対応する第２種データを、メモリ内に記憶されている何個か（通常、４個か８個）の第２種データを基にした補間演算により算出することが行なわれている。
【０００５】
具体的には、２４ビットのＲＧＢデータをＣＭＹＫデータに変換するための色変換回路として、図１４に模式的に示したように、座標（０、０、０）〜（３２、３２、３２）に対応付けられた総計３３×３３×３３個のＣＭＹＫデータが記憶されたメモリを備えるものが知られている。このメモリに記憶された、ｘ、ｙ、ｚがいずれも３１以下である座標（ｘ、ｙ、ｚ）に対応づけられたＣＭＹＫデータは、Ｒ、Ｇ、Ｂ各成分の下位３ビットがいずれも“０”であり、Ｒ、Ｇ、Ｂ成分の上位５ビットがそれぞれｘ、ｙ、ｚであるＲＧＢデータに対応するＣＭＹＫデータ（そのＲＧＢデータと同じ色を示すＣＭＹＫデータ）となっている。なお、ｘ、ｙ、ｚのいずれかが３２である座標（ｘ、ｙ、ｚ）に対応づけられたＣＭＹＫデータは、Ｒ、Ｇ、Ｂ各成分の下位３ビットがいずれも“０”であり、Ｒ、Ｇ、Ｂ成分の上位５ビットがそれぞれｘ、ｙ、ｚである仮想的なＲＧＢデータ（ｘ、ｙ、ｚの最大値は３１であり、３２を取り得ない）に対応するＣＭＹＫデータとなっている。
【０００６】
そして、ＲＧＢデータのＣＭＹＫデータへの変換時には、変換すべきＲＧＢデータのｘ、ｙ、ｚ値に基づき、座標（ｘ、ｙ、ｚ）、（ｘ＋１、ｙ、ｚ）、（ｘ、ｙ＋１、ｚ）、（ｘ＋１、ｙ＋１、ｚ）、（ｘ、ｙ、ｚ＋１）、（ｘ＋１、ｙ、ｚ＋１）、（ｘ、ｙ＋１、ｚ＋１）、（ｘ＋１、ｙ＋１、ｚ＋１）に関する８個のＣＭＹＫデータがメモリから読み出される。そして、Ｒ、Ｇ、Ｂ成分の下位３ビットの値ｒ、ｇ、ｂから算出される重み係数を各ＹＭＣＫデータに乗じた結果の平均値が、変換結果として出力されている。
【０００７】
なお、座標（ｘ＋ｒ／８、ｙ＋ｇ／８、ｚ＋ｂ／８）を有する点が、上記した８つの座標を有する８格子点で構成される立方体の分割により得られる４面体のいずれの内部（あるいは面上）に存在するかが判定され、当該点が内部に存在する４面体の頂点に関するＹＭＣＫデータのみを用いた補間演算が行なわれる色変換回路も知られている。
【０００８】
さて、上記のように、補間演算によって最終的な出力が得られるようにすれば、記憶容量の比較的少ないメモリを用いて色変換回路を実現できることになる。しかしながら、そのような色変換回路は、データの変換時に、複数（４あるいは８）個のデータがメモリから読み出されるので、１データの変換に、メモリから１データを読み出すのに要する時間の何倍かの時間が必要とされるもの、すなわち、高速な変換が行えないものとなっていた。
【０００９】
このため、補間計算に用いる色データを、複数個のメモリに分散して保持させることにより、高速な色データ変換を可能とした技術も提案されている。例えば、米国特許第4,837,722号明細書には、テレビジョン信号（８ビットのＸ、Ｙ、Ｚ成分からなる被変換色データ）をＲＧＢデータ（目的色データ）に変換するデジタル式高速３次元補間装置（以下、単に補間装置と表記する）が開示されている。
【００１０】
この補間装置は、被変換色データからＲＧＢデータを求める際に、８個のＲＧＢデータを使用するものであり、図１５に示したように、ＲＡＭ６１〜６８（ＲＡＭ＃０〜＃７）、加算器６９〜７１、ＲＯＭ７２〜７９、乗算器８０〜８７、加算器８８〜９７を備える。なお、以下の説明並びに図において、ＸＨ４、ＹＨ４、ＺＨ４は、それぞれ、変換すべき輝度データのＸ、Ｙ、Ｚ成分の上位４ビットのデータを示すものとする。また、ＸＬ１、ＹＬ１、ＺＬ１は、それぞれ、変換すべき輝度データの第５ビット目のデータ（上位５ビットのデータの最下位ビットのデータ）を示すものとする。また、ＸＦ、ＹＦ、ＺＦは、それぞれ、変換すべき輝度データの下位３ビットのデータを示すものとする。
【００１１】
補間装置を構成するＲＡＭ６１〜６８（ＲＡＭ＃０〜＃７）は、いずれも、１２ビットのアドレスでアクセスされるＲＡＭである。ＲＡＭ＃０〜＃７には、３２×３２×３２個のＲＧＢデータがそれぞれ以下のように分散記憶されている。なお、ＲＡＭ＃０〜＃７に記憶されている各ＲＧＢデータは、ＸＦ、ＹＦ、ＺＦが全て“０”であり、かつ、２×ＸＨ４＋ＸＬ１、２×ＹＨ４＋ＹＬ１、２×ＺＨ４＋ＺＬ１（すなわち、Ｘ、Ｙ、Ｚ成分の上位５ビット値）が、それぞれ、０〜３１の範囲の値である被変換色データの変換結果として用いることができるデータであって、ＸＬ１、ＹＬ１、ＺＬ１に対応づけられたデータとなっている。
【００１２】
ＲＡＭ＃０には、ＸＬ１、ＹＬ１、ＺＬ１がいずれも“０”である被変換色データに関するＲＧＢデータのみが記憶されている。ＲＡＭ＃１には、ＸＬ１が“１”であり、ＹＬ１、ＺＬ１が共に“０”である被変換色データに関するＲＧＢデータのみが記憶されている。ＲＡＭ＃２には、ＹＬ１が“１”であり、ＸＬ１、ＺＬ１が共に“０”である被変換色データに関するＲＧＢデータのみが記憶されている。ＲＡＭ＃３には、ＸＬ１とＹＬ１が“１”であり、ＺＬ１が“０”である被変換色データに関するＲＧＢデータのみが記憶されている。
【００１３】
ＲＡＭ＃４には、ＸＬ１とＹＬ１が“０”であり、ＺＬ１が“１”である被変換色データに関するＲＧＢデータのみが記憶されている。ＲＡＭ＃５には、ＸＬ１とＺＬ１が“１”であり、ＹＬ１が“０”である被変換色データに関するＲＧＢデータのみが記憶されている。ＲＡＭ＃６には、ＹＬ１、ＺＬ１が“１”であり、ＸＬ１が“０”である被変換色データに関するＲＧＢデータのみが記憶されている。ＲＡＭ＃７には、ＸＬ１、ＹＬ１、ＺＬ１がいずれも“１”である被変換色データに関するＲＧＢデータのみが記憶されている。
【００１４】
すなわち、ＲＡＭ＃０〜＃７には、Ｘ、Ｙ、Ｚの上位５ビット値がｘ、ｙ、ｚである被変換色データに対応する色データと、Ｘ、Ｙ、Ｚの上位５ビット値がｘ＋１、ｙ、ｚである被変換色データに対応する色データと、Ｘ、Ｙ、Ｚの上位５ビット値がｘ、ｙ＋１、ｚである被変換色データに対応する色データと、Ｘ、Ｙ、Ｚの上位５ビット値がｘ＋１、ｙ＋１、ｚである被変換色データに対応する色データと、Ｘ、Ｙ、Ｚの上位５ビット値がｘ、ｙ、ｚ＋１である被変換色データに対応する色データと、Ｘ、Ｙ、Ｚの上位５ビット値がｘ＋１、ｙ、ｚ＋１である被変換色データに対応する色データと、Ｘ、Ｙ、Ｚの上位５ビット値がｘ、ｙ＋１、ｚ＋１である被変換色データに対応する色データと、Ｘ、Ｙ、Ｚの上位５ビット値がｘ＋１、ｙ＋１、ｚ＋１である被変換色データに対応する色データとが同時に読み出せる形態で、総計３２×３２×３２個の色データが記憶されている。
【００１５】
そして、図示してあるように、ＲＡＭ＃０には、“ＺＨ４＋ＺＬ１”（加算器６９の出力）と“ＹＨ４＋ＹＬ１”（加算器７０の出力）と“ＸＨ４＋ＸＬ１”（加算器７１の出力）とを組み合わせた（並べた）１２ビット幅の信号がアドレス信号として与えられている。また、ＲＡＭ＃１には、“ＺＨ４＋ＺＬ１”と“ＹＨ４＋ＹＬ１”と“ＸＨ４”とを組み合わせた信号がアドレス信号として与えられている。ＲＡＭ＃２には、“ＺＨ４＋ＺＬ１”と“ＹＨ４”と“ＸＨ４＋ＸＬ１”とを組み合わせた信号がアドレス信号として与えられている。ＲＡＭ＃３には、“ＺＨ４＋ＺＬ１”と“ＹＨ４”と“ＸＨ４”とを組み合わせた信号がアドレス信号として与えられている。
【００１６】
また、ＲＡＭ＃４には、“ＺＨ４”と“ＹＨ４＋ＹＬ１”と“ＸＨ４＋ＸＬ１”とを組み合わせた信号がアドレス信号として与えられている。ＲＡＭ＃５には、“ＺＨ４”と“ＹＨ４＋ＹＬ１”と“ＸＨ４”とを組み合わせた信号がアドレス信号として与えられている。ＲＡＭ＃６には、“ＺＨ４”と“ＹＨ４”と“ＸＨ４＋ＸＬ１”とを組み合わせた信号がアドレス信号として与えられている。ＲＡＭ＃７には、“ＺＨ４”と“ＹＨ４”と“ＸＨ４”とを組み合わせた信号がアドレス信号として与えられている。
【００１７】
ＸＨ４、ＹＨ４、ＺＨ４が関連する信号の各ビットを、アドレス信号のいずれのビットに供給するかは、各ＲＡＭの具体的な利用法によるが、図示した構成によって、補間計算に使用する８個のＲＧＢデータをＲＡＭ＃０〜＃７から出力させることができる。例えば、各被変換色データに関するＲＧＢデータが、そのＸＬ１、ＹＬ１、ＺＬ１に応じて上記したように定められたＲＡＭの、ＸＨ４、ＹＨ４、ＺＨ４から求められるアドレス“１６×１６×ＺＨ４＋１６×ＹＨ４＋ＸＨ４”に記憶されていた場合、ＸＨ４、ＹＨ４、ＺＨ４が関連する信号を、それぞれ、アドレス信号の下位、中位、上位の４ビットの信号とすれば、図示した構成によって、補間計算に使用する８個のＲＧＢデータがＲＡＭ＃０〜ＲＡＭ＃７から同時に出力されることになる。
【００１８】
補間装置が備えるＲＯＭ＃ｋ（ｋ＝０〜７）には、ＲＡＭ＃ｋの出力に乗ずべき比例係数が、ＸＦ、ＹＦ、ＺＦ、ＸＬ１、ＹＬ１、ＺＬ１に対応づけて（それら１２ビットのデータをアドレスとした位置に）記憶されている。なお、補間計算に必要な一組の比例係数（８個の比例係数）が、ＸＦ、ＹＦ、ＺＦのみから算出することができるデータであるにもかかわらず、ＸＬ１、ＹＬ１、ＺＬ１にも対応づけられて記憶されているのは、ＸＦ、ＹＦ、ＺＦから求められた８個の比例係数を、それぞれ、どのＲＡＭの出力に乗ずるべきかが、ＸＬ１、ＹＬ１、ＺＬ１の組合せによって異なるためである。
【００１９】
図示してあるように、ＲＯＭ＃０〜＃７の出力は、それぞれ、乗算器８０〜８７によってＲＡＭ＃０〜＃７の出力に乗算される。そして、乗算器８０〜８７の出力が、加算器８８〜９４からなる回路によって加算され、その加算結果が変換結果として出力されている。
【００２０】
なお、この補間装置が開示されている米国特許第4,837,722号には、上記したＲＡＭ＃０とＲＡＭ＃７に記憶されたＲＧＢデータ、ＲＡＭ＃１とＲＡＭ＃６に記憶されたＲＧＢデータ、ＲＡＭ＃２とＲＡＭ＃５に記憶されたＲＧＢデータ、ＲＡＭ＃３とＲＡＭ＃４に記憶されたＲＧＢデータを、それぞれ、記憶した４つのメモリを備え、それらのメモリから読み出された４つのＲＧＢデータを用いた補間計算が行なわれる補間装置も開示されている。
【００２１】
【発明が解決しようとする課題】
図１５に示した補間装置によれば、補間計算に必要な８個のデータを同時に得ることが出来るので、高速にデータの変換が行える。しかしながら、この色変換回路では、色成分Ｘ、Ｙ、Ｚに応じて定まる３種の４ビットデータ（ＺＨ４、ＺＨ４＋ＺＬ１、ＹＨ４、ＹＨ４＋ＺＬ１等）が、それぞれ、ＲＡＭに供給するアドレスの特定ビットとして使用されている。このため、この技術を利用して、例えば、２４ビットの被変換色データを、他方式の色データである目的色データに変換するための色変換回路を構成したのでは、全ての被変換色データの変換が行えないものとなってしまう。
【００２２】
すなわち、そのような色変換回路には、１２ビットのアドレス信号でアクセスされるＲＡＭが８個設けられるので、色変換回路に、２12×８（＝３２×３２×３２）個の目的色データを保持させることができる。しかしながら、全ての被変換色データを変換するために必要な目的色データは、座標（０、０、０）〜（３２、３２、３２）に関する目的色データ、つまり、総計３３×３３×３３個の目的色データであるため、ＲＡＭ＃０〜＃７をどのように利用しても変換が行えない被変換色データが生じてしまうことになる。
【００２３】
なお、各色成分Ｘ、Ｙ、Ｚに対して、それぞれ、アドレスの一部として使用される５ビットのデータが出力されるように上記色変換回路を変形すれば、全ての被変換色データを変換できる回路が得られることになるが、そのような変形により得られる色変換回路は、１５ビットのアドレスでアクセスされるメモリの実装が必要な回路となる。
【００２４】
そこで、本発明の課題は、色データを、その内容によらず、他方式の色データに高速に変換できる色変換回路であって、少容量のメモリを使用して製造できる色変換回路を提供することにある。
【００２５】
【課題を解決するための手段】
上記課題を解決するために、本発明では、色変換回路に以下の構成を採用する。
【００２６】
本発明の第1の態様の色変換回路は、それぞれ、ｎ＋ｍビットの第１ないし第３要素データからなる被変換色データを、同じ色を表す目的色データに変換するための色変換回路であって、それぞれ、３種の整数値からなる情報（０、０、０）〜（２n、２n、２n）に対応づけられた（２n＋１）×（２n＋１）×（２n＋１）個の目的色データが分散して記憶された、それぞれ、“３×ｎ−２”ビットのアドレス信号でアクセスされる第１ないし第８のメモリであり、各メモリに、対応づけられた情報を構成する３種の整数値の奇遇の組合せが等しい複数の目的色データが記憶された第１ないし第８のメモリと、被変換色データを構成している第１ないし第３要素データの上位ｎビットの値ｘ、ｙ、ｚに基づき、それぞれ、情報（ｘ、ｙ、ｚ）、（ｘ、ｙ、ｚ＋１）、（ｘ、ｙ＋１、ｚ）、（ｘ、ｙ＋１、ｚ＋１）、（ｘ＋１、ｙ、ｚ）、（ｘ＋１、ｙ、ｚ＋１）、（ｘ＋１、ｙ＋１、ｚ）、（ｘ＋１、ｙ＋１、ｚ＋１）に対応づけられた８個の目的色データを、第１ないし第８のメモリから読み出すための８種の“３×ｎ−２”ビットのアドレスを生成するアドレス生成回路と、第１ないし第８のメモリの、アドレス生成回路が生成したアドレスに記憶された８個の目的色データの中の少なくとも４個の目的色データと、被変換色データの第１ないし第３要素データの下位ｍビットのデータとを用いた補間演算により、被変換色データに対応する目的色データを生成、出力する目的色データ生成・出力回路とを備える。
【００２７】
すなわち、本発明の第１の態様の色変換回路では、変換結果として出力されるべき色データである目的色データを記憶する手段として、“３×ｎ−２”ビット幅のアドレス信号でアクセスされる８個のメモリ（第１ないし第８のメモリ）が使用される。また、それらのメモリには、（０、０、０）〜（２n、２n、２n）に対応づけられた（２n＋１）×（２n＋１）×（２n＋１）個の目的色データが、（ｘ、ｙ、ｚ）、（ｘ、ｙ、ｚ＋１）、（ｘ、ｙ＋１、ｚ）、（ｘ、ｙ＋１、ｚ＋１）、（ｘ＋１、ｙ、ｚ）、（ｘ＋１、ｙ、ｚ＋１）、（ｘ＋１、ｙ＋１、ｚ）、（ｘ＋１、ｙ＋１、ｚ＋１）に対応づけられた８個の目的色データが、ｘ、ｙ、ｚによらず同時に読み出せる形態で記憶される。
【００２８】
そして、被変換色データを目的色データに変換する際には、アドレス生成回路によって、被変換色データを構成している第１ないし第３要素データの上位ｎビットの値ｘ、ｙ、ｚに基づき、それぞれ、情報（ｘ、ｙ、ｚ）、（ｘ、ｙ、ｚ＋１）、（ｘ、ｙ＋１、ｚ）、（ｘ、ｙ＋１、ｚ＋１）、（ｘ＋１、ｙ、ｚ）、（ｘ＋１、ｙ、ｚ＋１）、（ｘ＋１、ｙ＋１、ｚ）、（ｘ＋１、ｙ＋１、ｚ＋１）に対応づけられた８個の目的色データを、第１ないし第８のメモリから読み出すための８種の“３×ｎ−２”ビットのアドレスが生成され、目的色データ生成・出力回路によって、アドレス生成回路によって生成されたアドレスで指定される８個の目的色データの中の少なくとも４個の目的色データと、被変換色データの第１ないし第３要素データの下位ｍビットのデータとを用いた補間演算が行なわれることにより、被変換色データに対応する目的色データが生成、出力される。
【００２９】
このように、本発明の第１の態様の色変換回路は、全ての被変換色データに対して補間計算が行える数の目的色データを、補間計算に必要とされる複数の目的色データをメモリから同時に読み出せる形態で保持しているので、色データ（被変換色データ）を、その内容によらず、他方式の色データ（目的色データ）に高速に変換できることになる。また、本色変換回路には、色データが記憶された“３×ｎ−２”ビットのアドレスでアクセスされる８個のメモリと、それらのメモリに供給する“３×ｎ−２”ビットの８種のアドレスを、被変換色データの３種の成分（第1ないし第３要素データ）、それぞれの上位ｎビットデータから生成するアドレス生成回路とが備えられている。従って、本色変換回路は、被変換色データの成分毎に、独立して、目的色データを読み出すためのアドレスの一部（特定の複数ビット）が作成されている従来の色変換回路（図１５参照）よりも、少ない記憶容量のメモリを用いて製造できることになる。
【００３０】
なお、本発明の第１の態様の色変換回路に用いるアドレス発生回路は、メモリであっても良く、演算回路（演算によりアドレスを発生する回路）であっても良い。
【００３１】
ただし、アドレス発生回路を演算回路で実現した場合、演算回路の動作速度は、メモリの動作速度よりも遅いため、色変換回路による被変換色データの変換速度が、アドレス発生回路の動作速度（あるいは目的色データ生成・出力回路の動作速度）で制限されることになる。従って、アドレス発生回路（あるいは目的色データ生成・出力回路）の動作速度以上の速度での被変換色データの変換が必要とされる場合には、以下に記す本発明の第２、第３の態様の色変換回路を用いることが望ましい。
【００３２】
本発明の第２の態様の色変換回路は、時間Ｔ毎に入力される、それぞれ、ｎ＋ｍビットの第１ないし第３要素データからなる被変換色データを、順次、同じ色を表す目的色データに変換するための色変換回路であって、それぞれ、３種の整数値からなる情報（０、０、０）〜（２n、２n、２n）に対応づけられた（２n＋１）×（２n＋１）×（２n＋１）個の目的色データが分散して記憶された、それぞれ、“３×ｎ−２”ビットのアドレス信号でアクセスされる第１ないし第８のメモリであり、各メモリに、対応づけられた情報を構成する３種の整数値の奇遇の組合せが等しい複数の目的色データが記憶された第１ないし第８のメモリと、入力されている被変換色データを、時間２Ｔ毎に取り込み、取り込んだ被変換色データを出力する第１取込回路と、入力されている被変換色データを、時間２Ｔ毎に取り込み、取り込んだ被変換色データを出力する第２取込回路であって、第１取込回路による被変換色データの取込後、時間Ｔ後に被変換色データの取込を行う第２取込回路と、第１取込回路が出力する被変換色データを構成している第１ないし第３要素データの上位ｎビットの値ｘ、ｙ、ｚに基づき、それぞれ、情報（ｘ、ｙ、ｚ）、（ｘ、ｙ、ｚ＋１）、（ｘ、ｙ＋１、ｚ）、（ｘ、ｙ＋１、ｚ＋１）、（ｘ＋１、ｙ、ｚ）、（ｘ＋１、ｙ、ｚ＋１）、（ｘ＋１、ｙ＋１、ｚ）、（ｘ＋１、ｙ＋１、ｚ＋１）に対応づけられた８個の目的色データを、第１ないし第８のメモリから読み出すための８種の“３×ｎ−２”ビットのアドレスを生成する第１アドレス生成回路と、第２取込回路が出力する被変換色データを構成している第１ないし第３要素データの上位ｎビットの値ｘ、ｙ、ｚに基づき、それぞれ、情報（ｘ、ｙ、ｚ）、（ｘ、ｙ、ｚ＋１）、（ｘ、ｙ＋１、ｚ）、（ｘ、ｙ＋１、ｚ＋１）、（ｘ＋１、ｙ、ｚ）、（ｘ＋１、ｙ、ｚ＋１）、（ｘ＋１、ｙ＋１、ｚ）、（ｘ＋１、ｙ＋１、ｚ＋１）に対応づけられた８個の目的色データを、第１ないし第８のメモリから読み出すための８種の“３×ｎ−２”ビットのアドレスを生成する第２アドレス生成回路と、第１アドレス生成回路或いは第２アドレス生成回路によってアドレスが生成された際に、第１ないし第８のメモリの、生成されたアドレスに記憶された目的色データの中の少なくとも４種の目的色データと、当該アドレスを生成するために使用された被変換色データの３種の色要素データの下位ｍビットのデータとを用いた補間演算により、当該被変換色データに対応する目的色データを生成、出力する目的色データ生成・出力回路とを備える。
【００３３】
すなわち、本発明の第２の態様の色変換回路では、第１の態様の色変換回路と同様に、変換結果として出力されるべき色データである目的色データを記憶する手段として、“３×ｎ−２”ビット幅のアドレス信号でアクセスされる８個のメモリ（第１ないし第８のメモリ）が使用される。また、それらのメモリには、（０、０、０）〜（２n、２n、２n）に対応づけられた（２n＋１）×（２n＋１）×（２n＋１）個の目的色データが、（ｘ、ｙ、ｚ）、（ｘ、ｙ、ｚ＋１）、（ｘ、ｙ＋１、ｚ）、（ｘ、ｙ＋１、ｚ＋１）、（ｘ＋１、ｙ、ｚ）、（ｘ＋１、ｙ、ｚ＋１）、（ｘ＋１、ｙ＋１、ｚ）、（ｘ＋１、ｙ＋１、ｚ＋１）に対応づけられた８個の目的色データが、ｘ、ｙ、ｚによらず同時に読み出せる形態で記憶される。
【００３４】
また、第１取込回路と第１アドレス生成回路とからなる回路、第２取込回路と第２アドレス生成回路とからなる回路は、色変換回路に入力される被変換色データに対する処理を交互に行い、被変換色データを変換するために使用することができる８個の目的色データを、第１ないし第８のメモリから読み出すための８種の“３×ｎ−２”ビットのアドレスを生成する。そして、目的色データ生成・出力回路は、第１或いは第２アドレス生成回路によって生成されたアドレスで指定される８個の目的色データの中の少なくとも４個の目的色データと、そのアドレスを生成するために使用された被変換色データの第１ないし第３要素データの下位ｍビットのデータとを用いた補間演算が行なうことにより、被変換色データに対応する目的色データを生成、出力する。
【００３５】
従って、本発明の第２の態様の色変換回路は、第１の態様の色変換回路と同様に、色データ（被変換色データ）を、その内容によらず、他方式の色データ（目的色データ）に高速に変換できる回路であって、従来の色変換回路よりも、少ない記憶容量のメモリを用いて製造できる回路となっている。
【００３６】
また、本発明の第２の態様の色変換回路では、第１の態様の色変換回路に用いられているアドレス発生回路相当の回路を２系統備え、それらによって、色変換回路に供給される被変換色データに応じたアドレスが交互に生成されるので、被変換色データの変換がより高速に（各アドレス発生回路の動作速度によって制限されない速度で）行えることになる。
【００３７】
この第２の態様の色変換回路を実現する際には、目的色データ生成・出力回路として、第１アドレス生成回路によって生成されるアドレスと第２アドレス生成回路によって生成されるアドレスのいずれかを第１ないし第８のメモリに供給するアドレス選択供給回路であって、第１アドレス生成回路によってアドレスが生成されたときに、そのアドレスの第１ないし第８のメモリへの供給を開始し、第２アドレス生成回路によってアドレスが生成されたときに、そのアドレスを第１ないし第８のメモリへの供給を開始するアドレス選択供給回路と、第１ないし第８のメモリが出力する８個の目的色データからなるデータである補間計算用データを、時間２Ｔ毎に取り込み、取り込んだ補間計算用データを出力する第１補間計算用データ取込回路と、補間計算用データを、時間２Ｔ毎に取り込み、取り込んだ補間計算用データを出力する第２補間計算用データ取込回路であって、第１補間計算用データ取込回路による補間計算用データの取込後、時間Ｔ後に補間計算用データの取込を行う第２補間計算用データ取込回路と、第１ないし第８のメモリの、第１補間計算用データ取込回路が出力する補間計算用データに含まれる少なくとも４種の目的色データと、当該補間計算用データの元となった被変換色データの３種の色要素データの下位ｍビットのデータとを用いた補間演算により、当該被変換色データに対応する目的色データを生成する第１目的色データ生成回路と、第１ないし第８のメモリの、第２補間計算用データ取込回路が出力する補間計算用データに含まれる少なくとも４種の目的色データと、当該補間計算用データの元となった被変換色データの第１ないし第３色要素データの下位ｍビットのデータとを用いた補間演算により、当該被変換色データに対応する目的色データを生成する第２目的色データ生成回路と、第１目的色データ生成回路によって生成される目的色データと第２目的色データ生成回路によって生成される目的色データのいずれかを出力する選択出力回路であって、第１目的色データ生成回路によって目的色データが生成されたときに、その目的色データの出力を開始し、第１目的色データ生成回路によって目的色データが生成されたときに、その目的色データの出力を開始する選択出力回路とを含むものを用いることができる。
【００３８】
すなわち、目的色データが読み出された後の処理が、２系統の回路によって交互に実現されるように第２の態様の色変換回路を構成しても良い。この構成の色変換回路によれば、被変換色データの変換がアドレス発生回路、目的色データ生成回路の動作速度によって制限されない速度（実際上は、メモリからのデータの読み出し速度と同等の速度）で行えることになる。
【００３９】
本発明の第４の態様の色変換回路は、時間Ｔ毎に入力される、それぞれ、ｎ＋ｍビットの第１ないし第３要素データからなる被変換色データを、順次、同じ色を表す目的色データに変換するための色変換回路であって、それぞれ、３種の整数値からなる情報（０、０、０）〜（２n、２n、２n）に対応づけられた（２n＋１）×（２n＋１）×（２n＋１）個の目的色データが分散して記憶された、それぞれ、“３×ｎ−２”ビットのアドレス信号でアクセスされる第１ないし第８のメモリであり、各メモリに、対応づけられた情報を構成する３種の整数値の奇遇の組合せが等しい複数の目的色データが記憶された第１ないし第８のメモリと、入力されている被変換色データを構成している第１ないし第３要素データの上位ｎビットの値ｘ、ｙ、ｚに基づき、それぞれ、情報（ｘ、ｙ、ｚ）、（ｘ、ｙ、ｚ＋１）、（ｘ、ｙ＋１、ｚ）、（ｘ、ｙ＋１、ｚ＋１）、（ｘ＋１、ｙ、ｚ）、（ｘ＋１、ｙ、ｚ＋１）、（ｘ＋１、ｙ＋１、ｚ）、（ｘ＋１、ｙ＋１、ｚ＋１）に対応づけられた８個の目的色データを、第１ないし第８のメモリから読み出すための８種の“３×ｎ−２”ビットのアドレスを生成するアドレス生成回路と、アドレス生成回路によって生成されるアドレスの供給により、第１ないし第８のメモリが出力する８個の目的色データからなるデータである補間計算用データを、時間２Ｔ毎に取り込み、取り込んだ補間計算用データを出力する第１補間計算用データ取込回路と、補間計算用データを、時間２Ｔ毎に取り込み、取り込んだ補間計算用データを出力する第２補間計算用データ取込回路であって、第１補間計算用データ取込回路による補間計算用データの取込後、時間Ｔ後に補間計算用データの取込を行う第２補間計算用データ取込回路と、第１ないし第８のメモリの、第１補間計算用データ取込回路が出力する補間計算用データに含まれる少なくとも４種の目的色データと、当該補間計算用データの元となった被変換色データの３種の色要素データの下位ｍビットのデータとを用いた補間演算により、当該被変換色データに対応する目的色データを生成する第１目的色データ生成回路と、第１ないし第８のメモリの、第２補間計算用データ取込回路が出力する補間計算用データに含まれる少なくとも４種の目的色データと、当該補間計算用データの元となった被変換色データの第１ないし第３色要素データの下位ｍビットのデータとを用いた補間演算により、当該被変換色データに対応する目的色データを生成する第２目的色データ生成回路と、第１目的色データ生成回路によって生成される目的色データと第２目的色データ生成回路によって生成される目的色データのいずれかを出力する選択出力回路であって、第１目的色データ生成回路によって目的色データが生成されたときに、その目的色データの出力を開始し、第１目的色データ生成回路によって目的色データが生成されたときに、その目的色データの出力を開始する選択出力回路とを備える。
【００４０】
すなわち、本発明の第３の態様の色変換回路は、目的色データが読み出された後の処理のみが、２系統の回路によって交互に実現される構成を有する。この構成の色変換回路によれば、被変換色データの変換が目的色データ生成回路の動作速度によって制限されない速度で行えることになる。
【００４１】
なお、本発明の各態様の色変換回路を，ｎ＝５とした形で実現する際には、第１ないし第８のメモリのそれぞれに、情報（ａ，ｂ，ｃ）に対応づけられた色データがアドレス“17×17×INT(ａ／２)＋17×INT(ｂ／２)＋INT(ｃ／２)”に記憶されているようにしておくことができる。このようにしておけば、アドレス発生回路を比較的簡単な構成の演算回路で実現できることになる。
【００４２】
また、本発明の第４の態様の色変換回路は、それぞれ、ｎ＋ｍビットの第１ないし第３要素データからなる被変換色データを、同じ色を表す目的色データに変換するための色変換回路であって、それぞれ、“３×ｎ−１”ビットのアドレス信号でアクセスされる第１ないし第４のメモリであり、３種の整数値からなる情報（０、０、０）〜（２n、２n、２n）に対応づけられた（２n＋１）×（２n＋１）×（２n＋１）個の目的色データが、補間計算に同時に使用することがある４個の色データが同時に読み出せる形態で記憶された第１ないし第４のメモリと、被変換色データを構成している第１ないし第３要素データの上位ｎビットのデータに基づき、補間計算に使用する４個の目的色データを第１ないし第４のメモリから読み出すための４種の“３×ｎ−１”ビットのアドレスを生成するアドレス生成回路と、第１ないし第４のメモリの、アドレス生成回路が生成したアドレスに記憶された４個の目的色データと、被変換色データの第１ないし第３要素データの下位ｍビットのデータとを用いた補間演算により、被変換色データに対応する目的色データを生成、出力する目的色データ生成・出力回路とを備える。
【００４３】
このように、本発明の第４の態様の色変換回路は、全ての被変換色データに対して補間計算が行える数の目的色データを、４個のメモリに分散して保持している。このため、色データ（被変換色データ）を、その内容によらず、他方式の色データ（目的色データ）に高速に変換できることになる。また、この色変換回路には、被変換色データが記憶された“３×ｎ＋２”ビットのアドレスでアクセスされる４個のメモリと、それらのメモリに供給する“３×ｎ＋２”ビットの４種のアドレスを、被変換色データの３種の成分（第1ないし第３要素データ）の上位ｎビットデータから生成するアドレス生成回路とが備えられている。従って、本色変換回路は、被変換色データの成分毎に、独立して、目的色データを読み出すためのアドレスの一部（特定の複数ビット）が作成されている従来の色変換回路（図１５参照）よりも、少ない記憶容量のメモリを用いて製造できることになる。
【００４４】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を具体的に説明する。
【００４５】
本発明の一実施形態に係る色変換回路は、それぞれ、８ビットのＲ、Ｇ、Ｂ成分からなる２４ビットのＲＧＢデータを、３２ビットのＣＭＹＫデータ（以下、色データと表記する）に変換するための回路である。
【００４６】
図１、２に示したように、色変換回路は、２つのアドレス発生ブロック１１ａ、１１ｂとアドレス切替部１２とアドレスバッファ１３とメモリ部１４とデータバッファ１５と２つの補間演算ブロック１６ａ、１６ｂとデータ切替部１７と出力バッファ１８とを備える。
【００４７】
メモリ部１４（図１）は、補間計算に用いる３３×３３×３３個の色データＤ（０、０、０）〜（３２、３２、３２）を記憶したユニットであり、８つのメモリ（ＭＥＭ）＃０〜＃７で構成されている。各メモリ＃ｋ（ｋ＝０〜７）は、１３ビット幅のアドレス信号でアクセスされるメモリとなっており、メモリ＃０〜＃７には、それぞれ、アドレスバッファ１３の出力ＡＤＲＳの一部であるアドレス信号ＡＤＭ０〜ＡＤＭ７が供給されている。
【００４８】
メモリ部１４に記憶されている色データＤ(ｘ、ｙ、ｚ)は、Ｒ成分の下位３ビット（以下、ｒと表記する）、Ｇ成分の下位３ビット（以下、ｇと表記する）、Ｂ成分の下位３ビット（以下、ｂと表記する）がいずれも“０”であり、Ｒ成分の上位５ビット（以下、ｕＲと表記する）、Ｇ成分の上位５ビット（以下、ｕＧと表記する）、Ｂ成分の上位５ビット（以下、ｕＢと表記する）が、それぞれ、ｘ、ｙ、ｚであるＲＧＢデータに対応するＣＭＹＫデータとなっている。ただし、ｘ、ｙ、ｚのいずれかが“３２”である色データＤ(ｘ、ｙ、ｚ)は、ｒ、ｇ、ｂがいずれも“０”であり、ｕＲ、ｕＧ、ｕＢが、それぞれ、ｘ、ｙ、ｚである仮想的なＲＧＢデータ（ｕＲ、ｕＧ、ｕＢは、３２を取り得ない）に対応するＣＭＹＫデータとなっている。すなわち、ｘ、ｙ、ｚのいずれかが“３２”である色データＤ(ｘ、ｙ、ｚ)は、実存するＲＧＢデータに対応したＣＭＹＫデータではなく、ｕＲ、ｕＧ、ｕＢのいずれかが“３１”であるＲＧＢデータに対応するＣＭＹＫデータを補間演算により求めるために用意されたＣＭＹＫデータとなっている。
【００４９】
メモリ部１４内の各メモリには、これらの色データが、図３、４に示したような形態で記憶されている。
【００５０】
すなわち、図３に示したように、メモリ＃０には、ｘ、ｙ、ｚが、いずれも、０以上、３３以下の偶数である１７×１７×１７個の色データＤ(ｘ、ｙ、ｚ)が、ｘの昇順、ｙの昇順、ｚの昇順にソートされた形態で記憶されている。メモリ＃１には、ｘ、ｙが、いずれも、０以上、３３以下の偶数であり、ｚが０以上、３３以下の奇数である１７×１７×１７個の色データＤ(ｘ、ｙ、ｚ)が、ｘ、ｙ、ｚの昇順にソートされた形態で記憶されている。メモリ＃２には、ｘ、ｚが、０以上、３３以下の偶数であり、ｙが、０以上、３３以下の奇数である色データＤ(ｘ、ｙ、ｚ)が、ｘ、ｙ、ｚの昇順にソートされた形態で記憶されている。メモリ＃３には、ｘが、０以上、３３以下の偶数であり、ｙ、ｚが、０以上、３３以下の奇数である色データＤ(ｘ、ｙ、ｚ)が、ｘ、ｙ、ｚの昇順にソートされた形態で記憶されている。
【００５１】
また、図４に示したように、メモリ＃４には、ｘが、０以上、３３以下の奇数であり、ｙ及びｚが、０以上、３３以下の偶数である色データ(ｘ、ｙ、ｚ)が、ｘ、ｙ、ｚの昇順にソートされた形態で記憶されている。メモリ＃５には、ｘ、ｚが、０以上、３３以下の奇数であり、ｙが、０以上、３３以下の偶数である色データＤ（ｘ、ｙ、ｚ）が、ｘ、ｙ、ｚの昇順にソートされた形態で記憶されている。メモリ＃６には、ｘ、ｙが、０以上、３３以下の奇数であり、ｚが、０以上、３３以下の偶数である色データＤ(ｘ、ｙ、ｚ)が、ｘ、ｙ、ｚの昇順に記憶されている。メモリ＃７には、ｘ、ｙ、ｚが、いずれも、０以上、３３以下の奇数である色データＤ(ｘ、ｙ、ｚ)が、ｘ、ｙ、ｚの昇順にソートされた形態で記憶されている。
【００５２】
すなわち、ＲＧＢデータの変換に必要とされるデータは、色データＤ(０、０、０)〜Ｄ(３２、３２、３２)だけであるが、メモリ部１４（メモリ＃０〜＃７）には、ｘ、ｙ、ｚのいずれかが“３３”である、実際に使用されることがない色データＤ(ｘ、ｙ、ｚ)の記憶領域も用意されている。これらの記憶領域が用意されている理由については後述する。
【００５３】
そして、メモリ部１４には、Ｄ(ｕＲ、ｕＧ、ｕＢ)、Ｄ(ｕＲ、ｕＧ、ｕＢ＋１）、Ｄ(ｕＲ、ｕＧ＋１、ｕＢ）、Ｄ(ｕＲ、ｕＧ＋１、ｕＢ＋１）、Ｄ(ｕＲ＋１、ｕＧ、ｕＢ）、Ｄ(ｕＲ＋１、ｕＧ、ｕＢ＋１）、Ｄ(ｕＲ＋１、ｕＧ＋１、ｕＢ）、及びＤ(ｕＲ＋１、ｕＧ＋１、ｕＢ＋１）を、任意のｕＲ、ｕＧ、ｕＢの組合せに対してメモリ＃０〜＃７から同時に読み出せる形態（これらの色データは、ｕＲ、ｕＧ、ｕＢの奇偶の組合せが互いに異なっているので、互いに異なるメモリに記憶されている）で、色データＤ(０、０、０)〜Ｄ(３２、３２、３２)が記憶されている。
【００５４】
換言すれば、メモリ部１４は、Ｒ／８、Ｇ／８、Ｂ／８座標軸を有する３次元空間内に各座標値が整数である格子点を考えた場合において、図５に示したような位置関係にある８格子点Ｐ０〜Ｐ７、すなわち、座標（ｕＲ＋ｒ／８、ｕＧ＋ｇ／８、ｕＢ＋ｂ／８）でその位置が表される点ＰRGBを含む単位格子（以下、注目単位格子と表記する）の８頂点Ｐ０〜Ｐ７の座標に対応づけられる８個の色データが、メモリ＃０〜＃７から同時に読み出せるユニットであって、頂点Ｐ０〜Ｐ７に関する色データの記憶されたメモリが、表１に示したように、ｕＲ、ｕＧ、ｕＢ（格子点Ｐ０の座標）の奇偶に応じて決定されているユニットとなっている。
【００５５】
【表１】
0003755345.tif 000002
【００５６】
図１に戻って、色変換回路の説明を続ける。アドレス発生ブロック１１ｘ（ｘ＝ａ、ｂ）は、頂点Ｐ０〜Ｐ７に対応付けられる８個の色データ（以下、補間計算用色データと表記する）をメモリ部１４に出力させるためのアドレス信号ＡＤＲＳｘを発生するブロックである。アドレス発生ブロック１１ｘは、図示したように、２つのアンドゲート２１ｘ、２２ｘとオアゲート２３ｘとバッファ２４ｘ（ラッチ）とアドレス発生部２５ｘとを備える。
【００５７】
アンドゲート２１ｘ、２２ｘは、共に、２４ビット幅の信号を入力とする２入力ゲートであり、アンドゲート２１ｘには、色変換回路に供給されているＲＧＢ信号（ＲＧＢデータ）と制御信号ＥＮＡｘとが供給されている。なお、色変換回路に供給されるＲＧＢ信号は、入力周期Ｔでその内容（信号が表すＲＧＢデータ）が変わる信号となっており、制御信号ＥＮＡｘは、全てのビットが“０”である状態と、全てのビットが“１”である状態とを交互にとる周期２Ｔの２４ビット幅の信号となっている。また、色変換回路に含まれる各バッファには、図示していない、周期Ｔのクロック信号ＣＬＫが供給されている。各信号が変化するタイミングについては後述する。
【００５８】
アンドゲート２２ｘには、バッファ２４ｘの出力と、ＥＮＡｘを反転した信号が入力されている。このアンドゲート２２ｘの出力と、アンドゲート２１ｘの出力は、２入力ゲートであるオアゲート２３ｘに入力されている。オアゲート２３ｘの出力は、図示せぬクロック信号ＣＬＫに従って動作するバッファ２４ｘに入力されており、このバッファ２４ｘの出力がアンドゲート２２ｘに帰還されている。
【００５９】
そして、バッファ２４ｘの出力に含まれるｒ、ｇ、ｂ、ｕＲ[０]（ｕＲの最下位ビット）、ｕＧ[０]、及びｕＢ[０]が、信号ＢＵＦＦ１ｘとして、アドレス発生ブロック１１ｘから出力されている。すなわち、ＲＧＢ信号（ＲＧＢデータ）のＲ成分の下位４ビット、Ｇ成分の下位４ビット、及び、Ｂ成分の下位４ビットからなる１２ビット幅の信号が、ＢＵＦＦ１ｘとして出力されている。
【００６０】
バッファ２４ｘの出力に含まれるｕＲ、ｕＧ、ｕＢ（Ｒ、Ｇ、Ｂ成分の上位５ビット）からなる１５ビット幅の信号ＢＵＦＦ０ｘは、アドレス発生部２５ｘに入力されている。アドレス発生部２５ｘは、補間計算用色データをメモリ部１４に出力させるためのアドレス信号ＡＤＲＳｘを実際に発生する回路である。
【００６１】
以下、図６ないし図８を用いて、アドレス発生部２５ｘ（ｘ＝ａ、ｂ）の構成、動作を詳細に説明する。なお、図６は、アドレス発生部２５ｘの全体構成を示した図であり、図７は、アドレス発生部２５ｘ内に設けられているアドレスセレクタ４２0の構成図である。また、図８は、アドレス発生部２５ｘ内に設けられているアドレスセレクタ４２1〜４２7の構成の説明図である。
【００６２】
図６に示したように、アドレス発生部２５ｘは、アドレス演算部４１と８個のアドレスセレクタ４２0〜４２7とからなる。バッファ２４ｘからのＢＵＦＦｘ０（すなわち、ｕＲ、ｕＧ及びｕＢ）は、アドレス演算部４１に供給されている。また、ＢＵＦＦｘ０に含まれるｕＲ［０］、ｕＧ［０］、ｕＢ［０］は、アドレスセレクタ４２0〜４２7にも供給されている。
【００６３】
アドレス演算部４１は、供給されたｕＲ、ｕＧ、ｕＢ（注目単位格子の頂点Ｐ０の座標値）に基づき、それぞれ、１３ビット幅の信号であり、ｕＲ、ｕＧ、ｕＢとの関係が、以下の（１）〜（８）式で表せるアドレス信号ＡＤＰ０〜ＡＤＰ７を、出力する。
【００６４】
【数１】
0003755345.tif 000003
【００６５】
すなわち、アドレス演算部４１は、頂点Ｐ０〜Ｐ７の色データのアドレスを表すアドレス信号ＡＤＰ０〜ＡＤＰ７を出力する回路となっている。ただし、アドレス演算部４１の出力するアドレス信号ＡＤＰ０〜ＡＤＰ７は、それぞれをメモリ＃０〜＃７に供給しても、頂点Ｐ０〜Ｐ７の色データを読み出すことができるとは限らない信号（補間計算用色データを出力させるためのＡＤＭＯ〜ＡＤＭ７とするためには並べ替えが必要とされる信号）となっている。
【００６６】
ここで、上記式によって表されるＡＤＰｋ（ｋ＝０〜７）が、注目単位格子の頂点Ｐｋに関する色データが記憶されているメモリのアドレスとなっていること、並びに、各メモリにｘ、ｙ、ｚのいずれかが“３３”である、実際に使用されることがない色データＤ(ｘ、ｙ、ｚ)の記憶領域が用意されている理由を簡単に説明しておく。
【００６７】
メモリ部１４内の各メモリは、既に説明したような形態（図３、４、表１参照）で使用されている。すなわち、メモリ＃Ｋ（Ｋ＝０〜７）には、ｘ、ｙ、ｚが、それぞれ、０〜３３の範囲にあり、かつ、ｘ、ｙ、ｚの奇遇の組み合わせが等しい色データＤ(ｘ、ｙ、ｚ)が、ｘ、ｙ、ｚの昇順でソートされて記憶されている。このように、ｘ、ｙ、ｚのいずれかが“３３”である、実際に使用されることがない色データＤ(ｘ、ｙ、ｚ)の記憶領域が用意されているため、メモリ＃Ｋのｉ番目の記憶領域に記憶された色データのｚ値と、“ｉ＋１７”番目の記憶領域に記憶されたの色データのｚ値が等しくなっている。また、メモリ＃Ｋのｉ番目の記憶領域に記憶された色データのｙ値と、“ｉ＋１７×１７”番目の記憶領域に記憶されたの色データのｙ値が等しくなっている。
【００６８】
従って、メモリ＃０に記憶されている、ｕＲ、ｕＧ、ｕＢがいずれも偶数である色データＤ(ｕＲ、ｕＧ、ｕＢ）のアドレスＡＤは、次式で表せることになる。
【００６９】
【数２】
0003755345.tif 000004
【００７０】
ｕＤ(＝ｕＲ、ｕＧ、or ｕＢ）が偶数である場合、ｕＤ／２＝INT(ｕＤ／２)が成立するので、この（９）式で算出されるＡＤは、上記した（１）式で算出されるＡＤＰ０と一致する。すなわち、（１）式は、ｕＲ、ｕＧ、ｕＢが偶数であった場合に、Ｄ(ｕＲ、ｕＧ、ｕＢ)が記憶されているメモリ（この場合、メモリ＃０）のアドレスを示す式となっている。
【００７１】
次に、ｕＲ、ｕＧが偶数であり、ｕＢが奇数であった場合を考える。この場合、Ｄ(ｕＲ、ｕＧ、ｕＢ）は、メモリ＃１に記憶されており、そのアドレスＡＤは次式で表せる。
【００７２】
【数３】
0003755345.tif 000005
【００７３】
ｕＲ、ｕＧが偶数である場合、ｕＲ／２＝INT(ｕＲ／２)、ｕＧ／２＝INT(ｕＧ／２)が成立し、ｕＢが奇数である場合、(ｕＢ−１)／２＝INT(ｕＢ／２)が成立する。従って、上記した（１）式は、ｕＲ、ｕＧが偶数であり、ｕＢが奇数であった場合に、Ｄ(ｕＲ、ｕＧ、ｕＢ）が記憶されているメモリ（この場合、メモリ＃１）のアドレスを示す式ともなっている。
【００７４】
Ｄ(ｕＲ、ｕＧ、ｕＢ）が、メモリ＃２〜＃７に記憶されている場合におけるアドレスＡＤとｕＲ、ｕＧ、ｕＢとの関係も、（１０)式のような、（９）式の一種以上の変数（ｕＲ等）を、その変数から“１”を減じたもの（“ｕＲ−１”等）に置換した式で表せる。そして、ｕＤ(＝ｕＲ、ｕＧ、or ｕＢ）が偶数である場合、(ｕＤ／２)＝INT(ｕＤ／２)が成立し、ｕＤが奇数である場合、(ｕＤ／２)＝INT((ｕＤ−１)／２)が成立するので、結局、（１）式によって、ｕＲ、ｕＧ、ｕＢの奇偶によらず（任意のｕＲ、ｕＧ、ｕＢの組合せに対して）、色データＤ(ｕＲ、ｕＧ、ｕＢ)が記憶されているメモリ（メモリ＃０〜＃７のいずれか）のアドレスが表せることになる。
【００７５】
また、（２）式は、（１）式におけるｕＲ、ｕＧ、ｕＢを、それぞれ、ｕＲ＋１、ｕＧ、ｕＢで置換したものとなっており、（ｕＲ＋１、ｕＧ、ｕＢ）は、頂点Ｐ１の座標（図５参照）である。そして、（１）式は、上記したように、任意のｕＲ、ｕＧ、ｕＢの組合せに対して、色データＤ(ｕＲ、ｕＧ、ｕＢ)が記憶されているメモリ（メモリ＃０〜＃７のいずれか）のアドレスを表す式となっているので、（２）式によって、頂点Ｐ１に関する色データＤ(ｕＲ＋１、ｕＧ、ｕＢ）が記憶されているメモリ（メモリ＃０〜＃７のいずれか）のアドレスが表せることになる。
【００７６】
（３）〜（８）式の各式も、同様に、（１）式において頂点ＰＯの座標の代わりに頂点Ｐ２〜Ｐ７の座標を用いた式となっている。従って、アドレス演算部４１から出力される、上記した（１）〜（８）式でその値が表せるＡＤＰ０〜ＡＤＰ７は、それぞれ、Ｄ(Ｐ０）〜Ｄ(Ｐ７)を読み出すために使用できるアドレス信号となっていることになる。
【００７７】
そして、（１）〜（８）式で色データのアドレスを表せるようにすれば、アドレス演算部４１を簡単な構成の論理回路で実現できるので、ｘ、ｙ、ｚのいずれかが“３３”である、実際に使用されることがない色データＤ(ｘ、ｙ、ｚ)の記憶領域を各メモリ内に用意しているのである。
【００７８】
アドレス演算部４１が出力するＡＤＰ０〜ＡＤＰ７は、図６に示してあるように、ｕＲ［０］、ｕＧ［０］、ｕＢ［０］が供給されている各アドレスセレクタ４２k（ｋ＝０〜７）に入力されている。
【００７９】
図７に示したように、アドレスセレクタ４２0は、８つのアンドゲート４５0〜４５7と８つのセレクタ４６0〜４６7とオアゲート４７とを備える。アンドゲート４５0〜４５7は、いずれも、ｕＲ［０］、ｕＧ［０］、ｕＢ［０］が入力されている３入力ゲートである。ただし、アンドゲート４５0〜４５7は、それぞれ、入力されたｕＲ［０］、ｕＧ［０］、ｕＢ［０］に対して、以下のように機能するものとなっている。
【００８０】
アンドゲート４５0は、ｕＲ［０］、ｕＧ［０］、ｕＢ［０］が全て“０”である場合に“１”を出力し、それ以外の場合には、“０”を出力する。アンドゲート４５1は、ｕＲ［０］とｕＧ［０］が“０”であり、ｕＢ［０］が“１”である場合に“１”を出力し、それ以外の場合には、“０”を出力する。アンドゲート４５2は、ｕＲ［０］とｕＢ［０］が“０”であり、ｕＧ［０］が“１”である場合に“１”を出力し、それ以外の場合には、“０”を出力する。アンドゲート４５3は、ｕＲ［０］が“０”であり、ｕＧ［０］とｕＢ［０］が“１”である場合に“１”を出力し、それ以外の場合には、“０”を出力する。
【００８１】
アンドゲート４５4は、ｕＲ［０］が“１”であり、ｕＧ［０］及びｕＢ［０］が“０”である場合に“１”を出力し、それ以外の場合には、“０”を出力する。アンドゲート４５5は、ｕＲ［０］及びｕＢ［０］が“１”であり、ｕＧ［０］が“０”である場合に“１”を出力し、それ以外の場合には、“０”を出力する。アンドゲート４５6は、ｕＲ［０］及びｕＧ［０］が“１”であり、ｕＢ［０］が“０”である場合に“１”を出力し、それ以外の場合には、“０”を出力する。アンドゲート４５7は、ｕＲ［０］、ｕＢ［０］、ｕＧ［０］が全て“１”である場合に“１”を出力し、それ以外の場合には、“０”を出力する。
【００８２】
アンドゲート４５k（ｋ＝０〜７）の出力は、セレクタ４６ｋに制御信号として入力されている。セレクタ４６kには、さらに、アドレス演算部４１からのアドレス信号ＡＤＰｋと、各ビットが“０”である１３ビット幅の信号ＺＥＲＯとが入力されており、セレクタ４６kは、制御信号が“１”（“Ｈ”）であるときには、ＡＤＰｋを出力し、制御信号が“０”（“Ｌ”）であるときには、ＺＥＲＯを出力する。
【００８３】
オアゲート４７は、８種の１３ビット幅の信号の各ビットの論理和をとった１３ビット幅の信号を出力するゲートである。オアゲート４７には、セレクタ４６1〜４６7の出力が入力されており、オアゲート４７の出力がアドレスセレクタ４２0の出力ＡＤＭ０とされている。
【００８４】
すなわち、アドレスセレクタ４２0は、ｕＲ［０］、ｕＧ［０］、ｕＢ［０］値に応じて、ＡＤＰ０〜ＡＤＰ７のいずれかをＡＤＭ０として出力する回路となっている。より具体的には、ｕＲ［０］、ｕＧ［０］、ｕＢ［０］がいずれも“０”である場合（ｕＲ、ｕＧ、ｕＢがいずれも偶数である場合）、アンドゲート４５0のみが“１”を出力するので、アドレスセレクタ４２0（オアゲート４７）からは、ＡＤＰ０がＡＤＭ０として出力される。すなわち、ｕＲ、ｕＧ、ｕＢがいずれも偶数である場合（メモリ＃０に頂点Ｐ０に関する色データが記憶されている場合；表１参照）、アドレスセレクタ４２0は、頂点Ｐ０に関する色データが記憶されているアドレスを表すアドレス信号ＡＤＰ０を、ＡＤＭ０として出力する。
【００８５】
また、ｕＲ［０］とｕＧ［０］が“０”であり、ｕＢ［０］が“１”である場合（ｕＲ、ｕＧが偶数であり、ｕＢが奇数である場合）、アンドゲート４５1のみが“１”を出力するので、アドレスセレクタ４２0からは、ＡＤＰ１が出力される。すなわち、ｕＲ、ｕＧが偶数であり、ｕＢが奇数である場合、アドレスセレクタ４２0は、色データＤ(Ｐ１）（Ｄ（Ｐ０）がメモリ＃１に記憶されている場合、メモリ＃０にはＤ(Ｐ１)が記憶されている；表１参照）に関するアドレス信号ＡＤＰ１を、ＡＤＭ０として出力する。
【００８６】
また、ｕＲ、ｕＢが偶数であり、ｕＧが奇数である場合（Ｄ(Ｐ０)がメモリ＃３に記憶されている場合）、アドレスセレクタ４２0は、色データＤ(Ｐ２）に関するアドレス信号ＡＤＰ２を、ＡＤＭ０として出力する。ｕＲ、ｕＧ、ｕＢの他の奇偶の組み合わせに対しても、アドレスセレクタ４２0は同様に機能する。
【００８７】
すなわち、アドレスセレクタ４２0は、アドレス演算部４１が出力する８つのアドレス信号ＡＤＰ０〜ＡＤＰ７の中から、メモリ＃０に対して供給すべき（メモリ＃０に記憶されている注目単位格子に関する色データを読み出すための）アドレス信号を選択して出力する回路となっている。
【００８８】
アドレス発生部２５ｘ内の他のアドレスセレクタ４２1〜４２7は、それぞれ、図８（１）〜（７）に示したような信号が、各アンドゲート４５に入力されるようにアドレスセレクタ４２0を変形した回路となっている。すなわち、アドレスセレクタ４２k（ｋ＝１〜７）は、アドレス演算部４１が出力する８つのアドレス信号ＡＤＰ０〜ＡＤＰ７から、メモリ＃ｋに対して供給すべきアドレス信号を選択して出力する回路となっている。
【００８９】
そして、図６に示してあるように、アドレスセレクタ４２0〜４２7が出力するＡＤＭ０〜ＡＤＭ７からなる１３×８＝１０４ビット幅の信号（ＡＤＰ０〜ＡＤＰ７を、ｕＲ、ｕＧ、ｕＢの奇偶の組合せに応じて並べ替えた信号）が、アドレス発生部２５ｘの出力ＡＤＲＳｘとされている。
【００９０】
図１に戻って色変換回路の説明を続ける。アドレス発生ブロック１１ｘからは、アドレス発生部２５ｘの出力が、そのまま出力されている。そして、アドレス発生ブロック１１ａの出力ＡＤＲＳａと、アドレス発生ブロック１１ｂの出力ＡＤＲＳｂが、アドレス切替部１２に入力されている。アドレス切替部１２は、制御信号ＡＤＳＥＬ（詳細は後述）に応じてＡＤＲＳａ、ＡＤＲＳｂのいずれか一方を出力する回路であり、このアドレス切替部１２の出力がアドレスバッファ１３を介してメモリ部１４に供給されている。そして、メモリ＃０〜＃７の出力Ｄ０〜Ｄ７からなる２５６ビット幅の信号ＤＡＴＡがデータバッファ１５（図２）に供給され、データバッファ１５の出力ＤＢＵＦＦが補間演算ブロック１６ａ、１６ｂに供給されている。
【００９１】
ここで、図９に示したタイミング図を用いて、ここまで説明してきた各部の総合的な動作を説明する。
【００９２】
図９（１）、（２）に示したように、本色変換回路は、クロックＣＬＫの周期Ｔと等しい周期でその内容が変わるＲＧＢ信号が入力されて使用される。また、アドレス発生ブロック１１ａに入力されているＥＮＡａは、図９(３)に示してあるように、ＲＧＢデータの入力周期に同期した形で、“Ｈ”状態（全てのビットが“１”の状態）、“Ｌ”状態（全てのビットが“０”の状態）とを交互に取る信号となっている。一方、アドレス発生ブロック１１ｂに入力されているＥＮＡｂは、図９(６)に示してあるように、ＥＮＡａが“Ｈ”状態をとっているときに、“Ｌ”状態をとり、ＥＮＡａが“Ｌ”状態をとっているときに、“Ｈ”状態をとる信号となっている。また、図９（９）に示したように、ＡＤＳＥＬは、ＥＮＡａと、同位相の信号となっている。
【００９３】
すなわち、アドレス発生ブロック１１ａ、１１ｂからデータバッファ１５までの部分は、以下のように動作する。
【００９４】
既に説明した構成（図１）から明らかなように、アドレス発生ブロック１１ａ内のオアゲート２３ａは、ＥＮＡａが“Ｈ”である場合、色変換回路に入力されているＲＧＢ信号を出力している。
【００９５】
従って、図９に示してあるように、時刻ｔ１において、ＲＧＢ信号がＲＧＢデータ▲１▼を表しており、かつ、ＥＮＡａが“Ｈ”であった場合、バッファ２４ａは、オアゲート２３ａから出力されているＲＧＢデータ▲１▼を取り込み、取り込んだデータの出力を開始する。その後、時刻ｔ２（＝ｔ１＋Ｔ）に、バッファ２４ａは、オアゲート２３ａの出力を再度取り込むが、この時点では、ＥＮＡａが“Ｌ”となっているので、オアゲート２３ａからは、バッファ２４ａの出力、すなわち、ＲＧＢデータ▲１▼が出力されている。このため、バッファ２４ａは、同じ内容のデータ（ＲＧＢデータ▲１▼）を出力し続けることになる。そして、ＣＬＫの次の立ち上がり時（ｔ＝ｔ３）には、ＥＮＡａが“Ｈ”となっているので、バッファ２４ａは、その時点において色変換回路に入力されているＲＧＢ信号が表しているＲＧＢデータ▲３▼を取り込み、その出力を開始する。
【００９６】
アドレス発生ブロック１１ａ内のバッファ２４ａまでの部分は、このような動作を繰り返すため、結局、バッファ２４ａからは、図９（４）に示したように、ＢＵＦＦ１ａとして、時間２Ｔ周期で、内容（信号が表すデータ）が変わる信号であって、各データがＲＧＢ信号によって色変換回路に供給された一個おきのＲＧＢデータ（図示したケースでは、奇数番号が付してあるＲＧＢデータ）の一部（ｕＲ［０］、ｕＧ［０］、ｕＢ［０］、ｒ、ｇ、ｂ）となった信号が、出力される。また、ＢＵＦＦ０ａ（図示せず）として、ＢＵＦＦ１ａと同様の時間変化をする信号が出力される。
【００９７】
そして、アドレス発生ブロック１１ｂには、ＥＮＡａを反転した（ＥＮＡａと位相が１８０°異なった）信号ＥＮＡｂが供給されている。このため、アドレス発生ブロック１１ｂのバッファ２４ｂからは、図９（７）に示したように、時間２Ｔ周期で、内容（データ）が変わる信号であって、各データが色変換回路に供給された一個おきのＲＧＢデータ（図示したケースでは、偶数番号が付してあるＲＧＢデータ）の一部となった信号ＢＵＦＦ１ｂが、出力される。また、ＢＵＦＦ０ｂ（図示せず）としても、ＢＵＦＦ１ｂと同様の時間変化をする信号が出力される。
【００９８】
さらに、各アドレス発生ブロック１１ｘにおいては、ＢＵＦＦ０ｘ（ｕＲ、ｕＧ、ｕＢ）を基にした演算処理によりＡＤＰ０〜ＡＤＰ７が生成され、それらが、ｕＲ［０］、ｕＧ［０］、ｕＢ［０］の組み合わせに応じて並べ替えられて、ＡＤＲＳｘが生成されている。
【００９９】
アドレス発生部２５ｘは、このＡＤＲＳｘの生成に、時間Ｔ以上の時間が必要とされる回路となっている。このため、アドレス発生ブロック１１ａからは、図９（５）に示してあるように、バッファ２４ａの出力（図９（４）参照）が安定（確定）した後、所定時間（＞Ｔ）遅れてＡＤＲＳａの出力が開始される。また、アドレス発生ブロック１１ｂからは、図９（８）に示してあるように、バッファ２４ｂの出力（図９（７）参照）が安定した後、所定時間遅れてＡＤＲＳｂの出力が開始される。
【０１００】
ＡＤＲＳａ、ＡＤＲＳｂが供給されているアドレス切替部１２は、ＡＤＳＥＬが“Ｈ”であるときには、ＡＤＲＳａを出力し、ＡＤＳＥＬが“Ｌ”であるときには、ＡＤＲＳｂを出力する。ＡＤＳＥＬは、ＥＮＡａと同位相の信号となっており、アドレスバッファ１３は、アドレス切替部１２の出力をＣＬＫの立ち上がり時に取り込むので、アドレスバッファ１３からは、図９（１０）に示したように、表すデータが時間Ｔ毎に変化する信号であって、各データが略２Ｔ時間前に色変換回路に入力されたＲＧＢデータの補間計算用色データのアドレスとなった信号ＡＤＲＳが、出力される。
【０１０１】
そして、そのＡＤＲＳがアドレス信号として入力されているメモリ部１４からは、図９（１１）に示したようなタイミングでその内容が変化する信号ＤＡＴＡが出力される。データバッファ１５は、ＣＬＫに従って、信号ＤＡＴＡを取り込むので、結局、データバッファ１５からは、図９（１２）に示したように、色変換回路に入力された各ＲＧＢデータに関する補間計算用色データを、当該ＲＧＢデータの入力から一定時間後に表す信号ＤＢＵＦＦが出力される。
【０１０２】
図２に戻って、色変換回路の説明を続ける。
【０１０３】
データバッファ１５の出力ＤＢＵＦＦは、補間演算ブロック１６ａ，１６ｂに入力されている。補間演算ブロック１６ｘ（ｘ＝ａ、ｂ）は、図示してあるように、２つのアンドゲート３１ｘ、３２ｘ、オアゲート３３ｘ、バッファ３４ｘ、補間演算部３５ｘ、及び、４つのバッファ３６ｘ〜３９ｘを備える。アンドゲート３１ｘ、３２ｘは、共に、２５６ビット幅の信号を入力とする２入力ゲートであり、アンドゲート３１ｘには、データバッファ１５からのＤＢＵＦＦと、全てのビットが“０”である状態と全てのビットが“１”である状態のいずれかを取る２５６ビット幅の信号である制御信号ＤＥＮＡｘが入力されている。一方、アンドゲート３２ｘには、バッファ３４ｘの出力とＤＥＮＡｘを反転した信号が入力されている。そして、アンドゲート３１ｘの出力とアンドゲート３２ｘの出力が、２５６ビット幅の信号を入力とする２入力ゲートであるオアゲート３３ｘに入力されている。
【０１０４】
オアゲート３３ｘの出力は、ＣＬＫ（図示せず）に従って動作するバッファ３４ｘに入力されており、このバッファ３４ｘの出力ＤＢＵＦＦｘがアンドゲート３２ｘと補間演算部３５ｘの双方に供給されている。
【０１０５】
また、アドレス発生ブロック１１ｘの出力であるＢＵＦＦ１ｘ（ｕＲ［０］、ｕＧ［０］、ｕＢ［０］、ｒ、ｇ、ｂ）は、バッファ３６ｘに入力されている。バッファ３６ｘの出力ＢＵＦＦ２ｘは、バッファ３７ｘに入力されており、バッファ３７ｘの出力ＢＵＦＦ３ｘは、バッファ３８ｘに入力されている。そして、バッファ３９ｘには、バッファ３８ｘの出力ＢＵＦＦ４ｘが入力されており、バッファ３９ｘの出力ＢＵＦＦ５ｘが補間演算部３５ｘに入力されている。なお、これらのバッファ３６ｘ〜３９ｘは、補間演算部３５ｘにＢＵＦＦ５ｘとして供給される、ＲＧＢデータの下位データ（ｕＲ［０］、ｕＧ［０］、ｕＢ［０］、ｒ、ｇ、ｂ）を、バッファ３４ｘからＤＢＵＦＦｘとして供給される色データＤ０〜Ｄ７の元となったＲＧＢデータの下位データと一致させるための回路となっている。すなわち、補間演算部３５ｘは、あるＲＧＢデータのｕＲ［０］、ｕＧ［０］、ｕＢ［０］、ｒ、ｇ、ｂと、そのＲＧＢデータのｕＲ、ｕＧ、ｕＢに基づき読み出された補間計算用色データＤ０〜Ｄ７の入力を受けて動作する。
【０１０６】
図１０に、補間演算部３５ｘ（ｘ＝ａ，ｂ）の構成を示す。図示したように、補間演算部３５ｘは、データセレクタ５１0〜５１7とモード判定・係数演算部５２と演算用データセレクタ５３と出力演算部５４とを備える。バッファ３４ｘからのＤＢＵＦＦｘは、各データセレクタ５１に供給されている。また、ＢＵＦＦｘ５に含まれているｕＲ［０］、ｕＧ［０］、ｕＢ［０］は、各データセレクタ５１0〜５１7に供給されており、ＢＵＦＦｘ５に含まれるｒ、ｇ、ｂは、モード判定・係数演算部５２に供給されている。
【０１０７】
まず、補間演算部３５ｘに含まれているデータセレクタ５１0〜５１7の構成、動作を説明する。図１１に示したように、データセレクタ５１0は、ＡＤＰ０〜ＡＤＰ７の代わりにＤ０〜Ｄ７が用いられるように、アドレスセレクタ２６0（図７）を変形した回路となっている。
【０１０８】
すなわち、データセレクタ５１0内のアンドゲート５５0は、ｕＲ［０］、ｕＧ［０］、ｕＢ［０］が全て“０”である場合に“１”を出力し、それ以外の場合には、“０”を出力する。アンドゲート５５1は、ｕＲ［０］とｕＧ［０］が“０”であり、ｕＢ［０］が“１”である場合に“１”を出力し、それ以外の場合には、“０”を出力する。アンドゲート５５2は、ｕＲ［０］とｕＢ［０］が“０”であり、ｕＧ［０］が“１”である場合に“１”を出力し、それ以外の場合には、“０”を出力する。アンドゲート５５3は、ｕＲ［０］が“０”であり、ｕＧ［０］とｕＢ［０］が“１”である場合に“１”を出力し、それ以外の場合には、“０”を出力する。
【０１０９】
アンドゲート５５4は、ｕＲ［０］が“１”であり、ｕＧ［０］及びｕＢ［０］が“０”である場合に“１”を出力し、それ以外の場合には、“０”を出力する。アンドゲート５５5は、ｕＲ［０］及びｕＢ［０］が“１”であり、ｕＧ［０］が“０”である場合に“１”を出力し、それ以外の場合には、“０”を出力する。アンドゲート５５6は、ｕＲ［０］及びｕＧ［０］が“１”であり、ｕＢ［０］が“０”である場合に“１”を出力し、それ以外の場合には、“０”を出力する。アンドゲート５５7は、ｕＲ［０］、ｕＢ［０］、ｕＧ［０］が全て“１”である場合に“１”を出力し、それ以外の場合には、“０”を出力する。
【０１１０】
そして、データセレクタ５１0内のセレクタ５６k（ｋ＝０〜７）は、アンドゲート５５kの出力と、色データＤｋと、各ビットが“０”である３２ビット幅の信号ＺＥＲＯの入力を受け、アンドゲート５５kから“１”が入力されているときには、ＡＤＰｋを出力し、アンドゲート５５kから“０”が入力されているときには、ＺＥＲＯを出力する。セレクタ５６1〜５６7の出力（３２ビット幅の信号）は、オアゲート５７に入力されており、オアゲート５７の出力がデータセレクタ５１0の出力Ｄ(Ｐ０）とされている。
【０１１１】
すなわち、データセレクタ５１0は、ｕＲ［０］、ｕＧ［０］、ｕＢ［０］値に応じて、以下のように動作する。
【０１１２】
ｕＲ［０］、ｕＧ［０］、ｕＢ［０］がいずれも“０”である場合（ｕＲ、ｕＧ、ｕＢがいずれも偶数である場合）、データセレクタ５１0（オアゲート５７）は、Ｄ０をＤ(Ｐ０）として出力する。すなわち、頂点Ｐ０に関する色データがメモリ＃０に記憶されている場合、データセレクタ５１0は、メモリ＃０から読み出されたデータである色データＤＯをＤ(Ｐ０）として出力する。
【０１１３】
また、ｕＲ［０］とｕＧ［０］が“０”であり、ｕＢ［０］が“１”である場合（ｕＲ、ｕＧが偶数であり、ｕＢが奇数である場合）、データセレクタ５１0は、Ｄ１をＤ(Ｐ０）として出力する。すなわち、頂点Ｐ０に関する色データがメモリ＃１に記憶されている場合、データセレクタ５１0は、メモリ＃１から読み出されたデータである色データＤ１をＤ(Ｐ０）として出力する。
【０１１４】
また、ｕＲ、ｕＢが偶数であり、ｕＧが奇数である場合（頂点Ｐ０に関する色データがメモリ＃２に記憶されている場合）、データセレクタ５１0は、メモリ＃２から読み出された色データＤ２をＤ(Ｐ０）として出力する。
【０１１５】
ｕＲ、ｕＧ、ｕＢの他の奇偶の組み合わせに対しても、データセレクタ５１0は同様に機能する。すなわち、データセレクタ５１0は、メモリ部１４から読み出された８つのデータＤ０〜Ｄ７の中から、ｕＲ［０］、ｕＧ［０］、ｕＢ［０］値に基づき頂点Ｐ０に関するデータ（頂点Ｐ０に関するデータが記憶されているメモリの出力）を選択して出力する回路となっている。
【０１１６】
補間演算部３５ｘ内のデータセレクタ５１1〜５１7は、それぞれ、図１２（１）〜（７）に示したような信号が各アンドゲート５５に入力されるようにデータセレクタ５１0を変形した回路となっている。すなわち、データセレクタ５１k（ｋ＝１〜７）は、メモリ部１４から読み出された８つの色データＤ０〜Ｄ７から、頂点Ｐｋに関する色データを選択して出力することができる構成を有している。
【０１１７】
図１０に示してあるように、データセレクタ５１0の出力Ｄ(Ｐ０）と、データセレクタ５１7の出力Ｄ(Ｐ７）は、補間計算を実際に行う回路である出力演算部５４に入力されている。一方、データセレクタ５１1〜５１6の出力Ｄ(Ｐ１）〜Ｄ(Ｐ６）は、演算用データセレクタ５３に入力されている。
【０１１８】
そして、ｒ、ｇ、ｂが入力されているモード判定・係数演算部５２は、それらの値に応じた内容の信号modeと信号ｂ０〜ｂ３を出力する。具体的には、モード判定・係数演算部５２は、ｒ、ｇ、ｂに応じて表２に示したように機能する。
【０１１９】
【表２】
0003755345.tif 000006
【０１２０】
すなわち、モード判定・係数演算部５２は、ｒ＜ｇ＜ｂが成立している場合には、“１”を表す信号modeと、それぞれ、“８−ｂ”、“ｇ−ｒ”、“ｂ−ｇ”、“ｒ”を表す信号ｂ０〜ｂ３とを出力する。また、ｒ＜ｂ≦ｇが成立している場合には、“２”を表す信号modeと、それぞれ、“８−ｇ”、“ｇ−ｂ”、“ｂ−ｒ”、“ｒ”を表す信号ｂ０〜ｂ３を出力する。
【０１２１】
ｇ≦ｒ＜ｂが成立している場合、モード判定・係数演算部５２は、“３”を表す信号modeを出力し、それぞれ、“８−ｂ”、“ｂ−ｇ”、“ｒ−ｇ”、“ｇ”を表す信号ｂ０〜ｂ３を出力する。また、ｂ≦ｒ＜ｇが成立している場合には、“４”を表す信号modeと、それぞれ、“８−ｇ”、“ｒ−ｂ”、“ｒ−ｂ”、“ｂ”を表す信号ｂ０〜ｂ３を出力する。
【０１２２】
ｇ＜ｂ≦ｒが成立している場合、モード判定・係数演算部５２は、“５”を表す信号modeと、それぞれ、“８−ｒ”、“ｂ−ｇ”、“ｒ−ｂ”、“ｇ”を表す信号ｂ０〜ｂ３とを出力する。また、ｂ≦ｇ＜ｒが成立している場合には、“４”を表す信号modeと、それぞれ、“８−ｒ”、“ｒ−ｇ”、“ｇ−ｂ”、“ｂ”を表す信号ｂ０〜ｂ３とを出力する。
【０１２３】
モード判定・係数演算部５２が出力する信号modeは、演算用データセレクタ５３に入力されている。
【０１２４】
そして、演算用データセレクタ５３は、データセレクタ５１1〜５１6から供給されているＤ(Ｐ１)〜Ｄ(Ｐ６)の中の、信号modeに応じた２つの信号をＤＡ、ＤＢとして出力する。具体的には、演算用データセレクタ５３は、信号modeに応じて、表３に示したように機能する。
【０１２５】
【表３】
0003755345.tif 000007
【０１２６】
すなわち、演算用データセレクタ５３は、信号modeが“１”を表すものであった場合、信号ＤＡとしてＤ(Ｐ３）を出力し、信号ＤＢとしてＤ(Ｐ１）を出力する。また、modeが“２”であった場合、信号ＤＡとしてＤ(Ｐ２）を出力し、信号ＤＢとしてＤ(Ｐ３）を出力する。
【０１２７】
また、modeが“３”であった場合、演算用データセレクタ５３は、信号ＤＡとしてＤ(Ｐ１）を出力し、信号ＤＢとしてＤ(Ｐ５）を出力する。modeが“４”であった場合には、信号ＤＡとしてＤ(Ｐ６）を出力し、信号ＤＢとしてＤ(Ｐ２）を出力する。
【０１２８】
modeが“５”であった場合、信号ＤＡとしてＤ(Ｐ５）を出力し、信号ＤＢとしてＤ(Ｐ４）を出力する。そして、演算用データセレクタ５３は、modeが“６”を表すものであった場合には、信号ＤＡとしてＤ(Ｐ４）を出力し、信号ＤＢとしてＤ(Ｐ６）を出力する。
【０１２９】
演算用データセレクタ５３が出力するＤＡ、ＤＢと、モード判定・係数演算部５２が出力するｂ０〜ｂ３と、データセレクタ５１0、５１7の出力Ｄ(Ｐ０)、Ｄ(Ｐ７)とが入力されている出力演算部５４は、次式でその内容（値）が表される３２ビットの信号ＯＵＴｘを出力する。
【０１３０】
【数４】
0003755345.tif 000008
【０１３１】
ここで、図１３を用いて、モード判定・係数演算部５２、演算用データセレクタ５３及び出力演算部５４の上記した動作の物理的な意味を説明しておくことにする。
【０１３２】
モード判定・係数演算部５２が出力している信号modeは、座標（ｕＲ＋ｒ／８、ｕＧ＋ｇ／８、ｕＢ＋ｂ／８）によってその位置が示される点ＰRGB（図５参照）が、注目単位格子の分割により得られる、図１３（１）〜（６）に示した６つの４面体のいずれに含まれるかを表す信号となっている。具体的には、モード判定・係数演算部５２は、点ＰRGBが、図１３（１）〜（６）に示した４面体内に含まれるときに、それぞれ、“１”〜“６”を示す信号modeを出力するように構成されている。
【０１３３】
演算用データセレクタ５３において行なわれている、modeに応じた色データの選択出力は、頂点Ｐ１〜Ｐ６に関する色データの中から、点ＰRGBが含まれている４面体の４つの頂点の中の頂点Ｐ０、Ｐ７を除く２頂点に関する色データ（すなわち、補間計算に用いる色データ）を選択して出力する処理となっている。なお、Ｄ(Ｐ０)、Ｄ(Ｐ７)が信号modeに応じて選択される色データとなっていないのは、図１３に示してあるように、本色変換回路では、注目単位格子が、いずれも、頂点Ｐ０、Ｐ７を含む６つの四面体に分割されているからである。
【０１３４】
そして、モード判定・係数演算部５２が出力するｂ０〜ｂ３は、それぞれ、１／８を乗ずることによって補間演算の重み係数として用いることができるデータを表す信号となっているため、出力演算部５４の上記した（１１）式に従った演算により、ＲＧＢデータの変換結果であるＣＭＹＫデータが得られているのである。
【０１３５】
図２に戻って、色変換回路の残りの構成の説明を行う。図示してあるように、補間演算ブロック１６ａ、１６ｂから出力される信号ＯＵＴａ，ＯＵＴｂは、データ切替部１７に入力されている。データ切替部１７は、制御信号ＤＡＴＡＳＥＬに応じてＯＵＴａ、ＯＵＴｂのいずれか一方を出力する回路である。データ切替部１７の出力は、出力バッファ１８に入力されており、出力バッファ１８の出力が、色変換回路の出力である信号ＯＵＴとされている。
【０１３６】
以下、図９を用いて、色変換回路の補間演算ブロック１６ａ，ｂ以降の部分の総合的な動作を説明する。
【０１３７】
補間演算ブロック１６ａに供給されている制御信号ＤＥＮＡａは、図９（１３）に示したように、制御信号ＥＮＡａと同位相の信号となっている。一方、補間演算ブロック１６ｂに供給されている制御信号ＤＥＮＡｂは、図９（２０）に示したように、ＤＥＮＡｂを反転した信号となっている。また、データ切替部１７に供給されている制御信号ＯＵＴＳＥＬは、図９（２７）に示したように、ＤＥＮＡａと同位相の信号となっている。
【０１３８】
そして、補間演算ブロック１６ａ内のアンドゲート３１ａ、３２ａ、オアゲート３３ａ、バッファ３４ａからなる回路は、アドレス発生ブロック１１ｘ内のアンドゲート２１ｘ、２２ｘ、オアゲート２３ｘ、バッファ２４ｘからなる回路と同様の構成を有している。このため、バッファ３４ａからは、図９（１４）に示したように、時間２Ｔ毎に、その内容（信号が表すデータ）が変わる信号であって、各データが奇数番目のＲＧＢデータに関する補間計算用色データとなった信号ＤＢＵＦＦａが出力される。
【０１３９】
一方、ＢＵＦＦ１ａ（図９（４））が入力されているバッファ３６ａは、ＣＬＫに応じてＢＵＦＦ１ａを取り込む。従って、バッファ３６ａの出力ＢＵＦＦ２ａは、図９（１５）に示したように、ＢＵＦＦ１ａを時間Ｔだけ遅らせた信号となる。また、ＢＵＦＦ２ａが入力されているバッファ３７ａの出力ＢＵＦＦ３ａは、図９（１６）に示したように、ＢＵＦＦ２ａを時間Ｔだけ遅らせた信号となり、ＢＵＦＦ３ａが入力されているバッファ３８ａの出力ＢＵＦＦ４ａは、図９（１７）に示したように、ＢＵＦＦ３ａを時間Ｔだけ遅らせた信号となる。
【０１４０】
その結果、ＢＵＦＦ４ａが入力されているバッファ３９ａの出力ＢＵＦＦ５ａ、すなわち、補間演算部３５ａに入力されるＢＵＦＦ５ａは、図９（１８）に示したように、ＢＵＦＦ１ａを時間５Ｔだけ遅らせた信号となる。すなわち、バッファ３６ｘ〜３９ｘによって、あるＲＧＢデータに関するｒ、ｇ、ｂ、ｕＲ［０］、ｕＧ［０］及びｕＢ［０］が、そのＲＧＢデータに関する補間計算用色データ（図９（１４））と同時に補間演算部３５ｘに供給されるように制御されている。
【０１４１】
そして、補間演算部３５ａでは、同時に入力された、あるＲＧＢデータに関するｒ、ｇ、ｂ、ｕＲ［０］、ｕＧ［０］、ｕＢ［０］、補間計算用色データに基づき、そのＲＧＢデータに対応するＣＭＹＫデータが補間演算によって求められる。従って、補間演算部３５ａから出力される信号ＯＵＴａは、図９（１９）に示してあるように、入力された各ＲＧＢデータ（奇数番目のＲＧＢデータ）の変換結果を表す信号であって、補間演算部３５ａへの新たなデータ（図９（１４）、（１８））の入力後、演算に要する時間が経過したときに、その内容が確定する信号となる。
【０１４２】
補間演算ブロック１６ｂにおいては、補間演算ブロック１６ａと同様の処理が、アドレス発生ブロック１１ｂからの信号ＢＵＦＦ０ａとデータバッファ１５からの信号ＤＢＵＦＦに対して行なわれる。すなわち、補間演算ブロック１６ｂ内のバッファ３６ｂ〜３９ｂの出力ＢＵＦＦ２ｂ〜ＢＵＦＦ５ｂは、それぞれ、図９（２２）〜（２５）に示したように変化する。そして、補間演算部３５ｂでは、ＢＵＦＦ５ｂとＤＢＵＦＦｂとを基に、ＯＵＴｂが生成されるので、結局、補間演算ブロック１６ｂから出力されるＯＵＴｂは、図９（２６）に示したように、入力された各ＲＧＢデータ（偶数番目のＲＧＢデータ）の変換結果を、表す信号であって、補間演算部３５ｂへの新たなデータ（図９（２１）、（２５））の入力後、演算に要する時間が経過したときに、その内容が確定する信号となる。
【０１４３】
そして、ＯＵＴａ、ＯＵＴｂが入力されているデータ切替部１７には、図（２７）に示したように、ＣＬＫの倍の周期で変化する制御信号ＯＵＴＳＥＬであって、ＯＵＴａが遷移状態から安定状態に変化した際に“Ｈ”状態を取っており、ＯＵＴｂが遷移状態から安定状態に変化した際に“Ｌ”状態を取っているようにその位相が制御された制御信号ＯＵＴＳＥＬが入力されている。
【０１４４】
そのようなＯＵＴＳＥＬが供給されているデータ切替部１７の出力が出力バッファ１８に供給されているので、出力バッファ１８からは、図９（２８）に示したように、入力された各ＲＧＢデータの変換結果を表す信号ＯＵＴが出力されることになる。
【０１４５】
以上、詳細に説明したように、実施形態に係る色変換回路は、全てのＲＧＢデータに対して補間計算が行える数のＣＭＹＫデータを記憶した、補間計算に必要とされる複数のＣＭＹＫデータを同時に読み出せるメモリ部１４を、備えている。従って、ＲＧＢデータを、その内容によらず、ＣＭＹＫデータに高速に変換できることになる。また、色変換回路は、ＣＭＹＫデータが記憶された“３×５−２”ビットのアドレスでアクセスされる８個のメモリからなるメモリ部１４と、それらのメモリに供給する“３×５−２”ビットの８種のアドレスを、ＲＧＢデータのｕＲ、ｕＧ、ｕＢから生成するアドレス発生部２５とを備えている。従って、色変換回路は、被変換色データの成分毎に、独立して、目的色データを読み出すためのアドレスの一部（特定の複数ビット）が作成されている従来の色変換回路（図１５参照）よりも、少ない記憶容量のメモリを用いて製造できる回路となっている。
【０１４６】
また、実施形態に係る色変換回路は、２つのアドレス発生部２５ａ、２５ｂと、２つの補間演算部３５ａ、３５ｂと、アドレス発生部２５ａ、２５ｂを交互に機能させるための回路（バッファ２４、アドレス切替部１２等）、補間演算部３５ａ、３５ｂを交互に機能させるための回路（バッファ３４、データ切替部１７等）を備えている。このため、実施形態に係る色変換回路は、アドレス発生部２５、補間演算部３５のスループット（単位時間当たりの処理量）よりも高いスループットで、ＲＧＢデータを変換できる回路となっている。
【０１４７】
換言すれば、色変換回路に必要とされているスループット（要求されているＲＧＢデータの変換速度）が、アドレス発生部２５のスループット、補間演算部３５のスループットのいずれよりも高いものであったため、実施形態に係る色変換回路は、上記のような構成を採用しているのである。
【０１４８】
従って、色変換回路のスループットが、アドレス発生部２５スループット、補間演算部３５スループットのいずれよりも低くてよい場合（高いＲＧＢデータの変換速度が必要とされていない場合）には、１個のアドレス発生部２５と、一個の補間演算部３５と、メモリ部１４と、バッファ３６〜３９のようなタイミング調節用のバッファだけで色変換回路を構成することができる。
【０１４９】
また、要求されているスループットが、アドレス発生部２５のスループットよりも高く、補間演算部３５のスループットよりも低い場合には、メモリ部１４よりも前段にある回路を、一個のアドレス発生部２５を用いた回路とすることができる。逆に、所望のスループットが、アドレス発生部２５のスループットよりも低く、補間演算部３５のスループットよりも高い場合には、メモリ部１４よりも後段にある回路を、一個の補間演算部３６を用いた回路とすることができる。
【０１５０】
なお、アドレス発生部２５のスループットと、補間演算部３５のスループットのいずれの方が高いかは、アドレス発生部２５、補間演算部３５の実際の回路構成に依る。本実施形態に係る色変換回路では、アドレス発生部２５、補間演算部３５を、基本的な演算回路の組み合わせで実現しているため、双方のスループットがほぼ同程度のものとなっている（処理の遅延時間がほぼ同じものとなっている）が、例えば、アドレス発生部２５をメモリを用いて実現した場合や、アドレス発生部２５をパイプライン化した場合には、アドレス発生部２５のスループットが、補間演算部３５のスループットよりも高くなる（メモリのスループットと同程度のものとなる）。また、補間演算部３５のみをパイプライン化してそのスループットを高くした場合には、アドレス発生部２５のスループットの方が、補間演算部３５のスループットよりも低くなる。従って、要求されるスループットと、アドレス発生部２５、補間演算部３５のスループットの関係によって、上記したいずれの構成を色変換回路に採用するかを決定すべきである。
【０１５１】
また、実施形態に係る色変換回路は、点ＰRGBを含む四面体の４頂点の色データを基にした補間演算により最終出力が得られる回路であったが、メモリ部１４から同時に読み出される８個の色データを全てを用いて補間演算が行なわれるように色変換回路を変形しても良いことは当然である。
【０１５２】
さらに、メモリ部１４の代わりに、メモリ＃０とメモリ＃７に記憶されたＣＭＹＫデータ、メモリ＃１とメモリ＃６に記憶されたＣＭＹＫデータ、メモリ＃２とメモリ＃５に記憶されたＣＭＹＫデータ、メモリ＃３とメモリ＃４に記憶されたＣＭＹＫデータを、それぞれ、記憶した１４ビットのアドレスでアクセスされる４つのメモリを備えるメモリ部が用いられ、補間演算部３５として、対角の頂点を含まないように注目単位格子を分割した四面体の中から選択された点ＰRGBを含む四面体の４頂点に関するＹＭＣＫデータを基に補間演算を行うものが用いられるように色変換回路を変形することもできる。
【０１５３】
【発明の効果】
本発明によれば、色データを、その内容によらず、他方式の色データに高速に変換でき、少容量のメモリしか必要としない色変換回路が得られることになる。
【図面の簡単な説明】
【図１】本発明の一実施形態に係る色変換回路の前半部分の構成を示した回路図である。
【図２】実施形態に係る色変換回路の後半部分の構成を示した回路図である。
【図３】実施形態に係る色変換回路内に設けられたメモリ＃０〜＃３の利用形態の説明図である。
【図４】実施形態に係る色変換回路内に設けられたメモリ＃４〜＃７の利用形態の説明図である。
【図５】実施形態に係る色変換回路によって行われる色変換手順を説明するための図である。
【図６】実施形態に係る色変換回路内に設けられたアドレス発生部の全体構成を示した回路図である。
【図７】アドレス発生部内に設けられているアドレスセレクタの構成を示す回路図である。
【図８】アドレス発生部内に設けられている他のアドレスセレクタの構成の説明図である。
【図９】実施形態に係る色変換回路の全体的な動作を説明するためのタイミング図である。
【図１０】実施形態に係る色変換回路内に設けられている補間演算部の全体構成を示した回路図である。
【図１１】補間演算部内に設けられているデータセレクタの構成を示す回路図である。
【図１２】補間演算部内に設けられている他のデータセレクタの構成の説明図である。
【図１３】補間演算部の動作の説明図である。
【図１４】従来の色変換回路に備えられたメモリの使用形態の説明図である。
【図１５】米国特許第4,837,722号明細書に開示されているデジタル式高速３次元補間装置の構成を示した図である。
【符号の説明】
１１  アドレス発生ブロック
１２  アドレス切替部
１３  アドレスバッファ
１４  メモリ部
１５  データバッファ
１６  補間演算ブロック
１７  データ切替部
１８  出力バッファ
２５  アドレス発生部
３５  補間演算部
４１  アドレス演算部
４２  アドレスセレクタ
５１  データセレクタ
５２  モード判定・係数演算部
５３  演算用データセレクタ
５４  出力演算部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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