(57)【特許請求の範囲】
【請求項１】
任意の周期的な信号波形のディジタル信号を時間的に測定するための電子計数回路において、
前記ディジタル信号は複数の周期的なイベントから成る複数のグループにより形成されており、
第１のカウンタ（１０）が計数クロック（ｔ１）を用いて計数を行い、該計数クロック（ｔ１）はゲートロジック（１６）によって、１つのイベントグループの最初のイベント（Ｅ１）と最後のイベント（Ｅ４）により規定される期間だけ通され、これらのイベント（Ｅ１；Ｅ４）の間に付加的な個数のイベントが存在しており、
各グループのイベント数が与えられている手段（１４，１８，２０）が設けられており、該手段（１４，１８，２０）はイベント数から各グループにおける最初のイベントと最後のイベントを求め、
該手段はゲートロジック（１６）を介して前記第１のカウンタ（１０）へ、求められた最初のイベント（Ｅ１）と最後のイベント（Ｅ４）により規定される期間だけ計数クロック（ｔ１）を供給し、
各グループの最後のイベントのときに第１のカウンタ（１０）の計数状態（Ｑ２）が一時記憶されることを特徴とする、
任意の周期的な信号波形のディジタル信号を時間的に測定するための電子計数回路。
【請求項２】
前記ゲートロジック（１６）はＡＮＤゲートを有しており、前記第１のカウンタ（１０）の入力側が該ＡＮＤゲート（１６）の出力側と接続されており、該ＡＮＤゲート（１６）の第１の入力側に第１の信号（Ｃ１）が供給され、該ＡＮＤゲート（１６）の第２の入力側に計数クロック（Ｔ１）が供給され、これらの入力側双方に信号が加わったとき、該ＡＮＤゲート（１６）の出力側から信号が送出され、前記第１の信号（Ｃ１）は１つのグループにおける最初のイベント（Ｅ１）と最後のイベント（Ｅ４）により規定される期間だけ供給される、請求項１記載の電子計数回路。
【請求項３】
前記各グループのイベント数が与えられている手段（１４，１８，２０）は第２のカウンタ（１４）を有しており、該第２のカウンタ（１４）は前記ＡＮＤゲート（１６）の第１の入力側と接続されており、
前記各グループのイベント数が与えられている手段（１４，１８，２０）は記憶装置を有しており、該記憶装置内に各グループのイベント数が格納されており、前記第２のカウンタ（１４）はイベントを計数し、
前記各グループのイベント数が与えられている手段（１４，１８，２０）は別の手段を有しており、該別の手段は、格納されている各グループのイベント数と前記第２のカウンタにおける個々の計数値とに依存して、前記ＡＮＤゲート（１６）の第１の入力側に第１の信号を供給する、
請求項２記載の電子計数回路。
【請求項４】
前記別の手段はテーブルを有しており、該テーブル内で前記第２のカウンタ（１４）の各計数値に出力値が割り当てられ、該テーブルの出力値は前記ＡＮＤゲート（１６）の入力側に送出される、請求項３記載の電子計数回路。
【請求項５】
前記別の手段は相対メモリと比較器を有しており、該手段により第２のカウンタ（１４）の各計数値に出力値が割り当てられ、該出力値はゲートの第１の入力側へ送出される、請求項３記載の電子計数回路。
【請求項６】
前記別の手段は第３のカウンタ（２８）を有しており、該第３のカウンタ（２８）の計数状態には個々のグループに関する情報が含まれ、該計数状態がテーブルに転送され、該テーブルにより各グループに対し省略すべきイベントの個数が前記第２のカウンタ（１４）へ引き渡され、該第２のカウンタにより対応する個数のイベントが省略される、請求項３記載の電子計数回路。
【発明の詳細な説明】
本発明は、任意の周期的信号波形を有するディジタル信号の時間的測定用電子計数回路に関する。この場合、ディジタル信号はグループごとにまとめられた一連の周期的イベントにより構成されている。
従来の技術
多くの技術分野において電子計数回路が使用されることは知られている。それらの計数回路は、常に繰り返されるプロセスの定量的捕捉検出に用いられる。その際、イベントに依存するクロック周波数が計数回路に属するカウンタの入力側へ加えられることにより計数機能がトリガされ、イベントに依存しない計数周波数で計数が行われる。イベントの評価を行おうとする場合には、個々のクロックパルスを所期のようにマスクして阻止できるゲートロジックが前置接続される。このことにより、カウンタは相応にゆっくりと計数するようになり、したがって計数状態のイベントに依存した評価が可能になる。
信号の時間長の測定に際して、計数回路に属するカウンタの入力側に一定の周波数を有するクロック信号を供給することが知られている。そしてゲートロジックにより、このクロック信号は注目する信号期間中のみカウンタへ供給され、そうでないときにはマスクされて阻止される。したがってクロック信号が阻止されている間、カウンタは計数を行わない。注目していない信号期間中は計数状態が所定のリセット値へリセットされるならば、計数状態は信号の時間長にほぼ対応する。リセット値へリセットされなければ、計数状態の差が信号の時間長に対応する。しかしこの公知の計数回路をたとえば任意の周期的信号波形を有するディジタル信号の時間的測定に用いようとするならば、ディジタル信号の持続時間を定めるイベントをさらに評価するために利用しようとする場合、検出すべきイベントが多数あることに起因して、きわめて複雑な回路ないしプログラム構造によってしか著しく短い応答時間を実現できない点で不利である。
発明の利点
これに対して、請求項１に記載の特徴を備えた電子計数回路の有する利点とは、任意の周期的信号波形を有するディジタル信号の時間的測定を、容易に実現可能なシンプルな回路モジュールによって行えることである。第１のカウンタは計数クロックにより、１つのイベントグループにおける最初のイベントと最後のイベントにより規定される期間だけ供給され、それらのイベントの間に存在するその他のイベントはマスクされて除かれる。この構成により以下のことがきわめて有利に実現される。すなわち、計数回路をいったん同期させてしまえば、初期化後にはいかなる介入操作を行うこともなく、各々の周期的ディジタル信号を実質的に自動的に処理することができ、かつ、たとえ場合によっては障害のある信号が生じたとしても、目下加わっているディジタル信号の実際の長さに相応する目下の計数状態を表すことができる。この場合、有利にはカウンタの計数状態を記憶することができ、そうすることによって、ディジタル信号の次の時間長を求める際にこの計数状態をさらなる制御機能のために取り出すことができる。これらのことにより全体的に電子計数回路を簡単にすることができる。その理由は、計数状態の表示および後続処理が、きわめて短い応答時間の要求されるリアルタイム処理上のクリティカルなタスクをほとんど負わなくて済むようになるからである。
従属請求項には本発明の有利な実施形態が示されている。
図面
次に、添付の図面を参照して実施例に基づき本発明を詳細に説明する。第１図は、生じ得るディジタル信号の概略図である。第２図は、ディジタル信号の時間的測定のブロック回路図である。第３図は、第２図に対する第１の変形実施例のブロック図である。第４図は、第２図に対する第２の変形実施例のブロック図である。さらに第５図は、第２図に対する第３の変形実施例のブロック図である。
実施例
第１図には、６気筒内燃機関のカムシャフトにおけるセグメント発生器を一例として用いて、ディジタル信号の生じ得る経過特性が示されている。この場合、内燃機関のカムシャフト上にセグメント信号発生器が配置されており、この発生器は周縁部に配分された複数のセグメントを有している。ここには１つのイベント周期Ｐが示されており、この周期内で所定数のイベントＥが検出される。その際、イベントＥは、発生器ホイール上に配置されたセグメントの正の側縁と負の側縁によって適切なセンサ識別を介して形成される。発生器ホイール上では、６つのシリンダＺ１〜Ｚ６の各々に対し１つのセグメントないし１つのセグメントギャップが対応づけられている。したがってイベントＥ１〜Ｅ４の対応づけにより、第１のシリンダＺ１が識別される。つまり、イベントＥ１の発生が通報されることにより、ここには詳しくは示されていない制御をトリガすることができ、たとえばシリンダＺ１に関する点火制御をトリガすることができる。イベントＥ４とＥ５によって同様にシリンダＺ２が識別され、さらに各セグメントにより引き起こされる相応のイベントによってその他のシリンダが識別される。この場合、それぞれ１つのシリンダに割り当て可能な複数のイベントによって１つのイベントグループが形成される。エンジン制御においてはカムシャフトの３６０°の角度も７２０°の角度も考慮しなければならないので、３６０°の角度であるか７２０°の角度であるかを区別できるようにする目的で、シリンダに割り当てられた少なくとも２つのセグメントないしセグメントギャップにおいて少なくとも１つの中間イベント−この図ではＥ２およびＥ３−を検出しなければならない。イベントＥ２とＥ３は、既述のように特定の制御目的のためにしか必要でないことから、たとえばイベントＥ１とＥ４の間のセグメント時間的測定の場合にはそれらをマスクして除く必要がある。イベントＥ２とＥ３がマスクされないとしたら、この図においてＳで表されたディジタル信号経過特性が評価されてしまう。したがって、セグメント時間長をそれに属するシリンダへ対応づけることができない。電子計数回路を以下で説明をするにあたって、第１図に例示したイベントＥのシーケンスを参照する。
第２図には、カウンタ１０を有する電子計数回路が示されており、このカウンタ１０は入力側１２における計数クロックＣ２により計数を行う。計数クロックＣ２は、イベントＥの個数に依存する計数パルスｔ０により計数を行うカウンタ１４、ゲートロジック１６、および外部からの計数クロックｔ１により生成される。このようにして、制御信号Ｃ１の作用によってカウンタ１０の計数状態Ｑ２は所定の計数状態変化を受けるようになり、したがって外部からの既知の計数クロックｔ１、ならびに制御信号Ｃ１の開始時点における計数状態Ｑ２と制御信号Ｃ１の終了時点における計数状態Ｑ２との差により、制御信号Ｃ１が加わっている時間を導出できる。
この場合、カウンタ１４は外部からの同期信号ｔ３の到来とともにイベントＥを計数し始める。その際、外部からの同期信号ｔ３は、適切な構成によりカムシャフトのセグメントホイールからイベントＥ１と時間的に同時に検出できる。この同期信号ｔ３により、カウンタ１４は有利にはゼロであるリセット値にセットされる。このリセット値から出発して、カウンタ１４はイベント周期Ｐ中のイベントの個数を計数し始める。この場合、イベント周期Ｐ中の所期のイベントＥの個数は、カウンタ１４にとって値Ｄ１として既知である。カウンタ１４の計数状態はゲートロジック１６に読み込まれ、このゲートロジックは計数状態に依存して計数クロックＣ２を供給する。計数クロックＣ２は、１つのシリンダＺつまりは１つのセグメントに対してディジタル信号Ｓが生じることになる期間中しか加わらないので、第１図に示した例ではイベントＥ２とＥ３をマスクすることができる。
第３図には、イベントＥ２およびＥ３をマスクするための変形実施例が示されている。第２図と同じ部分には同じ参照符号が付されており、それらについてはここでは繰り返して説明はしない。この場合、所期のイベントＥの個数は、レジスタ１８から値Ｄ１としてカウンタ１４へ供給される。カウンタ１４は同期信号ｔ３の到来とともに、クロック周波数ｔ０により設定されるイベントＥの個数を計数し始める。次のイベントＥが発生するたびに変化するカウンタ１４の計数状態Ｑ１はテーブル２０へ転送される。この場合、テーブル２０はたとえば固定値メモリ（ＲＯＭメモリ）として構成されているか、あるいはプログラミング可能なメモリとして構成されている。このテーブル中には所期のイベントＥ１〜Ｅｎが記憶されており、その際、テーブル２０は次のように構成されている。すなわち、シリンダ１に対応づけられるべきセグメントの始点をイベントＥ１に割り当てるべきであり、シリンダ１に対応づけられるべきセグメントの終点およびシリンダ２に対応づけられるべきセグメントの始点をイベントＥ４に割り当てるべきであることにゆいての情報を有するように構成されている。このような形式で、イベント周期Ｐ内の所期のイベントＥの各々が符号化されている。カウンタ１４の計数状態Ｑ１はそのつど次のイベントＥの発生に依存して変化するので、テーブル２０は各計数状態Ｑ１を１つのシリンダＺの相応のセグメントに対応づけることができる。このことによりテーブル２０は、そのつど１つのシリンダＺに対応づけられるべきセグメントがイベントＥを供給するセンサにより捕捉検出される長さに精確に一致する制御信号Ｃ１を供給できるようになる。次にゲートロジック１６は、外部からの計数クロックｔ１と上記の制御信号Ｃ１から計数クロックＣ２を形成し、その結果、カウンタ１０は制御信号Ｃ１に与えられた情報に応じて所定の値の範囲だけ計数する。次に、計数された値の範囲は計数状態Ｑ２として利用でき、たとえばシリンダに依存する制御殊に点火時間制御あるいはバルブ制御に利用できる。同期信号ｔ３およびレジスタ１８により、イベント周期Ｐ内の個々のセグメントの時間的測位を周期的に繰り返すことができるようになる。レジスタ１８からの所期のイベントに関する既知の値Ｄ１により、電子計数回路に１度だけ同期信号ｔ３を印加すればよくなる。なぜならば、カウンタ１４は所期のイベント数に達するとそのリセット値有利には値ゼロに自動的にリセットされるからである。
第４図には、セグメント時間的測定には不要なイベントＥ２およびＥ３をマスクする構成の別の変形実施例が示されている。ここでも第１図と同じ部分には同じ参照符号が付されており、やはりそれらについては繰り返し説明はしない。この場合、テーブル２０の個所は相対メモリ２２に置き換えられており、これはテーブル２０の機能と比較器２４の機能を同時に担うものであって、つまりカウンタ１４の変化する計数状態Ｑ１をシリンダＺの個々のセグメントに対応づける。この構成により同期信号ｔ３を省略できる。
第３図と第４図に示されていない別の変形実施例によれば、所期の次のイベントＥにおけるカウンタ１０の動作がテーブル２０つまり相対メモリ２２により常にまえもって定められるように、イベントＥの発生に依存するクロックｔ０を計数クロックＣ２と結合することができる。これにより、テーブル２０とゲートロジック１６ないし相対メモリ２２とゲートロジック１６の時間特性について全く問題にせずに構成することができ、したがってかなりゆっくりとしたロジックと回路素子を利用することもできるようになる。
第５図には、セグメント時間的測定には不要なイベントＥ２およびＥ３をマスクするためのさらに別の変形実施例が示されている。この場合、所期のイベントＥの個数の値Ｄ１は、カウンタ２８の計数状態が読み込まれるテーブル２６から供給される。その際、テーブル２６はカウンタ１４へ、省略すべきイベントＥの個数をイベントＥの発生に依存する計数クロックｔ０で通報する。したがってカウンタ１４は、省略すべきイベントをその計数状態Ｑ１を変えることなく内部的にいっしょに計数し、相応のイベント数が省略されたときにはじめてその計数状態を変化させる。この場合、カウンタ２８へ制御信号Ｃ３がフィードバックされ、これによりカウンタ２８は実際に発生したイベントＥの個数に応じてその計数状態Ｑ３を変化させることができる。１つのイベント周期Ｐないし１つのイベントグループ内における所期のイベントの個数は、値Ｄ３としてレジスタ３０からカウンタ２８へ読み込まれる。カウンタ２８はイベントグループを計数し、目下生じているイベントグループ内でいくつのイベントを省略すべきかを、計数状態Ｑ３によってテーブル２６へ通報する。この変形実施例により、計数クロックＣ２はカウンタ１４と２８の目下の計数状態Ｑ１ないしＱ３に依存することから、それらのカウンタ１４，２８によりカウンタ１０もいっしょに制御されるようになる。
第３図〜第５図に示された変形実施例の場合、テーブル２０ないし２６のための回路の複雑性ないしコストは、イベント周期ＰあたりのイベントＥの個数ないしはイベント周期Ｐあたりの時間的測定の個数つまりセグメントの個数に比例する。このような回路の複雑性ないしコストは、次のようにして低減することができる。すなわち、個々のセグメント間における連続的な時間的測定において、つまり図示されている実施例の場合、イベントＥ４が、シリンダ１に対応づけられたセグメントの終点を表すと同時にシリンダＺ２に対応づけられたセグメントの始点も表すようにし、第１の測定過程の終了によりただちに次の測定過程の開始がトリガされるように構成することによって低減できる。必要に応じて別の評価のために、各セグメントの終点で表されるカウンタ１０の計数状態Ｑ２を一時記憶することができるし、ないしは各セグメント終了時の計数状態Ｑ２を累積することができる。
以上のことから明らかなように、第２図〜第５図に示された回路は、同期信号ｔ３によりいったん初期化させてしまえば、その後はいかなる介入操作を行うこともなく周期的な各ディジタルセンサ信号Ｓを自動的に処理することができる。テーブル２０ないし相対メモリ２２による妥当性チェックによって、イベントクロックｔ０と同期信号ｔ３から生じる可能性のある信号エラーの大部分を取り除くことができる。妥当性チェックにもかかわらず障害のある信号が計数回路までおよんでも、たいした被害は受けない。その理由は、個々のエラーはおそくとも次の同期化後にはレジスタ１８ないし３０により補正されるからである。しかも、場合によって生じる可能性のあるイベントクロックｔ０の欠落は、その結果として生じるカウンタ１０のオーバーフローによって迅速に検出できる。
本発明は、たとえば次の２つの適用事例に使用することができる。
第１の適用事例の場合、一定の所定の周波数を有する外部からの計数クロックｔ１により計数が行われ、その際、各セグメントＺ１，Ｚ２，．．．，Ｚ６（第１図参照）の終点において、計数状態Ｑ２はそのセグメントの時間長に対応する。
第２の適用事例の場合、ゲートロジック１６は次のように変形される。すなわち、カウンタ１０が各セグメントＺ１，Ｚ２，．．．，Ｚ６（第１図参照）の終点においてそのつど所定の値に達するよう、計数クロックＣ２を変化させる。この計数クロックの調整は周知のＰＬＬ（Phase locked loop）方式にしたがって行われる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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