(57)【特許請求の範囲】
【請求項１】
第１の電源電位、前記第１の電源電位よりも高い第２の電源電位および前記第２の電源電位よりもさらに高い第３の電源電位が供給され、第１および第２の信号レベルの電位間で切換わる制御信号により、出力端に前記第３の電源電位を出力している状態を前記第２の電源電位を出力する状態に切換えるリセット回路であって、
前記第１の電源電位が供給される第１の入力端と、
前記第２の電源電位が供給される第２の入力端と、
前記第３の電源電位が供給され、前記出力端に接続される第３の入力端と、
前記第３の入力端と前記第２の入力端との間に接続される第１のＰチャネルＭＯＳＦＥＴと、
第１の動作および第２の動作を行う制御回路とを備え、
前記制御回路は、
ゲートに前記制御信号が入力し、ソースおよびバックゲートが前記出力端に接続され、ドレインが前記第１のＰチャネルＭＯＳＦＥＴのゲートに接続される第２のＰチャネルＭＯＳＦＥＴと、
ゲートに前記制御信号が入力し、ソースおよびバックゲートが前記第１の入力端に接続されるＮチャネルＭＯＳＦＥＴとを含み、
前記第２のＰチャネルＭＯＳＦＥＴのドレインと前記ＮチャネルＭＯＳＦＥＴのドレインとが接続され、
前記制御回路は、前記制御信号が前記第１の信号レベルのときには、前記第３の入力端と前記第１のＰチャネルＭＯＳＦＥＴのゲートとを接続して前記第１のＰチャネルＭＯＳＦＥＴを非導通にする前記第１の動作を行ない、前記制御信号が前記第２の信号レベルのときには、前記第１のＰチャネルＭＯＳＦＥＴのゲートと前記第１の入力端とを接続して所定の時定数で放電させて、前記第３の入力端の電位を前記第３の電源電位と前記第２の電源電位との間の所定の電位まで低下させ、その後に前記第３の入力端と前記第１のＰチャネルＭＯＳＦＥＴのゲートとを電気的に切離して前記第１のＰチャネルＭＯＳＦＥＴを導通させる前記第２の動作を行なう、リセット回路。
【請求項２】
前記第２の動作において、前記第１のＰチャネルＭＯＳＦＥＴが導通し始めた後に、前記第１のＰチャネルＭＯＳＦＥＴのゲートの電位が前記第１の電源電位にされる、請求項１記載のリセット回路。
【請求項３】
前記第２のＰチャネルＭＯＳＦＥＴのドレインと前記ＮチャネルＭＯＳＦＥＴのドレインとは抵抗を介して接続され、
前記ＮチャネルＭＯＳＦＥＴのドレインと前記第１のＰチャネルＭＯＳＦＥＴのゲートとは前記抵抗を介して接続される、請求項１記載のリセット回路。
【請求項４】
第１の電源電位および第１の電源電位より低く負値である第２の電源電位が供給され、前記第１の電源電位と前記第１の電源電位よりも高い第３の電源電位との間で切換わる制御信号により、出力端に前記第２の電源電位を出力している状態を前記第１の電源電位を出力する状態に切換えるリセット回路であって、
前記第１の電源電位が供給される第１の入力端と、
前記第２の電源電位が供給され、前記出力端に接続される第２の入力端と、
前記第１の入力端と前記第２の入力端との間に接続される第１のＮチャネルＭＯＳＦＥＴと、
第１の動作および第２の動作を行う制御回路とを備え、
前記制御回路は、
ゲートに前記制御信号が入力し、ソースおよびバックゲートが前記出力端に接続され、ドレインが前記第１のＮチャネルＭＯＳＦＥＴのゲートに接続される第２のＮチャネルＭＯＳＦＥＴと、
ゲートが前記第１の入力端に接続されるＰチャネルＭＯＳＦＥＴと、
前記制御信号が入力し、出力が前記ＰチャネルＭＯＳＦＥＴのソースおよびバックゲートに接続される反転回路とを含み、
前記第２のＮチャネルＭＯＳＦＥＴのドレインと前記ＰチャネルＭＯＳＦＥＴのドレインとが接続され、
前記制御回路は、前記制御信号の電位に応じて、前記第２の入力端と前記第１のＮチャネルＭＯＳＦＥＴのゲートとを接続して前記第１のＮチャネルＭＯＳＦＥＴを非導通にする前記第１の動作、または前記第３の電源電位の信号を前記第１のＮチャネルＭＯＳＦＥＴのゲートに出力して所定の時定数で充電させて、前記第２の入力端の電位を前記第２の電源電位と前記第１の電源電位との間の所定の電位まで上昇させ、その後に前記第２の入力端と前記第１のＮチャネルＭＯＳＦＥＴのゲートとを電気的に切離して前記第１のＮチャネルＭＯＳＦＥＴを導通させる前記第２の動作を行なう、リセット回路。
【請求項５】
前記第２の動作において、前記第１のＮチャネルＭＯＳＦＥＴが導通し始めた後に、前記第１のＮチャネルＭＯＳＦＥＴのゲートの電位が前記第３の電源電位にされる、請求項４記載のリセット回路。
【請求項６】
前記第２のＮチャネルＭＯＳＦＥＴのドレインと前記ＰチャネルＭＯＳＦＥＴのドレインとは抵抗を介して接続され、
前記ＰチャネルＭＯＳＦＥＴのドレインと前記第１のＮチャネルＭＯＳＦＥＴのゲートとは前記抵抗を介して接続される、請求項４記載のリセット回路。
【請求項７】
第１の電源電位および第１の電源電位より低く負値である第２の電源電位が供給され、前記第１の電源電位と前記第１の電源電位よりも高い第３の電源電位との間で切換わる制御信号により、出力端に前記第２の電源電位を出力している状態を前記第１の電源電位を出力する状態に切換えるリセット回路であって、
前記第１の電源電位が供給される第１の入力端と、
前記第２の電源電位が供給され、前記出力端に接続される第２の入力端と、
前記第１の入力端と前記第２の入力端との間に接続される第１のＮチャネルＭＯＳＦＥＴと、
第１の動作および第２の動作を行う制御回路とを備え、
前記制御回路は、内部制御信号発生手段を含み、
前記内部制御信号発生手段は、
前記制御信号を反転して出力する第１の副出力端と、
前記リセット回路の出力端の電位が前記第２の電源電位と前記第１の電源電位との間の所定値以上のときには前記制御信号の正転信号を出力し、前記所定値以下のときには前記制御信号にかかわりなく、前記第１の電源電位を出力する第２の副出力端とを含み、
前記制御回路は、
ゲートが前記内部制御信号発生手段の第２の副出力端に接続され、ソースおよびバックゲートが前記リセット回路の出力端に接続され、ドレインが前記第１のＮチャネルＭＯＳＦＥＴのゲートに接続される第２のＮチャネルＭＯＳＦＥＴと、
ゲートが前記リセット回路の第１の入力端に接続され、ソースおよびバックゲートが前記内部制御信号発生手段の第１の副出力端に接続されるＰチャネルＭＯＳＦＥＴとをさらに含み、
前記第２のＮチャネルＭＯＳＦＥＴのドレインと前記ＰチャネルＭＯＳＦＥＴのドレインとは抵抗を介して接続され、
前記ＰチャネルＭＯＳＦＥＴのドレインと前記第１のＮチャネルＭＯＳＦＥＴのゲートとは前記抵抗を介して接続され、
前記制御回路は、前記制御信号の電位に応じて、前記第２の入力端と記第１のＮチャネルＭＯＳＦＥＴのゲートとを接続して前記第１のＮチャネルＭＯＳＦＥＴを非導通にする前記第１の動作、または前記第３の電源電位の信号を前記第１のＮチャネルＭＯＳＦＥＴのゲートに出力して所定の時定数で充電させて、前記第２の入力端の電位を前記第２の電源電位と前記第１の電源電位との間の所定の電位まで上昇させ、その後に前記第２の入力端と前記第１のＮチャネルＭＯＳＦＥＴのゲートとを電気的に切離して前記第１のＮチャネルＭＯＳＦＥＴを導通させる前記第２の動作を行なう、リセット回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置に関し、特に外部から供給される電源電圧またはその電源電圧から発生された内部電圧を出力する内部回路の出力電圧を切換えるリセット回路に関するものである。
【０００２】
【従来の技術】
フラッシュメモリ等のように、電気的にデータの書込、読出、消去等を行なう半導体装置では、外部から供給される電源電圧以外に複数の電圧を内部で発生させ、それらの電圧を用いて上記動作を行なっている。
【０００３】
たとえば、フラッシュメモリでは、メモリセルは、１トランジスタで構成されており、ドレインがビット線に、コントロールゲートがワード線に接続されている。消去動作は、メモリセルとなるトランジスタのコントロールゲートに正の高電圧を印加し、ソースおよびＰウェルに負の高電圧を印加することにより、トンネル現象を利用してフローティングゲートに電子を注入することにより行なう。また、書込動作は、コントロールゲートに負の高電圧を印加し、ドレインに正の高電圧を印加することにより、トンネル現象を利用してフローティングゲートから電子を引抜くことにより行なう。
【０００４】
以下、従来のフラッシュメモリの各動作時に使用される内部電圧について説明する。図１９は、フラッシュメモリの各動作状態における選択および非選択セクタのメモリセルに供給される各電圧を説明するための図である。
【０００５】
図１９に示すように、たとえば、選択セクタの消去動作では、ソース電圧Ｖs は−８Ｖ、コントロールゲート電圧Ｖcgは１０Ｖ、Ｐウェル電圧ＢＧは−８Ｖ、ドレイン電圧Ｖd はフローティング（Ｚ）となる。以下図１８に示すように各動作モードにおいて、選択セクタおよび非選択セクタのメモリセルにはソース電圧Ｖs 、コントロールゲート電圧Ｖcg、ドレイン電圧Ｖd 、Ｐウェル電圧ＢＧとして、それぞれ所定の電圧が印加され各動作が実行される。
【０００６】
このため、外部から供給される電源電圧が３Ｖのみである場合、この電源電圧を用いて６Ｖ、１０Ｖ、４Ｖ、−８Ｖ、および−４Ｖの電圧をそれぞれ発生させるため、フラッシュメモリは、内部にチャージポンプ回路を含む正電圧発生回路および負電圧発生回路を具備しているのが通常である。
【０００７】
次に上述の正電圧発生回路および負電圧発生回路を用いた、メモリセルへの消去および書込動作について、さらに詳しく説明する。
【０００８】
上述したように、メモリセルの消去状態は、フローティングゲート中に電子が注入された状態である。このため、ソースを接地し、ドレインに正電圧（＜１Ｖ）を印加した状態で、コントロールゲートの電圧を変化させて、ソース・ドレイン間に電流が流れ始めるときのソース・ゲート間電圧、すなわち、しきい値は、電子が注入されていないときに比べて正にシフトしている。
【０００９】
フラッシュメモリのメモリセルからの記憶情報の読出動作では、上述のソース接地の動作モードで、コントロールゲートに一定電圧を印加し、ソース・ドレイン間に電流が流れるか否かを検出する。つまり、消去動作でしきい値が正にシフトしたトランジスタには、読出時電流が流れない。
【００１０】
以下、それまでの記憶情報を消去して、フラッシュメモリに新しく記憶情報を書込む動作について説明する。
【００１１】
図２０は、横軸にメモリセル中のトランジスタのしきい値、縦軸にチップ内のそのしきい値に相当するトランジスタ数、すなわちビット数をとったグラフである。
【００１２】
後に理由を述べるように、新しく記憶情報を書込む際は、一般に、一旦チップ内の全ビット、または所定のブロック単位内の全ビットの記憶情報を消去してから行なう。
【００１３】
そこで、チップ内の全ビットすなわち全メモリセル内のトランジスタに対して、上記消去動作を行なった場合を始状態として、書込動作を行なう場合を説明する。
【００１４】
つまり、始状態では図２０中のａのようにチップ内のメモリセル中のトランジスタのしきい値は、中心値が正にシフトした位置に分布していることになる。
【００１５】
この状態で、全ビットのトランジスタに対して書込動作すなわち、プログラム動作を行なうとする。この場合、ドレインに対してゲートが、負電位（−１４Ｖ）となっているので、電子がフローティングゲートからドレインに引抜かれていく。これに伴って、書込が行なわれたビットに対応するトランジスタのしきい値の分布は、図２０中で、ａからｂ、ｃ、さらにｄへと変化していく。
【００１６】
ただし、この状態をそのまま維持すると、フローティングゲート中の電子がすべて引抜かれた上に、しきい値は負までシフトしていく（図２０中のｅの状態に対応）。
【００１７】
つまり、メモリセル中のトランジスタにはゲートへの印加電圧が０ボルトでも、ソース・ドレイン間に電流が流れることになる。
【００１８】
このことは、図１９中の下段のように、そのメモリセルを非選択とするために、ゲートを０ボルトとしても、ソース・ドレイン間は高インピーダンス状態（図１９中、記号Ｚ）とならず、このセルを介してリーク電流が発生することを意味する。したがって、選択されているメモリセルの情報を正確に読出すことが困難となる。この状態をオーバープログラミング状態と呼ぶ。
【００１９】
実際のプログラム動作では、上記オーバープログラミングの発生を防止するために、書込のためのゲート・ドレイン間への電圧印加は、パルスとして行なわれる。
【００２０】
以下、その手順を図２１および図２０を用いて説明する。既に、プログラムされているビットに書込動作が行なわれると、オーバープログラミングとなってしまうので、初期状態として書込が行なわれるブロック内のビットの消去動作を行なうことが必要である。
【００２１】
その後、書込むべきデータが書込系回路に入力され（データロード）、プログラム書込のパルスが印加され、プログラム状態の確認（ベリファイ）が行なわれる。
【００２２】
たとえば、図２０中のａのようにしきい値が分布しているトランジスタのうち、書込が行なわれたビットに対応するトランジスタのしきい値は、ｂのような分布になる。
【００２３】
しきい値の変化が不十分であれば、再度パルスの印加が行なわれる。この手続を図２１中のプログラムパルス印加およびプログラムベリファイのステップに対応して、プログラムされたビットのしきい値が適正値となるまで繰り返す。
【００２４】
以上の手続により、プログラムされたビットに対応するトランジスタのしきい値の分布は、図２０中のｂの状態から、ｃの状態を経てｄの状態まで変化する。この時点で、プログラムの書込が終了する。
【００２５】
以下、従来のフラッシュメモリについて図面を参照しながらその動作を簡単に説明する。
【００２６】
図１８は、従来のフラッシュメモリの構成を示すブロック図である。
図１８では、説明を簡単にするため、１つのセクタ内のメモリセルアレイは２×２の構成に簡略化して示している。
【００２７】
書込／消去制御回路１は、書込動作および消去動作のタイミングや各動作時の電圧の制御を行なう。データ入出力バッファ２は、センスアンプ３から出力されるデータを外部に出力し、または、外部から入力された書込データを書込回路４へ出力する。センスアンプ３は、ＹゲートトランジスタＱ１、Ｑ２を介して入力されたメモリセルアレイ１１内のメモリセルのデータを増幅しデータ入出力バッファ２へ出力する。
【００２８】
書込回路４は、データ入出力バッファ２から入力されたデータをカラムラッチ１７および１８へ与える。カラムデコーダ５はアドレスバッファ１３からの出力を受けてＹゲートトランジスタＱ１、Ｑ２を選択する。６Ｖ発生回路６は、カラムラッチ１７、１８へ６Ｖの電圧を供給し、それらは、データ“０”に応じてビットラインへ６Ｖを供給する。
【００２９】
−４Ｖ発生回路７は、消去動作時非選択メモリセルのソースに−４Ｖの電圧を供給する。−８Ｖ発生回路８は、書込動作時、ワード線、ロウデコーダ１２へ、また、消去動作時、Ｐウェルおよび選択メモリセルのソースへ−８Ｖの電圧を供給する。
【００３０】
セレクトゲートデコーダ９は、アドレスバッファ１３からの出力を受けてメモリセルアレイ１１内のセレクトゲートＱ７〜Ｑ１０を選択する。ソース線ドライバ１０は、ＮチャネルＭＯＳＦＥＴＱ３〜Ｑ６を含む。ソース線ドライバ１０は、読出動作時にメモリセルのソース線に接地レベルの電圧を印加し、消去動作時に負電圧を印加する。
【００３１】
メモリセルアレイ１１は、メモリセルＱ１１〜Ｑ１８、セレクトゲートＱ７〜Ｑ１０を含む。メモリセルアレイ１１では、ロウデコーダ１２およびカラムデコーダ５により選択されたメモリセルにデータが書込まれたり、消去されたりする。ロウデコーダ１２は、アドレスバッファ１３からの出力を受けて所定のワード線を選択する。アドレスバッファ１３は、外部からメモリセルアレイ１１内の所定のメモリセルを選択するアドレス信号を受け、カラムアドレス信号をカラムデコーダ５へ、ロウアドレス信号をロウデコーダ１２へ出力する。
【００３２】
基準電圧発生回路１４は、書込ベリファイ時のワード線電圧を与え、また、６Ｖ、１０Ｖ／４Ｖ、−８Ｖ、および−４Ｖ発生回路６、１９、８、７に対する基準電圧を与える。ウェル電位切換回路１５は、メモリセルの消去時にＰウェルに負の高電圧を印加し、その他の動作モード時にＰウェルを接地する。
【００３３】
トランスファーゲート１６は、カラムラッチ１７、１８とビット線との接続を制御する。カラムラッチ１７、１８は、書込動作をラッチする。１０Ｖ／４Ｖ発生回路１９は、書込動作時にセレクトゲートデコーダ９へ１０Ｖの電圧を、消去動作時にワード線、ロウデコーダ１２へ１０Ｖの電圧を、消去ベリファイ時にワード線、ロウデコーダ１２へ１０Ｖからボルテージダウンした４Ｖの電圧をそれぞれ供給する。ベリファイ制御回路２０は、ベリファイ動作時の各回路の動作を制御する。
【００３４】
【発明が解決しようとする課題】
以上のようにして、フラッシュメモリではプログラミングが行なわれるため、プログラム時に使用される、電源電圧よりも高い正電圧を得るための高圧発生回路、および負電圧高圧発生回路には、プログラム書込および消去時のパルス印加中に一定電圧を保持することだけでなく、以下の３点を考慮することが必要とされる。
【００３５】
第１には、パルスの立下がり時に、出力ラインの電位は、トランジスタに過剰なストレスを与えない範囲で速やかに初期値にまで回復することである。一般に、この回復に要する時間の短縮は、プログラムに要する時間や消去動作に要する時間の短縮をもたらす。
【００３６】
仮に、出力線の電位をリセットする回路がないとすると、高電圧発生回路が動作を停止した後も、出力線の電位はそのまま保持されるか、あるいは、微小リークにより極めてゆっくりと降下するかのいずれかである。この状態から、次の動作ステップへとメモリセルトランジスタの状態が変化すると、トランジスタに異常なストレスがかかり、メモリセルの記憶情報がディスターブされてしまう。つまり、出力線の電位のリセットが行なわれないと、メモリセルトランジスタの動作状態を変化させることができない。
【００３７】
第２には、リセット回路が、出力線の高電圧をリセットする動作において、高電圧リセット回路を構成するトランジスタに高電圧が印加されないようにすることが必要である。さらに、リセット回路の信頼性を一層高めるためには、上記トランジスタがオン状態においても、オフ状態においても、上記トランジスタに高電圧が印加されない構成が望ましい。
【００３８】
第３には、なるべく簡単な回路構成であることが必要である。これは、単純にトランジスタ数が少ないことを意味するわけではない。たとえば、チップ上の他の回路中で使用されるトランジスタとしきい値等が異なるトランジスタが必要となると、製造工程数が増加することになるからである。
【００３９】
以下、従来例により上記課題について説明する。
図１６は、従来の正の高圧発生回路を示す概略ブロック図であり、図１８中の６Ｖ発生回路６や１０Ｖ／４Ｖ発生回路１９に相当する。
【００４０】
図１６において、昇圧回路１０３は、発振器１０４および正電圧チャージポンプ１０５からなる。発振器１０４から、パルス波φおよびその反転波形の／φが出力され、これに応じて正電圧チャージポンプ回路１０５からは、電源電圧Ｖccから昇圧された電圧Ｖppが出力端１０６に出力される。
【００４１】
リセット動作時には、リセット信号ＲＳがＬレベルからＨレベルとなり、発振器１０４の動作は停止する。
【００４２】
同時に、出力端１０６と電源との間に接続されたＮチャネルＭＯＳＦＥＴｔｎ３が、リセット信号ＲＳによりオンとなり、出力端電位を電圧Ｖccにリセットする。
【００４３】
ここで、上記ＮチャネルＭＯＳＦＥＴｔｎ３が、チップ上の他の回路中のトランジスタと同様にエンハンスメント型である場合は、そのしきい値をＶthn とすると、出力端１０６に出力される電位Ｖout は、以下のようなる。
【００４４】
Ｖout ＝Ｖcc−Ｖthn 
したがって、しきい値分電圧が降下してしまい、出力に十分な電圧が得られない。
【００４５】
また、上記ＮチャネルＭＯＳＦＥＴｔｎ３がデプレッション型である場合は、電圧の降下はなくなるものの、デプレッション型トランジスタの製造工程が増えた分、工程の増大やチップコストの増大といった問題が生じる。
【００４６】
同様に、図１７は従来の負の高圧発生回路を示す概略ブロック図であり、図１８中の−４Ｖ発生回路７や−８Ｖ発生回路８に相当する。
【００４７】
図１７において、負の昇圧回路２０３は、発振器２０４および負電圧チャージポンプ２０５からなる。正の高圧発生回路と異なる点は、出力端２０６と接地との間にＰチャネルＭＯＳＦＴｔｐ３が接続されていることと、このトランジスタおよび発振器２０４が、リセット信号ＲＳの反転信号／ＲＳで制御されることである。
【００４８】
この場合も、ＰチャネルＭＯＳＦＥＴｔｐ３がエンハンスメント型では、十分な接地電位が出力されず、デプレッション型では工程数の増加を招く。
【００４９】
本発明は、上記課題を解決するためのものであって、その目的は、正または負の高電圧となっている出力ラインを外部電源電位に十分にリセットする回路であって、工程数を増加させることなく製造できる回路を提供することである。
【００５０】
本発明の他の目的は、リセット回路中のトランジスタにかかる電界を緩和し、信頼性の高いリセット回路を提供することである。
【００５１】
【課題を解決するための手段】
請求項１記載のリセット回路は、第１の電源電位、第１の電源電位よりも高い第２の電源電位および第２の電源電位よりもさらに高い第３の電源電位が供給され、第１および第２の信号レベルの電位間で切換わる制御信号により、出力端に第３の電源電位を出力している状態を第２の電源電位を出力する状態に切換えるリセット回路であって、第１の電源電位が供給される第１の入力端と、第２の電源電位が供給される第２の入力端と、第３の電源電位が供給され、出力端に接続される第３の入力端と、第３の入力端と第２の入力端との間に接続される第１のＰチャネルＭＯＳＦＥＴと、第１の動作および第２の動作を行う制御回路とを備え、制御回路は、ゲートに制御信号が入力し、ソースおよびバックゲートが出力端に接続され、ドレインが第１のＰチャネルＭＯＳＦＥＴのゲートに接続される第２のＰチャネルＭＯＳＦＥＴと、ゲートに制御信号が入力し、ソースおよびバックゲートが第１の入力端に接続されるＮチャネルＭＯＳＦＥＴとを含み、第２のＰチャネルＭＯＳＦＥＴのドレインとＮチャネルＭＯＳＦＥＴのドレインとが接続され、制御回路は、制御信号が第１の信号レベルのときには、第３の入力端と第１のＰチャネルＭＯＳＦＥＴのゲートとを接続して第１のＰチャネルＭＯＳＦＥＴを非導通にする第１の動作を行ない、制御信号が第２の信号レベルのときには、第１のＰチャネルＭＯＳＦＥＴのゲートと第１の入力端とを接続して所定の時定数で放電させて、第３の入力端の電位を第３の電源電位と第２の電源電位との間の所定の電位まで低下させ、その後に第３の入力端と第１のＰチャネルＭＯＳＦＥＴのゲートとを電気的に切離して第１のＰチャネルＭＯＳＦＥＴを導通させる第２の動作を行なう。
【００５２】
請求項２記載のリセット回路においては、請求項１記載のリセット回路の構成において、第２の動作において、第１のＰチャネルＭＯＳＦＥＴが導通し始めた後に、第１のＰチャネルＭＯＳＦＥＴのゲートの電位が第１の電源電位にされる。
【００５３】
請求項３記載のリセット回路においては、請求項１記載のリセット回路の構成において、第２のＰチャネルＭＯＳＦＥＴのドレインとＮチャネルＭＯＳＦＥＴのドレインとは抵抗を介して接続され、ＮチャネルＭＯＳＦＥＴのドレインと第１のＰチャネルＭＯＳＦＥＴのゲートとは抵抗を介して接続される。
【００５５】
請求項４記載のリセット回路は、第１の電源電位および第１の電源電位より低く負値である第２の電源電位が供給され、第１の電源電位と第１の電源電位よりも高い第３の電源電位との間で切換わる制御信号により、出力端に第２の電源電位を出力している状態を第１の電源電位を出力する状態に切換えるリセット回路であって、第１の電源電位が供給される第１の入力端と、第２の電源電位が供給され、出力端に接続される第２の入力端と、第１の動作および第２の動作を行う制御回路とを備え、制御回路は、ゲートに制御信号が入力し、ソースおよびバックゲートが出力端に接続され、ドレインが第１のＮチャネルＭＯＳＦＥＴのゲートに接続される第２のＮチャネルＭＯＳＦＥＴと、ゲートが第１の入力端に接続されるＰチャネルＭＯＳＦＥＴと、制御信号が入力し、出力がＰチャネルＭＯＳＦＥＴのソースおよびバックゲートに接続される反転回路とを含み、第２のＮチャネルＭＯＳＦＥＴのドレインとＰチャネルＭＯＳＦＥＴのドレインとが接続され、制御回路は、制御信号の電位に応じて、第２の入力端と第１のＮチャネルＭＯＳＦＥＴのゲートとを接続して第１のＮチャネルＭＯＳＦＥＴを非導通にする第１の動作、または第３の電源電位の信号を第１のＮチャネルＭＯＳＦＥＴのゲートに出力して所定の時定数で充電させて、第２の入力端の電位を第２の電源電位と第１の電源電位との間の所定の電位まで上昇させ、その後に第２の入力端と第１のＮチャネルＭＯＳＦＥＴのゲートとを電気的に切離して第１のＮチャネルＭＯＳＦＥＴを導通させる第２の動作を行なう。
【００５６】
請求項５記載のリセット回路においては、請求項４記載のリセット回路の構成において、第２の動作において、第１のＮチャネルＭＯＳＦＥＴが導通し始めた後に、第１のＮチャネルＭＯＳＦＥＴのゲートの電位が第３の電源電位にされる。
【００５７】
請求項６記載のリセット回路においては、請求項４記載のリセット回路の構成において、第２のＮチャネルＭＯＳＦＥＴのドレインとＰチャネルＭＯＳＦＥＴのドレインとは抵抗を介して接続され、ＰチャネルＭＯＳＦＥＴのドレインと第１のＮチャネルＭＯＳＦＥＴのゲートとは抵抗を介して接続される。
【００５８】
請求項７記載のリセット回路は、第１の電源電位および第１の電源電位より低く負値である第２の電源電位が供給され、前記第１の電源電位と前記第１の電源電位よりも高い第３の電源電位との間で切換わる制御信号により、出力端に前記第２の電源電位を出力している状態を前記第１の電源電位を出力する状態に切換えるリセット回路であって、前記第１の電源電位が供給される第１の入力端と、前記第２の電源電位が供給され、前記出力端に接続される第２の入力端と、前記第１の入力端と前記第２の入力端との間に接続される第１のＮチャネルＭＯＳＦＥＴと、第１の動作および第２の動作を行う制御回路とを備え、前記制御回路は、内部制御信号発生手段を含み、前記内部制御信号発生手段は、前記制御信号を反転して出力する第１の副出力端と、前記リセット回路の出力端の電位が前記第２の電源電位と前記第１の電源電位との間の所定値以上のときには前記制御信号の正転信号を出力し、前記所定値以下のときには前記制御信号にかかわりなく、前記第１の電源電位を出力する第２の副出力端とを含み、前記制御回路は、ゲートが前記内部制御信号発生手段の第２の副出力端に接続され、ソースおよびバックゲートが前記リセット回路の出力端に接続され、ドレインが前記第１のＮチャネルＭＯＳＦＥＴのゲートに接続される第２のＮチャネルＭＯＳＦＥＴと、ゲートが前記リセット回路の第１の入力端に接続され、ソースおよびバックゲートが前記内部制御信号発生手段の第１の副出力端に接続されるＰチャネルＭＯＳＦＥＴとをさらに含み、前記第２のＮチャネルＭＯＳＦＥＴのドレインと前記ＰチャネルＭＯＳＦＥＴのドレインとは抵抗を介して接続され、前記ＰチャネルＭＯＳＦＥＴのドレインと前記第１のＮチャネルＭＯＳＦＥＴのゲートとは前記抵抗を介して接続され、前記制御回路は、前記制御信号の電位に応じて、前記第２の入力端と記第１のＮチャネルＭＯＳＦＥＴのゲートとを接続して前記第１のＮチャネルＭＯＳＦＥＴを非導通にする前記第１の動作、または前記第３の電源電位の信号を前記第１のＮチャネルＭＯＳＦＥＴのゲートに出力して所定の時定数で充電させて、前記第２の入力端の電位を前記第２の電源電位と前記第１の電源電位との間の所定の電位まで上昇させ、その後に前記第２の入力端と前記第１のＮチャネルＭＯＳＦＥＴのゲートとを電気的に切離して前記第１のＮチャネルＭＯＳＦＥＴを導通させる前記第２の動作を行なう。
【００６１】
請求項１または請求項２記載のリセット回路は、出力端に第３の電源電位を出力している状態を、第２の電源電位を出力する状態に切換える際に、第２の電源電位の供給源と出力端との接続を第１のＰチャネルＭＯＳＦＥＴを介して行なっている。
【００６２】
しかも、上記第１のＰチャネルＭＯＳＦＥＴがオフされる場合、すなわち、出力端に第３の電源電位が出力される場合には、第１のＰチャネルＭＯＳＦＥＴのゲートにも第３の電源電位が印加されている。
【００６３】
それに加えて、上記第１のＰチャネルＭＯＳＦＥＴはエンハンスメント型トランジスタとすることが可能である。
【００６４】
請求項１記載のリセット回路においては、制御回路は、ドレイン同士を直列接続した第２のＰチャネルＭＯＳＦＥＴとＮチャネルＭＯＳＦＥＴを、出力端と第１の電源電位の間に、出力端側には第２のＰチャネルＭＯＳＦＥＴのソース、第１の電源電位側にはＮチャネルＭＯＳＦＥＴのソースという配置で接続したものである。
【００６５】
両トランジスタのゲートに共通に制御信号が入力し、両トランジスタの接続点から第１のＰチャネルＭＯＳＦＥＴのゲートに駆動信号が出力される。
【００６６】
第１のＰチャネルＭＯＳＦＥＴがオフされる場合、すなわち、出力端に第３の電源電位が出力される場合は、制御信号は第１の電源電位となっている。したがって、ＮチャネルＭＯＳＦＥＴはオフとなり、第２のＰチャネルＭＯＳＦＥＴはオンしているので、第１のＰチャネルＭＯＳＦＥＴのゲートには出力端の電位、すなわち、第３の電源電位が供給される。このとき、ドレインの電圧が第３の電源電位となっても、ＮチャネルＭＯＳＦＥＴはオフしたままである。
【００６７】
第１のＰチャネルＭＯＳＦＥＴがオンされる場合、すなわち出力端の電位が第３の電源電位から第２の電源電位に切換わる場合、制御信号により昇圧回路は停止するものの、その直後は出力ラインは第３の電源電位のままである。
【００６８】
したがって、制御信号が第２の電源電位になると、ＮチャネルＭＯＳＦＥＴはオンとなっており、しかも、第２のＰチャネルＭＯＳＦＥＴもゲートの第２の電源電位（Ｖcc）よりもソースの電位が高いため、オンとなっている。
【００６９】
出力端に電荷が接地側から注入されることで、出力端の電位が下がり、第２の電源電位にまで回復すると、第２のＰチャネルＭＯＳＦＥＴはオフして、出力端の電位は一定値となる。
【００７０】
請求項３に記載のリセット回路においては、請求項１記載のリセット回路の制御回路中の第１のＰチャネルＭＯＳＦＥＴとのゲートおよびＮチャネルＭＯＳＦＥＴのドレイン間に抵抗が挿入されている。
【００７１】
このため、第１のＰチャネルＭＯＳＦＥＴがオンされる場合、すなわち、出力端の電位が第３の電源電位から、第２の電源電位に切換わる場合、出力端への電荷注入時に、上記抵抗による電圧降下により、ＮチャネルＭＯＳＦＥＴのソース・ドレイン間にかかる電圧が緩和される。
【００７５】
請求項４または請求項５記載のリセット回路は、出力端の第２電源電位を出力している状態を、第１の電源電位を出力する状態に切換える際に、第２の電源電位の供給源と出力端との接続を第１のＮチャネルＭＯＳＦＥＴを介して行なっている。
【００７６】
しかも、上記第１のＮチャネルＭＯＳＦＥＴがオフされる場合、すなわち、出力端に第２の電源電位が出力される場合には、第１のＮチャネルＭＯＳＦＥＴのゲートにも、第２の電源電位が印加されている。
【００７７】
それに加えて、上記第１のＮチャネルＭＯＳＦＥＴはエンハンスメント型トランジスタとすることが可能である。
【００７８】
請求項４記載のリセット回路においては、制御回路は、ドレイン同士を直列に接続した第２のＮチャネルＭＯＳＦＥＴとＰチャネルＭＯＳＦＥＴを、出力端に第２のＮチャネルＭＯＳＦＥＴのソース、制御信号を入力とする反転回路の出力にＰチャネルＭＯＳＦＥＴのソースという配置で接続したものである。
【００７９】
第２のＮチャネルＭＯＳＦＥＴのゲートには、制御信号が、ＰチャネルＭＯＳＦＥＴのゲートには、常に第１の電源電位の信号（接地電位）が入力している。両トランジスタの接続点から第１のＮチャネルＭＯＳＦＥＴのゲートに駆動信号が出力される。
【００８０】
第１のＮチャネルＭＯＳＦＥＴがオフされる場合、すなわち出力端に第２の電源電位が出力される場合は、制御信号は第３の電源電位となっている。したがって、ＰチャネルＭＯＳＦＥＴのソース側は、第１の電源電位となっており、このトランジスタはオフとなっている。
【００８１】
一方第２のＮチャネルＭＯＳＦＥＴはオンしているので、第１のＮチャネルＭＯＳＦＥＴのゲートには、出力端の電位すなわち第２の電源電位が供給される。
【００８２】
このとき、ドレインの電圧が負値である第２の電源電位となっても、ＮチャネルＭＯＳＦＥＴはオフしたままである。
【００８３】
第１のＮチャネルＭＯＳＦＥＴがオンされる場合、すなわち、出力端の電位が第２の電源電位から第１の電源電位に切換わる場合、制御信号により、負電圧の昇圧回路は停止するものの、その直後は出力ラインは第２の電源電位のままである。
【００８４】
したがって、制御信号が第１の電源電位になると、ＰチャネルＭＯＳＦＥＴはオンとなっており、しかも、第２のＮチャネルＭＯＳＦＥＴも、ゲートの第１の電源電位（接地電位）よりも、ソースの電位が低いためオンとなっている。
【００８５】
出力端の電荷が接地側に引抜かれることで、出力端の電位が上がり、第１の電源にまで回復すると、第２のＮチャネルＭＯＳＦＥＴはオフして出力端の電位は一定値となる。
【００８６】
請求項６に記載のリセット回路においては、請求項４記載のリセット回路の構成中の制御回路中の第１のＮチャネルＭＯＳＦＥＴのゲートと、ＰチャネルＭＯＳＦＥＴのドレイン間に抵抗が挿入されている。
【００８７】
このため、第１のＮチャネルＭＯＳＦＥＴがオンされる場合、すなわち、出力端の電位が第２の電源電位から第１の電源電位に切換わる場合、出力端からの電荷引抜き時に、上記抵抗による電圧降下により、ＰチャネルＭＯＳＦＥＴのソース・ドレイン間にかかる電圧が緩和される。
【００８８】
請求項７記載のリセット回路においては、出力端の電位が所定の電位以下になると、第２のＮチャネルＭＯＳＦＥＴのゲートに印加される信号が、第１の電源電位に切換わる構成となっている。
【００８９】
したがって、第２のＮチャネルＭＯＳＦＥＴのゲート・ソース間にかかる電圧が緩和される。
【００９５】
【発明の実施の形態】
以下、本発明の実施の形態１のリセット回路について図面を参照しながら説明する。
【００９６】
なお、従来例ではフラッシュメモリ中の高圧発生回路のリセット回路を例にとって説明したが、本発明はチャージポンプ回路により所望の内部電圧を発生させる半導体装置であれば、他の半導体装置であっても同様に適用することができる。
【００９７】
図１は、本発明の実施の形態１による正電圧高圧発生回路１０１の構成を示す概略ブロック図である。また、図２は、図１の実施の形態１のリセット動作時の電圧変化を示している。
【００９８】
図中発振器１０４および正電圧チャージポンプ１０５等の構成は図１５に示した従来例と同様である。
【００９９】
正の高電圧リセット回路１０２においては、ＰチャネルＭＯＳＦＥＴｔｐ１が、出力端１０６と第２の電源電位（＝Ｖcc）の供給源との間に接続されている。
【０１００】
第２のＰチャネルＭＯＳＦＥＴｔｐ２とＮチャネルＭＯＳＦＥＴｔｎ０は、ドレイン同士を直列に接続されている。
【０１０１】
そして、それらのトランジスタは、出力端１０６と第１の電源電位（接地電位）の間に、出力端側にはＰチャネルＭＯＳＦＥＴｔｐ２のソース、接地側にはＮチャネルＭＯＳＦＥＴのソースという配置で接続されている。
【０１０２】
チャージポンプ１０５は電源電位Ｖccから正の高電圧Ｖppを発生する。このときリセット信号ＲＳは“Ｌ”レベルである。ＮチャネルＭＯＳＦＥＴｔｎ０はオフ、ＰチャネルＭＯＳＦＥＴｔｐ２はオン状態にある。ＰチャネルＭＯＳＦＥＴｔｐ２を介してＶppのレベルがノードＮ１に伝搬して、ＰチャネルＭＯＳＦＥＴｔｐ１をカットオフする。
【０１０３】
これによりＰチャネルＭＯＳＦＥＴｔｐ１から出力端１０６への第２の電源電位Ｖccの流入が抑えられる。また、リセット時はＲＳが“Ｈ”レベルになり、ＮチャネルＭＯＳＦＥＴｔｎ０がオンする。これによりノードＮ１のレベルが下がり、ＰチャネルＭＯＳＦＥＴｔｐ１もオン状態となる。
【０１０４】
ＰチャネルＭＯＳＦＥＴｔｐ２はもともとオン状態である。したがって、出力Ｖppはそのレベルを徐々に下げ始める。
【０１０５】
これを表わしたのが図２中のＴ１〜Ｔ２の波形である。ここで、Ｔ１は、リセット信号ＲＳが“Ｈ”レベルとなる時刻であり、Ｔ２は後に述べるようにＰチャネルＭＯＳＦＥＴｔｐ２がオフし始める時刻である。
【０１０６】
出力がＶccに近づいてくるとＰチャネルＭＯＳＦＥＴｔｐ２はオフし始める。そうするとノードＮ１はＮチャネルＭＯＳＦＥＴｔｎ０により一挙に接地レベルまで放電される（Ｔ２〜Ｔ３の期間）。Ｎ１が接地されることによりＰチャネルＭＯＳＦＥＴｔｐ１が十分オンし、Ｖccレベルが出力に供給される。デプレッショントランジスタを使用せず、十分第２の電源電位であるＶccレベルを出力に供給できる。
【０１０７】
図３は、本発明の実施の形態２の負電圧高圧発生回路２０１の構成を示す概略ブロック図である。
【０１０８】
図中、発振器２０４および負電圧チャージポンプ２０５等の構成は図１６に示した従来例と同様である。
【０１０９】
図４は、図３の実施の形態２のリセット動作時の電圧変化を示している。
負の高電圧リセット回路２０２においては、ＮチャネルＭＯＳＦＥＴｔｎ１が出力端２０６と、第１の電源電圧（接地電位）との間に接続されている。
【０１１０】
第２のＮチャネルＭＯＳＦＥＴｔｎ２とＰチャネルＭＯＳＦＥＴｔｐ０は、ドレイン同士を直列に接続されている。そして、それらのトランジスタは、出力端２０６に第２のＮチャネルＭＯＳＦＥＴｔｎ２のソース、リセット信号の反転信号を入力とする反転回路の出力にＰチャネルＭＯＳＦＥＴｔｐ０のソース、という配置で接続したものである。
【０１１１】
第２のＮチャネルＭＯＳＦＥＴｔｎ２のゲートには、リセット信号の反転信号が、ＰチャネルＭＯＳＦＥＴｔｐ０のゲートには、常にＬレベル信号（接地電位）が入力している。両トランジスタの接続点から、第１のＮチャネルＭＯＳＦＥＴｔｎ１のゲートに駆動信号が出力される。
【０１１２】
チャージポンプ２０５から負の高電圧Ｖnnが出力されているときは、リセット信号／ＲＳは“Ｈ”レベルにある。このときＮチャネルＭＯＳＦＥＴｔｎ２がオンし、第２の電源電位であるＶnnレベルをノードＮ３に伝搬する。
【０１１３】
Ｖnnは負電圧であるので、ＰチャネルＭＯＳＦＥＴｔｐ０はオフする。したがってＮチャネルＭＯＳＦＥＴｔｎ１のゲートがＶnnになることにより、ＮチャネルＭＯＳＦＥＴｔｎ１もカットオフし、接地レベルが出力端２０６に伝わることはない。
【０１１４】
リセット時は／ＲＳが“Ｌ”レベルとなる。このときＰチャネルＭＯＳＦＥＴｔｐ０はオンし、ノードＮ３のレベルを徐々に上昇させ、ＮチャネルＭＯＳＦＥＴｔｎ１をオンさせる。
【０１１５】
ＮチャネルＭＯＳＦＥＴｔｎ２はもともとオンしている。したがって、出力Ｖnnのレベルは徐々に上昇し始める。図４中のＴ４〜Ｔ５が以上の様子に相当する。ここでＴ４はリセット信号／ＲＳが“Ｌ”レベルとなる時刻であり、Ｔ５は後に述べるようにＮチャネルＭＯＳＦＥＴｔｎ２がオフとなる時刻である。
【０１１６】
出力Ｖnnが接地レベルに近づくとＮチャネルＭＯＳＦＥＴｔｎ２はオフする。そうするとノードＮ３は一挙にＶccレベルにまで持上がり、ＮチャネルＭＯＳＦＥＴｔｎ１を十分オンさせ、出力端２０６に接地レベルを供給する（図４中のＴ５〜Ｔ６の期間）。ここでもデプレッショントランジスタを使用せず、十分接地レベルを出力に供給できる。
【０１１７】
図５は、本発明の実施の形態３の正電圧高圧発生回路１０１の構成を示す概略ブロック図である。
【０１１８】
図６は、そのリセット動作時の電圧変化を示している。
実施の形態１ではリセット時、ＮチャネルＭＯＳＦＥＴｔｎ０、ＰチャネルＭＯＳＦＥＴｔｐ１、ＰチャネルＭＯＳＦＥＴｔｐ２に比較的大きな電圧をかけたまま放電電流を流していた。トランジスタをオンさせ電流を流しているとき、ドレイン部分で基板電流が生じ基板のレベルを持上げ、ソース、基板、ドレイン間でバイポーラ動作を引起こし、大電流が生じるというメカニズムが知られている。
【０１１９】
これを避けるためにはオンしているトランジスタのソース、ドレイン間に大きな電圧を印加しないということが重要である。
【０１２０】
このため、図５ではＮチャネルＭＯＳＦＥＴｔｎ０とＰチャネルＭＯＳＦＥＴｔｐ２との間に抵抗Ｒ１を挿入している。
【０１２１】
出力端１０６に高電圧を発生するときは実施の形態１と同様の動作である。
リセット時（信号ＲＳが“Ｈ”レベル）、抵抗Ｒ１が介在しているため、ＮチャネルＭＯＳＦＥＴｔｎ０がオンするとＮ１の電位は瞬時に接地レベルまで降下する。ノードＮ２の電位はＲ１を介して徐々に降下していくが、ＶppとＮ２との電位差は非常に小さく、少なくともＰチャネルＭＯＳＦＥＴｔｐ１のしきい値以下になるように抵抗Ｒ１を設定する。
【０１２２】
したがって、ＰチャネルＭＯＳＦＥＴｔｐ２がオンしている間はＰチャネルＭＯＳＦＥＴｔｐ１はオフ状態である（図６中、Ｔ１〜Ｔ２の期間に相当）。
【０１２３】
出力ＶppがＶccに近づいてくると、ＰチャネルＭＯＳＦＥＴｔｐ２はオフし始める。そしてＮチャネルＭＯＳＦＥＴｔｎ０と抵抗Ｒ１による放電系によってノードＮ２の電位は接地レベルまで引下げられる。このとき初めてＰチャネルＭＯＳＦＥＴｔｐ１はオンし、Ｖccレベルを出力に供給する（図６中、Ｔ２〜Ｔ３の期間に相当）。
【０１２４】
以上説明したような方法をとれば、リセット時にもオンしているトランジスタのソース、ドレイン間には高電圧がかからず、安定した、信頼性の高いリセット動作が得られる。
【０１２５】
図７は、本発明の実施の形態４の負電圧高圧発生回路２０１の構成を示す概略ブロック図である。図８はリセット動作時の電圧変化を示している。
【０１２６】
実施の形態２ではリセット時、トランジスタＰチャネルＭＯＳＦＥＴｔｐ０、ＮチャネルＭＯＳＦＥＴｔｎ１、ＮチャネルＭＯＳＦＥＴｔｎ２に比較的大きな電圧をかけたたまま放電電流を流していた。実施の形態１と同様、オンしているトランジスタのソース、ドレイン間に大きな電圧を印加することを避けるために、図７の回路ではＰチャネルＭＯＳＦＥＴｔｐ０とＮチャネルＭＯＳＦＥＴｔｎ２との間に抵抗Ｒ２を挿入している。
【０１２７】
リセット時（信号／ＲＳが“Ｌ”レベル）、ＰチャネルＭＯＳＦＥＴｔｐ０がオンしノードＮ３の電位をＶccに持上げる。抵抗Ｒ２が存在するためにＮ３の電位は瞬時にＶccになる。ノードＮ４の電位は抵抗Ｒ２とＰチャネルＭＯＳＦＥＴｔｐ０によって徐々に上昇し、したがって出力Ｖnnも徐々に上昇していく。
【０１２８】
このときＶnnとＮ４との電位差は非常に小さく、少なくともＮチャネルＭＯＳＦＥＴｔｎ１のしきい値以下に設定する。したがってＮチャネルＭＯＳＦＥＴｔｎ２がオンしている間は、ＮチャネルＭＯＳＦＥＴｔｎ１はオフ状態である（図８中、Ｔ４〜Ｔ５の期間に相当）。
【０１２９】
Ｖnnが接地レベルに近づくとＮチャネルＭＯＳＦＥＴｔｎ２はオフし始める。したがって、Ｎ４はＰチャネルＭＯＳＦＥＴｔｐ０と抵抗Ｒ２の経路で充電され、Ｖccまで持上げる。
【０１３０】
これによりＮチャネルＭＯＳＦＥＴｔｎ１は十分オンし、出力に接地レベルを供給する。
【０１３１】
以上説明したような方法をとれば、リセット時にもオンしているトランジスタのソース、ドレイン間に高電圧がかからず、安定した、信頼性の高いリセット動作が得られる。
【０１３２】
図９は、本発明の実施の形態５の負電圧高圧発生回路２０１の構成を示す概略ブロック図である。
【０１３３】
図１０は、そのリセット動作時の電圧変化を示している。実施の形態４ではトランジスタのソース、ドレインには（オン時）高電圧がかからない構成であったが、Ｖnnを発生しているときＮチャネルＭＯＳＦＥＴｔｎ２のゲートにはＶccがかかり、ソース、ドレイン、チャネル（このときＮチャネルＭＯＳＦＥＴｔｎ２はオン状態）にはＶnnがかかっている状態である。
【０１３４】
このため、ＮチャネルＭＯＳＦＥＴｔｎ２のゲート酸化膜に過大なストレスがかかり、信頼性上問題がある。
【０１３５】
そこで図９、図１０に示すように、チャージポンプの出力がある一定のレベル（Ｖnn1 ）に達したとき論理が変化する信号（ＶＭＯＤ）を利用する。図９中の内部制御信号発生回路２２３では、信号ＶＭＯＤはＮＯＲ回路の１つの入力端に入力しているので、チャージポンプ出力が十分負電圧に達したとき、信号ＶＭＯＤが“Ｈ”レベルとなると、信号／ＲＳにかかわりなく、上記ＮＯＲ回路の出力であるノードＮ５の電位は“Ｌ”レベルとなり、ＮチャネルＭＯＳＦＥＴｔｎ２のゲート電圧ストレスを緩和する。
【０１３６】
図１１は、本発明の実施の形態６の正電圧高圧発生回路１０１の構成を示す概略ブロック図である。
【０１３７】
図１２は、そのリセット動作時の電圧変化を示している。
実施の形態３では、出力電圧Ｖppをリセットする場合、抵抗Ｒ１を介して行なうため、出力の放電に非常に長い時間がかかった。
【０１３８】
これを改善するために図１１のような回路構成をとった。すなわちノードＮ１を直接ＰチャネルＭＯＳＦＥＴｔｐ１のゲートに入力することによりＰチャネルＭＯＳＦＥＴｔｐ１を通して出力をＶccにリセットするという構成である。
【０１３９】
ＰチャネルＭＯＳＦＥＴｔｐ１のソース、ドレイン間の電位差はＶpp−Ｖccであり、比較的小さいためオン時の耐圧はさほど問題にならない。
【０１４０】
したがってリセット時最も電位差が生じるＰチャネルＭＯＳＦＥＴｔｐ２およびＮチャネルＭＯＳＦＥＴｔｎ０の間の部分に抵抗Ｒ１を挿入すればよい。
【０１４１】
図１２に示すように、ＰチャネルＭＯＳＦＥＴｔｎ１のゲートが抵抗を介さずに放電されるため、Ｎ２のノードの電位も、図６の場合に比べて速やかに接地レベルに達する。したがって、出力がリセットされる時間も短縮される。
【０１４２】
図１３は、本発明の実施の形態７の負電圧高圧発生回路２０１の構成を示す概略ブロック図である。
【０１４３】
図１４は、そのリセット動作時の電圧変化を示している。
実施の形態４ではＶnnをリセットする場合、抵抗Ｒ２を介して行なうため、出力の充電に非常に長い時間がかかった。これを改善するために図１３のような回路構成をとった。
【０１４４】
すなわちノードＮ３を直接ＮチャネルＭＯＳＦＥＴｔｎ１のゲートに入力することにより、ＮチャネルＭＯＳＦＥＴｔｎ１を通して出力を接地レベルにリセットするという構成である。
【０１４５】
ＮチャネルＭＯＳＦＥＴｔｎ１のソース、ドレイン間の電位差はＶnnであり、比較的小さいため、オン時の耐圧はさほど問題にならない。したがって、リセット時、最も電位差が生じるＮチャネルＭＯＳＦＥＴｔｎ２およびＰチャネルＭＯＳＦＥＴｔｐ０の間の部分に抵抗Ｒ２を挿入すればよい。
【０１４６】
図１４に示すように、ＮチャネルＭＯＳＦＥＴｔｎ１のゲートが抵抗を介さずに放電されるため、Ｎ４のノードの電位も図８の場合に比べて、速やかに接地レベルに達する。したがって、出力がリセットされる時間も短縮される。
【０１４７】
なお、この実施の形態７においても、ＮチャネルＭＯＳＦＥＴｔｎ２のゲート酸化膜に加わるストレスを緩和するために、図９に示した実施の形態５と同様な変形を行なうことができる。
【０１４８】
図１５は、実施の形態７の変形例を示す。
実施の形態５と同様に、チャージポンプの出力がある一定のレベルに達したとき論理が変化する信号（ＶＭＯＤ）を利用する。図１５中の内部制御信号発生回路２２３では、信号ＶＭＯＤはＮＯＲ回路の１つの入力端に入力しているので、チャージポンプ出力が十分負電圧に達したとき、信号ＶＭＯＤが“Ｈ”レベルとなると、信号／ＲＳの値に関わりなく、上記ＮＯＲ回路の出力であるノードＮ５の電位は“Ｌ”レベルとなり、ＮチャネルＭＯＳＦＥＴｔｎ２のゲート電圧ストレスが緩和される。
【０１４９】
【発明の効果】
請求項１または請求項２記載のリセット回路は、出力端への正電圧の電源電位のリセット動作を第１のＰチャネルＭＯＳＦＥＴを介して行なっている。このため、出力端の電位がしきい値電圧分降下するということがない。
【０１５０】
また、上記第１のＰチャネルＭＯＳＦＥＴをオフさせる信号の電位は、第３の電源電位としたので、出力端の電位が第３の電源電位となっても、上記トランジスタがオンすることなく、第２の電源電位と出力端とは良好に分離される。
【０１５１】
しかも、上記第１のＰチャネルＭＯＳＦＥＴはエンハンスメント型でよいため、製作のための工程数が増加するという問題も生じない。
【０１５２】
請求項３記載のリセット回路は、請求項１記載のリセット回路の構成において、第１のＰチャネルＭＯＳＦＥＴを駆動する制御回路も、エンハンスメント型トランジスタのみで構成した。
【０１５３】
このため、製作のための工程数が増加するという問題が生じない。また好ましくは、第１のＰチャネルＭＯＳＦＥＴを駆動する制御回路中には、トランジスタに加わる電圧を緩和するための抵抗が負荷されている。
【０１５４】
したがって、トランジスタ中の高電界が緩和され、信頼性の高い正電圧リセット回路が実現できる。
【０１５８】
請求項４または請求項５記載のリセット回路は、出力端への負電圧の電源電位のリセット動作を第１のＮチャネルＭＯＳＦＥＴを介して行なっている。このため出力端の電位がしきい値電圧分上昇するということがない。
【０１５９】
また、上記第１のＮチャネルＭＯＳＦＥＴをオフさせる信号の電位は、負電位の第２の電源電位としたので、出力端の電位が第２の電源電位となっても、上記トランジスタがオンすることなく第１の電源電位と出力端とは良好に分離される。
【０１６０】
しかも、上記第１のＮチャネルＭＯＳＦＥＴはエンハンスメント型でよいため、製作のための工程数が増加するという問題も生じない。
【０１６１】
請求項６記載のリセット回路は、請求項４記載のリセット回路の構成において、第１のＮチャネルＭＯＳＦＥＴを駆動する制御回路も、エンハンスメント型トランジスタのみで構成したため、製作のための工程数が増加するということがない。
【０１６２】
また好ましくは、第１のＮチャネルＭＯＳＦＥＴを駆動する制御回路中のトランジスタに加わる電圧を緩和するための抵抗が負荷されている。
【０１６３】
したがって、トランジスタの高電界が緩和され、信頼性の高い負電圧リセット回路が実現できる。
【０１６４】
請求項７記載のリセット回路では、一定値以下の負電圧出力中は、オンしている第２のＮチャネルＭＯＳＦＥＴのゲートには、第１の電源電位が印加される。したがって、このトランジスタのゲート・ソース間の電界が緩和され、さらに信頼性の高い負電圧リセット回路が実現できる。
【図面の簡単な説明】
【図１】  本発明の実施の形態１の正電圧高圧発生回路１０１の構成を示す概略ブロック図である。
【図２】  実施の形態１の動作中の電位変化を示す図である。
【図３】  本発明の実施の形態２の負電圧高圧発生回路２０１の構成を示す概略ブロック図である。
【図４】  実施の形態２の動作中の電位変化を示す図である。
【図５】  本発明の実施の形態３の正電圧高圧発生回路１０１の構成を示す概略ブロック図である。
【図６】  実施の形態３の動作中の電位変化を示す図である。
【図７】  本発明の実施の形態４の負電圧高圧発生回路２０１の構成を示す概略ブロック図である。
【図８】  実施の形態４の動作中の電位変化を示す図である。
【図９】  本発明の実施の形態５の負電圧高圧発生回路２０１の構成を示す概略ブロック図である。
【図１０】  実施の形態５の動作中の電位変化を示す図である。
【図１１】  本発明の実施の形態６の正電圧高圧発生回路１０１の構成を示す概略ブロック図である。
【図１２】  実施の形態６の動作中の電位変化を示す図である。
【図１３】  本発明の実施の形態７の負電圧高圧発生回路２０１の構成を示す概略ブロック図である。
【図１４】  実施の形態７の動作中の電位変化を示す図である。
【図１５】  実施の形態７の変形例を示す概略ブロック図である。
【図１６】  従来の正電圧高圧発生回路の構成を示す概略ブロック図である。
【図１７】  従来の負電圧高圧発生回路の構成を示す概略ブロック図である。
【図１８】  従来のフラッシュメモリの構成を示す概略ブロック図である。
【図１９】  フラッシュメモリのメモリセルへの消去・書込・読出動作を説明する図である。
【図２０】  フラッシュメモリの書込プログラムの過程を示す図である。
【図２１】  フラッシュメモリの書込プログラムのシーケンスを示す図である。
【符号の説明】
１  書込／消去回路、２  データ入出力バッファ、３  センスアンプ、４  書込回路、５  カラムデコーダ、６  ６Ｖ発生回路、７  −４Ｖ発生回路、８  −８Ｖ発生回路、９  セレクトゲートデコーダ、１０  ソース線ドライバ、１１メモリセルアレイ、１２  ロウデコーダ、１３  アドレスバッファ、１４  基準電圧発生回路、１５  ウェル電位切換回路、１６  トランスファーゲート、１７、１８  カラムラッチ、１９  １０Ｖ／４Ｖ発生回路、２０  ベリファイ制御回路、１０１  正電圧高圧発生回路、１０２  リセット回路、１０３  正電圧高圧発生部、１０４  発振器、１０５  正電圧チャージポンプ回路、１０６  出力端、１１２、１２２  リセット回路、２０１  負電圧高圧発生回路、２０２  リセット回路、２０３  負電圧高圧発生部、２０４  発振器、２０５  負電圧チャージポンプ回路、２０６  出力端、２１２、２２２  リセット回路、２２３  内部制御信号発生回路、２３２  リセット回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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