(57)【特許請求の範囲】
【請求項１】
複数のワードラインの各々にゲートが接続されると共に、隣接するサブビットライン間に連結され列方向に配列された複数のメモリセルからなるメモリバンクを行方向で連設して複数含むメモリセルアレイを持つ半導体メモリ装置において、
行方向に複数配列されたメインビットラインと、
相互隣接するメモリバンク間に配置されると共に、第１の選択トランジスタ及び第２の選択トランジスタの各々を通じて前記メインビットラインの各々に連結された複数のサブビットラインと、
前記メインビットラインのうち、第１のメインビットラインをセンスアンプに連結する一方、前記第１のメインビットラインに隣接する他のメインビットラインを接地電圧又はセンスアンプに選択的に連結する手段と、を備え
前記手段は、
前記第１のメインビットラインと第１のセンスアンプの間に並列に連結され、第１の列選択信号及び第２の列選択信号によって各々制御される列選択トランジスタと、
前記第１のメインビットラインに隣接する第２のメインビットラインと前記接地電圧との間に連結され、前記第２の列選択信号によって制御される接地選択トランジスタと、
前記第２のメインビットラインと第２のセンスアンプとの間に連結され、前記第１の列選択信号によって制御される列選択トランジスタと、
前記第１のメインビットラインに隣接する第３のメインビットラインと前記接地電圧との間に連結され前記第１の列選択信号によって制御される接地選択トランジスタと、
前記第３のメインビットラインと前記第２のセンスアンプとの間に連結され前記第２の列選択信号によって制御される列選択トランジスタと、
前記第２のメインビットラインに隣接した第４のメインビットラインと前記接地電圧との間に連結され常にターンオンされている接地連結トランジスタと、
前記第３のメインビットラインに隣接した第５のメインビットラインと前記接地電圧との間に連結され常にターンオンされている接地連結トランジスタと、を備える半導体メモリ装置。
【請求項２】
複数のワードラインの各々にゲートが接続されると共に、隣接するサブビットライン間に連結され列方向に配列された複数のメモリセルからなるメモリバンクを行方向で連設して複数含むメモリセルアレイを持つ半導体メモリ装置において、
行方向に複数配列され接地電圧に連結した第１のメインビットラインと、
行方向に複数配列されセンスアンプに夫々連結した第２のメインビットラインと、
相互隣接するメモリバンク間に配置されると共に、第１の選択トランジスタ及び第２の選択トランジスタの各々を通じて前記第１及び第２のメインビットラインの各々に連結された第１のサブビットラインと、
前記メモリバンクの間と前記第１のサブビットラインとの間に配列された第２のサブビットラインと、
第１選択信号に対してゲートが共通に接続され、前記第１のサブビットラインと前記第１のサブビットラインの一方側に配された前記第２のサブビットラインの各々の間に各々連結された第１のバンク選択トランジスタと、
第２選択信号に対してゲートが共通に接続され、前記第１のサブビットラインと前記第１のサブビットラインの他方側に配された前記第２のサブビットラインの各々の間に各々連結された第２のバンク選択トランジスタと、を備えることを特徴とする半導体メモリ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体メモリ装置に関し、特にノア型(NOR TYPE)のメモリセルアレイ構造を持つ不揮発性半導体メモリに関するものである。
【０００２】
【従来の技術】
不揮発性半導体メモリであるＲＯＭ（read only memory）で使用されるメモリセルアレイの形態には論理的な構造によってノア（ＮＯＲ）型とナンド（ＮＡＮＤ）型がある。ノア型メモリセルアレイの長所はメモリセルを流れる電流が大きいことであるが、その反面メモリセルのサイズが大きくなってしまうという短所がある。一方、ナンド型メモリセルアレイはメモリセルのサイズが小さいという長所がある反面、メモリセルを流れる電流が小さいという短所がある。こうした事情を背景として、メモリセルを流れる電流が大きく尚且つ、メモリセルのサイズが小さいという等の長所を持つノア型(NOR TYPE)のメモリセルアレイが開発された。
【０００３】
ノア型(NOR TYPE)のメモリセルアレイを持つ不揮発性半導体メモリに関しては、1988年SIMPOSIUM ON VLSI CIRCUITS(V1-7 、pp85-86 “16Mb-ROM DESIGN USING BANK SELECT ARCHITECTURE”) で紹介されている。この不揮発性半導体メモリを示す図４を参照すれば、メモリセルアレイは列方向で選択されるトランジスタの配置によって奇数列と偶数列に分けられる。即ち、奇数列選択信号（ＳＥｍ，ＳＥｍ+1等）によって奇数列トランジスタ（ＲＣ１１，ＲＣ１３，ＲＣ１５，ＲＣ１７，ＲＣｎ１，ＲＣｎ３，ＲＣｎ５, ＲＣｎ７）が選択され、また偶数列選択信号（Ｓ０ｍ，Ｓ０ｍ-1等）によって偶数列トランジスタ（ＲＣ１２，ＲＣ１４，ＲＣ１６，ＲＣｎ２，ＲＣｎ４，ＲＣｎ６）が各々選択される。列方向にあるビットラインは、メインビットライン（ＭＢi-1 〜ＭＢi+2 ）とサブビットライン（ＳＢ2i-3〜ＳＢ2i+4）とからなる。一つのメインビットラインには二つずつのサブビットラインが対応している。メインビットライン（ＭＢi-1 ，ＭＢi+1 等）はメイン接地ラインとしても使用される。
【０００４】
読出し動作においてメモリセルＲＣ１３を選択する場合には、電源電圧ＶccがワードラインＷＬ１を通じて奇数列トランジスタＲＣ１３のゲートに印加される。このとき他の偶数列トランジスタ（ＲＣ１２，ＲＣ１４，ＲＣ１６）と奇数列トランジスタ（ＲＣ１１，ＲＣ１５，ＲＣ１７）のゲートにも電源電圧Ｖccが印加される。他のワードライン（ＷＬ２〜ＷＬｎ）には接地電圧Ｖssが印加される。また、奇数列選択信号ＳＥｍが奇数列選択トランジスタ（ＴＥ１，ＴＥ３，ＴＥ５，ＴＥ７，ＴＥ９，ＴＥ１１，ＴＥ１３，ＴＥ１５）のゲートに印加される。そしてメインビットラインＭＢi が選択され、その他のメインビットライン（ＭＢi-1，ＭＢi+1 等）には接地電圧Ｖssが印加される。
【０００５】
このときの電流放電経路は、メインビットラインＭＢi →ノードＮＥi →奇数列選択トランジスタＴＥ７→サブビットラインＳＢ２i→メモリセルＲＣ１３→サブビットラインＳＢ2i-1→奇数列選択トランジスタＴＥ５→ノードＮＥi-1→メインビットラインＭＢi-1→カラムゲートトランジスタＴＹ１→接地選択トランジスタＴＧ１→接地電圧Ｖssとなる。
【０００６】
こうしてカラムゲートトランジスタＴＹ２を介してメインビットラインＭＢi と接続されたセンスアンプＳＡｘは、選択された前記メモリセルＲＣ１３に貯蔵された電荷形態のデータビットの状態により決定されるメインビットラインＭＢi の電位を感知して、“１”或いは“０”のデータビットを読み出す。
【０００７】
図４の具体的な読出し動作を説明するためにメモリセルＲＣｎ２が選択された場合について説明する。メモリセルＲＣｎ２のスレショルド電圧ＶＴが０＜ＶＴ＜Ｖccである状態（以下、このようなスレショルド条件を持つメモリセルを“オンメモリセル”という）にあると仮定すれば、メインビットラインＭＢi がロウレベルのとき、センスアンプＳＡｘはデータビット“０”を読み出す。
【０００８】
このときの電流放電経路は、点線で示すように、メインビットラインＭＢi →ノードＮＯi →奇数列選択トランジスタＴＯ５→サブビットラインＳＢ2i-1→メモリセルＲＣｎ２→サブビットラインＳＢ2i-2→奇数列選択トランジスタＴＯ３→ノードＮＯi-1→メインビットラインＭＢi-1 →カラムゲートトランジスタＴＹ１→接地トランジスタＴＧ１→接地電圧Ｖssとなる。
【０００９】
図４のメモリセルアレイでメモリセルのソースとドレインは、半導体基板に形成された拡散領域に連結される。従って、メインビットラインにおいてオンメモリセルによる電圧降下は、実質的に拡散領域の抵抗（寄生抵抗）による電圧降下として現われる。そのため、オンメモリセル（例えばメモリセル（ＲＣｎ２））を流れる電流はソース及びドレーン拡散領域に存在する抵抗（寄生抵抗）によって減少する。これに関連してオンメモリセルＲＣｎ２のデータ読出し過程における等価回路を図５に示す。図５で示すように、点線で示す前記電流経路上で奇数列選択トランジスタＴＯ５とメモリセルＲＣｎ２の間の拡散領域には抵抗ｒ２が存在し、メモリセルＲＣｎ２と奇数列選択トランジスタＴＯ３の間の拡散領域には抵抗ｒ１が存在している。
【００１０】
次に、図４においてメモリセルＲＣ１２が読出しサイクルで選択された場合について説明する。メモリセルＲＣ１２のスレショルド電圧ＶＴがＶＴ＞Ｖcc（以下、このようなスレショルド条件を持つメモリセルを“オフメモリセル”という）である場合に、メインビットラインＭＢi の電位がハイレベルのとき、センスアンプＳＡｘはデータ“１”を読み出すことになる。
【００１１】
しかしながら、この場合メモリセルＲＣ１２を選択するためのワードラインＷＬ１と接続されている他のメモリセル（ＲＣ１１，ＲＣ１３〜ＲＣ１７）がオンメモリセル（０＜ＶＴ＜Ｖcc）であるとすれば、センスアンプＳＡｘから供給された電流は、図４において点線で表示したように、活性化されたワードラインＷＬ１に接続されている他のメモリセルと、活性化された奇数列選択信号（ＳＯｍ）がゲートに印加された奇数列選択トランジスタ（ＴＯ７，ＴＯ９，ＴＯ１３）を通じて隣接する他のメインビットライン（ＭＢi+1，ＭＢi+2，…）に流入してしまう。この際、左側で隣接するメインビットライン（ＭＢi-1）には、メモリセルＲＣ１２がターンオフされているので、電流流入が遮断される。このように、他のメインビットラインへの望ましくない電流流入は、メモリセルＲＣ１２のデータ読出しを行うためにハイレベルの電位を維持する必要があるメインビットラインＭＢiの高電位状態を阻害し、センスアンプＳＡｘによるデータ“１”の読出し時間に遅延が生じるという問題がある。
【００１２】
拡散領域の抵抗成分によるメモリセル電流の減少を抑制するために提案された従来技術が、米国特許第５，２８０，４４２号に開示されている。この特許により開示されたメモリセルアレイの構造を図１のメモリセルアレイと対応して図６に示す。図６のメモリセルアレイでは、メモリバンクが行方向に配列され、奇数番目と偶数番目で区別されており、サブビットライン（ＳＢ2i-3〜ＳＢ2i+4）がメモリバンクの中に配列されている。サブビットライン（ＳＢ2i-3〜ＳＢ2i+4）の各々にはメモリセルが各々連結されており、またメインビットライン（ＭＢi-1 〜ＭＢi+2 ）が二つずつのサブビットライン列に介在して設けられ且つ列方向で順次設けられている。サブビットラインＳＢ2i-1は、ノードＮＯi でメインビットラインＭＢi と接続され偶数列選択トランジスタＴＯi へ通じていると共に、奇数列選択トランジスタＴＥi を通じてノードＮＥi-1 でメインビットラインＭＢi-1 と接続される。このような方式でサブビットラインとメインビットラインは接続されている。
【００１３】
図６で、図４のメモリセルＲＣｎ２に相当するメモリセルＲＣｎ２に貯蔵されたデータを読み出す場合の電流経路は、メインビットラインＭＢｉ→偶数列選択トランジスタＴＯi →サブビットラインＳＢ2i-1→メモリセルＲＣｎ２→メインビットラインＭＢi-1 →接地電圧Ｖssというように形成される。図７に示す通りこの電流経路に存在する拡散領域の抵抗成分は、前述した図４の場合（図５参照）よりもオンメモリセルを流れる電流の減殺が少ないことがわかる。
【００１４】
しかし、図６のようなメモリセルアレイの構造では、行方向で隣接するメモリセルのソース拡散領域とドレーン拡散領域とのそれぞれでサブビットラインが接続されており、メインビットラインに対してこれらのサブビットラインが共通に接続されている。そしてメインビットラインＭＢiには、ノードＮＯi において前記サブビットラインが接続されている。そのため、図４のようにメインビットラインがトランジスタの間のソース拡散領域とドレーン拡散領域だけに接続された場合と比較すると、このノードＮＯi からのビットラインキャパシタンスの配線容量が大きい。従って、図５で例えばメモリセルＲＣ１２が選択されメモリセルＲＣ１２がオフメモリセル（ＶＴ＞Ｖcc）であると、メインビットラインＭＢｉの電位はハイレベルとされ、メインビットラインＭＢｉに接続されたセンスアンプはデータ“１”を読み出すことになる。しかし、増加されたビットラインキャパシタンスによってこのデータ“１”の読出し動作は図４の場合よりも却って大きな遅延が生じることになる。
【００１５】
又、図６のメモリセルアレイにおいても、前述した図４の場合と同様に、オンメモリセルに貯蔵されたデータの読出し動作の際、メモリセルと奇数列選択トランジスタを通じて選択されない隣接したメインビットラインに望ましくない電流が流出されることになる。
【００１６】
【発明が解決しようとする課題】
このように、図４及び図６に示す従来技術のメモリセルアレイでは結果的にデータ（特にデータ“１”）の読出し時間が前述した種々の要因によって遅延するので、高集積且つ高速動作の趨勢にある不揮発性半導体メモリとしては必ずしも好ましいものとはいえない。
【００１７】
以上のような事情を背景としてなされたのが本発明あり、その目的は高速動作に好適なメモリセルアレイ構造を備えた不揮発性半導体メモリを提供することにある。
【００１８】
また本発明の他の目的は、高集積化と高速動作に有利なメモリセルアレイを備えた不揮発性半導体メモリを提供することにある。
【００１９】
さらに本発明の他の目的は、高集積に有利で高速動作が可能なメモリセルアレイを備えた不揮発性半導体メモリを提供することである。
【００２０】
加えて本発明の他の目的は、従来技術と比べてビットラインキャパシタンスを減らして効率的なデータ読出し動作を実現することができるメモリセルアレイを備えた不揮発性半導体メモリを提供することである。
【００２１】
【課題を解決するための手段】
このような本発明の目的を達成するために本発明は、隣接するサブビットライン間に連結され列方向に配列された複数のメモリセルからなるメモリバンクを行方向で連設して複数含むメモリセルアレイを持つ半導体メモリ装置について、相互隣接するメモリバンクに対して共通接続されると共に、センスアンプに連結される複数のメインビットラインと、前記相互隣接するメモリバンクに対して共通接続されると共に、第１の選択トランジスタを通じて前記メインビットラインの各々に連結される第１のサブビットラインと、前記相互隣接するメモリバンクとこれに隣接する他のメモリバンクとに共通接続されると共に、第２の選択トランジスタを通じて接地電圧に連結される第２のサブビットラインと、からなるメモリセルアレイを備えることを特徴とする。
【００２２】
また、本発明は、複数のワードラインの各々にゲートが接続されると共に、隣接するサブビットライン間に連結され列方向に配列された複数のメモリセルからなるメモリバンクを行方向で連設して複数含むメモリセルアレイを持つ半導体メモリ装置について、行方向に複数配列されたメインビットラインと、相互隣接するメモリバンク間に配置されると共に、第１の選択トランジスター及び第２の選択トランジスターの各々を通じて前記メインビットラインの各々に連結された複数のサブビットラインと、前記メインビットラインのうち、第１のメインビットラインの各々をセンスアンプに連結する一方、第１のメインビットラインに隣接する他のメインビットラインを接地電圧に連結する手段と、を備えることを特徴とする。
【００２３】
前記半導体メモリ装置については、前記手段が、第１のメインビットラインと第１のセンスアンプの間に並列に連結され、第１の列選択信号及び第２の列選択信号によって各々制御される列選択トランジスタと、前記第１のメインビットラインに隣接する第２のメインビットラインと前記接地電圧との間に連結され、前記第２の列選択信号によって制御される接地選択トランジスタと、前記第２のメインビットラインと第２のセンスアンプとの間に連結され、前記第１の列選択信号によって制御される列選択トランジスタと、前記第１のメインビットラインに隣接する第３のメインビットラインと前記の接地電圧との間に連結され前記第１の列選択信号によって制御される接地選択トランジスタと、前記第３のメインビットラインと前記第２のセンスアンプとの間に連結され前記第２の列選択信号によって制御される列選択トランジスタと、前記第２のメインビットラインに隣接した第４のメインビットラインと前記接地電圧との間に連結され常にターンオンされている接地連結トランジスタと、前記第３のメインビットラインに隣接した第５のメインビットラインと前記接地電圧との間に連結され常にターンオンされている接地連結トランジスタと、を備えていると好ましい。
【００２４】
さらに、本発明は、複数のワードラインの各々にゲートが接続されると共に、隣接するサブビットライン間に連結され列方向に配列された複数のメモリセルからなるメモリバンクを行方向で連設して複数含むメモリセルアレイを持つ半導体メモリ装置について、行方向に複数配列され接地電圧に連結した第１のメインビットラインと、行方向に複数配列されセンスアンプに各々連結した第２のメインビットラインと、相互隣接するメモリバンク間に配置されると共に、第１の選択トランジスタ及び第２の選択トランジスタの各々を通じて前記第１及び第２のメインビットラインの各々に連結された第１のサブビットラインと、前記メモリバンクの間と前記第１のサブビットラインとの間に配列された第２のサブビットラインと、第１選択信号に対してゲートが共通に接続され、前記第１のサブビットラインと前記第２のサブビットラインの各々の間に各々連結された第１のバンク選択トランジスタと、第２選択信号に対してゲートが共通に接続され、前記第１のサブビットラインと前記第２のサブビットラインの各々の間に各々連結された第２のバンク選択トランジスターと、を備えることを特徴とする。
【００２５】
【発明の実施の形態】
次に、添付の図面を参照して本発明の種々の実施形態を詳細に説明する。本発明の第１実施形態を図１に、第２実施形態を図２に、また第３実施形態を図３に各々示す。本発明の実施形態を示す各図において実質的に同一の構成と機能を持つものには同一の符号を使用する。
【００２６】
本発明の不揮発性半導体メモリのメモリセルアレイは、ノア型のメモリセルアレイである。このメモリセルアレイを制御する周辺回路（制御信号発生回路、ディコーティング回路、増幅回路、ドライバ及び入出力回路等）には、不揮発性半導体メモリにおいて一般的に使用されるものを適用することができる。また以下の説明で「メモリバンク」とは、ワードライン（ＷＬ１〜ＷＬｎ）にゲートが接続され、且つ隣接するサブビットラインの間に列方向で接続されている複数のメモリセルを含むグループを指称するものである。なお、図１〜図３のメモリセルアレイは、全体メモリセルアレイの一部であり、図１〜図３のメモリセルアレイが反復して配列されて全体のメモリセルアレイを構成してあることを理解しなければならない。
【００２７】
第１実施形態（図１）；図１に示すように、列方向に伸張する二つのメモリバンクの間隔に相当する間隔をおいて行方向で配列されたメインビットライン（ＭＢi-1 〜ＭＢi+2 ）は列方向へ伸張し、列ゲート信号（ＹＳ１〜ＹＳ４）によって制御される列選択トランジスタ（ＴＹ１〜ＴＹ４）を介してセンスアンプＳＡｘと接続してある。各々のメモリバンクのメモリセル（ＲＣ１１〜ＲＣｎ１，ＲＣ１２〜ＲＣｎ２，…ＲＣ１８〜ＲＣｎ８）のゲートは、各ワードライン（ＷＬ１〜ＷＬｎ）に接続してある。
【００２８】
隣接するメモリバンクの間にはサブビットライン（ＳＢ１〜ＳＢ９）がメインビットラインと平行に伸張してあり、各々のサブビットライン（ＳＢ１〜ＳＢ９）は隣接するメモリバンクに属するメモリセルのソース又はドレインに接続される。サブビットライン（ＳＢ１〜ＳＢ９）は、接地電圧Ｖssへ連結されるものと、メインビットラインへ連結されるものとに区分される。
【００２９】
すなわちサブビットラインＳＢ１は、接地選択信号ＧＳＬｍがゲートに印加される接地選択トランジスタＴＧ１と共通接地ラインＶＧＬを通じて接地電圧Ｖssと接続してある。サブビットラインＳＢ２は、奇数列選択信号ＳＯｍがゲートに印加される奇数列選択トランジスタＴＯ１を通じてビットラインノードＢＮ１でメインビットラインＭＢｉ−１と接続してある。サブビットラインＳＢ３は、接地選択信号ＧＳＲｍがゲートに印加される接地選択トランジスタＴＧ２と共通接地ラインＶＧＬを通じて接地電圧Ｖssに接続してある。サブビットラインＳＢ４は、偶数列選択信号ＳＥｍがゲートに印加される偶数列選択トランジスタＴＥ２を通じてビットラインノードＢＮ２でメインビットラインＭＢｉと接続してある。サブビットラインＳＢ５は、接地選択信号ＧＳＬｍがゲートに印加される接地選択トランジスタＴＧ３と共通接地ラインＶＧＬを通じて接地電圧Ｖssに接続してある。サブビットラインＳＢ６は、奇数列選択信号ＳＯｍがゲートに印加される奇数列選択トランジスタＴＯ３を通じてビットラインノードＢＮ３でメインビットラインＭＢｉ＋１と接続してある。サブビットラインＳＢ７は、接地選択信号ＧＳＲｍがゲートに印加される接地選択トランジスタＴＧ４と共通接地ラインＶＧＬを通じて接地電圧Ｖssと接続してある。サブビットラインＳＢ８は、偶数列選択信号ＳＥｍがゲートに印加される偶数列選択トランジスタＴＥ４を通じてビットラインノードＢＮ４でメインビットラインＭＢｉ＋２と接続してある。サブビットラインＳＢ９は、接地選択信号ＧＳＬｍがゲートに印加される接地選択トランジスタＴＧ５と共通接地ラインＶＧＬを通じて接地電圧Ｖssと接続してある。
【００３０】
接地選択トランジスタ（ＴＧ１〜ＴＧ５）は、接地ノード（ＧＮ１〜ＧＮ５）で共通接地ラインＶＧＬに各々接続される。
【００３１】
次に、図１のメモリセルアレイによるデータの読出し動作を説明する。ここではメモリセルＲＣ１１のデータを読み出す場合について説明する。先ず、ワードラインＷＬ１には電源電圧Ｖccの電位を持つ電圧（以下“ハイレベル電圧”と称する）が印加され、他のワードライン（ＷＬ２〜ＷＬｎ）には接地電圧Ｖssの電位を持つ電圧（以下“ローレベル電圧”と称する）が印加される。これによりワードラインＷＬ１が選択、他のワードライン（ＷＬ２〜ＷＬｎ）が非選択とされる。
【００３２】
そして、奇数列選択信号ＳＯｍがハイレベル電圧となり奇数列選択トランジスタ（ＴＯ１，ＴＯ３）がターンオンされる。この時、偶数列選択信号ＳＥｍはローレベル電圧となり、偶数列選択トランジスタ（ＴＥ２，ＴＥ４）がターンオフされる。
【００３３】
また、該当するメインビットラインＭＢｉ−１を選択するためカラムゲート選択信号ＹＳ１がハイレベルとされる。これによってメインビットラインＭＢｉ−１をセンスアンプＳＡｘへ接続するカラムゲート選択トランジスタＴＹ１がターンオンされる。この時、他のカラムゲート選択トランジスタ（ＴＹ２〜ＴＵ４）はターンオフとされる。
【００３４】
メモリセルＲＣ１１を通じた電流放電経路を形成するために、メモリセルＲＣ１１のソースに接続してあるサブビットラインＳＢ１を共通接地ラインＶＧＬへ接続する接地選択トランジスタＴＧ１は、ハイレベル電圧、即ち活性化された接地選択信号ＧＳＬｍによってターンオンされる。この時、接地選択信号ＧＳＲｍはローレベル電圧であり非活性化となっている。このようにして、メモリセルＲＣ１１に貯蔵された“１”又は“０”の電荷形態のデータがメインビットラインＭＢｉ−１に印加される結果、メインビットラインＭＢｉ−１はハイレベル電圧あるいはローレベル電圧となり、これをセンスアンプＳＡｘが感知して読出しが行われることになる。
【００３５】
ここで、メモリセルＲＣ１１をオフメモリセル（ＶＴ＞Ｖcc）と仮定すれば、メインビットライン（ＭＢｉ−１）の電位はハイレベルになり、センスアンプＳＡｘはデータ“１”を読む。前記図４の説明で仮定したのと同様に、ワードラインＷＬ１に連結された他のメモリセル（ＲＣ１２〜ＲＣ１８）がオンメモリセル（０＜ＶＴ＜Ｖcc）であるとしても、接地選択トランジスタＴＧ２と偶数列選択トランジスタＴＥ２はターンオフされており、隣接したメインビットラインＭＢｉへの電流経路は遮断されている。そのためセンスアンプＳＡｘから入る電流が他のメインビットライン（ＭＢｉ〜ＭＢｉ＋２）へ流入することはない。従って、センスアンプＳＡｘからの電流は選択されたメインビットラインＭＢｉ−１のみを充電させるためだけに使用されるので、メインビットラインＭＢｉ−１は安定的にハイレベルの電位を持つことができる。
【００３６】
一方、選択されたメモリセルＲＣ１１をオンメモリセル（０＜ＶＴ＜Ｖcc）と仮定すれば、電流放電経路は図１中点線で示すようにメインビットラインＭＢｉ−１→奇数列選択トランジスタＴＯ１→サブビットラインＳＢ２→メモリセルＲＣ１１→サブビットラインＳＢ１→接地選択トランジスタＴＧ１→共通接地ラインＶＧＬ→接地電圧Ｖssとなる。それゆえ、メインビットラインＭＢｉ−１の電位はローレベルとなり、センスアンプＳＡｘはデータ“０”を読む。この際、電流放電経路にはソース及びドレイン等の拡散領域に存在する抵抗成分のみが含まれ、前述した図１の場合のように二つのメインビットラインを通過する場合のビットラインキャパシタンス成分を１／２に減らすことができるため、従来より速い時間にデータ“０”を読み出すことができる。
【００３７】
第２実施形態（図２）；この実施形態では、図２の通りメインビットライン（ＭＢｉ−２〜ＭＢｉ＋２）が二つのメモリバンクに該当する間隔を持ちながら行方向に配列される。行方向に配列されたメモリバンクの間にはメインビットライン（ＭＢｉ−２〜ＭＢｉ＋２）と平行してサブビットライン（ＳＢ１〜ＳＢ９）が配列される。メインビットライン（ＭＢｉ−２〜ＭＢｉ＋２）の各々は、奇数列選択トランジスタ（ＴＯ１〜ＴＯ９）と偶数列選択トランジスタ（ＴＥ１〜ＴＥ９）とが接続されている二本のサブビットラインと接続してある。
【００３８】
すなわち、メインビットラインＭＢｉ−２には、奇数列選択トランジスタＴＯ１と偶数列選択トランジスタＴＥ１の各々を通じるサブビットラインＳＢ１が接続される。メインビットラインＭＢｉ−１には、奇数列選択トランジスタＴＯ２と偶数列選択トランジスタＴＥ２の各々を通じるサブビットラインＳＢ２と、奇数列選択トランジスタＴＯ３と偶数列選択トランジスタＴＥ３の各々を通じるサブビットラインＳＢ３と、が接続される。メインビットラインＭＢｉには、奇数列選択トランジスタＴＯ４と偶数列選択トランジスタＴＥ４の各々を通じるサブビットラインＳＢ４と、奇数列選択トランジスタＴＯ５と偶数列選択トランジスタＴＥ５の各々を通じるサブビットラインＳＢ５と、が接続される。メインビットラインＭＢｉ＋１には、奇数列選択トランジスタＴＯ６と偶数列選択トランジスタＴＢ６の各々を通じるサブビットラインＳＢ６と、奇数列選択トランジスタＴＯ７と偶数列選択トランジスタＴＢ７の各々を通じるサブビットラインＳＢ７と、が接続される。メインビットラインＭＢｉ＋２には、奇数列選択トランジスタＴＯ８と偶数列選択トランジスタＴＥ８の各々を通じるサブビットラインＳＢ８と、奇数列選択トランジスタＴＯ９と偶数列選択トランジスタＴＥ９の各々を通じるサブビットラインＳＢ９と、が接続される。
【００３９】
奇数列選択トランジスタ（ＴＯ１〜ＴＯ９）のゲートは奇数列選択信号ＳＢＯｍが共通の入力として接続され、偶数列選択トランジスタ（ＴＥ１〜ＴＥ９）のゲートは偶数列選択信号ＳＢＥｍが共通の入力として接続される。以上のような方式で配列されたメモリセルアレイが反復される。
【００４０】
また、メインビットラインＭＢｉ−２は、ゲートが電源電圧Ｖccに接続され常にターンオン状態にある接地接続トランジスタＴＮＧ１を通じて接地電圧Ｖssに連結される。メインビットラインＭＢｉ−１は、列選択ラインＹＳ２にゲートが接続された接地選択トランジスタＴＧ１を通じて接地電圧Ｖssと接続されると共に、列選択ラインＹＳ１にゲートが接続された列選択トランジスタＴＹ１と列選択ラインＹＳ３にゲートが接続された列選択トランジスタＴＹ５を通じてセンスアンプＳＡｘに接続される。メインビットラインＭＢｉは、列選択ライン（ＹＳ１ ,ＹＳ２）の各々にゲートが接続され互いに並列接続された列選択トランジスタ（ＴＹ２，ＴＹ３）が接続されると共に、列選択ラインＹＳ４にゲートが接続された列選択トランジスタＴＹ６を通じてセンスアンプＳＡｙと接続される。メインビットラインＭＢｉ＋１は、列選択ラインＹＳ１にゲートが接続された接地選択トランジスタＴＧ２を通じて接地電圧Ｖssと接続され、また列選択ラインＹＳ２にゲートが接続された列選択トランジスタＴＹ４と、列選択ラインＹＳ３にゲートが接続された列選択トランジスタＴＹ５を通じてセンスアンプＳＡｘとに接続される。メインビットラインＭＢｉ＋２は、電源電圧Ｖccにゲートが接続され常にターンオン状態の接地連結トランジスタＴＮＧ２を通じて接地電圧Ｖssに接続される。
【００４１】
メインビットラインＭＢｉは、常にメモリセルに貯蔵されたデータの状態に応じる電位をセンスアンプＳＡｙに伝達する実質的なビットラインの役割をなす。またメインビットライン（ＭＢｉ−２，ＭＢｉ＋２）は、常に接地電圧Ｖssと接続されているので実質的に接地ラインとしての役割をなしている。メインビットラインＭＢｉと隣接するメインビットライン（ＭＢｉ−１，ＭＢｉ＋１）は、列選択ライン（ＹＳ１ ,ＹＳ２）の電位状態によって実質的にビットライン或いは接地ラインとして機能する。
【００４２】
列選択ライン（ＹＳ１〜ＹＳ４）は、外部から印加されるアドレス信号のロディング状態に応じて各々、ハイレベル（選択）或いはローレベル（非選択）になる。これにより、メインビットラインＭＢｉ−１を実質的にビットラインとして使用し、メインビットラインＭＢｉ−２を実質的に接地ラインとして使用する場合には、センスアンプＳＡｘはメモリセル（ＲＣ１１〜ＲＣｎ１、ＲＣ１２〜ＲＣｎ２）に対する読出し動作を行う。また、メインビットラインＭＢｉ＋１を実質的にビットラインとして使用し、メインビットラインＭＢｉ＋２を実質的に接地ラインとして使用する場合には、センスアンプＳＡｘはメモリセル（ＲＣ１７〜ＲＣｎ７、ＲＣ１８〜ＲＣｎ８）に対する読出し動作を行う。そして、メインビットラインＭＢｉを実質的にビットラインとして使用し、メインビットラインＭＢｉ−１或いはメインビットラインＭＢｉ＋１を実質的に接地ラインとして使用する場合には、センスアンプＳＡｙはメモリセル（ＲＣ１３〜ＲＣｎ３、ＲＣ１４〜ＲＣｎ４）或いはメモリセル（ＲＣ１５〜ＲＣｎ５、ＲＣ１６〜ＲＣｎ６）に対する読出し動作を行う。
【００４３】
従って、表１で列選択ラインの選択状態によるメインビットラインの状態を示すように、二つのメインビットラインが同時に選択され、それに隣接するメインビットラインは接地ラインとして機能することが分かる。このことは、図１等に関連して指摘した如く、読出し動作で実質的にビットライン及び接地ラインとして使用されない他のメインビットラインのフローティング（floating）状態を原因とする電流の漏出（望ましくない電流放電経路の形成）を防止する効果がある。これに関しては以下の動作説明で明確に理解することが可能である。
【００４４】
【表１】
0003814037.tif 000002
【００４５】
次に、図２のメモリセルアレイで列選択信号（ＹＳ３ ,ＹＳ４ ,ＹＳ１）が活性化された場合の読出し過程を説明する。ワードラインＷＬ１と奇数列選択信号ＳＢＯｍがハイレベルに活性化された状態だと仮定すれば、メモリセル（ＲＣ１１，ＲＣ１５）が選択される。活性化された列選択信号（ＹＳ３ ,ＹＳ４ ,ＹＳ１）によって列選択トランジスタ（ＴＹ１，ＴＹ２，ＴＹ５，ＴＹ６）がターンオンされ接地選択トランジスタＴＧ１がターンオフされることによって、ビットラインとして使用されるメインビットライン（ＭＢｉ−１，ＭＢｉ）はセンスアンプ（ＳＡｘ，ＳＡｙ）に各々接続される。この際、メインビットラインＭＢｉ＋１に連結された列選択トランジスタＴＹ４はターンオフであり接地接続トランジスタＴＧ２はターンオンされている。従ってメインビットラインＭＢｉ＋１は、メインビットラインＭＢｉに対する接地ラインとして使用される。常に接地電圧Ｖssに接続されているメインビットラインＭＢｉ−２は、メインビットラインＭＢｉ−１に対する接地ラインとして使用される。
【００４６】
選択されたメモリセル（ＲＣ１１，ＲＣ１５）がオンメモリセル（０＜ＶＴ＜Ｖcc）と仮定すれば、センスアンプＳＡｘに対する電流放電経路は、列選択トランジスタＴＹ５→列選択トランジスタＴＹ１→メインビットラインＭＢｉ−１→奇数列選択トランジスタＴＯ２→メモリセルＲＣ１１→サブビットラインＳＢ１→奇数列選択トランジスタＴＯ１→メインビットラインＭＢｉ−２→接地連結トランジスタＴＮＧ１→接地電圧Ｖssとなる。また、センスアンプＳＡｙに対する電流放電経路は、列選択トランジスタＴＹ６→列選択トランジスタＴＹ２→メインビットラインＭＢｉ→奇数列選択トランジスタＴＯ５→サブビットラインＳＢ５→メモリセルＲＣ１５→サブビットラインＳＢ６→奇数列選択トランジスタＴＯ６→メインビットラインＭＢｉ＋１→接地選択トランジスタＴＧ２→接地電圧Ｖssとなる。そのようにして、メインビットライン（ＭＢｉ−１，ＭＢｉ）の電位は各々ローレベルになり、センスアンプ（ＳＡｘ，ＳＡｙ）は同時にデータ“０”を読み出すことになる。
【００４７】
選択されたメモリセル（ＲＣ１１，ＲＣ１５）がオフメモリセル（ＶＴ＞Ｖcc）である場合には、ビットラインとして使用されるメインビットライン（ＭＢｉ−１，ＭＢｉ）と隣接するメインビットライン（ＭＢｉ−２，ＭＢｉ＋１）が接地ラインとして使用されるので、前述した図１等のように望ましくない電流放電経路が形成されることはない。
【００４８】
一方、列選択信号（ＹＳ３ ,ＹＳ４ ,ＹＳ２）が活性化された場合においても同じく、メインビットライン（ＭＢｉ，ＭＢｉ＋１）がビットラインとして使われ、これに隣接するメインビットライン（ＭＢｉ−１，ＭＢｉ＋２）は実質的に接地ラインとして使われるので望ましくない電流放電経路が形成されることにより発生するデータ“１”の読出し時間の遅延防止を図ることができる。
【００４９】
第３実施形態（図３）；図３に本発明の第３実施形態を示す。参照すれば、二つのメモリバンクに相当する間隔で配列されたメインビットライン（ＭＢｉ−１〜ＭＢｉ＋２）は列方向に伸張しており、行方向で交互に接地電圧Ｖss及びセンスアンプ（ＳＡｘ，ＳＡｙ）と接続してある。すなわち、メインビットライン（ＭＢｉ−１，ＭＢｉ＋１）は接地電圧Ｖssに接続され実質的に接地ラインとして使用され、メインビットライン（ＭＢｉ，ＭＢｉ＋２）はセンスアンプ（ＳＡｘ，ＳＡｙ）に各々接続され実質的にビットラインとして使用される。メモリバンクのメモリセル（ＲＣ１１〜ＲＣｎ１，ＲＣ１２〜ＲＣｎ２，…ＲＣ１８〜ＲＣｎ８）の各ゲートは、ワードライン（ＷＬ１〜ＷＬｎ）に接続される。メモリバンクの間にはサブビットライン（ＳＢ１〜ＳＢ４，ＶＬ１〜ＶＬ４）がメインビットラインと平行に伸張する。各サブビットライン（ＳＢ１〜ＳＢ４，ＶＬ１〜ＶＬ４）は、一定なメモリバンクに属するメモリセルのソース及びドレインと、後述するバンク選択トランジスタのソース及びドレインに接続される。
【００５０】
メモリバンクの間に位置するサブビットライン（ＳＢ１〜ＳＢ４，ＶＬ１〜ＶＬ４）は、ブロック選択トランジスタ（ＴＢ１〜ＴＢ４，ＴＢ９〜ＴＢ１２）を通じてメインビットライン（ＭＢｉ−１〜ＭＢｉ＋２）に接続されるサブビットライン（ＳＢ１〜ＳＢ４）と、それとは別のサブビットライン（ＶＬ１〜ＶＬ４）とに分けられる。本実施形態には、説明の便宜のために、二つのメモリバンクが一つのメモリブロックを形成することに注意しなければならない。サブビットラインＳＢ１は、メモリバンク領域（ブロック選択信号線ＢＬＳｍ間でメモリバンクが形成されている領域）の両側でブロック選択トランジスタ（ＴＢ１，ＴＢ９）の各々を通じてメインビットラインＭＢｉ−１に接続される。サブビットラインＳＢ２は、メモリバンク領域の両側でブロック選択トランジスタ（ＴＢ２，ＴＢ１０）の各々を通じてメインビットラインＭＢｉに接続される。サブビットラインＳＢ３は、メモリバンク領域の両側でブロック選択トランジスタ（ＴＢ３，ＴＢ１１）の各々を通じてメインビットラインＭＢｉ＋１に接続される。サブビットラインＳＢ４は、メモリバンク領域の両側でブロック選択トランジスタ（ＴＢ４，ＴＢ１２）の各々を通じてメインビットライン（ＭＢｉ＋２）に接続される。ブロック選択トランジスタ（ＴＢ１〜ＴＢ４，ＴＢ９〜ＴＢ１２）の各ゲートは、ブロック選択信号（ＢＬＳｍ）に共通に接続される。
【００５１】
また、メモリバンク領域における列方向の所定の位置にはメインビットラインを中心としてその左側或いは右側に位置するメモリバンクを選択するためのバンク選択トランジスタ（ＴＲ１〜ＴＲ４，ＴＬ１〜ＴＬ３）をメモリバンクの略中間を貫くようにして配列してある。一つのバンク選択トランジスタは一つのメモリバンクに対応しており、隣接するサブビットラインの間で当該メモリバンク内のメモリセルと並列して接続されている。すなわち、サブビットライン（ＳＢ１，ＶＬ１）の間にはバンク選択トランジスタＴＲ１が接続され、サブビットライン（ＶＬ１，ＳＢ２）の間にはバンク選択トランジスタＴＬ１が接続され、サブビットライン（ＳＢ２，ＶＬ２）の間にはバンク選択トランジスタＴＲ２が接続され、サブビットライン（ＶＬ２，ＳＢ３）の間にはバンク選択トランジスタＴＬ２が接続され、サブビットライン（ＳＢ３，ＶＬ３）の間にはバンク選択トランジスタＴＲ３が接続され、サブビットライン（ＶＬ３，ＳＢ４）の間にはバンク選択トランジスタＴＬ３が接続され、サブビットライン（ＳＢ４，ＶＬ４）の間にはバンク選択トランジスタＴＲ４が接続される。
【００５２】
各メインビットラインの右側にあるメモリバンクに属するバンク選択トランジスタ（ＴＲ１〜ＴＲ４）の各ゲートは、バンク選択信号ＳＳＲｍに共通に接続され、各メインビットラインの左側にあるメモリバンクに属するバンク選択トランジスタ（ＴＬ１〜ＴＬ３）の各ゲートは、バンク選択信号ＳＳＬｍに共通に接続される。
【００５３】
次に、図３のメモリセルＲＣｎ２の読出し動作について説明する。この場合、二つのブロック選択信号ＢＬＳｍがハイレベル電圧となり、ワードラインＷＬｎも同様にハイレベル電圧とされて選択される。また、電流放電経路を形成するためにバンク選択信号ＳＳＲｍがハイレベル電圧に活性化されバンク選択トランジスタ（ＴＲ１）をターンオンさせ、バンク選択信号ＳＳＬｍは非活性化されバンク選択トランジスタＴＬ１をターンオフさせる。
【００５４】
このとき、メモリセルＲＣｎ２がオンメモリセル（０＜ＶＴ＜Ｖcc）である場合の電流放電経路は、メインビットラインＭＢｉ→ブロック選択トランジスタＴＢ２→サブビットラインＳＢ２→メモリセルＲＣｎ２→サブビットラインＶＬ１→バンク選択トランジスタＴＲ１→サブビットラインＳＢ１→ブロック選択トランジスタＴＢ９→メインビットラインＭＢｉ−１→接地電圧Ｖssとなる。この際のメインビットラインＭＢｉの電位はローレベルであり、センスアンプＳＡｘはデータ“０”を読み出す。この過程で拡散領域の抵抗のために電流が減少する程度は、前述した第１実施形態（図１）の場合のように、一つのメモリバンクに含まれる抵抗成分だけなので図４のような従来技術と比較して１／２に減らすことができることを理解することができる。
【００５５】
一方、メモリセルＲＣｎ２がオフメモリセル（ＶＴ＞Ｖcc）である場合には、メインビットラインＭＢｉの電位がハイレベルになり、センスアンプＳＡｘはデータ“１”を読み出す。そして、この過程でも前述した実施形態と同じ結果として、隣接するメモリバンク間の電流の流れはターンオフされたバンク選択トランジスタ（ＴＬ１〜ＴＬ３）によって遮断される。
【００５６】
以上の実施形態の以外にも本発明による実施形態は多様に変形でき、これは本発明の技術分野における通常の知識を持った人であれば容易に理解することが可能である。
【００５７】
【発明の効果】
以上説明してきたように本発明は、選択したメモリセルからデータビットを読出す動作において、電流の漏出と電流量の低減を少なくすることができるので、従来技術に比べてより高速にデータ読出動作を実現することができる。その上、このような効果は多数個のビットラインとメモリセルが形成される不揮発性半導体メモリ装置においてビットラインのキャパシタンスを低減することが可能であるため、高集積化される不揮発性半導体メモリ装置のデータ読出しに関する信頼性を向上させる等の有利な動作環境を提供することが可能である。
【図面の簡単な説明】
【図１】本発明の第１実施形態による不揮発性半導体メモリのメモリセルアレイの構成を示す図。
【図２】本発明の第２実施形態による不揮発性半導体メモリのメモリセルアレイの構成を示す図。
【図３】本発明の第３実施形態による不揮発性半導体メモリのメモリセルアレイの構成を示す図。
【図４】従来技術の不揮発性半導体メモリのメモリセルアレイの構成を示す図。
【図５】図４の不揮発性半導体メモリの読出し動作に関する等価回路を示す図。
【図６】従来の他の不揮発性半導体メモリのメモリセルアレイの構成を示す図。
【図７】図６で不揮発性半導体メモリの読出し動作に関する等価回路を示す図。
【符号の説明】
ＳＢ１〜ＳＢ９，ＶＬ１〜ＶＬ４  サブビットライン
ＲＣ１１〜ＲＣ１８，ＲＣ２１〜ＲＣ２８，ＲＣn1〜ＲＣn8  メモリセル
ＳＡｘ，ＳＡｙ  センスアンプ
ＭＢｉ−２〜ＭＢｉ＋２  メインビットライン
ＴＯ１〜ＴＯ９，ＴＥ１〜ＴＥ９，ＴＧ１〜ＴＧ５  選択トランジスタ
【図１】
0003814037.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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