(57)【特許請求の範囲】
【請求項１】
第１の導電型を有するシリコン基板に、互いに平行に、かつ交互に帯状に形成された第２の導電型を有するソース・ドレイン領域となるメモリ拡散層を有し、チャネル長方向の長さがソース・ドレイン間隔よりも短かく、フローティングゲートとなる第１の導電体が、ソース・ドレイン間のシリコン基板上に第１の絶縁体を介して、ドレイン側に寄せられてメモリセルごとに形成されており、第１の導電体の真上には、絶縁体を介してコントロールゲートとなる第２の導電体が、帯状に、かつソース・ドレインに対して平行で、複数のメモリセルに共通に形成されており、かつ、第２の導電体と直交する方向に帯状に形成されたセレクトゲートとなる第３の導電体をもつメモリセルがマトリクス状に配置され、各メタルビットラインにより１群ずつのメモリセルが選択されるようになっているメモリマトリクスを備えた半導体記憶装置において、
前記メモリマトリクスは前記メタルビットラインにより選択されるメモリセルの領域とは無関係に設定されたブロックとしてのメモリ領域を複数個有し、
前記メモリ拡散層はソース、ドレインともに各ブロックごとに形成され、かつ各メモリ拡散層は、ビットライン方向に隣接するブロック同士の隣接するセレクトゲート間に配置されたブロックセレクトトランジスタを介して、前記メタルビットラインに接続されており、コントロールゲートも各ブロックごとに独立するように分割されて形成されており、
前記メモリセルはビットライン方向と交差する方向に隣接するメモリセル同士が互いにソース又はドレインとなるメモリ拡散層を共有しており、
ドレインの両脇に配置されているコントロールゲート同士が常に同電位となるように電気的に接続されてコントロールゲート対を形成しており、ビットライン方向と交差する方向に隣り合ったコントロールゲート対同士が接続されず、一つ置きのコントロールゲート対同士が接続されてコントロールゲート対がブロック内で２つにまとめられていることを特徴とする半導体記憶装置。
【請求項２】
ブロックセレクトトランジスタのソース・ドレインの不純物濃度は、周辺トランジスタのソース・ドレインの不純物濃度と同じである請求項１に記載の半導体記憶装置。
【請求項３】
メモリ拡散層のソース側のブロックセレクトトランジスタのゲート電極と、ドレイン側のブロックセレクトトランジスタのゲート電極は、一つの直線上から外れた位置に配置されている請求項１又は２に記載の半導体記憶装置。
【請求項４】
メタルビットラインはメモリ拡散層に平行でメモリ拡散層と同一の間隔で、帯状の金属層にてなり、メモリ拡散層の上層に絶縁層を介して配置されており、かつメタルビットラインとブロックセレクトトランジスタとはメモリ拡散層の延長線上に配置されたコンタクトホールによって電気的に接続されており、
セレクトゲートに平行でセレクトゲートと同一の間隔で、帯状に形成された金属層にてなるメタルワードラインが、セレクトゲートの上層に絶縁層を介して配置されており、かつメタルワードラインとセレクトゲートは、セレクトゲートの延長線上に配置されたコンタクトホールによって電気的に接続されており、
かつメタルワードラインがメタルビットラインよりも下層に形成されている請求項１から３のいずれかに記載の半導体記憶装置。
【請求項５】
コントロールゲート上に少なくとも２つのコンタクトホールが形成され、コントロールゲートの上層には絶縁膜を介してワードラインに平行な帯状の金属層が形成され、その金属層が前記コンタクトホールによってコントロールゲートに接続されている請求項１から４のいずれかに記載の半導体記憶装置。
【請求項６】
ブロックセレクトトランジスタのゲート電極上に少なくとも２つのコンタクトホールが形成され、前記ゲート電極の上層には絶縁膜を介してワードラインに平行な帯状の金属層が形成され、その金属層が前記コンタクトホールによって前記ゲート電極に接続されている請求項１から５のいずれかに記載の半導体記憶装置。
【請求項７】
以下の工程（Ａ）から（Ｄ）を含む、請求項１に記載の半導体記憶装置の製造方法。
（Ａ）半導体基板に素子分領域を形成する工程、
（Ｂ）ゲート酸化を行なった後、そのゲート酸化膜上にチャネル長方向の長さがソース・ドレイン間隔よりも短かく、ドレイン側に寄せられて配置されたメモリセルごとのフローティングゲートと、その上に絶縁膜を介して形成されたコントロールゲートからなるスタックゲートを形成する工程、
（Ｃ）ブロックごとに独立したメモリ拡散領域と、ブロック内でメモリ拡散領域とブロックセレクトトランジスタとなる領域を結ぶ領域とにイオン注入する工程、
（Ｄ）ブロックセレクトトランジスタの領域にブロックセレクトトランジスタを形成する工程。
【請求項８】
ブロックセレクトトランジスタとメモリ拡散層を結ぶ拡散層上をコントロールゲート同士を接続する導電体が横切る領域が存在し、その領域には工程（Ｂ）のゲート酸化の前にイオン注入を行なっておく請求項７に記載の半導体記憶装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はＥＥＰＲＯＭやフラッシュＥＥＰＲＯＭに用いられるスプリットゲート型と称される半導体記憶装置とその製造方法に関する。特に、本発明の半導体記憶装置は、高速かつ大容量の情報記録が必要とされる分野に用いるのに適する。
【０００２】
【従来の技術】
フラッシュメモリはＥＥＰＲＯＭの単ビット消去機能を省く事によって大幅な高集積化を実現した。このためほとんどの場合、フラッシュメモリの消去単位は、あるまとまった領域(本明細書では、ブロックという)、もしくはチップ全体の一括消去となる。近年フラッシュメモリは飛躍的な高集積化を果たしており、これにより、より大容量のものが実現されているが、一方高集積大容量のものほど、消去ブロックが大きいという傾向がある。
【０００３】
フラッシュメモリは、当初ＵＶ−ＥＰＲＯＭの置き換えとしての用途が主であり、消去ブロックの大きさは、問題とならなかった。しかし他の応用を考えたとき、消去ブロックは小さくできること、また、必要に応じて任意の大きさに設定できることが必要となってきた。
【０００４】
フラッシュメモリとして米国特許第５２８０４４６号に記載されたものがある。そのメモリ装置では各メモリセルを接続する方法として拡散層を用いる埋め込み拡散層方式を採っており、高集積化を可能としている。しかしこの方式では、静電容量の大きい拡散層を、メモリのビットラインに用いるため、読み出し速度の低下を招き、特に大容量メモリを構成した場合、顕著となる。
【０００５】
このような埋め込み拡散層型のフラッシュメモリでは、拡散層によるビットライン（ソース・ドレイン拡散層）及びポリシリコンによるワードラインの容量Ｃと抵抗ＲによるＣＲ積が、セルのアクセス時間を律速する要因の一つとなる。このためビットライン又はワードライン上にコンタクトホールを複数個設け、メタルラインと接続して低抵抗化することによって、アクセスタイムを改善している。このためメモリ領域上に最低２層のメタル層を形成する必要がある。
【０００６】
図１にこのスプリットゲート型メモリ構造の概略を示す。ビットライン方向に帯状のソース１０９及びドレイン１０８が形成され、その間にやはり帯状のコントロールゲート１０５がドレイン側に寄せられて配置されている。つまり、コントロールゲート１０５はドレイン１０８に接近し、ソースとは間隔をもって配置されている。また、コントロールゲート１０５と垂直なワードライン方向に帯状のセレクトゲート１０６が形成されている。コントロールゲート１０５の下層の基板には、フローティングゲートを介してメモリチャネル１０２が存在し、またメモリチャネル１０２とソース１０９との間には、セレクトトランジスタのチャネル１０１がある。また、チャネル１０１，１０２はビットライン方向には、島状のフィールド酸化膜１０７によって分離されている。
【０００７】
メモリでは通常、ほとんどのパターンは加工限界の最小値で形成される。このため、図１に示すメモリでは、２つのチャネル領域が存在する１ビットあたりのワードライン方向の寸法１０３は、１ビットあたりのビットラインの寸法１０４よりも大きくなる。
【０００８】
図２にメモリアレイでのフィールドおよび拡散層の様子を示す。ソース拡散層１２１とドレイン拡散層１２２が交互に配置され、その間にメモリが形成されるチャネル領域１２５があり、チャネル領域１２５のビットライン方向の素子分離のために、島状のフィールド酸化膜１２４が形成されている。ソース・ドレイン拡散層１２１、１２２には複数ビット置きに、かつソース・ドレイン交互にコンタクトホール１２３が形成されており、上層のメタルビットラインと接続することによってビットライン抵抗を低下させている。また、図には示していないがセレクトゲートはアレイの両端部分で各々にコンタクトホールを設け、メタル層と接続することによって、ワードライン抵抗を低下させている。
【０００９】
図３にメモリアレイのビットライン方向（図２で縦方向）の断面図を示す。この図において、１３４はポリシリコン−メタル間層間絶縁膜であり、フローティングゲート１３０、コントロールゲート１０５及びセレクトゲート１０６を互いに絶縁している。メモリトランジスタが複数個形成されているメモリ領域１３１間にはメモリ内のソース又はドレインのコンタクト１３２が形成されている。また１３５は周辺トランジスタのゲート、１３３は周辺回路部分のコンタクトを示す。
【００１０】
図３においてメモリ領域１３１ではポリシリコン層が３層存在するため、ポリシリコンが１層である周辺回路部分に比べて段差が大きい。このため、メモリ領域１３１に近接して形成されるコンタクトホール１３２は周辺回路のコンタクトホール１３３よりも高い位置にある。しかし、リソグラフィー工程における焦点深度には限界があるため、このようにメモリ部分が周辺に比べて高くなっている場合、コンタクト形成以降の工程で、空間分解能の劣化を招くため、結果的にこの部分での最小加工寸法が大きくなってしまう。通常、スルーホール径はコンタクトホール径よりも大きい。そのため、メタルビットラインをメタルワードラインの上層に形成しようとすれば、図４のようにメモリ領域内でコンタクト上にスルーホール１４１を形成することになるが、その場合、ビットラインピッチよりもスルーホールピッチの方が大きくなってしまう。このため、加工限界値付近で形成されたソース・ドレインのコンタクト上に図４のようにスルーホールを形成することは不可能であり、このことは、メタルビットラインをメタルワードラインの上層に形成することは不可能ということである。このため、メタルビットラインはメタルワードラインの下層という構成にならざるを得ない。
【００１１】
図５はメタルビットラインには第１層目のメタル層（メタル層が多層になっている場合の最下層のメタル層）、メタルワードラインには第２層目のメタル層（メタル層が多層になっている場合の下から２番目のメタル層）という構成にした場合の、ビットライン方向の断面図である。図１でも示したようにこのデバイスはビットライン方向のピッチ１０４の方がワードライン方向のピッチ１０３よりも狭い。このため、図５に示す第２層目のメタル層のピッチ１５１はビットライン方向のメモリのピッチ１０４よりも大きくなる。
【００１２】
【発明が解決しようとする課題】
従来は１つのメタルビットラインに接続されているメモリセルは全ビット一括に消去されてしまうため、メタルビットライン単位でしか消去ブロックを設定することができず、消去ブロックサイズの設定に自由度が少なかった。
フラッシュメモリにおいては、プロセス終了時にＵＶ光によってフローティングゲート中の電荷を放出させる（以下、ＵＶ消去という）。このＵＶ消去は、読み出し回路での基準信号作りや、プロセスデータの解析の上で非常に重要となる。しかし図５の様にメタルワードラインとセレクトゲートの配置ピッチが違う構成とした場合にＵＶ消去を行うと、メタルワードラインの影のために、数ビット置きにＵＶ消去されないビットができてしまう。
【００１３】
また、図５のようにメタルビットラインに第１層目のメタル層を使用した場合、セレクトゲートとメタルビットライン間の距離が近いために、両者間の静電容量が読み出し速度を律速する原因の一つとなっていた。
【００１４】
本発明の第１の目的は、消去ブロックサイズ設定の自由度を大きくすることである。
本発明の第２の目的は、メタルワードラインの影によってＵＶ消去されないビットができるのを防ぐことである。
本発明の第３の目的は、セレクトゲートとメタルビットライン間の静電容量の大きさにより読み出し速度が抑えられることを防ぐことである。
【００１５】
【課題を解決するための手段】
本発明は、スプリットゲート型のメモリセルがマトリクス状に配置されたメモリマトリクスを備えた半導体記憶装置であり、そのメモリマトリクスがメタルビットラインにより選択されるメモリセルの領域とは無関係に設定されたブロックとしてのメモリ領域を複数個有し、メモリ拡散層がソース、ドレインともに各ブロックごとに独立するように分割されて形成され、かつ各メモリ拡散層がそれぞれブロックセレクトトランジスタを介してメタルビットラインに接続されており、コントロールゲートも各ブロックごとに独立するように分割されて形成されている。
これにより、消去ブロックサイズをメタルビットラインに接続されるメモリセルの数とは無関係に設定できるようになり、消去ブロックサイズの設定に大きな自由度を与えることができる。
【００１６】
ビットラインのコンタクトホールを形成する部分とメモリ部分との間にブロックセレクトトランジスタが介在することになるので、コンタクトホールとメモリセルとの距離が大きくなる。メモリセル部分は３層ポリシンコン構造であるため段差が大きいが、メモリセルから離れることによって段差が小さくなり、その部分に形成されるコンタクトホールやスルーホールの径を周辺回路部分と同じように小さくすることができる。
【００１７】
本発明の半導体記憶装置は、以下の工程（Ａ）から（Ｄ）を含んでいる。
（Ａ）半導体基板に素子分領域を形成する工程、
（Ｂ）ゲート酸化を行なった後、そのゲート酸化膜上にチャネル長方向の長さがソース・ドレイン間隔よりも短かく、ドレイン側に寄せられて配置されたメモリセルごとのフローティングゲートと、その上に絶縁膜を介して形成されたコントロールゲートからなるスタックゲートを形成する工程、
（Ｃ）ブロックごとに独立したメモリ拡散領域と、ブロック内でメモリ拡散領域とブロックセレクトトランジスタとなる領域を結ぶ領域とにイオン注入する工程、
（Ｄ）ブロックセレクトトランジスタの領域にブロックセレクトトランジスタを形成する工程。
【００１８】
【発明の実施の形態】
本発明の半導体記憶装置では、メモリ拡散層を挟んで隣りあって配置されたメモリセルは、それぞれのメモリ拡散層に対して線対象に配置されている。
メモリマトリクスがメタルビットラインにより選択されるメモリセルの領域とは無関係に設定されたブロックとしてのメモリ領域を複数個有し、メモリ拡散層がソース、ドレインともに各ブロックごとに形成され、かつ各メモリ拡散層がビットライン方向に隣接するブロック同士の隣接するセレクトゲート間に配置されたブロックセレクトトランジスタを介してメタルビットラインに接続されており、コントロールゲートも各ブロックごとに独立するように分割されて形成されており、ドレインの両脇に配置されているコントロールゲート同士が常に同電位となるように電気的に接続されてコントロールゲート対を形成しており、隣り合ったコントロールゲート対同士が接続されず、一つ置きのコントロールゲート対同士が接続されてコントロールゲート対がブロック内で２つにまとめられていることが好ましい。これにより、隣接ビットに半選択状態によるストレスを加えることなく、書込み動作を行なうことができるようになる。
【００１９】
コントロールゲート対同士を接続する導電体がブロックセレクトトランジスタとメモリ拡散層を結ぶ拡散層上を横切る場合には、その領域には工程（Ｂ）のゲート酸化の前にイオン注入を行なっておく。
ブロックセレクトトランジスタのソース・ドレインの不純物濃度は、周辺トランジスタのソース・ドレインの不純物濃度と同じであることが好ましい。
【００２０】
メモリ拡散層のソース側のブロックセレクトトランジスタのゲート電極と、ドレイン側のブロックセレクトトランジスタのゲート電極は、一つの直線上から外れた位置に配置されていることが好ましい。これにより、ブロックセレクトトランジスタの幅を広くして大きな電流を流すことができるようになる。このことは読み出し速度の高速化に寄与する。
【００２１】
ブロックセレクトトランジスタを介してメモリ拡散層に接続されるメタルビットラインは、メモリ拡散層に平行でメモリ拡散層と同一の間隔で、帯状の金属層にてなり、メモリ拡散層の上層に絶縁層を介して配置されており、セレクトゲートにはメタルワードラインが接続されるが、メタルワードラインはセレクトゲートに平行でセレクトゲートと同一の間隔で、帯状に形成された金属層にてなり、セレクトゲートの上層に絶縁層を介して配置され、メタルワードラインとセレクトゲートがセレクトゲートの延長線上に配置されたコンタクトホールによって電気的に接続されており、メタルワードラインがメタルビットラインよりも下層に形成されていることが好ましい。これにより、セレクトゲートとメタルビットライン間の容量が減少し、信号の読み出し速度が向上する。またメモリ上のメタル層とメモリのピッチがワードライン方向、ビットライン方向とも等しくなるために、メタル層の影となるビットが無くなり、全ビットをＵＶ消去することができるようになる。
【００２２】
コントロールゲートもブロック単位で分割されている。そこで、ブロック内ではコントロールゲート上に少なくとも２つのコンタクトホールが形成され、コントロールゲートの上層には絶縁膜を介してワードラインに平行な帯状の金属層が形成され、その金属層がそのコンタクトホールによってコントロールゲートに接続されていることが好ましい。これにより、コントロールゲートの抵抗を軽減することができ、信号の読み出し速度を向上させることができる。
【００２３】
ブロックセレクトトランジスタのゲート電極はブロック内で複数のブロックセレクトトランジスタに共通になるようにポリシリコン層により形成される。そこで、その共通のポリシリコン層上に少なくとも２つのコンタクトホールが形成され、そのポリシリコン層の上層には絶縁膜を介してワードラインに平行な帯状の金属層が形成され、その金属層がそのコンタクトホールによってそのポリシリコン層に接続されていることが好ましい。これにより、ブロックセレクトトランジスタのゲート抵抗を軽減することができ、信号の読み出し速度を向上させることができる。
【００２４】
【実施例】
図６に一実施例におけるメモリマトリクスの１つのブロックを示す。フローティングゲート、コントロールゲート、及びセレクトゲートを有するスプリットゲート型のメモリセル１は、ブロック内ではメモリ拡散層７、８によって複数個が並列に接続され、またそれぞれのソースおよびドレインを共有する形でマトリクス状に配置されている。そしてこのメモリ拡散層７、８は各ブロックで独立して形成されており、それぞれブロックセレクトトランジスタ９、１０を介してメタルビットライン１１、１２に接続されている。メモリ拡散層７，８を挟んで隣りあって配置されたメモリセル１は、それぞれのメモリ拡散層７又は８に対して線対象に配置されている。
【００２５】
ドレイン８の両側にあるコントロールゲート２、３は電気的に接続されてコントロールゲート対４を構成している。また、このコントロールゲート対４は隣り合ったコントロールゲート対５とは接続されず、一つおいたコントロールゲート対６、さらにまた一つおいたコントロールゲート対１４、というように一つ置きに接続され、同様にコントロールゲート対４の隣にあるコントロールゲート対５も同様に一つ置きのコントロールゲート対１３，１５と接続されている。これにより、隣接ビットに半選択状態によるストレスを加えることなく、書込み動作を行なうことができるようになる。これらのコントロールゲート対間の接続はすべてブロック内で行われており、他のブロックとは直接電気的な接続は行われていない。
【００２６】
図７にこの実施例の動作条件の一例を示す。Read L1&L2は図中のメモリセルL1およびL2のデータを読み出す場合の電圧条件を示している。ここで単位はすべてボルト（Ｖ）であり、Fは開放を意味する。Eraseはブロック内のすべてのメモリを消去する事を示し、PGMはそれぞれのメモリセルへの書込みを意味する。
【００２７】
次にこの回路を半導体基板に製作したときの平面概略図を図８に示す。
チャネル長方向の長さがソース拡散層３８とドレイン拡散層３９との間隔よりも短かいフローティングゲート３２がドレイン側に寄せられて配置され、その真上を帯状のポリシリコンのコントロールゲート３３がドレイン拡散層３９と平行に配置されている。ソース拡散層３８とドレイン拡散層３９はそれぞれを挟んで配置された対をなすメモリセル間で共有され、ソース拡散層３８に対してもドレイン拡散層３９に対してもメモリセルは線対象に配置されている。コントロールゲート３３は１つのドレインを挟む隣り合ったメモリセル同士でポリシリコン層３３ａ，３３ｂにより接続されて対を形成しており、このコントロールゲート対同士は一つ置きに互いに接続されている。コントロールゲート３３はブロックごとに独立したパターンとして形成されている。
【００２８】
コントロールゲート３３と直交する方向に延びる帯状のポリシリコン層にてなるセレクトゲート３４が配置されている。
メモリ拡散層であるソース拡散層３８とドレイン拡散層３９は、ブロックごとに独立して形成されている。ソース拡散層３８とドレイン拡散層３９はそれぞれブロックセレクトトランジスタ４０、３７と接続され、コンタクトホール４１、３６を介してメタルビットライン（図示略）と接続されている。
【００２９】
またソース拡散層３８用のブロックセレクトトランジスタ４０とドレイン拡散層３９用のブロックセレクトトランジスタ３７のゲート３５は、１つの直線上にはなく、ずらして配置されている。このことによって直線上に配置されたときに比較して、広いトランジスタ幅（チャネル幅）を確保でき、このため一層大きな電流量を確保でき、このことが読み出し速度の高速化につながる。
【００３０】
次に本発明の製造工程を図９〜図１７により説明する。
（Ａ）まずＰ型シリコン基板上にフィールド酸化を行い、メモリセル、ブロックセレクトトランジスタや周辺トランジスタ、および拡散層が形成される活性領域５０を形成するために、それらの間を分離する素子分領域５１を形成する（図９）。
次にこの活性領域５０でコントロールゲート同士を接続するポリシリコン層３３ａ，３３ｂ（図８参照）が交差する領域５３に、イオン注入を用いてヒ素の注入を行う。
【００３１】
（Ｂ）次に全面にゲート酸化を行いその後フローティングゲート３２となるポリシリコンの成膜を行う。フローティングゲートをビットラインと垂直な方向に分離する帯状にエッチングした後、ポリシリコン間絶縁膜を成膜しさらにコントロールゲート３３となるポリシリコンの成膜を行なう。
さらにこのフローティングゲート用ポリシリコン層／ポリシリコン間絶縁膜／コントロールゲート用ポリシリコン層をビットラインと平行な方向に帯状に同時にエッチングすることにより、フローティングゲート３２とブロックごとに独立したコントロールゲート３３を形成する。またこのとき、ドレインを挟む隣り合ったコントロールゲートは電気的に接続された対を形成するように、かつこの対がブロック内で一つ置きに接続されるようにコントロールゲート用ポリシリコン層のエッチングを行なって、ポリシリコン層パターン３３ａ，３３ｂを形成する（図１０）。
【００３２】
（Ｃ）次にメモリのソースとなる部分３８、ドレインとなる部分３９のメモリ拡散領域、ならびにこれらのメモリ拡散領域とブロックセレクトトランジスタとなる領域６０を結ぶ領域５７に、イオン注入を用いてヒ素を注入する（図１１）。
このとき、領域５７上にコントロールゲートを接続するポリシリコン層パターン３３ａ，３３ｂが存在する領域では、そのポリシリコン層パターン３３ａ，３３ｂがマスクとなってしまい、領域５７中にヒ素が注入されない。しかし、この領域では図９で前述したように、あらかじめヒ素の注入を行なっているために、メモリ拡散層とブロックセレクトトランジスタの電気的な接続は保たれる。
また、この領域ではゲート酸化前にヒ素注入を行なっているため、ゲート酸化膜よりも厚い増速酸化膜が形成されるため、拡散層とコントロールゲートとの電気的な絶縁性も確保できる。
【００３３】
（Ｄ）次にコントロールゲート側壁に、自己整合によって、酸化膜の側壁を形成した後、再度ウェハ全面にゲート酸化を行ない、ポリシリコン層の成膜を行なう。
次に、このポリシリコン層のパターニングを行ない、セレクトゲート３４、並びにブロックセレクトトランジスタのゲート３５及び周辺トランジスタのゲート（図示されていない）を形成する（図１２）。
【００３４】
（Ｅ）次にブロックセレクトトランジスタの領域６０と周辺トランジスタのソース・ドレイン用の領域（図示されていない）にヒ素注入を行ない、ブロックセレクトトランジスタと周辺トランジスタ（図示されていない）のソースおよびドレインを形成する（図１３）。
ブロックセレクトトランジスタとメモリ拡散領域を結ぶ拡散領域上を、他のブロックトランジスタのゲートが交差する領域６４では、２回目のゲート酸化前に、あらかじめヒ素が注入されており、このためこの領域６４ではポリシリコン層と拡散層の間に、２回目のゲート酸化によって、ゲート酸化よりも厚い増速酸化膜が形成されているため、ゲートと拡散層の電気的絶縁性が確保できる。
【００３５】
（Ｆ）次に全面にメタル−ポリシリコン間絶縁膜を形成し、ブロックセレクトトランジスタのドレイン部分にコンタクトホール３６，４１、セレクトゲート上にコンタクトホール６６、コントロールゲート上にコンタクトホール６７、ブロックセレクトトランジスタのゲート上にコンタクトホール６８を形成する（図１４）。
このとき、コンタクトホール３６，４１はブロックセレクトトランジスタがあるために、無いときに比べてメモりからの距離が大きくなる。このため高段差部分からの距離が大きくなるために、メタル−ポリシリコン間絶縁膜の膜厚が周辺回路部分と同じになる。この部分に形成されるコンタクホールは、従来絶縁膜の膜厚が厚かった場合には、フォトグラフィー時の焦点深度からはずれるため、コンタクトホール径を周辺に比べて大きくする必要があった。しかし、本発明においては、メタル−ポリシリコン間絶縁膜の膜厚は周辺部分と同じであるために、この焦点深度の問題は無くなり、周辺回路部分のコンタクトホールと同一径とすることができる。
【００３６】
（Ｇ）次に全面にＡｌ合金からなる金属層を成膜し、その金属層にパターン化を施し、セレクトゲート直上にセレクトゲートと同一のピッチで、かつセレクトゲートに対して平行な帯状の金属層パターン６９を形成し、コンタクトホール６６を介してセレクトゲートと接続する。また、その金属層によりワードライン方向に平行な帯状のパターンも同時に形成して、コンタクトホール６７を介してコントロールゲートに接続する。さらに、その金属層によりワードライン方向に平行な帯状のパターンも同時に形成して、コンタクトホール６８を介してブロックセレクトトランジスタのゲートに接続する（図１５）。
このとき、金属層６９は多層金属層中でもっとも下層となるために、最小加工寸法は上層の金属層よりも、小さくできる。従ってメモリの短手方向であるビットライン方向に垂直なストライプ形状である金属層６９でも、メモリのピッチと同一のピッチで、加工することができる。
【００３７】
（Ｈ）次に全面に金属−金属間絶縁膜を形成し、さらにブロックセレクトトランジスタのドレイン部分にスルーホール７２を形成する（図１６）。上述したように、スルーホール７２を形成する部分のメタル−ポリシリコン間絶縁膜は、周辺回路部分の厚さと同じである。このためスルーホール７２形成時の高さも周辺部分と同じであるためにスルーホール径を、周辺回路部分と同じ径にすることができる。
【００３８】
（Ｉ）次に全面にＡｌ合金からなる金属層を形成し、メモリのソース・ドレインピッチと同一で、かつビットライン方向に平行で帯状のメタルビットライン７３を形成し、スルーホール７２、コンタクトホール３６，４１を介して、ブロックセレクトトランジスタのドレイン部分に接続する（図１７）。
ここで、メタルビットライン７３はスルーホール７２との接続部分で、スルーホール７２に対して、リソグラフィー時のマスク合わせ余裕を考慮して、一定のオーバーラップを設ける必要がある。従来この部分ではスルーホールを形成しようとした場合、メタル−ポリシリコン間絶縁膜の膜厚が厚いため、リソグラフィー時において、焦点深度からはずれるため周辺回路部分に比べてスルーホール径を大きくする必要があった。下層から第１層目のメタルよりも最小加工寸法が大きくなる第２層メタルを用いて、メモリの周期と同一のピッチで、メタルビットライン７３を形成することができなかった。
しかし、本発明ではスルーホールを周辺回路部分と同一径まで小さくすることができるため、第２層メタルを用いても、メモリのピッチと同一ピッチでメタルビットライン７３を形成できる。
【００３９】
【発明の効果】
本発明では、スプリットゲート型のメモリセルがマトリクス状に配置されたメモリマトリクスを複数のブロックに分割し、メモリ拡散層はソース、ドレインともに各ブロックごとに独立するように分割されて形成されているので、消去ブロックサイズをメタルビットラインに接続されるメモリセルの数とは無関係に設定できるようになり、消去ブロックサイズの設定に大きな自由度を与えることができる。
各メモリ拡散層がそれぞれブロックセレクトトランジスタを介してメタルビットラインに接続されているので、ビットラインのコンタクトホールを形成する部分とメモリ部分との間にブロックセレクトトランジスタが介在することになり、コンタクトホールとメモリセルとの距離が大きくなる。メモリセル部分は３層ポリシンコン構造であるため段差が大きいが、メモリセルから離れることによって段差が小さくなり、その部分に形成されるコンタクトホールやスルーホールの径を周辺回路部分と同じように小さくすることができる。
【００４０】
フローティングゲートが寄せられて形成されている側のメモリ拡散層の両脇に配置されているコントロールゲート同士が常に同電位となるように電気的に接続されてコントロールゲート対を形成しており、隣り合ったコントロールゲート対同士が接続されず、１つ置きのコントロールゲート対同士が接続されているので、隣接ビットに半選択状態によるストレスを加えることなく、書込み動作を行なうことができるようになる。
ブロックセレクトトランジスタのソース・ドレインとメモリ拡散層とは別工程で形成されるので、ともに最適化することができる。
メモリ拡散層のソース側のブロックセレクトトランジスタのゲート電極と、ドレイン側のブロックセレクトトランジスタのゲート電極は、一つの直線上から外れた位置に配置すれば、ブロックセレクトトランジスタの幅を広くして大きな電流を流すことができるようになり、読み出し速度の高速化に寄与する。
【００４１】
メタルビットラインをメモリ拡散層に平行でメモリ拡散層と同一の間隔で、帯状の金属層にて形成し、メタルワードラインをセレクトゲートに平行でセレクトゲートと同一の間隔で、帯状に形成された金属層にて形成し、メタルワードラインをメタルビットラインよりも下層に形成すれば、セレクトゲートとメタルビットライン間の容量が減少し、信号の読み出し速度が向上する。またメモリ上のメタル層とメモリのピッチがワードライン方向、ビットライン方向とも等しくなるために、メタル層の影となるビットが無くなり、全ビットをＵＶ消去することができるようになる。
ブロック内ではコントロールゲート上に少なくとも２つのコンタクトホールを介して金属層に接続すれば、コントロールゲートの抵抗を軽減することができ、信号の読み出し速度を向上させることができる。
ブロックセレクトトランジスタのブロック内での共通のゲートを少なくとも２つのコンタクトホールを介して金属層に接続すれば、ブロックセレクトトランジスタのゲート抵抗を軽減することができ、信号の読み出し速度を向上させることができる。
【００４２】
本発明の製造方法では、メモリ拡散領域とブロックセレクトトランジスタとなる領域を結ぶ連結領域とにイオン注入しておき、ブロックセレクトトランジスタのゲート酸化を行なった後にポリシリコン層を成膜し、それをパターン化してブロックセレクトトランジスタのゲートを形成するので、ブロックセレクトトランジスタのゲートがその連結領域を横切る場合でもブロックセレクトトランジスタのゲートとその連結領域の拡散層との間に増速酸化によって、ゲート酸化膜よりも厚い酸化膜を作ることができ、ブロックセレクトトランジスタのゲートと拡散層との間の絶縁性を確保できる。
また、ブロックセレクトトランジスタとメモリ拡散層を結ぶ拡散層上をコントロールゲート同士を接続する導電体が横切る領域が存在する場合、その領域にはフローティングゲートの下のゲート酸化膜を形成するためのゲート酸化の前にイオン注入を行なっておくようにすれば、コントロールゲート同士を接続する導体と拡散層の間に、増速酸化によって、ゲート酸化膜よりも厚い絶縁膜を作ることができるので、コントロールゲートを接続する導体と拡散層の間の絶縁性を確保することができる。
【図面の簡単な説明】
【図１】スプリットゲート型メモリ構造を示す概略図である。
【図２】従来のメモリアレイでのフィールドおよび拡散層を示す平面図である。
【図３】図２のメモリアレイのビットライン方向での断面図である。
【図４】従来のメモリ領域内でコンタクト上にスルーホールを形成しようとした場合の断面図である。
【図５】メタルビットラインを下層、メタルワードラインを上層とした場合の従来の装置のビットライン方向の断面図である。
【図６】一実施例を示す回路図である。
【図７】同実施例の動作条件を示す回路図と図表である。
【図８】同実施例の平面図である。
【図９】  本発明の製造方法における素子分領域形成とコントロールゲート同士を接続する領域へのイオン注入工程を示す図である。
【図１０】本発明の製造方法におけるコントロールゲートとフローティングゲートを形成する工程を示す図である。
【図１１】本発明の製造方法におけるメモリ拡散領域と、メモリ拡散領域とブロックセレクトトランジスタとなる領域を結ぶ領域とにイオン注入する工程を示す図である。
【図１２】本発明の製造方法におけるセレクトゲートとブロックセレクトトランジスタのゲートを形成する工程を示す図である。
【図１３】本発明の製造方法におけるブロックセレクトトランジスタのソースおよびドレインを形成する工程を示す図である。
【図１４】本発明の製造方法におけるブロックセレクトトランジスタのドレイン部分その他の部分のコンタクトホールを形成する工程を示す図である。
【図１５】本発明の製造方法における金属層パターン化を形成する工程を示す図である。
【図１６】本発明の製造方法におけるブロックセレクトトランジスタのドレイン部分にスルーホールを形成する工程を示す図である。
【図１７】本発明の製造方法におけるメタルビットラインを形成を形成する工程を示す図である。
【符号の説明】
１，３２      フローティングゲート
２，３，３３      コントロールゲート
７，３８      ソース拡散領域
８，３９      ドレイン拡散領域
９，１０，３７，４０      ブロックセレクトトランジスタ
１１，１２，７３      メタルビットライン
３３ａ，３３ｂ      コントロールゲート間を接続するパターン
３４      セレクトゲート
３５      ブロックセレクトトランジスタのゲート
３６，４１      コンタクトホール
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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