(57)【特許請求の範囲】
【請求項１】
メモリアドレスを格納および処理するシステムであって、
複数のアドレス格納部であって、該複数のアドレス格納部のそれぞれが入力イネーブル信号に応答して、複数のアドレスビットを含むそれぞれのＭビットメモリアドレスを受信し格納し、該複数のアドレス格納部のそれぞれがそれぞれの出力イネーブル信号に応答して該格納されたＭビットメモリアドレスの複数のアドレスビットを同時にＭビットバスに印加し、該Ｍビットバスが複数のビットを有し、該Ｍビットバスのビットのそれぞれは、該複数のアドレス格納部のすべての対応するビットに結合されている、複数のアドレス格納部と、
Ｍビットメモリアドレスを受信するように適合された入力バスを有するメモリアドレス処理回路と、
Ｍ個のアドレスバス回路であって、該Ｍ個のアドレスバス回路のそれぞれが該Ｍビットバスのそれぞれのビットに結合されており、該Ｍ個のアドレスバス回路が、該イネーブルされたアドレス格納部からの該Ｍビットメモリアドレスのそれぞれのアドレスビットを該メモリアドレス処理回路に結合する、Ｍ個のアドレスバス回路と、
該入力イネーブル信号と該出力イネーブル信号とを該複数のアドレス格納部のそれぞれに選択的に印加する制御回路と
を備えた、システム。
【請求項２】
前記メモリアドレス処理部がアドレスデコーダを含む、請求項１に記載の格納および処理システム。
【請求項３】
前記格納および処理システムがバーストモードで動作することを可能にするための加算器をさらに備え、該加算器が、前記アドレスバス回路のそれぞれの出力端子に結合された複数の入力端子と、該アドレスバス回路のそれぞれの入力端子に結合された複数の出力端子とを有し、該加算器が、該アドレスバス回路の該複数の出力端子から受信されるメモリアドレスよりも所定の数だけ大きいメモリアドレスを該アドレスバス回路の該複数の入力端子に印加する、請求項１に記載の格納および処理システム。
【請求項４】
前記所定の数が１である、請求項３に記載の格納および処理システム。
【請求項５】
前記アドレスバス回路のそれぞれは、前記Ｍビットメモリアドレスのそれぞれのアドレスビットに対応する論理レベルを受信するラッチ回路を備え、該ラッチ回路は、該Ｍビットメモリアドレスのそれぞれのアドレスビットに対応する論理レベルが、前記イネーブルされたアドレス格納部によって該アドレスバス回路にもはや印加されていない場合において、該アドレスバス回路のそれぞれの出力端子において該論理レベルを維持する、請求項１に記載の格納および処理システム。
【請求項６】
前記Ｍビットメモリアドレスが、少なくとも１つのメモリアレイ内の複数のメモリセルの複数の列のそれぞれのアドレスを含む、請求項１に記載の格納および処理システム。
【請求項７】
複数のコマンドパケットを受信および処理するシステムであって、該複数のコマンドパケットのそれぞれが複数のコマンドワードを含み、該複数のコマンドワードのうちの少なくとも１つが少なくとも１つのメモリアドレスを含み、該少なくとも１つのメモリアドレスが複数のアドレスビットを含み、該システムは、
各コマンドパケットの所定数のコマンドワードを受信し格納するコマンドバッファと、
該コマンドバッファに結合された少なくとも１つのコマンドワードレジスタであって、該所定数のコマンドワードが該コマンドバッファに格納された後に該コマンドワードが該コマンドバッファから該コマンドワードレジスタに転送される、少なくとも１つのコマンドワードレジスタと、
該コマンドワードレジスタに結合された複数の格納部であって、該複数の格納部のそれぞれが、それぞれの入力イネーブル信号に応答して、該コマンドワードレジスタから受信されたそれぞれのコマンドワードのメモリアドレス部分の複数のアドレスビットを少なくとも格納し、該複数の格納部のそれぞれが、それぞれの出力イネーブル信号に応答して、該格納されたメモリアドレス部分の複数のアドレスビットを同時に該格納部の出力バスに印加する、複数の格納部と、
それぞれのイネーブル信号を生成して、該複数の格納部に印加することにより、各メモリアドレス部分の複数のアドレスビットが該コマンドワードレジスタからそれぞれの格納部に転送されるようにする制御回路であって、それぞれの出力イネーブル信号を生成して、該複数の格納部に印加することにより、該複数の格納部のうちの１つがそれぞれの格納されたメモリアドレス部分の複数のアドレスビットを出力するようにする制御回路と、
該複数の格納部のすべての該出力バスに結合された入力バスを有するメモリアドレス処理回路であって、該出力イネーブル信号を受信する該格納部から該メモリアドレス部分の複数のアドレスビットを受信するメモリアドレス処理回路と
を備えた、システム。
【請求項８】
前記メモリアドレス処理部がアドレスデコーダを含む、請求項７に記載のコマンドパケット受信および処理システム。
【請求項９】
前記メモリアドレス処理回路の前記入力バスのそれぞれのビットを前記複数の格納部のそれぞれのビットに結合する複数のメモリアドレスバス回路をさらに備えた、請求項７に記載のコマンドパケット受信および処理システム。
【請求項１０】
前記アドレスバス回路のそれぞれは、ラッチ回路を含み、該ラッチ回路は、メモリアドレスのそれぞれのアドレスビットに対応する論理レベルが格納部によって該アドレスバス回路にもはや印加されていない場合において、該アドレスバス回路のそれぞれの出力端子においてメモリアドレスのそれぞれのアドレスビットに対応する論理レベルを維持する、請求項９に記載のコマンドパケット受信および処理システム。
【請求項１１】
バーストモードで動作することを可能にするための加算器をさらに備え、該加算器が、前記アドレスバス回路のそれぞれの出力端子に結合された複数の入力端子と、該アドレスバス回路のそれぞれの入力端子に結合された複数の出力端子とを有し、該加算器が、該アドレスバス回路の該複数の出力端子から受信されるメモリアドレスよりも所定の数だけ大きいメモリアドレスを該アドレスバス回路の該複数の入力端子に印加する、請求項９に記載のコマンドパケット受信および処理システム。
【請求項１２】
前記所定の数が１である、請求項１１に記載のコマンドパケット受信および処理システム。
【請求項１３】
前記メモリアドレス部分は、少なくとも１つのメモリアレイ内の複数のメモリセルの複数の列のそれぞれのアドレスを含む、請求項７に記載のコマンドパケット受信および処理システム。
【請求項１４】
メモリデバイスであって、
行アドレスおよび列アドレスによって決定される位置でデータを格納するように適合された複数のメモリセルの少なくとも１つのアレイと、
該行アドレスを受信しデコードし、かつ、該行アドレスに対応する複数のメモリセルの１つの行を選択するように適合された行アドレス回路と、
データを受信するか、または、該列アドレスに対応する選択された列における該複数のメモリセルのうちの１つにデータを印加するように適合された列アドレス回路と、
外部端子と該列アドレス回路との間でデータを結合するように適合されたデータパス回路と、
複数のコマンドワードを含むコマンドパケットを受信するように適合されたコマンドバッファであって、該複数のコマンドワードのうちの少なくとも１つが、該メモリデバイスの動作を制御するためのコマンドを含み、該複数のコマンドワードのうちの少なくとも１つが、該行アドレス回路に結合された行アドレスを含み、該複数のコマンドワードのうちの少なくとも１つが、複数のアドレスビットを含むＭビット列アドレスを含む、コマンドバッファと、
該コマンドバッファに結合され、該コマンドバッファからそれぞれのＭビット列アドレスの複数のアドレスビットを受信する複数のアドレス格納部であって、該Ｍビット列アドレスの複数が、それぞれの入力イネーブル信号に応答してそれぞれのアドレス格納部に格納され、それぞれのアドレス格納部に格納された各Ｍビット列アドレスの複数のアドレスビットが、それぞれの出力イネーブル信号に応答して、同時にＭビットバスに印加され、該Ｍビットバスが複数のビットを有し、該Ｍビットバスのビットのそれぞれが該複数のアドレス格納部のすべての対応するビットに結合されている、複数のアドレス格納部と、
Ｍ個の列アドレスバス回路であって、Ｍ個の列アドレスバス回路のそれぞれが該Ｍビットバスのそれぞれのビットに結合されており、該Ｍ個の列アドレスバス回路が該イネーブルされたアドレス格納部からの該列アドレスを該列アドレス回路に結合する、Ｍ個の列アドレスバス回路と、
該入力イネーブル信号と該出力イネーブル信号とを該複数のアドレス格納部のそれぞれに選択的に印加する制御回路と
を備えた、メモリデバイス。
【請求項１５】
前記メモリデバイスがバーストモードで動作することを可能にするための加算器をさらに備え、該加算器が、前記アドレスバス回路のそれぞれの出力端子に結合された複数の入力端子と、該アドレスバス回路のそれぞれの入力端子に結合された複数の出力端子とを有し、該加算器が、該アドレスバス回路の該出力端子から受信されるメモリアドレスよりも所定の数だけ大きいメモリアドレスを該アドレスバス回路の該入力端子に印加する、請求項１４に記載のメモリデバイス。
【請求項１６】
前記所定の数が１である、請求項１５に記載のメモリデバイス。
【請求項１７】
前記Ｍ個の列アドレスバス回路のそれぞれは、ラッチ回路を含み、該ラッチ回路は、列アドレスのそれぞれのアドレスビットに対応する論理レベルが前記イネーブルされたアドレス部によって該列アドレスバス回路にもはや印加されていない場合において、該列アドレスバス回路のそれぞれの出力端子において論理レベルを維持する、請求項１４に記載のメモリデバイス。
【請求項１８】
前記メモリデバイスがパケット化ダイナミックランダムアクセスメモリを含む、請求項１４に記載のメモリデバイス。
【請求項１９】
メモリデバイスであって、
コマンドワードに応答して、行アドレスおよび列アドレスによって決定される位置でデータを格納するように適合された複数のメモリセルの少なくとも１つのアレイと、
該コマンドワードに応答して、該行アドレスを受信しデコードし、かつ、該行アドレスに対応する複数のメモリセルの１つの行を選択するように適合された行アドレス回路と、
該コマンドワードに応答して、データを受信するか、または、該列アドレスに対応する選択された列における該複数のメモリセルのうちの１つにデータを印加するように適合された列アドレス回路と、
該コマンドワードに応答して、外部端子と該列アドレス回路との間でデータを結合するように適合されたデータパス回路と、
コマンドバス上で受信されたコマンドワードを格納するように適合されたコマンドバッファと、
該コマンドバッファに結合された少なくとも１つのコマンドワードレジスタであって、所定数のコマンドワードが該コマンドバッファに格納された後に該コマンドワードが該コマンドバッファから該コマンドワードレジスタに転送される、少なくとも１つのコマンドワードレジスタと、
該コマンドワードレジスタに結合された複数の格納部であって、該複数の格納部のそれぞれが、それぞれの入力イネーブル信号に応答して、該コマンドワードレジスタから受信されたそれぞれのコマンドワードのメモリアドレス部分を少なくとも格納し、該メモリアドレス部分が複数のアドレスビットを含み、該複数の格納部のそれぞれが、それぞれの出力イネーブル信号に応答して、該格納されたメモリアドレス部分の複数のアドレスビットを同時に該格納部の出力バスに印加する、複数の格納部と、
それぞれの入力イネーブル信号を生成して、該複数の格納部に印加することにより、各メモリアドレス部分の複数のアドレスビットが該コマンドワードレジスタからそれぞれの格納部に転送されるようにする制御回路であって、それぞれの出力イネーブル信号を生成して、該複数の格納部に印加することにより、該複数の格納部のうちの１つがそれぞれの格納されたメモリアドレス部分の複数のアドレスビットを出力するようにする制御回路と、
該複数の格納部のすべての該出力バスに結合された入力バスを有するメモリアドレス処理回路であって、それぞれの出力イネーブル信号を受信する該格納部から該メモリアドレス部分の複数のアドレスビットを受信するメモリアドレス処理回路と
を備えた、メモリデバイス。
【請求項２０】
前記メモリアドレス処理部がアドレスデコーダを含む、請求項１９に記載のメモリデバイス。
【請求項２１】
前記メモリアドレス処理回路の入力バスのそれぞれのビットを前記複数の格納部のそれぞれのビットに結合する複数のメモリアドレスバス回路をさらに備えた、請求項１９に記載のメモリデバイス。
【請求項２２】
前記アドレスバス回路のそれぞれは、ラッチ回路を含み、該ラッチ回路は、メモリアドレスのそれぞれのアドレスビットに対応する論理レベルが格納部によって該アドレスバス回路にもはや印加されていない場合において、該アドレスバス回路のそれぞれの出力端子においてメモリアドレスのそれぞれのアドレスビットに対応する論理レベルを維持する、請求項２１に記載のメモリデバイス。
【請求項２３】
バーストモードで動作することを可能にするための加算器をさらに備え、該加算器が、前記アドレスバス回路のそれぞれの出力端子に結合された複数の入力端子と、該アドレスバス回路のそれぞれの入力端子に結合された複数の出力端子とを有し、該加算器が、該アドレスバス回路の該複数の出力端子から受信されるメモリアドレスよりも所定の数だけ大きいメモリアドレスを該アドレスバス回路の該複数の入力端子に印加する、請求項１９に記載のメモリデバイス。
【請求項２４】
前記所定の数が１である、請求項２３に記載のメモリデバイス。
【請求項２５】
前記メモリデバイスがパケット化ダイナミックランダムアクセスメモリを含む、請求項１９に記載のメモリデバイス。
【請求項２６】
コンピュータシステムであって、
プロセッサバスを有するプロセッサと、
該プロセッサバスを介して該プロセッサに結合された入力デバイスであって、該コンピュータシステムにデータが入力されることを可能にするように適合された入力デバイスと、
該プロセッサバスを介して該プロセッサに結合された出力デバイスであって、該コンピュータシステムからデータが出力されることを可能にするように適合された出力デバイスと、
該プロセッサバスを介して該プロセッサに結合されたメモリデバイスと
を備え、
該メモリデバイスは、
行アドレスおよび列アドレスによって決定される位置でデータを格納するように適合された複数のメモリセルの少なくとも１つのアレイと、
該行アドレスを受信しデコードし、かつ、該行アドレスに対応する複数のメモリセルの１つの行を選択するように適合された行アドレス回路と、
データを受信するか、または、該列アドレスに対応する選択された列における該複数のメモリセルのうちの１つにデータを印加するように適合された列アドレス回路と、
外部端子と該列アドレス回路との間でデータを結合するように適合されたデータパス回路と、
複数のコマンドワードを含むコマンドパケットを受信するように適合されたコマンドバッファであって、該複数のコマンドワードのうちの少なくとも１つが該メモリデバイスの動作を制御するためのコマンドを含み、該複数のコマンドワードのうちの少なくとも１つが該行アドレス回路に結合された行アドレスを含み、該複数のコマンドワードのうちの少なくとも１つが、複数のアドレスビットを含むＭビット列アドレスを含む、コマンドバッファと、
該コマンドバッファに結合された複数のアドレス格納部であって、該コマンドバッファからそれぞれのＭビット列アドレスの複数のアドレスビットを受信し、該Ｍビット列アドレスの複数が、それぞれの入力イネーブル信号に応答してそれぞれのアドレス格納部に格納され、それぞれのアドレス格納部に格納された各Ｍビット列アドレスの複数のアドレスビットが、それぞれの出力イネーブル信号に応答して、同時にＭビットバスに印加され、Ｍビットバスが複数のビットを有し、該Ｍビットバスのビットのそれぞれが該複数のアドレス格納部のすべての対応するビットに結合されている、複数のアドレス格納部と、
Ｍ個の列アドレスバス回路であって、Ｍ個の列アドレスバス回路のそれぞれが該Ｍビットバスのそれぞれのビットに結合されており、該Ｍ個の列アドレスバス回路が該イネーブルされたアドレス格納部からの該列アドレスを該列アドレス回路に結合する、Ｍ個の列アドレスバス回路と、
該入力イネーブル信号と該出力イネーブル信号とを該複数のアドレス格納部のそれぞれに選択的に印加する制御回路と
を含む、コンピュータシステム。
【請求項２７】
前記メモリデバイスがバーストモードで動作することを可能にするための加算器をさらに備え、該加算器が、前記アドレスバス回路のそれぞれの出力端子に結合された複数の入力端子と、該アドレスバス回路のそれぞれの入力端子に結合された複数の出力端子とを有し、該加算器が、該アドレスバス回路の該複数の出力端子から受信されるメモリアドレスよりも所定の数だけ大きいメモリアドレスを該アドレスバス回路の該複数の入力端子に印加する、請求項２６に記載のコンピュータシステム。
【請求項２８】
前記所定の数が１である、請求項２７に記載のコンピュータシステム。
【請求項２９】
前記Ｍ個の列アドレスバス回路のそれぞれは、ラッチ回路を含み、該ラッチ回路は、列アドレスのそれぞれのアドレスビットに対応する論理レベルが前記イネーブルにされたアドレス部によって該列アドレスバス回路にもはや印加されていない場合において、該列アドレスバス回路のそれぞれの出力端子において論理レベルを維持する、請求項２６に記載のコンピュータシステム。
【請求項３０】
前記メモリデバイスがパケット化ダイナミックランダムアクセスメモリを含む、請求項２６に記載のコンピュータシステム。
【請求項３１】
コンピュータシステムであって、
プロセッサバスを有するプロセッサと、
該プロセッサバスを介して該プロセッサに結合された入力デバイスであって、該コンピュータシステムにデータが入力されることを可能にするように適合された入力デバイスと、
該プロセッサバスを介して該プロセッサに結合された出力デバイスであって、該コンピュータシステムからデータが出力されることを可能にするように適合された出力デバイスと、
該プロセッサバスを介して該プロセッサに結合されたメモリデバイスと
を備え、
該メモリデバイスは、
コマンドワードに応答して、行アドレスおよび列アドレスによって決定される位置でデータを格納するように適合された複数のメモリセルの少なくとも１つのアレイと、
該コマンドワードに応答して、該行アドレスを受信しデコードし、かつ、該行アドレスに対応する該複数のメモリセルの１つの行を選択するように適合された行アドレス回路と、
該コマンドワードに応答して、データを受信するか、または、該列アドレスに対応する選択された列における該複数のメモリセルのうちの１つにデータを印加するように適合された列アドレス回路と、
該コマンドワードに応答して、外部端子と該列アドレス回路との間で該データを結合するように適合されたデータパス回路と、
コマンドバス上で受信されたコマンドワードを格納するように適合されたコマンドバッファと、
該コマンドバッファに結合された少なくとも１つのコマンドワードレジスタであって、所定数のコマンドワードが該コマンドバッファに格納された後に該コマンドワードが該コマンドバッファから該コマンドワードレジスタに転送される、少なくとも１つのコマンドワードレジスタと、
該コマンドワードレジスタに結合された複数の格納部であって、該複数の格納部のそれぞれが、それぞれの入力イネーブル信号に応答して、該コマンドワードレジスタから受信されたそれぞれのコマンドワードのメモリアドレス部分を少なくとも格納し、該メモリアドレス部分が複数のアドレスビットを含み、該複数の格納部のそれぞれが、それぞれの出力イネーブル信号に応答して、該格納されたメモリアドレス部分の複数のアドレスビットを同時に該格納部の出力バスに印加する、複数の格納部と、
それぞれの入力イネーブル信号を生成して、該複数の格納部に印加することにより、各メモリアドレス部分の複数のアドレスビットが該コマンドワードレジスタからそれぞれの格納部に転送されるようにする制御回路であって、それぞれの出力イネーブル信号を生成して、該複数の格納部に印加することにより、該複数の格納部のうちの１つがそれぞれの格納されたメモリアドレス部分の複数のアドレスビットを出力するようにする制御回路と、
該複数の格納部のすべての該出力バスに結合された入力バスを有するメモリアドレス処理回路であって、それぞれの出力イネーブル信号を受信する該格納部から該メモリアドレス部分の複数のアドレスビットを受信するメモリアドレス処理回路と
を含む、コンピュータシステム。
【請求項３２】
前記メモリアドレス処理部がアドレスデコーダを含む、請求項３１に記載のコンピュータシステム。
【請求項３３】
前記メモリアドレス処理回路の前記入力バスのそれぞれのビットを前記複数の格納部のそれぞれのビットに結合する複数のメモリアドレスバス回路をさらに含む、請求項３１に記載のコンピュータシステム。
【請求項３４】
前記アドレスバス回路のそれぞれは、ラッチ回路を含み、該ラッチ回路は、メモリアドレスのそれぞれのアドレスビットに対応する論理レベルが格納部によって該アドレスバス回路にもはや印加されていない場合において、該アドレスバス回路のそれぞれの出力端子においてメモリアドレスのそれぞれのアドレスビットに対応する論理レベルを維持する、請求項３３に記載のコンピュータシステム。
【請求項３５】
バーストモードで動作することを可能にするための加算器をさらに備え、該加算器が、前記アドレスバス回路のそれぞれの出力端子に結合された複数の入力端子と、該アドレスバス回路のそれぞれの入力端子に結合された複数の出力端子とを有し、該加算器が、該アドレスバス回路の該複数の出力端子から受信されるメモリアドレスよりも所定の数だけ大きいメモリアドレスを該アドレスバス回路の該複数の入力端子に印加する、請求項３１に記載のコンピュータシステム。
【請求項３６】
前記所定の数が１である、請求項３５に記載のコンピュータシステム。
【請求項３７】
前記メモリデバイスがパケット化ダイナミックランダムアクセスメモリを含む、請求項３１に記載のコンピュータシステム。
【請求項３８】
システム内のメモリアドレスを格納および処理する方法であって、該システムは、複数のアドレス格納部と、複数のビットを有するＭビットバスと、入力バスを有するメモリアドレス処理回路と、Ｍ個のアドレスバス回路であって、該Ｍ個のアドレスバス回路のそれぞれが該Ｍビットバスのそれぞれのビットに結合されている、Ｍ個のアドレスバス回路と、制御回路とを含み、
該方法は、
該複数のアドレス格納部のそれぞれが、入力イネーブル信号に応答して、Ｍビットメモリアドレスの複数のアドレスビットを受信し格納するステップと、
該複数のアドレス格納部のうちのイネーブルされたアドレス格納部が、出力イネーブル信号に応答して、該格納されたＭビットメモリアドレスの複数のアドレスビットを同時に該Ｍビットバスに印加するステップと、
該Ｍ個のアドレスバス回路のそれぞれが、該イネーブルされたアドレス格納部から該Ｍビットメモリアドレスのアドレスビットのうちの１つを受信し、該Ｍビットメモリアドレスの該１つのアドレスビットを該メモリアドレス処理回路に送信するステップと、
該制御回路が、該入力イネーブル信号と該出力イネーブル信号とを該複数のアドレス格納部のそれぞれに選択的に印加するステップと
を包含する、方法。
【請求項３９】
前記メモリアドレス処理部は、アドレスデコーダを含む、請求項３８に記載のメモリアドレスを格納および処理する方法。
【請求項４０】
前記システムは、加算器をさらに備え、該加算器は、前記アドレスバス回路のそれぞれの出力端子に結合された複数の入力端子と、該アドレスバス回路のそれぞれの入力端子に結合された複数の出力端子とを有し、
前記方法は、
該加算器が、該アドレスバス回路の該複数の出力端子から受信されるメモリアドレスよりも所定の数だけ大きいメモリアドレスを該アドレスバス回路の該複数の入力端子に印加するステップをさらに包含する、請求項３８に記載のメモリアドレスを格納および処理する方法。
【請求項４１】
前記所定の数が１である、請求項４０に記載のメモリアドレスを格納および処理する方法。
【請求項４２】
前記Ｍ個のアドレスバス回路のそれぞれは、前記Ｍビットバスのそれぞれのビットに結合されており、該アドレスバス回路のそれぞれは、ラッチ回路を含み、
前記方法は、
該Ｍビットバスが、それぞれのビットの値に対応する該Ｍ個のアドレスバス回路のそれぞれに論理レベルを印加するステップと、
該ラッチ回路が、該論理レベルが前記イネーブルされたアドレス格納部によって該アドレスバス回路にもはや印加されていない場合において、該アドレスバス回路のそれぞれの出力端子において該論理レベルを維持するステップと
をさらに包含する、請求項３８に記載のメモリアドレスを格納および処理する方法。
【請求項４３】
前記Ｍビットメモリアドレスが、少なくとも１つのメモリアレイ内の複数のメモリセルの複数の列のそれぞれのアドレスを含む、請求項３８に記載のメモリアドレスを格納および処理する方法。
【発明の詳細な説明】
技術分野
本発明は、コンピュータシステムに用いられるメモリデバイスに関し、より詳細には、複数のメモリアドレスを後の処理のために格納するためのメモリアドレスレジスタに関する。
発明の背景
従来のコンピュータシステムは、伝統的にはプロセッサのための命令を格納するリードオンリーメモリ（「ＲＯＭ」）および、プロセッサがデータを書き込みあるいはデータを読み出し得るシステムメモリを含む、様々なメモリデバイスに結合されたプロセッサ（図示せず）を有する。プロセッサはまた、一般にはスタティックランダムアクセスメモリ（「ＳＲＡＭ」）である外部キャッシュメモリと、連絡し得る。プロセッサはまた、入力デバイス、出力デバイス、およびデータ格納デバイスとも連絡する。
プロセッサは一般に比較的高速で動作する。Pentium▲Ｒ▼およびPentiumPro▲Ｒ▼マイクロプロセッサなどの、少なくとも２００ＭＨｚのクロック速度で動作するプロセッサが現在利用可能である。しかし、既存のコンピュータシステムの残りの要素は、ＳＲＡＭキャッシュを例外として、プロセッサの速度では動作し得ない。このため、システムメモリデバイスならびに入力デバイス、出力デバイス、およびデータ格納デバイスは、プロセッサバスには直接結合されない。むしろ、システムメモリデバイスは一般には、メモリコントローラ、バスブリツジまたは同様なデバイスを介してプロセッサバスに結合されており、入力デバイス、出力デバイスおよびデータ格納デバイスは、バスブリッジを介してプロセッサバスに結合される。メモリコントローラは、システムメモリデバイスが、プロセッサのクロック周波数よりも実質的に低い、低クロック周波数で動作することを可能にする。同様にバスブリッジは、入力デバイス、出力デバイス、およびデータ格納デバイスが実質的により低い周波数で動作することを可能にする。現在、例えば２００ＭＨｚのクロック周波数を有するプロセッサを、システムメモリデバイスおよび他の要素を制御するための６６ＭＨｚのクロック周波数を有するマザーボード上に実装し得る。
システムメモリへのアクセスは、プロセッサにとって頻繁に起こる動作である。例えば２００ＭＨｚで動作するプロセッサが、例えば６６ＭＨｚで動作するシステムメモリデバイスからデータを読み出したりこれにデータを書き込むために必要な時間は、プロセッサがその動作を達成することができる速度を大きく遅らせる。従って、システムメモリデバイスの動作速度の増大のために多くの努力が行われてきた。
システムメモリデバイスは一般に、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）である。初期においては、ＤＲＡＭは非同期型であったため、マザーボードのクロック速度でさえも動作しなかった。実際、非同期型ＤＲＡＭへのアクセスはしばしば、ＤＲＡＭがメモリ転送を完了するまでプロセッサを停止させるための待ち状態が発生されることを必要としていた。しかし、非同期型ＤＲＡＭの動作速度は、メモリアクセス毎にＤＲＡＭにアドレスが供給されることを必要とないバーストおよびページモードＤＲＡＭなどの革新により、増大に成功した。より最近では、マザーボードのクロック速度におけるデータのパイプライン転送を可能にする、同期型ダイナミックランダムアクセスメモリ（「ＳＤＲＡＭ」）が開発されている。しかし、ＳＤＲＡＭでさえも、現在利用可能なプロセッサのクロック速度で動作することは不可能である。従って、ＳＤＲＡＭをプロセッサバスに直接接続することはできず、代わりに、メモリコントローラ、バスブリッジ、または同様なデバイスを介してプロセッサバスにインタフェースされなければならない。プロセッサの動作速度とＳＤＲＡＭの動作速度との間の不均衡は、システムメモリへのアクセスを必要とする動作をプロセッサが完了し得る速度を制限し続けている。
この動作速度の不均衡に対する解決策が、「SyncLink」として知られるコンピュータアーキテクチャとして提案されている。SyncLinkアーキテクチャにおいて、システムメモリは、プロセッサバスを直接介してプロセッサに結合され得る（メモリコントローラを介してもプロセッサに結合され得るが）。システムメモリに別のアドレスおよび制御信号が供給されることを必要とすることなく、SyncLinkメモリデバイスは、制御情報およびアドレス情報の両方を含むコマンドパケットを受け取る。そしてSyncLinkメモリデバイスは、プロセッサバスのデータバス部分に直接結合され得るデータバス上にデータを出力し、あるいはデータを受け取る。
SyncLinkパケット化ＤＲＡＭアーキテクチャを用いたコンピュータシステム１０の一例を、図１に示す。コンピュータシステム１０は、直接（図示通り）あるいはメモリコントローラなどを介して（図示せず）、パケット化ダイナミックランダムアクセスメモリあるいはSyncLinkＤＲＡＭ（「ＳＬＤＲＡＭ」）デバイスなどの３つのメモリデバイス１６a〜cに結合された、プロセッサバス１４を有するプロセッサ１２を備えている。コンピュータシステム１０はまた、バスブリッジ２２および拡張バス２４（業界標準アーキテクチャ（「ＩＳＡ」）バスまたは周辺要素相互接続（「ＰＣＴ」）バスなど）を介してプロセッサ１２に結合された、キーパッドまたはマウスなどの１つ以上の入力デバイス２０を備えている。入力デバイス２０は、オペレータまたは電子デバイスがコンピュータシステム１０にデータを入力することを可能にする。プロセッサ１２によって生成されたデータの表示あるいはその他の出力を行うために、１つ以上の出力デバイス３０がプロセッサ１２に結合されている。出力デバイス３０は拡張バス２４、バスブリッジ２２およびプロセッサバス１４を介してプロセッサ１２に結合されている。出力デバイス２４の例としては、プリンタおよび画像表示ユニットが含まれる。格納媒体（図示せず）にデータを格納しあるいは格納媒体からデータを取り出すために、１つ以上のデータ格納デバイス３８が、プロセッサバス１４、バスブリッジ２２、および拡張バス２４を介して、プロセッサ１２に結合されている。格納デバイス３８および格納媒体の例としては、固定ディスクドライブ、フロッピーディクスドライブ、テープカセット、およびコンパクトディスクリードオンリーメモリデバイスが含まれる。
動作の際、プロセッサ１２は、制御情報およびアドレス情報の両方を含むコマンドパケットをメモリデバイス１６ａ〜ｃに送ることにより、プロセッサ１２バス１４を介してメモリデバイス１６ａ〜ｃと連絡する。データは、プロセッサバス１４のデータバス部分を介して、プロセッサ１２およびメモリデバイス１６ａ〜ｃ間で結合される。全てのメモリデバイス１６ａ〜ｃはプロセッサバス１４の同じ端子(conductor)に接続されているが、１つのメモリデバイス１６ａ〜ｃのみが同時にデータを読み出しあるいはデータを書き込むことによって、プロセッサバス１４上のバス競合を回避する。バス競合は、メモリデバイス１６ａ〜ｃの各々およびバスブリッジ２２がユニークな識別子を有することによって回避され、コマンドパケットは、これらの要素のうち１つのみを選択する識別コードを含んでいる。
コンピュータシステム１０はまた、図１中では簡潔さのために省略されているが、いくつかの他の要素および信号線を備えている。例えば、以下に説明するように、メモリデバイス１６ａ〜ｃはまた、内部タイミング信号を提供するためのマスタークロック信号、メモリデバイス１６へのデータの出し入れをクロックするデータクロック信号、およびコマンドパケットの開始を示すＦＬＡＧ信号を受け取る。
図２に、メモリデバイス１６をブロック図の形で示す。メモリデバイス１６の各々は、マスタークロック信号４２を受け取ってメモリデバイス１６中の様々な動作のタイミングを制御するための多数の他のクロックおよびタイミング信号を生成する、クロックデバイダーおよび遅延回路４０を有している。メモリデバイス１６はまた、内部クロックＣＬＫ信号、コマンドバス５０上のコマンドパケットＣＡ０〜ＣＡ９、および配線５２上のＦＬＡＧ信号を受け取る、コマンドバッファ４６およびアドレスキャプチャ回路４８を備えている。前述したように、コマンドパケットは各メモリ転送に対しての制御情報およびアドレス情報を含んでおり、ＦＬＡＧ信号はコマンドパケットの開始を識別する。コマンドバッファ４６はコマンドパケットをバス５０から受け取り、コマンドパケットの少なくとも一部を、ＩＤレジスタ５６からの識別データに対して比較することにより、コマンドパケットがメモリデバイス１６ａに向けられたものであるかそれとも他のメモリデバイス１６ｂ、ｃに向けられたものであるかを決定する。コマンドバッファ４６は、コマンドがメモリデバイス１６ａに向けられたものであることを決定すると、コマンドデコーダおよびシーケンサ６０にコマンドを供給する。コマンドデコーダおよびシーケンサ６０は、そのコマンドに対応するメモリ転送中のメモリデバイス１６ａの動作を制御するために、多数の内部制御信号を生成する。
アドレスキャプチャ回路４８はまた、コマンドバス５０からコマンドパケットを受け取り、コマンド中のアドレス情報に対応する２０ビットアドレスを出力する。アドレスはアドレスシーケンサ６４に供給され、アドレスシーケンサ６４は対応する３ビットのバンクアドレスをバス６６上に生成し、１１ビットの行アドレスをバス６８上に生成し、６ビットの列アドレスをバス７０上に生成する。
従来のＤＲＡＭの問題点の１つは、ＤＲＡＭアレイ中の回路をプリチャージして平衡化するために必要な時間のために、比較的低速であることである。図２に示すパケット化ＤＲＡＭデバイス１６ａは主として、複数のメモリバンク８０（この場合８個のメモリバンク８０ａ〜ｈ）を用いることによってこの問題を解決している。１つのバンク８０ａからのメモリ読み出しの後、残りのバンク８０ｂ〜ｈがアクセスされている間にバンク８０ａがプリチャージされ得る。メモリバンク８０ａ〜ｈの各々は、各行ラッチ／デコーダ／ドライバ８２ａ〜ｈから行アドレスを受け取る。行ラッチ／デコーダ／ドライバ８２ａ〜ｈは全てプリデコーダ８４から同じ行アドレスを受け取る。プリデコーダ８４自身は、行アドレスレジスタ８６またはリフレッシュカウンタ８８のいずれか（マルチプレクサ９０によって決定される）から行アドレスを受け取る。しかし、任意の時刻において行ラッチ／デコーダ／ドライバ８２ａ〜ｈのうちの１つ（バンク制御ロジック９４によってバンクアドレスレジスタ９６からのバンクデータの関数として決定される）のみが、アクティブである。
バス７０上の列アドレスは、列ラッチ／デコーダ１００に印加され、列ラッチ／デコーダ１００は、Ｉ／Ｏゲート回路１０２にＩ／Ｏゲート信号を供給する。Ｉ／Ｏゲート回路１０２は、センスアンプ１０４を介してメモリバンク８０ａ〜ｈの列とインターフェースしている。センスアンプ１０４および、読み出しデータ路１１０および書き込みデータ路１１２を含むデータ路サブシステム１０８へのＩ／Ｏゲート回路１０２を介して、データはメモリバンク８０ａ〜ｈに対してあるいはメモリバンク８０ａ〜ｈから結合される。読み出しデータ路１１０は、Ｉ／Ｏゲート回路１０２からデータを受け取って格納する読み出しラッチ１２０を含む。図２に示すメモリデバイス１６ａにおいて、６４ビットのデータが読み出しラッチ１２０に印加されて格納される。そして読み出しラッチは４つの１６ビットデータワードをマルチプレクサ１２２に供給する。マルチプレクサ１２２は、１６ビットのデータワードの各々を順に読み出しＦＩＦＯバッファ１２４に印加する。連続的な１６ビットデータワードは、ＦＩＦＯバッファ１２４を介して、プログラマブル遅延回路１２６によって内部クロックから生成されるクロック信号によりクロックされる。ＦＩＦＯバッファ１２４は、これらの１６ビットワードおよび２つのクロック信号（クロック信号および直交位相クロック信号）をドライバ回路１２８に印加し、ドライバ回路１２８は、１６ビットデータワードをプロセッサバス１４の一部を構成するデータバス１３０に印加する。ドライバ回路１２８はまたクロックバス１３２にクロック信号を印加することにより、データバス１３０上のデータを読み出しているプロセッサ１２などのデバイスがデータと同期できるようにする。
書き込みデータ路１１２は、データバス１３０に結合された受信バッファ１４０を含む。受信バッファ１４０は、データバス１３０からの１６ビットワードを４つの入力レジスタ１４２に順に印加する。４つの入力レジスタ１４２の各々は、クロック発生器回路１４４からの信号によって選択的にイネーブルされる。このように、入力レジスタ１４２は４つの１６ビットデータワードを順に格納して、これらを組み合わせて書き込みＦＩＦＯバッファ１４８に印加される１つの６４ビットデータワードにする。書き込みＦＩＦＯバッファ１４８はクロック発生器１４４からの信号および内部書き込みクロックＷＣＬＫによってクロックされて、６４ビット書き込みデータを書き込みラッチおよびドライバ１５０に順に印加する。書き込みラッチおよびドライバ１５０は、Ｉ／Ｏゲート回路１０２およびセンスアンプ１０４を介して、６４ビット書き込みデータをメモリバンク８０ａ〜ｈのうちの１つに印加する。
上述のように、SyncLinkアーキテクチャの１つの重要な目標は、プロセッサとメモリデバイスとの間のデータ転送がずっと速い速度で起こることを可能にすることである。しかし、図２に示すパケット化ＤＲＡＭ１６ａを含むパケット化ＤＲＡＭの動作速度は、メモリデバイス１６ａに印加される、各コマンドパケットの一部としてのアドレスを処理するために必要な時間によって制限される。例えば、コマンドアドレスは受け取られてアドレスシーケンサ６４中に格納されなければならないだけではなく、列ラッチ／デコーダ１００においてラッチおよびデコードされて様々な列アクセス信号を発生するために用いられなければならない。このように、コマンドパケットがメモリデバイス１６ａに供給され得る速度は、コマンドパケット中のアドレスを格納および処理するために必要な時間によって制限される。
上記の説明はパケット化ＤＲＡＭにおけるより高速なアドレス処理の必要性に関するものであるが、同様な問題が、アドレスその他の信号を高速に処理しなければならない非同期型ＤＲＡＭおよび同期型ＤＲＡＭなどの他のメモリデバイスについても存在する。従って、上記に説明した理由のため、従来のアドレス処理回路の制限された動作速度は、メモリデバイス、特にパケット化ＤＲＡＭの最大動作速度を厳しく制限する原因となっている。従って、アドレス（特にコマンドパケット中のアドレス）を、アドレス（特に列アドレス）が処理され得る速度よりも速い速度で受け取る能力が要求されている。
発明の要旨
ダイナミックランダムアクセスメモリ（「ＤＲＡＭ」）内のカラムのような、メモリアドレスを格納し、処理するためのシステムおよび方法。複数のアドレス格納ユニットは、入力イネーブル信号に応じた各々のメモリアドレスをそれぞれ格納する。結果として、複数のカラムアドレスは、メモリデバイスに同時に格納され得る。アドレス格納ユニットは、それぞれその格納されたアドレスを出力イネーブル信号に応じたＭビットバスへ印加する。Ｍビットバスの各ビットは、全てのアドレス格納ユニットの対応するビットに連結される。Ｍビットバスは、例えば、アドレスデコーダ回路のようなメモリアドレス処理回路に、各Ｍビット用のアドレスバス回路により連結される。加算器は、バーストモード内で作動するＤＲＡＭを促進するために含まれ得る。加算器は、アドレスバス回路の各々の出力端子に結合される複数の入力端子、ならびにアドレスバス回路の各々の入力端子に結合される複数の出力端子を有する。加算器は、アドレスバス回路の出力端子から受け取ったメモリアドレスよりも大きな（例えば１）所定の数である、メモリアドレスをアドレスバス回路の入力端子に印加する。メモリアドレス格納および処理システムは、特にパケット化ＤＲＡＭにおける使用のために適用され、そしてコンピュータシステムの一部として用いられる得る。
【図面の簡単な説明】
図１は、ＳｙｎｃＬｉｎｋアーキテクチャを用いるコンピュータシステムのブロック図である。
図２は、図１のコンピュータシステムにおいて用いられ得るパケット化ＤＲＡＭのブロック図である。
図３は、図２のパケット化ＤＲＡＭにおいて使用可能である、本発明によるアドレスシーケンサーの実施形態の一部のブロック図であり、コマンドパケットをシーケンサーへ連結する、コマンドバッファおよびアドレスキャプチャ回路を備えて示す。
図４は、図３のシーケンサーにおいて用いられるカラムインクリメント器の論理図である。
発明の詳細な説明
図２のパケット化ＤＲＡＭにおいて使用可能である、本発明によるアドレスシーケンサー２００の１つの実施形態が、図３に示される。アドレスシーケンサー２００は、コマンドパケットをアドレスシーケンサー２００に連結する、コマンドバッファ４６およびアドレスキャプチャ回路４８を備えて示される。アドレスシーケンサー２００は、図２のパケット化ＤＲＡＭにおけるアドレスシーケンサー６４の代わりに用いられ得、結果として生じるメモリデバイスは、図１に示すコンピュータシステムにおいて用いられ得る。
図３を参照すると、コマンドバッファ４６は、好ましくはコマンドパケット内の複数のコマンドワードの各々を順次格納するシフトレジスタを備えて実現される。コマンドパケットは、コマンドバッファ４６へ、コマンドバス５０を介して印加される。コマンドバッファ４６に１つ以上のコマンドワードが格納された後、それらはコマンドワードレジスタ２１０へ送信される。図３に示す実施形態において、コマンドワードレジスタ２１０に格納されたコマンドワードは、コマンド、アドレス、および識別情報を含む。コマンドワードレジスタ２１０は、よってアドレスキャプチャ回路４８、およびそれらのコマンドパケットの他の構成要素用のキャプチャ回路の両方を実現する。しかし、独立したアドレスキャプチャ回路４８もまた使用され得、別の回路（図示せず）がコマンドパケットの他の構成要素をキャプチャするために用いられ得ることは理解される。
図３に示すコマンドワードレジスタ２１０は、コマンドパケット内の全てのコマンドワードがコマンドバッファ４６へシフトされた後、それらを格納する。従って、各コマンドパケットは４つのコマンドワードを含む場合、４つ全てのコマンドワードは、コマンドワードレジスタ４８へ送信される前に、コマンドバッファ４６へシフトされる。しかし、コマンドワードレジスタ４８が、各コマンドパケット内のコマンドワードの一部のみを、それらがコマンドバッファ４６に格納された後に格納し得ることは、理解され得る。例えば、各コマンドパケットが４つのコマンドワードを含む場合、コマンドワードは、２つのコマンドワードのみがコマンドバッファ４６へシフトされた後に、コマンドワードレジスタ４８へ送信される。残り２つのコマンドワードがコマンドバッファ４６へシフトされた後、それらは同じコマンドワードレジスタ４８、または異なるコマンドワードレジスタへ送信され得、２つのコマンドワードレジスタの各々は、２つのコマンドワードのそれぞれのセットを格納する。いかなる場合においても、コマンドワードレジスタ４８は、好ましくは出力バス２１６上の各コマンドパケットにおける４つのコマンドワード全てを出力する。コマンドパケットが４つの１０ビットワードからなる場合、出力バスは４０ビット幅となる。これらのビットのいくつかは、メモリ送信のためのアレイ８０のうち１つのカラムを指定するためのカラムアドレスを構成する。図３に示す実施形態においては、７ビットの出力バス２１６はカラムアドレスＣＯＬ＜０：６＞を含む。
コマンドワードレジスタ４８からのＣＯＬ＜０：６＞ビットは、一連のコマンド／アドレス格納（「Ｃ／Ａ」）ユニット２２２ａ〜ｈで構成されるコマンド／アドレスパイプライン２２０に印加される。各コマンドパケットからのコマンドワードが、コマンドワードレジスタ２１０の出力バス２１６に印加される際、それらはＣ／Ａ格納ユニット２２２ａ〜ｈの１つへ、パイプライン制御回路２２４で発生した各々のラッチ信号により、選択的にラッチされる。パイプライン制御回路２２４は、当業者には明らかであるように、各コマンドパケットからのコマンドワードが、適切なプロトコールによりＣ／Ａ格納ユニット２２４の１つに格納されるようにする。例えば、コマンドワードは、すでにカラムアドレスＣ＜０：６＞を含まない、第１のＣ／Ａ格納ユニット２２２に格納され得る。パイプライン制御回路２２４はまた、Ｃ／Ａ格納ユニット２２４が、Ｃ／Ａ格納ユニット２２４に格納された各々のカラムアドレスＣＯＬ＜０：６＞を出力することを可能にする。一つのＣ／Ａ格納ユニット２２４のみが単一時間(single time)におけるＣＯＬ＜０：６＞の出力の提供を可能にする。
Ｃ／Ａ格納ユニット２２２の上記説明は、主に、各々のカラムアドレスＣＯＬ＜０：６＞を格納するそれらの機能に関する。しかし、Ｃ／Ａ格納ユニット２２２はまた、好ましくはコマンドワードの残りの部分をも格納し、この残りの部分とはバンクアドレス、列アドレス、コマンド（例えば読み出し、書き込み等）、ならびにコマンドパケットが方向づけられるメモリデバイス１６を指定する識別する情報を含む。しかし、コマンドワードのこれら他の部分の説明は、アドレスを格納および処理するための発明的方法およびシステムを開示する実施形態の理解にとって中心的でないことから、簡潔さを目的として省略する。
多数のＣ／Ａ格納ユニット２２２の使用（それぞれが各々のカラムアドレスを格納する）は、メモリデバイス１６の速度を上げるための大きな利点を提供する。従来のＤＲＡＭおよびパケット化ＤＲＡＭのための公知のアーキテクチャにおいては、先のカラムアドレスがラッチされ、例えばアドレスの復号化により処理されるまで、ＤＲＡＭはメモリ操作のためのカラムアドレスを受け取ることができない。多数のＣ／Ａ格納ユニット２２２を用いることにより、図３のアドレスシーケンサー２００を含むメモリデバイス１６は、１つ以上先のカラムアドレスが、例えばカラムアドレスの復号化により処理されていない場合でさえ、カラムアドレスを受け取り続け得る。実際には、アドレスシーケンサー２００は、カラムアドレスが受け取られる平均速度がアドレスを処理する平均時間よりも低くある限り、カラムアドレスを受け取り得、メモリ送信操作を完了し得る。結果として、図３のアドレスシーケンサー２００を用いるメモリデバイス（特にパケットＤＲＡＭ）は、比較的高速度において作動することが可能である。
Ｃ／Ａ格納ユニット２２２の出力に存在するカラムアドレスＣＯＬ＜０：６＞は、カラムアドレスＣＯＬ＜０：６＞の各ビットにおける１つのラッチ回路２３４ａ〜ｇから構成されるカラムアドレス２３０に印加される。各ラッチ回路２３４は、一組のインバータ２３６および２３８から構成される。インバータ２３８の出力インピーダンスは、Ｃ／Ａ格納ユニット２２の出力インピーダンスよりも高く、インバータ２３８よりもむしろＣ／Ａ格納ユニット２２２は、論理レベルをインバータ２３６への入力において制御する。従って、論理レベル（すなわち、論理「１」または「０」）がインバータ２３６の１つの入力に印加される場合、同じ論理レベルがインバータ２３８の出力において発生し、それにより、先だってイネーブルされたＣ／Ａ格納ユニット２２２がイネーブルされなくなった後に、インバータ２３６への入力をその論理レベルにおいて保持する。
上述のように、１つのラッチ２３４は、各カラムアドレスビットＣＯＬ＜０：６＞のために供給される。従って、例えば各Ｃ／Ａ格納ユニット２２２からのＣＯＬ＜０＞ビットは、ラッチ２３４ａに連結され、各Ｃ／Ａ格納ユニット２２２からのＣＯＬ＜１＞ビットはラッチ２３４ｂに連結される。しかし、また上述のように、１つのＣ／Ａ格納ユニット２２２のみが、パイプライン制御回路２２４により任意の一時にイネーブルである。結果として、ラッチ２３４ａ〜ｇは、一度に１つのＣ／Ａ格納ユニット２２２のみから信号を受け取る。
カラムアドレスラッチ２３０の出力におけるカラムアドレスＣＯＬ＜０：６＞は、例えばカラムデコーダ２５０にそれを印加することにより処理され、このことは従来の、あるいは引き続いて発展する設計であり得る。
カラムアドレスラッチ２３０は、操作の「バースト」モードにおいて加算器２６０とインターフェースするように適応している。バーストメモリアクセスにおいて、Ｃ／Ａ格納ユニット２２２の１つからのカラムアドレスは、メモリアクセス用の開始アドレスを指定する。その後、Ｃ／Ａ格納ユニット２２２の１つが追加のカラムアドレスを受け取り、カラムアドレスラッチ２３０へ印加する必要なしに、カラムアドレスからインクリメントしながら、メモリセルからの複数のメモリアクセスが起こる。バーストモードアクセスにおいて、高ＩＮＣＲ信号が加算器２６０に印加される。加算器２６０は、カラムアドレスラッチ２３０の各々のＣＯＬ＜０：６＞出力からＡ＜０：６＞入力へ印加されたカラムアドレスをラッチする。加算器２６０は、カラムアドレスを１ずつインクリメントし、インクリメントされたカラムアドレスをそのＺ＜０：６＞出力へ印加する。加算器２６０のＺ＜０：６＞出力は、カラムアドレスラッチ２３０への各々のＣＯＬ＜０：６＞入力に連結される。結果として、カラムアドレスラッチ２３０は、インクリメントされたカラムアドレスを受け取る。
加算器２６０の論理図が図４に示される。加算器は、マルチビットデジタルワードが、１ビット、ならびにそのビットより下位の全てのビットが論理「１」であるならば、全てのより下位のビットを単に反転することにより、１ずつインクリメントされ得る原理で作動する。従って、例えば、カラムアドレスが「１００１１１」の場合、カラムアドレスは、単にビット３：０を反転することにより１ずつインクリメントされ得、「１０１０００」を獲得する。
図４を参照すると、加算器２６０は、複数の加算器回路２６４ａ〜ｇ（カラムアドレスＣＯＬ＜０：６＞の７ビットのそれぞれに１つ）を含む。各加算器回路２６４ａ〜ｇは、従来のパスゲート２７４および入力−出力接続された一組のインバータ２７６、２７８により形成される入力ラッチ２７０ａ〜ｇをそれぞれ含む。パスゲート２６４は、インバータ２８０の出力においてハイ、ならびにインバータ２８２の出力においてローによりイネーブルされる。インバータ２８０の入力は、ＩＮＣＲ信号を受け取り、パスゲート２６４はＩＮＣＲがローのときは常にイネーブルされる。従って、加算器２６０のＡ＜０：６＞入力に印加されるカラムアドレスは、パスゲート２６４が不能になった場合、ＩＮＣＲ信号の立ち上がりエッジにおいてラッチされる。
加算器回路２６４ａ〜ｆの各々（加算器回路２６４ｇを最下位アドレスビットとして除外する）は、その入力ラッチ２７０ａ〜ｆからそれぞれのトライステートインバータ２９０ａ〜ｆへの２つのパス、すなわち非反転経路２９２および反転経路２９４を含む。最下位アドレスビット用の加算器回路２６４ｇは、反転経路２９４のみを含む。非反転２９２は、第１のパスゲート２９６により選択されるが、反転経路２９４は第２のパスゲート２９８により選択される。各反転経路２９４は、加算器回路２６４の入力Ａから出力Ｚに奇数のインバータが存在するように、入力ラッチ２７０とそのパスゲート２９８との間をつなぐインバータ３００を含む。非反転経路２９４は、加算器回路２６４の入力から出力に奇数のインバータが存在するように、入力ラッチ２７０からそのパスゲート２９８への直接的接続を有する。トライステートインバータ２９０ａ〜ｇは、インバータ２８０の出力においてロー、ならびにインバータ２８２の出力においてハイによりイネーブルされ、このことはＩＮＣＲ信号がハイのときは常に起こる。
非反転経路２９２あるいは反転経路２９４のいずれかを、加算器回路２６４ａ〜ｆの各々においてそれぞれ選択するパスゲート２９６および２９８は、各々のＮＡＮＤゲート３１０およびＮＡＮＤゲート３１０の出力により駆動するインバータ３１２によりそれぞれ制御される。ＮＡＮＤゲート３１０は、その各々のインバータ３００（これは加算器回路２６４への入力と同じ論理レベルを有する）の出力、およびより下位の全てのカラムアドレスビットの論理レベルの入力指示(indicative)をそれぞれ受け取る。反転経路用のパスゲート２９８は、ＮＡＮＤゲート３１０への入力の両方が論理「１」のときは常に選択される。従って、パスゲート２９８は、そのビット用の加算器回路２６４ｆへの入力、および最下位ビット用の加算器回路２６４ｇへの入力の両方が論理「１」である場合、イネーブルされ、最下位から２番目のビット用の加算器回路２６４ｆ内の反転経路２９４を選択する。よって「１１」の入力は、反転経路２９４が最下位から２番目のビット用に選択されたことから「００」の出力を生成するが、反転経路２９４は常に最下位ビット用に用いられる。同様に、パスゲート２９８は、そのビット用の加算器回路２６４ｄへの入力、および加算器回路２６４ｅ内のインバータ３１２の出力の両方が論理「１」である場合、イネーブルされ、最下位から４番目のビット用の加算器回路２６４ｄ内の反転経路２９４を選択する。任意の加算器回路２６４用のインバータ３１２の出力は、全てのより下位のビット用の加算器回路２６４の出力が論理「１」の場合、「１」となる。従って、「０１１１」の入力は、反転経路２９４が最下位から４番目、３番目、２番目、および最下位のビット用に選択されたことから、「１０００」の出力を生成する。
上述のように、図３および図４に示すアドレスシーケンサー２００は、図２に示すパケット化ＤＲＡＭにおいてアドレスシーケンサー６４として用いられ得る。結果的メモリデバイスは、図１に示すコンピュータシステムにおいて用いられ得、より優れた作動速度を提供する。本発明は、本明細書中において実施形態を例として記載してきたが、本発明の範囲から逸脱することなく多用な改変がなされ得る。従って、本発明は、添付の請求の範囲を除いて、限定されない。
【図１】
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【図２】
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【図３】
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【図４】
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