(57)【特許請求の範囲】
【請求項１】
層間絶縁膜が形成された半導体基板にコンタクトホールを開口する段階と、
前記コンタクトホールにポリシリコンプラグを形成する段階と、
前記結果物の全面にＤＣスパッタリングを利用してTiN とRuO2を順次的に蒸着する段階と、
前記蒸着されたRuO2の上にＳＯＧハードマスクパターンを形成する段階と、
反応性イオンエッチングを利用して前記RuO2／TiN を順次的にパタニングする段階と、
前記パタニングされたRuO2／TiN の全表面に掛けてPt薄膜を蒸着しPt／RuO2／TiN の三重構造の下部電極を形成する段階と、
前記結果物上に高誘電膜を形成する段階と、
前記高誘電膜上に上部電極を形成する段階よりなり、
前記Pt薄膜を蒸着する段階が前記RuO2／TiN のストレージノードパターンの上面、側面及びノードパターンの間の底が相異なる厚さで蒸着されうるようにスパッタリング段階を利用することを特徴とする高誘電率キャパシタの製造方法。
【請求項２】
前記ノードパターンの上面に蒸着されたPt薄膜の厚さが２００Åであることを特徴とする請求項１記載の高誘電率キャパシタの製造方法。
【請求項３】
前記Pt／RuO2／TiN ノードパターンの最上層であるPt薄膜の均一な厚さの制御のために前記相異なる厚さを有するPt薄膜をエッチバックする段階を付加することを特徴とする請求項１記載の高誘電率キャパシタの製造方法。
【請求項４】
前記エッチバック段階時、下部電極のパターンの間が隔離されうるように前記ノードパターンの間の底部に蒸着されたPtを含んでその下部の層間絶縁膜の一部を一緒に過蝕刻することを特徴とする請求項３記載の高誘電率キャパシタの製造方法。
【請求項５】
前記エッチバック段階後、ノードパターンの上面と側面に残っているPt薄膜の厚さが６０Åであることを特徴とする請求項３記載の高誘電率キャパシタの製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は超高集積半導体装置の蓄積キャパシタを製作する方法に係り、特に１Ｇb 以上のＤＲＡＭの製造時使用される高誘電率キャパシタの下部電極の形成方法に関する。
【０００２】
【従来の技術】
ＤＲＡＭ（Dynamic Random Access Memory）集積度が６４Ｍビット以上で増加することにより、既存のNO（Nitride ／Oxide ）薄膜をその誘電膜として利用したキャパシタは、最少の有効静電容量の確保のため、平面構造からトレンチ、スタック構造を経てシリンダー、ピン構造へまで開発されて来た。しかし、このようなシリンダーまたはピン構造等はキャパシタの構造を極端的に複雑にし、これによる製造工程を非常に複雑で難しくして経済性及び信頼度の側面で問題になっている。
【０００３】
キャパシタ構造の複雑性による問題等を解決するために、約１０年前から高誘電率の薄膜に対した研究が米国、日本等から始まり現在は相当の進展を見せている状態である。この分野で注目される材料としてはペロブスカイト構造のバリウムチタン酸（BaTiO3）、鉛チタン酸（PbTiO3）、ストロンチウムチタン酸（SrTiO3：以下ＳＴＯと略する）、鉛ジルコニウムチタン酸（Pb（Zr、Ti）O3）、バリウムストロンチウムチタン酸（（Ba、Sr）TiO3：以下ＢＳＴと略する）等がある。
【０００４】
前記のＳＴＯやＢＳＴは誘電率が３００−６００ほどで非常に高くて半導体用のキャパシタに適合するようで、今後キャパシタの工程単純化及びＭＤＲＡＭ以上の高集積半導体装置に対応しうるだろうと思われる。
最近、ＳＴＯ薄膜をキャパシタの誘電膜として使用して６４ＭＤＲＡＭに適用させた研究結果が報告されたことがある（JJAP、Vol ．３２、Part１、No、９１３、pp、４０６９ー４０７３（１９９３）："Structural and Electrical Characterization of SrTiO3 Thin Film Prepared by Metal Organic Chemical Vapor
Deposition"：H ．Yamaguchi  et  al 参照）。
【０００５】
前述のような高誘電率の誘電膜を利用する場合、電極物質として、既存のＮＯまたはTa2O5 薄膜でのように汎用的なpoly-Si が使用できない。これは高誘電膜が薄膜の蒸着時または後続の熱処理過程でpoly-Si を易しく酸化させるからである。電極等との界面に形成された低誘電率の酸化層に因してキャパシタンスは激しく低下される。
【０００６】
従って、高誘電率の材料を利用したキャパシタの製作において、誘電膜が蒸着される下部電極は前記の熱処理工程に良く耐えられる物質で構成されるべきであり、現在まではPtのような酸化しない貴金属やRuO2のような酸化物の材料が主に下部電極として利用されている。高誘電率キャパシタの下部電極として利用される前記PtやRuO2等はそれなりの長所、短所を有している。
【０００７】
Ptは周知の如く、化学的に非常に安定した金属であるのでストレージノード形態へのパタニングが非常に難しい短所を有する。現在、各種のガスを利用したPtのパタニングについて研究されているが、蝕刻副産物の側壁蒸着の問題、低い蝕刻率等の問題が解決されていない実情である。
一方、RuO2の場合には蝕刻が非常に容易である反面、その上に蒸着されるＳＴＯまたはＢＳＴ誘電膜の漏れ電流がPt電極に比べて約１００倍以上大きいので使用しにくい実情である。その理由は、Ptの場合は仕事関数が大きくてＢＳＴとの界面に大きいショットキー障壁を作る反面、RuO2の場合には、仕事関数がPtに比べて小さく充分の大きい障壁を作れないからである。
【０００８】
【発明が解決しょうとする課題】
本発明はこのような技術的な背景の下から案出されたもので、Ptの低い漏れ電流の特性とRuO2のパターン形成の容易性等の長所を合わせて１Ｇbit 級ＤＲＡＭに適用の出来るストレージノードを製作しようと案出されたものである。
本発明の目的は製作が容易でありながら電気的の特性が改善された高誘電率キャパシタの下部電極の形成方法を提供することにある。
【００１０】
【課題を解決するための手段】
前記目的を達成するために本発明は、層間絶縁膜が形成された半導体の基板にコンタクトホールを開口する段階と、前記コンタクトホールにポリシリコンプラグを形成する段階と、前記結果物の全面にＤＣスパッタリングを利用してTiN とRuO2を順次的に蒸着する段階と、前記蒸着されたRuO2の上にＳＯＧハードマスクパターンを形成する段階と、反応性イオンエッチングを利用して前記RuO2／TiNを順次的にパタニングする段階と、前記パタニングされたRuO2／TiN の全表面に掛けてPt薄膜を蒸着しPt／RuO2／TiN の三重構造の下部電極を形成する段階と、前記結果物上に高誘電膜を形成する段階と、前記高誘電膜上に上部電極を形成する段階よりなる。
【００１１】
望ましくは、前記Pt薄膜を蒸着する段階が前記RuO2／TiN のストレージノードパターンの上面、側面及びノードパターンの間の底部が相異なる厚さで蒸着されうるようにスパッタリング段階を利用することを特徴とする。
また、前記ノードパターンの上面に蒸着されたPt薄膜の厚さは約２００Åのことが望ましい。
【００１２】
前記Pt／RuO2／TiN ノードパターンの最上層であるPt薄膜の均一な厚さの制御のために前記相異なる厚さを有するPt薄膜をエッチバックする段階を付加することが望ましい。
また、前記エッチバック段階時、ノードパターンがお互いに完全隔離されうるように前記ノードパターンの間の底に蒸着されたPtを含んでその下部の層間絶縁膜の一部を一緒に過蝕刻することが望ましい。
【００１３】
さらに詳しくは、前記エッチバック段階後、ノードパターンの上面と側面に残っているPt薄膜の厚さが約６０Åになるようにエッチバック段階が制御される。本発明の望ましい実施例によれば、蝕刻の容易なRuO2を利用してRuO2／TiN ノードパターンを形成して高誘電膜と接触される前記ノードパターンの上部には低い漏れ電流の特性を有するPtを蒸着し、Pt／RuO2／TiN の三重構造の下部電極（またはストレージノードパターン）を有するキャパシタを形成することにより、１Gbit級DRAMに非常に有用に適用しうる。
【００１４】
本発明の他の特徴及び効果は後述される実施例によってより明確になるだろう。
【００１５】
【発明の実施の形態】
図１〜図７は本発明の実施例によるキャパシタの下部電極の形成方法を各段階別に順次的に示した工程断面図である。
図１は層間絶縁膜が形成された半導体の基板にコンタクトホールを開口する段階を示す。例えば、所定の下部構造物（図示せず）が形成されたSi基板１０の上に層間絶縁膜１２を蒸着した後、所定のマスクパターンを利用してコンタクトホールを開口する。前記層間絶縁膜１２は、例えば、ＣＶＤを利用したＢＰＳＧ（Boro-Phosphorous Silica Glass ）やシリコンを熱酸化させたSiO2を使用する。
【００１６】
図２は前記コンタクトホールにポリシリコンプラグ１４を形成する段階を示す。即ち、前記コンタクトホールを充分に被覆しうるほどの厚さでポリシリコンを塗布した後、エッチバックしてポリシリコンを利用しコンタクトホールをフィルする。
図３は前記ポリシリコンプラグ１４を形成した半導体基板１０の全面にＤＣスパッタリングを利用して障壁層１５とRuO2層１７を順次的に蒸着する段階を示す。前記障壁層１５は半導体基板１０及びポリシリコンプラグ１４等の導電物質にドープされている不純物とSiがストレージノードへ拡散されることを防止しようとする目的で使用され、主にチタンナイトライド（TiN ）のような金属窒化物を使用して形成される。
【００１７】
図４は前記蒸着されたTiN 障壁層１５とRuO2層１７を蝕刻してセル単位で分離されたストレージノードパターンを形成するためのマスクパターン２０を形成する段階を示す。前記マスクパターン２０は前記ポリシリコンプラグ１４と対応される形を有し、ＳＯＧハードマスクパターンを使用する。
図５は前記ＳＯＧマスクパターンを利用した反応性イオンエッチングを通して前記RuO2／TiN を順次的にパタニングする段階を示したもので、前記ＳＯＧマスクパターン２０を蝕刻マスクとして、前記TiN 障壁層１５及びRuO2層１７を蝕刻対象物とした異方性蝕刻を結果物の全面に行うことにより、各セル単位で分離されたストレージノードパターンを形成する。
【００１８】
この際、前記RuO2はCl2 ／O2ガスを利用し、前記TiN はCl2 ガスを利用してRIE 工程を行う。次いで、CHF3ガスを利用して前記マスクパターン２０を除去する。前記RuO2／TiN は、前述のように蝕刻に容易性を有する。従って、１Ｇbit 級の微細パターンの形成に適用しうるほどの充分な工程マージンを有する。
図６は前述の工程を通してパタニングされたRuO2からなる中間層２７／TiN からなる最下層２５のストレージノードパターン上にPtを蒸着する段階を示す。この際、前記Pt薄膜１９を蒸着する段階として、本発明では前記RuO2／TiN のストレージノードパターンの上面、側面及びノードパターンの間の底部が相異なる厚さで蒸着されうるスパッタリング工程を利用する。周知の如く、スパッタリング工程はステップカバレージが悪い。本発明ではこのような特性を有するスパッタリングを利用する。その理由は水平的にエッチングが易しく垂直的には難しい後述のエッチバック工程を容易にするためである。
【００１９】
また、前記ノードパターンの上面に蒸着されたPt薄膜の厚さ１９を約２００Åほどの厚さになるように制御することが望ましい。その理由は次のような実験の結果に基づく。
図８はRuO2の代りにSiO2よりなるノードパターンを形成した後、Ptをスパッタリング蒸着したＳＥＭによる断面写真を示したものである。DCスパッタリングの条件として１．１ｋＷのＤＣパワーと、６ｍトール圧力のアルゴンガスを使用した。図８の観測写真により測定されたノードパターンの部位別の厚さは次のようである。上面のPt蒸着の厚さｄ１は約１１００Åであり、側面の蒸着の厚さｄ２は約３００Å、パターンの間の部位の厚さｄ３は約７００Åである。
【００２０】
このようなスパッタ蒸着の特性と実験の結果に基づき前記上面の厚さｄ１を超薄膜の２００Åで設定した。その理由は、１Ｇbit 級ＤＲＡＭではストレージノードとノードの間の距離が非常に狭くて（例えば、約１５００Å）、その蒸着の厚さが厳格に制限されるからである。前記ｄ１の厚さが２００Åの場合、側壁には約６０Å（ｄ２）、底には約１４０Å（ｄ３）蒸着され、後続のエッチバック工程により上面と側面に結果的に、約６０ÅほどのPtのみ残るからである。
【００２１】
図７は前記スパッタリング蒸着されたPt薄膜１９の均一な厚さの制御及び相互連結されたノードパターンを電気的に分離するためのエッチバック工程を示す。本工程ではエッチバックのための反応性ガスとしてAr／Cl2 ガスを使用し、ノードパターンの上面と側面に残っているPt薄膜からなる最上層２９の厚さが６０Åになるようにエッチバック工程を制御する。
【００２２】
前記エッチバック工程時、ノードパターンがお互いに完全隔離されうるように前記ノードパターンの間の底に蒸着されたPtを含んでその下部の層間絶縁膜１２の一部までも一緒に過蝕刻することが望ましい。
以上の工程を通し、Ptからなる最上層２９／RuO2からなる中間層２７／TiN からなる最下層２５の三重構造を有する高誘電率キャパシタの下部電極が完成される。即ち、前記下部電極の最下層２５は下側の基板からの不純物の拡散に障壁の役割を行うTiNよりなり、前記下部電極の中間層２７は微細パターンの形成の容易であるRuO2よりなり、前記高誘電膜と接触する下部電極の最上層２９は漏洩電流の特性が優秀のPtで構成される。
【００２３】
示されなかったが、前記下部電極が形成された半導体基板上１０上に高誘電膜を形成する工程を包含する。前記誘電膜は三重構造の下部電極が積層されている結果物上に、例えばＳＴＯのような高誘電率の誘電物質を蒸着する工程によって形成されるが、この蒸着工程は、通常酸素の雰囲気と約４５０℃の低温での有機金属ＣＶＤ法によって進行され、蒸着の後、高温の熱処理工程を随伴する。
【００２４】
最終的に、前記高誘電膜の上に上部電極を形成する工程を行えば、次世代Ｇbit 級ＤＲＡＭに使用するに適したキャパシタが制作される。
本発明の効果は図９に示すグラフによってさらに明確になる。図９は本発明によって製作されたキャパシタの漏れ電流の特性を説明するためのＪ−Ｖ特性の曲線を示したものとして、通常のRuO2蓄積電極と、本発明による蓄積電極に各々４０nmのＳＴＯ誘電膜を蒸着した状態で、Ｊ−Ｖ特性を示したグラフである。図９のグラフに示したように、１．５Ｖでの漏れ電流は本発明（グラフのカーブＸ）の場合、約５×１０-8Ａ／cm-2であり、従来の技術の場合（グラフのカーブＹ）には約１×１０-5５Ａ／cm-2であることがわかる。
【００２５】
即ち、本発明のキャパシタは従来に比べ、約２００倍ほど低い漏洩電流を得ることが出来る。
【００２６】
【発明の効果】
以上、説明したように本発明の高誘電率のキャパシタによれば、微細なパターンの形成が容易なRuO2を利用してRuO2／TiN蓄積ノードパターンを形成して高誘電膜と接触される前記ノードパターンの上部には低い漏れ電流の特性を有するPtを蒸着してPt／RuO2／TiNの三重構造の下部電極を形成しうる。
【００２７】
その結果、工程の余裕度が高く優秀な電気的特性を有する高誘電率のキャパシタを得ることが出来る。窮極的に、本発明のキャパシタの技術はＧbit 級ＤＲＡＭに非常に有用に適用しうる。
本発明は前記実施例に限定されなく、多くの変更が本発明の技術的思想内で当分野の通常の知識を有する者により可能であることは勿論である。
【図面の簡単な説明】
【図１】層間絶縁膜が形成された半導体の基板にコンタクトホールを開口する段階を示した断面図である。
【図２】前記コンタクトホールにポリシリコンプラグを形成する段階を示した断面図である。
【図３】前記結果物の全面にTiN／RuO2を順次的に蒸着する段階を示した断面図である。
【図４】ＳＯＧマスクパターンを形成する段階を示した断面図である。
【図５】  RuO2／TiN蓄積ノードパターンを形成する段階を示した断面図である。
【図６】  Pt薄膜のスパッタ蒸着工程を示した断面図である。
【図７】蓄積ノードパターンの間の隔離のためのエッチバック工程を示した断面図である。
【図８】 Pt薄膜のスパッタ蒸着後の断面を示すＳＥＭ写真である。
【図９】本発明によって製作されたキャパシタの漏れ電流の特性を説明するためのＪ−Ｖ特性の曲線である。
【符号の説明】
１０    半導体基板
１４    ポリシリコンプラグ
１９    Pt薄膜
２５    最下層
２７    中間層
２９    最上層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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