(57)【特許請求の範囲】
【請求項１】
電気信号を光信号に変換して通信する光通信回路チップにおいて、
シャットダウン入力端子と、内部回路と、シャットダウン回路とを備え、
前記シャットダウン回路は、外部から前記光通信回路チップのシャットダウン入力端子に入力されるシャットダウン信号に応答して、前記内部回路への電源供給を遮断するシャットダウン回路を備え、
前記内部回路への電源供給を行うバイアス回路は、各内部回路へそれぞれ定電流を供給する第１のＭＯＳトランジスタを備えて構成され、
前記シャットダウン回路は、
前記複数の第１のＭＯＳトランジスタを極性によって区分し、それぞれを纏めて制御する第２のＭＯＳトランジスタを備え、
前記第２のＭＯＳトランジスタは、前記第１のＭＯＳトランジスタのゲートを制御すると共に、
前記シャットダウン回路は、前記シャットダウン信号に応答して、前記第２のＭＯＳトランジスタを駆動する制御回路とを備えて構成されることを特徴とする光通信回路チップ。
【請求項２】
出力段の回路がＭＯＳトランジスタで構成されることを特徴とする請求項１記載の光通信回路チップ。
【請求項３】
前記請求項１または２に記載の光通信回路チップを備えることを特徴とする電子機器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電気信号を光信号に変換して伝送する光ファイバリンクに用いられる光通信回路チップと、それを備える電子機器とに関する。
【０００２】
【従来の技術】
前記光ファイバリンクは、送信側で電気信号を光信号に変換して伝送し、受信側では受信した光信号を電気信号に再変換することで、音声信号や映像信号等の複数チャネルの信号を１本の光ファイバで手軽に高速伝送できることから、前記光通信回路チップを搭載したデジタル機器の普及に伴って、近年、一般家庭にも広く普及してきている。たとえば、ＤＶＤ（デジタルビデオディスク）プレーヤ、デジタル放送のＳＴＢ（セットトップボックス）およびＣＤ（コンパクトディスク）プレーヤから、ＭＤ（ミニディスク）プレーヤやアンプ等への信号伝送などである。また、最近では、パーソナルコンピュータ等のパーソナルな携帯機器に音楽信号を伝送することも広く普及してきている。さらにまた、前記光ファイバリンクは、電気的に絶縁が必要な箇所での信号伝送用としても使用される。
【０００３】
一方、前記デジタル機器で、特に携帯可能な機器では、バッテリ動作時間を左右する消費電力の低減が常に要求されている。このため、光通信回路には、従来では、図１９に示すような構成が用いられている。すなわち、図示しない電源から光通信回路１への間にはシャットダウン機能を備えるレギュレータＩＣ２が介在され、該レギュレータＩＣ２は、シャットダウン入力端子Ｐ１に入力されるシャットダウン信号に応答して、前記図示しない電源から電源入力端子Ｐ２に入力される電源電圧Ｖｃｃを、電源出力端子Ｐ３から前記光通信回路１へ出力するか否かを制御する。
【０００４】
これによって、前記光通信回路１の動作が不要な時には、前記シャットダウン入力端子Ｐ１にシャットダウン信号を入力することによって、レギュレータＩＣ２の出力をシャットダウンし、低消費電力化を実現している。
【０００５】
【発明が解決しようとする課題】
しかしながら、専用のレギュレータＩＣ２を設けると、回路基板のスペースを占有し、小型化に不利であり、またコスト面でも不利である。
【０００６】
本発明の目的は、省電力化のためのシャットダウン制御を実現するにあたって、基板スペースやコストを削減することができる光通信回路チップおよびそれを備える電子機器を提供することである。
【０００７】
【課題を解決するための手段】
本発明の光通信回路チップは、電気信号を光信号に変換して通信する光通信回路チップにおいて、シャットダウン入力端子と、内部回路と、シャットダウン回路とを備え、前記シャットダウン回路は、外部から前記光通信回路チップのシャットダウン入力端子に入力されるシャットダウン信号に応答して、前記内部回路への電源供給を遮断するシャットダウン回路を備え、前記内部回路への電源供給を行うバイアス回路は、各内部回路へそれぞれ定電流を供給する第１のＭＯＳトランジスタを備えて構成され、前記シャットダウン回路は、前記複数の第１のＭＯＳトランジスタを極性によって区分し、それぞれを纏めて制御する第２のＭＯＳトランジスタを備え、前記第２のＭＯＳトランジスタは、前記第１のＭＯＳトランジスタのゲートを制御すると共に、前記シャットダウン回路は、前記シャットダウン信号に応答して、前記第２のＭＯＳトランジスタを駆動する制御回路とを備えて構成されることを特徴とする。
【０００８】
上記の構成によれば、受光素子および該受光素子で受信した信号の増幅や波形整形などの処理を行う信号処理回路、または発光素子および送信信号を増幅して該発光素子に与える駆動回路などを備えて構成される光通信回路チップにおいて、対応するジャックに光ファイバ等の伝送媒体のプラグが装着されているか否かやユーザ操作等に応じて外部の制御回路などから入力されるシャットダウン信号に応答して、シャットダウン回路は、前記受光素子や信号処理回路などの内部回路への電源供給を行うか否かを制御する。
【０００９】
したがって、省電力化のためのシャットダウン制御を実現するにあたって、光通信回路チップ内にシャットダウン回路を内蔵することで、別途にレギュレータＩＣを用いる場合に比べて、基板スペースやコストを削減することができる。
【００１０】
また、本発明の光通信回路チップでは、前記内部回路への電源供給を行うバイアス回路は、各内部回路へそれぞれ定電流を供給する第１のＭＯＳトランジスタを備えて構成され、前記シャットダウン回路は、前記第１のＭＯＳトランジスタのゲートを制御する第２のＭＯＳトランジスタと、前記シャットダウン信号に応答して、前記第２のＭＯＳトランジスタを駆動する制御回路とを備えて構成されることを特徴とする。
【００１１】
上記の構成によれば、前記受光素子や信号処理回路などの内部回路への電源供給を行うバイアス回路において、通常、ダイオード構造となっており、各内部回路へそれぞれ定電流を供給する第１のＭＯＳトランジスタを、極性などで区分して、１または複数のその第１のＭＯＳトランジスタを第２のＭＯＳトランジスタによって纏めて駆動する。
【００１２】
したがって、前記第１および第２のトランジスタをバイポーラトランジスタで構成した場合は、シャットダウン時にＯＮする側のトランジスタにベース電流を供給する必要があるのに対して、ＭＯＳトランジスタとすることで、そのような不要な電流が流れることはなく、より低消費電力化することができる。
【００１３】
さらにまた、本発明の光通信回路チップは、出力段の回路がＭＯＳトランジスタで構成されることを特徴とする。
【００１４】
上記の構成によれば、前記出力段の回路をバイポーラトランジスタで構成した場合、その出力信号の振幅範囲を大きくとるためにオープンコレクタ形式にし、プルアップ抵抗を外付けして、さらに出力信号の応答を速くするためには前記プルアップ抵抗の値を小さくする必要があり、そのためプルアップ抵抗を流れる負荷電流が増加してしまうのに対して、ＭＯＳトランジスタで構成することで、前記負荷電流の増大を招くことはなく、充分な応答速度を低消費電力で実現することができる。
【００１５】
また、本発明の電子機器は、前記の何れかの光通信回路チップを備えることを特徴とする。
【００１６】
【発明の実施の形態】
本発明の実施の一形態について、図１〜図１１に基づいて説明すれば、以下のとおりである。
【００１７】
図１は、本発明の実施の一形態の光通信回路チップである光受信回路１１の電気的構成を示すブロック図である。この光受信回路１１は、フォトダイオードＰＤを含めて１チップにモノリシック形成されている。この光受信回路１１は、大略的に、前記フォトダイオードＰＤと、ダミー容量ＣＤと、初段アンプＡ１１，Ａ１２と、差動アンプＡ２，Ａ３と、コンパレータＣＭＰと、バッファＢと、出力回路１２と、バイアス回路１３と、シャットダウン回路１４とを備えて構成される。
【００１８】
前記フォトダイオードＰＤは対応する初段アンプＡ１１によってバイアスされ、該フォトダイオードＰＤからの受信した光信号に対応した電流は、初段アンプＡ１１の抵抗Ｒ１１によって電圧に変換され、該初段アンプＡ１１から低インピーダンスで出力される。また、前記ダミー容量ＣＤは前記フォトダイオードＰＤの寄生容量に等しく形成され、該ダミー容量ＣＤを流れる電流は、前記初段アンプＡ１１と同様の構成の初段アンプＡ１２および抵抗Ｒ１２によって電圧に変換され、低インピーダンスで出力される。
【００１９】
初段アンプＡ１１，Ａ１２からの出力は、結合コンデンサＣ１，Ｃ２によって交流結合されている差動アンプＡ２のそれぞれの入力に与えられる。前記差動アンプＡ２のそれぞれの入力にはまた、プルアップ抵抗Ｒ２１，Ｒ２２を介して基準電圧Ｖｒｅｆが与えられる。したがって、該差動アンプＡ２のそれぞれの入力は、前記基準電圧Ｖｒｅｆを中心として、前記初段アンプＡ１１，Ａ１２からの出力の交流成分が重畳された値となり、該差動アンプＡ２は、それらの入力の差分を増幅して、差動の電圧信号で出力する。ここで、初段アンプＡ１１からの出力に現れるフォトダイオードＰＤを介するＧＮＤ電位からのノイズは、初段アンプＡ１２からの出力にも同相で現れ、したがってこの差動アンプＡ２からは、前記ノイズを除去した信号が出力される。
【００２０】
前記差動アンプＡ２からの出力は、さらに差動アンプＡ３で増幅され、その出力の差動の電圧信号はコンパレータＣＭＰで相互に比較され、差動で矩形の信号に整形される。コンパレータＣＭＰからの差動の出力は、バッファＢにおいて単一出力とされて、出力回路１２に入力される。
【００２１】
前記出力回路１２は、電源入力端子Ｐ１１に入力される電源電圧Ｖｃｃと、接地端子Ｐ１２に与えられるＧＮＤ電位とを電源とし、ＰＭＯＳトランジスタＱＰとＮＭＯＳトランジスタＱＮとから成るＣＭＯＳ構成のプッシュプルアンプであり、出力端子Ｐ１３への出力Ｖｏｕｔは、前記バッファＢからの出力を反転して、かつ前記電源電圧ＶｃｃまたはＧＮＤ電位の何れかとなる。
【００２２】
前記初段アンプＡ１１，Ａ１２、差動アンプＡ２，Ａ３、コンパレータＣＭＰおよびバッファＢには、バイアス回路１３から電源供給が行われる。そのバイアス回路１３が電源供給を行うか否かは、外部からシャットダウン入力端子Ｐ１４に入力されるシャットダウン信号に応答して、シャットダウン回路１４によって制御される。
【００２３】
図２は、上述のように構成される光受信回路１１において、前記バイアス回路１３およびシャットダウン回路１４の具体的構成を示すブロック図であり、図１に対応する部分には、同一の参照符号を付して示す。バイアス回路１３は、前記初段アンプＡ１１，Ａ１２にそれぞれ電源電圧Ｖｃｃを供給するか否かを制御するＰＭＯＳトランジスタＱ１１，Ｑ１２と、それらのＰＭＯＳトランジスタＱ１１，Ｑ１２を共通に制御するＰＭＯＳトランジスタＱ１０と、前記差動アンプＡ２，Ａ３、コンパレータＣＭＰおよびバッファＢをそれぞれＧＮＤ電位に接続して電源供給を行うか否かを制御するＮＭＯＳトランジスタＱ２，Ｑ３，Ｑ４，Ｑ５と、それらのＮＭＯＳトランジスタＱ２〜Ｑ５を共通に制御するＮＭＯＳトランジスタＱ０とを備えて構成される。
【００２４】
前記ＰＭＯＳトランジスタＱ１１，Ｑ１２のドレインはそれぞれ初段アンプＡ１１，Ａ１２のハイレベル側の電源入力に接続され、ソースには共通に電源電圧Ｖｃｃが与えられ、ゲートは共通にＰＭＯＳトランジスタＱ１０のドレインに接続される。ＰＭＯＳトランジスタＱ１０のソースには電源電圧Ｖｃｃが与えられ、ゲートには前記シャットダウン回路１４を構成する２段のインバータＩＮＶ１，ＩＮＶ２の内、前段側のインバータＩＮＶ１の出力が与えられる。前記ＰＭＯＳトランジスタＱ１０のドレイン、すなわちＰＭＯＳトランジスタＱ１１，Ｑ１２のゲートにはまた、図示しないプルダウン抵抗等を介して、ローレベルのバイアスＰＢＩＡＳが与えられる。前記初段アンプＡ１１，Ａ１２のローレベル側の電源入力は、共にＧＮＤ電位に接続される（図示せず）。
【００２５】
前記ＮＭＯＳトランジスタＱ２，Ｑ３，Ｑ４，Ｑ５のドレインは差動アンプＡ２，Ａ３、コンパレータＣＭＰおよびバッファＢのローレベル側の電源入力にそれぞれ接続され、ソースは共通にＧＮＤ電位に接続され、ゲートは共通にＮＭＯＳトランジスタＱ０のドレインに接続される。ＮＭＯＳトランジスタＱ０のソースはＧＮＤ電位に接続され、ゲートには前記シャットダウン回路１４の後段側のインバータＩＮＶ２の出力が与えられる。前記ＮＭＯＳトランジスタＱ０のドレイン、すなわちＮＭＯＳトランジスタＱ２，Ｑ３，Ｑ４，Ｑ５のゲートにはまた、図示しないプルアップ抵抗等を介して、ハイレベルのバイアスＮＢＩＡＳが与えられる。前記差動アンプＡ２，Ａ３、コンパレータＣＭＰおよびバッファＢのハイレベル側の電源入力には、共に電源電圧Ｖｃｃが与えられる（図示せず）。
【００２６】
したがって、前記シャットダウン信号がローレベルである間は、インバータＩＮＶ１の出力がハイレベルとなってＰＭＯＳトランジスタＱ１０がＯＦＦし、これによってＰＭＯＳトランジスタＱ１１，Ｑ１２のゲートがローレベルにバイアスされ、該ＰＭＯＳトランジスタＱ１１，Ｑ１２はＯＮし、初段アンプＡ１１，Ａ１２へは所望の定電流が供給される。同様に、前記シャットダウン信号がローレベルであると、インバータＩＮＶ２の出力がローレベルとなってＮＭＯＳトランジスタＱ０がＯＦＦし、これによってＮＭＯＳトランジスタＱ２〜Ｑ５のゲートがハイレベルにバイアスされ、該ＮＭＯＳトランジスタＱ２〜Ｑ５はＯＮし、差動アンプＡ２，Ａ３、コンパレータＣＭＰおよびバッファＢへは所望の定電流が供給される。
【００２７】
これに対して、前記シャットダウン信号がハイレベルになると、インバータＩＮＶ１の出力がローレベルとなってＰＭＯＳトランジスタＱ１０がＯＮし、これによってＰＭＯＳトランジスタＱ１１，Ｑ１２のゲートがハイレベルとなり、該ＰＭＯＳトランジスタＱ１１，Ｑ１２はＯＦＦし、初段アンプＡ１１，Ａ１２へ所望の定電流が供給されない。同様に、前記シャットダウン信号がハイレベルになると、インバータＩＮＶ２の出力がハイレベルとなってＮＭＯＳトランジスタＱ０がＯＮし、これによってＮＭＯＳトランジスタＱ２〜Ｑ５のゲートがローレベルとなり、該ＮＭＯＳトランジスタＱ２〜Ｑ５はＯＦＦし、差動アンプＡ２，Ａ３、コンパレータＣＭＰおよびバッファＢへ所望の定電流が供給されない。
【００２８】
こうして、該光受信回路１１の動作が不要なときはシャットダウン信号をハイレベルとすることで、バイアス回路１３をシャットダウンし、それによって各内部回路に供給されていたバイアス電流をシャットダウンすることができる。これによって、光受信回路１１の低消費電力化を図ることができる。たとえば、光受信回路１１の通常動作時の消費電流は、平均で２ｍＡであり、シャットダウン時には、最大で１μＡである。これによって、たとえば携帯電話の端末に５００ｍＡＨのバッテリを搭載した場合に、待受け時間を２５０時間から３００時間に拡大することができる。
【００２９】
そして、そのような省電力化のためのシャットダウン制御を実現するにあたって、光受信回路１１のチップ内にシャットダウン制御回路１４および制御用のＭＯＳトランジスタＱ１０，Ｑ０を内蔵することで、図示しないメインのレギュレータおよび平滑コンデンサから直接電源供給を行うことができ、シャットダウン制御用のレギュレータＩＣおよびその平滑コンデンサを途中に介在する場合に比べて、たとえば実装面積を１６％削減することができ、コストを削減することができる。また、動作時の消費電流を、前記シャットダウン制御用のレギュレータＩＣおよびその平滑コンデンサによる消費電流がなくなることから、たとえば平均で、１２ｍＡから前記２ｍＡの１／６に削減することができる。この場合、Ｖｃｃ＝１．５Ｖとすると、消費電力は３ｍＷである。
【００３０】
また、前記バイアス回路１３では、通常、ダイオード構造とされ、各内部回路へそれぞれ定電流を供給する第１のＭＯＳトランジスタであるＭＯＳトランジスタＱ１１，Ｑ１２；Ｑ２〜Ｑ５を、極性で区分して、複数のそのＭＯＳトランジスタＱ１１，Ｑ１２；Ｑ２〜Ｑ５を、それぞれ第２のＭＯＳトランジスタであるＭＯＳトランジスタＱ１０，Ｑ０で纏めて制御するので、前記トランジスタＱ１１，Ｑ１２；Ｑ２〜Ｑ５をバイポーラトランジスタで構成した場合は、シャットダウン時にＯＮする側のトランジスタＱ１０，Ｑ０にベース電流を供給する必要があるのに対して、ＭＯＳトランジスタとすることで、ゲートに電圧を印加するだけでよく、そのような不要な電流が流れることはなく、より低消費電力化することができる。
【００３１】
さらにまた、出力回路１２をバイポーラトランジスタで構成した場合には、その出力Ｖｏｕｔの振幅範囲を大きくとるためにオープンコレクタ形式にし、プルアップ抵抗を外付けして、さらに出力Ｖｏｕｔの応答を速くするためには、前記バイポーラトランジスタの寄生容量もしくは負荷容量と前記プルアップ抵抗とのＣＲ時定数を小さくするために前記プルアップ抵抗の値を小さくする必要があり、そのためプルアップ抵抗を流れる負荷電流が増加してしまうのに対して、ＭＯＳトランジスタＱＰ，ＱＮで構成することで、該ＭＯＳトランジスタの応答はＯＮ抵抗によって決定されるので、前記負荷電流が増大することはなく、充分な応答速度を低消費電力で実現することができる。
【００３２】
このように本発明では、前記アンプＡ１１，Ａ１２，Ａ２，Ａ３、コンパレータＣＭＰおよびバッファＢ等のバイポーラプロセスに、ＭＯＳのプロセスを追加したＢｉＣＭＯＳのプロセスを採用し、前記ＭＯＳトランジスタＱ１１，Ｑ１２，Ｑ１０：Ｑ２〜Ｑ５，Ｑ０を作成している。
【００３３】
図３〜図６は、上述のように構成される光受信回路１１のチップを搭載する光電気共用伝送装置２１の一例を示す図である。図３は平面図であり、図４は図３の切断面線Ａ−Ａから見た断面図であり、図５は前記光受信回路１１のチップを搭載するモジュール２２の正面図である。前記モジュール２２は、この光電気共用伝送装置２１において、プラグ２３の挿入口２４とは反対側に設けられ、前記光受信回路１１のチップがプラグ２３の頭部に対向する。
【００３４】
図６は、前記プラグ２３の有無およびその種別検知の様子を示す図である。プラグ２３は、単頭式の、いわゆるオーディオ用のステレオミニプラグＰＬ１を基本として作成されている。このプラグＰＬ１では、頭部ＰＬ１ａがＬチャネルの信号用となっており、それに連なる短胴部ＰＬ１ｂがＲチャネルの信号用となっており、さらにそれに連なる長胴部ＰＬ１ｃがＬＲ共用のＧＮＤ用となっており、電線を介してアナログのオーディオ信号を伝送する。
【００３５】
これに対して、電線を介してデジタルのオーディオ信号を伝送するプラグＰＬ２は、頭部ＰＬ２ａが＋信号用となっており、それに連なる短胴部ＰＬ２ｂが−信号用となっており、さらにそれに連なる短胴部ＰＬ２ｃがＧＮＤ用となっており、さらにそれに連なる短胴部ＰＬ２ｄが絶縁となっている。
【００３６】
また、光ファイバを介してデジタルのオーディオ信号を伝送するプラグＰＬ３は、頭部ＰＬ３ａが金属となっており、それに連なる長胴部ＰＬ３ｂが絶縁となっており、筒状のこれらの内部を光ファイバが連通しており、その端面が前記頭部ＰＬ３ａの先端から露出している。
【００３７】
前記光電気共用伝送装置２１は、大略的に、内部に前記挿入口２４を有する筒状の保持体２５と、前記モジュール２２とを備えて構成される。前述のように、挿入口２４の先端にモジュール２２が設けられ、そのモジュール２２には、前記光受信回路１１のチップの周縁部から外部に引出される４つの端子２６ａ，２６ｂ，２６ｃ，２６ｄが設けられている。そして、前記チップの各端子Ｐ１１，Ｐ１２，Ｐ１３，Ｐ１４とこれらの端子２６ａ，２６ｂ，２６ｃ，２６ｄとがボンディングワイヤ２７によってそれぞれ電気的に接続され、端子２６ａは電源電圧Ｖｃｃの入力端子となり、端子２６ｂは接地電位ＧＮＤの入力端子となり、端子２６ｃは出力信号Ｖｏｕｔの出力端子となり、端子２６ｄはシャットダウン信号の入力端子となる。
【００３８】
前記モジュール２２は、前記光受信回路１１のチップがＧＮＤ電位の端子２６ｂに連なるフレーム２６ｅに搭載された後、各端子２６ａ，２６ｂ，２６ｃ，２６ｄと該チップとをワイヤボンディングによって内部接続の後、透光性樹脂を用いて金型成形することで作成され、前記各端子２６ａ，２６ｂ，２６ｃ，２６ｄが一体成形されている。たとえば、前記光受信回路１１のチップサイズは１．３ｍｍ角であり、端子２６ａ，２６ｂ，２６ｃ，２６ｄの端子幅は０．４ｍｍである。
【００３９】
一方、前記保持体２５では、前記挿入口２４の内周面から外部へ、電気接続用の端子２８ａ，２８ｂ，２８ｃ，２８ｄ，２８ｅ，２８ｆが形成されている。端子２８ａ，２８ｂ，２８ｃは、オーディオ信号の伝送用で、前記プラグＰＬ１，ＰＬ２に対応し、該プラグＰＬ１，ＰＬ２が挿入口２４内に嵌着されると、端子２８ａ，２８ｂ，２８ｃはそれぞれ各部ＰＬ１ａ，ＰＬ２ａ；ＰＬ１ｂ，ＰＬ２ｂ：ＰＬ１ｃ，ＰＬ２ｃに電気的に導通する。
【００４０】
これに対して、端子２８ｄ，２８ｅ，２８ｆは、プラグ２３の挿入の有無およびプラグ２３の種別の判定用の端子であり、この光電気共用伝送装置２１の外部において、端子２８ｄはプルアップ抵抗Ｒ１を介して基準電圧Ｖｒｅｆに接続され、端子２８ｅはＧＮＤに接続され、端子２８ｆはプルアップ抵抗Ｒ２を介して基準電圧Ｖｒｅｆに接続される。また、前記端子２８ｃも、外部においてプルアップ抵抗Ｒ３を介して基準電圧Ｖｒｅｆに接続される。さらにまた、端子２８ｅは可動接点２８ｇとなっており、前記端子２８ｄに連なる固定接点２８ｈとスイッチを形成し、プラグ２３が装着されていると該プラグ２３に押圧されて前記可動接点２８ｇは固定接点２８ｈに接触し、未装着では離反している。
【００４１】
したがって、前記各プルアップ抵抗Ｒ１，Ｒ２，Ｒ３を介して基準電圧Ｖｒｅｆに接続される各端子２８ｄ，２８ｆ，２８ｃの電位をそれぞれＶ１，Ｖ２，Ｖ３とすると、図６で示すように、接点２８ｇ，２８ｈが導通することで電位Ｖ１がローレベル、端子２８ｆ，２８ｃと端子２８ｅとの間が長胴部ＰＬ１ｃで導通することで電位Ｖ２，Ｖ３もローレベルの総てローレベルとなると、アナログ電気信号用のプラグＰＬ１が装着されていると判定することができる。また、接点２８ｇ，２８ｈが導通することで電位Ｖ１がローレベル、端子２８ｆが短胴部ＰＬ２ｄで絶縁されることで電位Ｖ２がハイレベル、端子２８ｃと端子２８ｅとの間が短胴部ＰＬ２ｃで導通することで電位Ｖ３がローレベルとなると、デジタル電気信号用のプラグＰＬ２が装着されていると判定することがでる。さらにまた、接点２８ｇ，２８ｈが導通することで電位Ｖ１がローレベル、端子２８ｆ，２８ｃと端子２８ｅとの間が長胴部ＰＬ３ｂで絶縁されることで電位Ｖ２，Ｖ３がハイレベルとなると、光デジタル信号用のプラグＰＬ３が装着されていると判定することがでる。また、接点２８ｇ，２８ｈが遮断することで電位Ｖ１がハイレベル、端子２８ｆ，２８ｃと端子２８ｅとの間が開放していることで電位Ｖ２，Ｖ３もハイレベルの総てハイレベルとなると、何れのプラグＰＬ１〜ＰＬ３も装着されていないと判定することがでる。
【００４２】
こうして、電気式アナログ、電気式デジタルおよび光デジタルの何れのプラグＰＬ１〜ＰＬ３を使用しても、それらのプラグＰＬ１〜ＰＬ３が装着されているか否かおよび装着されている場合にはその種別を判定し、何れの信号にも共用可能であることが理解される。
【００４３】
ここで、上述の説明では、前記光電気共用伝送装置２１に設けられるモジュール２２に搭載されるチップは光受信回路１１を例に説明しているけれども、光送信回路であってもよい。その場合のモジュール３２の例を、図７で示す。前記モジュール３２は、発光素子ＬＥＤと、その発光素子ＬＥＤを駆動し、前記シャットダウン回路を搭載する駆動回路３３とを備えて構成される。前記発光素子ＬＥＤのチップが電源電圧Ｖｃｃの入力端子３６ａに連なるフレーム３６ｅに搭載され、駆動回路３３のチップがＧＮＤ電位の端子３６ｂに連なるフレーム３６ｆに搭載され、前記電源電圧Ｖｃｃの入力端子３６ａ、ＧＮＤ電位の端子３６ｂ、入力信号Ｖｉｎの入力端子３６ｃおよび／またはシャットダウン信号の入力端子３６ｄと前記チップとがボンディングワイヤ３７によってそれぞれ電気的に接続された後、透光性樹脂を用いて金型成形される。
【００４４】
図８〜図１１は、それぞれシャットダウン制御の態様を示す図である。これらの例では、光電気共用伝送装置２１として、前述の光受信回路１１のチップを使用しているけれども、上記発光素子ＬＥＤと駆動回路３３とのチップであっても同様である。図８〜図１０の例は、前記図６から、光受信回路１１へは、光デジタル信号のプラグＰＬ３が装着されることで、前記電位Ｖ１がローレベルであり、かつ電位Ｖ３がハイレベルであるときにのみ電源供給を行えばよく、残余の場合はシャットダウン動作を行えばよいことに着目した例である。すなわち、前記電位Ｖ１，電位Ｖ３を、プラグの挿入有無検出手段およびプラグの種別検出手段として使用するものである。
【００４５】
図８の例は、光電気共用伝送装置２１の外部に、シャットダウンの要否を判定する制御回路として、簡単な論理回路４１を設けた例であり、該論理回路４１は、インバータ４２と、ＯＲ回路４３とで構成されている。前記電位Ｖ１は、直接ＯＲ回路４３の一方の入力に与えられ、ＯＲ回路４３の他方の入力には、前記電位Ｖ３がインバータ４２で反転された後、入力される。したがって、インバータ４３から前記端子２６ｄに与えられるシャットダウン信号ＳＤは、ＯＲ回路４３の２つの入力が共にローレベル、すなわち前記電位Ｖ１がローレベルであり、かつ電位Ｖ３がハイレベルであるときにのみローレベルとなり、残余の場合はハイレベルとなる。
【００４６】
こうして、簡単な論理回路４１を付加するだけで、プラグ２３が挿入されており、かつそれが光デジタル信号のプラグＰＬ３である場合にのみ電源供給を行い、プラグ２３が挿入されていない場合、および挿入されていても電気プラグＰＬ１，ＰＬ２である場合は電源供給を遮断するシャットダウン制御を行うことができる。
【００４７】
また、図９の例は、シャットダウンの要否を判定する内部判定回路としての機能を有する光受信回路１１ａを用いる例である。すなわち、この光受信回路１１ａ内には、前記論理回路４１のような回路がさらに設けられており、該光受信回路１１ａには、前記プラグの挿入有無検出手段およびプラグの種別検出手段としての電位Ｖ１，電位Ｖ３をそれぞれ入力するために、シャットダウン信号の入力端子として、２つの端子２６ｄ１，２６ｄ２を備える。
【００４８】
これによって、光電気共用伝送装置２１ａの内部での判定によって、適切にシャットダウン制御を行うことができるとともに、内部で簡単な論理処理で制御を行うので、外部のマイクロコンピュータ等にソフト的な負担を与えることなくシャットダウン制御を行うことができる。
【００４９】
さらにまた、図１０の例は、光電気共用伝送装置２１の外部に、シャットダウンの要否を判定する制御回路４４を設ける例であり、その制御回路４４としては、デジタル信号処理のために設けられているマイクロコンピュータまたはデジタルシグナルプロセッサ（ＤＳＰ）を兼用することができる。前記制御回路４４には、前記プラグの挿入有無検出手段およびプラグの種別検出手段としての電位Ｖ１，電位Ｖ３が入力され、これに対応して前記光受信回路１１の端子２６ｄにシャットダウン信号ＳＤを出力する。
【００５０】
これによって、前記論理回路４１のような専用の回路を別途に設けることなくシャットダウン制御を行うことができる。また、プラグの挿入の有無および種別の判定の後、所定の遅延時間経過後にシャットダウンを解除するなどの制御が可能になる。
【００５１】
また、図１１の例は、前記図１０の例と同様に、外部に設けられているデジタル信号処理のためのマイクロコンピュータまたはＤＳＰを兼用した制御回路４５を用いるとともに、その制御回路４５がキー操作回路４６への操作に応答してシャットダウンの要否を判定し、制御を行う例である。
【００５２】
これによって、たとえば携帯電話の端末に、デジタルオーディオ機器からオーディオデータをダウンロードする場合のように、録音状態としてから光受信回路１１に電源供給を行うような制御を実現でき、機器の動作状態に応じたシャットダウン制御を行うことができる。なお、前記制御回路４５に前記電位Ｖ１，電位Ｖ３を入力して、前記外部操作と、挿入検知および種別検知の結果とを合わせて、より詳細にシャットダウン制御を行うようにしてもよいことは言うまでもない。
【００５３】
本発明の実施の他の形態について、図１２および図１３に基づいて説明すれば、以下のとおりである。
【００５４】
図１２は前述の光受信回路１１を搭載する本発明の実施の他の形態の光伝送装置５１の正面図であり、図１３はその側面図である。図１２および図１３において、前述の図３〜図５に対応する部分には同一の参照符号を付して、その説明を省略する。この光伝送装置５１はディジタル・オーディオインターフェース規格ＲＣ−５７２０Ｂに準拠する角型の光伝送装置であり、光受信回路１１を収納保持する保持体５２には略角型の挿入口５３が形成されており、前記光受信回路１１はこの挿入口５３の後部に配置される。前記角型の挿入口５３において相互に対向する一対の内周面（図１２および図１３では上面および下面）には、導電性の接触片５４，５５が臨んでおり、これらの接触片５４，５５は保持体５２外周面（図１２および図１３では下面）から外部に延びる端子５４ａ，５５ａにそれぞれ連通している。前記挿入口５３の内周面にはまた、装着されたプラグ５６を保持するための弾発力を発生する一対のばね部５３ａが設けられている。
【００５５】
これに対応して、プラグ５６には、前記挿入口５３に嵌着する略角型の挿入筒部５７が形成されており、その挿入筒部５７内には光ファイバ５８が保持されている。前記角型の挿入筒部５７において一対の外周面（図１２および図１３では上面および下面）には、板ばね状の導電性の接触片５９ａ，５９ｂが臨んでおり、これらの接触片５９ａ．５９ｂはプラグ５６内で短絡片５９によって相互に短絡されている。
【００５６】
したがって、プラグ５６が挿入口５３に装着されると、光ファイバ５８の端面がフォトダイオードＰＤの受光面に臨むとともに、接触片５４，５５間が接触片５９ａ，５９ｂおよび短絡片５９によって相互に短絡される。したがって、たとえば端子５４ａをプルアップ抵抗等で前記電源電圧Ｖｃｃにプルアップしておき、端子５５ａをＧＮＤ電位としておくことで、端子５４ａの電位から装着検知を行い、前述のシャットダウン制御を行うことができる。
【００５７】
本発明の実施のさらに他の形態について、図１４〜図１７に基づいて説明すれば、以下のとおりである。
【００５８】
図１４は前述の光受信回路１１を搭載する本発明の実施のさらに他の形態の光伝送装置６１の正面図であり、図１５はその側面図であり、図１６は図１４の切断面線Ｂ−Ｂから見た断面図であり、図１７は図１５の切断面線Ｃ−Ｃから見た断面図であり、図１８は図１６にプラグ６９を装着した状態を示す断面図である。この光伝送装置６１は、前述の光伝送装置５１に類似し、対応する部分には同一の参照符号を付して、その説明を省略する。注目すべきは、この光伝送装置６１では、前記挿入口５３にシャッタ６３が設けられていることである。
【００５９】
これに対応して、保持体６２には、前記シャッタ６３の一端を鉛直軸線回りに揺動自在に支持する上下一対のピン６４が設けられるとともに、そのシャッタ６３を内方側から外方側へ付勢するばね６５が設けられる。また、前記保持体６２は、前記ばね６５のシャッタ６３を押圧する一端６５ｂに対応するの一部の内壁６６が、導電性樹脂で形成され、または金属端子で形成されている。前記ばね６５および内壁６６は外部まで延びて形成され、端子６５ａ，６６ａとなっている。
【００６０】
したがって、前記ばね６５と内壁６６とは、プラグ６９の装着の有無に対応してＯＮ／ＯＦＦするスイッチを構成する。すなわち、プラグ６９が装着されておらず、シャッタ６３が閉じている状態では、ばね６５の一端６５ｂは内壁６６から離反しており、これによって端子６５ａ，６６ａ間が遮断する。これに対して、プラグ６９が装着されると、シャッタ６３が開放し、ばね６５の一端６５ｂは内壁６６に接触し、これによって端子６５ａ，６６ａ間が導通する。こうして、シャッタ６３の開閉状態からプラグ６９の装着の有無を検知することができる。
【００６１】
これによって、前記接触片５４，５５のような装着検知のために専用の金属端子を設ける必要はない。なお、シャッタ６３自身を導電性樹脂製または金属製にするとともに外部端子に接続し、このシャッタ６３と内壁６６とが導通しているか否かから装着検知を行ってもよい。
【００６２】
上述の本発明の光受信回路１１のチップならびに発光素子ＬＥＤおよび駆動回路３３のチップ、さらにそれらを搭載する伝送装置２１，５１，６１は、少なくとも光信号の通信を行う電子機器、特に省電力化の要望の強い携帯型の機器において、回路部のチップ面積を殆ど増大させることなくシャットダウン制御を実現することができ、好適である。
【００６３】
【発明の効果】
本発明の光通信回路チップは、以上のように、電気信号を光信号に変換して通信する光通信回路チップにおいて、対応するジャックに光ファイバ等の伝送媒体のプラグが装着されているか否かやユーザ操作等に応じて外部から入力されるシャットダウン信号に応答して、内部回路への電源供給を遮断するシャットダウン回路を内蔵する。
【００６４】
それゆえ、別途にレギュレータＩＣを用いる場合に比べて、基板スペースやコストを削減することができる。
【００６５】
また、本発明の光通信回路チップは、以上のように、前記内部回路への電源供給を行うバイアス回路を、各内部回路へそれぞれ定電流を供給する第１のＭＯＳトランジスタを備えて構成し、前記シャットダウン回路を、前記第１のＭＯＳトランジスタのゲートを制御する第２のＭＯＳトランジスタと、前記シャットダウン信号に応答して、前記第２のＭＯＳトランジスタを駆動する制御回路とを備えて構成する。
【００６６】
それゆえ、前記第１および第２のトランジスタをバイポーラトランジスタで構成した場合は、シャットダウン時にＯＮする側のトランジスタにベース電流を供給する必要があるのに対して、ＭＯＳトランジスタとすることで、そのような不要な電流が流れることはなく、より低消費電力化することができる。
【００６７】
さらにまた、本発明の光通信回路チップは、以上のように、出力段の回路をＭＯＳトランジスタで構成する。
【００６８】
それゆえ、前記出力段の回路をバイポーラトランジスタで構成した場合、その出力信号の振幅範囲を大きくとるためにオープンコレクタ形式にし、プルアップ抵抗を外付けして、さらに出力信号の応答を速くするためには前記プルアップ抵抗の値を小さくする必要があり、そのためプルアップ抵抗を流れる負荷電流が増加してしまうのに対して、ＭＯＳトランジスタで構成することで、前記負荷電流の増大を招くことはなく、充分な応答速度を低消費電力で実現することができる。
【図面の簡単な説明】
【図１】本発明の実施の一形態の光通信回路チップである光受信回路の電気的構成を示すブロック図である。
【図２】図１で示す光受信回路におけるバイアス回路およびシャットダウン回路の具体的構成を示すブロック図である。
【図３】図１および図２で示す光受信回路のチップを搭載する光電気共用伝送装置の一例を示す平面図である。
【図４】図３の切断面線Ａ−Ａから見た断面図である。
【図５】前記光受信回路のチップを搭載するモジュールの正面図である。
【図６】プラグの装着およびその種別検知の様子を示す図である。
【図７】前記光通信回路チップの例として送信モジュールの場合の例を示す図である。
【図８】シャットダウン制御の一例を示す図である。
【図９】シャットダウン制御の他の例を示す図である。
【図１０】シャットダウン制御のさらに他の例を示す図である。
【図１１】シャットダウン制御の他の例を示す図である。
【図１２】前述の光受信回路を搭載する本発明の実施の他の形態の光伝送装置の正面図である。
【図１３】図１２の側面図である。
【図１４】前述の光受信回路を搭載する本発明の実施のさらに他の形態の光伝送装置の正面図である。
【図１５】図１４の側面図である。
【図１６】図１５の切断面線Ｂ−Ｂから見た断面図である。
【図１７】図１４の切断面線Ｃ−Ｃから見た断面図である。
【図１８】図１６にプラグを装着した状態を示す断面図である。
【図１９】従来のシャットダウン制御を示すブロック図である。
【符号の説明】
１１    光受信回路
１１ａ  光受信回路（内部判定回路）
１２    出力回路
１３    バイアス回路
１４    シャットダウン回路
２１，２１ａ    光電気共用伝送装置
２２，３２    モジュール
２３，５６，６９    プラグ
２４，５３    挿入口
２５，５２，６２    保持体
２６ａ，２６ｂ，２６ｃ，２６ｄ；３６ａ，３６ｂ，３６ｃ，３６ｄ    端子
２６ｄ１，２６ｄ２    端子
２７，３７    ボンディングワイヤ
２８ａ，２８ｂ，２８ｃ，２８ｄ，２８ｅ，２８ｆ    端子
２８ｇ，２８ｈ    接点（挿入有無検出手段、種別検出手段）
３３    駆動回路
４１    論理回路
４２    インバータ
４３    ＯＲ回路
４４，４５    制御回路
４６    キー操作回路
５１，６１    光伝送装置
５３ａ  ばね部
５４，５５    接触片（第２の金属端子）
５４ａ，５５ａ    端子
５６    短絡片
５７    挿入筒部
５８    光ファイバ
５９ａ，５９ｂ    接触片（第１の金属端子）
６３    シャッタ
６５    ばね（スイッチ）
６５ａ，６６ａ    端子
６６    内壁（スイッチ）
Ａ１１，Ａ１２    初段アンプ
Ａ２，Ａ３    差動アンプ
Ｂ    バッファ
Ｃ１，Ｃ２    結合コンデンサ
ＣＤ    ダミー容量
ＣＭＰ  コンパレータ
ＩＮＶ１，ＩＮＶ２    インバータ
ＬＥＤ  発光素子
Ｐ１１  電源入力端子
Ｐ１２  接地端子
Ｐ１３  出力端子
Ｐ１４  シャットダウン入力端子
ＰＤ    フォトダイオード
ＰＬ１  電気式アナログプラグ
ＰＬ２  電気式デジタルプラグ
ＰＬ３  光式デジタルプラグ
ＰＬ１ａ；ＰＬ２ａ；ＰＬ３ａ    頭部
ＰＬ１ｂ；ＰＬ２ｂ，ＰＬ２ｃ    短胴部
ＰＬ１ｃ    長胴部
ＰＬ２ｄ    短胴部
ＰＬ３ｂ    長胴部
Ｑ０    ＮＭＯＳトランジスタ（第２のＭＯＳトランジスタ）
Ｑ２，Ｑ３，Ｑ４，Ｑ５  ＮＭＯＳトランジスタ（第１のＭＯＳトランジスタ）
Ｑ１０  ＰＭＯＳトランジスタ（第２のＭＯＳトランジスタ）
Ｑ１１，Ｑ１２    ＰＭＯＳトランジスタ（第１のＭＯＳトランジスタ）
ＱＰ    ＰＭＯＳトランジスタ
ＱＮ    ＮＭＯＳトランジスタ
Ｒ１，Ｒ２，Ｒ３    プルアップ抵抗（挿入有無検出手段、種別検出手段）
Ｒ１１，Ｒ１２    抵抗
Ｒ２１，Ｒ２２    プルアップ抵抗
【図１】
0003805688.tif 000002
【図２】
0003805688.tif 000003
【図３】
0003805688.tif 000004
【図４】
0003805688.tif 000005
【図５】
0003805688.tif 000006
【図６】
0003805688.tif 000007
【図７】
0003805688.tif 000008
【図８】
0003805688.tif 000009
【図９】
0003805688.tif 000010
【図１０】
0003805688.tif 000011
【図１１】
0003805688.tif 000012
【図１２】
0003805688.tif 000013
【図１３】
0003805688.tif 000014
【図１４】
0003805688.tif 000015
【図１５】
0003805688.tif 000016
【図１６】
0003805688.tif 000017
【図１７】
0003805688.tif 000018
【図１８】
0003805688.tif 000019
【図１９】
0003805688.tif 000020