(57)【特許請求の範囲】
【請求項１】
除／乗算器と、周期・タイミングメモリと、ダウンカウンタと、ゼロ検出器と、位相累算器と、可変遅延回路とを有し、周期Ｔｃが２p （ｐ＝０，１，２，…）ｎＳで表せない基準クロックを用いるＩＣ試験装置の周期・タイミング発生器であって、
メモリ書込みモードのとき、前記除／乗算器は、システムコントローラより与えられた周期・タイミングデータ（ＷＤ）を前記基準クロック周期Ｔｃで割算して、商ａと余りｂとより成るデータ（ＷＤ′）に変換して前記周期・タイミングメモリの所定のアドレスに書込み、
実動作モードのとき、前記周期・タイミングメモリはパターン発生器より指定されたアドレスの周期・タイミングデータ（ＲＤ′）の内、前記商ａを前記ダウンカウンタへ、前記余りｂを前記位相累算器に供給し、
前記ダウンカウンタは、自身のカウント値がゼロになったことを前記ゼロ検出器が検出するたびに前記商ａがプリセットされ、基準クロックごとに１ＬＳＢずつダウンカウントし、
前記ゼロ検出器は、前記ダウンカウンタの計数値がゼロになったことを検出するたびに周期・タイミングパルスを発生し、
前記位相累算器は、前記ゼロ検出器がゼロに検出するたびに前記余りｂを累算して、その累算値を前記可変遅延回路に与え、
前記可変遅延回路は、前記ゼロ検出器より入力されたパルスを前記位相累算器の累算値に対応する時間だけ遅延させ、周期・タイミング信号として出力することを特徴とするＩＣ試験装置の周期・タイミング発生器。
【請求項２】
請求項１に記載のＩＣ試験装置の周期・タイミング発生器において、
前記除／乗算器は、前記基準クロックの周期Ｔｃの２進数データの補数ＣＤが設定される演算レジスタと、前記システムコントローラより与えられた周期タイミングデータ（ＷＤ）が初期の被加算値とされ、前記Ｔｃの補数ＣＤを加算する演算器とを備え、前記データＷＤのＭＳＢ側から前記補数ＣＤを１bitずつ右シフトしながら加算し、キャリーが出たらその時の加算結果を次ぎの被加算値ＮＤとして、補数ＣＤを加算しながら右シフトし、補数ＣＤのＬＳＢが被加算値ＮＤの２０の桁に合うまで繰り返し、かつキャリーが出た時の補数ＣＤのＬＳＢが位置する前記データＷＤ／ＮＤの重みの桁に“１”を立て、キャリーが出なければ“１”の代わりに“０”とし、このようにして２０以上の桁に“１”，“０”を立てて得られたバイナリーデータを前記商aとし、被加算値の最終値を前記余りbとするものであることを特徴とするＩＣ試験装置の周期・タイミング発生器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明はＩＣ試験装置の周期・タイミング発生器に関する。
【０００２】
【従来の技術】
（１）周期・タイミング発生器に与える基準クロック周期Ｔｃが２p （ｐ＝０，１，２…）ｎＳで表される場合
周期・タイミング発生器に与える基準クロック周期Ｔｃが２p ｎＳで表される場合には、システムコントローラより周期・タイミング発生器に与える周期・タイミングデータは２進数（バイナリーコード）であるため、ビットの重みが２m （ｍ＝０，±１，±２，…）で表されるので、次の例で述べるように、周期・タイミング発生器をカウンタと位相累算器を用いて簡単に構成できる。
【０００３】
図４Ｂに示すのは、Ｔｃ＝２2 ＝４ｎＳ周期（周波数ｆｒ＝２５０ＭHz）を持つ基準クロックで動作させる周期・タイミング発生器である。入力される周期・タイミングのバイナリーデータが１1.３１２５（ｎＳ）を表す場合を例にとると、このバイナリーデータは図４Ａのようなデータである。ダウンカウンタ３に与える基準クロックＣＬＫは４ｎＳ周期であるので、このカウンタの１ＬＳＢは４＝２2 ｎＳに対応するので、ダウンカウンタによって周期・タイミングのバイナリーデータを対応する時間に変換するのは容易である。そこで、図４Ａの１1.３１２５ｎＳを表す２進データの内、重み係数が２2 （ｎＳ）以上の２2 〜２10となる桁のデータをダウンカウンタ３にプリセットし、重み係数が２2 未満の２1 〜２-5となる桁のデータを位相累算器４に入力する。
【０００４】
位相累算器４は加算器５とＤ形ＦＦ（フリップフロップ）６で構成される。加算器５のキャリーＤｃ（Ｄｃ“１”は２2 ＝４ｎＳを表す）はダウンカウンタ３のホールド（hold) 端子に与えられる。ホールド端子の入力データが“１”であれば、クロックパルスが入力しても、計数値はダウンされずに前の値が保持される。ダウンカウンタ３の並列出力はゼロ検出器７に与えられ、ゼロが検出されると検出パルスが出力され（図６Ａ）、可変遅延回路８に与えられると共に、Ｄ−ＦＦ６のイネーブル（ＥＮ）端子及びダウンカウンタ３のロード（ＬＯＡＤ）端子に与えられる。すると、周期・タイミングのバイナリーデータの２2 〜２10の桁のデータがダウンカウンタ３にプリセットされる。また、Ｄ−ＦＦ６からラッチデータ（４ｎＳ以下の２1 〜２-5の桁のデータ）が可変遅延回路８に与えられると共に加算器５にフィードバックされる（図６Ｂ）。
【０００５】
簡単化のため、加算器５よりキャリーＤｃ（４ｎＳを表す）が出る前の状態を考えると、ゼロ検出器７の検出パルスと１つ前の検出パルスとの間隔は、２2 〜２10の桁のデータの表す時間Ｔであって、分解能は４ｎＳである。４ｎＳ未満の時間間隔に関するデータはＤ−ＦＦ６より与えられた２1 〜２-5の桁のデータ（Δ，２Δ，３Δ，…）であり、可変遅延回路８の遅延量はＤ−ＦＦ６の出力データに設定される。従って、可変遅延回路８の出力パルスの時間間隔、つまり周期・タイミング信号の周期は２-5〜２10の桁のデータの表す時間（Ｔ＋Δ＝１1.３１２５ｎＳ）となる（図６Ｃ）。
【０００６】
（２）周期・タイミング発生器に与える基準クロック周期Ｔｃが２p ｎＳ以外のＸ×２q （ｑ＝０，１，２…）ｎＳで表される場合
基準クロック周期が２p で表せない値、例えば５ｎＳ（前記のＸ＝５，ｑ＝０で、ｆｒ＝２００ＭHz）であると、ダウンカウンタ３の１ＬＳＢは５ｎＳになる。従って、図４Ａの周期・タイミングデータをそのまま、図４Ｂの基準クロック周期を５ｎＳに変更しただけの周期・タイミング発生器に与える訳には行かず、バイナリーデータ“１”の重み（第１桁の重み）が５＝５×２0 （ｎＳ）となるような２進データに変換しなければならない。一般的に言うと、各桁の重み係数が５×２q （ｑ＝０，１，２…）となるようにデータを変換しなければならない。そのための変換テーブルを格納したＲＯＭを用いて構成したのが、この発明を得る前の段階で考えられた図５に示す周期・タイミング発生器である。
【０００７】
（ａ）初期化時
システムコントローラ１２の選択信号ＳＥＬ＝“１”とされ、メモリに書き込むバイナリーデータＷＤがデータ変換ＲＯＭ１９に入力され、データ変換ＲＯＭより各桁の重みが５×２q で表されるバイナリーコードに変換した書込みデータＷＤ′が出力され、周期・タイミングメモリ２０に入力される。一方、システムコントローラ１２から与えられるアドレスデータａｄはセレクタ１８を通じてメモリ２０のアドレス端子Ａに与えられ、そのアドレスにデータＷＤ′が書き込まれる。
【０００８】
システムコントローラ１２がメモリ２０のデータを読み出す場合には、アドレスデータａｄをメモリ２０に与えると、メモリより対応する読出データＲＤ′が出力され、セレクタ２１を通じてデータ変換ＲＯＭ１９のＤｉ端子に入力され、元のバイナリーデータＲＤに変換されてＤＩ／Ｏ端子よりシステムコントローラ１２に与えられる。
【０００９】
（ｂ）実動作時
実動作時には選択信号ＳＥＬ＝“０”とされ、パターン発生器１１よりアドレスデータＡＤがセレクタ１８を通じてメモリ２０のアドレス端子Ａに与えられ、同メモリより対応するデータ（各桁の重みは５×２q ）が出力され、重みが２2 〜２-5の桁のデータ（５ｎＳ未満のデータ）は、位相累算器４に与えられ、重みが５×２0 〜５×２8 の桁のデータ（５ｎＳ以上のデータ）がダウンカウンタ３（１ＬＳＢが５ｎＳを表す）にプリセットされる。ダウンカウンタ３の出力がゼロとなるのをゼロ検出器７が検出すると、検出パルス（ダウンカウントを開始してよりプリセットされたデータ分だけ経過している）を可変遅延回路８に与える。
【００１０】
位相累算器４で５ｎＳ未満の桁のデータが累算されて、５ｎＳ未満のデータが可変遅延回路８に入力される。可変遅延回路８は入力されたパルスを位相累算器の出力データ分だけ遅延させて出力する。ゼロ検出器７の出力はＤ−ＦＦ６のＥＮ端子に入力され、再び５ｎＳ未満のデータの累算が行われる。またゼロ検出器７の出力はダウンカウンタ３のＬＯＡＤ端子に入力され、再び５ｎＳ以上のデータのプリセットが行われ、上述の動作が繰り返される。
【００１１】
【発明が解決しようとする課題】
２p ｎＳ以外のＸ×２q ｎＳ（例えばＸ＝５，ｑ＝０）を周期とする基準クロックで動作させる図５の周期・タイミング発生器では、２m の重み係数をもつ２進データをＸ×２m ′の重みをもつデータに変換したり、その逆変換を行うデータ変換ＲＯＭ１９を必要とする。しかしながら、データのビット数が多い場合には、ＲＯＭのメモリ数も多くなり、周期・タイミング発生器のコストが増大する問題がある。
【００１２】
この発明は、２p ｎＳ以外の基準クロック周期で使用すると共に、データ変換ＲＯＭを用いる場合より経済的な周期・タイミング発生器を提供することを目的とする。
【００１３】
【課題を解決するための手段】
請求項１の発明は、除／乗算器と、周期・タイミングメモリと、ダウンカウンタと、ゼロ検出器と、位相累算器と、可変遅延回路とを有し、周期Ｔｃが２p （ｐ＝０，１，２，…）ｎＳで表せない基準クロックを用いるＩＣ試験装置の周期・タイミング発生器に関する。
【００１４】
前記除／乗算器は、メモリ書込みモードのとき、システムコントローラより与えられた周期・タイミングデータ（ＷＤ）を基準クロック周期Ｔｃで割算して、商ａと余りｂとより成るデータ（ＷＤ′）に変換して周期・タイミングメモリの所定のアドレスに書込み、メモリ読出モードのとき、周期・タイミングメモリより読み出したデータ（ＲＤ′）に基準クロック周期Ｔｃを掛算処理し、元の周期・タイミングデータ（ＲＤ）に戻してシステムコントローラに与える。
【００１５】
前記周期・タイミングメモリは実動作モードのとき、パターン発生器より指定されたアドレスの周期・タイミングデータ（ＲＤ′）の内、商ａをダウンカウンタへ、余りｂを位相累算器に供給する。前記ダウンカウンタは、カウント値がゼロになったことをゼロ検出器が検出するたびに前記商ａがプリセットされ、基準クロックごとに１ＬＳＢずつダウンカウントする。前記ゼロ検出器は、ダウンカウンタの計数値がゼロになったことを検出するたびに周期・タイミングパルスを発生する。
【００１６】
前記位相累算器は、ゼロ検出器がゼロを検出するたびに前記余りｂを累算して、その累算値を可変遅延回路に与える。前記可変遅延回路は、ゼロ検出器より入力されたパルスを位相累算器の累算値に対応する時間だけ遅延させ、周期・タイミング信号として出力する。
【００１７】
【発明の実施の形態】
この発明の実施例を図１，図２に、図４，図５と対応する部分に同じ符号を付けて示す。この発明では図５の高価なデータ変換ＲＯＭ１９の代わりに、安価な除／乗算器３１を用いる。除／乗算器３１は演算データレジスタ２２と、セレクタ２３，２５と、演算器２４とで構成される。演算器２４はシステムコントローラ１２より与えられるライト／リード信号Ｒ／Ｗが“０”のとき乗算モード、“１”のとき除算モードに切り換わる。
【００１８】
（１）周期・タイミングデータをメモリに書き込むときの動作
一例として、システムコントローラ１２より与えられた周期・タイミングの書込みデータＷＤが１1.３１２５ｎＳを表し、外部より与えられる基準クロック周期Ｔｃが５ｎＳ（ｆｒ＝２００ＭHz）であるものとする。
書込みデータＷＤは図３Ａ（図４Ａと同じ）に示すように、各桁の重み係数が２m ＝４×２m-2 で表される通常のバイナリーデータであるが、クロック周期を４ｎＳより５ｎＳへ変更したので、ダウンカウンタ３の１ＬＳＢが５ｎＳに対応し、従来例でも述べたようにＷＤの桁の内、重み係数が５以上の２3 〜２10＝４×２1 〜４×２8 である桁は重み係数を５×２0 〜５×２8 に設定できるバイナリコードＷＤ′に変換する必要がある。その変換は、１1.３１２５（ｎＳ）を５（ｎＳ）で割算して商を求める演算処理によって達成できる。２進数の割算に必要な５の補数は、５の２進数表示０１０１を反転して１０１０とし、これに０００１を加えれば得られ、１０１１となる。５の補数ＣＤを加算値とし、周期・タイミングの２進データＷＤを被加算値として演算器２４で除算を行う。５の補数ＣＤは予め演算データレジスタ２２に設定しておく。
【００１９】
周期・タイミングＷＤ（２進数表示）を５（＝０１０１）で割算するにはよく知られていることであるが、図３に示すようにＷＤのＭＳＢ側から５の補数ＣＤ（＝１０１１）を１bit ずつ右シフトしながら加算して行く。キャリーがでたら、そのときの加算結果を次の被加算値ＮＤとして、ＣＤ＝１０１１を加算しながら右シフトし、ＣＤのＬＳＢがＮＤの２0 の桁に合うまで繰り返す。またキャリーがでたときの加算値ＣＤ＝１０１１のＬＳＢの桁（図４の例では、ＷＤ／ＮＤの重みが２1 の桁）に“１”を立てて行く。キャリーがでなければ“１”の代わりに“０”とする。このようにして２0 以上の桁に“１”，“０”を立てて得られたバイナリーデータ（ａ）は、ＷＤ（＝１1.３１２５ｎＳ）を５ｎＳ（＝０１０１）で割った商（２進数表示）である。この商は各桁の重みだ５×２0 〜５×２8 である、変換された周期・タイミングデータに他ならない。
【００２０】
データＷＤ／ＮＤの重みが５以下の２2 〜２-5である桁のデータ（ｂ）は被加算値の最終値であって、割算したときの余りであり、大きさがダウンカウンタ３の１ＬＳＢ（５ｎＳ）未満のデータであり、位相累算器４に与えるデータである。このようにして得られた（ａ）と（ｂ）より成る変換データＷＤ′はセレクタ２５を通じて周期・タイミングメモリ２０のシステムコントローラ１２より指定されたアドレスａｄに格納される。
【００２１】
（２）周期・タイミングメモリのデータをシステムコントローラが読み出すときの動作
システムコントローラ１２から与える信号は、アドレスａｄ，ＳＥＬ＝“１”，Ｒ／Ｗ＝“０”である。周期・タイミングメモリ２０のアドレスａｄのデータＲＤ′が読み出され、セレクタ２１を介して除／乗算器３１のＤｉ端子に入力される。除／乗算器３１は乗算モードで動作し、除算モードとは逆の変換動作を行う。そして得られた各桁の重みが２m で表される通常の２進データＲＤがＤＩ／Ｏの端子よりシステムコントローラ１２に与えられる。
【００２２】
（３）実動作時の周期・タイミングデータの発生
実動作時には、ＳＥＬ＝“０”であり、パターン発生器１１のアドレス信号ＡＤがセレクタ１８を介して周期・タイミングメモリ２０のアドレス端子Ａに与えられ、そのアドレスのデータが読み出され、セレクタ２１を介して重みが５以上である５×２0 〜５×２8 の桁のデータがダウンカウンタ３に与えられ、重みが５以下である２2 〜２-5の桁のデータが位相累算器４に与えられる。
【００２３】
以後の動作は、従来の図４，図５の動作と同様であるので、詳しい説明を省略するが、ゼロ検出器７から、分解能が５ｎＳである粗い周期をもつ検出パルスが可変遅延回路８に入力される。また位相累算器４から５ｎＳ未満の時間データが可変遅延回路８に与えられる。その時間データだけ可変遅延回路８は、入力パルスに遅延を与える。
【００２４】
【発明の効果】
▲１▼  この発明では、従来の高価なデータ変換ＲＯＭの代わりに安価に得られる除／乗算器を用いたので、それだけ周期・タイミング発生器の経済化を図ることができる。
▲２▼  この発明の周期・タイミング発生器では、外部からのデータ（通常ＯＳ等のソフトウエアから与えるデータ）に変更を加えることなしに基準クロックの周期を、例えば演算データレジスタ２２が４bit の場合には、５（＝０１０１）ｎＳ（２００ＭHz) ，６（＝０１１０）ｎＳ（１６6.６ＭHz) ，７（＝０１１１）ｎＳ（１４2.８ＭHz) と多様に選ぶことができる。
【００２５】
▲３▼  このように基準クロック周期を多様に選べるので、ＩＣ試験装置を設計する際の部品選択の幅が広がる。
▲４▼  基準クロック周期の異なるＩＣ試験装置に対しても、この発明の周期・タイミング発生器を広く適用できる。
▲５▼  演算データレジスタ２２のbit 数が４bit の場合には、変更できる基準クロック周期は５，６，７ｎＳの１ｎＳ間隔（分解能１ｎＳ）であるが、更にビット数を増やせば可変範囲と分解能を上げることができる。例えば加算する補数ＣＤを重みが２-1〜２4 の６bit とすれば、５〜１５ｎＳの範囲で分解能0.５ｎＳきざみでの周期を選択でき、ますます装置設計の自由度が広げられる。
【図面の簡単な説明】
【図１】この発明の実施例を示すブロック図。
【図２】図１の除／乗算器３１のブロック図。
【図３】図２の除／乗算器３１が除算モードであるときの演算器２４の動作を説明するための図。
【図４】Ａは従来の周期・タイミング発生器のダウンカウンタと位相累算器に与える周期・タイミングデータ、Ｂは基準クロック周期が４ｎＳ（ｆｒ＝２５０ＭHz）である従来の周期・タイミング発生器の要部を示すブロック図。
【図５】データ変換ＲＯＭを用い、基準クロック周期を５ｎＳ（ｆｒ＝２００ＭHz）とした、この発明を得る前の段階で考えられた周期・タイミング発生器のブロック図。
【図６】図４のキャリーがでる前のタイミングチャート。
【図１】
0003833371.tif 000002
【図２】
0003833371.tif 000003
【図３】
0003833371.tif 000004
【図４】
0003833371.tif 000005
【図５】
0003833371.tif 000006
【図６】
0003833371.tif 000007