(57)【特許請求の範囲】
【請求項１】
制御電圧供給部と、
電荷を蓄積する機能を持つゲート電極を有する電界効果トランジスタと、
上記制御電圧供給部と上記ゲート電極との間に互いに並列に介設された容量素子及び抵抗素子と
を有し、
上記制御電圧供給部は、前記抵抗素子を介して上記ゲート電極に電荷を注入し、
上記抵抗素子は、誘電体材料又は強誘電体材料からなる素子、バリスタ、互いに並列に接続され且つ逆方向に配置された２つのダイオード、ＭＩＳトランジスタ、あるいは結晶性により抵抗値が制御される抵抗変化素子のうちのいずれか１つからなり、
多値の情報を保持可能な半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
上記ゲート電極に蓄積された電荷量に応じて連続的に多値の情報を保持可能なアナログメモリとして機能することを特徴とする半導体装置。
【請求項３】
請求項１に記載の半導体装置において、
上記抵抗素子は上記誘電体材料からなっていることを特徴とする半導体装置。
【請求項４】
請求項１に記載の半導体装置において、
上記制御電圧供給部が上部電極となっており、
上記電界効果トランジスタのゲート電極が中間電極に接続されており、
上記容量素子は上記上部電極，上記中間電極及び上記上部電極と上記中間電極とに挟まれた上記誘電体材料からなる誘電体層とからなる誘電体キャパシタであり、
上記抵抗素子は上記誘電体層からなることを特徴とする半導体装置。
【請求項５】
請求項３に記載の半導体装置において、
上記抵抗素子に流れる通過電流は、上記抵抗素子の両端に印加する電圧の絶対値が一定値以下のときには印加電圧にほぼ正比例して増加し、印加する電圧の絶対値が上記一定値を越えると指数関数的に増加する特性を示すことを特徴とする半導体装置。
【請求項６】
請求項５に記載の半導体装置において、
上記抵抗素子の両端に１Ｖの電圧を印加する際には、上記抵抗素子の単位面積あたりに流れる通過電流が１００[ｍＡ/ｃｍ２]以下となることを特徴とする半導体装置。
【請求項７】
請求項１に記載の半導体装置において、
上記抵抗素子は上記強誘電体材料からなっていることを特徴とする半導体装置。
【請求項８】
請求項７に記載の半導体装置において、
上記抵抗素子に流れる通過電流は、上記抵抗素子の両端に印加する電圧の絶対値が一定値以下のときには印加電圧にほぼ正比例して増加し、印加する電圧の絶対値が上記一定値を越えると指数関数的に増加する特性を示すことを特徴とする半導体装置。
【請求項９】
請求項１に記載の半導体装置において、
上記抵抗素子は上記容量素子と別個に設けられていることを特徴とする半導体装置。
【請求項１０】
請求項９に記載の半導体装置において、
上記容量素子と別個に設けられた抵抗素子は、Ｂａ、Ｓｒ、Ｔｉ、Ｚｎ、Ｆｅ、Ｃｕのうちから選ばれた元素の酸化物またはＳｉＣ、Ｓｉ、Ｓｅのうちから選ばれた１つを含んでいるバリスタであることを特徴とする半導体装置。
【請求項１１】
請求項９に記載の半導体装置において、
上記容量素子と別個に設けられた抵抗素子は、互いに並列に接続され、且つ互いに逆方向に配置されたダイオードであることを特徴とする半導体装置。
【請求項１２】
請求項９に記載の半導体装置において、
上記容量素子と別個に設けられた抵抗素子は、ＭＩＳトランジスタであることを特徴とする半導体装置。
【請求項１３】
請求項９に記載の半導体装置において、
上記容量素子と別個に設けられた抵抗素子は、結晶性により抵抗値が変化する抵抗変化材料からなる抵抗変化素子であることを特徴とする半導体装置。
【請求項１４】
請求項１〜１３のうちいずれか１つに記載の半導体装置において、
ニューロンコンピュータのシナプス部として用いられることを特徴とする半導体装置。
【請求項１５】
制御電圧供給部と、電荷を蓄積する機能を持つゲート電極を有する電界効果トランジスタと、上記制御電圧供給部と上記ゲート電極との間に互いに並列に介設された容量素子及び抵抗素子とを有する半導体装置の駆動方法であって、
上記抵抗素子は、誘電体材料又は強誘電体材料からなる素子、バリスタ、互いに並列に接続され且つ逆方向に配置された２つのダイオードのいずれか１つからなり、
上記抵抗素子の両端に書込み電圧を印加することで上記抵抗素子を経て上記ゲート電極に蓄積する電荷量を変化させ、上記電界効果トランジスタの閾値電圧を変化させるステップ（ａ）と、
上記電界効果トランジスタのドレイン電流の変化に応じて情報を読み出すステップ（ｂ）と
を含む半導体装置の駆動方法。
【請求項１６】
請求項１５に記載の半導体装置において、
上記容量素子は誘電体層又は強誘電体層を有することを特徴とする半導体装置の駆動方法。
【請求項１７】
請求項１６に記載の半導体装置の駆動方法において、
上記抵抗素子は、誘電体材料又は強誘電体材料からなり、
上記抵抗素子の両端に印加する書込み電圧の絶対値が一定値以下であれば、上記抵抗素子に流れる通過電流が書込み電圧にほぼ正比例して増加し、
書込み電圧の絶対値が上記一定値を超える場合には、通過電流が書込み電圧の増加に対して指数関数的に増加する特性を有することを特徴とする半導体装置の駆動方法。
【請求項１８】
請求項１７に記載の半導体装置の駆動方法において、
上記抵抗素子の両端に１Ｖの電圧を印加する際には、上記抵抗素子に流れる単位面積あたりの通過電流が１００[ｍＡ/ｃｍ２]以下であることを特徴とする半導体装置の駆動方法。
【請求項１９】
請求項１７に記載の半導体装置の駆動方法において、
上記抵抗素子は、上記誘電体材料からなり、
上記ステップ（ａ）では、書込み電圧として、その絶対値が上記一定値以下である電圧範囲を用い、書込み電圧を印加する時間の長さにより上記ゲート電極に蓄積される電荷量の制御を行うことを特徴とする半導体装置の駆動方法。
【請求項２０】
請求項１７に記載の半導体装置の駆動方法において、
上記抵抗素子は、上記誘電体材料からなり、
上記ステップ（ａ）では、上記抵抗素子の両端に印加する書込み電圧として、その絶対値が上記一定値を超える電圧範囲を用い、書込み電圧のパルス幅を互いに等しくし、書込み電圧の絶対値の大きさにより上記ゲート電極に蓄積される電荷量を制御することを特徴とする半導体装置の駆動方法。
【請求項２１】
請求項１６に記載の半導体装置の駆動方法において、
上記抵抗素子は、上記容量素子の上記強誘電体層からなり、
上記ステップ（ａ）では、上記抵抗素子の両端に印加する書込み電圧として、上記強誘電体層が抵抗素子として機能する電圧範囲を用いて上記ゲート電極に蓄積される電荷量の粗調整を行い、上記書込み電圧として、上記強誘電体層がほぼ絶縁体として機能する電圧範囲を用いて上記強誘電体層の分極状態を変化させることにより上記ゲート電極に蓄積される電荷量の微調整を行うことを特徴とする半導体装置の駆動方法。
【請求項２２】
請求項１７〜２１のうちいずれか１つに記載の半導体装置の駆動方法において、
上記ステップ（ａ）では、上記抵抗素子の両端に印加する書込み電圧の範囲が絶対値の互いに等しい正負の範囲であることを特徴とする半導体装置の駆動方法。
【請求項２３】
制御電圧供給部と、電荷を蓄積する機能を持つゲート電極を有する電界効果トランジスタと、上記制御電圧供給部と上記ゲート電極との間に互いに並列に介設された容量素子及び抵抗素子とを有する半導体装置の駆動方法であって、
上記抵抗素子は、制御電圧によってオンまたはオフを制御されるＭＩＳトランジスタからなり、
上記制御電圧によってオンまたはオフを制御することで上記抵抗素子を経て上記ゲート電極に蓄積する電荷量を変化させ、上記電界効果トランジスタの閾値電圧を変化させるステップ（ａ）と、
上記電界効果トランジスタのドレイン電流の変化に応じて情報を読み出すステップ（ｂ）と
を含む半導体装置の駆動方法。
【請求項２４】
制御電圧供給部と、電荷を蓄積する機能を持つゲート電極を有する電界効果トランジスタと、上記制御電圧供給部と上記ゲート電極との間に互いに並列に介設された容量素子及び抵抗素子とを有する半導体装置の駆動方法であって、
上記抵抗素子は、抵抗制御信号によって結晶性が制御される抵抗変化素子からなり、
上記結晶変化素子の結晶性を変化させることで上記抵抗素子を経て上記ゲート電極に蓄積する電荷量を変化させ、上記電界効果トランジスタの閾値電圧を変化させるステップ（ａ）と、
上記電界効果トランジスタのドレイン電流の変化に応じて情報を読み出すステップ（ｂ）と
を含む半導体装置の駆動方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその駆動方法に係り、特に神経回路網コンピュータ（ニューロンコンピュータ）などに利用可能で多値情報を保持可能な半導体装置及びその駆動方法に関する。
【０００２】
【従来の技術】
マルチメディアの進展に伴い、半導体装置の性能向上に対する要求は高まる一方である。大容量のデジタル情報を処理するため、例えばパーソナルコンピュータのＣＰＵでは、１ＧＨｚ以上の高速の動作をするものまで市販され始めている。
【０００３】
こういった半導体装置の性能向上への要求に対し、半導体メーカーはこれまで主として半導体装置の微細化プロセス技術による性能向上によって応えてきた。
【０００４】
しかしながら、半導体装置の微細化に対し、物理的な限界すら指摘されるようになった現在では、これ以上の微細化による半導体装置の性能向上は、製造コストの点からも望めなくなってきている。
【０００５】
上述の要求を解決する手段として、「１」と「０」の２値の信号を用いて演算を行なうこれまでのデジタル情報処理技術に対し、３値、４値へと情報を多値化する技術や、さらにその多値化技術を応用して生物の脳の機能を模倣した演算処理の行なえるコンピュータ（ニューロンコンピュータ）技術などが研究されている。
【０００６】
生物の脳は、演算機能を持ったニューロンと呼ばれる神経細胞と、その演算結果を他のニューロンに伝える、いわば配線の役割を担う神経繊維とを基本として構成されている。
【０００７】
ニューロンコンピュータにおいては、ニューロンに相当する半導体素子からなる多数のニューロン部と、ニューロン部に信号を伝達し、重みをかける多数のシナプス部とから構成されている。このニューロン部とシナプス部の組み合わせを以下ニューロン素子と呼ぶ。
【０００８】
前段の複数のニューロン素子からの異なった「重み」を持つ情報信号が、あるニューロン素子に入力されると、このニューロン素子において情報信号が加算され、この情報信号の和が閾値を超えるとニューロン素子が「発火」し、信号が次段のニューロン素子に出力される。この繰り返しにより、情報が処理されていく。
【０００９】
また、生物の脳が学習する過程は、シナプス結合における重みが変化していく過程としてとらえられている。すなわち、様々な入力信号の組み合わせに対し、正しい出力が得られるように重みが徐々に修正され、最終的に最適の値に落ち着くのである。
【００１０】
このような学習機能を有する神経回路網を構成するためには、各シナプス結合の強さを適宜変更でき、且つその変更した値を記憶しておく必要がある。そのため、多値技術はニューロンコンピュータの実現に必須の技術となっている。
【００１１】
上述のニューロンコンピュータは多値技術の応用の一例であるが、もちろん多値の情報を安定に記憶する多値メモリの研究も盛んに行われている。これらのことからも分かるように、情報の多値化技術は、将来の半導体装置において極めて重要な技術となっている。
【００１２】
このような多値化技術の例として、強誘電体の分極ヒステリシスを利用して１つのメモリセルに３値以上の情報を記憶させるようにした従来技術が、特開平８−１２４３７８「強誘電体メモリ」に記載されている。
【００１３】
図４９は、多値メモリとして機能する従来の半導体装置の断面図である。同図より、従来の半導体装置のメモリセルは、シリコン基板１１０７と、シリコン基板１１０７内に埋め込んで設けられたウェル線ＢＵＬ１及びウェル線ＢＵＬ２と、ウェル線ＢＵＬ１及びウェル線ＢＵＬ２の上にそれぞれ設けられた強誘電体からなるＰＺＴ膜１１０９と、ＰＺＴ膜１１０９の上に設けられたワード線ＷＬ１と、ワード線ＷＬ１とウェル線ＢＵＬ１との上方に設けられたビット線ＢＬ１と、ワード線ＷＬ１とウェル線ＢＵＬ２との上方に設けられたビット線ＢＬ２とを備えている。また、ウェル線ＢＵＬ１とウェル線ＢＵＬ２内には、図示しないドレイン及びソースがそれぞれ設けられ、ビット線ＢＬ１はビットコンタクト（図示せず）を介してウェル線ＢＵＬ１内のドレインと接続され、ビット線ＢＬ２はビットコンタクトを介してウェル線ＢＵＬ２内のドレインと接続されている。
【００１４】
情報の書込みは、ワード線ＷＬ１とウェル線ＢＵＬ１及びウェル線ＢＵＬ２に電圧を印加してＰＺＴ膜１１０９の分極を変化させることにより行なわれる。
【００１５】
図５０は、上述の従来例の各メモリセルにおいて、ゲート電極に印加される電圧ＶＧＢ（＝ゲート電極の電位−ウェルの電位）と強誘電体の分極の大きさとの関係（ヒステリシス特性）を示すグラフである。強誘電体はヒステリシス特性を有することから、印加電圧の履歴により分極状態が変化し、電圧を除荷しても、図５０の点Ａ，点Ｂ，点Ｃで示すような分極状態が残留する。強誘電体が飽和分極するＶ＝Ｖ１  の電圧印加後に電圧を除荷すると、分極は点Ａの状態に、Ｖ＝Ｖ２ の電圧印加後に電圧を除荷するかＶ＝Ｖ１の電圧印加後にＶ＝−Ｖ２の電圧を印加してから電圧を除荷すると、分極は点Ｃの状態に、Ｖ＝−Ｖ１の電圧印加後に電圧を除荷すると、分極は点Ｂの状態になる。
【００１６】
図５１は、図５０に対応して強誘電体が点Ａ，点Ｃ及び点Ｂの状態のときの、メモリセルのドレイン電流Ｉとゲート電圧ＶＧＢとの関係を示すグラフである。同図において、左側の曲線が点Ａ、中央の曲線が点Ｃ、右側の曲線が点Ｂの状態に各々対応する。点Ａの状態においては、強誘電体が正に大きく分極しているために、メモリセルの閾値電圧ＶｔＡは、分極していない点Ｃの態での閾値電圧ＶｔＣよりも小さくなっている。また、点Ｂの状態においては、強誘電体が負に大きく分極しているために、メモリセルの閾値電圧ＶｔＢは、分極していない点Ｃの状態での閾値電圧ＶｔＣよりも大きくなっている。このように、強誘電体を点Ａ，点Ｃ及び点Ｂに示す３つの分極状態に変化させることによって、メモリセルの閾値電圧を異なる３種類に制御することができるので、この閾値電圧の値に応じてメモリセルに３値の情報を記憶させることができる。上記従来技術ではさらに点Ａと点Ｃの間の分極状態を利用することでさらなる多値化が可能であるとしている。
【００１７】
【特許文献１】
特開平８−１２４３７８
【００１８】
【発明が解決しようとする課題】
しかしながら、上述の従来例は、分極状態"Ｃ"を正確に得ることが難しいという根本的な課題を有している。従来技術では、適当な電圧を印加して誘電体を弱く分極させた後に電圧を除荷すると分極はゼロ近くになるとしているが、図５０からも明らかなように、強誘電体のヒステリシスは抗電圧Ｖｃ付近で大きく変化する特性を有するのに対し、−Ｖ２  の絶対値はＶｃに近い値にならざるを得ないためその制御が極めて困難であり、Ｖ２  の値がノイズなどで若干揺らいだだけで除荷後の分極値は大きく変化してしまう。また、このような書込み電圧のバラツキ以外にも強誘電体の結晶状態や膜厚などの変化によっても抗電圧Ｖｃが変化してしまうため、結果として信頼性が高く再現性の良好な多値記憶特性を安定して得ることは極めて困難であった。なお、本明細書中で抗電圧とは、強誘電体のヒステリシスを大きく変化させ、強誘電体キャパシタの電荷分布を変更するのに必要な電圧のことを指すものとする。
【００１９】
本発明の目的は、信頼性が高く情報を安定に記憶することが可能で、ニューロンコンピュータのニューロン素子としても利用可能な半導体装置及びその駆動方法を提供することにある。
【００２０】
【課題を解決するための手段】
本発明の半導体装置は、制御電圧供給部と、電荷を蓄積する機能を持つゲート電極を有する電界効果トランジスタと、上記制御電圧供給部と上記ゲート電極との間に互いに並列に介設された容量素子及び抵抗素子とを有し、多値の情報を保持可能である。
【００２１】
これにより、抵抗素子に書込み電圧を印加したときにこの抵抗素子中に電流が流れるので、電荷がゲート電極に蓄積され、電界効果トランジスタの閾値を変化させることができる。また、電界効果トランジスタは複数の状態をとり、その状態が一定時間保持されるので、多値の情報を保持することができる。さらに、電界効果トランジスタのドレイン電流の変化に応じて情報を読み出すことができるので、多値メモリとしてだけでなく、ニューロンコンピュータにおいて信号の重み付けを行なう素子としても利用することができる。
【００２２】
上記ゲート電極への電荷の注入は、上記制御電圧供給部から行われることにより、フラッシュメモリとは異なった方法で電荷の注入を行なうことができる。
【００２３】
上記ゲート電極に蓄積された電荷量に応じて連続的に多値の情報を保持可能なアナログメモリとして機能することにより、フラッシュメモリなどに比べてニューロンコンピュータの重み付けなど、多様な用途に用いることができる。
【００２４】
また、上記抵抗素子は誘電体材料からなっていることにより、ゲート電極に蓄積された電荷がリークしにくくなっているので、例えばノンドープのシリコンから抵抗素子を形成した場合と比べると入力された情報をより長い時間保持することができる。また、抵抗素子をトランジスタ上に形成することができるため、セル面積を小さくすることもできる。
【００２５】
上記制御電圧供給部が上部電極となっており、上記電界効果トランジスタのゲート電極が中間電極に接続されており、上記容量素子は上記上部電極，上記中間電極及び上記上部電極と上記中間電極とに挟まれた誘電体層とからなる誘電体キャパシタであり、上記誘電体層の抵抗成分は上記抵抗素子の１つとして機能することにより、例えば、誘電体キャパシタの誘電体層が抵抗素子と同一物であってもよいので、この場合には抵抗素子と誘電体層とを別個に設ける場合に比べて装置の面積を小さくすることができる。
上記抵抗素子の抵抗値は、上記抵抗素子に印加する電界強度に応じて変化することにより、ゲート電極に蓄積する電荷量を調節することができる。
【００２６】
また、上記抵抗素子の抵抗値は、上記抵抗素子に印加する電界強度が所定値以下のときにはほぼ一定の値をとり、電界強度が上記所定値を越えると低くなることにより、例えば、所定値を越える電界をかけて短時間でゲート電極に電荷を蓄積する場合と所定値以下の電界をかけて比較的長い時間をかけて電荷を蓄積する場合など、複数の方法により装置を駆動することが可能になる。
【００２７】
上記抵抗素子に流れる通過電流は、上記抵抗素子の両端に印加する電圧の絶対値が一定値以下のときには印加電圧にほぼ正比例して増加し、印加する電圧の絶対値が上記一定値を越えると指数関数的に増加する特性を示すことにより、上述のように、複数の方法により装置を駆動することが可能になる。
【００２８】
また、上記抵抗素子に流れる通過電流が電圧に対してほぼ正比例して増加する電圧範囲では、上記抵抗素子の単位面積あたりに流れる通過電流が１００[ｍＡ/ｃｍ２]以下であることにより、書込まれた情報あるいはその履歴情報を一定時間の間保持することができる。なお、情報の保持時間（復帰時間）は、通過電流が小さい程長くなる。
【００２９】
上記容量素子は強誘電体層を有し、上記抵抗素子のうち少なくとも１つは強誘電体材料からなることにより、強誘電体層の分極方向によっても中間電極及びゲート電極の電荷蓄積量を変化させることができるので、本発明の半導体装置は、常誘電体層を有する容量素子を用いる場合に比べてより多くの値を取り得る多値メモリとして使用することができる。また、極めて重み付けの自由度が高いニューロン素子としても利用可能である。
【００３０】
上記容量素子と別個に設けられた少なくとも１つの抵抗素子をさらに備えていることにより、種々の特性を有する材料を抵抗素子に使用することが可能になるので、より効率的に多値を保持する半導体装置を実現しやすくなる。
【００３１】
上記容量素子と別個に設けられた抵抗素子は、Ｂａ、Ｓｒ、Ｔｉ、Ｚｎ、Ｆｅ、Ｃｕのうちから選ばれた元素の酸化物またはＳｉＣ、Ｓｉ、Ｓｅのうちから選ばれた１つを含んでいるバリスタであることにより、抵抗素子の抵抗値が小さい電圧領域においてゲート電極に電荷を注入し、抵抗値が大きい電圧領域においては微調整を行なう、といった制御が可能になる。
【００３２】
上記容量素子と別個に設けられた抵抗素子は、互いに並列に接続され、且つ互いに逆方向に配置されたダイオードであってもよい。
【００３３】
ＭＩＳトランジスタをさらに備え、上記ＭＩＳトランジスタのオン抵抗が上記容量素子と別個に設けられた抵抗素子として機能する構成であってもよい。
【００３４】
上記容量素子と別個に設けられた抵抗素子は、結晶性により抵抗値が変化する抵抗変化材料からなる抵抗変化素子であってもよい。
【００３５】
また、ニューロンコンピュータのシナプス部として用いられることで、高性能のニューロンコンピュータを実現することができるようになる。
【００３６】
次に、本発明の半導体装置の駆動方法は、制御電圧供給部と、電荷を蓄積する機能を持つゲート電極を有する電界効果トランジスタと、上記制御電圧供給部と上記ゲート電極との間に互いに並列に介設された容量素子及び抵抗素子とを有する半導体装置の駆動方法であって、上記抵抗素子の両端に書込み電圧を印加することで上記抵抗素子を経て上記ゲート電極に蓄積する電荷量を変化させ、上記電界効果トランジスタの閾値電圧を変化させるステップ（ａ）と、上記電界効果トランジスタのドレイン電流の変化に応じて情報を読み出すステップ（ｂ）とを含んでいる。
【００３７】
この方法により、ステップ（ａ）で容量素子及び抵抗素子に電圧を印加することで書込まれた情報は一定時間保持され、しかも、ステップ（ｂ）において電界効果トランジスタのドレイン電流の変化に応じた多値の情報を読み出すことができるので、本発明の半導体装置を多値メモリとして駆動させることができる。また、ニューロンコンピュータに用いられる場合においては、入力された情報に重みをかける機能を有する素子としても利用できる。
【００３８】
また、上記容量素子は誘電体層を有することにより、ゲート電極に蓄積された電荷がリークしにくくなっているので、例えば、抵抗値がより低いノンドープのシリコンから抵抗素子を形成した場合と比べると入力された情報をより長い時間保持することができる。
【００３９】
上記ステップ（ａ）では、上記抵抗素子の両端に印加する書込み電圧の絶対値が一定値以下であれば、上記抵抗素子に流れる通過電流が書込み電圧にほぼ正比例して増加し、書込み電圧の絶対値が上記一定値を越える場合には、通過電流が書込み電圧の増加に対して指数関数的に増加することにより、情報の書込みを一定値を越えるパルス電圧を用いて短時間で行なう場合と、一定値以下の電圧を印加して行なう場合とを使い分けることができる。特にニューロン素子として用いられる場合には、一定値を越える電圧をかけて電界効果トランジスタの閾値を変化させることで学習動作を実行し、比較的低い電圧動作で記憶動作の再生を行なうことができる。
【００４０】
また、上記ステップ（ａ）で、書込み電圧の絶対値が上記一定値以下のときには、書込み電圧を印加する時間の長さにより上記ゲート電極に蓄積される電荷量の制御を行なうことができる。つまり、比較的単純な方法で多値の情報を書き込むことができる。
【００４１】
上記ステップ（ａ）で、書込み電圧の絶対値が上記一定値以下のときには、上記抵抗素子に流れる単位面積あたりの通過電流が１００[ｍＡ/ｃｍ２]以下であることにより、半導体装置の復帰時間、つまり情報の保持時間を一定以上確保することができる。
【００４２】
上記ステップ（ａ）で、上記抵抗素子の両端に印加する書込み電圧の絶対値が上記一定値を越える場合に、書込み電圧のパルス幅を互いに等しくし、書込み電圧の絶対値の大きさにより上記ゲート電極に蓄積される電荷量を制御することもできる。つまり、書込み電圧の絶対値の大きさによっても多値の情報を書込むことができることとなり、この場合、書込み時間が短くできるので、短時間で情報の記憶させることが可能になる。
【００４３】
上記ステップ（ａ）で、上記抵抗素子の両端に印加する書込み電圧の絶対値が上記一定値を越える場合には上記ゲート電極に蓄積される電荷量の粗調整を行い、上記書込み電圧の絶対値が上記一定値を下回る場合には上記ゲート電極に蓄積される電荷量の微調整を行なうことで、効率的に多値の情報を書き込むことが可能になる。
【００４４】
上記ステップ（ａ）では、上記抵抗素子の両端に印加する書込み電圧の範囲が絶対値の互いに等しい正負の範囲であることにより、正電圧を印加する場合とと負電圧を印加する場合とでは、電界効果トランジスタのドレイン電流特性が互いに異なるので、正電圧のみを印加する場合に比べて半導体装置により多くの情報を保持させることが可能となる。
【００４５】
【発明の実施の形態】
（第１の参考例）
以下、本発明の第１の参考例について図面を参照しながら説明する。
【００４６】
図１は、本発明の参考例に係る多値メモリの上面図である。また、図２は図１のII−II線における断面図、図３は図１のIII−III線における断面図である。図１，図２，図３については、同一部材には同一の符号を附記している。なお、図１では最上面の構成物のみ実線で示している。さらに、図２、図３と共通する部分についても、図を見やすくするため、符号を一部省略して示している。
【００４７】
図２に示すように、本参考例の多値メモリは、ｐ型のＳｉ基板１と、Ｓｉ基板１上にＬＯＣＯＳ法により形成されたシリコン酸化物からなる素子分離膜５と、素子分離膜５により区画されたＳｉ基板１の活性領域上に形成されたシリコン酸化物からなる厚さ３ｎｍのゲート絶縁膜７と、ゲート絶縁膜上に形成されたｎ型不純物を含むポリシリコンからなるゲート電極９と、Ｓｉ基板１内のゲート電極９の側方に素子分離膜５と接して形成され、ｎ型不純物を含むドレイン領域３ａ及びソース領域３ｂと、ドレイン領域３ａとパッド部１５ａとを接続するプラグ配線１３ｃと、ソース領域３ｂとパット部１５ｂとを接続するプラグ配線１３ｄと、プラグ配線１３ｃとプラグ配線１３ｄとを埋める第１の層間絶縁膜１１と、第１の層間絶縁膜１１の上に形成された厚さ１００ｎｍのチタン酸ビスマス（ＢＩＴ）からなる第１の強誘電体層１６と、第１の強誘電体層１６の上に形成された厚さ４００ｎｍのＢＩＴからなる第２の強誘電体層１８と、第２の強誘電体層１８の上に形成された酸化シリコンからなる第２の層間絶縁膜２１と、第２の層間絶縁膜２１の上に形成された配線２５ｃと、第１の強誘電体層１６，第２の強誘電体層１８及び第２の層間絶縁膜２１を貫通してパッド部１５ａと配線２５ｃとを接続する配線２５ａと、第１の強誘電体層１６，第２の強誘電体層１８及び第２の層間絶縁膜２１を貫通してパッド部１５ｂに接続する配線２５ｂとを備えている。なお、本参考例では、ゲート電極９のゲート長は０．５μｍ、ゲート幅が５μｍである。
【００４８】
また、図３に示すように、本参考例の多値メモリは、ｐ型のＳｉ基板１と、Ｓｉ基板１上にＬＯＣＯＳ法により形成されたシリコン酸化膜からなる素子分離膜５と、素子分離膜５により区画されたＳｉ基板１の活性領域上に形成されたシリコン酸化物からなる厚さ３ｎｍのゲート絶縁膜７と、ゲート絶縁膜７上に形成されたｎ型不純物を含むポリシリコンからなるゲート電極９と、ゲート電極９及び素子分離膜５の上に形成された酸化シリコンからなる第１の層間絶縁膜１１と、第１の層間絶縁膜１１の上に形成されたＰｔ／ＴｉＮからなりサイズが０．５μｍ×０．５μｍの第１の中間電極１４ａと、同じく第１の層間絶縁膜１１の上に形成されたＰｔ／ＴｉＮからなりサイズが０．５μｍ×０．５μｍの第２の中間電極１４ｂと、第１の層間絶縁膜１１を貫通してゲート電極９と第１の中間電極１４ａとを接続するプラグ配線１３ａと、第１の層間絶縁膜１１を貫通してゲート電極９と第２の中間電極１４ｂとを接続するプラグ配線１３ｂと、第１の層間絶縁膜１１，第１の中間電極１４ａ及び第２の中間電極１４ｂの上に形成されたＢＩＴからなる厚さ１００ｎｍの第１の強誘電体層１６と、第１の強誘電体層１６の上に第１の中間電極１４ａと互いに平行に延びて相対向するＰｔ／ＴｉＮからなるサイズが０．５μｍ×０．５μｍの第１の上部電極１７と、第１の強誘電体層１６の上に形成されたＢＩＴからなる厚さ４００ｎｍの第２の強誘電体層１８と、第２の強誘電体層１８の上に第２の中間電極１４ｂと平行に延びて相対向するＰｔ／ＴｉＮからなるサイズが０．５μｍ×０．５μｍの第２の上部電極１９と、第２の強誘電体層１８の上に形成された酸化シリコンからなる第２の層間絶縁膜２１と、第２の強誘電体層１８と第２の層間絶縁膜２１とを貫通して第１の上部電極１７に接続され、第２の層間絶縁膜２１の上面上を経由してから第２の層間絶縁膜２１を貫通して第２の上部電極１９に接続される配線２５ｃとを備えている。
【００４９】
なお、第１の強誘電体層１６とこれを挟み込む第１の中間電極１４ａと第１の上部電極１７とからなる強誘電体キャパシタをキャパシタＭＦＭ１とし、第１の強誘電体層１６と第２の強誘電体層１８の２層を挟み込む第２の中間電極１４ｂと第２の上部電極１９とからなる強誘電体キャパシタをキャパシタＭＦＭ２とする。また、キャパシタＭＦＭ１とキャパシタＭＦＭ２とを合わせてキャパシタＭＦＭｓとする。
【００５０】
図５は、本参考例の多値メモリを示す等価回路図である。
【００５１】
同図に示すように、本参考例の多値メモリはＭＯＳトランジスタのゲート電極上に２つの強誘電体キャパシタを互いに並列に接続させた構造を有する。なお、図５において、キャパシタＭＦＭ１の強誘電体層の膜厚は１００ｎｍ、電極の大きさは０．５μｍ×０．５μｍである。また、キャパシタＭＦＭ２の強誘電体層の膜厚は５００ｎｍ、電極の大きさは０．５μｍ×０．５μｍである。
【００５２】
次に、図４（ａ）〜（ｅ）は本参考例の多値メモリの製造工程を示す断面図である。同図は、図１のIII−III線における断面を示している。以下、同図を用いて本参考例の多値メモリの製造方法を説明する。
【００５３】
まず、図４（ａ）に示す工程で、ｐ型のＳｉ基板１に、ＬＯＣＯＳ法により、図示しない窒化シリコンをマスクとして酸化処理を施し、素子分離膜５を形成する。その後、図示しない窒化シリコンを昇温した燐酸などで溶解する。次いで、例えば９００℃でＳｉ基板１を熱酸化し、厚さ３ｎｍの酸化シリコン膜をＳｉ基板１上に形成し、これをゲート絶縁膜７とする。その後、ＬＰＣＶＤ法によりリンをドープした多結晶シリコンを堆積してゲート電極９を形成する。続いて、ゲート電極９とゲート絶縁膜７とをドライエッチングによりパターニングし、その後、ゲート電極９をマスクとしてゲート電極９の両側方にボロンイオンをイオン注入し、その後、９００℃、３０分の熱処理を行なうことによって、図２に示すドレイン領域３ａ、ソース領域３ｂをそれぞれ形成する。なお、本工程で作製されるＭＯＳトランジスタは、ゲート長が０．５μｍ、ゲート幅が５μｍである。
【００５４】
次に、図４（ｂ）に示す工程で、ＬＰＣＶＤ法により基板上にシリコン酸化物（ＳｉＯ２）を堆積して第１の層間絶縁膜１１を形成する。次に、第１の層間絶縁膜１１上に形成したレジストマスクを用いてドライエッチングすることでコンタクト窓を形成した後、ＬＰＣＶＤ法でポリシリコンをコンタクト窓内に堆積する。次いで、ＣＭＰ法によりポリシリコンを平坦化することによりプラグ配線１３ａ，１３ｂ，１３ｃ及び１３ｄを形成する。次に、スパッタ法により厚さ２０ｎｍの窒化チタンを第１の層間絶縁膜１１の上に堆積した後、スパッタ法により厚さ５０ｎｍのＰｔ層を堆積する。続いて、スパッタ法によりＰｔ層の上に堆積した酸化シリコンをパターニングしてハードマスクを形成し（図示せず）、これをマスクとしてＰｔ/ＴｉＮ層をＡｒミリングによりパターニングして第１の中間電極１４ａ，第２の中間電極１４ｂと図２に示すパッド部１５ａ，１５ｂを形成する。その後、希釈したフッ酸などで酸化シリコンからなるハードマスクを除去する。
【００５５】
次に、図４(ｃ)に示す工程で、スパッタ法により基板温度５５０℃、酸素分圧２０％、ＲＦパワー１００Ｗの条件で基板上に厚さ１００ｎｍのＢＩＴを堆積し、第１の強誘電体層１６を形成する。その後、スパッタ法によりＰｔ層を堆積して、図示しない酸化シリコンからなるハードマスクを用いＡｒミリングによりＰｔ層をパターニングし、第１の上部電極１７を形成する。その後、希釈したフッ酸などで図示しない酸化シリコンからなるハードマスクを除去する。なお、本参考例では、第１の中間電極１４ａ及び第１の上部電極１７の寸法は０．５μｍ×０．５μｍとする。
【００５６】
次に、図４(ｄ)に示す工程で、スパッタ法により基板温度５５０℃、酸素分圧２０％、ＲＦパワー１００Ｗの条件で基板上に厚さ４００ｎｍのＢＩＴを堆積し、第２の強誘電体層１８を形成する。次に、スパッタ法により第２の強誘電体層１８の上にＰｔ層を堆積した後、酸化シリコンからなるハードマスク（図示せず）を用いたＡｒミリングによりＰｔ層をパターニングし、第２の上部電極１９を形成する。その後、希釈したフッ酸などでハードマスク（図示せず）を除去する。なお、本実施の形態では、第２の中間電極１４ｂ及び第２の上部電極１９の寸法は０．５μｍ×０．５μｍとしている。
【００５７】
次に、図４(ｅ)に示す工程で、ＴＥＯＳを用いたプラズマＣＶＤにより酸化シリコン膜を基板上に堆積した後、ＣＭＰ法により平坦化することで第２の層間絶縁膜２１を形成する。次いで、第２の層間絶縁膜上に形成したレジストマスクを用いて第２の層間絶縁膜２１をドライエッチングし、第２の上部電極１９に到達するコンタクト窓を形成する。一方、第２の層間絶縁膜上に形成したレジストマスクを用いて第２の層間絶縁膜２１及び第２の強誘電体層１８をドライエッチングし、第１の上部電極１７に到達するコンタクト窓を形成する。なお、上部電極１９と第２の強誘電体層１８とのエッチング選択比が十分大きい場合には、第２の上部電極１９に到達するコンタクト窓と第１の上部電極１７に到達するコンタクト窓とを同時に形成することもできる。次に、スパッタ法によりＡｌＳｉＣｕ合金をコンタクト窓内に堆積した後、このＡｌＳｉＣｕ合金をドライエッチングすることで配線２５ａ，２５ｂ，２５ｃをそれぞれ形成する。
【００５８】
以上の方法により、本参考例の多値メモリが製造される。
【００５９】
図６は、キャパシタＭＦＭ１の電圧−分極ヒステリシス特性（Ｐ-Ｖ特性）を示す図である。なお、これはキャパシタＭＦＭ１のみを電源に接続した場合のヒステリシス特性を示している。
【００６０】
同図を参照すると、キャパシタＭＦＭ１では膜厚が１００ｎｍ程度と薄いため抗電圧は小さいが、約５Ｖ以上の電圧を印加した後の電圧０Ｖでの分極値（残留分極)はＢＩＴという材料の特性を反映して４μＣ/ｃｍ２程度が得られることが分かる。
【００６１】
一方、図７はキャパシタＭＦＭ２のＰ-Ｖ特性を示す図である。同図に示すように、キャパシタＭＦＭ２を構成する強誘電体材料はキャパシタＭＦＭ１と同じＢＩＴであるが、膜厚が合計５００ｎｍと厚いため、抗電圧値がキャパシタＭＦＭ１の５倍程度と高い値を示している。しかし、残留分極の値は材料特有であるため、キャパシタＭＦＭ１と同等の４μＣ/ｃｍ２程度である。
【００６２】
以上のような、ヒステリシス特性の互いに異なる２つの強誘電体キャパシタを並列接続した構造を有する本参考例の多値メモリの駆動方法とその動作について、図８〜１０を用いて説明する。
【００６３】
図１０は、本参考例の多値メモリにおいて、上部ゲート電極と下部電極の間に印加した電圧と、２つの強誘電体キャパシタの実効的分極とを示した図である。同図に示すように、本参考例の多値メモリに用いられるキャパシタは互いに並列に接続されているため、キャパシタ全体の分極は、ちょうどキャパシタＭＦＭ１の分極とキャパシタＭＦＭ２の分極の面積比に応じた平均値を示す。
【００６４】
図８は、キャパシタＭＦＭ１とキャパシタＭＦＭ２を並列に接続して構成されるキャパシタ全体（キャパシタＭＦＭｓ）の分極ヒステリシス特性を説明するための図である。同図において、破線で示した２つのキャパシタの分極の平均値がキャパシタＭＦＭｓの分極となる。つまり、キャパシタＭＦＭｓの分極は、図１０に示すヒステリシス特性となる。
【００６５】
図８に示す領域ｘでは、キャパシタＭＦＭ２の分極は電圧Ｖの変化に対してほとんど変化しない。一方、キャパシタＭＦＭ１の分極は電圧Ｖの変化に対して前半では急激に増大し、後半では変化が小さくなる。その結果、両者の合成値は領域ｘの前半では急激に変化し、領域ｘの後半では変化が緩やかになる。また、領域ｙでは、キャパシタＭＦＭ２の分極は電圧Ｖの変化に対して大きく変化するが、キャパシタＭＦＭ１の分極は電圧Ｖの変化に対してほとんど変化しない。その結果、両者の合成値は領域ｙの前半では急峻に変化するが、キャパシタＭＦＭ２単独のときよりも緩やかに変化する。
【００６６】
このように、本参考例の多値メモリは、抗電圧が互いに異なる２つの強誘電体キャパシタを有するため、図６に示すような一般的なヒステリシス形状とは異なり、図１０にＣ点で示すような準安定点を持つ。このため、書込み電圧が４Ｖ付近では、電圧変化に対する分極の変化が緩やかになっており、書込み電圧がノイズなどにより揺らいだ場合でも、分極の変化を小さく抑えることができる。
【００６７】
なお、この効果を得るためには、ヒステリシス曲線において電圧変化に対する分極の変化が急峻になる領域がずれていることが必要であることから、キャパシタの抗電圧が互いに異なっている必要がある。特に、分極が０から飽和するまでの前半過程において、電圧の変化に対する分極の変化率が相異なる２つの誘電体材料を用いることにより、準安定点を確実に得ることができる。同様に、キャパシタを３個以上並列に並べたときも、キャパシタの抗電圧の差が十分に異なっていることが必要となる。
【００６８】
図９は、キャパシタＭＦＭ１及びキャパシタＭＦＭ２に加えて面積がこれらのキャパシタと等しいキャパシタＭＦＭ３をさらに加えたときのキャパシタのＰ−Ｖ特性を示す図である。同図に破線で示したがキャパシタ全体のＰ−Ｖ特性である。キャパシタが２つのときと同様にキャパシタの抗電圧が互いに異なっているため、ヒステリシス曲線において準安定点Ｆをさらに形成することができる。また、このときＣ点はＣ’点に移動する。これにより、少なくとも４値以上を安定に記録することができる。
【００６９】
次に、本参考例における並列強誘電体キャパシタの多値動作の駆動法について説明する。
【００７０】
まず、図１０のＡ，Ｓ，Ｃ，Ｄ，Ｐの各点を結んだ線は、各電圧を印加したときのキャパシタの分極を表している。−８Ｖから印加電圧を上げるとキャパシタの分極はＡ点の状態からＳ点、Ｃ点へと矢印の方向に変化していく。８Ｖの電圧を印加すると、キャパシタの分極は飽和し、これ以上の電圧を印加してもＤ点の状態で分極は増加しない。そして、一度キャパシタに印加する電圧を８Ｖまで上げた後、電圧を下げると、キャパシタの分極状態はＰ点を経てＡ点に向かい、−８ＶのときにＡ点の状態に戻る。
【００７１】
ここで、キャパシタＭＦＭ１及びキャパシタＭＦＭ２の状態について説明すると、−８Ｖの電圧がキャパシタに印加されたＡ点の状態では、図６，図７からも分かるようにキャパシタＭＦＭ１及びキャパシタＭＦＭ２の分極が負電荷で飽和している。この状態でキャパシタに印加した電圧を除荷すると印加電圧が０Ｖとなり、Ｓ点の状態になる。なお、キャパシタＭＦＭ１とキャパシタＭＦＭ２の面積は同じであるので、キャパシタＭＦＭｓの分極値は、図６，図７に示すキャパシタＭＦＭ１とキャパシタＭＦＭ２の平均値となっている（図８参照）。
【００７２】
次に、Ｓ点の状態から印加電圧を約４Ｖに上げると、キャパシタＭＦＭ１の分極は正電荷で飽和され、キャパシタＭＦＭ２は正電荷を持つが飽和していない状態となる。２つのキャパシタの分極が平均されて、準安定点であるＣ点の状態になる。なお、図１０には、ノイズマージンを考慮して３．５Ｖの電圧をキャパシタに印加し、状態Ｂとなる場合が示されている。続いて、印加した電圧を除荷すると、分極がほぼ０μＣ/ｃｍ２の状態Ｑとなる。
【００７３】
次に、キャパシタに印加する電圧を８Ｖまで上げるとキャパシタはＤ点の状態となり、このときキャパシタＭＦＭ１とキャパシタＭＦＭ２の分極はともに正電荷で飽和している。この後、電圧を除荷すると、キャパシタは点Ｐの状態となる。
【００７４】
次に、キャパシタに印加する電圧を−８Ｖまで下げるとキャパシタはＡ点の状態に戻る。
【００７５】
このように、本参考例の多値メモリは、例えば−８Ｖ，３．５Ｖ及び８Ｖの３通りの書込み電圧を印加することによりノイズ等に対して安定に記憶動作をすることができる。
【００７６】
図１１は、本参考例の多値メモリについて、それぞれ＋８Ｖ，＋３．５Ｖ及び−８Ｖで書込み後に、読出し電圧であるゲート電圧を変化させた場合のドレイン電流を示す図である。
【００７７】
同図に示すように、例えば読出し電圧が２〜３Ｖの範囲では、各状態でドレインへ流れる電流値はお互いに１桁以上の差異が認められており、安定して記憶情報の読出しが可能であることが分かる。
【００７８】
次に、特に書込みが不安定になりやすいヒステリシス曲線の途中の点での書込みについて、飽和電圧の半分の電圧での書込み電圧が、１０％揺らいだ場合を例に取って説明する。
【００７９】
図１２は、単一の強誘電体キャパシタを備えた従来の多値メモリについて、書込み電圧が１０％揺らいだ際に、分極値にどの程度揺らぎが生じるかを説明するための図である。
【００８０】
また、図１３は、図１２のＡ部で示した部分を拡大して示した図である。
【００８１】
図１２及び図１３から、従来技術の方式では、途中の分極状態を得るにはヒステリシス曲線において分極が急峻に変化する部分を使わざるを得ないため、１０％程度の揺らぎに対して（図１３参照）、本来１．７μＣ/ｃｍ２の分極値を期待すべきところ、分極値は１．４〜２．０μＣ/ｃｍ２の間で大きく変動することが理解される。
【００８２】
一方、図１４は、本参考例の多値メモリにおいて、図１２，図１３と同様に書込み電圧が揺らいだ際の分極値の揺らぎを説明するための図であり、図１５は、図１４に示すＢ部を拡大したものである。
【００８３】
図１４及び図１５から、本参考例の多値メモリにおいては、書込み電圧の揺らぎに対する分極変化の急峻性が、従来技術に対して大幅に改善されることが理解される。例えば、本来−０．１５μＣ/ｃｍ２の分極値を期待するところ、±１０%の電圧揺らぎに対する分極値の変動は−０．１〜−０．２μＣ/ｃｍ２程度と、揺らぎの幅が従来技術の０．６μＣ/ｃｍ２に対して０．１μＣ/ｃｍ２以下と大幅に改善されている。これは、強誘電体キャパシタを並列接続し、且つお互いの抗電圧を変化させることにより、ヒステリシスの途中に準安定点が生じるためである。
【００８４】
これら、書込み電圧（書込み電界強度）の揺らぎについては、ノイズのほか強誘電体層の膜厚変動や、強誘電体層の結晶性の差による誘電率の変動などによっても、生じうるものであり、±１０％程度の書込み電圧の揺らぎが起こることは実用条件で十分考えられる。
【００８５】
よって、本参考例の多値メモリの構造は、分極値の揺らぎを抑制することによりプロセス上のマージンを広げることを可能にするので、実際的なデバイス製造において有用である。
【００８６】
図１６、図１７はともに、キャパシタＭＦＭ１の強誘電体膜厚が１００ｎｍでキャパシタＭＦＭ２の強誘電体膜厚が１０００ｎｍのときに、それぞれのキャパシタ面積比を変化させたときの、実効分極値を示す図である。なお、図１６（ａ）〜（ｄ）、図１７（ａ）〜（ｄ）のＤ，Ａ，Ｂ，Ｅの各点は、それぞれプラス側最大分極，マイナス側最大分極，プラス側中間分極，マイナス側中間分極を書き込む電圧を示しており、その後電圧を除荷したときの分極値は、それぞれ、Ｐ，Ｓ，Ｑ、Ｒとなる。
【００８７】
図１６（ａ）〜（ｄ）は、キャパシタＭＦＭ２の面積をキャパシタＭＦＭ１に対して、徐々に増加させた場合の実効分極を示す図である。同図に示すように、キャパシタＭＦＭ２の面積比率が増加するにつれ、ヒステリシス曲線におけるＢ点を通過する領域及びＥ点を通過する領域での電圧変化に対する分極の変化が急峻になる。
【００８８】
一方、図１７（ａ）〜（ｄ）は逆にキャパシタＭＦＭ１の面積比率を増加させた場合を示している。同図に示すように、このときヒステリシス曲線におけるＢ点を通過する領域及びＥ点を通過する領域での電圧変化に対する分極の変化が緩やかになっている。以上のことから、キャパシタＭＦＭ１とキャパシタＭＦＭ２の面積比率については、キャパシタＭＦＭ１の方を大きくする方が、より書込み電圧の揺らぎに強い多値メモリを実現できることが分かる。しかし、図１７（ｄ）からも理解されるように、極端にキャパシタＭＦＭ１の面積が大きくなると、図のＰ点とＱ点、及びＳ点とＲ点が接近し、データの判別が困難になる。よって、本参考例では、キャパシタＭＦＭ１とキャパシタＭＦＭ２の面積比（ＭＦＭ１の面積／ＭＦＭ２の面積）が０．５から２の間とすることで、記憶情報の分離性が高く、且つ安定な多値動作を実現している。
【００８９】
ただし、Ｑ点、Ｒ点の代わりに実効分極値が０μＣ/ｃｍ２の点を取る場合、つまり３種類の分極を用いる場合にはキャパシタＭＦＭ１とキャパシタＭＦＭ２の面積比（ＭＦＭ１の面積／ＭＦＭ２の面積）は、ほぼ０．２から２の間でも記憶情報の分離性は良好に保たれる。
【００９０】
以上、本参考例によれば、電界効果トランジスタのゲート電極に分極方向が互いに同じで抗電圧の異なる２つ以上の強誘電体キャパシタを接続することで書込み電圧の多少の揺らぎに対してドレイン電流の揺らぎが少ない多値メモリが実現できる。
【００９１】
これにより、高集積且つ安定な半導体メモリを提供できるのみならず、複数の抵抗値を提供する不揮発トランジスタとして、脳のニューロンを模倣したニューロン素子への応用なども考えられる。
【００９２】
次に、図１８は、本発明の参考例の多値メモリの変型例を示す断面図である。この多値メモリは、図３に示す本参考例の多値メモリと第２の強誘電体層１８以外の部分は同一の構造であるので、構造の説明は省略する。
【００９３】
ここで示す多値メモリは、図３に示す本参考例の多値メモリの第２の強誘電体層１８に代えて常誘電体を用いたものである。
【００９４】
例えば、本参考例の変形例においては常誘電体層２０としてスパッタ法により形成した膜厚１００ｎｍの酸化タンタルを用いている。酸化タンタル層の比誘電率は、本参考例ではおよそ２５である。この場合、常誘電体層の静電容量は強誘電体層の静電容量の１／４程度であるため、ＭＦＭ２に印加した電圧の１／５が強誘電体層に印加されることとなる。このため、見かけの抗電圧は５倍となるので、キャパシタ全体の分極が飽和するまでの間に準安定点を持たせることができる。
【００９５】
なお、本参考例においては、異なる抗電圧の強誘電体キャパシタを得るのに、強誘電体層の膜厚を１００ｎｍと５００ｎｍ、または１００ｎｍと１０００ｎｍとしたが、これ以外に任意の膜厚にすることで、キャパシタの抗電圧を変化させることができる。
【００９６】
また、異なる材料の強誘電体をそれぞれの強誘電体キャパシタに適用しても強誘電体層の膜厚を変化させることと同様の効果が得られる。例えば、本実施の形態のＢＩＴでは抗電界はおよそ２０ｋＶ/ｃｍ程度であったが、ＰＺＴでは４０ｋＶ/ｃｍ程度と、抗電界が異なるため、同じ膜厚であればキャパシタの抗電圧は２倍となる。
【００９７】
また、本参考例の多値メモリとして、特に強誘電体キャパシタを２つ備えた場合について説明を行なったが、抗電圧の異なる強誘電体キャパシタを図９に示すように３つ以上接続しても、同様にヒステリシスに準安定点が増加するため、さらに多値の強誘電体ゲートメモリを実現できる。
【００９８】
また、本参考例の多値メモリにおいて、キャパシタＭＦＭ１の分極とキャパシタＭＦＭ２の分極の正負は一致していたが、これらを互いに逆向きに分極させることもできる。
【００９９】
（第２の参考例）
図１９は、本発明の第２の参考例に係る多値メモリの構造を示す断面図である。同図に示すように、本参考例の多値メモリは、ｐ型のＳｉ基板１と、Ｓｉ基板１上に形成されたシリコン酸化物からなる素子分離膜（図示せず）と、Ｓｉ基板１上に形成されたシリコン酸化物からなるゲート絶縁膜と、ゲート絶縁膜の上に形成されたＰｔ／ＴｉＮからなるゲート電極／下部電極２６と、ゲート電極／下部電極２６の上に形成されたＢＩＴからなる厚さ１００ｎｍの第１の強誘電体層２７と、第１の強誘電体層２７の上に形成され、幅がゲート電極の幅の半分以下である第１の上部電極２９と、第１の強誘電体層２７の上に形成された幅がゲート電極の幅の半分以下である厚さ４００ｎｍのＢＩＴからなる第２の強誘電体層２８と、第２の強誘電体層２８の上に形成された第２の上部電極３０と、ゲート絶縁膜７の上に形成され、ゲート電極／下部電極２６，第１の強誘電体層２７，第１の上部電極２９，第２の強誘電体層２８，第１の上部電極２９及び第２の上部電極３０の側方を埋める層間絶縁膜３１と、層間絶縁膜を貫通して第１の上部電極２９及び第２の上部電極３０に接続するプラグ配線３２とを備えている。ここで、ゲート電極／下部電極２６は、ゲート電極がキャパシタの下部電極と一体化している。
【０１００】
本参考例において、第１の上部電極２９，第１の強誘電体２７及び下部電極２６からなるキャパシタＭＦＭ１と第２の上部電極３０，第２の強誘電体層２８，第１の強誘電体層２６及び下部電極２６からなるキャパシタＭＦＭ２の抗電圧は互いに異なっている。よって、キャパシタ全体のヒステリシス曲線において準安定点が形成されるので、本参考例の多値メモリによれば、第１の参考例の多値メモリと同様に記憶情報の分離性が高く、且つ安定な多値動作を実現することができる。
【０１０１】
本参考例の多値メモリにおいては、中間電極を形成する必要がないため、第１の参考例の多値メモリと比べ、製造工程数を少なくすることができ、製造コストを抑えることができる。
【０１０２】
また、本参考例で用いた第２の強誘電体層２８の代わりに常誘電体層を用いても、キャパシタＭＦＭ１及びキャパシタＭＦＭ２の抗電圧を互いに異なるように形成することができる。
【０１０３】
（第３の参考例）
図２０は、本発明の第３の参考例に係る多値メモリを示す回路図である。同図に示すように、本参考例の多値メモリは、ゲートがワード線ＷＬに接続されドレインがビット線ＢＬに接続された１つの選択トランジスタＴｒ１と、選択トランジスタＴｒ１のソースに並列に接続された強誘電体を有するキャパシタＭＦＭ１及び強誘電体を有するキャパシタＭＦＭ２とからなる。本参考例の多値メモリにおいて、キャパシタＭＦＭ１とキャパシタＭＦＭ２の抗電圧は互いに異なっている。
【０１０４】
本参考例の多値メモリは、ＦｅＲＡＭと呼ばれる、キャパシタの分極反転時に流れる電流量により、情報を読み出すメモリである。このとき、本参考例の多値メモリでは、第１及び第２の参考例で説明したように、異なる抗電圧のキャパシタを並列接続することにより、安定して複数の残留分極値を得ることが可能である。本参考例の多値メモリの情報読み出し動作は、例えばワード線ＷＬに所定の電圧、例えば８Ｖを保持しておき、選択トランジスタＴｒ１をＯｎ（導通）状態にした際にワード線ＷＬの電圧の降下度合いによりＴｒ１を経由して流れた電流量を判断し、情報の読み出しを行っている。ここで、強誘電体キャパシタの残留分極状態により、分極反転の量が異なるため、Ｔｒ１を経由して流れる電流量に差異が生じることとなる。例えば、図８のＰ点、Ｑ点、Ｓ点の順で電流量（絶対値）が大きく検出されることとなる。すなわち、多値のＦｅＲＡＭを実現することができる。
【０１０５】
この構造によっても、第１の参考例の多値メモリと同様に、記憶情報の分離性が高く、且つ安定な多値動作を実現することができる。
【０１０６】
（第４の参考例）
図２１は、本発明の第４の参考例に係る多値メモリを示す等価回路図である。本参考例の多値メモリは、第１の参考例に係る多値メモリのゲート電極９とキャパシタＭＦＭ２の間にキャパシタ４０を挿入した構成をとっている。すなわち、本参考例の多値メモリは、ＭＩＳトランジスタと、ＭＩＳトランジスタのゲート電極９に対して並列に接続され、共に強誘電体を有するキャパシタＭＦＭ１及びキャパシタＭＦＭ２と、ゲート電極９とキャパシタＭＦＭ２の間に設けられたキャパシタ４０とを備えている。なお、図２１では、図５と同じ部材には同じ符号を付けている。また、キャパシタＭＦＭ１及びキャパシタＭＩＦ２の面積や、強誘電体層の厚みは第１の参考例と同一とする。キャパシタ４０は、常誘電体を有するキャパシタであるが、強誘電体キャパシタであってもよい。
【０１０７】
第１の参考例の多値メモリに電圧が印加された場合、キャパシタＭＦＭ１とキャパシタＭＦＭ２に加わる電圧は互いに等しかったが、本参考例の多値メモリでは、キャパシタＭＦＭ２とキャパシタ４０とに分配される電圧の和とキャパシタＭＦＭ１に分配される電圧とが等しくなっている。
【０１０８】
そのため、多値メモリに同一電圧を印加した時のキャパシタＭＦＭ２に分配される電圧は、第１の参考例でのキャパシタＭＦＭ２よりも小さくなっており、見かけの抗電圧が大きくなっている。本参考例の多値メモリも、キャパシタＭＦＭ１とキャパシタＭＦＭ２の抗電圧が異なっており、そのヒステリシスループにおいて準安定点を持っている。従って、本参考例の多値メモリは、安定に多値を保持することが可能である。
【０１０９】
また、強誘電体キャパシタとＭＩＳトランジスタのゲート電極との間に少なくとも１つのキャパシタを挿入することで、見かけの抗電圧を任意に調節することができるので、設計の自由度を大きくすることができる。なお、本参考例においては、キャパシタＭＦＭ１とキャパシタＭＦＭ２の抗電圧が異なる例を示したが、キャパシタ４０を挿入することでキャパシタＭＦＭ２の見かけの抗電圧が変化するため２つのキャパシタの抗電圧が互いに同じであっても安定に多値を保持する多値メモリを実現することができる。また、本参考例の多値メモリは、キャパシタＭＦＭ１とキャパシタＭＦＭ２の強誘電体層を同時に形成できる点で有利である。
【０１１０】
なお、本参考例ではキャパシタＭＦＭ２とＭＩＳトランジスタのゲート電極９の間に１つのキャパシタを挿入した例を示したが、２つ以上のキャパシタを挿入してもよい。
【０１１１】
（第１の実施形態）
以下、本発明の第１の実施形態に係る半導体装置について、図面を参照しながら説明する。
【０１１２】
図２２は、本実施形態の半導体装置を示す等価回路図である。同図から分かるように、本実施形態の半導体装置は、制御電圧供給部１１０と、電界効果トランジスタ（以下ＭＯＳトランジスタと表記）と、このＭＯＳトランジスタのゲート電極１０９と制御電圧供給部１１０との間に互いに並列に介設された誘電体キャパシタ１０４及び抵抗素子１０６とを有することを特徴としている。
【０１１３】
次に、図２３には、本実施形態の半導体装置の上面図を、図２４には図２３のXXIV-XXIV線における断面図を、図２５には図２３のXXV-XXV線における断面図を示す。なお、図２３においては、見やすくするためにハッチングを省略して示し、また最上面の構成物のみ実線で示している。さらに、図２４、図２５と同一である部分についても、図を見やすくするため一部省略して示している。また、図２４、図２５においても、切断面より奥にある構成物について、図を見やすくするためにその一部を省略して示している。
【０１１４】
図２３、図２４、図２５に示すように、本実施形態の半導体装置は、例えば活性領域を有するＰ型のＳｉ基板１０１と、Ｓｉ基板１０１の活性領域と対向する面上に設けられた基板電極１０８（図２２にのみ図示）と、Ｓｉ基板１０１上に設けられた活性領域を囲む素子分離用酸化膜１０５と、Ｓｉ基板１０１上に設けられたＳｉＯ２  からなる厚さ５ｎｍのゲート絶縁膜１０７と、ゲート絶縁膜１０７の上に設けられたリンを含むポリシリコンからなるゲート電極１０９と、Ｓｉ基板１０１のうちゲート電極１０９の両側方に設けられたＮ型不純物を含むドレイン領域１０３ａ及びソース領域１０３ｂと、Ｓｉ基板１０１上に設けられたＳｉＯ２  などの絶縁体からなる第１の層間絶縁膜１１１と、第１の層間絶縁膜１１１の上に設けられた厚さ２０ｎｍの窒化チタン（ＴｉＮ）膜と厚さ５０ｎｍのＰｔ膜とからなるパッド部１１５ａ，１１５ｂ及び中間電極１１４と、第１の層間絶縁膜１１１を貫通してゲート電極１０９と中間電極１１４とを接続するポリシリコンからなるプラグ配線１１３ａと、第１の層間絶縁膜１１１を貫通してドレイン領域１０３ａとパッド部１１５ａ，ソース領域１０３ｂとパッド部１１５ｂとをそれぞれ接続するポリシリコンからなるプラグ配線１１３ｂ及び１１３ｃと、第１の層間絶縁膜１１１の上に設けられた厚さ１００ｎｍのチタン酸バリウム・ストロンチウム（以下ＢＳＴと表記する）からなる誘電体層１１６と、誘電体層１１６の上に設けられた厚さ５０ｎｍのＰｔからなる上部電極１１９と、誘電体層１１６の上に設けられた第２の層間絶縁膜１２１と、第２の層間絶縁膜１２１を貫通して上部電極１１９に至るＡｌＳｉＣｕ合金等の導電体からなる配線１２５ａと、誘電体層１１６及び第２の層間絶縁膜１２１を貫通してパッド部１１５ａ，１１５ｂにそれぞれ至るＡｌＳｉＣｕ合金等の導電体からなる配線１２５ｂ及び１２５ｃとを有している。
【０１１５】
また、中間電極１１４及び上部電極１１９の寸法は共に２．５μｍ×４μｍであり、ゲート電極１０９を有するＭＯＳトランジスタと同じサイズである。
【０１１６】
なお、本実施形態の半導体装置においては、誘電体層１１６と、これを挟む中間電極１１４及び上部電極１１９とはキャパシタを構成しているが、誘電体層１１６は同時に抵抗素子１０６（図２２参照）にもなっている。このことを含めた半導体装置の動作については後で詳述する。
【０１１７】
次に、本実施形態の半導体装置の製造方法について、以下、図２６を用いて説明する。
【０１１８】
図２６は、本実施形態の半導体装置の製造工程を示す図２３のXXV-XXV線における断面図である。なお、図２６のXXV-XXV断面において図示されない、あるいは図示しない構造物については、図２３〜２５の説明において用いた符号を使用して説明する。
【０１１９】
図２６（ａ）に示す工程で、Ｐ型のＳｉ基板１０１上に形成した図示しない窒化シリコン膜をマスクとして基板の酸化処理を行ない、素子分離用酸化膜１０５を形成する（ＬＯＣＯＳ法）。次に、窒化シリコン膜を例えば昇温した燐酸などを用いて除去した後、基板を９００℃でパイロ酸化することにより厚さ５ｎｍのＳｉＯ２  からなるＳｉＯ２  膜をＳｉ基板１０１上に形成する。その後、ＬＰＣＶＤ法などにより、リンなどのｎ型不純物を導入したポリシリコンをＳｉＯ２  膜上に堆積してからドライエッチングによりパターニングしてゲート絶縁膜１０７及びゲート電極１０９を形成する。次いで、ゲート電極１０９をマスクとしてボロン等のｐ型不純物を注入してから９００℃、３０分の熱処理を行なうことにより、Ｓｉ基板１０１のうちゲート電極１０９の両側方にドレイン領域１０３ａ及びソース領域１０３ｂを形成する。なお、本工程により作製されるＭＯＳトランジスタは、ゲート長が１μｍ、ゲート幅が１０μｍである。
【０１２０】
次に、図２６(ｂ)に示す工程において、例えばＬＰＣＶＤ法により基板上にＳｉＯ２ を堆積して第１の層間絶縁膜１１１を形成する。その後、第１の層間絶縁膜１１１上にレジストマスクパターン（図示せず）を形成してから第１の層間絶縁膜１１１をドライエッチングすることによりゲート電極１０９、ドレイン領域１０３ａ及びソース領域１０３ｂに至るコンタクト窓をそれぞれ形成する。次いで、ＬＰＣＶＤ法などにより基板上にポリシリコンを堆積した後でＣＭＰ法により基板表面を平坦化し、各コンタクト窓を埋めるプラグ配線１１３ａ、１１３ｂ、１１３ｃをそれぞれ形成する。次に、スパッタ法により第１の層間絶縁膜１１１の上にＴｉＮを２０ｎｍ堆積した後、同じくスパッタ法によりＰｔを５０ｎｍ堆積する。続いて、スパッタ法で堆積させたＳｉＯ２ 膜をパターニングして形成した図示しないハードマスクを用いて、Ｐｔ/ＴｉＮをＡｒミリングによりパターニングしてプラグ配線１１３ａの上に中間電極１１４を、プラグ配線１１３ｂの上にパッド部１１５ａを、プラグ配線１１３ｃの上にパッド部１１５ｂをそれぞれ形成する。その後、希釈したフッ酸などでハードマスクを除去する。
【０１２１】
なお、ここでＴｉＮ層は、Ｐｔと多結晶シリコンがシリサイドを形成して抵抗が増加するのを防ぐために形成している。
【０１２２】
次に、図２６(ｃ)に示す工程で、スパッタ法などにより基板温度５５０℃、酸素分圧２０％、ＲＦパワー１００Ｗの条件で第１の層間絶縁膜１１１の上にＢＳＴを堆積し、厚さ１００ｎｍの誘電体層１１６を形成する。そして、スパッタ法により誘電体層１１６の上にＰｔを堆積した後、図示しないＳｉＯ２ からなるハードマスクを用いたＡｒミリングにより堆積したＰｔ層をパターニングし、誘電体層１１６を挟んで中間電極１１４と対向する位置に上部電極１１９を形成する。その後、希釈したフッ酸などでハードマスクを除去する。
【０１２３】
なお、本実施形態では、中間電極１１４及び上部電極１１９の寸法は２．５μｍ×４μｍとし、ＭＯＳトランジスタのサイズと同じにしている。
【０１２４】
次に、図２６(ｄ)に示す工程で、ＴＥＯＳ（テトラエトキシシラン）を用いたプラズマＣＶＤによりＳｉＯ２ を堆積した後、ＣＭＰ法により平坦化することにより第２の層間絶縁膜１２１を形成する。その後、レジストマスクを用いて第２の層間絶縁膜１２１及び誘電体層１１６をドライエッチングすることによりコンタクト窓を形成する。続いて、スパッタ法によりＡｌＳｉＣｕ合金を基板上に堆積した後、レジストマスクを用いてドライエッチングすることで第２の層間絶縁膜１２１上から上部電極１１９に至る配線１２５ａ、パッド部１１５ａに至る配線１２５ｂ及びパッド部１１５ｂに至る配線１２５ｃをそれぞれ形成する。なお、配線１２５ａは図示しない制御電圧供給部１１０に接続されている。
【０１２５】
以上の方法により図２２に記載の半導体装置が製造される。
【０１２６】
本実施形態の半導体装置は、図２２に示す等価回路で示される構成を有しているが、実際には図２３〜６に示すように、中間電極１１４と上部電極１１９により誘電体層１１６を挟みこんだ構造の誘電体キャパシタ１０４が、さらに図２２に示す電気抵抗としても動作している。すなわち、図２２の誘電体キャパシタ１０４と抵抗素子１０６とが同一物であって、電気抵抗は誘電体キャパシタの抵抗成分となっている。このため、本実施形態の半導体装置では、誘電体キャパシタ１０４と抵抗素子１０６とが別個に設けられる場合に比べ、図２２に示す等価回路で表される構造をより簡便な構成で実現している。
【０１２７】
次に、本実施形態の半導体装置の駆動方法及び動作について以下に説明する。
【０１２８】
図２７は、ＢＳＴからなる誘電体層１１６を有する誘電体キャパシタ１０４の両電極に電圧を印加した際に、誘電体層１１６を通過して中間電極１１４と上部電極１１９の間に流れる通過電流の特性を示した図である。同図に示すように、ＢＳＴという材料は、電界強度が小さい間は、ほぼ抵抗値が一定である特性を有するため、電圧に比例する通過電流値が得られる。ただし、図２７では縦軸をログスケールとしているため、特性を表すグラフは、０Ｖを挟んで正と負の電圧範囲で線対称な曲線として示されている。
【０１２９】
このような特性の誘電体層１１６を有する本実施形態の半導体装置の駆動方法及び動作について以下説明する。
【０１３０】
図２８は、本実施形態の半導体装置の駆動方法及び動作を説明するためのドレイン電流−印加電圧の特性図である。図２８に示すグラフの横軸はＳｉ基板１０１と配線１２５ａとの間に印加する電圧（以下、単に印加電圧と表記）を、縦軸はドレイン領域１０３ａとソース領域１０３ｂとの間を流れるドレイン電流をそれぞれ示している。  なお、本実施形態を含む以降の実施形態の半導体装置においてドレイン電流−印加電圧の特性を測定する際には、全てドレイン領域１０３ａとソース領域１０３ｂとの間には１Ｖを印加して評価を行っている。
【０１３１】
本実施形態の半導体装置においては、Ｓｉ基板１０１とゲート電極１０９とによりゲート絶縁膜１０７を挟みこむ構造のＭＯＳキャパシタと、中間電極１１４と上部電極１１９とにより誘電体層１１６を挟みこむ構造の誘電体キャパシタ１０４とが直列接続された構造となるため、印加電圧は、それぞれのキャパシタに分配されて印加されることとなる。
【０１３２】
例えば、図２８に示す本実施形態の半導体装置の測定では、印加電圧を−３Ｖから＋３Ｖの範囲としているが、最大電圧である＋３Ｖを印加した際に、それぞれＭＯＳと誘電体キャパシタには、２．２Ｖと０．８Ｖがそれぞれ分配されている。図２７に示すとおり、誘電体キャパシタは、ここで測定した−０．８Ｖ以上０．８Ｖ以下の電圧範囲では、リーク電流が非常に小さくなっている。
【０１３３】
図２８に示すように、初期状態の本実施形態の半導体装置は、例えば１ＭＨｚ程度の高周波数のパルス電圧で半導体装置を高速動作させると、点Ａと点Ｏとを含む特性曲線（以下Ａ−Ｏ曲線と称する）上を移動する特性を示す。
【０１３４】
なお、Ａ−Ｏ曲線には、およそ０Ｖ以下が図示されていないが、この領域でのドレイン電流はノイズレベルであり、１０-８  （Ａ）より十分小さい電流レベルであった。そのため、例えば印加電圧が３Ｖのときには約１×１０−３（Ａ）のドレイン電流が流れ（図２８の点Ａ）、その後、印加電圧を０Ｖとするとドレイン電流はノイズレベルとなる（図２８の点Ｏ）。つまり、本実施形態の半導体装置は、１ＭＨｚ程度の高速で動作させた場合、印加電圧に応じてドレイン電流が増加し、ＭＯＳトランジスタと同様の動作を示す。
【０１３５】
次に、図２８の点Ａの状態、すなわち上部電極１１９に＋３Ｖの電圧を印加した状態を保持すると、誘電体層１１６の通過電流により電荷が徐々に中間電極１１４に蓄積される。この状態では、中間電極に接続されたＭＯＳトランジスタのゲート電極１０９にも電荷が蓄積されてＭＯＳトランジスタの閾値が変化し、半導体装置の印加電圧−ドレイン電流の特性も変化する。
【０１３６】
例えば、＋３Ｖの印加電圧を１００秒間保持した後、１ＭＨｚ程度で上部電極１１９に電圧を印加すると、図２８の点Ｂと点Ｃとを含む曲線を描くように特性が変化する。すなわち、印加電圧の大きさと保持時間の積により、ＭＯＳトランジスタの印加電圧−ドレイン電流特性（以下、ＶＧ−ＩＤ特性と表記）を変化させることが可能である。
【０１３７】
初期状態と＋３Ｖ、１００秒間保持した後の状態とでは、＋２Ｖの印加電圧に対するドレイン電流で１桁以上、０Ｖの印加電圧に対するドレイン電流では５桁以上の差があるので、例えば本実施形態の半導体装置をメモリとして用いた場合に、ドレイン電流を検出することで多値情報を読みとることができる。
【０１３８】
このように、本実施形態の半導体装置では、誘電体キャパシタ１０４の抵抗値がほぼ一定と見なせる範囲の電圧を上部電極１１９に長時間印加し続けることにより、これを書込み情報として、初期状態に比べて印加電圧に対するドレイン電流が大きくなるようにＭＯＳトランジスタ部分の特性を変調させられる。これに対し、図示はしないが、−３Ｖなどの負電圧で保持することにより、初期状態に比べて印加電圧に対するドレイン電流が流れにくくなるようにＭＯＳトランジスタ部分の特性を変調することも可能である。
【０１３９】
以上のように、本実施形態の半導体装置によれば、多値メモリとして機能する従来の半導体装置とは全く異なる駆動方法により記憶動作を行なうことができる。
【０１４０】
また、本実施形態の半導体装置は、それまでの書込み情報の履歴を反映して特性が変化するので、単なる多値メモリとしての応用だけでなく、ニューロン素子への適用も可能である。
【０１４１】
ニューロン素子への応用する場合、多数の本実施形態の半導体装置を互いに接続され、配線１２５ａには荷重信号が、ドレイン領域１０３ａには前段ニューロン素子からの出力信号が加えられる。このとき、配線１２５ａへ印加される電圧が高く、そのパルス幅が長い場合、半導体装置からの電流が流れやすくなる。このようなニューロン素子への応用については後の実施形態で詳述する。
【０１４２】
なお、本実施形態の半導体装置において、＋３Ｖの印加電圧を１００秒間保持して図２８のＢ−Ｃ曲線で示される状態にした後、例えば配線１２５ａを接地することで、この半導体装置の特性曲線は、Ｂ−Ｃ曲線からＡ−Ｏ曲線へと徐々に戻っていき、およそ１００秒間でＡ−Ｏ曲線に示す特性へと復帰することとなる。これは、書込み情報の記憶とは逆の動作を示すものであり、一度書き込まれた情報を、時間の経過とともに「忘却」する機能も有することを示している。なお、実際の素子の動作はたとえば１００ＭＨｚなどの高速で行うため、このような忘却の機能は、長期間信号が入力されない場合に有効となる。つまり、忘却機能により、使用頻度の低い部分には、次の学習動作が入力されたときに効果的に変化が生じるので、素子の学習機能を向上させることができる。
【０１４３】
なお、本実施形態の半導体装置は、電圧印加を保持する時間により中間電極１１４及びゲート電極１０９に蓄積する電荷量を調節し、それによりドレイン電流の流れやすさを制御するものであるが、情報の書込み速度と同様に、忘却の速度についても、通過電流が電圧に対して比例的に変化する電圧範囲において、通過電流の大きさを制御することにより調節が可能である。
【０１４４】
図２９は、本実施形態の半導体装置における誘電体キャパシタ１０４中を流れる通過電流と復帰時間の相関を示した。ここで、復帰時間とは、書込み電圧を印加してから半導体装置が初期状態に戻るまでに要する時間（すなわち、情報を忘却するまでの時間）をいう。
【０１４５】
図２９から、誘電体層１１６の抵抗値が一定と見なせる電圧範囲内において、復帰時間は、通過電流が大きいほど短くなる傾向が見られる。これは、書込み電圧により中間電極１１４及びゲート電極１０９に蓄積された電荷が通過電流としてリークしていくことを示している。
【０１４６】
なお、ここでは、記憶情報の保持の観点から、誘電体キャパシタ１０４の両端に１Ｖの電圧を印加した際の通過電流が１００（ｍＡ/ｃｍ２）以下であるようにし、復帰時間が１０μｓｅｃ以上の保持時間とすることで、計算時間に対し、トランジスタの変調記憶が相対的に十分長く保持されるようにしている。なお、データを保持したい時間に対し、通過電流が十分に小さければよい。
【０１４７】
例えば、本実施形態の半導体装置においては、図２７のグラフより１Ｖ印加時の通過電流はおよそ１０-８（Ａ/ｃｍ２  ）であるため、保持時間は図２９より１００秒程度である。
【０１４８】
以上、本実施形態の半導体装置は、ＭＯＳトランジスタのゲート電極に、誘電体キャパシタと電気抵抗素子とを並列接続した構成をとることにより、通常のＭＯＳトランジスタに、信号の履歴を印加電圧−ドレイン電流特性の変化として記憶させることを可能にするものである。
【０１４９】
なお、本実施形態の半導体装置においては、誘電体キャパシタ１０４と抵抗素子１０６を同一物とすることで、構成を簡略化している。これにより、例えば、ドレイン領域１０３ａをビット線に、配線１２５ａをワード線に接続して本実施形態の半導体装置をメモリセルとして利用すれば、面積の小さい多値メモリを作製することができる。また、本実施形態の半導体装置をニューロン素子として使用する場合でも、高集積化が可能となる利点がある。
【０１５０】
ただし、一度記憶した情報は、復帰時間が経過すると失われてしまうため、誘電体キャパシタ１０４と抵抗素子１０６とを別個に作製し、抵抗素子を通過電流がより流れにくい材料で構成してもよい。これにより、より長時間情報を保持することが可能となる。
【０１５１】
なお、本実施形態の半導体装置において、誘電体材料としてＢＳＴの場合について説明したが、膜を通過して電流が流れる材料であれば、代替可能である。このような材料として、チタン酸ストロンチウム、酸化チタン、酸化タンタル、酸化アルミニウム、酸化ジルコニウム、酸化セリウム、酸化ガドリニウム、酸化ランタンなどが特に有効である。
【０１５２】
なお、上部電極１１９に印加される電圧の誘電体キャパシタとＭＯＳトランジスタとの分配比はキャパシタの容量に反比例するので、誘電体材料の変更、電極面積の変更、誘電体層１１６またはゲート絶縁膜の膜厚の変更などにより各素子に分配される電圧を適宜変えることができる。
【０１５３】
また、ＭＯＳトランジスタのゲート絶縁膜の材料は、本実施形態においてはＳｉＯ２ を用いたが、例えばシリコン窒化膜など、他の絶縁体や誘電体などを用いてもよい。また、ＭＯＳトランジスタに限らず、電界効果トランジスタであれば、本実施形態の半導体装置に用いることができる。これは、以後の実施形態についても同様である。
【０１５４】
また、本実施形態の半導体装置においては、書込み時間を印加電圧＋３Ｖの条件で１００秒としたが、これは書込み時間の一例であって、中間電極に蓄積される電荷が飽和しているわけではない。電荷が飽和するまでの時間はもう少し長く、また上述のような装置の設計変更によってもこの時間は変わる。また、書込み電圧は誘電体層１１６の抵抗値が一定の範囲内であれば＋３Ｖに限らないが、低電圧であれば書込みに要する時間がさらに長くなる。
【０１５５】
なお、本実施形態の半導体装置では、誘電体キャパシタ１０４中の誘電体層１１６の抵抗成分が抵抗素子１０６ともなっていたが、誘電体キャパシタ１０４と抵抗素子１０６とを互いに分離して設けてもよい。その場合、面積は大きくなるが、誘電体層１１６と抵抗素子１０６との構成材料を異なるものとして、抵抗素子１０６からのリーク電流を減らす、あるいは書込みに要する時間を短縮するなど、適宜設計条件を調節することができる。
【０１５６】
なお、本実施形態の半導体装置において、中間電極１１４への電荷蓄積は印加電圧と印加時間の積に比例している。そのため、ニューロン素子に応用する場合、最大電圧の印加時間を変化させることで重み付けを可能としている。さらに、一度入力した信号はその後の入力がなければ復帰時間の経過後に「忘却」するので、演算に使用されるニューロン素子とされないニューロン素子が選別されるなど、従来のニューロン素子に比べてより長期的に効率的な演算が実現できるものである。
【０１５７】
（第２の実施形態）
次に、本発明の第２の実施形態について図面を用いて説明する。
【０１５８】
ここでは、第１の実施形態の同一の半導体装置について、第１の実施形態とは異なる駆動方法を第２の実施形態として説明する。そのため、以下では半導体装置の駆動方法及び動作についてのみ説明する。
【０１５９】
図３０は、図２３〜２５に示す第１の実施形態と同一の半導体装置において、ＢＳＴからなる誘電体層１１６を有する誘電体キャパシタ１０４の両電極間に電圧を印加した際に、誘電体層１１６を通過して中間電極１１４と上部電極１１９の間に流れる通過電流の特性を示した図である。
【０１６０】
一般に、ＢＳＴなどのペロブスカイト型酸化物は、電界強度が小さい範囲ではほぼ抵抗値が一定であるが、さらに電圧を上昇させると、図３０の特性曲線に示すように、１.３Ｖ付近を越えるあたりから通過電流が指数関数的に増加する特性を有している。また、印加電圧が負の範囲でも０Ｖを挟んでほぼ対称の印加電圧−通過電流特性を示す。
【０１６１】
この通過電流の急激な増加は、ショットキー電流として説明できる。すなわち、中間電極１１４や上部電極１１９と誘電体層１１６の界面において、障壁高さが存在し、ある電界強度までは、ほとんど電流が流れない。しかしながら、ある電界強度を越えると、この障壁を越えて電流が流れるようになる。このような電流をショットキー電流と呼んでいる。
【０１６２】
次に、このような誘電体キャパシタの特性を利用した本実施形態の半導体装置の駆動方法について説明する。
【０１６３】
図３１は、本実施形態の半導体装置の駆動方法と動作を説明するためのドレイン電流−印加電圧特性図である。ここで、印加電圧とは配線１２５ａ（または上部電極１１９）と基板電極１０８との間に印加される電圧をいう。
【０１６４】
本実施形態の半導体装置においては、Ｓｉ基板１０１とゲート電極１０９によりゲート絶縁膜１０７を挟みこむ構造を有するＭＯＳキャパシタと、中間電極１１４と上部電極１１９により誘電体層１１６を挟みこむ構造を有する誘電体キャパシタとが直列接続された構造となるため、印加電圧は、それぞれのキャパシタに分配されて印加されることとなる。例えば、印加電圧が＋２Ｖのときには、ＭＯＳキャパシタと誘電体キャパシタには、それぞれ１．５Ｖと０．５Ｖが印加され、印加電圧が＋８Ｖのときには、ＭＯＳキャパシタと誘電体キャパシタ１０４には、それぞれ６．０Ｖと２．０Ｖが、分配されて印加される。なお、図３０から、本実施形態の誘電体キャパシタ１０４は、０．５Ｖの電圧下では、ほぼ一定抵抗値を持つ抵抗素子として動作し、２．０Ｖの電圧下では電圧の上昇に対して指数関数的に電流が増加する、比較的抵抗の小さい抵抗素子として動作することが分かる。
【０１６５】
なお、本実施形態の半導体装置の駆動方法では、例えば５０ｋＨｚ程度で電圧を印加して半導体装置を動作させる。
【０１６６】
まず、初期状態において、印加電圧を±２Ｖの範囲内とすると、本実施形態の半導体装置は、図３１の点Ｄと点Ｏ’とを含む特性曲線（以下Ｄ−Ｏ’曲線と称する）上を移動する特性を示す。なお、Ｄ−Ｏ’曲線には、およそ０Ｖ以下が示されていないが、この領域でのドレイン電流はノイズレベルであり、１０-８（Ａ）より十分小さい電流レベルであった。
【０１６７】
ここで、例えば２Ｖを印加すると約６×１０−４のドレイン電流が流れ（点Ｄ）、その後で０Ｖを印加すると、ほぼノイズレベルの電流しか流れない点Ｏの状態に戻る。２Ｖの以下の電圧を印加してから０Ｖを印加した場合でもドレイン電流はほぼノイズレベルとなる。すなわち、本実施形態の半導体装置は、−２Ｖから＋２Ｖまでの印加電圧に対しては、ＭＯＳトランジスタと同様の動作を示す。
【０１６８】
次に、例えば＋８Ｖの高電圧を印加すると、誘電体層１１６中を流れる通過電流が指数関数的に増加することで、非常に短時間に中間電極１１４及びゲート電極１０９に電荷が蓄積される。本実施形態では、印加するパルス電圧の周波数を５０ｋＨｚとして動作を行っているが、例えば＋８Ｖ、２０μｓｅｃのパルス電圧を印加することで、図３１の点Ｅ、点Ｆを含む曲線上へと特性を変化させることが可能である。つまり、印加電圧を大きくすることにより、短時間でＭＯＳトランジスタのＶＧ−ＩＤ特性を変化させることが可能である。電荷の蓄積に要した時間は第１の実施形態の駆動方法では１００秒であったのが、本実施形態の駆動方法では２０μｓｅｃへと大幅に短縮されている。
【０１６９】
ここで、本実施形態の半導体装置の動作をさらに詳細に説明する。＋８Ｖの電圧パルスを印加すると、誘電体層１１６を流れる通過電流が指数関数的に増加するため、中間電極１１４及びゲート電極１０９に急速に電荷が蓄積される。
【０１７０】
その後、印加電圧を０Ｖに戻すと、図３１の点Ｆの位置へと特性が変化し、ドレイン電流が変化する。次に、点Ｆの状態から、さらに＋２Ｖの電圧を上部電極１１９に印加すると、点Ｅの状態になり約３×１０−３（Ａ）のドレイン電流が流れるが、印加電圧を再度０Ｖに戻すと、点Ｆの状態に復帰する。すなわち、大きい電圧パルスを入力した後、０〜２Ｖ程度の低電圧パルスを加えても半導体装置のドレイン電流−印加電圧特性は変化しない。一方、点Ｆの状態で−２Ｖの負電圧パルスを上部電極１１９に印加すると、半導体装置の状態は点Ｇへと移動し、ドレイン電流はおよそ１桁低下する。その後、再び印加電圧を０Ｖにすると、上述の点Ｆに近い点Ｈの状態となり、点Ｆの状態よりもややドレイン電流が小さくなるものの、大きなドレイン電流の変化は見られない。
【０１７１】
同様の原理により、例えば印加電圧に−８Ｖを印加すると、±２Ｖのスキャンでドレイン電流が極めて小さい変化となる特性へと変化することはいうまでもない。
【０１７２】
以上のように、本実施形態の半導体装置の駆動方法では、誘電体キャパシタ１０４を流れる通過電流が印加電圧の上昇に対して指数関数的に増加する電圧範囲で情報の書込みを行ない、情報の読み出しなどの際には通過電流が印加電圧にほぼ比例する電圧範囲内でＭＯＳトランジスタを駆動する。この方法により、第１の実施形態で示した半導体装置の駆動方法に比べて情報の書込み時間を大幅に短縮することができる。
【０１７３】
本実施形態の半導体装置の駆動方法によっても、それまでの書きこみ情報の履歴を素子特性の変化という形で記憶できるので、本実施形態の半導体装置を単なる多値メモリとして応用するだけでなく、ニューロン素子として適用することが可能となる。ニューロン素子として利用する場合、情報の書込み時間を第１の実施形態の方法よりも大幅に短縮できるので、演算速度を大きく向上させることができる。
【０１７４】
なお、本実施形態の半導体装置の駆動方法は、第１の実施形態と異なり、印加電圧パルスの長さではなく印加電圧の絶対値の大きさでＭＯＳトランジスタのＶＧ−ＩＤ特性を変化させることが可能な点が特徴である。すなわち、入力する印加電圧パルスを一定周期とし、パルスの電圧値の設定のみで、ＶＧ-ＩＤ特性を変調することが可能である。
【０１７５】
本実施形態の半導体装置の駆動方法においては、書込み電圧を８Ｖとしたが、さらに高電圧で書込みを行っても構わない。また、配線１２５ａまたは上部電極１１９に印加する電圧が例えば８Ｖ以下であっても、誘電体キャパシタの面積を小さくする、誘電体層の厚さを厚くするなどの方法により容量を低減し、誘電体キャパシタに分配される電圧を大きくすることで、書込み時間を短縮することができる。
【０１７６】
なお、本実施形態の半導体装置の駆動方法においても、例えば配線１２５ａを接地することで半導体装置の状態は時間の経過とともに図３１のＤ−Ｏ’曲線で示される初期状態に戻る。すなわち、本実施形態の半導体装置は第１の実施形態でも述べたとおり、「忘却」する機能も有する。
【０１７７】
なお、本実施形態の半導体装置の駆動方法においては、記憶情報の保持の観点から、誘電体キャパシタ１０４の両端に１Ｖの電圧を印加した際の通過電流が１００（ｍＡ/ｃｍ２）以下であるようにし、復帰時間が１０μｓｅｃ以上の保持時間とすることで、絶対値の大きい電圧パルスとの差異が明確になるようにしている。これは第１の実施形態の駆動方法と同様の条件であるため、本実施形態においては、では、復帰に要した時間はおよそ１００秒となる。
【０１７８】
（第３の実施形態）
本発明の第３の実施形態に係る半導体装置は、第２の実施形態に係る半導体装置と比べ、構造の一部と、その駆動方法及び動作のみが異なる。
【０１７９】
図３２は、本実施形態の半導体装置を示す等価回路図である。同図に示されるように、本実施形態の半導体装置は、電界効果トランジスタ（以下ＭＯＳトランジスタと表記）のゲート電極１０９に、強誘電体キャパシタ１０４ａと抵抗素子１０６とを並列接続した構成を有することを特徴としている。
【０１８０】
本実施形態の半導体装置は、第１及び第２の実施形態の半導体装置とほぼ同様の構造となっているが、本実施形態の半導体装置では誘電体層１１６に代えて強誘電体材料からなる強誘電体層１３１が用いられている点が上記の実施形態のものと異なる。
【０１８１】
すなわち、本実施形態の半導体装置は、制御電圧供給部１１０と、ゲート電極１０９とドレイン領域１０３ａとソース領域１０３ｂと基板電極１０８とを有するＭＯＳトランジスタと、ＭＯＳトランジスタのゲート電極１０９と制御電圧供給部１１０との間に互いに並列に介設された強誘電体キャパシタ１０４ａ及び抵抗素子１０６とを有している。また、強誘電体キャパシタ１０４ａは、上部電極１１９と、中間電極１１４と、上部電極１１９及び中間電極１１４に挟まれた厚さ３００ｎｍのチタン酸ビスマス（ＢＩＴ）からなる強誘電体層１３１とからなっている。さらに、本実施形態の半導体装置においては、強誘電体層１３１が抵抗素子１０６としても機能している。また、ソース領域１０３ｂと基板電極１０８とは互いに接続されている。
【０１８２】
次に、図３３（ａ）〜（ｄ）は、本実施形態の半導体装置の製造工程を示す断面図である。同図において、図２６と同一のものには同一符号を附記する。
【０１８３】
まず、図３３(ａ)に示す工程で、第１の実施形態と同様の手順で、ＬＯＣＯＳ法により素子分離用酸化膜１０５をＳｉ基板１０１上に形成する。次いで、基板のパイロ酸化により基板上に厚さ５ｎｍのＳｉＯ２  膜を形成した後、ｎ型不純物を含むポリシリコンをＳｉＯ２  膜上に堆積し、このＳｉＯ２  膜及びポリシリコン層をパターニングすることにより、ゲート絶縁膜１０７及びゲート電極１０９をＳｉ基板１０１上にそれぞれ形成する。次に、ボロンなどのｐ型不純物を注入し、Ｓｉ基板１０１のうちゲート電極１０９の両側方にドレイン領域１０３ａ及びソース領域１０３ｂを形成する。なお、本工程により作製されるＭＯＳトランジスタは、ゲート長が１μｍ、ゲート幅が１０μｍである。
【０１８４】
次に、図３３(ｂ)に示す工程で、第１の実施形態と同様の手順で、基板上にＳｉＯ２ からなる第１の層間絶縁膜１１１を形成した後、レジストマスクを用いたドライエッチングによりコンタクト窓を形成し、これをポリシリコンにより埋めることにより、ポリシリコンからなるプラグ配線１１３ａ、１１３ｂ、１１３ｃ、をそれぞれ形成する。次いで、プラグ配線１１３ａを介してゲート電極１０９に接続する中間電極１１４、プラグ配線１１３ｂを介してドレイン領域１０３ａに接続するパッド部１１５ａ及びプラグ配線１１３ｃを介してソース領域１０３ｂに接続するプラグ配線１５ｂをそれぞれ形成する。各部材の材質は第１の実施形態と同じであるが、中間電極の寸法は１μｍ×２μｍとし、その面積はＭＯＳトランジスタの面積の１／５とする。
【０１８５】
次に、図３３(ｃ)に示す工程で、スパッタ法により基板温度６００℃、酸素分圧２０％、ＲＦパワー１００Ｗの条件でＢＩＴを堆積し、厚さ３００ｎｍの強誘電体層１３１を基板上に形成する。その後、第１の実施形態と同様の手順で、強誘電体層１３１の上の、中間電極と対向する位置に上部電極１１９を形成する。なお、上部電極１１９の寸法は中間電極１１４と同じ１μｍ×２μｍとし、ＭＯＳトランジスタの面積の５分の１とする。
【０１８６】
次に、図３３(ｄ)に示す工程で、実施の形態１の半導体装置と同様の手順で、強誘電体層１３１の上に第２の層間絶縁膜１２１を形成する。次に、第２の層間絶縁膜１２１上から上部電極１１９に至る配線１２５ａと、第２の層間絶縁膜１２１上からパッド部１１５ａ及びパッド部１１５ｂに至る配線１２５ｂ、１２５ｃをそれぞれ形成する。
【０１８７】
以上の製造方法により製造される本実施形態の半導体装置は、図３２に示す強誘電体キャパシタ１０４ａと抵抗素子１０６とが同一物であって、抵抗素子１０６は、強誘電体キャパシタ１０４ａの抵抗成分となっている。
【０１８８】
これにより、図３２に示す構造を比較的小さい面積で実現できるとともに、強誘電体キャパシタ１０４ａと抵抗素子１０６を別々に製造する場合に比べ製造工程数も少なくなっている。
【０１８９】
次に、本実施形態の半導体装置の駆動方法及び動作について以下に説明する。
【０１９０】
図３４（ａ）は、本実施形態の半導体装置において、記憶情報を大幅に変更する粗調時の等価回路を、（ｂ）は、記憶情報を微小変更する微調時の等価回路を示している。また、図３５は、強誘電体キャパシタ１０４ａの両端に電圧を印加したときの通過電流の特性を示した図である。ここで、通過電流とは、強誘電体層１３１を通過して中間電極１１４と上部電極１１９の間に流れる電流を指す。
【０１９１】
本実施形態において、強誘電体材料として用いられたＢＩＴを始めとする、元素の組成がＡＢＯ３ で表されて結晶構造がペロブスカイト構造を有する酸化物は、第１の参考例および第２の実施形態で用いられたＢＳＴと同様に、印加される電界強度が小さい間は抵抗値が無視できる程に小さく、さらに電圧を上昇すると、通過電流が指数関数的に増加するという特徴を示す。図３５より、本実施形態の強誘電体キャパシタ１０４ａにおいても、１.８Ｖ付近より大きい電圧を印加した場合、通過電流が指数関数的に増加する。また、負電圧を印加した場合には印加電圧が０Ｖの軸を挟んで対称の特性を示す。
【０１９２】
そのため、図３５に示すように、強誘電体に分配される電圧が−２．３Ｖ以下及び＋２．３Ｖ以上の粗調時電圧範囲にあるときは、強誘電体は抵抗素子１０６としても機能し、リーク電流Ｉが流れる。この時の等価回路は、図３４（ａ）に示すように、ＭＯＳトランジスタのゲート電極１０９に強誘電体キャパシタ１０４ａと抵抗素子１０６とが並列に接続された形になっている。
【０１９３】
一方、強誘電体に分配される電圧が−１．４〜＋１．４Ｖ程度の微調時電圧範囲にあるときは、強誘電体にはほとんど電流が流れず、ほぼ絶縁体となっている。この時の等価回路は、図３４（ｂ）に示すように、ＭＯＳトランジスタのゲート電極１０９に強誘電体キャパシタ１０４ａのみが接続された形となっている。
【０１９４】
なお、本実施形態の半導体装置においては、Ｓｉ基板１０１とゲート電極１０９によりゲート絶縁膜１０７を挟みこむ構造のＭＯＳキャパシタと、中間電極１１４と上部電極１１９により強誘電体層１３１を挟みこむ構造の強誘電体キャパシタ１０４ａとが直列接続された構造となるため、印加電圧は、それぞれのキャパシタに分配されて印加されることとなる。例えば、本実施形態の半導体装置においては、印加電圧として＋２Ｖを装置全体に加えたときには、ＭＯＳトランジスタと強誘電体キャパシタ１０４ａには、それぞれ１．２Ｖと０．８Ｖが、印加電圧を＋６Ｖとしたときには、ＭＯＳトランジスタと強誘電体キャパシタ１０４ａには、それぞれ３．６Ｖと２．４Ｖが、分配される。
【０１９５】
本実施形態の半導体装置では、強誘電体キャパシタ１０４ａに分配される電圧を粗調時電圧範囲に設定することで、リーク電流を大きくし、フローティングゲートの電位を大きく変化させることができる。また、強誘電体キャパシタ１０４ａに分配される電圧を微調時電圧範囲に設定することでリーク電流を小さくし、データを保持したり、強誘電体の分極変化によるフローティングゲート電位の微調整が可能となる。
【０１９６】
図３６は、上述の知見を踏まえた実際の電圧印加方法の一例を示す図である。この例では、最初に１μｓｅｃの期間に強誘電体に２．５Ｖの電圧パルスを加えている。これにより、強誘電体を通して高速にフローティングゲートに蓄積される。このとき、強誘電体の分極は、一方向に揃う。
【０１９７】
次に、５μｓｅｃ以降では期間が１μｓｅｃで負の微小電圧を強誘電体に印加している。このとき、強誘電体からのリーク電流は無視できるほど小さく、強誘電体の分極が少しずつ反転していく。これにより、フローティングゲートの電荷量を微少量変更することができる。
【０１９８】
一般的な強誘電体ゲートトランジスタでは、強誘電体の分極値分しかフローティング電極（ゲート電極１０９）の電荷量を変更できないが、本実施形態の駆動方法を用いることにより、非常に広い範囲で電荷量を変更できることとなる。すなわち、ＭＯＳトランジスタのオン抵抗値を非常に幅広く、しかも詳細に決定することができることとなる。これは、フローティング電極に蓄積された電荷量に応じて連続的に多値の情報を保持可能なアナログメモリとして機能することを意味している。
【０１９９】
図３７は、本実施形態の半導体装置の初期状態における動作を説明するための特性図である。同図の横軸は印加電圧を、縦軸はドレイン電流を示している。なお、ここでの印加電圧とは、配線１２５ａ（または上部電極１１９）とＳｉ基板１０１との間に印加される電圧を指す。
【０２００】
図３７に示すように、初期状態の本実施形態の半導体装置に±２Ｖの範囲で電圧を印加していくと、装置中のＭＯＳトランジスタのＶＧ−ＩＤ特性が反時計回りのヒステリシスを示し、いわゆる強誘電体ゲートトランジスタとして動作する。
【０２０１】
このため、例えば半導体装置に＋２Ｖの電圧を印加した後に印加電圧を除荷しても、強誘電体層１３１の分極により中間電極１１４に電荷が誘起されて電位が生じる。このため印加電圧を０Ｖにしても約２μＡのドレイン電流が流れる。一方、逆に−２Ｖを印加した後に印加電圧を除荷すると、今度は逆にドレイン電流が極めて小さい状態となる（１０-８Ａ以下、図示せず)。なお、ここでも第１の実施形態と同様にソース・ドレイン間の電圧は１Ｖである。
【０２０２】
次に、本実施形態の半導体装置に＋６Ｖを印加すると、さらに異なるドレイン電流の値を設定することが可能となる。
【０２０３】
図３８は、書込み電圧として＋６Ｖを印加した後の本実施形態の半導体装置に２Ｖの電圧パルスを繰り返し印加して除荷したときのドレイン電流を示す図である。このときの電圧パルスの間隔は２０μｓｅｃである。
【０２０４】
同図に示すように、初期状態にある本実施形態の半導体装置に＋６Ｖを書込み電圧として印加すると、強誘電体キャパシタには２．４Ｖの電圧が分配されるため、通過電流が指数関数的に増加し、電荷が中間電極１１４及びゲート電極１０９に蓄積されることにより、ドレイン電流は初期状態より２桁強も増加する。さらにその後、同じ＋２Ｖの電圧パルスを入力しても、ドレイン電流は約１×１０−３（Ａ）と、ほとんど変化しない特性を示す。
【０２０５】
このことから、本実施形態の半導体装置は、高電圧の書込み電圧を印加することにより、安定してデータを保持できることが分かる。
【０２０６】
次に、図３９は、＋６Ｖを印加した後、±２Ｖの範囲で印加電圧をスキャンした場合の本実施形態の半導体装置における印加電圧−ドレイン電流の特性図である。
【０２０７】
まず、この半導体装置に＋６Ｖの電圧を印加した後に除荷すると、ドレイン電流は図３９の点Ｉに示す値となる。
【０２０８】
次いで、この点Ｉの状態で半導体装置に２Ｖの電圧を印加し、さらに電圧を除荷すると、ドレイン電流は図３９の点Ｉから点Ｊまでに示す軌跡をたどり、除荷後は再び点Ｉの状態へと復帰する。なお、点Ｉの状態は、図３８に示す電圧パルスを加えた状態に相当する。
【０２０９】
また、点Ｉの状態の半導体装置に−２Ｖの電圧を印加すると、点Ｋに示す状態となり、ドレイン電流は１×１０−５（Ａ）以下と、２桁程度減少する。続いて、電圧を除荷すると、点Ｌの状態へと移動して電圧印加前の点Ｉの状態よりも１桁程度ドレイン電流が減少する。
【０２１０】
第２の実施形態の半導体装置では、図３１の点Ｆ及び点Ｈにおけるドレイン電流に大きな差がなく、この点が本実施形態の半導体装置が第１、第２の実施形態の半導体装置と大きく異なる点である。
【０２１１】
これにより、本実施形態の半導体装置では、第１、第２の実施形態の半導体装置よりもさらに多くのデータを保持することができる。
【０２１２】
次に、図３９の点Ｌの状態の半導体装置に＋２Ｖを印加すると、点Ｍの状態へと移動し、その後、電圧を除荷すると点Ｎに示す状態となる。このとき、ドレイン電流は点Ｌ→点Ｍ→点Ｎで示される軌跡を描いて変化し、点Ｎの状態では先の点Ｌの状態におけるよりも大きいドレイン電流が得られる。このように、＋６Ｖの高い印加電圧の後に、±２Ｖの小さい印加電圧スキャンによってもさらにドレイン電流を変調することが可能である。
【０２１３】
一方、大きい負電圧のパルスを書込み電圧として入力することもできる。
【０２１４】
図４０は、−６Ｖの電圧を本実施形態の半導体装置に印加した後に＋２Ｖの電圧パルスを印加して除荷した場合のドレイン電流を示す図である。なお、電圧パルスのパルス間隔は２０μｓｅｃである。
【０２１５】
同図より、初期状態にある本実施形態の半導体装置に−６Ｖの電圧を印加することにより、０Ｖの時のドレイン電流は初期状態よりも４桁低くなることが分かる。この場合も＋２Ｖの電圧パルスの印加及び除荷を繰り返したときのドレイン電流変化は小さい。
【０２１６】
次に、図４１は、−６Ｖの電圧パルスの入力後に、±２Ｖの範囲で印加電圧をスキャンした場合の本実施形態の半導体装置の印加電圧−ドレイン電流特性を示す図である。この状態でもヒステリシスが見られるものの、０Ｖ印加状態でのドレイン電流はいずれの極性の電圧を印加しても極めて低い値のまま保持されている。このように、負電圧を印加することによって、正の電圧を印加した場合と区別できる小さいドレイン電流が得られる。
【０２１７】
以上、本実施形態の半導体装置は、強誘電体キャパシタ１０４ａの抵抗成分の抵抗値がほぼ一定の電圧範囲（低電圧範囲）でＭＯＳトランジスタを駆動する場合と、強誘電体キャパシタ１０４ａを通過する電流が指数関数的に増加する範囲で書きこみを行なう場合とを、印加する電圧を切り替えることで、使い分けることができる。
【０２１８】
本実施形態の半導体装置において、印加電圧−ドレイン電流の特性変化は、中間電極１１４に強誘電体層１３１を通過した電荷が蓄積されることによりＭＯＳトランジスタのゲート電極１０９にも電荷が蓄積され、ＭＯＳトランジスタのＶＧ−ＩＤ特性が変化することにより生じる。特に、本実施形態の半導体装置では、強誘電体キャパシタ１０４ａの分極方向により中間電極及びゲート電極１０９の電荷蓄積量を変化させることが可能であるため、第１、第２の実施形態の半導体装置に比べても極めて多くの値を取り得る多値メモリとして使用することができる。
【０２１９】
また、大きい電圧パルスによるドレイン電流の大きな変調と、小さい電圧パルスによるドレイン電流の小さい変調がそれぞれドレイン電流の変調として反映することが可能であるので、極めて重み付けの自由度の高いニューロン素子としての応用も可能である。
【０２２０】
なお、本実施形態の半導体装置においても、第１、第２の実施形態の半導体装置と同様に、配線１２５ａを接地することなどにより特性が初期状態へ復帰し、「忘却」する機能を有する。
【０２２１】
なお、本実施形態の半導体装置においては、記憶情報の保持の観点から、誘電体キャパシタの両端に１Ｖの電圧を印加した際の通過電流が１００（ｍＡ／ｃｍ２ ）以下であるようにし、復帰時間が１０μｓｅｃ以上とすることで、強誘電体の分極によるドレイン電圧の変調との差異が明確になるようにしている。これは、図２９に示した第１の実施形態の半導体装置とほぼ同様の傾向であり、復帰に要する時間はおよそ１００秒となっている。
【０２２２】
また、第１の実施形態の半導体装置と同様に、本実施形態の半導体装置においても、強誘電体層１３１と抵抗素子１０６とを分離して設けてもよい。その場合、例えば情報を保持する時間を延長するために、抵抗素子１０６を構成する強誘電体材料を強誘電体層１３１を構成する強誘電体材料よりも電流を通しにくいものにすることなど、要求される条件に合わせて適宜設計することができる。
【０２２３】
また、強誘電体層１３１と抵抗素子１０６とを分離して設ける場合、抵抗素子１０６を構成する材料として誘電体を用いてもよい。
【０２２４】
なお、本実施形態の半導体装置の駆動方法では、強誘電体層の抵抗値がほぼ一定である電圧領域と、電圧に対して通過電流が指数関数的に増加する電圧領域とを使い分ける方法について説明したが、第１の実施形態と同様に、強誘電体層の抵抗値が無視できる程小さい電圧領域のみで半導体装置を駆動し、且つ、印加電圧のパルスの幅を復帰時間よりも十分短く設定することで、同様に中間電極１１４及びゲート電極１０９への電荷蓄積量を変化させることが可能である。
【０２２５】
なお、本実施形態の半導体装置においては、強誘電体層の材料としてＢＩＴを用いたが、これと同様に強誘電性を示す材料である、チタン酸鉛、チタン酸ジルコン酸鉛、タンタル酸ストロンチウムなどの材料であれば強誘電体層の材料として用いることができる。
【０２２６】
（第４の実施形態）
本発明の第４の実施形態に係る半導体装置は、第３の実施形態における抵抗素子１０６を、例えば酸化亜鉛（ＺｎＯ）からなるバリスタである抵抗素子１５０に置き換えたものである。ただし、抵抗素子１５０は強誘電体とは別に設けられている。
【０２２７】
図４２（ａ）は、本実施形態の半導体装置を示す回路図であり、（ｂ）は、抵抗素子１５０のバリスタ特性を示す図である。なお、図３２と同じ部材は同じ符号で示す。
【０２２８】
図４２（ｂ）に示すように、ＺｎＯなど、一部の金属酸化物は、印加される電圧により抵抗値が大きく変化する性質がある。電極面積が１０μｍ２ の本実施形態の抵抗素子１５０の場合、−１Ｖ以上＋１Ｖの以下の電圧範囲では約１８０ＧΩもの抵抗値を示すが、電圧の絶対値が１．５Ｖを越えると抵抗値が激減する。
【０２２９】
このことから、例えば−２Ｖ以下及び２Ｖ以上の電圧範囲を粗調時電圧とし、−１Ｖ〜＋１Ｖの範囲を微調時電圧として動作させることにより、第３の実施形態の半導体装置と同様の動作が可能になる。
【０２３０】
加えて、本実施形態の半導体装置では、抵抗素子１５０の素材を任意に選択できるので、動作電圧の範囲を自由に設定することが可能になっている。例えば、強誘電体の分極が飽和する電圧より抵抗素子１５０の低抵抗電圧を少しだけ高い電圧とすることで、より低い駆動電圧で粗調整及び微調整の動作を実行することができる。
【０２３１】
次に、図４３は、本実施形態の半導体装置の構造を示す断面図である。
【０２３２】
同図に示すように、本実施形態の強誘電体１３１と抵抗素子１５０とは上部電極及び下部電極を共通として設けられていてもよい。このような構造は公知の技術を用いて容易に実現可能である。例えば、下部電極の全面の上に強誘電体を堆積後、その一部を選択的にエッチングし、強誘電体が除かれた部分の下部電極上にＺｎＯを堆積する。なお、ここでは、強誘電体と抵抗素子とが接して設けられる例を示したが、互いに離して設けられていてもよい。
【０２３３】
なお、抵抗素子を構成する材料としては、ＺｎＯの他、ＢａＸＳｒ１−ＸＴｉＯ３などのペロブスカイト型酸化物、ＴｉＯ２系酸化物、Ｆｅ２Ｏ３系酸化物、Ｃｕ２Ｏ系酸化物などを用いることができる。また、これらの金属酸化物の抵抗を下げるために、上述の金属酸化物にＢｉ２Ｏ３や希土類元素の添加を行なうこともできる。これにより、金属酸化物材料の抵抗率及び抵抗変化率を適宜調節することができる。また、ＳｉのＰＮ接合や、ＳｉＣ半導体にＡｌを添加した系や、Ｓｅなども抵抗素子の材料として使用可能である。
【０２３４】
なお、本実施形態の半導体装置では、粗調時と微調時とを使い分けることによって多値の情報を良好に保持できるように制御したが、強誘電体と並列に設ける素子は、抵抗素子に限らず、印加電圧によりフローティングゲートに注入する電荷を変化させることができる素子または回路であればよい。
【０２３５】
（第５の実施形態）
本発明の第５の実施形態に係る半導体装置は、第３の実施形態における抵抗素子１０６を、互いに並列に接続され、且つ互いに逆方向に配置された２つのダイオードに置き換えたものである。
【０２３６】
図４４は、本実施形態の半導体装置を示す回路図である。なお、図３２と同じ部材には同じ符号を付している。
【０２３７】
同図に示すように、本実施形態の半導体装置は、制御電圧供給部１１０と、ＭＯＳトランジスタと、ＭＯＳトランジスタのゲート電極１０９に接続され、互いに並列に設けられた強誘電体キャパシタ１０４ａと、ダイオード１５２と、ダイオード１５４とを備えている。また、ダイオード１５２とダイオード１５４とは互いに逆方向に配置されている。すなわち、ダイオード１５２とダイオード１５４は、各々の入力部と出力部とが接続されている。
【０２３８】
本実施形態において、ダイオード１５２及び１５４は例えばＰＮダイオード等である。これらのダイオードは、所定値以上の順方向電圧を加えた場合、電流が流れ、所定値を下回る電流を加えた場合にはほとんど電流が流れない。また、耐圧範囲であれば、逆方向の電流を加えても電流はほとんど流れない。
【０２３９】
図４４に示すように、互いに逆方向の２つのダイオードを並列に接続することにより、ダイオードのしきい値をｔＶとした場合、ダイオードに印加される電圧が−ｔＶ〜＋ｔＶの間であれば電流がほとんど流れず、電圧の絶対値がｔＶを以上になった場合には電流が流れ、フローティングゲートには電荷が流入する。
【０２４０】
このため、第３の参考例及び第４の実施形態と同様に、分配される電圧の絶対値が大きい場合を粗調時、分配される電圧の絶対値が小さい場合を微調時として多値のデータを記憶させることができる。
【０２４１】
なお、本実施形態の半導体装置では、ダイオード１５２及び１５４としてＰＮダイオードを用いる例を示したが、ショットキーダイオードなど他のダイオードを用いてもよい。
【０２４２】
（第６の実施形態）
本発明の第６の実施形態に係る半導体装置は、第３の実施形態における抵抗素子１０６を、制御電圧Ｖｒによってオンまたはオフを制御されるＭＩＳトランジスタに置き換えたものである。
【０２４３】
図４５は、本実施形態の半導体装置を示す回路図である。
【０２４４】
同図に示すように、本実施形態の半導体装置は、制御電圧供給部１１０と、ＭＯＳトランジスタと、ＭＯＳトランジスタのゲート電極１０９に接続された強誘電体キャパシタ１０４ａと、制御電圧供給部１１０とゲート電極１０９との間に設けられたＭＩＳトランジスタ１５６とを備えている。また、ＭＩＳトランジスタ１５６は、制御信号Ｖｒによって制御されている。
【０２４５】
本実施形態の半導体装置によれば、外部の制御回路等などによりＭＩＳトランジスタのオン、オフを適切に制御することにより、第３および第４の参考例、第１の実施形態で説明したようなフローティングゲート電位の粗調節及び微調節が可能になる。例えば、ＭＩＳトランジスタに印加される電圧の絶対値が所定値以上のときにはＭＩＳトランジスタをオン状態にし、ＭＩＳトランジスタに印加される電圧の絶対値が設定値以下であればオフ状態に制御する。
【０２４６】
本実施形態の半導体装置によれば、ＭＩＳトランジスタの構造によらず、制御電圧Ｖｒを適宜変化させることで粗調時及び微調時の切替えを行なうことができるので、任意の電圧範囲で動作させることができる。
【０２４７】
なお、本実施形態の半導体装置において、ＭＩＳトランジスタ１５６に変えてバイポーラトランジスタを用いることもできる。
【０２４８】
（第７の実施形態）
本発明の第７の実施形態に係る半導体装置は、第３の実施形態における抵抗素子１０６を、抵抗制御信号Ｖｗによって結晶性が制御される抵抗変化素子１５８に置き換えたものである。
【０２４９】
図４６は、本実施形態の半導体装置を示す回路図である。
【０２５０】
同図に示すように、本実施形態の半導体装置は、制御電圧供給部１１０と、ＭＯＳトランジスタと、制御電圧供給部１１０とＭＯＳトランジスタのゲート電極１０９との間に設けられた強誘電体キャパシタ１０４ａと、制御電圧供給部１１０とＭＯＳトランジスタのゲート電極１０９との間に設けられ、強誘電体キャパシタ１０４ａと並列に設けられた抵抗変化素子１５８とを備えている。また、抵抗変化素子１５８は、例えばゲルマニウム（Ｇｅ）、テルル（Ｔｅ）、アンチモン（Ｓｂ）の３元素を主成分とする合金から構成されており、その結晶性は抵抗制御信号Ｖｗによって制御されている。
【０２５１】
抵抗変化素子１５８は、Ｖｗが設定値以上の高電圧パルスのときにアモルファス状態となり、抵抗値が大きくなる。その後、Ｖｗパルスを小さくすることにより、抵抗値を徐々に小さくし、任意の値に調節することができる。そのため、フローティングゲートに電荷を蓄積させたい場合にはＶｗパルスを低電圧とし、その状態で制御電圧供給部１１０から電圧を供給する。次いで、フローティングゲートの電位を微調節したり、データを保持する場合には、Ｖｗパルスを高電圧とし、強誘電体キャパシタ１０４ａに図３５に示す微調時電圧範囲の電圧を印加する。これにより、強誘電体からのリーク電流も抵抗変化素子からのリーク電流も小さくできる。このように、抵抗変化素子を用いることによっても、多値情報を良好に保持可能な半導体装置が実現できる。
【０２５２】
なお、本実施形態の抵抗変化素子１５８の材料としては、Ｇｅ、Ｔｅ、Ｓｂ以外のカルコゲナイド材料も好ましく用いられる。
【０２５３】
（第８の実施形態）
本発明の第８の実施形態として、第３の実施形態の半導体装置をニューロン素子として用いたニューロンコンピュータについて説明する。
【０２５４】
図４８は、生物の脳について、基本単位の構成を簡略化したモデルを示す図である。同図に示すように、生物の脳は、演算機能を持った神経細胞である前段のニューロン１４１ａ及び後段のニューロン１４１ｂ，１４１ｃと、ニューロンからの演算結果を伝達する神経繊維１４２ａ，１４２ｂ，１４２ｃと、神経繊維により伝達される信号に重みをかけてニューロンに入力するシナプス結合１４３ａ，１４３ｂ，１４３ｃとを有している。
【０２５５】
例えば、神経繊維１４２ａを含む多数の神経繊維により伝達された信号は、シナプス結合１４３ａを含む多数のシナプス結合によりＷａ，Ｗｂ，Ｗｃといった重みをかけられ、ニューロン１４１ａに入力される。ニューロン１４１ａは入力された信号強度の線形和をとり、それらの合計値がある閾値を越えると活性化されて、神経繊維１４２ｂに信号を出力する。ニューロンが活性化されて信号を出力することをニューロンが「発火した」という。
【０２５６】
この出力信号は、例えば２つに分岐し、それぞれシナプス結合により重みをかけられた後に、後段のニューロン１４１ｂ，１４１ｃに入力される。後段のニューロン１４１ｂ，１４１ｃでも入力された信号の線形和をとり、それらの合計値がある閾値を越えるとニューロン１４１ｂ，１４１ｃが活性化されて、信号を出力する。この動作が複数段階繰り返されて演算結果が出力される。
【０２５７】
また、シナプス結合においてかけられる荷重は、学習により徐々に修正され、最終的に最適の演算結果が得られるようになる。
【０２５８】
ニューロンコンピュータは、このような脳の機能を半導体装置で代用するべく設計されている。
【０２５９】
図４７は、本実施形態のニューロンコンピュータの基本構成の概略を示す図である。なお、同図において、第３の実施形態の半導体装置と同じ部材は、図３２に示す符号と同じ符号で示す。
【０２６０】
まず、本実施形態のニューロンコンピュータに用いられる第３の実施形態に係る半導体装置は、すでに述べたように、制御電圧供給部１１０と、ゲート電極１０９とドレイン領域１０３ａとソース領域１０３ｂと基板電極１０８とを有するＭＯＳトランジスタＴｒ１１と、ＭＯＳトランジスタ Ｔｒ１１のゲート電極１０９と制御電圧供給部１１０との間に互いに並列に介設された強誘電体キャパシタ１０４ａ及び抵抗素子１０６とを有している。
【０２６１】
次に、図４７に示すように、本実施形態のニューロンコンピュータは、第３の実施形態に係る半導体装置と、接地とＭＯＳトランジスタＴｒ１１のソース電極との間に介設された電気抵抗１３３と、ＭＯＳトランジスタＴｒ１１のソース電極と電気抵抗１３３との間に設けられたノードＮ１と、フローティングゲートとフローティングゲートの上に設けられた多数の入力ゲートとソース及びドレイン電極とを有するトランジスタＴｒ１２と、トランジスタＴｒ１２のソース電極と電圧供給線Ｖｄｄとの間に介設された電気抵抗１３２とを有している。また、トランジスタＴｒ１２のソース電極は接地に接続されている。さらに、ノードＮ１は入力ゲートのうちの１つに接続されている。
【０２６２】
なお、第３の実施形態に係る半導体装置、ノードＮ１及び電気抵抗１３３は生物の脳でいえば信号の伝達と重み付けを行なうシナプス部（神経繊維とシナプス結合）に相当し、多数のシナプス部が、トランジスタＴｒ１２と電気抵抗１３２とからなるニューロン部（ニューロンＭＯＳ）に接続されている。本実施形態のニューロンコンピュータにおいては、脳の構造を模して、互いに接続されたシナプス部とニューロン部の組み合わせを１層として、例えばこれが４層程度重ね合わされた構造をとっている。
【０２６３】
次に、信号の伝達経路であるが、まず、前段ニューロン部からの出力信号Ｓｓ１がＭＯＳトランジスタＴｒ１１のドレイン電極に入力され、荷重信号Ｓ１ が制御電圧供給部１１０に入力される。すると、荷重信号Ｓ１ によってＭＯＳトランジスタＴｒ１１から流れるドレイン電流値が変化する。
【０２６４】
次に、ＭＯＳトランジスタＴｒ１１から出力された電流信号は、電気抵抗１３３により電圧の信号に変換され、トランジスタＴｒ１２の入力ゲートに入力される。トランジスタＴｒ１２の入力ゲートには他の多数のシナプス部からの信号も入力され、これらの入力信号の電圧の和がトランジスタＴｒ１２の閾値以上になるとニューロンが「発火」してニューロン部から信号が出力される。続いて、出力された信号は次段のシナプス部へと伝達される。
【０２６５】
一方、シナプス部からの入力信号の電圧の和がトランジスタＴｒ１２の閾値より小さい場合には、信号は出力されない。
【０２６６】
本実施形態のニューロンコンピュータにおいては、単純な構造でシナプス部に多値の情報を保持できる第３の実施形態の半導体装置をシナプス部に用いているので、小さい面積で信号に多様な重みをかけることができる。この結果、シナプス部及びニューロン部を集積して作製される学習機能を持ったニューロンコンピュータのサイズを小さくすることができる。
【０２６７】
また、第３の実施形態の半導体装置は、既に説明したように６Ｖ程度で印加電圧−ドレイン電流の特性を変化させた後、±２Ｖ程度の低電圧を印加することでＭＯＳトランジスタＴｒ１１のドレイン電流を細かく変化させることができる。そのため、本実施形態のニューロンコンピュータでは、加重信号Ｓ１ が比較的低電圧であってもこれに対応した多様なレベルの重みをかけることが可能になる。
【０２６８】
また、本実施形態のニューロンコンピュータのシナプス部は、荷重信号Ｓ１ の履歴を記憶するとともに、長期間使用されない場合には履歴を忘却する機能も持っている。
【０２６９】
なお、本実施形態のニューロンコンピュータにおいては、シナプス部に強誘電体キャパシタを備えた第３の実施形態の半導体装置を用いたが、これに代えて誘電体キャパシタを備えた第１の実施形態の半導体装置や、第４〜第７の実施形態の半導体装置を用いてもよい。
【図面の簡単な説明】
【図１】    本発明の第１の参考例に係る多値メモリを示す上面図である。
【図２】    本発明の第１の参考例に係る多値メモリにおいて、図１のII−II断面を示す断面図である。
【図３】    本発明の第１の参考例に係る多値メモリにおいて、図１のIII−III断面を示す断面図である。
【図４】    （ａ）〜（ｅ）は本発明の第１の参考例に係る多値メモリの製造工程を示す断面図である。
【図５】    本発明の第１の参考例に係る多値メモリを示す等価回路図である。
【図６】    キャパシタＭＦＭ１の電圧−分極ヒステリシス特性（Ｐ-Ｖ特性）を示す図である。
【図７】    キャパシタＭＦＭ２のＰ-Ｖ特性を示す図である。
【図８】  キャパシタＭＦＭ１及びおよびキャパシタＭＦＭ２のＰ-Ｖ特性とキャパシタ全体のＰ−Ｖ特性とを示す図である。
【図９】  本発明の多値メモリにおいて、３個のキャパシタを用いたときのキャパシタ全体のＰ−Ｖ特性を示す図である。
【図１０】    本発明の第１の参考例の多値メモリにおいて、上部ゲート電極と下部電極の間に印加した電圧と、強誘電体キャパシタの実効的分極とを示した図である。
【図１１】    本発明の第１の参考例に係る多値メモリの各書込み電圧に対するゲート電圧−ドレイン電流特性を説明するための図である。
【図１２】    従来の多値メモリの書込み電圧の揺らぎと分極値の揺らぎの相関を説明するための図である。
【図１３】    従来の多値メモリについて、図１２のＡ部で示した部分の拡大図である。
【図１４】    本発明の第１の参考例の多値メモリの、書込み電圧の揺らぎと分極値の揺らぎの相関を説明するための図である。
【図１５】    本発明の第１の参考例の多値メモリについて、図１４のＢ部で示した部分の拡大図である。
【図１６】  （ａ）〜（ｄ）は、本発明の多値メモリについて、キャパシタＭＦＭ２の面積をキャパシタＭＦＭ１に対して変化させた場合の実効分極を示す図である。
【図１７】  （ａ）〜（ｄ）は、本発明の多値メモリについて、キャパシタＭＦＭ１の面積をキャパシタＭＦＭ２に対して変化させた場合の実効分極を示す図である。
【図１８】  本発明の第１の参考例に係る多値メモリの変型例を示す断面図である。
【図１９】    本発明の第２の参考例に係る多値メモリの構造を示す断面図である。
【図２０】  本発明の第３の参考例に係る多値メモリの概略を示す回路図である。
【図２１】  本発明の第４の参考例に係る多値メモリを示す等価回路図である。
【図２２】    本発明の第１の実施形態に係る半導体装置を示す等価回路図である。
【図２３】    本発明の第１の実施形態に係る半導体装置を示す上面図である。
【図２４】    本発明の第１の実施形態に係る半導体装置の図２２に示すXXIV−XXIV線における断面図である。
【図２５】    本発明の第１の実施形態に係る半導体装置の図２２に示すXXV−XXV線における断面図である。
【図２６】    （ａ）〜（ｄ）は、本発明の第１の実施形態に係る半導体装置の製造工程を示す断面図である。
【図２７】    本発明の第１の実施形態に係る半導体装置に用いられる誘電体キャパシタの印加電圧−通過電流特性を示す図である。
【図２８】    本発明の第１の実施形態に係る半導体装置の印加電圧−ドレイン電流特性を示す図である。
【図２９】    本発明の第１の実施形態に係る半導体装置において、誘電体キャパシタを流れる通過電流と復帰時間との相関図である。
【図３０】    本発明の第２の実施形態に係る半導体装置の駆動方法における誘電体キャパシタの印加電圧−通過電流特性を示す図である。
【図３１】    本発明の第２の実施形態に係る半導体装置の印加電圧−ドレイン電流特性を示す図である。
【図３２】    本発明の第３の実施形態に係る半導体装置を示す等価回路図である。
【図３３】    （ａ）〜（ｄ）は、本発明の第３の実施形態に係る半導体装置の製造工程を示す図である。
【図３４】  （ａ）は、本発明の第３の実施形態の半導体装置において、記憶情報を大幅に変更する粗調時の等価回路を示す図であり、（ｂ）は、記憶情報を微小変更する微調時の等価回路を示す図である。
【図３５】    本発明の第３の実施形態に係る半導体装置に用いられる強誘電体キャパシタの印加電圧−通過電流特性を示す図である。
【図３６】  第３の実施形態に係る半導体装置における、電圧印加方法の一例を示す図である。
【図３７】    本発明の第３の実施形態に係る半導体装置の初期状態における印加電圧−ドレイン電流特性を示す図である。
【図３８】    本発明の第３の実施形態に係る半導体装置において、＋６Ｖを印加した後で連続的にパルス電圧を加えたときのドレイン電流を示す図である。
【図３９】    本発明の第３の実施形態に係る半導体装置において、＋６Ｖを印加した後で±２Ｖの範囲で印加電圧をスキャンした場合の印加電圧−ドレイン電流特性を示す図である。
【図４０】    本発明の第３の実施形態に係る半導体装置において、−６Ｖを印加した後で連続的にパルス電圧を加えたときのドレイン電流を示す図である。
【図４１】    本発明の第３の実施形態に係る半導体装置において、−６Ｖを印加した後で±２Ｖの範囲で印加電圧をスキャンした場合の印加電圧−ドレイン電流特性を示す図である。
【図４２】  （ａ）は、本発明の第４の実施形態に係る半導体装置を示す回路図であり、（ｂ）は、抵抗素子のバリスタ特性を示す図である。
【図４３】  第４の実施形態に係る半導体装置の構造を示す断面図である。
【図４４】  本発明の第５の実施形態に係る半導体装置を示す回路図である。
【図４５】  本発明の第６の実施形態に係る半導体装置を示す回路図である。
【図４６】  本発明の第７の実施形態に係る半導体装置を示す回路図である。
【図４７】    本発明の第８の実施形態に係るニューロンコンピュータの基本構成の概略を示す図である。
【図４８】    生物の脳について、基本単位の構成を簡略化したモデルを示す図である。
【図４９】    多値メモリとして機能する従来の半導体装置の断面図である。
【図５０】  多値メモリとして機能する従来の半導体装置のヒステリシス特性を示す図である。
【図５１】  従来の半導体装置のメモリセルのゲート電圧とドレイン電流との関係を示すグラフである。
【符号の説明】
１                      基板
３ａ                    ドレイン領域
３ｂ                    ソース領域
５                      素子分離膜
７                      ゲート絶縁膜
９                      ゲート電極
１１                    第１の層間絶縁膜
１３ａ、１３ｂ、１３ｃ、１３ｄ  プラグ配線
１４ａ                  第１の中間電極
１４ｂ                  第２の中間電極
１５ａ、１５ｂ          パッド部
１６                    第１の強誘電体層
１７                    第１の上部電極
１８                    第２の強誘電体層
１９                    第２の上部電極
２０                    絶縁層
２１                    第２の層間絶縁膜
２５ａ、２５ｂ、２５ｃ  配線
２６                    ゲート電極／下部電極
２７                    第１の強誘電体層
２８                    第２の強誘電体層
２９                    第１の上部電極
３０                    第２の上部電極
３１                    層間絶縁膜
３２                    プラグ配線
ＷＬ                    ワード線
ＢＬ                    ビット線
１０１                  Ｓｉ基板
１０３ａ                ドレイン領域
１０３ｂ                ソース領域
１０４                  誘電体キャパシタ
１０４ａ                強誘電体キャパシタ
１０５                  素子分離用酸化膜
１０６                  抵抗素子
１０７                  ゲート絶縁膜
１０８                  基板電極
１０９                  ゲート電極
１１０                  制御電圧供給部
１１１                  第１の層間絶縁膜
１１３ａ、１１３ｂ、１１３ｃ   プラグ配線
１１４                  中間電極
１１５ａ、１１５ｂ      パッド部
１１６                  誘電体層
１１９                  上部電極
１２１                  第２の層間絶縁膜
１２５ａ、１２５ｂ、１２５ｃ  配線
１３１                  強誘電体層
１３２、１３３          電気抵抗
Ｓｓ１                   前段シナプスからの出力信号
Ｓ１                     荷重信号
Ｔｒ１１                ＭＯＳトランジスタ
Ｔｒ１２                トランジスタ
Ｎ１                    ノード
【図１】
0003833174.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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