(57)【特許請求の範囲】
【請求項１】
第一と第二の主面と、その第一と第二の主面間に第一導電型領域と第二導電型領域とを交互に配置した並列ｐｎ層と低抵抗層とを有し、第一と第二の主面にそれぞれ設けられた第一、第二の二つの主電極を備える半導体素子において、並列ｐｎ層の第一導電型領域と第二導電型領域とが平面的に環状であることを特徴とする半導体素子。
【請求項２】
前記環状の並列ｐｎ層が、高抵抗領域、真性半導体領域あるいは絶縁体層の一つ、又はそれらを複合した領域を中心にして配置されていることを特徴とする請求項１に記載の半導体素子。
【請求項３】
前記環状の並列ｐｎ層が、絶縁体層を介して高抵抗領域を中心にして配置されていることを特徴とする請求項１に記載の半導体素子。
【請求項４】
前記並列ｐｎ層の第一導電型領域と第二導電型領域の不純物濃度が外周に行くにしたがって低くなっていることを特徴とする請求項１ないし３のいずれかに記載の半導体素子。
【請求項５】
素子の中心の第一導電型領域あるいは第二導電型領域の全幅と、それ以外の第一導電型領域あるいは第二導電型領域の環の幅とが、外周に行くにしたがって小さくなっていることを特徴とする請求項１に記載の半導体素子。
【請求項６】
素子の中心に最も近い第１導電型領域と、
前記素子の中心に最も近い第１導電型領域の外周に隣接し、素子の中心に最も近い第１導電型領域の環の幅の2倍の環の幅を有する第２導電型領域と、
前記並列ｐｎ層が素子の中心に最も近い第１導電型領域の環の幅の2倍の環の幅を有する第２導電型領域から外周に行くにしたがって環の幅が小さくなることを特徴とする請求項２または３に記載の半導体素子。
【請求項７】
素子の中心または素子の中心に最も近い第一導電型領域あるいは第二導電型領域を除く他の隣接する第一導電型領域と第二導電型領域の環において、内側の環の幅方向における外側半分と、外側の環の幅方向における内側半分とに含まれる不純物量がほぼ等しいことを特徴とする請求項１ないし６のいずれかに記載の半導体素子。
【請求項８】
前記並列ｐｎ層が同心円状に配置されていることを特徴とする請求項７に記載の半導体素子。
【請求項９】
前記並列ｐｎ層の周囲が第一導電型チャネルストツパで囲まれていることを特徴とする請求項１ないし８のいずれかに記載の半導体素子。
【請求項１０】
請求項１ないし８のいずれかに記載の半導体素子を、並列に複数個備えていることを特徴とする複合型の半導体素子。
【請求項１１】
素子の周囲が第一導電型チャネルストッパで囲まれていることを特徴とする請求項１０に記載の半導体素子。
【請求項１２】
前記並列ｐｎ層の周囲が第一導電型または第二導電型の高抵抗領域で囲まれていることを特徴とする請求項１ないし８のいずれかに記載の半導体素子。
【請求項１３】
高抵抗領域の周囲が高抵抗領域と同じ導電型のチャネルストッパで囲まれていることを特徴とする請求項１２に記載の半導体素子。
【請求項１４】
請求項１２に記載の半導体素子を、並列に複数個備えていることを特徴とする複合型の半導体素子。
【請求項１５】
素子の周囲が、高抵抗領域と同じ導電型のチャネルストッパで囲まれていることを特徴とする請求項１４に記載の半導体素子。
【請求項１６】
チャネルストッパに接触するチャネルストッパ電極が設けられていることを特徴とする請求項９、１１、１３、１５のいずれかに記載の半導体素子。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、第一導電型領域と第二導電型領域とを交互に配置した並列ｐｎ層を有する半導体素子について、高耐圧化を可能にする構造に関するものであり、ＭＯＳＦＥＴ（絶縁ゲート型電界効果トランジスタ）、ＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）、バイポーラトランジスタ等に適用可能である。
【０００２】
【従来の技術】
一般に半導体素子は、片面に電極部をもつ横型素子と、両面に電極をもつ縦型素子とに大別される。縦型半導体素子は、オン時にドリフト電流が流れる方向と、オフ時の逆バイアス電圧による空乏層が延びる方向とが同じである。
例えば、通常の縦型ＭＯＳＦＥＴにおいて、ｎ型ドリフト領域の部分は、オン状態の時は縦方向にドリフト電流を流す電流経路として働き、オフ状態の時は空乏化して耐圧を高める。
【０００３】
そのｎ型ドリフト領域の電流経路を短くすることは、ｎ型ドリフト領域の抵抗分が低くなるので、実質的なオン電圧を下げる効果に繋がる。しかし耐圧を担うｐｎ接合から空乏層が広がる幅が狭く、シリコンの臨界電界強度に早く達するため、耐圧が低下してしまう。逆に耐圧の高い半導体装置では、ｎ型ドリフト領域が厚くなるため、必然的にオン電圧が大きくなり、損失が増すことになる。
【０００４】
すなわちオン電圧と耐圧との間にトレードオフ関係がある。このトレードオフ関係は、ＭＯＳＦＥＴ、ＩＧＢＴ、バイポーラトランジスタ、ｐｎダイオード等の半導体素子においても同様に成立することが知られている。また、この問題は、オン時にドリフト電流が流れる方向と、オフ時の逆バイアスによる空乏層の延びる方向が異なる横型半導体素子についても共通である。
【０００５】
このオン電圧と耐圧とのトレードオフ関係の問題に対する解決法として、ドリフト領域を、不純物濃度を高めたｎ型の領域とｐ型の領域を交互に配置した並列ｐｎ層で構成し、オフ状態の時は空乏化して耐圧を負担するようにした構造の半導体装置が、ＥＰ００５３８５４、ＵＳＰ５２１６２７５、ＵＳＰ５４３８２１５、特開平９−２６６３１１号および特開２０００−４０８２２号の公報に開示されている。
【０００６】
並列ｐｎ層の不純物濃度が高くても、オフ状態では並列ｐｎ層の縦方向に配向する各ｐｎ接合から空乏層がその横方向双方に拡張し、ドリフト領域全体を空乏化するため、高耐圧化を図ることができる。
なお本発明の発明者らは、オン状態では電流を流し、オフ状態では空乏化するドリフト層からなる並列ｐｎ層を備える半導体素子を超接合半導体素子と称することとする。
【０００７】
【発明が解決しようとする課題】
オン状態では電流を流すとともに、オフ状態では空乏化する並列ｐｎ層のｎ型の領域とｐ型の領域の形状は、最も単純な形状として通常薄板状とされることが多い。
並列ｐｎ層の二次元的な広がりは、その素子の大きさに合わせて必然的に制限される。したがって並列ｐｎ層の各ｎ型領域あるいはｐ型領域の、薄板状の主面に平行な方向の長さは有限であり、各領域の両側で途切れたところが端面となって現れる。また、ｎ型領域とｐ型領域とを繰り返した最も外側ではｎ型領域あるいはｐ型領域がむき出しとなる。
【０００８】
このような素子において並列ｐｎ層の外周での電界集中を緩和するためには、例えば高抵抗層を周辺構造部として用い、その高抵抗層の不純物濃度を調節する（特開２００１−１５７５２号公報）などの手段が採られる。
図１０はそのような超接合半導体素子の並列ｐｎ層部分の斜視断面図である。
縦形薄板状のｎ型ドリフト領域１ａと縦形薄板状のｐ型仕切領域１ｂとを交互に繰り返して接合した並列ｐｎ層１の周囲に電界集中を緩和するための高比抵抗領域２０が配置されており、更にその周囲にチャネルストッパ１４が配置されている。
【０００９】
縦型ＭＯＳＦＥＴであれば、並列ｐｎ層１の上方にベース領域、ソース領域、ゲート電極等が設けられる。
しかしながら、図１０の構造では、並列ｐｎ層１の各領域の端面と周辺構造部としての高比抵抗領域２０との境界（図１０のＡ−Ａ’線）、並列ｐｎ層１の最も外側に配置されたｎ型ドリフト領域１ａあるいはｐ型仕切領域１ｂと高比抵抗領域２０との境界（図１０のＢ−Ｂ’線）とで電界分布が異なるため、双方の境界について最適な接続をすることが困難であり、耐圧を確保しにくいという問題がある。例えば耐圧が６００V 級のＭＯＳＦＥＴを試作しても、境界の接合構造が適正でないと、耐圧が３００V しか得られないことがあった。
【００１０】
この発明の課題は、並列ｐｎ層と周辺構造部との境界のうち、並列ｐｎ層の各領域の端面と周辺構造部との境界を無くすことにより、並列ｐｎ層と周辺構造部とを接触して配置する際の電界集中を回避することを容易にし、高耐圧を確保することにある。
【００１１】
【課題を解決するための手段】
上記の課題を解決する手段として、並列ｐｎ層の各ｎ型領域あるいはｐ型領域の両側にある端面を互いに接続して環状の並列ｐｎ層を配置した構造を考案した。
すなわち、第一と第二の主面と、その第一と第二の主面間に、第一導電型ドリフト領域と第二導電型仕切り領域とを交互に配置した並列ｐｎ層と低抵抗層とを有し、第一と第二の主面にそれぞれ設けられた第一、第二の二つの主電極を備える半導体素子において、並列ｐｎ層の各ｎ型領域あるいはｐ型領域が平面的に環状であるものとする。
【００１２】
このような構造では並列ｐｎ層全体に空乏層が広がって耐圧を維持するとともに、幾何学的に端面が無くなるため、周辺構造部との境界では並列ｐｎ層の最も外側に配置されたｎ型領域あるいはｐ型領域との接続のみとなるので、境界での電界集中を回避することが容易となり、安定的に高い耐圧を確保できるようになる。
【００１３】
前記環状の並列ｐｎ層が、高抵抗領域、真性半導体領域あるいは絶縁体層の一つ、又はそれらを複合した領域を中心にして配置されていても良い。例えば、絶縁体層を介した高抵抗領域を中心にして配置されていてもよい。
そのような構造でも、周囲の並列ｐｎ層は逆電圧印加時に空乏化する。
そして前記並列ｐｎ層の第一導電型領域と第二導電型領域の不純物濃度が外周に行くにしたがって低くなっているものとする。
【００１４】
並列ｐｎ層の各ｎ型領域あるいはｐ型領域の環の幅が同じであると、外周に向かうにしたがってその体積が大きくなって行くので、逆にそれぞれの不純物濃度を外周に向かって低くして行くことにより、不純物量を等しくして逆電圧印加時の空乏化を容易にすることができる。
または、素子の中心の第一導電型領域あるいは第二導電型領域の全幅と、それ以外の第一導電型領域あるいは第二導電型領域の環の幅とが外周に行くにしたがって小さくなっているものとする。
【００１５】
素子の中心に、高抵抗領域、真性半導体領域或いは絶縁体層の一つ、又はそれらを複合した層があるものでは、素子の中心に最も近い第１導電型領域と、素子の中心に最も近い第１導電型領域の外周に隣接し、素子の中心に最も近い第１導電型領域の環の幅の2倍の環の幅を有する第２導電型領域と、
並列ｐｎ層が素子の中心に最も近い第１導電型領域の環の幅の2倍の環の幅を有する第２導電型領域から外周に行くにしたがって環の幅が小さくなるものとする。先に記した不純物濃度を変える方法とは別の手段として、並列ｐｎ層の各ｎ型領域あるいはｐ型領域の幅を変化させることも可能である。この場合、外周に向かうにしたがって並列ｐｎ層の各ｎ型領域あるいはｐ型領域の環の周の長さが長くなるので、それに応じて幅を狭くして行くことで実現される。そのようにすれば、逆電圧印加時に周囲の並列ｐｎ層は効率良く空乏化する。
【００１６】
素子の中心または素子の中心に最も近い第一導電型領域あるいは第二導電型領域を除く他の隣接する第一導電型領域と第二導電型領域の環において、内側の環の幅方向における外側半分と、外側の環の幅方向における内側半分とに含まれる不純物量がほぼ等しいものとする。
逆電圧印加時に周囲の並列ｐｎ層を空乏化させ、効率的に耐圧を確保するためには各々のｐｎ接合における空乏層の広がり具合が素子全体にわたって均等になる必要がある。そのためには、並列ｐｎ層の隣接するｎ型領域、ｐ型領域の内側の環の外側半分の総不純物量と、外側の環の内側半分の総不純物量とが等しくなるようにするのが効果的である。
【００１７】
前記並列ｐｎ層は、同心円状に配置されていてもよい。
円は、環状の最も簡単な形状の一つである。
前記並列ｐｎ層の周囲が第一導電型チャネルストツパで囲まれているものとする。
素子チップの外周部に第一導電型チャネルストツパを設けることにより、外周表面での耐圧不安定を解消できる。
【００１８】
環状の並列ｐｎ層をもつ半導体素子を、並列に複数個備えた複合型の半導体素子とすることもできる。
その複合型の半導体素子の周囲が第一導電型チャネルストッパで囲まれていても良い。
前記並列ｐｎ層の周囲が第一導電型または第二導電型の高比抵抗領域で囲まれているものとすることもできる。
【００１９】
高比抵抗領域で囲むことにより、逆電圧印加時の空乏層の広がりを促進することができる。
更にその高比抵抗領域の周囲が高抵抗領域と同じ導電型のチャネルストッパで囲まれているものとする。
素子チップの外周部にチャネルストツパを設けることにより、外周表面での耐圧不安定を解消できる。
【００２０】
並列ｐｎ層の周囲が第一導電型または第二導電型の高比抵抗領域で囲まれている半導体素子を、並列に複数個備えた複合型の半導体素子とすることもできる。
更にその周囲が高比抵抗領域と同じ導電型のチャネルストッパで囲まれているものとする。
【００２１】
素子チップの外周部にチャネルストツパを設けることにより、外周表面での耐圧不安定を解消できる。
チャネルストッパに接触するチャネルストッパ電極が設けられていれば、チャネルストッパ領域の電位が確定される。
【００２２】
【発明の実施の形態】
［実施例１］
図２は、本発明第一の実施例の超接合縦形ＭＯＳＦＥＴの主要部の断面図である。図の左側がチップの中心、図の右側がチップの端である。
通常の縦型ＭＯＳＦＥＴのｎ型ドリフト層の代わりに、ｎ型ドリフト領域１ａとｐ型仕切り領域１ｂとからなる並列ｐｎ層１がある。ｐ型仕切り領域１ｂの上方に内部にｎ型ソース領域５を持つｐ型ベース領域３が形成されている。ｎ型ソース領域５とｎ型ドリフト領域１ａとに挟まれたｐ型ベース領域３の表面上にゲート酸化膜６を介してゲート電極７が設けられている。ｎ型ソース領域５とｐ型ベース領域３との表面に共通に接触してソース電極９が設けられている。ソース電極９はこのように層間絶縁膜８を介してゲート電極７上に延長しても良い。並列ｐｎ層１の下方にはｎ+ 型ドレイン層１２があり、その裏面にドレイン電極１３が設けられている。１１は並列ｐｎ層１と同様にｎ型領域１１ａとｐ型領域１１ｂとが交互に配置された周辺ｐｎ層である。１４は漏れ電流を低減させることを目的としたチャネルストッパであり、その表面にチャネルストッパ電極１５が設けられている。１０は周辺領域１１上の厚いフィールド酸化膜である。
【００２３】
図では分かりやすくするため、中心側から順にｎ型ドリフト領域１ａ、ｐ型仕切り領域１ｂ、周辺ｐｎ層１１のｎ型領域１１ａおよびｐ型領域１１ｂが、活性部と周辺構造部とを併せて５回繰り返されているが、この数は素子により任意に選ぶことができ、通常はもっと多い。
図１は図２のＣ−Ｃ’線位置での素子の断面図である。
【００２４】
並列ｐｎ層１の各ｎ型ドリフト領域１ａおよびｐ型仕切り領域１ｂが同心円状に配置され、また周辺ｐｎ層１１として活性部と同様の並列ｐｎ構造を用い、そのｎ型領域１１ａおよびｐ型領域１１ｂが同心円状に配置されている。さらにその周りにチャネルストッパ１４が見られる。
中心のｎ型ドリフト領域１ａの直径と、それ以外のｎ型ドリフト領域１ａ、ｐ型仕切り領域１ｂ、周辺構造部１１のｎ型領域１１ａおよびｐ型領域１１ｂの幅は全て同じである。
【００２５】
但し、終端に相当する最も外側の環がｐ型領域となっており、それがチャネルストッパ１４と接している。  なお、その繰り返しの始まりの層あるいは終わりの層はｎ型領域であってもｐ型領域であってもその構造の性質は同等である。これらの事項は以下の実施例のすべてにおいて当てはまることであり、それぞれの説明の中では省略するが、同様に適用される。
【００２６】
各領域の不純物濃度は、素子全体で均一に空乏層が広がるようにそれぞれの不純物濃度を図のようにＮn1、Ｎp1、Ｎn2、‥、Ｎn5、Ｎp5とするとき、Ｎn1＞Ｎp1＞Ｎn2＞‥＞Ｎn5＞Ｎp5であり、隣接する二つの環の幅の半分の部分の不純物の総量が互いに等しくなるようにする。
定量的には、次式が成り立つ、d は環の幅、i は整数である。
【００２７】
【数１】
0003731523.tif 000002
図１、２の超接合ＭＯＳＦＥＴは、ｎ型仕切り領域１ａ、ｐ型仕切り領域１ｂおよび周辺構造のｎ型領域１１ａ、ｐ型領域１１ｂが環状で端が無いため、終端部での電界集中が回避されて、高耐圧化できる。
【００２８】
この並列ｐｎ層のｎ型領域とｐ型領域は素子全体にわたって交互に繰り返されていれば良く、その繰り返しの数は目的とするデバイス特性に合わせて任意に決められる。
それぞれの環の形は本質的にはどのようなものであっても良いが、並列ｐｎ層における電界緩和や並列ｐｎ層と周辺構造部との接続最適化をより容易に行うためには、なるべく対称性の良い形状で同心状に配置することが望ましい。
【００２９】
またｐｎ接合における空乏層の広がり具合は、その接合面の曲率に依存する。そのため環状型の並列ｐｎ層では、すべてのｐｎ接合で均一に空乏層が広がるように各ｎ型領域とｐ型領域のピッチ幅あるいは不純物濃度が、その領域と隣り合う領域との間のｐｎ接合面の曲率に応じて決められる。
なお、本実施例は耐圧が６００V 級であり、各部の寸法及び不純物濃度等は次のような値をとる。並列ｐｎ層１の厚さ４０μm 、中央のｎ型ドリフト領域１ａの直径８μm、不純物濃度２．０×１０15cm-3、次のｐ型仕切り領域１ｂ以降の幅（ｄ）８μm、不純物濃度は上式による。ｎ+ ドレイン層４の厚さ３００μm、不純物濃度２．０×１０18cm-3である。
【００３０】
実際に試作して６００V の耐圧を確認した。
［実施例２］
図４は、本発明第二の実施例の超接合縦形ＭＯＳＦＥＴの主要部の断面図である。図の左側がチップの中心側、図の右側がチップの端である。
図２の実施例１のＭＯＳＦＥＴとの違いは、並列ｐｎ層１の中心が高比抵抗の真性半導体領域（以下ｉ領域と記す）１６である点、および中心ｉ領域１６に隣接するｎ型ドリフト領域１ａの幅が、他の部分の半分とされている点である。
【００３１】
これは、隣接するｎ型領域の半分とｐ型領域の半分とで互いに電子と正孔とが補償しあって空乏化するが、中心のｎ型領域はその内側にｐ型領域が無いため、同じ幅であると非空乏化領域が残ってしまい、耐圧が出なくなるので、それを防ぐためである。
実施例１では中心のｎ型領域の直径が、外側のｐ型領域およびｎ型領域の環の幅と等しくなっていた。但し、実施例１では中心のｎ型領域の直径を小さくし過ぎると、その上に形成されるソース電極またはゲート電極の作り込みが困難になる。これに対して実施例２のように中心をｉ領域とすると、その周りの環の設計の自由度を向上できる利点がある。
【００３２】
各領域の不純物濃度は、素子全体で均一に空乏層が広がるようにそれぞれの不純物濃度をＮn1、Ｎp1、Ｎn2、‥、Ｎn5、Ｎp5とするとき、Ｎn1＞Ｎp1＞Ｎn2＞‥＞Ｎn5＞Ｎp5である。定量的には、実施例１と同様にして隣接する二つの環の幅の半分の部分の不純物の総量が互いに等しくなるようにする。
図３は図４のＤ−Ｄ’線に沿った断面図である。
【００３３】
並列ｐｎ層１の各ｎ型ドリフト領域１ａおよびｐ型仕切り領域１ｂが同心円状に配置され、また周辺構造部１１として活性部と同様に並列ｐｎ層を用い、そのｎ型領域１１ａおよびｐ型領域１１ｂが同心円状に配置されている。さらにその周りにチャネルストッパ１４が見られる。
実施例２の超接合ＭＯＳＦＥＴも、ｎ型仕切り領域１ａ、ｐ型仕切り領域１ｂが環状で端が無いため、終端部での電界集中が回避されて、高耐圧化できる。
【００３４】
また、この例では周辺構造部として高比抵抗領域２０を用いている。このような場合でも、活性部と周辺構造部との境界では活性部の最外周に配置されたｐ型領域の環と高比抵抗領域２０の接続だけであるので、電界集中の回避が容易である。
実施例２で真性半導体領域とした中心部分は、高抵抗領域や絶縁体層、あるいはそれらを複合した層であっても良い。例えば絶縁体層を介して配置される高抵抗領域であっても良い。そのような場合も周囲の並列ｐｎ層は容易に空乏化される。
【００３５】
［実施例３］
図６は、本発明第三の実施例の超接合縦形ＭＯＳＦＥＴの主要部の断面図である。図の左側がチップの中心側、図の右側がチップの端である。
図２の実施例１のＭＯＳＦＥＴとの違いは、並列ｐｎ層１のｎ型ドリフト領域１ａ、ｐ型仕切り領域１ｂ、および周辺ｐｎ層１１のｎ型領域１１ａ、ｐ型領域１１ｂの不純物濃度を一定とし、その代わりにそれぞれの幅を次第に狭くしている点である。
【００３６】
図では分かりやすくするため、中心側から順にｎ型ドリフト領域１ａ、ｐ型仕切り領域１ｂ、周辺ｐｎ層１１のｎ型領域１１ａおよびｐ型領域１１ｂが、活性部と周辺構造部とを併せて６回繰り返されているが、この数は素子により任意に選ぶことができ、通常はもっと多い。
図５は図６のＥ−Ｅ’線に沿った水平断面図である。
【００３７】
並列ｐｎ層１の各ｎ型ドリフト領域１ａおよびｐ型仕切り領域１ｂが同心円状に配置され、また周辺ｐｎ層１１として活性部と同様に並列ｐｎ層を用い、そのｎ型領域１１ａおよびｐ型領域１１ｂが同心円状に配置されている。さらにその周りにチャネルストッパ１４が見られる。
並列ｐｎ層が環状であると、外周に向かうにしたがって各領域の円周が大きくなっていくので、外周に向かうにしたがって各領域の幅を狭くしていくことで、空乏層の広がりを均等にしいいる。
【００３８】
［実施例４］
図８は、本発明第四の実施例の超接合縦形ＭＯＳＦＥＴの主要部の断面図である。図の左側がチップの中心側、図の右側がチップの端である。
図６の実施例３のＭＯＳＦＥＴとの違いは、この例では並列ｐｎ層の中心に絶縁層１８を介して高抵抗領域１７を配置している点、および並列ｐｎ層１の外側に周辺構造部（エッジ部の影響を避けるために素子周辺部の耐圧を高め、耐圧特性が素子の内部側で決定されるようにするための構造）として高比抵抗領域２０を配置している点である。この高比抵抗領域２０は、逆電圧印加時に、即座に空乏化して耐圧を維持する。そして並列ｐｎ層１のｎ型ドリフト領域１ａ、ｐ型仕切り領域１ｂの不純物濃度を一定とし、その代わりにそれぞれの幅を次第に狭くしている点は実施例３と同じである。
【００３９】
中心の高抵抗領域１７の周囲には絶縁体層１８を介して不純物濃度が一定の同心円状の並列ｐｎ層１を配置しており、すなわち、中心のｎ型ドリフト領域１ａの直径をｄn1、その周囲の各領域の幅をｄp1、ｄn2、‥、ｄn3、ｄp3とするとき、ｄn1＞ｄp1＞ｄn2＞‥＞ｄn3＞ｄp3である。定量的には、隣接する二つの環の幅の半分の部分の不純物の総量が互いに等しくなるようにして、素子全体で均一に空乏層が広がるようにしている。ここでは中心の最も近くに配置されているｎ型領域の幅を２倍に換算している。
【００４０】
図７は図８のＦ−Ｆ’線に沿った水平断面図である。
並列ｐｎ層１の各ｎ型ドリフト領域１ａおよびｐ型仕切り領域１ｂが同心円状に配置され、また周辺ｐｎ層１１として活性部と同様に並列ｐｎ層を用い、そのｎ型領域１１ａおよびｐ型領域１１ｂが同心円状に配置されている。さらにその周りにチャネルストッパ１４が見られる。
【００４１】
実施例４の超接合ＭＯＳＦＥＴも、ｎ型仕切り領域１ａ、ｐ型仕切り領域１ｂおよび周辺のｎ型領域１１ａ、ｐ型領域１１ｂが環状で端が無いため、終端部での電界集中が回避されて、高耐圧化できる。
中心の高抵抗領域１７の代わりに、真性半導体領域や絶縁体層、あるいはそれらの複合した層であっても良い。
【００４２】
［実施例５］
図９は、本発明第五の実施例の超接合縦形ＭＯＳＦＥＴの下部の水平断面図である。
この例では実施例２に示した素子からチャネルストッパ１４を取り除いたものと同様な構造を持つ複数の素子を平面的に格子状に配置し、その周囲をチャネルストッパ１４で囲んでいる。
【００４３】
図では全く同じ構造を持つ素子４個を規則的に配置しているが、個々の素子は必ずしも同じ構造である必要はなく、またその個数や配置の仕方も目的とするデバイス特性に合わせて任意に決められる。
【００４４】
【発明の効果】
以上説明したように本発明によれば、第一と第二の主面と、その第一と第二の主面間に第一導電型領域と第二導電型領域とを交互に配置した並列ｐｎ層と低抵抗層とを有し、第一と第二の主面にそれぞれ設けられた第一、第二の二つの主電極を備える半導体素子において、並列ｐｎ層の第一導電型領域と第二導電型領域とを平面的に環状とすることによって、従来並列ｐｎ層と周辺構造部との境界で見られた電界集中を回避することが容易となり、高い耐圧を確保することができる。
【００４５】
環状の並列ｐｎ層の第一導電型領域と第二導電型領域の不純物濃度を外周に行くにしたがって低くし、或いは環の幅を外周に行くにしたがって小さくする。
縦型半導体素子の耐圧とオン電圧とのトレードオフ関係を大幅に改善できる超接合半導体素子において、並列ｐｎ層の周辺構造部との境界の問題を解決し、安定して高耐圧を実現できる本発明は、超接合半導体素子の普及、発展に画期的な寄与をなすものである。
【図面の簡単な説明】
【図１】本発明実施例１の超接合ＭＯＳＦＥＴの並列ｐｎ層部分（図２Ｃ−Ｃ’線）の水平断面図。
【図２】本発明実施例１の超接合ＭＯＳＦＥＴの部分断面図
【図３】本発明実施例２の超接合ＭＯＳＦＥＴの並列ｐｎ層部分（図４Ｄ−Ｄ’線）の水平断面図。
【図４】本発明実施例２の超接合ＭＯＳＦＥＴの部分断面図
【図５】本発明実施例３の超接合ＭＯＳＦＥＴの並列ｐｎ層部分（図６Ｅ−Ｅ’線）の水平断面図。
【図６】本発明実施例３の超接合ＭＯＳＦＥＴの部分断面図
【図７】本発明実施例４の超接合ＭＯＳＦＥＴの並列ｐｎ層部分（図８Ｆ−Ｆ’線）の水平断面図。
【図８】本発明実施例４の超接合ＭＯＳＦＥＴの部分断面図
【図９】本発明実施例５の超接合ＭＯＳＦＥＴの並列ｐｎ層部分の水平断面図。
【図１０】従来の超接合半導体素子の下部の斜視断面図
【符号の説明】
1：並列pn層
1a：n型ドリフト領域
1b：P型仕切り領域
3：P型べ−ス領域
4：表面n型ドリフト領域
5：n+ 型ソース領域
6：ゲート絶縁膜
7：ゲート電極
8：層間絶縁膜
9：ソース電極
10：フィールド酸化膜
11：周辺pn層
11a：周辺n型領域
11b：周辺P型領域
12：n+ 型ドレイン領域
13：ドレイン電極、
14：チャネルストッパ
15：チャネルストッパ電極
16：i領域
17：高抵抗領域
18: 絶縁体層
20：高比抵抗領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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