(57)【特許請求の範囲】
【請求項１】
母線に接続される各フィ−ダ線の電流をＣＴを介して入力する差動要素及び外部故障時のＣＴ飽和による前記差動要素の動作による誤動作出力を防止するＣＴ飽和対策要素を備えた母線保護リレ−において、前記差動要素が動作域の異なる複数の比率差動出力を出すと共に、前記ＣＴ飽和対策要素が前記複数の比率差動出力の差動誤差電流不要出力時間に対応した異なるロック時間の複数のロック出力を出し、差動誤差電流不要出力時間が長い比率差動出力に対しては長いロック時間のロック出力によってロックし、差動誤差電流不要出力時間が短い比率差動出力に対しては短いロック時間のロック出力によってロックすることにより、前記誤動作出力を防止することを特徴とする母線保護リレ−。
【請求項２】
母線に接続される各フィ−ダ線の電流をＣＴを介して入力する差動要素及び外部故障時のＣＴ飽和による前記差動要素の動作による誤動作出力を防止するＣＴ飽和対策要素を備えた母線保護リレ−において、前記差動要素が動作域の異なる複数の比率差動出力を出すと共に、前記ＣＴ飽和対策要素の出力により差動誤差電流不要出力時間が長い比率差動出力のオンディレイ設定時間を、差動誤差電流不要出力時間が短い比率差動出力のオンディレイ設定時間より長い時間に変えることにより前記誤動作出力を防止することを特徴とする母線保護リレ−。
【請求項３】
母線に接続される各フィ−ダ線の電流をＣＴを介して入力する差動要素及び外部故障時のＣＴ飽和による前記差動要素の動作による誤動作出力を防止するＣＴ飽和対策要素を備えた母線保護リレ−において、前記差動要素が動作域の異なる複数の比率差動出力を出すと共に、前記ＣＴ飽和対策要素が前記複数の比率差動出力の差動誤差電流不要出力時間に対応した異なるロック時間の複数のロック出力を出し、差動誤差電流不要出力時間が長い比率差動出力に対しては長いロック時間のロック出力によってロックし差動誤差電流不要出力時間が短い比率差動出力に対しては短いロック時間のロック出力によってロックすることにより前記誤動作出力を防止すると共に、前記ＣＴ飽和対策要素の出力により差動誤差電流不要出力時間が長い比率差動出力のオンディレイ設定時間を差動誤差電流不要出力時間が短い比率差動出力のオンディレイ設定時間より長い時間に変えることにより前記誤動作出力を防止することを特徴とする母線保護リレ−。
【請求項４】
母線に接続される各フィ−ダ線の電流をＣＴを介して入力する差動要素及び外部故障時のＣＴ飽和による前記差動要素の動作による誤動作出力を前記動作出力を所定時間ロックすることにより防止するＣＴ飽和対策要素を備えた母線保護リレ−において、ＣＴ飽和が大きく差動電流幅が大きい場合のロック時間よりＣＴ飽和が小さく差動電流幅が小さい場合のロック時間を小さく制御することを特徴とする母線保護リレ−。
【請求項５】
請求項１〜４の何れか一に記載の母線保護リレ−において、不足電圧要素、方向リレ−要素、及び距離リレ−要素の何れかにより母線電圧から故障相を判定しこの判定結果により前記ＣＴ飽和対策要素が故障相についてのみ起動することを特徴とする母線保護リレ−。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、電力系統の母線を保護する母線保護リレ−、特に電流差動リレ−に関するものである。
【０００２】
【従来の技術】
図７は、例えば“系統保護継電方式の標準的な考え方（デジタル編）、平成４年３月、電気事業連合会工務部保護制御担当課長会議”の“３−３母線保護継電方式の特徴解説”に示された従来の電流差動方式における動作原理を示す機能ブロック図、図８は図７の動作の参考図で、ＣＴ流入電流、ＣＴ流出電流、差動誤差電流、差動要素出力、起動要素出力、外部判別要素出力、ＣＴ飽和対策要素出力、リレ−動作出力、サンプリング周期を比較して示す波形図である。図７において、１は母線、２はＣＴ、３はＡｕｘＣＴ（補助ＣＴ）、４は単純差動要素、５は比率差動要素、６は外部判定要素、７は起動要素、８はＡＮＤ回路、９はタイマ−回路、１０はＮＯＴ回路、１１はＡＮＤ回路、１２は差動演算回路、１３は抑制演算回路、１４は差動演算回路、１５はタイマ−回路である。なお、前記単純差動要素４は、前記差動演算回路１２と、前記差動演算回路１４と、前記タイマ−回路１５とで構成されている。１６は比率判定回路、１７はタイマ−回路である。なお、前記比率差動要素５は、前記抑制演算回路１３と、前記比率判定回路１６と、前記タイマ−回路１７とで構成されている。
【０００３】
１８は電流変化判定回路、１９はタイマ−回路、２０は瞬時差動演算回路、２１は瞬時抑制演算回路、２２は外部判定回路である。なお、前記外部判定要素６は、前記瞬時差動演算回路２０と、前記瞬時抑制演算回路２１と、前記外部判定回路２２とで構成されている。また、前記起動要素７は、前記電流変化判定回路１８と、前記タイマ−回路１９とで構成されている。１００は差動要素で、前記単純差動要素４と前記比率差動要素５とで構成されている。２００はＣＴ飽和対策要素で、前記外部判定要素６と、前記起動要素７と、前記ＡＮＤ回路８と、前記タイマ−回路９と、前記ＮＯＴ回路１０とで構成されている。なお、前記差動演算回路１２、前記抑制演算回路１３、前記差動演算回路１４、前記比率判定回路１６、前記電流変化判定回路１８、前記瞬時差動演算回路２０、前記瞬時抑制演算回路２１、及び前記外部判定回路２２の各ブロック内の式は、各々の機能を表す。
【０００４】
母線１に接続される各フィ−ダＣＴ２の電流はＡｕｘＣＴ（補助ＣＴ）３を介してリレ−に入力され、リレ-内の要素としては、大別して、単純差動要素４と比率差動要素５と
で構成される差動要素１００と、外部判定要素７と起動要素６とＡＮＤ回路８とで構成されるＣＴ飽和対策要素２００とで構成される。リレ−の動作出力としては、差動要素１００の出力を、ＣＴ飽和対策要素２００の出力でロックして出力するため、前記単純差動要素４、比率差動要素５と、ＣＴ飽和対策のＮＯＴ回路１０の出力とを入力するＡＮＤ回路１１を出力とする。フィ−ダＴ１〜Ｔｎの各電流ＩＴ１〜ＩＴｎは、フィ−ダＣＴ２、ＡｕｘＣＴ３を介してリレ−に入力され、電流ｉ１，・・・，ｉｎとなる。
【０００５】
差動電流Ｉｄは、ベクトル和の実行値｜ｉ１+・・・+ｉｎ｜を演算する演算回路１２で計算され、抑制電流Ｉｒｅｓは、スカラ−和｜ｉ１｜+・・・+｜ｉｎ｜を演算する演算回路１３で計算される（ここで、｜    ｜は実行値演算の結果を示す）。単純差動要素４において、差動演算回路１４で、Ｉｄ＞Ｋ１が判定される。比率差動要素５において、比率判定回路１６で、Ｉｄ＞Ｒ１・Ｉｒｅｓ−Ｋ２が判定される。前記差動演算回路１４および比率判定回路１６の各出力にはタイマ−（オンディレイタイマ−）回路１５，１７がある。これらタイマ−１５，１７のｔ１／ｔ２の意味は、ｔ１は動作側ディレイ時間、ｔ２は復帰側ディレイ時間を示す。
【０００６】
一方、ＣＴ飽和対策要素２００の起動要素７は各フィ−ダ−ＣＴ２電流の変化分を検出し、変化分が一定以上で出力するもので、｜Δｉ１｜＞Ｋ３，・・・｜Δｉｎ｜＞Ｋ３のどれかが成立することで判定する回路１８の出力を入力とするタイマ−回路１９を通して出力する。
【０００７】
ＣＴ飽和対策要素２００の外部判別要素６は、入力電流サンプル値（瞬時値）から比率演算または、差動電流の無変化検出をするもので、例えば、｜｜ｉ１+・・・+ｉｎ｜｜＜Ｒ２・（｜｜ｉ１｜｜+・・・+｜｜ｉｎ｜｜）、（ここで｜｜＊＊｜｜は＊の絶対値を示す）で表される演算回路２０，２１，２２で構成される。
【０００８】
このように瞬時値を使用することで，外部故障発生による大電流でＣＴが飽和して差動電流が発生しても、ＣＴ飽和が生じるまでの時間の数サンプリングで検出できる回路としてある。このＣＴ飽和対策回路２００が常時潮流で検出しないように故障発生時のみ検出できるように前記起動要素とＡＮＤ回路８とＡＮＤ
して出力される。その出力後、ＣＴ飽和現象が収まって、差動要素が不要動作しなくなるまでの間の或る一定期間差動をロックする為に復帰側に数サイクルの設定がされているタイマ−回路９がある。
【０００９】
従来技術では、前述のように外部故障が発生してＣＴ飽和が生じるまでの短い時間で外部故障を判定して、一定時間差動要素をロックすることで、例え、外部故障でＣＴが飽和することで差動量が発生しても誤動作の無い母線リレ−を実現している。
【００１０】
次に動作について説明する。フィ−ダＣＴが全く飽和しない場合には、外部故障の場合、差動電流Ｉｄは、ＣＴの誤差の合計やリレ−の誤差に相当する分しか発生せず、差動要素は動作しない。一方、内部故障では、全フィ−ダ−電流のベクトル和Ｉｄとスカラ−和Ｉｒｅｓはほぼ同じ量になるので、差動要素回路４の動作式で表される動作域内になるので動作する。これで、内外部故障が識別される。
【００１１】
従来技術で記載のＣＴ飽和対策を図６について説明する。外部故障発生時、どれかのフィ−ダ回線ＣＴに電流が集中することでその回線ＣＴの飽和が始まると、飽和していない回線と飽和している回線の和で計算される差動誤差電流Ｉｄ（図では簡単化のためフィ−ダ−が２回線で、流入側ＣＴは飽和せず、流出側ＣＴが飽和した場合を示す）は、ＣＴ飽和が始まると急に増加し、その為に差動要素１００が内部判定する。しかし、外部故障発生直後のＣＴ飽和が未だ始まっていない数ｍｓ間のＩｄとして殆ど無視できる期間で検出して外部判別要素が出力し（図では２サンプリング間）、それによりＣＴ飽和対策回路２００が出力する。その出力を引き伸ばして、ＣＴ飽和で差電流が出ている間差動要素１００の出力をロックする方式を採ることで、最終的にリレ−動作出力を阻止している。起動要素７は、常時潮流で外部判定させないために、故障発生時にのみ外部判定要素が出力できるように構成されている。
【００１２】
【発明が解決しようとする課題】
従来の母線保護リレ−は、前述のように構成されているので、外部故障電流で或る回線に電流が集中しその回線のＣＴ飽和がある場合にＣＴ飽和よって発生する差動電流により差動要素が不要出力を出す前に外部検出しその出力をロックする。そのロック時間は差動電流が検出されている期間（例えば，数サイクル）に設定されている。このロック時間を長くするほど外部故障に対して安定した動作が得られるが、その代わり、例えば、外部故障から内部故障へと故障が進展した場合、内部故障に対して直ぐには動作しなくなると言う欠点を持っている。
【００１３】
さらに、現状の起動要素は母線１相故障時において、故障相以外の健全相についても１相故障発生時に健全相電流も変化するため不要検出する可能性がある。このために、例えば、外部１相故障から内部の他相への故障進展があると、初めの外部故障で起動要素が出力して外部判定しているので、他相内部故障への進展時にもロックがされているので、動作が大きく遅れるという欠点がある。
【００１４】
この発明は上記のような課題を解決するためになされたものであり、外部故障時のＣＴ飽和対策をより的確に行えるようにすることを目的とし、また、外部故障から内部故障へ進展した場合のＣＴ飽和対策に依る動作遅れを少なくすることを目的とするものである。
【００１５】
【課題を解決するための手段】
請求項１に記載の発明に係る母線保護リレ−は、母線に接続される各フィ−ダ線の電流をＣＴを介して入力する差動要素及び外部故障時のＣＴ飽和による前記差動要素の動作による誤動作出力を防止するＣＴ飽和対策要素を備えた母線保護リレ−において、前記差動要素が動作域の異なる複数の比率差動出力を出すと共に、前記ＣＴ飽和対策要素が前記複数の比率差動出力の差動誤差電流不要出力時間に対応した異なるロック時間の複数のロック出力を出し、差動誤差電流不要出力時間が長い比率差動出力に対しては長いロック時間のロック出力によってロックし、差動誤差電流不要出力時間が短い比率差動出力に対しては短いロック時間のロック出力によってロックすることにより、前記誤動作出力を防止するものである。
【００１６】
請求項２に記載の発明に係る母線保護リレ−は、母線に接続される各フィ−ダ線の電流をＣＴを介して入力する差動要素及び外部故障時のＣＴ飽和による前記差動要素の動作による誤動作出力を防止するＣＴ飽和対策要素を備えた母線保護リレ−において、前記差動要素が動作域の異なる複数の比率差動出力を出すと共に、前記ＣＴ飽和対策要素の出力により差動誤差電流不要出力時間が長い比率差動出力のオンディレイ設定時間を、差動誤差電流不要出力時間が短い比率差動出力のオンディレイ設定時間より長い時間に変えることにより前記誤動作出力を防止するものである。
【００１７】
請求項３に記載の発明に係る母線保護リレ−は、母線に接続される各フィ−ダ線の電流をＣＴを介して入力する差動要素及び外部故障時のＣＴ飽和による前記差動要素の動作による誤動作出力を防止するＣＴ飽和対策要素を備えた母線保護リレ−において、前記差動要素が動作域の異なる複数の比率差動出力を出すと共に、前記ＣＴ飽和対策要素が前記複数の比率差動出力の差動誤差電流不要出力時間に対応した異なるロック時間の複数のロック出力を出し、差動誤差電流不要出力時間が長い比率差動出力に対しては長いロック時間のロック出力によってロックし差動誤差電流不要出力時間が短い比率差動出力に対しては短いロック時間のロック出力によってロックすることにより前記誤動作出力を防止すると共に、前記ＣＴ飽和対策要素の出力により差動誤差電流不要出力時間が長い比率差動出力のオンディレイ設定時間を差動誤差電流不要出力時間が短い比率差動出力のオンディレイ設定時間より長い時間に変えることにより前記誤動作出力を防止するものである。
【００１８】
請求項４に記載の発明に係る母線保護リレ−は、母線に接続される各フィ−ダ線の電流をＣＴを介して入力する差動要素及び外部故障時のＣＴ飽和による前記差動要素の動作による誤動作出力を前記動作出力を所定時間ロックすることにより防止するＣＴ飽和対策要素を備えた母線保護リレ−において、ＣＴ飽和が大きく差動電流幅が大きい場合のロック時間よりＣＴ飽和が小さく差動電流幅が小さい場合のロック時間を小さく制御するものである。
【００１９】
請求項５に記載の発明に係る母線保護リレ−は、請求項１〜４の何れか一に記載の母線保護リレ−において、不足電圧要素、方向リレ−要素、及び距離リレ−要素の何れかにより母線電圧から故障相を判定しこの判定結果により前記ＣＴ飽和対策要素が故障相についてのみ起動するものである。
【００２０】
【発明の実施の形態】
実施の形態１．
以下、この発明の実施の形態１を図に基づいて説明する。図１はこの発明の実施の形態１による母線保護リレ−の機能ブロック図で、前述の従来の機能ブロック図（図７）と同一符号は、前述の従来の機能ブロック図（図７）と同一もしくは同一目的のものであり、特に同一のものについては説明は割愛する。
【００２１】
図１において、１６１は第２の比率差動要素、１７１は前記第２の比率差動要素１６１の出力に設けられたタイマ−回路、２３は第２のタイマ−で、起動要素７と外部判定要素６とのＡＮＤをとるＡＮＤ回路８の出力を入力する。２４はＡＮＤ回路で、前記比率判定回路１６の出力を前記タイマ−回路１７を介して入力すると共に、前記タイマ−回路９の出力をＮＯＴ回路１０を介して入力する。３４はＡＮＤ回路で、前記第２の比率判定回路１６１の出力を前記タイマ−回路１７１を介して入力すると共に、前記タイマ−回路２３の出力をＮＯＴ回路１０を介して入力する。なお、前記タイマ−回路９の復帰ディレイ設定時間ｔ６は３サイクル程度、前記第２のタイマ−２３の復帰ディレイ設定時間ｔ７は１サイクル程度と、前記タイマ−回路９の復帰ディレイ設定時間ｔ６との関係はｔ６＞ｔ７としてある。
【００２２】
次に動作について説明する。内部故障発生時のリレ−動作高速化のために、比率差動要素５と単純差動要素４の各動作照合時間ｔ１（タイマ−回路１５，１７のオンディレイ設定時間ｔ１）はできる限り短く設定してある。一方、外部故障発生時には、動作照合時間は長く設定することで、安定した動作が得られる。外部故障時にＣＴ飽和が発生すると図６で説明したように差動誤差電流Ｉｄが増減を繰り返す。その様子を図２に示す。
【００２３】
図２に示されているように、第１波（サンプリング第１周期の差動誤差電流）において、第１の比率差動要素１６（動作域はＩｄ＞Ｒ１・Ｉｒｅｓ−Ｋ２）での動作時間（差動誤差電流不要出力時間）は比較的長いが、前記第１の比率差動要素１６より狭い動作領域を持つ第２の比率差動要素１６１（動作域はＩｄ＞Ｒ１１・Ｉｒｅｓ−Ｋ２１）での動作時間（差動誤差電流不要出力時間）は短いことが解かった。即ち、前記第１の比率差動要素１６の不要動作時間をロックする時間を長くすることは必要である（例えば３サイクル）が、前記第２の比率差動要素１６１に対するロック時間は短くできる（例えば１サイクル）ことが解かる。
【００２４】
これを利用して、比率差動要素の動作領域に合わせて、ロック時間を最適に設定することができ、外部故障から内部への故障進展が発生しても、内部故障は本質的にＩｄ＝Ｉｒｅｓ（外部故障が除去された場合）になるので、第２の比率差動要素１６１の短いロック時間解除後に動作が可能となる。
【００２５】
前述の実施形態１は、換言すれば、母線１に接続される全てのフィ−ダ−線のＣＴ電流を入力してフィ−ダ−電流をベクトル加算した差動電流Ｉｄとスカラ−和した抑制電流Ｉｒｅｓを演算して比率特性を持たせ母線上の内部故障を検出する母線保護リレ−において、第２の比率差動要素１６１と第２の外部判定出力要素２３を設け、外部判定時に比率差動領域に応じたロック時間とすることができるＣＴ飽和対策要素２００を備えたもので、外部故障時のＣＴ飽和対策をより的確に行え、また、外部故障から内部故障へ進展した場合のＣＴ飽和対策に依る動作遅れを少なくできるものである。
【００２６】
前述の実施形態１は、更に概念的に換言すれば、母線１に接続される各フィ−ダ線の電流をＣＴを介して入力する差動要素１００及び外部故障時のＣＴ飽和による前記差動要素の動作による誤動作出力を防止するＣＴ飽和対策要素２００を備えた母線保護リレ−において、前記差動要素１００が動作域の異なる複数の比率差動出力（比率判定回路１６，１６１の出力）を出すと共に、前記ＣＴ飽和対策要素が前記複数の比率差動出力に対応して複数のロック出力（タイマ−９，２３の出力）を出し、前記複数の比率差動出力と前記複数のロック出力とにより前記誤動作出力を防止するもので、外部故障時のＣＴ飽和対策をより的確に行え、また、外部故障から内部故障へ進展した場合のＣＴ飽和対策に依る動作遅れを少なくできるものである。
【００２７】
具体的には、前述のように、母線に接続される各フィ−ダ線の電流をＣＴを介して入力する差動要素及び外部故障時のＣＴ飽和による前記差動要素の動作による誤動作出力を防止するＣＴ飽和対策要素を備えた母線保護リレ−において、前記差動要素が動作域の異なる複数の比率差動出力を出すと共に、前記ＣＴ飽和対策要素が前記複数の比率差動出力の差動誤差電流不要出力時間に対応した異なるロック時間の複数のロック出力を出し、差動誤差電流不要出力時間が長い比率差動出力に対しては長いロック時間のロック出力によってロックし、差動誤差電流不要出力時間が短い比率差動出力に対しては短いロック時間のロック出力によってロックすることにより、前記誤動作出力を防止するもので、外部故障時のＣＴ飽和対策をより的確に行え、また、外部故障から内部故障へ進展した場合のＣＴ飽和対策に依る動作遅れを少なくできるものである。
【００２８】
実施の形態２．
前述の実施形態１では、比率差動要素５をロックする方式を例示したが、図３に示すように、第１の比率差動要素１６および第２の比率差動要素１６１の夫々の照合時間（即ち動作確認時間）を、ＣＴ飽和対策要素２００の出力がある場合、制御する、即ち、第１の比率差動要素１６の出力端のタイマ−回路１７のオンディレイ設定時間ｔ１をｔ８（例えば４０ｍｓ）に制御し、差動領域が第１の比率差動要素１６より狭い第２の比率差動要素１６１の出力端のタイマ−回路１７１のオンディレイ設定時間ｔ１をｔ９（例えば１５ｍｓ）に制御することで、前述の実施形態１におけるロックの場合と同様に、外部故障時のＣＴ飽和対策をより的確に行え、また、外部故障から内部故障へ進展した場合のＣＴ飽和対策に依る動作遅れを少なくできるものである。
【００２９】
尚、図３において、２５は前記タイマ−回路１７のオンディレイ設定時間ｔ１をｔ８（例えば４０ｍｓ）に制御するタイマ−制御回路で、ＣＴ飽和対策要素２００のタイマ−回路９の出力により制御動作を行う。２６は前記タイマ−回路１７１のオンディレイ設定時間ｔ１をｔ９（例えば１５ｍｓ）に制御するタイマ−制御回路で、ＣＴ飽和対策要素２００のタイマ−回路２３の出力により制御動作を行う。この構成の場合、タイマ−回路２３を削除し、タイマ−回路９の出力でタイマ−制御回路２５，２６を両方とも制御することも可能である。
【００３０】
前述の実施形態２は、換言すれば、母線１に接続される各フィ−ダ線の電流をＣＴを介して入力する差動要素１００及び外部故障時のＣＴ飽和による前記差動要素の動作による誤動作出力を防止するＣＴ飽和対策要素２００を備えた母線保護リレ−において、前記差動要素１００が動作域の異なる複数の比率差動出力（比率判定回路１６，１６１の出力）を出すと共に、前記ＣＴ飽和対策要素２００が前記複数の比率差動出力に対応して複数の出力（タイマ−制御回路２５，２６の出力）を出し、前記ＣＴ飽和対策要素の前記複数の比率差動出力に対応した複数の出力により前記複数の比率差動出力の出る時間を変えることにより前記誤動作出力を防止するもので、前述の実施形態１におけるロックの場合と同様に、外部故障時のＣＴ飽和対策をより的確に行え、また、外部故障から内部故障へ進展した場合のＣＴ飽和対策に依る動作遅れを少なくできるものである。
【００３１】
具体的には、前述のように、母線に接続される各フィ−ダ線の電流をＣＴを介して入力する差動要素及び外部故障時のＣＴ飽和による前記差動要素の動作による誤動作出力を防止するＣＴ飽和対策要素を備えた母線保護リレ−において、前記差動要素が動作域の異なる複数の比率差動出力を出すと共に、前記ＣＴ飽和対策要素の出力により差動誤差電流不要出力時間が長い比率差動出力のオンディレイ設定時間を、差動誤差電流不要出力時間が短い比率差動出力のオンディレイ設定時間より長い時間に変えることにより前記誤動作出力を防止するもので、前述の実施形態１におけるロックの場合と同様に、外部故障時のＣＴ飽和対策をより的確に行え、また、外部故障から内部故障へ進展した場合のＣＴ飽和対策に依る動作遅れを少なくできるものである。
【００３２】
実施の形態３．
図４は実施形態３を示す母線保護リレ−の機能ブロック図で、前述の実施形態１と実施形態２の機能を併せ持つもので、回路構成も、前述の実施形態１の回路に前述の実施形態２の回路を加えたもので、前述の実施形態１よりも、また、前述の実施形態２よりも的確な動作をし、外部故障時のＣＴ飽和対策をより的確に行え、また、外部故障から内部故障へ進展した場合のＣＴ飽和対策に依る動作遅れを的確に少なくできるものである。
【００３３】
具体的には、母線に接続される各フィ−ダ線の電流をＣＴを介して入力する差動要素及び外部故障時のＣＴ飽和による前記差動要素の動作による誤動作出力を防止するＣＴ飽和対策要素を備えた母線保護リレ−において、前記差動要素が動作域の異なる複数の比率差動出力を出すと共に、前記ＣＴ飽和対策要素が前記複数の比率差動出力の差動誤差電流不要出力時間に対応した異なるロック時間の複数のロック出力を出し、差動誤差電流不要出力時間が長い比率差動出力に対しては長いロック時間のロック出力によってロックし差動誤差電流不要出力時間が短い比率差動出力に対しては短いロック時間のロック出力によってロックすることにより前記誤動作出力を防止すると共に、前記ＣＴ飽和対策要素の出力により差動誤差電流不要出力時間が長い比率差動出力のオンディレイ設定時間を差動誤差電流不要出力時間が短い比率差動出力のオンディレイ設定時間より長い時間に変えることにより前記誤動作出力を防止するもので、前述の実施形態１よりも、また、前述の実施形態２よりも的確な動作をし、外部故障時のＣＴ飽和対策をより的確に行え、また、外部故障から内部故障へ進展した場合のＣＴ飽和対策に依る動作遅れを的確に少なくできるものである。
【００３４】
実施の形態４．
前述の実施形態１では、外部判定要素６の出力を受ける一定時間ロックの回路を２回路設ける方式を例示したが、この実施形態４は、図５に示すように、瞬時差動電流が或る値以上存在する時間（時間幅）を計測する時間幅計測回路２７と、この時間幅計測回路２７で得られた時間幅に応じてロック時間ｔ６をｔ１０に制御するタイマ−制御回路２８を設け、外部故障時の作動誤差電流の発生幅に応じてロックする時間を制御するものである。
【００３５】
ＣＴ飽和が大きく、第２波までＣＴ飽和の影響が継続する場合、ロック時間を２もしくは３サイクル以上に設定する必要があるが、ＣＴ飽和が比較的小さい場合には、第１波と第２波との間には再び外部判定できる機会が生じる。この場合は、ロック時間は１サイクルでよいことになる。即ち、瞬時差動誤差電流の絶対値が或る一定値（例えばＫ３）以上存在する時間幅Ｔを計測してその時間に応じたロック時間に変更することで、最適なロック時間にすることができ、必要以上に長くロックしないため、外部から内部への故障進展での動作遅れを最小限にすることができる。簡単な応用としては、瞬時差動電流の存在時間Ｔが或る時間（例えば０．５サイクル）以上継続している場合には、ロック時間を数サイクルにセットするが、存在時間Ｔがそれより短い場合には、ロック時間を例えば１サイクルにする制御を行うことも実現できる。
【００３６】
換言すれば、この発明の実施の形態４は、母線に接続される各フィ−ダ線の電流をＣＴを介して入力する差動要素及び外部故障時のＣＴ飽和による前記差動要素の動作による誤動作出力を前記動作出力を所定時間ロックすることにより防止するＣＴ飽和対策要素を備えた母線保護リレ−において、ＣＴ飽和が大きく差動電流幅が大きい場合のロック時間よりＣＴ飽和が小さく差動電流幅が小さい場合のロック時間を小さく制御するものであり、これにより、前述のように、最適なロック時間にすることができ、必要以上に長くロックしないため、外部から内部への故障進展での動作遅れを最小限にすることができるものである。
【００３７】
実施の形態５．
前述の実施形態１〜４では、外部故障と同相の内部故障への進展故障での動作時間遅れ対策を例示したが、この実施形態５では、図６に示すように、外部から内部への他相への故障進展での動作遅れ対策を例示するものである。図６において、２９は母線電圧をリレ−に導くためのＰＴ（電圧変換器）、３０はＰＴ出力電圧をリレ−内部回路電圧に変換する電圧変換器、３１は不足電圧検出要素で、電圧比較回路３２とタイマ−回路３３とで構成されている。不足電圧検出要素３１の出力はＡＮＤ回路８へ入力している。
【００３８】
従来の起動要素７は電流変化によるものであるため、例えば、外部１相故障発生時にも故障相以外の健全相電流も変化するため、不要検出する可能性があったが、母線電圧については、健全相電圧の低下は比較的少ないために不足電圧要素の検出設定として故障相判定が可能な設定値にすることが可能である。この不足電圧検出と組み合わせることにより、故障発生相についてのみ起動できる回路が得られ、外部１相から内部他相への故障進展の場合でも動作遅れのない回路が得られる。なお、不足電圧要素に代えて、リレ−の方向要素や距離要素としても不足電圧要素を使った場合と同様な効果を奏する。
【００３９】
換言すれば、この発明の実施の形態５は、母線に接続される各フィ−ダ線の電流をＣＴを介して入力する差動要素及び外部故障時のＣＴ飽和による前記差動要素の動作による誤動作出力を防止するＣＴ飽和対策要素を備えた母線保護リレ−において、不足電圧要素、方向リレ−要素、及び距離リレ−要素の何れかにより母線電圧から故障相を判定しこの判定結果により前記ＣＴ飽和対策要素が故障相についてのみ起動するものであり、ＣＴ飽和対策要素のみであれば健全相までロックすることにより外部故障とは異相の内部故障へ進展した場合に当該ロックにより内部故障に対する動作が遅れる不都合を解消できる。
【００４０】
【発明の効果】
請求項１に記載の母線保護リレ−の発明は、母線に接続される各フィ−ダ線の電流をＣＴを介して入力する差動要素及び外部故障時のＣＴ飽和による前記差動要素の動作による誤動作出力を防止するＣＴ飽和対策要素を備えた母線保護リレ−において、前記差動要素が動作域の異なる複数の比率差動出力を出すと共に、前記ＣＴ飽和対策要素が前記複数の比率差動出力の差動誤差電流不要出力時間に対応した異なるロック時間の複数のロック出力を出し、差動誤差電流不要出力時間が長い比率差動出力に対しては長いロック時間のロック出力によってロックし、差動誤差電流不要出力時間が短い比率差動出力に対しては短いロック時間のロック出力によってロックすることにより、前記誤動作出力を防止するようにしたので、外部故障時のＣＴ飽和対策をより的確に行え、また、外部故障から内部故障へ進展した場合のＣＴ飽和対策に依る動作遅れを少なくできる効果がある。
【００４１】
請求項２に記載の母線保護リレ−の発明は、母線に接続される各フィ−ダ線の電流をＣＴを介して入力する差動要素及び外部故障時のＣＴ飽和による前記差動要素の動作による誤動作出力を防止するＣＴ飽和対策要素を備えた母線保護リレ−において、前記差動要素が動作域の異なる複数の比率差動出力を出すと共に、前記ＣＴ飽和対策要素の出力により差動誤差電流不要出力時間が長い比率差動出力のオンディレイ設定時間を、差動誤差電流不要出力時間が短い比率差動出力のオンディレイ設定時間より長い時間に変えることにより前記誤動作出力を防止するようにしたので、外部故障時のＣＴ飽和対策をより的確に行え、また、外部故障から内部故障へ進展した場合のＣＴ飽和対策に依る動作遅れを少なくできる効果がある。
【００４２】
請求項３に記載の母線保護リレ−の発明は、母線に接続される各フィ−ダ線の電流をＣＴを介して入力する差動要素及び外部故障時のＣＴ飽和による前記差動要素の動作による誤動作出力を防止するＣＴ飽和対策要素を備えた母線保護リレ−において、前記差動要素が動作域の異なる複数の比率差動出力を出すと共に、前記ＣＴ飽和対策要素が前記複数の比率差動出力の差動誤差電流不要出力時間に対応した異なるロック時間の複数のロック出力を出し、差動誤差電流不要出力時間が長い比率差動出力に対しては長いロック時間のロック出力によってロックし差動誤差電流不要出力時間が短い比率差動出力に対しては短いロック時間のロック出力によってロックすることにより前記誤動作出力を防止すると共に、前記ＣＴ飽和対策要素の出力により差動誤差電流不要出力時間が長い比率差動出力のオンディレイ設定時間を差動誤差電流不要出力時間が短い比率差動出力のオンディレイ設定時間より長い時間に変えることにより前記誤動作出力を防止するようにしたので、外部故障時のＣＴ飽和対策をより的確に行え、また、外部故障から内部故障へ進展した場合のＣＴ飽和対策に依る動作遅れを的確に少なくできる効果がある。
【００４３】
請求項４に記載の発明に係る母線保護リレ−は、母線に接続される各フィ−ダ線の電流をＣＴを介して入力する差動要素及び外部故障時のＣＴ飽和による前記差動要素の動作による誤動作出力を前記動作出力を所定時間ロックすることにより防止するＣＴ飽和対策要素を備えた母線保護リレ−において、ＣＴ飽和が大きく差動電流幅が大きい場合のロック時間よりＣＴ飽和が小さく差動電流幅が小さい場合のロック時間を小さく制御するようにしたので、外部故障時のＣＴ飽和対策をより的確に行え、また、外部から内部への故障進展での動作遅れを最小限にすることができる効果がある。
【００４４】
請求項５に記載の発明に係る母線保護リレ−は、請求項１〜４の何れか一に記載の母線保護リレ−において、不足電圧要素、方向リレ−要素、及び距離リレ−要素の何れかにより母線電圧から故障相を判定しこの判定結果により前記ＣＴ飽和対策要素が故障相についてのみ起動するようにしたので、外部故障時のＣＴ飽和対策をより的確に行え、外部１相から内部他相への故障進展の場合でも動作遅れを解消できる効果がある。
【００４５】
【図面の簡単な説明】
【図１】  この発明の実施の形態１を示す機能ブロック図。
【図２】  この発明の実施の形態１の動作説明図。
【図３】  この発明の実施の形態２を示す機能ブロック図。
【図４】  この発明の実施の形態３を示す機能ブロック図。
【図５】  この発明の実施の形態４を示す機能ブロック図。
【図６】  この発明の実施の形態５を示す機能ブロック図。
【図７】  従来の母線保護リレ−の機能ブロック図。
【図８】  従来の母線保護リレ−の動作波形図。
【００４６】
【符号の説明】
１  母線、                      ２  ＣＴ
４  単純差動要素、                ５  比率差動要素、
６  外部判定要素、                ７  起動要素、
１２  差動演算回路、              １３  抑制演算回路、
１４  差動演算回路、              １６  比率判定回路、
２５  タイマ−制御回路、          ２６  第２のタイマ−制御回路、
２７  時間幅計測回路、            ２８  タイマ−制御回路、
３１  不足電圧要素、              ３２  電圧判定回路、
１６１  第２の比率判定回路、      １００：差動要素、
２００  ＣＴ飽和対策要素。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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