(57)【特許請求の範囲】
【請求項１】
第一の半導体基板と、この第一の半導体基板上の一面に形成された第一の熱酸化膜と、この第一の熱酸化膜上に接着形成された第二の熱酸化膜と、前記第二の熱酸化膜上に形成されたエピタキシャル層とを具備し、
このエピタキシャル層は、１×１０１８（ｃｍ−３）以上の酸素濃度を有すると共に該酸素に起因して形成された微小欠陥を有する第二の半導体基板上に形成された素子領域としてのエピタキシャル層上に第二の熱酸化膜を形成し、前記第二の熱酸化膜と前記第一の熱酸化膜とを密着させて熱処理することにより前記第一および第二の半導体基板を接着形成させると共にエピタキシャル層内に発生した結晶欠陥を前記第二の半導体基板中の微小欠陥に吸収させ、その後前記第二の半導体基板が研磨除去されることによって形成されたものであることを特徴とする酸化膜接着基板。
【請求項２】
第一の半導体基板表面に熱酸化膜を形成する工程と、
１×１０１８（ｃｍ−３）以上の酸素濃度を有すると共に該酸素に起因して形成された微小欠陥を有する第二の半導体基板上に素子領域としてのエピタキシャル層を形成し、このエピタキシャル層表面に熱酸化膜を形成する工程と、
前記第一の半導体基板の熱酸化膜と前記第二の半導体基板のエピタキシャル層表面に形成された熱酸化膜とを密着させて熱処理することにより第一および第二の半導体基板を接着すると共にエピタキシャル層に発生した結晶欠陥を前記第二の半導体基板中の微小欠陥に吸収させる工程と、
前記第二の半導体基板を前記エピタキシャル層と反対の表面から前記エピタキシャル層が露出するまで研磨除去する工程とを含むことを特徴とする酸化膜接着基板の製造方法。
【請求項３】
前記密着加熱後の第二の半導体基板の微小欠陥密度が１×１０４（ｃｍ−２）以上であることを特徴とする請求項２記載の酸化膜接着基板の製造方法。
【請求項４】
前記第二の半導体基板が、チョコラルスキー法により製造されたものであることを特徴とする請求項２または請求項３に記載の酸化膜接着基板の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は酸化膜接着基板及びその製造方法に関するものであり、特に高耐圧半導体素子に使用されるＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板に関する。
【０００２】
【従来の技術】
ＳＯＩ基板は、２枚の基板を酸化膜を介して接着したもので、数ミクロン程度の厚い酸化膜が容易に得られるため、高耐圧ＩＣに主として使用されている。
図４に従来のＳＯＩ基板の製造方法を示す。
【０００３】
まず、図４（１ａ）に示すようにＣＺ法（チョコラルスキー法）によって製造された素子領域形成用基板１Ａ両面に１１００℃で熱酸化膜２Ａ、３Ａを形成する。一方、図４（１ｂ）に示すように、同じくＣＺ法によって製造された台基板１Ｂ両面に１１００℃で熱酸化膜２Ｂ、３Ｂを形成する。
【０００４】
この後、図４（２）に示すように、熱酸化膜３Ａ、３Ｂを介して基板１Ａ、１Ｂを密着させ、１１００℃で熱処理する事により、素子領域形成用基板１Ａ、台基板１Ｂを張り合わせる。
【０００５】
引き続き、図４（３）に示すように、素子領域形成用基板１Ａを、熱酸化膜２Ａの形成された側の面より研磨して、素子領域形成用基板１Ａを厚さ１０ミクロン程度残し、点線部分を除去し、素子形成面９を露出させることにより、ＳＯＩ基板が完成する。
【０００６】
【発明が解決しようとする課題】
上記の従来の製造方法によるＳＯＩ基板では、基板１Ａ、１Ｂの接着後に素子領域形成用基板１Ａを研磨して素子形成面９を形成している。
しかしながら、一般にＣＺ法により製造された基板では、熱酸化後の素子領域形成用基板１Ａ内部には熱酸化時の応力により多くの結晶欠陥が形成されることが知られている。
【０００７】
このため、図４（３）に示した素子形成面９には結晶欠陥が残存している。
従って、このようなＳＯＩ基板を用いて、例えば高耐圧ＩＣを形成する場合、これらの結晶欠陥は素子形成工程で酸化工程を経ると成長して積層欠陥となり、これらの積層欠陥が素子領域に含まれると素子リーク電流が増加する等の動作不良となってしまう。このため、積層欠陥の残存する素子形成領域上に形成された半導体デバイスは著しく歩留が下がってしまう事が多い。
本発明は上記の問題に鑑みなされたものであり、微小欠陥の少ない素子形成領域を有するＳＯＩ基板及びその製造方法を提供することを目的とする。
【０００８】
【課題を解決するための手段】
上記の問題を解決するため、本発明に係る酸化膜接着基板では、第一の半導体基板と、この第一の半導体基板上の一面に形成された第一の熱酸化膜と、この第一の熱酸化膜上に接着形成された第二の熱酸化膜と、前記第二の熱酸化膜上に形成されたエピタキシャル層とを具備し、このエピタキシャル層は、１×１０１８（ｃｍ−３）以上の酸素濃度を有すると共に該酸素に起因して形成された微小欠陥を有する第二の半導体基板上に形成された素子領域としてのエピタキシャル層上に第二の熱酸化膜を形成し、前記第二の熱酸化膜と前記第一の熱酸化膜とを密着させて熱処理することにより前記第一および第二の半導体基板を接着形成させると共にエピタキシャル層内に発生した結晶欠陥を前記第二の半導体基板中の微小欠陥に吸収させ、その後前記第二の半導体基板が研磨除去されることによって形成されたものであることを特徴とする。
【０００９】
また、本発明に係る酸化膜接着基板の製造方法では、第一の半導体基板表面に熱酸化膜を形成する工程と、１×１０１８（ｃｍ−３）以上の酸素濃度を有すると共に該酸素に起因して形成された微小欠陥を有する第二の半導体基板上に素子領域としてのエピタキシャル層を形成し、このエピタキシャル層表面に熱酸化膜を形成する工程と、前記第一の半導体基板の熱酸化膜と前記第二の半導体基板のエピタキシャル層表面に形成された熱酸化膜とを密着させて熱処理することにより第一および第二の半導体基板を接着すると共にエピタキシャル層に発生した結晶欠陥を前記第二の半導体基板中の微小欠陥に吸収させる工程と、前記第二の半導体基板を前記エピタキシャル層と反対の表面から前記エピタキシャル層が露出するまで研磨除去する工程とを含むことを特徴とする。
【００１０】
また、酸化膜接着基板の製造方法では、前記密着加熱後の第二の半導体基板の微小欠陥密度が１×１０4（ｃｍ-2）以上であることを特徴とする。
【００１１】
また、前記第二の半導体基板が、チョコラルスキー法により製造されたものであることを特徴とする。
【００１２】
【発明の実施の形態】
以下に本発明の実施の形態を図面に基づいて詳細に説明する。
図１は、本発明の実施の形態を示したものである。
まず、ＣＺ法により（１００）Ｎ型シリコン素子領域形成用基板１Ａを形成する。この時、基板中に酸素を高濃度に添加しておく。素子領域形成用基板１Ａ中の酸素濃度は後に述べるように１．０×１０18以上である事が必要であり、１．４×１０18以上である事が望ましい。そして、この素子形成用基板１Ａの一表面に酸素濃度の低いエピタキシャル層５を形成する。ここでエピタキシャル層５の膜厚は、後工程でこの領域を素子形成領域として用いるため、それに応じた膜厚に形成する必要があり、研磨加工、鏡面加工を実施する事を考えて形成する事が望ましい。例えば耐圧定格２５０（Ｖ）の高耐圧トランジスタ用プロセスとしては１０ミクロン程度の膜厚に形成すれば良い。また、比抵抗は、４ないし６（Ω・ｃｍ）でよい。（図１（１ａ））。
【００１３】
引き続き、１１００℃で熱酸化を行い、素子領域形成用基板１Ａ一表面のエピタキシャル層５上面に熱酸化膜３Ａ、素子領域形成用基板１Ａ他表面に熱酸化膜２Ａを形成する。この酸化膜形成時に熱酸化膜３Ａ、エピタキシャル層５界面に発生する応力により、エピタキシャル層５内には、従来と同様に結晶欠陥が発生する（図１（２ａ））。
【００１４】
同様に、上記の素子領域形成用基板１Ａとは別に、ＣＺ法による（１００）シリコン台基板１Ｂに１１００℃で、一表面に熱酸化膜３Ｂ、他表面に熱酸化膜２Ｂを形成する。この基板１Ｂには、酸素を高濃度に添加する必要はない。（図１（２ｂ））。
【００１５】
引き続いて、上記の素子領域形成用基板１Ａのエピタキシャル層５表面上に形成されている熱酸化膜３Ａ面と、台基板１Ｂ表面上の熱酸化膜３Ｂとを接着する。この基板接着は熱酸化膜３Ａの形成された素子領域形成用基板１Ａと、熱酸化膜３Ｂの形成された台基板１Ｂの熱酸化膜３Ａと３Ｂを密着させて、例えば１１００℃で熱処理すれば良い。（図１（３））。
【００１６】
引き続き熱酸化膜３Ａ、熱酸化膜３Ｂを界面として接着した基板の素子領域形成用基板１Ａ部分（図１（４）の点線で示した部分）をエピタキシャル層５が露出するまで研磨除去し、表面に露出したエピタキシャル層５表面を鏡面研磨することにより、エピタキシャル層５を素子形成面９とするＳＯＩ基板を得る（図１（４））。
【００１７】
ところで、上記の実施の形態の方法によれば、素子領域形成用基板１Ａ中に酸素を高濃度に添加し、酸素に起因する微小欠陥を形成している。このため、基板接着時の高温処理において、熱酸化膜２Ａ、３Ａの形成に際してエピタキシャル層５内に発生した結晶欠陥は、素子領域形成用基板１Ａ中の微小欠陥に吸収され、エピタキシャル層５は無欠陥の状態になる。これは、エピタキシャル層５中の結晶欠陥は移動が速く、高温処理中に素子形成基板１Ａに移動できるからである。これに対し、基板１Ａ中の欠陥は不純物である酸素に起因した微小欠陥であり、結晶中の酸素の位置に固定されるため移動しない。従って、エピタキシャル層５中の欠陥が基板１Ａ中の微小欠陥に吸収されて減少するのに対し、基板１Ａ中の微小欠陥はエピタキシャル層５に移動することはなく、エピタキシャル層５中の欠陥は増加することはない。
【００１８】
尚、熱酸化膜３Ａ、３Ｂ中の結晶欠陥の移動速度は極めて小さいため、熱酸化膜３Ａ、３Ｂを通過して台基板１Ｂへの欠陥の移動は無いと考えられる。
上記の素子領域形成用基板１Ａ内の、酸素に起因する微小欠陥密度と、酸素濃度との対応は必ずしも明確になっていないが、本発明者らが確認したところでは、素子領域形成用基板１Ａ中の酸素濃度が１．０×１０18（ｃｍ-3）以上の場合には、一般に熱処理後の微小欠陥の発生は多く、エピタキシャル層５内の結晶欠陥が素子領域形成用基板１Ａ内の酸素に起因する微小欠陥に吸収されエピタキシャル層５内の結晶欠陥を大幅に削減する事ができる。特に、素子領域形成用基板１Ａ中の酸素濃度が１．４×１０18（ｃｍ-3）以上になるとほぼ無欠陥に近いエピタキシャル層５を得る事ができる。
【００１９】
図２に、素子領域形成用基板１Ａ内の微小欠陥密度と、素子形成工程の熱処理後にエピタキシャル層５内に残存する積層欠陥の関係を示す。ここで、ＢＭＤ（Ｂｕｌｋ  Ｍｉｃｒｏ  Ｄｅｆｅｃｔ）は、素子領域形成用基板１Ａ内の酸素に起因する微小欠陥を示し、ＯＳＦ（Ｏｘｉｄａｔｉｏｎ  Ｉｎｄｕｃｅｄ  Ｓｔａｃｋｉｎｇ  Ｆａｕｌｔ）密度は、熱酸化膜３Ａ形成時にエピタキシャル層５内に発生する結晶欠陥に起因し、素子形成工程の熱処理によって発生、成長した積層欠陥を示している。
【００２０】
図２に示したように、エピタキシャル層５中のＯＳＦ密度と素子領域形成用基板１Ａ中のＢＭＤ密度は逆相関関係にあり、ＢＭＤ密度を１０4（ｃｍ-2）以上とする事でＯＳＦ密度を１０3（ｃｍ-2）以下とできる事がわかる。
【００２１】
次に、図３（１）は、ＯＳＦ密度（ｃｍ-2）とリーク電流密度Ｊｒ（Ａ・ｃｍ-2）との関係を示したものである。また、図３（２）は、図３（１）を得るために用いた測定回路を示している。Ｎ型基板４１と、Ｎ型基板４１上に積層したＮ型エピタキシャル層４２に形成されたＰ型拡散領域４３との間に外部電源４４により逆バイアスをかけ、リーク電流を測定している。ここで、Ｐ−Ｎ接合間に積層欠陥２２があるとリーク電流経路が発生してリーク電流が増加する。
【００２２】
図３（１）に示したようにＯＳＦ密度を１０3（ｃｍ-2）以下に抑える事により、リーク電流密度Ｊｒを１０-5（Ａ・ｃｍ-2）以下に抑える事ができる。この値は、耐圧定格２５０Ｖの高耐圧トランジスタ用プロセスとして使用できると考えられる。
【００２３】
以上述べたように、本発明の実施の形態に係るＳＯＩ基板の製造方法によれば、酸素濃度の高い素子領域形成用基板１Ａ上に成長されたエピタキシャル層５を素子形成領域として、ＳＯＩ基板上に形成することにより、基板との絶縁耐圧を確保した上で、素子形成領域の結晶欠陥を削減することが出来る。
【００２４】
また、上記方法で得られたＳＯＩ基板では、台基板１Ｂ上に絶縁膜となる熱酸化膜３Ａ、３Ｂが形成されており、熱酸化膜３Ａ、３Ｂ上に形成された欠陥の少ないエピタキシャル層５を素子形成領域としているため、積層欠陥に伴うリーク電流の発生等の恐れの少ない良好な素子形成領域を持ったＳＯＩ基板を得ることが出来る。
【００２５】
【発明の効果】
以上述べたように、本発明を用いる事により、微小欠陥の少ない素子形成領域を有するＳＯＩ基板を得る事ができる。
【図面の簡単な説明】
【図１】本発明に係るＳＯＩ基板の製造方法の一例の工程断面図である。
【図２】ＢＭＤ密度とＯＳＦ密度との関係を示した図である。
【図３】ＯＳＦ密度とＪｒとの関係を示した図と、その測定回路を示した図である。
【図４】従来のＳＯＩ基板の製造方法を示した断面図である。
【符号の説明】
１Ａ・・・素子領域形成用基板（第二の半導体基板）
１Ｂ・・・台基板（第一の半導体基板）
２Ａ、３Ａ・・・熱酸化膜
２Ｂ、３Ｂ・・・熱酸化膜
５・・・エピタキシャル層
９・・・素子形成面
４１・・・Ｎ型基板
４２・・・Ｎ型エピタキシャル層
４３・・・Ｐ型拡散領域
４４・・・電源
【図１】
0003795150.tif 000002
【図２】
0003795150.tif 000003
【図３】
0003795150.tif 000004
【図４】
0003795150.tif 000005