(57)【特許請求の範囲】
【請求項１】
第１電極，第２電極，第１制御入力，第２制御入力および出力を有する第１位相ブリッジであって、前記第１電極は第１電源電圧を受け取るために結合され、前記第１制御入力は第１駆動信号を受信するために結合され、前記第２制御入力は第２駆動信号を受信するために結合され、前記出力が第１位相出力を提供するために結合される第１位相ブリッジ；
第１電極と第２電極とを有する第１検知抵抗であって、前記第１電極が前記第１位相ブリッジの前記第２電極に結合され、前記第２電極が第２電源電圧を受け取るために結合される第１検知抵抗；および
前記第１検知抵抗の前記第１電極に結合された第１検知入力と、前記第１検知抵抗の前記第２電極に結合された第２検知入力と、第１アナログ信号を提供するために結合された出力と、第１制御信号を受信するために結合された制御入力と、前記第１制御信号を伝送するために結合された制御出力とを有する第１位相電流再構築要素であって：
第１入力と第２入力と出力とを有し、前記第１入力が前記第１位相電流再構築要素の前記第１検知入力として機能し、前記第２入力が前記第１位相電流再構築要素の前記第２検知入力として機能する増幅器；および
制御電極と入力と出力とを有し、前記制御電極が前記第１位相電流再構築要素の前記制御入力に結合され、前記入力が前記増幅器の前記出力に結合され、前記出力が前記第１位相電流再構築要素の前記出力に結合されるサンプル・ホールド回路であって、
前記サンプル・ホールド回路の入力に接続された入力と、制御電極と、出力とを有するアナログスイッチ；および
前記サンプル・ホールド回路の制御電極に接続された入力と、前記アナログスイッチの制御電極に接続された出力とを有する遅延回路：を含む前記サンプル・ホールド回路
によって構成される第１位相電流再構築要素；
によって構成されることを特徴とする位相電流再構築回路。
【請求項２】
前記第１位相電流再構築要素が：
入力および出力を有し、前記入力が前記増幅器の前記出力に結合される過電流比較器；および
第１入力，第２入力および出力を有して、前記第１入力が前記過電流比較器の前記出力に結合され、前記第２入力が前記サンプル・ホールド回路の前記制御電極に結合され、前記出力が前記第１位相電流再構築要素の前記制御出力に結合される過電流ラッチ；
をさらに備える請求項１記載の位相電流再構築回路。
【請求項３】
それぞれが第１電源電圧を受け取るために結合された第１電極と、第２電極と、第１制御入力と、第２制御入力と、位相出力を提供するために結合された出力とを有する複数の位相ブリッジ；
それぞれが第１電極および第２電極を有する複数の検知抵抗であって、前記複数の検知抵抗のうち１つの検知抵抗の前記第１電極が対応する位相ブリッジの前記第２電極に結合され、前記検知抵抗の前記第２電極が第２電源電圧を受け取るために結合される複数の検知抵抗；
それぞれが第１検知入力と、第２検知入力と、出力と、制御入力と、制御出力とを有する複数の位相電流再構築要素であって、前記複数の位相電流再構築要素のうち１つの位相電流再構築要素の前記第１検知入力が対応する検知抵抗の前記第１電極に結合され、前記位相電流再構築要素の前記第２検知入力が前記の対応する検知抵抗の前記第２電極に結合される複数の位相電流再構築要素；
複数の入力と、複数の下部出力と、複数の上部出力とを有するマイクロコントローラであって、前記複数の入力のうち１つの入力が対応する位相電流再構築要素の前記出力に結合され、前記複数の下部出力のうち１つの下部出力が前記の対応する位相電流再構築要素の前記制御入力に結合されるマイクロコントローラ；
それぞれが入力と出力とを有する複数の下部駆動回路であって、前記複数の下部駆動回路のうち１つの下部駆動回路の前記入力が対応する位相電流再構築要素の前記制御出力に結合され、前記下部駆動回路の前記出力が対応する位相ブリッジの前記第２制御入力に結合される複数の下部駆動回路；および
それぞれが入力と出力とを有する複数の上部駆動回路であって、前記複数の上部駆動回路のうち１つの上部駆動回路の前記入力が前記マイクロコントローラの対応する上部出力に結合され、前記上部駆動回路の前記出力が対応する位相ブリッジの前記第１制御入力に結合される複数の上部駆動回路；
によって構成され、
前記複数の位相電流再構築要素のうち１つの位相電流再構築要素が：
第１入力，第２入力および出力を有する増幅器であって、前記第１入力が前記位相電流再構築要素の前記第１検知入力として機能し、前記第２入力が前記位相電流再構築要素の前記第２検知入力として機能する増幅器；および
制御電極，入力および出力を有するサンプル・ホールド回路であって、前記制御電極が前記位相電流再構築要素の前記制御入力に結合され、前記入力が前記増幅器の前記出力に結合され、前記出力が前記位相電流再構築要素の前記出力に結合されるサンプル・ホールド回路：を含み、
前記サンプル・ホールド回路が
前記サンプル・ホールド回路の入力に接続された入力と、制御電極と、出力とを有するアナログスイッチ；および
前記サンプル・ホールド回路の制御電極に接続された入力と、前記アナログスイッチの制御電極に接続された出力とを有する遅延回路：を含む
ことを特徴とする位相電流再構築回路。
【請求項４】
前記複数の位相電流再構築要素のうち１つの位相電流再構築要素が第１入力，第２入力および出力を有する過電流保護要素であって、前記第１入力が前記増幅器の前記出力に結合され、前記第２入力が前記サンプル・ホールド回路の前記制御電極に結合され、前記出力が前記位相電流再構築要素の前記制御出力に結合される過電流保護要素；
を備える請求項３記載の位相電流再構築回路。
【請求項５】
位相電流を再構築する方法であって：
第１位相ブリッジ内の電流を検知する段階；
前記第１位相ブリッジ内の前記の被検知電流を用いて第１電圧信号を生成する段階；
前記第１電圧信号を増幅して、第２電圧信号を生成する段階；
第１制御信号を遅延させて遅延された第１制御信号を生成する段階；
第１電圧レベルにある前記遅延された第１制御信号に応答して、前記第２電圧信号をサンプリングし、サンプリングされた電圧信号が形成される段階；
前記のサンプリングされた電圧信号を用いて、第３電圧信号を生成する段階；
第２電圧レベルにある前記第１制御信号に応答して、前記第３電圧信号を保持する段階；および
前記第３電圧信号から第１位相信号を生成する段階；
によって構成されることを特徴とする方法。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、一般に位相電流に関し、さらに詳しくは、位相電流の検知および再構築に関する。
【０００２】
【従来の技術および発明が解決しようとする課題】
モータは、ファン，ポンプ，コンベヤ・ベルト，電気自動車などの産業分野において用いられる。これらのモータを制御するにあたって重要な２つの点は、位相電流の検知と再構築である。位相電流の検知と再構築は、交流（ＡＣ）誘導モータ，ブラシなし直流（ＤＣ）モータおよび無停電電源装置（ＵＰＳ）などの用途において重要である。位相電流を検知および再構築する２つの理由は、モータ動作の制御するためと、ブリッジ網の一部である電源スイッチを過電流による損傷から保護するためである。
【０００３】
位相電流は、多くの場合、低周波数を有するので、検知再構築回路に変圧器を用いることができない。通常の方法では、直流（ＤＣ）を検知するために単独の検知抵抗を用いる。しかし、ＤＣ検知法は、回路内の電源スイッチをピークの過電流から有効に保護することができない。さらに、ＤＣ検知法は、モータ動作を適切に制御するための充分な情報、たとえば力率などをマイクロコントローラに与えない。位相電流を検知および再構築する別の２つの方法に、ホール効果センサを用いる方法と、各位相を検知するために検知抵抗を用いて、検知抵抗の両端の電圧を増幅するために絶縁増幅器（isolation amplifier ）を用いる方法とがある。しかし、これらの方法は非常に高価である。
【０００４】
従って、たとえばモータの位相電流を検知および再構築する回路および方法であって、各位相ブリッジ内の電源スイッチを過電流から保護して、マイクロコントローラに対してモータを適切に制御するための充分な情報を与える回路および方法を有することが有利である。さらに、この回路は安価で簡易であり、電源モジュール内に容易に統合するために充分に小さいことが望ましい。
【０００５】
【実施例】
図１は、本発明の実施例による位相電流再構築回路１０のブロック図である。たとえば、位相電流再構築回路１０は、３相交流モータのモータ・コントローラである。位相電流再構築回路１０は、位相ブリッジ１２Ａ，１２Ｂ，１２Ｃと、検知抵抗１８Ａ，１８Ｂ，１８Ｃと、位相電流再構築要素２２Ａ，２２Ｂ，２２Ｃと、マイクロコントローラ２６と、ゲート駆動回路２４Ａ，２４Ｂ，２４Ｃ，２８Ａ，２８Ｂ，２８Ｃとを備える。
【０００６】
位相ブリッジ１２Ａは、上部脚鉄と下部脚鉄とを備える。上部脚鉄には、絶縁ゲート・バイポーラ・トランジスタ（ＩＧＢＴ）１４Ａとダイオード１５Ａとが含まれ、下部脚鉄にはＩＧＢＴ１６Ａとダイオード１７Ａとが含まれる。ダイオード１５Ａのアノードは、ＩＧＢＴ１４Ａのエミッタ電極に接続される。ダイオード１５Ａの陰極は、ＩＧＢＴ１４Ａのコレクタ電極に接続される。ＩＧＢＴ１４Ａのコレクタ電極は、上部電源電圧VDC を受け取るノード３０に接続される。ダイオード１７Ａの陽極は、ＩＧＢＴ１６Ａのエミッタ電極に接続される。ダイオード１７Ａの陰極は、ＩＧＢＴ１６Ａのコレクタ電極に接続される。ＩＧＢＴ１６Ａのコレクタ電極は、ＩＧＢＴ１４Ａのエミッタ電極と、位相ブリッジ１２Ａの位相出力を与えるノード１１Ａとに接続される。ＩＧＢＴ１６Ａのエミッタ電極は、ノード２１Ａに接続され、このノードは検知抵抗１８Ａを通じて、下部電源電圧、たとえば接地電圧レベルを受け取るノード２０に結合される。
【０００７】
位相電流再構築要素２２Ａの第１検知入力および第２検知入力は、検知抵抗１８Ａを挟んで接続される。位相電流再構築要素２２Ａの制御入力３１Ａは、マイクロコントローラ２６の対応する下部出力からの制御信号を受信するために結合される。位相電流再構築要素２２Ａの出力３３Ａは、マイクロコントローラ２６の対応する入力にアナログ信号を提供するために結合される。位相電流再構築要素２２Ａの制御出力３５Ａは、ゲート駆動回路２４Ａを介してＩＧＢＴ１６Ａのゲート電極に結合される。ゲート駆動回路２８Ａの入力は、マイクロコントローラ２６の対応する上部出力に接続され、ゲート駆動回路２８Ａの出力はＩＧＢＴ１４Ａのゲート電極に接続される。
【０００８】
位相ブリッジ１２Ｂは、ＩＧＢＴ１４Ｂ，１６Ｂと、ダイオード１５Ｂ，１７Ｂとを備え、構造上は位相ブリッジ１２Ａと同様である。位相ブリッジ１２Ｂは、ノード２１Ｂ，検知抵抗１８Ｂ，ノード１１Ｂ，位相電流再構築要素２２Ｂ，ゲート駆動回路２４Ｂ，２８Ｂおよびマイクロコントローラ２６の対応する入力および出力に結合しており、その結合方法は、位相ブリッジ１２Ａが、ノード２１Ａ，検知抵抗１８Ａ，ノード１１Ａ，位相電流再構築要素２２Ａ，ゲート駆動回路２４Ａ，２８Ａおよびマイクロコントローラ２６の対応する入力および出力に結合するのと同じである。
【０００９】
同様に、位相ブリッジ１２Ｃは、ＩＧＢＴ１４Ｃ，１６Ｃとダイオード１５Ｃ，１７Ｃとを備え、構造上は位相ブリッジ１２Ａと同様である。位相ブリッジ１２Ｃは、ノード２１Ｃ，検知抵抗１８Ｃ，ノード１１Ｃ，位相電流再構築要素２２Ｃ，ゲート駆動回路２４Ｃ，２８Ｃおよびマイクロコントローラ２６の対応する入力および出力に結合しており、その結合方法は、位相ブリッジ１２Ａが、ノード２１Ａ，検知抵抗１８Ａ，ノード１１Ａ，位相電流再構築要素２２Ａ，ゲート駆動回路２４Ａ，２８Ａおよびマイクロコントローラ２６の対応する入力および出力に結合するのと同じである。
【００１０】
位相ブリッジ１２Ａ，１２Ｂ，１２Ｃ内のＩＧＢＴは、電源スイッチとして機能するので、本発明においてはＩＧＢＴであることに制約されないことを理解頂きたい。制御電極および２つの電流伝導電極を有する電源スイッチであれば、位相ブリッジ１２Ａ，１２Ｂ，１２Ｃ内のＩＧＢＴと置き換えることができる。たとえば、位相ブリッジ１２Ａ，１２Ｂ，１２Ｃ内のＩＧＢＴを他の電源電界効果トランジスタ，バイポーラ・トランジスタなどと置き換えることができる。
【００１１】
本発明は、図１に示されるような３相電流再構築回路に限られないことを理解頂きたい。対応する数の、位相ブリッジ１２Ａなどの位相ブリッジと、検知抵抗１８Ａなどの検知抵抗と、位相電流再構築要素２２Ａなどの位相電流再構築要素と、ゲート駆動回路２４Ａ，２８Ａなどのゲート駆動回路とを、位相電流再構築回路に備えて、それに従ってマイクロコントローラ２６の入力および出力を調整することにより、任意の数の位相の位相電流再構築回路を作成することができる。
【００１２】
動作中は、位相電流再構築要素２２Ａ，２２Ｂ，２２Ｃは、対応する検知抵抗１８Ａ，１８Ｂ，１８Ｃの両端の電圧を検知することにより、対応する位相ブリッジ１２Ａ，１２Ｂ，および１２Ｃの下部脚鉄内の電流をそれぞれ検知する。次に、位相電流再構築要素２２Ａ，２２Ｂ，２２Ｃは、位相ブリッジ１２Ａ，１２Ｂ，１２Ｃの下部脚鉄内で検知された電流から位相電流を再構築する。再構築された位相電流は、マイクロコントローラ２６に対して、電流ベクトルおよび力率などのパラメータを計算するのに充分な情報を与える。マイクロコントローラ２６は、ゲート駆動回路２８Ａ，２８Ｂ，２８Ｃを通じて、位相ブリッジ１２Ａ，１２Ｂ，１２Ｃの上部脚鉄をそれぞれ駆動する。位相電流再構築要素２２Ａ，２２Ｂ，２２Ｃは、マイクロコントローラ２６から、ゲート駆動回路２４Ａ，２４Ｂ，２４Ｃに対してそれぞれパルス幅変調信号を伝送し、対応する位相ブリッジ１２Ａ，１１２Ｂ，１２Ｃの下部脚鉄を駆動する。位相ブリッジ１２Ａ，１２Ｂまたは１２Ｃの下部脚鉄内で過電流が検知されると、対応する位相電流再構築要素２２Ａ，２２Ｂまたは２２Ｃは、対応するゲート駆動回路２４Ａ，２４Ｂまたは２４Ｃに対するパルス幅変調信号の伝送を終了して、それにより位相ブリッジ１２Ａ，１２Ｂまたは１２Ｃの対応するＩＧＢＴ１６Ａ，１６Ｂまたは１６Ｃをそれぞれオフにする。
【００１３】
図２は、図１に示される位相電流再構築回路１０の一部分のブロック図である。同じ要素を示すためには同じ参照番号が用いられていることを理解頂きたい。従って、ノード２１はノード２１Ａ，２１Ｂまたは２１Ｃを表し、図１に示される、対応する位相ブリッジ１２Ａ，１２Ｂまたは１２Ｃの下部脚鉄に接続される。検知抵抗１８は、図１に示される検知抵抗１８Ａ，１８Ｂまたは１８Ｃを表す。同様に、位相電流再構築要素２２は、図１の位相電流再構築回路１０内の位相電流再構築要素２２Ａ，２２Ｂまたは２２Ｃを表す。位相電流再構築要素２２は、増幅器３２と、サンプル・ホールド回路３４と、過電流保護要素３７とを備える。増幅器３２の２つの入力は、位相電流再構築要素２２の検知入力として働き、検知抵抗１８を挟んで接続される。増幅器３２の出力は、サンプル・ホールド回路３４の入力に接続される。サンプル・ホールド回路３４の制御入力は、位相電流再構築要素２２の制御入力３１に結合される。サンプル・ホールド回路３４の出力は、位相電流再構築要素２２の出力３３として機能する。過電流保護要素３７は、過電流比較器３６と過電流ラッチ３８とを備える。過電流比較器３６の入力は、増幅器３２の出力に結合される。過電流比較器３６の出力は、過電流ラッチ３８の第１入力に結合される。過電流ラッチ３８の第２入力は、位相電流再構築要素２２の制御入力３１に結合される。過電流ラッチ３８の出力は、位相電流再構築要素２２の制御出力３５に結合される。
【００１４】
動作中は、増幅器３２が検知抵抗１８の両端の電圧を測定することにより検知抵抗１８内の電流を検知する。次に増幅器３２が、測定された電圧を増幅する。検知抵抗１８内の電流は、対応する位相ブリッジの下部脚鉄内のトランジスタがオンのとき、位相電流に等しい。下部脚鉄内のトランジスタがオフのときは、電流は対応する位相ブリッジの上部脚鉄内のトランジスタまたはダイオード内を流れる。そのため、検知抵抗１８内の電流の時間依存性は、さい断正弦波（chopped sine wave ）である。サンプル・ホールド回路３４は、検知抵抗１８内の電流から検知され増幅器３２により増幅されたさい断正弦波から位相電流を再構築する。過電流比較器３６は、増幅器３２の電圧出力を所定の基準電圧レベルと比較して、検知抵抗１８内の過電流を検出する。過電流が検出されると、過電流比較器３６が過電流ラッチ３８に信号を送り、ラッチ３８は位相電流再構築要素２２の制御入力３１および制御出力３５を介してマイクロコントローラ２６から対応するゲート駆動回路へのパルス幅変調信号の伝送を遮断し、それによって、対応する位相ブリッジの下部脚鉄内のトランジスタをオフにする。
【００１５】
図３は、位相電流を検知および再構築する、図２に示される回路の一部の回路図である。増幅器３２は、演算増幅器４９と、抵抗４２，４４，４６，４８とを備える。抵抗４２の第１電極は、位相電流再構築要素２２の第１検知入力として働き、検知抵抗１８の第１電極に接続される。抵抗４４の第１電極は、位相電流再構築回路２２の第２検知入力として働き、検知抵抗１８の第２電極に接続される。抵抗４２の第２電極と抵抗４４の第２電極は、それぞれ、演算増幅器４９の非反転入力と反転入力とに接続される。演算増幅器４９の非反転入力は、抵抗４６を介して、たとえば２．５ボルト（Ｖ）の基準電圧VREF1 を受け取るノード４０に結合される。演算増幅器４９の反転入力は、抵抗４８を介して演算増幅器４９の出力に結合される。演算増幅器４９の出力は、増幅器３２の出力として機能する。抵抗４４の抵抗値が抵抗４２の抵抗値に等しく、抵抗４８の抵抗値が抵抗４６の抵抗値に等しいとき、増幅器３２は抵抗４６の抵抗値の、抵抗４２の抵抗値に対する比に等しい電圧利得を有する差分増幅器として設定される。検知抵抗１８内の電流がゼロのとき、増幅器３２の出力における電圧は、ノード４０における基準電圧VREF1 に等しい。検知抵抗１８を通り、ノード２１からノード２０にゼロでない電圧が流れると、増幅器３２の出力における電圧は、ノード４０における基準電圧VREF1 より、検知抵抗１８の両端の電圧に増幅器３２の電圧利得を掛け算した量に等しい分だけ高くなる。増幅器３２は、図３に示される差分増幅器として設定されるとは限らないことを理解頂きたい。増幅器３２の適切な設定としては、非反転増幅器，反転増幅器，単終段増幅器などがある。
【００１６】
サンプル・ホールド回路３４は、アナログ・スイッチ５２，キャパシタ５４，演算増幅器５５および低域通過フィルタ５８を備える。アナログ・スイッチ５２の第１電極は、サンプル・ホールド回路３４の入力として働き、増幅器３２の出力に接続される。アナログ・スイッチ５２の第２電極は、キャパシタ５４の第１電極に接続される。キャパシタ５４の第２電極は、ノード２０に接続される。演算増幅器５５の非反転入力は、キャパシタ５４の第１電極に接続される。演算増幅器５５の反転入力は、演算増幅器５５の出力に接続される。演算増幅器５５は、利得１の電圧を有するので、キャパシタ５４の第１電極とフィルタ５８との間のバッファとして機能する。フィルタ５８は、抵抗５７とキャパシタ５９とを備える。抵抗５７の第１電極は、演算増幅器５５の出力に接続される。抵抗５７の第２電極は、キャパシタ５９の第１電極に接続され、位相電流再構築要素２２の出力３３を形成する。キャパシタ５９の第２電極は、ノード２０に接続される。サンプル・ホールド回路３４には、遅延回路がさらに含まれる。これはインバータ６２，電界効果トランジスタ（ＦＥＴ）６４，抵抗６６，キャパシタ６８およびシュミット・トリガ６９によって構成される。インバータ６２の入力は、位相電流再構築要素２２の制御入力に結合され、インバータ６２の出力はＦＥＴ６４のゲート電極に接続される。ＦＥＴ６４のソース電極は、ノード２０に接続される。ＦＥＴ６４のドレイン電極は、抵抗６６を介して、たとえば５Ｖの基準電圧VREF2 を受け取るノード６０に結合される。ＦＥＴ６４のドレイン電極も、キャパシタ６８を介してノード２０に結合される。シュミット・トリガ６９の入力は、ＦＥＴ６４のドレイン電極に接続され、シュミット・トリガ６９の出力は、アナログ・スイッチ５２の制御電極に接続される。ＦＥＴ６４は、スイッチとして機能するので、本発明においては、金属酸化物半導体電界効果トランジスタに限らないことを理解頂きたい。制御電極と２つの電流伝導電極を有するスイッチであれば、ＦＥＴ６４の代わりになる。たとえば、ＦＥＴ６４を、絶縁ゲート・バイポーラ・トランジスタ，バイポーラ・トランジスタなどと置き換えることができる。
【００１７】
過電流比較器３６は、キャパシタ７４と、比較器７９と、抵抗７２，７６，７８とを備える。抵抗７２の第１電極は、過電流比較器３６の入力として働き、増幅器３２の出力に接続される。抵抗７２の第２電極は、キャパシタ７４の第１電極と比較器７９の非反転入力とに接続される。キャパシタ７４の第２電極は、ノード２０に接続される。抵抗７６の第１電極は、たとえば５Ｖの基準電圧VREF3 を受け取るノード７０に接続される。抵抗７６の第２電極は、抵抗７８の第１電極と比較器７９の反転入力とに接続される。抵抗７８の第２電極は、ノード２０に接続される。比較器７９の出力は、過電流比較器３６の出力として機能する。
【００１８】
過電流ラッチ３８は、蓄積要素８２と論理ゲート８４とを備える。図３の実施例においては、蓄積要素８２はフリップフロップであり、論理ゲート８４はＡＮＤゲートである。フリップフロップ８２のセット入力（Ｓ）は、過電流ラッチ３８の第１入力として働き、過電流比較器３６の出力に接続される。低能動リセット入力（反転Ｒ）は、過電流ラッチ３８の第２入力として働き、位相電流再構築要素２２の制御入力３１に接続される。フリップフロップ８２の反転出力（反転Ｑ）は、論理ＡＮＤゲート８４の第１入力に接続される。論理ＡＮＤゲート８４の第２入力は、フリップフロップ８２の低能動リセット入力（反転Ｒ）に接続される。論理ＡＮＤゲート８４の出力は、位相電流再構築要素２２の制御出力３５として機能する。
【００１９】
動作中は、増幅器３２は、検知抵抗１８の両端の電圧を測定することにより検知抵抗１８内の電流を検知する。検知抵抗１８の両端で測定された電圧は、演算増幅器４９により増幅され、基準電圧VREF1 に等しい電圧レベルにシフトされる。従って、検知抵抗１８内の電流がゼロのとき、増幅器３２の出力における電圧は、基準電圧VREF1 に等しく、検知抵抗１８を通りノード２１からノード２０に流れる電圧がゼロでないときは、増幅器３２の出力における電圧は、検知抵抗１８の両端の電圧に増幅器３２の電圧利得を掛け算した量に等しい分だけ基準電圧VREF1 よりも高くなる。対応する位相ブリッジの下部脚鉄内のトランジスタがオンのとき、検知抵抗１８内の電流は位相電流に等しい。下部脚鉄内のトランジスタがオフのとき、電流は、対応する位相ブリッジの上部脚鉄内のトランジスタまたはダイオードに流れる。従って、検知抵抗１８内の時間依存性は、さい断正弦波となり、それにより、結果として増幅器３２とアナログ・スイッチ５２の第１電極における電圧はさい断正弦波となる。
【００２０】
サンプル・ホールド回路３４は、アナログ回路５２の第１電極におけるさい断正弦波電圧信号から位相電流を再構築する。
【００２１】
制御入力３１におけるパルス幅変調信号が、低電圧レベルから高電圧レベルに切り替わると、インバータ６２がＦＥＴ６４をオフにして、それにより、ノード６０から抵抗６６およびＦＥＴ６４を通りノード２０に行く電流経路を遮断する。ノード６０，２０の両端の電圧は、抵抗６６を通る電流を生成する。抵抗６６を通る電流がキャパシタ６８に電荷を与え、キャパシタ６８の両端の電圧が上昇を始める。抵抗６６の抵抗値とキャパシタ６８の容量値とにより決定される時間間隔の後で、キャパシタ６８の両端の電圧は、シュミット・トリガ６９のトリガ電圧に到達し、その結果、シュミット・トリガ６９の出力に高電圧が現れる。シュミット・トリガ６９の出力の高電圧レベルは、アナログ・スイッチ５２をオンにして、サンプル・ホールド回路３４がサンプリング・モードに入る。位相電流再構築要素２２の制御入力３１におけるパルス幅変調信号も対応する位相ブリッジの下部脚鉄内のトランジスタを制御するので、検知抵抗１８内の電流は、アナログ・スイッチ５２がシュミット・トリガ６９によりオンに切り替えられると、対応する位相ブリッジの下部脚鉄内の位相電流に等しくなる。アナログ・スイッチ５２を通じて、増幅器３２の出力における電圧はキャパシタ５４に電荷を与え、演算増幅器５５の出力に伝送される。
【００２２】
制御入力３１におけるパルス幅変調信号が高電圧レベルから低電圧レベルに切り替わると、インバータ６２がＦＥＴ６４をオンにして、それによりキャパシタ６８のための放電経路を設定する。キャパシタ６８の両端の電圧は、伝導状態にあるＦＥＴ６４のドレインおよびソース電極の両端の電圧に等しい。キャパシタ６８の両端の電圧が低いと、シュミット・トリガ６９の出力に現れる電圧レベルが低くなり、それによってアナログ・スイッチ５２がオフになる。位相電流再構築要素２２の制御入力３１におけるパルス幅変調信号は、対応する位相ブリッジの下部脚鉄内のトランジスタも制御するので、アナログ・スイッチ５２がシュミット・トリガ６９によりオフになると、検知抵抗１８内の電流がゼロになる。このときサンプル・ホールド回路３４は、ホールディング・モードになる。キャパシタ５４は、演算増幅器５５の入力における電圧レベルを維持し、それによって演算増幅器５５の出力における電圧レベルを維持する。
【００２３】
上記に説明されるように、演算増幅器５５の出力における電圧レベルは、アナログ・スイッチ５２がオンのときは検知抵抗１８内の電流に比例し、アナログ・スイッチ５２がオフのときは一定になる。そのため、演算増幅器５５の出力における電圧は、対応する位相ブリッジの下部脚鉄内のトランジスタがオフのときは、正弦波に歪みをもって再構築された位相電流に比例する。再構築された正弦波は、低域通過フィルタ５８を介して位相電流再構築要素２２の出力３３に伝えられ、再構築された正弦波内の歪みを削減する。
【００２４】
過電流比較器３６は、対応する位相ブリッジの下部脚鉄内の過電流条件を検出する。増幅器３２の出力の電圧は、抵抗７２とキャパシタ７４とによって形成される低域通過フィルタを介して比較器７９の非反転入力に伝送される。比較器７９の反転入力の電圧は、抵抗７６，７８により形成される分圧器を介してノード７０において基準電圧VREF3 から導かれる。比較器７９の非反転入力の電圧が、比較器７９の反転入力の電圧より低い場合は、比較器７９の出力には低論理の電圧レベルが現れるが、これは対応する位相ブリッジの下部脚鉄内に過電流が検出されていないことを示す。比較器７９の非反転入力の電圧が、比較器７９の反転入力の電圧より高い場合は、比較器７９の出力には高論理の電圧レベルが現れ、対応する位相ブリッジの下部脚鉄内に過電流が検出されたことを示す。比較器７９の出力における電圧レベルは、過電流ラッチ３８のフリップフロップ８２のセット入力（Ｓ）に伝送される。
【００２５】
過電流が検出されない場合は、フリップフロップ８２のセット入力（Ｓ）の電圧は低論理の電圧レベルにある。フリップフロップ８２の低能動リセット入力（反転Ｒ）のパルス幅変調信号が低論理の電圧レベルにあるとき、フリップフロップ８２の反転出力（反転Ｑ）と論理ＡＮＤゲート８４の第１入力とには、高論理の電圧レベルが現れる。フリップフロップ８２の低能動リセット入力（反転Ｒ）のパルス幅変調信号が高論理の電圧レベルに切り替わると、フリップフロップ８２の反転出力（反転Ｑ）と論理ＡＮＤゲート８４の第１入力との電圧は、高論理の電圧レベルにとどまる。このように、論理ＡＮＤゲート８４の出力の電圧レベルは、論理ＡＮＤゲート８４の第２入力の電圧レベルにより決まる。位相電流再構築要素２２の制御入力３１のパルス幅変調信号は、論理ＡＮＤゲート８４および位相電流再構築要素２２の制御出力３５を介して、対応する位相ブリッジの下部ゲート駆動回路に伝送される。
【００２６】
過電流が検出されると、フリップフロップ８２のセット入力（Ｓ）の電圧は、高論理の電圧レベルにある。位相ブリッジの下部脚鉄内の過電流条件は、対応する位相ブリッジの下部脚鉄内のトランジスタが、パルス幅変調信号の高電圧レベルによりオンに切り替わるときだけしか起こらないので、フリップフロップ８２のセット入力（Ｓ）の高論理の電圧レベルは、フリップフロップ８２の低能動リセット入力（反転Ｒ）のパルス幅変調信号が高論理の電圧レベルにあるときしか起こらない。セット入力（Ｓ）と低能動リセット入力（反転Ｒ）を両方とも高論理の電圧レベルに有するフリップフロップ８２は、その反転出力（反転Ｑ）と論理ＡＮＤゲート８４の第１入力とにおいて低論理の電圧レベルを生成し、その結果、論理ＡＮＤゲート８４の出力に低論理の電圧レベルが現れる。論理ＡＮＤゲート８４の出力の低論理の電圧レベルは、対応する位相ブリッジの下部ゲート駆動回路に伝送され、これにより対応する位相ブリッジの下部脚鉄内のトランジスタがオフに切り替わる。対応する位相ブリッジの下部脚鉄内のトランジスタがオフに切り替わると、過電流条件が消失し、その結果、フリップフロップ８２のセット入力（Ｓ）に低論理の電圧レベルが現れる。しかし、フリップフロップ８２の反転出力（反転Ｑ）と論理ＡＮＤゲート８４の出力の電圧は、フリップフロップ８２が、フリップフロップ８２の低能動リセット入力（反転Ｒ）のパルス幅変調信号の低電圧レベルによりリセットされるまで、低論理の電圧レベルにとどまる。従って、位相変調信号のサイクル中に位相ブリッジの下部脚鉄内で過電流条件が検出されると、対応する位相ブリッジの下部脚鉄内のトランジスタは、パルス幅変調信号の対応するサイクルの残りの部分の間、非伝導状態にラッチされる。
【００２７】
以上、位相電流を検知および再構築する回路および方法が提供されたことは明白であろう。本発明により、検知抵抗および位相電流再構築要素が、各位相の位相電流の検知および再構築に用いられる。従って、本発明は、モータの適切な動作のための情報（たとえば、電流強度，電圧ベクトル，力率）を提供し、位相ブリッジの下部脚鉄内の電源スイッチを過電流から保護する。さらに、本発明による回路は安価で簡単であり、充分に小さいので電源モジュール内に容易に統合することができる。
【図面の簡単な説明】
【図１】本発明の実施例による位相電流再構築回路のブロック図である。
【図２】位相電流を検知および再構築する図１の回路の一部分のブロック図である。
【図３】位相電流を検知および再構築する図２の回路の一部の回路図である。
【符号の説明】
１０  位相電流再構築回路
１１Ａ，１１Ｂ，１１Ｃ，２０，２１Ａ，２１Ｂ，２１Ｃ，３０  ノード
１２Ａ，１２Ｂ，１２Ｃ  位相ブリッジ
１４Ａ，１４Ｂ，１４Ｃ，１６Ａ，１６Ｂ，１６Ｃ  絶縁ゲート・バイポーラ・トランジスタ
１５Ａ，１５Ｂ，１５Ｃ，１７Ａ，１７Ｂ，１７Ｃ  ダイオード
１８Ａ，１８Ｂ，１８Ｃ  検知抵抗
２２Ａ，２２Ｂ，２２Ｃ  位相電流再構築要素
２４Ａ，２４Ｂ，２４Ｃ，２８Ａ，２８Ｂ，２８Ｃ  ゲート駆動回路
２６  マイクロコントローラ
３１Ａ，３１Ｂ，３１Ｃ  制御入力
３３Ａ，３３Ｂ，３３Ｃ  出力
３５Ａ，３５Ｂ，３５Ｃ  制御出力
【図１】
0003837194.tif 000002
【図２】
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【図３】
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