(57)【特許請求の範囲】
【請求項１】
回路基板の一方の面にＩＣチップを実装し、他方の面にエリアアレイ状に外部接続電極パターンがある半導体パッケージにおいて、
前記回路基板は、前記外部接続電極パターン用の位置合わせパターンを有しており、
前記位置合わせパターンは、前記外部接続電極パターン面と同一面で且つ前記外部接続電極パターンの最外周パターンより内側にあってしかも前記外部接続電極パターンのグリッド位置に対してほぼハーフグリッドずれた位置に形成されており、前記外部接続電極パターン形成工程の中の銅パターン形成工程またはソルダーレジスト形成工程と同一工程で形成されたパターンを使うことを特徴とする半導体パッケージ。
【請求項２】
前記位置合わせパターンは、前記外部接続電極パターンより小さいパターンで形成されていることを特徴とする請求項１記載の半導体パッケージ。
【請求項３】
前記位置合わせパターンは、２箇所あってその形状が互いに異なることを特徴とする請求項１又は２記載の半導体パッケージ。
【請求項４】
前記外部接続電極パターンは、一定のグリッド位置に配置されていて、突起電極で形成されていることを特徴とする請求項１から３のいずれか１つに記載の半導体パッケージ。
【請求項５】
前記突起電極は、半田ボールであることを特徴とする請求項４記載の半導体パッケージ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体パッケージの構造に係わり、更に詳しくは外部接続用の突起電極を有する半導体パッケージの構造に関するものである。
【０００２】
【従来の技術】
近年、半導体パッケージの小型化、高密度化に伴いベア・チップを直接フェイスダウンで、基板上に実装するフリップチップボンディングが開発されている。カメラ一体型ＶＴＲや携帯電話機等の登場により、ベア・チップと略同じ寸法の小型パッケージ、所謂ＣＳＰ（チップサイズ／スケール・パッケージ）を載せた携帯機器が相次いで登場してきている。最近ＣＳＰの開発は急速に進み、その市場要求が本格化している。
【０００３】
図４は、従来の半導体パッケージの製造工程を示している。図４（ａ）の回路基板形成工程では、両面銅張り回路基板に上下面接続用スルーホール穴（図示せず）と作業穴１２をあけた後、無電解銅メッキ及び電解銅メッキにより銅メッキ層を形成し、エッチングレジストをラミネートし、露光現像してパターンマスクを形成した後、エッチング液を用いてパターンエッチングを行うことにより、前記回路基板上の一方の面にＩＣ接続電極パターン（図示せず）を、他方の面に外部接続電極パターン（図示せず）を形成する。次にソルダーレジスト処理を行い、所定の部分にレジスト膜を形成し、露呈したＩＣ接続電極パターンと外部接続電極パターンに金メッキを行い、複数のパッケージ用パターンを形成した集合回路基板１１が完成される。
【０００４】
図４（ｂ）に示すＩＣ実装工程では、前記集合回路基板１１上のＩＣ接続電極パターン面にＩＣチップ１３を乗せ、前記ＩＣ接続電極パターン（図示せず）とＩＣチップ１３のボンディングパットを、ワイヤーボンディング法（図示せず）により接続する。
【０００５】
図４（ｃ）に示す封止工程では、前記集合回路基板１１上に乗せたＩＣチップ１３を、封止樹脂１４により保護する。
【０００６】
図４（ｄ）に示すボール付け工程では、作業穴１２を基準にして外部接続電極パターンに半田ボールを乗せ、リフローすることで突起電極である外部電極半田ボール７が形成される。
【０００７】
図４（ｅ）に示す単個化工程は、作業穴１２を基準にして、プレス抜き等により集合回路基板１１より、単個の半導体パッケージ２０を分離して、半導体パッケージを完成させる。分離する部分は、半導体パッケージ外周線Ａで示した。
上述のＩＣ実装工程の説明ではワイヤーボンディング法を使ったが、ＩＣ実装法はこの方式に限らず、フリップチップ法の場合もある。また、ＩＣ実装面と外部接続電極パターンは、反対面であったり、逆に同一面であったりする。
【０００８】
図５は，図４（ｄ）に示したボール付け工程の従来例を説明したものであり、（ａ）は平面図、（ｂ）は半田ボール付けを示す断面図、（ｃ）はリフロー後を示す断面図である。集合回路基板１１は作業穴１２を基準にしてボール付け治具に固定される。さらに、図５（ｂ）のごとく作業穴１２を基準にして、外部接続電極パターン３上に半田フラックスが塗布されて、半田ボール１５が載置され、図５（ｃ）のごとくリフローする事で突起電極の外部電極半田ボール７が形成される。
【０００９】
図６は、単個化した半導体パッケージをマザーボードに実装する従来の製造工程を説明したものである。最初に、半導体パッケージの外部接続電極パターンに対応したマザーボードの電極部に半田ペーストが印刷される。対応した半導体パッケージは、回路基板の外形を基準として位置合わせされ、半田ペーストが印刷されたマザーボードへ載置される。その後マザーボードはリフローされ、半導体パッケージが接続される。最後に洗浄して終了する。
【００１０】
しかしながら、前述したマザーボードへのパッケージ実装工程では、外部接続電極パターンのピッチが小さくなると、従来の半導体パッケージでは、半導体パッケージの外形基準に対する外部接続電極パターンの位置精度が充分でないため、外形基準による半導体パッケージの載置精度が悪く、正常に搭載できない問題が発生してきた。また外形基準のため、半導体パッケージ載置時、方向性の確認ができない問題もあった。
【００１１】
図７は、前述したマザーボードへのパッケージ実装工程を改善した製造工程である。前述同様、マザーボードの電極部に半田ペーストが印刷される。半導体パッケージは、その全ての外部電極半田ボール７をパターン認識することで、その位置を確認し、半田ペーストの印刷されたマザーボードへ載置される。その後マザーボードはリフローされ、半導体パッケージが接続される。最後に洗浄して終了する。
【００１２】
【発明が解決しようとする課題】
しかしながら、前述した半導体パッケージの構造には次のような問題点がある。即ち、小型パッケージであるＣＳＰにおいては、従来の半導体パッケージ製造工程では、集合基板の作業穴に対する外部接続電極パターンの位置精度が一定のため、外部接続電極パターンピッチが小さくなるに連れ、作業穴に対する外部接続電極パターンの位置精度が不足して、突起電極である半田ボールが、正常に接続できない等の問題があった。また、半導体パッケージをマザーボード実装する時、半導体パッケージの外形基準で載置した場合も同様に、位置精度が不足して、正常な位置に載置できない。また、突起電極をパターン認識して載置した場合、パターン認識面が大きいため、パターン認識をもった実装装置が高価になる、サイクルタイムが長くなり生産性が低くなる、突起電極の配置によってはパッケージの方向性の認識ができない等の問題があった。
【００１３】
本発明は、上記従来の課題に鑑みなされたものであり、その目的は、小型携帯機器等に搭載するＣＳＰ用半導体パッケージにおいて、半導体パッケージ製造に於いては、半田ボールの載置精度が良く、マザーボード実装に於いては、載置精度が良く、方向性の確認が容易にできる半導体パッケージを提供するものである。
【００１４】
【課題を解決するための手段】
上記の目的を達成するために本発明は、回路基板の一方の面にＩＣチップを実装し、他方の面にエリアアレイ状に外部接続電極パターンがある半導体パッケージにおいて、前記回路基板は、前記外部接続電極パターン用の位置合わせパターンを有しており、前記位置合わせパターンは、前記外部接続電極パターン面と同一面で且つ前記外部接続電極パターンの最外周パターンより内側にあってしかも前記外部接続電極パターンのグリッド位置に対してほぼハーフグリッドずれた位置に形成されており、前記外部接続電極パターン形成工程の中の銅パターン形成工程またはソルダーレジスト形成工程と同一工程で形成されたパターンを使うことを特徴とするものである。
【００１５】
また、前記位置合わせパターンは、前記外部接続電極パターンより小さいパターンで形成されていることを特徴とするものである。
【００１７】
また、前記位置合わせパターンは、２箇所あってその形状が互いに異なることを特徴とするものである。
【００１９】
また、前記外部接続電極パターンは、一定のグリッド位置に配置されていて、突起電極で形成されていることを特徴とするものである。
【００２２】
また、前記突起電極は、半田ボールであることを特徴とするものである。
【００２３】
【発明の実施の形態】
以下図面に基づいて本発明における半導体パッケージの構造について説明する。図１及び図２は本発明の実施の形態で、半導体パッケージ用基板の説明図である。図３は本発明の半導体用パッケージ基板をマザーボードに搭載する製造工程を示す説明図である。従来技術と同一部材は同一符号で示す。
【００２４】
図１（ａ）は、本発明の半導体パッケージを外部接続電極パターン面から見たものである。外部接続電極パターン３は、半導体パッケージ基板１上のグリッド上に配置され、突起電極の間には、位置合わせパターン２ａ、２ｂの二つが配置されている。位置合わせパターン２ａは四角形状で、位置合わせパターン２ｂは円形状であり、それぞれの形状が互いに異なっているため、この違いによって半導体パッケージの方向を確認することができるようになっている。
【００２５】
図１（ｂ）は、図１（ａ）の位置合わせパターン２ａ、２ｂの部分を示すＡ−Ａ’断面図、外部接続電極パターン３のＢ−Ｂ’断面図及び外部接続電極パターン３に外部電極半田ボール７が接続された断面図である。位置合わせパターン２ａは、ソルダーレジスト５に囲まれた銅パターンにより構成される。この場合外部接続電極パターン３は、ソルダーレジスト５に囲まれた銅パターン４により構成される。即ち、位置合わせパターン２ａ、２ｂと外部接続電極パターン３は基板製造工程の中の同一の銅パターン形成工程で構成されるため、両者の位置精度は正確であり、両者の位置ずれなどの問題は全く無いものである。
【００２６】
本発明のボール付け工程では、作業穴１２を使って回路基板を仮合わせし、その後、位置合わせパターン２ａ、２ｂをパターン認識して、外部接続電極パターン３上にフラックス及び半田ボール１５を載置し、リフローして外部電極半田ボール７を接続する。位置合わせパターン２ａ、２ｂと外部接続電極パターン３の間には、外部接続電極パターンのピッチに依存する位置精度の問題はないため、容易に外部電極半田ボール７を外部接続電極パターン３へ接続できる。
【００２７】
次に位置合わせパターンの他の実施形態を示す。図１（ｃ）は、図１（ａ）の位置合わせパターン２ａ、２ｂのＡ−Ａ’断面図、外部接続電極パターン３のＢ−Ｂ’断面図及び外部接続電極パターン３に外部電極半田ボール７が接続された断面図である。位置合わせパターン２ａ、２ｂは、銅パターン４上に印刷されたソルダーレジスト５の開口部により構成される。外部接続電極パターン３の形状とその位置は、銅パターン４の中心部を露呈するように開口したソルダーレジスト５により構成される。位置合わせパターン２ａ、２ｂと外部接続電極パターン３の位置は、基板製造工程中の同一のソルダーレジスト形成工程で構成されるため、両者の位置精度は正確であり、両者の位置ずれなどの問題は全く無いものである。
【００２８】
前述の実施形態と同様に、本実施形態のボール付け工程（ｄ）では、作業穴１２を使って回路基板を仮合わせし、その後、位置合わせパターン２ａ、２ｂをパターン認識し、外部接続電極パターン３上にフラックス及び半田ボール１５を載置し、リフローして外部電極半田ボール７を接続する。位置合わせパターン２と外部接続電極パターン３間には、外部接続電極パターンのピッチに依存する位置精度の問題はないため、容易に外部電極半田ボール７を外部接続電極パターン３へ接続できる。なお、図１（ｃ）において、銅パターン４はなくても位置合わせパターンは形成できるものである。
【００２９】
図２は、本発明の半導体パッケージにおける外部接続電極パターン３と位置合わせパターン２とスルーホール９の位置関係を説明したものである。外部接続電極パターン３は外部接続電極パターングリッド線８の交点上に配置される。スルーホール９は外部接続電極パターングリッド線よりほぼハーフグリッドずれたスルーホールグリッド線１０の交点上に配置できる。例えば、外部接続電極パターングリッドが（ｎ）グリッドある場合、外部接続電極パターンは（ｎ×ｎ）数できる。この場合、スルーホールグリッドは（ｎ＋１）グリッド可能となり、スルーホール可能数は（（ｎ＋１）×（ｎ＋１））となる。ＩＣ搭載面と外部接続電極パターン面を電気的に接続するスルーホールの数は、外部接続電極パターンの数だけ必要なため、スルーホール形成可能な位置に形成できる位置合わせパターン２は（２ｎ＋１）箇所可能となる。これは最低でも３箇所可能なことを示している。位置合わせパターン２をパターン認識する場合、最低２箇所必要であり、さらに、これらの位置合わせパターン形状を変えることで、単純な位置合わせだけでなく、方向性の指示も可能となる。
【００３０】
図３は、本発明の半導体パッケージをマザーボードに実装する製造法を説明したものである。最初に、突起電極付半導体パッケージの外部接続電極パターンに対応したマザーボードの電極部に半田ペーストが印刷される。従来法とは違い、対応した半導体パッケージは、外部接続電極パターン３面に形成された位置合わせパターン２をパターン認識し、位置合わせされ、半田ペーストが塗布されたマザーボードへ載置される。その後、マザーボードはリフローされ、半導体パッケージが、接続される。外部接続電極パターン３と位置合わせパターン２間は、外部接続電極パターンピッチに依存した位置精度の問題はなく、予め規定された位置に位置合わせパターン２があるため、装置は高価にならず、認識時間も短くできる。さらに、位置合わせパターン２を２箇所設け、そのパターンを変えることで、半導体パッケージをマザーボードに載置するときに、方向性の確認もできる。
【００３１】
【発明の効果】
以上説明したように、本発明の構造の半導体パッケージは、半導体パッケージ自体に外部接続電極パターンと同一工程で形成された位置合わせパターンがあるため、外部接続電極パターンと位置合わせパターンは外部接続電極パターンピッチに依存しないため、パッケージ製造工程で半田ボールの載置性及び生産性の優れたパッケージを提供でき、さらに半導体パッケージをマザーボードに接続するときに位置合わせパターンと外部接続電極パターンの位置精度が良いため、搭載性及び生産性の優れた半導体パッケージを提供することが可能である。
また位置合わせパターンは、外部接続電極パターン面と同一面で、且つスルーホール形成可能領域にあるので、位置合わせパターン用の特別な領域を確保する必要がない。
さらに位置合わせパターンは、その形状が互いに異なるので、パッケージの方向を認識することも可能である。
【図面の簡単な説明】
【図１】本発明の実施の形態に係わる半導体パッケージの外部接続電極パターン面の説明図である。
【図２】本発明の実施の形態に係わる半導体パッケージにおける外部接続電極パターンと位置合わせパターンの説明図である。
【図３】本発明の半導体パッケージのマザーボードへの搭載を示す説明図である。
【図４】半導体パッケージの製造工程で、回路基板形成工程、ＩＣ実装工程、封止工程、ボール付け工程、単個化工程を示す説明図である。
【図５】ＢＧＡ半導体パッケージの製造工程で、回路基板形成工程、ＩＣ実装工程、樹脂封止工程を示す説明図である。
【図６】従来の半導体パッケージのマザーボードへの搭載を示す説明図である。
【図７】従来の半導体パッケージのマザーボードへの搭載を示す他の説明図である。
【符号の説明】
１  半導体パッケージ基板
２  位置合わせパターン
３  外部接続電極パターン
４  銅パターン
５  ソルダーレジスト
６  基材
７  外部電極半田ボール
８  外部接続電極パターングリッド線
９  スルーホール
１０  スルーホールグリッド位置
１１  集合回路基板
１２  作業穴
１３  ＩＣ
１４  封止樹脂
１５  半田ボール
２０  半導体パッケージ
【図１】
0003831109.tif 000002
【図２】
0003831109.tif 000003
【図３】
0003831109.tif 000004
【図４】
0003831109.tif 000005
【図５】
0003831109.tif 000006
【図６】
0003831109.tif 000007
【図７】
0003831109.tif 000008