(57)【特許請求の範囲】
【請求項１】
電界放出ディスプレイのためのエミッタ駆動回路（44）であって、該駆動回路は、信号入力（60）と、切換え制御入力（63）と、エミッタ（46）に結合された出力（69）とを有し、該駆動回路は、
該出力(69)に結合される電荷格納回路(70）と、
該信号入力（60）に結合された第１の端子と、回路ノード（74）に結合された第２の端子と、該切換え制御入力(63)に結合された切換え制御端子とを有する第１のスイッチ（67）であって、該第１のスイッチ（67）は、該切換え制御入力(63)に与えられる各々の信号に応答して開閉する、第１のスイッチと
を備え、
該信号入力（60）に結合された第１の端子と、電荷格納回路(70)に結合された第２の端子と、該回路ノード(74)に結合された制御端子とを有する第２のスイッチ（68）であって、該第２のスイッチ（68）は、該電荷格納回路（70）の電圧と該回路ノード(74)の電圧との間の電圧差に応答して開閉し、該第２のスイッチ（68）が閉じると、該信号入力(60)に与えられる信号によって該電荷格納回路(70)が第１の電圧に充電され、該第２のスイッチ（68）が開くと、該エミッタ(46)からの電流によって該電荷格納回路(70)が充電されることによって特徴付けられる、エミッタ駆動回路。
【請求項２】
前記電荷格納回路がキャパシタ（70）である、請求項１に記載のエミッタ駆動回路。
【請求項３】
前記キャパシタ（70）が、前記第１および第２のスイッチ（67および68）の寄生容量である、請求項２に記載のエミッタ駆動回路。
【請求項４】
前記キャパシタ（70）上の前記電圧が、前記第２のスイッチ（68）が開くと、前記エミッタ(46)からの電流によって充電されることに応答して上昇し、該エミッタ（46）に結合された該キャパシタ上の該電圧が、該エミッタ（46）が電子を放出するのを防止するレベルに上昇する電圧に該キャパシタ（70）上の該電圧が到達するまで、電流が該エミッタ（67）から流れて該キャパシタ（70）を充電する、請求項２に記載のエミッタ駆動回路。
【請求項５】
前記電荷格納回路(70)に結合された第１の端子と、該出力に結合された第２の端子と、切換え端子(61)とを有する第３のスイッチ（66）をさらに備え、該第３のスイッチ（66）は、該切換え端子でのクロック信号に応答して開閉し、閉状態にある該第３のスイッチは、前記エミッタから該電荷格納回路に流れるための経路を電流に提供する、請求項１に記載のエミッタ駆動回路。
【請求項６】
前記第１、第２および第３のスイッチ（67、68および66）がトランジスタである、請求項５に記載のエミッタ駆動回路。
【請求項７】
前記第１、第２および第３のトランジスタが、基板の共通ウェルに集積される、請求項６に記載のエミッタ駆動回路。
【請求項８】
行および列に配置された複数の発光アセンブリと、
該発光アセンブリの一つに結合された出力を有し、請求項１の特徴を有する駆動回路（44）と
を備えた、マトリックスアドレス可能ディスプレイ。
【請求項９】
前記駆動回路が、
クロック入力（61）と、
前記電荷格納回路(70)と前記出力との間に結合された駆動スイッチ（66）であって、該駆動スイッチ（66）が、該クロック入力（61）に結合された制御端子を有し、該第１のクロック入力（61）でのクロック信号に応答して、該電荷格納回路（70）から前記発光アセンブリに電荷を転送するように構成されている駆動スイッチ（66）と
をさらに備える、請求項８に記載のマトリクスアドレス可能ディスプレイ。
【請求項１０】
前記電荷格納が格納容量（70）を含む、請求項８に記載のマトリクスアドレス可能ディスプレイ。
【請求項１１】
前記格納容量が、別個のキャパシタ（70）を含む、請求項10に記載のマトリクスアドレス可能ディスプレイ。
【請求項１２】
前記第１、第２および第３のスイッチが、基板中の第１のドーピング型の材料の連続する領域に集積されたトランジスタである、請求項８に記載のマトリクスアドレス可能ディスプレイ。
【請求項１３】
前記発光アセンブリの各々がエミッタを含み、前記第１のドーピング型の前記材料の前記連続する領域が該エミッタを有する、請求項12に記載のマトリクスアドレス可能ディスプレイ。
【請求項１４】
前記第１のトランジスタが、第２のドーピング型の材料の複数の領域を含み、該第２のドーピング型の該材料の該領域の一つが前記エミッタに結合されている、請求項13に記載のマトリクスアドレス可能ディスプレイ。
【請求項１５】
画像を表示するための装置であって、
画像に対応する画像信号を生成するように動作する画像信号発生器と、
スクリーンアセンブリと、
該スクリーンアセンブリと位置合わせされているエミッタのアレイと、
該エミッタの選択された一つと結合された駆動回路であって、該駆動回路が請求項１の特徴を有する駆動回路と
を備えた、装置。
【請求項１６】
前記画像信号発生器が、
映像出力信号を提供するための映像出力を有する映像信号発生器と、
充電信号を提供するためのクロック出力を有するクロック源と、
該映像出力に結合された第１の入力と、該クロック出力に結合された第２の入力とを有する組み合わせ回路であって、該組み合わせ回路は、該映像出力信号および該充電信号の関数として該画像信号を生成するように構成されている、請求項15に記載の装置。
【請求項１７】
前記組み合わせ回路がマルチプレクサを含む、請求項16に記載の装置。
【請求項１８】
前記電荷格納回路と前記エミッタとの間に結合された第３の切換え回路をさらに備え、該第３の切換え回路は制御入力を含み、該第３の切換え回路は、該制御入力での制御信号に応答して、該電荷格納回路から該エミッタに電荷を転送するように応答する、請求項15に記載の装置。
【請求項１９】
前記電荷格納回路の前記電圧と前記ノード電圧との間の前記電圧差が所定レベルに達するまで、前記第２の切換え回路が前記第２の信号入力から該電荷格納回路までの電流経路を提供するように構成される、請求項18に記載の装置。
【発明の詳細な説明】
政府の権利に関する所説
本発明は、ARPAによる契約番号DABT-63-93-C-0025によって、政府の援助を受けて行われた。政府は本発明に対してある一定の権利を有する。
技術分野
本発明は、マトリクスアドレス可能ディスプレイに関し、より詳細には、マトリクスアドレス可能ディスプレイ中の電流制御回路に関する。
発明の背景
マトリクスアドレス可能フラットパネルディスプレイは、コンピュータディスプレイを含む様々な用途において幅広く用いられている。このような用途に良好に適した装置の一つのタイプは、電界放出ディスプレイである。電界放出ディスプレイは、代表的には、フェースプレートの真下に、概して平担なベースプレートを含む。ベースプレートは、投射エミッタのアレイを有する基板を含む。通常は、エミッタは基板と一体である円錐形投射部であり、エミッタセットにグループ化され得、ここではエミッタの底部が共通して接続されている。
導電性抽出グリッド（conductive extraction grid）がエミッタの上方に配置され、約30〜120Ｖの電圧で駆動される。次いで、エミッタに電子を供給することによってエミッタが選択的に活性化され、それによって抽出グリッド電圧によりエミッタから電子を引き出すことが可能になる。エミッタと抽出グリッドとの間の電圧差分が十分に大きい場合、結果として得られる電界によりエミッタから電子が抽出される。
フェースプレートは抽出グリッドに直接隣接して取り付けられ、透明な導電性材料でコーティングされた透明ディスプレイスクリーンを含み、それによって約１〜２kVにバイアスされるアノードを形成する。カソードルミネッセント層は、アノードの露出された表面を被覆する。エミッタによって放出された電子はアノードによって誘引されてカソードルミネッセント層に当たり、衝突した部位でカソードルミネッセント層に光を放出させる。次いで、放出光は、アノードおよびこの放出光が見る人に対して可視であるガラス板を通過する。放出された電子に応答して生じる光の輝度は、活性化期間にカソードルミネッセント層に当たる電子数に一部依存し、ひいてはエミッタへの電流の流れに依存する。従って、各領域の輝度は、各々のエミッタあるいはエミッタセットへの電流の流れを制御することによって制御され得る。従って、ディスプレイの各領域からの光は制御されて、画像を生成し得る。ゆえに、各領域から放出される光は、絵素すなわち「画素」の全てあるいは一部となる。
代表的には、エミッタへの電流の流れは、エミッタの底部に印加される電圧を制御して、エミッタと抽出グリッドとの間の選択された電圧差分を生成し、強度の電界を生じさせることによって制御される。次いで、エミッタへの電流の大きさは、電圧差分によって決定されるように電界強度に対応する。
上記のアプローチの一つの問題点は、印加されたグリッドおよびエミッタ電圧へのエミッタセットの応答にばらつきがあり得ることである。代表的には、この問題はアレイにわたるエミッタと抽出グリッドとの間の分離のばらつきによって生じ、この分離のばらつきによって所与の電圧差について電界強度に差が生じる。これらの分離のばらつきは、エミッタが投射する開口部の直径のばらつきから、ひいては処理のばらつきによって生じることが多い。従って、エミッタと抽出グリッドとの間の所与の電圧差分について、放出光の輝度がエミッタの位置に従って変化し得る。
このようなばらつきに取り組むための一つの方法は、相対的に複雑な回路を用いて、各エミッタを通過する電流を固定して設定することであり得る。しかし、電界放出ディスプレイ中のエミッタの数は相当数であり得る。従って、各エミッタについて回路を単純化することによって、ディスプレイのコスト全体および複雑さにおける実質的な利点が生まれ得る。
発明の要旨
電流制御回路は、画像信号に応答して画像を表示するためのマトリクスアドレス可能ディスプレイにおいて発光アセンブリの制御されたパルス化を用いる。好ましい実施態様において、マトリクスアドレス可能ディスプレイは、抽出グリッドに囲まれ、かつ、制御回路によって制御されたエミッタのアレイを含む電界放出ディスプレイである。制御回路はエミッタに利用可能な電流を確立することによって、エミッタからの電子の放出を制御する。放出された電子は、エミッタから抽出グリッドを通過して、抽出グリッドよりも大幅に高い電圧の透明な導電性アノードに向かって進む。アノードに向かって進む電子はカソードルミネッセント層に当たり、衝突した部位で光を放出する。放出光の輝度は活性化期間においてエミッタによって放出される電子数に依存するので、制御回路は、エミッタへの電流の流れを制御することによって光の輝度を制御する。
一つの実施態様において、電流制御回路は、列配線とエミッタとの間に接続された、シリアル接続されたNMOSトランジスタ対を含む。第１のNMOSトランジスタは、列配線とNMOSトランジスタ対を結合している共通ノードとの間に結合された充電トランジスタである。第２のNMOSトランジスタは、共通ノードとエミッタとの間に結合された駆動トランジスタである。電流制御回路は、列配線と充電トランジスタのゲートとの間に結合された切換えトランジスタも含む。
列信号、行信号およびクロック信号は、充電トランジスタ、駆動トランジスタおよび切換えトランジスタを制御する。列信号は、パルス化された充電成分と画像成分との組み合わせである。行信号は、スクリーンの設定期間の間にロー信号からハイ信号へと変化する二値信号である。行信号は、行信号がハイであるときに切換えトランジスタがオンになり、行信号がローであるときに切換えトランジスタがオフになるように切換えトランジスタを制御する。従って、行信号がハイである場合、切換えトランジスタは充電トランジスタのゲートに列信号を渡し、それによって充電トランジスタのゲート電圧を設定する。
列の画像成分は、行信号がハイである間にアクティブになる可変振幅のパルス化された信号である。従って、行信号がハイであるときに切換えトランジスタがオンであるので、画像成分は、充電トランジスタのゲート電圧を設定する。画像成分は、行信号がローに戻る後まで、ハイのままである。従って、切換えトランジスタをオフにすることによって、行信号は、充電トランジスタのゲート上で画像成分を取り込む。
充電成分およびクロック信号は、各々のエミッタの活性化期間の間に一つあるいはそれ以上のパルスを有するパルス化された信号である。充電成分は充電トランジスタを制御し、クロック信号は駆動トランジスタを制御する。クロック信号は、充電成分が充電トランジスタで利用可能である時間の一部のみ、駆動トランジスタを活性化させる。
充電成分のパルスは充電トランジスタをオンにし、それによって共通ノードの電圧を設定する。共通ノード電圧が一旦確立されると、次にクロック信号のパルスは駆動トランジスタをオンにし、それによって共通ノードをエミッタに結合する。共通ノードと抽出グリッドとの間の電圧差により、上記のようにエミッタは電子を放出し、光を生成する。電子が放出されると、クロック信号の電圧から駆動トランジスタのしきい値電圧とエミッタの最大放出電圧と減算したものより小さい数に共通ノード電圧が等しくなるまで、共通ノード電圧は上昇する。
電子が放出される速度は、充電トランジスタのゲート電圧の関数である、共通ノードでの電圧変化によって一部が決定される。従って、画像成分パルスは充電トランジスタのゲート電圧を確立するので、電子が放出される速度は画像成分パルスの振幅に依存する。
本発明の一つの実施態様において、充電成分およびクロック信号のいくつかのパルスは、エミッタの各活性化期間の間に到達する。従って、エミッタに輸送される総電荷は、パルス対の数に各パルスに輸送された電荷を乗算したものに等しい。ゆえに、画素の輝度は、各活性化期間の間にパルス対の数を変えることによって変えられ得る。
【図面の簡単な説明】
図１は、各電流制御回路によって制御される３つのエミッタを示す、本発明の一つの実施態様による電界放出ディスプレイの一部を表す図である。
図２は、各列配線と充電トランジスタのゲートとの間に結合された切換えトランジスタを含み、充電トランジスタのソースが各々の列配線に結合されている、本発明のある実施態様の概略図である。
図３は、図２の回路を駆動するための信号の信号タイミング図である。
図4Aは、共通ウェル中の３つのトランジスタが集積化された構造を示す図２の一つの制御回路の実施態様の上方平面図である。
図4Bは、図4Aの３つのトランジスタが集積化された構造の側方断面図であり、集積構造と制御回路素子との間の対応を示す概略図を含む。
発明の詳細な説明
図１に示されるように、テレビ、コンピュータディスプレイあるいは同様の装置であり得るディスプレイ装置40が、フェースプレート50に隣接する抽出グリッド48中の各々の開口部と位置合わせされた複数のエミッタ46を含む。抽出グリッド48は、各々が各エミッタ46と位置合わせされたいくつかの穴を有する平坦な導体として形成される従来の抽出グリッドである。フェースプレート50は、透明な導電性アノード54でコーティングされ、次いでカソードルミネッセント層56でコーティングされたガラス板52から形成される従来のスクリーンである。公知のように、代表的な動作の間に、抽出グリッド48はおよそ30〜120Ｖにバイアスされ、アノード54はおよそ１〜２kVにバイアスされる。
エミッタ46は各々のエミッタ制御回路44に結合され、次いで、これらのエミッタ制御回路はコントローラ42によって駆動される。図示を明確にするために、３つの制御回路44およびエミッタ46のみによってアレイが表されるが、代表的なアレイは行および列に配置された数百個の制御回路44およびエミッタ46を含むことが理解される。また、各エミッタ46は、明確にするために一つのエミッタによって表されるが、このようなエミッタは、代表的には、一以上のエミッタのセットにグループ化され、このセットでは各グループ中のエミッタが共通して接続されている。さらに、本明細書中でディスプレイ40は、明確に示すためにモノクロームディスプレイとして示されているが、本明細書中の構造および方法はカラーディスプレイにも同様に適用可能であることが当業者には理解される。
動作中、コントローラ42内部の行ドライバ62、列ドライバ64およびクロック発生器65は、行配線58、列配線60およびクロック配線61をそれぞれ介して各々の制御回路44を選択的に制御することによって、エミッタ46のうちの選択されたものを活性化させる。制御回路44は、エミッタ46に電子を与えることによってエミッタ46を活性化させる。抽出グリッド48は、抽出グリッド48とエミッタ46との間に強い電界を生成することによって、所与の電子を抽出する。それに応答して、エミッタ46は、アノード54によって誘引された電子を放出する。電子はアノード54に向かって進み、カソードルミネッセント層56に当たり、衝突した部位で光放出を起こす。放出光の強度は、所与の活性化期間の間にカソードルミネッセント層56に当たる電子数に一部対応するので、光強度は、エミッタ46への電子の流れを制御することによって制御され得る。
ここで、エミッタ制御回路44による電子の流れの制御が、図２および図３を参照して記載される。図２に示されるように、制御回路44は、列配線60とエミッタ46との間の共通ノード69でシリアル結合されるNMOS駆動トランジスタ66およびNMOM充電トランジスタ68から形成される。充電トランジスタ68のソースは列配線60に直接結合され、充電トランジスタ68のゲートは各々の切換えトランジスタ67を介して列配線60に結合される。
電流制御回路44の残りの素子は、共通ノード69と接地との間に接続されるキャパシタ70として表される回路容量である。キャパシタ70は、好ましくは、別個の回路素子ではない。図４に関して以下に記載されるように、トランジスタ66、67および68が基板中に集積化されると、寄生容量が共通ノード69に本質的に存在する。累積的には、トランジスタ66および68によって共通ノード69に高いインピーダンスが存在し、かつ、エミッタ46の電流引出しが低いために、寄生容量が制御回路44の動作のために十分な容量を提供する。図示上の便宜のために、各制御回路44の寄生容量の影響は、図２ではそれぞれ一つのキャパシタ70として表される。
制御回路44は、コントローラ42（図１）からの３つの信号によって制御される。まず、列ドライバ64（図１）は、図３に示されるセットアップ期間ＴSの間に、可変振幅画像成分ＶIM1、ＶIM2およびＶIM3を有するそれぞれの列信号ＶCOL1、ＶCOL2およびＶCOL3を各制御回路44に与える。映像信号発生器71（図１）からの入力信号ＶINに応答して、画像成分ＶIM1、ＶIM2およびＶIM3の振幅がコントローラ42によって確立される。各列信号ＶCOL1、ＶCOL2およびＶCOL3は、復帰期間（return interval）ＴRの間に二値レベルパルス化充電成分ＶCHGも含む。充電成分ＶCHGは、以下に記載されるように、クロック発生器65からのクロック信号ＶCLKの直前に生成される。マルチプレクサなどの従来の組み合わせ回路73は、画像成分ＶIM1、ＶIM2およびＶIM3と充電成分ＶCHGとを組み合わせて、列信号ＶCOL1、ＶCOL2およびＶCOL3を形成する。
制御回路44への第２の信号入力は、行になっている全てのエミッタ46に共通である行信号ＶROWである。行信号ＶROWは、セットアップ期間ＴSの間に時間ｔ1でハイになり、時間ｔ3でローに戻る二値信号であり、この間、画像成分ＶIM1、ＶIM2およびＶIM3のパルスはすべてアクティブなままである。画像成分ＶIM1、ＶIM2およびＶIM3のパルスが印加されると、行信号ＶROWは、行になった全ての切換えトランジスタ67がオンになるように、行になった全ての切換えトランジスタ67のゲートを制御する。オンである切換えトランジスタ67は画像成分ＶIM1、ＶIM2およびＶIM3を各々の充電トランジスタ68のゲートに結合し、それによって充電トランジスタ68のゲート電圧ＶG1、ＶG2およびＶG3を確立する。
行信号ＶROWが時間ｔ3でローに戻るとき、画像成分ＶIM1、ＶIM2およびＶIM3の全てのパルスがアクティブなままである。従って、行信号は切換えトランジスタ67をオフにし、切換えトランジスタ67と充電トランジスタ68との間の各々のノード74（すなわち、充電トランジスタ68のゲート上）で、画像成分ＶIM1、ＶIM2およびＶIM3の各々のゲート電圧ＶG1、ＶG2およびＶG3を取り込む。行信号VROWがローになると、時間ｔ4で画像成分ＶIM1、ＶIM2およびＶIM3はローに戻る。しかし、切換えトランジスタ67がオフであり、ノード74を列配線60から分離するので、ノード74の電圧ＶG1、ＶG2およびＶG3は影響を受けない。
制御回路44への第３の信号入力は、駆動トランジスタ66のゲートを制御するクロック信号ＶCLKである。クロック信号ＶCLKは、コントローラ42中のクロック発生器65によって生成された周期パルス化信号であり、充電成分ＶCHGと同様に、クロック信号ＶCLKは行になった全てのエミッタ46に共通である。クロック信号ＶCLKは、セットアップ期間ＴSの間には使用不可能（disable）になり、復帰期間ＴRの間にはアクティブである。クロック信号ＶCLKは、充電成分ＶCHGと同じ周期を有する。しかし、クロック信号ＶCLKのパルスは、充電成分ＶCHGの持続時間よりも短い持続時間を有する。
クロック信号ＶCLKおよび充電成分ＶCHGは、セットアップ期間ＴSの終わり（すなわち、時間ｔ4の後）に活性化される。この時点で、充電トランジスタ68のゲート電圧ＶG1、ＶG2およびＶG3は、各々の画像成分ＶIM1、ＶIM2およびＶIM3の電圧で保持される。充電トランジスタ68の動作の説明において、共通ノード69に接続されたトランジスタ68のリード線は、ドレインとして作用する場合もあり、ソースとして作用する場合もあることが理解されるべきである。さらに、端子75に接続されるトランジスタ68のリード線もまた、ソースあるいはドレインのいずれか一方として作用することも明白である。時間ｔ5の直前に、共通ノード69に接続されたリード線がトランジスタ68のソースとして作用するように、ノード74の電圧ＶG1、ＶG2およびＶG3が共通ノード69上の電圧よりも大きくなる。従って、トランジスタ68はオンになる。
充電成分ＶCHGが時間ｔ5でハイになると、充電トランジスタ68のゲート−ソース間電圧は、ゲート−ソース間電圧がしきい値電圧ＶTよりも小さくなるまで低下するように（ゲート電圧が一定であるので）、ＶCHGパルスは充電トランジスタ68を介して寄生キャパシタ70に結合される。次いで、充電トランジスタ68はオフになり、それによって、キャパシタ電圧ＶC1、ＶC2およびＶC3に充電されたキャパシタ70を、ゲート電圧ＶG1、ＶG2およびＶG3から充電トランジスタ68のゲート−ドレイン間しきい値電圧ＶTDを減算したものに等しいままにする。
その直後の時間ｔ6で、クロック信号ＶCLKがハイになり、駆動トランジスタ66をオンにし、共通ノード69を各々のエミッタ46に結合する。キャパシタ電圧ＶC1、ＶC2およびＶC3は、グリッド電圧ＶGRIDよりも小さい。従って、エミッタ46とグリッドとの間の電圧差によってエミッタ46から電子が抽出され、それによって寄生容量70から電子を除去し、キャパシタ電圧ＶC1、ＶC2およびＶC3が上昇する。キャパシタ電圧ＶC1、ＶC2およびＶC3が上昇したことによって充電トランジスタ68はさらにオフになるので、充電トランジスタ68は、電流が充電トランジスタ68を通って流れることを許可しない。このため、エミッタから抽出された電子は置換されない。従って、駆動トランジスタ66がオフになるように、駆動トランジスタ66のゲートでの電圧とキャパシタ電圧ＶC1、ＶC2およびＶC3との電圧差が駆動トランジスタ66のしきい値電圧を下回るまで、キャパシタ電圧ＶC1、ＶC2およびＶC3は次第に上昇する。共通ノードからエミッタ46に到達する電子はなく、エミッタ46が電子の放出を停止する。パルス期間が非常に短いか、あるいはキャパシタ70が大きいならば、キャパシタ電圧ＶC1、ＶC2およびＶC3はＶCLKの立下りエッジの前に最大電圧ＶMAXに到達し得ない。次いで、駆動トランジスタ66は時間ｔ7でオフになるので、キャパシタ電圧ＶC1、ＶC2およびＶC3はこの時間でＶCLKパルスの立下りエッジで到達したいずれもの値のままである。
次いで、充電成分ＶCHGは、時間ｔ8でローに戻る。ここでノード75は、ノード74および69での電圧よりも低い電圧であるので、ノード75に接続された充電トランジスタ68のリード線は各々の充電トランジスタ68のソースとして作用する。従って、列電圧ＶCOL1、ＶCOL2およびＶCOL3がｔ8でローになると、充電トランジスタ68のゲート−ソース間電圧ＶGSは充電トランジスタ68をオンにするのに十分に大きい。次いで、電流が充電トランジスタ68を介してキャパシタ70から流れ、それによってキャパシタ70をゼロボルトのＶCOL1、ＶCOL2およびＶCOL3信号に放電する。次のパルス対が到着するまで、キャパシタ電圧ＶC1、ＶC2およびＶC3はローのままである。
上述からわかるように、共通ノード69の電圧ΔＶC1、ΔＶC2およびΔＶC3における変化は、エミッタ46が放出を停止する最大電圧ＶMAXと、画像成分ＶIM1、ＶIM2およびＶIM3の電圧から充電トランジスタ68のしきい値電圧ＶTを減算したものとの差に等しい。従って、各パルス対に応答してエミッタ46により放出された電子からの総電荷は、キャパシタ電圧ΔＶC1、ΔＶC2およびΔＶC3の各々の変化を各キャパシタ70の容量Ｃで乗算したものに等しい（ΔＱ＝ＣΔＶC）。従って、各パルス対に応答して放出される電子数は、画像成分ＶIM1、ＶIM2およびＶIM3の電圧を制御することによって制御され得る。
各パルス対について放出された総電荷は、画像成分ＶIM1、ＶIM2およびＶIM3の電圧の逆関数であることが当業者には理解される。例えば、画像成分ＶIMから充電トランジスタ68のしきい値電圧ＶTを減算したものが、クロック信号電圧から駆動トランジスタ66のしきい値電圧ＶTを減算したものに等しいか、あるいはそれよりも大きい振幅を有する場合、対応するキャパシタ電圧ＶC1、ＶC2およびＶC3は、クロック信号電圧から駆動トランジスタ66のしきい値電圧ＶTを減算したものに等しいか、あるいはそれよりも大きくなる。従って、クロック信号ＶCLKが時間ｔ6でハイになると、駆動トランジスタ66のゲート−ソース間電圧はしきい値電圧よりも小さくなる。駆動トランジスタ66はオフになり、エミッタ46は電子を放出しない。逆に、画像成分ＶIMが充電トランジスタ68のしきい値電圧ＶTとおよそ等しい場合、キャパシタ電圧ΔＶCの変化は大きく、それに伴って電子数は多くなる。画像成分ＶIMが充電トランジスタ68のしきい値電圧ＶTよりも小さい場合、充電成分ＶCHGが負になることが許されない限り、充電トランジスタ68はオンにならないことに留意すべきである。
上記のように、復帰期間ＴRは、エミッタ46が活性化される、且つ、充電信号ＶCHGおよびクロック信号ＶCLKのパルスの持続時間よりも実質的に長い時間を規定する。従って、いくつかのパルス対が一つの復帰期間ＴR内に到着し得、キャパシタ70を数回充電および放電することが可能になる。復帰期間ＴR内で輸送された総電荷ＱTOTは、Ｎ個のパルス対と、キャパシタ70の容量Ｃと、キャパシタ電圧の変化量ΔＶCとを乗算したものに等しい。従って、いくつかのパルス対を用いることによって、ディスプレイ40は一つのパルス対よりも多くの電荷を復帰期間ＴRの間にエミッタ46に輸送し、それによって光をより効率的に放出する。
画像成分ＶIMの電圧を制御することにより輝度を制御するための代替のものあるいはそれを補足するものとして、所与の復帰期間ＴR中でのＮ個のパルス対を制御することによって輝度が制御され得る。例えば、復帰期間ＴR中でＮ個のパルス対を一つのみに減少させることによって、画像成分ＶIMの所与の電圧について最小限の輝度が提供される。従って、エミッタ46によって放出された電子数は、復帰期間ＴR内でのパルス対の数Ｎを変えること、および／または画像成分ＶIMの電圧を制御することによって制御され得る。
図4Aおよび図4Bに示されるように、トランジスタ66、67および68の図３の相互接続構造によって、各制御回路44内の３つ全てのトランジスタ66、67および68を共通ｐ型ウェル80に集積化することが可能になる。この集積化構造において、駆動トランジスタ66のソースおよび充電トランジスタ68のドレインは、共通ノード69を形成するｐ型ウェル80の共通ｎ型領域を共有する。共通領域82での寄生容量はキャパシタ70を形成する。同様に、充電トランジスタ68のソースおよび切換えトランジスタ67のソースは、ウェル80の共通ｎ型領域84を共有する。従って、共通領域84は、列配線60が結合されている位置を形成する。回路構造を完成させるために、導電性相互接続86が切換えトランジスタ67のドレインを充電トランジスタ68のゲートに結合させる。有利には、エミッタ46は、駆動トランジスタ66のドレイン81の上に直接形成され得る。このような集積構造によって、一つを超えるｐ型ウェル80を用いる構造と比較すると、制御回路44によって占められる基板領域の量が減少する。
本発明の原理をエミッタ46への電流を制御するための様々な構造を記載することによって示したが、様々な改変が本発明の精神および範囲から逸脱せずに行われ得る。例えば、トランジスタ66、67および68は、ｎ型ウェル中に形成されるか、あるいはｐ型またはｎ型基板中に直接形成され得る。同様に、寄生容量70は、別個のキャパシタに代えられるか、あるいは別個のキャパシタを補足し得る。さらに、クロック信号ＶCLKは、一つの行をなすエミッタ46に共通なものとして記載されているが、共通クロック信号ＶCLKはアレイの全てのエミッタ46について用いられ得る。従って、本発明は、添付の請求の範囲を除いて制限されない。
【図１】
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【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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