(57)【特許請求の範囲】
【請求項１】
高電位電源に複数の抵抗の一端がそれぞれ接続されたプルアップ抵抗部と、
上記複数の抵抗の他端および信号入力端子間にそれぞれスイッチが接続されたスイッチ回路部と、
上記信号入力端子に一端が接続され、モード設定端子からの有意なモード信号に応じてオンし、無意なモード信号に応じてオフするモードスイッチと、
基準電圧を生成する基準電圧生成回路と、
上記モードスイッチの他端にドレインが接続されたＮＭＯＳトランジスタ、チップ外部に設けられ、そのＮＭＯＳトランジスタのソースおよび低電位電源間に接続された外部抵抗、入力側が上記基準電圧生成回路とＮＭＯＳトランジスタおよび外部抵抗間のノードとに接続され、出力側がそのＮＭＯＳトランジスタのゲートに接続されたオペアンプからなり、その基準電圧生成回路によって生成される基準電圧を外部抵抗に基づいてＮＭＯＳトランジスタに流れる電流に変換する電圧電流変換部と、
上記モードスイッチおよび上記ＮＭＯＳトランジスタ間のノード電圧をデジタルコードに変換するＡ／Ｄ変換回路と、
上記プルアップ抵抗部の合成抵抗の期待値に対応する上記Ａ／Ｄ変換回路により変換されるデジタル期待値コードを保持する期待値保持部と、
上記Ａ／Ｄ変換回路により変換されたデジタルコードおよび上記期待値保持部に保持されたデジタル期待値コードに応じて、上記プルアップ抵抗部の合成抵抗がその期待値になるように補正するコードを生成するデコーダ回路と、
上記モード設定端子からの有意なモード信号に応じて上記デコーダ回路によって生成されたコードをそのまま出力し、無意なモード信号に応じてそのデコーダ回路によって生成されたコードをラッチ出力するラッチ回路と、
上記ラッチ回路から出力されたコードに応じて上記スイッチ回路部の各スイッチのオン、オフを制御するセレクタ回路とを備えた抵抗可変器。
【請求項２】
基準電圧を生成する基準電圧生成回路と、
チップ外部に設けられ、高電位電源に一端が接続された外部抵抗、その外部抵抗の他端にソースが接続されたＰＭＯＳトランジスタ、入力側が上記基準電圧生成回路と外部抵抗およびＰＭＯＳトランジスタ間のノードとに接続され、出力側がそのＰＭＯＳトランジスタのゲートに接続されたオペアンプからなり、その基準電圧生成回路によって生成される基準電圧を外部抵抗に基づいてＰＭＯＳトランジスタに流れる電流に変換する電圧電流変換部と、
上記ＰＭＯＳトランジスタのドレインおよび信号入力端子間に接続され、モード設定端子からの有意なモード信号に応じてオンし、無意なモード信号に応じてオフするモードスイッチと、
上記信号入力端子に複数のスイッチの一端がそれぞれ接続されたスイッチ回路部と、
上記複数のスイッチの他端および低電位電源間にそれぞれ抵抗が接続されたプルダウン抵抗部と、
上記外部抵抗および上記ＰＭＯＳトランジスタ間のノード電圧をデジタルコードに変換するＡ／Ｄ変換回路と、
上記プルダウン抵抗部の合成抵抗の期待値に対応する上記Ａ／Ｄ変換回路により変換されるデジタル期待値コードを保持する期待値保持部と、
上記Ａ／Ｄ変換回路により変換されたデジタルコードおよび上記期待値保持部に保持されたデジタル期待値コードに応じて、上記プルダウン抵抗部の合成抵抗がその期待値になるように補正するコードを生成するデコーダ回路と、
上記モード設定端子からの有意なモード信号に応じて上記デコーダ回路によって生成されたコードをそのまま出力し、無意なモード信号に応じてそのデコーダ回路によって生成されたコードをラッチ出力するラッチ回路と、
上記ラッチ回路から出力されたコードに応じて上記スイッチ回路部の各スイッチのオン、オフを制御するセレクタ回路とを備えた抵抗可変器。
【請求項３】
複数の信号入力端子のそれぞれに対応して、プルアップ抵抗部およびスイッチ回路部を同一構成としたレプリカ回路を備え、
モードスイッチは、上記複数の信号入力端子に一端がそれぞれ接続され、
セレクタ回路は、上記複数のスイッチ回路部の各スイッチのオン、オフを制御することを特徴とする請求項１記載の抵抗可変器。
【請求項４】
複数の信号入力端子のそれぞれに対応して、プルダウン抵抗部およびスイッチ回路部を同一構成としたレプリカ回路を備え、
モードスイッチは、上記複数の信号入力端子に一端がそれぞれ接続され、
セレクタ回路は、上記複数のスイッチ回路部の各スイッチのオン、オフを制御することを特徴とする請求項２記載の抵抗可変器。
【請求項５】
プルアップ抵抗部を構成する複数の抵抗は、ＭＯＳトランジスタのオン抵抗によりそれぞれ構成されたことを特徴とする請求項１記載の抵抗可変器。
【請求項６】
プルダウン抵抗部を構成する複数の抵抗は、ＭＯＳトランジスタのオン抵抗によりそれぞれ構成されたことを特徴とする請求項２記載の抵抗可変器。
【請求項７】
期待値保持部は、任意に設定されたデジタル期待値コードを保持するレジスタ回路であることを特徴とする請求項１または請求項２記載の抵抗可変器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、複数のデータ伝送チャネルを有するデータ伝送システムにおいて用いられ、特に受信側デバイスにおいて、入力インピーダンスを調整することが必要なシステムに用いられる。
また、ノート型パソコン等で、高速、低電圧、低ノイズ伝送を特徴とするＬＶＤＳ（Ｌｏｗ  Ｖｏｌｔａｇｅ  Ｄｉｆｆｒｅｎｔｉａｌ  Ｓｉｇｎａｌｉｎｇ）等の差動出力回路に利用可能な抵抗可変器に関するものである。
【０００２】
【従来の技術】
図６、図７は従来の伝送システムを示す等価回路図であり、図において、１は１本のデータバスからなる伝送線路、２はその送信側デバイス、３はその受信側デバイスである。
また、４は２本のデータバスからなる伝送線路、５はその送信側デバイス、６は差動増幅することによってノイズを低減する受信側デバイスである。
図８は従来のインピーダンス整合がとられた伝送システムを示す等価回路図であり、図において、１１は複数本のデータバスからなる伝送線路、１２はその送信側デバイス、１３はその受信側デバイス、１４は受信側デバイス１３の外部の各伝送線路１１に設けられた終端抵抗である。
【０００３】
次に動作について説明する。
従来のシステム構成として、図６、図７に異なるデバイス間における、データ伝送の等価回路図を示す。
一般的に、伝送線路の伝搬遅延時間が信号の立上り、立下り時間よりも長い場合は、分布定数線路として扱い、反射等のノイズの影響も考慮する必要がある。ここで、高速データ伝送システムにおいては、伝送線路の伝搬遅延時間が信号の立上り、立下り時間よりも長い場合が多く、伝送線路のインピーダンス不整合による反射等のノイズに対する対策が重要となる。
【０００４】
これに対して、インピーダンス整合を得るためには、一般的に終端抵抗を用いる。図８において、送信側デバイス１２の出力インピーダンスＺ１、伝送線路１１の特性インピーダンスＺ０、終端抵抗１４（ＺＬ）の整合（マッチング）がとられている場合、基本的には反射は発生しない。すなわち、高速データ伝送システムにおいては、終端抵抗ＺＬを伝送線路１１の特性インピーダンスＺ０に整合させることが重要となる。
しかし、一般的な高速データ伝送システムにおける、送受信デバイスのデータバスは、８ビット、１６ビット等、多ビットバスを構成することが多い。このような多ビットバスにおいて、受信側デバイスの入力端子の全てに終端抵抗を付加することは、基板上における素子数を増加させ、システムのコストアップ、基板実装面積の増加を招いていた。
ここで、終端抵抗を受信側デバイスに内蔵すると、その抵抗は、一般的に製造ばらつきが大きく、内蔵することにより、さらに、インピーダンス不整合が発生することが考えられる。また、内蔵した場合、ある狙い目の抵抗値になってしまい、伝送線路の特性インピーダンスが異なるシステムには、デバイスを共用できないといった不都合が発生する。よって、使用される伝送線路の特性インピーダンスに応じて、デバイスの外部に終端抵抗を付加する方が特性面では有利であった。
【０００５】
【発明が解決しようとする課題】
従来の伝送システムは以上のように構成されているので、高速データ伝送システムのノイズ対策として、終端抵抗を用いてインピーダンス整合させていた。
しかしながら、受信側デバイスの外部に終端抵抗を付加すると、システムのコストアップ、基板実装面積の増加を招き、また、受信側デバイスに終端抵抗を内蔵すると、その抵抗の製造ばらつきにより、インピーダンス不整合が発生してしまうと共に、ある狙い目だけの抵抗値になってしまい、伝送線路の特性インピーダンスが異なるシステムには、デバイスを共用できないなどの課題があった。
【０００６】
この発明は上記のような課題を解決するためになされたもので、半導体チップに終端抵抗を内蔵させ、システムのコストダウンおよび基板実装面積の削減を図り、システムのインピーダンスマッチングをチップ外部の終端抵抗使用時と比較して同程度に保ち、終端抵抗を調整することが可能な抵抗可変器を得ることを目的とする。
【０００７】
【課題を解決するための手段】
この発明に係る抵抗可変器は、高電位電源に複数の抵抗の一端が接続されたプルアップ抵抗部と、複数の抵抗の他端および信号入力端子間にスイッチが接続されたスイッチ回路部と、信号入力端子に一端が接続され、モード設定端子からの有意なモード信号に応じてオンし、無意なモード信号に応じてオフするモードスイッチと、基準電圧を生成する基準電圧生成回路と、モードスイッチの他端にドレインが接続されたＮＭＯＳトランジスタ、チップ外部に設けられ、ＮＭＯＳトランジスタのソースおよび低電位電源間に接続された外部抵抗、入力側が基準電圧生成回路とＮＭＯＳトランジスタおよび外部抵抗間のノードとに接続され、出力側がＮＭＯＳトランジスタのゲートに接続されたオペアンプからなり、基準電圧生成回路によって生成される基準電圧を外部抵抗に基づいてＮＭＯＳトランジスタに流れる電流に変換する電圧電流変換部と、モードスイッチおよびＮＭＯＳトランジスタ間のノード電圧をデジタルコードに変換するＡ／Ｄ変換回路と、プルアップ抵抗部の合成抵抗の期待値に対応するＡ／Ｄ変換回路により変換されるデジタル期待値コードを保持する期待値保持部と、Ａ／Ｄ変換回路により変換されたデジタルコードおよび期待値保持部に保持されたデジタル期待値コードに応じて、プルアップ抵抗部の合成抵抗が期待値になるように補正するコードを生成するデコーダ回路と、モード設定端子からの有意なモード信号に応じてデコーダ回路によって生成されたコードをそのまま出力し、無意なモード信号に応じてデコーダ回路によって生成されたコードをラッチ出力するラッチ回路と、ラッチ回路から出力されたコードに応じてスイッチ回路部の各スイッチのオン、オフを制御するセレクタ回路とを備えたものである。
【０００８】
この発明に係る抵抗可変器は、基準電圧を生成する基準電圧生成回路と、チップ外部に設けられ、高電位電源に一端が接続された外部抵抗、外部抵抗の他端にソースが接続されたＰＭＯＳトランジスタ、入力側が上記基準電圧生成回路と外部抵抗およびＰＭＯＳトランジスタ間のノードとに接続され、出力側がＰＭＯＳトランジスタのゲートに接続されたオペアンプからなり、基準電圧生成回路によって生成される基準電圧を外部抵抗に基づいてＰＭＯＳトランジスタに流れる電流に変換する電圧電流変換部と、ＰＭＯＳトランジスタのドレインおよび信号入力端子間に接続され、モード設定端子からの有意なモード信号に応じてオンし、無意なモード信号に応じてオフするモードスイッチと、信号入力端子に複数のスイッチの一端が接続されたスイッチ回路部と、複数のスイッチの他端および低電位電源間に抵抗が接続されたプルダウン抵抗部と、外部抵抗およびＰＭＯＳトランジスタ間のノード電圧をデジタルコードに変換するＡ／Ｄ変換回路と、プルダウン抵抗部の合成抵抗の期待値に対応するＡ／Ｄ変換回路により変換されるデジタル期待値コードを保持する期待値保持部と、Ａ／Ｄ変換回路により変換されたデジタルコードおよび期待値保持部に保持されたデジタル期待値コードに応じて、プルダウン抵抗部の合成抵抗が期待値になるように補正するコードを生成するデコーダ回路と、モード設定端子からの有意なモード信号に応じてデコーダ回路によって生成されたコードをそのまま出力し、無意なモード信号に応じてデコーダ回路によって生成されたコードをラッチ出力するラッチ回路と、ラッチ回路から出力されたコードに応じてスイッチ回路部の各スイッチのオン、オフを制御するセレクタ回路とを備えたものである。
【０００９】
この発明に係る抵抗可変器は、複数の信号入力端子のそれぞれに対応して、プルアップ抵抗部およびスイッチ回路部を同一構成としたレプリカ回路を備え、モードスイッチは、複数の信号入力端子に一端が接続され、セレクタ回路は、複数のスイッチ回路部の各スイッチのオン、オフを制御するようにしたものである。
【００１０】
この発明に係る抵抗可変器は、複数の信号入力端子のそれぞれに対応して、プルダウン抵抗部およびスイッチ回路部を同一構成としたレプリカ回路を備え、モードスイッチは、複数の信号入力端子に一端が接続され、セレクタ回路は、複数のスイッチ回路部の各スイッチのオン、オフを制御するようにしたものである。
【００１１】
この発明に係る抵抗可変器は、プルアップ抵抗部を構成する複数の抵抗を、ＭＯＳトランジスタのオン抵抗により構成したものである。
【００１２】
この発明に係る抵抗可変器は、プルダウン抵抗部を構成する複数の抵抗を、ＭＯＳトランジスタのオン抵抗により構成したものである。
【００１３】
この発明に係る抵抗可変器は、期待値保持部を、任意に設定されたデジタル期待値コードを保持するレジスタ回路で構成したものである。
【００１４】
【発明の実施の形態】
以下、この発明の実施の一形態を説明する。
実施の形態１．
図１はこの発明の実施の形態１による抵抗可変器を示す回路図であり、図において、２１は電源Ｖｃｃ（高電位電源）、２２は電源２１に複数の抵抗素子の一端がそれぞれ接続されたプルアップ抵抗部、２３は複数の抵抗素子の他端にそれぞれＰＭＯＳトランジスタ（スイッチ）のソースが接続されたスイッチ回路部である。
２４はＰＭＯＳトランジスタのドレインがそれぞれ接続された信号入力端子、２５はモード設定端子、２６は信号入力端子２４にソースが接続され、モード設定端子２５にゲートが接続されたＰＭＯＳトランジスタ（モードスイッチ）である。
２７は１段のミラー回路およびオペアンプによるバンドギャップ回路により半導体チップ内に構成された基準電圧を生成する基準電圧生成回路である。
２８はＰＭＯＳトランジスタ２６のドレインに、ドレインが接続されたＮＭＯＳトランジスタ、２９は半導体チップ外部に設けられ、ＮＭＯＳトランジスタ２８のソースおよびグランド（低電位電源）３０間に接続された外部抵抗、３１は入力側が基準電圧生成回路２７とＮＭＯＳトランジスタ２８および外部抵抗２９間のノードとに接続され、出力側がＮＭＯＳトランジスタ２８のゲートに接続されたオペアンプである。なお、ＮＭＯＳトランジスタ２８、外部抵抗２９、およびオペアンプ３１により、基準電圧生成回路２７によって生成される基準電圧を外部抵抗２９に基づいてＮＭＯＳトランジスタ２８に流れる電流に変換する電圧電流変換部３２を構成する。
３３はＰＭＯＳトランジスタ２６およびＮＭＯＳトランジスタ２８間のノード電圧をデジタルコードに変換するＡ／Ｄ変換回路、３４はプルアップ抵抗部２２の合成抵抗の期待値に対応するＡ／Ｄ変換回路３３により変換されるデジタル期待値コードを記憶するＲＯＭ回路（期待値保持部）、３５はＡ／Ｄ変換回路３３により変換されたデジタルコードと、ＲＯＭ回路３４に記憶されたデジタル期待値コードとを比較し、その誤差量に応じて、プルアップ抵抗部２２の合成抵抗がその期待値になるように補正するコードを生成するデコーダ回路である。
３６はデコーダ回路３５によって生成されたコードをモード設定端子２５からのモード信号に応じてラッチ出力するラッチ回路、３７はラッチ回路３６から出力されたコードに応じてスイッチ回路部２３の各ＰＭＯＳトランジスタのオン、オフを制御するセレクタ回路である。
【００１５】
次に動作について説明する。
この実施の形態１は、受信側デバイスである半導体チップ内にプルアップ抵抗部２２を設け、スイッチ回路部２３をオン、オフを制御することによって、所望の終端抵抗を得るものである。以下、具体的な動作について説明する。
まず、終端抵抗としての期待値を１００Ωとする場合、初期設定として、スイッチ回路部２３において、ｎ個のうちの１からｍまでのＰＭＯＳトランジスタをオンして、プルアップ抵抗部２２において、ｍ個の抵抗素子Ｒ１の並列接続により、その合成抵抗Ｒ１／ｍ＝１００Ωとなるようにする。しかしながら、各抵抗素子Ｒ１には、製造ばらつきがあり、その合成抵抗Ｒ１／ｍもばらついてしまう。
そこで、モード設定端子２５に“Ｌ”レベル（有意）のモード信号を入力し、ＰＭＯＳトランジスタ２６をオンさせ、そのＰＭＯＳトランジスタ２６に電流Ｉ１を流させ、ＰＭＯＳトランジスタ２６およびＮＭＯＳトランジスタ２８間にノード電圧Ｖ１を発生させる。
ここで、基準電圧生成回路２７は、半導体チップ内のバンドギャップ回路により構成されているので、温度、電圧、製造ばらつきに対してもほぼ不変な基準電圧Ｖｒｅｆを生成する。また、外部抵抗２９（Ｒ２）も、半導体チップ外部に設けられているので、電圧電流変換部３２のオペアンプ３１では、基準電圧Ｖｒｅｆを外部抵抗Ｒ２に基づいて、温度、電圧、製造ばらつきに対してもほぼ不変なＮＭＯＳトランジスタ２８に流れる電流Ｉ１に変換する。
電流Ｉ１、ノード電圧Ｖ１は、以下の式で与えられる。
Ｉ１＝Ｖｒｅｆ／Ｒ２
Ｖ１＝Ｖｃｃ−Ｉ１×Ｒ１／ｍ
∴Ｖ１＝Ｖｃｃ−（Ｖｒｅｆ／Ｒ２）×Ｒ１／ｍ
【００１６】
Ａ／Ｄ変換回路３３では、ＰＭＯＳトランジスタ２６およびＮＭＯＳトランジスタ２８間のノード電圧Ｖ１をデジタルコードに変換する。
ＲＯＭ回路３４では、プルアップ抵抗部２２の合成抵抗の期待値＝１００Ωに対応するノード電圧に応じたＡ／Ｄ変換回路３３により変換されるデジタル期待値コードを予め記憶させておき、デコーダ回路３５では、Ａ／Ｄ変換回路３３により変換された実際に測定されたデジタルコードと、ＲＯＭ回路３４に記憶されたデジタル期待値コードとを比較し、期待値からどれだけずれているかその誤差量を演算し、その誤差量に応じて、プルアップ抵抗部２２の合成抵抗がその期待値＝１００Ωになるように補正するコードを生成する。
ラッチ回路３６では、デコーダ回路３５によって生成されたコードをモード設定端子２５からのモード信号に応じてラッチ出力する。すなわち、モード設定端子２５に“Ｌ”レベル（有意）のモード信号が入力された場合には、デコーダ回路３５によって生成されたコードをそのまま出力し、モード設定端子２５に“Ｈ”レベル（無意）のモード信号が入力された場合には、デコーダ回路３５によって生成されたコードをラッチ出力する。
セレクタ回路３７では、ラッチ回路３６から出力されたコードに応じてスイッチ回路部２３の各ＰＭＯＳトランジスタのオン、オフを制御し、これらの帰還ループにより、プルアップ抵抗部２２において、抵抗素子Ｒ１の並列接続により、その合成抵抗が期待値である１００Ωとなるようにする。
このように、プルアップ抵抗部２２の合成抵抗が期待値となれば、モード設定端子２５に“Ｈ”レベル（無意）のモード信号が入力され、ラッチ回路３６からのコードがラッチ出力され、セレクタ回路３７によるスイッチ回路部２３の制御が固定されると共に、ＰＭＯＳトランジスタ２６がオフされる。その結果、信号入力端子２４に伝送線路からの信号が入力されても電圧電流変換回路３２側に影響を与えることはなく、プルアップ抵抗部２２における合成抵抗を終端抵抗として構成することができる。
【００１７】
以上のように、この実施の形態１によれば、半導体チップ内に、プルアップ抵抗部２２からなる終端抵抗を内蔵させることにより、システムのコストダウンおよび基板実装面積の削減を図ることができる。
また、半導体チップ内に内蔵したプルアップ抵抗部２２からなる終端抵抗のばらつきを従来と比較して十分に小さくすることができ、システムのインピーダンスマッチングをチップ外部の終端抵抗使用時と比較して同程度に保つことができる。
さらに、外部抵抗２９の値を変えることにより、プルアップ抵抗部２２からなる終端抵抗を調整することができる。
さらに、受信側デバイスにおいて、プルアップ抵抗部２２で終端抵抗を実現することができる。
【００１８】
実施の形態２．
図２はこの発明の実施の形態２による抵抗可変器を示す回路図であり、図において、４１は半導体チップ外部に設けられ、電源２１に一端が接続された外部抵抗、４２は外部抵抗４１の他端にソースが接続されたＰＭＯＳトランジスタ、４３は入力側が基準電圧生成回路２７と外部抵抗４１およびＰＭＯＳトランジスタ４２間のノードとに接続され、出力側がＰＭＯＳトランジスタ４２のゲートに接続されたオペアンプである。なお、外部抵抗４１、ＰＭＯＳトランジスタ４２、およびオペアンプ４３により、基準電圧生成回路２７によって生成される基準電圧を外部抵抗４１に基づいてＰＭＯＳトランジスタ４２に流れる電流に変換する電圧電流変換部４４を構成する。
４５は信号入力端子２４に複数のＰＭＯＳトランジスタのソースがそれぞれ接続されたスイッチ回路部、４６は複数のＰＭＯＳトランジスタのドレインおよびグランド３０間に抵抗素子がそれぞれ接続されたプルダウン抵抗部である。
４７は外部抵抗４１およびＰＭＯＳトランジスタ４２間のノード電圧をデジタルコードに変換するＡ／Ｄ変換回路である。
その他の構成については、図１と同一である。
【００１９】
次に動作について説明する。
上記実施の形態１では、プルアップ抵抗部２２を設けたが、この実施の形態２は、受信側デバイスである半導体チップ内にプルダウン抵抗部４６を設け、スイッチ回路部４５をオン、オフを制御することによって、所望の終端抵抗を得るものである。以下、具体的な動作について説明する。
初期設定として、スイッチ回路部４５において、ｎ個のうちの１からｍまでのＰＭＯＳトランジスタをオンして、プルダウン抵抗部４６において、ｍ個の抵抗素子Ｒ１の並列接続により、その合成抵抗Ｒ１／ｍ＝１００Ωとなるようにする。しかしながら、各抵抗素子Ｒ１には、製造ばらつきがあり、その合成抵抗Ｒ１／ｍもばらついてしまう。
そこで、モード設定端子２５に“Ｌ”レベル（有意）のモード信号を入力し、ＰＭＯＳトランジスタ２６をオンさせ、そのＰＭＯＳトランジスタ２６に電流Ｉ１を流させ、外部抵抗４１およびＰＭＯＳトランジスタ４２間にノード電圧Ｖ１を発生させる。
ここで、基準電圧生成回路２７は、温度、電圧、製造ばらつきに対してもほぼ不変な基準電圧Ｖｒｅｆを生成する。また、外部抵抗４１（Ｒ２）も、半導体チップ外部に設けられているので、電圧電流変換部４４のオペアンプ４３では、基準電圧Ｖｒｅｆを外部抵抗Ｒ２に基づいて、温度、電圧、製造ばらつきに対してもほぼ不変なＰＭＯＳトランジスタ４２に流れる電流Ｉ１に変換する。
Ａ／Ｄ変換回路４７では、外部抵抗４１およびＰＭＯＳトランジスタ４２間のノード電圧Ｖ１をデジタルコードに変換する。
ＲＯＭ回路３４では、プルダウン抵抗部４６の合成抵抗の期待値に対応するノード電圧に応じたＡ／Ｄ変換回路４７により変換されるデジタル期待値コードを予め記憶させておき、デコーダ回路３５では、Ａ／Ｄ変換回路４７により変換された実際に測定されたデジタルコードと、ＲＯＭ回路３４に記憶されたデジタル期待値コードとを比較し、期待値からどれだけずれているかその誤差量を演算し、その誤差量に応じて、プルダウン抵抗部４６の合成抵抗がその期待値になるように補正するコードを生成する。
ラッチ回路３６では、デコーダ回路３５によって生成されたコードをモード設定端子２５からのモード信号に応じてラッチ出力する。すなわち、モード設定端子２５に“Ｌ”レベル（有意）のモード信号が入力された場合には、デコーダ回路３５によって生成されたコードをそのまま出力し、モード設定端子２５に“Ｈ”レベル（無意）のモード信号が入力された場合には、デコーダ回路３５によって生成されたコードをラッチ出力する。
セレクタ回路３７では、ラッチ回路３６から出力されたコードに応じてスイッチ回路部４５の各ＰＭＯＳトランジスタのオン、オフを制御し、これらの帰還ループにより、プルダウン抵抗部４６において、抵抗素子Ｒ１の並列接続により、その合成抵抗が期待値となるようにする。
このように、プルダウン抵抗部４６の合成抵抗が期待値となれば、モード設定端子２５に“Ｈ”レベル（無意）のモード信号が入力され、ラッチ回路３６からのコードがラッチ出力され、セレクタ回路３７によるスイッチ回路部４５の制御が固定されると共に、ＰＭＯＳトランジスタ２６がオフされる。その結果、信号入力端子２４に伝送線路からの信号が入力されても電圧電流変換回路４４側に影響を与えることはなく、プルダウン抵抗部４６における合成抵抗を終端抵抗として構成することができる。
【００２０】
以上のように、この実施の形態２によれば、半導体チップ内に、プルダウン抵抗部４６からなる終端抵抗を内蔵させることにより、システムのコストダウンおよび基板実装面積の削減を図ることができる。
また、半導体チップ内に内蔵したプルダウン抵抗部４６からなる終端抵抗のばらつきを従来と比較して十分に小さくすることができ、システムのインピーダンスマッチングをチップ外部の終端抵抗使用時と比較して同程度に保つことができる。
さらに、外部抵抗４１の値を変えることにより、プルダウン抵抗部４６からなる終端抵抗を調整することができる。
さらに、受信側デバイスにおいて、プルダウン抵抗部４６で終端抵抗を実現することができる。
【００２１】
実施の形態３．
図３はこの発明の実施の形態３による抵抗可変器を示す回路図であり、図において、２２ａ，２２ｂは電源２１に複数の抵抗素子の一端がそれぞれ接続されたプルアップ抵抗部、２３ａ，２３ｂは複数の抵抗素子の他端にそれぞれＰＭＯＳトランジスタのソースが接続されたスイッチ回路部である。
２４ａ，２４ｂはＰＭＯＳトランジスタのドレインがそれぞれ接続された信号入力端子、２６は信号入力端子２４ａ，２４ｂにソースが接続されたＰＭＯＳトランジスタである。
また、セレクタ回路３７はラッチ回路３６から出力されたコードに応じてスイッチ回路部２３ａ，２３ｂの各ＰＭＯＳトランジスタのオン、オフを制御するものである。
その他の構成については、図１と同一である。
【００２２】
次に動作について説明する。
この実施の形態３は、多ビットのバスからの信号入力に対応したものであり、受信側デバイスにおいて、複数の信号入力端子のそれぞれに対応して、プルアップ抵抗部およびスイッチ回路部を同一構成としたレプリカ回路を備えたものである。
図３は説明を簡単にするために、２ビットのバス（Ａ系統信号入力、Ｂ系統信号入力）を例として示したものであり、この場合、２本の伝送線路にそれぞれ対応した信号入力端子２４ａ，２４ｂが存在する。
そして、信号入力端子２４ａに対応して、プルアップ抵抗部２２ａ、およびスイッチ回路部２３ａを設け、信号入力端子２４ｂに対応して、プルアップ抵抗部２２ｂ、およびスイッチ回路部２３ｂを設ける。
ここで、プルアップ抵抗部２２ａ，２２ｂ、およびスイッチ回路部２３ａ，２３ｂは、Ａ系統のプルアップ抵抗部２２ａ、およびスイッチ回路部２３ａを基準として、Ｂ系統のプルアップ抵抗部２２ｂ、およびスイッチ回路部２３ｂを全く同一の回路、レイアウトにて配置し、与えるバイアス電圧、および制御電圧も同一とするレプリカ回路によって構成されるものとする。
したがって、Ａ系統とＢ系統とでは、同一の動作、特性を期待することができる。
【００２３】
なお、この実施の形態３では、上記実施の形態１に示したプルアップ抵抗部２２からなる抵抗可変器に対応したものを示したが、上記実施の形態２に示したプルダウン抵抗部４６からなる抵抗可変器に対応しても良く、同様な効果を奏することができる。
また、図３では、２ビットのバスを例として示したが、３ビット以上のバスに対応させても良く、その場合、複数の信号入力端子のそれぞれに対応して、プルアップ抵抗部およびスイッチ回路部を同一構成としたレプリカ回路を備えれば良い。
【００２４】
以上のように、この実施の形態３によれば、多ビットのバスでも、受信側デバイスにおいて、それぞれに対応したプルアップ抵抗部またはプルダウン抵抗部で終端抵抗を実現することができる。
【００２５】
実施の形態４．
図４はこの発明の実施の形態４による抵抗可変器を示す回路図であり、図において、５１は複数のＮＭＯＳトランジスタにより構成されたプルアップ抵抗部である。
その他の構成については、図１と同一である。
【００２６】
次に動作について説明する。
上記実施の形態１から３では、プルアップ抵抗部を複数の抵抗素子により構成したが、この実施の形態４では、プルアップ抵抗部５１を複数のＮＭＯＳトランジスタにより構成し、それら複数のＮＭＯＳトランジスタのゲートに共通に電源Ｖｂｉａｓを与え、それらＮＭＯＳトランジスタのオン抵抗により、所望の終端抵抗を構成するものである。
このように構成することによって、プルアップ抵抗部５１のチップ上の配置面積を小さくすることができる。
なお、この実施の形態４では、上記実施の形態１に示したプルアップ抵抗部２２からなる抵抗可変器に対応したものを示したが、上記実施の形態２に示したプルダウン抵抗部４６からなる抵抗可変器に対応しても良く、同様な効果を奏することができる。
【００２７】
実施の形態５．
図５はこの発明の実施の形態５による抵抗可変器を示す回路図であり、図において、６１はプルアップ抵抗部２２の合成抵抗の期待値に対応するＡ／Ｄ変換回路３３により変換されるデジタル期待値コードを保持するレジスタ回路（期待値保持部）であり、このレジスタ回路６１は、直接に外部から任意に設定されたデジタル期待値コードを書き込み可能なものである。
その他の構成については、図１と同一である。
【００２８】
次に動作について説明する。
上記実施の形態１から４では、デジタル期待値コードが予め書き込まれたＲＯＭ回路３４により構成したが、この実施の形態４では、任意に設定されたデジタル期待値コードを直接に外部から書き込み可能なレジスタ回路６１により構成したものである。
このように構成することによって、デジタル期待値コードを任意に設定し、レジスタ回路６１に保持させることで、終端抵抗を可変することができる。
なお、この実施の形態５では、上記実施の形態１に示したプルアップ抵抗部２２からなる抵抗可変器に対応したものを示したが、上記実施の形態２に示したプルダウン抵抗部４６からなる抵抗可変器に対応しても良く、同様な効果を奏することができる。
【００２９】
【発明の効果】
以上のように、この発明によれば、高電位電源に複数の抵抗の一端が接続されたプルアップ抵抗部と、複数の抵抗の他端および信号入力端子間にスイッチが接続されたスイッチ回路部と、信号入力端子に一端が接続され、モード設定端子からの有意なモード信号に応じてオンし、無意なモード信号に応じてオフするモードスイッチと、基準電圧を生成する基準電圧生成回路と、モードスイッチの他端にドレインが接続されたＮＭＯＳトランジスタ、チップ外部に設けられ、ＮＭＯＳトランジスタのソースおよび低電位電源間に接続された外部抵抗、入力側が基準電圧生成回路とＮＭＯＳトランジスタおよび外部抵抗間のノードとに接続され、出力側がＮＭＯＳトランジスタのゲートに接続されたオペアンプからなり、基準電圧生成回路によって生成される基準電圧を外部抵抗に基づいてＮＭＯＳトランジスタに流れる電流に変換する電圧電流変換部と、モードスイッチおよびＮＭＯＳトランジスタ間のノード電圧をデジタルコードに変換するＡ／Ｄ変換回路と、プルアップ抵抗部の合成抵抗の期待値に対応するＡ／Ｄ変換回路により変換されるデジタル期待値コードを保持する期待値保持部と、Ａ／Ｄ変換回路により変換されたデジタルコードおよび期待値保持部に保持されたデジタル期待値コードに応じて、プルアップ抵抗部の合成抵抗が期待値になるように補正するコードを生成するデコーダ回路と、モード設定端子からの有意なモード信号に応じてデコーダ回路によって生成されたコードをそのまま出力し、無意なモード信号に応じてデコーダ回路によって生成されたコードをラッチ出力するラッチ回路と、ラッチ回路から出力されたコードに応じてスイッチ回路部の各スイッチのオン、オフを制御するセレクタ回路とを備えるように構成したので、半導体チップ内に、プルアップ抵抗部からなる終端抵抗を内蔵させることにより、システムのコストダウンおよび基板実装面積の削減を図ることができる。
また、半導体チップ内に内蔵したプルアップ抵抗部からなる終端抵抗のばらつきを従来と比較して十分に小さくすることができ、システムのインピーダンスマッチングをチップ外部の終端抵抗使用時と比較して同程度に保つことができる。
さらに、外部抵抗の値を変えることにより、プルアップ抵抗部からなる終端抵抗を調整することができる。
さらに、受信側デバイスにおいて、プルアップ抵抗部で終端抵抗を実現することができる効果がある。
【００３０】
この発明によれば、基準電圧を生成する基準電圧生成回路と、チップ外部に設けられ、高電位電源に一端が接続された外部抵抗、外部抵抗の他端にソースが接続されたＰＭＯＳトランジスタ、入力側が上記基準電圧生成回路と外部抵抗およびＰＭＯＳトランジスタ間のノードとに接続され、出力側がＰＭＯＳトランジスタのゲートに接続されたオペアンプからなり、基準電圧生成回路によって生成される基準電圧を外部抵抗に基づいてＰＭＯＳトランジスタに流れる電流に変換する電圧電流変換部と、ＰＭＯＳトランジスタのドレインおよび信号入力端子間に接続され、モード設定端子からの有意なモード信号に応じてオンし、無意なモード信号に応じてオフするモードスイッチと、信号入力端子に複数のスイッチの一端が接続されたスイッチ回路部と、複数のスイッチの他端および低電位電源間に抵抗が接続されたプルダウン抵抗部と、外部抵抗およびＰＭＯＳトランジスタ間のノード電圧をデジタルコードに変換するＡ／Ｄ変換回路と、プルダウン抵抗部の合成抵抗の期待値に対応するＡ／Ｄ変換回路により変換されるデジタル期待値コードを保持する期待値保持部と、Ａ／Ｄ変換回路により変換されたデジタルコードおよび期待値保持部に保持されたデジタル期待値コードに応じて、プルダウン抵抗部の合成抵抗が期待値になるように補正するコードを生成するデコーダ回路と、モード設定端子からの有意なモード信号に応じてデコーダ回路によって生成されたコードをそのまま出力し、無意なモード信号に応じてデコーダ回路によって生成されたコードをラッチ出力するラッチ回路と、ラッチ回路から出力されたコードに応じてスイッチ回路部の各スイッチのオン、オフを制御するセレクタ回路とを備えるように構成したので、半導体チップ内に、プルダウン抵抗部からなる終端抵抗を内蔵させることにより、システムのコストダウンおよび基板実装面積の削減を図ることができる。
また、半導体チップ内に内蔵したプルダウン抵抗部からなる終端抵抗のばらつきを従来と比較して十分に小さくすることができ、システムのインピーダンスマッチングをチップ外部の終端抵抗使用時と比較して同程度に保つことができる。
さらに、外部抵抗の値を変えることにより、プルダウン抵抗部からなる終端抵抗を調整することができる。
さらに、受信側デバイスにおいて、プルダウン抵抗部で終端抵抗を実現することができる効果がある。
【００３１】
この発明によれば、複数の信号入力端子のそれぞれに対応して、プルアップ抵抗部およびスイッチ回路部を同一構成としたレプリカ回路を備え、モードスイッチは、複数の信号入力端子に一端が接続され、セレクタ回路は、複数のスイッチ回路部の各スイッチのオン、オフを制御するように構成したので、多ビットのバスでも、受信側デバイスにおいて、それぞれに対応したプルアップ抵抗部で終端抵抗を実現することができる効果がある。
【００３２】
この発明によれば、複数の信号入力端子のそれぞれに対応して、プルダウン抵抗部およびスイッチ回路部を同一構成としたレプリカ回路を備え、モードスイッチは、複数の信号入力端子に一端が接続され、セレクタ回路は、複数のスイッチ回路部の各スイッチのオン、オフを制御するように構成したので、多ビットのバスでも、受信側デバイスにおいて、それぞれに対応したプルダウン抵抗部で終端抵抗を実現することができる効果がある。
【００３３】
この発明によれば、プルアップ抵抗部を構成する複数の抵抗を、ＭＯＳトランジスタのオン抵抗により構成したので、プルアップ抵抗部のチップ上の配置面積を小さくすることができる効果がある。
【００３４】
この発明によれば、プルダウン抵抗部を構成する複数の抵抗を、ＭＯＳトランジスタのオン抵抗により構成したので、プルダウン抵抗部のチップ上の配置面積を小さくすることができる効果がある。
【００３５】
この発明によれば、期待値保持部は、任意に設定されたデジタル期待値コードを保持するレジスタ回路であるように構成したので、デジタル期待値コードを任意に設定し、保持させることで、終端抵抗を可変することができる効果がある。
【図面の簡単な説明】
【図１】  この発明の実施の形態１による抵抗可変器を示す回路図である。
【図２】  この発明の実施の形態２による抵抗可変器を示す回路図である。
【図３】  この発明の実施の形態３による抵抗可変器を示す回路図である。
【図４】  この発明の実施の形態４による抵抗可変器を示す回路図である。
【図５】  この発明の実施の形態５による抵抗可変器を示す回路図である。
【図６】  従来の伝送システムを示す等価回路図である。
【図７】  従来の伝送システムを示す等価回路図である。
【図８】  従来のインピーダンス整合がとられた伝送システムを示す等価回路図である。
【符号の説明】
２１  電源（高電位電源）、２２，２２ａ，２２ｂ，５１  プルアップ抵抗部、２３，２３ａ，２３ｂ，４５  スイッチ回路部、２４，２４ａ，２４ｂ  信号入力端子、２５  モード設定端子、２６  ＰＭＯＳトランジスタ（モードスイッチ）、２７  基準電圧生成回路、２８  ＮＭＯＳトランジスタ、２９，４１  外部抵抗、３０  グランド（低電位電源）、３１，４３  オペアンプ、３２，４４電圧電流変換部、３３，４７  Ａ／Ｄ変換回路、３４  ＲＯＭ回路（期待値保持部）、３５  デコーダ回路、３６  ラッチ回路、３７  セレクタ回路、４２  ＰＭＯＳトランジスタ、４６  プルダウン抵抗部、６１  レジスタ回路（期待値保持部）。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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