(57)【特許請求の範囲】
【請求項１】
データの読み書きが可能な複数のメモリセルと、
このメモリセルの配置方向の両側に平行に配置される第１および第２のビット線からなる第１のビット線対と、
この第１のビット線対の第１および第２のビット線に対してそれぞれ平行に配置される第３および第４のビット線からなる第２のビット線対と、
前記第１のビット線対に対応して設けられた前記メモリセル選択用の第１のワード線と、
前記第２のビット線対に対応して設けられた前記メモリセル選択用の第２のワード線とを備え、
前記各メモリセルは、前記第１のワード線および前記第２のワード線に接続され、前記第１のワード線が選択されて活性化されたときに前記第１のビット線対に接続されてデータの読み出しまたは書き込みができ、前記第２のワード線が選択されて活性化されたときに前記第２のビット線対に接続されてデータの読み出しまたは書き込みができるようになっている半導体記憶装置であって、
前記第１のビット線対の第１および第２のビット線を途中で交差させて、その配置を左右で入れ替えるとともに、
前記複数のメモリセルのうち所定の隣接するメモリセル同士は、前記第１のビット線と接続すべきノード同士を第１の共通接続線で共通接続するとともに、第２のビット線と接続すべきノード同士を第２の共通接続線で共通接続し、
前記第１の共通接続線を前記第１のビット線に接続するとともに、前記第２の共通接続線を前記第２のビット線に接続し、
前記第１のビット線対の配置を入れ替えた領域では、その入れ替えに対応して、前記両共通接続線と前記第１および第２のビット線との接続を入れ替えるようにしたことを特徴とする半導体記憶装置。
【請求項２】
データの読み書きが可能な複数のメモリセルと、
このメモリセルの配置方向の両側に平行に配置される第１および第２のビット線からなる第１のビット線対と、
この第１のビット線対の第１および第２のビット線に対してそれぞれ平行に配置される第３および第４のビット線からなる第２のビット線対と、
前記第１のビット線対に対応して設けられた前記メモリセル選択用の第１のワード線と、
前記第２のビット線対に対応して設けられた前記メモリセル選択用の第２のワード線とを備え、
前記各メモリセルは、前記第１のワード線および前記第２のワード線に接続され、前記第１のワード線が選択されて活性化されたときに前記第１のビット線対に接続されてデータの読み出しまたは書き込みができ、前記第２のワード線が選択されて活性化されたときに前記第２のビット線対に接続されてデータの読み出しまたは書き込みができるようになっているとともに、少なくとも第１乃至第３の配線層からなる半導体集積回路で構成される半導体記憶装置であって、
前記第１および第２のビット線を、前記半導体集積回路の第３の配線層にそれぞれ設けるとともに、その両ビット線のうち、一方のビット線は所定の交差位置において前記第３の配線層側で経路を変更させ、他方のビット線は前記交差位置において前記半導体集積回路の第２の配線層側に経路を迂回させ、前記両ビット線を前記交差位置で立体的に交差させてその両ビット線の配置を左右で入れ替えるようにし、
前記各メモリセルと前記第１および第２のビット線との接続は、前記半導体集積回路内に設けた第１および第２の接続線でそれぞれ行うとともに、
その両接続線のうち、前記第１のビット線対の配置を入れ替えた領域に存在するものについては、前記半導体集積回路の第１の配線層および第２の配線層を用いて迂回させて、前記各メモリセルと前記第１および第２のビット線との接続を入れ替えるようにしたことを特徴とする半導体記憶装置。
【請求項３】
データの読み書きが可能な複数のメモリセルと、
このメモリセルの配置方向の両側に平行に配置される第１および第２のビット線からなる第１のビット線対と、
この第１のビット線対の第１および第２のビット線に対してそれぞれ平行に配置される第３および第４のビット線からなる第２のビット線対と、
前記第１のビット線対に対応して設けられた前記メモリセル選択用の第１のワード線と、
前記第２のビット線対に対応して設けられた前記メモリセル選択用の第２のワード線とを備え、
前記各メモリセルは、前記第１のワード線および前記第２のワード線に接続され、前記第１のワード線が選択されて活性化されたときに前記第１のビット線対に接続されてデータの読み出しまたは書き込みができ、前記第２のワード線が選択されて活性化されたときに前記第２のビット線対に接続されてデータの読み出しまたは書き込みができるようになっているとともに、少なくとも第１乃至第３の配線層からなる半導体集積回路で構成される半導体記憶装置であって、
前記第１および第２のビット線を、前記半導体集積回路の第３の配線層にそれぞれ設けるとともに、その両ビット線のうち、一方のビット線は所定の交差位置において前記第３の配線層側で経路を変更させ、他方のビット線は前記交差位置において前記半導体集積回路の第２の配線層側に経路を迂回させ、前記両ビット線を前記交差位置で立体的に交差させてその両ビット線の配置を左右で入れ替えるようにし、
前記複数のメモリセルのうち所定の隣接するメモリセル同士は、前記第１のビット線と接続すべきノード同士を前記半導体集積回路内に設けた第１の共通接続線で共通接続するとともに、第２のビット線と接続すべきノード同士を前記半導体集積回路内に設けた第２の共通接続線で共通接続し、
前記第１および第２の共通接続線を前記第１および第２のビット線にそれぞれ接続するとともに、
その両共通接続線のうち、前記第１のビット線対の配置を入れ替えた領域に存在するものについては、前記半導体集積回路の第１の配線層および第２の配線層を用いて迂回させて、前記各メモリセルと前記第１および第２のビット線との接続を入れ替えるようにしたことを特徴とする半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、複数のアドレスに対して読み書きのアクセスが同時に可能な、マルチポート・スタティック・ランダム・アクセス・メモリ（マルチポートＳＲＡＭ）等の半導体記憶装置に関するものである。
【０００２】
【従来の技術】
従来のマルチポートＳＲＡＭとしては、例えば、特開平１０−２２２９８３号公報に記載の発明が知られている。
この従来の発明は、データが読み書き可能な複数のメモリセル、このメモリセルの配列方向の両側に平行に配置される読み出しビット線対、この読み出しビット線対の外側に平行に配置される書き込みビット線対、その読み出しビット線対に対応して設けられたメモリセル選択用の読み出しワード線、その書き込みビット線対に対応して設けられたメモリセル選択用の書き込みワード線などを備えている。
【０００３】
メモリセルは、読み出しワード線および書き込みワード線に接続されるとともに、読み出しワード線が選択されて活性化されたときには読み出しビット線対に接続されてデータの読み出しができ、書き込みワード線が選択されて活性化されたときには書き込みビット線対に接続されてデータの書き込みができるようになっている。
【０００４】
また、従来の発明では、例えば、読み出しビット線対を構成する２本のビット線は、その途中で交差箇所を有するようになっている。これは、メモリセルからデータが読み出される読み出しビット線対上には、書き込みビット線対からの結合ノイズが発生するので、それらノイズを互いに打ち消すようにするためである。すなわち、読み出しビット線対上のデータへの影響をなくし、データを直ちに読み出すためである。
【０００５】
さらに、この従来発明では、読み出しビット線対を途中で交差することに伴って、特定のメモリセルに書き込むデータを予め反転する書き込み反転回路、または特定のメモリセルから読み出したデータの値を反転させる読み出し反転回路を備えるようになっている。
【０００６】
【発明が解決しようとする課題】
上記のような構成からなる従来発明では、上記のように、読み出しビット線対を構成する２本のビット線は、その途中で交差箇所を有するようになっている。このため、読み出しビット線対と書き込みビット線対との間に存在する結合容量の影響による結合ノイズが相殺されるので、メモリセルから読み出したデータを高速に出力できるという利点がある。
【０００７】
しかし、従来発明では、読み出しビット線対を途中で交差するような構成を採用することに伴い、特定のメモリセルに書き込むデータを予め反転する書き込み反転回路、または特定のメモリセルから読み出したデータの値を反転させる読み出し反転回路を、新たに追加する必要がある。また、この新たな回路の追加は、マルチポートＳＲＡＭの構成を複雑にするという不都合がある。
【０００８】
そこで、本発明の目的は、上記の点に鑑み、新たな回路を追加することなく、メモリセルから読み出したデータを高速かつ安定に出力できる半導体記憶装置を提供することにある。
【０００９】
【課題を解決するための手段】
上記の課題を解決し本発明の目的を達成するために、請求項１〜請求項３に記載の発明は、以下のように構成した。
【００１１】
請求項１に記載の発明は、データの読み書きが可能な複数のメモリセルと、このメモリセルの配置方向の両側に平行に配置される第１および第２のビット線からなる第１のビット線対と、この第１のビット線対の第１および第２のビット線に対してそれぞれ平行に配置される第３および第４のビット線からなる第２のビット線対と、前記第１のビット線対に対応して設けられた前記メモリセル選択用の第１のワード線と、前記第２のビット線対に対応して設けられた前記メモリセル選択用の第２のワード線とを備え、前記各メモリセルは、前記第１のワード線および前記第２のワード線に接続され、前記第１のワード線が選択されて活性化されたときに前記第１のビット線対に接続されてデータの読み出しまたは書き込みができ、前記第２のワード線が選択されて活性化されたときに前記第２のビット線対に接続されてデータの読み出しまたは書き込みができるようになっている半導体記憶装置であって、前記第１のビット線対の第１および第２のビット線を途中で交差させて、その配置を左右で入れ替えるとともに、前記複数のメモリセルのうち所定の隣接するメモリセル同士は、前記第１のビット線と接続すべきノード同士を第１の共通接続線で共通接続するとともに、第２のビット線と接続すべきノード同士を第２の共通接続線で共通接続し、前記第１の共通接続線を前記第１のビット線に接続するとともに、前記第２の共通接続線を前記第２のビット線に接続し、前記第１のビット線対の配置を入れ替えた領域では、その入れ替えに対応して、前記両共通接続線と前記第１および第２のビット線との接続を入れ替えるようにしたことを特徴とするものである。
【００１２】
請求項２に記載の発明は、データの読み書きが可能な複数のメモリセルと、このメモリセルの配置方向の両側に平行に配置される第１および第２のビット線からなる第１のビット線対と、この第１のビット線対の第１および第２のビット線に対してそれぞれ平行に配置される第３および第４のビット線からなる第２のビット線対と、前記第１のビット線対に対応して設けられた前記メモリセル選択用の第１のワード線と、前記第２のビット線対に対応して設けられた前記メモリセル選択用の第２のワード線とを備え、前記各メモリセルは、前記第１のワード線および前記第２のワード線に接続され、前記第１のワード線が選択されて活性化されたときに前記第１のビット線対に接続されてデータの読み出しまたは書き込みができ、前記第２のワード線が選択されて活性化されたときに前記第２のビット線対に接続されてデータの読み出しまたは書き込みができるようになっているとともに、少なくとも第１乃至第３の配線層からなる半導体集積回路で構成される半導体記憶装置であって、前記第１および第２のビット線を、前記半導体集積回路の第３の配線層にそれぞれ設けるとともに、その両ビット線のうち、一方のビット線は所定の交差位置において前記第３の配線層側で経路を変更させ、他方のビット線は前記交差位置において前記半導体集積回路の第２の配線層側に経路を迂回させ、前記両ビット線を前記交差位置で立体的に交差させてその両ビット線の配置を左右で入れ替えるようにし、前記各メモリセルと前記第１および第２のビット線との接続は、前記半導体集積回路内に設けた第１および第２の接続線でそれぞれ行うとともに、その両接続線のうち、前記第１のビット線対の配置を入れ替えた領域に存在するものについては、前記半導体集積回路の第１の配線層および第２の配線層を用いて迂回させて、前記各メモリセルと前記第１および第２のビット線との接続を入れ替えるようにしたことを特徴とするものである。
【００１３】
請求項３に記載の発明は、データの読み書きが可能な複数のメモリセルと、このメモリセルの配置方向の両側に平行に配置される第１および第２のビット線からなる第１のビット線対と、この第１のビット線対の第１および第２のビット線に対してそれぞれ平行に配置される第３および第４のビット線からなる第２のビット線対と、前記第１のビット線対に対応して設けられた前記メモリセル選択用の第１のワード線と、前記第２のビット線対に対応して設けられた前記メモリセル選択用の第２のワード線とを備え、前記各メモリセルは、前記第１のワード線および前記第２のワード線に接続され、前記第１のワード線が選択されて活性化されたときに前記第１のビット線対に接続されてデータの読み出しまたは書き込みができ、前記第２のワード線が選択されて活性化されたときに前記第２のビット線対に接続されてデータの読み出しまたは書き込みができるようになっているとともに、少なくとも第１乃至第３の配線層からなる半導体集積回路で構成される半導体記憶装置であって、前記第１および第２のビット線を、前記半導体集積回路の第３の配線層にそれぞれ設けるとともに、その両ビット線のうち、一方のビット線は所定の交差位置において前記第３の配線層側で経路を変更させ、他方のビット線は前記交差位置において前記半導体集積回路の第２の配線層側に経路を迂回させ、前記両ビット線を前記交差位置で立体的に交差させてその両ビット線の配置を左右で入れ替えるようにし、前記複数のメモリセルのうち所定の隣接するメモリセル同士は、前記第１のビット線と接続すべきノード同士を前記半導体集積回路内に設けた第１の共通接続線で共通接続するとともに、第２のビット線と接続すべきノード同士を前記半導体集積回路内に設けた第２の共通接続線で共通接続し、前記第１および第２の共通接続線を前記第１および第２のビット線にそれぞれ接続するとともに、その両共通接続線のうち、前記第１のビット線対の配置を入れ替えた領域に存在するものについては、前記半導体集積回路の第１の配線層および第２の配線層を用いて迂回させて、前記各メモリセルと前記第１および第２のビット線との接続を入れ替えるようにしたことを特徴とするものである。
【００１４】
このように、本発明では、第１のビット線対（例えば読み出しビット線対）の第１および第２のビット線を途中で交差させて、その配置を左右で入れ替えるようにした。さらに、その入れ替えに対応して、その第１のビット線対の配置を入れ替えた領域では、各メモリセルと第１および第２のビット線との接続を入れ替えるようにした。このため、本発明によれば、新たな回路を追加することなく、メモリセルから読み出したデータを高速かつ安定に出力できる。
【００１５】
また、本発明では、少なくとも第１乃至第３の配線層からなる半導体集積回路で構成するようにした。この場合には、既存の各配線層の配線パターンの一部を変更するだけで、特に新たな回路を追加することなく集積回路化を容易に実現できる。
【００１６】
【発明の実施の形態】
以下、本発明の半導体記憶装置の第１実施形態の構成について、図１〜図３を参照して説明する。
この第１実施形態に係る半導体記憶装置は、図１に示すように、書き込みアドレスが入力される書き込みデコーダ１と、読み出しアドレスが入力される読み出しデコーダ２とを有している。書き込みデコーダ１と読み出しデコーダ２との間に、Ｎ個（例えばＮ＝１６）のメモリセルＭＣ1 〜ＭＣN が所定間隔をおいて一列に配置されている。
【００１７】
書き込みデコーダ１は、入力された書き込みアドレスを解読し、Ｎ本の書き込みワード線ＷＷ1 〜ＷＷN のうちの入力された書き込みアドレスに対応する１本の書き込みワード線のみを活性化するものである。
読み出しデコーダ２は、入力された読み出しアドレスを解読し、Ｎ本の読み出しワード線ＲＷ1 〜ＲＷN のうちの入力された読み出しアドレスに対応する１本の読み出しワード線のみを活性化するものである。
【００１８】
Ｎ個のメモリセルＭＣ1 〜ＭＣN は、書き込みデコーダ１の出力側の対応する書き込みワード線ＷＷ1 〜ＷＷN にそれぞれ接続されるとともに、読み出しデコーダ２の出力側の対応する読み出しワード線ＲＷ1 〜ＲＷN にそれぞれ接続されている。
メモリセルＭＣ1 〜ＭＣN の配置方向の両側には、各メモリセルＭＣ1 〜ＭＣN からデータを読み出すための相補的な２本の読み出しビット線ＲＢ、／ＲＢ（ここで、「／」は反転を意味し、以下同様である。）が平行に配置され、これらにより読み出しビット線対を形成している。
【００１９】
ここで、読み出しビット線対を形成する読み出しビット線ＲＢ、／ＲＢは、メモリセルＭＣ1 〜ＭＣN の配置のほぼ中央で交差するようになっている。つまり、メモリセルＭＣ1 〜ＭＣN の配置のほぼ中央において、読み出しビット線ＲＢと読み出しビット線／ＲＢとは、その左右の配置が入れ替わっている。
Ｎ個の各メモリセルＭＣ1 〜ＭＣN と読み出しビット線ＲＢとは、接続線３を介してそれぞれ共通接続され、その各メモリセルＭＣ1 〜ＭＣN と読み出しビット線／ＲＢとは、接続線４を介してそれぞれ共通接続されている。
【００２０】
ここで、Ｎ個のメモリセルＭＣ1 〜ＭＣN のうち、図１の上側の半分のメモリセルＭＣ1 〜ＭＣN/2 については、接続線３と接続線４とが交差された状態で、各メモリセルＭＣ1 〜ＭＣN/2 の読み出しビット線ＲＢ、／ＲＢとが接続されるようになっている。
これは、上記のように、メモリセルＭＣ1 〜ＭＣN の配置領域のうち、図１の上側の半分の配置領域では、読み出しビット線ＲＢ、／ＲＢを交差させてその配置を左右で入れ替えるようにしている。このため、その入れ替えに対応して、その配置領域に属するメモリセルＭＣ1 〜ＭＣN では、読み出しビット線ＲＢ、／ＲＢとの接続を入れ替える必要があるからである。
【００２１】
このように構成される読み出しビット線対を形成する読み出しビット線ＲＢ、／ＲＢは、センスアンプ５に接続されている。このセンスアンプ５は、各メモリセルＭＣ1 〜ＭＣN から出力されたデータを増幅して論理レベルの信号を出力するものである。
さらに、この第１実施形態では、読み出しビット線対を形成する読み出しビット線ＲＢ、／ＲＢの両側に、データを各メモリセルＭＣ1 〜ＭＣN に書き込むための相補的な２本の書き込みビット線ＷＢ、／ＷＢがそれぞれ平行に配置され、これらにより書き込みビット線対を形成している。Ｎ個の各メモリセルＭＣ1 〜ＭＣN は、接続線７を介して書き込みビット線ＷＢに共通接続されるとともに、接続線８を介して書き込みビット線／ＷＢに共通接続されている。
【００２２】
書き込みビット線対を形成する書き込みビット線ＷＢ、／ＷＢは、書き込みデータ（入力データ）をメモリセルＭＣ1 〜ＭＣN に書き込むための書き込みドライバ６に接続されている。この書き込みドライバ６は、入力データに応じた相補的な書き込み電圧を生成し、この書き込み電圧を書き込みビット線ＷＢ、／ＷＢに出力するものである。
【００２３】
なお、この第１実施形態では、図１に示していないが、メモリセルＭＣ1 〜ＭＣN 以外にも複数のメモリセルの列が、このメモリセルＭＣ1 〜ＭＣN に並行に配置されており、それらのメモリセルの列に対する書き込みおよび読み出しビット線対が並行に配置されている。
次に、各メモリセルＭＣ1 〜ＭＣN の詳細な構成と、その外部との接続の構成について、図２および図３を参照して説明する。
【００２４】
図２は、メモリセルＭＣN/2+1 〜ＭＣN の構成を示す。この各メモリセルＭＣN/2+1 〜ＭＣN は、フリップフロップ１０を構成するインバータ１１、１２と、各ビット線への接続スイッチを構成するＮ型のＭＯＳトランジスタ１３〜１６とを有してる。
ＭＯＳトランジスタ１３は、接続線７介して書き込みビット線ＷＢに接続され、ＭＯＳトランジスタ１４は、接続線８を介して書き込みビット線／ＷＢに接続されている。また、ＭＯＳトランジスタ１５は、接続線３介して読み出しビット線ＲＢに接続され、ＭＯＳトランジスタ１６は、接続線４を介して引き出しビット線／ＲＢに接続されている。さらに、ＭＯＳトランジスタ１３、１４の各ゲートは、対応する書込みワード線ＷＷに接続され、ＭＯＳトランジスタ１５、１６の各ゲートは、対応する読み出しード線ＲＷに接続されている。
【００２５】
図３は、メモリセルＭＣ1 〜ＭＣN/2 の構成を示す。この各メモリセルＭＣ1 〜ＭＣN/2 は、図２に示すメモリセルＭＣN/2+1 〜ＭＣN と同様に構成される。しかし、読み出しビット線ＲＢ、／ＲＢが、メモリセルＭＣ1 〜ＭＣN の配置のほぼ中央で交差しているので、メモリセルＭＣ1 〜ＭＣN/2 の配置領域では、読み出しビット線ＲＢ、／ＲＢの配置が反対になる。
【００２６】
このため、メモリセルＭＣ1 〜ＭＣN/2 では、図３に示すように、ＭＯＳトランジスタ１５と読み出しビット線ＲＢと接続する接続線３と、ＭＯＳトランジスタ１６と読み出しビット線／ＲＢと接続する接続線４とが交差するようになっている。
なお、このような構成からなる第１実施形態は、後述の第２実施形態と同様に、半導体集積回路により実現するものである。その半導体集積回路の基本的な構成は、第２実施形態と同様であるので、その説明はここでは省略する。
【００２７】
次に、このような構成からなる第１実施形態の動作例について、図面を参照して説明する。
例えば、メモリセルＭＣ1 にデータを書き込み、メモリセルＭＣN にデータからデータを読み出す場合について説明する。
この場合には、書き込みデコーダ１は、書込みアドレスに基づいて書き込みワード線ＷＷ1 を選択的に活性化する。一方、読み出しデコーダ２は、読み出しアドレスに基づいて読み出しワード線ＲＷN を選択的に活性化する。
【００２８】
書込みワード線ＷＷ1 の活性化により、メモリセルＭＣ1 中のＭＯＳトランジスタ１３、１４がオン状態になり、このメモリセルＭＣ1 が書き込みビット線ＷＢ、／ＷＢ間に接続される。また、読み出しワード線ＲＷN の活性化により、メモリセルＭＣN 中のＭＯＳトランジスタ１５、１６がオン状態になり、このメモリセルＭＣN が読み山しビット線ＲＢ、／ＲＢ間に接続される。
【００２９】
例えば、書き込みデータが「０」の場合には、書き込みドライバ６は、書き込みビット線ＷＢがレベル「Ｌ」に、書き込みビット線／ＷＢがレベル「Ｈ」になるように駆動し、メモリセルＭＣ1 には書き込みデータが書き込まれる。
一方、読み山し対象のメモリセルＭＣN に格納されているデータは、読み出しビット線ＲＢ、／ＲＢ上に出力される。センスアンプ５の入力側には、読み出しビット線ＲＢ、／ＲＢを介してメモリセルＭＣN のデータがそのまま印加されるので、センスアンプ５の出力側にはそのデータがそのまま出力される。
【００３０】
ここで、メモリセルＭＣ1 〜ＭＣN/2 における書き込みビット線ＷＢと読み出しビット線／ＲＢとの間の結合容量はＣ１となる。この結合容量Ｃ１のため、読み出しビット線／ＲＢには、書き込みビット線ＷＢから誘導された同相結合ノイズが発生する。
一方、メモリセルＭＣN/2+1 〜ＭＣN における書き込みビット線ＷＢと読み出しビット線ＲＢとの間の結合容量もＣ１となる。この結合容量Ｃ１のため、読み出しビット線ＲＢには、書き込みビット線ＷＢから誘導された逆相結合ノイズが発生する。
【００３１】
これらの同相結合ノイズと逆相結合ノイズは、書き込みビット線ＷＢと読み出しビット線／ＲＢとが平行する長さと、書き込みビット線ＷＢと読み出しビット線ＲＢとが平行する長さがほぼ等しいので、同程度のレベルにある。このため、読み出しビット線ＲＢ、／ＲＢの電位は、その両結合ノイズによって同一方向に偏移させられ、読み出しビット線ＲＢ、／ＲＢ間の電位差に殆ど影響を与えることがない。従って、ノイズの影響を避けるために所定の経過時間を設定する必要がなく、読み出し時間を短縮できる。
【００３２】
以上のように、この第１実施形態では、読み出しビット線ＲＢ、／ＲＢの配置を、メモリセルＭＣ1 〜ＭＣN の配置の中央で交差させて、その配置を左右で入れ替えるとともに、その配置を入れ替えた領域に存在するメモリセルＭＣ1 〜ＭＣN/2 では、その入れ替えに対応して読み出しビット線ＲＢ、／ＲＢのとの接続を左右で入れ替えるようにした。
【００３３】
すなわち、メモリセルメモリセルＭＣ1 〜ＭＣN における信号極性を読み出しと書き込みとで同じにするために、メモリセルＭＣ1 〜ＭＣN/2 では、その読み出し側ノードと読み出しビット線ＲＢ、／ＲＢのとの接続を左右で入れ替えるようにした。
このため、この第１実施形態によれば、特に新たな回路を追加することなく、読み出しビット線ＲＢ、／ＲＢと書き込みビット線ＷＢ、／ＷＢとの間に存在する結合容量の影響による結合ノイズを相殺でき、データの正常な読み出しができる。
【００３４】
次に、本発明の半導体記憶装置の第２実施形態について、図４〜図６を参照して説明する。
この第２実施形態は、図４に示すように、読み出しビット線ＲＢと読み出しビット線／ＲＢとの間に、Ｎ個のメモリセルＭＣ1 〜ＭＣN を一列に配置するとともに、所定の隣接する２つのメモリセルＭＣ1 〜ＭＣN を１単位として構成するようにした。
【００３５】
また、その１単位となる２つのメモリセルＭＣ1 〜ＭＣN では、読み出しビット線ＲＢと接続すべき引き込みノードを共通接続線１７で共通接続し、その共通接続線１７を読み出しビット線ＲＢに接続するとともに、読み出しビット線／ＲＢと接続すべき引き込みノードを共通接続線１８で共通接続し、その共通接続線１８を読み出しビット線／ＲＢに接続するようにした。
【００３６】
ここで、Ｎ個のメモリセルＭＣ1 〜ＭＣN のうち、図４の上側の半分のメモリセルＭＣ1 〜ＭＣN/2 については、共通接続線１７と共通接続線１８とがその一部で交差するようになっている。
これは、この第２実施形態では、第１実施形態と同様に、読み出しビット線ＲＢ、／ＲＢは、メモリセルＭＣ1 〜ＭＣN の配置のほぼ中央で交差させて、その配置を左右で入れ替えるようにした。このため、その入れ替えに対応して、その配置を入れ替えた域に属するメモリセルＭＣ1 〜ＭＣN/2 では、読み出しビット線ＲＢ、／ＲＢの接続を何らかの方法で入れ替える必要があるからである。
【００３７】
なお、この第２実施形態の他の部分の構成は、図１に示す第１実施形態の構成と同様であるので、同一の構成要素には同一符号を付してその説明を省略するものとする。
次に、図４に示すメモリセルＭＣ1 〜ＭＣN のうち、隣接する２つのメモリセルの構成とその外部接続について、図５および図６を参照して説明する。
【００３８】
図５は、図４に示すメモリセルＭＣN/2+1 〜ＭＣN のうちの隣接する２つのメモリセルの構成を示す。この両メモリセルは、図５に示すように、基本的な構成は図２に示すメモリセルと同様であるが、その外部接続などは異なっている。このため、以下ではその異なる構成などについて説明する。
すなわち、図５に示すように、一対のメモリセルは、読み出しビット線ＲＢ、／ＲＢの配置方向に直交する方向に対して左右対称に配置するようにした。
【００３９】
また、各メモリセルの各ＭＯＳトランジスタ１５は、読み出しビット線ＲＢと接続すべきノード側同士を共通接続線１７で共通接続し、その共通接続線１７を読み出しビット線ＲＢに接続するようにした。
さらに、各メモリセルの各ＭＯＳトランジスタ１６は、読み出しビット線／ＲＢと接続すべきノード側同士を、共通接続線１８で共通接続し、その共通接続線１８を読み出しビット線／ＲＢに接続するようにした。
【００４０】
図６は、図４に示すメモリセルＭＣ1 〜ＭＣN/2 のうちの隣接する２つのメモリセルの構成を示す。この両メモリセルは、図６に示すように、図５に示す両メモリセルとその配置などは同様となっている。
しかし、上記のように読み出しビット線ＲＢ、／ＲＢが、メモリセルＭＣ1 〜ＭＣN の配置のほぼ中央で交差しているので、メモリセルＭＣ1 〜ＭＣN/2 の配置領域では、読み出しビット線ＲＢ、／ＲＢの配置が反対になる。このため、共通接続線１７と共通接続線１８とがその一部で交差するようになっている。
【００４１】
この第２実施形態は、第１乃至第３の配線層からなる半導体集積回路により構成されるので、その構成例について図７〜図１０を参照して説明する。
図７は、図４の読み出しビット線ＲＢ、／ＲＢの配置を交差させた付近のメモリセルのレイアウト例を示す図で、ＭＯＳトランジスタのソース／ドレインとなる不純物層（Ｐ+ ，Ｎ+ ）及びゲート／ワード線となるポリシリコン配線層を示す。図８は、図７のレイアウトに対応するポリシリコン配線層上の第１の配線層の導体パターン（配線パターン）のうちの要部のみを示す図である。図９は、図７のレイアウトに対応する第２の配線層の導体パターンのうちの要部のみを示す図である。図１０は、図７のレイアウトに対応する第３の配線層の導体パターンのうちの要部のみを示す図である。
【００４２】
図７に示すメモリセルをＭＣN/2-1 〜ＭＣN/2+3 は、第１乃至第３の配線層からなる半導体集積回路で構成されるので、その構成の概要について以下に説明する。
図４に示すメモリセルＭＣN/2-1 〜ＭＣN/2+3 は、図７に示すようなレイアウトからなり、このレイアウトに従って半導体基板上に形成されている。また、その半導体基板上に形成されたメモリセルＭＣN/2-1 〜ＭＣN/2+3 上には第１の絶縁層（図示せず）が形成され、その第１の絶縁層上に図８に示すようなレイアウトからなる第１の配線層の導体パターンが形成されている。
【００４３】
さらに、その第１の配線層の導体パターン上には第２の絶縁層（図示せず）が形成され、その第２の絶縁層上に図９に示すようなレイアウトからなる第２の配線層の導体パターンが形成されている。また、その第２の配線層の導体パターン上には第３の絶縁層（図示せず）が形成され、その第３の絶縁層上に図１０に示すようなレイアウトからなる第３の配線層の導体パターンが形成されている。
【００４４】
次に、図４に示す読み出しビット線ＲＢ、／ＲＢと、書き込みビット線ＷＢ、／ＷＢの半導体集積回路内における配置構成例、およびそれらとメモリセルＭＣN/2-1 〜ＭＣN/2+3 との半導体集積回路内における接続例について、以下に説明する。
読み出しビット線ＲＢ、／ＲＢは、図１０に示すように第３の配線層に形成されて平行に配置されるとともに、その読み出しビット線ＲＢ、／ＲＢの両側に沿って書き込みビット線ＷＢ、／ＷＢが平行に配置されている。
【００４５】
読み出しビット線ＲＢ、／ＲＢは、その途中において立体的に交差するようになっている。すなわち、読み出しビット線／ＲＢは、その交差位置において第３の配線層側で経路を変更させ、読み出しビット線ＲＢは、その交差位置においてスルーホール３１、３２を利用して第２の配線層側に経路を迂回させ、その両ビット線を交差位置で立体的に交差させるようにした。
【００４６】
図７に示すように、メモリセルＭＣN/2+1 、ＭＣN/2+2 の読み出しビット線ＲＢと接続すべき共通接続部３３は、スルーホール３４を介して第１の配線層に設けた導体パターン３３と接続され（図８参照）、この導体パターン３３がさらにスルーホール３５を介して第２の配線層に設けた読み出しビット線ＲＢに接続されている（図９参照）。従って、導体パターン３３などは、図４に示す共通接続線１７としての機能を持っている。
【００４７】
また、メモリセルＭＣN/2+1 、ＭＣN/2+2 の読み出しビット線／ＲＢと接続すべき共通接続部３７は、スルーホール３８を介して第１の配線層の導体パターン３９と接続されている（図８参照）。さらに、その導体パターン３９は、スルーホール４０を介して第２の配線層の導体パターン４１と接続され（図９参照）、その導体パターン４１は、スルーホール４２を介して第３の配線層の読み出しビット線／ＲＢに接続されている（図１０参照）。従って、導体パターン３９、４１などは、図４に示す共通接続線１８としての機能を持っている。
【００４８】
一方、メモリセルＭＣN/2-1 、ＭＣN/2 の読み出しビット線ＲＢと接続すべき共通接続部４２は、スルーホール４３を介して第１の配線層の導体パターン４４と接続されている。さらに、その導体パターン４４は、スルーホール４５を介して第２の配線層の導体パターン４６と接続され、その導体パターン４６は、スルーホール４７を介して第３の配線層の読み出しビット線ＲＢに接続されている。従って、導体パターン４４、４６などは、図４に示す共通接続線１７としての機能を持っている。
【００４９】
また、メモリセルＭＣN/2-1 、ＭＣN/2 の読み出しビット線／ＲＢと接続すべき共通接続部５２は、スルーホール５３を介して第１の配線層の導体パターン５４と接続されている。さらに、その導体パターン５４は、スルーホール５５を介して第２の配線層の導体パターン５６と接続され、その導体パターン５６は、スルーホール５７を介して第３の配線層の読み出しビット線／ＲＢに接続されている。このため、導体パターン５４、５６などは、図４に示す共通接続線１８としての機能を持っている。
【００５０】
さらに、メモリセルＭＣN/2-1 〜ＭＣN/2+3 の書き込みワード線ＷＢと接続すべき各ノード６１は、スルーホール６２を介して第１の配線層の導体パターン６３と接続されている。さらに、その導体パターン６３は、スルーホール６４を介して第２の配線層の導体パターン６５と接続され（図９参照）、その導体パターン６５は、スルーホール６６を介して第３の配線層の書き込みワード線ＷＢに接続されている。従って、導体パターン６３、６５などは、図４に示す接続線７としての機能を持っている。
【００５１】
また、メモリセルＭＣN/2-1 〜ＭＣN/2+3 の書き込みワード線／ＷＢと接続すべき各ノード７１は、スルーホール７２を介して第１の配線層の導体パターン７３と接続されている。さらに、その導体パターン７３は、スルーホール７４を介して第２の配線層の導体パターン７５と接続され、その導体パターン７５は、スルーホール７６を介して第３の配線層の書き込みワード線／ＷＢに接続されている。従って、導体パターン７３、７５などは、図４に示す接続線８としての機能を持っている。
【００５２】
なお、以上の説明は第２実施形態を半導体集積回路で構成した場合である。上記の第１実施形態は、上記のように半導体集積回路で構成するようにしたが、その場合には回路的に共通な部分の構成は、第２実施形態と同様となる。
以上のように、この第２実施形態では、読み出しビット線ＲＢ、／ＲＢの配置を、メモリセルＭＣ1 〜ＭＣN の配列の中央で左右を入れ替えるとともに、隣接するメモリセルＭＣ1 〜ＭＣN では、読み出しビット線ＲＢ、／ＲＢと接続すべきノードをそれぞれ共通接続し、その各共通接続部を読み出しビット線ＲＢ、／ＲＢと接続するようにした。さらに、その読み出しビット線ＲＢ、／ＲＢの配置配置を入れ替えた領域に存在するメモリセルＭＣ1 〜ＭＣN/2 では、その入れ替えに対応して読み出しビット線ＲＢ、／ＲＢのとの接続を左右で入れ替えるようにした。
【００５３】
このため、この第２実施形態によれば、特に新たな回路を追加することなく、読み出しビット線ＲＢ、／ＲＢと書き込みビット線ＷＢ、／ＷＢとの間に存在する結合容量の影響による結合ノイズを相殺でき、データの正常な読み出しができる。
さらに、この第２実施形態によれば、第１乃至第３の配線層の配線層からなる半導体集積回路で集積回路化するようにした。このため、既存の各配線層の配線パターンの一部を変更するだけで、特に新たな回路を追加することなく集積回路化を容易に実現できる。
【００５４】
次に、本発明の半導体記憶装置の第３実施形態の構成について、図１１を参照して説明する。
第１の実施形態は、図１１に示すように、読み出しビット線対を形成する読み出しビット線ＲＢ、／ＲＢを、メモリセルＭＣ1 〜ＭＣN の配置のほぼ中央で交差するようにした。しかし、メモリセルＭＣ1 〜ＭＣN の配置個数Ｎが多い場合には、読み出しビット線ＲＢ、／ＲＢをメモリセルＭＣ1 〜ＭＣN の配置方向の所定位置で２回以上交差させ、その配置を左右で入れ替えるのが好ましい。
【００５５】
そこで、第３実施形態では、図１１に示すように、例えば読み出しビット線ＲＢ、／ＲＢをメモリセルＭＣ1 〜ＭＣN の配置方向の所定位置で２回交差させて、その配置を左右で入れ替えるとともに、その入れ替えの長さをその左右で均等になるようにした。
すなわち、メモリセルＭＣ1 〜ＭＣN の配置方向の全体の長さをＬとすると、（１／４）×Ｌの位置と（３／４）×Ｌの位置とで、読み出しビット線ＲＢ、／ＲＢを交差させるようにした。また、（１／４）×Ｌの位置と（３／４）×Ｌの位置との間に設けたメモリセルは、図１１に示すように読み出しビット線ＲＢ、／ＲＢとが接続を入れ換えるようになっている。
【００５６】
なお、図１１では、図１に示す書き込みワード線ＷＷ、読み出しワード線ＲＷは省略されている。また、この第３の実施形態においても、第２実施形態と同様に半導体集積回路で構成するようにしたが、その基本的な構成は第２実施形態と同様であるので、その説明は省略する。
このような構成からなる第３実施形態によれば、特に新たな回路を追加することなく、読み出しビット線ＲＢ、／ＲＢと書き込みビット線ＷＢ、／ＷＢとの間に存在する結合容量の影響による結合ノイズを相殺でき、データの正常な読み出しができる。
【００５７】
次に、本発明の半導体記憶装置の第４実施形態の構成について、図１２を参照して説明する。
第３の実施形態では、図１１に示すように、読み出しビット線ＲＢ、／ＲＢをメモリセルＭＣ1 〜ＭＣN の配置方向の所定位置で２回交差させて、その配置を左右で入れ替えるとともに、その入替えの長さをその左右で均等になるようにした。
【００５８】
しかし、第４実施形態では、図１２に示すように、読み出しビット線ＲＢ、／ＲＢを途中で交差させてその配置を左右で入れ替えるようにすることに加え、書き込みビット線ＷＢ、／ＷＢについてもその途中で交差させてその配置を左右で入れ替えるようにした。
なお、図１２においては、メモリセルＭＣ1 〜ＭＣN は省略されている。ただし、読み出しビット線ＲＢ、／ＲＢ、および書き込みビット線ＷＢ、／ＷＢを入れ替えた部分については、上記と同様に、その入れ替えに対応してメモリセルＭＣ1 〜ＭＣN との接続を左右で入れ替えるようにしている。
このような構成からなる第４実施形態によれば、第３実施形態と同様な効果を得ることができる。
【００５９】
【発明の効果】
以上説明したように、本発明によれば、新たな回路を追加することなく、メモリセルから読み出したデータを高速かつ安定に出力できる。
また、本発明において、第１乃至第３の配線層からなる半導体集積回路で構成する場合には、既存の各配線層の配線パターンの一部を変更するだけで、特に新たな回路を追加することなく容易に集積回路化を実現できる。
【図面の簡単な説明】
【図１】本発明の半導体記憶装置の第１実施形態の構成を示す回路図である。
【図２】図１に示すメモリセルの構成と、そのメモリセルと外部との接続を示す回路図である。
【図３】図１に示すメモリセルの構成と、そのメモリセルと外部との接続を示す他の回路図である。
【図４】本発明の半導体記憶装置の第２実施形態の構成を示す回路図である。
【図５】図４に示す隣接する２つのメモリセルの構成と、その両メモリセルと外部との接続を示す回路図である。
【図６】図４に示す隣接する２つのメモリセルの構成と、その両メモリセルと外部との接続を示す他の回路図である。
【図７】図４に示す回路を半導体集積回路で集積化を実現する場合において、読み出しビット線を交差させた付近のメモリセルのレイアウト例を示す図である。
【図８】図７のレイアウトに対応する第１の配線層の導体パターンのうちその要部のみを表した図である。
【図９】図７のレイアウトに対応する第２の配線層の導体パターンのうちその要部のみを表した図である。
【図１０】図７のレイアウトに対応する第３の配線層の導体パターンのうちその要部のみを表した図である。
【図１１】本発明の半導体記憶装置の第３実施形態の概略構成を示す回路図である。
【図１２】本発明の半導体記憶装置の第４実施形態の概略構成であって、そのビット線の配置例を示す図である。
【符号の説明】
ＭＣ1 〜ＭＣN   メモリセル
ＲＢ、／ＲＢ  読み出しビット線
ＷＢ、／ＷＢ  書き込みビット線
ＷＷ1 〜ＷＷN   書き込みワード線
ＲＷ1 〜ＲＷN   読み出しワード線
１  書き込みデコーダ
２  読み出しデコーダ
３、４  接続線
５  センスアンプ
６  書き込みドライバ
７、８  接続線
１０  フリップフロップ
１３〜１６  ＭＯＳトランジスタ
１７、１８  共通接続線
【図１】
0003835220.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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