(57)【特許請求の範囲】
【請求項１】
第１ノード及び第２ノードとの間に接続された第１トランジスタと、
前記第１トランジスタのゲート電極と電源電圧端子との間に接続され、前記第２ノードの電圧に応じて前記第１トランジスタのゲート電極に電荷を供給して該第２ノードの電圧を調節するための電荷供給手段と、
前記第１トランジスタのゲート電極と接地電圧端子との間に接続され、前記第２ノードの電圧に応じて前記第１トランジスタのゲート電極から電荷を放出させ、前記第２ノードの電圧を調節するための電荷放出手段と、
前記電荷供給手段を構成する第２トランジスタのウェル端子とドレイン端子との間にそれぞれ接続され、前記第２トランジスタのゲート電圧に応じて該第２トランジスタのウェル端子にバイアスを印加して該第２トランジスタのしきい値電圧を低めるためのスイッチング手段とを含むことを特徴とするクランプ回路。
【請求項２】
前記第１トランジスタはＮＭＯＳトランジスタであり、前記第２トランジスタ及びスイッチング手段はＰＭＯＳトランジスタであることを特徴とする請求項１記載のクランプ回路。
【請求項３】
前記ウェルはｎウェルであることを特徴とする請求項１記載のクランプ回路。
【請求項４】
第１ノードと第２ノードとの間に接続された第１トランジスタと、
前記第１トランジスタのゲート電極と電源電圧端子との間に接続され、前記第２ノードの電圧に応じて前記第１トランジスタのゲート電極に電荷を供給して該第２ノードの電圧を調節するための電荷供給手段と、
前記第１トランジスタのゲート電極と接地電圧端子との間に接続され、前記第２ノードの電圧に応じて前記第１トランジスタのゲート電極から電荷を放出させて前記第２ノードの電圧を調節するための電荷放出手段と、
前記電荷放出手段を構成する第２トランジスタのウェル端子とドレイン端子との間にそれぞれ接続され、前記第２トランジスタのゲート電圧に応じて該第２トランジスタのウェル端子にバイアスを印加して該第２トランジスタのしきい値電圧を低めるためのスイッチング手段とを含むことを特徴とするクランプ回路。
【請求項５】
前記第１トランジスタ、前記第２トランジスタ及び前記スイッチング手段はＮＭＯＳトランジスタであることを特徴とする請求項４記載のクランプ回路。
【請求項６】
前記ウェルはトリプルｐウェルであることを特徴とする請求項４記載のクランプ回路。
【請求項７】
第１ノードと第２ノードとの間に接続された第１トランジスタと、
前記第１トランジスタのゲート電極と電源電圧端子との間に接続され、第２ノードの電圧に応じて前記第１トランジスタのゲート電極に電荷を供給して該第２ノードの電圧を調節するための電荷供給手段と、
前記第１トランジスタのゲート電極と接地電圧端子との間に接続され、前記第２ノードの電圧に応じて前記第１トランジスタのゲート電極から電荷を放出させて前記第２ノードの電圧を調節するための電荷放出手段と、
前記電荷供給手段を構成する第２トランジスタのウェル端子とドレイン端子との間にそれぞれ接続され、前記第２トランジスタのゲート電圧に応じて該第２トランジスタのウェル端子にバイアスを印加して該第２トランジスタのしきい値電圧を低めるための第１スイッチング手段と、
前記電荷放出手段を構成する第３トランジスタのウェル端子とドレイン端子との間にそれぞれ接続され、前記第３トランジスタのゲート電圧に応じて該第３トランジスタのウェル端子にバイアスを印加して該第３トランジスタのしきい値電圧を低めるための第２スイッチング手段とを含むことを特徴とするクランプ回路。
【請求項８】
前記第１トランジスタ、前記第３トランジスタ及び前記第２スイッチング手段はＮＭＯＳトランジスタであり、前記第２トランジスタ及び前記第１スイッチング手段はＰＭＯＳトランジスタであることを特徴とする請求項７記載のクランプ回路。
【請求項９】
前記第２トランジスタのウェルはｎウェルであり、前記第３トランジスタのウェルはトリプルｐウェルであることを特徴とする請求項７記載のクランプ回路。
【請求項１０】
第１アドレス信号が印加され、複数の動作フラッシュメモリセルからなるメインフラッシュメモリセルアレイと、
第２アドレス信号に応じて前記メインフラッシュメモリセルアレイのビットラインを選択するための第１ビットライン選択部と、
前記メインフラッシュメモリセルアレイのビットライン電圧を調節するための請求項１〜９のいずれか１項の第１クランプ回路と、
前記第１アドレス信号が印加され、複数の基準フラッシュメモリセルからなる基準フラッシュメモリセルアレイと、
前記第２アドレス信号に応じて前記基準フラッシュメモリセルアレイのビットラインを選択するための第２ビットライン選択部と、
前記基準フラッシュメモリセルアレイのビットライン電圧を調節するための請求項１〜９のいずれか１項の第２クランプ回路と、
前記第１及び第２アドレス信号に応じて選択されたメインフラッシュメモリセルに流れる電流量と基準フラッシュメモリセルに流れる電流量を比較し、前記動作フラッシュメモリセルの状態を検出する比較部とを含むことを特徴とする不揮発性メモリ素子。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、クランプ回路及びこれを用いた不揮発性メモリ素子に関し、特に、低電圧で動作するための製造工程を適用しなくても、低い動作電圧で動作速度及び電気的特性を向上させることが可能なクランプ回路に関する。
【０００２】
【従来の技術】
最近は、素子の集積度を向上させる研究だけでなく、消費電力を低めるために低い動作電圧で回路の動作が行われるようにする研究が活発に行われている。
【０００３】
一方、素子の集積度が高まるにつれて、素子に印加される電圧が高くなると、素子が破壊されて不良が発生するおそれがある。従って、素子が動作するに安定した電圧が一定に供給されなければならないが、このような役割をクランプ回路が行う。すなわち、クランプ回路は、周辺回路の動作または電源電圧の変化に関係なく、素子が動作するに適し且つ安定した電圧が素子へ供給できるようにする。
【０００４】
例えば、フラッシュメモリセルにはプログラム動作または消去動作のためにワードライン電圧及びビットライン電圧（または、ドレイン電圧）が印加されるが、ビットライン電圧が高く印加される場合、フラッシュメモリセルが破壊されるおそれがある。従って、ビットラインには動作電圧より低くて一定の電圧が供給されなければならないが、このような問題点をクランプ回路を用いて解決することができる。
【０００５】
次に、クランプ回路を用いてフラッシュメモリセルにビットライン電圧を安定的に供給する場合を説明する。
【０００６】
図１は従来の技術に係るクランプ回路及びこれを用いた不揮発性メモリ素子を説明するための回路図である。
【０００７】
図１を参照すると、一般的な不揮発性メモリ素子は、メインフラッシュメモリ部１１０と、メインフラッシュメモリ部１１０の選択されたフラッシュメモリセルＣ１１１のプログラム状態または消去状態を検証するために基準信号を発生させる基準フラッシュメモリ部１２０と、動作フラッシュメモリ部１１０のフラッシュメモリセルＣ１１１に流れる電流量と基準フラッシュメモリ部１２０の基準フラッシュメモリセルＣ１２１に流れる電流量とを比較し、フラッシュメモリセルに記憶されたデータを判別するための比較手段１３１を有する比較部１３０とを含む。
【０００８】
その中でも、メインフラッシュメモリ部１１０は、多数のメインフラッシュメモリセル（便宜上、一つのフラッシュメモリセルのみ示す）からなるメインフラッシュメモリセルアレイ１１１と、Ｙアドレスデコードの如く多数のビットライン（便宜上、一つのビットラインのみ示す）のうち一つのビットラインを選択するための第１ビットライン選択部１１２と、電源電圧Ｖccを供給するための第１ロード部１１３と、第１ロード部１１３からビットラインノードＢＬに印加される電圧を調節してビットラインノードＢＬに安定な電圧が印加されるようにするための第１クランプ回路１１４とを含んでなる。一方、基準フラッシュメモリ部１２０は、多数の基準フラッシュメモリセル（便宜上、一つのフラッシュメモリセルのみ示す）からなる基準フラッシュメモリセルアレイ１２１と、Ｙアドレスデコードの如く多数のビットライン（便宜上、一つのビットラインのみ示す）のうち一つのビットラインを選択するための第２ビットライン選択部１２２と、電源電圧Ｖccを供給するための第２ロード部１２３と、第２ロード部１２３から基準ビットラインノードＲＢＬに印加される電圧を調節して基準ビットラインノードＲＢＬに安定な電圧が印加されるようにするための第２クランプ回路１２４とを含んでなる。
【０００９】
一方、メインフラッシュメモリ部１１０の第１クランプ回路１１４は、第１ロード部１１３とビットラインノードＢＬとの間に接続された第１ＮＭＯＳトランジスタＴ１１１と、電源電圧Ｖcc端子と第１トランジスタＴ１１１のゲート電極との間に接続され、ビットラインノードＢＬの電位に応じて第１ＮＭＯＳトランジスタＴ１１１のゲート電極に電荷を供給するためのＰＭＯＳトランジスタＴ１１２と、第１トランジスタＴ１１１のゲート電極と接地電圧Ｖss端子との間に接続され、ビットラインノードＢＬの電位に応じて第１ＮＭＯＳトランジスタＴ１１１のゲート電極から接地電圧Ｖss端子に電荷を放出させるための第２ＮＭＯＳトランジスタＴ１１３とを含んでなる。この際、ＰＭＯＳトランジスタＴ１１２、第１及び第２ＮＭＯＳトランジスタＴ１１１及びＴ１１３はゲートに印加される電圧に応じてオン抵抗が変わる可変抵抗素子としての役割を果たす。前記構造の第１クランプ回路１１４を用いてビットラインノードＢＬの電圧を調節することにより、ビットラインノードＢＬの電圧を素子の動作に適し且つ安定した電圧にしてメインフラッシュメモリセルＣ１１１に印加できるようにする。
【００１０】
基準フラッシュメモリ部１２０に含まれた第２クランプ回路１２４も、メインフラッシュメモリ部１１０に含まれた第１クランプ回路１１４と同一の構造を有する。
【００１１】
以下、クランプ回路が含まれた不揮発性メモリ装置の動作を説明するが、メインフラッシュメモリ部１１０と基準フラッシュメモリ部１２０との基本構成及び動作が同一なので、メインフラッシュメモリ部１１０を基準としてクランプ回路１１４の動作を説明する。
【００１２】
まず、不揮発性メモリ装置が正常的に動作する前の状態である初期状態には、ビットラインノードＢＬを含んだ全てのノードの電圧が０Ｖになる。０ＶのビットラインノードＢＬの電圧は、ゲートがビットラインノードＢＬに接続されたクランプ回路１１４のＰＭＯＳトランジスタＴ１１２をオン状態にし、第２ＮＭＯＳトランジスタＴ１１３をオフ状態にする。オン状態のＰＭＯＳトランジスタＴ１１２を介して電源電圧Ｖccが第１ＮＭＯＳトランジスタＴ１１１のゲート電極に印加され、第１ＮＭＯＳトランジスタＴ１１１はオン状態になる。
【００１３】
初期状態を経て不揮発性メモリ装置が動作し始めると、第１ロード部１１３を介して電源電圧Ｖccを供給し始める。
【００１４】
この際、素子の集積化に伴ってフラッシュメモリセルＣ１１１に電源電圧（例えば、１.６Ｖ）がそのまま印加される場合、セルＣ１１１が破壊されるおそれがある。従って、第１クランプ回路１１４は、第１ロード部１１３から供給される電圧を、安定した動作ができる電圧（以下、「動作電圧」という）に調節してビットラインノードＢＬへ出力する。これをより詳細に説明すると、次の通りである。
【００１５】
第１ロード部１１３から供給された電圧が第１ＮＭＯＳトランジスタＴ１１１を介してビットラインノードＢＬに印加されてビットラインノードＢＬの電圧が高くなり始め、ビットラインノードＢＬの電圧が動作電圧より高くなると、ＰＭＯＳトランジスタＴ１１２は漸次オフ状態に近くなりながら抵抗値が大きくなり、第２ＮＭＯＳトランジスタＴ１１３は漸次オン状態に近くなりながら抵抗値が小さくなる。これにより、電源電圧源から第１ＮＭＯＳトランジスタＴ１１１のゲート電極へ供給される電荷の量より第１ＮＭＯＳトランジスタＴ１１１のゲート電極から接地電圧源に放出される電荷の量が大きくなり、第２ＮＭＯＳトランジスタＴ１１３にかかる電圧が低くなりながら第１ＮＭＯＳトランジスタＴ１１１のゲート電極に印加される電圧も低くなって、第１ＮＭＯＳトランジスタＴ１１１の抵抗成分も増加することになる。第１ＮＭＯＳトランジスタＴ１１１の抵抗成分が増加しながらビットラインノードＢＬへの供給電流の量が減少し、第１ＮＭＯＳトランジスタＴ１１１にかかる電圧が高くなりながらビットラインノードＢＬの電圧は低くなる。
【００１６】
ビットラインノードＢＬの電圧が動作電圧より低くなると、逆にＰＭＯＳトランジスタＴ１１２はオン状態に近くなり、第２ＮＭＯＳトランジスタＴ１１３はオフ状態に近くなる。従って、第１ＮＭＯＳトランジスタＴ１１１のゲート電極から接地電圧源に放出される電荷の量より、電源電圧源から第１ＮＭＯＳトランジスタＴ１１１のゲート電極に供給される電荷の量が多くなり、第２ＮＭＯＳトランジスタＴ１１３にかかる電圧が高くなりながら第１ＮＭＯＳトランジスタＴ１１１のゲート電極に印加される電圧も高くなって、第１ＮＭＯＳトランジスタＴ１１１の抵抗成分は減少する。これにより、ビットラインノードＢＬの電圧は再び動作電圧まで高くなる。
【００１７】
結局、第１クランプ回路１１４の動作はネガティブフィードバック(Negative  feedback)動作からなり、ビットラインノードＢＬの電圧に応じてビットラインノードＢＬの電圧をネガティブフィードバックしてフラッシュメモリセルＣ１１１に安定な電圧が印加されるようにする。
【００１８】
前記動作によってビットラインノードＢＬの電圧はセルが動作するに適した動作電圧を安定的に維持する。基準フラッシュメモリ部１２０における動作も同一に行われるので、説明は省略する。
【００１９】
ビットラインノードＢＬの電圧が動作電圧に安定した後には、メインフラッシュメモリ部１１０及び基準フラッシュメモリ部１２０の第１及び第２ビットライン選択部１１２及び１２２は第２アドレス信号に応じて一つのビットラインを選択し、第１アドレス信号に応じてメインフラッシュメモリセルＣ１１１及び基準フラッシュメモリセルＣ１２１を選択する。比較部１３０では、メインフラッシュメモリセルＣ１１１に流れる電流量と基準フラッシュメモリセルＣ１２１に流れる電流量とを比較し、メインフラッシュメモリセルＣ１１１に記憶されたデータを読み出し或いはプログラム／消去動作を検証する。
【００２０】
前述したように、第１及び第２クランプ回路１１４及び１２４は、フラッシュメモリセルに過度な電圧が印加されることを防止し且つ安定的に動作できるように、ビットラインに印加される電圧を調節する。
【００２１】
しかし、素子の消費電力を低めるために電源電圧が低くなるにつれて、低電圧動作のための製造工程が適用されてしきい値電圧の低い（例えば、０.３Ｖ〜０.４Ｖ）トランジスタの場合には問題がないが、しきい値電圧の高い（例えば、０.８Ｖ）トランジスタの場合には動作速度が低下するという問題点が発生する。即ち、トランジスタのしきい値電圧に比べて、ゲート電極に印加される駆動電圧が十分高くない場合、スイッチング動作が円滑に行われないだけでなく、トランジスタの反応速度が低くなる。
【００２２】
従って、クランプ回路の動作速度が低くなると、特定ノードの電圧が安定な電圧に調節されるまで、激しいリップル(ripple)が発生し、このようなリップル電圧が素子に無理を与えて素子が破壊され、不良が発生するおそれもある。
【００２３】
結局、低い電源電圧で素子の動作速度を向上させるためには、低電圧動作のための製造工程を別途に適用してトランジスタを含んだ各種の素子を製造しなければならないが、このような製造工程を適用するための技術開発が難しく、高いコストがかかるので、生産性を向上させるには困る。
【００２４】
【発明が解決しようとする課題】
従って、本発明の目的は、かかる問題点を解決するために、クランプ回路に含まれたトランジスタのゲート電圧で駆動されるスイッチング手段を、トランジスタのドレイン端子とトランジスタが形成されたウェルの端子との間に設置し、ウェルに所定のバイアスが印加されるようにし、これによりトランジスタのしきい値電圧が低くなるようにすることにより、低電圧動作のための製造工程を別に適用しなくても低い電源電圧でもトランジスタの動作速度を向上させ、リップル電圧を最小化し、リップル電圧によって不良が発生することを防止して、動作速度だけでなく、回路の電気的特性及び信頼性を向上させることが可能なクランプ回路及びこれを用いた不揮発性メモリ素子を提供することにある。
【００２５】
【課題を解決するための手段】
本発明の第１実施例に係るクランプ回路は、第１ノードと第２ノードとの間に接続された第１トランジスタと、第１トランジスタのゲート電極と電源電圧端子との間に接続され、第２ノードの電圧に応じて第１トランジスタのゲート電極へ電荷を供給し、第２ノードの電圧を調節するための電荷供給手段と、第1トランジスタのゲート電極と接地電圧端子との間に接続され、第２ノードの電圧に応じて第１トランジスタのゲート電極から電荷を放出させ、第２ノードの電圧を調節するための電荷放出手段と、電荷供給手段を構成する第２トランジスタのウェル端子とドレイン端子との間にそれぞれ接続され、第２トランジスタのゲート電圧に応じて第２トランジスタのウェル端子にバイアスを印加して第２トランジスタのしきい値電圧を低めるためのスイッチング手段とを含むことを特徴とする。
【００２６】
この際、第１トランジスタはＮＭＯＳトランジスタであり、第２トランジスタ及びスイッチング手段はＰＭＯＳトランジスタであり、ウェルはｎウェルであることを特徴とする。
【００２７】
本発明の第２実施例に係るクランプ回路は、第１ノードと第２ノードとの間に接続された第１トランジスタと、第１トランジスタのゲート電極と電源電圧端子との間に接続され、第２ノードの電圧に応じて第１トランジスタのゲート電極に電荷を供給して第２ノードの電圧を調節するための電荷供給手段と、第１トランジスタのゲート電極と接地電圧端子との間に接続され、第２ノードの電圧に応じて第１トランジスタのゲート電極から電荷を放出させて第２ノードの電圧を調節するための電荷放出手段と、電荷放出手段を構成する第２トランジスタのウェル端子とドレイン端子との間にそれぞれ接続され、第２トランジスタのゲート電圧に応じて第２トランジスタのウェル端子にバイアスを印加して第２トランジスタのしきい値電圧を低めるためのスイッチング手段とを含むことを特徴とする。
【００２８】
この際、第１トランジスタ、第２トランジスタ及びスイッチング手段はＮＭＯＳトランジスタであり、ウェルはトリプルｐウェルであることを特徴とする。
【００２９】
本発明の第３実施例に係るクランプ回路は、第１ノードと第２ノードとの間に接続された第１トランジスタと、第１トランジスタのゲート電極と電源電圧端子との間に接続され、第２ノードの電圧に応じて第１トランジスタのゲート電極に電荷を供給して第２ノードの電圧を調節するための電荷供給手段と、第１トランジスタのゲート電極と接地電圧端子との間に接続され、第２ノードの電圧に応じて第1トランジスタのゲート電極から電荷を放出させて第２ノードの電圧を調節するための電荷放出手段と、電荷供給手段を構成する第２トランジスタのウェル端子とドレイン端子との間にそれぞれ接続され、第２トランジスタのゲート電圧に応じて第２トランジスタのウェル端子にバイアスを印加して第２トランジスタのしきい値電圧を低めるための第１スイッチング手段と、電荷放出手段を構成する第３トランジスタのウェル端子とドレインとの間にそれぞれ接続され、第３トランジスタのゲート電圧に応じて第３トランジスタのウェル端子にバイアスを印加して第３トランジスタのしきい値電圧を低めるための第２スイッチング手段とを含むことを特徴とする。
【００３０】
この際、第１トランジスタ、第３トランジスタ及び第２スイッチング手段はＮＭＯＳトランジスタであり、第２トランジスタ及び第１スイッチング手段はＰＭＯＳトランジスタであることを特徴とする。一方、第２トランジスタのウェルはｎウェルであり、第３トランジスタのウェルはトリプルｐウェルであることを特徴とする。
【００３１】
本発明に係る不揮発性メモリ素子は、第１アドレス信号が印加され、多数の動作フラッシュメモリセルからなるメインフラッシュメモリセルアレイと、第２アドレス信号に応じてメインフラッシュメモリセルアレイのビットラインを選択するための第１ビットライン選択部と、第１〜第３実施例のいずれかの構成からなり、メインフラッシュメモリセルアレイのビットライン電圧を調節するための第１クランプ回路と、第１アドレス信号が印加され、多数の基準フラッシュメモリセルからなる基準フラッシュメモリセルアレイと、第２アドレス信号に応じて基準フラッシュメモリセルアレイのビットラインを選択するための第２ビットライン選択部と、第１〜第３実施例のいずれかの構成からかり、基準フラッシュメモリセルアレイのビットライン電圧を調節するための第２クランプ回路と、第１及び第２アドレス信号に応じて選択されたメインフラッシュメモリセルに流れる電流量と基準フラッシュメモリセルに流れる電流量とを比較し、動作フラッシュメモリセルの状態を検出する比較部とを含むことを特徴とする。
【００３２】
【発明の実施の形態】
以下、添付図に基づいて本発明の好適な実施例を説明する。ところが、本発明は、下記の実施例に限定されるものではなく、様々な変形実現が可能である。これらの実施例は本発明の開示を完全にし、当技術分野で通常の知識を有する者に本発明の範疇を知らせるために提供されるものである。一方、添付図において、同一の符号は同一の要素を指し、重複要素については説明を省略する。
【００３３】
図２は本発明の第１実施例に係るクランプ回路及びこれを用いた不揮発性メモリ素子を説明するための回路図である。
【００３４】
図２を参照すると、不揮発性メモリ(Nonvolatile memory)素子は、メインフラッシュメモリ部２１０と、メインフラッシュメモリ部２１０の選択されたメインフラッシュメモリセルＣ２１１のプログラム状態または消去状態を検証するために基準信号を発生させる基準フラッシュメモリ部２２０と、メインフラッシュメモリ部２１０のメインフラッシュメモリセルＣ２１１に流れれる電流量と基準フラッシュメモリ部２２０の基準フラッシュメモリセルＣ２２１に流れる電流量とを比較し、フラッシュメモリセルに記憶されたデータを判別するための比較手段２３１を有する比較部２３０とを含んでなる。
【００３５】
その中でも、メインフラッシュメモリ部２１０は、多数の動作フラッシュメモリセル（便宜上、一つのフラッシュメモリセルのみ示す）からなるメインフラッシュメモリセルアレイ２１１と、Ｙアドレスデコードの如く多数のビットライン（便宜上、一つのビットラインのみしめす）のうち一つのビットラインを選択するための第１ビットライン選択部２１２と、電源電圧Ｖccを供給するための第１ロード部２１３と、第１ロード部２１３からビットラインノードＢＬに印加される電圧を調節して、安定したビットライン電圧が印加されるようにするための第１クランプ回路２１４とを含んでなる。一方、基準フラッシュメモリ部２２０は、多数の基準フラッシュメモリセル（便宜上、一つのフラッシュメモリセルのみ示す）からなる基準フラッシュメモリセルアレイ２２１と、Ｙアドレスデコードの如く多数のビットライン（便宜上、一つのビットラインのみ示す）のうち一つのビットラインを選択するための第２ビットライン選択部２２２と、電源電圧Ｖccを供給するための第２ロード部２２３と、第２ロード部２２３から基準ビットラインノードＲＢＬに印加される電圧を調節して、安定したビットライン電圧が印加されるようにするための第２クランプ回路２２４とを含んでなる。
【００３６】
一方、メインフラッシュメモリ部２１０の第１クランプ回路２１４は、第１ロード部２１３とビットラインノードＢＬとの間に接続された第１ＮＭＯＳトランジスタＴ２１１と、電源電圧Ｖcc端子と第１ＮＭＯＳトランジスタＴ２１１のゲート電極との間に接続され、ビットラインノードＢＬの電位に応じて駆動されるＰＭＯＳトランジスタＴ２１２と、第１ＮＭＯＳトランジスタＴ２１１のゲート電極と接地電圧Ｖss端子との間に接続され、ビットラインノードＢＬの電位に応じて駆動される第２ＮＭＯＳトランジスタＴ２１３と、ＰＭＯＳトランジスタＴ２１２のゲートに印加される電圧に応じて駆動され、ＰＭＯＳトランジスタＴ２１２が形成されたウェル端子とＰＭＯＳトランジスタＴ２１２のドレイン端子との間に接続される第１スイッチング手段Ｔ２１４と、第２ＮＭＯＳトランジスタＴ２１３のゲートに印加される電圧に応じて駆動され、第２ＮＭＯＳトランジスタＴ２１３が形成されたトリプルｐウェル端子ＴＰＷと第２ＮＭＯＳトランジスタＴ２１３のドレイン端子との間に接続される第２スイッチング手段Ｔ２１５とを含んでなる。この際、ＰＭＯＳトランジスタ、第１及び第２ＮＭＯＳトランジスタＴ２１２、Ｔ２１１及びＴ２１３は、ゲートに印加される電圧に応じてオン抵抗が変わる可変抵抗素子のように動作する。また、ＰＭＯＳトランジスタＴ２１２は第１ＮＭＯＳトランジスタＴ２１１のゲート電極に電荷を供給する電荷供給手段のような役割をし、第２ＮＭＯＳトランジスタＴ２１３は第１ＮＭＯＳトランジスタＴ２１１のゲート電極から接地電圧Ｖss端子へ電荷を放出させる電荷放出手段のような役割をする。このような構造の第１クランプ回路２１４を用いてビットラインノードＢＬの電圧を調節することにより、ビットラインノードＢＬの電圧を素子の動作に適し且つ安定した電圧にしてメインフラッシュッモリセルＣ２１１に印加できるようにする。
【００３７】
前記において、第１スイッチング手段Ｔ２１４はＰＭＯＳトランジスタからなり、第２スイッチング手段Ｔ２１５はＮＭＯＳトランジスタからなる。ビットラインノードＢＬの電圧に応じて駆動される第１及び第２スイッチング手段Ｔ２１４及びＴ２１５によって、ＰＭＯＳトランジスタＴ２１２のドレイン電圧がＰＭＯＳトランジスタＴ２１２の形成されたｎウェルに印加され、第２ＮＭＯＳトランジスタＴ２１３のドレイン電圧が第２ＮＭＯＳトランジスタＴ２１３の形成されたトリプルｐウェルに印加される。これにより、ＰＭＯＳトランジスタＴ２１２及び第２ＮＭＯＳトランジスタＴ２１３のしきい値電圧が低くなって、低い電源電圧ＶccでもＰＭＯＳトランジスタＴ２１２及び第２ＮＭＯＳトランジスタＴ２１３の動作速度を向上させることができる。
【００３８】
以下、クランプ回路が含まれた不揮発性メモリ装置を例としてクランプ回路の動作を説明するが、メインフラッシュメモリ部２１０と基準フラッシュメモリ部２２０との基本構成及び動作が同一であり、基準フラッシュメモリ部２２０に含まれた第２クランプ回路２２４もメインフラッシュメモリ部２１０に含まれた第１クランプ回路２１４と同一の構造を有するので、メインフラッシュメモリ部２１０を基準としてクランプ回路２１４の動作を説明する。
【００３９】
まず、不揮発性メモリ装置が正常的に動作する前の状態である初期状態には、ビットラインノードＢＬを含んだ全てのノードの電圧が０Ｖになる。０ＶのビットラインノードＢＬの電圧は、ゲートがビットラインノードＢＬに接続されたクランプ回路２１４のＰＭＯＳトランジスタＴ２１２と第１スイッチング手段Ｔ２１４をオン状態にし、第２ＮＭＯＳトランジスタＴ２１３と第２スイッチング手段Ｔ２１５をオフ状態にする。オン状態のＰＭＯＳトランジスタＴ２１２を介して電源電圧Ｖccが第１ＮＭＯＳトランジスタＴ２１１のゲート電極に印加され、第１ＮＭＯＳトランジスタＴ２１１はオン状態になる。一方、オン状態のＰＭＯＳトランジスタＴ２１２と第１スイッチング手段Ｔ２１４を介して第１電圧がＰＭＯＳトランジスタＴ２１２のｎウェルに印加され、ＰＭＯＳトランジスタＴ２１２のしきい値電圧は低くなる。ここで、第１電圧はＶcc−Ｖthdiodeの値を有し、Ｖccは電源電圧を意味し、ＶthdiodeはＰＭＯＳトランジスタＴ２１２のソースであるｐ＋接合部とｎウェルとの間に形成されたジャンクションダイオード(Junction diode)のしきい値電圧を意味する。
【００４０】
初期状態を経て不揮発性メモリ装置が動作し始めると、第１ロード部２１３は電源電圧Ｖccを供給し始める。
【００４１】
この際、素子の高集積化に伴ってフラッシュメモリセルＣ２１１に電源電圧（例えば、１.６Ｖ）がそのまま印加される場合、セルＣ２１１が破壊される虞がある。従って、第１クランプ回路２１４は第１ロード部２１３から供給される電圧を、安定した動作ができる電圧に調節してビットラインノードＢＬへ出力する。より詳細に説明すると、次の通りである。
【００４２】
第１ロード部２１３から供給された電圧が第１ＮＭＯＳトランジスタＴ２１１を介してビットラインノードＢＬに印加されてビットラインノードＢＬの電圧が高くなり始め、ビットラインノードＢＬの電圧が動作電圧より高くなると、第１スイッチング手段Ｔ２１４はオフ状態になり、第２スイッチング手段Ｔ２１５はオン状態になる。この際、ＰＭＯＳトランジスタＴ２１２は、しきい値電圧が低くなった状態なので、速くオフ状態に近くなりながら抵抗成分が急激に増加する。この際、第１スイッチング手段Ｔ２１４がオフ状態になると、ＰＭＯＳトランジスタＴ２１２のｎウェル端子はフローティング状態になって、ｎウェルに印加された第１電圧がそのまま維持されるので、ＰＭＯＳトランジスタＴ２１２のしきい値電圧は引き続き低い状態を維持する。
【００４３】
一方、ＰＭＯＳトランジスタＴ２１２のチャネルを介して伝達された電荷は、ビットラインノードＢＬの電圧によってオン状態になった第２スイッチング手段Ｔ２１５を介して第２ＮＭＯＳトランジスタＴ２１３のトリプルｐウェルに伝達され、トリプルｐウェルには接地電圧Ｖssより高い第２電圧が印加される。このような第２電圧はトリプルｐウェルとソースのｎ＋接合領域からなるジャンクションダイオードに順方向バイアスに印加される。この際、第２電圧がジャンクションダイオードに順方向に印加されても、第２電圧がダイオードのしきい値電圧よりは低い値を有するため、ダイオード電流は無視できる程度の小量で流れるので、漏洩電流による問題は発生しない。このように第２ＮＭＯＳトランジスタＴ２１３のトリプルｐウェルに順方向に第２電圧が印加されると、ボディエフェクト(Body effect)とは反対に作用してジャンクションダイオードの空乏領域(Depletion region)を縮小させる。これにより、第２ＮＭＯＳトランジスタＴ２１３のしきい値電圧も低くなり、第２ＮＭＯＳトランジスタＴ２１３はビットラインノードＢＬの電圧に敏感に反応することになる。従って、ビットラインノードＢＬの電圧が動作電圧より少しだけ高くなっても速く反応して抵抗成分が急激に減少し、接地電圧源に電荷を速く放出させる。
【００４４】
これにより、第１ＮＭＯＳトランジスタＴ２１１のゲート電極に供給される電荷の量が速く減少し、第１ＮＭＯＳトランジスタＴ２１１のゲート電極から接地電圧源に放出される電流の量が速い速度で増加しながら、第１ＮＭＯＳトランジスタＴ２１１のゲート電極に印加される電圧も低くなって第１ＮＭＯＳトランジスタＴ２１１の抵抗成分は急激に増加する。第１ＮＭＯＳトランジスタＴ２１１の抵抗成分が増加しながらビットラインノードＢＬへの供給電流の量が急激に減少し、第１ＮＭＯＳトランジスタＴ２１１にかかる電圧が高くなりながらビットラインノードＢＬの電圧は急激に低くなる。
【００４５】
逆に、ビットラインノードＢＬの電圧が動作電圧より低くなると、第１スイッチング手段Ｔ２１４はオン状態になり、第２スイッチング手段Ｔ２１５はオフ状態になる。これと同時に、ＰＭＯＳトランジスタＴ２１２は漸次オン状態に近くなりながら抵抗成分が減少し、第２ＮＭＯＳトランジスタＴ２１３は漸次オフ状態に近くなりながら抵抗成分が増加する。この際、ＰＭＯＳトランジスタＴ２１２のｎウェルに初期に印加された第１電圧に対する電荷がそのまま維持されてＰＭＯＳトランジスタＴ２１２のしきい値電圧が低くなった状態なので、ＰＭＯＳトランジスタＴ２１２はビットラインノードＢＬの電圧に敏感に反応することになる。従って、ビットラインノードＢＬの電圧が動作電圧より少しだけ低くなっても速く反応して抵抗成分が急激に減少する。
【００４６】
これにより、第１ＮＭＯＳトランジスタＴ２１１のゲート電極が接続されたノードから接地電圧源に放出される電流の量が急激に減少しながら、電源電圧源から第１ＮＭＯＳトランジスタＴ２１１のゲート電極が接続されたノードに供給される電流の量が速い速度で増加する。第１ＮＭＯＳトランジスタＴ２１１のゲート電極に印加される電圧が上昇しながら第１ＮＭＯＳトランジスタＴ２１１の抵抗成分が急激に減少し、ビットラインノードＢＬの電圧は再び動作電圧まで高くなる。
【００４７】
結局、第１クランプ回路２１４の動作はネガティブフィードバック動作からなるが、第１クランプ回路２１４に含まれたトランジスタのドレイン端子とウェル端子との間にスイッチング手段をそれぞれ設置し、これによりウェルに所定のバイアスを印加してトランジスタのしきい値電圧を低めることにより、ビットラインノードＢＬの電圧に応じてビットラインノードＢＬの電圧を速い速度でネガティブフィードバックして、フラッシュメモリセルＣ２１１へより安定した電圧が速く供給されるようにする。
【００４８】
前記の動作によってビットラインノードＢＬの電圧はセルの動作に適し且つ安定した動作電圧に維持される。基準フラッシュメモリ部２２０における動作も同一に行われるので、説明は略する。
【００４９】
ビットラインノードＢＬの電圧が動作電圧に安定した状態で、メインフラッシュメモリ部２１０及び基準フラッシュメモリ部２２０の第１及び第２ビットライン選択部２１２及び２２２は、第２アドレス信号に応じて一つのビットラインを選択し、第１アドレス信号に応じてメインフラッシュメモリセルＣ２１１及び基準フラッシュメモリセルＣ２２１を選択する。比較部２３０では、メインフラッシュメモリセルＣ２１１に流れる電流量と基準フラッシュメモリセルＣ２２１に流れる電流量とを比較し、メインフラッシュメモリセルＣ２１１に記憶されたデータを読み出し或いはプログラム／消去動作を検証する。
【００５０】
前記の構成及び動作によってトランジスタのしきい値電圧を低めることにより、低電圧動作素子を製造するための工程を適用しなくても、素子の動作速度を向上させ且つリップル電圧を最小化することができる。
【００５１】
一方、接地電圧源へ電荷を放出する電流パスを形成するためのトランジスタにのみドレイン端子とウェル端子との間にのみスイッチング手段を設置することにより、ビットラインノードの如く特定ノードの電圧が目標電圧より高い場合、ノードの電圧を速く目標電圧まで低めることもできる。
【００５２】
以下、本発明の第２実施例に係るクランプ回路及びこれを用いた不揮発性メモリ素子を説明する。
【００５３】
図３は本発明の第２実施例に係るクランプ回路及びこれを用いた不揮発性メモリ素子を説明するための回路図である。
【００５４】
図３を参照すると、第１及び第２クランプ回路３１４及び３２４を除いたメインフラッシュセルアレイ３１１と、基準フラッシュセルアレイ３２１と、第１及び第２ビットライン選択部３１２及び３２２と、第１及び第２ロード部３１３及び３２３と、比較手段３３１を有する比較部３３０とは、図２に示した不揮発性メモリ装置の構成要素と同一なので、これに対する説明は略する、また、第１及び第２クランプ回路３１４及び３２４の構成及び動作は互いに同一なので、第１クランプ回路３１４についてのみその構成及び動作を説明する。
【００５５】
第１クランプ回路３１４は、第１ロード部３１３とビットラインノードＢＬとの間に接続された第１ＮＭＯＳトランジスタＴ３１１と、電源電圧Ｖcc端子と第１トランジスタＴ３１１のゲート電極との間に接続され、ビットラインノードＢＬの電位に応じて駆動されるＰＭＯＳトランジスタＴ３１２と、第１ＮＭＯＳトランジスタＴ３１１のゲート電極と接地電圧Ｖss端子との間に接続され、ビットラインノードＢＬの電位に応じて駆動される第２ＮＭＯＳトランジスタＴ３１３と、第２ＮＭＯＳトランジスタＴ３１３のゲートに印加される電圧に応じて駆動され、第２ＮＭＯＳトランジスタＴ３１３が形成されたトリプルｐウェル端子ＴＰＷと第２ＮＭＯＳトランジスタＴ３１３のドレイン端子との間に接続されるスイッチング手段Ｔ３１４とを含んでなる。図２と同様に、ＰＭＯＳトランジスタ、第１及び第２ＮＭＯＳトランジスタＴ３１２、Ｔ３１１及びＴ３１３はゲートに印加される電圧に応じてオン抵抗が変わる可変抵抗素子のように動作する。また、ＰＭＯＳトランジスタＴ３１２は第１ＮＭＯＳトランジスタＴ３１１のゲート電極に電荷を供給する電荷供給手段のような役割を果たし、第２ＮＭＯＳトランジスタＴ３１３は第１ＮＭＯＳトランジスタＴ３１１のゲート電極から接地電圧Ｖss端子に電荷を放出させる電荷放出手段のような役割を果たす。これにより、ビットラインノードＢＬの電圧に応じて第１ＮＭＯＳトランジスタＴ３１１のゲート電極から接地電圧源へ放出される電流の量を調節して、ビットラインノードＢＬの電圧を素子の動作に適し且つ安定した電圧にして印加できるようにする。
【００５６】
前記において、スイッチング手段Ｔ３１４は、ＮＭＯＳトランジスタからなる。ビットラインノードＢＬの電圧に応じて駆動されるスイッチング手段Ｔ３１４によって、第２ＮＭＯＳトランジスタＴ３１３のドレイン電圧が第２ＮＭＯＳトランジスタＴ３１３の形成されたトリプルｐウェルに印加される。これにより、第２ＮＭＯＳトランジスタＴ３１３のしきい値電圧が低くなって、低い電源電圧Ｖccでも第２ＮＭＯＳトランジスタＴ３１３の動作速度を向上させることができる。
【００５７】
図３に示した本発明の第２実施例は、第１実施例とは、ＰＭＯＳトランジスタＴ３１２のドレイン端子とｎウェル端子との間にスイッチング手段が備えられない点において差異があるだけで、スイッチング手段Ｔ３１４を用いて第２ＮＭＯＳトランジスタＴ３１３のしきい値電圧を低める点においては同一である。
【００５８】
従って、第２実施例によるクランプ回路及びこれを用いた不揮発性メモリ素子は、ビットラインノードＢＬのような特定ノードの電圧を動作するに適した目標動作電圧に調節するが、ノードの電圧が動作電圧より高い場合、速い速度でノードの電圧を低めることができ、追加されるスイッチング手段の数が少なくてより簡単にクランプ回路を実現することができる。
【００５９】
一方、電源電圧から電荷を供給する電流パスを形成するためのトランジスタにのみドレイン端子とウェル端子との間にスイッチング手段を設置し、ビットラインノードのように特定ノードの電圧が目標電圧より低い場合、ノードの電圧を速く目標電圧まで上昇させることもできる。
【００６０】
以下、本発明の第３実施例に係るクランプ回路及びこれを用いた不揮発性メモリ素子を説明する。
【００６１】
図４は本発明の第３実施例に係るクランプ回路及びこれを用いた不揮発性メモリ素子を説明するための回路図である。
【００６２】
図４を参照すると、第１及び第２クランプ回路４１４及び４２４を除いたメインフラッシュセルアレイ４１１と、基準フラッシュセルアレイ４２１と、第１及び第２ビットライン選択部４１２及び４２２と、第１及び第２ロード部４１３及び４２３と、比較手段４３１を有する比較部４３０とは、図２に示した不揮発性メモリ装置の構成要素と同一なので、これに対する説明は省略する。また、第１及び第２クランプ回路４１４及び４２４の構成及び動作は互いに同一なので、第１クランプ回路４１４についてのみその構成及び動作を説明する。
【００６３】
第１クランプ回路４１４は、第１ロード部４１３とビットラインノードＢＬとの間に接続された第１ＮＭＯＳトランジスタＴ４１１と、電源電圧Ｖcc端子と第１トランジスタＴ４１１のゲート電極との間に接続され、ビットラインノードＢＬの電位に応じて駆動されるＰＭＯＳトランジスタＴ４１２と、第１ＮＭＯＳトランジスタＴ４１１のゲート電極と接地電圧Ｖss端子との間に接続され、ビットラインノードＢＬの電位に応じて駆動される第２ＮＭＯＳトランジスタＴ４１３と、ＰＭＯＳトランジスタＴ４１２のゲートに印加される電圧に応じて駆動され、ＰＭＯＳトランジスタＴ４１２が形成されたｎウェル端子とＰＭＯＳトランジスタＴ４１２のドレイン端子との間に接続されるスイッチング手段Ｔ４１４とを含んでなる。図２と同様に、ＰＭＯＳトランジスタ、第１及び第２ＮＭＯＳトランジスタＴ４１２、Ｔ４１１及びＴ４１３は、ゲート電極に印加される電圧に応じてオン抵抗が変わる可変素子の如く動作する。また、ＰＭＯＳトランジスタＴ４１２は第１ＮＭＯＳトランジスタＴ４１１のゲート電極に電荷を供給する電荷供給手段のような役割をし、第２ＮＭＯＳトランジスタＴ４１３は第１ＮＭＯＳトランジスタＴ４１１のゲート電極から接地電圧Ｖss端子へ電荷を放出させる電荷放出手段のような役割を果たす。これにより、ビットラインノードＢＬの電圧に応じて電源電圧源から第１ＮＭＯＳトランジスタＴ４１１のゲート電極が接続されたビットラインノードＢＬへ供給される電流の量を調節することにより、ビットラインノードＢＬの電圧を素子の動作に適し且つ安定した電圧にして印加できるようにする。
【００６４】
前記において、スイッチング手段Ｔ４１４は、ＰＭＯＳトランジスタからなる。ビットラインノードＢＬの電圧に応じて駆動されるスイッチング手段Ｔ４１４によってＰＭＯＳトランジスタＴ４１２のドレイン電圧がＰＭＯＳトランジスタＴ４１２が形成されたｎウェルに印加される。これにより、ＰＭＯＳトランジスタＴ４１２のしきい値電圧が低くなって、低い電源電圧ＶccでもＰＭＯＳトランジスタＴ４１２の動作速度を向上させることができる。
【００６５】
図４に示した本発明の第３実施例は、第１実施例とは、第２ＮＭＯＳトランジスタＴ４１３のドレイン端子とトリプルｐウェル端子ＴＰＷとの間にスイッチング手段が備えられない点において差異があるだけで、スイッチング手段Ｔ４１４を用いてＰＭＯＳトランジスタＴ４１２のしきい値電圧を低めるという点においては同一である。
【００６６】
従って、第３実施例に係るクランプ回路及びこれを用いた不揮発性メモリ素子は、ビットラインノードＢＬのような特定ノードの電圧を素子の動作に適した目標電圧に調節するが、ノードの電圧が動作電圧より低い場合、速い速度でノードの電圧を上昇させることができ、追加されるスイッチング手段の数が少なくてより簡単にクランプ回路を実現することができる。
【００６７】
【発明の効果】
上述したように、本発明は、トランジスタのドレイン端子とウェル端子との間に設置されたスイッチング手段を用いてトランジスタのしきい値電圧を低めることにより、低電圧動作のための製造工程を別に適用しなくても、低い電源電圧でもトランジスタの動作速度を向上させ、リップル電圧を最小化し、リップル電圧によって不良が発生することを防止して、動作速度だけでなく、回路の電気的特性及び信頼性を向上させることができる。
【図面の簡単な説明】
【図１】従来の技術に係るクランプ回路及びこれを用いた不揮発性メモリ素子を説明するための回路図である。
【図２】本発明の第１実施例に係るクランプ回路及びこれを用いた不揮発性メモリ素子を説明するための回路図である。
【図３】本発明の第２実施例に係るクランプ回路及びこれを用いた不揮発性メモリ素子を説明するための回路図である。
【図４】本発明の第３実施例に係るクランプ回路及びこれを用いた不揮発性メモリ素子を説明するための回路図である。
【符号の説明】
１１０、２１０、３１０、４１０  メインフラッシュメモリ部
１２０、２２０、３２０、４２０  基準フラッシュメモリ部
１１１、２１１、３１１、４１１  メインフラッシュセルアレイ
１２１、２２２、３２２、４２２  基準フラッシュセルアレイ
１１２、１２２、２１２、２２２、３１２、３２２、４１２、４２２  ビットライン選択部
１１３、１２３、２１３、２２３、３１３、３２３、４１３、４２３  ロード部
１１４、１２４、２１４、２２４、３１４、３２４、４１４、４２４  クランプ回路
１３０、２３０、３３０、４３０  比較部
１３１、２３１、３３１、４３１  比較手段
【図１】
0003817514.tif 000002
【図２】
0003817514.tif 000003
【図３】
0003817514.tif 000004
【図４】
0003817514.tif 000005