(57)【特許請求の範囲】
【請求項１】
データを書き込みまたは消去する際に使用され、外部電源電圧よりも高い第１の電圧を発生する第１の昇圧回路と、
データを読み出す際に使用され、外部電源電圧よりも高い第２の電圧を発生する第２の昇圧回路と、
該第１の昇圧回路の出力に接続され、該第１の電圧を制御するレギュレータと、
該レギュレータに入力される基準電圧を発生する基準電圧発生回路とを有する不揮発性半導体記憶装置において、
該基準電圧発生回路の電源と、該第２の昇圧回路の出力とがトランジスタを介して接続され、
データの書き込み動作または消去動作の開始直後に、該トランジスタを導通状態にする手段を有することを特徴とする不揮発性半導体記憶装置。
【請求項２】
データの書き込みまたは消去の際に予め記憶されたアルゴリズムを元に処理を制御するコントロール回路をさらに備え、
該コントロール回路からの信号を受けて、データの書き込み中または消去中は常に前記第２の昇圧回路を活性化状態にする手段を有することを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記基準電圧発生回路は、第１のフラッシュメモリセルと第２のフラッシュメモリセルを備え、該第１のフラッシュメモリセルと該第２のフラッシュメモリセルの閾値差を用いて基準電圧を発生させる構造であって、該第１のフラッシュメモリセルおよび該第２のフラッシュメモリセルの動作範囲を、閾値電圧よりも低い電圧とすることを特徴とする請求項１または請求項２に記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、高電圧発生用の昇圧回路と、その電圧を一定レベルに保つための基準電圧発生回路を備えた不揮発性半導体記憶装置に関する。
【０００２】
【従来の技術】
近年、フラッシュメモリに代表される書き換え可能な不揮発性半導体記憶装置（不揮発性メモリ）は、携帯電話、プリンタ、ネットワーク機器等の様々な機器に搭載され、その市場を広げている。以下、不揮発性メモリの代表としてフラッシュメモリについて説明する。
【０００３】
フラッシュメモリとは、一般に、図４に示すようなメモリセルを複数個、同一基板上に形成したものを言う。図４中、２１および２２は拡散領域であり、各々メモリセルのドレイン領域とソース領域を構成する。２４は電荷を保持するためのフローティングゲートであり、酸化膜２３および２５により電気的に完全に絶縁された状態となっている。２６は酸化膜２５の上に形成されたコントロールゲートである。このコントロールゲート２６に加える電圧によりフローティングゲート２４への電荷の注入（プログラム＝データの書き込み）およびフローティングゲート２４からの電荷の引き抜き（データの消去）が行われ、さらにフローティングゲート２４に蓄えられた電荷情報を読み出す際のメモリセルの選択も行われる。
【０００４】
一般的には、電荷（電子）のやり取りは、上述した酸化膜２３を通るトンネル電流か、または活性化されたホットエレクトロンによって行われるため、酸化膜２３はトンネル膜とも呼ばれる。この酸化膜２３を通してフローティングゲート２４に注入された電荷は、特別な電界が加えられなければ半永久的に保存されるため、フラッシュメモリに書き込まれた情報は、特別な保持用電圧を与えなくても長期間保存される。
【０００５】
上述したように、フラッシュメモリへのプログラムまたは消去は、ホットエレクトロンまたはトンネル電流によって行われるため、コントロールゲート、ドレイン領域およびソース領域には高電圧が印加される。この高電圧は、通常、フラッシュメモリの電源電圧ＶＣＣよりも高い。フラッシュメモリの容量が数Ｍビット程度までの場合には、この高電圧は外部ＶＰＰ端子から供給されていた。このため、システムには通常の電源ＶＣＣの他に、プログラムまたは消去のために使用される高い電圧の電源ＶＰＰが要求されていた。
【０００６】
しかし、近年普及が著しい携帯機器では、このような高い電圧の電源をＶＣＣ以外に持つことは困難である。このため、最近のフラッシュメモリでは、内部昇圧回路を用いて内部高電圧を発生させることが一般的になっている。ごく最近では、１．８Ｖの電圧で動作する単一電源フラッシュメモリも登場している。フラッシュメモリのメモリセルの種類にも依存するが、一般的には内部の高電圧としては１０Ｖ以上が必要となるため、このような機器では１．８Ｖの電源電圧から内部の１０Ｖ以上の電圧を昇圧回路で発生させている。
【０００７】
次に、従来のフラッシュメモリセルにプログラムを行う場合の処理について、図５を参照しながら説明する。ここでは、ホットエレクトロンを用いてプログラムを行う、チャンネル・ホットエレクトロン・インジェクション型のメモリセルを用いて説明する。
【０００８】
図５中、１はフラッシュメモリセルであり、そのドレイン３１はビット線としてＹ−デコーダ３に接続され、そのゲート３２はワード線としてＸ−デコーダ２に接続され、そのソース３３はソーススイッチ４に接続されている。実際のフラッシュメモリでは、フラッシュメモリセル１はマトリックス状に複数個配置されており、Ｘ−デコーダ２およびＹ−デコーダ３により選択される。ソーススイッチ４は、フラッシュメモリの消去を行う際にフラッシュメモリセル１のソース３３に高電圧を印加し、プログラムまたは読み出しの際にはソース３３をＧＮＤに接続している。レギュレータ５は、基準電圧発生回路８からの基準信号３９を元に、昇圧回路７で発生された１０Ｖ前後の高電圧３８を安定化（レギュレート）させて、Ｙ−デコーダ３の入力３４に出力する。また、レギュレータ６は、基準電圧発生回路８からの基準信号３９を元に、昇圧回路７で発生させた１０Ｖ前後の高電圧３８を安定化させて出力３６に出力し、高電圧スイッチ１０を介してＸ−デコーダ２の入力３５に出力する。さらに、昇圧回路９は読み出しに必要な電圧を高電圧スイッチ１０を介してＸ−デコーダ２の入力３５に供給する。
【０００９】
ところで、フラッシュメモリは、フラッシュメモリセルの配置構造から、ＮＯＲ型とＮＡＮＤ型の２つに分類されるが、ＮＯＲ型のフラッシュメモリでは、その構造上、メモリセル閾値を必ず正に保つ必要がある。また、その閾値は数Ｖ程度にばらつくため、メモリセルを全て正しく読み出すためには、その閾値以上の電圧をメモリセルのゲートに与える必要がある。通常、この電圧は４Ｖ〜５Ｖ程度であるが、読み出し用昇圧回路９は、その電圧を発生させるために使用する。また、この読み出し用昇圧回路９の出力３７には、フラッシュメモリに電源が投入されているときはスタンバイ状態や動作状態に関係なく、常に読み出しに必要な電圧を発生させておく必要がある。この理由は、プログラムまたは消去の場合と異なり、読み出しは１００ｎｓ以下の時間であることが要求されるが、昇圧回路が起動して所定の電圧を発生するまでには、数百ｎｓ以上の待ち時間が必要になるからである。
【００１０】
従って、昇圧回路９は常に一定電圧を供給し続けることになるが、常に昇圧回路９を動作状態にすると、スタンバイ状態のときでも数ｍＡの電流が消費される。一方、フラッシュメモリは、携帯機器に搭載されることが多いため、少なくともスタンバイ電流が１００μＡ以下であることが要求される。これを実現するために、一般的には、低周波発振回路１１を用いて昇圧回路９を間欠動作させている。
【００１１】
図６は、上記低周波発振回路１１の出力４１を、時間軸を横軸にとって示したものである。この図において、Ｔ１の期間に昇圧回路９が動作状態となり、Ｔ２の期間に昇圧回路９は非動作状態となる。このＴ２とＴ１の比（Ｔ２／Ｔ１）が大きいほど、昇圧回路９が動作している期間の割合が少なくなり、スタンバイ電流が低減される。しかし、Ｔ２の期間が長すぎると、昇圧回路９の非動作時間が増えるため、昇圧回路９の出力３７に蓄えられた読み出しに必要な電圧が、その信号に寄生しているジャンクションリークにより低下する。このジャンクションリークが異常でない限り、Ｔ２とＴ１の比は１０００倍以上の値を取ることが可能である。
【００１２】
スタンバイ時は間欠動作を行う必要があるが、スタンバイ時以外は間欠動作させる必要もなく、昇圧回路９を常に動作状態にすることが可能であるので、図５に示すように、チップ選択端子ＣＥからの信号４２と、低周波発振回路１１の出力４１の和をとり、その信号４０を昇圧回路９に供給する。
【００１３】
次に、このように構成された従来のフラッシュメモリセルにおける、プログラム（データ書き込み）時の主要な信号の遷移について、図７を参照しながら説明する。プログラムは、システムからフラッシュメモリにプログラムコマンドを書き込むことによって開始される。プログラムコマンドが入力されると、フラッシュメモリ内部のロジック回路（コマンド・ユーザー・インターフェイス：ＣＵＩ）がそれをプログラムコマンドと認識し、フラッシュメモリ内部の自動プログラムアルゴリズム処理を行う制御回路である、ライト・ステート・マシーン（ＷＳＭ）にプログラム開始の指令を出す。ＷＳＭは、ＷＳＭ内部に予め記憶されたアルゴリズムを元に、フラッシュメモリセルへのプログラム処理を行う。なお、ＷＳＭおよびＣＵＩは本明細書では図示していない。
【００１４】
ＷＳＭがプログラム処理を開始すると（図７中、Ａ点）、まず、基準電圧発生回路８によって基準電圧３９が発生される。そして、基準電圧３９が安定したところで、昇圧回路７が動作を始める（図７ではその出力３８で示す）。それとほぼ同時に、レギュレータ５、６が動作を開始し、その出力３４、３５が安定点に達する。レギュレータ６の出力３５が安定点に到達すると、Ｘ−デコーダ２がワード線の選択を開始し、ワード線３２にレギュレータ６で安定化された電圧３５が伝えられる。ワード線３２の電圧が安定したところで、Ｙ−デコーダ３が動作を開始し、ビット線３１にレギュレータ５で安定化された電圧３４が印加される。このような電圧印加状態で、フラッシュメモリセル１のドレイン３１からソース３３に電流が流れ、ドレイン近傍で発生したホットエレクトロンがフラッシュメモリセル１のフローティングゲートに注入されてフラッシュメモリセル１がプログラムされる。
【００１５】
ここで、ビット線３１に電圧を印加する期間Ｐは予め決められており、これが完了したのち、フラッシュメモリセル１はＷＳＭによりベリファイされ、正しくプログラムが実行されたか否かが検証される。実際のフラッシュメモリでは、これらの内部電圧設定、プログラムパルス印加およびベリファイ動作のために、合わせて１０μｓから２０μｓ程度の時間が必要になる。以上がプログラム時の動作である。このフラッシュメモリのプログラム時において、ワード線電圧およびビット線電圧は、内部トランジスタのブレークダウンやフラッシュメモリセルの信頼性低下を防ぐために、極めて正確にコントロールされる必要がある。従って、レギュレータ５、６の基準電圧３９としては高い精度が必要とされる。
【００１６】
次に、このような正確な基準電圧３９を発生するための基準電圧発生回路について、図８を参照しながら説明する。一般に、基準電圧の発生にはバンドギャップ回路が用いられることが多い。これは、シリコンのＰＮ接合のバンドギャップ電圧を利用した基準電圧発生回路であるが、フラッシュメモリではフラッシュメモリセルを用いた基準電圧発生回路を用いる方が有利であるため、ここではフラッシュメモリセルを用いた基準電圧発生回路を示している。これは、フラッシュメモリセルを用いることにより、ウェハ完了後にフラッシュメモリセルの閾値を調整することができ、基準電圧のプロセス依存（前半工程（ウェハ工程の完了まで）への依存）を最小にすることができるからである。
【００１７】
図中、５１および５２は同一サイズのフラッシュメモリセルである。また、５３および５４はフラッシュメモリセル５１および５２の閾値電圧が経時変化しないように、フラッシュメモリセルのドレイン電圧を調整するためのバイアストランジスタであり、その出力６１、６２はフラッシュメモリ５１．５２のドレインに接続される．通常、バイアストランジスタ５３、、５４のゲート６６には２Ｖ程度の電圧が印加される。５５および５６はロード（負荷）となるＰチャネル型トランジスタである．トランジスタ５５のドレイン６３はトランジスタ５５と５６の両方のゲートに接続され、トランジスタ５６のドレイン６４は出力（基準電圧）３９の電圧を直接制御する出力トランジスタ５７のゲートに接続されている。また、５８および５９は出力３９の電圧を分割してフラッシュメモリセル１のゲートにフィードバックをかけるための抵抗である。
【００１８】
ここで、フラッシュメモリセル５１の閾値をフラッシュメモリセル５２の閾値よりも低く設定しておくと、図９に示すようにフラッシュメモリセル５１を流れる電流Ｉ１とフラッシュメモリセル５２に流れる電流Ｉ２が同じとなる交点Ａにおいて、この回路は安定状態になる。よって、ウェハ工程が完了した時点で、フラッシュメモリセル５１および５２の各々の閾値Ｖｔｈを微調整することにより、ウェハ特性に依存することなく所望の基準電圧を得ることが可能となる。
【００１９】
上記回路では、フラッシュメモリセル５１、５２およびロードであるトランジスタ５５、５６の両方に電流を流し、かつ、出力トランジスタ５７の閾値による出力低下をなくすために、この回路の電源となるノード６０には、少なくとも５Ｖ〜６Ｖ程度の電圧が必要になる。しかし、最近のフラッシュメモリでは、電源電圧は３Ｖまたは１．８Ｖが一般的になってきており、電源電圧ＶＣＣをそのままこの回路に供給することは不可能であるため、昇圧回路２０が用いられる。この昇圧回路２０は、ＷＳＭから出力されるプログラム開始を示す命令信号６７を受けて、１．８Ｖ〜３Ｖの電源電圧から基準電圧発生に必要な５Ｖ〜６Ｖ程度の電圧への昇圧を開始する。
【００２０】
【発明が解決しようとする課題】
しかしながら、上記図８に示した昇圧回路２０がノード６０に充電を開始し、ノード６０が所定の電圧（５Ｖ〜６Ｖ程度）に到達するためには、数μｓ（１μｓ〜２μｓ程度）の時間が必要となる。そして、この期間、図５の昇圧回路７は電圧発生を開始せずに待ち時間となっている。一般に、フラッシュメモリのバイト単位のプログラム時間は、ダイナミックＲＡＭの書き込み時間と比べてほぼ２桁程度長くなっており、このような待ち時間により、さらにプログラム時間を増大させている。特に、フラッシュメモリの電源電圧が低くなるほど、この待ち時間は大きくなり、プログラム時間を益々増大させることになる。
【００２１】
本発明は、このような従来技術の課題を解決するべくなされたものであり、プログラム時間を短縮化し、さらに、チップ面積の縮小化を図ることができる不揮発性半導体記憶装置を提供することを目的とする。
【００２２】
【課題を解決するための手段】
本発明の不揮発性半導体記憶装置は、データを書き込みまたは消去する際に使用され、外部電源電圧よりも高い第１の電圧を発生する第１の昇圧回路と、データを読み出す際に使用され、外部電源電圧よりも高い第２の電圧を発生する第２の昇圧回路と、該第１の昇圧回路の出力に接続され、該第１の電圧を制御するレギュレータと、該レギュレータに入力される基準電圧を発生する基準電圧発生回路とを有する不揮発性半導体記憶装置において、該基準電圧発生回路の電源と、該第２の昇圧回路の出力とがトランジスタを介して接続され、データの書き込み動作または消去動作の開始直後に、該トランジスタを導通状態にする手段を有することを特徴とし、そのことにより上記目的が達成される。
【００２３】
上記構成によれば、読み出し用の昇圧回路を基準電圧用の昇圧回路として兼用して、制御回路等の回路点数を減らしてチップサイズの縮小化を図ることが可能である。
【００２４】
また、データの書き込みまたは消去の際に予め記憶されたアルゴリズムを元に処理を制御するコントロール回路をさらに備え、該コントロール回路からの信号を受けて、データの書き込み中または消去中は常に前記第２の昇圧回路を活性化状態にする手段を有することを特徴とする。
【００２５】
上記構成によれば、従来の不揮発性半導体記憶装置において必要であった、基準電圧用の昇圧回路が所定の電圧に到達するまでの時間を短縮して、プログラム時間を短縮化を図ることが可能である。
【００２６】
さらに、前記基準電圧発生回路は、第１のフラッシュメモリセルと第２のフラッシュメモリセルを備え、該第１のフラッシュメモリセルと該第２のフラッシュメモリセルの閾値差を用いて基準電圧を発生させる構造であって、該第１のフラッシュメモリセルおよび該第２のフラッシュメモリセルの動作範囲を、閾値電圧よりも低い電圧とすることを特徴とする。
【００２７】
本発明においては、読み出し用の昇圧回路の出力電圧を基準電圧生成のために用いるため、基準電圧発生回路は低電圧（４Ｖ前後）で動作することが必要である。上記構成によれば、低電圧動作が可能となり、読み出し用の昇圧回路を基準電圧用の昇圧回路として兼用した場合においても、所望の電圧を安定して生成することができ、低消費電力を実現することが可能となる。
【００２８】
【発明の実施の形態】
以下に、本発明の実施の形態について図面を参照しながら説明する。
【００２９】
図１は本発明の不揮発性半導体記憶装置の一実施形態であるフラッシュメモリの構成を示すブロック図である。図１中、１はフラッシュメモリセルであり、２はＸ−デコーダ、３はＹ−デコーダ、４はソーススイッチ、５、６はレギュレータ回路、７はプログラム用または消去用の高電圧を発生する昇圧回路であり、これらは図５に示した従来技術と同様の回路構成となっている。すなわち、フラッシュメモリ１のドレイン３１はビット線としてＹ−デコーダ３に接続され、そのゲート３２はワード線としてＸ−デコーダ２に接続され、そのソース３３はソーススイッチ４に接続されている。実際のフラッシュメモリでは、フラッシュメモリセル１がマトリックス状に複数個配置されており、Ｘ−デコーダ２およびＹ−デコーダ３により選択される。ソーススイッチ４は、フラッシュメモリの消去を行う際にフラッシュメモリセル１のソース３３に高電圧を印加し、プログラムまたは読み出しの際にはソース３３をＧＮＤに接続している。レギュレータ５は、基準電圧発生回路８からの基準信号３９を元に、昇圧回路７で発生された１０Ｖ前後の高電圧３８を安定化（レギュレート）させて、Ｙ−デコーダ３の入力３４に出力する。また、レギュレータ６は、基準電圧発生回路８からの基準信号３９を元に、昇圧回路７で発生させた１０Ｖ前後の高電圧３８を安定化させて出力３６に出力し、高電圧スイッチ１０を介してＸ−デコーダ２の入力３５に出力する。さらに、昇圧回路９は読み出しに必要な電圧を高電圧スイッチ１０を介してＸ−デコーダ２の入力３５に供給する。
【００３０】
本実施形態のフラッシュメモリにおいて、基準電圧発生回路８は図５に示した従来技術の構成とは異なり、読み出し用昇圧回路９の出力電圧３７を直接受けるように設計されている。図２にその回路例を示す。この基準電圧発生回路において、基準電圧を発生させる仕組みは図８に示した従来技術と同様であるが、動作原理が一部異なる。この基準電圧発生回路は、内蔵された２個のフラッシュメモリセル５１、５２の閾値差を利用して所望の電圧を安定して作り出すように構成されている。
【００３１】
図中、５１および５２は同一サイズのフラッシュメモリセルである。また、５３および５４はフラッシュメモリセル５１および５２の閾値電圧が経時変化しないように、フラッシュメモリセルのドレイン電圧を調整するためのバイアストランジスタであり、その出力６１、６２はフラッシュメモリ５１、５２のドレインに接続される。通常、バイアストランジスタ５３、５４のゲート６６には２Ｖ程度の電圧が印加される。５５および５６はロード（負荷）となるＰチャネル型トランジスタである。トランジスタ５５のドレイン６３はトランジスタ５５と５６の両方のゲートに接続され、トランジスタ５６のドレイン６４は出力（基準電圧）３９の電圧を直接制御する出力トランジスタ５７のゲートに接続されている。また、５８および５９は出力３９の電圧を分割してフラッシュメモリセル１のゲートにフィードバックをかけるための抵抗である。
【００３２】
この基準電圧発生回路において、その電源であるノード６０には、昇圧回路ではなくＰチャネル型トランジスタ７０が接続され、プログラムまたは消去開始と共にアクティブとなってＰチャネル型トランジスタ７０が導通状態となる。
【００３３】
ところで、従来技術においては、例えば出力（基準電圧）３９の電圧として３Ｖを生成する場合、フラッシュメモリセル５２の閾値電圧は３Ｖとし、フラッシュメモリセル５２のゲートに出力（基準電圧）３９の電圧をフィードバックさせる。また、フラッシュメモリセル５１の閾値電圧は２Ｖとし、フラッシュメモリセル５１のゲートに出力（基準電圧）３９の電圧を抵抗５８、５９により２／３に分割した電圧（出力３９が３Ｖの場合には２Ｖ）をフィードバックさせる。このように構成された基準電圧発生回路においては、図９に示したように、フラッシュメモリセル５１を流れる電流Ｉ１とフラッシュメモリセル５２を流れる電流Ｉ２が同じになる交点Ａにおいて、安定状態となる。このとき、フラッシュメモリセル５１および５２には、各々閾値電圧と同じ電圧がゲートにフィードバックされて、安定状態になる。
【００３４】
しかしながら、本発明にあっては、読み出し用の昇圧回路９を基準電圧用の昇圧回路として兼用して所望の電圧を安定して生成するため、上記従来技術における基準電圧発生回路では、読み出し用の昇圧回路９の出力電圧である４Ｖ前後の低電圧で動作させると、フラッシュメモリセル５１、５２を流れる電流Ｉ１、Ｉ２を供給するロードであるトランジスタ５５、５６のドレイン６３、６４の電圧が３Ｖ程度となる。出力トランジスタ５７はトランジスタ５６のドレイン６４がゲートに接続されており、出力（基準電圧）３９は、上記トランジスタ５６のドレイン６４の電圧から出力トランジスタ５７の閾値による出力低下があるため、さらに低い電圧となり、安定して３Ｖを生成することができない。
【００３５】
そこで、本実施形態の基準電圧発生回路においては、読み出し用の昇圧回路を基準電圧用の昇圧回路として兼用するため、低電圧（４Ｖ前後）での動作が必要となる。例えば、出力（基準電圧）３９の電圧として２．２Ｖを生成する場合、フラッシュメモリセル５２の閾値電圧は２．５Ｖとし、フラッシュメモリセル５２のゲートに出力（基準電圧）３９の電圧をフィードバックさせる。また、フラッシュメモリセル５１の閾値電圧は１．５Ｖとし、フラッシュメモリセル５１のゲートに出力（基準電圧）３９の電圧を抵抗５８、５９により６／１１に分割した電圧（出力３９が２．２Ｖの場合には１．２Ｖ）をフィードバックさせる。このように構成された基準電圧発生回路においては、図９に示したように、フラッシュメモリセル５１を流れる電流Ｉ１とフラッシュメモリセル５２を流れる電流Ｉ２が同じになる交点Ａにおいて、安定状態となる。このとき、フラッシュメモリセル５１および５２には、各々閾値電圧よりも０．３Ｖだけ低い電圧がゲートにフィードバックされて、安定状態になる。その結果、従来技術のようにフラッシュメモリセル５１、５２に各々閾値電圧と同じ電圧をフィードバックする構成に比べて、安定状態で各フラッシュメモリセルに流れる電流は小さくなる。よって、低電圧（４Ｖ前後）の動作においても、トランジスタ５６の出力６４を高いレベルで安定状態にすることができ、出力トランジスタ５７の閾値による出力低下があっても、安定した基準電圧２．２Ｖを生成することができる。
【００３６】
なお、レギュレータに入力される基準電圧は、その電圧レベルに違いがあっても、その電圧に調整するだけでよいため、基準電圧には電圧レベルではなく、安定した電圧であることが求められる。よって、本実施形態では従来よりも基準電圧が低くなっているが、問題は生じない。また、本実施形態ではフラッシュメモリセルにフィードバックする電圧を閾値電圧よりも０．３Ｖ低い電圧としているが、回路の仕様やプロセスの違いによっても異なるものの、閾値電圧から０．１Ｖ〜０．８Ｖ程度の範囲であるのが好ましい。これは、閾値電圧とあまり差が無いと定電圧で動作せず、閾値電圧との差が大きいとフラッシュメモリセルに流れる電流が小さくなりすぎて基準電圧が不安定になるからである。
【００３７】
図１中の信号４３は、主としてプログラムまたは消去の際にアルゴリズムにより処理を制御するＷＳＭからの信号であり、プログラムまたは消去動作中に活性化する信号である。この信号４３と、低周波発振回路１１の出力４１（発振周波数は読み出し時と同様）との和４０を取って昇圧回路９を制御することにより、プログラムまたは消去中に昇圧回路９が動作し、基準電圧発生回路８が正常な基準電圧３９を発生させるために十分な電力を供給することが可能になる。
【００３８】
この構成によれば、フラッシュメモリに電源が投入されている間は常に、Ｐチャネル型トランジスタ７０のソース７１が読み出し用昇圧回路９により４Ｖ〜５Ｖ程度に充電される。昇圧回路９からは常に４Ｖ〜５Ｖ程度の電圧が発生されているので、昇圧回路９が所定の電圧に到達するまでの時間は考慮しなくてもよい。そして、プログラム開始と共にＰチャネル型トランジスタ７０が導通し、図２中のノード６０を充電して基準電圧発生回路の出力３９を素早く所定の電圧に安定させることが可能となる。図３に、そのタイミングを示す。これにより、図１中の昇圧回路７の待ち時間がなくなり、プログラム時間が短縮化される。
【００３９】
さらに、上記構成によれば、従来基準電圧発生用と読み出し電圧発生用に個別に設けていた昇圧回路を読み出し用の昇圧回路１セットで賄うことが可能になる。従って、出力電圧の安定化回路等、両昇圧回路で重複して設けていた制御回路を削減することが可能となり、チップ面積の縮小化にも寄与する。
【００４０】
【発明の効果】
以上詳述したように、本発明によれば、基準電圧用の昇圧回路が所定の電圧に到達するまでの時間１μｓ〜２μｓを短縮して、全プログラム時間、すなわち、プログラムパルス印加およびベリファイ動作のために必要な時間１０μｓ〜２０μｓに対して１０％の短縮化を図ることができる。また、従来は読み出し用と基準電圧用に２セット必要であった昇圧回路が読み出し用の１セットだけでよいため、両昇圧回路で重複して設けていた制御回路等の回路点数を削減し、チップサイズの縮小化を図ることができる。
【００４１】
さらに、本発明によれば、基準電圧発生回路を低電圧動作させることが可能であり、読み出し用の昇圧回路の出力電圧を用いた場合でも、所望の電圧を安定して生成することができ、低電圧動作による消費電力の低減効果も得ることができる。
【図面の簡単な説明】
【図１】本発明の一実施形態であるフラッシュメモリの構成を示すブロック図である。
【図２】本発明の一実施形態であるフラッシュメモリにおける基準電圧発生回路を示す回路図である。
【図３】本発明の一実施形態であるフラッシュメモリの動作を説明するためのタイミング図である。
【図４】一般的なフラッシュメモリセルの構成を示す断面図である。
【図５】従来のフラッシュメモリの構成を示すブロック図である。
【図６】従来のフラッシュメモリの動作を説明するためのタイミング図である。
【図７】従来のフラッシュメモリの動作を説明するためのタイミング図である。
【図８】従来の基準電圧発生回路を示す回路図である。
【図９】基準電圧発生回路の特性を説明するための図である。
【符号の説明】
１  フラッシュメモリセル
２  Ｘ−デコーダ
３  Ｙ−デコーダ
４  ソーススイッチ
５、６  レギュレータ
７、９  昇圧回路
８  基準電圧発生回路
１０  高電圧スイッチ
１１  低周波発振回路
２０  昇圧回路
２１、２２  拡散領域
２４  フローティングゲート
２３、２５  酸化膜
２６  コントロールゲート
３１  フラッシュメモリセルのドレイン
３２  フラッシュメモリセルのゲート
３３  フラッシュメモリセルのソース
３４  Ｙ−デコーダの入力
３５  Ｘ−デコーダの入力
３６  レギュレータの出力
３７  昇圧回路９の出力
３８  昇圧回路７で発生された高電圧
３９  基準信号
４０  チップ選択端子からの信号と低周波発振回路の出力の和
４２  チップ選択端子からの信号
４１  低周波発振回路の出力
４３  ＷＳＭからの信号
５１、５２  フラッシュメモリセル
５３、５４  バイアストランジスタ
５５、５６  Ｐチャネル型トランジスタ
５７  出力トランジスタ
５８、５９  抵抗
６０  ノード
６１、６２  トランジスタ５３、５４の出力
６６  バイアストランジスタのゲート
６７  プログラム開始を示す命令信号
６３、６４  トランジスタ５５、５６の出力
６５  フラッシュメモリセル５１にフィードバックをかけるための、抵抗分割された電圧
７０  Ｐチャネル型トランジスタ
７１  Ｐチャネル型トランジスタのソース
７２  Ｐチャネル型トランジスタのゲート
【図１】
0003756067.tif 000002
【図２】
0003756067.tif 000003
【図３】
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【図４】
0003756067.tif 000005
【図５】
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【図６】
0003756067.tif 000007
【図７】
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【図８】
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【図９】
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