(57)【特許請求の範囲】
【請求項１】
メモリチップを有する磁気抵抗ランダムアクセルメモリ（ＭＲＡＭ）配置物であって、
該メモリチップは、
複数のビット線と複数のワード線とを含む複数の線と、
複数のメモリセルブロックに分割されているメモリセルアレイであって、該メモリセルアレイは、該メモリセルアレイを通る該複数の線に接続されており、該複数のメモリセルブロックを通る該複数のビット線および該複数のワード線は、該複数のメモリセルブロックのそれぞれに対して入力側および出力側を有する、メモリセルアレイと、
供給電圧を受け取る電圧調整装置と
を備え、
該電圧調整装置は、該複数のビット線および該複数のワード線のうちの少なくとも１つに接続されており、該電圧調整装置に接続されている該複数のビット線および該複数のワード線のうちの少なくとも１つは、固定された複数の動作電圧を該メモリセルアレイに供給するための複数の供給線として機能し、該複数の供給線の入力側と該複数のメモリセルブロックのそれぞれを通る該複数の供給線の出力側との間で電圧降下が起こることにより、降下された電圧を提供し、該電圧調整装置は、複数の電圧調整器を有しており、該複数のメモリセルブロックのそれぞれは、該複数の電圧調整器のうちの１つに接続されており、該複数の電圧調整器は、該複数の供給線に接続されており、かつ、それぞれの場合において互いに異なる該固定された複数の動作電圧を該複数のメモリセルブロックに供給し、該降下された電圧は、該複数の電圧調整器のうちの少なくとも１つに供給され、
該複数のメモリセルブロックは、第１のメモリセルブロックと第２のメモリセルブロックとを含み、
該複数の電圧調整器のそれぞれは、入力を有しており、
該第１のメモリセルブロックのそれぞれの供給線のそれぞれの出力側は、該第２のメモリセルブロックに接続されているそれぞれの電圧調整器の入力に接続されており、該それぞれの電圧調整器の入力に該供給電圧を供給する、ＭＲＡＭ配置物。
【請求項２】
複数の制御されたワード線ドライバを含み、該複数の制御されたワード線ドライバのうちの１つが前記複数の電圧安定器のそれぞれと前記複数のメモリセルブロックのそれぞれとの間に配置されている、請求項１に記載のＭＲＡＭ配置物。
【請求項３】
磁気抵抗ランダムアクセルメモリ（ＭＲＡＭ）配置物であって、
複数のビット線と該複数のビット線に交叉している複数のワード線とを含む複数の線と、
複数のメモリセルを有するメモリセルアレイであって、該複数のメモリセルは、該メモリセルアレイを通る該複数の線の交叉位置に配置されており、該メモリセルアレイは、該複数の線のうちの１つの方向に連続して配置されている複数のメモリセルブロックに分割されており、該複数の線は、該複数のメモリセルブロックを通り、該複数のメモリセルブロックのそれぞれに対して入力側および出力側を規定する、メモリブロックアレイと、
複数の電圧調整器を有する電圧調整装置と
を備え、
該複数の電圧調整器のそれぞれは、供給電圧を受け取り、該複数の電圧調整器は、該複数のワード線および該複数のビット線のうちの少なくとも１つに接続されており、該複数の電圧調整器に接続されている該複数のワード線および該複数のビット線のうちの少なくとも１つは、固定された複数の動作電圧を該メモリセルアレイに供給するための複数の供給線として機能し、該複数の供給線の入力側と該複数の供給線の出力側との間で電圧降下が起こることにより、降下された電圧を提供し、該複数の電圧調整器のうちの１つは、複数のメモリセルブロックのそれぞれの上流側の該複数の供給線のうちの１つに接続されており、該複数の電圧調整器は、該複数のメモセルブロックの連続する方向において、それぞれの場合において互いに異なる該固定された複数の動作電圧を該複数のメモリセルブロックに供給し、該降下された電圧は、該複数の電圧調整器のうちの少なくとも１つに供給され、
該複数のメモリセルブロックは、第１のメモリセルブロックと第２のメモリセルブロックとを含み、
該複数の電圧調整器のそれぞれは、入力を有しており、
該第１のメモリセルブロックのそれぞれの供給線のそれぞれの出力側は、該第２のメモリセルブロックに接続されているそれぞれの電圧調整器の入力に接続されており、該それぞれの電圧調整器の入力に該供給電圧を供給する、ＭＲＡＭ配置物。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、メモリチップを有するＭＲＡＭ配置物に関する。このメモリチップは、電源と、メモリセルフィールドとの間に、定常電圧調整装置（Ｓｐａｎｎｕｎｇｓ−Ｋｏｎｓｔａｎｔｒｅｇｌｅｒｅｉｎｒｉｃｈｔｕｎｇ）を有し、この電圧調整装置は、ワード線および／またはビット線を介して、一定の動作電圧を、そのメモリセルフィールドに供給し、ここで、その定常電圧調整装置と接続された、そのワード線および／またはビット線の入口と、そのワード線および／またはビット線の出口との間には、電圧の降下が存在する。
【０００２】
図２は、従来のＭＲＡＭのメモリセルフィールドの構造を示す。これは、ワード線ＷＬ１、ＷＬ２、ＷＬ３、．．．およびビット線ＢＬ１、ＢＬ２、ＢＬ３、ＢＬ４、．．．からなり、これらのビット線ＢＬ１、ＢＬ２、ＢＬ３、ＢＬ４は、これらのワード線ＷＬ１、ＷＬ２、ＷＬ３、．．．と、本質的に垂直に交叉している。これらのワード線ＷＬ１、ＷＬ２、ＷＬ３、．．．と、これらのビット線ＢＬ１、ＢＬ２、ＢＬ３、ＢＬ４との間のそのこの交叉位置には、メモリセルが配置されている。このメモリセルは、それぞれ、１つの抵抗Ｒ１１、Ｒ１２、．．．、Ｒ３３、Ｒ３４（一般的にはＲｉｊ）によって、示される。
【０００３】
この抵抗Ｒｉｊは、トンネル電流の経路を表す。このトンネル電流は、ワード線（例えば、ワード線ＷＬ２）と、ビット線（例えば、ビット線ＢＬ３）との間に電位差が生じるときに、このワード線ＷＬ２と、このビット線ＢＬ３との間に流れる。次いで、メモリセルに書かれた磁場に依存して、このトンネル電流がより大きいか、またはより小さな値をとる。換言すれば、そのメモリーセルは、二値抵抗（Ｂｉｎａｅｒｗｉｄｅｒｓｔａｎｄ）として、理解され得る。この二値抵抗は、より大きいか、またはより小さな抵抗値でプログラミングされている。次いで、この２つの抵抗値には、情報ユニット「１」または「０」が割り当てられ得る。
【０００４】
従って、メモリーセルのプログラミングは、磁場の配置によって達成される。今度は、メモリーセルを、値「０」または「１」へとプログラミングするために、その磁場は、特定の閾値を超過せねばならない。ここで、そのメモリーセルは、磁気的ヒステリシスを有することに注意せねばならない。
【０００５】
図２において示されるように、例えば、ワード線ＷＬ２において流れる直流Ｉ２が、このワード線ＷＬ２の周りに磁場Ｍを生じる。今度は、電流Ｉ２が逆向きの方向を流れるときに、磁場Ｍの方向は、逆向きになる。ここで、磁場Ｍの方向は、メモリセルにおいて「１」または「０」が書き込まれるかどうかを決定する。ここで、ワード線ＷＬ２における電流Ｉ２は、情報ユニット「１」を意味すると仮定する。次いで、ワード線ＷＬ２に接続されたすべてのメモリセル、すなわち、抵抗Ｒ２１、Ｒ２２、Ｒ２３およびＲ２４を有するそのメモリセルは、電流Ｉ２を通じて磁場Ｍと衝突する。この抵抗Ｒ２１、Ｒ２２、Ｒ２３およびＲ２４を有するこのメモリセルのこのヒステレシスは、ここで、その磁場Ｍ単独では、これらすべてのメモリセルを、「０」状態から「１」状態へと変更するのにはまだ十分に強くないように生じる。むしろ、なおさらなるビット線（例えば、ビット線ＢＬ３）は、そのビット線ＢＬ３のインターフェイスにおいて、ワード線ＷＬ２とともに磁場を生成するために、電流Ｉ１を用いて制御されなければならない。この磁場は、その電流Ｉ１およびＩ２により生成した磁場の重複によって、そのインターフェイス、すなわち抵抗Ｒ２３において、例えば、「０」状態を「１」状態へと導くのに十分強くなる。換言すれば、選択されたワード線ＷＬｉおよび選択されたビット線ＢＬｊの制御によって、そのメモリセルが、このワード線およびビット線のインターフェイス上で、それぞれの電流によって生成される磁場の方向に依存して、「０」状態または「１」状態においてプログラミングすることが可能になる。
【０００６】
ここで、ＭＲＡＭ一般において出現する問題は、比較的高い能力およびエネルギー消費にある。このことは、その電圧降下が、ＭＲＡＭセル中において、技術的原因で、原則として、０．５Ｖを超えないことに基づく。このことは、以下の利点を有する：そのワード線およびビット線が、比較的低い電圧（例えば、０．５Ｖ）において作動すること。しかし、メモリチップへの供給電圧は、本質的に高く、そして特に２〜３Ｖにある。この理由から、２〜３Ｖの電圧供給と、ワード線ＷＬｉおよびビット線ＢＬｊを有する本来のメモリセルフィールドとの間において、構成されるＭＲＡＭ配置物には、定常電圧調整装置ＫＲが備えられる。これは、図２において、ワード線ＷＬ２について示されているとおりである。この定常電圧調整装置は、２Ｖ〜３Ｖの供給電圧を０．５Ｖへと変換し、これは次いで、あるワード線ドライバＷＴを通じて、ワード線ＷＬ２に与えられる。残りのワード線ＷＬ１、ＷＬ３．．．には、対応する定常電圧調整装置が提供される。
【０００７】
メモリセルフィールドにおいて０．５Ｖへと、それぞれのワード線上で降下することから、ワード線の出口、すなわち例えば、ワード線ＷＬ２の出口において、今度は、０Ｖとなる。これは、図２に示されるとおりである。
【０００８】
２〜３Ｖの供給電圧の０．５Ｖへの変換は、今度は、エネルギーおよび性能のほとんどが「浪費」されることを意味する。なぜなら、事実上、定常電圧調整装置ＫＲが、供給された２〜３Ｖを供給電圧のたった０．５Ｖへと変更して、従って、１６〜２５％が使用され、他方で残りの８４〜７５％は使用されないからである。
【０００９】
このようなエネルギーおよび性能の平衡は、自明の理由から、特に、満足行くものではなく、そして可能な限り回避されるべきである。しかし、この問題は、これまでは、解決策が存在しなかった。なぜなら、ＭＲＡＭセルは、およそ０．５Ｖのみを必要とし、他方で、一般のメモリチップ−電圧供給値が２〜３Ｖを有するからである。
【００１０】
【発明が解決しようとする課題】
従って、本発明の課題は、ＭＲＡＭ配置物を製造することである。この配置物において、そのメモリチップの電圧供給がより良好に利用され、その結果、実質的に性能の損失がなくなる。
【００１１】
【課題を解決するための手段】
この課題は、上記の技術のＭＲＡＭ配置物において、本発明に従って、このメモリセルフィールドは、複数のメモリセルブロックに分割されており、そしてそのメモリセルブロックは、定常電圧調整装置によって、それぞれ互いに異なる一定の動作電圧が供給されることによって解決される。ここで、その定常電圧調整装置は、複数の定常電圧調整器（Ｓｐａｎｎｕｎｇｓ−Ｋｏｎｓｔａｎｔｒｅｇｌｅｒ）を備え、そしてそれぞれのメモリセルブロックには、それぞれ、１つの定常電圧調整器が配置されている。好ましい様式において、第一のメモリセルブロックのワード線および／またはビット線の出口は、第二のメモリセルブロックの定常電圧調整器の入口を有する電圧供給として存在し、そして以下同様にそのように接続される。
【００１２】
本発明は以下を提供する。
【００１３】
１つの局面において、本発明は、メモリチップを有するＭＲＡＭ配置物を提供する。上記ＭＲＡＭ配置物は、電源（２〜３Ｖ）と、メモリセルフィールドとの間に、定常電圧調整装置（ＫＲ）を有し、上記定常電圧調整装置は、ワード線および／またはビット線（ＷＬｉ；ＢＬｊ）を介して、一定の動作電圧をメモリセルフィールドに送達し；
上記定常電圧調整装置（ＫＲ）と接続された上記ワード線および／またはビット線（ＷＬｉ；ＢＬｊ）の入口と、上記ワード線および／またはビット線出口との間に、電圧降下が存在し；
上記メモリセルフィールドが、複数のメモリセルブロック（ＺＢ１、ＺＢ２）へと分割されており、そして
上記メモリセルブロック（ＺＢ１、ＺＢ２）が、上記定常電圧調整装置（ＫＲ）によって、それぞれ、互いに異なる一定の動作電圧が供給され、ここで、
上記定常電圧調整装置（ＫＲ）が、複数の定常電圧調整器（ＫＲ１、ＫＲ２）ヲ備え、そして各々のメモリセルブロック（ＺＢ１、ＺＢ２）に、それぞれ、定常電圧調整器（ＫＲ１、ＫＲ２）が割り当てられていることを特徴とする。
【００１４】
１つの実施形態において、本発明は、第一のメモリセルブロック（ＺＢ１）の上記ワード線および／またはビット線（ＷＬｉ；ＢＬｊ）の出口が、第二のメモリセルブロック（ＺＢ２）の定常電圧調整器（ＫＲ２）の入口と接続されていることを特徴とする。
【００１５】
別の実施形態において、本発明は、上記定常電圧調整器（ＫＲ１、ＫＲ２）の各々、および上記メモリセルブロック（ＺＢ１、ＺＢ２）の各々が、それぞれ、ワード線ドライバ（ＷＴ１、ＷＴ２）を備えることを特徴とする。
【００１６】
【発明の実施の形態】
次いで、そのＭＲＡＭ配置物は、本発明に従って、複数のメモリセルブロックに分割されており、ここで、それぞれの各々のメモリセルブロックにおいて、ワード線およびビット線は、他のメモリセルブロックとは異なる動作電圧を用いて制御される。
【００１７】
【実施例】
以下に本発明を、図面を参照することによってさらに詳細に説明する。
【００１８】
図２は、上記に説明した。これらの図において、互いに対応する構成要素について、それぞれ等価な対応する印が使用されている。
【００１９】
図１は、セルブロックＺＢ１およびＺＢ２を示す。これらのセルブロックは、それぞれ、図２のメモリセルフィールドと同様の方法で、ワード線ＷＬ１、ＷＬ２、ＷＬ３、．．．およびビット線ＢＬ１、ＢＬ２、ＢＬ３、．．．ならびに各々、抵抗Ｒ１１、Ｒ２２、．．．Ｒ３３、Ｒ３４から形成されたメモリセルでもって形成されたメモリセルで構成されている。本明細書において、実施例として、ワード線ＷＬ２およびビット線ＢＬ３のみを、このメモリセルブロックＺＢ１およびＺＢ２において示す。
【００２０】
本明細書において、メモリチップへの電圧供給は、通常のように、およそ２．５Ｖの供給電圧を送達することになる。このおよそ２．５Ｖの供給電圧は、第一の定常電圧調整器ＫＲ１に供給される。この定常電圧調整器ＫＲ１は、そこから、２Ｖの定常電圧を送達する。この２Ｖの電圧は、第一の供給されたワード線ドライバＷＴ１を介して、メモリセルブロックＺＢ１のワード線ＷＬ２に供給される。残りのワード線およびビット線は、対応する定常電圧調整器を用いて、それぞれ対応する入口において提供されている。
【００２１】
次いで、ワード線ＷＬ２の出口において、およそ０．５Ｖの電圧降下に起因して、およそ１．５Ｖの電圧が存在する。この１．５Ｖの電圧は、第二の定常電圧調整器ＫＲ２に供給される。次いで、この第二の定常電圧調整器は、およそ１．５Ｖの「供給電圧」から、１Ｖの定常電圧を生成し、この１Ｖの定常電圧は、第二のワード線ドライバＷＴ２を介して、その第二のメモリセルブロックＺＢ２のワード線ＷＬ２において「＋１Ｖ」として割り当てられる。
【００２２】
定常電圧調整器ＫＲ２と類似する定常電圧調整器が、メモリセルブロックＺＢ１の残りのワード線およびビット線の出口の入口側に、そしてメモリセルブロックＺＢ２の残りのワード線およびビット線の入口の出口側に接続されている。それによって、メモリセルブロックＺＢ２のワード線およびビット線の全体に、定常な１Ｖおよび−１Ｖが供給される。次いで、メモリセルブロックＺＢ２のワード線およびビット線の出口において、それぞれおよそ０．５Ｖが提供され、その電圧は、必要に応じて、さらなる定常電圧調整の後になお、第三のメモリセルブロックへと供給され得る。
【００２３】
上記実施例から、それぞれのメモリセルブロックにおいて、０．５Ｖの電圧降下を受容し、そしてそれぞれのメモリセルブロックについて、一定の定常電圧が保証されねばならないときに、本発明によって、少なくとも、さらなる二重の利用なしに、およそ２．５Ｖの供給電圧を提供することが可能である。
【００２４】
【発明の効果】
本発明は、複数のメモリセルブロック（ＺＢ１、ＺＢ２）において、それぞれ互いに異なる動作電圧が供給され、その結果、２〜３Ｖのチップ電圧供給のより良好な利用が可能になるＭＲＡＭ配置物に関する。
【図面の簡単な説明】
【図１】図１は、本発明に従うＭＲＡＭ配置物のブロック図である。
【図２】図２は、構成されるＭＲＡＭ配置物の模式図である。
【図１】
0003790446.tif 000002
【図２】
0003790446.tif 000003