(57)【特許請求の範囲】
【請求項１】
クロックパルスを第１及び第２位相調整回路に入力し、少なくとも一方の位相調整回路の複数のスイッチング素子の導通素子数を制御することによって第１及び第２位相調整回路が出力する第１及び第２パルス間の位相差を調整する位相調整手段を有する補正回路において、
前記位相調整手段は、前記第１及び第２パルス間の立上りずれおよび立下りずれを検出する検出手段と、前記検出手段が立上りずれを検出した回数と立下りずれを検出した回数をカウントするカウント手段と、を有し、前記カウント手段がカウントした立上りずれ検出回数相当および立下りずれ検出回数相当に、前記複数のスイッチング素子の、立上り位相調整用の導通素子の数および立下り位相調整用の導通素子の数を制御して立上り位相と立下り位相とを独立に調整する、ことを特徴とする補正回路。
【請求項２】
第１位相調整回路は、クロックパルスのＨレベルで導通しＬレベルで非導通の、第１組の第１スイッチング素子と、第１組の第１補正信号によって導通／非導通が制御される第１組の第２スイッチング素子とを直列に接続した第１直列回路、の複数個を並列に、定電圧電源と第１パルス出力線との間に接続し、クロックパルスのＬレベルで導通する第２組の第１スイッチング素子と、第１組の第２補正信号によって導通／非導通が制御される第２組の第２スイッチング素子とを直列に接続した第２直列回路、の複数個を並列に、基準電位と第１パルス出力線との間に接続したものであり；
第２位相調整回路は、クロックパルスのＨレベルで導通しＬレベルで非導通の、第３組の第１スイッチング素子と、第２組の第１補正信号によって導通／非導通が制御される第３組の第２スイッチング素子とを直列に接続した第３直列回路、の複数個を並列に、定電圧電源と第２パルス出力線との間に接続し、入力パルスのＬレベルで導通する第４組の第１スイッチング素子と、第２組の第２補正信号によって導通／非導通が制御される第４組の第２スイッチング素子とを直列に接続した第４直列回路、の複数個を並列に、基準電位と第２パルス出力線との間に接続したものである；
請求項１に記載の、補正回路。
【請求項３】
前記カウント手段は、第２パルスの立上り位相が第１パルスの立上り位相より先行した回数をカウントするカウント手段，第１出力パルスの立上り位相が第２パルスの立上り位相より先行した回数をカウントする第１組の第２カウント手段，第２パルスの立下り位相が第１パルスの立下り位相より先行した回数をカウントする第２組の第１カウント手段、および、第１パルスの立下り位相が第２出力パルスの立下り位相より先行した回数をカウントする第２組の第２カウント手段、を含み、
前記位相調整手段は、第１組の第１カウント手段のカウントデータを第１組の第１補正信号に変換する第１組の第１デコーダ，第１組の第２カウント手段のカウントデータを第１組の第２補正信号に変換する第１組の第２デコーダ，第２組の第１カウント手段のカウントデータを第２組の第１補正信号に変換する第２組の第１デコーダ、および、第２組の第２カウント手段のカウントデータを第２組の第２補正信号に変換する第２組の第２デコーダ、を含む請求項１又は２に記載の補正回路。
【請求項４】
前記位相調整手段は、スタート指示信号に応答して第１組の第１および第２カウント手段ならびに第２組の第１および第２カウント手段の、前記カウントを許可する手段を更に含む、請求項３に記載の補正回路。
【請求項５】
前記位相調整手段は、リセット指示信号に応答して第１組の第１および第２カウント手段ならびに第２組の第１および第２カウント手段の各カウントデータを初期化する手段を更に含む、請求項３又は４に記載の補正回路。
【請求項６】
前記初期化手段は、第２パルスの立上り位相が第１パルスの立上り位相より先行したとき第１組の第２カウント手段のカウントデータを初期化し、第１パルスの立上り位相が第２パルスの立上り位相より先行したときは第１組の第１カウント手段のカウントデータを初期化し、第２パルスの立下り位相が第１パルスの立下り位相より先行したとき第２組の第２カウント手段のカウントデータを初期化し、第１パルスの立下り位相が第２パルスの立下り位相より先行したときは第２組の第１カウント手段のカウントデータを初期化する、請求項５に記載の補正回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、異るライン上のパルス間の時間差を補正する回路に関し、特に、これに限定する意図ではないが、いわゆるクロックパルスのスキュ−補正回路に関する。
【０００２】
【従来の技術】
近年の半導体の進歩は著しいものがあり、半導体素子の状態切換り時間は、１μsec程度から、０．５μsec，０．３５μsec，０．２５μsec，０．１８μsecと短いもの、すなわち動作が高速のものが提供される。また、配線層においても２層から３層そして５層，７層と進んできている。１μsec程度までの動作時間の半導体素子の応答時間遅れは、ゲート遅延が支配的であったが、高速動作のものでは、ゲート遅延よりも配線遅延が全体の５０％以上のウェイトをしめるようになってきている。各ツールベンダーや半導体製造メーカーがこれらを解決するために努力している。
【０００３】
しかしながら、特にＲＴＬ設計によりクロックの遅延のスキューが問題になっている。クロックパルスを各所各半導体回路に分岐供給する場合、クロックバッファ（クロックパルス増幅器）にて増幅してから分岐するとか、分岐線のそれぞれにクロックバッファを介挿するとかして、クロックパルスの劣化を防止するが、分岐線の配線長，配線パタ−ンの相異やそれに接続された電気回路素子数や特性又は配置により、基準電位／分岐線間の静電容量が異なり、これがクロックパルスの遅延量のばらつきを生ずる。これによって異なる分岐線上のクロックパルス間に位相ずれ（スキュー）が発生してしまう。
【０００４】
従来は、大きなスキュ−が発生すると、回路レイアウト結果からバックアノテーションを行ない、遅延情報に対応してクロックバッファを変更することにより対応してきた。しかしこの作業では、遅延情報はＭＡＸ値ＭＩＮ値として予測されるもので、実デバイス上では吸収されず、分岐線に接続した次段のフリップフロップのデータホールドに頼ることが多く、再レイアウトの作業が発生してしまう。
【０００５】
特開平６−２７３４７８号公報には、複数のクロックパルス出力線のそれぞれに、可変遅延回路を接続して異なるパルス出力線の各パルス間の位相差を位相比較回路で比較して、位相が進んでいるパルスが乗ったパルス出力線に接続された可変遅延回路の遅延時間を長くして、異なるパルス出力線の各パルス間の位相差を小さくするクロックスキュ−補正回路が開示されている。この補正回路は、クロックを供給するためのパスとそれに対応した帰還パスに可変遅延回路を設け、位相比較の結果により遅延時間を調整し、クロック分配系におけるクロック信号の位相ずれを補正する。そこで用いられる可変遅延回路は、クロックパルス出力線と基準電位（機器アース）の間に、それらの間の静電容量を多段階に切換えるための複数個ｎのスイッチング素子を並列に接続して、ａ個のスイッチング素子を導通にして静電容量をａ対応値としてその分の遅延をクロックパルスに与えるものである。
【０００６】
【発明が解決しようとする課題】
しかしながら、位相遅れが少い方のパルスを、パルス信号線に静電容量を付加して遅延させて異種ライン上のクロックパルス間の位相ずれを小さくするものであるので、遅延量が大きいパルスの鈍りが大きく、パルスが劣化する。
【０００７】
本発明は、異るライン上のパルス間の立上り位相差および立下り位相差を自動的に小さくする補正回路を提供することを目的とする。
【０００８】
【課題を解決するための手段】
（１）クロックパルス(CLK)を第１及び第２位相調整回路(BUF2A,BUF2B)に入力し、少なくとも一方の位相調整回路の複数のスイッチング素子の導通素子数を制御することによって第１及び第２位相調整回路が出力する第１及び第２パルス(TpCA,TpCB)間の位相差を調整する位相調整手段(10)を有する補正回路において、
前記位相調整手段(10)は、前記第１及び第２パルス間の立上りずれおよび立下りずれを検出する検出手段(15〜１７)と、前記検出手段が立上りずれを検出した回数と立下りずれを検出した回数をカウントするカウント手段(18,28)と、を有し、前記カウント手段がカウントした立上りずれ検出回数相当および立下りずれ検出回数相当に、前記複数のスイッチング素子の、立上り位相調整用の導通素子の数および立下り位相調整用の導通素子の数を制御して立上り位相と立下り位相とを独立に調整する、ことを特徴とする補正回路。
【０００９】
なお、理解を容易にするためにカッコ内には、図面に示し後述する実施例の対応要素又は相当部分の符号又は対応事項を、参考までに付記した。
【００１０】
これによれば、位相調整手段(10)にて自動的に、第１パルス(TpCA)と第２パルス(TpCB)の立上りと立下りの各位相が独立に調整される。環境の変化による第１および第２パルス間の立上りと立下りの各位相ずれ，分周を重ねていった時の遅延などが、上記補正手段(10)の補正機能によって自動的に補正され、各パルス出力線の設計が容易になる。
【００１１】
【発明の実施の形態】
（２）第１位相調整回路(BUF2A)は、クロックパルス(CLK)のＨレベルで導通しＬレベルで非導通の、第１組の第１スイッチング素子(PS1)と、第１組の第１補正信号によって導通／非導通が制御される第１組の第２スイッチング素子(PS2)とを直列に接続した第１直列回路、の複数個を並列に、定電圧電源(Vc)と第１パルス出力線(TpCA)との間に接続し、クロックパルス(CLK)のＬレベルで導通する第２組の第１スイッチング素子(NS1)と、第１組の第２補正信号によって導通／非導通が制御される第２組の第２スイッチング素子(NS2)とを直列に接続した第２直列回路、の複数個を並列に、基準電位(GND)と第１パルス出力線(TpCA)との間に接続したものであり；
第２位相調整回路(BUF2B)は、クロックパルス(CLK)のＨレベルで導通しＬレベルで非導通の、第３組の第１スイッチング素子と、第２組の第１補正信号によって導通／非導通が制御される第３組の第２スイッチング素子とを直列に接続した第３直列回路、の複数個を並列に、定電圧電源(Vc)と第２パルス出力線(TpCB)との間に接続し、クロックパルス(CLK)のＬレベルで導通する第４組の第１スイッチング素子と、第２組の第２補正信号によって導通／非導通が制御される第４組の第２スイッチング素子とを直列に接続した第４直列回路、の複数個を並列に、基準電位(GND)と第２パルス出力線(TpCB)との間に接続したものである；上記（１）に記載の、補正回路。
【００１２】
充電電流の増大によって、立上り位相が遅れているパルスの立上り位相を進め、これにより第１，第２パルス間の立上り位相差を小さく設定するので、該パルスの立上りは鈍ることがなく、パルス出力線の配線容量による出力パルスの立上りのへたりを矯正する効果がある。また、パルス出力線の配線容量によるパルス立上りの鈍りが原因のパルスデュ−ティ比の崩れ、が改善する。同様に、放電電流の増大によって、立下り位相が遅れているパルスの立下り位相を進め、これにより第１，第２パルス間の立下り位相差を小さく設定するので、該パルスの立下りは鈍ることがなく、パルス出力線の配線容量による出力パルスの立下りのへたりを矯正する効果がある。また、パルス出力線の配線容量による、パルス立下りエッジの鈍りによるパルスデュ−ティ比の崩れ、が改善する。
【００１３】
（３）前記カウント手段(18,28)は、第２パルスの立上り位相が第１パルスの立上り位相より先行した回数をカウントするカウント手段(18B)，第１出力パルスの立上り位相が第２パルスの立上り位相より先行した回数をカウントする第１組の第２カウント手段(18A)，第２パルスの立下り位相が第１パルスの立下り位相より先行した回数をカウントする第２組の第１カウント手段(28B)、および、第１パルスの立下り位相が第２出力パルスの立下り位相より先行した回数をカウントする第２組の第２カウント手段(28A)、を含み、
前記位相調整手段(10)は、第１組の第１カウント手段のカウントデータを第１組の第１補正信号に変換する第１組の第１デコーダ(11A)，第１組の第２カウント手段のカウントデータを第１組の第２補正信号に変換する第１組の第２デコーダ(11B)，第２組の第１カウント手段のカウントデータを第２組の第１補正信号に変換する第２組の第１デコーダ(12A)、および、第２組の第２カウント手段のカウントデータを第２組の第２補正信号に変換する第２組の第２デコーダ(12B)、を含む上記（１）又は（２）に記載の補正回路。
【００１４】
（４）前記位相調整手段(10)は、スタート指示信号(START)に応答して第１組の第１および第２カウント手段ならびに第２組の第１および第カウント手段の、前記カウントを許可する手段(21,16A,16B,31,26A,26B)を更に含む、上記（３）に記載の補正回路。
【００１５】
（５）前記位相調整手段(10)は、リセット指示信号(RESET)に応答して第１組の第１および第２カウント手段ならびに第２組の第１および第２カウント手段の各カウントデータを初期化する手段(19A,19B,29A,29B)を更に含む、上記（３）又は（４）に記載の補正回路。
【００１６】
（６）前記初期化手段(19A,19B,29A,29B)は、第２パルス(TpCB)の立上り位相が第１パルス(TpCA)の立上り位相より先行したとき第１組の第２カウント手段(18A)のカウントデータを初期化し、第１パルスの立上り位相が第２パルスの立上り位相より先行したときは第１組の第１カウント手段(18B)のカウントデータを初期化し、第２パルスの立下り位相が第１パルスの立下り位相より先行したとき第２組の第２カウント手段(28A)のカウントデータを初期化し、第１パルスの立下り位相が第２パルスの立下り位相より先行したときは第２組の第１カウント手段(28B)のカウントデータを初期化する、上記（５）に記載の補正回路。
【００１７】
例えば第１パルス(TpCA)の立上り（立下り）が第２パルス(TpCB)よりも遅れていると検知すると、位相調整手段(10)が、立上り（立下り）の進み側の第２パルス(TpCB)の立上り（立下り）位相を調整する第１組の第２カウント手段(18A)（第２組の第２カウント手段28A）のカウントデータを、その第２スイッチング素子(PS2(NS2)対応のもの)群の１つのスイッチング素子のみを導通とするように初期化し、第２位相調整回路(BUF2B)による消費電流を低く抑える。これにより第２パルス(TpCB)の立上り（立下り）が、第２位相調整回路(BUF2B)にて調整可の位相進み範囲の最低値（最長遅延時間）に定まり、この第２パルス(TpCB)の立上り（立下り）に位相合わせするように、第１位相調整回路(BUF2A)の第２スイッチング素子(PS2)群の導通素子数が定まり、この数が小さく定まるので、第１位相調整回路(BUF2A)の消費電流も低値に定まる。立下りについても、上記括弧内に示すように、同様なことがいえる。
【００１８】
本発明の他の目的および特徴は、図面を参照した以下の実施例の説明より明らかになろう。
【００１９】
【実施例】
−第１実施例−
図１に１実施例の概要を示す。この実施例は、クロックパルスＣＬＫを、２系統ＴｐＡとＴｐＢに分岐して、それぞれＴｐＣＡとＴｐＣＢの各出力線に、位相差を小さくして出力するものである。クロックパルスＣＬＫは、バッファ（バッファアンプ）ＢＵＦ１を通り、信号線ＴｐＡおよびＴｐＢに分岐して、位相調整可のクロックバッファＢＵＦ２ＡおよびＢＵＦ２Ｂにつながる。これらが、パルス位相調整回路である。この実施例は、論理回路にて補正回路１０を構成したものであり、論理回路ＤＩＣが制御デ−タを生成してデコーダ１１Ａ，１１Ｂ，１２Ａ，１２Ｂに与える。
【００２０】
補正回路１０の入力信号はＲＥＳＥＴ，ＳＴＡＲＴ，ＴｐＣＡ，ＴｐＣＢである。ＲＥＳＥＴはクロックバッファＢＵＦ２Ａ，ＢＵＦ２Ｂの初期化を指示するリセット信号，ＳＴＡＲＴは補正回路１による位相補正を指示する信号、ＴｐＣＡ，ＴｐＣＢは、クロックバッファＢＵＦ２Ａ，ＢＵＦ２Ｂからの帰還クロック信号である。
【００２１】
クロックバッファＢＵＦ２ＡおよびＢＵＦ２Ｂは、それぞれ複数のスイッチング直列回路を内蔵し、補正回路１０のデコーダ１１Ａ，１１Ｂおよび１２Ａ，１２Ｂからの信号により、スイッチング直列回路のスイッチング素子の導通（オン）／非導通（オフ）が定まる。これらのデコーダには、論理回路ＤＩＣが、制御データを出力する。論理回路ＤＩＣには、クロックバッファＢＵＦ２ＡおよびＢＵＦ２Ｂの出力信号ＴｐＣＡおよびＴｐＣＢが帰還してくる。ここで、クロックバッファＢＵＦ２Ａの出力線すなわちパルスＴｐＣＡの出力線(CLOCK TREE)と、クロックバッファＢＵＦ２Ｂの出力線すなわちパルスＴｐＣＢの出力線から、論理回路ＤＩＣへの配線長が同一とする。第１出力パルスＴｐＣＡの出力線の配線付加容量ＣＡと、第２出力パルスＴｐＣＢの出力線の配線付加容量ＣＢが、各出力線の配線長や配列パタ−ンおよびそれに接続された電気回路等により異なるので、第１出力パルスＴｐＣＡと第２出力パルスＴｐＣＢの間に位相ずれを生ずる。論理回路ＤＩＣは、この位相ずれを検出して、クロックバッファＢＵＦ２ＡおよびＢＵＦ２Ｂのドライブ能力の補正を行なう。すなわち、スイッチング直列回路のスイッチング素子のオン／オフを制御して、配線付加容量ＣＡ，ＣＢに対する充電電流値および放電電流値を調整する。
【００２２】
図２に論理回路ＤＩＣの構成を示す。この実施例では、パルスの立上り位相の調整と、立下り位置の調整を独立に行なうために、立上り位相調整回路ＤＩＣｒと立下り位相調整回路ＤＩＣｆとを備えている。
【００２３】
立上り位相調整回路ＤＩＣｒは、第１出力パルスＴｐＣＡの立上りの、第２出力パルスＴｐＣＢの立上りに対する進みを検出する、第１出力パルスの進み検出回路１３Ａと、第２出力パルスＴｐＣＢの立上りの、第１出力パルスＴｐＣＡの立上りに対する進みを検出する、第２出力パルスの進み検出回路１３Ｂと、を含む。各出力パルスの進み検出回路１３Ａおよび１３Ｂの各立上り検知回路１５Ａおよび１５Ｂが、第１出力パルスＴｐＣＡおよび第２出力パルスＴｐＣＢのＬからＨへの立上り直後に狭幅のパルスを発生する。
【００２４】
立下り位相調整回路ＤＩＣｆは、第１出力パルスＴｐＣＡの立下りの、第２出力パルスＴｐＣＢの立上りに対する進みを検出する、第１出力パルスの進み検出回路１４Ａと、第２出力パルスＴｐＣＢの立下りの、第１出力パルスＴｐＣＡの立下りに対する進みを検出する、第２出力パルスの進み検出回路１４Ｂと、を含む。各パルスの進み検出回路１４Ａおよび１４Ｂの各立下り検知回路２５Ａおよび２５Ｂが、第１出力パルスＴｐＣＡおよび第２出力パルスＴｐＣＢのＬからＨへの立下り直後に狭幅のパルスを発生する。
【００２５】
立上り位相調整回路ＤＩＣｒと立下り位相調整回路ＤＩＣｆとの構成の相違は、これらの検知回路１５Ａ，１５Ｂ／２５Ａ，２５Ｂが立上り／立下りを検出する点にあり、他部の構成は同じである。
【００２６】
図３に、デコーダ１１Ａ，１２ＡとクロックバッファアンプＢＵＦ２Ａとの組合せを示す。なお、図１に示すデコーダ１１Ｂ，１２ＢとクロックバッファＢＵＦ２Ｂの構成は、図３に示すデコーダ１１Ａ，１２ＡとクロックバッファＢＵＦ２Ａの構成と同一である。図１に示すクロックパルスＣＬＫは、バッファアンプＢＵＦ１を経て２系統のパルスＴｐＡ，ＴｐＢに分岐し、その一方ＴｐＡ（第１入力パルスＴｐＡ）が、図３に示すクロックバッファＢＵＦ２Ａの入力段のインバータＩＶ１Ａでレベルが反転されて、ａ〜ｐまで、計１６個の、スイッチング素子直列回路の、正側，負側導通用の第１スイッチング素子ＰＳ１，ＮＳ１の各ゲ−トに印加される。
【００２７】
図３を参照して１つの直列回路の構成を説明すると、正側，負側の第１スイッチング素子ＰＳ１，ＮＳ１間に、第１出力パルスＴｐＣＡを出力する第１パルス出力線が接続している。正側のスイッチング素子ＰＳ１には、制御信号によってオン／オフが定まる正側第２スイッチング素子ＰＳ２が接続されこのＰＳ２が導通すると正側の第１スイッチング素子ＰＳ１に＋電源電圧（定電圧）Ｖｃが加わり、第１入力パルスＴｐＡ（のＨ／Ｌ）に応じて正側の第１スイッチング素子ＰＳ１がオン／オフすると、第１パルス出力線（ＴｐＣＡ）が第１入力パルスＴｐＡのＨ区間で高レベルＨ（Ｖｃ）となる。これが第１パルス出力線（ＴｐＣＡ）の容量ＣＡを充電する。
【００２８】
負側第１スイッチング素子ＮＳ１には制御信号によってオン／オフが定まる負側第２スイッチング素子ＮＳ２が接続されこのＮＳ２が導通すると負側第１スイッチング素子ＮＳ１に基準電位（機器アース電位：ＧＮＤ）が加わり、第１入力パルスＴｐＡ（のＨ／Ｌ）に応じて負側の第１スイッチング素子ＮＳ１がオン／オフすると、第１パルス出力線（ＴｐＣＡ）が第１入力パルスＴｐＡのＬ区間で低レベルＬ（ＧＮＤ）となる。これが第１パルス出力線（ＴｐＣＡ）の容量ＣＡを放電させる。
【００２９】
上述の直列回路（ＰＳ２＋ＰＳ１＋ＮＳ１＋ＮＳ２）が、図３に示す実施例では、ａ〜ｐの１６個が、インバ−タＩＶ１Ａの出力端と第２パルス出力線（ＴｐＣＡ）の間に並列に接続されている。１６個の正側第２スイッチング素子（ＰＳ２）群の多くの素子を、デコーダ１１Ａから与える制御信号でオンにすることにより、第１入力パルスＴｐＡを、インバ−タＩＶ１Ａで反転したパルス信号のＨ区間での容量ＣＡの充電速度が上昇し、すなわちドライブ能力が上がり、第１出力パルスＴｐＣＡの立上りエッジの位相が進む。１６個の負側第２スイッチング素子（ＮＳ２）群の多くの素子を、デコーダ１２Ａから与える制御信号でオンにすることにより、第１入力パルスＴｐＡを、インバ−タＩＶ１Ａで反転したパルス信号のＬ区間での容量ＣＡの放電速度が上昇し、第１出力パルスＴｐＣＡの立下りエッジの位相が進む。
【００３０】
例えば、クロックバッファＢＵＦ２Ａ，ＢＵＦ２Ｂ共にその１つの直列回路のみをアクティブ（第１直列回路ａの第２スイッチング素子ＰＳ２，ＮＳ２のみオン）にしているときに、図４に示すように、第２出力パルスＴｐＣＢに対して第１出力パルスＴｐＣＡが大きく遅れる場合には、図３に示す第１〜８直列回路ａ〜ｈの第２スイッチング素子ＰＳ２，ＮＳ２をすべてオンにすると、図５に示すように、第１出力パルスＴｐＣＡの位相が進んで、第２出力パルスＴｐＣＢとの位相ずれが小さくなる。
【００３１】
デコーダ１１Ａは、アンプＢＵＦ２Ａの、位相進め用の直列回路の、立上り位相進め用のスイッチング素子ＰＳ１に、導通制御信号を与えるが、デコーダ１２Ａは、立下り位相進め用のスイッチング素子ＮＳ２に、導通制御信号を与える。デコーダ１１Ｂ，１２Ｂと第２の位相調整バッファアンプＢＵＦ２Ｂとの組合せも、図３に示すものと同じである。
【００３２】
なお、上述のクロックバッファＢＵＦ２Ａ，ＢＵＦ２Ｂでは、直列回路の数はａ〜ｐの１６個であるが、これだけの調整では分解能が不足のときには、複数個のバッファアンプ（ＢＵＦ２Ａ）を並列接続して用いる。こうすると、５０ｐsecきざみでバッファ調整させるため調整後のスキューは１００ｐsec以下におさめることもできる。
【００３３】
図２および図３を参照されたい。図示しないマイクロコンピュ−タ，ＣＰＵなど（以下ホストと称す）から、リセット信号ＲＥＳＥＴ（Ｈがアクティブ）が与えられると、オアゲ−ト１９Ａ，１９Ｂ／２９Ａ，２９Ｂを通して、カウンタ１８Ａ，１８Ｂ／２８Ａ，２８Ｂのクリア信号入力端にそれが加わり、カウンタ１８Ａ，１８Ｂ／２８Ａ，２８Ｂがクリア（初期化）となって、カウントデ−タが０を示すものとなり、デコーダ１１Ｂ，１１Ａ／１２Ｂ，１２ＡのＮｏ．１〜Ｎｏ．１６の出力端の中の、Ｎｏ．１のみが、Ｈ（アクティブ）、他はＬとなる。これにより、第１および第２の位相調整バッファアンプＢＵＦ２ＡおよびＢＵＦ２Ｂの第１列（最左列）の直列回路のみの、プラス電圧印加用のスイッチング素子ＰＳ２および基準電位（ＧＮＤ）印加用のスイッチング素子ＮＳ２が導通する。これにより、入力パルスＴｐＡ，ＴｐＢがあると、出力パルスＴｐＣＡ，ＴｐＣＢが現われる。しかし、アンプＢＵＦ２Ａ，ＢＵＦ２Ｂ共に、位相調整範囲の中で最も位相が遅れる設定である。
【００３４】
ホストがスタ−ト信号ＳＴＡＲＴ（Ｈがアクティブ）を与えると、フリップフロップ２１／３１がセットされ、フリップフロップ１７Ａ，１７Ｂ／２７Ａ，２７Ｂがリセットされる。フリップフロップ２１／３１がセットされてそのＱ出力がＨに立上ったことにより、アンドゲ−ト１６Ａ，１６Ｂ／２６Ａ，２６Ｂが、立上り検知回路１５Ａ，１５Ｂ／立下り検知回路２５Ａ，２５Ｂの立上り／立下り検知パルス（Ｈ）を、フリップフロップ１７Ａ，１７Ｂ／２７Ａ，２７Ｂのセット端Ｓに与えることができる。
【００３５】
ここで、第１出力パルスＴｐＣＡが、第２出力パルスＴｐＣＢよりも大きく位相が遅れていると仮定すると、第２出力パルスＴｐＣＢが第１出力パルスＴｐＣＡよりも位相が進んでいるので、スタ−ト信号ＳＴＡＲＴが到来した後、立上り検知回路１５Ｂ／立下り検知回路２５Ｂが、まず立上り／立下り検知パルスを発生する。これによってフリップフロップ１７Ｂ／２７ＢがセットされてそのＱ出力がＨとなり、アンドゲ−ト２０Ｂ／３０Ｂが、立上り／立下り検知パルスを、カウンタ１８Ｂ／２８Ｂに与え、これによりカウンタ１８Ｂ／２８Ｂがカウントアップし、デコーダ１１Ａ／１２Ａの、Ｎｏ．２出力ラインもＨとなり、バッファアンプＢＵＦ２Ａの、第２列の直列回路のスイッチング素子（ＰＳ２に対応するもの）／（ＮＳ２に対応するもの）も導通し、第１出力パルスＴｐＣＡの、立上り／立下りの位相が、１ステップ進む。アンドゲ−ト１６Ａ／２６Ａにフリップフロップ１７Ｂ／２７ＢのＱバ−出力端のＬが加わるので、カウンタ１８Ａ／２８Ａにはカウントパルスは与えられない。
【００３６】
第１出力パルスＴｐＣＡが、第２出力パルスＴｐＣＢよりも所定以上位相が遅れている間は、立上り検知回路１５Ｂ／立下り検知回路２５Ｂが第２出力パルスＴｐＣＢの立上り／立下り検知パルスを発生するたびに、カウンタ１８Ｂ／２８Ｂが１カウントアップして、バッファアンプＢＵＦ２Ａの、第３列，第４列，・・・の直列回路のスイッチング素子（ＰＳ２に対応するもの）／（ＮＳ２に対応するもの）も導通となり、第１出力パルスＴｐＣＡの立上り／立下り位相が、順次に進む。そして、立上り検知回路１５Ｂ／立下り検知回路２５Ｂが発生する第２出力パルスＴｐＣＢの立上り／立下り検知パルスに、立上り検知回路１５Ａ／立下り検知回路２５Ａが発生する第１出力パルスＴｐＣＢの立上り／立下り検知パルスが、一部重なるまで、第１出力パルスＴｐＣＡの位相が進んだときに、アンドゲ−ト２２／３２の出力にＨが現われ、これによりフリップフロップ２１／３１がリセットされて、アンドゲ−ト１６Ａ，１６Ｂ／２６Ａ，２６Ｂがゲ−トオフになり、カウンタ１８Ｂ／２８Ｂのカウントアップが停止する。これが、位相調整を完了した状態であり、リセット信号ＲＥＳＥＴが与えられるまで、この状態が継続する。この状態では、第１，第２出力パルスＴｐＣＡ，ＴｐＣＢ間の、立上り／立下りの位相差は、立上り／立下り検知パルス（Ｈ）のパルス幅以内である。
【００３７】
立上り位相調整回路ＤＩＣｒと立下り位相調整回路ＤＩＣｆとは、相対的には独立に動作するので、第１，第２出力パルスＴｐＣＡ，ＴｐＣＢ間の立上り位相ずれと、立下り位相ずれが相対的に独立に調整される。同一のパルスを２線に分岐した場合の、各配線容量によって崩れたデューティ比が、立上り，立下りそれぞれの位相調整により、実質上同一になる。すなわち実デバイス上で、配線容量差によるデュ−ティ比のずれが吸収される。実デバイス上で立上り，立下り両エッジを設計段階と同じ波形になると考える事ができ、スムーズに設計を進める事が出来る。
【００３８】
ＳＴＡＲＴ信号をオンにする度に、上述の位相補正が行なわれるので、例えば電源オン応答の初期化直後又はホストコンピュ−タのリセット直後に、ＳＴＡＲＴ信号をオンにすることにより、環境変動に伴なうパルス間の位相ずれも補正できる。また、プロセス変動に伴なうスキュー調整も本回路を用いる事により、確実に１００ｐｓ以内のスキュー調整が可能である。
【００３９】
クロック信号を必要としない時、全直列回路のスイッチング素子ＰＳ２をオフにすることにより、クロック信号の供給をとめる事ができるので、無駄な消費電流を軽減できる。また、インバータＩＶ１ＡをＮＡＮＤ型ゲートに置き換え、もう片方の入力からの信号をＳＴＡＮＤＢＹとすれば必要の無い回路へのクロック供給を止めることができる。同時に他の部分のスキュー調整も可能である。更には、実デバイス上で、クロックパルスを分周した場合、分周直後に本実施例回路を配置する事により、分周したクロックのエッジ同士を比較対象とし調整を行なう事ができ、周波数の違うクロックの位相を合わせることができる。
【図面の簡単な説明】
【図１】  本発明の１実施例の構成を示すブロック図である。
【図２】  図１に示す論理回路ＤＩＣの構成を示すブロック図である。
【図３】  図１に示す位相調整バッファアンプＢＵＦ２Ａとデコーダ１１Ａ，１２Ａの構成を示すブロック図である。
【図４】  図１に示すバッファアンプＢＵＦ２Ａ，ＢＵＦ２Ｂにより相対位相ずれ調整を行なう前の第１，第２出力パルスＴｐＣＢ，ＴｐＣＡの時系列レベル変化を示すタイムチャ−トである。
【図５】  図１に示すバッファアンプＢＵＦ２Ａ，ＢＵＦ２Ｂにより相対位相ずれを小さくした第１，第２出力パルスＴｐＣＢ，ＴｐＣＡの時系列レベル変化を示すタイムチャ−トである。
【符号の説明】
ＢＵＦ１，ＢＵＦ２Ａ，ＢＵＦ２Ｂ：バッファアンプ
ＤＩＣ：論理回路
ＤＩＣｒ：立上り位相調整回路
ＤＩＣｆ：立下り位相調整回路
【図１】
0003758121.tif 000002
【図２】
0003758121.tif 000003
【図３】
0003758121.tif 000004
【図４】
0003758121.tif 000005
【図５】
0003758121.tif 000006