(57)【特許請求の範囲】
【請求項１】
素子領域が溝型素子分離で形成され、かつ浮遊ゲートを有するメモリセル部とその周辺回路部を有する不揮発性半導体記憶装置の製造方法であって、
シリコン基板上に絶縁膜を介して多結晶シリコン層を形成する工程と、
素子領域を形成するために、この多結晶シリコン層と絶縁膜、シリコン基板を自己整合的にエッチングし、シリコン基板中に底部を有し素子領域を囲む素子分離用の複数の溝を形成する工程と、
素子領域と多結晶シリコン層が対向する面のそれぞれの端部を酸化により丸める工程と、
メモリセル部のみを耐酸化性を有する膜で被覆する工程と、
前記耐酸化性膜の形成後酸化を追加し、周辺回路部の素子領域において、シリコン基板と多結晶シリコン層が対向する面の端部間に、メモリセル部よりも厚いバーズビーク状酸化膜を形成する工程と、
を有することを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項２】
前記耐酸化性膜を堆積後、周辺回路部に対する酸化を行う前に、メモリセル部において、浮遊ゲート側面部および素子分離用の溝の内壁にのみ耐酸化性膜が残るように、前記耐酸化性膜を選択的に除去する工程をさらに有することを特徴とする請求項１に記載の不揮発性半導体記憶装置の製造方法。
【請求項３】
周辺回路部に対する酸化を行った後に、メモリセル部を被覆する耐酸化性膜を除去することを特徴とする請求項１に記載の不揮発性半導体記憶装置の製造方法。
【請求項４】
素子領域が溝型素子分離で形成され、かつ浮遊ゲートを有するメモリセル部とその周辺回路部を有する不揮発性半導体記憶装置の製造方法であって、
シリコン基板上に絶縁膜を介して多結晶シリコン層を形成する工程と、
周辺回路部のみ、多結晶シリコン層と絶縁膜、シリコン基板を自己整合的にエッチングし、第１の素子分離用溝を形成する工程と、
周辺回路部において、素子領域と第１の多結晶シリコン層が対向する面のそれぞれの端部を酸化して、バーズビーク状酸化膜を形成する工程と、
メモリセル部の多結晶シリコン層と絶縁膜、シリコン基板を自己整合的にエッチングし、第２の素子分離用溝を形成する工程と、
第２の素子分離溝形成後、メモリセル部の素子領域と多結晶シリコン層が対向する面のそれぞれの端部を酸化して、周辺回路部に形成されたバーズビーク状酸化膜よりも薄いバーズビーク状酸化膜を形成する工程と、
を有することを特徴とする不揮発性半導体装置の製造方法。
【請求項５】
素子領域が溝型素子分離で形成され、かつ浮遊ゲートを有するメモリセル部とその周辺回路部を有する不揮発性半導体記憶の製造方法であって、
シリコン基板上に絶縁膜を介して耐酸化性膜を形成する工程と、
メモリセル部の耐酸化性膜と絶縁膜を選択的に除去する工程と、
メモリセル部にトンネル酸化膜を形成し、これを窒化処理してトンネル膜を酸窒化膜化する工程と、
メモリセル部のトンネル酸窒化膜の上部、および周辺回路部の耐酸化性膜の上部に、多結晶シリコン層を形成する工程と、
多結晶シリコンとシリコン基板を自己整合的にエッチングして、メモリセル部及び周辺回路部に素子分離用の溝を形成する工程と、
素子分離用溝形成後酸化により、素子領域と多結晶シリコンが対向するそれぞれの面の端部にバーズビーク状酸化膜を形成し、周辺回路部にメモリセル部より厚いバーズビーク状酸化膜を形成する工程と、
を有することを特徴とする不揮発性半導体装置の製造方法。
【請求項６】
素子領域が溝型素子分離で形成され、かつ浮遊ゲートを有するメモリセル部とその周辺回路部を有する不揮発性半導体記憶装置の製造方法であって、
シリコン基板上に絶縁膜を介して多結晶シリコン層を形成する工程と、
この多結晶シリコン層とシリコン基板を自己整合的にエッチングして、素子領域を形成するために、素子分離用の溝を形成する工程と、
酸化により、素子領域と多結晶シリコンの対向するそれぞれの面の端部を丸める工程と、
メモリセル部のみをシリコン膜で被覆する工程と、
前記シリコン膜の被覆後酸化を追加して、メモリセル部を覆うシリコン膜を酸化膜化するとともに、周辺回路部のシリコン基板と多結晶シリコン層の対向する面の端部間に、メモリセル部より厚いバーズビーク状酸化膜を形成する工程と、
を有することを特徴とする不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、制御ゲートと浮遊ゲートを有するスタックゲート型のメモリセルとその周辺回路が同一チップ上に集積された不揮発性半導体記憶装置の製造方法に関し、特に浮遊ゲート用多結晶シリコン層と自己整合的にトレンチ素子分離が形成され、かつ周辺回路部のトランジスタにおいてキンク特性の発生が抑制された不揮発性半導体記憶装置の製造方法に関する。
【０００２】
【従来の技術】
制御ゲートと浮遊ゲートを有するスタックゲート型のメモリセルと、それを駆動する周辺回路を同一チップ上に集積した不揮発性半導体記憶装置が広く知られている。一般にこの種の半導体記憶装置においては、浮遊ゲート用多結晶シリコン層と自己整合的にトレンチ素子分離（Shallow Trench Isolation : ＳＴＩ）が形成され、周辺回路のトランジスタについては、この浮遊ゲート用の多結晶シリコンを除去してから、再度ゲート酸化および電極形成が行われる。
【０００３】
この浮遊ゲート用多結晶シリコンを除去する際、周辺回路素子領域の端部が露出され、その後素子領域上に形成されるゲート電極が、素子領域の上部側面にも落ち込み形成される場合がある。このゲート電極の落ち込みが生じると、素子領域側面部に寄生トランジスタが形成され、ＭＯＳＦＥＴのドレイン電圧電流特性曲線に、この寄生トランジスタに起因する低スレショールドの特性曲線が重畳された、いわゆるキンク特性が発生する。このキンク特性が発生すると、メモリの待機時電流が増大するなどの問題を招来する。
【０００４】
このキンク特性を防ぐためには、素子領域と多結晶シリコン層の間に予め多量のバーズビークを形成しておく必要がある。特に、浮遊ゲートからシリコン基板に電子を引き抜く動作を行うと、形状の変化した部分で電界集中が発生し、各セル毎の消去速度のバラツキにつながる。この消去速度のバラツキは消去Ｖｔｈ分布幅拡大を招き、ＮＯＲ型フラッシュメモリにおいては過消去の問題を引き起こす。しかしながら、メモリセルにおいてバーズビークとならない程度にしか酸化を行わないと、周辺回路部ではゲート電極がＳＴＩに落ち込みキンク特性が生じる。これは、周辺回路でのサブスレショールドリークの増大につながり、半導体記憶装置の待機時消費電流が増大する。
【０００５】
上記の問題を図１８〜図２０を参照して詳細に説明する。
【０００６】
シリコン基板１０１上にトンネル酸化膜１０２を形成後、浮遊ゲートの下層部となる第１の多結晶シリコン１０３を堆積する（図１８（ａ））。次に、素子分離領域を形成するために、浅い溝（ＳＴＩ領域）１０４を形成する（図１８（ｂ））。この時、浮遊ゲートの端部とＳＴＩは自己整合的に形成され、浮遊ゲートがＳＴＩ溝中に落ち込むことが無く、メモリセルの動作バラツキが発生しにくい。このＳＴＩ領域内を絶縁膜１０５で埋め込み、次に浮遊ゲートの上層部となる第２の多結晶シリコン層１０６を堆積した後、各セル毎に分離する（図１８（ｃ））。
【０００７】
次に、上に浮遊ゲートと後に形成される制御ゲート間の絶縁膜１０７を形成する。通常は酸化膜／窒化膜／酸化膜の３層構造膜である（図１８（ｄ））。この次の図からは周辺回路部の形成工程を示す。
【０００８】
周辺回路部の絶縁膜１０７、浮遊ゲート１０３，１０６、トンネル酸化膜１０２を除去する。このトンネル酸化膜を除去するウェットエッチング工程において、ＳＴＩ端部の埋め込み絶縁膜１０５が後退し、窪みが発生する場合がある。その場合は、周辺回路のゲート電極１０８が、図１９に示すように、ＡＡ（Active Area）領域側面にかかると同時に、電界集中の起きるＡＡエッジにゲート電極がオーバーラップして、寄生トランジスタが形成される。この寄生トランジスタは低スレショールド特性を有しており、これが主トランジスタのドレイン電圧・電流特性に重畳してキンク特性が発生する。
【０００９】
これを防ぐ方法としてＳＴＩ内の埋め込み絶縁膜１０５を形成する前に、充分に酸化を行って、図２０（ａ）に示すように、バーズビークを第１の多結晶シリコンとシリコン基板界面に形成しておく方法がある。こうしておくと、周辺回路部において、多結晶シリコンとトンネル酸化膜を除去した後も、図２０（ｂ）に示すように、ＳＴＩの端部においての絶縁膜の後退を防ぐことができる。
【００１０】
ところが、そのような充分な酸化を行うと、大きな問題が発生することが判明した。すなわち、メモリセル領域の浮遊ゲートとシリコン基板間にバーズビークを大きく侵入させると、多結晶シリコンの面方位が多様であることから形状がばらつく上に、酸化により凸部形状が出現し、ここに電界が集中する。このような形状のばらつきが発生すると、例えば浮遊ゲートから電子を引き抜く動作を行った場合の引き抜き速度の差が発生し、消去Ｖｔｈ分布が広がってしまうという問題を引き起こす。広い消去分布はＮＯＲ型フラッシュメモリにおいては過消去といった動作不良につながることになる。
【００１１】
【発明が解決しようとする課題】
上記のように、従来のＳＴＩ型不揮発性半導体記憶装置では、周辺回路トランジスタのキンク特性を抑制するために、多結晶シリコンとシリコン基板界面にバーズビークを大きく形成することがあった。ところが、メモリセル部の浮遊ゲートとシリコン基板間にもバーズビークが大きく侵入することになり、このため浮遊ゲートから電子を引き抜く動作を行った場合の引き抜き速度の差が発生し、消去Ｖｔｈ分布が広がってしまうという問題が生じる。
【００１２】
本発明は上記事情に鑑みて為されたもので、メモリセル部の特性のばらつきが少なく、かつ周辺回路部にキンク特性の発生がなく、従って待機時消費電流の増大がない不揮発性半導体記憶装置の製造方法を提供しようとするものである。
【００１３】
【課題を解決するための手段】
上記課題を達成するために、本発明の不揮発性半導体記憶装置の製造方法（請求項１）は、素子領域が溝型素子分離で形成され、かつ浮遊ゲートを有するメモリセル部とその周辺回路部を有する不揮発性半導体記憶装置の製造方法であって、シリコン基板上に絶縁膜を介して多結晶シリコン層を形成する工程と、素子領域を形成するために、この多結晶シリコン層と絶縁膜、シリコン基板を自己整合的にエッチングし、シリコン基板中に底部を有し素子領域を囲む素子分離用の複数の溝を形成する工程と、素子領域と多結晶シリコン層が対向する面のそれぞれの端部を酸化により丸める工程と、メモリセル部のみを耐酸化性を有する膜で被覆する工程と、前記耐酸化性膜の形成後酸化を追加し、周辺回路部の素子領域において、シリコン基板と多結晶シリコン層が対向する面の端部間に、メモリセル部よりも厚いバーズビーク状酸化膜を形成する工程とを有することを特徴とする。
【００１４】
上記の製造方法において、前記耐酸化性膜を堆積後、周辺回路部に対する酸化を行う前に、メモリセル部において、浮遊ゲート側面部にのみ耐酸化性膜が残るように、前記耐酸化性膜を選択的に除去する工程をさらに有することができる。
【００１５】
また、周辺回路部に対する酸化を行った後に、メモリセル部を被覆する耐酸化性膜を除去するようにしてもよい。
【００１６】
上記課題を達成するために、本発明の半導体記憶装置の製造方法（請求項４）は、素子領域が溝型素子分離で形成され、かつ浮遊ゲートを有するメモリセル部とその周辺回路部を有する不揮発性半導体記憶装置の製造方法であって、シリコン基板上に絶縁膜を介して多結晶シリコン層を積層形成する工程と、周辺回路部のみ、多結晶シリコン層と絶縁膜、シリコン基板を自己整合的にエッチングし、第１の素子分離用溝を形成する工程と、周辺回路部において、素子領域と多結晶シリコン層が対向する面のそれぞれの端部を酸化して、バーズビーク状酸化膜を形成する工程と、メモリセル部の多結晶シリコン層と絶縁膜、シリコン基板を自己整合的にエッチングし、第２の素子分離用溝を形成する工程と、第２の素子分離溝形成後、メモリセル部の素子領域と多結晶シリコン層が対向する面のそれぞれの端部を酸化して、周辺回路部に形成されたバーズビーク状酸化膜よりも薄いバーズビーク状酸化膜を形成する工程とを有することを特徴とする。
【００１７】
上記課題を達成するために、本発明の不揮発性半導体記憶装置の製造方法（請求項５）は、素子領域が溝型素子分離で形成され、かつ浮遊ゲートを有するメモリセル部とその周辺回路部を有する不揮発性半導体記憶の製造方法であって、シリコン基板上に絶縁膜を介して耐酸化性膜を積層形成する工程と、メモリセル部の耐酸化性膜と絶縁膜を選択的に除去する工程と、メモリセル部にトンネル酸化膜を形成し、これを窒化処理してトンネル膜を酸窒化膜化する工程と、メモリセル部のトンネル酸窒化膜の上部、および周辺回路部の耐酸化性膜の上部に、多結晶シリコン層を形成する工程と、多結晶シリコンとシリコン基板を自己整合的にエッチングして、素子分離用の溝を形成する工程と、素子分離用溝形成後酸化により、素子領域と多結晶シリコン層が対向する面の端部間にバーズビーク状酸化膜を形成し、周辺回路部にメモリセル部より厚いバーズビーク状酸化膜を形成する工程とを有することを特徴とする。
【００１８】
また、上記課題を解決するために、本発明の不揮発性半導体装置の製造方法（請求項６）は、素子領域が溝型素子分離で形成され、かつ浮遊ゲートを有するメモリセル部とその周辺回路部を有する不揮発性半導体記憶装置の製造方法であって、シリコン基板上に絶縁膜を介して多結晶シリコン層を形成する工程と、この多結晶シリコン層とシリコン基板を自己整合的にエッチングして、素子領域を形成するために、素子分離用の溝を形成する工程と、酸化により、素子領域と多結晶シリコンの対向するそれぞれの面の端部を丸める工程と、メモリセル部のみをシリコン膜で被覆する工程と、前記シリコン膜の被覆後酸化を追加して、メモリセル部を覆うシリコン膜を酸化膜化するとともに、周辺回路部のシリコン基板と多結晶シリコン層の対向する面の端部間に、メモリセル部より厚いバーズビーク状酸化膜を形成する工程とを有することを特徴とする。
【００２２】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照して説明する。
【００２３】
（第１の実施形態）
図１〜図５は本発明の第１の実施形態に係る半導体記憶装置の製造方法を段階的に示す図で、周辺回路部の断面図である。
【００２４】
まず、シリコン基板３０１全面にメモリセルのトンネル酸化膜３０２を例えば１０ｎｍ形成する。次に、その上部に浮遊ゲートの下層部となる第１の多結晶シリコン層３０３を７０ｎｍ形成する（図１（ａ））。さらに、その上に通常はシリコン窒化膜３０４を、例えば２００ｎｍ堆積する。その後フォトリソグラフィ工程により、ＳＴＩの溝を形成する部分が開口されたレジストパターンを形成し、このレジストパターンに基づきシリコン窒化膜３０４を加工する（図１（ｂ））。
【００２５】
次にこの窒化膜３０４をマスクにして、第１の浮遊ゲート用多結晶シリコン３０３、トンネル酸化膜３０２、シリコン基板３０１を順次ＲＩＥ法により垂直にエッチングする。シリコン基板３０１に掘られた浅い溝３０５が素子分離用の溝（Shallow Trench Isolation : ＳＴＩ）である。
【００２６】
次に、浮遊ゲートとなる第１の多結晶シリコン３０３とシリコン基板３０１の界面に、あまりバーズビークを入れないように出来るだけ少ない酸化量に抑えた酸化、例えば、１０ｎｍの熱酸化工程を行う。これにより熱酸化膜３０６が形成される（図１（ｃ））。
【００２７】
次に、この上に酸化膜３０７をＣＶＤ法で薄く堆積する。さらにその上に耐酸化性の膜、具体的にはシリコン窒化膜３０８を、例えば６ｎｍ堆積する（図１（ｄ））。
【００２８】
次に、フォトリソグラフィ工程により周辺回路部のみ開口したレジストパターン３０９を基板上に形成する（図２（ａ））。このレジストパターン３０９をマスクにして周辺回路部の耐酸化性膜３０８を除去する（図２（ｂ））。例えばシリコン窒化膜であればＣＤＥ（Chemical Dry Etching）等の方法で除去できる。なお耐酸化性膜の下に形成したＣＶＤ酸化膜３０７は、後にＳＴＩ内部に埋め込み絶縁膜を堆積する場合に、シリコン基板に入るダメージを軽減する役割を果たす。
【００２９】
次に、周辺回路部の素子領域（シリコン基板３０１）と第１の多結晶シリコン層３０３のそれぞれの対向面端部にバーズビークを入れるための酸化を行う（図２（ｃ））。この酸化によって形成されたバーズビーク３１０は、後に周辺回路形成時にゲート電極の落ち込みを低減する。したがってこの酸化は充分な量、例えばシリコン基板上に３０ｎｍの酸化膜を形成する条件で行う。
【００３０】
このとき、メモリセル部は耐酸化性膜３０８で覆われており酸化はされない。なお、必要に応じて耐酸化性膜をこの後除去してもよい。メモリセル近傍にシリコン窒化膜が存在すると、そこから拡散する水素によりトンネル酸化膜がダメージを受ける可能性があるため、必要ならば除去しても良いが、この例では除去しない場合を示す。なお、シリコン窒化膜を除去する場合は、図１（ｄ）の工程の後で、ホット燐酸によるエッチング若しくはＣＤＥで除去すればよい。
【００３１】
次に、ＳＴＩ内部を埋め込むために、例えばプラズマ酸化膜３１１を堆積する（図３（ａ））。アスペクト比が高い場合には、高密度プラズマ（ＨＤＰ）ＣＶＤ法を用いて堆積する場合もある。次に、例えばＣＭＰ（Chemical Mechanical Polishing）法によりこのプラズマ酸化膜３１１を平坦化する（図３（ｂ））。
【００３２】
次に、第１の浮遊ゲート用多結晶シリコン３０３上のシリコン窒化膜３０４をウェットエッチングにより除去する。場合によってはＳＴＩ内に埋め込んだ絶縁膜３１１の高さを調節するために、窒化膜を除去する前に絶縁膜３１１を多少エッチングする場合もある。その後、その上に第２の浮遊ゲート用多結晶シリコン層３１２を形成する。さらに、ＳＴＩ領域上で浮遊ゲート分離用領域３１３のリソグラフィ工程およびエッチングを行い、浮遊ゲートをセル毎に分離するための加工を行う（図３（ｃ））。
【００３３】
次に、浮遊ゲート上に、浮遊ゲートと制御ゲート間絶縁膜となる、例えば酸化膜／窒化膜／酸化膜（ＯＮＯ）の積層絶縁膜３１４を形成する（図４（ａ））。この後、図は周辺回路部のみを示す。
【００３４】
次に、メモリセル領域をフォトリソグラフィ工程によりレジストで被覆し、周辺回路領域のＯＮＯ膜３１４、浮遊ゲート用の第１、第２の多結晶シリコン３０３，３１２をドライエッチング、トンネル酸化膜３１２をウェットエッチングで除去する（図４（ｂ））。ゲートバーズビークが充分に形成されていることにより、このウェットエッチング時に素子領域上端部が保護され、この上端部での酸化膜の落ち込みを防ぐことができる。
【００３５】
次に、周辺回路に必要な酸化膜厚、例えば１５ｎｍのゲート酸化膜３１５を形成し（図４（ｃ））、その上部に多結晶シリコン層３１６を形成する（図５）。この多結晶シリコン層３１６は周辺回路部のゲート電極およびメモリセル部の制御ゲート電極となる。
【００３６】
次に、図示はしないが、周辺トランジスタ、メモリセルトランジスタのゲート加工を行い、その後通常行われるように、メモリセル部、周辺回路部に拡散層を形成し、さらに配線工程を行うことにより、メモリセルアレイが完成する。
【００３７】
上記の如き工程を採ることにより、周辺回路部にのみ大きくバーズビークを侵入させた半導体記憶装置が実現する。
【００３８】
（第２の実施形態）
第１の実施形態では、メモリセル領域全面をシリコン窒化膜で被覆したが、全面をシリコン窒化膜で被覆して熱処理を加えると、メモリセルのトンネル酸化膜が劣化する場合がある。この現象を最小限にするために、耐酸化性膜はメモリセルの浮遊ゲートの側面に側壁状に形成してもよい。第２の実施形態はこのような方法を提供する。
【００３９】
先ず、第１の実施形態における図１（ａ）〜（ｄ）の工程を実施する。図１（ｄ）で耐酸化性膜３０８を堆積後、全面にＲＩＥによるエッチバックを行い、側壁にのみ耐酸化性膜を残す。これにより、図６に示すような構造が得られる。その後は、第１の実施形態の図２以降と同様な工程を実施することにより、耐酸化性膜が浮遊ゲート側壁およびＳＴＩ内壁にのみ残された構造が完成する。
【００４０】
（第３の実施形態）
図７および図８は、本発明の第３の実施形態に係る半導体記憶装置の製造方法を段階的に示す断面図である。
【００４１】
まず、シリコン基板５０１全面にメモリセルのトンネル酸化膜５０２を、例えば１０ｎｍ形成する。次に、その上部に浮遊ゲートの一部となる第１の多結晶シリコン層５０３を７０ｎｍ形成する（図７（ａ））。さらに、その上にシリコン窒化膜５０４を、例えば２００ｎｍ堆積する。その後フォトリソグラフィ工程により、周辺回路部分にのみＳＴＩの溝を形成する部分が開口されたレジストパターン（不図示）を形成し、シリコン窒化膜５０４を加工する。次にこの窒化膜３０４をマスクにして、第１の浮遊ゲート用多結晶シリコン層５０３、トンネル酸化膜５０２、シリコン基板５０１を順次ＲＩＥ法により垂直にエッチングして、ＳＴＩ５０５を形成する。
【００４２】
続いて周辺回路部の多結晶シリコン層５０３とシリコン基板５０１の界面に充分なバーズビーク酸化膜５０６を形成すべく、例えば３０ｎｍの酸化を行う（図７（ｃ））。この時、メモリセル部上はシリコン窒化膜で覆われているで酸化されない。
【００４３】
次に、メモリセル部のＳＴＩ溝５０７を形成する（図８（ａ））。続いて、メモリセルに最低限必要な酸化、例えば６〜１０ｎｍの酸化を行い、酸化膜５０８を形成する（図８（ｂ））。その後は、第１の実施形態の図３に対応するＳＴＩ内の埋め込み絶縁膜形成工程を行う。
【００４４】
上記の如き工程によっても、周辺回路部にのみ大きくバーズビークを侵入させた半導体記憶装置が実現する。
【００４５】
（第４の実施形態）
図９、図１０は、本発明の第４の実施形態に係る半導体記憶装置の製造方法を段階的に示す断面図である。
【００４６】
先ず、シリコン基板６０１に第１の厚い酸化膜、例えば２０ｎｍ程度の酸化膜６０２を形成する（図９（ａ））。次に、その上部に耐酸化性膜、例えばシリコン窒化膜６０３を８ｎｍ堆積する（図９（ｂ））。
【００４７】
次に、リソグラフィ工程によりレジスト６０４を周辺回路部に残し、メモリセル部のシリコン窒化膜６０３を除去し（図９（ｃ））、さらにレジストを除去後にメモリセル部の２０ｎｍのシリコン酸化膜をエッチング除去する。
【００４８】
次に、トンネル酸化膜６０５を例えば厚さ９ｎｍでメモリセル部に形成する。周辺回路部には耐酸化性膜（シリコン窒化膜）６０３があるので何も変化はない。続いて、トンネル酸化膜６０５とシリコン基板６０１間に窒化処理により窒素を導入する（図９（ｄ））。この窒化は、後の工程でバーズビークの侵入を防ぐとともに、一般にトンネル酸化膜がオキシナイトライドとなるので、セルの信頼性が向上する。なお、このとき周辺回路部は窒化膜で覆われているので、第１の酸化膜６０２とシリコン基板６０１の界面は窒化されない。窒化処理は、一般にアンモニアやＮ2 Ｏ、ＮＯといったガス中で熱処理することで行うことができる。
【００４９】
次に、その上部に浮遊ゲートの下層部となる第１の多結晶シリコン層６０６を７０ｎｍ形成する（図１０（ａ））。さらに、その上に通常はシリコン窒化膜６０７を、例えば２００ｎｍ堆積する。その後、リソグラフィ工程により、ＳＴＩの溝を形成する部分が開口されたレジストパターンを形成し、このシリコン窒化膜６０７を加工する。
【００５０】
次に、この窒化膜６０７をマスクにして、周辺回路部では第１の浮遊ゲート用多結晶シリコン層６０６、シリコン窒化膜６０３、下地の第１の酸化膜６０２とシリコン基板６０１を、メモリセル部では第１の浮遊ゲート用多結晶シリコン層６０６、トンネル酸化膜６０５、シリコン基板６０１を順次ＲＩＥ法により垂直にエッチングする。シリコン基板に掘られたこの浅い溝が、素子分離用の溝（ＳＴＩ）である（図１０（ｂ））。
【００５１】
次に、周辺回路部の素子領域とシリコン窒化膜６０３との界面端部にバーズビークを入れるための酸化を行う（図１０（ｃ））。この酸化によって酸化膜６０９、６１０が形成されるが、これによって形成された周辺回路部バーズビーク６１０は、後で周辺回路形成時にゲート電極の落ち込みを低減することができる。従って、この酸化は充分な量を行うが、この時メモリセル部はトンネル酸化膜が窒化処理されており、周辺回路部に比較して酸化膜厚も薄いので、バーズビークが侵入しにくい。
【００５２】
一方、周辺回路部においては、素子領域上に窒化されていない厚いシリコン酸化膜６０２があるので、シリコン基板６０１とシリコン酸化膜６０２界面にはメモリセル部に比べて厚いバーズビーク６１０を入れることができる。なお、周辺回路部の厚いシリコン酸化膜６０２とその上部のシリコン窒化膜６０３は、周辺回路部のゲート酸化膜を形成する前にすべて除去する（第１の実施形態における図４（ｂ）の工程に相当）。
【００５３】
上記の如き工程によっても、周辺回路部にのみ大きくバーズビークを侵入させた半導体記憶装置が実現する。
【００５４】
（第５の実施形態）
図１１〜図１４は、本発明の第５の実施形態に係る半導体記憶装置の製造方法を段階的に示す断面図である。
【００５５】
先ず、シリコン基板７０１全面にメモリセルのトンネル酸化膜７０２を、例えば１０ｎｍ形成する。次にその上部に浮遊ゲートの下層部となる第１の多結晶シリコン層７０３を７０ｎｍ形成する（図１１（ａ））。
【００５６】
さらにその上に、通常はシリコン窒化膜７０４を、例えば２００ｎｍ堆積する。その後フォトリソグラフィ工程により、ＳＴＩの溝を形成する部分が開口されたパターンを形成し、このシリコン窒化膜を加工する。次に、この窒化膜をマスクにして、第１の浮遊ゲート用多結晶シリコン層、トンネル酸化膜、シリコン基板を順次ＲＩＥ法により加工する。シリコン基板に掘られた浅い溝が、素子分離用の溝（ＳＴＩ）である（図１１（ｂ））。
【００５７】
次に、浮遊ゲートとなる第１の多結晶シリコンとシリコン基板界面にあまりバーズビークを入れないように、出来るだけ少ない酸化量に抑えた酸化を行う。例えば、１０ｎｍの熱酸化工程を行う。これにより、熱酸化膜７０６が形成される（図１１（ｃ））。
【００５８】
次に、この上に酸化膜７０７をＣＶＤ法で堆積する。さらにその上に、シリコン膜を形成する。具体的にはアモルファスシリコン膜７０８を、例えば減圧ＣＶＤ（ＬＰＣＶＤ）法で１０ｎｍ堆積する（図１１（ｄ））。
【００５９】
次に、フォトリソグラフィ工程により周辺部のみを開口したレジストパターン７０９を形成する（図１２（ａ））。このレジスト材をマスクにして、周辺回路部のシリコン膜７０８を除去する（図１２（ｂ））。例えばアモルファスシリコン膜であればＣＤＥ等の方法で除去できる。なおシリコン膜の下に形成したＣＶＤ酸化膜７０７は、後にＳＴＩ内部に埋め込み絶縁膜を堆積する場合に、シリコン基板に入るダメージを軽減する役割を果たす。
【００６０】
次に、周辺回路部のＳＴＩエッジにバーズビークを入れるための酸化を行う（図１２（ｃ））。この酸化によって形成されたバーズビーク７１０は、後で周辺回路部形成時にゲート電極の落ち込みを軽減することができる。従って、この酸化は充分な量を行う。例えばシリコン基板上に３０ｎｍの酸化膜を形成する条件で行う。
【００６１】
一方、メモリセル部はアモルファスシリコン膜７０８に覆われており、周辺回路部の素子領域上端部のバーズビーク酸化時に完全に酸化され、アモルファスシリコン膜７０８はシリコン酸化膜７１１になり、膜厚も約２倍の２０ｎｍとなる。
【００６２】
メモリセル部ではアモルファスシリコン膜７０８が完全にシリコン酸化膜７１１となった後に、酸化剤がシリコン酸化膜７１１を拡散してシリコン基板７０１および浮遊ゲートの下層部である第１の多結晶シリコン膜７０３も酸化される。
【００６３】
しかしながら、酸化剤はこのシリコン酸化膜７１１を拡散し、更にＣＶＤ法で形成したシリコン酸化膜７０６を拡散してシリコン基板７０１または多結晶シリコン膜７０３に到達するため、シリコン基板７０１および浮遊ゲートの下層部である第１の多結晶シリコン膜７０３の酸化レートは大幅に抑制される。従って、この工程ではメモリセル部の素子領域上端部にバーズビークは殆ど入らない。
【００６４】
周辺回路部の素子領域上端部にバーズビークを入れるための酸化量は、メモリセル部に堆積したシリコン膜７０８が完全にシリコン酸化膜７１１になるための酸化量と同等である必要があり、かつメモリセル部では素子領域上端部にバーズビークが殆ど入らないことが必要であり、それを勘案してシリコン酸化膜７０８の堆積膜厚が設定される。
【００６５】
次に、ＳＴＩ内を埋め込むために、例えばプラズマ酸化膜７１２を堆積する（図１３（ａ））。アスペクト比が高い場合には、高密度プラズマ（ＨＤＰ）ＣＶＤを用いて堆積する場合もある。次に、例えばＣＭＰ法によりこのプラズマ酸化膜を平坦化する（図１３（ｂ））。
【００６６】
次に、第１の浮遊ゲート用多結晶シリコン７０３上のシリコン窒化膜７０４をウェットエッチングにより除去する。場合によっては、ＳＴＩ内に埋め込んだ絶縁膜７１２の高さを調節するために、窒化膜７０４を除去する前に、絶縁膜７１２を多少エッチングする場合もある。
【００６７】
その後、基板全面に第２の浮遊ゲート用多結晶シリコン層７１３を形成する。さらに、ＳＴＩ領域上で浮遊ゲート分離領域７１４のリソグラフィ工程およびエッチングを行い、浮遊ゲートを各セル毎に分離するための加工を行う（図１３（ｃ））。
【００６８】
次に、浮遊ゲート７１３上に、浮遊ゲートと制御ゲート間の絶縁膜となる、例えば酸化膜／窒化膜／酸化膜（ＯＮＯ）の積層絶縁膜７１５を形成する（図１４（ａ））。この後は周辺回路部のみを図示する。
【００６９】
次に、メモリセル部をフォトリソグラフィ工程によりレジストで被覆し、周辺回路部のＯＮＯ膜、浮遊ゲート用の第１、第２の多結晶シリコンをドライエッチング、トンネル酸化膜をウェットエッチングで除去する（図１４（ｂ））。このウェットエッチング時に、ゲートバーズビークが充分形成されていることにより、素子領域上端部が保護され、上端部での酸化膜の落ち込みを防ぐことができる。
【００７０】
次に、周辺回路部に必要な酸化膜厚、例えば１５ｎｍのゲート酸化膜７１６を形成し（図１４（ｃ））、次にその上部に多結晶シリコン層７１７を形成する（図１４（ｄ））。この多結晶シリコン層７１７は周辺回路部のゲート電極およびメモリセルの制御ゲートとなる。
【００７１】
次に、図示は省略するが、周辺トランジスタ、メモリセルトランジスタのゲート加工を行い、その後通常行われるようにメモリセル部、周辺回路部に拡散層を形成し、さらに配線工程を行うことにより、メモリセルアレイが完成する。
【００７２】
上記の如き工程によっても、周辺回路部にのみ大きくバーズビークを侵入させた半導体記憶装置が実現する。
【００７３】
（第６の実施形態）
図１５〜図１７は、本発明の第５の実施形態に係る半導体記憶装置の製造方法を段階的に示す断面図である。本実施形態は第１〜第５の実施形態と異なり、周辺回路部の素子領域上端部に大きなバーズビークを形成するのではなく、周辺回路部のＳＴＩの側壁を酸窒化膜で覆い、ＳＴＩ埋め込み絶縁膜のエッチバックの際、素子領域の側面が露出するのを防止することにより、周辺回路部のゲート電極の素子領域側面への落ち込みを抑制するものである。
【００７４】
以下、図面を参照して製造工程を説明するが、図１５〜図１７（ａ）はメモリセル部と周辺回路部の両方に適用される図で、図１７（ｂ）〜（ｄ）は周辺回路部に適用される図である。
【００７５】
先ず、シリコン基板８０１全面にメモリセルのトンネル酸化膜となるシリコン酸化膜８０２を、例えば１０ｎｍ形成する。次にその上部に浮遊ゲートの下層部となる第１の多結晶シリコン層８０３を７０ｎｍ形成する（図１５（ａ））。
【００７６】
さらにその上に、通常はシリコン窒化膜８０４を、例えば２００ｎｍ堆積する。その後フォトリソグラフィ工程により、ＳＴＩの溝を形成する部分が開口されたレジストパターンを形成し、このシリコン窒化膜を加工する。続いて、この窒化膜をマスクにして、第１の浮遊ゲート用多結晶シリコン、トンネル酸化膜、シリコン基板を順次ＲＩＥ法により加工する。シリコン基板に掘られた浅い溝が、素子分離用の溝（ＳＴＩ）である（図１５（ｂ））。
【００７７】
次に、浮遊ゲートとなる第１の多結晶シリコンとシリコン基板界面にあまりバーズビークを入れないように、出来るだけ少ない酸化量に抑えた酸化、例えば、１０ｎｍの熱酸化工程を行う。これにより、熱酸化膜８０６が形成される（図１５（ｃ））。
【００７８】
次に、この上にシリコン酸化膜８０７をＣＶＤ法で例えば２０ｎｍ堆積する。その後シリコン酸化膜８０６および８０７を熱窒化膜に変える処理を行う（図１５（ｄ））。具体的には、例えば９００℃のＮＨ３雰囲気中で６０分処理し、さらに９００℃のＯ２雰囲気で６０分処理する。この処理により、シリコン酸化膜８０６とシリコンとの界面領域およびシリコン酸化膜８０７の表面領域が窒素を数パーセント含有する酸窒化膜になる。
【００７９】
次に、ＳＴＩ内部を埋め込むために、例えばプラズマ酸化膜８１２を堆積する（図１６（ａ））。アスペクト比が高い場合には、高密度プラズマ（ＨＤＰ）ＣＶＤを用いて堆積する場合もある。次に、例えばＣＭＰ法によりこのプラズマ酸化膜を平坦化する（図１６（ｂ））。
【００８０】
次に、第１の浮遊ゲート用多結晶シリコン８０３上のシリコン窒化膜８０４をウェットエッチングにより除去する。場合によっては、ＳＴＩ内に埋め込んだ絶縁膜８１２の高さを調節するために、窒化膜８０４を除去する前に、絶縁膜８１２を多少エッチングする場合もある。その後、基板全面に第２の浮遊ゲート用多結晶シリコン層８１３を形成する。さらに、ＳＴＩ領域上で浮遊ゲート分離領域８１４のリソグラフィ工程およびエッチングを行い、浮遊ゲートを各セル毎に分離するための加工を行う（図１６（ｃ））。
【００８１】
次に、浮遊ゲート８１３上に、浮遊ゲートと制御ゲート間絶縁膜となる、例えば酸化膜／窒化膜／酸化膜（ＯＮＯ）の積層絶縁膜８１５を形成する（図１７（ａ））。この後は周辺回路となる部分のみを図示する。
【００８２】
次に、メモリセル部をレジスト（不図示）によりカバーし、周辺回路部のＯＮＯ膜、第１、第２の多結晶シリコン層８０３，８１３をドライエッチングで、トンネル酸化膜８０２をウェットエッチングで除去する（図１７（ｂ））。このウェットエッチング時に、ＳＴＩのシリコン側壁および第１の浮遊ゲート電極８０２の側面が酸窒化された酸窒化膜８０６，８０７で覆われているため、この部分のエッチング速度はトンネル酸化膜８０２のエッチング速度よりも遅くなる。このため、素子領域上端部側面が露出されることは無い。
【００８３】
次に、周辺回路部に必要な酸化膜厚、例えば１５ｎｍのゲート酸化膜８１６を形成し（図１７（ｃ））、次に上部に多結晶シリコン層８１７を形成する（図１７（ｄ））。この多結晶シリコン層は周辺回路部のゲート電極およびメモリセルの制御ゲートとなる。
【００８４】
本実施形態では、ＳＴＩ内壁に酸化処理によりシリコン酸化膜８０６を形成した後、シリコン酸化膜８０７を堆積しているが、シリコン酸化膜８０６と８０７は必ずしも２層とする必要はなく、堆積膜または酸化処理による単層のシリコン酸化膜であっても構わない。
【００８５】
次に、図示は省略するが、周辺トランジスタ、メモリセルトランジスタのゲート加工を行い、その後通常行われるようにメモリセル、周辺回路部に拡散層を形成し、さらに配線工程を行うことにより、メモリセルアレイが完成する。
【００８６】
本実施形態では、周辺回路部のゲート電極形成後の素子領域上端部側面は、少なくともＳＴＩ内壁に形成された酸窒化膜で覆われているため、酸化膜の薄膜化による周辺トランジスタのキンク特性は生じない。
【００８７】
以上実施形態に基づき本発明を説明したが、本発明はこれに限らず発明の主旨を逸脱しない範囲で種々の変形を採り得る。例えば、周辺回路部は単にメモリセル部の制御回路に止まらず、ＣＰＵ等を含ませることができる。
【００８８】
【発明の効果】
本発明の第１の態様（第１〜第５の実施形態で説明された発明）によれば、メモリセルのアクティブ領域とシリコン基板間にはバーズビークをあまり大きく形成せず、周辺回路部には大きなバーズビークを形成することができるために、メモリセルの特性バラツキを小さく出来る。一方、周辺回路にバーズビークが形成されていることにより、ＭＯＳＦＥＴのキンク特性の発生を防止することができ、待機時消費電流の増大を抑制できる。
【００８９】
また、本発明の第２の態様（第６の実施形態で説明された発明）では、ＳＴＩ内壁がシリコン酸窒化膜で覆われているため、周辺回路部でトンネル酸化膜を剥離する際に素子領域上端部での絶縁膜の膜減りを抑制することが可能であり、同じくＭＯＳＦＥＴのキンク特性の発生を防止することができ、待機時消費電流の増大を抑制できる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る半導体記憶装置の製造方法を段階的に示す断面図。
【図２】図１に続く工程を示す断面図。
【図３】図２に続く工程を示す断面図。
【図４】図３に続く工程を示す断面図。
【図５】図４に続く工程を示す断面図。
【図６】本発明の第２の実施形態に係る半導体記憶装置の製造方法を説明するための断面図。
【図７】本発明の第３の実施形態に係る半導体記憶装置の製造方法を段階的に示す断面図。
【図８】図７に続く工程を示す断面図。
【図９】本発明の第４の実施形態に係る半導体記憶装置の製造方法を段階的に示す断面図。
【図１０】図９に続く工程を示す断面図。
【図１１】本発明の第５の実施形態に係る半導体記憶装置の製造方法を段階的に示す断面図。
【図１２】図１１に続く工程を示す断面図。
【図１３】図１２に続く工程を示す断面図。
【図１４】図１３に続く工程を示す断面図。
【図１５】本発明の第６の実施形態に係る半導体記憶装置の製造方法を段階的に示す断面図。
【図１６】図１５に続く工程を示す断面図。
【図１７】図１６に続く工程を示す断面図。
【図１８】従来の半導体記憶装置の製造方法を段階的に示す断面図。
【図１９】従来の半導体記憶装置において発生する寄生トランジスタを説明するための断面図。
【図２０】従来の半導体記憶装置において、バーズビークを形成する方法と、その問題点を説明するための断面図。
【符号の説明】
３０１…シリコン基板
３０２…トンネル酸化膜
３０３…第１の多結晶シリコン層
３０４、３０８…シリコン窒化膜
３０５…ＳＴＩ用溝
３０６…シリコン酸化膜
３０７…ＣＶＤ酸化膜
３０９…フォトレジスト
３１０…周辺回路部バーズビーク
３１１…ＳＴＩ埋め込み用絶縁膜
３１２…第２の多結晶シリコン層
３１３…浮遊ゲート分離領域
３１４…ゲート電極間絶縁膜
３１５…周辺ゲート絶縁膜
３１６…ゲート電極用多結晶シリコン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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