(57)【特許請求の範囲】
【請求項１】
データを貯蔵するための多数個のメモリセルで構成されたメモリセルアレイと、
チップ選択信号、ローアドレスストローブ信号、カラムアドレスストローブ信号、ライトイネーブル信号によりオートリフレッシュの動作を制御するためリフレッシュ命令を出力する命令語デコーダと、
連続的に行われるリフレッシュ回数をプログラムするモードレジスタセット部と、
前記モードレジスタセット部の出力信号によりリフレッシュ回数をカウントするバーストカウンタと、前記命令語デコーダの出力信号により内部リフレッシュ動作のための内部リフレッシュイネーブル信号を発生する第１タイミング信号発生部と、
前記第１タイミング信号発生部の出力信号により予定された回数の内部リフレッシュ信号を出力する内部リフレッシュ信号発生部と、
前記命令語デコーダの出力信号と内部リフレッシュ信号発生部の出力信号を組み合せるオアゲートと、
前記オアゲートの出力信号により内部リフレッシュ動作のためのリフレッシュイネーブル信号を出力する第２タイミング信号発生部と、
前記第２タイミング信号発生部の出力信号を利用してリフレッシュイネーブル信号をディスエーブルさせるためのパルス信号を発生し前記第２タイミング信号発生部に供給するパルス発生部と、
前記オアゲートの出力信号によりリフレッシュを行うための内部アドレスを出力するためのカウンタと、
外部アドレスが入力されるアドレスバッファと、
リフレッシュ動作時には前記カウンタにより出力された内部アドレスを出力し、正常動作時にはアドレスバッファに入力された外部アドレスを選択的に出力するマルチプレクサと、
前記マルチプレクサにより選択的に出力されたアドレスにより、前記メモリセルアレイのワードラインを駆動するためのワードライン駆動部を含み構成されることを特徴とする半導体メモリ装置。
【請求項２】
前記第１タイミング信号発生部は電源電圧と接地電圧の間に直列連結され、前記バーストカウンタの出力信号及びリフレッシュ命令がそれぞれゲートに印加される第１Pモス型トランジスタ及び第１Nモス型トランジスタと、前記第１Pモス型トランジスタ及び第１Nモス型トランジスタの共通連結されたドレインの電位を反転ラッチして内部リフレッシュイネーブル信号を出力するため、出力と入力が相互連結された第１、第２インバータを含み構成されることを特徴とする請求項１記載の半導体メモリ装置。
【請求項３】
前記内部リフレッシュ信号発生部は、前記ワードライン駆動部の出力信号を一定時間遅延する遅延部と、前記ワードライン駆動部の出力信号及び前記遅延部の出力信号を否定論理合せする第１ノアゲートと、前記第１ノアゲートの出力及び前記第１タイミング信号発生部から出力された内部リフレッシュイネーブル信号を否定論理乗算する第１ナンドゲートと、前記第１ナンドゲートの出力を反転させ内部リフレッシュ命令を出力するための第１インバータを含み構成されることを特徴とする請求項１記載の半導体メモリ装置。
【請求項４】
前記遅延部の遅延時間は、ローアドレスストローブ信号のプリチャージ時間であることを特徴とする請求項３記載の半導体メモリ装置。
【請求項５】
前記第２タイミング信号発生部は、電源電圧及び接地電圧の間に直列連結され、前記パルス発生部の出力信号及び前記オアゲートの出力信号がそれぞれゲートに印加され制御される第１Pモス型トランジスタ及び第１Nモス型トランジスタと、前記第１Pモス型トランジスタ及び第１Nモス型トランジスタの共通連結されたドレインでの電位を反転ラッチしてリフレッシュイネーブル信号を出力するため、出力と入力が相互連結された第１、第２インバータを含み構成されることを特徴とする請求項１記載の半導体メモリ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体メモリ装置（semiconductor memory device）に関し、特にリフレッシュ動作をバースト（burst）方式で行い、リフレッシュ動作時に消耗されるシステムパワーを減少させることのできる半導体メモリ装置に関するものである。
【０００２】
【従来の技術】
一般に、ダイナミックラム（dynamic RAM：以下“DRAM”という）は、データを記録する単位記憶素子としてキャパシタ（capacitor）を用いるが、これをセル（cell）という。セルに“１”（又は“ハイ（high）”）のデータ（data）を貯蔵するときはセルに高電位を印加して貯蔵し、“０”（又は“ロー（low）”）のデータを貯蔵するときはセルに低電位を印加して貯蔵することによりデータを記録する。ところが、セルを構成するキャパシタは理想的な場合であれば、キャパシタの連結端子の電位を変化させない限り貯蔵された電荷が常に維持されなければならないが、実際のキャパシタは時間が流れながら貯蔵していた電荷が漏洩電流（leakage current）の形に流失し、記録されたデータが“１”か“０”かを区分できなくなる場合が発生する。
【０００３】
したがって、データを継続的に維持するためには必ずセルに貯蔵されたデータを周期的に感知（sensing）して増幅（amplify）し、さらにセルに再び貯蔵する過程（restore）が必須的になされなければならない。このような一連の過程等をリフレッシュ（refresh）という。
【０００４】
DRAMのリフレッシュ動作はその実施方法に従い幾つかの異なる種類がある。外部で行アドレスストローブ信号（row address strobe：以下“RAS”という）と、リフレッシュを行う行アドレス（row address）を印加して行住所により選択されたワードライン（word line）を上昇させ、このワードラインに連結された全てのセル等のデータが感知増幅器（sense amplifier）により増幅されて再び書き込まれ、その後にワードラインを下降させることを一サイクル（cycle）とするリフレッシュ方法をラスオンリリフレッシュ（RAS only refresh）という。この場合はDRAMの全体セルをリフレッシュするため外部で全ての行住所を入力しなければならない不便がある。
【０００５】
このような不便を解消したのが、オートリフレッシュ（auto−refresh、或いはシー．ビー．アール．リフレッシュ（CBR refresh：CAS before RAS refresh））である。このオートリフレッシュは内部の“感知−増幅−再貯蔵”の動作は前述のラスオンリリフレッシュと同じであるが、外部で行住所を入力させる必要なく内部で行住所を順次発生させる方式である。したがって、DRAMの使用者（user）はリフレッシュが必要な行住所（row address）を記憶して入力しなければならない不便が解消された。
【０００６】
これと関連し、図１に従来のオートリフレッシュを行うための半導体メモリ装置を示すブロック図としてここに示したように、データを貯蔵するための多数個のメモリセルで構成されたメモリセルアレイ１と、チップ選択信号/CS、ローアドレスストローブ信号/RAS、カラムアドレスストローブ信号/CAS、ライトイネーブル信号/WEにより、リフレッシュの動作を制御するリフレッシュ命令（REF）を出力する命令語デコーダ（command decoder）２と、前記命令語デコーダ１の出力信号（REF）により内部リフレッシュ動作のためのリフレッシュイネーブル信号（RASEN）を出力するタイミング信号発生部３と、
前記タイミング信号発生部３の出力信号（RASEN）を利用してリフレッシュイネーブル信号（RASEN）をディスエーブルさせるためのパルス信号（pulse）を発生し、前記タイミング信号発生部３に供給するパルス発生部４と、正常動作時には外部から入力されアドレスバッファ５によりバッファリングされたアドレスを出力し、リフレッシュ動作時には前記命令語デコーダ２の出力信号をカウントするカウンタ６により出力された内部アドレスを選択的に出力するマルチプレクサ７と、前記タイミング信号発生部３の出力信号（RASEN）により制御され、前記マルチプレクサ７により選択的に出力されたアドレスにより選択されたセルのワードラインを駆動するためのワードライン駆動部８を含み構成される。
【０００７】
前記タイミング信号発生部３は電源電圧VCCと接地電圧VSSの間に直列連結され、前記パルス発生部４の出力信号及びリフレッシュ命令REFがそれぞれゲートに印加される第１Pモス型トランジスタPM１及び第１Nモス型トランジスタNM１と、前記第１Pモス型トランジスタPM１及び第１Nモス型トランジスタNM１の共通連結されたドレインの電位を反転ラッチしてリフレッシュイネーブル信号RASENを出力するため、出力と入力が相互連結された第１、第２インバータINV１、INV２を含み構成される。
【０００８】
このように構成された従来の半導体メモリ装置のオートリフレッシュ動作を、図２の動作タイミング図を参照して説明すれば次の通りである。
【０００９】
先ず、命令語デコーダ２は外部で入力される制御信号等からリフレッシュを開始するための命令語（command）（REF）を発生させる。即ち、外部のチップ選択信号/CS、ローアドレスストローブ信号/RAS、カラムアドレスストローブ信号/CAS、ライトイネーブル信号/WEを組み合せてオートリフレッシュ命令語（REF）を発生させる。
【００１０】
例えば、同期式ディラム（Synchronous DRAM）では前記外部信号においてローアドレスストローブ信号/RASがロジック“low”、カラムアドレスストローブ信号/CASがロジック“low”、ライトイネーブル信号/WEがロジック“high”であるときにオートリフレッシュ命令（REF）がイネーブルされる。
【００１１】
次いで、前記タイミング信号発生部３は命令語デコーダ２から出力されたオートリフレッシュ命令（REF）を利用して内部リフレッシュ信号（RASEN）を作る。したがって、前記タイミング信号発生部３から出力された内部リフレッシュ信号（RASEN）は、前記ワードライン駆動部８に印加されワードライン（word line）をイネーブルさせる信号を制御する。
【００１２】
一方、パルス発生部４は一定遅延時間後（リフレッシュ動作が終了するまでの時間）に、自ずからプリチャージ動作を行うための短いパルスであるプリチャージ信号PCGを発生するが、前記プリチャージ信号PCGは同期式ディラムでリフレッシュ動作を終了するための信号である。
【００１３】
ここで、前記一定遅延時間は、リフレッシュ動作時ワードラインが活性化されている時間、即ちローアドレスストローブ信号（/RAS）のパルス長さ（tRAS）ほどの時間である。
【００１４】
従来の半導体メモリ装置が正常動作時には外部から入力されたアドレスがアドレスバッファ５に入力され、前記マルチプレクサ７によりワードライン駆動部８に供給されて前記メモリセルアレイ１の選択されたセルを選択するためワードラインをイネーブルさせ、リフレッシュ動作時には前記カウンタ６により発生した内部アドレスが、前記マルチプレクサ７によりワードライン駆動部８に供給されて前記メモリセル アレイ１の全てのセル等をリフレッシュすることになる。
【００１５】
このように従来のオートリフレッシュ動作は、外部のリフレッシュ命令語が一度入って来ることになればリフレッシュ動作を一度行う。しかし、連続的に引続きリフレッシュが必要な場合には、図１のような構造下では引続き外部からリフレッシュ信号を供給しなければならない問題点が発生する。したがって、継続的に命令語を入力するために多量のシステム電力（system power）を消耗する問題を発生する。
【００１６】
【発明が解決しようとする課題】
したがって、本発明は前記問題点を解決するため考案されたものであり、連続的なリフレッシュ動作時にバースト方式を行って電力消耗を減少させた半導体メモリ装置を提供することをその目的とする。
【００１７】
【課題を解決するための手段】
前記目的を達成するための本発明による半導体メモリ装置は、
データを貯蔵するための多数個のメモリセルで構成されたメモリセルアレイと、チップ選択信号、ローアドレスストローブ信号、カラムアドレスストローブ信号、ライトイネーブル信号によりオートリフレッシュの動作を制御するリフレッシュ命令を出力する命令語デコーダと、連続的に行われるリフレッシュ回数をプログラムするモードレジスタセット部と、前記モードレジスタセット部の出力信号によりリフレッシュ回数をカウントするバーストカウンタと、前記命令語デコーダの出力信号により内部リフレッシュ動作のための内部リフレッシュイネーブル信号を発生する第１タイミング信号発生部と、前記第１タイミング信号発生部の出力信号により予定された回数の内部リフレッシュ信号を出力する内部リフレッシュ信号発生部と、前記命令語デコーダの出力信号と内部リフレッシュ信号発生部の出力信号を組み合せるオアゲートと、前記オアゲートの出力信号により内部リフレッシュ動作のためのリフレッシュイネーブル信号を出力する第２タイミング信号発生部と、前記第２タイミング信号発生部の出力信号を利用してリフレッシュイネーブル信号をディスエーブルさせるためのパルス信号を発生し前記第２タイミング信号発生部に供給するパルス発生部と、前記オアゲートの出力信号によりリフレッシュを行うための内部アドレスを出力するためのカウンタと、外部アドレスが入力されるアドレスバッファと、リフレッシュ動作時には前記カウンタにより出力された内部アドレスを出力し、正常動作時にはアドレスバッファに入力された外部アドレスを選択的に出力するマルチプレクサと、前記マルチプレクサにより選択的に出力されたアドレスにより、前記メモリセルアレイのワードラインを駆動するためのワードライン駆動部を含み構成されることを特徴とする。
【００１８】
さらに、前記第１タイミング信号発生部は電源電圧と接地電圧の間に直列連結され、前記バーストカウンタの出力信号及びリフレッシュ命令がそれぞれゲートに印加される第１Pモス型トランジスタ及び第１Nモス型トランジスタと、前記第１Pモス型トランジスタ及び第１Nモス型トランジスタの共通連結されたドレインの電位を反転ラッチして内部リフレッシュイネーブル信号を出力するため、出力と入力が相互連結された第１、第２インバータを含み構成されることを特徴とする。
【００１９】
前記内部リフレッシュ信号発生部は、前記ワードライン駆動部の出力信号を一定時間遅延する遅延部と前記ワードライン駆動部の出力信号、及び前記遅延部の出力信号を否定論理合せする第１ノアゲートと、前記第１ノアゲートの出力及び前記第１タイミング信号発生部から出力された内部リフレッシュイネーブル信号を否定論理乗算する第１ナンドゲートと、前記第１ナンドゲートの出力を反転させ内部リフレッシュ命令を出力するための第１インバータを含み構成されることを特徴とする。
【００２０】
前記遅延部の遅延時間はローアドレスストローブ信号のプリチャージ時間であることを特徴とする。
【００２１】
前記第２タイミング信号発生部は電源電圧及び接地電圧の間に直列連結され、前記パルス発生部の出力信号及び前記オアゲートの出力信号が、それぞれゲートに印加され制御される第１Pモス型トランジスタ及び第１Nモス型トランジスタと、前記第１Pモス型トランジスタ及び第１Nモス型トランジスタの共通連結されたドレインでの電位を反転ラッチしてリフレッシュイネーブル信号を出力するため、出力と入力が相互連結された第１、第２インバータを含んでなることを特徴とする。
【００２２】
以下、本発明の属する技術分野で通常の知識を有する者が本発明の技術的思想を容易に行うことができる程度に詳しく説明するため、本発明のもっとも好ましい実施例を添付した図面を参照して説明することにする。
【００２３】
【発明の実施の形態】
図３は、本発明に係る半導体メモリ装置でリフレッシュを行うためのブロック等を示したブロック図であり、ここに示すように、データを貯蔵するための多数個のメモリセルで構成されたメモリセルアレイ１０と、チップ選択信号/CS、ローアドレスストローブ信号/RAS、カラムアドレスストローブ信号/CAS、ライトイネーブル信号/WEによりリフレッシュの動作を制御するリフレッシュ命令（REF）を出力する命令語デコーダ２０と、連続的に行われるリフレッシュ回数をプログラムするモードレジスタセット部３０と、前記モードレジスタセット部３０の出力信号によりリフレッシュ回数をカウントするバーストカウンタ４０と、前記命令語デコーダ２０の出力信号（REF）により、内部リフレッシュ動作のための内部リフレッシュイネーブル信号REFENを発生する第１タイミング信号発生部５０と、前記第１タイミング信号発生部５０の出力信号REFENにより予定された回数の内部リフレッシュ信号IREFを出力する内部リフレッシュ信号発生部６０と、前記命令語デコーダ２０の出力信号REFと内部リフレッシュ信号発生部６０の出力信号IREFを組み合せるオアゲートORと、前記オアゲートORの出力信号REFBSTにより内部リフレッシュ動作のためのリフレッシュイネーブル信号RASENを出力する第２タイミング信号発生部７０と、前記第２タイミング信号発生部７０の出力信号RASENを利用してリフレッシュイネーブル信号RASENをディスエーブルさせるためのパルス信号（pulse）を発生し、前記第２タイミング信号発生部７０に供給するパルス発生部８０と、前記オアゲートORの出力信号REFBSTによりリフレッシュを行うための内部アドレスを出力するためのカウンタ９０と、外部アドレスが入力されるアドレスバッファ１００と、リフレッシュ動作時には前記カウンタ９０により出力された内部アドレスを出力し、正常動作時にはアドレスバッファ８０に入力された外部アドレスを選択的に出力するマルチプレクサ１１０と、前記マルチプレクサ１１０により選択的に出力されたアドレスにより、前記メモリセルアレイのワードラインを駆動するためのワードライン駆動部１２０を含み構成される。
【００２４】
前記第１タイミング信号発生部５０は電源電圧VCCと接地電圧VSSの間に直列連結され、前記バーストカウンタ４０の出力信号BSTENDB及びリフレッシュ命令REFが、それぞれゲートに印加される第１Pモス型トランジスタPM５１及び第１Nモス型トランジスタNM５１と、前記第１Pモス型トランジスタPM５１及び第１Nモス型トランジスタNM５１の共通連結されたドレインの電位を反転ラッチして内部リフレッシュイネーブル信号REFENを出力するため、出力と入力が相互連結された第１、第２インバータINV５１、INV５２を含み構成される。
【００２５】
前記内部リフレッシュ信号発生部６０は、前記ワードライン駆動部１２０の出力信号RASTを一定時間遅延する遅延部６１と、前記ワードライン駆動部  １２０の出力信号RAST及び前記遅延部６１の出力信号を否定論理合せする第１ノアゲートNOR１と、前記第１ノアゲートNOR１の出力及び前記第１タイミング信号発生部５０から出力された内部リフレッシュイネーブル信号REFENを否定論理乗算する第１ナンドゲートND１と、前記第１ナンドゲートND１の出力を反転させ内部リフレッシュ命令IREFを出力するための第１インバータINV６１を含み構成される。
【００２６】
ここで、前記遅延部の遅延時間は、ローアドレスストローブ信号/RASのプリチャージ時間tRPである。
【００２７】
さらに、前記第２タイミング信号発生部７０は、前記パルス発生部８０の出力信号及び前記オアゲートORの出力信号REFBSTがそれぞれゲートに印加され制御される第１Pモス型トランジスタPM７１及び第１Nモス型トランジスタNM７１と、前記第１Pモス型トランジスタPM７１及び第１Nモス型トランジスタNM７１の共通連結されたドレインでの電位を反転ラッチしてリフレッシュイネーブル信号RASENを出力するため、出力と入力が相互連結された第１、第２インバータINV７１、INV７２を含み構成される。
【００２８】
このように構成された本発明に係るメモリ半導体装置のリフレッシュ動作を図４を参照して説明すれば次の通りである。
【００２９】
外部からリフレッシュ（refresh）命令語が入力されると、このとき、リフレッシュ命令が発生する状態は前述の従来技術に係るリフレッシュ命令語発生状態と同じである。その命令語に従いリフレッシュ動作が行われ、モードレジスタセット部（mode register set）３０にセッティング（setting）されている状態に従いリフレッシュ動作を、例えば２、４、８回等に連続的に行う。即ち、バースト（burst）動作と同じく行う。ここではモードレジスタセット部３０を介して連続的に発生するリフレッシュ回数を定める方式を例に挙げたが、これはリフレッシュ動作時に特定アドレスが入力され、連続的に行うリフレッシュ回数を定める方式も適用可能である。ここでは簡単にモードレジスタセットにする方式を説明する。
【００３０】
さらに具体的に説明すれば、図３及び図４で見られるように外部リフレッシュ命令語によりリフレッシュ動作が行われた後、バーストの長さ（burst length）に伴い内部リフレッシュ命令語発生部６０により内部リフレッシュ命令語IREFが発生することになる。外部のリフレッシュ命令語REFと内部のリフレッシュ命令語IREFがオアゲートORにより組み合せられカウンタ９０に入力されて内部アドレスを発生させる。さらに、バーストカウンタ４０でバーストの長さに伴い内部リフレッシュ命令IREFの発生個数をカウンティング（counting）してバーストの長さほどの内部リフレッシュ命令IREFを発生させた後、パルス信号BSTENDBを発生し内部リフレッシュイネーブル信号（REFEN）をディスエーブルさせて内部リフレッシュ命令語発生を中止する。したがって、連続的なリフレッシュ動作時に外部から継続的にリフレッシュ命令語を供給しなければならない負担が防止され、連続的なリフレッシュ動作時にもシステム電力消耗が減少することになる。
【００３１】
前述の内容は本発明の実施例に関して説明が行われたが、本発明の技術分野の通常の専門家であれば、本発明の技術思想の範囲内で多様な実施が可能であることを理解できるはずである。
【００３２】
例えば、本明細書上ではモードレジスタセット（MRS）で連続的に動作するリフレッシュ回数がプログラムされる図面に基づいて説明が行われたが、これはリフレッシュ動作時に外部から入力される特定アドレス信号を利用してリフレッシュ回数を定める方式にも適用可能である。
【００３３】
【発明の効果】
前述のように本発明は、既存のリフレッシュ動作がリフレッシュサイクルの数ほどの命令語個数が必要であった反面、バーストリフレッシュ方式はバーストの形に従い命令語の個数を減少させることができ、それに伴いリフレッシュ動作時の電力量を減少させる効果がある。
【図面の簡単な説明】
【図１】従来技術に係る半導体メモリ装置でリフレッシュ動作のための回路等を示した回路図である。
【図２】図１の半導体メモリ装置においての動作タイミング図である。
【図３】本発明に係る半導体メモリ装置でリフレッシュ動作のための回路等を示した回路図である。
【図４】図３の半導体メモリ装置においての動作タイミング図である。
【符号の説明】
１０  メモリセル アレイ
２０  命令語デコーダ
３０  モードレジスタセット部
４０  バースト カウンタ
５０  第１タイミング信号発生部
６０  内部リフレッシュ信号発生部
７０  第２タイミング信号発生部
８０  パルス発生部
９０  カウンタ
１００  バッファ
１１０  マルチプレクサ
１２０  ワードライン駆動部
OR  オアゲート
NOR１  ノアゲート
NM５１、NM７１  Ｎモス型トランジスタ
PM５１、PM７１  Ｐモス型トランジスタ
INV５１、INV５２、INV６１、INV７１、INV７２：インバータ
ND６１  ナンドゲート
【図１】
0003799923.tif 000002
【図２】
0003799923.tif 000003
【図３】
0003799923.tif 000004
【図４】
0003799923.tif 000005