(57)【特許請求の範囲】
【請求項１】
データを貯蔵する第1及び第2メモリバンクの間に多数個のパッドが配列されたパッドブロック、前記パッドブロックを通して外部とデータをやり取りする第1及び第2入出力部、前記パッドブロックを通して入力される外部クロック信号の周波数を安定化させて内部クロック信号を発生する遅延同期ループ回路、及び前記内部クロック信号に同期して前記第1及び第2入出力部と前記第1及び第2メモリバンクを制御するインタフェースロジックを備える半導体メモリ装置において、
前記パッドブロックに隣接して配置され、前記第1及び第2入出力部、前記遅延同期ループ回路、及び前記第1及び第2メモリバンクに電気的に連結され、前記パッドブロックから電源電圧及び接地電圧が伝達されるデータシフトブロックを備え、
前記第1及び第2入出力部、前記パッドブロック、前記データシフトブロック、及び前記第２メモリバンクは、順次に配置されたことを特徴とする半導体メモリ装置。
【請求項２】
前記データシフトブロックは、複数本の配線で構成された第1及び第2配線群を通して前記前記第1及び第2入出力部とデータをやり取りし、さらに、前記複数本の配線の数のn(n=2、3、…)倍の配線で構成された第3及び第4配線群を通して前記第1及び第2メモリバンクとデータをやり取りし、
前記複数本の配線は、少なくとも2本であることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項３】
前記複数本の配線の数のn(n=2、3、…)倍の配線は少なくとも4本であることを特徴とする請求項２に記載の半導体メモリ装置。
【請求項４】
前記第1ないし第4配線群は、各々多数本の配線からなる特徴とする請求項２に記載の半導体メモリ装置。
【請求項５】
前記データシフトブロックは、前記第1入出力部から前記第1配線群を通して直列に伝送されるデータを分離して前記第3及び第4配線群のいずれか一つを通して前記第1及び第2メモリバンクのいずれか一つに並列に伝送することを特徴とする請求項２に記載の半導体メモリ装置。
【請求項６】
前記データシフトブロックは、前記第2入出力部から前記第2配線群を通して直列に伝送されるデータを分離して前記第3及び第4配線群のいずれか一つを通して前記第1及び第2メモリバンクのいずれか一つに並列に伝送することを特徴とする請求項２に記載の半導体メモリ装置。
【請求項７】
前記データシフトブロックは、前記第1及び第2メモリバンクのいずれか一つから前記第3及び第4配線群のいずれか一つを通して並列に出力されるデータを統合して、前記第1配線群を通して前記第1入出力部に直列に伝送することを特徴とする請求項２に記載の半導体メモリ装置。
【請求項８】
前記データシフトブロックは、前記第1及び第2メモリバンクのいずれか一つから前記第3及び第4配線群のいずれか一つを通して並列に出力されるデータを統合して、前記第2配線群を通して前記第2入出力部に直列に伝送することを特徴とする請求項２に記載の半導体メモリ装置。
【請求項９】
データを貯蔵する第1メモリバンクと、
インタフェースロジックと、
入力されるデータの電圧レベルを変換する第1及び第2入出力部と、
前記第1及び第2入出力部に隣接して配置される遅延同期ループ回路と、
多数個のパッドが配列されるパッドブロックと、
前記パッドブロックから電源電圧及び接地電圧が伝達されて入力されるデータの配列状態を変換するデータシフトブロックと、
データを貯蔵する第2メモリバンクとが順に並べてに配置され、
前記遅延同期ループ回路は、前記パッドブロックを通して入力される外部クロック信号の周波数を安定化させて内部クロック信号を発生し、
前記データシフトブロックは、前記内部クロック信号に同期して動作し、複数本の配線を通して前記第1及び第2入出力部と直列にデータをやり取りし、前記複数本の配線を通して前記第1及び第2メモリバンクと並列にデータをやり取りし、
前記インタフェースロジックは、前記内部クロック信号に同期して前記第1及び第2入出力部、前記第1及び第2メモリバンク及び前記データシフトブロックを制御することを特徴とする半導体メモリ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体メモリ装置に係り、詳しくはDRAM半導体装置に備えられた内部回路の構造を簡単化に関する。
【０００２】
【従来の技術】
メモリ半導体装置の使用量の増加に伴い、その信号処理の高速化のための開発が目立っている。これに合せて、一般のDRAM半導体装置より信号処理速度が遥かに速いDRAM(DRAM; Dynamic Random Access Memory)半導体装置が登場するようになった。
【０００３】
図1は、従来のDRAM半導体装置に備わる一部の内部回路の配置関係を示すブロック図である。図1に示すように、従来のDRAM半導体装置101は、第1及び第2メモリバンク111及び121、第1及び第2コアインタフェース(CoreInterface)113及び123、第1及び第2データシフトブロック131及び141、インタフェースロジック(Interface Logic)151、第1及び第2入出力部161及び162、遅延同期ループ(DelayLocked Loop)回路163並びにパッドブロック171を備える。
【０００４】
このDRAM半導体装置101では、第1メモリバンク111と第2メモリバンク121との間に、第1コアインタフェース113、第1データシフトブロック131、インタフェースロジック151、第1入出力部161／遅延同期ループ163／第2入出力部162、パッドブロック171、第2データシフトブロック141及び第2コアインタフェース123が順次に配列されている。第1メモリバンクと第2メモリバンクは、バンク選択信号BSによって選択されて動作する。
【０００５】
外部からパッドブロック171を通して電源電圧及び接地電圧が第1及び第2データシフトブロック131及び141に供給される。ここで、パッドブロック171と第1データシフトブロック131は遠く離れているので電源電圧及び接地電圧に雑音が発生しやすい。
【０００６】
遅延同期ループ回路163は、入力される外部クロック信号CLKを安定化させて内部クロック信号SCLKを発生して、第1データシフトブロック131、第2データシフトブロック141及びインタフェースロジック151に提供する。
【０００７】
上述したように、従来のDRAM半導体装置101によれば、データシフトブロック131、141が2個であるために、データシフトブロック131及び141と、DRAM半導体装置101の内部に備えられた回路との信号の連結が容易である反面、DRAM半導体装置101が大きくなる。また、2個のデータシフトブロック131及び141が動作することによる電力消耗量も多くなる。
【０００８】
遅延同期ループ回路163は、内部クロック信号SCLKを2個のデータシフトブロック131及び141の各々に伝送する。それによって遅延同期ループ回路163の出力端の負荷が大きくなって、クロック信号SCLKによる電力消耗が多くなる。
【０００９】
第1データシフトブロック131は、パッドブロック171から遠く離れているために、パッドブロック171から第1データシフトブロック131に電源電圧を供給するための配線が長くなる。従って、パッドブロック171から第1データシフトブロック131に供給される電源電圧及び接地電圧に雑音が発生しやすく、DRAM半導体装置101の動作状態が不安定になる。
【００１０】
【発明が解決しようとする課題】
本発明が達成しようとする技術的課題は、半導体メモリ装置のサイズを縮小することにある。
【００１１】
本発明が達成しようとする他の技術的課題は、クロック信号及びデータシフトブロックによる電力消耗を削減することにある。
【００１２】
本発明が達成しようとする更に他の技術的課題は、電源雑音を低減し動作を安定化させることにある。
【００１３】
【課題を解決するための手段】
前記技術的課題を達成するために、本発明の第１の側面は、データを貯蔵する第1及び第2メモリバンク間に多数個のパッドが配列されたパッドブロック、前記パッドブロックを通して外部とデータをやりとりする第1及び第2入出力部、前記パッドブロックを通して入力される外部クロック信号の周波数を安定化させて内部クロック信号を発生する遅延同期ループ回路、及び前記内部クロック信号に同期して前記第1及び第2入出力部と前記第1及び第2メモリバンクを制御するインタフェースロジックとを備える半導体メモリ装置において、前記データシフトブロックは、前記パッドブロックに隣接して配置され、前記第1及び第2入出力部、前記遅延同期ループ回路、及び前記第1及び第2メモリバンクに電気的に連結される。
【００１４】
望ましくは、前記複数本の配線は少なくとも2本であって、前記複数本の配線の数のn(n=2、3、…)倍の配線は少なくとも4本である。また、前記半導体メモリ装置はDRAM半導体装置であって、前記第1ないし第4配線群を各々多数本備える。
【００１５】
前記技術的課題を達成するために、本発明の第２の側面は、データを貯蔵する第1メモリバンク、インタフェースロジック、入力されるデータの電圧レベルを変換する第1及び第2入出力部、前記第1及び第2入出力部に隣接して配置される遅延同期ループ回路、多数個のパッドが配列されるパッドブロック、前記パッドブロックから電源電圧及び接地電圧が伝達されて入力されるデータの配列状態を変換するデータシフトブロック、及びデータを貯蔵する第2メモリバンクが順に並べて配置され、前記遅延同期ループ回路は、前記パッドブロックを通して入力される外部クロック信号の周波数を安定化させて内部クロック信号を発生し、前記データシフトブロックは、前記内部クロック信号に同期して動作し、複数本の配線を通して前記第1及び第2入出力部と直列の形式でデータをやり取りし、前記複数本の配線を通して前記第1及び第2メモリバンクと並列の形式でデータをやり取りし、前記インタフェースロジックは、前記内部クロック信号に同期して前記第1及び第2入出力部、前記第1及び第2メモリバンク及び前記データシフトブロックを制御することを特徴とする。
【００１６】
望ましくは、前記半導体メモリ装置は、DRAM半導体装置である。
【００１７】
本発明によれば、例えば、DRAM半導体装置は、そのサイズが縮小され、また、電力消耗が低減されて動作が安定する。
【００１８】
【発明の実施の形態】
本発明と本発明の動作上の利点及び本発明の実施によって達成される目的を十分に理解するためには本発明の好適な実施の形態を例示する添付図面及び図面に記載された内容を参照すべきである。
【００１９】
以下、添付図面を参照して本発明の好適な実施の形態を説明する。
【００２０】
図2は、本発明の好適な実施の形態に係るDRAM半導体装置の一部の内部回路の配置方法を説明するためのブロック図である。図2に示すように、このDRAM半導体装置201は、第1及び第2メモリバンク211及び221、第1及び第2コアインタフェース213及び223、インタフェースロジック231、第1及び第2入出力部241及び242、遅延同期ループ回路243、パッドブロック251並びにデータシフトブロック261を備える。
【００２１】
第1メモリバンク211、第1コアインタフェース213、インタフェースロジック231、第1入出力部241／遅延同期ループ回路243／第2入出力部242、パッドブロック251、データシフトブロック261、第2コアインタフェース223及び第2メモリバンク221は、図２において、縦軸を中心に一直線上に順に並べて配置されている。
【００２２】
なお、この実施の形態では、上記のように、第1メモリバンク211、インタフェースロジック213、第1入出力部241／遅延同期ループ回路243／第2入出力部242、パッドブロック251、データシフトブロック261、第2コアインタフェース223及び第2メモリバンク221は、縦軸を中心に配置されているが、例えば、これらを他の方向の軸を中心に配置してもよいし、配置の順序を変更してもよい。
【００２３】
第1コアインタフェース213は、第1メモリバンク211に含まれ、第2コアインタフェース223は、第2メモリバンク221に含まれる。第1及び第2コアインタフェース213及び223は、バンク選択信号BSに従って選択的に動作する。第1及び第2コアインタフェース213及び223は、インタフェースロジック231によって制御されて、データシフトブロック261から伝送されるデータを各々第1及び第2メモリバンク211及び221に貯蔵し、また、第1及び第2メモリバンク211及び221に貯蔵されたデータを読出して各々データシフトブロック261に伝達する。
【００２４】
第1入出力部241は、入力端に多数個の入力受信器及び出力発生器を備え、出力端に多数個の出力ドライバを備える。パッドブロック251に印加されるデータは、m(m=1、2、3、…)本の配線で構成された配線群L1を通して第1入出力部241の入力受信器に入力される。これらのデータは、第1入出力部241により、DRAM半導体装置201に適合した電圧レベル、例えばCMOS(ComplementaryMetal Oxide Semiconductor)レベルに変換され、更に、これらの変換されたデータは、第1入出力部241の出力ドライバによって駆動されて、複数本の配線で構成された第1配線群L2を通してデータシフトブロック261に伝送される。
【００２５】
また、第1入出力部241は、データシフトブロック261から第1配線群L2を通してデータを入力し、これらの電圧レベルをパッドブロック251に連結された外部システムに適合した電圧レベルに変換する。そして、外部システムに適合したレベルに変換されたデータは、第1入出力部241の出力発生器によって駆動されて配線群L1を通してパッドブロック251に伝送される。ここで、各配線の数は、特定の数に限定されない。。
【００２６】
第2入出力部242は、m本の配線で構成される配線群L3を通してパッドブロック251とデータをやり取りし、複数本の配線で構成される第2配線群L4を通してデータシフトブロック261とデータをやり取りする。第2入出力部242の動作は、第1入出力部241の動作に同様であるので説明を省略する。
【００２７】
遅延同期ループ回路243は、第1入出力部241と第2入出力部242との間に配置されている。遅延同期ループ回路243は、配線L5、L6、L7を通して、各々パッドブロック251、インタフェースロジック231及びデータシフトブロック261と連結される。遅延同期ループ回路243はパッドブロック251から配線L5を通して外部クロック信号CLKを入力し、前記外部クロック信号CLKの周波数を安定化させて内部クロック信号SCLKを発生させる。内部クロック信号SCLKは配線L6、L7を通して各々インタフェースロジック231とデータシフトブロック261に提供される。
【００２８】
データシフトブロック261は、内部クロック信号SCLKに同期して動作する。データシフトブロック261は、パッドブロック251に隣接して配置される。このように、データシフトブロック261とパッドブロック251との間の距離が短いために、パッドブロック251を通してデータシフトブロック261に印加される外部電源電圧及び接地電圧上に発生する雑音は減る。
【００２９】
データシフトブロック261は、第1及び第2配線群L2及びL4を構成する複数本の配線の数のn(n=2、3、4…)倍の数の配線で各々構成される第3ないし第6配線群L8ないしL11を通して第1メモリバンク211または第2メモリバンク221とデータをやり取りする。例えば、データシフトブロック261は、第1入出力部241から2本の配線で構成された第1配線群L2を通して直列に伝送される8個のデータを分離して各々8本の配線で構成される第3及び第4配線群L8及びL10を通して並列して同時に第1メモリバンク211と第2メモリバンク221に伝送し、第1メモリバンク211及び第2メモリバンク221から各々第3及び第4配線群L8及びL10を通して並列して同時に伝送される8個のデータを統合して、第1配線群L2を通して直列に第1入出力部241に伝送する。
【００３０】
同様の方法で、データシフトブロック261は、例えば、第2入出力部242から2本の配線で構成された第2配線群L4を通して直列に伝送される8個のデータを分離して各々第5及び第6配線群L9及びL11を通して並列して同時に第1メモリバンク211と第2メモリバンク221に伝送し、第1メモリバンク211と第2メモリバンク221から各々第5及び第6配線群L9及びL11を通して並列して同時に伝送される8個のデータを統合して、第2配線群L4を通して直列で第2入出力部242に伝送する。
【００３１】
配線群L2、L4、L8ないしL11は各々多数本の配線で構成され得る。
【００３２】
インタフェースロジック231は、内部クロック信号SCLKに同期して、第1及び第2入出力部241及び242、データシフトブロック261、第1及び第2メモリバンク211及び221を制御する。
【００３３】
本発明の好適な実施の形態に係るDRAM半導体装置201は、データシフトブロック261を一つのみ備えているが、例えば、図2に示されたような構成を採用することによって、従来のDRAM半導体装置101と同様の動作上の機能を達成することができる。
【００３４】
ところで、本発明の好適な実施の形態に係るDRAM半導体装置201は、データシフトブロック261が一つであるため、データシフトブロックが2個である従来のDRAM半導体装置101に比べて、その大きさが例えば15%以上小さくなる。また、データシフトブロック261が一つであるため、データシフトブロックが2個である場合に比べて、内部クロック信号SCLK及びデータシフトブロック261による電力消耗が例えば半分に省かれる。そして、データシフトブロック261がパッドブロック251に隣接するため、パッドブロック251からデータシフトブロック261に電源電圧及び接地電圧を伝達するための配線が短くなる。したがって、電源電圧及び接地電圧上に発生する雑音が低減される。
【００３５】
図2に示された構造は、あらゆるタイプの半導体メモリ装置に適用することができ、特に多数個のパッドが中央部に位置するボールグリッドアレー(BallGridArray)チップに容易に適用できる。
【００３６】
上述したように、本発明の好適な実施の形態に係るDRAM半導体装置201は、データシフトブロック261が一つであるため、そのサイズが大幅に縮まり、内部クロック信号SCLK及びデータシフトブロック261による電力消耗が省かれる。また、電源電圧雑音及び接地電圧雑音が低減される。
【００３７】
以上、本発明を図面に示された特定の実施の形態を通じて説明したが、この実施の形態は本発明の１つの適用例に過ぎず、本技術分野で通常の知識を有する者であれば、この実施の形態に多様な変形を加え、均等な他の実施の形態を採用し得る。
【００３８】
例えば、本明細書では、第1メモリバンク211、インタフェースロジック231、第1入出力部241／遅延同期ループ回路243／第2入出力部242、パッドブロック251、データシフトブロック261及び第2メモリバンク221がY軸の一直線上に順に並べて配置される場合に関して説明したが、パッドブロック251が第1メモリバンク211と第2メモリバンク221との間に位置して、データシフトブロック261がパッドブロック251に隣接して１つのみ配置される場合には、インタフェースロジック231と第1入出力部241／遅延同期ループ回路243／第2入出力部242が、第1メモリバンク211と第2メモリバンク221との間に配置される限り、DRAM半導体装置のチップの大きさが減少されると共に電力消耗が省かれる。
【００３９】
したがって、本発明の技術的範囲は、特許請求の範囲の記載に基づいて定められるべきである。
【００４０】
【発明の効果】
本発明によれば、例えば、半導体メモリ装置のサイズが縮小される。
【００４１】
また、本発明によれば、例えば、クロック信号及びデータシフトブロックによる電力消耗が削減される。
【００４２】
また、本発明によれば、例えば、電源雑音が低減され動作が安定する。
【図面の簡単な説明】
【図1】従来のDRAM半導体装置に備得られた一部の内部回路の配置関係を示すブロック図である。
【図2】本発明の好適な実施の形態に係るDRAM半導体装置の一部の内部回路の配置関係を説明するためのブロック図である。
【符号の説明】
201 DRAM半導体装置
211,221第1及び第2メモリバンク
213,223第1及び第2コアインタフェース
231 インタフェースロジック
241,242第1及び第2入出力部
243 遅延同期ループ回路
251 パッドブロック
261 データシフトブロック
L1,L3 配線群
L2 第1配線群
L4 第2配線群
L5、L6、L7配線
L8ないしL11第3ないし第6配線群
BS バンク選択信号
【図１】
0003832699.tif 000002
【図２】
0003832699.tif 000003