(57)【特許請求の範囲】
【請求項１】
１本のデータバスに複数のメモリデバイスと、前記データバスを介して、前記複数のメモリデバイスに接続されたメモリコントローラとを有するメモリシステムにおいて、前記メモリコントローラは、前記メモリデバイスに対して、読出コマンド又は書込コマンドを発行することによってアクセスし、当該アクセスの際、選択的にアクティブ状態、或いは、インアクティブ状態に置かれる終端回路と、前記各メモリデバイスをアクセスの際、前記複数のメモリデバイスに対して、終端制御信号を出力する制御ユニットとを備え、
前記各メモリデバイスは、前記メモリコントローラの終端制御信号を受信して内部終端制御信号を生成する制御回路と、前記内部終端制御信号がアクティブ状態、或いは、インアクティブ状態を指示している場合に、アクティブ状態、或いは、インアクティブ状態に置かれるアクティブ終端回路を有し、
前記メモリコントローラは、前記メモリデバイスのうち、特定メモリデバイスに対して読出コマンド或いは書込コマンドが発行される場合、前記データバスに接続された前記複数のメモリデバイスのアクティブ終端回路を前記読出コマンドの時にはインアクティブ状態、前記書込コマンドの時にはアクティブ状態にすることを指示する終端制御信号を生成する手段を有する一方、
前記メモリコントローラの前記終端回路は、前記読出コマンド生成の際、アクティブ状態に置かれる一方、前記特定メモリデバイスに対して書込コマンドが生成され、前記特定メモリデバイスに対してデータが書き込まれる際に、インアクティブ状態に置かれることを特徴とするメモリシステム。
【請求項２】
請求項１において、前記特定メモリデバイスの前記制御回路は、前記読出コマンドを受けている場合、前記終端制御信号を前記メモリコントローラから受信して、当該特定メモリデバイスからデータを読出す際に、前記インアクティブ状態を指示する内部終端制御信号を特定メモリデバイスのアクティブ終端回路に出力し、他方、前記書込コマンドを受けている場合には、前記特定メモリデバイスのアクティブ終端回路をアクティブ状態に保った状態で、データを書き込むことを特徴とするメモリシステム。
【請求項３】
１本のデータバスに複数のメモリデバイスと、前記データバスを介して、前記複数のメモリデバイスに接続されたメモリコントローラとを有するメモリシステムの終端制御方法において、前記メモリコントローラから前記複数のメモリデバイスのうち、特定のメモリデバイスに対して、読出コマンドを発行する段階と、
前記読出コマンド発行の際、前記メモリコントローラの終端回路をアクティブ状態に維持する段階と、
前記読出コマンド発行の際、前記メモリコントローラから前記複数のメモリデバイスに与える終端制御信号に応答して、前記複数のメモリデバイスのアクティブ終端回路をアクティブ状態とする段階と、
前記読出コマンドに応じた前記特定メモリデバイスからのデータ読出中、前記特定メモリデバイスにおけるアクティブ終端回路をインアクティブ状態にすると共に、前記特定メモリデバイス以外のメモリデバイスにおけるアクティブ終端回路をアクティブ状態に維持する段階とを有することを特徴とするメモリシステムの終端制御方法。
【請求項４】
請求項３において、前記特定メモリデバイスに対して、前記書込コマンドを発行する段階と、
前記書込コマンドの発行の際、前記メモリコントローラから前記複数のメモリデバイスに与える終端制御信号に応答して、前記複数のメモリデバイスのアクティブ終端回路をアクティブ状態にする段階と、
前記書込コマンド発行の際、書込データを出力している間、前記メモリコントローラの終端回路をインアクティブ状態に維持する段階と、
前記書込コマンド発行の際、前記特定メモリデバイスを含む前記複数のメモリデバイスのアクティブ終端回路をアクティブ状態に維持する段階とを備えていることを特徴とするメモリシステムの終端制御方法。
【請求項５】
データバスに接続して使用されるメモリデバイスにおいて、前記メモリデバイスを終端制御するアクティブ終端回路と、該アクティブ終端回路を電気的に、アクティブ状態、或いは、インアクティブ状態に制御する制御回路とを有し、
前記制御回路は、読出コマンド或いは書込コマンドから生成される出力イネーブル信号と、読出コマンド或いは書込コマンドと同時又はこれに遅れたタイミングで生成される終端制御信号とを受け、前記読出コマンドを受信した場合には、前記出力イネーブル信号及び前記終端制御信号とにより、前記アクティブ終端回路をインアクティブ状態にし、他方、前記書込コマンドを受信した場合には、前記出力イネーブル信号及び前記終端制御信号とにより前記アクティブ終端回路をアクティブ状態にする内部終端制御信号を生成する回路手段を備えていることを特徴とするメモリデバイス。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、高速で動作可能なメモリデバイス、及び、これらのメモリデバイスを複数備えたメモリシステムに関する。
【０００２】
【従来の技術】
最近、メモリデバイスを高集積化する一方、高速で且つ低信号振幅で動作させるためのインタフェースが検討されている。このための規格として、ＳＳＴＬ（Stub  Series  Termination  Logic）が提案されている。また、メモリモジュールの一つであるＤＲＡＭをより高速で動作させるために、クロックの立ち上がりと立下りの両エッジに同期してデータの入出力を行うことにより、データレートを２倍にできるＤＤＲ（double  data  rate）も提案されている。
【０００３】
上記した動作を行うメモリシステムは、複数のメモリモジュールをマザーボード上に間隔を置いて並行に配列した構成を備えている。この場合、複数のメモリモジュールは、それぞれコネクタを介してマザーボード上に搭載されている。各メモリモジュールをマザーボードに取り付けるために、各コネクタには、メモリモジュールを取り付けるためのスロットが設けられており、各スロットには、メモリモジュールと電気的接続を行うための端子が配列されている。一方、メモリモジュールの表及び/又は裏には、複数のメモリデバイス及びレジスタ等のバッファが取り付けられており、メモリデバイス及びレジスタは、モジュール端部に設けられた端子を介してコネクタと電気的に接続されている。
【０００４】
また、上記したメモリシステムの中には、メモリモジュール上のメモリデバイスを制御するために、チップセットと呼ばれるコントローラをマザーボード上に搭載したものがある。このメモリシステムでは、データバス、コマンド・アドレスバス、及び、クロックバス（以下の説明では、これらを総称して単にバスと呼ぶこともある）がマザーボード上に布線され、当該バスによってコントローラと各メモリモジュール上のメモリデバイス及びレジスタが電気的に接続されている。
【０００５】
上記したバスのうち、デ―タバス及びクロックバスは、コントローラから、直接、各メモリモジュールの各メモリデバイスに接続されており、他方、コマンド・アドレスバスは、レジスタに接続され、当該レジスタから各メモリモジュール上のメモリデバイスに接続される構成が採用されている場合がある。
【０００６】
更に、ＳＳＴＬ規格に従うメモリシステムは、各メモリモジュール内のメモリデバイスを構成するＤＲＡＭとコネクタとをスタブによって接続された構成を備えている。このようなメモリシステムの具体例として、コネクタのスロットに取り付けられたメモリモジュールの表裏に、それぞれメモリデバイスとして、ＤＲＡＭを搭載した構成のメモリシステムが開示されている。各メモリモジュールの表裏に設けられたＤＲＡＭは、データバスに対して、スタブを介して接続されている。
【０００７】
この種のメモリシステムでは、入出力をより高速に行うために、クロックバスに与えられるクロックの周波数を１００ＭＨｚ以上（例えば、１３３ＭＨｚ）にすることが考慮されている。この場合、読出／書込のデータレートは、ＤＤＲを採用した場合、２００ＭＨｚ以上になる。また、最近では、２００〜４００ＭＨｚのクロック周波数で、各メモリモジュールを動作させることも要求されており、この場合、データレートは４００〜８００ＭＨｚに達することになる。
【０００８】
ここで、図１３を参照して、従来のメモリシステムの一例を説明する。図示されたメモリシステムは、マザーボード上取り付けられたメモリコントローラ２１、及び、マザーボード上のスロットに装着された複数のメモリモジュール２０１、２０２、書込クロックを発生するクロック発生器１０１、及び、読出クロックを発生するクロック発生器１０２を備えている。マザーボード上に装着された各メモリモジュール２０１、２０２には、複数のＤＲＡＭが取り付けられており、各スロットにはコネクタが設けられている。図示された例では、各メモリモジュール２０１、２０２の表側に、ＤＲＡＭｆが配置され、他方、裏側には、ＤＲＡＭｒが配置されている。各ＤＲＡＭｆ、ｒは、コネクタ、モジュール上のスタブを介して、データバスＤＢ、コマンド・アドレスバスＣＢ、書込クロックバスＷＢ、及び、読出クロックバスＲＢと接続されている。
【０００９】
各バスは、各メモリモジュール２０１、２０２の表裏に設けられたＤＲＡＭｆ、ｒに接続するために、モジュール上で分岐されている。更に、この例では、コマンドアドレスバスＣＢ中には、終端制御信号を送受するための制御信号線も含まれているものとする。尚、書込クロックバスＷＢには、クロック発生器１０１からの書込クロックが与えられ、他方、読出クロックバスＲＢには、クロック発生器１０２からの読出クロックが与えられている。また、メモリコントローラ２１は、データバスＤＢ、及び、コマンド・アドレスバスＣＢを介して各ＤＲＡＭｆ、ｒと接続されている。
【００１０】
【発明が解決しようとする課題】
図示されたメモリシステムは、大容量を有すると共に、高速で動作することが可能である。図示されているように、従来のメモリシステムでは、データバスの一端をコントローラに接続する一方、データバスＤＢの他端、即ち、データバスＤＢ遠端に終端素子として、終端抵抗を接続し、この終端抵抗に終端電源から、電圧を印加することが考慮されている。しかしながら、前述したように、各コネクタで分岐され、且つ、各スタブにおいても分岐して、データバスに接続されるＤＲＡＭを備えたメモリシステムの場合、データバスの遠端でのみ終端しただけでは、データバスの配線インピーダンスの不整合による信号反射による信号品質の劣化が無視できない程大きくなることが判明した。このため、前述した終端方式を採用しただけでは、メモリシステムの高速化に対応できないことが分かった。
【００１１】
本発明の目的は、メモリデバイスをデータバスに対して分岐した形で接続したメモリシステムにおいて、データバスと各メモリデバイスとの間における反射を有効に防止することにより、メモリデバイスからのデータを高速で読み出すことができるメモリシステムを提供することである。
【００１２】
本発明の他の目的は、読出或いは書込状態において、各状態に応じた反射防止制御を行うことができるメモリデバイスを提供することである。
【００１３】
【課題を解決するための手段】
本発明の一態様によれば、データバスに接続して使用されるメモリデバイスにおいて、前記メモリデバイスを終端制御するアクティブ終端回路と、該アクティブ終端回路を電気的に、アクティブ状態、或いは、インアクティブ状態に制御する制御回路とを有することを特徴とするメモリデバイスが得られる。
【００１４】
前記制御回路の一例として、前記メモリデバイスの外部から与えられ、前記アクティブ終端素回路をアクティブ状態又はインアクティブ状態にするための終端制御信号と、前記メモリデバイス内で発生されるデータ出力イネーブル信号とを受け、前記外部信号と前記データ出力イネーブル信号とから、内部終端制御信号を生成する制御回路が考えられる。この場合、前記制御回路は、前記終端制御信号とクロック信号とを受け、前記クロック信号に同期して、前記終端制御信号を受信するレシーバと、該レシーバで受信された終端制御信号と、前記データ出力イネーブル信号とから、前記内部終端制御信号を生成する終端制御部とによって構成できる。他方、前記制御回路は、クロック信号に対して、非同期で、前記終端制御信号を受信するレシーバと、該レシーバで受信された終端制御信号と、前記データ出力イネーブル信号とから、前記内部終端制御信号を生成する終端制御部とによって構成されても良い。
【００１５】
前記制御回路の他の例として、前記メモリデバイスの外部から与えられ、前記アクティブ終端回路をアクティブ状態又はインアクティブ状態にするための終端制御信号、前記メモリデバイス内で発生されるデータ出力イネーブル信号、及び、パワーダウン信号とから、内部終端制御信号を生成する制御回路によって構成しても良い。
【００１６】
上記したアクティブ終端回路は、互いに異なる導電形の一対のトランジスタと、これらトランジスタ間に直列に接続された抵抗回路と、前記一対のトランジスタの一方に接続されたインバータとを有し、前記一対のトランジスタをオン、オフすることにより、前記メモリデバイスをアクティブ状態、或いは、インアクティブ状態にする回路構成を有している。
【００１７】
本発明の他の態様によれば、１本のデータバスに複数のメモリデバイスを接続した構成を有するメモリシステムにおいて、前記各メモリデバイスは、前記データバスにデータを出力する時、及び、外部から終端制御信号を受信した時、終端をインアクティブにする内部終端制御信号を生成する制御回路と、前記内部終端制御信号がインアクティブ状態を指示している場合に、インアクティブ状態に置かれる終端回路を有することを特徴とするメモリシステムが得られる。この場合、メモリシステムは、更に、前記データバスに接続されると共に、前記各メモリデバイスと制御信号線を介して接続されたメモリコントローラを備え、前記メモリコントローラは、前記メモリデバイスのアクセスの際、選択的にアクティブ状態、或いは、インアクティブ状態に置かれる終端回路を備えている。
【００１８】
更に、本発明の別の実施態様によれば、１本のデータバスに複数のメモリデバイスと、前記データバスを介して、前記複数のメモリデバイスに接続されたメモリコントローラとを有するメモリシステムにおいて、前記メモリコントローラは、前記メモリデバイスのアクセスの際、選択的にアクティブ状態、或いは、インアクティブ状態に置かれる終端回路と、前記各メモリデバイスをアクセスの際、前記複数のメモリデバイスに対して、終端制御信号を出力する制御ユニットとを備え、前記各メモリデバイスは、前記メモリコントローラから、前記メモリコントローラから終端制御信号を受信して内部終端制御信号を生成する制御回路と、前記内部終端制御信号がインアクティブ状態を指示している場合に、インアクティブ状態に置かれるアクティブ終端回路を有することを特徴とするメモリシステムが得られる。上記したメモリコントローラは、前記メモリデバイスのうち、特定メモリデバイスに対して読出コマンド或いは書込コマンドが発行される場合、前記データバスに接続された前記複数のメモリデバイスのアクティブ終端回路をアクティブ状態にすることを指示する終端制御信号を生成する手段を有する一方、前記メモリコントローラの前記終端回路は、前記読出コマンド生成の際、アクティブ状態に置かれ、且つ、前記特定メモリデバイスに対して書込コマンドが生成され、前記特定メモリデバイスに対してデータが書き込まれる際に、インアクティブ状態に置かれる。
【００１９】
ここで、上記した特定メモリデバイスの前記制御回路は、前記読出コマンドを受けている場合、前記アクティブ状態を指示する終端制御信号を前記メモリコントローラから受信して、当該特定メモリデバイスからデータを読出す際に、前記インアクティブ状態を指示する内部終端制御信号を特定メモリデバイスのアクティブ終端回路に出力し、他方、前記書込コマンドを受けている場合には、前記特定メモリデバイスのアクティブ終端回路をアクティブ状態に保った状態で、データを書き込む。
【００２０】
本発明の更に別の実施態様によれば、１本のデータバスに複数のメモリデバイスと、前記データバスを介して、前記複数のメモリデバイスに接続されたメモリコントローラとを有するメモリシステムの終端制御方法において、前記メモリコントローラから前記複数のメモリデバイスのうち、特定のメモリデバイスに対して、読出コマンドを発行する段階と、前記読出コマンド発行の際、前記メモリコントローラの終端回路をアクティブ状態に維持する段階と、前記読出コマンド発行の際、前記読出コマンドに応じた前記特定メモリデバイスからのデータ読出中、前記特定メモリデバイス以外のメモリデバイスにおけるアクティブ終端回路をアクティブ状態に維持する段階と、前記読出コマンド発行の際、前記読出コマンドに応じた前記特定メモリデバイスからのデータ読出中、前記特定メモリデバイスにおけるアクティブ終端回路をアクティブ状態に維持する段階とを有することを特徴とするメモリシステムの終端制御方法が得られる。
【００２１】
更に、上記した終端制御方法は、前記特定メモリデバイスに対して、前記書込コマンドを発行する段階と、前記書込コマンド発行の際、書込データを出力している間、前記メモリコントローラの終端回路をインアクティブ状態に維持する段階と、前記書込コマンド発行の際、前記特定メモリデバイスを含む前記複数のメモリデバイスのアクティブ終端回路をアクティブ状態に維持する段階とを備えていても良い。
【００２２】
【発明の実施の形態】
図１を参照して、本発明の一実施形態に係るメモリシステムを説明する。図示されたメモリシステムは、マザーボード上に配列された複数のコネクタと、各コネクタのスロットｓｌｏｔ１、及び、ｓｌｏｔ２に挿入された２つのメモリモジュール２０１及び２０２とを備えている。図示されたメモリモジュール２０１、２０２の表裏には、それぞれメモリデバイスとして、ＤＲＡＭ１及び２、ＤＲＡＭ３及び４が搭載されている。ここで、ＤＲＡＭ１及び３は、各メモリモジュール２０１、２０２の表側、即ち、フロントサイドに設けられており、他方、ＤＲＡＭ２及び４は、各メモリモジュール２０１、２０２の裏側、即ち、バックサイドに設けられているものとする。また、マザーボード上には、コネクタと共に、メモリコントローラ２１が搭載されている。
【００２３】
メモリコントローラ２１と、メモリモジュール２０１、２０２のＤＲＡＭ１、２、３、及び４は、一つのデータバス２２によって接続されている。図からも明らかなように、単一のデータバス２２に対して、各コネクタのスロットを介して、２つのＤＲＡＭ１及び２、ＤＲＡＭ３及び４が接続されている。更に、メモリコントローラ２１は、各ＤＲＡＭ１、２、３、及び、４と制御信号線２５によって接続されている。
【００２４】
図示されたメモリコントローラ２１は、制御信号線２５上に終端制御信号を送出する制御ユニット２１１、データ書込の際にデータバス２２上にデータを出力するドライバ２１２、データ読出の際にデータバス２２からのデータを受信するレシーバ２２０、及び、ＤＲＡＭ１、２、３、及び、４からデータを読み出す場合に動作状態となる終端回路２１３とによって構成されている。図示されたドライバ２１２及びレシーバ２２０は、後述するように、制御ユニット２１１の制御によって選択的に終端回路２１３と接続される。
【００２５】
図示されたメモリコントローラ２１の終端回路２１３は、直列に接続された２つの抵抗２１６、２１７と、抵抗２１６及び２１７の両端に接続されたＮチャンネルＭＯＳトランジスタ２１８、ＰチャンネルＭＯＳトランジスタ２１９とを備えている。図示されたＮチャンネルＭＯＳトランジスタ２１８のソースは接地されており、他方、ＰチャンネルＭＯＳトランジスタ２１９のソースには電源電圧ＶＤＱが与えられている。この電源電圧ＶＤＱは、ＤＲＡＭ１、２、３、及び４の各メモリ素子に与えられる電源電圧と共通である。図示された例では、抵抗２１６及び２１７の共通接続点がデータバス２２に接続されており、抵抗２１６及び２１７が等しい抵抗値を有している場合、ＭＯＳトランジスタ２１８、２１９がオンしている間、データバス２２は、ＶＤＱ／２の終端電圧で終端されることになる。尚、図示されたＭＯＳトランジスタ２１８、２１９は、制御ユニット２１１からのコントロール信号によってオンオフされるものとする。
【００２６】
一方、図１に示された各ＤＲＡＭ１、２、３、及び４は、同一の構成を有しているから、ここでは、ＤＲＡＭ１の構成を例にとって説明する。尚、読出コマンド、或いは、書込コマンドは、ＤＲＡＭ１に対して出力されるものとする。
【００２７】
ＤＲＡＭ１は、読出データをデータバス２２に出力するドライバ３１、ＤＲＡＭ１内部に設けられたアクティブ終端回路３２、アクティブ終端回路３２を制御する終端制御ブロック３３、及び、データバス２２からの書込データを書き込むためのレシーバ３４とを有している。ドライバ３１及びレシーバ３４は、後述するように、終端制御ブロック３３の制御によって、選択的にアクティブ終端回路３２に接続される。
【００２８】
図示されたＤＲＡＭ１は、読出、書込コマンドに応答して、出力イネーブル信号を内部で発生する。当該終端制御ブロック３３は、ＤＲＡＭ１外部から与えられる終端制御信号、及び、当該ＤＲＡＭ１内部において読出、書込コマンドに応答して発生される出力イネーブル信号とを受け、アクティブ終端回路３２に内部終端制御信号ＩＴＣを出力する。
【００２９】
図１に示された各ＤＲＡＭ内のアクティブ終端回路３２は、ＮチャンネルＭＯＳトランジスタ３２１、ＰチャンネルＭＯＳトランジスタ３２２、インバータ３２３、両ＭＯＳトランジスタの間に、互いに直列に接続された２つの抵抗３２４及び３２５とを備えている。２つの抵抗３２４、３２５の共通接続点は、ドライバ３１、レシーバ３４と共にデータバスに２２に接続されている。また、ＰチャネルＭＯＳトランジスタ３２２のソースには、ＤＲＡＭ１のメモリ部に使用される電源から電源電圧ＶＤＱが与えられている。即ち、図示されたアクティブ終端回路３２は、メモリ部と共通の電源を使用しているため、終端回路用の電源を不要にすることができる。
【００３０】
ここで、抵抗３２４、３２５は、互いに同じ抵抗値を有しているものとする。この場合、両抵抗３２４、３２５の共通接続点は、データバス２２に接続されているから、両ＭＯＳトランジスタ３２１、３２２がオンになると、電源電圧ＶＤＱが抵抗３２４、３２５で分圧されて、ＶＤＱ／２の終端電圧がデータバス２２に与えられることになる。したがて、この構成では、アクティブ終端回路３２がアクティブ状態、即ち、有効に動作を行う場合、データバス２２は、ＶＤＱ／２の電圧によって終端されることになる。他方、両ＭＯＳトランジスタ３２１、３２２がオフ状態になると、アクティブ終端回路３２は、インアクティブ状態、即ち、無効状態となって、開放状態となる。
【００３１】
次に、図２をも参照して、図１に示されたＤＲＡＭ１に読出コマンド（ＲＥＤ）が与えられた場合の動作を説明する。また、図示されてはいないが、各ＤＲＡＭには、クロックバスを介してクロックが与えられており、この例の場合、各クロックの立ち上がり及び立下りでデータの読出或いは書込が行われる所謂ＤＤＲの手法が用いられるものとする。
【００３２】
まず、ＤＲＡＭ１がアクセスされていない状態では、終端制御ブロック３３は、アクティブ終端回路３２に対して、ロー（Ｌ）レベルの内部終端制御信号ＩＴＣを出力し、両ＭＯＳトランジスタ３２１、３２２はオフにする。結果として、アクティブ終端回路３２は、インアクティブ状態になっている。このことは、他の全てのＤＲＡＭ２、３、４においても同様である。一方、メモリコントローラ２１内部の終端回路、即ち、終端素子２１３は、コントロール信号によってＭＯＳトランジスタ２１８、２１９がオンになり、アクティブ状態に保たれている。この結果、データバス２２は、終端電圧（ＶＤＱ／２）に維持されている。このように、アクセスされない状態では、ＤＲＡＭ１、２、３、４内のアクティブ終端回路３２は電流を消費しないためメモリシステム全体のパワーを削減できる。
【００３３】
ＤＲＡＭ１に読出コマンド（ＲＥＤ）が図示しないコマンドバスを介して発行されると、メモリコントローラ２１は、同時に、制御ユニット２１１から制御信号線２５に対して、ハイ（Ｈ）レベルの終端制御信号を送出する。この結果、制御信号線２５に接続されたＤＲＡＭ１、２、３、４の終端制御ブロック３３には、Ｈレベルの終端制御信号が与えられることになる。
【００３４】
メモリコントローラ２１からのＨレベルの終端制御信号を受けると、各ＤＲＡＭ１、２、３、及び４の内部終端制御信号ＩＴＣは、Ｈレベルになる。この状態が、図２の＠ＤＲＡＭ１及び＠ＤＲＡＭ２―４に示されている。結果として、ＤＲＡＭ１、２、３、及び、４の全てにおけるアクティブ終端回路３２、即ち、終端素子は、アクティブ状態となる。
【００３５】
アクティブ終端回路３２がアクティブ状態になると、読出コマンドを受けたＤＲＡＭ１は、設定されたクロックレイテンシィの後、読出データをデータバス２２上に出力する。読出データの出力に先立ち、ＤＲＡＭ１は、図２の＠ＤＲＡＭ1に示すように、自己のアクティブ終端回路３２を終端制御ブロック３３の制御の下に、インアクティブ状態（Ｌレベル）にすると共に、出力イネーブル信号＠ＤＲＡＭをＨレベルにする。出力イネーブル信号がＨレベルになると、ＤＲＡＭ１内では、クロックに同期して、メモリ素子に対する出力制御信号がＨレベルとなる。
【００３６】
一方、出力イネーブル信号がＨレベルになると、ＤＲＡＭ内部終端制御信号をＬレベルにする。このアクティブ終端回路３２の制御動作は、ＤＲＡＭ１内に設けられた終端制御ブロック３３で、ＤＲＡＭ内部終端制御信号ＩＴＣをＬ／Ｈレベルにすることによって行われる。
【００３７】
メモリ素子に対する出力制御信号がＨレベルになると、ＤＲＡＭ１では、ＤＤＲ（ダブルデータレート）の手法で、クロックの立ち上がり、立下りに同期して、データがバースト状にＤＲＡＭ１から読み出される。図示された例では、データの連続バースト長が４の場合が示されている。
【００３８】
図２及び３を参照して、各ＤＲＡＭ１、２、３、及び４内における動作を説明する。図３には、図１に示されたドライバ３１、レシーバ３４、アクティブ終端回路３２、及び、終端制御ブロック３３のほかに、出力制御ブロック３５、終端制御信号及びクロック信号とを受けて動作する制御信号レシーバ３６を有している。図示しないＤＲＡＭ内部コントローラでは、図１に示す制御ユニット２１１から終端制御信号を受け、且つ、コントロールバスを介して読出コマンド（ＲＥＤ）を受けると、出力イネーブル信号を図３に示された終端制御ブロック３３及び出力制御ブロック３５に出力する。
【００３９】
終端制御ブロック３３は、制御信号レシーバ３６を介して終端制御信号を受け、且つ、出力イネーブル信号を受けると、終端制御ブロック３３から出力されているＤＲＡＭ内部終端制御信号をＬレベルにし、当該ＤＲＡＭのアクティブ終端回路３２をインアクティブ状態、即ち、無効状態にする。
【００４０】
他方、出力イネーブル信号を受けた出力制御ブロック３５では、クロック信号のタイミングで出力制御信号をドライバ３１に送出する。この状態で、図２に示すように、出力イネーブル信号がＨレベルになり、クロック信号に同期して出力制御信号がＬレベルになるまで、ＤＲＡＭ１からは、データがバースト状に送出される。
【００４１】
一方、読出コマンド（ＲＥＤ）を受けていない他のＤＲＡＭ２、３、及び、４では、出力イネーブル信号が出力されないため、これらＤＲＡＭ２、３、及び、４の終端制御ブロック３３は、制御ユニット２１１から与えられる終端制御信号から得られるＤＲＡＭ内部終端制御信号をアクティブ終端回路３２にそのまま出力する。このため、ＤＲＡＭ１以外のＤＲＡＭ２、３、４のアクティブ終端回路３２は継続的にアクティブ状態に保たれ、この状態は、終端制御信号がＬレベルとなり、その結果、ＤＲＡＭ内部終端制御信号がＬレベルとなるまで継続する。尚、メモリコントローラ２１内の終端回路には、図２の最下段に示されているように、Ｈレベルのメモリコントローラ内部終端制御信号が継続的に与えられているから、当該終端回路は連続的にアクティブ状態にあり、このため、ＤＲＡＭ１からのデータを反射させることなく、受信することができる。
【００４２】
このように、図示されたメモリシステムでは、読出の対象となるＤＲＡＭのアクティブ終端回路３２のみがインアクティブ状態となり、他のＤＲＡＭのアクティブ終端回路及びメモリコントローラにおける終端回路がアクティブ状態となって、反射による影響をなくすことができる。
【００４３】
メモリコントローラ２１は、ＤＲＡＭ１からのデータがバースト状に出力された後、終端制御信号をＬレベルにする。データバス２２上の全てのＤＲＡＭでは、当該Ｌレベルの終端制御信号を受けて、ＤＲＡＭ内部終端制御信号をＬレベルにし、各ＤＲＡＭ内のアクティブ終端回路３２をインアクティブ状態にする。以後、データバス２２のレベルは、メモリコントローラ２１内の終端回路によって保持されることになる。
【００４４】
図２に示されたタイミングチャートでは、ＤＲＡＭ１に、読出コマンド（ＲＥＤ）が発行されると同時に、メモリコントローラ２１の制御ユニット２１１は、制御信号線２５上に、Ｈレベルの終端制御信号を出力しているが、ＤＲＡＭ１からデータが出力バーストとして出力される前に、ＤＲＡＭ１内部のアクティブ終端回路３２がインアクティブ状態になれば、読出コマンド（ＲＥＤ）から遅れたタイミングで、Ｈレベルの終端制御信号を出力しても良い。
【００４５】
次に、図４を参照して、図１に示すメモリシステムにおいて、メモリコントローラ２１から、ＤＲＡＭ１及び３に対して連続的に読出コマンドが発行された場合の動作を説明する。ここで、異なるＤＲＡＭから連続的に読み出し動作を行う場合、出力ドライバにおけるデータの衝突を避けるために、クロック信号間に時間的にギャップを空けるのが一般的である。このことを考慮して、図４に示された例では、次の読出コマンド（ＲＥＤ）が３クロック目に出力されている。
【００４６】
まず、ＤＲＡＭ１に対して、読出コマンド（ＲＥＤ）がコマンドバスを通して発行されると、図１に示された制御ユニット２１１は、制御信号線２５に終端制御信号を出力する。この場合、メモリコントローラ２１内の終端回路は、アクティブ状態に置かれる。この場合の動作は、図３と同じである。したがって、メモリコントローラ２１からは、終端制御信号が制御信号線２５を介して、ＤＲＡＭ１、２、３、及び４に与えられ、各ＤＲＡＭ１、２、３、及び、４では、内部終端制御信号をＨレベルにする（図４の＠ＤＲＡＭ１、３、２、４参照）。
【００４７】
ここで、ＤＲＡＭ２及び４の内部終端制御信号のＨレベル状態は、ＤＲＡＭ１及び３における読出動作が終了するまで継続する。一方、ＤＲＡＭ１の内部制御信号は、出力イネーブル信号を受けて、Ｌレベルとなり、この状態は、ＤＲＡＭ１からデータが読み出されるまで継続し、ＤＲＡＭ１からデータの読出しが終了すると、Ｈレベルに変化する。
【００４８】
ＤＲＡＭ１に続いて、ＤＲＡＭ３に読出コマンド（ＲＥＤ）が発行されると、メモリコントローラ２１の制御ユニット２１１は、ＤＲＡＭ１のデータをバースト状に出力した後、終端制御信号をＬレベルに遷移させることなく、Ｈレベルを維持する。Ｈレベルの終端制御信号は、ＤＲＡＭ３からデータがバースト状に出力された後、Ｌレベルに変化する。
【００４９】
図４に示すように、ＤＲＡＭ１又は３からデータがバースト状に出力されている間、各ＤＲＡＭ１又は３の内部終端制御信号はＬレベルを取っている。つまり、データを出力しているＤＲＡＭのアクティブ終端回路３２は、インアクティブ状態、即ち、無効状態に置かれるが、読出状態にない他のＤＲＡＭのアクティブ終端回路３２、及び、メモリコントローラ２１の終端回路はアクティブ状態に置かれている。
【００５０】
このことからも明らかなように、メモリコントローラ２１は、各ＤＲＡＭのアクティブ終端回路３２を個々に制御する必要はなく、メモリシステム全体がアクセスされている場合をカバーできるように終端制御信号の送出を制御すれば良い。また、個々のＤＲＡＭに設けられたアクティブ終端回路３２を切り換える場合、クロック信号の周波数に比例して、高速で切り換える必要があるが、このような切り換え動作自体、各ＤＲＡＭに設けられた内部制御部の制御によって容易に実行できる。
【００５１】
また、メモリコントローラ２１における終端制御は、読出コマンド（ＲＥＤ）を発行してから、ＤＲＡＭ自身が出力を出すまでの間に終端回路をアクティブ状態にすれば良いので、タイミングの余裕度が大きい。このことは、メモリコントローラ２１にとって、メモリシステムの制御が容易であることはを意味している。
【００５２】
図５を参照して、図１に示されたメモリシステムのＤＲＡＭ１に書込コマンド（ＷＲＴ）が発行された場合の動作について説明する。この場合、まず、ＤＲＡＭ１に対して、コマンドバスを介して書込コマンド（ＷＲＴ）が発行され、これと同時に、メモリコントローラ２１は、図５に示すように、終端制御信号をＨレベルにして、制御信号線２５に送出する。この結果、ＤＲＡＭ１〜４では、図５からも明らかな通り、ＤＲＡＭ内部終端制御信号により、各ＤＲＡＭのアクティブ終端回路３２がアクティブ状態となる。このため、データバス２２は、終端電圧に維持される。
【００５３】
一方、メモリコントローラ２１は、書込コマンド（ＷＲＴ）をコマンドバスに発行した後、所定のクロックレイテンシィ後、データをデータバス２２上にバースト状に送出する。データをデータバス２２上に出力するのに先立ち、メモリコントローラ２１内の終端回路をインアクティブ状態、即ち、無効状態にする。このため、図１のＭＯＳトランジスタ２１８及び２１９のゲートには、制御ユニット２１１から、Ｌレベルのメモリコントローラ内部終端制御信号が与えられる（図５参照）。図５からも明らかな通り、メモリコントローラ内部終端制御信号がＬレベルになっても、ＤＲＡＭ１〜４の内部終端制御信号はＨレベルのままである。したがって、ＤＲＡＭ１〜４のアクティブ終端回路３２はアクティブ状態を維持しており、結果として、データバス２２には、各ＤＲＡＭのアクティブ終端回路３２が接続されている。
【００５４】
書込コマンド（ＷＲＴ）によって指定されたＤＲＡＭ１に、データがバースト状に書き込まれると、メモリコントローラ２１は、メモリコントローラ内部終端制御信号をＨレベルにする一方、制御信号線２５の終端制御信号をＬレベルにする。この結果、データバス２２に接続された各ＤＲＡＭ１〜４内のアクティブ終端回路３２の内部終端制御信号もＬレベルとなり、各アクティブ終端回路３２は、インアクティブ状態になる。以後、再び、データバス２２のレベルはメモリコントローラ２１内部の終端回路により維持される。
【００５５】
尚、図５に示されたタイミングチャートでは、ＤＲＡＭ１に書込コマンド（ＷＲＴ）が発行されると同時に、メモリコントローラ２１は終端制御信号をＨレベルにしているが、メモリコントローラ２１から書込データがバースト状に出力される前に、各ＤＲＡＭ内部のアクティブ終端回路３２がアクティブ状態になれば、書込コマンド（ＷＲＴ）に遅れたタイミングで、終端制御信号をＨレベルにしても良い。
【００５６】
次に、図６を参照すると、ＤＲＡＭ１及び３に対して、連続的に書込コマンド（ＷＲＴ）が発行された場合の動作を示すタイミングチャートが示されている。図６からも明らかな通り、書込コマンド（ＷＲＴ）がＤＲＡＭ１に発行されると、図１に示された制御信号線２５上の終端制御信号がＨレベルになる。このため、各ＤＲＡＭ１〜４の内部終端制御信号もＨレベルとなるから、各ＤＲＡＭ１〜４のアクティブ終端回路３２はアクティブ状態となって、データバス２２には、終端電圧が印加される。所定のクロックレイテンシィ後、ＤＲＡＭ１及び３には、データがバースト状に書き込まれる。ＤＲＡＭ１及び３にデータが書き込まれている間、メモリコントローラ内部終端制御信号はＬレベルとなって、メモリコントローラ２１内の終端回路はインアクティブ状態となる。ＤＲＡＭ１及び３に対するデータの書込が終了すると、メモリコントローラ内部終端制御信号はＨレベルとなると共に、各ＤＲＡＭ１〜４に与えられている終端制御信号はＬレベルとなる。この結果、各ＤＲＡＭ１〜４のアクティブ終端回路３２はインアクティブ状態に戻る。
【００５７】
このことからも明らかなように、メモリコントローラ２１は、全てのＤＲＡＭに対して終端制御信号を１本の制御信号線２５を介して送信だけを行い、各ＤＲＡＭは更に内部制御信号を生成することで、個々のＤＲＡＭの終端回路をコントロールしている。このため、メモリシステムは、シンプルな構成で、反射による影響なしにデータを高速に送受信することができる。
【００５８】
以上説明したように、図１に示されたメモリシステムでは、終端制御信号を送信する側の終端回路をインアクティブ状態、終端制御信号を受信する側の終端回路をアクティブ状態にすることにより、データを受信する側の終端回路だけを接続し、データを送信する側の終端回路を切り離した状態にして、データの送受を行うことができる。この構成によれば、反射による影響なしに、データを高速で送受信側で伝送することができる。
【００５９】
図１に示されたメモリシステムは、マザーボード上にコネクタを２つ設け、各コネクタのスロットに、２つのＤＲＡＭを有するメモリモジュールを接続した構成を有していたが、実際のメモリシステムでは、使用状況によって種々様々な組合せが考えられる。
【００６０】
図７及び８を参照すると、本発明に係るメモリシステムの構成が示されている。ここで、２スロットを最大とした場合におけるＤＲＡＭ及びメモリコントローラ（ＭＣ）のアクティブ終端回路の状態が示されている。更に言えば、図７には、書込動作時におけるアクティブ終端回路の状態が示されており、他方、図８には、読出動作時におけるアクティブ終端回路の状態が示されている。図７及び図８において、スロット内のＤＲＡＭは通常ＲＡＮＫと呼ばれているので、図７及び８では、スロット内にＤＲＡＭが１個の場合を1Ｒ、２個の場合を２Ｒとし、スロット内にメモリモジュールがない場合をｅｍｐｔｙであらわしている。
【００６１】
また、図７及び８において、アクティブ終端回路がアクティブ状態にある場合をｏｎとし、インアクティブ状態にある場合をｏｆｆとしている。尚、ｘは、ＤＲＡＭが接続されていない場合を示している。
【００６２】
図７からも明らかな通り、書込動作時、データを送信するメモリコントローラ（ＭＣ）側の終端回路は、いずれも、ｏｆｆ状態に維持され、遠端となるＤＲＡＭ側の終端回路（アクティブ終端回路）は、いずれもｏｎ状態に保たれている。
【００６３】
また、図８に示されているように、読出動作時には、読出データを受信するメモリコントローラ（ＭＣ）の終端回路はｏｎとなって、有効動作状態となり、読出の対象となるＤＲＡＭの終端回路のみがｏｆｆとなって、無効動作状態となる。更に、読出の対象となっていないＤＲＡＭの終端回路はｏｎになり、有効動作状態、即ち、アクティブ状態に保たれている。
【００６４】
以上説明した高周波で動作するメモリシステム及び個々のＤＲＡＭはクロック信号に同期して動作する。また、高周波動作に対応するため、ＤＲＡＭに入力する信号はクロック信号によりＤＲＡＭ内部に取り込まれる。しかしながら、高速のクロック信号をＤＲＡＭ内部で各レシーバ回路に分配して動作させるには、内蔵するＤＬＬ（delay−locked  loop）回路、高速に動作するレシーバ回路等で大きな消費電流を必要とする。例えば、現在使用されている高速ＤＲＡＭの場合、電源電圧２.５Ｖで、常時、８０ｍＡ程度の消費電流となる。したがって、一般に、ＤＲＡＭがアクセスされない場合、ＤＲＡＭ内部のクロック信号、ＤＬＬ回路、レシーバ回路の動作を停止するパワーダウンモードがこの種のメモリシステムには用意されている。パワーダウンモードでは、消費電流を３ｍＡ程度まで削減することが可能である。
【００６５】
そこで、本発明において、例えば、メモリシステム内に一部のＲＡＮＫのＤＲＡＭがパワーダウンモードを備えている場合、別のＲＡＮＫのＤＲＡＭにアクセスがかかると、パワーダウン中のＤＲＡＭ内の終端回路も有効にする必要がある。したがって、ＤＲＡＭがパワーダウンモードでクロック信号を停止させる場合、ＤＲＡＭ内の終端制御信号レシーバ回路は、クロック信号に同期しない回路構成になっている方が好ましい。本発明の方式では、終端制御信号は、メモリシステムの動作周波数ほど高速に動作する必要がないため、終端制御信号レシーバ回路をクロック非同期とすることが可能である。
【００６６】
図９を参照すると、本発明の他の実施形態に係るメモリシステムに、メモリデバイスとして使用されるＤＲＡＭの終端部を説明するブロック図である。図９に示されたＤＲＡＭには、図３に示されたＤＲＡＭと比較しても明らかな通り、終端制御信号を受信する終端制御信号レシーバ回路３８として、ＣＭＯＳインバータ回路が接続されている。図示された終端制御信号レシーバ回路３８は、クロック信号とは無関係に動作して、受信した終端制御信号を終端制御ブロック３３に出力する。したがって、図示された終端制御信号レシーバ回路３８は、クロックに対して非同期で動作することが判る。
【００６７】
図９に示したＤＲＡＭを備えたメモリシステムでは、各ＤＲＡＭの終端回路で消費される電流を削減するために、メモリシステムのＤＲＡＭにアクセスがかからない時に、終端制御信号がメモリコントローラから当該ＤＲＡＭに出力される。この場合、各ＤＲＡＭの終端回路をインアクティブ状態とし、メモリコントローラの終端回路のみをアクティブ状態となるような制御が行われる。
【００６８】
図９に示された終端回路を使用して、メモリシステムの更なる低消費電力化を図るためには、前述したパワーダウンモードを備えたＤＲＡＭにより、全てのＤＲＡＭを構成することが考えられる。このように、全てのＤＲＡＭがパワーダウンモードを備えている場合、パワーダウンモード状態になったＤＲＡＭ内部の終端回路を無効にして、終端制御を行うようにすれば、メモリコントローラは終端制御信号をコントロールする必要がなくなる。このような構成を採用することにより、メモリコントローラの制御を簡単にすることができ、制御し易いメモリシステムが得られる。この場合、パワーダウンモードのエントリ（開始）、或いは、エジェクト（終了）を制御するために、メモリコントローラからパワーダウン制御信号をＤＲＡＭに出力すれば良い。このような制御方式の一例として、ＳＤＲＡＭにおけるＣＫＥ信号のように、特定ピンにより制御される場合を上げて説明する。尚、ここで使用されるＤＲＡＭでは、パワーダウンにエントリすることが指示されると、ＤＲＡＭ内部で、パワーダウン制御信号が自動的に発生して終端回路を無効にする機能を備えているものとする。
【００６９】
この場合、図１０に示すように、メモリコントローラからパワーダウン制御信号が与えられると、ＤＲＡＭ内部で、内部パワーダウン制御信号が自動的に生成され、当該内部パワーダウン制御信号に応じて、ＤＲＡＭの内部終端制御信号が発生するように構成すれば良い。
【００７０】
図１１を参照すると、図１０に示された動作を実現するＤＲＡＭの構成の一例が示されている。図１１に示されたＤＲＡＭでは、メモリコントローラからパワーダウン制御信号を受信すると、当該ＤＲＡＭ内で内部パワーダウン制御信号を生成する機能を有している。当該内部パワーダウン制御信号は、終端制御ブロック３３’に与えられる。図示された終端制御ブロック３３’には、図３と同様に、出力イネーブル信号と共に、レシーバ３６を介して終端制御信号も与えられている。
【００７１】
この構成において、Ｈレベルの終端制御信号が与えられ、且つ、内部パワーダウン制御信号、及び、出力イネーブル信号が与えられると、図示された終端制御ブロック３３’は、内部終端制御信号をＬレベルにして、アクティブ終端回路３２を自動的に無効状態、即ち、インアクティブ状態にする。この場合、終端制御信号は、システム電源投入時においてデバイス状態が不確定な時に、強制的にアクティブ終端回路３２を無効にして、不必要な電流経路を断ったり、ＤＲＡＭの試験時にアクティブ終端回路３２を無効にする必要があるときに、メモリコントローラから出力される。尚、図示された終端制御ブロック３３’は、終端制御信号、内部パワーダウン制御信号、及び、出力イネーブル信号のＮＡＮＤ回路を設けるだけで、容易に構成できるから、ここでは、詳述しない。
【００７２】
図１２を参照すると、図１０に示された動作を実現する他のＤＲＡＭの構成例が示されており、ここでは、メモリコントローラから終端制御信号が与えられていない点で、図１１の構成と相違している。この構成は、強制的にアクティブ終端回路３２を無効にする必要が無い場合に使用することができ、図１１に比較して、終端制御信号端子を削減することができるため、デバイス、システムを簡略化することができる。
【００７３】
即ち、図示された終端制御ブロック３３”は、内部パワーダウン制御信号及び出力イネーブル信号の２つを受けると、Ｌレベルの内部終端制御信号をアクティブ終端回路３２に供給して、当該アクティブ終端回路３２を無効状態にする。
【００７４】
上記した実施の形態においては、ＤＲＡＭと終端回路の電源電圧は、同一としたが、異なる電源電圧として構成することもできる。また、ＤＲＡＭの構成も同一として説明したが、異なる構成のＤＲＡＭを組み合わせて構成することもできる。このように、本発明は、その趣旨を変えない範囲で、種々の改変を行うことができる。
【００７５】
【発明の効果】
以上説明したように、本発明によれば、メモリコントローラと、当該メモリコントローラに対してデータバスを介して接続されたメモリデバイスとを備えたメモリシステムにおいて、メモリデバイス側に、選択的に動作するアクティブ終端回路を設けると共に、メモリコンローラ側にも終端回路を設けることにより、送受されるデータを反射等の影響無しに、データバスを介して高速で転送できるメモリシステムが得られる。また、パワーダウンモードに使用されるパワーダウン制御信号を利用することにより、消費電力を大幅に低下することができる。
【図面の簡単な説明】
【図１】本発明の一実施形態に係るメモリシステムを説明するためのブロック図である。
【図２】図１に示されたメモリシステムの読出動作時における終端制御の一例を説明するためのタイムチャートである。
【図３】図１に示されたメモリシステムに使用されたＤＲＡＭの一例を示すブロック図である。
【図４】図１に示されたメモリシステムの読出動作時における終端制御の他の例を示すタイムチャートである。
【図５】図１のメモリシステムにおける書込動作時の終端制御の一例を示すタイムチャートである。
【図６】図１のメモリシステムにおける書込動作時の終端制御の他の例を示すタイムチャートである。
【図７】本発明に係るメモリシステムにおいて、メモリデバイス（ＤＲＡＭ）の組合せを変更し、各メモリデバイスに対して書込動作を行った場合における終端制御を説明するための図である。
【図８】本発明の一実施形態に係るメモリシステムにおいて、メモリデバイス（ＤＲＡＭ）の構成を変更し、各メモリデバイスに対して読出動作を行った場合における終端制御を説明するための図である。
【図９】本発明の一実施形態に係るメモリシステムにおいて、クロックと非同期で終端制御動作を行うことができるＤＲＡＭの一例を示すブロック図である。
【図１０】本発明の他の実施形態に係るメモリシステムにおける終端制御を説明するためのタイムチャートである。
【図１１】図１０に示された終端制御動作を実行できるＤＲＡＭの構成の一例を示すブロック図である。
【図１２】図１０に示された終端制御動作を実行できるＤＲＡＭの構成の他の例を示すブロック図である。
【図１３】従来のメモリシステムを概略的に説明するための配線図である。
【符号の説明】
２０１、２０２              メモリモジュール
２１                        メモリコントローラ
２２                        データバス
２５                        制御信号線
２１１                      制御ユニット
２１２                      ドライバ
２１３                      メモリコントローラの終端回路
２１６、２１７              抵抗
２１８、２１９              ＭＯＳトランジスタ
３１                        ドライバ
３２                        ＤＲＡＭのアクティブ終端回路
３３                        終端制御ブロック
３２１、３２２、            ＭＯＳトランジスタ
３２４、３２５              抵抗
３２３                      インバータ
【図１】
0003799251.tif 000002
【図２】
0003799251.tif 000003
【図３】
0003799251.tif 000004
【図４】
0003799251.tif 000005
【図５】
0003799251.tif 000006
【図６】
0003799251.tif 000007
【図７】
0003799251.tif 000008
【図８】
0003799251.tif 000009
【図９】
0003799251.tif 000010
【図１０】
0003799251.tif 000011
【図１１】
0003799251.tif 000012
【図１２】
0003799251.tif 000013
【図１３】
0003799251.tif 000014