(57)【特許請求の範囲】
【請求項１】
システムバスを通じてデータを共有し、相異なるプロトコルを有する複数のプロセッサボードを備える多重プロセッサシステムにおいて、
伝送サイズ信号（ＴＳ）と、データ伝送のタイプを表す伝送タイプ信号（ＴＴ）と、送信される有効データの開始ビットを示す伝送配列アドレス信号（ＬＯＡ）とを有する形式のデータを用いる第１のプロセッサボードとデータを送受信する第２のプロセッサボードであって、出力されるデータの有効性を指定するためにバイト毎に１ビットが割当てられたバイトマスク信号を用いる第２のプロセッサボードが、
データ信号を固有のプロトコルに適する前記バイトマスク信号と共に送受信するプロセッサと、
データが前記プロセッサから前記システムバスに伝送される場合に、前記バイトマスク信号を前記ＴＳ、ＴＴ及びＬＯＡ信号に変換して、その変換結果をデータ信号と共に前記システムバスに送信し、データが前記システムバスから前記プロセッサに伝送される場合に、前記ＴＳ、ＴＴ及びＬＯＡ信号を前記バイトマスク信号に変換して、その変換結果をデータ信号と共に前記プロセッサに送信するバス制御手段とを備え、
前記ＴＴ信号は、前記システムバスのデータラインより小さいサイズのデータを伝送する単一伝送タイプと前記システムバスのデータラインより大きいサイズのデータを伝送するブロック伝送タイプとのいずれかを示すことを特徴とする多重プロセッサシステム。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は多重プロセッサシステムに係り、特にコンピュータシステムのデータバス伝送プロトコルを新たに準備し、相異なるプロセッサ間のデータ伝送を可能にすると共にシステムバスの安定性を高めるバス制御手段を備える多重プロセッサシステムに関するものである。
【０００２】
【従来の技術】
一般に、従来の主電算機II（韓国で開発された中型コンピュータ），III（ＩＩをグレードアップした中型コンピュータ）のシステムバスに用いられるデータバスは、それぞれ６４ビットと１２８ビットのデータサイズ（幅）を有する。主電算機IIの機種は、伝送データ（６４ビット）とバイトマスク信号（８ビット）を利用して、各ボード間のデータ伝送を遂行する。バイトマスク信号（８ビット）は、伝送しようとするデータサイズ（６４ビット）およびこのデータの有効性を知らせるために追加されており、１データバイト当たり１バイトマスクビットからなっている。主電算機IIIの機種は、伝送データ（１２８ビット）とこれに対応して追加されたバイトマスク信号（１６ビット）を利用して、各ボード間のデータ伝送を遂行する。
【０００３】
システムバスの性能がだんだん高速化かつ大型化されるにつれて、バスを制御するための回路が複雑になり、また信号線の増加に応じて用いられる素子の数も増えるようになり、これによるシステム全体に及ぶ影響を考慮せざるを得ない。中型または大型コンピュータは、システム内で固有の機能をする各種のボード、例えばシステム全体を制御するプロセッサボード，データの入出力を制御する入出力制御ボード，およびデータの貯蔵機能を制御するメモリボードなどを備える。前記各ボードは、その機能に応じて特定の性能を有するプロセッサを持っている。
【０００４】
【発明が解決しようとする課題】
しかしながら、従来の中型または大型コンピュータに装着される各種のボードは、一般に同一の製造会社で生産されないプロセッサを使用するので、バスを制御するための回路が複雑になり、かつ信号線が増えるという問題点があった。
本発明の目的は、相異なる特性を持つ様々なプロセッサを使用するコンピュータシステムにおいて、これらのプロセッサ間のデータ伝送を互換性よく制御することのできる多重プロセッサシステムを提供することにある。
【０００５】
【課題を解決するための手段】
前記の目的を達成するために、本発明による多重プロセッサシステムは、システムバスを通じてデータを共有し、相異なるプロトコルを有する複数のプロセッサボードを備える多重プロセッサシステムにおいて、伝送サイズ信号（ＴＳ）と、データ伝送のタイプを表す伝送タイプ信号（ＴＴ）と、送信される有効データの開始ビットを示す伝送配列アドレス信号（ＬＯＡ）とを有する形式のデータを用いる第１のプロセッサボードとデータを送受信する第２のプロセッサボードであって、出力されるデータの有効性を指定するためにバイト毎に１ビットが割当てられたバイトマスク信号を用いる第２のプロセッサボードが、データ信号を固有のプロトコルに適する前記バイトマスク信号と共に送受信するプロセッサと、データが前記プロセッサから前記システムバスに伝送される場合に、前記バイトマスク信号を前記ＴＳ、ＴＴ及びＬＯＡ信号に変換して、その変換結果をデータ信号と共に前記システムバスに送信し、データが前記システムバスから前記プロセッサに伝送される場合に、前記ＴＳ、ＴＴ及びＬＯＡ信号を前記バイトマスク信号に変換して、その変換結果をデータ信号と共に前記プロセッサに送信するバス制御手段とを備え、前記ＴＴ信号は、前記システムバスのデータラインより小さいサイズのデータを伝送する単一伝送タイプと前記システムバスのデータラインより大きいサイズのデータを伝送するブロック伝送タイプとのいずれかを示すことを特徴とする。
【０００７】
かかる構成により、バス制御手段で固有のプロトコルに適するバイトマスク信号を、伝送サイズ信号（ＴＳ）とデータ伝送のタイプを表す伝送タイプ信号（ＴＴ）と送信される有効データの開始ビットを示す伝送配列アドレス信号（ＬＯＡ）とに変換してデータを送受信することにより、バス送受信手段が単純化されるため、システムバスの安定性を高めることができ、かつ相違なるプロトコルを使用するプロセッサシステム間のデータ送受信を可能にする。
【０００８】
【実施例】
以下、添付した図面に基づき本発明の実施例を詳細に説明する。
＜従来の構成例＞
図１は従来のプロセッサシステムを説明するためのブロック図である。このシステムでは、同一の伝送特性を有するプロセッサを用いるために、制限された規格下でデータマスクに対する制御なしにプロセッサシステムが作動できる。
【０００９】
従来のプロセッサシステムは、システムバス１４１の使用権を受けることによりデータを送受信するために、データとアドレスとを処理するプロセッサ部１１と、プロセッサ部１１から出力されたアドレスを貯蔵するアドレスバッファ１３と、プロセッサ部１１から出力されたデータを貯蔵するデータバッファ１４と、プロセッサ部１１からバス要求信号１１１を受けて、バスの使用権を制御するバス制御信号１１２を発生するバス要求制御部１６と、システムバス１４１を通じてアドレスとデータとを送受信するバス送受信部１８とからなる。図１において、参照符号１２１，１２２および１２３はアドレスバスで、参照符号１３１，１３２および１３３はデータバスである。
【００１０】
所定のプロセッサシステムがデータバスを通じてデータ伝送を遂行しようとする場合、プロセッサ部１１にはボード内のバス要求制御部１６の制御に応じてバス使用権が与えられる。バス使用権の与えられたプロセッサ部１１は、プロセッサ固有のプロトコルに適する形式のデータサイズおよびデータマスク信号（ＢＭ）を、バス送受信部１８を通じてシステムバス１４１に伝送する。この時、システムバス１４１を通じてデータを送受信する対象となるプロセッサは同一の特性を持つ素子なので、同一の伝送プロトコルで伝送されたデータを転換なくそのまま受けることができる。即ち、プロセッサシステムの各ボードは同一の特性のプロセッサを用いなければ、ボード間のデータ送受信は不可能である。
【００１１】
＜本実施例の構成例＞
図２は本実施例の多重プロセッサシステムを説明するためのブロック図である。
本実施例の多重プロセッサシステムは、システムバス２４１の使用権を受けてデータを送受信するために、データとアドレスとを処理するプロセッサ部２１と、プロセッサ部２１から出力されたアドレスを貯蔵するアドレスバッファ２３と、プロセッサ部２１から出力されたデータを貯蔵するデータバッファ２４と、プロセッサ部２１からバス要求信号２１１を受けて、バスの使用権を制御するバス制御信号２１２を発生するバス要求制御部２６と、システムバス２４１を通じてアドレスとデータとを送受信するバス送受信部２８と、各ボード間のデータ伝送規格を満足させると同時に、伝送特性の相異なるプロセッサ間のデータ伝送も可能にするバス制御部２９とを備える。図２において、参照符号２２１，２２２および２２３はアドレスバスで、２３１，２３４および２３６はデータバスで、２３３はバイトマスクバスで、２３５はバス制御部２９のバイトマスクバス２３３に対するバス送受信部制御バスである。
【００１２】
本実施例では、相異なる伝送プロトコルを使用するプロセッサが装着された複数個のボード間のデータ伝送が遂行される。例えば、インテルペンチウム（Intel pentium)プロセッサを使用するボードとサン（Sun)マイクロプロセッサを使用するボード間のデータ伝送に適用することができる。
特定のプロセッサボード、例えばインテルペンチウムプロセッサを使用するボードがシステムバス２４１を通じてデータを伝送しようとする時、プロセッサ部２１はそのボード内のバス要求制御部２６の制御に応じてバス使用権を受ける。
【００１３】
バス使用権の与えられたプロセッサ部２１は、当該プロセッサ固有のプロトコルに適する形式のデータ信号（１２８ビットまたは６４ビット）およびバイトマスク信号（１６ビットまたは８ビット）をデータバッファ２４に出力する。データバッファ２４から出力されるデータは直接バス送受信部２８へ、そしてデータバッファ２４から出力されるバイトマスク信号（ＢＭ）はバス制御部２９を介してバス送受信部２８へ出力される。
【００１４】
バス制御部２９は、入力されたバイトマスク信号を相手プロセッサ（サンマイクロプロセッサ）に適するプロトコル形式に転換して、バス送受信部２８へ出力する。バス制御部２９によるバイトマスク信号の転換過程は、図１の従来の技術に於けるバイトマスク信号がそのままシステムバスに伝送される時間内に、成される必要がある。即ち、バス制御部２９は、システムバス２４１を使用しようとするプロセッサがバス要求制御部２６に対してバスの使用を求める前に、そのデータを受ける他のボードに適するプロトコル形式に予め転換していなければならない。
【００１５】
プロトコル転換に必要な時間がシステムバス規格に追加されると、システム全体の性能を劣化する可能性があるため、アドレス周期で予めプロセッサ部２１から伝送されたバイトマスク信号を制御して、その次のデータ周期内で安定にデータマスク信号を得る。
図３は、図２に示したプロセッサ部２１からシステムバス２４１に単一データを伝送する場合の時間規格を示すタイミング図である。
【００１６】
システムバス２４１上に、アドレス，伝送形態（Transfer Type;ＴＴ），伝送データのサイズ（Transfer Size;ＴＳ）および伝送配列アドレス（Low Ordered Address;ＬＯＡ）を同じ周期内にドライブし（図３の（Ｃ）〜（Ｆ））、その次の周期でデータをドライブすると（図３の（Ｇ））、応答ボードは伝送を求めたボードがデータをドライブした時点より２周期後に、ドライブされたアドレスに対する応答認知信号（Address Acknowledge;ＡＡＣＫ）を伝送し（図３の（Ｈ））、その次の周期でデータに対する応答認知信号（Data Acknowledge；ＤＡＣＫ）を伝送する（図３の（Ｉ））。
【００１７】
図４は、図２に示したプロセッサ部２１がシステムバスのデータを読み出す場合の時間規格を示すタイミング図である。
システムバス２４１上に、アドレス，伝送形態（ＴＴ），伝送データのサイズ（ＴＳ）および伝送配列アドレス（ＬＯＡ）を同じ周期内にドライブすると（図４の（Ｃ）〜（Ｆ））、応答ボードは応答を求めたボードがデータをドライブした時点より２周期後に、前記ドライブされたアドレスに対する応答認知信号ＡＡＣＫを伝送する（図４の（Ｇ））。データを求めるボードは、求めたデータが伝送されるまで待ち、求めたデータが伝送されれば（図４の（Ｈ））、そのデータに対する応答認知信号ＤＡＣＫを伝送する（図４の（Ｉ））。
【００１８】
前述したような動作は、アドレス及びデータを伝送するための各種のサイクルが始まる前に、バス使用を求めるバス要求制御部２６の制御によって、システムバス２４１上の様々なボードに対する仲裁信号（Bus Arbitration Request;ＡＢＲＱ）の優先順位に応じてバス使用権を獲得することにより成される。
下記の表１は、ペンチウムプロセッサを装着したボードとサンマイクロプロセッサを装着したボード間のデータ送受信を可能にするために、ペンチウムプロセッサで使用する情報信号、即ちバイトマスク信号を入力して、サンマイクロプロセッサで使用する情報信号、即ちデータのサイズを貯蔵する共通の情報信号（ＴＴ，ＴＳ）に転換するためのものである。
【００１９】
即ち、各ボード間で伝送しようとする伝送データのサイズが“ＴＳ”３ビットと“ＴＴ”１ビットとで決定される。
【００２０】
【表１】
0003768561.tif 000002
ここで、ＴＳはデータのサイズを指定する信号であり、ＴＴはデータの形態を表示する信号である。
例えば、ＴＴ＝“０”の場合は、プロセッサ部２１のデータをシステムバス２４１に単一で伝送し、ＴＴ＝“１”の場合はプロセッサ部２１のデータをシステムバス２４１にブロック単位で伝送する。
【００２１】
従来の方法によると、１２８ビットのデータサイズを有するシステムの場合、バイトマスクビットの１６ビットでデータのサイズを指定する。しかしながら、本実施例では、表１のように、バス制御部２９でＴＴの１ビットとＴＳの３ビットとに変換してデータのサイズを指定することにより、システムバスの信号線の本数を減らすことができる。しかし、表１はデータのサイズを指定するが、システムバス２４１のどのデータビットラインから有効なデータが送受信されるかが分からない。
【００２２】
下記表２には、アドレスライン３ビット（ＬＯＡ）を使用して、システムバスのどのデータラインからが有効なデータであるかを認知するための伝送配列アドレス（ＬＯＡ）を示した。
【００２３】
【表２】
0003768561.tif 000003
表２は、図２のプロセッサ部２１から出力されたバイトマスク信号（ＢＭ）と伝送配列アドレス（ＬＯＡ）との関係を示したものであり、バイトマスク信号（ＢＭ[7…0]）の１ビットはデータバスのデータラインの１バイト単位を表す。
【００２４】
例えば、データのサイズが４バイトの場合、バス制御部２９ではバイナリ'00001111'として入力されるＢＭ[7…0]信号を反転してバイナリ'11110000'を生成する。この値を表２に代入してスキャニングすると、表２の５番目の／ＢＭ[7…0]＝バイナリ'xxx10000'に当たり、伝送配列アドレスＬＯＡを'100’にしてデータラインの６３番目から３２番目までを使用し、データを一度にシステムバスへ伝送できる。４バイト伝送において、他の例を挙げれば、プロセッサが'11110000'のような有効データ送受信を求める場合、バス制御部２９ではバイナリ'11110000'として入力されるバイトマスク信号（ＢＭ）を逆にして／ＢＭ[7…0]＝'00001111'を生成し、この値は表２の一番目に当たるために、伝送配列アドレスＬＯＡは'000' を出力する。したがって、データラインの３１番目から０番目までを使用して一度にシステムバスに伝送することができる。
【００２５】
また、表２の二番目の伝送配列アドレスＬＯＡを連続的に組み合わせて時間的に連続してデータを伝送することができる。即ち、不規則配列（misalignment）の支援が可能である。
このようなバス制御部２９は、プログラム機能素子（ＦＰＧＡ：Flexible Programmable Gate Array）で簡単に構成することができるので、回路を容易に変化させ得る。
【００２６】
例えば、プロセッサボードは、速度の面を重視して速度の速いある特定の製造会社のプロセッサを使用し、入出力ボードは速度よりはそのボードと連結される様々な機器の互換性を考慮して、さらに他の製造会社のプロセッサを使用して、全体のコンピュータシステムを構成することができる。このようにシステムを構成することにより、システムの性能を向上させ、かつ他のシステムとの間の互換性を高めることができる。
【００２７】
【発明の効果】
前述したように、本発明による多重プロセッサシステムは、伝送サイズ信号（ＴＳ）と、データ伝送のタイプを表す伝送タイプ信号（ＴＴ）と、送信される有効データの開始ビットを示す伝送配列アドレス信号（ＬＯＡ）とを有する形式のデータを用いる第１のプロセッサボードとデータを送受信する第２のプロセッサボードであって、出力されるデータの有効性を指定するためにバイト毎に１ビットが割当てられたバイトマスク信号を用いる第２のプロセッサボードが、バス制御手段で固有のプロトコルに適するバイトマスク信号を、前記ＴＳ、ＴＴ及びＬＯＡ信号に変換してデータを送受信することにより、システム全体の性能に直接的な影響を及ぼすバス送受信手段が単純化されるため、システムバスの安定性を高めることができ、かつ相違なるプロトコルを使用するプロセッサシステム間のデータ送受信を可能にする。
【図面の簡単な説明】
【図１】従来のプロセッサシステムを説明するためのブロック図である。
【図２】本発明の多重プロセッサシステムを説明するためのブロック図である。
【図３】図２の多重プロセッサシステムにおいて“書き込み”命令の場合の時間規格を示すタイミング図である。
【図４】図２の多重プロセッサシステムにおいて“読み出し”命令の場合の時間規格を示すタイミング図である。
【図１】
0003768561.tif 000004
【図２】
0003768561.tif 000005
【図３】
0003768561.tif 000006
【図４】
0003768561.tif 000007