(57)【特許請求の範囲】
【請求項１】
一導電型の半導体基板上に絶縁膜を介して形成されたフローティングゲートと、このフローティングゲートを被覆するトンネル絶縁膜と、このトンネル絶縁膜を介して前記フローティングゲート上に一部が重なり、残りの部分が前記絶縁膜を介して前記半導体基板と接するように配置されたコントロールゲートと、前記フローティングゲート及び前記コントロールゲートに隣接する前記半導体基板の表面に形成される逆導電型の拡散領域を含んで構成されるメモリセル部と、
前記メモリセル部上に形成され、ＳＯＧ膜を含む層間絶縁膜と、
前記メモリセル部と前記層間絶縁膜との間に形成され、１．５２〜１．５９の屈折率を持つＳｉＯＮ膜とを具備することを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記層間絶縁膜は、プラズマＣＶＤ法による酸化膜とＳＯＧ膜の積層膜からなることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記ＳｉＯＮ膜が、およそ２５０ｓｃｃｍ乃至５５０ｓｃｃｍの範囲内のシラン流量条件で成膜されたことを特徴とする請求項１又は請求項２に記載の不揮発性半導体記憶装置。
【請求項４】
前記フローティングゲートの上部に尖鋭な角部が形成され、前記トンネル絶縁膜はこの角部を被覆していることを特徴とする請求項１、請求項２、請求項３のいずれか１項に記載の不揮発性半導体記憶装置。
【請求項５】
一導電型の半導体基板の表面に絶縁膜を形成する工程と、前記絶縁膜上にフローティングゲートを形成する工程と、前記フローティングゲートを被覆するようにトンネル絶縁膜を形成する工程と、前記トンネル絶縁膜を介して前記フローティングゲート上に重なり、残りの部分が前記絶縁膜を介して前記半導体基板と接するように配置されたコントロールゲートを形成する工程と、前記フローティングゲート及び前記コントロールゲートに隣接する前記半導体基板の表面に形成される逆導電型の拡散領域を形成する工程と、全面に第１の層間絶縁膜を形成する工程と、前記第１の層間絶縁膜を介して前記コントロールゲート及び前記拡散領域にコンタクト接続する金属配線を形成する工程と、前記金属配線及び前記層間絶縁膜を被覆し、１．５２〜１．５９の屈折率を持つＳｉＯＮ膜を形成する工程と、前記ＳｉＯＮ膜上にＳＯＧ膜を含む第２の層間絶縁膜を形成する工程とを具備したことを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項６】
前記第２の層間絶縁膜は、プラズマＣＶＤ法による酸化膜とＳＯＧ膜の積層膜であることを特徴とする請求項５に記載の不揮発性半導体記憶装置の製造方法。
【請求項７】
前記ＳｉＯＮ膜が、およそ２５０ｓｃｃｍ乃至５５０ｓｃｃｍの範囲内のシラン流量条件で成膜されることを特徴とする請求項５又は請求項６に記載の不揮発性半導体記憶装置の製造方法。
【請求項８】
前記フローティングゲートの上部に尖鋭な角部を形成する工程を具備することを特徴とする請求項５、請求項６、請求項７のいずれか１項に記載の不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、フローティングゲートと、このフローティングゲートを被覆するトンネル酸化膜を介してフローティングゲートに重なるように形成されるコントロールゲートとを有する不揮発性半導体記憶装置とその製造方法に関し、更に言えばフローティングゲートに蓄積された電荷（電子）をコントロールゲート側に抜き取ることによるデータの消去を繰り返し行う際の消去効率の低下を抑止し、メモリセル部の動作寿命（サイクル寿命）を延長させる技術に関する。
【０００２】
【従来の技術】
メモリセル部が単一のトランジスタからなる電気的に消去可能な不揮発性半導体記憶装置、特にプログラマブルＲＯＭ(EEPROM:Electrically Erasable and Programmable ROM、フラッシュメモリとも称す。)においては、フローティングゲートとコントロールゲートとを有する２重ゲート構造のトランジスタによって各メモリセル部が形成される。このような２重ゲート構造のメモリセル部トランジスタの場合、フローティングゲートのドレイン領域側で発生したホットエレクトロンを加速してフローティングゲートに注入することでデータの書き込みが行われる。そして、Ｆ−Ｎ伝導(Fowler-Nordheim tunnelling)によってフローティングゲートからコントロールゲートへ電荷を引き抜くことでデータの消去が行われる。
【０００３】
図７はフローティングゲートを有する不揮発性半導体記憶装置のメモリセル部分の平面図で、図８はそのＸ１−Ｘ１線の断面図である。この図においては、コントロールゲートがフローティングゲートと並んで配置されるスプリットゲート構造を示している。
【０００４】
Ｐ型のシリコン基板１の表面領域に、ＬＯＣＯＳ（Local Oxidation Of Silicon）法により選択的に厚く形成されるＬＯＣＯＳ酸化膜よりなる複数の素子分離膜２が短冊状に形成され、素子領域が区画される。シリコン基板１上に、酸化膜３Ａを介し、隣り合う素子分離膜２の間に跨るようにしてフローティングゲート４が配置される。このフローティングゲート４は、１つのメモリセル部毎に独立して配置される。また、フローティングゲート４上の選択酸化膜５は、選択酸化法によりフローティングゲート４の中央部で厚く形成され、フローティングゲート４の端部には先鋭な角部が形成されている。これにより、データの消去動作時にフローティングゲート４の端部で電界集中が生じ易いようにしている。
【０００５】
複数のフローティングゲート４が配置されたシリコン基板１上に、フローティングゲート４の各列毎に対応して前記酸化膜３Ａと一体化されたトンネル酸化膜３を介してコントロールゲート６が配置される。このコントロールゲート６は、一部がフローティングゲート４上に重なり、残りの部分が酸化膜３Ａを介してシリコン基板１に接するように配置される。また、これらのフローティングゲート４及びコントロールゲート６は、それぞれ隣り合う列が互いに面対称となるように配置される。
【０００６】
前記コントロールゲート６の間の基板領域及びフローティングゲート４の間の基板領域に、Ｎ型のドレイン領域７及びソース領域８が形成される。ドレイン領域７は、コントロールゲート６の間で素子分離膜２に囲まれてそれぞれが独立し、ソース領域８は、コントロールゲート６の延在する方向に連続する。これらのフローティングゲート４、コントロールゲート６、ドレイン領域７及びソース領域８によりメモリセル部トランジスタが構成される。
【０００７】
そして、前記コントロールゲート６上に、層間絶縁膜９を介して、アルミニウム合金等から成る金属配線１０がコントロールゲート６と交差する方向に配置される。この金属配線１０は、コンタクトホール１１を通して、ドレイン領域７に接続される。そして、各コントロールゲート６は、ワード線となり、コントロールゲート６と平行に延在するソース領域８は、ソース線となる。また、ドレイン領域７に接続される金属配線１０は、ビット線となる。
【０００８】
このような２重ゲート構造のメモリセル部トランジスタの場合、フローティングゲート４に注入される電荷の量によってソース、ドレイン間のオン抵抗値が変動する。そこで、フローティングゲート４に選択的に電荷を注入することにより、特定のメモリセル部トランジスタのオン抵抗値を変動させ、これによって生じる各メモリセル部トランジスタの動作特性の差を記憶するデータに対応づけるようにしている。
【０００９】
以上の不揮発性半導体記憶装置におけるデータの書き込み、消去及び読み出しの各動作は、例えば、以下のようにして行われる。書き込み動作においては、コントロールゲート６の電位を２Ｖ、ドレイン領域７の電位を０．５Ｖ、ソース領域８の高電位を１２Ｖとする。すると、コントロールゲート６及びフローティングゲート４間とフローティングゲート４及び基板（ソース領域８）間とが容量結合されており（コントロールゲート６及びフローティングゲート４間の容量＜フローティングゲート４及び基板（ソース領域８）間の容量）、この容量結合比によりフローティングゲート４の電位が９Ｖ程度に持ち上げられ、ドレイン領域７付近で発生するホットエレクトロンがフローティングゲート４側へ加速され、酸化膜３Ａを通してフローティングゲート４に注入されてデータの書き込みが行われる。
【００１０】
一方、消去動作においては、ドレイン領域７及びソース領域８の電位を０Ｖとし、コントロールゲート６を１４Ｖとする。これにより、フローティングゲート４内に蓄積されている電荷（電子）が、フローティングゲート４の角部の鋭角部分からＦ−Ｎ（Fowler-Nordheim tunnelling）伝導によって前記トンネル酸化膜３を突き抜けてコントロールゲート６に放出されてデータが消去される。
【００１１】
そして、読み出し動作においては、コントロールゲート６の電位を４Ｖとし、ドレイン領域７を２Ｖ、ソース領域８を０Ｖとする。このとき、フローティングゲート４に電荷（電子）が注入されていると、フローティングゲート４の電位が低くなるため、フローティングゲート４の下にはチャネルが形成されずドレイン電流は流れない。逆に、フローティングゲート４に電荷（電子）が注入されていなければ、フローティングゲート４の電位が高くなるため、フローティングゲート４の下にチャネルが形成されてドレイン電流が流れる。
【００１２】
【発明が解決しようとする課題】
図６は、上記構成の従来装置におけるサイクル寿命（データ書き換え回数、Ｅ／Ｗ Cycle）の測定結果を示し、データ書き換え回数（横軸）の増加につれて、測定したメモリセル部電流（縦軸）が低下していく様子を示している。尚、この図に示すように従来の不揮発性半導体記憶装置では、セル電流が判定可能レベル（例えば、消去状態のメモリセル部のメモリセル部電流が、初期値の１００μＡの３０％となる３０μＡ）まで低下したデータ書き換え回数が、およそ５万回であることを示している（図６の点線参照）。一般のプログラマブルメモリにおいては、データの書き込み／消去の繰り返しは１０万回程度が必要とされており、５万回では不十分であり、更なる書き換え回数を可能にしたいという要望があった。
【００１３】
そして、本発明者が行った解析の結果、メモリセル部トランジスタ上に形成した層間絶縁膜の材質と、サイクル寿命との間で、何らかの因果関係があることを突き止めた。
【００１４】
即ち、本構成の不揮発性半導体記憶装置のように、フローティングゲート上にコントロールゲートが重なるために比較的段差が厳しくなるような装置構成では、平坦化を図るために、ＣＶＤ酸化膜としてプラズマＴＥＯＳ（Tetra-Ethyl-Ortho-Silicate）膜，ＳＯＧ（Spin On Glass）膜及びプラズマＴＥＯＳ膜等から成る層間絶縁膜９を形成している。
【００１５】
そして、このＴＥＯＳ膜やＳＯＧ膜等に含まれる水素や水素原子等が拡散して、前記トンネル酸化膜にトラップされることが影響していると考えた。
【００１６】
従って、本発明はメモリセル部の動作寿命の向上を可能にする不揮発性半導体記憶装置とその製造方法を提供することを目的とする。
【００１７】
【課題を解決するための手段】
そこで、本発明は上記課題を解決するためになされたもので、本発明の不揮発性半導体記憶装置は、フローティングゲート４とコントロールゲート６等を被覆する、ＳＯＧ膜やＴＥＯＳ膜等から成る単層膜あるいは積層膜である層間絶縁膜下面にシリコンオキシナイトライド膜あるいは酸窒化シリコン膜とよばれるＳｉＯＮ膜から成るバリア膜を介在させたことを特徴とするもので、層間絶縁膜を構成するＴＥＯＳ膜やＳＯＧ膜等に含まれる水素や水素原子等が拡散しても、トンネル酸化膜３にトラップされることが抑止されてトラップアップレートの改善が図れ、エンデュランス特性の向上が図れると共に、前記水素や水素原子等が拡散してゲート酸化膜３Ａにトラップされることも抑止でき、トランジスタのホットキャリア耐性の向上が図れる。
【００１８】
そして、その製造方法は、例えば、Ｐ型のシリコン基板１上に熱酸化して形成したゲート酸化膜３Ａ上に導電化されたポリシリコン膜を形成した後に、このポリシリコン膜をパターニングしてフローティングゲート４を形成する。次に、前記フローティングゲート４を被覆するようにトンネル酸化膜３を形成し、このトンネル酸化膜３上に導電化されたポリシリコン膜とタングステンシリサイド（ＷＳｉｘ）膜から成る導電膜６Ａと絶縁膜９Ａを積層した後に、この積層膜をパターニングしてトンネル酸化膜３を介して前記フローティングゲート４上に重なる領域を持つようにコントロールゲート６を形成する。続いて、前記フローティングゲート４やコントロールゲート６に隣接するように前記基板表層にＮ型のソース・ドレイン領域７，８を形成した後に、下層の層間絶縁膜３を介して前記コントロールゲート６や前記ソース・ドレイン領域７，８にコンタクト接続する金属配線１０を形成する。そして、これらから構成されるメモリセル部上層を被覆するように形成した、例えばＳＯＧ膜やＴＥＯＳ膜等から成る単層膜あるいは積層膜で構成された上層の層間絶縁膜下層に、この層間絶縁膜内に含まれる水分や水素原子の拡散を防止する、例えばシリコンオキシナイトライド膜あるいは酸窒化シリコン膜とよばれるＳｉＯＮ膜から成るバリア膜２０を形成する工程とを具備したことを特徴とする。
【００１９】
また、他の製造方法は、Ｐ型のシリコン基板１の表面を熱酸化してゲート酸化膜３Ａを形成し、このゲート酸化膜３Ａ上に導電化されたポリシリコン膜４Ｂを形成し、このポリシリコン膜４Ｂ上に所定のパターンの開口５３Ａを有するシリコン窒化膜５３を形成した後に、この開口５３Ａを介して前記ポリシリコン膜４Ｂを選択酸化して選択酸化膜５を形成する。次に、この選択酸化膜５をマスクにして前記ポリシリコン膜４Ｂをエッチングして上部に先鋭な角部４Ａを有するフローティングゲート４を形成する。続いて、前記フローティングゲート４を被覆するようにトンネル酸化膜３を形成し、このトンネル酸化膜３上に導電化されたポリシリコン膜とタングステンシリサイド（ＷＳｉｘ）膜と絶縁膜９Ａを積層した後に、この積層膜をパターニングしてトンネル酸化膜３を介して前記フローティングゲート４上に重なる領域を持つようにコントロールゲート６を形成する。続いて、前記フローティングゲート４やコントロールゲート６に隣接するように前記基板表層にＮ型のソース・ドレイン領域７，８を形成した後に、下層の層間絶縁膜３を介して前記コントロールゲート６や前記ソース・ドレイン領域７，８にコンタクト接続する金属配線１０を形成する。そして、これらから構成されるメモリセル部上層を被覆するように形成した、例えばＳＯＧ膜やＴＥＯＳ膜等から成る単層膜あるいは積層膜で構成された上層の層間絶縁膜下層に、この層間絶縁膜内に含まれる水分や水素原子の拡散を防止する、例えばシリコンオキシナイトライド膜あるいは酸窒化シリコン膜とよばれるＳｉＯＮ膜から成るバリア膜２０を形成する工程とを具備したことを特徴とする。
【００２０】
【発明の実施の形態】
以下、本発明の不揮発性半導体記憶装置とその製造方法の一実施形態について図面を参照しながら説明する。尚、フローティングゲートを有する不揮発性半導体記憶装置のメモリセル部分の平面図及びその（Ｘ１−Ｘ１）断面図は、従来装置の説明で用いた図７及び図８とほぼ同等であり、重複した説明を避けるために図示した説明は省略するが、以下、同等の構成には同符号を付して説明を簡略化する。そして、本発明の特徴は、図８の一部拡大図である図４に示すようにフローティングゲート４やコントロールゲート６等から構成されるメモリセル部を被覆する層間絶縁膜の構成にあり、詳しくは後述するが、このようなメモリセル部では高段差となり易く、特に上層部にはプラズマＴＥＯＳ（Tetra-Ethyl-Ortho-Silicate）膜やＳＯＧ（Spin On Glass）膜等により平坦化が施された層間絶縁膜１９が用いられた装置構成において、これらのプラズマＴＥＯＳ膜やＳＯＧ膜等からの水分や水素原子等の拡散によるメモリセル部特性の劣化を抑止するために、この層間絶縁膜１９が形成される前工程で、メモリセル部内への水分や水素原子等の拡散を防止する、例えばシリコンオキシナイトライド膜あるいは酸窒化シリコン膜とよばれるＳｉＯＮ膜から成るバリア膜２０を介在させたことである。これにより、層間絶縁膜１９を構成するＴＥＯＳ膜やＳＯＧ膜等に含まれる水素や水素原子等が拡散しても、トンネル酸化膜３にトラップされることが抑止されてトラップアップレートの改善が図れ、エンデュランス特性の向上が図れる。しかも、前記水素や水素原子等が拡散してゲート酸化膜３Ａにトラップされることも抑止できるので、トランジスタのホットキャリア耐性を向上させることができる。
【００２１】
以下、このような不揮発性半導体記憶装置のメモリセル部の製造方法について、便宜的に簡略化した図面を参照しながら説明する。
【００２２】
先ず、図１（ａ）において、半導体基板１の所定の領域に素子分離膜２を形成する（図７参照）と共に、この素子分離膜２以外の表層にゲート酸化膜３Ａをおよそ７０Å〜１５０Åの厚さに形成する。そして、前記ゲート酸化膜３Ａ上にポリシリコン膜をおよそ１０００Å〜２０００Åの厚さに形成し、リンドープし導電化した後、周知のフォトリソグラフィ法により、このポリシリコン膜をパターニングして、フローティングゲート４を形成する。
【００２３】
次に、図１（ｂ）に示すように、前記フローティングゲート４を被覆するように前記ゲート酸化膜３Ａと一体形成される、厚さがおよそ２００Å〜４００Åの絶縁膜（以下、トンネル酸化膜３と称す）を形成する。尚、前記トンネル酸化膜３は、基板上にＣＶＤ法によりＣＶＤ酸化膜、例えば、ＴＥＯＳ（Tetra Ethyl Ortho Silicate）膜やＨＴＯ（High Temperature Oxide）膜等を形成した後に熱酸化して成るものである。
【００２４】
続いて、前記基板１上の全面に例えばポリシリコン膜とタングステンシリサイド膜（ＷＳｉｘ膜）とから成る２層構造の導電膜６Ａを形成する。尚、前記導電膜６Ａは、最初にポリシリコン膜をおよそ１０００Å〜２０００Åの厚さに形成し、次に前記ポリシリコン膜にＰＯＣｌ3を拡散源としてリンドープした後、ポリシリコン膜上にタングステンシリサイド膜（ＷＳｉｘ膜）をおよそ１０００Å〜２０００Åの厚さに形成することによって得られる。そして、前記導電膜６Ａ上におよそ２０００Å〜３０００Åの膜厚の絶縁膜９Ａを形成した後、この絶縁膜９Ａ上にフォトレジスト膜５０を形成し、このレジスト膜５０のソース・ドレイン領域形成予定部に対応する位置に開口５０Ａを形成する。
【００２５】
次に、前記レジスト膜５０をマスクにして絶縁膜９Ａ及び導電膜６Ａをエッチングすることにより、図２（ａ）に示すように上部に前記絶縁膜９Ａを積層して成るコントロールゲート６を、前記トンネル酸化膜３を介して前記フローティングゲート４の上部から側壁部に跨るように形成する。そして、前記レジスト膜５０を除去した後、少なくとも前記ドレイン領域形成予定部を図示しないフォトレジスト膜で被覆して、このフォトレジスト膜をマスクにして隣り合うフローティングゲート４間の基板１の表層にＮ型不純物、例えばリンイオンをおよそドーズ量４．０〜５．０×１０15／ｃｍ2、加速電圧５０〜１００ＫｅＶの注入条件で注入してアニール処理して拡散し、ソース領域８を形成する。尚、イオン注入される前記Ｎ型不純物として、ヒ素イオン等を用いても良い。
【００２６】
続いて、図２（ｂ）に示すように前記基板１上の全面にＣＶＤ法によりおよそ２０００Åの膜厚の酸化膜から成る絶縁膜９Ｂを形成した後、図３（ａ）に示すように前記ソース領域８に隣接する側のフローティングゲート４及びコントロールゲート６上にフォトレジスト膜５１を形成した後に、このフォトレジスト膜５１をマスクにして前記絶縁膜９Ｂ及びトンネル酸化膜３を異方性エッチングして、ドレイン形成領域上面を露出させると共にサイドウォールスペーサ膜９Ｃを形成し、この隣り合うコントロールゲート６間の前記シリコン基板表層に例えば、リンイオンをおよそドーズ量１．０〜２．０×１０13／ｃｍ2、加速電圧４０〜６０ＫｅＶの注入条件で注入してアニール処理してドレイン領域７を形成する。尚、イオン注入される前記Ｎ型不純物として、ヒ素イオン等を用いても良い。
【００２７】
次に、図３（ｂ）に示すように基板１上の全面に、ＴＥＯＳ膜及ぶＢＰＳＧ膜から成る層間絶縁膜９をおよそ６０００Å〜８００００Åの膜厚で形成した後に、前記ドレイン領域７及びコントロールゲート６上に形成したコンタクトホール１１内に、例えばタングステン膜等から成るプラグ１０Ａを形成し、このプラグ１０Ａ上に金属膜（例えば、Ａｌ膜，Ａｌ−Ｓｉ膜，Ａｌ−Ｓｉ−Ｃｕ膜等）を形成して、第１の金属配線１０Ｂを形成する。
【００２８】
更に、前記金属配線１０Ｂを被覆するように上層の層間絶縁膜１９を形成する。尚、図４等における前記層間絶縁膜９は、便宜的上、比較的良好な平坦性を有しているように描いてあるが、実際の層間絶縁膜９はメモリセル部による段差の影響がある（図８参照）。そこで、上層の層間絶縁膜１９では平坦化処理を施す必要がある。
【００２９】
先ず、図４（ａ）に示すように前記金属配線１０Ｂを被覆するように基板全面に、例えばシリコンオキシナイトライド膜あるいは酸窒化シリコン膜とよばれるＳｉＯＮ膜から成るバリア膜２０を、およそ５００Å〜２０００Åの膜厚で形成する。本工程では、シラン（ＳｉＨ4），Ｎ2Ｏ，Ｎ2をそれぞれ２５０ｓｃｃｍ，９４００ｓｃｃｍ，４５００ｓｃｃｍの流量条件で成膜している。
【００３０】
次に、図４（ｂ）に示すように前記バリア膜２０上におよそ１０００Å〜２０００Åの膜厚のプラズマＴＥＯＳ膜１９Ａを形成し、溝部にＳＯＧ膜１９Ｂを埋設させ、その上にＴＥＯＳ膜１９Ｃを形成して上層の層間絶縁膜としている。尚、ＴＥＯＳ膜１９Ｃ上にＳＯＧ膜とＴＥＯＳ膜を更に形成して上層の層間絶縁膜としても良い。そして、この層間絶縁膜を介して第１の金属配線１０Ｂ上にコンタクトするコンタクトホールを形成し、このコンタクトホール内にプラグを埋設させ、このプラグ上に第２の金属配線１０Ｃを形成する。更に、第２の金属配線１０Ｃを被覆するようにシリコン酸化膜１９Ｄを形成した後に、最終パッシベーション膜としてシリコン窒化膜１９Ｅを形成している。
【００３１】
これにより、本発明の不揮発性半導体記憶装置が完成する。
【００３２】
また、図８に示すようなフローティングゲート４の上部に先鋭な角部を形成する製造方法について、図５に基づき説明する。
【００３３】
先ず、図５（ａ）において、Ｐ型のシリコン基板１の表面を熱酸化してゲート酸化膜３Ａを形成し、このゲート酸化膜３Ａ上にリンドープされて導電化されたポリシリコン膜４Ｂを形成し、このポリシリコン膜４Ｂ上に所定のパターンの開口５３Ａを有するシリコン窒化膜５３を形成した後に、この開口５３Ａを介して前記ポリシリコン膜４Ｂを選択酸化して選択酸化膜５を形成する。
【００３４】
次に、図５（ｂ）に示すように、前記選択酸化膜５をマスクにして前記ポリシリコン膜４Ｂを異方性エッチングして上部に先鋭な角部４Ａを有するフローティングゲート４を形成する。
【００３５】
続いて、図５（ｃ）に示すように、前記フローティングゲート４を被覆するようにトンネル酸化膜３を形成し、このトンネル酸化膜３上に導電化されたポリシリコン膜とタングステンシリサイド（ＷＳｉｘ）膜、更に絶縁膜９Ａから成る積層膜を形成した後に、この積層膜をパターニングしてトンネル酸化膜３を介して前記フローティングゲート４上に重なる領域を持つようにコントロールゲート６を形成するものである。このように先鋭な角部４Ａが形成されることで、データの消去動作時にフローティングゲート３４の端部で電界集中が生じ易くなり、消去特性が向上する。以下、前述した後工程が順次施されることで、同様に本発明の不揮発性半導体記憶装置が完成する。
【００３６】
ここで、本発明装置におけるサイクル寿命（データ書き換え回数、Ｅ／Ｗ Cycle）の測定結果は、図６に示すように、およそ８万回程度（一点鎖線）となり、従来装置に比してエンデュランス特性が向上し、サイクル寿命が向上していることがわかる。
【００３７】
また、本発明者は、メモリセルのエンデュランス特性とＳｉＯＮ膜の屈折率との間に相関関係があることを実験より見出した。即ち、屈折率が高くなるほど、エンデュランス特性に効いてくるということである。そして、屈折率を高くするには、シラン（ＳｉＨ4）流量を増加させれば良いことも解った。例えば、実験からシラン（ＳｉＨ4）流量を２５０，３５０，４５０，５５０ｓｃｃｍまで変化させたときに、１．５２，１．５４，１．５６，１．５９の屈折率を持つＳｉＯＮ膜を成膜でき、各ＳｉＯＮ膜毎のサイクル寿命の測定結果は、図６に示す通りであり、屈折率が１．５２のＳｉＯＮ膜を用いた場合には、上記したようにおよそ８万回程度（一点鎖線）となり、同様に屈折率が１．５４のＳｉＯＮ膜を用いた場合には、およそ１０万回程度（二点鎖線），屈折率が１．５６のＳｉＯＮ膜を用いた場合には、およそ１１万回程度（三点鎖線），屈折率が１．５９のＳｉＯＮ膜を用いた場合には、およそ１２万回程度（実線）となり、屈折率が高くなるに従ってサイクル寿命の向上が見られる。尚、Ｎ2Ｏ，Ｎ2流量を変化させても、あまり屈折率に寄与しない。また、屈折率が高くなるほで、ホットキャリア耐性に有効であるという報告もある。
【００３８】
尚、ＳｉＯＮ膜の成膜ガス種としては、Ｎ2Ｏ，Ｎ2，ＳｉＨ4に限らず、Ｎ2Ｏ，ＳｉＨ4あるいはＮＨ3，Ｎ2Ｏ，ＳｉＨ4等の成膜ガスを用いても良い。
【００３９】
更に言えば、１０００Åの膜厚のバリア膜２０を形成し、その上に１０００Åの膜厚のプラズマＴＥＯＳ膜を形成した場合と、２０００Åの膜厚のバリア膜だけを形成した際の、サイクル寿命を測定したところ、バリア膜だけの方が寿命が短いという実験結果が得られた。これは、ＳｉＯＮ膜が耐湿性のバリア膜として有効であるが、膜質が比較的、粗であり、ＴＥＯＳ膜等で被覆するようにした方が良いということではないかと推測する。
【００４０】
また、金属配線１０Ｂの下面（下層の層間絶縁膜９上面）にバリア膜２０を形成しても良く、要はバリア膜２０を構成するＳｉＯＮ膜（成膜温度、およそ４００℃）を成膜した後工程で、高温熱処理が施されない箇所に形成すれば良いことになり、ＳｉＯＮ膜を成膜した後の熱処理は４５０℃〜５５０℃が限界である。従って、下層の層間絶縁膜９を構成するＢＰＳＧ膜（成膜温度、およそ７００℃）の上層に形成する必要がある。
【００４１】
尚、バリア膜２０を構成する膜質として、ＳｉＮ膜を用いることも考えられるが、この場合におけるＳｉＯＮ膜との比較をしてみる。先ず、ＳｉＮ膜は、ＳｉＯＮ膜に比べてＴＥＯＳ膜（屈折率、およそ１．４６）との屈折率の差（ＳｉＮ膜＞ＳｉＯＮ膜）が大きく、層間絶縁膜の残膜測定ができない。また、ＳｉＮ膜（誘電率、およそ７）は、ＳｉＯＮ膜（誘電率、およそ４．４〜４．８）に比べて誘電率が大きく、配線間の線間容量が大きくなる。更にＳｉＮ膜は、ＳｉＯＮ膜に比べてＨを大量に含んでおり、ホットキャリア耐性を低下させるといった問題がある。
【００４２】
更に言えば、金属配線１０Ｂ下のＢＰＳＧ膜下にＳｉＮ膜を形成した場合には、以下の問題が生じるおそれがある。即ち、ＢＰＳＧ膜とＳｉＮ膜とのエッチングレート差が大きく、コンタクトホールを形成させた際の形状悪化（コンタクトホールの側壁にＳｉＮ膜がひさし状に飛び出し、このひさしがタングステンプラグを形成した際に、いわゆるボルケーノの発生原因となる。）する。また、上述したように誘電率や残膜測定ができないといった問題が懸念される。
【００４４】
【発明の効果】
本発明によれば、メモリセル部を被覆するようにバリア膜を形成したことで、従来のように層間絶縁膜から水分や水素原子等が拡散してトンネル酸化膜内に入り込んでトラップサイトを形成することを抑止でき、トラップアップレートの改善が図れ、エンデュランス特性が向上し、データの書き換え回数を延ばすことができ、メモリセル部の動作寿命を延長させることができる。
【００４５】
また、前記バリア膜により、層間絶縁膜からの水素や水素原子等がゲート酸化膜にトラップされることも抑止できるので、トランジスタのホットキャリア耐性を向上させることができる。
【図面の簡単な説明】
【図１】本発明の不揮発性半導体記憶装置の製造方法を示す断面図である。
【図２】本発明の不揮発性半導体記憶装置の製造方法を示す断面図である。
【図３】本発明の不揮発性半導体記憶装置の製造方法を示す断面図である。
【図４】本発明の不揮発性半導体記憶装置の製造方法を示す断面図である。
【図５】本発明の不揮発性半導体記憶装置の製造方法を示す断面図である。
【図６】不揮発性半導体記憶装置のサイクル寿命を示す図である。
【図７】従来の不揮発性半導体記憶装置のメモリセル部の構造を示す平面図である。
【図８】図７の一部断面図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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