(57)【特許請求の範囲】
【請求項１】
撮像素子を用いてＮＴＳＣ方式インターレース走査用の奇数及び偶数フィールド信号を形成する電子内視鏡装置において、
上記インターレース走査用の奇数フィールド信号と偶数フィールド信号を混合してノンインターレース走査用信号に変換するプログレッシブ変換回路と、
このプログレッシブ変換回路から出力されたノンインターレース走査用信号を順次書き込むための第１及び第２メモリを有し、この第１メモリに格納されたノンインターレース走査用信号から奇数フィールド化によりＰＡＬ用奇数フィールド信号を読み出し、上記第２メモリに格納されたノンインターレース走査用信号から、上記奇数フィールド化とは読出し位置の異なる偶数フィールド化によりＰＡＬ用偶数フィールド信号を読み出し、かつこれら第１及び第２メモリに対するノンインターレース走査用信号の書込み時間とＰＡＬ用信号の読出し時間の差により、第１及び第２メモリから順次の奇数又は偶数のフィールド信号が得られないときは、第１メモリから偶数フィールド化したＰＡＬ用偶数フィールド信号を読み出すこと又は第２メモリから奇数フィールド化したＰＡＬ用奇数フィールド信号を読み出すことにより、ノンインターレース走査用信号をＰＡＬ用信号に変換するＰＡＬ方式変換回路と、を設けたことを特徴とする電子内視鏡装置。
【請求項２】
上記プログレッシブ変換回路は、上記ＮＴＳＣ方式インターレース走査用フィールド信号を格納する奇数及び偶数フィールドメモリと、この奇数及び偶数フィールドメモリからの信号読出しにより変換したノンインターレース走査用信号を格納するフレームメモリとを有し、上記奇数及び偶数フィールドメモリから当該フィールドメモリへの書込み速度の２倍の速度でフィールド信号を読み出して変換したノンインターレース走査用信号を上記フレームメモリに書き込み、このフレームメモリに格納されたノンインターレース走査用信号を上記フィールドメモリ書込み速度の４倍の速度で読み出して上記ＰＡＬ方式変換回路へ送り、
このＰＡＬ方式変換回路は、上記ノンインターレース走査用信号を上記フィールドメモリ書込み速度の４倍の速度で上記第１及び第２メモリに書き込み、この第１及び第２メモリからＰＡＬ用信号をＰＡＬ用速度で読み出すことを特徴とする請求項１記載の電子内視鏡装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は電子内視鏡装置、特にコンピュータディスプレイ等の他のモニタへ画像表示するためのビデオ信号を形成するだけでなく、異なるテレビジョン方式のビデオ信号も形成・出力することが可能な電子内視鏡装置の構成に関する。
【０００２】
【従来の技術】
従来から、電子内視鏡（電子スコープ）の先端部に備えた固体撮像素子であるＣＣＤ（Charge Coupled Device）により、被観察体内の画像を撮像し、この画像をＮＴＳＣ方式のテレビモニタに表示する電子内視鏡装置が用いられる。この装置によれば、テレビモニタに表示された被観察体を見ながら、患部等の観察、処置或いは手術等を行うことができる。
【０００３】
【発明が解決しようとする課題】
ところで、近年では、電子スコープで得られた画像をテレビモニタ以外の例えばコンピュータディスプレイ（パソコンモニタ）等に表示することが提案されており、これにより、被観察体画像の保存や後の観察等において有効利用が可能となる。即ち、テレビモニタへ表示するためのビデオ信号はインターレース走査用信号であり、奇数フィールドと偶数フィールドのビデオ信号を重ねて１フレームの画像を表示するため、画面のちらつきが発生し易いが、コンピュータディスプレイではノンインターレース走査となり、また走査線数の設定に自由度があり、垂直解像度を向上させて画像の高品質化を図ることができる。
【０００４】
一方、上記テレビモニタとしては標準のテレビジョン方式であるＮＴＳＣ方式のものが用いられるが、他のテレビジョン方式、例えばＰＡＬ（Phase Alternation by Line）方式の信号に変換してＰＡＬ方式のモニタに表示できるようにすることも提案されている。そして、このＮＴＳＣ方式からＰＡＬ方式への変換では、画像情報を失うことなく行われることが望まれる。
【０００５】
本発明は上記問題点に鑑みてなされたものであり、その目的は、テレビモニタ以外の表示器等で内視鏡画像を利用できるようにすると共に、画像情報を失うことなく、ＰＡＬテレビジョン方式のビデオ信号に変換可能となる電子内視鏡装置を提供することにある。
【０００６】
【課題を解決するための手段】
上記目的を達成するために、請求項１に係る発明は、撮像素子を用いてＮＴＳＣ方式インターレース走査用の奇数及び偶数フィールド信号を形成する電子内視鏡装置において、上記インターレース走査用の奇数フィールド信号と偶数フィールド信号を混合してノンインターレース走査用信号に変換するプログレッシブ変換回路と、このプログレッシブ変換回路から出力されたノンインターレース走査用信号を順次書き込むための第１及び第２メモリを有し、この第１メモリに格納されたノンインターレース走査用信号から奇数フィールド化によりＰＡＬ用奇数フィールド信号を読み出し、上記第２メモリに格納されたノンインターレース走査用信号から、上記奇数フィールド化とは読出し位置の異なる偶数フィールド化によりＰＡＬ用偶数フィールド信号を読み出し、かつこれら第１及び第２メモリに対するノンインターレース走査用信号の書込み時間とＰＡＬ用信号の読出し時間の差により、第１及び第２メモリから順次の奇数又は偶数のフィールド信号が得られないときは、第１メモリから偶数フィールド化したＰＡＬ用偶数フィールド信号を読み出すこと又は第２メモリから奇数フィールド化したＰＡＬ用奇数フィールド信号を読み出すことにより、ノンインターレース走査用信号をＰＡＬ用信号に変換するＰＡＬ方式変換回路と、を設けたことを特徴とする。
請求項２に係る発明は、上記プログレッシブ変換回路は、上記ＮＴＳＣ方式インターレース走査用フィールド信号を格納する奇数及び偶数フィールドメモリと、この奇数及び偶数フィールドメモリからの信号読出しにより変換したノンインターレース走査用信号を格納するフレームメモリとを有し、上記奇数及び偶数フィールドメモリから当該フィールドメモリへの書込み速度の２倍の速度でフィールド信号を読み出して変換したノンインターレース走査用信号を上記フレームメモリに書き込み、このフレームメモリに格納されたノンインターレース走査用信号を上記フィールドメモリ書込み速度の４倍の速度で読み出して上記ＰＡＬ方式変換回路へ送り、このＰＡＬ方式変換回路は、上記ノンインターレース走査用信号を上記フィールドメモリ書込み速度の４倍の速度で上記第１及び第２メモリに書き込み、この第１及び第２メモリからＰＡＬ用信号をＰＡＬ用速度で読み出すことを特徴とする。
【０００７】
上記の構成によれば、プログレッシブ変換回路において、フィールドメモリに一旦格納されたインターレース走査用の奇数及び偶数のフィールドデータ（ＮＴＳＣ信号）が、例えば書込み速度の２倍の速度で読み出されることにより、ノンインターレース走査用のフレーム信号（プログレッシブ信号）が形成される。この変換においては、同一水平ラインデータを重複して読み出すことにより垂直解像度を高めることができる。このプログレッシブ信号は、パソコン等のコンピュータ用モニタへ供給、表示され、また保存用データとして記憶される。
【０００８】
更に、ＰＡＬ方式変換回路では、ＮＴＳＣ信号から形成された上記プログレッシブ信号がＰＡＬ用ビデオ信号へ変換される。この変換においては、例えば約１２フィールドに１フィールドの割合で、奇数（又は偶数）フィールドを偶数（又は奇数）フィールド化することにより、画像データの時間的な連続性を維持し、第１及び第２メモリに対するプログレッシブ信号の書込み時間とＰＡＬ用信号の読出し時間の差により生じる不都合を解消することができる。
【０００９】
【発明の実施の形態】
図１には、実施形態例に係る電子内視鏡装置の構成が示されており、この装置は電子内視鏡（電子スコープ）１０を光源装置１１及びプロセッサ装置１２に接続してなる。まず、上記電子スコープ１０には、先端部に対物光学系を介してＮＴＳＣ方式の走査線数に対応したＣＣＤ１３が配置され、このＣＣＤ１３を駆動するＣＣＤ駆動回路１４が設けられると共に、先端部から光を照射するために、ライトガイド１５が配設されており、このライトガイド１５は光源や光量絞りが配置された上記光源装置１１に接続される。
【００１０】
上記ＣＣＤ１３には、相関二重サンプリング（ＣＤＳ−Correlated Double Sampling）回路１８、Ａ／Ｄ（アナログ／デジタル）変換器１９、デジタルビデオプロセッサ（ＤＶＰ−Digital Video Processor）２０が配置される。このＤＶＰ２０では、ＣＣＤ１３からの出力信号につき、デジタル処理により輝度信号（Ｙ）と色差信号（Ｃ）が形成されると共に、増幅、ホワイトバランス、ガンマ補正等の画像処理が施される。また、上記の各回路を統括制御するマイコン２１が配置される。
【００１１】
一方、プロセッサ装置１２では、画像の左右を反転させるミラー回路２４、輪郭強調回路（エンハンサ）２５、輝度信号（Ｙ）と色差信号（Ｃ）をＲ（赤），Ｇ（緑），Ｂ（青）の信号に変換する色変換回路２６が設けられ、また詳細は後述するが、コンピュータのモニタ等に合わせてノンインターレース走査信号（プログレッシブ信号）を形成すると共に、垂直解像度を高くする（整数倍にする）プログレッシブ解像度変換回路２７、患者情報や撮影データ等のキャラクタを混合するためのキャラクタジェネレータ２８、混合回路２９、Ｄ／Ａ変換器３０Ａが設けられ、このＤ／Ａ変換器３０Ａから出力されたアナログビデオ信号はアイソレーション３２、バッファ回路３３Ａを介してコンピュータディスプレイ等に供給される。
【００１２】
また、上記混合回路２９の出力を入力し、プログレッシブ信号をＰＡＬインターレース走査用信号に変換するＰＡＬ変換回路３５が設けられ、このＰＡＬ変換回路３５の後段には、ＰＡＬ用ＲＧＢモニタに出力するためのＤ／Ａ変換器３０Ｂ及びバッファ回路３３Ｂが配置され、もう一方のラインにＰＡＬ用テレビモニタに出力するためのエンコーダ３６、Ｄ／Ａ変換器３０Ｃ及びバッファ回路３３Ｃが設けられ、それぞれにおいて画像出力端子を備えている。なお、上記エンコーダ３６は、ＲＧＢ信号をＹ信号とＣ信号に変換するものである。
【００１３】
更に、上記のプロセッサ装置１２内の各回路を統括制御するマイコン３８が設けられ、またアイソレーション３２を介してキーボード４０が接続されるマイコン３９が配置される。
【００１４】
図２には、上記プログレッシブ解像度変換回路２７の一構成例が示されており、図示されるように、このプログレッシブ解像度変換回路２７は、２個のフィールドメモリＭ1 ，Ｍ2 、フレームメモリＭ3 と書込み制御回路４２、読出し制御回路４３から構成される。この書込み制御回路４２は、上記フィールドメモリＭ1 ，Ｍ2 に対し、１画素に対応したクロック周波数の速度１４．３１８ＭＨｚ（水平走査信号は１５．７３４ｋＨｚの周波数となり、これはＮＴＳＣ方式のＣＣＤ１３を駆動するものと同様となる）でデータの書込みを実行し、上記フレームメモリＭ3 に対しては、２倍クロックの速度２８．６３６ＭＨｚ（水平走査信号は３１．４６８ｋＨｚとなる）でデータの書込みを実行する。
【００１５】
また、上記読出し制御回路４３は、上記フィールドメモリＭ1 ，Ｍ2 に対し、上記２倍クロックの２８．６３６ＭＨｚの速度でデータの読出しを実行し、上記フレームメモリＭ3 に対しては４倍クロックの５７．２７２ＭＨｚ（水平走査信号は６２．９３６ｋＨｚ）の速度でデータの読出しを実行する。
【００１６】
図４には、このプログレッシブ解像度変換回路２７での信号変換が示されており、図４（Ａ）のように、上記フィールドメモリＭ1 には、ＣＣＤ１３から出力された、水平方向７６８画素からなる２４２．５本の水平ラインデータＯ11，Ｏ12，Ｏ13…（奇数フィールド）、メモリＭ2 には同様に水平ラインデータＥ11，Ｅ12，Ｅ13…（偶数フィールド、これらはインターレース走査用信号である）が上記１５．７３４ｋＨｚの速度で書き込まれる。
【００１７】
その後、このメモリＭ1 及びＭ2 の奇数及び偶数フィールドデータは、２倍の速度の３１．４６８ｋＨｚで読み出されると共に、図４（Ｂ）に示されるように、同一の速度でフレームメモリＭ3 に交互に書き込まれる。ここでは、４８５本の水平ラインを有する１フレームのデータ（ノンインターレース走査用信号）とされるが、２倍クロック速度で書き込むので、垂直走査期間は図４（Ａ）の場合と同一の１／５９．９４Ｈｚ≒１６．７ｍｓとなる。
【００１８】
次に、図４（Ｃ）に示されるように、上記フレームメモリＭ3 のデータを更に２倍の速度、即ち６２．９３６ｋＨｚ（４倍のクロック速度）で２回ずつ読み出す。そうすると、約１６．７ｍｓ（１／５９．９４Ｈｚ）の垂直走査期間において、同一の水平ラインが２本ずつ垂直方向に並び、合計で９７０本のラインが形成され、コンピュータディスプレイ等の画像では、奇数及び偶数フィールドの２倍（３倍，４倍等でもよい）のデータが水平方向において１／２に圧縮された形で表示されることになり、垂直解像度が高くなる。
【００１９】
図３には、上記ＰＡＬ変換回路３５の一構成例が示されており、図示されるように、このＰＡＬ変換回路３５は、上記プログレッシブ信号（ノンインターレース走査用信号）を格納しＰＡＬ用の奇数フィールド信号を読み出すための第１メモリＭ4 、同様にプログレッシブ信号からＰＡＬ用の偶数フィールド信号を読み出すための第２メモリＭ5 、書込み制御回路４４及び読出し制御回路４５からなる。そして、上記書込み制御回路４４は、メモリＭ4 ，Ｍ5 に対し５７．２７２ＭＨｚのクロック速度でプログレッシブ信号データの書込みを行うが、このメモリＭ4 ，Ｍ5 からの交互の読出しについては１４．１８８ＭＨｚ（水平ライン読出し速度：１５．６２５ｋＨｚ）のＰＡＬ用クロックの速度で実行する。
【００２０】
図５には、このＰＡＬ変換回路３５での信号変換が示されており、図５（Ａ）に示されるように、メモリＭ4 に書き込まれた９７０本のプログレッシブ信号（例えばＯ1 ´）は、水平ラインの本数を間引きながら、図５（Ｂ）に示されるように、Ｏ11(p)，Ｏ12(p)，Ｏ13(p)…の２８７．５本からなるＰＡＬ用奇数フィールド信号（Ｏ1 (p)）に変換される。また、メモリＭ5 に書き込まれたプログレッシブ信号についても、間引き処理等によりＰＡＬ用の偶数フィールド信号へ変換される。
【００２１】
更に、詳細は後述するが、テレビジョン方式の１垂直走査期間が相違することによりデータの不連続性が生じるので、所定の奇数フィールドを偶数フィールド化、所定の偶数フィールドを奇数フィールド化している。例えば、図５（Ｃ）に示されるように、奇数用メモリＭ4 に書き込まれたプログレッシブ信号（Ｏ3 ´）を偶数フィールド化する場合は、２ラインずらしてＥ31，Ｅ31から信号を読み出し、その後の間引き処理等により、図５（Ｄ）に示されるＰＡＬ用偶数フィールド信号（Ｅ3 (p)）を形成する。
【００２２】
実施形態例は以上の構成からなり、以下にその作用を図６及び図７と共に説明する。まず、図１の電子スコープ１０内のＣＣＤ１３では被観察体内の撮像信号が奇数又は偶数のフィールド信号として交互に形成され、このビデオ信号が１４．３１８ＭＨｚのクロック信号（１５．７３４ｋＨｚの水平走査速度）によって読み出され、ＣＤＳ回路１８を経た後にデジタル信号としてＤＶＰ２０により各種の画像処理が施される。このＤＶＰ２０からは、Ｙ信号とＣ信号が出力され、これら信号は、プロセッサ装置１２内のミラー回路２４から輪郭強調回路２５へ供給され、左右反転、輪郭強調の処理が施される。また、Ｙ及びＣ信号は色変換回路２６にてＲＧＢの信号に変換され、その後、プログレッシブ解像度変換回路２７へ供給される。
【００２３】
このプログレッシブ解像度変換回路２７では、まず図６（Ａ），（Ｂ）に示されるように、奇数フィールドＯ1 ，Ｏ2 ，Ｏ3 …のデータがメモリＭ1 、偶数フィールドＥ1 ，Ｅ2 ，Ｅ3 …のデータがメモリＭ2 に交互に書き込まれる。そして、このメモリＭ1 ，Ｍ2 のデータは、図６（Ｃ），（Ｄ）のように、次の垂直走査期間に読み出されるが、これらのフィールドの水平ラインデータは２倍クロックの速度で交互に読み出され［図４（Ｂ）］、図６（Ｅ）のＯ0 ＋Ｅ0 ，Ｏ1 ＋Ｅ0 ，Ｏ1 ＋Ｅ1 …で示されるように、ノンインターレース走査用のフレーム信号としてメモリＭ3 に書き込まれる。このフレーム信号は、奇数又は偶数の一つのフィールドデータが順に更新されたものとなる。
【００２４】
次に、上記メモリＭ3 の格納データは、図６（Ｆ）に示されるように次の垂直走査期間で読み出されるが、この読出しは、図４（Ｃ）のように４倍クロック速度（周波数６２．９３６ｋＨｚ）で２回ずつ行われる。即ち、Ｏ11，Ｅ11，Ｏ12，Ｅ12，…の水平ラインデータにつき、メモリＭ3 への書込みは周波数３１．４６８ｋＨｚの速度（２倍クロック）で行われるが、メモリＭ3 からの読出しは周波数６２．９３６ｋＨｚの速度（４倍クロック）で２回行うので、Ｏ11，Ｏ11，Ｅ11，Ｅ11，Ｏ12，Ｏ12，…というように、１垂直走査期間内に９７０本の水平ラインが順に並ぶように配置される。
【００２５】
図１において、上記のプログレッシブ解像度変換回路２７の出力は、混合回路２９でキャラクタ信号が混合された後、アナログ信号としてバッファ３３Ａからコンピュータディスプレイ等に出力される。このディスプレイでは、入力ビデオ信号が水平帰線信号及び垂直帰線信号により表示処理されるので、１画面内に９７０本の水平ラインデータが高密度に圧縮表示され、高解像度の画像が得られることになる。
【００２６】
また、上記混合回路２９からの出力は、ＰＡＬ変換回路３５へ供給され、ここで図７のようにしてプログレッシブ信号がＰＡＬ用信号に変換される。即ち、図７（Ａ）又は図６（Ｆ）に示されるように、混合回路２９の出力をＯ0 ´，Ｅ0 ´，Ｏ1 ´，Ｅ1 ´…とすると、図７（Ｂ），（Ｃ）に示されるように、メモリＭ4 に奇数フィールドＯ1 ´，Ｏ2 ´，Ｏ3  ´…のデータが、メモリＭ5 に偶数フィールドＥ1 ´，Ｅ2 ´，Ｅ3 ´…のデータが交互に書き込まれる。そして、これらメモリＭ4 ，Ｍ5 のデータは水平ライン９７０本のデータであり、図５で説明したように間引き処理等により、２０ｍｓの垂直走査期間に水平ライン２８７．５本を有するＰＡＬ用のフィールド信号に変換される。
【００２７】
即ち、メモリＭ4 ，Ｍ5 からのデータに基づき読出し可能なＰＡＬ用フィールド信号は、図７（Ｄ），（Ｅ）のようになり、最終的に用いられる奇数フィールドと偶数フィールドの信号は図７（Ｆ）に示されるものとなる。しかし、プログレッシブ信号が１／６０秒で書き込まれるのに対し、ＰＡＬ方式では１／５０秒でフィールド信号を読み出すことから、書込みと読出しの時間ずれが起こり、連続性のある画像データを得ることができないフィールドが生じる。例えば、図７（Ｆ）のＱのフィールドには偶数フィールド信号Ｅ3 (p)を配置することが好ましいのに、読出し時間のずれｑによりメモリＭ5 からは上記データＥ3 (p)を形成することができない。
【００２８】
この場合、奇数フィールド信号Ｏ3 (p)を用いてもよいが、当該例では、上記プログレッシブ信号Ｏ3 ´を偶数フィールド化して使用する。即ち、図５（Ｃ），（Ｄ）に示されるように、メモリＭ4 に格納されているプログレッシブ信号の最初の位置を２ラインずらしてＥ31，Ｅ31から読み出し、間引き処理等を施しながら偶数フィールド化し、Ｅ31(p)，Ｅ32(p)，Ｅ33(p)…からなる偶数フィールド信号Ｅ3 (p)を形成する。このようなフィールドは、約１２フィールドに１フィールドの割合で発生しており、これらのフィールドについて、上記の偶数フィールド化或いはこの逆の変換である奇数フィールド化が行われる。これによれば、時間的な連続性が維持され、ＮＴＳＣ方式に対応したＣＣＤ１３で得られた画像情報を失うことがなく、また画面のちらつきの発生を抑制できるという利点がある。
【００２９】
当該例では、図４で説明したように、ＮＴＳＣの奇数フィールドと偶数フィールドのデータを混合してノンインターレース走査用のプログレッシブ信号を形成したが、ＮＴＳＣの奇数フィールド信号のみ及び偶数フィールド信号のみからプログレッシブ信号を交互に形成することができ、例えば奇数フィールド信号により、図８（Ａ）に示されるように、Ｏ11，Ｏ11，Ｏ11，Ｏ11，Ｏ12，Ｏ12，Ｏ12，Ｏ12…からなるプログレッシブ信号Ｏ1´を形成し、偶数フィールド信号により図８（Ｂ）に示されるように、Ｅ11，Ｅ11，Ｅ11，Ｅ11，Ｅ12，Ｅ12，Ｅ12，Ｅ12…からなるプログレッシブ信号Ｅ1 ´を形成してもよい。
【００３０】
また、同一フィールドの信号から図５（Ｅ）に示されるように補間処理したプログレッシブ信号を形成することも可能である。即ち、フィールド信号の水平ラインデータａ（例えば奇数フィールドデータＯ31）と次の水平ラインデータｂ（例えば奇数フィールドデータＯ32）から、補間演算により、（０．７５ａ＋０．２５ｂ）のライン，（０．５ａ＋０．５ｂ）のライン，（０．２５ａ＋０．７５ｂ）のラインを埋め、その後も同様にして補間し、９７０本のプログレッシブ信号を形成することができる。このような場合でも、図５（Ｅ）に示されるように、２ラインずらした位置から読み出してＰＡＬ変換処理をすれば、奇数フィールドの偶数フィールド化、偶数フィールドの奇数フィールド化をした信号を得ることができる。
【００３１】
このようにして、ＰＡＬ変換回路３５から出力されたＰＡＬ用の各フィールド信号は、Ｄ／Ａ変換器３０Ｂ、アイソレーション３２、バッファ３３Ｂを介して出力されることにより、ＰＡＬ用のＲＧＢモニタに被観察体画像を表示することができる。また、このＰＡＬ用の信号はエンコーダ３６によって、Ｙ信号とＣ信号に再度変換されており、これらがＤ／Ａ変換器３０Ｃ、アイソレーション３２、バッファ３３Ｃを介してＰＡＬ用テレビモニタに出力されることにより、被観察体画像がＰＡＬ用モニタに表示される。
【００３２】
なお、当該例のテレビジョン方式変換回路では、ＣＣＤ１３で得られたＮＴＳＣ用信号に基づきＰＡＬ用信号へ変換するようにしたが、逆にＰＡＬ方式用のＣＣＤを用い、ＮＴＳＣ用信号へ変換するようにしてもよい。
【００３３】
【発明の効果】
以上説明したように、本発明によれば、インターレース走査用信号を形成する装置において、このインターレース走査用信号をノンインターレース走査用信号に変換するプログレッシブ変換回路、このプログレッシブ変換回路の出力からＰＡＬテレビジョン方式のビデオ信号に変換するＰＡＬ方式変換回路を設けたので、テレビモニタ以外の表示器で高品質化された内視鏡画像を利用できると共に、ＰＡＬテレビジョン方式のモニタで内視鏡画像を観察することが可能となる。
【００３４】
また、ノンインターレース走査用信号の書込み時間とＰＡＬ用信号の読出し時間の差により得られないデータについては、奇数フィールドと偶数フィールド間の変換を行い、データの時間的連続性を維持するようにしたので、画像情報を失うことなく、良好なＰＡＬ方式用の被観察体画像が得られるという利点がある。
【図面の簡単な説明】
【図１】本発明の実施形態例に係る電子内視鏡装置の回路構成を示すブロック図である。
【図２】図１のプログレッシブ解像度変換回路の構成を示すブロック図である。
【図３】図１のＰＡＬ変換回路の構成を示すブロック図である。
【図４】実施形態例のプログレッシブ解像度変換回路における信号変換を示す説明図である。
【図５】実施形態例のＰＡＬ変換回路における信号変換を示す説明図である。
【図６】実施形態例のプログレッシブ解像度変換回路での信号処理を示すタイミング図である。
【図７】実施形態例のＰＡＬ変換回路での信号処理を示すタイミング図である。
【図８】実施形態例のプログレッシブ解像度変換の他の例を示す説明図である。
【符号の説明】
１０  …  電子スコープ、
１２  …  プロセッサ装置、
１３  …  ＣＣＤ、
２７  …  プログレッシブ解像度変換回路、
２１，３８，３９  …  マイコン、
３５  …  ＰＡＬ変換回路、
４２，４４  …  書込み制御回路、
４３，４５  …  読出し制御回路、
Ｍ1 〜Ｍ5   …  メモリ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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