(57)【特許請求の範囲】
【請求項１】
モータ等の誘導性負荷を駆動する電力変換装置におけるＰ側およびＮ側の駆動用パワー素子の双方の制御を同時に行う機能を有する電力用半導体装置において、
パワー素子駆動回路へ駆動信号を供給する入力信号処理回路と、Ｐ側およびＮ側の駆動回路の間にレベルシフト回路を挿入して、Ｐ側およびＮ側の駆動回路のＧＮＤ線と、入力信号処理回路のＧＮＤ線とを電気的に絶縁したことを特徴とする電力用半導体装置。
【請求項２】
入力信号処理回路の電源線と、Ｐ側およびＮ側の駆動回路の電源線とを電気的に絶縁した請求項１記載の電力用半導体装置。
【請求項３】
入力信号処理回路と、Ｐ側およびＮ側の駆動回路とで全ての電源線を電気的に絶縁した請求項１記載の電力用半導体装置。
【請求項４】
入力信号処理回路に対して外部より、Ｐ側とＮ側のパワー素子を同時にＯＮさせるような誤信号が入力された場合に、この信号を無効にするような機能を持つインターロック回路を内部に含む請求項１〜３のいずれかに記載の電力用半導体装置。
【請求項５】
電源およびＧＮＤ電位の変動に起因してレベルシフト回路から出力される誤信号を除去するために、レベルシフト回路の後段に、ロジックフイルタおよびＲＳラッチ回路を備えた請求項１〜４のいずれかに記載の電力用半導体装置。
【請求項６】
入力信号処理回路より出力される電圧振幅信号を電流パルス列に変換するための電流パルス列変換回路を、前記入力信号処理回路の後段に接続した請求項１〜５のいずれかに記載の電力用半導体装置。
【請求項７】
レベルシフト回路をＯＮまたはＯＦＦ状態に保持する間、パルス信号を周期的にレベルシフト回路に入力するパルス印加機能を上記電流パルス列変換回路に備えた請求項６に記載の電力用半導体装置。
【請求項８】
Ｐ側、Ｎ側のパワー素子の短絡、過負荷、過電圧などの異常を検知する保護回路を備え、この回路からの検知信号を第２のレベルシフト回路を通じて外部の制御回路へ出力する請求項１〜７のいずれかに記載の電力用半導体装置。
【請求項９】
上記保護回路より出力される電圧振幅信号を電流パルス列に変換するための電流パルス列変換回路を、前記第２のレベルシフト回路の前段に備えた請求項８に記載の電力用半導体装置。
【請求項１０】
電源およびＧＮＤ電位の変動に起因して第２のレベルシフト回路から出力される誤信号を除去するために、第２のレベルシフト回路の後段に、ロジックフイルタおよびＲＳラッチ回路を備えた請求項８または９に記載の電力用半導体装置。
【請求項１１】
Ｐ側、Ｎ側の組みの駆動回路を１つの電力用半導体装置に複数個集積した請求項１〜１０のいずれかに記載の電力用半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、電力変換装置にて使用されるＨＶＩＣ(High Voltage Integrated Circuit)に関するものである。
【０００２】
【従来の技術】
電力変換回路としては古典的であるモータ駆動インバータ装置の回路図を図１０に示し、その基本的な動作を以下に述べる。インバータ用駆動電源２３のＰ側(高圧側)とＮ側(低圧)の間には、各Ｕ、Ｖ、Ｗ相のパワー素子(１７、１８、１９、２０、２１、２２)が接続されており、それらの各パワー素子と並列にＦＷＤ(Free Wheel Doide:３１、３２、３３、３４、３５、３６)が接続される。そして各々のパワー素子の制御信号を生成するマイコン等の制御信号生成回路１に入力信号処理回路(２、３、４)が接続され、それらの入力信号処理回路は電源３０より給電される。
【０００３】
各相のパワー素子の駆動用に各相毎にパワー素子駆動回路(１１、１２、１３、１４、１５、１６)および専用電源(２４、２５、２６、２７、２８、２９)が接続される。入力信号処理回路とパワー素子駆動回路でのＧＮＤ電位が異なるため、両者の結合用にフォトカプラ(５、６、７、８、９、１０)を用いている。
【０００４】
そして実際のインバータでは、駆動方式に従ってＵ、Ｖ、Ｗ各相のＰ側(１７、１９、２１)とＮ側(１８、２０、２２)の各パワー素子をスイッチングさせることにより、モータ制御を実現している。
【０００５】
次に、図１０の回路図を元にＨＶＩＣを用いた場合のインバータ回路例を図１１に示す。ＨＶＩＣは、入力信号処理回路(２〜４)、パワー素子駆動回路(１１〜１６)およびフォトカプラと同等の機能を有するレベルシフト回路(３７、３８、３９)から構成され、また、本例では、Ｕ、Ｖ、Ｗの各相毎に１チップ化(５０、５１、５２)した回路構成となっている。
【０００６】
ＨＶＩＣ化するメリットとしては、チップ内へレベルシフトを組み込むことでフォトカプラを用いたものに比べて信頼性を高くでき、又、電源数およびインバータ搭載部品点数の削減により安価なシステムを提供できるなどが挙げられる。
【０００７】
図１１のごとく、駆動電源を外部電源３０のみとした場合には、別途付加する部品としては各々の相のＰ側パワー素子(１７、１９、２１)の駆動回路(１１、１３、１５)の電源用にブートストラップダイオード(４０、４１、４２)とブートストラップコンデンサ(４３、４４、４５)のみとなる。
【０００８】
ＨＶＩＣを用いた場合のインバータ回路の簡略図を図１２に示す。本例はインバータ駆動用の制御信号生成回路から各Ｕ、Ｖ、Ｗ相のＨＶＩＣ(５０、５１、５２)へ制御信号が伝達され、パワー素子(１７、１８、１９、２０、２１、２２)を駆動する回路例である。この回路構成では、ＨＶＩＣ(５０〜５２)の各ＧＮＤとパワー素子(１８、２０、２２)の各エミッタ端子がＵ、Ｖ、Ｗ相毎に接続されている。Ｌ１〜Ｌ１２は後述する寄生インダクタンスである。
【０００９】
この図１２の回路の基板実装例を図１３に示す。インバータ回路では、アプリケーションによりＰ−Ｎ間電圧、パワー素子電流定格等の規格値が異なるが、一般的には高電圧・大電流を扱うインバータ回路の動作はパワー素子を用いた高速スイッチングにより実現しているため、インバータ自体での電力損失を出来るだけ小さくするように強く要請されている。この損失は通常、ジュール熱となりインバータ外部へ放出される。
【００１０】
図１３では、Ｕ相のパワー素子１８のエミッタは、ボンディングワイヤを通じて、ＨＶＩＣのＧＮＤとＦＷＤ(３２)のアノードに接続されている。また、FWD(３２)のアノードを経由してボンディングワイヤにてパスバー(ＰＢ)のＮ電極(５４)に接続されている。インバータ回路の損失は、ＤＣロスとスイッチングロスの２つに分けることができる。
【００１１】
ＤＣロスとは、パワー素子で発生する損失と、ボンディングワイヤ等の配線で発生する損失から成る。パワー素子で発生する分は、Ｐ電極からＰ側パワー素子、負荷(インダクタンス)、Ｎ側パワー素子を経由してＮ電極へ定常的に流れる電流によるものである。
【００１２】
図１４にパワー素子での損失を発生させる電流径路を図示している。配線などでの損失は電流と電気抵抗によって決まるため、大電流になればなるほど、配線の電気抵抗を下げなければならない。
【００１３】
一方、スイッチングロスは、パワー素子がＯＮ→ＯＦＦとＯＦＦ→ＯＮする際にパワー素子から発生する損失と、ＦＷＤから発生する損失との合計であり、一般的に、パワー素子のスイッチング速度が速いほど、また、Ｐ−Ｎ間電圧が低いほどパワー素子での損失分は低くなる。以上から、インバータ回路を高圧・大電流領域で使用するには、損失の低減が重要となり、特にパワー素子はスイッチング速度の向上のために種々の改良が続けられている。
【００１４】
パスバーはインバータで発生する損失の一部となっているため、そのパスバーの形状は、電気抵抗を下げるため、できるだけ太く、短くする必要があるが、定格電流を保証するために最低限必要な大きさであるパワー素子やその他の部品をパッケージに載せる必要があり、組み立て作業の効率化を考慮すると、一般的には図１３に示したような形状が考えられる。
【００１５】
Ｎ電極(５４)には、Ｌ７、Ｌ８に示すような寄生インダクタが存在する。また、パワー素子とＦＷＤとパスバー(ＰＢ)間のワイヤボンドにはそれぞれＬ１、Ｌ２、Ｌ３、Ｌ４、Ｌ５、Ｌ６なる寄生インダクタも存在する。また、Ｕ相、Ｖ相、Ｗ相駆動のＨＶＩＣ(５０、５１、５２)の各々のＧＮＤノードＡ点、Ｂ点、Ｃ点と、各パワー素子との間には、各々のＨＶＩＣのＧＮＤ端子からパワー素子のエミッタ端子までのワイヤボンドおよび、基板(５５)の配線パターンによる寄生インダクタンスＬ９、Ｌ１０、Ｌ１１が存在し、また、各々のＨＶＩＣのＧＮＤ端子間を結ぶ配線パターンによる寄生インダクタンスＬ１２(Ｕ相−Ｖ相間)、Ｌ１３(Ｖ相−Ｗ相間)も存在する。
【００１６】
【発明が解決しようとする課題】
図１２の回路において、インバータ動作を行うと、Ｌ１〜Ｌ１３の寄生インダクタンスにより誤動作が発生する場合がある。この誤動作発生のメカニズムを図１４および図１５を用いて説明する。
【００１７】
図１４では、Ｕ相のＰ側のパワー素子(１７)とＶ相のＮ側のパワー素子(２０)がＯＮ状態にあり、その状態では矢印に示した径路で電流が流れている。次に図１５に示すように、Ｕ相のＰ側のパワー素子(１７)がＯＮからＯＦＦに切り替った後も、インダクタンスの負荷(６０)に蓄えられていたエネルギーによって電流が流れ続けようとする。この時、Ｕ相のＮ側のパワー素子(１８)はＯＦＦ状態であるが、これと並列に接続されたＦＷＤ(３２)が、前記電流に対し、順バイアス状態であるため、負荷(６０)→Ｖ相Ｎ側パワー素子(２０)→Ｎ電極の寄生インダクタンス(Ｌ７)→Ｕ相Ｎ側ＦＷＤ(３２)→負荷(６０)の径路で電流が流れる。また、この図１５を図１２と照らし合わせてみるとわかるように、寄生インダクタンスＬ１、Ｌ２、Ｌ３、Ｌ４、Ｌ９、Ｌ１０、Ｌ１２にも電流が流れている。
【００１８】
この場合、各インダクタンスＬに対しては次式で表される電圧Ｖが発生する。
Ｖ＝Ｌ×(di/dt)      di/dt：電流変化率
【００１９】
これより、図１２に示す、Ｕ相駆動用のＨＶＩＣ(５０)のＧＮＤノード点ＡとＶ相駆動用のＨＶＩＣ(５１)のＧＮＤノードＢ点との間に電位差が発生していることになる。図１２の制御信号生成回路(１)からは、各相のＨＶＩＣ(５０〜５２)にデジタルの制御信号が送出されるが、前述のＧＮＤ電位の変動により、各相のＨＶＩＣ(５０〜５２)がその制御信号を誤認識して誤動作を引き起こすことがあった。
【００２０】
この発明は、ＧＮＤ電位の変動による制御信号を誤認識をなくすようにした電力用半導体装置を提供するものである。
【００２１】
【課題を解決するための手段】
本発明は、モータ等の誘導性負荷を駆動する電力変換装置におけるＰ側およびＮ側の駆動用パワー素子の双方の制御を同時に行う機能を有する電力用半導体装置において
パワー素子駆動回路へ駆動信号を供給する入力信号処理回路と、Ｐ側およびＮ側の駆動回路の間にレベルシフト回路を挿入して、Ｐ側およびＮ側の駆動回路のＧＮＤ線と、入力信号処理回路のＧＮＤ線とを電気的に絶縁したことを特徴とする。
【００２２】
【発明の実施の形態】
実施形態１
図１に本発明の第１実施形態を示す。これは本発明を適用したＨＶＩＣを３個(５０、５１、５２)用いたモータ駆動用インバータ装置の回路図である。図１０の従来例と比較すると、主な変更点としてはＵ、Ｖ、Ｗ各相に用いられていたフォトカプラ(５〜１０)がレベルシフト回路(３７、３８、３９、４６、４７、４８)に置き換わり、また、Ｕ、Ｖ、Ｗの相毎にパワー素子制御回路がＨＶＩＣ化されたものとなっていることと、Ｕ、Ｖ、ＷのＰ側駆動回路の電源が別電源(２４、２６、８)であったものが、ブートストラップ回路方式によりコンデンサ(４３、４４、４５)とダイオード(４０、４１、４２)にて構成されており、従来の回路よりも少ない電源数にて回路を構成している点である。
【００２３】
これにより、トランスによる方式よりも部品点数の削減による低コスト化が見込める。また、Ｐ側とＮ側の駆動回路を同じ半導体上に集積しているので、Ｐ側駆動回路とＮ側駆動回路の伝播遅延時間の差を小さくでき、インバータ装置でのデッドタイムを従来回路よりも縮めることができる。
【００２４】
本方式によるＩＣ外部電源構成を、図７、図８、図９に示す。尚、これらの図ではＵ相のみを示し、他の相も回路構成は同じになる。
【００２５】
図７では、入力信号処理回路(２)の電源(３０)より、ダイオード(９１)およびコンデンサ(９４)よりなるブートストラップ回路を通じてＰ側のパワー素子駆動回路(１１)に給電し、同様に、ダイオード(９２)およびコンデンサ(９５)よりなるブートストラップ回路を通じてＮ側のパワー素子駆動回路(１２)に給電している。この構成では電源数が少ないので、インバータ装置としての部品点数は減るが、起動時や制御方法に制約がある。
【００２６】
図８は、Ｎ側のパワー素子駆動回路(１２)にのみＮ側駆動電源(２５)を備え、Ｐ側のパワー素子駆動回路(１１)へはダイオード(４０)およびコンデンサ(４３)よりなるブートストラップ回路を通じて給電している。この構成では図７の回路に比べ部品点数削減効果は小さいが、起動時や制御方法の制約が緩くなる。図１ではこの給電方式を採用している。
【００２７】
図９は、Ｐ側およびＮ側パワー素子駆動回路(１１、１２)への給電にそれぞれ独立した電源(２４、２５)を用いており、部品点数は最も多いが、起動時や制御方法の制約がなく、使いやすいという特長がある。
【００２８】
次に図１の回路図の動作を述べる。このモータ駆動用インバータ装置を制御するための制御信号が制御信号生成回路(１)で生成され、Ｕ、Ｖ、Ｗ各相のパワー素子駆動用の各ＨＶＩＣ(５０、５１、５２)に入力される。これらのＨＶＩＣは各々の入力信号処理回路(２、３、４)には共通の電源(３０)が接続されており、Ｎ側の各パワー素子駆動回路(１２、１４、１６)には個別に電源(２５、２７、２９)が接続される。
【００２９】
一方、Ｕ相のＨＶＩＣ(５０)内のＰ側のパワー素子駆動回路(１１)へは、Ｎ側のパワー素子駆動回路(１２)の電源(２５)から、ダイオード(４０)およびコンデンサ(４３)よりなるブートストラップ回路を通じて給電される。他のＶ、Ｗ相のＨＶＩＣ(５１、５２)においても同様に給電される。
【００３０】
Ｕ、Ｖ、Ｗ相はそれぞれ共通の回路構成となっており、動作も同じなので、以下、代表例としてＵ相についてその動作を詳細に示す。ＨＶＩＣ(５０)に入力された信号は、入力信号処理回路(２)で信号処理された後、Ｐ側、Ｎ側別々のレベルシフト回路(３７、４６)に入る。
【００３１】
Ｎ側レベルシフト回路(４６)に入力される信号は、電源(３０)の負極性側(ＧＮＤ)を基準電位とした電圧振幅の信号であり、その信号を、電源(２５)の負極側を基準電位とした電圧振幅の信号にレベルシフトする。そして、Ｐ側レベルシフト回路(３７)は、入力された信号を、コンデンサ(４３)の負極性側を基準電位とした電圧振幅の信号にレベルシフトする。
【００３２】
図１のＮ端子からＵ、Ｗ相のパワー素子への径路の中に、パッケージに存在する寄生インダクタンスをＬ７、Ｌ８として回路図に図示している。この電力半導体装置がスイッチング動作を行うと、モータの負荷電流が前述の寄生インダクタンスに流れて、負荷電流のスイッチング時のdi/dtにより電圧が発生し、Ｕ、Ｖ、Ｗ各相のＮ側に接続されている電源(２５、２７、２９)の負極性側や、パワー素子(３２、３４、３６)のエミッタ端子側やＨＶＩＣ(５０、５１、５２)のＮ側パワー素子駆動回路(１２、１４、１６)のＧＮＤ側の各々のノードで電位差が生じる。
【００３３】
ところが、Ｎ側のパワー素子駆動回路１２のＧＮＤ(つまり各相のＮ側電位)と入力信号処理回路２のＧＮＤとは、レベルシフト回路(４６)で電気的に絶縁されているため、入力信号処理回路(２)の電源(３０)の負電極が接続されているＨＶＩＣ(５０)のＧＮＤノードは、パワー素子動作時のＮ側電位変動の影響を受けないので、誤動作は起こらない。他のＨＶＩＣについても同様のことがいえる。
【００３４】
実施形態２
図２に本発明の第２実施形態を示す。この図２においては、図１と同様にＵ、Ｖ、Ｗ各相とも同じ機能を持つためＵ相のみを示している。この図２では、レベルシフト回路(３７、４６)の後段にロジックフイルタ・ＲＳラッチ回路(７１、７２)を挿入している。
【００３５】
パワー素子の動作により、電源(２５)およびコンデンサ(４３)の端子電圧が変動するが、急激な電圧変動があると、それらの端子電圧を受けるレベルシフト回路(４６、３７)が誤動作する。ロジックフイルタ・ＲＳラッチ回路(７１、７２)は、レベルシフト回路より出力される誤信号を除去することでパワー素子の誤動作を避ける。
【００３６】
実施形態３
図３に本発明の第３実施形態を示す。この図３では、レベルシフト回路の前段に電流パルス列変換回路(７３)を挿入している。入力信号処理回路(２)よりの電圧振幅信号を、レベルシフト回路(３７、４６)が扱うと、レベルシフト回路の動作時の消費電流が大きくなる。そこで、前記電圧振幅信号を、電流パルス列変換回路(７３)にて、電圧振幅信号からパルス信号に変換し、そのパルス信号に対してレベルシフト回路がレベルシフトする。この回路構成では、レベルシフト回路での消費電流を低減できる。
【００３７】
実施形態４
図４に本発明の第４実施形態を示す。この図４では、図３の電流パルス列変換回路(７３)に換えて電流パルス結変換・パルス印加回路(７４)を用いている。ＯＮまたはＯＦＦの状態を伝達するレベルシフト回路(３７、４６)をＯＮまたはＯＦＦ状態に保持する間、電流パルス列変換・パルス印加回路(７４)よりパルス信号を周期的にレベルシフト回路(３７、４６)に入力するようにしている。これにより、パワー素子の動作により電源(２５)およびコンデンサ(４３)の端子電圧が変動しても、レベルシフト回路(４６、３７)での誤動作を防止できる。
【００３８】
実施形態５
図５に本発明の第５実施形態を示す。図１にて用いたハーフブリッジ構成の３個のＨＶＩＣ(５０、５１、５２)を図５では、１個のＨＶＩＣ(５３)に集積化している。
【００３９】
実施形態６
図６に本発明の第６実施形態を示す。この図６では、ＨＶＩＣ内のパワー素子駆動／保護回路(１１Ａ、１２Ａ)から出力される異常信号を上位の制御回路へ伝達するためのＰ側、Ｎ側のＦｏ(フォルト)信号出力端子を追加している。このパワー素子駆動／保護回路は図１等にあるパワー素子駆動回路(１１、１２)に、パワー素子での短絡、過負荷、過電圧、過温度などを検知して異常信号を出力できる保護回路を付加したものである。
【００４０】
前記Ｆｏ信号を出力するための信号伝達径路に、前記異常信号を、所望のレベルにシフトさせるレベルシフト回路(７６、７９)と、電流パルス列変換回路(７７、８０)を設けている。この電流パルス列変換回路は図３で用いた電流パルス列変換回路(７３)と同じ機能をなすものである。
【００４１】
この場合も、Ｎ極側の電源(２５)およびＰ側のコンデンサ(４３)の電位変動により誤動作することがあるので、レベルシフト回路(７６、７９)の後段にロジックフイルタ・ＲＳラッチ回路(７５、７８)を設けている。このロジックフイルタ・ＲＳラッチ回路も図２で用いたものと同じである。
【００４２】
【発明の効果】
請求項１の発明は、入力信号処理回路と、Ｐ側およびＮ側の駆動回路の間にレベルシフト回路を挿入したことにより、Ｎ側(ローサイド)のＧＮＤ線にノイズなどが重畳しても、入力信号処理回路のＧＮＤ線とを電気的に絶縁されているため、ノイズによる入力信号処理回路からの信号を誤認識する誤動作を防止できる。
【００４３】
請求項２の発明は、入力信号処理回路の電源線と、Ｐ側およびＮ側の駆動回路の電源線とを電気的に絶縁したものであり、その場合は、絶縁されている電源回路はブートストラップ回路ではなく、トランスなどにより構成されめるため、ブートストラップ回路特有の、初期充電や制御方式の制約などの問題がなく、トランス方式との混合なので、ノイズによる誤動作のレベルを抑えながら低コストの方式を選択できる。
【００４４】
請求項３の発明は、入力信号処理回路と、Ｐ側およびＮ側の駆動回路とで全ての電源線を電気的に絶縁したものであり、その場合は、絶縁されている電源回路はブートストラップ回路ではなく、トランスなどにより構成され、その結果、ブートストラップ回路特有の、初期充電や制御方式の制約などの問題がなく、安定した動作が期待できる。
【００４５】
請求項４の発明は、入力信号処理回路に対して外部より、Ｐ側とＮ側のパワー素子を同時にＯＮさせるような誤信号が入力された場合に、この信号を無効にするような機能を持つインターロック回路を備えるので、Ｐ／Ｎのパワー素子の短絡を防止できる。
【００４６】
請求項５の発明は、レベルシフト回路の後段に、ロジックフイルタおよびＲＳラッチ回路を備えたので、電源およびＧＮＤ電位の変動に起因してレベルシフト回路から出力される誤信号を除去できる。
【００４７】
請求項６の発明は、入力信号処理回路より出力される電圧振幅信号を電流パルス列に変換するための電流パルス列変換回路を、前記入力信号処理回路の後段に接続したので、レベルシフト回路での消費電流を低減できる。
【００４８】
請求項７の発明は、レベルシフト回路をＯＮまたはＯＦＦ状態に保持する間、パルス信号を周期的にレベルシフト回路に入力するパルス印加機能を上記電流パルス列変換回路に備えたので、パワー素子の動作により電源などの端子電圧が変動しても、レベルシフト回路での誤認識を防止でき、誤動作がなくなる。
【００４９】
請求項８の発明は、Ｐ側、Ｎ側のパワー素子の短絡、過負荷、過電圧などの異常を検知する保護回路を備え、この回路からの検知信号を第２のレベルシフト回路を通じて外部の制御回路へ出力するようにしたので、パワー素子での異常を確実に検知でき故障を回避できる。
【００５０】
請求項９の発明は、上記保護回路より出力される電圧振幅信号を電流パルス列に変換するための電流パルス列変換回路を、第２のレベルシフト回路の前段に備えたので、第２のレベルシフト回路での消費電流を低減できる。
【００５１】
請求項１０の発明は、電源およびＧＮＤ電位の変動に起因して第２のレベルシフト回路から出力される誤信号を除去するために、第２のレベルシフト回路の後段に、ロジックフイルタおよびＲＳラッチ回路を備えたので、電源およびＧＮＤ電位の変動に起因してレベルシフト回路から出力される誤信号を除去できる。
【００５２】
請求項１１の発明は、Ｐ側、Ｎ側の組みの駆動回路を１つの電力用半導体装置に複数個集積したので、実装基板面積の縮小により低コスト化が図れる。
【図面の簡単な説明】
【図１】  本発明の電力半導体装置の第１実施形態を示した回路図
【図２】  本発明の電力半導体装置の第２実施形態を示した回路図
【図３】  本発明の電力半導体装置の第３実施形態を示した回路図
【図４】  本発明の電力半導体装置の第４実施形態を示した回路図
【図５】  本発明の電力半導体装置の第５実施形態を示した回路図
【図６】  本発明の電力半導体装置の第６実施形態を示した回路図
【図７】  Ｐ側およびＮ側パワー素子駆動回路への給電にブートストラップ電源を用いた回路図
【図８】  Ｐ側パワー素子駆動回路の給電にのみブートストラップ電源を用いた回路図
【図９】  Ｐ側およびＮ側パワー素子駆動回路への給電にそれぞれ独立電源を用いた回路図
【図１０】  従来のディスクリート部品を用いた場合の電力用半導体の回路図
【図１１】  図１０の電力用半導体を従来のハーフブリッジ構成のＨＶＩＣで置き換えた回路図
【図１２】  図１１の回路構成に含まれる寄生インダクタンスを示した回路図
【図１３】  電力半導体装置を基板に実装した場合の実装図
【図１４】  電力半導体装置の動作時の電流径路を示した図
【図１５】  電力半導体装置の動作時の電流径路を示した図
【符号の説明】
１  制御信号生成回路、２〜４  入力信号処理回路、１１〜１６  パワー素子駆動回路、１１Ａ、１２Ａ  パワー素子駆動／保護回路、１７〜２２  パワー素子、２３  Ｐ−Ｎ電源、２５、２７、２９  Ｎ側駆動電源、３０  入力信号処理回路電源、３１〜３６  フリーホイールダイオード、３７〜３９  Ｐ側用レベルシフト回路、４６〜４８  Ｎ側用レベルシフト回路、５０〜５３  ＨＶＩＣ、７１、７２、７５、７８  ロジックフイルタとＲＳラッチ回路、７３、７７、８０  電流パルス列変換回路、７６、７９  レベルシフト回路、６０  負荷、５４  Ｎ電極、５５  基板、Ｌ  寄生インダクタンス
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
0003806644.tif 000009
【図９】
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【図１０】
0003806644.tif 000011
【図１１】
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【図１２】
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【図１３】
0003806644.tif 000014
【図１４】
0003806644.tif 000015
【図１５】
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