(57)【特許請求の範囲】
【請求項１】
強誘電体キャパシタをメモリセルにもつ半導体メモリ装置のインプリント補償方法において、＋側に移動した該強誘電体キャパシタのヒステリシスループのインプリントを補償する時には、インプリントの発生した強誘電体キャパシタのプレート電極を定電位とし、該強誘電体キャパシタへの書込経路を通じて該強誘電体キャパシタのストレージ電極に、該強誘電体キャパシタの該プレート電極の定電位に対してハイ電圧となるパルス状のインプリント補償電圧を印加するインプリント補償方法。
【請求項２】
強誘電体キャパシタをメモリセルにもつ半導体メモリ装置のインプリント補償方法において、−側に移動した該強誘電キャパシタのヒステリシスループのインプリントを補償する時には、インプリントの発生した強誘電体キャパシタへの書込経路を通じて該強誘電体キャパシタのストレージ電極を定電位とし、該強誘電体キャパシタのプレート電極に、該強誘電体キャパシタのストレージ電極の定電位に対してハイ電圧となるパルス状のインプリント補償電圧を印加するインプリント補償方法。
【請求項３】
強誘電体キャパシタをメモリセルにもつ半導体メモリ装置において、所定のパッドに印加される電圧を感知して動作し、＋側に移動した該強誘電体キャパシタのヒステリシスループのインプリントを補償する時には、インプリントの発生した強誘電体キャパシタのプレート電極を定電位とし、該強誘電体キャパシタへの書込経路を通じて該強誘電体キャパシタのストレージ電極に、該強誘電体キャパシタの該プレート電極の定電位に対してハイ電圧となるパルス状のインプリント補償電圧を発生し、−側に移動した該強誘電キャパシタのヒステリシスループのインプリントを補償する時には、インプリントの発生した強誘電体キャパシタへの書込経路を通じて該強誘電体キャパシタのストレージ電極を定電位とし、該強誘電体キャパシタのプレート電極に、該強誘電体キャパシタのストレージ電極の定電位に対してハイ電圧となるパルス状のインプリント補償電圧を発生するインプリント補償回路を備えたことを特徴とする半導体メモリ装置。
【請求項４】
強誘電体キャパシタをメモリセルにもつ半導体メモリ装置において、
第１のパッドに印加される電圧を感知して動作し、カラムデコーダ及びセンスアンプを制御することによりカラムラインを定電位としてストレージ電極へ伝えると共に、パルス発生部からインプリント補償電圧を発生させてプレート電極へ供給する第１補償制御部と、
第２のパッドに印加される電圧を感知して動作し、前記パルス発生部を制御して前記プレート電極へ定電位を伝えると共に、データパッドに提供される電圧を書込動作により前記カラムラインへ伝送して前記センスアンプにより増幅させインプリント補償電圧として前記ストレージ電極へ供給する第２補償制御部とを備え、該強誘電体キャパシタのヒステリシスループのインプリントの移動方向に応じて該第１補償制御部と該第２補償制御部とを選択的に動作させることを特徴とする半導体メモリ装置。
【請求項５】
前記第１補償制御部が−側インプリント補償を行い、前記第２補償制御部が＋側インプリント補償を行う請求項４記載の半導体メモリ装置。
【請求項６】
前記第１のパッドが書込制御パッドで、前記第２のパッドが出力制御パッドである請求項４又は請求項５記載の半導体メモリ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、メモリ、中でも特に、強誘電体を電極間にもつ強誘電体キャパシタをメモリセルに使用した強誘電体半導体メモリ装置(ferroelectric semiconductor memory device) に関する。
【０００２】
【従来の技術】
強誘電体半導体メモリ装置のキャパシタでは、強誘電体が２つの金属電極、アクセストランジスタに接続するセル用であればストレージ電極とプレート電極との間に介在する。よく知られているように、その強誘電体材料には、ＰＺＴやＰＬＺＴ、或いはチタン酸バリウム(Barium Titanate) などが使用される。例えば、ＰＺＴによるキャパシタを用いたダイナミックセルについて、Kazuhiro Hoshibaによる米国特許第５，１８９，５９４号に開示されている。
【０００３】
このようなメモリセルでは、強誘電体のヒステリシスループ特性を利用してデータを記憶する。図１は、強誘電体の典型的なヒステリシスループ特性を示すもので、Ｘ軸が電界の強さ（電圧）、Ｙ軸が分極（電荷）である。Ｖｃは抗電圧(coercive voltage)で、分極方向を大きく反転させる電圧（電束密度が零になる電界の強さ）を示している。
【０００４】
データ記憶で抗電圧Ｖｃより大きなポジティブ飽和電圧が強誘電体キャパシタの２極間に印加されると、分極（電荷）はヒステリシス曲線に沿って点ａまで増加する。その後に供給電圧がオフされても電荷量は、ヒステリシス曲線に沿って点ａから点Ａまでしか減少せず、従って強誘電体キャパシタは、２進データ“１”を示す分極値Ｐｒを保持する。一方、データ“０”を書込む場合には、抗電圧Ｖｃより大きなネガティブ飽和電圧を２極間に印加することで分極を点ｂへ移動させる。すると、供給電圧を断ってもヒステリシス曲線に沿って点Ｂまでしか分極は変化せず、−Ｐｒ値が保持される。これにより、感知回路のデータ感知が容易になる。
【０００５】
【発明が解決しようとする課題】
図１のように典型的なヒステリシスループは零を挟んで対称的である。しかし、多様な条件によりヒステリシスループの対称性が影響を受けることもあり、例えば、強誘電体メモリでは製造工程における温度、圧力、機械的ストレスなどによりループがずれることがある。そのようなループのずれを“インプリント(imprint) ”と呼んでいる。図２に、そのヒステリシスループのインプリント現象を示してある。
【０００６】
図２のヒステリシスループと図１の正常なヒステリシスループとを比較して見れば明らかなように、インプリントが発生すると点Ａと点Ｂとの間の電荷差は相当に変化する。つまりインプリントは、データの感知マージンを大幅に減少させ、強誘電体キャパシタのデータ記憶特性に影響する。
【０００７】
例えば図２Ａの場合を具体的にみてみると、まず、抗電圧Ｖｃが＋側へ移動してしまっているので、点Ｂから点Ａへ分極（電荷）を変化させるためには過大な供給電圧が必要となる。もし供給電圧が抗電圧Ｖｃよりも小さくなるほどのインプリントが生じてしまうと、キャパシタの“０”から“１”へのデータ反転を行うことができなくなる。その一方、点Ａから点Ｂへの変化は、ノイズによる電圧変化でも簡単に発生する結果となり、“１”から“０”への誤データ反転が生じやすくなってしまう。
【０００８】
このような課題に着目して本発明の目的は、強誘電体キャパシタのインプリントによる性能劣化を補う手法を提供することにある。
【０００９】
【課題を解決するための手段】
この目的のために本発明では、強誘電体キャパシタをメモリセルにもつ半導体メモリ装置のインプリント補償方法として、インプリントの発生した強誘電体キャパシタの一方の電極を定電位とし、そして、該強誘電体キャパシタへの書込経路を通じて該強誘電体キャパシタの他方の電極にパルス状のインプリント補償電圧を印加するインプリント補償方法、或いは、インプリントの発生した強誘電体キャパシタへの書込経路を通じて該強誘電体キャパシタの一方の電極を定電位とし、そして、該強誘電体キャパシタの他方の電極にパルス状のインプリント補償電圧を印加するインプリント補償方法を提供する。
【００１０】
また、強誘電体キャパシタをメモリセルにもつ半導体メモリ装置において、所定のパッドに印加される電圧を感知して動作し、インプリントの発生した強誘電体キャパシタの一方の電極に定電位を設定すると共に該強誘電体キャパシタの他方の電極にパルス状のインプリント補償電圧を印加するインプリント補償回路を備えることを特徴とする。
【００１１】
そのインプリント補償回路は、第１のパッドに印加される電圧を感知して動作し、カラムデコーダ及びセンスアンプを制御することによりカラムラインを定電位として一方の電極へ伝えると共に、パルス発生部からインプリント補償電圧を発生させて他方の電極へ伝える第１補償制御部と、第２のパッドに印加される電圧を感知して動作し、前記パルス発生部を制御して前記他方の電極へ定電位を伝えると共に、データパッドに提供される電圧を書込動作により前記カラムラインへ伝送して前記センスアンプにより増幅させインプリント補償電圧として前記一方の電極へ伝える第２補償制御回路と、を有したものとすることができる。この場合、第１補償制御部が−側インプリント補償を行い、第２補償制御部が＋側インプリント補償を行うようにしておくとよく、また、第１のパッドは書込制御パッド、第２のパッドは出力制御パッドとしておけばよい。
【００１２】
【発明の実施の形態】
以下、本発明の実施の形態につき添付図面を参照して詳細に説明する。なお、本発明を実施するための具体的特定事項が提供されるが、本発明はこれに限定されるものではない。
【００１３】
図３は、インプリント補償回路を備えた強誘電体半導体メモリ装置のブロック図である。説明の便宜上、１本のローライン（ワードライン）５４に接続された２個のダイナミック形メモリセルとその関連回路につき示してあるが、多数のメモリセルがローとカラムのマトリックス形態に配列されるのは勿論である。そして、ローライン５４はローデコーダ１８により選択され、カラムライン（ビットライン）６２，６４はカラムデコーダ１６に従うカラム選択ゲート３２，３４により選択される。
【００１４】
この例の半導体メモリ装置は、チップエネーブルバッファ１２にチップエネーブル信号ＣＥを印加するためのチップエネーブルパッド２と、アドレス入力バッファ１４へアドレス信号を印加するためのアドレスパッド４と、書込エネーブルバッファ２２に書込エネーブル信号ＷＥを印加し、また、−側インプリント補償モードでチップ内電源電圧より高い高電圧をエネーブル用に第１補償制御部２４へ印加するための書込制御パッド６と、出力エネーブルパッファ２６に出力エネーブル信号ＯＥを印加し、また、＋側インプリント補償モードでチップ内電源電圧より高い高電圧をエネーブル用に第２補償制御部２８へ印加するための出力制御パッド８と、データ入出力用のデータパッド１０と、を少なくとも備えている。
【００１５】
セルアレイブロック４４ａ，４４ｂにはそれぞれロー及びカラムのマトリックス状に多数のメモリセルが構成されており、その各メモリセルは、カラムライン６２，６４への接続制御用のアクセストランジスタ３６，４０及び強誘電体キャパシタ３８，４２から構成される。各強誘電体キャパシタ３８，４２は、ストレージ電極３８ａ，４２ａとプレート電極３８ｂ，４２ｂからなり、ストレージ電極３８ａ，４２ａがアクセストランジスタ３６，４０のソース端子へ接続される。一方プレート電極３８ｂ，４２ｂは、パルス発生部２０から延びるプレートライン５６に共通接続される。アクセストランジスタ３６，４０のゲート端子はローライン５４に接続され、ドレイン端子はカラムライン６２，６４にそれぞれ接続される。
【００１６】
カラムライン６２，６４は、カラムデコーダ１６により選択されるカラム選択トランジスタ３２，３４を介してデータライン５８，６０へ接続される。この例のカラムライン６２，６４は、オープンビットライン方式でセンスアンプ４８，５０に接続されている。即ちセンスアンプ４８，５０の反対側に、基準回路７０，７２からデータ感知用の基準電圧を受ける基準ライン６６，６８が接続される。このような基準回路７０，７２を有するセンスアンプは、米国特許第５，４２４，９７５号に開示されているものを使用可能である。
【００１７】
センスアンプ４８，５０は、第１補償制御部２４に従うセンスアンプエネーブル部４６により制御される。書込制御パッド６に高電圧信号が印加されると第１補償制御部２４が応答して−側インプリント補償モードとなり、センスアンプエネーブル部４６は、ヒステリシスループの−側インプリントを補償するためにセンスアンプ４８，５０をディスエーブルとする。一方、ヒステリシスループの＋側インプリントを補償する場合には、センスアンプエネーブル部４６はセンスアンプ４８，５０をエネーブルさせる。このときのセンスアンプ４８，５０は、完全な(full)ハイ電圧をカラムライン６２，６４に生成する。
【００１８】
パルス発生部２０は、−側インプリント補償モードで第１補償制御部２４からの制御信号２０ａに応答し、プレートライン５６を介してプレート電極３８ｂ，４２ｂへ−側インプリント補償パルスを印加する。一方、＋側インプリント補償モードでは、第２補償制御部２８からの制御信号２０ｂに応答してプレートライン５６を介しプレート電極３８ａ，４２ａへ、ロウ電圧（接地）を印加する。
【００１９】
データ入出力ブロック３０は、出力エネーブルバッファ２６及び書込エネーブルバッファ２２の制御に従って、データライン５８，６０とデータパッド１０との間でデータを伝送する。このデータ入出力ブロック３０には、データパッド１０と接続されたデータ入力バッファ３０ａ及びデータ出力バッファ３０ｂが含まれている。データ入力バッファ３０ａ及びデータ出力バッファ３０ｂの両方とも、−側インプリント補償モードで高インピーダンス状態となる。一方、データ入力バッファ３０ａは、＋側インピーダンス補償モードでパッド１０に印加されるハイ信号に応答してデータライン５８，６０に論理ハイの電源電圧Ｖｃｃを提供する。
【００２０】
アドレス入力バッファ１４は、アドレスパッド４からのアドレスをラッチしてカラムデコーダ１６及びローデコーダ１８へ提供する。アドレスは、ストローブ信号によるアドレスマルチプレクスの手法でカラムデコーダ１６及びローデコーダ１８へ分配される。チップエネーブルバッファ１２は、チップエネーブルパッド２のチップエネーブル信号ＣＥを装置内へ提供して活性化させる。
【００２１】
以上のようなメモリ装置において、メモリセルのインプリント発生は、ウェーハ工程完了後にデータの書込・読出を行うことにより判別可能である。例えば、メモリセルに＋側インプリントが発生している場合、データ“０”は問題なく書込めるが、その後にデータ“１”を書込むとエラーが発生する。また、−側インプリントが発生している場合は、データ“１”は問題なく書込めるが、その後にデータ“０”を書込むとエラーが発生する。このようにして読出・書込試験によりインプリント発生を把握すれば、インプリント補償回路により補償が行われる。
【００２２】
図４に＋側インプリント補償、図５に−側インプリント補償のためのタイミング図を示してある。
【００２３】
図４の＋側インプリント補償モードは、チップエネーブル信号ＣＥの活性化と共に書込エネーブル信号ＷＥを活性化させ、そして、出力エネーブル信号ＯＥを電源電圧Ｖｃｃ（内部動作電圧）より高い高電圧として出力制御パッド８に印加し（＝非活性）、且つデータパッド１０（ＤＩＯＰ）に論理ハイ電圧（Ｖｃｃレベル) を印加することにより始まる。チップエネーブル信号ＣＥの論理ロウ活性化に応答してチップエネーブルバッファ１２が、アドレス入力バッファ１４、カラムデコーダ１６、パルス発生部２０を活性化させ、そして書込エネーブル信号ＷＥの活性化でデータ入出力ブロック３０のデータ入力バッファ３０ａが活性化される。
【００２４】
これによりアドレス入力バッファ１４には、＋側にずれたヒステリシスループの補償を行うメモリセルのアドレスが入れられる。即ち、強誘電体キャパシタ３８，４２が補償対象であれば、アドレス入力バッファ１４にはキャパシタ３８，４２を指定するアドレス信号が入る。この入力されたアドレス信号に応答してカラムデコーダ１６は、カラム選択ライン５２（ＣＳＬ）にハイ電圧を出力する。これによりカラム選択トランジスタ３２，３４がオンし、データパッド１０のハイ電圧Ｖｃｃがデータライン５８，６０から、カラム選択トランジスタ３２，３４のしきい値だけ減少してカラムライン６２，６４へ提供される。そして、このときにはセンスアンプエネーブル部４６による感知制御信号ＳＡＥが活性化されてセンスアンプ４８，５０がエネーブルとされるので、カラムライン６２，６４（ＢＬ）には、完全にＶｃｃレベルのハイ電圧が増幅設定される。これに伴いカラム選択トランジスタ３２，３４はオフ状態になる。
【００２５】
ローデコーダ１８は、アドレス信号に応答して電源電圧Ｖｃｃより高い昇圧電圧の論理ハイをローライン５４（ＷＬ）へ出力している。従って、アクセストランジスタ３６，４０を通して完全なＶｃｃレベルのハイ電圧がキャパシタ３８，４２のストレージ電極３８ａ，４２ａへ提供される。
【００２６】
パルス発生部２０は、出力制御パッド８の高電圧に応答する第２補償制御部２８から制御信号２０ｂを受けて制御され、プレートライン５６（ＰＬ）にロウ電圧を出力する。これにより、強誘電体キャパシタ３８，４２のプレート電極３８ｂ，４２ｂが接地とされることになる。従って、ストレージ電極３８ａ，４２ａとプレート電極３８ｂ，４２ｂとの間に完全なＶｃｃのインプリント補償電圧が１サイクルのパルス状態で設定され、これによる補償で正常なヒステリシスループが復元される。
【００２７】
図５の−側インプリント補償モードは、チップエネーブル信号ＣＥを活性化させ、そして、書込エネーブル信号ＷＥを電源電圧Ｖｃｃより高い高電圧として書込制御パッド６に印加し（＝非活性）、且つ出力エネーブル信号ＯＥは非活性とする。これにより、書込エネーブルバッファ２２及び出力エネーブルバッファ２６がディスエーブルとされ、データ入出力ブロック３０が高インピーダンスとなり、これと共にデータパッド１０（ＤＩＯＰ）も高インピーダンスになる。
【００２８】
図４のときと同様にしてチップエネーブル信号ＣＥの活性化でアドレス入力されるが、このときには、書込制御パッド６の高電圧に応答する第１補償制御部２４から制御信号２０ａが出力され、これに応じるカラムデコーダ１６は、カラム選択ライン５２（ＣＳＬ）にロウ電圧を出力する。またローデコーダ１８は、ローアドレスをデコードしてローライン５４（ＷＬ）に電源電圧Ｖｃｃより高い昇圧電圧を印加する。
【００２９】
センスアンプエネーブル部４６は、第１補償制御部２４に従ってセンスアンプ４８，５０をディスエーブルとし、また、データ入出力ブロック３０に従いデータライン５８，６０も高インピーダンスとなり且つカラム選択トランジスタ３２，３４がオフしているので、カラムライン６２，６４（ＢＬ）はロウ電圧となる。
【００３０】
パルス発生部２０は、第１補償制御部２４に従い動作してプレートライン５６（ＰＬ）へ論理ハイのインプリント補償電圧を２サイクルのパルスで発生し、このインプリント補償パルスがプレート電極３８ｂ，４２ｂへ提供される。このとき他方のストレージ電極３８ａ，４２ａは、上述のようにカラムライン３２，３４に従いロウ状態にあるので、キャパシタ３８，４２の電極は通常とは正負逆の電圧状態となる。これによりヒステリシスループが補償され、正常なループが復元される。
【００３１】
なお、＋側インプリント補償、−側インプリント補償における補償サイクルの長さ、つまりパルス発生部２０によるプレート電極への電圧印加時間（パルス幅）やサイクル数（パルス数）、及びデータパッド１０によるストレージ電極への電圧印加時間（パルス幅）やサイクル数（パルス数）は適宜調整可能である。
【００３２】
【発明の効果】
本発明によれば、インプリント補償を実行することで、強誘電体メモリの歩留りを上げ、そして信頼性を高めることが可能である。
【図面の簡単な説明】
【図１】  正常な強誘電体キャパシタのヒステリシスループのグラフ。
【図２】インプリントを生じた強誘電体キャパシタのヒステリシスループのグラフ。
【図３】本発明によるインプリント補償回路を有する強誘電体半導体メモリ装置のブロック図。
【図４】＋側インプリント補償モードのタイミングチャート。
【図５】−側インプリント補償モードのタイミングチャート。
【符号の説明】
２  チップエネーブルパッド
４  アドレスパッド
６  書込制御パッド
８  出力制御パッド
１０  データパッド
１２  チップエネーブルバッファ
１４  アドレス入力バッファ
１６  カラムデコーダ
１８  ローデコーダ
２０  パルス発生部
２２  書込エネーブルバッファ
２４  第１補償制御部
２６  出力エネーブルバッファ
２８  第２補償制御部
３０  データ入出力ブロック
３２，３４  カラム選択トランジスタ
３６，４０  アクセストランジスタ
３８，４２  強誘電体キャパシタ
４６  センスアンプエネーブル部
４８，５０  センスアンプ
５２  カラム選択ライン
５４  ローライン（ワードライン）
５６  プレートライン
５８，６０  データライン
６２，６４  カラムライン（ビットライン）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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