(57)【特許請求の範囲】
【請求項１】
表面に、第１接続電極と第２接続電極と上記第１接続電極を取り囲む環状電極とを形成した基板と、
上記基板の表面に対向する一主面に、回路部とこの回路部を取り囲む環状電極とを設けた第１の回路素子と、
上記第１接続電極と上記回路部とを接合する突起電極と、
上記第１の回路素子の環状電極と基板の環状電極との間に設けられ、第１の回路素子と基板との間を封止するはんだ封止枠と、
上記第２接続電極にはんだ接続される第２の回路素子とを備えた混載型電子回路装置において、
上記基板の上記第２接続電極上および環状電極上にはんだ層を形成する工程と、上記はんだ層が形成された上記第２接続電極上に第２の回路素子を配置する工程と、
上記第２接続電極上のはんだ層を溶融させて第２の回路素子と第２接続電極とを接続固定すると同時に、上記環状電極上のはんだ層を溶融・固化させてはんだ封止枠を形成する工程と、
上記第１の回路素子の回路部を上記突起電極を介して第１接続電極に接合すると共に、上記はんだ封止枠を再溶融させて第１の回路素子の環状電極をはんだ封止枠に封着する工程と、を含む混載型電子回路装置の製造方法。
【請求項２】
表面に、第１接続電極と第２接続電極と上記第１接続電極を取り囲む環状電極とを形成した基板と、
上記基板の表面に対向する主面に回路部を持つ第１の回路素子と、
上記第１接続電極と上記回路部とを接合する突起電極と、
上記第２接続電極にはんだ接続される第２の回路素子と、
上記環状電極にはんだ封止枠を介して封着され、上記第１の回路素子を封止するカバー部材とを備えた混載型電子回路装置において、
上記基板の上記第２接続電極上および環状電極上にはんだ層を形成する工程と、上記はんだ層が形成された上記第２接続電極上に第２の回路素子を配置する工程と、
上記第２接続電極上のはんだ層を溶融させて第２の回路素子と第２接続電極とを接続固定すると同時に、上記環状電極上のはんだ層を溶融・固化させてはんだ封止枠を形成する工程と、
上記第１の回路素子の回路部を上記突起電極を介して第１接続電極に接合する工程と、
上記はんだ封止枠を再溶融させてカバー部材をはんだ封止枠に封着する工程と、を含む混載型電子回路装置の製造方法。
【請求項３】
上記基板の第２接続電極上および環状電極上に上記はんだ層を形成すると同時に、基板の第１接続電極上にはんだ層を形成し、
上記第２接続電極上および環状電極上のはんだ層を溶融させると同時に、第１接続電極上のはんだ層を溶融・固化させることにより、上記突起電極を形成することを特徴とする請求項１または２に記載の混載型電子回路装置の製造方法。
【請求項４】
上記はんだ層は印刷法により上記基板の第２接続電極上および環状電極上に同時に形成されたはんだペーストであることを特徴とする請求項１ないし３のいずれかに記載の混載型電子回路装置の製造方法。
【請求項５】
上記はんだ層はフラックスを含むはんだペーストよりなり、
上記第２接続電極上のはんだ層を溶融させて第２の回路素子と第２接続電極とを接続固定すると同時に、上記環状電極上のはんだ層を溶融・固化させてはんだ封止枠を形成する工程の後に、
上記第２の回路素子と第２接続電極とを接続するはんだ、およびはんだ封止枠からフラックスを除去する洗浄工程を有することを特徴とする請求項１ないし４のいずれかに記載の混載型電子回路装置の製造方法。
【請求項６】
上記基板の環状電極と上記回路素子の環状電極とが、共に直線部と角部とを有する略多角形の形状をなしており、少なくとも上記基板の環状電極の角部にアールが設けられていることを特徴とする請求項１ないし５のいずれかに記載の混載型電子回路装置の製造方法。
【請求項７】
上記角部のアールのうち、内側アールの曲率半径が上記直線部の幅の１．５倍以上であり、かつ上記アールの幅と上記直線部の幅とがほぼ等しいことを特徴とする請求項６に記載の混載型電子回路装置の製造方法。
【請求項８】
上記第１の回路素子が弾性表面波素子であることを特徴とする請求項１ないし７のいずれかに記載の混載型電子回路装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は１枚の基板上に突起電極を介して接合される第１の回路素子と、はんだ接続される第２の回路素子とを混載した混載型電子回路装置の製造方法に関するものである。
【０００２】
【従来の技術】
近年、セラミックス回路技術などが発達し、セラミック基板上に封止の必要な部品と封止の必要ない部品とを混載した混載型回路基板が要求、開発されている。例えば、弾性表面波部品は、単結晶材料などの表面に微細配線を施し、表面波を励起してフィルタ特性を取り出すものであるが、表面の微細配線は一般に酸化，腐食されやすい金属（例えばＡｌなど）が用いられているので、このような部品は基板に対して気密封止する必要がある。一方、チップコンデンサやチップ抵抗のような表面実装部品（ＳＭＤ）は封止の必要がない。
【０００３】
特開２０００−７７９７０号公報の図８には、１枚の基板上に封止の必要な部品と封止の必要ない部品とを混載した混載型回路基板が提案されている。封止の必要な回路素子（例えば弾性表面波素子）には突起電極が固定され、基板の表面には突起電極と接合される接合電極とこの接合電極を取り囲む環状電極とが形成され、この環状電極上にははんだ封止枠が形成されている。はんだ封止枠は、例えば印刷法によってはんだペーストを塗布し、はんだペーストのみをリフローソルダリングした後で洗浄し、フラックスの残渣を取り除いて形成される。そして、回路素子と基板とを対面させて突起電極を基板の接合電極に熱圧着にて接合するとともに、はんだ封止枠を再溶融させて回路素子と基板との間の空間を気密的に封止している。
また、上記基板には、回路素子を接続する接合電極および環状電極の他に、表面実装部品を実装するためのパターン電極も形成されており、このパターン電極に表面実装部品が実装されている。
【０００４】
【発明が解決しようとする課題】
上記のような混載型回路基板の場合、回路素子のはんだ封止を行う前に加熱，洗浄工程を行って封止枠を形成する工程が必要である。しかし、封止枠の形成と表面実装部品の実装とが別個に行われるので、作業を共通化できず、工程が煩雑になるという不具合があった。
なお、上記問題は、回路素子そのものを封止枠で封止した構造の混載型電子回路に限るものではなく、金属製キャップを用いてはんだ封止する場合でも、同様である。
【０００５】
そこで、本発明の目的は、はんだ封止の前処理を表面実装される部品の接続工程と同時に行うことで、工程を簡素化できる混載型電子回路装置の製造方法を提供することにある。
【０００６】
【課題を解決するための手段】
上記目的を達成するため、請求項１に係る発明は、表面に、第１接続電極と第２接続電極と上記第１接続電極を取り囲む環状電極とを形成した基板と、上記基板の表面に対向する一主面に、回路部とこの回路部を取り囲む環状電極とを設けた第１の回路素子と、上記第１接続電極と上記回路部とを接合する突起電極と、上記第１の回路素子の環状電極と基板の環状電極との間に設けられ、第１の回路素子と基板との間を封止するはんだ封止枠と、上記第２接続電極にはんだ接続される第２の回路素子とを備えた混載型電子回路装置において、上記基板の上記第２接続電極上および環状電極上にはんだ層を形成する工程と、上記はんだ層が形成された上記第２接続電極上に第２の回路素子を配置する工程と、上記第２接続電極上のはんだ層を溶融させて第２の回路素子と第２接続電極とを接続固定すると同時に、上記環状電極上のはんだ層を溶融・固化させてはんだ封止枠を形成する工程と、上記第１の回路素子の回路部を上記突起電極を介して第１接続電極に接合すると共に、上記はんだ封止枠を再溶融させて第１の回路素子の環状電極をはんだ封止枠に封着する工程と、を含む混載型電子回路装置の製造方法を提供する。
【０００７】
また、請求項２に係る発明は、表面に、第１接続電極と第２接続電極と上記第１接続電極を取り囲む環状電極とを形成した基板と、上記基板の表面に対向する主面に回路部を持つ第１の回路素子と、上記第１接続電極と上記回路部とを接合する突起電極と、上記第２接続電極にはんだ接続される第２の回路素子と、上記環状電極にはんだ封止枠を介して封着され、上記第１の回路素子を封止するカバー部材とを備えた混載型電子回路装置において、上記基板の上記第２接続電極上および環状電極上にはんだ層を形成する工程と、上記はんだ層が形成された上記第２接続電極上に第２の回路素子を配置する工程と、上記第２接続電極上のはんだ層を溶融させて第２の回路素子と第２接続電極とを接続固定すると同時に、上記環状電極上のはんだ層を溶融・固化させてはんだ封止枠を形成する工程と、上記第１の回路素子の回路部を上記突起電極を介して第１接続電極に接合する工程と、上記はんだ封止枠を再溶融させてカバー部材をはんだ封止枠に封着する工程と、を含む混載型電子回路装置の製造方法を提供する。
【０００８】
請求項１の場合、まず基板の表面の第２接続電極上および環状電極上にはんだ層を形成し、第２接続電極上に第２の回路素子を搭載する。ここで、はんだ層としては、例えばはんだペースト（クリームはんだ）を用いることができる。はんだ層が形成された第２接続電極上に第２の回路素子を搭載しても、完全な接続状態ではない。
次に、第２接続電極上のはんだ層を溶融させて第２の回路素子と第２接続電極とを電気的および機械的に接続すると同時に、環状電極上のはんだ層を溶融させてはんだ封止枠を形成する。つまり、第２の回路素子の実装と、はんだ封止枠の前処理とを同時に行う。
次に、第１の回路素子の回路部を突起電極を介して第１接続電極に接合すると共に、はんだ封止枠を再溶融させて第１の回路素子の環状電極とはんだ封止枠とを封着する。これによって、第１の回路素子が基板に対して電気的に接続され、かつはんだ封止枠によって第１の回路素子と基板との間が封止される。突起電極は、予め第１の回路素子の回路部上に形成してもよいし、基板の第１接続電極上に形成してもよい。突起電極としては、Ａｕバンプを使用してもよいし、はんだバンプを使用してもよい。接合と封着とを同時に実施する方法として、例えば熱圧着法や超音波併用熱圧着法などがある。
【０００９】
このように、第２の回路素子を第２接続電極上に搭載した後、はんだ層を溶融させることで、第２の回路素子の実装とはんだ封止枠の前処理とを同時に行うので、工程が簡素化され、混載型電子回路装置を効率よく製造できる。
特に、基板として複数個分の大きさを持つ集合基板（マザー基板）を用い、この集合基板に多数の第１回路素子と第２回路素子とを接続した後、個別の電子回路装置に分割する方法で製造する場合に、本発明方法は非常に効果が大きい。
【００１０】
請求項２は、請求項１のように第１の回路素子そのものをはんだ封止枠で封止するのではなく、カバー部材を用いて封止したものである。
この場合も、第２の回路素子を第２接続電極上に搭載した後、はんだ層を溶融させることで、第２の回路素子の実装とはんだ封止枠の前処理とを同時に行うので、工程が簡素化される。
第１の回路素子の接合工程とは別に、カバー部材の封止工程が必要になるが、第１の回路素子の全体をカバー部材で封止できるので、封止性が向上する。
【００１１】
請求項３のように、基板の第２接続電極上および環状電極上にはんだ層を形成すると同時に、基板の第１接続電極上にもはんだ層を形成し、第２接続電極上および環状電極上のはんだ層を溶融させると同時に、第１接続電極上のはんだ層を溶融・固化させることにより、突起電極を形成してもよい。
つまり、突起電極としてはんだバンプを使用する場合、はんだバンプをはんだ封止枠と同時に基板側に形成する方法である。この方法であれば、突起電極を個別に形成する必要がなく、生産性がさらに向上する。
【００１２】
請求項４のように、はんだ層は印刷法により基板の第２接続電極上および環状電極上に同時に形成されるはんだペーストとするのがよい。
印刷法によりはんだペーストを塗布すれば、所定位置に正確に塗布できるとともに、１回の処理で塗布が完了するので、製造効率がよい。
【００１３】
請求項５のように、はんだ層はフラックスを含むはんだペーストよりなり、第２接続電極上のはんだ層を溶融させて第２の回路素子と第２接続電極とを接続固定すると同時に、環状電極上のはんだ層を溶融させてはんだ封止枠を形成する工程の後に、第２の回路素子と第２接続電極とを接続するはんだ、およびはんだ封止枠からフラックスを除去する洗浄工程を設けるのがよい。
第２の回路素子と第２接続電極とを確実に接続するには、フラックスを含むはんだペーストを使用するのが有効であるが、このフラックスが第１の回路素子に付着すると、不具合を生じることがある。特に、第１の回路素子が弾性表面波素子のように酸化，腐食されやすい電極を有する素子の場合、フラックスによって信頼性の低下をもたらすため、第１の回路素子を接合する前にフラックスを除去しておく必要がある。そこで、請求項５では、第２の回路素子のはんだ接続およびはんだ封止枠の形成後に、フラックスを除去する洗浄工程を追加することで、フラックスレスで封止でき、信頼性の高い混載型電子回路装置を実現できる。
【００１４】
請求項６のように、基板の環状電極と回路素子の環状電極とが、共に直線部と角部とを有する略多角形の形状をなしており、少なくとも上記基板の環状電極の角部にアールが設けられているのが望ましい。
従来技術では、基板の環状電極上に形成されたはんだ封止枠の高さが、その表面張力により、角部（コーナー部）で高く直線部で低くなっていた。その結果、
（１）加熱・加圧してはんだ封止させる際、その高さの差のため、はんだ枠の高さが低い部位が接合されず、封止不良が発生する、
（２）封止時間が長くなり、生産コストが上昇する、といった課題があった。
そこで、請求項６のように基板の環状電極の角部にアールを設ければ、その上に形成されるはんだ封止枠の直線部と角部の高さの差が小さくなり、上記（１），（２）の課題を解決できる。なお、回路素子の環状電極については、少なくとも封止枠と接合される面積があればよく、必ずしも角部にアールを必要としない。
【００１５】
請求項７のように、上記角部のアールのうち、内側アールの曲率半径が直線部の幅の１．５倍以上であり、かつアールの幅と直線部の幅とがほぼ等しいのがよい。
環状電極の角部にアールを設けた場合に、アールの内側の曲率半径を直線部の幅の１．５倍以上とし、かつアールの幅と直線部の幅とをほぼ等しくすると、その上に形成されるはんだ封止枠の直線部の高さと角部の高さとがほぼ等しくなり、はんだ封止枠と対向する環状電極とを確実に接合させることができ、封止不良を低減できる。また、封止時間を短縮でき、生産コストを下げることができる。
【００１６】
請求項８のように、回路素子として弾性表面波素子を用いるのがよい。
すなわち、弾性表面波素子のような振動を利用した素子の場合、はんだ封止枠の内部を中空構造とすることによって、振動がダンピングされず、良好な特性を得ることができる。
【００１７】
【発明の実施の形態】
図１〜図３は、本発明にかかる混載型電子回路装置の第１の実施例を示す。
この電子回路装置は、基板１に第１の回路素子１０をフェースダウン実装するとともに、複数の第２の回路素子２０を表面実装したものである。
基板１は、アルミナなどのセラミック基板、セラミックからなる誘電体基板、多層セラミック基板、ガラス基板、結晶性の基板、ガラスエポキシ樹脂などの気密性を有する基板よりなる。この実施例の基板１は多層セラミック基板であり、その表面には第１接続電極２と第２接続電極３と第１接続電極２を取り囲む環状電極４とが形成されている。そして、第１接続電極２はビアホール９を介して中間層５ａに接続され、さらにビアホール９を介して他の中間層５ｂ，５ｃに接続され、第２接続電極３とも接続されている。また、基板１の底面には複数の外部電極６が形成され、これら外部電極６に対して上記第１接続電極２、第２接続電極３および環状電極４が適宜接続されている。なお、環状電極４はアース用の外部電極６と接続するのがよい。
【００１８】
上記環状電極４上には、はんだ封止枠７が所定高さに形成されている。はんだ封止枠７は、後述するように印刷法によってはんだペーストを基板１の環状電極４上に塗布し、はんだペーストをリフローソルダリングした後で洗浄し、フラックス残渣を取り除くことで、簡単に形成できる。但し、はんだ封止枠７の形成法は上記に限らず、ディスペンサーなどで塗布し、溶融・固化させてもよい。
【００１９】
この実施例の回路素子１０は弾性表面波素子であり、図２に示すように、水晶やＬｉＴａＯ3 、ＬｉＮｂＯ3 等からなる圧電基板１１の表面に、Ａｌ等からなる２組のＩＤＴ電極１２とＴｉ／Ｎｉ／Ａｕ等からなる４個の入出力電極１３とを形成したものである。ＩＤＴ電極１２と入出力電極１３とは相互に接続されている。また、回路素子１０の表面には、ＩＤＴ電極１２と入出力電極１３とを取り囲む環状電極１４が形成されている。入出力電極１３のそれぞれには突起電極１５が固定されている。突起電極１５としては、Ａｕ，Ａｇ，Ｐｄ，Ｃｕを主成分とする金属バンプや、はんだバンプなどを用いることができる。突起電極１５は、めっき法、ワイヤボンディング法などを用いて形成されるが、ここではワイヤボンディング法によりＡｕバンプを形成した。突起電極１５の高さは、はんだ封止枠７の高さより高くするのが望ましい。
【００２０】
上記基板１の接合電極２と回路素子１０の入出力電極１３とが対応する位置に形成され、かつ基板１の環状電極４と回路素子１０の環状電極１４とが対応する位置に形成されている。
この実施例の環状電極４，１４は、図２に示すように、共に直線部４ａ，１４ａと角部４ｂ，１４ｂとを有する略四角形状をなしており、角部にアールが設けられている。図２には基板１の環状電極４については示されていないが、基板１の環状電極４も回路素子１０の環状電極１４と同一形状に形成されている。また、環状電極４の上に形成されるはんだ封止枠７も環状電極４と同様の形状に形成されている。
【００２１】
図３は基板１の環状電極４の一部を示す。環状電極４の直線部４ａの幅をｄ、角部４ｂのアールの幅をＤ、角部４ｂのアールのうち内側の曲率半径をＲｉとすると、Ｒｉを直線部４ａの幅ｄの１．５倍以上とし、かつアールの幅Ｄと直線部４ａの幅ｄとをほぼ等しく設定するのが望ましい。すなわち、
Ｒｉ≧１．５ｄ
ｄ≒Ｄ
ここでは、ｄ＝０．２ｍｍ、Ｄ＝０．２ｍｍ、Ｒｉ＝０．３ｍｍとした。
なお、回路素子１０の環状電極１４も基板１の環状電極４と同一寸法に設定するのがよい。
上記のような寸法設定とすると、環状電極４上に形成されるはんだ封止枠７の直線部と角部の高さの差が小さくなる。すなわち、はんだ高さが均一になり、はんだ封止枠７と環状電極１４との封止性が良好になる。
【００２２】
図４は、環状電極４のアールの内側の曲率半径Ｒｉと、はんだ封止枠７の直線部と角部との高さの差との関係を表したものである。
図から明らかなように、曲率半径Ｒｉを大きくしていくと、はんだ封止枠７の直線部と角部との高さの差が次第に小さくなっていくことがわかる。
特に、曲率半径Ｒｉ（＝０．３ｍｍ）を直線部４ａの幅ｄ（＝０．２ｍｍ）の１．５倍とすることで、はんだ封止枠７の直線部と角部との高さの差を３μｍ以下とすることができた。その結果、はんだ封止枠７の高さが均一化され、はんだ封止を確実にかつ短時間で実施することができる。
【００２３】
【表１】
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表１は、環状電極４のアールの内側の曲率半径Ｒｉと、封止時間および封止良品率との関係を示したものである。
曲率半径Ｒｉを大きくすることで、封止枠７の高さバラツキを小さくでき、ひいては封止枠７と電極１４とを全周で確実に接触させることが可能となり、封止不良を低減できた。また、封止時間も短縮できることから、生産性を向上させることができる。
【００２４】
なお、基板１の環状電極４、第２接続電極３、第１の回路素子１０の環状電極１４には、Ｎｉ層の上にＡｕ層を積層した２層構造のものなどを用いるのがよい。Ｎｉははんだ食われを防止するためであり、はんだ食われを防止できる金属であれば、Ｐｔ，Ｐｄ，Ｃｕ等でもよい。Ａｕははんだ濡れ性を確保するためであり、Ａｇ，Ｓｎ，Ｐｔ，Ｃｕなどの濡れ性が確保できる金属であればよい。また、形成方法としては、電解または無電解のメッキ法が一般的であるが、これに限るものではない。
【００２５】
第２の回路素子２０は、例えばチップコンデンサ、チップ抵抗、チップインダクタ、半導体ＩＣなどの表面実装部品であり、基板１に形成されたパターン状の第２接続電極３にはんだ２１によって接続固定されている。
【００２６】
次に、上記基板１に対して第１の回路素子１０と第２の回路素子２０を実装する方法について、図５を参照して説明する。
まず図５の（ａ）のように、基板１の第２接続電極３および環状電極４上に、はんだペースト（クリームはんだ）Ｂをパターン状に印刷する。はんだペーストの材料としては、例えばＳｎ系はんだ、Ｐｂ系はんだ、Ｐｂフリーはんだ等を使用できる。なお、Ａ1 はスクリーン、Ａ2 はスキージである。
次に、図５の（ｂ）のように、はんだペーストＢが塗布された第２接続電極３上に第２の回路素子２０をマウンタＣを用いてマウントする。
次に、図５の（ｃ）のように、第２の回路素子２０がマウントされた基板１を加熱し、第２接続電極３上のはんだペーストＢを溶融させて第２の回路素子２０と第２接続電極３とを接続固定する。これと同時に、環状電極４上のはんだペーストＢを溶融・固化させてはんだ封止枠７を形成する。具体的には、リフロー炉に投入してリフローソルダリングした後、洗浄してはんだに含まれるフラックス残渣を取り除くのがよい。こうして第２回路素子２０が実装され、かつはんだ封止枠７が形成された基板１ができあがる。
次に、図５の（ｄ）のように、封止枠７を形成した基板１に対して、突起電極１５を形成した第１の回路素子１０を熱圧着ツールＤを用いて熱圧着する。すなわち、基板１をその部品搭載面を上側にむけて図示しないステージの上に載せ、熱圧着ツールＤで第１の回路素子１０の背面を吸着し、突起電極１５を設けた面を基板１の上面に対向させ、位置決めした上で押し当てる。ここで、熱圧着ツールＤを例えば２５０℃〜４００℃に加熱し、圧力を加えて押しつけると、突起電極１５の一部が押しつぶされ、基板１の第１接続電極２と拡散接合される。これと同時に、基板１の環状電極４上のはんだ封止枠７が再溶融され、溶融した封止枠７が第１の回路素子１０の環状電極１４に濡れ広がり、基板１と回路素子１０との間の空間が封止される。
なお、はんだ封止枠７の再溶融時に、はんだのフラックス成分は既に洗浄されて除去されているので、フラックスレスで封止することができる。そのため、回路素子１０が弾性表面波素子のような酸化，腐食しやすい電極１２を有する素子であっても、信頼性低下を防止できる。
また、熱圧着ツールＤで第１回路素子１０のみを加熱するので、付近に実装された第２回路素子２０には熱が殆ど伝わらず、はんだ２１を溶融させることがない。そのため、実装済みの第２回路素子２０が位置ずれを起こしたり、接続不良を起こす恐れがない。
このようにして、第１の回路素子１０と第２の回路素子２０とが混載された電子回路装置が得られる（図１参照）。
【００２７】
図５では、１枚の基板１に１個の第１回路素子１０と複数の第２回路素子２０とを混載して電子回路装置を製造する例を示したが、生産性を高めるため、基板１として例えば数十〜数百個分の大きさを持つ集合基板を使用してもよい。この場合には、複数の第１回路素子１０と第２回路素子２０とを実装した後、集合基板をダイシングまたはブレイクして、電子回路装置を効率よく製造することができる。
【００２８】
上記実施例では、はんだ封止枠７を形成するためのはんだペーストと、第２の回路素子２０を実装するためのはんだペーストとを同一材料で構成したが、異なるはんだ材料で構成することもできる。ただし、この場合には、はんだ封止枠のためのはんだ層を印刷する工程と、第２の回路素子接続用のはんだ層を印刷する工程とを別に行う必要がある。
また、突起電極１５を第１の回路素子１０側に形成したが、基板１の第１接続電極２上に形成してもよい。
【００２９】
図６は本発明にかかる第２実施例の製造方法を示す。
この実施例は、はんだ封止枠７とはんだ突起電極１５とを基板１に同時に形成するものである。
図６の（ａ）では、基板１の第１接続電極２、第２接続電極３および環状電極４上に、はんだペースト（クリームはんだ）Ｂをパターン状に印刷する。つまり、図５とは異なり、第１接続電極２上にもはんだ層が形成される。
次に、図６の（ｂ）のように、はんだペーストＢが塗布された第２接続電極３上に第２の回路素子２０をマウンタＣを用いてマウントする。
次に、図６の（ｃ）のように、第２の回路素子２０がマウントされた基板１を加熱し、第２接続電極３上のはんだペーストＢを溶融させて第２の回路素子２０と第２接続電極３とをはんだ２１で接続固定する。これと同時に、第１接続電極２上および環状電極４上のはんだペーストＢを溶融・固化させて、突起電極１５とはんだ封止枠７とを形成する。この後、洗浄してはんだに含まれるフラックス残渣を取り除くのがよい。
次に、図６の（ｄ）のように、突起電極１５と封止枠７とを形成した基板１に対して、第１の回路素子１０を熱圧着ツールＤを用いて熱圧着する。この時、突起電極１５と封止枠７とがともに同一のはんだで形成されているので、熱圧着ツールＤで強く押圧する必要はなく、熱によって突起電極１５と封止枠７とが容易に再溶融し、溶融した突起電極１５と封止枠７とがそれぞれ第１の回路素子１０の入出力電極１３と環状電極１４とに濡れ広がる。そのため、基板１の第１接続電極２と回路素子１０の入出力電極１３とが接続されるとともに、基板１と回路素子１０との間の空間が封止される。なお、突起電極１５と封止枠７の再溶融時に、はんだのフラックス成分は既に洗浄されて除去されているので、回路素子１０が弾性表面波素子のような酸化，腐食しやすい電極１２を有する素子であっても、問題がない。
【００３０】
上記のように、封止枠７と突起電極１５のはんだ層を、第２の回路素子２０の接続用はんだ層と同時に印刷し、しかもそれらはんだ層の溶融・固化によって封止枠７と突起電極１５とを形成すると同時に、第２の回路素子２０を接続固定するようにしたので、工程数を削減でき、大幅なコスト削減を実現できる。
【００３１】
図７，図８は本発明にかかる第３実施例を示し、第１実施例（図１，図３）と同一部分には同一符号を付して重複説明を省略する。
この実施例の混載型電子回路装置は、第１回路素子１０そのものをはんだ封止枠７を用いて封止するのではなく、断面凹型のキャップ３０を用いて封止したものである。したがって、第１回路素子１０には環状電極１４が設けられていない。図８において、（ａ）〜（ｃ）の工程は図５の（ａ）〜（ｃ）と同様である。図８の（ｄ）では、第１回路素子１０の突起電極１５を熱圧着ツールＤによって基板１の第１接続電極２に当接させ、熱圧着ツールＤを例えば２５０℃〜４００℃に加熱し、圧力を加えて押しつけることで、突起電極１５の一部を押しつぶし、基板１の第１接続電極２と拡散接合する。
次に、（ｅ）のように同じく熱圧着ツールＤによってキャップ３０の開口部を封止枠７に押し付け、加熱しながら圧力を加えて押しつけることで、封止枠７を再溶融させ、キャップ３０と基板１とを接合・封止する。
なお、キャップ３０としては、はんだとの馴染みのよい表面処理、例えばＡｕめっき、Ａｇめっき、Ｓｎめっき、Ｎｉめっきなどを施した金属キャップが望ましいが、セラミック製キャップの開口部にメタライズ（焼き付け、スパッタ、蒸着など）したものでもよい。
【００３２】
図９は本発明にかかる第４実施例を示す。
この例は、第３実施例における凹型のキャップに代えて平板状の金属カバー４０を用いたものである。また、基板１にキャビティ８が形成され、このキャビティ８の底面に第１接続電極２が形成されている。そして、第１回路基板１０はキャビティ８に収容され、かつ第１回路基板１０の入出力電極１３に固定された突起電極１５が第１接続電極２に接合されている。環状電極４は、キャビティ８を取り囲む基板１の表面に形成され、カバー４０の外周部内面がはんだ封止枠７を介して環状電極４に封着されている。
第３実施例と同様に、第１回路素子１０には突起電極１５が設けられているが、環状電極１４は設けられていない。カバー４０は平板状に限らないが、平板状カバー４０を使用する場合には、キャビティ８の深さを、第１回路素子１０の厚みと突起電極１５の高さとの和より深くする必要がある。
この実施例では、カバー４０が基板１の上方に大きく突出しないので、全体として薄型の混載型電子回路装置を実現できる。
【００３３】
本発明は上記実施例に限定されるものではない。
第１の回路素子は弾性表面波素子に限るものではなく、高周波デバイス、半導体チップなど他の回路素子であってもよい。第１実施例の場合には、第１の回路素子は一主面にのみ回路部を持ち、他主面に回路部を持たない素子とする必要があるが、第３、第４実施例のようにキャップ３０やカバー４０を用いて封止する構造の電子回路装置の場合には、素子全体がカバー部材で覆われるので、両主面や側面に回路部を持つ素子であってもよい。
また、第１の回路素子を２つ以上備えた混載型電子回路装置にも本発明を適用できることは言うまでもない。
【００３４】
【発明の効果】
以上の説明で明らかなように、請求項１に係る発明によれば、第２の回路素子を第２接続電極上に搭載した後、はんだ層を溶融させることで、第２の回路素子の実装と第１の回路素子の封止用はんだ封止枠の前処理とを同時に行うので、工程が簡素化され、混載型電子回路装置を効率よく製造できる。
また、請求項２では、カバー部材を用いて第１の回路素子を封止するものであり、この場合も、第２の回路素子を第２接続電極上に搭載した後、はんだ層を溶融させることで、第２の回路素子の実装とはんだ封止枠の前処理とを同時に行うので、工程が簡素化される。
【図面の簡単な説明】
【図１】本発明にかかる混載型電子回路装置の第１実施例の断面図である。
【図２】図１に示す混載型電子回路装置に使用される第１回路素子と基板部分の分解斜視図である。
【図３】図１に示す混載型電子回路装置の基板に形成された環状電極の部分拡大図である。
【図４】環状電極のアールの内側の曲率半径Ｒｉと、はんだ封止枠の直線部と角部との高さの差との関係を表した図である。
【図５】図１に示す混載型電子回路装置の製造工程図である。
【図６】混載型電子回路装置の第２実施例の製造工程図である。
【図７】本発明にかかる混載型電子回路装置の第３実施例の断面図である。
【図８】図７に示す混載型電子回路装置の製造工程図である。
【図９】本発明にかかる混載型電子回路装置の第４実施例の断面図である。
【符号の説明】
１        基板
２        第１接合電極
３        第２接合電極
４        環状電極
７        はんだ封止枠
１０      第１回路素子
１２      ＩＤＴ電極（回路部）
１３      入出力電極（回路部）
１４      環状電極
１５      突起電極
２０      第２回路素子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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