(57)【特許請求の範囲】
【請求項１】
高電位側直流母線と低電位側直流母線との間に、直列に接続された第１〜第４の４個の半導体パワーモジュールを有して３レベルインバータ装置を構成する電力変換装置において、
上記各半導体パワーモジュールが、制御電極に入力される駆動制御信号に応答して１対の主電極の間を導通または遮断し、フライホイールダイオードが逆並列に接続されたスイッチング半導体素子と、外部から入力される入力制御信号に応答して上記駆動制御信号を出力する制御回路と、上記スイッチング半導体素子または上記制御回路における異常を検出する異常検出手段とを備えると共に、外部から入力される入力設定信号により設定される第１、第２の２種の動作モードを有し、上記第１のモードでは、上記異常検出手段による異常検出時に、外部に異常検出信号を出力すると共に、上記入力制御信号に係わらず上記駆動制御信号を”Ｌ”として上記スイッチング半導体素子を遮断し、異常が検出されない時（以下、正常時と称す）に、上記入力制御信号に応じた上記駆動制御信号により上記スイッチング半導体素子を導通／遮断し、上記第２のモードでは、常に上記入力制御信号に応じた上記駆動制御信号により上記スイッチング半導体素子を導通／遮断し、上記異常検出手段による異常検出時に、外部に異常検出信号を出力するものであり、
上記第１〜第４の各半導体パワーモジュールに対し上記入力制御信号と上記入力設定信号とを出力する制御手段を備えたことを特徴とする電力変換装置。
【請求項２】
上記各半導体パワーモジュール内の異常検出手段は、スイッチング半導体素子における主電極の間を流れる過電流を検出する過電流検出手段、上記スイッチング半導体素子の過温度を検出する過熱検出手段、上記スイッチング半導体素子の短絡電流を検出する短絡電流検出手段、あるいは制御回路に供給される電源電圧が所定値よりも低下したことを検出する制御電源電圧低下検出手段のいずれかまたはこれらの組み合わせで構成されることを特徴とする請求項１記載の電力変換装置。
【請求項３】
制御手段から第１〜第４の各半導体パワーモジュールに対し出力される入力設定信号により、上記第１および第４の半導体パワーモジュールについては常に第１のモードに、上記第２の半導体パワーモジュールについては、上記第１の半導体パワーモジュールが遮断時は第１のモード、導通時は第２のモードに、上記第３の半導体パワーモジュールについては、上記第４の半導体パワーモジュールが遮断時は第１のモード、導通時は第２のモードに、設定して、上記第２の半導体パワーモジュールが遮断時は、常に上記第１の半導体パワーモジュールも遮断し、上記第３の半導体パワーモジュールが遮断時は、常に上記第４の半導体パワーモジュールも遮断することを特徴とする請求項１または２記載の電力変換装置。
【請求項４】
第１の半導体パワーモジュールに入力される第１の入力制御信号と上記第１の半導体パワーモジュールから出力される第１の異常検出信号とを受信し、これらの信号に応じて第２の半導体パワーモジュールへの第２の入力設定信号を送信する第１の送信手段と、第２の半導体パワーモジュールから出力される第２の異常検出信号を受信して第１の半導体パワーモジュールへの第１の入力制御信号を送信する第２の送信手段と、第４の半導体パワーモジュールに入力される第４の入力制御信号と上記第４の半導体パワーモジュールから出力される第４の異常検出信号とを受信し、これらの信号に応じて第３の半導体パワーモジュールへの第３の入力設定信号を送信する第３の送信手段と、第３の半導体パワーモジュールから出力される第３の異常検出信号を受信して第４の半導体パワーモジュールへの第４の入力制御信号を送信する第４の送信手段とを、制御手段に備えたことを特徴とする請求項３記載の電力変換装置。
【請求項５】
第１の半導体パワーモジュールが正常時であって、第１の入力制御信号がオン（半導体パワーモジュールを導通するための信号状態）のとき、第１の送信手段は、第２のモードを設定する第２の入力設定信号を第２の半導体パワーモジュールに送信し、第２のモードに設定された該第２の半導体パワーモジュールが第２の異常検出信号を出力したとき、第２の送信手段が、上記第１の半導体パワーモジュールに送信する上記第１の入力制御信号をオフ（半導体パワーモジュールを遮断するための信号状態）とする第１の手順と、この第１の入力制御信号を受信した上記第１の送信手段が、第１のモードを設定する第２の入力設定信号を上記第２の半導体パワーモジュールに送信する第２の手順とにより、異常検出された上記第２の半導体パワーモジュールは、上記第１の半導体パワーモジュールが遮断された後、第１のモードに設定されて遮断され、
第４の半導体パワーモジュールが正常時であって、第４の入力制御信号がオンのとき、第３の送信手段は、第２のモードを設定する第３の入力設定信号を第３の半導体パワーモジュールに送信し、第２のモードに設定された該第３の半導体パワーモジュールが第３の異常検出信号を出力したとき、第４の送信手段が、上記第４の半導体パワーモジュールに送信する上記第４の入力制御信号をオフとする第３の手順と、この第４の入力制御信号を受信した上記第３の送信手段が、第１のモードを設定する第３の入力設定信号を上記第３の半導体パワーモジュールに送信する第４の手順とにより、異常検出された上記第３の半導体パワーモジュールは、上記第４の半導体パワーモジュールが遮断された後、第１のモードに設定されて遮断されることを特徴とする請求項４記載の電力変換装置。
【請求項６】
第１の送信手段および第３の送信手段に遅延回路を設けたことを特徴とする請求項５記載の電力変換装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明はスイッチング半導体素子とそれを制御する制御回路とを同一のパッケージに収納した半導体パワーモジュールを備えた３レベルインバータ装置に関するものである。
【０００２】
【従来の技術】
半導体パワーモジュールはスイッチング半導体素子とそれを制御する制御回路とを同一のパッケージに収納したもので、インバータ装置あるいは無停電電源装置などの電力変換装置に主として用いられるものである。
図５は、例えば電子技術１９９３−８、４４頁に記載された従来の半導体パワーモジュール（インテリジェントパワーモジュール＝以下、ＩＰＭと称す）を示す構成図である。図５において、１はＩＰＭ、２はＩＰＭ１の主回路部、３は主回路を構成するＩＧＢＴ、４は主回路を構成するフライホイールダイオード、５はＩＰＭ１のコレクタ端子、６はＩＰＭ１のエミッタ端子、７はＩＧＢＴ３のコレクタ端子５からエミッタ端子６に流れる電流を検知するために設けられたセンスエミッタに接続され、センスエミッタを流れる電流を電圧に変換するための抵抗、８はゲート信号ＣＩを受けＩＧＢＴ３をオンないしオフするための駆動回路、９はＩＧＢＴ３を保護するための保護回路で、この保護回路として、ＩＧＢＴ３の過電流を検知しＩＧＢＴ３をオフする過電流保護回路１０、ＩＧＢＴ３の短絡電流を検知しＩＧＢＴ３をオフする短絡電流保護回路１１、駆動回路８の電源電圧が所定の電圧以下になるとＩＧＢＴ３をオフする制御電源電圧低下保護回路１２、およびＩＧＢＴ３やフライホイールダイオード４の過熱を検知しＩＧＴＢ３をオフする過熱保護回路１３がある。１４はそれらの保護機能が働いたとき、ＩＰＭ１の外部へエラー信号ＦＯを出力するエラー出力回路である。
【０００３】
このように構成される従来のＩＰＭ１の動作について以下に説明する。
ゲート信号ＣＩとしてオン信号が入力されると駆動回路８によりＩＧＢＴ３のゲートをオンしＩＧＢＴ３はオンする。たとえば、このオン状態のときに、コレクタ端子５からＩＧＢＴ３を介しエミッタ端子６に流れる電流が過電流保護回路１０に設定された所定の電流値を超えた場合、過電流保護回路１０は過電流を検知し保護信号ＯＣを出力する。この保護信号ＯＣは駆動回路８に入力され駆動回路８はＩＧＢＴ３のゲートをオフし、ＩＧＢＴ３はオフされる。
同様に、短絡保護回路１１、制御電源電圧低下保護回路１２および過熱保護回路１３のそれぞれが予め設定された基準を超えた異常を検知すると、それぞれの保護信号ＳＣ、ＵＶ、ＯＴは駆動回路８に入力されＩＧＢＴ３はオフされる。
【０００４】
図６はこのＩＰＭ１を３レベルインバータ１８に応用した例で、１相分の回路構成を示す図である。図６に示すように、高電位側電源端子Ｐと低電位側電源端子Ｎとの間に、直列に４段のＩＰＭ（Ｕ１、Ｕ２、Ｕ３、Ｕ４）が接続されている。また、１９、２０は高電位側電源端子Ｐと低電位側電源端子Ｎとの間に直列に接続され、互いに等しい容量を持ち、それぞれ直流電圧Ｅが充電されているコンデンサ、２１、２２はクランプダイオードで、２つのＩＰＭ（Ｕ１、Ｕ２）の間の接続部と中間電位点Ｃとの間、および２つのＩＰＭ（Ｕ３、Ｕ４）の間の接続部と中間電位点Ｃとの間にそれぞれ接続されている。２３はこの３レベルインバータ１８の出力端子である。
【０００５】
正常動作において、３レベルインバータ１８は３種の動作モードを順に反復する。まず、２つのＩＰＭ（Ｕ１、Ｕ２）がオンし、他のＩＰＭ（Ｕ３、Ｕ４）がオフする。続いて、２つのＩＰＭ（Ｕ２、Ｕ３）がオンし、他のＩＰＭ（Ｕ１、Ｕ４）がオフする。さらに続いて、２つのＩＰＭ（Ｕ３、Ｕ４）がオンし、他のＩＰＭ（Ｕ１、Ｕ２）がオフする。各ＩＰＭ（Ｕ１〜Ｕ４）がこのように動作する結果、出力端子２３の中間電位点Ｃを基準とした電圧は、Ｅ、０、−Ｅの順に変化し、３レベルインバータ１８は３レベルの電圧を出力する。いずれのモードにおいても、２つのＩＰＭ１がオフされ、各ＩＰＭ（Ｕ１〜Ｕ４）に印加されるコレクタ電圧はそれぞれＥとなる。
このように、３レベルインバータ１８ではその回路を構成する各ＩＰＭ（Ｕ１〜Ｕ４）の動作電圧は、高電位側直流母線と低電位側直流母線との間の電圧（以下、直流母線電圧と称す）の１／２でよく、一般に、使用されるＩＰＭの耐圧よりも高い端子間電圧を取り扱うことができる。
【０００６】
【発明が解決しようとする課題】
次に、上記のように構成される従来の３レベルインバータ１８における異常時の動作について図７に基づいて説明する。
図７に示すように、誘導負荷Ｌが例えば出力端子２３と低電位側直流母線との間に接続されている。
図７（ａ）に示すように、２つのＩＰＭ（Ｕ１、Ｕ２）がオンし、他のＩＰＭ（Ｕ３、Ｕ４）がオフする場合、コンデンサ１９のＰ端子からＩＰＭ（Ｕ１、Ｕ２）のＩＧＢＴ３、負荷Ｌを介して、コンデンサ２０のＮ端子へ負荷電流が流れている。たとえば、負荷回路の異常でこの負荷電流が増大し、ＩＰＭ（Ｕ１）よりも先にＩＰＭ（Ｕ２）が過電流保護回路９により過電流を検知し、ＩＰＭ（Ｕ２）がオフした場合、図７（ｂ）に示すように負荷Ｌの電流はＩＰＭ（Ｕ３、Ｕ４）のフライホイールダイオード４を介して還流する。このとき、ＩＰＭ（Ｕ１）はまだオンしているので、ＩＰＭ（Ｕ２）にはコンデンサ１９のＰ端子からコンデンサ２０のＮ端子までの全電圧（直流母線電圧＝２Ｅ）が印加されることになる。
【０００７】
従来の半導体パワーモジュールは以上のように構成されているため、３レベルインバータ１８を構成する各ＩＰＭ１の耐電圧を、保護動作が働いた場合のために、直流母線電圧以上とする必要があった。このため、本来の３レベルインバータの利点である低い耐圧の半導体素子を使用できずコストが増大すると共に、高耐圧の半導体素子を用いるため、オン電圧が大きく、装置の損失が大きくなるという問題点があった。
【０００８】
この発明は、上記のような問題点を解消するために成されたものであって、各半導体パワーモジュールが異常を検出すると遮断する保護機能を備えた３レベルインバータにおいて、耐電圧の低い半導体パワーモジュールを適用可能にすることを目的とし、さらにそのような半導体パワーモジュールおよび３レベルインバータの構造を提供することを目的とする。
【０００９】
【課題を解決するための手段】
この発明に係る請求項１記載の電力変換装置は、高電位側直流母線と低電位側直流母線との間に、直列に接続された第１〜第４の４個の半導体パワーモジュールを有して３レベルインバータ装置を構成する。上記各半導体パワーモジュールは、制御電極に入力される駆動制御信号に応答して１対の主電極の間を導通または遮断し、フライホイールダイオードが逆並列に接続されたスイッチング半導体素子と、外部から入力される入力制御信号に応答して上記駆動制御信号を出力する制御回路と、上記スイッチング半導体素子または上記制御回路における異常を検出する異常検出手段とを備えると共に、外部から入力される入力設定信号により設定される第１、第２の２種の動作モードを有し、上記第１のモードでは、上記異常検出手段による異常検出時に、外部に異常検出信号を出力すると共に、上記入力制御信号に係わらず上記駆動制御信号を”Ｌ”として上記スイッチング半導体素子を遮断し、異常が検出されない時（以下、正常時と称す）に、上記入力制御信号に応じた上記駆動制御信号により上記スイッチング半導体素子を導通／遮断し、上記第２のモードでは、常に上記入力制御信号に応じた上記駆動制御信号により上記スイッチング半導体素子を導通／遮断し、上記異常検出手段による異常検出時に、外部に異常検出信号を出力するものである。そして、上記第１〜第４の各半導体パワーモジュールに対し上記入力制御信号と上記入力設定信号とを出力する制御手段を備えるものである。
【００１０】
またこの発明に係る請求項２記載の電力変換装置は、請求項１において、各半導体パワーモジュール内の異常検出手段は、スイッチング半導体素子における主電極の間を流れる過電流を検出する過電流検出手段、上記スイッチング半導体素子の過温度を検出する過熱検出手段、上記スイッチング半導体素子の短絡電流を検出する短絡電流検出手段、あるいは制御回路に供給される電源電圧が所定値よりも低下したことを検出する制御電源電圧低下検出手段のいずれかまたはこれらの組み合わせで構成されるものである。
【００１１】
またこの発明に係る請求項３記載の電力変換装置は、請求項１または２において、制御手段から第１〜第４の各半導体パワーモジュールに対し出力される入力設定信号により、上記第１および第４の半導体パワーモジュールについては常に第１のモードに、上記第２の半導体パワーモジュールについては、上記第１の半導体パワーモジュールが遮断時は第１のモード、導通時は第２のモードに、上記第３の半導体パワーモジュールについては、上記第４の半導体パワーモジュールが遮断時は第１のモード、導通時は第２のモードに、設定して、上記第２の半導体パワーモジュールが遮断時は、常に上記第１の半導体パワーモジュールも遮断し、上記第３の半導体パワーモジュールが遮断時は、常に上記第４の半導体パワーモジュールも遮断するものである。
【００１２】
またこの発明に係る請求項４記載の電力変換装置は、請求項３において、第１の半導体パワーモジュールに入力される第１の入力制御信号と上記第１の半導体パワーモジュールから出力される第１の異常検出信号とを受信し、これらの信号に応じて第２の半導体パワーモジュールへの第２の入力設定信号を送信する第１の送信手段と、第２の半導体パワーモジュールから出力される第２の異常検出信号を受信して第１の半導体パワーモジュールへの第１の入力制御信号を送信する第２の送信手段と、第４の半導体パワーモジュールに入力される第４の入力制御信号と上記第４の半導体パワーモジュールから出力される第４の異常検出信号とを受信し、これらの信号に応じて第３の半導体パワーモジュールへの第３の入力設定信号を送信する第３の送信手段と、第３の半導体パワーモジュールから出力される第３の異常検出信号を受信して第４の半導体パワーモジュールへの第４の入力制御信号を送信する第４の送信手段とを、制御手段に備えたものである。
【００１３】
またこの発明に係る請求項５記載の電力変換装置は、請求項４において、第１の半導体パワーモジュールが正常時であって、第１の入力制御信号がオンのとき、第１の送信手段は、第２のモードを設定する第２の入力設定信号を第２の半導体パワーモジュールに送信し、第２のモードに設定された該第２の半導体パワーモジュールが第２の異常検出信号を出力したとき、第２の送信手段が、上記第１の半導体パワーモジュールに送信する上記第１の入力制御信号をオフとする第１の手順と、この第１の入力制御信号を受信した上記第１の送信手段が、第１のモードを設定する第２の入力設定信号を上記第２の半導体パワーモジュールに送信する第２の手順とにより、異常検出された上記第２の半導体パワーモジュールは、上記第１の半導体パワーモジュールが遮断された後、第１のモードに設定されて遮断され、第４の半導体パワーモジュールが正常時であって、第４の入力制御信号がオンのとき、第３の送信手段は、第２のモードを設定する第３の入力設定信号を第３の半導体パワーモジュールに送信し、第２のモードに設定された該第３の半導体パワーモジュールが第３の異常検出信号を出力したとき、第４の送信手段が、上記第４の半導体パワーモジュールに送信する上記第４の入力制御信号をオフとする第３の手順と、この第４の入力制御信号を受信した上記第３の送信手段が、第１のモードを設定する第３の入力設定信号を上記第３の半導体パワーモジュールに送信する第４の手順とにより、異常検出された上記第３の半導体パワーモジュールは、上記第４の半導体パワーモジュールが遮断された後、第１のモードに設定されて遮断されるものである。
【００１４】
またこの発明に係る請求項６記載の電力変換装置は、請求項５において、第１の送信手段および第３の送信手段に遅延回路を設けたものである。
【００１５】
【発明の実施の形態】
実施の形態１．
以下、この発明の実施の形態について図を用いて説明する。
図１は、この発明の実施の形態１による半導体パワーモジュールを示す構成図である。図１において、３１は半導体パワーモジュールとしてのＩＰＭ、３２はＩＰＭ３１の主回路部、３３は主回路を構成するスイッチング半導体素子としてのＩＧＢＴ、３４は主回路を構成し、ＩＧＢＴ３３に逆並列に接続されたフライホイールダイオード、３５はＩＰＭ３１のコレクタ端子、３６はＩＰＭ３１のエミッタ端子、３７はＩＧＢＴ３３のコレクタ端子３５からエミッタ端子３６に流れる電流を検知するために設けられたセンスエミッタに接続され、センスエミッタを流れる電流を電圧に変換するための抵抗である。また、３８は入力制御信号としてのゲート信号ＣＩを外部から受信し、ＩＧＢＴ３３をオンないしオフするための駆動制御信号としてのゲート駆動信号ＧＰ３９を出力するための制御回路としての駆動回路、４０は駆動回路３８内のゲート信号選択回路である。
【００１６】
さらにまた、４１はＩＧＢＴ３３に所定の電流以上の過電流が流れた場合にＯＣ信号を出力する過電流検出回路、４２はＩＧＢＴ３３に短絡電流が流れた場合にＳＣ信号を出力する短絡電流検出回路、４３は駆動回路３８の電源電圧が所定の電圧以下になるとＵＶ信号を出力する制御電源電圧低下保護回路、４４はＩＧＢＴ３３やフライホイールダイオード３４の過熱を検知してＯＴ信号を出力する過熱検出回路、４５はＯＣ信号、ＳＣ信号、ＵＶ信号、ＯＴ信号のいずれかの信号を受信したときにＩＰＭ３１の外部に異常検出信号としてのエラー信号ＦＯを出力するエラー信号出力回路、４６は外部から入力される入力設定信号としての保護モード設定信号ＳＴとエラー信号ＦＯを受信してゲート信号ＣＩを選択させる信号をゲート信号選択回路４０へ送出する保護モード選択回路で、これら４１〜４６により異常検出手段としての異常検出回路４７が構成される。
【００１７】
このように構成されるＩＰＭ３１の動作について以下に説明する。
各異常検出回路４１〜４６によりいずれの異常も検出されていない正常状態では、エラー出力回路４５は“Ｌ”を出力し、これにより保護モード選択回路４６は“Ｈ”を出力し、ゲート信号選択回路４０から出力されるゲート駆動信号ＧＰは、ゲート信号ＣＩが“Ｌ”であれば“Ｌ”、“Ｈ”であれば“Ｈ”となり、ＩＧＢＴ３３はその信号にしたがってオン／オフする。
例えば、外部から入力される保護モード設定信号ＳＴが“Ｈ”の状態であり、いずれかの異常が検出された場合、エラー信号出力回路４５は“Ｈ”を出力し、外部へエラー信号ＦＯを出力する。またこれにより保護モード選択回路４６は“Ｌ”を出力し、ゲート信号選択回路４０から出力されるゲート駆動信号ＧＰは、ゲート信号ＣＩの状態に関係なく“Ｌ”となり、ＩＧＢＴ３３はオフされる。
例えば、外部から入力される保護モード設定信号ＳＴが“Ｌ”の状態であり、いずれかの異常が検出された場合、エラー信号出力回路４５は“Ｈ”を出力し、外部へエラー信号ＦＯを出力するが、保護モード選択回路４６は“Ｈ”を出力し、ゲート信号選択回路４０から出力されるゲート駆動信号ＧＰは、ゲート信号ＣＩが“Ｌ”であれば“Ｌ”、“Ｈ”であれば“Ｈ”となり、異常を検出しながらでも、ＩＧＢＴ３３はゲート信号ＣＩに応じてオン／オフ制御できる状態となる。
【００１８】
即ち、外部から入力される保護モード設定信号ＳＴにより、ＩＰＭ３１は２種の動作モードが設定され、保護モード設定信号ＳＴが“Ｈ”である第１のモードでは、いずれかの異常検出回路４１〜４４による異常検出時に、外部にエラー信号ＦＯを出力すると共に、ゲート信号ＣＩに係わらずゲート駆動信号ＧＰを”Ｌ”としてＩＧＢＴ３３を強制的にオフする。また、保護モード設定信号ＳＴが“Ｌ”である第２のモードでは、いずれかの異常検出回路４１〜４４による異常検出時に、外部にエラー信号ＦＯを出力するが、ゲート信号ＣＩに応じたゲート駆動信号ＧＰによりＩＧＢＴ３３をオン／オフ制御する。なお、異常が検出されない正常時には、第１、第２のどちらのモードでも、ゲート信号ＣＩに応じたゲート駆動信号ＧＰによりＩＧＢＴ３３をオフ／オフ制御する。
【００１９】
次に、このように構成されるＩＰＭ３１を３レベルインバータに適用した電力変換装置について以下に説明する。図２は、図１で示した４個のＩＰＭ３１を３レベルインバータ５０に適用した例で、１相分の回路構成を示す図である。図２に示すように、高電位側電源端子Ｐと低電位側電源端子Ｎとの間に、直列に第１〜第４の４段のＩＰＭ（Ｘ１、Ｘ２、Ｘ３、Ｘ４）が接続されている。また、５１、５２は高電位側電源端子Ｐと低電位側電源端子Ｎとの間に直列に接続され、互いに等しい容量を持ち、それぞれ直流電圧Ｅが充電されているコンデンサ、５３、５４はクランプダイオードで、２つのＩＰＭ（Ｘ１、Ｘ２）の間の接続部と中間電位点Ｃとの間、および２つのＩＰＭ（Ｘ３、Ｘ４）の間の接続部と中間電位点Ｃとの間にそれぞれ接続されている。５５はこの３レベルインバータ５０の出力端子である。
【００２０】
また、６０は各ＩＰＭ（Ｘ１、Ｘ２、Ｘ３、Ｘ４）に対しゲート信号ＣＩ１〜ＣＩ４と保護モード設定信号ＳＴ１〜ＳＴ４とを出力する制御手段としての制御回路で、ＩＰＭ（Ｘ１、Ｘ４）をコントロールする制御回路６１ａ、６１ｂと、ＩＰＭ（Ｘ２、Ｘ３）をコントロールする制御回路６２ａ、６２ｂとで構成される。各制御回路６１ａ、６２ａ、６２ｂ、６１ｂにおいて、外部から各ゲート信号ＣＩＸ１〜ＣＩＸ４を入力し、各ＩＰＭ（Ｘ１〜Ｘ４）に対して、エラー信号ＦＯ１〜ＦＯ４を受信し、ゲート信号ＣＩ１〜ＣＩ４と保護モード設定信号ＳＴ１〜ＳＴ４とを出力する。なお、ＩＰＭ（Ｘ１、Ｘ４）に入力される保護モード設定信号ＳＴ１、ＳＴ４は予め、常時”Ｈ”に設定されている。
【００２１】
６３ａ（６３ｂ）は、制御回路６１ａ（６１ｂ）内に設けられ、ゲート信号ＣＩＸ１（ＣＩＸ４）とステップ信号Ｓ１（Ｓ３）とを入力としてＩＰＭゲート信号ＣＩ１（ＣＩ４）を出力するＡＮＤ回路、６４ａ（６４ｂ）は、制御回路６１ａ（６１ｂ）内に設けられ、エラー信号ＦＯ１（ＦＯ４）とＩＰＭゲート信号ＣＩ１（ＣＩ４）との反転信号とを入力として保護モード設定信号ＳＴ２（ＳＴ３）となるステップ信号Ｓ２（Ｓ４）を出力する、第１（第３）の送信手段としてのＯＲ回路である。これにより、ＯＲ回路６４ａ（６４ｂ）から出力されるステップ信号Ｓ２（Ｓ４）は、ＩＰＭ（Ｘ２）（Ｘ３）への保護モード設定信号ＳＴ２（ＳＴ３）として送信される。また、ＩＰＭ（Ｘ２）（Ｘ３）に入力される保護モード設定信号ＳＴ２（ＳＴ３）は、ＩＰＭ（Ｘ１）（Ｘ４）がオンの時”Ｌ”、オフの時”Ｈ”となる。
【００２２】
また、６５ａ（６５ｂ）は、制御回路６２ａ（６２ｂ）内に設けられ、ゲート信号ＣＩＸ２（ＣＩＸ３）とエラー信号ＦＯ２（ＦＯ３）とを入力としてＩＰＭゲート信号ＣＩ２（ＣＩ３）を出力するＯＲ回路、６６ａ（６６ｂ）は、制御回路６２ａ（６２ｂ）内に設けられ、ゲート信号ＣＩＸ２（ＣＩＸ３）とエラー信号ＦＯ２（ＦＯ３）の反転信号とを入力として、ステップ信号Ｓ１（Ｓ３）を出力するＡＮＤ回路である。このＡＮＤ回路６６ａ（６６ｂ）とＡＮＤ回路６３ａ（６３ｂ）とにより第２（第４）の送信手段が構成され、ＩＰＭ（Ｘ２）（Ｘ３）のエラー信号ＦＯ２（ＦＯ３）を受信して、ステップ信号Ｓ１（Ｓ３）が送信され、ＩＰＭ（Ｘ１）（Ｘ４）へのＩＰＭゲート信号ＣＩ１（ＣＩ４）が送出される。
さらに、６７ａ（６７ｂ）は、制御回路６２ａ（６２ｂ）内に設けられ、ステップ信号Ｓ２（Ｓ４）の伝達経路に設けられた遅延回路である。
【００２３】
以上のように構成される３レベルインバータ５０の動作を図３および図４に基づいて説明する。図３に示すように、誘導負荷Ｌが例えば出力端子と低電位側直流母線との間に接続されている。なお、図４では、各信号のタイミングチャートを示す。
まず、図３（ａ）に示すような、２つのＩＰＭ（Ｘ１、Ｘ２）がオンし、他のＩＰＭ（Ｘ３、Ｘ４）がオフする正常状態（ｔａ区間）について以下に説明する。
正常状態では、ＩＰＭ（Ｘ２）のエラー信号ＦＯ２＝“Ｌ”である。このとき制御回路６２ａのゲート信号ＣＩＸ２＝“Ｈ”になると、ＩＰＭ（Ｘ２）のゲート信号ＣＩ２は“Ｈ”となりＩＰＭ（Ｘ２）はオンする。制御回路６２ａのゲート信号ＣＩＸ２＝“Ｈ”でエラー信号ＦＯ２＝“Ｌ”であるためＡＮＤ回路６６ａにより信号Ｓ１は“Ｈ”となる。
制御回路６１ａのゲート信号ＣＩＸ１＝“Ｈ”になると、上述より信号Ｓ１＝“Ｈ”であるためにＩＰＭ（Ｘ１）のゲート信号ＣＩ１は“Ｈ”となりＩＰＭ（Ｘ１）はオンする。ＩＰＭ（Ｘ１）のゲート信号ＣＩ１＝“Ｈ”でエラー信号ＦＯ１＝“Ｌ”であるため信号Ｓ２は“Ｌ”となり、ＩＰＭ（Ｘ２）の保護モード設定信号ＳＴ２は“Ｌ”となる。
以上の動作で、ＩＰＭ（Ｘ１、Ｘ２）がオンしているため、負荷電流ＩはコンデンサＰ端子→ＩＰＭ（Ｘ１）→ＩＰＭ（Ｘ２）→負荷Ｌを介してコンデンサＮ端子へ流れる。
【００２４】
次に、何らかの異常により上記負荷電流Ｉが増大し、ＩＰＭ（Ｘ１）よりも先にＩＰＭ（Ｘ２）が過電流を検出してしまった場合について、図３（ｂ）および図４（ｔｂ区間）に基づいて以下に説明する。
ＩＰＭ（Ｘ１）よりも先にＩＰＭ（Ｘ２）が過電流を検出した場合、エラー信号ＦＯ２は出力するが、ＩＰＭ（Ｘ２）の保護モード設定信号ＳＴ２は“Ｌ”であるためＩＰＭ（Ｘ２）は即座にはオフしない。また、ＩＰＭ（Ｘ２）のエラー信号ＦＯ２が“Ｈ”になるためＯＲ回路６５ａの出力は“Ｈ”になりＩＰＭ（Ｘ２）のゲート信号ＣＩ２は“Ｈ”となり、オンを維持する。
ＩＰＭ（Ｘ２）のエラー信号ＦＯ２が“Ｈ”になると制御回路６２ａのＡＮＤ回路６６ａの出力信号Ｓ１が“Ｌ”となる。この第１のステップ信号としての信号Ｓ１により、第１の手順として、制御回路６１ａのＡＮＤ回路６３ａの出力を“Ｌ”としてＩＰＭ（Ｘ１）をオフする。
以上の動作によって、ＩＰＭ（Ｘ２）はオンを維持し、ＩＰＭ（Ｘ１）はオフし、負荷電流ＩはコンデンサＣ端子→クランプダイオード５３→ＩＰＭ（Ｘ２）を介して負荷Ｌに流れる。したがって、ＩＰＭ（Ｘ１）には直流母線電圧（＝２Ｅ）の１／２が、ＩＰＭ（Ｘ３）とＩＰＭ（Ｘ４）にはその残りの１／２が印加される。
ＩＰＭ（Ｘ１）がオフした後も、コンデンサＣ−Ｎ間の電圧により負荷電流Ｉは増加していく。
【００２５】
次に、ＩＰＭ（Ｘ２）が遮断に至る動作について、図３（ｃ）および図４（ｔｃ区間）に基づいて以下に説明する。
先にＡＮＤ回路６３ａの出力であるＩＰＭ（Ｘ１）のゲート信号ＣＩ１は“Ｌ”となっているため、ＯＲ回路６４ａにより信号Ｓ２は“Ｈ”となる。この第２のステップ信号としての信号Ｓ２により、第２の手順として、ＩＰＭ（Ｘ２）の保護モード設定信号ＳＴ２を“Ｌ”から“Ｈ”とする。なお、この場合、遅延回路６７ａが設けられているため、信号Ｓ２が“Ｈ”となってから遅延回路６７ａにより所定の遅延時間Ｔの経過後、ＩＰＭ（Ｘ２）の保護モード設定信号ＳＴ２は“Ｌ”から“Ｈ”となる。
保護モード設定信号ＳＴ２が“Ｈ”になると、ＩＰＭ（Ｘ２）の過電流検出によりＩＧＢＴ３３はオフされるため、この時点でＩＰＭ（Ｘ２）がオフする。
ＩＰＭ（Ｘ２）がオフすることにより、負荷電流ＩはＩＰＭ（Ｘ３）のフライホイールダイオード３４とＩＰＭ（Ｘ４）のフライホイールダイオード３４を介して還流し、ＩＰＭ（Ｘ２）には直流母線電圧の１／２が印加される。
最終的にＩＰＭ（Ｘ１）とＩＰＭ（Ｘ２）とは直流母線電圧の１／２ずつを分担する。
【００２６】
このように、ＩＰＭ（Ｘ１）よりも先にＩＰＭ（Ｘ２）が先に異常を検出したとしても、先にＩＰＭ（Ｘ１）をオフし、その後ＩＰＭ（Ｘ２）をオフするようにしたため、ＩＰＭ（Ｘ２）に直流母線の全電圧が印加されることはない。
また、遅延回路６７ａを設けたため、ＩＰＭ（Ｘ１、Ｘ２）のオフ動作などにバラツキが生じても、ＩＰＭ（Ｘ１）が確実にオフした後に、ＩＰＭ（Ｘ２）をオフできる。
【００２７】
なお、図３、図４を用いた動作説明では、ＩＰＭ（Ｘ１、Ｘ２）について説明したが、正常時に２つのＩＰＭ（Ｘ３、Ｘ４）がオンし、他のＩＰＭ（Ｘ１、Ｘ２）がオフする場合でも同様に説明できる。この場合、ＩＰＭ（Ｘ４）よりも先にＩＰＭ（Ｘ３）が異常を検出したとしても、第３のステップ信号Ｓ３を用いた第３の手順により、先にＩＰＭ（Ｘ４）をオフし、次いで、第４のステップ信号Ｓ４を用いた第４の手順により、ＩＰＭ（Ｘ３）の保護モード設定信号ＳＴ３を”Ｌ”から”Ｈ”にすることで、ＩＰＭ（Ｘ３）をオフするようにしたため、ＩＰＭ（Ｘ３）に直流母線の全電圧が印加されることはなく、同様の効果が得られる。
【００２８】
また、この実施の形態で示したＩＰＭ３１は、３レベルインバータ５０に用いた場合を示したが、用途を限定するものではない。さらに、保護モードの設定は外部からの信号ＳＴで行うようにしたため、外部からの制御が容易になるものであったが、ＩＰＭ３１の内部で設定することも可能である。
【００２９】
【発明の効果】
以上のようにこの発明に係る請求項１記載の電力変換装置は、高電位側直流母線と低電位側直流母線との間に、直列に接続された第１〜第４の４個の半導体パワーモジュールを有して３レベルインバータ装置を構成し、各半導体パワーモジュールが、制御電極に入力される駆動制御信号に応答して１対の主電極の間を導通または遮断し、フライホイールダイオードが逆並列に接続されたスイッチング半導体素子と、外部から入力される入力制御信号に応答して上記駆動制御信号を出力する制御回路と、上記スイッチング半導体素子または上記制御回路における異常を検出する異常検出手段とを備えると共に、外部から入力される入力設定信号により設定される第１、第２の２種の動作モードを有し、上記第１のモードでは、上記異常検出手段による異常検出時に、外部に異常検出信号を出力すると共に、上記入力制御信号に係わらず上記駆動制御信号を”Ｌ”として上記スイッチング半導体素子を遮断し、異常が検出されない時（以下、正常時と称す）に、上記入力制御信号に応じた上記駆動制御信号により上記スイッチング半導体素子を導通／遮断し、上記第２のモードでは、常に上記入力制御信号に応じた上記駆動制御信号により上記スイッチング半導体素子を導通／遮断し、上記異常検出手段による異常検出時に、外部に異常検出信号を出力するため、異常検出によりスイッチング半導体素子を遮断する保護機能を備えていても、一時的に遮断せず異常検出信号のみを出力させることが可能になり、半導体パワーモジュールにおける適用範囲が拡大する。また、外部から入力される入力設定信号により、第１あるいは第２のモードを設定するため、外部からの制御が容易になる。さらに各半導体パワーモジュールに対し入力制御信号と入力設定信号とを出力する制御手段を備えたため、各半導体パワーモジュールに、異常時に印加される電圧が低減でき、安価で耐電圧の低い半導体素子を使用でき、装置の損失も低減できる。
【００３０】
またこの発明に係る請求項２記載の電力変換装置は、請求項１において、各半導体パワーモジュール内の異常検出手段は、スイッチング半導体素子における主電極の間を流れる過電流を検出する過電流検出手段、上記スイッチング半導体素子の過温度を検出する過熱検出手段、上記スイッチング半導体素子の短絡電流を検出する短絡電流検出手段、あるいは制御回路に供給される電源電圧が所定値よりも低下したことを検出する制御電源電圧低下検出手段のいずれかまたはこれらの組み合わせで構成されるため、半導体パワーモジュールの異常を信頼性良く検出できる。
【００３１】
またこの発明に係る請求項３記載の電力変換装置は、請求項１または２において、制御手段から第１〜第４の各半導体パワーモジュールに対し出力される入力設定信号により、上記第１および第４の半導体パワーモジュールについては常に第１のモードに、上記第２の半導体パワーモジュールについては、上記第１の半導体パワーモジュールが遮断時は第１のモード、導通時は第２のモードに、上記第３の半導体パワーモジュールについては、上記第４の半導体パワーモジュールが遮断時は第１のモード、導通時は第２のモードに、設定して、上記第２の半導体パワーモジュールが遮断時は、常に上記第１の半導体パワーモジュールも遮断し、上記第３の半導体パワーモジュールが遮断時は、常に上記第４の半導体パワーモジュールも遮断するため、第２または第３の半導体パワーモジュールに、異常時に印加される電圧が低減でき、安価で耐電圧の低い半導体素子を使用でき、装置の損失も低減できる。
【００３２】
またこの発明に係る請求項４記載の電力変換装置は、請求項３において、第１の半導体パワーモジュールに入力される第１の入力制御信号と上記第１の半導体パワーモジュールから出力される第１の異常検出信号とを受信し、これらの信号に応じて第２の半導体パワーモジュールへの第２の入力設定信号を送信する第１の送信手段と、第２の半導体パワーモジュールから出力される第２の異常検出信号を受信して第１の半導体パワーモジュールへの第１の入力制御信号を送信する第２の送信手段と、第４の半導体パワーモジュールに入力される第４の入力制御信号と上記第４の半導体パワーモジュールから出力される第４の異常検出信号とを受信し、これらの信号に応じて第３の半導体パワーモジュールへの第３の入力設定信号を送信する第３の送信手段と、第３の半導体パワーモジュールから出力される第３の異常検出信号を受信して第４の半導体パワーモジュールへの第４の入力制御信号を送信する第４の送信手段とを、制御手段に備えたため、第１、第２の半導体パワーモジュール間、および第３、第４の半導体パワーモジュール間において、信号の伝達が効果的に行えて、第２または第３の半導体パワーモジュールに、異常時に印加される電圧が制御性良く低減できる。
【００３３】
またこの発明に係る請求項５記載の電力変換装置は、請求項４において、第１の半導体パワーモジュールが正常時であって、第１の入力制御信号がオンのとき、第１の送信手段は、第２のモードを設定する第２の入力設定信号を第２の半導体パワーモジュールに送信し、第２のモードに設定された該第２の半導体パワーモジュールが第２の異常検出信号を出力したとき、第２の送信手段が、上記第１の半導体パワーモジュールに送信する上記第１の入力制御信号をオフとする第１の手順と、この第１の入力制御信号を受信した上記第１の送信手段が、第１のモードを設定する第２の入力設定信号を上記第２の半導体パワーモジュールに送信する第２の手順とにより、異常検出された上記第２の半導体パワーモジュールは、上記第１の半導体パワーモジュールが遮断された後、第１のモードに設定されて遮断され、第４の半導体パワーモジュールが正常時であって、第４の入力制御信号がオンのとき、第３の送信手段は、第２のモードを設定する第３の入力設定信号を第３の半導体パワーモジュールに送信し、第２のモードに設定された該第３の半導体パワーモジュールが第３の異常検出信号を出力したとき、第４の送信手段が、上記第４の半導体パワーモジュールに送信する上記第４の入力制御信号をオフとする第３の手順と、この第４の入力制御信号を受信した上記第３の送信手段が、第１のモードを設定する第３の入力設定信号を上記第３の半導体パワーモジュールに送信する第４の手順とにより、異常検出された上記第３の半導体パワーモジュールは、上記第４の半導体パワーモジュールが遮断された後、第１のモードに設定されて遮断されるため、第１、第２の半導体パワーモジュールが導通時に、第２の半導体パワーモジュールが先に異常を検出した場合、および第３、第４の半導体パワーモジュールが導通時に、第３の半導体パワーモジュールが先に異常を検出した場合に、第２、第３の半導体パワーモジュールに印加される電圧が制御性良く低減できる。
【００３４】
またこの発明に係る請求項６記載の電力変換装置は、請求項５において、第１の送信手段および第３の送信手段に遅延回路を設けたため、第２、第３の半導体パワーモジュールに異常時に印加される電圧の低減効果が確実で信頼性良く得られる。
【図面の簡単な説明】
【図１】  この発明の実施の形態１による半導体パワーモジュールの構成図である。
【図２】  この発明の実施の形態１による３レベルインバータの回路構成図である。
【図３】  この発明の実施の形態１による３レベルインバータの動作説明図である。
【図４】  この発明の実施の形態１による３レベルインバータの動作を説明するタイミングチャートである。
【図５】  従来の半導体パワーモジュールの構成図である。
【図６】  従来の３レベルインバータの回路構成図である。
【図７】  従来の３レベルインバータの動作説明図である。
【符号の説明】
３１  半導体パワーモジュールとしてのＩＰＭ、
３３  スイッチング半導体素子としてのＩＧＢＴ、３４  フライホイールダイオード、
３５  コレクタ端子、３６  エミッタ端子、３８  制御回路としての駆動回路、
３９  駆動制御信号としてのゲート駆動信号ＧＰ、４１  過電流検出回路、
４２  短絡電流検出回路、４３  制御電源電圧低下検出回路、４４  過熱検出回路、
４５  エラー信号出力回路、４６  保護モード選択回路、
４７  異常検出手段としての異常検出回路、５０  ３レベルインバータ、
６０（６１ａ，６１ａ，６２ａ，６２ｂ）  制御手段としての制御回路、
６３ａ，６３ｂ  ＡＮＤ回路、６４ａ，６４ｂ  ＯＲ回路、６５ａ，６５ｂ  ＯＲ回路、
６６ａ，６６ｂ  ＡＮＤ回路、６７ａ，６７ｂ  遅延回路、
ＣＩ  入力制御信号としてのゲート信号、ＦＯ  異常検出信号としてのエラー信号、
Ｓ１〜Ｓ４  第１〜第４のステップ信号、
ＳＴ  入力設定信号としての保護モード設定信号、
Ｘ１〜Ｘ４  第１〜第４の半導体パワーモジュールとしての第１〜第４のＩＰＭ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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