(57)【特許請求の範囲】
【請求項１】
ＭＯＳ−ＦＥＴ出力段（１）と制御回路（５）とを含むパルス終段を制御するための回路装置であって、ＭＯＳ−ＦＥＴ出力段（１）がドレイン側で負荷（２）及び電源（３、４）と直列に接続されている前記回路装置において、
制御回路（５）が、ＭＯＳ−ＦＥＴ（１）のドレインとゲートの間に、エミッタがＭＯＳ−ＦＥＴ（１）のドレインと接続され且つコレクタがＭＯＳ−ＦＥＴ（１）のゲートと接続されているＰＮＰトランジスタ（８）をスイッチとして含み、それにより制御回路（５）が、唯一の電源としてＭＯＳ−ＦＥＴ（１）のドレインと接続されていて、ドレイン電圧を直接的に該ＭＯＳ−ＦＥＴ（１）のゲートに接続させ、更に、負荷回路（１、２、４）における回路パラメータが、導通状態にてＭＯＳ−ＦＥＴ（１）のドレインにおける電圧降下が該ＭＯＳ−ＦＥＴ（１）のゲートにおける許容最大電圧を上回ることなく且つ該ＭＯＳ−ＦＥＴ（１）のドレインから前記制御回路（５）に流れる電源電流が負荷電流に寄与するように選択されていることを特徴とする回路装置。
【発明の詳細な説明】
本発明は、請求の範囲１に謂わゆる上位概念として記述されているパルス終段もしくは出力段を制御するための回路装置に関する。
上記のような出力段は、小さい内部抵抗で電圧パルスを発生し、例えば、パルス駆動すべき電力消費装置へのエネルギー供給を可能にするものである。このような電力消費装置としては、就中、パルス・ダイオード・レーザを挙げることができる。ピーク出力が数十ワットの電力範囲で駆動されるこの種のダイオードでは、典型的に、パルス幅が数十ナノ秒台の場合、１００Ａにもなるパルス電流が必要とされる。このような出力段には、多くの場合、サイリスタまたはＭＯＳ（金属酸化物半導体）電界効果出力トランジタ（ＭＯＳ−ＦＥＴと略称する）が用いられているが、最近では、ＭＯＳ−ＦＥＴが、その内部抵抗が低いことからサイリスタに取って代って益々多く用いられている。
パルス出力段を制御するための回路装置は、シュプリンガ出版社（Springer Verlag）発行の「半導体回路技術（Halbleiter Schaltungstechnik）」、第９版、ｐ．５８１から知られており、本明細書においても、図３に、説明の便宜上、ダイオード・レーザのための終段制御回路の一例が示してある。同図において、ＭＯＳ−ＦＥＴ１は、電力消費装置としてのダイオード・レーザ（２）は、詳細には示していないが充電回路（ＬＳ）３により前以て適当な高い電圧に充電されているコンデンサ（４）に、直接、接続される。コンデンサ（４）はダイオード（２）及びＭＯＳ−ＦＥＴ（１）を介して放電し、それにより電流パルスが発生する。その場合、関連の回路素子及び導体における電圧降下はそれぞれそのインピーダンスで分圧されることになる。通常は、アンペア領域にある大きなピーク電流を発生する高電力の制御回路（５）が使用されている。この回路構成における欠点は、この制御部（５）が固有の電源（ＳＶ）６を必要とし、そのため追加の費用が必要となるばかりではなく、該制御部自体にエネルギー消費が生ずる。このことは、特に、低電圧の電池で駆動される小型の携帯に便利な機器において特に不利である。制御部固有のこの電源（６）は、市販品として入手可能なＭＯＳ−ＦＥＴの最大２０Ｖの許容ゲート電圧を確保するためのものであり、この電圧は、一般にこの種の出力段では、充電回路に発生する利用可能な電圧の端数値に過ぎない。
ＤＥ ３３ ０１ ６４８ Ａ１には、電力ＦＥＴ（電界効果トランジスタ）のゲートに入力増幅器が前置接続されている出力段が記述してある。この入力増幅器には制御信号が印加される。該入力増幅器は、２個の並列に接続されたＦＥＴから構成される。出力ＦＥＴのドレイン電圧は、増幅用ＦＥＴの内の１つのドレインに印加される。出力ＦＥＴのゲートには、増幅用ＦＥＴのソース端子が接続されている。該増幅用ＦＥＴに発生する出力電圧は、制御信号にのみ追従し、ドレイン電圧には追従しない。出力ＦＥＴのドレイン及びゲートは、制御回路を介して直接接続されてはいないので、ゲートは、場合により生じ得る過度に高いドレイン電圧に対し積極的に保護される。
本発明の課題は、従来技術の欠点もしくは問題点を克服する冒頭に述べた型式のパルス終段もしくは出力段を制御するための回路装置を提供することにある。
上の課題は、請求の範囲１に謂わゆる上位概念として記述した種類の回路装置において、同請求の範囲１の謂わゆる特徴部分に記載の構成により解決される。
本発明によれば、上記出力段は、制御のための付加的な補助電圧、従ってまた、それに必要とされるエネルギーをエネルギー源から直接引き出すことなく実現される。それにより、特に有利な実施の形態において、費用が低減され而も電気的性能が高楊される。
本発明によれば、上記の目的及び作用効果は、出力段の負荷側の端から適切な制御を行うことにより達成される。しかしながら、そのための前提条件として、配線インピーダンスを含め出力段を流れる総ての電流路に関与する構成要素における電圧降下を、ＭＯＳ−ＦＥＴのドレインにおける電圧降下による該ＭＯＳ−ＦＥＴの損傷を防止するために、そのゲートにおける許容最大電圧が越えられないように分圧分布することが要求される。これと関連して、パルス出力終段の充電電圧は、上記ゲートの許容最大電圧を上回ることを注記しておく。ドレインにおけるこのような電圧降下は、既に所要の大きくて短いパルス電流においてＭＯＳ−ＦＥＴの最終的な装入インピーダンスにより発生するが、これは、回路素子、回路構成及び充電電圧を適切に選択することにより付加的に制御することが可能である。
上記のようにそれ自体は有害で而も避けることができないドレインの電圧降下は、本発明によれば、該電圧降下が、既述のような装入条件下で、ゲートの分離制御に同様に必要とされる大きさの範囲内で変化することに着目し、有利に利用されるのである。オン切換過程では、ゲートがドレインからで充電されてＭＯＳ−ＦＥＴが導通を開始する。ゲートに生ずる電圧は、ドレインの立下り電圧に等化し、同時にゲートは高い充電電圧から保護される。可能な限り大きな電流パルスを得るためには、ゲート電圧が可能な限り高く而もゲートがそれにより直接的に損傷されることがないように、回路素子、回路構成及び充電電圧を適切に選択する。
本発明の有利な実施の形態は、従属請求の範囲に記述してある。
本発明の対象について、以下、図面を参照し、実施例と関連し詳細に説明する。図面中、
図１は、本発明の第１の実施の形態を略示する回路図であり、
図２は、図１の実施の形態における制御部を更に詳細に示す回路図であり、
図３は、従来のパルス出力終段の制御部の制御を示す図である。
図面中、全図面を通し同じ構成要素を示すのに同じ参照符号を使用している。
本発明による終段制御部の回路構成の第１の実施の形態に関し図１を参照し以下に説明する。図１に示した回路装置は、図３に示した従来技術の回路とは、次の点、即ち図３の電源（６）が取り除かれて、制御部（５）に対する電気エネルギーは、終段の負荷側の端から供給されることである。そのために、ＭＯＳ−ＦＥＴ（１）のドレインが制御部（５）に接続されている。
既に述べたように、可能な限り大きい電流パルスを得るために、ゲート電圧を可能な限り高くすべきであるが、しかしながら、それによりゲートが損傷を受けてはならない。ゲート電源電圧としては、ドレインにおける電圧降下分を利用することができ、この電圧降下は、所要の大きく短いパルス電流だけで、ＭＯＳ−ＦＥＴ（１）の最終的に得られるターン・オン時のインピーダンスにより決定される。このインピーダンスは、回路素子、回路構成並びに充電電圧を適当に選択することにより適切に設定することが可能である。
更に、この回路装置においては、ゲートに印加される制御部の電流も、同様に、直接電源からではなく、消費装置を通流する全電流とするのが有利である。
図１に示した実施の形態における制御部（５）のより詳細な回路構成を、一例として、図２に示してある。図から明らかなように、上記制御部は、ＮＰＮ−トランジスタ７とＰＮＰ−トランジスタ８とから構成され、これらトランジスタ７及び８は互いに直接カスケード接続され、ＭＯＳ−ＦＥＴ１のゲートに結合されている。
図２に示した回路構成によれば、ＭＯＳ−ＦＥＴを使用する場合に低電力及び５０Ｖの充電電圧で１００Ａまでのピーク電流が得られ、ゲート電圧が１５Ｖに増加する。
【図１】
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【図２】
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【図３】
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