(57)【特許請求の範囲】
【請求項１】
パッケージ組立後に外部から内部供給電源のレベルが調整しうる半導体装置の内部電圧変換回路であって、
内部電源電圧が出力される内部電源端子と、
フィードバックラインと、
前記半導体装置の内部から発生された所定の基準電圧と前記フィードバックラインを経て印加される電圧を比較する比較器と、
一端子が前記半導体装置の外部から印加される電源電圧に連結されており、その制御端子が前記比較器の出力に連結されており、その他端子が前記内部電源端子に連結されているプルアップトランジスターと、
前記半導体装置の外部から印加される第１制御信号の組合でテストモード信号を発生するテストモード信号発生部と、
前記テストモード信号がアクティブの場合に半導体装置の外部から印加される第２制御信号により第１及び第２スイッチング信号を発生させ、前記テストモード信号がインアクティブの場合には前に発生された第１及び第２スイッチング信号を保ちながら出力するスイッチング信号発生部と、
前記内部電源端子と接地電圧間に直列に連結されており、各々第１及び第２スイッチング信号によりスイッチングされその抵抗値が変換される第１及び第２スイッチング抵抗部を具備し、
前記第１及び第２スイッチング抵抗部の連結点が前記フィードバックラインに連結されていることを特徴とする半導体装置の内部電圧変換回路。
【請求項２】
前記プルアップトランジスターはＰＭＯＳトランジスターであることを特徴とする請求項１に記載の半導体装置の内部電圧変換回路。
【請求項３】
前記第１スイッチング抵抗部は前記内部電源端子と前記フィードバックライン間に直列連結されている少なくとも１つ以上の結合トランジスター等を具備するものであって、各結合トランジスターは、
第１端子、第２端子及び制御端子を有し、常に導通状態にある第１トランジスターと、
第１端子、第２端子及び制御端子を有し、その制御端子には前記第１スイッチング信号の何れかが印加され、第１端子は前記第１トランジスターの第１端子に連結されており、第２端子は前記第１トランジスターの第２端子に連結されている第２トランジスターで構成されていることを特徴とする請求項１記載の半導体装置の内部電圧変換回路。
【請求項４】
前記第１トランジスターはそのケートが接地されているＰＭＯＳトランジスターで構成され、前記第２トランジスターはそのゲートに前記第１スイッチング信号の中の何れかが印加されるＰＭＯＳトランジスターで構成されることを特徴とする請求項３に記載の半導体装置の内部電圧変換回路。
【請求項５】
前記第２スイッチング抵抗部は前記フィードバックラインと接地電圧との間に直列連結されている少なくとも１つ以上の結合トランジスター等を具備するものであって、各結合トランジスターは、
第１端子、第２端子及び制御端子を有し、常に導通状態にある第１トランジスターと、
第１端子、第２端子及び制御端子を有し、そのゲートには前記第２スイッチング信号等の何れかが印加され、第１端子は前記第１トランジスターの第１端子に連結されており、第２端子は前記第１トランジスターの第２端子に連結されている第２トランジスターで構成されていることを特徴とする請求項１記載の半導体装置の内部電圧変換回路。
【請求項６】
前記第１トランジスターはそのゲートが接地されているＰＭＯＳトランジスターで構成され、前記第２トランジスターはそのゲートに前記第２スイッチング信号の中の何れかが印加されるＰＭＯＳトランジスターで構成されることを特徴とする請求項４に記載の半導体装置の内部電圧変換回路。
【請求項７】
前記スイッチング信号発生部は、
前記第２制御信号を所定の入力制御信号に同期して入力する入力部と、
前記テストモード信号がアクティブの場合に前記入力部の出力を伝送させる伝送ゲート部と、
前記伝送ゲート部の出力をラッチするラッチ部と、
前記ラッチ部の出力をデコーディングして前記第１及び第２スイッチング信号を出力するデコーディング部を具備することを特徴とする請求項１に記載の半導体装置の内部電圧変換回路。
【請求項８】
前記入力制御信号を出力する人力制御信号出力端子と、
テストモードで外部から印加される高電圧レベルの信号がソース端子に印加され、そのゲートに接地電圧が印加される第１ＰＭＯＳトランジスターと、
前記第１ＰＭＯＳトランジスターのドレインにそのソースが連結されており、そのゲート及びドレインが前記入力制御信号出力端子に共通連結されている第２ＰＭＯＳトランジスターと、
そのドレインが前記入力制御信号出力端子に連結されており、そのゲートが電源電圧に連結されており、そのソースが接地電圧に連結されているＮＭＯＳトランジスターで構成される入力制御信号発生部をさらに具備することを特徴とする請求項７に記載の半導体装置の内部電圧変換回路。
【請求項９】
パッケージ組立後に外部から内部供給電源のレベルが調整しうる半導体装置の内部電圧変換回路であって、
内部電源電圧が出力される内部電源端子と、
フィードバックラインと、
前記半導体装置の内部から発生された所定の基準電圧と前記フィードバックラインを経て印加される電圧を比較する第１比較器と、
一端子が前記半導体装置の外部から印加される電源電圧に連結されており、その制御端子が前記比較器の出力に連結されている第１プルアップトランジスターと、
前記半導体装置の外部から印加される第１制御信号の組合でテストモード信号を発生するテストモード信号発生部と、
前記テストモード信号がアクティブの場合に半導体装置の外部から印加される第２制御信号により第１及び第２スイッチング信号を発生させ、前記テストモード信号がインアクティブの場合には前に発生された第１及び第２スイッチング信号を保ちながら出力するスイッチング信号発生部と、
前記第１プルアップトランジスターのソースと前記フィードバックラインとの間に連結されており、前記第１スイッチング信号によりスイッチングされその抵値が変換される第１スイッチング抵抗部と、
フィードバックラインと接地電圧との間に連結されており、前記第２スイッチング信号によりスイッチングされその抵抗値が変換される第２スイッチング抵抗部と、
前記第１プルアップトランジスターの他端子に示される電圧と前記内部電源端子の電圧を比べる第２比較器と、
一端子が電源電圧に連結されており、制御端子に前記第２比較器の出力が印加され、他端子が前記内部電源端子に連結されている第２プルアップトランジスターとを具備することを特徴とする半導体装置の内部電圧変換回路。
【請求項１０】
パッケージ組立後に外部から内部供給電源のレベルが調整しうる半導体装置の内部電圧変換回路であって、
半導体メモリ装置の内部回路中周辺回路を駆動するための電源電圧が出力される周辺回路電源出力端子と、
半導体メモリ装置のメモリセルアレーを駆動するための電源電圧が出力されるアレー電源出力端子と、
第１及び第２フィードバックラインと、
各々前記半導体装置の内部から発生された所定の基準電圧と前記第１及び第２フィードバックラインに印加される電圧を比較する第１及び第２比較器と、一端子が前記半導体装置の外部から印加される電源電圧に連結されており、その制御端子に前記第１比較器の出力が印加される第１プルアップトランジスターと、
一端子が前記半導体装置の外部から印加される電源電圧に連結されており、制御端子に前記第２比較器の出力が印加され、他端子が前記アレー電源出力端子に連結されている第２プルアップトランジスターと、
前記半導体装置の外部から印加される第１制御信号の組合でテストモード信号を発生するテストモード信号発生部と、
前記テストモード信号がアクティブの場合に半導体装置の外部から印加される第２制御信号により第１、第２、第３及び第４スイッチング信号を発生させ、前記テストモード信号がインアクティブの場合には前に発生された第１、第２、第３及び第４スイッチング信号を保ちながら出力するスイッチング信号発生部と、
前記第１プルアップトランジスターの他端子と前記第１フィードバックラインとの間に連結されており、前記第１スイッチング信号によりスイッチングされその抵抗値が変換される第１スイッチング抵抗部と、
前記第１フィードバックラインと接地電圧との間に連結されており、前記第２スイッチング信号によりスイッチングされその抵抗値が変換される第２スイッチング抵抗部と、
前記アレー電源出力端子と前記第２フィードバックラインとの間に連結されており、前記第３スイッチング信号によりスイッチングされその抵抗値が変換される第３スイッチング抵抗部と、
前記第２フィードバックラインと接地電圧との間に連結されており、前記第４スイッチング信号によりスイッチングされその抵抗値が変換される第４スイッチング抵抗部と、
前記第１プルアップトランジスターの他端子に示される電圧と前記周辺回路電源端子の電圧を比べる第２比較器と、
一端子が電源電圧に連結されており、制御端子に前記第２比較器の出力が印加され他端子が前記内部電源端子に連結されている第３プルアップトランジスターを具備することを特徴とする半導体装置の内部電圧変換回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置に係り、特に半導体装置の内部電圧変換回路に関する。
【０００２】
【従来の技術】
半導体装置において、内部電圧変換方式は消費電力の減少、トランジスターのような回路素子の耐圧増加等のため外部電源電圧を降下させるものである。特に、半導体メモリ装置においては高集積化が進行されることによりチップの縮小化と共に素子の微細化が伴うのでトランジスターの耐圧が低下されるが、製造者が自在に外部電源を下げられないので内部電源電圧を使用することが必須である。図１及び図２は従来の技術による半導体装置の内部電圧変換回路を示したものであって、これに基づき従来の内部電圧変換回路を説明する。
【０００３】
まず、図１において比較器１１０は所定の基準電圧ＶＲＥＦとフィードバック電圧を比較してこれをプルアップトランジスター１２０のゲートに印加する。プルアップトランジスター１２０のドレイン端が内部電源端子として内部電源電圧ＶＩＮＴを出力する。内部電源端子のレベルは抵抗Ｒ１、Ｒ２により分配され比較器１１０の入力端子にフィードバックされる。ここで、比較器１１０に印加されるフィードバック電圧の大きさは次の式１のように示される。
【０００４】
【数１】
0003785256.tif 000002
【０００５】
図２に示された内部電圧変換回路において、比較器１３０は基準電圧ＶＲＥＦとフィードバック電圧を比較し、プルアップトランジスター１４０は比較器１３０の出力によりスイッチングされる。従って、比較器１３０はプルアップトランジスター１４０のドレインに示される電圧をＶ１と称すれば、次の式２のように示されるフィードバック電圧と基準電圧ＶＲＥＦを比較することになる。プルアップトランジスター１４０のドレインに示される電圧Ｖ１は比較器１５０とプルアップトランジスター１６０とで構成される駆動部により駆動され内部電源電圧ＶＩＮＴとして出力される。
【０００６】
【数２】
0003785256.tif 000003
【０００７】
しかし、従来の技術による半導体装置の内部電圧変換回路は常に一定したレベルの電源電圧を内部的に供給することになり、特にプラスチックパッケージを使用する組立工程が行われた後には内部供給電源のレベルの調整が不可能であった。よって、半導体製品の各種不良に対して単純に機能テストのみを行うので、不良品のスクリーンに限界があった。
【０００８】
【発明が解決しようとする課題】
従って、本発明の目的はパッケージ組立工程後にも外部的に内部電源の電圧レベルを調整しうる半導体装置の内部電圧変換回路を提供することにある。
本発明の他の目的は半導体装置のテスト段階で内部電源レベルを多様に調整してテストを行うことにより不良品に対したスクリーン機能を向上させうる半導体装置の内部電圧変換回路を提供することにある。
【０００９】
【課題を解決するための手段】
前記目的を達成するため、本発明による、パッケージ組立後に外部から内部供給電源のレベルが調整しうる半導体装置の内部電圧変換回路は、内部電源電圧が出力される内部電源端子と、フィードバックラインと、前記半導体装置の内部から発生された所定の基準電圧と前記フィードバックラインを経て印加される電圧を比較する比較器と、一端子が前記半導体装置の外部から印加される電源電圧に連結されており、その制御端子が前記比較器の出力に連結されており、その他端子が前記内部電源端子に連結されているプルアップトランジスターと、前記半導体装置の外部から印加される第１制御信号の組合でテストモード信号を発生するテストモード信号発生部と、前記テストモード信号がアクティブの場合に半導体装置の外部から印加される第２制御信号により第１及び第２スイッチング信号を発生させ、前記テストモード信号がインアクティブの場合には前に発生された第１及び第２スイッチング信号を保ちながら出力するスイッチング信号発生部と、前記内部電源端子と接地電圧間に直列に連結されており、各々第１及び第２スイッチング信号によりスイッチングされその抵抗値が変換される第１及び第２スイッチング抵抗部を具備し、前記第１及び第２スイッチング抵抗部の連結点が前記フィードバックラインに連結されている。
【００１０】
第１及び第２スイッチング抵抗部は各々多数のスイッチングトランジスターを直列及び並列に連結され構成されるものであって、少なくとも何れか１つの電流経路が常に導通状態であり、スイッチング信号により抵抗値が変換される。そしてフィードバックされる電圧の大きさがスイッチング信号の論理状態により変わり、それにより内部電源端子に出力される内部電源電圧のレベルも変わる。
【００１１】
スイッチング信号発生部は入力部、伝送ゲート部、ラッチ部及びデコーディング部で構成される。スイッチング信号発生部の中、入力部は入力制御信号ＰＳＶＡ０により外部から印加される第２制御信号を入力し、この際、使用される入力制御信号ＰＳＶＡ０を発生する入力制御信号発生部は外部信号入力端子と接地電圧との間に２つのＰＭＯＳトランジスター及び１つのＮＭＯＳトランジスターが直列に連結されているものであって、２つのＰＭＯＳトランジスターは負荷であり、ＮＭＯＳトランジスターのゲートは内部的に発生された電源に連結されて常に“オン”状態を保つ。そして、外部信号入力端子Ａ０に高電圧レベルの信号が印加される場合にＮＭＯＳトランジスターのドレイン端子に入力制御信号ＰＳＶＡ０が出力される。
【００１２】
【発明の実施の形態】
以下、添付した図面に基づき本発明の実施例を詳しく説明する。
図３は本発明の一実施例による半導体装置の内部電圧変換回路を示したブロック回路図である。図３において、内部電圧変換回路は比較器１１０、プルアップトランジスター１２０、スイッチング抵抗部３１０、３２０、スイッチング信号発生部３３０、テストモード信号発生部３４０を含んで構成されている。比較器１１０に印加される基準電圧ＶＲＥＦは半導体装置の内部的に発生される電圧であり、プルアップトランジスター１２０は一端子が半導体装置の外部から印加される外部電源電圧ＶＤＤに連結されており、制御端子に比較器１１０の出力が印加され、他端子が内部電源端子に連結されている。テストモード信号発生部３４０は半導体装置の外部から印加される第１制御信号ΦＢに基づきテストモード信号ＰＦＴＥを発生する。
【００１３】
スイッチング信号発生部３３０はテストモード信号ＰＦＴＥがアクティブの場合に半導体装置の外部から印加される第２制御信号ΦＡによりスイッチング信号を発生させ、テストモード信号ＰＦＴＥがインアクティブの場合には前に発生されたスイッチング信号を保つ。
【００１４】
スイッチング抵抗部３１０、３２０はスイッチング信号発生部から出力されるスイッチング信号によりスイッチングされその抵抗値が変換される。
【００１５】
このような内部電圧変換回路においてスイッチング抵抗部３１０、３２０の抵抗を各々ＲＸ、ＲＹとすれば比較器１１０にフィードバックされて印加される電圧の大きさは次の式３のようである。
【００１６】
【数３】
0003785256.tif 000004
【００１７】
このようなフィードバック電圧が基準電圧ＶＲＥＦより小さくなると比較器１１０の出力は“ロー”レベルとなり、それによりプルアップトランジスター１２０が“オン”され内部電源端子の電圧レベルが上昇することになる。逆に、フィードバック電圧が基準電圧ＶＲＥＦより大きな場合には比較器１１０の出力が“ハイ”レベルとなってプルアップトランジスター１２０は“オフ”され、これにより内部電源端子の電圧レベルが上昇することになる。よって、内部電源端子のレベルは次の式４のようなレベルを有するように調整される。
【００１８】
【数４】
0003785256.tif 000005
【００１９】
式４のようにスイッチング抵抗部３１０、３２０の各抵抗値ＲＸ、ＲＹを調整することにより内部電源電圧ＶＩＮＴのレベルを調整しうる。
【００２０】
図４に示された本発明の他の実施例による半導体装置の内部電圧変換回路は比較器１３０、プルアップトランジスター１４０、スイッチング抵抗部４１０、４２０、スイッチング信号発生部３３０、テストモード信号発生部３４０、比較器１５０及びプルアップトランジスター１６０を含んで構成されている。比較器１３０はフィードバックラインに印加されるフィードバック電圧と半導体装置の内部から発生された所定の基準電圧ＶＲＥＦを比べ、フィードバック電圧が基準電圧より大きな場合には“ハイ”レベルを、小さい場合には“ロー”レベルを出力する。テストモード信号発生部３４０及びスイッチング信号発生部３３０は図３の説明と同一であり、スイッチング抵抗部４１０、４２０は各々スイッチング抵抗部３１０、３２０と同一に構成しうる。比較器１５０は内部電源電圧ＶＩＮＴとプルアップトランジスター１４０のドレイン端子に電圧を比べ、プルアップトランジスター１６０のゲートには比較器１５０の出力が印加される。
【００２１】
このような構成を有する内部電圧変換回路においてスイッチング抵抗部４１０、４２０の抵抗を各々ＲＶ、ＲＷとすれば内部電源電圧の大きさは次の式５のように示しうる。
【００２２】
【数５】
0003785256.tif 000006
【００２３】
図５は本発明のさらに他の実施例による半導体装置の内部電圧変換回路を示したブロック回路図であつて、特に半導体メモリ装置において周辺回路のための内部電源とメモリセルアレーのための内部電源のレベルを変えて使おうとする場合を示したものである。
【００２４】
図５において、内部電圧変換回路は比較器１１０、１３０、プルアップトランジスター１２０、１４０、スイッチング抵抗部３１０、３２０、４１０、４２０、スイッチング信号発生部３３０及びテストモード信号発生部３４０を含んで構成されている。プルアップトランジスター１４０のドレインは半導体メモリ装置の周辺回路を駆動するための内部電源電圧ＶＩＮＴ Ｐが出力される周辺回路電源出力端子に連結されており、プルアップトランジスター１２０のドレインは半導体メモリ装置のセルアレーを駆動するための内部電源電圧ＶＩＮＴ Ａを出力するアレー電源出力端子に連結されている。
【００２５】
このような構成を有する内部電圧変換回路において、スイッチング抵抗部３１０、３２０、４１０、４２０の抵抗を各々ＲＸ、ＲＹ、ＲＶ、ＲＷとすれば、周辺回路電源出力端子の電圧レベルは前記式５のようであり、アレー電源出力端子の電圧レベルは前記式４のようである。
【００２６】
図６は図３乃至図５に示されたスイッチング抵抗部等の具体的な回路図であって、ブロック５１０はスイッチング抵抗部３１０または４１０、ブロック５２０はスイッチング抵抗部３２０または４２０の具体的な回路図である。
【００２７】
図６を参照すれば、ＰＭＯＳトランジスター５１１のドレイン及びゲートを共通連結してダイオードを構成している。ＰＭＯＳトランジスター５１２のソースはＰＭＯＳトランジスター５１１のドレインに連結されており、そのゲートは接地されている。ＰＭＯＳトランジスター５１３のソースはＰＭＯＳトランジスター５１１のドレインに連結されており、ゲートにはスイッチング信号ＰＩＶＣＣ０が印加される。ＰＭＯＳトランジスター５１４のソースはＰＭＯＳトランジスター５１２、５１３のドレインに各々共通連結され、ゲートが接地されており、そのドレインはフィードバックラインに連結されている。ＰＭＯＳトランジスター５１５のソースはＰＭＯＳトランジスター５１２のドレイン及びＰＭＯＳトランジスター５１３のドレインに共通連結されており、そのゲートにはスイッチング信号ＰＩＶＣＣ１が印加され、そのドレインはフィードバックラインに連結されている。このような構成を有するブロック５１０の抵抗はスイッチング信号ＰＩＶＣＣ０、ＰＩＶＣＣ１により変化されるが、これを具体的に説明すれば次のようである。ＰＭＯＳトランジスター５１１の各端子等が図面のように連結された場合の抵抗をＲＰＬ、ＰＭＯＳトランジスターが“オン”された場合の抵抗をＲＰＯＮ、ＰＭＯＳトランジスターが“オフ”される場合の抵抗をＲＰＯＦＦとすれば、ブロック５１０の抵抗値Ｒ５１０はスイッチング信号ＰＩＶＣＣ０、ＰＩＶＣＣ１により次の式６乃至９のような値を示す。
【００２８】
【数６】
0003785256.tif 000007
【００２９】
一般的に、ＰＭＯＳトランジスターの“オフ”抵抗は“オン”抵抗より大きい。よって、スイッチング信号ＰＩＶＣＣ０，ＰＩＶＣＣ１を変えてブロック５１０の抵抗値が変えられる。
【００３０】
図６において、ブロック５２０は図３乃至図５における抵抗部３２０またはスイッチング抵抗部４２０の実施例を示したものであって、４つのＰＭＯＳトランジスター５２１、５２２、５２３、５２４よりなる。ＰＭＯＳトランジスター５２１、５２３のゲートは接地電圧に連結されているため常に“オン”されることに反し、ＰＭＯＳトランジスター５２２、５２４はそのゲートにスイッチング信号ＰＩＶＣＣ２，ＰＩＶＣＣ３が印加される。従って、ブロック５２０の抵抗値Ｒ５２０はスイッチング信号ＰＩＶＣＣ２，ＰＩＶＣＣ３により変えられ、これを次の式１０乃至式１３に示した。
【００３１】
【数７】
0003785256.tif 000008
【００３２】
図６において、スイッチング抵抗部をＰＭＯＳ等を使用して具現したものであるが、スイッチング特性があり、それにより抵抗値が変換されれば他の素子等を用いてスイッチング抵抗部等を具現することができる。
【００３３】
図７は図３乃至図５に示されたテストモード信号発生部の具体的な回路図であって、特に半導体メモリ装置においてチップ外部から印加される信号に因して発生される第１制御信号ΦＢによりテストモード信号信号ＰＦＴＥを発生させる。図７において、ＰＲ、ＰＣ、ＰＷ、ＰＲＯＲ及びＰＣＢＲ信号は半導体ダイナミックランダムアクセスメモリ装置におけるチップ外部から印加される信号に基づきチップ内部から発生される信号であって、図１０のタイミング図に基づき説明する。通常のメモリ動作である読出及び書込動作はローアドレスストローブＲＡＳ信号が先にアクティブされ、それと同時にアドレスピンに印加される信号がローアドレスに入力され、引続きカラムアドレスストローブＣＡＳ信号アクティブされると共にアドレスピンに印加される信号がカラムアドレスに入力される。しかし、正常的なメモリの読出、書込動作とは異なり、製造工程後のテスト段階において各メモリセルの不良有無に対したテストを行うためには、書込イネーブル信号ＷＥＢを先にアクティブさせ、次いでカラムアドレスストローブ信号ＣＡＳＢ及びローアドレスストローブ信号ＲＡＳＢを順次的にアクティブさせ半導体メモリ装置をテストモード（ＷＣＢＲモード）に設定させる。
【００３４】
図１０において、テストモード設定期間Ｔ１を参照すれば、書込イネーブル信号ＷＥＢ、カラムアドレスストローブ信号ＣＡＳＢ、ローアドレスストローブ信号ＲＡＳＢが順次的にアクティブされた後、所定時間遅延されてＰＷＣ  ＢＲ信号及びテストモード信号ＰＦＴＥが順次的にアクティブされテストモードが設定される。テストモード信号ＰＦＴＥがアクティブされてからスイッチング信号ＰＩＶＣＣ０，ＰＩＶＣＣ１、ＰＩＶＣＣ２，ＰＩＶＣＣ３が発生され、これと共に発生されたスイッチング信号ＰＩＶＣＣ０，ＰＩＶＣＣ１，ＰＩＶＣＣ２，ＰＩＶＣＣ３はテストモード時間Ｔ２の間−定に保たれる。
【００３５】
再び図７を参照すれば、ＰＲ信号はローアドレスストローブ信号ＲＡＳＢに基づき発生される信号であって、ローアドレスストローブ信号ＲＡＳＢがアクティブされた後、所定期間経過して“ハイ”レベルにアクティブされる。ＰＣ信号はカラムアドレスストローブ信号ＣＡＳＢに基づき発生される信号であって、カラムアドレスストローブ信号ＣＡＳＢがアクティブされた後、所定期間遅延され“ハイ”レベルとなる。ＰＷ信号は書込イネーブル信号ＷＥＢがアクティブされた後、所定期間遅延されアクティブされる信号である。ＰＲＯＲ信号はＲＯＲ（ＲＡＳＢ  ＯＮＬＹ  ＲＥＦＲＥＳＨ）リフレッシュモード時にイネーブルされる信号であり、ＰＣＢＲ信号はＣＢＲ（ＣＡＳＢ  ＢＥＦＯＲＥ  ＲＡＳＢ）リフレッシュモード時にイネーブルされる信号である。即ち、ＰＲＯＲ信号はローアドレスストローブ信号のみがリフレッシュされる際アクティブされる信号であり、ＰＣＢＲ信号はカラムアドレスストローブ信号ＣＡＳＢがアクティブされた後ローアドレスストローブ信号ＲＡＳＢがアクティブされる際発生される信号である。ＮＡＮＤゲート３４１、３４２で構成されたフリップフロップはＰＲ信号が“ロー”レベルならその出力が“ハイ”レベルにセットされ、ＰＣ信号が“ロー”レベルならその出力が“ロー”レベルにリセットされる。ＮＡＮＤゲート３４３及びインバータ３４４によりＰＲ信号及びＰＷ信号が論理積される。ＮＡＮＤゲート３４５はフリップフロップ３５５の出力とインバータ３４４の出力を論理積反転する。ＮＡＮＤゲート３４６、３４７よりなるフリップフロップ３５６はＮＡＮＤゲート３４５の出力が“ロー”レベルの場合にセットされ、ＰＲ信号が“ロー”レベルの場合にリセットされる。インバータ３４８はフリップフロップ３５６の出力を反転してＰＷＣＢＲ信号を出力する。そして、ＰＷＣＢＲ信号は書込イネーブル信号ＷＥＢ、カラムアドレスストローブ信号ＣＡＳＢ、ローアドレスストローブ信号ＲＡＳＢが順次的にアクティブされる場合に“ハイ”レベルにアクティブされる（図１０参照）。インバータ３４９はＰＷＣＢＲ信号を反転し、ＮＯＲゲート３５０はＰＲＯＲ信号とＰＣＢＲ信号とを論理和、反転して出力する。ＮＡＮＤゲート３５１、３５２よりなるフリップフロップ３５７はＰＷＣＢＲ信号が“ハイ”レベルの場合セットされ“ハイ”レベルとなり。ＰＲＯＲ信号とＰＣＢＲ信号の中何れかが“ハイ”レベルの場合リセットされ“ロー”レベルとなる。そして、書込イネーブル信号ＷＥＢとは関係なくカラムアドレスストローブ信号ＣＡＳＢアクティブされた後ローアドレスストローブ信号ＲＡＳＢがアクティブされると、図１０のＴ３期間からわかるように、テストモード信号ＰＦＴＥがインアクティブ状態に転換される。再び図７において、インバータ３５３、３５４はフリップフロップ３５７の出力を遅延してテストモード信号ＰＦＴＥを出力する。このようなテストモード信号発生部３４０の実施例によれば、図３乃至図５においてテストモード信号発生部３４０に印加される第１制御信号ΦＢには書込イネーブル信号ＷＥＢ、カラムアドレスストローブ信号ＣＡＳＢ、ローアドレスストローブ信号ＲＡＳＢが含まれ、図７においてはＰＲ信号、Ｐ��信号、ＰＷ信号、ＰＲＯＲ信号及びＰＣＢＲ信号の発生に関した回路等は略したが前記説明に基づき当業者が容易に具現しうる。
【００３６】
図８は図３乃至図５に示されたスイッチング信号発生部の実施例を示す回路図であって、入力部３６０、伝送ゲート部３７０、ラッチ部３８０及びデコーディング部３９０で構成されている。入力部３６０はＮＡＮＤゲート３６Ｌ３６２で構成され入力制御信号ＰＳＶＡ０が“ハイ”レベルの場合にチップ外部からアドレスピンを通して印加される信号であるＡ１とＡ２とを反転して出力する。伝送ゲート部３７０はインバータ３７２及び２つの伝送ゲート３７１、３７３で構成されテストモード信号ＰＦＴＥが“ロー”レベルの場合に入力部３６０の出力を伝送させる。伝送ゲート部３７０の出力はインバータ３８１、３８２、３８３、３８４で構成されたラッチ部３８０によりラッチされる。そしてラッチ部３８０の出力はテストモード信号ＰＦＴＥが“ハイ”レベルの期間の間−定に保たれる。インバータ３９１、３９２及びＮＡＮＤゲート３９３、３９４、３９５、３９６よりなるデコーディング部はテストモード信号ＰＦＴＥが“ハイ”レベルの場合にはラッチ部の出力をデコーディングしてスイッチング信号ＰＩＶＣＣ０，ＰＩＶＣＣ１、ＰＩＶＣＣ２，ＰＩＶＣＣ３を出力し、テストモード信号ＰＦＴＥが“ロー”レベルの場合には全て“ハイ”レベルのスイッチング信号ＰＩＶＣＣ０、ＰＩＶＣＣ１、ＰＩＶＣＣ２、ＰＩＶＣＣ３を出力する。従って、テストモードの場合には外部から印加される信号Ａ０、Ａ１に応じるスイッチング信号ＰＩＶＣＣ０、ＰＩＶＣＣ１、ＰＩＶＣＣ２、ＰＩＶＣＣ３が発生されるに反し、テストモードでない場合にはスイッチング信号ＰＩＶＣＣ０、ＰＩＶＣＣ１、ＰＩＶＣＣ２、ＰＩＶＣＣ３が全て“ハイ”レベルとなって図３乃至図５に示された各スイッチング抵抗部に含まれたＰＭＯＳトランジスター５１３、５１５、５２２、５２４は全て遮断状態である。従って、テストモード時間でない場合に、内部電圧変換回路は図６のＮＭＯＳ５１２、５１４、５２１、５２３のみにより形成される抵抗値の分配により決められる一定した電圧レベルの電源電圧を半導体装置の内部回路に供給することになる。
【００３７】
図９は図８に示されたスイッチング信号発生部において使用される入力制御信号ＰＳＶＡ０を発生する入力制御信号発生部の具体的な回路図であって、２つのＰＭＯＳトランジスター４０１、４０２と１つのＮＭＯＳトランジスター４０３で構成されている。ＮＭＯＳトランジスター４０３のゲートには内部電源が連結されているため常に導通状態を保つことになる。ＰＭＯＳトランジスター４０１のゲートは接地されており、そのソースにはテストモードのおいて外部から印加される高電圧レベルの信号が印加される。
【００３８】
図８及び図９に示されたスイッチング信号発生部３３０の実施例によれば、図３乃至図５に示されたスイッチング信号発生部３３０に印加される第２制御信号Φ２は各々アドレス入力ピン０、１、２に印加される信号Ａ０、Ａ１、Ａ２を含む。
【００３９】
図１０は本発明による半導体装置の内部電圧変換回路動作を説明するためのタイミング図である。Ａ１及びＡ２信号は各スイッチング抵抗部のスイッチングを制御する信号を発生するための信号であり、Ａ０はＡ１及びＡ２信号を入力するかを制御するための信号であり、ＲＡＳＢ、ＣＡＳＢ、ＷＥＢ信号はテストモードの設定及び解除のための信号であって、半導体チップの外部から印加される信号である。ＰＷＣＢＲ、ＰＦＴＥ、ＰＩＶＣＣ０−３信号は半導体チップの外部から印加される信号により内部電圧変換回路を制御するためチップ内部から発生される信号である。Ｔ１期間はテストモードが設定され、Ｔ２期間はテストが行われる期間であり、Ｔ３期間はテストモードが解除される期間である。
【００４０】
図１１は本発明による半導体装置の内部電圧変換回路の出力特性を示すグラフであって、図６に示されたようにスイッチング抵抗部を構成する場合における出力特性を示す。図１１において、１はスイッチング信号ＰＩＶＣＣ２、ＰＩＶＣＣ３が“ロー”レベルであり、スイッチング信号ＰＩＶＣＣ０またはＰＩＶＣＣ１が“ハイ”レベルの場合を示し、２はスイッチング信号ＰＩＶＣＣ０、ＰＩＶＣＣ１、ＰＩＶＣＣ２、ＰＩＶＣＣ３が全て“ハイ”レベルの場合を示し、３はスイッチング信号ＰＩＶＣＣ２またはＰＩＶＣＣ３が“ハイ”レベルであり、スイッチング信号ＰＩＶＣＣ０、ＰＩＶＣＣ１が“ロー”レベルの場合を示したものである。
【００４１】
【発明の効果】
前記したような半導体装置の内部電圧変換回路は内部電源の電圧レベルをチップの外部から印加される信号により調整できるのでテスト段階で内部電源の電圧レベルを多様に印加してテストが行える。よって、テスト段階における不良品に対するスクリーン機能が向上でき製品に対した信頼度を増加させうる。本発明は前記実施例に限定されなく、多くの変形が本発明の思想内で当分野の通常の知識を有する者により可能であることは明白である。
【図面の簡単な説明】
【図１】  従来の技術による半導体装置の内部電圧変換回路の一例を示した図面である。
【図２】  従来の技術による半導体装置の内部電圧変換回路の他の例を示した図面である。
【図３】  本発明の一実施例による半導体装置の内部電圧変換回路を示したブロック回路図である。
【図４】  本発明の他の実施例による半導体装置の内部電圧変換回路を示したブロック回路図である。
【図５】  本発明のさらに他の実施例による半導体装置の内部電圧変換回路を示したブロック回路図である。
【図６】  図３乃至図５に示されたスイッチング抵抗部の具体的な回路図である。
【図７】  図３乃至図５に示されたテストモード信号発生部の具体的な回路図である。
【図８】  図３乃至図５に示されたスイッチング信号発生部の具体的な回路図である。
【図９】  図８に示されたスイッチング信号発生部で使用される入力制御信号ＰＳＶＡ０を発生する入力制御信号発生部の具体的な回路図である。
【図１０】  本発明による半導体装置の内部電圧変換回路の動作を説明するための動作タイミング図である。
【図１１】  本発明による半導体装置の内部電圧変換回路の出力特性を示すグラフである。
【符号の説明】
１１０  比較器、１２０  プルアップトランジスター、３１０，３２０  スイッチング抵抗部、３３０  スイッチング信号発生部、３４０  テストモード信号発生部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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