(57)【特許請求の範囲】
【請求項１】
ツェナーザップダイオードを有する半導体装置であって、
上記ツェナーザップダイオードのアノード電極およびカソード電極がバリア金属層による下地金属層を有してなり、
上記アノード電極およびカソード電極の各アノード領域およびカソード領域に対するコンタクト部における互いの対向部が所定の幅ＸａおよびＸｃを有し、各長さをＬａおよびＬｃとするとき、Ｘａ＜Ｌａ，Ｘｃ＜Ｌｃに選定したことを特徴とする半導体装置。
【請求項２】
上記アノード電極およびカソード電極のコンタクト部の互いの対向部の各幅ＸａとＸｃとの差が、±１．２μｍ以内であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
上記アノード電極およびカソード電極のコンタクト部の各面積ＳａおよびＳｃの差ΔＳが、ＳａおよびＳｃのそれぞれの±２５％以内であることを特徴とする請求項１に記載の半導体装置。
【請求項４】
上記アノード電極およびカソード電極のコンタクト部の互いの対向部の各幅ＸａおよびＸｃが、０．７μｍ〜２．２μｍに選定されたことを特徴とする請求項１に記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置特にツェナーザップダイオードを有する半導体装置に係わる。
【０００２】
【従来の技術】
半導体装置例えば半導体集積回路において、例えば回路定数のトリミング方法として、ツェナーザップ方法が採られる。このツェナーザップ方法とは、集積回路内部に、ツェナーザップダイオードが、これに逆バイアスを印加することができるように挿入形成され、このツェナーザップダイオードにリーク電流のみが流れるオープン状態の回路部を構成しておき、必要に応じてこのツェナーザップダイオードに、逆バイアス印加によって数十ｍＡの高電流パルスによる逆方向過電流を印加してツェナーダイオードのアノード・カソード間を破壊短絡して上述のオープン状態の回路部を例えば通電状態として回路定数のトリミングを行うものである。
【０００３】
このツェナーザップダイオードは、例えばｎｐｎトランジスタによって構成し、そのエミッタ領域をカソード領域とし、ベース領域をアノード領域とし、これら領域にそれぞれＡｌもしくはＡｌに１％程度のＳｉ，Ｃｕ等を含む金属層をカソード電極とアノード電極をオーミックにコンタクトして形成する。
【０００４】
そして、このツェナーザップダイオードの破壊短絡は、アノード・カソード間のｐ−ｎ接合に上述した逆方向過電流の通電を行うことによって温度上昇を発生させ、更に、不純物の不均一、結晶欠陥、熱放散の不均一等の存在による局部的温度上昇、すなわちホットスポットの発生により、電流集中が生じ、瞬時的に局部的温度上昇とこれに伴う低抵抗領域の発生、接合破壊を生じさせ、その後続電流によって電極からのＡｌ原子の移動により、半導体表面のアノード・カソード間に渡るフィラメントを発生させて、カソード・アノード間を短絡させるものである。
【０００５】
ところで、近年、半導体集積回路の、より高密度化、小型化の要求に伴って電極や配線の細線化がはかられ、これに伴ってその回路素子例えばトランジスタにおける電極の各半導体領域に対するコンタクト抵抗の低減化が、より要求されるに伴って、その電極としてＡｌもしくはＡｌを含む合金による電極金属層を用いる場合、例えばその製造過程における熱処理等においてＡｌと半導体のＳｉとの反応によって抵抗の増加を生じることを回避するために、電極の下地層として、この反応を隔離する高融点金属例えばＴｉ、ＴｉＯＮ等のいわゆるバリア金属層による下地金属層を形成することが行われる。
【０００６】
ところが、このような電極構成を、ツェナーザップダイオードに適用すると、カソード・アノード間の破壊短絡すなわちフィラメントの形成に当たっては、逆にこのバリアメタルが、Ａｌの半導体中への移動を阻止することになって、その破壊短絡にきわめて大きなパルス電流を必要とすることになり、さらにこのようにして形成したフィラメントは、充分な低抵抗化が図られないとか、抵抗にばらつきが生じる。
【０００７】
【発明が解決しようとする課題】
このような不都合を回避する方法として、例えばツェナーザップダイオードのアノード電極においてのみ、バリア金属層による下地金属層の形成を回避するよういしたツェナーザップダイオードの提案もなされている。
しかしながら、このように、電極の一部をバリアメタル構造によらない構造とし、他の電極をバリアメタル構造とすることは製造工程数の増加を来し、量産性を阻害するという問題がある。
【０００８】
本発明においては、ツェナーザップダイオードを有する半導体装置において、そのアノード電極およびカソード電極の全てをバリア金属層を下地金属層として有するいわゆるバリアメタル構造とすることにより、製造工程の簡略化を図ることができるようにするにもかかわらず、ツェナーザップダイオードにおける短絡を確実に低抵抗をもって抵抗のばらつきを生じることがなく行うことができるようにした半導体装置を提供する。
【０００９】
【課題を解決するための手段】
本発明は、ツェナーザップダイオードを有する半導体装置において、そのアノード電極およびカソード電極がバリア金属層による下地金属層を有してなり、アノード電極およびカソード電極の各アノード領域およびカソード領域に対するコンタクト部における互いの対向部の幅をＸａおよびＸｃとし、長さをそれぞれＬａおよびＬｃとするとき、Ｘａ＜Ｌａ，Ｘｃ＜Ｌｃに選定した構成とする。
【００１０】
本発明においては、上述したように、そのアノード電極およびカソード電極の形状特定により、これら電極をいわゆるバリアメタル構造によることのない電極構造とするにもかかわらず、逆方向電流を大きくすることなくアノードおよびカソード間の半導体表面に、確実に低抵抗のフィラメントを形成することができるようにして、ツェナーダイオードの短絡破壊を確実に行うことができるようにする。
【００１１】
【発明の実施の形態】
本発明による半導体装置の実施の形態を説明する。
本発明は、ツェナーザップダイオードを有する半導体装置において、そのアノード電極およびカソード電極がバリア金属層による下地金属層を有してなり、アノード電極およびカソード電極の各アノード領域およびカソード領域に対するコンタクト部における互いの対向部の幅をＸａおよびＸｃとし、長さをそれぞれＬａおよびＬｃとするとき、Ｘａ＜Ｌａ，Ｘｃ＜Ｌｃに選定した構成とする。
【００１２】
アノード電極およびカソード電極のコンタクト部の互いの対向部の各幅ＸａとＸｃとの差は、±１．２μｍ以内とする。
アノード電極およびカソード電極のコンタクト部の各面積ＳａおよびＳｃの差ΔＳがＳａおよびＳｃの双方に関して±２５％以内とする。
アノード電極およびカソード電極のコンタクト部の互いの対向部の各幅ＸａおよびＸｃが、０．７μｍ〜２．２μｍに選定された構成とする。
【００１３】
図面を参照して本発明による半導体装置の実施例を説明する。
図１および図２は、本発明による半導体装置例えば半導体集積回路のツェナーザップダイオード部の一例の平面図であり、図２はその断面図である。
この実施例においては、ｎｐｎ型シリコントランジスタ構成によってツェナーザップダイオードを構成した場合である。
【００１４】
この場合、例えばｐ型Ｓｉよりなる半導体基体１上に、ｎ型のＳｉよりなる半導体層２をエピタキシャル成長してなる半導体基板３を用意する。
この半導体基板３には、ツェナーザップダイオードや、他の回路素子を相互に分離するｐ型のアイソレーション領域４が、半導体層２を横切ってｐ型の不純物が例えば拡散あるいはイオン注入等によって形成される。
半導体層３の、アイソレーション領域４によって囲まれた部分が、ｎｐｎ型トランジスタのコレクタ領域５に相当する領域であり、このコレクタ領域５にｐ型のベース領域に相当するｐ型のアノード領域６が、ｐ型不純物の拡散、イオン注入等によって形成される。、更にこのアノード領域６上に、半導体基板３の表面に臨んで電極取出し領域７がｐ型不純物の拡散、イオン注入等によって形成され、更に、この電極取出し領域７と所要の間隔を保持してｎ型の不純物が拡散、イオン注入等によって導入されてトランジスタのエミッタ領域に相当する領域によってカソード領域８が半導体基板３の同様の表面に臨んで形成される。
【００１５】
半導体基板３の表面には、ＳｉＯ2 等の絶縁層９がＣＶＤ法（化学的気相成長法）等によって形成され、これにアノード領域６上の電極取出し領域７上およびカソード領域８上にそれぞれ電極のコンタクト窓９Ｗが、例えばフォトリソグラフィを用いたパターンエッチングによって穿設される。
そして、これらコンタクト窓９Ｗを通じて、電極取出し領域７上およびカソード領域８上に、それぞれアノード電極１０およびカソード電極１１をオーミックにコンタクトする。
これら電極１０および１１は、それぞれ例えばＴｉ，ＴｉＯＮ，Ｗ等の高融点金属による下地層１２を全面的にスパッタリング等によって形成し、これの上にＡｌ，Ａｌに１％程度のＳｉや、Ｃｕを添加したＡｌ合金による電極金属層１３を全面的にスパッタリング等によって形成して後、これら電極金属層１３およびこれの下の下地層１２を、所要のパターンに例えばフォトリソグラフィを用いたパターンエッチングを行うことによって同時に形成することができる。
【００１６】
このようにして、それぞれアノード領域６およびカソード領域８が形成され、これら領域間のｐ−ｎ接合Ｊの端縁が半導体基板３の表面に臨んで形成されたツェナーザップダイオードが構成される。
【００１７】
このツェナーザップダイオードを構成するｎｐｎ型トランジスタは、言うまでもなく、図示しないが半導体集積回路を構成する他の回路素子としての例えばｎｐｎ型トランジスタと同時に形成することができる。
【００１８】
そして、本発明においては、例えば図３に、このツェナーザップダイオードにおける各アノード電極１０と、カソード電極１１との、コンタクト窓９Ｗを通じて、各アノード領域６（図示の例ではアノード領域６に形成された電極取出し領域７）に対するコンタクト部２１および２２のみの平面的相互の配置パターンを示すように、互いの対向部における各幅ＸａおよびＸｃを、各コンタクト部２０および２１の各長さＬａおよびＬｃに比し小に、すなわちＸａ＜Ｌａ，Ｘｃ＜Ｌｃに選定する。
【００１９】
また、アノード電極１０およびカソード電極１１のコンタクト部２０および２１の互いの対向部の各幅ＸａとＸｃとの差、すなわちＸａ−Ｘｃは、±１．２μｍ以内とする。
また、アノード電極１０およびカソード電極１１のコンタクト部２０および２１の各面積ＳａおよびＳｃの差ΔＳは、ＳａおよびＳｃの双方の±２５％以内とする。
また、  アノード電極１０およびカソード電極１１のコンタクト部２０および２１の互いの対向部の各幅ＸａおよびＸｃは、それぞれ０．７μｍ〜２．２μｍに選定される。
【００２０】
図１および図３に示した例では、アノード電極１０およびカソード電極１１が共に長方形とされ、かつこれら電極１０および１１のコンタクト部２０および２１もまた長方形とした場合で、下地金属層１２の厚さは、１００ｎｍ〜２００ｎｍ例えば１３０ｎｍに選定され、このときアノード電極１０およびカソード電極１１間に逆方向の過電流印加によってアノード・カソード間のｐ−ｎ接合Ｊを横切って図１に示すように、フィラメントＦが、安定して、０．５μｍ以上例えば１μｍの幅に形成された。
【００２１】
本発明構成によるツェナーザップダイオードは、上述したように、Ｘａ＜Ｌａ，Ｘｃ＜Ｌｃに選定するものであることから、そのコンタクト面積は充分に大とした状態で、両電極１０および１１のコンタクト部２０および２１の互いに対向する側の幅ＸａおよびＸｃを、上述したように、０．７μｍ〜２．２μｍという小なる幅に選定しても、ツェナーダイオードを短絡するためのすなわちフィラメントＦの形成のために数ｍＡ〜数十ｍＡの大電流を、電極１０および１１に印加した場合においても、これら電極にダメージが生じることを回避できる。
【００２２】
そして、このように、両電極１０および１１のコンタクト部２０および２１の互いに対向する側の幅ＸａおよびＸｃを、上述したように、０．７μｍ〜２．２μｍという小なる幅に選定することによって、両電極間の通電電流を充分集中できることから、確実に半導体基板の表面において電極金属層からのＡｌ原子の移動、したがって、フィラメントＦの形成を効果的に、したがって、確実に行うことができた。
【００２３】
そして、このツェナーザップダイオードのフィラメントＦ形成による破壊短絡後のオン抵抗値の平均値ｘと標準偏差σの３倍の和（ｘ＋３σ）が１００Ω以下であることを目標値とすると、本発明構成によれば、これを得ることができる。
【００２４】
すなわち、図４、図５、図６は、それぞれ上述した本発明構成において、アノード電極１０およびカソード電極１１を、共にバリアメタル構成とし、その下地金属層１２の厚さを１３０ｎｍの厚さとしたときの、アノード電極とカソード電極の各幅ＸａとＸｃとの差に対する（ｘ＋３σ）の変化、各面積の差に対する（ｘ＋３σ）の変化、アノード電極およびカソード電極の各幅を同一幅としてその幅を変化させたときの（ｘ＋３σ）の変化を示したものである。
【００２５】
これら図４〜図６によって明らかなように、上述したように、Ｘａ−Ｘｃは、±１．２μｍ以内とし、各面積ＳａおよびＳｃの差が、互いに２５％以内であり、各幅ＸａおよびＸｃを、それぞれ０．７μｍ〜２．２μｍに選定することにより、オン抵抗値の平均値ｘと標準偏差σの３倍の和（ｘ＋３σ）が１００Ω以下とすることができることが分かる。
【００２６】
更に、図１〜図３で説明した構成による本発明装置におけるツェナーザップダイオードの実施例１および２と、これに比較される比較例１および２を同一半導体基板３上に、それぞれカソードおよびアノードの電極およびコンタクト部を長方形とし、その互いの対向部の幅をＸｃおよびＸａ、長さをＬｃおよびＬａとして各４０個作製した試料について、逆方向過電流の通電によってフィラメントＦの形成を行ってダイオードの破壊短絡を行ったときのオン抵抗の平均値ｘの測定結果と、その標準偏差σと、ｘ＋３σを、表１に示す。各例において、両電極のコンタクト部２０および２１の間隔は、２μｍ〜３μｍに選定した。また、表１中ΔＳの割合とは、カソード電極およびアノード電極の各面積ＳｃおよびＳａのうち小なる方の面積ＳｃおよびＳａとの比、すなわち、Ｓｃ＜Ｓａにおいては、（ΔＳ／Ｓｃ）×１００〔％〕であり，Ｓａ＜Ｓｃにおいては、（ΔＳ／Ｓａ）×１００〔％〕を示す。
【００２７】
【表１】
0003799714.tif 000002
【００２８】
実施例１と比較例１とを比較して明らかなように、カソード電極同志、アノード電極同志の面積を一定とした場合においても、Ｘａ＜Ｌａ，Ｘｃ＜Ｌｃに選定した実施例１は、この関係に選定しない比較例１に比してオン抵抗の標準偏差σが小さいこと、すなわちばらつきが小さいことが分かる。
また、実施例２と比較例２とを比較して明らかなように、カソード電極とアノード電極の面積比が余り大きい場合には、同様にオン抵抗の標準偏差σが大きくなる。
【００２９】
上述の構成では、アノード電極２０およびカソード電極２１のコンタクト部２０および２１を、それぞれ長方形のパターンとした場合であるが、このような形状に限られるものではなく、例えば図７にその平面的相互の配置パターンを示すように、それぞれ互いの対向部において幅狭とされた台形パターンとするなど種々の構成をとることができる。
また、上述した例では、ｎｐｎ型トランジスタ構造とした場合であるが、ｐｎｐトランジスタそのほかのｐ−ｎ接合によってツェナーザップダイオードを構成することができる。
【００３０】
上述したように、本発明によれば、アノード電極およびカソード電極を、共にバリアメタルを有する構造、すなわち高融点金属層による下地金属層１２が形成された構成とするにもかかわらず、確実にフィラメントＦの形成、すなわちツェナーザップダイオードの破壊短絡を行うことができる。
【００３１】
【発明の効果】
上述のように、本発明によれば、アノード電極およびカソード電極を、共にバリアメタルを有する構造、すなわち高融点金属層による下地金属層が形成された構成とするにもかかわらず、確実にフィラメントＦの形成、すなわちツェナーザップダイオードの破壊短絡を行うことができるので、一部の電極に関してバリアメタルすなわち高融点金属層による下地金属層が形成されないようにする構造とすることを回避できる。したがって、このように、一部の電極に関してバリアメタルすなわち高融点金属層による下地金属層が形成されないようにする構造とするための繁雑な製造工程を回避でき、これによって量産性の向上、コストの低減化を図ることができる。
【図面の簡単な説明】
【図１】本発明による半導体装置の一例の要部の概略平面図である。
【図２】本発明による半導体装置の一例の要部の概略断面図である。
【図３】本発明による半導体装置の一例のアノード電極およびカソード電極の各アノード領域およびカソード領域に対するコンタクト部の平面的相互の配置パターン図である。
【図４】オン抵抗のばらつきの、アノード電極およびカソード電極の各コンタクト部の対向幅の差との依存性の測定結果を示す図である。
【図５】オン抵抗のばらつきの、アノード電極およびカソード電極の各コンタクト部の面積差との依存性の測定結果を示す図である。
【図６】オン抵抗のばらつきの、アノード電極およびカソード電極の各コンタクト部の各対向幅との依存性の測定結果を示す図である。
【図７】本発明による半導体装置の他の例のアノード電極およびカソード電極の各アノード領域およびカソード領域に対するコンタクト部の平面的相互の配置パターン図である。
【符号の説明】
１  半導体基体、２  半導体層、３  半導体基板、４  アイソレーション領域、６  アノード領域、７  電極取出し領域、８  カソード領域、９  絶縁層、１０  アノード電極、１１  カソード電極、２０  アノード電極のコンタクト部、２１  カソード電極のコンタクト部
【図１】
0003799714.tif 000003
【図２】
0003799714.tif 000004
【図３】
0003799714.tif 000005
【図４】
0003799714.tif 000006
【図５】
0003799714.tif 000007
【図６】
0003799714.tif 000008
【図７】
0003799714.tif 000009