(57)【特許請求の範囲】
【請求項１】
第１導電形の半導体層と、該半導体層の表面側に複数個設けられる第２導電形の拡散領域からなるボディ領域と、該ボディ領域のそれぞれの表面側に形成される第１導電形の拡散領域と、該第１導電形拡散領域と前記第１導電形の半導体層により挟まれ、前記ボディ領域の表面側周囲の全周に形成されるチャネル領域とから複数個のトランジスタセルが形成され、該複数個のトランジスタセルが一列ごとに半ピッチ分ずれるように配列して形成され、前記半導体層の表面に絶縁膜を介して少なくとも前記チャネル領域の表面を覆うようにゲート電極が設けられると共に、前記複数個のトランジスタセルの一列目の２個と２列目の１個とで隣接する３個のトランジスタセルの交点部分に、平面形状で前記２個側が細く、前記１個側が底面となるほぼ３角形状または該３角形状の底面が逆台形状をした前記ゲート電極の除去部が形成されてなる絶縁ゲート型半導体装置。
【請求項２】
前記トランジスタセルが平面形状で４角形または６角形に形成されてなる請求項１記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は縦型二重拡散ＭＯＳＦＥＴや絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）などの絶縁ゲート型半導体装置に関する。さらに詳しくは、ゲート配線抵抗を大きくしないで、かつ、ゲート容量を小さくしてスイッチング時間を早くすることができる絶縁ゲート型半導体装置に関する。
【０００２】
【従来の技術】
従来の縦型二重拡散ＭＯＳＦＥＴ（ＤＭＯＳＦＥＴ）は、たとえば図４（ａ）に示されるような構造になっている。すなわち、たとえばｎ+ 形の半導体基板２１ａ上にエピタキシャル成長され、ドレイン領域とするｎ形の半導体層（エピタキシャル成長層）２１の表面側にｐ形不純物を拡散することによりｐ形のボディ領域２２が形成され、そのボディ領域２２の表面側にｎ+ 形のソース領域２３が形成されている。ボディ領域２２の端部およびその外側の半導体層２１上にゲート酸化膜２４を介してゲート電極２５が設けられている。そして、ソース領域２３と接続するようにＡｌなどによりソース電極２６が形成され、半導体基板２１ａの裏面にドレイン電極２７が形成されることにより、ボディ領域２２の端部がドレイン領域（半導体層）２１とソース領域２３とで挟まれたチャネル領域２８上のゲート酸化膜２４を介したゲート電極２５によりオンオフが制御されるトランジスタが形成されている。
【０００３】
図４（ａ）では１つのボディ領域２２の周囲にソース領域が形成されて周囲にチャネル領域２８が形成された部分（１個のトランジスタセル）の断面図が示されているが、実際にはこのボディ領域２２が、図４（ｂ）に一部の平面説明図が示されるように、マトリクス状に形成され、トランジスタセルが沢山形成され、大電流に対応するパワーＭＯＳＦＥＴが形成されている。
【０００４】
図４（ｂ）は、ソース電極２６が設けられる前のゲート電極２５が設けられた状態の一部の平面説明図で、同図に示されるように、ｐ形のボディ領域２２の周囲の全面にゲート電極２５が設けられている。このように、ゲート電極２５がソース電極２６のコンタクト部を除いて全面に設けられると、ゲート電極２５とドレイン領域（基板）２１との間に入力容量Ｃiss や帰還容量Ｃrss が形成され、スイッチング動作を行う場合、スイッチング時間が遅くなるという問題がある。
【０００５】
このようなゲート容量を低減させるため、ドレイン領域上のゲート電極の一部を除去することが考えられ、たとえば特開平６−３１８７０５号公報には、チャネル領域上のみにゲート電極を形成して、それ以外の全面を除去したり、チャネル領域上のみに正確に残すのが難しいことに鑑みて、図５に示されるように、セル２２の並ぶ列の間を帯状３０に除去して、ドレイン領域と対面するゲート電極２５を２０〜７０％にすることにより、入力容量の低減を図る方法が開示されている。
【０００６】
【発明が解決しようとする課題】
ゲート電極とドレイン領域間の容量を低減するだけの観点からは前述のように、ゲート電極の一部が除去されることにより容量を低減させることができるが、図５に示されるようにストライプ状に電極が除去されると、隣接する複数個のトランジスタセルのゲート電極が一列ごとに分離され、各セルのゲート電極への電気的接続は、各列の端部からしか行えないため、直列抵抗が増大して各セルのゲート電極に等しい電圧を供給できないという問題がある。
【０００７】
本発明はこのような問題を解決するためになされたもので、ゲート容量を低減させて早いスイッチング速度を得ながら、ゲート抵抗の増大を防止し、各トランジスタセルのゲートに等しい電圧を印加することができる絶縁ゲート型半導体装置を提供することを目的とする。
【０００９】
【課題を解決するための手段】
本発明による絶縁ゲート型半導体装置は、第１導電形の半導体層と、該半導体層の表面側に複数個設けられる第２導電形の拡散領域からなるボディ領域と、該ボディ領域のそれぞれの表面側に形成される第１導電形の拡散領域と、該第１導電形拡散領域と前記第１導電形の半導体層により挟まれ、前記ボディ領域の表面側周囲の全周に形成されるチャネル領域とから複数個のトランジスタセルが形成され、該複数個のトランジスタセルが一列ごとに半ピッチ分ずれるように配列して形成され、前記半導体層の表面に絶縁膜を介して少なくとも前記チャネル領域の表面を覆うようにゲート電極が設けられると共に、前記複数個のトランジスタセルの一列目の２個と２列目の１個とで隣接する３個のトランジスタセルの交点部分に、平面形状で前記２個側が細く、前記１個側が底面となるほぼ３角形状または該３角形状の底面が逆台形状をした前記ゲート電極の除去部が形成されている。
【００１０】
この構造にすることにより、配列されるトランジスタセルのチャネル領域から離れた部分にゲート電極の除去部が設けられているため、チャネル領域上にかからないようにゲート電極の除去部が設けられやすいと共に、各トランジスタセルのゲート電極が相互に連結され、各トランジスタセルのチャネル領域上のゲート電極への信号の供給に支障を来すことなく、低抵抗で各トランジスタセルのゲート電極に電圧の印加がなされる。一方、ゲート電極とドレイン領域との間の容量は、ゲート電極の除去部により低減し、スイッチング速度を高速に維持することができる。
【００１１】
これらの構成にされることにより、ゲート抵抗を上昇させることなく、かつ、ゲート電極とドレイン領域間の容量を低下させて、高速のスイッチング速度を得ることができる。なお、ボディ領域やトランジスタセルの平面形状で４角形とか６角形は、その角部が面状にとられたり、円弧に形成される場合も含む意味である。また、除去部の平面形状は、３角形状（角部が面状にとられたり、円弧に形成されるものを含む、以下同じ）や４角形以上の多角形状、円形形状などに形成し得る。
【００１２】
【発明の実施の形態】
つぎに、図面を参照しながら本発明の絶縁ゲート型半導体装置について説明をする。
【００１３】
本発明の絶縁ゲート型半導体装置の基礎となる縦型ＭＯＳＦＥＴの構成例が図１に示されるように、ドレイン領域１とする第１導電形（たとえばｎ形）の半導体層の表面側に規則的に第２導電形（ｐ形）の拡散領域（ボディ領域）２が複数個マトリクス状に形成されている。そして、複数個のボディ領域２のそれぞれの表面側にｎ形の拡散領域が形成されてソース領域３とされ、そのソース領域３と前記ｎ形の半導体層１により挟まれ、ボディ領域２の表面側にチャネル領域８が形成されることにより、複数個のトランジスタセル（以下、単にセルともいう）が規則的に形成されている（一点鎖線Ａはセルの境界線を示す）。このチャネル領域８の表面側に絶縁膜４を介してゲート電極５が設けられている。そして、このゲート電極５には、セルの角部でチャネル領域８上にかからないように一定の形状で除去されて除去部１０が形成されている。なお、１１はソースコンタクト部である。
【００１４】
ドレイン領域１とする半導体層は、ｎ+ 形半導体基板１ａ上にｎ形の半導体層がエピタキシャル成長されることにより形成されている。そして、半導体基板１ａの裏面に図示しないＮｉやＡｕなどからなる金属膜が設けられてドレイン電極が形成され、表面側には図示しない絶縁膜が設けられると共に、ソースコンタクト部１１の絶縁膜が除去されてＡｌなどの蒸着により図示しないソース電極が形成されることにより、縦型ＭＯＳＦＥＴが形成されている。
【００１５】
図１に示される例では、ポリシリコン膜などからなるゲート電極５がソースコンタクト部１１以外にも、４個の隣接するボディ領域２の対向部、すなわち隣接する４個のセルの交点部分に、チャネル領域８上にかからないように除去部１０が形成されている。この除去部１０は、ゲート電極５とドレイン領域１との間に発生する容量を低減させるためで、容量の減少のためだけならチャネル領域８上にかからないように除去すればよいのであるが、本発明では、後述する図３に示されるように、ゲート抵抗を増大させないように工夫がされているため、各トランジスタセルのチャネル領域から一番遠い部分、すなわち各セルの角部の隣接するセルと接する部分（交点部分）に、隣接するボディ領域２との間隔がほぼ等しくなるような形状で除去部１０が形成されている。
【００１６】
前述の除去部１０の平面形状は、正８角形ではなく、図２に示されるように、各セルの角部のチャネル領域８に除去部１０の角部が当らないような菱形形状などの、他の多角形形状（四角形以上）のものや、図に示されるように、除去部１０の角部が取られてｃ面にされるものもある。
【００１７】
本発明の絶縁ゲート型半導体装置では、ボディ領域２（セル）の配置が、縦横に規則的に並んだマトリクス状の配置ではなく、図３にボディ領域２およびセルの境界Ａが平面説明図で示されるように、ボディ領域２（セル）の配置を、一列ごとに半ピッチづつずらせて配置する構造になっており、その方がトランジスタセルの密度を上げて特性を向上させることができる。そのようなセルの配置に対する効果的な本発明の除去部１０の形状が図３に示されている。
【００１８】
図３（ａ）に示される例は、ボディ領域２が平面形状で４角形（角部は円弧になっている）に形成されると共に、一列ごとに半ピッチづつずれて形成されている。そのため、各セルの境界線Ａもボディ領域２と相似の４角形状で一列ごとに半ピッチづつずれている。このようなセルの配置の場合、図３（ａ）に示されるように、同じ列で隣接する２個のセルＳ１、Ｓ２の角部の交点とその隣の列のセルＳ３の辺部との交点部分Ｏに除去部１０が形成される。この構造では、同じ列で隣接する２個のセルＳ１、Ｓ２の角部Ｏがチャネル領域からの距離が大きいため、動作に寄与しないところであり、ゲート電極５の除去部１０の面積を大きくして、辺部で接する隣の列のセルＳ３にはあまり食い込まないような、平面形状で大略３角形状（厳密には、３角形の頂点が落とされると共に底面に逆台形状部分が形成された形状）に形成されている。このようなセルの配置および除去部１０の形状にすることが、スイッチング特性などの特性が最も優れていた。なお、除去部１０はそれぞれのセルの交差部で独立して設けられ、隣接する除去部１０は連結しない方が隣接するセルのゲート電極５を分離しないため好ましい。すなわち、隣接する各セルのゲート電極は相互に連結されていることが、ゲート抵抗を低下させることができて好ましい。
【００１９】
図３（ｂ）〜（ｃ）に示される例は、セルが一列ごとに半ピッチづつずれて形成されると共に、ボディ領域２が正６角形状に形成され、隣接する各ボディ領域２からの距離が等しくなる分割線であるセルの境界線Ａも、ボディ領域２の辺部に対応して角部を有する６角形状に形成された例である。このようなセルの配置の場合、除去部１０を設ける位置は、隣接する３個のセルの角部の交点部分になる。しかも、各セルへの除去部１０の広がりはそれぞれ同等の面積になるように形成され、図３（ｂ）は正６角形の形状に形成された例であり、図３（ｃ）は、正３角形状（図では角部がカットされている）に形成された例である。このように隣接するセルの交点部分に各セルへの面積が均等になるような形状に除去部１０が形成されても、隣接するセルＳ１、Ｓ２、Ｓ３間のゲート電極５はそれぞれ連結されてゲート抵抗を小さくすることができると共に、ゲート容量を低減させてスイッチング速度を速くすることができる。
【００２０】
このような除去部１０を形成するには、ゲート電極５とするポリシリコン膜を成膜した後に、チャネル領域８上にかからないようにマスクをパターニングしてポリシリコン膜をエッチングすることにより行われる。この際に、ソースコンタクト部１１も同時にエッチングすることができる。そして、その後に図示しない層間絶縁膜としてのＳｉＯ2 などをＣＶＤ法などにより成膜し、さらにソースコンタクト部１１のみの絶縁膜を除去することにより、ソース領域３をボディ領域２の中心部と共に露出させ、前述のように図示しないソース電極を形成する。
【００２１】
本発明の縦型ＭＯＳＦＥＴによれば、ゲート電極（ゲート配線）５を部分的にエッチングして除去しているため、ゲート電極５とドレイン領域１との間の容量が大幅に低減される。その結果、ゲートにかかる総電荷量であるＱｇを低くすることができ、スイッチングスピードが非常に向上する。一方、各セルのチャネル領域上のゲート電極は、隣接するセル間ですべて連結されており、ゲート抵抗の増大は来さない。その結果、各セルのゲート電極への信号の伝達は遅延することなく高特性の動作をする。
【００２２】
なお、前述の例は、縦型ＭＯＳＦＥＴであったが、縦型ＭＯＳＦＥＴに限定されず、絶縁ゲート型バイポーラトランジスタなどの絶縁ゲートを有する半導体装置に同様に適用することができる。
【００２３】
【発明の効果】
以上説明したように、本発明によれば、ゲート抵抗の増大を来すことなく、ゲート容量を低下させることができるため、スイッチング速度の速い高特性の絶縁ゲート型の半導体装置が得られる。
【図面の簡単な説明】
【図１】  本発明の絶縁ゲート型半導体装置の基礎となる縦型ＭＯＳＦＥＴの一部断面斜視説明図である。
【図２】図１のゲート電極の除去部の他の構成例を示す説明図である。
【図３】  本発明の絶縁ゲート型半導体装置のセル配置およびゲート電極除去部の構成例の説明図である。
【図４】従来の縦型ＭＯＳＦＥＴの一部の断面説明図である。
【図５】従来の縦型ＭＯＳＦＥＴのゲート容量を減らす例の説明図である。
【符号の説明】
１    コレクタ領域
２    ボディ領域
３    ソース領域
４    ゲート絶縁膜
５    ゲート電極
８    チャネル領域
１０    除去部
Ａ    セル境界線
【図１】
0003817380.tif 000002
【図２】
0003817380.tif 000003
【図３】
0003817380.tif 000004
【図４】
0003817380.tif 000005
【図５】
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