(57)【特許請求の範囲】
【請求項１】
半導体基板上の絶縁層の上に設けられ、下部電極，上部電極及び下部電極と上部電極との間に介在する容量絶縁膜から構成される記憶容量部と、
上記記憶容量部の上部電極，容量絶縁膜にそれぞれ連続して設けられた容量絶縁膜延長部及び上部電極延長部と、
上記上部電極延長部及び上記容量絶縁膜延長部の下方に位置する部分を含むように設けられたダミー導体部材と、
上記上部電極延長部及び容量絶縁膜延長部の側面に亘って設けられ、上記ダミー導体部材に接続される導体サイドウォールと、
上記ダミー導体部材に電気的に接続される上層配線と
を備えている半導体記憶装置。
【請求項２】
請求項１記載の半導体記憶装置において、
上記導体サイドウォールは、上記上部電極延長部及び容量絶縁膜延長部の側面を全周に亘って覆っていることを特徴とする半導体記憶装置。
【請求項３】
請求項１又は２記載の半導体記憶装置において、
上記ダミー導体部材は、上記下部電極と同じ導体膜から形成されたダミー下部電極であり、
上記導体サイドウォールは、上記上部電極延長部と上記ダミー下部電極とを互いに接続していることを特徴とする半導体記憶装置。
【請求項４】
請求項３記載の半導体記憶装置において、
上記絶縁層を挟んで上記記憶容量部の下方に形成されたビット線と、
上記ビット線と同じ導体膜から形成された局所配線と、
上記絶縁層を貫通してダミー下部電極と上記局所配線とを接続する導体プラグとをさらに備えていることを特徴とする半導体記憶装置。
【請求項５】
請求項３記載の半導体記憶装置において、
上記絶縁層の下方において半導体基板上に設けられた素子分離用絶縁膜と、
上記半導体基板の上記素子分離用絶縁膜によって囲まれる領域に設けられ、ゲート電極と上記半導体基板内で上記ゲート電極の両側に設けられた不純物拡散層とを有するメモリセルトランジスタと、
上記素子分離用絶縁膜の上に設けられ、上記ゲート電極と同じ導体膜から形成された局所配線と、
上記層間絶縁膜を貫通して上記局所配線に接続される導体プラグと
をさらに備えていることを特徴とする半導体記憶装置。
【請求項６】
請求項３記載の半導体記憶装置において、
上記半導体基板に設けられ、ゲート電極と上記半導体基板内で上記ゲート電極の両側に設けられた不純物拡散層とを有するメモリセルトランジスタと、
上記半導体基板の上記不純物拡散層とは離間して設けられたもう１つの不純物拡散層から形成された局所配線と、
上記絶縁層を貫通して上記局所配線に接続される導体プラグと
をさらに備えていることを特徴とする半導体記憶装置。
【請求項７】
請求項１又は２記載の半導体記憶装置において、
上記ダミー導体部材は、上記絶縁層に設けられたトレンチを埋める導体膜からなる局所配線であることを特徴等する半導体記憶装置。
【請求項８】
請求項１又は２記載の半導体記憶装置において、
上記ダミー導体部材は、上記下部電極と同じ導体膜から形成されたダミー下部電極であり、
上記導体サイドウォールは、上記上部電極延長部と上記ダミー下部電極とに接触しており、
上記上層配線は上記ダミー下部電極に接触していることを特徴とする半導体記憶装置。
【請求項９】
請求項１〜８のうちいずれか１つに記載の半導体記憶装置において、
上記記憶容量部は、筒状の下部電極，容量絶縁膜及び上部電極を有していることを特徴とする半導体記憶装置。
【請求項１０】
下部電極，上部電極及び下部電極と上部電極との間に介在する容量絶縁膜から構成される記憶容量部と、上記記憶容量部の上部電極に電気的に接続される上層配線とを備えている半導体記憶装置の製造方法であって、
半導体基板上の絶縁層の上に第１の導体膜を形成した後、第１の導体膜をパターニングして、互いに離れた位置に下部電極とダミー用膜とを形成する工程（ａ）と、
上記下部電極及び上記ダミー下部電極用膜を覆う誘電体膜を形成する工程（ｂ）と、
上記誘電体膜を覆う第２の導体膜を形成する工程（ｃ）と、
上記第２の導体膜の上に、上記下部電極の全体及び上記ダミー用膜の一部を覆うエッチングマスクを形成する工程（ｄ）と、
上記第２の導体膜，上記誘電体膜及び上記ダミー用膜をパターニングして、上記誘電体膜から上記容量絶縁膜及び容量絶縁膜延長部を形成し、上記第２の導体膜から上記上部電極及び上部電極延長部を形成し、上記ダミー用膜からダミー下部電極を形成する工程（ｅ）と、
上記工程（ｅ）の後に、基板上に第３の導体膜を堆積した後、異方性エッチングにより第３の導体膜をエッチバックして、上記第２の導体膜，上記誘電体膜及びダミー下部電極の側端面のうち露出している領域を覆う導体サイドウォールを形成する工程（ｆ）とを含んでいる半導体記憶装置の製造方法。
【請求項１１】
請求項１０記載の半導体記憶装置の製造方法において、
上記工程（ｄ）では、上記エッチングマスクとしてハードマスクを形成することを特徴とする半導体記憶装置の製造方法。
【請求項１２】
請求項１０記載の半導体記憶装置の製造方法において、
上記工程（ａ）の前に、
上記絶縁層の上に段差用絶縁膜を形成する工程と、
上記段差用絶縁膜に、上記記憶容量部が形成される第１の開口部と上記ダミー下部電極が形成される第２の開口部とを形成する工程とをさらに含み、
上記工程（ａ）では、上記第１の開口部の側面及び底面の上に上記下部電極を形成し、上記第２の開口部の側面及び底面の上に上記ダミー下部電極を形成しておいて、
上記工程（ｄ）では、上記第２の開口部の一部のみを覆うように上記エッチングマスクを形成することを特徴とする半導体記憶装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置及びその製造方法に関し、特に、高誘電体膜や強誘電体膜を用いるもののメモリセル構造に関するものである。
【０００２】
【従来の技術】
近年、大容量のメモリ容量と高速のデータ転送速度を要求されるマルチメディア機器向けに、高性能ロジック回路にＤＲＡＭを混載したＤＲＡＭ混載プロセスが実用化されている。
【０００３】
しかしながら、従来のＤＲＡＭプロセスは、記憶容量部となるキャパシタの容量絶縁膜の形成に高温の熱処理を必要とするために、高性能ロジック回路におけるトランジスタの不純物拡散層の不純物濃度プロファイルを悪化させるなどの不具合がある。また、ＤＲＡＭやＦｅＲＡＭなどのメモリ単体プロセスにおいても、メモリセルトランジスタの微細化を図る上では、できるだけ高温の熱処理は回避することが好ましい。
【０００４】
そこで、記憶容量部の容量誘電体膜として、低温での形成が可能でメモリセルサイズの微細化が可能な高誘電体膜を用いたＭＩＭ（Metal-Insulator-Metal ）キャパシタの開発が必須となっている。この高誘電体膜としては、ＢＳＴ膜（（ＢａＳｒ）ＴｉＯ3 膜）などのペロブスカイト構造を有する誘電体膜がある。一方、このＭＩＭキャパシタのメタル電極を構成する材料としては耐酸化性の強いＰｔが一般的には有望視されている。また、強誘電体膜としても、ＳＢＴ膜（ＳｒＢｉ2Ｔａ2Ｏ9 膜）やＢＴＯ膜（Ｂｉ4Ｔｉ3Ｏ12膜）などのペロブスカイト構造を有する誘電体膜がよく用いられる。
【０００５】
【発明が解決しようとする課題】
しかしながら、従来の記憶容量部となるＭＩＭキャパシタにおいては、以下のような不具合があった。
【０００６】
まず、容量絶縁膜の上に設けられているＰｔ電極（上部電極）に直接なコンタクト孔を形成すると、コンタクトプラグを形成する時の還元雰囲気等がキャパシタの特性に悪影響を及ぼすおそれがある。一般に、誘電体膜は酸化物であることが多いので、還元雰囲気によって誘電体膜中の酸素欠損を生じることなどがあるからである。特に、容量絶縁膜が高誘電体膜や強誘電体膜である場合には、酸素欠損を生じるおそれが強い。特に、ペロブスカイト構造を有する誘電体膜においては、酸素欠損による特性の劣化が顕著に現れる。
【０００７】
また、従来Ｐｔ電極を使用していなかったＤＲＡＭなどのデバイスにおいては、新規材料であるＰｔ電極へのコンタクト形成などの工程では既存の設備との共用化が難しく、専用設備での運用が必要となってくる。例えば層間絶縁膜にＰｔ電極に到達するコンタクト孔を開口した時など、Ｐｔ電極が露出したときにはＰｔがスパッタリングされるので、チャンバの壁面やチャンバ内の部材などにＰｔが付着している。このチャンバをそのまま使用すると、トランジスタの活性領域などにＰｔが侵入して、トランジスタ動作に悪影響を及ぼすおそれがあるからである。
【０００８】
本発明の目的は、容量絶縁膜上のＰｔなどからなる上部電極に直接ではなく間接的に接続される配線層を設ける手段を講ずることにより、ＭＩＭキャパシタの特性のよい半導体記憶装置及びその製造方法を提供することにある。
【０００９】
また、本発明は、専用設備を不要として製造コストを低減できる半導体記憶装置及びその製造方法を提供することをも目的としている。
【００１０】
【課題を解決するための手段】
本発明の半導体記憶装置は、半導体基板上の絶縁層の上に設けられ、下部電極，上部電極及び下部電極と上部電極との間に介在する容量絶縁膜から構成される記憶容量部と、上記記憶容量部の上部電極，容量絶縁膜にそれぞれ連続して設けられた容量絶縁膜延長部及び上部電極延長部と、上記上部電極延長部及び上記容量絶縁膜延長部の下方に位置する部分を含むように設けられたダミー導体部材と、上記上部電極延長部及び容量絶縁膜延長部の側面に亘って設けられ、上記ダミー導体部材に接続される導体サイドウォールと、上記ダミー導体部材に電気的に接続される上層配線とを備えている。
【００１１】
これにより、上層配線を上部電極に直接接続させる必要はなくなるので、上部電極をＰｔ膜などによって構成したときにも、容量絶縁膜が還元性雰囲気にさらされることに起因する容量絶縁膜の特性の劣化を防止することができる。
【００１２】
上記導体サイドウォールが、上記上部電極延長部及び容量絶縁膜延長部の側面を全周に亘って覆っていることにより、容量絶縁膜への還元性雰囲気の侵入を確実に抑制することができる。
【００１３】
上記ダミー導体部材は、上記下部電極と同じ導体膜から形成されたダミー下部電極であり、上記導体サイドウォールは、上記上部電極延長部と上記ダミー下部電極とを互いに接続していることが好ましい。
【００１４】
上記絶縁層を挟んで上記記憶容量部の下方に形成されたビット線と、上記ビット線と同じ導体膜から形成された局所配線と、上記絶縁層を貫通してダミー下部電極と上記局所配線とを接続する導体プラグとをさらに備えることにより、ビット線用の導体膜を利用して、ビット線下置き型のメモリに適した構造が得られる。
【００１５】
上記絶縁層の下方において半導体基板上に設けられた素子分離用絶縁膜と、上記半導体基板の上記素子分離用絶縁膜によって囲まれる領域に設けられ、ゲート電極と上記半導体基板内で上記ゲート電極の両側に設けられた不純物拡散層とを有するメモリセルトランジスタと、上記素子分離用絶縁膜の上に設けられ、上記ゲート電極と同じ導体膜から形成された局所配線と、上記層間絶縁膜を貫通して上記局所配線に接続される導体プラグとをさらに備えることにより、ゲート電極用の導体膜（ポリシリコン膜など）を利用して、ビット線下置き型のメモリとビット線上置き型のメモリとの双方に適用しうる構造が得られる。
【００１６】
上記半導体基板に設けられ、ゲート電極と上記半導体基板内で上記ゲート電極の両側に設けられた不純物拡散層とを有するメモリセルトランジスタと、上記半導体基板の上記不純物拡散層とは離間して設けられたもう１つの不純物拡散層から形成された局所配線と、上記絶縁層を貫通して上記局所配線に接続される導体プラグとをさらに備えることにより、ソース・ドレイン領域を形成するためのプロセスを利用して、ビット線下置き型のメモリとビット線上置き型のメモリとの双方に適用しうる構造が得られる。
【００１７】
上記ダミー導体部材は、上記絶縁層に設けられたトレンチを埋める導体膜からなる局所配線であることによっても、ビット線下置き型のメモリとビット線上置き型のメモリとの双方に適用しうる構造が得られる。
【００１８】
上記ダミー導体部材は、上記下部電極と同じ導体膜から形成されたダミー下部電極であり、上記導体サイドウォールは、上記上部電極延長部と上記ダミー下部電極とに接触しており、上記上層配線は上記ダミー下部電極に接触していることにより、比較的簡素な構造で、ビット線下置き型のメモリとビット線上置き型のメモリとの双方に適用しうる構造が得られる。
【００１９】
上記記憶容量部は、筒状の下部電極，容量絶縁膜及び上部電極を有していることにより、比較的高密度にメモリセルを配置した半導体記憶装置が得られる。
【００２０】
本発明の半導体記憶装置の製造方法は、下部電極，上部電極及び下部電極と上部電極との間に介在する容量絶縁膜から構成される記憶容量部と、上記記憶容量部の上部電極に電気的に接続される上層配線とを備えている半導体記憶装置の製造方法であって、半導体基板上の絶縁層の上に第１の導体膜を形成した後、第１の導体膜をパターニングして、互いに離れた位置に下部電極とダミー下部電極とを形成する工程（ａ）と、上記下部電極及び上記ダミー下部電極を覆う誘電体膜を形成する工程（ｂ）と、上記誘電体膜を覆う第２の導体膜を形成する工程（ｃ）と、上記第２の導体膜の上に、上記下部電極の全体及び上記ダミー下部電極の一部を覆うエッチングマスクを形成する工程（ｄ）と、上記第２の導体膜，上記誘電体膜及び上記ダミー用膜をパターニングして、上記誘電体膜から上記容量絶縁膜及び容量絶縁膜延長部を形成し、上記第２の導体膜から上記上部電極及び上部電極延長部を形成し、上記ダミー用膜からダミー下部電極を形成する工程（ｅ）と、上記工程（ｅ）の後に、基板上に第３の導体膜を堆積した後、異方性エッチングにより第３の導体膜をエッチバックして、上記第２の導体膜，上記誘電体膜及びダミー下部電極の側端面のうち露出している領域を覆う導体サイドウォールを形成する工程（ｆ）とを含んでいる。
【００２１】
この方法により、工程（ａ）において、ダミー下部電極が記憶容量部の下部電極と同時に形成され、その後、工程（ｆ）において、導体サイドウォールにより下部電極とダミー下部電極とが互いに接続される構造となる。しかも、工程（ａ）から（ｆ）までの間において、従来のプロセスよりもフォトリソグラフィー工程を増大する必要はない。よって、簡素な工程で、容量絶縁膜の特性の劣化を回避することができる。
【００２２】
上記工程（ｄ）では、上記エッチングマスクとしてハードマスクを形成することにより、工程（ｅ）におけるパターニング精度の向上を図ることができる。
【００２３】
上記工程（ａ）の前に、上記絶縁層の上に段差用絶縁膜を形成する工程と、上記段差用絶縁膜に、上記記憶容量部が形成される第１の開口部と上記ダミー下部電極が形成される第２の開口部とを形成する工程とをさらに含み、上記工程（ａ）では、上記第１の開口部の側面及び底面の上に上記下部電極を形成し、上記第２の開口部の側面及び底面の上に上記ダミー下部電極を形成しておいて、上記工程（ｄ）では、上記第２の開口部の一部のみを覆うように上記エッチングマスクを形成することにより、高密度にメモリセルを配置した半導体記憶装置が得られる。
【００２４】
【発明の実施の形態】
（第１の実施形態）
本実施形態においては、本発明を、ビット線が記憶容量部よりも下方に設けられているいわゆるビット線下置き型のＤＲＡＭメモリセル構造に適用した例について説明する。
【００２５】
図１（ａ），（ｂ）は、それぞれ順に、本発明の第１の実施形態における半導体記憶装置のうちメモリ部の一部の構造を示す断面図、及び上部電極・導体サイドウォール構造を示す平面図である。また、図２（ａ）〜（ｃ）は、本実施形態における半導体記憶装置の製造工程を示す断面図である。以下、本実施形態における半導体記憶装置の構造と製造方法とについて、順に説明する。ここで、本実施形態の各図においては、メモリ部の構造のみを示すが、本実施形態の半導体記憶装置は、図示されていないロジック回路部においてロジック回路素子が設けられている混載型デバイスである。ただし、ロジック回路素子の構造自体は、直接本発明の本質とは関係がないので、図示を省略するものとする。
【００２６】
−メモリセルの構造−
図１（ａ）に示すように、本実施形態の半導体記憶装置であるＤＲＡＭのメモリセルにおいて、ｐ型のＳｉ基板１０の表面部には、活性領域を囲む素子分離用絶縁膜１１と、ｎ型不純物を導入して形成されたソース領域１２及びドレイン領域１３とが互いに離間して設けられている。なお、ｐ型のＳｉ基板１０のうちソース領域１２とドレイン領域１３との間に介在する部分がチャネル領域として機能する。また、Ｓｉ基板１０の活性領域上において、ソース領域１２とドレイン領域１３との間には酸化シリコンからなるゲート酸化膜１４が設けられ、ゲート酸化膜１４の上にはポリシリコンからなるゲート電極１５（ワード線の一部）が設けられ、ゲート電極１５の側面上には酸化膜サイドウォール１６が設けられている。上記ソース領域１２，ドレイン領域１３，チャネル領域，ゲート酸化膜１４及びゲート電極１５によりメモリセルトランジスタＴＲが形成されている。なお、図１（ａ）に示す断面においては、メモリセルトランジスタＴＲのゲートとして機能していないゲート電極１５が示されているが、これらは図１（ａ）とは異なる断面においては、メモリセルトランジスタのゲートとして機能している。そして、各ゲート電極１５は、紙面にほぼ直交する方向に延びて、ＤＲＡＭのワード線となっている。
【００２７】
また、Ｓｉ基板１０の上には、素子分離用絶縁膜１１，ゲート電極１５及び酸化膜サイドウォール１６を覆うＢＰＳＧからなる第１層間絶縁膜１８が設けられており、第１層間絶縁膜１８を貫通してソース領域１２に到達するＷ（タングステン）からなる下層メモリセルプラグ２０ａと、第１層間絶縁膜１８を貫通してドレイン領域１３に到達するビット線プラグ２０ｂとが設けられている。さらに、第１層間絶縁膜１８の上には、ビット線プラグ２０ｂに接続されるＷ／Ｔｉの積層膜からなるビット線２１ａと、ビット線２１ａとは同じＷ／Ｔｉの積層膜からなる局所配線２１ｂとが設けられている。また、第１層間絶縁膜１８の上には、プラズマＴＥＯＳからなる第２層間絶縁膜２２が設けられている。そして、第２層間絶縁膜２２を貫通して下層メモリセルプラグ２０ａに到達する上層メモリセルプラグ３０ａと、第２層間絶縁膜２２を貫通して局所配線２１ｂに到達するダミーセルプラグ３０ｂと、第２層間絶縁膜２２を貫通して局所配線２１ｂに到達する配線プラグ３０ｃとが設けられている。
【００２８】
また、第２層間絶縁膜２２の上には、ＴｉＡｌＮからなる下部バリアメタル３２ａと、その上に形成されたＰｔからなる下部電極３３ａと、ＴｉＡｌＮからなるダミーバリアメタル３２ｂと、その上に形成されたダミー下部電極３３ｂとが設けられている。さらに、第２層間絶縁膜２２及び下部電極３３ａ，ダミー下部電極３３ｂを覆うＢＳＴ膜（（ＢａＳｒ）ＴｉＯ3 膜）３４と、ＢＳＴ膜３４を覆うＰｔ膜３５と、Ｐｔ膜３５を覆うＴｉＡｌＮからなる上部バリアメタル３６と、上部バリアメタル３６を覆うＳｉＯ2 からなるハードマスク３７とが設けられている。ＢＳＴ膜３４のうち下部電極３３ａに接する部分が容量絶縁膜３４ａであり、ＢＳＴ膜３４のうちダミー下部電極３３ｂに接する部分が容量絶縁膜延長部３４ｂである。また、Ｐｔ膜３５のうち下部電極３３ａに対向する部分が上部電極３５ａであり、Ｐｔ膜３５のうちダミー下部電極３３ｂに対向する部分が上部電極延長部３５ｂである。上記下部バリアメタル３２ａ及び下部電極３３ａにより、ＤＲＡＭメモリセルのストレージノードＳＮが構成されている。また、下部電極３３ａ，容量絶縁膜３４ａ及び上部電極３５ａにより、記憶容量部ＭＣが構成されている。
【００２９】
そして、ハードマスク３７，上部バリアメタル３６，Ｐｔ膜３５及びＢＳＴ膜３４の側面に亘って、ＴｉＡｌＮからなる導体サイドウォール４０が設けられている。この導体サイドウォール４０は、図１（ｂ）に示すように、Ｐｔ膜３５及びＢＳＴ膜３６の全周囲を取り囲んでおり、特にダミー下部電極３３ｂが存在している部位においては、導体サイドウォール４０は上部バリアメタル３６，上部電極延長部３５ｂ，容量絶縁膜延長部３４ｂ，ダミー下部電極３３ｂ及びダミーバリアメタル３２ｂの各側面上に設けられている。すなわち、導体サイドウォール４０は、上部電極延長部３５ｂとダミー下部電極３３ｂ（ダミーバリアメタル３２ｂ）とを互いに電気的に接続している。
【００３０】
さらに、第２層間絶縁膜２２及びハードマスク３７の上には、プラズマＴＥＯＳからなる第３層間絶縁膜４１が設けられていて、第３層間絶縁膜４１には、配線プラグ３０ｃに接触するＣｕ配線４２が埋め込まれている。
【００３１】
すなわち、図１（ａ），（ｂ）に示す構造において、記憶容量部ＭＣ，ストレージノードＮＣ，メモリセルトランジスタＴＲなどを含む有効メモリセル領域Ｒecと、ダミー下部電極３３ｂ，容量絶縁膜延長部３４ｂ，上部電極延長部３５ｂ，ダミーセルプラグ３０ｂなどを含むダミーセル領域Ｒdcとが存在することになる。
【００３２】
本実施形態の特徴は、上部電極３５ａ又は上部電極延長部３５ｂ（上部バリアメタル３６）に接触するプラグが設けられておらず、導体サイドウォール４０，ダミー下部電極３３ｂ，ダミーセルプラグ３０及び局所配線２１ｂによって上部電極３５ａが上層の配線（Ｃｕ配線４２）に接続されている点である。
【００３３】
そして、図１（ｂ）に示すように、上部電極３５ａを構成するＰｔ膜３５（上部バリアメタル３６）は多数のメモリセルによって共有化されており、Ｐｔ膜３５の下方には、多数の下部電極３３ａ（下部バリアメタル３２ａ）と、１つのダミー下部電極３３ｂ（ダミーバリアメタル３２ｂ）とが設けられている。ダミー下部電極３３ｂ（ダミーバリアメタル３２ｂ）は、Ｐｔ膜３５の下方に複数個設けてもよいが、ダミー下部電極３３ｂ（ダミーバリアメタル３２ｂ）は、Ｐｔ膜３５のいずれか一部の下方に設けられていれば、上部電極３５ａとダミー下部電極３３ｂとが電気的に接続される。
【００３４】
本実施形態によると、上部電極を構成しているＰｔ膜３５（上部バリアメタル３６）に接触するプラグが存在しないので、第３層間絶縁膜４１及びハードマスク３７にプラグを埋め込むためのコンタクト孔を形成する必要がない。したがって、従来の構造のごとく、上部電極にコンタクト孔を形成するためのドライエッチング（プラズマエッチング）工程において、上部電極を構成するＰｔ膜が露出することがない。つまり、Ｐｔ膜が露出している状態で還元性雰囲気にさらされると、ＢＳＴなどからなる容量絶縁膜（特に高誘電体膜）に酸素欠損を生じるおそれがある。ここで、本実施形態のごとくＰｔ膜の上にＴｉＡｌＮからなる上部バリアメタルが設けられていても、上部バリアメタルは薄いこと、コンタクト孔のエッチングの際には通常オーバーエッチングが行なわれるのでコンタクト孔がＰｔからなる上部電極に達する可能性が大きいことなどを考慮すると、上部バリアメタルに容量絶縁膜の酸素欠損の防止機能を期待することはできない。それに対し、本実施形態においては、Ｐｔ膜３５の上方にコンタクト孔が形成されないので、Ｐｔ膜が還元性雰囲気にさらされることに起因する容量絶縁膜３４ａの酸素欠損を確実に回避することができる。
【００３５】
また、層間絶縁膜にコンタクト孔を開口する工程で、Ｐｔ膜３５が露出することがないので、コンタクト孔形成のためのエッチングを、ロジック回路素子を形成するためのプロセスなどと同じ装置（チャンバなど）内で行なうことができる。なお、Ｐｔからなる下部電極３３ａ，ダミー下部電極３３ｂや、上部電極３５ａの形成自体は、Ｐｔ膜形成用の専用設備で行なうので、ロジック回路素子を形成するための装置を汚染するおそれは本来的に生じない。
【００３６】
さらに、例えばメモリ・ロジック混載デバイスのためのプロセスにおいては、フォトリソグラフィー工程の削減のために、ロジック回路素子の不純物拡散層にコンタクト孔を開口すると同時にＰｔ膜へのコンタクト孔を行なうことが好ましい。かかる場合にも、本実施形態においては、Ｗ／Ｔｉの積層膜からなる局所配線２１ｂへのコンタクト孔の形成と同時にロジック回路素子の不純物拡散層にコンタクト孔を形成すればよいので、ロジック素子の不純物拡散層内へのＰｔの侵入に起因するトランジスタ特性の劣化の発生を回避することができる。
【００３７】
−メモリセルの製造方法−
次に、本実施形態における半導体記憶装置のメモリセルの製造工程について、図２（ａ）〜（ｃ）を参照しながら説明する。
【００３８】
図２（ａ）に示す工程で、以下の処理を行なう。まず、ｐ型のＳｉ基板１０に、活性領域を囲む素子分離用絶縁膜１１を形成し、活性領域に、ソース領域１２及びドレイン領域１３と、ゲート酸化膜１４と、ゲート電極１５と、酸化膜サイドウォール１６とからなるメモリセルトランジスタを形成する。このメモリセルトランジスタの形成工程は、熱酸化，ポリシリコン膜の形成及びパターニング，イオン注入等の周知の技術を用いて周知の手順により行なわれる。
【００３９】
次に、メモリセルトランジスタの上に、ＢＰＳＧ膜を堆積した後、アニールとＣＭＰ（化学機械的研磨）による平坦化とを行なって第１層間絶縁膜１８を形成する。さらに、第１層間絶縁膜１８を貫通してソース領域１２，ドレイン領域１３にそれぞれ到達するコンタクト孔を形成する。次に、コンタクト孔内及び第１層間絶縁膜１８の上にｎ型ポリシリコン膜を形成した後、ＣＭＰにより平坦化を行なうことにより、各コンタクト孔にポリシリコン膜を埋め込んで、下層メモリセルプラグ２０ａとビット線プラグ２０ｂとを形成する。
【００４０】
次に、第１層間絶縁膜１８の上にＷ／Ｔｉ積層膜を堆積した後、エッチングによりＷ／Ｔｉ積層膜をパターニングして、ビット線プラグ２０ｂに接続されるビット線２１ａと、この段階では他の部材と接続されずに孤立している局所配線２１ｂとを形成する。その際、Ｗ膜のパターニングの時にはＴｉ膜の表面が露出した時を検出してＷ膜のエッチング終了時期を判定し、Ｔｉ膜のパターニングの時には、ポリシリコンよりなる第１のメモリセルプラグ２０ａに対して高い選択比が得られる条件でエッチングを行う。
【００４１】
次に、基板上に、プラズマＴＥＯＳ膜を堆積した後、ＣＭＰ（化学機械的研磨）による平坦化を行なって第２層間絶縁膜２２を形成する。さらに、第２層間絶縁膜２２を貫通して、下層メモリセルプラグ２０ａと局所配線２１ｂ（２箇所）とにそれぞれ到達するコンタクト孔を形成する。次に、コンタクト孔内にＷ膜を形成した後、ＣＭＰにより平坦化を行なうことにより、各コンタクト孔にＷ膜を埋め込んで、下層メモリセルプラグ２０ａに接続される上層メモリセルプラグ３０ａと、２箇所で局所配線２１ｂにそれぞれ接触するダミーセルプラグ３０ｂ及び配線プラグ３０ｃとを形成する。
【００４２】
次に、第２層間絶縁膜２２の上に、厚みが約３０ｎｍのＴｉＡｌＮ膜と、厚みが約３０ｎｍのＰｔ膜とを順次堆積する。そして、ＴｉＡｌＮ膜とＰｔ膜とをパターニングすることにより、第２層間絶縁膜２２の上に、上層ストレージノード３０ａに接続される下部バリアメタル３２ａ及びその上のＰｔからなる下部電極３３ａと、ダミーセルプラグ３０ｂに接続されるダミーバリアメタル３２ｂ及びその上のダミー下部電極３３ｂとを形成する。ここで、Ｐｔ膜をパターニングする時には、下地であるＴｉＡｌＮ膜に対して高い選択が得られる条件でエッチングを行ない、ＴｉＡｌＮ膜をパターニングする時には下地であるＷからなる上層メモリセルプラグ３０ａが掘れ下がらないように、選択比の高い条件でエッチングを行なう。
【００４３】
次に、図２（ｂ）に示す工程で、第２層間絶縁膜２２，下部電極３３ａ及びダミー下部電極３３ｂを覆う厚みが約３０ｎｍのＢＳＴ膜（（ＢａＳｒ）ＴｉＯ3 膜）と、厚みが約３０ｎｍのＰｔ膜と、厚みが約３０ｎｍのＴｉＡｌＮ膜と、ＳｉＯ2 膜とを順次堆積する。そして、ＳｉＯ2 膜をパターニングしてハードマスク３７を形成した後、ハードマスク３７を用いたドライエッチングにより、ＴｉＡｌＮ膜と、Ｐｔ膜と、ＢＳＴ膜とを順次パターニングして、有効メモリセル領域Ｒec及びダミーセル領域Ｒdcを覆う上部バリアメタル３６と、上部電極３５ａ及び上部電極延長部３５ｂを含むＰｔ膜３５と、容量絶縁膜３４ａ及び容量絶縁膜延長部３４ｂを含むＢＳＴ膜３４とを形成する。
【００４４】
次に、図２（ｃ）に示す工程で、基板上に、厚みが約５０ｎｍの導体膜であるＴｉＡｌＮ膜を堆積した後、ＴＩＡｌＮ膜を例えば異方性ドライエッチングによりエッチバックして、図２（ｃ）に示す断面において、ハードマスク３７，上部バリアメタル３６，Ｐｔ膜３５，ＢＳＴ膜３４，ダミー下部電極３３ｂ及びダミーバリアメタル３２ｂの各側面に亘って、導体サイドウォール４０を形成する。ただし、ダミーセル領域Ｒdcが存在しない断面においては、導体サイドウォール４０は、ハードマスク３７，上部バリアメタル３６，Ｐｔ膜３５及びＢＳＴ膜３４の各側面に亘って形成される。
【００４５】
さらに、第３層間絶縁膜４１の堆積と平坦化、第３層間絶縁膜４１へのトレンチの形成、トレンチへのＣｕ配線４２の埋め込み（ダマシン法）などを行なうことにより、図１（ａ）に示すメモリセルの断面構造が得られる。
【００４６】
本実施形態における製造方法によると、従来のプロセスにおけるフォトリソグラフィー工程を増やすことなく、第３層間絶縁膜４１及びハードマスク３７に、Ｐｔ膜３５（上部バリアメタル３６）の上に到達するコンタクト孔を形成する工程を回避することができる。すなわち、第３層間絶縁膜４１に配線埋め込み用トレンチを形成する場合など、一般に、Ｃｕ配線の形成工程においては、還元雰囲気でのアニールがよく用いられる。したがって、上部バリアメタル３６の上にコンタクト孔が形成されると、水素が薄い上部バリアメタル３６を通って、あるいはオーバーエッチングによりＰｔ膜３５が露出した場合には直接にＰｔ膜３５に接触するので、水素がＰｔ膜３５を通過してＢＳＴ膜３４に達することがある。その場合、ＢＳＴ膜３４中の酸素が失われて酸素欠損を生じるなど、容量絶縁膜３４ａの特性の劣化を招くおそれがある。それに対し、本実施形態のごとく、Ｐｔ膜３５の上に到達するコンタクト孔を形成する工程を回避することにより、かかる原因による容量絶縁膜３４ａの特性の劣化を確実に抑制することができる。そして、Ｃｕ配線４２を形成する工程は、従来の上部電極にプラグを形成する工程に対応し、局所配線２１ｂや配線コンタクト３０ｃの形成はメモリセルを形成する工程を利用して実施でき、導体サイドウォール４０を形成する工程はフォトリソグラフィー工程なしで実施できるので、従来のプロセス，つまりＰｔ膜（上部バリアメタル）上に直接プラグを設けるプロセスよりもフォトリソグラフィー工程が増えることはない。
【００４７】
なお、本実施形態においては、上部電極３５ａ及び下部電極３３ａをＰｔにより構成し、上部バリアメタル３６をＴｉＡｌＮにより構成したが、これらの部材を、耐酸化性を持つ他の導体材料により構成してもよい。また、容量絶縁膜３４ａをＢＳＴにより構成したが、他の高誘電体材料により構成してもよい。特に、構造式がＡＢＯ3 によって表されるペロブスカイト構造を有する誘電体膜の場合には、酸素原子が還元によって失われやすいので、本発明を適用することにより、大きな実効が得られる。
【００４８】
また、本発明は、本実施形態のような混載デバイスに限られず、汎用のＤＲＡＭあるいはＦｅＲＡＭ等の金属電極を用いるキャパシタを有する半導体記憶装置にも適用できることはいうまでもない。
【００４９】
なお、第１の実施形態におけるＷ／Ｔｉ膜からなる局所配線２１ｂ，ダミーセルプラグ３０ｂを設けずに、ダミー下部バリアメタル３２ｂ及びダミー下部電極３３ｂを図中右方に延長して、その延長部に接触するＣｕ配線４２を設けてもよい。その場合にも、上部電極３５とＣｕ配線４２とが接続されるからである。そして、この場合にも、容量絶縁膜３４ａの特性劣化を防止することができる。その場合、ダミー下部電極３３ｂの下方にプラグが不要なので、ダミー下部電極３３ｂの面積を小さくできるという利点がある。
【００５０】
（第２の実施形態）
図３は、第２の実施形態における半導体記憶装置のうちメモリ部の一部の構造を示す断面図である。
【００５１】
同図に示すように、本実施形態のメモリ部の構造が第１の実施形態と異なる点は、第１の実施形態におけるＷ／Ｔｉ膜からなる局所配線２１ｂ，ダミーセルプラグ３０ｂ，ダミー下部バリアメタル３２ｂ及びダミー下部電極３３ｂが設けられておらず、第２層間絶縁膜２２に形成されたトレンチを埋めるＷからなる局所配線２３が設けられている点である。この局所配線２３は、上層ストレージノード３０ａと同時に形成されている。その他の部材は、上記図１（ａ）に示す部材と同じであり、それらの部材には図１（ａ）と同じ符号が付されている。
【００５２】
本実施形態によると、Ｗからなる局所配線２３及び導体サイドウォール４０を介して、上部電極３５ａとＣｕ配線４２とが電気的に接続される。そして、本実施形態においても、第３層間絶縁膜４１に、上部電極３５ａを構成するＰｔ膜３５（上部バリアメタル３６）に到達するコンタクト孔を形成する必要がない。よって、本実施形態により、上記第１の実施形態と同様に、容量絶縁膜３４ａの特性の劣化防止や、メモリセル形成のための専用の設備不要化などの効果を発揮することができる。
【００５３】
それに加えて、本実施形態では、ダミー下部電極を設ける必要がないので、第１の実施形態に比べてメモリ部の占有面積を小さくすることができるという利点がある。
【００５４】
（第３の実施形態）
図４は、第３の実施形態における半導体記憶装置のうちメモリ部の一部の構造を示す断面図である。
【００５５】
同図に示すように、本実施形態のメモリ部の構造が第１の実施形態と異なる点は、第１の実施形態におけるＷ／Ｔｉ膜からなる局所配線２１ｂの代わりに、素子分離用絶縁膜１１の上にポリシリコンからなる局所配線２４が設けられ、さらに、第１層間絶縁膜１８を貫通して局所配線２４に接触する下層ダミーセルプラグ２０ｃと、第１層間絶縁膜１８を貫通して局所配線２４に接触する下層配線プラグ２０ｄとが設けられている点である。そして、本実施形態においては、ダミーセルプラグ３０ｂは下層ダミーセルプラグ２０ｃに、配線プラグ３０ｃは下層配線プラグ２０ｄにそれぞれ接続されている。局所配線２４は、ゲート電極１５と同時に形成されている。その他の部材は、上記図１（ａ）に示す部材と同じであり、それらの部材には図１（ａ）と同じ符号が付されている。
【００５６】
本実施形態によると、ダミー下部電極３３ｂ，ダミー下部バリアメタル３２ｂ，ダミーセルプラグ３０ｂ，下層ダミーセルプラグ２０ｃ，局所配線２４，下層配線プラグ２０ｄ及び配線プラグ３０ｃを介して、上部電極３５ａとＣｕ配線４２とが電気的に接続される。そして、本実施形態においても、第３層間絶縁膜４１に、上部電極３５ａを構成するＰｔ膜３５（上部バリアメタル３６）に到達するコンタクト孔を形成する必要がない。よって、本実施形態により、上記第１の実施形態と同様に、容量絶縁膜３４ａの特性の劣化防止や、メモリセル形成のための専用の設備不要化などの効果を発揮することができる。
【００５７】
（第４の実施形態）
図５は、第４の実施形態における半導体記憶装置のうちメモリ部の一部の構造を示す断面図である。
【００５８】
同図に示すように、本実施形態のメモリ部の構造が第１の実施形態と異なる点は、第１の実施形態におけるＷ／Ｔｉ膜からなる局所配線２１ｂの代わりに、Ｓｉ基板１０中に不純物拡散層からなる局所配線２５が設けられ、さらに、第１層間絶縁膜１８を貫通して局所配線２５に接触する下層ダミーセルプラグ２０ｃと、第１層間絶縁膜１８を貫通して局所配線２５に接触する下層配線プラグ２０ｄとが設けられている点である。そして、本実施形態においては、ダミーセルプラグ３０ｂは下層ダミーセルプラグ２０ｃに、配線プラグ３０ｃは下層配線プラグ２０ｄにそれぞれ接続されている。局所配線２５は、ソース・ドレイン領域１２，１３と同時に形成されている。その他の部材は、上記図１（ａ）に示す部材と同じであり、それらの部材には図１（ａ）と同じ符号が付されている。
【００５９】
本実施形態によると、ダミー下部電極３３ｂ，ダミー下部バリアメタル３２ｂ，ダミーセルプラグ３０ｂ，下層ダミーセルプラグ２０ｃ，局所配線２５，下層配線プラグ２０ｄ及び配線プラグ３０ｃを介して、上部電極３５ａとＣｕ配線４２とが電気的に接続される。そして、本実施形態においても、第３層間絶縁膜４１に、上部電極３５ａを構成するＰｔ膜３５（上部バリアメタル３６）に到達するコンタクト孔を形成する必要がない。よって、本実施形態により、上記第１の実施形態と同様に、容量絶縁膜３４の特性の劣化防止や、メモリセル形成のための専用の設備不要化などの効果を発揮することができる。
【００６０】
（第５の実施形態）
上記第１〜第４の実施形態においては、本発明をビット線下置き型のＤＲＡＭメモリセル構造に適用した例について説明したが、本実施形態においては、本発明を、ビット線が記憶容量部よりも上方に設けられたビット線上置き型のＤＲＡＭメモリセル構造に適用した例について説明する。図６は、第５の実施形態における半導体記憶装置のうちメモリ部の一部の構造を示す断面図である。図７（ａ）〜（ｃ）は、第５の実施形態における半導体記憶装置の製造工程を示す断面図である。以下、本実施形態における半導体記憶装置の構造と製造方法とについて、順に説明する。ここで、本実施形態の各図においては、メモリ部の構造のみを示すが、本実施形態の半導体記憶装置は、第１の実施形態と同様に、図示されていないロジック回路部においてロジック回路素子が設けられている混載型デバイスである。ただし、ロジック回路素子の構造自体は、直接本発明の本質とは関係がないので、図示を省略するものとする。
【００６１】
図６に示すように、本実施形態のメモリ部は、第３の実施形態と同様に、第１の実施形態におけるＷ／Ｔｉ膜からなる局所配線２１ｂの代わりに、素子分離用絶縁膜１１の上にポリシリコンからなる局所配線２４が設けられ、さらに、第１層間絶縁膜１８を貫通して局所配線２４に接触する下層ダミーセルプラグ２０ｃと、第１層間絶縁膜１８を貫通して局所配線２４に接触する下層配線プラグ２０ｄとが設けられている。
【００６２】
また、本実施形態においては、記憶容量部ＭＣやダミーセルが第１層間絶縁膜１８の上に設けられており、ダミー下部電極（ダミー下部バリアメタル３２ｂ）が直接下層ダミーセルプラグ２０ｃに、Ｃｕ配線４２は直接下層配線プラグ２０ｄにそれぞれ接続されている。局所配線２４は、ゲート電極１５と同じポリシリコン膜から形成されている。
【００６３】
さらに、ビット線プラグ２０ｂの上には、第２層間絶縁膜２２を貫通してビット線プラグ２０ｂに到達する上層ビット線プラグ５１と、上層ビット線プラグ５１の側面を覆う絶縁体サイドウォール５２と、ハードマスク３７，上部バリアメタル３６，Ｐｔ膜３５及びＢＳＴ膜３４の側面と、絶縁体サイドウォール５２との間に設けられたＴｉＡｌＮからなる導体サイドウォール４０と、第３層間絶縁膜４１に埋め込まれたＣｕ膜からなるビット線５３とが設けられている。つまり、ビット線が記憶容量部ＭＣよりも上方に設けられたビット線上置き型ＤＲＡＭメモリセルの構造を備えている。
【００６４】
図６における他の部材は、上記図１（ａ）に示す部材と同じであり、それらの部材には図１（ａ）と同じ符号が付されている。
【００６５】
本実施形態によると、ダミー下部電極３３ｂ，ダミー下部バリアメタル３２ｂ，ダミーセルプラグ３０ｂ，下層ダミーセルプラグ２０ｃ，局所配線２４及び下層配線プラグ２０ｄを介して、上部電極３５ａとＣｕ配線４２とが電気的に接続される。そして、本実施形態においても、第３層間絶縁膜４１に、上部電極３５ａを構成するＰｔ膜３５（上部バリアメタル３６）に到達するコンタクト孔を形成する必要がない。よって、本実施形態により、ビット線上置き型の構造を採りながら、上記第１の実施形態と同様に、容量絶縁膜３４ａの特性の劣化防止や、メモリセル形成のための専用の設備不要化などの効果を発揮することができる。
【００６６】
次に、本実施形態における半導体記憶装置のメモリセルの製造工程について、図７（ａ）〜（ｃ）を参照しながら説明する。
【００６７】
図７（ａ）に示す工程で、以下の処理を行なう。まず、ｐ型のＳｉ基板１０に、活性領域を囲む素子分離用絶縁膜１１を形成し、活性領域に、ソース領域１２及びドレイン領域１３と、ゲート酸化膜１４と、ゲート電極１５と、酸化膜サイドウォール１６とからなるメモリセルトランジスタを形成する。このメモリセルトランジスタの形成工程は、熱酸化，ポリシリコン膜の形成及びパターニング，イオン注入等の周知の技術を用いて周知の手順により行なわれる。このとき、ゲート電極１５を形成する際に、同時に素子分離用絶縁膜１１の上にポリシリコンからなる局所配線２４を形成しておく。
【００６８】
次に、メモリセルトランジスタの上に、ＢＰＳＧ膜を堆積した後、アニールとＣＭＰ（化学機械的研磨）による平坦化とを行なって第１層間絶縁膜１８を形成する。さらに、第１層間絶縁膜１８を貫通してソース領域１２，ドレイン領域１３及び局所配線２４の２箇所にそれぞれ到達するコンタクト孔を形成する。次に、コンタクト孔内及び第１層間絶縁膜１８の上にｎ型ポリシリコン膜を形成した後、ＣＭＰにより平坦化を行なうことにより、各コンタクト孔にポリシリコン膜を埋め込んで、下層メモリセルプラグ２０ａと、ビット線プラグ２０ｂと、下層ダミーセルプラグ２０ｃと、下層配線プラグ２０ｄとを形成する。
【００６９】
次に、第１層間絶縁膜１８の上に、厚みが約３０ｎｍのＴｉＡｌＮ膜と、厚みが約３０ｎｍのＰｔ膜とを順次堆積する。そして、ＴｉＡｌＮ膜とＰｔ膜とをパターニングすることにより、第１層間絶縁膜１８の上に、下層メモリセルプラグ２０ａに接続される下部バリアメタル３２ａ及びその上のＰｔからなる下部電極３３ａと、下層ダミーセルプラグ２０ｂに接続されるダミーバリアメタル３２ｂ及びその上のダミー下部電極３３ｂとを形成する。ここで、Ｐｔ膜をパターニングする時には、下地であるＴｉＡｌＮ膜に対して高い選択が得られる条件でエッチングを行ない、ＴｉＡｌＮ膜をパターニングする時には下地であるポリシリコンからなる下層メモリセルプラグ２０ａが掘れ下がらないように、選択比の高い条件でエッチングを行なう。
【００７０】
次に、第１層間絶縁膜１８，下部電極３３ａ及びダミー下部電極３３ｂを覆う厚みが約３０ｎｍのＢＳＴ膜（（ＢａＳｒ）ＴｉＯ3 膜）と、厚みが約３０ｎｍのＰｔ膜と、厚みが約３０ｎｍのＴｉＡｌＮ膜と、ＳｉＯ2 膜とを順次堆積する。そして、ＳｉＯ2 膜をパターニングしてハードマスク３７を形成した後、ハードマスク３７を用いたドライエッチングにより、ＴｉＡｌＮ膜と、Ｐｔ膜と、ＢＳＴ膜とを順次パターニングして、有効メモリセル領域Ｒec及びダミーセル領域Ｒdcを覆う上部バリアメタル３６と、上部電極３５ａ及び上部電極延長部３５ｂを含むＰｔ膜３５と、容量絶縁膜３４ａ及び容量絶縁膜延長部３４ｂを含むＢＳＴ膜３４とを形成する。このとき、ハードマスク３７のうちビット線プラグ２０ｂの上方に位置する部分も削除されて、開口５９が形成されている。
【００７１】
次に、基板上に、厚みが約５０ｎｍの導体膜であるＴｉＡｌＮ膜を堆積した後、ＴＩＡｌＮ膜を、例えば異方性ドライエッチングによりエッチバックして、図７（ａ）に示す断面において、ハードマスク３７，上部バリアメタル３６，Ｐｔ膜３５，ＢＳＴ膜３４，ダミー下部電極３３ｂ及びダミーバリアメタル３２ｂの各側面に亘って、導体サイドウォール４０を形成する。ただし、開口５９内の側壁など、ダミーセル領域Ｒdcが存在しない断面においては、導体サイドウォール４０は、ハードマスク３７，上部バリアメタル３６，Ｐｔ膜３５及びＢＳＴ膜３４の各側面に亘って形成される。
【００７２】
次に、図７（ｂ）に示す工程で、第２層間絶縁膜２２を堆積した後、ＣＭＰにより、ハードマスク３７が露出するまで第２層間絶縁膜２２の平坦化を行なう。そして、ハードマスク３７を貫通してビット線プラグ２０ｂに到達するコンタクト孔６０を形成する。このとき、コンタクト孔６０を、図７（ａ）に示す工程で形成された開口５９の側面上の導体サイドウォール４０の内径よりも十分小さくしておくことにより、コンタクト孔６０の側面と導体サイドウォール４０との間には、絶縁体サイドウォール５２が介在することになる。次に、第２層間絶縁膜２２を貫通して下層配線プラグ２０ｄに到達するトレンチを形成する。そして、Ｃｕ膜の堆積とＣＭＰとを行なって、コンタクト孔６０と、下層配線プラグ２０ｄ上のトレンチとにＣｕ膜を埋め込むことにより、上層ビット線プラグ５１とＣｕ配線４２とを形成する。
【００７３】
その後、第３層間絶縁膜４１の堆積及び平坦化と、第３層間絶縁膜４１へのコンタクト孔及びトレンチの形成と、コンタクト孔及びトレンチ内へのＣｕ膜の埋込により、ビット線５３を形成する（デュアルダマシン法）。これにより、図６に示すメモリセルの構造が得られる。
【００７４】
本実施形態における製造方法によると、ハードマスク３７に、上部電極３５ａを構成するＰｔ膜３５（上部バリアメタル３６）の上に到達するコンタクト孔を形成する工程を回避することができるので、第１の実施形態における製造方法と同様に、還元性雰囲気にさらされることに起因する容量絶縁膜３４ａの特性の劣化を確実に抑制することができる。
【００７５】
なお、本実施形態においては、上部電極３５ａ及び下部電極３３ａをＰｔにより構成し、上部バリアメタル３６をＴｉＡｌＮにより構成したが、これらの部材を、耐酸化性を持つ他の導体材料により構成してもよい。また、容量絶縁膜３４ａをＢＳＴにより構成したが、他の高誘電体材料により構成してもよい。特に、構造式がＡＢＯ3 によって表されるペロブスカイト構造を有する誘電体膜の場合には、酸素原子が還元によって失われやすいので、本発明を適用することにより、大きな実効が得られる。
【００７６】
また、本発明は、本実施形態のような混載デバイスに限られず、汎用のＤＲＡＭあるいはＦｅＲＡＭ等の金属電極を用いるキャパシタを有する半導体記憶装置にも適用できることはいうまでもない。
【００７７】
（第６の実施形態）
本実施形態においても、第５の実施形態と同様に、本発明を、ビット線が記憶容量部よりも上方に設けられたビット線上置き型のＤＲＡＭメモリセル構造に適用した例について説明する。図８は、第５の実施形態における半導体記憶装置のうちメモリ部の一部の構造を示す断面図である。図９（ａ）〜（ｃ）は、第６の実施形態における半導体記憶装置の製造工程を示す断面図である。以下、本実施形態における半導体記憶装置の構造と製造方法とについて、順に説明する。ここで、本実施形態の各図においては、メモリ部の構造のみを示すが、本実施形態の半導体記憶装置は、第１の実施形態と同様に、図示されていないロジック回路部においてロジック回路素子が設けられている混載型デバイスである。ただし、ロジック回路素子の構造自体は、直接本発明の本質とは関係がないので、図示を省略するものとする。
【００７８】
図８に示すように、本実施形態のメモリ部は、第３の実施形態と同様に、第１の実施形態におけるＷ／Ｔｉ膜からなる局所配線２１ｂの代わりに、素子分離用絶縁膜１１の上にポリシリコンからなる局所配線２４が設けられ、さらに、第１層間絶縁膜１８を貫通して局所配線２４に接触する下層ダミーセルプラグ２０ｃと、第１層間絶縁膜１８を貫通して局所配線２４に接触する下層配線プラグ２０ｄとが設けられている。
【００７９】
また、本実施形態においては、コンタクト孔内において、メモリセルプラグ２０ａ，下層ダミーセルプラグ２０ｃの上にそれぞれＴｉＡｌＮからなる下部バリアメタル５４ａ，５４ｂが形成されている。なお、図示されていないが、ビット線プラグ２０ｂ，下層配線プラグ２０ｄの上にもＴｉＡｌＮ層が形成されている。また、第１層間絶縁膜２２に設けられた図中１つの開口の底面から側面の全体に下部電極３３ａが設けられている。一方、第１層間絶縁膜２２に設けられた別の開口の一部において、当該開口の側面から底面に亘ってダミー下部電極３３ｂが設けられている。そして、第２層間絶縁膜２２，下部電極３３ａ及びダミー下部電極３３ｂの上に、ＢＳＴ膜３４，Ｐｔ膜３５及び上部バリアメタル３６が設けられている。ＢＳＴ膜３４のうち下部電極３３ａに接する部分が容量絶縁膜３４ａであり、ＢＳＴ膜３４のうちダミー下部電極３３ｂに接する部分が容量絶縁膜延長部３４ｂである。また、Ｐｔ膜３５のうち下部電極３３ａに対向する部分が上部電極３５ａであり、Ｐｔ膜３５のうちダミー下部電極３３ｂに対向する部分が上部電極延長部３５ｂである。つまり、筒状の記憶容量部ＭＣやダミーセルが第１層間絶縁膜１８から第２層間絶縁膜２２に跨って設けられており、ダミー下部電極（ダミー下部バリアメタル３２ｂ）が直接下層ダミーセルプラグ２０ｃに、Ｃｕ配線４２は直接下層配線プラグ２０ｄにそれぞれ接続されている。局所配線２４は、ゲート電極１５と同じポリシリコン膜から形成されている。なお、筒状の記憶容量部ＭＣの平面形状は円形，四角形，その他の多角形のいずれであってもよいものとする。
【００８０】
そして、上部バリアメタル３６，Ｐｔ膜３５，ＢＳＴ膜３４及びダミー下部電極３３ｂの側面上にＴｉＡｌＮからなる導体サイドウォール４０が設けられている。なお、ビット線プラグダミー下部電極３３ｂが設けられている開口のうちダミー下部電極３３ｂによって覆われていない部位には、下部電極３３ａを構成するＰｔ膜，容量絶縁膜３４を構成するＢＳＴ膜，上部電極３５を構成するＰｔ膜及び上部バリアメタル３６を構成するＴｉＡｌＮ膜の積層膜からなる積層膜サイドウォール５６が形成されており、この積層膜サイドウォール５６の側面にも導体サイドウォール４０が形成されている。
【００８１】
さらに、ビット線プラグ２０ｂの上には、第２層間絶縁膜２２及び第３層間絶縁膜４１を貫通してビット線プラグ２０ｂに到達する上層ビット線プラグ５１と、上層ビット線プラグ５１の側面を覆う絶縁体サイドウォール５２と、第４層間絶縁膜４１に埋め込まれたＣｕ膜からなるビット線５３とが設けられている。つまり、ビット線が記憶容量部ＭＣよりも上方に設けられたビット線上置き型ＤＲＡＭメモリセルの構造を備えている。なお、上層ビット線プラグ５１の周囲において、上部バリアメタル３６，上部電極３６ａ及び容量絶縁膜３４の側面上にも導体サイドウォール４０が設けられており、導体サイドウォール４０と上層ビット線プラグ５１との間に絶縁体サイドウォール５２が介在している。
【００８２】
図８における他の部材は、上記図１（ａ）に示す部材と同じであり、それらの部材には図１（ａ）と同じ符号が付されている。
【００８３】
本実施形態によると、ダミー下部電極３３ｂ，ダミー下部バリアメタル３２ｂ，ダミーセルプラグ３０ｂ，下層ダミーセルプラグ２０ｃ，局所配線２４及び下層配線プラグ２０ｄを介して、上部電極３５ａとＣｕ配線４２とが電気的に接続される。そして、本実施形態においても、第３層間絶縁膜４１に、上部電極３５ａを構成するＰｔ膜３５（上部バリアメタル３６）に到達するコンタクト孔を形成する必要がない。よって、本実施形態により、ビット線上置き型の構造を採りながら、上記第１の実施形態と同様に、容量絶縁膜３４ａの特性の劣化防止や、メモリセル形成のための専用の設備不要化などの効果を発揮することができる。
【００８４】
次に、本実施形態における半導体記憶装置のメモリセルの製造工程について、図９（ａ）〜（ｃ）を参照しながら説明する。
【００８５】
図９（ａ）に示す工程で、以下の処理を行なう。まず、ｐ型のＳｉ基板１０に、活性領域を囲む素子分離用絶縁膜１１を形成し、活性領域に、ソース領域１２及びドレイン領域１３と、ゲート酸化膜１４と、ゲート電極１５と、酸化膜サイドウォール１６とからなるメモリセルトランジスタを形成する。このメモリセルトランジスタの形成工程は、熱酸化，ポリシリコン膜の形成及びパターニング，イオン注入等の周知の技術を用いて周知の手順により行なわれる。このとき、ゲート電極１５を形成する際に、同時に素子分離用絶縁膜１１の上にポリシリコンからなる局所配線２４を形成しておく。
【００８６】
次に、メモリセルトランジスタの上に、ＢＰＳＧ膜を堆積した後、アニールとＣＭＰ（化学機械的研磨）による平坦化とを行なって第１層間絶縁膜１８を形成する。さらに、第１層間絶縁膜１８を貫通してソース領域１２，ドレイン領域１３及び局所配線２４の２箇所にそれぞれ到達するコンタクト孔を形成する。次に、コンタクト孔内及び第１層間絶縁膜１８の上にｎ型ポリシリコン膜を形成した後、ＣＭＰにより平坦化を行なうことにより、各コンタクト孔にポリシリコン膜を埋め込む。さらに、ドライエッチングにより、コンタクト孔に埋め込まされたポリシリコン膜を掘り下げてから、基板上にＴｉＡｌＮ膜を堆積した後、ＣＭＰによって、各コンタクトプラグの上に、下部バリアメタル５４ａ，下部ダミーバリアメタル５４ｂを含むＴｉＡｌＮ層を形成する。
【００８７】
次に、第１層間絶縁膜１８の上に、プラズマＴＥＯＳ膜を堆積した後、ＣＭＰによる平坦化を行なって、第２層間絶縁膜２２を形成する。そして、第２層間絶縁膜２２に下層メモリセルプラグ２０ａ，ダミーセルプラグ２０ｄを露出させる開口を図中２箇所に形成する。
【００８８】
次に、基板上に、厚みが約３０ｎｍのＰｔ膜を堆積した後、第２層間絶縁膜２２の上面が露出するまでＣＭＰを行なうことにより、図中２箇所の開口の底面及び側面上にＰｔ膜を残して、下部電極３３ａとダミー下部電極３３ｂとを形成する。次に、基板上に、厚みが約３０ｎｍのＢＳＴ膜（（ＢａＳｒ）ＴｉＯ3 膜）と、厚みが約３０ｎｍのＰｔ膜と、厚みが約５０ｎｍのＴｉＡｌＮ膜とを順次堆積する。
【００８９】
次に、図９（ｂ）に示す工程で、有効メモリセル領域Ｒec及びダミーセル領域Ｒdcを覆い、他の領域を開口したハードマスク３７を形成する。このとき、ハードマスク３７は、下層ビット線プラグ２０ｂの上方に位置する領域に開口６１を有している。その後、ハードマスク３７をエッチングマスクとして用いたドライエッチングにより、ＴｉＡｌＮ膜と、Ｐｔ膜と、ＢＳＴ膜とを順次パターニングして、有効メモリセル領域Ｒec及びダミーセル領域Ｒdcを覆う上部バリアメタル３６と、上部電極３５ａ及び上部電極延長部３５ｂを含むＰｔ膜３５と、容量絶縁膜３４ａ及び容量絶縁膜延長部３４ｂを含むＢＳＴ膜３４とを形成する。このとき、有効メモリセル領域Ｒec及びダミーセル領域Ｒdc以外の領域においては、ＴｉＡｌＮ膜と、Ｐｔ膜と、ＢＳＴ膜とが除去されるが、第２層間絶縁膜２２の側面上には、ＴｉＡｌＮ膜，Ｐｔ膜，ＢＳＴ膜及びＰｔ膜の積層膜からなる積層膜サイドウォール５６が形成される。
【００９０】
次に、図９（ｃ）に示す工程で、基板上に、厚みが約５０ｎｍの導体膜であるＴｉＡｌＮ膜を堆積する。そして、ＴＩＡｌＮ膜を、例えば異方性ドライエッチングによりエッチバックして、図９（ｃ）に示す断面において、ハードマスク３７，上部バリアメタル３６，Ｐｔ膜３５，ＢＳＴ膜３４及びダミー下部電極３３ｂの各側面に亘って、導体サイドウォール４０を形成する。ただし、開口６１の側壁などダミーセル領域Ｒdcが存在しない断面においては、導体サイドウォール４０は、上部バリアメタル３６，Ｐｔ膜３５，ＢＳＴ膜３４及びＰｔ膜３５の各側面に亘って形成される。また、ハードマスク３７の開口６１内においては、上部バリアメタル３６，Ｐｔ膜３５及びＢＳＴ膜３４の側面上に、ＴｉＡｌＮからなる導体サイドウォール４０が形成される。
【００９１】
次に、第３層間絶縁膜４１を堆積した後、ＣＭＰにより第３層間絶縁膜４１の平坦化を行なう。そして、第３層間絶縁膜４１及び第２層間絶縁膜２２を貫通してビット線プラグ２０ｂに到達するコンタクト孔を形成した後、コンタクト孔の側面上に絶縁体サイドウォール５２を形成する。次に、第３層間絶縁膜４１及び第２層間絶縁膜２２を貫通して下層配線プラグ２０ｄに到達するコンタクト孔を形成する。そして、Ｃｕ膜の堆積とＣＭＰとを行なって、各コンタクト孔にＣｕ膜を埋め込むことにより、上層ビット線プラグ５１とＣｕ配線４２とを形成する。
【００９２】
その後、第４層間絶縁膜５５の堆積及び平坦化と、第４層間絶縁膜５５へのコンタクト孔及びトレンチの形成と、コンタクト孔及びトレンチ内へのＣｕ膜の埋込により、ビット線５３を形成する（デュアルダマシン法）。これにより、図８に示すメモリセルの構造が得られる。
【００９３】
本実施形態における製造方法によると、第３層間絶縁膜４１に、上部電極３５ａを構成するＰｔ膜３５（上部バリアメタル３６）の上に到達するコンタクト孔を形成する工程を回避することができるので、第１の実施形態における製造方法と同様に、還元性雰囲気にさらされることに起因する容量絶縁膜３４ａの特性の劣化を確実に抑制することができる。
【００９４】
また、記憶容量部ＭＣが筒状の構造をしていることから、基板の単位面積当たりの容量が増大するので、高密度にメモリセルを配置したＤＲＡＭを得ることができる。
【００９５】
なお、本実施形態においては、上部電極３５ａ及び下部電極３３ａをＰｔにより構成し、上部バリアメタル３６をＴｉＡｌＮにより構成したが、これらの部材を、耐酸化性を持つ他の導体材料により構成してもよい。また、容量絶縁膜３４ａをＢＳＴにより構成したが、他の高誘電体材料により構成してもよい。特に、構造式がＡＢＯ3 によって表されるペロブスカイト構造を有する誘電体膜の場合には、酸素原子が還元によって失われやすいので、本発明を適用することにより、大きな実効が得られる。
【００９６】
また、本発明は、本実施形態のような混載デバイスに限られず、汎用のＤＲＡＭあるいはＦｅＲＡＭ等の金属電極を用いるキャパシタを有する半導体記憶装置にも適用できることはいうまでもない。
【００９７】
なお、本実施形態においては、筒状記憶容量部の構造をビット線上置き型のメモリセルに適用した例を説明したが、図９に示す筒状の記憶容量部の構造は、ビット線下置き型のメモリセルに適用することも可能である。
【００９８】
（その他の実施形態）
上記第５，第６の実施形態においては、ゲート配線となるポリシリコン膜を局所配線として用いたが、第５，第６の実施形態のようなビット線上置き型構造を有するＤＲＡＭメモリセルにおいても、第２，第４の実施形態と同様の構造を採ることができる。すなわち、ビット線上置き型構造を有するＤＲＡＭメモリセルにおいて、図３に示す埋め込みＷ膜からなる局所配線２３や、図５に示す不純物拡散層からなる局所配線２５を設けてもよい。
【００９９】
上記各実施形態においては、本発明をＤＲＡＭとロジック回路とを備えた混載型半導体記憶装置に適用した例を示したが、本発明はかかる実施形態に限定されるものではなく、汎用ＤＲＡＭに対しても適用することができる。
【０１００】
また、本発明は、ＦｅＲＡＭ等の強誘電体膜を容量絶縁膜として用いた半導体記憶装置に対しても適用することができる。その場合にも、汎用メモリ型又はメモリ・ロジック混載型のいずれであってもよい。
【０１０１】
上記第２〜第６の実施形態においても、導体サイドウォール４０は、図１（ｂ）に示すと同様に、Ｐｔ膜３５の全周囲においてＰｔ膜３５及びＢＳＴ膜３４の側面を完全に覆っている。これにより、容量絶縁膜３４ａへの不純物の混入などを確実に防止するバリア層としての機能を高く発揮することができる。ただし、本発明においては、必ずしも導体サイドウォール４０がＰｔ膜３５の全周囲においてＰｔ膜３５及びＢＳＴ膜３４の側面を完全に覆っている必要はない。
【０１０２】
なお、上記第１〜第５の実施形態においては、上部電極の上にハードマスクを形成したが、上部電極や下部電極の導体材料の種類によっては、上記ハードマスクの代わりにレジストマスクを形成してもよい。ただし、ハードマスクを用いることにより、エッチング時におけるマスクパターンの崩れを抑制することができるので、パターニング精度の向上を図ることができる。
【０１０３】
【発明の効果】
本発明によれば、上部電極を露出させることなく確実に上部電極と上層配線とを電気的に接続することができるため、容量絶縁膜の特性の劣化の小さい半導体記憶装置を実現することができる。
【図面の簡単な説明】
【図１】（ａ），（ｂ）は、それぞれ順に、本発明の第１の実施形態における半導体記憶装置のうちメモリ部の一部の構造を示す断面図、及び上部電極・導体サイドウォール構造を示す平面図である。
【図２】（ａ）〜（ｃ）は、本発明の第１の実施形態における半導体記憶装置の製造工程を示す断面図である。
【図３】本発明の第２の実施形態における半導体記憶装置のうちメモリ部の一部の構造を示す断面図である。
【図４】本発明の第３の実施形態における半導体記憶装置のうちメモリ部の一部の構造を示す断面図である。
【図５】本発明の第４の実施形態における半導体記憶装置のうちメモリ部の一部の構造を示す断面図である。
【図６】本発明の第５の実施形態における半導体記憶装置のうちメモリ部の一部の構造を示す断面図である。
【図７】（ａ）〜（ｃ）は、本発明の第５の実施形態における半導体記憶装置の製造工程を示す断面図である。
【図８】本発明の第６の実施形態における半導体記憶装置のうちメモリ部の一部の構造を示す断面図である。
【図９】（ａ）〜（ｃ）は、本発明の第６の実施形態における半導体記憶装置の製造工程を示す断面図である。
【符号の説明】
１０    半導体基板
１１    素子分離用絶縁膜
１２    ゲート電極
１３    ソース領域
１４    ゲート酸化膜
１５    ゲート電極
１６    酸化膜サイドウォール
１８    第１層間絶縁膜
２０ａ  下層メモリセルプラグ
２０ｂ  ビット線プラグ
２１ａ  ビット線
２１ｂ  局所配線
２２    第２層間絶縁膜
３０ａ  上層メモリセルプラグ
３０ｂ  ダミーセルプラグ
３０ｃ  配線プラグ  ビット線
３２ａ  下部バリアメタル
３２ｂ  ダミーバリアメタル
３３ａ  下部電極
３３ｂ  ダミー下部電極
３４ａ  容量絶縁膜
３４ｂ  容量絶縁膜延長部
３５ａ  上部電極
３５ｂ  上部電極延長部
３６    上部バリアメタル
３７    ハードマスク
４０    導体サイドウォール
４１    第３層間絶縁膜
４２    Ｃｕ配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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