(57)【特許請求の範囲】
【請求項１】
複数のメモリセルを有し、読み出し期間に先だってプリチャージ期間が設けられる半導体記憶装置であって、
前記複数のメモリセルのうち少なくとも１つのメモリセルに各々が接続される複数のビット線と、
前記複数のビット線と接続ノードとの間に介挿され、前記プリチャージ期間及び前記読み出し期間中に、前記複数のビット線のうち一のビット線を選択ビット線として選択し、該選択ビット線と前記接続ノードとを電気的に接続するビット線選択手段と、
前記接続ノードにプリチャージ電圧を付与するプリチャージ手段と、
前記接続ノードより得られる信号に基づき出力信号を出力する出力手段とを備え、
前記プリチャージ手段は、一方電極に前記プリチャージ電圧を受け、他方電極が前記接続ノードに接続され、制御電極に常時オン状態を指示する固定電圧を受ける第１のトランジスタを含むことを特徴とする、
半導体記憶装置。
【請求項２】
前記プリチャージ手段は、一方電極にプリチャージ電圧を受け、他方電極が前記接続ノードに接続され、制御電極に制御電圧を受ける第２のトランジスタをさらに含み、前記制御電圧は前記プリチャージ期間中にオン状態を指示することを特徴とする、
請求項１記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体記憶装置における低消費電流動作に関するものである。
【０００２】
【従来の技術】
近年、モービルＰＣや携帯電話に代表される様な携帯機器の利用が増加しており、それに使用されるマイクロコンピュータ等はパッケージの小型化の他、高速動作をしつつ少ない消費電力で動作するものが求められている。こうした低電圧で高速動作技術・低消費電力技術は重要な技術的課題となっている。
【０００３】
図７は従来の半導体記憶装置の回路構成を模式的に示す説明図である。同図に示すように、メモリ素子１がマトリクス状に配置される（図中、２行４列のみ示す）。各メモリ素子１は列単位にビット線ＢＬ（ＢＬ１〜ＢＬ４）に接続され、行単位にワード線ＷＬ（ＷＬ１，ＷＬ２）に接続される。
【０００４】
ビット線ＢＬ１〜ＢＬ４はそれぞれチャージアップ回路２に接続され、チャージアップ回路２は対応のビット線ＢＬに電荷を蓄積（以下、「チャージアップ」と称す。）し、その電荷を保持させる。
【０００５】
ビット線ＢＬ１〜ＢＬ４は共通にビット線選択回路３に接続される。ビット線選択回路３はビット線接続・選択信号ＳＢ（ＳＢ０〜ＳＢ４）を受け、ビット線選択信号ＳＢに基づき、ビット線ＢＬ１〜ＢＬ４の選択制御を行う。また、ワード線ＷＬ１，ＷＬ２は信号発生器６から出力されるワード線選択信号ＳＷ（ＳＷ１，ＳＷ２）により選択制御される。
【０００６】
信号発生器６はＣＰＵ５から出力される読み出し信号ＲＥＡＤの制御下で読み出し制御信号ＳＣ、ビット線接続・選択信号ＳＢ及びワード線選択信号ＳＷを出力する。
【０００７】
また、ビット線選択回路３は、読み出し時に選択されたビット線ＢＬ上にある、選択されたメモリ素子１に保持されている記憶データ（電位、電荷量等の電気的な形で保持されるデータ）を出力信号Ｓ３として出力増幅回路４に与える。
【０００８】
出力増幅回路４は読み出し制御信号ＳＣを受け、読み出し制御信号ＳＣの制御下でビット線選択回路３の出力を増幅して出力信号Ｓ４を外部に出力する。
【０００９】
図８は図７の回路構成を詳細に示した回路図である。同図に示すように、メモリ素子１は１個のＮＭＯＳ構成のメモリトランジスタＱＭから構成され、メモリトランジスタＱＭのドレインが対応のビット線ＢＬに接続され、ゲートが対応のワード線ＷＬに接続され、ソースが接地される。メモリトランジスタＱＭは、対応のワード線ＷＬが“Ｈ”レベルのとき、記憶データの“１”／“０”に基づきオン／オフする。
【００１０】
各チャージアップ回路２はＰＭＯＳトランジスタＱ４０から構成され、トランジスタＱ４０のソースは電源ＶDDに接続され、ドレインは対応のビット線ＢＬに接続され、ゲートに読み出し制御信号ＳＣを受ける。
【００１１】
ビット線選択回路３は、ＮＭＯＳトランジスタＱ１０〜Ｑ１４から構成され、トランジスタＱ１０はゲートにビット線接続信号ＳＢ０を受け、ソースがトランジスタＱ１１〜Ｑ１４のドレインに共通接続される。トランジスタＱ１１〜Ｑ１４はそれぞれのゲートにビット線選択信号ＳＢ１〜ＳＢ４を受け、それぞれのソースがＢＬ１〜ＢＬ４に接続される。そして、トランジスタＱ１０のドレインより得られる信号が出力信号Ｓ３として出力増幅回路４に与えられる。
【００１２】
出力増幅回路４は、インバータ２１，２２、ＰＭＯＳトランジスタＱ２１，Ｑ２２，Ｑ２４，Ｑ２７及びＮＭＯＳトランジスタＱ２３，Ｑ２５，Ｑ２６，Ｑ２８から構成される。
【００１３】
電源ＶDDから接地レベルにかけて、トランジスタＱ２１〜Ｑ２３が直列に接続される。トランジスタＱ２１のゲートに読み出し制御信号ＳＣを受け、トランジスタＱ２２及びＱ２３のゲートは共に読み出し制御信号ＳＣがインバータ２２を介して得られる反転制御信号バーＳＣを受ける。
【００１４】
電源ＶDDから接地レベルにかけて、トランジスタＱ２４〜Ｑ２６が直列に接続される。トランジスタＱ２４及びＱ２６のゲートは共に出力信号Ｓ３がインバータ２１を介して得られる反転出力信号バーＳ３を受け、トランジスタＱ２５はゲートに読み出し制御信号ＳＣを受ける。
【００１５】
電源ＶDDから接地レベルにかけて、トランジスタＱ２７，Ｑ２８が直列に接続される。トランジスタＱ２７のゲートはトランジスタＱ２１のドレイン及びトランジスタＱ２４のドレインに接続され、トランジスタＱ２８のゲートはトランジスタＱ２３のドレイン及びトランジスタＱ２６のドレインに接続される。
【００１６】
そして、トランジスタＱ２７のドレインとトランジスタＱ２８のドレインとが接続されるノードＮ１より出力信号Ｓ４が出力される。
【００１７】
図９は図７及び図８で示した半導体記憶装置の読み出し動作を示すタイミング図である。以下、図９を参照してその動作の説明を行う。ただし、説明の都合上、ワード線ＷＬ１及びビット線ＢＬ１に接続されているメモリ素子１（図７，図８の斜線のハッチング入りのメモリ素子１′）が選択されたと仮定している。
【００１８】
同図を参照して、読み出し信号ＲＥＡＤが“Ｈ”を指示するプリチャージ期間において、読み出し制御信号ＳＣが電位レベル“Ｌ”となりチャージアップ回路２は活性状態となり、ビット線ＢＬの全て（ＢＬ１〜ＢＬ４）を電位レベル“Ｈ”（以下、単に“Ｈ”と称す。）にチャージアップする。
【００１９】
次に、読み出し信号ＲＥＡＤの“Ｌ”立ち下り後の読み出し期間において、読み出し制御信号ＳＣが“Ｈ”に変化すると、チャージアップ回路２はチャージアップ動作からビット線の電位を保持する動作に移行する。
【００２０】
ビット線選択回路３は、“Ｈ”，“Ｈ”，“Ｌ”，“Ｌ”，“Ｌ”のビット線接続・選択信号ＳＢ０〜ＳＢ４に基づき、ビット線選択回路３に接続されているビット線ＢＬ１〜ＢＬ４の中から１本のビット線ＢＬ１を選択し、次いで、“Ｈ”，“Ｌ”のワード線選択信号ＳＷ１，ＳＷ２によりワード線ＷＬ１が選択される。
【００２１】
その結果、先にビット線選択回路３により選択されているビット線ＢＬ１と選択されたワード線ＷＬ１とにより一意に決定するメモリ素子１′が選択される。この選択されたメモリ素子１’が保持する記憶データは、ビット線選択回路３の出力信号Ｓ３の電位を支配する。すなわち、選択されたメモリ素子１’の記憶データが“１”のとき、メモリトランジスタＱＭはオンするため、このメモリ素子１’の保持する電荷は“０”（接地されている）と等価である。選択されているビット線ＢＬ１の電位レベルはチャージアップ時の“Ｈ”から“Ｌ”に変化する。
【００２２】
一方、メモリ素子１’の記憶データが“０”のとき、このメモリ素子１’が保持する電荷は“０”ではなく（接続が開放されているに等しい）、この場合、ビット線ＢＬ１の電位レベルはプリチャージ時の“Ｈ”のまま変化しない。
【００２３】
このように、読み出し期間には、ビット線ＢＬ１の電位レベルが“Ｈ”または“Ｌ”のいずれかに確定する。すなわち、読み出し期間の前に一度チャージアップしたビット線ＢＬの電位は選択されたメモリ素子１の記憶データによって変化したりしなかったりするため、その電位あるいは電荷等の変化を出力信号Ｓ３として出力増幅回路４に入力し、出力増幅回路４により出力信号Ｓ３を増幅させることにより、選択されたメモリ素子１の記憶データを論理値（出力増幅回路４の出力信号Ｓ４）として利用することができる。
【００２４】
【発明が解決しようとする課題】
以上、説明したように、従来の半導体記憶装置では、データの読み出し前に、一度全てのビット線ＢＬ１〜ＢＬ４をチャージアップするようにしている。したがって、上記した読み出し動作を例にすれば、本来読み出し動作に必要のないビット線ＢＬ２〜ＢＬ４までチャージアップしているため、無駄な電流が消費されてしまう問題点があった。
【００２５】
この発明は上記の問題点を解決するためになされたもので、消費電流を抑えた半導体記憶装置を得ることを目的とする。
【００２６】
【課題を解決するための手段】
この発明に係る請求項１記載の半導体記憶装置は、複数のメモリセルを有し、読み出し期間に先だってプリチャージ期間が設けられ、前記複数のメモリセルのうち少なくとも１つのメモリセルに各々が接続される複数のビット線と、前記複数のビット線と接続ノードとの間に介挿され、前記プリチャージ期間及び前記読み出し期間中に、前記複数のビット線のうち一のビット線を選択ビット線として選択し、該選択ビット線と前記接続ノードとを電気的に接続するビット線選択手段と、前記接続ノードにプリチャージ電圧を付与するプリチャージ手段と、前記接続ノードより得られる信号に基づき出力信号を出力する出力手段とを備え、前記プリチャージ手段は、一方電極に前記プリチャージ電圧を受け、他方電極が前記接続ノードに接続され、制御電極に常時オン状態を指示する固定電圧を受ける第１のトランジスタを含んできる。
【００２７】
また、請求項２記載の半導体記憶装置のように、前記プリチャージ手段は、一方電極にプリチャージ電圧を受け、他方電極が前記接続ノードに接続され、制御電極に制御電圧を受ける第２のトランジスタをさらに含み、前記制御電圧は前記プリチャージ期間中にオン状態を指示する構成してもよい。
【００２８】
【発明の実施の形態】
＜実施の形態１＞
図１は実施の形態１の半導体記憶装置の回路構成を模式的に示す説明図である。同図に示すように、メモリ素子１がマトリクス状に配置される（図中、２行４列のみ示す）。各メモリ素子１は列単位にビット線ＢＬ（ＢＬ１〜ＢＬ４）に接続され、行単位にワード線ＷＬ（ＷＬ１，ＷＬ２）に接続される。
【００２９】
ビット線ＢＬ１〜ＢＬ４は共通にビット線選択回路３に接続される。ビット線選択回路３はビット線接続・選択信号ＳＢ（ＳＢ０〜ＳＢ４）を受け、ビット線接続・選択信号ＳＢに基づき、ビット線ＢＬ１〜ＢＬ４の選択制御を行う。また、ワード線ＷＬ１，ＷＬ２は信号発生器６から出力されるワード線選択信号ＳＷ（ＳＷ１，ＳＷ２）により選択制御される。
【００３０】
ビット線選択回路３はチャージアップ（プリチャージ）回路７に接続され、チャージアップ回路７はビット線選択回路３により選択されたビット線ＢＬに電荷を蓄積し、その電荷を保持させる。
【００３１】
信号発生器６はＣＰＵ５から出力される読み出し信号ＲＥＡＤの制御下で読み出し制御信号ＳＣ、ビット線接続・選択信号ＳＢ及びワード線選択信号ＳＷを出力する。
【００３２】
また、ビット線選択回路３は、読み出し時に選択されたビット線ＢＬ上にある、選択されたメモリ素子１に保持されている記憶データ（電位、電荷量等の電気的な形で保持されるデータ）を出力信号Ｓ３（図１では図示せず）として出力増幅回路４に与える。
【００３３】
出力増幅回路４は読み出し制御信号ＳＣを受け、読み出し制御信号ＳＣの制御下でビット線選択回路３の出力を増幅して出力信号Ｓ４を外部に出力する。
【００３４】
図２は図１の回路構成を詳細に示した回路図である。同図に示すように、メモリ素子１は１個のＮＭＯＳ構成のメモリトランジスタＱＭから構成され、メモリトランジスタＱＭのドレインが対応のビット線ＢＬに接続され、ゲートが対応のワード線ＷＬに接続され、ソースが接地される。メモリトランジスタＱＭは、閾値電圧の高／低で情報の“０”／“１”を記憶し、対応のワード線ＷＬが“Ｈ”レベルのとき、記憶データの“１”／“０”に基づきオン／オフする。
【００３５】
ビット線選択回路３は、ＮＭＯＳトランジスタＱ１０〜Ｑ１４から構成され、トランジスタＱ１０はゲートにビット線接続信号ＳＢ０を受け、ソースがトランジスタＱ１１〜Ｑ１４のドレインに共通接続される。トランジスタＱ１１〜Ｑ１４はそれぞれのゲートにビット線選択信号ＳＢ１〜ＳＢ４を受け、それぞれのソースがＢＬ１〜ＢＬ４に接続される。そして、トランジスタＱ１０のドレインより得られる信号が出力信号Ｓ３として出力増幅回路４に与えられる。なお、トランジスタＱ１０〜Ｑ１４の閾値電圧ＶＴＮはすべて同一である。
【００３６】
チャージアップ回路７はＰＭＯＳトランジスタＱ２９及びＱ３０から構成され、トランジスタＱ２９のソースは電源ＶDDに接続され、ドレインはビット線選択回路３のトランジスタＱ１０のドレインに接続され、ゲートに読み出し制御信号ＳＣを受ける。また、トランジスタＱ３０のソースは電源ＶDDに接続され、ドレインはビット線選択回路３のトランジスタＱ１０のドレインに接続され、ゲートは接地レベルに固定される。
【００３７】
出力増幅回路４は、インバータ２１，２２、ＰＭＯＳトランジスタＱ２１，Ｑ２２，Ｑ２４，Ｑ２７及びＮＭＯＳトランジスタＱ２３，Ｑ２５，Ｑ２６，Ｑ２８から構成される。
【００３８】
電源ＶDDから接地レベルにかけて、トランジスタＱ２１〜Ｑ２３が直列に接続される。トランジスタＱ２１のゲートに読み出し制御信号ＳＣを受け、トランジスタＱ２２及びＱ２３のゲートは共に読み出し制御信号ＳＣがインバータ２２を介して得られる反転制御信号バーＳＣを受ける。
【００３９】
さらに、電源ＶDDから接地レベルにかけて、トランジスタＱ２４〜Ｑ２６が直列に接続される。トランジスタＱ２４及びＱ２６のゲートは共に出力信号Ｓ３がインバータ２１を介して得られる反転出力信号バーＳ３を受け、トランジスタＱ２５はゲートに読み出し制御信号ＳＣを受ける。
【００４０】
加えて、電源ＶDDから接地レベルにかけて、トランジスタＱ２７，Ｑ２８が直列に接続される。トランジスタＱ２７のゲートはトランジスタＱ２１のドレイン及びトランジスタＱ２４のドレインに接続され、トランジスタＱ２８のゲートはトランジスタＱ２３のドレイン及びトランジスタＱ２６のドレインに接続される。
【００４１】
そして、トランジスタＱ２７のドレインとトランジスタＱ２８のドレインとが接続されるノードＮ１より出力信号Ｓ４が出力される。
【００４２】
図３は図１及び図２で示した半導体記憶装置の読み出し動作を示すタイミング図である。以下、図３を参照してその動作の説明を行う。ただし、説明の都合上、ワード線ＷＬ１及びビット線ＢＬ１に接続されているメモリ素子１（図１，図２の斜線のハッチング入りのメモリ素子１′）が選択されたと仮定している。まず、電源ＶDDがＮＭＯＳトランジスタＱ１０〜Ｑ１４の閾値電圧ＶＴＮに比べて十分高い場合を説明する。
【００４３】
図３のプリチャージ期間（読み出し信号ＲＥＡＤが“Ｈ”）では、ビット線接続・選択信号ＳＢの一部（ＳＢ０，ＳＢ１）が“Ｈ”に変化する（ＳＢ２〜ＳＢ４は“Ｌ”）ことにより、ビット線選択回路３内のＮチャネルＭＯＳトランジスタＱ１０及びＱ１１がオンし、複数のビット線ＢＬ１〜ＢＬ４のうち、一のビット線であるビット線ＢＬ１が選択される。さらにこのとき、読み出し制御信号ＳＣが“Ｌ”入力であるため、チャージアップ回路７のＰＭＯＳトランジスタＱ２９がオンし、ＰＭＯＳトランジスタＱ２９のドレイン・ソース間電流により、ビット線選択回路３により選択されたビット線ＢＬ１に対するチャージアップが開始される。このとき、読み出し制御信号ＳＣは“Ｌ”であるため、出力増幅回路４は出力動作を行わず、出力信号Ｓ４は高インピーダンス状態である。
【００４４】
ビット線ＢＬ１はビット線選択回路３のＮチャネルＭＯＳトランジスタＱ１０及びＱ１１を介してチャージアップされるため、電源電圧ＶDDよりＮチャネルＭＯＳトランジスタの閾値電圧ＶＴＮだけ低い電位までしかチャージアップされないが、ここでは電源電圧ＶDDが充分高いため、論理“Ｈ”と認識できる電位には確実にチャージアップされる。
【００４５】
次に、読み出し期間（読み出し信号ＲＥＡＤが“Ｌ”）では、読み出し制御信号ＳＣが“Ｈ”入力になり、ＰＭＯＳトランジスタＱ２９はオフし、チャージアップは停止する。このとき、常時オン状態のＰＭＯＳトランジスタＱ３０を介して電源電圧ＶDDが付与されることによりノードＮ２の電位は維持される。
【００４６】
一方、メモリ素子１′の記憶データが“１”の場合、メモリトランジスタＱＭは閾値が低いためオンし、その結果、ノードＮ２の電位はメモリ素子１′のメモリトランジスタＱＭを介して接地レベルに引かれ“Ｌ”に変化する。このとき、読み出し制御信号ＳＣは“Ｈ”となり出力増幅回路４が出力可能状態になる。このノードＮ２の電位の変化の有無あるいは電荷蓄積の有無は、出力増幅回路４により出力信号Ｓ４に変換され、出力に利用される。すなわち、データの読み出しが完了する。
【００４７】
次に電源電圧ＶDDが低く、電源電圧ＶDDが閾値電圧ＶＴＮに比べてさほど高くない場合、すなわち、ビット線選択回路３のＮＭＯＳトランジスタの閾値電圧ＶＴＮ分の電圧降下が無視できない場合の動作について説明する。
【００４８】
図３のプリチャージ期間では、ビット線接続・選択信号ＳＢの一部（ＳＢ０，ＳＢ１）が“Ｈ”に変化する（ＳＢ２〜ＳＢ４は“Ｌ”）ことにより、ビット線選択回路３内のＮチャネルＭＯＳトランジスタＱ１０及びＱ１１がオンし、複数のビット線ＢＬ１〜ＢＬ４のうち、一のビット線であるビット線ＢＬ１が選択される。
【００４９】
読み出し制御信号ＳＣが“Ｌ”であるため、ビット線ＢＬ１がチャージアップされ始める。ここでビット線選択回路３の出力であるノードＮ２はＰＭＯＳトランジスタＱ２９により直接チャージアップされるのでほぼ電源電圧ＶDDに達するが、ビット線ＢＬ１はビット線選択回路３を構成するＮチャネルＭＯＳトランジスタＱ１０及びＱ１１を介してチャージアップされるため、電源電圧ＶDDより閾値電圧ＶＴＮ分低い電位にしかチャージされない。ここでは電源電圧ＶDDが低いため、ビット線ＢＬ１の電位は論理“Ｈ”まで持ち上がらない。
【００５０】
図３のタイミング図の読み出し期間になると図２のＰチャネルＭＯＳトランジスタＱ２９はオフする。ここでノードＮ２の電位がビット線ＢＬ１の電位に対して高いため、ビット線ＢＬ１とノードＮ２の電位レベルは両者が均衡する電位レベルになろうとしノードＮ２の電位はビット線ＢＬ１に引かれ一時降下する。次に読み出し制御信号ＳＣが“Ｈ”入力になるのとほぼ同時にメモリ素子１’が選択される。ここで、メモリ素子１’の記憶データが”０”の場合メモリトランジスタＱＭの閾値電圧が高いためオフ状態であり、ノードＮ２の電位はＰＭＯＳトランジスタＱ３０を介する電源電圧ＶDDの付与効果により上昇する。
【００５１】
このとき、ＰＭＯＳトランジスタＱ３０のサイズが適切に設計されていた場合、読み出し制御信号ＳＣが“Ｌ”になる以前にノードＮ２の電位が、出力増幅回路４のインバータ２１により“Ｌ”と認識される電位まで下降せずに、インバータ２１により”０”が出力される。なお、記憶データが“１”の場合の動作については電源電圧ＶDDが十分高い場合と同様である。
【００５２】
また、ＰＭＯＳトランジスタＱ２９のトランジスタサイズは、回路の動作速度とビット線ＢＬに付加されている容量によって適切に決定される。具体的には、図３のプリチャージ期間内にノードＮ２の電位が“Ｌ”から“Ｈ”にチャージアップが完了する電流を流すことが可能なサイズである。
【００５３】
図４は、実施の形態１の半導体記憶装置における各信号の電位経時変化を示すグラフである。同図において、Ｌ１は読み出し制御信号ＳＣ及びワード線選択信号ＳＷの電位変化、Ｌ２はビット線接続・選択信号ＳＢの電位経時変化、Ｌ３は選択されたビット線ＢＬの電位経時変化、Ｌ４はノードＮ２より得られる信号を受けるインバータ２１の出力信号の電位経時変化、Ｌ５はノードＮ２の電位経時変化、Ｌ６はトランジスタＱ１０のソースとトランジスタＱ１１のドレインとの接続点の電位経時変化、Ｌ７はＰＭＯＳトランジスタＱ２９を介して選択されたビット線ＢＬに流れ込む電流経時変化、Ｌ８はメモリ素子１に流れ込む電流経時変化を示している。なお、図４は選択されたメモリ素子１の記憶データが“０”の場合を示している。
【００５４】
同図に示すように、ＰＭＯＳトランジスタＱ２９を介して選択されたビット線ＢＬに流れ込む電流量をピーク時で２２．５μＡ程度に抑えることができる。
【００５５】
図５は、実施の形態１の半導体記憶装置におけるプリチャージ期間時のＰＭＯＳトランジスタＱ３０のトランジスタサイズを変更した場合におけるノードＮ２の電位変化を示す図である。
【００５６】
同図において、Ｌ１１〜Ｌ１６はノードＮ２の電位変化を示し、Ｌ１１はＰＭＯＳトランジスタＱ３０のトランジスタサイズが最小の場合を示し、以下、Ｌ１２，Ｌ１３，Ｌ１４，Ｌ１５，Ｌ１６の順でトランジスタサイズを大きくし、Ｌ１６はＰＭＯＳトランジスタＱ３０のトランジスタサイズが最大の場合を示している。また、Ｌ１７は読み出し制御信号ＳＣの電位変化を示している。
【００５７】
同図に示すように、ＰＭＯＳトランジスタＱ３０のトランジスタサイズを大きくすればするほど、読み出し制御信号ＳＣが“Ｈ”に変化し、プリチャージ期間から読み出し期間に移行した時、ノードＮ２の電位を短時間でプリチャージ期間の状態に戻すことができる。
【００５８】
このように、実施の形態１の半導体記憶装置のチャージアップ回路７は、プリチャージ期間及び読み出し期間中に、複数のビット線のうち一のビット線を選択ビット線として選択し、該選択ビット線とプリチャージ電圧である電源電圧ＶDDが付与されるノードＮ２とを電気的に接続するため、プリチャージ期間及び読み出し期間中に電流が流れるのは選択ビット線に限定され、その分、低消費電力動作が可能となる。
【００５９】
また、チャージアップ回路７のＰＭＯＳトランジスタＱ３０は、ソースに電源電圧ＶDDを受け、ドレインがノードＮ２に接続され、ゲートに常時オン状態を指示する接地レベルを受けることにより、読み出し期間中にもＰＭＯＳトランジスタＱ３０のソースから電源電圧ＶDDが付与されるため、読み出し時に選択ビット線に電位変化がない場合においても、ノードＮ２の電位を電源電圧ＶDDで維持することができる。
【００６０】
その結果、プリチャージ電圧である電源電圧ＶDDが比較的低電圧の場合でも安定した読み出し動作を行うことができる。
【００６１】
ＰＭＯＳトランジスタＱ３０は読み出し期間中にもオン状態であるため、その電流供給能力は、選択されたメモリトランジスタＱＭが“１”を記憶した時の接地レベルへのディスチャージ能力より大きくすることができない制限がある。
【００６２】
そこで、チャージアップ回路７は、ソースにプリチャージ電圧である電源電圧ＶDDを受け、ドレインがノードＮ２に接続され、ゲートに読み出し制御信号ＳＣを受けるＰＭＯＳトランジスタＱ２９をＰＭＯＳトランジスタＱ３０に対して並列に設け、プリチャージ期間中に“Ｌ”の読み出し制御信号ＳＣを与えている。
【００６３】
その結果、ＰＭＯＳトランジスタＱ３０に上記制限が加えられても、ＰＭＯＳトランジスタＱ２９の電流供給能力を十分大きくすることにより、プリチャージ期間中はＰＭＯＳトランジスタＱ２９及びＱ３０により、確実に選択ビット線をプリチャージすることができる。
【００６４】
＜実施の形態２＞
図６は実施の形態２の半導体記憶装置の回路構成を示す回路図である。同図に示すように、チャージアップ回路８はＰＭＯＳトランジスタＱ３０から構成され、トランジスタＱ３０のソースは電源ＶDDに接続され、ドレインはビット線選択回路３のトランジスタＱ１０のドレインに接続され、ゲートは接地レベルに固定される。なお、他の構成は実施の形態１と同様であるため説明は省略する。
【００６５】
このような構成の実施の形態２の半導体記憶装置は、ビット線選択回路３で選択されたビット線ＢＬに対するチャージアップ動作もトランジスタＱ３０による電源ＶDDの付与によって行う。読み出し動作の他の部分は実施の形態１の半導体記憶装置と同様である。
【００６６】
このように、読み出し制御信号ＳＣをチャージアップ回路８に与えない実施の形態２の構成は、ビット線選択信号ＳＢ１〜ＳＢ４によりビット線ＢＬの選択動作を制御し、チャージアップ回路８と選択されたビット線ＢＬとの接続制御をビット線接続信号ＳＢ０により行うビット線選択回路３を備えることにより実現可能となっている。
【００６７】
実施の形態２の半導体記憶装置のチャージアップ回路８は、実施の形態１と同様、プリチャージ期間及び読み出し期間中に、複数のビット線のうち一のビット線を選択ビット線として選択し、該選択ビット線とプリチャージ電圧である電源電圧ＶDDが付与されるノードＮ２とを電気的に接続するため、プリチャージ期間及び読み出し期間中に電流が流れるのは選択ビット線に限定され、その分、低消費電力動作が可能となる。
【００６８】
また、チャージアップ回路８のＰＭＯＳトランジスタＱ３０は、ソースに電源電圧ＶDDを受け、ドレインがノードＮ２に接続され、ゲートに常時オン状態を指示する接地レベルを受けることにより、読み出し期間中にもＰＭＯＳトランジスタＱ３０のソースから電源電圧ＶDDが付与されるため、読み出し時に選択ビット線に電位変化がない場合においても、ノードＮ２を電源電圧ＶDD近傍の電位に十分に維持することができる。
【００６９】
その結果、プリチャージ電圧である電源電圧ＶDDが比較的低電圧の場合でも安定した読み出し動作を行うことができる。
【００７０】
ただし、ＰＭＯＳトランジスタＱ３０は読み出し期間中にもオン状態であるため、その電流供給能力は、選択されたメモリトランジスタＱＭが“１”を記憶した時の接地レベルへのディスチャージ能力より大きくできない制限がある。
【００７１】
＜その他＞
なお、実施の形態１として、メモリ素子１が１つのメモリトランジスタＱＭからなる構成を示したが、本発明は読み出しに先だってプリチャージ動作を必要とするすべてのメモリ素子に適用でき、例えばＥＰＲＯＭ、ＥＥＰＲＯＭ、ＲＡＭ、フラッシュメモリ等をメモリ素子とする場合でも構わない。
【００７２】
さらに、この発明はＣＭＯＳトランジスタで構成されたものに限らない。ＰＭＯＳトランジスタだけ、またはＮＭＯＳトランジスタだけで構成することも、勿論可能である。
【００７３】
【発明の効果】
以上説明したように、この発明における請求項１記載の半導体記憶装置のビット線選択手段は、プリチャージ期間及び読み出し期間中に、複数のビット線のうち一のビット線を選択ビット線として選択し、該選択ビット線とプリチャージ電圧が付与される接続ノードとを電気的に接続するため、プリチャージ期間及び読み出し期間中に電流が流れるのは選択ビット線に限定され、その分、低消費電力動作が可能となる。
【００７４】
また、プリチャージ手段の第１のトランジスタは、一方電極にプリチャージ電圧を受け、他方電極が接続ノードに接続され、制御電極に常時オン状態を指示する固定電圧を受けることにより、読み出し期間中にも第１のトランジスタの他方電極からプリチャージ電圧が付与されるため、読み出し時に選択ビット線に電位変化がない場合においても、接続ノードをプリチャージ電圧近傍の電位で維持することができる。
【００７５】
その結果、プリチャージ電圧が比較的低電圧の場合でも安定した読み出し動作を行うことができる。
【００７６】
さらに、請求項２記載の半導体記憶装置のプリチャージ手段は、一方電極にプリチャージ電圧を受け、他方電極が接続ノードに接続され、制御電極に制御電圧を受ける第２のトランジスタをさらに含み、制御電圧はプリチャージ期間中にオン状態を指示するため、プリチャージ期間中は第１及び第２のトランジスタにより、確実に選択ビット線をプリチャージ電圧でプリチャージすることができる。
【図面の簡単な説明】
【図１】  この発明の実施の形態１である半導体記憶装置の構成を示す説明図である。
【図２】  図１の詳細を示す回路図である。
【図３】  実施の形態１の半導体記憶装置の動作を示すタイミング図である。
【図４】  実施の形態１の半導体記憶装置の動作を示すグラフである。
【図５】  実施の形態１の半導体記憶装置の動作を示すグラフである。
【図６】  この発明の実施の形態２である半導体記憶装置の構成を示す回路図である。
【図７】  従来の半導体記憶装置の構成を示す説明図である。
【図８】  図７の詳細を示す回路図である。
【図９】  従来の半導体記憶装置の動作を示すタイミング図である。
【符号の説明】
１  メモリ素子、３  ビット線選択回路、４  出力増幅回路、７，８  チャージアップ回路、Ｑ３０  ＰＭＯＳトランジスタ。
【図１】
0003734550.tif 000002
【図２】
0003734550.tif 000003
【図３】
0003734550.tif 000004
【図４】
0003734550.tif 000005
【図５】
0003734550.tif 000006
【図６】
0003734550.tif 000007
【図７】
0003734550.tif 000008
【図８】
0003734550.tif 000009
【図９】
0003734550.tif 000010