(57)【特許請求の範囲】
【請求項１】
表示器の全階調数を複数に分割した際の第１の階調エリアの電圧を出力するための第１の階調エリアの各階調の配線と、
前記第１の階調エリアとは異なる第２の階調エリアの電圧を出力するための第２の階調エリアの各階調の配線であって、前記第１の階調エリアの各階調の配線と互い違いに配置された第２の階調エリアの各階調の配線と
を備えたことを特徴とする表示器用階調配線。
【請求項２】
前記第２の階調エリアは、前記第１の階調エリアの階調に続く階調を有する階調エリアであることを特徴とする請求項１記載の表示器用階調配線。
【請求項３】
前記第１及び第２の階調エリアの各階調の配線は、液晶表示器の階調電圧を出力するための配線であることを特徴とする請求項１記載の表示器用階調配線。
【請求項４】
前記第１の階調エリアの各階調の配線間に接続される第１のラダー抵抗と、
前記第２の階調エリアの各階調の配線間に接続される第２のラダー抵抗と
を更に備えたことを特徴とする請求項１記載の表示器用階調配線。
【請求項５】
前記配線のうちの最小階調を示す配線に接続される最小階調基準電圧入力端子と、
前記配線のうちの最大階調を示す配線に接続される最大階調基準電圧入力端子と、
前記配線のうちの所定の同一階調を示す配線に接続される２つの所定階調基準電圧入力端子と
を更に備えたことを特徴とする請求項１記載の表示器用階調配線。
【請求項６】
前記第１の階調エリアの各階調の配線と前記第２の階調エリアの各階調の配線とは同一の層に配置されていることを特徴とする請求項１記載の表示器用階調配線。
【請求項７】
前記第１の階調エリアの各階調の配線と前記第２の階調エリアの各階調の配線とは異なる層に配置されていることを特徴とする請求項１記載の表示器用階調配線。
【請求項８】
液晶表示器の全階調数を複数に分割した際の第１の階調エリアの各階調のアナログ階調電圧を出力するための第１の階調エリアの各階調の配線と、
前記第１の階調エリアとは異なる第２の階調エリアの各階調のアナログ階調電圧を出力するための第２の階調エリアの各階調の配線であって、前記第１の階調エリアの各階調の配線と互い違いに配置された第２の階調エリアの各階調の配線と、
前記第１の階調エリアの各階調の配線間に接続される第１のラダー抵抗と、
前記第２の階調エリアの各階調の配線間に接続される第２のラダー抵抗と、
前記第１の階調エリアの配線の電圧を同電位にするために接続される第１の基準電圧入力端子と、
前記第２の階調エリアの配線の電圧を同電位にするために接続される第２の基準電圧入力端子と、
前記第１及び第２の階調エリアの各階調の配線から出力されるアナログ階調電圧値を基に、入力されるデジタル階調値をアナログ階調値に変換するデコーダとを備えたことを特徴とする液晶表示器用ドライバ。
【請求項９】
表示器の全階調数を複数に分割した際の第１の階調エリアの電圧を出力するための第１の階調エリアの各階調の配線と、前記第１の階調エリアとは異なる第２の階調エリアの電圧を出力するための第２の階調エリアの各階調の配線であって、前記第１の階調エリアの各階調の配線と互い違いに配置された第２の階調エリアの各階調の配線とを備えた液晶表示器用ドライバのストレス試験方法であって、
前記第１の階調エリアの所定階調の配線に第１の電位を印加すると共に、前記第２の階調エリアの所定階調の配線に第２の電位を印加することにより、基準入力電圧よりも高いストレス電圧を前記配線間に印加するステップと、
前記第１及び第２の階調エリアの所定階調の配線にそれぞれ各階調の基準入力電圧を印加し、全階調の配線から出力される電圧を測定することにより出力電圧の異常の有無を検査するステップと
を有することを特徴とする液晶表示器用ドライバのストレス試験方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、表示器用階調配線、液晶表示器用ドライバ及びそのストレス試験方法に関するものである。
【０００２】
【従来の技術】
図１０は、従来技術による液晶表示器用ドライバ内の階調電圧生成部の配線図である。階調電圧生成部は、基準電圧入力端子（ＩＣパッド）Ｖ１〜Ｖ９、ラダー抵抗Ｒ、及び階調配線ＷＷを有する。階調配線ＷＷは、前半の階調配線ＷＡと後半の階調配線ＷＢに分けることができる。
【０００３】
階調配線ＷＷは、実際には例えば６４階調に対応する６４本の階調配線を有するが、ここでは図の簡略化のために３３本の階調配線Ｗ１〜Ｗ３３がある場合を例に説明する。階調配線Ｗ１〜Ｗ３３の各階調配線間には、ラダー抵抗Ｒが接続されている。入力端子Ｖ１は階調配線Ｗ１に接続され、入力端子Ｖ２は階調配線Ｗ５に接続され、入力端子Ｖ３は階調配線Ｗ９に接続され、入力端子Ｖ４は階調配線Ｗ１３に接続され、入力端子Ｖ５は階調配線Ｗ１７に接続され、入力端子Ｖ６は階調配線Ｗ２１に接続され、入力端子Ｖ７は階調配線Ｗ２５に接続され、入力端子Ｖ８は階調配線Ｗ２９に接続され、入力端子Ｖ９は階調配線Ｗ３３に接続される。
【０００４】
階調配線Ｗ１〜Ｗ３３は、図示しない液晶パネルに接続され、Ｗ１〜Ｗ３３より供給される階調電圧によって液晶パネルが駆動される。液晶パネルの駆動方法を説明する。入力端子Ｖ１に例えば０Ｖを印加し、入力端子Ｖ９に例えば６Ｖを印加する。また、入力端子Ｖ２〜Ｖ８に０〜６Ｖの間を補間する電圧を印加する。すると、階調配線Ｗ１〜Ｗ３３に生じる電圧はラダー抵抗Ｒにより抵抗分圧される。これにより、階調配線Ｗ１〜Ｗ３３からはガンマ補正された０〜６Ｖの間の電圧が出力される。そして、画像データに応じて階調配線Ｗ１〜Ｗ３３の中から選択した何れかの電圧を液晶パネルに印加することにより、液晶パネルを駆動することができる。
【０００５】
階調配線Ｗ１〜Ｗ３３の各階調配線間はラダー抵抗Ｒにより接続されているが、液晶表示器用ドライバの製造工程において階調配線間に異物（ゴミ）が混入することがある。階調配線間に異物が混入すると、階調配線間がショートしてしまい、階調配線Ｗ１〜Ｗ３３からは規定の階調電圧が出力されない。階調配線間が完全にショートしている場合には、検査工程で容易にその不良品の液晶表示器用ドラバを検出することができる。
【０００６】
しかし、階調配線間に異物が混入しても、階調配線間が完全にはショートしない場合がある。その場合は、検査工程にて不良を検出することが困難であり、不良品の液晶表示器用ドライバを製品出荷してしまう可能性がある。その場合、ユーザが使用している間に配線間の異物の状態が変化していき、途中で故障し、正常な階調電圧を出力することができなくなってしまうことがある。正常な階調電圧が出力されないと、液晶パネル上の画素表示に線欠陥が生じてしまう。
【０００７】
そのような不都合を回避するために、液晶表示器用ドライバの検査の際にストレス試験を行っている。ストレス試験では、まず、ストレス電圧印加工程を行い、その後に検査工程を行う。
【０００８】
ストレス電圧印加工程を説明する。ストレス電圧印加工程では、まず、入力端子Ｖ１とＶ２の間に例えば１２Ｖのストレス電圧（最大定格電圧）を印加し、次に入力端子Ｖ２とＶ３の間にも例えば１２Ｖのストレス電圧を印加する。同様に、入力端子Ｖ３〜Ｖ９の各端子間にそれぞれストレス電圧を印加する。例えば階調配線間に異物が混入しているときには、ストレス電圧を印加することにより、その階調配線間の絶縁不良が顕著化する。
【０００９】
上記のストレス電圧を印加した後に、検査工程を行う。検査工程では、上記の液晶パネルの通常駆動と同様に、入力端子Ｖ１に例えば０Ｖを印加し、入力端子Ｖ９に例えば６Ｖを印加し、入力端子Ｖ２〜Ｖ８に０〜６Ｖの間の電圧を印加する。そして、階調配線Ｗ１〜Ｗ３３の各階調配線の出力電圧を測定し、出力電圧が規定値の範囲内にないときには、その液晶表示器用ドライバを不良品として除去することができる。
【００１０】
【発明が解決しようとする課題】
しかし、上記のストレス電圧印加工程では、階調配線Ｗ１とＷ５の間に１２Ｖのストレス電圧が印加されるのみで、階調配線Ｗ１とその隣の階調配線Ｗ２の間には、約３Ｖ（＝１２Ｖ÷４）の低い電圧しか印加されない。すなわち、各階調配線間には十分に大きなストレス電圧を印加することができず、階調配線間の絶縁不良の検出率が比較的低かった。
【００１１】
また、ストレス電圧印加工程では、まず、入力端子Ｖ１とＶ２の間にストレス電圧を印加し、次に、入力端子Ｖ２とＶ３の間にストレス電圧を印加し、同様に各入力端子Ｖ３〜Ｖ９間にストレス電圧を印加することにより、合計８回の電圧印加工程を繰り返す必要があり、ストレス電圧印加工程に長時間を要していた。
【００１２】
本発明の目的は、階調配線間の絶縁不良をより確実に検出することができる表示器用階調配線、液晶表示器用ドライバ及びそのストレス試験方法を提供することである。
【００１３】
本発明の他の目的は、階調配線間の絶縁不良を短時間で検出することができる表示器用階調配線、液晶表示器用ドライバ及びそのストレス試験方法を提供することである。
【００１４】
【課題を解決するための手段】
本発明の表示器用階調配線は、表示器の全階調数を複数に分割した際の第１の階調エリアの電圧を出力するための第１の階調エリアの各階調の配線と、前記第１の階調エリアとは異なる第２の階調エリアの電圧を出力するための第２の階調エリアの各階調の配線であって、前記第１の階調エリアの各階調の配線と互い違いに配置された第２の階調エリアの各階調の配線とを備える。そして、このような階調配線の絶縁不良等の検査をするときは、第１の階調エリアの所定階調の配線に第１の電位を印加すると共に、第２の階調エリアの所定階調の配線に第２の電位を印加することにより、基準入力電圧よりも高いストレス電圧を前記配線間に印加するようにする。
【００１５】
本発明は上記技術手段より成るので、第１の階調エリアの各配線に対して同電位（第１の電位）が印加されるとともに、この第１の階調エリアの各配線と互い違いに配置された第２の階調エリアの各配線に対しても同電位（上記第１の階調エリアとは異なる第２の電位）が印加されることとなり、第１の階調エリアの各配線と、これに隣接する第２の階調エリアの各配線との間には全て第１の電位と第２の電位との差電圧が等しく印加される。これにより、第１の電位と第２の電位とを１回印加するだけで、各階調配線間に大きなストレス電圧を印加することが可能となる。
【００１６】
【発明の実施の形態】
以下に、本発明の一実施形態を図面に基づいて説明する。
（第１の実施の形態）
図１は、第１の実施の形態による液晶表示器の構成例を示すブロック図である。液晶表示器は、液晶パネル１と液晶表示器用ドライバ２を有する。液晶表示器用ドライバ２は、入力端子ＩＮに入力されるデジタル階調値を、アナログ階調値に変換して出力端子ＯＵＴに出力するＤ／Ａ変換器３を含む。Ｄ／Ａ変換器３は、階調電圧生成部４とデコーダ５を有する。
【００１７】
階調電圧生成部４とデコーダ５は、例えば６４本の階調配線で相互に接続されている。入力端子ＩＮには、液晶パネル１の各画素の階調値がデジタル値で入力される。階調電圧生成部４は、例えば６４階調のアナログ電圧を生成し、６４本の階調配線を介してデコーダ５に出力する。デコーダ５は、階調電圧生成部４の階調配線から出力されるアナログ階調電圧値を基に、入力端子ＩＮに入力されるデジタル階調値をアナログ階調値に変換して、出力端子ＯＵＴに出力する。液晶パネル１は、出力端子ＯＵＴを介して、デコーダ５から各画素のアナログ階調電圧を入力する。液晶表示器用ドライバ２は、液晶パネル１の各画素の階調値を制御して液晶パネル１を駆動する。液晶パネル１は、所定の階調値を有する各画素を表示する。
【００１８】
図２は、第１の実施の形態による液晶表示器内の階調電圧生成部４の構成例を示す配線図である。本実施の形態による階調電圧生成部４は、図１０に示す階調電圧生成部における前半の階調配線ＷＡと後半の階調配線ＷＢとを同一層で櫛歯状に互い違いに配置したものである。
【００１９】
階調電圧生成部４は、基準電圧入力端子（ＩＣパッド）Ｖ１〜Ｖ９、前半部の階調配線ＷＡ、後半部の階調配線ＷＢ、及びラダー抵抗Ｒ１，Ｒ２を有する。以下、階調配線ＷＡと階調配線ＷＢの双方を合わせた階調配線を、階調配線ＷＷという。
【００２０】
階調配線ＷＷは、実際には例えば６４階調に対応する６４本の階調配線を有するが、ここでは図の簡略化のために３３本の階調配線Ｗ１〜Ｗ３３がある場合を例に説明する。階調配線Ｗ１〜Ｗ３３は、各階調の電圧を出力するための階調配線である。階調配線Ｗ１は最小階調値を示す電圧を出力するための配線であり、階調配線Ｗ３３は最大階調値を示す電圧を出力するための階調配線である。
【００２１】
前半部の階調配線ＷＡは、液晶表示器の全階調数を２つに分割した際の階調値が小さい方の約半分の階調エリアの電圧を出力するための１６本の階調配線Ｗ１〜Ｗ１６を含む。後半部の階調配線ＷＢは、液晶表示器の全階調数を２つに分割した際の階調値が大きい方の約半分の階調エリアの電圧を出力するための１７本の階調配線Ｗ１７ｂ〜Ｗ３３を含む。
【００２２】
前半部の階調配線ＷＡの各階調配線Ｗ１〜Ｗ１６間には、第１のラダー抵抗Ｒ１が接続されており、後半部の階調配線ＷＢの各階調配線Ｗ１７ｂ〜Ｗ３３間には、第２のラダー抵抗Ｒ２が接続されている。入力端子Ｖ１は最小階調を示す階調配線Ｗ１に接続され、入力端子Ｖ２は階調配線Ｗ５に接続され、入力端子Ｖ３は階調配線Ｗ９に接続され、入力端子Ｖ４は階調配線Ｗ１３に接続され、入力端子Ｖ５は中間の階調を示す階調配線Ｗ１７ａ及びＷ１７ｂに接続され、入力端子Ｖ６は階調配線Ｗ２１に接続され、入力端子Ｖ７は階調配線Ｗ２５に接続され、入力端子Ｖ８は階調配線Ｗ２９に接続され、入力端子Ｖ９は最大階調を示す階調配線Ｗ３３に接続される。
【００２３】
階調配線Ｗ１〜Ｗ３３は、図１のデコーダ５を介して液晶パネル１に接続される。入力端子Ｖ１〜Ｖ９に、以下の基準電圧を印加することにより、液晶パネル１を駆動することができる。すなわち、入力端子Ｖ１に例えば０Ｖを印加し、入力端子Ｖ９に例えば６Ｖを印加する。また、入力端子Ｖ２〜Ｖ８に０〜６Ｖの間を補間する電圧を印加すると、階調配線Ｗ１〜Ｗ３３の電圧はラダー抵抗Ｒ１，Ｒ２により抵抗分圧され、図３に示すようにガンマ補正された０〜６Ｖの間の電圧を出力する。図３は、横軸が階調値を示し、縦軸が階調値に対応する階調配線の出力電圧を示す。図３に示すガンマ特性に応じて、入力端子Ｖ２〜Ｖ８に入力する基準電圧の値が決まる。
【００２４】
なお、図２では入力端子Ｖ１〜Ｖ９が９個存在する場合を説明したが、入力端子の数はガンマ補正の特性曲線に応じて任意の数にすることができる。ただし、前半部の階調配線ＷＡのうちの少なくとも２つの階調配線Ｗ１及びＷ４に入力端子Ｖ１及びＶ４を接続し、後半部の階調配線ＷＢのうちの少なくとも２つの階調配線Ｗ１７ａ（Ｗ１７ｂ）及びＷ３３に入力端子Ｖ５及びＶ９を接続する必要がある。
【００２５】
上記の基準電圧を入力端子Ｖ１〜Ｖ９に印加すると、第１のラダー抵抗Ｒ１には、図の上から下に向かって、すなわち小さな階調値の階調配線Ｗ１から大きな階調値の階調配線Ｗ１７ａに向かって電流が流れる。左下の階調配線Ｗ１７ａは右上の階調配線Ｗ１７ｂに接続されているので、第２のラダー抵抗Ｒ２にも、図の上から下に向かって、すなわち小さな階調値の階調配線Ｗ１７ｂから大きな階調値の階調配線Ｗ３３に向かって電流が流れる。第１のラダー抵抗Ｒ１に流れる電流の方向と第２のラダー抵抗Ｒ２に流れる電流の方向は同一である。これにより、階調配線Ｗ１〜Ｗ３３には、ラダー抵抗Ｒ１，Ｒ２により抵抗分圧された電圧が現れ、具体的には図３に示す各階調の電圧値が現れる。
【００２６】
次に、ストレス試験方法について説明する。階調配線Ｗ１〜Ｗ３３の各階調配線間はラダー抵抗Ｒ１，Ｒ２により接続されているが、液晶表示器用ドライバ２（図１）の製造工程において階調配線間に異物（ゴミ）が混入したり工程のばらつきが生じたりすることにより、階調配線間に絶縁不良が生じることがある。絶縁不良の液晶表示器用ドライバ２は不良品として破棄されるが、階調配線間の絶縁不良は、次に示すストレス試験により、検出することができる。ストレス試験では、まず、ストレス電圧印加工程を行い、その後に検査工程を行う。
【００２７】
ストレス電圧印加工程について説明する。ストレス電圧印加工程では、入力端子Ｖ１，Ｖ２，Ｖ３，Ｖ４に例えば０Ｖを印加し、入力端子Ｖ５，Ｖ６，Ｖ７，Ｖ８，Ｖ９に例えば１２Ｖのストレス電圧（最大定格電圧）を印加する。ストレス電圧を印加することにより、例えば階調配線間に絶縁不良があると、その階調配線間の絶縁不良が顕著化する。
【００２８】
上記のストレス電圧を印加すると、Ｖ１〜Ｖ４には全て０Ｖの同電位が印加されるので、Ｒ１による分圧が行われても、Ｗ１〜Ｗ１３には全て０Ｖの階調電圧が現れる。一方、Ｖ５〜Ｖ９には全て１２Ｖの同電位が印加されるので、Ｒ２による分圧が行われても、Ｗ１７ｂ〜Ｗ３３には全て１２Ｖの階調電圧が現れる。このように、入力端子Ｖ１に０Ｖが印加され、入力端子Ｖ５に１２Ｖが印加されるので、階調配線Ｗ１と階調配線Ｗ１７ｂとの間に１２Ｖの十分に高いストレス電圧を印加することができる。また、階調配線Ｗ２には第１のラダー抵抗Ｒ１を介して入力端子Ｖ１及びＶ２から０Ｖが印加されるので、階調配線Ｗ２と階調配線Ｗ１７ｂとの間にも、１２Ｖの高いストレス電圧が印加される。同様に、後に示す区間を除いては、各階調配線間に１２Ｖの高いストレス電圧を印加することができ、階調配線間の絶縁不良をより確実に検出することができる。
【００２９】
すなわち、図１０に示した従来の階調電圧生成部では、階調配線Ｗ１とＷ５の間に１２Ｖのストレス電圧が印加されるのみで、各階調配線間には、約３Ｖ（＝１２Ｖ÷４）の低い電圧しか印加されない。一方、本実施の形態による階調電圧生成部４では、一部の区間を除いて各階調配線間に１２Ｖの高いストレス電圧を印加することができ、より確実に階調配線間の絶縁不良を検出することが可能になる。
【００３０】
また、図１０に示した従来の階調電圧生成部では、まず、入力端子Ｖ１とＶ２の間にストレス電圧を印加し、次に、入力端子Ｖ２とＶ３の間にストレス電圧を印加し、同様に各入力端子Ｖ３〜Ｖ９間にストレス電圧を印加することにより、合計８回のストレス電圧印加工程を繰り返さなければならないが、本実施の形態による階調電圧生成部４では、入力端子Ｖ１〜Ｖ４に０Ｖを印加し、入力端子Ｖ５〜Ｖ９に１２Ｖを印加する１回のストレス電圧印加工程で済み、短時間でストレス電圧印加工程の処理を行うことができる。これにより、短時間で階調配線間の絶縁不良を検出することができる。
【００３１】
なお、本実施の形態のストレス電圧印加工程は、中間の基準電圧入力端子Ｖ５に１２Ｖを印加する場合に限定されず、０Ｖを印加してもよい。すなわち、入力端子Ｖ１〜Ｖ５に０Ｖを印加し、入力端子Ｖ６〜Ｖ９に１２Ｖを印加してもよい。ただし、入力端子Ｖ５〜Ｖ９に１２Ｖを印加したときには、階調配線Ｗ１３から階調配線Ｗ１７ａまでの間には第１のラダー抵抗Ｒ１を介して１２Ｖの電圧が印加されるために電圧降下が生じ、階調配線Ｗ１３から階調配線Ｗ１７ａまでの間だけは、１２Ｖの大きなストレス電圧を印加することができない。その場合は、入力端子Ｖ１〜Ｖ４に０Ｖ、入力端子Ｖ５〜Ｖ９に１２Ｖを印加した後に、入力端子Ｖ１〜Ｖ５に０Ｖ、入力端子Ｖ６〜Ｖ９に１２Ｖを印加すれば、上記の不都合を解消することができる。なお、当該不都合を解消するための他の階調電圧生成部４は、後に図５を参照しながら説明する。
【００３２】
上記のストレス電圧を印加した後に、検査工程を行う。検査工程では、上記の液晶パネルの通常駆動と同様に、入力端子Ｖ１に例えば０Ｖを印加し、入力端子Ｖ９に例えば６Ｖを印加し、入力端子Ｖ２〜Ｖ８に０〜６Ｖの間を補間する電圧を印加する。階調配線Ｗ１〜Ｗ３３の各階調配線の出力電圧を測定し、出力電圧が規定値の範囲内にないときには、その液晶表示器用ドライバ２を不良品として除去することができる。上記のストレス電圧印加工程により、階調配線間の絶縁不良が加速され、この検査工程でより確実に階調配線間の絶縁不良を検出することができる。
【００３３】
（第２の実施の形態）
図４は、第２の実施の形態による階調電圧生成部４の構成例を示す配線図である。図２に示した第１の実施の形態では、後半部の階調配線ＷＢは、階調値が小さい階調配線Ｗ１７ｂを上側に設け、階調値が大きい階調配線Ｗ３３を下側に設けて階調値順に階調配線Ｗ１７ｂ〜Ｗ３３を並べていたが、本実施の形態の後半部の階調配線ＷＢでは、階調値が小さい階調配線Ｗ１８を下側に設け、階調値が大きい階調配線Ｗ３３を上側に設けて階調値順に階調配線Ｗ１８〜Ｗ３３を並べる。また、図２に示した２つの階調配線１７ａ，１７ｂは１つの階調配線１７にまとめて一番下側に設けている。本実施の形態の前半部の階調配線ＷＡは、第１の実施の形態の前半部の階調配線ＷＡと同様である。
【００３４】
前半部の階調配線ＷＡは、階調値が小さい方の約半分の階調エリアの電圧を出力するための１７本の階調配線Ｗ１〜Ｗ１７を含む。後半部の階調配線ＷＢは、階調値が大きい方の約半分の階調エリアの電圧を出力するための１６本の階調配線Ｗ１８〜Ｗ３３を含む。
【００３５】
前半部の階調配線ＷＡの各階調配線Ｗ１〜Ｗ１７間には、第１のラダー抵抗Ｒ１が接続されており、後半部の階調配線ＷＢの各階調配線Ｗ１８〜Ｗ３３間には、第２のラダー抵抗Ｒ２が接続されている。入力端子Ｖ１〜Ｖ４と階調配線ＷＡとの接続は第１の実施の形態と同じである。入力端子Ｖ５は階調配線Ｗ１７に接続され、入力端子Ｖ６は階調配線Ｗ２１に接続され、入力端子Ｖ７は階調配線Ｗ２５に接続され、入力端子Ｖ８は階調配線Ｗ２９に接続され、入力端子Ｖ９は階調配線Ｗ３３に接続される。
【００３６】
このような構成において、入力端子Ｖ１〜Ｖ９に対して第１の実施の形態と同じ基準電圧を印加することにより、液晶パネル１を駆動することができる。すなわち、入力端子Ｖ１に例えば０Ｖを印加し、入力端子Ｖ９に例えば６Ｖを印加し、入力端子Ｖ２〜Ｖ８に０〜６Ｖの間を補間する電圧を印加する。上記の基準電圧を入力端子Ｖ１〜Ｖ９に印加すると、第１のラダー抵抗Ｒ１には、図の上から下に向かって、すなわち小さな階調値の階調配線Ｗ１から大きな階調値の階調配線Ｗ１７に向かって電流が流れる。第２のラダー抵抗Ｒ２は、階調配線Ｗ１７を介して第１のラダー抵抗Ｒ１と接続されているので、第２のラダー抵抗Ｒ２には、図の下から上に向かって、すなわち小さな階調値の階調配線Ｗ１７から大きな階調値の階調配線Ｗ３３に向かって電流が流れる。第１のラダー抵抗Ｒ１に流れる電流の方向と第２のラダー抵抗Ｒ２に流れる電流の方向とは逆である。これにより、階調配線Ｗ１〜Ｗ３３には、ラダー抵抗Ｒ１，Ｒ２により抵抗分圧された電圧が現れ、具体的には図３に示す各階調の電圧値が現れる。
【００３７】
また、ストレス試験方法は、第１の実施の形態と同じ方法により行うことができ、同様な効果を得ることができる。すなわち、各階調配線間に１２Ｖの高いストレス電圧を印加することができ、各階調配線間の絶縁不良をより確実に検出することができるとともに、短時間でストレス試験を行うことができる。
【００３８】
（第３の実施の形態）
図５は、第３の実施の形態による階調電圧生成部４の構成例を示す配線図である。第３の実施の形態は、図２に示した第１の実施の形態における中間の入力端子Ｖ５を２つの入力端子Ｖ５Ａ及びＶ５Ｂに分割したものであり、その他の点は第１の実施の形態と同様である。
【００３９】
後半部の階調配線ＷＢのうちで階調値が最も小さい階調配線は、階調配線Ｗ１７ｃと階調配線Ｗ１７ｄとに分離されている。一方の階調配線１７ｃはストレス試験にのみ使用され、他方の階調配線Ｗ１７ｄが実際に階調電圧を出力するための階調配線として使用される。第１のラダー抵抗Ｒ１は、階調配線Ｗ１〜Ｗ１７ａの各階調配線間に接続され、第２のラダー抵抗Ｒ２は、階調配線Ｗ１７ｄ〜Ｗ３３の各階調配線間に接続される。入力端子Ｖ５Ａは、階調配線Ｗ１７ａ及びＷ１７ｃに接続され、入力端子Ｖ５Ｂは階調配線Ｗ１７ｄに接続される。
【００４０】
ストレス電圧印加工程について説明する。ストレス電圧印加工程では、入力端子Ｖ１，Ｖ２，Ｖ３，Ｖ４，Ｖ５Ａに例えば０Ｖを印加し、入力端子Ｖ５Ｂ，Ｖ６，Ｖ７，Ｖ８，Ｖ９に例えば１２Ｖのストレス電圧（最大定格電圧）を印加する。図２の第１の実施の形態では、階調配線Ｗ１３から階調配線Ｗ１７ａまでの間には大きなストレス電圧を印加することができなかったが、本実施の形態によれば、これらの階調配線Ｗ１３，Ｗ１７ａが接続された入力端子Ｖ４と入力端子Ｖ５Ａに同電位の０Ｖを印加するとともに、入力端子Ｖ５Ｂ，Ｖ６に１２Ｖを印加するので、階調配線Ｗ１３から階調配線Ｗ１７ａまでの間においても、各階調配線間に１２Ｖのストレス電圧を印加することができる。すなわち、すべての階調配線間に１２Ｖの大きなストレス電圧を印加することができ、より確実に階調配線間の絶縁不良を検出することができる。
【００４１】
なお、ストレス電圧を印加した後の検査工程及び通常の液晶駆動を行う際には、入力端子Ｖ５Ａ及び入力端子Ｖ５Ｂに同じ電圧を印加することにより、本実施の形態は第１の実施の形態（図２）と等価な回路を構成し、等価な動作を行わせることができる。
【００４２】
（第４の実施の形態）
図６は、第４の実施の形態による階調電圧生成部４の構成例を示す配線図である。本実施の形態は、図４に示した第２の実施の形態における中間の入力端子Ｖ５を２つの入力端子Ｖ５Ａ及びＶ５Ｂに分割したものであり、その他の点は第２の実施の形態と同様である。
【００４３】
前半部の階調配線ＷＡのうちで階調値が最も大きい階調配線は、階調配線Ｗ１７ａと階調配線Ｗ１７ｃとに分離されている。一方の階調配線１７ｃはストレス試験にのみ使用され、他方の階調配線Ｗ１７ａが実際に階調電圧を出力するための階調配線として使用される。第１のラダー抵抗Ｒ１は、階調配線Ｗ１〜Ｗ１７ａの各階調配線間に接続され、第２のラダー抵抗Ｒ２は、階調配線Ｗ１７ｃ〜Ｗ３３の各階調配線間に接続される。入力端子Ｖ５Ａは、階調配線Ｗ１７ａに接続され、入力端子Ｖ５Ｂは階調配線Ｗ１７ｃに接続される。
【００４４】
ストレス電圧印加工程では、入力端子Ｖ１，Ｖ２，Ｖ３，Ｖ４，Ｖ５Ａに例えば０Ｖを印加し、入力端子Ｖ５Ｂ，Ｖ６，Ｖ７，Ｖ８，Ｖ９に例えば１２Ｖのストレス電圧（最大定格電圧）を印加する。第２の実施の形態（図４）では、階調配線Ｗ１３から階調配線Ｗ１７までの間には大きなストレス電圧を印加することができなかったが、本実施の形態によれば、これらの階調配線Ｗ１３，Ｗ１７ａが接続された入力端子Ｖ４と入力端子Ｖ５Ａに同電位の０Ｖを印加するとともに、入力端子Ｖ５Ｂ，Ｖ６に１２Ｖを印加するので、階調配線Ｗ１３から階調配線Ｗ１７までの間においても、各階調配線間に１２Ｖのストレス電圧を印加することができる。すなわち、すべての階調配線間に１２Ｖの大きなストレス電圧を印加することができ、より確実に階調配線間の絶縁不良を検出することができる。
【００４５】
なお、ストレス電圧を印加した後の検査工程及び通常の液晶駆動を行う際には、入力端子Ｖ５Ａ及び入力端子Ｖ５Ｂに同じ電圧を印加することにより、本実施の形態は第２の実施の形態（図４）と等価な回路を構成し、等価な動作を行わせることができる。
【００４６】
（第５の実施の形態）
図７は、第５の実施の形態による階調電圧生成部４の構成例を示す配線図である。本実施の形態では、図５に示した第３の実施の形態における中間の入力端子Ｖ５ＡとＶ５Ｂの間にスイッチＳＷを設け点が異なり、その他の点は第３の実施の形態と同様である。
【００４７】
スイッチＳＷは、入力端子Ｖ５ＡとＶ５Ｂとの間を接続又は切断することができる。本実施の形態では、第３の実施の形態（図５）と同様に、ストレス電圧印加工程のときにはスイッチＳＷが入力端子Ｖ５ＡとＶ５Ｂとの間を切断し、検査工程及び通常の液晶パネル駆動時にはスイッチＳＷが入力端子Ｖ５ＡとＶ５Ｂとの間を接続する。なお、同様に、第４の実施の形態（図６）の端子Ｖ５ＡとＶ５Ｂとの間にスイッチＳＷを設けてもよい。
【００４８】
図８は、上記のスイッチＳＷの構成を示す回路図である。スイッチＳＷは、ＰチャネルＭＯＳトランジスタ（転送ゲート）１２とＮチャネルＭＯＳトランジスタ（転送ゲート）１３との組み合わせ素子と、ＮＯＴ回路（インバータ）１１とを有する。制御端子ＣＴＬは、ＮＯＴ回路１１の入力端子及びＮチャネルトランジスタ１３のゲートに接続される。ＮＯＴ回路１１の出力端子は、Ｐチャネルトランジスタ１２のゲートに接続される。トランジスタ１２及びトランジスタ１３のソース／ドレインは、それぞれ入力端子Ｖ５Ａ及び入力端子Ｖ５Ｂに接続される。
【００４９】
制御端子ＣＴＬにハイレベルの電圧が印加されると、トランジスタ１２及び１３のソース−ドレイン間は導通状態になり、入力端子Ｖ５ＡとＶ５Ｂとの間が接続される。一方、制御端子ＣＴＬにローレベルの電圧が印加されると、トランジスタ１２及び１３のソース−ドレイン間が遮断状態になり、入力端子Ｖ５ＡとＶ５Ｂとの間が切断される。
【００５０】
なお、スイッチＳＷは、ＰチャネルとＮチャネルのＭＯＳトランジスタ（転送ゲート）の組み合わせ素子による構成に限定されず、ＮチャネルのみのＭＯＳトランジスタ（転送ゲート）で構成してもよいし、ＰチャネルのみのＭＯＳトランジスタ（転送ゲート）で構成してもよい。
【００５１】
以上詳しく説明したように、第１〜第５の実施の形態によれば、第１の階調エリア（例えば前半部の階調エリア）と第２の階調エリア（例えば後半部の階調エリア）の各階調配線を互い違いに配置することにより、各階調配線間に十分に大きなストレス電圧を印加することができ、階調配線間の絶縁不良をより確実に検出することができる。これにより、市場での劣化による不良率を下げることができ、信頼度を向上させることができる。また、１回のストレス電圧印加工程により各階調配線間にストレス電圧を印加することができるので、短時間で階調配線間の絶縁不良を検出することができ、工程時間の短縮によるコストダウンを図ることができる。
【００５２】
図９（Ａ）は、液晶表示器用ドライバ２（図１）の半導体基板の断面図である。第１の配線層２１は、デコーダ５（図１）の配線層であり、その上に絶縁層２２が形成される。絶縁層２２の上には第２の配線層ＷＡ，ＷＢが形成される。第２の配線層ＷＡは前半部の階調配線層であり、第２の配線層ＷＢは後半部の階調配線層である。第２の配線層ＷＡ及びＷＢは、同一層内で水平方向に交互に形成される。第２の配線層ＷＡ，ＷＢの上には、絶縁層２４が形成される。
【００５３】
図９（Ａ）では、前半部の階調配線ＷＡと後半部の階調配線ＷＢとを同一の配線層に配置する場合を例に説明したが、図９（Ｂ）に示すように、前半部の階調配線ＷＡと後半部の階調配線ＷＢとを異なる配線層に配置してもよい。
【００５４】
図９（Ｂ）は、液晶表示器用ドライバ２（図１）の他の半導体基板の断面図である。第１の配線層２１は、デコーダ５（図１）の配線層であり、その上に絶縁層２２が形成される。絶縁層２２の上には第２の配線層（前半部の階調配線層）ＷＡが形成され、その上に絶縁層２４が形成される。絶縁層２４の上には第３の配線層（後半部の階調配線層）ＷＢが形成され、その上に絶縁層２６が形成される。
【００５５】
図９（Ｃ）は、液晶表示器用ドライバ２（図１）の他の半導体基板の断面図である。第１の配線層２１は、デコーダ５（図１）の配線層であり、その上に絶縁層２２が形成される。絶縁層２２の上には、第２の配線層（前半部の階調配線層）ＷＡ及び第２の配線層（後半部の階調配線層）ＷＢが同一層内で水平方向に交互に形成される。第２の配線層ＷＡ，ＷＢの上には、絶縁層２４が形成される。絶縁層２４の上には、第３の配線層（前半部の階調配線層）ＷＡ及び第３の配線層（後半部の階調配線層）ＷＢが同一層内で水平方向に交互に形成される。第３の配線層ＷＡ，ＷＢの上には、絶縁層２６が形成される。また、配線層ＷＡ及びＷＢは、異なる配線層間で、垂直方向にも交互に形成される。
【００５６】
また、上記実施の形態では階調配線を前半部の階調配線ＷＡと後半部の階調配線ＷＢとに分割する場合を例に説明したが、３つ以上に分割してもよい。例えば、図１０に示す階調電圧生成部において、階調配線Ｗ１〜Ｗ４の第１の領域と階調配線Ｗ５〜Ｗ８の第２の領域と階調配線Ｗ９〜Ｗ１２の第３の領域と階調配線Ｗ１３〜Ｗ１６の第４の領域等に分割し、第１の領域と第２の領域とを櫛歯状に互い違いに配置し、第３の領域と第４の領域とを櫛歯状に互い違いに配置してもよい。その際、互い違いに配置する２つの領域は、互いに階調が続く階調エリアの配線領域であることが好ましい。後半部の階調配線ＷＢも、前半部の階調配線ＷＡと同様に４つの領域に分割して互い違いに配置することができる。
【００５７】
その他、上記に示した各実施の形態は、何れも本発明を実施するにあたっての具体化のほんの一例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその精神、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。
【００５８】
本発明の様々な形態をまとめると、以下のようになる。
（付記１）表示器の全階調数を複数に分割した際の第１の階調エリアの電圧を出力するための第１の階調エリアの各階調の配線と、
前記第１の階調エリアとは異なる第２の階調エリアの電圧を出力するための第２の階調エリアの各階調の配線であって、前記第１の階調エリアの各階調の配線と互い違いに配置された第２の階調エリアの各階調の配線と
を備えたことを特徴とする表示器用階調配線。
（付記２）前記第２の階調エリアは、前記第１の階調エリアの階調に続く階調を有する階調エリアであることを特徴とする付記１記載の表示器用階調配線。
【００５９】
（付記３）前記第１の階調エリアの各階調の配線は、前記表示器の全階調数を２つに分割した際の前半部の階調エリアの配線であり、前記第２の階調エリアの各階調の配線は、前記表示器の全階調数を２つに分割した際の後半部の階調エリアの配線であることを特徴とする付記２記載の表示器用階調配線。
（付記４）前記第１及び第２の階調エリアの各階調の配線は、液晶表示器の階調電圧を出力するための配線であることを特徴とする付記１記載の表示器用階調配線。
【００６０】
（付記５）前記第１の階調エリアの各階調の配線間に接続される第１のラダー抵抗と、
前記第２の階調エリアの各階調の配線間に接続される第２のラダー抵抗と
を更に備えたことを特徴とする付記１記載の表示器用階調配線。
（付記６）前記第１の階調エリアの各階調の配線の電圧を同電位にするために接続される第１の基準電圧入力端子と、
前記第２の階調エリアの各階調の配線の電圧を同電位にするために接続される第２の基準電圧入力端子と
を更に備えたことを特徴とする付記５記載の表示器用階調配線。
【００６１】
（付記７）前記第１及び第２の基準電圧入力端子間に電圧を印加した際に前記第１のラダー抵抗に流れる電流の方向と前記第２のラダー抵抗に流れる電流の方向とが同一であることを特徴とする付記６記載の表示器用階調配線。
（付記８）前記第１及び第２の基準電圧入力端子間に電圧を印加した際に前記第１のラダー抵抗に流れる電流の方向と前記第２のラダー抵抗に流れる電流の方向とが逆であることを特徴とする付記６記載の表示器用階調配線。
【００６２】
（付記９）前記配線のうちの最小階調を示す配線に接続される最小階調基準電圧入力端子と、
前記配線のうちの最大階調を示す配線に接続される最大階調基準電圧入力端子と、
前記配線のうちの所定の同一階調を示す配線に接続される２つの所定階調基準電圧入力端子と
を更に備えたことを特徴とする付記１記載の表示器用階調配線。
（付記１０）前記配線のうちの最小階調を示す配線に接続される最小階調基準電圧入力端子と、
前記配線のうちの最大階調を示す配線に接続される最大階調基準電圧入力端子と、
前記配線のうちの中間の階調を示す配線に接続される２つの中間階調基準電圧入力端子と
を更に備えたことを特徴とする付記３記載の表示器用階調配線。
【００６３】
（付記１１）前記２つの所定階調基準電圧入力端子を接続又は切断するためのスイッチング素子を更に備えたことを特徴とする付記９記載の表示器用階調配線。（付記１２）前記スイッチング素子は、ＮチャネルとＰチャネルの転送ゲートの組み合わせ素子を含むことを特徴とする付記１１記載の表示器用階調配線。
【００６４】
（付記１３）前記スイッチング素子は、Ｎチャネルのみの転送ゲートを含むことを特徴とする付記１１記載の表示器用階調配線。
（付記１４）前記スイッチング素子は、Ｐチャネルのみの転送ゲートを含むことを特徴とする付記１１記載の表示器用階調配線。
【００６５】
（付記１５）前記第１の階調エリアの各階調の配線と前記第２の階調エリアの各階調の配線とは同一の層に配置されていることを特徴とする付記１記載の表示器用階調配線。
（付記１６）前記第１の階調エリアの各階調の配線と前記第２の階調エリアの各階調の配線とは異なる層に配置されていることを特徴とする付記１記載の表示器用階調配線。
【００６６】
（付記１７）液晶表示器の全階調数を複数に分割した際の第１の階調エリアの各階調のアナログ階調電圧を出力するための第１の階調エリアの各階調の配線と、前記第１の階調エリアとは異なる第２の階調エリアの各階調のアナログ階調電圧を出力するための第２の階調エリアの各階調の配線であって、前記第１の階調エリアの各階調の配線と互い違いに配置された第２の階調エリアの各階調の配線と、
前記第１の階調エリアの各階調の配線間に接続される第１のラダー抵抗と、
前記第２の階調エリアの各階調の配線間に接続される第２のラダー抵抗と、
前記第１の階調エリアの配線の電圧を同電位にするために接続される第１の基準電圧入力端子と、
前記第２の階調エリアの配線の電圧を同電位にするために接続される第２の基準電圧入力端子と、
前記第１及び第２の階調エリアの各階調の配線から出力されるアナログ階調電圧値を基に、入力されるデジタル階調値をアナログ階調値に変換するデコーダとを備えたことを特徴とする液晶表示器用ドライバ。
（付記１８）表示器の全階調数を複数に分割した際の第１の階調エリアの電圧を出力するための第１の階調エリアの各階調の配線と、前記第１の階調エリアとは異なる第２の階調エリアの電圧を出力するための第２の階調エリアの各階調の配線であって、前記第１の階調エリアの各階調の配線と互い違いに配置された第２の階調エリアの各階調の配線とを備えた液晶表示器用ドライバのストレス試験方法であって、
前記第１の階調エリアの所定階調の配線に第１の電位を印加すると共に、前記第２の階調エリアの所定階調の配線に第２の電位を印加することにより、基準入力電圧よりも高いストレス電圧を前記配線間に印加するステップと、
前記第１及び第２の階調エリアの所定階調の配線にそれぞれ各階調の基準入力電圧を印加し、全階調の配線から出力される電圧を測定することにより出力電圧の異常の有無を検査するステップと
を有することを特徴とする液晶表示器用ドライバのストレス試験方法。
【００６７】
【発明の効果】
上記のように構成した本発明によれば、各階調配線間に十分に大きなストレス電圧を印加することができ、階調配線間の絶縁不良をより確実に検出することができる。また、１回のストレス電圧印加工程により各階調配線間にストレス電圧を印加することができるので、階調配線間の絶縁不良を短時間で検出することができる。
【図面の簡単な説明】
【図１】第１の実施の形態による液晶表示器の構成を示すブロック図である。
【図２】第１の実施の形態による液晶表示器内の階調電圧生成部の構成を示す配線図である。
【図３】階調値と電圧の関係を示すグラフである。
【図４】第２の実施の形態による階調電圧生成部の構成を示す配線図である。
【図５】第３の実施の形態による階調電圧生成部の構成を示す配線図である。
【図６】第４の実施の形態による階調電圧生成部の構成を示す配線図である。
【図７】第５の実施の形態による階調電圧生成部の構成を示す配線図である。
【図８】スイッチの構成を示す回路図である。
【図９】図９（Ａ）〜（Ｃ）は液晶表示器用ドライバの半導体基板の断面図である。
【図１０】従来技術による階調電圧生成部の構成を示す配線図である。
【符号の説明】
１  液晶パネル
２  液晶表示器用ドライバ
３  Ｄ／Ａ変換器
４  階調電圧生成部
５  デコーダ
１１  ＮＯＴ回路
１２  ＰチャネルＭＯＳトランジスタ
１３  ＮチャネルＭＯＳトランジスタ
２１  第１の配線層
２２，２４，２６  絶縁層
Ｖ１〜Ｖ９  基準電圧入力端子
Ｗ１〜Ｗ３３  階調配線
ＷＡ  前半部の階調配線
ＷＢ  後半部の階調配線
Ｒ１，Ｒ２，Ｒ  ラダー抵抗
ＳＷ  スイッチ
【図１】
0003833043.tif 000002
【図２】
0003833043.tif 000003
【図３】
0003833043.tif 000004
【図４】
0003833043.tif 000005
【図５】
0003833043.tif 000006
【図６】
0003833043.tif 000007
【図７】
0003833043.tif 000008
【図８】
0003833043.tif 000009
【図９】
0003833043.tif 000010
【図１０】
0003833043.tif 000011