(57)【特許請求の範囲】
【請求項１】
半導体基板（１０）の主表面の範囲内に複数のメモリセルが存在しており、
前記メモリセルが平行に延びるメモリセル行の形で配置されており、かつ
隣接するメモリセル行が少なくとも１つの絶縁トレンチ（Ｔ，８５）により相互に絶縁されており、
その際、メモリセル装置は少なくとも１つのゲート誘電体を有し、前記ゲート誘電体は電荷担体付着箇所を備えた材料を有し、
メモリセル行のビット線（８６）はそれぞれ少なくとも１つのドープ領域（Ｄ１，Ｄ２）を前記半導体基板（１０）内に有するメモリセル装置において、
メモリセル行がウェブの形に構成されており、その際、前記ウェブは半導体基板（１０）の平面から突き出ており、前記メモリセル行は複数部分から構成されておりかつ半導体基板（１０）においてウェル（１５）の上方に少なくとも１つのビット線（８６）を有し、前記ゲート誘電体はビット線（８６）の上方に配置されており、前記ゲート誘電体は電荷担体付着箇所を備えた材料を有し、ゲート誘電体が複数の誘電層から構成された少なくとも１つの誘電多重層を有し、その際少なくとも１つの誘電層はもう１つの他の層と比較してより大きい電荷担体捕獲横断面を有し、半導体基板（１０）およびウェル（１５）内に構成された前記絶縁トレンチ（８５）は、ワード線（ＷＬ１，ＷＬ２）に対して長手方向において、半導体基板（１０）内の少なくとも１つのドープ領域（Ｄ１，Ｄ２）を有するビット線（８６）よりも幅が狭く、前記絶縁トレンチ（８５）は少なくとも１つのドープ領域（Ｄ１，Ｄ２）を有するビット線（８６）よりも深く半導体基板（１０）内へ侵入する、ことを特徴とするメモリセル装置。
【請求項２】
メモリセル行が５０ｎｍ〜２００ｎｍの高さを有する、請求項１記載のメモリセル装置。
【請求項３】
ゲート誘電体は複数の誘電層から構成された多層構造を含み、当該ゲート誘電体の少なくとも１つの層が窒化ケイ素Ｓｉ３Ｎ４を有する、請求項１または２記載のメモリセル装置。
【請求項４】
誘電多重層は下側の誘電層（９０）、中間の誘電層（１００）及び上側の誘電層（１１０）からなる、請求項１記載のメモリセル装置。
【請求項５】
上側の誘電層（１１０）の厚さが下側の誘電層（９０）の厚さの１．３倍である、請求項４記載のメモリセル装置。
【請求項６】
下側の誘電層（９０）の厚さが３ｎｍであり、中間の誘電層（１００）の厚さが７ｎｍ〜８ｎｍであり、上側の誘電層（１１０）の厚さが４ｎｍである、請求項５記載のメモリセル装置。
【請求項７】
半導体基板（１０）の１つの主表面の範囲内に複数のメモリセル行を作成し、相互に絶縁するメモリセル装置の製造方法において、
半導体基板（１０）の前記主表面上にまずエッチマスクを成す第１の領域（２０）を設置し、
次いで前記領域の側部にスペーサ部（５０）を作成し、スペーサ部（５０）の作成後に前記第１の領域（２０）の間にエッチマスクを成す第２の領域を形成し、後の工程においてスペーサ部（５０）のエッチングをエッチングマスクを成す第１の領域（２０）及び第２の領域（８０）に対して選択的に行って除去し、
該スペーサ部（５０）の存在した下方に絶縁トレンチ（８５）を形成し前記第１および第２の領域（２０，８０）を除去し、
少なくとも１つのドープ領域（Ｄ１，Ｄ２）を有するビット線（８６）を半導体基板（１０）内に形成し、当該ビット線はワード線（ＷＬ１，ＷＬ２）に対して長手方向において前記絶縁トレンチ（８５）よりも幅が広く、少なくとも１つのドープ領域（Ｄ１，Ｄ２）を有するビット線（８６）を半導体基板（１０）内に、絶縁トレンチ（８５）が半導体基板（１０）内で達するレベルよりも浅いレベルまで形成し、
前記絶縁トレンチ（８５）および前記ビット線（８６）の上にゲート誘電体として多層の誘電層を形成し、該多層の誘電体のうち少なくとも１つの層に、他の層と比較して大きい電荷担体捕獲横断面をもたせ、
前記半導体基板（１０）の平面よりも上方に突き出たウェブの形でメモリセル行を形成することを特徴とする、
メモリセル装置の製造方法。
【請求項８】
エッチマスクの第１領域上及びエッチマスクの第１領域により覆われていない半導体基板（１０）の領域上にカバー層（３０）を析出させ、次いで半導体基板（１０）の主表面に対して平行に延びるカバー層（３０）の領域をエッチングにより除去することによりスペーサ部（５０）を作成する、請求項７記載の方法。
【請求項９】
エッチマスクの第１領域を、前記第１領域間に少なくとも１つの間隙が形成されるように設置し、前記間隙内に達する材料（６０）を設置し、その結果、前記間隙中に少なくとも１つのエッチマスクの第２領域を形成する、請求項７又は８記載の方法。
【請求項１０】
材料（６０）を、エッチマスクの第１領域及びスペーサ部（５０）を覆うように設置する、請求項９記載の方法。
【請求項１１】
エッチマスクの第１領域を平行なウェブ（２０）として作成する、請求項７から１０までのいずれか１項記載の方法。
【請求項１２】
エッチマスクの第２領域を、前記領域が平行なウェブ（８０）を形成するように作成する、請求項７から１１までのいずれか１項記載の方法。
【請求項１３】
エッチマスクの第２領域の形成後に平坦化工程を行う、請求項７から１２までのいずれか１項記載の方法。
【請求項１４】
シリコンを有する半導体基板（１０）上にエッチマスクを設置し、前記エッチマスクの第１領域及び第２領域は酸化ケイ素ＳｉＯ２からなり、スペーサ部（５０）を窒化ケイ素Ｓｉ３Ｎ４から形成させる、請求項７から１３までのいずれか１項記載の方法。
【請求項１５】
スペーサ部（５０）のエッチングを、エッチング剤としてリン酸を用いて、エッチマスクの第１領域及び第２領域に対して選択的に行う、請求項１４記載の方法。
【発明の詳細な説明】
【０００１】
本発明は、半導体基板の主表面の範囲内に複数のメモリセルが存在し、前記の複数のメモリセルは平行に延びるメモリセル行の形で配置されており、隣接するメモリセル行は少なくとも１つの絶縁トレンチによって相互に絶縁されており、その際、メモリセル装置は少なくとも１つのゲート誘電体を有し、前記ゲート誘電体は電荷担体付着箇所を備えた材料を有し、メモリセル行のビット線はそれぞれ少なくとも１つのドープ領域を半導体基板内に有するメモリセル装置に関する。
【０００２】
本発明はさらに、半導体基板の主表面の範囲内に複数のメモリセル行を作成し、相互に絶縁する、メモリセル装置の製造方法に関する。
【０００３】
メモリセルは広範囲の技術分野で使用されている。メモリセルとはＲＯＭ（Read Only Memory）といわれる固定値メモリ並びにＰＲＯＭ（Programmable ROM）といわれるプログラム可能なメモリである。
【０００４】
半導体基板上のメモリセル装置は、そのメモリ中に記録された情報にランダムにアクセスできることにより優れている。この装置は多数のトランジスタを有する。読み出し工程の際に電流がトランジスタを流れている状態か又はトランジスタが遮断されている状態に理論的状態の１又は０が割り当てられる。通常、情報の記録はＭＯＳ型トランジスタを使用し、そのトランジスタのチャンネル領域が所望の遮断特性に相当するドーピングを有することにより行われる。
【０００５】
先行技術のメモリセル装置は、ＤＥ−ＯＳ１９５１００４２に提案されている。このメモリ装置は行の形で配置されたＭＯＳ型トランジスタを含む。各行中にＭＯＳ型トランジスタが直列接続されている。メモリ密度の向上のために、隣接する行はそれぞれテープ状の縦方向トレンチの底部で並びに隣接するテープ状の縦方向トレンチ間で基板の表面上に配置されている。相互に接続されたソース／ドレイン領域は関連するドープ領域として構成されている。行毎に制御することによりこのメモリセル装置を読み出すことができる。
【０００６】
公知のメモリセル装置のプログラミングはその製造時に行われる。しかし、多くの適応のためにデータを電気的プログラミングにより書き込むことができるメモリセルが必要とされる。電気的にプログラミング可能なメモリセル装置では、情報の記録はＭＯＳ型トランジスタの適当な形態によって行うことができる。例えば、ＭＯＳ型トランジスタのゲートとチャンネル領域間にいわゆるフローティングゲートが配置されていることも可能である。この種のフローティングゲートには電荷を印加することができる。この場合、ＭＯＳ型トランジスタのターンオン電圧はフローティングゲートに存在する電荷に依存する。しかしながら、同時にＭＯＳ型トランジスタのゲート誘電体がＳｉＯ２及びＳｉ３Ｎ４からなる多重層を有するようにＭＯＳ型トランジスタを構成することもできる。この両方の層間の界面では、電荷担体を付着箇所で保持することができる。この場合、ＭＯＳ型トランジスタのターンオン電圧は付着箇所に存在する電荷に依存する。ＭＯＳ型トランジスタのターンオン電圧が前記の領域に存在する電荷に依存することは、電気的プログラミングに使用することができる。
【０００７】
このメモリセル装置は、メモリセルに必要な所要面積を４Ｆ２から２Ｆ２に減少させたことにより優れており、その際、Ｆは製造のために使用したフォトリソグラフィープロセスの最小構造幅である。しかしながら、単位面積あたりメモリセルの数をさらに向上できないことが欠点である。
【０００８】
さらに公知のメモリセル装置はＵＳ−ＰＳ５３０６９４１に開示されている。このメモリセル装置の場合、メモリセルウェブの周辺領域中にビット線が配置されており、この場合、ビット線は隣接するメモリセルウェブに相互に向けられている。この場合、ビット線は絶縁材料で充填された絶縁トレンチにより相互に隔てられている。この文献はさらに、半導体基板内に絶縁トレンチがエッチングされることによりメモリセルウェブを形成するメモリセルの製造方法を開示している。絶縁トレンチのエッチングの後に、ドーピング物質の拡散が行われ、その際、拡散によりビット線が形成される。さらに、メモリセル行上又はその間にゲート誘電体が形成される。この先行技術にあたるメモリセル装置は少なくとも０．５μｍの構造サイズにとって、及びＲＯＭ固定値メモリにとって適している。この場合、電気的プログラミングは不可能である。
【０００９】
本発明の根底をなす課題は、先行技術の欠点を回避することである。特に、できるだけ多数のメモリセルをできる限り小さな空間上に配置することができるメモリセル装置を製造することである。
【００１０】
前記の課題は、本発明の場合、請求項１の上位概念に記載したメモリセル装置を、メモリセル行をウェブの形に構成し、その際、このウェブが半導体基板の１平面から突出し、前記メモリセル行は複数部分から構成されておりかつ半導体基板においてウェルの上方に少なくとも１つのビット線を有し、ゲート誘電体はビット線の上方に配置されており、前記ゲート誘電体は電荷担体付着箇所を備えた材料を有し、ゲート誘電体が複数の誘電層から構成された少なくとも１つの誘電多重層を有し、その際少なくとも１つの誘電層はもう１つの他の層と比較してより大きい電荷担体捕獲横断面を有し、半導体基板およびウェル内に構成された前記絶縁トレンチは、ワード線に対して長手方向において、半導体基板内の少なくとも１つのドープ領域を有するビット線よりも幅が狭く、前記絶縁トレンチは少なくとも１つのドープ領域を有するビット線よりも深く半導体基板内へ侵入することにより解決される。
【００１１】
本発明は、つまり、行の形で配置されたメモリセルを備えたメモリセル装置を、メモリセルを備えた行がウェブの形で半導体基板の平面から突き出ており、かつこの場合トレンチにより相互に隔てられているように構成する。トレンチ、もしくはメモリセル行間のいわゆる間隙は絶縁材料で充填され、同時に半導体基板の平面上から突き出る。
【００１２】
絶縁トレンチが５０ｎｍ〜２００ｎｍの高さを有するようにメモリセル装置が構成されているのが特に有利である。
【００１３】
請求項７の前提部に記載されたメモリセル装置の製造方法は、本発明によれば、半導体基板の前記主表面上にまずエッチマスクを成す第１の領域を設置し、次いで前記領域の側部にスペーサ部を作成し、スペーサ部の作成後に前記第１の領域の間にエッチマスクを成す第２の領域を形成し、後の工程においてスペーサ部のエッチングをエッチングマスクを成す第１の領域及び第２の領域に対して選択的に行って除去し、該スペーサ部の存在した下方に絶縁トレンチを形成し前記第１および第２の領域を除去し、少なくとも１つのドープ領域を有するビット線を半導体基板内に形成し、当該ビット線はワード線に対して長手方向において前記絶縁トレンチよりも幅が広く、少なくとも１つのドープ領域を有するビット線を半導体基板内に、絶縁トレンチが半導体基板内で達するレベルよりも浅いレベルまで形成し、前記絶縁トレンチおよび前記ビット線の上にゲート誘電体として多層の誘電層を形成し、該多層の誘電体のうち少なくとも１つの層に、他の層と比較して大きい電荷担体捕獲横断面をもたせ、前記半導体基板の平面よりも上方に突き出たウェブの形でメモリセル行を形成することにより実施される。
【００１４】
エッチマスクの第１領域上及びエッチマスクの第１領域により覆われていない半導体基板の領域上にカバー層を析出させ、次いで半導体基板の主表面に対して平行に延びるカバー層の領域をエッチングにより除去することによりスペーサ部を作成するようにこの方法を実施するのが特に有利である。
【００１５】
さらに、エッチマスクの第１領域を、前記第１領域間に少なくとも１つの間隙が形成されるように設置し、前記間隙内に達する材料を設置し、その結果、前記間隙中に少なくとも１つのエッチマスクの第２領域を形成するのが有利である。
【００１６】
これは材料をエッチマスクの第１領域及びスペーサ部を覆うように設置することにより有利に行われる。
【００１７】
ほぼ平行なメモリセル行を備えたメモリセル装置は、エッチマスクの第１領域をほぼ平行なウェブとして作成するように製造するのが有利である。
【００１８】
ほぼ平行なメモリセル行を備えたメモリセル装置の製造のために、エッチマスクの第２領域を、前記領域がほぼ平行なウェブを形成するように作成するのが特に有利である。
【００１９】
シリコンを有する半導体基板上にエッチマスクを設置し、前記エッチマスクの第１領域及び第２領域は酸化ケイ素ＳｉＯ２からなり、スペーサ部は窒化ケイ素Ｓｉ３Ｎ４から形成されることによりこの方法を実施するのが特に有利である。
【００２０】
スペーサ部のエッチングを、エッチング剤としてリン酸を用いて、エッチマスクの第１領域及び第２領域に対して選択的に行うようにこの方法を実施することが有利である。
【００２１】
本発明の更なる利点及び特徴は、従属形式請求項及び次の図面に関する有利な実施態様の説明から明らかである。
【００２２】
図１には、第１ワード線ＷＬ１と第２ワード線ＷＬ２を備え、これらのワード線が交互に配置されているメモリセル装置の平面図が示されている。
【００２３】
この場合、隣接するワード線ＷＬ１とＷＬ２との間の間隔は、ワード線ＷＬ１、ＷＬ２の幅より狭い。ビット線ＢＬはワード線ＷＬ１、ＷＬ２に対して横方向に延びており、このビット線ＢＬはそれぞれ第１ドープ領域Ｄ１、第２ドープ領域Ｄ２を有している。メモリセル装置はさらにゲート誘電体及びゲート電極を有する。ワード線ＷＬ１、ＷＬ２はビット線ＢＬと、メモリセル装置のメモリセルに該当する領域中でオーバーラップする。
【００２４】
ビット線ＢＬはそれぞれウェブの上方領域に設置されている。個々のビット線ＢＬは絶縁トレンチ（Trenches）Ｔにより相互に絶縁されている。絶縁トレンチＴはビット線ＢＬよりも著しく幅が狭く、１０ｎｍ〜１００ｎｍ、有利に３０〜６０ｎｍの厚さを有し、この場合、ここに示した実施例は約５０ｎｍの絶縁トレンチＴの幅に関する。
【００２５】
隣接する第１ワード線ＷＬ１と第２ワード線ＷＬ２との中間の間隔はできる限り小さく選択され、有利にメモリセル装置の製造プロセスの最小構造サイズＦに相当する。有利に隣接するビット線ＢＬの中間の間の間隔は同様に最小構造サイズＦである。従って、ワード線ＷＬ１、ＷＬ２の１つとビット線ＢＬとの交差として定義されるメモリセル１個あたりの所要面積は１Ｆ２である。
【００２６】
メモリセルが配置されている場所の外側はデコーダが配置されており、このデコーダはビット線ＢＬに対して横方向に延びるビット選択線ＢＡ０、ＢＡ１及びＢＡ２を有する。複数の隣接するビット線ＢＬ（図示されているのは３つ）は、有利により高い構造平面上に配置された図示されていない金属層を介してノードＫ、Ｋ′にまとめられている。ノードＫ′と第２ドープ領域Ｄ２との間には、ノードＫ′中でビット線がまとめられているのと同じ数のビット選択線ＢＡ０、ＢＡ１及びＢＡ２が配置されている。
【００２７】
ビット選択線ＢＡを介してデコーダの選択トランジスタＡＴが制御可能である。選択トランジスタＡＴはビット選択線ＢＡとビット線ＢＬとの個々の交差点に存在する。この場合、１つのビット線ＢＬあたり１つの選択トランジスタＡＴとの交差点が設置されている。
【００２８】
ビット選択線ＢＡとビット線ＢＬとの交差点ではチャンネルドーピングが設置されており、その交差点では選択トランジスタは配置されていない。このチャンネルドーピングにより、各交差点では寄生ＭＯＳ型トランジスタが生じ、このトランジスタは対応するビット選択線ＢＡに加わっているレベルに無関係に導通する程度に大きい。このターンオン電圧は負であるのが有利である。
【００２９】
このメモリセル装置は有利に次に記載するように製造される：
例えば、ホウ素のようなドーピング物質の有利に１×１０１５ｃｍ−３〜１×１０１６ｃｍ−３の基本濃度、例えば２×１０１５ｃｍ−３の基本濃度でｐ型にドープされた単結晶シリコンからなる半導体基板１０中に、例えば１×１０１７ｃｍ−３のドーピング物質濃度を有するｐ型にドープされたウェル１５を打ち込みにより生成させる。このｐ型にドープされたウェル１５の深さは例えば約１μｍである。
【００３０】
その後、マスクの第１領域を設置する。このマスクの第１領域は平行に延びており、かつ半導体基板１０の主要面すなわち主表面上に延びているウェブ２０の形を有する。このウェブは、ほぼ最小の製造可能な構造サイズＦに相当する幅を有する。有利にＦは０．１μｍ〜０．５μｍの範囲内にある。半導体基板のこの加工状態は図２に示されている。
【００３１】
マスクの第１領域、つまりここではウェブ２０は例えばＴＥＯＳ（Ｓｉ（ＯＣ２Ｈ５）４）−法により形成された酸化ケイ素ＳｉＯ２からなる。このＴＥＯＳ法は、有利にテトラ−エチル−オルトケイ酸、Ｓｉ（ＯＣ２Ｈ５）４を約４００℃の温度で、約４０Ｐａの範囲内の圧力で酸化ケイ素に変換するように実施する。
【００３２】
こうして加工された半導体基板上に同一にカバー層３０を設置する（図３参照）。この設置されたカバー層３０は、例えば窒化ケイ素Ｓｉ３Ｎ４からなる。このカバー層３０の厚さは有利に５ｎｍ〜５０ｎｍであり、その際、２０ｎｍの範囲内の厚さが有利である。
【００３３】
このカバー層３０は有利にＣＶＤ（Chemical Vapour Deposition）法により設置され、特にＬＰＣＶＤ（Low Pressure CVD）法により設置されるのが有利である。ＬＰＣＶＤ法によるカバー層３０の生成のための特に適した方法は、ジクロロシラン（ＳｉＨ２Ｃｌ２）をアンモニア（ＮＨ３）の添加下で約７５０℃の範囲内の温度でプラズマ中で１０Ｐａ〜１００Ｐａ、有利に３０Ｐａの圧力で窒化ケイ素（Ｓｉ３Ｎ４）に変換させることより優れている。
【００３４】
引き続き、このカバー層３０のエッチングによる除去を半導体基板１０の主表面に対して平行に延びる範囲内で異方性の乾式エッチングプロセスにより行う。それにより、ウェブ２０の上側の表面上及びトレンチ４０の底部範囲のカバー層３０が除去される。カバー層３０の除去は、ウェブ２０の材料及び半導体基板１０の材料に対して選択的にカバー層３０をエッチングするエッチング剤を用いて行う。ＳｉＯ２からなるウェブ２０上並びに半導体基板１０の表面上にあるＳｉ３Ｎ４からなるカバー層３０の場合、この種の選択的エッチングのためのエッチング剤としてＣＨＦ３が特に適している。
【００３５】
このエッチング工程は、カバー層３０がウェブ２０の上側の表面上で並びにトレンチ４０の底部領域中で完全に除去されるまで行う。それによりウェブ２０の側方領域にスペーサ部（Spacer）５０が残留するのみとなる。このスペーサ部５０は約５０ｎｍの幅を有する。そのため、カバー層３０は５０ｎｍの厚さが必要である。
【００３６】
次の方法工程において、有利にエッチマスクの第１領域と同様の化学組成を有する材料６０の析出が行われる。この材料６０はトレンチ４０をできる限り十分に充填する程度の厚さで設置される。有利にこの方法は、トレンチ４０の全ての領域がライン７０まで材料６０で充填されるように実施する。半導体基板のこの加工状態は図４に示されている。
【００３７】
こうして得られた構造体を引き続き適当な平坦化プロセスを用いて、例えば化学機械研磨（ＣＭＰ）により、ライン７０に達する領域だけが残る程度に平坦化する。
【００３８】
その後、スペーサ部５０は選択的エッチングにより、例えばリン酸を用いて有利に高めた温度で除去される。濃リン酸は窒化物層に対して特に高い選択性を有する。基本的にこのエッチング工程を室温で行うことは可能であるが、エッチング工程の促進のために、高めた温度で実施するのが有利である。約１６０℃の範囲内の温度でこのエッチングプロセスを実施するのが特に有利である。
【００３９】
スペーサ部５０の除去によりエッチマスクが形成され、このエッチマスクの第１領域は当初設置されたウェブ２０により形成される。エッチマスクの第２領域は、材料６０の露出したウェブ８０により形成される。露出したウェブ８０はトレンチ４０の事前のプロセス工程中にある箇所に存在する。ウェブ８０は当初のトレンチ４０の幅と同じ幅を有し、その結果、このウェブ８０はＦよりも狭い幅である。ウェブ８０の幅はＦと比べて２ｄだけ減少している。この場合、ｄとはスペーサ部５０の厚さである。Ｆ＝２００ｎｍでｄ＝２０ｎｍである場合、従ってウェブ８０の幅は１６０ｎｍである。この加工状態は図５に示されている。
【００４０】
残留したウェブ２０及び８０により形成されたエッチマスクを用いて、例えば多工程で、ＣＦ４及びＯ２又はＣＨＦ３及びＯ２からなるガス混合物を用いた第１のエッチング工程及びＨＢｒ含有ガスを用いて第２のエッチング工程を行うエッチング工程を実施し、その結果、半導体基板１０内の、事前のプロセス工程においてスペーサ部５０が存在した箇所の下方に絶縁トレンチ８５を形成させる。この絶縁トレンチ８５は図１の上から見た図において符号Ｔで示されている。この絶縁トレンチ８５は２０ｎｍ〜２００ｎｍの深さを有し、その際、１００ｎｍが特に有利な値である。この絶縁トレンチ８５は幅のほぼ５倍の深さである。絶縁トレンチ８５のエッチング後にウェブ２０及び８０により形成されたエッチマスクを除去する。
【００４１】
引き続きこの絶縁トレンチ８５を絶縁材料で充填する。この充填材料としてＳｉＯ２が特に適している。絶縁トレンチ８５を絶縁材料で充填した後、平坦化工程、有利に機械化学平坦化プロセスを行う。こうして得られた半導体基板の加工状態が図６に示されている。
【００４２】
例えば５ｎｍの層厚で拡散酸化物を設置した後、８２のラインまでドーピング物質、例えばホウ素を半導体基板１０中へ打ち込むことによりビット線８６が作成される。有利に、このドーピング物質はウェル１５の領域内のドーピング物質と同じ伝導形式である。ビット線８６中のドーピング物質が例えば１×１０１７ｃｍ−３である場合、トランジスタのチャンネル領域が形成され、この領域は一般に０．５Ｖのターンオン電圧を有する。ターンオン電圧の打ち込みといわれるこの打ち込み工程は、３×１０１２ｃｍ−２のドーズ量で、２５ｋｅＶのエネルギー（図示していない）で行われる。従って絶縁トレンチ８５間にメモリセル行が形成される。このメモリセル行は半導体基板１０の上方に突き出たウェブの形を有する。
【００４３】
引き続き、例えばフォトレジストからなるプログラムマスクを、フォトリソグラフィーによるプロセス工程によって形成させる。ｎ型ドープするイオン、例えばＡｓの打ち込みは、１×１０１４ｃｍ−２のドーズ量で、４０ｋｅＶのエネルギーで実施され、この場合、選択スイッチがプログラムされる。この場合、チャンネルドーピング部が、選択トランジスタＡＴが形成されていないビット選択線ＢＡとビット線ＢＬとの交差点に作成される。
【００４４】
プログラムマスク及び拡散酸化物を除去した後に、適当な誘電層をビット線８６及び絶縁トレンチ８５上に設置した。この誘電層は有利に多層により形成される。誘電層が３重層である場合、捕捉した電荷をできる限り長く記憶するために、第１の誘電層９０は約３ｎｍの厚さの二酸化ケイ素ＳｉＯ２からなり、中間の誘電層１００は約７〜８ｎｍの厚さの窒化ケイ素からなり、上側の誘電層１１０は約４ｎｍの厚さを有する酸化ケイ素からなるのが特に有利である。有利には、上側の誘電層（１１０）の厚さが下側の誘電層（９０）の厚さの１．３倍である。
【００４５】
第１の誘電層９０は例えばＯ２含有雰囲気中でアニールすることにより所望の層厚で形成される。この場合、ウェブ３０のシリコンは二酸化ケイ素ＳｉＯ２に変換される。
【００４６】
第２の誘電層１００は有利にＣＶＤ（Chemical Vapour Deposition）法により、特にＬＰＣＶＤ（Low Pressure CVD）法により設置される。第２の誘電層１００を形成させるために特に適した変法は、ジクロロシラン（ＳｉＨ２Ｃｌ２）をアンモニア（ＮＨ３）の添加下で約７５０℃の範囲内の温度でプラズマ中で１０Ｐａ〜１００Ｐａの圧力、有利に３０Ｐａの圧力で窒化ケイ素（Ｓｉ３Ｎ４）に変換することにより行うことができる。
【００４７】
引き続き、上側の誘電層１１０は有利にＨ２Ｏ含有雰囲気中で、約９００℃の温度で約２時間にわたり熱酸化することにより又は公知の積層法により、例えばＨＴＯ法により析出される。ＨＴＯ法を用いた析出は有利に、ジクロロシランＳｉＨ２Ｃｌ２をＮ２Ｏ含有雰囲気中で約９００℃の温度で、４０Ｐａの範囲内の圧力で酸化ケイ素ＳｉＯ２に変換することにより行うことができる。
【００４８】
この上側の誘電層１１０上に例えば高度にドープされた多結晶シリコンからなる第１の電極層１２０を成長させる。多結晶シリコンの有利なドーピングは少なくとも１０２０ｃｍ−３であり、その際、ドーピングは１０２１ｃｍ−３以上が特に適している。第１の電極層１２０はまた金属ケイ化物及び／又は金属から形成されていてもよい。
【００４９】
例えば、第１の電極層１２０はインサイトゥ（in situ）ドープされる析出又はドープされない析出及び引き続きドーピング物質の打ち込み又は拡散によりドープされる。例えばリン又はヒ素を用いたｎ＋ドーピングを行うのが有利である。しかしながら、電極層１２０はｐ＋ドープされていてもよい。打ち込みは例えば８０ｋｅＶのエネルギーで１×１０１６ｃｍ−２のドーズ量で行う。半導体基板のこの加工状態は図７に示されている。図７は同様に図２〜６と同様に図１中の線ＶＩＩ−ＶＩＩに沿った断面図である。
【００５０】
引き続き、レジストマスクを第１の電極層１２０上に設置する。その後、エッチングプロセスを、例えば多工程でＣＦ４及びＯ２又はＣＨＦ３及びＯ２を用いる第１のエッチング工程及びＨＢｒ含有ガスを用いる第２のエッチング工程で実施する。それによりトレンチ１３０が第１の電極層１２０内にエッチングされる。トレンチ１３０間には第１の電極層１２０の残留した材料によりウェブ１４０が生じ、このウェブは仕上がったメモリセル装置中でワード線として用いられる。ウェブ１４０に対して平行に、他の場所的な理由から図示されていないビット選択線が延び、このビット選択線は有利にワード線と同様の方法で製造される。
【００５１】
また、レジストマスクを、予め析出された層、特にテトラエチルオルトシリケート（ＴＥＯＳ）層上に設置することもできる。
【００５２】
引き続き、ウェブ１４０及びトレンチ１３０上に絶縁層１５０が適当なできる限り同じ方法により析出される。絶縁層１５０をＴＥＯＳ法で形成させるのが特に有利である。この形成はテトラエチルオルトシリケートＳｉ（ＯＣ２Ｈ５）４を約７００℃の温度で４０Ｐａの範囲内の温度で酸化ケイ素ＳｉＯ２に変換することにより行うことができる。
【００５３】
誘電層９０、１００及び１１０並びにウェブ１４０が存在する半導体基板の断片が図８に示されている。図８はこの場合図２〜７で示された断面図に対して垂直方向の図１及び７に標されたラインＸＩＩＩ−ＸＩＩＩに沿った断面図である。
【００５４】
引き続き、絶縁層１５０の異方性エッチングを行い、その際、エッチング工程の除去部は平面領域の絶縁層１５０の厚さに相当する。ウェブ１４０の側壁上では従ってスペーサ部１６０が残留し、これはＴＥＯＳ−スペーサともいわれる。半導体基板のこの状態は図９に示されている。
【００５５】
引き続きエッチングプロセスを行い、その際、窒化物含有誘電層１００は適当な材料、例えば８０％の範囲内の濃度を有するリン酸でを用いて、約１５０℃の温度で除去される。多工程エッチングプロセスは、酸化物含有の下側の誘電層９０上で停止する。この薄い誘電層９０はトレンチ１３０の範囲内で更なるエッチング工程、例えばフッ酸含有溶液（ＨＦ−ｄｉｐ）を用いるエッチング工程で除去される。半導体基板のこの状態は図１０に示されている。
【００５６】
結晶品質を改善するために、引き続き、例えば酸化ケイ素からなる犠牲層（いわゆる犠牲酸化物; sacrificial oxid）を成長させ、フッ酸でエッチングする（図示していない）。
【００５７】
その後、更なる誘電層を析出させる。この更なる誘電層は予めトレンチ１３０中で除去された誘電層と同様用の構造を有するのが有利である。この誘電層は有利に多層により形成される。この更なる誘電層が三重層である場合が特に有利である。この三重層は有利に、トレンチ１３０中で酸化ケイ素ＳｉＯ２からなる第１の誘電層９０が約３ｎｍの厚さで、窒化ケイ素からなる中間の誘電層１００が約７〜８ｎｍの厚さで、酸化ケイ素からなる上側の誘電層１１０が約４ｎｍの厚さで新たに形成されるように析出される。この析出工程により、ウェブ１４０上に下側の誘電層１８０、中間の誘電層１９０及び上側の誘電層２００が形成される。
【００５８】
有利に、下側の誘電層１８０は酸化ケイ素ＳｉＯ２からなり、この酸化ケイ素は例えばアニール法において所望の層厚で形成される。この場合、ウェブ１４０及び半導体材料１２０の表面領域において、シリコンは酸素含有雰囲気中で約８００〜９００℃の温度で酸化ケイ素ＳｉＯ２に変換される。中間の誘電層１９０は有利に窒化物層により形成され、この窒化物層はＬＰＣＶＤ法により約７００℃で作成される。最上の誘電層２００は有利に下側の誘電層１８０と同じ材料からなり、つまり有利にＳｉＯ２からなる。下側の誘電層１８０の厚さは、最終状態で例えば３ｎｍであり、中間の誘電層１９０の厚さは約７〜８ｎｍであり、上側の誘電層２００の厚さは４ｎｍである。
【００５９】
下側の誘電層１８０の設置により、スペーサ部１６０の横方向の大きさが拡大し、その際、スペーサ部１６０側で層１９０及び２００の垂直領域も残留する。
【００６０】
引き続き全面に第２電極層２１０を形成させる。この第２電極層２１０は例えばドープされた半導体材料からなる、有利にｎ型ドープされた多結晶シリコン、金属ケイ化物及び／又は金属からなる。半導体基板のこの状態は図１１に示されている。
【００６１】
しかしながら、第２電極層２１０の半導体材料はｐ型ドープされていてもよい。
【００６２】
第２電極層２１０は、ウェブ１４０の間のトレンチ１３０を充填するのに十分な厚さで形成される。従って、第２電極層２１０は約０．２μｍ〜０．６μｍ、有利に０．４μｍの厚さで析出される。
【００６３】
引き続き、第２電極層２１０を構造化する。第２電極層２１０の構造化により、引き続き第２ワード線ＷＬ２が形成される。図１にＷＬ１で示された第１ワード線はウェブ１４０によって形成される。
【００６４】
第２電極層２１０の構造化は多工程の方法で行う。まず第２電極層２１０の上方領域を平坦化プロセス、例えばＣＭＰ工程により除去する。その際、中間の誘電層１９０はストップ層として機能する。
【００６５】
その後、ウェブ１４０の上方で更なる誘電層を部分層１８０、１９０及び２００の除去により除去する。その後、さらにエッチバックを行い、化学機械平坦化（ＣＭＰ）のプロセスを行う（図１２）。
【００６６】
第１ワード線ＷＬ１及び第２ワード線ＷＬ２の接触性を改善するために、これらはワード線拡張部ＷＬＡを有するように構造化され、この拡張部に接してワード線接触部ＷＬＫが、それに対して横方向に延びるアルミニウム線路ＡＬのために形成される（図１３参照）。このため、ワード線ＷＬ１、ＷＬ２はワード線接触部ＷＬＫの領域内で片側が拡張されるように形成される。ワード線拡張部ＷＬＫは、この片側の拡張がワード線ＷＬ１、ＷＬ２の向かい合う側にそれぞれ設置されることにより作成される。ワード線拡張部ＷＬＡの前後でワード線ＷＬ１、ＷＬ２の幅は、ワード線拡張領域ＷＬＡの領域における幅よりも狭い。さらに、ワード線拡張領域ＷＬＡの前後のワード線ＷＬ１、ＷＬ２の中央部は、相互にずらして配置されている。隣接するワード線ＷＬ１、ＷＬ２のワード線拡張領域ＷＬＡは相互にずらされて配置されている。ワード線ＷＬ１、ＷＬ２の幅はワード線拡張領域ＷＬＡ以外ではワード線拡張領域ＷＬＡの範囲内の値のほぼ半分である。このように、ワード線の所要面積を過度に拡張することなしに、ワード線接触部ＷＬＫの形成のためのコンタクトホールのより確実な開口が保障される。全体のセルフィールドにわたり、ワード線拡張部ＷＬＡは、ワード線ＷＬ１、ＷＬ２の幅の方向でセグメント毎にほぼ１つのワード線の付加的所要面積を生じさせる。１セグメントは例えば３２〜１２８のワード線を含む。
【００６７】
メモリセル装置は中間酸化物の析出、コンタクトホールエッチング、金属層の設置及び構造化によって完成する。この公知方法は図示されていない。
【００６８】
図示されたメモリセル装置は、有利に約１２Ｖのプログラム電圧で運転され、その際、隣接するビット線間に生じる電圧はプログラム電圧のほぼ半分に相当し、つまり６Ｖである。隣接するビット線間のこの種の電圧は、約１００ｎｍ〜数１００ｎｍの絶縁トレンチ８５の深さにより十分に保障される。
【図面の簡単な説明】
【図１】  隣接するメモリセル行が絶縁トレンチにより相互に絶縁されているメモリセル装置の平面図。
【図２】  エッチマスクの第１領域の設置後の図１で示した線ＶＩＩ−ＶＩＩに沿った半導体基板の断面図。
【図３】  層の設置後の図２に示した半導体基板の断面図。
【図４】  第１領域のスペーサ部以外の層をエッチングにより除去し、エッチマスクの第２領域を設置した後の図３に示した半導体基板の断面図。
【図５】  スペーサ部をエッチングにより除去した後に半導体基板上に存在するエッチマスクを備えた線ＶＩＩ−ＶＩＩに沿った半導体基板の断面図。
【図６】  絶縁トレンチをエッチングし、エッチマスクを除去し、絶縁トレンチに絶縁材料を充填した後の線ＶＩＩ−ＶＩＩに沿った半導体基板の断面図。
【図７】  誘電多重層を設置し、第１電極層を成長させた後の線ＶＩＩ−ＶＩＩに沿った半導体基板の断面図。
【図８】  第１電極層を構造化し、もう１つの絶縁材料を析出させた後の、図１及び７に示した線ＶＩＩＩ−ＶＩＩＩに沿った半導体基板の断面図。
【図９】  異方性エッチングを実施しスペーサ部を形成させた後の線ＶＩＩＩ−ＶＩＩＩに沿った半導体基板の断面図。
【図１０】  更なるエッチング工程後の線ＶＩＩＩ−ＶＩＩＩに沿った半導体基板の断面図。
【図１１】  誘電層を成長させ、第２電極層を析出させた後の線ＶＩＩＩ−ＶＩＩＩに沿った半導体基板の断面図。
【図１２】  第２電極層の構造化後の線ＶＩＩＩ−ＶＩＩＩに沿った半導体基板の断面図。
【図１３】  構造化された、ゲート電極として作用する電極層との接触を形成させた後の半導体基板の一部の平面図。
【符号の説明】
１０  半導体基板、  ８５  絶縁トレンチ、  ８６  ビット線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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