(57)【特許請求の範囲】
【請求項１】
複数のビット列を含むダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）アレイにおいて、
各ビット列は、
プリチャージ回路と、
前記プリチャージ回路に接続された少なくとも２つのビット線と、
それぞれのキャパシタンス素子が、アクセストランジスタを通して前記ビット線のそれぞれに接続され、ビット値を表す電荷を蓄積する複数のキャパシタンス素子と、
前記ビット線に接続され、前記ビット線の数に等しい数の少なくとも２つのアンプと、
それぞれが前記アンプのそれぞれに接続され、前記ビット線の数に等しい数の少なくとも２つのビットレジスタとを具備し、
プリチャージ回路はビット線上の電位を各リードステップの前に供給電位の半分に設定し、少なくとも２つのリードステップがリフレッシュサイクルにおいて連続的に実行されて、各ステップにおいて個々のビット線に接続された個々のキャパシタンス素子におけるビット値がリードされ、リードステップの数はビット列におけるビットレジスタ、ビット線、およびアンプの数と等しく、前記少なくとも２つのリードステップからのビット値がそれぞれ前記少なくとも２つのビットレジスタに記憶され、前記リードステップには、リードステップの数に等しい数の連続したリフレッシュステップが続くＤＲＡＭアレイ。
【請求項２】
前記少なくとも２つのビットレジスタの第１のビットレジスタがＣＰＵをサポートし、前記少なくとも２つのビットレジスタの第２のビットレジスタがビデオ機能をサポートする請求項１記載のＤＲＡＭアレイ。
【請求項３】
前記少なくとも２つのビットレジスタの第１のビットレジスタが第１のメモリページをサポートし、前記少なくとも２つのビットレジスタの第２のビットレジスタが第２のメモリページをサポートする請求項１記載のＤＲＡＭアレイ。
【請求項４】
ＤＲＡＭのアクセス時間を最小にする方法において、
（ａ）ビット列に複数のビット線を設け、各ビット線はプリチャージ回路から延び、個々の前記ビット線は、アクセストランジスタを通してキャパシタンス素子の個々の組に接続され、さらに前記ビット線の数に等しい数の複数のアンプに接続され、前記複数のアンプのそれぞれは個々のビットレジスタに接続されるステップと、
（ｂ）各ビット線上の電位を各リードステップ前に供給電位の半分に設定するステップと、
（ｃ）連続したリードステップの数が各列に対して設けられたビットレジスタの数に等しく、キャパシタンス素子の個々の組のそれぞれがリードステップで連続的にリードされ、前記連続したリードステップには、キャパシタンス素子の個々の組に対する等しい数のリフレッシュステップが続くように、リフレッシュサイクルにおいてリードステップとリフレッシュステップをインターリーブするステップを含む方法。
【請求項５】
２つのビットレジスタが各列専用であり、２つのリードステップが各リフレッシュサイクルにおいてなされ、２つのリフレッシュステップがそれに続く請求項４記載の方法。
【請求項６】
各列に専用のビットレジスタの数が２の累乗に等しく、連続したリフレッシュステップがなされる前になされる連続したリードステップの数が、各列に専用のビットレジスタの数に等しい請求項４記載の方法。
【発明の詳細な説明】
発明の分野
この発明はメモリアーキテクチャーの領域に入り、特にダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）がデータを記憶および取り出すのに必要な時間を減少させる方法に関する。
発明の背景
ダイナミック・ランダム・アクセス・メモリの単一メモリセルには、アクセストランジスタとデータビットを表す電荷を保持するコンデンサとが含まれている。一部にはこのようなセルのアクセストランジスタが完全な絶縁体でないことから、コンデンサ中に存在している電荷が時間の経過によりリークする。このリークのために、ビット状態において要求される状態の任意の変化がなければ、ビットを表す電荷を周期的に補充しなければならない。
ＤＲＡＭセルの行用のコンデンサを再充電する１つの例は、技術的にリフレッシュサイクルと呼ばれている。リフレッシュサイクルは基本的にメモリＩ／Ｏポートへのデータ転送がないリードサイクルである。
リフレッシュサイクルに要求される時間を補償するために現在の技術においてさまざまな方法が使用されているが、少なくともある程度まで時間に依存しないリフレッシュプロトコルはなく、このように時間に依存しないのであればコンピュータにより有利に使用される。
リフレッシュサイクルはリード動作で始まり、このリード動作中に、アドレス指定された行のメモリセル中に蓄積された電荷が感知されて増幅される。そして増幅された電荷はメモリセルに戻されて、メモリセル中の電荷が補充（リフレッシュ）される。各ページリードまたはリフレッシュアクション後すぐにプリチャージ動作が続き、このプリチャージ動作中に、すべてのビット線の電位がメモリ供給電圧の約半分に戻される。リフレッシュに必要な時間を制限する何かがなされると、再充電時間は非生産的となり、全リフレッシュサイクルの長さに寄与する。結果として、プリチャージ時間は、データがＤＲＡＭに記憶され取り出される速度を遅らせる。
多くの発明性のある方法および装置により、安定した進歩がコンピュータ性能において達成された。さらに開発者は、より良い性能を達成するためにメモリ性能で行われたのと同様な改良がＣＰＵにおいてなされなければならないことに気付いている。残念ながら、メモリスピード特にＤＲＡＭスピードは、マイクロプロセッサ速度と同じ速度で増加していない。
明らかに必要なものは、プリチャージ動作に必要な時間を減少させることによりＤＲＡＭ速度を改善する方法である。
発明の要約
本発明の好ましい実施形態では、複数のビット列を含むダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）アレイが提供され、各ビット列は、プリチャージ回路と、前記プリチャージ回路に接続されたビット線と、アクセストランジスタを通して前記ビット線に接続され、ビットを表す電荷を蓄積する複数のキャパシタンス素子と、前記ビット線に接続されたアンプと、前記アンプに接続された少なくとも２つのビットレジスタとを具備する。このメモリアレイでは、少なくとも２つのリードステップがリフレッシュサイクルにおいて連続的に実行されて、個々のキャパシタンス素子におけるビット値がリードされ、リードステップの数はビット列におけるビットレジスタの数と等しく、前記少なくとも２つのリードステップからのビット値がそれぞれ前記少なくとも２つのビットレジスタに記憶され、リードステップの数に等しい一連の連続したリフレッシュステップがそれに続く。
代わりの好ましい実施形態では、単一列のメモリ構造中における個々のキャパシタンス素子が個々のレジスタに割り当てられる。例えば、１つのこのような方式では、列毎に２つの接続されたレジスタを持ち、列のキャパシタンス素子の半分が列中で接続された１つのレジスタに割り当てられ、列のキャパシタンス素子のもう半分が列中の他のレジスタに割り当てられ、リードおよびリフレッシュサイクル中にこのレジスタに蓄積される。この２つのケースでは、２つのリードステップの次に２つのリフレッシュステップが続き、それぞれリードされるセルのそれぞれに対するものである。
各列中で接続されているレジスタの数は理論的には無制限であるが、サイズ、量、連結度の要求が確実に制限を加える。２の累乗に基づくシステムアーキテクチャーのために、発明としてここに説明されている独特なアーキテクチャーにより提供されるＤＲＡＭメモリのインターリーブは、２の累乗（２：４，８：１６，１６：３２）にしたがうことが好ましい。このようにして、このようなレジスタアレイの一部を使用してＣＰＵをサポートし、他の部分を使用してビデオ回路をサポートするように、レジスタアレイをＤＲＡＭ列に接続してもよい。
本発明の装置は、異なる関連レジスタアレイがまったく異なる機能をサポートするように、ＤＲＡＭにおけるリフレッシュサイクルをインターリーブする方法を提供する。利点は、顕著に減少されたＤＲＡＭアクセス時間である。例えば、先に説明したように、共有フレームバッファメモリの方法で、一方のアレイがＣＰＵをサポートし、他方のアレイがビデオをサポートしてもよい。他の観点では、異なるレジスタアレイが異なるメモリページをサポートすることができる。
【図面の簡単な説明】
図１は、本発明の実施形態にしたがったＤＲＡＭアーキテクチャーのブロック図である。
図２は、図１に示した実施形態に対する近似的なタイミング図である。
好ましい実施形態の説明
イントロダクション
先に説明したように、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）のメモリセルのコンデンサユニツトに蓄積された電荷を周期的にリフレッシュしなければならず、そうしなければ記憶されたデータが失われることは当業者によく知られている。このような電荷のリフレッシュは、リードサイクル中にメモリセルがアクセスされる度に生じ、このリードサイクル中にビット値がアクセスされて補充され、データが出力線でデータバスに提供される。しかしながらリードサイクルは、メモリのデータ喪失となる電荷消失を避けるのに十分なぐらい頻繁には生じない。確実にデータが失われないようにするために、リードサイクルに加えてリフレッシュサイクルを強制させる必要がある。
リフレッシュサイクルはリードシーケンスで始まり、これには、アドレス指定された行の各メモリセルの電荷を感知、増幅およびリフレッシュすることが含まれている。このリードシーケンスのすぐ後にプリチャージシーケンスが続き、このプリチャージシーケンス中には、この行のすべてのコンデンサがそれらのビット線から切り離され、これらのビット線の電位がメモリ供給電圧の半分にプリチャージされる。
さまざまな実施形態における本発明は、２つ以上の連続したリフレッシュまたはリードサイクルをグループ化することを含み、プリチャージ時間を効果的に減少させる。
例えば、メモリアレイの任意の２つの行に関係するリフレッシュサイクルが連続的に実行されるとすると、両行のメモリセルの電荷をリフレッシュする前に、これらを感知、増幅および蓄積することができる。リードシーケンスと充電−リフレッシュのシーケンスをグループ化した結果として、第１のリードシーケンスに続くプリチャージ時間をかなり減少させることができる。
以下にさらに詳細に説明するように、本発明の実施形態にしたがった変更されたリフレッシュサイクルは、従来のリフレッシュサイクルで可能なものよりもさらに速く実行してもよい。しかしながら、ＤＲＡＭ速度のこの改良を達成するために、従来のＤＲＡＭアーキテクチャーを変更する必要がある。
一般的な説明
ＤＲＡＭリフレッシュサイクルは、典型的にそして一般的に、ＤＲＡＭのＩ／Ｏポートにアクセスしないリードサイクルであることは当業者によく知られている。したがって、本発明にしたがったプリチャージを最小にする特徴を説明するためには、リフレッシュサイクルを考慮するだけで十分である。ここに提供される例は、２つの連続したリフレッシュサイクルの間に４つの特定の動作シーケンスを実施することによりプリチャージ時間がどれくらい最小化されるかを説明するものであり、これらは以下、本発明の実施形態にしたがった、第１のリードシーケンス、第２のリードシーケンス、第１のリフレッシュシーケンスおよび第２のリフレッシュシーケンスと呼ぶ。２つより多い連続したリフレッシュサイクルや、２つ以上の連続したリフレッシュおよびリードサイクルの組合せに対してもプリチャージ時間を最小化することができることは当業者に明らかであろう。
図１は、本発明の好ましい実施形態にしたがったＤＲＡＭアレイの各列に対するデュアルアンプおよびデュアルレジスタを特徴付けるＤＲＡＭアーキテクチャーのブロック図である。例示的な列３５には、プリチャージ回路１３、メモリセル１７ａ、１７ｂ、１７ｃのみが示されているメモリセルのアレイ、第１のアンプ２５、第２のアンプ２７、第１のレジスタ３１、第２のレジスタ２９、第１のビット線２１、第２のビット線２３が含まれている。
図２は、ビット線２１と２３上の時間依存電圧５３，５６を示している近似的なタイミング図であり、この時間依存電圧５３，５６は、本発明の実施形態にしたがった図１のＤＲＡＭアーキテクチャーの構成要素のデュアルリフレッシュサイクル中に存在する。信号５７，５９は、従来のＤＲＡＭ中のビット線信号に対する時間依存電圧である。
用語の混乱を避けるために、明細書中でこれまでに使用した用語と以下の説明で使用する用語を少しばかり説明する必要がある。リードとリフレッシュのサイクルは、上記ではメモリ外の観点から説明した。この状況では、リードサイクルは、メモリ中のキャパシタンスユニツトからのビット値（電圧レベル）にアクセスし、これらのビット値をレジスタに供給することを意味しており、レジスタではメモリ外部のバスによりこれらのビット値が取り出される。このリードサイクルでは、ビット値がアクセスされた後にキャパシタンスユニツトが感知（補充）電圧レベルに再充電される。ビット値を感知（リード）し、コンデンサをリフレッシュするステップには隠れたリフレッシュサイクルも続くが、但しビット値はデータポートで利用可能ではない。したがってこのようなサイクル毎に、リードサイクルまたはリフレッシュサイクルのいづれかが、リフレッシュステップが続くリードステップを（従来のように）含んでいる。
以下の説明では、観点はメモリ構造内からのものであるので、リードステップはキャパシタンスユニツトの電圧を感知することを意味し、リフレッシュステップはキャパシタンスユニツトの電圧レベルをもとに戻すことを意味している。
イベントマーカー６１では、第１のリードステップが開始し、ビット線信号５３，５６，５７，５９の振幅がメモリ供給電位の半分に等しく、これはＶ／２である。イベントマーカー６３では、メモリコントローラが行線３３をアドレス指定し（図１）、これは、この行に接続されているすべてのアクセストランジスタをスイツチオンにする。図１を参照してメモリセル１７ａを見ると、活性化された行線３３のためにアクセストランジスタ１５がスイッチオンして、コンデンサ１９をビット線２３に接続する。コンデンサ１９が充電されていないと仮定すると、ビット線２３上の電荷（Ｖ／２）の一部がイベントマーカー６３（図２）においてコンデンサ１９に流れる。したがって、ビット線信号５３（図２）の電圧振幅は減少する。第１のアンプ２５は振幅変化を感知して増幅し、その結果をデジタルビットとして第１のレジスタ３１に記憶させ、このレジスタ３１からその結果がユーザにより取り出される。イベントマーカー６５（図２）では、メモリコントローラが行線３３を開放し、これによりコンデンサ１９がビット線２３から切り離され、プリチャージ回路１３がビット線２３上のビット線信号５３（図２）を供給電位の半分に回復させる。
例えば行線３７に接続されているメモリセルに関係している第２のリードシーケンスが、イベントマーカー６７（図２）において開始する。メモリセル１７ｃを参照すると、メモリコントローラが行線３７を活性化して、これによりトランジスタ３９をスイッチオンさせ、コンデンサ４１をビット線２３に接続させる。コンデンサ４１がメモリ供給電位に充電されていると仮定すると、コンデンサ４１中の電荷の一部がビット線２３に流れる。したがって、ビット線５３（図２）の振幅が増加する。イベントマーカー６９（図２）と７１（図２）との間の時間経過の間、第２のアンプ２７が振幅変化を感知してこれを増幅し、その結果をデジタルビットとして第２のレジスタ２９に記憶させ、この第２のレジスタ２９からユーザがその結果を取り出す。
イベントマーカー７３（図２）では、第２のリードシーケンスの間に発生された増幅信号がビット線２３，２１に印加され、コンデンサ４１の電荷を回復させる。行線３７のメモリセルに対するリフレッシュサイクルがこれにより終了する。イベントマーカー７５（図２）では、第１のリードシーケンスの間に発生されてレジスタ３１に記憶されていた増幅信号がビット線２３，２１に印加され、イベントマーカー７７（図２）においてコンデンサ１９の電荷をその初期レベルに回復させる。行線３３のメモリセルに対するリフレッシュサイクルがこれにより終了する。
イベントマーカー７９（図２）では、プリチャージ回路１３がビット線２３とビット線２１上の電位を供給電位の半分に回復させる。第１のリードサイクルに対するプリチャージシーケンスは、イベントマーカー６５（図２）の直前に起こる。しかしながら、ビット線信号５３（図２）の変化が小さいために、従来のリフレッシュサイクルにおけるケースのように変化がメモリ供給電圧の半分に等しい場合よりもかなり少ない時間しか、このプリチャージには時間は必要とされない。結果として、先に説明したように２つの連続したリードステップを使用すると、第１のプリチャージシーケンスのプリチャージ時間が劇的に減少し、したがってリフレッシュサイクル時間が減少する。
図２を参照すると、節約される近似的なリフレッシュサイクル時間は、イベントマーカー８１と８３により明確に図示されており、これは、本発明の実施形態にしたがったＤＲＡＭにより実行される２つのリフレッシュサイクルと、従来のＤＲＡＭにより同時に実行される２つのリフレッシュサイクルとの間の時間差を示している。
最小化されたプリチャージ時間の適用において多くの可能性ある変形例があることは当業者に明らかであろう。例えば、ＤＲＡＭにおいて列毎に２つのアンプと２つの独立したビット線があることはまったく必要とされない。しかしながら、２つのレジスタを備えていることは必要である。１つより多いレジスタアレイを持ち、ＤＲＡＭにおいてリードステップとリフレッシュステップをインターリーブすることにより、複数のページを同時にオープンすることができ、ＤＲＡＭメモリはキャシュメモリのように動作することができる。このアーキテクチャーは共有されたフレームバッファメモリにも適用してもよく、この場合には、一方の組のレジスタがビデオをサポートし、他方の組のレジスタがＣＰＵをサポートする。さらに、使用されていないコントロール信号を利用してプリファレンスページのアドレスをレジスタデコーダに記憶させることにより、複数のレジスタアレイが、キャシュロックダウンのようなさまざまなキャシュおよびページング方式を可能にする。
本発明の精神および範囲を逸脱することなくここに説明されている発明の実施形態においてなし得る多くの代替例があることは当業者に明らかであろう。例えば、インターリーブは、デュアルレジスタアレイ以外の幅広いさまざまな方法で行ってもよい。インターリーブ比は、理論的には１：３，１：６，１：８などのような任意の倍数でよい。しかしながら、２進算術とアドレス指定規則のために、１：２，１：４，１：８，１：１６などのような２の累乗である比でインターリーブすることが好ましい。インターリーブ比を増加させることにより、ＤＲＡＭのアクセスにおいて顕著な時間の節約が達成される。
【図１】
0003756956.tif 000002
【図２】
0003756956.tif 000003