(57)【特許請求の範囲】
【請求項１】
第１導電型の高抵抗ベース層と、この高抵抗ベース層の表面に設けられた第１導電型ドレイン層と、前記第１導電型ドレイン層に対して反対側の前記高抵抗ベース層の表面領域に設けられた第２導電型ベース層と、前記第２導電型ベース層の表面に選択的に設けられた第１導電型ソース層と、前記高抵抗ベース層の前記第２導電型ベース層と同じ側の表面に設けられ、前記第２導電型ベース層との間に前記高抵抗ベース層が介在して設けられ、かつゲート端子に電気的に接続された第２導電型半導体領域と、前記第２導電型ベース層から前記ゲート端子へ第２導電型キャリアを流す方向が順方向になるように当該第２導電型ベース層及びゲート端子の間に設けられ、その第２導電型端子側が、前記第１導電型ソース層と前記高抵抗ベース層との間の前記第２導電型ベース層の表面に、その第１導電型端子側が、前記ゲート端子または前記第２導電型半導体領域にそれぞれ電気的に接続されているダイオードとを具備することを特徴とする半導体素子。
【請求項２】
前記ダイオードには、素子のターンＯＮ時に当該ダイオードの逆方向耐圧以上の電圧が前記ゲート端子側に印加され、素子のＯＮ状態中は前記ダイオードの逆方向耐圧未満の電圧が前記ゲート端子側に印加されることを特徴とする請求項１記載の半導体素子。
【請求項３】
前記ダイオードは、前記第２導電型ベース層と前記第２導電型半導体領域との間の前記高抵抗ベース層上に絶縁層を介して設けられた半導体層から構成され、当該半導体層は第１導電型半導体層及び第２導電型半導体層からなることを特徴とする請求項１又は２記載の半導体素子。
【請求項４】
前記第２導電型ベース層及び前記第２導電型半導体領域はそれぞれストライプ状に形成され、ストライプの長手方向に対して垂直な方向に配列されていることを特徴とする請求項１乃至３いずれか１項記載の半導体素子。
【請求項５】
前記第２導電型ベース層及び前記第２導電型半導体領域の少なくとも一方は島状に分割形成されていることを特徴とする請求項１乃至３いずれか１項記載の半導体素子。
【請求項６】
前記高抵抗ベース層上に前記絶縁層を介して設けられた半導体層は多結晶シリコンからなることを特徴とする請求項３記載の半導体素子。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体素子に係り、特に電力用スイッチング素子としてのバイポーラ型のパワー半導体素子に関する。
【０００２】
【従来の技術】
近年のパワーエレクトロニクス分野における電源機器の小型化、高性能化への要求を受けて、パワー半導体素子では、高耐圧、大電流化と共に、低損失化、高速化、高破壊耐量化に対する性能改善が注力されている。特に、半導体素子の低損失化を図るためには、オン電圧（定常損失）とターンオフ損失を低減させる必要があり、様々な素子構造が開発、検討されている。その中で、現在、最も多く、広い分野で用いられている代表的な中容量素子としてのパワートランジスタについて説明する。
【０００３】
図３２は、従来のｎｐｎ型パワートランジスタの構成を示す断面図である。このパワートランジスタでは、高抵抗のｎ型ベース層１０１の表面に高濃度のｎ型コレクタ層１０２が形成されている。ｎ型ベース層１０１の他方の面にはｐ型ベース層１０３が形成され、ｐ型ベース層１０３表面にはｎ型エミッタ層１０４が選択的に形成されている。ｐ型ベース層１０３表面におけるｎ型エミッタ層１０４とは異なる領域上にはベース電極１１２が設けられている。また、ｎ型コレクタ層１０２上にはコレクタ電極１０９が設けられ、ｎ型エミッタ層１０４上にはエミッタ電極１１０が設けられている。
【０００４】
次に、かかるパワートランジスタの動作について説明する。コレクタ電極１０９に正電圧が印加され、エミッタ電極１１０に零電圧が印加されているとする。ターンオンの際には、ｐ型ベース層１０３とｎ型エミッタ層１０４とからなるｐｎ接合のビルトイン電圧よりも大きい値の正電圧がベース電極１１２に印加される。
【０００５】
これにより、図３３に示すように、ベース電極１１２からｐ型ベース層１０３を介してｎ型エミッタ層１０４に正孔ｈが注入され、ｎ型エミッタ層１０４からｐ型ベース層１０３に電子ｅが注入される。一部の電子ｅは、ｐ型ベース層１０３中で正孔ｈと再結合して消滅するが、ｐ型ベース層１０３の接合深さが比較的浅く形成され、またコレクタ電極１０２が正電位にバイアスされていることから、電子ｅはｐ型ベース層１０３からｎ型ベース層１０１に注入されてｎ型コレクタ層１０２を通ってコレクタ電極１０９に流出する。また、ｎベース層１０１中に電子ｅが注入されると、電荷中性条件をみたすように、正孔ｈもｎ型ベース層１０１中に注入される。この動作により伝導度変調が生じ、パワートランジスタがオン状態（導通状態）になる。
【０００６】
一方、ターンオフの際には、ｐ型ベース層１０３とｎ型エミッタ層１０４からなるｐｎ接合の耐圧よりも小さい値の負電圧がベース電極１１２に印加される。これによりベース・エミッタ間が逆バイアスされ、ｎ型エミッタ層１０４からの電子注入が停止されると共に、ｎ型ベース層１０１内に蓄積されていた正孔ｈがベース電極１１２から排出され、素子がターンオフする。
【０００７】
このパワートランジスタでは、ｐ型ベース層１０３からｎ型ベース層１０１に正孔ｈが注入されることにより、ｎ型ベース層１０１で伝導度変調が生じるため、オン電圧が低く、大きな電流を制御できるという特長がある。
【０００８】
しかしながら、従来のパワートランジスタでは、オン状態においてベース電極１１２から注入される正孔電流のうち、かなりの割合がｎ型ベース層１０１には注入されずに、ｐ型ベース層１０３中やｐ型ベース層１０３表面で電子ｅと再結合したり、ｐ型ベース層１０３を通って直接ｎ型エミッタ層１０４へ流れ込む。同様に、エミッタ電極１１０から注入される電子電流のうち、かなりの割合がｎ型ベース層１０１には注入されずに、ｐ型ベース層１０３中やｐ型ベース層１０３表面で正孔ｈと再結合したり、ｐ型ベース層１０３を通って直接ベース電極１１２へ流れ込む。このため、大きなベース電流を必要とし、電流利得（直流電流増幅率：ｈFE＝ＩC／ＩB）が小さいという問題がある。
【０００９】
このように、従来のトランジスタでは電流利得が小さいことから、しばしば図３４に示すように２つのトランジスタをダーリントン接続して使用される。これによりベース電流は小さくて済むが、図３５のエミッタ・コレクタ間電圧−コレクタ電流特性に見るように、素子のオン電圧を０．８Ｖ以下に低減できないという問題がある。
【００１０】
また、高抵抗のｎ型ベース層の表面にｐ型ベース層と別にｐ型インジェクション層を設け、このｐ型インジェクション層から別に正孔を注入することにより低オン電圧化及び電流利得向上を図ろうとする発明もなされている（特開平１０−２５６５５０号公報）。しかしながら、かかる発明においても正孔と電子との再結合による電流利得低下の問題を解決することは困難であった。
【００１１】
【発明が解決しようとする課題】
以上のように、従来の半導体素子では電流利得が小さいという問題、或いはオン電圧が大きいという問題がある。
【００１２】
本発明は、かかる実情に鑑みてなされたものであり、従来よりも電流利得を増大でき、かつオン電圧を低減し得る半導体素子を提供することを目的とする。
【００１３】
【課題を解決するための手段】
本発明の半導体素子は、第１導電型の高抵抗ベース層と、この高抵抗ベース層の表面に設けられた第１導電型ドレイン層と、前記第１導電型ドレイン層に対して反対側の前記高抵抗ベース層の表面領域に設けられた第２導電型ベース層と、前記第２導電型ベース層の表面に選択的に設けられた第１導電型ソース層と、前記高抵抗ベース層の前記第２導電型ベース層と同じ側の表面に設けられ、前記第２導電型ベース層との間に前記高抵抗ベース層が介在して設けられ、かつゲート端子に電気的に接続された第２導電型半導体領域と、前記第２導電型ベース層から前記ゲート端子へ第２導電型キャリアを流す方向が順方向になるように当該第２導電型ベース層及びゲート端子の間に設けられ、その第２導電型端子側が、前記第１導電型ソース層と前記高抵抗ベース層との間の前記第２導電型ベース層の表面に、その第１導電型端子側が、前記ゲート端子または前記第２導電型半導体領域にそれぞれ電気的に接続されているダイオードとを具備することを特徴とする。
【００１９】
上記各本発明において、以下の構成を備えることが好ましい。
【００２１】
前記ダイオードには、素子のターンＯＮ時に当該ダイオードの逆方向耐圧以上の電圧が前記ゲート端子側に印加され、素子のＯＮ状態中は前記ダイオードの逆方向耐圧未満の電圧が前記ゲート端子側に印加されること。
【００２２】
前記ダイオードは、前記第２導電型ベース層と前記第２導電型半導体領域との間の前記高抵抗ベース層上に絶縁層を介して設けられた半導体層から構成され、当該半導体層は第１導電型半導体層及び第２導電型半導体層からなること。
【００２５】
前記第２導電型ベース層及び前記第２導電型半導体領域はそれぞれストライプ状に形成され、ストライプの長手方向に対して垂直な方向に配列されていること。
【００２６】
前記第２導電型ベース層及び前記第２導電型半導体領域の少なくとも一方は島状に分割形成されていること。
【００４６】
前記高抵抗ベース層上に前記絶縁層を介して設けられた半導体層は多結晶シリコンからなること。
【００５０】
（作用）
本発明の半導体素子は、第１導電型の高抵抗ベース層と、この高抵抗ベース層の表面に設けられた第１導電型ドレイン層と、前記第１導電型ドレイン層に対して反対側の前記高抵抗ベース層の表面領域に設けられた第２導電型ベース層と、前記第２導電型ベース層の表面に選択的に設けられた第１導電型ソース層と、前記高抵抗ベース層の前記第２導電型ベース層と同じ側の表面に設けられ、前記第２導電型ベース層との間に前記高抵抗ベース層が介在して設けられ、かつゲート端子に電気的に接続された第２導電型半導体領域と、前記第２導電型ベース層から前記ゲート端子へ第２導電型キャリアを流す方向が順方向になるように当該第２導電型ベース層及びゲート端子の間に設けられ、その第２導電型端子側が、前記第１導電型ソース層と前記高抵抗ベース層との間の前記第２導電型ベース層の表面に、その第１導電型端子側が、前記ゲート端子または前記第２導電型半導体領域にそれぞれ電気的に接続されているダイオードとを具備する。
【００５１】
この構成において、前記第２導電型がｐ型である場合には、素子のターンオン時にダイオードの逆方向耐圧を越える正電圧がゲート端子に印加されると、これにより第２導電型ベース層及び第２導電型半導体領域から高抵抗ベース層中に正孔が注入され、同時に第１導電型ソース層から同じく高抵抗ベース層に電子が注入されて、素子がターンオンする。
【００５２】
素子がオン状態の時は、ダイオードの逆方向耐圧未満の正電圧がゲート端子に印加される。これにより、第２導電型ベース層からの正孔注入は停止すると同時に、第２導電型半導体領域から高抵抗ベース層中に正孔が注入される。このとき、第２導電型半導体領域から注入される正孔電流は一旦全て高抵抗ベース層に注入されて、この高抵抗ベース層の伝導度変調に寄与するので、ゲート電流が小さくて済み、高い電流利得を実現することができる。
【００５３】
特に、オン状態において第２導電型ベース層からは正孔がほとんど注入されないため、この第２導電型ベース層による正孔と第１導電型ソース層から注入される電子とが再結合することを抑制することができ、第２導電型半導体領域の方から高抵抗ベース層の深い位置まで正孔を注入することが可能となる。したがって、高抵抗ベース層の深い位置まで伝導度変調の効果を得ることができ、低オン電圧で通電することが可能となる。
【００５４】
一方、素子のターンオフ時には、ゲート端子に負電圧が印加される。これにより第２導電型ベース層及び第２導電型半導体領域の両方から正孔が排出されて、高いターンオフ能力を得ることができる。
【００５５】
さらに、第２導電型ベース層と第２導電型半導体領域の両方、或いは何れか一方が平面的に分割形成される場合には、面積占有率が縮小されているので、キャリア再結合が低減され電流利得が一層増大すると同時に、ターンオフ時に少数キャリアが効率よく排出され、より高いターンオフ能力が実現される。
【００６２】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照しながら説明する。なお、以下の全ての実施の形態では第１導電型としてｎ型、第２導電型としてｐ型を用いている。
【００６３】
（第１の実施形態）
図１は、本発明の第１の実施形態に係る半導体素子の構造を示す断面図及び上面図である。図１（ｂ）はその上面図、図１（ａ）は図１（ｂ）のＡ−Ａ´における断面図である。
【００６４】
図１に示すように、高抵抗のｎ型ベース層１の一方の面に高濃度のｎ型ドレイン層２が形成されている。ｎ型ベース層１の他方の面にはｐ型ベース層３が選択的に形成され、ｐ型ベース層３内にはｎ型ソース層４が選択的に形成されている。このトランジスタ構造において、ｎ型ベース層１表面に、ｐ型ベース層３から所定距離離れた位置にｐ型インジェクション層５が形成されている。なお、この所定距離としては、例えば少数キャリアである正孔の拡散長程度が設定される。
【００６５】
また、ｎ型ソース層４と高抵抗ｎ型ベース層１間のｐ型ベース層３表面には第１のゲート電極１２が設けられ、ｐ型インジェクション層５上には第２のゲート電極１１が設けられている。さらに、第１のゲート電極１２からゲート端子に電流が流れる方向が正方向となるように、第１のゲート電極１２とゲート端子との間にダイオード１３が挿入されている。図３は、このダイオードの電圧と電流間の特性を示す特性図である。一方、第２のゲート電極１１は、ゲート端子に電気的に直接接続されている。ｎ型ドレイン層２にはドレイン電極９が形成され、ｎ型ソース層４にはソース電極１０が形成されている。
【００６６】
次に、このような半導体素子の動作を図２のタイムチャートを用いて説明する。図２中の各線は、上から順に、ゲート端子のゲート電圧ＶG、ゲート端子のゲート電流ＩG、ドレイン電圧ＶD、ドレイン電流ＩDを示している。
【００６７】
ターンオン時（時刻ｔ＝ｔ1）には、ゲート端子にソース電極１０に対して正の電圧を印加する。ここで、正電圧はダイオード１３の逆方向耐圧（降伏電圧）（図３に示す特性の場合には、−３Ｖ。）より大きな値に設定される。これにより、図４に示すようにｐ型ベース層３及びｐ型インジェクション層５からｎ型ベース層１に正孔が注入され、同時にｎ型ソース層４から同じくｎ型ベース層１に電子が注入されて、素子がターンオンする。
【００６８】
続いて、オン状態（時刻ｔ＝ｔ2〜ｔ3）では、図５に示すようにゲート端子にダイオード１３の逆方向耐圧より小さい正電圧が印加される。これに伴い、ｐ型ベース層３の電位がｐｎ接合のビルトイン電圧以上まで上昇した状態を維持したまま、ｐ型インジェクション層５からｎ型ベース層１に正孔が注入され、同時にｎ型ソース層４からｎ型ベース層１に電子が直接注入される。この状態ではｐ型ベース層３からｎ型ベース層１への正孔の注入はほとんどなくなる。
【００６９】
この結果、ｎ型ベース層１で伝導度変調が起こり、低オン電圧で通電される。このとき、第２のゲート電極１１から注入された正孔電流は、従来素子と異なり、全てｎ型ベース層１に注入される。しかも、ｐ型インジェクション層５がｐ型ベース層３から所定距離離れて形成されているため、図６のキャリア分布図に示すように、ｎ型ベース層１の深い位置まで正孔ｈが注入されて伝導度変調を起こす。以上の機構により、本発明では従来素子よりオン電圧が低減される。
【００７０】
即ち、オン状態においてｐ型ベース層３からは正孔がほとんど注入されないため、このｐ型ベース層３による正孔とｎ型ベース層１から注入される電子とが再結合することを抑制することができ、一方、ｐ型インジェクション層５の方から高抵抗ｎ型ベース層１の深い位置まで正孔を注入することが可能となる。したがって、高抵抗ｎ型ベース層１の深い位置まで伝導度変調の効果を得ることができ、低オン電圧で通電することが可能となる。
【００７１】
例えば、図７のドレイン電圧と電流密度間の特性図に示すように、一般的なＩＧＢＴのようなｐｎ接合による電圧降下がなく、零電圧から電流が立ち上るので、低いオン電圧を得ることができる。
【００７２】
また言い替えると、従来素子と同じオン電圧を得るために必要なゲート電流が低減され、電流利得（直流電流増幅率：ｈFS＝ＩD／ＩG）を増大できる。例えば、図８は図１に示す半導体素子における電流利得に関してｎ型ソース層４の幅に対する依存性を示す図である。図８に示すように、セル幅に対するｎ型ソース層４幅の比率(Ｗn+/Ｗcell)が０．１では、８０に近い電流利得が得られる。電流利得のｐ型インジェクション層５幅による依存性も、図８と同様な特性を有する。本発明者らの研究によれば、電流利得は、セル幅に対するｎ型ソース層４幅の比率(Ｗn+/Ｗcell)と、セル幅に対するｐ型インジェクション層５幅の比率（Ｗp+／Ｗcell）との両方に大きく依存する。これは、ｎ型ソース層４やｐ型ベース層３、ｐ型インジェクション層５の幅が大きい場合、高濃度層ほどキャリアライフタイムは小さいので、第２のゲート電極１１から注入された正孔がこれらの層の中で再結合し、電流利得が低下してしまうためである。
【００７３】
これらのｎ型ソース層４幅とｐ型インジェクション層５幅に対する電流利得の依存性から、素子の平面構造（２次元構造）において、セル面積に占めるｎ型ソース層４の面積比（Ｓn+/Ｓcell）とセル面積に占めるｐ型インジェクション層５の面積比（Ｓp+／Ｓcell）を小さく形成することによって、電流利得は著しく増大する。
【００７４】
本発明によれば、ｐ型ベース層３とｐ型インジェクション層５とを互いに離して形成し、ｎ型ソース層４幅とｐ型インジェクション層５幅とを共に小さく形成できるので、高い電流利得を得ることができる。例えば、Ｗcell＝２５μｍ、Ｗn+＝２．５μｍ、Ｗp+＝２．５μｍの寸法で形成すれば良い。
【００７５】
次に、第１の実施の形態における半導体素子のターンオフについて説明する。図９はそのターンオフの状態を説明する素子断面図である。図９に示すように、ターンオフ時（時刻ｔ＝ｔ3）にはゲート端子に負電圧を印加する。これにより、図９に示すように、ｎベース層１中に蓄積されていた正孔ｈがｐ型ベース層３とｐ型インジェクション層５の両方を介してゲート端子から効率よく素子外に排出される。この正孔ｈの排出に伴って、ｐ型ベース層３の電位がｐｎ接合のビルトイン電圧以下まで低下する結果、ｎ型ソース層４からの電子注入が止まり、素子がターンオフする（時刻ｔ＝ｔ3〜ｔ4）。
【００７６】
このターンオフ時には、第１のゲート電極１２と第２のゲート電極１１の両方を介して正孔ｈが排出されるので、従来素子よりも高いターンオフ能力をもつ半導体素子を実現することができる。
【００７７】
さらに、オフ状態では、ターンオフ時に引き続き、ゲート端子へソースに対して負の電圧を印加する（ｔ＝ｔ4〜）。これにより、ｐ型ベース層３の電位が第１のゲート電極１２を介して負の電位に固定されるので、ノイズによる誤点弧を防止することができる。
【００７８】
上述したように、第１の実施形態によれば、オン状態では、ｎ型ベース層１の深い位置まで電子ｅ及び正孔ｈの双方のキャリアが蓄積されて伝導度変調が起き、かつｐ型ベース層３、ｎ型ソース層４、ｐ型インジェクション層５の各高濃度層におけるキャリア再結合が低減されるので、高い電流利得（直流電流増幅率）を実現することができる。
【００７９】
また、ターンオフ時には、第１のゲート電極１２と第２のゲート電極１１の両方を介して正孔ｈが排出されるので、高いターンオフ能力が得られる。
【００８０】
さらにまた、オフ状態では、第１及び第２のゲート電極１２、１１にｎ型ソース層４に対して負の電圧を印加することにより、ｐ型ベース層３の電位が負の電位に固定されるので、ノイズによる誤点弧を防止することができる。
【００８１】
（第２の実施形態）
図１０は、本発明の第２の実施形態に係る半導体素子の構造を示す上面図である。この図１０のＡ−Ａ´における断面図は図１（ａ）と同様である。
【００８２】
図１０に示すように、本実施形態の半導体素子が第１の実施形態に係るものと異なる点は、高抵抗ｎ型ベース層１表面にｐ型ベース層３′及びｐ型インジェクション層５′が島状に形成されている点である。即ち、ｐ型ベース層３′内には選択的にｎ型ソース層４′が形成されており、このｎ型ソース層４′にはソース電極１０′が設けられている。ｎ型ソース層４′を取り囲むようにｐ型ベース層３′表面には第１のゲート電極１２′が設けられている。また、ｐ型インジェクション層５′には第２のゲート電極１１′が設けられている。
【００８３】
より具体的に述べると、本実施形態の半導体素子は、図１０に示すようにｐ型ベース層３′及びｎ型ソース層４′並びにｐ型インジェクション層５′の各層が矩形状に形成され、相互に所定距離離して分割配置されている。例えば、Ａ−Ａ′断面においてＷcell＝２５μm、Ｗn+＝２．５μｍ、Ｗp+＝２．５μｍの寸法で形成し、さらに、図１０に示す奥行き方向において、ｎ型ソース層４′同士、及びｐ型インジェクション層５′同士の繰り返しピッチを２５μｍ、幅を５μmで形成すれば良い。
【００８４】
これによって、ｐ型ベース層３′、ｎ型ソース層４′内、及びｐ型インジェクション層５′内におけるキャリア再結合が低減されるので、高い電流利得が実現される。本実施形態の例で言えば、ｎ型ソース層４の面積比率（Ｓn+／Ｓcell）とｐ型インジェクション層５′の面積比率（Ｓp+／Ｓcell）とが何れも０．０５となり、１４０を越える電流利得が得られる。図１１は、図１０に示す半導体素子における電流利得に関してｎ型ソース層４′幅に対する依存性を示す図である。電流利得のｐ型インジェクション層５′幅による依存性も、図１１と同様な特性を有する。
【００８５】
以上のように本実施形態によれば、ｐ型ベース層３′、ｎ型ソース層４′、及びｐ型インジェクション層５′を、平面的（２次元的）に分割形成して面積比率を低減させることによって、電流利得を著しく増大させることができる。さらに、本実施形態では、ｎ型ソース層４′が微小な矩形状に形成されており、ターンオフ時には、これら複数の矩形状ｎ型ソース層４′の４辺から正孔ｈが引き出されるので、いっそう高いターンオフ能力が実現される。特に、従来数１０μｍのオーダーで形成されているｎ型ソース層４′の幅を２０μｍ以下に形成すれば、ターンオフ能力向上の効果がいっそう顕著になる。また、ハードドライブ（すなわち１あるいは１に近い電流利得）でターンオフ駆動させることによって、ターンオフ時の破壊を防止できる。
【００８６】
（第３の実施形態）
図１２は、本発明の第３の実施形態に係る半導体素子の構造を示す断面図及び上面図である。図１２（ｂ）はその上面図、図１２（ａ）は図１２（ｂ）のＡ−Ａ´における断面図である。
【００８７】
図１２に示すように、本実施形態では、ダイオード１３がｐ型多結晶シリコン層７及びｎ型多結晶シリコン層８からなり、高抵抗ｎ型ベース層１上に絶縁膜（シリコン酸化膜等）６を介して形成されている点が特徴である。
【００８８】
即ち、高抵抗ｎ型ベース層１上には絶縁膜（シリコン酸化膜等）６が形成され、この絶縁膜６上にはｐ型ベース層３からｐ型インジェクション層５にわたって多結晶シリコン層が形成されている。この多結晶シリコン層はｐ型多結晶シリコン層７及びｎ型多結晶シリコン層８からなり、それぞれｐ型ベース層３、ｐ型インジェクション層５に接している。これらはそれぞれアノード、カソードを構成する。ｎ型多結晶シリコン層８は第２のゲート電極１１に直接接しているが、必ずしも接している必要はない。
【００８９】
図１２ではダイオードのｐｎ接合の界面は高抵抗ｎ型ベース層１上に位置しているが、この位置には限られず、ｐｎ接合の界面はｐ型インジェクション層５よりもｐ型ベース層３により近く位置していてもよい。この場合には、電位の高いｎ型多結晶シリコン層８がより多く高抵抗ｎ型ベース層１を覆うようになり、後述するように、より多くの電子の蓄積層が形成されるようになる。このため、電子と正孔が高抵抗ｎ型ベース層１の表面で再結合する確率を減少させることが可能となり、より低いオン電圧を得ることが可能となる。特に、ｐｎ接合の界面が、高抵抗ｎ型ベース層１とｐ型ベース層３との界面上か、若しくはそれよりｐ型ベース層３の内側の上に形成される場合には、上記効果はより顕著になる。
【００９０】
本実施形態の半導体素子のターンオン時、オン状態、ターンオンオフ時はいずれも第１の実施形態と同様である。これらの動作はそれぞれ図１３、図１４、図１５に示されている。
【００９１】
本実施形態のように多結晶シリコン膜を用いてダイオードを構成すれば、簡単なプロセスで半導体基板上にトランジスタとともにダイオードを構成することができ、素子の実用化に非常な有用な構造を提供することができる。
【００９２】
（第４の実施形態）
図１６は、本発明の第４の実施形態に係る半導体素子の構造を示す上面図である。この図１６のＡ−Ａ´における断面図は図１２（ａ）と同様である。
【００９３】
図１６に示すように、本実施形態の半導体素子が第３の実施形態に係るものと異なる点は、高抵抗ｎ型ベース層１表面にｐ型ベース層３′及びｐ型インジェクション層５′が島状に形成されている点である。即ち、ｐ型ベース層３′内には選択的にｎ型ソース層４′が形成されており、このｎ型ソース層４′にはソース電極１０′が設けられている。ｎ型ソース層４′を取り囲むようにｐ型ベース層３′表面には第１のゲート電極１２′が設けられている。また、ｐ型インジェクション層５′には第２のゲート電極１１′が設けられている。さらに、ｐ型多結晶シリコン層７′及びｎ型多結晶シリコン層８′はそれぞれｎ型ソース層４′及び第２のゲート電極１１′を取り囲むように形成されており、これらの多結晶シリコン層７′、８′によって基板全面がほとんど覆われた形となっている。ｎ型多結晶シリコン層８′は第２のゲート電極１１′に直接接しているが、必ずしも接している必要はない。
【００９４】
本実施形態によれば、第３の実施形態で得られる効果の他に、ｐ型ベース層３′、ｎ型ソース層４′、及びｐ型インジェクション層５′を、平面的（２次元的）に分割形成して面積比率を低減させることによって、電流利得を著しく増大させることができる。さらに、本実施形態では、ｎ型ソース層４′が微小な矩形状に形成されており、ターンオフ時には、これら複数の矩形状ｎ型ソース層４′の４辺から正孔ｈが引き出されるので、いっそう高いターンオフ能力が実現される。特に、従来数１０μｍのオーダーで形成されているｎ型ソース層４′の幅を２０μｍ以下に形成すれば、ターンオフ能力向上の効果がいっそう顕著になる。また、ハードドライブ（すなわち１あるいは１に近い電流利得）でターンオフ駆動させることによって、ターンオフ時の破壊を防止できる。
【００９５】
（第５の実施形態）
図１７及び図１８は、それぞれ本発明の第５の実施形態に係る半導体素子の構造を示す断面図及び上面図である。図１７は図１８のＡ−Ａ´における断面図である。
【００９６】
図１７及び図１８に示すように、本実施形態では、ｐ型インジェクション層５に代わって、ｐ型ベース層３が形成されていない高抵抗ｎ型ベース層１の表面にゲート絶縁膜１４を介して絶縁ゲート電極１５が形成されている点が特徴である。
【００９７】
即ち、本実施形態におけるトランジスタ構造では、図１７及び図１８に示すようにｐ型ベース層３に隣接する高抵抗ｎ型ベース層１表面に、ゲート絶縁膜１４を介して絶縁ゲート電極１５が設けられている。ゲート絶縁膜１４及び絶縁ゲート電極１５の端部はｐ型ベース層３端部の上を覆っている。また、この絶縁ゲート電極１５は、ゲート端子と電気的に直接接続されている。さらに、ｐ型ベース層３上には第１のゲート電極１２が設けられ、この第１のゲート電極１２からゲート端子に電流が流れる向きが正方向となるように、第１のゲート電極１２とゲート端子の間にダイオード１３が挿入されている。また、ｎ型ドレイン層２にはドレイン電極９が形成され、ｎ型ソース層４にはソース電極１０が形成されている。
【００９８】
次に、このような半導体素子の動作を図１９のタイムチャートを用いて説明する。図２０中の各線は、上から順に、ゲート端子のゲート電圧ＶＧ、ゲート端子のゲート電流ＩＧ、ドレイン電圧ＶＤ、ドレイン電流ＩＤを示している。
【００９９】
ターンオン時（時刻ｔ＝ｔ1）には、ゲート端子に、ｎ型ソース層４に対してダイオード１３の逆方向耐圧より大きい正の電圧を印加する。これにより、図２１に示すように、ｐ型ベース層３からｎ型ベース層１に正孔が注入されると同時に、ｎ型ソース層４から同じくｎ型ベース層１に電子が注入されて、素子がターンオンする。この結果、ｎ型ベース層１で伝導度変調が起こり、低オン電圧で通電される。
【０１００】
また、絶縁ゲート電極１５直下のｎ型ベース層１表面では、図２０のバンドエネルギー図に示すように、蓄積層が形成されてバンド湾曲が生じている。これにより、ｎ型ベース層１の表面近傍で電子と正孔が空間的に分離されるため、表面再結合が防止される結果、電流利得がより増大する。
【０１０１】
即ち、素子のオン状態において絶縁ゲート電極１５が正バイアスされるので、絶縁ゲート電極１５に対向する高抵抗ｎ型ベース層１の表面には電子の蓄積層が生成する。一方、ｐ型ベース層３から注入された正孔はｎ型ベース層１の表面にほとんど存在しない状態となるため、ｎ型ベース層１の表面において電子と正孔とが再結合する確率が減少し、その結果としてｎ型ベース層１の深い位置まで正孔を注入することが可能となる。したがって、ｎ型ベース層１の深い位置まで伝導度変調の効果を得ることができ、低オン電圧で通電することが可能となる。特に、ダイオード１３を設けているので、ダイオード１３の第１導電型端子側の電位がｐ型ベース層３の電位よりもダイオード１３の逆方向耐圧分だけ高くなるので、ダイオード１３の第１導電型端子側と対向するｎ型ベース層１の表面に電子の蓄積層をより効率よく形成することができ、低オン電圧化の効果を大きくすることができる。
【０１０２】
本実施形態では、図１８の上面図に示すように、ｐ型ベース層３がセルサイズに比較して小さく形成されているので、図８に示した電流利得のｎ型ソース層４幅依存性と同様にゲート電流が低減され、いっそう電流利得（直流電流増幅率：ｈFS＝ＩD／ＩG）が増大する。
【０１０３】
一方、本実施形態に対応する半導体素子は、図１９のタイムチャートに示すように、ターンオフ時にゲート端子に負電圧を印加する（時刻ｔ＝ｔ2）。これにより、図２２に示すように、ｎベース層１中に蓄積されていた正孔ｈがｐ型ベース層３を介して第１のゲート電極１２から素子外に排出される。この正孔ｈの排出に伴って、ｐ型ベース層３の電位がｐｎ接合のビルトイン電圧以下まで低下する結果、ｎ型ソース層４からの電子注入が止まり、素子がターンオフする（ｔ＝ｔ2〜ｔ3）。ここで、正孔の排出は、ｎ型ソース層４近傍の第１のゲート電極１２を介して行われるため、高いターンオフ能力が実現できる。なお、図２２に示すように、ゲート絶縁膜１４及び絶縁ゲート電極１５の端部がｐ型ベース層３端部の上を覆っている場合には、特に正孔排出の効果が大きい。
【０１０４】
さらに、オフ状態では、ターンオフ時に引き続き、ゲート端にソースに対して負の電圧を印加する（ｔ＝ｔ3〜）。これにより、ｐ型ベース層３の電位が第１のゲート電極１２を介して負の電位に固定されるので、ノイズによる誤点弧を防止することができる。
【０１０５】
このように、本実施形態によれば、オン状態では、ｎ型ベース層１の深い位置まで電子ｅ及び正孔ｈの双方のキャリアが蓄積されて伝導度変調が起き、かつｐ型ベース層３、ｎ型ソース層４の各高濃度層におけるキャリア再結合と、ｎ型ベース層１表面での表面再結合が効果的に低減されるので、高い電流利得（直流電流増幅率）を実現することができる。また、ターンオフ時には、ｎ型ソース層４に隣接する第１のゲート電極を介して正孔ｈが排出されるので、高いターンオフ能力が得られる。さらにまた、オフ状態では、ゲート端子にソースに対して負の電圧を印加することにより、ｐ型ベース層３の電位が負の電位に固定されるので、ノイズによる誤点弧を防止することができる。
【０１０６】
（第６の実施形態）
図２３は、本発明の第６の実施形態に係る半導体素子の構造を示す上面図である。この図２３のＡ−Ａ´における断面図は図１７と同様である。
【０１０７】
図２３に示すように、本実施形態の半導体素子が第５の実施形態に係るものと異なる点は、
高抵抗ｎ型ベース層１表面にｐ型ベース層３′が島状に形成されている点である。
【０１０８】
即ち、ｐ型ベース層３′内には選択的にｎ型ソース層４′が形成されており、このｎ型ソース層４′にはソース電極１０′が設けられている。ｎ型ソース層４′を取り囲むようにｐ型ベース層３′表面には第１のゲート電極１２′が設けられている。また、第１のゲート電極１２′を取り囲むように、高抵抗ｎ型ベース層１表面にゲート絶縁膜１４を介して絶縁ゲート電極１５が設けられている。ゲート絶縁膜１４及び絶縁ゲート電極１５の端部はｐ型ベース層３端部の上を覆っている。
【０１０９】
より具体的に述べると、本実施形態の半導体素子は、図２３に示すようにｐ型ベース層３′及びｎ型ソース層４′の各層が矩形状に形成され、相互に所定距離離して分割配置されている。ｐ型ベース層３及びｎ型ソース層４を矩形状に形成して平面的に分割配置することによって、セル面積に占めるｎ型ソース層４の面積比（Ｓn+／Ｓcell）を縮小すれば、電流利得をいっそう増加させることができる。例えば、Ａ−Ａ′断面においてＷcell＝２５μm、Ｗn+＝２．５μｍの寸法で形成し、さらに、図２３に示す奥行き方向において、ｎ型ソース層４′同士の繰り返しピッチを２５μｍ、幅を５μmで形成すれば良い。これによって、ｐ型ベース層３の面積比率（Ｓn+／Ｓcell）が０．０５となり、優れた電流利得が得られる。
【０１１０】
（第７の実施形態）
図２４は、本発明の第７の実施形態に係る半導体素子の構造を示す断面図である。図２４に示すように、本実施形態の半導体素子が第５の実施形態に係るものと異なる点は、ダイオードが高抵抗ｎ型ベース層１の表面にゲート絶縁膜１６を介して設けられている点である。
【０１１１】
即ち、高抵抗ｎ型ベース層１の表面にはゲート絶縁膜１６が形成され、ｐ型ベース層３表面からゲート絶縁膜１６上にまたがる形で多結晶シリコン層が形成されている。この多結晶シリコン層はｐ型多結晶シリコン層１７及びｎ型多結晶シリコン層１８から構成され、ｐ型多結晶シリコン層１７はｐ型ベース層３と、ｎ型多結晶シリコン層１８はゲート端子とそれぞれ電気的に接続されている。
【０１１２】
本実施形態のように多結晶シリコン膜を用いてダイオードを構成すれば、第５の実施形態で得られる効果を奏するとともに、簡単なプロセスで半導体基板上にトランジスタ及びダイオードを構成することができる。この場合の多結晶シリコン膜は図１７のゲート電極１５とダイオード１３とを兼ねており、このため素子のコンパクト化が可能であり、素子の実用化に非常な有用な構造を提供することができる。
【０１１３】
なお、図２４ではｐｎ接合の界面はｐ型ベース層３の内側の上に形成されている。この場合には、電位の高いｎ型多結晶シリコン層８が高抵抗ｎ型ベース層１を充分覆うようになり、電子の蓄積層が広く形成されるようになる。このため、電子と正孔が高抵抗ｎ型ベース層１の表面で再結合する確率を減少させることが可能となり、より低いオン電圧を得ることが可能となる。なお、この実施態様に限らず、ｐｎ接合の界面が、高抵抗ｎ型ベース層１とｐ型ベース層３との界面上か、若しくはｐ型ベース層３近傍の高抵抗ｎ型ベース層１上に形成される場合にも、低オン電圧化の効果を奏することができる。
【０１１４】
（第８の実施形態）
図２５は、本発明の第８の実施形態に係る半導体素子の構造を示す断面図である。図２５に示すように、本実施形態の半導体素子が第７の実施形態に係るものと異なる点は、ｐ型インジェクション層５が設けられ、このｐ型インジェクション層５とｎ型多結晶シリコン層２８とがｐ型多結晶シリコン層２７ｂを介して接続されている点である。
【０１１５】
即ち、高抵抗ｎ型ベース層１表面にはｐ型ベース層３と異なる表面にｐ型インジェクション層５が形成され、このｐ型インジェクション層５とｐ型ベース層３との間を含めた高抵抗ｎ型ベース層１表面にゲート絶縁膜２６が形成されている。ｐ型ベース層３表面からゲート絶縁膜２６上を経てｐ型インジェクション層５表面に至るまで多結晶シリコン層が形成されている。この多結晶シリコン層はｐ型多結晶シリコン層２７ａ、２７ｂ及びｎ型多結晶シリコン層２８から構成され、ｐ型多結晶シリコン層２７ａ、２７ｂはそれぞれｐ型ベース層３、ｐ型インジェクション層５と接続され、ｎ型多結晶シリコン層２８はゲート端子と電気的に接続されている。
【０１１６】
ここで、ｐ型多結晶シリコン層２７ａとｎ型多結晶シリコン層２８とから構成されるダイオードの逆方向耐圧ＶB1は、ｐ型多結晶シリコン層２７ｂとｎ型多結晶シリコン層２８とから構成されるダイオードの逆方向耐圧ＶB2よりも大きく設定されている。
【０１１７】
本実施形態の素子によれば、第７の実施形態で得られる効果を奏するとともに、以下の効果を奏する。
【０１１８】
即ち、ターンオン時には逆方向耐圧ＶB1よりも大きな電圧をゲート端子に印加することにより、ｐ型ベース層３及びｐ型インジェクション層５それぞれからｎ型ベース層１に正孔が注入され、第１の実施形態と同様に素子がターンオンする。また、オン状態では、逆方向耐圧ＶB2よりも大きく逆方向耐圧ＶB1よりも小さな電圧をゲート端子に印加することにより、ｐ型多結晶シリコン層２７ａとｎ型多結晶シリコン層２８とから構成されるダイオードには電流を流さず、ｐ型多結晶シリコン層２７ｂとｎ型多結晶シリコン層２８とから構成されるダイオードには電流を流すことができる。このため、第１の実施形態と同様に、ｐ型インジェクション層５からｎ型ベース層１に正孔が注入されつづけ、ｐ型ベース層３からｎ型ベース層１へは正孔がほとんど注入されなくなる。したがって、ｎ型ベース層１の深い位置まで正孔ｈが注入されて伝導度変調を起こすので、従来素子よりオン電圧を低減することが可能となる。
【０１１９】
（第９の実施形態）
図２６は、本発明の第９の実施形態に係る半導体素子の構造を示す断面図である。図２６に示すように、本実施形態の半導体素子が第５の実施形態に係るものと異なる点は、ｐ型ベース層３表面からゲート絶縁膜３４を介して高抵抗のｎ型ベース層１上にゲート電極３５として金属電極が形成されており、ダイオードが用いられない点である。
【０１２０】
即ち、高抵抗ｎ型ベース層１の表面にはゲート絶縁膜３４が形成され、ｐ型ベース層３表面からゲート絶縁膜３４上にまたがる形で金属電極が形成されている。この金属電極はゲート電極３５としてゲート端子と電気的に接続されている。
【０１２１】
次に、本実施形態の素子の動作を図２７を用いて説明する。図２７のタイムチャートに示すように、ターンオン時（時刻ｔ＝ｔ1）には、ゲート端子に対して正の電圧を印加する。これにより、ｐ型ベース層３からｎ型ベース層１に正孔が注入されると同時に、ｎ型ソース層４から同じくｎ型ベース層１に電子が注入されて、素子がターンオンする。この結果、ｎ型ベース層１で伝導度変調が起こり、低オン電圧で通電される。
【０１２２】
また、絶縁ゲート電極３５直下のｎ型ベース層１表面では、図２０のバンドエネルギー図と同様に、反転層が形成されてバンド湾曲が生じている。これにより、ｎ型ベース層１の表面近傍で電子と正孔が空間的に分離されるため、表面再結合が防止される結果、電流利得がより増大する。
【０１２３】
ターンオフ時及びオフ状態ではゲート端子に負電圧を印加する（時刻ｔ＝ｔ2、ｔ2〜ｔ3）。これにより、第５の実施形態と同様に、ｎベース層１中に蓄積されていた正孔ｈがｐ型ベース層３を介して第１のゲート電極３５から素子外に排出されることにより素子がターンオフする。さらに、ｐ型ベース層３の電位がゲート電極３５を介して負の電位に固定されるので、ノイズによる誤点弧を防止することができる。
【０１２４】
（第１０の実施形態）
図２８は、本発明の第１０の実施形態に係る半導体素子の構造を示す断面図である。図２８に示すように、本実施形態の半導体素子は横型素子であり、この点が第５の実施形態に係るものと異なる点である。
【０１２５】
即ち、図２８に示すように、高抵抗のｎ型ベース層１の一方の面に高濃度のｎ型ドレイン層４２が形成されている。ｎ型ベース層１のｎ型ドレイン層４２と同じ側の面にはｐ型ベース層３が選択的に形成され、ｐ型ベース層３内にはｎ型ソース層４が選択的に形成されている。このトランジスタ構造において、ｎ型ベース層１表面のｐ型ベース層３に隣接する位置上にゲート絶縁膜４４を介してゲート電極４５が形成され、このゲート電極４５はゲート端子に接続されている。ゲート絶縁膜４４及びゲート電極４５の端部はｐ型ベース層３上に位置している。
【０１２６】
また、ｎ型ソース層４と高抵抗ｎ型ベース層１間のｐ型ベース層３表面にはゲート電極１２が設けられ、ゲート電極１２からゲート端子に電流が流れる方向が正方向となるように、ゲート電極１２とゲート端子との間にダイオード１３が挿入されている。ｎ型ドレイン層４２にはドレイン電極４６が形成され、ｎ型ソース層４にはソース電極１０が形成されている。高抵抗のｎ型ベース層１の他方の面には高濃度のｎ型拡散層４３が形成されており、この表面に設けられた電極４７はソース電極１０と電気的に接続されている。
【０１２７】
本実施形態によれば、第５の実施形態と同様に、オン状態では、ｎ型ベース層１のドレインに近い位置まで電子ｅ及び正孔ｈの双方のキャリアが蓄積されて伝導度変調が起き、かつｐ型ベース層３、ｎ型ソース層４の各高濃度層におけるキャリア再結合と、ｎ型ベース層１表面での表面再結合が効果的に低減されるので、高い電流利得を実現することができる。また、ターンオフ時には高いターンオフ能力が得られ、オフ状態ではノイズによる誤点弧を防止することができる。
【０１２８】
（第１１の実施形態）
図２９は、本発明の第１１の実施形態に係る半導体素子の構造を示す断面図である。図２９に示すように、本実施形態の半導体素子が第１０の実施形態に係るものと異なる点は、基板としてＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板を用いた点である。
【０１２９】
即ち、高抵抗のｎ型ベース１は、接地された支持基板５１上に絶縁膜（シリコン酸化膜等）５２を介して設けられている。本実施形態では、高濃度のｎ型拡散層５３が高抵抗のｎ型ベース１と絶縁膜５２との間に設けられているが、このｎ型拡散層５３を設けなくても良く、この場合には支持基板５１との間の耐圧は向上する。
【０１３０】
本実施形態の素子によれば、第１０の実施形態の素子と同様の効果が得られる他、ＳＯＩ基板に高耐圧素子と低耐圧素子とを混載して設けることができるので、素子の集積化に有利である。
【０１３１】
（第１２の実施形態）
図３０は、本発明の第１２の実施形態に係る半導体素子の構造を示す断面図である。図３０に示すように、本実施形態の半導体素子が第１１の実施形態に係るものと異なる点は、ソース電極６１がゲート電極６２と絶縁ゲート電極４５との間に設けられている点である。
【０１３２】
即ち、ｎ型ベース層１に近いｐ型ベース層３表面上にｎ型ソース層６０が形成され、このｎ型ソース層６０にはソース電極６１が形成されてソース端子との接続が行われる。また、ｐ型ベース層３のより内側の表面にはゲート電極６２が設けられて、このゲート電極６２にダイオード１３が接続されている。
【０１３３】
本実施形態の素子によれば、第１１の実施形態の素子と同様の効果が得られる他、ｎ型ベース層１とｎ型ソース層６０間のｐ型ベース層３に対向して絶縁ゲート電極４５が設けられているので、当該ｐ型ベース層３に反転層を形成することができ、当該反転層を介して電子を注入することが可能となり、電子注入による低オン電圧化の効果を得ることが可能となる。
【０１３４】
（第１３の実施形態）
図３１は、本発明の第１３の実施形態に係る半導体素子の構造を示す断面図である。図３１に示すように、本実施形態の半導体素子が第１２の実施形態に係るものと異なる点は、高抵抗のｎ型ベース１表面にゲート絶縁膜４４を介してダイオードが設けられている点である。
【０１３５】
即ち、高抵抗のｎ型ベース１表面にはゲート絶縁膜４４を介して多結晶シリコン層が形成されており、この多結晶シリコン層はｐ型多結晶シリコン層７２ｂとｎ型多結晶シリコン層７１とからなるダイオードを構成している。ｐ型ベース層３の表面にはｐ型多結晶シリコン層７２ａが形成されており、このｐ型多結晶シリコン層７２ａはｐ型多結晶シリコン層７２ｂと電気的に接続されている。また、ｎ型多結晶シリコン層７１はゲート端子に接続されている。
【０１３６】
本実施形態の素子によれば、第１２の実施形態の素子と同様の効果が得られる他、多結晶シリコン膜を用いてダイオードを構成しているので、簡単なプロセスで半導体基板上にトランジスタ及びダイオードを構成することができ、多結晶シリコン膜がゲート電極とダイオードとを兼ねるので、素子のコンパクト化が可能であり、素子の実用化に非常な有用な構造を提供することができる。
【０１３７】
なお、本発明は上記実施形態に限定されることはない。例えば、上記実施形態ではダイオードに対して、素子のターンＯＮ時に当該ダイオードの逆方向耐圧以上の電圧が前記ゲート端子側に印加され、素子のＯＮ状態中は前記ダイオードの逆方向耐圧未満の電圧が前記ゲート端子側に印加されているが、素子のＯＮ状態中においても、第２導電型ベース層からのキャリア（正孔）注入が実質的に抑制された状態であれば、当該逆方向耐圧若しくはこれをわずかに越える電圧で動作させることも可能である。
【０１３８】
また、上記実施形態では第２導電型ベース層と第２導電型半導体領域との間にダイオードを介在させることにより、第２導電型半導体領域の電位を第２導電型ベース層の電位よりも高くして低オン抵抗化を図っているが、第２導電型ベース層及び第２導電型半導体領域の電位を別々に独立して制御して、オン状態において第２導電型半導体領域の電位が第２導電型ベース層の電位よりも高くなるようにすることも可能であり、この場合にも低オン抵抗化を達成することができる。
【０１３９】
さらにまた、上記実施形態では第１導電型をｎ型、第２導電型をｐ型とした素子を中心に述べたが、第１導電型をｐ型、第２導電型をｎ型としたものに対しても本発明を適用できることはいうまでもない。この場合には、ゲート端子に印加される電圧は負の電圧となる。
【０１４０】
その他、本発明の趣旨を逸脱しない範囲で種々変形して実施することが可能である。
【０１４１】
【発明の効果】
以上述べたように、本発明の半導体素子によれば、電流利得を増大でき、かつオン電圧を低減し得る半導体素子を提供することができる。
【図面の簡単な説明】
【図１】  本発明の第１の実施形態に係る半導体素子の構造を示す断面図及び上面図。
【図２】  図１の半導体素子における動作およびゲート駆動方法を示すタイムチャート。
【図３】  図１の半導体素子におけるダイオード単体の電圧−電流特性を示す特性図。
【図４】  図１の半導体素子におけるターンオン時のキャリアの流れを示す模式図。
【図５】  図１の半導体素子におけるオン状態のキャリアの流れを示す模式図。
【図６】  図１の半導体素子におけるオン状態のキャリア濃度分布を示す特性図。
【図７】  図１の半導体素子の電圧−電流特性と従来のＩＧＢＴの電圧−電流特性とを比較して示す特性図。
【図８】  図１の半導体素子における電流利得のｎ型ソース層幅依存性を示す特性図。
【図９】  図１の半導体素子におけるターンオフ時のキャリアの流れを示す模式図。
【図１０】  本発明の第２の実施形態に係る半導体素子の構造を示す上面図。
【図１１】  図１０の半導体素子における電流利得のｎ型ソース層幅依存性を示す特性図。
【図１２】  本発明の第３の実施形態に係る半導体素子の構造を示す断面図及び上面図。
【図１３】  図１２の半導体素子におけるターンオン時のキャリアの流れを示す模式図。
【図１４】  図１２の半導体素子におけるオン状態のキャリアの流れを示す模式図。
【図１５】  図１２の半導体素子におけるターンオフ時のキャリアの流れを示す模式図。
【図１６】  本発明の第４の実施形態に係る半導体素子の構造を示す上面図。
【図１７】  本発明の第５の実施形態に係る半導体素子の構造を示す断面図。
【図１８】  本発明の第５の実施形態に係る半導体素子の構造を示す上面図。
【図１９】  図１７及び図１８の半導体素子における動作およびゲート駆動方法を示すタイムチャート。
【図２０】  図１７及び図１８の半導体素子における絶縁ゲート電極直下のエネルギーバンドを示す図。
【図２１】  図１７及び図１８の半導体素子におけるオン状態のキャリアの流れを示す模式図。
【図２２】  図１７及び図１８の半導体素子におけるターンオフ時のキャリアの流れを示す模式図。
【図２３】  本発明の第６の実施形態に係る半導体素子の構造を示す上面図。
【図２４】  本発明の第７の実施形態に係る半導体素子の構造を示す断面図。
【図２５】  本発明の第８の実施形態に係る半導体素子の構造を示す断面図。
【図２６】  本発明の第９の実施形態に係る半導体素子の構造を示す断面図。
【図２７】  図２６の半導体素子における動作およびゲート駆動方法を示すタイムチャート。
【図２８】  本発明の第１０の実施形態に係る半導体素子の構造を示す断面図。
【図２９】  本発明の第１１の実施形態に係る半導体素子の構造を示す断面図。
【図３０】  本発明の第１２３の実施形態に係る半導体素子の構造を示す断面図。
【図３１】  本発明の第１３の実施形態に係る半導体素子の構造を示す断面図。
【図３２】  従来のｎｐｎ型パワートランジスタの構成を示す断面図。
【図３３】  従来のｎｐｎ型パワートランジスタにおけるオン状態のキャリアの流れを示す模式図。
【図３４】  従来のｎｐｎ型パワートランジスタが使用される際のダーリントン接続を示す回路図。
【図３５】  図３２に示す従来のｎｐｎ型パワートランジスタのコレクタ電流−コレクタ電圧の特性を示す特性図。
【符号の説明】
１…高抵抗ｎ型ベース層
２…ｎ型ドレイン層
３…ｐ型ベース層
４、６０…ｎ型ソース層
５…ｐ型インジェクション層（キャリア注入層）
６、１４…ゲート絶縁膜
７、１７、２７ａ、２７ｂ、７２ａ、７２ｂ…ｐ型多結晶シリコン層
８、１８、２８、７１…ｎ型多結晶シリコン層
９、４６…ドレイン電極
１０、６１…ソース電極
１１…第２のゲート電極
１２、６２…第１のゲート電極
１３…ダイオード
１４、１６、２６、３４、４４…ゲート絶縁膜
１５、３５、４５…ゲート電極（絶縁ゲート電極）
５１…支持基板
５２…絶縁膜
５３…ｎ型拡散層
１０１…高抵抗ｎ型ベース層
１０２…ｎ型ドレイン層
１０３…ｐ型ベース層
１０４…ｎ型ソース層
１０９…ドレイン電極
１１０…ソース電極
１１２…ベース電極
【図１】
0003808686.tif 000002
【図２】
0003808686.tif 000003
【図３】
0003808686.tif 000004
【図４】
0003808686.tif 000005
【図５】
0003808686.tif 000006
【図６】
0003808686.tif 000007
【図７】
0003808686.tif 000008
【図８】
0003808686.tif 000009
【図９】
0003808686.tif 000010
【図１０】
0003808686.tif 000011
【図１１】
0003808686.tif 000012
【図１２】
0003808686.tif 000013
【図１３】
0003808686.tif 000014
【図１４】
0003808686.tif 000015
【図１５】
0003808686.tif 000016
【図１６】
0003808686.tif 000017
【図１７】
0003808686.tif 000018
【図１８】
0003808686.tif 000019
【図１９】
0003808686.tif 000020
【図２０】
0003808686.tif 000021
【図２１】
0003808686.tif 000022
【図２２】
0003808686.tif 000023
【図２３】
0003808686.tif 000024
【図２４】
0003808686.tif 000025
【図２５】
0003808686.tif 000026
【図２６】
0003808686.tif 000027
【図２７】
0003808686.tif 000028
【図２８】
0003808686.tif 000029
【図２９】
0003808686.tif 000030
【図３０】
0003808686.tif 000031
【図３１】
0003808686.tif 000032
【図３２】
0003808686.tif 000033
【図３３】
0003808686.tif 000034
【図３４】
0003808686.tif 000035
【図３５】
0003808686.tif 000036