(57)【特許請求の範囲】
【請求項１】
高位電圧及び低位電圧が供給され動作するＣＭＯＳ出力回路であって、
主表面を有する基板と、
前記基板の主表面の第１の領域に形成され、前記高位電圧または前記低位電圧の一方が供給される第１導電型のソース、及び出力端子に接続された前記第１導電型のドレインを有する第１のＭＯＳトランジスタと、
前記基板の主表面の第２の領域に形成され、前記高位電圧または前記低位電圧の他方が供給される第２導電型のソース、及び前記出力端子に接続された前記第２導電型のドレインを有する第２のＭＯＳトランジスタと、
前記第１のＭＯＳトランジスタの直列に複数個配置された前記ソースとのコンタクト数が、前記第１のＭＯＳトランジスタの直列に複数個配置された前記ドレインとのコンタクト数よりも少なくすることで形成される前記第１のＭＯＳトランジスタのソースに直列に接続された抵抗手段と、
を有することを特徴とするＣＭＯＳ出力回路。
【請求項２】
高位電圧及び低位電圧が供給され動作するＣＭＯＳ出力回路であって、
主表面を有する基板と、
前記基板の主表面の第１の領域に形成され、前記高位電圧または前記低位電圧の一方が供給される第１導電型のソース、及び出力端子に接続された前記第１導電型のドレインを有する第１のＭＯＳトランジスタと、
前記基板の主表面の第２の領域に形成され、前記高位電圧または前記低位電圧の他方が供給される第２導電型のソース、及び前記出力端子に接続された前記第２導電型のドレインを有する第２のＭＯＳトランジスタと、
前記第２のＭＯＳトランジスタの直列に複数個配置された前記ソースとのコンタクト数が、前記第２のＭＯＳトランジスタの直列に複数個配置された前記ドレインとのコンタクト数よりも少なくすることで形成される前記第２のＭＯＳトランジスタのソースに直列に接続された抵抗手段と、
を有することを特徴とするＣＭＯＳ出力回路。
【請求項３】
高位電圧及び低位電圧が供給され動作するＣＭＯＳ出力回路であって、
主表面を有する基板と、
前記基板の主表面の第１の領域に形成され、前記基板の主表面から見て一定幅で所定方向に延設されかつ前記高位電圧または前記低位電圧の一方が供給される第１導電型のソースと、前記基板の主表面から見て一定幅で前記第１導電型のソースに対向して並列に延設されかつ出力端子に接続された前記第１導電型のドレインと、前記第１導電型のソース及び前記第１導電型のドレインの間に延設されかつ入力端子に接続された第１のゲートと、を有する第１のＭＯＳトランジスタと、
前記基板の主表面の第２の領域に形成され、前記基板の主表面から見て一定幅で前記所定方向に延設されかつ前記高位電圧または前記低位電圧の他方が供給される第２導電型のソースと、前記基板の主表面から見て一定幅で前記第２導電型のソースに対向して並列に延設されかつ前記出力端子に接続された前記第２導電型のドレインと、前記第２導電型のソース及び前記第２導電型のドレインの間に延設されかつ前記入力端子に接続された第２のゲートと、を有する第２のＭＯＳトランジスタと、
前記第１のＭＯＳトランジスタの前記ソース上にその長手方向に沿って複数個直列に配置されたコンタクトの数が、前記第１のＭＯＳトランジスタの前記ドレイン上にその長手方向に沿って複数個直列に配置されたコンタクトの数よりも少なくすることで形成される前記第１のＭＯＳトランジスタのソースに直列に接続された抵抗手段と、
を有することを特徴とするＣＭＯＳ出力回路。
【請求項４】
高位電圧及び低位電圧が供給され動作するＣＭＯＳ出力回路であって、
主表面を有する基板と、
前記基板の主表面の第１の領域に形成され、前記基板の主表面から見て一定幅で所定方向に延設されかつ前記高位電圧または前記低位電圧の一方が供給される第１導電型のソースと、前記基板の主表面から見て一定幅で前記第１導電型のソースに対向して並列に延設されかつ出力端子に接続された前記第１導電型のドレインと、前記第１導電型のソース及び前記第１導電型のドレインの間に延設されかつ入力端子に接続された第１のゲートと、を有する第１のＭＯＳトランジスタと、
前記基板の主表面の第２の領域に形成され、前記基板の主表面から見て一定幅で前記所定方向に延設されかつ前記高位電圧または前記低位電圧の他方が供給される第２導電型のソースと、前記基板の主表面から見て一定幅で前記第２導電型のソースに対向して並列に延設されかつ前記出力端子に接続された前記第２導電型のドレインと、前記第２導電型のソース及び前記第２導電型のドレインの間に延設されかつ前記入力端子に接続された第２のゲートと、を有する第２のＭＯＳトランジスタと、
前記第２のＭＯＳトランジスタの前記ソース上にその長手方向に沿って複数個直列に配置されたコンタクトの数が、前記第２のＭＯＳトランジスタの前記ドレイン上にその長手方向に沿って複数個直列に配置されたコンタクトの数よりも少なくすることで形成される前記第２のＭＯＳトランジスタのソースに直列に接続された抵抗手段と、
を有することを特徴とするＣＭＯＳ出力回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＣＭＯＳ（Complementary Metal-Oxide Semiconductor）型半導体集積回路におけるラッチアップ防止用のＣＭＯＳ出力回路に関するものである。
【０００２】
【従来の技術】
図２は、従来の一般的なＣＭＯＳ型半導体集積回路におけるＣＭＯＳ出力回路の概略の断面図、及び図３は図２のＣＭＯＳ出力回路に寄生的に形成されるバイポーラトランジスタ及び抵抗の接続関係を示す回路図である。
【０００３】
図２に示すＣＭＯＳ出力回路は、例えばＮ型サブストレート（基板）１に形成されている。このＮ型サブストレート１内には、Ｐウェル２が形成され、該サブストレート１の主表面にＰチャネル型ＭＯＳトランジスタ（以下、ＰＭＯＳという）１０が形成され、さらに該Ｐウェル２の主表面にＮチャネル型ＭＯＳトランジスタ（以下、ＮＭＯＳという）２０が形成されている。ＰＭＯＳ１０は、サブストレート１の主表面に形成されたｐ＋  拡散層からなるソース１０Ｓ及びドレイン１０Ｄと、そのソース１０Ｓ及びドレイン１０Ｄ間に形成されたゲート１０Ｇとで構成されている。ＮＭＯＳ２０は、Ｐウェル２の主表面に形成されたｎ＋拡散層からなるソース２０Ｓ及びドレイン２０Ｄと、そのソース２０Ｓ及びドレイン２０Ｄ間に形成されたゲート２０Ｇとで構成されている。また、ＰＭＯＳ１０のソース１０Ｓの近傍にはｎ＋  拡散層３１が形成されると共に、ＮＭＯＳ２０のソース２０Ｓの近傍にもｐ＋  拡散層３２が形成されている。
【０００４】
ＰＭＯＳ１０のソース１０Ｓ及びｎ＋  拡散層３１は高位電源（以下、ＶＣＣという）に接続され、ＰＭＯＳ１０のゲート１０ＧとＮＭＯＳ２０のゲート２０Ｇが入力端子ＩＮに共通接続され、さらにＰＭＯＳ１０のドレイン１０ＤとＮＭＯＳ２０のドレイン２０Ｄが出力端子ＯＵＴに共通接続されている。ＮＭＯＳ２０のソース２０Ｓとｐ＋  拡散層３２は、低位電源（以下、ＶＳＳという）に接続されている。
【０００５】
このようなＣＭＯＳ出力回路では、図３にも示すように、通常、寄生的にバイポーラトランジスタＴ１，Ｔ２，Ｔ３，Ｔ４及び寄生抵抗Ｒ２が形成される。図２において、ドレイン１０ＤとＰウェル２の間には寄生的にＰＮＰトランジスタＴ１が形成されると共に、ソース１０ＳとＰウェル２との間にもＰＮＰトランジスタＴ３が形成される。さらに、サブストレート１とソース２０Ｓ及びドレイン２０Ｄとの間にも、寄生的にＮＰＮトランジスタＴ２，Ｔ４がそれぞれ形成される。トランジスタＴ１とＴ３のベースはｎ＋  拡散層３１に接続され、さらにトランジスタＴ２とＴ４のベースがｐ＋  拡散層３２に接続されている。
【０００６】
また、図３に示すように、Ｐウェル２内に寄生抵抗Ｒ１が形成され、それがトランジスタＴ１のコレクタ、トランジスタＴ２のベース、トランジスタＴ３のコレクタ、及びトランジスタＴ４のベースと、該トランジスタＴ２のエミッタ及びＶＳＳとの間に接続されている。サブストレート１内の抵抗Ｒ２は、ＶＣＣ及びトランジスタＴ３のエミッタと、トランジスタＴ１のベース、トランジスタＴ２のコレクタ、トランジスタＴ３のベース及びトランジスタＴ４のコレクタとの間に接続されている。なお、図３中のｉ１，ｉ２はコレクタ電流である。
【０００７】
この種のＣＭＯＳ出力回路では、入力端子ＩＮに“Ｈ”レベル（ＶＣＣレベル）の信号が入力されると、ＰＭＯＳ１０がオフ状態、ＮＭＯＳ２０がオン状態となり、出力端子ＯＵＴが“Ｌ”レベル（ＶＳＳレベル）となる。入力端子ＩＮに“Ｌ”レベルの信号が入力されると、ＰＭＯＳ１０がオン状態、ＮＭＯＳ２０がオフ状態となり、出力端子ＯＵＴが“Ｈ”レベルとなる。
【０００８】
【発明が解決しようとする課題】
しかしながら、上記構成のＣＭＯＳ出力回路では、出力端子ＯＵＴからのトリガ（一般的には、ＶＣＣレベルよりも高い電圧印加、あるいはＶＳＳレベルよりも低い電圧印加）により、ＣＭＯＳ回路特有のラッチアップ現象が発生しやすいという問題があった。
【０００９】
ここで、図３を参照しつつ、ラッチアップ発生に至るメカニズムを説明する。例えば、出力端子ＯＵＴにＶＣＣレベルよりも高いトリガ電圧が印加されると、トランジスタＴ１がオン状態となる。その結果、コレクタ電流ｉ１が出力端子ＯＵＴからトランジスタＴ１及びＰウェル２の寄生抵抗Ｒ１を通ってＶＳＳへ流れる。このとき、Ｐウェル２内の寄生抵抗Ｒ１のためにトランジスタＴ２のベース電位が上昇し、該トランジスタＴ２のベース・エミッタ間が順バイアスされてオン状態になる。トランジスタＴ２がオン状態になると、該トランジスタＴ２のコレクタ電流ｉ２がＶＣＣからサブストレート１内の抵抗Ｒ２を通り、さらにトランジスタＴ２を介してＶＳＳへ流れるため、該サブストレート１内の抵抗Ｒ２により、トランジスタＴ３のベース電位が下降し、該ベース・エミッタ間が順バイアスされてオン状態となる。
【００１０】
このようにして、トランジスタＴ２，Ｔ３がオン状態になると、それらに互いに正帰還がかかり、出力端子ＯＵＴからのトリガがなくても、ＶＣＣからＶＳＳへ電流が流れ続ける、いわゆるラッチアップ状態となり、半導体集積回路の誤動作や電源線の溶断、あるいは素子の破壊を引き起こす。
【００１１】
同様に、出力端子ＯＵＴにＶＳＳレベルよりも低いトリガ電圧が印加された場合も、トランジスタＴ４→Ｔ３→Ｔ２の順で、各トランジスタＴ４，Ｔ３，Ｔ２がオン状態になり、やはりラッチアップ状態に至る。
【００１２】
本発明は、前記従来技術が持っていた課題として、出力端子ＯＵＴからのトリガによってラッチアップが発生しやすく、それを比較的簡単な構成で低減することが困難な点について解決したＣＭＯＳ出力回路を提供するものである。
【００１３】
【課題を解決するための手段】
前記課題を解決するために、本発明のうちの第１の発明は、高位電圧及び低位電圧が供給され動作するＣＭＯＳ出力回路であって、主表面を有する基板と、第１のＭＯＳトランジスタと、第２のＭＯＳトランジスタと、抵抗手段とを有している。前記第１のＭＯＳトランジスタは、前記基板の主表面の第１の領域に形成され、前記高位電圧または前記低位電圧の一方が供給される第１導電型のソース、及び出力端子に接続された前記第１導電型のドレインを有している。前記第２のＭＯＳトランジスタは、前記基板の主表面の第２の領域に形成され、前記高位電圧または前記低位電圧の他方が供給される第２導電型のソース、及び前記出力端子に接続された前記第２導電型のドレインを有している。更に、前記抵抗手段は、前記第１のＭＯＳトランジスタの直列に複数個配置された前記ソースとのコンタクト数が、前記第１のＭＯＳトランジスタの直列に複数個配置された前記ドレインとのコンタクト数よりも少なくすることで形成される前記第１のＭＯＳトランジスタのソースに直列に接続されている。
【００１４】
第２の発明は、高位電圧及び低位電圧が供給され動作するＣＭＯＳ出力回路であって、第１の発明と同様の基板、及び第１、第２のＭＯＳトランジスタと、第１の発明とは異なる抵抗手段とを有している。前記抵抗手段は、前記第２のＭＯＳトランジスタの直列に複数個配置された前記ソースとのコンタクト数が、前記第２のＭＯＳトランジスタの直列に複数個配置された前記ドレインとのコンタクト数よりも少なくすることで形成される前記第２のＭＯＳトランジスタのソースに直列に接続されている。
【００１５】
第３の発明は、高位電圧及び低位電圧が供給され動作するＣＭＯＳ出力回路であって、主表面を有する基板と、第１のＭＯＳトランジスタと、第２のＭＯＳトランジスタと、抵抗手段とを有している。前記第１のＭＯＳトランジスタは、前記基板の主表面の第１の領域に形成され、前記基板の主表面から見て一定幅で所定方向に延設されかつ前記高位電圧または前記低位電圧の一方が供給される第１導電型のソースと、前記基板の主表面から見て一定幅で前記第１導電型のソースに対向して並列に延設されかつ出力端子に接続された前記第１導電型のドレインと、前記第１導電型のソース及び前記第１導電型のドレインの間に延設されかつ入力端子に接続された第１のゲートとを有している。
【００１６】
前記第２のＭＯＳトランジスタは、前記基板の主表面の第２の領域に形成され、前記基板の主表面から見て一定幅で前記所定方向に延設されかつ前記高位電圧または前記低位電圧の他方が供給される第２導電型のソースと、前記基板の主表面から見て一定幅で前記第２導電型のソースに対向して並列に延設されかつ前記出力端子に接続された前記第２導電型のドレインと、前記第２導電型のソース及び前記第２導電型のドレインの間に延設されかつ前記入力端子に接続された第２のゲートとを有している。更に、前記抵抗手段は、前記第１のＭＯＳトランジスタの前記ソース上にその長手方向に沿って複数個直列に配置されたコンタクトの数が、前記第１のＭＯＳトランジスタの前記ドレイン上にその長手方向に沿って複数個直列に配置されたコンタクトの数よりも少なくすることで形成される前記第１のＭＯＳトランジスタのソースに直列に接続されている。
【００１７】
第４の発明は、高位電圧及び低位電圧が供給され動作するＣＭＯＳ出力回路であって、第３の発明と同様の基板、及び第１、第２のＭＯＳトランジスタと、第３の発明とは異なる抵抗手段とを有している。前記抵抗手段は、前記第２のＭＯＳトランジスタの前記ソース上にその長手方向に沿って複数個直列に配置されたコンタクトの数が、前記第２のＭＯＳトランジスタの前記ドレイン上にその長手方向に沿って複数個直列に配置されたコンタクトの数よりも少なくすることで形成される前記第２のＭＯＳトランジスタのソースに直列に接続されている。
【００１８】
第１〜第４の発明によれば、ＭＯＳトランジスタのソース側の複数個のコンタクトの数を、ドレイン側の複数個のコンタクトの数よりも少なくし、高位電圧（ＶＣＣ）と低位電圧（ＶＳＳ）の間に寄生的に形成されるバイポーラトランジスタのエミッタ部に直列に抵抗成分（抵抗手段）を付加することにより、その抵抗成分（抵抗手段）によって出力端子へのトリガ電圧印加時における該バイポーラトランジスタのオン状態への移行が抑制される。従って、前記課題を解決でき
るのである。
【００１９】
【発明の実施の形態】
図４は、本発明の実施形態の原理を示すＣＭＯＳ出力回路における寄生バイポーラトランジスタ及び抵抗の接続関係の回路図であり、従来の図２及び図３中の要素と共通の要素には共通の符号が付されている。
【００２０】
図４のＣＭＯＳ出力回路は、従来の図３に示す寄生のＮＰＮトランジスタＴ２のエミッタ部及びＰＮＰトランジスタＴ３のエミッタ部に、それぞれ直列に抵抗手段である寄生抵抗Ｒ３，Ｒ４を付加した構造であり、その他は従来と同一の構造である。即ち、図４のＣＭＯＳ出力回路では、図２のＰＭＯＳ１０及びＮＭＯＳ２０のソース１０Ｓ，２０Ｓにそれぞれ直列に寄生抵抗Ｒ３，Ｒ４を付加した構造になっている。
【００２１】
図４のＣＭＯＳ出力回路において、例えば、従来説明と同様に、出力端子ＯＵＴにＶＣＣレベルより高いトリガ電圧が印加された場合、トランジスタＴ１のエミッタ・ベース間が順バイアスされてオン状態となり、その結果、Ｐウェル２内の寄生抵抗Ｒ１のためにトランジスタＴ２のベース電位が上昇してエミッタ・ベース間が順バイアスされ、該トランジスタＴ２がオン状態になる。このように、トランジスタＴ１，Ｔ２は従来と同様にオン状態へ移行するが、該トランジスタＴ２のエミッタに直列に接続された抵抗Ｒ３により、サブストレート１内の抵抗Ｒ２を流れるコレクタ電流ｉ２が制限され、トランジスタＴ３のベース電位の下降が従来より緩和される。その結果、トランジスタＴ３がオン状態へ移行しにくくなるため、トランジスタＴ２とＴ３に互いに正帰還がかからず、ラッチアップ状態が発生しにくくなる。
【００２２】
逆に、出力端子ＯＵＴにＶＳＳレベルよりも低いトリガ電圧が印加された場合も、トランジスタＴ３のエミッタに直列に接続された抵抗Ｒ４により、該トランジスタＴ３のコレクタ電流が制限されるため、トランジスタＴ２がオン状態へ移行しにくくなり、それによってラッチアップの発生がしにくい。従って、寄生的に形成されるトランジスタＴ２，Ｔ３のエミッタ部分に寄生抵抗Ｒ３，Ｒ４をそれぞれ付加した簡単な構造で、ラッチアップを的確に減少できる。
【００２３】
図１は、図４の原理を用いた本発明の実施形態を示すＣＭＯＳ出力回路の概略のレイアウト図である。
【００２４】
このＣＭＯＳ出力回路では、例えばＮ型サブストレート（基板）１の主表面の第２の領域に、第２のＭＯＳトランジスタであるＰＭＯＳ１０が複数個形成され、第１の領域であるＰウェル２の主表面に、第１のトランジスタであるＮＭＯＳ２０が複数個形成されている。各ＰＭＯＳ１０は、図１に示すサブストレート１の主表面から見て横方向に配置され、これらの下側に、各ＮＭＯＳ２０が横方向に配置されている。
【００２５】
各ＰＭＯＳ１０は、一定幅で縦方向に延設されかつＶＣＣに接続されたソース１０Ｓと、一定幅でソース１０Ｓに対向して並列に延設されかつ出力端子ＯＵＴに接続されたドレイン１０Ｄと、ソース１０Ｓ及びドレイン１０Ｄの間に延設されかつ入力端子ＩＮに接続されたゲート１０Ｇとで構成されている。また、各ＮＭＯＳ２０は、一定幅で縦方向に延設されかつＶＳＳに接続されたソース２０Ｓと、一定幅でソース２０Ｓに対向して並列に延設されかつ出力端子ＯＵＴに接続されたドレイン２０Ｄと、ソース２０Ｓ及びドレイン２０Ｄの間に延設されかつ入力端子ＩＮに接続されたゲート２０Ｇとで構成されている。
【００２６】
各ＰＭＯＳ１０のソース１０Ｓ上には、その長手方向（縦方向）に沿って複数個のコンタクト４１が直列に配置され、さらに、ドレイン１０Ｄ上にも、その長手方向（縦方向）に沿って複数個のコンタクト４２が直列に配置されている。同様に、各ＮＭＯＳ２０のソース２０Ｓ上には、その長手方向（縦方向）に沿って複数個のコンタクト５１が直列に配置され、さらに、ドレイン２０Ｄ上にも、その長手方向（縦方向）に沿って複数個のコンタクト５２が直列に配置されている。
【００２７】
そして、抵抗手段である図４の寄生抵抗Ｒ３，Ｒ４を付加するために、ＰＭＯＳ１０のソース１０Ｓ側の複数個のコンタクト４１の数を、ドレイン１０Ｄ側の複数個のコンタクト４２の数よりも少なくして該ソース１０Ｓ部分のコンタクト抵抗成分を大きくしている。同様に、ＮＭＯＳ２０のソース２０Ｓ側の複数個のコンタクト５１の数を、ドレイン２０Ｄ側の複数個のコンタクト５２の数よりも少なくして、該ソース２０Ｓ部分のコンタクト抵抗成分を大きくしている。これにより、寄生抵抗Ｒ３，Ｒ４を簡単に付加でき、ラッチアップを的確に低減できる。
【００２８】
なお、本発明は上記実施形態に限定されず、種々の変形が可能である。その変形例としては、例えば次のようなものがある。
【００２９】
（ａ）  上記実施形態では、ＰＭＯＳ１０及びＮＭＯＳ２０のソース１０Ｓ，２０Ｓ側に寄生抵抗Ｒ３，Ｒ４をそれぞれ形成しているが、そのいずれか一方に寄生抵抗Ｒ３またはＲ４を形成しても、出力端子ＯＵＴに印加されるトリガ電圧の極性によってはラッチアップを減少できる。
【００３０】
（ｂ）  上記実施形態では、Ｎ型サブストレート１上に形成されるＣＭＯＳ型集積回路について説明したが、Ｐ型サブストレート上に形成されるＣＭＯＳ型集積回路についても、上記実施形態と同様の作用、効果が得られる。
【００３１】
【発明の効果】
以上詳細に説明したように、第１〜第４の発明によれば、ＭＯＳトランジスタのソース側の複数個のコンタクトの数を、ドレイン側の複数個のコンタクトの数よりも少なくし、高位電圧（ＶＣＣ）と低位電圧（ＶＳＳ）の間に寄生的に形成されるバイポーラトランジスタのエミッタ部に直列に抵抗成分（抵抗手段）を付加したので、その抵抗成分（抵抗手段）によってトリガ電圧印加時のバイポーラトランジスタのオン状態への移行が抑制され、簡単な構造で的確にラッチアップの発生を低減できる。
【図面の簡単な説明】
【図１】本発明の実施形態を示すＣＭＯＳ出力回路の概略のレイアウト図である。
【図２】従来のＣＭＯＳ出力回路の概略の断面図である。
【図３】図２に示すＣＭＯＳ出力回路における寄生バイポーラトランジスタ及び抵抗の接続関係を示す回路図である。
【図４】本発明の実施形態の原理を示すＣＭＯＳ出力回路における寄生バイポーラトランジスタ及び抵抗の接続関係の回路図である。
【符号の説明】
１                        Ｎ型サブストレート
２                        Ｐウェル
１０                      ＰＭＯＳ
１０Ｄ，２０Ｄ            ドレイン
１０Ｇ，２０Ｇ            ゲート
１０Ｓ，２０Ｓ            ソース
２０                      ＮＭＯＳ
Ｔ１，Ｔ３                ＰＮＰトランジスタ
Ｔ２，Ｔ４                ＮＰＮトランジスタ
Ｒ１，Ｒ３，Ｒ４          寄生抵抗
Ｒ２                      Ｎ型サブストレートの抵抗
ＩＮ                      入力端子
ＯＵＴ                    出力端子
ＶＣＣ                    高位電源
ＶＳＳ                    低位電源
４１，４２，５１，５２    コンタクト
【図１】
0003768201.tif 000002
【図２】
0003768201.tif 000003
【図３】
0003768201.tif 000004
【図４】
0003768201.tif 000005