(57)【特許請求の範囲】
【請求項１】
同一周期で位相のずれた検出タイミングおよび監視タイミングを発生するタイミング発生手段と、
通信システムの状態を一定時間ごとの前記検出タイミングでエラーを検出した場合にはエラー検出情報を発生する検出手段と、
前記監視タイミングで前記エラー検出情報の有無を監視して当該エラー検出情報を検出した場合には警報情報を発生する監視手段とを備え、
前記検出手段はエラー検出情報の有無を書き込む記憶手段を有し、前記監視手段は検出タイミングから当該書き込み完了時間後の監視タイミングで当該記憶手段の記憶内容を読み出して前記エラー検出情報の有無を監視する通信システムの監視制御装置。
【請求項２】
同一周期で位相のずれた検出タイミングおよび監視タイミングを発生するタイミング発生手順と、
通信システムの状態を一定時間ごとの前記検出タイミングで検出してエラーを検出した場合にはエラー検出情報を発生する検出手順と、
前記監視タイミングで前記エラー検出情報の有無を監視して当該エラー検出情報を検出した場合には警報情報を発生する監視手順とを備え、
前記検出手順はエラー検出情報の有無を記憶手段に書き込み、前記監視手順は検出タイミングから当該書き込み完了時間後の監視タイミングで当該記憶手段の記憶内容を読み出して前記エラー検出情報の有無を監視する通信システムの監視制御方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、通信システムの監視制御装置及び監視制御方法に関する。
【０００２】
【従来の技術】
図５は従来の通信システムの監視制御装置における構成の一部を示すブロック図であり、図において、１は通信システムにおいて主信号の入出力を制御する（インタフェース部（ＩＮＦ）、２は独立してアクセス可能な２つのポートをもつデュアルポートメモリ、３はデュアルポートメモリ２の記憶内容を監視する監視制御部（ＣＮＩＲＳ）、４は監視制御部３が発生する警報情報である。実際の監視制御装置には、複数のインタフェース部１及びデュアルポートメモリ２が設けられており、監視制御部３は各デュアルポートメモリ２のエラー検出情報を監視する。
【０００３】
次に、この監視制御装置における監視制御方法の動作について説明する。
インタフェース部１は、内部のＣＰＵによって一定時間ごとに主信号のエラーを検出する。すなわち、図６（Ａ）に示すように、１秒ごとに、ｔｎ，ｔ（ｎ＋１），ｔ（ｎ＋２）…の検出タイミングで主信号のエラーを検出する。そして、エラーを検出しない場合にはエラー検出情報「０」を、エラーを検出した場合にはエラー検出情報「１」を、デュアルポートメモリ２にその一方のポートから書き込む。
【０００４】
例えば、ｔｎの検出タイミングとｔ（ｎ＋１）の検出タイミングとの間にエラーｅが発生した場合には、インタフェース部１は、エラーｅの発生からｄ１だけ経過したｔ（ｎ＋１）の検出タイミングでこのエラーｅを検出して、デュアルポートメモリ２にエラー発生を示すエラー検出情報「１」を書き込む。ｔ（ｎ＋１）の検出タイミングとｔ（ｎ＋２）の検出タイミングとの間にエラーがない場合には、インタフェース部１は、ｔ（ｎ＋２）の検出タイミングでデュアルポートメモリ２にエラー検出情報「０」を書き込む。エラー検出から書き込み完了までの時間をｄ２とすると、デュアルポートメモリ２の記憶内容は、図６（Ｂ）に示すように、検出タイミングｔ（ｎ＋１）からｄ２だけ遅れて「１」に変化し、検出タイミングｔ（ｎ＋２）からｄ２だけ遅れて「０」に変化する。
【０００５】
監視制御部３は、インタフェース部１の検出タイミングと同じ一定時間及び同じタイミングの監視タイミングで、デュアルポートメモリ２の記憶内容を監視する。すなわち、図６（Ｃ）に示すように、１秒ごとに、ｔｎ，ｔ（ｎ＋１），ｔ（ｎ＋２）…の監視タイミングでデュアルポートメモリ２の記憶内容をインタフェース部１の書き込みポートとは別のポートから読み出す。そして、エラー検出情報「１」を読み出した場合には、警報情報４を発生する。この場合において、インタフェース部１の検出タイミングと監視制御部３の監視タイミングとは同期しているため、図６（Ｂ）及び（Ｃ）に示すように、監視タイミングｔ（ｎ＋１）ではデュアルポートメモリ２の記憶内容はまだ書き換えられていない。したがって、次の監視タイミングｔ（ｎ＋２）でデュアルポートメモリ２の監視タイミングｔ（ｎ＋２）でエラー検出情報「１」を読み出すことになる。
【０００６】
すなわち、読み出したデュアルポートメモリ２の記憶内容が「１」すなわちエラーｅである場合には、僅かな読み出し時間を無視すると、図６（Ｄ）に示すように、監視タイミングｔ（ｎ＋２）において警報情報４を発生し、図示しない統括監視制御（ＣＴＲＬＭ）に送出する。したがって、エラー発生からｄ３の時間が経過して警報情報４が発生される。この場合、エラー発生からインタフェース部１の検出タイミングまでの時間ｄ１は０から１秒の範囲であるので、時間ｄ３は１秒（検出タイミング周期）から２秒（検出タイミング周期の２倍）の範囲となる。
【０００７】
【発明が解決しようとする課題】
従来の通信システムの監視制御装置は以上のように構成され、上記した監視制御方法を行っているので、エラー発生から警報情報の発生までの最大時間は、検出タイミング周期の２倍となり、発生したエラーに対して迅速な対応ができないという課題があった。
【０００８】
例えば、主信号のデータ伝送速度が１５０Ｍｂｐｓであるとすると、１００分の１秒間に１．５メガビットのデータが伝送される。データ伝送速度が６００Ｍｂｐｓであるとすると、１００分の１秒間に６メガビットのデータが伝送される。このため、エラー発生から警報情報の発生まで１００分の１秒間を要する場合でも、エラー発生のために再送すべきデータは膨大な量に達する。特に、通信システムの伝送速度が急激に速くなってきている今日の状況では、発生したエラーに対する対策は例え１０００分の１秒でも速くすることが極めて重要な課題になっている。
【０００９】
この発明は上記のような課題を解決するためになされたもので、データ伝送において発生したエラーに対して、迅速な対応を採ることのできる通信システムの監視制御装置及び監視制御方法を得ることを目的とする。
【００１０】
【課題を解決するための手段】
この発明に係る通信システムの監視制御装置は、同一周期で位相のずれた検出タイミングおよび監視タイミングを発生するタイミング発生手段と、通信システムの状態を一定時間ごとの前記検出タイミングでエラーを検出した場合にはエラー検出情報を発生する検出手段と、監視タイミングでエラー検出情報の有無を監視して当該エラー検出情報を検出した場合には警報情報を発生する監視手段とを備え、検出手段はエラー検出情報の有無を書き込む記憶手段を有し、監視手段は検出タイミングから当該書き込み完了時間後の監視タイミングで当該記憶手段の記憶内容を読み出して前記エラー検出情報の有無を監視するものである。
【００１３】
この発明に係る通信システムの監視制御方法は、同一周期で位相のずれた検出タイミングおよび監視タイミングを発生するタイミング発生手順と、通信システムの状態を一定時間ごとの前記検出タイミングで検出してエラーを検出した場合にはエラー検出情報を発生する検出手順と、前記監視タイミングで前記エラー検出情報の有無を監視して当該エラー検出情報を検出した場合には警報情報を発生する監視手順とを備え、前記検出手順はエラー検出情報の有無を記憶手段に書き込み、前記監視手順は検出タイミングから当該書き込み完了時間後の監視タイミングで当該記憶手段の記憶内容を読み出して前記エラー検出情報の有無を監視するものである。
【００１６】
【発明の実施の形態】
以下、この発明の実施の一形態を説明する。
実施の形態１.
図１はこの発明の実施の形態１における通信システムの監視制御装置の構成を示すブロック図であり、図において、１１は通信システムにおいて主信号の入出力を制御する複数（１乃至ｎ）のインタフェース部（検出手段）、１２は各インタフェース部１１に対応し、独立してアクセス可能な２つのポートをもつ複数（１乃至ｎ）のデュアルポートメモリ（記憶手段）、１３はデュアルポートメモリ１２の記憶内容を監視する監視制御部（監視手段）、１４は監視制御部１３が発生する警報情報である。
【００１７】
なお、この発明においては、後述するように、インタフェース部１１及び監視制御部１３がデュアルポートメモリ１２にアクセスするタイミングは同期していないので、独立してアクセス可能な２つのポートをもつデュアルポートメモリでなく、通常のメモリを使用することも可能であるが、従来技術とこの発明との比較をより明確にするために、図５に示したものと同じデュアルポートメモリを有する監視制御装置を例に採って説明する。
【００１８】
次に、この監視制御装置における監視制御方法の動作について、図２乃至図４を参照して説明する。
それぞれのインタフェース部１１は、内部のＣＰＵによって一定時間ごとに主信号のエラーを検出する。すなわち、図２（Ａ）に示すように、１秒ごとに、ｔｎ，ｔ（ｎ＋１），ｔ（ｎ＋２）…の検出タイミングで主信号のエラーを検出する。そして、エラーを検出しない場合にはエラー検出情報「０」を、エラーを検出した場合にはエラー検出情報「１」を、デュアルポートメモリ１２にその一方のポートから書き込む。
【００１９】
図３は各インタフェース部１１内のＣＰＵの動作を示すフローチャートである。図示しないクロック発生部（タイミング発生手段）から検出タイミングの指令信号を受信したか否かを判別し（ステップＳＴ１）、受信したときは主信号のエラー検出を行う（ステップＳＴ２）。そして、その検出結果をデュアルポートメモリ１２に書き込む（ステップＳＴ３）。ステップＳＴ１において検出タイミングの指令信号を受信しない場合には、他の処理を実行する（ステップＳＴ４）。デュアルポートメモリ１２に検出結果を書き込んだ後、又は他の処理を実行した後は、ステップＳＴ１に移行して次の検出タイミングの指令信号の有無を判別する。
【００２０】
例えば、任意のインタフェース部１１において、ｔｎの検出タイミングとｔ（ｎ＋１）の検出タイミングとの間に主信号にエラーｅが発生した場合には、そのインタフェース部１１は、エラーｅの発生からｄ１だけ経過したｔ（ｎ＋１）の検出タイミングでこのエラーｅを検出して、デュアルポートメモリ１２にエラー発生を示すエラー検出情報「１」を書き込む。ｔ（ｎ＋１）の検出タイミングとｔ（ｎ＋２）の検出タイミングとの間にエラーがない場合には、インタフェース部１１は、ｔ（ｎ＋２）の検出タイミングでデュアルポートメモリ１２にエラー検出情報「０」を書き込む。エラー検出から書き込み完了までに要する時間をｄ２とすると、デュアルポートメモリ１２の記憶内容は、図２（Ｂ）に示すように、検出タイミングｔ（ｎ＋１）からｄ２だけ遅れて「１」に変化し、検出タイミングｔ（ｎ＋２）からｄ２だけ遅れて「０」に変化する。
【００２１】
監視制御部１３は、インタフェース部１１の検出タイミングの周期と同じ一定時間すなわち１秒ごとの監視タイミングにて、全てのデュアルポートメモリ１２の記憶内容を読み出す。ただし、その監視タイミングは、図２（Ｃ）に示すように、各インタフェース部１１の検出タイミングとは所定時間ｄ４だけずれた異なるタイミングになっている。すなわち、図示しないクロック発生部からは、位相のずれた２種類の検出タイミング及び監視タイミングの指令信号がインタフェース部１１及び監視制御部１３に送出される。
【００２２】
図４は監視制御部１３のデュアルポートメモリ１２の監視動作を示すフローチャートである。クロック発生部から監視タイミングの指令信号を受信したか否かを判別し（ステップＳＴ１１）、受信したときはデュアルポートメモリ１２を指定するポインタｉを１にセットし（ステップＳＴ１２）、ｉをインクリメントしながら以下のループ処理を実行する。
【００２３】
すなわち、ポインタｉで指定したデュアルポートメモリ１２の記憶内容を読み出し（ステップＳＴ１３）、ｉの値をインクリメントして次のデュアルポートメモリ１２を指定する（ステップＳＴ１４）。このときインクリメントしたｉの値がデュアルポートメモリ１２の数ｎを超えたか否かを判別し（ステップＳＴ１５）、ｉの値がｎ以下である場合には、ステップＳＴ１３に移行してステップＳＴ１５までのループ処理を繰り返す。
【００２４】
ステップＳＴ１５において、ｉの値がｎを超えた場合すなわち全てのデュアルポートメモリ１２の記憶内容を読み出したときは、いずれかのデュアルポートメモリ１２にエラー検出情報「１」があるか否かを判別する（ステップＳＴ１６）。エラー検出情報「１」がある場合には、警報情報１４を出力する（ステップＳＴ１７）。また、ステップＳＴ１１において、監視タイミングの指令信号を受信しない場合には、他の処理を実行する（ステップＳＴ１８）。
【００２５】
ステップＳＴ１７において警報情報を出力した後、若しくはステップＳＴ１６において全てのデュアルポートメモリ１２の記憶内容がエラー検出情報「０」で全てのインタフェース部１１の主信号にエラーがない場合、又は、ステップＳＴ１８において他の処理を実行した後は、ステップＳＴ１１に移行して次の監視タイミングの有無を判別する。
【００２６】
したがって、監視制御部１３は、図２（Ｃ）に示すように、１秒ごとに、ｔｍ，ｔ（ｍ＋１），ｔ（ｍ＋２）…の監視タイミングでデュアルポートメモリ１２の記憶内容をインタフェース部１１の書き込みポートとは別のポートから読み出す。この場合において、インタフェース部１１の検出タイミングと監視制御部１３の監視タイミングとは時間ｄ４だけずれているため、図２（Ｃ）に示すように、監視タイミングｔ（ｍ＋１）でエラー検出情報「１」すなわちエラーｅを読み出すことになる。このずれ時間ｄ４の値は、検出タイミングからインタフェース部１１がすべてのエラー検出情報をデュアルポートメモリ１２に書き込みを完了するまでの時間に設定されている。すなわちこのずれ時間ｄ４は、インタフェース部１１のＣＰＵの性能である処理速度に依存する。
【００２７】
監視制御部１３が読み出したデュアルポートメモリ１２の記憶内容が「１」である場合には、僅かな読み出し時間を無視すると、図２（Ｄ）に示すように、監視タイミングｔ（ｍ＋１）において警報情報１４を発生し、図示しない統括監視制御（ＣＯＮＴ）に送出する。例えば、インタフェース部１１によるエラー検出情報の書き込み完了時間が５００ｍｓｅｃである場合には、エラー発生から警報情報が発生されるまでの時間ｄ３は、１秒（検出タイミング周期）から１．５秒（検出タイミング周期の１．５倍）の範囲となる。したがって、発生したエラーに対して、従来の場合よりも０．５秒間も速く対策を採ることができる。
【００２８】
以上のように、この実施の形態１によれば、通信システムの状態を一定時間ごとの検出タイミングで検出して、エラーを検出した場合にはエラー検出情報を発生し、同じ一定時間ごとに検出タイミングとは所定時間だけ異なる監視タイミングでエラー検出情報の有無を監視し、エラー検出情報を検出した場合には警報情報を発生するようにしたので、データ伝送において発生したエラーに対して、迅速な対応を採ることができるという効果が得られる。
【００２９】
この場合において、各インタフェース部１１は、エラー検出情報の有無を対応する各デュアルポートメモリ１２に書き込み、監視制御部１３は検出タイミングから書き込み完了時間だけ後の監視タイミングでデュアルポートメモリ１２の記憶内容を読み出してエラー検出情報の有無を監視するので、インタフェース部１１のＣＰＵの性能が向上してエラー検出情報の書き込み処理速度が速くなるにつれて、データ伝送において発生したエラーに対して、より迅速な対応を採ることができるという効果が得られる。
【００３０】
また、上記実施の形態１においては、クロック部によって一定時間ごとに検出タイミングの指令信号を各インタフェース部１１に送出し、その検出タイミングとは所定時間だけ異なる監視タイミングの指令信号を監視制御部１３に送出するので、通信システムの規模が大きくなって使用するインタフェース部及び監視制御部の数が増加した場合でも、この発明をシステムに適用するために新たなコストが発生することがないという効果がある。
【００３１】
【発明の効果】
以上のように、この発明によれば、タイミング発生手段から同一周期で位相のずれた検出タイミングおよび監視タイミングを発生し、検出タイミングでエラーを検出した場合には検出手段からエラー検出情報を発生し、監視タイミングでエラー検出情報を検出した場合には監視手段から警報情報を発生し、検出手段はエラー検出情報の有無を書き込む記憶手段を有し、監視手段は検出タイミングから書き込み完了時間後の監視タイミングで記憶手段の記憶内容を読み出してエラー検出情報の有無を監視するように構成したので、エラー検知までの最大時間が保証され、データ伝送において発生したエラーに対して、迅速な対応を採ることができる。また、検出手段の性能が向上してエラー検出情報の書き込み処理速度が速くなるにつれて、データ伝送において発生したエラーに対して、より迅速な対応をとることができる。しかも、通信システムの規模が大きくなって使用する検出手段および監視手段の数が増加した場合でも、この発明のシステムを適用するために新たなコストを発生することがないという効果がある。
【図面の簡単な説明】
【図１】  この発明の実施の形態１における通信システムの監視制御装置の構成を示すブロック図である。
【図２】  この発明の実施の形態１における通信システムの監視制御方法における検出タイミング及び監視タイミングを示す図である。
【図３】  図１におけるインタフェース部のエラー検出動作を示すフローチャートである。
【図４】  図１における監視制御部のエラー検出情報の監視動作を示すフローチャートである。
【図５】  従来の通信システムの監視制御装置における一部の構成を示すブロック図である。
【図６】  従来の通信システムの監視制御方法における検出タイミング及び監視タイミングを示す図である。
【符号の説明】
１１  インタフェース部（検出手段）、１２  デュアルポートメモリ（記憶手段）、１３  監視制御部（監視手段）、１４  警報情報、１５  クロック部（タイミング発生手段）。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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