(57)【特許請求の範囲】
【請求項１】
複数の行（２）と列（３）の中でマトリックス状に配設されたメモリセル（１）からなるメモリ装置であって、前記メモリセル（１）の各々は、それぞれ１つのＭＯＳトランジスタ（１０）を有しており、該ＭＯＳトランジスタ（１０）はそれぞれ１つのソース端子（１０１）とドレイン端子（１０２）とゲート端子（１０３）を有しており、
前記各列（３）は、隣接する２つのビット線路（４,４；４,４１）の間に配設されており、
前記各行（２）に沿ってそれぞれ１つの対応する選択線路（５）が延在し、
列（３）又は行（２）の各トランジスタ（１０）は、そのソース端子とドレイン端子（１０１,１０２）を介して、隣接する２つのビット線路（４,４；４,４１）に接続され、
行（２）又は列（３）の各トランジスタ（１０）は、そのゲート端子（１０３）を介して対応する選択線路（５）に接続されている形式のものにおいて、
それぞれ隣接する２つのビット線路（４,４；４,４１）の間と、
少なくとも１つの所定のビット線路（４１）と所定の電位（Ｖ）の電圧線路（７）の間に、
それぞれ少なくとも１つの別のＭＯＳトランジスタ（２０）が配設されており、該ＭＯＳトランジスタ（２０）はそれぞれ１つのソース端子（２０１）と、ドレイン端子（２０２）と、ゲート端子（２０３）を有しており、
前記別のＭＯＳトランジスタ（２０）はそのソース端子（２０１）とドレイン端子（２０２）を介して、隣接する２つのビット線路（４,４；４,４１）に又は所定のビット線路（４１）と所定の電位（Ｖ）の電圧線路（７）に接続されており、
さらに前記別のＭＯＳトランジスタ（２０）のゲート端子（２０３）は、ビット線路（４,４１）を所定の電位（Ｖ）まで選択的に予備充電するために、共通の予備充電線路（６）に接続され、
所定の電位（Ｖ）が少なくとも１つの電圧線路（７）に印加され、該電圧線路（７）は少なくとも１つの所定のビット線路（４１）に並列に延在していることを特徴とする、マトリックス状に配設されたメモリセルからなるメモリセル装置。
【請求項２】
２つ又はそれ以上の所定のビット線路（４１）が設けられており、該ビット線路（４１）の各々は、ゲート端子（２０３）が予備充電線路（６）に接続されているそれぞれ１つのさらなるＭＯＳトランジスタ（２０）のソース端子とドレイン端子（２０１,２０２）を介して所定の電位（Ｖ）の電圧線路（７）に接続されている、請求項１記載のマトリックス状に配設されたメモリセルからなるメモリセル装置。
【請求項３】
２つ又はそれ以上の予備充電線路（６）が、ビット線路（４,４１）を所定の電位（Ｖ）まで選択的に予備充電するためにそれぞれ、前記さらなる各ＭＯＳトランジスタ（２０）にそのゲート端子（２０３）を介して接続されており、前記さらなる各ＭＯＳトランジスタ（２０）は、隣接する２つのビット線路（４,４；４,４１）の間か又は少なくとも１つの所定のビット線路（４１）と所定の電位（Ｖ）の電圧線路（７）との間に配設されており、そのソース端子とドレイン端子（２０１,２０２）は、前記隣接するビット線路（４,４；４,４１）か又は所定のビット線路（４１）と所定の電位（Ｖ）の電圧線路（７）に接続されている、請求項１又は２記載のマトリックス状に配設されたメモリセルからなるメモリセル装置。
【請求項４】
行方向又は列方向で隣接して配設される、Ｎ個のビット線路（４,４１）とＫ個の電圧線路（７）を有し、
−列方向又は行方向で隣接して配設される、Ｍ個の選択線路（５）とＬ個の予備充電線路（６）を有し、
−Ｋ個の電圧線路（７）はＮ個のビット線路（４,４１）のもとで、そしてＬ個の予備充電線路（６）はＭ個の選択線路（５）のもとで次のように分配されており
すなわち
−装置における相互に対向しそれぞれ選択線路（５）を横切って延在する２つの外方縁部（８１,８２）のうちのそれぞれ１つ（８１又は８２）と、前記外方縁部（８１ないし８２）に隣接する最も外方のＫ個の電圧線路（７）との間にそれぞれＩ個のビット線路（４,４１）が存在し、
−装置における相互に対向しそれぞれ選択線路（５）に沿って延在する２つの外方縁部（９１,９２）のうちのそれぞれ１つ（９１又は９２）と、前記外方縁部（９１,９２）に隣接する最も外方のＬ個の予備充電線路（６）との間にそれぞれＪ個の選択線路（５）が存在するように分配されており、
−前記Ｉは、実質的にＮ／（２・Ｋ）の値と等しくなるように選択され、
−前記Ｊは、実質的にＭ／（２・Ｌ）の値と等しくなるように選択され、
前記Ｎ，Ｍ，Ｋ，Ｌは、それぞれ自然数である、請求項２または３いずれか１項記載のマトリックス状に配設されたメモリセルからなるメモリセル装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、複数の行と列の中でマトリックス状に配設されたメモリセルからなるメモリ装置であって、前記メモリセルの各々は、それぞれ１つのＭＯＳトランジスタを有しており、該ＭＯＳトランジスタはそれぞれ１つのソース端子とドレイン端子とゲート端子を有しており、前記各列は、隣接する２つのビット線路の間に配設されており、前記各行に沿ってそれぞれ１つの対応する選択線路が延在し、列又は行の各トランジスタは、そのソース端子とドレイン端子を介して、隣接する２つのビット線路に接続され、行又は列の各トランジスタは、そのゲート端子を介して対応する選択線路に接続されている形式のマトリックス状に配設されたメモリセルからなるメモリセル装置に関する。
【０００２】
【従来の技術】
先のドイツ連邦共和国特許出願第１９５１４８３４.７号（ＧＲ９５Ｐ１３２９）明細書ではこの種のメモリセル装置が提案されている。この装置では、ビット線路が次のような短い間隔しか有していない。すなわち２つのビット線路間ではＭＯＳトランジスタは配置できるが、ビット線路の端部においてはソース又はドレイン端子を有するトランジスタは相並んで予備充電部に配設できないような短い間隔しか有していない。ビット線路の配線面への直接的なコンタクトは、スペース的な理由から不可能である。
【０００３】
しかしながら所定の初期電位までのビット線路の予備充電のために、そのような端子は必要である。パターンが狭幅なために各２番目のビット線路上にだけ並列して存在するトランジスタが設けられる。すべてのビット線路で達成するためには、残りのビット線路には他の端部にてトランジスタが設けられる。これらのトランジスタを専ら予備充電に使用するならば、データ転送に対するビット線路へのアクセスは遮断されなければならない。予備充電とデータ転送は、ビット線路端部の複雑な回路装置を介してしか共に実現することができない。
【０００４】
【発明が解決しようとする課題】
本発明の課題は従来装置における前記欠点に鑑みこれを解消すべく改善を行うことである。
【０００５】
【課題を解決するための手段】
それぞれ隣接する２つのビット線路の間と、少なくとも１つの所定のビット線路と所定の電位の電圧線路の間に、それぞれ少なくとも１つの別のＭＯＳトランジスタが配設されており、該ＭＯＳトランジスタはそれぞれ１つのソース端子と、ドレイン端子と、ゲート端子を有しており、
前記別のＭＯＳトランジスタはそのソース端子とドレイン端子を介して、隣接する２つのビット線路に又は所定のビット線路と所定の電位の電圧線路に接続されており、さらに前記別のＭＯＳトランジスタのゲート端子は、ビット線路を所定の電位まで選択的に予備充電するために、共通の予備充電線路に接続され、所定の電位が少なくとも１つの電圧線路に印加され、該電圧線路は少なくとも１つの所定のビット線路に並列に延在しているように構成されて解決される。
【０００６】
請求項１の特徴部分に記載の本発明によれば、冒頭に述べたような形式で次のような装置が得られる。すなわち全てのビット線路の予備充電が有利にはビット線路、特にその端部へのアクセスの中断なしで可能となる。
【０００７】
本発明の別の有利な実施例は、従属請求項に記載される。
【０００８】
【発明の実施の形態】
次に本発明を図面に基づき詳細に説明する。
【０００９】
図１の本発明によるメモリ装置は行２および列３の中でマトリックス上に配設されたメモリセル１からなっている。このメモリセルの各々は、１つのＭＯＳトランジスタ１０を有している。このＭＯＳトランジスタ１０は、それぞれ１つのソース端子１０１と、ドレイン端子１０２と、ゲート端子１０３を有している。
【００１０】
各列３は、隣接する２つのビット線路４,４又は４,４１の間に配設されている。同様に各行２も２つの隣接するビット線路４,４又は４,４１の間に配設可能である。
【００１１】
第１の例では各行２に沿ってそれぞれ１つの対応する選択線路５が延在し、第２の例（この場合は列３が行２にそして行２が列３に置き換えられる）では各列３に沿ってそれぞれ１つの対応する選択線路５が延在する。
【００１２】
以下の説明では前記第１の例を取り上げて説明するが、しかしながらこれは前記第２の例のケースにも十分に当てはまる。
【００１３】
列３の各トランジスタ１０は、そのソース端子１０１とドレイン端子１０２を介して当該トランジスタ１０に隣接するビット線路４,４又は４,４１に接続され、行２の各トランジスタ１０は、そのゲート端子１０３を介して当該トランジスタ１０に対応する選択線路５に接続される。
【００１４】
本発明によればそれぞれ、２つの隣接するビット線路４,４又は４,４１の間と、少なくとも１つの所定のビット線路４１と所定の電位Ｖとの間に、それぞれ少なくとも１つのさらなるＭＯＳトランジスタ２０が配設される。このさらなるＭＯＳトランジスタ２０はそれぞれ１つのソース端子２０１と、ドレイン端子２０２と、ゲート端子２０３を有する。このさらなるＭＯＳトランジスタ２０は、そのソース端子２０１とドレイン端子２０２を介して該トランジスタ２０に隣接するビット線路４,４又は４,４１又は所定のビット線路４１および所定の電位Ｖに接続されている。
【００１５】
このさらなるＭＯＳトランジスタ２０のゲート端子２０３は、ビット線路４,４１を所定の電位Ｖまで予備充電するために、共通の予備充電線路６に接続されている。
【００１６】
前記所定の電位Ｖは有利には、電圧線路７（例えば所定のビット線路４１に隣接して延在する給電線路）に加えられる。後で既述する実施形態では、複数の電圧線路７および／または複数の所定のビット線路４１が存在する。この複数のビット線路４１のうちの１つ又は２つが電圧線路７に隣接する。ここにおいて所定のビット線路４１のもととは、少なくとも１つの電圧線路７に隣接するビット線路４を意味することを述べておく。
【００１７】
図１による本発明のメモリセル装置は、例えば以下のように機能する。
【００１８】
全てのビット線路４,４１並びに全ての選択線路５および予備充電線路６は、低い電位Ｖ０（例えばアース電位）におかれる。所定のビット線路４１に隣接して延在する電圧線路７だけは、この低い電位Ｖ０よりも高い電位Ｖにおかれる。この電位Ｖは例えば装置の供給電圧である。全てのＭＯＳトランジスタ１０およびすべてのさらなるＭＯＳトランジスタ２０はこの状態では遮断されている。
【００１９】
予備充電線路６が低い電位Ｖ０から所定の高い電位Ｖまでもたらされると直ちに、すべてのさらなるトランジスタ２０（このトランジスタはゲート端子２０３によって予備充電線路６に接続されている）は導通される。全てのビット線路４,４１は、さらなるトランジスタ２０によって相互に接続され、さらに電圧線路７にも接続される。ビット線路４,４１はそれによって、電圧線路７からさらなるトランジスタ２０までの導通連鎖を介して所望の所定電位Ｖまで予備充電される。同じことは、読み出し過程中に放電された個別のビット線路４又は４１に対してもあてはまる。この個別のビット線路４又は４１はその充電を一部隣接するビット線路４又は４１にも関連付ける。
【００２０】
メモリセル１からなるフィールドが大きい場合には、充電過程は高抵抗なビット線路４,４１と高抵抗な予備充電線路６のために非常に長引く。この充電時間は以下のことによって著しく短縮可能である。すなわち
−２つ又はそれ以上の所定のビット線路４１を設け、該ビット線路４１の各々を、ゲート端子２０３が予備充電線路６に接続されているそれぞれ１つのさらなるＭＯＳトランジスタ２０のソース端子とドレイン端子２０１,２０２を介して所定の電位Ｖに接続する
および／または
−２つ又はそれ以上の予備充電線路６を、ビット線路４,４１の所定の電位Ｖまでの選択的予備充電のためにそれぞれ、前記さらなる各ＭＯＳトランジスタ２０にそのゲート端子２０３を介して接続し、前記さらなる各ＭＯＳトランジスタ２０を、隣接する２つのビット線路４,４；４,４１の間か又は少なくとも１つの所定のビット線路４１と所定の電位Ｖとの間に配設し、そのソース端子とドレイン端子２０１,２０２を、前記隣接するビット線路４,４；４,４１か又は所定のビット線路４１と所定の電位Ｖに接続する
このような有利な２つの手段を実現する配置構成は、図２に概略的に示されている。図２では実質的には、本発明による装置のメモリセルフィールドにおける相互に対向する一対の縁部８１,８２と９１,９２、およびいくつかの電圧線路７、選択線路５並びに予備充電線路６のみが示されている。その他の電圧線路７、ビット線路４および所定のビット線路４１、選択線路５、予備充電線路６、並びにトランジスタ１０およびさらなるトランジスタ２０は省略されている。
【００２１】
図２による装置は、行方向又は列方向で隣接して配設される、Ｎ個のビット線路４,４１とＫ個の電圧線路７、並びに列方向又は行方向で隣接して配設される、Ｍ個の選択線路５とＬ個の予備充電線路６からなっている。
【００２２】
Ｋ個の電圧線路７はＮ個のビット線路４,４１のもとで、そしてＬ個の予備充電線路６はＭ個の選択線路５のもとで次のように分配されている。すなわち、
−装置において相互に対向しそれぞれ選択線路５を横切って延在する２つの外方縁部８１,８２のうちのそれぞれ１つ（８１又は８２）と、前記外方縁部８１ないし８２に隣接する図２において最も外方に示されているＫ個の電圧線路（７）との間にそれぞれＩ個のビット線路４,４１が存在し、
−装置において相互に対向しそれぞれ選択線路５に沿って延在する２つの外方縁部９１,９２のうちのそれぞれ１つ（９１又は９２）と、前記外方縁部９１,９２に隣接する図２において最も外方に示されているＬ個の予備充電線路６との間にそれぞれＪ個の選択線路５が存在するように分配されている。
【００２３】
前記Ｎ，Ｍ，Ｋ，Ｌは、それぞれ自然数である。
【００２４】
充電過程の加速Ｂに対して全ての線路の最適な分配は、
−前記Ｉが、実質的にＮ／（２・Ｋ）の値と等しくなるように選択され、
−前記Ｊが、実質的にＭ／（２・Ｌ）の値と等しくなるように選択された場合に得られる。
【００２５】
所定のＮ，Ｍ，Ｋ，Ｌの場合にはＩとＪに対して除算のために余りが生じる。この余りは、電圧線路７の間にあるビット線路４,４１からなるグループおよび／または予備充電線路６の間にある選択線路５からなるグループに分配されなければならない。それにより総数Ｎおよび／またはＭが得られる。
【００２６】
充電過程の加速Ｂは、図１による実施例（この場合はビット線路４,４１の他には２つの電圧線路７と、メモリセル１からなるフィールド中央の唯一つの予備充電線路６のみが存在する）と比べて、ほぼ以下の式から得られる。
【００２７】
Ｂ≒Ｌ２・Ｋ２
従って充電過程の加速は、予備充電線路６の数Ｌのべき乗と電圧線路７の数Ｋのべき乗に依存する。例えばＬ＝２、Ｋ＝２の場合では、加速は最も緩慢な充電点（これは図２中黒い点で強調されている）に対して係数１６が得られる。
【００２８】
本発明による装置では、電圧線路７も予備充電線路６も低抵抗で接続される場合にはいずれにしても有利である。
【００２９】
比較の対象として図３に示されている従来形式のメモリ装置は、ビット線路４と、選択線路５と、ＭＯＳトランジスタ１０のみを有している。これらの接続構成は本発明のよる装置の場合と同じである。図中左から右へみて、各２番目のビット線路４は一方の端部、例えば図３中の下方端部にてそれぞれ１つの並列に接続されたＭＯＳトランジスタ３０を有している。この場合このトランジスタ３０のゲート端子は共通の予備充電線路６０に接続されている。それに対して残りのビット線路４は、上方の端部にて並列に接続されているＭＯＳトランジスタ３０を有している。これのゲート端子も共通の予備充電線路６０に接続されている。
【００３０】
トランジスタ３０が専ら予備充電のために用いられるのであれば、データ転送のためのビット線路４へのアクセスは中断される。予備充電およびデータ転送は、図３による装置の場合では、ビット線路４の端部における複雑な回路装置を介してしか実現できない。
【図面の簡単な説明】
【図１】本発明によるメモリ装置の断面を示した回路図である。
【図２】複数の予備充電線路と電圧線路を備えた本発明によるメモリ装置の簡略図である。
【図３】従来方式のメモリ装置を示した図である。
【符号の説明】
１      メモリセル
２      行
３      列
４      ビット線路
５      選択線路
６      予備充電線路
７      電圧線路
１０      ＭＯＳトランジスタ
２０      ＭＯＳトランジスタ
３０      ＭＯＳトランジスタ
【図１】
0003842346.tif 000002
【図２】
0003842346.tif 000003
【図３】
0003842346.tif 000004