(57)【特許請求の範囲】
【請求項１】
半導体基板上に形成されたソース・ドレイン領域と、前記半導体基板上に形成された層間絶縁膜からなる凸状構造体と、前記凸状構造体上に形成されたビット線と、前記凸状構造体と前記ビット線との側壁部分のみに形成され、かつ、前記凸状構造体間に形成された開口部において前記ソース・ドレイン領域の一方と接続された下部電極と、前記下部電極上に形成された誘電体膜と、前記誘電体膜上に形成された上部電極とを備えることを特徴とする半導体記憶装置。
【請求項２】
上記ビット線は、上記ソース・ドレイン領域の一方と電気的に接続されていることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
半導体基板上に層間絶縁膜を形成する工程と、前記層間絶縁膜上にビット線を形成する工程と、前記層間絶縁膜をパターニングすることにより前記ビット線下に層間絶縁膜からなる凸状構造体を形成する工程と、前記ビット線及び凸状構造体が形成された前記半導体基板全面にキャパシタの下部電極となる導電膜を堆積したのち、異方性エッチングすることにより前記凸状構造体と前記ビット線との側壁部分のみに下部電極を形成し、かつ、前記凸状構造体間に形成された開口部において前記半導体基板上に形成されたソース・ドレイン領域の一方と接続するようにする工程と、前記下部電極上に誘電体膜及び上部電極を堆積する工程とを含み、前記パターニング工程時に前記下部電極と前記ソース・ドレイン領域の一方とを電気的に接続するための前記開口部を形成することを特徴とする半導体記憶装置の製造方法。
【請求項４】
上記下部電極を局所的且つ選択的に除去して、複数のキャパシタに分離する工程を含むことを特徴とする請求項３記載の半導体記憶装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体記憶装置及びその製造方法に関するものであり、特に、１Ｔｒ−１Ｃ型ＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）の集積度を向上するために、ビット線の側壁部を利用して蓄積容量を形成する半導体記憶装置の製造方法に関するものである。
【０００２】
【従来の技術】
従来、ＤＲＡＭの構成としては、１Ｔｒ−１Ｃ型が一般的であるが、このＤＲＡＭの集積度を向上するためには、１セル当たりの占有面積を小さくしてできる限り多くのセルを１チップに集積する必要がある。
【０００３】
しかしながら、セル面積を小さくすると電荷蓄積用の容量の占める面積が同時に小さくなり、十分な電荷量の確保が困難になってきており、このような問題を解決するために、スタック型キャパシタ、フィン型キャパシタ、或いは、トレンチ型キャパシタ等が提案されており、いずれにしても、セル構造は縦方向に長い構造となり、狭い面積に深い加工、即ち、アスペクト比の大きなエッチングをする必要があった。
【０００４】
図７は、従来の１Ｔｒ−１Ｃ型ＤＲＡＭの概略的構成を示す断面図であり、この図７を参照して従来の１Ｔｒ−１Ｃ型ＤＲＡＭを説明する。
図７参照
まず、通常のＬＤＤ構造のＭＩＳＦＥＴと同様に、シリコン基板３１を選択酸化することによって素子分離酸化膜３２を形成し、次いで、素子分離酸化膜３２に囲まれた素子形成領域表面を熱酸化してゲート酸化膜３３を形成する。
【０００５】
次いで、多結晶シリコン層を堆積してパターニングすることによってゲート電極３４を形成したのち、このゲート電極３４をマスクとしてｎ型不純物をイオン注入することによって浅い低不純物濃度のＬＤＤ領域３５を形成し、次いで、ＳｉＯ2 膜等の絶縁膜を堆積させたのち異方性エッチングすることによってサイドウォール３６を形成する。
【０００６】
次いで、このサイドウォール３６をマスクとしてｎ型不純物をイオン注入して深い高不純物濃度のソース・ドレイン領域３７を形成し、次いで、全面にＳｉＯ2 膜等の層間絶縁膜（図示を省略）を堆積させたのち、ソース・ドレイン領域３７の一方、例えば、ソース領域に対するコンタクトを取るためにコンタクトホール（図示せず）を設ける。
【０００７】
次いで、全面に多結晶シリコン層等の導電膜を堆積させパターニングすることによってソース領域に接続するビット線（図示せず）を形成したのち、全面にＳｉＯ2 膜等の層間絶縁膜３８を堆積させ、次いで、ソース・ドレイン領域３７の他方、即ち、ドレイン領域に対するコンタクトを取るためにコンタクトホール３９を設ける。
【０００８】
次いで、コンタクトホール３９を埋める様に多結晶シリコンプラグ４０を設けたのち、全面に、キャパシタの下部電極となる導電層、誘電体膜となる絶縁膜、及び、上部電極となる導電層を順次堆積させてパターニングすることによって、下部電極４１、誘電体膜４２、及び、上部電極４３を形成し、この下部電極４１、誘電体膜４２、及び、上部電極４３とでキャパシタ、即ち、蓄積容量を構成していた。
なお、上においては、説明を簡単にするために、一層構造のスタック型キャパシタを例に説明した。
【０００９】
【発明が解決しようとする課題】
しかし、従来の高集積度ＤＲＡＭにおいては、製造工程が複雑であり、且つ、技術的にも難しいものであるので、素子特性の均一性が悪く、且つ、量産性が悪いという問題がある。
【００１０】
したがって、本発明は、自己整合技術を用いて蓄積容量用のコンタクトホールの形成工程を不要にすることによって高集積度ＤＲＡＭの製造工程を簡素化し、且つ、１セル当たりの占有面積が小さい場合にも大きな容量の蓄積容量を形成することを目的とする。
【００１１】
【課題を解決するための手段】
図１は本発明の原理的構成の説明図であり、この図１を参照して本発明における課題を解決するための手段を説明する。
なお、図１は、隣接する二つのセルをビット線に垂直な方向に、即ち、ゲート電極と平行な方向に切断した場合の断面図であり、図１における符号２、６、７は、夫々、素子分離酸化膜、キャップ層としての絶縁膜、及び、層間絶縁膜４をパターニングするためのサイドウォールを表す。
【００１２】
（１）本発明は、半導体記憶装置において、半導体基板１上に形成されたソース・ドレイン領域３と、前記半導体基板１上に形成された層間絶縁膜４からなる凸状構造体と、前記凸状構造体上に形成されたビット線５と、前記凸状構造体と前記ビット線５との側壁部分のみに形成され、かつ、前記凸状構造体間に形成された開口部において前記ソース・ドレイン領域３の一方と接続された下部電極８と、前記下部電極８上に形成された誘電体膜９と、前記誘電体膜９上に形成された上部電極１０とを備えることを特徴とする。
【００１３】
この様に、凸状構造体と元々ＤＲＡＭに必須のビット線５との側壁部分を利用して３次元的にキャパシタを構成しているので、小さな占有面積で大きな蓄積容量を形成することができる。
【００１５】
（２）また、本発明は、上記（１）において、ビット線５は、ソース・ドレイン領域３の一方と電気的に接続されていることを特徴とする。
【００１６】
（３）本発明は、半導体記憶装置の製造方法において、半導体基板１上に層間絶縁膜４を形成する工程と、前記層間絶縁膜４上にビット線５を形成する工程と、前記層間絶縁膜４をパターニングすることにより前記ビット線５下に層間絶縁膜４からなる凸状構造体を形成する工程と、前記ビット線５及び凸状構造体が形成された前記半導体基板１全面にキャパシタの下部電極８となる導電体膜を堆積したのち、異方性エッチングすることにより前記凸状構造体と前記ビット線５との側壁部分のみに下部電極８を形成し、かつ、前記凸状構造体間に形成された開口部において前記半導体基板１上に形成されたソース・ドレイン領域３の一方と接続するようにする工程と、前記下部電極８上に誘電体膜９及び上部電極１０を堆積する工程とを含み、前記パターニング工程時に前記下部電極８と前記ソース・ドレイン領域３の一方とを電気的に接続するための前記開口部を形成することを特徴とする。
【００１７】
この様に、凸状構造体と元々ＤＲＡＭに必須のビット線５との側壁部分を利用して、自己整合的にキャパシタの下部電極８を形成しているので、製造工程が簡素化すると共に、キャパシタの占有面積を大きくすることなく蓄積容量を大きくすることできる。
【００１８】
また、ビット線５の側壁部分を利用することによって、キャパシタの容量は、ビット線５の高さ、即ち、ビット線５の厚さ、及び、ビット線５の下の凸状構造体の厚さに依存するので、これらの厚さを調整することによって、キャパシタの占有面積を大きくすることなく、且つ、簡単な製造工程で、キャパシタの蓄積容量を大きくすることができる。
また、ビット線５の下の則層間絶縁膜４のパターニング工程において、ソース・ドレイン領域３に対する開口部、即ち、コンタクトホールを同時に形成することができるので、コンタクトホールを形成するための別個の工程が不要になる。
【００１９】
（４）また、本発明は、上記（３）において、下部電極８を局所的且つ選択的に除去して、複数のキャパシタに分離する工程を含むことを特徴とする。
【００２０】
ビット線５の側壁部分を利用してキャパシタを形成する場合、各セル毎にキャパシタを分離する必要があり、そのために、少なくとも下部電極８を選択的に除去する。
【００２４】
【発明の実施の形態】
まず、図２乃至図６を参照して本発明の実施の形態の製造工程を説明する。
なお、図２（ａ）乃至図５（ｈ）は、本発明のＤＲＡＭの製造工程を経時的に示す図であり、また、図６は、本発明のＤＲＡＭの平面図である。
【００２５】
図２（ａ）参照
まず、従来のＤＲＡＭと同様に、ｐ- 型シリコン基板１１上にパッド酸化膜を介して設けたシリコン窒化膜パターン（図示せず）をマスクとしてシリコン基板１１を選択酸化することによって素子分離酸化膜１２を形成し、次いで、シリコン窒化膜パターン及びパッド酸化膜を除去したのち、素子分離酸化膜１２に囲まれた素子形成領域表面を熱酸化して厚さ４．０〜１０．０ｎｍ、好適には４．０ｎｍのゲート酸化膜１３を形成する。
【００２６】
次いで、厚さ１００〜２００ｎｍ、好適には１５０ｎｍの多結晶シリコン層を堆積してパターニングすることによってゲート電極１４を形成したのち、このゲート電極１４をマスクとしてＡｓをイオン注入することによって浅い低不純物濃度のＬＤＤ領域１５を形成する。
なお、ゲート酸化膜１３は、必ずしもゲート電極１４と共にパターニングする必要はない。
【００２７】
図２（ｂ）参照
次いで、厚さ３０〜１００ｎｍ、好適には５０ｎｍのＳｉＯ2 膜を堆積させたのち異方性エッチングすることによってサイドウォール１６を形成し、このサイドウォール１６をマスクとしてＡｓをイオン注入して深い高不純物濃度のソース・ドレイン領域１７を形成する。
【００２８】
図３（ｃ）参照
次いで、全面に厚さ３００〜７００ｎｍ、好適には５００ｎｍのＳｉＯ2 膜を層間絶縁膜１８として堆積したのち、ソース・ドレイン領域１７の一方、例えば、ソース領域に対するコンタクトを取るためにコンタクトホール１９を形成する。
【００２９】
図３（ｄ）参照
次いで、全面に厚さ３００〜７００ｎｍ、好適には５００ｎｍのＰドープの多結晶シリコン層２０、及び、厚さ１０〜１５ｎｍ、好適には１０ｎｍのシリコン窒化膜２１を順次堆積させる。
なお、以後の工程は、ゲート電極１４に平行な方向で切断した断面図で説明する。
【００３０】
図４（ｅ）参照
次いで、シリコン窒化膜２１及びＰドープの多結晶シリコン２０をパターニングすることによってビット線２２を形成したのち、全面に、厚さ２０〜５０ｎｍ、好適には２０ｎｍのシリコン窒化膜を堆積して異方性エッチングすることによって、ビット線２２の側壁部分にシリコン窒化膜からなるサイドウォール２３を形成する。
【００３１】
図４（ｆ）参照
次いで、ビット線２２及びその側壁部に設けたサイドウォール２３をマスクとして層間絶縁膜１８をパターニングしたのち、全面にキャパシタの下部電極となる厚さ１０〜３０ｎｍ、好適には２０ｎｍのＰドープの多結晶シリコン層２４を堆積させる。
なお、層間絶縁膜１８をパターニングする際に、ソース・ドレイン領域１７の他方、即ち、ドレイン領域の表面の層間絶縁膜１８の一部が除去されて下部電極に対するコンタクト用開口部が同時に形成される。
【００３２】
図５（ｇ）参照
次いで、多結晶シリコン層２４を異方性エッチングすることによって、ビット線２２及びその下の層間絶縁膜１８の側壁部分にのみ残存するサイドウォール状の下部電極２５を形成したのち、各ＭＩＳＦＥＴに対して１個のキャパシタが接続されるように、下部電極２５を局所的に且つ選択的に除去する（図示せず）。
【００３３】
図５（ｈ）参照
次いで、誘電体膜２６として、全面に厚さ３〜６ｎｍ、好適には４ｎｍのシリコン窒化膜を堆積し、酸素雰囲気中で若干酸化することによってシリコン窒化酸化膜に変換したのち、共通の上部電極２７となる厚さ２００〜５００ｎｍ、好適には３００ｎｍのＰドープの多結晶シリコン層を堆積することによって、ＤＲＡＭの基本的構成が完成する。
なお、シリコン窒化膜の酸化は、シリコン窒化膜の欠陥を酸化により補償するために行うものである。
【００３４】
図６参照
図６は、この様にして形成したＤＲＡＭの平面図であり、図４（ｅ）乃至図５（ｈ）に示す断面図は、図６のＡ−Ａを結ぶ一点鎖線に沿って切断した断面を示すものであり、図４（ｅ）乃至図５（ｈ）において隣接する２本のビット線２２の内側に形成されるキャパシタ２８の下部電極２５は隣接する２本のビット線２２の内側のコンタクト部２９においてソース・ドレイン領域１７の他方、即ち、ドレイン領域と接続している。
【００３５】
一方、隣接する２本のビット線２２の外側に形成されるキャパシタ２８の下部電極２５は、ビット線２２をソース領域に接続するためのコンタクトホール１９を介して反対側に設けたＭＩＳＦＥＴの隣接する２本のビット線２２の外側のコンタクト部２９においてソース・ドレイン領域１７の他方、即ち、ドレイン領域と接続することになる。
【００３６】
また、キャパシタ２８を分離するための下部電極２５の切断は、キャパシタ電極切断部３０以外の領域に設けたフォトレジストマスク（図示せず）をマスクとして選択的にエッチング除去することにより行う。
【００３７】
このように、本発明においては、ビット線２２を利用して自己整合的に、且つ、下部電極２５用のコンタクトホール形成のための別個の工程を必要とすることなくキャパシタ２８を形成しているので、製造工程が簡素され、製造歩留りが向上すると共に、量産性も向上する。
【００３８】
また、キャパシタ２８の蓄積容量は、誘電体膜の種類及び厚さにも依存するが、実施の形態のように厚さ４ｎｍのシリコン窒化酸化膜を用いた場合には、厚さ５００ｎｍのビット線２２と厚さ５００ｎｍの層間絶縁膜１８との合計１０００ｎｍ程度の高さの側壁部によって、２０〜３０ｆＦの容量を確保することができる。
【００３９】
なお、上記に実施の形態の説明においては、キャパシタを分離するため工程を、上述の図５（ｇ）の工程、即ち、誘電体膜２６の形成前に行っているが、誘電体膜２６の形成後に行っても良いし、或いは、上部電極２７の形成後に行っても良い。
なお、上部電極２７の形成後に行う場合には、上部電極２７を互いに電気的に接続する必要がある。
【００４０】
また、実施の形態の説明においては、下部電極２５及び上部電極２７としてはＰドープの多結晶シリコンを用いているが、Ｐの代わりに、Ａｓ或いはＢをドープしても良く、或いは、Ｐ、Ａｓ、或いは、Ｂをドープしたアモルファスシリコンを用いても良い。
【００４１】
なお、下部電極２５として多結晶シリコン或いはアモルファスシリコンを用いる場合で、且つ、誘電体膜２６としてＴａ2 Ｏ5 膜、ＴｉＯ2 膜、ＳｒＴｉＯ3 膜、ＢａＴｉＯ3 膜、及び、ＢａＳｒＴｉＯ3 膜等の強誘電体膜を用いる場合には、強誘電体膜の形成雰囲気が酸化性であるため、下部電極２５の酸化を防止するために、下部電極２５の表面を窒素雰囲気中において直接窒化させておくことが望ましい。
【００４２】
また、下部電極２５及び上部電極２７としては、その他に、ＴｉＮ、Ｐｔ、Ｔｉ、Ｔａ、Ａｌ、及び、ＲｕＯ2 を用いても良く、また、これらを組み合わせて用いても良い。
【００４３】
例えば、下部電極としてＰｔ、Ｔｉ、Ｔａ、及び、ＲｕＯ2 を用いる場合には、バリアメタルとしてＴｉＮを介在させて２層膜とすることが望ましく、また、ＲｕＯ2 はＰｔより安価で、且つ、Ｐｔと同様に耐酸化性に優れているので、誘電体膜２６としてＴａ2 Ｏ5 膜、ＴｉＯ2 膜、ＳｒＴｉＯ3 膜、ＢａＴｉＯ3 膜、及び、ＢａＳｒＴｉＯ3 膜等の強誘電体膜を用いる場合に有用である。
【００４４】
また、実施の形態の説明においては、下部電極２５の上に直接誘電体膜２６を堆積させているが、下部電極８の表面を窒化或いは酸化して、その表面に窒化物或いは酸化物を形成しても良く、この窒化物、即ち、直接窒化膜、或いは、酸化物自体を誘電体膜２６として用いても良いし、或いは、この窒化物或いは酸化物自体の上に他の誘電体膜２６を堆積させても良く、後者の場合には、総合的に絶縁耐圧を高くすることができる。
【００４５】
また、実施の形態の説明においては、誘電体膜２６として、堆積したシリコン窒化膜を酸素雰囲気中で酸化したシリコン窒化酸化膜（ＳｉＯＮ）を用いているが、シリコン窒化酸化膜に限られるものではなく、シリコン酸化膜、シリコン窒化膜、Ｔａ2 Ｏ5 膜、ＴｉＯ2 膜、ＳｒＴｉＯ3 膜、ＢａＴｉＯ3 膜、及び、ＢａＳｒＴｉＯ3 膜のいずれか一つ、または、それらの組み合わせを用いても良く、特に、Ｔａ2 Ｏ5 膜、ＴｉＯ2 膜、ＳｒＴｉＯ3 膜、ＢａＴｉＯ3 膜、及び、ＢａＳｒＴｉＯ3 膜等の誘電体膜を用いた場合には、蓄積容量を大きくすることができる。
【００４６】
また、実施の形態の説明においては、誘電体膜２６の上に上部電極２７を直接堆積させているが、誘電体膜２６の形成後に、酸素或いはオゾンを含む雰囲気中で熱処理しても良く、酸素或いはオゾンを含む雰囲気中で熱処理をすることにより、誘電体膜２６に欠陥があったとしても、酸化によって欠陥を補償して絶縁耐圧が向上するので、誘電体膜２６が、膜中に欠陥の多いＴａ2 Ｏ5 膜、ＴｉＯ2 膜、ＳｒＴｉＯ3 膜、ＢａＴｉＯ3 膜、及び、ＢａＳｒＴｉＯ3 膜等の強誘電体膜を用いる場合に有用な工程である。
【００４７】
また、実施の形態の説明においては、ワード線となるゲート電極１４及びビット線２２をＰドープの多結晶シリコン層で形成しているが、高融点金属シリサイド、例えば、Ｗシリサイドを用いたＷポリサイドで構成しても良いものである。
【００４８】
また、実施の形態の説明においては、半導体基板としてｐ- 型バルクシリコン基板を用いて説明しているが、導電型を全て反転して構成しても良いものであり、さらに、バルクシリコン基板に限らず、絶縁体上に単結晶シリコン層を設けた基板、即ち、ＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ  ｂｙ  ＩｍｐｌａｎｔｅｄＯｘｙｇｅｎ）法を用いたＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板、或いは、ＳＯＳ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｓａｐｐｈｉｒｅ）基板等の他の基板構造を有する半導体基板も対象にするものである。
【００４９】
【発明の効果】
本発明によれば、蓄積容量用のコンタクトホールを別個の製造工程で形成する必要がなく、且つ、蓄積容量をビット線に対して自己整合的に形成できるので、製造工程が簡素化され、且つ、蓄積容量の占有面積を小さくすることができ、したがって、高集積度の微細なＤＲＡＭセルを簡単なプロセスで均一に精度良く製造することができる。
【図面の簡単な説明】
【図１】本発明の原理的構成の説明図である。
【図２】本発明の実施の形態の途中までの製造工程の説明図である。
【図３】本発明の実施の形態の図２以降の途中までの製造工程の説明図である。
【図４】本発明の実施の形態の図３以降の途中までの製造工程の説明図である。
【図５】本発明の実施の形態の図４以降の製造工程の説明図である。
【図６】本発明の実施の形態の平面図である。
【図７】従来の１Ｔｒ−１Ｃ型ＤＲＡＭの断面図である。
【符号の説明】
１  半導体基板
２  素子分離酸化膜
３  ソース・ドレイン領域
４  層間絶縁膜
５  ビット線
６  絶縁膜
７  サイドウォール
８  下部電極
９  誘電体膜
１０  上部電極
１１  シリコン基板
１２  素子分離酸化膜
１３  ゲート酸化膜
１４  ゲート電極
１５  ＬＤＤ領域
１６  サイドウォール
１７  ソース・ドレイン領域
１８  層間絶縁膜
１９  コンタクトホール
２０  多結晶シリコン層
２１  シリコン窒化膜
２２  ビット線
２３  サイドウォール
２４  多結晶シリコン層
２５  下部電極
２６  誘電体膜
２７  上部電極
２８  キャパシタ
２９  コンタクト部
３０  キャパシタ電極切断部
３１  シリコン基板
３２  素子分離酸化膜
３３  ゲート酸化膜
３４  ゲート電極
３５  ＬＤＤ領域
３６  サイドウォール
３７  ソース・ドレイン領域
３８  層間絶縁膜
３９  コンタクトホール
４０  多結晶シリコンプラグ
４１  下部電極
４２  誘電体膜
４３  上部電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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