(57)【特許請求の範囲】
【請求項１】
（ａ）半導体ウエハ上にフォトレジスト液を滴下してフォトレジスト膜を形成する工程、
（ｂ）前記半導体ウエハ上のフォトレジスト膜に、縮小投影露光装置を用いてフォトマスクを介して変形照明による露光光を照射することにより前記半導体ウエハに集積回路パターンを転写する工程を有し、
前記フォトマスクは、マスク基板、その主面に形成されたハーフトーン膜、前記ハーフトーン膜に形成された開口部であって、前記集積回路パターンを転写するための複数の主開口部および前記半導体ウエハ上には解像されない複数の補助開口部を有し、
前記複数の主開口部のうちの複数の第１の主開口部を、各々が前記フォトマスク上の第１の方向に延び、前記第１の方向と交差する第２の方向に一定の第１のピッチを有する複数の第１の仮想線と、各々が前記第２の方向に延び、前記第１の方向に一定の第２のピッチを有する複数の第２の仮想線との交点であって、前記集積回路パターンに応じた第１の交点に配置し、
前記複数の補助開口部のうちの複数の第１の補助開口部を、前記第１の主開口部を配置した前記第１の交点の周囲に隣接した交点であって、前記第１の主開口部が配置されていない第２の交点に配置し、
前記第１のピッチと前記第２のピッチとが異なり、
前記集積回路パターンを転写する露光処理に際して、前記第１，第２の仮想線のピッチ構成に応じた変形照明を用いることを特徴とする半導体集積回路装置の製造方法。
【請求項２】
請求項１記載の半導体集積回路装置の製造方法において、前記複数の主開口部のうちの前記複数の第１の主開口部とは異なる複数の第２の主開口部を、互い隣接する２つの前記交点の間の中点であって、前記集積回路パターンに応じた第１の中点に配置し、前記複数の補助開口部のうちの前記複数の第１の補助開口部とは異なる複数の第２の補助開口部を、前記第２の主開口部を配置した前記第１の中点の周囲に隣接した中点であって、前記第２の主開口部が配置されていない第２の中点に配置することを特徴とする半導体集積回路装置の製造方法。
【請求項３】
請求項１または２に記載の半導体集積回路装置の製造方法において、前記複数の主開口部のうちの所定の主開口部、前記複数の補助開口部のうちの所定の補助開口部またはその両方に近接効果補正を加えたことを特徴とする半導体集積回路装置の製造方法。
【請求項４】
請求項１〜３のいずれか１項に記載の半導体集積回路装置の製造方法において、前記複数の補助開口部は、前記複数の主開口部が配置された領域の回りに配置されることを特徴とする半導体集積回路装置の製造方法。
【請求項５】
請求項１〜４のいずれか１項に記載の半導体集積回路装置の製造方法において、前記変形照明が４開口照明または輪帯照明であることを特徴とする半導体集積回路装置の製造方法。
【請求項６】
請求項１〜５のいずれか１項に記載の半導体集積回路装置の製造方法において、前記半導体ウエハの所定の領域内の同層には、前記集積回路パターンが相対的に疎に配置された疎領域と、前記集積回路パターンが相対的に密に配置された密領域とが存在することを特徴とする半導体集積回路装置の製造方法。
【請求項７】
半導体ウエハ上のフォトレジスト膜に、縮小投影露光装置を用いてフォトマスクを介して変形照明による紫外線露光光を照射することにより前記半導体ウエハにホールパターンを転写する工程を有し、
前記フォトマスクは、前記紫外線露光光に対して透明なマスク基板、その主面に形成されたハーフトーン膜、前記ハーフトーン膜に形成された開口部であって、前記ホールパターンを転写するための複数の主開口部および前記半導体ウエハ上には解像されない複数の補助開口部を有し、
前記複数の主開口部のうちの複数の第１の主開口部を、各々が前記フォトマスク上の第１の方向に延び、前記第１の方向と交差する第２の方向に一定の第１のピッチを有する複数の第１の仮想線と、各々が前記第２の方向に延び、前記第１の方向に一定の第２のピッチを有する複数の第２の仮想線との交点であって、前記ホールパターンに応じた第１の交点に配置し、
前記複数の補助開口部のうちの複数の第１の補助開口部を、前記第１の主開口部を配置した前記第１の交点の周囲に隣接した交点であって、前記第１の主開口部が配置されていない第２の交点に配置し、
前記第１のピッチと前記第２のピッチとが異なり、
前記ホールパターンを転写する露光処理に際して、前記第１，第２の仮想線のピッチ構成に応じた変形照明を用いることを特徴とする半導体集積回路装置の製造方法。
【請求項８】
請求項７記載の半導体集積回路装置の製造方法において、前記変形照明は、４開口照明または輪帯照明であることを特徴とする半導体集積回路装置の製造方法。
【請求項９】
請求項７または８に記載の半導体集積回路装置の製造方法において、前記紫外線露光光はＫｒＦエキシマレーザ光であることを特徴とする半導体集積回路装置の製造方法。
【請求項１０】
請求項７または８に記載の半導体集積回路装置の製造方法において、前記紫外線露光光はＡｒＦエキシマレーザ光であることを特徴とする半導体集積回路装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路装置の製造置技術に関し、特に、半導体集積回路装置の製造工程において、半導体ウエハ（以下、単にウエハと言う）にフォトマスク（以下、単にマスクという）を用いて所定のパターンを転写するフォトリソグラフィ（以下、単にリソグラフィという）に適用して有効な技術に関するものである。
【０００２】
【従来の技術】
半導体集積回路装置の製造においては、微細パターンをウエハ上に転写する方法として、リソグラフィ技術が用いられる。リソグラフィ技術においては、主に投影露光装置が用いられ、投影露光装置に装着したマスクのパターンをウエハ上に転写してデバイスパターンを形成する。
【０００３】
このリソグラフィ技術については、例えば特開平１１−１３５４０２号公報に記載があり、マスクにおいてメモリデバイスのコンタクトホールを形成するための主開口部の周りに解像しない程度の補助開口部を配置し、露光処理に際して変形照明等を用いる技術が開示されている。
【０００４】
【発明が解決しようとする課題】
ところが、上記リソグラフィ技術においては、以下の課題があることを本発明者は見出した。
【０００５】
すなわち、パターンの微細化が進むにつれて焦点深度マージンが減少し、パターンの解像度が低下する問題がある。また、同層にパターンがまばらに配置される疎領域と、パターンが密集して配置される密領域とが存在する場合に、その疎領域と密領域とでパターン寸法に差が生じてしまう問題がある。さらに、疎領域と密領域との境界に存在するパターンの寸法精度が劣化する場合がある。
【０００６】
本発明の目的は、パターンの解像度を向上させることのできる技術を提供することにある。
【０００７】
また、本発明の目的は、疎領域と密領域とのパターンの寸法差を低減することのできる技術を提供することにある。
【０００８】
また、本発明の目的は、疎領域と密領域との境界に存在するパターンの寸法精度を向上させることのできる技術を提供することにある。
【０００９】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１０】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１１】
すなわち、本発明は、変形照明による露光光をフォトマスクを介して半導体ウエハ上のフォトレジスト膜に照射することにより前記半導体ウエハに所定のパターンを転写する露光処理に際し、前記フォトマスクとして、マスク基板上のハーフトーン膜の一部を除去することで形成された開口部であって前記所定のパターンを転写するための主開口部および前記ハーフトーン膜の一部を除去することで形成された開口部であって前記半導体ウエハ上には解像されない補助開口部が周期性を持つ状態で配置されたフォトマスクを用いるものである。
【００１２】
また、本発明は、変形照明による露光光をフォトマスクを介して半導体ウエハ上のフォトレジスト膜に照射することにより前記半導体ウエハに所定のパターンを転写する露光処理に際し、前記フォトマスクとして、マスク基板上の遮光膜の一部を除去することで形成された開口部であって前記所定のパターンを転写するための主開口部および前記遮光膜の一部を除去することで形成された開口部であって前記半導体ウエハ上には解像されない補助開口部が周期性を持つ状態で配置されたフォトマスクを用い、前記主開口部のうちの所定の主開口部、前記補助開口部のうちの所定の補助開口部またはその両方に近接効果補正を加えたものである。
【００１３】
また、本発明は、変形照明による露光光をフォトマスクを介して半導体ウエハ上のフォトレジスト膜に照射することにより前記半導体ウエハに所定のパターンを転写する露光処理に際し、前記フォトマスクとして、マスク基板上の遮光膜の一部を除去することで形成された開口部であって前記所定のパターンを転写するための主開口部および前記遮光膜の一部を除去することで形成された開口部であって前記半導体ウエハ上には解像されない補助開口部が周期性を持つ状態で配置され、前記補助開口部の配置領域を、前記主開口部を基準として、前記所定のパターンのピッチの整数倍の長さブローデンさせた領域とするフォトマスクを用いるものである。
【００１４】
また、本発明は、前記半導体ウエハの所定の領域内の同層には、前記所定のパターンが相対的に疎に配置された疎領域と、前記所定のパターンが相対的に密に配置された密領域とが存在するものである。
【００１５】
【発明の実施の形態】
本願発明を詳細に説明する前に、本願における用語の意味を説明すると次の通りである。
【００１６】
１．マスク（光学マスク）：マスク基板上に光を遮光するパターンや光の位相を変化させるパターンを形成したものである。実寸の数倍のパターンが形成されたレチクルも含む。マスク基板上とは、マスク基板上面、マスク基板上面に近接した内部領域または上空領域を含む（上面に近接した別の基板上に配置しても良い）。マスクの第１の主面とは、上記光を遮蔽するパターンや光の位相を変化させるパターンが形成されたパターン面であり、マスクの第２の主面とは第１の主面とは反対側の面のことを言う。通常のマスク（バイナリマスク）とは、基板上に光を遮光するパターンと、光を透過するパターンとでマスクパターンを形成した一般的なフォトマスクのことを言う。
【００１７】
２．主開口部：マスク上の開口パターン等の集積回路パターンで実際にウエハに転写されるデバイスのパターンに対応しているものである。
【００１８】
３．補助開口部：一般にウエハ上に投影されたとき、その開口パターンに対応する独立した像を形成しないマスク上の開口パターンを言う。
【００１９】
４．ハーフトーン領域、ハーフトーン膜：それ自体フォトレジスト膜を感光させない程度の低い光透過率を持つ領域または膜で、同位相と逆位相（反転）の区別がある。一般に、光透過率は、３％〜１５％であるが、遮光領域等を併用することにより２０％以上の高透過率ハーフトーン領域または膜も可能である。
【００２０】
５．「光透過領域」、「光透過パターン」、「透明領域」、「透明膜」または「透明」と言うときは、その領域に照射される露光光のうち、６０％以上を透過させる光学特性を有することを示す。一般に９０％以上のものが使用される。一方、「遮光領域」、「遮光パターン」、「遮光膜」または「遮光」と言うときは、その領域に照射される露光光のうち、４０％未満を透過させる光学特性を有することを示す。一般には、一般に数％から３０％未満のもの（ほぼ０％の光透過率（典型的には１％以下））が使われる。機能的には、ハーフトーン領域よりも低い光透過率を持つ領域と定義できる。
【００２１】
６．紫外光：半導体分野では４００ｎｍ前後から短波長で５０ｎｍ以下程度までの電磁波を言うが、３００ｎｍより長波長を近紫外域、それ以下の短波長領域を遠紫外域と呼び、２００ｎｍ以下を特に真空紫外域と言う。光源としては水銀アークランプ等のｉ線（波長：３６５ｎｍ）、ＫｒＦエキシマレーザ（波長：２４８ｎｍ）、ＡｒＦ（波長：１９３ｎｍ）及びＦ2（波長：１５７ｎｍ）エキシマレーザ等がある。
【００２２】
７．ウエハまたは半導体基板とは、半導体集積回路の製造に用いるシリコン単結晶基板（一般にほぼ平面円形状）、サファイア基板、ガラス基板、その他の絶縁、反絶縁または半導体基板等並びにそれらの複合的基板を言う。また、本願において半導体集積回路装置というときは、シリコンウエハやサファイア基板等の半導体または絶縁体基板上に作られるものの他、特に、そうでない旨明示された場合を除き、ＴＦＴ（Thin-Film-Transistor）およびＳＴＮ（Super-Twisted-Nematic）液晶等のようなガラス等の他の絶縁基板上に作られるもの等も含むものとする。
【００２３】
８．スキャンニング露光：細いスリット状の露光帯を、半導体ウエハとフォトマスク（又はレチクル、本願でフォトマスクと言うときはレチクルも含む広い概念を示す）に対して、スリットの長手方向と直交する方向に（斜めに移動させてもよい）相対的に連続移動（走査）させることによって、フォトマスク上の回路パターンを半導体ウエハ上の所望の部分に転写する露光方法。
【００２４】
９．ステップ・アンド・スキャン露光：上記スキャンニング露光とステッピング露光を組み合わせてウエハ上の露光すべき部分の全体を露光する方法であり、上記スキャンニング露光の下位概念に当たる。
【００２５】
１０．ステップ・アンド・リピート露光：マスク上の回路パターンの投影像に対してウエハを繰り返しステップすることで、マスク上の回路パターンをウエハ上の所望の部分に転写する露光方法。
【００２６】
１１．通常照明とは、非変形照明のことで、光強度分布が比較的均一な照明を言う。
【００２７】
１２．変形照明とは、中央部の照度を下げた照明であって、斜方照明、輪帯照明、４重極照明、５重極照明等の多重極照明またはそれと等価な瞳フィルタによる超解像技術を含む。
【００２８】
１３．解像度：パターン寸法は投影レンズの開口数ＮＡ（Numerical Aperture）と露光波長λで規格化して表現できる。解像度Ｒは、Ｒ＝Ｋ１・λ／ＮＡで表されるので換算して用いれば良い。ただし、焦点深度ＤもＤ＝Ｋ２・λ／（ＮＡ）2で表されるので、焦点深度は異なる。Ｋ１，Ｋ２は定数。
【００２９】
１４．転写パターン：マスクによってウエハ上に転写されたパターンであって、具体的には上記フォトレジストパターンおよびフォトレジストパターンをマスクとして実際に形成されたウエハ上のパターンを言う。
【００３０】
１５．フォトレジストパターンは、感光性の有機膜をリソグラフィの手法により、パターニングした膜パターンを言う。なお、このパターンには当該部分に関して全く開口のない単なるレジスト膜を含む。
【００３１】
１６．ホールパターン：ウエハ上で露光波長と同程度又はそれ以下の二次元的寸法を有するコンタクトホール、スルーホール等の微細パターン。一般には、マスク上では正方形またはそれに近い長方形あるいは八角形等の形状であるが、ウエハ上では円形に近くなることが多い。
【００３２】
１７．ラインパターン：所定の方向に延在する帯状のパターン部分を有する配線等のパターン。
【００３３】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００３４】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。
【００３５】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必須のものではないことは言うまでもない。
【００３６】
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００３７】
また、実施の形態を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。
【００３８】
また、本実施の形態の説明に用いる図面においてマスクまたはそのデータを模式的に示す平面図であっても、図面を見易くするために、ハーフトーン領域（または膜）および所望のパターンにハッチングを付す。
【００３９】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００４０】
（実施の形態１）
半導体集積回路装置の製造においては、ホールパターンの形成に際し、同層に疎領域と密領域とが存在する結果、微細化に伴い露光マージンが低下する場合がある。
【００４１】
そこで、本実施の形態においては、例えば次のようにした。マスク上において、ホールパターン転写用の主開口部と、その周囲のそれ自体解像されない補助開口部とを、互いに交差する仮想線の交点に配置する。また、マスク上の主開口部および補助開口部をマスク上のハーフトーン膜の一部を除去することで形成する。さらに、露光時の照明として、周期性を持つパターンで有意性を持つ変形照明を用いる。これにより、疎領域および密領域の両方で、焦点深度および露光裕度を向上させることができるので、パターンの解像度を向上させることが可能となる。また、ハーフトーン膜を用いることにより、焦点ずれに起因する寸法変動を低減できる。また、パターンの疎密に起因するパターン寸法差を低減できる。さらに、遮光膜を用いたマスク場合、所定の露光量に対して、マスクの補助開口部がウエハに解像してしまう場合があるが、ハーフトーン膜を用いることで、マスクの補助開口部がウエハに解像しないようにできる。
【００４２】
図１は、ウエハＷ上の密領域におけるホールパターン（ハッチングを付す）Ｈの平面配置の一例を示している。ホールパターンＨは、仮想線Ｘｗ，Ｙｗの交点に配置されている。仮想線Ｘｗ，Ｙｗは、互いに直交している。仮想線Ｘｗ，ＹｗのピッチＤｗｘ，Ｄｗｙは、互いに等しく、双方とも集積回路パターンのピッチと等ピッチとなるように配置されている。
【００４３】
図２は、図１のホールパターンを転写するためのマスクＭＫの一例を示している。図２（ａ）はマスクＭＫの要部平面図、（ｂ）は（ａ）のＡ１−Ａ１線の断面図を示している。このマスクＭＫは、例えば実寸の１〜１０倍程度の寸法の集積回路パターンの原画を、縮小投影光学系等を通してウエハに転写するためのレチクルである。このマスクＭＫのマスク基板１は、例えば平面四角形に形成された厚さ６ｍｍ程度の透明な合成石英ガラス基板等からなる。マスク基板１の主面上には、ハーフトーン膜（ハッチングを付す）２が堆積されている。そして、そのハーフトーン膜２の一部が除去されて主開口部３および補助開口部４が形成されている。この主開口部３および補助開口部４は、仮想線（第１，第２の仮想線）Ｘｍ，Ｙｍの交点に配置されており、全体的に周期性を持った状態で規則的に配置されている。仮想線Ｘｍ，Ｙｍは、互いに直交している。仮想線Ｘｍ，ＹｍのピッチＤｍｘ，Ｄｍｙは、互いに等しく、上記ウエハでの仮想線Ｘｗ，ＹｗのピッチＤｗｘ，Ｄｗｙの１〜１０倍程度となる。主開口部３は、上記ホールパターンＨを転写するための開口パターンである。補助開口部４は、ウエハ上には解像されない開口パターンであり、その平面寸法は、主開口部３の平面寸法よりも相対的に小さくなっている。このような主開口部３および補助開口部４を透過した光と、ハーフトーン膜２を透過した光とでは、位相が１８０度反転するようになっている。このマスクＭＫを用いた露光時には露光光源に変形照明を用いる。露光方法は、上記したスキャニング露光、ステップ・アンド・スキャン露光またはステップ・アンド・リピート露光のいずれでも良い。
【００４４】
図３は、ウエハＷ上における疎密混在のホールパターンの平面配置を例示している。例えばＤＲＡＭ（Dynamic Random Access Memory）等のようなメモリ回路と論理回路とを混載する半導体集積回路装置やＣＭＩＳ（Complementary MIS）−ロジックを有する半導体集積回路装置等においては、同層のホールパターンに疎領域と密領域とが混在する場合がある。図３は、それを例示している。図３の左側は、ホールパターンＨが密集配置された密領域、図３の右側は、ホールパターンＨがまばらな疎領域を示している。ホールパターンＨの配置条件は、上記したのと同じである。ホールパターンＨの平面寸法は、例えば０．１６×０．１６μｍ程度である。ホールパターンＨのピッチ（すなわち、仮想線Ｘｗ，ＹｗのピッチＤｗｘ，Ｄｗｙ）は、例えば０．３２μｍ程度である。
【００４５】
図４は、図３のホールパターンＨを転写するためのマスクＭＫを例示している。図４（ａ）はマスクＭＫの要部平面図、（ｂ）は（ａ）のＡ２−Ａ２線の断面図を示している。ハーフトーン膜２の光透過率は、例えば３％〜２０％、７％〜２０％または１０〜２０％とした。本実施の形態では、例えば７％とした。主開口部３は、上記と同様、ホールパターンＨを転写するための開口パターンである。補助開口部４は、主開口部３の周囲の仮想線Ｘｍ，Ｙｍの交点にその中心が重なるように配置されている。本実施の形態においては、露光時に光強度を増加するために、疎密両方の領域の主開口部３の寸法に正のバイアスをかけており、そのウエハ上換算での寸法は、例えば２００ｎｍ×２００ｎｍ程度とした。また、補助開口部４は、露光時に解像しない程度とするために、例えば１４０ｎｍ×１４０ｎｍ程度とした。
【００４６】
次に、図４のマスクＭＫを用いた半導体集積回路装置の製造方法の一例を図５〜図８により説明する。図５〜図８の（ｂ）は、各図（ａ）のＡ３−Ａ３線の断面図である。なお、ここでは、ホールパターンとして、例えばコンタクトホールを形成する場合について説明する。
【００４７】
まず、図５に示すように、ウエハＷは、例えばシリコン単結晶からなり、その主面（素子が形成された素子形成面）上には、例えば酸化シリコン等からなる層間絶縁膜５が堆積されている。この層間絶縁膜５上には、フォトレジスト膜６が堆積されている。このようなウエハＷに対して、図４のマスクＭＫを用いて露光処理を施す。この際、露光光源に変形照明を用いる。これにより、マスクＭＫのパターン（主開口部のパターン）をフォトレジスト膜６に転写する。
【００４８】
続いて、ウエハＷに対して現像処理等を施すことにより、図６に示すように、フォトレジストパターン６Ａを形成する。フォトレジストパターン６Ａは、コンタクトホール形成領域はフォトレジスト膜６が除去されて層間絶縁膜５の上面一部が露出され、それ以外が覆われるように形成されている。なお、フォトレジストパターン６Ａにおいて層間絶縁膜５が露出されるコンタクトホール形成領域の平面形状は、例えば略円形状となっている。
【００４９】
その後、このフォトレジストパターン６Ａをエッチングマスクとして、ウエハＷに対してエッチング処理を施す。これにより、図７に示すように、フォトレジストパターン６Ａから露出する層間絶縁膜５を除去し、上記疎密の両領域の層間絶縁膜５にコンタクトホールＣＨを穿孔する。その後、フォトレジストパターン６Ａを図８に示すように除去する。コンタクトホールＣＨの底部からはウエハＷの主面またはウエハＷの主面上に形成されたゲート電極上面の一部が露出されている。コンタクトホールＣＨの平面形状は、例えば略円形状となっている。なお、ウエハＷは、最終的に、例えば平面四角形状の半導体チップに分割される。
【００５０】
図９は、ＣＭＩＳ−ロジック回路を有する半導体集積回路装置の密領域の具体的例を示している。図９（ａ）は半導体集積回路装置の要部平面図、（ｂ）は（ａ）のＡ４−Ａ４線の断面図を示している。
【００５１】
ウエハＷの主面から所定の深さには、ｐウエルＰＷＬおよびｎウエルが形成されている。また、ウエハＷの主面には、複数の活性領域Ｌとそれを取り囲む分離領域Ｓとが形成されている。活性領域Ｌには、ｎＭＩＳＱｎおよびｐＭＩＳＱｐが形成されている。また、分離領域Ｓは、例えば溝型となっている（トレンチアイソレーション）。ただし、分離領域Ｓは、溝型に限定されるものではなく、例えばＬＯＣＯＳ（Local Oxidization of Silicon）法を用いたフィールド絶縁膜で形成しても良い。
【００５２】
このウエハＷの主面上には、図９の上下方向に延在する複数の配線７が平行に配置されている。配線７は、例えば低抵抗ポリシリコンの単体膜、低抵抗ポリシリコン上にコバルトシリサイド等のようなシリサイド膜が堆積されたポリサイド膜または低抵抗ポリシリコン上に窒化タングステン等のようなバリア膜を介してタングステン等のような金属膜を堆積してなるポリメタル膜からなる。互いに隣接する配線７のピッチは、例えば０．３２μｍ程度である。この配線７において、活性領域Ｌと平面的に重なる部分がｎＭＩＳＱｎおよびｐＭＩＳＱｐのゲート電極Ｇとなっている。ゲート幅は、例えば０．１μｍ程度である。また、配線７において、分離領域Ｓと平面的に重なる一部には、他の部分よりも幅広の領域が形成されている。一方、活性領域Ｌにおいて、配線７と平面的に重なる部分がｎＭＩＳＱｎおよびｐＭＩＳＱｐのチャネル領域となっている。また、活性領域Ｌにおいて、ゲート電極Ｇの両側は、ソース・ドレイン用の一対の半導体領域８となっている。ｎＭＩＳＱｎの半導体領域８には、例えばリンまたはヒ素が導入され、ｐＭＩＳＱｐの半導体領域８には、例えばホウ素が導入されている。また、ゲート電極Ｇ下面とウエハＷ主面との間には、ゲート絶縁膜９が介在されている。ゲート絶縁膜９は、例えば酸化シリコン膜、窒化シリコンと酸化シリコンとの積層膜または高誘電体膜等からなる。
【００５３】
このようなウエハＷの主面上には、例えば酸化シリコンからなる層間絶縁膜５ａが堆積されている。この層間絶縁膜５ａには、複数のコンタクトホールＣＨ（ＣＨ１，ＣＨ２）が配置されている。コンタクトホールＣＨ１の底面からは半導体領域８の上面が露出されている。このコンタクトホールＣＨ１は、仮想線Ｘｗ，Ｙｗの交点にその中心が重なるように配置されている。一方、コンタクトホールＣＨ２の底面からは配線７の幅広の領域の上面が露出されている。このコンタクトホールＣＨ２は、仮想線Ｘｗ，Ｙｗの交点には配置されておらず、その交点に対して図９の横方向（仮想線Ｘｗの延在方向）に半ピッチずれた位置、すなわち、図９の横方向に互いに隣接する交点と交点との中間位置に配置されている。なお、図９（ｂ）の破線は、第１層配線１０Ａを示している。第１層配線１０Ａは、例えばアルミニウム、アルミニウム合金、タングステンまたは銅等のような金属膜からなり、コンタクトホールＣＨ（ＣＨ１，ＣＨ２）を通じて半導体領域８または配線７と電気的に接続される。
【００５４】
図１０は、図９のコンタクトホールＣＨを転写するためのマスクＭＫを例示している。図１０（ａ）はマスクＭＫの要部平面図、（ｂ）は（ａ）のＡ５−Ａ５線の断面図を示している。
【００５５】
主開口部（第１の主開口部）３ａ（３）は、上記コンタクトホールＣＨ１を転写するための開口パターンであり、仮想線Ｘｍ，Ｙｍの交点にその中心が重なるようにマスクＭＫに配置されている。また、主開口部（第２の主開口部）３ｂ（３）は、上記コンタクトホールＣＨ２を転写するための開口パターンである。この主開口部３ｂは、仮想線Ｘｍ，Ｙｍの交点上には配置されておらず、その交点に対して図１０の横方向（仮想線Ｘｍの延在方向）に半ピッチずれた位置、すなわち、図１０の横方向に互いに隣接する交点と交点との中間位置に配置されている。主開口部３ａ，３ｂの平面寸法は、共に等しく、上記主開口部３の平面寸法と同じである。
【００５６】
一方、補助開口部（第１の補助開口部）４ａ（４）は、仮想線Ｘｍ，Ｙｍの交点にその中心が重なるようにマスクＭＫに配置されている。また、補助開口部（第２の補助開口部）４ｂ（４）は、仮想線Ｘｍ，Ｙｍの交点上には配置されておらず、その交点に対して図１０の横方向（仮想線Ｘｍの延在方向）に半ピッチずれた位置、すなわち、図１０の横方向に互いに隣接する交点と交点との中間位置に配置されている。補助開口部４ａ，４ｂの平面寸法は、共に等しく、上記補助開口部４の平面寸法と同じである。
【００５７】
この変形例として、主開口部３ｂや補助開口部４ｂを、仮想線Ｙｍの延在方向に半ピッチずれた位置、すなわち、図１０の縦方向に互いに隣接する交点と交点との中間位置に配置する場合を例示できる。
【００５８】
図１１および図１２は、ＤＲＡＭ−ロジック混載回路を有する半導体集積回路装置の密領域の具体的例を示している。図１１は当該半導体集積回路装置の要部平面図、図１２は図１１のＡ６−Ａ６線の断面図を示している。
【００５９】
ウエハＷは、例えばｐ型のシリコン単結晶からなる。ウエハＷに形成されたｐウエルＰＷＬにＤＲＡＭのメモリセルが形成されている。メモリセルが形成された領域（メモリアレイ）のｐウエルＰＷＬは、ウエハＷを構成する半導体基板の他の領域に形成された入出力回路などからノイズが侵入するのを防ぐために、その下部に形成されたｎ型半導体領域１１によって上記半導体基板から電気的に分離されている。
【００６０】
メモリセルは、メモリセル選択用ＭＩＳＦＥＴＱｓの上部に情報蓄積用容量素子Ｃを配置したスタックド構造で構成されている。メモリセル選択用ＭＩＳＦＥＴＱｓはｎＭＩＳで構成され、ｐウエルＰＷＬの活性領域Ｌ内に形成されている。活性領域Ｌは、図１１のＸ方向（上記仮想線Ｘｗの延在方向に相当）に沿って真っ直ぐに延在する細長い島状のパターンで構成されており、それぞれの活性領域Ｌには、ソース、ドレインの一方（半導体領域８）を互いに共有するメモリセル選択用ＭＩＳ・ＦＥＴＱｓがＸ方向に隣接して２個形成されている。
【００６１】
活性領域Ｌを囲む分離領域Ｓは、ｐウエルＰＷＬに開孔した浅い溝に酸化シリコン膜等からなる絶縁膜を埋め込んで形成した溝型の素子分離部（トレンチアイソレーション）によって構成されている。この溝型の素子分離領域Ｓに埋め込まれた絶縁膜は、その表面が平坦化されている。このような溝型の素子分離領域Ｓは、活性領域Ｌの端部にバーズビーク(bird's beak)ができないので、ＬＯＣＯＳ（Local Oxidization of Silicon：選択酸化）法で形成された同一寸法の分離領域（フィールド酸化膜）に比べて活性領域Ｌの実効的な面積を大きくすることができる。
【００６２】
メモリセル選択用ＭＩＳＦＥＴＱｓは、主としてゲート絶縁膜９、ゲート電極Ｇおよびソース、ドレインを構成する一対のｎ型の半導体領域８、８によって構成されている。ゲート電極Ｇはワード線ＷＬと一体に構成されており、同一の幅、同一のスペースでＹ方向（上記仮想線Ｙｗの延在方向に相当）に沿って直線的に延在している。ゲート電極Ｇ（ワード線ＷＬ）は、例えば上記ポリメタル構造で形成されている。ポリメタル構造のゲート電極Ｇ（ワード線ＷＬ）は、多結晶シリコン膜やポリサイド膜で構成されたゲート電極に比べて電気抵抗が低いので、ワード線の信号遅延を低減することができる。ただし、ゲート電極Ｇを、多結晶シリコン膜の単体膜で構成しても良いし、上記ポリサイド構造としても良い。
【００６３】
メモリセル選択用ＭＩＳＦＥＴＱｓのゲート電極Ｇ（ワード線ＷＬ）の上部には窒化シリコン膜等からなるキャップ絶縁膜１４が形成されており、このキャップ絶縁膜１４の上部および側壁とゲート電極Ｇ（ワード線ＷＬ）の側壁とには、例えば窒化シリコン膜からなる絶縁膜１５が形成されている。メモリアレイのキャップ膜１４と絶縁膜１５は、メモリセル選択用ＭＩＳＦＥＴＱｓのソース、ドレイン（ｎ型の半導体領域８、８）の上部に、ゲート電極Ｇに対してセルフアライン（自己整合）でコンタクトホールＣＨ３（ＣＨ）を形成する際のエッチングストッパとして使用される。
【００６４】
メモリセル選択用ＭＩＳＦＥＴＱｓ上には、層間絶縁膜５ｂが形成されている。また、層間絶縁膜５ｂのさらに上には２層の酸化シリコン等からなる層間絶縁膜５ｃ，５ｄが形成されており、上層の絶縁膜５ｄは、その表面が平坦化されている。メモリセル選択用ＭＩＳＦＥＴＱｓのソース、ドレインを構成する一対のｎ型半導体領域８、９の上部には、層間絶縁膜５ｄ，５ｃ，５ｂを貫通するコンタクトホールＣＨ３（ＣＨ）が形成されている。コンタクトホールＣＨ３の平面的な配置は上記した配置条件に従っている。また、コンタクトホールＣＨ３を形成する際に用いるマスクの構造も上記したのと同じである。また、コンタクトホールＣＨ３の形成方法も、上記コンタクトホールＣＨの形成方法と同じなので説明を省略する。このようなコンタクトホールＣＨ３の内部には、例えばリン（Ｐ）をドープした低抵抗の多結晶シリコン膜で構成されたプラグ１６ａが埋め込まれている。コンタクトホールＣＨ３の底部のＸ方向の寸法は、対向する２本のゲート電極Ｇ（ワード線ＷＬ）の一方の側壁の絶縁膜１５と他方の側壁の絶縁膜１５とのスペースによって規定されている。すなわち、コンタクトホールＣＨ３は、ゲート電極Ｇ（ワード線ＷＬ）に対してセルフアラインで形成されている。
【００６５】
コンタクトホールＣＨ３，ＣＨ３のうち、一方のコンタクトホールＣＨ３のＹ方向（図１１の上下方向）の寸法は、活性領域ＬのＹ方向の寸法とほぼ同じである。これに対して、もう一方のコンタクトホールＣＨ３（２個のメモリセル選択用ＭＩＳ・ＦＥＴＱｓによって共有されたｎ型の半導体領域８上のコンタクトホール）のＹ方向の径は、活性領域ＬのＹ方向の寸法よりも大きい。すなわち、そのコンタクトホールＣＨ３は、Ｙ方向の径がＸ方向（図１１の左右方向）の径よりも大きい略長方形の平面パターンで構成されており、その一部は活性領域Ｌから外れて溝型の分離領域Ｓ上に平面的に延在している。コンタクトホールＣＨ３をこのようなパターンで構成することにより、コンタクトホールＣＨ３を介してビット線ＢＬとｎ型の半導体領域８とを電気的に接続する際に、ビット線ＢＬの幅を一部で太くして活性領域Ｌの上部まで延在したり、活性領域Ｌの一部をビット線ＢＬ方向に延在したりしなくともよいので、メモリセルサイズを縮小することが可能となる。
【００６６】
絶縁膜５ｄ上には絶縁膜５ｅが堆積されている。コンタクトホールＣＨ３上の絶縁膜５ｅにはスルーホールＴＨ１が形成されており、その内部には下層から順にＴｉ（チタン）膜、ＴｉＮ（窒化チタン）膜およびＷ膜を積層した導電膜からなるプラグが埋め込まれている。スルーホールＴＨ１は、活性領域Ｌから外れた溝型の分離領域Ｓの上方に配置されている。このスルーホールＴＨ１の平面的な配置は上記したコンタクトホールＣＨの配置条件と同じである。また、スルーホールＴＨ１を形成する際に用いるマスクの構造も上記したコンタクトホールＣＨ形成用のマスクと同じ構造となっている。また、スルーホールＴＨ１の形成方法も、上記コンタクトホールＣＨの形成方法と同じなので説明を省略する。
【００６７】
層間絶縁膜５ｅ上にはビット線ＢＬが形成されている。ビット線ＢＬは溝型の素子分離領域Ｓの上方に配置されており、同一の幅、同一のスペースでＸ方向に沿って直線的に延在している。ビット線ＢＬは、例えばタングステン膜で構成されており、上記スルーホールＴＨ１およびその下部の層間絶縁膜５ｅ、５ｄ、５ｃ、５ｂおよびゲート絶縁膜９に形成されたコンタクトホールＣＨ３を通じてメモリセル選択用ＭＩＳ・ＦＥＴＱｓのソース、ドレインの一方（２個のメモリセル選択用ＭＩＳ・ＦＥＴＱｓによって共有されたｎ型半導体領域８）と電気的に接続されている。
【００６８】
ビット線ＢＬ上には、例えば酸化シリコンからなる層間絶縁膜５ｆ，５ｇが形成されている。上層の層間絶縁膜５ｇは、その表面が平坦化されている。メモリセルアレイの層間絶縁膜５ｇ上には窒化シリコン等からなる層間絶縁膜５ｈが形成されており、その上には情報蓄積用容量素子Ｃが形成されている。情報蓄積用容量素子Ｃは、下部電極（蓄積電極）１７ａと上部電極（プレート電極）１７ｂとそれらの間に設けられたＴａ2Ｏ5（酸化タンタル）等からなる容量絶縁膜（誘電体膜）１７ｃとによって構成されている。下部電極１７ａは、例えばＰ（リン）がドープされた低抵抗多結晶シリコン膜からなり、上部電極１７ｂは、例えばＴｉＮ膜からなる。情報蓄積用容量素子Ｃの下部電極１７ａは、絶縁膜５ｈおよびその下層の絶縁膜５ｇ，５ｆ，５ｅを貫通するスルーホールＴＨ２内に埋め込まれたプラグ１６ｂを通じてコンタクトホールＣＨ３内のプラグ１６ａと電気的に接続され、さらにこのプラグ１６ａを介してメモリセル選択用ＭＩＳ・ＦＥＴＱｓのソース、ドレインの他方（半導体領域８）と電気的に接続されている。
【００６９】
情報蓄積用容量素子Ｃの上部には、２層の酸化シリコン等からなる層間絶縁膜５ｉが形成され、さらにその上部には第２層配線１０Ｂが形成されている。この第２層配線１０Ｂ上には２層の酸化シリコン等からなる層間絶縁膜５ｊ，５ｋが形成されている。層間絶縁膜５ｋ上には第３層配線１０Ｃが形成されている。第２、第３層配線１０Ｂ，１０Ｃは、例えばＡｌ（アルミニウム）合金を主体とする導電膜で構成されている。
【００７０】
次に、本実施の形態において用いた露光装置の一例を図１３および図１４によって説明する。
【００７１】
露光装置２０の露光条件は、例えば次の通りである。すなわち、露光光源２０ａの露光光には、例えばＫｒＦエキシマレーザ光（露光波長λ＝２４８ｎｍ）を用いた。ただし、露光光は、上記したものに限定されるものではなく種々変更可能であり、例えば波長が１９３ｎｍのＡｒＦエキシマレーザや波長が１５７ｎｍのＦ2レーザを用いても良い。光学レンズの開口数ＮＡは、例えば０．６とした。露光方法は、例えば上記したスキャニング露光、ステップ・アンド・スキャン露光またはステップ・アンド・リピート露光とした。
【００７２】
露光光源２０ａから発する光は、フライアイレンズ２０ｂ、アパーチャ２０ｃ、コンデンサレンズ２０ｄ１、２０ｄ２及びミラー２０ｅを介してマスクＭＫを照明する。光学条件のうち、アパーチャ２０ｃの開口部の形状を図１４の変形照明の形状で調整した。このように変形照明を用い、上記構造のマスクを用いることにより、上記疎領域および密領域の両方で焦点深度および露光裕度を向上させることができるので、解像度を向上させることができる。また、焦点ずれに対する寸法変動およびパターンの疎密に起因するパターン寸法差を低減できる。さらに、所定の露光量に対して、マスク上の補助開口部がウエハ上に解像しないようにできる。図１４（ａ）は４開口照明を示し、（ｂ）は輪帯照明を示している。４開口照明および輪帯照明において、開口部の中心の光軸からの距離ＬＤは、例えば０．６５程度である。４開口照明において開口部の半径は、例えば０．２程度である。距離ＬＤの最適値は、ＬＤ＝（１／（２Ｄ））λ／ＮＡである。Ｄは、上記仮想線Ｘｗ，ＹｗのピッチＤｗｘ，Ｄｗｙである。例えば上記数値を上式に代入すると、ＬＤ＝（１／２×０．３２）０．２４８／０．６＝０．６４５、従って、約０．６５程度である。ここでは、Ｄｗｘ＝Ｄｗｙである。４開口照明の場合は、開口部が必要とされる縦方向・横方向の周期パターンピッチに最適化されているので、露光状態を良好にできる。また、輪帯照明の場合は、開口部が必要とされる縦方向・横方向の周期パターンピッチに最適化されている他、それ以外の斜め方向のパターンピッチにも対応しているので実用的見地から汎用性がある。
【００７３】
図１３のマスクＭＫ上には異物付着によるパターン転写不良等を防止するためのペリクルＰＥが設けられている。マスク２６上に描かれたマスクパターンは、投影レンズ２０ｆを介して試料基板であるウエハＷ上に投影される。なお、マスクＭＫは、マスク位置制御手段２０ｇで制御されたマスクステージ２０ｈ上に載置され、その中心と投影レンズ２０ｆの光軸とは正確に位置合わせがなされている。ウエハＷは、ウエハステージ２０ｉ上に真空吸着されている。ウエハステージ２０ｉは、投影レンズ２０ｆの光軸方向、すなわちＺ方向に移動可能なＺステージ２０ｊ上に載置され、さらにＸＹステージ２０ｋ上に搭載されている。Ｚステージ２０ｊ及びＸＹステージ２０ｋは、主制御系２０ｍからの制御命令に応じてそれぞれの駆動手段２０ｎ１，２０ｎ２によって駆動されるので、所望の露光位置に移動可能である。その位置はＺステージ２０ｊに固定されたミラー２０ｐの位置として、レーザ測長機２０ｑで正確にモニタされている。また、ウエハＷ（基板１）の表面位置は、通常の露光装置が有する焦点位置検出手段で計測される。計測結果に応じてＺステージ２０ｊを駆動させることにより、ウエハＷの表面は常に投影レンズ２０ｆの結像面と一致させることができる。
【００７４】
ウエハＷ上に形成された回路パターンに対してマスクＭＫ上の回路パターンを重ね合わせ露光する場合、ウエハＷ上に形成されたマークパターンの位置をアライメント検出光学系２０ｒを用いて検出し、その検出結果からウエハＷを位置決めして重ね合わせ転写する。主制御系２０ｍはネットワーク装置２０ｓと電気的に接続されており、露光装置２０の状態の遠隔監視等が可能となっている。
【００７５】
図１５は、本発明のマスク（ハーフトーンマスク）を用いた場合と、本発明者が検討したマスク（例えば前記特開平１１−１３５４０２に代表される技術：バイナリマスク）を用いた場合とで、焦点深度特性（ホール径の焦点ずれ依存性）をシミュレーションにより比較した結果を示している。なお、光近接効果補正（ＯＰＣ）については後述の他の実施の形態で説明する。
【００７６】
シミュレーションの露光強度はフォーカスずれが零（０）において、密パターンの転写パターン（ホールパターン）の直径が、例えば０．１６μｍ程度になる値とした。密パターンに関しては、本発明のマスクを用いた場合（黒塗りの三角）と本発明者が検討したマスクを用いた場合（黒塗りの四角）とが重なっており、双方間で有意差はない。一方、疎パターンに関しては、本発明のマスクを用いた場合（白抜きの三角）が、本発明者が検討したマスクを用いた場合（白抜きの四角）よりもパターンの寸法差が約７ｎｍ程度改善されることが分かった。
【００７７】
また、図１６は、露光量に対する疎領域におけるホールパターン径のシミュレーション結果を示している。白抜きの三角および四角形状のプロットは、マスク上の補助開口部が解像することを示している。補助開口部が解像するか否かの判定はマージンを考慮して、非解像のためには補助開口部における露光強度が解像露光強度の８０％以下となるようにした。本発明者が検討した技術では、ホールパターンの直径が所望の１６０ｎｍ程度になる露光量でマスクの補助開口部がウエハ上に解像してしまい適用できない。これに対して、本発明のマスクでは、マスクの補助開口部がウエハ上に解像せず、適用可能であることが分かる。
【００７８】
このように、本実施の形態１によれば、以下の効果が得られる。
(1).露光処理に際して、上記構造のマスクを用い、かつ、変形照明を用いることにより、パターンの解像度を向上させることが可能となる。
(2).露光処理に際して、上記構造のマスクを用い、かつ、変形照明を用いることにより、疎領域と密領域とにおけるパターンの寸法差を低減することが可能となる。
(3).露光処理に際して、上記構造のマスクを用い、かつ、変形照明を用いることにより、パターンの寸法精度を向上させることが可能となる。
(4).上記(1)〜(3)により、半導体集積回路装置の性能および信頼性を向上させることが可能となる。
【００７９】
（実施の形態２）
上記構造の本発明のマスクの場合、疎密パターン間の寸法差が２０ｎｍ程度と大きく、前記図３のホールパターンＨを寸法精度±１０％で形成することができない場合がある。
【００８０】
そこで、本実施の形態においては、近接効果補正を適用する。この近接効果補正は、上記疎領域のホールパターンを転写するマスク上の主開口部、上記密領域のホールパターンを転写するマスク上の主開口部のうち周囲に他のホールパターンを転写するための主開口部が配置されない主開口部、または、その両方の主開口部に対して行うことが好ましい。それ以外の構成は、前記実施の形態１と同じである。
【００８１】
図１７は、本実施の形態にかかるマスクを使用して形成されるホールパターンＨを有するウエハの要部平面図を例示し、図１８は、本実施の形態にかかるホールパターンＨの形成に用いたマスクの一例を示している。なお、図１８（ａ）はマスクの要部平面図、（ｂ）は（ａ）のＡ７−Ａ７線の断面図を示している。
【００８２】
ウエハＷ上の仮想線Ｘｗ，Ｙｗの交点Ｐ１に配置されたホールパターンＨを形成するためのマスクＭＫにおける主開口部３のＯＰＣ値ΔＤopc（Ｌｅｆｔ）は、ウエハ上の仮想線Ｘｗ，Ｙｗの交点Ｐ２，Ｐ３，Ｐ４におけるホールパターンの有無に応じ、それぞれの交点Ｐ１，Ｐ２，Ｐ３，Ｐ４の相対的位置により決まる補正値を積算することで求められる。この例では、交点Ｐ２，Ｐ３にホールパターンが配置されておらず、それぞれに応じた補正値を積算する。図１８のマスクＭＫの主開口部３ａ１は、近接効果補正の前の開口パターンを示しており、主開口部３ａ２は、近接効果補正の後の開口パターンを示している。近接効果補正の後の主開口部３ａ２の寸法は、他の主開口部３の寸法よりも大きくなっている。
【００８３】
図３の疎領域のホールパターンＨを形成するための図４のマスクＭＫの主開口部３に近接効果補正を適用したときの効果をシミュレーションにより求めた。補助開口部４のウエハ上換算の平面寸法は、上記したように、例えば１４０ｎｍ×１４０ｎｍ程度であり、近接効果補正ΔＤopcを各方向に、例えば１０ｎｍ程度とし、主開口部３のウエハ上換算の平面寸法を、例えば２２０ｎｍ×２２０ｎｍ程度とした。その結果、前記図１５の焦点深度特性に示すように、パターンの寸法精度が±１０％で焦点深度が±０．３μｍとなり、図３の疎領域のホールパターンＨを転写することができた。すなわち、本実施の形態によれば、前記実施の形態１で得られる効果の他に、疎領域と密領域との境界に位置するホールパターンＨを寸法精度±１０％で形成することができる、という効果が得られる。
【００８４】
変形例としてマスクＭＫのハーフトーン膜２を、例えばクロムの単体膜またはクロムと酸化クロムとの積層膜からなる遮光膜に代える構造を例示できる。この場合も、上記効果を得ることができる。
【００８５】
（実施の形態３）
前記実施の形態２においては、マスクの主開口部に対して近接効果補正を適用する場合について説明したが、本実施の形態においては、前記実施の形態２と同様の理由からマスクの補助開口部に対して近接効果補正を行う場合について説明する。
【００８６】
図１９は、本実施の形態にかかるマスクを使用して形成されるホールパターンＨを有するウエハＷの要部平面図を例示し、図２０は、本実施の形態にかかるホールパターンＨの形成に用いたマスクＭＫの一例を示している。なお、図２０（ａ）はマスクＭＫの要部平面図、（ｂ）は（ａ）のＡ８−Ａ８線の断面図を示している。
【００８７】
ここでは、ウエハＷ上の仮想線Ｘｗ，Ｙｗの交点Ｐ５にホールパターンＨが配置されていない場合が例示されている。図２０のマスクＭＫにおいて、図１９のウエハＷ上の交点Ｐ５に対応する位置には補助開口部４（４ａ１，４ａ２）が配置される。この補助開口部４ａ１は、近接効果補正の前の開口パターンを示し、補助開口部４ａ２は、近接効果補正の後の開口パターンを示している。補助開口部４ａ１に対するＯＰＣ値Δｄopc（Ｌｅｆｔ）は、図１９のウエハＷ上の仮想線Ｘｗ，Ｙｗの交点Ｐ６，Ｐ７，Ｐ８におけるホールパターンの有無に応じ、それぞれの交点Ｐ５，Ｐ６，Ｐ７，Ｐ８の相対的位置により決まる補正値を積算することで求められる。この例では、交点Ｐ６，Ｐ７にホールパターンが配置されておらず、それぞれに応じた補正値を積算する。近接効果補正の後の補助開口部４ａ２の寸法は、補正前よりも若干大きくなっている。この補正により、疎領域において、ホールパターンを形成するための主開口部３の周りの補助開口部４が大きくなることから、疎密差を低減できる。また、密領域での補助開口部４の非解像に対するマージンに関しても密領域での補助開口部４が相対的に小さくなることで改善できる。
【００８８】
本実施の形態３においても変形例としてマスクＭＫのハーフトーン膜２を、例えばクロムの単体膜またはクロムと酸化クロムとの積層膜からなる遮光膜に代える構造とすることができる。また、それと前記実施の形態２で述べた変形例とを組み合わせることもできる。これらの場合も、上記効果を得ることができる。
【００８９】
（実施の形態４）
本実施の形態においては、前記マスク上の補助開口部の配置方法の一例について説明する。
【００９０】
図２１は、ホールパターンＨの設計データを模式的に示している。ここでは、疎領域（図２１の右側）および密領域（図２１の左側）におけるホールパターンＨの配置を例示している。ホールパターンＨは、仮想線Ｘｗ，Ｙｗの交点に配置されている。
【００９１】
本実施の形態においては、ホールパターンＨが配置されている上記交点を囲む交点をマスク上の補助開口部の配置領域Ｂ（網掛けハッチングを付す）とし、この配置領域Ｂ内において、ホールパターンＨが配置されていない上記交点に補助開口部を配置することとした。この配置領域Ｂは、ホールパターンＨをパターンピッチの２倍の長さブローデンさせて自動的に形成される領域である。
【００９２】
図２２は、上記配置方法により作成されたマスクＭＫを示している。図２２（ａ）は、そのマスクＭＫの要部平面図、（ｂ）は（ａ）のＡ９−Ａ９線の断面図を示している。上記ホールパターンＨを転写するための主開口部３の周りの仮想線Ｘｍ，Ｙｍの交点に、主開口部３を取り囲むように補助開口部４が配置されている。
【００９３】
このように、補助開口部４の有効領域を決め、そこに補助開口部４を配置することにより、無駄な補助開口部４を形成してしまうのを防止できる。このため、マスク製造時において無駄なパターンを描画することを防止できる。したがって、マスクＭＫのパターン描画時間を短縮でき、マスクＭＫの製造時間を短縮できる。その結果、半導体集積回路装置の開発期間や製造期間を短縮できる。
【００９４】
このようなマスク上の補助開口部の配置方法は、遮光膜としてクロムの単体膜またはクロムと酸化クロムとの積層膜等を用いるマスクにおいても適用できる。また、それと前記実施の形態２，３で述べた変形例とを組み合わせることもできる。これらの場合も上記効果を得ることができる。
【００９５】
（実施の形態５）
本実施の形態においては、前記仮想線の配置に一部ずれがある場合について説明する。
【００９６】
図２３は、複数のホールパターンＨが配置されたウエハＷの要部平面図を示している。ウエハＷの領域Ｃ，Ｄにおいて仮想線Ｘｗはずれもなく同一ピッチで配置されている。しかし、領域Ｃの仮想線Ｙｗ１と、領域Ｄの仮想線Ｙｗ２とは、間隔は同じだが、ピッチが互いに半ピッチずれている。
【００９７】
図２４（ａ）は、上記図２３のホールパターンＨを転写する場合のマスクＭＫの要部平面図を示している。図２４（ｂ），（ｃ）は、パターン配置が密な場合と疎な場合とにおける主開口部３の補正を示す説明図である。このマスクＭＫの断面は前記しているのと同じである。仮想線Ｙｍ１，Ｙｍ２も半ピッチずれている。
【００９８】
この場合、図２３の領域Ｃ，Ｄの境界領域に当たる領域に配置される開口部（主開口部３や補助開口部４）に対して、前記実施の形態２，３で説明した近接効果補正を行うことが好ましい。そして、その境界領域の開口部に対する補正は、上記境界領域以外の領域に配置される開口部（主開口部３や補助開口部４）に対する補正とは異なる補正量となるようにする。例えば境界領域にあるウエハ上の仮想線Ｘｗ，Ｙｗ２の交点Ｐ９に配置されたホールパターンＨを形成するためのマスクＭＫにおける主開口部３のＯＰＣ値ΔＤｏｐｃ（ｅｄｇｅ）はウエハ上の仮想線Ｘｗ，Ｙｗ１の交点Ｐ１０，Ｐ１１におけるホールパターンの有無に応じ、それぞれの交点Ｐ９，Ｐ１０，Ｐ１１の相対位置より決まる補正量を積算することで求められる。ホールパターンＨがパターンピッチの半分程度の場合（密な配置の場合）、ΔＤｏｐｃ（ｅｄｇｅ）の値は上記境界領域以外のＯＰＣ値より小さくすることが望ましい（図２４（ｂ））。また、ホールパターンＨのＸ方向のピッチが大きい場合（疎な配置の場合）は、ΔＤｏｐｃ（ｅｄｇｅ）の値は上記境界領域以外のＯＰＣ値と同じかまたは大きくすることが望ましい（図２４（ｃ））。補助開口部４に関しても同じようにＯＰＣ値を決める。なお、図２４（ａ）では、１つの主開口部３のみに補正をかけた図を例示しているが、実際には、境界領域（破線で囲まれた領域）内の主開口部３や補助開口部４に補正を行う。
【００９９】
これにより、上記のようにパターン配置にずれがある場合においても良好にパターンの転写が可能となる。したがって、実際の半導体集積回路装置のパターン転写に対応することが可能となる。また、半導体集積回路装置の信頼性および歩留まりの向上を図ることが可能となる。
【０１００】
このようなパターンずれに対応する方法は、遮光膜としてクロムの単体膜またはクロムと酸化クロムとの積層膜等を用いるマスクにおいても適用できる。また、それと前記実施の形態２〜４で述べた変形例とを組み合わせることもできる。これらの場合も上記効果を得ることができる。
【０１０１】
（実施の形態６）
本実施の形態においては、前記仮想線の縦横のピッチが異なる場合の一例を説明する。
【０１０２】
図２５は、ウエハＷの要部平面図を示している。ここでは、仮想線Ｘｗ，ＹｗのピッチＤｗｙ，Ｄｗｘが異なり、ピッチＤｗｘの方が、ピッチＤｗｙよりも長い場合が例示されている。また、図２６は、その場合のマスクＭＫの要部平面図を示している。仮想線Ｘｍ，ＹｍのピッチＤｍｙ，Ｄｍｘが異なり、ピッチＤｍｘの方が、ピッチＤｍｙよりも長くなる。また、図２７は、この場合に用いる露光装置の照明系の一例として４開口照明が示されている。４開口照明における開口部の中心の光軸からの距離ＬＤは、前記した通りである。ここで、前記仮想線のピッチＤｗｘ，Ｄｗｙは、縦横独立に決めることができ、それぞれのピッチに応じて上記４開口照明の開口部中心の光軸からの距離ＬＤｘ，ＬＤｙの最適値を決めることが可能である。図２７では、距離ＬＤｘ，ＬＤｙが異なり、距離ＬＤｙの方が距離ＬＤｘよりも長くなっている。
【０１０３】
また、この場合、上記近接効果補正も、仮想線Ｘｍ，Ｙｍの縦方向と横方向とで独立に行う。図２５のように、横方向のピッチＤｘｗが大きく、所望のホールパターンＨが縦横に同じサイズの場合は、縦方向の近接効果補正値を横方向の近接効果補正値よりも大きくすることが好ましい。
【０１０４】
これにより、上記のように仮想線の縦横ピッチが異なる場合においても良好にパターンの転写が可能となる。したがって、実際の半導体集積回路装置のパターン転写に対応することが可能となる。また、半導体集積回路装置の信頼性および歩留まりの向上を図ることが可能となる。
【０１０５】
このような仮想線の縦横ピッチの違いに対応する方法は、遮光膜としてクロムの単体膜またはクロムと酸化クロムとの積層膜等を用いるマスクにおいても適用できる。また、それと前記実施の形態２〜５で述べた変形例とを組み合わせることもできる。これらの場合も上記効果を得ることができる。
【０１０６】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０１０７】
例えば前記実施の形態においては、ＤＲＡＭのメモリセルのキャパシタがクラウン型のものを示したが、これに限定されるものではなく種々変更可能であり、例えばフィン型のものにも適用可能である。
【０１０８】
また、前記実施の形態においては、配線構造が通常の配線構造の場合について説明したが、これに限定されるものではなく、例えば絶縁膜に掘られた溝や孔内に導体膜を埋め込むことで配線やプラグを形成する、いわゆるダマシン配線構造のものにも適用可能である。
【０１０９】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるＣＭＩＳ−ロジックを有する半導体集積回路装置またはＤＲＡＭ−ロジック混成回路を有する半導体集積回路装置の製造に適用した場合について説明したが、それに限定されるものではなく、例えばＳＲＡＭ（Static Random Access Memory）またはフラッシュメモリ（ＥＥＰＲＯＭ；Electric Erasable Programmable Read Only Memory）等のようなメモリ回路を有する半導体集積回路装置、マイクロプロセッサ等のような論理回路を有する半導体集積回路装置あるいは上記メモリ回路と論理回路とを同一半導体基板に設けている混載型の半導体集積回路装置の製造方法にも適用できる。
【０１１０】
【発明の効果】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下の通りである。
(1).本発明によれば、変形照明による露光光をフォトマスクを介して半導体ウエハ上のフォトレジスト膜に照射することにより前記半導体ウエハに所定のパターンを転写する露光処理に際し、そのフォトマスクとして、マスク基板上のハーフトーン膜の一部を除去することで形成された開口部であって前記所定のパターンを転写するための主開口部および前記ハーフトーン膜の一部を除去することで形成された開口部であって前記半導体ウエハ上には解像されない補助開口部が周期性を持つように配置されたフォトマスクを用いることにより、所定のパターンの解像度を向上させることが可能となる。
(2).本発明によれば、変形照明による露光光をフォトマスクを介して半導体ウエハ上のフォトレジスト膜に照射することにより前記半導体ウエハに所定のパターンを転写する露光処理に際し、そのフォトマスクとして、マスク基板上のハーフトーン膜の一部を除去することで形成された開口部であって前記所定のパターンを転写するための主開口部および前記ハーフトーン膜の一部を除去することで形成された開口部であって前記半導体ウエハ上には解像されない補助開口部が周期性を持つように配置されたフォトマスクを用いることにより、前記所定のパターンが相対的に疎に配置された疎領域と、前記所定のパターンが相対的に密に配置された密領域とにおけるパターンの寸法差を低減することが可能となる。
(3).本発明によれば、変形照明による露光光をフォトマスクを介して半導体ウエハ上のフォトレジスト膜に照射することにより前記半導体ウエハに所定のパターンを転写する露光処理に際し、そのフォトマスクとして、マスク基板上のハーフトーン膜の一部を除去することで形成された開口部であって前記所定のパターンを転写するための主開口部および前記ハーフトーン膜の一部を除去することで形成された開口部であって前記半導体ウエハ上には解像されない補助開口部が周期性を持つように配置されたフォトマスクを用いることにより、前記所定のパターンが相対的に疎に配置された疎領域と、前記所定のパターンが相対的に密に配置された密領域との境界に存在するパターンの寸法精度を向上させることが可能となる。
【図面の簡単な説明】
【図１】本発明の一実施の形態である半導体集積回路装置の要部平面図である。
【図２】（ａ）は図１の半導体集積回路装置のパターンを転写するのに用いたフォトマスクの要部平面図、（ｂ）は（ａ）のＡ１−Ａ１線の断面図である。
【図３】本発明の一実施の形態である半導体集積回路装置の要部平面図である。
【図４】（ａ）は図３の半導体集積回路装置のパターンを転写するのに用いたフォトマスクの要部平面図、（ｂ）は（ａ）のＡ２−Ａ２線の断面図である。
【図５】（ａ）は図４のフォトマスクを用いた半導体集積回路装置の製造工程中の要部平面図、（ｂ）は（ａ）のＡ３−Ａ３線の断面図である。
【図６】（ａ）は図５に続く半導体集積回路装置の製造工程中の要部平面図、（ｂ）は（ａ）のＡ３−Ａ３線の断面図である。
【図７】（ａ）は図６に続く半導体集積回路装置の製造工程中の要部平面図、（ｂ）は（ａ）のＡ３−Ａ３線の断面図である。
【図８】（ａ）は図７に続く半導体集積回路装置の製造工程中の要部平面図、（ｂ）は（ａ）のＡ３−Ａ３線の断面図である。
【図９】（ａ）は本発明の一実施の形態であるＣＭＩＳ−ロジック回路を有する半導体集積回路装置の密領域の要部平面図、（ｂ）は（ａ）のＡ４−Ａ４線の断面図である。
【図１０】（ａ）は図９の半導体集積回路装置のパターン転写用のマスクの要部平面図、（ｂ）は（ａ）のＡ５−Ａ５線の断面図である。
【図１１】本発明の一実施の形態であるＤＲＡＭ−ロジック混載回路を有する半導体集積回路装置の密領域の要部平面図である。
【図１２】図１１のＡ６−Ａ６線の断面図である。
【図１３】本発明の一実施の形態である半導体集積回路装置の製造時に用いた露光装置の一例の説明図である。
【図１４】（ａ）は図１３の露光装置の照明系の一例であって４開口照明の平面図、（ｂ）は図１３の露光装置の照明系の他の一例であって輪帯照明の平面図である。
【図１５】本発明および検討例におけるホール径の焦点ずれ依存性を示すグラフ図である。
【図１６】本発明および検討例における疎領域のホールパターン径の露光量依存性を示すグラフ図である。
【図１７】本発明の他の本実施の形態にかかるフォトマスクを使用して形成されるホールパターンを有するウエハの要部平面図である。
【図１８】（ａ）は図１７のホールパターンの形成に用いたフォトマスクの一例の要部平面図、（ｂ）は（ａ）のＡ７−Ａ７線の断面図である。
【図１９】本発明のさらに他の本実施の形態にかかるフォトマスクを使用して形成されるホールパターンを有するウエハの要部平面図である。
【図２０】（ａ）は図１９のホールパターンの形成に用いたフォトマスクの一例の要部平面図、（ｂ）は（ａ）のＡ８−Ａ８線の断面図である。
【図２１】本発明の一実施の形態におけるフォトマスク上のパターンの配置方法を説明する説明図である。
【図２２】（ａ）は図２１の配置方法によってパターンが配置されたフォトマスクの要部平面図、（ｂ）は（ａ）のＡ９−Ａ９線の断面図である。
【図２３】本発明の別の本実施の形態にかかるフォトマスクを使用して形成されるホールパターンを有するウエハの要部平面図である。
【図２４】（ａ）は図２３のホールパターンの形成に用いたフォトマスクの一例の要部平面図、（ｂ），（ｃ）は、パターン配置が密な場合と疎な場合とにおける主開口部３の補正を示す説明図である。
【図２５】本発明のさらに別の本実施の形態にかかるフォトマスクを使用して形成されるホールパターンを有するウエハの要部平面図である。
【図２６】図２５のホールパターンの形成に用いたフォトマスクの一例の要部平面図である。
【図２７】図２５のホールパターンを転写する際に用いた露光装置の照明系の一例の平面図である。
【符号の説明】
１  マスク基板
２  ハーフトーン膜
３，３ａ，３ｂ  主開口部
３ａ１  主開口部
３ａ２  主開口部
４，４ａ，４ｂ  補助開口部
４ａ１  補助開口部
４ａ２  補助開口部
５，５ａ〜５ｋ  層間絶縁膜
６  フォトレジスト膜
６Ａ  フォトレジストパターン
７  配線
８  半導体領域
８ａ，８ｂ  半導体領域
９  ゲート絶縁膜
１０Ａ  第１層配線
１０Ｂ  第２層配線
１０Ｃ  第３層配線
１１  ｎ型半導体領域
１４  絶縁膜
１５  絶縁膜
１６ａ，１６ｂ  プラグ
１７ａ  下部電極
１７ｂ  上部電極
１７ｃ  容量絶縁膜
２０  露光装置
２０ａ  露光光源
２０ｂ  フライアイレンズ
２０ｃ  アパーチャ
２０ｄ１，２０ｄ２  コンデンサレンズ
２０ｅ  ミラー
２０ｆ  投影レンズ
２０ｇ  マスク位置制御手段
２０ｈ  マスクステージ
２０ｉ  ウエハステージ
２０ｊ  Ｚステージ
２０ｋ  ＸＹステージ
２０ｍ  主制御系
２０ｎ１，２０ｎ２  駆動手段
２０ｐ  ミラー
２０ｑ  レーザ測長機
２０ｒ  アライメント検出光学系
２０ｓ  ネットワーク装置
Ｑp  ｐチャネル型のＭＩＳ・ＦＥＴ
Ｑn  ｎチャネル型のＭＩＳ・ＦＥＴ
Ｇ  ゲート電極
Ｌ  活性領域
Ｓ  分離領域
ＭＫ  フォトマスク
Ｗ  半導体ウエハ
Ｈ  ホールパターン
ＣＨ，ＣＨ１〜ＣＨ３  コンタクトホール
ＴＨ１，ＴＨ２  スルーホール
Ｘｗ，Ｙｗ，Ｙｗ１，Ｙｗ２  仮想線
Ｘｍ，Ｙｍ，Ｙｍ１，Ｙｍ２  仮想線
Ｄｗｘ，Ｄｗｙ  ピッチ
Ｄｍｘ，Ｄｍｙ  ピッチ
ＬＤ，ＬＤｘ，ＬＤｙ  距離
Ｃ，Ｄ  領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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