(57)【特許請求の範囲】
【請求項１】
メモリセルアレイと、
前記メモリセルアレイに格納されるワードデータを構成する16ビットのうち上位ビットの各データ線および下位ビットの各データ線が交互に隣り合うように配置されたデータ線アレイと、
ワードデータ読み出しモードにおけるデータ読み出し時には前記16ビットのデータ線の全てを選択し、バイトデータ読み出しモードにおけるデータ読み出し時には前記16ビットのデータ線のうちで１本おきのデータ線を選択し、この選択データ線を充電してデータ読み出しを行う読み出し回路と、
前記バイトデータ読み出しモードにおけるデータ読み出し時に、前記16ビットのデータ線のうちで前記読み出し回路により選択されなかった非選択データ線を選択して充電する充電回路
とを具備することを特徴とする半導体記憶装置。
【請求項２】
前記データ線アレイの両端のデータ線の外側で前記両端のデータ線に隣り合うように配置され、前記非選択データ線と同様に充電されるダミーデータ線をさらに具備することを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記読み出し回路は、前記バイトデータ読み出しモードにおけるデータ読み出し時に、前記データ線アレイのうちで上位ビットまたは下位ビットのデータ線を選択的に接続可能であることを特徴とする請求項１または２記載の半導体記憶装置。
【請求項４】
前記充電回路は、前記非選択データ線を前記選択データ線の読み出し電位と同等の電位まで充電する負荷トランジスタを有することを特徴とする請求項１乃至３のいずれか１項に記載の半導体記憶装置。
【請求項５】
前記充電回路は、前記読み出し回路のセンスアンプと同等の充電機能を有するセンスアンプによって、前記非選択データ線を前記選択データ線の読み出し電位と同等の電位まで充電することを特徴とする請求項１乃至３のいずれか１項に記載の半導体記憶装置。
【請求項６】
前記充電回路は、前記読み出し回路による選択データ線の充電開始と同時に前記非選択データ線の充電を開始することを特徴とする請求項１乃至５のいずれか１項に記載の半導体記憶装置。
【請求項７】
前記バイトデータ読み出しモードにおけるデータ読み出し時に、前記選択されたデータ線の電位の初期値を揃えるための放電用トランジスタをさらに具備することを特徴とする請求項１乃至６のいずれか１項に記載の半導体記憶装置。
【請求項８】
メモリセルアレイと、
前記メモリセルアレイに格納されるワードデータを構成する16ビットのうち上位ビットのデータ線群および下位ビットのデータ線群が隣り合うように配置されたデータ線アレイと、
前記データ線アレイの両端のデータ線の外側で前記両端のデータ線に隣り合う位置および前記上位ビットのデータ線群と下位ビットのデータ線群との境界領域で前記各データ線群の一端のデータ線に隣り合う位置に配置されたダミーデータ線と、
ワードデータ読み出しモードにおけるデータ読み出し時には前記16ビットのデータ線の全てを選択し、バイトデータ読み出しモードにおけるデータ読み出し時には前記上位ビットのデータ線群または下位ビットのデータ線群を選択し、この選択データ線を充電してデータ読み出しを行う読み出し回路と、
前記バイトデータ読み出しモードにおけるデータ読み出し時に、前記16ビットのデータ線のうちで前記読み出し回路により選択されなかった非選択データ線の両端に配置されている前記ダミーデータ線を選択して充電する充電回路
とを具備することを特徴とする半導体記憶装置。
【請求項９】
前記充電回路は、前記ダミーデータ線を前記選択データ線の読み出し電位と同等の電位まで充電する負荷トランジスタを有することを特徴とする請求項８記載の半導体記憶装置。
【請求項１０】
前記充電回路は、前記読み出し回路のセンスアンプと同等の充電機能を有するセンスアンプによって、前記ダミーデータ線を前記選択データ線の読み出し電位と同等の電位まで充電することを特徴とする請求項８または９記載の半導体記憶装置。
【請求項１１】
前記充電回路は、前記読み出し回路による選択データ線の充電開始と同時に前記ダミーデータ線の充電を開始することを特徴とする請求項８乃至１０のいずれか１項に記載の半導体記憶装置。
【請求項１２】
前記バイトデータ読み出しモードにおけるデータ読み出し時に、前記選択されたデータ線およびダミーデータ線の電位の初期値を揃えるための放電用トランジスタをさらに具備することを特徴とする請求項８乃至１１のいずれか１項に記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置に係り、特にワードデータ読み出し（WORD読み）モードとバイトデータ読み出し（BYTE読み）モードとを切り換え可能な半導体メモリにおけるデータ線充電回路およびデータ線アレイに関するもので、例えばNOR型フラッシュメモリに使用されるものである。
【０００２】
【従来の技術】
例えばNOR 型フラッシュメモリにおいて、WORD読みモードの設定とBYTE読みモードの設定を切り換えることが可能となるように構成されたものがある。
【０００３】
図１０は、この種の従来のメモリにおけるデータ線アレイの一例を示す。
【０００４】
ワードデータを構成する16ビットのうち、上位ビットの各データ線D8、D9〜D15 （図示せず）群と下位ビットの各データ線D0、D1〜D7（図示せず）群が交互に隣り合う（D0、D8、D1、D9、…）ように配置されている。
【０００５】
WORD読みモードに設定された場合には、データ読み出し時に16ビットのデータ線D0、D8、D1、D9、…が一斉に充電される。これに対して、BYTE読みモードに設定された場合には、選択された8 ビットのデータ線D0、D1〜D7またはD8、D9〜D15 が充電されるが、選択されなかった残りの非選択データ線D8、D9〜D15 またはD0、D1〜D7は接地電位に設定される。
【０００６】
しかし、上記したBYTE読みモードの場合には、選択された8 ビットのデータ線群に隣り合うデータ線が低い電圧になっていると、選択された8 ビットのデータ線群に対応して接続されるセンスアンプ(S/A)S0 、S8、S1、S9、…にとって、データ線側をみたカップリング容量がWORD読みモードの場合よりも大きくなる。
【０００７】
したがって、データ読み出し時のデータ線の電位上昇に着目すると、図３中に点線Ｂで示す特性のように、BYTE読みモードの場合はWORD読みモードの場合よりもデータ線の電位上昇が遅くなり、データ読み出し速度が遅くなる。
【０００８】
【発明が解決しようとする課題】
上記したように従来のWORD読みモードとBYTE読みモードの切り換えが可能な半導体メモリは、BYTE読みモードの場合にWORD読みモードの場合よりもデータ読み出し速度が遅くなり、２つのモードで同等の高速読み出し速度を保証したい場合には問題になる。
【０００９】
本発明は上記の問題点を解決すべくなされたもので、WORD読みモードとBYTE読みモードの切り換えが可能であって、２つのモードで同等の高速読み出し速度を保証し得る半導体記憶装置を提供することを目的とする。
【００１０】
【課題を解決するための手段】
本発明の第１の半導体記憶装置は、メモリセルアレイと、前記メモリセルアレイに格納されるワードデータを構成する16ビットのうち上位ビットの各データ線および下位ビットの各データ線が交互に隣り合うように配置されたデータ線アレイと、ワードデータ読み出しモードにおけるデータ読み出し時には前記16ビットのデータ線の全てを選択し、バイトデータ読み出しモードにおけるデータ読み出し時には前記16ビットのデータ線のうちで１本おきのデータ線を選択し、この選択データ線を充電してデータ読み出しを行う読み出し回路と、前記バイトデータ読み出しモードにおけるデータ読み出し時に、前記16ビットのデータ線のうちで前記読み出し回路により選択されなかった非選択データ線を選択して充電する充電回路とを具備することを特徴とする。
【００１１】
本発明の第２の半導体記憶装置は、メモリセルアレイと、前記メモリセルアレイに格納されるワードデータを構成する16ビットのうち上位ビットのデータ線群および下位ビットのデータ線群が隣り合うように配置されたデータ線アレイと、前記データ線アレイの両端のデータ線の外側で前記両端のデータ線に隣り合う位置および前記上位ビットのデータ線群と下位ビットのデータ線群との境界領域で前記各データ線群の一端のデータ線に隣り合う位置に配置されたダミーデータ線と、ワードデータ読み出しモードにおけるデータ読み出し時には前記16ビットのデータ線の全てを選択し、バイトデータ読み出しモードにおけるデータ読み出し時には前記上位ビットのデータ線群または下位ビットのデータ線群を選択し、この選択データ線を充電してデータ読み出しを行う読み出し回路と、前記バイトデータ読み出しモードにおけるデータ読み出し時に、前記16ビットのデータ線のうちで前記読み出し回路により選択されなかった非選択データ線の両端に配置されている前記ダミーデータ線を選択して充電する充電回路とを具備することを特徴とする。
【００１２】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。
【００１３】
＜第１の実施形態＞
図１は、本発明の第１の実施形態に係るNOR 型フラッシュメモリの読み出し系に着目して一部を示す。このメモリは、例えば外部からの制御信号入力により、WORD読みモードの設定とBYTE読みモードの設定を切り換えることが可能となるように構成されている。
【００１４】
図１において、10はNOR 型フラッシュメモリのメモリセルがマトリクス状に配列されたメモリセルアレイである。ここでは、データ線D0に接続されてカラムデコード信号C0により選択されるメモリセルと、データ線D8に接続されてカラムデコード信号C8により選択されるメモリセルを代表的に示している。
【００１５】
11はメモリセルアレイに格納されるワードデータを構成する16ビットのデータが読み出されるデータ線が並行するように配列されたデータ線アレイである。本例では、データ線アレイ11のうち、ワードデータの上位ビットに対応する各データ線D8、D9、…と下位ビットに対応する各データ線D0、D1、…が交互に隣り合う（D0、D8、D1、D9、…）ように配置されている。
【００１６】
そして、WORD読みモード／BYTE読みモードに対応してワードデータ／バイトデータの読み出しを行う読み出し回路が設けられている。この読み出し回路は、WORD読みモードにおけるデータ読み出し時には前記データ線D0、D8、D1、D9、…の全てを選択し、BYTE読みモードにおけるデータ読み出し時にはデータ線D0、D8、D1、D9、…のうちの１本おきのデータ線（D0、D1、…あるいはD8、D9、…）を選択するスイッチ素子群12と、選択データ線を充電してデータ読み出しを行うセンスアンプアレイ13とを有する。
【００１７】
このセンスアンプアレイ13は、16ビットのデータ線D0、D8、D1、D9、…に対応してセンスアンプ(S/A)S0 、S8、…が配列されており、各センスアンプS0、S8、…は、選択された選択データ線を充電するためのデータ線負荷トランジスタ（後述する）および充電タイミング制御トランジスタ（後述する）を含む。
【００１８】
前記スイッチ素子群12は、16ビットのデータ線D0、D8、D1、D9、…と16個のセンスアンプS0、S8、…との間に対応して挿入接続された16個のワードデータ／バイトデータ読み出し用のNMOS型の第１のトランジスタT0、T2、…を有する。また、前記スイッチ素子群12は、BYTE読みモードにおけるデータ読み出し時に、上位ビットのデータ線D8、D9、…または下位ビットのデータ線D0、D1、…を選択的に接続し得るように構成されている。その具体例として、本例では、下位ビットのデータ線D0、D1、…に対応するセンスアンプS0、…がバイトデータ読み出し用のセンスアンプとして割り当てられており、このバイトデータ読み出し用のセンスアンプS0、…と上位ビットのデータ線D8、D9、…との間に対応して挿入接続された8 個のバイト切換選択用のNMOS型の第２のトランジスタT1、…を有する。
【００１９】
さらに、本例のメモリでは、BYTE読みモードにおけるデータ読み出し時に、読み出し回路により選択されなかった非選択データ線を選択して充電する充電回路14が設けられている。
【００２０】
この充電回路14として、例えば16ビットのデータ線D0、D8、D1、D9、…に対応して接続されたデータ線負荷トランジスタTLと、16ビットのデータ線D0、D8、D1、D9、…と16個の負荷トランジスタTLとの間に対応して挿入接続された16個の非選択データ線選択用のNMOS型の第３のトランジスタT0B 、T1B 、…を有する。
【００２１】
図１中の20は、制御信号生成回路の一部について一例を示している。
【００２２】
この制御信号生成回路20は、ナンドゲート21群およびインバータ22群による論理ゲートにより、次のような制御信号を生成するように論理構成されている。
【００２３】
即ち、BYTE読みモード設定信号BYTEB が”H”になるWORD読みモードの場合には、第１のトランジスタT0、T2、…の全てをオンさせ、バイト切換選択用の第２のトランジスタT1、…および非選択データ線選択用の第３のトランジスタT0B 、T1B 、…の全てをオフさせるように制御信号を生成する。
【００２４】
これに対して、BYTE読みモード設定信号BYTEB が”L”になるBYTE読みモードの場合、上位ビット線に対応するデータ線D8、D9、…に接続されている第１のトランジスタT2、…の全てをオフさせるように制御信号を生成する。
【００２５】
この場合、アドレス信号Add が”L”になる下位ビット選択時には、下位ビット線に対応するデータ線D0、D1、…に接続されている第１のトランジスタT0、…および上位ビット線に対応するデータ線D8、D9、…に接続されている非選択データ線選択用の第３のトランジスタT1B 、…をそれぞれオンさせ、バイト切換選択用の第２のトランジスタT1、…および下位ビット線に対応するデータ線D0、D1、…に接続されている非選択データ線選択用の第３のトランジスタT0B 、…をそれぞれオフさせるように制御信号を生成する。
【００２６】
また、上記BYTE読みモードの場合、アドレス信号Add が”H”になる上位ビット選択時には、バイト切換選択用の第２のトランジスタT1、…および下位ビット線に対応するデータ線D0、D1、…に接続されている非選択データ線選択用の第３のトランジスタT0B 、…をそれぞれオンさせ、下位ビット線に対応するデータ線D0、D1、…に接続されている第１のトランジスタT0、…および上位ビット線に対応するデータ線D8、D9、…に接続されている非選択データ線選択用の第３のトランジスタT1B 、…をそれぞれオフさせるように制御信号を生成する。
【００２７】
図２は、図１中のセンスアンプアレイ13のうちの１個のセンスアンプS0を代表的に取り出して具体例を示す。
【００２８】
このセンスアンプは、メモリセルに接続されているデータ線D0およびリファレンス電位生成用のリファレンスセルに接続されているリファレンスデータ線に一対のNMOSタイプの第１のトランジスタT0を介して接続されたカレントミラー負荷型のラッチ回路LAT と、データ線D0およびリファレンスデータ線と電源ノードとの間にそれぞれ対応して接続された一対のPMOSタイプの負荷トランジスタTLと、この一対の負荷トランジスタ32と電源ノードとの間にそれぞれ対応して接続された一対のPMOSタイプの充電タイミング制御用のトランジスタTr1 とを有する。
【００２９】
次に、上記構成のメモリの動作例を説明する。
【００３０】
WORD読みモードに設定された場合のデータ読み出し時には、ワードデータ／バイトデータ読み出し用の16個の第１のトランジスタT0、T2、…がオン状態に制御され、16ビットのデータ線D0、D8、D1、D9、…が選択される。そして、この選択された16ビットのデータ線D0、D8、D1、D9、…は、16個のセンスアンプS0、S8、…に含まれる負荷トランジスタTLにより一斉に充電され、ワードデータがセンスアンプS0、S8、…に読み出される。
【００３１】
なお、この時、バイト切換選択用の第２のトランジスタT1、…はオフ状態に制御され、非選択データ線選択用の第３のトランジスタT0B 、T1B 、…もオフ状態に制御される。
【００３２】
これに対して、BYTE読みモードに設定された場合のデータ読み出し時には、上位ビットに対応する8 個の第１のトランジスタT2、…はオフ状態のままで、アドレス信号Add に応じて、バイトデータ読み出し用の8 個のセンスアンプS0、…に接続されている下位ビットのデータ線D0、D1、…に対応する8 個の第１のトランジスタT0、…または上位ビットのデータ線D8、D9、…に対応する8 個のバイト切換選択用の第１のトランジスタT2、…がオン状態に制御される。
【００３３】
この際、下位ビットに対応する8 個の第１のトランジスタT0、…がオン状態に制御された場合には、バイト切換選択用の第２のトランジスタT1、…はオフ状態に制御されており、8 ビットのデータ線D0、D1、…が選択される。
【００３４】
また、前記バイト切換選択用の第２のトランジスタT1、…がオン状態に制御された場合には、下位ビットのデータ線D0、D1、…に対応する8 個の第１のトランジスタT0、…はオフ状態に制御されており、8 ビットのデータ線D8、D9、…が選択される。
【００３５】
このように1 本おきに選択された8 ビットのデータ線D0、D1、…またはD8、D9、…は、バイトデータ読み出し用の8 個のセンスアンプS0、…に含まれるデータ線負荷トランジスタにより充電され、バイトデータがセンスアンプS0、…に読み出される。
【００３６】
この際、第１のトランジスタT0、T2、…により選択されなかった残りの1 本おきの非選択データ線D8、D9、…、あるいは、D0、D1、…は、16個の非選択データ線選択用の第３のトランジスタT0B 、T1B 、…のうちの対応する8 個のトランジスタT1B 、…あるいはT0B 、…が前記データ線選択信号の反転信号（非選択信号）により選択されオン状態に制御されることにより、それぞれに対応するデータ線負荷トランジスタTLにより充電される。
【００３７】
この時、16個の第３のトランジスタT0B 、T1B 、…のうちの残りの8 個の第３のトランジスタT0B 、…あるいはT1B 、…はオフ状態に制御されることにより、それぞれに対応するデータ線負荷トランジスタTLによる充電は行われない。
【００３８】
したがって、例えば第１のトランジスタT0がオンすることにより読み出されるデータ線D0の隣りの非選択のデータ線D8は、対応する第３のトランジスタT1B がオンすることにより対応するデータ線負荷トランジスタT1B により充電される。この時、上記データ線D0に接続されている第３のトランジスタT0B はオフ状態に制御されており、データ線D0の読み出しに影響しない。
【００３９】
このように非選択のデータ線D8が充電されることにより、データ線アレイ内のデータ線のカップリング容量はBYTE読みモードとWORD読みモードとで差がなくなり、BYTE読みモード時に遅くなっていた読み出し速度を速くすることができる。
【００４０】
即ち、BYTE読みモードに設定された場合のデータ読み出し時におけるデータ線アレイ内のデータ線のカップリング容量は、WORD読みモードに設定された場合のデータ読み出し時におけるデータ線アレイ内のデータ線のカップリング容量とほぼ同じになり、BYTE読みモード／WORD読みモードでデータ線のカップリング容量差が殆んどなくなる。これによって、WORD読みモードとBYTE読みモードを切り換えた場合でも、２つのモードで同等の高速読み出し速度を保証することが可能になる。この様子を、図３中に実線Ａで示している。
【００４１】
図３は、図１のメモリにおけるデータ読み出し時のデータ線の電位上昇の特性例を実線Ａで示しており、対比のために、従来例のメモリにおけるデータ読み出し時のデータ線の電位上昇の特性例を点線Ｂで示している。
【００４２】
なお、前記充電回路14は、非選択データ線を選択データ線の読み出し電位と同等の電位まで充電することが、BYTE読みモードでの読み出し特性とWORD読みモードでの読み出し特性の平衡を図ることができるので望ましい。
【００４３】
また、選択データ線に対するセンスアンプS0、S8、…による充電開始と同時に、非選択データ線に対する充電回路14による充電を開始させるように、センスアンプS0、S8、…と充電回路14で同じ充電制御信号を使うようにすれば、回路設計が容易になり、回路が簡単になり、選択データ線の充電と同期して非選択データ線の充電を行うことができ、より効果的な充電が可能になる。
【００４４】
上記したような第１の実施形態の効果は、チップサイズを縮小する上でも有効である。即ち、デザインルールが例えば0.45μｍの場合に、データバス線の容量結合等の影響を避けるために、現在はデータバス線の間隔を0.8 μｍ程度に広く確保している。しかし、前記したように隣接するデータ線の影響がデータバス線のどこでも等しくなると、データバス線の間隔を最小間隔0.45μｍにすることが可能になる。このようにすると、データバス線の領域は、現在は0.82mm2 であるが、0.58mm2 程度に縮小することが可能になり、パターン面積は約30％も低減することになる。現在主流となりつつあるページモード品の場合には、データバス線が現在の８倍になるので、上記したような効果は顕著になる。
【００４５】
＜第１の実施形態の変形例１＞
図４は、第１の実施形態における非選択データ線充電回路14の他の例を用いたNOR 型フラッシュメモリの一部を示す。
【００４６】
図４中の充電回路14a は、16ビットのデータ線D0、D8、D1、D9、…に対応して接続されたデータ線充電用のセンスアンプS0' 、S8' 、…と、このセンスアンプS0' 、S8' 、…と前記16ビットのデータ線D0、D8、D1、D9、…との間に対応して挿入接続された16個の非選択データ線選択用の第３のトランジスタT0B 、T1B 、…を有する。上記センスアンプS0' 、S8' 、…は、読み出し回路のセンスアンプS0、S8、…と同等の充電機能を有するように構成されている。なお、図４において、図１中と同一部分には同一符号を付している。
【００４７】
図５は、図４中のデータ線充電用のセンスアンプS0' 、S8' 、…のうちの１個S0' を代表的に取り出して具体例を示している。
【００４８】
このセンスアンプS0' は、図２に示した読み出し回路のセンスアンプS0と同様に、データ線D0およびリファレンスデータ線に一対のNMOSタイプの第３のトランジスタT0B を介して接続されたカレントミラー負荷型のラッチ回路LAT と、前記データ線D0およびリファレンスデータ線と電源ノードとの間にそれぞれ対応して接続された一対のPMOSタイプの負荷トランジスタTLと、この一対の負荷トランジスタTLと電源ノードとの間にそれぞれ対応して接続された一対のPMOSタイプの充電タイミング制御用のトランジスタTr1 とを有する。なお、リファレンスデータ線に接続されているNMOSタイプの第３のトランジスタT0B は、リファレンスセルに接続する必要がなく、そのゲートは接地電位に接続され、オフ状態にされている。
【００４９】
図４の構成の充電回路14a によれば、選択データ線に対する読み出し回路のセンスアンプS0、S8、…による充電経路と非選択データ線に対するセンスアンプS0' 、S8' 、…による充電経路がほぼ同じ構成になるので、各データ線に対する充電特性が揃うという利点が得られる。
【００５０】
＜第１の実施形態の変形例２＞
図６は、第１の実施形態における非選択データ線充電回路14のさらに他の例を用いたNOR 型フラッシュメモリの一部を示す。
【００５１】
図６中の充電回路14b は、図４に示した充電回路14a に対して、データ線アレイ11の第３のトランジスタ群側の端部と接地ノードとの間にリセット回路15として例えば放電用トランジスタRTが付加接続されたものである。なお、図６において、図４中と同一部分には同一符号を付している。
【００５２】
上記放電用トランジスタRTは、バイトデータ読み出しモードにおけるデータ読み出し時に、充電回路によるデータ線の充電前に制御信号をゲートに受けてオン状態に制御される。これにより、バイトデータ読み出しモードにおけるデータ読み出し時に、予めデータ線アレイ11の各データ線の電位の初期値を揃えることが可能になり、読み出し特性が向上する。
【００５３】
＜第１の実施形態の変形例３＞
図１中の充電回路14に対して、データ線負荷トランジスタTLと充電電源ノードとの間に、図５に示したセンスアンプと同様に充電タイミング制御用のトランジスタTr1 を挿入接続するように変更してもよい。
【００５４】
上記構成によれば、選択データ線に対するセンスアンプによる充電経路と、非選択データ線に対する充電回路による充電経路が等価な構成になるので、各データ線に対する充電特性が揃うという利点が得られる。
【００５５】
＜第１の実施形態の変形例４＞
図７は、第１の実施形態における非選択データ線充電回路14のさらに他の例を用いたNOR 型フラッシュメモリの一部を示す。
【００５６】
図７中の充電回路14c は、図１に示した充電回路14に対して、データ線負荷トランジスタTLと充電電源ノードとの間に、図５に示したセンスアンプと同様に充電タイミング制御用のトランジスタTr1 を挿入接続している点、および、データ線アレイ11の第３のトランジスタ群側の端部と接地ノードとの間に放電用トランジスタ（リセットトランジスタ）RTが付加接続されている点が異なり、その他は同じであるので図１中と同一部分には同一符号を付している。
【００５７】
上記構成の充電回路14c によれば、非選択データ線に対するセンスアンプS0' 、S8' 、…による充電経路が選択データ線に対する読み出し回路のセンスアンプS0、S8、…による充電経路とほぼ同じ構成になるので、各データ線に対する充電特性が揃うという利点が得られる。また、図５に示したセンスアンプと比較して、カレントミラー負荷型のラッチ回路LAT が不要であり、回路構成を簡略化することができる。
【００５８】
また、放電用トランジスタRTは、バイトデータ読み出しモードにおけるデータ読み出し時に、充電回路14c による非選択データ線の充電前に制御信号をゲートに受けてオン状態に制御される。これにより、バイトデータ読み出しモードにおけるデータ読み出し時に、データ線アレイ11の各データ線の電位の初期値を揃えることが可能になり、読み出し特性が向上する。
【００５９】
＜第２の実施形態＞
第２の実施形態では、前述した第１の実施形態およびその変形例のメモリにおいて、データ線アレイ11のデータ線D0、D8、D1、…両端のデータ線と他のデータ線アレイのデータ線（図示せず）との間にカップリング容量が存在し、BYTE読みモードとWORD読みモードで上記カップリング容量に差が生じ、データ線アレイ11の中間部のデータ線のカップリング容量と平衡がとれなくなる場合の解決策を説明する。
【００６０】
図８（ａ）は、本発明の第２の実施形態に係るNOR 型フラッシュメモリの読み出し系に着目して一部を示す。
【００６１】
このメモリは、図１に示したメモリに対して、データ線アレイ11のデータ線D0、D8、D1、…の外側で両端のデータ線D0、D15 （図示せず）に隣り合うようにダミーデータ線DLが配置され、充電回路14d は、非選択データ線の負荷回路16と同様にダミーデータ線DLを充電するためのダミー用負荷回路16' を有するように変更されたものであり、図１中と同一部分には同一符号を付している。
【００６２】
上記充電回路14d 内の個々のダミー用負荷回路16' は、例えば図７に示した充電回路14c 内の個々の非選択データ線負荷回路と同様に図８（ｂ）に示すように構成されている。
【００６３】
上記メモリによれば、WORD読みモード／BYTE読みモードに設定された場合のデータ読み出し時に、前述した第１の実施形態およびその変形例のメモリにおける動作に準じて行われるので、第１の実施形態およびその変形例のメモリと同様の効果が得られる。
【００６４】
この際、データ読み出し時に、ダミーデータ線DLに非選択データ線と同様に充電することにより、データ線アレイ11の両端のデータ線のカップリング容量を軽減し、データ線アレイ11の中間部のデータ線のカップリング容量と平衡をとることが可能になる。これにより、データ線アレイ11内のデータ線のカップリング容量はBYTE読みモードとWORD読みモードとで差がなくなり、BYTE読みモード時に遅くなっていた読み出し速度を速くすることができる。
【００６５】
この場合、前述した第１の実施形態の変形例と同様に、読み出し回路のセンスアンプS0、S8、…による選択データ線の充電と同期してダミーデータ線DLの充電を行ったり、データ線D0、D8、D1、…およびダミーデータ線DLの充電開始以前の初期電位を同じにすることも可能であり、そのようにすることが望ましい。
【００６６】
＜第３の実施形態＞
図９（ａ）は、本発明の第３の実施形態に係るNOR 型フラッシュメモリの読み出し系に着目して一部を示す。
【００６７】
第３の実施形態では、前述した従来例のメモリのように上位ビットのデータ線群D8、D9、D10 、…および下位ビットのデータ線D0、D1、D2、…群が隣り合うように配置されたデータ線アレイ11a の両端のデータ線D0、D15 （図示せず）と他のデータ線アレイのデータ線との間とか、上記データ線アレイ11a の２つのデータ線群の境界領域で隣り合う各データ線群の一端のデータ線D8、D7（図示せず）間にカップリング容量が存在し、BYTE読みモードとWORD読みモードで上記カップリング容量に差が生じる場合の解決策を説明する。
【００６８】
このメモリは、図１乃至図７を参照して前述した第１の実施形態およびその変形例のメモリと比べて、次の点（１）〜（３）が異なり、その他は同じであるので図１乃至図７中と同一符号を付してその説明を省略する。
【００６９】
（１）データ線アレイ11a は、ワードデータの上位ビットに対応する各データ線D8、D9〜D15 群と下位ビットに対応する各データ線D0、D1〜D7群が隣り合うように配置されている。
【００７０】
（２）データ線アレイ11a の両端のデータ線D0、D15 の外側でこれらのデータ線に隣り合う位置および上位ビットのデータ線群と下位ビットのデータ線群との境界領域で各データ線群の一端のデータ線D8、D7相互が隣り合う位置にダミーデータ線DLが配置されている。
【００７１】
（３）充電回路14e は、ダミーデータ線DLをそれぞれ充電するための複数のダミー用負荷回路17' を有する。上記個々のダミー用負荷回路17' は、前述した第１の実施形態およびその変形例のメモリに示した充電回路内の個々のデータ線負荷回路に準じて構成されるものであり、例えば図７に示した充電回路14c 内の個々の非選択データ線負荷回路と同様に図９（ｂ）に示すように構成されている。
【００７２】
上記ダミー用負荷回路17' は、WORD読みモードにおけるデータ読み出し時にはダミーデータ線DLの全てを選択して充電し、BYTE読みモードにおけるデータ読み出し時には、データ線アレイ11a のうちでスイッチ素子群12a により選択されなかった非選択データ線の両側のダミーデータ線DLを選択して充電するように構成されている。
【００７３】
（４）制御信号生成回路20a は、ナンドゲート21群およびインバータ22群による論理ゲートにより、次のような制御信号を生成するように論理構成されている。
【００７４】
即ち、BYTE読みモード設定信号BYTEB が”H”になるWORD読みモードの場合には、第１のトランジスタT0、T2、…の全てをオンさせ、バイト切換選択用の第２のトランジスタT1、…の全てをオフさせるように制御信号を生成する。
【００７５】
これに対して、BYTE読みモード設定信号BYTEB が”L”になるBYTE読みモードの場合、上位ビット線に対応するデータ線D8、D9、…に接続されている第１のトランジスタT2、…の全てをオフさせるように制御信号を生成する。
【００７６】
この場合、アドレス信号Add が”L”になる下位ビット選択時には、下位ビット線に対応するデータ線D0、D1、…に接続されている第１のトランジスタT0、…をオンさせ、バイト切換選択用の第２のトランジスタT1、…をオフさせるように制御信号を生成する。
【００７７】
また、上記BYTE読みモードの場合、アドレス信号Add が”H”になる上位ビット選択時には、下位ビット線に対応するデータ線D0、D1、…に接続されている第１のトランジスタT0、…をオフさせ、バイト切換選択用の第２のトランジスタT1、…をオンさせるように制御信号を生成する。
【００７８】
上記メモリによれば、WORD読みモード／BYTE読みモードに設定された場合のデータ読み出し時に、前述した第１の実施形態およびその変形例のメモリにおける動作に準じて動作が行われるので、第１の実施形態およびその変形例のメモリと同様の効果が得られる。
【００７９】
また、データ読み出し時に、ダミーデータ線DLに非選択データ線と同様に充電することにより、データ線アレイ11a の両端のデータ線D0、D15 （図示せず）のカップリング容量および上位ビットのデータ線群と下位ビットのデータ線群との境界領域のデータ線D8、D7（図示せず）のカップリング容量を軽減し、上位ビットのデータ線群の中間部のデータ線や下位ビットのデータ線群の中間部のデータ線のカップリング容量と平衡をとることが可能になる。
【００８０】
これにより、データ線アレイ11a 内のデータ線のカップリング容量はBYTE読みモードとWORD読みモードとで差がなくなり、BYTE読みモード時に遅くなっていた読み出し速度を速くすることができる。
【００８１】
【発明の効果】
上述したように本発明の半導体記憶装置によれば、WORD読みモードとBYTE読みモードの切り換えが可能であって、２つのモードで同等の高速読み出し速度を保証することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係るNOR 型フラッシュメモリの読み出し系に着目して一部を示す回路図。
【図２】図１中のセンスアンプアレイのうちの１個のセンスアンプを代表的に取り出して具体例を示す回路図。
【図３】図１のメモリにおけるデータ読み出し時のデータ線の電位上昇の特性例を実線Ａで示し、対比のために、従来例のメモリにおけるデータ読み出し時のデータ線の電位上昇の特性例を点線Ｂで示す特性図。
【図４】第１の実施形態における非選択データ線充電回路の他の例を用いたNOR 型フラッシュメモリの一部を示す回路図。
【図５】図４中のデータ線充電用のセンスアンプのうちの１個を代表的に取り出して具体例を示す回路図。
【図６】第１の実施形態における非選択データ線充電回路のさらに他の例を用いたNOR型フラッシュメモリの一部を示す回路図。
【図７】第１の実施形態における非選択データ線充電回路のさらに他の例を用いたNOR型フラッシュメモリの一部を示す回路図。
【図８】第２の実施形態に係るNOR 型フラッシュメモリの一部を示す回路図。
【図９】第３の実施形態に係るNOR 型フラッシュメモリの一部を示す回路図。
【図１０】従来のNOR 型フラッシュメモリにおけるデータ線アレイの一例を示す回路図。
【符号の説明】
10…メモリセルアレイ、
11…データ線アレイ、
12…スイッチ素子群、
13…センスアンプアレイ、
14c …充電回路、
20…制御信号生成回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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