(57)【特許請求の範囲】
【請求項１】
インバータを奇数段従属接続して出力を入力に帰還することで発振し、外部からの制御信号に応じて発振周波数が設定される発振回路と、この発振回路を含めたＰＬＬループにより前記制御信号を発生する制御信号発生回路と、前記奇数段の各前記インバータに対応してそれぞれ設けられ各インバータごとにその出力とこれの次の段の前記インバータの出力とを受けてこれら出力の位相差に対応する出力を発生する前記奇数段と同じ数のＮＡＮＤゲートと、この同じ数のＮＡＮＤゲートの出力の負論理入力ＯＲ論理の出力を基準パルス出力として発生する負論理入力ＯＲゲートとを備え、
各前記インバータが次に反転動作をするまでの動作時間の総計ｔにおいてｔの奇数分の１のパルス幅のパルスを発生することを特徴とする基準パルス発生回路。
【請求項２】
各前記インバータは共通の電力受給ラインに接続され、前記制御信号は制御電圧信号であり、この制御電圧信号を受けてこれに応じて前記電力受給ラインにその出力を介して電力を供給し前記発振回路の発振周波数を制御するボルテージフォロアをさらに備え、前記制御信号発生回路は、前記発振回路の出力を分周する分周回路と、この分周回路の出力と外部からの信号との位相を比較する位相比較回路とこの位相比較回路の出力を受けて前記制御電圧信号を発生するローパスフィルタとからなる請求項１記載の基準パルス発生回路。
【請求項３】
前記分周回路は、１／Ｎ分周回路（ただしＮは２以上の整数）であり、前記外部からの信号は、１／Ｍ分周回路（ただしＭは２以上の整数）を介して前記位相比較回路に供給され、前記外部からの信号が持つ周波数のＮ／Ｍの周波数に対して奇数倍のパルスを前記基準パルス出力として生成する請求項２記載の基準パルス発生回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、基準パルス発生回路に関し、詳しくは、ＰＬＬループによる低電圧駆動の電圧制御発振回路（ＶＣＯ）により奇数倍のクロックを発生することが容易な基準パルス発生回路に関する。
【０００２】
【従来の技術】
従来、パーソナルコンピュータのクロックの発生は、ＩＣに内蔵される形でＰＬＬ制御ループに設けられたＶＣＯにより発生することが行われている。
このＶＣＯを有するクロック発生回路の一例を図３に示す。図において、１は、ＩＣの内部に設けられたＶＣＯによるクロック発生回路であって、発振周波数制御回路２と、リング発振器３、１／Ｍ分周回路１０、位相比較回路１１、ローパスフィルタ１２、１／Ｎ分周回路１３等から構成されている。なお、８ａは、ＶＣＯ１の制御電圧端子であり、８ｂは、そのクロック出力端子である。
ここで、位相比較回路１１は、周波数ｆinを持つ入力信号を１／Ｍ分周回路１０を介して受ける一方、ＶＣＯ１の出力を１／Ｎ分周回路１３を介して１／Ｎ分周された出力を受けてこれらの信号の位相を比較する。この比較結果に応じた信号がローパスフィルタ１２に送出され、ここで積分された電圧値が発振周波数制御回路２に端子８ａを介して入力される。
【０００３】
この場合のＶＣＯ１のクロックの周波数ｆoutは、ｆout＝Ｎｆin／Ｍとなる。
発振周波数制御回路２は、電圧／電流変換回路であって、入力端子８ａの制御電圧に応じた電流値をリング発振器３に供給する。これは、ゲートが接続されたｐ型のＭＯＳＦＥＴ４ａ，４ｂからなるカレントミラー回路４と、ダイオード接続されたＭＯＳＦＥＴ４ａの下流に設けられたｎ型のＭＯＳＦＥＴ４ｃ、そしてＭＯＳＦＥＴ４ｂの下流に接続された発振回路３とからなる。なお、ＭＯＳＦＥＴ４ａ，４ｂは、そのソース側が電源ラインＶDDに接続され、ＦＥＴ４ｃのソースは接地され、そのゲートに入力端子８ａを介して制御電圧信号を受ける。
【０００４】
リング発振器３は、ＭＯＳＦＥＴ４ｂの出力であるドレインから導出された電力受給ラインＶｐとグランドＧＮＤ間に接続された３段のインバータからなる。
各インバータは、ｐ型のＭＯＳＦＥＴとｎ型のＭＯＳＦＥＴとを積上げ接続したＣＭＯＳのインバータ５，６，７であって、これらが３段カスケード接続されてその出力端子８ｂ（最終段インバータ７の出力端子）が入力側の初段インバータ５の入力端子に接続され、これにより発振回路が形成されている。
【０００５】
【発明が解決しようとする課題】
このようなクロック発生回路にあっては、発生クロックの周波数を高くすると、クロックの周波数ｆoutがｆout＝Ｎｆin／Ｍとなる関係から入力側の分周率Ｍを小さく採り、一方、ＰＬＬループにおける分周率Ｎを大きくしなければならず、その分、制御電圧の変動が大きくなり、周波数精度が上がらない問題がある。
しかも、ＶＣＯ自体の発振周波数は、インバータの動作時間に関係するので、素子により決定され、高い周波数出力を得るには限界がある。そのため、シリコン素子ではなく、特別な素子、例えば、ガリウム・砒素等、電子あるいはホールの移動度が高い素子が必要になる。
また、ＶＣＯにおいて、高い周波数出力を得ると、直線性が悪い制御領域となるため、周波数精度が低下する。その上、電力消費が大きくなり、電源電圧を高くしなければならず、低電圧駆動が難しくなる。
【０００６】
さらに、ＳＲＡＭを初めとして各種のメモリや論理回路等にあっては、バス等から受けたクロックを多数の同様な回路に分配することが必要になるが、分配対象がパリティなどの関係から奇数になることが多い。そのため受けたクロックを奇数クロックで分配することが必要になるが、このような場合には、偶数クロックに対して特別にクロックを別途生成するようなことが行われる。しかし、このような回路では奇数のクロックを精度よく発生することは難しい。
この発明の目的は、このような従来技術の問題点を解決するものであって、低電圧駆動でも、高い周波数のクロックを容易に得ることができる基準パルス発生回路を提供することにある。
この発明の他の目的は、入力されたクロックに対して奇数倍クロックを発生することが容易な基準パルス発生回路を提供することにある。
【０００７】
【課題を解決するための手段】
このような目的を達成するこの発明の基準パルス発生回路の特徴は、インバータを奇数段従属接続して出力を入力に帰還することで発振し、外部からの制御信号に応じて発振周波数が設定される発振回路と、この発振回路を含めたＰＬＬループにより制御信号を発生する制御信号発生回路と、奇数段の各前記インバータに対応してそれぞれ設けられ各インバータごとにその出力とこれの次の段のインバータの出力とを受けてこれら出力の位相差に対応する出力を発生する奇数段と同じ数のＮＡＮＤゲートと、この同じ数のＮＡＮＤゲートの出力の負論理入力ＯＲ論理の出力を基準パルス出力として発生する負論理入力ＯＲゲートとを備え、各インバータが次に反転動作をするまでの動作時間の総計ｔにおいてｔの奇数分の１のパルス幅のパルスを発生することを特徴とする基準パルス発生回路。
るものである。
【０００８】
【発明の実施の形態】
このように、いわゆるリング発振回路でＶＣＯを構成し、その奇数段の前後各２段のインバータ出力を、ＮＡＮＤ論理により、それぞれの入出力位相遅れ分の位相差に対応するパルス幅のパルスを基準パルス、いわゆるクロックとして得るようにしているので、ＶＣＯの周波数設定は、奇数段分の１の低い周波数でよく、かつ、直線性のよいことろで周波数の設定が可能である。
したがって、周波数精度が向上する。特に、インバータの動作電圧を決定する電力受給ラインをボルテージフォロアの出力にして発振回路を駆動し、ボルテージフォロアの入力に周波数を制御する制御電圧信号を入力するようにすれば、制御電圧と等しい電圧の電力供給を発振回路に与えてその発振周波数を制御することができるので、低い電源電圧の回路であっても、制御電圧信号の電圧は、電源電圧近傍までダイナミックレンジを拡大することができ、高い周波数でＶＣＯの発振周波数を直線性よく設定できる。その分、低電圧電源であっても、発生クロックの周波数を高くできる。
さらに、ＶＣＯが発生する基準パルスに対して奇数倍のパルスに逓倍できることから、ＳＲＡＭ等に対して奇数倍のクロックを分配する奇数倍クロック分配回路に適した回路を実現できる。
【０００９】
【実施例】
図１は、この発明の基準パルス発生回路を適用した一実施例の回路図、図２は、クロック発生動作のタイミングチャートである。なお、図３と同様な構成要素は同一の符号で示し、説明を割愛する。
図１のＶＣＯ２０と図３のそれとの第１の相違点は、ＶＣＯの各インバータ５，６，７の出力とそれぞれの次段の出力とをそれぞれＮＡＮＤゲート２６，２７，２８に送出し、ＮＡＮＤゲート２６，２７，２８の各出力を不論理入力ＯＲゲート２９で受けてクロック出力端子３０に送出している点にある。なお、これらゲート回路は、インバータ５，６，７よりも動作速度が速い動作をする論理回路である。  さらに、この実施例では、第２の相違点として発振周波数制御回路２が発振周波数制御回路２１に置き換えれれていることである。
【００１０】
まず、クロック発生動作から説明すると、ここでは、ＮＡＮＤゲート２６，２７，２８と不論理入力ＯＲゲート２９の入力が負論理有意の出力／入力になっていることからＮＡＮＤゲート２６，２７，２８は、出力対してはＡＮＤ動作をし、不論理入力ＯＲゲート２９は、ＯＲ動作になる。その結果、各段の出力位相のずれ分に対応するパルス幅のパルスがクロックパルスとして出力端子３０に得られる。
すなわち、ＶＣＯ２０の出力波形のパルス幅ｔとし、インバータ５の出力波形ｔ1を図２（ａ）のとすれば、ＶＣＯ２０の各インバータ６の出力波形ｔ2は、その位相が出力波形ｔ1に対してｔ／３だけ遅れかつ反転した図（ｂ）の波形になる。そして、ＶＣＯ２０の各インバータ７の出力波形ｔ3は、出力波形ｔ2に対してｔ／３だけ遅れかつ反転した図（ｃ）の波形になる。
【００１１】
そこで、ＮＡＮＤゲート２６の出力は（ｄ）のようになり、ＮＡＮＤゲート２７の出力は（ｅ）のようになる。また、ＮＡＮＤゲート２８の出力は（ｆ）のようになり、それぞれ出力位相差分ｔ／３に対応する狭いパルス幅のパルスＯ1，Ｏ2，Ｏ3になる。各インバータが次に反転動作をするまでの動作時間の総計がｔ（デューティ比５０％のときの各出力のパルス幅に相当）であるのでそれぞれの位相差は、ｔ／３になる。
その結果、不論理入力ＯＲゲート２９は、これらは（ｄ），（ｅ），（ｆ）を論理和し、かつこれらの反転のパルスを発生する。その結果、図（ｇ）のようなパルスがクロックｆoutとして出力端子３０に出力される。
これにより、最初のＶＣＯ２０の発振パルスに対して３倍（インバータの従属接続段数に対応する奇数個）のパルスを得ることができ、ＶＣＯ２０のクロックの周波数を３逓倍することができる。
【００１２】
一般に、リング発振器は、インバータを奇数個接続して構成されるので、３倍に限らず、奇数倍に周波数を逓倍することが可能である。
しかも、この場合、クロック周波数の精度は、ＶＣＯの元の周波数が従来と同じ状態にあるので、元のＶＣＯの周波数精度に対応させることができる。さらに、ＶＣＯが発生するクロックに対してインバータの段数に対応する奇数倍のクロックに逓倍できることから、ＳＲＡＭ等に対して奇数倍のクロックを分配する奇数倍クロック分配回路に適した回路になる。
【００１３】
次に、発振周波数制御回路２１について説明すると、発振周波数制御回路２１は、いわゆるＣＭＯＳ形態のボルテージフォロアであって、カレントミラー負荷のＭＯＳＦＥＴの差動アンプ２２と、この差動アンプの出力を受ける次段アンプ２３とからなり、次段アンプ２３の出力端子２３ｂがリング発振器３の電力受給ラインＶｐに接続されている。
差動アンプ２２は、差動動作をする一対のｎ型のＭＯＳＦＥＴＱ1，Ｑ2と、これの上流に設けられたカレントミラー負荷のｐ型のＭＯＳＦＥＴＱ3，Ｑ4、そして、その下流に設けられた定電流源２４とからなり、この定電流回路２４を介してＭＯＳＦＥＴＱ1，Ｑ2の共通に接続されたソース側がグランドＧＮＤに接続されている。また、負荷であるＦＥＴＱ3，Ｑ4のソースは、電源ラインＶDDに接続されている。
【００１４】
ここで、外部から周波数を制御する制御電圧信号の入力は、ＦＥＴＱ1のゲートに接続された入力端子２３ａになっていて、ＦＥＴＱ2のゲートは、出力端子２３ｂに接続されて帰還が行われる。
次段アンプ２３は、電源ラインＶDD側にソースが接続されたｐ型のＭＯＳＦＥＴＱ5と、これのドレインに接続され、下流に設けれた定電流源２５とからなり、定電流源２５の他方の端子がグランドＧＮＤに接続されている。そして、ＦＥＴＱ5のドレインは、出力端子２３ｂに接続され、そのゲートは、ＦＥＴＱ2のドレインに接続されている。
【００１５】
このような構成のＶＣＯ２０にあっては、発振周波数制御回路２１の出力側が入力側に帰還されているので、出力電圧が入力制御電圧と等しくなり、電力受給ラインＶｐに発生する電流値が制御電圧値に対応した電流値になって、リング発振器３に電力供給がなされ、その周波数が制御される。このようなことからリング発振器３の発振周波数が電源電圧の変動を受け難い。また、入力端子２３ａに加えられる入力制御電圧信号は、グランドレベルから電源ラインＶDDの電圧−Ｖsat（ＦＥＴＱ5のソース−ドレイン間のＯＮ時における飽和電圧）の範囲まで採ることができ、そのダイナミックレンジが大きく採れる。したがって、電源電圧が低い場合でも、従来よりも高い周波数で発振させることが可能である。
【００１６】
以上説明してきたが、実施例では、３段の例を挙げているが、ＶＣＯの構成は、奇数段のインバータであればよいので、５段あるいは奇数のＮ段のインバータにより、ＶＣＯの発振周波数に対して５倍あるいはＮ倍のクロックを得ることができる。
まが、実施例では、インバータの動作電圧を決定する電力受給ラインをボルテージフォロアの出力にして発振回路を駆動し、ボルテージフォロアの入力に周波数を制御する制御電圧信号を入力することにより、制御電圧と等しい電圧の電力供給を発振回路に与えてその発振周波数を制御するようにしている。しかし、必ずしもこのような周波数制御の回路構成にこの発明は限定されるものではない。なぜならば、各インバータの出力をＮＡＮＤ論理で取り出し、負論理入力ＯＲ論理を採ることで、元のＶＣＯのクロック周波数の精度で奇数倍のクロック周波数の出力が得られるからである。
また、この発明の基準パルス発生回路は、実施例のようなＣＭＯＳのインバータ構成を主体とする回路の限定されるものではない。また、実施例では、１段のＣＭＯＳで１段のインバータを構成しているが、奇数段のＣＭＯＳのインバータの従属接続を１単位として１段のインバータを構成してもよいことはもちろんである。
【００１７】
【発明の効果】
以上説明してきたが、この発明にあっては、いわゆるリング発振回路でＶＣＯを構成し、その奇数段の前後各２段のインバータのそれぞれの入出力位相遅れ分に対応するパルス幅のパルスを基準パルス、いわゆるクロックとして得るようにしているので、ＶＣＯの周波数設定は、奇数段分の１の低い周波数でよく、かつ、直線性のよいことろで周波数の設定が可能である。
その結果、周波数精度が向上する。特に、インバータの動作電圧を決定する電力受給ラインをボルテージフォロアの出力にして発振回路を駆動し、ボルテージフォロアの入力に周波数を制御する制御電圧信号を入力するようにすれば、制御電圧と等しい電圧の電力供給を発振回路に与えてその発振周波数を制御することができるので、低い電源電圧の回路であっても、制御電圧信号の電圧は、電源電圧近傍までダイナミックレンジを拡大することができ、高い周波数でＶＣＯの発振周波数を直線性よく設定できる。
【図面の簡単な説明】
【図１】図１は、この発明の基準パルス発生回路を適用した一実施例の回路図である。
【図２】図２は、そのクロック発生動作のタイミングチャートである。
【図３】図３は、従来のＩＣ化されたＶＣＯの回路図である。
【符号の説明】
１，２０…ＶＣＯ、２，２１…発振周波数制御回路、
３…リング発振器、４…カレントミラー回路、
５，６，７…インバータ、８ａ…入力端子、
８ｂ…出力端子、１０…１／Ｍ分周回路、
１１…位相比較回路、１２…ローパスフィルタ、
１３…１／Ｎ分周回路、２２…差動アンプ、２３…次段アンプ、
２４，２５…定電流源。
【図１】
0003783072.tif 000002
【図２】
0003783072.tif 000003
【図３】
0003783072.tif 000004