(57)【特許請求の範囲】
【請求項１】
集積回路用の抵抗性導電体を形成する方法において：
集積回路の半導体基板の表面に急峻な側面を持つ溝を形成し、その溝は第１の横寸法の２つのコンタクト領域とそのコンタクト領域間に延びた狭幅部を有するステップと、
溝の側壁および底面に沿って、その溝内に空洞を有するように一様な誘電体層を形成するステップと、
前記誘電体層の上に、高抵抗材料でコンタクト領域を部分的に充填する十分な厚さを有し、少なくとも部分的に溝の狭幅部を充填する一様な第１の導電層を形成するステップと、
コンタクト領域の未充填部を充填し、および溝の狭幅部が未充填部を有する場合にはその未充填部を充填する低抵抗材料の第２の導電層を形成するステップと、
選択的に半導体基板の表面上の前記誘電体層および前記第１および第２の導電層を除去することによって前記の結果形成された構造を平面化するステップと、
その後、高抵抗材料の第１の導電層と低抵抗材料の第２の導電層間でドーパントの相互拡散を行わせるために十分な温度および十分な時間でアニーリングするステップとを有し、
第１および第２の導電層は前記アニーリングによって、比較的に低抵抗のコンタクト領域と、コンタクト領域間に延びた溝の狭幅部中で比較的に高抵抗の領域とが形成されることを特徴とする集積回路用抵抗の形成方法。
【請求項２】
請求項１の集積回路用抵抗の形成方法において、
前記誘電体層、および第１および第２の導電層を選択的に除去するステップは、化学機械研磨法を含むことを特徴とする集積回路用抵抗の形成方法。
【請求項３】
請求項１の集積回路用抵抗の形成方法において、
前記高抵抗材料の第１の導電層を形成するステップは、ドープされないまたは第１の導電型で比較的に少なくドープされた半導体材料の層を形成し、
前記低抵抗材料の第２の導電層を形成するステップは、第１の導電型で比較的に多くドープされた半導体材料の層を形成し、
前記アニーリングステップは、比較的に多くドープされた半導体材料からドープされないまたは比較的に少なくドープされた半導体材料中にドーパントの内部拡散を生じさせ、
それによって、少なくドープされた半導体材料の高抵抗領域を溝の狭幅部内に形成し、多くドープされた半導体材料の低抵抗領域を溝のコンタクト領域に形成することを特徴とする集積回路用抵抗の形成方法。
【請求項４】
請求項３の集積回路用抵抗の形成方法において、
前記第１の導電層を形成するステップは、ＣＶＤによりポリシリコン層を形成するステップであり、
前記第２の導電層を形成するステップは、堆積が行われる間ドーピングを行う（in situ）ＣＶＤによりポリシリコン層を形成するステップであることを特徴とする集積回路用抵抗の形成方法。
【請求項５】
請求項２の集積回路用抵抗の形成方法において：
半導体基板は、表面上に化学機械研磨阻止層が形成されていることを特徴とする集積回路用抵抗の形成方法。
【請求項６】
集積回路用の複数の抵抗値を有する抵抗を形成する方法において：
集積回路の半導体基板の表面に急峻な側面を持つ複数の溝を形成し、各溝は所定の横寸法を有する第１および第２のコンタクト領域とそのコンタクト領域間に延びた狭幅部を有し、その狭幅部は所望の抵抗値になるように所定の横寸法に形成されるステップと、
各溝の側壁および底面上に誘電体層を形成し、その誘電体層で囲まれた空洞を溝内に形成するステップと、
前記誘電体層の上に形成され、コンタクト領域を部分的に充填する十分な厚さを有し、少なくとも各溝の狭幅部を部分的に充填する高抵抗材料の第１の導電層を形成するステップと、
第１の導電層によって充填されていない、コンタクト領域および溝の狭幅部を低抵抗材料の第２の導電層によって充填し、それによって、異なる横寸法を有する狭幅部が異なる厚さの第１および第２の導電層によって充填されるステップと、
選択的に半導体基板の表面上の前記誘電体層および前記第１および第２の導電層を除去することによって、上記のステップで形成された構造を平面化するステップと、
第２の導電層のドーパント不純物を高抵抗材料の第１の導電層に内部拡散させるために十分な温度および十分な時間でアニーリングするステップと、
を有し、
前記アニーリングによって、第１および第２の導電層はドーパント不純物が混合されて、コンタクト領域では比較的低抵抗になり、溝の狭幅部内の領域では比較的高抵抗になり、狭幅部内の領域の抵抗値は狭幅部の横寸法が狭くなれば大きくなることを特徴とする集積回路用抵抗の形成方法。
【請求項７】
請求項６の集積回路用抵抗の形成方法において：
半導体基板は、その表面上に化学機械研磨阻止表面層が形成されており、
前記の構造を平面化するステップは、化学機械研磨によって化学機械研磨阻止表面層上に延びる第１および第２の導電層および誘電体層を選択的に除去することを特徴とする集積回路用抵抗の形成方法。
【請求項８】
請求項６の集積回路用抵抗の形成方法において：
前記高抵抗材料の第１の導電層を形成するステップは、ドープされないまたは第１の導電型で比較的に少なくドープされた半導体材料層を形成し、
前記低抵抗材料の第２の導電層を形成するステップは、第１の導電型で比較的に多くドープされた半導体材料層を形成し、
前記アニーリングステップは、比較的に多くドープされた半導体材料からドープされないまたは比較的に少なくドープされた半導体材料へドーパント不純物の拡散を生じさせ、
それによって、各溝中に多くドープされた半導体材料を含む低抵抗コンタクト領域を形成し、および各溝の狭幅部中に少なくドープされた半導体材料を含む高抵抗領域を形成し、各溝の狭幅部内の抵抗値は、各溝の横寸法が狭くなると大きくなることを特徴とする集積回路用抵抗の形成方法。
【請求項９】
請求項６の集積回路用抵抗の形成方法において：
前記第１の導電層を形成するステップは、ＣＶＤによりポリシリコン層を形成するステップであり、
前記第２の導電層を形成するステップは、堆積が行われる間ドーピングを行う（in situ）ＣＶＤによりポリシリコン層を形成するステップであることを特徴とする集積回路用抵抗の形成方法。
【請求項１０】
請求項６の集積回路用抵抗の形成方法において：
さらに、前記コンタクト領域に電気接点を形成するステップを含むことを特徴とする集積回路用抵抗の形成方法。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
この発明は、集積回路用抵抗および抵抗を形成する方法およびその方法によって形成される複数の多値抵抗を含む集積回路に関する。
【０００２】
【従来の技術】
多値の線形抵抗は、集積回路中で、たとえば、静的ランダムアクセス・メモリ（ＳＲＡＭ）回路、モノリシックフィルタ、プログラム可能なリードオンリーメモリ用または冗長回路用の可溶性リンクに必要とされる。ＭＯＳ、バイポーラ、またはバイポーラＣＭＯＳシリコン集積回路（ＢｉＣＭＯＳ）用に線形抵抗を供給する既知の方法において、ポリシリコン層は、たとえば、シリコン基板上に供給されたフィールド酸化物のような誘電体の厚い層の上に堆積される。ポリシリコン層はパターン化され、抵抗構造を形成し、次に、選択的に、イオン注入によってドープされる。ポリシリコン抵抗構造は、典型的には、コンタクト電極を形成する多くドープされた端部領域、および所望の抵抗値を供給するために十分にドープされたコンタクト領域間に延びた抵抗領域を含む。
【０００３】
抵抗を製造する後の方法は、ｎまたはｐ型オーミック抵抗を形成するために適用でき、特に低い、そして中間の値を有する抵抗は、ＭＯＳおよびバイポーラタイプのデジタルおよびアナログＩＣに適用できる。低から中間の抵抗値を有する抵抗（すなわち、単位面積当たり１０〜１０００Ω）は、広い電圧範囲に渡って線形である。たとえば、高密度の静的ランダムアクセス・メモリ（ＳＲＡＭＳ）ように使用される、高い値（ギガΩ）の漏洩電流抵抗は、再現的に製造することは難しい。というのは、ドープされないまたは少なくドープされたポリシリコンが高抵抗を得るために必要であるからである。
【０００４】
【発明が解決しようとする課題】
しかしながら、後者は、誘発されるダメージおよび欠陥の影響を受けやすく、それによって、品質が劣化し、漏洩を生じ、信頼性が低下する。より重要なことは、集積回路上に多値の線形抵抗を供給するためには、異なる値の各抵抗の抵抗部分は、異なるドーパント投与量で、異なるドーピング・レベルを供給するための個々の注入ステップが必要となる。したがって、複数の写真製版ステップが必須であり、マスク数は、必要な抵抗値の数に依存し、マスク数が増大する欠点があった。
【０００５】
【課題を解決するための手段】
本発明は、上に述べられた問題を避ける集積回路用の抵抗構造、および、写真製版ステップ数を減らすプロセスによって、多値の線形抵抗を供給する特別の方法を提供することにある。
【０００６】
本発明の一つの見地によれば、本発明は、集積回路用の抵抗性導電体を形成する方法において：集積回路の半導体基板の表面に急峻な側面を持つ溝を形成し、その溝は第１の横寸法の２つのコンタクト領域とそのコンタクト領域間に延びた狭幅部を有するステップと、溝の側壁および底面に沿って、その溝内に空洞を有するように一様な誘電体層を形成するステップと、前記誘電体層の上に、高抵抗材料でコンタクト領域を部分的に充填する十分な厚さを有し、少なくとも部分的に溝の狭幅部を充填する一様な第１の導電層を形成するステップと、コンタクト領域の未充填部を充填し、および溝の狭幅部が未充填部を有する場合にはその未充填部を充填する低抵抗材料の第２の導電層を形成するステップと、選択的に半導体基板の表面上の前記誘電体層および前記第１および第２の導電層を除去することによって前記の結果形成された構造を平面化するステップと、その後、高抵抗材料の第１の導電層と低抵抗材料の第２の導電層間でドーパントの相互拡散を行わせるために十分な温度および十分な時間でアニーリングするステップとを有し、第１および第２の導電層は前記アニーリングによって、比較的に低抵抗のコンタクト領域と、コンタクト領域間に延びた溝の狭幅部中で比較的に高抵抗の領域とが形成されることを特徴とする。
【０００７】
したがって、分離された抵抗性導電層を有する溝は、ただ一つの写真製版ステップによって形成できる。異なる抵抗値を有する第１および第２の導電層の一様な層は溝内に堆積される。導電層は、溝内に形成される。溝の広幅部を低抵抗材料で充填するためには、多量の第２の導電層が必要である。アニーリング後に２つの導電層の要素を内部拡散させることによって、その抵抗値が溝の形に従って制御されるように導電性要素が形成される。
【０００８】
たとえば、高抵抗材料の第１の導電層および低抵抗材料の第２の導電層は、それぞれドープされないまたは少しドープされた半導体および比較的多くドープされた半導体を含む。好ましくは、ポリシリコンの半導体層は、たとえば、公知の化学蒸着法によって供給される。ポリシリコンの第１の層は、ドープしないかまたは非常に少しドープされたポリシリコンを含むので高抵抗層に形成される。第２の導電層は、常に多くドープされたポリシリコンを含み、堆積が行われる間ドーピングを行う（in situ）ＣＶＤ法によって蒸着される。
【０００９】
基板表面の上に延びた半導体層は、アニーリングされる前に除去され、ドープされまたはドープされないポリシリコンの異なる量が充填された異なる幅の溝が残る。アニーリングは、十分な時間および温度の適当な周囲環境で実行され、多くドープされたポリシリコン層から下方のドープされないまたは少なくドープされたポリシリコン層へ拡散される。このようにして、周囲の構成（下方の誘電体または基板）中で相互にドーピングが行われることを避ける。
【００１０】
ドープされないポリシリコンの第１の層は溝内で一様であるので、溝全体を充填するためには、多くドープされたポリシリコンの量は溝の幅に依存する。また、広幅部のコンタクト領域のためには多くドープされたポリシリコンが必要であり、狭幅部に対してはドープされたポリシリコンの量は少しで足り、またはほとんど必要でない。このように、多くドープされたポリシリコン層からの大量のドーパント量が溝の広幅部に供給され、アニーリング後に、多くドープされた導電性の電極が形成される。
【００１１】
コンタクト電極間の狭幅溝領域を充填するためには、多くドープされたポリシリコンは比較的に少ない量で足り、従って、より少ないドーパント量が供給される。従って、アニーリング後に、狭幅溝領域中の導電層は、比較的少なくドーピングされ、導電性のコンタクト領域間の狭幅部は比較的に高抵抗の導電体が供給される。このように、ポリシリコンの導電層の抵抗値は、溝の幅が狭くなれば大きくなる。
【００１２】
低抵抗値を有する抵抗を形成するために、溝の狭幅領域は、比較的に大きい横寸法が必要となり、溝を充填するためにより多くの量のドープされたポリシリコンが必要となる。高値抵抗を形成するためには、狭幅部は、ドープしないあるいは少なくドープされた第１のポリシリコン層によって十分に狭く充填される。このように、基板表面上に延びたポリシリコン層を除去した後に、この領域に拡散するためにドープされたポリシリコンを利用する必要はない。したがって、多くドープされた第２のポリシリコン層からのドーパントは、端部コンタクト領域にのみ拡散される。
【００１３】
本発明の他の見地によれば、集積回路用の複数の多値の抵抗を形成する方法提供される。本発明は、集積回路用の複数の抵抗値を有する抵抗を形成する方法において：集積回路の半導体基板の表面に複数の急峻な側面を持つ溝を形成し、各溝は所定の横寸法を有する第１および第２のコンタクト領域とそのコンタクト領域間に延びた狭幅部を有し、その狭幅部は所望の抵抗値になるように所定の横寸法に形成され、各溝の側壁および底面上に誘電体層を形成し、その誘電体で囲まれた空洞を溝内に形成し、前記誘電体層の上に形成され、コンタクト領域を部分的に充填する十分な厚さを有し、少くとも各溝の狭幅部を部分的に充填する高抵抗材料の第１の導電層を形成し、第１の導電材料によって充填されていないコンタクト領域および狭幅領域を低抵抗材料の第２の導電層によって充填し、それによって、異なる横寸法を有する狭幅部が異なる厚さの第１および第２の導電層によって充填され、選択的に基板の表面上の前記誘電体層および前記第１および第２の導電層を除去することによって、上記のステップで形成された構造を平面化し、第２の導電層のドーパント不純物を高抵抗の第１の導電層に内部拡散させるために十分な温度および十分な時間でアニーリングし、前記アニーリングによって、第１および第２の導電層は混合されて、低抵抗性コンタクト領域では混合された導電層になり、溝の狭幅部内では比較的高抵抗の領域になり、狭幅部内の領域の抵抗値は、狭幅部の横寸法が狭くなれば大きくなるように構成される。
【００１４】
このように、一連の横寸法が異なる溝を形成することによって、一連の多値の抵抗が、同じ回路中で同じプロセスステップを用いて同時に形成される。溝内の堆積層の自己調節、および次の拡散ステップによるコンタクト領域および抵抗領域のドーピングによって、ドーパントの量は溝の幅によって制御される。したがって、抵抗の抵抗値は、溝の狭幅部の幅に依存する。この抵抗値は、レイアウト設計段階で決定される。一つの写真製版ステップを用いて、抵抗の各値に対する異なる幅の溝をエッチングする領域を形成するのみでよい。導電性のコンタクト領域は、多くドープされかつ広い溝の領域に供給される。したがって、電気的に導電性のコンタクト電極を形成するための追加のマスク・ステップが不要になる。
【００１５】
その結果、抵抗要素は、溝絶縁を形成する誘電体層によって保護され、溝の側壁および底部を形成する基板によってシールドさる。アニーリングステップの間、または、その後、抵抗要素の４つの面（たとえば、上面、底面、側面）の全てを絶縁するための堆積が行われる間に誘電体層を形成してもよい。集積回路処理の初期の段階において抵抗領域が形成されるので、導電層の上に誘電性の絶縁を行った後、抵抗領域の上に他の導電層を供給してもよく、それによって抵抗領域の上にシールドが行われる。
【００１６】
抵抗シールドは、たとえば、集積回路のトランジスタのエミッタまたはゲートを構成するポリシリコンの導電層により形成してもよい。シールドは、少なくドープされた抵抗領域のプロセスダメージ、または漏洩パスまたは表面反転を発生させ、さらに高抵抗値を有する抵抗の特性を劣化させるトラップを保護する。もし、必要ならば、信頼性を改善するために、高抵抗（キガΩ）に対して、この構造のシールドに電位を印加してもよい。
【００１９】
集積回路用の多値抵抗は、溝の幾何学的配置によって決定される抵抗値を有する導電層によって供給される。このように、本発明では、集積回路用の導電性要素を形成する方法、集積回路用の多値の抵抗を形成する方法、複数の多値の抵抗を含む集積回路、および複数の導電性要素を含む集積回路が供給され、それによって、上に述べられた問題点は解決される。
【００２０】
【作用】
本発明においては、まず複数の溝が基板に構成される。各溝は特定の横方向のコンタクト領域、およびその間に延びたより狭い狭幅部を有する。溝に充填されるように、第１の誘電体層の次に高抵抗の第１の導電層および低抵抗の第２の導電層が供給される。溝を充填する第２の導電層の量は溝の幅に依存する。その後、構造は化学機械研磨によって平面化され、充分に平面化されたトポグラフィが供給される。第１および第２の導電層がそれぞれドープまたは非ドープのポリシリコン層から供給されるとき、溝の寸法によって溝の各領域に含まれたドーパントの量が制御される。アニーリングによって、ドーパントが拡散され、より広い端部領域は、多くドープされ、コンタクト領域を形成する。溝の中間の幅狭部は、溝の幅に依存するレベルにドープされる。これにより、溝幅が狭くなれば大きくなる抵抗値を有する抵抗要素が形成される。
【００２１】
【実施例】
図１は、従来の既知の集積回路（ＩＣ）用の抵抗構造１０を示す図である。集積回路用基板１２は、図１（Ａ）のシリコン・ウェハ１２によって供給される。そのシリコン・ウェハ１２の上に、従来の誘電性の絶縁材料の層１４が形成される。この絶縁材料の層１４は、典型的には二酸化シリコンによって構成されるフィールド酸化物である。ポリシリコン層１６は、総体的に堆積されて、そして抵抗構造を形成するためにパターン化される。ポリシリコン層はイオン注入によってｐまたはｎにドープされ、所望の範囲の抵抗を有する抵抗部分１８を供給する。抵抗構造の端部領域２０は、必要に応じて、より多くドープされ、導電性のコンタクト電極を供給する。
【００２２】
導電性の端子（図示されていない）は、従来の金属コンタクト法によって供給される。したがって、端部コンタクト領域および抵抗部分において、それぞれ選択的に異なるドーパント量で２つの注入が行われることが必要となる。同じ基板上で異なる抵抗値を有する抵抗は、異なる注入量を必要とするからである。したがって、各々異なる注入に対して異なる写真製版およびマスキングステップが必要となる。
【００２３】
図２は、本発明の第１の実施例の集積回路用抵抗構造を示す。図２（Ａ）は初期段階における集積回路抵抗構造の部分平面図を示す。図２（Ｂ）、（Ｃ）および（Ｄ）は、それぞれ、（Ａ）図の矢印IIＡ、IIＢおよびIIＣに沿って切断された断面図を示す。
本発明の第１の実施例による抵抗を形成する方法において、集積回路用基板３２は、図２（Ａ）、（Ｂ）、（Ｃ）および（Ｄ）に示されるＰタイプ＜１００＞半導体シリコン・ウェハ３２によって供給される。マスク層３４は平面基板表面３６上に形成される。マスク層３４は、たとえば、一つのシリコン酸化物層または好ましくは図２（Ｂ）で示すようなハイブリッド多層構成によって形成される。ハイブリッドのマスク層３４は、薄い酸化物層３７、および比較的硬いマスク層３８のコーティング、たとえばシリコン窒化物が化学機械研磨停止層として機能するように堆積される。他のマスク材料３９の層、たとえば、二酸化シリコンが、その上に溝のエッチングマスクとして機能するように成長または堆積される。マスク層３７、３８および３９は、写真製版、たとえば、フォトリソグラフィでパターン化またはエッチングされ、溝を形成するために基板表面の領域４０を露出する。
【００２４】
図３は、本発明の第１の実施例の集積回路用抵抗構造を示す。図３（Ａ）は図２の次の段階における集積回路抵抗構造の部分平面図を示す。図３（Ｂ）、（Ｃ）および（Ｄ）は、それぞれ、図３（Ａ）図の矢印   Ａ、   Ｂおよび   Ｃに沿って切断された断面図を示す。図３において、図２の基板表面３６に露出された領域４０は、公知の異方性エッチングプロセスによってエッチングされ、急峻な深い溝４２（４２ａ、４２ｂ、４２ｃ）が形成される。平面図の図３（Ａ）において、溝４２は長さ方向に形成され、２つの広幅の端部領域４４間に延びた狭幅部４６（４６ａ、４６ｃ）が形成される。以下に説明されるように、異なる値の抵抗を形成するための溝は横方向、たとえば、狭幅部４６の幅方向に変化する。溝の抵抗値は狭幅部の幅が狭くなれば大きくなる。
【００２５】
図４は、本発明の第１の実施例の集積回路用抵抗構造を示す。図４（Ａ）は図３の次の段階における集積回路抵抗構造の部分平面図を示す。図４（Ｂ）、（Ｃ）および（Ｄ）は、それぞれ、図４（Ａ）図の矢印IVＡ、IVＢおよびIVＣに沿って切断された断面図を示す。図４において、図３の溝４２は、たとえば、従来のＨＦ溶液によりエッチン洗浄される。その後、誘電体絶縁層５０（たとえば、二酸化シリコン）によって全面が覆われる。誘電体層５０（５０ａ、５０ｂ、５０ｃ）は、絶縁側壁５２、各溝の底部５４、および溝内の空洞６０（６０ａ、６０ｂ、６０ｃ）を形成する。誘電体層５０は、マスク層３９と同一材料を用いてもよい。誘電体層（酸化物層）５０は、従来の熱酸化法、酸化物の堆積、または酸化物層の堆積の前後に熱酸化ステップを有するハイブリッド方法を用いて形成してもよい。一例として、誘電体層（酸化物層）５０は、０．８μｍのＢｉＣＭＯＳプロセス中で、酸化物層が０．５μｍの厚さに形成される。
【００２６】
図５は、本発明の第１の実施例の集積回路用抵抗構造を示す。図５（Ａ）は図４の次の段階における集積回路抵抗構造の部分平面図を示す。図５（Ｂ）、（Ｃ）および（Ｄ）は、それぞれ、図５（Ａ）図の矢印VＡ、VＢおよびVＣに沿って切断された断面図を示す。高抵抗材料の第１の導電層７０（７０ａ、７０ｂ、７０ｃ）（たとえば、ドープされないまたは少なくドープされた半導体、すなわち、ポリシリコン）が、公知のＬＰＣＶＤ（低圧力ＣＶＤ）法によって全体的に一様に堆積される。ポリシリコン層は一様であり、ポリシリコン層７０の厚さは溝４２の端部４４を部分的に充填するように選択され、それによって堆積されたポリシリコン層７０内に空洞７４が形成される（図５（Ｃ））。もっとも狭幅な溝領域（図５（Ｂ））は、完全に半導体材料の第１の層によって充填される。一方、大きな溝の狭幅部４６の部分７２は、部分的に第１のポリシリコン層によって充填され、充填されない部分が一部残る（図５（Ｄ））。
【００２７】
その後、低抵抗値を有する第２の導電層８０（８０ｂ、８０ｃ）は、全体的に一様に堆積される（図、５（Ｂ）〜（Ｄ））。多くドープされた半導体を含む第２の導電層、たとえば、リンまたはボロンで多くドープされたポリシリコン８０の層は、この産業分野においては頻繁に使用されている。ドープされたポリシリコン層８０は、たとえば、堆積が行われる間ドーピングを行う（in situ）従来方法のポリシリコンＣＶＤ法によって形成される。
【００２８】
一様なポリシリコン層８０は、典型的には、溝７０の中心の近くで凹部８２を形成し、この凹部の輪郭は、堆積厚さおよび溝幅に依存する。しかしながら、第２の層の厚さが十分であると（この例では約３５０ｎｍ）、基板表面上の溝７０の残りの空洞部は完全に充填される。したがって、この溝の広いコンタクト領域４４は、誘電体層５０およびポリシリコン層７０と８０によって充填される。これらの誘電体層５０およびポリシリコン層７０と８０の各々は、また溝４２のまわりの基板３２の表面上のマスク層３４の表面上に延びる。この溝の狭幅部４６は、第１の誘電体層５０、第１のポリシリコン層７０および狭幅部の幅に依存する第２のポリシリコン層８０（少量又はゼロ）によって充填される（図５（Ｂ）〜（Ｄ））。
【００２９】
図６は、本発明の第１の実施例の集積回路用抵抗構造を示す。図６（Ａ）は図５の次の段階における集積回路抵抗構造の部分平面図を示す。図６（Ｂ）、（Ｃ）および（Ｄ）は、それぞれ、図６（Ａ）図の矢印VIＡ、VIＢおよびVIＣに沿って切断された断面図を示す。
図６において、図５に示される誘電体層の部分５０と第１のポリシリコン層７０およびて第２のポリシリコン層８０、および基板表面の上に延びたマスク層３９は、選択的に除去される。すなわち、エッチングバックされ、溝は基板表面上に形成された化学機械研磨停止層３８と同一の平面レベルになるように形成される。その結果、この溝構造は、ドープされない第１のポリシリコン層７０およびドープされた第２のポリシリコン層８０によって充填された端部コンタクト領域と（図６（Ｃ））、ドープされない第１のポリシリコン層７０によって充填された端部コンタクト領域間の狭幅領域（図６（Ｂ））と、溝の狭幅領域の幅に依存してドープされた第２のポリシリコン層８０の領域（図６（Ｄ））とから構成される。もっとも狭幅の溝は、第１のポリシリコン層７０のみで完全に充填される。エッチバックは、化学機械研磨プロセスによって実行され、充分に平面化された表面、比較的堅い基板表面上の研磨停止層を供給するシリコン窒化物層３８の層を供給することが好ましい。
【００３０】
図７は、本発明の第１の実施例の集積回路用抵抗構造を示す。図７（Ａ）は図６の次の段階における集積回路抵抗構造の部分平面図を示す。図７（Ｂ）、（Ｃ）および（Ｄ）は、それぞれ、図７（Ａ）図の矢印VIIＡ、VIIＢおよびVIIＣに沿って切断された断面図を示す。
シリコン基板表面上のエッチング停止層３８の上に堆積された層を選択的に除去した後に、この構造はアニーリングされる。アニーリングは、十分な時間と温度の雰囲気のもとで実行され、ドープされたポリシリコン層８０からドープされないポリシリコン層７０へドーパントが拡散され、周囲の基板のドーピングが交差することを避ける。たとえば、アニーリングは、８５０゜〜１０００゜Ｃの酸素雰囲気中で実行され、それによって、露出されたポリシリコン上のＳｉＯ2層が形成され、ドーパントの外部拡散が防止される。アニーリングの間、ドーパントは多くドープされた第２のポリシリコン層８０から第１のポリシリコン層７０に拡散され、それにより導電層９０ａ、９０ｃが形成される。各溝内の導電層９０ａ、９０ｃにおいて、広い端部コンタクト領域中のドーピングは、狭幅部のドーピングより多くなる。
【００３１】
コンタクト領域の幅は、端部領域のドーパント量を十分に供給できる程度に大きいので、低抵抗コンタクト電極領域を構成できる。狭幅部は、ドーパント量を少量供給する程度の幅であるために、必要な抵抗値を有する抵抗構造部を形成できる。この溝のドーパント量は、溝の横幅が広くなると多くなる。
【００３２】
したがって、狭幅溝領域９０ａには多くドープされたポリシリコンは存在しない。このように、アニーリングの間に拡散に利用できるドーパントは存在しない。狭幅領域に充填されたドープされないまたは少なくドープされた第１のポリシリコン層７０の抵抗値がこの狭幅領域の抵抗を決定する。それによって高抵抗値を形成できる。広い溝領域９０ｃ、端部コンタクト領域９２は、ドープされたポリシリコンの第２の層８０を含むので、アニーリング中に多くのドーパントがドープされないまたは少なくドープされた下方の第１のポリシリコン層７０中に拡散する。より大きくドープされたポリシリコン層から下方のポリシリコン層へのドーパントの拡散によって、溝の幅に応じた抵抗値を有する領域を形成し、低抵抗値を供給できる。
【００３３】
アニーリング後に誘電体層（たとえば、二酸化シリコン）が、従来の方法、すなわち、熱酸化法あるいは堆積によって、ポリシリコン層の上に供給されてもよい。その後、従来の金属ステップ（たとえば、標準のＣＭＯＳ多レベル金属法）によって、コンタクト部が供給される。このように、このプロセスは、複数の異なる横寸法を有する溝を形成する一つのマスク・レベルを使用することによって、異なった複数の抵抗値を同時に形成できる。集積回路上に多値の抵抗を形成するための複数の写真製版および注入ステップを完全に回避できる。
【００３４】
溝を充填する各層は一様であるので、実際には、各抵抗の構造および電気的特性は溝の幾何学的配置に依存する。このプロセスは、抵抗の抵抗値は溝の寸法に依存して形成されるという従来なかった回路デザイン・アプローチを使用する。追加のフォトリソグラフィのステップは、コンタクト電極を形成するために必要がない。したがって、溝を複数の導電層および誘電体層を有する溝で充填した後は、一つの平面化ステップのみで足りる。このために、複雑なアナログＢｉＣＭＯＳ法に使用されるマスク・レベルの数が減少できる。さらに、本方法によれば、プロセスの初期段階で、基板ウェハの平面を保持している間、抵抗要素または局所的な相互接続導体を形成できる。コンタクト部は同一平面上にあるので、写真製版の問題に関するトポグラフィを考慮しなくとも、両電極を供給できる。
【００３５】
本発明の抵抗構造は、溝の側壁および底部を形成する基板によって、溝の側壁および底部は自然にシールドされる。したがって、本発明によれば、既知の方法によって形成される従来の抵抗構造の上面、側面または底面に充電される外部からの電荷の影響は、減少しあるいは避けることができる。
【００３６】
図８は、本発明の第２の実施例の集積回路用抵抗構造を示す。図８の集積回路用の抵抗性導電体要素を形成する方法においては、第１の実施例で述べられたように、基板１３２中に深い急峻な溝が供給され、広いコンタクト領域およびその広いコンタクト領域間に延びた比較的に狭い狭幅部を有する。その溝は、誘電体層１５０で覆われる。それぞれドープしないまたはドープされたポリシリコンを含む第１の導電層および第２の導電層の一様な層が溝内に供給される。
【００３７】
第１の実施例で述べたのと同様に、溝構造が平面化およびアニーリングされた後に、多くドープされたコンタクト領域１９２間の狭幅部中に抵抗部を有する導電層１９０が供給される。その後、誘電体１９４（たとえば、酸化物）は、ポリシリコン層１９０上に成長または堆積される。その後、他のポリシリコン層１９６（たとえば、約０．３５μｍの厚さのポリシリコンの堆積層）が形成される。
【００３８】
後者の層（たとえば、ポリシリコン層１９６）は、集積回路のトランジスタのゲートまたはエミッタ構造を形成する。ポリシリコン・キャップ１９６は、次の酸化物および金属堆積、珪素化、およびエッチングの全てのステップに対して抵抗シールドとして機能する。これらのすべては、プラズマ環境で抵抗構造に対して露出される。抵抗コンタクト領域およびポリシリコン・シールドのためにコンタクト部１９８が供給され、従来の３層金属相互接続が行われ、このようにして構造が完成する。このように、抵抗は、溝の側壁および底面の基板によってシールドされるのみでなく、さらに、ポリシリコン・シールド層は、抵抗領域の上部でもシールドされる。このシールドされた抵抗構造は、部分的に高値抵抗（ギガΩ）を供給できる。
【００３９】
プロセスの初期段階でシールドをすることによって、エッチングの間、ドープされないまたは少なくドープされた敏感なポリシリコン層が、大きな値の抵抗において再現性または信頼性を低下させる危険性（たとえば、プラズマ放射による）を低下させる。さらに、抵抗を使用することによって、上部のポリシリコン・シールドは、誘起された電荷を制御するために電位が供給されるゲートとして機能する。この制御をしなければ、大きな値の抵抗中で漏洩パスが生じる可能性がある。
【００４０】
本発明の実施例の他の変形においては、二酸化シリコンの誘電体層が、堆積後の熱酸化によって形成される。一方、ＣＶＤ二酸化シリコンの代わりに他の既知の絶縁材料が使用される。たとえば、既知の酸化法によって形成されたシリコン窒化物またはシリコン・オキシニトライド層、熱酸化またはＯＮＯ（酸化物ー窒化物ー酸化物の複合物）プロセス、またはタンタル・ペントオキサイドのような金属酸化物等が使用される。
【００４１】
化学機械研磨停止層は、他の硬い研磨停止材料、たとえば、シリコン・カーバイドを含む。研磨停止材料は、導電層または絶縁層以外の研磨阻止剤を含まなければならないので、シリコン・カーバイドは、研磨の選択性を改善するために有利である。
【００４２】
この実施例においては、上述したように、誘電体層５０はエッチングマスク層３９と同一の材料を用いることができる。エッチングマスク層３９は、誘電体層５０を除去する化学機械研磨ステップによって同時に除去されることが好ましい。また、研磨停止層３８上に延びている導電層７０、８０の一部もこの誘電体層５０を除去する化学機械研磨ステップによって同時に除去されることが好ましい。
【００４３】
従来、他のエッチングバック法、たとえば、活性化イオンエッチングも使用されてきた。しかしながら、化学機械研磨による平面化は、充分に平面化された表面トポグラフィを供給できる有利さがある。特に、２以上の電極に接触する同一平面上のコンタクトは容易に行われる。このように、以降のステップを簡単化し、写真製版とエッチングに関するトポグラフィ、導電性の相互接続構造（特に、サブミクロン技術（たとえば、＜０．５μｍ））を形成する問題を減少させる。
【００４４】
上述の実施例から明白なように、この実施例のプロセスステップを修正するか、あるいは変更することによって、本発明の範囲内で、各溝がそれぞれ絶縁された抵抗性の導電層を供給することができる。本実施例の方法によって形成され、低抵抗に制御された抵抗性の回路要素は、局部の相互接続導体およびＤＣ導電体レールにも使用できる。絶縁ポリシリコン・ヒューズはマスク無しプロセス、たとえば、上述の第１の実施例を適用することによって形成でき、ドープしないまたは少なくドープされたポリシリコンの高抵抗要素を供給する。続いて、基板表面を有する構造レベルをエッチングバックするステップの後、薄い導電層（たとえば、チタニウムケイ化物）が、溝の狭幅領域中の高抵抗ポリシリコンの表面上に供給される。
【００４５】
集積回路中の抵抗性導電体構成は、処理レベルよりむしろ主に設計レベルで考慮される。本発明では、追加の層または特別の層は必要でない。種々のＩＣ装置構造は、基本プロセス技術を変えることなく、プロセスの初期の段階で供給される。
【００４６】
本発明の特別の実施例が上に詳細に記載されたが、請求項で請求された範囲からはずれることなく多くの実施例の変形、変更および適用ができる。
【００４７】
【発明の効果】
上述のように、複雑なアナログＢｉＣＭＯＳ回路が、少ない数のマスク・レベルおよびプロセスステップによって製造されるので、処理コストを減少することができる
【図面の簡単な説明】
【図１】従来の既知の集積回路用抵抗構造を示す。図１（Ａ）は半導体基板ウェハおよびその上に形成された集積回路用抵抗構造の断面図である。図１（Ｂ）は図１（Ａ）の抵抗構造の表面を上から見た上面図である。
【図２】本発明の第１の実施例の集積回路用抵抗構造を示す。図２（Ａ）は初期段階における集積回路抵抗構造の部分平面図を示す。図２（Ｂ）、（Ｃ）および（Ｄ）は、それぞれ、図２（Ａ）の矢印IIＡ、IIＢおよびIIＣに沿って切断された断面図を示す。
【図３】本発明の第１の実施例の集積回路用抵抗構造を示す。図３（Ａ）は図２の次の段階における集積回路抵抗構造の部分平面図を示す。図３（Ｂ）、（Ｃ）および（Ｄ）は、それぞれ、図３（Ａ）の矢印IIIＡ、IIIＢおよびIIIＣに沿って切断された断面図を示す。
【図４】本発明の第１の実施例の集積回路用抵抗構造を示す。図４（Ａ）は図３の次の段階における集積回路抵抗構造の部分平面図を示す。図４（Ｂ）、（Ｃ）および（Ｄ）は、それぞれ、図４（Ａ）の矢印IVＡ、IVＢおよびIVＣに沿って切断された断面図を示す。
【図５】本発明の第１の実施例の集積回路用抵抗構造を示す。図５（Ａ）は図４の次の段階における集積回路抵抗構造の部分平面図を示す。図５（Ｂ）、（Ｃ）および（Ｄ）は、それぞれ、図５（Ａ）の矢印VＡ、VＢおよびVＣに沿って切断された断面図を示す。
【図６】本発明の第１の実施例の集積回路用抵抗構造を示す。図６（Ａ）は図５の次の段階における集積回路抵抗構造の部分平面図を示す。図６（Ｂ）、（Ｃ）および（Ｄ）は、それぞれ、図６（Ａ）の矢印VIＡ、VIＢおよびVIＣに沿って切断された断面図を示す。
【図７】本発明の第１の実施例の集積回路用抵抗構造を示す。図７（Ａ）は図６の次の段階における集積回路抵抗構造の部分平面図を示す。図７（Ｂ）、（Ｃ）および（Ｄ）は、それぞれ、図７（Ａ）の矢印VIIＡ、VIIＢおよびVIIＣに沿って切断された断面図を示す。
【図８】本発明の第２の実施例の集積回路用抵抗構造を示す。
【符号の説明】
１０    抵抗構造
１２    シリコン・ウェハ
１４    絶縁材料層
１６    ポリシリコン層
１８    抵抗部
２０    抵抗構造の端部領域
３２    半導体シリコン・ウェハ
３４    マスク層
３６    平面基板表面
３７    薄い酸化物層
３８    マスク層
３９    マスク層
４０    基板表面の領域
４２    溝
４４    広幅の端部領域
４６    狭幅部
５０    誘電体絶縁層
５２    絶縁側壁
５４    溝の底
６０    溝内の空洞
７０    第１の導電層
７４    空洞
８０    第２の導電層
９０    導電層
９２    コンタクト領域
１９０  導電層
１９２  コンタクト領域
１９４  誘電体
１９６  ポリシリコン層
１９８  コンタクト部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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