(57)【特許請求の範囲】
【請求項１】
ベース間に差動入力電圧が印加される第１のトランジスタ及び第２のトランジスタ並びに前記第１のトランジスタ及び前記第２のトランジスタに電流を供給するためにバイアス電流を出力する電流源を有する第１の差動増幅回路と、
前記第１のトランジスタのコレクタにエミッタが共通接続される第３のトランジスタ及び第４のトランジスタを有し、前記第３のトランジスタのベースに印加される第１の制御電圧と前記第４のトランジスタのベースに印加されるバイアス電圧との差に応じて、前記第１のトランジスタで増幅された信号を減衰して出力する第２の差動増幅回路と、
前記第２のトランジスタのコレクタにエミッタが共通接続される第５のトランジスタ及び第６のトランジスタを有し、前記第５のトランジスタのベースに印加される前記第１の制御電圧と前記第６のトランジスタのベースに印加される前記バイアス電圧との差に応じて、前記第２のトランジスタで増幅された信号を減衰して出力する第３の差動増幅回路と、
を有する可変利得増幅回路を複数並列に接続して備えるとともに、
外部入力される基準制御電圧から前記第１の制御電圧を前記可変利得増幅回路毎にそれぞれ生成する電圧シフト手段を備えた可変利得増幅器において、
前記バイアス電流の値を前記可変利得増幅回路毎にそれぞれ可変制御する電流制御手段を備え、
前記電流制御手段が、前記第１の制御電圧に対して所定の電圧分だけシフトする第２の制御電圧を前記基準制御電圧から生成する制御電圧シフト手段と、前記バイアス電圧に対して前記所定の電圧分だけシフトする第２のバイアス電圧を前記バイアス電圧から生成するバイアス電圧シフト手段と、前記複数の第２の制御電圧と前記第２のバイアス電圧との差に応じて前記バイアス電流の値を前記可変利得増幅回路毎にそれぞれ可変制御する制御手段と、を備えることを特徴とする可変利得増幅器。
【請求項２】
前記第２の制御電圧が前記基準制御電圧より小さい請求項１に記載の可変利得増幅器。
【請求項３】
前記制御電圧シフト手段が直列接続された複数のインピーダンス素子を備え、前記インピーダンス素子の各接続点の電圧が前記第２の制御電圧である請求項２に記載の可変利得増幅器。
【請求項４】
前記インピーダンス素子が抵抗である請求項３に記載の可変利得増幅器。
【請求項５】
前記制御電圧シフト手段が、
前記基準制御電圧をアナログ値からディジタル値に変換するＡ／Ｄ変換手段と、
前記Ａ／Ｄ変換手段から出力されるディジタル値の前記基準制御電圧をディジタル演算してディジタル値の前記第２の制御電圧を生成する演算手段と、
前記演算手段から出力される前記第２の制御電圧をディジタル値からアナログ値に変換するＤ／Ａ変換手段と、
を備える請求項１に記載の可変利得増幅器。
【請求項６】
前記演算手段が時分割処理でディジタル演算を行う請求項５に記載の可変利得増幅器。
【請求項７】
前記Ｄ／Ａ変換手段が時分割処理で変換を行う請求項６に記載の可変利得増幅器。
【請求項８】
前記電流制御手段が前記基準制御電圧に応じて前記可変増幅回路におけるバイアス電流の値を零にする請求項１〜７のいずれかに記載の可変利得増幅器。
【請求項９】
動作する前記可変利得増幅回路が前記基準制御電圧に応じて切り替わるともに、
動作する前記可変利得増幅器が切り替わる際に、切り替えによって動作を終了する前記可変利得増幅回路と切り替えによって動作を開始する前記可変利得増幅回路とがともに動作する前記基準制御電圧の範囲を設ける請求項８に記載の可変利得増幅器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、集積回路で用いられる利得の制御が可能な可変利得増幅器に関するものである。特に、高入力ダイナミックレンジが要求されるディジタル衛星放送受信用集積回路に用いられる可変利得増幅器に関するものである。
【０００２】
【従来の技術】
従来の可変利得増幅器の代表的な構成を図７に示す。従来の可変利得増幅器は可変利得増幅回路Ａ１及び可変利得増幅回路Ａ２を備えている。
【０００３】
まず可変利得増幅回路Ａ１の構成について説明する。入力信号Ｖin1を入力する端子にＮＰＮ型の入力トランジスタＱ１１のベースが接続され、入力信号Ｖin2を入力する端子にＮＰＮ型の入力トランジスタＱ１２のベースに接続される。入力トランジスタＱ１１のエミッタと入力トランジスタＱ１２のエミッタとは抵抗Ｒ７を介して接続される。また、入力トランジスタＱ１１のエミッタはバイアス電流ＩCを供給する定電流源１１を介して接地され、入力トランジスタＱ１２のエミッタはバイアス電流ＩCを供給する定電流源１２を介して接地される。
【０００４】
入力トランジスタＱ１１のコレクタにＮＰＮ型トランジスタＱ４のエミッタとＮＰＮ型トランジスタＱ５のエミッタが共通に接続される。また、トランジスタＱ１２のコレクタにＮＰＮ型トランジスタＱ６のエミッタとＮＰＮ型トランジスタＱ７のエミッタが共通に接続される。
【０００５】
そして、定電圧ＶCCが供給される端子に、トランジスタＱ５のコレクタ及びトランジスタＱ６のコレクタが共通に接続される。
【０００６】
さらに、バイアス電圧Ｖbiasが供給される端子に、トランジスタＱ４のベースとトランジスタＱ７のベースとが共通に接続される。また、基準制御電圧である制御電圧ＶAGCが供給される端子に、トランジスタＱ５のベースとトランジスタＱ６のベースとが共通に接続される。
【０００７】
次に可変利得増幅回路Ａ２の構成について説明する。入力信号Ｖin1を入力する端子にＮＰＮ型の入力トランジスタＱ１０のベースが接続され、入力信号Ｖin2を入力する端子にＮＰＮ型の入力トランジスタＱ１３のベースが接続される。入力トランジスタＱ１０のエミッタと入力トランジスタＱ１３のエミッタとは抵抗Ｒ８を介して接続される。また、入力トランジスタＱ１０のエミッタはバイアス電流ＩCを供給する定電流源１０を介して接地され、入力トランジスタＱ１３のエミッタはバイアス電流ＩCを供給する定電流源１３を介して接地される。
【０００８】
入力トランジスタＱ１０のコレクタにＮＰＮ型トランジスタＱ２のエミッタとＮＰＮ型トランジスタＱ３のエミッタが共通に接続される。また、入力トランジスタＱ１３のコレクタにＮＰＮ型トランジスタＱ８のエミッタとＮＰＮ型トランジスタＱ９のエミッタが共通に接続される。
【０００９】
そして、定電圧ＶCCが供給される端子に、出力負荷抵抗Ｒ５の一端、トランジスタＱ３のコレクタ、トランジスタＱ８のコレクタ、及び出力負荷抵抗Ｒ６の一端が共通に接続される。また、出力負荷抵抗Ｒ５の他端にトランジスタＱ２のコレクタが接続され、出力負荷抵抗Ｒ６の他端にトランジスタＱ９のコレクタが接続される。
【００１０】
さらに、バイアス電圧Ｖbiasが供給される端子に、トランジスタＱ２のベースとトランジスタＱ９のベースとが共通に接続される。また、制御電圧ＶAGCが供給される端子に、抵抗Ｒ３を介してトランジスタＱ３のベースとトランジスタＱ８のベースとが共通に接続される。そして、抵抗Ｒ３とトランジスタＱ３及びＱ８との接続点は抵抗Ｒ４を介して接地される。
【００１１】
このような構成の可変利得増幅回路Ａ１及びＡ２が並列接続される。すなわち、トランジスタＱ２のコレクタとトランジスタＱ４のコレクタとが出力信号Ｖout1を出力する端子に共通に接続され、トランジスタＱ７のコレクタとトランジスタＱ９のコレクタとが出力信号Ｖout2を出力する端子に共通に接続される。
【００１２】
可変利得増幅回路Ａ１及びＡ２において、雑音指数特性と相互変調歪み特性とはトレードオフの関係にある。そこで、可変利得増幅回路Ａ１を雑音指数特性が良好な可変利得増幅回路とし、可変利得増幅回路Ａ２を相互変調歪み特性が良好な可変利得増幅回路とする。
【００１３】
次に、図７に示した従来の可変利得増幅器の動作について説明する。入力信号Ｖin1及びＶin2のレベルが小さいときは制御電圧ＶAGCを小さくして、トランジスタＱ３、Ｑ５、Ｑ６、及びＱ８のベース電位に対してトランジスタＱ２、Ｑ４、Ｑ７、及びＱ９のベース電位を高くする。そうすると、トランジスタＱ３、Ｑ５、Ｑ６、及びＱ８にはほとんど電流が流れず、入力トランジスタのコレクタ電流の大部分がトランジスタＱ２、Ｑ４、Ｑ７、及びＱ９に流れるため出力負荷抵抗Ｒ５及びＲ６に大きな電流が流れ、可変利得増幅器の利得が大きくなる。
【００１４】
一方、入力信号Ｖin1及びＶin2のレベルが大きいときは制御電圧ＶAGCを大きくして、トランジスタＱ３、Ｑ５、Ｑ６、及びＱ８のベース電位に対してトランジスタＱ２、Ｑ４、Ｑ７、及びＱ９のベース電位を低くする。そうすると、入力トランジスタのコレクタ電流の大部分がトランジスタＱ３、Ｑ５、Ｑ６、及びＱ８に流れ、トランジスタＱ２、Ｑ４、Ｑ７、及びＱ９にはほとんど電流が流れないため出力負荷抵抗Ｒ５及びＲ６に流れる電流が少なくなり、可変利得増幅器の利得が小さくなる。
【００１５】
さらに、トランジスタＱ５及びＱ６のベースには制御電圧ＶAGCが印加され、トランジスタＱ３及びＱ８のベースには制御電圧ＶAGCの分圧が印加されるため、減衰動作が始まる制御電圧ＶAGCの閾値は可変利得増幅回路Ａ１と可変利得増幅回路Ａ２とで異なる。可変利得増幅回路Ａ１が利得減衰動作を始めるＶAGC電圧の閾値をＶB1、可変利得増幅回路Ａ２が利得減衰動作を始めるＶAGC電圧の閾値をＶB2とおく（ＶB1＜ＶB2）。なお、ＶB1とＶB2との電位差は抵抗Ｒ３の両端の電位差となる。
【００１６】
可変利得増幅回路Ａ１と可変利得増幅回路Ａ２とは並列に接続されているため、従来の可変利得増幅器の利得Ｇtotalは可変利得増幅回路Ａ１の利得ＧA1と可変利得増幅回路Ａ２の利得ＧA2との合計になる。従って、制御電圧ＶAGCに対する従来の可変利得増幅器の利得Ｇtotalの特性は図８のようになる。なお、入力信号のレベルが低い領域の場合すなわち制御電圧ＶAGCが小さいときは可変利得増幅回路Ａ１の利得ＧA1が支配的になるため雑音指数特性が良くなり、入力信号レベルが高い領域の場合すなわち制御電圧ＶAGCが大きいときは可変利得増幅回路Ａ２の利得ＧA2が支配的となるため相互変調歪み特性が良くなる。
【００１７】
【発明が解決しようとする課題】
しかしながら、従来の可変利得増幅器には以下の二つの問題点があった。一つ目の問題点は高周波信号入力時に相互変調歪み特性が悪化すること、二つ目の問題点は並列に接続する可変利得増幅回路が多くなると出力負荷抵抗による電圧低下が大きくなることである。
【００１８】
一つ目の問題が生じる理由、すなわち高周波信号入力時に相互変調歪み特性が悪化する理由について説明する。
【００１９】
図７に示した従来の可変利得増幅器において制御電圧ＶAGCが可変利得増幅回路Ａ１の減衰動作が始まる閾値ＶB1よりも大きくなると、トランジスタＱ４及びＱ７に流れる電流が少なくなり可変利得増幅回路Ａ１の利得が減衰していくが、定電流源１１及び１２は制御電圧ＶAGCの値にかかわらず一定のバイアス電流ＩCを供給しているため、トランジスタＱ４のエミッタには入力トランジスタＱ１１で増幅された信号が入力し、トランジスタＱ７のエミッタには入力トランジスタＱ１２で増幅された信号が入力する。
【００２０】
高周波信号入力時には入力トランジスタＱ１１で増幅された信号がトランジスタＱ４のエミッタ−コレクタ間の寄生容量を介して出力負荷出力負荷抵抗Ｒ５にリークし、入力トランジスタＱ１２で増幅された信号がトランジスタＱ７のエミッタ−コレクタ間の寄生容量を介して出力負荷出力負荷抵抗Ｒ６にリークする。
【００２１】
このため、高周波信号入力時においては、図９に示すように制御電圧ＶAGCを大きくしていっても可変利得増幅回路Ａ１の利得減衰が飽和してしまう。その結果、制御電圧ＶAGCが大きい範囲において、可変利得増幅回路Ａ１と可変利得増幅回路Ａ２との利得差Ｄが小さくなる。なお、高周波信号入力時には可変利得増幅回路Ａ２の利得減衰も飽和してしまうが、飽和時の利得はほとんどないので可変利得増幅回路Ａ２の利得減衰は飽和しないものとして説明する。
【００２２】
利得差Ｄが小さくなると、相互変調歪み特性が悪化することを説明する。可変利得増幅回路Ａ１、可変利得増幅回路Ａ２、及び可変利得増幅器トータルの入出力特性を図１０に示す。直線▲１▼＿１は可変利得増幅回路Ａ１における基本波成分の入出力特性を、直線▲１▼＿３は可変利得増幅回路Ａ１における３次高調波成分の入出力特性を、直線▲２▼＿１は可変利得増幅回路Ａ２における基本波成分の入出力特性を、直線▲２▼＿３は可変利得増幅回路Ａ２における３次高調波成分の入出力特性を、直線ｔ＿１は可変利得増幅器トータルにおける基本波成分の入出力特性を、直線ｔ＿３は可変利得増幅器トータルにおける３次高調波成分の入出力特性を、それぞれ示している。なお、図１０のグラフでは横軸に入力レベルを、縦軸に出力レベルをそれぞれｄＢ表示で示している。
【００２３】
基本波成分の出力レベルと３次高調波成分の出力レベルとが仮想的に一致する入力レベルは入力インターセプトポイント（IIP3）と呼ばれ、この値が高いほど相互変調歪み特性が良い。可変利得増幅回路Ａ１、可変利得増幅回路Ａ２、及び可変利得増幅器トータルにおける入力信号レベルがpのときの入力インターセプトポイントをそれぞれIIP3_1(p)、IIP3_2(p)、IIP3_total(p)とおく。また、可変利得増幅回路Ａ１、可変利得増幅回路Ａ２、及び可変利得増幅器トータルにおける入力信号レベルがpのときの３次高調波成分と基本波成分との出力レベル差をそれぞれIM3_1(p)、IM3_2(p)、IM3_total(p)とおく。
【００２４】
図１０より、直線▲１▼＿１の傾きが１、直線▲１▼＿３の傾きが３であるという関係から、
IIP3_1(p)=p+IM3_1(p)/2  …（１）
と求められる。また、図１０より、直線ｔ＿１の傾きが１、直線ｔ＿３の傾きが３であるという関係から、
IIP3_total(p)=p+[D+[IM3_1(p)]]/2  …（２）
と求められる。したがって、IIP3_total(p)は（１）式、（２）式より
IIP3_total(p)=IIP3_1(p)+D/2  …（３）
と表すことができる。
【００２５】
（３）式より、可変利得増幅器トータルの入力インターセプトポイントIIP3を大きく、すなわち相互変調歪み特性を良くするためには、利得差Ｄを大きくとらなければならないことが分かる。しかし、上述したように図７に示す従来の可変利得増幅器では高周波入力時に入力信号レベルが大きくなると利得差Ｄを大きく取ることができないため、相互変調歪み特性が悪化してしまう。
【００２６】
次に二つ目の問題が生じる理由、すなわち並列に接続する可変利得増幅回路が多くなると出力負荷抵抗による電圧低下が大きくなる理由について説明する。
【００２７】
制御電圧ＶAGCに対する可変利得増幅器の利得特性曲線を滑らかな曲線にするためには、図１１に示すように可変利得増幅回路を多数（ｎ個）並列に接続した構成にするとよい。なお、図１１において図７と同一の部分には同一の符号を付し説明を省略する。また、可変利得増幅回路Ａ３〜Ａｎは可変利得増幅回路Ａ１と同一の構成である。
【００２８】
図１１の可変利得増幅器は、可変利得増幅回路が一つである場合に比べて出力負荷抵抗Ｒ５及びＲ６にｎ倍の電流が流れるため、出力負荷抵抗Ｒ５及びＲ６での電圧降下もｎ倍となる。したがって、出力負荷抵抗の抵抗値を小さくするか定電流源が出力するバイアス電流ＩCを小さくしなければ、可変利得増幅器内のトランジスタが飽和して動作しなくなるおそれがある。しかしながら、出力信号の振幅は出力負荷抵抗Ｒ５及びＲ６の抵抗値と信号の交流電流値との積であるため、出力負荷抵抗Ｒ５及びＲ６の抵抗値を小さくすると可変利得増幅器の利得が小さくなってしまう。また、定電流源が出力するバイアス電流ＩCを小さくすると、入力ダイナミックレンジが小さくなってしまう。
【００２９】
本発明は、上記の問題点に鑑み、高周波信号入力時でも相互変調歪み特性が良好な可変利得増幅器を提供することを目的とする。また、本発明は、上記の問題点に鑑み、並列に接続する可変利得増幅回路を多くしても出力負荷抵抗による電圧低下が大きくならない可変利得増幅器を提供することを目的とする。
【００３０】
【課題を解決するための手段】
上記目的を達成するために、本発明に係る可変利得増幅器においては、ベース間に差動入力電圧が印加される第１のトランジスタ及び第２のトランジスタ並びに前記第１のトランジスタ及び前記第２のトランジスタに電流を供給するためにバイアス電流を出力する電流源を有する第１の差動増幅回路と、前記第１のトランジスタのコレクタにエミッタが共通接続される第３のトランジスタ及び第４のトランジスタを有し、前記第３のトランジスタのベースに印加される第１の制御電圧と前記第４のトランジスタのベースに印加されるバイアス電圧との差に応じて、前記第１のトランジスタで増幅された信号を減衰して出力する第２の差動増幅回路と、前記第２のトランジスタのコレクタにエミッタが共通接続される第５のトランジスタ及び第６のトランジスタを有し、前記第５のトランジスタのベースに印加される前記第１の制御電圧と前記第６のトランジスタのベースに印加される前記バイアス電圧との差に応じて、前記第２のトランジスタで増幅された信号を減衰して出力する第３の差動増幅回路と、を有する可変利得増幅回路を複数並列に接続して備えるとともに、外部入力される基準制御電圧から前記第１の制御電圧を前記可変利得増幅回路毎にそれぞれ生成する電圧シフト手段と、前記バイアス電流の値を前記可変利得増幅回路毎にそれぞれ可変制御する電流制御手段と、を備え、前記電流制御手段が、前記第１の制御電圧に対して所定の電圧分だけシフトする第２の制御電圧を前記基準制御電圧から生成する制御電圧シフト手段と、前記バイアス電圧に対して前記所定の電圧分だけシフトする第２のバイアス電圧を前記バイアス電圧から生成するバイアス電圧シフト手段と、前記複数の第２の制御電圧と前記第２のバイアス電圧との差に応じて前記バイアス電流の値を前記可変利得増幅回路毎にそれぞれ可変制御する制御手段と、を備えるようにする。
【００３２】
また、前記第２の制御電圧が前記基準制御電圧より小さくしてもよい。そして、前記制御電圧シフト手段が直列接続された複数のインピーダンス素子を備え、前記インピーダンス素子の各接続点の電圧を前記第２の制御電圧としてもよい。さらに、前記インピーダンス素子を抵抗にしてもよい。
【００３３】
また、前記制御電圧シフト手段が、前記基準制御電圧をアナログ値からディジタル値に変換するＡ／Ｄ変換手段と、前記Ａ／Ｄ変換手段から出力されるディジタル値の前記基準制御電圧をディジタル演算してディジタル値の前記第２の制御電圧を生成する演算手段と、前記演算手段から出力される前記第２の制御電圧をディジタル値からアナログ値に変換するＤ／Ａ変換手段と、を備える構成としてもよい。
【００３５】
また、前記演算手段が時分割処理でディジタル演算を行ってもよい。さらに、前記Ｄ／Ａ変換手段が時分割処理で変換を行ってもよい。
【００３６】
また、前記電流制御手段が前記基準制御電圧に応じて前記可変増幅回路におけるバイアス電流の値を零にしてもよい。さらに、動作する前記可変利得増幅回路が前記基準制御電圧に応じて切り替わるともに、動作する前記可変利得増幅器が切り替わる際に、切り替えによって動作を終了する前記可変利得増幅回路と切り替えによって動作を開始する前記可変利得増幅回路とがともに動作する前記基準制御電圧の範囲を設けてもよい。
【００３７】
【発明の実施の形態】
本発明の一実施形態について図面を参照して説明する。本発明に係る第一実施形態の可変利得増幅器の構成を図１に示す。なお、図７と同一の部分には同一の符号を付し説明を省略する。
【００３８】
第一実施形態の可変利得増幅器では、可変利得増幅回路Ａ１が有する電流源をトランジスタＱ１９、Ｑ２０、及びＱ２３から成りバイアス電流ＩA1を出力するカレントミラー回路としている。すなわち、図７の定電流源１１及び１２の代わりに、トランジスタＱ１１のエミッタにコレクタが接続されるＮＰＮ型トランジスタＱ１９と、トランジスタＱ１２のエミッタにコレクタが接続されるＮＰＮ型トランジスタＱ２０と、トランジスタＱ１９及びＱ２０のベースにベース及びコレクタが共通に接続されるＮＰＮ型トランジスタＱ２３とを設ける。また、トランジスタＱ１９、Ｑ２０、及びＱ２３のエミッタは接地される。
【００３９】
そして、第一実施形態の可変利得増幅器は、トランジスタＱ２３のコレクタ電流を制御する差動増幅回路１を備えている。差動増幅回路１はＰＮＰ型トランジスタＱ１６及びＰＮＰ型トランジスタＱ１７からなる。トランジスタＱ１６のエミッタとトランジスタＱ１７のエミッタは共通に接続され、ＰＮＰ型トランジスタＱ２５のコレクタに接続される。トランジスタＱ１６のコレクタは接地され、トランジスタＱ１７のコレクタはトランジスタＱ２３のコレクタ及びベースに接続される。
【００４０】
さらに、第一実施形態の可変利得増幅器では、可変利得増幅回路Ａ２が有する電流源をトランジスタＱ１８、Ｑ２１、及びＱ２２から成りバイアス電流ＩA2を出力するカレントミラー回路としている。すなわち、図７の定電流源１０及び１３の代わりに、トランジスタＱ１０のエミッタにコレクタが接続されるＮＰＮ型トランジスタＱ１８と、トランジスタＱ１３のエミッタにコレクタが接続されるＮＰＮ型トランジスタＱ２１と、トランジスタＱ１８及びＱ２１のベースにベース及びコレクタが共通に接続されるＮＰＮ型トランジスタＱ２２とを設ける。また、トランジスタＱ１８、Ｑ２１、及びＱ２２のエミッタは接地される。
【００４１】
そして、第一実施形態の可変利得増幅器は、トランジスタＱ２２のコレクタ電流を制御する差動増幅回路２を備えている。差動増幅回路２はＰＮＰ型トランジスタＱ１４及びＰＮＰ型トランジスタＱ１５からなる。トランジスタＱ１４のエミッタとトランジスタＱ１５のエミッタは共通に接続され、ＰＮＰ型トランジスタＱ２４のコレクタに接続される。トランジスタ１５のコレクタは接地され、トランジスタＱ１４のコレクタはトランジスタＱ２２のコレクタ及びベースに接続される。
【００４２】
さらに、第一実施形態の可変利得増幅器は、差動増幅回路１及び２に定電流を供給するカレントミラー回路を備える。このカレントミラー回路はトランジスタＱ２４、Ｑ２５、及びＱ２６から成る。定電圧ＶCCが供給される端子に、トランジスタＱ２４、Ｑ２５、及びＱ２６のそれぞれのベース及びコレクタが共通に接続される。そして、トランジスタＱ２６のコレクタが定電流源３を介して接地される。
【００４３】
また、トランジスタＱ１４及びＱ１６のベースがＮＰＮ型トランジスタＱ２７のエミッタに接続される。トランジスタＱ２７のエミッタは抵抗Ｒ１０を介して接地される。トランジスタＱ２７のベースとコレクタは共通に接続され、トランジスタＱ２、Ｑ４、Ｑ７、及びＱ９のベース並びに抵抗Ｒ９を介して定電圧ＶCCが供給される端子に接続される
【００４４】
また、トランジスタＱ１５のベースが抵抗Ｒ１の一端に、トランジスタＱ１７のベースが抵抗Ｒ１の他端にそれぞれ接続される。抵抗Ｒ１の一端にはＮＰＮ型トランジスタＱ１のエミッタが接続され、抵抗Ｒ１の他端は抵抗Ｒ２を介して接地される。トランジスタＱ１のベースとコレクタは共通に接続され、制御電圧ＶAGCが供給される端子に接続される。
【００４５】
次に、このような構成の第一実施形態の可変利得増幅器の動作について説明する。トランジスタＱ２、Ｑ４、Ｑ７、及びＱ９のベース電位をＶbias1、トランジスタＱ１４及びＱ１６のベース電位をＶbias2とおく。Ｖbias1とＶbias2とはトランジスタＱ２７のベース−エミッタ間電圧分の電位差がある。一方、トランジスタＱ５及びＱ６のベース電位とトランジスタＱ１５のベース電位との電位差はトランジスタＱ１のベース−エミッタ間電圧分である。このため、抵抗Ｒ１と抵抗Ｒ３、抵抗Ｒ２と抵抗Ｒ４の抵抗値がそれぞれ等しければ、トランジスタＱ４及びＱ５から成る差動増幅回路とトランジスタＱ６及びＱ７から成る差動増幅回路とが減衰動作を始める制御電圧ＶAGCの閾値が差動増幅器２によって可変利得増幅回路Ａ２にバイアス電流が流れ始める制御電圧ＶAGCの閾値と一致し、トランジスタＱ２及びＱ３から成る差動増幅回路とトランジスタＱ８及びＱ９から成る差動増幅回路とが減衰動作を始める制御電圧ＶAGCの閾値が差動増幅器１によって可変利得増幅回路Ａ１にバイアス電流がほとんど流れなくなる制御電圧ＶAGCの閾値と一致する。すなわち、制御電圧ＶAGCに対する利得特性及びバイアス電流特性は図２に示すようになる。
【００４６】
ＶAGC＜ＶB1のとき、Ｖbias1よりもトランジスタＱ３、Ｑ５、Ｑ６、及びＱ８のベース電位のほうが低いため、可変利得増幅回路Ａ１及びＡ２ともに減衰動作は行われない。これにより、利得が高くなる。また、ＶAGC＜ＶB1のとき、トランジスタＱ２〜Ｑ９のベース電位にのみ着目すると可変利得増幅回路Ａ１及びＡ２ともに動作していることになるが、実際にはバイアス電流ＩA2がほとんど流れないので、可変利得増幅回路Ａ１のみが動作している状態となり、良好な雑音指数特性が得られる。
【００４７】
ＶB1＜ＶAGCのとき、制御電圧ＶAGCが大きくなるにつれて可変利得増幅回路Ａ１の利得ＧA1が減衰するとともにバイアス電流ＩA1が減少し、可変利得増幅回路Ａ１の動作が停止に向かう。それと同時に、バイアス電流ＩA2が増加していくので、トランジスタＱ１８及びＱ２１に流れる電流が増加していき、可変利得増幅回路２が動作し始める。そして、制御電圧ＶAGCがさらに大きくなり、ＶB2＜ＶAGCになると、バイアス電流ＩA1がほとんど流れなくなるため可変利得増幅回路Ａ１は動作を止め、可変利得増幅回路Ａ２のみが動作している状態となる。このとき、可変利得増幅回路Ａ１は可変利得増幅器の利得Ｇtotalに影響を及ぼさないため、良好な相互変調歪み特性が得られる。
【００４８】
また、動作している可変利得増幅回路のみが出力負荷抵抗Ｒ５及びＲ６から電流を引くため、出力負荷抵抗Ｒ５及びＲ６での電圧降下が大きくならない。これにより、可変利得増幅器内のトランジスタが飽和して動作しなくなるおそれがなくなる。また、バイアス電流ＩA1及びＩA2を一定とせず制御電圧ＶAGCに応じて従来の可変利得増幅器のバイアス電流ＩCより小さくするので、従来の可変利得増幅器に比べて消費電流も抑えることができる。また、動作する可変利得増幅回路を切り替える際に、切り替えによって動作を終了する可変利得増幅回路と切り替えによって動作を開始する可変利得増幅回路とがともに動作する制御電圧ＶAGCの範囲（ＶB1＜ＶAGC＜ＶB2）を設けているので、動作する可変利得増幅回路を切り替える際に可変利得増幅回路の利得が低下することを防止できる。
【００４９】
上述した第一実施形態の可変利得増幅器では簡単のために２つの可変利得増幅回路Ａ１及びＡ２を並列接続する構成としたが、実際には可変利得増幅器の制御電圧ＶAGCに対する利得特性を滑らかな曲線にするためにより多くの可変増幅回路を並列に接続することが望ましい。このような多数の可変増幅回路を並列接続した構成の本発明にかかる可変利得増幅器を図３に示す。なお、図１と同一の部分には同一の符号を付す。
【００５０】
図３の可変利得増幅器は、可変利得増幅回路Ａ１、可変利得増幅回路Ａ２、可変利得増幅回路Ａ１と同一の構成である可変利得増幅回路Ａ３〜Ａｎ、可変利得増幅回路Ａ２〜Ａｎにそれぞれ制御電圧を供給する電圧シフト回路Ｂ２〜Ｂｎ、及び可変利得増幅回路Ａ１〜Ａｎのバイアス電流をそれぞれ制御する電流制御回路４を備えており、可変利得増幅回路Ａ１〜Ａｎを並列接続している。本発明は、上述したように動作している可変利得増幅回路のみが出力負荷抵抗から電流を引くことによって出力負荷抵抗での電圧降下を小さくすることができるので、このように多くの可変利得増幅回路を並列に接続した可変利得増幅器において特に有用である。
【００５１】
次に、本発明に係る第二実施形態の可変利得増幅器について説明する。第二実施形態の可変利得増幅器の構成を図４に示す。なお、図１と同一の部分には同一の符号を付し説明を省略する。
【００５２】
Ａ／Ｄ変換回路５はアナログ値である制御電圧ＶAGCをディジタル値の電圧に変換して電圧シフト演算回路６に出力する。電圧シフト演算回路６はＡ／Ｄ変換回路５から出力されるディジタル値の電圧をそれぞれ異なる所定の量だけシフトさせたディジタル値の電圧ＶD1、ＶD2をＤ／Ａ変換回路７に出力する。Ｄ／Ａ変換回路７はディジタル値の電圧ＶD1、ＶD2をそれぞれアナログ値の電圧ＶA1、ＶA2に変換し、電圧ＶA1をトランジスタＱ１７のベースに、電圧ＶA2をトランジスタＱ１５のベースにそれぞれ出力する。
【００５３】
なお、トランジスタＱ４及びＱ５から成る差動増幅回路とトランジスタＱ６及びＱ７から成る差動増幅回路とが減衰動作を始める制御電圧ＶAGCの閾値が差動増幅器２によって可変利得増幅回路Ａ２にバイアス電流ＩA2が流れ始める制御電圧ＶAGCの閾値と一致し、トランジスタＱ２及びＱ３から成る差動増幅回路とトランジスタＱ８及びＱ９から成る差動増幅回路とが減衰動作を始める制御電圧ＶAGCの閾値が差動増幅器１によって可変利得増幅回路Ａ１にバイアス電流ＩA1がほとんど流れなくなる制御電圧ＶAGCの閾値と一致するように、電圧シフト演算回路６がディジタル値の電圧ＶD1及びＶD2を演算するために用いる所定のシフト量を設定する。これにより、第二実施形態の可変利得増幅器は第一実施形態の可変利得増幅器と同様の動作をすることができる。
【００５４】
次に、本発明に係る第三実施形態の可変利得増幅器について説明する。第三実施形態の可変利得増幅器の構成を図５に示す。なお、図４と同一の部分には同一の符号を付し説明を省略する。
【００５５】
Ａ／Ｄ変換回路５はアナログ値である制御電圧ＶAGCをディジタル値の電圧に変換して電圧シフト演算回路６に出力する。電圧シフト演算回路６はＡ／Ｄ変換回路５から出力されるディジタル値の電圧をそれぞれ異なる所定の量だけシフトさせたディジタル値の電圧ＶD1’、ＶD2’をＤ／Ａ変換回路７’に出力する。Ｄ／Ａ変換回路７’は電圧−電流変換アンプ（図示せず）を備えており、ディジタル値の電圧ＶD1’、ＶD2’をアナログ値の電圧にそれぞれ変換したのち、それらのアナログ値の電圧を電圧−電流変換アンプ（図示せず）によってアナログ値の電流ＩA1、ＩA2に変換し、電流ＩA1をトランジスタＱ２３のコレクタに、電流ＩA2をトランジスタＱ２２のコレクタにそれぞれ出力する。
【００５６】
なお、トランジスタＱ４及びＱ５から成る差動増幅回路とトランジスタＱ６及びＱ７から成る差動増幅回路とが減衰動作を始める制御電圧ＶAGCの閾値が可変利得増幅回路Ａ２にバイアス電流ＩA2が流れ始める制御電圧ＶAGCの閾値と一致し、トランジスタＱ２及びＱ３から成る差動増幅回路とトランジスタＱ８及びＱ９から成る差動増幅回路とが減衰動作を始める制御電圧ＶAGCの閾値が可変利得増幅回路Ａ１にバイアス電流ＩA1がほとんど流れなくなる制御電圧ＶAGCの閾値と一致するように、電圧シフト演算回路４がディジタル値の電圧ＶD1’及びＶD2’を演算するために用いる所定のシフト量を設定する。これにより、第三実施形態の可変利得増幅器は第一及び第二実施形態の可変利得増幅器と同様の動作をすることができる。
【００５７】
ここで、上述した第二及び第三実施形態の可変利得増幅器に設けられる電圧シフト演算回路６の一実施態様について説明する。演算を並列処理する態様の電圧シフト演算回路を図６（ａ）に示し、演算を時分割処理する態様の電圧シフト演算回路を図６（ｂ）に示す。
【００５８】
まず、図６（ａ）に示す電圧シフト演算回路について説明する。端子６０はＡ／Ｄ変換回路５からディジタル値の電圧を入力する。演算回路６１は、端子６０が入力した電圧値から所定のシフト量ΔＶ１を差し引くディジタル演算を行い、その演算結果を端子６３に出力する。また、演算回路６２は、端子６０に入力された電圧値から所定のシフト量ΔＶ２を差し引くディジタル演算を行い、その演算結果を端子６４に出力する。
【００５９】
次に、図６（ｂ）に示す電圧シフト演算回路について説明する。端子６５はＡ／Ｄ変換回路５からディジタル値の電圧を入力する。制御回路６７は、スイッチ６６の接続を制御する。電圧シフト演算回路は次の手順で演算を行う。まず、スイッチ６６が端子ａ側に接続される。このとき、演算回路６８は、端子６５が入力した電圧値から所定のシフト量ΔＶ１を差し引くディジタル演算を行い、その演算結果を端子６９に出力する。その後、スイッチ６６が端子ｂ側に接続される。このとき、演算回路６８は、自己の出力した電圧値から所定のシフト量ΔＶ１を差し引くディジタル演算、すなわち、端子６５が入力した電圧値から所定のシフト量ΔＶ１の２倍を差し引くディジタル演算を行う。そしてその後、再びスイッチ６６が端子ａ側に接続され、演算を終了する。このような構成では演算回路が一つですむので、回路規模を小さくすることができる。特に、後述するように可変利得増幅回路を多数設ける場合に有用である。
【００６０】
また、電圧シフト演算回路６を図６（ｂ）に示すような演算を時分割処理する態様にした場合、Ｄ／Ａ変換回路７又は７’を時分割処理して変換を行う態様にするとよい。これにより、Ｄ／Ａ変換回路７又は７’についても回路規模を小さくすることができる。
【００６１】
なお、上述した第二及び第三実施形態の可変利得増幅器では簡単のために２つの可変利得増幅回路を並列接続する構成としたが、実際は制御電圧ＶAGCに対する利得特性を滑らかな曲線にするためにより多くの可変増幅回路を並列に接続することが望ましい。さらに、トランジスタＱ３及びＱ８のベースに出力する電圧の誤差を小さくするために、抵抗Ｒ３と抵抗Ｒ４から成る電圧シフト手段に代えて、Ａ／Ｄ変換回路、電圧シフト演算回路、及びＤ／Ａ変換回路から成る電圧シフト手段にしてもよい。
【００６２】
また、上述した第一〜第三実施形態の可変利得増幅回路では制御電圧ＶAGCに基づいてバイアス電流ＩA1及びＩA2を可変制御する構成としたが、本発明はこれに限定されることはなく、制御電圧ＶAGCとは独立した外部からの制御電圧に基づいてバイアス電流ＩA1及びＩA2を可変制御する構成としてもよい。
【００６３】
【発明の効果】
本発明によると、第１の差動増幅回路に設けられる電流源が出力するバイアス電流の値を可変利得増幅回路毎にそれぞれ可変制御する電流制御手段を備えるので、雑音指数特性の良好な可変利得増幅回路においてバイアス電流を小さくすることによって高周波信号入力時に寄生容量を流れるリーク電流を減少させ、利得減衰の飽和を防ぐことができる。これにより、雑音指数特性の良好な可変利得増幅回路と他の可変利得増幅回路との利得差を確保でき、高周波信号入力時でも相互変調歪み特性を良好にすることができる。また、一部の可変利得増幅回路のみのバイアス電流を小さくすることによって出力負荷抵抗での電圧降下を小さくすることができ、他の可変利得増幅回路のバイアス電流は小さくしないことによって、入力ダイナミックレンジを確保することができる。これにより、入力ダイナミックレンジを小さくすることなく可変利得増幅器のトランジスタが飽和することを防止することができる。
【００６４】
また、本発明によると、電流制御手段が、第２の差動増幅回路及び第３の差動増幅回路に入力される第１の制御電圧に対して所定の電圧分だけシフトする第２の制御電圧を基準制御電圧から生成する制御電圧シフト手段と、第２の差動増幅回路及び第３の差動増幅回路に入力されるバイアス電圧に対して所定の電圧分だけシフトする第２のバイアス電圧をバイアス電圧から生成するバイアス電圧シフト手段と、複数の第２の制御電圧と第２のバイアス電圧との差に応じてバイアス電流の値を可変利得増幅回路毎にそれぞれ可変制御する制御手段と、を備えるので、可変利得増幅回路の減衰動作とバイアス電流の値とを基準制御電圧によって同時に制御することができる。
【００６５】
また、本発明によると、第２の制御電圧を基準制御電圧より小さくするので、制御電圧シフト手段及びバイアス電圧シフト手段による電圧シフトが容易である。
【００６６】
また、本発明によると、制御電圧シフト手段が直列接続された複数のインピーダンス素子を備え、インピーダンス素子の各接続点の電圧を第２の制御電圧とするので、簡単な構成で制御電圧シフト手段を実現できる。
【００６７】
また、本発明によると、インピーダンス素子を抵抗とするので、さらに簡単な構成で制御電圧シフト手段を実現できる。
【００６８】
また、本発明によると、制御電圧シフト手段が、基準制御電圧をアナログ値からディジタル値に変換するＡ／Ｄ変換手段と、Ａ／Ｄ変換手段から出力されるディジタル値の基準制御電圧をディジタル演算してディジタル値の第２の制御電圧を生成する演算手段と、演算手段から出力される第２の制御電圧をディジタル値からアナログ値に変換するＤ／Ａ変換手段と、を備えるので、インピーダンス素子を用いる構成に比べて第２の制御電圧の誤差が少なくなる。
【００７０】
また、本発明によると、演算手段が時分割処理でディジタル演算を行うので、演算手段の回路規模を小さくすることができる。
【００７１】
また、本発明によると、Ｄ／Ａ変換手段が時分割処理で変換を行うので、Ｄ／Ａ変換手段の回路規模を小さくすることができる。
【００７２】
また、本発明によると、電流制御手段が基準制御電圧に応じて可変増幅回路におけるバイアス電流の値を零にするので、減衰動作にかかわらず可変利得増幅回路を動作しないようにすることができる。これにより、高周波信号入力時でも相互変調歪み特性をより良好にすることができる。また、入力ダイナミックレンジを小さくすることなく可変利得増幅器のトランジスタが飽和することをより確実に防止することができる。
【００７３】
また、本発明によると、動作する可変利得増幅回路が基準制御電圧に応じて切り替わるともに、動作する可変利得増幅器が切り替わる際に、切り替えによって動作を終了する可変利得増幅回路と切り替えによって動作を開始する可変利得増幅回路とがともに動作する基準制御電圧の範囲を設けるので、動作する可変利得増幅回路を切り替える際に可変利得増幅回路の利得が低下することを防止できる。
【図面の簡単な説明】
【図１】      本発明に係る第一実施形態の可変利得増幅器の構成を示す図である。
【図２】      図１の可変利得増幅器の利得特性及び図１の可変利得増幅器が備える各可変利得増幅回路のバイアス電流特性を示す図である。
【図３】      第一実施形態の可変利得増幅器が備える可変利得増幅回路を多数にした場合の構成を示す図である。
【図４】      本発明に係る第二実施形態の可変利得増幅器の構成を示す図である。
【図５】      本発明に係る第三実施形態の可変利得増幅器の構成を示す図である。
【図６】      第二及び第三実施形態の可変利得増幅器が備える電圧シフト演算回路の一実施態様を示す図である。
【図７】      従来の可変利得増幅器の構成を示す図である。
【図８】      従来の可変利得増幅器の利得特性を示す図である。
【図９】      高周波信号入力時における従来の可変利得増幅器の利得特性を図である。
【図１０】      従来の可変利得増幅器の入出力特性を示す図である。
【図１１】      従来の可変利得増幅器の他の構成を示す図である。
【符号の説明】
１、２    差動増幅回路
３    定電流源
４    電流制御回路
５    Ａ／Ｄ変換回路
６    電圧シフト演算回路
７、７’    Ｄ／Ａ変換回路
６５、６９    端子
６６    スイッチ
６７    制御回路
６８    演算回路
Ａ１、Ａ２、Ａｎ    可変利得増幅回路
Ｂ２、Ｂｎ    電圧シフト回路
Ｑ１〜Ｑ９    トランジスタ
Ｑ１０〜Ｑ１３    入力トランジスタ
Ｑ１４〜Ｑ２７    トランジスタ
Ｒ１〜Ｒ４    抵抗
Ｒ５、Ｒ６    出力負荷抵抗
【図１】
0003832570.tif 000002
【図２】
0003832570.tif 000003
【図３】
0003832570.tif 000004
【図４】
0003832570.tif 000005
【図５】
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【図６】
0003832570.tif 000007
【図７】
0003832570.tif 000008
【図８】
0003832570.tif 000009
【図９】
0003832570.tif 000010
【図１０】
0003832570.tif 000011
【図１１】
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