(57)【特許請求の範囲】
【請求項１】
一対の直並列変換器を用いた双方向シリアル通信回路によって相互にシリアル信号の交信を行なうようにした一対の集積回路素子である第一ＬＳＩと第二ＬＳＩとを備え、上記第一ＬＳＩの並列入力端子に入力された第一の入力信号と上記直並列変換器のシリアル入出力端子に入力された第二の入力信号とに応動して、上記第一ＬＳＩの並列出力端子に制御出力信号を発生し、出力トランジスタによって構成された直接出力インタフェース回路を介して第一の外部負荷を駆動するようにした車載電子制御装置であって、
上記第一ＬＳＩは、外部ツールから被制御車種対応の制御プログラムと制御定数とが書込まれる不揮発メモリと、演算処理用のＲＡＭメモリと、マイクロプロセッサとを備えて互いにバス接続されていると共に、入力用データセレクタ又はＡ／Ｄ変換器を介して上記マイクロプロセッサにバス接続される並列入力端子と出力ラッチメモリを介して上記マイクロプロセッサにバス接続される並列出力端子とを備え、
上記第二ＬＳＩは、直接入力インタフェース回路と、間接入力インタフェース回路と、定数設定レジスタを含む可変フィルタ回路と通信制御回路とを備え、
上記直接入力インタフェース回路は、第一の外部入力信号である第一のスイッチセンサ群又は第一のアナログセンサ群と上記並列入力端子との間に接続されて上記第一の入力信号を生成する中継回路であり、当該中継回路は、上記第一の外部入力信号に対するノイズフィルタ回路を包含し、
上記間接入力インタフェース回路は、第二の外部入力信号である第二のスイッチセンサ群又は第二のアナログセンサ群の少なくとも一方と、上記可変フィルタ回路との間に接続された中継回路であって、当該中継回路は、上記第二の外部入力信号に対するノイズフィルタ回路を包含し、
上記定数設定レジスタは、上記不揮発メモリから上記一対の直並列変換器を介して転送された目標フィルタ定数を記憶するメモリであり、
上記可変フィルタ回路は、上記間接入力インタフェース回路と上記直並列変換器との間に接続されて上記第二の入力信号を生成し、上記定数設定レジスタに格納された目標フィルタ定数に対応した可変一定のフィルタ特性を有するデジタルフィルタ回路であり、
上記通信制御回路は、上記マイクロプロセッサと協働して、上記第二の入力信号を上記ＲＡＭメモリに転送すると共に、上記目標フィルタ定数を上記不揮発メモリから上記定数設定レジスタに送信する双方向シリアル通信制御回路であり、
上記間接入力インタフェースを介して入力される第二の外部入力信号のフィルタ特性が上記不揮発メモリに格納される制御定数によって変更設定されるものである
ことを特徴とする車載電子制御装置。
【請求項２】
上記第二のスイッチセンサ群を構成する各入力スイッチには負荷抵抗となる低抵抗のブリーダ抵抗が接続されていると共に、
上記間接入力インタフェース回路は、高抵抗の直列抵抗と小容量コンデンサからなるノイズフィルタ、およびヒステリシス機能を持ったレベル判定用比較器によって構成されたＯＮ／ＯＦＦ信号用のインタフェース回路であり、
上記レベル判定用比較器は、上記ノイズフィルタの出力電圧が第一の閾値よりも大きな値である第二の閾値を超過したことによって論理レベル「Ｈ」と判定し、当該出力電圧が第一の閾値未満に低下したことによって論理レベル「Ｌ」と判定する論理判定回路であり、
上記可変フィルタ回路は、上記論理判定回路による論理判定結果を所定のサンプリング周期でサンプリング記憶するシフトレジスタと、連続する所定の論理判定点数の上記サンプリング記憶値が全て論理レベル「Ｈ」である時にセットされ、連続する所定の論理判定点数の上記サンプリング記憶値が全て論理レベル「Ｌ」である時にリセットされる入力確定レジスタとを備えていて、
上記定数設定レジスタには、上記サンプリング周期またはセット／リセットを行う所定の論理判定点数の少なくとも一方の値が格納され、
上記入力確定レジスタの出力は、上記第二の入力信号として上記一対の直並列変換器を介して上記ＲＡＭメモリに送信され、上記サンプリング周期またはセット／リセットを行う所定の論理判定点数の少なくとも一方の値は、上記目標フィルタ定数として上記不揮発メモリから上記一対の直並列変換器を介して上記定数設定レジスタに送信されることを特徴とする請求項１に記載の車載電子制御装置。
【請求項３】
上記第二のアナログセンサ群に接続される間接入力インタフェース回路は、正負のクリップダイオードと小容量コンデンサを含むノイズフィルタによって構成されたアナログ信号用のインタフェース回路であり、
上記可変フィルタ回路は、切換スイッチにより周期的に充放電されるスイッチトキャパシタと充放電周期の値が格納された定数設定レジスタとによって構成され、上記スイッチトキャパシタの出力は、Ａ／Ｄ変換器を介してデジタル変換されて上記第二の入力信号となり、当該第二の入力信号は上記一対の直並列変換器を介して上記ＲＡＭメモリに送信され、上記充放電周期の値は目標フィルタ定数として上記不揮発メモリから上記一対の直並列変換器を介して上記定数設定レジスタに送信されることを特徴とする請求項１に記載の車載電子制御装置。
【請求項４】
上記第二ＬＳＩは、上記マイクロプロセッサから上記一対の直並列変換器を介して送信された制御出力信号を記億する第二の出力ラッチメモリをさらに備え、当該第二の出力ラッチメモリの出力は出力トランジスタによって構成された間接出力インタフェース回路を介して第二の外部負荷を給電駆動するよう構成されていることを特徴とする請求項１〜３のいずれかに記載の車載電子制御装置。
【請求項５】
上記直接入力インタフェース回路を介して上記マイクロプロセッサに入力される第一のスイッチセンサ群はエンジン回転と同期して開閉動作するクランク角センサを包含し、
上記直接出力インタフェース回路を介して上記マイクロプロセッサから駆動される第一の外部負荷はエンジン回転と同期して断続駆動される燃料噴射用電磁弁を包含し、
上記間接入力インタフェース回路から上記可変フィルタ回路と上記一対の直並列変換器を介して上記マイクロプロセッサに入力される第二の外部入力信号は手動操作スイッチ信号又はエンジンの冷却水に関する水温センサの少なくとも一方を包含し、
上記間接出力インタフェース回路と上記一対の直並列変換器を介して上記マイクロプロセッサから駆動される第二の外部負荷は補機駆動出力又は警報表示出力の少なくとも一方を包含し、
上記一対の直並列変換器を介して上記マイクロプロセッサと交信される間接入力と間接出力は、エンジン回転と同期して動作しない低速・低頻度動作の入出力信号であることを特徴とする請求項４に記載の車載電子制御装置。
【請求項６】
上記マイクロプロセッサは、フィルタ定数送信案内コマンド又は入力情報送信要求コマンドを上記一対の直並列変換器を介して上記第二ＬＳＩに送信し、
上記通信制御回路は、受信したコマンドがフィルタ定数送信案内コマンドであったときには当該コマンドに付随する複数のフィルタ定数を上記各定数設定レジスタに分配格納し、
受信したコマンドが入力情報送信要求コマンドであったときには、入力情報送信要求案内コマンドに付随して上記第二の外部入力信号から得られた第二の入力信号である間接入力信号情報を上記一対の直並列変換器と上記マイクロプロセッサを介して上記ＲＡＭメモリに送信書込みする
ことを特徴とする請求項１〜３のいずれかに記載の車載電子制御装置。
【請求項７】
上記マイクロプロセッサは、フィルタ定数送信案内コマンド又は入力情報送信要求コマンド又は出力情報送信案内コマンドを上記一対の直並列変換器を介して上記第二ＬＳＩに送信し、
上記通信制御回路は、受信したコマンドがフィルタ定数案内コマンドであったときには、当該コマンドに付随する複数のフィルタ定数を上記各定数設定レジスタに分配格納し、
受信したコマンドが入力情報送信要求コマンドであったときには、入力情報返信案内コマンドに付随して上記第二の外部入力信号から得られた第二の入力信号である間接入力信号情報を上記一対の直並列変換器と上記マイクロプロセッサを介して上記ＲＡＭメモリに送信書込みし、
受信したコマンドが出力情報送信案内コマンドであったときには、当該コマンドに付随する間接出力情報を上記第二の出カラッチメモリに格納する
ことを特徴とする請求項４に記載の車載電子制御装置。
【請求項８】
上記マイクロプロセッサは、特定アドレス情報が付随した特定入力情報送信要求コマンドを上記一対の直並列変換器を介して上記第二ＬＳＩに送信し、
上記通信制御回路は、受信したコマンドが特定入力情報送信要求コマンドであったときには、特定入力情報返信案内コマンドに付随して上記第二の外部入力信号から得られた第二の入力信号である間接入力信号情報のうち上記要求コマンドで指定されたアドレスの間接入力信号のみを上記一対の直並列変換器と上記マイクロプロセッサを介して上記ＲＡＭメモリに送信書込みする
ことを特徴とする請求項６または７に記載の車載電子制御装置。
【請求項９】
上記マイクロプロセッサは、特定定数送信案内コマンドに続くアドレス情報とフィルタ定数を上記一対の直並列変換器を介して上記第二ＬＳＩに送信し、
上記通信制御回路は、受信したコマンドが特定定数送信案内コマンドであったときには当該コマンドに付随するフィルタ定数を指定されたアドレスの定数設定レジスタに格納することを特徴とする請求項６〜８のいずれかに記載の車載電子制御装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、例えば自動車用エンジンの燃料供給制御等に用いられるマイクロプロセッサを内蔵した電子制御装置、特に多数の入出力信号の扱い方を改善して装置の小型化を図ると共に、各種車両の制御に対して装置の標準化を図るように改良された車載電子制御装置に関するものである。
【０００２】
【従来の技術】
図８は、従来のこの種電子制御装置における典型的なブロック回路図を示したものであり、１枚のプリント基板で構成されたＥＣＵ（エンジンコントロ−ルユニット）１は大型のＬＳＩ（集積回路部品）２を主体とし、このＬＳＩ２はＣＰＵ（マイクロプロセッサ）３、不揮発フラッシュメモリ４、ＲＡＭメモリ５、入力用デ−タセレクタ６、Ａ／Ｄ変換器７、出力ラッチメモリ８等をデ−タバス３０で結合したものとなっている。
ＥＣＵ１は車載バッテリ１０から電源線１１および電源スイッチ１２を介して給電される電源ユニット９から制御電源の供給を受けて動作するものであるが、その実行プログラムやエンジン制御用制御定数等は予め不揮発フラッシュメモリ４に格納されている。
【０００３】
一方、各種センサスイッチ１３からの多数のＯＮ／ＯＦＦ入力信号はプルアップまたはプルダウン抵抗としてのブリ−ダ抵抗１４からノイズフィルタを構成する直列抵抗１５と並列コンデンサ１６を経て比較器１９に供給されるが、この比較器１９には入力抵抗１７と正帰還抵抗１８が接続されていて、並列コンデンサ１６の両端電圧が比較器１９の負側端子に印加されている基準電圧を超えるとデ−タセレクタ６に論理「Ｈ」の信号を供給する。
【０００４】
しかし、並列コンデンサ１６の両端電圧が低下する時には、正帰還抵抗１８による入力が加算されるので比較器１９の基準電圧よりも更に低い電圧まで低下したことにより比較器１９の出力は論理「Ｌ」に復帰する。
このようにして比較器１９はヒステリシス機能を包含したレベル判定用比較器としての機能を持っており、多数の比較器１９の出力はデ−タセレクタ６、デ−タバス３０を介してＲＡＭメモリ５に格納されるようになっている。
なお、デ−タセレクタ６は、例えば１６ビットの入力を扱い、ＣＰＵ３からチップセレクト信号を受けた時にデ−タバス３０に出力するものであるが、入力点数は数十点に及ぶものであって、複数のデ−タセレクタが用いられている。
【０００５】
また、各種アナログセンサ２０からの多数のアナログ信号はノイズフィルタを構成する直列抵抗２１と並列コンデンサ２２を介してＡ／Ｄ変換器７に供給され、ＣＰＵ３からチップセレクト信号を受取ったＡ／Ｄ変換器のデジタル出力がデ−タバス３０を介してＲＡＭメモリ５に格納される。
ＣＰＵ３の制御出力はデ−タバス３０を介してラッチメモリ８に格納され、出力トランジスタ２３を介して外部負荷２６を駆動するものであるが、多くの制御出力点数に対応するためには複数のラッチメモリが使用され、ＣＰＵ３によってチップセレクトされたラッチメモリに対して制御出力が格納されるようになっている。
なお、２４はトランジスタ２３の駆動用ベ−ス抵抗、２５はトランジスタ２３のベ−ス／エミッタ端子間に接続された安定抵抗、２７は外部負荷２６に対する給電用電源リレ−である。
【０００６】
このように構成された従来装置では、ＣＰＵ３が極めて多くの入出力を取扱うためにＬＳＩ２の規模が大きくなることや、ノイズフィルタとしての並列コンデンサ１６や２２は目的とするフィルタ定数を確保するために様々の容量のコンデンサを使用する必要があって標準化が困難であると共に、大きなフィルタ定数を確保するためには大型コンデンサを用いる必要があってＥＣＵ１が大型化する等の問題点があった。
【０００７】
ＬＳＩ２の入出力端子を削減してその小型化を図る手段としては、例えば、特開平７−１３９１２号公報の「入出力処理ＩＣ」で示されるように、シリアル通信ブロックを用いて多数の入出力信号を時分割して授受する方法が提示されている。
しかし、この方式では様々な容量のノイズフィルタが必要であって、装置の標準化に適さないばかりか、充分なフィルタ定数を確保するためにコンデンサの容量も大きなものが必要となって装置の小型化にも適さない問題がある。
【０００８】
一方、ＯＮ／ＯＦＦ入力信号に対するノイズフィルタとしてデジタルフィルタを用い、そのフィルタ定数をマイクロプロセッサによって制御する概念は公知である。
例えば、特開平５−１１９８１１号公報に示されている「プログラマブルコントロ−ラ」では、サンプリングされた外部入力信号の入力論理値が複数回連続して同じ値であればこれを採用して入力イメ−ジメモリに格納すると共に、サンプリング周期を変更することができるフィルタ定数変更命令を備えている。
この方式では、フィルタ定数が自由に変更できる特徴があるが、多数の入力信号を扱う場合にはマイクロプロセッサの負担が大きくなり、マイクロプロセッサの本来の目的である制御の応答性が低下する問題がある。
その他、ＯＮ／ＯＦＦ信号に対するデジタルフィルタとしては例えば、特開２０００−８９９７４号公報に記載されている「デ−タ格納制御回路」で見られるように、ハ−ドウエアとしてのシフトレジスタを設けて上記と同様の概念でサンプリング処理するようにしたものもある。
【０００９】
また、例えば、特開平９−８３３０１号公報記載の「スイッチドキャパシタフィルタ」では、多チャンネルのアナログ入力信号に対するノイズフィルタとして、スイッチトキャパシタを用いたデジタルフィルタが示されている。
この場合でも、多数のアナログ入力信号を扱う場合にはマイクロプロセッサの負担が大きくなり、マイクロプロセッサの本来の目的である制御の応答性が益々低下する問題がある。
その他、特開平８−３０５６８１号公報記載の「マイクロコンピュ−タ」では抵抗／コンデンサによるアナログフィルタの抵抗を多段階切換してフィルタ定数を変更するようにしたものが示されている。
【００１０】
【発明が解決しようとする課題】
ところで、上記のような従来装置では、以下のような問題点があった。
即ち、従来装置では、上述したように、部分的な小型化・標準化であって、これを統合した本格的な小型化・標準化が行われていないという問題点があった。
特に、マイクロプロセッサの入出力回路部分の小型化・標準化を達成する上で、マイクロプロセッサの本来の制御能力・応答性の低下が避けられないという問題があった。
【００１１】
この発明の第一の目的は、上記のような問題点を解決するためになされたものであって、入出力処理に関するマイクロプロセッサの負担を軽減して本来の制御能力・応答性の向上を図ると共に、入力フィルタ部分を小型化することによって、制御装置全体の小型化と標準化を達成することができる車載電子制御装置を提供することである。
また、この発明の第二の目的は、制御仕様の異なる各種車両に対応して、制御プログラムや制御定数を変更することによって対処することによりハ−ドウエアの標準化を一層効果的にしかも容易に行えるようにすることができる車載電子制御装置を提供することである。
【００１２】
【課題を解決するための手段】
この発明に係る車載電子制御装置は、一対の直並列変換器を用いた双方向シリアル通信回路によって相互にシリアル信号の交信を行なうようにした一対の集積回路素子である第一ＬＳＩと第二ＬＳＩとを備え、上記第一ＬＳＩの並列入力端子に入力された第一の入力信号と上記直並列変換器のシリアル入出力端子に入力された第二の入力信号とに応動して、上記第一ＬＳＩの並列出力端子に制御出力信号を発生し、出力トランジスタによって構成された直接出力インタフェース回路を介して第一の外部負荷を駆動するようにした車載電子制御装置であって、上記第一ＬＳＩは、外部ツールから被制御車種対応の制御プログラムと制御定数とが書込まれる不揮発メモリと、演算処理用のＲＡＭメモリと、マイクロプロセッサとを備えて互いにバス接続されていると共に、入力用データセレクタ又はＡ／Ｄ変換器を介して上記マイクロプロセッサにバス接続される並列入力端子と出力ラッチメモリを介して上記マイクロプロセッサにバス接続される並列出力端子とを備え、上記第二ＬＳＩは、直接入力インタフェース回路と、間接入力インタフェース回路と、定数設定レジスタを含む可変フィルタ回路と通信制御回路とを備え、上記直接入力インタフェース回路は、第一の外部入力信号である第一のスイッチセンサ群又は第一のアナログセンサ群と上記並列入力端子との間に接続されて上記第一の入力信号を生成する中継回路であり、当該中継回路は、上記第一の外部入力信号に対するノイズフィルタ回路を包含し、上記間接入力インタフェース回路は、第二の外部入力信号である第二のスイッチセンサ群又は第二のアナログセンサ群の少なくとも一方と、上記可変フィルタ回路との間に接続された中継回路であって、当該中継回路は、上記第二の外部入力信号に対するノイズフィルタ回路を包含し、上記定数設定レジスタは、上記不揮発メモリから上記一対の直並列変換器を介して転送された目標フィルタ定数を記憶するメモリであり、上記可変フィルタ回路は、上記間接入力インタフェース回路と上記直並列変換器との間に接続されて上記第二の入力信号を生成し、上記定数設定レジスタに格納された目標フィルタ定数に対応した可変一定のフィルタ特性を有するデジタルフィルタ回路であり、上記通信制御回路は、上記マイクロプロセッサと協働して、上記第二の入力信号を上記ＲＡＭメモリに転送すると共に、上記目標フィルタ定数を上記不揮発メモリから上記定数設定レジスタに送信する双方向シリアル通信制御回路であり、上記間接入力インタフェースを介して入力される第二の外部入力信号のフィルタ特性が上記不揮発メモリに格納される制御定数によって変更設定されるものであることを特徴とする。
また、上記第二のスイッチセンサ群を構成する各入力スイッチには負荷抵抗となる低抵抗のブリーダ抵抗が接続されていると共に、上記間接入力インタフェース回路は、高抵抗の直列抵抗と小容量コンデンサからなるノイズフィルタ、およびヒステリシス機能を持ったレベル判定用比較器によって構成されたＯＮ／ＯＦＦ信号用のインタフェース回路であり、上記レベル判定用比較器は、上記ノイズフィルタの出力電圧が第一の閾値よりも大きな値である第二の閾値を超過したことによって論理レベル「Ｈ」と判定し、当該出力電圧が第一の閾値未満に低下したことによって論理レベル「Ｌ」と判定する論理判定回路であり、上記可変フィルタ回路は、上記論理判定回路による論理判定結果を所定のサンプリング周期でサンプリング記憶するシフトレジスタと、連続する所定の論理判定点数の上記サンプリング記憶値が全て論理レベル「Ｈ」である時にセットされ、連続する所定の論理判定点数の上記サンプリング記憶値が全て論理レベル「Ｌ」である時にリセットされる入力確定レジスタとを備えていて、上記定数設定レジスタには、上記サンプリング周期またはセット／リセットを行う所定の論理判定点数の少なくとも一方の値が格納され、上記入力確定レジスタの出力は、上記第二の入力信号として上記一対の直並列変換器を介して上記ＲＡＭメモリに送信され、上記サンプリング周期またはセット／リセットを行う所定の論理判定点数の少なくとも一方の値は、上記目標フィルタ定数として上記不揮発メモリから上記一対の直並列変換器を介して上記定数設定レジスタに送信されることを特徴とする。
また、上記第二のアナログセンサ群に接続される間接入力インタフェース回路は、正負のクリップダイオードと小容量コンデンサを含むノイズフィルタによって構成されたアナログ信号用のインタフェース回路であり、上記可変フィルタ回路は、切換スイッチにより周期的に充放電されるスイッチトキャパシタと充放電周期の値が格納された定数設定レジスタとによって構成され、上記スイッチトキャパシタの出力は、Ａ／Ｄ変換器を介してデジタル変換されて上記第二の入力信号となり、当該第二の入力信号は上記一対の直並列変換器を介して上記ＲＡＭメモリに送信され、上記充放電周期の値は目標フィルタ定数として上記不揮発メモリから上記一対の直並列変換器を介して上記定数設定レジスタに送信されることを特徴とする。
また、上記第二ＬＳＩは、上記マイクロプロセッサから上記一対の直並列変換器を介して送信された制御出力信号を記億する第二の出力ラッチメモリをさらに備え、当該第二の出力ラッチメモリの出力は出力トランジスタによって構成された間接出力インタフェース回路を介して第二の外部負荷を給電駆動するよう構成されていることを特徴とする。
また、上記直接入力インタフェース回路を介して上記マイクロプロセッサに入力される第一のスイッチセンサ群はエンジン回転と同期して開閉動作するクランク角センサを包含し、上記直接出力インタフェース回路を介して上記マイクロプロセッサから駆動される第一の外部負荷はエンジン回転と同期して断続駆動される燃料噴射用電磁弁を包含し、上記間接入力インタフェース回路から上記可変フィルタ回路と上記一対の直並列変換器を介して上記マイクロプロセッサに入力される第二の外部入力信号は手動操作スイッチ信号又はエンジンの冷却水に関する水温センサの少なくとも一方を包含し、上記間接出力インタフェース回路と上記一対の直並列変換器を介して上記マイクロプロセッサから駆動される第二の外部負荷は補機駆動出力又は警報表示出力の少なくとも一方を包含し、上記一対の直並列変換器を介して上記マイクロプロセッサと交信される間接入力と間接出力は、エンジン回転と同期して動作しない低速・低頻度動作の入出力信号であることを特徴とする。
また、上記マイクロプロセッサは、フィルタ定数送信案内コマンド又は入力情報送信要求コマンドを上記一対の直並列変換器を介して上記第二ＬＳＩに送信し、上記通信制御回路は、受信したコマンドがフィルタ定数送信案内コマンドであったときには当該コマンドに付随する複数のフィルタ定数を上記各定数設定レジスタに分配格納し、受信したコマンドが入力情報送信要求コマンドであったときには、入力情報送信要求案内コマンドに付随して上記第二の外部入力信号から得られた第二の入力信号である間接入力信号情報を上記一対の直並列変換器と上記マイクロプロセッサを介して上記ＲＡＭメモリに送信書込みすることを特徴とする。
また、上記マイクロプロセッサは、フィルタ定数送信案内コマンド又は入力情報送信要求コマンド又は出力情報送信案内コマンドを上記一対の直並列変換器を介して上記第二ＬＳＩに送信し、上記通信制御回路は、受信したコマンドがフィルタ定数案内コマンドであったときには、当該コマンドに付随する複数のフィルタ定数を上記各定数設定レジスタに分配格納し、受信したコマンドが入力情報送信要求コマンドであったときには、入力情報返信案内コマンドに付随して上記第二の外部入力信号から得られた第二の入力信号である間接入力信号情報を上記一対の直並列変換器と上記マイクロプロセッサを介して上記ＲＡＭメモリに送信書込みし、受信したコマンドが出力情報送信案内コマンドであったときには、当該コマンドに付随する間接出力情報を上記第二の出カラッチメモリに格納することを特徴とする。
また、上記マイクロプロセッサは、特定アドレス情報が付随した特定入力情報送信要求コマンドを上記一対の直並列変換器を介して上記第二ＬＳＩに送信し、上記通信制御回路は、受信したコマンドが特定入力情報送信要求コマンドであったときには、特定入力情報返信案内コマンドに付随して上記第二の外部入力信号から得られた第二の入力信号である間接入力信号情報のうち上記要求コマンドで指定されたアドレスの間接入力信号のみを上記一対の直並列変換器と上記マイクロプロセッサを介して上記ＲＡＭメモリに送信書込みすることを特徴とする。
さらに、上記マイクロプロセッサは、特定定数送信案内コマンドに続くアドレス情報とフィルタ定数を上記一対の直並列変換器を介して上記第二ＬＳＩに送信し、上記通信制御回路は、受信したコマンドが特定定数送信案内コマンドであったときには当該コマンドに付随するフィルタ定数を指定されたアドレスの定数設定レジスタに格納することを特徴とする。
【００２１】
【発明の実施の形態】
以下、この発明の一実施の形態を、図に基づいて説明する。
実施形態１．
図１は、この発明の実施の形態１を示すブロック回路図である。
図において、１００はＥＣＵ（車載電子制御装置）であり、第一ＬＳＩ（第一の集積回路）１１０と第二ＬＳＩ（第二の集積回路）１２０を主要部品とする一枚の電子基板で構成されている。
１０１ａは例えばエンジンの点火時期や燃料噴射時期を制御するためのクランク角センサやオ−トクル−ズ制御用の車速センサ等比較的高頻度の動作を行い、速やかに信号取込みを行う必要のあるＯＮ／ＯＦＦ動作の高速入力信号ＩＮ１〜ＩＮｉが入力されるコネクタ端子である。
１０１ｂは例えばエヤフロ−センサ或いはノッキングセンサ等の比較的高周波で変動するアナログ信号が入力されるコネクタ端子であり、図ではその内の１点の入力が代表的に表示されている。
【００２２】
１０２は例えば変速レバ−位置を検出するセレクタスイッチやエアコンスイッチなど比較的低頻度の動作を行い、信号取込みの遅れがあまり問題とならないようなＯＮ／ＯＦＦ動作の低速入力信号ＩＮｓ１〜ＩＮｓｎが入力されるコネクタ端子である。
１０３は例えばアクセルポジションセンサや水温センサ、排気ガスの酸素濃度センサなど比較的緩慢な動作を行い、信号取込みの遅れがあまり問題とならないようなアナログ入力信号ＡＮ１〜ＡＮｍが入力されるコネクタ端子である。
【００２３】
１０４は例えばエンジンの点火コイル駆動出力や燃料噴射制御用電磁弁駆動用出力など比較的高頻度の動作を行い、遅滞なく駆動出力を発生する必要のあるＯＮ／ＯＦＦ動作の高速出力ＯＵＴ１〜ＯＵＴｊが出力されるコネクタ端子である。
１０５は例えばエアコン用電磁クラッチ駆動出力や表示警報出力など比較的低頻度の動作を行い、駆動出力の応答遅れがあまり問題とならないＯＮ／ＯＦＦ動作の低速出力ＯＵＴｓ１〜ＯＵＴｓｋが出力されるコネクタ端子である。
【００２４】
１０６は上記ＥＣＵ１００に対して予め制御プログラムや制御定数等を転送書込みするための外部ツ−ルであり、この外部ツ−ルは製品出荷時や保守作業時に使用され、脱着コネクタ１０７を介してＥＣＵ１００に接続されるものである。
１０８は車載バッテリに接続された電源端子であり、図示しない電源スイッチを介して給電される端子と後述のメモリの動作保持のために直接車載バッテリから給電されるスリ−プ用端子によって構成されている。
【００２５】
第一ＬＳＩ１１０はマイクロプロセッサ１１１、不揮発メモリ１１２、ＲＡＭメモリ１１３、入力用デ−タセレクタ１１４、出力用ラッチメモリ１１５、後述の第二ＬＳＩ１２０との間でシリアル信号の交信を行う直並列変換器１１６、外部ツ−ル１０６とシリアル信号の交信を行うＳＣＩ（シリアル・コミュニケ−ション・インタフェ−ス）１１７、ＡＤ変換器１１９等によって構成されており、これらの構成部品は８〜３２ビットのデ−タバス１１８によってマイクロプロセッサ１１１に接続されている。
なお、不揮発メモリ１１２は例えば一括書込みの行えるフラッシュメモリであって、外部ツ−ル１０６から転送制御プログラムや車両制御用プログラム、車両制御用定数などがＲＡＭメモリ１１３を経由して転送書込みされるようになっている。
【００２６】
また、第二ＬＳＩ（集積回路）１２０の構成は、以下のとおりである。
高速入力端子１０１ａから入力されたＯＮ／ＯＦＦ信号はブリ−ダ抵抗１３０を経て第二ＬＳＩ１２０に取込まれ、直接入力インタフェ−ス回路としてのノイズフィルタ１３１ａ、レベル判定用比較器１３２ａを介して入力用デ−タセレクタ１１４に印加されている。
入力用デ−タセレクタ１１４には例えば８点以下の高速ＯＮ／ＯＦＦ入力信号が印加されていて、上記マイクロプロセッサ１１１がチップセレクトを行った時に上記デ−タバス１１８にＯＮ／ＯＦＦ情報を送出するようになっている。
１４１は高速入力端子１０１ｂとＡＤ変換器１１９間に接続された帯域フィルタであり、この帯域フィルタ１４１は例えばエンジンのノッキングを検出する圧電センサ等のアナログ信号に対する直接入力インタフェ−ス回路を構成するものとなっている。
【００２７】
なお、ブリ−ダ抵抗１３０は数ＫΩの低抵抗のブリ−ダ抵抗であり、このブリ−ダ抵抗１３０は入力信号スイッチに対する負荷となるように各ＯＮ／ＯＦＦ入力端子ＩＮ１〜ＩＮｉ、ＩＮｓ１〜ＩＮｓｎと電源の正側（プルアップ）または負側（プルダウン）に接続されていて、入力スイッチがＯＦＦしている時に入力端子が開放状態となってノイズが重畳するのを避けたり、入力スイッチが接点である場合にはその接触信頼性を向上する役割を持っている。
また、ノイズフィルタ１３１ａは図２で後述するノイズフィルタ１３１ｂと同等のものであり、同様にレベル判定用比較器１３２ａは図２で後述するレベル判定用比較器１３２ｂと同等のものである。
【００２８】
低速入力端子１０２から入力されたＯＮ／ＯＦＦ信号はブリ−ダ抵抗１３０を経て第二ＬＳＩ１２０に取込まれ、間接入力インタフェ−ス回路としてのノイズフィルタ１３１ｂ、レベル判定用比較器１３２ｂ、可変フィルタ回路１３３ａを介して入力用デ−タセレクタ１４０ａに印加されており、可変フィルタ回路１３３ａの詳細は図２において後述する。
なお、可変フィルタ回路１３３ａはフィルタ定数を格納する定数設定レジスタ１３７ａを備えている。
【００２９】
入力用デ−タセレクタ１４０ａには例えば８点以下の間接ＯＮ／ＯＦＦ入力信号が印加されていて、後述のアドレス選択回路１２４がチップセレクトを行った時にデ−タバス１２８にＯＮ／ＯＦＦ情報を送出するようになっているが、８点を超えるＯＮ／ＯＦＦ信号を扱う場合には第二・第三の入力用デ−タセレクタが用いられ、順次チップセレクトされてデ−タバス１２８にＯＮ／ＯＦＦ情報を送出するように構成されるものである。
【００３０】
低速入力端子１０３から入力されたアナログ信号は間接入力インタフェ−ス回路としてのノイズフィルタ１３５と可変フィルタ回路１３６ａ、多チャンネルのＡＤ変換器１３８を介して各チャンネル毎のデジタル値を格納するラッチメモリ１３９に入力されており、可変フィルタ回路１３６ａの詳細は図３において後述する。
なお、可変フィルタ回路１３６ａはフィルタ定数を格納する定数設定レジスタ１３７ｂを備えており、各ラッチメモリ１３９は入力用デ−タセレクタ１４０ｂを介してデ−タバス１２８に接続されている。
【００３１】
１２６は直並列変換器１１６と対をなしてシリアルインタフェ−ス回路を構成する直並列変換器、１２１はマイクロプロセッサ１１１から直並列変換器１１６、１２６を介して送信された一連の情報を一時記憶するバッファメモリ、１２２ａはこのバッファメモリ１２１内のデ−タをチェックするデ−タチェック回路、１２２ｂは確認応答用デ−タレジスタ、１２３はデ−タチェック回路１２２ａによるデ−タチェックが正常であった時に動作するコマンドデコ−ダ、１２４はコマンドデコ−ダ１２３の内容に応じて送受信するべきデ−タのアドレスを選択するアドレス選択回路、１２７はクロックジェネレ−タであり、バッファメモリ１２１からクロックジェネレ−タ１２７によって通信制御回路１２９が構成されている。
【００３２】
１２８は直並列変換器１２６の並列端子やバッファメモリ１２１、確認応答用デ−タレジスタ１２２ｂ、定数設定レジスタ１３７ａ、１３７ｂ、入力用デ−タセレクタ１４０ａ、１４０ｂの外に間接出力用のラッチメモリ１２５等が接続されたデ−タバスであり、通信制御回路１２９を用いたデ−タ授受の方法は図４によって後述する。
１３４ａ、１３４ｂは直接出力インタフェ−ス回路或いは間接出力インタフェ−ス回路を構成する負荷駆動用トランジスタであり、それぞれラッチメモリ１１５と高速出力端子１０４との間、およびラッチメモリ１２５と低速出力端子１０５との間に接続され、ラッチメモリ１１５や１２５の出力信号によって外部負荷ＯＵＴ１〜ＯＵＴｊやＯＵＴｓ１〜ＯＵＴｓｋを駆動するようになっている。
１４２は電源端子１０８から給電されて第一ＬＳＩ１１０や第二ＬＳＩ１２０に給電する電源ユニットであり、この電源ユニット１４２やブリ−ダ抵抗１３０、出力トランジスタ１３４ａ、１３４ｂなどは第二ＬＳＩ１２０の外部に設けられている。
なお、図示しない高速入力信号として、出力トランジスタ１３４ａの動作確認信号や負荷電流検出信号なども、ＥＣＵ１００内部で発生する信号としてマイクロプロセッサ１１１に取込まれるようになっている。
【００３３】
図２は図１における可変フィルタ回路１３３ａとその周辺回路の詳細を示すものである。
図において、入力スイッチ２００に対して前述の低抵抗のブリ−ダ抵抗１３０を備えた入力信号ＩＮｓｎは、実用可能な上限値である数百Ｋオームの高抵抗の直列抵抗２１０を介して十数ｐＦの並列小容量コンデンサ２１１に接続されている。
１３１ｂは直列抵抗２１０と小容量コンデンサ２１１によって構成されたノイズフィルタであって、高周波ノイズを吸収平滑化するためのものである。
１３２ｂは入力抵抗２２１、正帰還抵抗２２３、比較器２２０によって構成されたレベル判定用比較器であり、上記比較器２２０の反転入力には所定の基準電圧２２２（電圧Ｖｏｎ）が印加される。
【００３４】
従って、小容量コンデンサ２１１の充電電圧が基準電圧Ｖｏｎ以上になると比較器２２０の出力は「Ｈ」（論理「１」）となるが、一旦比較器２２０の出力が「Ｈ」になると、正帰還抵抗２２３による入力加算が生じるために、小容量コンデンサ２１１の充電電圧がＶｏｆｆ（＜Ｖｏｎ）まで低下しなければ比較器２２０の出力は「Ｌ」（論理「０」）にはならないようにヒステリシス機能を持っている。
これは小容量コンデンサ２１１に重畳されたノイズリップルによって、高頻度に比較器２２０の出力が反転変化することを防止するためのものとなっている。
【００３５】
可変フィルタ回路１３３ａを構成するシフトレジスタ２３０には、比較器２２０の出力が入力されると共に、クロックジェネレ−タ１２７ａから周期Ｔのシフト用パルス入力が供給される。
従って、シフトレジスタ２３０の後段の論理内容は、順次過去の時点における比較器２２０の出力論理内容となっている。
【００３６】
２３１ａ〜２３７ａはシフトレジスタ２３０の各出力段における論理内容と定数設定レジスタ１３７ａの各ビットの論理内容を論理和する第一の論理ゲ−ト素子、２３８ａはこの論理ゲ−ト素子２３１ａ〜２３７ａの出力を結合する論理積素子、２３９はこの論理積素子２３８ａの出力によってセットされるフリップフロップ素子によって構成された入力確定レジスタである。
また、２３１ｂ〜２３７ｂはシフトレジスタ２３０の各出力段における論理内容の反転論理内容と定数設定レジスタ１３７ａの各ビットの論理内容を論理和する第二の論理ゲ−ト素子、２３８ｂはこの論理ゲ−ト素子２３１ｂ〜２３７ｂの出力を結合する論理積素子であり、この論理積素子２３８ｂの出力によって入力確定レジスタ２３９がリセットされるように構成されている。
【００３７】
このように構成された可変フィルタ回路１３３ａにおいて、シフトレジスタ２３０の各出力段の内容が全て論理「１」であれば論理積素子２３８ａの出力によって入力確定レジスタ２３９の出力は論理１にセットされることになる。
但し、定数設定レジスタ１３７ａの一部の内容が論理「１」であれば、これに対応したシフトレジスタ２３０の出力段の論理内容は「０」であっても差し支えない。
【００３８】
従って、図２の例ではシフトレジスタ２３０の初段から第五段までの論理内容が全て「１」であれば入力確定レジスタ２３９の出力は論理「１」にセットされることのなる。
また、シフトレジスタ２３０の各出力段の内容が全て論理「０」であれば論理積素子２３８ｂの出力によって入力確定レジスタ２３９の出力は論理０にリセットされることになる。
但し、定数設定レジスタ１３７ａの一部の内容が論理「１」であれば、これに対応したシフトレジスタ２３０の出力段の論理内容は「１」であっても差し支えない。
【００３９】
従って、図２の例ではシフトレジスタ２３０の初段から第五段までの論理内容が全て「０」であれば入力確定レジスタ２３９の出力は論理「０」にリセットされることのなる。
このように、入力確定レジスタ２３９の出力内容を決定するための論理判定点数は定数設定レジスタ１３７ａの内容によって可変設定されるよう構成されている。
なお、上記のとおり論理判定点数を可変設定する代わりに、クロックジェネレ−タ１２７ａのパルス周期を可変設定するようにしても良い。
【００４０】
図３は図１における可変フィルタ回路１３６ａの説明用等価回路とその周辺回路を示すものである。
図において、１３５はアナログ入力信号ＡＮｍに対するノイズフィルタであり、このノイズフィルタ１３５は正側クリップダイオ−ド３００、負側クリップダイオ−ド３０１、直列抵抗３０２、並列小容量コンデンサ３０３によって構成されている。
クリップダイオ−ド３００、３０１はアナログ入力信号ＡＮｍに過大なノイズが重畳された時に、このノイズ電圧を電源の正負回路に環流させて、想定されるアナログ信号の最大・最小値を超える電圧を小容量コンデンサ３０３に印加しないようにするためのものである。
また、ＡＮｍ端子に接続される図示しないアナログセンサが相応の内部抵抗を持っている場合には、直列抵抗３０２は省略することもできる。
【００４１】
可変フィルタ回路１３６ａを構成するコンデンサ３１３（容量Ｃ０）は切換スイッチ３１２によって周期的に信号側Ｓ１または出力側Ｓ２に切換えられ、その切換周期Ｔはクロックジェネレ−タ１２７ｂの各種分周出力を定数設定レジスタ１３７ｂによって選択設定された値となっている。
なお、３１４ａから３１４ｄは選択ゲ−ト用の論理積素子、３１４はこの論理積素子３１４ａから３１４ｄの出力を結合する論理和素子であり、この論理和素子３１４の出力が切換スイッチ３１２に対する切換周期Ｔとなっている。
信号側Ｓ１には小容量コンデンサ３０３の両端電圧Ｖ１が増幅器３１０を介して印加され、出力側Ｓ２には出力コンデンサ３１５（容量Ｃ）が接続されて、このコンデンサ３１５の両端電圧Ｖ２は増幅器３１６と図１のＡＤ変換器１３８を介してデジタル値に変換され、ラッチメモリ１３９に格納されるようになっている。
なお、３１１ａ、３３１ｂおよび３１７ａ、３１７ｂはそれぞれ増幅器３１０、３１６の出力を当該増幅器の反転入力に接続した帰還回路抵抗である。
【００４２】
このように構成された可変フィルタ回路１３６ａにおいて、コンデンサ３１３の容量Ｃ０に対する充放電抵抗が充分小さい時には以下のような関係式が成立する。
Ｓ１側でのコンデンサ３１３の蓄積電荷    Ｑ１＝Ｃ０×Ｖ１
Ｓ２側でのコンデンサ３１３の蓄積電荷    Ｑ２＝Ｃ０×Ｖ２
Ｔ秒間での移動電荷  Ｑ＝Ｑ１−Ｑ２＝Ｃ０×（Ｖ１−Ｖ２）
Ｔ秒間での平均電流  Ｉ＝Ｑ／Ｔ＝Ｃ０×（Ｖ１−Ｖ２）／Ｔ
等価抵抗  Ｒ０＝（Ｖ１−Ｖ２）／Ｉ＝Ｔ／Ｃ０
従って、上記のような可変フィルタ回路１３６ａは、直列抵抗ＲＡ（＝Ｒ０）と出力コンデンサＣＡによるＲＣフィルタと等価であり、直列抵抗ＲＡは切換周期Ｔに比例して大きな値となるものであるが、切換周期Ｔは定数設定レジスタ１３７ｂの内容によって可変切換することができるようになっている。
【００４３】
次に、動作について説明する。
まず、シリアル通信のデ−タ伝送フレ−ム構成を示す図４ａ〜図４ｆについて説明する。
図４ａは不揮発メモリ１１２に格納されているフィルタ定数をマイクロプロセッサ１１１、直並列変換器１１６、１２６を介して第二ＬＳＩ１２０内の定数設定レジスタ１３７ａや１３７ｂに送信するためのデ−タ伝送フレ−ム構成を示したものであり、上段側はマイクロプロセッサ１１１側の送信デ−タ、下段は第二ＬＳＩ１２０側の返信デ−タとなっている。
【００４４】
図４ａにおいて、４００は送信開始フレ−ムＳＴＸ、コマンドフレ−ムＣＯＭ１、間接ＯＮ／ＯＦＦ入力信号ＩＮｓ１〜ＩＮｓｎに対応したフィルタ定数フレ−ムＤＦ１〜ＤＦｎ、間接アナログ入力信号ＡＮ１〜ＡＮｍに対応したフィルタ定数フレ−ムＡＦ１〜ＡＦｍ、送信終了フレ−ムＥＴＸ、サムデ−タフレ−ムＳＵＭによって構成された定数送信フレ−ム構成を示したものである。
【００４５】
送信開始フレ−ムＳＴＸは図４ｆに示すとおり、例えば１６進数で５５の値を持つ８ビットのデ−タとスタ−トビット、パリティビット、ストップビットを含む合計１１ビットのデ−タで構成されている。
同様に、コマンドフレ−ムＣＯＭ１は図４ｆに示すとおり、例えば１６進数で１０の値を持つ８ビットのデ−タとスタ−トビット、パリティビット、ストップビットを含む合計１１ビットのデ−タで構成されている。
【００４６】
また、各フィルタ定数フレ−ムＤＦ１〜ＤＦｎ、ＡＦ１〜ＡＦｍも８ビットのフィルタ定数デ−タとスタ−トビット、パリティビット、ストップビットを含む合計１１ビットのデ−タで構成されている。
送信終了フレ−ムＥＴＸは図４ｆに示すとおり、例えば１６進数でＡＡの値を持つ８ビットのデ−タとスタ−トビット、パリティビット、ストップビットを含む合計１１ビットのデ−タで構成されている。
【００４７】
また、サムデ−タフレ−ムＳＵＭは上記一連のフレ−ムの各ビットの垂直ビット加算値（桁上を行わないバイナリ加算値）である８ビットのデ−タとスタ−トビット、パリティビット、ストップビットを含む合計１１ビットのデ−タで構成されている。
４０１は送信開始フレ−ムＳＴＸ、受信確認フレ−ムＡＣＫ、送信終了フレ−ムＥＴＸ、サムデ−タフレ−ムＳＵＭによって構成された受信確認のフレ−ム構成を示したものであり、受信確認フレ−ムＡＣＫは図４ｆに示すとおり、例えば１６進数で８１の値を持つ８ビットのデ−タとスタ−トビット、パリティビット、ストップビットを含む合計１１ビットのデ−タで構成されている。
送信終了フレ−ムＥＴＸやサムデ−タフレ−ムＳＵＭ、或いは送信開始フレ−ムＳＴＸは上記と同様であり、以下の説明は省略する。
【００４８】
各フレ−ムの各ビット情報は直並列変換器１１６で並列→直列変換されて直並列変換器１２６に送信され、直並列変換器１２６では１フレ−ム毎に直列→並列変換を行って、１フレ−ムの受信完了信号をバッファメモリ１２１に供給し、このタイミングで受信した１フレ−ムのデ−タがバッファメモリ１２１に格納される。
【００４９】
バッファメモリ１２１は先入れ先出し構造のデ−タテ−ブルとなっていて、全てのフレ−ムデ−タが順次格納されるようになっている。
一方、デ−タチェック回路１２２ａは１フレ−ムのデ−タを受信する都度に、各ビットの垂直ビット加算（桁上げを伴わないバイナリ加算）を行っており、マイクロプロセッサ１１１が送信したＳＴＸからＳＵＭまでの全フレ−ムの加算結果が全て０となれば正常、１が含まれておれば受信デ−タの異常と判定する。
【００５０】
受信デ−タが正常であれば確認応答用デ−タレジスタ１２２ｂ内に書込まれているＳＴＸ、ＡＣＫ、ＥＴＸ、ＳＵＭのフレ−ムデ−タは直並列変換器１２６、１１６を介してマイクロプロセッサ１１１に送信され、これが図４ａにおける受信確認フレ−ム構成４０１で示されている。
但し、受信デ−タが異常であった場合には、確認応答フレ−ムＡＣＫの内容は例えば図４ｆで示す１６進数８２（ＮＡＣＫ）に変更され、これを受信したマイクロプロセッサ１１１は再度フィルタ定数の送信を行う等の処置を行うものである。
受信デ−タが正常であれば、コマンドデコ−ダ１２３はコマンドフレ−ムＣＯＭ１の内容を判断してビットシフトレジスタによって構成されたアドレス選択回路１２４の所定位置に論理「１」を書込むが、この所定位置は多数の定数設定レジスタ１３７ａ、１３７ｂの先頭レジスタを指定するものである。
【００５１】
クロックジェネレ−タ１２７はアドレス選択回路１２４を構成するシフトレジスタに順次シフト信号を供給し、これによって多数の定数設定レジスタ１３７ａ、１３７ｂの一つが順次選択されてデ−タバス１２８に接続される。
この選択操作と同期して、バッファメモリ１２１に格納されているフィルタ定数が順次読み出されてデ−タバス１２８に接続され、選択されている定数設定レジスタ１３７ａ、１３７ｂの一つにフィルタ定数の書込みが行われるものである
【００５２】
図４ｂは第二ＬＳＩ１２０内の間接入力信号情報を直並列変換器１２６、１１６、マイクロプロセッサ１１１を介してＲＡＭメモリ１１３に送信するためのデ−タ伝送フレ−ム構成を示したものであり、上段側はマイクロプロセッサ１１１側の送信デ−タ、下段側は第二ＬＳＩ１２０側の返信デ−タとなっている。
図４ｂにおいて、４０２は送信開始フレ−ムＳＴＸ、コマンドフレ−ムＣＯＭ２、送信終了フレ−ムＥＴＸ、サムデ−タフレ−ムＳＵＭによって構成された入力情報送信要求のフレ−ム構成を示したものであり、各フレ−ムはスタ−トビット、パリティビット、ストップビットを含む１１ビットデ−タであると共に、入力情報送信要求コマンドＣＯＭ２は例えば図４ｆで示すとおり１６進数で２０、２１、２２、２３の４種類のものがある。
これは、多数の入力情報を４グル−プに分割して送信するためのものであり、全入力情報を一括して送信するものとすれば１種類のコマンドであれば良い。
【００５３】
４０３は送信開始フレ−ムＳＴＸ、コマンドフレ−ムＣＯＭ３、間接ＯＮ／ＯＦＦ入力信号ＩＮｓ１〜ＩＮｓｎを８点単位でまとめたデジタル入力フレ−ムＤＩＧ１、ＤＩＧ２、ＤＩＧ３、間接アナログ入力信号ＡＮ１〜ＡＮｍの一部に対応したデジタル変換フレ−ムＡＩ１〜ＡＩ５、送信終了フレ−ムＥＴＸ、サムデ−タフレ−ムＳＵＭによって構成された入力情報返信フレ−ム構成を示したものであり、コマンドフレ−ムＣＯＭ３は図４ｆに示すとおり、例えば１６進数で３０、３１、３２、３３の値を持つ８ビットのデ−タとスタ−トビット、パリティビット、ストップビットを含む合計１１ビットのデ−タで構成されていて、コマンドフレ−ムＣＯＭ３の内容はコマンドフレ−ムＣＯＭ２に対応した値となっている。
【００５４】
なお、デジタル入力フレ−ムＤＩＧ１、ＤＩＧ２、ＤＩＧ３の個数は間接ＯＮ／ＯＦＦ入力信号ＩＮｓ１〜ＩＮｓｎの点数に応じて変化するが、現実の用途では２４点／３フレ−ム分あれば充分である。
また、間接アナログ入力信号ＡＮ１〜ＡＮｍも現実の用途では２９点／２９フレ−ム以下のレベルであって、合計すれば３２フレ−ム分以下となるので、これを４グル−プに分割すれば８フレ−ム単位で返信すれば良いことになる。
従って、コマンドフレ−ムＣＯＭ２が２０、２１、２２、２３であればコマンドフレ−ムＣＯＭ３は３０、３１、３２、３３となり、これに続く返信入力情報はＤＩＧ１〜ＡＩ５、ＡＩ６〜ＡＩ１３、ＡＩ１４〜ＡＩ２１、ＡＩ２２〜ＡＩ２９のアドレス範囲となっている。
【００５５】
入力情報送信要求のフレ−ム構成４０２で示した各フレ−ムの各ビット情報は直並列変換器１１６で並列→直列変換されて直並列変換器１２６に送信され、直並列変換器１２６では１フレ−ム毎に直列→並列変換を行って、１フレ−ムの受信完了信号をバッファメモリ１２１に供給し、このタイミングで受信した１フレ−ムのデ−タがバッファメモリ１２１に格納される。
【００５６】
バッファメモリ１２１は先入れ先出し構造のデ−タテ−ブルとなっていて、全てのフレ−ムデ−タが順次格納されるようになっている。
一方、デ−タチェック回路１２２ａは１フレ−ムのデ−タを受信する都度に、各ビットの垂直ビット加算（桁上げを伴わないバイナリ加算）を行っており、マイクロプロセッサ１１１が送信したＳＴＸからＳＵＭまでの全フレ−ムの加算結果が全て０となれば正常、１が含まれておれば受信デ−タの異常と判定する。
【００５７】
受信デ−タが正常であれば、コマンドデコ−ダ１２３はコマンドフレ−ムＣＯＭ２の内容を判断してビットシフトレジスタによって構成されたアドレス選択回路１２４の所定位置に論理「１」を書込むが、この所定位置は多数の入力用デ−タセレクタ１４０ａ、１４０ｂの先頭デ−タセレクタを指定するものである。
クロックジェネレ−タ１２７はアドレス選択回路１２４を構成するシフトレジスタに順次シフト信号を供給し、これによって多数の入力用デ−タセレクタ１４０ａ、１４０ｂの一つが順次選択されてデ−タバス１２８に接続される。
【００５８】
この選択操作と同期して、各フレ−ムの各ビット情報は直並列変換器１２６で並列→直列変換されて直並列変換器１１６に送信され、直並列変換器１１６では１フレ−ム毎に直列→並列変換を行って、１フレ−ムの受信完了信号をマイクロプロセッサ１１１に供給し、このタイミングで受信した１フレ−ムのデ−タがＲＡＭメモリ１１３に格納される。
【００５９】
なお、実際には図示しない送信バッファメモリを設け、このバッファメモリ内にマイクロプロセッサ１１１に送信するべき各入力情報を格納しておくと共に、これらの入力情報の前後では、送信開始フレ−ムＳＴＸ、入力情報返信案内コマンドＣＯＭ３、送信終了フレ−ムＥＴＸやサムデ−タフレ−ムＳＵＭを付加したり、各入力情報にはスタ−トビット、パリティビット、ストップビットが付加しておいて、その送信バファメモリの内容をアドレス選択回路１２４の動作に応じて順次直並列変換器１２６、１１６を介してマイクロプロセッサ１１１に送信するものである。
また、マイクロプロセッサ１１１からの入力情報送信要求フレ−ム４０２のサムチェック操作に異常であった場合には、入力情報の返信に替わって確認応答ＮＡＣＫが返信され、これを受信したマイクロプロセッサ１１１は再度入力情報送信要求フレ−ム４０２の送信を行う等の処置を行うものである。
【００６０】
図４ｃはＲＡＭメモリ１１３内に格納されている間接出力情報をマイクロプロセッサ１１１、直並列変換器１１６、１２６を介して第二ＬＳＩ１２０内の出力ラッチメモリ１２５に送信するためのデ−タ伝送フレ−ム構成を示したものであり、上段側はマイクロプロセッサ１１１側の送信デ−タ、下段側は第二ＬＳＩ１２０側の返信デ−タとなっている。
【００６１】
図４ｃにおいて、４０４は送信開始フレ−ムＳＴＸ、出力情報送信案内コマンドフレ−ムＣＯＭ４、間接出力ＯＵＴｓ１〜ＯＵＴｓｋを８点単位でまとめたデジタル出力フレ−ムＤＯＧ１、送信終了フレ−ムＥＴＸ、サムデ−タフレ−ムＳＵＭによって構成された出力情報送信案内のフレ−ム構成を示したものであり、各フレ−ムはスタ−トビット、パリティビット、ストップビットを含む１１ビットデ−タであると共に、出力情報送信案内コマンドＣＯＭ４は例えば図４ｆで示すとおり１６進数で４０の値を持つものである。
なお、コマンドＣＯＭ４に続くデジタル出力フレ−ムＤＯＧ１の個数は、間接出力ＯＵＴｓ１〜ＯＵＴｓｋの点数によって変化するものである。
【００６２】
４０１は送信開始フレ−ムＳＴＸ、受信確認フレ−ムＡＣＫ、送信終了フレ−ムＥＴＸ、サムデ−タフレ−ムＳＵＭによって構成された受信確認のフレ−ム構成を示したものである。
出力情報送信案内フレ−ム構成４０４の各フレ−ムの各ビット情報は直並列変換器１１６で並列→直列変換されて直並列変換器１２６に送信され、直並列変換器１２６では１フレ−ム毎に直列→並列変換を行って、１フレ−ムの受信完了信号をバッファメモリ１２１に供給し、このタイミングで受信した１フレ−ムのデ−タがバッファメモリ１２１に格納される。
【００６３】
バッファメモリ１２１は先入れ先出し構造のデ−タテ−ブルとなっていて、全てのフレ−ムデ−タが順次格納されるようになっている。
一方、デ−タチェック回路１２２ａは１フレ−ムのデ−タを受信する都度に、各ビットの垂直ビット加算（桁上げを伴わないバイナリ加算）を行っており、マイクロプロセッサ１１１が送信したＳＴＸからＳＵＭまでの全フレ−ムの加算結果が全て０となれば正常、１が含まれておれば受信デ−タの異常と判定する。
【００６４】
受信デ−タが正常であれば確認応答用デ−タレジスタ１２２ｂ内に書込まれているＳＴＸ、ＡＣＫ、ＥＴＸ、ＳＵＭのフレ−ムデ−タは直並列変換器１２６、１１６を介してマイクロプロセッサ１１１に送信され、これが図４ｃにおける受信確認フレ−ム構成４０１で示されている。
但し、受信デ−タが異常であった場合には、確認応答フレ−ムＡＣＫの内容は例えば図４ｆで示す１６進数８２（ＮＡＣＫ）に変更され、これを受信したマイクロプロセッサ１１１は再度フィルタ定数の送信を行う等の処置を行うものである。
【００６５】
受信デ−タが正常であれば、コマンドデコ−ダ１２３はコマンドフレ−ムＣＯＭ４の内容を判断してビットシフトレジスタによって構成されたアドレス選択回路１２４の所定位置に論理「１」を書込むが、この所定位置は多数の出力ラッチメモリ１２５の先頭ラッチメモリを指定するものである。（但し、図４ｃの例では出力ラッチメモリは１個となっている）
クロックジェネレ−タ１２７はアドレス選択回路１２４を構成するシフトレジスタに順次シフト信号を供給し、これによって多数の出力ラッチメモリ１２５の一つが順次選択されてデ−タバス１２８に接続される。
この選択操作と同期して、バッファメモリ１２１に格納されている間接出力情報が順次読み出されてデ−タバス１２８に接続され、選択されている出力ラッチメモリ１２５の一つに間接出力情報の書込みが行われるものである。
【００６６】
図４ｄは第二ＬＳＩ１２０内の特定の間接入力信号情報の内容を直並列変換器１２６、１１６、マイクロプロセッサ１１１を介してＲＡＭメモリ１１３に送信するためのデ−タ伝送フレ−ム構成を示したものであり、上段側はマイクロプロセッサ１１１側の送信デ−タ、下段側は第二ＬＳＩ１２０側の返信デ−タとなっている。
【００６７】
図４ｄにおいて、４０６は送信開始フレ−ムＳＴＸ、コマンドフレ−ムＣＯＭ５、アドレスフレ−ムＡＤＲ１、送信終了フレ−ムＥＴＸ、サムデ−タフレ−ムＳＵＭによって構成された特定入力情報送信要求のフレ−ム構成を示したものであり、各フレ−ムはスタ−トビット、パリティビット、ストップビットを含む１１ビットデ−タであると共に、特定入力情報送信要求コマンドＣＯＭ５は例えば図４ｆで示すとおり１６進数で５０の値を持つものである。
【００６８】
４０７は送信開始フレ−ムＳＴＸ、コマンドフレ−ムＣＯＭ６、アドレスフレ−ムＡＤＲ１、指定されたアドレスの間接入力情報フレ−ムＤＡＴＡ、送信終了フレ−ムＥＴＸ、サムデ−タフレ−ムＳＵＭによって構成された特定入力情報返信フレ−ム構成を示したものであり、コマンドフレ−ムＣＯＭ５、ＣＯＭ６は図４ｆに示すとおり、例えば１６進数で５０、６０の値を持つ８ビットのデ−タとスタ−トビット、パリティビット、ストップビットを含む合計１１ビットのデ−タで構成されていている。
なお、アドレスフレ−ムＡＤＲ１の内容はデジタル入力フレ−ムＤＩＧ１〜ＤＩＧ３、デジタル変換フレ−ムＡＩ１〜ＡＩｍを例えば０〜３１等の連番で呼称した数値となっている。
【００６９】
特定入力情報送信要求のフレ−ム構成４０６で示した各フレ−ムの各ビット情報は直並列変換器１１６で並列→直列変換されて直並列変換器１２６に送信され、直並列変換器１２６では１フレ−ム毎に直列→並列変換を行って、１フレ−ムの受信完了信号をバッファメモリ１２１に供給し、このタイミングで受信した１フレ−ムのデ−タがバッファメモリ１２１に格納される。
【００７０】
バッファメモリ１２１は先入れ先出し構造のデ−タテ−ブルとなっていて、全てのフレ−ムデ−タが順次格納されるようになっている。
一方、デ−タチェック回路１２２ａは１フレ−ムのデ−タを受信する都度に、各ビットの垂直ビット加算（桁上げを伴わないバイナリ加算）を行っており、マイクロプロセッサ１１１が送信したＳＴＸからＳＵＭまでの全フレ−ムの加算結果が全て０となれば正常、１が含まれておれば受信デ−タの異常と判定する。
【００７１】
受信デ−タが正常であれば、コマンドデコ−ダ１２３はコマンドフレ−ムＣＯＭ５の内容を判断してビットシフトレジスタによって構成されたアドレス選択回路１２４の所定位置に論理「１」を書込むが、この所定位置は多数の入力用デ−タセレクタ１４０ａ、１４０ｂの内アドレスフレ−ムＡＤＲ１で指定された番号のデ−タセレクタを指定するものである。
この指定操作と同期して、各フレ−ムの各ビット情報は直並列変換器１２６で並列→直列変換されて直並列変換器１１６に送信され、直並列変換器１１６では１フレ−ム毎に直列→並列変換を行って、１フレ−ムの受信完了信号をマイクロプロセッサ１１１に供給し、このタイミングで受信した１フレ−ムのデ−タがＲＡＭメモリ１１３に格納される。
【００７２】
但し、これらの入力情報の返信に前後では、送信開始フレ−ムＳＴＸ、特定入力情報返信案内コマンドＣＯＭ６、送信終了フレ−ムＥＴＸやサムデ−タフレ−ムＳＵＭ等が付加されると共に、各入力情報にはスタ−トビット、パリティビット、ストップビットが付加されるものである。
また、マイクロプロセッサ１１１からの特定入力情報送信要求フレ−ム４０６のサムチェック操作に異常であった場合には、特定入力情報の返信に替わって確認応答ＮＡＣＫが返信され、これを受信したマイクロプロセッサ１１１は再度特定入力情報送信要求フレ−ム４０６の送信を行う等の処置を行うものである。
なお、特定入力情報送信要求コマンドＣＯＭ５は、多数の間接入力の内で比較的高頻度に入力情報が変化するものに関して、マイクロプロセッサ１１１との交信頻度を高めることができるようにしたものである。
【００７３】
図４ｅは不揮発メモリ１１２内に格納されている特定フィルタ定数をマイクロプロセッサ１１１、直並列変換器１１６・１２６を介して第二ＬＳＩ１２０内の定数設定レジスタ１３７ａや１３７ｂの内の特定の定数設定レジスタに送信するためのデ−タ伝送フレ−ム構成を示したものであり、上段側はマイクロプロセッサ１１１側の送信デ−タ、下段側は第二ＬＳＩ１２０側の返信デ−タとなっている。
【００７４】
図４ｅにおいて、４０８は送信開始フレ−ムＳＴＸ、特定定数送信案内コマンドフレ−ムＣＯＭ７、アドレスフレ−ムＡＤＲ２、指定アドレスに対するフィルタ定数フレ−ムＤＡＴＡ、送信終了フレ−ムＥＴＸ、サムデ−タフレ−ムＳＵＭによって構成された特定定数送信案内のフレ−ム構成を示したものであり、各フレ−ムはスタ−トビット、パリティビット、ストップビットを含む１１ビットデ−タであると共に、特定定数送信案内コマンドＣＯＭ７は例えば図４ｆで示すとおり１６進数で７０の値を持つものである。
【００７５】
４０１は送信開始フレ−ムＳＴＸ、受信確認フレ−ムＡＣＫ、送信終了フレ−ムＥＴＸ、サムデ−タフレ−ムＳＵＭによって構成された受信確認のフレ−ム構成を示したものである。
特定定数送信案内フレ−ム構成４０８の各フレ−ムの各ビット情報は直並列変換器１１６で並列→直列変換されて直並列変換器１２６に送信され、直並列変換器１２６では１フレ−ム毎に直列→並列変換を行って、１フレ−ムの受信完了信号をバッファメモリ１２１に供給し、このタイミングで受信した１フレ−ムのデ−タがバッファメモリ１２１に格納される。
【００７６】
バッファメモリ１２１は先入れ先出し構造のデ−タテ−ブルとなっていて、全てのフレ−ムデ−タが順次格納されるようになっている。
一方、デ−タチェック回路１２２ａは１フレ−ムのデ−タを受信する都度に、各ビットの垂直ビット加算（桁上げを伴わないバイナリ加算）を行っており、マイクロプロセッサ１１１が送信したＳＴＸからＳＵＭまでの全フレ−ムの加算結果が全て０となれば正常、１が含まれておれば受信デ−タの異常と判定する。
【００７７】
受信デ−タが正常であれば確認応答用デ−タレジスタ１２２ｂ内に書込まれているＳＴＸ、ＡＣＫ、ＥＴＸ、ＳＵＭのフレ−ムデ−タは直並列変換器１２６、１１６を介してマイクロプロセッサ１１１に送信され、これが図４ｅにおける受信確認フレ−ム構成４０１で示されている。
但し、受信デ−タが異常であった場合には、確認応答フレ−ムＡＣＫの内容は例えば図４ｆで示す１６進数８２（ＮＡＣＫ）に変更され、これを受信したマイクロプロセッサ１１１は再度フィルタ定数の送信を行う等の処置を行うものである。
【００７８】
受信デ−タが正常であれば、コマンドデコ−ダ１２３はコマンドフレ−ムＣＯＭ７の内容を判断してビットシフトレジスタによって構成されたアドレス選択回路１２４の所定位置に論理「１」を書込むが、この所定位置は多数の定数設定レジスタ１３７ａや１３７ｂの内の特定のレジスタを指定するものである。
この指定操作と同期して、バッファメモリ１２１に格納されているフィルタ定数が読み出されてデ−タバス１２８に接続され、選択されている定数設定レジスタ１３７ａ、１３７ｂの一つにフィルタ定数の書込みが行われるものである。
【００７９】
なお、図４ａや図４ｅで示したフィルタ定数の転送のおいて、不揮発メモリ１１２に格納されているフィルタ定数はＲＡＭメモリ１１３を経由して第二ＬＳＩ１２０内の定数設定レジスタ１３７ａ、１３７ｂに送信されるのが実態であり、このようにしてフィルタ定数が格納されているＲＡＭメモリ１１３の一部の内容は、マイクロプロセッサ１１１の運転中において学習補正され、この学習補正された特定アドレスのフィルタ定数が図４ｅの特定定数送信案内コマンドＣＯＭ７によって特定の定数設定レジスタに送信されるものである。
【００８０】
図５はマイクロプロセッサ１１１の動作説明用フロ−チャ−トである。
図において、５００は定期的に活性化される動作開始工程、５０１は動作開始工程５００に続いて作用し、車載電子制御装置１００に電源が投入されてから最初の動作であるかどうかを判定する工程、５０２は工程５０１が初回動作であると判定した時に作用し、不揮発メモリ１１２に格納されているフィルタ定数をＲＡＭメモリ１１３の所定領域に転送する工程、５０３は図４ａに示したフレ−ム構成４００でＲＡＭメモリ１１３に転送されたフィルタ定数を送信する工程、５０４は図示しない通信時間監視タイマを起動する工程、５０５は図４ａに示したフレ−ム構成４０１を受信してその内容が正常受信確認ＡＣＫであるか受信異常ＮＡＣＫであるかを判定する工程、５０６は工程５０５が正常受信ＡＣＫであると判定した時に作用し、工程５０４で起動されていた監視タイマをリセットする工程である。
【００８１】
なお、工程５０５が受信異常ＮＡＣＫであった時には再度工程５０３に復帰してフィルタ定数の再送が行われるが、再び正常受信確認ＡＣＫが得られない時には工程５０４で起動されていた監視タイマがタイムアップし、図示しない異常処理回路によってマイクロプロセッサ１１１のリセット操作が行われるようになっている。
また、５０７は第二ＬＳＩ１２０側で正常受信したフィルタ定数を定数設定レジスタ１３７ａや１３７ｂに格納する動作を参考記述したものである。
【００８２】
５１０は工程５０１が初回動作では無いと判定した時に作用し、ＲＡＭメモリ１１３に格納されているフィルタ定数の一部が学習補正されているかどうかを図示しないフラグの内容をチェックすることによって判定する工程、５１１は工程５１０が学習補正有りと判定した時に作用し、図４ｅに示したフレ−ム構成４０８でＲＡＭメモリ１１３に転送されたフィルタ定数を送信する工程、５１２は図示しない通信時間監視タイマを起動する工程、５１３は図４ｅに示したフレ−ム構成４０１を受信してその内容が正常受信確認ＡＣＫであるか受信異常ＮＡＣＫであるかを判定する工程、５１４は工程５１３が正常受信ＡＣＫであると判定した時に作用し、工程５１２で起動されていた監視タイマをリセットする工程である。
【００８３】
なお、工程５１３が受信異常ＮＡＣＫであった時には再度工程５１１に復帰してフィルタ定数の再送が行われるが、再び正常受信確認ＡＣＫが得られない時には工程５１２で起動されていた監視タイマがタイムアップし、図示しない異常処理回路によってマイクロプロセッサ１１１のリセット操作が行われるようになっている。
また、５１５は第二ＬＳＩ１２０側で正常受信したフィルタ定数を定数設定レジスタ１３７ａや１３７ｂのどれか指定されたアドレスのものに格納する動作を参考記述したものである。
【００８４】
５２０は工程５１０が学習補正無しと判定した時に作用し、特定入力情報の必要性を判定する工程、５２１は工程５２０が特定入力を必要と判定した時に作用し、図４ｄに示したフレ−ム構成４０６で特定アドレスの入力情報を送信要求工程、５２２は図示しない通信時間監視タイマを起動する工程、５２３ａは図４ｄに示したフレ−ム構成４０７に替わって受信異常ＮＡＣＫを受信したかどうかを判定する工程、５２３ｂは受信異常ＮＡＣＫに替わってフレ−ム構成４０７を受信し、受信デ−タのサムチェック結果を判定して正常受信であったかどうかを判定する工程、５２４は工程５２３ｂが正常受信であると判定した時に作用し、工程５２２で起動されていた監視タイマをリセットする工程、５２５は受信した入力情報をＲＡＭメモリ１２３に格納する工程である。
【００８５】
なお、工程５２３ａが受信異常ＮＡＣＫであった時や工程５２３ｂにサムチェックエラ−があった時には再度工程５２１に復帰して特定入力情報の再送要求が行われるが、再び正常受信ができない時には工程５２２で起動されていた監視タイマがタイムアップし、図示しない異常処理回路によってマイクロプロセッサ１１１のリセット操作が行われるようになっている。
また、工程５２０では図示しない制御フロ−チャ−トに基づいてマイクロプロセッサ１１１がエンジンコントロ−ルを実行する過程において、最新の特定入力情報を必要とする場合などに図示しないフラグがセットされるようになっていて、このフラグがセットされているかどうかを工程５２０で判定するものである。
【００８６】
５３０は工程５２０が特定入力必要無しと判定した時に作用し、第一グル−プ入力情報を送信要求するかどうかを判定する工程、５３１は工程５３０が第一グル−プの入力情報を送信要求すると判定した時に作用し、図４ｂに示したフレ−ム構成４０２で第一グル−プの入力情報を送信要求する工程、５３２は図示しない通信時間監視タイマを起動する工程、５３３ａは図４ｂに示したフレ−ム構成４０３に替わって受信異常ＮＡＣＫを受信したかどうかを判定する工程、５３３ｂは受信異常ＮＡＣＫに替わってフレ−ム構成４０３を受信し、受信デ−タのサムチェック結果を判定して正常受信であったかどうかを判定する工程、５３４は工程５３３ｂが正常受信であると判定した時に作用し、工程５３２で起動されていた監視タイマをリセットする工程、５３５は受信した入力情報をＲＡＭメモリ１２３に格納する工程、５３６は第一グル−プの入力情報を正常受信したことを記憶するフラグ０の設定工程である。
【００８７】
なお、工程５３３ａが受信異常ＮＡＣＫであった時や工程５３３ｂにサムチェックエラ−があった時には再度工程５３１に復帰して第一グル−プの入力情報数の再送要求が行われるが、再び正常受信ができない時には工程５３２で起動されていた監視タイマがタイムアップし、図示しない異常処理回路によってマイクロプロセッサ１１１のリセット操作が行われるようになっている。
【００８８】
また、工程５３０を初めて実行する時には、工程５３６によるフラグ０がまだセットされていないので、工程５３０の判定はＮＯとなっているが、次回に工程５３０を実行した時はＹＥＳの判定となり工程５３０から図示しない工程５４０へ直接移行して図示しない第二グル−プの入力情報を送信要求するフロ−が実行されるようになっている。
同様にして、第三グル−プの入力情報の送信要求・受信がおこなわれる。
【００８９】
５６０は図示しない工程５５０が第三グル−プの入力を必要無しと判定した時（フラグ２が既にセットされている）に作用し、第四グル−プ入力情報を送信要求するかどうかを判定する工程、５６１は工程５６０が第四グル−プの入力情報を送信要求すると判定した時に作用し、図４ｂに示したフレ−ム構成４０２で第四グル−プの入力情報を送信要求する工程、５６２は図示しない通信時間監視タイマを起動する工程、５６３ａは図４ｂに示したフレ−ム構成４０３に替わって受信異常ＮＡＣＫを受信したかどうかを判定する工程、５６３ｂは受信異常ＮＡＣＫに替わってフレ−ム構成４０３を受信し、受信デ−タのサムチェック結果を判定して正常受信であったかどうかを判定する工程、５６４は工程５６３ｂが正常受信であると判定した時に作用し、工程５６２で起動されていた監視タイマをリセットする工程、５６５は受信した入力情報をＲＡＭメモリ１２３に格納する工程、５６６は第四グル−プの入力情報を正常受信したことを記憶するフラグ３の設定工程である。
【００９０】
なお、工程５６３ａが受信異常ＮＡＣＫであった時や工程５６３ｂにサムチェックエラ−があった時には再度工程５６１に復帰して第四グル−プの入力情報の再送要求が行われるが、再び正常受信ができない時には工程５６２で起動されていた監視タイマがタイムアップし、図示しない異常処理回路によってマイクロプロセッサ１１１のリセット操作が行われるようになっている。
また、工程５６０を初めて実行する時には、工程５６６によるフラグ３がまだセットされていないので、工程５６０の判定はＮＯとなっているが、次回に工程５６０を実行した時はＹＥＳの判定となり工程５６０から工程５７１へ直接移行するようになっている。
【００９１】
５７１は図４ｃに示したフレ−ム構成４０４で出力情報を送信案内する工程、５７２は図示しない通信時間監視タイマを起動する工程、５７３は図４ｃに示したフレ−ム構成４０１で正常受信確認ＡＣＫを受信したかどうかを判定する工程、５７４は工程５７３が正常受信であると判定した時に作用し、工程５７２で起動されていた監視タイマをリセットする工程、５７６は工程５３６、５４６（図示せず）、５５６（図示せず）、５６６でセットされたフラグ０〜３をリセットする工程である。
【００９２】
なお、工程５７３が受信異常ＮＡＣＫであった時には再度工程５７１に復帰して出力情報の再送が行われるが、再び正常受信ができない時には工程５７２で起動されていた監視タイマがタイムアップし、図示しない異常処理回路によってマイクロプロセッサ１１１のリセット操作が行われるようになっている。
また、５７５は第二ＬＳＩ１２０側で正常受信した出力情報を出力ラッチメモリ１２５に格納する動作を参考記述したものである。
【００９３】
５０８は工程５０６、５１４、５２５、５３６、５４６（図示せず）、５５６（図示せず）、５６６、５７６に続いて動作する動作終了工程であり、この工程５０８では動作開始工程５００が再度活性化されるまで動作待機しているものである。
以上の動作フロ−を概括的に説明すると、第一フロ−としての工程５０２〜５０６は電源投入時の初期化フロ−であって、不揮発メモリ１１２に格納されているフィルタ定数が一斉に定数設定レジスタ１３７ａ、１３７ｂに転送格納されるものである。
第二フロ−としての工程５１１〜５１４はフィルタ定数に変更があった時のみ動作して、該当アドレスの定数設定レジスタの内容を変更するものである。
第三フロ−としての工程５２１〜５２５は特定アドレスの入力情報を必要とする時のみ動作して、該当アドレスの入力情報をＲＡＭメモリ１１３に格納するものである。
第四フロ−としての工程５３１〜５３６から第七フロ−としての工程５６１〜５６６は第一グル−プの入力情報ＤＩＧ１、ＤＩＧ２、ＤＩＧ３、ＡＩ１〜ＡＩ５、第二グル−プの入力情報ＡＩ６〜ＡＩ１３、第三グル−プの入力情報ＡＩ１４〜ＡＩ２１、第四グル−プの入力情報ＡＩ２２〜ＡＩ２９の送信要求を行って、ＲＡＭメモリ１２３に格納するものである。
【００９４】
第八フロ−としての工程５７１〜５７６は出力情報ＯＵＴｓ１〜ＯＵＴｓｋをＲＡＭメモリ１１３から出力ラッチメモリ１２５に送信するものである。
マイクロプロセッサ１１１の運転中において、フィルタ定数の変更送信や特定入力情報の送信要求が無い時には、動作開始工程５００が定期的に活性化される都度上記第四フロ−から第八フロ−が順次繰返して実行されることになるが、フィルタ定数の変更送信や特定入力情報の送信要求があれば、第二フロ−や第三フロ−が優先して実行されることになる。
【００９５】
このように、本実施の形態では、外部ツ−ルから被制御車種対応の制御プログラムや制御定数等が書込まれる不揮発メモリと演算処理用のＲＡＭメモリを備えたマイクロプロセッサ、このマイクロプロセッサのデ−タバスに接続された直接入力用インタフェ−ス回路および直接出力用インタフェ−ス回路、間接入力用インタフェ−ス回路と定数設定レジスタを備えた可変フィルタ回路および通信制御回路等によって構成された集積回路、間接入力用インタフェ−ス回路を介して入力された複数の外部入力信号をＲＡＭメモリに送信すると共に、不揮発メモリに格納されたフィルタ定数を可変フィルタ回路の定数設定レジスタに送信する双方向シリアル通信回路を備えて構成されている。
従って、フィルタ用コンデンサの小型化による製品全体の小型化と、制御対象車種に応じた適正入力フィルタ定数の設定による製品の標準化を図ると共に、可変フィルタ回路を外部ハ−ドウエアで構成することによってマイクロプロセッサの役割を低減してその性能低下を防止することができる。
【００９６】
実施の形態２．
図６はこの発明の実施の形態２におけるＯＮ／ＯＦＦ信号用の可変フィルタ回路を示すものである。
図において、前述の低抵抗のブリ−ダ抵抗１３０を備えた入力信号ＩＮｓｎは、実用可能な上限値である数百Ｋオームの高抵抗の直列抵抗２１０を介して十数ｐＦの並列小容量コンデンサ２１１に接続されている。
１３１ｂは直列抵抗２１０と小容量コンデンサ２１１によって構成されたノイズフィルタであって、高周波ノイズを吸収平滑化するためのものとなっている。
１３２ｂは入力抵抗２２１、正帰還抵抗２２３、比較器２２０によって構成されたレベル判定用比較器であり、比較器２２０の反転入力には所定の基準電圧２２２（電圧Ｖｏｎ）が印加されている。
【００９７】
従って、小容量コンデンサ２１１の充電電圧が基準電圧Ｖｏｎ以上になると比較器２２０の出力は「Ｈ」（論理「１」）となるが、一旦比較器２２０の出力が「Ｈ」になると、正帰還抵抗２２３による入力加算が生じるために、小容量コンデンサ２１１の充電電圧がＶｏｆｆ（＜Ｖｏｎ）まで低下しなければ比較器２２０の出力は「Ｌ」（論理「０」）にはならないようにヒステリシス機能を持っている。
これは小容量コンデンサ２１１に重畳されたノイズリップルによって、高頻度に比較器２２０の出力が反転変化することを防止するためのものとなっている。
【００９８】
６００ａは比較器２２０の出力と可逆カウンタ６０２のカウントアップモ−ド入力ＵＰ間に接続されたゲ−ト素子、６０１は比較器２２０の出力からゲ−ト素子６００ｂを介して可逆カウンタ６０２のカウントダウンモ−ド入力ＤＮに接続された論理反転素子であり、可逆カウンタ６０２は所定の周期でＯＮ／ＯＦＦするクロックジェネレ−タ１２７ｃに接続されたクロック入力端子ＣＬを備えていて、モ−ド入力ＵＰやＤＮに応じてクロック入力を可逆カウントするように構成されている。
【００９９】
６０３ａは論理判定点数Ｎに相当する設定値が格納された定数設定レジスタ、６０３ｂは可逆カウンタ６０２の現在値が格納された現在値レジスタ、６０４ａは可逆カウンタ６０２の現在値が設定値Ｎに到達した時に論理「１」となる出力Ｑによってゲ−ト素子６００ａを閉鎖して、更なるカウントアップが行われないようにする論理反転素子、６０４ｂは可逆カウンタ６０２の現在値が０になった時に論理「１」となる出力Ｐによってゲ−ト素子６００ｂを閉鎖して、更なるカウントダウンが行われないようにする論理反転素子、６０５は可逆カウンタ６０２の設定値到達出力Ｑによってセットされ、現在値０出力Ｐによってリセットされるフリップフロップ素子で構成された入力確定レジスタあり、この入力確定レジスタ６０５の出力が入力用デ−タセレクタ１４０ａの入力端子に接続されている。
【０１００】
このように構成された可逆カウンタ６０２では、周期Ｔで動作するクロック入力ＣＬの入力パルス数が定数設定レジスタ６０３ａの設定値Ｎに到達するまで継続的に比較器２２０の出力が「Ｈ」であれば入力確定レジスタ６０５がセットされるが、途中で比較器２２０の出力が「Ｌ」になればクロック入力を減算カウントし、再び比較器２２０の出力が「Ｈ」になった後に加算カウントが行われて、やがて現在値が設定値Ｎに到達すれば入力確定レジスタ６０５がセットされる。
【０１０１】
同様に、一旦入力確定レジスタ６０５がセットされると、周期Ｔで動作するクロック入力ＣＬの入力パルスによって現在値が設定値Ｎから０に減少するまで継続的に比較器２２０の出力が「Ｌ」であこの発明の請求項１による制御装置は、外部ツ−ルから被制御車種対応の制御プログラムや制御定数等が書込まれる不揮発メモリと演算処理用のＲＡＭメモリを備えたマイクロプロセッサ、該マイクロプロセッサのデ−タバスに接続された直接入力用インタフェ−ス回路および直接出力用インタフェ−ス回路、間接入力用インタフェ−ス回路と定数設定レジスタを備えた可変フィルタ回路および通信制御回路等によって構成された集積回路、上記間接入力用インタフェ−ス回路を介して入力された複数の外部入力信号を上記ＲＡＭメモリに送信すると共に、上記不揮発メモリに格納されたフィルタ定数を上記可変フィルタ回路の定数設定レジスタに送信する双方向シリアル通信回路を備えて構成されている。
【０１０２】
これはフィルタ用コンデンサの小型化による製品全体の小型化と、制御対象車種に応じた適正入力フィルタ定数の設定による製品の標準化を図ると共に、可変フィルタ回路を外部ハ−ドウエアで構成することによってマイクロプロセッサの役割を低減してその性能低下を防止する手段を提供したものである。
れば入力確定レジスタ６０５がリセットされるが、途中で比較器２２０の出力が「Ｈ」になればクロック入力を加算カウントし、再び比較器２２０の出力が「Ｌ」になった後に減算カウントが行われ、やがて現在値が０に到達すれば入力確定レジスタ６０５がリセットされる。
なお、上記のとおり可逆カウンタ６０２の設定値によって論理判定点数を可変設定する代わりに、クロックジェネレ−タ１２７ｃのパルス周期を可変設定するようにしても良い。
【０１０３】
実施の形態３．
図７はこの発明の実施の形態３におけるアナログ信号用の可変フィルタ回路を示すものである。
図において、１３５はアナログ入力信号ＡＮｍに対するノイズフィルタであり、このノイズフィルタ１３５は正側クリップダイオ−ド３００、負側クリップダイオ−ド３０１、直列抵抗３０２、並列小容量コンデンサ３０３によって構成されている。
【０１０４】
クリップダイオ−ド３００、３０１はアナログ入力信号ＡＮｍに過大なノイズが重畳された時に、このノイズ電圧を電源の正負回路に環流させて、想定されるアナログ信号の最大・最小値を超える電圧を小容量コンデンサ３０３に印加しないようにするためのものである。
また、ＡＮｍ端子に接続される図示しないアナログセンサが相応の内部抵抗を持っている場合には直列抵抗３０２は省略することもできる。
【０１０５】
可変フィルタ回路１３６ｂを構成するコンデンサ７１４（容量Ｃ）は定数設定レジスタ１３７ｃによって導通制御されるアナログゲ−トスイッチ７１３ａ〜７１３ｄを介してフィルタ抵抗７１２ａ〜７１２ｄから充電されるよう構成されており、その充電電圧は小容量コンデンサ３０３の両端電圧Ｖ１を増幅器７１０で増幅した電圧Ｖ１となっている。
また、コンデンサ７１４の両端電圧Ｖ２は増幅器７１５を介して出力され、図１のＡＤ変換器１３８によってデジタル値に変換された後、ラッチメモリ１３９に格納されている。
【０１０６】
なお、７１１ａ、７１１ｂおよび７１６ａ、７１６ｂはそれぞれ増幅器７１０、７１５の出力を当該増幅器の反転入力に接続した帰還回路抵抗である。
従って、上記のような可変フィルタ回路１３６ｂは、フィルタ抵抗７１２ａ〜７１２ｄの内でアナログゲ−トスイッチ７１３ａ〜７１３ｄがＯＮとなている抵抗の並列合成抵抗ＲＢとコンデンサＣＢによるＲＣフィルタと等価であり、並列合成抵抗ＲＢは定数設定レジスタ１３７ｃの内容によって可変切換することができるようになっている。
【０１０７】
実施の形態４．
図１で示した実施の形態では、アナログ出力が取扱われていないが、必要に応じてメ−タ表示用のＤＡ変換器を間接出力として搭載することもできる。
なお、このようなアナログ出力やＯＮ／ＯＦＦ動作の低速出力点数はあまり多くはない実態であることから、出力に関してはシリアル通信に依存することなく、全てマイクロプロセッサ１１１側のラッチメモリ１１５から直接出力するようにしても良い。
また、たとえ低速動作の入力信号であっても、エンジンの回転を維持するのに必要な最低限度の入力情報はシリアル通信に依存しないようにして、マイクロプロセッサ１１１に直接入力しておくことがフェ−ルセ−フ運転を行う上で重要である。
【０１０８】
図１で示した実施の形態では、クロックジェネレ−タ１２７を第二ＬＳＩ１２０内に設けたが、シリアル通信回線の中にクロック信号線を追加して、マイクロプロセッサ１１１側のクロック信号を用いて同期制御することもできるものであると共に、図２・図３・図６内の各種クロックジェネレ−タは基本となるクロック信号の分周回路によって構成されるものである。
また、マイクロプロセッサ１１１側のデ−タバス１１８には、ＤＭＡＣ（ダイレクト・メモリ・アクセス・コントロ−ラ）を接続し、マイクロプロセッサ１１１がデ−タバス１１８を用いていない内部演算期間において、直並列変換器１１６からの直並列変換完了信号に基づいてＲＡＭメモリ１１３とのデ−タ授受を直接行うようにすれば、シリアル通信に要する時間を短縮したり、マイクロプロセッサ１１１の負担を軽減することができるものである。
【０１０９】
【発明の効果】
以上のように、この発明によれば、マイクロプロセッサの入出力ピン数が大幅に削減されて小型安価となると共に、入力フィルタ用に様々な容量の大容量コンデンサを使う必要がないので入力インタフェ−ス回路部分の小型化・標準化が図れ、また、特に、被制御車種に対応した制御プログラムやフィルタ定数が不揮発メモリ内に一元的に設定されるので、自由度の高い標準化が達成でき、しかも、可変フィルタの制御は集積回路側で行われるので、マイクロプロセッサの負担を高めることがなく、マイクロプロセッサと集積回路部の機能分担により小型化・標準化が達成できるという効果がある。
【０１１０】
また、ＯＮ／ＯＦＦ信号に対する入力インタフェ−ス回路であるノイズフィルタとレベル判定用比較器によって高周波ノイズが除去され、以て、二段構えの可変フィルタによってフィルタ特性が向上し、可変フィルタ制御の負担も軽減されるという効果がある。
【０１１１】
また、アナログ信号に対する入力インタフェ−ス回路であるクリップダイオ−ドとノイズフィルタによって高振幅ノイズ・高周波ノイズが除去され、以て、二段構えの可変フィルタによってフィルタ特性が向上し、可変フィルタ制御の負担も軽減されるという効果がある。
【０１１２】
また、マイクロプロセッサの直接出力端子を削減して、マイクロプロセッサを一層小型・安価なものにできるという効果がある。
【０１１３】
また、シリアル通信による応答遅れがあっても、全体制御の上で特段の問題が発生せず、多数の低速・低頻度動作の入力信号に対して確実なノイズ保護を行ったり、マイクロプロセッサの入出力端子数の削減・小型化が図れるという効果がある。
【０１１４】
また、全体制御用のマイクロプロセッサの主導・指令のもとで、間接入力処理用集積回路は受動的にフィルタ定数の受信や入力情報の返信を行えばよく、以て、集積回路部分のハ−ドウエア構成が単純化され、小型・安価なものになるという効果がある。
【０１１５】
また、全体制御用のマイクロプロセッサの主導・指令のもとで、間接入出力処理用集積回路は受動的にフィルタ定数・間接出力情報の受信や入力情報の返信を行えばよく、以て、送受信デ−タの種類が増加しても集積回路部分のハ−ドウエア構成が単純化され、小型・安価なものになるという効果がある。
【０１１６】
また、マイクロプロセッサは特定の間接入力情報を随時取得することができ、以て、シリアル通信による応答遅れがあっても、特定間接入力の最新状態を監視することができるという効果がある。
【０１１７】
さらに、マイクロプロセッサの運転動作中であっても、一部のフィルタ定数の変更が可能となり、学習制御等によるフィルタ定数の最適化制御が行え、また、マイクロプロセッサの運転中においては、多数のフィルタ定数を一括転送することは時間的に困難となるが、特定のフィルタ定数のみを送信することにより、この問題に対応することができるという効果がある。
【図面の簡単な説明】
【図１】  この発明の実施の形態１を示す全体のブロック回路図である。
【図２】  図１におけるＯＮ／ＯＦＦ信号用可変フィルタを示すブロック回路図である。
【図３】  図１におけるアナログ信号用可変フィルタを示すブロック回路図である。
【図４】  図１におけるシリアル通信フレ−ム構成を示す図である。
【図５】  図１の動作説明用フロ−チャ−トである。
【図６】  この発明の実施の形態２によるＯＮ／ＯＦＦ信号用可変フィルタを示すブロック回路図である。
【図７】  この発明の実施の形態３によるアナログ信号用可変フィルタを示すブロック回路図である。
【図８】  従来の電子制御装置の全体を示すブロック回路図である。
【符号の説明】
１００  ＥＣＵ（車載電子制御装置）、１０６  外部ツ−ル、１１１  マイクロプロセッサ、１１２  不揮発メモリ、１１３  ＲＡＭメモリ、１１６        直並列変換器（シリアル通信回路）、１１８  デ−タバス、１２０  第二ＬＳＩ（集積回路）、１２５  出力ラッチメモリ、１２６  直並列変換器（シリアル通信回路）、１２９  通信制御回路、１３０  ブリ−ダ抵抗、１３１ａ  ノイズフィルタ（直接入力インタフェ−ス回路）、１３１ｂ  ノイズフィルタ（間接入力インタフェ−ス回路）、１３２ａ  レベル判定用比較器（直接入力インタフェ−ス回路）、１３２ｂ  レベル判定用比較器（間接入力インタフェ−ス回路）、１３３ａ，１３３ｂ  可変フィルタ回路、１３４ａ  出力トランジスタ（直接出力インタフェ−ス回路）、１３４ｂ  出力トランジスタ（間接入力インタフェ−ス回路）、１３５  ノイズフィルタ（間接入力インタフェ−ス回路）、１３６ａ，１３６ｂ  可変フィルタ、１３７ａ〜１３７ｃ  定数設定レジスタ、１３８  Ａ／Ｄ変換器、１４１  帯域フィルタ（直接入力インタフェ−ス回路）、２００入力スイッチ、２１０  直列抵抗、２１１  小容量コンデンサ、２３９  入力確定レジスタ、３００  クリップダイオ−ド（正側）、３０１  クリップダイオ−ド（負側）、３０３  小容量コンデンサ、３１２  切換スイッチ、３１３  スイッチトキャパシタ、６０３ａ  定数設定レジスタ、６０５  入力確定レジスタ。
【図１】
0003783845.tif 000002
【図２】
0003783845.tif 000003
【図３】
0003783845.tif 000004
【図４】
0003783845.tif 000005
【図５】
0003783845.tif 000006
【図６】
0003783845.tif 000007
【図７】
0003783845.tif 000008
【図８】
0003783845.tif 000009