(57)【特許請求の範囲】
【請求項１】
検査される対象回路からの応答データを圧縮するシグネチャー圧縮回路において、
応答データ出力周波数の少なくとも二倍である周波数のクロックを発生するクロック発生手段及び、
前記クロックに同期され、前記応答データを圧縮する圧縮手段を含むことを特徴とするシグネチャー圧縮回路。
【請求項２】
前記圧縮手段は前記クロックに同期され、前記応答データを並列に圧縮する多重入力シグネチャーレジスターを含むことを特徴とする請求項１に記載のシグネチャー圧縮回路。
【請求項３】
前記多重入力シグネチャーのレジスターは少なくとも一つのフィードバックタップを有することを特徴とする請求項２記載のシグネチャー圧縮回路。
【請求項４】
前記圧縮手段は検査対象回路と共に、単一の集積回路チップ内に構成されることを特徴とする請求項１に記載のシグネチャー圧縮回路。
【請求項５】
前記クロック発生手段そして、前記圧縮手段は前記検査対象回路とともに単一の集積回路チップ内に構成されることを特徴とする請求項１に記載のシグネチャー圧縮回路。
【請求項６】
前記検査対象回路からの前記検査出力データを前記応答データ出力周波数にラッチするバッファー手段を付加的に含むが、前記ラッチされた検査出力データは前記圧縮手段で提供されることを特徴とする請求項１に記載のシグネチャー圧縮回路。
【請求項７】
前記クロック発生手段、前記圧縮手段そして、前記バッファー手段は前記検査対象回路とともに単一の集積回路チップ内に構成されることを特徴とする請求項６に記載のシグネチャー圧縮回路。
【請求項８】
前記集積回路チップはメモリ回路を含むことを特徴とする請求項４，５，７のいずれかで記載のシグネチャー圧縮回路。
【請求項９】
並列入力を有する多重入力シグネチャーレジスターを使って、検査対象回路からのパターンシーケンスを圧縮する方法において、
前記検査対象回路からのパターンをラッチする段階と、
前記検査対象回路から次のパターンが出力される以前に前記ラッチされたパターンを二回あるいはそれ以上圧縮する段階を含むことを特徴とするシグネチャー圧縮方法。
【請求項１０】
前記ラッチされたパターンの圧縮は、前記多重入力シグネチャーレジスターのシフト動作により遂行されることを特徴とする請求項９に記載のシグネチャー圧縮方法。
【請求項１１】
第１周波数の第１信号に同期され、検査対象回路から出力される検査出力データを圧縮するシグネチャー圧縮回路において、
前記第１信号に応答して前記第１周波数の正の定数倍である第２周波数の第２信号を生成する倍周手段及び、
前記第２信号に同期され、前記検査出力データを少なくとも二回圧縮する圧縮手段を含むことを特徴とするシグネチャー圧縮回路。
【請求項１２】
前記圧縮手段は、前記第２信号に同期され、前記検査出力データを並列で圧縮する多重入力シグネチャーのレジスターを含むことを特徴とする請求項１１に記載のシグネチャー圧縮回路。
【請求項１３】
前記多重入力シグネチャーレジスターは、少なくとも一つのフィードバックを具備することを特徴とする請求項１２に記載のシグネチャー圧縮回路。
【請求項１４】
前記倍周手段は、周波数２倍器、周波数３倍器、そして、周波数４倍器中、一つであることを特徴とする請求項１１に記載のシグネチャー圧縮回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は集積回路の欠陥検査（ｆａｕｌｔ  ｄｅｔｅｃｔｉｏｎ）のためのシグネチャー分析回路（ｓｉｇｎａｔｕｒｅ  ａｎａｌｙｚｅｒ  ｃｉｒｃｕｉｔ）に関するものであり、より具体的には検査対象回路（ｏｂｊｅｃｔ  ｃｉｒｃｕｉｔ  ｔｏ  ｂｅｔｅｓｔｅｄ）からの検査出力（ｔｅｓｔ  ｏｕｔｐｕｔｓ）を圧縮するシグネチャー圧縮方法及びその回路に関するものである。
【０００２】
【従来の技術】
図１には、集積回路の欠陥検査において、検査対象回路とそれからの検査出力を圧縮する回路が図示されている。欠陥検査に対して図１を参照して簡略に説明すると次のようである。図示されたように、ロジック、メモリ、バス回路等のような回路（又は、集積回路）の欠陥検査において、検査対象回路１０へは検査入力パターン（ｔｅｓｔ  ｉｎｐｕｔ  ｐａｔｔｅｒｎ）が与えられ、回路１０の検査出力パターン（ｔｅｓｔ  ｏｕｔｐｕｔ  ｐａｔｔｅｒｎ）すなわち、応答データ（ｒｅｓｐｏｎｓｅ  ｄａｔａ）はシグネチャー圧縮回路１２に提供される。検査出力パターンはシグネチャー圧縮回路１２で圧縮される。圧縮回路１２は単一の入力を有する単一入力シグネチャーレジスター（ｓｉｎｇｌｅ  ｉｎｐｕｔ  ｓｉｇｎａｔｕｒｅ  ｒｅｇｉｓｔｅｒ；ＳＩＳＲ）あるいは並列入力を有する多重入力シグネチャーレジスター（ｍｕｌｔｉｐｌｅ  ｉｎｐｕｔ  ｓｉｇｎａｔｕｒｅ  ｒｅｇｉｓｔｅｒ；ＭＩＳＲ）から構成される。検査の最後の段階で、検査のシグネチャー、すなわち、結果データ（ｒｅｓｕｌｔａｎｔ  ｄａｔａ）は圧縮回路１２に貯蔵される。このように、測定されたシグネチャーは予測されたシグネチャーと比較される。比較に基づいて検査対象回路１２が分析される。
【０００３】
シグネチャー分析回路の占有面積を考えると、ＭＩＳＲを使う並列圧縮技術（この技術では一つのＭＩＳＲで検査出力パターンのビットを並列に圧縮することができる）がＳＩＳＲを使う直列圧縮技術（この技術では検査出力パターンのビットに対して複数のＳＩＳＲが各々対応されなけれなならない）より有利である。従って、近来、検査のシグネチャーを効果的に分析するためにＳＩＳＲによりはＭＩＳＲにより圧縮技術に広く使われている。
【０００４】
”Ｔｅｓｔｉｎｇ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｍｅｍｏｒｉｅｓ”、ｂｙＪｏｈｎ  Ｗｉｌｅｙ＆Ｓｏｎｓ、１９９１，ｐｐ．２０４〜２０９に開示されているように、ＳＩＲＳは勿論、ＭＩＳＲで、エラーがある検査出力パターンを圧縮することにより、発生されたシグネチャーがエラーがない検査出力パターンの圧縮によるシグネチャーと同一である。すなわち、エラーがあるパターン（エラーパターン）の圧縮により得られたシグネチャーマスキング（ｍａｓｋｉｎｇ）が起こることができる。ここで、シグネチャー分析器の長さ（すなわち、シグネチャーレジスターのビット数）ｎより検査対象回路から出力されるパターンシーケンス（ｐａｔｔｅｒｎ  ｓｅｑｕｅｎｃｅｓ）の長さがより大きく、そして、各パターンシーケンスでエラーが発生する確率が同一であると、ＳＩＳＲ及びＭＩＳＲ全てで、マスキングが発生される確率は２-nであることと知られている。しかし、上のような仮定は実質的ではないので、ＳＩＳＲやＭＩＳＲが使われる応用分野の特性により注意しなければならない必要がある。
【０００５】
シグネチャー分析のためのＭＩＳＲはソフトウェア形態で、あるいはハードウェア形態で具現されることができる。特に、ハードウェア的に具現されたＭＩＳＲはＶＬＳＩ回路において、ロジック及びメモリ回路の自体的な検査のためのＢＩＳＴ（ｂｕｉｌｔ−ｉｎ  ｓｅｌｆ  ｔｅｓｔ）回路の主要構成成分になっている。
【０００６】
図２には、応答データの並列圧縮のための典型的なＭＩＳＲが図示されている。図面で、ＭＩＳＲ２０は６ビットの検査出力パターン（Ｐ１ないしＰ６）に各々対応するフリップフロップ回路（ｆｌｉｐ−ｆｌｏｐ  ｃｉｒｃｕｉｔｓ）２１を具備している。各フリップフロップ回路は排他的オア（ＸＯＲ）ゲート２３を通じて上位ビット側上の次のフリップフロップ回路に連結される。又、ＭＩＳＲ２０はフィードバックタップ（ｆｅｅｄｂａｃｋ  ｔａｐ）２５を具備している。フィードバックタップ２５はＸＯＲゲート２７の一つの入力と連結される。ＸＯＲゲート２７の出力は検査出力パターンの一番目のビットに対応するＸＯＲゲート２３−１に提供される。他のＭＩＳＲが図３に図示されている。ＳＩＳＲとは別にＭＩＳＲによると、任意の検査中である回路（ｃｉｒｃｕｉｔ  ｕｎｄｅｒ  ｔｅｓｔ）からのパターンシーケンス（ｐａｔｔｅｒｎ  ｓｅｑｕｅｎｃｅ）上でエラーが反復的に発生される場合にマスキングが発生されるかもしれない。言い換えれば、ＭＩＳＲが反復エラーパターン（ｒｅｐｅｃｔｉｔｉｖｅ  ｅｒｒｏｒ  ｐａｔｔｅｒｎｓ）を圧縮することに使われる時にはマスキングが発生されることができる。ここで、’反復エラーパターン’という用語はパターンシーケンス上の任意の二つのパターンでエラーが二つのパターン間の距離ぐらい間隔をおいて、発生することを意味する。反復エラーパターンは二つのパターン間の距離により、奇数の距離あるいは偶数の距離を有する。これに対して次の表１及び２を参照して具体的に説明する。表１及び２は各々距離２及び距離３の反復エラーパターンを示している。
【０００７】
【表１】
0003837240.tif 000002
【０００８】
【表２】
0003837240.tif 000003
【０００９】
表１及び表２の各ローは一つの検査出力パターンを示し、各パターンで’０’は正常データを表示し、’１’はエラーを表示する。表１で、一番目エラーパターン１０００００の一番目ビットＰ１でエラーが発生された後、二番目エラーパターン００１０００の三番目ビットＰ３で反復的にエラーが発生。すなわち、一番目エラーパターン１０００００のエラービットＰ１と二番目エラーパターン００１０００のエラービットＰ３間の間隔はパターンシーケンス上からの二つのエラーパターン間の距離２と同一である。これと同じように、表２では、一番目エラーパターン０１００００のエラービットＰ２と二番目エラーパターン００００１０のエラービットＰ５間の間隔はパターンシーケンス上からの二つのエラーパターン間の距離３と同一である。
【００１０】
【発明が解決しようとする課題】
次の表３は表２の反復エラーパターンを図２のＭＩＳＲを使って圧縮した結果を示している。
【表３】
0003837240.tif 000004
【００１１】
表３に表示されたように、一番目ないし三番目圧縮の過程を通じて、表２の一番目エラーパターン０１０００００のエラービットＰ１が三回シフトされる。続いて、二番目エラーパターン００００１０が入力された直後の圧縮過程、すなわち、四番目圧縮過程では、エラー効果が四番目セル、すなわち、フリップフロップ回路２１−４に伝達されないことを見られる。言い換えれば、二番目エラーパターン０００１００がＭＩＳＲ２０で入力される時、四番目セルの出力すなわち、三番目シグネチャービットＳ３は’０’になる。これは、エラーパターンの圧縮結果の正常パターンの圧縮結果が同一になるマスキングが起こることを意味する。その結果、シグネチャー（Ｓｏｕｔ）には二つのエラーパターン中、いずれかのエラー効果も残らない。
【００１２】
上から記述した反復エラーパターンはメモリ欠陥検査でよく発生する。従って、メモリ検査のデータを圧縮することに使うＭＩＳＲの重要な入力クラスとして反復エラーパターンが考えなければならない。
【００１３】
本発明の目的は反復エラーパターンによるエラーマスキングを防止することができるシグネチャー圧縮方法及びその回路を提供することである。
【００１４】
【課題を解決するための手段】
目的を達成するための本発明の特徴によると、二つのエラーパターン中、少なくとも一つのエラー効果がエラー効果の相殺が発生するビット位置のセルではない他のセルに伝達されるようにしてから反復のセルではない他のセルに伝達させるから反復エラーパターンによるエラーマスキングを防止する。
【００１５】
本発明の他の特徴によると、検査対象回路からのパターンがラッチされ、検査対象回路から次のパターンが出力される前にラッチされたパターンを二回あるいはそれ以上圧縮される。ラッチされたパターンの圧縮は多重入力シグネチャーレジスターのシフト動作により遂行される。
【００１６】
本発明の他の特徴によると、検査対象回路からの応答データを圧縮するシグネチャー圧縮回路は応答データ出力周波数の少なくとも二倍である周波数のクロックを発生するクロック発生手段及び、クロックに同期され、応答データを圧縮する圧縮手段を含む。
【００１７】
本発明の他の特徴によると、第１周波数の第１信号に同期され、検査対象回路から出力される検査出力データを圧縮するシグネチャー圧縮回路は第１信号に応答して第１周波数の正の定数倍である第２周波数の第２信号を生成する倍周手段及び、第２信号に同期され、検査出力データを少なくとも二回圧縮する圧縮手段を含む。
【００１８】
圧縮手段は第２信号に同期され、検査出力データを並列に圧縮する多重入力シグネチャーレジスター（ＭＩＳＲ）を含む。圧縮手段は検査対象回路とともに単一の集積回路チップ内で構成され、集積回路がＢＩＳＴ（ｂｕｉｌｔーｉｎ  ｓｅｌｆ  ｔｅｓｔ）機能を有するようにすることができる。
【００１９】
【発明の実施の形態】
次は、添付された図面を参照しながら、本発明の好ましい実施の形態に対して詳細に説明する。
【００２０】
図４は本発明の好ましい実施の形態による並列シグネチャー圧縮回路を示し、図５は図４のシグネチャー圧縮回路の動作を示すタイミング図である。
【００２１】
図４及び５を参照すると、本発明による新規な並列シグネチャー圧縮回路は検査対象回路からのあるパターンを圧縮するが、検査対象回路から次のパターンが出力される以前にパターン圧縮を二回遂行する。これで、反復エラーパターン中の一番目パターンとエラーと最後のパターンのエラーが最終シグネチャーに伝達される。
【００２２】
再び図４を参照すると、並列シグネチャー圧縮回路４０は、バッファー回路４２，ＭＩＳＲ４４及びクロック発生回路４８を具備している。バッファー回路４２は検査対象回路から供給される６ビットの応答データパターンＰ１〜Ｐ６に各々対応するフリップフロップ回路４３を有する。バッファー回路４２内のフリップフロップ回路４３はクロックＣＬＫ１に同期され、検査対象回路からの応答パターンＰ１〜Ｐ６をラッチする。ＭＩＳＲ４４はバッファー回路４２のフリップフロップ回路４３に各々対応する六つのフリップフロップ回路４５を具備している。ＭＩＳＲ４４内の各フリップフロップ回路４５はＸＯＲゲート４６を通じて上位ビット側上の次のフリップフロップ回路に連結される。又、ＭＩＳＲ４４はフィードバックタップを具備している。フィードバックタップはＸＯＲゲート４７の一つの入力と連結される。ＸＯＲゲート４７の出力はデータパターンの一番目ビットに対応するＸＯＲゲート４６−１に提供される。クロック発生回路４８は、図５に図示されたように、クロックＣＬＫ１の二倍周波数のクロックＣＬＫ２を発生する。ＭＩＳＲ４４内のフリップフロップ回路４３はクロックＣＬＫ２に同期され、バッファー回路４２を通じて入力される応答パターンＰ１〜Ｐ６をシフトさせることにより検査対象回路からの応答パターンＰ１〜Ｐ６に対した二番目の圧縮を遂行させる。例えば、次の表４の反復エラーパターンの二重圧縮（ｄｏｕｂｌｅ  ｃｏｍｐｒｅｓｉｏｎ）が遂行されると、表５からのように正常的なパターンのシグネチャーと他のシグネチャーが得られる。
【００２３】
【表４】
0003837240.tif 000005
【００２４】
【表５】
0003837240.tif 000006
【００２５】
上記のような二重圧縮を一般化すると、次のようである。
次の表６に示したように、任意のパターンのｉ番目ビットとそれからある距離ｋを有するパターンのｉ＋ｋ番目ビットにエラーが現れるエラーパターンを考える。
【００２６】
【表６】
0003837240.tif 000007
【００２７】
最小のパターン（すなわち、一番目エラーパターン）に対した二回の圧縮が完了されると、シグネチャーのｉ番目ビットとｉ＋１番目ビットはエラー効果を有する。ＭＩＳＲで、これら二つのビットのエラー効果は最後のパターン（すなわち、二番目のエラーパターン）の入力前まで２（ｋ−２）回シフトされる。最後のパターンに対した二回の圧縮が完了されると、最小パターンの二重圧縮で得られた二つのエラー効果は各々シグネチャーのｉ＋２ｋ、ｉ＋２ｋ＋１番目ビットに伝達され、そして、最後パターンの二重圧縮で得られた二つのエラー効果はシグネチャーのｉ＋ｋ、ｉ＋ｋ＋１番目ビットに伝達される。次の表７は一般化された反復エラーパターンに対したＭＩＳＲの二重圧縮過程を示している。具体的に、ここではｉビットでｉ＋２ｋ＋１ビットまでフィードバックタップがなし場合を現れる。
【００２８】
【表７】
0003837240.tif 000008
【００２９】
反復エラーパターン間の距離が２以上である場合、最終シグネチャー（要すると、表７で、シグネチャー’００００１１００１１’）の４ビットでエラー効果が現れる。例えば、反復エラーパターン間の距離が３そして、ｉが１であると、最小パターン（一番目エラーパターン）のエラー効果はシグネチャーの７，８番目ビットで現れ、最後のパターン（二番目エラーパターン）のエラー効果はシグネチャーの４，５番目ビットで現れる。
【００３０】
ＭＩＳＲで、それのｉ＋ｋ番目あるいはその以後のセルからフィードバックがある場合、このセルを通過するエラー効果は圧縮の間にセルより下位のビット位置にあるセルに伝達され、シグネチャーのｉ番目ビットより下位のビットにエラー効果が残る。このような場合、シグネチャーの四つ以上のビットでエラー効果が現れる。このように、フィードバックされたエラー効果は再びシフトされて最後のパターンの圧縮する時にｉ＋ｋ番目セルでマスキングを誘発するかもしれないが、他のビット位置のエラー効果のおかげで、全体シグネチャーのマスキングは発生されない。以上のように、二重圧縮によると、反復エラーパターン間の距離が奇数であるか、あるいは、偶数であるかに関係なく、エラーマスキングを防止することができる。
【００３１】
再び、図４を参照して、バッファー回路４２，ＭＩＳＲ４４そして、クロック発生回路４８全てあるいはこれら中の一部は検査対象回路と共に単一の集積回路チップ内に装着されてチップがＢＩＳＴ（ｂｕｉｌｔーｉｎ  ｓｅｌｆ  ｔｅｓｔ）機能を有するようにすることができる。この実施の形態の変型例では、クロック発生回路４８の代わりに、クロックＣＬＫ１に応答してクロックＣＬＫ１の周波数の少なくとも二倍の周波数を有するクロックＣＬＫ２を発生する周波数２倍器（ｆｒｅｑｕｅｎｃｙ  ｄｏｕｂｌｅｒ）、周波数３倍器（ｆｒｅｑｕｅｎｃｙ  ｔｒｉｐｌｅｒ）、周波数４倍器（ｆｒｅｑｕｅｎｃｙ  ｑｕａｄｒｕｐｌｅｒ）等のような倍周回路（ｆｒｅｑｕｅｎｃｙ  ｍｕｌｔｉｐｌｉｅｒ）中で、いずれかが使われる。
【００３２】
ここで、たとえ、６ビットＭＩＳＲを具備する並列シグネチャー圧縮回路を通じて本発明が詳細に説明されたが、本発明の技術的な思想及び範囲はそこに限定されなく、むしろ本発明の多様な実施の形態及びその変型があるかもしれないことがこの技術分野に対した通常の知識を有する者には自明である。
【００３３】
【発明の効果】
以上のような本発明によると、検査対象回路からの次のパターンが出力される以前に現在のパターンが２回あるいはそれ以上圧縮されることにより、反復エラーパターンによるエラーマスキングが防止される。
【図面の簡単な説明】
【図１】  集積回路の欠陥検査を概略的に説明する図面である。
【図２】  典型的な並列シグネチャー圧縮回路を示す回路図である。
【図３】  他の並列シグネチャー圧縮回路を示す回路図である。
【図４】  本発明の好ましい実施の形態による並列シグネチャー圧縮回路を示す回路図である。
【図５】  図４のシグネチャー圧縮回路の動作を示すタイミング図である。
【符号の説明】
４２：バッファー回路
４３，４５：フリップフロップ回路
４４：多重入力シグネチャーレジスター
４６，４７：ＸＯＲゲート
４８：クロック発生回路
【図１】
0003837240.tif 000009
【図２】
0003837240.tif 000010
【図３】
0003837240.tif 000011
【図４】
0003837240.tif 000012
【図５】
0003837240.tif 000013