(57)【特許請求の範囲】
【請求項１】
基板上に、マトリクス状に形成される画素電極と、前記画素電極に対応して設けられた画素トランジスタと、前記画素トランジスタに電気的に接続されるデータ線と、前記データ線と交差する走査線とを備えた電気光学装置であって、
前記画素電極に電気的に接続される下部容量電極と、固定電位に電気的に接続される上部容量電極と、前記下部容量電極と前記上部容量電極との間に配置される誘電体膜とによって形成されると共に前記上部容量電極を容量線として、前記画素電極に対応して配置される蓄積容量と、
前記画素トランジスタの下方に前記画素トランジスタに平面的に重なるように設けられ、格子状に形成される下側遮光膜とを具備してなり、
前記容量線は前記画素トランジスタのチャネル領域を遮光するように、前記画素トランジスタの上方に形成され、前記上部容量電極と前記下側遮光膜とを電気的に接続するためのコンタクトホールを有することを特徴とする電気光学装置。
【請求項２】
前記コンタクトホールは、１つ以上の層間膜を貫通して形成されることを特徴とする請求項１に記載の電気光学装置。
【請求項３】
前記上部容量電極は、上層及び下層の２層に分けて成膜され、
下層は前記コンタクトホール形成前に成膜され、上層は前記コンタクトホール形成後に成膜されていることを特徴とする請求項１に記載の電気光学装置。
【請求項４】
前記下側遮光膜は、各画素の非表示領域に対応して形成されることを特徴とする請求項１に記載の電気光学装置。
【請求項５】
前記容量線は、前記走査線に沿って延在し、定電位源に電気的に接続されていることを特徴とする請求項１に記載の電気光学装置。
【請求項６】
前記上部容量電極は、ポリシリコンと金属シリサイドとのポリサイドによって形成されていることを特徴とする請求項１に記載の電気光学装置。
【請求項７】
前記上部容量電極は、タングステン、モリブデン、チタン、タンタルのいずれかのシリサイドとＮ型ポリシリコンとのポリサイドによって形成されていることを特徴とする請求項１に記載の電気光学装置。
【請求項８】
基板上に、マトリクス状に形成される画素電極と、前記画素電極に対応して設けられた画素トランジスタと、前記画素トランジスタに電気的に接続されるデータ線と、前記データ線と交差する走査線とを備えた電気光学装置の製造方法であって、
基板上に前記画素トランジスタの下方に前記トランジスタに平面的に重なるように格子状の下側遮光膜を形成する工程と、
画素電極に電気的に接続される下部容量電極を、前記下側遮光膜上に１つ以上の層間膜を介して形成する工程と、
前記下部容量電極上に誘電体膜を形成する工程と、
前記下部容量電極及び前記誘電体膜と共に蓄積容量を構成すると共に容量線として機能する上部容量電極の下層であって、前記誘電体膜上に配置される下層容量電極を形成する工程と、
前記下層容量電極の一部を開孔し、開孔した下層容量電極をマスクとして前記誘電体膜及び前記１つ以上の層間膜を開孔してコンタクトホールを形成する工程と、
前記下層容量電極の一部、前記誘電体膜及び前記１つ以上の層間膜に形成された前記コンタクトホールを含み前記下層容量電極上に前記上部容量電極の上層である上層容量電極を形成する工程とを具備してなり、
前記容量線は前記画素トランジスタのチャネル領域を遮光するように、前記画素トランジスタの上方に形成され、前記上部容量電極と前記下側遮光膜とは前記コンタクトホールを介して電気的に接続されることを特徴とする電気光学装置の製造方法。
【請求項９】
前記コンタクトホールを形成する工程は、前記下層容量電極上にレジストを形成する工程と、
前記レジストを用いて前記下層容量電極の一部を開孔する工程と、
前記レジストを剥離する工程と、
レジスト剥離後の開孔した前記下層容量電極をマスクとして前記誘電体膜及び前記１つ以上の層間膜を開孔する工程とを具備したことを特徴とする請求項８に記載の電気光学装置の製造方法。
【請求項１０】
前記下層容量電極及び上層容量電極は、ポリシリコンによって形成されることを特徴とする請求項８に記載の電気光学装置の製造方法。
【請求項１１】
前記ポリシリコン上に金属シリサイドが積層されることを特徴とす  請求項１０に記載の電気光学装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、薄膜トランジスタを用いた電気光学装置及び半導体装置の製造方法に関する。
【０００２】
【従来の技術】
液晶装置は、ガラス基板、石英基板等の２枚の基板間に液晶を封入して構成される。液晶装置では、一方の基板に、例えば薄膜トランジスタ（Thin Film Transistor、以下、ＴＦＴと称す）等の能動素子をマトリクス状に配置し、他方の基板に対向電極を配置して、両基板間に封止した液晶層の光学特性を画像信号に応じて変化させることで、画像表示を可能にする。
【０００３】
即ち、ＴＦＴ素子によってマトリクス状に配列された画素電極（ＩＴＯ）（Indium Tin Oxide）に画像信号を供給し、画素電極と対向電極相互間の液晶層に画像信号に基づく電圧を印加して、液晶分子の配列を変化させる。これにより、画素の透過率を変化させ、画素電極及び液晶層を通過する光を画像信号に応じて変化させて画像表示を行う。
【０００４】
ＴＦＴはゲート電極に走査線を介して走査信号を供給することでオン状態となり、半導体層のソース領域にデータ線を介して画像信号を供給することで、画像信号はオン状態となったＴＦＴを介して画素電極に供給される。このような画像信号の供給は、画素電極毎に極めて短時間しか行われないので、画像信号の電圧をオン状態とされた時間よりも遥かに長時間に亘って保持するために、各画素電極には蓄積容量が付加されるのが一般的である。
【０００５】
液晶装置においては、画素電極を構成するＩＴＯ膜等の導電膜と画素スイッチング用のＴＦＴを構成する半導体層との間には、走査線、データ線等を構成する各種導電膜及びこれらの導電膜を相互から電気的に絶縁するためのゲート絶縁膜や層間絶縁膜が複数積層されており、これらの画素電極と半導体層との間の距離は例えば１０００ｎｍ程度に長い。従って、これらの画素電極と半導体層とを一つのコンタクトホールによって電気的に接続するのは技術的に困難である。そこで、層間絶縁膜間に画素電極と半導体層とを電気的に接続する中間導電層を形成する技術が開発されている。
【０００６】
液晶装置においては、表示画像の高品位化という一般的な要請が強く、このためには、画素ピッチを微細化しつつ、画素開口率を高める（即ち、各画素において、表示光が透過する開口領域を広げる）と同時に、データ線、走査線、容量線等の各種配線の配線抵抗を低くすることが重要となる。
【０００７】
しかしながら、微細ピッチな画素の高開口率化により、データ線や走査線の線幅自体も狭められることになるが、(i)走査線や容量線を形成後に高温の熱処理工程が必要なこと、(ii)走査線は、薄膜トランジスタのゲート電極としても使用されること等を理由に、走査線や容量線は導電性のポリシリコン膜から一般に形成されている。
【０００８】
従って、このように微細ピッチな画素の高開口率化に伴い走査線幅や容量線幅が狭められたり、高精細化に伴い駆動周波数が高められたりすると、容量線における時定数の大きさが問題となってくる。即ち、容量線の配線抵抗により走査線に沿った方向である横方向のクロストークやゴーストの発生、コントラスト比の低下等の表示画像の画質劣化が、画素の高開口率化に伴って顕在化してくるという問題がある。
【０００９】
また、ＴＦＴアクティブマトリクス駆動形式の液晶装置では、各画素に設けられた画素スイッチング用ＴＦＴのチャネル領域に入射光が照射されると光による励起で光リーク電流が発生してＴＦＴの特性が変化する。特に、液晶装置をプロジェクタの液晶ライトバルブに用いた場合には、入射光の強度が高いため、ＴＦＴのチャネル領域やその周辺領域に対する入射光の遮光を行うことは重要となる。そこで、対向基板に設けられた各画素の開口領域を規定する遮光膜によってチャネル領域やその周辺領域を遮光するように構成されている。
【００１０】
また、画素の高開口率化、即ち各画素における開口領域の比率を向上させるために、対向基板側だけでなく、ＴＦＴアレイ基板上に設けられた内蔵遮光膜により、或いはＡｌ（アルミニウム）等の金属膜からなりＴＦＴ上を通過するデータ線により、チャネル領域やその周辺領域を遮光する技術も開発されている。
【００１１】
しかし、対向基板やデータ線とＴＦＴ素子との間の距離が比較的大きいことから、対向基板に形成した遮光膜及びデータ線だけでは十分な遮光性能が得られない。
【００１２】
これらの問題に対し、特開２００１−２６５２５３号公報においては、ＴＦＴ素子に対する遮光性能を向上させると共に、十分な蓄積容量を構築し、しかも容量線の低抵抗化を図ることを可能にした電気光学装置が提案されている。
【００１３】
この提案においては、ＴＦＴを構成する半導体層と画素電極とを中継接続する中間導電層を形成し、この中間導電層に遮光機能を持たせている。また、上部容量電極とこの上部容量電極に絶縁薄膜を介して対向配置された下部容量電極とによって蓄積容量を構成し、更に、上部容量電極に中間導電層と同一膜で構成される容量線を接続する構成となっている。容量線は走査線が形成された各画素の遮光領域を利用して走査線上に配線されており、画像表示領域内から画像表示領域の周囲まで至る長い容量線を太幅に形成することができ、十分な容量を得ると共に、低抵抗化を図っている。
【００１４】
【発明が解決しようとする課題】
ところで、上述した提案においては、中間導電層を画素電極に接続する構成であり、各画素毎に蓄積容量を構築する容量線は、中間導電層と同一膜で構成することで、画素電極に対して電気的に接続する構成となっている。ところが、中間導電層は例えばタングステンシリサイド等が採用されており応力が大きい。応力が大きく材料によって容量線が形成されていることから、容量線は極めて断線しやすい。
【００１５】
しかも、容量線は走査線に沿って形成されていることから、容量線が断線すると、１ラインの全ての画素電極において、画像信号の電圧保持が不能となってしまう。即ち、断線しやすい容量線によって、１ライン分の全ての画素の表示が正しく表示されずに線状の欠陥が発生して、画面品位が著しく劣化してしまう可能性が高いという問題点があった。
【００１６】
本発明はかかる問題点に鑑みてなされたものであって、容量線の一層の低抵抗化を図って表示画像の画質を向上させると共に、容量線が断線した場合でも、表示の劣化を１画素に抑制して高品位の画像表示を可能にし、更に、蓄積容量を構成する誘電体の初期耐圧不良の発生を抑制することができる電気光学装置及びその製造方法を提供することを目的とする。
【００１７】
【課題を解決するための手段】
本発明に係る電気光学装置は、基板上に、マトリクス状に形成される画素電極と、前記画素電極に対応して設けられた画素トランジスタと、前記画素トランジスタに電気的に接続されるデータ線と、前記データ線と交差する走査線とを備えた電気光学装置であって、前記画素電極に電気的に接続される下部容量電極と、固定電位に電気的に接続される上部容量電極と、前記下部容量電極と前記上部容量電極との間に配置される誘電体膜とによって形成されると共に前記上部容量電極を容量線として、前記画素電極に対応して配置される蓄積容量と、前記画素トランジスタの下方に前記画素トランジスタに平面的に重なるように設けられ、格子状に形成される下側遮光膜とを具備してなり、前記容量線は前記画素トランジスタのチャネル領域を遮光するように、前記画素トランジスタの上方に形成され、前記上部容量電極と前記下側遮光膜とを電気的に接続するためのコンタクトホールを有することを特徴とする。
【００１８】
このような構成によれば、画素電極は基板上にマトリクス状に形成される。画素電極には下部容量電極が接続され、固定電位は上部容量電極が接続される。これらの下部容量電極と上部容量電極との間に誘電体膜を配置することで蓄積容量が構成される。蓄積容量は上部容量電極を容量線としており、画素電極に対応して配置される。一方、基板上には下側遮光膜が形成される。コンタクトホールは、蓄積容量を構成する上部容量電極と下側遮光膜とを接続する。画素の画素電極には蓄積容量が接続される。画素に対応して設けられ蓄積容量を構成する容量線の上部容量電極は、下側遮光膜に接続されることになり、容量線に断線が生じても、下側遮光膜によって他の画素の蓄積容量の上部容量電極は接続される。即ち、下側遮光膜は容量線の冗長配線を構成する。下側遮光膜によって容量線の低抵抗化が図られ、また、容量線の断線が他の画素に与える影響は最小限に抑制される。
【００１９】
前記コンタクトホールは、１つ以上の層間膜を貫通して形成されることを特徴とする。
【００２０】
このような構成によれば、多層構造であっても、容量線と下側遮光膜との接続が可能である。
【００２１】
前記上部容量電極は、上層及び下層の２層に分けて成膜され、下層は前記コンタクトホール形成前に成膜され、上層は前記コンタクトホール形成後に成膜されていることを特徴とする。
【００２２】
このような構成によれば、上部容量電極の下層はコンタクトホール形成前に成膜される。例えば、誘電体膜の形成後に下層が形成され、次いでコンタクトホールが形成され、コンタクトホール形成後に上部容量電極の上層が形成される。コンタクトホールの形成に必要なリソグラフィ工程に際して誘電体膜は第２容量電極の下層によって被覆されて保護されており、リソグラフィ工程に際して誘電体膜がダメージを受けることを防止することができる。これにより、初期耐圧不良の発生を防止することができる。
【００２３】
前記下側遮光膜は、各画素の非表示領域に対応して形成されることを特徴とする。
【００２４】
このような構成によれば、画素に対応して形成されていることから、下側遮光膜をコンタクトホールによって接続しやすく、また、下側遮光膜が光学的に画素に与える影響は少ない。
【００２９】
前記容量線は、前記走査線に沿って延在し、定電位源に電気的に接続されていることを特徴とする。
また前記上部容量電極は、ポリシリコンと金属シリサイドとのポリサイドによって形成されていることを特徴とする。
【００３０】
このような構成によれば、金属シリサイドは遮光機能を有し、画素電極以外に入射する光を阻止し、電気光学特性を向上させる。
【００３１】
前記上部容量電極は、タングステン、モリブデン、チタン、タンタルのいずれかのシリサイドとＮ型ポリシリコンとのポリサイドによって形成されていることを特徴とする。
【００３２】
このような構成によれば、比較的簡単に、遮光機能を有する第２容量電極を形成することができる。
【００３３】
本発明に係る電気光学装置の製造方法は、基板上に、マトリクス状に形成される画素電極と、前記画素電極に対応して設けられた画素トランジスタと、前記画素トランジスタに電気的に接続されるデータ線と、前記データ線と交差する走査線とを備えた電気光学装置の製造方法であって、基板上に前記画素トランジスタの下方に前記トランジスタに平面的に重なるように格子状の下側遮光膜を形成する工程と、画素電極に電気的に接続される下部容量電極を、前記下側遮光膜上に１つ以上の層間膜を介して形成する工程と、前記下部容量電極上に誘電体膜を形成する工程と、前記下部容量電極及び前記誘電体膜と共に蓄積容量を構成すると共に容量線として機能する上部容量電極の下層であって、前記誘電体膜上に配置される下層容量電極を形成する工程と、前記下層容量電極の一部を開孔し、開孔した下層容量電極をマスクとして前記誘電体膜及び前記１つ以上の層間膜を開孔してコンタクトホールを形成する工程と、前記下層容量電極の一部、前記誘電体膜及び前記１つ以上の層間膜に形成された前記コンタクトホールを含み前記下層容量電極上に前記上部容量電極の上層である上層容量電極を形成する工程とを具備してなり、前記容量線は前記画素トランジスタのチャネル領域を遮光するように、前記画素トランジスタの上方に形成され、前記上部容量電極と前記下側遮光膜とは前記コンタクトホールを介して電気的に接続されることを特徴とする。
【００３４】
このような構成によれば、基板上に、下側遮光膜が形成される。この下側遮光膜上には、１つ以上の層間膜を介して、画素電極に接続される下部容量電極が形成される。この下部容量電極上には誘電体膜が形成され、下部容量電極及び誘電体膜上には、蓄積容量を構成する上部容量電極の一部である下層容量電極が形成される。即ち、この状態で、下層容量電極は、誘電体膜を被覆する。次に、下層容量電極の一部を開孔し、開孔した下層容量電極をマスクとして誘電体膜及び１つ以上の層間膜を開孔してコンタクトホールを形成する。コンタクトホールの形成前に、誘電体膜は下層容量電極によって被覆されて保護されており、コンタクトホールの形成時に誘電体膜がダメージを受けることはない。これにより、初期耐圧不良の発生を防止することができる。
【００３５】
前記コンタクトホールを形成する工程は、前記下層容量電極上にレジストを形成する工程と、前記レジストを用いて前記下層容量電極の一部を開孔する工程と、前記レジストを剥離する工程と、レジスト剥離後の開孔した前記下層容量電極をマスクとして前記誘電体膜及び前記１つ以上の層間膜を開孔する工程とを具備したことを特徴とする。
【００３６】
このような構成によれば、コンタクトホール形成前に、誘電体膜上に下層容量電極が形成される。コンタクトホール形成時には、先ず、下層容量電極上にレジストが形成され、レジストを用いて下層容量電極の一部が開孔される。次に、レジストが剥離される。誘電体膜上にはレジストは形成されておらず、レジストの剥離時において誘電体膜がダメージを受けることはない。レジスト剥離後の開孔した下層容量電極をマスクとして誘電体膜及び１つ以上の層間膜を開孔して、コンタクトホールが形成される。コンタクトホール形成時に必要なリソグラフィ工程において、誘電体膜がダメージを受けることはなく、初期耐圧不良の発生を防止することができる。
【００３７】
前記下層容量電極及び上層容量電極は、ポリシリコンによって形成されることを特徴とする。
【００３８】
このような構成によれば、同一材料が用いられ、製造工程が複雑となることを防止することができる。
【００３９】
前記ポリシリコン上に金属シリサイドが積層されることを特徴とする。
【００４０】
このような構成によれば、金属シリサイドは遮光機能を有し、画素電極以外に入射する光を阻止し、電気光学特性を向上させることができる。
【００４１】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態について詳細に説明する。本実施の形態は本発明の電気光学装置を液晶装置に適用したものである。図１は本発明の第１の実施の形態に係る電気光学装置を示す模式的な断面図である。図２は液晶装置の画素領域を構成する複数の画素における各種素子、配線等の等価回路図である。図３はＴＦＴアレイ基板をその上に形成された各構成要素と共に対向基板側から見た平面図であり、図４はＴＦＴアレイ基板と対向基板とを貼り合わせて液晶を封入する組立工程終了後の液晶装置を、図３のＨ−Ｈ'線の位置で切断して示す断面図である。図５はデータ線、走査線、画素電極等が形成されたＴＦＴアレイ基板の相隣接する複数の画素群の平面図である。図６は図５に示す各要素のうち主要な部分のみを示す平面図である。図７は図５の模式的なＡ−Ａ′断面図である。なお、図１は図５のＡ−Ｂ（斜線）−Ａ′の断面を示している。
【００４２】
本実施の形態はＴＦＴの下層に各画素に対応した格子状の導電性の遮光膜を形成すると共に、容量線を構成する上部容量電極から遮光膜まで貫通するコンタクトホールを形成して、容量線と遮光膜とを電気的に接続することにより、遮光膜を容量線の冗長配線として用いて断線の際の画素ダメージを最小限に抑制することを可能にしたものである。
【００４３】
先ず、本発明の第１実施の形態における液晶装置の画素部における構成について、図１乃至図７を参照して説明する。
【００４４】
液晶装置は、図３及び図４に示すように、透明なＴＦＴアレイ基板１０と透明な対向基板２０との間に液晶５０を封入して構成される。ＴＦＴアレイ基板１０は、例えば石英基板、ガラス基板、シリコン基板からなり、対向基板２０は、例えばガラス基板や石英基板からなる。ＴＦＴアレイ基板１０上には画素を構成する画素電極等がマトリクス状に配置される。図２は画素を構成するＴＦＴアレイ基板１０上の素子の等価回路を示している。
【００４５】
図２において、本実施の形態における電気光学装置の画像表示領域を構成するマトリクス状に形成された複数の画素には夫々、画素電極９ａと画素電極９aをスイッチング制御するためのＴＦＴ３０とが形成されており、画像信号が供給されるデータ線（ソース線）６ａがＴＦＴ３０のソースに電気的に接続されている。データ線６ａに書き込む画像信号Ｓ１、Ｓ２、…、Ｓｎは、この順に線順次に供給しても構わないし、相隣接する複数のデータ線６ａ同士に対して、グループ毎に供給するようにしてもよい。
【００４６】
また、ＴＦＴ３０のゲートに走査線３ａが電気的に接続されており、所定のタイミングで、走査線３ａにパルス的に走査信号Ｇ１、Ｇ２、…、Ｇｍを、この順に線順次で印加するように構成されている。画素電極９ａは、ＴＦＴ３０のドレインに電気的に接続されており、スイッチング素子であるＴＦＴ３０を一定期間だけそのスイッチを閉じることにより、データ線６ａから供給される画像信号Ｓ１、Ｓ２、…、Ｓｎを所定のタイミングで書き込む。画素電極９ａを介して電気光学物質の一例としての液晶に書き込まれた所定レベルの画像信号Ｓ１、Ｓ２、…、Ｓｎは、後述する対向基板に形成された対向電極との間で一定期間保持される。
【００４７】
液晶は、印加される電圧レベルにより分子集合の配向や秩序が変化することにより、光を変調し、階調表示を可能にする。ノーマリーホワイトモードであれば、各画素の単位で印加された電圧に応じて入射光に対する透過率が減少し、ノーマリーブラックモードであれば、各画素の単位で印加された電圧に応じて入射光に対する透過率が増加され、全体として電気光学装置からは画像信号に応じたコントラストを持つ光が出射する。ここで、保持された画像信号がリークするのを防ぐために、画素電極９ａと対向電極との間に形成される液晶容量と並列に蓄積容量７０を付加する。
【００４８】
図１、図５乃至図７において、ガラスや石英等のＴＦＴアレイ基板１０には、格子状に溝１１が形成されている。この溝１１上に下側遮光膜１２及び第１層間絶縁膜１３を介してＬＤＤ（Lightly Doped Drain）構造をなすＴＦＴ３０が形成されている。溝１１によって、ＴＦＴ基板の液晶５０との境界面が平坦化される。
【００４９】
ＴＦＴアレイ基板１０上には、マトリクス状に複数の透明な画素電極９ａ（図５の破線部９ａ’により輪郭が示されている）が設けられており、画素電極９ａの縦横の境界に各々沿ってデータ線６ａ及び走査線３ａが設けられている。そして、下側遮光膜１２は、これらのデータ線６ａ及び走査線３ａに沿って、各画素に対応して格子状に設けられている。
【００５０】
下側遮光膜１２は、例えば、Ｔｉ、Ｃｒ、Ｗ、Ｔａ、Ｍｏ、Ｐｂ等の高融点金属のうちの少なくとも一つを含む、金属単体、合金、金属シリサイド、ポリシリサイド、これらを積層したもの等からなる。
【００５１】
ＴＦＴ３０は、チャネル領域１ａ′、ソース領域１ｄ、ドレイン領域１ｅが形成された半導体層１ａにゲート絶縁膜をなす絶縁膜２を介してゲート電極をなす走査線３ａが設けられてなる。走査線３ａは、ゲート電極となる部分において幅広に形成されており、チャネル領域１ａ′（図５の斜線部）は、半導体層１ａと走査線３ａとが対向する領域に構成される。
【００５２】
下側遮光膜１２は、ＴＦＴ３０の形成領域に対応する領域、後述するデータ線６ａ及び走査線３ａ等の形成領域、即ち各画素の非表示領域に対応した領域に形成されている。この下側遮光膜１２によって、反射光がＴＦＴ３０のチャネル領域１ａ′、ソース領域１ｄ及びドレイン領域１ｅに入射することが防止される。
【００５３】
ＴＦＴ３０上には第２層間絶縁膜１４が積層され、第２層間絶縁膜１４上には走査線３ａおよびデータ線６ａ方向に延びる島状の第１中間導電層１５が形成されている。第１中間導電層１５上には誘電体膜１７を介して容量線１８が対向配置されている。容量線１８は、第１中間導電層１５上に重なるようにデータ線６ａ方向に延びる延出部と、走査線３ａに沿って延びる本線からなる。
【００５４】
第１中間導電層１５は、ＴＦＴ３０の高濃度ドレイン領域１ｅ及び画素電極９ａに接続された画素電位側容量電極（下部容量電極）として作用し、容量線１８の一部は固定電位側容量電極（上部容量電極１８ａ）として作用する。容量線１８は、上部容量電極１８ａと遮光層１８ｂの多層構造であり、誘電体膜１７を介して第１中間導電層１５と対向配置されることで蓄積容量（図２の蓄積容量７０）を構成する。
【００５５】
容量線１８は、例えば導電性のポリシリコン膜等からなる上部容量電極１８ａと高融点金属を含む金属シリサイド膜等からなる遮光層１８ｂとが積層された多層構造である。例えば、容量線１８は、タングステン、モリブデン、チタン、タンタルのいずれかのシリサイドからなる遮光層１８ｂとＮ型ポリシリコンによる上部容量電極１８ｂとのポリサイドによって構成される。これにより、容量線１８は、内蔵遮光膜を構成すると共に固定電位側容量電極としても機能する。
【００５６】
第１中間導電層１５は、例えば導電性のポリシリコン膜からなり画素電位側容量電極として機能する。第１中間導電層１５は、画素電位側容量電極としての機能の他、内蔵遮光膜としての容量線１８とＴＦＴ３０との間に配置される光吸収層としての機能を持ち、更に、画素電極９ａとＴＦＴ３０の高濃度ドレイン領域１ｅとを中継接続する機能を持つ。なお、第１中間導電層１５も、容量線１８と同様に、金属又は合金を含む単一層膜若しくは多層膜から構成してもよい。
【００５７】
下部容量電極としての第１中間導電層１５と上部容量電極１８ａを構成する容量線１８との間に配置される誘電体膜１７は、例えば膜厚５〜２００ｎｍ程度の比較的薄いＨＴＯ（High Temperature Oxide）膜、ＬＴＯ（Low Temperature Oxide）膜等の酸化シリコン膜、あるいは窒化シリコン膜等から構成される。蓄積容量を増大させる観点からは、膜の信頼性が十分に得られる限りにおいて、誘電体膜１７は薄い程よい。
【００５８】
また容量線１８は、画素電極９ａが配置された画像表示領域からその周囲に延設され、定電位源と電気的に接続されて、固定電位とされる。かかる定電位源としては、ＴＦＴ３０を駆動するための走査信号を走査線３ａに供給するための後述の走査線駆動回路６３や画像信号をデータ線６ａに供給するサンプリング回路を制御する後述のデータ線駆動回路６１に供給される正電源や負電源の定電位源でもよいし、対向基板２０の対向電極２１に供給される定電位でも構わない。更に、下側遮光膜１２についても、その電位変動がＴＦＴ３０に対して悪影響を及ぼすことを避けるために、容量線１８と同様に、画像表示領域からその周囲に延設して定電位源に接続するとよい。
【００５９】
また、データ線６ａとソース領域１ｄを電気的に接続するために、第１中間導電層１５と同一層で形成される第２中間導電層１５ｂが形成されている。第２中間導電層１５ｂは第２層間絶縁膜１４及び絶縁膜２を貫通するコンタクトホール２４ａを介してソース領域１ｄに電気的に接続されている。
【００６０】
容量線１８上には第３層間絶縁膜１９が配置され、第３層間絶縁膜１９上にはデータ線６ａが積層される。データ線６ａは、第３層間絶縁膜１９及び誘電体膜１７を貫通するコンタクトホール２４ｂを介してソース領域１ｄに電気的に接続される。
【００６１】
データ線６ａ上には第４層間絶縁膜２５を介して画素電極９ａが積層されている。画素電極９ａは、第４層間絶縁膜２５，第３層間絶縁膜１９，誘電体膜１７を貫通するコンタクトホール２６ｂにより第１中間導電層１５に電気的に接続される。そして、第１中間導電層１５は第２層間絶縁膜１４及び絶縁膜２を貫通するコンタクトホール２６ａを介してドレイン領域１ｅに電気的に接続される。画素電極９ａ上にはポリイミド系の高分子樹脂からなる配向膜１６が積層され、所定方向にラビング処理されている。
【００６２】
走査線３ａ（ゲート電極）にＯＮ信号が供給されることで、チャネル領域１ａ′が導通状態となり、ソース領域１ｄとドレイン領域１ｅとが接続されて、データ線６ａに供給された画像信号が画素電極９ａに与えられる。
【００６３】
一方、対向基板２０には、ＴＦＴアレイ基板のデータ線６ａ、走査線３ａ及びＴＦＴ３０の形成領域に対向する領域、即ち各画素の非表示領域において第１遮光膜２３が設けられている。この第１遮光膜２３によって、対向基板２０側からの入射光がＴＦＴ３０のチャネル領域１ａ′、ソース領域１ｄ及びドレイン領域１ｅに入射することが防止される。第１遮光膜２３上に、対向電極（共通電極）２１が基板２０全面に亘って形成されている。対向電極２１上にポリイミド系の高分子樹脂からなる配向膜２２が積層され、所定方向にラビング処理されている。
【００６４】
そして、ＴＦＴアレイ基板１０と対向基板２０との間に液晶５０が封入されている。これにより、ＴＦＴ３０は所定のタイミングでデータ線６ａから供給される画像信号を画素電極９ａに書き込む。書き込まれた画素電極９ａと対向電極２１との電位差に応じて液晶５０の分子集合の配向や秩序が変化して、光を変調し、階調表示を可能にする。
【００６５】
図３及び図４に示すように、対向基板２０には表示領域を区画する額縁としての遮光膜４２が設けられている。遮光膜４２は例えば遮光膜２３と同一又は異なる遮光性材料によって形成されている。
【００６６】
遮光膜４２の外側の領域に液晶を封入するシール材４１が、ＴＦＴアレイ基板１０と対向基板２０間に形成されている。シール材４１は対向基板２０の輪郭形状に略一致するように配置され、ＴＦＴアレイ基板１０と対向基板２０を相互に固着する。シール材４１は、ＴＦＴアレイ基板１０の１辺の一部において欠落しており、貼り合わされたＴＦＴアレイ基板１０及び対向基板２０相互の間隙には、液晶５０を注入するための液晶注入口７８が形成される。液晶注入口７８より液晶が注入された後、液晶注入口７８を封止材７９で封止するようになっている。
【００６７】
ＴＦＴアレイ基板１０のシール材４１の外側の領域には、データ線駆動回路６１及び実装端子６２がＴＦＴアレイ基板１０の一辺に沿って設けられており、この一辺に隣接する２辺に沿って、走査線駆動回路６３が設けられている。ＴＦＴアレイ基板１０の残る一辺には、画面表示領域の両側に設けられた走査線駆動回路６３間を接続するための複数の配線６４が設けられている。また、対向基板２０のコーナー部の少なくとも１箇所においては、ＴＦＴアレイ基板１０と対向基板２０との間を電気的に導通させるための導通材６５が設けられている。
【００６８】
本実施の形態においては、容量線１８は平面的に見て、走査線３ａ及びデータ線６ａに沿って延びており、図１及び図５，図６に示すように、一端側は第１中間導電層１５から平面的（垂直方向）には突出して延びている。即ち、この一端側においては、第２層間絶縁膜１４上に直接誘電体膜１７が形成され、誘電体膜１７上に容量線１８が形成されている。
【００６９】
本実施の形態においては、この一端側において、誘電体膜１７、第２層間絶縁膜１４、絶縁膜２及び第１層間絶縁膜１３を貫通するコンタクトホール７１（図５，図６の黒丸部分）が形成されており、このコンタクトホール７１によって、容量線１８の上部容量電極１８ａが下側遮光膜１２に電気的に接続されるようになっている。
【００７０】
なお、本実施の形態においては、後述する製造方法に起因して、容量線１８の上部容量電極１８ａは、下層ポリシリコン層１８a1及び上層ポリシリコン層１８a2に分けて形成されている。
【００７１】
このように構成された実施の形態においては、容量線１８の上部容量電極１８ａは、コンタクトホール７１を介して下側遮光膜１２に電気的に接続される。下側遮光膜１２は、導電材料で構成されており、データ線６ａ及び走査線３ａに沿って、各画素に対応して格子状に設けられている。即ち、蓄積容量の上部容量電極１８ａを構成する容量線１８は、ＴＦＴ３０の下層に形成された格子状の導電材料（下側遮光膜１２）に接続されることで、低抵抗化される。
【００７２】
また、容量線１８が所定の１画素の位置で断線したとしても、この画素と同一行の各画素位置の容量線は、下側遮光膜１２によって電気的に接続されており、固定電位側容量電極としての機能を維持する。従って、容量線１８の断線の影響は、断線した位置の１画素の表示に影響を与えるのみであり、他の画素は断線の影響を受けない。
【００７３】
このように、本実施の形態においては、コンタクトホール７１によって容量線１８の上部容量電極１８ａとＴＦＴ３０の下層に形成された格子状の下側遮光膜１２とを電気的に接続することにより、下側遮光膜１２を容量線１８の冗長配線として用いることを可能にしている。また、下側遮光膜１２によって容量線１８の低抵抗化を図ることができる。
【００７４】
なお、本実施の形態は、画素スイッチング用ＴＦＴ３０は、ＬＤＤ構造を有する例を説明したが、低濃度ソース領域及び低濃度ドレイン領域に不純物の打ち込みを行わないオフセット構造を有していてもよく、また、走査線３ａの一部からなるゲート電極をマスクとして高濃度で不純物を打ち込み、自己整合的に高濃度ソース及びドレイン領域を形成するセルフアライン型のＴＦＴであってもよい。
【００７５】
また本実施の形態では、画素スイッチング用ＴＦＴ３０のゲート電極を高濃度ソース領域１ｄ及び高濃度ドレイン領域１ｅ間に１個のみ配置したシングルゲート構造としたが、これらの間に２個以上のゲート電極を配置してもよい。このようにデュアルゲート或いはトリプルゲート以上でＴＦＴを構成すれば、チャネルとソース及びドレイン領域との接合部のリーク電流を防止でき、オフ時の電流を低減することができる。
【００７６】
なお、図５においては、データ線６ａの内側領域に容量線１８を形成し、容量線１８の内側領域に下側遮光膜１２を形成した例を示しているが、データ線６ａ、容量線１８、下側遮光膜は同一の幅に形成したり、適宜幅を変更し得るものである。また、走査線３ａに沿う中間導電膜１５の内側領域に下側遮光膜１２、下側遮光膜１２の内側領域に走査線３ａを形成しているが、中間導電膜１５、下側遮光膜１２、走査線３ａの幅を同一の幅に形成したり、適宜幅を変更し得るものである。
【００７７】
図８は本発明の第２の実施の形態に係る半導体装置の製造方法を示すフローチャートである。また、図９は図１の液晶装置の製造方法を示すフローチャートである。なお、図８及び図９は図１の液晶装置の製造方法に適用した例を示しており、図８は図９中の蓄積容量及びコンタクト形成工程を具体的に示すものである。図１０は図８の製造方法を必要とする理由を説明するための説明図であり、図１１は図８の製造方法によって製造されるコンタクトホール７１を工程順に示す工程図である。
【００７８】
先ず図９を参照して図１の液晶装置の製造方法について説明する。
【００７９】
先ず、石英基板、ハードガラス、シリコン基板等のＴＦＴアレイ基板１０を用意する。好ましくはＮ2（窒素）等の不活性ガス雰囲気且つ約９００〜１３００℃の高温でアニール処理し、後に実施される高温プロセスにおけるＴＦＴアレイ基板１０に生じる歪みが少なくなるように前処理しておく。
【００８０】
図９のステップＳ1 において、ＴＦＴアレイ基板１０に対してエッチング等によって溝１１（図１、図５乃至図７参照）を形成する。次に、図９のステップＳ2 において、Ｔｉ、Ｃｒ、Ｗ、Ｔａ、Ｍｏ及びＰｄ等の金属や金属シリサイド等の金属合金膜を、スパッタリングにより、１００〜５００ｎｍ程度の膜厚、好ましくは約２００ｎｍの膜厚に堆積させる。そしてフォトリソグラフィ及びエッチングにより、平面形状が格子状の下側遮光膜１２を形成する。
【００８１】
次に、ステップＳ3 において、下側遮光膜１２上に、例えば、常圧又は減圧ＣＶＤ法等によりＴＥＯＳ（テトラ・エチル・オルソ・シリケート）ガス、ＴＥＢ（テトラ・エチル・ボートレート）ガス、ＴＭＯＰ（テトラ・メチル・オキシ・フォスレート）ガス等を用いて、ＮＳＧ、ＰＳＧ、ＢＳＧ、ＢＰＳＧ等のシリケートガラス膜、窒化シリコン膜や酸化シリコン膜等からなる層間絶縁膜１３を形成する。この層間絶縁膜１３の膜厚は、例えば約５００〜２０００ｎｍ程度とする。
【００８２】
次に、ステップＳ4 において、層間絶縁膜１３上に、約４５０〜５５０℃、好ましくは約５００℃の比較的低温環境中で、流量約４００〜６００ｃｃ／ｍｉｎのモノシランガス、ジシランガス等を用いた減圧ＣＶＤ（例えば、圧力約２０〜４０ＰａのＣＶＤ）により、アモルファスシリコン膜を形成する。その後、窒素雰囲気中で、約６００〜７００℃にて約１〜１０時間、好ましくは、４〜６時間のアニール処理を施することにより、ポリシリコン膜を約５０〜２００ｎｍの粒径、好ましくは約１００ｎｍの粒径となるまで固相成長させる。固相成長させる方法としては、ＲＴＡ（Rapid Thermal Anneal）を使ったアニール処理でもよいし、エキシマレーザー等を用いたレーザーアニールでもよい。この際、画素スイッチング用のＴＦＴ３０を、ｎチャネル型とするかｐチャネル型にするかに応じて、Ｖ族元素やIII族元素のドーパントを僅かにイオン注入等によりドープしてもよい。そして、フォトリソグラフィ及びエッチングにより、所定パターンを有する半導体層１ａを形成する。
【００８３】
次に、ステップＳ5 において、ＴＦＴ３０を構成する半導体層１ａを約９００〜１３００℃の温度、好ましくは約１０００℃の温度により熱酸化し、続けて減圧ＣＶＤ法等により、若しくは両者を続けて行うことにより、多層の高温酸化シリコン膜（ＨＴＯ膜）や窒化シリコン膜からなる（ゲート絶縁膜を含む）下層及び上層のゲート絶縁膜２を形成する。
【００８４】
この結果、半導体層１ａは、約３０〜１５０ｎｍの厚さ、好ましくは約３５〜５０ｎｍの厚さとなり、絶縁膜２の厚さは、約２０〜１５０ｎｍの厚さ、好ましくは約３０〜１００ｎｍの厚さとなる。
【００８５】
次に、画素スイッチング用のＴＦＴ３０のスレッシュホールド電圧Ｖｔｈを制御するために、半導体層１ａのうちＮチャネル領域或いはＰチャネル領域に、ボロン等のドーパントを予め設定された所定量だけイオン注入等によりドープする。
【００８６】
次に、ステップＳ6 において、減圧ＣＶＤ法等によりポリシリコン膜を堆積し、更にリン（Ｐ）を熱拡散し、このポリシリコン膜を導電化する。または、Ｐイオンをこのポリシリコン膜の成膜と同時に導入したドープトシリコン膜を用いてもよい。このポリシリコン膜の膜厚は、約１００〜５００ｎｍの厚さ、好ましくは約３５０ｎｍ程度である。そして、フォトリソグラフィ及びエッチングにより、ＴＦＴ３０のゲート電極部を含めて所定パターンの走査線３ａを形成する。
【００８７】
例えば、ＴＦＴ３０を、ＬＤＤ構造を持つｎチャネル型のＴＦＴとする場合には、半導体層１ａに、低濃度ソース領域及び低濃度ドレイン領域を形成するために、走査線３ａ（ゲート電極）をマスクとして、Ｐ等のＶ族元素のドーパントを低濃度で（例えば、Ｐイオンを１〜３×１０13／ｃｍ2のドーズ量にて）ドープする（ステップＳ7 ）。これにより走査線３ａ下の半導体層１ａはチャネル領域１ａ’となる。
【００８８】
更に、画素スイッチング用ＴＦＴ３０を構成する高濃度ソース領域１ｄ及び高濃度ドレイン領域１ｅを形成するために、走査線３ａよりも幅の広い平面パターンを有するレジスト層を走査線３ａ上に形成する。その後、Ｐ等のＶ族元素のドーパントを高濃度で（例えば、Ｐイオンを１〜３×１０15／ｃｍ2のドーズ量にて）ドープする（ステップＳ8 ）。
【００８９】
こうして、低濃度のソース・ドレイン領域と高濃度のソース・ドレイン領域とを有するＬＤＤ構造の素子を構成する。なお、例えば、低濃度のドープを行わずに、オフセット構造のＴＦＴとしてもよく、走査線３ａをマスクとして、Ｐイオン、Ｂイオン等を用いたイオン注入技術によりセルフアライン型のＴＦＴとしてもよい。この不純物のドープにより走査線３ａは更に低抵抗化される。
【００９０】
次に、ステップＳ9 では、走査線３ａ上に、例えば、常圧又は減圧ＣＶＤ法等によりＴＥＯＳガス、ＴＥＢガス、ＴＭＯＰガス等を用いて、ＮＳＧ、ＰＳＧ、ＢＳＧ、ＢＰＳＧ等のシリケートガラス膜、窒化シリコン膜や酸化シリコン膜等からなる第２層間絶縁膜１４を形成する。この第２層間絶縁膜１４の膜厚は、例えば約５００〜２０００ｎｍ程度とする。ここで好ましくは、８００℃の程度の高温でアニール処理し、層間絶縁膜１４の膜質を向上させておく。
【００９１】
次に、ステップＳ10において、第２層間絶縁膜１４に対する反応性イオンエッチング、反応性イオンビームエッチング等のドライエッチングにより、コンタクトホール２４ａを同時開孔する。
【００９２】
次に、本実施の形態においては、後述するステップＳ11において、第１中間導電層１５、誘電体膜１７及び容量線１８によって構成される蓄積容量並びに第２中間導電層１５ｂ及びコンタクトホール形成２４ａ，２６ａ等が行われる。
【００９３】
次に、ステップＳ12において、例えば、常圧又は減圧ＣＶＤ法やＴＥＯＳガス等を用いて、ＮＳＧ、ＰＳＧ、ＢＳＧ、ＢＰＳＧ等のシリケートガラス膜、窒化シリコン膜や酸化シリコン膜等からなる第３層間絶縁膜１９を形成する。第３層間絶縁膜１９の膜厚は、例えば５００〜１５００ｎｍ程度である。
【００９４】
次に、ステップＳ13において、第３層間絶縁膜１９に対する反応性イオンエッチング、反応性イオンビームエッチング等のドライエッチングにより、コンタクトホール２４ｂを開孔する。
【００９５】
次に、ステップＳ14において、コンタクトホール２４ｂを埋めるように第３層間絶縁膜１９上の全面に、スパッタリング等により、遮光性のＡｌ等の低抵抗金属や金属シリサイド等を金属膜として、約１００〜５００ｎｍの厚さ、好ましくは約３００ｎｍに堆積する。そして、フォトリソグラフィ及びエッチングにより、所定パターンを有するデータ線６ａを形成する。
【００９６】
次に、ステップＳ15において、データ線６ａ上を覆うように、例えば、常圧又は減圧ＣＶＤ法やＴＥＯＳガス等を用いて、ＮＳＧ、ＰＳＧ、ＢＳＧ、ＢＰＳＧ等のシリケートガラス膜、窒化シリコン膜や酸化シリコン膜等からなる第４層間絶縁膜２５を形成する。第４層間絶縁膜２５の膜厚は、例えば５００〜１５００ｎｍ程度である。
【００９７】
次に、ステップＳ16において、第４層間絶縁膜２５及び第３層間絶縁膜１９に対する反応性イオンエッチング、反応性イオンビームエッチング等のドライエッチングにより、コンタクトホール２６ｂを開孔する。
【００９８】
次に、ステップＳ17において、このコンタクトホール２６ｂの内周面及び第４層間絶縁膜２５上に、スパッタ処理等により、ＩＴＯ膜等の透明導電性膜を、約５０〜２００ｎｍの厚さに堆積する。そして、フォトリソグラフィ及びエッチングにより、画素電極９ａを形成する。なお、液晶装置を反射型の液晶装置に用いる場合には、Ａｌ等の反射率の高い不透明な材料から画素電極９ａを形成してもよい。コンタクトホール２６ｂは、第１中間導電層１５と画素電極９ａとを接続する。
【００９９】
次に、このように構成されたＴＦＴアレイ基板１０と対向基板２０とに対して、パネル組立工程が実施される。パネル組立工程においては、先ず、ＴＦＴアレイ基板１０及び対向基板２０に対して、配向膜１６，２２となるポリイミド（ＰＩ）を塗布する。
【０１００】
次に、ＴＦＴアレイ基板１０表面の配向膜１６及び対向基板２０表面の配向膜２２に対して、ラビング処理を施す。次に、洗浄工程を行う。この洗浄工程は、ラビング処理によって生じた塵埃を除去するためのものである。洗浄工程が終了すると、シール材４１、及び導通材６５（図３参照）を形成する。シール材４１を形成した後、ＴＦＴアレイ基板１０と対向基板２０とを貼り合わせ、アライメントを施しながら圧着し、シール材４１を硬化させる。最後に、シール材４１の一部に設けた切り欠きから液晶を封入し、切り欠きを塞いで液晶を封止する。
【０１０１】
図１０は一般的な半導体装置の製造方法によるコンタクトホール７１の形成方法を工程順に説明するためものである。
【０１０２】
第２層間絶縁膜１４上には第１中間導電層１５が形成される。そして、第１中間導電層１５及び第２層間絶縁膜１４上に誘電体膜１７が形成される。誘電体膜１７の成膜後に、誘電体膜１７上にレジスト７５を形成し（図１０（ａ））、ドライエッチングによってコンタクトホール７２を開孔する（図１０（ｂ））。
【０１０３】
次に、レジスタ７５を剥離した後、誘電体膜１７上にポリシリコン膜を堆積し、例えばリン（Ｐ）を熱拡散してポリシリコン膜を導電化し、上部容量電極１８ａを形成する（図１０（ｃ））。更に、金属や金属シリサイド等の金属合金膜を遮光層１８ｂとして積層形成した後、フォトリソグラフィによって所定パターンの容量線１８を形成する。
【０１０４】
ところが、この手法では、レジスト７５の剥離によって誘電体膜１７にダメージが生じてしまう。誘電体膜１７のこのようなダメージによって初期耐圧不良が生じやすくなってしまうという欠点がある。
【０１０５】
そこで、本実施の形態においては、図８に示す製造方法を採用する。図８は図９のステップＳ11の各工程を具体的に示したものである。また、図１１はコンタクトホール７１部分の模式的な断面を図８の工程順に示している。
【０１０６】
即ち、本実施の形態においては、コンタクトホール７１を開孔する前に、容量線１８の上部容量電極１８ａの一部となるポリシリコンを誘電体膜１７上に形成して、誘電体膜１７をエッチングから保護する。エッチングに際して、誘電体膜１７上に形成したポリシリコンをハードマスクとして使用すると共に、コンタクト開孔後に、更にポリシリコンを必要な厚さまで堆積させて、容量線１８の上部容量電極１８ａを構成している。
【０１０７】
図８のステップＳ21において、先ず、蓄積容量の下部容量電極となる第１中間導電層１５を形成する。即ち、第２層間絶縁膜１４上に、減圧ＣＶＤ法等によりポリシリコン膜を堆積し、更にリン（Ｐ）を熱拡散し、このポリシリコン膜を導電化する。または、Ｐイオンをこのポリシリコン膜の成膜と同時に導入したドープトシリコン膜を用いてもよい。このポリシリコン膜の膜厚は、約１００〜５００ｎｍの厚さ、好ましくは約１５０ｎｍ程度である。そして、フォトリソグラフィ及びエッチングによりパターニングを行って、第１中間導電層１５を形成する（ステップＳ22）。
【０１０８】
次のステップＳ23において、誘電体膜１７を形成する。即ち、画素電位側容量電極を兼ねる第１中間導電層１５及び第２層間絶縁膜１４上に、減圧ＣＶＤ法、プラズマＣＶＤ法等により高温酸化シリコン膜（ＨＴＯ膜）や窒化シリコン膜からなる誘電体膜１７を膜厚５０ｎｍ程度の比較的薄い厚さに堆積する。
【０１０９】
なお、誘電体膜１７は、絶縁膜２の場合と同様に、単層膜或いは多層膜のいずれから構成してもよく、一般にＴＦＴのゲート絶縁膜を形成するのに用いられる各種の公知技術により形成可能である。そして、誘電体膜１７を薄くする程、蓄積容量は大きくなるので、結局、膜破れ等の欠陥が生じないことを条件に、膜厚５０ｎｍ以下の極薄い絶縁膜となるように誘電体膜１７を形成すると有利である。
【０１１０】
本実施の形態においては、誘電体膜１７は、一端において、第１中間導電層１５よりも平面的（垂直方向）に延びた部分を有し、この部分においては、誘電体膜１７は第２層間絶縁膜１４上に直接形成されている（図１及び図１１（ａ）参照）。
【０１１１】
次に、誘電体膜１７上に容量線１８の上部容量電極１８ａを形成する。本実施の形態においては、容量線１８の上部容量電極１８ａは、２層に分けて構成する。即ち、先ず、ステップＳ24において、下層ポリシリコン層１８a1を形成する（図１１（ａ））。この下層ポリシリコン層１８a1は、減圧ＣＶＤ法等によりポリシリコン膜を堆積することで形成される。下層ポリシリコン層１８a1の膜厚は、後述する上層ポリシリコン層１８a2の膜厚と適宜の比率とする。例えば、容量線１８の上部容量電極１８ａ全体の膜厚を１５０ｎｍであるものとすると、下層ポリシリコン層１８a1の膜厚を５０ｎｍとし、上層ポリシリコン層１８a2の膜厚を１００ｎｍとする。
【０１１２】
次に、ステップＳ25において、コンタクトホール７１を形成するためのレジスタパターン７６を形成する（図１１（ｂ））。次に、エッチングによって下層ポリシリコン層１８a1を選択的にエッチングする（ステップＳ26）（図１１（ｃ））。下層ポリシリコン層１８a1のコンタクト開孔を形成した後レジストパターン７６を除去する。誘電体膜１７上にはレジストパターン７６は形成されておらず、レジストの除去に際して、誘電体膜１７がダメージを受けることはない。
【０１１３】
次のステップＳ27においては、下側遮光膜１２まで貫通するコンタクトホール７１を形成する。即ち、コンタクト部分が開孔した下層ポリシリコン層１８a1をハードマスクとし、ステップＳ25と異なるエッチャーを用いることで、下層ポリシリコン層１８a1の開孔部分下の誘電体膜１７、第２層間絶縁膜１４、絶縁膜２、第１層間絶縁膜１３を開孔する（図１１（ｄ））。
【０１１４】
次に、ステップＳ28において、容量線１８に必要な厚さ（上述の例では１００ｎｍ）まで上層ポリシリコン層１８a2を形成する。即ち、減圧ＣＶＤ法等によりポリシリコン膜を堆積する。減圧ＣＶＤ法を採用することにより、コンタクトホール７１へのカバーレージも良好となる。更にリン（Ｐ）を熱拡散し、このポリシリコン膜を導電化して容量線１８の上部容量電極１８ａを形成する。この上に更に、金属や金属シリサイド等の金属合金膜を遮光膜１２としてスパッタリング及びアニール処理によって積層形成（ステップＳ29）した後、フォトリソグラフィ及びエッチングにより遮光膜１２をパターニングする（図１１（ｅ））。
【０１１５】
このように、本実施の形態においては、上部容量電極とＴＦＴの下方に形成された下側遮光膜との間のコンタクトの形成に際して、容量線によって構成される上部容量電極を２層のポリシリコン層に分割し、レジストパターン形成前に誘電体膜上に下層のポリシリコン膜を形成することで、誘電体膜をレジストパターンから保護し、そして、コンタクトホール形成後に上層のポリシリコン層を形成して下層及び上層のポリシリコン層によって容量線を構成している。これにより、誘電体膜がレジストの剥離時にダメージを受けることはなく、初期耐圧不良の発生を防止することができる。しかも、コンタクトホールの形成に際してフォトリソグラフィの回数を増やしておらず、簡単な工程によって高品質の容量を確保することができる。
【０１１６】
【発明の効果】
以上説明したように本発明によれば、容量線の一層の低抵抗化を図って表示画像の画質を向上させると共に、容量線が断線した場合でも、表示の劣化を１画素に抑制して高品位の画像表示を可能にし、更に、蓄積容量を構成する誘電体の初期耐圧不良の発生を抑制することができるという効果を有する。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係る電気光学装置を示す断面図。
【図２】液晶装置の画素領域を構成する複数の画素における各種素子、配線等の等価回路図。
【図３】ＴＦＴアレイ基板をその上に形成された各構成要素と共に対向基板側から見た平面図。
【図４】ＴＦＴアレイ基板と対向基板とを貼り合わせて液晶を封入する組立工程終了後の液晶装置を、図３のＨ−Ｈ'線の位置で切断して示す断面図。
【図５】データ線、走査線、画素電極等が形成されたＴＦＴアレイ基板の相隣接する複数の画素群の平面図。
【図６】図６は図５に示す各要素のうち主要な部分のみを示す平面図である。
【図７】図５のＡ−Ａ′断面図。
【図８】本発明の第２の実施の形態に係る半導体装置の製造方法を示すフローチャート。
【図９】図１の液晶装置の製造方法を示すフローチャート。
【図１０】図８の製造方法を必要とする理由を説明するための説明図。
【図１１】図８の製造方法によって製造されるコンタクトホール７１を工程順に示す工程図。
【符号の説明】
１ａ…半導体層
１ａ’…チャネル領域
１ｄ…高濃度ソース領域
１ｅ…高濃度ドレイン領域
２…絶縁膜
３ａ…走査線
６ａ…データ線
９ａ…画素電極
１０…ＴＦＴアレイ基板
１２…下側遮光膜
１３…第１層間絶縁膜
１４…第２層間絶縁膜
１５…第１中間導電層
１７…誘電体膜
１８…容量線
１８ａ…上部容量電極
１８a1…下層ポリシリコン層
１８a2…上層ポリシリコン層
１８ｂ…遮光層
３０…ＴＦＴ
５０…液晶層
２４ａ，２６ｂ，２６ａ，７１…コンタクトホール
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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