(57)【特許請求の範囲】
【請求項１】
メモリ選択信号を受信し、１つ又はそれ以上のＤＤＲ−ＳＤＲＡＭからストローブ信号を通過させるように作動可能なストローブ選択モジュールと、
前記メモリ選択信号により指示されたように各ＤＤＲ−ＳＤＲＡＭにより並列に通されたデータ信号に対応する１つ又はそれ以上の同期装置回路と、
を含んでおり、各同期装置回路は、
前記ＤＤＲ−ＳＤＲＡＭから立ち上がりエッジデータ信号を受信し、前記立ち上がりエッジデータ信号を前記ストローブ信号の立ち上がりエッジの時点においてラッチするように作動可能な立ち上がりエッジラッチと、
前記ＤＤＲ−ＳＤＲＡＭから立ち下がりエッジデータ信号を受信し、前記立ち下がりエッジデータ信号を前記ストローブ信号の立ち下がりエッジの時点においてラッチするように作動可能な立ち下がりエッジラッチと、
データ順序制御信号を受信し、前記立ち上がりエッジデータ信号を前記立ち上がりエッジラッチから、メモリクロックサイクル（該メモリクロックサイクルは、メモリクロックからＤＤＲ−ＳＤＲＡＭへ供給されるクロック信号から決定される）の立ち上がりエッジ又はメモリクロックサイクルの立ち下がりエッジのいずれかの時点において中間出力に転送し、次に、前記データ順序制御信号に応答して、前記立ち下がりエッジデータ信号を前記立ち下がりエッジラッチから前記メモリクロックサイクルの反対側のエッジの時点において前記中間出力に転送するように作動可能なデータ信号セレクタと、
前記中間出力を受信し、この中間出力をラッチして各コアクロックサイクルの時点において出力信号に転送するよう作動可能な出力ラッチと、
を含んでいることを特徴とする、ＤＤＲ−ＳＤＲＡＭのための構成可能同期装置。
【請求項２】
前記ストローブ選択モジュールに結合され、ストローブ遅延信号を受信してこのストローブ遅延信号が指示する通りある時間だけ前記ストローブ信号を遅延させるように作動可能なストローブ遅延モジュール、
を更に含むことを特徴とする請求項１に記載の構成可能同期装置。
【請求項３】
ストローブ無効化信号を受信し、このストローブ無効化信号に応答して、前記ＤＤＲ−ＳＤＲＡＭから読取バーストにおける最終立ち下がりエッジデータ信号を受信した後、立ち下がりエッジラッチからデータを再循環するように作動可能であり、前記立ち下がりエッジラッチに結合されたストローブ無効化モジュール、
を更に含み、
前記ストローブ無効化モジュールは、誤ったデータが前記立ち下がりエッジラッチ内にラッチされるのを防止し、
前記ストローブ無効化信号は、前記ＤＤＲ−ＳＤＲＡＭからの前記読取バーストにおける前記最終立ち下がりエッジデータ信号が到着したことを指示する、
ことを特徴とする請求項１に記載の構成可能同期装置。
【請求項４】
クロックエッジ選択信号を受信して、このクロックエッジ選択信号に応じて前記中間出力を前記コアクロックサイクルの立ち上がりエッジ又は前記コアクロックサイクルの立ち下がりエッジのいずれかにおいて前記出力ラッチに転送するように作動可能であり、前記出力ラッチに結合されたサイクル増分モジュール、
を更に含むことを特徴とする請求項１に記載の構成可能同期装置。
【請求項５】
前記メモリクロックサイクルとサンプル時間とを受信するように作動可能なデータ順序モジュールを更に含み
前記データ順序モジュールは、前記サンプル時間に応じて、前記ラッチされた立ち上がりエッジデータ信号又は前記ラッチされた立ち下がりエッジデータ信号のいずれかに対して、データ順序制御信号を前記メモリクロックサイクルの前記立ち上がりエッジにおいて発生させるように作動可能であり、
前記データ順序モジュールは、前記メモリクロックサイクルの前記立ち上がりエッジにおいて選択されなかった前記データ信号に対して、前記メモリクロックサイクルの前記立ち下がりエッジにおいてデータ順序制御信号を発生させるように作動可能であり、
前記サンプル時間は、ラッチされたデータ信号のどちらを前記データ信号セレクタにおいて最初に選択すべきかを示すものである、
ことを特徴とする請求項１に記載の構成可能同期装置。
【請求項６】
前記メモリクロックサイクルは、約２コアクロックサイクルに等しいことを特徴とする請求項１に記載の構成可能同期装置。
【請求項７】
前記１つ又はそれ以上のＤＤＲ−ＳＤＲＡＭは、
８ビットＤＤＲ−ＳＤＲＡＭ、
１６ビットＤＤＲ−ＳＤＲＡＭ、及び
３２ビットＤＤＲ−ＳＤＲＡＭ、
から成るグループから選択されたＤＤＲ−ＳＤＲＡＭを含むことを特徴とする請求項１に記載の構成可能同期装置。
【請求項８】
前記１つ又はそれ以上のＤＤＲ−ＳＤＲＡＭは、ストローブ信号を各々送信する２つの４ビットＤＤＲ−ＳＤＲＡＭモジュールを含むことを特徴とする請求項１に記載の構成可能同期装置。
【請求項９】
前記ストローブ選択モジュールは、前記ＤＤＲ−ＳＤＲＡＭモジュールによって通された前記データ信号に対応する前記同期装置回路に、前記ＤＤＲ−ＳＤＲＡＭのための前記ストローブ信号を通すように更に作動可能であることを特徴とする請求項８に記載の構成可能同期装置。
【請求項１０】
前記メモリ選択信号は、前記１つ又はそれ以上のＤＤＲ−ＳＤＲＡＭが、
８ビットＤＤＲ−ＳＤＲＡＭモジュール、
１６ビットＤＤＲ−ＳＤＲＡＭモジュール、及び
３２ビットＤＤＲ−ＳＤＲＡＭモジュール、
から成るグループから選択されたＤＤＲ−ＳＤＲＡＭモジュールを含むことを指示することを特徴とする請求項１に記載の構成可能同期装置。
【請求項１１】
前記メモリ選択信号は、前記１つ又はそれ以上のＤＤＲ−ＳＤＲＡＭが２つの４ビットＤＤＲ−ＳＤＲＡＭモジュールを含むことを指示することを特徴とする請求項１に記載の構成可能同期装置。
【請求項１２】
前記ストローブ遅延信号は、前記ＤＤＲ−ＳＤＲＡＭからの前記ストローブ信号及びデータ信号を前記同期装置回路に同時に到着させるのに十分な遅延を指示することを特徴とする請求項２の記載の構成可能同期装置。
【請求項１３】
前記ストローブ遅延信号は、０ナノ秒、０．９ナノ秒、１．８ナノ秒、及び、２．７ナノ秒から成るグループから選択された遅延を指示することを特徴とする請求項１２に記載の構成可能同期装置。
【請求項１４】
ＤＤＲ−ＳＤＲＡＭをコアクロックと同期させる方法であって、
前記ＤＤＲ−ＳＤＲＡＭモジュールのアドレス当たりのビットサイズを指示するものであるとともに、ストローブ信号に付随するデータビットの数を決定するものであるメモリ選択信号を受信する段階と、
前記メモリ選択信号に応じて１つ又はそれ以上のＤＤＲ−ＳＤＲＡＭからストローブ信号を通過させる段階と、
ＤＤＲ−ＳＤＲＡＭモジュールに付随するストローブ信号を受信する段階と、
前記ストローブ信号の立ち上がりエッジにおいて、ＤＤＲ−ＳＤＲＡＭから立ち上がりエッジデータ信号を受信する段階と、
前記ストローブ信号の立ち下がりエッジにおいて、前記ＤＤＲ−ＳＤＲＡＭから立ち下がりエッジデータ信号を受信する段階と、
前記ストローブ信号の立ち上がりエッジにおいて、前記立ち上がりエッジデータ信号をラッチする段階と、
前記ストローブ信号の立ち下がりエッジにおいて、前記立ち下がりエッジデータ信号をラッチする段階と、
前記ラッチされた立ち上がりエッジデータ信号と前記ラッチされた立ち下がりエッジデータ信号との間の選択を交替するデータ順序制御信号に応じて、前記ラッチされた立ち上がりエッジデータ信号又は前記ラッチされた立ち下がりエッジデータ信号のいずれかを選択する段階と、
前記選択された信号をコアクロックの各サイクルでデータ出力信号上にラッチする段階と、
を含むことを特徴とする方法。
【請求項１５】
ストローブ遅延信号に応じてある時間だけ前記ストローブ信号を遅延する段階を更に含むことを特徴とする請求項１４に記載の方法。
【請求項１６】
読取バーストに関して最終立ち下がりエッジデータ信号が受信されたことを指示するストローブ無効化信号の受信に応答して、前記立ち下がりエッジデータ信号を再循環する段階を更に含むことを特徴とする請求項１４に記載の方法。
【請求項１７】
クロックエッジ選択信号に応答して前記選択された信号を前記最終ラッチ段階に供給する前に、前記選択された信号をコアクロックサイクルの半分だけ遅延する段階を更に含むことを特徴とする請求項１４に記載の方法。
【請求項１８】
前記ストローブ信号遅延段階は、前記データ信号及び付随するストローブ信号を同期装置回路に同時に到着させる遅延時間を選択する段階を含むことを特徴とする請求項１５に記載の方法。
【請求項１９】
メモリクロックサイクル及びサンプル時間からデータ順序制御信号を発生させる段階、
を更に含み、
前記サンプル時間は、前記メモリクロックサイクルの立ち上がりエッジにおいて前記ラッチされた立ち上がりエッジデータ信号と前記ラッチされた立ち下がりエッジデータ信号のいずれが選択されるべきかを指示し、
前記データ順序制御信号は、前記メモリクロックサイクルの前記立ち上がりエッジ及び前記メモリクロックサイクルの前記立ち下がりエッジにおいてどのデータ信号を選択するかを指示し、
異なるデータ信号が、前記メモリクロックサイクルの各エッジにおいて選択される、
ことを特徴とする請求項１４に記載の方法。
【発明の詳細な説明】
【０００１】
（発明の技術分野）
本発明は、一般的にコンピュータシステムの分野に関するものであり、更に詳しくは、２倍データ速度同期式動的ランダムアクセスメモリ（ＤＤＲ−ＳＤＲＡＭ）のために改良された構成可能同期装置に関する。
【０００２】
（発明の背景）
コンピュータシステムは、一般的に、プロセッサ、ランダムアクセスメモリ、データバス、及び、他の周辺装置及び周辺構成要素を含むいくつかの構成部品で構成されている。プロセッサは、データにアクセスし、修正し、ランダムアクセスメモリに書き込む。ランダムアクセスメモリに包含されたデータは、データバスを通じてプロセッサに転送される。ランダムアクセスメモリの１つの種類は、動的ランダムアクセスメモリ（ＤＲＡＭ）である。コンピュータプロセッサの速度が上がるにつれて、より高速のプロセッサチップの可能性を十分に実現するには、より高速のランダムアクセスメモリが必要である。ランダムアクセスメモリの高速化の１つの解決策は、同期式ＤＲＡＭ（ＳＤＲＡＭ）である。ＳＤＲＡＭは、システムクロックに結合され、最大１００メガヘルツまでのメモリバス速度において１クロックサイクル／アクセス（待ち状態ゼロ）でのバーストモード（初期読取り又は書込みの待ち時間の後）でメモリから読取り又は書込みをすることができるように設計されている。しかし、現行のコンピュータプロセッサ速度は、メモリからデータを供給するＳＤＲＡＭの性能を越える場合が多い。
【０００３】
２倍データ速度同期式動的ランダムアクセスメモリ（ＤＤＲ−ＳＤＲＡＭ）は、ランダムアクセスメモリの高速化の必要性に対処する。ＤＤＲ−ＳＤＲＡＭは、機能的には通常のＳＤＲＡＭと同様であるが、クロック信号の立ち上がりエッジ及び下降エッジの両方で、サイクル当たり２倍のデータを転送することによりメモリの帯域幅を２倍にする。ＤＤＲ−ＳＤＲＡＭは、データ信号と同期したストローブ信号を戻す。このストローブ信号は、メモリクロック信号に関係しており、ＤＤＲ−ＳＤＲＡＭからの転送に関して有効なデータが準備できた時に指示する。データ信号は、ストローブ信号の立ち上がりエッジ及びストローブ信号の立ち下がりエッジの両方で得ることができる。すなわち、２つのデータ信号が、ＤＤＲ−ＳＤＲＡＭに使用されるメモリクロックの各クロックサイクルで得ることができる。ＤＤＲ−ＳＤＲＡＭを使用するには、コンピュータプロセッサは、ＤＤＲ−ＳＤＲＡＭから来るデータをコンピュータプロセッサチップの内部コアクロックと同期する必要がある。内部コアクロックは、ＤＤＲ−ＳＤＲＡＭからのデータ信号をコンピュータプロセッサチップに送るのに使用されるデータバスを計時するのに多く用いられる。
【０００４】
ＤＤＲ−ＳＤＲＡＭは、４ビットＤＲＡＭ、８ビットＤＲＡＭ、１６ビットＤＲＡＭ、又は、３２ビットＤＲＡＭのような様々なＤＲＡＭ構成を使用してもよい。ＤＤＲ−ＳＤＲＡＭのための従来の同期装置は、通常、単一のＤＤＲ−ＳＤＲＡＭ構成に関して設計されている。ＤＤＲ−ＳＤＲＡＭ、コンピュータプロセッサチップ、マザーボードの変動のために、ストローブ信号、及び、データ信号は、一緒に同期装置に到着しない場合がある。ＤＤＲ−ＳＤＲＡＭのための従来の同期装置は、通常、ストローブ信号及びデータ信号が一緒に到着しない特定の状況に対して設計されている。従って、様々な実施に対する同期装置の最適化を可能にする、ＤＤＲ−ＳＤＲＡＭの構成可能な同期装置を準備することが必要である。
【０００５】
（発明の概要）
上記の内容から、改善された柔軟性及び構成可能性をもたらすＤＤＲ−ＳＤＲＡＭ用構成可能同期装置に対する必要性が生まれたことを認めるであろう。本発明によれば、従来のメモリ同期装置に付随する欠点や問題を実質的に解消及び低減するＤＤＲ−ＳＤＲＡＭ用構成可能同期装置が提供される。
本発明の実施形態によれば、メモリ選択信号を受信し、該メモリ選択信号が示すように各ＤＤＲ−ＳＤＲＡＭによって並列に通されたデータ信号に対応するいくつかの同期装置回路に１つ又はそれ以上のＤＤＲ−ＳＤＲＡＭからストローブ信号を通過させるように作動可能なストローブ選択モジュールを含むＤＤＲ−ＳＤＲＡＭ用構成可能同期装置が提供される。各同期装置回路は、ＤＤＲ−ＳＤＲＡＭからの立ち上がりエッジデータ信号を受信する立ち上がりエッジラッチを備え、その立ち上がりエッジデータ信号を立ち上がりエッジラッチを通じてストローブ信号の立ち上がりエッジにおいてラッチする。各同期装置回路は、更に、ＤＤＲ−ＳＤＲＡＭからの立ち下がりエッジデータ信号を受信する立ち下がりエッジラッチを備え、その立ち下がりエッジデータ信号を立ち下がりエッジラッチを通じてストローブ信号の立ち下がりエッジにおいてラッチする。各同期装置回路は、更に、データ順序制御信号を受信するデータ信号セレクタを備え、立ち上がりエッジデータ信号を立ち上がりエッジラッチからメモリクロックサイクルの立ち上がりエッジ又はメモリクロックサイクルの立ち下がりエッジのいずれかにおける中間出力に転送し、次に、データ順序制御信号に応答して、立ち下がりエッジデータ信号を立ち下がりエッジラッチからメモリクロックサイクルの反対側のエッジにおける中間出力に転送する。各同期装置回路は、更に、中間出力を受信してこの中間出力を出力ラッチを通じて各コアクロックサイクルで出力信号にラッチするように作動可能な出力ラッチを備える。
【０００６】
本発明は、従来のメモリ同期装置に比べて様々な技術的な利点をもたらしている。例えば、１つの技術的な利点は、様々なＤＤＲ−ＳＤＲＡＭ構成を構成可能同期装置と共に使用することを可能にすることである。別の技術的な利点は、ストローブ信号がその付随するデータ信号と共に到着するように、ストローブ信号を遅延するいくつかの遅延周期を準備することである。更に別の技術的な利点は、最終データ信号が構成可能同期装置により補足された後でストローブ信号を無効化することにより、誤ったデータ信号が構成可能同期装置に入ることを防ぐことである。更なる技術的な利点は、ＤＤＲ−ＳＤＲＡＭから、及び、内部コアクロックが計時するデータバスからのストローブ信号及びデータ信号の間の同期化であって、この場合同期化ウインドウは、メモリクロックの１／４サイクル区分で移動可能である。他の技術的な利点は、以下の図面、説明、及び、特許請求範囲から当業者には容易に明らかであろう。
本発明及びその利点を更に不備なく理解するために、ここで、同様の参照番号が同様の部品を表すようにした添付図面に関連して行われる以下の説明を参照されたい。
【０００７】
（発明の詳細な説明）
図１を参照すると、ＤＤＲ−ＳＤＲＡＭと内部データバスとの間の通信のための構成可能同期装置が一般に１０で示されている。１つの実施形態では、構成可能同期装置１０は、ＤＤＲ−ＳＤＲＡＭの８ビットを内部データバス１４と同期する。しかし、構成可能同期装置１０は、適切ないかなる数のＤＤＲ−ＳＤＲＡＭビットも内部データバス１４と同期し得る。ＤＤＲ−ＳＤＲＡＭのブロック１２は、構成可能同期装置１０への入力を準備し、構成可能同期装置１０が内部データバス１４と同期した８データビットに対応するＤＤＲ−ＳＤＲＡＭの８ビットを含んでもよい。内部データバス１４は、１６ビット、３２ビット、又は、それ以上の帯域幅を有してもよいことに注意する必要があるが、適切ないかなるデータバスの大きさでも使用することができる。すなわち、本発明の開示目的に対して、ＤＤＲ−ＳＤＲＡＭのブロック１２から構成可能同期装置１０を通じて内部データバス１４内に８ビットのデータが並列に転送される。付加的な構成可能同期装置１０及びＤＤＲ−ＳＤＲＡＭのブロック１２を使用して、内部データバス１４にその内部データバス１４の帯域幅に対応するいくつかのデータビットを準備してもよい。１つの実施形態では、メモリクロックは、ＤＤＲ−ＳＤＲＡＭブロック１２の作動周波数を制御し、コアクロックは、内部データバス１４の作動周波数を制御する。その実施形態では、メモリクロックは、コアクロックの作動周波数の半分で作動する。例えば、コアクロックが２００メガヘルツで作動する場合、メモリクロックは、１００メガヘルツで作動するであろう。
【０００８】
４ビット、８ビット、又は、１６ビット構成を含め、様々なＤＤＲ−ＳＤＲＡＭ構成を使用することができる。１つの実施形態では、ＤＤＲ−ＳＤＲＡＭのブロック１２は、上位の４ビットＤＤＲ−ＳＤＲＡＭ１６と下位の４ビットＤＤＲ−ＳＤＲＡＭ１８とを含む。各４ビットＤＤＲ−ＳＤＲＡＭは、ＤＤＲ−ＳＤＲＡＭに記憶された各ビットに対して、ストローブ信号１９及び出力ライン１７を有する。ストローブ信号１９は、出力ライン１７上に有効データが利用可能になった時にそれを指示する。ストローブ信号１９は、ＤＤＲ−ＳＤＲＡＭのブロック１２を計時するのに使用されるメモリクロック信号に関連する。
【０００９】
構成可能同期装置１０は、下位順序位置のビット０から上位順序位置のビット７まで付番された８ビットの入力を有する。これらの入力には、ビット０入力３２、ビット１入力３４、ビット２入力３６、ビット３入力３８、ビット４入力２２、ビット５入力２４、ビット６入力２６、及び、ビット７入力２８が含まれる。構成可能同期装置１０はまた、構成可能同期装置１０が異なるサブジェクトＤＤＲ−ＳＤＲＡＭから成る様々に構成されたＤＤＲ−ＳＤＲＡＭのブロック１２を処理し得るように、２つのストローブ信号入力を含む。この２つのストローブ信号は、上位ストローブ入力２０及び下位ストローブ入力３０である。構成可能同期装置１０はまた、各データビット入力に対して出力を備える。これらの出力には、ビット０出力４６、ビット１出力４８、ビット２出力５０、ビット３出力５２、ビット４出力５４、ビット５出力５６、ビット６出力５８、及び、ビット７出力６０が含まれる。構成可能同期装置１０の出力は、内部データバス１４に対する入力に結合される。
【００１０】
ＤＤＲ−ＳＤＲＡＭのブロック１２が上位４ビットＤＤＲ−ＳＤＲＡＭ１６及び下位４ビットＤＤＲ−ＳＤＲＡＭ１８を備える、図１に示すＤＤＲ−ＳＤＲＡＭのブロック１２の実施形態では、上位４ビットＤＤＲ−ＳＤＲＡＭ１６からのストローブ信号１９は、構成可能同期装置１０の上位ストローブ入力２０に結合される。上位４ビットＤＤＲ−ＳＤＲＡＭ１６の出力ライン１７は、以下のように構成可能同期装置１０に結合される。すなわち、ビット０出力ライン１７は、ビット４入力２２に結合され、ビット１出力ライン１７は、ビット５入力２４に結合され、ビット２出力ライン１７は、ビット６入力２６に結合され、ビット３出力ライン１７は、ビット７入力２８に結合される。下位４ビットＤＤＲ−ＳＤＲＡＭ１８のストローブ信号１９は、下位ストローブ入力３０に結合される。下位４ビットＤＤＲ−ＳＤＲＡＭ１８の出力ラインは、以下のように構成可能同期装置１０に結合される。すなわち、ビット０出力ライン１７は、ビット０入力３２に結合され、ビット１出力ライン１７は、ビット１入力３４に結合され、ビット２出力ライン１７は、ビット２入力３６に結合され、ビット３出力ライン１７は、ビット３入力３８に結合される。
【００１１】
上位ストローブ入力２０及び下位ストローブ入力３０は、ストローブ選択及び遅延モジュール４０に結合される。ストローブ選択及び遅延モジュール４０は、複数の同期装置回路４４のためのストローブ制御信号を準備する。ストローブ選択及び遅延モジュール４０は、ＤＤＲ−ＳＤＲＡＭのブロック１２が様々なＤＤＲ−ＳＤＲＡＭの構成を使用し得るように、２セットのストローブ制御信号、つまり、上位ストローブ制御信号４２及び下位ストローブ制御信号４３を準備してもよい。ＤＤＲ−ＳＤＲＡＭのブロックが２つの４ビットＤＤＲ−ＳＤＲＡＭを使用する場合があるから、同期装置回路４４は、４つの同期装置回路４４の２つのセットにまとめられており、そのため、共通の制御信号を４ビットＤＤＲ−ＳＤＲＡＭからの４つのデータビットの並列セットを処理するグループの各同期装置回路４４に送ることができる。同期装置回路４４の数は、構成可能同期装置１０に対するデータビット入力及びデータビット出力の数に対応する。すなわち、各データビット入力ラインは、同期装置回路４４に結合され、各データビット出力ラインはまた、対応する同期装置回路４４の出力に結合される。同期装置回路４４は、データがＤＤＲ−ＳＤＲＡＭのコモンの出力ライン上で並列に利用可能であるから、共通のストローブ信号を使用して、ＤＤＲ−ＳＤＲＡＭのコモンバンクから受信されたデータを同期する。各同期装置回路４４は、ＤＤＲ−ＳＤＲＡＭのデータビットを内部データバス１４と同期する。
【００１２】
図２を参照すると、８ビットＤＤＲ−ＳＤＲＡＭを使用するＤＤＲ−ＳＤＲＡＭのブロック１２の実施形態が一般に８０で示されている。ＤＤＲ−ＳＤＲＡＭのブロック１２は、８ビットＤＤＲ−ＳＤＲＡＭ８２を備える。８ビットＤＤＲ−ＳＤＲＡＭ８２は、８ビットＤＤＲ−ＳＤＲＡＭ８２により並列に転送される各データビットに対応する８つの出力ライン８４、及び、有効データがこの８つの出力ライン８４上で利用可能なった時にそれを指示するストローブ信号８６を備える。８ビットＤＤＲ−ＳＤＲＡＭ８２の８つの出力ライン８４は、構成可能同期装置１０の８つの対応するデータビット入力に結合される。ストローブ信号８４は、上位ストローブ入力２０に結合される。下位ストローブ入力３０には入力はない。ストローブ選択及び遅延モジュール４０は、ＤＤＲ−ＳＤＲＡＭのブロック８０が単一の８ビットＤＤＲ−ＳＤＲＡＭ８２から成ることを知っており、同じストローブ制御信号を構成可能同期装置１０の各同期装置回路４４に供給する。すなわち、ストローブ選択及び遅延モジュール４０は、上位ストローブ制御信号４２及び下位ストローブ制御信号４３を通じて同じストローブ制御信号を転送する。
【００１３】
図３を参照すると、ストローブ選択及び遅延モジュール４０が示されている。ストローブ選択及び遅延モジュール４０は、ストローブ選択モジュール１００及びストローブ遅延モジュール１０２を備える。ストローブ選択モジュール１００は、マルチプレクサ１０４及びメモリ選択信号１０６を備える。上位ストローブ入力２０及び下位ストローブ入力３０は、入力をマルチプレクサ１０４にもたらし、メモリ選択信号１０６は、マルチプレクサ１０４に対して制御信号を準備する。メモリ選択信号１０６は、構成可能同期装置１０により現在処理されているＤＤＲ−ＳＤＲＡＭのブロック１２のＤＤＲ−ＳＤＲＡＭモジュールに対するビットサイズを示す。メモリ選択信号１０６は、ＤＤＲ−ＳＤＲＡＭのブロック１２が４ビット又は８ビットＤＤＲ−ＳＤＲＡＭモジュールのいずれを使用しているかを指示してもよい。メモリ選択信号１０６は動的であり、ＤＤＲ−ＳＤＲＡＭの異なるブロック１２が構成可能同期装置１０により処理される時は変化してもよい。メモリ選択信号１０６が４ビットＤＤＲ−ＳＤＲＡＭモジュールを示した場合、上位ストローブ入力２０及び下位ストローブ入力３０は、共に有効なストローブ信号２０を受信し、各々、上位ストローブ出力１１４及び下位ストローブ出力１１６に直接通される。メモリ選択信号１０６が、８ビットＤＤＲ−ＳＤＲＡＭモジュールがストローブ選択モジュール４０に結合されていることを示した場合、上位ストローブ入力２０は有効なストローブ信号を受信するが、下位ストローブ入力３０に入力はない。その場合、マルチプレクサ１０４は、上位ストローブ出力１１４及び下位ストローブ出力１１６の両方が全く同一であるように、上位ストローブ入力２０を下位ストローブ出力１１６に転送する。これにより、確実に、上位ストローブ制御信号４２と下位ストローブ制御信号４３とが同一となり、８ビットＤＤＲ−ＳＤＲＡＭ８２の単一のストローブ信号８６に対応する。
【００１４】
ストローブ遅延モジュール１０２は、上位ストローブ遅延入力１１８上に上位ストローブ出力１１４を受信し、上位ストローブ遅延入力１２０上に下位ストローブ出力１１６を受信する。ストローブ遅延モジュール１０２は、上位ストローブ遅延入力１１８を上位ストローブ制御信号４２に、及び、下位ストローブ遅延入力１２０を下位ストローブ制御信号４３に転送する前に、ストローブ遅延信号１１２により示されるように、上位ストローブ遅延入力１１８及び下位ストローブ遅延入力１２０を遅延する。
【００１５】
ストローブ遅延信号１１２は、上位マルチプレクサ１０８及び下位マルチプレクサ１１０の両方に対する制御信号を準備する。１つの実施形態では、ストローブ遅延信号１１２は、４つの遅延すなわち０ナノ秒、０．９ナノ秒、１.８ナノ秒、又は、２．７ナノ秒のうちの１つを示すであろう。上位ストローブ遅延入力１１８及び下位ストローブ遅延入力１２０は、共に同じ時間量だけ遅延される。本実施形態は４つの異なる遅延時間を与えるが、任意の適切な長さのいかなる数の遅延時間でも使用してよい。この実施形態では、３つの標準的な遅延１２２は、上位ストローブ遅延１１８と上位マルチプレクサ１０８との間で直列に結合される。各遅延１２２は、約０．９ナノ秒の遅延をもたらす。各遅延１２２への入力は、上位マルチプレクサ１０８に結合され、その結果、上位ストローブ遅延入力１１８を、上述の通り、４つの遅延時間の各々において上位マルチプレクサ１０８にもたらす。同様に、３つの遅延１２２は、下位ストローブ遅延１２０と下位マルチプレクサ１１０との間で直列に結合される。ストローブ遅延信号１１２は、どの遅延信号が上位ストローブ制御信号４２及び下位ストローブ制御信号４３に転送されることになるかを判断する。ストローブ遅延モジュール１０２は、構成可能同期装置１０でのストローブ信号１９とデータ信号１７との間の到着時間の差に対処するために柔軟性及び構成可能性をもたらす。ストローブ遅延モジュール１０２により、ＤＤＲ−ＳＤＲＡＭ１２からのデータ信号と同時にストローブ信号が到着するように、ＤＤＲ−ＳＤＲＡＭのブロック１２からのストローブ信号を遅延することができる。ストローブ遅延信号１１２は、構成可能同期装置１０の性能を最適化するためにシステム試験中に設定される静的信号である。一旦ストローブ遅延信号１１２が設定されると、それは、一般にシステム構成要素が変化しない限り変更されない。
【００１６】
図４を参照すると、同期装置回路４４が示されている。同期装置回路４４は、ＤＤＲ−ＳＤＲＡＭのブロック１２からデータ信号１５０、及び、ストローブ選択及び遅延モジュール４０からストローブ信号１５２を受信する。同期装置回路４４は、出力信号１５４を発生させる。ＤＤＲ−ＳＤＲＡＭは、メモリクロック信号の立ち上がりエッジ及び立ち下がりエッジの両方でデータ信号を供給することができる。従って、ＤＤＲ−ＳＤＲＡＭは、１メモリクロックサイクルにおいて同じラインに亘って２ビットのデータを転送するであろう。ストローブ信号１５２は、メモリクロックサイクル信号に関連する。データ信号１５０においてデータが利用可能な時、ストローブ信号１５２は存在する。ストローブ信号１５２は、メモリクロックサイクルに等しい周期を有する。しかし、ストローブ信号１５２の立ち上がり及び立ち下がりエッジは、回路経路長及び他の要素のためにメモリクロックサイクルの立ち上がり及び立ち下がりエッジから若干オフセットする場合がある。
【００１７】
ＤＤＲ−ＳＤＲＡＭは、ストローブ信号１５２の立ち上がりエッジ及び立ち下がりエッジの両方でデータ信号をもたらすことができるので、データ信号１５０は、立ち上がりエッジデータ信号１７０と立ち下がりエッジデータ信号１７２とに分割される。立ち上がりエッジデータ信号１７０は、立ち上がりエッジラッチ１７４に結合され、立ち下がりエッジデータ信号１７２は、立ち下がりエッジラッチ１７６に、ストローブ無効化マルチプレクサ１６０を通じて結合される。
【００１８】
ストローブ信号１５２は、立ち上がりエッジラッチ１７４及び立ち下がりエッジラッチ１７６のクロック入力に結合される。立ち上がりエッジラッチ１７４は、Ｄ型フリップフロップであってもよく、ストローブ信号１５２の各立ち上がりエッジによって状態を変えるであろう。インバータ１７８は、ストローブ信号１５２を反転させ、これにより、立ち下がりエッジラッチ１７６にストローブ信号１５２の立ち下がりエッジでの状態を変更させる。従って、ストローブ信号１５２の立ち上がりエッジにおいては、立ち上がりエッジデータ信号１７０からのデータ値は、立ち上がりエッジラッチ１７４内にラッチされ、ストローブ信号１５２の立ち下がりエッジにおいては、立ち下がりエッジデータ信号１７２からのデータ値は、立ち下がりエッジラッチ１７６内にラッチされる。
【００１９】
データ信号１５０は、ストローブ信号１５２の立ち上がりエッジ及び立ち下がりエッジの両方で与えられてもよく、ストローブ信号１５２が双方向であることから、読取バースト中のストローブ信号１５２の最終立ち下がりエッジの後で、誤ったデータを構成可能同期装置１０で処理してもよい。ストローブ信号１５２の終了手法によっては、ストローブ信号１５２は、読取バーストの最終立ち下がりエッジの後、論理レベル０又は論理レベル１のいずれかであり得る。読取バーストの最終立ち下がりエッジがコアクロックサイクル終了の前に発生した場合、ＤＤＲ−ＳＤＲＡＭのブロック１２は、データバス１４を切り離してもよく、その結果、無効データを立ち下がりエッジラッチ１７６内にラッチさせ、立ち下がりエッジラッチ１７６から出力ラッチ２０２に向かってまだラッチして出ていない有効データに上書きする。同期装置回路４４のストローブ無効化部分１５６は、読取バーストに関連するストローブ信号１５２の最終立ち下がりエッジの後で、無効データが立ち下がりエッジラッチ１７６内にラッチされるのを防止する。
【００２０】
ストローブ無効化部分１５６は、ストローブ無効化ラッチ１５８、ストローブ無効化マルチプレクサ１６０、及び、ストローブ無効化信号１６２を含む。ストローブ無効化部分１５６はまた、ストローブ無効化モジュールと呼ばれることがある。ストローブ無効化ラッチ１５８は、一定の論理レベル「１」信号を有する入力ライン、ラインの入力が論理レベル「０」の時に作動可能なリセットライン、及び、出力ラインを含む。ストローブ無効化信号１６２は、リセットラインに結合され、出力ラインは、ストローブ無効化マルチプレクサ１６０に対して制御信号をもたらす。ストローブ無効化ラッチ１５８は、ストローブ信号１５２の反転により計時される。すなわち、ストローブ無効化ラッチ１５８は、ストローブ信号１５２の立ち下がりエッジにおいて状態を変更する。ストローブ無効化ラッチ１５８は、ストローブ無効化マルチプレクサ１６０に対して制御信号１６４をもたらす。論理レベル「０」の制御信号１６４により、ストローブ無効化マルチプレクサ１６０が、立ち下がりエッジデータ信号１７２を立ち下がりエッジラッチ１７６及び同期装置回路４４の残りの部分に転送する。論理レベル「１」の制御信号１６４により、立ち下がりエッジラッチ１７６の出力が、再循環１７７を使用してストローブ無効化マルチプレクサ１６０を通って再循環し、その結果、ストローブ無効化信号１６２がストローブ無効化ラッチ１５８を有効化するまでは、立ち下がりエッジラッチ１７６の状態の変化が妨げられる。
【００２１】
ストローブ無効化信号１６２は、データ信号１５０での処理に対して有効データが利用可能になった時にそれを示す動的制御信号である。有効データが利用可能である時、ストローブ無効化信号１６２は論理レベル「０」であり、その結果、ストローブ無効化ラッチ１５８をリセットさせて、論理レベル「０」の制御信号１６４を準備させる。読取バーストに関連するストローブ信号１５２の最終立ち下がりエッジの後、ストローブ無効化信号１６２は、読取バーストの最終データ値が取得されたこと、及び、更なるデータ値が現時点で入手可能でないことを示す。最終データ値の後、ストローブ無効化信号１６２は論理レベル「１」であり、ストローブ無効化ラッチ１５８に「Ｄ」入力（論理レベル「１」）を制御信号１６４にラッチさせる。
【００２２】
データ順序マルチプレクサ１８０は、立ち上がりエッジラッチ１７４の出力及び立ち下がりエッジラッチ１７６の出力を交互に同期装置回路４４の構成部分１８２に転送する。構成部分１８２は、ＤＤＲ−ＳＤＲＡＭのブロック１２を内部データバス１４と同期させることに関して１／４サイクルの細分性（granularity）を可能にする。構成部分１８２は、ストローブクロック発生装置１９２、データ順序ラッチ１８４、クロックエッジ選択ラッチ１８６、及び、クロックエッジ選択マルチプレクサ１８６を備える。コアクロック１９０は、データ順序ラッチ１８４及びクロックエッジ選択ラッチ１８６に対してクロック入力を準備する。
【００２３】
ストローブクロック発生装置１９２は、データ順序マルチプレクサ１８０の作動を制御するためのストローブクロック信号１９４を発生させる。ストローブクロック発生装置１９２は、サンプル時間２２０及びメモリクロック１９３を受信し、ストローブクロック信号１９４を発生させる。ストローブクロック信号１９４は、データ順序制御信号１９５をデータ順序マルチプレクサ１８０に供給するためにデータ順序ラッチ１８４を通じてラッチされる。メモリクロック１９３は、各クロックサイクルが立ち上がりエッジ及び立ち下がりエッジを有するクロック信号を発生させる。ストローブクロック発生装置１９２は、ストローブクロック信号１９４をメモリクロック１９３サイクルの各エッジで交替する。すなわち、データ順序マルチプレクサ１８０は、データ順序ラッチ１８４がコアクロック１９０によって計時されることから、各コアクロック１９０サイクルを用いて、立ち上がりエッジラッチ１７４の出力と、立ち下がりエッジラッチ１７６の出力との間で出力１９６を切り替える。
【００２４】
サンプル時間２２０は、ＤＤＲ−ＳＤＲＡＭデータ同期ウインドウの基本範囲を選択する。サンプル時間２２０及びメモリクロック１９３は、立ち上がりエッジラッチ１７４の出力、又は、立ち下がりエッジラッチ１７６の出力がメモリクロック１９３サイクルの立ち上がりエッジを用いて出力１９６上で構成部分１８２に転送されるか否かを判断するのに使用される。すなわち、サンプル時間２２０によっては、メモリクロック１９３サイクルの立ち上がりエッジ又はメモリクロック１９３サイクルの立ち下がりエッジにおいて、データ順序マルチプレクサ１８０を通じて立ち上がりエッジラッチ１７４の出力が転送されてもよい。上述の通り、ストローブ信号１５２の立ち上がり及び立ち下がりエッジは、立ち上がりエッジラッチ１７４の出力がメモリクロック１９３サイクルの立ち下がりエッジまで入手不可能であり得るように、メモリクロック１９３サイクルからオフセットされてもよい。１つの実施形態では、サンプル時間２２０で特定される基本範囲は、５ナノ秒から１５ナノ秒まで、又は、１０ナノ秒から２０ナノ秒までのいずれかである。サンプル時間２２０は、立ち上がりエッジラッチ１７４の出力がメモリクロック１９３サイクルの立ち上がりエッジ又はメモリクロック１９３サイクルの立ち下がりエッジにおいて転送されるか否かを判断する。メモリクロック１９３サイクルは、ストローブ信号１５２の立ち上がり及び立ち下がり時間と正確に同じ時間に立ち上って立ち下がるとは限らないので、サンプル時間２２０により、メモリクロック１９３の立ち上がり及び立ち下がりエッジと関連して、立ち上がりエッジラッチ１７４及び立ち下がりエッジラッチ１７６からのデータ信号を転送することができる。サンプル時間２２０は、構成可能同期装置１０の初期試験中に設定される静的信号である。サンプル時間２２０は、一旦設定されると、一般にシステム構成要素が変化するか又はシステム処理速度が変化しない限りリセットされない。
【００２５】
データ順序ラッチ１８４は、ストローブクロック信号１９４をコアクロック１９０と同期する。コアクロック１９０サイクルの各立ち上がりエッジと共にデータ順序ラッチ１８４は状態を変更し、その結果、各コアクロック１９０サイクルでデータ順序制御信号１９５を生成する。従って、データ順序マルチプレクサ１８０は、各コアクロック１９０サイクルで、立ち上がりエッジラッチ１７４の出力と立ち下がりエッジラッチ１７６の出力との間で交替する。データ順序ラッチ１８４、ストローブクロック発生装置１９２、及び、それらに付随する入力信号は、まとめてデータ順序モジュールと呼ばれることがある。このデータ順序モジュールは、データ順序制御信号１９５を発生させる。
【００２６】
クロックエッジ選択信号１９８により、構成部分１８２は、コアクロック１９０の立ち上がりエッジ又はコアクロック１９０の立ち下がりエッジにおいて出力信号２００をもたらすことができる。クロックエッジ選択信号１９８は、初期システム試験中にコアクロック１９０サイクルの立ち上がりエッジ又はコアクロック１９０サイクルの立ち下がりエッジのいずれかにおいて設定される静的信号である。クロックエッジ選択信号１９８は、一旦設定されると、一般的にシステム構成要素が変更されない限りリセットされない。
【００２７】
データ順序マルチプレクサ１８０の出力１９６は、クロックエッジ選択マルチプレクサ１８８の１つの入力に結合される。その入力は、コアクロック１９０の各立ち上がりエッジにおいて異なるデータ信号をもたらす。データ順序マルチプレクサ１８０の出力１９６はまた、クロックエッジ選択ラッチ１８６に結合される。クロックエッジ選択ラッチ１８６は、クロックエッジ選択ラッチ１８６のクロック入力に結合された反転コアクロック１９０信号により示されるように、コアクロック１９０の立ち下がりエッジで状態を変更する。クロックエッジ選択ラッチ１８６の出力は、クロックエッジ選択マルチプレクサ１８８の第２の入力に結合される。この入力は、コアクロック１９０の各立ち下がりエッジで異なるデータ信号をもたらす。クロックエッジ選択ラッチ１８６、クロックエッジ選択マルチプレクサ１８８、及び、クロックエッジ選択信号１９８は、サイクル増分モジュールと呼ばれることがある。このサイクル増分モジュールは、クロックエッジ選択信号１９８を受信し、クロックエッジ選択信号１９８に応じて、コアクロック１９０サイクルの立ち上がりエッジ又はコアクロック１９０サイクルの立ち下がりエッジのいずれかにおいて、データ順序マルチプレクサ１８０の出力１９６を出力ラッチ２０２に転送する。
【００２８】
クロックエッジ選択信号１９８及びサンプル時間２２０は、同期装置回路４４の構成が１／４サイクル細分性であることを可能にし、その結果、構成可能同期装置１０を使用するコンピュータシステムの性能及び処理速度が最適化される。同期装置回路４４の構成を１／４サイクル細分性で準備することにより、構成可能同期装置１０を使用するコンピュータシステムを異なる速度で実行することができ、限界試験をしてコンピュータシステムの最適作動速度を判断することができる。
出力ラッチ２０２は、同期装置回路４４からの出力信号１５４を準備する。出力ラッチ２０２は、クロックエッジ選択マルチプレクサ１８８からの出力信号２００を入力として受信する。出力ラッチ２０２は、コアクロック１９０により計時されており、それによって、コアクロック１９０の各立ち上がりエッジで出力信号２００を出力信号１５４に転送する。
【００２９】
図５を参照すると、構成可能同期装置１０のタイミング図が一般的に３００で示されている。このタイミング図は、メモリクロック１９３、コアクロック１９０、ストローブ信号１５２、データ信号１５０、ストローブ無効化信号１６２、及び、ストローブクロック信号１９４の間の関係を示している。
このように、本発明によって、上述の利点を満足する２倍データ速度同期式動的ランダムアクセスメモリのための構成可能同期装置がもたらされたことは明らかである。本発明及びその利点が詳細に説明されたが、様々な修正、置き換え、及び、変更は、当業者にとって容易に明らかであろうし、特許請求の範囲で規定される本発明の精神及び範囲を逸脱することなく本明細書において為し得ることを理解する必要がある。
【図面の簡単な説明】
【図１】  メモリ同期装置を通してデータバスに結合されたＤＤＲ−ＳＤＲＡＭのブロック図である。
【図２】  図１のＤＤＲ−ＳＤＲＡＭを８ビットＤＤＲ−ＳＤＲＡＭとして示す図である。
【図３】  ストローブ選択モジュール及びストローブ遅延モジュールを示す図である。
【図４】  データビット用の同期装置回路を示す図である。
【図５】  メモリ同期装置のタイミング図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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