(57)【特許請求の範囲】
【請求項１】
半導体層と、
前記半導体層上に形成されたゲート絶縁層と、
前記ゲート絶縁層上に形成された第１のゲート電極と、
前記半導体層に形成されたソース領域と、
前記半導体層に形成され、かつ前記ソース領域と離間して形成された第１のドレイン領域と、
前記第１のゲート電極上に形成された、少なくとも１つの第１のコンタクト部と、を含み、
前記第１のゲート電極は、前記第１のドレイン領域側において、平面的にみて直線形状を有し、かつ前記ソース領域側において、平面的にみて該ソース領域に突出した第１の突出部を有し、
前記第１のコンタクト部は、前記第１の突出部上に配置されている、半導体装置。
【請求項２】
請求項１において、
前記第１のコンタクト部の下方の前記半導体層に、パッド状絶縁層が形成されている、半導体装置。
【請求項３】
請求項１または２において、
前記半導体層の上方であって、前記ソース領域を挟んで前記第１のゲート電極と隣り合って形成された第２のゲート電極と、
前記半導体層に、前記第２のゲート電極を挟んで前記ソース領域と隣り合って形成された第２のドレイン領域と、
前記第２のゲート電極上に形成された、少なくとも１つの第２のコンタクト部と、をさらに含み、
前記第２のゲート電極は、前記第２のドレイン領域側において、平面的にみて直線形状を有し、かつ前記ソース領域側において、平面的にみて該ソース領域に突出した第２の突出部を有し、
前記第２のコンタクト部は、前記第２の突出部上に配置されている、半導体装置。
【請求項４】
請求項３において、
前記第１のコンタクト部および前記第２のコンタクト部の下方の前記半導体層に、パッド状絶縁層が形成されている、半導体装置。
【請求項５】
請求項４において、
前記第１の突出部と前記第２の突出部とは、隣り合っている、半導体装置。
【請求項６】
半導体層に素子分離領域を形成する工程と、
前記半導体層上にゲート絶縁層を形成する工程と、
前記ゲート絶縁層上に、第１のゲート電極を形成する工程と、
前記半導体層に、前記第１のゲート電極を挟んでソース領域および第1のドレイン領域を形成する工程と、
前記第１のゲート電極上に少なくとも１つのコンタクト部を形成する工程と、
前記第１のコンタクト部を介して電気的に接続され、前記ゲート電極に電位を供給するための金属配線層を形成する工程と、を含み、
前記第１のゲート電極は、前記ドレイン領域側において、平面的にみて直線形状を有し、かつ前記ソース領域側において、平面的にみて該ソース領域に突出した第１の突出部を有するように形成され、
前記第１のコンタクト部は、前記第１の突出部上に位置するように形成される、半導体装置の製造方法。
【請求項７】
請求項６において、
前記半導体層の上方であって、前記ソース領域を挟んで前記第１のゲート電極と隣り合って第２のゲート電極を形成する工程と、
前記半導体層に、前記第２のゲート電極を挟んで前記ソース領域と隣り合って第２のドレイン領域を形成する工程と、
前記第２のゲート電極上に、少なくとも１つの第２のコンタクト部を形成する工程と、をさらに含み、
前記第２のゲート電極は、前記第２のドレイン領域側において、平面的にみて直線形状を有し、かつ前記ソース領域側において、平面的にみて該ソース領域に突出した第２の突出部を有するように形成され、
前記第２のコンタクト部は、前記第２の突出部上に形成される、半導体装置の製造方法。
【請求項８】
請求項７において、
前記素子分離領域を形成する工程において、前記第１のコンタクト部および前記第２のコンタクト部の下方の前記半導体層に、パッド状絶縁層を形成する工程を有する、半導体装置の製造方法。
【請求項９】
請求項８において、
前記第１の突出部と前記第２の突出部とは、隣り合って形成される、半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置、特に半導体集積回路装置の入出力回路に設けられる静電気保護回路に有用な半導体装置およびその製造方法に関する。
【０００２】
【背景技術および発明が解決しようとする課題】
半導体装置の微細化に伴い、ＭＯＳトランジスタのソース／ドレイン領域を構成する不純物拡散層の寄生抵抗を小さくするために、不純物拡散層の表面にシリサイド層を設ける技術がよく用いられている。このようにソース／ドレイン領域の寄生抵抗を小さくすることで、ＭＯＳトランジスタのスイッチング速度を大きくでき、高速動作を実現できる。
【０００３】
しかし、半導体集積回路装置の入出力回路に設けられる静電気保護回路において、放電素子としてＭＯＳトランジスタを用いる場合には、ソース／ドレイン領域の寄生抵抗を低減することは、静電放電（ＥＳＤ）耐圧が低下するという問題を有する。このようにＥＳＤ耐圧が低下する主な理由は、ソース／ドレイン領域を構成する不純物拡散層の寄生抵抗が小さくなることで電流集中が生じやすくなり、熱破壊を生じてしまうことにある。
【０００４】
このようなソース／ドレイン領域を構成する不純物拡散層の寄生抵抗の低下に伴うＥＳＤ耐圧の低下を避けるために、放電素子としてのＭＯＳトランジスタのソース／ドレイン領域のシリサイド層を部分的あるいは全面的に形成しない技術が知られている（特開平１−２５９５６０号公報、特開平２−２７１６７３号公報、特開平４−２７１６７４号公報など参照）。
【０００５】
ところで、ゲート電極およびソース／ドレイン領域の両者にシリサイド層を形成する、いわゆるフルサリサイド工程（Ｆｕｌｌ  ＳＡＬＩＣＩＤＥ  Ｐｒｏｃｅｓｓ）を採用する場合に、ゲート電極上にはシリサイド層を形成し、かつドレインジャンクションの近傍にはシリサイド層を形成しないことは、プロセス上の制約から極めて困難である。つまり、ドレインジャンクションの近傍にシリサイド層が形成されないようにすると、シリサイドが形成されないようにするためのサリサイドプロテクションとしてのマスク（たとえば酸化層）が必ずゲート電極上にも形成されてしまう。その結果、ゲート電極上の一部にもシリサイド層が形成されなくなり、シート抵抗が例えばキロオームオーダとなって高速動作が期待できず、また、前記マスクのアライメントずれによりゲート電極上のシリサイド層の大きさが不均一になることから、トランジスタ相互間でゲート抵抗を一定にすることが難しい。
【０００６】
本発明の目的は、ゲート電極上にシリサイド層を有さないデバイスであって、見かけ上のゲート抵抗を小さくできる半導体装置およびその製造方法を提供することにある。
【０００７】
【課題を解決するための手段】
本発明にかかる半導体装置は、
半導体層上に、ゲート絶縁層を介して形成されたゲート電極、
アクティブ領域の前記半導体層に形成された、ソース領域またはドレイン領域を構成する不純物拡散層、および
前記アクティブ領域に存在するゲート電極上に形成された、少なくとも１つのコンタクト部、を含む。
【０００８】
この半導体装置によれば、前記アクティブ領域におけるゲート電極上に少なくとも１つのコンタクト部を有することにより、アクティブ領域においても、コンタクト部を介してゲート電極に所定の電位を供給でき、ゲート抵抗を小さくできる。
【０００９】
本発明の半導体装置は、さらに以下の態様をとることができる。
【００１０】
（１）前記コンタクト部が形成された領域において、前記ゲート電極の下にパッド状絶縁層が形成されている。このパッド状絶縁層が半導体層とコンタクト部との間に存在することにより、コンタクト部を形成する際のストレスなどがゲート絶縁層に与える影響を回避でき、トランジスタ特性を低下させることがない。前記パッド状絶縁層は、上記の機能を充分に達成するために、平面的にみて前記ゲート電極の幅より大きい幅を有することができる。
【００１１】
（２）前記ゲート電極は、前記コンタクト部が形成された領域において、該ゲート電極の幅が他の部分より大きいことが好ましい。このようにすることで、ゲート電極上でのコンタクト部の形成領域が広がり、その形成が容易となる。
【００１２】
（３）さらに、前記ゲート電極に電位を供給するための導電層を有し、該導電層は、前記コンタクト部を介して前記ゲート電極と電気的に接続されていることができる。この導電層を介して、ゲート電極の電気抵抗を実質的に低下させ、高速動作を可能にする。したがって、前記導電層は、前記ゲート電極より導電性が高い物質から構成されることが望ましく、たとえば、前記導電層は、金属配線層からなる。また、前記ゲート電極の電気抵抗をより小さくすることを考慮すれば、前記コンタクト部は、複数設けられ、しかも各コンタクト部は等間隔で配置されることが望ましい。
【００１３】
前記コンタクト部は、前記ゲート電極上に形成されていればよく、その配置は、特に限定されない。コンタクト部の配置の例として、前記ゲート電極のほぼ中心に沿って配置される場合、あるいは、前記ゲート電極の中心から変位して配置される場合がある。
【００１４】
特に、後者の場合、前記コンタクト部は、ソース領域を構成する不純物拡散層側に突出した領域に配置され、そして、前記ゲート電極は、ドレイン領域を構成する不純物拡散層側において、平面的にみて、ほぼ直線をなす形状を有することが望ましい。このように、ドレイン領域側のゲート電極の側面を直線状にすることで、ドレインジャンクションをスムーズに構成でき、静電破壊に至る電界集中の発生を防止できる。
【００１５】
本発明の代表的な態様として、以下の半導体装置を挙げることができる。
【００１６】
第１の態様にかかる半導体装置は、
半導体層、
前記半導体層上に、ゲート絶縁層を介して形成されたゲート電極、
アクティブ領域の半導体層に形成された、ソース領域またはドレイン領域を構成する不純物拡散層、
前記アクティブ領域に存在するゲート電極上に形成された、複数のコンタクト部、
前記コンタクト部が形成された領域において、前記ゲート電極の下に形成されたパッド状絶縁層、および
前記コンタクト部を介して電気的に接続され、前記ゲート電極に電位を供給するための金属配線層、を含む。
【００１７】
第２の態様の半導体装置は、
半導体層、
前記半導体層上に、ゲート絶縁層を介して形成されたゲート電極、
アクティブ領域の半導体層に形成された、ソース領域またはドレイン領域を構成する不純物拡散層、
前記アクティブ領域に存在するゲート電極上に形成された、複数のコンタクト部、
前記コンタクト部が形成された領域において、前記ゲート電極の下に形成されたパッド状絶縁層、および
前記コンタクト部を介して電気的に接続され、前記ゲート電極に電位を供給するための金属配線層、を含み、
前記コンタクト部は、前記ゲート電極の中心からソース領域を構成する不純物拡散層側に変位して配置され、かつ、
前記ゲート電極は、ドレイン領域を構成する不純物拡散層側において、平面的にみて、ほぼ直線をなす形状を有する。
【００１８】
さらに、第２の態様の半導体装置においては、前記ソース領域を構成する不純物拡散層において、隣接するゲート電極上に形成されたコンタクト部は、それぞれ対をなして配置され、かつ、一対のコンタクト部は、単一のパッド状絶縁層の上に配置されることができる。
【００１９】
本発明にかかる半導体装置の製造方法は、以下の工程（ａ）ないし（ｄ）を含むことができる。
【００２０】
（ａ）半導体層のアクティブ領域以外の領域に素子分離領域を形成する工程、（ｂ）前記アクティブ領域の半導体層上に、ゲート絶縁層を介してゲート電極を形成する工程、
（ｃ）前記アクティブ領域の半導体層に、ソース領域またはドレイン領域を構成する不純物拡散層を形成する工程、および
（ｄ）前記アクティブ領域に存在するゲート電極上に、少なくとも１つのコンタクト部を形成する工程。
【００２１】
さらに、上記製造方法においては、前記工程（ａ）において、前記コンタクト部が形成される領域に、前記素子分離領域の形成と同時にパッド状絶縁層が形成されることができる。
【００２２】
前記工程（ｄ）において、前記コンタクト部は、前記ゲート電極および前記不純物拡散層が形成された半導体層上に層間絶縁層を形成し、該層間絶縁層にコンタクトホールを形成し、さらに該コンタクトホールに導電層を埋め込むことにより形成されることができる。
【００２３】
さらに、前記ゲート電極に電位を供給するための導電層を形成する工程を有し、該導電層は、前記コンタクト部を介して前記ゲート電極と電気的に接続されることができる。
【００２４】
また、前記パッド状絶縁層、前記コンタクト部および前記導電層は、前述した半導体装置の特徴を備えるように形成されることができる。
【００２５】
本発明の代表的な第１の態様にかかる半導体装置は、以下の工程（ａ）ないし（ｅ）を含む製造方法によって得ることができる。
【００２６】
（ａ）半導体層のアクティブ領域以外の領域に素子分離領域を形成するとともに、コンタクト部が形成される領域にパッド状絶縁層が形成される工程、
（ｂ）前記アクティブ領域の半導体層上に、ゲート絶縁層を介してゲート電極を形成する工程、
（ｃ）前記アクティブ領域の半導体層に、ソース領域またはドレイン領域を構成する不純物拡散層を形成する工程、
（ｄ）前記アクティブ領域に存在するゲート電極上に、複数のコンタクト部を形成する工程であって、該コンタクト部は、それぞれ前記パッド状絶縁層の上に位置するように形成される工程、および
（ｅ）前記コンタクト部を介して電気的に接続され、前記ゲート電極に電位を供給するための金属配線層を形成する工程。
【００２７】
さらに、第２の態様にかかる半導体装置は、以下の工程を含む製造方法によって得ることができる。すなわち、前記コンタクト部は、前記ゲート電極の中心からソース領域を構成する不純物拡散層側に変位して配置され、かつ、前記ゲート電極は、ドレイン領域を構成する不純物拡散層側において、平面的にみて、ほぼ直線をなす形状を有するようにパターニングされる。
【００２８】
さらに、この製造方法において、前記ソース領域を構成する不純物拡散層をはさんで隣接するゲート電極上に形成されたコンタクト部は、それぞれ対をなして配置され、かつ、一対のコンタクト部は、単一のパッド状絶縁層上に配置されるように形成されることができる。
【００２９】
本発明にかかる半導体集積回路装置は、本発明にかかる半導体装置を有する静電気保護回路を含む。この静電気保護回路は、通常、入出力回路（入力回路、出力回路、入力回路および出力回路を有する回路）に含まれる。
【００３０】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態について説明する。
【００３１】
［第１の実施の形態］
（半導体装置の構造）
図１は、本発明の第１の実施の形態に係る半導体装置を模式的に示す平面図である。図２は、図１に示すＡ−Ａ線に沿った断面図である。図３は、図１に示すＢ−Ｂ線に沿った断面図である。この半導体装置は、入出力回路の静電気保護回路を構成するＭＯＳトランジスタを有し、サリサイドプロテクションによる静電気保護を図ったものである。図１は、単に半導体装置の一部を示し、１つのアクティブ領域において図１に示す構成を繰り返し有することができる。
【００３２】
本実施の形態の半導体装置は、ドープトポリシリコンからなる第１および第２のゲート電極２２，２３を有する。ゲート電極２２は、図２および図３に示すように、シリコン基板１１上に形成されたゲート絶縁層２１およびパッド状絶縁層１３，１４，１５上に配置されている。そして、パッド状絶縁層１３，１４，１５が形成された領域のゲート電極２２上に、それぞれコンタクト部４２，４３，４４が形成されている。さらに、ゲート電極２２は、その各端部が素子分離領域１２を構成する絶縁層上に配置され、ゲート電極２２の各端部にはコンタクト部４１，４５が形成されている。
【００３３】
同様に、ゲート電極２３は、シリコン基板１１上に形成されたゲート絶縁層２１およびパッド状絶縁層１６，１７，１８上に配置されている。そして、パッド状絶縁層１６，１７，１８が形成された領域のゲート電極２３上に、それぞれコンタクト部４７，４８，４９が形成されている。さらに、ゲート電極２３は、その各端部が素子分離領域を構成する絶縁層１２上に配置され、各端部にはコンタクト部４６，５０が形成されている。
【００３４】
第１および第２のゲート電極２２，２３のそれぞれの両側のシリコン基板１１には、ソース領域またはドレイン領域を構成する不純物拡散層（以下、「ソース／ドレイン領域の不純物拡散層」ともいう）２４，２５，２６が形成されている。各々のソース／ドレイン領域の不純物拡散層２４，２５，２６上の一部の領域には、たとえばチタンシリサイド層などのシリサイド層３３，３４，３５が形成されている。シリサイド層３３，３４，３５は、コンタクト部５１，５２，５３により図示せぬ配線層と電気的に接続されている。この配線層は、ソース／ドレイン領域の不純物拡散層２４，２５，２６に電流を供給するためのものである。
【００３５】
シリサイド層３３，３４，３５は、ソース／ドレイン領域の不純物拡散層２４，２５，２６上の一部、より具体的には、不純物拡散層２４，２５，２６上であってゲート電極２２，２３と離れた位置に形成されている。そのため、シリサイド層３３，３４，３５が形成されている領域以外の不純物拡散層２４，２５，２６上、および第１，第２のゲート電極２２，２３上には、サリサイドプロテクションとしての、酸化シリコン層，チッ化シリコン層などのプロテクト絶縁層３１が配置されている。
【００３６】
また、第１ゲート電極２２の下には、複数のパッド状絶縁層（この例では、第１，第２，第３のパッド状絶縁層１３，１４，１５）が形成されている。同様に、第２ゲート電極２３の下には、複数のパッド状絶縁層（この例では、第４，第５，第６のパッド状絶縁層１６，１７，１８）が形成されている。
【００３７】
第１ゲート電極２２におけるパッド状絶縁層１３，１４，１５上に位置する部分は、パッド状絶縁層１３，１４，１５が形成されていない領域のゲート電極２２に比べて幅が大きく、その平面形状が大きく形成されている。同様に、第２ゲート電極２３におけるパッド状絶縁層１６，１７，１８上に位置する部分は、パッド状絶縁層１６，１７，１８が形成されていない領域のゲート電極２３に比べて幅が大きく、その平面形状が大きく形成されている。ゲート電極をこのようにすることで、ゲート電極上でのコンタクト部の形成領域が広がり、その形成が容易となる。
【００３８】
パッド状絶縁層（この例ではパッド状絶縁層１３〜１８）は、コンタクト部（この例ではコンタクト部４２〜４４，４７〜４９）が形成される領域において、ゲート電極（この例ではゲート電極２２，２３）の下に形成されている。パッド状絶縁層がシリコン基板とコンタクト部との間に存在することにより、コンタクト部を形成する際のストレスなどがゲート絶縁層に与える影響を回避でき、トランジスタ特性を低下させることがない。そして、パッド状絶縁層は、上記の機能を充分に達成するために、平面的にみて前記ゲート電極の平面形状より大きいことが好ましい。
【００３９】
第１ゲート電極２２のコンタクト部４１〜４５および第２ゲート電極２３のコンタクト部４６〜５０は、それぞれ等間隔で形成されている。このように、コンタクト部が等間隔で複数設けられることで、ゲート電極により均等に所定の電位を印加できる。
【００４０】
コンタクト部をこのように配置するためには、パッド状絶縁層も等間隔で形成される。すなわち、第１，第２，第３のパッド状絶縁層１３，１４，１５は、互いに所定間隔Ｗ２を隔てて配置されており、第１のパッド状絶縁層１３と第１のゲート電極２２の一端とは間隔Ｗ２を有しており、かつ第３のパッド状絶縁層１５と第１のゲート電極２２の他端とは間隔Ｗ２を有している。第１，第２，第３のパッド状絶縁層１３，１４，１５は、ソース／ドレイン領域の不純物拡散層２４，２５に接する位置に形成され、かつ、シリサイド層３３，３４の相互間に配置されている。
【００４１】
同様に、第４，第５，第６のパッド状絶縁層１６，１７，１８は、互いに所定間隔Ｗ２を隔てて配置されており、第４のパッド状絶縁層１６と第２のゲート電極２３の一端とは間隔Ｗ２を有しており、かつ第６のパッド状絶縁層１８と第２のゲート電極２３の他端とは間隔Ｗ２を有している。また、第４，第５，第６のパッド状絶縁層１６，１７，１８は、ソース／ドレイン領域の不純物拡散層２５，２６に接する位置に形成され、かつ、シリサイド層３４，３５の相互間に配置されている。
【００４２】
第１ゲート電極２２は、コンタクト部４１〜４５により第１金属配線層５５と電気的に接続されている。同様に、第２ゲート電極２３は、コンタクト部４６〜５０により第２金属配線層５７と電気的に接続されている。これらの金属配線層５５，５７は、第１および第２のゲート電極２２，２３に電位を供給するためのものであり、ゲート電極への電流の供給経路を短くするために複数のコンタクト部を介してゲート電極と接続されている。
【００４３】
本実施の形態のＭＯＳトランジスタにおいて、そのサイズを例示すると、全体の幅Ｗ１は５０μｍ程度、パッド状絶縁層の島によって分割された各セグメントの幅Ｗ２は１０μｍ程度である。
【００４４】
（半導体装置の製造方法）
次に、上記半導体装置を製造する方法について図１，図２および図３を参照して説明する。
【００４５】
（１）図２および図３に示すように、まず、シリコン基板１１の表面上にＬＯＣＯＳ法あるいはトレンチアイソレーション法により素子分離領域１２およびパッド状絶縁層１３〜１５，１６〜１７を形成する。ついで、シリコン基板１１上に熱酸化法によりゲート絶縁層２１を形成する。次に、このゲート絶縁層２１上にドープトポリシリコンからなる第１および第２のゲート電極２２，２３を形成する。そして、第１および第２のゲート電極２２，２３をマスクとしてイオン注入することにより、シリコン基板１１に、たとえばＬＤＤ構造を構成する低濃度の不純物拡散層などのエクステンション層（図示せず）が形成される。このエクステンション層は、デバイスの構造によって必要に応じて形成される。
【００４６】
（２）この後、第１および第２のゲート電極２２，２３の両側壁に公知の方法によりサイドウォールスペーサ２７を設ける。さらに、ゲート電極２２，２３およびサイドウォールスペーサ２７をマスクとしてイオン注入することにより、シリコン基板１１にソース／ドレイン領域の不純物拡散層２４，２５，２６が形成される。
【００４７】
（３）次に、第１、第２のゲート電極２２，２３およびソース／ドレイン領域の不純物拡散層２４，２５，２６を含む全面上に、ＣＶＤ（Chemical Vapor Deposition）法によりプロテクト絶縁層のための絶縁層を堆積する。プロテクト絶縁層としては、酸化シリコン、窒化シリコンなどを用いることができる。この後、エッチング加工により所定領域に開口部が形成されて、プロテクト絶縁層３１が形成される。開口部は、後述するシリサイド層３３，３４，３５が形成される領域に形成される。次に、この開口部により露出したソース／ドレイン領域の不純物拡散層２４，２５，２６を含む全面に、チタン層などのシリサイド層のための金属層（図示せず）を堆積する。この後、熱処理を施すことにより、不純物拡散層２４，２５，２６の露出面にシリサイド層３３，３４，３５が形成される。
【００４８】
（４）この後、シリサイド層３３，３４，３５を含む全面に層間絶縁層３２を堆積し、層間絶縁層３２およびプロテクト絶縁層３１にコンタクトホールを設ける。次に、コンタクトホール内および層間絶縁層３２上に所定パターンの金属層を堆積させて、コンタクト部４１〜４５，４６〜５０および金属配線層５５，５７を形成する。
【００４９】
以上の工程で、本実施の形態にかかる半導体装置を形成できる。
【００５０】
第１の実施の形態によれば、第１〜第３のパッド状絶縁層１３〜１５、および第４〜第６のパッド状絶縁層１６〜１８が形成された領域において、ゲート電極２２，２３上にコンタクト部４２〜４４，４７〜４９を設けている。そして、コンタクト部４１〜４５を介して第１ゲート電極２２と第１金属配線層５５とが接続され、同様に、コンタクト部４６〜５０を介して第２ゲート電極２３と第２金属配線層５７とが接続されている。つまり、ゲート電極は、それぞれ複数箇所のコンタクト部において金属配線層と接続されている。
【００５１】
このため、素子分離領域においてゲート電極の端部の１箇所のみにおいて金属配線層とのコンタクトをとっているタイプの半導体装置に比べて、本実施の形態では、ゲート電極の見掛け上の抵抗を低くすることができる。そして、本実施の形態では、ゲート電極上にシリサイド層を形成しないため、シリサイド層をゲート電極上に形成する場合に必要とされるマスク合わせ余裕が不要となることから、その分、ゲート長を短くすることができ、具体的にはゲート長を０．６μｍ以下にすることができる。従って、トランジスタを高速動作させることが可能となるばかりでなく、トランジスタのさらなる高集積化が可能となる。
【００５２】
また、本実施の形態では、ゲート電極上にシリサイド層を形成しないため、シリサイド層の大きさの変動によるゲート抵抗のばらつきが生じることがない。従って、トランジスタの相互でゲート抵抗を一定にすることが可能となり、トランジスタ特性のばらつきを少なくできる。
【００５３】
［第２の実施の形態］
図４は、本発明の第２の実施の形態に係る半導体装置を模式的に示す平面図である。図５は、図４に示すＣ−Ｃ線に沿った断面図である。この半導体装置は、入出力回路の静電気保護回路を構成するＭＯＳトランジスタを有し、サリサイドプロテクションによる静電気保護を図ったものである。以下、主として第１の実施の形態と異なる本実施の形態の特徴部分について説明し、第１の実施の形態にかかる半導体装置と実質的に同じ機能を有する部分には、同一符号を付して説明を省略する。
【００５４】
本実施の形態においては、コンタクト部の形成領域の点で第１の実施の形態と異なる。すなわち、第１の実施の形態では、コンタクト部はゲート電極のほぼ中心に沿って設けられたのに対し、第２の実施の形態では、コンタクト部はソース領域を構成する不純物拡散層側に変位した状態で形成されている。
【００５５】
図４に示すように、第１ゲート電極２２においては、コンタクト部４２，４３，４４は、一方のソース領域を構成する不純物拡散層２４側に変位して設けられている。また、第２ゲート電極２３においては、コンタクト部４７，４８，４９は、他方のソース領域を構成する不純物拡散層２６側に変位して設けられている。具体的には、ゲート電極２２は、コンタクト部４２，４３，４４が形成される領域を含む突出部２２ａ，２２ｂ，２２ｃを有し、同様に、ゲート電極２３は、コンタクト部４７，４８，４９が形成される領域を含む突出部２３ａ，２３ｂ，２３ｃを有する。
【００５６】
図５に示すように、ゲート電極２２の突出部２２ａ，２２ｂ，２２ｃの下には、それぞれパッド状絶縁層１３，１４，１５が形成されている。同様に、ゲート電極２３の突出部２３ａ，２３ｂ，２３ｃの下には、それぞれパッド状絶縁層１６，１７，１８が形成されている。したがって、この半導体装置では、パッド状絶縁層１３，１４，１５および１６，１７，１８は、ゲート電極２２，２３の中心からソース領域側に変位して配置されている。そして、パッド状絶縁層１３，１４，１５および１６，１７，１８上に、ゲート電極２２，２３の突出部２２ａ，２２ｂ，２２ｃおよび２３ａ，２３ｂ，２３ｃが配置され、さらに、これらの突出部上に、コンタクト部４２，４３，４４および４７，４８，４９が配置されている。
【００５７】
このようにコンタクト部をゲート電極からソース領域側に変位させることで、ゲート電極２２，２３は、それぞれ、ドレイン領域を構成する不純物拡散層２５側に突出部分が存在しないように形成されている。したがって、ゲート電極２２，２３は、ドレイン領域を構成する不純物拡散層２５側の側面がほぼ直線状に形成されている。その結果、電界集中が生じやすい凹凸形状を有しないドレインジャンクションを形成できる。
【００５８】
第１金属配線層５５は、コンタクト部４１〜４５と接続されれば特に限定されず、たとえばゲート電極２２およびその突出部２２ａ〜２２ｃと重なるようなパターンを有することができる。同様に、第２金属配線層５７は、コンタクト部４６〜５０と接続されれば特に限定されず、たとえばゲート電極２３およびその突出部２３ａ〜２３ｃと重なるようなパターンを有することができる。
【００５９】
本実施の形態の半導体装置の製造方法は、基本的には第１の実施の形態で述べたと同様の方法を採用できる。そして、パッド状絶縁層、ゲート電極および金属配線層の形成において、これらが所定のパターンを有するようにパターニングされる。
【００６０】
本実施の形態によれば、第１の実施の形態で述べた作用効果に加えて、以下の特徴を有する。すなわち、ドレイン領域を構成する不純物拡散層側において、ゲート電極はほぼ直線的な形状を有するので、ドレインジャンクションをスムーズに構成でき、したがって、静電破壊に至るような電界集中をより確実に回避できる。
【００６１】
（変形例）
図６は、第２の実施の形態の変形例を模式的に示す平面図である。この例では、コンタクト部をゲート電極の中心からソース領域側に変位させて配置する点で上記実施の形態と同様である。第２の実施の形態と同様の部分には同一符号を付して説明する。
【００６２】
この例では、ソース領域を構成する不純物拡散層において、隣接するゲート電極上に形成された複数のコンタクト部は、それぞれ対をなして複数組配置され、かつ、一対のコンタクト部は、それぞれ単一のパッド状絶縁層上に配置されている。
【００６３】
図６では、ソース領域を構成する不純物拡散層２４をはさんでドレイン領域を構成する不純物拡散層２５，２８が配置され、かつ不純物拡散層２４に形成された１対のコンタクト部６２，６４を示す。ゲート電極２２およびこれと隣り合うゲート電極２９には、それぞれソース領域を構成する不純物拡散層２４側に突出する突出部２２ａおよび２９ａが形成されている。これらの隣り合う突出部２２ａ，２９ａの下には、１つのパッド状絶縁層６０が形成されている。このパッド状絶縁層６０は、平面的に見て、少なくとも突出部２２ａおよび２９ａに形成されるコンタクト部６２，６４の領域を含むように形成される。したがって、パッド状絶縁層６０が形成された領域では、ソース領域２４のコンタクト部５１は形成されない。図６中、符号３６は不純物拡散層２８の表面に形成されたシリサイド層を、符号５４はコンタクト部を示す。
【００６４】
この例では、ソース領域２４において隣り合う１対のコンタクト部６２，６４を単一のパッド状絶縁層６０上に形成することで、図４および図５に示す半導体装置に比べてよりコンパクトな構造をとりうる。
【００６５】
本発明は、上記実施の形態に限定されず、本発明の範囲内で種々変更して実施することが可能である。例えば、パッド状絶縁層の相互間の間隔Ｗ２は、デバイスの設計によって変更することが可能であり、アクティブ領域に複数個設けられたパッド状絶縁層の相互間の間隔は、不等間隔にすることも可能である。
【００６６】
また、上記実施の形態では、半導体層として半導体基板を用いているが、これに限らず、例えば、ＳＯＩ基板の半導体層を用いることも可能である。
【００６７】
また、上記実施の形態では、ソース／ドレイン領域の不純物拡散層上の一部の領域にシリサイド層を形成しているが、このようなシリサイド層は本発明の必須要件ではない。従って、本発明は、シリサイド層が形成されていないＭＯＳトランジスタを有することができる。
【００６８】
また、上記本実施の形態では、アクティブ領域に存在するゲート電極の複数箇所に金属配線層とのコンタクト部を形成しているが、アクティブ領域に存在するゲート電極の１箇所にコンタクト部を形成することも可能である。
【００６９】
本発明にかかる半導体装置は、静電気保護回路の少なくとも一部を構成することができる。このような静電気保護回路は、特に限定されず、ＭＯＳトランジスタ，ダイオード，バイポーラトランジスタ，サイリスタなどの少なくともひとつを含んで構成できる。静電気保護回路は、通常、入出力回路（入力回路、出力回路、入力回路および出力回路を有する回路）に含まれる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態にかかる半導体装置を示す平面図である。
【図２】図１に示すＡ−Ａ線に沿った断面図である。
【図３】図１に示すＢ−Ｂ線に沿った断面図である。
【図４】本発明の第２の実施の形態にかかる半導体装置を示す平面図である。
【図５】図４に示すＣ−Ｃ線に沿った断面図である。
【図６】第２の実施の形態の変形例を示す平面図である。
【符号の説明】
１１  シリコン基板
１２  素子分離領域
１３〜１８，６０  パッド状絶縁層
２１  ゲート絶縁層
２２  第１ゲート電極
２３  第２ゲート電極
２４〜２６，２８  ソース／ドレイン領域を構成する不純物拡散層
２７  サイドウォールスペーサ
３１  プロテクト絶縁層
３２  層間絶縁層
３３〜３６  シリサイド層
４１〜５０，６２，６４  コンタクト部
５５，５７  金属配線層
【図１】
0003731643.tif 000002
【図２】
0003731643.tif 000003
【図３】
0003731643.tif 000004
【図４】
0003731643.tif 000005
【図５】
0003731643.tif 000006
【図６】
0003731643.tif 000007