(57)【特許請求の範囲】
【請求項１】
ビデオＲＡＭにおいて、
電源電圧の第１電源と、
接地電圧の第２電源と、
これら第１電源及び第２電源をそれぞれ電圧源とする単位ラッチ回路と、
この単位ラッチ回路を多数有してなるＳＡＭブロックと、
ＳＡＭブロックの周辺回路領域にあってセルアレイ領域への第１電源供給経路に形成された第１電源用のピーク電流抑制手段と、
ＳＡＭブロックのセルアレイ領域にあって各単位ラッチ回路への第２電源供給経路にそれぞれ形成された第２電源用のピーク電流抑制手段と、
を備えることを特徴とするビデオＲＡＭ。
【請求項２】
前記第１電源用及び第２電源用のピーク電流抑制手段が抵抗であることを特徴とする請求項１記載のビデオＲＡＭ。
【請求項３】
セルアレイ領域と、周辺回路領域と、セルアレイ領域に形成される多数の単位メモリセルアレイと、セルアレイ領域に形成されて多数の単位メモリセルアレイにそれぞれ接続されるビット線対と、セルアレイ領域に形成され、そしてビット線対に接続されて多数の単位メモリセルアレイとそれぞれデータ転送を行う多数の単位ラッチ回路からなるＳＡＭブロックと、セルアレイ領域に形成され、各ビット線対ごとに設けられるデータ転送ゲートと、を有するビデオＲＡＭにおいて、
ＳＡＭブロックを挟んで周辺回路領域に形成されて電源電圧を供給する第１及び第２の電源電圧供給線と、
セルアレイ領域に形成され、第１の電源電圧供給線及び第２の電源電圧供給線から各単位ラッチ回路に電源電圧を供給する第３の電源電圧供給線と、
周辺回路領域に形成され、第１及び第２の電源電圧供給線と第３の電源電圧供給線とを接続する第１ピーク電流抑制手段と、
周辺回路領域に形成されて接地電圧を供給する第１の接地電圧供給線と、
セルアレイ領域に形成されて第１の接地電圧供給線と接続し、各単位ラッチ回路に接地電圧を供給する第２の接地電圧供給線と、
各単位ラッチ回路に接続された第２の接地電圧供給線に形成された第２ピーク電流抑制手段と、
を備えることを特徴とするビデオＲＡＭ。
【請求項４】
第１ピーク電流抑制手段及び第２ピーク電流抑制手段を抵抗で形成したことを特徴とする請求項３記載のビデオＲＡＭ。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明はマルチポートメモリに関するもので、特に、ビデオＲＡＭのように、ＲＡＭ（random access memory）とＳＡＭ（serial access memory）との間でデータ転送を行うデュアルポートメモリに関する。
【０００２】
【従来の技術】
ノートブック形のような携帯用コンピュータ等の急速な普及につれて、ビデオＲＡＭの重要性が大きくなっている。ビデオＲＡＭは、ＤＲＡＭの機能に、データの高速伝送が可能なＳＡＭ（シリアルアクセスモメリ）の機能を加え、非同期的に使用できるようにしたデュアルポートメモリである。
【０００３】
このようなビデオＲＡＭは、ＤＲＡＭポートをＣＰＵと接続し、高速のＳＡＭポートをＣＲＴやビデオカメラ等の外部システムと接続可能とすることでシステムに対する応用力に非常に優れているので、その応用範囲が急速に拡大している。そのため、多機能化と、より多い情報量を貯蔵できるように高集積大容量化が進められている。
【０００４】
ビデオＲＡＭのＳＡＭ構成及び転送動作については、ＮＥＣのビデオＲＡＭ製品であるμＰＤ４８２４４５に採用されているようなフルＳＡＭ（full  ＳＡＭ）技術と、ＴＩのビデオＲＡＭ製品であるＴＭＳ５５１６０に採用されているようなハーフＳＡＭ（half  ＳＡＭ）技術とに分けられる。これら一般のビデオＲＡＭにおいて、ＳＡＭに接続されたＳＡＭポートとＲＡＭに接続されたＲＡＭポートとは、データ転送期間を除いて相互独立的に動作する。
【０００５】
図４に、現在一般的なビデオＲＡＭの内部構成をブロック図で概略的に示す。同図のようなブロック構成を有するビデオＲＡＭは、ＩＳＳＣＣ（１９８５年版）にある論文“Ａ  ２５６Ｋ  Dual Port Memory”を参照すると詳しい。
【０００６】
図４に示す構成において、ＲＡＭポート２の構成及び動作は通常のＤＲＡＭと同様である。多数設けられたセンスアンプ４は、メモリセルアレイ６に対し入出力されるＲＡＭデータを感知増幅する回路である。
【０００７】
一点鎖線で示すＳＡＭブロック１０（データレジスタブロックとも称する）は、出力データ数に相当する多数のラッチ回路１０Ａで構成される。各ラッチ回路１０Ａは、ビット線対ＢＬ、バーＢＬ間に対向並列して接続された２個のインバータから構成される。そして、ＳＡＭブロック１０とメモリセルアレイ６との間には、各ビット線ＢＬ、バーＢＬに対しＮＭＯＳトランジスタＴ１、Ｔ２、…、Ｔｎからなるデータ転送ゲートが設けられる。これらデータ転送ゲートは、転送エネーブル信号ＤＴＰにより制御される。
【０００８】
このように構成されたビデオＲＡＭのＳＡＭブロック１０は、５１２×４、５１２×８、あるいは５１２×１６等の容量を有する。すなわち、５１２×４を１Ｍ（Ｍ＝２20）級ビデオＲＡＭでのＳＡＭ容量とすると、５１２×８は２Ｍ級ビデオＲＡＭでのＳＡＭ容量、そして５１２×１６は４Ｍ級ビデオＲＡＭでのＳＡＭ容量といえる。このような容量をもつＳＡＭブロック１０におけるＳＡＭポートへの出力動作は、データ転送ゲートＴ１〜Ｔｎを通じたデータ転送後に行われる。すなわち、５１２×４、５１２×８、５１２×１６等の容量をもつＳＡＭブロック１０全体がエネーブルされてデータが転送された後になる。
【０００９】
したがって、データ転送動作では２Ｋ、４Ｋ、８Ｋ等の容量でデータが転送されることになるが、このように２倍ずつ転送データが増加するにつれて、ＳＡＭブロック１０の各ラッチ回路１０Ａにおける電源電圧端及び接地電圧端でのピーク電流量が増大する。そして、このようなピーク電流は、容量が増えるほど増加する。このピーク電流の増加は、電源電圧端及び接地電圧端で雑音を発生させ、特にトランジスタの論理しきい電圧ＶＴの安定性に影響する。その影響がひどくなると誤動作につながることになる。例えば、ピーク電流による雑音のために、ＳＡＭブロック１０へ転送されるデータの論理が逆転してラッチされてしまうというような現像が発生し得る。このような現像が発生するとビデオＲＡＭの信頼性に影響するので、改善が要求されている。
【００１０】
【発明が解決しようとする課題】
このような従来技術に着目して本発明では、データ転送時のピーク電流量を極力抑制した信頼性のより高いビデオＲＡＭを提供することを目的とする。加えて、ＳＡＭブロックの容量が増加してもピーク電流量を最小限に抑えられるようなビデオＲＡＭの提供を目的とする。
【００１１】
【課題を解決するための手段】
この目的を達成するために本発明では、ビデオＲＡＭにおいて、電源電圧の第１電源と、接地電圧の第２電源と、これら第１電源及び第２電源をそれぞれ電圧源とする単位ラッチ回路と、この単位ラッチ回路を多数有してなるＳＡＭブロックと、ＳＡＭブロックの周辺回路領域にあってセルアレイ領域への第１電源供給経路に形成された第１電源用のピーク電流抑制手段と、ＳＡＭブロックのセルアレイ領域にあって各単位ラッチ回路への第２電源供給経路にそれぞれ形成された第２電源用のピーク電流抑制手段と、を備えることを特徴とする。また、セルアレイ領域と、周辺回路領域と、セルアレイ領域に形成される多数の単位メモリセルアレイと、セルアレイ領域に形成されて多数の単位メモリセルアレイにそれぞれ接続されるビット線対と、セルアレイ領域に形成され、そしてビット線対に接続されて多数の単位メモリセルアレイとそれぞれデータ転送を行う多数の単位ラッチ回路からなるＳＡＭブロックと、セルアレイ領域に形成され、各ビット線対ごとに設けられるデータ転送ゲートと、を有するビデオＲＡＭにおいて、ＳＡＭブロックを挟んで周辺回路領域に形成されて電源電圧を供給する第１及び第２の電源電圧供給線と、セルアレイ領域に形成され、第１の電源電圧供給線及び第２の電源電圧供給線から各単位ラッチ回路に電源電圧を供給する第３の電源電圧供給線と、周辺回路領域に形成され、第１及び第２の電源電圧供給線と第３の電源電圧供給線とを接続する第１ピーク電流抑制手段と、周辺回路領域に形成されて接地電圧を供給する第１の接地電圧供給線と、セルアレイ領域に形成されて第１の接地電圧供給線と接続し、各単位ラッチ回路に接地電圧を供給する第２の接地電圧供給線と、各単位ラッチ回路に接続された第２の接地電圧供給線に形成された第２ピーク電流抑制手段と、を備えることを特徴とする。
【００１２】
【実施例】
以下、本発明の好適な実施例を添付の図面を参照して詳細に説明する。
【００１３】
この実施例では、図４に示した構成と同様の構成をもつビデオＲＡＭに本発明に係るピーク電流抑制手段を設けている。すなわち、図１に示すように、ＳＡＭブロック１０の単位ラッチ回路１０Ａ内にピーク電流抑制手段３０Ａ、３０Ｂを設けたものである。
【００１４】
この例のラッチ回路１０Ａでは、ＰＭＯＳトランジスタ１６及びＮＭＯＳトランジスタ１４が１つのインバータを構成し、ＰＭＯＳトランジスタ２０及びＮＭＯＳトランジスタ１８がもう１つのインバータを構成している。そして、これら２個のインバータの電圧源となる電源電圧Ｖｃｃ端と接地電圧Ｖｓｓ端との間、つまり電源供給経路にピーク電流抑制手段３０Ａ、３０Ｂが設けられている。
【００１５】
ピーク電流抑制手段３０Ａ、３０Ｂは、例えば、ポリシリコン抵抗又は拡散抵抗を用いて構成可能である。つまり、温度変化や電圧変動等にあまり敏感でない素子を用いるのが信頼性の面で好適である。したがって、他にもトランジスタやインピーダンス素子等を利用しても実施可能ではある。さらに、ラッチ回路１０Ａはデータ転送時にビット線ＢＬ、バーＢＬのデータをラッチするが、その際、転送されるデータが以前の転送データと論理逆転する場合の信頼性も確保できなければならない。
【００１６】
このようなピーク電流抑制手段３０Ａ、３０Ｂを備えたラッチ回路１０Ａでは、データ転送ゲートＴ１〜Ｔｎを介してデータ転送が行われる間に電源電圧Ｖｃｃ端から接地電圧Ｖｓｓ端へ流れる電流の発生が遅れることになる。電流消費という点で考えると従来回路の消費電流と同様であるが、ピーク電流については、ピーク電流抑制手段３０Ａ、３０Ｂを経る時間に比例して抑制される。さらに、以前のデータから論理が逆転する場合のようにピーク電流が大きく発生するときでも、ピーク電流抑制手段３０Ａ、３０Ｂの働きで誤データのラッチを防止できる。このようなピーク電流抑制作用は、ピーク電流抑制手段３０Ａ、３０Ｂの抵抗値に応じて調整される。
【００１７】
図２は、図４の構成を基にして、ＳＡＭブロック１０に対し最小限のピーク電流抑制手段３２Ａ〜Ｂ、３４Ａ〜Ｅを備えるようにした例を示している。この例におけるピーク電流抑制手段３２Ａ〜Ｂ、３４Ａ〜Ｅは、よく知られた通常のワード線ストラッピング（strapping ）領域に形成してあり、比較的レイアウトに余裕のある部分に形成することで集積性を向上させている。また、この例のメモリセルアレイは、単位メモリセルアレイ（UNIT MEMORY CELL ARRAY）６Ａ〜Ｄからなり、各単位メモリセルアレイ６Ａ〜Ｄがデータ転送ゲートＴ１〜Ｔ８を介して各単位ラッチ回路１０Ａ〜Ｄとつながれている。
【００１８】
電源電圧Ｖｃｃを供給するパワー線（電源供給線）はＳＡＭブロック１０を挟んでその両側の周辺回路領域にそれぞれ形成され、そして、これらにピーク電流抑制手段３２Ａ、３２Ｂを介してパワー線３６が接続されて各ラッチ回路１０Ａ、１０Ｂ、１０Ｃ、１０Ｄに電源電圧Ｖｃｃが供給されるようになっている。一方、接地電圧Ｖｓｓを供給するパワー線３８は周辺回路領域に形成され、該パワー線３８と連結されるパワー線４０Ａ〜Ｅが各ストラッピング領域に形成されている。そして、これらパワー線４０Ａ〜Ｅにピーク電流抑制手段３４Ａ〜Ｅを介してパワー線４２が接続されて各ラッチ回路１０Ａ〜Ｄに接地電圧Ｖｓｓを供給している。
【００１９】
すなわち、電源電圧Ｖｃｃ端に対するのが第１ピーク電流抑制手段３２Ａ、３２Ｂで、ＳＡＭブロック１０の両側に形成された各パワー線とセルアレイ領域のパワー線３６との間にそれぞれ設けられ、これら第１ピーク電流抑制手段３２Ａ、３２Ｂは周辺回路領域に形成される。そして、接地電圧Ｖｓｓ端に対するのが第２ピーク電流抑制手段３４Ａ〜Ｅで、セルアレイ領域の各パワー線４０Ａ〜Ｅとパワー線４２との間にそれぞれ設けられ、これら第２ピーク電流抑制手段３４Ａ〜Ｅはストラッピング領域に形成される。
【００２０】
このように、各ラッチ回路１０Ａ〜Ｄ内にそれぞれピーク電流抑制手段を設けなくとも、データ転送時に各ラッチ回路１０Ａ〜Ｄ内で発生し得る急激な電流変化による雑音を抑えられる。
【００２１】
図３に示すグラフは、図２の構成をもったビデオＲＡＭのシミュレーション結果で、ピーク電流抑制手段のインピーダンス値、すなわち抵抗値に対するピーク電流量とデータ転送時のデータ論理逆転時間を示している。これより分かるように、ピーク電流抑制手段の抵抗値が大きくなるほどピーク電流量は減る一方、データ論理逆転時間は徐々に増加していく。したがって、これら曲線の交差点ｎ１がピーク電流及びデータ論理逆転時間を考慮した際の最適抵抗値となる（例えば図３では２００Ω）。つまり、この最適抵抗値をもってピーク電流抑制手段を形成するのが適切である。
【００２２】
図１及び図２に示したのは、本発明の一例にすぎず、デバイス特性に応じてピーク電流抑制手段の形成位置を調整する等、その他適宜変更できるものであることは当然理解できるところである。また、図１及び図２に示す電源電圧は、外部供給の外部電源電圧でもチップ内で発生した内部電源電圧でもよいことは勿論である。
【００２３】
【発明の効果】
以上述べてきたように本発明によれば、データ転送における電源電圧端及び接地電圧端での雑音発生を抑制することができて内部回路の動作安定性が格段に向上し、また誤データをラッチする等の誤動作を防止することが可能となる。したがって、ビデオＲＡＭの信頼性向上や大容量化に大きく貢献するものである。
【図面の簡単な説明】
【図１】本発明によるピーク電流抑制手段を備えたビデオＲＡＭの実施例を示す回路図。
【図２】本発明によるピーク電流抑制手段を備えたビデオＲＡＭの他の実施例を示す回路図。
【図３】図２の回路におけるピーク電流抑制手段の抵抗値に対するピーク電流量とデータ論理逆転時間の関係を示したグラフ。
【図４】一般的なビデオＲＡＭの内部構成を示すブロック図。
【符号の説明】
３０Ａ〜Ｂ、３２Ａ〜Ｂ、３４Ａ〜Ｅ  ピーク電流抑制手段
【図１】
0003768558.tif 000002
【図２】
0003768558.tif 000003
【図３】
0003768558.tif 000004
【図４】
0003768558.tif 000005