(57)【特許請求の範囲】
【請求項１】
一導電型の半導体基板上にフィールド酸化形成された第１のゲート絶縁膜と、
前記第１のゲート絶縁膜に接し、かつ第１のゲート絶縁膜よりも膜厚が薄く熱酸化形成された第２のゲート絶縁膜と、
前記第１のゲート絶縁膜及び第２のゲート絶縁膜上に延在して形成されたゲート電極と、
前記ゲート電極の一端に隣接する逆導電型ソース領域と、
チヤネル領域を介して前記ソース領域と対向し、かつ前記第１のゲート絶縁膜下に形成された逆導電型の第１の低濃度ドレイン領域と当該第１の低濃度ドレイン領域より低濃度で、かつ当該ドレイン領域に連なり前記第２のゲート絶縁膜下に形成された逆導電型の第２の低濃度ドレイン領域と、
前記ゲート電極の他端から離間され、かつ前記第２の低濃度ドレイン領域内に含まれる逆導電型の高濃度ドレイン領域と、
前記第１のゲート絶縁膜の一端部から所定間隔を存した位置から前記高濃度ドレイン領域間にまたがる領域であって、前記基板内の所定深さ位置に不純物濃度ピークを有し、基板表面に近い領域で不純物濃度が低くなるように形成された逆導電型の中濃度層を具備することを特徴とした半導体装置。
【請求項２】
前記第１の低濃度ドレイン領域が、少なくとも前記基板内の所定深さ位置に不純物濃度ピークを有し、基板表面に近い領域で不純物濃度が低くなるように形成されていることを特徴とした請求項１に記載の半導体装置。
【請求項３】
一導電型の半導体基板の所定領域に逆導電型の不純物をイオン注入する工程と、
前記基板の所定領域をフィールド酸化して第１のゲート絶縁膜を形成すると共に前記イオン注入された不純物を拡散させて第１のゲート絶縁膜下に逆導電型の第１の低濃度ドレイン領域を形成し、更に当該第１の低濃度ドレイン領域より低濃度で、かつ当該ドレイン領域に連なるように第２のゲート絶縁膜下に逆導電型の第２の低濃度ドレイン領域を形成する工程と、
前記第１のゲート絶縁膜以外の前記基板上に当該第１のゲート絶縁膜に接し、かつ第１のゲート絶縁膜よりも膜厚の薄い第２のゲート絶縁膜を熱酸化形成した後に、第１のゲート絶縁膜から第２のゲート絶縁膜上に跨るようにゲート電極を形成する工程と、
前記ゲート電極の一端に隣接するように逆導電型ソース領域を形成すると共にチャネル領域を介して前記ソース領域と対向し、かつ前記ゲート電極の他端から離間され、かつ前記第２の低濃度ドレイン領域内に含まれるように逆導電型の高濃度ドレイン領域を形成する工程と、
前記第１のゲート絶縁膜の一端部から所定間隔を存した位置から前記高濃度ドレイン領域間にまたがる領域であって、前記基板内の所定深さ位置に不純物濃度ピークを有し、基板表面に近い領域で不純物濃度が低くなるように逆導電型の中濃度層を形成する工程とを具備することを特徴とした半導体装置の製造方法。
【請求項４】
前記中濃度層を形成する工程が、リンイオンを１００ＫｅＶ〜２００ＫｅＶ程度の高加速エネルギーでイオン注入してなることを特徴とした請求項３に記載の半導体装置の製造方法。
【請求項５】
前記中濃度層を形成する工程が、ホトレジストをマスクにして前記第１のゲート絶縁膜から所定間隔離れた位置から前記高濃度ドレイン領域間にまたがる領域にイオン注入してなることを特徴とした請求項３または請求項４のいずれかに記載の半導体装置の製造方法。
【請求項６】
前記中濃度層を形成する工程が、前記第１のゲート絶縁膜の側壁部に形成した側壁絶縁膜をマスクにして当該第１のゲート絶縁膜から所定間隔離れた位置から前記高濃度ドレイン領域間にまたがる領域にイオン注入してなることを特徴とした請求項３または請求項４のいずれかに記載の半導体装置の製造方法。
【請求項７】
前記中濃度層を形成する工程が、前記第１のゲート絶縁膜をマスクにして当該第１のゲート絶縁膜の斜め上方からイオン注入することで、第１のゲート絶縁膜から所定間隔離れた位置から前記高濃度ドレイン領域間にまたがる領域に形成することを特徴とした請求項３または請求項４のいずれかに記載の半導体装置の製造方法。
【請求項８】
前記中濃度層を形成する工程が、前記第１のゲート絶縁膜を被覆するように形成したホトレジストをマスクにして斜め上方からイオン注入することで、第１のゲート絶縁膜から所定間隔離れた位置から前記高濃度ドレイン領域間にまたがる領域に形成することを特徴とした請求項３または請求項４のいずれかに記載の半導体装置の製造方法。
【請求項９】
前記第１及び第２の低濃度ドレイン領域を形成する工程において、前記基板内にイオン注入された不純物がフィールド酸化時に第１のゲート絶縁膜内に取り込まれることを利用して、前記第２の低濃度ドレイン領域の不純物濃度が前記第１の低濃度ドレイン領域の不純物濃度に比して低くなるように形成することを特徴とした請求項３乃至請求項８のいずれかに記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置とその製造方法に関するものであり、更に詳しく言えば、ＬＣＤドライバーやＥＬドライバー等に用いられる高電源電圧（ＨＶ−ＶDD）用の高耐圧ＭＯＳトランジスタの動作耐圧特性の向上を図る技術に関する。
【０００２】
【従来の技術】
以下で、従来例に係わる半導体装置について図１３に示すＬＤＤ型高耐圧ＭＯＳトランジスタの断面図を参照しながら説明する。
【０００３】
図１３において、Ｐ型の半導体基板(Ｐ−Ｓｕｂ）５１上にゲート絶縁膜５２を介してゲート電極５３が形成されている。そして、前記ゲート電極５３の一端に隣接するようにＮ＋型ソース領域５４が形成されており、チャネル領域５５を介して前記ソース領域５４と対向してＮ−型ドレイン領域５６が形成され、更にゲート電極５３の他端から離間され、かつＮ−型ドレイン領域５６に含まれるようにＮ＋型ドレイン領域５７が形成されている。
【０００４】
従来では、高耐圧化（例えば５０Ｖ〜６０Ｖ程度）を図るため、低濃度のＮ−型ドレイン領域５６をおよそ１０００℃〜１１００℃程度の熱拡散により形成し、緩やかな濃度勾配と深く拡散層を形成していた。
【０００５】
【発明が解決しようとする課題】
しかしながら、このような構成としてもソース−ドレイン間電圧（ＢＶＤＳ：ＯＦＦ時の耐圧）は高いが、ドレイン電圧及びゲート電圧が共に高い場合、その動作耐圧であるサステイニング電圧（ＶSUS ：ＯＮ時の耐圧）は高くできなかった。従来では、せいぜい３０Ｖ程度が限界であった。
【０００６】
以下、前述したような動作耐圧の低下が発生するメカニズムについて説明する。
【０００７】
このようなＮチャネル型高耐圧ＭＯＳトランジスタでは、図１４、図１５に示すようにドレイン領域５７をコレクタ（Ｎ＋）、ソース領域５４をエミッタ（Ｎ＋）及び半導体基板５１をベース（Ｐ）とした横型バイポーラトランジスタ６０が寄生的に形成される。ＯＦＦ時の耐圧であるソース−ドレイン間電圧ＢＶＤＳが高くても動作耐圧ＶSUS が低下するのは、この寄生バイポーラトランジスタ６０がＯＮするために引き起こされる。これにより、Ｎチャネル型高耐圧ＭＯＳトランジスタ動作領域が限定され、全域での動作を困難にさせている。
【０００８】
前記バイポーラトランジスタ６０の動作を以下に説明する。
【０００９】
図１４に示すようにゲート電極５３にゲート電圧（ＶG ）（＞Ｖt ：スレッショルド電圧）、ドレイン領域５７にコンタクトするドレイン電極（ＶD ）（》ＶG ）の電圧が印加され、ＭＯＳトランジスタがＯＮ状態になっている場合、以下に述べる正帰還ループ（図１６参照）が形成される。
【００１０】
即ち、▲１▼ドレイン領域５７近傍の空乏層６１で加速されたチャネル領域６２の電子により、空乏層内でアバランシェ増倍が発生し、電子・ホール対が生成される。▲２▼前記ホールが、基板内を流れる（基板電流：ＩSub ）。▲３▼前記基板電流（ＩSub ）が、半導体基板５１内に電位勾配を生み、基板電位を上昇させる。▲４▼ソース領域５４−基板５１間接合が順方向にバイアスされる。▲５▼ソース領域５４から基板５１に電子が注入される。▲６▼注入された電子がドレイン領域５７に到達し、更にアバランシェ増倍を起こす。
【００１１】
このように▲１▼〜▲６▼の正帰還が形成されることにより、大電流が装置内を流れ、装置が破壊される。
【００１２】
従って、Ｎチャネル型高耐圧ＭＯＳトランジスタの設計においては、前述した現象を考慮して条件設定が行われる。先ず、第１に基板電流（ＩSub ）が大きくなると動作耐圧（ＶSUS ）が小さくなるので、基板電流（ＩSub ）を減らすトランジスタ構造とし、第２に実使用領域での基板電流（ＩSub ）を減らすように条件を決定する。
【００１３】
図７は基板電流（ＩSub ）−ゲート電圧（ＶG ）特性図であり、図において、従来のＮチャネル型高耐圧ＭＯＳトランジスタ（図中点線で示す。）では、基板電流（ＩSub ）のダブルハンプ特性が現れ、特にゲート電圧（ＶG ）の高い領域での基板電流（ＩSub ）が上昇している。そのため、図８のドレイン電流（ＩD）−ドレイン電圧（ＶD ）特性図や図９の動作耐圧を示す特性図に示すように動作耐圧（ＶSUS ）が低かった。
【００１４】
前述したようなダブルハンプ特性が現れるのは、高いゲート電圧（ＶG ）領域において、空乏層がＮ＋ドレイン領域近傍まで広がり、そこに電界が集中するためである。
【００１５】
また、動作耐圧（ＶSUS ）の向上を図るため図９に示すようにイオン注入量を増やし、Ｎ−型ドレイン領域の濃度を高めることも考えられるが、図中に白丸で示したように従来の半導体装置では、十分な耐圧の向上が図れなかった。また、逆に図１３に示すＮ−型ドレイン領域５６の端部Ａの濃度も上がるため、空乏層がチャネル領域５５方向に、より広がることによる短チャネル効果の増大、そして基板電流（ＩSub ）のピーク値の増加によるスナップバック現象の増大、更には、ソース−ドレイン間電圧（ＢＶＤＳ）の低下等の問題が発生することになり、従来、動作耐圧の向上を図るための有効な手段がなかった。
【００１６】
従って、本発明では動作耐圧の向上を可能とする半導体装置とその製造方法を提供することを目的とする。
【００１７】
【課題を解決するための手段】
そこで、本発明の半導体装置は、一導電型の半導体基板上にフィールド酸化形成された第１のゲート絶縁膜と、前記第１のゲート絶縁膜に接し、かつ第１のゲート絶縁膜よりも膜厚が薄く熱酸化形成された第２のゲート絶縁膜と、前記第１のゲート絶縁膜及び第２のゲート絶縁膜上に延在して形成されたゲート電極と、前記ゲート電極の一端に隣接する逆導電型ソース領域と、チヤネル領域を介して前記ソース領域と対向し、かつ前記第１のゲート絶縁膜下に形成された逆導電型の第１の低濃度ドレイン領域と当該第１の低濃度ドレイン領域より低濃度で、かつ当該ドレイン領域に連なり前記第２のゲート絶縁膜下に形成された逆導電型の第２の低濃度ドレイン領域と、前記ゲート電極の他端から離間され、かつ前記第２の低濃度ドレイン領域内に含まれる逆導電型の高濃度ドレイン領域と、前記第１のゲート絶縁膜の一端部から所定間隔を存した位置から前記高濃度ドレイン領域間にまたがる領域であって、前記基板内の所定深さ位置に不純物濃度ピークを有し、基板表面に近い領域で不純物濃度が低くなるように形成された逆導電型の中濃度層を具備することを特徴とする。
【００１８】
また、前記第１の低濃度ドレイン領域が、少なくとも前記基板内の所定深さ位置に不純物濃度ピ−クを有し、基板表面に近い領域で不純物濃度が低くなるように形成されていることを特徴とする。
【００２０】
そして、本発明の半導体装置の製造方法は、一導電型の半導体基板の所定領域に逆導電型の不純物をイオン注入する工程と、前記基板の所定領域をフィールド酸化して第１のゲート絶縁膜を形成すると共に前記イオン注入された不純物を拡散させて第１のゲート絶縁膜下に逆導電型の第１の低濃度ドレイン領域を形成し、更に当該第１の低濃度ドレイン領域より低濃度で、かつ当該ドレイン領域に連なるように第２のゲート絶縁膜下に逆導電型の第２の低濃度ドレイン領域を形成する工程と、前記第１のゲート絶縁膜以外の前記基板上に当該第１のゲート絶縁膜に接し、かつ第１のゲート絶縁膜よりも膜厚の薄い第２のゲート絶縁膜を熱酸化形成した後に、第１のゲート絶縁膜から第２のゲート絶縁膜上に跨るようにゲート電極を形成する工程と、前記ゲート電極の一端に隣接するように逆導電型ソース領域を形成すると共にチャネル領域を介して前記ソース領域と対向し、かつ前記ゲート電極の他端から離間され、かつ前記第２の低濃度ドレイン領域内に含まれるように逆導電型の高濃度ドレイン領域を形成する工程と、前記第１のゲート絶縁膜の一端部から所定間隔を存した位置から前記高濃度ドレイン領域間にまたがる領域であって、前記基板内の所定深さ位置に不純物濃度ピークを有し、基板表面に近い領域で不純物濃度が低くなるように逆導電型の中濃度層を形成する工程とを具備することを特徴とする。
【００２１】
また、前記中濃度層を形成する工程が、リンイオンを１００ＫｅＶ〜２００ＫｅＶ程度の高加速エネルギ−でイオン注入してなることを特徴とする。
【００２２】
更に、前記中濃度層を形成する工程が、ホトレジストをマスクにして前記第１のゲ−ト絶縁膜から所定間隔離れた位置から前記高濃度ドレイン領域間にまたがる領域にイオン注入してなることを特徴とする。
【００２３】
また、前記中濃度層を形成する工程が、前記第１のゲ−ト絶縁膜の側壁部に形成した側壁絶縁膜をマスクにして当該第１のゲ−ト絶縁膜から所定間隔離れた位置から前記高濃度ドレイン領域間にまたがる領域にイオン注入してなることを特徴とする。
【００２４】
更に、前記中濃度層を形成する工程が、前記第１のゲ−ト絶縁膜をマスクにして当該第１のゲ−ト絶縁膜の斜め上方からイオン注入することで、第１のゲ−ト絶縁膜から所定間隔離れた位置から前記高濃度ドレイン領域間にまたがる領域に形成することを特徴とする。
【００２５】
また、前記中濃度層を形成する工程が、前記第１のゲ−ト絶縁膜を被覆するように形成したホトレジストをマスクにして斜め上方からイオン注入することで、第１のゲ−ト絶縁膜から所定間隔離れた位置から前記高濃度ドレイン領域間にまたがる領域に形成することを特徴とする。
【００２６】
更に、前記第１及び第２の低濃度ドレイン領域を形成する工程において、前記基板内にイオン注入された不純物がフィールド酸化時に第１のゲ−ト絶縁膜内に取り込まれることを利用して、前記第２の低濃度ドレイン領域の不純物濃度が前記第１の低濃度ドレイン領域の不純物濃度に比して低くなるように形成することを特徴とする。
【００２８】
【発明の実施形態】
以下、本発明の半導体装置とその製造方法の実施形態について図面を参照しながら説明する。
【００２９】
図４において、本発明の第１の実施形態の半導体装置は、一導電型、例えばＰ型の半導体基板（Ｐ−Ｓｕｂ）１上に第１のゲート絶縁膜４及び第２のゲート絶縁膜６が形成され、当該第１のゲート絶縁膜４から第２のゲート絶縁膜６上に跨るようにゲート電極７が形成されている。また、前記ゲート電極７の一端に隣接するように高濃度の逆導電（Ｎ＋）型ソース領域９が形成され、当該ゲート電極７下のチャネル領域を介して前記ソース領域９と対向するように第１の低濃度の逆導電（Ｎ−−）型ドレイン領域５Ａが形成され、当該第１の低濃度のＮ−−型ドレイン領域５Ａに連なるように第２の低濃度のＮ−型ドレイン領域５Ｂが形成され、更に、前記ゲート電極７の他端から離間され、かつ前記第２の低濃度のＮ−型ドレイン領域５Ｂ内に含まれるように高（第３）濃度の逆導電（Ｎ＋）型ドレイン領域１０が形成されている。
【００３０】
このように本発明では、ゲート電極７の他端から前記第３濃度の逆導電（Ｎ＋）型ドレイン領域１０にかけて不純物濃度が高くなるように低濃度の逆導電型ドレイン領域５を形成している。即ち、第１濃度の逆導電（Ｎ−−）型ドレイン領域５Ａから第２濃度の逆導電（Ｎ−）型ドレイン領域５Ｂにかけて不純物濃度が高くなるように低濃度の逆導電型ドレイン領域５は形成されている。
【００３１】
以下、上記半導体装置の製造方法について説明する。
【００３２】
先ず、図１に示すようにＰ型の半導体基板１上のドレイン形成領域上に開口を有するホトレジスト２をマスクにしてＮ型不純物をイオン注入してイオン注入層３を形成する。本工程では、Ｎ型不純物として、例えばリンイオン（31Ｐ+）をおよそ１００ＫｅＶの加速電圧で、およそ４×１０12／ｃｍ2〜６×１０12／ｃｍ2（本実施形態では、６×１０12／ｃｍ2）の注入量でイオン注入している。
【００３３】
続いて、図２に示すように基板１の所定領域をフィールド酸化することで、およそ８００ｎｍの膜厚のフィールド酸化膜から成る第１のゲート絶縁膜４を形成する。本工程では、およそ１０００℃でＮ2雰囲気中で１時間、Ｏ2雰囲気中で５時間フィールド酸化することで、当該フィールド酸化膜を形成している。
【００３４】
そして、本工程において、前記イオン注入層３内のリンイオンが拡散されて、前記第１のゲート絶縁膜４下に第１の低濃度の逆導電（Ｎ−−）型ドレイン領域５Ａが形成され、当該第１の低濃度のＮ−−型ドレイン領域５Ａに連なるように第２の低濃度のＮ−型ドレイン領域５Ｂが形成される。
【００３５】
ここで、本発明の半導体装置は、フィールド酸化膜形成前に低濃度のＮ型ドレイン領域形成用のイオン注入を行い、フィールド酸化膜（第１のゲート絶縁膜４）下と活性領域間に濃度分布を持たせたことを特徴とする。
【００３６】
即ち、図２に示すように周知のＬＯＣＯＳ（Local oxidation of silicon）法により形成された第１のゲート絶縁膜４下を含んだ領域に低濃度のＮ型ドレイン領域５が形成される。当該ドレイン領域５の第１のゲート絶縁膜４下は、当該ドレイン領域５内の他の領域に比べ濃度が低く形成されている。先ず、前記ドレイン領域５の形成領域に前述したようにリンイオン（31Ｐ+ ）を注入量４×１０12／ｃｍ2 乃至６×１０12／ｃｍ2 の条件でイオン注入した後にフィールド酸化を行うことで、前記第１のゲート絶縁膜４の成長部分で酸化時にリンイオン（31Ｐ+ ）が第１のゲート絶縁膜４に取り込まれることにより、当該第１のゲート絶縁膜４下に低濃度化したＮ−−型ドレイン領域５Ａが形成され、該Ｎ−−型ドレイン領域５Ａ（第１のゲート絶縁膜４の他端）からＮ−−型ドレイン領域５Ａより幾分濃度の高いＮ−型ドレイン領域５Ｂが連なるようにして形成される。
【００３７】
尚、上述したように前記ドレイン領域５の形成領域にリンイオン（31Ｐ+ ）をイオン注入し、第１のゲート絶縁膜４の形成領域下にチャネルストッパ層形成用のＰ型不純物をイオン注入した後に、フィールド酸化を行うことで、前記第１のゲート絶縁膜４の成長部分で酸化時にリンイオン（31Ｐ+ ）が第１のゲート絶縁膜４に取り込まれると共に、前記リンイオンと逆導電型のＰ型不純物（例えば、ボロンイオン（11Ｂ+））を注入しておくことで、更に第１のゲート絶縁膜４下に低濃度化したＮ−−型ドレイン領域を形成することができる。更に言えば、本工程は、チャネルストッパ層形成用のＰ型不純物のイオン注入工程を利用しているため、製造工程数が増大することはなく、作業性が良い。
【００３８】
更に、図３に示すように前記基板１上の第１のゲート絶縁膜４以外の領域を熱酸化しておよそ１００ｎｍの膜厚の第２のゲート絶縁膜６を形成した後に、全面に導電膜、例えばポリシリコン膜を形成し、当該ポリシリコン膜を周知のパターニング技術を用いてパターニングすることで、前記第１のゲート絶縁膜４から第２のゲート絶縁膜６に跨るようにおよそ４００ｎｍの膜厚のゲート電極７を形成する。
【００３９】
そして、図４に示すようにソース形成領域及び前記低濃度のドレイン領域５上の所定領域上に開口を有するホトレジスト８をマスクにして、例えばヒ素イオン（75Ａｓ+）をおよそ８０ＫｅＶの加速電圧で、およそ６×１０15／ｃｍ2の注入量でイオン注入し、前記ゲート電極７の一端に隣接するように高濃度のＮ＋型ソース領域９を形成すると共に、ゲート電極７の他端から離間され、かつ前記低濃度（Ｎ−型）ドレイン領域５Ｂに含まれる高（第３）濃度のＮ＋型ドレイン領域１０を形成する。
【００４０】
このようにして形成された半導体装置の濃度分布は、図５に示すようにチャネル側のドレイン端部ＡからＮ＋型ドレイン領域１０に向かって徐々に濃度を高くすることができ、低濃度のＮ型ドレイン領域５の端部Ａの濃度が低くなる（Ｎ−−型ドレイン領域５Ａの濃度がＮ−型ドレイン領域５Ｂの濃度よりも低くなる）ことで、ソース−ドレイン間電圧（ＢＶＤＳ）を確保すると共に、動作耐圧（ＶSUS ）を向上させることができる。
【００４１】
このように本発明の半導体装置は、フィールド酸化前に低濃度のドレイン領域形成用のイオン注入を行うことで、第１のゲート絶縁膜４下と活性領域に濃度分布を持った低濃度のＮ型ドレイン領域５を形成することができ、作業性が良い。
【００４２】
以下、本発明の他の実施形態について説明する。
【００４３】
先ず、第２の実施形態は、前述した第１の実施形態の半導体装置において、更に動作耐圧（ＶSUS ）を上げる場合に有効なものであり、図６に示すようにＮ＋型ドレイン領域１０を取り囲むように当該Ｎ＋型ドレイン領域１０よりも低濃度で、前記Ｎ−型ドレイン領域５Ｂよりも高濃度な（いわゆる中濃度の）Ｎ型層１１を形成することで、より一層の動作耐圧（ＶSUS ）の向上が図れる。
【００４４】
尚、本実施形態の半導体装置の製造方法は、前述した第１の実施形態の半導体装置の製造方法（図１〜図４までの工程）に続いて、図６に示すように例えばリンイオン（31Ｐ+）をおよそ１６０ＫｅＶの加速電圧で、およそ２×１０12／ｃｍ2の注入量でイオン注入することで、当該Ｎ型層１１を形成することができる。
【００４５】
この工程により、チャネル側ドレイン領域端部の濃度をＮ−−型ドレイン領域５Ａにより低濃度に保った状態のまま上記Ｎ型層１１でＮ＋型ドレイン領域１０を取り囲むことができる。  以上説明したように、前記高濃度のＮ＋型ドレイン領域１０を中濃度のＮ型層１１で取り囲み、Ｎ＋型ドレイン領域まで空乏層が伸びることのないようにしたことで、図７に実線で示すように本発明の半導体装置はダブルハンプ特性が消え、高いゲート電圧（ＶG ）領域での基板電流（ＩSub ）を減少させられる。これにより、図８、図９に示すように動作耐圧（ＶSUS ）が向上する。特に、高いゲート電圧（ＶG ）、高いドレイン電流（ＩD ）領域での著しい耐圧向上が図れる。
【００４６】
次に、本発明の第３の実施形態について説明する。
【００４７】
ここで、第３の実施形態の半導体装置の特徴は、図１０に示すように前記第１のゲート絶縁膜４の一端部（ドレイン側）から所定間隔（Ｌ）を介して中濃度のＮ型層１１Ａが形成されていることである。このように第１のゲート絶縁膜４の一端部から所定間隔（Ｌ）を介してＮ型層１１Ａが形成されることで、ゲート電極７端部での電界集中が抑制され、更なる高耐圧化が図れる。
【００４８】
また、上記半導体装置の製造方法は、上記第２の実施形態で説明した図６での工程において、図１０に示すようにゲート絶縁膜４の一端部（ドレイン側）から所定間隔オーバーラップするようにホトレジスト１２を形成した状態で、例えばリンイオン（３１Ｐ＋）をおよそ加速電圧１６０ＫｅＶで、およそ２ラ１０１２／ｃｍ２の注入量でイオン注入することで、前記ゲート絶縁膜４の一端部から所定間隔（Ｌ）を存して前記Ｎ−型ドレイン領域５Ｂ内に含まれるＮ＋型ドレイン領域１０近傍に中濃度のＮ型層１１Ａを形成している。従って、このホトレジスト１２を形成する際の第１のゲート絶縁膜４とのオーバーラップ量を調整することで、第１のゲート絶縁膜４からの間隔（Ｌ）を任意に設定できる。
【００４９】
以下、上述したような第１のゲート絶縁膜４の一端部（ドレイン側）から所定間隔を存して中濃度のＮ型層を形成する場合の他の実施形態について説明する。
【００５０】
先ず、第４の実施形態は、図１１に示すように第１のゲート絶縁膜４の側壁部を被覆するように側壁絶縁膜１３を形成し、この側壁絶縁膜１３をマスクにしてＮ型層形成用のイオン注入を行うことで、上記構成を実現している。
【００５１】
即ち、第１の実施形態で説明した図４の工程後に、全面にＣＶＤ法により絶縁膜を形成した後に、当該絶縁膜を異方性エッチングすることで、ゲート電極７及び第１のゲート絶縁膜４の側壁部に側壁絶縁膜１３を形成する。
【００５２】
そして、前記第１のゲート絶縁膜４及び側壁絶縁膜１３をマスクにして、例えばリンイオン（３１Ｐ＋）をおよそ加速電圧１６０ＫｅＶで、およそ２ラ１０１２／ｃｍ２の注入量でイオン注入することで、前記第１のゲート絶縁膜４の端部から所定間隔（Ｌ）を存して前記Ｎ-型ドレイン領域５Ｂ内に含まれるＮ＋型ドレイン領域１０近傍に中濃度のＮ型層１１Ｂを形成する。
【００５３】
このように第４の実施形態では、第２の実施形態のようにホトレジスト１２を用いる代わりに第１のゲート絶縁膜４の側壁部に形成した側壁絶縁膜１３をマスクの一部として用いているため、ホトレジスト１２を用いるような場合に懸念されるマスク合わせずれに対するＮ型層の形成位置合わせマージンが確保できる。即ち、本実施形態では、側壁絶縁膜形成用の絶縁膜の膜厚によりゲート絶縁膜４の端部からＮ型層１１Ｂが形成されるまでの間隔（Ｌ）が任意に調整できる。
【００５４】
更に、第５の実施形態について説明する。
【００５５】
ここで、第５の実施形態の特徴は、図１２に示すように第１のゲート絶縁膜４をマスクにしてＮ型層形成用のイオン注入を当該第１のゲート絶縁膜４の斜め上方から行うことで、上記構成を実現したことである。
【００５６】
即ち、第１の実施形態で説明した図４の工程後に、第１のゲート絶縁膜４をマスクにして当該第１のゲート絶縁膜４の斜め上方から、例えばリンイオン（３１Ｐ＋）をおよそ加速電圧１６０ＫｅＶで、およそ２ラ１０１２／ｃｍ２の注入量でイオン注入することで、前記第１のゲート絶縁膜４の端部から所定間隔（Ｌ）を存して前記Ｎ−型ドレイン領域５Ｂ内に含まれるＮ＋型ドレイン領域１０近傍に中濃度のＮ型層１１Ｃを形成する。このとき、第１のゲート絶縁膜４の膜厚にもよるが、当該第１のゲート絶縁膜４の斜め上方からのイオン注入角度（尚、本実施形態では、第１のゲート絶縁膜４の垂直方向から３０度傾けてイオン注入している。）を任意に調整することで、第１のゲート絶縁膜４を介したゲート電極７の端部からＮ型層１１Ｃが形成されるまでの間隔（Ｌ）が任意に調整できる。
【００５７】
このように第５の実施形態では、第１のゲート絶縁膜４の斜め上方からイオン注入することで、第１のゲート絶縁膜４の端部から所定間隔（Ｌ）を存してＮ型層１１Ｃを形成することができ、ホトレジスト１２や側壁絶縁膜１３を用いた製造方法に比して製造工程数を削減できる。しかも、イオン注入する際のイオン注入角度を任意に調整するだけで、前記第１のゲート絶縁膜４の端部からＮ型層１１Ｃが形成されるまでの間隔（Ｌ）を任意に調整できるため作業性が良い。
【００５８】
尚、このような斜めイオン注入法を用いるものにおいても、図示した説明は省略するが、上述した第２の実施形態のように前記ホトレジスト１２を用いた状態で、この斜め方向からイオン注入しても良い。更に言えば、ホトレジスト１２の代わりに第３の実施形態のように前記側壁絶縁膜１３を用いた状態で、斜め方向からイオン注入しても良い。
【００５９】
【発明の効果】
本発明によれば、第１のゲート絶縁膜を介したゲート電極下と活性領域との間に不純物濃度の異なる低濃度の逆導電型ドレイン領域が形成されているため、第１のゲート絶縁膜を介したゲート電極の端部への電界集中を抑制することができ、動作耐圧を向上させることができる。
【００６０】
また、前記ゲート電極の他端から離間され、かつ低濃度の逆導電型ドレイン領域内に含まれる高濃度の逆導電型ドレイン領域間にまたがる領域において、基板内の所定深さ位置に不純物濃度ピークを有し、基板表面に近い領域で不純物濃度が低くなる中濃度の逆導電型層が形成されているため、更なる動作耐圧の向上が図れる。
【００６１】
特に、前記第１のゲート絶縁膜の端部から所定間隔離れた位置に前記中濃度の逆導電型層を形成することで、更なる高耐圧化が可能になる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態の半導体装置の製造方法を示す第１の断面図である。
【図２】本発明の第１の実施形態の半導体装置の製造方法を示す第２の断面図である。
【図３】本発明の第１の実施形態の半導体装置の製造方法を示す第３の断面図である。
【図４】本発明の第１の実施形態の半導体装置の製造方法を示す第４の断面図である。
【図５】本発明の第１の実施形態の半導体装置の基板濃度分布を示す図である。
【図６】本発明の第２の実施形態の半導体装置の製造方法を示す断面図である。
【図７】本発明の半導体装置及び従来の半導体装置のおのおのの基板電流（ＩSub ）−ゲート電圧（ＶG ）特性を示す図である。
【図８】本発明の半導体装置及び従来の半導体装置のドレイン電流（ＩD ）−ドレイン電圧（ＶD ）特性を示す図である。
【図９】本発明の半導体装置及び従来の半導体装置の動作耐圧を示す図である。
【図１０】本発明の第３の実施形態の半導体装置の製造方法を示す断面図である。
【図１１】本発明の第４の実施形態の半導体装置の製造方法を示す断面図である。
【図１２】本発明の第５の実施形態の半導体装置の製造方法を示す断面図である。
【図１３】従来の半導体装置を示す断面図である。
【図１４】従来の動作耐圧低下のメカニズムを説明するための半導体装置の断面図である。
【図１５】従来の寄生バイポーラトランジスタの等価回路を示す図である。
【図１６】従来の動作耐圧低下のメカニズムを説明するための正帰還ループを示す図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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