(57)【特許請求の範囲】
【請求項１】
第１導電型半導体基板と、前記半導体基板上に形成された第１導電型半導体領域と、
前記第１導電型半導体領域中に形成された第２導電型の電荷蓄積領域を有し、入射光に応じた電荷を生成して蓄積するフォトダイオードと、
前記第１導電型半導体領域中に形成された第２導電型のゲート領域と、前記ゲート領域中に形成された第１導電型のソース領域及びチャネル領域と、前記第１導電型半導体基板上の、前記第１導電型半導体領域中に形成され、前記第１導電型半導体基板と電気的に接続された第１導電型のドレイン領域とを有し、ゲート領域で受け取った前記フォトダイオードからの電荷に応じた信号出力を生じる接合型電界効果トランジスタと、
前記第１導電型半導体領域上に絶縁膜を介して形成されたゲート電極を有し、前記フォトダイオードで生成、蓄積された電荷を前記接合型電界効果トランジスタのゲート領域に転送する転送ゲートと、
前記第１導電型半導体領域中に形成された第２導電型の電荷排出領域を有し、前記フォトダイオードにおいて過剰に生成された電荷を排出し、また、前記接合型電界効果トランジスタのゲート領域の電位を制御するリセットドレインと、
前記第１導電型半導体領域中の、前記フォトダイオードの電荷蓄積領域と、前記リセットドレインの電荷排出領域との境界領域に形成され、前記フォトダイオードにおいて過剰に生成された電荷を前記リセットドレインの電荷排出領域に導くオーバーフロー制御領域と、
前記第１導電型半導体領域上に絶縁膜を介して形成されたゲート電極を有し、前記接合型電界効果トランジスタのゲート領域と前記リセットドレインの電荷排出領域との電気的な接続状態を制御するリセットゲートと、
を備えたことを特徴とする光電変換素子。
【請求項２】
前記第１導電型半導体基板が、高濃度の第１導電型半導体基板であること、
を特徴とする請求項１記載の光電変換素子。
【請求項３】
前記フォトダイオードは埋込型であり、前記フォトダイオードの第２導電型電荷蓄積領域の半導体表面近傍と、その周囲領域の半導体表面近傍に、高濃度の第１導電型半導体領域が連続して形成され、
前記オーバーフロー制御領域は、半導体内部に形成された、第１導電型または第２導電型半導体領域よりなること、
を特徴とする請求項１または請求項２記載の光電変換素子。
【請求項４】
請求項１から請求項３に記載された光電変換素子を画素として、この画素が二次元マトリクス状に複数配置され、
前記画素の列毎に設けられた複数の垂直信号線と、
前記画素の特定の行を選択して、前記画素からの信号を所望のタイミングで、前記垂直信号線に転送する垂直走査回路と、
前記複数の垂直信号線を順次水平走査して、前記画素からの信号を水平信号線に転送する水平走査回路とを備えていること、
を特徴とする光電変換装置。
【請求項５】
請求項１から請求項３に記載された光電変換素子を各画素として、これを二次元マトリクス状に配置してなる光電変換装置において、
前記各光電変換素子の、接合型電界効果トランジスタのゲート領域とリセットドレインの電荷排出領域とが、水平走査方向に隣り合って交互に配置され、
水平走査方向に交互に配置された、前記各接合型電界効果トランジスタのゲート領域と各リセットドレインの電荷排出領域との境界領域上には、絶縁膜を介して、前記リセットゲートが配置され、
前記各リセットゲートが少なくともリセットゲート配線によって水平走査方向に共通に接続され、
前記リセットドレインの電荷排出領域がリセットドレイン配線によって水平走査方向に共通に接続されていること、
を特徴とする光電変換装置。
【請求項６】
請求項５に記載の光電変換装置において、
前記リセットドレインの電荷排出領域は、その上に形成された層間絶縁膜に設けられたコンタクト穴を介して複数の光電変換素子当り１個の割合で前記リセットドレイン配線に接続されていること、
を特徴とする光電変換装置。
【請求項７】
前記リセットドレインの電荷排出領域を水平走査方向に共通に接続するコンタクト穴が、水平走査方向に配置された光電変換素子、２素子に１個の割合から、２０素子に１個の割合で形成されていること、
を特徴とする請求項６記載の光電変換装置。
【請求項８】
請求項４から請求項７に記載された光電変換装置において、
前記各光電変換素子の、フォトダイオードの電荷蓄積領域とリセットドレインの電荷排出領域とが、垂直走査方向に隣り合って交互に配置され、
垂直走査方向に交互に配置された、前記各フォトダイオードの電荷蓄積領域と各リセットドレインの電荷排出領域との境界領域には、前記オーバーフロー制御領域が形成されていること、
を特徴とする光電変換装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、光電変換素子及び光電変換装置に関するものである。さらに詳しくは、製造歩留まりの高い光電変換素子及び光電変換装置に関するものである。
【０００２】
【従来の技術】
従来より、光電変換装置（固体撮像装置等を含む）の感度を高めるため、各画素で発生した信号を画素内部で増幅してから出力する増幅型光電変換素子が提案されている。
図３２〜図３５は、特開平８−２９３５９１、及び、石田他「１６０万画素増幅型イメージセンサＢＣＡＳＴの開発」、映像情報メディア学会誌、ｖｏｌ．５１，ｎｏ．２，ｐ．２１１（１９９７）に開示されている従来の光電変換素子を示す概略構成図であり、図３２は概略構成平面図、図３３は図３２のＸ１−Ｘ２線に沿った断面図、図３４は図３２のＹ１−Ｙ２線に沿った断面図、図３５は図３２のＹ３−Ｙ４線に沿った断面図である。
【０００３】
図３２〜図３５において、従来の光電変換素子は、入射光に応じた電荷を生成して蓄積するフォトダイオード１と、フォトダイオード１の電荷をそのゲート領域で受け取り、これを増幅して出力する接合型電界効果トランジスタ（以下、「ＪＦＥＴ」という）２と、フォトダイオード１で生成・蓄積された電荷をＪＦＥＴ２のゲート領域に転送する転送ゲート３と、ＪＦＥＴ２のゲート領域の電位を制御するリセットドレイン４と、ＪＦＥＴ２のゲート領域とリセットドレイン４との電気的な接続状態を制御するリセットゲート５とから、主に構成されている。
【０００４】
上記フォトダイオード１、ＪＦＥＴ２、リセットドレイン４は、Ｐ型半導体基板１０上に形成されたＮ型ウエル領域１１中に形成され、転送ゲート３及びリセットゲート５はＮ型ウエル領域１１上に絶縁膜を介して形成されている。
フォトダイオード１は、図３４，図３５に示すように、Ｐ型半導体基板１０上のＮ型ウエル領域１１中に形成されたＰ型電荷蓄積領域１２と、Ｐ型電荷蓄積領域１２上部の半導体表面近傍に形成された、高濃度のＮ型半導体領域１３とを有し、全体として、半導体表面から半導体基板内部に向かって、ＮＰＮＰ型の縦型オーバーフロードレイン構造で埋込型のフォトダイオード（ＮＰＮによって埋込フォトダイオードが構成され、ＰＮＰによってオーバーフロードレイン構造が構成される）が形成されいる。
【０００５】
ＪＦＥＴ２は、図３３，図３４に示すように、Ｎ型ウエル領域１１中に形成された、Ｐ型のゲート領域１５と、このＰ型ゲート領域１５中に形成されたＮ型のソース領域１４及びＮ型チャネル領域１７と、チャネル領域１７を挟んでソース領域１４と向き合う位置に形成されたＮ型ドレイン領域１６とから構成されている。
【０００６】
ＪＦＥＴ２のＮ型ドレイン領域１６は、図３２に示すように、光電変換素子の周囲領域にも形成され、互いに隣接する光電変換素子間の分離領域を兼用している。更に、Ｎ型ドレイン領域１６は、図３３〜図３５に示すようにフォトダイオード１の表面近傍に形成された高濃度のＮ型半導体領域１３、Ｎ型ウエル領域１１と連続して形成されている。従って、フォトダイオード１を構成するＰＮ接合のＮ型領域（１１及び１３）と、ＪＦＥＴのＮ型ドレイン領域１６とは電気的に接続されている。
【０００７】
ＪＦＥＴ２のＰ型ゲート領域１５はＮ型チャネル領域１７を上下から挟むように形成されており、基板バイアス効果を抑えて、ソースフォロワ動作のゲインを高めると同時にゲインばらつきを抑圧する構造となっている。
転送ゲート３は、図３４に示すように、フォトダイオード１のＰ型電荷蓄積領域１２とＪＦＥＴ２のＰ型ゲート領域１５との境界領域上に絶縁膜を介して形成されたゲート電極より構成され、フォトダイオード１のＰ型電荷蓄積領域１２で蓄積された電荷をＪＦＥＴ２のＰ型ゲート領域１５に転送する。
【０００８】
即ち、フォトダイオード１を構成するＰＮ接合のＰ型領域（Ｐ型電荷蓄積領域１２）と、転送ゲート３と、ＪＦＥＴ２のＰ型ゲート領域１５とでＰチャネルＭＯＳトランジスタが構成されている。
リセットドレイン４は、図３３，図３５に示すように、Ｎ型ウエル領域１１中に形成された、Ｐ型電荷排出領域１８より構成され、リセットゲート５を介して、ＪＦＥＴ２のＰ型ゲート領域１５の電位を制御する。
【０００９】
リセットゲート５は、図３３に示すように、ＪＦＥＴ２のＰ型ゲート領域１５とリセットドレイン４のＰ型電荷排出領域１８との境界領域上に絶縁膜を介して形成されたゲート電極より構成され、ＪＦＥＴ２のＰ型ゲート領域１５とリセットドレイン４のＰ型電荷排出領域１８との電気的な接続状態を制御する。
即ち、ＪＦＥＴ２のＰ型ゲート領域１５と、リセットゲート５と、リセットドレイン４のＰ型電荷排出領域１８とでＰチャネルＭＯＳトランジスタが構成されている。
【００１０】
その他、転送ゲート配線２０、リセットゲート配線２１、中継配線２３，リセットドレイン配線２４、垂直信号線２２、ドレイン配線２５も図に示すように形成されている。
図３６〜図３９は、図３２〜図３５に示した光電変換素子を各画素として、これをマトリクス状に配置してなる従来の光電変換装置の要部の概略を示す構成図であり、図３６はその平面図、図３７は図３６のＸ１−Ｘ２線に沿った断面図、図３８は図３６のＹ１−Ｙ２線に沿った断面図、図３９は図３６のＹ３−Ｙ４線に沿った断面図である。
【００１１】
図３６〜図３９に要部を示す従来の光電変換装置おいて、各ＪＦＥＴ２のＮ型ソース領域１４は、垂直信号線２２により、垂直走査方向に共通に接続されている（図３６）。
ＪＦＥＴ２のＮ型ドレイン領域１６は、図３６に示すように、画素の周囲領域に網の目状に連続して形成されている他、層間絶縁膜３３（図３７）に形成されたコンタクト穴３２（図３６）を介してドレイン配線２５により、列毎に垂直走査方向に共通に接続されている。更にこのドレイン配線２５は、画素のマトリクス配置の周囲（上端及び下端）において図示しない配線によって全て共通に接続されている。
【００１２】
このドレイン配線２５は、網の目状に連続して形成されたＮ型ドレイン領域１６の拡散層を金属配線で裏打ち（シャント）して抵抗を下げる為に設けたものであり、画素数の多い光電変換装置（例えば、水平、垂直方向ともに５００から１０００画素以上となる光電変換装置）を構成する場合は、必ず必要である。逆に、画素数が少ない場合は、省略できることがある。
【００１３】
又、図３６に示すように、転送ゲート３は、転送ゲート配線２０により、また、リセットゲート５は、リセットゲート配線２１により、それぞれ水平走査方向に共通に接続されている。
又、図３７，図３９に示すように、リセットドレイン４の電荷排出領域１８は、層間絶縁膜３３に形成されたコンタクト穴３０、中継配線２３、中継配線接続穴３１を介して、リセットドレイン配線２４により、水平走査方向に共通に接続されている。また、このリセットドレイン配線２４はフォトダイオード１以外の部分を遮光する遮光膜を兼用している（図３６）。
【００１４】
図４０は、図３６〜図３９に要部を示した従来の光電変換装置の概略構成を示す回路図である。
図４０において、単位画素となる各光電変換素子は、フォトダイオード１、ＪＦＥＴ２、転送ゲート３、リセットドレイン４、リセットゲート５から構成されている。なお、図３２〜図３５に示したように、フォトダイオード１のＮ型領域はＪＦＥＴ２のドレイン領域（Ｄ）と接続され、また、フォトダイオード１のＰ型領域（Ｐ型半導体領域１２）、転送ゲート３、ＪＦＥＴ２のゲート領域（１５）とでＰチャネルＭＯＳトランジスタが構成され、ＪＦＥＴ２のゲート領域（１５）、リセットゲート５、リセットドレイン４とで同じくＰチャネルＭＯＳトランジスタが構成されている。
【００１５】
図４０中には示されていないが、フォトダイオード１は、縦型オーバーフロードレイン構造により過剰電荷をＰ型半導体基板に排出する機能を有している。
各ＪＦＥＴ２のソース（Ｓ）領域は、マトリクス配置の各列毎に垂直信号線２２ａ〜２２ｄによって共通に接続されている。
各ＪＦＥＴ２のドレイン（Ｄ）領域は、図３６〜図３９に示したように、Ｎ型ドレイン領域１６となる網の目状に連続して形成された拡散層、及びドレイン配線２５を経由して、全画素共通にドレイン電源ＶＤに接続されている。
【００１６】
転送ゲート３は、マトリクス配置の各行毎に、転送ゲート配線２０ａ〜２０ｃによって水平走査方向に共通に接続され、垂直走査回路７に接続されている。そして、垂直走査回路７から送出されるパルスφＴＧ１〜φＴＧ３によって、各行毎に動作するようになっている。
リセットゲート５は、マトリクス配置の各行毎に、リセットゲート配線２１ａ〜２１ｃによって水平走査方向に共通に接続され、更に各リセットゲート配線はマトリクス配置の周囲（左端または右端）において、全て共通に接続されている。そして駆動パルスφＲＧによって、全画素同時に動作するようになっている。
【００１７】
リセットドレイン４は、マトリクス配置の各行毎に、リセットドレイン配線２４ａ〜２４ｃによって水平走査方向に共通に接続され、垂直走査回路７に接続されている。そして、垂直走査回路７から送出されるパルスφＲＤ１〜φＲＤ３によって駆動されるようになっている。
前記ＪＦＥＴ２のソース（Ｓ）を共通に接続する垂直信号線２２ａ〜２２ｄは、一方において、光信号出力転送用ＭＯＳトランジスタＴＳ１〜ＴＳ４を介して、光信号出力蓄積容量ＣＳ１〜ＣＳ４に接続されるとともに、水平選択ＭＯＳトランジスタＴＨＳ１〜ＴＨＳ４を経て、水平信号線２７ａ（信号出力線）に接続されている。
【００１８】
更に、垂直信号線２２ａ〜２２ｄは、他方において、暗出力転送用ＭＯＳトランジスタＴＤ１〜ＴＤ４を介して、暗出力蓄積容量ＣＤ１〜ＣＤ４に接続されるとともに、水平選択ＭＯＳトランジスタＴＨＤ１〜ＴＨＤ４を経て、水平信号線２７ｂ（暗出力線）に接続されている。
上記ＭＯＳトランジスタＴＳ１〜ＴＳ４、及びＴＤ１〜ＴＤ４は駆動パルスφＴＳ及びφＴＤによってそれぞれ動作するようになっている。また、ＭＯＳトランジスタＴＨＳ１〜ＴＨＳ４及び、ＴＨＤ１〜ＴＨＤ４は水平走査回路８から送出されるパルスφＨ１〜φＨ４によって順次動作するようになっている。
【００１９】
水平信号線２７ａ，２７ｂには、出力バッファアンプ２８ａ，２８ｂ及び、水平信号線のリセット用ＭＯＳトランジスタＴＲＨＳ、ＴＲＨＤが接続されている。そしてＭＯＳトランジスタＴＲＨＳ，ＴＲＨＤは、駆動パルスφＲＨによって動作するようになっている。また、水平信号線２７ａ，２７ｂには、寄生容量ＣＨＳ，ＣＨＤが存在する。
【００２０】
又、垂直信号線２２ａ〜２２ｄは、垂直信号線のリセット用ＭＯＳトランジスタＴＲＶ１〜ＴＲＶ４及び定電流源２６ａ〜２６ｄに接続されている。垂直信号線のリセット用ＭＯＳトランジスタＴＲＶ１〜ＴＲＶ４は駆動パルスφＲＶによって動作するようになっている。
図４１は、図４０に示す光電変換装置の動作を説明するためのパルスタイミングチャートである。以下、図４１を参照しながら、図４０に示す従来の光電変換装置の動作について説明する。なお、図３２〜図３５に示したように、単位画素を構成する各光電変換素子の転送ゲート３及びリセットゲート５は、Ｐチャネル型であるため、図４０、図４１においてφＴＧ１〜φＴＧ３及びφＲＧは他のパルスと極性が逆になる。即ち、これらのパルスがローレベルの時に、対応する転送ゲート３またはリセットゲート５が導通（オン）状態となり、これらのパルスがハイレベルの時に遮断（オフ）状態となる。
【００２１】
図４１において、ｔ１１〜ｔ１５までの期間は、第１行目の画素の読み出し動作を示しており、以下ｔ２１〜ｔ２５及びｔ３１〜ｔ３５の期間は、それぞれ第２行目、第３行目に対応している。また、ｔ１１〜ｔ１４のそれぞれは、ｔ１１が行選択動作とＪＦＥＴ２の初期化動作、ｔ１２が初期化後の第１行目のＪＦＥＴ２のソースフォロワ動作、ｔ１３が第１行目のフォトダイオード１からＪＦＥＴ２への信号電荷の転送動作、ｔ１４が信号電荷転送後の第１行目のＪＦＥＴ２のソースフォロワ動作に対応した期間で、この４つの動作は水平帰線期間内に行われる。また、ｔ１５は映像信号出力期間である。
【００２２】
まず、期間ｔ１１の最初で駆動パルスφＲＤ１をハイレベル（駆動パルスφＲＤ２、φＲＤ３はローレベルのまま）にして、第１行目の画素のリセットドレイン４にハイレベルの電圧を、第２行目、第３行目のリセットドレイン４にはローレベルの電圧を印加する。そして、ローレベルのφＲＧが印加され、既に導通（オン）状態になっている、全ての画素のリセットゲート５を経由して、ハイレベルの電圧が第１行目の画素のＪＦＥＴ２のゲート領域に、ローレベルの電圧が第２行目、第３行目の画素のＪＦＥＴ２のゲート領域に伝わり、第１行目のＪＦＥＴ２はオン（選択）状態とされ、２行目以後の各ＪＦＥＴ２はオフ（非選択）状態とされる。
【００２３】
そして、期間ｔ１１の終わりにおいて、駆動パルスφＲＧをハイレベルにして、全ての画素のリセットゲート５を遮断（オフ）状態にすることによって、各ＪＦＥＴ２のゲート領域は、オン（選択）状態、オフ（非選択）状態を保持したまま、フローティング状態とされる。即ち、選択された行のＪＦＥＴ２のゲート領域はハイレベルの電位に、非選択行のＪＦＥＴ２のゲート領域はローレベルの電位に初期化される。
【００２４】
期間ｔ１２においては、駆動パルスφＲＶをローレベルにして、リセット用トランジスタＴＲＶ１〜ＴＲＶ４を遮断（オフ）状態にして、第１行目の各ＪＦＥＴ２がソースフォロワ動作を行う。なお、この期間ｔ１２中において、駆動パルスφＴＤはハイレベルで暗出力転送用ＭＯＳトランジスタＴＤ１〜ＴＤ４は導通（オン）状態となっており、各ＪＦＥＴ２のゲート領域の初期化直後の電位に対応した出力（暗時出力）電圧が暗出力蓄積容量ＣＤ１〜ＣＤ４に充電される。
【００２５】
期間ｔ１３においては、駆動パルスφＴＧ１をローレベル（駆動パルスφＴＧ２、φＴＧ３はハイレベルのまま）にして第１行目の画素の転送ゲート３を導通（オン）状態にし、第１行目のフォトダイオード１で生成・蓄積された信号電荷をＪＦＥＴ２のゲート領域に転送する。なお、信号電荷を転送した後のＪＦＥＴ２のゲート領域の電位は、信号電荷量／ゲート容量の分だけ変化（この場合は上昇）する。
【００２６】
期間ｔ１３の終わりで、駆動パルスφＴＧ１をハイレベルにして転送ゲート３を遮断（オフ）状態にすると、第１行目のフォトダイオード１は、光電変換による次の信号電荷蓄積動作に入る。図４１においてｔＬＩはフォトダイオードの電荷蓄積時間を示している。
期間ｔ１４においては、期間ｔ１２と同様に、駆動パルスφＲＶをローレベルにして、リセット用トランジスタＴＲＶ１〜ＴＲＶ４を遮断（オフ）状態にして、第１行目の各ＪＦＥＴ２がソースフォロワ動作を行う。この期間ｔ１４中において、駆動パルスφＴＳはハイレベルで光信号出力転送用ＭＯＳトランジスタＴＳ１〜ＴＳ４は導通（オン）状態となっており、各ＪＦＥＴ２のゲート領域へ電荷を転送した後の電位に対応した出力（信号出力）電圧が光信号出力蓄積容量ＣＳ１〜ＣＳ４に充電される。
【００２７】
低電流源２６ａ〜２６ｄは、期間ｔ１２及びｔ１４におけるソースフォロワ動作の負荷となり、ＪＦＥＴの動作点と動作速度を制御する。
上記ソースフォロワ動作の電荷増幅率は、光信号出力蓄積容量ＣＳ１〜ＣＳ４とＪＦＥＴのゲート容量Ｃｇとの比（ＣＳ／Ｃｇ）で決まり、数百倍から千倍以上という高い増幅率を得ることが可能である。
【００２８】
また、このソースフォロワ動作は水平帰線期間内に１行毎に行われるため、水平走査（例えばφＨ１〜φＨ４）に同期して１画素毎に増幅される光電変換素子と比べて、増幅動作の時間を長くすることが可能であり、光信号出力蓄積容量ＣＳ１〜ＣＳ４、暗出力蓄積容量ＣＤ１〜ＣＤ４の容量値を大きくすることによって、動作帯域を１桁から２桁狭くできる。従って、増幅動作に伴うノイズを大幅に抑圧することが可能である。
【００２９】
期間ｔ１５においては、水平走査回路８から駆動パルスφＨ１〜φＨ４を順次出力して、光信号出力蓄積容量ＣＳ１〜ＣＳ４及び、暗出力蓄積容量ＣＤ１〜ＣＤ４に蓄積された電荷を、それぞれ水平信号線２７ａ（信号出力線）及び２７ｂ（暗出力線）に転送し、出力バッファアンプ２８ａ，２８ｂを経て、出力端子ＶＯＳ及びＶＯＤから映像信号を出力する。また、駆動パルスφＲＨを順次出力して、水平信号線（２７ａ，２７ｂ）のリセットを行う。
【００３０】
出力端子ＶＯＳ，ＶＯＤから得られた映像信号は、図示しない外部演算回路によって減算処理される。この減算処理は光信号成分（Ｓ）と暗成分（Ｄ）が含まれた出力端子ＶＯＳからの映像信号から、暗成分（Ｄ）のみが含まれた出力端子ＶＯＤからの映像信号を減算するものである。この減算処理（ＶＯＳ−ＶＯＤ）により、光信号成分に応じた映像信号（Ｓ）のみを抽出することができる。
【００３１】
ＶＯＳ，ＶＯＤ両者に含まれる暗成分としては、各ＪＦＥＴ２のしきい値電圧のばらつきによる固定パターンノイズ、リセットドレイン４からリセットゲート５を介してＪＦＥＴ２のゲート領域を初期化した時に発生するリセットノイズ、ＪＦＥＴ２と定電流源（２６ａ〜２６ｄ）によるソースフォロワ動作時に発生する１／ｆノイズ等がある。
【００３２】
即ち、ＶＯＳとＶＯＤを減算処理することにより、上記ノイズ成分を除去した光信号成分のみの映像信号を抽出することができ、Ｓ／Ｎ比が向上する。
以上に示した期間ｔ１１〜期間ｔ１５に対する第１行目の読み出し動作は、期間ｔ２１〜ｔ２５及び期間ｔ３１〜期間ｔ３５において、それぞれ第２行目、第３行目に対して繰り返して、同様に行われる。
【００３３】
このように、フォトダイオード１、ＪＦＥＴ２、転送ゲート３、リセットドレイン４、リセットゲート５を備えた従来の光電変換素子（図３２〜図３５）をマトリクス状に配置して構成した図３６〜図３９及び図４０に示す従来の光電変換装置は、縦型オーバーフロードレイン構造で埋込型のフォトダイオードを採用しているため、暗電流、残像、リセットノイズ、及びブルーミング、スミアが抑圧され、また、光信号出力蓄積容量及び暗出力蓄積容量を負荷としたＪＦＥＴ２の狭帯域ソースフォロワ動作によって、高い電荷増幅率の実現と共に増幅動作時のノイズが抑圧される。さらに、ＶＯＳとＶＯＤを減算処理することによって、ＪＦＥＴ２のしきい値電圧のばらつきによる固定パターンノイズ、ＪＦＥＴ２のゲート領域を初期化した時に発生するリセットノイズ、ソースフォロワ動作時の１／ｆノイズ等が抑圧される。
【００３４】
従って、高感度で低ノイズの（Ｓ／Ｎ比が高い）映像信号を得ることができる。
【００３５】
【発明が解決しようとする課題】
しかしながら、図３２〜図３５に示す従来の光電変換素子を画素として、これを二次元マトリクス状に多数配置して構成した、図３６〜図３９及び図４０に示す従来の光電変換装置は、製造歩留まりが低いという問題点があった。
【００３６】
図３６〜図３９に示す従来の光電変換装置には、ドレイン配線２５が形成されている。このドレイン配線２５は、マトリクス配置の周囲からＪＦＥＴ２のドレイン領域１６となる拡散層を経由して、全ての画素のＪＦＥＴ２にドレイン電圧を供給した場合、寄生抵抗が大きくなって電圧降下が発生し、画素毎にＪＦＥＴ２のドレイン電圧が変化してしまうことを防止するためのものである。
【００３７】
ところで、このドレイン配線２５と垂直信号線２２は同一の製造工程によって形成される。つまり、配線材料となる金属膜を堆積した後、フォトリソ・エッチングの手法により、パターンの転写とエッチング加工を行い垂直信号線２２及びドレイン配線２５が形成される。この２つの配線は、比較的狭い間隔で、垂直走査方向（図３６中、上下方向）に互いに平行に形成されているため、上記各形成工程において、配線間隔と同等以上のパーティクルが付着する虞がある。このようにパーティクルが付着すると、両者が接続して、短絡モードの動作不良を起こす場合があり、製造歩留まりが低下する。
【００３８】
また、図３６〜図３９において、リセットドレイン４の電荷排出領域１８は、層間絶縁膜３３に形成されたコンタクト穴３０、中継配線２３、中継配線接続穴３１を介してリセットドレイン配線２４に接続されている。この構造は、フォトリソ・エッチング工程、絶縁膜と金属膜の堆積工程等を繰り返すことによって形成されるが、これらの工程においてコンタクト穴３０や中継配線接続穴３１のサイズと同等以上のパーティクルが付着する虞もある。このようにパーティクルが付着すると、リセットドレイン４とリセットドレイン配線２４の接続が不完全になる、開放モードの不良を発生する場合がある。
【００３９】
この不良が発生するとＪＦＥＴ２の制御が不可能となり、ノーマリオン型の素子であるＪＦＥＴ２は常にオン状態のまま、ソース領域から垂直信号線２２へ、偽信号を発生し続けることになる。つまり、リセットドレイン４への接続不良が１ヶ所でも発生すると、その画素はもとより、その画素を含む垂直走査方向の画素１列分の映像信号が不良（縦線状の画像欠陥）となり、結果として、光電変換装置の製造歩留まりが低下する。
【００４０】
これら２つのモードによる動作不良は、マトリクス状に配置した光電変換素子の数が多くなるほど顕著となり、水平、垂直方向ともに５００から１０００画素以上となる光電変換装置を形成する場合、歩留まり低下の大きな要因となっていた。
本発明は、上記課題を鑑みて成されたものであり、製造歩留まりの高い光電変換装置を得ることを目的とする。
【００４１】
また、本発明の別の目的は、製造歩留まりの高い光電変換装置を構成することのできる光電変換素子を得ることを目的とする。
【００４２】
【課題を解決するための手段】
本発明のうち請求項１に記載の光電変換素子は、第１導電型半導体基板と、前記半導体基板上に形成された第１導電型半導体領域と、前記第１導電型半導体領域中に形成された第２導電型の電荷蓄積領域を有し、入射光に応じた電荷を生成して蓄積するフォトダイオードと、前記第１導電型半導体領域中に形成された第２導電型のゲート領域と、前記ゲート領域中に形成された第１導電型のソース領域及びチャネル領域と、前記第１導電型半導体基板上の、前記第１導電型半導体領域中に形成され、前記第１導電型半導体基板と電気的に接続された第１導電型のドレイン領域とを有し、ゲート領域で受け取った前記フォトダイオードからの電荷に応じた信号出力を生じる接合型電界効果トランジスタと、前記第１導電型半導体領域上に絶縁膜を介して形成されたゲート電極を有し、前記フォトダイオードで生成、蓄積された電荷を前記接合型電界効果トランジスタのゲート領域に転送する転送ゲートと、前記第１導電型半導体領域中に形成された第２導電型の電荷排出領域を有し、前記フォトダイオードにおいて過剰に生成された電荷を排出し、また、前記接合型電界効果トランジスタのゲート領域の電位を制御するリセットドレインと、前記第１導電型半導体領域中の、前記フォトダイオードの電荷蓄積領域と、前記リセットドレインの電荷排出領域との境界領域に形成され、前記フォトダイオードにおいて過剰に生成された電荷を前記リセットドレインの電荷排出領域に導くオーバーフロー制御領域と、前記第１導電型半導体領域上に絶縁膜を介して形成されたゲート電極を有し、前記接合型電界効果トランジスタのゲート領域と前記リセットドレインの電荷排出領域との電気的な接続状態を制御するリセットゲートとを備えたことを特徴とするものである。
【００４３】
つまり、半導体基板から接合型電界効果トランジスタのドレイン領域までが同一の導電型の半導体で形成されており、電気的に接続されている。従って、請求項１記載の光電変換素子をマトリクス状に多数配置して光電変換装置を構成した場合、半導体基板の裏面に全面に渡ってドレイン電極を形成し、この電極から半導体基板を介して、全ての接合型電界効果トランジスタにドレイン電圧を供給することが可能となり、寄生抵抗が大幅に軽減される。その結果、ドレイン配線を削除することが可能となり、ドレイン配線と垂直信号線との短絡モードによる不良が解消され、製造歩留まりが向上する。
【００４４】
また、請求項１記載の光電変換素子においては、フォトダイオードにおいて過剰に生成された電荷を排出するリセットドレインと、過剰に生成された電荷をリセットドレインに導くオーバーフロー制御領域とが形成され、横型オーバーフロードレイン構造のフォトダイオードが構成されているため、ブルーミング、スミア等のにじみの現象を抑圧することができる。
【００４５】
本発明のうち請求項２に記載の光電変換素子は、請求項１に記載された光電変換素子において、前記第１導電型半導体基板が、高濃度の第１導電型半導体基板であることを特徴とするものである。
【００４６】
従って、請求項１に記載の発明と同様の理由で、ドレイン配線を削除することが可能となり、ドレイン配線と垂直信号線の短絡モードによる不良が解消され、製造歩留まりが向上する。
さらに、第１導電型半導体基板が、高濃度の第１導電型半導体基板であるため、請求項２記載の光電変換素子をマトリクス状に多数配置して光電変換装置を構成した場合、マトリクス配置の周囲の表面側に形成したドレイン電極から、高濃度の半導体基板を経由して、各接合型電界効果トランジスタにドレイン電圧を供給しても、寄生抵抗による電圧降下の問題は発生しない。従って、ドレイン配線を削除することが可能となり製造歩留まりが向上するとともに、半導体基板の裏面に電極を形成する工程が不要となり、製造工程が簡単になる。
【００４７】
本発明のうち請求項３に記載の光電変換素子は、請求項１または請求項２に記載された光電変換素子において、前記フォトダイオードが埋込型であり、前記フォトダイオードの第２導電型電荷蓄積領域の半導体表面近傍と、その周囲領域の半導体表面近傍に、高濃度の第１導電型半導体領域が連続して形成され、前記オーバーフロー制御領域は、半導体内部に形成された、第１導電型または第２導電型半導体領域よりなることを特徴とするものである。
【００４８】
従って、請求項１に記載の発明と同様の理由で、製造歩留まりが向上する。また、第１導電型半導体基板を、高濃度の第１導電型半導体基板とすることによって、請求項２に記載の発明と同様の理由で、製造歩留まりが向上するとともに、製造工程が簡単になる。
さらに、請求項３記載の光電変換素子においては、フォトダイオードの第２導電型電荷蓄積領域とその周囲領域の半導体表面近傍に、高濃度の第１導電型半導体領域が連続して形成され、オーバーフロー制御領域が半導体内部に形成されているため、全体として横型オーバーフロードレイン構造の埋め込みフォトダイオードが構成されている。
【００４９】
従って、オーバーフロー構造によって、ブルーミング、スミア等のにじみの現象を抑圧することができると同時に、埋め込みフォトダイオードによって、ＰＮ接合部に生じる空乏層が半導体表面に達しないため、暗電流が抑圧され、また、電荷が転送された後にフォトダイオードに電荷が残らない（完全転送、または完全空乏化による）ため、残像、リセットノイズを抑えた理想的な特性を得ることができる。
【００５０】
本発明のうち請求項４に記載の光電変換装置は、請求項１から請求項３に記載された光電変換素子を各画素として、この画素が、二次元マトリクス状に複数配置され、前記画素の列毎に設けられた複数の垂直信号線と、前記画素の特定の行を選択して、前記画素からの信号を所望のタイミングで、前記垂直信号線に転送する垂直走査回路と、前記複数の垂直信号線を順次水平走査して、前記画素からの信号を水平信号線に転送する水平走査回路とを備えたことを特徴とするものである。
【００５１】
従って、請求項１から請求項３に記載の発明と同様の理由で、ドレイン配線を削除することが可能となり、ドレイン配線と垂直信号線の短絡モードによる不良が解消され、製造歩留まりが向上する。
なお、請求項２に記載された光電変換素子をマトリクス状に配置してなる光電変換装置は製造工程が簡単になり、請求項３に記載された光電変換素子をマトリクス状に配置してなる光電変換装置は埋め込みフォトダイオードによって、暗電流、残像、リセットノイズを抑圧することができる。
【００５２】
本発明のうち請求項５に記載の光電変換装置は、請求項１から請求項３に記載された光電変換素子を各画素として、これを二次元マトリクス状に配置してなり、前記各光電変換素子の、接合型電界効果トランジスタのゲート領域とリセットドレインの電荷排出領域とが、水平走査方向に隣り合って交互に配置され、前記水平走査方向に交互に配置された、各接合型電界効果トランジスタのゲート領域と各リセットドレインの電荷排出領域との境界領域上には、絶縁膜を介して、前記リセットゲートが配置され、前記各リセットゲートが少なくともリセットゲート配線によって水平走査方向に共通に接続され、前記リセットドレインの電荷排出領域がリセットドレイン配線によって水平走査方向に共通に接続されていることを特徴とするものである。
【００５３】
従って、請求項１から請求項３に記載の発明と同様の理由で、ドレイン配線を削除することが可能となり、ドレイン配線と垂直信号線との短絡モードによる不良が解消され、製造歩留まりが向上する。
なお、請求項２に記載された光電変換素子をマトリクス状に配置してなる光電変換装置は製造工程が簡単になり、請求項３に記載された光電変換素子をマトリクス状に配置してなる光電変換装置は埋め込みフォトダイオードによって、暗電流、残像、リセットノイズを抑圧することができる。
【００５４】
さらに、請求項５記載の光電変換装置は、接合型電界効果トランジスタのゲート領域と、リセットゲートと、リセットドレインの電荷排出領域とで構成されるＭＯＳトランジスタが、水平走査方向に直列に接続された構成となっており、リセットゲートが導通（オン）状態になると、水平走査方向に交互に配置された各接合型電界効果トランジスタのゲート領域と、各リセットドレインの電荷排出領域は、リセットゲートを介して、全て電気的に接続される。
【００５５】
従って、ある画素において、リセットドレインへの接続が不完全となる解放モードの不良が発生しても、水平走査方向に配置された他の画素のリセットドレインから、上記ＭＯＳトランジスタを経由して接合型電界効果トランジスタのゲート領域は正しく制御される。その結果、縦線状の画像欠陥が減少し、製造歩留まりが向上する。
【００５６】
本発明のうち請求項６に記載の光電変換装置は、請求項５に記載の光電変換装置において、前記各リセットドレインの電荷排出領域が、その上に形成された層間絶縁膜に設けられたコンタクト穴を介して複数の光電変換素子当り１個の割合で前記リセットドレイン配線に接続されていることを特徴とするものである。
【００５７】
従って、請求項６記載の光電変換装置は、リセットドレインの電荷排出領域を水平走査方向に共通に接続するためのコンタクト穴が、水平走査方向に配置された複数の光電変換素子当たり１個の割合で形成されている。一般に、半導体集積回路（光電変換装置を含む）におけるコンタクト穴は、接続が不完全となる解放モードの不良を発生する場合と、下地（コンタクト穴の前に形成された各半導体領域や配線等）のパターン形状が不完全であるために、目標と異なる部位に接続する短絡モードの不良を発生する場合がある。従って、リセットドレインへのコンタクト穴の数自体を減らすことによって、上記短絡モードの不良が減少し、製造歩留まりが向上する。
【００５８】
本発明のうち請求項７に記載の光電変換装置は、請求項６に記載された光電変換装置において、前記リセットドレインの電荷排出領域を水平走査方向に共通に接続するコンタクト穴が、水平走査方向に配置された光電変換素子、２素子に１個の割合から、２０素子に１個の割合で形成されていることを特徴とするものである。
【００５９】
従って、請求項６に記載の発明と同様の理由で、コンタクト穴を介した短絡モードの不良が減少し、製造歩留まりが向上する。
なお、リセットドレインへのコンタクト穴を減らすことによって、上記不良発生率は減少するが、コンタクト穴の数を無条件に減らすことは必ずしも好ましくない。
【００６０】
これは、リセットドレインへのコンタクト穴が形成されていない光電変換素子が、水平走査方向に、多数、連続して配置された場合、その中央部分の接合型電界効果トランジスタは、数多くのＭＯＳトランジスタ（接合型電界効果トランジスタのゲート領域とリセットゲートとリセットドレインの電荷排出領域で構成され、水平走査方向に直列に接続されたもの）を経由して、ゲート領域が制御されることになり、その経路の寄生抵抗や寄生容量が増加して、動作速度が遅くなってしまうからであり、また、途中の経路に、上記ＭＯＳトランジスタ自体の不良が２カ所以上発生すると、その間の接合型電界効果トランジスタが制御できなくなって、歩留まりが低下してしまうからである。
【００６１】
請求項７記載の光電変換装置は、リセットドレインの電荷排出領域を水平走査方向に共通に接続するためのコンタクト穴が、２素子に１個の割合から、２０素子に１個の割合で形成されているため、動作速度に対する影響が少なく、製造歩留まりの高い光電変換装置が得られる。
本発明のうち請求項８に記載の光電変換装置は、請求項４から請求項７に記載された光電変換装置において、前記各光電変換素子の、フォトダイオードの電荷蓄積領域とリセットドレインの電荷排出領域とが、垂直走査方向に隣り合って交互に配置され、前記垂直走査方向に交互に配置された、各フォトダイオードの電荷蓄積領域と各リセットドレインの電荷排出領域との境界領域には、前記オーバーフロー制御領域が形成されていることを特徴とするものである。
【００６２】
従って、請求項１から請求項３に記載の発明と同様の理由で、ドレイン配線を削除することが可能となり、ドレイン配線と垂直信号線との短絡モードによる不良が解消され、製造歩留まりが向上する。
なお、請求項２に記載された光電変換素子をマトリクス状に配置してなる光電変換装置は製造工程が簡単になり、請求項３に記載された光電変換素子をマトリクス状に配置してなる光電変換装置は埋め込みフォトダイオードによって、暗電流、残像、リセットノイズを抑圧することができる。
【００６３】
さらに、請求項８記載の光電変換装置は、フォトダイオードの電荷蓄積領域とリセットドレインの電荷排出領域とが、垂直走査方向に隣り合って交互に配置され、両者の境界領域には、オーバーフロー制御領域が形成されている。
つまり、ある画素のフォトダイオードに強い光が入射して、過剰に電荷が生成した場合、この過剰電荷を排出するリセットドレインと、過剰電荷をリセットドレインに導くオーバーフロー制御領域が、垂直走査方向に２カ所あり、１つのフォトダイオードに対して、２つの経路でオーバーフロー動作が可能となっている。
【００６４】
従って、光電変換装置の構成や駆動法上の制約により、たとえ一方の経路が一時的にオーバーフロー動作を停止する場合においても、他方の経路にてオーバーフロー動作が行われるため、ブルーミング、スミア等のにじみの現象を抑圧することができる。
【００６５】
【発明の実施の形態】
以下、本発明の実施の形態を添付図面を参照して説明する。なお、各図中、同一符号は同一または相当部分を示し、重複する説明は省略する。
【００６６】
〔実施形態１〕
図１〜図４は、本発明の実施形態１による光電変換素子の概略を示す構成図であり、図１はその平面図、図２は図１のＸ１−Ｘ２線に沿った断面図、図３は図１のＹ１−Ｙ２線に沿った断面図、図４は図１のＹ３−Ｙ４線に沿った断面図である。
【００６７】
図１〜図４において、実施形態１による光電変換素子は、入射光に応じた電荷を生成して蓄積する埋込型のフォトダイオード１と、フォトダイオード１の電荷をそのゲート領域で受け取り、これを増幅して出力する接合型電界効果トランジスタ（以下、「ＪＦＥＴ」という）２と、フォトダイオード１で生成・蓄積された電荷をＪＦＥＴ２のゲート領域に転送する転送ゲート３と、フォトダイオード１で過剰に生成された電荷を排出し、また、ＪＦＥＴ２のゲート領域の電位を制御するリセットドレイン４と、フォトダイオード１で過剰に生成された電荷をリセットドレイン４に導くオーバーフロー制御領域６ａと、ＪＦＥＴ２のゲート領域とリセットドレイン４との電気的な接続状態を制御するリセットゲート５とから、主に構成されている。
【００６８】
上記フォトダイオード１、ＪＦＥＴ２、リセットドレイン４、オーバーフロー制御領域６ａは、高濃度のＮ型半導体基板１００上に形成されたＮ型半導体領域１０１中に形成され、転送ゲート３及びリセットゲート５はＮ型半導体領域１０１上に絶縁膜を介して形成されている。
フォトダイオード１は、図３，図４に示すように、高濃度のＮ型半導体基板１００上のＮ型半導体領域１０１中に形成されたＰ型電荷蓄積領域１２と、Ｐ型電荷蓄積領域１２上部の半導体表面近傍に形成された、高濃度のＮ型半導体領域１３とから構成され、入射光に応じた電荷を生成して蓄積する。
【００６９】
ＪＦＥＴ２は、図２，図３に示すように、Ｎ型半導体領域１０１中に形成された、Ｐ型のゲート領域１５と、このＰ型ゲート領域１５中に形成されたＮ型のソース領域１４及びＮ型チャネル領域１７と、チャネル領域１７を挟んでソース領域１４と向き合う位置に形成されたＮ型ドレイン領域１６とから構成され、フォトダイオード１の電荷をゲート領域で受け取り、これを増幅して出力する。
【００７０】
ＪＦＥＴ２のＮ型ドレイン領域１６は、図１に示すように、光電変換素子の周囲領域（転送ゲート３とリセットゲート５下部の半導体表面近傍を除く）にも形成され、互いに隣接する光電変換素子間の分離領域を兼用している。更に、Ｎ型ドレイン領域１６は、図３，図４に示すように、フォトダイオード１の表面近傍に形成された、高濃度のＮ型半導体領域１３と連続して形成されている。また、フォトダイオード１を構成するＰＮ接合のＮ型領域（１３、１０１）と、ＪＦＥＴ２のＮ型ドレイン領域１６とは電気的に接続された構成となっている。さらに、Ｎ型ドレイン領域１６は、Ｎ型半導体領域１０１を介して、高濃度のＮ型半導体基板１００と電気的に接続されている（図３）。
【００７１】
ＪＦＥＴ２のＰ型ゲート領域１５はＮ型チャネル領域１７を上下から挟むように形成されており、ソースフォロワ動作のゲインを高めると同時にゲインばらつきを抑圧する構造となっている。
転送ゲート３は、図３に示すように、フォトダイオード１のＰ型電荷蓄積領域１２とＪＦＥＴ２のＰ型ゲート領域１５との境界領域上に絶縁膜を介して形成されたゲート電極より構成され、フォトダイオード１のＰ型電荷蓄積領域１２で蓄積された電荷をＪＦＥＴ２のＰ型ゲート領域１５に転送する。
【００７２】
即ち、フォトダイオード１を構成するＰＮ接合のＰ型領域（Ｐ型電荷蓄積領域１２）と、転送ゲート３と、ＪＦＥＴ２のＰ型ゲート領域１５とでＰチャネルＭＯＳトランジスタが構成されている。
リセットドレイン４は、図２，図４に示すように、Ｎ型半導体領域１０１中に形成された、Ｐ型電荷排出領域１８より構成され、フォトダイオード１で過剰に生成された電荷を排出し、また、リセットゲート５を介して、ＪＦＥＴ２のＰ型ゲート領域１５の電位を制御する。
【００７３】
リセットゲート５は、図２に示すように、ＪＦＥＴ２のＰ型ゲート領域１５とリセットドレイン４のＰ型電荷排出領域１８との境界領域上に絶縁膜を介して形成されたゲート電極より構成され、ＪＦＥＴ２のＰ型ゲート領域１５とリセットドレイン４のＰ型電荷排出領域１８との電気的な接続状態を制御する。
即ち、ＪＦＥＴ２のＰ型ゲート領域１５と、リセットゲート５と、リセットドレイン４のＰ型電荷排出領域１８とでＰチャネルＭＯＳトランジスタが構成されている。
【００７４】
又、オーバーフロー制御領域６ａは、図４に示すように、フォトダイオード１のＰ型電荷蓄積領域１２とリセットドレイン４のＰ型電荷排出領域１８との境界領域の半導体内部に形成されたＰ型半導体領域からなり、フォトダイオード１で過剰に生成された電荷をリセットドレイン４の電荷排出領域１８に導くオーバーフロー動作を制御する。また、オーバーフロー制御領域６ａ上部の半導体表面近傍には、高濃度のＮ型半導体領域１６（ＪＦＥＴ２のＮ型ドレイン領域１６と同一）が形成されいる。
【００７５】
即ち、図４に示すように、フォトダイオード１のＰ型電荷蓄積領域１２、Ｐ型オーバーフロー制御領域６ａ、リセットドレインのＰ型電荷排出領域１８を、それぞれ、ソース領域、チャネル領域、ドレイン領域とし、高濃度のＮ型半導体領域１６及びＮ型半導体領域１０１をゲート領域とした、ＰチャネルＪＦＥＴ２００が形成されている。
【００７６】
このＰチャネルＪＦＥＴ２００は、フォトダイオード１が標準的な動作をしている場合はカットオフ（遮断）状態にあり、フォトダイオード１に強い光が入射して、Ｐ型電荷蓄積領域１２に一定量以上の電荷（この場合は正孔による正電荷）が蓄積されると、つまり、Ｐ型電荷蓄積領域１２の電位があるレベル以上に上昇すると、導通（オン）状態となるように形成されている。
【００７７】
従って、フォトダイオード１で過剰に生成された電荷は、Ｐ型電荷蓄積領域１２からオーバーフロー制御領域６ａを経由して、リセットドレイン４のＰ型電荷排出領域１８に流出する。この過剰電荷は、層間絶縁膜３３に形成されたリセットドレイン用コンタクト穴３０、中継配線２３、中継配線接続穴３１を経由して、リセットドレイン配線２４から排出される。
【００７８】
オーバーフロー制御領域６ａ上部の半導体表面近傍に形成された高濃度のＮ型半導体領域１６（ＪＦＥＴ２のＮ型ドレイン領域１６と同一）は、フォトダイオード１の表面近傍に形成された、高濃度のＮ型半導体領域１３と連続して形成されている。
従って、フォトダイオード１のＰ型電荷蓄積領域１２の半導体表面近傍は、周囲領域も含めて、高濃度のＮ型半導体領域（１３及び１６）で覆われた構造となり、埋込型のフォトダイオードが構成されている。
【００７９】
なお、フォトダイオード１の転送ゲート３側の端部及び転送ゲート３下部には、図３に示すように、構造上、高濃度のＮ型半導体領域（１３及び１６）が形成されていないが、埋込型フォトダイオードの性能（半導体表面の非空乏化による低暗電流特性）は保持される。これは、フォトダイオード１が光電変換によって信号電荷の蓄積動作を行っている期間中は、転送ゲート３は遮断（オフ）状態で、ハイレベルのパルス電圧が印加されており、結果として、この領域の半導体表面近傍に電子が誘起され、高濃度のＮ型半導体領域が形成されるためである。
【００８０】
これに対して、従来より用いられている、ＭＯＳ型のゲート電極によってオーバーフロー動作を制御する横型オーバーフロードレイン構造では、光電変換動作時おいても、フォトダイオード周囲の上記ＭＯＳゲート電極端部の半導体表面が空乏化するため、暗電流が増加してしまうという問題点があった。
つまり、図１〜図４に示す実施形態１の光電変換素子において、横型オーバーフロードレイン構造で、同時に、埋込型のフォトダイオードが実現されているのは、オーバーフロー制御領域６ａが半導体内部に形成され、表面近傍に高濃度の半導体領域（１３，１６）が形成されているためである。
【００８１】
このように、フォトダイオード１は、ＪＦＥＴ型の横型オーバーフロードレイン構造を備えた、埋込型のフォトダイオードとなっている。従って、このフォトダイオード１は、従来の光電変換素子（図３２〜図３５）における縦型オーバーフロードレイン構造の埋込型フォトダイオードと同様、そのオーバーフロー構造によって、ブルーミング、スミア等のにじみの現象を抑圧することができるとともに、埋め込みフォトダイオードによって、ＰＮ接合部に生じる空乏層が半導体表面に達しないため、暗電流が抑圧される。また、電荷が転送された後にフォトダイオード１に電荷が残らない（完全転送、または完全空乏化による）ため、残像、リセットノイズを抑えた理想的な特性が得られる。
【００８２】
なお、フォトダイオード１のＰ型電荷蓄積領域１２と、Ｐ型オーバーフロー制御領域６ａは同一の製造工程で形成することがより好ましい。これは、フォトダイオード１のＰ型電荷蓄積領域１２とＰ型オーバーフロー制御領域６ａの接続部に不純物濃度の不連続性が発生せず（両者がオーバーラップすることによる高濃度領域が発生せず）、Ｐ型電荷蓄積領域１２の完全空乏化特性が得やすくなると同時に、製造工程が簡単になるためである。
【００８３】
その他、転送ゲート配線２０、リセットゲート配線２１、中継配線２３，リセットドレイン配線２４、垂直信号線２２も図に示すように形成されている。
以上のように、実施形態１による光電変換素子においては、ＪＦＥＴ２のＮ型ドレイン領域１６が高濃度のＮ型半導体基板１００と電気的に接続されている。従って、本光電変換素子をマトリクス状に多数配置して、光電変換装置を構成し、マトリクス配置の周囲に形成したドレイン電極（図示省略）から、高濃度のＮ型半導体基板１００を経由して、各ＪＦＥＴ２にドレイン電圧を供給しても、寄生抵抗による電圧降下の問題は発生しない。これは、高濃度の半導体基板１００の厚さは、ドレイン領域を形成している高濃度の拡散層１６の接合深さと比べ、２桁程度（またはそれ以上）厚いため、寄生抵抗が大幅に軽減されるためである。
【００８４】
その結果、従来の光電変換装置（図３６〜図３９）において形成していたドレイン配線２５を削除することが可能となり、ドレイン配線２５と垂直信号線２２との短絡モードによる不良が解消され、製造歩留まりが向上する。
また、ドレイン配線２５を削除することによって、垂直信号線２２を光電変換素子周囲の分離領域上に形成することが可能となり、フォトダイオード１の受光開口率が増加し、感度が向上する。
【００８５】
さらに、この実施形態１では、従来の光電変換素子（図３２〜図３５）におけるＰ型半導体基板１０に代えて、反対導電型のＮ型半導体基板１００が用いられているため、光電変換によりフォトダイオード１深部で発生した電荷（正孔）も、半導体基板１００に吸収されずに、フォトダイオード１のＰ型電荷蓄積領域１２に蓄積されるようになり、感度（特に波長の長い光に対する感度）が向上する。
【００８６】
〔実施形態２〕
図５は、本発明の実施形態２による光電変換素子を示す部分断面図である。本光電変換素子の構成は、図１〜図４に示す実施形態１による光電変換素子とＹ３−Ｙ４線に沿った断面図（図４）において異なっており、他の部分の構成は実施形態１の光電変換素子と同一である。
【００８７】
即ち、図５において、実施形態２による光電変換素子は、オーバーフロー制御領域が低濃度のＮ型半導体領域６ｂによって形成されている点が、実施形態１の光電変換素子と異なっている。
また、実施形態１の光電変換素子と同様に、このオーバーフロー制御領域６ｂ上部の半導体表面近傍には、高濃度のＮ型半導体領域１６（ＪＦＥＴ２のＮ型ドレイン領域１６と同一）が形成され、フォトダイオード１の表面近傍に形成された、高濃度のＮ型半導体領域１３と接続されている。
【００８８】
従って、この実施形態２による光電変換素子のフォトダイオード１は、ＰＮＰ型の横型オーバーフロードレイン構造を備えた、埋め込みフォトダイオードとなっており、ブルーミング、スミア等のにじみの現象を抑圧することができるとともに、暗電流、残像、リセットノイズを抑えた理想的な特性が得られる。
なお、ＰＮＰ型の横型オーバーフロー構造の場合、フォトダイオード１に強い光が入射して、Ｐ型電荷蓄積領域１２の電位が上昇し、リセットドレイン４の電荷排出領域１８との電位差が一定値を越えた時に、ＰＮＰ構造にパンチスルー現象が生じて、オーバーフロー（過剰電荷がリセットドレインに流出する）動作が行われる。
【００８９】
従って、オーバーフロー動作は、リセットドレイン４の電荷排出領域１８の電位にも依存する。この電位は、ＪＦＥＴ２を制御するため、ハイレベルとローレベルの２つの値をとるが、実際の動作中においてはほとんどの期間ローレベルにあるため、このローレベルの電位に対してオーバーフロー動作（パンチスルー現象）が生ずるように、オーバーフロー制御領域６ｂが形成される。
【００９０】
つまり、本光電変換素子は、リセットドレイン４の電荷排出領域１８に印加するローレベル側のパルス電圧値を調整することによって、オーバーフロー動作を制御することができる。
【００９１】
本光電変換素子をマトリクス状に多数並べて光電変換装置を構成した場合は、実施形態１の光電変換素子の場合と同様、ドレイン配線を削除することが可能となり、ドレイン配線と垂直信号線との短絡モードによる不良が解消され、製造歩留まりが向上する。
〔実施形態３〕
図６は、本発明の実施形態３による光電変換素子を示す部分断面図である。本光電変換素子の構成は、図１〜図４に示す実施形態１による光電変換素子とＹ３−Ｙ４線に沿った断面図（図４）において主に異なっており、他の部分の構成は実施形態１の光電変換素子とほぼ同一である。
【００９２】
図６において、実施形態３による光電変換素子は、Ｎ型半導体領域１０１を低濃度のＮ型半導体領域とし、オーバーフロー制御領域６ｃをこの低濃度のＮ型半導体領域１０１で形成している点が、実施形態１の光電変換素子と異なっている。
また、実施形態１の光電変換素子と同様に、このオーバーフロー制御領域６ｃ上部の半導体表面近傍には、高濃度のＮ型半導体領域１６（ＪＦＥＴ２のＮ型ドレイン領域１６と同一）が形成され、フォトダイオード１の表面近傍に形成された、高濃度のＮ型半導体領域１３と接続されている。
【００９３】
従って、この実施形態３による光電変換素子のフォトダイオード１は、ＰＮＰ型の横型オーバーフロードレイン構造を備えた、埋め込みフォトダイオードとなっており、ブルーミング、スミア等のにじみの現象を抑圧することができるとともに、暗電流、残像、リセットノイズを抑えた理想的な特性が得られる。
なお、実施形態３の光電変換素子は、低濃度のＮ型半導体領域１０１がオーバーフロー制御領域６ｃを兼ねるため、製造工程が簡単になる。
【００９４】
また、Ｎ型半導体領域１０１が低濃度に形成されることによって、フォトダイオード１のＰ型電荷蓄積領域１２とＮ型半導体領域１０１との間に形成されるＰＮ接合の空乏層幅が深さ方向に広がるため、光電変換動作において、隣り合うフォトダイオード１間のクロストークが減少する。
【００９５】
実施形態３の光電変換素子をマトリクス状に多数並べて光電変換装置を構成した場合は、実施形態１の光電変換素子の場合と同様、ドレイン配線を削除することが可能となり、ドレイン配線と垂直信号線との短絡モードによる不良が解消され、製造歩留まりが向上する。
〔実施形態４〕
図７〜図１０は、実施形態１（図１〜図４）において示した光電変換素子を各画素として、これを二次元マトリクス状に配置してなる、本発明の実施形態４による光電変換装置の要部の概略を示す構成図であり、図７はその平面図、図８は図７のＸ１−Ｘ２線に沿った断面図、図９は図７のＹ１−Ｙ２線に沿った断面図、図１０は図７のＹ３−Ｙ４線に沿った断面図である。なお、本実施形態を含め、以下に示す光電変換装置では、図１〜図４において示した光電変換素子を用いた場合を例にして説明するが、図５，図６において示した光電変換素子を用いても同様である。
【００９６】
図７〜図１０に要部を示す実施形態４の光電変換装置おいて、各ＪＦＥＴ２のＮ型ソース領域１４は、図７に示すように、垂直信号線２２により、垂直走査方向に共通に接続されている。
ＪＦＥＴ２のＮ型ドレイン領域１６は、図７に示すように、転送ゲート３及びリセットゲート５の形成されている領域を除いて、画素の周囲領域に形成されている。このＮ型ドレイン領域１６は、Ｎ型半導体領域１０１を介して高濃度のＮ型半導体基板１００と電気的に接続されている（図９）。そして、マトリクス配置の周囲に形成したドレイン電極（図７〜図１０中には示されていない）から、高濃度のＮ型半導体基板１００を経由して、各ＪＦＥＴ２のドレイン領域１６にドレイン電圧を供給する構成になっている。従って、従来の光電変換装置（図３６〜図３９）において形成されていたドレイン配線２５は削除されている。
【００９７】
もちろん、高濃度のＮ型半導体基板１００の裏面にドレイン電極を形成して、各ＪＦＥＴ２にドレイン電圧を供給する構成としても、ドレイン配線２５を削除するができる。
また、ドレイン配線２５を削除することによって、従来は、光電変換素子の素子領域上に位置（図３６）していた垂直信号線２２を、図７に示すように、光電変換素子周囲の分離領域上に形成することが可能となり、フォトダイオード１の受光開口率が増加している。
【００９８】
図７に示すように、転送ゲート３は、転送ゲート配線２０により、また、リセットゲート５は、リセットゲート配線２１により、それぞれ水平走査方向に共通に接続されている。
リセットドレイン４の電荷排出領域１８は、図８に示すように、層間絶縁膜３３に形成されたコンタクト穴３０、中継配線２３、中継配線接続穴３１を介して、リセットドレイン配線２４により、水平走査方向に共通に接続されている。また、このリセットドレイン配線２４はフォトダイオード１以外の部分を遮光する遮光膜を兼用している（図７）。
【００９９】
ＪＦＥＴ２のＰ型ゲート領域１５とリセットドレイン４のＰ型電荷排出領域１８は、図８に示すように、水平走査方向（図８中、左右方向）に隣り合って交互に配置され、両者の境界領域上には、絶縁膜を介してリセットゲート５がもれなく配置されている。
つまり、従来、リセットゲート５が１画素当り１個の割合で形成されていた光電変換装置（図３６〜図３９）に対し、本実施形態４の光電変換装置では、リセットゲート５が追加され１画素当たり２個の割合で形成されている。そして、ＪＦＥＴ２のＰ型ゲート領域１５と、リセットゲート５と、リセットドレイン４のＰ型電荷排出領域１８とで構成されるＰチャネルＭＯＳトランジスタが、水平走査方向に直列に接続された構成となっている（図８）。
【０１００】
従って、リセットゲート５が導通（オン）状態になると、水平走査方向に交互に配置された各ＪＦＥＴ２のＰ型ゲート領域１５と、各リセットドレイン４のＰ型電荷排出領域１８は、リセットゲート５を介して、全て電気的に接続される。
【０１０１】
その結果、ある画素においてリセットドレイン配線２４とリセットドレイン４との接続が不完全となる解放モードの不良が発生しても、水平走査方向に配置された他の画素のリセットドレイン４から、上記ＭＯＳトランジスタを経由してＪＦＥＴのゲート領域は正しく制御される。
フォトダイオード１のＰ型電荷蓄積領域１２とリセットドレイン４のＰ型電荷排出領域１８は、図１０に示すように、垂直走査方向（図１０中、左右方向）に隣り合って交互に配置され、両者の境界領域には、オーバーフロー制御領域６ａがもれなく形成されている。
【０１０２】
つまり、ある画素のフォトダイオード１に強い光が入射して、過剰に電荷が生成した場合、この過剰電荷をリセットドレイン４に導くオーバーフロー制御領域６ａが垂直走査方向に２カ所形成されており、１つのフォトダイオードに対して、２つの経路でオーバーフロー動作が可能となっている。
図１１は、図７〜図１０に要部を示した実施形態４の光電変換装置の回路図である。
【０１０３】
図１１において、単位画素となる各光電変換素子は、フォトダイオード１、ＪＦＥＴ２、転送ゲート３、リセットドレイン４、１画素あたり２個の割合で存在するリセットゲート５から構成されている。なお、図１〜図４に示したように、フォトダイオード１のＮ型領域はＪＦＥＴ２のドレイン領域（Ｄ）と接続され、また、フォトダイオード１のＰ型領域、転送ゲート３、ＪＦＥＴ２のゲート領域とでＰチャネルＭＯＳトランジスタが構成されている。さらに、ＪＦＥＴ２のゲート領域、リセットゲート５、リセットドレイン４とで構成されるＰチャネルＭＯＳトランジスタが、１画素あたり２個の割合で存在し、水平走査方向に直列に接続された構成となっている。
【０１０４】
図１１の回路中には示されていないが、フォトダイオード１は、オーバーフロー制御領域（図１〜図４及び図７〜図１０における６ａに対応し、１画素あたり２個の割合で存在する）とリセットドレイン４により、横型オーバーフロードレイン構造が構成され、１つのフォトダイオードに対して２つの経路で、前記フォトダイオードで生じた過剰電荷をリセットドレイン４に排出する機能を有している。この過剰電荷はリセットドレイン配線２４ａ〜２４ｃを経由して、最終的には垂直走査回路７に吸収される。
【０１０５】
各ＪＦＥＴ２のソース（Ｓ）領域は、マトリクス配置の各列毎に垂直信号線２２ａ〜２２ｄによって共通に接続されている。
各ＪＦＥＴ２のドレイン（Ｄ）領域は、図７〜図１０に示したように、Ｎ型ドレイン領域１６と電気的に接続された高濃度のＮ型半導体基板１００を経由して、全画素共通にドレイン電源ＶＤに接続されている。
【０１０６】
転送ゲート３は、マトリクス配置の各行毎に、転送ゲート配線２０ａ〜２０ｃによって水平走査方向に共通に接続され、垂直走査回路７に接続されている。そして、垂直走査回路７から送出されるパルスφＴＧ１〜φＴＧ３によって、各行毎に動作するようになっている。
リセットゲート５は、マトリクス配置の各行毎に、リセットゲート配線２１ａ〜２１ｃによって水平走査方向に共通に接続され、更に各リセットゲート配線はマトリクス配置の周囲（左端または右端）において、全て共通に接続されている。そして駆動パルスφＲＧによって、全画素同時に動作するようになっている。
【０１０７】
リセットドレイン４は、マトリクス配置の各行毎に、リセットドレイン配線２４ａ〜２４ｃによって水平走査方向に共通に接続され、垂直走査回路７に接続されている。そして、垂直走査回路７から送出されるパルスφＲＤ１〜φＲＤ３によって駆動されるようになっている。
前記ＪＦＥＴ２のソース（Ｓ）を共通に接続する垂直信号線２２ａ〜２２ｄは、一方において、光信号出力転送用ＭＯＳトランジスタＴＳ１〜ＴＳ４を介して、光信号出力蓄積容量ＣＳ１〜ＣＳ４に接続されるとともに、水平選択ＭＯＳトランジスタＴＨＳ１〜ＴＨＳ４を経て、水平信号線２７ａ（信号出力線）に接続されている。
【０１０８】
更に、垂直信号線２２ａ〜２２ｄは、他方において、暗出力転送用ＭＯＳトランジスタＴＤ１〜ＴＤ４を介して、暗出力蓄積容量ＣＤ１〜ＣＤ４に接続されるとともに、水平選択ＭＯＳトランジスタＴＨＤ１〜ＴＨＤ４を経て、水平信号線２７ｂ（暗出力線）に接続されている。
上記ＭＯＳトランジスタＴＳ１〜ＴＳ４、及びＴＤ１〜ＴＤ４は駆動パルスφＴＳ及びφＴＤによってそれぞれ動作するようになっている。また、ＭＯＳトランジスタＴＨＳ１〜ＴＨＳ４及び、ＴＨＤ１〜ＴＨＤ４は水平走査回路８から送出されるパルスφＨ１〜φＨ４によって順次動作するようになっている。
【０１０９】
水平信号線２７ａ，２７ｂには、出力バッファアンプ２８ａ，２８ｂ及び、水平信号線のリセット用ＭＯＳトランジスタＴＲＨＳ、ＴＲＨＤが接続されている。そしてＭＯＳトランジスタＴＲＨＳ，ＴＲＨＤは、駆動パルスφＲＨによって動作するようになっている。また、水平信号線２７ａ，２７ｂには、寄生容量ＣＨＳ，ＣＨＤが存在する。
【０１１０】
又、垂直信号線２２ａ〜２２ｄは、垂直信号線のリセット用ＭＯＳトランジスタＴＲＶ１〜ＴＲＶ４及び定電流源２６ａ〜２６ｄに接続されている。垂直信号線のリセット用ＭＯＳトランジスタＴＲＶ１〜ＴＲＶ４は駆動パルスφＲＶによって動作するようになっている。
図１２及び図１３は、図１１に示す光電変換装置における出力バッファアンプ２８ａ，２８ｂの構成例を示す回路図である。
【０１１１】
出力バッファアンプ２８ａ，２８ｂは、図１２に示す、ＭＯＳトランジスタ４０〜４３を用いた、２段ソースフォロワアンプによって構成することもできる。
また、図１２におけるＭＯＳトランジスタ４１をバイポーラトランジスタ５０とした、図１３に示す、ソースフォロワ＋エミッタフォロワ型のバッファアンプで構成することもできる。
【０１１２】
実施形態４の光電変換装置においては、高濃度のＮ型半導体基板１００を使用しているため、図１３のバイポーラトランジスタ５０は、このＮ型半導体基板１００をコレクタ領域とする構造にすることもできる。この場合、バイポーラトランジスタ５０のコレクタ電源は、画素部のＪＦＥＴ２のドレイン電源ＶＤと共通になる。
【０１１３】
一般に、バイポーラトランジスタはＭＯＳトランジスタと比べて、同一の消費電流において、相互コンダクタンスＧｍがかなり大きいため、図１３に示す出力バッファアンプは、図１２に示す出力バッファアンプと比べて動作速度が向上し、また、消費電力が減少する。
図１４は、図１１に示す光電変換装置の動作を説明するためのパルスタイミングチャートである。以下、図１４を参照しながら、図１１に示す実施形態４の光電変換装置の動作について説明する。なお、図１〜図４で示したように、単位画素を構成する各光電変換素子の転送ゲート３及びリセットゲート５は、Ｐチャネル型であるため、図１１、図１４においてφＴＧ１〜φＴＧ３及びφＲＧは他のパルスと極性が逆になる。即ち、これらのパルスがローレベルの時に、対応する転送ゲート３またはリセットゲート５が導通（オン）状態となり、これらのパルスがハイレベルの時に遮断（オフ）状態となる。
【０１１４】
図１４において、ｔ１１〜ｔ１５までの期間は、第１行目の画素の読み出し動作を示しており、以下ｔ２１〜ｔ２５及びｔ３１〜ｔ３５の期間は、それぞれ第２行目、第３行目に対応している。また、ｔ１１〜ｔ１４のそれぞれは、ｔ１１が行選択動作とＪＦＥＴ２の初期化動作、ｔ１２が初期化後の第１行目のＪＦＥＴ２のソースフォロワ動作、ｔ１３が第１行目のフォトダイオード１からＪＦＥＴ２への信号電荷の転送動作、ｔ１４が信号電荷転送後の第１行目のＪＦＥＴ２のソースフォロワ動作に対応した期間で、この４つの動作は水平帰線期間内に行われる。また、ｔ１５は映像信号出力期間である。
【０１１５】
まず、期間ｔ１１の最初で駆動パルスφＲＤ１をハイレベル（駆動パルスφＲＤ２、φＲＤ３はローレベルのまま）にして、第１行目の画素のリセットドレイン４にハイレベルの電圧を、第２行目、第３行目のリセットドレイン４にはローレベルの電圧を印加する。そして、ローレベルのφＲＧが印加され、既に導通（オン）状態になっている、全ての画素のリセットゲート５を経由して、ハイレベルの電圧が第１行目の画素のＪＦＥＴ２のゲート領域に、ローレベルの電圧が第２行目、第３行目の画素のＪＦＥＴ２のゲート領域に伝わり、第１行目のＪＦＥＴ２はオン（選択）状態とされ、２行目以後の各ＪＦＥＴ２はオフ（非選択）状態とされる。
【０１１６】
そして、期間ｔ１１の終わりにおいて、駆動パルスφＲＧをハイレベルにして、全ての画素のリセットゲート５を遮断（オフ）状態にすることによって、各ＪＦＥＴ２のゲート領域は、オン（選択）状態、オフ（非選択）状態を保持したまま、フローティング状態とされる。即ち、選択された行のＪＦＥＴ２のゲート領域はハイレベルの電位に、非選択行のＪＦＥＴ２のゲート領域はローレベルの電位に初期化される。
【０１１７】
この期間ｔ１１の動作において、図１１に示す実施形態４の光電変換装置は、ＪＦＥＴ２のゲート領域、リセットゲート５、リセットドレイン４とで構成されるＰチャネルＭＯＳトランジスタが水平走査方向に直列に接続されているため、たとえある画素においてリセットドレイン４とリセットドレイン配線２４ａ〜２４ｃとの接続が不完全となる解放モードの不良が発生しても、水平走査方向に配置された他のリセットドレイン４から上記ＭＯＳトランジスタを経由してＪＦＥＴ２のゲート領域は正しく制御され、選択行の場合はハイレベル、非選択行の場合はローレベルの電位に初期化される。
【０１１８】
期間ｔ１２においては、駆動パルスφＲＶをローレベルにして、リセット用トランジスタＴＲＶ１〜ＴＲＶ４を遮断（オフ）状態にして、第１行目の各ＪＦＥＴ２がソースフォロワ動作を行う。なお、この期間ｔ１２中において、駆動パルスφＴＤはハイレベルで暗出力転送用ＭＯＳトランジスタＴＤ１〜ＴＤ４は導通（オン）状態となっており、各ＪＦＥＴ２のゲート領域の初期化直後の電位に対応した出力（暗時出力）電圧が暗出力蓄積容量ＣＤ１〜ＣＤ４に充電される。
【０１１９】
期間ｔ１３においては、駆動パルスφＴＧ１をローレベル（駆動パルスφＴＧ２、φＴＧ３はハイレベルのまま）にして第１行目の画素の転送ゲート３を導通（オン）状態にし、第１行目のフォトダイオード１で生成・蓄積された信号電荷をＪＦＥＴ２のゲート領域に転送する。なお、信号電荷を転送した後のＪＦＥＴ２のゲート領域の電位は、信号電荷量／ゲート容量の分だけ変化（この場合は上昇）する。
【０１２０】
期間ｔ１３の終わりで、駆動パルスφＴＧ１をハイレベルにして転送ゲート３を遮断（オフ）状態にすると、第１行目のフォトダイオード１は、光電変換による次の信号電荷蓄積動作に入る。図１２においてｔＬＩはフォトダイオードの電荷蓄積時間を示している。
期間ｔ１４においては、期間ｔ１２と同様に、駆動パルスφＲＶをローレベルにして、リセット用トランジスタＴＲＶ１〜ＴＲＶ４を遮断（オフ）状態にして、第１行目の各ＪＦＥＴ２がソースフォロワ動作を行う。この期間ｔ１４中において、駆動パルスφＴＳはハイレベルで光信号出力転送用ＭＯＳトランジスタＴＳ１〜ＴＳ４は導通（オン）状態となっており、各ＪＦＥＴ２のゲート領域へ電荷を転送した後の電位に対応した出力（信号出力）電圧が光信号出力蓄積容量ＣＳ１〜ＣＳ４に充電される。
【０１２１】
低電流源２６ａ〜２６ｄは、期間ｔ１２及びｔ１４におけるソースフォロワ動作の負荷となり、ＪＦＥＴの動作点と動作速度を制御する。
上記、ソースフォロワ動作の電荷増幅率は、光信号出力蓄積容量ＣＳ１〜ＣＳ４とＪＦＥＴのゲート容量Ｃｇとの比（ＣＳ／Ｃｇ）で決まり、数百倍から千倍以上という高い増幅率を得ることが可能である。
【０１２２】
また、このソースフォロワ動作は水平帰線期間内に１行毎に行われるため、水平走査（例えばφＨ１〜φＨ４）に同期して１画素毎に増幅される光電変換素子と比べて、増幅動作の時間を長くすることが可能であり、光信号出力蓄積容量ＣＳ１〜ＣＳ４、暗出力蓄積容量ＣＤ１〜ＣＤ４の容量値を大きくすることによって、動作帯域を１桁から２桁狭くできる。従って、増幅動作に伴うノイズを大幅に抑圧することが可能である。
【０１２３】
期間ｔ１５においては、水平走査回路８から駆動パルスφＨ１〜φＨ４を順次出力して、光信号出力蓄積容量ＣＳ１〜ＣＳ４及び、暗出力蓄積容量ＣＤ１〜ＣＤ４に蓄積された電荷を、それぞれ水平信号線２７ａ（信号出力線）及び２７ｂ（暗出力線）に転送し、出力バッファアンプ２８ａ，２８ｂを経て、出力端子ＶＯＳ及びＶＯＤから映像信号を出力する。また、駆動パルスφＲＨを順次出力して、水平信号線（２７ａ，２７ｂ）のリセットを行う。
【０１２４】
出力端子ＶＯＳ，ＶＯＤから得られた映像信号は、図示しない外部演算回路によって減算処理される。この減算処理は光信号成分（Ｓ）と暗成分（Ｄ）が含まれた出力端子ＶＯＳからの映像信号から、暗成分（Ｄ）のみが含まれた出力端子ＶＯＤからの映像信号を減算するものである。この減算処理（ＶＯＳ−ＶＯＤ）により、光信号成分に応じた映像信号（Ｓ）のみを抽出することができる。
【０１２５】
ＶＯＳ，ＶＯＤ両者に含まれる暗成分としては、各ＪＦＥＴ２のしきい値電圧のばらつきによる固定パターンノイズ、リセットドレイン４からリセットゲート５を介してＪＦＥＴ２のゲート領域を初期化した時に発生するリセットノイズ、ＪＦＥＴ２と定電流源（２６ａ〜２６ｄ）によるソースフォロワ動作時に発生する１／ｆノイズ等がある。
【０１２６】
即ち、ＶＯＳとＶＯＤを減算処理することにより、上記ノイズ成分を除去した光信号成分のみの映像信号を抽出することができ、Ｓ／Ｎ比が向上する。
以上に示した期間ｔ１１〜期間ｔ１５に対する第１行目の読み出し動作は、期間ｔ２１〜ｔ２５及び期間ｔ３１〜期間ｔ３５において、それぞれ第２行目、第３行目に対して繰り返して、同様に行われる。
【０１２７】
図１４において、リセットドレイン４の駆動パルス（φＲＤ１〜φＲＤ３）はほとんどの期間ローレベルであり、フォトダイオード１で発生した過剰電荷は、オーバーフロー制御領域６ａを経由してこのローレベルとなっているリセットドレイン４に流出する。
ところが、期間ｔ１１〜ｔ１４の間は、駆動パルスφＲＤ１がハイレベル（φＲＤ２，φＲＤ３はローレベル状態）となっているため、１行目のリセットドレイン４に対するオーバーフロー動作は、停止（または状態が変化）する。
【０１２８】
ｔ２１〜ｔ２４、ｔ３１〜ｔ３４における、それぞれ２行目、３行目のリセットドレイン４に対するオーバーフロー動作も同様である。
しかしながら、１つのフォトダイオードに対して垂直走査方向に２つの経路でオーバーフロー動作が可能となっている本実施形態４（図７〜図１０）の光電変換装置においては、一方の経路が一時的にオーバーフロー動作を停止する場合においても、他方の経路にてオーバーフロー動作が正常に行われるため、ブルーミング、スミア等のにじみの現象を抑圧することができる。
【０１２９】
以上のように、フォトダイオード１、ＪＦＥＴ２、転送ゲート３、リセットドレイン４、１画素当たり２つのリセットゲート５、１画素当たり２つのオーバーフロー制御領域６ａを備えた実施形態１の光電変換素子（図１〜図４）をマトリクス状に配置して構成した図７〜図１１に示す実施形態４の光電変換装置は、横型オーバーフロードレイン構造で埋込型のフォトダイオードを採用しているため、暗電流、残像、リセットノイズ、及びブルーミング、スミアが抑圧され、また、光信号出力蓄積容量及び暗出力蓄積容量を負荷としたＪＦＥＴ２の狭帯域ソースフォロワ動作によって、高い電荷増幅率の実現と共に増幅動作時のノイズが抑圧される。さらに、ＶＯＳからＶＯＤを減算処理することによって、ＪＦＥＴ２のしきい値電圧のばらつきによる固定パターンノイズ、ＪＦＥＴ２のゲート領域を初期化した時に発生するリセットノイズ、ソースフォロワ動作時の１／ｆノイズ等が抑圧される。従って、従来の光電変換装置（図３６〜図３９、図４０）と同様、高感度で低ノイズの（Ｓ／Ｎ比が高い）映像信号が得られる。
【０１３０】
また、実施形態４の光電変換装置においては、ドレイン配線が削除されているため、ドレイン配線と垂直信号線との短絡モードによる不良が解消され、製造歩留まりが向上する。
また、リセットドレインとリセットドレイン配線との接続が不完全となる解放モードの不良が発生してもＪＦＥＴのゲート領域は正しく制御されるため、縦線状の画像欠陥が減少し、製造歩留まりが向上する。
【０１３１】
また、フォトダイオード１の受光開口率が増加するため感度が向上する。
また、光電変換によりフォトダイオード１深部で発生した電荷もフォトダイオード１に蓄積されるようになるため、感度（特に波長の長い光に対する感度）が向上する。
〔実施形態５〕
図１５及び図１６は、本発明の実施形態５による光電変換装置の要部の概略を示す構成図であり、図１５はその平面図、図１６は図１５のＸ１−Ｘ２線に沿った断面図である。
【０１３２】
図１５及び図１６に示す実施形態５と図７〜図１０に示した実施形態４の光電変換装置の相違は、リセットドレイン４とリセットドレイン配線２４との接続状態にある。
つまり、図１５及び図１６に示す実施形態５の光電変換装置においては、リセットドレイン４の電荷排出領域１８とリセットドレイン配線２４とを接続するためのコンタクト穴３０及び中継配線接続穴３１が水平走査方向に配置された複数の光電変換素子（例えば２個〜２０個）当たり１個の割合で形成されている点が図７〜図１０に示した実施形態４の光電変換装置と異なっている。
【０１３３】
一般に、半導体集積回路（光電変換装置を含む）におけるコンタクト穴、及び、レイヤーの異なる配線間を接続する接続穴は、接続が不完全となる解放モードの不良を発生する場合と、下地（コンタクト穴や接続穴の前に形成された各半導体領域や配線等）のパターン形状が不完全であるために、目標と異なる部位に接続する短絡モードの不良を発生する場合がある。
【０１３４】
例えば、図１５に示す転送ゲート配線２０やリセットゲート配線２１のパターン形状が、製造プロセス中のパーティクル等によって設計値から変化すると、これらの配線と中継配線２３がコンタクト穴３０を介して短絡する場合がある。
従って、リセットドレイン４へのコンタクト穴３０及び中継配線への接続穴３１の数自体を減らした図１５及び図１６に示す実施形態５の光電変換装置は、上記短絡モードの不良の発生頻度が減少し、製造歩留まりが向上する。
【０１３５】
なお、リセットドレイン４とリセットドレイン配線２４とが接続されていない画素でのＪＦＥＴ２のゲート領域１５に関しては、リセットドレイン４がリセットドレイン配線２４に接続されている同一行（水平走査方向）の他の画素の前記リセットドレイン４から複数のＭＯＳトランジスタ（ＪＦＥＴ２のゲート領域１５、リセットゲート５、リセットドレイン４の電荷排出領域１８によって構成される）を経由してその制御が行われる。
【０１３６】
オーバーフロー動作についても同様であり、リセットドレイン４がリセットドレイン配線２４と接続されていない画素では、そのフォトダイオード１からリセットドレイン４に流出した過剰電荷は、上記複数のＭＯＳトランジスタを経由して、リセットドレイン４がリセットドレイン配線２４に接続された同一行の他の画素のリセットドレイン４から前記リセットドレイン配線２４に排出される。
【０１３７】
以上のように、実施形態５（図１５及び図１６）の光電変換装置においては、リセットドレイン４へのコンタクト穴３０及び中継配線接続穴３１の数を水平走査方向に配置された複数の光電変換素子当り１個としている。
【０１３８】
仮に、前記光電変換装置において、リセットドレイン４へのコンタクト穴３０及び中継配線接続穴３１の数を光電変換素子２素子当り１個とすれば、上記短絡モードの不良発生率は１／２になり、３素子当り１個、又は４素子当り１個とすればそれぞれ１／３、１／４になる。しかし、コンタクト穴３０及び中継配線接続穴３１の数をあまり極端に、例えば数百素子に１個に、減らすことは必ずしも好ましくない。
【０１３９】
これは、第１には、リセットドレイン４へのコンタクト穴が形成されていない光電変換素子が、水平走査方向に、多数連続して配置された場合、その中央部分のＪＦＥＴは、数多くのＭＯＳトランジスタ（ＪＦＥＴ２のゲート領域１５、リセットゲート５、リセットドレイン４の電荷排出領域１８で構成され、水平走査方向に直列に接続されたもの）を経由して、ゲート領域が制御されることになり、その経路の寄生抵抗や寄生容量が増加して、動作速度が遅くなってしまうからである。また、第２には途中の経路に、上記ＭＯＳトランジスタ自体の不良が２カ所以上発生すると、その間のＪＦＥＴが制御できなくなって、歩留まりが低下してしまうからである。
【０１４０】
従って、コンタクト穴３０及び中継配線接続穴３１を形成する割合には最適値があり、２素子に１個から２０素子に１個の割合の範囲内で、動作速度に対する影響が少なく、製造歩留まりの高い光電変換装置が得られる。
〔実施形態６〕
図１７及び図１８は、本発明の実施形態６による光電変換装置の要部の概略を示す構成図であり、図１７はその平面図、図１８は図１７のＸ１−Ｘ２線に沿った断面図である。
【０１４１】
図１７及び図１８に示す実施形態６と図１５及び図１６に示した実施形態５の光電変換装置の相違は、中継配線２３の形成方法にある。
つまり、図１７及び図１８に示す実施形態６の光電変換装置においては、リセットドレイン４の電荷排出領域１８とリセットドレイン配線２４とを接続するためのコンタクト穴３０及び中継配線接続穴３１に加えて、中継配線２３も水平走査方向に配置された複数の光電変換素子（例えば２個〜２０個）当たり１個の割合で形成されている点が図１５及び図１６に示した実施形態５の光電変換装置と異なっている。
【０１４２】
図１７及び図１８に示す光電変換装置において垂直信号線２２と中継配線２３は同一の製造工程によって形成される。つまり、配線材料となる金属膜を堆積した後、フォトリソ・エッチングの手法により、パターンの転写とエッチング加工を行い垂直信号線２２及び中継配線２３が形成される。
従って、製造工程中におけるパーティクル等の影響により垂直信号線２２と中継配線２３が接続して短絡モードの不良を起こしたり、中継配線２３を経由して隣り合う垂直信号線２２同士が接続して短絡モードの不良を起こす場合があり、これらが歩留まり低下の要因となる。
【０１４３】
つまり、中継配線２３の数自体を減らした図１７及び図１８に示す実施形態６の光電変換装置は、配線構造が簡単になるため上記短絡モードの不良発生頻度が減少し、更に製造歩留まりが向上する。
なお、リセットドレイン４とリセットドレイン配線２４とが接続していない画素においては、実施形態５（図１５及び図１６）の光電変換素子と同様にＪＦＥＴが制御され、またオーバーフロー動作が行われる。
【０１４４】
図１９は、図１５及び図１６、並びに図１７及び図１８に要部を示した実施形態５及び実施形態６の光電変換装置の回路図である。
図１９の回路図と、図１１に示した実施形態４の光電変換装置の回路図との相違は、各光電変換素子（単位画素）のリセットドレイン４とリセットドレイン配線２４ａ〜２４ｃとの接続状態にある。
【０１４５】
つまり、図１９においては、リセットドレイン４とリセットドレイン配線２４ａ〜２４ｃとが、水平走査方向に配置された複数の光電変換素子（単位画素）当たり１個の割合で接続されている点が、図１１と異なっている。これは、図１５及び図１６において説明したように、両者を接続するためのコンタクト穴３０、（中継配線２３）、中継配線接続穴３１が、複数の光電変換素子（例えば、２個〜２０個）当たり１個の割合で形成されているためである。
【０１４６】
図１９に示す光電変換装置のその他の構成は図１１に示す光電変換装置と同様であり説明を省略する。
また、図１９の動作を示すパルスタイミングチャートは、図１２と全く同一であるため、図及び説明を省略する。
〔実施形態７〕
図２０は、本発明の実施形態７による光電変換装置を示す回路図である。
【０１４７】
図２０に示す実施形態７の光電変換装置の各画素の構成は、図１５及び図１６、並びに図１７び図１８に要部を示した実施形態５及び実施形態６の光電変換装置と同一である。なお、回路構成並びに駆動方法は前記した実施形態４（図１１）、実施形態５及び６（図１９）の場合と異なっている。
図２０において、単位画素となる各光電変換素子は、フォトダイオード１、ＪＦＥＴ２、転送ゲート３、リセットドレイン４、１画素あたり２個の割合で存在するリセットゲート５から構成されている。なお、この実施形態の光電変換素子でも、図１〜図４に示したものと同様に、フォトダイオード１のＮ型領域はＪＦＥＴ２のドレイン領域（Ｄ）と接続され、また、フォトダイオード１のＰ型領域、転送ゲート３、ＪＦＥＴ２のゲート領域とでＰチャネルＭＯＳトランジスタが構成されている。さらに、ＪＦＥＴ２のゲート領域、リセットゲート５、リセットドレイン４とで構成されるＰチャネルＭＯＳトランジスタが、１画素あたり２個の割合で存在し、水平走査方向に直列に接続された構成となっている。
【０１４８】
図２０の回路中には示されていないが、フォトダイオード１は、オーバーフロー制御領域（図１〜図４における６ａに対応し、１画素あたり２個の割合で存在する）とリセットドレイン４により、横型オーバーフロードレイン構造が構成され、１つのフォトダイオードに対して２つの経路で、過剰電荷をリセットドレイン４に排出する機能を有している。この過剰電荷はリセットドレイン配線２４ａ〜２４ｃを経由して、最終的には垂直走査回路７に吸収される。
【０１４９】
各ＪＦＥＴ２のソース（Ｓ）領域は、マトリクス配置の各列毎に垂直信号線２２ａ〜２２ｄによって共通に接続されている。
各ＪＦＥＴ２のドレイン（Ｄ）領域は、図１〜図４に示したものと同様に、Ｎ型ドレイン領域１６と電気的に接続された高濃度のＮ型半導体基板１００を経由して、全画素共通にドレイン電源ＶＤに接続されている。
【０１５０】
転送ゲート３は、マトリクス配置の各行毎に、転送ゲート配線２０ａ〜２０ｃによって水平走査方向に共通に接続され、垂直走査回路７に接続されている。そして、垂直走査回路７から送出されるパルスφＴＧ１〜φＴＧ３によって、各行毎に動作するようになっている。
リセットゲート５は、マトリクス配置の各行毎に、リセットゲート配線２１ａ〜２１ｃによって水平走査方向に共通に接続され、垂直走査回路７に接続されている。そして、垂直走査回路７から送出されるパルスφＲＧ１〜φＲＧ３によって、各行毎に動作するようになっている。
【０１５１】
リセットドレイン４は、マトリクス配置の各行毎に、リセットドレイン配線２４ａ〜２４ｃによって水平走査方向に共通に接続され、垂直走査回路７に接続されている。そして、垂直走査回路７から送出されるパルスφＲＤ１〜φＲＤ３によって駆動されるようになっている。なお、リセットドレイン４とリセットドレイン配線２４ａ〜２４ｃとは、水平走査方向に配置された複数の光電変換素子（単位画素）当たり１個の割合で接続されている。
【０１５２】
前記ＪＦＥＴ２のソース（Ｓ）を共通に接続する垂直信号線２２ａ〜２２ｄは、一方において、垂直負荷容量Ｃｖ１〜Ｃｖ４に接続されるとともに、列バッファアンプ２９ａ〜２９ｄ、クランプ容量Ｃｃ１〜Ｃｃ４を介して、クランプトランジスタＴＣ１〜ＴＣ４に接続され、さらに、水平選択ＭＯＳトランジスタＴＨ１〜ＴＨ４を経て、水平信号線２７に接続されている。
【０１５３】
上記ＭＯＳトランジスタＴＣ１〜ＴＣ４は駆動パルスφＣによって動作するようになっている。また、ＭＯＳトランジスタＴＨ１〜ＴＨ４は水平走査回路８から送出されるパルスφＨ１〜φＨ４によって順次動作するようになっている。
垂直負荷容量Ｃｖ１〜Ｃｖ４は、ＪＦＥＴ２によるソースフォロワ動作の負荷となり、動作帯域を制限（ローパスフィルターを構成）してノイズを抑圧する。また、垂直走査方向に配置された光電変換素子の数が多い場合には、垂直負荷容量Ｃｖ１〜Ｃｖ４を垂直信号線２２ａ〜２２ｄの寄生容量で代用することもできる。
【０１５４】
水平信号線２７には、出力バッファアンプ２８及び、水平信号線のリセット用ＭＯＳトランジスタＴＲＨが接続されている。そしてＭＯＳトランジスタＴＲＨは、駆動パルスφＲＨによって動作するようになっている。また、水平信号線２７には、寄生容量ＣＨが存在する。
垂直信号線２２ａ〜２２ｄは、他方において垂直信号線のリセット用ＭＯＳトランジスタＴＲＶ１〜ＴＲＶ４及び定電流源２６ａ〜２６ｄに接続されている。垂直信号線のリセット用ＭＯＳトランジスタＴＲＶ１〜ＴＲＶ４は駆動パルスφＲＶによって動作するようになっている。
【０１５５】
この実施形態７の光電変換装置２の出力バッファアンプ２８としては前記した実施形態４の出力バッファアンプと同じ構成のものが適用できる。
即ち、出力バッファアンプ２８は、図１２に示す、２段ソースフォロワアンプによって構成することもできる。また、図１３に示す、ソースフォロワ＋エミッタフォロワ型のバッファアンプで構成することもできる。
【０１５６】
また、図１３のバイポーラトランジスタ５０は、高濃度のＮ型半導体基板１００をコレクタ領域とした構造にすることができる。
図２１（ａ）〜（ｃ）は、図２０の光電変換装置における列バッファアンプ（２９ａ〜２９ｄ）の３つの構成例を各々示す回路図である。
即ち、列バッファアンプ２９ａ〜２９ｄは、図２１（ａ），（ｂ）に示すように、ＭＯＳトランジスタ４４〜４６を用いたソースフォロワアンプで構成することもできる。
【０１５７】
図２１（ｂ）の列バッファアンプは、ＭＯＳトランジスタ４５のウエル（ウエルタイプのＭＯＳトランジスタの場合）をソースと共通に接続しているため、基板バイアス効果がなく、図２１（ａ）の列バッファアンプと比べて、ソースフォロワ動作のゲインが向上するとともに、ゲインばらつきが抑圧される。
更に、列バッファアンプ２９ａ〜２９ｄは、図２１（ｃ）に示すように、バイポーラトランジスタ５１を用いた、エミッタフォロワアンプで構成することもできる。
【０１５８】
列バッファアンプ２９ａ〜２９ｄは、水平走査に同期して動作するため高速動作が可能で、列毎に多数形成されるため低消費電力で、さらに低ノイズで動作することが要求される。つまり、列バッファアンプ用トランジスタには相互コンダクタンスＧｍの高い素子が望まれる。
一般に、バイポーラトランジスタは、ＭＯＳトランジスタと比べて相互コンダクタンスＧｍがかなり高いため、列バッファアンプ２９ａ〜２９ｄにはバイポーラトランジスタ５１を用いた図２１（ｃ）の構成が好適である。
【０１５９】
図２２〜図２４は、図２１（ｃ）におけるバイポーラトランジスタ５１の一例を示す図であり、図２２はその平面図、図２３は図２２のＸ１−Ｘ２線に沿った断面図、図２４は図２２のＹ１−Ｙ２線に沿った断面図である。
図２２〜図２４に示すように、バイポーラトランジスタ５１は、Ｎ型エミッタ領域５２、Ｐ型ベース領域５３、コレクタ領域となるＮ型半導体領域１０１と高濃度のＮ型半導体基板１００によって主に構成されている。また、Ｎ型コレクタコンタクト領域５４は、高濃度のＮ型半導体基板１００と電気的に接続されている。また、バイポーラトランジスタ５１は、水平走査方向に画素ピッチで配置されている。
【０１６０】
Ｎ型エミッタ領域５２、Ｐ型ベース領域５３、Ｎ型コレクタコンタクト領域５４にはそれぞれ、エミッタ電極６０、ベース電極６１、コレクタ電極６２が形成されている。
図２２〜図２４には示されていないが、図２０及び図２１（ｃ）の回路図に示したように、バイポーラトランジスタ５１の入力となるベース電極６１は、垂直信号線２２ａ〜２２ｄの一端に接続され、出力となるエミッタ電極６０は、クランプ容量Ｃｃ１〜Ｃｃ４の一端及び負荷用ＭＯＳトランジスタ４６に接続される。また、コレクタ電極６２は、画素部ＪＦＥＴ２のドレインと共通に、ドレイン電源ＶＤに接続される。
【０１６１】
図２２〜図２４におけるバイポーラトランジスタ５１の、Ｎ型エミッタ領域５２及びＰ型ベース領域５３を、ＪＦＥＴ２のＮ型ソース領域１４及びＰ型ゲート領域１５（図１〜図４参照）と、それぞれ同一の製造工程で形成することにより、この列バッファアンプ用バイポーラトランジスタ５１は、光電変換装置の製造工程数を増加させずに形成することが可能となる。
【０１６２】
なお、図２２〜図２４は図２１（ｃ）における列バッファアンプ用のバイポーラトランジスタ５１の一例を示すものであるが、図１３に示した出力バッファアンプ用のバイポーラトランジスタ５０も、平面的なパターン形状やサイズを変えるだけで、同一の製造工程により形成することが可能である。
図２５は、図２０に示す光電変換装置の動作を説明するためのパルスタイミングチャートである。以下、図２５を参照しながら、図２０に示す実施形態７の光電変換装置の動作について説明する。なお、単位画素を構成する各光電変換素子の転送ゲート３及びリセットゲート５は、Ｐチャネル型であるため（図１〜図４）、図２０、図２５においてφＴＧ１〜φＴＧ３及びφＲＧ１〜φＲＧ３は他のパルスと極性が逆になる。即ち、これらのパルスがローレベルの時に、対応する転送ゲート３またはリセットゲート５が導通（オン）状態となり、これらのパルスがハイレベルの時に遮断（オフ）状態となる。
【０１６３】
図２５において、ｔ１１〜ｔ１５までの期間は、第１行目の画素の読み出し動作を示しており、以下ｔ２１〜ｔ２５及びｔ３１〜ｔ３５の期間は、それぞれ第２行目、第３行目に対応している。また、ｔ１１〜ｔ１４のそれぞれは、ｔ１１が行選択動作とＪＦＥＴ２の初期化動作、ｔ１２が初期化後の第１行目のＪＦＥＴ２のソースフォロワ動作とクランプ動作、ｔ１３が第１行目のフォトダイオード１からＪＦＥＴ２への信号電荷の転送動作、ｔ１４が信号電荷転送後の第１行目のＪＦＥＴ２のソースフォロワ動作に対応した期間で、この４つの動作は水平帰線期間内に行われる。また、ｔ１５は映像信号出力期間である。なお、ｔ１４におけるソースフォロワ動作は期間ｔ１５中も継続する。
【０１６４】
まず、期間ｔ１１の最初で駆動パルスφＲＤ１をハイレベルとし、ローレベルのφＲＧ１が印加され既に導通（オン）状態となっているリセットゲート５を経由して、ハイレベルの電圧が第１行目の画素のＪＦＥＴ２のゲート領域に伝わり、ＪＦＥＴ２はオン（選択）状態とされる。
そして、期間ｔ１１の終わりにおいて、駆動パルスφＲＧ１をハイレベルとし、リセットゲート５を遮断（オフ）状態とすることによって、第１行目のＪＦＥＴ２のゲート領域は、オン（選択）状態を保持したままフローティング状態とされる。
【０１６５】
一方、２行目、３行目のＪＦＥＴ２は、φＲＤ２，φＲＤ３がローレベルでφＲＧ２，φＲＧ３がローレベル（リセットゲート５が導通（オン）状態）を継続しているため、ゲート領域の電位はローレベルの電位に固定され、オフ（非選択）状態となっている。
即ち、選択された行のＪＦＥＴ２のゲート領域はハイレベルの電位に初期化され、非選択行のＪＦＥＴ２のゲート領域はローレベルの電位に固定される。
【０１６６】
この期間ｔ１１の動作において、図２０に示す実施形態７の光電変換装置は、ＪＦＥＴ２のゲート領域、リセットゲート５、リセットドレイン４とで構成されるＰチャネルＭＯＳトランジスタが水平走査方向に直列に接続されているため、リセットドレイン４とリセットドレイン配線２４ａ〜２４ｃとが接続されていない画素においても、ＪＦＥＴ２のゲート領域は正しく制御され、選択行の場合はハイレベルの電位に初期化され、非選択行の場合はローレベルの電位に固定されてオフ状態を継続する。
【０１６７】
期間ｔ１２においては、駆動パルスφＲＶをローレベルにして、リセット用トランジスタＴＲＶ１〜ＴＲＶ４を遮断（オフ）状態にして、第１行目のＪＦＥＴ２がソースフォロワ動作を行う。従って、ＪＦＥＴ２のゲート領域の初期化直後の電位に対応した出力（暗時出力）電圧が、列バッファアンプ２９ａ〜２９ｄを介してクランプ容量Ｃｃ１〜Ｃｃ４の一端（垂直信号線２２ａ〜２２ｄ側、以後入力端とする）に印加される。また、駆動パルスφＣはハイレベルでクランプトランジスタＴＣ１〜ＴＣ４は導通（オン）状態となっており、クランプ容量Ｃｃ１〜Ｃｃ４のもう一方の端（水平信号線２７側、以後出力端とする）は接地電位とされている。
【０１６８】
そして、期間ｔ１２の終わりにおいて、駆動パルスφＣをローレベルとしてクランプトランジスタＴＣ１〜ＴＣ４を遮断（オフ）状態とすると、上記出力（暗時出力）電圧がクランプ容量Ｃｃ１〜Ｃｃ４に保持されたまま、クランプ容量Ｃｃ１〜Ｃｃ４の出力端がフローティング状態とされる。つまり、暗時出力電圧のクランプ動作が行われる。
【０１６９】
期間ｔ１３においては、駆動パルスφＴＧ１をローレベル（駆動パルスφＴＧ２、φＴＧ３はハイレベルのまま）にして第１行目の画素の転送ゲート３を導通（オン）状態にし、第１行目のフォトダイオード１で生成・蓄積された信号電荷をＪＦＥＴ２のゲート領域に転送する。なお、信号電荷を転送した後のＪＦＥＴ２のゲート領域の電位は、信号電荷量／ゲート容量の分だけ変化（この場合は上昇）する。
【０１７０】
期間ｔ１３の終わりで、駆動パルスφＴＧ１をハイレベルにして転送ゲート３を遮断（オフ）状態にすると、第１行目のフォトダイオード１は、光電変換による次の信号電荷蓄積動作に入る。図２５においてｔＬＩはフォトダイオードの電荷蓄積時間を示している。
期間ｔ１４においては、期間ｔ１２と同様に、駆動パルスφＲＶをローレベルにして、リセット用トランジスタＴＲＶ１〜ＴＲＶ４を遮断（オフ）状態にして、第１行目のＪＦＥＴ２がソースフォロワ動作を行う。今度は、ＪＦＥＴ２のゲート領域へ信号電荷を転送した後の電位に対応した出力（信号出力）電圧が、列バッファアンプ２９ａ〜２９ｄを介してクランプ容量Ｃｃ１〜Ｃｃ４の入力端に印加される。また、駆動パルスφＣはローレベルでクランプトランジスタＴＣ１〜ＴＣ４は遮断（オフ）状態を継続しており、クランプ容量Ｃｃ１〜Ｃｃ４の出力端はフローティング状態とされている。
【０１７１】
従って、この時クランプ容量Ｃｃ１〜Ｃｃ４の出力端の電圧は、ｔ１４における信号電荷転送後のＪＦＥＴ２のソースフォロワ動作による出力（信号出力）電圧から、ｔ１２における電荷転送前（ゲート領域初期化後）のＪＦＥＴ２のソースフォロワ動作による出力（暗時出力）電圧を差し引いた電圧となっている。
なお、ｔ１４におけるＪＦＥＴ２のソースフォロワ動作の出力（信号出力）電圧には光信号成分（Ｓ）と暗成分（Ｄ）が含まれており、ｔ１２におけるＪＦＥＴ２のソースフォロワ動作の出力（暗時出力）電圧には暗成分（Ｄ）のみが含まれているため、両者を差し引いた、クランプ容量Ｃｃ１〜Ｃｃ４の出力端の電圧は、光信号成分（Ｓ）のみに応じた出力電圧となっている。
【０１７２】
両者に含まれる暗成分（Ｄ）としては、各ＪＦＥＴ２のしきい値電圧のばらつきによる固定パターンノイズ、リセットドレイン４からリセットゲート５を介してＪＦＥＴ２のゲート領域を初期化した時に発生するリセットノイズ、ＪＦＥＴ２と定電流源（２６ａ〜２６ｄ）によるソースフォロワ動作時に発生する１／ｆノイズ、列バッファアンプ２９ａ〜２９ｄのオフセット電圧のばらつきによる固定パターンノイズ等がある。
【０１７３】
即ち、ｔ１４におけるクランプ容量Ｃｃ１〜Ｃｃ４の出力端の電圧は、上記ノイズ成分を除去した光信号成分（Ｓ）のみの映像信号となっており、Ｓ／Ｎ比が向上している。
期間ｔ１５においては、期間ｔ１４におけるソースフォロワ動作を第１行目のＪＦＥＴ２が継続しており、水平走査回路８から駆動パルスφＨ１〜φＨ４を順次出力することで、クランプ容量Ｃｃ１〜Ｃｃ４の出力端に現れている光信号成分（Ｓ）のみに応じた出力電圧を、水平信号線２７に転送し、出力バッファアンプ２８を経て、出力端子ＶＯＵＴから映像信号が出力される。また、駆動パルスφＲＨを順次出力することで、水平信号線２７のリセットが行われる。
【０１７４】
期間ｔ１５の動作において列バッファアンプ２９ａ〜２９ｄは、高速に動作する。つまりφＨ１〜φＨ４と同期して、クランプ容量Ｃｃ１〜Ｃｃ４とこれに直列に接続された水平信号線の寄生容量ＣＨを充電する。従って動作速度、消費電力、ノイズの点で優れた図２１（ｃ）に示すバイポーラトランジスタを用いた列バッファアンプが望ましい。
【０１７５】
以上に示した期間ｔ１１〜期間ｔ１５に対する第１行目の読み出し動作は、期間ｔ２１〜ｔ２５及び期間ｔ３１〜期間ｔ３５において、それぞれ第２行目、第３行目に対して繰り返して、同様に行われる。
図２５において、リセットドレイン４の駆動パルス（φＲＤ１〜φＲＤ３）はほとんどの期間ローレベルであり、フォトダイオード１で発生した過剰電荷は、オーバーフロー制御領域６ａを経由してこのローレベルとなっているリセットドレイン４に流出する。
【０１７６】
ところが、期間ｔ１１〜ｔ１５では、駆動パルスφＲＤ１がハイレベルであり、さらに、期間ｔ１２〜ｔ１５では駆動パルスφＲＧ１がハイレベルで、リセットゲート５が遮断（オフ）状態となっている。従って、１行目のリセットドレイン４に対するオーバーフロー動作は停止（または動作状態が変化）する。これは、リセットドレイン４の電位がハイレベルとなってオーバーフロー動作に影響すると同時に、リセットゲート５が遮断（オフ）状態となると、リセットドレイン配線２４と接続されていないリセットドレイン４は、過剰電荷の排出経路が遮断されてしまうためである。
【０１７７】
期間ｔ２１〜ｔ２５、期間ｔ３１〜ｔ３５における、それぞれ２行目、３行目のリセットドレイン４に対するオーバーフロー動作についても同様である。
しかしながら、１つのフォトダイオードに対して垂直走査方向に２つの経路でオーバーフロー動作が可能となっている実施形態７の光電変換装置においては、一方の経路が一時的にオーバーフロー動作を停止する場合においても、他方の経路にてオーバーフロー動作が正常に行われるため、ブルーミング、スミア等のにじみの現象を抑圧することができる。
【０１７８】
以上説明したように、フォトダイオード１、ＪＦＥＴ２、転送ゲート３、リセットドレイン４、１画素当たり２つのリセットゲート５、１画素当たり２つのオーバーフロー制御領域６ａを備えた実施形態１の光電変換素子（図１〜図４）をマトリクス状に配置して構成した図２０に示す実施形態７の光電変換装置は、横型オーバーフロードレイン構造で埋込型のフォトダイオードを採用しているため、暗電流、残像、リセットノイズ、及びブルーミング、スミアが抑圧され、また、ローパスフィルターの構成要素となる垂直負荷容量Ｃｖ１〜Ｃｖ４を負荷としたＪＦＥＴ２の狭帯域ソースフォロワ動作によって、増幅動作時のノイズが抑圧される。また、信号電荷転送前と転送後における各ソースフォロワ動作の出力電圧を、クランプ容量Ｃｃ１〜Ｃｃ４を介して減算処理することによって、ＪＦＥＴ２のしきい値電圧のばらつきによる固定パターンノイズ、ＪＦＥＴ２のゲート領域を初期化した時に発生するリセットノイズ、ソースフォロワ動作時の１／ｆノイズ、列バッファアンプ２９ａ〜２９ｄのオフセット電圧のばらつきによる固定パターンノイズ等が抑圧される。従って、従来の光電変換装置（図３６〜図３９、図４０）と同様、高感度で低ノイズの（Ｓ／Ｎ比が高い）映像信号が得られる。
【０１７９】
また、実施形態７の光電変換装置においては、実施形態４の光電変換装置と同様、ドレイン配線２５が削除されているため、ドレイン配線２５と垂直信号線２２との短絡モードによる不良が解消され、製造歩留まりが向上する。
また、リセットドレイン４とリセットドレイン配線２４との接続が不完全となる解放モードの不良が発生してもＪＦＥＴのゲート領域は正しく制御されるため、縦線状の画像欠陥が減少し、製造歩留まりが向上する。
【０１８０】
また、実施形態５及び実施形態６の光電変換装置と同様、リセットドレイン４とリセットドレイン配線２４とを接続するための、コンタクト穴３０、（中継配線２３）、中継配線接続穴３１が複数の光電変換素子（例えば、２個〜２０個）当たり１個の割合で形成されているため、製造歩留まりが向上する。
また、実施形態７の光電変換装置には、高速動作が可能で、消費電力が小さく、低ノイズで動作する、図２１（ｃ）に示したエミッタフォロワ型の列バッファアンプが好適に用いられる。
【０１８１】
また、画素のＪＦＥＴ２のＮ型ソース領域１４及びＰ型ゲート領域１５とそれぞれ同一の製造工程で形成した、Ｎ型エミッタ領域５２及びＰ型ベース領域５３と、Ｎ型半導体領域１０１及び高濃度のＮ型半導体基板１００よりなるコレクタ領域を備えた、図２２〜図２４に示すバイポーラトランジスタを使用することによって、光電変換装置の製造工程を増加させずに、上記列バッファアンプを形成することができる。また、平面的なパターン形状やサイズを変えるだけで、出力バッファアンプ用のバイポーラトランジスタも、同一の製造工程により形成することが可能である。
【０１８２】
〔実施形態８〕
図２６〜図２９は、本発明の実施形態８による光電変換素子を示す構成図であり、図２６はその平面図、図２７は図２６のＸ１−Ｘ２線に沿った断面図、図２８は図２６のＹ１−Ｙ２線に沿った断面図、図２９は図２６のＹ３−Ｙ４線に沿った断面図である。
【０１８３】
図３０は、図２６〜図２９に示す光電変換素子及びその読出回路の一例を示す回路図であり、図３１は、図３０に示す光電変換素子の動作を説明するためのパルスタイミングチャートである。
図２６〜図３１に示すように、本発明の光電変換素子を単体として用いることによって、フォトセンサーとして使用することもできる。
【０１８４】
図２６〜図２９に示す実施形態８の光電変換素子は、画素の周囲にＰ型のガードリング領域１９が形成されていること、リセットゲート５やオーバーフロー制御領域６ａの形成条件、及び、各配線の引き出し方等が図１〜図４に示した実施形態１の光電変換素子と異なっているが、他の構成は、実施形態１等で示した光電変換素子（図１〜図４）とほぼ同様である。Ｐ型のガードリング領域１９は、迷光によりフォトダイオード１以外の部分で発生した不要電荷を吸収し、排出するためのものである。
【０１８５】
図２６〜図２９において、オーバーフロー制御領域６ａはフォトダイオード１とリセットドレイン４との境界領域の半導体内部に形成されているが（図２９）、フォトダイオード１とガードリング領域１９との境界領域の半導体内部（高濃度のＮ型半導体領域１６の下部）に形成しても良い。この場合、ガードリング領域１９に適当な電圧を印加することによって、過剰電荷はガードリング領域１９に排出される。
【０１８６】
この実施形態８では、光電変換素子の読出回路が、図３０の回路図に示すように、リセットトランジスタＴＲＶ、低電流源７６、クランプ容量Ｃｃ、クランプトランジスタＴｃ、及び、バッファアンプ７７、出力アンプ７８によって構成されている
要求される動作速度があまり高くない場合には、この読出回路においてそのバッファアンプ７７を省略することもできる。また、図３０に示す読出回路は、光電変換素子と同一の半導体チップ上に形成することで出力信号のＳ／Ｎ比を高めることができる。なお、読出回路を光電変換素子と別に形成してもよい。
【０１８７】
図３０、図３１において、光電変換素子の転送ゲート３及びリセットゲート５は図２７，図２８に示すようにＰチャネル型であるため、φＴＧ及びφＲＧは他のパルスと極性が逆になる。即ち、これらのパルスがローレベルの時に、転送ゲート３またはリセットゲート５が導通（オン）状態となり、これらのパルスがハイレベルの時に遮断（オフ）状態となる。
【０１８８】
図３１に示すパルスタイミングチャートにおいて、期間ｔ１はＪＦＥＴ２のゲート領域の初期化動作、期間ｔ２は初期化後のＪＦＥＴ２のソースフォロワ動作と、クランプ容量Ｃｃ、クランプトランジスタＴｃによる上記出力のクランプ動作、期間ｔ３はフォトダイオード１からＪＦＥＴ２への信号電荷の転送動作、期間ｔ４は信号電荷転送後のＪＦＥＴ２のソースフォロワ動作にそれぞれ対応している。この期間ｔ４において、クランプ容量Ｃｃの出力端側（図３０におけるＣｃの右端）に発生する光信号出力が出力バッファアンプ７８を介して出力端子（Ｖout ）より出力される。
【０１８９】
以上に示した実施形態８の光電変換素子は、横型オーバーフロードレイン構造で埋込型のフォトダイオードを採用しているため、暗電流、残像、リセットノイズが抑圧され、また、信号電荷転送前と転送後における各ソースフォロワ動作の出力電圧を、クランプ容量Ｃｃを介して減算処理することによって、ＪＦＥＴ２のゲート領域を初期化した時に発生するリセットノイズ、ソースフォロワ動作時の１／ｆノイズ等が抑圧される。従って高感度で低ノイズの（Ｓ／Ｎ比が高い）光信号出力が得られる。
【０１９０】
また、図３０に示すバッファアンプ７７及び出力バッファアンプ７８には、動作速度、消費電力、ノイズ等で優れた、図２１（ｃ）及び図１３に示すようなエミッタフォロワ型のバッファアンプが好適に用いられる。
また、画素部ＪＦＥＴと同一の製造工程で形成可能な、図２２〜図２４に示すバイポーラトランジスタを使用することによって、光電変換素子の製造工程を増加させずに、エミッタフォロワ型のバッファアンプを形成することができる。
【０１９１】
【発明の効果】
以上説明したとおり、本発明による光電変換素子では、接合型電界効果トランジスタのドレイン領域から半導体基板まで同一導電型の半導体で形成したため、これをマトリクス状に配置して光電変換装置を構成した場合、ドレイン配線を削除することが可能となり、製造歩留まりを向上することができるるという効果がある。
【０１９２】
また、本発明による光電変換素子では、高濃度の半導体基板を用いたため、製造工程数を減らすことができるという効果もある。
また、本発明による光電変換素子では、フォトダイオードの電荷蓄積領域とその周囲領域の半導体表面近傍に、電荷蓄積領域と反対導電型で高濃度の半導体領域を連続して形成し、オーバーフロー制御領域を半導体内部に形成したため、暗電流、残像、リセットノイズ、及びブルーミング、スミアを抑圧することができるという効果もある。
【０１９３】
また、本発明による光電変換素子では、垂直信号線を光電変換素子周囲の分離領域上に形成したため感度を向上することができるという効果もある。
また、本発明による光電変換素子では、フォトダイオードの電荷蓄積領域と反対導電型の半導体基板を使用したため、感度（特に波長の長い光に対する感度）を向上することができるという効果もある。
【０１９４】
また、本発明による光電変換装置では、本発明の光電変換素子を二次元マトリクス状に配置して形成したため、上記本発明の光電変換素子と同一の効果がある。
また、本発明による光電変換装置では、接合型電界効果トランジスタのゲート領域とリセットドレインの電荷排出領域を水平走査方向に交互に配置し、その境界領域上に絶縁膜を介してリセットゲートを配置し、リセットゲートを少なくとも水平走査方向に共通に接続し、リセットドレインの電荷排出領域を水平走査方向に共通に接続したため、製造歩留まりを向上することができるという効果もある。
【０１９５】
また、本発明による光電変換装置では、接合型電界効果トランジスタのゲート領域とリセットドレインの電荷排出領域を水平走査方向に交互に配置し、その境界領域上に絶縁膜を介して、リセットゲートを配置し、リセットゲートを少なくとも水平走査方向に共通に接続し、リセットドレインの電荷排出領域を水平走査方向に共通に接続するコンタクト穴と配線を形成し、上記コンタクト穴を水平走査方向に配置された複数の光電変換素子当たり１個の割合で形成したため、製造歩留まりを向上することができるという効果もある。
【０１９６】
また、本発明による光電変換装置では、リセットドレインの電荷排出領域を水平走査方向に共通に接続するコンタクト穴を、２素子に１個の割合から２０素子に１個の割合で形成したため、動作速度に対する影響が少なく、製造歩留まりを向上することができるという効果もある。
また、本発明による光電変換装置では、フォトダイオードの電荷蓄積領域とリセットドレインの電荷排出領域を垂直走査方向に交互に配置し、その境界領域にオーバーフロー制御領域を形成したため、２つの経路でオーバーフロー動作が可能となり、一方の経路が一時的に停止しても他方の経路にてオーバーフロー動作が行われ、ブルーミング、スミア等のにじみの現象を抑圧することができるという効果もある。
【０１９７】
また、本発明による光電変換装置では、画素部の接合型電界効果トランジスタと同一の製造工程でバイポーラトランジスタを形成可能なため、製造工程を追加することなく、エミッタフォロワ型の列バッファアンプや出力バッファアンプを形成できるという効果もある。
【図面の簡単な説明】
【図１】本発明の実施形態１による光電変換素子の平面図である。
【図２】図１のＸ１−Ｘ２線断面図である。
【図３】図１のＹ１−Ｙ２線断面図である。
【図４】図１のＹ３−Ｙ４線断面図である。
【図５】本発明の実施形態２による光電変換素子の部分断面図である。
【図６】本発明の実施形態３による光電変換素子の部分断面図である。
【図７】本発明の実施形態４による光電変換装置の平面図である。
【図８】図７のＸ１−Ｘ２線断面図である。
【図９】図７のＹ１−Ｙ２線断面図である。
【図１０】図７のＹ３−Ｙ４線断面図である。
【図１１】図７〜図１０に要部を示す光電変換装置の回路図である。
【図１２】図１１の回路図における出力バッファアンプの構成例を示す回路図である。
【図１３】図１２と同様の出力バッファアンプの構成例を示す回路図である。
【図１４】図１１に示す回路図の光電変換装置の動作を説明するためのパルスタイミングチャートである。
【図１５】本発明の実施形態５による光電変換装置の平面図である。
【図１６】図１５のＸ１−Ｘ２線断面図である。
【図１７】本発明の実施形態６による光電変換装置の平面図である。
【図１８】図１７のＸ１−Ｘ２線断面図である。
【図１９】図１５及び図１６または図１７及び図１８に要部を示す光電変換装置の回路図である。
【図２０】本発明の実施形態７による光電変換装置の回路図である。
【図２１】図２０の回路図における列バッファアンプの構成例を示す回路図である。
【図２２】図２１における列バッファアンプ用バイポーラトランジスタの一例を示す平面図である。
【図２３】図２１のＸ１−Ｘ２線断面図である。
【図２４】図２１のＹ１−Ｙ２線断面図である。
【図２５】図２０に示す回路図の光電変換装置の動作を説明するためのパルスタイミングチャートである。
【図２６】本発明の実施形態８による光電変換素子の平面図である。
【図２７】図２６のＸ１−Ｘ２線断面図である。
【図２８】図２６のＹ１−Ｙ２線断面図である。
【図２９】図２６のＹ３−Ｙ４線断面図である。
【図３０】図２６〜図２９に示す光電変換素子及びその読出回路の一例を示す回路図である。
【図３１】図３０に示す回路図の光電変換素子の動作を説明するためのパルスタイミングチャートである。
【図３２】従来の光電変換素子の平面図である。
【図３３】図３２のＸ１−Ｘ２線断面図である。
【図３４】図３２のＹ１−Ｙ２線断面図である。
【図３５】図３２のＹ３−Ｙ４線断面図である。
【図３６】従来の光電変換装置の平面図である。
【図３７】図３６のＸ１−Ｘ２線断面図である。
【図３８】図３６のＹ１−Ｙ２線断面図である。
【図３９】図３６のＹ３−Ｙ４線断面図である。
【図４０】従来の光電変換装置の回路図である。
【図４１】図４０に示す光電変換装置の動作を説明するためのパルスタイミングチャートである。
【符号の説明】
１  フォトダイオード
２  ＪＦＥＴ
３  転送ゲート
４  リセットドレイン
５  リセットゲート
６ａ〜６ｃ  オーバーフロー制御領域
７  垂直走査回路
８  水平走査回路
１０  Ｐ型半導体基板
１１  Ｎ型ウエル領域
１２  Ｐ型電荷蓄積領域
１３  高濃度のＮ型半導体領域
１４  Ｎ型ソース領域
１５  Ｐ型ゲート領域
１６  Ｎ型ドレイン領域
１７  Ｎ型チャネル領域
１８  Ｐ型電荷排出領域
１９  Ｐ型ガードリング領域
２０，２０ａ〜２０ｃ  転送ゲート配線
２１，２１ａ〜２１ｃ  リセットゲート配線
２２，２２ａ〜２２ｄ  垂直信号線
２３  中継配線
２４，２４ａ〜２４ｃ  リセットドレイン配線
２５  ドレイン配線
２６ａ〜２６ｄ  定電流源
２７，２７ａ，２７ｂ  水平信号線
２８，２８ａ，２８ｂ  出力バッファアンプ
２９ａ〜２９ｄ  列バッファアンプ
３０  リセットドレイン用コンタクト穴
３１  中継配線接続穴
３２  ドレイン用コンタクト穴
３３  層間絶縁膜
４０〜４６  ＭＯＳトランジスタ
５０，５１  バイポーラトランジスタ
５２  Ｎ型エミッタ領域
５３  Ｐ型ベース領域
５４  Ｎ型コレクタコンタクト領域
６０  エミッタ電極
６１  ベース電極
６２  コレクタ電極
６３  遮光膜
７０  ソース配線
７１  ドレイン配線
７２  転送ゲート配線
７３  リセットゲート配線
７４  リセットドレイン配線
７５  遮光膜
７６  定電流源
７７  バッファアンプ
７８  出力バッファアンプ
１００  高濃度Ｎ型半導体基板
１０１  Ｎ型半導体領域
【図１】
0003783360.tif 000002
【図２】
0003783360.tif 000003
【図３】
0003783360.tif 000004
【図４】
0003783360.tif 000005
【図５】
0003783360.tif 000006
【図６】
0003783360.tif 000007
【図７】
0003783360.tif 000008
【図８】
0003783360.tif 000009
【図９】
0003783360.tif 000010
【図１０】
0003783360.tif 000011
【図１１】
0003783360.tif 000012
【図１２】
0003783360.tif 000013
【図１３】
0003783360.tif 000014
【図１４】
0003783360.tif 000015
【図１５】
0003783360.tif 000016
【図１６】
0003783360.tif 000017
【図１７】
0003783360.tif 000018
【図１８】
0003783360.tif 000019
【図１９】
0003783360.tif 000020
【図２０】
0003783360.tif 000021
【図２１】
0003783360.tif 000022
【図２２】
0003783360.tif 000023
【図２３】
0003783360.tif 000024
【図２４】
0003783360.tif 000025
【図２５】
0003783360.tif 000026
【図２６】
0003783360.tif 000027
【図２７】
0003783360.tif 000028
【図２８】
0003783360.tif 000029
【図２９】
0003783360.tif 000030
【図３０】
0003783360.tif 000031
【図３１】
0003783360.tif 000032
【図３２】
0003783360.tif 000033
【図３３】
0003783360.tif 000034
【図３４】
0003783360.tif 000035
【図３５】
0003783360.tif 000036
【図３６】
0003783360.tif 000037
【図３７】
0003783360.tif 000038
【図３８】
0003783360.tif 000039
【図３９】
0003783360.tif 000040
【図４０】
0003783360.tif 000041
【図４１】
0003783360.tif 000042