(57)【特許請求の範囲】
【請求項１】
（ａ）基板上にダミーパターンの境界領域を設定する段階と、
（ｂ）前記ダミーパターンの境界領域内に第１領域を設定すると共に、前記第１領域から所定の距離だけ離隔されるように第２領域を設定する段階と、
（ｃ）前記第１領域に第１パターン群領域と共に、これから所定の距離だけ離隔されるように第２パターン群領域を設定し、前記第２領域に第３導電層パターン領域を設定する段階と、
（ｄ）前記第１パターン群領域、前記第２パターン群領域及び前記第３導電層パターン領域の各周りに所定の幅を有する第１、第２及び第３ダミーパターン領域を設定する段階と、
（ｅ）前記基板上に前記各領域に該当する第１、第２及び第３導電層パターン並びに第１、第２及び第３ダミーパターンを形成する段階と、を含み、
前記（ｄ）段階は、
（ｄ１）前記基板上に前記第１パターン群領域、前記第２パターン群領域及び前記第３導電層パターン領域が各々第１大きさだけ拡張された第３、第４及び第５領域を設定する段階と、
（ｄ２）前記基板上に前記第１パターン群領域、前記第２パターン群領域及び前記第３導電層パターン領域が各々第２大きさだけ拡張された第６、第７及び第８領域を設定する段階と、
（ｄ３）前記第６、第７及び第８領域から前記第３、第４及び第５領域を各々引いた領域と前記ダミーパターン境界領域とが重なる領域に第１、第２及び第３ダミーパターン領域を設定する段階とを含むことを特徴とする半導体装置のダミーパターン形成方法。
【請求項２】
前記第１大きさは、前記第１パターン群領域を成す第１導電層パターン領域間の最小間隔の１．５倍乃至２倍であることを特徴とする請求項１に記載の半導体装置のダミーパターン形成方法。
【請求項３】
前記第２大きさと前記第１大きさとの差は、前記第１パターン群領域を成す前記第１導電層パターン領域の最小幅よりも大きくすることを特徴とする請求項１に記載のダミーパターンの形成方法。
【請求項４】
前記第１ダミーパターン領域と前記第２ダミーパターン領域とを一部統合して第４ダミーパターン領域を設定し、前記基板上にこれに対応する第４ダミーパターンを形成する段階をさらに含むことを特徴とする請求項１に記載の半導体装置のダミーパターン形成方法。
【請求項５】
前記第１、第２及び第３ダミーパターン領域を拡張した後、縮小して前記第１及び第２ダミーパターン領域のうち領域の間隔が所定間隔以下の部分を統合して前記第４ダミーパターン領域を設定することを特徴とする請求項４に記載の半導体装置のダミーパターン形成方法。
【請求項６】
前記第１、第２及び第３ダミーパターンのうち選択された少なくとも何れか一つは複数個の小ダミーパターンで形成されることを特徴とする請求項１に記載の半導体装置のダミーパターン形成方法。
【請求項７】
前記第１、第２及び第３ダミーパターン領域の何れか一側または両側に前記各ダミーパターン領域と所定間隔に離隔されるように他のダミーパターン領域をさらに設定して前記基板上にこれに対応する他のダミーパターンをさらに形成することを特徴とする請求項１に記載の半導体装置のダミーパターン形成方法。
【請求項８】
前記他のダミーパターン領域のうち選択された何れか一つを複数個の小ダミーパターン領域に分割し、前記基板上にこれに対応する小ダミーパターンを形成することを特徴とする請求項７に記載の半導体装置のダミーパターン形成方法。
【請求項９】
前記分割された複数個の小ダミーパターン領域を拡張した後、縮小して前記小ダミーパターン領域のうち領域間の間隔が所定間隔以下の部分は統合することを特徴とする請求項８に記載の半導体装置のダミーパターン形成方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に係り、特に半導体装置のダミーパターンの形成方法に関する。
【０００２】
【従来の技術】
制限領域内でさらに高集積度の半導体装置を形成するために半導体装置が多層構造化されている。これにより、半導体装置の集積度が高まるほど基板上でパターン密集部と隔離部との間の段差が高まる。
【０００３】
前記段差を最小化するために任意の物質層上に特定のパターンを形成するとき、前記パターンの厚さを薄膜化する必要がある。このためにパターンの形成される下部層の表面を全体的に平坦化する。前記表面の平坦化はパターンの薄膜化のため、そしてデザインルールの縮小に伴う過度蝕刻マージンの減少を防止するために必要である。
【０００４】
表面平坦化のために従来の技術はウェーハ上にダミーパターンを形成する方法を提示したことがある。即ち、ウェーハの相対的にパターンの密度が低かったり、パターンの形成されていない領域上にダミーパターンを形成する。
【０００５】
以下、添付された図面に基づき従来の技術によるダミーパターンの形成方法を説明する。
【０００６】
図１を参照すれば、基板１０上に導電層パターン１２ａ、１２ｂ、１２ｃがゲートアレーのような格子上を過ぎる場合、基板１０上の導電層パターン１２ａ、１２ｂ、１２ｃの形成されていない領域にダミーパターン１４を形成し、この領域の全体にダミーパターン１４を格子配列の形で形成する。
【０００７】
この方法によれば、図４に示されたように、ダミーパターン２９と導電層パターン２６との間の上部層間絶縁膜２７が誘電体として使われて前記ダミーパターン２９と前記導電層パターン２６との間に寄生キャパシタ３０が形成される。従って、半導体装置が誤動作される恐れがある。しかも、この方法は下部膜のパターンの配列が不規則的な場合には適用しにくい。
【０００８】
図２を参照すれば、ダミーパターン１８を基板１６上の導電層パターン１７ａ、１７ｂ、１７ｃの形成されない全領域に形成するが、格子配列の形でなく正方形の単一体で形成する。
【０００９】
この方法はダミーパターン１８が導電層パターン１７ａ、１７ｂ、１７ｃに比べて広い層間絶縁膜上に形成されるのでダミーパターン１８にストレスが集中される。この結果、ダミーパターン１８またはその下部に形成されている導電性ラインにクラック（ｃｒａｃｋ）が発生される恐れがある。それだけでなく、図５に示されたように、ダミーパターン３１と導電層パターン２６との間に形成された上部層間絶縁膜２７が誘電体として作用する。従って、前記ダミーパターン３１と導電層パターン２６との間に寄生キャパシタ３２が形成される。この結果、半導体装置が誤動作される恐れがある。図４及び図５において、部材番号２５と２８は各々下部層間絶縁膜と導電層パターンを示す。
【００１０】
図３を参照すれば、基板２０上に形成された導電層パターン２１ａ、２１ｂ、２１ｃの間に広い領域が存在する。このような導電層パターン２１ａ、２１ｂ、２１ｃの間の広い領域にバー形のダミーパターン２２を形成する。
【００１１】
この方法はダミーパターン２２と下部に形成された導電性ラインとの間に多数の寄生キャパシタが形成されて半導体装置が誤動作される恐れがあるとの問題がある。
【００１２】
【発明が解決しようとする課題】
従って、本発明が解決しようとする技術的課題は、過度蝕刻による導電性ラインの損傷を防止すると同時に、前記導電性ラインの周りに寄生キャパシタの形成を防止しうる半導体装置のダミーパターンの形成方法を提供することにある。
【００１３】
【課題を解決するための手段】
前記技術的課題を達成するために、本発明による半導体装置のダミーパターンは次の順序通りに形成される。
【００１４】
（ａ）基板上にダミーパターンの境界領域を設定する。（ｂ）前記ダミーパターンの境界領域内に第１領域を設定すると共に、前記第１領域から所定の距離だけ離隔されるように第２領域を設定する。（ｃ）前記第１領域に第１パターン群領域と共に、これから所定の距離だけ離隔されるように第２パターン群領域を設定し、前記第２領域に第３導電層パターン領域を設定する。（ｄ）前記第１パターン群領域、前記第２パターン群領域及び前記第３導電層パターン領域の各周りに所定の幅を有する第１、第２及び第３ダミーパターン領域を設定する。（ｅ）前記基板上に前記各領域に該当する第１、第２及び第３導電層パターン並びに前記第１、第２及び第３ダミーパターンを形成する。前記（ｄ）段階では、（ｄ１）前記基板上に前記第１パターン群領域、前記第２パターン群領域及び前記第３導電層パターン領域が各々第１大きさだけ拡張された第３、第４及び第５領域を設定する。（ｄ２）前記基板上に前記第１パターン群領域、前記第２パターン群領域及び前記第３導電層パターン領域が各々第２大きさだけ拡張された第６、第７及び第８領域を設定する。（ｄ３）前記第６、第７及び第８領域から前記第３、第４及び第５領域を各々引いた領域と前記ダミーパターン境界領域とが重なる領域に第１、第２及び第３ダミーパターン領域を設定する。
【００１９】
好ましくは、前記第１大きさは前記第１パターン群領域を成す第１導電層パターン領域間の最小間隔の１．５倍乃至２倍であり、そして前記第２大きさと前記第１大きさとの差は前記第１導電層パターン領域の最小幅よりも大きい。
【００２０】
本発明による半導体装置のダミーパターンの形成方法では、基板上の所望の領域に選別的にダミーパターンを形成しうる。従って、下部の配線とダミーパターンとの間のオーバーラップを最小化しうる。従って、下部配線とダミーパターンとの間における寄生キャパシタの形成を最小化しうる。この結果、ダミーパターンにストレスが集中されることを防止すると同時に、寄生キャパシタによる漏れ電流を最小化しうるので、寄生キャパシタの形成による半導体装置の誤動作を防止しうる。また、配線の形成された領域とダミーパターンとの間の距離とダミーパターンの幅とを適切に調節することによって配線の損傷なく安定的に蝕刻工程を進行しうる。
【００２１】
【発明の実施の形態】
＜第１実施形態＞
添付した図面に基づき本発明を詳しく説明する。
【００２２】
まず、本発明の第１実施形態による半導体装置のダミーパターンの形成方法を説明する。
【００２３】
図６は、基板４０上の所定領域に導電層パターンが形成される第１及び第２領域４４、４６とダミーパターンが形成される領域とを設定する段階を示す。具体的には、前記基板４０上の所定領域にダミーパターンを形成しうる領域、即ちダミーパターン境界領域４２を設定する。前記ダミーパターンは、前記ダミーパターン境界領域４２として設定された領域から導電層パターンの形成される領域を除いた如何なる領域にも形成しうる。
【００２４】
前記ダミーパターン境界領域４２を、再び、導電層パターンが形成される領域とダミーパターンが形成される領域とに限定する。この際、隔離されたパターンの過度蝕刻による損傷を防止するために前記ダミーパターン境界領域４２には隔離された導電層パターン領域を別に設定する。具体的には、前記ダミーパターン境界領域４２のうち所定の領域に第１領域４４を設定し、前記第１領域４４と所定の間隔に離隔された位置に第２領域４６を設定する。前記第１領域４４は導電層パターンの高密度の領域であり、前記第２領域４６は低密度の領域である。
【００２５】
前記第１領域４４は、再び、第１パターン群領域５０と、これから所定の距離に離隔された第２パターン群領域５２とに限定される。前記第１及び第２パターン群領域５０、５２の間の隔離距離は、前記第１領域４４と前記第２領域４６との間の間隔距離に比べて短い。前記第１パターン群領域（図６の５０）、第２パターン群領域（図６の５２）及び第２領域４６内のそれぞれの導電層パターン領域は、既定のデザインルールにより設定される。
【００２６】
図６において、部材番号４８で示した領域は下部回路領域を示す。図６には前記下部回路領域４８が１つの領域のみである場合が示されているが、さらに多くの下部回路領域があり得る。
【００２７】
図７を参照すれば、前記第１領域４４内の前記第１パターン群領域５０と第２パターン群領域５２及び前記第２領域４６に対応する領域に各々第１導電層パターン領域５４、５６、５７と第２導電層パターン領域５８及び第３導電層パターン領域６０を設定する。なお、前記第２パターン群領域５２にも前記第１パターン群領域５０のように複数個の導電層パターン領域が設定されうるが、ここでは便宜上１つの導電層パターン領域、即ち第２導電層パターン領域５８のみ設定する。
【００２８】
前記第１導電層パターン領域５４、５６、５７は多様な形で形成して良い。例えば、前記第１導電層パターン領域５４、５６、５７は、非直線形、即ちＬ字形の導電層パターン領域５４に設定されうる。
【００２９】
メモリデバイスの場合、前記第１領域４４はセル領域に該当され、前記第２領域４６は周辺回路領域に該当される。
【００３０】
前記ダミーパターン境界領域（図６の４２）から前記第１領域４４と第２領域４６とを除いた領域に何れのパターンも設定しない場合、前記第１及び第２領域４４、４６に前記導電層パターンを形成した後、後続の平坦化工程で前記導電層パターンの密度差により領域間に段差が発生される。また、前記導電層パターンの蝕刻時、ローディング効果による線幅が不均一になる。従って、前記ダミーパターン境界領域４２において前記第１及び第２領域４４、４６以外の他の領域にダミーパターンを形成することにより後続の平坦化工程時に優秀な平坦度が得られる。このような平坦化された面上に導電層パターンを形成すれば薄膜化された導電層パターンを形成すると同時に過度な蝕刻マージンを十分に確保しうる。
【００３１】
しかし、前記基板４０において前記第１及び第２領域４４、４６に限定されない全体領域にダミーパターン領域を設定する場合、前記ダミーパターン領域が既に形成された下部回路領域４８と重なる面積が広がる。従って、前記ダミーパターンと下部回路領域を構成する導電層パターンとの間に寄生キャパシタが形成される。
【００３２】
これを防止するために、ダミーパターンの占有面積を最小化させるべきである。従って、前記基板４０においてダミーパターン境界領域４２に限定された領域から前記第１パターン群領域５０、第２パターン群領域５２及び前記第２領域４６と所定の間隔に離隔された領域にのみダミーパターン領域を限定することが望ましい。
【００３３】
前記第１パターン群領域５０、第２パターン群領域５２及び第２領域４６と前記ダミーパターン領域との間に隔離距離を適切に保つことは、過度蝕刻時の導電層パターンの損傷を防止するため非常に重要である。
【００３４】
図８は、第３乃至第８領域６２、６４、６６、６８、７０、７２を設定する段階を示した図面である。
【００３５】
前記第１導電層パターン領域５４、５６、５７、前記第２導電層パターン領域５８及び第３導電層パターン領域６０を各々第１拡張する。この結果、前記第１導電層パターン領域５４、５６、５７が第１拡張された第３領域６２、前記第２導電層パターン領域５８が第１拡張された第４領域６４及び前記第３導電層パターン領域６０が第１拡張された第５領域６６が設定される。
【００３６】
前記第１拡張において、前記第１乃至第３導電層パターン領域５４、５６、５７、５８、６０は各々第１大きさｄ１だけ拡張される。導電層パターン領域５４、５６、５７間の間隔ｄは、前記第１大きさｄ１の１／２以上である。
【００３７】
前記第３領域６２は、第１導電層パターン領域５４、５６、５７を全て取り囲むように形成される。これは、第１導電層パターン領域５４、５６、５７の第１拡張された領域が重なるからである。ここで、前記第１大きさｄ１は導電層パターンとダミーパターン領域との間隔に該当する。従って、第１大きさｄ１を適切に調節することにより、過度な蝕刻工程時に第１乃至第３導電層パターン領域５４、５６、５７、５８、６０に該当する導電層パターンの蝕刻バイアスを均一に保てる。前記第１大きさｄ１は前記第１導電層パターン領域５４、５６、５７間の最小間隔の１．５倍乃至２倍ほどであるのが望ましい。
【００３８】
前記第１乃至第３導電層パターン領域５４、５６、５７、５８、６０を第２大きさｄ１＋ｄ２だけ第２拡張する。前記第２大きさｄ１＋ｄ２は前記第１大きさｄ１より大きい。この結果、前記第１導電層パターン領域５４、５６、５７が第２拡張された第６領域６８、第２導電層パターン領域５８が第２拡張された第７領域７０、及び第３導電層パターン６０が第２拡張された第８領域７２が設定される。
【００３９】
前記第６乃至第８領域６８、７０、７２は、前記第３乃至第５領域６２、６４、６６を各々第３大きさｄ２だけ拡張させた結果と同一である。ここで、前記第３大きさｄ２はダミーパターンの幅に該当する。過度蝕刻時にパターンがリフティングされることを防止するため、前記第３大きさｄ２は少なくとも導電層パターンの最小線幅より大きく設定することが望ましい。
【００４０】
図９は、第１乃至第３ダミーパターン領域７４、７６、７８を設定する段階である。具体的には、前記第１ダミーパターン領域７４は、前記第６領域６８から前記第３領域６２を除いた領域と前記ダミーパターン境界領域４２とが重なる領域に設定される。前記第２ダミーパターン領域７６は、前記第７領域７０から前記第４領域６４を除いた領域と前記ダミーパターン境界領域４２とが重なる領域に設定される。そして、前記第３ダミーパターン領域７８は、前記第８領域７２から前記第５領域６６を除いた領域と前記ダミーパターン境界領域４２とが重なる領域に設定される。この際、図９に示したように、ダミーパターン境界領域４２の外にある領域８０、８２、８４はダミーパターン領域として使用されない。
【００４１】
前述したように、前記第１乃至第３ダミーパターン領域７４、７６、７８は前記第３大きさｄ２に該当する幅を有する。そして、第１乃至第３ダミーパターン領域７４、７６、７８は各々第１乃至第３導電層パターン領域５４、５６、５７、５８、６０から第１大きさｄ１だけ離隔されている。
【００４２】
図１０は、第１導電層パターン５４ａ、５６ａ、５７ａ、第２及び第３導電層パターン５８ａ、６０ａ及び第１乃至第３ダミーパターン７４ａ、７６ａ、７８ａを形成する段階を示す。具体的には、前記第１導電層パターン領域５４、５６、５７、第２及び第３導電層パターン領域５８、６０並びに前記第１乃至第３ダミーパターン領域７４、７６、７８に対するデータをマスクドローイング装置に入力させてマスクパターンを形成する。前記マスクパターンを用いて基板上に前記第１乃至第３導電層パターン領域５４、５６、５７、５８、６０に対応する第１乃至第３導電層パターン５４ａ、５６ａ、５７ａ、５８ａ、６０ａ及び前記第１乃至第３ダミーパターン領域７４、７６、７８に対応する第１乃至第３ダミーパターン７４ａ、７６ａ、７８ａを形成する。
【００４３】
＜第２実施形態＞
図１１及び図１２は、本発明の第２実施形態による半導体装置のダミーパターンの形成方法を段階別に示した図面である。
【００４４】
本発明の第２実施形態による半導体装置のダミーパターン形成方法は、ダミーパターン間の間隔の狭い部分を除去しうるダミーパターン形成方法である。
【００４５】
本発明の第２実施形態で使用する部材が前記第１実施形態の部材と同一な場合に、その部材番号や部材符号は前記第１実施形態のものをそのまま使う。
【００４６】
第２実施形態によるダミーパターン形成方法では、前記第１実施形態に応じて前記第３乃至第８領域６２、６４、６６、６８、７０、７２と前記第１乃至第３ダミーパターン領域７４、７６、７８とを設定する。図９に示したような状態で、前記第１乃至第３ダミーパターン領域７４、７６、７８のうち所定の間隔以下の領域Ａ１、Ａ２は合わせて一つの領域に形成する。このような領域の統合は次のような方法で行える。即ち、前記第１導電層パターン領域５４、５６、５７と前記第２及び第３導電層パターン領域５８、６０を第１及び第２拡張する場合と同一な方法で拡張する。このとき、拡張する対象は前記導電層パターン領域５４、５６、５７でなく、前記第１乃至第３ダミーパターン領域７４、７６、７８である。前記第１乃至第３ダミーパターン領域７４、７６、７８を拡張する場合にも前記第１乃至第３ダミーパターン領域７４、７６、７８間の間隔が所定間隔以下の部分は統合させ、そうでない部分はそのまま拡張させる。この結果、前記狭部Ａ１、Ａ２は１つの領域に統合される。
【００４７】
ところが、前記第１乃至第３ダミーパターン領域７４、７６、７８を拡張した状態のまま置くと、その領域が大き過ぎることになる。従って、統合の目的を達成した後には前記拡張されたダミーパターン領域を元の大きさに復元させるべきである。このために、前記拡張されたダミーパターン領域を対象として縮める。こうして前記第１乃至第３ダミーパターン領域７４、７６、７８は元の大きさになる。しかし、前記第１及び第２ダミーパターン領域７４、７６間の狭部Ａ１、Ａ２は統合される。つまり、前記第１及び第２ダミーパターン領域７４、７６は前記狭部Ａ１、Ａ２を通して合わせられて前記基板４０上に前記第１乃至第３ダミーパターン領域７４、７６、７８と異なる形の第４ダミーパターン領域８６が設定される（図１１参照）。前記第３ダミーパターン領域７８は前記第１ダミーパターン領域７４から遠く離隔されているので、前記拡張及び縮小に影響を受けない。前記縮小の後、前記ダミーパターン境界領域４２の外にある領域８８はダミーパターン領域として使用されない。
【００４８】
以降、前記第１実施形態によりマスクパターンを形成し、これを用いて基板上に形成された導電層をパタニングする。この結果、図１２に示したように、前記基板４０上に第１導電層パターン５４ａ、５６ａ、５７ａよりなる第１パターン群５９、前記第２及び第３導電層パターン５８ａ、６０ａ、第３及び第４ダミーパターン７８ａ、８６ａが形成される。
【００４９】
本発明の第２実施形態による半導体装置のダミーパターン形成方法において、前記第１乃至第３ダミーパターン領域（図１１の７４、７６、７８）を対象として拡張と縮小とを順次行うことにより、前記第１乃至第３ダミーパターン領域７４、７６、７８間の狭部を除去しうる。従って、本発明の第２実施形態はダミーパターン間に異質物の残留することを防止しうる。従って、後続工程に平坦化された結果面を提供しうる。
【００５０】
＜第３実施形態＞
次いで、図１３に基づき本発明の第３実施形態による半導体装置のダミーパターン形成方法を説明する。なお、本発明の第３実施形態の部材が前記第１及び第２実施形態の部材と同一な場合に、その部材番号は前記第１及び第２実施形態の部材番号と同一である。これは以降の本発明の第４及び第５実施形態による半導体装置のダミーパターン形成方法の説明にもそのまま適用する。
【００５１】
図１３を参照すれば、本発明の第３実施形態によるダミーパターン形成方法により形成される第５乃至第７ダミーパターン９０、９２、９４は、複数個の小ダミーパターンで形成される。従って、１つの導電層パターンに対して少なくとも複数個のダミーパターンが対応される。即ち、第３実施形態によるダミーパターン形成方法は、前記第１及び第２実施形態によるダミーパターン形成方法によって形成した前記第１乃至第４ダミーパターン（図１０の７４ａ、７６ａ、７８ａ及び図１２の８６ａ）を各々所定の大きさと間隔とを有する小さな要素に分割する。本発明の第３実施形態によるダミーパターンの形成方法は、次のように２つの形で行える。
【００５２】
第１は、前記第１実施形態の前記第１乃至第３ダミーパターン領域（図９の７４、７６、７８）を形成する段階で前記第１乃至第３ダミーパターン領域７４、７６、７８を各々所定の間隔を有する小ダミーパターン領域に分割する。以降、前記第１実施形態によって前記第５乃至第７ダミーパターン９０、９２、９４を形成する。
【００５３】
第２は、前記第２実施形態による半導体装置のダミーパターン形成方法によって前記第１及び第２ダミーパターン（図１０の７４ａ、７６ａ）を統合し、前記第４ダミーパターン（図１２の８６ａ）を形成した後、前記第３及び第４ダミーパターン７８ａ、８６ａを各々所定の間隔を有する複数個の小ダミーパターンに分割する。
【００５４】
前記第１乃至第４ダミーパターン（図１０の７４ａ、７６ａ、７８ａ及び図１２の８６ａ）の分割は、実際に前記第１及び第２実施形態による半導体装置のダミーパターン形成方法からわかるように、前記第１乃至第４ダミーパターン（図１０の７４ａ、７６ａ、７８ａ及び図１２の８６ａ）を形成してから行うことでなく、前記第１乃至第４ダミーパターン領域（図９の７４、７６、７８及び図１１の８６）を基板４０上に設定する段階で行う。
【００５５】
具体的には、図６及び図７に示されたように前記基板４０上に第１パターン群領域５０と第２パターン群領域５２とを設定し、前記第１パターン群領域５０と第２パターン群領域５２とを各々第１導電層パターン領域５４、５６、５７と第２導電層パターン領域５８とに限定する。そして、前記第２領域４６は第３導電層パターン領域６０に限定する。次いで、前記第１実施形態による半導体装置のダミーパターン形成方法で記述したように、前記各領域を順次第１及び第２拡張して前記第３乃至第８領域（図８の６２、６４、６６、６８、７０、７２）を設定する。前記第２拡張領域から前記第１拡張領域を除いた領域と前記ダミーパターン境界領域４２とが重なる領域に第１乃至第３ダミーパターン領域（図９の７４、７６、７８）を設定する。この際、前記第１乃至第３ダミーパターン領域７４、７６、７８の間の間隔と前記第１乃至第３ダミーパターン領域７４、７６、７８の幅は各々前記第１実施形態の第１及び第３大きさｄ１、ｄ２と同様にする。次いで、ＣＡＤツールを使用して前記第１乃至第３ダミーパターン領域７４、７６、７８を各々所定の間隔に離隔された複数個の小ダミーパターン領域に分割する。この結果、前記第１ダミーパターン領域７４を複数個の小ダミーパターン領域に分割した第５ダミーパターン領域（図示せず）と前記第２ダミーパターン領域７６とを複数個の小ダミーパターン領域に分割した第６ダミーパターン領域（図示せず）及び前記第３ダミーパターン領域７８を複数個の小ダミーパターン領域に分割した第７ダミーパターン領域（図示せず）が設定される。前記第１実施形態によるダミーパターン形成方法と同一な手続きによれば、図１３に示したように基板４０上に第１導電層パターン５４ａ、５６ａ、５７ａよりなる第１パターン群５９、第２及び第３パターン５８ａ、６０ａが形成される。また、前記第１パターン群５９と前記第２及び第３パターン５８ａ、６０ａとの各周りに第５乃至第７ダミーパターン９０、９２、９４が形成される。前記第５乃至第７ダミーパターン９０、９２、９４は前記各パターンと第１大きさｄ１だけ離隔されている。前記第５乃至第７ダミーパターン９０、９２、９４を成す複数個の小ダミーパターンは各々前記第３大きさｄ２に該当する幅を有する。
【００５６】
前記第２実施形態によりダミーパターンを形成する場合（図示せず）、本発明の第３実施形態による半導体装置のダミーパターン形成方法は、図１１に示したように、第３及び第４ダミーパターン領域７８、８６を設定する。次いで、ＣＡＤツールを使用して前記第３及び第４ダミーパターン領域７８、８６を各々所定の間隔を有する複数個の小ダミーパターン領域に分割する。この結果、前記第３ダミーパターン領域７８を複数個の小ダミーパターンに分割した第７ダミーパターン領域（図示せず）と前記第４ダミーパターン領域８６を複数個の小ダミーパターンに分割した第８ダミーパターン領域（図示せず）とが設定される。以降、前記基板４０の前記第１導電層パターン領域５４、５６、５７、第２及び第３導電層パターン領域５８、６０、並びに前記第７及び第８ダミーパターン領域に対応する各領域に前記第１パターン群５９を成す第１導電層パターン５４ａ、５６ａ、５７ａ、前記第２及び第３導電層パターン５８ａ、６０ａ、並びに前記第７ダミーパターン９４及び第８ダミーパターンを形成する手順は、前記第１実施形態によるダミーパターン形成方法と同一に行う。
【００５７】
前述したように本発明の第３実施形態による半導体装置のダミーパターン形成方法は、前記第１及び第２実施形態による半導体装置のダミーパターン形成方法により形成したダミーパターンを複数個の小ダミーパターンに分割する。
【００５８】
この結果、前記下部回路領域４８と前記第５乃至第７ダミーパターン９０、９２、９４とが重なる領域が縮まる。従って、前記第５乃至第７ダミーパターン９０、９２、９４と前記下部回路領域４８に形成されている導電層パターンとの間に形成される寄生キャパシタの数は、前記第１及び第２実施形態による半導体装置のダミーパターン形成方法から形成されうる寄生キャパシタの数より少ない。従って、半導体装置の誤動作の可能性はさらに低まる。
【００５９】
一方、本発明の第３実施形態による半導体装置のダミーパターン形成方法により形成される第５乃至第７ダミーパターン９０、９２、９４は、図１３からわかるように、小ダミーパターンに分割された形なので、前記第１及び第２実施形態による半導体装置のダミーパターン形成方法によりダミーパターンを形成する場合よりも過度蝕刻により前記第１乃至第３パターン５４ａ、５６ａ、５８ａ、６０ａがさらに損傷されうる。しかし、これは前記第１大きさｄ１を適切に調節し、前記第５乃至第７ダミーパターン９０、９２、９４をなす前記小ダミーパターン間の間隔と小ダミーパターンの幅を調節することによって防止しうる。
【００６０】
＜第４実施形態＞
次いで、本発明の第４実施形態による半導体装置のダミーパターンの形成方法を説明する。本発明の第４実施形態は、過度蝕刻に対して前記第１乃至第３パターン５４ａ、５６ａ、５８ａ、６０ａの保護を強化しうるダミーパターン形成方法を提供する。
【００６１】
具体的には、前記第１実施形態により基板４０上に第１乃至第３ダミーパターン７４ａ、７６ａ、７８ａを形成する場合、下部回路領域４８に形成されている導電層パターンと前記第１乃至第３ダミーパターン７４ａ、７６ａ、７８ａとの間の寄生キャパシタの形成は最小化しうる。しかし、前記第１パターン群５９や第２及び第３導電層パターン５８ａ、６０ａ及び前記第１乃至第３ダミーパターン７４ａ、７６ａ、７８ａをパタニングする過程における前記第１パターン群５９や第２及び第３導電層パターン５８ａ、６０ａの損傷可能性は完全に排除できない。本発明の第４実施形態によるダミーパターンの形成方法はこの場合に対する対応策を提示する。前記第１乃至第３ダミーパターン７４ａ、７６ａ、７８ａのうち過度蝕刻に対して脆弱な部分にさらにダミーパターンを形成する。
【００６２】
例えば、図１５を参照すれば、前記第１パターン群５９及び前記第３導電層パターン６０ａは各々前記第１ダミーパターン７４ａ及び第３ダミーパターン７８ａと各々第１大きさｄ１だけ離隔されるように形成される。そして、前記第２導電層パターン５８ａも前記第２ダミーパターン７６ａと第１大きさｄ１だけ離隔されるように形成される。つまり、前記第１パターン群５９と前記第２導電層パターン５８ａとの間の基板上に前記第１及び第２ダミーパターン７４ａ、７６ａが形成される。従って、前記第１パターン群５９と第２導電層パターン５８ａとの間の基板は過度蝕刻に対し、他の領域に比べて安全である。
【００６３】
一方、前記基板４０の前記第１パターン群５９と前記第３導電層パターン６０ａとの間にも前記第１ダミーパターン７４ａと前記第３ダミーパターン７８ａとが共に形成されている。しかし、前記第１パターン群５９と前記第３導電層パターン６０ａとの間隔が前記第１パターン群５９と前記第２導電層パターン５８ａとの間隔に比べて余程広い。従って、前記第１及び第３ダミーパターン７４ａ、７８ａの形成されている効果は生じない。換言すれば、前記第１パターン群５９を成す前記第１導電層パターン５４ａ、５６ａ、５７ａのうち基板４０の中心に近いパターンと第３導電層パターン６０ａは過度蝕刻過程で他のパターンに比べて小さいが損傷される恐れがある。これにより、前記第１パターン群５９の右側と前記第３導電層パターン６０ａの左、右側に各々第９及び第１０ダミーパターン１１６ａ、１１８ａを形成する。これが本発明の第４実施形態によるダミーパターン形成方法の核心である。前記第９及び第１０ダミーパターン１１６ａ、１１８ａは、各々、それに隣接した前記第１ダミーパターン７４ａ及び第３ダミーパターン７８ａと第４大きさｄ３だけ離隔されるように形成され、第５大きさｄ４に該当する幅を有するように形成される。前記第４及び第５大きさｄ３、ｄ４は調節可能である。前記第９及び第１０ダミーパターン１１６ａ、１１８ａは前記第１乃至第７ダミーパターン（図１０の７４ａ、７６ａ、７８ａ及び図１２の８６ａ、図１３の９０、９２、９４）を形成する方法と同一な手順を通して形成する。
【００６４】
具体的には、前記第１実施形態により基板４０上に第１及び第２領域４４、４６を設定し、前記第１領域４４に第１パターン群領域５０及び第２パターン群領域５２を設定する。次いで、前記第１パターン群領域５０を成す第１導電層パターン領域５４、５６、５７と第２及び第３導電層パターン領域５８、６０は各々第１及び第２拡張を行って前記第３乃至第８領域６２、６４、６６、６８、７０、７２を設定する。引き続き、図１４を参照すれば、前記第１導電層パターン領域５４、５６、５７と前記第２及び第３導電層パターン領域５８、６０とを各々順次に第３及び第４拡張を行う。前記第３及び第４拡張は前記第１及び第２拡張と同一な方法で行う。前記第３及び第４拡張により前記第１導電層パターン領域５４、５６、５７と前記第２及び第３導電層パターン領域５８、６０とがさらに拡張される。前記基板４０に前記第１導電層パターン領域５４、５６、５７の前記第３拡張の結果の第９領域９６、前記第２導電層パターン領域５８の第３拡張の結果の第１０領域９８及び前記第３導電層パターン領域６０の前記第３拡張の結果の第１１領域１００が設定される。ここで、前記第９乃至第１１領域９６、９８、１００は各々前記第６乃至第８領域５３、５４、５５より第４大きさｄ３だけさらに拡張されるように設定する。
【００６５】
同様に、前記基板４０上に前記第１導電層パターン領域５４、５６、５７、第２及び第３導電層パターン領域５８、６０を第４拡張して第１２領域１０２、第１３領域１０４及び第１４領域１０６を設定する。ここで、前記第１２乃至第１４領域１０２、１０４、１０６は各々前記第９乃至第１１領域９６、９８、１００より第５大きさｄ４だけさらに拡張されるように設定する。
【００６６】
引き続き、前記第１実施形態において前記第１乃至第３ダミーパターン７４ａ、７６ａ、７８ａの幅が決定されたように、前記第１２乃至第１４領域１０２、１０４、１０６から前記第９乃至第１１領域９６、９８、１００を各々除く。この結果、前記基板４０上に所定の領域が設定される。前記設定された領域のうち前記ダミーパターン境界領域４２と重なる領域が使われ、重ならない領域１０８、１１０、１１２、１１４は使われない。この結果、前記基板４０上に第９及び第１０ダミーパターン領域１１６、１１８が設定される。結果的に、前記ダミーパターン境界領域４２以外の領域は無視される。こうすれば、前記第９及び第１０ダミーパターン領域１１６、１１８の幅が決定される。従って、第９及び第１０ダミーパターン（図１５の１１６ａ、１１８ａ）の幅と、前記第９及び第１０ダミーパターン１１６ａ、１１８ａと前記第１乃至第３ダミーパターン７４ａ、７６ａ、７８ａとの間隔も決定される。従って、前記第３及び第４拡張度を調節して前記第４及び第５大きさｄ３、ｄ４と、前記第９及び第１０ダミーパターン領域１１６、１１８の幅と、前記第９及び第１０ダミーパターン領域１１６、１１８とが前記第１乃至第３ダミーパターン領域７４、７６、７８と離隔された間隔も調節しうる。前記第３及び第４拡張間の差は前記第１及び第２拡張度の差を決定する基準に従う。
【００６７】
つまり、前記第９及び第１０ダミーパターン領域１１６、１１８は前記第１ダミーパターン領域（図９の７４）の右側と前記第３ダミーパターン領域（図９の７８）の両側にのみ設定される。これは前記第１パターン群領域５０が前記第３導電層パターン領域６０から前記第１パターン群領域５０を成す第１導電層パターン領域５４、５６、５７の間の距離に比べて十分に遠く離隔されて前記第３及び第４拡張により拡張される各領域が重ならないからである。
【００６８】
反面、前記第２導電層パターン領域５８は前記第３導電層パターン領域６０より前記第１パターン群領域５０に近い。従って、前記第３及び第４拡張による各領域は前記第２導電層パターン領域５８と前記第１パターン群領域５０との距離の２倍以上に拡張されて結局１つの領域に統合される。ところが、この領域は前記ダミーパターン境界領域４２を外れるので無視され、ダミーパターン領域に設定されない。
【００６９】
前記基板４０上に前記第９及び第１０ダミーパターン領域１１６、１１８を設定した後、前記第１実施形態による半導体装置のダミーパターン形成方法と同一な手順で進行される。その結果、図１５に示したように、前記基板４０上に第１パターン群５９、第２及び第３導電層パターン５８ａ、６０ａ、第１乃至第３ダミーパターン７４ａ、７６ａ、７８ａ及び第９及び第１０ダミーパターン１１６ａ、１１８ａが形成される。前記第９及び第１０ダミーパターン１１６ａ、１１８ａは各々前記第４大きさｄ３だけ前記第１乃至第３ダミーパターン７４ａ、７６ａ、７８ａと離隔されるように形成される。
【００７０】
本発明の第４実施形態による半導体装置のダミーパターン形成方法において、導電層パターンの過度蝕刻に対して脆弱な基板に２重ダミーパターンが形成されることにより、過度蝕刻時の前記導電層パターンの損傷を防止しうる。また、前記第９及び第１０ダミーパターン領域１１６、１１８を設定する過程において、前記導電層パターンの過度蝕刻に対する脆弱な部分が局所的であっても、前記ダミーパターン境界領域４２を調節することにより、この部分にのみ選別的にダミーパターンを２重で形成しうる。従って、下部導電層とダミーパターン、または隣接した導電層パターンとダミーパターンとの間の寄生キャパシタの形成を減らしうる。また、当該第４実施形態において、前記第３及び第４拡張を調節して前記基板４０上に前記第９及び第１０ダミーパターン１１６ａ、１１８ａのうち何れか１つのダミーパターン、例えば、第９ダミーパターン１１６ａのみ形成しうる。
【００７１】
＜第５実施形態＞
次いで、本発明の第５実施形態による半導体装置のダミーパターン形成方法を図１６に基づき詳しく説明する。第５実施形態は前記第１乃至第４実施形態を組み合せた実施形態である。
【００７２】
第５実施形態において、基板に形成されるダミーパターンの一部は第１または第２実施形態によって形成し、一部は第３または第４実施形態によって形成する。具体的には、図１６を参照すれば、第１乃至第３ダミーパターン７４ａ、７６ａ、７８ａは前記第１実施形態により形成する。そして、前記第１ダミーパターン７４ａと第３ダミーパターン７８ａから所定の間隔に離隔された位置に前記第３及び第４実施形態により第１１及び第１２ダミーパターン１２０、１２２を形成する。この際、前記第１１及び第１２ダミーパターン１２０、１２２の前記基板４０上における位置は前記第４実施形態により選定される。そして、前記第１１及び第１２ダミーパターン１２０、１２２の形成は、前記第９及び第１０ダミーパターン（図１５の１１６ａ、１１８ａ）の位置に複数個の分割された小ダミーパターンの形成と同様である。
【００７３】
前記第１乃至第３ダミーパターン７４ａ、７６ａ、７８ａと共に前記第１１及び第１２ダミーパターン１２０、１２２を形成する方法は、各々、前記第１実施形態と前記第３及び第４実施形態による半導体装置のダミーパターン形成方法で詳しく説明したので省く。
【００７４】
本発明による半導体装置のダミーパターンの形成方法は、前記第１乃至第５実施形態の以外にも他の実施形態がさらにあり得る。例えば、前記第３及び第４実施形態による半導体装置のダミーパターン形成方法を組み合せた実施形態があり得る。このような実施形態は、前記図１５に示したように、前記第１乃至第３ダミーパターン７４ａ、７６ａ、７８ａと前記第９及び第１０ダミーパターン１１６ａ、１１８ａよりなるダミーパターン群のうち少なくとも選択された何れか一つのダミーパターンを複数個の小ダミーパターンに分割する方法である。
【００７５】
前記組み合わされた実施形態によれば、前記第１及び第２ダミーパターン７４ａ、７６ａを全て複数個の小ダミーパターンに分割する反面、前記第３ダミーパターン７８ａはそのまま置く。この結果物に前記第２実施形態を適用する。この結果、前記第１及び第２ダミーパターン７４ａ、７６ａの分割されたパターン間の間隔が所定間隔以下の部分は統合してダミーパターン間に異物質が残留されることを防止しうる。
【００７６】
また、前記第３及び第４実施形態の組み合わされたダミーパターン形成方法があり得る。例えば、前記第１実施形態により前記基板４０上に前記第１乃至第３ダミーパターン領域７４、７６、７８を設定し、引き続き前記第４実施形態により前記第１ダミーパターン領域７４の右側と前記第３ダミーパターン領域７８の両側に前記第９及び第１０ダミーパターン領域１１６、１１８を設定する。次いで、前記第９及び第１０ダミーパターン領域１１６、１１８はそのまま置き、前記第３実施形態によりＣＡＤツールを使用して前記第１及び第２ダミーパターン領域７４、７６や前記第３導電層パターン領域６０または前記第１乃至第３ダミーパターン領域７４、７６、７８の全てを複数個の小ダミーパターン領域に分割しうる。以降、これら領域を前記第１実施形態により基板上に転写させる。この結果、基板上に前記第９及び第１０ダミーパターン１１６ａ、１１８ａが形成され、複数個の小ダミーパターンが形成される。
【００７７】
本発明によるダミーパターン形成方法のさらに他の実施形態は、前記第１乃至第３ダミーパターン７４ａ、７６ａ、７８ａと前記第９及び第１０ダミーパターン１１６ａ、１１８ａとを共に形成する。しかし、前記第１及び第２ダミーパターン７４ａ、７６ａと前記第９ダミーパターン１１６ａは分割せず、前記第３ダミーパターン７８ａと前記第１０ダミーパターン１１８ａは複数個の小ダミーパターンに分割する。この実施形態でも前記第２実施形態により前記分割された小ダミーパターン間の間隔が所定間隔以下の部分は統合しうる。
【００７８】
このように本発明によるダミーパターンの形成方法は、前記第１乃至第５実施形態の以外にさらに多様な実施形態があり得る。
【００７９】
【発明の効果】
以上、本発明によるダミーパターン形成方法によれば、基板上の導電層パターンが形成されない領域の一部領域にのみダミーパターンを形成する。特に、基板上にダミーパターン領域を設定する過程で前記導電層パターンの拡張度を調節して前記ダミーパターンの幅と、ダミーパターンと前記導電層パターンとの離隔距離を調節しうる。また、前記導電層パターンの拡張と縮小とを適切に調節することにより、前記ダミーパターン間の異物質の残留を防止しうる。また、前記ダミーパターン間の間隔の過度狭部は統合することにより所望の基板に選別的にダミーパターンを形成しうる。これにより、前記導電層パターンの過度蝕刻による損傷を減らし、下部導電層とダミーパターンとの間の寄生キャパシタの形成を防止しうる。この結果、漏れ電流が小さくなるので半導体装置の誤動作率が低まる。
【００８０】
本発明は前記実施形態に限定されず、多くの変形が本発明の技術的思想内で当分野における通常の知識を有する者により実施可能なのは明白である。
【図面の簡単な説明】
【図１】  従来のダミーパターン形成方法により形成されたダミーパターンのレイアウト図である。
【図２】  従来のダミーパターン形成方法により形成されたダミーパターンのレイアウト図である。
【図３】  従来のダミーパターン形成方法により形成されたダミーパターンのレイアウト図である。
【図４】  従来のダミーパターン形成方法における寄生キャパシタの形成を示す断面図である。
【図５】  従来のダミーパターン形成方法における寄生キャパシタの形成を示す断面図である。
【図６】  本発明の第１実施形態による半導体装置のダミーパターン形成方法を段階別に示した図面である。
【図７】  本発明の第１実施形態による半導体装置のダミーパターン形成方法を段階別に示した図面である。
【図８】  本発明の第１実施形態による半導体装置のダミーパターン形成方法を段階別に示した図面である。
【図９】  本発明の第１実施形態による半導体装置のダミーパターン形成方法を段階別に示した図面である。
【図１０】  本発明の第１実施形態による半導体装置のダミーパターン形成方法を段階別に示した図面である。
【図１１】  本発明の第２実施形態による半導体装置のダミーパターン形成方法を段階別に示した図面である。
【図１２】  本発明の第２実施形態による半導体装置のダミーパターン形成方法を段階別に示した図面である。
【図１３】  本発明の第３実施形態による半導体装置のダミーパターン形成方法により形成されたダミーパターンを含むレイアウト図である。
【図１４】  本発明の第４実施形態による半導体装置のダミーパターン形成方法を段階別に示した図面である。
【図１５】  本発明の第４実施形態による半導体装置のダミーパターン形成方法を段階別に示した図面である。
【図１６】  本発明の第５実施形態による半導体装置のダミーパターン形成方法により形成されたダミーパターンを含むレイアウト図である。
【符号の説明】
４０…基板、
４２…ダミーパターン境界領域、
４４…導電層パターンの形成される第１領域、
４６…導電層パターンの形成される第２領域、
４８…下部回路領域、
５０…第１パターン群領域、
５２…第２パターン群領域。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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