(57)【特許請求の範囲】
【請求項１】
第１及び第２レベルの電圧を交互に有する入力電圧信号を受信して、前記第１及び第２レベル電圧によって各々第３及び第４レベルの電圧を生成するレベルシフタにおいて、
第５レベルの電圧を有する第１電源と出力端の間に連結され、ゲートに前記入力電圧信号が入力される第１トランジスタと、
前記出力端と第６レベルの電圧を有する第２電源の間に連結される第２トランジスタと、
前記出力端と前記第２トランジスタのゲートの間に形成されるキャパシタンス成分と、
前記第１レベルの電圧に応答して前記第１レベルの電圧に対応する電圧が前記第２トランジスタのゲートに印加されるようにし、前記第２レベルの電圧に応答して前記入力電圧信号と前記第２トランジスタのゲートを電気的に遮断し、前記第１トランジスタのゲートと前記第２トランジスタのゲートの間に連結され、前記第２レベルの電圧によって逆方向バイアスになるようにダイオード連結された第３トランジスタとを含むレベルシフタ。
【請求項２】
前記出力端と前記第２トランジスタの間に直列に連結され、そのゲートが前記第２トランジスタのゲートに連結される少なくとも一つの第３トランジスタをさらに含む、請求項１に記載のレベルシフタ。
【請求項３】
前記第３レベルの電圧は前記第１及び第２トランジスタのオン抵抗比によって決定される、請求項１に記載のレベルシフタ。
【請求項４】
前記第２トランジスタのオン抵抗は前記第１レベルの電圧によって決定される、請求項３に記載のレベルシフタ。
【請求項５】
前記第４レベルの電圧は実質的に前記第６レベルの電圧である、請求項１に記載のレベルシフタ。
【請求項６】
前記第５レベルの電圧は前記第２レベルの電圧と実質的に同一であり、前記第６レベルの電圧は前記第１レベルの電圧より前記第２レベルの電圧から遠く離れた電圧である、請求項１に記載のレベルシフタ。
【請求項７】
前記第１及び第２トランジスタはＰＭＯＳトランジスタであり、前記第１及び第２レベルの電圧は各々ローレベル及びハイレベルの電圧である、請求項１に記載のレベルシフタ。
【請求項８】
前記第１及び第２トランジスタはＮＭＯＳトランジスタであり、前記第１及び第２レベルの電圧はハイレベル及びローレベルの電圧である、請求項１に記載のレベルシフタ。
【請求項９】
前記キャパシタンス成分のうち少なくとも一部は前記第２トランジスタの寄生キャパシタンス成分によって形成される、請求項１に記載のレベルシフタ。
【請求項１０】
前記キャパシタンス成分は前記出力端と前記第２トランジスタのゲートの間に連結されるキャパシターによって形成される、請求項１に記載のレベルシフタ。
【請求項１１】
複数の走査線と複数のデータ線を有する表示領域と、
タイミング信号によって前記走査線に走査信号を印加するシフトレジスターと、
タイミング信号によって前記データ線にデータ信号を印加するデータ駆動部と、
前記タイミング信号を生成し、前記タイミング信号を前記データ駆動部及び前記シフトレジスターに印加するタイミングコントローラと、
前記タイミングコントローラと前記シフトレジスター、前記シフトレジスターと前記走査線及び前記タイミングコントローラと前記データ駆動部のうちの少なくともいずれか一つの間に連結されるレベルシフタを含み、
前記レベルシフタは、第１及び第２レベルの電圧を交互に有する入力電圧信号を受信して、前記第１及び第２レベル電圧によって各々第３及び第４レベルの電圧を生成し、
第５レベルの電圧を有する第１電源と出力端の間に連結されてゲートに前記入力電圧信号が入力される第１トランジスタと、
前記出力端と第６レベルの電圧を有する第２電源の間に連結される第２トランジスタと、
前記出力端と前記第２トランジスタのゲートの間に形成されるキャパシタンス成分と、
前記第１レベルの電圧に応答して前記第１レベルの電圧に対応する電圧が前記第２トランジスタのゲートに印加されるようにし、前記第２レベルの電圧に応答して前記入力電圧信号と前記第２トランジスタのゲートを電気的に遮断し、前記第１トランジスタのゲートと前記第２トランジスタのゲートの間に連結され、前記第２レベルの電圧によって逆方向バイアスになるようにダイオード連結された第３トランジスタとを含む平板表示装置。
【請求項１２】
第１ハイレベルの電圧を供給する第１電源と第１ローレベルの電圧を供給する第２電源の間に直列に連結される第１及び第２ＰＭＯＳトランジスタと、
前記第１及び第２ＰＭＯＳトランジスタの接点と前記第２ＰＭＯＳトランジスタのゲートの間に形成されるキャパシタンス成分と、
前記第１ＰＭＯＳトランジスタのゲートと前記第２ＰＭＯＳトランジスタのゲートの間に連結され、ダイオード連結された第３ＰＭＯＳトランジスタとを含み、
第２ローレベルの電圧が前記第１ＰＭＯＳトランジスタのゲートに入力されれば、前記第１及び第２ＰＭＯＳトランジスタのオン抵抗比によって第２ハイレベルの電圧が前記接点に出力され、
第３ハイレベルの電圧が前記第１ＰＭＯＳトランジスタのゲートに入力されれば、前記キャパシタンス成分に充電された電圧によって第３ローレベルの電圧が前記接点に出力されるレベルシフタ。
【請求項１３】
前記第１ローレベルの電圧は前記第２ローレベルの電圧より低い、請求項１２に記載のレベルシフタ。
【請求項１４】
前記接点と前記第２ＰＭＯＳトランジスタの間に直列に連結され、そのゲートが前記第２ＰＭＯＳトランジスタのゲートに連結される少なくとも一つの第３ＰＭＯＳトランジスタをさらに含む、請求項１２に記載のレベルシフタ。
【請求項１５】
複数の走査線と複数のデータ線を有する表示領域と、
タイミング信号によって前記走査線に走査信号を印加するシフトレジスターと、
タイミング信号によって前記データ線にデータ信号を印加するデータ駆動部と、
前記タイミング信号を生成し、前記タイミング信号を前記データ駆動部及び前記シフトレジスターに印加するタイミングコントローラと、
前記タイミングコントローラと前記シフトレジスター、前記シフトレジスターと前記走査線及び前記タイミングコントローラと前記データ駆動部のうちの少なくともいずれか一つの間に連結されるレベルシフタとを含み、
前記レベルシフタは、
第１ハイレベルの電圧を供給する第１電源と第１ローレベルの電圧を供給する第２電源の間に直列に連結される第１及び第２ＰＭＯＳトランジスタと、
前記第１及び第２ＰＭＯＳトランジスタの接点と前記第２ＰＭＯＳトランジスタのゲートの間に形成されるキャパシタンス成分と、
前記第１ＰＭＯＳトランジスタのゲートと前記第２ＰＭＯＳトランジスタのゲートの間に連結され、ダイオード連結された第３ＰＭＯＳトランジスタとを含み、
第２ローレベルの電圧が前記第１ＰＭＯＳトランジスタのゲートに入力されれば、前記第１及び第２ＰＭＯＳトランジスタのオン抵抗比によって第２ハイレベルの電圧が前記接点に出力され、
第３ハイレベルの電圧が前記第１ＰＭＯＳトランジスタのゲートに入力されれば、前記キャパシタンス成分に充電された電圧によって第３ローレベルの電圧が前記接点に出力される平板表示装置。
【請求項１６】
第１ローレベルの電圧を供給する第１電源と第１ハイレベルの電圧を供給する第２電源の間に直列に連結される第１及び第２ＮＭＯＳトランジスタと、
前記第１及び第２ＮＭＯＳトランジスタの接点と前記第２ＮＭＯＳトランジスタのゲートの間に形成されるキャパシタンス成分と、
前記第１ＮＭＯＳトランジスタのゲートと前記第２ＮＭＯＳトランジスタのゲートの間に連結され、ダイオード連結された第３ＮＭＯＳトランジスタとを含み、
第２ハイレベルの電圧が前記第１ＮＭＯＳトランジスタのゲートに入力されれば、前記第１及び第２ＮＭＯＳトランジスタのオン抵抗比によって第２ローレベルの電圧が前記接点に出力され、
第３ローレベルの電圧が前記第１ＮＭＯＳトランジスタのゲートに入力されれば、前記キャパシタンス成分に充電された電圧によって第３ハイレベルの電圧が前記接点に出力されるレベルシフタ。
【請求項１７】
前記第１ハイレベルの電圧は前記第２ハイレベルの電圧より高い、請求項１６に記載のレベルシフタ。
【請求項１８】
前記接点と前記第２ＮＭＯＳトランジスタの間に直列に連結され、そのゲートが前記第２ＮＭＯＳトランジスタのゲートに連結される少なくとも一つの第３ＮＭＯＳトランジスタをさらに含む、請求項１６に記載のレベルシフタ。
【請求項１９】
複数の走査線と複数のデータ線を有する表示領域と、
タイミング信号によって前記走査線に走査信号を印加するシフトレジスターと、
タイミング信号によって前記データ線にデータ信号を印加するデータ駆動部と、
前記タイミング信号を生成し、前記タイミング信号を前記データ駆動部及び前記シフトレジスターに印加するタイミングコントローラと、
前記タイミングコントローラと前記シフトレジスター、前記シフトレジスターと前記走査線及び前記タイミングコントローラと前記データ駆動部のうちの少なくともいずれか一つの間に連結されるレベルシフタとを含み、
前記レベルシフタは、
第１ローレベルの電圧を供給する第１電源と第１ハイレベルの電圧を供給する第２電源の間に直列に連結される第１及び第２ＮＭＯＳトランジスタと、
前記第１及び第２ＮＭＯＳトランジスタの接点と前記第２ＮＭＯＳトランジスタのゲートの間に形成されるキャパシタンス成分と、
前記第１ＮＭＯＳトランジスタのゲートと前記第２ＮＭＯＳトランジスタのゲートの間に連結され、ダイオード連結された第３ＮＭＯＳトランジスタとを含み、
前記第２ハイレベルの電圧が前記第１ＮＭＯＳトランジスタのゲートに入力されれば、前記第１及び第２ＮＭＯＳトランジスタのオン抵抗比によって第２ローレベルの電圧が前記接点に出力され、
第３ローレベルの電圧が前記第１ＮＭＯＳトランジスタのゲートに入力されれば、前記キャパシタンス成分に充電された電圧によって第３ハイレベルの電圧が前記接点に出力される平板表示装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はレベルシフタとこれを含む平板表示装置に関し、特にPMOSトランジスタからなるシステムでローレベルの電圧を下げるレベルシフタまたはNMOSトランジスタからなるシステムでハイレベルの電圧を上げるレベルシフタに関する。
【０００２】
【従来の技術】
レベルシフタは信号電圧の大きさが互いに異なる二つのデジタルシステムを連結する時、二つのシステムの間に位置して信号電圧の大きさを変える回路である。このようなレベルシフタは、特に小さい電圧範囲から大きい電圧範囲に信号電圧のサイズを変える場合に用いられる。
【０００３】
従来のレベルシフタは二つのPMOSトランジスタ（P1、P2）からなる構造である。この時、トランジスタ（P1）はハイレベルの電源（VDD）と出力端の間に連結されており、トランジスタ（P2）はダイオード連結された（diode−connected）形態で出力端とローレベルの電源（LVSS）の間に連結されている。
【０００４】
図１２は従来技術によるレベルシフタを示す回路図である。
【０００５】
図１２に示したように、従来のレベルシフタで、ローレベルの電圧（VSS）がトランジスタ（P1）のゲートに入力されれば、トランジスタ（P1、P2）のオン抵抗比によりハイレベルの出力電圧（Vout）が決定される。そして、ハイレベルの電圧（VDD）がトランジスタ（P1）のゲートに入力されれば、ローレベルの出力電圧はLVSSよりトランジスタ（P2）のしきい電圧（Vp）の大きさだけ高い電圧（LVSS+|Vp|）となる。
【０００６】
この時、所望のローレベルの出力電圧を得るためにLVSSを低くすれば、ハイレベルの出力電圧が低くなる。このようにハイレベルの出力電圧が低くなれば、レベルシフタの出力を入力として受ける回路でハイレベルの出力電圧をローレベルと認識することがある。つまり、従来のレベルシフタでハイレベルの出力電圧を他の回路でもハイレベルと認識されるようにするためには、ローレベルの出力電圧を所望のレベルより低くすることができないという問題点がある。
【０００７】
【発明が解決するための手段】
本発明が目的とする技術的課題は、入力電圧を所望の範囲の出力電圧でレベルシフトすることができるレベルシフタを提供することにある。
【０００８】
【課題を解決するための手段】
このような課題を達成するために本発明は、ブートストラップを利用して所望の範囲の電圧を出力する。
【０００９】
本発明の第１特徴によるレベルシフタは第１及び第２レベルの電圧を交互に有する入力電圧信号を受信し、前記第１及び第２レベル電圧によって各々第３及び第４レベルの電圧を生成する。第１トランジスタが第５レベルの電圧を有する第１電源と出力端の間に連結されゲートに入力電圧信号が入力され、第２トランジスタが出力端と第６レベルの電圧を有する第２電源の間に連結される。キャパシタンス成分が出力端と第２トランジスタのゲートの間に形成されている。スイッチング素子が第１レベルの電圧に応答して第１レベルの電圧に対応する電圧が第２トランジスタのゲートに印加されるようにし、第２レベルの電圧に応答して入力電圧信号と第２トランジスタのゲートを電気的に遮断し、前記第１トランジスタのゲートと前記第２トランジスタのゲートの間に連結され、前記第２レベルの電圧によって逆方向バイアスになるようにダイオード連結された第３トランジスタとを含む。
【００１１】
本発明の第１レベルシフタは出力端と第２トランジスタの間に直列に連結される少なくとも一つの第３トランジスタをさらに含むことが好ましく、第３トランジスタのゲートは第２トランジスタのゲートに連結される。
【００１２】
そして、キャパシタンス成分は第２トランジスタの寄生キャパシタンス成分や外部キャパシターまたはこれらの組み合わせで形成されることが好ましい。
【００１３】
本発明の第２特徴によるレベルシフタは、第１ハイレベルの電圧を供給する第１電源と第１ローレベルの電圧を供給する第２電源の間に直列に連結される第１及び第２ＰＭＯＳトランジスタを含む。キャパシターが第１及び第２ＰＭＯＳトランジスタの接点と第２ＰＭＯＳトランジスタのゲートの間に連結されている。また、前記第１ＰＭＯＳトランジスタのゲートと前記第２ＰＭＯＳトランジスタのゲートの間に連結され、ダイオード連結された第３ＰＭＯＳトランジスタとを含む。第２ローレベルの電圧が第１ＰＭＯＳトランジスタのゲートに入力される場合に、第２ＰＭＯＳトランジスタのゲートに第２ローレベルの電圧に対応する第３ローレベルの電圧が印加されるように電気的経路が形成される。
【００１４】
このような本発明の第２レベルシフタにおいて、第２ローレベルの電圧が第１PMOSトランジスタのゲートに入力されれば、第１及び第２PMOSトランジスタのオン抵抗比によって第２ハイレベルの電圧が接点に出力される。また、第３ハイレベルの電圧が第１PMOSトランジスタのゲートに入力されれば、キャパシターに充電された電圧によって第２PMOSトランジスタがブートストラップ（bootstrap）され実質的に第１ローレベルの電圧が接点に出力される。
【００１５】
本発明の第３特徴によるレベルシフタは、第１ローレベルの電圧を供給する第１電源と第１ハイレベルの電圧を供給する第２電源の間に直列に連結される第１及び第２ＮＭＯＳトランジスタを含む。キャパシターが第１及び第２ＮＭＯＳトランジスタの接点と第２ＮＭＯＳトランジスタのゲートの間に連結されている。また、前記第１ＮＭＯＳトランジスタのゲートと前記第２ＮＭＯＳトランジスタのゲートの間に連結され、ダイオード連結された第３ＮＭＯＳトランジスタとを含む。第２ハイレベルの電圧が第１ＮＭＯＳトランジスタのゲートに入力される場合に、第２ＮＭＯＳトランジスタのゲートに第２ハイレベルの電圧に対応する第３ハイレベルの電圧が印加されるように電気的経路が形成される。
【００１６】
このような本発明の第３レベルシフタにおいて、第２ハイレベルの電圧が第１NMOSトランジスタのゲートに入力されれば、第１及び第２NMOSトランジスタのオン抵抗比によって第２ローレベルの電圧が接点に出力される。また、第３ローレベルの電圧が第１NMOSトランジスタのゲートに入力されれば、キャパシターに充電された電圧によって第２NMOSトランジスタがブートストラップ（bootstrap）され実質的に第１ハイレベルの電圧が接点に出力される。
【００１７】
本発明の他の特徴によると、本発明の第１乃至第３特徴によるレベルシフタを含む平板表示装置が提供される。
【００１８】
【発明の実施の形態】
以下、添付した図面を参照して本発明の実施の形態について本発明の属する技術分野における通常の知識を有する者が容易に実施できるように詳細に説明する。しかし、本発明は多様な相異な形態で実現することができ、ここで説明する実施の形態に限定されるものではない。
【００１９】
図面から本発明を明確に説明するために説明と関係ない部分は省略した。明細書全般にかけて類似な部分については同一な図面符号を付けた。ある部分が他の部分と連結されているという時、これは直接的に連結されている場合だけでなく、その中間に他の素子を隔てて電気的に連結されている場合も含む。
【００２０】
次に、本発明の実施の形態によるレベルシフタ及び平板表示装置について図面を参照して詳細に説明する。
【００２１】
まず、図１及び図２を参照して本発明の第１の実施の形態によるレベルシフタについて説明する。
【００２２】
図１は本発明の第１の実施の形態によるレベルシフタの回路図であり、図２は本発明の第１の実施の形態によるレベルシフタの動作点を示す図面である。
【００２３】
図１に示したように、レベルシフタはPMOSトランジスタ（M1、M2、M3）を含む。トランジスタ（M1）のソース及びトランジスタ（M2）のドレーンは各々電圧（VDD）を供給する電源及び電圧（LVSS）を供給する電源に連結されており、電圧（VDD、LVSS）は各々ハイレベル及びローレベルの電圧である。トランジスタ（M1）のドレーンとトランジスタ（M2）のソースは互いに連結されており、その接点の電圧がレベルシフタの出力電圧（Vout）となる。
【００２４】
そして、トランジスタ（M3）はダイオード連結（diode−connected）、つまり、ゲートとドレーンが連結されてダイオード機能を行う。入力電圧（Vin）はトランジスタ（M1）のゲート及びトランジスタ（M3）のドレーンに入力される。トランジスタ（M2）のゲートとソースは各々トランジスタ（M3）のソース及びトランジスタ（M1）のドレーンに連結されており、その間にキャパシター（C1）が連結されている。キャパシター（C1）としてはトランジスタ（M2）の寄生キャパシターや外部キャパシター、またはこれらの組み合わせを用いることができる。
【００２５】
次に、図１に示したレベルシフタの動作を図２を参照して説明する。入力電圧（Vin）はローレベルの電圧（VSS）とハイレベルの電圧（VDD）を交互に有し、電圧（VSS）は電圧（LVSS）よりは高くトランジスタ（M3）のしきい電圧（Vp）の大きさ（|Vp|）との合計（VSS+|Vp|）がトランジスタ（M2）をオンさせることができる程度の電圧と仮定する。
【００２６】
まず、入力電圧（Vin）がローレベルの電圧（VSS）である場合にはトランジスタ（M1）がオンされ、トランジスタ（M2）のゲートノードに印加される電圧（VSS+|Vp|）によってトランジスタ（M2）もオンされる。この時、出力電圧（Vout）はトランジスタ（M1、M2）のオン抵抗比によって決定される。しかし、トランジスタ（M1）のソース電圧（VDD）がトランジスタ（M2）のソース電圧より高くトランジスタ（M1）のゲート電圧（VSS）がトランジスタ（M2）のゲート電圧（VSS+|Vp|）より低いので、トランジスタ（M1）のソース−ゲート電圧（VSG1）がトランジスタ（M2）のソース−ゲート電圧（VSG2）より大きくなる。したがって、トランジスタ（M1）のオン抵抗がトランジスタ（M2）のオン抵抗より小さいので、出力電圧（Vout）がハイレベルの電源電圧（VDD）に近くなる。また、ハイレベルの出力電圧（Vout）を出す間にトランジスタ（M2）のゲートノードは継続して放電され入力電圧（VSS）に近くなり、トランジスタ（M3）に流れる電流は０Aに近くなる。これによりトランジスタ（M2）のオン抵抗が小さくなり、出力電圧（Vout）も低くなる。トランジスタ（M2）のゲートノード電圧が入力電圧（VSS）と同一になった時、動作点は図２のように決定される。
【００２７】
トランジスタ（M1）のドレーン電圧とトランジスタ（M2）のソース電圧をVxであるとすれば、これによるトランジスタ（M1、M2）のドレーン電流（ID）は各々曲線１０、２０と同一である。この時、曲線３０によって分けられる曲線１０の二つの部分のうち左側が飽和領域（saturation region）であり、右側が線状領域（linear region）である。一方、トランジスタ（M2）は飽和領域にあるので曲線２０による電流（ID）は下記の[式１]で得られる。
【００２８】
【数１】
0003835553.tif 000002
【００２９】
ここで、μは電子移動度であり、Coxは酸化膜キャパシタンスであり、W及びLは各々トランジスタ（M2）のチャンネル幅及びチャンネル長であり、Vxはトランジスタ（M2）のソースノード電圧である。
【００３０】
曲線１０、２０の交点が動作点となるので、レベルシフタに連結されたローレベルの電圧（LVSS）に関係なく入力電圧のローレベル値（VSS）によって動作点が直線４０の右側に位置し出力電圧（Vout）が他の回路でハイレベルと認識される。また、トランジスタ（M2）のチャンネル幅（W）とチャンネル長（L）の比（W/L）を異なるようにして、曲線２０の傾きを調整してハイレベル出力電圧（Vout）を適切に調整することができる。
【００３１】
次に、入力信号がハイレベル（VDD）になれば、トランジスタ（M1）はオフしてトランジスタ（M2）はキャパシター（C1）に充電された電圧によってオンし、ローレベルの電源電圧（LVSS）に向かって出力電圧（Vout）が下がる。そして、入力電圧（Vin）がハイレベル（VDD）で、トランジスタ（M2）のゲート電圧がVSSに近いので、トランジスタ（M3）には逆方向のバイアスがかかって、ダイオード形態で連結されたトランジスタ（M3）には電流がほとんど流れず、トランジスタ（M2）のゲートノードは浮動（floating）状態になる。したがって、キャパシター（C1）の電圧は維持され、出力電圧（Vout）が下がることによってトランジスタ（M2）のゲート電圧はブートストラップ（bootstrap）になり、出力電圧（Vout）がローレベルの電源電圧（LVSS）まで落ちてしきい電圧（Vp）に関係なく一定となる。
【００３２】
本発明の第１の実施の形態では入力端とトランジスタ（M2）のゲートの間に、ダイオード連結されたトランジスタ（M3）を使用した。しかし、トランジスタ（M3）の代りにローレベルの電圧が入力される時、ローレベルに該当する電圧をトランジスタ（M2）のゲートに印加しハイレベルの電圧が入力される時、トランジスタ（M2）のゲートを浮動状態にすることができる他の素子を使用してもよい。
【００３３】
このように本発明の第１の実施の形態によれば、入力電圧（Vin）がローレベルの電圧（VSS）である時、ハイレベルの電圧（VDD）に近い電圧を出力することができ、入力電圧（Vin）がハイレベルの電圧（VDD）である時、入力電圧のローレベル電圧（VSS）より低い所望の電圧（LVSS）を出力することができる。また、出力電圧（Vout）をVDDに近くするためにはトランジスタ（M2）のチャンネル幅（W）とチャンネル長（L）の比（W/L）を減らせばよい。以下、このような実施の形態について図３を参照して詳しく説明する。
【００３４】
図３は本発明の第２の実施の形態によるレベルシフタを示す回路図である。
【００３５】
図３に示したように、第２の実施の形態によるレベルシフタはトランジスタ（M4）を除けば第１の実施の形態によるレベルシフタと同一な構造を有する。詳しく説明すれば、トランジスタ（M4）は出力端、トランジスタ（M2）のゲート及びトランジスタ（M2）のソースに各々連結されたソース、ゲート及びドレーンを三端子として有する。この時、キャパシター（C1）はトランジスタ（M4）のゲートとソースの間に連結され、トランジスタ（M1、M4）の接点が出力端となる。
【００３６】
このような構造でトランジスタ（M2、M4）の特性、つまり、チャンネル幅とチャンネル長が各々W及びLに同一であると仮定すれば、二つのトランジスタ（M2、M4）が直列に連結されて等価的にチャンネル幅とチャンネル長の比はW/２Lとなる。そうすれば、[式１]に示した電流（ID）でチャンネル幅とチャンネル長の比が減るので、図２に示したグラフで動作点がさらに高い電圧で形成され、静的電流の量も減少する。したがって、第１の実施の形態のハイレベル出力電圧より高い、つまり、VDDにさらに近いハイレベルの出力電圧（Vout）を得ることができる。さらに、トランジスタ（M2）のソース電圧がトランジスタ（M4）のソース電圧より低いので、第１の実施の形態でトランジスタ（M2）のチャンネル長を２Lとしたもののオン抵抗より図３のトランジスタ（M2、M4）のオン抵抗の合計はさらに大きな効果があるのでハイレベルの出力電圧（Vout）を得るのには有利である。
【００３７】
本発明の第２の実施の形態では出力端とトランジスタ（M2）の間にトランジスタ（M4）を一つのみ追加したが、これに限定されず、出力端とトランジスタ（M4）のソースの間にトランジスタ（M4）とゲートを共通に有するトランジスタをさらに追加することも可能である。
【００３８】
以上、本発明の第１及び第２の実施の形態ではローレベルの電圧が入力される時、ハイレベルの電圧が出力され、ハイレベルの電圧が入力される時、ローレベルの電圧が出力されるレベルシフタについて説明した。
【００３９】
次に、このような第１及び第２の実施の形態にインバータを追加して反転されない出力を有するレベルシフタについて図４乃至図６を参照して説明する。
【００４０】
図４及び図６は各々本発明の第３及び第４の実施の形態によるレベルシフタを示す回路図である。図５は本発明の第３の実施の形態によるレベルシフタの動作点を示す図面である。
【００４１】
図４に示したように、本発明の第３の実施の形態によるレベルシフタは第１の実施の形態によるレベルシフタを二つ連結した構造である。詳しく説明すれば、入力電圧（Vin）がローレベルの電圧（VSS）である時、トランジスタ（M1、M2）接点の電圧はハイレベルとなり、このハイレベル電圧によってレベルシフタの出力電圧であるトランジスタ（N1、N2）の接点の電圧はローレベルの電圧（LVSS）になる。そして、入力電圧（Vin）がハイレベルの電圧（VDD）である時、トランジスタ（M1、M2）の接点の電圧はローレベルとなり、このローレベルの電圧によってレベルシフタの出力電圧はハイレベルの電圧になる。したがって、第３の実施の形態によるレベルシフタは反転されない出力を有する。
【００４２】
しかし、このような第３の実施の形態ではLVSSの電圧がローレベル入力電圧になってトランジスタ（N1、N3）に入力される。そうすると、トランジスタ（N2）のゲートノード電圧は入力電圧（LVSS）とトランジスタ（N3）のしきい電圧の絶対値（|Vp|）の合計になって、トランジスタ（N2）に流れる電流（ID）は[式２]のようになる。
【００４３】
【数２】
0003835553.tif 000003
【００４４】
図５に示した曲線１０と[式２]の電流曲線２０の交点である動作点はLVSSに近い点になって、出力電圧（Vout）がハイレベル電圧（VDD）より非常に小さくなる。そうすると、レベルシフタの出力を入力として受ける回路でハイレベルの出力電圧をローレベルと認識することがあるので、ハイレベルの出力電圧を他の回路でハイレベルと認識できるようにするためにはLVSSを所望の程度下げることができない。したがって、第１回路のトランジスタ（M2）に連結されるローレベルの電源電圧をLVSSよりは高く設定するのが好ましい。次に、図１に示した回路を二つ連結し第１回路のローレベル電源電圧をVSSに設定した実施の形態について図６を参照して説明する。
【００４５】
図６に示したように、本発明の第４の実施の形態によるレベルシフタは第１回路のローレベル電源電圧がLVSSより高い電圧（VSS）であることを除くと第３の実施の形態によるレベルシフタと同一である。このようにすれば、第１回路のローレベル出力電圧、つまり、第２回路のトランジスタ（N1、N3）に入力されるローレベル電圧がVSSになるので、第１の実施の形態で説明したようにレベルシフタのハイレベル出力電圧（Vout）はLVSSに関係なく決められる。したがって、レベルシフタのローレベル出力電圧（LVSS）を所望の程度下げることができる。
【００４６】
そして、本発明の第３及び第４の実施の形態では第１の実施の形態によるレベルシフタが二つ連結されているが、第２の実施の形態のレベルシフタが二つ連結されたり、第１及び第２の実施の形態のレベルシフタが連結されたりすることもできる。
【００４７】
以上、本発明の第１乃至第４の実施の形態ではPMOSトランジスタを使用するレベルシフタについて説明した。このようなPMOSレベルシフタでは、まず、ローレベルの電圧を供給してキャパシターを充電させ、ハイレベルの電圧を供給して出力電圧をプルダウン（pull-down）させる必要がある。つまり、レベルシフタの正常な動作のためには駆動時にローレベルの電圧を供給して初期化させる方法を用いるのが好ましい。そして、PMOSレベルシフタはローレベルの電圧をさらに落として電圧レベルをシフトするのが一般的であり、NMOSトランジスタを使用してハイレベルの電圧をシフトすることができる。次に、NMOSトランジスタを使用するレベルシフタについて図７乃至図１０を参照して説明する。
【００４８】
図７乃至図１０は各々本発明の実施の形態によるレベルシフタを示す回路図である。
【００４９】
図７に示すように、本発明の他の実施の形態によるレベルシフタはNMOSトランジスタ及び電源（LVDD、VSS）を除けば図１に示したレベルシフタと同一な構造を有する。詳しく説明すれば、図７のレベルシフタはNMOSトランジスタ（M1、M2、M3）を含み、トランジスタ（M1、M2）はローレベルの電圧（VSS）を供給する電源とハイレベルの電圧（LVDD）を供給する電源の間に直列に連結されている。また、ハイレベルの電圧（LVDD）は入力電圧のハイレベル（VDD）より高い電圧である。
【００５０】
このようなレベルシフタにおいて、ハイレベルの電圧（VDD）が入力されればトランジスタ（M1）がオンされ、トランジスタ（M1、M2）のオン抵抗比によってローレベルの電源電圧（VSS）に近い電圧が出力される。また、キャパシター（C1）には出力電圧（Vout）とトランジスタ（M2）のゲートノードの電圧差に該当する電圧が充電される。次に、ローレベルの電圧（VSS）が入力されれば、トランジスタ（M2）のゲートノードは浮動状態になり、キャパシター（C1）に充電された電圧によってトランジスタ（M2）はブートストラップ（bootstrap）回路として動作する。したがって、このブートストラップ回路によって出力電圧（Vout）は実質的にハイレベルの電源電圧（LVDD）まで上がる。
【００５１】
図８に示したレベルシフタはトランジスタ（M2）と出力端の間にトランジスタ（M2）とゲートを共通に有するトランジスタ（M4）を追加した回路である。本発明の第２の実施の形態で説明したように、トランジスタ（M4）を追加することによってチャンネル幅（W）とチャンネル長（L）の比（W/L）を減らし出力電圧（Vout）をVSSにさらに近くすることができる。
【００５２】
図９及び図１０に示すように、本発明の第３及び第４の実施の形態で説明したように二つのレベルシフタを連結して出力電圧が反転されないようにした。この時、図９に示したように第１回路のハイレベル電源としてLVDDを用いると本発明の第３の実施の形態の説明のようにレベルシフタのローレベル出力電圧が他の回路でハイレベルと認識されることができる。このようなローレベル出力電圧が他の回路でローレベルと認識されるようにするためにはLVDDを所望の程度上げることができない。したがって、図１０に示したように、第１回路のハイレベル電源電圧としてLVDDより低い電圧（VDD）を用いるのが好ましい。
【００５３】
そして、図９及び図１０の実施の形態では図７のレベルシフタが二つ連結されているが、図８のレベルシフタが二つ連結されたり図７及び図８のレベルシフタが連結されたりすることも可能である。
【００５４】
以上、本発明の実施の形態によるレベルシフタを説明したが、このようなレベルシフタを他の電圧レベルのICを使用する平板表示装置に適用してICと平板表示装置の間に電圧レベルを変換することができる。次に、本発明の実施の形態によるレベルシフタを使用する平板表示装置について図１１を参照して説明する。
【００５５】
図１１は本発明の実施の形態によるレベルシフタを使用する平板表示装置を示す図面である。
【００５６】
図１１に示した平板表示装置はタイミングコントローラ（Tcon）１００、シフトレジスター（S/R）２００、データ駆動部３００及び表示領域４００を含む。タイミングコントローラ１００はシフトレジスター２００及びデータ駆動部３００の駆動に必要なタイミング信号（CLK、/CLK、SP）を生成する。シフトレジスター２００はタイミングコントローラ１００からタイミング信号を受信して表示領域４００に形成された走査線（X1〜Xm）に走査信号を順次に印加する。データ駆動部３００はタイミング信号によって表示領域４００のデータ線（Y1〜Yn）にデータ信号を印加する。
【００５７】
例えば、タイミングコントローラ１００とシフトレジスター２００で使用する電圧範囲が互いに異なると仮定すれば、タイミングコントローラ１００とシフトレジスター２００の間に本発明の実施の形態によるレベルシフタ（L/S）５００を形成して、タイミングコントローラ１００の出力電圧範囲をシフトレジスター２００で使用する電圧範囲に変更することができる。
【００５８】
同様に、シフトレジスター２００と表示領域４００で使用する電圧範囲が互いに異なると仮定すれば、シフトレジスター２００と表示領域４００の走査線（X1〜Xm）の間にレベルシフタ（L/S）６００を形成して、シフトレジスター２００の出力電圧範囲を表示領域４００で使用する電圧範囲に変更することができる。また、レベルシフタ５００と表示領域４００の間にバッファー（図示せず）が形成されることができる。
【００５９】
また、タイミングコントローラ１００とデータ駆動部３００で使用する電圧範囲が互いに異なると仮定すれば、タイミングコントローラ１００とデータ駆動部３００の間に本発明の実施の形態によるレベルシフタ（L/S）５００を形成して、タイミングコントローラ１００の出力電圧範囲をデータ駆動部３００で使用する電圧範囲に変更することができる。
【００６０】
図１１ではタイミングコントローラ１００とシフトレジスター２００の間、シフトレジスター２００と表示領域４００の間及びタイミングコントローラ１００とデータ駆動部３００の間にレベルシフタを使用する場合を例として説明したが、これに限定されず、平板表示装置で電圧範囲を変更する場合には全て適用することができる。
【００６１】
以上、本発明の好ましい実施の形態について詳細に説明したが、本発明の権利範囲はこれに限定されず、請求範囲で定義している本発明の基本概念を利用した当業者の多様な変形及び改良形態もまた本発明の権利範囲に属する。
【００６２】
【発明の効果】
本発明によれば、PMOSレベルシフタでは出力端とローレベル電源の間の抵抗を大きくしてハイレベルの出力電圧を所望の電圧まで上げることができ、ブートストラップを利用することによってローレベルの出力電圧を所望の電圧まで下げることができる。同様にNMOSレベルシフタでもローレベルとハイレベルの出力を所望の電圧にすることができる。また、抵抗が大きくなることによってトランジスタに流れる静的電流が減って消費電力を減らすことができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態によるレベルシフタを示す回路図である。
【図２】本発明の第１の実施の形態によるレベルシフタの動作点を示す図面である。
【図３】本発明の第２の実施の形態によるレベルシフタを示す回路図である。
【図４】本発明の第３の実施の形態によるレベルシフタを示す回路図である。
【図５】本発明の第３の実施の形態によるレベルシフタの動作点を示す図面である。
【図６】本発明の第４の実施の形態によるレベルシフタを示す回路図である。
【図７】各々本発明の他の実施の形態によるレベルシフタを示す回路図である。
【図８】各々本発明の他の実施の形態によるレベルシフタを示す回路図である。
【図９】各々本発明の他の実施の形態によるレベルシフタを示す回路図である。
【図１０】各々本発明の他の実施の形態によるレベルシフタを示す回路図である。
【図１１】本発明の実施の形態によるレベルシフタを使用する平板表示装置を示す図面である。
【図１２】従来技術によるレベルシフタを示す回路図である。
【符号の説明】
１０、２０、３０：曲線
４０：直線
１００：タイミングコントローラ
２００：シフトレジスター
３００：データ駆動部
４００：表示領域
５００：レベルシフタ
C1：キャパシター
ID：ドレーン電流
L：チャンネル長
LVSS：電圧
M1、M2、M3、M4：トランジスタ
N1、N2、N3、：トランジスタ
VDD：電圧
Vin：入力電圧
Vout：出力電圧
VSG1、VSG2:ソース−ゲート電圧
VSS：ローレベルの電圧
Vp：しきい電圧
W：チャンネル幅
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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