(57)【特許請求の範囲】
【請求項１】
半導体基板又はウェルにドレイン拡散層及びソース拡散層が形成され、その基板上又はウェル上には絶縁膜を介し、前記ソース拡散層に隣接し前記ドレイン拡散層とは距離をもって複数のメモリ素子に共通の選択ゲート電極が設けられ、前記ソース拡散層部分ではその上にゲート絶縁膜よりも厚く形成された酸化膜上に設けられ、前記選択ゲート電極の上面及び側面を絶縁膜を介して被い、前記選択ゲート電極と前記ドレイン拡散層との間の基板上又はウェル上にはゲート絶縁膜を介し、前記ドレイン拡散層に隣接しメモリ素子ごとに分離して浮遊ゲート電極が設けられており、前記選択ゲート電極との間及び前記浮遊ゲート電極との間にそれぞれ絶縁膜を介して、前記浮遊ゲート電極と前記選択ゲート電極を跨ぐ制御ゲート電極が設けられており、前記選択ゲート電極と浮遊ゲート電極間でのトンネル電流書込を行なう電気的消去可能な不揮発性半導体メモリ素子を備え、
前記制御ゲート電極−前記浮遊ゲート電極間の絶縁膜、前記浮遊ゲート電極−前記選択ゲート電極間の絶縁膜及び前記浮遊ゲート電極−前記基板又はウェル間の絶縁膜は、これらの３つのゲート電極が電気的に容量結合され、
かつ前記浮遊ゲート電極−制御ゲート電極間の容量をＣａ、その間の絶縁膜の平均膜厚をＴａとし、浮遊ゲート電極−選択ゲート電極間の容量をＣｂ、その間の絶縁膜の平均膜厚をＴｂとしたとき、
Ｃｂ・Ｔｂ＜Ｃａ・Ｔａ
なる関係を満たしていることを特徴とする不揮発性半導体記憶装置。
【請求項２】
半導体基板と電気的に分離されているウェルにドレイン拡散層及びソース拡散層が形成され、そのウェル上には絶縁膜を介し、前記ソース拡散層に隣接し前記ドレイン拡散層とは距離をもって複数のメモリ素子に共通の選択ゲート電極が設けられ、前記ソース拡散層部分ではその上にゲート絶縁膜よりも厚く形成された酸化膜上に設けられ、前記選択ゲート電極の上面及び側面を絶縁膜を介して被い、前記選択ゲート電極と前記ドレイン拡散層との間のウェル上にはゲート絶縁膜を介し、前記ドレイン拡散層に隣接しメモリ素子ごとに分離して浮遊ゲート電極が設けられており、前記選択ゲート電極との間及び前記浮遊ゲート電極との間にそれぞれ絶縁膜を介して、前記浮遊ゲート電極と前記選択ゲート電極を跨ぐ制御ゲート電極が設けられており、前記選択ゲート電極と浮遊ゲート電極間でのトンネル電流書込を行なう電気的消去可能な不揮発性半導体メモリ素子を備え、
前記制御ゲート電極−前記浮遊ゲート電極間の絶縁膜、前記浮遊ゲート電極−前記選択ゲート電極間の絶縁膜及び前記浮遊ゲート電極−前記基板又はウェル間の絶縁膜は、これらの３つのゲート電極が電気的に容量結合され、
かつ前記浮遊ゲート電極−制御ゲート電極間の容量をＣａ、その間の絶縁膜の平均膜厚をＴａとし、浮遊ゲート電極−選択ゲート電極間の容量をＣｂ、その間の絶縁膜の平均膜厚をＴｂとしたとき、
Ｃｂ・Ｔｂ＜Ｃａ・Ｔａ
なる関係を満たしていることを特徴とする不揮発性半導体記憶装置。
【請求項３】
前記不揮発性半導体メモリ素子の浮遊ゲート電極−制御ゲート電極間の絶縁膜の面積Ｓａとし、浮遊ゲート電極−選択ゲート電極間の絶縁膜の面積Ｓｂとしたとき、Ｓｂ＜Ｓａなる関係を満たしている請求項１又は２に記載の不揮発性半導体記憶装置。
【請求項４】
メモリ消去が、前記浮遊ゲート電極から前記ドレイン拡散層領域へのトンネル電子放出により行なわれるように条件が設定されている請求項１から３のいずれかに記載の不揮発性半導体記憶装置。
【請求項５】
メモリ消去が、前記浮遊ゲート電極から前記ウェルへのトンネル電子放出により行なわれるように条件が設定されている請求項２に記載の不揮発性半導体記憶装置。
【請求項６】
メモリ書込時には、選択ゲート電極に負電位、制御ゲート電極に正電位を与えられることにより、選択ゲート電極から浮遊ゲート電極へのポリシリコン−ポリシリコン間電子注入がなされる請求項１から５のいずれかに記載の不揮発性半導体記憶装置。
【請求項７】
メモリ消去時には、制御ゲート電極に負電位、ドレイン拡散層に正電位が与えられることにより、浮遊ゲート電極からドレイン拡散層へトンネル電子放出がなされる請求項１から４のいずれかに記載の不揮発性半導体記憶装置。
【請求項８】
メモリ消去時には、制御ゲート電極に負電位、ウェルに正電位が与えられることにより、浮遊ゲート電極からウェルへトンネル電子放出がなされる請求項５に記載の不揮発性半導体記憶装置。
【請求項９】
ドレイン拡散層及びソース拡散層が一連の複数のメモリ素子で共通に使用されるように連続した拡散層として形成され、これら拡散層と平行な方向にライン状に形成される選択ゲート電極とともにビットラインを構成し、制御ゲート電極が前記ビットラインと直交する方向のライン状に形成されてワードラインを構成し、メモリ書込時、メモリ消去時及びメモリ読出時のいずれの場合においても前記ビットラインと前記ワードラインとにより各メモリ素子のマトリックス選択が可能である請求項１から８のいずれかに記載の不揮発性半導体記憶装置。
【請求項１０】
少なくとも同一ワードライン上のメモリ素子群が一括消去されるように各電極の印加電圧が設定される請求項９に記載の不揮発性半導体記憶装置。
【請求項１１】
同一ビットライン上のメモリ素子群が同時に書込されるように各電極の印加電圧が設定される請求項９又は１０に記載の不揮発性半導体記憶装置。
【請求項１２】
同一ワードライン上のメモリ素子群が同時に書込されるように条件が設定されている請求項９又は１０のいずれかに記載の不揮発性半導体記憶装置。
【請求項１３】
選択ゲート電極と浮遊ゲート電極間の絶縁膜が酸化膜により構成され、浮遊ゲート電極と制御ゲート電極間の絶縁膜が酸化膜、窒化膜及び酸化膜の３層膜からなるＯＮＯ積層膜で構成されている請求項１から１２のいずれかに記載の不揮発性半導体記憶装置。
【請求項１４】
以下の工程、すなわち、
（Ａ）基板上のゲート酸化膜上に選択ゲート電極用ポリシリコン膜を形成し、さらにその上に絶縁膜を形成し、選択ゲート電極用ポリシリコン膜及び絶縁膜を写真製版技術及びエッチング技術によりパターン化して選択ゲート電極を形成する工程、
（Ｂ）写真製版工程、不純物イオン注入工程により、ソース、ドレイン用の不純物を導入する工程、
（Ｃ）酸化工程により前記ソース用の不純物拡散層上の絶縁酸化膜、ドレイン用の不純物拡散層上の絶縁酸化膜、トンネル酸化膜及び選択ゲート電極側面の酸化膜を同時に形成する工程、
（Ｄ）ソース用の不純物拡散層上の一部、選択ゲート電極上面及び側面、並びにトンネル酸化膜上を含む領域に浮遊ゲート電極用ポリシリコン膜を形成し、メモリ素子ごとの浮遊ゲート電極用ポリシリコン膜が残るように、写真製版技術及びエッチング技術によりパターン化して浮遊ゲート電極を形成する工程、
（Ｅ）基板上全面に酸化膜、窒化膜、酸化膜の３層膜から構成されるＯＮＯ積層膜を形成し、さらにその上に制御ゲート電極用ポリシリコン膜を形成する工程、及び
（Ｆ）写真製版技術及びエッチング技術により制御ゲート電極用ポリシリコン膜を拡散層と直交する方向にパターン化して制御ゲート電極を形成した後、同じマスクを用いた写真製版技術及びエッチング技術によりＯＮＯ積層膜及び浮遊ゲート電極用ポリシリコン膜をパターン化して浮遊ゲート電極を形成する工程
を（Ａ）から（Ｆ）をその順に含み、かつ
前記浮遊ゲート電極−制御ゲート電極間の容量をＣａ、その間の絶縁膜の平均膜厚をＴａとし、浮遊ゲート電極−選択ゲート電極間の容量をＣｂ、その間の絶縁膜の平均膜厚をＴｂとしたとき、
Ｃｂ・Ｔｂ＜Ｃａ・Ｔａ
なる関係を満たすように対応する工程の条件を設定することを特徴とする不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、浮遊ゲートを有し電気的に書換え及び消去可能な不揮発性半導体記憶装置で、ＥＥＰＲＯＭやフラッシュＥＥＰＲＯＭ（フラッシュメモリとも呼ばれる）と呼ばれる記憶装置に関するものである。ＥＥＰＲＯＭやフラッシュメモリは、例えば電子手帳、電話機、音声認識・記憶装置、コンピュータ等における信号処理回路の記憶装置や、携帯用機器の記憶装置などに用いるのに適する。
【０００２】
【従来の技術】
電気的に書換え及び消去可能な不揮発性半導体記憶装置の中でフラッシュメモリが近年注目を浴び、業界全体で量産に向けた開発が盛んに行なわれている。従来のＥＥＰＲＯＭは一般に単ビット消去を基本にしているのに対し、フラッシュメモリはブロック単位での消去を前提としており、使いにくい面もあるが、１ビットの単素子化やブロック消去等の採用により、ＤＲＡＭに匹敵或いはそれ以上の集積度が期待できる次世代のメモリとして注目されており、その市場の大きさは計り知れない。
【０００３】
フラッシュメモリに関して、これまでに各社から種々の構造・方式が提案されているが、一般に浮遊ゲート型の不揮発性メモリ素子が用いられている。浮遊ゲート型の不揮発性メモリ素子では、絶縁体で囲まれた浮遊ゲート電極中に電荷を保持し、制御ゲート電極にバイアスをかけたときにソース・ドレイン間にチャネルが形成される閾値電圧が、浮遊ゲート電極中の電荷量により変化することを利用してデータの記憶を行なっている点では共通している。しかし、書込、消去方法は各方式によって異なっている。
【０００４】
最も一般的に知られているのが、図１に示す、いわゆるＥＴＯＸ型（ＮＯＲ型とも呼ばれる）と呼ばれるものである。同図（Ｃ）がメモリ素子アレイの上面図で、（Ａ）は（Ｃ）におけるＡ−Ａ’線位置での断面図、（Ｂ）は（Ｃ）におけるＢ−Ｂ’線位置での断面図である。ＥＴＯＸ型では、半導体基板１０１に形成されたソース１０２とドレイン１０３の間のチャネル形成領域上に、ゲート絶縁膜を介して浮遊ゲート電極１０５が形成され、さらにその上に絶縁膜を介して制御ゲート電極１０６が形成されている。１１５は隣接するメモリ素子間を分離するフィールド酸化膜である。
【０００５】
データの書込は、チャネルに電流を流した時にチャネルのドレイン側で発生したホットエレクトロンを浮遊ゲート電極１０５に注入することにより行なっている。また、データの消去は、浮遊ゲート電極１０５とソース１０２の間に高電界をかけたときにゲート絶縁膜中をトンネルして流れる電流（ＦＮ電流）により、ソース１０２に電子を引き抜くことにより行なっている。そして、読出しは、制御ゲート電極１０６にバイアスをかけたときにソース１０２からチャネルを経てドレイン１０３に電子が移動するか否かを識別することによって行なっている。図１及び他の図でも、図中の矢印で、Ｗは書込、Ｅは消去、Ｒは読出しの際の電子の移動を示している。
【０００６】
このメモリ素子の特徴は構造が簡単であることであるが、欠点としては書込をチャネルのドレイン側で発生するホットエレクトロンによって行なっているため、チャネル電流に対する浮遊ゲート電極に注入される電流の比、すなわち書込効率が低く、そのため単一電源化が困難であること、また消去については、選択トランジスタを持たない構造のため過剰消去が発生する問題があり、プロセス的にも回路的にも非常に高度なものが要求される。
【０００７】
図１（Ｃ）はこのメモリ素子をセルとしてアレイ状に並べた様子を示したものであるが、各メモリセルはフィールド酸化膜１１５で素子分離され、ソース１０２はチャネル幅方向にのびた拡散層（ソースライン）で連結されて共通電位になっている。制御ゲート電極１０６はソースライン１０２と平行にライン状に延び、この方向のセルで共通になっていて、ワードラインを構成している。また、ドレイン１０３はワードラインと直交するライン状の金属電極（これをビットラインと呼ぶ）１２４にコンタクトホール１２１を介して連結されている。そのようにアレイ状に並べられたセルのうちの特定のセルの選択は、ワードライン１０６とビットライン１２４をマトリックス選択することにより行なわれる。このように、ＥＴＯＸ型のセルではドレインにコンタクトホールが必要なため、この部分で面積を要し、セルの構造が簡単な割にはメモリ素子１個あたりの面積が大きくなってしまうという欠点もある。
【０００８】
これらの欠点を一部解決するための方法として、ＳunＤisk型の構造・方式（米国特許第５０７００３２号、米国特許第５１９８３８０号を参照）、ＳＳＴ型の構造・方式（米国特許第５０２９１３０号、米国特許第５０４５４８８号、米国特許第５０６７１０８号を参照）、ＢＭＩ型の構造・方式（米国特許第５２８０４４６号を参照）等がある。これらの３つに共通している点は、ドレインに隣接しソースとは距離をもってメモリ素子ごとに分離して形成された浮遊ゲート電極が設けられ、浮遊ゲート電極とソースの間の基板表面をセレクトチャネルとして、そのセレクトチャネル上にはゲート絶縁膜が形成され、浮遊ゲート電極の上部からセレクトチャネル上にわたって選択ゲート電極(選択ゲート電極ともいう)が配置されているという点であり、過剰消去の問題がなく、低電圧化や多値化にも極めて有利な構造をしている。これらは、セル構造・アレイ配置、また、消去・書込方式がそれぞれ若干異なっているだけで、その組合わせで互いに特徴を出している。それぞれを以下簡単に説明する。
【０００９】
ＳunＤisk型を図２に示す。同図（Ｃ）がメモリ素子アレイの上面図で、（Ａ）は（Ｃ）におけるＡ−Ａ’線位置での断面図、（Ｂ）は（Ｃ）におけるＢ−Ｂ’線位置での断面図である。制御ゲート電極２０４が浮遊ゲート電極２０５上を被い、かつ選択ゲート電極を兼ね、チャネル長方向（ソース２０２からドレイン２０３に向かう方向）に延び、ワードラインを構成している。ソース２０２とドレイン２０３は交互に配置され、いずれもワードライン２０４に対し直交する方向に延びてビットラインを構成している。このメモリアレイ方式はマトリクス選択するセル位置によってソースとドレインを変えていく、いわゆる仮想グランド型アレイ（Virtual-Ground-Array）方式をとっている。
【００１０】
さらに、ワードライン２０４に挟まれるような形でライン状に配される消去ゲート電極２０７を有している。浮遊ゲート電極２０５、制御ゲート電極２０４及び消去ゲート電極２０７がそれぞれ異なる層のポリシリコン層で形成されており、３層ポリシリコン構造となっている。
【００１１】
書込はもっとも一般的なＣＨＥ注入方式（ドレイン側からのホットエレクトロン注入）方式を、消去は浮遊ゲート電極２０５から消去ゲート電極２０７へのポリ−ポリ（ポリシリコン−ポリシリコン）間ＦＮトンネル放出の方式を採用している。読出しはソースとドレインを反対にして行なう。これはリードディスターブ（読出し時に浮遊ゲート電極にホットエレクトロンが注入されてしまう現象）を抑える上で有利なためである。
【００１２】
ＳunＤisk型の特徴は、選択ゲート電極を有し、仮想グランド型アレイ方式で、かつ、ポリ−ポリ間ＦＮ消去を同時に実現していることである。この方式の利点として、
１）選択ゲート電極を有するため、過剰消去の問題がなく、低電圧化及び多値化が容易であること、
２）仮想グランド型アレイ方式なので、微細化・大容量化が容易であること、等が挙げられる。欠点としては、通常のＣＨＥ書込方式を用いているため、注入効率が悪く、単一電源化が困難であることが挙げられる。
【００１３】
ＳＳＴ型を図３に示す。同図（Ｃ）がメモリ素子アレイの上面図で、（Ａ）は（Ｃ）におけるＡ−Ａ’線位置での断面図、（Ｂ）は（Ｃ）におけるＢ−Ｂ’線位置での断面図である。制御ゲート電極３０６が層間絶縁膜を介して浮遊ゲート電極３０５上に乗り上げ、かつセレクトチャネル上に延びることにより選択ゲート電極を兼ね、チャネル幅方向（ソース３０２からドレイン３０３に向かう方向と直交する方向）に延びてワードラインとなっている。また、ソース３０２がワードライン３０６に平行な方向に延び、ドレイン３０３はワードライン３０６と直交するライン状の金属電極（ビットライン）３２４にコンタクトホール３２１を介して連結されている。
【００１４】
書込は注入効率の高いＳＳＩ（Source Side Injection：ソースサイドからのホットエレクトロン注入）方式を、消去は浮遊ゲート電極から制御ゲート電極へのポリ−ポリ間ＦＮトンネル放出の方式を採用している。ここでも、リードディスターブに有利にするために、読出しの際は、ソースとドレインを反対にして用いる。
特徴としては、選択ゲート電極を有し、ＳＳＩ書込方式が可能で、２層ポリシリコンプロセス（消去専用のポリシリコン層がない）で、かつポリ−ポリ間ＦＮ消去を同時に実現していることである。
【００１５】
この方式の利点としては、
１）選択ゲート電極を有するため過剰消去の問題がなく、低電圧化及び多値化が容易であること、
２）ＳＳＩ書込方式が可能なため、注入効率が高く、単一電源化に有利なこと、
３）２層ポリシリコン構造でありプロセスが容易なこと、
等が挙げられる。
【００１６】
欠点としては、
１）この方式は浮遊ゲート電極とドレインの容量結合（カップリング）を利用する方式であり、ドレインが浮遊ゲート電極に大きくオーバーラップした構造になっているため、その部分の寸法増加があること、
２）メモリチャネル長（浮遊ゲート電極下のチャネル長）もセレクトチャネル長もセルフアライン化されていないこと、
３）ＥＴＯＸ型と同様にドレインコンタクトを必要とするＮＯＲ型構造のアレイであること、等の様々な面からセルサイズ縮小・大容量化に不利であることが挙げられる。
【００１７】
ＢＭＩ型を図４に示す。同図（Ｃ）がメモリ素子アレイの上面図で、（Ａ）は（Ｃ）におけるＡ−Ａ’線位置での断面図、（Ｂ）は（Ｃ）におけるＢ−Ｂ’線位置での断面図である。制御ゲート電極４０６が浮遊ゲート電極４０５上を被い、チャネル幅方向（ソース４０２からドレイン４０３に向かう方向と直交する方向）に延びて疑似ビットラインとなり、選択ゲート電極４０４がチャネル領域上を被いチャネル長方向（ソースからドレインに向かう方向）に延びてワードラインとなり、ソース４０２及びドレイン４０３がワードライン４０４に対し直交する方向に延びてビットラインとなる構造になっている。
書込は注入効率の高いＳＳＩ方式を、消去は浮遊ゲート電極からドレイン側へのＦＮ消去の方式を採用している。ここでも、リードディスターブに有利にするために、読出しの際は、ソースとドレインを反対にして用いる。
【００１８】
特徴としては、選択ゲート電極を有し、ＳＳＩ書込方式が可能で、かつ、拡散層配線を用いたコンタクトレス方式の採用を同時に実現していることである。この方式の利点は、
１）選択ゲート電極を有するため、過剰消去の問題がなく、低電圧化及び多値化が容易であること、
２）ＳＳＩ書込方式が可能なため、注入効率が高く単一電源化に有利なこと、
３）仮想グランド型アレイ方式と同様に拡散層配線を用いたコンタクトレス方式なので、ＳＳＴの仮想グランド型アレイ方式と同程度に微細化・大容量化が容易であること、等が挙げられる。
欠点としては、３層ポリシリコン構造をしているため、断差が高く、比較的製造が困難であることが挙げられる。
【００１９】
上記４つの構造・方式において、ＳＳＴ型及びＢＭＩ型はＳＳＩ書込方式を用いており、書込効率はＥＴＯＸ型やＳunＤisk型のＣＨＥ方式に比べ書込効率は相対的に高い。しかし、低消費電力・単一電源化という観点から、事実上書込効率１００％であるポリ−ポリ間ＦＮ電流を用いた書込方式が将来的には最も有効と考えられる。
【００２０】
【発明が解決しようとする課題】
本発明の目的は、上記従来技術で示した幾つかの構造・方式の欠点を解消し、低電圧、単一電源化、高集積化が容易な不揮発性半導体記憶装置を提供することである。具体的には、低電圧化・多値化が容易なスプリットゲート型方式で、低消費電力・単一電源化が容易なポリ−ポリ間ＦＮ電流による書込方式で、ＦＮ電流による消去方式で、かつ、高集積化が容易なコンタクトレスアレイ方式を同時に実現可能にする構造及び電気的手段を有する不揮発性半導体記憶装置を提供することである。
【００２１】
【課題を解決するための手段】
従来のスプリットゲート型不揮発性半導体記憶装置では前述の書込方式と消去方式を同時に満足するものが無かった。加えて、前述の書込・消去の方式を満足しながら、コンタクトレスＮＯＲ型のメモリアレイを実現したものがなかった。本発明ではこれらを全て満足し、低電圧、単一電源化、高集積化が容易な不揮発性半導体記憶装置を提供することができる。
【００２２】
本発明は、低電圧化・多値化に有利なスプリットゲート型の不揮発性半導体記憶装置であって、低消費電力で単一電源化に有利なポリ−ポリ間のトンネル電流書込とドレイン又はウェル基板へのトンネル電流消去を満足する構造及び電気的手段を有するものである。また、そのような機能を満足しながら高集積化に有利なコンタクトレスメモリアレイ化（コンタクトレスＮＯＲ型、又は仮想グランド型）を実現する構造また電気的手段を有するものである。
【００２３】
本発明による不揮発性半導体記憶装置は、半導体基板又はウェルにドレイン及びソースが形成され、その基板上又はウェル上には絶縁膜を介し、ソースに隣接しドレインとは距離をもって複数のメモリ素子に共通の選択ゲート電極（スプリットゲート電極ともいう）が設けられ、ソース拡散層部分ではその上にゲート絶縁膜よりも厚く形成された酸化膜上に設けられ、選択ゲート電極の上面及び側面を絶縁膜を介して被い、選択ゲート電極とドレイン拡散層との間の基板上又はウェル上にはゲート絶縁膜を介し、ドレイン拡散層に隣接しメモリ素子ごとに分離して浮遊ゲート電極が設けられており、選択ゲート電極との間及び浮遊ゲート電極との間にそれぞれ絶縁膜を介して、浮遊ゲート電極と選択ゲート電極を跨ぐ制御ゲート電極が設けられており、選択ゲート電極と浮遊ゲート電極間でのトンネル電流書込を行なう電気的消去可能な不揮発性半導体メモリ素子を備え、制御ゲート電極−浮遊ゲート電極間の絶縁膜、及び浮遊ゲート電極−選択ゲート電極間の絶縁膜は、これらの３つのゲート電極が電気的に容量結合され、かつ浮遊ゲート電極−制御ゲート電極間の容量をＣａ、その間の絶縁膜の平均膜厚をＴａとし、浮遊ゲート電極−選択ゲート電極間の容量をＣｂ、その間の絶縁膜の平均膜厚をＴｂとしたとき、
Ｃｂ・Ｔｂ＜Ｃａ・Ｔａ
なる関係を満たしている。
ウェルは半導体基板と電気的に分離されているものとすることもできる。
【００２４】
本発明により達成される作用効果を挙げると、次のようになる。
１）スプリットゲート電極型の記憶装置は過剰消去の問題が無く、低電圧化及び多値化が極めて容易である。
２）ポリ−ポリ間トンネル書込方式は電子をダイレクトに注入する方式なので低消費電力で単一電源化に極めて有利である。付随的には、例えばチャージポンプ回路の縮小など、メモリへの供給電流が小さくて済むため周辺昇圧回路の負担が小さくて済み、延いては低電圧化にも有利といえる。ポリ−ポリ間トンネル電流の制御は動作が容易なので、リテンション耐性や酸化膜信頼性などの信頼性が高い。基板上に形成されるトンネル酸化膜が薄膜化に伴って信頼性の懸念がもたれているなか、ポリ−ポリ間トンネル書込は比較的厚い酸化膜でも電子のトンネルが容易という点で近年になって再度その信頼性が高く評価されるようになってきた。
３）ビットラインのコンタクトレス化はメモリサイズ縮小に直接寄与するもので高集積化には極めて有利である。
【００２５】
本発明の具体的な例としての不揮発性半導体記憶装置を図５に示す。半導体基板に形成されたウェル基板１にソース２及びドレイン３が形成され、ソース２、ドレイン３は厚い酸化膜１７により被われている。ウェル基板１上にはゲート絶縁膜１１を介し、ソース２に隣接しドレイン３とは距離をもってチャネル幅方向（紙面垂直方向）に延びて複数のメモリ素子に共通の選択ゲート電極６が設けられ、ドレイン３に一部重なり、選択ゲート電極６とドレイン３との間のウェル基板１上をゲート絶縁膜１２を介して被い、選択ゲート電極６の上面及び側面も絶縁膜１６又は１４を介して被う、メモリ素子ごとに分離して形成された浮遊ゲート電極５が設けられ、浮遊ゲート電極５との間に絶縁膜１３を介し、ソース２上及びドレイン３上に酸化膜１７を介してチャネル長方向に延びて複数のメモリ素子に共通の制御ゲート電極４が設けられている。浮遊ゲート電極５が制御ゲート電極４、選択ゲート電極６及び基板ウェル基板１と電気的にカップリングした構造になっている。
【００２６】
本発明の特徴の１つであるポリ−ポリ間トンネル電流書込は、上記３つのゲート電極間の絶縁膜がある特定の範囲の膜厚又は膜厚比率のもとで、より効果的に作用するようになっている。より具体的には選択ゲート電極６から浮遊ゲート電極５に電子注入を行なえるような構造及び電気的手段がとられている。
また、ドレイン３へのトンネル電流放出も、同様に、制御ゲート電極４と浮遊ゲート電極５との間の絶縁膜１３及びウェル基板１と浮遊ゲート電極５との間の絶縁膜１２がある特定の範囲の膜厚又は膜厚比率のもとでより効果的に作用するようになっている。
【００２７】
【発明の実施の形態】
本発明のメモリ素子をアレイ状に配置する際には、ドレインとソースのうち少なくともソースは連続して配列された複数のメモリ素子で共通に使用されるように連続した拡散層として形成され、選択ゲート電極がソースと平行な方向のライン状に形成され、かつ、制御ゲート電極が選択ゲート電極と直交する方向のライン状に形成されてワードラインを構成していることが好ましい。
【００２８】
さらに、ドレインも、連続して配列された複数のメモリ素子で共通に使用されるように連続した拡散層としてソースに平行に形成されており、ビットラインがソース又はドレインの拡散層配線で連結されたコンタクトレス構造になっていることが好ましい。コンタクトレス構造にすることにより、素子を微細化することができ、集積度が向上して大容量化に寄与する。
【００２９】
ソース及びドレインが、それらを挟んで隣り合うメモリ素子により共有化されるように、ソース、ドレイン及び浮遊ゲート電極が配置されているのが好ましい。このことも集積度の向上、大容量化に寄与する。
ソースとドレインが交互に配置されていることも好ましい。その場合には仮想グランド型アレイ方式のメモリ素子アレイとして使用することができ、このことも集積度の向上、大容量化に寄与する。
【００３０】
本発明の半導体記憶装置は、メモリ書込時には、選択ゲート電極に負の電位、制御ゲート電極に正の電位が与えられて、選択ゲート電極から浮遊ゲート電極へのトンネル電子注入がなされる。その際、選択ゲート電極（ビットライン）又は制御ゲート電極（ワードライン）を共有化しているメモリ素子を一括書込することができる。
【００３１】
また、メモリ消去時には、制御ゲート電極に負の電位、ドレインに正の電位を与えることが好ましい。その結果、浮遊ゲート電極からドレインへトンネル電子放出がなされる。その際、ワードラインを共有化しているメモリ素子を一括消去することができる。
【００３２】
さらに、メモリ素子領域に半導体基板と電気的に分離されているウェルを形成し、メモリ消去時に、制御ゲート電極に負の電位、ウェルに正の電位を与えることが好ましい。その結果、浮遊ゲート電極からウェルへトンネル電子放出がなされる。その際、ワードラインを共有化しているメモリ素子を一括消去することができる。
【００３３】
【実施例】
図５は一実施例を表す１つのメモリ素子の断面図である。
Ｐ型シリコン基板１に形成されたソース２とドレイン３の間のチャネル領域上に、ゲート酸化膜１１を介し、ソース２に隣接し、ドレイン３から離れた位置にチャネル幅方向（ソース２からドレイン３に向かう方向と直交する方向：紙面垂直方向）に延びるライン状の選択ゲート電極６が形成されており、選択ゲート電極６の下にセレクトチャネルが形成される。選択ゲート電極６とドレイン３との間のウエル領域（ゲート電極チャネル領域）とは酸化膜１２を介して絶縁され、ドレインに一部重なり、選択ゲート電極６上部とは絶縁膜１６を介して絶縁され、選択ゲート電極６側壁とは絶縁膜１４を介して絶縁され、ソース２及びドレイン３とはゲート酸化膜１１よりも厚い酸化膜１７を介して絶縁され、ゲート電極チャネル領域から選択ゲート電極６上を跨いで配置された、メモリ素子ごとに分離された浮遊ゲート電極５が形成されている。浮遊ゲート電極５とは絶縁膜１３を介して絶縁され、ソース２及びドレイン３とは絶縁酸化膜１７を介して絶縁され、浮遊ゲート電極５及び選択ゲート電極６を跨いでチャネル長方向（ソース２からドレイン３に向かう方向）に延び、複数のメモリ素子に共通の制御ゲート電極４が形成されている。
【００３４】
本発明のメモリ素子の特徴は、過剰消去の問題を回避する選択ゲート電極６を有していること、主に浮遊ゲート電極５の制御（プログラミング制御）を行う制御ゲート電極４を有すること、加えて、制御ゲート電極４−浮遊ゲート電極５間の絶縁膜１３と、浮遊ゲート電極５−選択ゲート電極６間の絶縁膜１４と、浮遊ゲート電極５−ウェル基板１間の絶縁膜１２により３つのゲート電極とウェル基板１が電気的にカップリングされるような構造と絶縁膜厚の構成を有し、ポリ−ポリ間トンネル書込及びドレイン又は基板へのトンネル消去が可能である構造を有することである。加えて、上記の３つのゲート電極が所望の電気的結合を得るために、制御ゲート電極４と選択ゲート電極６の間は完全に絶縁され、電気的結合がほとんどなされないような構成・処置がとられている。また、書込時及び消去時に、印加した電位差をトンネル膜に効率よく配分して、十分なカップリングを得るために、絶縁膜１３の容量は絶縁膜１４の容量や絶縁膜１２のゲート電極オーバラップ部分（浮遊ゲート電極５とドレイン３が重なる部分）の容量に比べて十分大きくなるような構造・配置がとられている。
【００３５】
本発明の装置では浮遊ゲート電極５と選択ゲート電極６間のポリ−ポリ間絶縁膜（通常酸化膜）１４をトンネル膜として利用する。選択ゲート電極６の角部を利用することにより、その部分に電界を集中させて効率的な電子トンネルを行うことができる。別の観点から言うと、このように角部を利用することにより電子トンネルが容易になるため、結局そのポリ−ポリ間絶縁膜の膜厚を相対的に厚くすることができる。
【００３６】
上記の構造を有することにより、ソース２、ドレイン３、制御ゲート電極４、選択ゲート電極６に適当な電位を設定することで、選択ゲート電極６から浮遊ゲート電極５へのトンネル電子注入が可能となる。このトンネル電子注入（書込）はポリシリコン電極間の電子トンネル現象を用いることから、一般にポリ−ポリ間トンネルと呼ばれる。
【００３７】
図６は比較例を示す断面図である。図５の実施例に比べると、図５の実施例では浮遊ゲート電極５が選択ゲート電極６を跨ぐ構造であるが、図６の比較例では浮遊ゲート電極５が選択ゲート電極６の一部に乗り上げた構造である。その結果、図６の比較例では絶縁膜１３の容量が小さくなる。
【００３８】
各電極の配置などは実施例に限られるものではない。例えば、図５と同様の構成でなくても、浮遊ゲート電極５が選択ゲート電極６の角部（肩の部分）に隣接して形成されていれば、実施例と同様な効果を得ることが出来る。
【００３９】
図７は図５の実施例において、選択ゲート電極６から浮遊ゲート電極５へのトンネル電子注入、すなわちメモリ書込動作時の各部の電位を表したものである。図７に示す実施例では、それぞれのメモリ素子でウェル１を分離して形成するための素子分離膜１５が形成されている。選択ゲート電極６から浮遊ゲート電極５へトンネル現象を起こすためには、選択ゲート電極６に負電位、制御ゲート電極４に正電位を与えればよい。ソース２及びドレイン３は浮遊電位（図中にＦと記した）にしておけばよく、一方ウェル１の電位は基板電位をグランドとするため必然的にグランド電位に等しくなる。以下に図５の実施例に基づいた電気的手段の参考値を示す。
【００４０】
【表１】
0003856559.tif 000002
【００４１】
図８は図７の実施例でセルアレイを構成した場合において、書込時における非選択ビットの電子放出及び電子注入を矢印で表す図であり、（Ａ）は選択ビットと同じワードライン上（同じ制御ゲート電極４上）の非選択ビットの様子、（Ｂ）は選択ビットと同じビットライン上（同じ選択ゲート電極６上）の非選択ビットの様子を表す。
【００４２】
図８（Ａ）において、制御ゲート電極４に正電位が与えられているため、絶縁膜１３と絶縁膜１２を介して制御ゲート電極４と選択ゲート電極６と基板１がカップリングし、浮遊ゲート電極５から制御ゲート電極４へトンネル電流が流れることが懸念される（図中矢印）。これについては、図５の実施例では表１に示す電気的手段の範囲でそれほど問題にはならないことがわかっているが、図６の参考例の構造では制御ゲート電極４と選択ゲート電極６と基板１のカップリングが低いため懸念されるところである。そこで、絶縁膜１３を酸化膜、窒化膜及び酸化膜の３層膜からなるＯＮＯ積層膜で構成し、電流が流れにくくすることが好ましい。
【００４３】
図８（Ｂ）において、選択ゲート電極６に負電位が与えられているため、選択ビット、非選択ビットを問わず少なからず選択ゲート電極６から基板１にトンネル電流が流れる（図中矢印イ）。これについて、表１に示す電気的手段の範囲では書込時にはほとんど問題にはならないことがわかっているが、長期的に見るとストレスリークなどの信頼性が若干懸念されるところである。また、選択ゲート電極６から浮遊ゲート電極５への過剰書込（図中矢印ロ）については、ほとんど問題にならないことがわかっている。また、浮遊ゲート電極５からウェル基板１への電子放出（ディスターブ：図中矢印ハ）も若干懸念されているところである。
【００４４】
図９は、Ｐ型シリコン基板１にジャンクション位置が数ミクロン程度の深いdeep-Ｎウェル１nを形成し、さらにその中にＰウェル１ｐを形成し、その上部にＮ型のメモリ素子（拡散層がＮ型）を形成した実施例を表す図である。この構造によれば、メモリ素子を配置しているウェル１ｐが基板１と電気的に分離されているため、これを浮遊電位にすることによって上記問題を解決することができる。
【００４５】
半導体記憶装置の場合、チャージポンプ回路やメモリ駆動用回路（例えばＣＭＯＳ回路）を同じ基板内に内蔵しなければならないので、少なくともＰウェル及びＮウェルが必要となる。加えて図９の実施例ではdeep-Ｎウェルが必要であるため、３つのウェルを作る必要がある。これはトリプルウェルと呼ばれる難度の高い技術であり、またコスト的にも若干不利なところもある。従って、この技術を採用するか否かは適宜その用途によって定めればよい。
【００４６】
図９の実施例において、浮遊ゲート電極５と制御ゲート電極４間の絶縁膜１３（容量Ｃa，平均膜厚Ｔa）と、浮遊ゲート電極５と選択ゲート電極６間の絶縁膜１４（容量Ｃb，平均膜厚Ｔｂ）との間に、
ＣbＴb ＜ ＣaＴa
なる関係が満たされていることが好ましい。
【００４７】
すなわち、絶縁膜１４を介して、浮遊ゲート電極５−選択ゲート電極６間のポリ−ポリ間トンネル書込を行うためには、少なくとも絶縁膜１３より絶縁膜１４の方に高電界を印加しなければならない。従って、書込時に絶縁膜１３，１４にセルフバイアスされる電圧をそれぞれＶａ，Ｖｂとすれば、
Ｖａ／Ｔａ＜Ｖｂ／Ｔｂ
なる条件が必要である。図９の実施例の装置の場合、メモリを構成しているウエル領域１ｐがシリコン基板１と電気的に分離されているため、トンネル消去時にウエル１ｐ、ソース２及びドレイン３の電位を浮遊電位にしておけば良く特別な設定がいらない。従って、浮遊ゲート電極５に電子がチャージされていない簡単な場合を考えると、大まかに下式が成立する。
Ｃａ・Ｖａ＝Ｃｂ・Ｖｂ
よって、下式を得る。
Ｃｂ・Ｔｂ＜Ｃａ・Ｔａ
【００４８】
実際には、上記の関係が顕著である（Ｃｂ・Ｔｂ≪Ｃａ・Ｔａ）ほど、書込動作は容易であり、選択ゲート電極６−制御ゲート電極４間の印加電圧をより低電圧化できる。また、書込時に電位差を正電圧、負電圧の２つに分配することができる点を考慮すれば、結果的に昇圧回路をより低電圧化でき回路負担を低減できる。
【００４９】
また、図９の実施例において、制御ゲート電極４−浮遊ゲート電極５間の酸化膜１３（面積Ｓa）と、浮遊ゲート電極５−選択ゲート電極６間の酸化膜１４（面積Ｓｂ）との間に、
Ｓb＜Ｓa
なる関係が満たされていることが好ましい。ここで、面積Ｓa、Ｓbとはシリコン酸化膜の平均膜厚換算での容量面積を示す。
【００５０】
すなわち、浮遊ゲート電極５−選択ゲート電極６間の酸化膜１４でポリポリ間トンネルが起こるためには、少なくとも酸化膜１３より酸化膜１４に高電界を印加されねばならないので、Ｃｂ・Ｔｂ＜Ｃａ・Ｔａ  の関係がある。そして、どちらの絶縁膜も
Ｓｂ＜Ｓａ
実際には、上記の関係が顕著である（Ｓｂ≪Ｓａ）ほど、書込動作は容易であり、選択ゲート電極６−制御ゲート電極４間の印加電圧をより低電圧化できる。
【００５１】
図１０は図９の実施例における、メモリ消去動作時の各部の電位を表したものであり、（Ａ）は浮遊ゲート電極５からドレイン３へのトンネル電子放出を概略的に表す断面図、（Ｂ）は浮遊ゲート電極５からウェル１ｐへのトンネル電子放出を概略的に表す。図１０（Ａ）において、制御ゲート電極４に負電位、ドレイン３に正電位を与える。その結果、浮遊ゲート電極５からドレイン３にトンネル電子放出が起こる。このとき、ソース２及び選択ゲート電極６は浮遊電位にしておけばよい。このような電気的手段の場合、制御ゲート電極４とドレイン３間に印加された電位差は、制御ゲート電極４−浮遊ゲート電極５間の絶縁膜１３の容量と、浮遊ゲート電極５−基板ウェル１ｐ間の絶縁膜１２のゲート電極オーバラップ部分（浮遊ゲート電極５とドレイン３のオーバーラップ部分）の容量との間で分配される。従って、容量の小さい浮遊ゲート電極５−ドレイン３間にその電位差の大部分がかかる（カップリング比が高い）ことになる。この実施例ではトリプルウェルを示しているが、この場合は基板ウェル１ｐが浮遊電位状態でなくても良好に動作するので、通常のウェルであっても問題はない。以下にこの実施例に基づいた電気的手段の参考値を示す。
【００５２】
【表２】
0003856559.tif 000003
【００５３】
図１０（Ｂ）において、制御ゲート電極４に負電位、ウェル１ｐに正電位を与える。その結果、浮遊ゲート電極４からウェル１ｐにトンネル電子放出が起こる。このとき、ソース２及び選択ゲート電極６は浮遊電位にしておけばよい。このような電気的手段の場合、制御ゲート電極４とウェル１ｐ間に印加された電位差は、制御ゲート電極４−浮遊ゲート電極５間の絶縁膜１３の容量と、浮遊ゲート電極４−ウェル１ｐ間の絶縁膜１２の容量との間で分配される。この場合、ドレイン３へのトンネル消去に比べカップリング比は小さくなる。しかし、この実施例の構造では絶縁膜１３の容量を非常に大きくとれるので、この方式が可能となる。但し、この場合は基板とは分離されたウェルが必要となる。以下に実施例に基づいた電気的手段の参考値を示す。
【００５４】
【表３】
0003856559.tif 000004
【００５５】
図１１は図９の実施例における、メモリアクセス（読出）動作時の各部の電位を表したものである。読出方式はソース２とドレイン３を事実上反対にして行う。これは読出ディスターブの低減を図るためである。また図１１の実施例ではトリプルウェルを示しているが、この場合は基板ウェルが浮遊状態でなくても良好に動作するため、通常のウェルであっても問題はない。以下に実施例に基づいた電気的手段の参考値を示す。
【００５６】
【表４】
0003856559.tif 000005
【００５７】
本発明の半導体記憶装置は、メモリ素子のソース及びドレインをチャネル幅方向に拡散層配線で連結(コンタクトレス化されたビットライン)し、またこれと同方向に選択ゲート電極（ソース／ドレインと同様にビットラインとして作用する）が連結し、またこれと直交する方向(チャネル長方向)に制御ゲート電極を連結(ワードライン)して、半導体メモリ素子をアレイ配置し、ビットラインとワードラインとによりマトリックス選択が可能となっている。
【００５８】
図１２及び図１３に本発明の装置のそれぞれの実施例の概略図を示す。それぞれ（Ａ）は平面図、（Ｂ）は（Ａ）のＳ−Ｓ’線位置での断面図、（Ｃ）は（Ａ）のＣ−Ｃ’線位置での断面図である。図１２、図１３共に図５の実施例をアレイ化した場合を例に取っているが、例えば図６の例をアレイ化してもよいし、これに限られるものではない。
【００５９】
この装置では、図１２又は図１３に示すように、ライン状の制御ゲート電極４がワードラインを構成し、ソース２及び／又はドレイン３がこれに対し直交する方向に配されるビットラインを構成し、ライン状の選択ゲート電極６がビットラインと同方向に配されている。選択ゲート電極６方向に並ぶメモリ素子は素子分離膜１５により分離されている。このような配置にすることにより、メモリアレイ内のあるメモリ素子の選択（アクセス）は制御ゲート電極４（ワードライン）と拡散層２及び３（ビットライン）のマトリックス選択により可能となる。このとき選択ゲート電極６は擬似的なビットラインとして作用し、アクセス前に予め所望の正電位（表４のバイアス条件参照）に設定しておくことでメモリアクセスの時間を短縮させる効果も持っている。
【００６０】
ここで、図１２は一般にVirtual-Ground-Array(仮想グランドアレイ)方式に属するものであり、ソースライン２とドレインライン３が交互に配置され、ワードライン(制御ゲート電極ライン４)方向に隣り合うメモリ素子同士において、一方の素子のソース２と他方の素子のドレイン３が共通となっている。従って、選択される素子によって、動作上のソースとドレインが決定される。即ち、通常メモリアクセス時にグランド電位にされるソース(本装置ではリードディスターブ抑制のため図中符号３のドレインがソースとして使われる)が、選択されるメモリの位置によって交代するものである。このようなアレイ配置では図１３のそれと比して、全てのセルが同方向を向いているのでそれに関するデバイス特性のバラツキが無いという利点が有る。また、選択ゲート電極６のライン／スペースが一定であり、段差の低い部分(選択ゲート電極トランジスタの上部)に制御ゲート電極４のポリシリコン膜を埋め込むことができ、トータル段差低減、プロセスの容易化に有利という点がある。
【００６１】
消去動作においては、全ての拡散層(ソース２及びドレイン３)を所望の共通正電位にしておけばワードライン(制御ゲート電極ライン４)上の素子群を一括消去できる。
書込動作においては、１つのビットライン(選択ゲート電極ライン６)上の素子群において、書込(電子注入)が必要なビットの制御ゲート電極４を所望の共通正電位にしておけば１つのビットライン上の素子群を一括書込できる。或いは、１つのワードライン(制御ゲート電極ライン４)上の素子群において、書込(電子注入)が必要なビットの選択ゲート電極６を所望の共通負電位にしておけば１つのワードライン上の素子群を一括書込できる。このような一括書込が可能になるのは、ゲート電極間でのポリ−ポリ間トンネル電流書込方式であるが故であり、本発明の重要な特徴の一つである。
【００６２】
また、図１２のような本発明の素子構造・アレイ配置及び電気的手段によると、上記に説明したマトリックス選択、一括消去、一括書込の全てを同時に実現できることがわかる。
また、このセルアレイの場合、アクセスする選択ビットによって、チャネル幅方向(図中（Ａ）縦方向)に延びるソースライン２とドレインライン３が順次切り替わる。ソースとドレインのどちらか一方(一般的にはソース)はグランド電位で使用されるのが普通であり、この配列では選択ビットによってグランド電位に当たるラインが切り替わるため仮想グランド型と言われる。
【００６３】
図１３はコンタクトレスＮＯＲ型に属すが、ソースライン２とドレインライン３が交互に配置され、ソースもドレインもワードライン(制御ゲート電極ライン４)方向に隣り合うメモリ素子間で共通となっている。従って、図１２の場合のように選択される素子によって、動作上のソース２とドレイン３が入れ替わることはなく、拡散層ラインは選択ビットによって切り替わらず固定されていて、電気的手段の設定も容易であるという利点がある。これも図１２の場合と同様に、各素子のソース及びドレインがチャネル幅方向に拡散層配線（コンタクトレス化されたビットライン）で連結され、ビットラインと同方向に選択ゲート電極６（これもビットラインとして作用する）が連結され、さらにビットラインと直交する方向（メモリ素子のチャネル長方向）に制御ゲート電極４（ワードライン）が連結されている。このような配置にすれば、書込時、消去時又はアクセス（読出）時に、ビットラインとワードラインとにより、各メモリ素子のマトリックス選択が可能となる。
【００６４】
消去動作においては、ドレイン３を全て共通の正電位にしておけば、選択したワードライン(制御ゲート電極ライン４)上の素子群を一括消去できる。ここで、図１３の実施例では、図１２の実施例と異なり、拡散層ラインは選択ビットによって切り替わらず固定される。
書込動作においては、１つのビットライン(選択ゲート電極ライン６)上の素子群において、書込(電子注入)が必要なビットの制御ゲート電極４を所望の共通正電位にしておけば１つのビットライン上の素子群を一括書込できる。或いは、１つのワードライン(制御ゲート電極ライン４)上の素子群において、書込(電子注入)が必要なビットの選択ゲート電極６を所望の共通負電位にしておけば１つのワードライン上の素子群を一括書込できる。
【００６５】
図１２及び図１３のメモリアレイは、フラッシュメモリの分類上はＮＯＲ型に属する。一般にＮＯＲ型のアレイはＥＴＯＸ型やＳＳＴ型に代表されるように、ドレインコンタクト（ビットラインのコンタクト）が必要であり、高速アクセスが可能であるが集積度向上に不利と言われてきた。これに対し、本発明ではＳunＤisk型やＢＭＩ型と同様に拡散層配線を採用することでこれを回避し、高集積化に極めて有利な構造をしている。拡散層配線はコンタクト及びメタルによる配線に比べて抵抗が高いので高速アクセスに不利となる場合があるが、ある周期毎(例えば３２ビット周期毎)にコンタクトを設け、メタル配線で裏打ちすることによりこれを回避できる。
【００６６】
図１４は図５のメモリ素子を製造するプロセスを示す工程断面図である。
（Ａ）写真製版技術、イオン注入技術、拡散技術等の公知技術を用いて、シリコン基板上にウェル１や素子分離用のフィールド酸化膜を形成したあと、基板(ウェル)１表面にゲート酸化膜１１を形成する。次に選択ゲート電極６用のポリシリコン層及び絶縁層１６を形成し、これをライン状(選択ゲート電極ライン)に加工する。
【００６７】
（Ｂ）写真製版工程、不純物イオン注入工程により、フォトレジスト２０をマスクとしてソース２，ドレイン３用の不純物導入を行う。
（Ｃ）不要な酸化膜の除去を行ったあと、酸化工程によりソース・ドレイン用の不純物拡散層上の絶縁酸化膜１７とトンネル酸化膜１２と酸化膜１４を同時に形成する。ここでの酸化工程は不要酸化膜(プリゲート酸化膜等)の除去を含め複数回であっても良く、また、メモリ周辺のトランジスタ形成等を考慮すると、この工程の間に写真製版工程が必要な場合もある。従って、酸化膜１２，１４，１７の膜厚バランスは、そのトータルのプロセスの設計に盛り込んで整合されるものである。ちなみに、シリコン基板上の酸化膜１２より、ポリシリコン酸化膜１４の方が厚く形成され、さらに拡散層上の酸化膜１７はシリコン基板上の酸化膜より数倍厚く形成されるのが普通である。この実施例ではこれをうまくプロセスを利用している。また、この酸化工程は拡散層のドライブ・活性化を兼ねている。
【００６８】
（Ｄ）浮遊ゲート電極５用のポリシリコン層を形成し、これを写真製版技術及びドライエッチング技術によって、チャネル幅方向（図中紙面に垂直な方向）に平行な帯状に加工する。次に酸化膜、窒化膜、酸化膜の３層膜からなるＯＮＯ積層膜１３を形成する。ここでの酸化膜は酸化又は高温ＣＶＤ技術によって形成する。窒化膜は例えばＣＶＤ膜である。
【００６９】
（Ｅ）制御ゲート電極４用のポリシリコン膜を形成し、これを写真製版技術及びドライエッチング技術によってチャネル長方向(図中横方向)に加工するに加工する。この際、工程（Ｄ）で帯状に加工した浮遊ゲート電極５用ポリシリコン膜及びＯＮＯ積層膜１３を同一マスク下で方形状に加工して所望の形状を得て、それぞれのメモリ素子領域で分離して形成する。
制御ゲート電極４用ポリシリコン層上に予め低抵抗化用のシリサイド層やその保護層を形成しておくことが好ましい。
【００７０】
絶縁膜１４はトンネル膜として使用するので、実施例では酸化膜を用いている。この膜厚は１５〜４０ｎｍ程度でよい。また、絶縁膜１３は消去時、書込時、読出時においてカップリング用の重要な絶縁膜であり、容量が大きく(容量膜厚が小さく)、電流が流れない(電荷リークが少ない)ことが必要であるので、ＯＮＯ積層膜が極めて適している。実施例では、例えば、４〜８ｎｍ(トップ酸化膜)／４〜１６ｎｍ(窒化膜)／４〜８ｎｍ（ボトム酸化膜）程度の膜厚を用いている。
【００７１】
図１５は図４のメモリ素子を製造するプロセスを示す工程断面図である。
（Ａ）図１４の工程（Ａ）と同様にして、ウェル１、フィールド酸化膜、ゲート酸化膜１１、選択ゲート電極６及び絶縁層１６を形成する。
【００７２】
（Ｂ）不要な酸化膜の除去を行ったあと、酸化工程によりトンネル酸化膜１２，１４を同時に形成する。ここでの酸化工程は図１４の工程（Ｂ）と同様に、不要酸化膜の除去を含め複数回であっても良く、また、メモリ周辺のトランジスタ形成などを考慮するとこの間に写真製版工程を行なう場合もある。したがって、酸化膜１２，１４の膜厚バランスはそのトータルのプロセスの設計に盛り込んで整合されるものである。ここでも酸化膜１４は酸化膜１２より厚く形成される。次に、浮遊ゲート電極５用のポリシリコン層を形成し、その上にＯＮＯ積層膜１３用のボトム酸化膜及び窒化膜からなる積層膜１３ａを形成する。この酸化膜は酸化又は高温ＣＶＤ技術によって形成する。窒化膜はＣＶＤ膜である。次に、写真製版技術及びドライエッチング技術により、浮遊ゲート電極５用のポリシリコン層及び積層膜１３ａをチャネル幅方向(紙面垂直方向)に帯状に加工する。次に、同一マスクを用いて、拡散層用の不純物イオン注入を行う。
【００７３】
（Ｃ）ＯＮＯ膜１３用のトップ酸化膜、浮遊ゲート電極５側面の酸化膜１３ｂ、選択ゲート電極６側面の酸化膜１４ｂ及び拡散層上の酸化膜１７を、１回のＣＶＤ酸化膜形成工程と１回の酸化処理工程により同時に形成する。例えば、まず、ＣＶＤ膜の１種である高温酸化膜を５ｎｍ程度形成した後、１回の酸化処理を施すと、トップ酸化膜が５ｎｍ程度、浮遊ゲート電極側面の酸化膜１３ｂが１５ｎｍ程度、選択ゲート電極側面の酸化膜１４ｂが１５ｎｍ程度、拡散層上の酸化膜１７が２０ｎｍ程度の膜厚で形成されることがわかっている。また、この酸化膜形成工程は拡散層のドライブ・活性化を兼用している。
【００７４】
（Ｄ）制御ゲート電極４用のポリシリコン膜を形成し、これを写真製版技術及びドライエッチング技術によってチャネル長方向に加工する(図中横方向)に加工する。この際、工程（Ｂ）で帯状に加工した浮遊ゲート電極５用ポリシリコン膜を同一マスク下で方形状に加工して所望の形状を得て、それぞれのメモリ素子領域で分離して形成する。
図１４及び図１５に示した実施例のプロセスは一例であり、本発明のプロセスはこれに限るものではない。
【００７５】
【発明の効果】
本発明のメモリ素子は選択ゲート電極を持つため、過剰消去の問題がなく、低電圧化や多値化が容易であり、ポリシリコン−ポリシリコン間トンネル書込のため、ＣＨＥ方式やＳＳＩ方式に比べ遥かに電流容量が小さいので消費電力が小さくて済み、チャージポンプの昇圧が容易となり単一電源化が容易に図れる。さらに、チャージポンプのキャパシタ面積の低減が図れることから、高集積化に寄与し、集積度の向上が図れる。
書込と消去とでは別々のトンネル膜を用いるので、装置仕様の設計・製造が容易であり、さらに、トンネル酸化膜の高い信頼性及び耐久性を得ることができる。
浮遊ゲート電極と制御ゲート電極間の絶縁膜の容量面積が大きく、書込時又は消去時のカップリング比が大きいので、低電圧化が容易である。また、カップリング比を若干許容すると、浮遊ゲート電極と制御ゲート電極間の絶縁膜の信頼性向上を図ることができる。さらに、カップリング比を若干許容すると、書込時或いは消去時に用いるトンネル膜の膜厚を相対的に大きくでき、信頼性向上を図ることができる。
【００７６】
本発明のメモリ素子をアレイ状に配置する際に、ドレイン拡散とソース拡散のうち少なくともソース拡散、好ましくはドレイン拡散も連続して配列された複数のメモリ素子で共通に使用されるように連続した拡散層として形成し、選択ゲート電極をソース拡散と平行な方向のライン状に形成し、かつ、制御ゲート電極を制御ゲート電極と直交する方向のライン状に形成する。そして、ソース拡散及びドレイン拡散を、それらを挟んで隣り合うメモリ素子により共有化されるように配置してコンタクトレス構造にするか、又はソース拡散とドレイン拡散を交互に配置してコンタクトレス構造で仮想グランド型アレイ方式とすることにより、集積度の向上、大容量化に寄与することができる。
同一のワードライン上のメモリ素子群を一括消去することができるので、複数のワードライン上の素子群をブロック化すると、一括高速消去を行なうことができる。さらに、同一ワードライン上の素子群、又は同一ビットライン上の素子群を一括消去できるので、プログラミング時間を事実上短縮でき、高速書込を実現することができる。このように、本発明は一括高速消去及び高速書込が同時に可能であり、さらに、消去時、書込時又は読出時のいずれの場合においても、１素子のマトリックス選択が可能であるため、種々の仕様のメモリチップに対応でき、多品種生産にも容易に対応できる。
【図面の簡単な説明】
【図１】  従来のＥＴＯＸ型メモリ素子アレイを示す図であり、（Ｃ）は平面図で、（Ａ）は（Ｃ）におけるＡ−Ａ’線位置での断面図、（Ｂ）は（Ｃ）におけるＢ−Ｂ’線位置での断面図である。
【図２】  従来のＳｕｎＤｉｓｋ型メモリ素子アレイを示す図であり、（Ｃ）は平面図、（Ａ）は（Ｃ）におけるＡ−Ａ’線位置での断面図、（Ｂ）は（Ｃ）におけるＢ−Ｂ’線位置での断面図である。
【図３】  従来のＳＳＴ型メモリ素子アレイを示す図であり、（Ｃ）は平面図、（Ａ）は（Ｃ）におけるＡ−Ａ’線位置での断面図、（Ｂ）は（Ｃ）におけるＢ−Ｂ’線位置での断面図である。
【図４】  従来のＢＭＩ型メモリ素子アレイを示す図であり、（Ｃ）は平面図、（Ａ）は（Ｃ）におけるＡ−Ａ’線位置での断面図、（Ｂ）は（Ｃ）におけるＢ−Ｂ’線位置での断面図である。
【図５】  一実施例の１つのメモリ素子を示す断面図である。
【図６】  比較例の１つのメモリ素子を示す断面図である。
【図７】  さらに他の実施例の１つのメモリ素子を、メモリ書込動作時の各部の電位とともに示す断面図である。
【図８】  図５の実施例の書込時における非選択ビットのディスターブを矢印で表す断面図であり、（Ａ）は選択ビットと同じワードライン上の非選択ビットの様子、（Ｂ）は選択ビットと同じビットライン上の非選択ビットの様子を表す。
【図９】  さらに他の実施例の１つのメモリ素子をメモリ書込動作時の各部の電位とともに示す断面図である。
【図１０】  図９の実施例における、メモリ消去動作時の各部の電位を表したものであり、（Ａ）は浮遊ゲート電極５からドレイン３へのトンネル電子放出様式を表す断面図、（Ｂ）は浮遊ゲート電極５からウェル１ｐへのトンネル電子放出様式を表す断面図である。
【図１１】  図９の実施例における、メモリアクセス（読出）動作時の各部の電位を表す断面図である。
【図１２】  図５のメモリ素子をアレイ化した一実施例を表す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＳ−Ｓ’線位置での断面図、（Ｃ）は（Ａ）のＣ−Ｃ’線位置での断面図である。
【図１３】  図５のメモリ素子をアレイ化した他の実施例を表す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＳ−Ｓ’線位置での断面図、（Ｃ）は（Ａ）のＣ−Ｃ’線位置での断面図である。
【図１４】  図５のメモリ素子を製造するプロセスを示す工程断面図である。
【図１５】  図６のメモリ素子を製造するプロセスを示す工程断面図である。
【符号の説明】
１      半導体基板又はウェル
２      ソース
３      ドレイン
４      制御ゲート電極
５      浮遊ゲート電極
６      選択ゲート電極
１１      ゲート酸化膜
１２，１４      トンネル酸化膜
１３      ＯＮＯ膜
１６，１７      絶縁膜
【図１】
0003856559.tif 000006
【図２】
0003856559.tif 000007
【図３】
0003856559.tif 000008
【図４】
0003856559.tif 000009
【図５】
0003856559.tif 000010
【図６】
0003856559.tif 000011
【図７】
0003856559.tif 000012
【図８】
0003856559.tif 000013
【図９】
0003856559.tif 000014
【図１０】
0003856559.tif 000015
【図１１】
0003856559.tif 000016
【図１２】
0003856559.tif 000017
【図１３】
0003856559.tif 000018
【図１４】
0003856559.tif 000019
【図１５】
0003856559.tif 000020