(57)【特許請求の範囲】
【請求項１】
電源電圧が所定以上の電圧である状態において、所定の基準電流を生成して出力する基準電流生成手段と、
電源電圧に応じた電流を出力する電圧電流変換手段と、
前記基準電流生成手段からの基準電流と前記電圧電流変換手段の出力電流との大小関係に応じて、出力を所定の出力論理状態とする比較出力手段と、
前記比較出力手段の出力論理状態が、電源電圧上昇に伴い論理値Ｈｉｇｈから論理値Ｌｏｗの状態となる場合と、電源電圧の下降に伴い論理値Ｌｏｗから論理値Ｈｉｇｈの状態となる場合の前記基準電流と出力電流との大小関係に差を与えるヒステリシス生成手段と、を具備してなる電圧低下検出回路であって、
前記基準電流生成手段は、２つのトランジスタにより構成されてなるカレントミラー回路と、
コレクタとベースとが前記カレントミラー回路を構成する一方のトランジスタのコレクタに、エミッタが電源の負極側に、それぞれ接続され、前記一方のトランジスタと逆の導電型の第１のトランジスタと、
コレクタが、前記カレントミラー回路を構成するダイオード接続状態の他方のトランジスタのコレクタに、エミッタがエミッタ抵抗器を介して電源の負極側に、それぞれ接続され、前記他方のトランジスタと逆の導電型の第２のトランジスタと、
前記第１のトランジスタのコレクタ及びベースに一端が、前記第２のトランジスタのコレクタに他端が、それぞれ接続されてなる第１の抵抗器と、を具備してなり、
前記電圧電流変換手段は、コレクタとベースとが接続され、第３の抵抗器を介して電源の正極側に接続される一方、エミッタが電源の負極側に接続され、前記基準電流生成手段のカレントミラー回路を構成する一方のトランジスタと逆の導電型の電圧電流変換用トランジスタを具備してなり、
前記比較出力手段は、前記基準電流生成手段のカレントミラー回路を構成するトランジスタとカレントペアとなる出力側第１のトランジスタと、
前記電圧電流変換用トランジスタとカレントぺアとなる出力側第２のトランジスタと、を具備してなり、前記出力側第１のトランジスタのコレクタと前記出力側第２のトランジスタのコレクタとが相互に接続されて、出力端とされ、
前記ヒステリシス生成手段は、前記基準電流生成手段のカレンントミラー回路のトランジスタとカレントペアとなるヒステリシス生成用第１のトランジスタと、
コレクタとベースとが、前記ヒステリシス生成用第１のトランジスタのコレクタに、エミッタが電源の負極側に、それぞれ接続され、前記ヒステリシス生成用第１のトランジスタと逆の導電型のヒステリシス生成用第２のトランジスタと、
ベースが前記ヒステリシス生成用第２のトランジスタのベースに、コレクタが前記出力側第１及び出力側第２のトランジスタのコレクタに、エミッタが電源の負極側に、それぞれ接続され、前記ヒステリシス生成用第２のトランジスタと同一の導電型のヒステリシス生成用第３のトランジスタと、
コレクタが前記ヒステリシス生成用第１及び第２のトランジスタのベースに、エミッタが電源の負極側に、ベースが前記出力側第１及び出力側第２のトランジスタのコレクタに、それぞれ接続され、前記ヒステリシス生成用第２のトランジスタと同一の導電型のヒステリシス生成用第４のトランジスタと、を具備してなることを特徴とする電圧低下検出回路。
【請求項２】
請求項１記載の電圧低下検出回路を具備してなることを特徴とする半導体集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、各種の電子機器等に供給される直流電源の電圧低下を検出する回路に係り、特に、その動作に要する電源電圧の低電圧化を図ったものに関する。
【０００２】
【従来の技術】
いわゆる電源電圧の低下を検出するものとしては、例えば、図４に示された構成のものが公知・周知となっている。
以下、同図を参照しつつ、この従来回路について概括的に説明すれば、まず、この回路は、電圧検出部３０と電圧比較兼出力部３１とに大別されてなるものである。
電源電圧Ｖccは、電圧検出部３０の分圧用抵抗器Ｒs1，Ｒs2により分圧され、その分圧電圧が、電圧比較兼出力部３１を構成するコンパレータ３２により、基準電圧源３３の電圧Ｖsと比較され、分圧電圧が規準電圧Ｖs以下となると、換言すれば、電源電圧Ｖccが所定電圧以下に低下した状態となると、出力トランジスタ３４から論理値Ｈｉｇｈに対応する電圧信号が得られるような構成となっている。
【０００３】
かかる構成において、実際には、基準電圧源３３も種々の回路を用いて構成されるものであり、この場合、基準電圧源となる回路は、他の回路部分よりも低い電源電圧で動作させるのが通常であり、そのため、独自の電圧源を有するものとして構成されることが多い。
【０００４】
【発明が解決しようとする課題】
ところで、半導体集積回路において、上述のような電圧低下検出回路が必要とされることがあり、その際、基準電圧源としては、例えば、いわゆるバンド・ギャップ型電圧源回路と称される温度係数を有しないよう構成されたものが一般的によく用いられる。このバンド・ギャップ型電圧源回路の場合、その出力電圧は、一般的に、大凡１.２〜１.３ｖ程度が標準であり、したがって、回路動作自体に必要とされる電源電圧は、大凡２ｖ程度となる。
ところが、このような構成の電圧低下検出回路によって、例えば、ニッケルカドミウム型２次電池や、ニッケル水素型２次電池の２本分の電源電圧を用いるような半導体集積回路において、その電源電圧の低下を検出しようとする場合、１.５ｖ乃至１.８ｖ程度の電圧検出を行う必要があるが、上述したように、バンド・ギャップ型電圧源回路による基準電圧は、高々１.２〜１.３ｖ程度であるため、直接比較して電源電圧の低下を検出することはできないという問題がある。
【０００５】
一方、バンド・ギャップ型電圧源回路に代えて、例えば、ダイオードの順方向電圧を基準電圧として用いる回路とすることが考えられるが、その温度特性の点から十分に満足できるものではない。
さらに、回路の安定性を確保する観点から、上述のような電圧低下検出回路においては、いわゆるヒステリシス特性を有するような構成とすることが多く行われるが、特に、上述のように１.５ｖ程度での動作回路とする場合には、いわゆるバイアス設定に比較的高抵抗が必要となることが多く、半導体集積回路化において、これは、チップサイズの増大を招くだけでなく、その絶対精度の確保が困難であるため、回路動作の信頼性の低下を招くという新たな問題を生ずる。
【０００６】
本発明は、上記実状に鑑みてなされたもので、簡易な回路構成で、低電圧での動作が可能で、しかも、１.５ｖ乃至１.８ｖ程度の電源電圧の低下を直接検出することができ、半導体集積回路化が容易な電圧低下検出回路を提供するものである。
【０００７】
【課題を解決するための手段】
請求項１記載の発明に係る電圧低下検出回路は、電源電圧が所定以上の電圧である状態において、所定の基準電流を生成して出力する基準電流生成手段と、電源電圧に応じた電流を出力する電圧電流変換手段と、前記基準電流生成手段からの基準電流と前記電圧電流変換手段の出力電流との大小関係に応じて、出力を所定の出力論理状態とする比較出力手段と、前記比較出力手段の出力論理状態が、電源電圧上昇に伴い論理値Ｈｉｇｈから論理値Ｌｏｗの状態となる場合と、電源電圧の下降に伴い論理値Ｌｏｗから論理値Ｈｉｇｈの状態となる場合の前記基準電流と出力電流との大小関係に差を与えるヒステリシス生成手段と、を具備してなる電圧低下検出回路であって、前記基準電流生成手段は、２つのトランジスタにより構成されてなるカレントミラー回路と、コレクタとベースとが前記カレントミラー回路を構成する一方のトランジスタのコレクタに、エミッタが電源の負極側に、それぞれ接続され、前記一方のトランジスタと逆の導電型の第１のトランジスタと、コレクタが、前記カレントミラー回路を構成するダイオード接続状態の他方のトランジスタのコレクタに、エミッタがエミッタ抵抗器を介して電源の負極側に、それぞれ接続され、前記他方のトランジスタと逆の導電型の第２のトランジスタと、前記第１のトランジスタのコレクタ及びベースに一端が、前記第２のトランジスタのコレクタに他端が、それぞれ接続されてなる第１の抵抗器と、を具備してなり、前記電圧電流変換手段は、コレクタとベースとが接続され、第３の抵抗器を介して電源の正極側に接続される一方、エミッタが電源の負極側に接続され、前記基準電流生成手段のカレントミラー回路を構成する一方のトランジスタと逆の導電型の電圧電流変換用トランジスタを具備してなり、前記比較出力手段は、前記基準電流生成手段のカレントミラー回路を構成するトランジスタとカレントペアとなる出力側第１のトランジスタと、前記電圧電流変換用トランジスタとカレントぺアとなる出力側第２のトランジスタと、を具備してなり、前記出力側第１のトランジスタのコレクタと前記出力側第２のトランジスタのコレクタとが相互に接続されて、出力端とされ、前記ヒステリシス生成手段は、前記基準電流生成手段のカレンントミラー回路のトランジスタとカレントペアとなるヒステリシス生成用第１のトランジスタと、コレクタとベースとが、前記ヒステリシス生成用第１のトランジスタのコレクタに、エミッタが電源の負極側に、それぞれ接続され、前記ヒステリシス生成用第１のトランジスタと逆の導電型のヒステリシス生成用第２のトランジスタと、ベースが前記ヒステリシス生成用第２のトランジスタのベースに、コレクタが前記出力側第１及び出力側第２のトランジスタのコレクタに、エミッタが電源の負極側に、それぞれ接続され、前記ヒステリシス生成用第２のトランジスタと同一の導電型のヒステリシス生成用第３のトランジスタと、コレクタが前記ヒステリシス生成用第１及び第２のトランジスタのベースに、エミッタが電源の負極側に、ベースが前記出力側第１及び出力側第２のトランジスタのコレクタに、それぞれ接続され、前記ヒステリシス生成用第２のトランジスタと同一の導電型のヒステリシス生成用第４のトランジスタと、を具備してなるものである。
【０００８】
かかる構成においては、電圧電流変換手段により、電源電圧を、その電圧の大きさに応じた電流に変換し、この変換された電流と基準電流との大小関係に応じた出力論理信号を比較出力手段により出力するような構成とすることで、基準電圧との比較を行う構成とすることに起因する従来の不都合を解消し、半導体集積回路化に適するものとなるものである。
【００１０】
かかる構成においては、特に、基準電流生成手段は、その定常状態において、カレントミラー回路を構成するダイオード接続状態の他方のトランジスタのベース・エミッタ間電圧と、第２のトランジスタのコレクタ・エミッタ間電圧との和以上の電源電圧が印加されれば動作が維持できるため、従来に比して、低電圧での動作が可能となり、より半導体集積回路化に適するものとなるものである。
【００１１】
【発明の実施の形態】
以下、本発明の実施の形態について、図１乃至図３を参照しつつ説明する。
なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。
最初に、この実施の形態における電圧低下検出回路の構成について図１を参照しつつ説明すれば、この電圧低下検出回路は、基準電流源２０と、電圧検出部２１と、電流比較兼出力部２２と、ヒステリシス生成部２３とに大別されて構成されたものとなっている。
基準電流生成手段としての基準電流源２０は、後述する電流比較の基準となる電流を生成、出力するためのもので、いわゆるカレントミラー回路を構成するｐｎｐ型の第３及び第４のトランジスタ（図１においては、それぞれ「Ｑ３」,「Ｑ４」と表記）３，４と、このカレントミラー回路へ接続される第１及び第２のトランジスタ（図１においては、それぞれ「Ｑ１」,「Ｑ２」と表記）１，２と、を主たる構成要素として構成されたものとなっている。
そして、第１及び第２のトランジスタ１,２は、先の第３及び第４のトランジスタ３,４がｐｎｐ型であったのに対して、それとは逆の導電型のもの、すなわち、ｎｐｎ型のものとなっている。
【００１２】
第３及び第４のトランジスタ３，４のエミッタは、相互に接続されて、電源電圧Ｖccが印加されるようになっており、第３のトランジスタ３は、コレクタとベースとが接続されて、いわゆるダイオード接続の状態とされている。また、第３及び第４のトランジスタ３，４のベース同士は、相互に接続されている。
そして、第３のトランジスタ３のコレクタには、第２のトランジスタ２のコレクタが接続され、この第２のトランジスタ２のエミッタは、エミッタ抵抗器としての第２の抵抗器（図１においては「Ｒ２」と表記）１６を介して電源１８の負極側へ接続されるようになっている。
【００１３】
一方、第４のトランジスタ４のコレクタには、第１のトランジスタ１のコレクタが接続され、この第１のトランジスタ１のエミッタは、電源１８の負極側へ接続されるようになっている。また、第１及び第２のトランジスタ１，２のベース同士は、接続される一方、第１のトランジスタ１のベースは、コレクタに接続されている。
そして、第２及び第３のトランジスタ２，３の相互のコレクタの接続点と、第１及び第４のトランジスタ１，４の相互のコレクタの接続点との間には、第１の抵抗器（図１においては「Ｒ１」と表記）１５が接続されている。
【００１４】
ここで、第１のトランジスタ１のエミッタ面積と、第２のトランジスタ２のエミッタ面積は、第１のトランジスタ１のエミッタ面積を１とすると、第２のトランジスタ２のエミッタ面積がＮ倍となるように設定されている。
かかる構成の基準電流源２０においては、第３のトランジスタ３を流れる電流Ｉrが基準電流として、後述するｐｎｐ型の第５のトランジスタ（図１においては「Ｑ５」と表記）５及び第９のトランジスタ（図５においては「Ｑ９」と表記）９にもそれぞれ流れるようになっている。
【００１５】
この第３のトランジスタ３に流れる電流Ｉrは、第１の抵抗器１５と、第１及び第２のトランジスタ１，２のエミッタ面積の比によって決定されるもので、具体的には、下記する式（１）により求められるものである。
【００１６】
Ｉr＝（Ｖt／Ｒ1）×ｌnＮ・・・（式１）
【００１７】
ここで、Ｖtは、半導体のいわゆる熱電圧、Ｒ1は、第１の抵抗器１５の抵抗値、ｌnは、自然対数であり、Ｎは、先に述べたように第１のトランジスタ１と第２のトランジスタ２のエミッタ面積比である。
【００１８】
電圧電流変換手段としての電圧検出部２１は、電源電圧Ｖccを、電流に変換して電流比較兼出力部２２へ出力するためのもので、電圧電流変換用トランジスタとしてのｎｐｎ型の第８のトランジスタ（図１においては「Ｑ８」と表記）８と、第３の抵抗器（図１においては「Ｒ３」と表記）１７により構成されている。
すなわち、第８のトランジスタ８のコレクタは、第３の抵抗器１７を介して電源電圧Ｖccが印加されるようになっており、一方、エミッタは、電源１８の負極側に接続されるようになっている。
また、第８のトランジスタ８のコレクタとベースは、相互に接続されると共に、ベースは、電流比較兼出力部２２を構成するｎｐｎ型の第１０のトランジスタ（図１においては「Ｑ１０」と表記）１０のベースに接続されており、この第８及び第１０のトランジスタ８，１０は、いわゆるカレントペアとなっている。
そして、かかる構成において、電源電圧Ｖccは、下記する式（２）で表される大きさの電流Ｉvに変換されるようになっている。
【００１９】
Ｉv＝（Ｖcc−ＶBE8）／Ｒ3・・・式（２）
【００２０】
ここで、ＶBE8は、第８のトランジスタ８のベース・エミッタ間電圧であり、Ｒ3は、第３の抵抗器１７の抵抗値である。
そして、この電流Ｉvは、カレントペアである第１０のトランジスタ１０のコレクタ電流Ｉo2として出力されるようになっている。
【００２１】
比較出力手段としての電流比較兼出力部２２は、電圧検出部２１により変換された電源電圧Ｖccに比例する電流Ｉvと基準電流との比較を行い、その比較結果に対応した電圧信号を出力するためのもので、出力側第１及び第２のトランジスタとしての第９及び第１０のトランジスタ９，１０により構成されたものとなっている。
すなわち、第９のトランジスタ９のエミッタは、電源電圧Ｖccが印加されるようになっている一方、そのコレクタは、第１０のトランジスタ１０のコレクタと共に出力端子１９に接続されており、この第１０のトランジスタ１０のエミッタは、電源１８の負極側に接続されるようになっている。
また、第９のトランジスタ９のべースは、第３のトランジスタ３のベースに接続されており、第３のトランジスタ３と、いわゆるカレントぺアを形成するものとなっている。
【００２２】
ヒステリシス生成手段としてのヒステリシス生成部２３は、電流比較兼出力部２２の動作に対していわゆるヒステリシスを与えるためのものである（詳細は後述）。
このヒステリシス生成部２３は、まず、ヒステリシス生成用第１のトランジスタとしてのｐｎｐ型の第５のトランジスタ５のベースが、第３のトランジスタ３のベースと接続される一方、エミッタには、電源電圧Ｖccが印加されるようになっており、さらに、コレクタは、ヒステリシス生成用第２のトランジスタとしてのｎｐｎ型の第６のトランジスタ（図１においては「Ｑ６」と表記）６に接続されている。そして、この第５のトランジスタ５は、先の第３のトランジスタ３と、いわゆるカレントぺアを形成するようになっている。
【００２３】
第６のトランジスタ６は、そのエミッタが電源１８の負極側に接続される一方、ヒステリシス生成用第３のトランジスタとしてのｎｐｎ型の第７のトランジスタ（図１においては「Ｑ７」と表記）７とベース同士が接続されると共に、そのベースとコレクタとが接続されていわゆるダイオード接続状態とされている。ここで、第７のトランジスタ７のエミッタ面積は、第６のトランジスタ６のエミッタ面積を１とすると、そのｋ倍の大きさに設定されたものとなっている。
さらに、第６及び第７のトランジスタ６，７のベースには、ヒステリシス生成用第４のトランジスタとしてのｎｐｎ型の第１１のトランジスタ（図１においては「Ｑ１１」と表記）１１のコレクタが接続されており、この第１１のトランジスタ１１のエミッタは、電源１８の負極側に接続されている。また、第１１のトランジスタ１１のベースは、先の第９及び第１０のトランジスタ９，１０のコレクタ並びに第７のトランジスタ７のコレクタと共に、出力端子１９に接続されている。
【００２４】
次に、上記構成における動作について説明する。
まず、基準電流源２０は、電源電圧Ｖccが印加されると、その当初、第２及び第４のトランジスタ２，４には十分な電流が流れず、十分な導通状態にはないため、電源１８からの電流は、ダイオード接続状態の第３のトランジスタ３、第１の抵抗器１５及びダイオード接続状態の第１のトランジスタ１を介して電源１８の負極側へ流れることとなる。
電源投入時に上述のような電流経路で電流が流れるために、電源電圧Ｖccの印加時には、最低限、（２×ＶBE＋ＶR1）の大きさの電圧が必要であり、逆に言えば、これ以上の電圧が印加されれば、上述のような電流が流れることとなる。具体的には、（２×ＶBE＋ＶR1）＝約１.５ｖ程度である。
ここで、上述のＶBEは、第１及び第３のトランジスタ１，３のベース・エミッタ間電圧が等しいとして、そのベース・エミッタ間電圧であり、ＶR1は、第１の抵抗器１５における電圧降下である。
【００２５】
一方、この基準電流源２０は、定常状態となると、先に式（１）で示された電流が第３のトランジスタ３のコレクタに流れ、この電流は、第２のトランジスタ２、第２の抵抗器１６へと流れる。したがって、定常状態において、電源電圧Ｖccとして、最低限、（ＶBE＋ＶCE）あればよいものとなる。ここで、ＶBEは、第３のトランジスタ３のベース・エミッタ間電圧であり、ＶCEは、第２のトランジスタ２のコレクタ・エミッタ間電圧である。したがって、具体的には、ＶBE＋ＶCE＝０.８ｖ程度であり、電源電圧Ｖccがこの程度の電圧まで低下しても動作することとなる。したがって、この基準電流源２０は、起動時と、電源電圧Ｖccの低下により動作停止状態となる場合との間に、約０.７ｖのヒステリシスを有することとなり、そのため、電源投入直後におけるノイズ等に起因する誤動作が防止できるようになっている。
【００２６】
しかして、第３のトランジスタ３のコレクタに流れる電流Ｉrに比例する電流が、いわゆるカレントぺアである第５及び第９のトランジスタ５，９にも、それぞれ流れることとなる。
一方、電圧検出部２１において、電源電圧Ｖccに比例した大きさを有する電流に変換された電流Ｉvは、第８のトランジスタ８と共にカレントミラー回路を構成する第１０のトランジスタ１０のコレクタ電流Ｉo2として流れることとなる。したがって、出力端子１９における出力論理状態は、第３のトランジスタ３に流れる電流Ｉrに比例した電流である第９のトランジスタ９のコレクタ電流Ｉoと、同じく電流Ｉrに比例した電流となる第７のトランジスタ７のコレクタ電流Ｉc7との大きさによって、次の式（３）及び式（４）に示されるような関係で決定されることとなる。
【００２７】
出力電圧Ｖoが論理値Ｌｏｗから論理値Ｈｉｇｈに対応する状態となる場合：
【００２８】
Ｉo2＜Ｉo1・・・式（３）
【００２９】
出力電圧Ｖoが論理値Ｈｉｇｈから論理値Ｌｏｗに対応する状態となる場合：
【００３０】
Ｉo2＋Ｉc7＞Ｉo1・・・式（４）
【００３１】
したがって、電源電圧Ｖccが十分高い場合、換言すれば、正常である場合、すなわちＩvが大きい際には、Ｉo2がＩo1より大となり、そのため、出力端子１９においては、論理値Ｌｏｗに対応した出力状態となる。一方、電源電圧Ｖccが低下してＩvが小となると、Ｉo2がＩo1より小となり、そのため、出力端子１９においては、論理値Ｈｉｇｈに対応した出力状態となる。
【００３２】
ここで、出力状態が論理値Ｌｏｗの状態においては、第１１のトランジスタ１１が非導通状態にあるため、出力状態が論理値Ｌｏｗから論理値Ｈｉｇｈへ切り替わる際に、第７のトランジスタ７は、導通状態でコレクタ電流Ｉc7が流れている。一方、出力状態が論理値Ｈｉｇｈの状態においては、第１１のトランジスタ１１が導通状態にあるため、出力状態が論理値Ｈｉｇｈから論理値Ｌｏｗへ切り替わる際に、第７のトランジスタ７は非導通状態であり、コレクタ電流Ｉc7は流れていない状態である。したがって、この第７のトランジスタ７のコレクタ電流Ｉc7が、電圧低下の検出動作に対していわゆるヒステリシス特性を与えるものとなっているということができる。
【００３３】
次に、このヒステリシス特性を考慮した電圧低下の検出レベルの設定条件について説明する。
まず、前提として、カレントミラー回路等におけるべース電流を無視することとする。
かかる前提の下、先の式（３）及び式（４）から、出力状態が切り替わる条件は、下記する式（５）、式（６）及び式（７）で表される。
【００３４】
Ｉo2＝Ｉo1・・・式（５）
【００３５】
Ｉo1＝Ｉr・・・式（６）
【００３６】
Ｉo2＝Ｉv−Ｉc7＝Ｉv＋ｋ×Ｉr・・・式（７）
【００３７】
である。ここで、ｋは、先に述べたように第６のトランジスタ６と第７のトランジスタ７のエミッタ面積の比であり、第６のトランジスタ６には、第５のトランジスタ５により基準電流であるＩrが流れることから、第７のトランジスタ７には、Ｉrのｋ倍の電流が流れることを意味する。
【００３８】
そして、上述の式（６）及び式（７）並びに先の式（２）から電流Ｉrについて、下記する式（８）を得ることができる。
【００３９】
Ｉr＝（Ｖcc−ＶBE8）／｛（１−ｋ）×Ｒ3｝・・・式（８）
【００４０】
この式（８）をＲ3とＶccの関係式に書き改めると、
【００４１】
Ｒ3＝（Ｖcc−ＶBE8）／｛（１−ｋ）×Ｉr｝・・・式（９）
【００４２】
となる。
例えば、この実施の形態における電圧低下検出回路を半導体集積回路で実現する場合、第３の抵抗器１７の抵抗値Ｒ3は、第９のトランジスタ９のコレクタ電流Ｉoの大きさにもよるが、概ね数ｋΩ〜数１０ｋΩ程度のものとなる。
【００４３】
次に、図２及び図３を参照しつつ、電源電圧Ｖccを変化させた場合の、この電圧低下検出回路の動作について説明する。なお、図２及び図３において、二点鎖線で表された直線は、電源電圧Ｖccの変化を、実線で表された特性線は、出力電圧Ｖoの変化を、それぞれ表すものである。
最初に、電源電圧Ｖccを徐々に上昇させた場合の動作について、図２を参照しつつ説明する。まず、電源電圧Ｖccを零ｖから徐々に立ち上げ、その電圧がＶBE8を越えると、電圧検出部２１の第８のトランジスタ８に電流が流れ出し、さらに、第１０のトランジスタ１０にも電流が流れ始めるため、出力端子１９は、論理値Ｌｏｗに対応する出力状態となり、その出力電圧Ｖoは、略最低電圧、すなわち、略ＶBE8に等しい状態となる（図２参照）。
【００４４】
さらに電源電圧Ｖccが上昇し、（ＶBE3＋ＶBE1）となると、第３のトランジスタ３に電流が流れ出し、これに伴い、第７及び第９のトランジスタ７，９にも電流が流れ始め、出力電圧Ｖoは、徐々に上昇してゆく（図２参照）。
そして、第３のトランジスタ３のコレクタ電流Ｉrが所定の規定電流となると、出力状態は、論理値Ｌｏｗから論理値Ｈｉｇｈに対応する状態に切り替わり（図２参照）、出力電圧Ｖoは、電源電圧Ｖccに略等しくなる。
そして、電源電圧Ｖccがさらに上昇するにつれて、出力電圧も上昇し、電流Ｉo1，Ｉo2，Ｉc7が、先の式（４）の条件を満たすと、出力電圧は、再び論理値Ｌｏｗの状態となり（図２参照）、電源電圧Ｖccが正常であることを示す出力論理状態となる。
【００４５】
次に、図３を参照しつつ電源電圧Ｖccを徐々に下げた場合について説明すれば、最初、電源電圧Ｖccが十分高い状態においては、図２を参照しつつ説明したように、出力電圧Ｖoは、論理値Ｌｏｗに対応した状態である（図３参照）。
さらに電源電圧Ｖccが下がり、先の式（３）の条件を満たす電圧となると、出力電圧がそれまでの論理値Ｌｏｗに対応する状態から、論理値Ｈｉｇｈに対応する状態となり（図３参照）、電源電圧Ｖccが所定の大きさから低下したことを示す出力論理状態となる。
【００４６】
そして、その後、電源電圧Ｖccがさらに低下し、電源電圧Ｖccが、基準電流源２０が動作不能の状態となる電圧、すなわち、（ＶBE＋ＶCE）となるまで、出力電圧Ｖoは、論理値Ｈｉｇｈの状態に保持されるようになっている（図３参照）。この電源電圧Ｖccの下降時において、基準電流源２０の動作が確保される最低電圧（ＶBE＋ＶCE）は、先に述べたように、電源投入時において基準電流源２０の動作開始に必要とされる最低電圧より大凡０.７ｖ低いものとなっている。このことは、換言すれば、電源電圧の変化に対してヒステリシスを設けたことになり、特に、電源投入時において、例えば電源ラインにパルス性のノイズが重畳したような場合の誤動作が防止されることとなるものである。
【００４７】
なお、上述した回路構成において使用したトランジスタは、あくまでも一例であり、これに限定される必要はないことは勿論で、例えば、ｐｎｐ型をｎｐｎ型とし、ｎｐｎ型をｐｎｐ型として構成してよく、また、バイポーラ以外のトランジスタを用いてもよいものである。
また、上述した電圧低下検出回路は、いわゆるディスクリートに構成されても、或いは、半導体集積回路化されて、各種の半導体集積回路に設けられるようにしても何れでもよいものである。
【００４８】
【発明の効果】
以上、述べたように、本発明によれば、電源電圧の低下を電流比較により検出できるような構成とすることで、従来の電圧比較を行う構成の回路では、直接の比較が難しかった低い電源電圧に対する検出動作が可能で、しかも、比較的に簡易な構成の電圧低下検出回路を提供することができる。
また、電圧比較を行う従来回路と異なり、高抵抗を必要としないので、半導体集積回路化が容易な電圧低下検出回路を提供することができる。
【図面の簡単な説明】
【図１】この発明の実施の形態における電圧低下検出回路の構成例を示す回路図である。
【図２】図１に示された電圧低下検出回路の電源電圧の上昇の際の動作を説明するための電源電圧変化と出力電圧の変化を模式的に示した模式図である。
【図３】図１に示された電圧低下検出回路の電源電圧の下降の際の動作を説明するための電源電圧変化と出力電圧の変化を模式的に示した模式図である。
【図４】従来の回路構成例を示す回路図である。
【符号の説明】
２０…基準電流源
２１…電圧検出部
２２…電流比較兼出力部
２３…ヒステリシス生成部
【図１】
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【図２】
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【図３】
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【図４】
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