(57)【特許請求の範囲】
【請求項１】
出力クロックの周波数が入力電圧により制御される電圧制御発振器（４０）と、この電圧制御発振器の出力信号を分周する分周期（５０）と、この分周期の出力信号と基準信号の位相を比較する位相比較器（１０）と、この位相比較器の出力信号で駆動されるチャージポンプ回路（２０ａ）と、このチャージポンプ回路の出力を積分するループフィルタ（３０）を備え、このループフィルタに保持された電圧によって前記電圧制御発振器の周波数を制御するＰＬＬ回路において、
前記チャージポンプ回路（２０ａ）は、
第１から第４までのトランジスタ（Ｑ９〜Ｑ１２）から構成され、第１のトランジスタ（Ｑ９）のみダイオード接続されて、それぞれ定電流を吐き出すカレントミラー回路（３００）と、
トランジスタにより構成され定電流を発生するポンプ側基準電流発生部（１００）と、
トランジスタにより構成され定電流を発生するチャージ側基準電流発生部（２００）と、
このチャージ側基準電流発生部（２００）と前記カレントミラー回路（３００）の第２のトランスジスタ（Ｑ１０）との間に接続されて前記位相比較器（１０）の出力信号に応じてオンオフするトランジスタ（Ｑ３）と、チャージ側基準電流発生部（２００）と前記ループフィルタ（３０）の間に順方向接続されたダイオード（Ｄ５）を備えたチャージ側電流スイッチ（２１０）と、
前記ダイオード（Ｄ５）と前記カレントミラー（３００）の第３のトランジスタ（Ｑ１１）の間に接続されて前記位相比較器（１０）の出力信号に応じてオンオフするトランジスタ（Ｑ５）を備えたポンプ側電流スイッチ（２２０）と、
前記ダイオード（Ｄ５）と前記カレントミラー（３００）の第４のトランジスタ（Ｑ１２）の間に接続されて位相オフセット印加中はオンとなるトランジスタ（Ｑ７）を備えたオフセット電流スイッチ（２３０）
から構成されると共に、前記オフセット電流スイッチに流れるオフセット電流は前記カレントミラーのミラー比により決定できるように構成され、デジタルオシロスコープのインターリーブ動作用のクロックとして、前記オフセット電流を異ならせて位相の異なる複数のクロックをそれぞれ発生するように構成したことを特徴とするＰＬＬ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、デジタルオシロスコープなどに組み込んで使用されるアナログ・デジタル変換器などに与えるクロックを発生するＰＬＬ（Phase Locked Loop）回路に関するものである。
【０００２】
【従来の技術】
従来よりこの種のＰＬＬ回路はよく知られている。図３はデジタル位相比較器を使用した従来のＰＬＬ回路の一例を示す構成図である。基準発振回路（図示せず）からの発振信号（基準信号という）finがデジタル位相比較器（以下単に位相比較器という）１０の一方の入力端に供給される。
【０００３】
また、電圧制御発振器（以下ＶＣＯという）４０の発振出力foutが分周器５０で１／Ｎの周波数に分周され、その分周信号fdivが位相比較器１０の他方の入力端に入力される。
【０００４】
この場合、位相比較器１０は、図示のように２個のＤ型フリップフロップＤＦＦ１，２とアンドゲートＧより構成され、基準信号finと分周信号fdivの位相差に対応して図４に示すようなＵＰ，ＤＯＷＮ信号を出力する。すなわち、同図左側に示すように信号finに対して信号fdivが遅れている場合（これを位相遅れと呼ぶ）には、ＵＰ信号の方がＤＯＷＮ信号のパルス幅（時間幅）よりも広くなる。
【０００５】
逆に、信号finに対して信号fdivが進んでいる場合（これを位相進みと呼ぶ）には、同図中央に示すようにＵＰ信号よりもＤＯＷＮ信号のパルス幅の方が広くなる。
同図右側に示すように信号finと信号fdivとに位相差がない場合は、ＵＰ信号とＤＯＷＮ信号とのパルス幅は等しくなる。
【０００６】
なお、ＲＥＳＥＴ信号は、アンドゲートＧの出力端から２つのＤＦＦのＲＥＳＥＴ端子に入力される信号であり、ＵＰ，ＤＯＷＮ信号が共にＨＩＧＨレベルになったときに立ち上がり、少なくともＵＰ，ＤＯＷＮ信号のいずれかがＬＯＷレベルになると立ち下がる信号である。
【０００７】
このような信号ＵＰ，ＤＯＷＮによりチャージポンプ回路２０のスイッチＳ１，Ｓ２が開閉される。チャージポンプ回路２０では、信号ＵＰとＤＯＷＮの時間幅に対応した充電用電流Ichargeと放電用電流Ipumpの定電流が流れる。なお、ＵＰ，ＤＯＷＮ信号が共にＬＯＷレベルのときはスイッチＳ１，Ｓ２は共に開いた状態になり、充電用電流も放電用電流も流れない。
【０００８】
チャージポンプ回路２０の出力端はループフィルタ３０に接続されている。ループフィルタ３０は直列接続の抵抗Ｒ１とコンデンサＣ１から構成され、チャージポンプ回路２０の出力を積分する。ＶＣＯ４０はこの積分電圧により制御され、ＶＣＯ４０から出力される周波数信号は分周器５０に入力され、１／Ｎに分周され位相比較器１０に入力される。
【０００９】
このようなループにより、基準信号finと位相の合った周波数Ｎ倍のクロックfoutがＶＣＯ４０から出力され、アナログ・デジタル変換器（ＡＤＣ）のクロックとして使用される。
なお、チャージポンプ回路２０の出力電流と位相差は、周知のごとく図５のような関係にある。
【００１０】
さて、デジタルオシロスコープでは、通常動作時には１入力に対して１つのＡＤＣでＡＤ変換を行い、高サンプリングレートとするときは１入力に対して複数のＡＤＣを時分割駆動するインターリーブ動作を実行することがある。
【００１１】
インターリーブ動作時の各ＡＤ変換用クロックは、図６に示すように通常動作時の基準信号に対して大きさの異なる位相オフセット（toffset１、toffset２、toffset３）を与えてクロックを位相シフトさせ（クロックの立上がりをずらせ）、位相差のあるクロックCLKA,CLKB,CLKC,CLKDをＡＤ変換器に与えてＡＤ変換開始時をずらすようにしている。
【００１２】
図７はインターリーブ動作を行う場合の構成図であり、位相オフセットはＰＬＬ回路のチャージポンプ回路２０の出力電流に、外部から電流Ioffsetを加算することにより発生させることが可能である。なお、電流Ioffsetは、例えば図８に示すように電流出力型のデジタル・アナログ変換器（ＤＡＣ）６０を用いて容易に発生させることができる。
【００１３】
【発明が解決しようとする課題】
しかしながら、正確な位相差を得るためには、ＰＬＬ回路のチャージポンプ回路２０の出力電流と位相オフセット用加算電流とは、温度ドリフトなどの特性が揃っている必要がある。外部からオフセット電流を印加する場合は、調整や補正のための回路が必要となり、回路規模が大きくなるという課題があった。
【００１４】
また、デジタルオシロスコープの重要な仕様である高サンプリングレートを実現するためには、広帯域のＰＬＬ回路が必要である。図３に示すＰＬＬ回路において、チャージポンプ回路２０以外のロジック回路はエミッタ結合ロジック（Emitter Coupled Logic）回路などで高速化が可能であるが、出力電流正負対称性などの良好なアナログ特性が必要なチャージポンプ回路は回路構成による高速化が困難である。
また、対称性の良好な高速素子を得るためには製造コストの高い高速コンプリメンタリプロセスを必要とするという問題もある。
【００１５】
本発明の目的は、上記の課題を解決するもので、チャージポンプ回路内にオフセット電流印加部を設け、正確な位相オフセットの印加が実現できるＰＬＬ回路を提供することにある。
本発明の他の目的は、ＮＰＮ半導体主体のチャージポンプ回路を構成し、安価なＩＣプロセスで広帯域のＰＬＬ回路を実現することにある。
【００１６】
【課題を解決するための手段】
このような目的を達成するために、請求項１の発明は、
出力クロックの周波数が入力電圧により制御される電圧制御発振器（４０）と、この電圧制御発振器の出力信号を分周する分周期（５０）と、この分周期の出力信号と基準信号の位相を比較する位相比較器（１０）と、この位相比較器の出力信号で駆動されるチャージポンプ回路（２０ａ）と、このチャージポンプ回路の出力を積分するループフィルタ（３０）を備え、このループフィルタに保持された電圧によって前記電圧制御発振器の周波数を制御するＰＬＬ回路において、
前記チャージポンプ回路（２０ａ）は、
第１から第４までのトランジスタ（Ｑ９〜Ｑ１２）から構成され、第１のトランジスタ（Ｑ９）のみダイオード接続されて、それぞれ定電流を吐き出すカレントミラー回路（３００）と、
トランジスタにより構成され定電流を発生するポンプ側基準電流発生部（１００）と、
トランジスタにより構成され定電流を発生するチャージ側基準電流発生部（２００）と、
このチャージ側基準電流発生部（２００）と前記カレントミラー回路（３００）の第２のトランスジスタ（Ｑ１０）との間に接続されて前記位相比較器（１０）の出力信号に応じてオンオフするトランジスタ（Ｑ３）と、チャージ側基準電流発生部（２００）と前記ループフィルタ（３０）の間に順方向接続されたダイオード（Ｄ５）を備えたチャージ側電流スイッチ（２１０）と、
前記ダイオード（Ｄ５）と前記カレントミラー（３００）の第３のトランジスタ（Ｑ１１）の間に接続されて前記位相比較器（１０）の出力信号に応じてオンオフするトランジスタ（Ｑ５）を備えたポンプ側電流スイッチ（２２０）と、
前記ダイオード（Ｄ５）と前記カレントミラー（３００）の第４のトランジスタ（Ｑ１２）の間に接続されて位相オフセット印加中はオンとなるトランジスタ（Ｑ７）を備えたオフセット電流スイッチ（２３０）
から構成されると共に、前記オフセット電流スイッチに流れるオフセット電流は前記カレントミラーのミラー比により決定できるように構成され、デジタルオシロスコープのインターリーブ動作用のクロックとして、前記オフセット電流を異ならせて位相の異なる複数のクロックをそれぞれ発生するように構成したことを特徴とする。
【００１７】
このようにチャージポンプ回路内にオフセット電流を発生する手段を内蔵すると、外部からオフセット電流を印加する場合のような調整や補正回路が不要となり、回路規模が小さくて済むという効果がある。
【００２２】
また、デジタルオシロスコープのＡＤ変換動作を高精度の位相差を持ったクロックで動作させることができ、高精度のインターリーブ動作が保証される。
【００２３】
【発明の実施の形態】
以下図面を用いて本発明を詳しく説明する。図１は本発明に係るＰＬＬ回路の一実施例を示す構成図である。図１において、図３と同等部分には同一符号を付し、その説明は省略する。図３と基本的に異なる部分は、チャージポンプ回路２０ａの部分である。このチャージポンプ回路２０ａはＩＣ化され、その各構成要素は最適なレイアウトで同一ＩＣ内に配置される。
【００２４】
図２にチャージポンプ回路２０ａの詳細を示す。１００はポンプ側基準電流発生部、２００はチャージ側基準電流発生部、２１０はチャージ側電流スイッチ、２２０はポンプ側電流スイッチ、２３０はオフセット電流スイッチ、３００はカレントミラー回路である。
【００２５】
ポンプ側基準電流発生部１００は、ＮＰＮ型のトランジスタＱ１と、エミッタ側に接続された抵抗Ｒ２と、ベースと前記抵抗Ｒ２の他端の間に挿入された順方向直列接続のダイオードＤ１，Ｄ２より構成されている。チャージ側基準電流発生部２００もこれと同様な構成である。
【００２６】
これら電流発生部は、共に次式で表わされる定電流Ｉを発生し、電源電圧依存性のない定電流回路である。
Ｉ＝ＶＢＥ／Ｒ
ただし、Ｒは抵抗Ｒ２またはＲ３の抵抗値。
ＶＢＥはトランジスタＱ１のベースとエミッタ抵抗Ｒ２の他端との間の電圧、およびダイオードＤ１，Ｄ２の順方向電圧（アノード・カソード間電圧）。
【００２７】
そして、これら定電流回路をＩＣ内で適切にレイアウトすることにより特性の揃ったポンプ側基準電流発生部とチャージ側基準電流発生部を得ることができる。
【００２８】
ポンプ側基準電流部１００の出力電流は、カレントミラー回路３００で各電流スイッチに電流をミラーする。
カレントミラー回路３００は、ＮＰＮ型のトランジスタＱ９，Ｑ１０，Ｑ１１，Ｑ１２から構成され、第１のトランジスタＱ９のみがダイオード接続されて定電流を吐き出す。なお、第１のトランジスタＱ９が入力側、第２、第３、第４のトランジスタＱ１０，Ｑ１１，Ｑ１２が出力側とされる。
【００２９】
トランジスタＱ９のコレクタには、ポンプ側基準電流側１００からの定電流が供給される。トランジスタＱ９〜Ｑ１２の各エミッタは低電圧電源ＶＥＥに接続され、各コレクタはチャージ側電流スイッチ部２１０、ポンプ側電流スイッチ部２２０、オフセット電流スイッチ部２３０にそれぞれ接続されている。
【００３０】
ポンプ側基準電流は、カレントミラー回路３００で各電流スイッチ部にミラーされる。そのミラー比はカレントミラー回路３００のトランジスタの個数（ｍ）で決まる。
【００３１】
したがって、ポンプ電流とチャージ電流の対称性、およびポンプ電流に対するオフセット電流の比も相対精度が高く、正確なＰＬＬ回路動作および位相オフセット印加が可能である。
【００３２】
チャージ側電流スイッチ部２１０は、ＮＰＮ型トランジスタＱ３，Ｑ４と整流用ダイオードＤ５から構成されている。トランジスタＱ３、Ｑ４のエミッタは共通接続されると共にカレントミラー回路３００のトランジスタＱ１０のコレクタに接続されている。
【００３３】
また、一方のトランジスタＱ４のコレクタは電源のコモンラインに接続され、ベースには位相比較器１０からのＵＰ信号が加えられている。
また、他方のトランジスタＱ３は、そのコレクタがチャージ側基準電流部２００の抵抗Ｒ３に接続され、ベースには位相比較器１０からの反転ＵＰ信号が加えられている。
ダイオードＤ５はトランジスタＱ３のコレクタとループフィルタ３０の間に接続されている。
【００３４】
ポンプ側電流スイッチ部２２０は、ＮＰＮ型トランジスタＱ５，Ｑ６から構成されている。トランジスタＱ５、Ｑ６のエミッタは共通接続されると共にカレントミラー回路３００のトランジスタＱ１１のコレクタと接続されている。また、一方のトランジスタＱ６のコレクタは電源のコモンラインに接続され、ベースには位相比較器１０からの反転ＤＯＷＮ信号が加えられている。
【００３５】
また、他方のトランジスタＱ５は、そのコレクタがチャージ側基準電流部２００のダイオードＤ５のカソードと接続され、そのベースには位相比較器１０からのＤＯＷＮ信号が加えられている。
【００３６】
オフセット電流スイッチ部２３０は、ＮＰＮ型トランジスタＱ７，Ｑ８から構成されている。トランジスタＱ７、Ｑ８のエミッタは共通接続されると共にカレントミラー回路３００のトランジスタＱ１２のコレクタに接続されている。また、一方のトランジスタＱ８のコレクタは電源のコモンラインに接続され、ベースには反転Offset信号が加えられている。
【００３７】
他方のトランジスタＱ７は、そのコレクタがチャージ側基準電流部２００のダイオードＤ５のカソードと接続され、そのベースには位相比較器１０からのOffset信号が加えられている。
なお、トランジスタＱ７，Ｑ８を駆動する信号、すなわちOffsetおよび反転Offset信号は外部より与えられるもので、位相オフセットを加える場合はＱ７をオン、Ｑ８をオフにする。
【００３８】
以上のような構成のポンプ側基準電流発生部１００とチャージ側基準電流発生部２００を、VBE/Rのように電源電圧依存性のない定電流回路でそれぞれ構成すると共に同一ＩＣチップ内で最適なレイアウトを施すことにより、特性の揃ったポンプ側基準電流とチャージ側基準電流を得ることができる。
【００３９】
前記ポンプ側基準電流はカレントミラー回路３００で各電流スイッチ２１０，２２０，２３０に電流をミラーする。ミラー比はカレントミラー回路３００のトランジスタ数（ｍ）比で決まり、同一チップ内では高い相対精度がえられる。また、同一基準電流を使用することにより、製造のバラツキや温度変動に対して同特性となる。
【００４０】
したがって、チャージ電流とポンプ電流の対称性およびポンプ電流に対するオフセット電流比の相対精度が高く、正確なＰＬＬ回路動作および位相オフセット印加が可能である。
【００４１】
各電流には次のような関係がある。
チャージ用電流については、
Icharge＝VBE/R  、Icharge'  ＞  Icharge
ポンプ用電流については、
Ipump＝VBE/R≒Icharge
【００４２】
位相オフセット用電流については、
Ioffset／Ipump＝Ioffset／Icharge＝toffset／tfin
ここに、toffsetは位相オフセット時間
tfinは基準信号の１周期
【００４３】
なお、実施例では、カレントミラー回路３００のトランジスタＱ９はｍ＝３２、トランジスタＱ１２がｍ＝１であるため、基準信号の１／３２周期の位相オフセットを印加することができる。
【００４４】
チャージ側電流スイッチ２１０はＮＰＮ型トランジスタと整流用ダイオード、ポンプ側電流スイッチ２２０およびオフセット電流スイッチ２３０はＮＰＮ型トランジスタのみで構成し、低速なＰＮＰ型トランジスタやＰＭＯＳを使用していないため、高速スイッチ動作が実現できている。
【００４５】
チャージ側電流スイッチ２１０において、Icharge’＞  Ichargeの場合は、整流用ダイオードＤ５が逆バイアスされ、チャージ電流をオフする。Icharge’＝０，Icharge  ＞０の場合は、整流用ダイオードＤ５が順バイアスされ、チャージ電流を出力する。
【００４６】
各電流スイッチ２１０，２２０，２３０の出力は加算され、チャージポンプ出力としてループフィルタ３０に出力される。
【００４７】
このように本発明では内蔵のオフセット電流スイッチを使用することにより、正確な位相オフセット制御が可能となる。位相オフセットに使用する回路は、チャージポンプ回路と同一ＩＣ内に混載されており、製造のバラツキや温度変動に対してチャージポンプ回路出力と同特性を呈し、高い相対精度が得られる。
【００４８】
このため、本発明によれば、容易に正確な位相オフセット時間を得ることができる。例えば、図２において、Icharge＝Ipump、toffset／tfin＝Ioffset／Icharge＝１／３２に設定した場合で検証すると、次の通りである。
【００４９】
（１）従来方式である外部でIoffsetを印加する場合は、温度変動ΔIoffset／ΔTが＋５％、Δicharge／ΔTが−５％とすると（ただし、ΔTは雰囲気温度Ｔの温度変動）、
Δtoffset／ΔT＝ΔIoffset／ΔT−ΔIcharge／ΔT＝＋１０％
である。
【００５０】
（２）これに対し、本発明のように内部でIoffsetを印加した場合は、同一チップ内の電流の温度変動は同等であり、ΔIoffset／ΔT＝ΔIcharge／ΔT＝−５％であるため、
Δtoffset／ΔT＝ΔIoffset／ΔT−ΔIcharge／ΔT＝０％
となる。
【００５１】
このように位相オフセット時間の温度変動Δtoffset／ΔTは、従来方式が＋１０％であるのに対し本発明では０％であり、格別に改善されていることが分かる。
【００５２】
また、本発明では低速なＰＮＰ型トランジスタやＰＭＯＳを用いないで、高速のＮＰＮ型トランジスタおよび整流型ダイオードを用いて電流スイッチを構成しているため、高速チャージポンプが可能であり、安価なＮＰＮ半導体主体のプロセスで構成可能である。
【００５３】
ＮＰＮ半導体の電流スイッチは、ラテラルＰＮＰの電流スイッチに比べ、１０倍以上の高速スイッチングが可能であり、ＰＬＬ回路の１０倍以上の広帯域化が可能である。
【００５４】
なお、以上の説明は、本発明の説明および例示を目的として特定の好適な実施例を示したに過ぎない。したがって本発明は、上記実施例に限定されることなく、その本質から逸脱しない範囲で更に多くの変更、変形をも含むものである。
【００５５】
例えば、位相オフセットの回路については、図２のカレントミラー回路３００における電流比の重み付け（ｍの値）を細分化して複数の電流スイッチを設けてもよい。このように細分化することにより、高分解能の位相オフセットが可能となる。
【００５６】
また、複数のＰＬＬ回路およびオフセット回路を１チップ化することにより、ＰＬＬ回路間の製造バラツキを抑えることができ、位相オフセット間の誤差を最小にすることができる。
【００５７】
【発明の効果】
以上説明したように本発明によれば、次のような効果がある。
（１）チャージポンプ回路内部にオフセット電流印加手段を設けたため、容易に正確な位相オフセットを印加することができる。
（２）ＮＰＮ型トランジスタ主体のチャージポンプ回路を構成したため、安価なＩＣプロセスで広帯域ＰＬＬ回路を容易に実現することができる。
（３）オフセット電流印加手段などをチャージポンプ回路と同一ＩＣチップ上に混載することにより、製造バラツキや温度変動に対して同特性を持ち、高い相対精度を容易に得ることができ、正確な位相オフセットを簡単に得ることができる。
【図面の簡単な説明】
【図１】本発明に係るＰＬＬ回路の一実施例を示す構成図である。
【図２】チャージポンプ回路の詳細を示す一実施例図である。
【図３】従来のＰＬＬ回路の一例を示す構成図である。
【図４】位相比較器の各部の波形を示す図である。
【図５】位相比較器の動作を説明するための図である。
【図６】位相オフセットとクロックの関係を示す図である。
【図７】インターリーブ動作を行うための回路構成の一例を示す図である。
【図８】位相オフセットを外部ＤＡＣで印加する一例を示す従来例である。
【符号の説明】
１０  位相比較器
２０ａ  チャージポンプ回路
３０  ループフィルタ
４０  電圧制御発振器
５０  分周器
１００  ポンプ側基準電流発生部
２００  チャージ側基準電流発生部
２１０  チャージ側電流スイッチ
２２０  ポンプ側電流スイッチ
２３０  オフセット電流スイッチ
３００  カレントミラー回路
Ｄ１〜Ｄ６  ダイオード
Ｒ１〜Ｒ３  抵抗
Ｃ１  コンデンサ
Ｑ１〜Ｑ１２  トランジスタ
ＡＤＣ  アナログデジタル変換器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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