(57)【特許請求の範囲】
【請求項１】
複数の階調電圧出力端子を備えた半導体集積回路の各出力端子が出力すべき階調電圧値を示すディジタル階調データの入力に応じて、段階的に電圧値の異なる複数の階調電圧用配線のうちから該出力すべき階調電圧値に対応する階調電圧用配線を選択して該出力端子に接続し、前記出力すべき階調電圧値の階調電圧を該出力端子毎に出力させるＤ／Ａコンバータを備えた半導体集積回路であって、
前記複数の階調電圧用配線うちの第１の階調電圧値を示す階調電圧配線とその他の階調電圧配線とを互いに異なる２値の値にする２値化データ及び該２値化データが該階調電圧用配線に供給されるタイミングを制御する２値化データ出力制御信号に基づいて所定のタイミングで前記第１の階調電圧値を示す階調電圧配線を第１の値にし、かつ、その他の階調電圧配線を第２の値にする２値化手段を備えたことを特徴とする半導体集積回路。
【請求項２】
前記２値化手段は、段階的に多値の電圧を出力自在にするＤ／Ａコンバータの出力電圧源のオペアンプと前記階調電圧用配線とを電気的に切断する回路、前記２値化データを記憶するレジスタ、及び２値化データ出力制御信号に基づいて該レジスタに記憶される該２値化データの前記複数の階調電圧用配線への出力タイミングを制御するトライステートバッファを備えたことを特徴とする請求項１に記載の半導体集積回路。
【請求項３】
請求項１または２に記載の半導体集積回路の試験に適用される半導体集積回路の試験装置であって、
第１の階調電圧値を示すディジタル階調データと、第１の階調電圧値に対応する階調電圧用配線を第１の値にするとともに他の階調電圧用配線を第２の値にする２値化データと、を前記半導体集積回路に入力するとともに、前記複数の出力端子のうち第１の値を出力すべき出力端子から第１の値が出力されているか否かに基づいて前記Ｄ／Ａコンバータの良否を判定する判定手段を備えたことを特徴とする半導体集積回路の試験装置。
【請求項４】
前記複数の出力端子を所定の数の出力端子群に分割するとともに順次各出力端子群毎の階調出力電圧によって前記判定を行う出力制御手段を備えたことを特徴とする請求項３に記載の半導体集積回路の試験装置。
【請求項５】
請求項１または２に記載の半導体集積回路の試験に適用される半導体集積回路の試験方法であって、
第１の階調電圧値を示すディジタル階調データと、第１の階調電圧値に対応する階調電圧用配線を第１の値にするとともに他の階調電圧用配線を第２の値にする２値化データと、を前記半導体集積回路に入力する工程と、
前記複数の出力端子のうち第１の値を出力すべき出力端子から第１の値が出力されているか否かに基づいて前記Ｄ／Ａコンバータの良否を判定する判定工程と、
を含むことを特徴とする半導体集積回路の試験方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、例えば液晶駆動用として用いられる半導体集積回路、該半導体集積回路の試験装置、該半導体集積回路の試験方法に関する。
【０００２】
【従来の技術】
従来、半導体集積回路の高集積化に伴って、半導体集積回路の端子数の増加及び多階調化が顕著になっており、例えば高解像度で、かつ、多くの色の表現が可能な液晶ディスプレイが実現されるようになった。
【０００３】
ところが、例えば、液晶駆動用半導体集積回路において液晶駆動用出力端子の端子数が増加したり、液晶パネルの多色化に伴う階調出力電圧の多階調化が進むと、該液晶駆動用半導体集積回路の試験が困難化するという問題があった。
【０００４】
つまり、一般的に、液晶駆動用半導体集積回路の階調出力電圧の試験においては各出力端子に内蔵されるＤ／Ａコンバータの試験を行う必要があるところ、このＤ／Ａコンバータの試験では、各出力端子毎にすべての階調出力電圧値において正常な出力電圧が出力されているかを判定する必要があるため、出力端子数の増加や階調出力電圧値の多階調化に伴って該判定をするために要する時間が増加する。
【０００５】
図１は、従来の半導体集積回路の一例として、ｍ階調の階調出力電圧を出力することが可能なｎ画素分の液晶駆動用出力端子１１０を備えた液晶駆動用半導体集積回路１００の基本的構成を示している。ここでは各画素の階調に対応した階調電圧値の階調出力電圧が出力端子１１０のそれぞれから出力されることになるが、このとき各画素の階調についてのデータ、すなわち各出力端子が出力すべき階調出力電圧値のデータは、ディジタルデータとして階調データ入力端子１０２から入力される。
【０００６】
このディジタルデータは、それぞれの出力端子１１０毎に設けられたＤ／Ａコンバータにより、アナログ値である所定の階調電圧値の階調電圧に変換され、この階調電圧が各画素において必要とされる所定の階調電圧として各出力端子１１０に供給される。
【０００７】
このため、上述のように液晶駆動用出力端子１１０が正常か否かを試験するにあたっては、階調データ入力端子１０２にすべての階調（１〜ｍ階調）に対応するディジタルデータを入力するとともに、各出力端子１１０毎に出力される階調電圧値を検出して、各出力端子１１０から出力されるべき値の階調出力電圧が出力されているか否かを試験する必要があった。
【０００８】
さらに、この階調出力電圧の試験に際しては、高精度のＤＣ電圧測定器が必要となり、またＤＣ電圧測定器によるＤＣ測定時のセトリング時間は短くないことから、高解像度化等に比例して増加する液晶駆動用半導体集積回路１００の試験時間をいかに短縮するかが課題となっていた。
【０００９】
なお、試験すべき出力端子毎にＤＣ電圧測定器を備えた半導体集積回路の試験装置を用いることにより該試験時間の短縮を図ることも可能であるが、このように複数のＤＣ電圧測定器を備えた半導体集積回路の試験装置は、極めて高価であり、研究開発用等のごく一部の用途に用いられるのみで、一般的に用いられるものではなかった。
【００１０】
そこで、該半導体集積回路の試験時間の短縮を図ることを目的とする従来技術の１つとして特開平１０−２９３７号公報には、図２に示すような階調出力電圧毎の上限期待値データ及び下限期待値データを所定のアドレスに格納したメモリ１５９及び１６０、該上限期待値データ及び下限期待値データを所定の上限期待値電圧及び下限期待値電圧に変換するＤ／Ａコンバータ１５４及び１５５、被試験対象である半導体集積回路１５１の各出力端子からの階調出力電圧と前記上限期待値電圧及び下限期待値電圧とを比較する上限期待値コンパレータ１５２及び下限期待値コンパレータ１５３、上限期待値コンパレータ１５２及び下限期待値コンパレータ１５３から出力される比較結果に基づいて半導体集積回路１５１の階調出力電圧の良否を判定する判定デコーダ１５８、並びに半導体集積回路１５１に所定のディジタルデータを供給するディジタル・ファンクション・モジュール１６１を備えた半導体集積回路試験装置が開示されている。
【００１１】
この構成によれば、半導体集積回路１５１の各出力端子から出力される階調出力電圧の階調の変化に合わせて、メモリ１５９及び１６０のアドレスをインクリメントすることによりリアルタイムで各階調毎の上限期待値電圧及び下限期待値電圧の設定がなされ、多階調電圧を発生する半導体集積回路１５１を高速に試験することが可能な半導体集積回路試験装置が実現できる、とされている。
【００１２】
【発明が解決しようとする課題】
しかしながら、特開平１０−２９３７号公報に記載の半導体集積回路試験装置に代表される従来の半導体集積回路試験装置においては、従来から汎用されている半導体集積回路試験装置の出力信号用コンパレータにＤ／Ａコンバータや上限期待値電圧の値及び下限期待値電圧の値を記憶するためのメモリ等を追加する必要があるため、半導体集積回路試験装置のコストの増加が避けられなかった。
【００１３】
さらに、被試験対象となる半導体集積回路の出力端子数を想定して、予め多めに半導体集積回路試験装置に試験用端子及び試験用回路等を備える必要があることから、実際の半導体装置集積回路の試験において、被試験対象となる半導体集積回路の出力端子数が少ない場合には、半導体集積回路試験装置の試験用端子及び試験用回路の中に使用されない試験用端子及び試験用回路が発生する等、半導体集積回路試験装置の構成に無駄が生じコストパフォーマンスが低下することもあった。
【００１４】
この発明の目的は、簡易な構成で高速かつ低廉に半導体集積回路の良否を判定することが可能な半導体集積回路、半導体集積回路の試験装置、及び半導体集積回路の試験方法を提供することである。
【００１５】
【課題を解決するための手段】
この発明は以下の構成を備えている。
【００１６】
（１）複数の階調電圧出力端子を備えた半導体集積回路の各出力端子が出力すべき階調電圧値を示すディジタル階調データの入力に応じて、段階的に電圧値の異なる複数の階調電圧用配線のうちから該出力すべき階調電圧値に対応する階調電圧用配線を選択して該出力端子に接続し、前記出力すべき階調電圧値の階調電圧を該出力端子毎に出力させるＤ／Ａコンバータを備えた半導体集積回路であって、
前記複数の階調電圧用配線うちの第１の階調電圧値を示す階調電圧配線とその他の階調電圧配線とを互いに異なる２値の値にする２値化データ及び該２値化データが該階調電圧用配線に供給されるタイミングを制御する２値化データ出力制御信号に基づいて所定のタイミングで前記第１の階調電圧値を示す階調電圧配線を第１の値にし、かつ、その他の階調電圧配線を第２の値にする２値化手段を備えたことを特徴とする。
【００１７】
この構成においては、入力された画像データ等のディジタルデータに基づいて各出力端子毎に出力する半導体集積回路が備えるＤ／Ａコンバータの階調電圧用配線の電圧値を、該ディジタルデータに対応する階調電圧用配線と、その他の階調電圧用配線とが互いに異なる値になるように２値化する２値化データ及び該２値化データが該階調電圧用配線に対して出力されるタイミングを制御する２値化データ出力制御信号により所定のタイミングで２値化する２値化手段を備えたことから、Ｄ／Ａコンバータにおいて選択されるべき階調電圧用配線とその他の階調電圧用配線とが所定のタイミングで互いに異なる２値化データに２値化されるとともに、これに伴って該各出力端子からの出力も２値化される。
【００１８】
このため、該半導体集積回路が検査される際にＤ／Ａコンバータ内部において該半導体集積回路に入力される前記ディジタルデータに対応した階調電圧用配線が選択されているか否かが、例えばディジタルコンパレータを用いたファンクション試験等の簡易な構成で高速に検出されることになる。
【００１９】
（２）前記２値化手段は、段階的に多値の電圧を出力自在にするＤ／Ａコンバータの出力電圧源のオペアンプと前記階調電圧用配線とを電気的に切断する回路、前記２値化データを記憶するレジスタ、及び２値化データ出力制御信号に基づいて該レジスタに記憶される該２値化データの前記複数の階調電圧用配線への出力タイミングを制御するトライステートバッファを備えたことを特徴とする。
【００２０】
この構成においては、所定の２値化データ及び２値化データ出力制御信号に基づいて前記複数の階調電圧用配線の電圧値を所定のタイミングで２値化することにより半導体集積回路の出力端子からの前記出力を２値化する前記２値化手段が、段階的に多値の電圧を出力自在にするＤ／Ａコンバータの出力電圧源のオペアンプの出力を２値化する回路、前記２値化データを記憶するレジスタ、及び２値化データ出力制御信号に基づいて該レジスタに記憶される該２値化データの前記複数の階調電圧用配線への出力タイミングを制御するトライステートバッファを前記半導体集積回路に追加することによって実現されることから、半導体集積回路の回路構成の複雑化を抑制しつつ、低廉に本発明の２値化手段が備えられる。
【００２１】
（３）  （１）または（２）に記載の半導体集積回路の試験に適用される半導体集積回路の試験装置であって、
第１の階調電圧値を示すディジタル階調データと、第１の階調電圧値に対応する階調電圧用配線を第１の値にするとともに他の階調電圧用配線を第２の値にする２値化データと、を前記半導体集積回路に入力するとともに、前記複数の出力端子のうち第１の値を出力すべき出力端子から第１の値が出力されているか否かに基づいて前記Ｄ／Ａコンバータの良否を判定する判定手段を備えたことを特徴とする。
【００２２】
この構成においては、入力される所定のディジタル階調データに応じて各出力端子から所定の階調電圧を出力するとともに、試験時においては所定の２値化データ及び２値化データ出力制御信号に基づいて各出力端子から所定のタイミングで２値化データを出力することが可能な半導体集積回路の試験装置が、所定の階調電圧値を示すディジタル階調データと、該所定の階調電圧値に対応する階調電圧用配線のみ他の階調電圧用配線と異なる値にする２値化データと、を前記半導体集積回路に入力するとともに、前記ディジタル階調データと該２値化データとの読取のタイミングを一致させ前記複数の出力端子のそれぞれから出力される該２値化された値に基づいて前記Ｄ／Ａコンバータの良否を判定する判定手段を備えている。
【００２３】
このため、この半導体集積回路の試験装置にＤＣ電圧測定器等を備えさせる必要がなくなり試験装置自体の構成が簡潔になるとともに、高速に前記半導体集積の試験が行われる。
【００２４】
（４）前記複数の出力端子を所定の数の出力端子群に分割するとともに順次各出力端子群毎の階調出力電圧によって前記判定を行う出力制御手段を備えたことを特徴とする。
【００２５】
この構成においては、試験装置が被試験対象である半導体集積回路に備えられた複数の出力端子を所定の数の出力端子群に分けて各出力端子群毎の階調出力電圧の判定を行う出力制御手段を備えたことから、例えばすべての出力端子に対応してすべての階調電圧用配線を２値化することにより、２値化手段においてトライステートバッファに高度の電流駆動能力が要求されることがなくなり、２値化手段を実現するためのコストの増加が防止される。
【００２６】
（５）  （１）または（２）に記載の半導体集積回路の試験に適用される半導体集積回路の試験方法であって、
第１の階調電圧値を示すディジタル階調データと、第１の階調電圧値に対応する階調電圧用配線を第１の値にするとともに他の階調電圧用配線を第２の値にする２値化データと、を前記半導体集積回路に入力する工程と、
前記複数の出力端子のうち第１の値を出力すべき出力端子から第１の値が出力されているか否かに基づいて前記Ｄ／Ａコンバータの良否を判定する判定工程と、
を含むことを特徴とする。
【００２７】
この構成においては、入力される所定のディジタル階調データに応じて備えられた複数の階調電圧用配線から所定の階調電圧用配線を選択して出力端子と接続することにより各出力端子から所定の階調電圧を出力する半導体集積回路を良否を試験する際に、前記所定の階調電圧用配線の電圧値を他の階調電圧用配線と異なるようにして２値化させる２値化工程と、所定の階調電圧値を示す前記ディジタル階調データにより選択されるべき階調電圧用配線が選択されているか否かを検出して該半導体集積回路の良否を判定する判定工程と、を含むことから、該半導体集積回路の良否の判定がＤＣ電圧測定器等を用いることなく高速かつ低廉に行われる。
【００２８】
【発明の実施の形態】
以下、図を用いて、本発明の半導体集積回路、半導体集積回路の試験装置、及び半導体集積回路の試験方法を説明する。
【００２９】
図３は、本発明の液晶駆動用半導体集積回路１の構成を示している。液晶駆動用半導体集積回路１は、内側にＤ／Ａコンバータ回路（以下、ＤＡＣ回路という。）２、階調電圧用オペアンプ３、２値化制御レジスタ４、２値出力バッファ６、ポインタ用シフトレジスタ１３、ラッチ回路１４、及び基準電源補正回路１８を備えている。また、外側に所定の信号等を入出力する端子として、クロック入力端子１１、階調データ入力端子１２、ＬＯＡＤ信号入力端子１５、第１のＴＥＳＴ端子５ａ、第２のＴＥＳＴ端子５ｂ、オペアンプ電源制御端子１７、及び出力端子１０を備えている。
【００３０】
ここで、クロック入力端子１１には、本発明の処理・動作の基準となる所定のクロック信号が入力される。階調データ入力端子１２は、ｘ個設けられており、階調電圧数ｍ個に対してｍ＝２x となる。よって、ｘ個の階調データ入力端子１２により液晶の各画素が表示すべき階調に応じたｍ階調の電圧値のうちのいずれかの階調電圧値を示すディジタル階調データが入力される。
【００３１】
ＬＯＡＤ信号入力端子１５には、各ラッチ回路１４から各ＤＡＣ回路２へデータを出力すべきタイミングを示すデータＬＯＡＤ信号が入力される。第１のＴＥＳＴ端子５ａ及び第２のＴＥＳＴ端子５ｂには、液晶駆動用半導体集積回路１の試験を行う試験装置５０から液晶駆動用半導体集積回路１を試験する際に用いる所定の信号が入力される。
【００３２】
オペアンプ電源制御端子１７には、階調電圧用オペアンプ３の出力状態を制御する信号が入力される。出力端子１０からは、液晶ディスプレイの各画素に所定の階調電圧が出力される。、本実施形態の液晶駆動半導体集積回路１ではｎ画素分の出力端子１０が備えられている。
【００３３】
また、ＤＡＣ回路２は、階調データ入力端子１２に入力されるディジタル階調データを所定の電圧値に変換する。階調電圧用オペアンプ３は、液晶ディスプレイの各画素の階調数と同数設けられており、基準電源補正回路１８で生成された多段階の階調電圧をそれぞれ階調電圧用配線Ｌに供給する。
【００３４】
２値化制御レジスタ４は、液晶ディスプレイの各画素の階調数と同数、すなわち階調電圧用配線Ｌと同数だけ設けられており、各階調電圧用配線Ｌをハイレベル又はローレベルにする２値化データを格納する。２値出力バッファ６は、２値化制御レジスタ４から階調電圧用配線Ｌに対して出力される２値化データの出力タイミングを制御する。ポインタ用シフトレジスタ１３は、階調データ入力端子１２から入力されるディジタル階調データが格納されるべきラッチ回路１４を選択する。ラッチ回路１４は、ＤＡＣ回路２に供給すべきディジタル階調データを一時的に保持する。
【００３５】
この構成において、階調データ入力端子１２から液晶駆動半導体集積回路１に入力されるｎ画素分のディジタル階調データは、ポインタ用シフトレジスタ１３に格納されるべきラッチ回路が選択されて、ｎ個のラッチ回路１４のそれぞれに格納される。ラッチ回路１４に格納されたディジタル階調データは、ＬＯＡＤ信号入力端子１５から入力されるＤＡＣ回路２への出力タイミングを示すパルス信号の入力があると、ラッチ回路１４からＤＡＣ回路２に転送される。
【００３６】
ＤＡＣ回路２内では、ディジタル階調データの基づいてｍ本の階調電圧用配線Ｌのうちの１本を選択する。そして、液晶駆動半導体集積回路１において、各ＤＡＣ回路２の階調電圧用配線Ｌ上の信号が出力端子１０からの出力となることから、通常の使用状態では、各ＤＡＣ回路２において選択された階調電圧用配線Ｌの電圧値が、出力端子１０からの階調出力電圧の電圧値となる。
【００３７】
一方で、液晶駆動半導体集積回路１の試験をする試験状態では、オペアンプ電源制御用端子１７を使用して階調電圧用オペアンプ３を高抵抗出力状態に設定し、階調電圧用オペアンプ３と階調電圧用配線Ｌとを電気的に切断している。このため、この試験状態では、各階調電圧用配線Ｌに入力される後述の２値データがそのまま各出力端子１０から出力されることになる。
【００３８】
上述のように、第１のＴＥＳＴ端子５ａは、２値化制御レジスタ４に２値化データを記憶させるラッチパルスが入力される端子であり、第２のＴＥＳＴ端子５ｂは、２値出力バッファ６をアクティブ（ハイレベル出力状態又はローレベル出力状態）又は非アクティブ（高抵抗出力状態）に選択して設定する信号が入力される端子であるが、本発明は、この試験状態で第１のＴＥＳＴ端子５ａから入力される２値化データ及び第２のＴＥＳＴ端子５ｂから入力される２値化データ出力制御信号を用いて、液晶駆動半導体集積回路１のＤＡＣ回路２の動作を効果的に試験することを特徴とするものである。
【００３９】
図４は、本発明にかかる液晶駆動用半導体集積回路１の第１の実施形態の構成を示しており、図６は、第１の実施形態における液晶駆動用半導体集積回路１の試験を実施する場合のタイミングチャートである。
【００４０】
階調データ入力端子１２から入力されたディジタル階調データはクロック入力端子１１から入力されるクロック信号に対応してｎ個のラッチ回路１４に順次格納される。ｎ個のラッチ回路１４は、それぞれｎ本の出力端子１０から出力されるべき階調電圧に関するデータを記録するレジスタであり、クロック入力端子１２から入力されるｎ回のクロック入力信号により全出力端子１０の階調電圧のデータを格納することができる。
【００４１】
全出力端子１０のディジタル階調データをラッチ回路１４に格納後、ＬＯＡＤ信号入力端子１５からのパルス入力を受信すると、ラッチ回路１４に格納されたディジタル階調データはそれぞれのＤＡＣ回路２に転送される。
【００４２】
ＤＡＣ回路２は、ディジタル階調データに従ってｍ個のスイッチから構成されるスイッチのうちの１個のスイッチのみをオン状態にすることでｍ本の階調電圧用配線Ｌのうちの１本を選択して出力端子１０と接続する。このため、ディジタル階調データに対応した階調電圧が各出力端子１０から出力されることになる。
【００４３】
一方、階調電圧用オペアンプ３は、前記試験状態ではオペアンプ電源制御用端子１７を任意のレベルに固定することにより高抵抗出力状態に設定される。例えば、本実施形態の液晶駆動半導体集積回路１は、オペアンプ電源制御用端子１７をローレベルに設定したときに階調電圧用オペアンプ３が高抵抗状態になり、オペアンプ電源制御用端子１７ハイレベルに設定したときに階調電圧を出力するため、オペアンプ電源制御用端子１７をローレベルに固定し、階調電圧用オペアンプ３が各階調電圧用配線Ｌに階調電圧を出力しないようにしている。
【００４４】
オペアンプ電源制御端子１７を液晶駆動半導体集積回路１が内蔵していない場合でも、液晶駆動半導体集積回路１にオペアンプ電源制御用端子１７を追加することが可能であり、オペアンプ電源制御用端子１７を追加することにより液晶駆動半導体集積回路１の構成が特に複雑化することもない。
【００４５】
また、内部にオペアンプを高抵抗に制御可能なレジスタ又はフラグ等を追加して、これらのレジスタ又はフラグ等を使用することにより階調電圧用オペアンプ３の出力状態を制御するようにして、階調電圧用オペアンプ３の高抵抗出力状態の設定を行ってもよい。
【００４６】
すべての出力端子１０のディジタル階調データをＤＡＣ回路２に転送後、２値化制御レジスタ４ａに２値化データを格納する。２値化データは、半導体集積回路１の試験装置５０により生成され、階調データ入力端子１２から入力される。そして、この２値化データは、２値化制御レジスタ４ａに所定のクロック入力信号に対応して所定のタイミングで２値化制御レジスタ４ａに記憶される。
【００４７】
２値化制御レジスタ４ａへのデータ入力は、専用の２値化データ入力端子を液晶駆動用半導体集積回路１に追加して、この２値化データ入力端子を用いて入力するようにしてもよい。また、２値化制御レジスタ４ａの２値化データを記憶する際に用いるクロック入力信号として、ディジタル階調データのクロック入力端子１１から入力されるクロック信号を使用することもできる。このときは、ラッチ回路１４と２値化制御レジスタ４ａとを切り換えるための切換信号を入力する端子等を追加することにより、クロック入力端子１１を共有することができ、構成の簡略化を図ることができる。
【００４８】
上述のように、第２のＴＥＳＴ端子５ｂは、２値化制御レジスタ４ａに格納された２値化データの階調信号用配線への出力を制御する信号を入力する端子であり、第２のＴＥＳＴ端子５ｂをハイレベルに設定することによりトライステートバッファ６ａは、２値化制御レジスタ４ａに格納された２値化データに従って階調電圧用配線Ｌをハイレベル又はローレベルの２値の値にすることができる。このため、トライステートバッファ６ａから出力される２値化データとしての信号は、階調電圧用配線Ｌを通してＤＡＣ回路２に供給される。一方、このときに第２のＴＥＳＴ端子５ｂをローレベルに設定した場合は、トライステートバッファ６ａは高抵抗状態になるため、２値化制御レジスタ４ａの２値化データが階調電圧用配線ＬやＤＡＣ回路２に供給されることがない。
【００４９】
なお、多値の電圧レベルを階調電圧用オペアンプ３から発生させる通常の使用状態では、第２のＴＥＳＴ端子５ｂは、ローレベルに設定されているため、２値化制御レジスタ４ａの２値化データ等により、階調電圧用配線Ｌの階調電圧値が影響を受け、該階調電圧値に誤差が生じることを防止することができる。
【００５０】
ＤＡＣ回路２のテストを実施する一例として、半導体集積回路１の試験装置５０は、奇数番出力端子１０（１０ａ、１０ｃ等）に対応するラッチ回路１４に第１の階調電圧を選択する階調データを記憶させ、偶数番出力端子１０（１０ｂ、１０ｄ等）に対応するラッチ回路１４に第２の階調電圧を選択する階調データを記憶させる。この階調データをラッチ回路１４に記憶させた後、半導体集積回路１の試験装置５０は、ＬＯＡＤ信号入力端子１５に所定のタイミングで、パルス信号を入力することにより、該ディジタル階調データが所定のタイミングでラッチ回路１４からＤＡＣ回路２に転送されるようにしている。
【００５１】
該階調データを、ＤＡＣ回路２に転送後、２値化制御レジスタ４ａの第１のレジスタのみをハイレベルに設定して、他の（ｍ−１）個のレジスタをローレベルのデータに設定する２値化データを２値化制御レジスタ４ａに格納し、第１の階調電圧の階調電圧用配線Ｌのみをハイレベルに設定するとともに、他の（ｍ−１）本の階調電圧用配線Ｌをローレベルに設定する。
【００５２】
このとき、第２のＴＥＳＴ端子５ｂは、ハイレベルに設定し、階調電圧用オペアンプ３を高抵抗出力状態に設定しておく。これらの設定動作により、奇数番出力端子１０（１０ａ、１０ｃ等）からはハイレベルが出力され、偶数番出力端子１０（１０ｂ、１０ｄ等）からはローレベルが出力される。
【００５３】
次に、第２の階調電圧の階調電圧用配線Ｌのみをハイレベルに設定して、他の（ｍ−１）本の階調電圧用配線Ｌをローレベルに設定する２値化データを２値化制御レジスタ４ａに格納する。
【００５４】
このとき、２値化制御レジスタ４ａの  第２のレジスタにハイレベルのデータを格納して他の（ｍ−１）のレジスタにはローレベルのデータを格納する。これらの設定動作により、奇数番出力端子１０（１０ａ、１０ｃ等）からは、ローレベルが出力され、偶数番出力端子１０（１０ｂ、１０ｄ等）からはハイレベルが出力される。
【００５５】
この後、各出力端子１０から出力されるこれらの２値化データをディジタルコンパレータを用いたファンクションテスト機能を使用して試験を実施する。そして、階調データ入力端子１２からの全出力端子１０に対応するディジタル階調データの入力、ＬＯＡＤ信号入力端子１５からのＬＯＡＤ信号により階調データをＤＡＣ回路２へ転送、及び２値化制御レジスタ４ａの２値化データの書換、を順次繰り返すことで、液晶駆動半導体集積回路１内のＤＡＣ回路２が正常に動作しているか否かの試験が実施される。
【００５６】
ここで、ＤＣ電圧測定器で階調出力電圧を試験を実施した場合、セトリング時間が１ｍｓ〜３ｍｓかかるのに対して、ファンクションテスト機能を使用すれば１μｓ以下の試験レートで１回の出力を試験可能である。さらに、半導体集積回路１の試験装置５０のファンクションテスト機能を使用すれば、全出力端子１０の試験を同時に実行できることから、このファンクションテスト機能を使用して、試験を行うことにより短時間で液晶駆動半導体集積回路１の試験を実施することが可能となる。特に、様々な組み合わせのディジタル階調データをラッチ回路１４に書き込み試験を実施した場合においても試験に要する時間が大幅に増加しないため、ＤＡＣ回路２の単一縮退故障不良をスクリーニングするとき以外にも、長大な配線間干渉やデータ間干渉を考慮したテストパターン等の試験時に実行することが可能となる。
【００５７】
図５は、第２の実施形態として、２値化制御レジスタ４ｂの出力をクロック制御インバータで構成したトライステートバッファ６ｂを用いて階調電圧用配線Ｌに出力する構成を示している。２値化制御レジスタ４ｂの２値化データを階調出力用配線Ｌに出力する２値出力バッファ６は、高抵抗出力状態を実現できるトライステートバッファであればどのような構成であってもよい。
【００５８】
ここで、トライステートバッファ６ｂは、１本の階調電圧用配線Ｌに接続され、ハイレベル出力又はローレベル出力をＤＡＣ回路２を経由して出力端子から出力するが、この場合、トライステートバッファ６ｂの電流駆動能力が必要となる。１本の階調電圧用配線Ｌにおいては最大ｎ個のトランジスタが同時にＯＮ状態になることを想定して、トライステートバッファ６ｂは最大ｎ個のトランジスタを駆動してｎ本の出力端子から信号を出力させるだけの電流駆動能力が必要となるところ、電流駆動能力の高いトライステートバッファ６ｂはチップ面積を増加させ製造コストを増加させる原因になる。
【００５９】
そこで、第３の実施形態として出力制御手段を備えることにより、トライステートバッファ６ｂのチップ面積の増加等による製造コストの増加を防止することにしている。
【００６０】
図７は、本発明の第３の実施形態の構成を示しており、図８は、図７で示されるＤＡＣ回路の試験のタイミングチャートを示している。ここでは、出力制御手段として、ＤＡＣ回路２を２個以上の複数の出力端子群に分割し、被測定出力端子群以外の出力端子群に対応するＤＡＣ回路２のすべてのＳＷをオフにするとともに、被測定出力端子群に対応するＤＡＣ回路２においてのみディジタル階調データに対応する階調電圧用配線ＬのＳＷをオンに選択することができるようにしている。
【００６１】
このため、１本の階調電圧用配線Ｌにおいて同時にＯＮ状態になる可能性のあるトランジスタの最大数を減少することが可能であるため、トライステートバッファ６ｂに必要とされる電流駆動能力を低下させ、トライステートバッファ６ｂの低コスト化を図ることができる。
【００６２】
階調データＬＯＡＤ信号１５により階調データラッチ回路からＤＡＣ回路２内のＬＯＡＤレジスタ７にディジタル階調データが転送される。ＬＯＡＤレジスタ７に転送されたディジタル階調データは、階調データデコーダ回路８により６４個のＳＷのうちの１個のＳＷを選択する。
【００６３】
高抵抗制御レジスタ９は、４個の出力端子群に分割されたｎ本の出力端子のうちの１個の出力端子群のみを選択するレジスタである。例えば、高抵抗レジスタ９ａの出力をハイレベルに設定し、高抵抗制御レジスタ９ｂ〜９ｄの出力をローレベルに設定したとき、出力端子群１０Ａのみが階調電圧用配線Ｌ上の信号である２値化制御用レジスタ４ａの２値化データに対応した出力を行う。一方で、出力端子群１０Ｂ及び出力端子群１０Ｃ、出力端子群１０Ｄは高抵抗出力状態になるため、いかなる出力も行わない。
【００６４】
また、高抵抗制御レジスタ９ｃの出力をハイレベルに設定し、高抵抗制御レジスタ９ａ、９ｂ、９ｄの出力をローレベルに設定したときは出力端子群１０Ｃが階調電圧用配線Ｌ上の信号である２値化制御レジスタ４ａの２値化データに対応した出力を行う。
【００６５】
このようにして、ハイレベルに設定する高抵抗制御レジスタ９を順次切り換えていくことにより、それぞれの出力端子群１０Ａ、１０Ｂ、１０Ｃ又は１０Ｄの少なくとも１つを被試験対象として選択することができる。
【００６６】
上述のように、高抵抗出力状態に設定される出力端子１０に対応するＤＡＣ回路２において全ＳＷがオフ状態になるように設定されるが、この設定の動作は階調データデコーダ回路８に入力された高抵抗制御レジスタ９の出力信号により制御される。よって、この機能を利用してディジタル階調データをＬＯＡＤレジスタ７に転送した後、被出力端子群（１０Ａ〜１０Ｄ）を順次切り換えていくことで、１本の階調電圧用配線ＬでＯＮ状態になるＳＷの個数を最大ｎ／４個に低減することができる。このため、２値化制御レジスタ４ａの２値化データに対応した値を出力するトライステートバッファ６ａのトランジスタの電流駆動能力を低減することが可能となり、チップサイズの拡大及びコストの増加を抑制することができる。
【００６７】
なお、図７及び図８に示す出力制御手段では、出力端子群（１０Ａ〜１０Ｄ）を４分割しているが、出力端子群（１０Ａ〜１０Ｄ）は、トライステートバッファ６ａのトランジスタの電流駆動能力等に応じて任意の２個以上の出力端子群に分割することが可能である。被測定出力端子以外の出力端子を高抵抗出力状態に設定、被測定出力端子群のみをアクティブに制御する回路として高抵抗制御レジスタ９を使用したが、入力端子を設け被測定出力端子以外の出力端子を高抵抗出力状態に設定、被測定出力端子群のみをアクティブにする信号を入力することによっても、出力制御手段を実現することができる。
【００６８】
【発明の効果】
以上のように、この発明によれば、以下の効果を奏することができる。
【００６９】
（１）入力された画像データ等のディジタルデータに基づいて各出力端子毎に出力する半導体集積回路が備えるＤ／Ａコンバータの階調電圧用配線の電圧値を、所定の２値化データ及び２値化データ出力制御信号により所定のタイミングで２値化する２値化手段を備えたことから、Ｄ／Ａコンバータにおいて選択されるべき階調電圧用配線とその他の階調電圧用配線とを、所定のタイミングで互いに異なる２値化データに２値化するとともに、これに伴って該各出力端子からの出力も２値化することから、該半導体集積回路が検査される際にＤ／Ａコンバータ内部において該半導体集積回路に入力される前記ディジタルデータに対応した階調電圧用配線が選択されているか否かを、例えばディジタルコンパレータを用いたファンクション試験等の簡易な構成で高速に検出することができる。
【００７０】
（２）所定の２値化データ及び２値化データ出力制御信号に基づいて前記複数の階調電圧用配線の電圧値を所定のタイミングで２値化することにより半導体集積回路の出力端子からの前記出力を２値化する前記２値化手段を、段階的に多値の電圧を出力自在にするＤ／Ａコンバータの出力電圧源のオペアンプの出力を２値化する回路、前記２値化データを記憶するレジスタ、及び２値化データ出力制御信号に基づいて該レジスタに記憶される該２値化データの前記複数の階調電圧用配線への出力タイミングを制御するトライステートバッファを前記半導体集積回路に追加することによって実現できることから、半導体集積回路の回路構成の複雑化を抑制しつつ、低廉に本発明の２値化手段を備えることができる。
【００７１】
（３）入力される所定のディジタル階調データに応じて各出力端子から所定の階調電圧を出力するとともに、試験時においては所定の２値化データ及び２値化データ出力制御信号に基づいて各出力端子から所定のタイミングで２値化データを出力することが可能な半導体集積回路の試験装置が、所定の階調電圧値を示すディジタル階調データと、該所定の階調電圧値に対応する階調電圧用配線のみ他の階調電圧用配線と異なる値にする２値化データと、を前記半導体集積回路に入力するとともに、前記ディジタル階調データと該２値化データとの読取のタイミングを一致させ前記複数の出力端子のそれぞれから出力される該２値化された値に基づいて前記Ｄ／Ａコンバータの良否を判定する判定手段を備えていることから、この半導体集積回路の試験装置にＤＣ電圧測定器等を備えさせる必要がなくなり試験装置自体の構成を簡潔にすることができるとともに、高速に前記半導体集積の試験を行うことができる。
【００７２】
（４）試験装置が被試験対象である半導体集積回路に備えられた複数の出力端子を所定の数の出力端子群に分けて各出力端子群毎の階調出力電圧の判定を行う出力制御手段を備えたことから、例えばすべての出力端子に対応してすべての階調電圧用配線を２値化することにより、２値化手段においてトライステートバッファに高度の電流駆動能力が要求される等を防止でき、２値化手段を実現するためのコストの増加を防止することができる。
【００７３】
（５）入力される所定のディジタル階調データに応じて備えられた複数の階調電圧用配線から所定の階調電圧用配線を選択して出力端子と接続することにより各出力端子から所定の階調電圧を出力する半導体集積回路を良否を試験する際に、前記所定の階調電圧用配線の電圧値を他の階調電圧用配線と異なるようにして２値化させる２値化工程と、所定の階調電圧値を示す前記ディジタル階調データにより選択されるべき階調電圧用配線が選択されているか否かを検出して該半導体集積回路の良否を判定する判定工程と、を含むことから、該半導体集積回路の良否の判定をＤＣ電圧測定器等を用いることなく高速かつ低廉に行うことができる。
【００７４】
よって、簡易な構成で高速かつ低廉に半導体集積回路の良否を判定することが可能な半導体集積回路、半導体集積回路の試験装置、及び半導体集積回路の試験方法を提供することができる。
【図面の簡単な説明】
【図１】液晶駆動用半導体集積回路の基本的構成を示す図である。
【図２】従来の半導体集積回路試験装置の構成を示す図である。
【図３】本発明の液晶駆動用半導体集積回路の構成を示す図である。
【図４】第１の実施形態における液晶駆動用半導体集積回路の構成を示す図である。
【図５】第２の実施形態における液晶駆動用半導体集積回路の構成を示す図である。
【図６】本発明の動作を示すタイミングチャートである。
【図７】第３の実施形態における液晶駆動用半導体集積回路の構成を示す図である。
【図８】第３の実施形態における動作を示すタイミングチャートである。
【符号の説明】
１−液晶駆動半導体集積回路
２−ＤＡＣ回路
３−階調電圧用オペアンプ
４−２値化制御レジスタ
５−ＴＥＳＴ端子
６（６ａ、６ｂ）−２値出力バッファ
７−ＬＯＡＤレジスタ
８−階調データデコーダ回路
９−高抵抗制御レジスタ
１０−階調電圧出力端子
１１−クロック入力端子
１２−階調データ入力端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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