(57)【特許請求の範囲】
【請求項１】
デバイス形成領域がＮ型のＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板中に、ソース電極に接触する高濃度のＮ型層及びＰ型層と、前記高濃度のＮ型層に接触するゲート絶縁膜／ゲート電極と、前記ゲート電極に接触するフィールド酸化膜を介して横方向に配置されたドレイン電極に接する高濃度のＮ型層と、前記ソース電極に接触する高濃度のＮ型層とＰ型層及び前記ゲート酸化膜に接触するＰ型の半導体層（ｐ−ｂｏｄｙ層）を持つＮ型チャネル絶縁ゲート型電界効果トランジスタにおいて、
該Ｎ型チャネル絶縁ゲート型電界効果トランジスタが、前記ドレイン電極に接触する高濃度Ｎ型層に接触するフィールド酸化膜端と、前記ソース電極に接触する高濃度Ｎ型層に接触する前記ゲート電極とゲート酸化膜端間の距離をソース−ドレイン間距離と定義したとき、前記ドレイン電極に接触する高濃度Ｎ型層に接触し、前記フィールド酸化膜に接触するＳｉ基板中より埋め込み酸化膜界面に渡ってｐ−ｂｏｄｙ層と前記ドレイン電極との間で、前記ｐ−ｂｏｄｙ層に接触するＮ型層よりも濃度の高いＮ型層を前記ソース−ドレイン間距離の９５％以内の領域に渡って有することを特徴とする半導体装置。
【請求項２】
デバイス形成領域がＮ型のＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板中に、コレクタ電極と、フィールド酸化膜を介して設置されたエミッタ電極及びベース電極を有し、前記コレクタ電極に接触する高濃度Ｎ型層及び前記エミッタ電極に接触する高濃度Ｎ型層、前記ベース電極に接触する高濃度Ｐ型層を有し、前記エミッタ電極に接触する高濃度Ｎ型層と前記ベース電極に接触する高濃度Ｐ型層に接触するＰ型のベース領域を有するＮＰＮ型のバイポーラトランジスタにおいて、
該ＮＰＮ型のバイポーラトランジスタが、前記コレクタ電極に接触する高濃度Ｎ型層に接触するフィールド酸化膜端と前記Ｐ型のベース領域に接触するフィールド酸化膜端との距離をコレクタ−ベース間距離と定義したとき、前記コレクタ電極に接触する高濃度Ｎ型層に接触し、前記フィールド酸化膜に接触するＳｉ基板中より埋め込み酸化膜界面に渡って前記Ｐ型のベース領域と前記コレクタ電極との間で、前記Ｐ型のベース領域に接触するＮ型層よりも濃度の高いＮ型層を前記コレクタ−ベース間距離の９５％以内の領域に渡って有することを特徴とする半導体装置。
【請求項３】
デバイス形成領域がＮ型のＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板中に、ソース電極に接触する高濃度のＮ型層及びＰ型層と、前記高濃度のＰ型層に接触するゲート絶縁膜／ゲート電極と、前記ゲート電極に接触するフィールド酸化膜を介して横方向に配置されたドレイン電極に接する高濃度のＰ型層と、前記ソース電極に接触する高濃度のＮ型層とＰ型層及び前記ゲート酸化膜に接触するＮ型の半導体層（ｎ−ｂｏｄｙ層）を持ち、前記ゲート酸化膜に接触し、前記ドレイン電極に接触するまでフィールド酸化膜下にＰ型層を有するＰ型チャネル絶縁ゲート型電界効果トランジスタにおいて、
該Ｐ型チャネル絶縁ゲート型電界効果トランジスタが、前記ｎ−ｂｏｄｙ層直下の領域で埋め込み酸化膜に接触する領域にのみ濃度が３×１０１６／ｃｍ３以上１×１０２２／ｃｍ３以下でＮ型層を有することを特徴とする半導体装置。
【請求項４】
請求項１において、少なくとも前記ドレイン電極に接触する高濃度Ｎ型層の直下の領域で埋め込み酸化膜に接触するＮ型層を有し、該Ｎ型層の濃度が３×１０１６／ｃｍ３以上１×１０２２／ｃｍ３以下であることを特徴とする半導体装置。
【請求項５】
請求項２において、少なくとも前記コレクタ電極に接触する高濃度Ｎ型層の直下の領域で埋め込み酸化膜に接触するＮ型層を有し、該Ｎ型層の濃度が３×１０１６／ｃｍ３以上１×１０２２／ｃｍ３以下であることを特徴とする半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置に係り、特に、ＳＯＩ基板上に形成された絶縁ゲート型電界効果トランジスタ及びバイポーラトランジスタに関する。
【０００２】
【従来の技術】
シリコン基板上に絶縁膜を介して形成されたシリコン基板を備えるいわゆるＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板上に形成される高耐圧デバイスは、その耐圧クラスによってデバイスの形成される活性領域であるＳｉ層の厚さ及び埋め込み絶縁膜の厚さを決定する。ここでいう耐圧とは、Ｎ型チャネル絶縁ゲート型電界効果トランジスタにおいては、岩崎通信社製のカーブトレーサーＴＴ−５０８を用いて該電界効果トランジスタのゲート幅が５０[μｍ]のとき、ソース電極及びゲート電極、さらにはデバイスが形成されているＳＯＩ基板の裏面を接地電位（０[Ｖ]）とし、ドレイン電極に電圧を印加したときに、ドレイン電極に流れる電流が１０[μＡ]となるときのドレイン電極に印加した電圧と定義する。また、Ｐ型チャネル絶縁ゲート型電界効果トランジスタにおいては、前述のカーブトレーサーを用いて該電界効果トランジスタのゲート幅が５０[μｍ]のとき、ドレイン電極とＳＯＩ基板裏面を接地電位（０［Ｖ］）とし、ゲート電極とソース電極に同時に電圧を印加したときに、ソース電極に流れる電流が１０[μＡ]となったときのソース電極またはゲート電極に印加した電圧と定義する。また、ＮＰＮ型のバイポーラトランジスタにおいては、前述のカーブトレーサーを用いて該バイポーラトランジスタのエミッタ長が５０[μｍ]のとき、ベース電極をオープン状態にエミッタ電極とＳＯＩ基板裏面を接地電位とし、コレクタ電極に電圧を印加したときに、コレクタ電極に流れる電流が１０[μＡ]になったときのコレクタ電極に印加した電圧、いわゆるＢＶｃｅｏを耐圧として定義する。また、ＰＮＰ型のバイポーラトランジスタにおいては、前述のカーブトレーサーを用いてコレクタ電極とＳＯＩ基板裏面を接地電位に、ベース電極はオープン状態のとき、エミッタ電極に電圧を印加したときにエミッタ電極に流れる電流が１０[μＡ]になったときのエミッタ電極に印加した電圧、いわゆるＢＶｃｅｏを耐圧と定義する。
ここで、Ｓｉ層の厚さが厚ければ厚いほど、また、埋め込み絶縁膜の厚さが厚ければ厚いほど耐圧が高いデバイスを作成することができる。ところが、埋め込み絶縁膜を厚くすると、デバイス形成のプロセスにおいてウエハの反りが大きくなり、最終的にデバイス完成までプロセスを進行できないということが起こる。また、ウエハ径が大きくなればなるほど、その現象は顕著となる。一般に、６インチや８インチ、１２インチ等の径でのウエハは、埋め込み絶縁膜は現在シリコン酸化膜が多くの場合用いられているが、その最大膜厚は３μｍ程度と考えられている。そのため、高耐圧のデバイスを作成する場合には活性領域のＳｉ層の厚さを厚くする必要がある。ところが、Ｓｉ層の厚さを厚くすると、デバイス領域の分離のために形成する分離溝であるトレンチ溝形成の時間がかかることになり、スループットが落ち、コスト面で問題となるばかりでなく、深い溝を完全に垂直に、また、その溝を空孔なしで絶縁膜を埋め込むことが困難になる。
【０００３】
図２に、デバイス形成領域がＮ型であるＳＯＩ基板を用いた耐圧クラスが２０Ｖ以上６００Ｖ程度以下の高耐圧Ｎ型チャネルＭＯＳ電界効果トランジスタ及び高耐圧ＮＰＮ型バイポーラトランジスタの構造を示す。
（ａ）に示したのは、Ｎ型チャネルＭＯＳ電界効果トランジスタである。埋め込み絶縁膜１０３を介して形成されたＮ型の領域１０１中を有するＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）中に、ソース電極２０１に接触する高濃度のＮ型層４０２及びＰ型層４０１と、該高濃度のＮ型層に接触するゲート絶縁膜３０１／ゲート電極３０２と、前記ゲート電極に接触するフィールド酸化膜２０４を介して横方向に配置されたドレイン電極２０２に接する高濃度のＮ型層４０３と、前記ソース電極に接触する高濃度のＮ型層とＰ型層及び前記ゲート酸化膜に接触するＰ型の半導体層（ｐ−ｂｏｄｙ層）４０４を持つ。ここで、ｐ−ｂｏｄｙ層とドレイン電極に挟まれた領域（ドレイン領域）は、通常Ｎ型基板そのままを用いるか、例えばリンなどをイオン注入・拡散させることにより濃度を調節することもある。（以下、基板に対してリンなどをイオン注入・拡散した場合のＮ型層をＷＥＬＬと呼び、また、その濃度をＷＥＬＬ濃度と呼ぶ。）
また、図２（ｂ）に示したのは、ＮＰＮ型バイポーラトランジスタである。埋め込み絶縁膜１０３を介して形成されたＮ型の領域１０１中を有するＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）中に、コレクタ電極２０５と、フィールド酸化膜２０４を介して設置されたエミッタ電極２０７及びベース電極２０６を有し、コレクタ電極に接触する高濃度Ｎ型層４１１及びエミッタ電極に接触する高濃度Ｎ型層４１３、ベース電極に接触する高濃度Ｐ型層４１２を有し、前記エミッタ電極に接触する高濃度Ｎ型層と前記ベース電極に接触する高濃度Ｐ型層に接触するＰ型のベース領域４１４を有する。ここで、Ｐ型ベース領域とコレクタ電極に挟まれた領域（コレクタ領域）は、通常Ｎ型基板そのまま、または、ＷＥＬＬを形成する。また、ＮＰＮ型バイポーラトランジスタは、通常埋め込み絶縁膜に接触するように高濃度Ｎ型層を有するいわゆる縦形構造となるが、本発明では、Ｓｉ層の厚さを薄くするためになされた発明であり、薄くなった場合高濃度Ｎ型層が存在すると、高耐圧が得られないため、従来の縦形構造のものから単純に埋め込み絶縁膜に接触する高濃度Ｎ型層を除いた横形構造のものを従来構造とした。
【０００４】
ここで、耐圧が決まるメカニズムについて説明する。図２（ａ）に示したＮ型チャネルＭＯＳ電界効果トランジスタの場合、ドレイン電極に電圧を印加すると、ｐ−ｂｏｄｙ層とＮ型基板間に形成された空乏層が広がっていくとともに、ドレイン電極下の埋め込み絶縁膜近傍からも空乏層が広がっていく。ドレイン−ソース間距離が短い場合には、ｐ−ｂｏｄｙ層とＮ型基板間に形成された空乏層の方がはやく電界が高くなり、ドレイン−ソース間距離が長くなると、ｐ−ｂｏｄｙ層とＮ型基板間の空乏層は十分に広がることができるため、埋め込み絶縁膜側からの空乏層に形成される電界の方がはやく高くなる。ドレイン−ソース間距離の長さに関しては、基板濃度も影響し、基板濃度が高くなると、ドレイン−ソース間距離をいくら広げても、ｐ−ｂｏｄｙ層とＮ型基板間に形成される空乏層が十分広がることができず、ｐ−ｂｏｄｙ層とＮ型基板間の空乏層で耐圧が決定する。しかし、あるＳｉ層厚と埋め込み絶縁膜厚で最大の耐圧値が得られるのは、埋め込み絶縁膜側からの空乏層の広がりで耐圧が決定するような基板濃度を選択すれば、耐圧を最大にすることができる。
図２（ｂ）に示したＮＰＮ型バイポーラトランジスタの場合でも、Ｎ型チャネルＭＯＳ電界効果トランジスタと同様で、Ｐ型ベース層とＮ型基板間に形成された空乏層による電界と、コレクタ電極直下に形成される埋め込み絶縁膜側から広がる空乏層による電界のどちらかにより耐圧が決定する。ＮＰＮ型バイポーラトランジスタの場合も同様に、埋め込み絶縁膜側からの空乏層の広がりで耐圧が決定するように基板濃度を選択すれば、耐圧を最大にすることができる。
例えば、Ｓｉ層厚が１．５［μｍ］、埋め込み絶縁膜としてシリコン酸化膜を用い、その厚さが３．０［μｍ］のＳＯＩ基板上に従来構造のＮ型チャネルＭＯＳ電界効果トランジスタを形成した場合、計算機シミュレーションの結果によるとその耐圧は２７５Ｖであり、３００Ｖの耐圧を達成することは不可能となる。そのため、耐圧３００ＶのＮ型チャネルＭＯＳ電界効果トランジスタを得ようとした場合には、Ｓｉ層の厚さを厚くするか、埋め込み酸化膜の厚さを厚くするしか方法がない。
ところが、例えば８インチＳＯＩ基板の場合には、埋め込み酸化膜の厚さが３．０［μｍ］を超えると、デバイス作成中にウエハの反りが大きくなり、デバイスを完成することはできない。
また、３．０［μｍ］の場合でも、ウエハ購入時などにＳＯＩ基板のデバイス形成領域でない面に２膜厚が２．０μｍ以上の厚い酸化膜をつけておき、ウエハの初期状態での反りを低減しておくとともに、デバイス形成中においてもその酸化膜がなるべく薄くならないよう注意を払う必要があり、埋め込み酸化膜は薄くすることが望まれる。一方、Ｓｉ層の厚さを厚くすると、素子分離溝であるトレンチ溝形成の際に時間が余計かかることとになり、スループットが落ちるとともに、垂直に深い溝を形成すること及びその溝に絶縁膜を空孔なく埋め込むことが困難となるため、Ｓｉ層も薄くすることが望まれる。
【０００５】
【発明が解決しようとする課題】
そこで、本発明の課題は、上記問題点を考慮してなされたものであり、デバイス活性領域であるＳｉ層の厚さを厚くすることなく、耐圧クラスを上げる絶縁ゲート型電界効果トランジスタ及びバイポーラトランジスタからなる半導体装置を提供することにある。
【０００６】
【課題を解決するための手段】
ここで、ＳＯＩ基板上のデバイスの耐圧クラスを上げる試みは、特開平８−１８１３２１号公報に見られるように、埋め込み絶縁膜近傍にＮ型の高濃度層を作成し、耐圧向上を狙った発明がある。しかし、本発明で想定しているようなＳｉ層厚が２μｍ程度以下と薄いＳＯＩ基板上のデバイスでは、例えば図２（ａ）に示したＮ型チャネルＭＯＳ電界効果トランジスタを例にとると、ｐ−ｂｏｄｙ層とＮ型基板間の空乏層が埋め込み酸化膜近傍のＮ型高濃度層と接触するため、耐圧の向上は見られないどころか劣化する。同様に、図２（ｂ）に示したＮＰＮ型バイポーラトランジスタでも、ｐ−ｂａｓｅ層とＮ型基板間の空乏層が埋め込み酸化膜近傍のＮ型高濃度層と接触するため、耐圧の向上は見られないどころか劣化する。
また、米国特許５，６４０，０４０号の図１５７には、カソード電極下にＮ層を形成することで耐圧向上を狙った発明がある。しかし、本発明で想定しているようなＳｉ層厚が１．５μｍ、埋め込み酸化膜厚３．０μｍというＳＯＩ基板上において、この米国特許の構造では耐圧３００Ｖは達成できない。
【０００７】
そこで、上記課題を解決するために、本発明は、その第一の発明として、Ｎ型チャネルＭＯＳ電界効果トランジスタでは、ソース領域端とドレイン領域端間の距離の９５％以下を占める領域に渡ってドレイン電極に接触する高濃度Ｎ型層に接触し、ソース電極に接触する高濃度Ｎ型層に向かって連続であるｐ−ｂｏｄｙ層に接触する部分の濃度よりも濃いＮ型領域を設けたことを特徴とする。ここで、ソース領域端とは、ソース電極に接触する高濃度Ｎ型層に接触するゲート酸化膜端と定義し、また、ドレイン領域端とは、ドレイン電極に接触する高濃度Ｎ型層に接触するフィールド酸化膜端と定義する。
また、ＮＰＮ型バイポーラトランジスタでは、コレクタ領域端とベース領域端間の距離の９５％以下を占める領域に渡ってコレクタ電極に接触する高濃度Ｎ型層に接触し、ベース領域に向かって連続でＰ型のベース領域に接触する部分よりも濃度の濃いＮ型領域を設けたことを特徴とする。ここで、コレクタ領域端とはコレクタ電極に接触する高濃度Ｎ型層に接触するフィールド酸化膜端と定義し、ベース領域端とはベース領域に接触するフィールド酸化膜端と定義する。
【０００８】
デバイス形成領域がＮ型であるＳＯＩ基板上のデバイスの耐圧が決定するメカニズムは、上述したようにＮ型チャネルＭＯＳ電界効果トランジスタを例にすると、ｐ−ｂｏｄｙ層と基板間に形成される空乏層の広がりによる電界によって耐圧が決定する場合と、埋め込み絶縁膜側からの空乏層の広がりによる電界によって耐圧が決定する場合のどちらかによる。その耐圧の違いを決めているのが基板濃度（ＷＥＬＬ濃度）である。すなわち、基板濃度が低い場合には、ｐ−ｂｏｄｙ層とＮ型基板間に形成される空乏層は十分に広がることができるため、この空乏層内での電界上昇よりも埋め込み酸化膜側からの空乏層内の電界上昇の方が先に臨界電圧を迎える。ところが、基板濃度が高くなると、ｐ−ｂｏｄｙ層とＮ型基板間に形成される空乏層が十分に広がることができなくなり、電界上昇は埋め込み絶縁膜側からの空乏層内の電界と比較して早く臨界電圧を迎える。
ところが、耐圧値に近い電圧が印加されているときには、例えば図２（ａ）に示したＮ型チャネルＭＯＳ電界効果トランジスタの場合には、そのｐ−ｂｏｄｙ層を除いたＮ型層部分は、完全に空乏化しているため、一つの容量とみなすことができる。その容量値をＣsiとする。また、埋め込み絶縁膜も当然容量を持っていて多くの場合シリコン酸化膜が用いられているが、その容量値をＣoxとすると、耐圧値に近い電圧が印加されている状態では、容量ＣsiとＣoxの直列接続とモデル化することができる。また、埋め込み酸化膜の下にある支持基板も通常容量をもつが、本発明で引用される計算機シミュレーションでは、支持基板を完全な導体として近似化し、埋め込み酸化膜に接触する支持基板界面の電位が接地電位となるようにモデル化されているため、ここでのモデル化においてもその容量値は無視している。ここで、ドレイン電極に電圧Ｖが印加された状態では、その容量比ＣsiとＣoxによって、印加電圧Ｖはシリコン基板部分と埋め込み酸化膜部分で分圧される。ここで、ドレイン電極に電圧Ｖが印加されたときの埋め込み酸化膜にかかる電圧は、（Ｃsi×Ｖ）/（Ｃsi＋Ｃox）表現できる。すなわち、Ｃsiを大きくした方が埋め込み酸化膜にかかる電圧を大きくすることができ、その結果、シリコン基板部分にかかる電圧はその分小さくなるので、耐圧としては向上する。Ｃsiを大きくする、すなわち基板濃度を高くした方が埋め込み酸化膜にかかる電圧を大きくすることができるため、耐圧は向上する。
しかし、基板濃度を高くしすぎると、ｐ−ｂｏｄｙ層とＮ型基板間に形成される空乏層が十分に広がることができなくなるため、ｐ−ｂｏｄｙ層とＮ型基板間に形成される空乏層で耐圧が決定してしまい、耐圧は向上しなくなるどころか劣化する。したがって、ｐ−ｂｏｄｙ層とＮ型基板間に形成される空乏層を十分に広げることができるならば、基板濃度を高めた方がより高い耐圧を得ることができる。そこで、ｐ−ｂｏｄｙ層とＮ型基板間に形成される空乏層を十分に広げながら、かつ、埋め込み酸化膜にかかる電圧を高くする、すなわち、基板濃度を高くすることができれば、Ｓｉ層の厚さを厚くしなくても耐圧クラスを上げることができるのである。
本発明の第一の特徴は、ｐ−ｂｏｄｙ層とＮ型基板間に空乏層が形成される領域の基板濃度は低くし、それ以外の領域の濃度を基板濃度より高くしたことにより、ｐ−ｂｏｄｙ層とＮ型基板間の空乏層の広がりで耐圧を決定せず、埋め込み酸化膜側からの空乏層の広がりで耐圧を決定するようにしたことにある。これにより、従来構造に対して、ｐ−ｂｏｄｙ層近傍以外の基板濃度は高くすることができる。したがって、埋め込み酸化膜で支える電圧は高くなり、結果として耐圧向上につながる。
【０００９】
図３には、Ｓｉ層の厚さが１．５μｍ、埋め込み酸化膜の厚さが０．５μｍのＳＯＩ基板上に形成されたＮＰＮ型バイポーラトランジスタにおいて、本発明構造で形成されるＮ型層の割合をコレクタ−ベース間距離に対して変化させたときの耐圧を基板濃度が５×１０１５／ｃｍ３の例について示している。本発明の特徴である基板濃度よりも高いＮ型層のはじまりの場所はコレクタ端である。従来のＮＰＮ型トランジスタの構造では、計算機シミュレーションによれば、基板濃度が５×１０１５／ｃｍ３のときには、耐圧は９５［Ｖ］である。本発明をこの基板濃度が５×１０１５／ｃｍ３でのＮＰＮ型バイポーラトランジスタに適用した場合には、エミッタ−ベース間距離に対して０％を超える、すなわち少しの領域でも基板濃度よりも高い濃度のＮ型領域があれば、効果が現れ、その効果は最大で約３０Ｖ程度の耐圧向上をもたらし、耐圧は最大で１２５Ｖまでになる。この効果は、コレクタ−ベース間距離に対して基板濃度よりも高いＮ型層の割合が９５％以下まで効果が現れている。
【００１０】
また、本発明は、その第二の発明として、Ｎ型チャネルＭＯＳ電界効果トランジスタの場合には、ドレイン電極下の埋め込み絶縁膜に接触するＮ型層の濃度を３×１０１６／ｃｍ３以上１×１０２２／ｃｍ３以下に、また、ＮＰＮ型バイポーラトランジスタの場合には、コレクタ電極下の埋め込み絶縁膜に接触するＮ型層の濃度を３×１０１６／ｃｍ３以上１×１０２２／ｃｍ３以下にすることを特徴とする。
【００１１】
これにより、Ｎ型チャネルＭＯＳ電界効果トランジスタの場合には、ドレイン電極下の埋め込み絶縁膜側からの空乏層が広がらず、ドレイン電極下ではドレイン電極に印加された電圧は全て埋め込み絶縁膜で支えることとなる。この結果、従来構造と比較して耐圧が向上する。なお、上記３×１０１６／ｃｍ３以上１×１０２２／ｃｍ３以下にするＮ型層にはリンやヒ素が適しており、この濃度の同定にはＣＡＭＥＣＡ社製二次イオン質量分析計（ＳＩＭＳ）ＩＭＳ−６Ｆを用いて一次イオンとしてＣｓ＋を使用するものとする。
以後、本発明の特徴を示すのに濃度を表現する場合が多々あるが、ある場所の濃度の同定には上述ＳＩＭＳ装置を使用するものとする。
【００１２】
一方、デバイス形成領域がＮ型であるＳＯＩ基板上に形成されたＰ型チャネルＭＯＳ電界効果トランジスタでも、本発明の第二の発明と同じ効果がある。すなわち、Ｐ型チャネルＭＯＳ電界効果トランジスタでは、通常ソース電極に電圧を印加する。そのため、ソース電極下の埋め込み絶縁膜近傍から空乏層が広がっていき、ここで耐圧が決定するときが耐圧は最大値をとる。したがって、ここに濃度が３×１０１６／ｃｍ３以上１×１０２２／ｃｍ３以下になるようなＮ型層を作っておけば、ソース電極下の埋め込み絶縁膜近傍からは空乏化しないため、埋め込み絶縁膜に印加した電圧の全てがかかるため、耐圧は向上する。
また、ＰＮＰバイポーラトランジスタでも同様に、ベース領域の下に濃度が３×１０１６／ｃｍ３以上１×１０２２／ｃｍ３以下となるようなＮ型層を作っておけば耐圧は向上する。
【００１３】
また、Ｎ型チャネルＭＯＳ電界効果トランジスタでは、第一の発明であるソース−ドレイン間距離の９５％に相当する領域を基板濃度よりも高いＮ型領域とする発明と、第二の発明であるドレイン電極下の埋め込み絶縁膜に接触するＮ型層の濃度を３×１０１６／ｃｍ３以上１×１０２２／ｃｍ３以下にする発明を組み合わせることは当然可能であり、耐圧はさらに向上する。当然、ＮＰＮ型バイポーラトランジスタについても同様のことが成り立つ。
この第一、第二の発明を組み合わせることにより、計算機シミュレーションによれば、Ｓｉ層厚＝１．５μｍ、埋め込み酸化膜厚＝３．０μｍ上に形成したＮ型チャネルＭＯＳ電界効果トランジスタにおいて耐圧３４０Ｖの結果を得たことを付記しておく。
また、この説明ではＳｉ層厚＝１．５μｍ、埋め込み酸化膜厚＝０．５μｍ、３．０μｍの例において耐圧向上の効果が現れることを示したが、当然のことながら、Ｓｉ層厚は１．５μｍに関わらずそれより厚くても薄くても、また、同様に埋め込み酸化膜厚に関してもどのような厚さにしても耐圧向上の効果が得られることは言うまでもない。
【００１４】
【発明の実施の形態】
以下、本発明の半導体装置としての実施形態を図１、図４〜図１０を用いて説明し、また、その製造方法に関しての実施形態を図１１〜図１４を用いて説明し、また、本発明の適用例に関して図１５〜図１７を用いて説明する。
まず、図１は、本発明の半導体装置としての第１の実施形態を示し、Ｎ型チャネルＭＯＳ電界効果トランジスタの断面構造図である。デバイス形成領域がＮ型であるＳＯＩ基板上１０１に、ソース電極２０１とフィールド酸化膜２０４を介して横方向に配置されたドレイン電極２０２及びゲート電極３０２を有し、ゲート電極３０２に接触するゲート酸化膜３０１、ソース電極２０１に接触する高濃度Ｐ型層４０１及びソース電極２０１とゲート酸化膜３０１に接触する高濃度Ｎ型層４０２、ドレイン電極２０２に接触する高濃度Ｎ型層４０３、高濃度Ｐ型層４０１と高濃度Ｎ型層４０２及びゲート酸化膜３０１に接触するＰ型層（ｐ−ｂｏｄｙ層）４０４を有するＮ型チャネルＭＯＳ電界効果トランジスタにおいて、ドレイン電極２０２に接触する高濃度Ｎ型層４０３に接触するフィールド酸化膜端とゲート電極３０２、ゲート絶縁膜３０１端との距離５１０の９５％以内に相当する領域をｐ−ｂｏｄｙ層に接触するドレイン領域よりも濃度の濃いＮ型層５０１が占めていることを特徴とする。
従来のデバイス形成領域であるＳｉ層の厚さが２μｍ程度よりも薄いＳＯＩ基板上に形成されたＮ型チャネルＭＯＳ電界効果トランジスタは、基板濃度（ＷＥＬＬ濃度）が１×１０１５／ｃｍ３〜１×１０１６／ｃｍ３のとき、耐圧は最大値となり、これより濃度を上げると、ｐ−ｂｏｄｙ層４０４とＮ型基板１０１間に形成される空乏層の電界の方が早く上昇してしまい、耐圧の値としては悪くなる。基板濃度に範囲があるのは、Ｓｉ層の厚さにより耐圧が大きくなる基板濃度が変化するからである。例えば、ＳＯＩ基板においてデバイス形成領域であるＳｉ層の厚さが１．５μｍ、埋め込み酸化膜層の厚さが０．５μｍの場合、デバイスシミュレーション計算によると、基板濃度が１×１０１６／ｃｍ３以下では、ｐ−ｂｏｄｙ層−Ｎ型基板間空乏層は十分広がることができる。したがって、本実施形態で示したＮ型チャネルＭＯＳ電界効果トランジスタでは、ｐ−ｂｏｄｙ層と接触するＮ型層の部分の濃度を１×１０１６／ｃｍ３以下にすれば、ｐ−ｂｏｄｙ層との間に形成される空乏層は十分広がることができる。このとき、Ｎ型層５０１の濃度は、ｐ−ｂｏｄｙ層と接触するＮ型層の部分の濃度より高くしておけば、その効果を得ることはでき、従来のものよりも多くの電圧を埋め込み酸化膜にかけることができ、耐圧としても向上する。Ｎ型層５０１の濃度の上限は、１×１０１７／ｃｍ３程度である。
【００１５】
図４は、本発明の半導体装置としての第２の実施形態を示し、ＮＰＮ型のバイポーラトランジスタの断面構造図である。デバイス形成領域がＮ型であるＳＯＩ基板上１０１に、コレクタ電極２０５とフィールド酸化膜２０４を介して横方向に配置されたベース電極２０６及びエミッタ電極２０７を有し、コレクタ電極２０５に接触する高濃度Ｎ型層４１１及びベース電極２０６に接触する高濃度Ｐ型層４１２とエミッタ電極２０７に接触する高濃度Ｎ型層４１３、高濃度Ｐ型層４１２と高濃度Ｎ型層４１３に接触するＰ型ベース層４１４を有するＮＰＮ型バイポーラトランジスタにおいて、コレクタ電極２０５に接触する高濃度Ｎ型層４１１に接触するフィールド酸化膜端とＰ型ベース層に接触するフィールド酸化膜端との距離５１１の９５％以内に相当する領域をｐ−ｂａｓｅ層に接触するコレクタ領域よりも濃度の濃いＮ型層５０１が占めていることを特徴とする。
従来のデバイス形成領域であるＳｉ層の厚さが２μｍ程度よりも薄いＳＯＩ基板上に形成されたＮＰＮ型バイポーラトランジスタは、基板濃度またはＷＥＬＬ濃度が１×１０１５／ｃｍ３〜１×１０１６／ｃｍ３のとき、耐圧は最大値となり、これより濃度を上げると、Ｐ型ベース層とＮ型基板間に形成される空乏層の電界の方が早く上昇してしまい、耐圧の値としては悪くなる。したがって、本実施形態で示したＮＰＮ型バイポーラトランジスタでは、Ｐ型ベース層と接触するＮ型層の濃度を１×１０１６／ｃｍ３以下に設定しておけば、Ｐ型ベース層との間に形成される空乏層は十分広がることができる。このとき、Ｎ型層５０１の濃度は、Ｐ型ベース層と接触するＮ型層の濃度よりも高くしておけば、その効果は得ることができ、従来のものよりも多くの電圧を埋め込み酸化膜にかけることができ、耐圧としても向上する。Ｎ型層５０１の濃度の上限は、１×１０１７／ｃｍ３程度である。
【００１６】
図５は、本発明の半導体装置としての第３の実施形態を示し、Ｎ型チャネルＭＯＳ電界効果トランジスタの断面構造図である。デバイス形成領域がＮ型であるＳＯＩ基板上１０１に、ソース電極２０１とフィールド酸化膜２０４を介して横方向に配置されたドレイン電極２０２及びゲート電極３０２を有し、ゲート電極３０２に接触するゲート酸化膜３０１、ソース電極２０１に接触する高濃度Ｐ型層４０１及びソース電極２０１とゲート酸化膜３０１に接触する高濃度Ｎ型層４０２、ドレイン電極２０２に接触する高濃度Ｎ型層４０３、高濃度Ｐ型層４０１と高濃度Ｎ型層４０２及びゲート酸化膜３０１に接触するＰ型層（ｐ−ｂｏｄｙ層）４０４を有するＮ型チャネルＭＯＳ電界効果トランジスタにおいて、ドレイン電極２０２に接触する高濃度Ｎ型層４０３の直下に埋め込み酸化膜に接触する場所の濃度が３×１０１６／ｃｍ３以上１×１０２２／ｃｍ３以下であるＮ型層５０２を有していることを特徴とする。
従来のＳＯＩ基板上に形成されたＮ型チャネルＭＯＳ電界効果トランジスタでは、基板濃度が１×１０１５／ｃｍ３〜１×１０１６／ｃｍ３のとき耐圧は最大値となるが、このときの耐圧が決まっている場所は、ドレイン電極下の埋め込み酸化膜近傍である。これは、ドレイン電極下の埋め込み酸化膜近傍から空乏層が広がり、そこの電界が高くなるためである。本実施形態では、その埋め込み酸化膜近傍のＮ型層の濃度を３×１０１６／ｃｍ３以上１×１０２２／ｃｍ３以下にすることにより、ドレイン電極下の埋め込み酸化膜近傍からは空乏層は広がらない。その結果、ドレイン電極下ではドレイン電極に印加された電圧は全て埋め込み酸化膜にかかることになり、耐圧としては向上する。
【００１７】
図６は、本発明の半導体装置としての第４の実施形態を示し、ＮＰＮ型のバイポーラトランジスタの断面構造図である。デバイス形成領域がＮ型であるＳＯＩ基板上１０１に、コレクタ電極２０５とフィールド酸化膜２０４を介して横方向に配置されたベース電極２０６及びエミッタ電極２０７を有し、コレクタ電極２０５に接触する高濃度Ｎ型層４１１及びバース電極２０６に接触する高濃度Ｐ型層４１２とエミッタ電極２０７に接触する高濃度Ｎ型層４１３、高濃度Ｐ型層４１２と高濃度Ｎ型層４１３に接触するＰ型ベース層４１４を有するＮＰＮ型バイポーラトランジスタにおいて、コレクタ電極２０５に接触する高濃度Ｎ型層４１１の直下に埋め込み酸化膜に接触する場所の濃度が３×１０１６／ｃｍ３以上１×１０２２／ｃｍ３以下であるＮ型層５０２を有していることを特徴とする。
従来のＳＯＩ基板上に形成されたＮＰＮ型バイポーラトランジスタでは、基板濃度またはＷＥＬＬ濃度が１×１０１５／ｃｍ３〜１×１０１６／ｃｍ３のとき耐圧は最大値となるが、このときの耐圧が決まっている場所は、コレクタ電極下の埋め込み酸化膜近傍である。これは、コレクタ電極下の埋め込み酸化膜近傍から空乏層が広がり、そこの電界が高くなるためである。本実施形態では、その埋め込み酸化膜近傍のＮ型層の濃度を３×１０１６／ｃｍ３以上１×１０２２／ｃｍ３以下にすることにより、コレクタ電極下の埋め込み酸化膜近傍からは空乏層は広がらない。その結果、コレクタ電極下ではドレイン電極に印加された電圧は全て埋め込み酸化膜にかかることになり、耐圧としては向上する。
【００１８】
図７は、本発明の半導体装置としての第５の実施形態を示し、（ａ）は、Ｎ型チャネルＭＯＳ電界効果トランジスタの断面構造を示したものである。デバイス形成領域がＮ型であるＳＯＩ基板上１０１に、ソース電極２０１とフィールド酸化膜２０４を介して横方向に配置されたドレイン電極２０２及びゲート電極３０２を有し、ゲート電極３０２に接触するゲート酸化膜３０１、ソース電極２０１に接触する高濃度Ｐ型層４０１及びソース電極２０１とゲート酸化膜３０１に接触する高濃度Ｎ型層４０２、ドレイン電極２０２に接触する高濃度Ｎ型層４０３、高濃度Ｐ型層４０１と高濃度Ｎ型層４０２及びゲート酸化膜３０１に接触するＰ型層（ｐ−ｂｏｄｙ層）４０４を有するＮ型チャネルＭＯＳ電界効果トランジスタにおいて、ドレイン電極２０２に接触する高濃度Ｎ型層４０３に接触するフィールド酸化膜端とゲート電極３０２、ゲート絶縁膜３０１端との距離５１０の９５％以内に相当する領域をｐ−ｂｏｄｙ層に接触するドレイン領域よりも濃度の濃いＮ型層５０１が占めていて、かつ、ドレイン電極２０２に接触する高濃度Ｎ型層４０８の直下に埋め込み酸化膜に接触する場所の濃度が３×１０１６／ｃｍ３以上１×１０２２／ｃｍ３以下であるＮ型層５０２を有していることを特徴とする。
本実施形態は、（実施形態１）と（実施形態３）を組み合わせたものである。（実施形態１）では、ドレイン電極直下の埋め込み酸化膜近傍のＮ型層の濃度は、３×１０１５／ｃｍ３から１×１０１７／ｃｍ３程度であり、多くの場合ドレイン電圧の印加とともに空乏化する。そのため、本実施形態のように、空乏化しないようにドレイン電極直下のＮ型層の濃度を３×１０１６／ｃｍ３以上１×１０２２／ｃｍ３以下にしておくことにより、ドレイン電極直下の埋め込み酸化膜気近傍は空乏化しないため、ドレイン電極に印加した電圧は全て埋め込み酸化膜にかかることになり、耐圧は向上する。
また、（ｂ）に示すように、ＮＰＮ型バイポーラトランジスタにおいて、（実施形態２）と（実施形態４）を組み合わせたものも可能である。
【００１９】
図８は、本発明の半導体装置としての第６の実施形態を示し、Ｐ型チャネルＭＯＳ電界効果トランジスタの断面構造図である。デバイス形成領域がＮ型であるＳＯＩ基板上１０１に、ソース電極２０１とフィールド酸化膜２０４を介して横方向に配置されたドレイン電極２０２及びゲート電極３０２を有し、ゲート電極３０２に接触するゲート酸化膜３０１、ソース電極２０１に接触する高濃度Ｎ型層４０６及びソース電極２０１とゲート酸化膜３０１に接触する高濃度Ｐ層４０７、ドレイン電極２０２に接触する高濃度Ｐ型層４０８、高濃度Ｐ型層４０６と高濃度Ｎ型層４０７及びゲート酸化膜３０１に接触するＮ型層（ｎ−ｂｏｄｙ層）４０９を有し、ゲート酸化膜３０１に接触し、横方向に配置されたドレイン電極に接触するまでのＰ型層４１０を有するＰ型チャネルＭＯＳ電界効果トランジスタにおいて、ソース電極２０１に接触する高濃度Ｎ型層４０６と高濃度Ｐ型層４０７に接触するｎ−ｂｏｄｙ層４０９の直下に、埋め込み酸化膜に接触するところの濃度が３×１０１６／ｃｍ３以上１×１０２２／ｃｍ３以下であるＮ型層を有することを特徴とする。
従来のＰ型チャネルＭＯＳ電界効果トランジスタでは、ソース電極に正の電圧を印加するため、ソース電極下の埋め込み層近傍から空乏化していく。そこで、本実施形態のようにソース電極下の埋め込み酸化膜近傍のＮ型層の濃度を３×１０１６／ｃｍ３以上１×１０２２／ｃｍ３以下にすれば、ソース電極直下で空乏化しないため、ソース電極に印加した電圧は全て埋め込み酸化膜で支えることとなり、耐圧は向上する。
【００２０】
図９は、本発明の半導体装置としての第７の実施形態を示し、ＰＮＰ型バイポーラトランジスタの断面構造図である。デバイス形成領域がＮ型であるＳＯＩ基板上１０１に、デバイス形成領域全面に形成されたＰ型層４１０を有し、コレクタ電極２０５とフィールド酸化膜２０４を介して横方向に配置されたベース電極２０６及びエミッタ電極２０７を有し、コレクタ電極２０１に接触する高濃度Ｐ型層４１１及びベース電極２０６に接触する高濃度Ｎ型層４１２とエミッタ電極に接触する高濃度Ｐ型層４１３、及び高濃度Ｎ型層４１２と高濃度Ｐ型層４１３に接触するＮ型ベース層４１４を有するＰＮＰ型のバイポーラトランジスタにおいて、Ｎ型ベース層４１４直下に埋め込み酸化膜に接触する場所の濃度が３×１０１６／ｃｍ３以上１×１０２２／ｃｍ３以下であることを特徴とする。
従来のＰＮＰ型バイポーラトランジスタにおいては、エミッタ電極に電圧を印加してベース電極はオープン、または、エミッタ電極、ベース電極ともに電圧を印加する場合があるが、いずれの場合にもＮ型ベース層４１４の直下の埋め込み酸化膜近傍から空乏化する。そのため、本実施形態のようにＮ型ベース層４１４直下の埋め込み酸化膜近傍に濃度が３×１０１６／ｃｍ３以上１×１０２２／ｃｍ３以下になるようなＮ型層を形成することで、この領域が空乏化しなくなるため、エミッタ電極、または、エミッタ電極、ベース電極両方に印加された電圧は、全て埋め込み酸化膜で支えることになり、耐圧は向上する。
【００２１】
図１０は、本発明の半導体装置としての第８の実施形態を示し、ＣＭＯＳトランジスタの断面構造図である。本実施形態は、（実施形態５）に示したＮ型チャネルＭＯＳ電界効果トランジスタと（実施形態６）に示したＰ型チャネルＭＯＳ電界効果トランジスタを組み合わせたものである。ただし、Ｎ型チャネルＭＯＳ電界効果トランジスタ及びＰ型チャネルＭＯＳ電界効果トランジスタのドレイン抵抗を下げるため、Ｎ型チャネルＭＯＳ電界効果トランジスタのドレイン電極に接触する高濃度Ｎ型層にＰ型チャネルＭＯＳ電界効果トランジスタのｎ−ｂｏｄｙ層相当層４０９が、Ｐ型チャネルＭＯＳ電界効果トランジスタのドレイン電極に接触する高濃度Ｐ型層にＮ型チャネルＭＯＳ電界効果トランジスタのｐ−ｂｏｄｙ層相当層４０４が付加してある。これにより、Ｎ型チャネルＭＯＳ電界効果トランジスタ、Ｐ型チャネルＭＯＳ電界効果トランジスタともドレイン抵抗が下がることになり、ＭＯＳトランジスタとしての性能が向上、すなわち、オン抵抗が低くなる。
【００２２】
次に、図１１〜図１４を用いて製造方法を説明する。
図１１は、本発明の第１の実施形態であるＮ型チャネルＭＯＳ電界効果トランジスタの製造方法を製造工程順に示した断面構造図である。（ａ）に示すデバイス形成領域がＮ型であるＳＯＩ基板１０１において、（ｂ）に示すようにトレンチ溝を形成後、例えばポリシリコン膜やシリコン酸化膜などを例えばＣＶＤ法などにより堆積することで絶縁膜で充填されたトレンチ溝１０２を形成する。ここで、（ｃ）に示したようにホトマスク７０１でイオン注入を施したくない領域をカバー後、例えばリン、イオンなどのＮ型不純物イオン６０１をイオン注入し、Ｎ型層１０３を形成する。ここで、９００℃〜１２００℃程度の温度で数十から数百分程度の拡散を施すことにより、（ｄ）に示したようなＮ型領域５０１を形成する。この後、（ｅ）に示したように公知の技術によりフィールド酸化膜２０４を形成する。続いて、（ｆ）に示したようにゲート酸化膜３０１、ゲート電極３０２を加工後、（ｇ）に示すように例えばボロンイオンなどのＰ型不純物６０２をイオン注入後、９００℃〜１２００℃程度の温度で数十から数百分程度の拡散を施すことにより、Ｐ型領域（ｐ−ｂｏｄｙ層）４０４を形成する。ここで、（ｈ）に示したように例えばボロンイオンなどのＰ型不純物イオンをイオン注入することで高濃度Ｐ型層４０１及び例えばヒ素などのＮ型不純物イオンなどをイオン注入し、高濃度Ｎ型層４０２、４０３を形成する。ここで、（ｉ）に示したように例えばシリコン酸化膜などを例えばＣＶＤ法などで堆積することにより層間絶縁膜２０３形成後、コンタクト穴を形成し、例えばアルミニウム、タングステンなどの金属膜を堆積、加工することによりソース電極２０１、ドレイン電極２０２を形成し、Ｎ型チャネルＭＯＳ電界効果トランジスタを得る。
【００２３】
図１２は、本発明の第２の実施形態であるＮＰＮ型バイポーラトランジスタの製造方法を製造工程順に示した断面構造図である。（ａ）に示したようにデバイスの形成領域がＮ型であるＳＯＩ基板１０１に、（ｂ）に示すようにトレンチ溝を形成後、例えばポリシリコン膜やシリコン酸化膜などを例えばＣＶＤ法などにより堆積することで絶縁膜で充填されたトレンチ溝１０２を形成する。ここで、（ｃ）に示したようにホトマスク７０１でイオン注入を施したくない領域をカバー後、例えばリンイオンなどのＮ型不純物イオン６０１をイオン注入し、Ｎ型層１０３を形成する。ここで、９００℃〜１２００℃程度の温度で数十から数百分程度の拡散を施すことにより（ｄ）に示したようなＮ型領域５０１を形成する。この後、（ｅ）に示したように公知の技術によりフィールド酸化膜２０４を形成する。ここで、（ｆ）に示したように例えばボロンイオンなどのＰ型不純物イオン６０２をイオン注入後、９００℃から１２００℃程度の温度で数十から数百分程度の拡散を施すことで、（ｇ）に示すようにＰ型ベース層４１４を形成する。この後、高濃度Ｎ型層４１１と４１３及び高濃度Ｐ型層４１２を形成し、層間絶縁膜、コンタクト穴、メタル配線等を形成し、コレクタ電極２０５、ベース電極２０６、エミッタ電極２０７を形成し、（ｈ）に示したＮＰＮ型バイポーラトランジスタを得る。
【００２４】
図１３は、本発明の第６の実施形態であるＰ型チャネルＭＯＳ電界効果トランジスタの製造方法を製造工程順に示した断面構造図である。（ａ）に示したようにデバイス形成領域がＮ型であるＳＯＩ基板１０１上に、（ｂ）に示すようにトレンチ溝を形成し、例えばポリシリコン膜やシリコン酸化膜などをＣＶＤ法などで堆積し、ＣＭＰ法などにより平坦化することにより、絶縁膜で充填されたトレンチ溝１０２を形成する。次に、例えばシリコン酸化膜２１５、シリコン窒化膜２１６をデバイスのアクティブ領域を定めるように、すなわちシリコン酸化膜及びシリコン窒化膜を残した領域がデバイスのアクティブ領域となるように加工を施し、例えばボロンイオンなどのＰ型不純物イオン６０４をイオン注入する。ここで、（ｃ）に示すようにフィールド酸化膜を形成するのであるが、酸化工程前に９００℃から１２００℃程度の温度で数十から数百分程度の拡散を施しておき、先に注入したＰ型不純物を拡散させておく。この結果、フィールド酸化膜２０４とともにＰ型不純物層４１０が形成される。ここで、（ｄ）に示すようにゲート酸化膜３０１、ゲート電極３０２を形成後、（ｅ）に示すように例えばリンイオンなどのＮ型不純物イオン６０１をイオン注入し、９００℃から１２００℃程度の温度で数十から数百分程度の拡散を施すことで、Ｎ型層（ｎ−ｂｏｄｙ層）４０４を形成する。ここで、（ｆ）に示すように例えばリンイオンなどのＮ型不純物イオンを数百ｋｅＶから千数百ｋｅＶのエネルギーのいわゆる高エネルギーイオン注入をすることで、埋め込み酸化膜近傍の濃度が３×１０１６／ｃｍ３以上１×１０２２／ｃｍ３以下となるようにＮ型層５０２を形成する。ここで、（ｇ）に示すように例えばヒ素イオンなどのＮ型不純物イオンを注入することで高濃度Ｎ型層４０１、また、例えばボロンイオンなどのＰ型不純物イオンをイオン注入することで高濃度Ｐ型層４０２、４０３を形成する。ここで、（ｈ）に示すように例えばシリコン酸化膜などの絶縁膜を例えばＣＶＤ法などにより堆積し、層間絶縁膜２０３を形成後、コンタクト穴、メタル配線加工を行い、ソース電極２０１及びドレイン電極２０２を形成し、Ｐ型チャネルＭＯＳ電界効果トランジスタを得る。
【００２５】
図１４は、本発明の第５の実施形態であるＮ型チャネルＭＯＳ電界効果トランジスタの製造方法を製造工程順に示した断面構造図である。（ａ）に示したようにデバイス形成領域がＮ型であるＳＯＩ基板１０１上に、（ｂ）に示すようにトレンチ溝を形成後、例えばポリシリコン膜やシリコン酸化膜などを例えばＣＶＤ法などにより堆積することで絶縁膜で充填されたトレンチ溝１０２を形成する。ここで、（ｃ）に示したようにホトマスク７０１でイオン注入を施したくない領域をカバー後、例えばリンイオンなどのＮ型不純物イオン６０１をイオン注入し、Ｎ型層１０３を形成する。ここで、９００℃〜１２００℃程度の温度で数十から数百分程度の拡散を施すことにより、（ｄ）に示したようなＮ型領域５０１を形成する。この後、（ｅ）に示したように公知の技術によりフィールド酸化膜２０４を形成する。ここで、（ｆ）に示したようにゲート酸化膜３０１、ゲート電極３０２を形成する。ここで、（ｇ）に示すように例えばボロンイオンなどのＰ型不純物イオン６０２及び例えばリンイオンなどのＮ型不純物イオン６０３をイオン注入し、９００℃から１２００℃程度の温度で数十から数百分程度の拡散を施すことで、Ｐ型層（ｐ−ｂｏｄｙ層）４０４及びＮ型層５０２を形成する。ここで、Ｎ型層５０２は、埋め込み酸化膜に接触している部分の濃度が３×１０１６／ｃｍ３以上１×１０２２／ｃｍ３以下になるように、Ｎ型不純物イオンの注入ドーズ量及び拡散温度、拡散時間を調整してある。ここで、（ｈ）に示すように例えばボロンイオンなどのＰ型不純物イオンを注入することで高濃度Ｐ型層４０１を、また、ヒ素イオンなどをイオン注入することで高濃度Ｎ型層４０２、４０３を形成し、Ｎ型チャネルＭＯＳ電界効果トランジスタを得る。
【００２６】
次に、図１５〜図１７を用いて本発明の適用例を説明する。
図１５は、本発明のＮ型チャネルＭＯＳ電界効果トランジスタ、Ｐ型チャネルＭＯＳ電界効果トランジスタ、ＮＰＮ型バイポーラトランジスタ、ＰＮＰ型バイポーラトランジスタを実現する一例として、電話等の有線回線の加入者から電話局への経路を示したブロック図である。現在、電話はアナログ回線とＩＳＤＮ回線であるデジタル回線の両方が混在しているが、ブロック図中遠隔ターミナルと示された交換機ラインカードでアナログ、デジタル回線から来た信号とも、デジタル信号に変換され、光ファイバーを通して電話局内に設置された交換機に送られる。ここで、交換機ラインカード用のＩＣは、現在高耐圧部と低耐圧部の２チップ構成となっている。また、高耐圧部では耐圧が３００Ｖ以上のＭＯＳトランジスタやバイポーラトランジスタが必要となっている。
ここに、本発明のＳＯＩ基板を用いたデバイスを適用することでＳＯＩ基板のＳｉ層の厚さが１．５μｍ、埋め込み酸化膜厚が３μｍ程度でも耐圧３００Ｖ以上のデバイスを作成することが可能となり、交換機ラインカード用のＩＣの１チップ化が可能となる。また、Ｓｉ層厚が１．５μｍ、埋め込み酸化膜厚が３μｍという仕様のウエハは、現在８インチでも供給可能なレベルであり、チップの低コスト化も図れる。
【００２７】
図１６は、本発明のＮ型チャネルＭＯＳ電界効果トランジスタ、Ｐ型チャネルＭＯＳ電界効果トランジスタ、ＮＰＮ型バイポーラトランジスタ、ＰＮＰ型バイポーラトランジスタを実現する一例として、（ａ）は自動車のエンジン制御システムのブロック図である。各種のセンサー信号によりエンジンの状態を検知し、ＥＣＵ（Ｅｎｇｉｎｅ  Ｃｏｎｔｒｏｌ  Ｕｎｉｔｓ）によって燃料噴射制御や点火時期制御、アイドル回転数制御など複数の制御を集中的にコントロールし、エンジンを最適な状態で運転させる。また、（ｂ）はＡＢＳ（Ａｎｔｉ  ｌｏｃｋ  Ｂｒａｋｅ  Ｓｙｓｔｅｍ）のブロック図である。車輪速度センサーから車輪速度の信号を受けてＥＣＵが車速や路面に応じた適切な制御信号をアクチュエーターに送る。アクチュエーターはＥＣＵからの制御信号により各ホイールシリンダのブレーキ油圧を制御する。
この中でＥＣＵは、通常高耐圧のＭＯＳトランジスタまたはバイポーラトランジスタと低耐圧のＭＯＳトランジスタ等により構成されるパワーＩＣである。このパワーＩＣの耐圧は、現在の１４Ｖ電源システムでは４０〜６０Ｖ、また、２００３年ごろから導入が予定されている４２Ｖ電源システムでは８０Ｖ〜１００Ｖ程度となる。
この高耐圧デバイス部分に本発明の構造を適用することにより、ＳＯＩ基板のＳｉ層の薄層化、埋め込み酸化膜の薄層化が達成でき、スループットが向上し、コスト低下につながる。
【００２８】
図１７は、本発明のＮ型チャネルＭＯＳ電界効果トランジスタ、Ｐ型チャネルＭＯＳ電界効果トランジスタ、ＮＰＮ型バイポーラトランジスタ、ＰＮＰ型バイポーラトランジスタを実現する一例として、ＰＤＰ（Ｐｌａｓｍａ  Ｄｉｓｐｌａｙ  Ｐａｎｅｌ）のブロック図である。パネル部を囲むようにパネルを点灯するためのドライバＩＣが配置される。このドライバＩＣは、通常アドレス用ドライバＩＣとデータ用ドライバＩＣの２種類に分けられる。また、その耐圧もアドレス用ドライバＩＣが２００Ｖ程度以上、データ用ドライバＩＣが１００Ｖ程度以上の耐圧を必要とする。
このドライバＩＣの高耐圧デバイス部分に本発明構造のデバイスを適用することにより、例えばアドレス用ドライバＩＣではＳｉ層厚が１．５μｍ、埋め込み酸化膜厚が２．０μｍで２００Ｖ以上のデバイスを作ることができ、ウエハの大口径化が容易になり、コストを安くすることができる。また、データ用ドライバＩＣにおいても、Ｓｉ層厚が１．５μｍ、埋め込み酸化膜厚０．５μｍで１００Ｖ以上のデバイスを作ることができ、ウエハの大口径化を容易にし、コストを安くすることができる。
【００２９】
【発明の効果】
以上説明したように、本発明によれば、Ｓｉ層の厚さ、埋め込み酸化膜層の厚さを厚くすることなく、耐圧クラスを上げるＮ型チャネルＭＯＳ電界効果トランジスタ、Ｐ型チャネルＭＯＳ電界効果トランジスタ、ＮＰＮ型トランジスタ、ＰＮＰ型トランジスタを得ることができる。
【図面の簡単な説明】
【図１】  本発明の第１の実施形態を示すＮ型チャネルＭＯＳ電界効果トランジスタの断面構造図
【図２】  （ａ）従来構造のＮ型チャネルＭＯＳ電界効果トランジスタの断面構造図、（ｂ）従来構造のＮＰＮ型バイポーラトランジスタの断面構造図
【図３】  本発明の効果を示すＳｉ層厚＝１．５μｍ、埋め込み酸化膜厚＝０．５μｍのＳＯＩ基板上に形成されたＮＰＮ型バイポーラトランジスタの耐圧シミュレーション結果を示す図
【図４】  本発明の第２の実施形態を示すＮＰＮ型バイポーラトランジスタの断面構造図
【図５】  本発明の第３の実施形態を示すＮ型チャネルＭＯＳ電界効果トランジスタの断面構造図
【図６】  本発明の第４の実施形態を示すＮＰＮ型バイポーラトランジスタの断面構造図
【図７】  本発明の第５の実施形態を示す（ａ）Ｎ型チャネルＭＯＳ電界効果トランジスタの断面構造図と（ｂ）ＮＰＮ型バイポーラトランジスタの断面構造図
【図８】  本発明の第６の実施形態を示すＰ型チャネルＭＯＳ電界効果トランジスタの断面構造図
【図９】  本発明の第７の実施形態を示すＰＮＰ型バイポーラトランジスタの断面構造図
【図１０】  本発明の第８の実施形態を示すＮ型チャネルＭＯＳ電界効果トランジスタとＰ型チャネルＭＯＳ電界効果トランジスタを混載させた場合の断面構造図
【図１１】  本発明の第１の実施形態であるＮ型チャネルＭＯＳ電界効果トランジスタの製造方法を製造工程順に示した断面構造図
【図１２】  本発明の第２の実施形態であるＮＰＮ型バイポーラトランジスタの製造方法を製造工程順に示した断面構造図
【図１３】  本発明の第６の実施形態であるＰ型チャネルＭＯＳ電界効果トランジスタの製造方法を製造工程順に示した断面構造図
【図１４】  本発明の第５の実施形態であるＮ型チャネルＭＯＳ電界効果トランジスタの製造方法を製造工程順に示した断面構造図
【図１５】  本発明の適用例を示す電話等の有線回線の加入者から電話局への経路を示したブロック図
【図１６】  本発明の適用例を示す（ａ）自動車のエンジン制御システムのブロック図、（ｂ）自動車のＡＢＳ（Ａｎｔｉ  ｌｏｃｋ  Ｂｒａｋｅ  Ｓｙｓｔｅｍ）のブロック図
【図１７】  本発明の適用例を示すＰＤＰ（Ｐｌａｓｍａ  Ｄｉｓｐｌａｙ  Ｐａｎｅｌ）のブロック図
【符号の説明】
１０１…デバイス形成領域がＮ型のＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板、１０２…絶縁膜で充填されたトレンチ溝、１０３…埋め込み酸化膜、２０１…ＭＯＳトランジスタのソース電極、２０２…ＭＯＳトランジスタのドレイン電極、２０３…層間絶縁膜、２０４…フィールド酸化膜、２０５…バイポーラトランジスタのコレクタ電極、２０６…バイポーラトランジスタのベース電極、２０７…バイポーラトランジスタのエミッタ電極、３０１…ＭＯＳトランジスタのゲート絶縁膜、３０２…ＭＯＳトランジスタのゲート電極、４０１…高濃度Ｐ型層、４０２、４０３…高濃度Ｎ型層、４０４…Ｐ型層（ｐ−ｂｏｄｙ層）、４０６…高濃度Ｎ型層、４０７…高濃度Ｐ型層、４０８…高濃度Ｐ型層、４０９…Ｎ型層（ｎ−ｂｏｄｙ層）、４１０…Ｐ型層、４１１…高濃度Ｎ型層、４１２…高濃度Ｐ型層、４１３…高濃度Ｎ型層、５０１…基板濃度よりも高いＮ型層、５０２…埋め込み酸化膜に接触する部分の濃度が３×１０１６／ｃｍ３以上１×１０２２／ｃｍ３以下であるＮ型層、５１０…ソース−ドレイン間距離、５１１…コレクタ−ベース間距離、６０１…Ｎ型不純物イオン、６０２…Ｐ型不純物イオン、６０３…Ｎ型不純物イオン、６０４…Ｐ型不純物イオン、７０１…ホトレジスト
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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