(57)【特許請求の範囲】
【請求項１】
フローティングゲ−トと制御ゲ−トとを有するメモリセル群と、このメモリセル群を制御するためのストリング選択トランジスタ及びグランド選択トランジスタが直列に連結されて構成された複数のセルストリングと、
前記セルストリングを構成する各メモリセルの制御ゲ−トを複数の前記ストリングにわたって連結する複数本のワ−ドラインと、
複数の前記セルストリングのビットラインコンタクトに夫々連結された複数のビットラインと、
複数の前記ストリング選択トランジスタのゲ−トに夫々接続されたストリング選択ラインと
を有するブロックを複数配置してなる不揮発性メモリ装置において、
第１のブロックに属するセルストリング群における前記グランド選択トランジスタ群のゲ−トに接続された第１グランド選択ラインと、
グランドラインを挟んで前記第１のブロックと対向して配された第２のブロックに属するセルストリング群における前記グランド選択トランジスタ群のゲートに接続された第２グランド選択ラインと、
を備え、前記グランドラインは、前記第１及び第２のブロックに属するグランド選択トランジスタのソースに接続され、前記第１グランド選択ラインは、前記グランドラインを他の導電層に連結するためのグランドコンタクトを迂回するようにして前記グランドラインを横切って前記第２のグランド選択ラインに連結されていることを特徴とする不揮発性メモリ装置。
【請求項２】
前記第１グランド選択ラインが前記グランドラインを横切る交差領域にトランジスタが形成されていることを特徴とする請求項１に記載の不揮発性メモリ装置。
【請求項３】
前記交差領域に形成されたトランジスタは空乏型のトランジスタであることを特徴とする請求項２に記載の不揮発性メモリ装置。
【請求項４】
前記交差領域に形成されたトランジスタのソ−ス及びドレインは側面拡散により互いに連結されており、その不純物の導電型はグランドラインの不純物と同一であることを特徴とする請求項２に記載の不揮発性メモリ装置。
【請求項５】
前記交差領域に形成されたトランジスタのソ−ス及びドレインの不純物の深さは、グランドラインの不純物の深さより深く形成されていることを特徴とする請求項４に記載の不揮発性メモリ装置。
【請求項６】
前記グランドコンタクトが形成されない領域における前記グランドラインと第１及び第２グランド選択ラインとの距離が、前記グランドコンタクトと前記第２グランド選択ラインとの距離より短いことを特徴とする請求項１に記載の不揮発性メモリ装置。
【請求項７】
前記第２グランド選択ラインから前記グランドコンタクトまでの距離は、前記グランドコンタクトから前記第１のブロックにおける直近のワードラインまでの距離と略同一であることを特徴とする請求項１に記載の不揮発性メモリ装置。
【請求項８】
前記第１グランド選択ラインが前記グランドラインを横切る交差領域に抵抗素子が形成されていることを特徴とする請求項１に記載の不揮発性メモリ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は不揮発性メモリ装置に係り、特にレイアウトを工夫することにより高集積化を実現した不揮発性メモリ装置に関する。
【０００２】
【従来の技術】
電気的にデ−タの消去及び再書込みが可能な不揮発性メモリ装置、すなわち、ＥＥＰＲＯＭが急速に高密度化、大容量化されつつある。特に、一括消去及び再書込みが可能なフラッシュメモリ装置に関しては大容量化の要請が強い。これは、コンピュ−タのハ−ドディスクに対応させるためである。
【０００３】
不揮発性メモリ装置は、メモリセルの構成形態に応じてＮＯＲ型とＮＡＮＤ型に大別される。
【０００４】
ＮＯＲ型の不揮発性メモリ装置においては、１つのビットラインコンタクトとソ−スラインを浮遊ゲ−ト電極と制御ゲ−ト電極とで構成される２つのメモリセルが互いに向き合って共有することにより、１本のビットラインに多数のメモリセルが並列に連結される。
【０００５】
ＮＡＮＤ型の不揮発性メモリ装置においては、１つのビットラインコンタクトとソ−スラインを２つのセルストリングが共有する。セルストリングは、浮遊ゲ−ト電極と制御ゲ−ト電極で構成される複数のメモリセルを含む。このメモリセルは、チャネル領域を通してビットラインに直列に連結される。
【０００６】
ＮＡＮＤ型のメモリセルは、ＮＯＲ型のメモリセルに比べて集積度が高いという特徴を有する。したがって、メモリ装置の大容量化のためにはＮＡＮＤ型のメモリセルによりメモリ装置を構成することが望ましい。
【０００７】
以下に、添付図面に基づいて従来技術に係るＮＡＮＤ型の不揮発性メモリ装置の詳細を説明する。
【０００８】
図１は、従来技術に係るＮＡＮＤ型の不揮発性メモリ装置のセルストリングを示す平面図であり、図２は図１に示すせるセルストリングの等価回路図である。
【０００９】
図１を参照すれば、ＮＡＮＤ型のメモリ装置のストリングは、ストリングを選択するためのトランジスタＳ１、グランドライン１を選択するためのトランジスタＧ１及び複数のメモリセルＣ１，Ｃ２，・・・，Ｃｎ−１，Ｃｎで構成される。セルストリングの面積は、幅Ｘに長さＹを乗算して得られる。
【００１０】
次に、このメモリセルの読出し、書込み、消去動作及びセルストリングを構成するトランジスタの機能を説明する。
【００１１】
メモリセルの状態は、フローティングゲ−ト内に注入される電荷により決められるメモリセルのスレショルド電圧によって、“オン”または“オフ”状態に大別される。通常、“オン”状態は−３Ｖ程度のスレショルド電圧を示し、“オフ”状態は１Ｖ程度のスレショルド電圧を示す。
【００１２】
読出し動作は、メモリセルの“オン”または“オフ”状態を判断するものである。図２を参照して、セルＣ１に保持されている情報を読出す場合について説明する。この場合、ビットライン（Ｂ／Ｌ）を１〜Ｖｃｃの特定の電圧にプリチャ−ジし、ストリング選択トランジスタＳ１、グランド選択トランジスタＧ１及び非選択セルＣ２，・・・，Ｃｎのゲ−ト電極にはＶｃｃを印加する。そして、選択セルＣ１のゲ−ト電極には０Ｖを印加する。ここで、グランドラインに対するビットライン（Ｂ／Ｌ）の電流の流れを感知することにより、メモリセルの“オン”または“オフ”状態を判断することができる。
【００１３】
次に、書込み動作について、セルＣ１に情報を書き込む場合を例にとって説明する。ビットライン（Ｂ／Ｌ）には０Ｖを、ストリング選択トランジスタＳ１のゲ−ト電極にはＶｃｃを、セルＣ１のゲ−ト電極には２０Ｖのプログラム電圧を、非選択セルＣ２，・・・，Ｃｎのゲ−ト電極には書込み防止電圧Ｖｒｉを、グランド選択トランジスタＧ１のゲ−ト電極には０Ｖを印加し、グランドを０Ｖ〜Ｖｃｃの状態とすると、選択セルＣ１のフローティングゲ−ト電極には、プログラム電圧により基板内の電荷が注入されて書込みが行われる。この際、グランドライン選択トランジスタＧ１は、グランドラインの電位や選択ビットラインの電位がグランドラインを通して非選択ビットラインに伝達されないようにするために必要である。
【００１４】
次に、デ−タの消去について、セルＣ１に保持された情報を消去する場合を例にとって説明する。ビットライン、グランドライン、ストリング選択トランジスタＳ１及びグランド選択トランジスタＧ１をフローティング状態として、選択セルＣ１のゲ−ト電極に０Ｖを印加し、バルクに２０Ｖの消去電圧を印加することにより、フローティングゲ−ト内の電荷、すなわち、デ−タが取り除かれる。
【００１５】
図３は、従来の技術によるＮＡＮＤ型の不揮発性メモリ装置のセルアレイの一部を示す平面図であり、図４は、図３に示すセルアレイの等価回路図である。図示のように、ＮＡＮＤ型のメモリ装置においては、セルストリング群同士が互いに対称的に向き合うようにしてグランドラインＧＬに接続され、ビットラインが列をなす方向（Ｙ軸）とワ−ドラインが行をなす方向（Ｘ軸）とに繰り返して配列される。
【００１６】
ところで、グランドラインＧＬはメモリセルのソ−ス及びドレインと同様の導電型を有する活性領域であって、Ｘ軸に平行して配列されたビットラインの数が増すと、それに伴って抵抗が増大して電流を制限するという問題が生ずる。この問題を解決するため、数本のビットラインおきに抵抗の小さい金属線Ｖｓｓを配置して、これにグランドラインＧＬを連結している。この場合、グランドラインＧＬと金属線Ｖｓｓとの連結のためのコンタクト３が必要になる。したがって、コンタクト３を配置するためのアクティブ領域５が必要となり、このためＹ軸方向にセルアレイが拡大し、レイアウト面積が増大する。
【００１７】
図５は、図３に示すセルアレイにおいて、Ａ，Ｂ，Ｃ及びＤで囲んだ領域の拡大平面図である。図５において、グランドラインＧＬのコンタクト３は、半導体基板のソ−ス領域上に形成されるので、コンタクトを取り囲む活性領域５の確保のために、コンタクト３の端部と活性領域５の縁部との間に一定の間隔ｂが必要になる。また、グランド選択ラインＧＳＬを形成するポリシリコン７は、活性領域５の縁部から一定の距離ａだけ離隔する必要がある。そして、同図における距離（ａ＋ｂ）は、コンタクト３をポリシリコン７から離隔すべき距離である。また、グランドラインＧＬとグランド選択トランジスタのゲートとは、一定の距離ｄだけ離隔する必要がある。
【００１８】
従来技術に係る不揮発性メモリ装置において、グランドラインとグランド選択ラインとの距離ｄは、グランドコンタクトを形成するための領域の確保のためにのみ必要な距離である。この距離ｄを確保するために、セルアレイの面積が増大しチップサイズが拡大する。すなわち、従来技術は、チップの高集積化及び大容量化を妨げるものであった。
【００１９】
また、従来の方式のグランドラインのコンタクトの形成の際、対向するグランド選択ライン（図３のＧＳＬ１及びＧＳＬ２）間の距離は、２×（ａ＋ｂ）＋ｃ（コンタクトのサイズ）以上にする必要がある。この距離は通常のストリングの長さの５〜１５％程度を占める。大容量化に伴ってＹ方向へのストリングの配置数が増えるため、オーバヘッドを軽減し高集積化を図るためにはセルストリングの長さを縮めることの意義は極めて大きい。
【００２０】
【発明が解決しようとする課題】
本発明は、上述した問題点に鑑みてなされたものであり、グランド選択ラインのレイアウトを工夫することにより、グランドラインのコンタクトを形成する際の制約であるデザインル−ルの進歩を要求することなく、グランドラインとグランド選択ラインとの距離を小さくし、これによりセルストリングの長さを短くして高集積化を図ることを課題とする。
【００２１】
【課題を解決するための手段】
上記課題を解決するため、本発明に係る不揮発性メモリ装置は、フローティングゲ−トと制御ゲ−トとを有するメモリセル群と、このメモリセル群を制御するためのストリング選択トランジスタ及びグランド選択トランジスタが直列に連結されて構成された複数のセルストリングと、前記セルストリングを構成する各メモリセルの制御ゲ−トを複数の前記ストリングにわたって連結する複数本のワ−ドラインと、複数の前記セルストリングのビットラインコンタクトに夫々連結された複数のビットラインと、複数の前記ストリング選択トランジスタのゲ−トに夫々接続されたストリング選択ラインとを有するブロックを複数配置してなる不揮発性メモリ装置において、
第１のブロックに属するセルストリング群における前記グランド選択トランジスタ群のゲ−トに接続された第１グランド選択ラインと、グランドラインを挟んで前記第１のブロックと対向して配された第２のブロックに属するセルストリング群における前記グランド選択トランジスタ群のゲートに接続された第２グランド選択ラインとを備え、前記グランドラインは、前記第１及び第２のブロックに属するグランド選択トランジスタのソースに接続され、前記第１グランド選択ラインは、前記グランドラインを他の導電層に連結するためのグランドコンタクトを迂回するようにして前記グランドラインを横切って前記第２のグランド選択ラインに連結されていることを特徴とする。
【００２２】
本発明の好適な実施の形態に拠れば、前記第１グランド選択ラインが前記グランドラインを横切る交差領域にトランジスタが形成されている。
【００２３】
また、前記交差領域に形成されたトランジスタは空乏型のトランジスタであることが好ましい。
【００２４】
また、前記交差領域に形成されたトランジスタのソ−ス及びドレインは側面拡散により互いに連結されており、その不純物の導電型はグランドラインの不純物と同一であることが好ましい。
【００２５】
また、前記交差領域に形成されたトランジスタのソ−ス及びドレインの不純物の深さは、グランドラインの不純物の深さより深く形成されていることが好ましい。
【００２６】
また、前記グランドコンタクトが形成されない領域における前記グランドラインと第１及び第２グランド選択ラインとの距離が、前記グランドコンタクトと前記第２グランド選択ラインとの距離より短いことが好ましい。
【００２７】
また、前記第２グランド選択ラインから前記グランドコンタクトまでの距離は、前記グランドコンタクトから前記第１のブロックにおける直近のワードラインまでの距離と略同一であることが好ましい。
【００２８】
また、前記第１グランド選択ラインが前記グランドラインを横切る交差領域に抵抗素子が形成されていることが好ましい。
【００２９】
【発明の実施の形態】
以下、添付図面に基づいて本発明の実施の形態を詳しく説明する。
【００３０】
図６は、本発明に係るＮＡＮＤ型の不揮発性メモリ装置のセルアレイの一部を示す平面図である。
【００３１】
図６に示すように、本実施の形態に係るセルアレイは、グランドラインコンタクト１６が形成される領域において、レイアウトル−ルを逸脱することなく、従来技術におけるグランドラインとグランド選択ラインとの距離ｄ（図１参照）を縮めるため、第２グランド選択ラインＧＳＬ１を折り曲げて第１グランド選択ラインＧＳＬ２に連結するように構成される。
【００３２】
具体的には、グランドラインＧＬを中心にして２つのセルストリングＳが対称的に向き合っており、この２つのセルストリングＳはＸ方向とＹ方向に繰り返し配列が可能な１つのユニットを構成する。また、Ｘ方向に数回繰り返して配置されたストリング群を通過した位置でグランドラインコンタクト１６を取り囲むような突出形状の活性領域１８が形成されている。図示のように、突出形状の活性領域１８は、その上に形成されるグランドラインコンタクト１６とグランド選択ラインＧＳＬ１との間のデザインルールが満たされるように上方向に突出している。ＧＳＬ１は、この突出形状の活性領域１８を通過せずに直角に折れ曲がってグランド選択ラインＧＳＬ２に連結されている。
【００３３】
上記のような形状でグランド選択ラインを形成すると、図７の等価回路に示すように、グランドラインコンタクト１６とグランドラインＧＬとの間に新たなトランジスタＴ１及びＴ２が形成される。
【００３４】
トランジスタＴ１及びＴ２がエンハンスメント型のトランジスタの場合、グランド選択ラインＧＳＬ１及びＧＳＬ２に対してスレショルド電圧以上の電圧が印加されなければ、メモリセルのソースから金属線Ｖｓｓまでの電流経路が確立されない。したがって、トランジスタＴ１及びＴ２のチャンネル領域に砒素（Ａｓ）イオンを注入して空乏型のトランジスタとすることが好ましく、さらに、この空乏型のトランジスタＴ１及びＴ２のソ−ス及びドレインの接合が互いに連結されるようにすることが好ましい。
【００３５】
上記のソース及びドレインが連結された空乏型のトランジスタを形成するには、先ず、周辺回路で用いられる高耐圧トランジスタのソ−ス及びドレイン領域を形成する際に、空乏型のソ−ス及びドレイン領域を開口してグランドラインの不純物と同一の導電型のイオンを注入する。その後、所定の熱処理を施すことにより、トランジスタＴ１及びＴ２のソ−スとドレインは、側面拡散によってグランドラインの不純物と同一の導電型で互いに連結される。
【００３６】
この場合、トランジスタＴ１及びＴ２は、実際には、トランジスタとしてではなく抵抗として機能する。また、トランジスタＴ１及びＴ２のソ−ス及びドレイン領域に形成された不純物の深さは、グランドラインの不純物の深さより深くすることが好ましい。
【００３７】
トランジスタＴ１及びＴ２のソース及びドレインの不純物領域は、１×１０14／ｃｍ2 程度の不純物濃度を有することが好ましく、また１００ｋｅＶ程度のエネルギ−を有する燐（Ｐ）をイオン注入することにより形成することが好ましい。
【００３８】
図８に示すように、グランドラインコンタクト１６を形成しても、グランドラインＧＬとグランド選択ラインＧＳＬ１，ＧＳＬ２との距離ｄ１はセルアレイを増大させる原因とならない。
【００３９】
グランドラインコンタクト１６が形成されない部分のグランドラインＧＬとグランド選択ラインＧＳＬ１，ＧＳＬ２との距離ｄ１は、グランドラインコンタクト１６の縁部とグランド選択ラインＧＳＬ２との距離（ａ１＋ｂ１）より短く形成される。
【００４０】
グランドラインコンタクト１６が形成された部分では、突出形状の活性領域１８の上端から隣接するｎ番目のワ−ドラインＷＬｎまでの距離ａ１が、活性領域１８の下端からＧＳＬ２までの距離ａ１と同一であることが望ましい。
【００４１】
図９は、本発明に係るＮＡＮＤ型の不揮発性メモリ装置のセルストリングを示す平面図である。同図には、グランドライン２０とグランド選択トランジスタＧ１が形成されたＧ１との短い距離ｄ１が示されている。図面において、Ｓ１，Ｃ１，Ｃ２，・・・，Ｃｎ−１，Ｃｎ及びＧ１は、それぞれストリング選択ライン、ワ−ドライン及びグランド選択ラインを示し、各ラインの下にはトランジスタが形成されている。
【００４２】
図１０は、図９に示すセルストリングの等価回路図である。
【００４３】
図１１は、図８のＫ−Ｋ’における断面構造図である。同図おいて、Ｔ１及びＴ２は、グランド選択ラインＧＳＬ１がグランドライン上を横切る部分に形成される抵抗性トランジスタであり、１０はソ−スとドレイン（図示せず）を連結する空乏層を示す。
【００４４】
従来技術によれば、図５に示すように、グランド選択ライン間の距離が“２（ａ＋ｂ＋ｃ）”となるが、本発明によれば、図８に示すように、“ｆ１”程度に縮めることができる。また、別途の追加工程やマスクを用いることなく、レイアウトのみを変更することにより、セルストリングの長さを縮小することができる。したがって、メモリセル集積度を向上させることができる。
以上、特定の実施の形態を用いて本発明を説明したが、本発明は、上記の実施の形態に限定されず、本発明の技術的思想の範囲内で様々な変形や改良が可能である。
【００４５】
【発明の効果】
本発明に拠れば、セルストリングの長さを短くすることができ、メモリセルの集積度を向上させることができる。
【００４６】
【図面の簡単な説明】
【図１】従来技術に係るＮＡＮＤ型の不揮発性メモリ装置のセルストリングを示す平面図である。
【図２】図１に示すセルストリングの等価回路図である。
【図３】従来技術に係るＮＡＮＤ型の不揮発性メモリ装置のセルアレイの一部領域を示す平面図である。
【図４】図３に示す領域の等価回路図である。
【図５】図３のＡ，Ｂ，Ｃ及びＤによって囲まれた領域の拡大平面図である。
【図６】本発明に係るＮＡＮＤ型の不揮発性メモリ装置のセルアレイの一部領域を示す平面図である。
【図７】図６に示す領域の等価回路図である。
【図８】図６のＥ，Ｆ，Ｇ及びＨによって囲まれた領域の拡大平面図である。
【図９】本発明に係るＮＡＮＤ型の不揮発性メモリ装置のセルストリングを示す平面図である。
【図１０】図９に示すセルストリングの等価回路図である。
【図１１】図８のＫーＫ’における断面構造図である。
【図１】
0003808569.tif 000002
【図２】
0003808569.tif 000003
【図３】
0003808569.tif 000004
【図４】
0003808569.tif 000005
【図５】
0003808569.tif 000006
【図６】
0003808569.tif 000007
【図７】
0003808569.tif 000008
【図８】
0003808569.tif 000009
【図９】
0003808569.tif 000010
【図１０】
0003808569.tif 000011
【図１１】
0003808569.tif 000012