(57)【特許請求の範囲】
【請求項１】
所定量の電流を供給する電流源と、
該電流源に互いに並列関係に接続され、該電流源から供給された電流の一部が一方に残りが他方に流れるようになっている第１および第２の抵抗と、
該第１の抵抗を介して前記電流源に接続され、該第１の抵抗に流れる電流をミラーするミラー回路と、
前記第２の抵抗を介して前記電流源に接続され、所定の電圧を供給する電圧源と、
前記第１および第２の抵抗の抵抗値の比を変化させる抵抗比調整部と、を含み
前記ミラー回路でミラーされた電流を供給するようになっていることを特徴とする電流源回路。
【請求項２】
請求項１において、
前記ミラー回路は、前記第１の抵抗にドレインおよびゲートが接続された第１のＭＯＳＦＥＴと、該ゲートに自身のゲートが接続される第２のＭＯＳＦＥＴとを含んでなり、
前記電圧源は、前記第２の抵抗に自身のドレインおよびゲートが接続されている第３のＭＯＳＦＥＴであることを特徴とする電流源回路。
【請求項３】
請求項２において、
前記第１のＭＯＳＦＥＴのトランジスタサイズと前記第３のＭＯＳＦＥＴのトランジスタサイズとは等しいことを特徴とする電流源回路。
【請求項４】
２つの入力の差動増幅を行う演算増幅器と、この演算増幅器の差動増幅電圧値を出力する出力段と、請求項１乃至請求項３のいずれか１項に記載の電流源回路とを備え、
前記電流源回路の出力端子が、前記出力段の出力端子に接続されていることを特徴とする演算増幅回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電流を供給するための電流源回路に係わり、特に、供給電流量の微調整が容易に行える電流源回路に関する。
【０００２】
【従来の技術】
図４には従来の電流源回路の一例の回路図が示されている。この電流源回路は、Ｉ１０なる電流を供給する電流源１と、ＭＯＳＦＥＴ（Ｍ１０）と、ＭＯＳＦＥＴ（Ｍ２０）とを有し、ＭＯＳＦＥＴ（Ｍ２０）のゲートと、ＭＯＳＦＥＴ（Ｍ１０）のゲートおよびドレインとが接続されてミラー回路を含むように構成されている。
【０００３】
そして、ＭＯＳＦＥＴ（Ｍ１０）およびＭＯＳＦＥＴ（Ｍ２０）のトランジスタサイズを夫々ｍ１０、ｍ２０とすると「Ｉ２０＝Ｉ１０・（ｍ１０／ｍ２０）」なる値の電流が供給可能になっていた。
【０００４】
この際、供給電流Ｉ２０を変更して所望の電流を得るためには、トランジスタサイズ（Ｗ／Ｌ）（ＷはＭＯＳＦＥＴのゲート幅、ＬはＭＯＳＦＥＴのゲート長）を変更することによって、供給電流の電流値の調整を行っていた。
【０００５】
【発明が解決しようとする課題】
しかしながら、トランジスタサイズを微調整するには限界があり、供給電流を微調整することは困難であった。また、半導体製造時の種々の要因に起因するプロセスの変動により、トランジスタサイズの微調整を行おうとしても、容易に所望の調整電流を得ることは難しかった。
【０００６】
本発明はこのような従来の未解決の課題を解決するためになされたもので、その目的は供給電流量の微調整が容易に行える電流源回路を提供する点にある。
また、本発明の他の目的は、供給電流量の微調整が容易に行うことともに、特性変動をも補償することを可能な電流源回路を提供する点にある。
【０００７】
さらに、本発明の他の目的は、演算増幅器のオフセットを微調整可能な回路を提供する点にある。
【０００８】
【課題を解決するための手段】
上記目的を達成するために、請求項１に係る発明によれば、所定量の電流を供給する電流源と、該電流源に互いに並列関係に接続され、該電流源から供給された電流の一部が一方に残りが他方に流れるようになっている第１および第２の抵抗と、該第１の抵抗を介して前記電流源に接続され、該第１の抵抗に流れる電流をミラーするミラー回路と、前記第２の抵抗を介して前記電流源に接続され、所定の電圧を供給する電圧源と、前記第１および第２の抵抗の抵抗値の比を変化させる抵抗比調整部と、を含み前記ミラー回路でミラーされた電流を供給するようになっていることを特徴とする電流源回路が提供される。
【００１０】
さらに、請求項２に係る発明によれば、請求項１において、前記ミラー回路は、前記第１の抵抗にドレインおよびゲートが接続された第１のＭＯＳＦＥＴと、該ゲートに自身のゲートが接続される第２のＭＯＳＦＥＴとを含んでなり、前記電圧源は、前記第２の抵抗に自身のドレインおよびゲートが接続されている第３のＭＯＳＦＥＴであることを特徴とする。
また、請求項３に係る発明によれば、請求項２において、前記第１のＭＯＳＦＥＴのトランジスタサイズと前記第３のＭＯＳＦＥＴのトランジスタサイズとは等しいことを特徴とする。
【００１１】
また、請求項４に係る発明によれば、２つの入力の差動増幅を行う演算増幅器と、この演算増幅器の差動増幅電圧値を出力する出力段と、請求項１乃至請求項３のいずれか１項に記載の電流源回路とを備え、前記電流源回路の出力端子が、前記出力段の出力端子に接続されていることを特徴とする演算増幅回路も考えられる。
【００１２】
これによれば、電流源回路によって電流を微調整して、出力段から出力される差動増幅電圧値のオフセットを微調整可能となる。
【００１３】
【発明の実施の形態】
以下、本発明の実施形態を図面を参照しつつ説明する。
図１には本発明の実施の形態にかかる電流源回路の回路図が示されている。
【００１４】
この電流源回路は、Ｉ０なる電流を供給する電流源１０と、この電流源１０に接続される略等しい抵抗値を有する抵抗Ｒ１、Ｒ２と、抵抗Ｒ２に接続され所定の電圧を供給する電圧源２０と、ミラー回路とを有している。
【００１５】
ミラー回路は、Ｉ１なる電流を流すＭＯＳＦＥＴ（Ｍ１）と、供給電流となるＩ２なる電流を流すＭＯＳＦＥＴ（Ｍ２）とを有し、ＭＯＳＦＥＴ（Ｍ２）のゲートと、ＭＯＳＦＥＴ（Ｍ１）のゲートおよびドレインとが接続されてミラー回路を構成されている。
【００１６】
なお、ＭＯＳＦＥＴ（Ｍ１）およびＭＯＳＦＥＴ（Ｍ２）のトランジスタサイズを夫々ｍ１、ｍ２とすると「Ｉ２＝Ｉ１・（ｍ１／ｍ２）」なる値の電流が供給可能になっている。
【００１７】
また、図１では、電圧源２０として、抵抗Ｒ２に自身のゲートおよびドレインを接続したＭＯＳＦＥＴ（Ｍ３）を用いていて、そのトランジスタサイズはＭＯＳＦＥＴ（Ｍ１）と等しくし、さらに、ゲート電圧（ドレイン電圧）はＭＯＳＦＥＴ（Ｍ１）のゲート電圧（ドレイン電圧）に等しくなるようにしている。
【００１８】
したがって、ＭＯＳＦＥＴ（Ｍ３）を設けることによって、ＭＯＳＦＥＴ（Ｍ１）のしきい値電圧の影響等の特性変化を補償することができる。
なお、電圧源２０としては、ＭＯＳＦＥＴ（Ｍ１）のドレイン電圧と等しい電圧を発生させる通常の電圧源を用いてもよく、ＭＯＳＦＥＴ（Ｍ３）に相当する抵抗素子を用いてもよい。さらに、Ｒ１とＲ２との比によっては、抵抗Ｒ２の端子を基準電圧（グランド電圧）に直接接続するようにしても良い。
【００１９】
図２は、本発明の原理の説明図であって、電流源１０から供給される電流Ｉ０が、抵抗Ｒ１、抵抗Ｒ２の夫々を介して、夫々抵抗「１／ｇｍ」（ｇｍは、ＭＯＳＦＥＴ（Ｍ１）およびＭＯＳＦＥＴ（Ｍ３）の相互コンダクタンス）に流れる様子を示している。
【００２０】
「Ｒ１＋Ｒ２」の値が一定であり、「Ｒ１／（Ｒ１＋Ｒ２）」、および、「Ｉ１／Ｉ０」が略「１／２」の近傍の値をとる、即ち、「αＲ、αＩ≪１」として、「（Ｒ１／（Ｒ１＋Ｒ２））＝（１／２）＋αＲ、Ｉ１／Ｉ０＝（１／２）−αＩ」であるとすると以下の近似式が成立する。
【００２１】
Ｉ１（Ｒ１＋１／ｇｍ）＝（Ｉ０−Ｉ１）（Ｒ２＋１／ｇｍ）、即ち、Ｉ１（Ｒ１＋Ｒ２＋２／ｇｍ）＝Ｉ０（Ｒ２＋１／ｇｍ）。両辺をＩ０（Ｒ１＋Ｒ２）で割ると、Ｒ１／（Ｒ１＋Ｒ２）＝（１／２）＋αＲより、Ｒ２／（Ｒ１＋Ｒ２）＝（１／２）−αＲ、また、Ｉ１／Ｉ０＝（１／２）−αＩなので、（１／２−αＩ）（１＋２／（ｇｍ（Ｒ１＋Ｒ２）））＝（１／２−αＲ）＋１／（ｇｍ（Ｒ１＋Ｒ２））となり、「１／２＋１／（ｇｍ（Ｒ１＋Ｒ２））−αＩ（１＋２／（ｇｍ（Ｒ１＋Ｒ２）））＝１／２−αＩ＋１／（ｇｍ（Ｒ１＋Ｒ２））より、αＩ（１＋２／（ｇｍ（Ｒ１＋Ｒ２）））＝αＲ」なので次式が得られる。
【００２２】
即ち、「αＩ＝（（Ｒ１＋Ｒ２）／（（Ｒ１＋Ｒ２）＋（２／ｇｍ）））・αＲ」なる近似式が成立し、例えば、αＲ＝０．０１、「（Ｒ１＋Ｒ２）／２」が「１／ｇｍ」とほぼ等しく、Ｉ０＝１０（μＡ）とすると、αＩ＝（１／２）×０．０１＝０．００５，Ｉ１＝１０×１０-6（（１／２）−０．００５）＝５×１０-6−５０×１０-9なので、５０（ｎＡ）程度の供給電流の微調整が可能となる。
【００２３】
次に、図３に「Ｒ１＋Ｒ２」の値を一定にしながら、抵抗Ｒ１と抵抗Ｒ２の比を調整する抵抗比調整部の説明図を示す。
この抵抗比調整部は、両端がＡとＢである総抵抗値が「Ｒ１＋Ｒ２」の抵抗に設けられた複数のタップ２６と、デジタルデータをデコードするデジタルデコーダ３０と、電流源１０に接続されたスイッチ２７をデコード値に応じていずれかのタップに接続制御するタップ切り換え部２５とを有している。
【００２４】
したがって、デジタルデータをデジタルデコーダ３０に与えると、デジタルデコーダ３０のデコード値に応じてタップ切り換え部２５がスイッチ２７をいずれかのタップに接続するので、容易に抵抗Ｒ１と抵抗Ｒ２との抵抗比を変更することが可能となり、この結果、例えば前述したように５０（ｎＡ）程度単位での電流調整が可能となる。
【００２５】
図５は本発明の実施の形態にかかる電流源回路を演算増幅器のオフセット微調整回路に応用した場合の回路系の構成図を示している。
図５に示す回路系は、２つの入力Ｖｉｎの差動増幅を行う演算増幅器４０と、差動増幅結果Ｖｏｕｔを出力する出力段５０と、電流源回路１００とを有している。
【００２６】
演算増幅器４０は、ゲートが相互に接続され各ドレインが電源に接続されるＭＯＳＦＥＴ（Ｍ４、Ｍ５）と、ゲートが入力端子となりドレインがＭＯＳＦＥＴ（Ｍ４）のソースに接続されるＭＯＳＦＥＴ（Ｍ６）と、ゲートが他方の入力端子となりドレインがＭＯＳＦＥＴ（Ｍ５）のソースに接続されるＭＯＳＦＥＴ（Ｍ７と、ドレインがＭＯＳＦＥＴ（Ｍ６）およびＭＯＳＦＥＴ（Ｍ７）のソースに接続されソースが接地されるＭＯＳＦＥＴ（Ｍ８）とを有している。
【００２７】
また、出力段５０は、ドレインが電源に接続されソースが出力端子（Ｖｏｕｔ）となっているＭＯＳＦＥＴ（Ｍ９）と、ドレインがＭＯＳＦＥＴ（Ｍ９）のソースに接続されソースが接地されているＭＯＳＦＥＴ（Ｍ１１）とを有していて、さらに、演算増幅器４０を構成するＭＯＳＦＥＴ（Ｍ８）および出力段５０を構成するＭＯＳＦＥＴ（Ｍ１１）の双方のゲートにはＶBIASなるバイアス電圧が印加されている。そして、演算増幅器４０の２つの入力端子に電圧が印加されると、両入力端子に印加される電圧差の増幅率倍の電圧が出力端子から出力される。
【００２８】
ここで、電流源回路１００は、図１に示したものであり、図３に示すような抵抗比調整部の操作によって、例えば、５０（ｎＡ）毎にＭＯＳＦＥＴ（Ｍ２）のドレインに流れる電流を微調整できるので、出力段５０のインピーダンスを１（ＭΩ）程度として「１×１０6 ×５０×１０-9＝５０（ｍＶ）」程度毎で演算増幅器４０のオフセットを微調整することが可能となる。
【００２９】
以上説明してきたように、この発明の実施の形態によれば、電流を微調整可能な電流源回路を実現することが可能になる。また、演算増幅器のオフセットを微調整することも可能となる。
【００３０】
【発明の効果】
以上説明したように、請求項１に係る発明によれば、抵抗比調整部によって、第１および第２の抵抗の抵抗値の比を変化させることができるので、抵抗比調整部の操作によって、ミラー回路に流れる電流を調整することが可能になる。
【００３２】
さらに、請求項２、３に係る発明によれば、請求項１の効果に加えて、ミラー回路を、第１の抵抗にドレインおよびゲートが接続された第１のＭＯＳＦＥＴと、該ゲートに自身のゲートが接続される第２のＭＯＳＦＥＴとを含んで構成するとともに、前記電圧源を、第２の抵抗に自身のドレインおよびゲートが接続されている第３のＭＯＳＦＥＴで構成したので、第１のＭＯＳＦＥＴの特性変動を第３のＭＯＳＦＥＴで補償することが可能になるという効果が得られる。
【００３３】
また、請求項４に係る発明によれば、電流源回路によって電流を微調整して、演算増幅器の出力段から出力される差動増幅電圧値のオフセットが微調整可能となる。
【図面の簡単な説明】
【図１】本発明の実施の形態である電流源回路の回路図である。
【図２】原理動作の説明図である。
【図３】抵抗比調整部の構成図である。
【図４】従来技術の説明図である。
【図５】本発明の実施の形態である電流源回路の応用例である。
【符号の説明】
１  電流源
１０  電流源
２０  電圧源
２５  タップ切り換え部
２６  タップ
２７  スイッチ
３０  デジタルデコーダ
４０  演算増幅器
５０  出力段
Ｍ１〜Ｍ１１  ＭＯＳＦＥＴ
Ｍ２０  ＭＯＳＦＥＴ
Ｒ１  抵抗
Ｒ２  抵抗
【図１】
0003795193.tif 000002
【図２】
0003795193.tif 000003
【図３】
0003795193.tif 000004
【図４】
0003795193.tif 000005
【図５】
0003795193.tif 000006