(57)【特許請求の範囲】
【請求項１】
光学系の走査方向に配列されたｎ個（但し、ｎは２以上の整数である。）の受光素子から出力される画素信号を時間遅延積分するＴＤＩ回路であって、
ｐ個（但し、ｐはｐ＝ｋｎを満足する整数であり、ｋは正の整数である。）の積分容量と、
同一撮像点の画素信号は、同一の積分容量に供給されるように、前記ｎ個の受光素子から出力される画素信号を前記ｐ個の積分容量に供給するスイッチング回路網とを備え、
前記スイッチング回路網は、前記ｐ個の積分容量のそれぞれに対応させて設けられたｐ個のスイッチング単位回路網を有し、
各スイッチング単位回路網は、対応する積分容量への画素信号の供給時、前記ｎ個の受光素子から同時に出力されるｎ個の画素信号の中の１個を選択し、対応する積分容量に供給するように制御されることを特徴とするＴＤＩ回路。
【請求項２】
光学系の走査方向に配列されたｎ個（但し、ｎは２以上の整数である。）の受光素子から出力される画素信号を時間遅延積分するＴＤＩ回路であって、
ｐ個（但し、ｐはｐ＝ｋｎを満足する整数であり、ｋは正の整数である。）の積分容量と、
同一撮像点の画素信号は、同一の積分容量に供給されるように、前記ｎ個の受光素子から出力される画素信号を前記ｐ個の積分容量に供給するスイッチング回路網と、
前記ｐ個の積分容量のそれぞれに対応させて設けられ、対応する積分容量の蓄積電圧をサンプリングするｐ個のサンプリング回路と、
前記ｐ個の積分容量のそれぞれに対応させて設けられ、対応する積分容量の蓄積電圧を一定の電圧値にリセットするｐ個のリセット回路と、
入力端を前記ｐ個のサンプリング回路の出力端に共通接続された出力バッファ回路とを有し、
前記ｐ個のサンプリング回路は、所定の順番、かつ、周期的に、対応する積分容量の蓄積電圧をサンプリングするように制御され、
前記ｐ個のリセット回路は、蓄積電圧をサンプリングされた対応する積分容量を一定の電圧値にリセットするように制御されることを特徴とするＴＤＩ回路。
【請求項３】
光学系の走査方向に配列されたｎ個（但し、ｎは２以上の整数である。）の受光素子から出力される画素信号を時間遅延積分するＴＤＩ回路であって、
ｐ個（但し、ｐはｐ＝ｋｎを満足する整数であり、ｋは正の整数である。）の積分容量と、
同一撮像点の画素信号は、同一の積分容量に供給されるように、前記ｎ個の受光素子から出力される画素信号を前記ｐ個の積分容量に供給するスイッチング回路網と、
前記ｐ個の積分容量のそれぞれに対応させて設けられ、入力端を対応する積分容量の画素信号が印加される電極に接続されたｐ個の出力バッファ回路と、
前記ｐ個の出力バッファ回路のそれぞれに対応させて設けられ、対応する出力バッファ回路の出力電圧をサンプリングするｐ個のサンプリング回路と、
前記ｐ個の積分容量のそれぞれに対応させて設けられ、対応する積分容量の蓄積電圧を一定の電圧値にリセットするｐ個のリセット回路とを有し、
前記ｐ個のサンプリング回路は、所定の順番、かつ、周期的に、対応する出力バッファ回路の出力電圧をサンプリングするように制御され、
前記ｐ個のリセット回路は、蓄積電圧をサンプリングされた対応する積分容量を一定の電圧値にリセットするように制御されることを特徴とするＴＤＩ回路。
【請求項４】
光学系の走査方向に配列されたｎ個（但し、ｎは２以上の整数である。）の受光素子から出力される画素信号を時間遅延積分するＴＤＩ回路であって、
ｐ個（但し、ｐはｐ＝ｋｎを満足する整数であり、ｋは正の整数である。）の積分容量と、
同一撮像点の画素信号は、同一の積分容量に供給されるように、前記ｎ個の受光素子から出力される画素信号を前記ｐ個の積分容量に供給するスイッチング回路網と、
前記ｎ個の受光素子のそれぞれに対応させて設けられ、対応する受光素子から出力される画素信号を入力するためのｎ個の入力端子と、
前記ｎ個の入力端子のそれぞれに対応させて設けられ、第１の電流入出力電極を対応する入力端子に接続され、制御電極に一定電圧が印加されるｎ個の入力トランジスタと、
前記ｎ個の入力トランジスタのそれぞれに対応させて設けられ、第１の電流入出力電極を対応する入力トランジスタの第２の電流入出力電極に接続され、第２の電流入出力電極を前記スイッチング回路網に接続されたｎ個の画素選択トランジスタと、
欠陥画素情報に基づいて、前記ｎ個の画素選択トランジスタのそれぞれのオン、オフを制御する画素選択制御回路とを備えていることを特徴とするＴＤＩ回路。
【請求項５】
第１の電流入出力電極を対応する入力トランジスタの第２の電流入出力電極に接続され、第２の電流入出力電極に所定の電圧が印加されるオフセット電流供給用トランジスタと、
第１の電極を前記オフセット電流供給用トランジスタの制御電極に接続され、第２の電極を前記オフセット電流供給用トランジスタの第２の電流入出力電極に接続され、前記オフセット電流供給用トランジスタの制御電極に制御電圧を印加するための制御電圧印加用容量と、
第１の電流入出力電極を対応する入力トランジスタの第２の電流入出力電極に接続され、第２の電流入出力電極を前記制御電圧印加用容量の第２の電極に接続され、制御電極にサンプルホールド信号が印加され、前記オフセット電流供給用トランジスタの制御電極に印加すべき制御電圧を前記制御電圧印加用容量にホールドさせるサンプルホールドトランジスタとを備えているカレントミラー回路を前記ｎ個の入力トランジスタのそれぞれに対応させて備えていることを特徴とする請求項４記載のＴＤＩ回路。
【請求項６】
前記ｎ個の受光素子のそれぞれに対応させて設けられ、対応する受光素子が出力する画素信号を入力するためのｎ個の入力端子と、
前記ｎ個の入力端子のそれぞれに対応させて設けられ、第１の電流入出力電極を対応する入力端子に接続され、第２の電流入出力電極を前記スイッチング回路網に接続されたｎ個の画素選択トランジスタと、
欠陥画素情報に基づいて、前記ｎ個の画素選択トランジスタのそれぞれのオン、オフを制御する画素選択制御回路と、
前記ｐ個のスイッチング単位回路網のそれぞれに対応させて設けられ、第１の電流入出力電極を対応するスイッチング単位回路網の出力端に接続され、第２の電流入出力電極を対応する積分回路に接続され、制御電極に一定電圧が印加されるｐ個のトランジスタとを備えていることを特徴とする請求項１記載のＴＤＩ回路。
【請求項７】
画素選択制御回路は、前記ｎ個の画素選択トランジスタのそれぞれに対応させて設けられたｎ個のＲＳフリップフロップ回路と、
前記ｎ個のＲＳフリップフロップ回路のそれぞれに対応させて設けられ、欠陥画素情報を記憶させるレジスタと、
前記ｎ個のＲＳフリップフロップ回路のそれぞれに対応させて設けられ、一端を対応するレジスタの出力端に接続され、他端を対応するＲＳフリップフロップ回路のリセット信号入力端子に接続され、書込み信号によりオン、オフが制御されるｎ個の第１のスイッチ素子と、
前記ｎ個のＲＳフリップフロップ回路のそれぞれに対応させて設けられ、一端を高電位側の電源線に接続され、他端を対応するＲＳフリップフロップ回路のリセット信号入力端子に接続され、リセット信号によりオン、オフが制御されるｎ個の第２のスイッチ素子とを備えていることを特徴とする請求項４、５又は６記載のＴＤＩ回路。
【請求項８】
走査方向にｎ個、走査方向と直交する方向にｍ個の受光素子を行列状に配列した撮像センサのｍ個の走査チャネル数のそれぞれに対応させて設けられたｍ個の請求項１、２、３、４、５、６又は７記載のＴＤＩ回路と、
前記ｍ個の請求項１、２、３、４、５、６又は７記載のＴＤＩ回路により得られる前記ｍ個の走査チャネルの画素信号を１次元的に多重化された画像信号とするように、前記ｍ個の請求項１、２、３、４、５、６又は７記載のＴＤＩ回路からの画素信号の読出しを制御する読出し制御回路とを備えていることを特徴とする画像信号読出回路。
【請求項９】
走査方向にｎ個、走査方向と直交する方向にｍ個の受光素子を行列状に配列された撮像センサと、請求項８記載の画像信号読出回路とを備えていることを特徴とする撮像デバイス。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、撮像センサから得られる画素信号のＳ／Ｎ比を向上させる時間遅延積分回路、いわゆる、ＴＤＩ（time delay and integration）回路、画像信号読出回路及び撮像デバイスに関する。
【０００２】
例えば、赤外線ラインセンサのように、被写体に対して相対的に機械走査する撮像センサにおいて、高いＳ／Ｎ比を得るためには、複数の画素を撮像センサの被写体に対する相対的走査方向に配列し、ＴＤＩ回路を使用して同一の撮像点の画素信号を時間遅延積分する必要がある。
【０００３】
【従来の技術】
従来、ＴＤＩ回路として、例えば、撮像センサから出力される信号電荷をＣＣＤ（charge coupled device）からなる電荷転送路を転送させながら積分していくＴＤＩ回路が知られている。
【０００４】
【発明が解決しようとする課題】
しかし、ＣＣＤを使用したＴＤＩ回路は、撮像センサの欠陥画素を非選択にすることが困難であり、全ての走査チャネルで高いＳ／Ｎ比を実現することが困難であるという問題点を有していた。
【０００５】
本発明は、かかる点に鑑み、欠陥画素からの画素信号を遮断できるようにし、高いＳ／Ｎ比を得ることができるようにしたＴＤＩ回路、画像信号読出回路及び撮像デバイスを提供することを目的とする。
【０００６】
【課題を解決するための手段】
本発明中、第１の発明は、光学系の走査方向に配列されたｎ個（但し、ｎは２以上の整数である。）の受光素子から出力される画素信号を時間遅延積分するＴＤＩ回路であって、ｐ個（但し、ｐはｐ＝ｋｎを満足する整数であり、ｋは正の整数である。）の積分容量と、同一撮像点の画素信号は、同一の積分容量に供給されるように、ｎ個の受光素子から出力される画素信号をｐ個の積分容量に供給するスイッチング回路網とを備えているというものである。
【０００７】
本発明中、第１の発明によれば、スイッチング回路網は、同一撮像点の画素信号は同一の積分容量に供給されるように、ｎ個の受光素子から出力される画素信号をｐ個の積分容量に供給するとしているので、ｐ個の積分容量の蓄積電圧の所定のタイミングによるサンプリングとリセットを繰り返すことで、ＴＤＩ機能を実現することができる。
【０００８】
このように、本発明中、第１の発明によれば、ｎ個の受光素子から出力される画素信号をスイッチング回路網を介してｐ個の積分容量に供給することにより、ＴＤＩ機能を達成するようにしているので、ｎ個の受光素子から出力される画素信号を入力するための入力端子とスイッチング回路網との間に、欠陥画素からの画素信号を遮断するスイッチング素子を設けてなる簡単な回路構成の画素選択回路を設けることができる。
【０００９】
本発明中、第２の発明は、第１の発明において、スイッチング回路網は、ｐ個の積分容量のそれぞれに対応させて設けられたｐ個のスイッチング単位回路網を有し、各スイッチング単位回路網は、ｎ個の受光素子から同時に出力されるｎ個の画素信号の中の１個を選択し、対応する積分容量に供給するように制御されるというものである。
【００１０】
本発明中、第３の発明は、第１の発明において、ｐ個の積分容量のそれぞれに対応させて設けられ、対応する積分容量の蓄積電圧をサンプリングするｐ個のサンプリング回路と、ｐ個の積分容量のそれぞれに対応させて設けられ、対応する積分容量の蓄積電圧を一定の電圧値にリセットするｐ個のリセット回路と、入力端をｐ個のサンプリング回路の出力端に共通接続された出力バッファ回路とを有し、ｐ個のサンプリング回路は、所定の順番、かつ、周期的に、対応する積分容量の蓄積電圧をサンプリングするように制御され、ｐ個のリセット回路は、蓄積電圧をサンプリングされた対応する積分容量を一定の電圧値にリセットするように制御されるというものである。
【００１１】
本発明中、第４の発明は、第１の発明において、ｐ個の積分容量のそれぞれに対応させて設けられ、入力端を対応する積分容量の画素信号が印加される電極に接続されたｐ個の出力バッファ回路と、ｐ個の出力バッファ回路のそれぞれに対応させて設けられ、対応する出力バッファ回路の出力電圧をサンプリングするｐ個のサンプリング回路と、ｐ個の積分容量のそれぞれに対応させて設けられ、対応する積分容量の蓄積電圧を一定の電圧値にリセットするｐ個のリセット回路とを有し、ｐ個のサンプリング回路は、所定の順番、かつ、周期的に、対応する出力バッファ回路の出力電圧をサンプリングするように制御され、ｐ個のリセット回路は、蓄積電圧をサンプリングされた対応する積分容量を一定の電圧値にリセットするように制御されるというものである。
【００１２】
本発明中、第４の発明によれば、ｐ個の積分容量のそれぞれに対応させて出力バッファ回路を設けているので、ｐ個の積分容量から出力される画素信号間のクロストークを低減することができる。
【００１３】
本発明中、第５の発明は、第１の発明において、ｎ個の受光素子のそれぞれに対応させて設けられ、対応する受光素子から出力される画素信号を入力するためのｎ個の入力端子と、ｎ個の入力端子のそれぞれに対応させて設けられ、第１の電流入出力電極を対応する入力端子に接続され、制御電極に一定電圧が印加されるｎ個の入力トランジスタと、ｎ個の入力トランジスタのそれぞれに対応させて設けられ、第１の電流入出力電極を対応する入力トランジスタの第２の電流入出力電極に接続され、第２の電流入出力電極をスイッチング回路網に接続されたｎ個の画素選択トランジスタと、欠陥画素情報に基づいて、ｎ個の画素選択トランジスタのそれぞれのオン、オフを制御する画素選択制御回路とを備えているというものである。
【００１４】
本発明中、第５の発明によれば、ｎ個の画素選択トランジスタと、画素選択制御回路とで、欠陥画素からの画素信号を遮断するための画素選択回路が構成されている。
【００１５】
本発明中、第６の発明は、第５の発明において、第１の電流入出力電極を対応する入力トランジスタの第２の電流入出力電極に接続され、第２の電流入出力電極に所定の電圧が印加されるオフセット電流供給用トランジスタと、第１の電極をオフセット電流供給用トランジスタの制御電極に接続され、第２の電極をオフセット電流供給用トランジスタの第２の電流入出力電極に接続され、オフセット電流供給用トランジスタの制御電極に制御電圧を印加するための制御電圧印加用容量と、第１の電流入出力電極を対応する入力トランジスタの第２の電流入出力電極に接続され、第２の電流入出力電極を制御電圧印加用容量の第２の電極に接続され、制御電極にサンプルホールド信号が印加され、オフセット電流供給用トランジスタの制御電極に印加すべき制御電圧を制御電圧印加用容量にホールドさせるサンプルホールドトランジスタとを備えているカレントミラー回路をｎ個の入力トランジスタのそれぞれに対応させて備えているというものである。
【００１６】
本発明中、第６の発明によれば、サンプルホールドトランジスタをオンとして、暗い被写体を撮像すると、オフセット電流供給用トランジスタを介して受光素子にオフセット電流が流れ、この時のオフセット電流供給用トランジスタの制御電圧を制御電圧供給用容量に記憶させることができるので、その後、サンプルホールドトランジスタをオフとしても、受光素子にオフセット電流を供給することができる。
【００１７】
本発明中、第７の発明は、第２の発明において、ｎ個の受光素子のそれぞれに対応させて設けられ、対応する受光素子が出力する画素信号を入力するためのｎ個の入力端子と、ｎ個の入力端子のそれぞれに対応させて設けられ、第１の電流入出力電極を対応する入力端子に接続され、第２の電流入出力電極をスイッチング回路網に接続されたｎ個の画素選択トランジスタと、欠陥画素情報に基づいて、ｎ個の画素選択トランジスタのそれぞれのオン、オフを制御する画素選択制御回路と、ｐ個のスイッチング単位回路網のそれぞれに対応させて設けられ、第１の電流入出力電極を対応するスイッチング単位回路網の出力端に接続され、第２の電流入出力電極を対応する積分回路に接続され、制御電極に一定電圧が印加されるｐ個のトランジスタとを備えているというものである。
【００１８】
本発明中、第７の発明によれば、ｎ個の画素選択トランジスタと、画素選択制御回路とで、欠陥画素からの画素信号を遮断するための画素選択回路が構成されている。
【００１９】
本発明中、第８の発明は、第５、第６又は第７の発明において、画素選択制御回路は、ｎ個の画素選択トランジスタのそれぞれに対応させて設けられたｎ個のＲＳフリップフロップ回路と、ｎ個のＲＳフリップフロップ回路のそれぞれに対応させて設けられ、欠陥画素情報を記憶させるレジスタと、ｎ個のＲＳフリップフロップ回路のそれぞれに対応させて設けられ、一端を対応するレジスタの出力端に接続され、他端を対応するＲＳフリップフロップ回路のリセット信号入力端子に接続され、書込み信号によりオン、オフが制御されるｎ個の第１のスイッチ素子と、ｎ個のＲＳフリップフロップ回路のそれぞれに対応させて設けられ、一端を高電位側の電源線に接続され、他端を対応するＲＳフリップフロップ回路のリセット信号入力端子に接続され、リセット信号によりオン、オフが制御されるｎ個の第２のスイッチ素子とを備えているというものである。
【００２０】
本発明中、第９の発明は、画像信号読出回路の発明であり、走査方向にｎ個、走査方向と直交する方向にｍ個の受光素子を行列状に配列した撮像センサのｍ個の走査チャネル数のそれぞれに対応させて設けられたｍ個の第１、第２、第３、第４、第５、第６、第７又は第８の発明のＴＤＩ回路と、これらｍ個の第１、第２、第３、第４、第５、第６、第７又は第８の発明のＴＤＩ回路により得られるｍ個の走査チャネルの画素信号を１次元的に多重化された画像信号とするように、ｍ個の第１、第２、第３、第４、第５、第６、第７又は第８の発明のＴＤＩ回路からの画素信号の読出しを制御する読出制御回路とを備えているというものである。
【００２１】
本発明中、第１０の発明は、撮像デバイスの発明であり、走査方向にｎ個、走査方向と直交する方向にｍ個の受光素子を行列状に配列された撮像センサと、第９の発明の画像信号読出回路とを備えているというものである。
【００２２】
【発明の実施の形態】
以下、本発明のＴＤＩ回路の第１実施形態〜第４実施形態について、本発明の画像信号読出回路及び撮像デバイスの実施形態を含めて説明する。
【００２３】
第１実施形態・・図１〜図９
図１は本発明のＴＤＩ回路の第１実施形態を赤外線ラインセンサに形成された受光素子の一部と共に示す回路図であり、図１中、１−１、１−２、１−３、１−４は赤外線ラインセンサの走査方向に一列に配列された受光素子、２は本発明のＴＤＩ回路の第１実施形態である。
【００２４】
本発明のＴＤＩ回路の第１実施形態２において、３−１、３−２、３−３、３−４は受光素子１−１、１−２、１−３、１−４から出力される画素信号Ｇ１、Ｇ２、Ｇ３、Ｇ４を入力するための入力端子、４は入力回路である。
【００２５】
また、５は入力回路４から出力される画素信号Ｇ１、Ｇ２、Ｇ３、Ｇ４を後述する積分回路に供給するスイッチング回路網、６−１、６−２、６−３、６−４はスイッチング回路網５から供給される画素信号を積分する積分回路である。
【００２６】
また、７−１、７−２、７−３、７−４は積分回路６−１、６−２、６−３、６−４の蓄積電圧をサンプリングするサンプリング回路、８−１、８−２、８−３、８−４は積分回路６−１、６−２、６−３、６−４のリセットを行うリセット回路である。
【００２７】
また、９はサンプリング回路８−１、８−２、８−３、８−４によりサンプリングされた蓄積電圧を画素信号として出力させるための出力バッファ回路である。
【００２８】
また、１０は他のＴＤＩ回路に共通の共通バス、１１は出力制御信号ＳＲによりオン、オフが制御され、出力バッファ回路９の出力端の共通バス１０への接続を制御するｎＭＯＳトランジスタである。
【００２９】
図２は入力回路４の構成を示す回路図であり、図２中、１３−１、１３−２、１３−３、１３−４は入力トランジスタをなすｎＭＯＳトランジスタ、ＶIGはｎＭＯＳトランジスタ１３−１、１３−２、１３−３、１３−４のゲートに印加するゲートバイアス電圧である。
【００３０】
また、１４−１、１４−２、１４−３、１４−４は欠陥画素からの画素信号を遮断するための画素選択トランジスタをなすｎＭＯＳトランジスタ、１５はｎＭＯＳトランジスタ１４−１、１４−２、１４−３、１４−４のオン、オフを制御する画素選択制御回路、ＤＳ１、ＤＳ２、ＤＳ３、ＤＳ４は画素選択制御回路１５から出力される画素選択制御信号である。
【００３１】
図３は画素選択制御回路１５の構成を示す回路図であり、図３中、１６はシフトレジスタ、１７−１、１７−２、１７−３、１７−４はシフトレジスタ１６を構成する１ビットのレジスタ、１８−１、１８−２、１８−３、１８−４はＲＳフリップフロップ回路である。
【００３２】
また、１９−１、１９−２、１９−３、１９−４は書込み信号Ｗによりオン、オフが制御されるｐＭＯＳトランジスタ、２０−１、２０−２、２０−３、２０−４はリセット信号Ｒによりオン、オフが制御されるｐＭＯＳトランジスタ、２１は電源電圧Ｖddを供給する電源線である。
【００３３】
図４はスイッチング回路網５、積分回路６−１〜６−４、サンプリング回路７−１〜７−４、リセット回路８−１〜８−４及び出力バッファ回路９の構成を示す回路図である。
【００３４】
図４中、スイッチング回路網５において、２３−１、２３−２、２３−３、２３−４は画素信号Ｇ１、Ｇ２、Ｇ３、Ｇ４の選択を行うスイッチング単位回路網である。
【００３５】
スイッチング単位回路網２３−１において、２４はスイッチング制御信号ＳＷ１によりオン、オフが制御され、入力回路４から出力される画素信号Ｇ１の選択を行うスイッチング素子をなすｎＭＯＳトランジスタである。
【００３６】
また、２５はスイッチング制御信号ＳＷ２によりオン、オフが制御され、入力回路４から出力される画素信号Ｇ２の選択を行うスイッチング素子をなすｎＭＯＳトランジスタである。
【００３７】
また、２６はスイッチング制御信号ＳＷ３によりオン、オフが制御され、入力回路４から出力される画素信号Ｇ３の選択を行うスイッチング素子をなすｎＭＯＳトランジスタである。
【００３８】
また、２７はスイッチング制御信号ＳＷ４によりオン、オフが制御され、入力回路４から出力される画素信号Ｇ４の選択を行うスイッチング素子をなすｎＭＯＳトランジスタである。
【００３９】
また、スイッチング単位回路網２３−２において、２８はスイッチング制御信号ＳＷ４によりオン、オフが制御され、入力回路４から出力される画素信号Ｇ１の選択を行うスイッチング素子をなすｎＭＯＳトランジスタである。
【００４０】
また、２９はスイッチング制御信号ＳＷ１によりオン、オフが制御され、入力回路４から出力される画素信号Ｇ２の選択を行うスイッチング素子をなすｎＭＯＳトランジスタである。
【００４１】
また、３０はスイッチング制御信号ＳＷ２によりオン、オフが制御され、入力回路４から出力される画素信号Ｇ３の選択を行うスイッチング素子をなすｎＭＯＳトランジスタである。
【００４２】
また、３１はスイッチング制御信号ＳＷ３によりオン、オフが制御され、入力回路４から出力される画素信号Ｇ４の選択を行うスイッチング素子をなすｎＭＯＳトランジスタである。
【００４３】
また、スイッチング単位回路網２３−３において、３２はスイッチング制御信号ＳＷ３によりオン、オフが制御され、入力回路４から出力される画素信号Ｇ１の選択を行うスイッチング素子をなすｎＭＯＳトランジスタである。
【００４４】
また、３３はスイッチングＳＷ４によりオン、オフが制御され、入力回路４から出力される画素信号Ｇ２の選択を行うスイッチング素子をなすｎＭＯＳトランジスタである。
【００４５】
また、３４はスイッチング制御信号ＳＷ１によりオン、オフが制御され、入力回路４から出力される画素信号Ｇ３の選択を行うスイッチング素子をなすｎＭＯＳトランジスタである。
【００４６】
また、３５はスイッチング制御信号ＳＷ２によりオン、オフが制御され、入力回路４から出力される画素信号Ｇ４の選択を行うスイッチング素子をなすｎＭＯＳトランジスタである。
【００４７】
また、スイッチング単位回路網２３−４において、３６はスイッチング制御信号ＳＷ２によりオン、オフが制御され、入力回路４から出力される画素信号Ｇ１の選択を行うスイッチング素子をなすｎＭＯＳトランジスタである。
【００４８】
また、３７はスイッチング制御信号ＳＷ３によりオン、オフが制御され、入力回路４から出力される画素信号Ｇ２の選択を行うスイッチング素子をなすｎＭＯＳトランジスタである。
【００４９】
また、３８はスイッチング制御信号ＳＷ４によりオン、オフが制御され、入力回路４から出力される画素信号Ｇ３の選択を行うスイッチング素子をなすｎＭＯＳトランジスタである。
【００５０】
また、３９はスイッチング制御信号ＳＷ１によりオン、オフが制御され、入力回路４から出力される画素信号Ｇ４の選択を行うスイッチング素子をなすｎＭＯＳトランジスタである。
【００５１】
また、積分回路６−１において、４０−１はスイッチング単位回路網２３−１から出力される画素信号を積分する積分容量であり、一方の電極をスイッチング単位回路網２３−１の画素信号出力端に接続され、他方の電極を接地電圧ＶＳＳを供給する接地線４１に接続されている。
【００５２】
また、積分回路６−２において、４０−２はスイッチング単位回路網２３−２から出力される画素信号を積分する積分容量であり、一方の電極をスイッチング単位回路網２３−２の画素信号出力端に接続され、他端を接地線４１に接続されている。
【００５３】
また、積分回路６−３において、４０−３はスイッチング単位回路網２３−３から出力される画素信号を積分する積分容量であり、一方の電極をスイッチング単位回路網２３−３の画素信号出力端に接続され、他方の電極を接地線４１に接続されている。
【００５４】
また、積分回路６−４において、４０−４はスイッチング単位回路網２３−４から出力される画素信号を積分する積分容量であり、一方の電極をスイッチング単位回路網２３−４の画素信号出力端に接続され、他方の電極を接地線４１に接続されている。
【００５５】
また、サンプリング回路７−１において、４２−１はサンプリング信号ＳＰ１によりオン、オフが制御されるｎＭＯＳトランジスタであり、ドレインを積分容量４０−１の画素信号が印加される電極に接続され、ソースを出力バッファ回路９を構成するｎＭＯＳトランジスタ４３のゲートに接続されている。
【００５６】
また、サンプリング回路７−２において、４２−２はサンプリング信号ＳＰ２によりオン、オフが制御されるｎＭＯＳトランジスタであり、ドレインを積分容量４０−２の画素信号が印加される電極に接続され、ソースを出力バッファ回路９を構成するｎＭＯＳトランジスタ４３のゲートに接続されている。
【００５７】
また、サンプリング回路７−３において、４２−３はサンプリング信号ＳＰ３によりオン、オフが制御されるｎＭＯＳトランジスタであり、ドレインを積分容量４０−３の画素信号が印加される電極に接続され、ソースを出力バッファ回路９を構成するｎＭＯＳトランジスタ４３のゲートに接続されている。
【００５８】
また、サンプリング回路７−４において、４２−４はサンプリング信号ＳＰ４によりオン、オフが制御されるｎＭＯＳトランジスタであり、ドレインを積分容量４０−４の画素信号が印加される電極に接続され、ソースを出力バッファ回路９を構成するｎＭＯＳトランジスタ４３のゲートに接続されている。
【００５９】
また、リセット回路８−１において、４４−１はリセット信号ＲＳ１によりオン、オフが制御されるｐＭＯＳトランジスタであり、ソースを電源電圧Ｖddを供給する電源線４５に接続され、ドレインを積分容量４０−１の画素信号が印加される電極に接続されている。
【００６０】
また、リセット回路８−２において、４４−２はリセット信号ＲＳ２によりオン、オフが制御されるｐＭＯＳトランジスタであり、ソースを電源線４５に接続され、ドレインを積分容量４０−２の画素信号が印加される電極に接続されている。
【００６１】
また、リセット回路８−３において、４４−３はリセット信号ＲＳ３によりオン、オフが制御されるｐＭＯＳトランジスタであり、ソースを電源線４５に接続され、ドレインを積分容量４０−３の画素信号が印加される電極に接続されている。
【００６２】
また、リセット回路８−４において、４４−４はリセット信号ＲＳ４によりオン、オフが制御されるｐＭＯＳトランジスタであり、ソースを電源線４５に接続され、ドレインを積分容量４０−４の画素信号が印加される電極に接続されている。
【００６３】
また、出力バッファ９を構成するｎＭＯＳトランジスタ４３は、ドレインを電源線４５に接続され、ソースをｎＭＯＳトランジスタ１１のドレインに接続され、ソースフォロア回路を構成している。
【００６４】
図５は本発明のＴＤＩ回路の第１実施形態２の使用態様を示す回路図であり、本発明の撮像デバイスの一実施形態を示している。
【００６５】
図５中、４７は受光素子を走査方向に４個、走査方向と直交する方向にｍ個配列してなる赤外線ラインセンサであり、４８−ｉ１、４８−ｉ２、４８−ｉ３、４８−ｉ４（但し、ｉ＝１、２、・・・ｍである。）は、第ｉの走査チャネルの受光素子である。
【００６６】
また、４９は本発明の画像信号読出回路の一実施形態であり、５０−ｉは第ｉの走査チャネルの受光素子４８−ｉ１、４８−ｉ２、４８−ｉ３、４８−ｉ４に対応して設けられている本発明のＴＤＩ回路の第１実施形態２と同一構成とされたＴＤＩ回路である。
【００６７】
また、５１は本発明のＴＤＩ回路の第１実施形態２と同一構成とされたＴＤＩ回路５０−１、５０−２、・・・５０−ｍから画素信号を順に出力させるためのシフトレジスタ、ＳＲ１、ＳＲ２、・・・ＳＲｍは順に、かつ、選択的にＨレベルとされる出力制御信号であり、図１に示す出力制御信号ＳＲに対応する信号である。
【００６８】
図６は本発明のＴＤＩ回路の第１実施形態２の駆動タイミングを示すタイミングチャートであり、本発明のＴＤＩ回路の第１実施形態２においては、スイッチング制御信号ＳＷ１〜ＳＷ４、サンプリング信号ＳＰ１〜ＳＰ４及びリセット信号ＲＳ１〜ＲＳ４は、ＳＷ１→ＳＰ４→ＲＳ４→ＳＷ２→ＳＰ３→ＲＳ３→ＳＷ３→ＳＰ２→ＲＳ２→ＳＷ４→ＳＰ１→ＲＳ１の順に、かつ、選択的に活性レベルとされ、これが繰り返される。
【００６９】
ここに、時刻Ｔ１になると、スイッチング制御信号ＳＷ１＝Ｈレベルとされ、スイッチング回路網５においては、ｎＭＯＳトランジスタ２４、２９、３４、３９＝ＯＮとされ、積分容量４０−１、４０−２、４０−３、４０−４には、それぞれ、図７に示すように、画素信号Ｇ１、Ｇ２、Ｇ３、Ｇ４が供給される。
【００７０】
そして、画素信号供給期間ΔＴ１が終了すると、スイッチング制御信号ＳＷ１＝Ｌレベルとされ、ｎＭＯＳトランジスタ２４、２９、３４、３９＝ＯＦＦとされると共に、サンプリング信号ＳＰ４＝Ｈレベル、ｎＭＯＳトランジスタ４２−４＝ＯＮとされ、積分容量４０−４の蓄積電圧がｎＭＯＳトランジスタ４３のゲートに印加される。
【００７１】
続いて、サンプリング信号ＳＰ４＝Ｌレベル、ｎＭＯＳトランジスタ４２−４＝ＯＦＦとされると共に、リセット信号ＲＳ４＝Ｌレベル、ｐＭＯＳトランジスタ４４−４＝ＯＮとされ、積分容量４０−４の蓄積電圧が電源電圧Ｖddにリセットされる。
【００７２】
そして、時刻Ｔ２になると、リセット信号ＲＳ４＝Ｈレベル、ｐＭＯＳトランジスタ４４−４＝ＯＦＦとされると共に、スイッチング制御信号ＳＷ２＝Ｈレベルとされ、ｎＭＯＳトランジスタ２５、３０、３５、３６＝ＯＮとされ、積分容量４０−１、４０−２、４０−３、４０−４には、それぞれ、図７に示すように、画素信号Ｇ２、Ｇ３、Ｇ４、Ｇ１が供給される。
【００７３】
そして、画素信号供給期間ΔＴ２が終了すると、スイッチング制御信号ＳＷ２＝Ｌレベルとされ、ｎＭＯＳトランジスタ２５、３０、３５、３６＝ＯＦＦとされると共に、サンプリング信号ＳＰ３＝Ｈレベル、ｎＭＯＳトランジスタ４２−３＝ＯＮとされ、積分容量４０−３の蓄積電圧がｎＭＯＳトランジスタ４３のゲートに印加される。
【００７４】
続いて、サンプリング信号ＳＰ３＝Ｌレベル、ｎＭＯＳトランジスタ４２−３＝ＯＦＦとされると共に、リセット信号ＲＳ３＝Ｌレベル、ｐＭＯＳトランジスタ４４−３＝ＯＮとされ、積分容量４０−３の蓄積電圧が電源電圧Ｖddにリセットされる。
【００７５】
そして、時刻Ｔ３になると、リセット信号ＲＳ３＝Ｈレベル、ｐＭＯＳトランジスタ４４−３＝ＯＦＦとされると共に、スイッチング制御信号ＳＷ３＝Ｈレベルとされ、ｎＭＯＳトランジスタ２６、３１、３２、３７＝ＯＮとされ、積分容量４０−１、４０−２、４０−３、４０−４には、それぞれ、図７に示すように、画素信号Ｇ３、Ｇ４、Ｇ１、Ｇ２が供給される。
【００７６】
そして、画素信号供給期間ΔＴ３が終了すると、スイッチング制御信号ＳＷ３＝Ｌレベルとされ、ｎＭＯＳトランジスタ２６、３１、３２、３７＝ＯＦＦとされると共に、サンプリング信号ＳＰ２＝Ｈレベル、ｎＭＯＳトランジスタ４２−２＝ＯＮとされ、積分容量４０−２の蓄積電圧がｎＭＯＳトランジスタ４３のゲートに印加される。
【００７７】
続いて、サンプリング信号ＳＰ２＝Ｌレベル、ｎＭＯＳトランジスタ４２−２＝ＯＦＦとされると共に、リセット信号ＲＳ２＝Ｌレベル、ｐＭＯＳトランジスタ４４−２＝ＯＮとされ、積分容量４０−２の蓄積電圧が電源電圧Ｖddにリセットされる。
【００７８】
そして、時刻Ｔ４になると、リセット信号ＲＳ２＝Ｈレベル、ｐＭＯＳトランジスタ４４−２＝ＯＦＦとされると共に、スイッチング制御信号ＳＷ２＝Ｈレベルとされ、ｎＭＯＳトランジスタ２７、２８、３３、３８＝ＯＮとされ、積分容量４０−１、４０−２、４０−３、４０−４には、それぞれ、図７に示すように、画素信号Ｇ４、Ｇ１、Ｇ２、Ｇ３が供給される。
【００７９】
そして、画素信号供給期間ΔＴ４が終了すると、スイッチング制御信号ＳＷ４＝Ｌレベルとされ、ｎＭＯＳトランジスタ２７、２８、３３、３８＝ＯＦＦとされると共に、サンプリング信号ＳＰ１＝Ｈレベル、ｎＭＯＳトランジスタ４２−１＝ＯＮとされ、積分容量４０−１の蓄積電圧がｎＭＯＳトランジスタ４３のゲートに印加される。
【００８０】
続いて、サンプリング信号ＳＰ１＝Ｌレベル、ｎＭＯＳトランジスタ４２−１＝ＯＦＦとされると共に、リセット信号ＲＳ１＝Ｌレベル、ｎＭＯＳトランジスタ４４−１＝ＯＮとされ、積分容量４０−１の蓄積電圧が電源電圧Ｖddにリセットされる。以下、同様の動作が繰り返される。
【００８１】
図８は本発明のＴＤＩ回路の第１実施形態２により得られる時間遅延積分結果を説明するための図であり、図８中、５２は撮像対象、ａ〜ｊは画素信号を得るべき撮像対象５２の撮像点である。
【００８２】
この例は、受光素子１−１は撮像点ｄ〜ｊを順に走査し、受光素子１−２は撮像点ｃ〜ｉを順に走査し、受光素子１−３は撮像点ｂ〜ｈを順に走査し、受光素子１−４は撮像点ａ〜ｇを順に走査するように、赤外線ラインセンサを走査方向に移動する場合を示している。なお、Ａ〜Ｊは、それぞれ、１個の受光素子が各撮像点ａ〜ｊを撮像した場合に得られる画素信号を示している。
【００８３】
図９は図８に示すように撮像対象５２を走査した場合における画素信号供給期間ΔＴ１〜ΔＴ７と、受光素子１−１〜１−４から出力される画素信号Ｇ１〜Ｇ４の内容と、積分容量４０−１〜４０−４に分配される画素信号と、サンプリングされる蓄積電圧Ｖ０を形成した画素信号との関係を示す図である。
【００８４】
このように、本発明のＴＤＩ回路の第１実施形態２においては、ＴＤＩ走査開始後、撮像対象５２の端部の撮像点ａから３個目以降の撮像点ｄ、ｅ、ｆ・・・の画素信号Ｄ、Ｅ、Ｆ・・・については、４回にわたり時間遅延積分を行うことによりＴＤＩ機能を達成することができる。
【００８５】
また、本発明のＴＤＩ回路の第１実施形態２においては、図３に示す画素選択制御回路１５において、セット信号Ｓ＝Ｈレベルにすると、画素選択制御信号ＤＳ１〜ＤＳ４＝Ｈレベルとなり、画素選択トランジスタをなすｎＭＯＳトランジスタ１４−１〜１４−４＝ＯＮとなる。
【００８６】
また、スイッチング制御信号ＳＷ１＝Ｈレベル、スイッチング制御信号ＳＷ２〜ＳＷ４＝Ｌレベルとすると、スイッチングトランジスタをなすｎＭＯＳトランジスタ２４、２９、３４、３９＝ＯＮ、スイッチングトランジスタをなすｎＭＯＳトランジスタ２５〜２７、２８、３０〜３３、３５〜３８＝ＯＦＦとなる。
【００８７】
このようにすると、受光素子１−１〜１−４が出力する画素信号Ｇ１〜Ｇ４を個別に得ることができるので、この状態で、欠陥の画素（欠陥の受光素子）の判定を行う欠陥画素情報を得て、この欠陥画素情報を外部メモリ等に記憶させるようにする。
【００８８】
そして、ＴＤＩ走査を開始する前に、外部メモリ等に記憶させた欠陥画素情報をシフトレジスタ１６に記憶させるようにする。この場合、シフトレジスタ１６の欠陥のない画素に対応するレジスタにはＬレベル、シフトレジスタ１６の欠陥画素に対応するレジスタにはＨレベルを記憶させるようにする。
【００８９】
次に、セット信号Ｓ＝Ｈレベルとし、画素選択制御信号ＤＳ１〜ＤＳ４＝Ｈレベルとした後、書込み信号Ｗ＝Ｌレベルとし、レジスタ１７−１〜１７−４の記憶レベルをＲＳフリップフロップ回路１８−１〜１８−４のリセット信号入力端子に印加する。
【００９０】
このようにすると、ＲＳフリップフロップ回路１８−１〜１８−４のうち、リセット信号入力端子にＨレベルが印加されたＲＳフリップフロップ回路から出力される画素選択制御信号はＬレベルとなるので、ｎＭＯＳトランジスタ１４−１〜１４−４のうち、欠陥画素に対応して設けられているｎＭＯＳトランジスタはＯＦＦとされ、欠陥画素からの画素信号はスイッチング回路網５には供給されないことになる。
【００９１】
このように、本発明のＴＤＩ回路の第１実施形態２によれば、受光素子１−１〜１−４から出力される画素信号Ｇ１〜Ｇ４をスイッチング回路網５を介して積分容量４０−１〜４０−４に供給することによってＴＤＩ機能を達成するようにしたことにより、入力回路４に画素選択トランジスタをなすｎＭＯＳトランジスタ１４−１〜１４−４を備えてなる回路構成の簡単な画素選択回路を設け、欠陥画素からの画素信号を遮断することができるので、Ｓ／Ｎ比の向上を図ることができ、これを４個の画素を走査方向に配列してなる赤外線ラインセンサに使用する場合には、全ての走査チャネルで高いＳ／Ｎ比を得ることができる。
【００９２】
第２実施形態・・図１０〜図１２
図１０は本発明のＴＤＩ回路の第２実施形態を赤外線ラインセンサに形成された受光素子の一部と共に示す回路図であり、図１０中、５４は本発明のＴＤＩ回路の第２実施形態である。
【００９３】
本発明のＴＤＩ回路の第２実施形態５４は、本発明のＴＤＩ回路の第１実施形態２が備える入力回路４と回路構成の異なる入力回路５５を設け、その他については、本発明のＴＤＩ回路の第１実施形態２と同様に構成したものである。
【００９４】
図１１は入力回路５５の構成を示す回路図であり、入力回路５５は、入力トランジスタ１３−ｉ（但し、ｉ＝１、２、３、４である。）と画素選択トランジスタ１４−ｉとの間にカレントミラー回路５７−ｉを接続し、その他については、本発明のＴＤＩ回路の第１実施形態２が備える入力回路４と同様に構成したものである。
【００９５】
図１２はカレントミラー回路５７−ｉの構成を示す回路図であり、図１２中、５９は電源電圧Ｖddを供給する電源線、６０は受光素子１−ｉに流れるオフセット電流を受光素子１−ｉに供給するオフセット電流供給用トランジスタをなすｐＭＯＳトランジスタ、６１はｐＭＯＳトランジスタ６０のゲートにゲート電圧を印加するゲート電圧印加用容量である。
【００９６】
また、６２は受光素子１−ｉにオフセット電流を供給するために必要なｐＭＯＳトランジスタ６０のゲート電圧をゲート電圧印加用容量６１にホールドさせるためのサンプリングトランジスタをなすｐＭＯＳトランジスタ、ＳＨはｐＭＯＳトランジスタ６２のＯＮ、ＯＦＦを制御するサンプルホールド信号である。
【００９７】
ここに、例えば、画素選択制御信号ＤＳｉ＝Ｌレベル、ｎＭＯＳトランジスタ１４−ｉ＝ＯＦＦとすると共に、サンプルホールド信号ＳＨ＝Ｌレベル、ｐＭＯＳトランジスタ６２＝ＯＮとし、冷たい被写体を撮像すると、電源線５９からｐＭＯＳトランジスタ６０、ｎＭＯＳトランジスタ１３−ｉを介して受光素子１−ｉにオフセット電流が流れ、この時のｐＭＯＳトランジスタ６０のゲート電圧をゲート電圧供給用容量６１に記憶させることができ、その後、サンプルホールド信号ＳＨ＝Ｌレベル、ｐＭＯＳトランジスタ６２＝ＯＦＦとしても、オフセット電流を受光素子１−ｉに供給することができる。
【００９８】
このように構成された本発明のＴＤＩ回路の第２実施形態５４によれば、積分容量４０−１〜４０−４が積分する電流から受光素子のオフセット電流を除去することができるので、４個の画素を走査方向に配列してなる赤外線ラインセンサに使用する場合には、全ての走査チャネルで、本発明のＴＤＩ回路の第１実施形態２よりも高いＳ／Ｎ比を得ることができる。
【００９９】
第３実施形態・・図１３、図１４
図１３は本発明のＴＤＩ回路の第３実施形態を赤外線ラインセンサに形成された受光素子の一部と共に示す回路図であり、図１３中、６４は本発明のＴＤＩ回路の第３実施形態である。
【０１００】
本発明のＴＤＩ回路の第３実施形態６４は、本発明のＴＤＩ回の第１実施形態２が備える出力バッファ回路９及びサンプリング回路７−１〜７−４と回路構成の異なる出力バッファ回路６５−１〜６５−４及びサンプリング回路６６−１〜６６−４を備えるようにし、その他については、本発明のＴＤＩ回路の第１実施形態２と同様に構成したものである。
【０１０１】
図１４は出力バッファ回路６５−１〜６５−４及びサンプリング回路６６−１〜６６−４の構成を示す回路図である。
【０１０２】
出力バッファ回路６５−１において、６７−１はｎＭＯＳトランジスタであり、ドレインを電源線４５に接続され、ゲートを積分容量４０−１の画素信号が印加される電極に接続され、ソースフォロア回路を構成している。
【０１０３】
また、出力バッファ回路６５−２において、６７−２はｎＭＯＳトランジスタであり、ドレインを電源線４５に接続され、ゲートを積分容量４０−２の画素信号が印加される電極に接続され、ソースフォロア回路を構成している。
【０１０４】
また、出力バッファ回路６５−３において、６７−３はｎＭＯＳトランジスタであり、ドレインを電源線４５に接続され、ゲートを積分容量４０−３の画素信号が印加される電極に接続され、ソースフォロア回路を構成している。
【０１０５】
また、出力バッファ回路６５−４において、６７−４はｎＭＯＳトランジスタであり、ドレインを電源線４５に接続され、ゲートを積分容量４０−４の画素信号が印加される電極に接続され、ソースフォロア回路を構成している。
【０１０６】
また、サンプリング回路６６−１において、６８−１はサンプリング信号ＳＰ１によりオン、オフが制御されるｎＭＯＳトランジスタであり、ドレインをｎＭＯＳトランジスタ６７−１のソースに接続され、ソースをｎＭＯＳトランジスタ１１のドレインに接続されている。
【０１０７】
また、サンプリング回路６６−２において、６８−２はサンプリング信号ＳＰ２によりオン、オフが制御されるｎＭＯＳトランジスタであり、ドレインをｎＭＯＳトランジスタ６７−２のソースに接続され、ソースをｎＭＯＳトランジスタ１１のドレインに接続されている。
【０１０８】
また、サンプリング回路６６−３において、６８−３はサンプリング信号ＳＰ３によりオン、オフが制御されるｎＭＯＳトランジスタであり、ドレインをｎＭＯＳトランジスタ６７−３のソースに接続され、ソースをｎＭＯＳトランジスタ１１のドレインに接続されている。
【０１０９】
また、サンプリング回路６６−４において、６８−４はサンプリング信号ＳＰ４によりオン、オフが制御されるｎＭＯＳトランジスタであり、ドレインをｎＭＯＳトランジスタ６７−４のソースに接続され、ソースをｎＭＯＳトランジスタ１１のドレインに接続されている。
【０１１０】
このように構成された本発明のＴＤＩ回路の第３実施形態６４によれば、積分容量４０−１〜４０−４から出力される画素信号間のクロストークを低減することができるので、４個の画素を走査方向に配列してなる赤外線ラインセンサに使用する場合には、全ての走査チャネルで、本発明のＴＤＩ回路の第１実施形態２よりも高いＳ／Ｎ比を得ることができる。
【０１１１】
第４実施形態・・図１５〜図２３
図１５は本発明のＴＤＩ回路の第４実施形態を赤外線ラインセンサに形成された受光素子の一部と共に示す回路図である。
【０１１２】
図１５中、７０−１、７０−２、７０−３、７０−４は赤外線ラインセンサの走査方向に配列された受光素子、７１−１、７１−２、７１−３は１画素分の標本化点、７２は本発明のＴＤＩ回路の第４実施形態である。
【０１１３】
本発明のＴＤＩ回路の第４実施形態７２において、７３−１、７３−２、７３−３、７３−４は受光素子７０−１、７０−２、７０−３、７０−４から出力される画素信号Ｇ１、Ｇ２、Ｇ３、Ｇ４を入力するための入力端子、７４は図２に示す入力回路４と同様に構成された入力回路である。
【０１１４】
また、７５は入力回路７４から出力される画素信号Ｇ１、Ｇ２、Ｇ３、Ｇ４を後述する積分回路に供給するスイッチング回路網、７６−１、７６−２、７６−３、７６−４、７６−５、７６−６、７６−７、７６−８はスイッチング回路網７５から供給される画素信号を積分する積分回路である。
【０１１５】
また、７７−１、７７−２、７７−３、７７−４、７７−５、７７−６、７７−７、７７−８は積分回路７６−１、７６−２、７６−３、７６−４、７６−５、７６−６、７６−７、７６−８の蓄積電圧をサンプリングするサンプリング回路である。
【０１１６】
また、７８−１、７８−２、７８−３、７８−４、７８−５、７８−６、７８−７、７８−８は積分回路７６−１、７６−２、７６−３、７６−４、７６−５、７６−６、７６−７、７６−８のリセットを行うリセット回路である。
【０１１７】
また、７９はサンプリング回路７８−１、７８−２、７８−３、７８−４、７８−５、７８−６、７８−７、７８−８によりサンプリングされた蓄積電圧を画素信号として出力させるための出力バッファ回路である。
【０１１８】
また、８０は他のＴＤＩ回路に共通の共通バス、８１は出力制御信号ＳＲによりオン、オフが制御され、出力バッファ回路７９の出力端の共通バス８０への接続を制御するｎＭＯＳトランジスタである。
【０１１９】
図１６及び図１７はスイッチング回路網５の構成を分図して示す回路図であり、図１６又は図１７において、８３−１、８３−２、８３−３、８３−４、８３−５、８３−６、８３−７、８３−８は画素信号Ｇ１、Ｇ２、Ｇ３、Ｇ４の選択を行うスイッチング単位回路網である。
【０１２０】
スイッチング単位回路網８３−１において、８４はスイッチング制御信号ＳＷ２によりオン、オフが制御され、入力回路７４から出力される画素信号Ｇ１の選択を行うスイッチング素子をなすｎＭＯＳトランジスタである。
【０１２１】
また、８５はスイッチング制御信号ＳＷ４によりオン、オフが制御され、入力回路７４から出力される画素信号Ｇ２の選択を行うスイッチング素子をなすｎＭＯＳトランジスタである。
【０１２２】
また、８６はスイッチング制御信号ＳＷ６によりオン、オフが制御され、入力回路７４から出力される画素信号Ｇ３の選択を行うスイッチング素子をなすｎＭＯＳトランジスタである。
【０１２３】
また、８７はスイッチング制御信号ＳＷ８によりオン、オフが制御され、入力回路７４から出力される画素信号Ｇ４の選択を行うスイッチング素子をなすｎＭＯＳトランジスタである。
【０１２４】
また、スイッチング単位回路網８３−２において、８８はスイッチング制御信号ＳＷ１によりオン、オフが制御され、入力回路７４から出力される画素信号Ｇ１の選択を行うスイッチング素子をなすｎＭＯＳトランジスタである。
【０１２５】
また、８９はスイッチング制御信号ＳＷ３によりオン、オフが制御され、入力回路７４から出力される画素信号Ｇ２の選択を行うスイッチング素子をなすｎＭＯＳトランジスタである。
【０１２６】
また、９０はスイッチング制御信号ＳＷ５によりオン、オフが制御され、入力回路７４から出力される画素信号Ｇ３の選択を行うスイッチング素子をなすｎＭＯＳトランジスタである。
【０１２７】
また、９１はスイッチング制御信号ＳＷ７によりオン、オフが制御され、入力回路７４から出力される画素信号Ｇ４の選択を行うスイッチング素子をなすｎＭＯＳトランジスタである。
【０１２８】
また、スイッチング単位回路網８３−３において、９２はスイッチング制御信号ＳＷ４によりオン、オフが制御され、入力回路７４から出力される画素信号Ｇ１の選択を行うスイッチング素子をなすｎＭＯＳトランジスタである。
【０１２９】
また、９３はスイッチング制御信号ＳＷ６によりオン、オフが制御され、入力回路７４から出力される画素信号Ｇ２の選択を行うスイッチング素子をなすｎＭＯＳトランジスタである。
【０１３０】
また、９４はスイッチング制御信号ＳＷ８によりオン、オフが制御され、入力回路７４から出力される画素信号Ｇ３の選択を行うスイッチング素子をなすｎＭＯＳトランジスタである。
【０１３１】
また、９５はスイッチング制御信号ＳＷ２によりオン、オフが制御され、入力回路７４から出力される画素信号Ｇ４の選択を行うスイッチング素子をなすｎＭＯＳトランジスタである。
【０１３２】
また、スイッチング単位回路網８３−４において、９６はスイッチング制御信号ＳＷ３によりオン、オフが制御され、入力回路７４から出力される画素信号Ｇ１の選択を行うスイッチング素子をなすｎＭＯＳトランジスタである。
【０１３３】
また、９７はスイッチング制御信号ＳＷ５によりオン、オフが制御され、入力回路７４から出力される画素信号Ｇ２の選択を行うスイッチング素子をなすｎＭＯＳトランジスタである。
【０１３４】
また、９８はスイッチング制御信号ＳＷ７によりオン、オフが制御され、入力回路７４から出力される画素信号Ｇ３の選択を行うスイッチング素子をなすｎＭＯＳトランジスタである。
【０１３５】
また、９９はスイッチング制御信号ＳＷ１によりオン、オフが制御され、入力回路７４から出力される画素信号Ｇ４の選択を行うスイッチング素子をなすｎＭＯＳトランジスタである。
【０１３６】
また、スイッチング単位回路網８３−５において、１００はスイッチング制御信号ＳＷ６によりオン、オフが制御され、入力回路７４から出力される画素信号Ｇ１の選択を行うスイッチング素子をなすｎＭＯＳトランジスタである。
【０１３７】
また、１０１はスイッチング制御信号ＳＷ８によりオン、オフが制御され、入力回路７４から出力される画素信号Ｇ２の選択を行うスイッチング素子をなすｎＭＯＳトランジスタである。
【０１３８】
また、１０２はスイッチング制御信号ＳＷ２によりオン、オフが制御され、入力回路７４から出力される画素信号Ｇ３の選択を行うスイッチング素子をなすｎＭＯＳトランジスタである。
【０１３９】
また、１０３はスイッチング制御信号ＳＷ４によりオン、オフが制御され、入力回路７４から出力される画素信号Ｇ４の選択を行うスイッチング素子をなすｎＭＯＳトランジスタである。
【０１４０】
スイッチング単位回路網８３−６において、１０４はスイッチング制御信号ＳＷ５によりオン、オフが制御され、入力回路７４から出力される画素信号Ｇ１の選択を行うスイッチング素子をなすｎＭＯＳトランジスタである。
【０１４１】
また、１０５はスイッチング制御信号ＳＷ７によりオン、オフが制御され、入力回路７４から出力される画素信号Ｇ２の選択を行うスイッチング素子をなすｎＭＯＳトランジスタである。
【０１４２】
また、１０６はスイッチング制御信号ＳＷ１によりオン、オフが制御され、入力回路７４から出力される画素信号Ｇ３の選択を行うスイッチング素子をなすｎＭＯＳトランジスタである。
【０１４３】
また、１０７はスイッチング制御信号ＳＷ３によりオン、オフが制御され、入力回路７４から出力される画素信号Ｇ４の選択を行うｎＭＯＳトランジスタである。
【０１４４】
また、スイッチング単位回路網８３−７において、１０８はスイッチング制御信号ＳＷ８によりオン、オフが制御され、入力回路７４から出力される画素信号Ｇ１の選択を行うスイッチング素子をなすｎＭＯＳトランジスタである。
【０１４５】
また、１０９はスイッチング制御信号ＳＷ２によりオン、オフが制御され、入力回路７４から出力される画素信号Ｇ２の選択を行うスイッチング素子をなすｎＭＯＳトランジスタである。
【０１４６】
また、１１０はスイッチング制御信号ＳＷ４によりオン、オフが制御され、入力回路７４から出力される画素信号Ｇ３の選択を行うスイッチング素子をなすｎＭＯＳトランジスタである。
【０１４７】
また、１１１はスイッチング制御信号ＳＷ６によりオン、オフが制御され、入力回路７４から出力される画素信号Ｇ４の選択を行うｎＭＯＳトランジスタである。
【０１４８】
また、スイッチング単位回路網８３−８において、１１２はスイッチング制御信号ＳＷ７によりオン、オフが制御され、入力回路７４から出力される画素信号Ｇ１の選択を行うスイッチング素子をなすｎＭＯＳトランジスタである。
【０１４９】
また、１１３はスイッチング制御信号ＳＷ１によりオン、オフが制御され、入力回路７４から出力される画素信号Ｇ２の選択を行うスイッチング素子をなすｎＭＯＳトランジスタである。
【０１５０】
また、１１４はスイッチング制御信号ＳＷ３によりオン、オフが制御され、入力回路７４から出力される画素信号Ｇ３の選択を行うスイッチング素子をなすｎＭＯＳトランジスタである。
【０１５１】
また、１１５はスイッチング制御信号ＳＷ５によりオン、オフが制御され、入力回路７４から出力される画素信号Ｇ４の選択を行うスイッチング素子をなすｎＭＯＳトランジスタである。
【０１５２】
図１８は積分回路７６−１〜７６〜４、サンプリング回路７７−１〜７７〜４及びリセット回路７８−１〜７８〜４の構成を示す回路図、図１９は積分回路７６−５〜７６〜８、サンプリング回路７７−５〜７７〜８、リセット回路７８−５〜７８〜８及び出力バッファ回路７９の構成を示す回路図である。
【０１５３】
積分回路７６−１において、１１７−１はスイッチング単位回路網８３−１から出力される画素信号を積分する積分容量であり、一方の電極をスイッチング単位回路網８３−１の出力端に接続され、他方の電極を接地電圧Ｖssを供給する接地線１１８に接続されている。
【０１５４】
また、積分回路７６−２において、１１７−２はスイッチング単位回路網８３−２から出力される画素信号を積分する積分容量であり、一方の電極をスイッチング単位回路網８３−２の出力端に接続され、他方の電極を接地線１１８に接続されている。
【０１５５】
また、積分回路７６−３において、１１７−３はスイッチング単位回路網８３−３から出力される画素信号を積分する積分容量であり、一方の電極をスイッチング単位回路網８３−３の出力端に接続され、他方の電極を接地線１１８に接続されている。
【０１５６】
また、積分回路７６−４において、１１７−４はスイッチング単位回路網８３−４から出力される画素信号を積分する積分容量であり、一方の電極をスイッチング単位回路網８３−４の出力端に接続され、他方の電極を接地線１１８に接続されている。
【０１５７】
また、積分回路７６−５において、１１７−５はスイッチング単位回路網８３−５から出力される画素信号を積分する積分容量であり、一方の電極をスイッチング単位回路網８３−５の出力端に接続され、他方の電極を接地線１１８に接続されている。
【０１５８】
また、積分回路７６−６において、１１７−６はスイッチング単位回路網８３−６から出力される画素信号を積分する積分容量であり、一方の電極をスイッチング単位回路網８３−６の出力端に接続され、他方の電極を接地線１１８に接続されている。
【０１５９】
また、積分回路７６−７において、１１７−７はスイッチング単位回路網８３−７から出力される画素信号を積分する積分容量であり、一方の電極をスイッチング単位回路網８３−７の出力端に接続され、他方の電極を接地線１１８に接続されている。
【０１６０】
また、積分回路７６−８において、１１７−８はスイッチング単位回路網８３−８から出力される画素信号を積分する積分容量であり、一方の電極をスイッチング単位回路網８３−８の出力端に接続され、他方の電極を接地線１１８に接続されている。
【０１６１】
また、サンプリング回路７７−１において、１１９−１はサンプリング信号ＳＰ１によりオン、オフが制御されるｎＭＯＳトランジスタであり、ドレインを積分容量１１７−１の画素信号が印加される電極に接続され、ソースを出力バッファ回路７９を構成するｎＭＯＳトランジスタ１２０のゲートに接続されている。
【０１６２】
また、サンプリング回路７７−２において、１１９−２はサンプリング信号ＳＰ２によりオン、オフが制御されるｎＭＯＳトランジスタであり、ドレインを積分容量１１７−２の画素信号が印加される電極に接続され、ソースをｎＭＯＳトランジスタ１２０のゲートに接続されている。
【０１６３】
また、サンプリング回路７７−３において、１１９−３はサンプリング信号ＳＰ３によりオン、オフが制御されるｎＭＯＳトランジスタであり、ドレインを積分容量１１７−３の画素電極が印加される電極に接続され、ソースをｎＭＯＳトランジスタ１２０のゲートに接続されている。
【０１６４】
また、サンプリング回路７７−４において、１１９−４はサンプリング信号ＳＰ４によりオン、オフが制御されるｎＭＯＳトランジスタであり、ドレインを積分容量１１７−４の画素信号が印加される電極に接続され、ソースをｎＭＯＳトランジスタ１２０のゲートに接続されている。
【０１６５】
また、サンプリング回路７７−５において、１１９−５はサンプリング信号ＳＰ５によりオン、オフが制御されるｎＭＯＳトランジスタであり、ドレインを積分容量１１７−５の画素信号が印加される電極に接続され、ソースをｎＭＯＳトランジスタ１２０のゲートに接続されている。
【０１６６】
また、サンプリング回路７７−６において、１１９−６はサンプリング信号ＳＰ６によりオン、オフが制御されるｎＭＯＳトランジスタであり、ドレインを積分容量１１７−６の画素信号が印加される電極に接続され、ソースをｎＭＯＳトランジスタ１２０のゲートに接続されている。
【０１６７】
また、サンプリング回路７７−７において、１１９−７はサンプリング信号ＳＰ７によりオン、オフが制御されるｎＭＯＳトランジスタであり、ドレインを積分容量１１７−７の画素信号が印加される電極に接続され、ソースをｎＭＯＳトランジスタ１２０のゲートに接続されている。
【０１６８】
また、サンプリング回路７７−８において、１１９−８はサンプリング信号ＳＰ８によりオン、オフが制御されるｎＭＯＳトランジスタであり、ドレインを積分容量１１７−８の画素信号が印加される電極に接続され、ソースをｎＭＯＳトランジスタ１２０のゲートに接続されている。
【０１６９】
リセット回路７８−１において、１２１−１はリセット信号ＲＳ１によりオン、オフが制御されるｐＭＯＳトランジスタであり、ソースを電源電圧Ｖddを供給する電源線１２２に接続され、ドレインを積分容量１１７−１の画素信号が印加される電極に接続されている。
【０１７０】
また、リセット回路７８−２において、１２１−２はリセット信号ＲＳ２によりオン、オフが制御されるｐＭＯＳトランジスタであり、ソースを電源線１２２に接続され、ドレインを積分容量１１７−２の画素信号が印加される電極に接続されている。
【０１７１】
また、リセット回路７８−３において、１２１−３はリセット信号ＲＳ３によりオン、オフが制御されるｐＭＯＳトランジスタであり、ソースを電源線１２２に接続され、ドレインを積分容量１１７−３の画素信号が印加される電極に接続されている。
【０１７２】
また、リセット回路７８−４において、１２１−４はリセット信号ＲＳ４によりオン、オフが制御されるｐＭＯＳトランジスタであり、ソースを電源線１２２に接続され、ドレインを積分容量１１７−４の画素信号が印加される電極に接続されている。
【０１７３】
また、リセット回路７８−５において、１２１−５はリセット信号ＲＳ５によりオン、オフが制御されるｐＭＯＳトランジスタであり、ソースを電源線１２２に接続され、ドレインを積分容量１１７−５の画素信号が印加される電極に接続されている。
【０１７４】
また、リセット回路７８−６において、１２１−６はリセット信号ＲＳ６によりオン、オフが制御されるｐＭＯＳトランジスタであり、ソースを電源線１２２に接続され、ドレインを積分容量１１７−６の画素信号が印加される電極に接続されている。
【０１７５】
また、リセット回路７８−７において、１２１−７はリセット信号ＲＳ７によりオン、オフが制御されるｐＭＯＳトランジスタであり、ソースを電源線１２２に接続され、ドレインを積分容量１１７−７の画素信号が印加される電極に接続されている。
【０１７６】
また、リセット回路７８−８において、１２１−８はリセット信号ＲＳ８によりオン、オフが制御されるｐＭＯＳトランジスタであり、ソースを電源線１２２に接続され、ドレインを積分容量１１７−８の画素信号が印加される電極に接続されている。
【０１７７】
また、出力バッファ７９を構成するｎＭＯＳトランジスタ１２０は、ドレインを電源線１２２に接続され、ソースをｎＭＯＳトランジスタ８１のドレインに接続され、ソースフォロア回路を構成している。
【０１７８】
図２０は本発明のＴＤＩ回路の第４実施形態７２の駆動タイミングを示すタイミングチャートであり、本発明のＴＤＩ回路の第４実施形態７２においては、スイッチング制御信号ＳＷ１〜ＳＷ８、サンプリング信号ＳＰ１〜ＳＰ８及びリセット信号ＲＳ１〜ＲＳ８は、ＳＷ１→ＳＰ８→ＲＳ８→ＳＷ２→ＳＰ７→ＲＳ７→ＳＷ３→ＳＰ６→ＲＳ６→ＳＷ４→ＳＰ５→ＲＳ５→ＳＷ５→ＳＰ４→ＲＳ４→ＳＷ６→ＳＰ３→ＲＳ３→ＳＷ７→ＳＰ２→ＲＳ２→ＳＷ８→ＳＰ１→ＲＳ１の順に、かつ、選択的に活性レベルとされ、これが繰り返される。
【０１７９】
ここに、時刻Ｔ１になると、スイッチング制御信号ＳＷ１＝Ｈレベルとされ、スイッチング回路網７５においては、ｎＭＯＳトランジスタ８８、９９、１０６、１１３＝ＯＮとされ、積分容量１１７−２、１１７−４、１１７−６、１１７−８には、それぞれ、図２１に示すように、画素信号Ｇ１、Ｇ４、Ｇ３、Ｇ２が供給される。
【０１８０】
そして、画素信号供給期間ΔＴ１が終了すると、スイッチング制御信号ＳＷ１＝Ｌレベルとされ、ｎＭＯＳトランジスタ８８、９９、１０６、１１３＝ＯＦＦとされると共に、サンプリング信号ＳＰ８＝Ｈレベル、ｎＭＯＳトランジスタ１１９−８＝ＯＮとされ、積分容量１１７−８の蓄積電圧がｎＭＯＳトランジスタ１２０のゲートに印加される。
【０１８１】
続いて、サンプリング信号ＳＰ８＝Ｌレベル、ｎＭＯＳトランジスタ１１９−８＝ＯＦＦとされると共に、リセット信号ＲＳ８＝Ｌレベル、ｐＭＯＳトランジスタ１２１−８＝ＯＮとされ、積分容量１１７−８の蓄積電圧が電源電圧Ｖddにリセットされる。
【０１８２】
そして、時刻Ｔ２になると、リセット信号ＲＳ８＝Ｈレベル、ｐＭＯＳトランジスタ１２１−８＝ＯＦＦとされると共に、スイッチング制御信号ＳＷ２＝Ｈレベルとされ、スイッチング回路網７５においては、ｎＭＯＳトランジスタ８４、９５、１０２、１０９＝ＯＮとされ、積分容量１１７−１、１１７−３、１１７−５、１１７−７には、それぞれ、図２１に示すように、画素信号Ｇ１、Ｇ４、Ｇ３、Ｇ２が供給される。
【０１８３】
そして、画素信号供給期間ΔＴ２が終了すると、スイッチング制御信号ＳＷ２＝Ｌレベルとされ、ｎＭＯＳトランジスタ８４、９５、１０２、１０９＝ＯＦＦとされると共に、サンプリング信号ＳＰ７＝Ｈレベル、ｎＭＯＳトランジスタ１１９−７＝ＯＮとされ、積分容量１１７−７の蓄積電圧がｎＭＯＳトランジスタ１２０のゲートに印加される。
【０１８４】
続いて、サンプリング信号ＳＰ７＝Ｌレベル、ｎＭＯＳトランジスタ１１９−７＝ＯＦＦとされると共に、リセット信号ＲＳ７＝Ｌレベル、ｐＭＯＳトランジスタ１２１−７＝ＯＮとされ、積分容量１１７−７の蓄積電圧が電源電圧Ｖddにリセットされる。
【０１８５】
そして、時刻Ｔ３になると、リセット信号ＲＳ７＝Ｈレベル、ｐＭＯＳトランジスタ１２１−７＝ＯＦＦとされると共に、スイッチング制御信号ＳＷ３＝Ｈレベルとされ、スイッチング回路網７５においては、ｎＭＯＳトランジスタ８９、９６、１０７、１１４＝ＯＮとされ、積分容量１１７−２、１１７−４、１１７−６、１１７−８には、それぞれ、図２１に示すように、画素信号Ｇ２、Ｇ１、Ｇ４、Ｇ３が供給される。
【０１８６】
そして、画素信号供給期間ΔＴ３が終了すると、スイッチング制御信号ＳＷ３＝Ｌレベルとされ、ｎＭＯＳトランジスタ８９、９６、１０７、１１４＝ＯＦＦとされると共に、サンプリング信号ＳＰ６＝Ｈレベル、ｎＭＯＳトランジスタ１１９−６＝ＯＮとされ、積分容量１１７−６の蓄積電圧がｎＭＯＳトランジスタ１２０のゲートに印加される。
【０１８７】
続いて、サンプリング信号ＳＰ６＝Ｌレベル、ｎＭＯＳトランジスタ１１９−６＝ＯＦＦとされると共に、リセット信号ＲＳ６＝Ｌレベル、ｐＭＯＳトランジスタ１２１−６＝ＯＮとされ、積分容量１１７−６の蓄積電圧が電源電圧Ｖddにリセットされる。
【０１８８】
そして、時刻Ｔ４になると、リセット信号ＲＳ６＝Ｈレベル、ｐＭＯＳトランジスタ１２１−６＝ＯＦＦとされると共に、スイッチング制御信号ＳＷ４＝Ｈレベルとされ、スイッチング回路網７５においては、ｎＭＯＳトランジスタ８５、９２、１０３、１１０＝ＯＮとされ、積分容量１１７−１、１１７−３、１１７−５、１１７−７には、それぞれ、図２１に示すように、画素信号Ｇ２、Ｇ１、Ｇ４、Ｇ３が供給される。
【０１８９】
そして、画素信号供給期間ΔＴ４が終了すると、スイッチング制御信号ＳＷ４＝Ｌレベルとされ、ｎＭＯＳトランジスタ８５、９２、１０３、１１０＝ＯＦＦとされると共に、サンプリング信号ＳＰ５＝Ｈレベル、ｎＭＯＳトランジスタ１１９−５＝ＯＮとされ、積分容量１１７−５の蓄積電圧がｎＭＯＳトランジスタ１２０のゲートに印加される。
【０１９０】
続いて、サンプリング信号ＳＰ５＝Ｌレベル、ｎＭＯＳトランジスタ１１９−５＝ＯＦＦとされると共に、リセット信号ＲＳ５＝Ｌレベル、ｐＭＯＳトランジスタ１２１−５＝ＯＮとされ、積分容量１１７−５の蓄積電圧が電源電圧Ｖddにリセットされる。
【０１９１】
そして、時刻Ｔ５になると、リセット信号ＲＳ５＝Ｈレベル、ｐＭＯＳトランジスタ１２１−５＝ＯＦＦとされると共に、スイッチング制御信号ＳＷ５＝Ｈレベルとされ、スイッチング回路網７５においては、ｎＭＯＳトランジスタ９０、９７、１０４、１１５＝ＯＮとされ、積分容量１１７−２、１１７−４、１１７−６、１１７−８には、それぞれ、図２１に示すように、画素信号Ｇ３、Ｇ４、Ｇ１、Ｇ２が供給される。
【０１９２】
そして、画素信号供給期間ΔＴ５が終了すると、スイッチング制御信号ＳＷ５＝Ｌレベルとされ、ｎＭＯＳトランジスタ９０、９７、１０４、１１５＝ＯＦＦとされると共に、サンプリング信号ＳＰ４＝Ｈレベル、ｎＭＯＳトランジスタ１１９−４＝ＯＮとされ、積分容量１１７−４の積分値がｎＭＯＳトランジスタ１２０のゲートに印加される。
【０１９３】
続いて、サンプリング信号ＳＰ４＝Ｌレベル、ｎＭＯＳトランジスタ１１９−４＝ＯＦＦとされると共に、リセット信号ＲＳ４＝Ｌレベル、ｐＭＯＳトランジスタ１２１−４＝ＯＮとされ、積分容量１１７−４の蓄積電圧が電源電圧Ｖddにリセットされる。
【０１９４】
そして、時刻Ｔ６になると、リセット信号ＲＳ４＝Ｈレベル、ｐＭＯＳトランジスタ１２１−４＝ＯＦＦとされると共に、スイッチング制御信号ＳＷ６＝Ｈレベルとされ、スイッチング回路網７５においては、ｎＭＯＳトランジスタ８６、９３、１００、１１１＝ＯＮとされ、積分容量１１７−１、１１７−３、１１７−５、１１７−７には、それぞれ、図２１に示すように、画素信号Ｇ３、Ｇ４、Ｇ１、Ｇ２が供給される。
【０１９５】
そして、画素信号供給期間ΔＴ６が終了すると、スイッチング制御信号ＳＷ６＝Ｌレベルとされ、ｎＭＯＳトランジスタ８６、９３、１００、１１１＝ＯＦＦとされると共に、サンプリング信号ＳＰ３＝Ｈレベル、ｎＭＯＳトランジスタ１１９−３＝ＯＮとされ、積分容量１１７−３の蓄積電圧がｎＭＯＳトランジスタ１２０のゲートに印加される。
【０１９６】
続いて、サンプリング信号ＳＰ３＝Ｌレベル、ｎＭＯＳトランジスタ１１９−３＝ＯＦＦとされると共に、リセット信号ＲＳ３＝Ｌレベル、ｐＭＯＳトランジスタ１２１−３＝ＯＮとされ、積分容量１１７−３の蓄積電圧が電源電圧Ｖddにリセットされる。
【０１９７】
そして、時刻Ｔ７になると、リセット信号ＲＳ３＝Ｈレベル、ｐＭＯＳトランジスタ１２１−３＝ＯＦＦとされると共に、スイッチング制御信号ＳＷ７＝Ｈレベルとされ、スイッチング回路網７５においては、ｎＭＯＳトランジスタ９１、９８、１０５、１１２＝ＯＮとされ、積分容量１１７−２、１１７−４、１１７−６、１１７−８には、それぞれ、図２１に示すように、画素信号Ｇ４、Ｇ１、Ｇ２、Ｇ３が供給される。
【０１９８】
そして、画素信号供給期間ΔＴ７が終了すると、スイッチング制御信号ＳＷ７＝Ｌレベルとされ、ｎＭＯＳトランジスタ９１、９８、１０５、１１２＝ＯＦＦとされると共に、サンプリング信号ＳＰ２＝Ｈレベル、ｎＭＯＳトランジスタ１１９−２＝ＯＮとされ、積分容量１１７−２の蓄積電圧がｎＭＯＳトランジスタ１２０のゲートに印加される。
【０１９９】
続いて、サンプリング信号ＳＰ２＝Ｌレベル、ｎＭＯＳトランジスタ１１９−２＝ＯＦＦとされると共に、リセット信号ＲＳ２＝Ｌレベル、ｐＭＯＳトランジスタ１２１−２＝ＯＮとされ、積分容量１１７−２の蓄積電圧が電源電圧Ｖddにリセットされる。
【０２００】
その後、時刻Ｔ８になると、リセット信号ＲＳ２＝Ｈレベル、ｐＭＯＳトランジスタ１２１−２＝ＯＦＦとされると共に、スイッチング制御信号ＳＷ８＝Ｈレベルとされ、スイッチング回路網７５においては、ｎＭＯＳトランジスタ８７、９４、１０１、１０８＝ＯＮとされ、積分容量１１７−１、１１７−３、１１７−５、１１７−７には、それぞれ、図２１に示すように、画素信号Ｇ４、Ｇ１、Ｇ２、Ｇ３が供給される。
【０２０１】
そして、画素信号供給期間ΔＴ８が終了すると、スイッチング制御信号ＳＷ８＝Ｌレベルとされ、ｎＭＯＳトランジスタ８７、９４、１０１、１０８＝ＯＦＦとされると共に、サンプリング信号ＳＰ１＝Ｈレベル、ｎＭＯＳトランジスタ１１９−１＝ＯＮとされ、積分容量１１７−１の蓄積電圧がｎＭＯＳトランジスタ１２０のゲートに印加される。
【０２０２】
続いて、サンプリング信号ＳＰ１＝Ｌレベル、ｎＭＯＳトランジスタ１１９−１＝ＯＦＦとされると共に、リセット信号ＲＳ１＝Ｌレベル、ｐＭＯＳトランジスタ１２１−１＝ＯＮとされ、積分容量１１７−１の蓄積電圧が電源電圧Ｖddにリセットされる。以下、同様の動作が繰り返される。
【０２０３】
図２２は本発明のＴＤＩ回路の第４実施形態７２により得られる時間遅延積分結果を説明するための図であり、図２２中、１２４は撮像対象、ａ〜ｐは画像信号を得るべき撮像対象１２４の撮像点である。
【０２０４】
この例は、受光素子７０−１は撮像点ｇ〜ｐを順に走査し、受光素子７０−２は撮像点ｅ〜ｎを順に走査し、受光素子７０−３は撮像点ｃ〜ｌを順に走査し、受光素子７０−４は撮像点ａ〜ｊを順に走査するように、赤外線ラインセンサを走査方向に移動する場合を示している。なお、Ａ〜Ｐは、それぞれ、１個の受光素子が各撮像点ａ〜ｐを撮像した場合に得られる画素信号を示している。
【０２０５】
図２３は図２２に示すように撮像対象１２４を走査した場合における画素信号供給期間ΔＴ１〜ΔＴ１０と、受光素子７０−１〜７０−４から出力される画素信号Ｇ１〜Ｇ４と、積分容量１１７−１〜１１７−４に供給される画素信号と、サンプリングされた蓄積電圧Ｖ０を形成した画素信号との関係を示す図である。
【０２０６】
即ち、本発明のＴＤＩ回路の第４実施形態７２においては、ＴＤＩ走査開始後、撮像対象１２４の端部の撮像点ａから７個目以降の撮像点ｇ、ｈ、ｉ・・・の画素信号Ｇ、Ｈ、Ｉ・・・については、４回にわたり時間遅延積分を行うことができる。
【０２０７】
このように、本発明のＴＤＩ回路の第４実施形態７２によれば、受光素子７０−１〜７０−４から出力される画素信号Ｇ１〜Ｇ４をスイッチング回路網７５を介して積分容量１１７−１〜１１７−８に供給することによりＴＤＩ機能を達成するようにしたことにより、入力回路７４に画素選択トランジスタを備えてなる回路構成の簡単な画素選択回路を設け、欠陥画素からの画素信号を遮断することができるので、Ｓ／Ｎ比の向上を図ることができ、これを４個の画素を１画素分の間隔を開けて走査方向に配列してなる赤外線ラインセンサに使用する場合には、全ての走査チャネルで高いＳ／Ｎ比を得ることができる。
【０２０８】
なお、本発明のＴＤＩ回路の第４実施形態７２の入力回路７４においては、本発明のＴＤＩ回路の第２実施形態５４の入力回路５５が備えるカレントミラー回路５７−１〜５７−４を備えていないが、これらカレントミラー回路５７−１〜５７−４を入力回路７４に設けるようにしても良い。
【０２０９】
また、本発明のＴＤＩ回路の第４実施形態７２においては、サンプリング回路７７−１〜７７−４に共通の出力バッファ回路７９を備えるようにしているが、この代わりに、本発明のＴＤＩ回路の第３実施形態６４のように、積分容量ごとに出力バッファ回路を設けるようにしても良い。
【０２１０】
また、本発明のＴＤＩ回路の第１実施形態２、第２実施形態５４、第３実施形態６４及び第４実施形態７２においては、入力端子と画素選択トランジスタとの間に入力トランジスタを設けるようにしているが、これら入力トランジスタと同様の機能を有するトランジスタをスイッチング回路網と積分容量との間に設けるようにしても良い。
【０２１１】
【発明の効果】
本発明中、第１、第２又は第３の発明によれば、ｎ個の受光素子から出力される画素信号をスイッチング回路網を介してｐ個の積分容量に供給することにより、ＴＤＩ機能を達成するようにしているので、ｎ個の受光素子から出力される画素信号を入力するための入力端子とスイッチング回路網との間に、欠陥画素からの画素信号を遮断するスイッチング素子を設けてなる簡単な回路構成の画素選択回路を設けることができ、高いＳ／Ｎ比を得ることができる。
【０２１２】
本発明中、第４の発明によれば、積分容量ごとに出力バッファ回路を設けているので、積分容量から出力される画像信号間のクロストークを低減することができ、第３の発明よりも高いＳ／Ｎ比を得ることができる。
【０２１３】
本発明中、第５の発明によれば、ｎ個の受光素子から出力される画素信号を入力するための入力端子とスイッチング回路網との間に、画素選択トランジスタと画素選択制御回路からなる画素選択回路を設けているので、高いＳ／Ｎ比を得ることができる。
【０２１４】
本発明中、第６の発明によれば、受光素子にオフセット電流を供給することができるようにしたことにより、積分容量が積分する電流から受光素子のオフセット電流分を除去することができるので、第５の発明よりも高いＳ／Ｎ比を得ることができる。
【０２１５】
本発明中、第７の発明によれば、ｎ個の受光素子から出力される画素信号を入力するための入力端子とスイッチング回路網との間に、画素選択トランジスタと画素選択制御回路からなる画素選択回路を設けているので、高いＳ／Ｎ比を得ることができる。
【０２１６】
本発明中、第８の発明によれば、第５、第６、第７の発明と同様の効果を得ることができると共に、画素選択制御回路を簡単な回路構成とすることができる。
【０２１７】
本発明中、第９の発明によれば、第１、第２、第３、第４、第５、第６、第７又は第８の発明を備えるとしているので、走査方向にｎ個、走査方向と直交する方向にｍ個の受光素子を行列状に配列してなる撮像センサに使用する場合には、全ての走査チャネルで高いＳ／Ｎ比を得ることができる。
【０２１８】
本発明中、第１０の発明によれば、第９の発明の画像信号読出回路を備えているので、全ての走査チャネルで高いＳ／Ｎ比を得ることができる。
【図面の簡単な説明】
【図１】本発明のＴＤＩ回路の第１実施形態を赤外線ラインセンサに形成された受光素子の一部と共に示す回路図である。
【図２】本発明のＴＤＩ回路の第１実施形態が備える入力回路の構成を示す回路図である。
【図３】本発明のＴＤＩ回路の第１実施形態が備える入力回路が備える画素選択制御回路の構成を示す回路図である。
【図４】本発明のＴＤＩ回路の第１実施形態が備えるスイッチング回路網、積分回路、サンプリング回路、リセット回路及び出力バッファ回路の構成を示す回路図である。
【図５】本発明の撮像デバイスの一実施形態を示す回路図である。
【図６】本発明のＴＤＩ回路の第１実施形態の駆動タイミングを示すタイミングチャートである。
【図７】本発明のＴＤＩ回路の第１実施形態における積分容量と、積分容量に供給される画素信号との関係を示す図である。
【図８】本発明のＴＤＩ回路の第１実施形態により得られる時間遅延積分結果を説明するための図である。
【図９】図８に示すように撮像対象を走査した場合における画素信号供給期間と、受光素子から出力される画素信号と、積分容量に供給される画素信号と、サンプリングされた電圧Ｖ０を形成した画素信号との関係を示す図である。
【図１０】本発明のＴＤＩ回路の第２実施形態を赤外線ラインセンサに形成された受光素子の一部と共に示す回路図である。
【図１１】本発明のＴＤＩ回路の第２実施形態が備える入力回路の構成を示す回路図である。
【図１２】本発明のＴＤＩ回路の第２実施形態が備える入力回路が備えるカレントミラー回路の構成を示す回路図である。
【図１３】
本発明のＴＤＩ回路の第３実施形態を赤外線ラインセンサに形成された受光素子の一部と共に示す回路図である。
【図１４】本発明のＴＤＩ回路の第３実施形態が備える出力バッファ回路及びサンプリング回路の構成を示す回路図である。
【図１５】本発明のＴＤＩ回路の第４実施形態を赤外線ラインセンサに形成された受光素子の一部と共に示す回路図である。
【図１６】本発明のＴＤＩ回路の第４実施形態が備えるスイッチング回路網の構成を分図して示す回路図である。
【図１７】本発明のＴＤＩ回路の第４実施形態が備えるスイッチング回路網の構成を分図して示す回路図である。
【図１８】本発明のＴＤＩ回路の第４実施形態が備える積分回路の一部、サンプリング回路の一部及びリセット回路の一部の構成を示す回路図である。
【図１９】本発明のＴＤＩ回路の第４実施形態が備える積分回路の一部、サンプリング回路の一部、リセット回路の一部及び出力バッファ回路の構成を示す回路図である。
【図２０】本発明のＴＤＩ回路の第４実施形態の駆動タイミングを示すタイミングチャートである。
【図２１】本発明のＴＤＩ回路の第４実施形態における積分容量と、積分容量に供給される画素信号との関係を示す図である。
【図２２】本発明のＴＤＩ回路の第４実施形態により得られる時間遅延積分結果を説明するための図である。
【図２３】図２２に示すように撮像対象を走査した場合における画素信号供給期間と、受光素子から出力される画素信号と、積分容量に供給される画素信号と、サンプリングされた蓄積電圧を形成した画素信号との関係を示す図である。
【符号の説明】
１−１〜１−４  受光素子
Ｇ１〜Ｇ４  画素信号
６−１〜６−４  積分回路
７−１〜７−４  サンプリング回路
８−１〜８−４  リセット回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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