(57)【特許請求の範囲】
【請求項１】
第１ＭＯＳトランジスタと該第１ＭＯＳトランジスタよりも低いしきい値電圧を有する第２ＭＯＳトランジスタとを共通の半導体基板上に有する半導体装置の製造方法であって、
半導体基板の上面に、上記第１ＭＯＳトランジスタを形成するための第１領域と、上記第２ＭＯＳトランジスタを形成するための第２領域とを区画する素子分離領域を形成する第１の工程と、
第１回目の熱酸化を行って、上記第１領域及び第２領域の上に第１の熱酸化膜を形成する第２の工程と、
ＣＶＤを行なって、上記第１の熱酸化膜の上にＣＶＤ酸化膜を形成する第３の工程と、
上記第１の熱酸化膜及びＣＶＤ膜のうち上記第２領域にある部分のみを選択的に除去する第４の工程と、
第２回目の熱酸化を行って、上記第２領域には第２の熱酸化膜からなる上記第２ＭＯＳトランジスタのゲート絶縁膜を形成する一方、上記第１領域には、上記第１の熱酸化膜，ＣＶＤ膜及び第２の熱酸化膜の積層膜からなる第１ＭＯＳトランジスタのゲート絶縁膜を形成する第５の工程と、
上記第１及び第２の領域における上記各ゲート絶縁膜の上にそれぞれゲート電極を形成する第６の工程とを備え、
上記第１の工程では、上記素子分離領域により、上記半導体基板上に不揮発性メモリセルを形成するための第３の領域をも区画し、
上記第２の工程の前に、上記第３の領域にトンネル絶縁膜及びフローティングゲート電極を形成する工程と、上記フローティングゲート電極の上に少なくとも酸化膜及び窒化膜を含む積層容量膜を形成する工程とをさらに備え、
上記第３の工程では、上記第３の領域において上記積層容量膜の酸化膜を形成し、
上記第５の工程では、上記容量積層膜の上に不揮発性メモリセルのコントロールゲート電極を形成することを特徴とする半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法において、
上記第３の工程の後に、アニール処理を施す工程をさらに備えていることを特徴とする半導体装置の製造方法。
【請求項３】
請求項２記載の半導体装置の製造方法において、
上記アニール処理を窒素雰囲気中で行なうことを特徴とする半導体装置の製造方法。
【請求項４】
請求項２又は３記載の半導体装置の製造方法において、
上記アニール処理の温度は上記ＣＶＤ酸化膜の堆積温度と同等もしくはそれ以上であることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、相異なるしきい値電圧を有する２種類のＭＯＳＦＥＴを搭載した半導体集積回路等の半導体装置に係り、特に不揮発性メモリセルを含むものの製造方法に関するものである。
【０００２】
【従来の技術】
通常、不揮発性メモリを搭載した半導体集積回路は、不揮発性メモリセル領域と周辺回路領域とを備えており、周辺回路領域には、相異なるしきい値電圧を有する複数種類のＭＯＳトランジスタが配設される。
【０００３】
図３（ａ）−（ｃ）及び図４（ａ），（ｂ）は、従来の不揮発性メモリを搭載した半導体集積回路の製造工程の一例を示す断面図である。
【０００４】
図３（ａ）−（ｃ）及び図４（ａ），（ｂ）において、１００はＳｉ基板、１０１は高しきい値電圧を有する第１ＭＯＳトランジスタを形成するための第１トランジスタ形成領域、１０２は低しきい値電圧を有する第２ＭＯＳトランジスタを形成するための第２トランジスタ形成領域、１０３は不揮発性メモリセル形成領域、１０４は素子分離用絶縁膜、１０５はトンネル酸化膜、１０６はフローティングゲート電極、１０７はボトム酸化膜、１０８は中間窒化膜、１０９はＣＶＤ及び熱処理により形成された第１の酸化膜、１１０はレジストマスク、１１１は第１ＭＯＳトランジスタのゲート絶縁膜、１１２は第２ＭＯＳトランジスタのゲート絶縁膜、１１３はＯＮＯ膜のトップ酸化膜、１１４は第１ＭＯＳトランジスタのゲート電極、１１５は第２ＭＯＳトランジスタのゲート電極、１１６はコントロールゲート電極をそれぞれ示している。
【０００５】
まず、図３（ａ）に示す工程で、Ｓｉ基板１００を、第１トランジスタ形成領域１０１、第２トランジスタ形成領域１０２、不揮発性メモリセル形成領域１０３に区画するための素子分離用絶縁膜１０４を形成し、不揮発性メモリセル形成領域１０３に、トンネル酸化膜１０５、フローティングゲート電極１０６、ＯＮＯ膜のボトム酸化膜１０７、ＯＮＯ膜の中間窒化膜１０８を順次積層して形成する。
【０００６】
次に、図３（ｂ）に示す工程で、ＣＶＤ法を用いて、厚みが約６ｎｍのＨＴＯ膜を形成した後、熱酸化を行って厚みが約１５ｎｍの熱酸化膜を形成し、これらの積層膜からなる第１の酸化膜１０９を形成する。
【０００７】
次に、図３（ｃ）に示す工程で、第２トランジスタ形成領域１０２を開口したレジストマスク１１０を形成し、このレジストマスク１１０を用いてエッチングを行なって、第１の酸化膜１０９のうち第２トランジスタ形成領域１０２上にある部分だけを選択的に除去する。
【０００８】
次に、図４（ａ）に示す工程で、熱酸化処理により、第２トランジスタ形成領域１０２上に、厚みが約５ｎｍのゲート絶縁膜１１２を形成する。このとき、同時に、第１トランジスタ形成領域１０１における第１の酸化膜１０９と基板面との間にも厚みが約２ｎｍの第２の酸化膜１１２ａが形成される。また、不揮発性メモリセル形成領域１０３においてはＯＮＯ膜の窒化膜１０８が酸化されてトップ酸化膜１１３が形成される。その結果、第１トランジスタ形成領域１０１には、第２の酸化膜１１２ａと第１の酸化膜１０９の積層膜からなるゲート絶縁膜１１１が形成される。ただし、第１トランジスタ形成領域１０１において、２回目の熱酸化処理を行なう前に基板の酸洗浄，炉前洗浄などを施す際に、第１の酸化膜１０９の厚みの膜減りが生じるので、最終的なゲート絶縁膜１１１の厚みは、約１５ｎｍとなっている。
【０００９】
次に、図４（ｂ）に示す工程で、基板上にポリシリコン膜を堆積した後、これをパターニングして、第１ＭＯＳトランジスタのゲート電極１１４と、第２ＭＯＳトランジスタのゲート電極１１５と、不揮発性メモリセルのコントロールゲート電極１１６とを形成する。
【００１０】
すなわち、高しきい値電圧を有する第１ＭＯＳトランジスタは、第１の酸化膜１０９と第２の酸化膜１１２ａとの積層膜からなる厚みが約１５ｎｍの厚いゲート絶縁膜１１１を有し、低しきい値電圧を有する第２ＭＯＳトランジスタは、２回目の熱酸化処理によって形成された酸化膜のみからなる厚みが約５ｎｍの薄いゲート絶縁膜１１２を有している。このようなゲート絶縁膜の厚みの差によって、互いに異なるしきい値電圧で動作する２種類のトランジスタを周辺回路に配置するように構成されている。
【００１１】
【発明が解決しようとする課題】
しかしながら、上記従来の不揮発性メモリセルを有する半導体装置においては、以下のような問題があった。
【００１２】
厚膜のゲート絶縁膜１１１を有する第１のトランジスタ形成領域１０１で、しきい値電圧のばらつき発生するという問題があった。
【００１３】
しかし、この原因だけでは説明のつかないばらつきもあるので、さらに、実験を行なった結果、以下のようなデータが得られた。
【００１４】
図５（ｂ）は、上記従来の高しきい値電圧側の第２ＭＯＳトランジスタのＶｇ−Ｉｄ特性を示す図である。同図には、基板電位Ｖsub をパラメータにとって、５種類の基板電位Ｖsub についてのＶｇ−Ｉｄ特性が示されている。ここで、同図に示すように、一部にハンプが現れており、特にハンプの目立たない基板電位Ｖsub ＝０（実使用電位）のサンプルにおいても、微分特性を調べるとハンプが生じていることがわかった。
【００１５】
このようなハンプは生じる原因は必ずしも明らかにはなっていないが、以下のような原因によるものと一応推定されている。
【００１６】
すなわち、図４（ａ）に示す工程で、熱酸化を行って第１ＭＯＳトランジスタ１０１の第２の酸化膜１１２ａを形成する際、第１トランジスタ形成領域１０１の素子分離用絶縁膜１０４領との境界部で局所的な第２の酸化膜１１２ａ端部の薄膜化が生じる。その結果、両端部分に他の部分よりも低いしきい値電圧を有する別のトランジスタ（いわゆるエッジトランジスタ）が作動する。これにより、Ｖｇ−Ｉｄ特性のハンプが発生しているものと思われる。また、ゲート絶縁膜１１１の耐圧劣化・信頼性劣化、さらに境界部の形状に起因した電界集中が起こることによっても、しきい値電圧のばらつきが生じるものと思われる。
【００１７】
本発明は、斯かる点に鑑みてなされたものであり、その目的は、ゲート絶縁膜の厚みを変えることにより、しきい値電圧が互いに異なる２つのＭＯＳトランジスタを共通の半導体基板上に形成するようにした半導体装置の製造方法において、高しきい値電圧ＭＯＳトランジスタのＶｇ−Ｉｄ特性を改善するための工程を確立することにより、高しきい値電圧ＭＯＳトランジスタのしきい値電圧の安定化を図ることにある。
【００１８】
【課題を解決するための手段】
上記目的を達成するために本発明が講じた手段は、相異なるしきい値電圧を有する２つのＭＯＳトランジスタをゲート絶縁膜の厚みを変えることにより実現するとともに、先に熱酸化膜を形成した後、ＣＶＤ酸化膜を積層して、その後、薄い方のゲート絶縁膜を有するＭＯＳトランジスタの熱酸化と同時に、厚い方のゲート絶縁膜を有するＭＯＳトランジスタの熱酸化膜を積層することにある。
【００１９】
本発明の半導体装置の製造方法は、第１ＭＯＳトランジスタと該第１ＭＯＳトランジスタよりも低いしきい値電圧を有する第２ＭＯＳトランジスタとを共通の半導体基板上に有する半導体装置の製造方法であって、半導体基板の上面に、上記第１ＭＯＳトランジスタを形成するための第１領域と、上記第２ＭＯＳトランジスタを形成するための第２領域とを区画する素子分離領域を形成する第１の工程と、第１回目の熱酸化を行って、上記第１領域及び第２領域の上に第１の熱酸化膜を形成する第２の工程と、ＣＶＤを行なって、上記第１の熱酸化膜の上にＣＶＤ酸化膜を形成する第３の工程と、上記第１の熱酸化膜及びＣＶＤ膜のうち上記第２領域にある部分のみを選択的に除去する第４の工程と、第２回目の熱酸化を行って、上記第２領域には第２の熱酸化膜からなる上記第２ＭＯＳトランジスタのゲート絶縁膜を形成する一方、上記第１領域には、上記第１の熱酸化膜，ＣＶＤ膜及び第２の熱酸化膜の積層膜からなるゲート絶縁膜を形成する第５の工程と、上記第１及び第２の領域における上記各ゲート絶縁膜の上にそれぞれゲート電極を形成する第６の工程とを備えている。
【００２０】
この方法により、第１ＭＯＳトランジスタのゲート絶縁膜の素子分離用絶縁膜との境界部での薄膜化が抑制され、電界の集中を回避できることによるものと思われるが、第１ＭＯＳトランジスタのＶｇ−Ｉｄ特性におけるハンプを解消し、しきい値電圧のばらつきを抑制することができる。また、第１ＭＯＳトランジスタのゲート絶縁膜の耐圧の劣化や信頼性の劣化を抑制できることによっても、しきい値電圧のばらつきを抑制することができる。
【００２１】
上記半導体装置の製造工程において、上記第１の工程では、上記素子分離領域により、上記半導体基板上に不揮発性メモリセルを形成するための第３の領域をも区画し、上記第２の工程の前に、上記第３の領域にトンネル絶縁膜及びフローティングゲート電極を形成する工程と、上記フローティングゲート電極の上に少なくとも酸化膜及び窒化膜を含む積層容量膜を形成する工程とをさらに備え、上記第３の工程では、上記第３の領域において上記積層容量膜の酸化膜を形成し、上記第５の工程では、上記容量積層膜の上に不揮発性メモリセルのコントロールゲート電極を形成することにより、ＯＮ膜やＯＮＯ膜からなる積層容量膜を有する不揮発性メモリセルを共通の半導体基板上に形成するための製造工程数を低減することができる。
【００２２】
上記半導体装置の製造方法において、上記第３の工程の後に、アニール処理を施す工程をさらに備えることにより、ＣＶＤ酸化膜の緻密化を図ることができる。
【００２３】
その場合、上記アニール処理は、窒素雰囲気中で行なうことが好ましく、さらに、上記アニール処理の温度は上記ＣＶＤ酸化膜の堆積温度と同等もしくはそれ以上であることが好ましい。
【００２４】
【発明の実施の形態】
以下、この発明の半導体装置の製造方法における実施形態について、図１を参照しながら説明する。図１（ａ）−（ｃ）及び図２（ａ）−（ｃ）は、本実施形態に係る不揮発性メモリを搭載した半導体集積回路の製造工程を示す断面図である。
【００２５】
図１（ａ）−（ｃ）及び図２（ａ）−（ｂ）において、１は高しきい値電圧を有する第１ＭＯＳトランジスタを形成するための第１トランジスタ形成領域、２は低しきい値電圧を有する第２ＭＯＳトランジスタを形成するための第２トランジスタ形成領域、３は不揮発性メモリセル形成領域、４は素子分離用絶縁膜、５はトンネル酸化膜、６はフローティングゲート電極、７はボトム酸化膜、８は中間窒化膜、１０は第１回目の熱酸化により形成される第１の熱酸化膜、１１はＣＶＤ酸化膜、１２は第１ＭＯＳトランジスタのゲート絶縁膜、１３は第２ＭＯＳトランジスタのゲート絶縁膜、１４はＯＮＯ膜のトップ酸化膜、１６は第１ＭＯＳトランジスタのゲート電極、１７は第２ＭＯＳトランジスタのゲート電極、１８はコントロールゲート電極、２０はレジストマスク、５０はＳｉ基板をそれぞれ示している。
【００２６】
まず、図１（ａ）に示す工程で、Ｓｉ基板５０を、第１トランジスタ形成領域１、第２トランジスタ形成領域２、不揮発性メモリセル形成領域３に区画するための素子分離用絶縁膜４を形成し、不揮発性メモリセル形成領域３に、トンネル酸化膜５、フローティングゲート電極６、ＯＮＯ膜のボトム酸化膜７、ＯＮＯ膜の中間窒化膜８を順次積層して形成する。
【００２７】
次に、図１（ｂ）に示す工程で、８５０℃で第１回目の熱酸化を行って、第１トランジスタ形成領域１及び第２トランジスタ形成領域２の上に、厚みが約１２ｎｍの第１の熱酸化膜１０を形成する。
【００２８】
次に、図１（ｃ）に示す工程で、８００℃でＣＶＤを行なって、厚みが約１０ｎｍのＨＴＯ膜膜からなるＣＶＤ酸化膜１１を形成する。このとき、不揮発性メモリセル形成領域３では、トップ酸化膜はＯＮＯ膜の中間窒化膜８上であるため熱酸化による膜厚増加はほとんど見られず、ほぼ中間窒化膜８上のＣＶＤ酸化膜１１のみが形成される。
【００２９】
次に、図２（ａ）に示す工程で、第２トランジスタ形成領域２を開口したレジストマスク２０を形成し、このレジストマスク２０を用いてエッチングを行なって、第１の熱酸化膜１０及びＣＶＤ酸化膜１１のうち第２トランジスタ形成領域２上にある部分だけをウェットエッチングにより除去する。
【００３０】
次に、図２（ｂ）に示す工程で、熱酸化処理により、第２トランジスタ形成領域２上に、厚みが約５ｎｍの熱酸化膜からなるゲート絶縁膜１３を形成する。このとき、同時に、第１トランジスタ形成領域１における第１の熱酸化膜１０と基板面との間にも厚みが約１ｎｍの第２の熱酸化膜１３ａが形成される。また、不揮発性メモリセル形成領域３においてはＯＮＯ膜の窒化膜８が酸化されてトップ酸化膜１４が形成される。その結果、第１トランジスタ形成領域１には、第１の熱酸化膜１０，ＣＶＤ膜１１及び第２の熱酸化膜１３ａの積層膜からなるゲート絶縁膜１２が形成される。ただし、第１トランジスタ形成領域１において、２回目の熱酸化処理を行なう前に基板の酸洗浄，炉前洗浄などを施す際に、第１の熱酸化膜１０，ＣＶＤ酸化膜１１の厚みの膜減りが生じるので、最終的なゲート絶縁膜１２の厚みは、約１５ｎｍとなっている。
【００３１】
次に、図２（ｃ）に示す工程で、基板上にポリシリコン膜を堆積した後、例えば８００℃で３０分間の間、窒素雰囲気下でアニールを施す。このアニールにより、ＣＶＤにより形成されたＣＶＤ酸化膜１１が緻密化される。なお、８００℃以上の高温でアニールを行なってもよい。
【００３２】
その後、ポリシリコン膜をパターニングして、第１ＭＯＳトランジスタのゲート電極１４と、第２トランジスタのゲート電極１１５と、コントロールゲート電極６とを形成する。
【００３３】
すなわち、高しきい値電圧を有する第１ＭＯＳトランジスタは、第１の熱酸化膜１０と、ＣＶＤ酸化膜１１と、第２の熱酸化膜１３ａとの積層膜からなる厚みが約１５ｎｍの厚いゲート絶縁膜１２を有し、低しきい値電圧を有する第２ＭＯＳトランジスタは、２回目の熱酸化処理によって形成された酸化膜のみからなる厚みが約５ｎｍの薄いゲート絶縁膜１３を有している。このようなゲート絶縁膜の厚みの差によって、互いに異なるしきい値電圧で動作する２種類のトランジスタを周辺回路に配置するように構成されている。
【００３４】
すなわち、高しきい値側ＭＯＳトランジスタは、第１の熱酸化膜１０と、ＣＶＤ酸化膜１１と、第２の熱酸化膜１３ａとの積層膜からなる厚みが約１５ｎｍの厚いゲート絶縁膜１２を有し、低しきい値電圧側ＭＯＳトランジスタは、２回目の熱酸化処理によって形成された酸化膜のみからなる厚みが約５ｎｍの薄いゲート絶縁膜１３を有している。このようなゲート絶縁膜の厚みの差によって、互いに異なるしきい値電圧で動作する２種類のトランジスタを周辺回路に配置するように構成されている。
【００３５】
本実施形態の製造方法によれば、周辺回路部に配置される２つのＭＯＳトランジスタのゲート絶縁膜１２，１３を形成する工程において、上記従来の製造方法とは異なり、まず、第１の熱酸化膜１０を形成してからＣＶＤ熱酸化膜１１を形成している。そして、その後、第２トランジスタ形成領域２において、第２ＭＯＳトランジスタのゲート絶縁膜１３を形成するための第２回目も熱酸化を行うが、その際、第１トランジスタ形成領域１には、厚みが約１ｎｍの極めて薄い第２の熱酸化膜１３ａが形成される。
【００３６】
その結果、本実施形態の方法によると、形成される高しきい値電圧の第１ＭＯＳトランジスタ１のＶｇ−Ｉｄ特性が改善されることがわかった。
【００３７】
図５（ａ）は、本実施形態によって形成された高しきい値電圧のＭＯＳトランジスタのＶｇ−Ｉｄ特性を示す図である。図５（ａ）に示されるように、図５（ｂ）に示す従来の高しきい値電圧側ＭＯＳトランジスタのＶｇ−Ｉｄ特性に比べて、ハンプがほとんど現れていない。このような本実施形態の方法と従来の方法とによる半導体装置の特性の相違は、Ｖｇ−Ｉｄ特性の微分係数を比較するとより顕著であり、本実施形態の製造方法により、高しきい値電圧側ＭＯＳトランジスタのしきい値電圧のばらつきも抑制されることがわかった。
【００３８】
なお、上述のような第２回目の熱酸化において、図５（ａ），（ｂ）に示されるＶｇ−Ｉｄ特性の相違が現れる原因は、完全に解明されたわけではないが、第１トランジスタ形成領域１の素子分離用絶縁膜４との境界部でのゲート絶縁膜１２の薄膜化の発生が防止され、この境界部における電界の集中が回避されていることによるものと推定される。
【００３９】
また、本実施形態の製造方法によって、高しきい値電圧側ＭＯＳトランジスタのゲート絶縁膜１２の耐圧劣化・信頼性劣化を抑制することができ、これによっても、しきい値電圧のばらつきを抑制することができる。
【００４０】
なお、本実施形態では、Ｓｉ基板２０に不揮発性メモリセル形成領域３が存在している場合について説明したが、本発明はかかる実施形態に限定されるものではなく、不揮発性メモリセル領域を有していない半導体装置にも適用することができる。ただし、不揮発性メモリセルを共通の半導体基板上に設ける際には、本実施形態の製造方法を用いることにより、工程数をできる限り低減することができる。
【００４１】
【発明の効果】
本発明の半導体装置の製造方法によれば、高しきい値電圧側の第１ＭＯＳトランジスタと低しきい値電圧側の第２ＭＯＳトランジスタとを共通の半導体基板上に設けるようにした半導体装置の製造方法として、先に第１の熱酸化膜を形成した後、ＣＶＤ酸化膜を積層して、その後、第２ＭＯＳトランジスタのゲート絶縁膜形成のための熱酸化を行なうときに、第１ＭＯＳトランジスタのＣＶＤ酸化膜の下方に第２の熱酸化膜を形成するようにしたので、第１ＭＯＳトランジスタのＶｇ−Ｉｄ特性の改善や耐圧，信頼性の劣化の抑制により、しきい値電圧のばらつきを抑制することができるようになった。
【図面の簡単な説明】
【図１】本発明の実施形態に係る半導体装置の製造工程のうちＣＶＤ酸化膜を形成するまでの工程を示す断面図である。
【図２】本発明の実施形態に係る半導体装置の製造工程のうちＣＶＤ酸化膜を形成してからの工程を示す断面図である。
【図３】従来の半導体装置の製造工程のうちＣＶＤ酸化膜の第２ＭＯＳトランジスタの部分を選択的に除去するまでの工程を示す断面図である。
【図４】従来の半導体装置の製造工程のうちＣＶＤ酸化膜を選択的に除去してからの工程を示す断面図である。
【図５】本発明の実施形態に係る半導体装置中の高しきい値電圧側ＭＯＳトランジスタのＶｇ−Ｉｄ特性と、従来の半導体装置中の高しきい値電圧側ＭＯＳトランジスタのＶｇ−Ｉｄ特性とを順に示す図である。
【符号の説明】
１    第１トランジスタ形成領域
２    第２トランジスタ形成領域
３    不揮発性メモリセル形成領域
４    素子分離用絶縁膜
５    トンネル酸化膜
６    フローティングゲート電極
７    ＯＮＯ膜のボトム酸化膜
８    ＯＮＯ膜の中間窒化膜
１０  第１の熱酸化膜
１１  ＣＶＤ膜
１２  ゲート絶縁膜（第１ＭＯＳトランジスタ）
１３  ゲート絶縁膜（第２ＭＯＳトランジスタ）
１３ａ  第２の熱酸化膜
１４  ＯＮＯ膜のトップ酸化膜
１６  ゲート電極（第１ＭＯＳトランジスタ）
１７  ゲート電極（第２ＭＯＳトランジスタ）
１８  コントロールゲート電極
２０  レジストマスク
５０  Ｓｉ基板
【図１】
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【図２】
0003799166.tif 000003
【図３】
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【図４】
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【図５】
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