(57)【特許請求の範囲】
【請求項１】
半導体基板の表面上にゲート絶縁膜を介在してゲート電極が形成された電界効果トランジスタを有する半導体集積回路装置において、
前記ゲート電極のゲート長方向の両側に酸化珪素膜からなるサイドウォールスペーサを設け、
前記半導体基板と前記ゲート絶縁膜との間に第１の窒化絶縁膜を設け、
前記ゲート電極、前記ゲート絶縁膜、前記第１の窒化絶縁膜及び前記半導体基板と前記サイドウォールスペーサとの間に第２の窒化珪素膜を設け、
前記第２の窒化珪素膜は、前記ゲート絶縁膜の側壁面上に形成され、
前記ゲート電極に自己整合でソース領域及びドレイン領域となる一対の半導体領域が前記半導体基板に形成され、
前記半導体基板の全面に層間絶縁膜が形成されていることを特徴とする半導体集積回路装置。
【請求項２】
半導体基板の表面上にゲート絶縁膜を介在してゲート電極が形成された電界効果トランジスタを有する半導体集積回路装置において、
前記ゲート電極のゲート長方向の両側に酸化珪素膜からなるサイドウォールスペーサを設け、
前記半導体基板と前記ゲート絶縁膜との間に第１の窒化絶縁膜を設け、
前記ゲート電極、前記ゲート絶縁膜、前記第１の窒化絶縁膜及び前記半導体基板と前記サイドウォールスペーサとの間に第２の窒化珪素膜を設け、
前記第２の窒化珪素膜は、前記ゲート絶縁膜の側壁面上に形成され、
前記ゲート電極に自己整合でソース領域及びドレイン領域となる一対の半導体領域が前記半導体基板に形成され、
前記半導体基板の表面部に形成された前記半導体領域の前記第２の窒化珪素膜で覆われていない表面部にシリサイド層が形成され、
前記半導体基板の全面に層間絶縁膜が形成されていることを特徴とする半導体集積回路装置。
【請求項３】
請求項１又は請求項２の何れかに記載の半導体集積回路装置において、
前記第２の窒化珪素膜は、気相化学成長法で形成された膜であることを特徴とする半導体集積回路装置。
【請求項４】
請求項１乃至請求項３の何れかに記載の半導体集積回路装置において、
前記第１の窒化絶縁膜は、前記ゲート絶縁膜形成後に酸窒化処理を施して形成した酸窒化珪素膜で構成されることを特徴とする半導体集積回路装置。
【請求項５】
電界効果トランジスタを有する半導体集積回路装置の製造方法において、
半導体基板の表面上に第１の窒化絶縁膜及びゲート絶縁膜をこの順序で介在してゲート電極を形成し、前記ゲート電極下の前記半導体基板の素子形成領域の表面を除く素子形成領域の表面を露出する工程と、
前記半導体基板の全面に第２の窒化珪素膜を形成し、前記ゲート絶縁膜の側壁面を前記第２の窒化珪素膜で覆う工程と、
前記ゲート電極に自己整合でソース領域及びドレイン領域となる一対の半導体領域を形成する工程と、
前記半導体基板の全面に酸化珪素膜を形成する工程と、
前記第２の窒化珪素膜及び前記酸化珪素膜に異方性エッチングを施すことにより、前記ゲート電極、前記ゲート絶縁膜、前記第１の窒化絶縁膜及び前記半導体基板との間に前記第２の窒化珪素膜を介在させた前記酸化珪素膜からなるサイドウォールスペーサを形成する工程と、
前記半導体基板の全面に層間絶縁膜を形成する工程とを有することを特徴とする半導体集積回路装置の製造方法。
【請求項６】
電界効果トランジスタを有する半導体集積回路装置の製造方法において、
半導体基板の表面上に第１の窒化絶縁膜及びゲート絶縁膜をこの順序で介在してゲート電極を形成し、前記ゲート電極下の前記半導体基板の素子形成領域の表面を除く素子形成領域の表面を露出する工程と、
前記半導体基板の全面に第２の窒化珪素膜を形成し、前記ゲート絶縁膜の側壁面を前記第２の窒化珪素膜で覆う工程と、
前記ゲート電極に自己整合でソース領域及びドレイン領域となる一対の半導体領域を形成する工程と、
前記半導体基板の全面に酸化珪素膜を形成する工程と、
前記第２の窒化珪素膜及び前記酸化珪素膜に異方性エッチングを施すことにより、前記ゲート電極、前記ゲート絶縁膜、第１の窒化絶縁膜及び前記半導体基板との間に前記第２の窒化珪素膜を介在させた前記酸化珪素膜からなるサイドウォールスペーサを形成する工程と、
前記異方性エッチングにより露出した前記半導体領域の表面部にシリサイド層を形成する工程と、
前記半導体基板の全面に層間絶縁膜を形成する工程とを有することを特徴とする半導体集積回路装置の製造方法。
【請求項７】
請求項５又は請求項６の何れかに記載の半導体集積回路装置の製造方法において、
前記第２の窒化珪素膜及び前記酸化珪素膜を気相化学成長法で形成することを特徴とする半導体集積回路装置の製造方法。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、半導体集積回路装置に関し、特に、半導体基板の表面上にゲート絶縁膜を介在してゲート電極が形成された電界効果トランジスタを有する半導体集積回路装置に適用して有効な技術に関するものである。
【０００２】
【従来の技術】
半導体基板の表面上にゲート絶縁膜を介在してゲート電極が形成された電界効果トランジスタを塔載する半導体集積回路装置として、例えばＭＯＳＦＥＴ（Ｍetal Ｏxide Ｓemicoductor Ｆield Ｅffect Ｔransistor）を塔載する半導体集積回路装置の開発が行なわれている。
【０００３】
前記ＭＯＳＦＥＴは半導体集積回路装置の集積度を高める目的として微細化の傾向にある。このＭＯＳＦＥＴの微細化に伴い、特に、ゲート長寸法がサブミクロンに達するＭＯＳＦＥＴにおいては、例えば特公昭６２−３１５０６号公報に記載されているように、ドレイン領域のチャネル形成領域側の一部の領域がその他の領域の不純物濃度に比べて低い不純物濃度に設定されたＬＤＤ(Ｌightly Ｄoped Ｄrain)構造の採用が必須要件になる。ＬＤＤ構造を採用するＭＯＳＦＥＴは、ドレイン領域のチャネル形成領域側への拡散量を低減し、チャネル長寸法を確保することができるので、短チャネル効果の発生を抑えることができる。また、ＬＤＤ構造を採用するＭＯＳＦＥＴは、ドレイン領域とチャネル形成領域との間に形成されるｐｎ接合部の不純物濃度分布の勾配を緩和し、この領域に発生する電界強度を弱めることができるので、ホットキャリアの発生量を低減することができる。ホットキャリアの発生量の低減化は、ＭＯＳＦＥＴの経時的なしきい値電圧(Ｖth)の変動を抑えることができる。
【０００４】
【発明が解決しようとする課題】
前記ＬＤＤ構造のＭＯＳＦＥＴ(電界効果トランジスタ)は、ゲート絶縁膜に注入され捕獲されるホットキャリア(電子、正孔)の発生量を低減し、経時的なしきい値電圧の変動を抑えている。しかしながら、ＭＯＳＦＥＴの経時的なしきい値電圧の変動は、インパクトアイオニゼーションで発生した高エネルギーの電子や正孔がゲート絶縁膜に注入され捕獲される場合と、最終保護膜や層間絶縁膜中に含まれている水素イオン(−Ｈ+ )や水酸イオン(−ＯＨ)等がゲート絶縁膜に侵入し捕獲される場合がある。水素イオンや水酸イオン等は、ゲート絶縁膜の側壁面から膜中に侵入する場合と、ゲート電極を透過してゲート絶縁膜中に侵入する場合がある。特に、水素イオンや水酸イオン等はゲート絶縁膜の側壁面から侵入する割合が高い。即ち、ＬＤＤ構造のＭＯＳＦＥＴは、ホットキャリアに起因する経時的なしきい値電圧の変動を抑えられるが、水素イオンや水酸イオン等に起因する経時的なしきい値電圧の変動を抑えることができない。近年、半導体集積回路装置の製造プロセスが低温化されており、低温度で形成された層間絶縁膜には多量の水素イオンや水酸イオン等が含まれているので、水素イオンや水酸イオン等に起因するＭＯＳＦＥＴの経時的なしきい値電圧の変動を抑えることは重要である。
【０００５】
また、前記ＬＤＤ構造のＭＯＳＦＥＴは、経時的なしきい値電圧の変動を抑えられるが、ドレイン領域のチャネル形成領域側の一部の領域をその他の領域の不純物濃度に比べて低い不純物濃度に設定しているので、ソース領域−ドレイン領域間に流れる電流量が低下し、ＭＯＳＦＥＴの電流利得が低下する。このＭＯＳＦＥＴの電流利得の低下は、ＭＯＳＦＥＴを塔載する半導体集積回路装置の動作速度の低下を意味する。
【０００６】
本発明の目的は、半導体基板の表面上にゲート絶縁膜を介在してゲート電極が形成された電界効果トランジスタを有する半導体集積回路装置において、前記電界効果トランジスタのホットキャリアに起因する経時的なしきい値電圧(Ｖth)の変動を抑えると共に、水素イオンや水酸イオン等に起因する経時的なしきい値電圧(Ｖth)の変動を抑えることが可能な技術を提供することにある。
【０００７】
また、本発明の他の目的は、前記目的を達成すると共に、前記電界効果トランジスタの電流利得を高めることが可能な技術を提供することにある。
【０００８】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述及び添付図面によって明らかになるであろう。
【０００９】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記のとおりである。
【００１０】
（１）半導体基板の表面上にゲート絶縁膜を介在してゲート電極が形成された電界効果トランジスタを有する半導体集積回路装置において、前記半導体基板と前記ゲート絶縁膜との間に窒化絶縁膜を設けると共に、前記ゲート絶縁膜の側壁面上に窒化絶縁膜を設ける。前記半導体基板と前記ゲート絶縁膜との間に設けられる窒化絶縁膜は、酸窒化処理で形成された酸窒化珪素膜であり、前記ゲート絶縁膜の側壁面上に設けられる窒化絶縁膜は、気相化学成長法で形成された窒化珪素膜である。
【００１１】
（２）半導体基板の表面上にゲート絶縁膜を介在してゲート電極が形成された電界効果トランジスタを有する半導体集積回路装置において、
前記ゲート電極のゲート長方向の両側に酸化珪素膜からなるサイドウォールスペーサを設け、
前記半導体基板と前記ゲート絶縁膜との間に第１の窒化絶縁膜を設け、
前記ゲート電極、前記ゲート絶縁膜、前記第１の窒化絶縁膜及び前記半導体基板と前記サイドウォールスペーサとの間に第２の窒化珪素膜を設け、
前記第２の窒化珪素膜は、前記ゲート絶縁膜の側壁面上に形成されている。
前記手段において、前記ゲート電極に自己整合でソース領域及びドレイン領域となる一対の半導体領域が前記半導体基板に形成され、前記半導体基板の全面に層間絶縁膜が形成されている。
【００１２】
【作用】
上述した手段（１）によれば、ゲート絶縁膜直下の半導体基板の表面に存在する未結合手(ダングリングボンド：不対電子)の数を窒化絶縁膜で低減することができるので、ゲート絶縁膜中に捕獲されるホットキャリアの量を低減することができる。また、窒化絶縁膜は水素イオン(−Ｈ+ )や水酸イオン(−ＯＨ)等に対して非透過性を有するので、層間絶縁膜に含まれている水素イオンや水酸イオン等がゲート絶縁膜の側壁面からその膜中に侵入するのを防止することができる。この結果、電界効果トランジスタのホットキャリアに起因する経時的なしきい値電圧(Ｖth)の変動を抑えることができると共に、水素イオンや水酸イオン等に起因する経時的なしきい値電圧(Ｖth)の変動を抑えることができる。
【００１３】
また、ドレイン領域とチャネル形成領域との間に形成されるｐｎ接合部の不純物濃度分布の勾配を緩和し、この領域に発生する電界強度を弱めることなく、ホットキャリアに起因する電界効果トランジスタの経時的なしきい値電圧(Ｖth)の変動を抑えることができるので、ドレイン領域のチャネル形成領域側の一部の領域をその他の領域の不純物濃度に比べて低い不純物濃度に設定しなくてもよい。この結果、ソース領域−ドレイン領域間に流れる電流量を高めることができるので、電界効果トランジスタの電流利得を高めることができる。
【００１５】
【実施例】
以下、本発明の構成について、電界効果トランジスタを有する半導体集積回路装置に本発明を適用した実施例とともに説明する。
【００１６】
なお、実施例を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
【００１７】
（実 施 例 １）
本発明の実施例１であるＭＯＳＦＥＴを有する半導体集積回路装置の概略構成を図１(要部断面図)に示す。
【００１８】
図１に示すように、半導体集積回路装置に塔載されるＭＯＳＦＥＴ（電界効果トランジスタ）Ｑは、例えば単結晶珪素からなるｐ型半導体基板１の素子形成領域(活性領域)の表面部に構成される。素子形成領域は、ｐ型半導体基板１の素子分離領域(非活性領域)の表面上に形成された素子分離用絶縁膜２で周囲を規定され、他の素子形成領域と互いに絶縁分離される。
【００１９】
前記ＭＯＳＦＥＴＱは、主に、チャネル形成領域であるｐ型半導体基板１、ゲート絶縁膜３、ゲート電極５、ソース領域及びドレイン領域である一対のｎ型半導体領域８で構成される。ゲート絶縁膜３は、ｐ型半導体基板１の表面上に形成され、例えば熱酸化珪素膜で形成される。ゲート電極５は、ゲート絶縁膜３の表面上に形成され、例えば抵抗値を低減する不純物が導入された多結晶珪素膜で形成される。即ち、ＭＯＳＦＥＴＱは、ｐ型半導体基板１の表面上にゲート絶縁膜３を介在してゲート電極５が形成された電界効果トランジスタで構成される。
【００２０】
前記ソース領域及びドレイン領域である一対のｎ型半導体領域８の夫々は、ｐ型半導体基板１の表面部に形成され、ゲート電極５に対して自己整合で形成される。この一対のｎ型半導体領域８の夫々の表面部にはシリサイド層１０が形成される。即ち、本実施例のＭＯＳＦＥＴＱのソース領域及びドレイン領域は、ｎ型半導体領域８及びその表面部に形成されたシリサイド層１０で構成される。このように、ソース領域及びドレイン領域をｎ型半導体領域８及びシリサイド層１０で構成することにより、ｎ型半導体領域８のシート抵抗は数十（５０〜１００の間）Ω／□程度であり、シリサイド層１０のシート抵抗は数Ω／□程度であるので、ソース領域、ドレイン領域の夫々の抵抗値を低減することができ、ソース領域−ドレイン領域間に流れる電流量を高めることができるので、ＭＯＳＦＥＴＱの電流利得を高めることができる。
【００２１】
前記ゲート電極５の上面部にはシリサイド層１０が形成される。このように、ゲート電極５の上面部にシリサイド層１０を形成することにより、不純物が導入された多結晶珪素膜からなるゲート電極５のシート抵抗は数十（５０〜１００の間）Ω／□であり、シリサイド層１０のシート抵抗は数Ω／□程度であるので、ゲート電極５の抵抗値を低減することができ、ＭＯＳＦＥＴの動作速度の高速化を図ることができる。
【００２２】
前記一対のｎ型半導体領域８の夫々の表面部に形成されるシリサイド層１０は、ゲート電極５のゲート長方向の側壁面上に形成されたサイドウォールスペーサ９に対して自己整合で形成される。また、前記ゲート電極５の上面部に形成されるシリサイド層１０は、ゲート電極５のゲート長方向の側壁面上に形成されたサイドウォールスペーサ９に対して自己整合で形成される。即ち、ｎ型半導体領域８の表面部及びゲート電極５の上面部に形成されるシリサイド層１０はサリサイド(Ｓalicide：Ｓalf Ａligned Ｓilicide）技術で形成される。
【００２３】
前記ソース領域及びドレイン領域である一対のｎ型半導体領域８のうち、一方のｎ型半導体領域８の表面部に形成されたシリサイド層１０には、層間絶縁膜１１に形成された接続孔１１Ａを通して配線１２が電気的に接続され、他方のｎ型半導体領域８の表面部に形成されたシリサイド層１０には、層間絶縁膜１１に形成された接続孔１１Ｂを通して配線１２が電気的に接続される。層間絶縁膜１１はゲート電極５と配線１２との絶縁分離を行う目的で形成され、例えば気相化学成長法(ＣＶＤ：Ｃhemical Ｖapor Ｄeposition)で形成された酸化珪素膜で形成される。この層間絶縁膜１１は半導体集積回路装置の低温化プロセスに基づいて低温度で形成されるので、層間絶縁膜１１には多量の水素イオンや水酸イオン等が含まれている。配線１２は例えばアルミニウム膜又はアルミニウム合金膜で形成される。
【００２４】
前記配線１２上には層間絶縁膜１３が形成される。層間絶縁膜１３は、配線１２と図示していないが上層配線との絶縁分離を行う目的で形成され、例えば気相化学成長法で形成された酸化珪素膜で形成される。この層間絶縁膜１３は、前述の層間絶縁膜１２と同様に、半導体集積回路装置の低温化プロセスに基づいて低温度で形成されるので、層間絶縁膜１３には多量の水素イオンや水酸イオン等が含まれている。
【００２５】
前記ｐ型半導体基板１とゲート絶縁膜３との間には窒化絶縁膜４が設けられている。この窒化絶縁膜４はゲート絶縁膜３直下のｐ型半導体基板１の表面に存在する未結合手(ダングリングボンド：不対電子)の数を低減することができるので、ゲート絶縁膜４中に捕獲されるホットキャリアの量を低減することができる。
【００２６】
前記窒化絶縁膜４は酸窒化処理で形成された酸窒化珪素膜で形成される。この酸窒化珪素膜は、気相化学成長法で形成される窒化珪素膜(Ｓｉ3Ｎ4、ＳｉxＮx)に比べて膜質が良く、密着性が高い。
【００２７】
前記ゲート絶縁膜３の側壁面とサイドウォールスペーサ９との間、即ち、ゲート絶縁膜３の側壁面上には窒化絶縁膜７が設けられている。この窒化絶縁膜７は水素イオン(−Ｈ+ )や水酸イオン(−ＯＨ)等に対して非透過性を有するので、層間絶縁膜１１及び層間絶縁膜１３に含まれている水素イオンや水酸イオン等がゲート絶縁膜３の側壁面からその膜中に侵入するのを防止することができる。
【００２８】
前記ゲート電極５の側壁面とサイドウォールスペーサ９との間、即ち、ゲート電極５の側壁面上には窒化絶縁膜７が設けられている。この窒化絶縁膜７は水素イオンや水酸イオン等に対して非透過性を有するので、層間絶縁膜１１及び層間絶縁膜１３に含まれている水素イオンや水酸イオン等がゲート電極５の側壁面からその膜中を透過してゲート絶縁膜３中に侵入するのを防止することができる。
【００２９】
前記窒化絶縁膜７は酸窒化処理で形成された酸窒化珪素膜又は気相化学成長法で形成された窒化珪素膜で形成される。本実施例において、窒化珪素膜７は気相化学成長法で形成された窒化珪素膜で形成される。
【００３０】
このように構成されるＭＯＳＦＥＴＱは、例えばＣＭＯＳインバータ回路の構成素子として使用される。
【００３１】
次に、前記半導体集積回路装置に塔載されるＭＯＳＦＥＴＱの製造方法について、図２乃至図６(各製造工程毎に示す要部断面図)を用いて説明する。
【００３２】
まず、単結晶珪素からなるｐ型半導体基板１を用意する。
【００３３】
次に、周知の選択酸化法を使用し、前記ｐ型半導体基板１の素子分離領域（非活性領域）の表面上に酸化珪素膜からなる素子分離用絶縁膜２を形成する。
【００３４】
次に、熱酸化処理を施し、前記ｐ型半導体基板１の素子形成領域(活性領域)の表面上に熱酸化珪素膜からなるゲート絶縁膜３Ａを形成する。
【００３５】
次に、酸窒化処理を施し、図２に示すように、前記ｐ型半導体基板１とゲート絶縁膜３Ａとの間に酸窒化珪素膜からなる窒化絶縁膜４Ａを形成する。この酸窒絶縁膜４Ａは、例えば、希釈した窒素ガス雰囲気中又は１００［％］の窒素ガス雰囲気中おいて、約１０００［℃］の熱処理を約３０分間行うことにより形成される。
【００３６】
次に、前記ゲート絶縁膜３Ａの表面上を含むｐ型半導体基板１上の全面に例えば気相化学成長法で多結晶珪素膜を形成する。この多結晶珪素膜にはその堆積中又は堆積後に抵抗値を低減する不純物が導入される。
【００３７】
次に、前記多結晶珪素膜、ゲート絶縁膜３Ａ、窒化絶縁膜４Ａの夫々に順次パターンニングを施し、図３に示すように、ｐ型半導体基板１の素子形成領域の表面上にゲート絶縁膜３、ゲート絶縁膜３の表面上にゲート電極５、ｐ型半導体基板１とゲート絶縁膜３との間に窒化絶縁膜４を形成する。この工程において、ゲート電極５下のｐ型半導体基板１の素子形成領域の表面を除くその他の素子形成領域の表面は露出される。
【００３８】
次に、前記ゲート電極５の上面上及びその側壁面上を含むｐ型半導体基板１上の全面に窒化絶縁膜７を形成する。窒化絶縁膜７は例えば気相化学成長法で形成された窒化珪素膜(Ｓｉ3Ｎ4、ＳｉxＮx)で形成される。
【００３９】
次に、前記ｐ型半導体基板１の素子形成領域の表面部に、ゲート電極５及び素子分離用絶縁膜２に対して自己整合でｎ型不純物を例えばイオン打込み法で導入し、図４に示すように、ソース領域及びドレイン領域である一対のｎ型半導体領域８を形成する。この工程において、ｎ型不純物の導入は窒化絶縁膜７を通して行なわれるので、不純物の導入によるｐ型半導体基板１の素子形成領域の表面の物理的な損傷を抑えることができる。
【００４０】
次に、図５に示すように、前記ゲート電極５のゲート長方向の側壁面上にサイドウォールスペーサ９を形成する。サイドウォールスペーサ９は、ゲート電極５の上面上を含むｐ型半導体基板１上の全面に例えば気相化学成長法で酸化珪素膜を形成した後、この酸化珪素膜の膜厚及び窒化絶縁膜７の膜厚に相当する分、この酸化珪素膜及び窒化絶縁膜７にＲＩＥ（Ｒeactive Ｉon Ｅtching)等の異方性エッチングを施すことにより形成される。この工程において、ゲート電極５の上面は露出される。また、サイドウォールスペーサ９の周囲であるｐ型半導体基板１の素子形成領域の表面は露出される。
【００４１】
次に、前記ゲート電極５の上面上を含むｐ型半導体基板１上の全面に、Ｔｉ膜、Ｗ膜、Ｍｏ膜等からなる高融点金属膜１０Ａをスパッタ法で形成する。本実施例において、高融点金属膜１０ＡとしてはＴｉ膜を使用する。
【００４２】
次に、５００〜６００［℃］程度の低温熱処理を施し、ゲート電極５、ｎ型半導体領域８の夫々のＳｉと高融点金属膜１０ＡのＴｉとを反応させ、図６に示すように、ゲート電極５の上面部、ｎ型半導体領域８の表面部にシリサイド層（ＴｉＳix層）１０を形成する。
【００４３】
次に、Ｓｉと反応していない未反応の高融点金属膜１０Ａを例えばウエットエッチング法で選択的に除去する。
【００４４】
次に、９００〜１０００［℃］程度の高温熱処理を施し、シリサイド層１０の反応を促進させ、シリサイド層１０の低抵抗化を図る。この工程により、ＭＯＳＦＥＴＱがほぼ完成する。
【００４５】
次に、前記ｐ型半導体基板１上の全面に層間絶縁膜１１、この層間絶縁膜１１上に配線１２、この配線１２上に層間絶縁膜１３の夫々を形成することにより、図１に示す半導体集積回路装置が形成される。
【００４６】
このように、本実施例によれば、以下の作用効果が得られる。
【００４７】
（１）ｐ型半導体基板１の表面上にゲート絶縁膜３を介在してゲート電極５が形成されたＭＯＳＦＥＴ(電界効果トランジスタ)Ｑを有する半導体集積回路装置において、前記ｐ型半導体基板１と前記ゲート絶縁膜３との間に窒化絶縁膜４を設けると共に、前記ゲート絶縁膜３の側壁面上に窒化絶縁膜７を設ける。
【００４８】
この構成により、ゲート絶縁膜３直下のｐ型半導体基板１の表面に存在する未結合手(ダングリングボンド：不対電子)の数を窒化絶縁膜４で低減することができるので、ゲート絶縁膜３中に捕獲されるホットキャリアの量を低減することができる。また、窒化絶縁膜７は水素イオン(−Ｈ+ )や水酸イオン(−ＯＨ)等に対して非透過性を有するので、層間絶縁膜１１及び層間絶縁膜１３に含まれている水素イオンや水酸イオン等がゲート絶縁膜３の側壁面からその膜中に侵入するのを防止することができる。この結果、ＭＯＳＦＥＴ(電界効果トランジスタ)Ｑのホットキャリアに起因する経時的なしきい値電圧(Ｖth)の変動を抑えることができると共に、水素イオンや水酸イオン等に起因する経時的なしきい値電圧(Ｖth)の変動を抑えることができる。
【００４９】
また、ＭＯＳＦＥＴ(電界効果トランジスタ)Ｑのホットキャリアに起因する経時的なしきい値電圧(Ｖth)の変動を抑えることができると共に、水素イオンや水酸イオン等に起因する経時的なしきい値電圧(Ｖth)の変動を抑えることができるので、ＭＯＳＦＥＴ(電界効果トランジスタ)Ｑを有する半導体集積回路装置の電気的信頼性を高めることができる。
【００５０】
また、ドレイン領域とチャネル形成領域との間に形成されるｐｎ接合部の不純物濃度分布の勾配を緩和し、この領域に発生する電界強度を弱めることなく、ホットキャリアに起因するＭＯＳＦＥＴ(電界効果トランラスタ)Ｑの経時的なしきい値電圧(Ｖth)の変動を抑えることができるので、ドレイン領域のチャネル形成領域側の一部の領域をその他の領域の不純物濃度に比べて低い不純物濃度に設定しなくてもよい。この結果、ソース領域−ドレイン領域間に流れる電流量を高めることができるので、ＭＯＳＦＥＴ(電界効果トランジスタ)Ｑの電流利得を高めることができる。
【００５１】
また、ＭＯＳＦＥＴ(電界効果トランジスタ)Ｑの電流利得を高めることができるので、ＭＯＳＦＥＴ(電界効果トランジスタ)Ｑを有する半導体集積回路装置の動作速度の高速化を図ることができる。
【００５２】
また、本実施例において、ＭＯＳＦＥＴＱのソース領域及びドレイン領域をｎ型半導体領域８及びシリサイド層１０で構成した場合、ドレイン領域とチャネル形成領域との間に発生する電界強度は強くなっているが、電界強度を弱めることなく、ホットキャリアに起因するＭＯＳＦＥＴ(電界効果トランラスタ)Ｑの経時的なしきい値電圧(Ｖth)の変動を抑えることができるので、ＭＯＳＦＥＴＱの電力利得を高めることができる。
【００５３】
（２）前記ゲート電極５の側壁面上に窒化絶縁膜７を設ける。この構成により、窒化絶縁膜７は水素イオン(−Ｈ+ )や水酸イオン(−ＯＨ)に対して非透過性を有するので、層間絶縁膜１１及び層間絶縁膜１３に含まれている水素イオンや水酸イオン等がゲート電極５の側壁面からその膜中を透過してゲート絶縁膜３中に侵入するのを防止することができる。この結果、ＭＯＳＦＥＴ（電界効果トランジスタ）Ｑの水素イオンや水酸イオン等に起因する経時的なしきい値電圧(Ｖth)の変動を更に抑えることができる。
【００５４】
なお、前記半導体集積回路装置に塔載されるＭＯＳＦＥＴＱの製造方法において、前記ゲート電極５を形成する工程の後であって、前記窒化絶縁膜７を形成する工程の前に、熱酸化処理又は酸窒化処理を施し、図７に示すように、前記ゲート電極５の上面上及びその側壁面上に、熱酸化珪素膜又は酸窒化珪素膜からなる絶縁膜６を形成する工程を備えてもよい。この場合、ゲート電極５を形成する工程において、サイドエッチングで除去されたゲート絶縁膜３の除去分を補うことができる。
【００５５】
また、前記ソース領域及びドレイン領域である一対のｎ型半導体領域８を形成する工程は、前記ゲート電極５を形成する工程の後であって、前記窒化絶縁膜７を形成する工程の前に行ってもよい。
【００５６】
また、前記ソース領域及びドレイン領域である一対のｎ型半導体領域８を形成する工程は、前記サイドウォールスペーサ９を形成する工程の後であって、前記高融点金属膜１０Ａを形成する工程の前に行ってもよい。
【００５７】
（実 施 例 ２）
本発明の実施例２であるＭＯＳＦＥＴを有する半導体集積回路装置の概略構成を図８(要部断面図)に示す。
【００５８】
図８に示すように、半導体集積回路装置に塔載されるＭＯＳＦＥＴ（電界効果トランジスタ）Ｑは、例えば単結晶珪素からなるｐ型半導体基板１の素子形成領域（活性領域）の表面部に構成される。ＭＯＳＦＥＴＱは、主に、チャネル形成領域であるｐ型半導体基板１、ゲート絶縁膜３、ゲート電極５、ソース領域及びドレイン領域である一対のｎ型半導体領域８で構成される。即ち、本実施例のＭＯＳＦＥＴＱは、前述の実施例１と同様に、ｐ型半導体基板１の表面上にゲート絶縁膜３を介在してゲート電極５が形成された電界効果トランジスタで構成される。
【００５９】
前記ｐ型半導体基板１とゲート絶縁膜３との間には窒化絶縁膜４が設けられている。また、前記ゲート絶縁膜３の側壁面とサイドウォールスペーサ９との間、即ち、ゲート絶縁膜３の側壁面上には窒化絶縁膜７が設けられている。また、前記ゲート電極５の側壁面とサイドウォールスペーサ９との間、即ち、ゲート電極５の側壁面上には窒化絶縁膜７が設けられている。また、前記ゲート電極５の上面上には窒化絶縁膜７が設けられている。即ち、本実施例のＭＯＳＦＥＴＱのゲート電極５は表面が窒化絶縁膜７で被覆されている。
【００６０】
このように、ゲート電極５の上面上及びその側壁面上に窒化絶縁膜７を設けることにより、窒化絶縁膜７は水素イオン(−Ｈ+ )や水酸イオン(−ＯＨ)等に対して非透過性を有するので、層間絶縁膜１１及び層間絶縁膜１３に含まれている水素イオンや水酸イオン等がゲート電極の上面及び側壁面からその膜中を透過してゲート絶縁膜３中に侵入するのを防止することができる。この結果、ＭＯＳＦＥＴ(電界効果トランジスタ)Ｑの水素イオンや水酸イオン等に起因する経時的なしきい値電圧(Ｖth)の変動を更に抑えることができる。
【００６１】
（実 施 例 ３）
本発明の実施例３である不揮発性記憶素子を有する半導体集積回路装置の概略構成を図９に示す。
【００６２】
図９に示すように、半導体集積回路装置に塔載される不揮発性記憶素子（電界効果トランジスタ）Ｑｅは、例えば単結晶珪素からなるｐ型半導体基板１の素子形成領域(活性領域)の表面部に構成される。素子形成領域は、ｐ型半導体基板１の素子分離領域(非活性領域)の表面上に形成された素子分離用絶縁膜２で周囲を規定され、他の素子形成領域と互いに絶縁分離される。
【００６３】
前記不揮発性記憶素子Ｑｅは、主に、チャネル形成領域であるｐ型半導体基板１、ゲート絶縁膜３、電荷蓄積ゲート電極(フローティングゲート電極)５、ゲート絶縁膜１４、制御ゲート電極(コントロールゲート電極)１５、ソース領域及びドレイン領域である一対のｎ型半導体領域８で構成される。ゲート絶縁膜３は、ｐ型半導体基板１の表面上に形成され、例えば熱酸化珪素膜で形成される。電荷蓄積ゲート電極５は、ゲート絶縁膜３の表面上に形成され、例えば抵抗値を低減する不純物が導入された多結晶珪素膜で形成される。ゲート絶縁膜１４は、電荷蓄積ゲート電極の上面上に形成され、例えば熱酸化珪素膜で形成される。制御ゲート電極１５は、ゲート絶縁膜１４を介在して電荷蓄積ゲート電極５の上面上に形成され、例えば抵抗値を低減する不純物が導入された多結晶珪素膜で形成される。即ち、不揮発性記憶素子Ｑｅは、ｐ型半導体基板１の表面上にゲート絶縁膜３を介在して電荷蓄積ゲート電極５が形成された電界効果トランジスタで構成される。
【００６４】
前記ソース領域及びドレイン領域である一対のｎ型半導体領域８の夫々は、ｐ型半導体基板１の素子形成領域の表面部に形成され、制御ゲート電極１５及び電荷蓄積ゲート電極５に対して自己整合で形成される。
【００６５】
前記電荷蓄積ゲート電極５、制御ゲート電極１５の夫々のゲート長方向の側壁面上にはサイドウォールスペーサ９が形成される。
【００６６】
前記ソース領域及びドレイン領域である一対のｎ型半導体領域８のうち、一方のｎ型半導体領域８には、層間絶縁膜１１に形成された接続孔１１Ａを通して配線１２が電気的に接続される。層間絶縁膜１１は制御ゲート電極１５と配線１２との絶縁分離を行う目的で形成され、例えば気相化学成長法(ＣＶＤ法)で形成された酸化珪素膜で形成される。この層間絶縁膜１１は半導体集積回路装置の低温化プロセスに基づいて低温度で形成されるので、層間絶縁膜１１には多量の水素イオンや水酸イオン等が含まれている。
【００６７】
前記配線１２上には層間絶縁膜１３が形成される。層間絶縁膜１３は、配線１２と図示していないが上層配線との絶縁分離を行う目的で形成され、例えば気相化学成長法で形成された酸化珪素膜で形成される。この層間絶縁膜１３は、前述の層間絶縁膜１２と同様に、半導体集積回路装置の低温化プロセスに基づいて低温度で形成されるので、層間絶縁膜１３には多量の水素イオンや水酸イオン等が含まれている。
【００６８】
前記ｐ型半導体基板１とゲート絶縁膜３との間には窒化絶縁膜４が設けられている。この窒化絶縁膜４はゲート絶縁膜３直下のｐ型半導体基板１の表面に存在する未結合手(ダングリングボンド：不対電子)の数を低減することができるので、ゲート絶縁膜３中に捕獲されるホットキャリアの量を低減することができる。
【００６９】
前記窒化絶縁膜４は酸窒化処理で形成された酸窒化珪素膜で形成される。この酸窒化珪素膜は、気相化学成長法で形成される窒化珪素膜(Ｓｉ3Ｎ4、ＳｉxＮx)に比べて膜質が良く、密着性が高い。
【００７０】
前記ゲート絶縁膜３の側壁面とサイドウォールスペーサ９との間、即ち、ゲート絶縁膜３の側壁面上には窒化絶縁膜７が設けられている。この窒化絶縁膜７は水素イオン(−Ｈ+ )や水酸イオン(−ＯＨ)等に対して非透過性を有するので、層間絶縁膜１１及び層間絶縁膜１３に含まれている水素イオンや水酸イオン等がゲート絶縁膜３の側壁面からその膜中に侵入するのを防止することができる。
【００７１】
前記電荷蓄積ゲート電極５の側壁面とサイドウォールスペーサ９との間、即ち、電荷蓄積ゲート電極５の側壁面上には窒化絶縁膜７が設けられている。この窒化絶縁膜７は水素イオン(−Ｈ+ )や水酸イオン(−ＯＨ)等に対して非透過性を有するので、層間絶縁膜１１及び層間絶縁膜１３に含まれている水素イオンや水酸イオン等が電荷蓄積ゲート電極５の側壁面からその膜中を透過してゲート絶縁膜３中に侵入するのを防止することができる。
【００７２】
前記ゲート絶縁膜１４の側壁面とサイドウォールスペーサ９との間、即ち、ゲート絶縁膜１４の側壁面上には窒化絶縁膜７が設けられている。この窒化絶縁膜７は水素イオン(−Ｈ+ )や水酸イオン(−ＯＨ)等に対して非透過性を有するので、層間絶縁膜１１及び層間絶縁膜１３に含まれている水素イオンや水酸イオン等がゲート絶縁膜１４の側壁面からその膜中を透過してゲート絶縁膜３中に侵入するのを防止することができる。
【００７３】
前記制御ゲート電極１５の側壁面とサイドウォールスペーサ９との間、即ち、制御ゲート電極１５の側壁面上には窒化絶縁膜７が設けられている。この窒化絶縁膜７は水素イオン(−Ｈ+ )や水酸イオン(−ＯＨ)等に対して非透過性を有するので、層間絶縁膜１１及び層間絶縁膜１３に含まれている水素イオンや水酸イオン等が制御ゲート電極１５の側壁面からその膜中を透過してゲート絶縁膜３中に侵入するのを防止することができる。
【００７４】
前記窒化絶縁膜７は酸窒化処理で形成された酸窒化珪素膜又は気相化学成長法で形成された窒化珪素膜で形成される。本実施例において、窒化珪素膜７は気相化学成長法で形成された窒化珪素膜で形成される。
【００７５】
次に、前記半導体集積回路装置に塔載される不揮発性記憶素子Ｑｅの製造方法について、図１０乃至図１３（各製造工程毎に示す要部断面図）を用いて説明する。
【００７６】
まず、単結晶珪素からなるｐ型半導体基板１を用意する。
【００７７】
次に、周知の選択酸化法を使用し、前記ｐ型半導体基板１の素子分離領域（非活性領域）の表面上に酸化珪素膜からなる素子分離用絶縁膜２を形成する。
【００７８】
次に、熱酸化処理を施し、前記ｐ型半導体基板１の素子形成領域(活性領域)の表面上に熱酸化珪素膜からなるゲート絶縁膜３Ａを形成する。
【００７９】
次に、酸窒化処理を施し、前記ｐ型半導体基板１とゲート絶縁膜３Ａとの間に酸窒化珪素膜からなる窒化絶縁膜４Ａを形成する。
【００８０】
次に、前記ゲート絶縁膜３Ａの表面上を含むｐ型半導体基板１上の全面に例えば気相化学成長法で多結晶珪素膜５Ａを形成する。この多結晶珪素膜５Ａにはその堆積中又は堆積後に抵抗値を低減する不純物が導入される。
【００８１】
次に、前記多結晶珪素膜５Ａの表面上に例えば気相化学成長法で酸化珪素膜からなるゲート絶縁膜１４Ａを形成し、その後、前記ゲート絶縁膜１４Ａの表面上に気相化学成長法で多結晶珪素膜１５Ａを形成する。この多結晶珪素膜１５Ａにはその堆積中又は堆積後に抵抗値を低減する不純物が導入される。
【００８２】
次に、図１０に示すように、前記ｐ型半導体基板１の素子形成領域の表面上である多結晶珪素膜１５Ａの表面上にマスク１６を形成する。マスク１６は例えばフォトレジスト膜で形成される。
【００８３】
次に、前記マスク１６をエッチングマスクとして使用し、前記多結晶珪素膜１５Ａ、ゲート絶縁膜１４Ａ、多結晶珪素膜５Ａ、ゲート絶縁膜３Ａ、窒化絶縁膜４Ａの夫々に順次パターンニングを施し、図１１に示すように、ｐ型半導体基板１の素子形成領域の表面上にゲート絶縁膜３、ゲート絶縁膜３の表面上に電荷蓄積ゲート電極５、ｐ型半導体基板１とゲート絶縁膜３との間に窒化絶縁膜４、電荷蓄積ゲート電極５の上面上にゲート絶縁膜１４、ゲート絶縁膜１４の表面上に制御ゲート電極１５を形成する。この工程において、電荷蓄積ゲート電極５下であるｐ型半導体基板１の素子形成領域の表面を除くその他の素子形成領域の表面は露出される。
【００８４】
次に、前記制御ゲート電極１５の上面上及びその側壁面上並びに前記電荷蓄積ゲート電極５の側壁面上を含むｐ型半導体基板１上の全面に窒化絶縁膜７を形成する。
【００８５】
次に、前記ｐ型半導体基板１の素子形成領域の表面部に、ゲート電極５及び素子分離用絶縁膜２に対して自己整合でｎ型不純物を例えばイオン打込み法で導入し、図１２に示すように、ソース領域及びドレイン領域である一対のｎ型半導体領域８を形成する。この工程において、ｎ型不純物の導入は窒化絶縁膜７を通して行なわれるので、不純物の導入によるｐ型半導体基板１の素子形成領域の表面の物理的な損傷を抑えることができる。
【００８６】
次に、図１３に示すように、前記電荷蓄積ゲート電極５、制御ゲート電極１５の夫々のゲート長方向の側壁面上にサイドウォールスペーサ９を形成する。サイドウォールスペーサ９は、制御ゲート電極１５の上面上を含むｐ型半導体基板１上の全面に例えば気相化学成長法で酸化珪素膜を形成した後、この酸化珪素膜の膜厚及び窒化絶縁膜７の膜厚に相当する分、この酸化珪素膜及び窒化絶縁膜７にＲＩＥ（Ｒeactive Ｉon Ｅtching)等の異方性エッチングを施すことにより形成される。この工程において、制御ゲート電極１５の上面は露出される。また、サイドウォールスペーサ９の周囲であるｐ型半導体基板１の素子形成領域の表面は露出される。この工程により、不揮発性記憶素子Ｑｅがほぼ完成する。
【００８７】
次に、前記ｐ型半導体基板１上の全面に層間絶縁膜１１、この層間絶縁膜１１上に配線１２、この配線１２上に層間絶縁膜１３の夫々を形成することにより、図９に示す半導体集積回路装置が形成される。
【００８８】
このように、本実施例によれば、以下の作用効果が得られる。
【００８９】
（１）ｐ型半導体基板１の表面上にゲート絶縁膜３を介在して電荷蓄積ゲート電極５が形成された不揮発性記憶素子(電界効果トランジスタ)Ｑｅを有する半導体集積回路装置において、前記ｐ型半導体基板１と前記ゲート絶縁膜３との間に窒化絶縁膜４を設けると共に、前記ゲート絶縁膜３の側壁面上に窒化絶縁膜７を設ける。
【００９０】
この構成により、ゲート絶縁膜３直下のｐ型半導体基板１の表面に存在する未結合手(ダングリングボンド：不対電子)の数を窒化絶縁膜４で低減することができるので、ゲート絶縁膜３中に捕獲されるホットキャリアの量を低減することができる。また、窒化絶縁膜７は水素イオン(−Ｈ+ )や水酸イオン(−ＯＨ)等に対して非透過性を有するので、層間絶縁膜１１及び層間絶縁膜１３に含まれている水素イオンや水酸イオン等がゲート絶縁膜３の側壁面からその膜中に侵入するのを防止することができる。この結果、不揮発性記憶素子(電界効果トランジスタ)Ｑｅのホットキャリアに起因する経時的なしきい値電圧(Ｖth)の変動を抑えることができると共に、水素イオンや水酸イオン等に起因する経時的なしきい値電圧(Ｖth)の変動を抑えることができる。
【００９１】
また、不揮発性記憶素子(電界効果トランジスタ)Ｑｅのホットキャリアに起因する経時的なしきい値電圧(Ｖth)の変動を抑えることができると共に、水素イオンや水酸イオン等に起因する経時的なしきい値電圧(Ｖth)の変動を抑えることができるので、データ書き込み特性、データ消去特性、データ保持特性等の電気特性を安定化することができる。
【００９２】
また、ＭＯＳＦＥＴ(電界効果トランジスタ)Ｑのホットキャリアに起因する経時的なしきい値電圧(Ｖth)の変動を抑えることができると共に、水素イオンや水酸イオン等に起因する経時的なしきい値電圧(Ｖth)の変動を抑えることができるので、不揮発性記憶素子(電界効果トランジスタ)Ｑｅを有する半導体集積回路装置の電気的信頼性を高めることができる。
【００９３】
また、ドレイン領域とチャネル形成領域との間に形成されるｐｎ接合部の不純物濃度分布の勾配を緩和し、この領域に発生する電界強度を弱めることなく、ホットキャリアに起因する不揮発性記憶素子(電界効果トランラスタ)Ｑｅの経時的なしきい値電圧(Ｖth)の変動を抑えることができるので、ドレイン領域のチャネル形成領域側の一部の領域をその他の領域の不純物濃度に比べて低い不純物濃度に設定しなくてもよい。この結果、ソース領域−ドレイン領域間に流れる電流量を高めることができるので、不揮発性記憶素子(電界効果トランジスタ)Ｑｅの電流利得を高めることができる。
【００９４】
また、不揮発性記憶素子(電界効果トランジスタ)Ｑｅの電流利得を高めることができるので、不揮発性記憶素子(電界効果トランジスタ)Ｑｅを有する半導体集積回路装置の動作速度の高速化を図ることができる。
【００９５】
（２）前記電荷蓄積ゲート電極５の側壁面上に窒化絶縁膜７を設ける。この構成により、窒化絶縁膜７は水素イオン(−Ｈ+ )や水酸イオン(−ＯＨ)等に対して非透過性を有するので、層間絶縁膜１１及び層間絶縁膜１３に含まれている水素イオンや水酸イオン等が電荷蓄積ゲート電極５の側壁面からその膜中を透過してゲート絶縁膜３中に侵入するのを防止することができる。この結果、不揮発性記憶素子(電界効果トランジスタ)Ｑｅの水素イオンや水酸イオン等に起因する経時的なしきい値電圧(Ｖth)の変動を更に抑えることができる。
【００９６】
（３）前記ゲート絶縁膜１４の側壁面上に窒化絶縁膜７を設ける。この構成により、窒化絶縁膜７は水素イオン(−Ｈ+ )や水酸イオン(−ＯＨ)等に対して非透過性を有するので、層間絶縁膜１１及び層間絶縁膜１３に含まれている水素イオンや水酸イオン等がゲート絶縁膜１４の側壁面からその膜中を透過してゲート絶縁膜３中に侵入するのを防止することができる。この結果、不揮発性記憶素子（電界効果トランジスタ）Ｑｅの水素イオンや水酸イオン等に起因する経時的なしきい値電圧(Ｖth)の変動を更に抑えることができる。
【００９７】
（４）前記制御ゲート電極１５の側壁面上に窒化絶縁膜７を設ける。この構成により、窒化絶縁膜７は水素イオン(−Ｈ+ )や水酸イオン(−ＯＨ)等に対して非透過性を有するので、層間絶縁膜１１及び層間絶縁膜１３に含まれている水素イオンや水酸イオン等が制御ゲート電極１５の側壁面からその膜中を透過してゲート絶縁膜３中に侵入するのを防止することができる。この結果、不揮発性記憶素子(電界効果トランジスタ)Ｑｅの水素イオンや水酸イオン等に起因する経時的なしきい値電圧(Ｖth)の変動を更に抑えることができる。
【００９８】
本発明の参考例である不揮発性記憶素子を有する半導体集積回路装置の概略構成を図１４（要部断面図）に示す。
【００９９】
図１４に示すように、半導体集積回路装置に搭載される不揮発性記憶素子（電界効果トランジスタ）Ｑｅは、例えば単結晶珪素からなるｐ型半導体基板１の素子形成領域（活性領域）の表面部に構成される。不揮発性記憶素子Ｑｅは、主に、チャネル形成領域であるｐ型半導体基板１、ゲート絶縁膜３、電荷蓄積ゲート電極５、ゲート絶縁膜１４、制御ゲート電極１５、ソース領域及びドレイン領域である一対のｎ型半導体領域８で構成される。即ち、本参考例の不揮発性記憶素子Ｑｅは、前述の実施例３と同様に、ｐ型半導体基板１の表面上にゲート絶縁膜３を介在してゲート電極５が形成された電界効果トランジスタで構成される。
【０１００】
前記ｐ型半導体基板１とゲート絶縁膜３との間には窒化絶縁膜４が設けられている。また、前記ゲート絶縁膜３の側壁面とサイドウォールスペーサ９との間、即ち、ゲート絶縁膜３の側壁面上には窒化絶縁膜７が設けられている。また、前記ゲート電極５の側壁面とサイドウォールスペーサ９との間、即ち、ゲート電極５の側壁面上には窒化絶縁膜７が設けられている。また、前記ゲート絶縁膜１４の側面とサイドウォールスペーサ９との間、即ち、ゲート絶縁膜１４の側壁面上には窒化絶縁膜７が設けられている。また、前記制御ゲート電極１５の側壁面とサイドウォールスペーサ９との間、即ち、制御ゲート電極１５の側壁面上には窒化絶縁膜７が設けられている。また、前記制御ゲート電極１５の上面上には窒化絶縁膜７が設けられている。即ち、本参考例の不揮発性記憶素子Ｑｅの制御ゲート電極１５は表面が窒化絶縁膜７で被覆されている。
【０１０１】
このように、制御ゲート電極５の上面上及びその側壁面上に窒化絶縁膜７を設けることにより、窒化絶縁膜７は水素イオン(−Ｈ+ )や水酸イオン(−ＯＨ)等に対して非透過性を有するので、層間絶縁膜１１及び層間絶縁膜１３に含まれている水素イオンや水酸イオン等が制御ゲート電極１５の上面及び側壁面からその膜中を透過してゲート絶縁膜３中に侵入するのを防止することができる。この結果、不揮発性記憶素子（電界効果トランジスタ）Ｑｅの水素イオンや水酸イオン等に起因する経時的なしきい値電圧(Ｖth)の変動を更に抑えることができる。
【０１０２】
以上、本発明者によってなされた発明を、前記実施例に基づき具体的に説明したが、本発明は、前記実施例に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
【０１０３】
例えば、本発明は、ソース領域及びドレイン領域が一対のｐ型半導体領域で構成された電界効果トランジスタを有する半導体集積回路装置に適用できる。
【０１０４】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記のとおりである。
【０１０５】
半導体基板の表面上にゲート絶縁膜を介在してゲート電極が形成された電界効果トランジスタを有する半導体集積回路装置において、前記電界効果トランジスタのホットキャリアに起因する経時的なしきい値電圧（Ｖth）の変動を抑えることができると共に、水素イオンや水酸イオン等に起因する経時的なしきい値電圧(Ｖth)の変動を抑えることができる。
【０１０６】
また、前記電界効果トランジスタの電流利得を高めることができる。
【図面の簡単な説明】
【図１】本発明の実施例１であるＭＯＳＦＥＴ(電界効果トランジスタ)を有する半導体集積回路装置の要部断面図である。
【図２】前記ＭＯＳＦＥＴの製造方法を説明するための要部断面図である。
【図３】前記ＭＯＳＦＥＴの製造方法を説明するための要部断面図である。
【図４】前記ＭＯＳＦＥＴの製造方法を説明するための要部断面図である。
【図５】前記ＭＯＳＦＥＴの製造方法を説明するための要部断面図である。
【図６】前記ＭＯＳＦＥＴの製造方法を説明するための要部断面図である。
【図７】前記ＭＯＳＦＥＴの製造方法を説明するための要部断面図である。
【図８】本発明の実施例２であるＭＯＳＦＥＴ(電界効果トランジスタ)を有する半導体集積回路装置の要部断面図である。
【図９】本発明の実施例３である不揮発性記憶素子(電界効果トランジスタ)を有する半導体集積回路装置の要部断面図である。
【図１０】前記不揮発性記憶素子の製造方法を説明するための要部断面図である。
【図１１】前記不揮発性記憶素子の製造方法を説明するための要部断面図である。
【図１２】前記不揮発性記憶素子の製造方法を説明するための要部断面図である。
【図１３】前記不揮発性記憶素子の製造方法を説明するための要部断面図である。
【図１４】  本発明の参考例である不揮発性記憶素子（電界効果トランジスタ）を有する半導体集積回路装置の要部断面図である。
【符号の説明】
１…ｐ型半導体基板、２…素子分離用絶縁膜、３…ゲート絶縁膜、４…窒化絶縁膜、５…ゲート電極，電荷蓄積ゲート電極、６…絶縁膜、７…窒化絶縁膜、８…ｎ型半導体領域、９…サイドウォールスペーサ、１０…シリサイド層、１１，１３…層間絶縁膜、１１Ａ，１１Ｂ…接続孔、１２…配線、１４…ゲート絶縁膜、１５…制御ゲート電極、１６…マスク。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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