(57)【特許請求の範囲】
【請求項１】
それぞれがフローティングゲートを有する複数の不揮発性メモリセルによってアレイ状に構成された不揮発性半導体記憶素子と、それぞれが揮発性メモリセルによってアレイ状に構成された冗長救済用半導体記憶素子とが同一のパッケージ内に封入された複合メモリであって、
前記冗長救済用半導体記憶素子は、前記揮発性メモリセルのアレイによって構成されて、該アレイを構成する前記各揮発性メモリセルにデータがそれぞれ記憶される揮発性通常メモリ部と、前記揮発性メモリセルのアレイによって構成されて、前記通常メモリ部における揮発性メモリセルに不良が発生した場合に使用されるスペアメモリ部とを有し、
前記不揮発性半導体記憶素子は、前記不揮発性メモリセルのアレイによって構成されて、該不揮発性メモリセルのアレイを構成する各不揮発性メモリセルにデータがそれぞれ記憶される不揮発性通常メモリ部と、前記不揮発性メモリセルのアレイによって構成されて、前記冗長救済用半導体記憶素子における揮発性通常メモリ部の揮発性メモリに不良が発生した場合に、該不良の揮発性メモリセルのアドレスである不良アドレスを記憶する冗長救済アドレス記憶用メモリ部と、外部から入力されるアドレスが、前記不良アドレスと一致した場合に前記冗長救済用半導体記憶素子に冗長救済信号を出力する冗長救済信号出力部とを有し、
前記冗長救済用半導体記憶素子は、前記冗長救済信号が入力される冗長救済信号入力部を有し、該冗長救済信号入力部に前記冗長救済信号が入力されたときに、前記揮発性通常メモリの代わりに前記スペアメモリを選択するようになっていることを特徴とする複合メモリ。
【請求項２】
前記冗長救済用半導体記憶素子からのデータ読み出し時および書き込み時に、前記不揮発性半導体記憶素子における前記不揮発性通常メモリ部に供給される電源電圧とは異なる第２の電源電圧が供給される請求項１に記載の複合メモリ。
【請求項３】
前記不揮発性半導体記憶素子における前記冗長救済アドレス記憶用メモリ部に、前記第２の電源電圧が供給される請求項２に記載の複合メモリ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はフローティングゲートを有し、他の半導体記憶装置の不良アドレスを記憶することが可能な不揮発性半導体記憶装置と、外部からの信号により冗長救済用のスペアメモリにアクセスすることが可能な半導体記憶装置とを、同一パッケージ内に封入した複合メモリに関する。
【０００２】
【従来の技術】
半導体記憶装置の製造工程では、歩留りを向上させるためにテストで不良となったメモリセルをスペアのメモリセルと置き換える冗長救済を行い、最終的に良品とする手法が用いられる。これは、一般的にはウエハテスト工程において、不良となったメモリセルのアドレスが入力された場合にスペアのメモリセルを選択するように、ヒューズをトリマなどでトリミングすることにより行われる。
【０００３】
図７に、従来の半導体記憶装置のウエハテストフローを示す。まず、プリテスト工程において冗長救済のためのデータを収集する。そして、次のトリミング工程において、図８に示すような半導体記憶装置のチップ内に設けられたヒューズを切断するためにトリミングを行う。このヒューズが切断されると、冗長救済信号がＬＯＷレベルになり、スペアのメモリセルがアクセスされる。その後、不良となったメモリセルがスペアのメモリセルと置き換わったかどうかを確認するために、ポストテスト工程を行う場合がある。
【０００４】
しかし、このような冗長救済方法では、パッケージ後にバーンインなどにより不良となったり、図７のポストテスト工程を行っていない場合にスペアのメモリセルが不良であったときには、半導体記憶装置の冗長救済を行うことができない。また、ウエハテスト工程においてトリミングを行う必要があるため、テスト工数が増え、製品のコストアップにつながる。さらに、ヒューズを切断しないとスペアのメモリセルにアクセスすることができないので、ウエハテスト時にスペアのメモリセルを試験することは非常に困難である。従って、ヒューズ切断後に不良となったメモリセルをスペアのメモリセルに置き換えても、スペアのメモリセルが不良である場合があるので、救済率を低下させることになり、半導体記憶装置の歩留り低下につながる。
【０００５】
このような問題を解決するために、特開平８−１６４８６に開示されているような方法が考案されている。これは、冗長救済用に新たなＬＳＩを開発して半導体記憶装置と同一パッケージ内に封入し、半導体記憶装置の不良部分と置き換えるというものである。また、特開平１０−１４９６９４に開示されているような方法も考案されている。これは、半導体記憶装置の内部にＥＥＰＲＯＭを設けて不良アドレスをＥＥＰＲＯＭに書き込み、パッケージ後も半導体記憶装置の冗長救済を可能としたものである。
【０００６】
【発明が解決しようとする課題】
しかしながら、特開平８−１６４８６に開示されているような方法では、新たに冗長救済用のＬＳＩを開発する必要があり、また、その冗長救済用のＬＳＩの試験も必要である。さらに、従来では半導体記憶装置を１チップのみパッケージ内に封入していたものに、冗長救済用のＬＳＩを同一パッケージ内に封入するための新たな技術や材料が必要となり、製品のコストアップにつながる。また、特開平１０−１４９６９４に開示されているような方法では、例えばＳＲＡＭの冗長救済を行う場合には、ＳＲＡＭとＥＥＰＲＯＭでは製造プロセスが全く異なるため、技術的に大変困難であり、特性も異なってくる。すなわち、新たにプロセスの構築が必要になるために、コストが掛かり、開発期間も長くなるという問題があった。
【０００７】
本発明は、このような従来技術の課題を解決するためになされたものであり、パッケージ後に冗長救済を行うことができ、製造コストを低減すると共にプロセス的な問題や特性の変化も防ぐことができる複合メモリを提供することを目的とする。
【０００８】
【課題を解決するための手段】
本発明の複合メモリは、それぞれがフローティングゲートを有する複数の不揮発性メモリセルによってアレイ状に構成された不揮発性半導体記憶素子と、それぞれが揮発性メモリセルによってアレイ状に構成された冗長救済用半導体記憶素子とが同一のパッケージ内に封入された複合メモリであって、前記冗長救済用半導体記憶素子は、前記揮発性メモリセルのアレイによって構成されて、該アレイを構成する前記各揮発性メモリセルにデータがそれぞれ記憶される揮発性通常メモリ部と、前記揮発性メモリセルのアレイによって構成されて、前記通常メモリ部における揮発性メモリセルに不良が発生した場合に使用されるスペアメモリ部とを有し、前記不揮発性半導体記憶素子は、前記不揮発性メモリセルのアレイによって構成されて、該不揮発性メモリセルのアレイを構成する各不揮発性メモリセルにデータがそれぞれ記憶される不揮発性通常メモリ部と、前記不揮発性メモリセルのアレイによって構成されて、前記冗長救済用半導体記憶素子における揮発性通常メモリ部の揮発性メモリに不良が発生した場合に、該不良の揮発性メモリセルのアドレスである不良アドレスを記憶する冗長救済アドレス記憶用メモリ部と、外部から入力されるアドレスが、前記不良アドレスと一致した場合に前記冗長救済用半導体記憶素子に冗長救済信号を出力する冗長救済信号出力部とを有し、前記冗長救済用半導体記憶素子は、前記冗長救済信号が入力される冗長救済信号入力部を有し、該冗長救済信号入力部に前記冗長救済信号が入力されたときに、前記揮発性通常メモリの代わりに前記スペアメモリを選択するようになっていることを特徴とする。
【０００９】
前記冗長救済用半導体記憶素子からのデータ読み出し時および書き込み時に、前記不揮発性半導体記憶素子における前記不揮発性通常メモリ部に供給される電源電圧とは異なる第２の電源電圧が供給されてもよい。
【００１０】
前記不揮発性半導体記憶素子における前記冗長救済アドレス記憶用メモリ部に、前記第２の電源電圧が供給されてもよい。
【００１１】
以下、本発明の作用について説明する。
【００１２】
近年、フローティングゲートを有する不揮発性半導体記憶素子と、他の半導体記憶素子とを同一パッケージ内に封入した複合メモリが開発されている。例えば、ＦＬＡＳＨメモリとＳＲＡＭとを同一パッケージ内に封入したものがある。そこで、本発明では、フローティングゲートを有する不揮発性半導体記憶素子において、他の半導体記憶素子の不良アドレスを記憶する部分を設ける。また、他の半導体記憶素子において、外部から冗長救済信号が入力された場合に、スペアのメモリセルがアクセスされるように回路を設ける。これら２つの半導体記憶素子を同一パッケージ内に封入し、他の半導体記憶素子における不良アドレスが入力された場合に、不揮発性半導体記憶素子から冗長救済信号を出力し、その冗長救済信号を他の半導体記憶素子に入力して、通常のメモリセルの代わりにスペアのメモリセルにアクセスすることにより、冗長救済が可能となる。ここで、上記不揮発性半導体記憶素子は、電気的に書き換え可能な不揮発性半導体記憶素子である必要があるため、マスクＲＯＭ等の書き換えできないものは除く。また、他の半導体記憶素子は、揮発性であっても不揮発性であってもよい。
【００１３】
上記不揮発性半導体記憶素子に、冗長救済アドレス記憶用メモリ部に加えて、通常メモリ部を設けることにより、通常の複合メモリとして携帯電話等のメモリにも使用することができる。
【００１４】
さらに、他の半導体記憶素子からのデータ読み出し時および書き込み時に、冗長救済アドレス記憶用メモリ部に通常メモリセルアレイとは別に電源電圧が供給されようにすれば、不揮発性半導体記憶装置がスタンド状態のときでも冗長救済アドレス記憶用メモリ部を動作させることができる。この電源電圧としては、他の半導体記憶素子と共通の電源電圧を用いることができる。
【００１５】
【発明の実施の形態】
以下に、本発明の実施の形態について、図面を参照しながら説明する。
【００１６】
図１に、本発明の一実施形態である複合メモリのブロック図を示す。この複合メモリは、フローティングゲートを有する不揮発性半導体記憶素子ＦＭ（本実施形態ではＦＬＡＳＨメモリ）、冗長救済機能を有する半導体記憶素子ＭＥＭ（本実施形態ではＳＲＡＭ）とを同一パッケージ内に封入したものである。
【００１７】
不揮発性半導体記憶素子ＦＭは、通常のメモリセルアレイＦＭＣと、各々半導体記憶素子ＭＥＭの不良アドレスが記憶される冗長救済アドレス記憶用メモリセルアレイＲＣＡ〜ＲＣＮを有している。通常のメモリセルアレイＦＭＣには電源ＦＶＣＣより電圧が供給され、冗長救済アドレス記憶用メモリセルアレイＲＣＡ〜ＲＣＮには電源ＳＶＣＣから電圧が供給される。
【００１８】
アドレスＡＤＲは、不揮発性半導体記憶素子ＦＭおよび半導体記憶素子ＭＥＭに共通に入力される。不揮発性半導体記憶素子ＦＭに入力されるアドレスＡＤＲは、通常のメモリセルアレイＦＭＣおよび冗長救済アドレス記憶用メモリセルアレイＲＣＡ〜ＲＣＮに共通に入力される。
【００１９】
不揮発性半導体記憶素子ＦＭと半導体記憶素子ＭＥＭを同時に動作させることはできないので、各素子はチップイネーブル端子ＦＣＥおよびチップイネーブル端子ＳＣＥによりそれぞれ動作状態が制御される。不揮発性半導体記憶素子ＦＭのチップイネーブル端子ＦＣＥがＨＩＧＨレベルのときには不揮発性半導体記憶素子ＦＭの通常のメモリセルアレイＦＭＣはスタンバイ状態であり、ＬＯＷレベルのときには動作状態である。同様に、半導体記憶素子ＭＥＭのチップイネーブル端子ＳＣＥがＨＩＧＨレベルのときには半導体記憶素子ＭＥＭはスタンバイ状態であり、ＬＯＷレベルのときには動作状態である。ここで、不揮発性半導体記憶素子ＦＭは、半導体記憶素子ＭＥＭが動作状態にあるときに冗長救済信号ＲＳを出力する必要があり、不揮発性半導体記憶素子ＦＭの通常のメモリセルアレイＦＭＣ以外の部分は、半導体記憶素子ＭＥＭが動作状態のときに動作させる必要がある。従って、電源ＳＶＣＣは半導体記憶素子ＭＥＭと不揮発性半導体記憶素子ＦＭの通常のメモリセルアレイＦＭＣ以外の部分で共通の電源となり、冗長救済アドレス記憶用メモリセルアレイＲＣＡ〜ＲＣＮのチップイネーブル端子は半導体記憶素子ＭＥＭのチップイネーブル端子ＳＣＥと共通になっている。不揮発性半導体記憶素子ＦＭの通常のメモリセルアレイＦＭＣをアクセスするときには、冗長救済アドレス記憶用メモリセルアレイＲＣＡ〜ＲＣＮと半導体記憶素子ＭＥＭはスタンバイ状態なので、使用上で何等不都合は生じない。
【００２０】
この複合メモリにおいて、メモリテスタなどにより半導体記憶素子ＭＥＭの試験を行って半導体記憶素子ＭＥＭが不良と判断され、なおかつ救済可能となった場合には、チップイネーブル端子ＳＣＥをＬＯＷレベルにし、アドレスＡＤＲよりコマンドを入力して冗長救済アドレス記憶用メモリセルアレイＲＣＡ〜ＲＣＮを書き込み状態にする。そして、ライトイネーブル信号ＦＷＥにクロックを入力し、カウンタＣＮＴをカウントアップして、デマルチプレクサＤＭＵＸにより冗長救済アドレス記憶用メモリセルアレイＲＣＡからＲＣＮまでを順次選択し、救済するべき不良アドレスを書き込む。図２に、デマルチプレクサＤＭＵＸの真理値表を示す。デマルチプレクサＤＭＵＸはカウンタＣＮＴの出力（図２（ａ）および図２（ｂ）ではデマルチプレクサＤＭＵＸの入力Ａ〜Ｎ）の内容（ＬＯＷレベル（Ｌ）であるかＨＩＧＨレベル（Ｈ）であるか）により、その出力Ｙ０〜ＹｎのＬＯＷレベルがシフトする構造となっている。このデマルチプレクサＤＭＵＸの例としては、ＳＮ７４ＬＳ１３９（Ｔｅｘａｓ  Ｉｎｓｔｒｕｍｅｎｔｓ社  ＴＴＬ  データブック参照）などがある。
【００２１】
冗長救済アドレス記憶用メモリセルアレイＲＣＡ〜ＲＣＮのゲートＧＴＡ〜ＧＴＮは、ＬＯＷレベルが入力された場合に開くゲートであり、ゲート選択スイッチ回路ＳＷＡ〜ＳＷＮにより選択されてデータが書き込まれる。図３に、ゲート選択スイッチ回路ＳＷＡ〜ＳＷＮの回路図を示す。このゲート選択スイッチ回路において、Ｐ型トランジスタＴＲ１およびＴＲ２はＬＯＷレベルがトランジスタのゲートに印加されるとＯＮする。そして、ライトイネーブル信号ＦＷＥがＬＯＷレベルのときにはＰ型トランジスタＴＲ１がＯＮし、抵抗Ｒ３を介して上記図２に示したデマルチプレクサＤＭＵＸの出力レベルがそのままゲートＧＴＡ〜ＧＴＮに入力される。このとき、図１に示した冗長救済アドレス記憶用メモリセルアレイＲＣＡ〜ＲＣＮに書き込まれる救済すべき不良アドレスのデータは、アドレスＡＤＲから入力される。一方、ライトイネーブル信号ＦＷＥがＨＩＧＨレベルで、なおかつリードイネーブル信号ＦＯＥがＬＯＷレベルのときには、図３に示したＰ型トランジスタＴＲ２がＯＮし、プルダウン抵抗Ｒ４により全てのゲートＧＴＡ〜ＧＴＮにＬＯＷレベルが与えられる。これにより、全てのゲートＧＴＡ〜ＧＴＮが開き、冗長救済アドレス記憶用メモリセルアレイＲＣＡ〜ＲＣＮに書き込まれているデータが全て冗長救済データ比較回路ＣＯＭＰに出力される。なお、図３に示した論理和回路ＯＲにおいて、ライトイネーブル信号ＦＷＥは負入力になっているので、ライトイネーブル信号ＦＷＥとリードイネーブル信号ＦＯＥが同時にＨＩＧＨレベルになっても、Ｐ型トランジスタＴＲ１およびＴＲ２が両方同時にＯＮすることはない。
【００２２】
半導体記憶素子ＭＥＭのアドレスがアドレスＡＤＲに入力されると、冗長救済アドレス記憶用メモリセルアレイＲＣＡ〜ＲＣＮに書き込まれた冗長救済アドレスデータと入力されたアドレスＡＤＲは冗長救済データ比較回路ＣＯＭＰにより比較され、両者が一致した場合には冗長救済信号ＲＳがＬＯＷレベルとなる。
【００２３】
図４に、本実施形態における冗長救済データ比較回路ＣＯＭＰの回路図を示す。冗長救済アドレス記憶用メモリセルアレイＲＣＡ〜ＲＣＮに書き込まれた各データは、入力されたアドレスＡＤＲと排他的論理和回路ＸＯＲＡ〜ＸＯＲＮにより一致・不一致が判定され、一致した場合には論理和回路ＯＲＡ〜ＯＲＮによりＬＯＷレベルが出力される。論理和回路ＯＲＡ〜ＯＲＮは論理積回路ＡＮＤにより論理積が取られ、論理和回路ＯＲＡ〜ＯＲＮまでのいずれか一つでもＬＯＷレベルを出力すると、論理積回路ＡＮＤはＬＯＷレベルとなる。この論理積回路ＡＮＤの出力が冗長救済信号ＲＳとなる。例えば、冗長救済記憶用メモリセルアレイＲＣＡのそれぞれのビットＲＣＡ１〜ＲＣＡｎがアドレスＡＤＲのそれぞれのビットＡＤＲＡ１〜ＡＤＲＡｎと排他的論理和回路ＸＯＲＡ１〜ＸＯＲＡｎで比較される。そして、ビットＲＣＡ１〜ＲＣＡｎのデータとビットＡＤＲＡ１〜ＡＤＲＡｎのデータが全て一致した場合には、排他的論理和回路ＸＯＲＡ１〜ＸＯＲＡｎが全てＬＯＷレベルとなり、論理和回路ＯＲＡの出力はＬＯＷレベルとなる。ＯＲＡの出力がＬＯＷレベルになると、論理積回路ＡＮＤから出力される冗長救済信号ＲＳもＬＯＷレベルとなる。
【００２４】
図１において、半導体記憶素子ＭＥＭは、通常のメモリセルＳＭＣと冗長救済用のスペアのメモリセルＳＣを有している。そして、冗長救済信号ＲＳがＬＯＷレベルになると、半導体記憶素子ＭＥＭに入力されるアドレスＡＤＲは、冗長救済用のスペアのメモリセルＳＣをアクセスし、不良となった通常のメモリセルをスペアのメモリセルに置き換える。通常は、冗長救済信号ＲＳはプルアップ抵抗Ｒ１によりＨＩＧＨレベルであるので、半導体記憶素子ＭＥＭの通常のメモリセルＳＭＣにアクセスすることになる。また、冗長救済アドレス記憶用アドレスＲＣＡ〜ＲＣＮに記憶された冗長救済アドレスデータの初期値が例えば０であったとしても、それはアドレスＡＤＲに０が入力されたときに冗長救済用のスペアのメモリセルＳＣがアクセスされるだけであり、使用上で何等不都合は生じない。なお、冗長救済信号ＲＳは書き込み時および読み出し時の両方に出力されるので、書き込み時および読み出し時のいずれの場合にも半導体記憶素子ＭＥＭのスペアメモリセルが選択される。
【００２５】
以下に、上記不揮発性半導体記憶素子ＦＭおよび半導体記憶素子ＭＥＭの各々について、構成および動作を説明する。
【００２６】
図５に、本実施形態のフローティングゲートを有する不揮発性半導体記憶素子のブロック図を示す。この不揮発性半導体記憶装置ＦＭは、通常のメモリセルアレイＦＭＣ（例えば携帯電話等に通常のＦＬＡＳＨメモリとして使用される）と冗長救済アドレス記憶用メモリセルアレイＲＣＡ〜ＲＣＮを有している。通常のメモリセルアレイＦＭＣとそれ以外の部分は別電源になっており、各々の電源ＦＶＣＣと電源ＳＶＣＣから電圧が供給される。
【００２７】
冗長救済アドレス記憶用メモリセルアレイＲＣＡ〜ＲＣＮに冗長救済アドレスデータを書き込むときには、ライトイネーブル信号ＦＷＥからクロックを入力してカウンタＣＮＴをカウントアップし、カウンタＣＮＴの出力がデマルチプレクサＤＭＵＸに入力される。そして、デマルチプレクサＤＭＵＸの出力によって、ゲート選択スイッチ回路ＳＷＡ〜ＳＷＮがゲートＧＴＡ〜ＧＴＮを選択し、ゲートＧＴＡ〜ＧＴＮが順次開いて、冗長救済アドレス記憶用メモリセルアレイＲＣＡ〜ＲＣＮに冗長救済アドレスデータが書き込まれる。
【００２８】
リードイネーブル信号ＦＯＥがＬＯＷレベルで、なおかつライトイネーブル信号ＦＷＥがＨＩＧＨレベルになると、ゲートＧＴＡ〜ＧＴＮに同時にＬＯＷレベルが入力されてゲートＧＴＡ〜ＧＴＮが全て開く。これにより、冗長救済アドレス記憶用メモリセルアレイＲＣＡ〜ＲＣＮに書き込まれたデータが全て同時に出力される。冗長救済アドレス記憶用メモリセルアレイＲＣＡ〜ＲＣＮから出力されたデータは、冗長救済データ比較回路ＣＯＭＰにより、アドレスＡＤＲと比較される。そして、冗長救済アドレス記憶用メモリセルアレイＲＣＡ〜ＲＣＮのデータのうちの一つでもアドレスＡＤＲと一致した場合には、冗長救済信号ＲＳがＬＯＷレベルとなる。この冗長救済信号ＲＳは、通常はプルアップ抵抗Ｒ２によりＨＩＧＨレベルとなっている。なお、上記通常のメモリセルアレイＦＭＣへの読み出しおよび書き込みは、通常のＦＬＡＳＨメモリと同様にコマンド入力等により行われる。
【００２９】
図６に、本実施形態の冗長救済機能を有する半導体記憶素子のブロック図を示す。半導体記憶素子ＭＥＭにアドレスＡＤＲが入力されたとき、冗長救済信号ＲＳの状態によって、デコーダーを介して通常のメモリセルＳＭＣにアクセスされるか、または、冗長救済用のスペアのメモリセルＳＣにアクセスされるかが決定される。冗長救済信号ＲＳによって、ＳＭＣのアドレスからＳＣのアドレスを選択するための制御方法については、通常のＳＲＡＭ等の冗長救済方法と同様であるので、ここでは説明を省略する。
【００３０】
この冗長救済信号ＲＳは、図８に示した従来技術における冗長救済信号と同じ役割をするものであり、通常はプルアップ抵抗Ｒ１によりＨＩＧＨレベルとなっている。例えば、ウエハテスト時に冗長救済信号ＲＳをＬＯＷレベルとすることにより、従来ではヒューズ切断による以外にはアクセスすることができなかったスペアのメモリセルＳＣに対してもアクセスすることができるため、スペアのメモリセルＳＣの試験を行うことが可能となる。
【００３１】
なお、上記実施の形態において、フローティングゲートを有する不揮発性半導体記憶素子ＦＭとしては、ＦＬＡＳＨメモリ以外にも強誘電体メモリ（ＦｅＲＡＭ）、ＥＥＰＲＯＭ、磁性体メモリ（ＭＲＡＭ）等を用いることが可能である。また、冗長救済機能を有する半導体記憶素子ＭＥＭとしては、ＳＲＡＭ以外にもＤＲＡＭ、マスクＲＯＭ等を用いることが可能である。
【００３２】
【発明の効果】
以上詳述したように、本発明によれば、従来はウエハ状態で行っていた半導体記憶素子の冗長救済をパッケージ後に行うことができるため、バーンイン等で不良となったメモリセルが発生しても冗長救済することにより良品とすることができ、歩留りが向上する。また、半導体記憶素子のウエハテスト時に冗長救済を行う必要がなくなるため、ウエハテスト工数を削減することができ、製造コストを低廉化することができる。また、従来から用いられている複合メモリを用いることができるため、新たな技術開発を行う必要もない。さらに、救済に使用するスペアのメモリセルとして、同じ半導体記憶素子のものを使用するため、特性の変化もない。また、冗長救済のための不良アドレスを記憶する記憶部についても、従来から使用されている複合メモリのフローティングゲートを用いた不揮発性半導体記憶素子に設けるため、プロセス的にも問題はなく、特性の変化もない。また、ウエハテスト時に半導体記憶素子に冗長救済信号を入力することにより、スペアのメモリセル部分へのアクセスが可能となる。よって、ウエハテスト時に冗長救済可能であってもスペアのメモリセルに不良が存在するようなチップをスクリーニングすることが可能となり、パッケージ後の冗長救済により不良となるのを防ぐことができる。特に、複合メモリでは、パッケージ後に不良となると、同時に封入された不揮発性半導体記憶素子が良品であっても、複合メモリとして不良となって不良品として処理されるので、パッケージ封入前に不良品をスクリーニングすることは大変重要であり、大幅なコストダウンにつながる。
【図面の簡単な説明】
【図１】本発明の一実施形態であるフローティングゲートを有する不揮発性半導体記憶素子と冗長救済機能を有する半導体記憶素子とを同一パッケージ内に封入した複合メモリのブロック図である。
【図２】（ａ）および（ｂ）は本発明の一実施形態である複合メモリにおけるデマルチプレクサの真理値表である。
【図３】本発明の一実施形態である複合メモリにおけるゲート選択スイッチ回路である。
【図４】本発明の一実施形態である複合メモリにおける冗長救済データ比較回路である。
【図５】本発明の一実施形態である複合メモリにおけるフローティングゲートを有する不揮発性半導体記憶素子のブロック図である。
【図６】本発明の一実施形態である複合メモリにおける冗長救済機能を有する半導体記憶素子のブロック図である。
【図７】従来の半導体記憶装置のウエハテストフローである。
【図８】ヒューズのトリミングにより冗長救済を行う従来の半導体記憶装置について説明するための図である。
【符号の説明】
Ａ〜Ｎ  デマルチプレクサの入力
ＡＤＲ  アドレス
ＡＤＲＡ１〜ＡＤＲＡｎ、ＡＤＲＢ１〜ＡＤＲＮ１  アドレスのそれぞれのビット
ＡＮＤ  論理積回路
ＣＮＴ  カウンタ
ＣＯＭＰ  冗長救済データ比較回路
ＤＭＵＸ  デマルチプレクサ
ＦＣＥ  不揮発性半導体記憶素子のチップイネーブル端子
ＦＭ  不揮発性半導体記憶素子
ＦＭＣ  不揮発性半導体記憶素子の通常のメモリセルアレイ
ＦＯＥ  リードイネーブル信号
ＦＶＣＣ  電源ＦＶＣＣ
ＦＷＥ  ライトイネーブル信号
ＧＴＡ〜ＧＴＮ  ゲート
ＭＥＭ  半導体記憶素子
ＯＲ  論理和回路
ＯＲＡ〜ＯＲＮ  論理和回路
Ｒ１、Ｒ２、Ｒ３、Ｒ４  抵抗
ＲＣＡ〜ＲＣＮ  冗長救済アドレス記憶用メモリセルアレイ
ＲＣＡ１〜ＲＣＡｎ、ＲＣＢ１〜ＲＣＮ１  冗長救済記憶用メモリセルアレイのそれぞれのビット
ＲＳ  冗長救済信号
ＳＣ  半導体記憶素子の通常のメモリセル
ＳＣＥ  半導体記憶素子のチップイネーブル端子
ＳＭＣ  半導体記憶素子の冗長救済用のスペアのメモリセル
ＳＶＣＣ  電源
ＳＷＡ〜ＳＷＮ  ゲート選択スイッチ回路
ＴＲ１、ＴＲ２  Ｐ型トランジスタ
ＸＯＲＡ〜ＸＯＲＮ、ＸＯＲＡ１〜ＸＯＲＡｎ、ＸＯＲＢ１〜ＸＯＲＮ１  排他的論理和回路
Ｙ０〜Ｙｎ  デマルチプレクサの出力
【図１】
0003734075.tif 000002
【図２】
0003734075.tif 000003
【図３】
0003734075.tif 000004
【図４】
0003734075.tif 000005
【図５】
0003734075.tif 000006
【図６】
0003734075.tif 000007
【図７】
0003734075.tif 000008
【図８】
0003734075.tif 000009