(57)【特許請求の範囲】
【請求項１】
画像データを記憶保存し固有の第１ビットサイズ単位で画像データを出力するメモリから上記画像データを取り出し格納する入力データレジスタと、
表示デバイスに対して任意に設定された第２ビットサイズ単位の画素データを出力する出力データレジスタと、
テンポラリレジスタと、
上記第１ビットサイズ及び第２ビットサイズが設定されると共に上記各レジスタから出力されるデータを制御する画素抽出制御回路と、を備え、
上記画素抽出制御回路は、上記入力データレジスタに格納された上記画像データを取り出し、上記出力データレジスタに格納させるとともに、上記入力データレジスタから上記出力データレジスタへ出力した残りの画像データを上記テンポラリレジスタに格納させ、当該テンポラリレジスタに格納されたデータを上記第１ビットサイズ及び上記第２ビットサイズに基づいて、上記テンポラリレジスタに保持させ又は上記出力データレジスタへ出力させることを特徴とする表示回路。
【請求項２】
画素抽出制御回路において、テンポラリレジスタに格納されているデータのデータビット数と第２ビットサイズとを比較し、第２ビットサイズの方がデータビット数より大きい場合は、上記テンポラリレジスタに格納されているデータビット数分のデータと該データビット数分では第２ビットサイズに足りない分の入力データレジスタからの画像データとを出力データレジスタへ出力すると共に、上記入力データレジスタから上記出力データレジスタへ出力した残りの画像データを上記テンポラリレジスタへ格納し、上記データビット数が第２ビットサイズ以上の場合は、上記テンポラリレジスタに格納されているデータから第２ビットサイズ分のデータを上記出力データレジスタに出力すると共に、上記テンポラリレジスタには上記出力データレジスタへ出力された後の残りのデータを格納することを特徴とする請求項１に記載の表示回路。
【請求項３】
出力データレジスタ及びテンポラリレジスタへは、入力データレジスタ及び上記テンポラリレジスタの出力から、上記出力データレジスタ及び上記テンポラリレジスタに対し各別に設けられたセレクタ回路により、第１ビットサイズ，第２ビットサイズ及び上記テンポラリレジスタに格納されているデータビット数に基づいて選択されたデータが入力されることを特徴とする請求項１または２のいずれかに記載の表示回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、ＣＲＴ、液晶表示装置等の表示技術に関わり、設定した画素データのサイズにより画像の表示を行うことのできる表示回路の回路方式に関するものである。
【０００２】
【従来の技術】
図５は、従来の表示システムの全体構成図である。
図において、１は画像データを記憶し、画像データ信号１５として出力するメモリ、２Ａは表示回路、３は表示回路２Ａからの制御信号１４及び表示画素データ信号１７を受け、表示を行う表示デバイスである。
４はある１画面の始まり、１ラインの始まりを示す垂直同期、水平同期信号、データ表示期間であることを示すデータエネ−ブル信号等の制御信号１４を生成し出力することにより画素抽出回路５Ａ及び表示デバイス３を制御する制御信号生成回路、５Ａは画像データを一時的に記憶するレジスタ４８、メモリ１からのデータのラッチ動作のタイミング制御を行う画像データラッチ制御回路４９、及び画素単位のデータの出力動作のタイミング制御を行う画素データ出力制御回路５０から構成される画素抽出回路、６はルックアップテ−ブルである。
【０００３】
一般に表示システムでは、図６に示すように、ある画像５１は画素５２の集合として構成され、図７に示すように、表示デバイス３上の表示画面５３も画素５４の集合によって構成される。
ここで、画素とはある１つの色、階調を表現することができる最小単位の大きさをさす。コンピュ−タ等による表示システムでは、１つの画素をあるビット数のデータとして表現し、このとき、このビット数のデータを有する画素は２のビット数階乗分の色、階調を表現することができる。例えば、１ビットであれば白、黒のモノクロ、８ビットであれば２５６色のカラ−を表現することができる。
通常画像５１を構成する画素５２のビット数は、表現したい色、階調数と、コンピュ−タの処理能力、搭載するメモリ容量等を考慮することによって決定され、表示デバイス３の画素を構成するビット数は通常、表示デバイス３に固有のものとなっている。
本明細書中において、表示デバイス３へ出力する１つの画素のビット数を第２ビットサイズである画素データビット数と呼び、このビット数で表現された画素のデータを画素データと呼ぶと共に、表示デバイスの画素単位のデータを表示画素データと呼ぶこととする。
【０００４】
次に表示デバイス３による表示に関する概略動作について説明する。
表示デバイス３は、制御信号１４からある１画面の始まり、１ラインの始まりを示す垂直同期、水平同期信号、データ表示期間であることを示すデータエネ−ブル信号等を入力すると共に、図８のタイミングのように、所定の基準のクロック信号２４に同期して、表示画素データ１７に基づき表示画面５３の左上の表示画素から右下の表示画素までを、左から右、１ライン経過したらその下のラインの左から右という順序で、また右下に来たら左上に戻って繰返し入力することにより、画面を表示し続ける。
【０００５】
表示システムでは、画像のデータは予めメモリに記憶されている。例えば、画像の１画素と表示画面の１画素とが対応し、表示デバイス３での表示動作が上記のようになっているのにあわせて、図９のように左上の画素から右下の画素までを、左から右へ、右端にきたら、次のラインの左端から右端へ、という順序で上から下に向かって１ラインずつ、左から右に向かう順番で記憶されている。
ここで、表示回路２Ａがメモリ１へのデータアクセスする際のビット数は通常、使用するメモリ及び、メモリの構成方法に固有のものとなっており、当然、メモリから画像のデータを取り出す際もこのビット数で行う。
本明細書中においては、メモリ１からアクセスするこのビット数を第１ビットサイズである画像データ入力ビット数と呼び、このビット数単位で表現された画像のデータを画像データと呼ぶこととする。
【０００６】
従来の表示システムの構成による表示動作の流れは以下のようになる。
まず、マイコン等による描画装置によって、メモリ１に表示画面５３に表示したい画像データを記憶させておく。
そして、表示回路２Ａにおいて、表示画面５３の左上の表示画素に対応した画素から順に、メモリ１から画像データ入力ビット数単位で、メモリ１より画像データ信号１５により画像データを取り出し、画像データラッチ制御回路４９によりラッチ制御信号を生成し、レジスタ４８に一時的に保持する。
【０００７】
そして、制御信号生成回路４において、使用する表示デバイス３に合わせたタイミングの制御信号１４を生成し、画素データ出力制御回路５０により、これらの信号のタイミングに合わせた出力制御信号を生成し、レジスタ４８より画素データをクロック同期で画素データ信号１６として出力させる。
なお、メモリ１から画像データを取り出し、レジスタ４８にラッチするタイミングは、この出力タイミングに合わせて必要なデータが使用できるような形とする。
【０００８】
そして、画素データ１６はルックアップテ−ブル６に入力され、入力された画素データから、その画素データに対応した表示画素データ１７に変換されて表示デバイス３に出力される。
表示デバイス３は、制御信号１４と表示画素信号１７に基づいて表示画面を表示する。
【０００９】
次に、表示動作における従来の画素抽出回路５の動作を以下に示す。
この回路は、画像データ信号１５の画像データ入力ビット数と画素データ信号１６の画素データビット数の少なくとも最小公倍数のビット数のレジスタ４８を有している。
図１０に示した画像データ入力ビットサイズを５ビット、画素データビットサイズを２ビットとした場合の画素抽出回路の例、図１１に示したこの回路のタイミングの例を用いて説明する。
図１１において画像データ１から画像データ２までのラッチ、画素データ１から画素データ５までの出力を１つのサイクルとする。図１１のようにクロックに同期して、画像データラッチ制御回路４９により、図１０のレジスタ４８に画像データ１、画像データ２と順番にラッチする。ラッチしたデータを、画素データ出力制御回路５０により、画素データ１から画素データ５まで画素データ単位で順番に出力する。このサイクルを繰り返すことで画像データから画素データ単位のデータの抽出を実現している。
【００１０】
また、特開平５−１５０７６３号公報には、ある画像データ入力ビット数単位で取り込んだ画像データから異なる画素データビット数単位で画素データを取り出す方法が示されている。具体的に特開平５−１５０７６３号公報に記載の方法は、画像データを例えば８ビット毎にメモリから読み出して、１、２、４、８ビットと異なる画素データビット数単位で出力することを実現している。
【００１１】
【発明が解決しようとする課題】
上記のような従来の表示システムでは、レジスタの構成、画像データのラッチ、画素データの出力の制御を、メモリからデータを取り出す際のビット数単位である画像データ入力ビット数、表示デバイスに表示するための画素データのビット数である画素データビット数に依存して決定していた。
そのため、ある画像データ入力ビット数のシステムで、異なった画素データビット数の画像を使用したい場合、必要なビット数毎に画素抽出回路５Ａを新たに設計し、用意する必要があるという問題点があった。
また、特開平５−１５０７６３では、異なった画像データ入力ビット数、画素データビット数の画像を使用することを実現しているが、画像データ入力ビット数を整数で割り切ることのできる画素データビット数にしか対応できないという問題点があった。
【００１２】
本発明は、かかる問題点を解決するためになされたもので、メモリから画像データ入力ビット数と独立に、任意の画素データビット数の画素データを抽出可能な自由度の高い回路を提供することを目的としている。
【００１３】
【課題を解決するための手段】
この発明に係る表示回路は、画像データを記憶保存し固有の第１ビットサイズ単位で画像データを出力するメモリから上記画像データを取り出し格納する入力データレジスタと、表示デバイスに対して任意に設定された第２ビットサイズ単位の画素データを出力する出力データレジスタと、テンポラリレジスタと、上記第１ビットサイズ及び第２ビットサイズが設定されると共に上記各レジスタから出力されるデータを制御する画素抽出制御回路とを備え、上記画素抽出制御回路が、上記入力データレジスタに格納された上記画像データを取り出し、上記出力データレジスタに格納させるとともに、上記入力データレジスタから上記出力データレジスタへ出力した残りの画像データを上記テンポラリレジスタに格納させ、当該テンポラリレジスタに格納されたデータを上記第１ビットサイズ及び上記第２ビットサイズに基づいて、上記テンポラリレジスタに保持させ又は上記出力データレジスタへ出力させるものである。
【００１４】
また、画素抽出制御回路において、テンポラリレジスタに格納されているデータのデータビット数と第２ビットサイズとを比較し、第２ビットサイズの方がデータビット数より大きい場合は、上記テンポラリレジスタに格納されているデータビット数分のデータと該データビット数分では第２ビットサイズに足りない分の入力データレジスタからの画像データとを出力データレジスタへ出力すると共に、上記入力データレジスタから上記出力データレジスタへ出力した残りの画像データを上記テンポラリレジスタへ格納し、上記データビット数が第２ビットサイズ以上の場合は、上記テンポラリレジスタに格納されているデータから第２ビットサイズ分のデータを上記出力データレジスタに出力すると共に、上記テンポラリレジスタには上記出力データレジスタへ出力された後の残りのデータを格納するものである。
【００１５】
また、出力データレジスタ及びテンポラリレジスタへは、入力データレジスタ及び上記テンポラリレジスタの出力から、上記出力データレジスタ及び上記テンポラリレジスタに対し各別に設けられたセレクタ回路により、第１ビットサイズ，第２ビットサイズ及び上記テンポラリレジスタに格納されているデータビット数に基づいて選択されたデータが入力されるものである。
【００１６】
【発明の実施の形態】
実施の形態１．
図１は、この発明による表示システムの全体構成図である。
図において、１は画像データを記憶し、画像データ信号１５として出力するメモリ、２は表示回路、３は表示回路２からの制御信号１４及び表示画素データ信号１７を受け、表示を行う表示デバイスである。
４はある１画面の始まり、１ラインの始まりを示す垂直同期、水平同期信号、データ表示期間であることを示すデータエネ−ブル信号等の制御信号１４を生成し出力することにより画素抽出回路５及び表示デバイスを制御する制御信号生成回路、５はメモリからの画像データを保持する入力データレジスタ７、表示デバイス３への出力データを保持する出力データレジスタ８、メモリ１から入力され表示デバイス３へ出力されていないデータを保持するテンポラリレジスタ９、及び各レジスタを制御し画素抽出を行う画素抽出制御回路１０から構成される画素抽出回路５、６はルックアップテ−ブルである。
【００１７】
画素抽出制御回路１０は、メモリ１から画像データを取り出す第１ビットサイズを設定記憶する画像データ入力ビット数設定レジスタ１１、１画素の画素データの第２ビットサイズを設定記憶する画素データビット数設定レジスタ１２、メモリ１から入力され表示デバイス３へ出力されずテンポラリレジスタ９に保持されているデータのデータビット数を保持するテンポラリ有効データビット数レジスタ１３を有する。
なお、入力データレジスタ７は使用したい最大の画像データ入力ビット数と等しい大きさを、出力データレジスタ８は使用したい最大の画素データビット数と等しい大きさを、テンポラリレジスタ９は入力データレジスタ７より１ビット小さいテンポラリレジスタ９を少なくとも持つことにより本実施の形態は実現できる。
【００１８】
次に、実施の形態１の画素抽出回路５の動作について図２のフロ−チャ−トを参照して説明する。
まず、ステップＳ１の初期状態では、入力データレジスタ７、出力データレジスタ８及びテンポラリレジスタ９は全て空となっている。
またそのため、テンポラリ有効データビット数レジスタ１３の値は０ビットとなっている。
【００１９】
次にステップＳ２で、マイコン等によって、画像データ入力ビット数設定レジスタ１１に画像データ入力ビット数、画素データビット数設定レジスタ１２に画素データビット数を設定記憶する。
それにより、入力データレジスタ７は画像データ入力ビット数分のみを、出力データレジスタ８は画素データビット数分のみを使用することとなる。
そして、ステップＳ３で、入力データレジスタ７にメモリ１から最初の画像データをラッチし、ステップＳ４に移行する。
【００２０】
ステップＳ４では、表示の基準クロックに同期して、テンポラリ有効データビット数レジスタ１３に格納されているテンポラリ有効データビット数と、画素データビット数設定レジスタ１２に設定された画素ビット数を比較し、「真」ならばステップＳ５に移行し、「偽」ならばステップＳ６に移行する。
そして、ステップＳ４からＳ６を１サイクルとして、表示の基準クロックに同期して繰り返すことにより画素データの抽出動作を行う。
【００２１】
ステップＳ４において、テンポラリ有効データビット数が画素ビット数よりも小さい場合、ステップＳ５の処理にて、出力データレジスタ８に、テンポラリレジスタ９の有効データの全てである（テンポラリ有効ビット数）数分データと、これに続けて、入力レジスタ７の画像データの内の上位から（画素データビット数−現在のテンポラリ有効データビット数）数分のデータをラッチする。
また、テンポラリレジスタ９に、入力データレジスタ７の画像データの内の下位から、（画像データ入力ビット数−（画素データビット数−現在のテンポラリ有効データビット数））数分のデータをラッチする。
同時に、入力データレジスタ７に、メモリ１の次のデータをラッチする。
さらに同時に、次のテンポラリ有効データビット数として、テンポラリ有効データビット数レジスタ１３に（画像データ入力ビット数−（画素データビット数−現在のテンポラリ有効データビット数））数をラッチする。
【００２２】
ステップＳ４において、テンポラリ有効データビット数が画素ビット数以上の場合、ステップＳ６の処理にて、出力データレジスタ８に、テンポラリレジスタ９の有効データの内の上位から（画素データビット数）数分データをラッチする。また、テンポラリレジスタ９に、テンポラリレジスタ９の有効データの内の下位から、（現在のテンポラリ有効データビット数−画素データビット数）数分のデータをラッチする。
この場合、入力データレジスタ７は、そのままとする。
また同時に、次のテンポラリ有効データビット数として、テンポラリ有効データビット数レジスタ１３に（現在のテンポラリ有効データビット数−画素データビット数）数をラッチする。
ステップＳ５若しくはステップＳ６が終了した後、またステップＳ４に戻り、これを繰り返すことで画素抽出処理を実行する。
【００２３】
次に、概念的動作を説明すると、基準クロック信号２４のタイミングで、まず入力データレジスタ７に画像データ１５を入力する。
そして、次の基準クロック信号２４のタイミングで、入力データレジスタ７から画素データビット数分の画素データを出力データレジスタ８に出力し、残りをテンポラリレジスタ９に保持する。同時に、このように入力データレジスタ７からデータを出力データレジスタ８、テンポラリレジスタ９に移動する時点では、空いた入力データレジスタ７にメモリ１から次の画像データをラッチする。
次にテンポラリレジスタ９に保持されたデータから画素データ分を順番に基準クロック信号２４に同期して出力データレジスタ８に出力していく。
そして、テンポラリレジスタ９に残っているデータでは画素データビット数に足りなくなった場合には、テンポラリレジスタ９のデータと入力データレジスタ７のデータをあわせて画素データビット数分を同時に出力データレジスタ８に出力し、同時に入力データレジスタ７の残りをテンポラリレジスタ９に保持する。
また同時に、ここでも入力データレジスタ７からデータを出力データレジスタ８、テンポラリレジスタ９に移動するので、空いた入力データレジスタ７にメモリ１から次のデータをラッチする。
次に、テンポラリレジスタ９に保持されたデータから画素データビット数分を順番にクロックに同期して出力データレジスタ８に出力していく動作に戻り、以下同様の処理を繰り返す。
【００２４】
次に、図３の画素抽出の動作を示すタイミング図を用いて、実際の動作を説明する。
なお、説明の関係上、この動作のタイミングと各レジスタの変化の様子を、画像データ入力ビット数を５ビット（入力データレジスタ７の使用領域を５ビット）、画素データビット数を２ビット（出力データレジスタ８の使用領域を２ビット）とし、テンポラリレジスタ９の使用領域は入力データレジスタ７の使用領域より少なくとも１ビットは少なくてすむ関係上４ビットとした場合を例にとり説明する。
【００２５】
まず、基準クロック信号２４のタイミングｔ１時点で、最初の画像データが入力データレジスタ７にラッチされる。
次にタイミングｔ２時点で、入力データレジスタ７にラッチされている画像データの内、画素データビット数分である上位２ビットが出力データレジスタ８に、残りの３ビットがテンポラリレジスタ９にラッチされ、同時にメモリ１から次の画像データが入力データレジスタ７にラッチされる。
次にタイミングｔ３時点では、テンポラリレジスタ９にラッチされているテンポラリ有効データの内、画素データビット数分である上位２ビットが出力データレジスタ８にラッチされ、残りの１ビットがテンポラリレジスタ９にラッチされる。なお、このタイミングｔ３時点では、入力データレジスタ７におけるデータの変化がなく、タイミングｔ２時点でラッチされたデータがそのままラッチされ続ける。
【００２６】
その後、タイミングｔ４時点では、テンポラリ有効データの１ビットと、入力データレジスタ７にラッチされている画像データの内画素データビット数に足りない分である上位１ビットが、出力データレジスタ８にラッチされ、画像データの残りの４ビットがテンポラリレジスタ９にラッチされ、更に、メモリ１から次の画像データが入力データレジスタ７にラッチされる。
次にタイミングｔ５時点では、テンポラリ有効データの内、画素データビット数分である上位２ビットが出力データレジスタ８にラッチされ、残りの１ビットがテンポラリレジスタ９にラッチされる。なお、このタイミングｔ５時点では、入力データレジスタ７におけるデータの変化がなく、タイミングｔ４時点でラッチされたデータがそのままラッチされ続ける。
そして、タイミングｔ６時点では、テンポラリ有効データの内、画素データビット数分である２ビットが出力データレジスタ８にラッチされる。以後、タイミングｔ１からｔ６の動作を繰り返していき、これにより、出力データレジスタ８に画素データが抽出されていく。
【００２７】
次に、図４に本実施の形態における画素抽出回路５を具体的に示し、その動作を説明する。
図において、入力データレジスタ７はｉから０の「ｉ＋１」ビット数、出力データレジスタ８はｊから０の「ｊ＋１」ビット数、テンポラリレジスタ９は（ｉ−１）から０の「ｉ」ビット数の大きさを持つ。
１３はテンポラリ有効データビット数を格納するテンポラリ有効データレジスタであり、初期状態は値が０となるように設定されている。そして、出力データレジスタ８、テンポラリレジスタ９、テンポラリ有効データビット数レジスタ１３は、基準クロック信号２４に同期して更新される。
【００２８】
３１は出力データレジスタ８に保持されるデータを選択するための出力データセレクト回路、３３は出力データセレクト回路の中で、出力データレジスタ８のｘビット目に対応したセレクト回路であり、テンポラリ有効データビット数レジスタ１３の出力値に応じて０からｘまでの各一つ設けられた端子から入力された信号を選択して出力する。なお、ｘ以上はそれに対応した入力に入ってきた信号を出力する。
【００２９】
３２はテンポラリレジスタ９に保持されるデータを選択するためのテンポラリデータセレクト回路、３４から３６はテンポラリデータセレクト回路３２の中でｙビット目に対応したセレクト回路である。
ここで、セレクタ回路３４は減算器４０からの出力に応じて、セレクタ回路３５は画素データビット数設定レジスタからの出力に応じて、セレクタ回路３６は比較器４１からの出力に応じて入力信号を選択する。
【００３０】
３７から４２は画像データ入力ビット数設定レジスタ１１に設定された画像データ入力ビット数、画素データビット数設定レジスタ１２に設定された画素ビット数、テンポラリ有効データビット数レジスタ１３に格納されたテンポラリ有効データビット数から、４４から４７の信号を生成するための演算器及びセレクタ、４３は入力データレジスタ７のラッチタイミングを生成するためのゲ−ト回路である。
ここで、信号４４はテンポラリ有効データビット数が画素データビット数よりも小さいという条件をみたすとき、１の値を持ち、それ以外の時は０の値を持つ信号である。信号４５は（画素データビット数−テンポラリ有効データビット数）の値を持つ信号である。信号４６は（画素データ入力ビット数−画素データビット数＋テンポラリ有効データビット数）の値を持つ信号、信号４７は（テンポラリ有効データビット数−画素データビット数）の値を持つ信号である。
【００３１】
まず、テンポラリ有効データビット数レジスタ１３の動作を説明する。
この値は、セレクタ４２により信号４４の値で決定され、現在のテンポラリ有効データビット数が画素ビット数より小さい場合には、信号４６の（テンポラリ有効データビット数＋画像データ入力ビット数−画素データビット数）の値となり、現在のテンポラリ有効データビット数が画素データビット数以上の場合には、信号４７の（テンポラリ有効データビット数−画素データビット数）の値となる。すなわち、常にその時点でのテンポラリ有効データビット数をラッチすることを実現している。
【００３２】
次に、出力データセレクト回路３１での動作を説明する。
出力データレジスタ８の上位からｘビット目へのデータは、現在のテンポラリ有効データビット数レジスタの値で決定され、ｘ以下ならば、入力データレジスタ７の上位から（テンポラリ有効データビット数＋ｘ）ビット目の値となり、ｘより大きいならば、テンポラリレジスタ９の上位からｘビット目の値となる。
すなわち、この回路により、出力データレジスタ８に、現在のテンポラリ有効データビット数が画素ビット数より小さい場合には、テンポラリレジスタ９の有効データの内のテンポラリ有効ビット数分データと、これに続けて、入力データレジスタ７の画像データの内の上位から（画素データビット数−現在のテンポラリ有効データビット数）数分のデータをラッチし、現在のテンポラリ有効データビット数が画素データビット数以上の場合には、テンポラリレジスタ９の有効データの内の上位から画素データビット数分のデータのみをラッチすることを実現している。
【００３３】
次に、テンポラリデータセレクト回路３２での動作を説明する。
セレクタ回路３４の入力Ｉの引数が負となる場合、セレクタ回路３５の入力Ｔの引数が負となる場合は未接続とし、データは無効とする。セレクタ回路３４の出力は、信号４５の（画素データビット数−テンポラリ有効データビット数）の値で決定され、（画素データビット数−テンポラリ有効データビット数）が０より大きい場合は、入力データレジスタ７の上位から（画素データビット数−テンポラリ有効データビット数＋ｙ）ビット目の値となり、（画素データビット数−テンポラリ有効データビット数）が０以下の場合は、無効データとなる。セレクタ回路３５の出力は、画素データビット数で決定され、テンポラリレジスタ９の上位から（画素データビット数＋ｙ）ビット目の値となる。テンポラリレジスタ９の上位からｙビット目へのデータは、これらの値および、セレクタ回路３６により、信号４４の現在のテンポラリ有効データビット数と画素データビット数との比較結果で決定され、テンポラリ有効データビット数が画素データビット数より小さい場合には、入力データレジスタ７の上位から（画素データビット数−テンポラリ有効データビット数＋ｙ）ビット目の値となり、現在のテンポラリ有効データビット数が画素データビット数以上の場合には、テンポラリレジスタ９の上位から（画素データビット数＋ｙ）ビット目の値となる。
すなわち、この回路により、テンポラリレジスタ９に、現在のテンポラリ有効データビット数が画素データビット数より小さい場合には、入力データレジスタ７の画像データの内の下位から、（画像データ入力ビット数−（画素データビット数−現在のテンポラリ有効データビット数））数分のデータをラッチし、現在のテンポラリ有効データビット数が画素データビット数以上の場合には、テンポラリレジスタ９の有効データの内の下位から、（現在のテンポラリ有効データビット数−画素データビット数）数分のデータをラッチすることを実現している。
【００３４】
最後に、ゲ−ト回路４３の動作を説明する。
ゲ−トが開く条件は、信号４４によりテンポラリ有効データビット数が画素データビット数より小さい場合となる。
すなわち、入力データレジスタ７では、現在のテンポラリ有効データビット数が画素データビット数より小さい場合には、メモリ１の次のデータをラッチし、現在のテンポラリ有効データビット数が画素データビット数以上の場合には、入力データレジスタ７は、そのままとすることを実現している。
【００３５】
本実施の形態によれば、入力データレジスタ７、出力データレジスタ８、テンポラリレジスタ９の設定、すなわち画像データ入力ビット数、画素データビット数等のレジスタにラッチする値が、画素抽出制御回路１０内の画像データ入力ビット数設定レジスタ１１、画素データビット数設定レジスタ１２、テンポラリ有効データビット数レジスタ１３の各レジスタに設定されており、これらレジスタの設定値はマイコン等により容易に書換えることができるため、任意に画素ビット数を設定することにより、それに応じた画像を表示することができる。そのため、メモリからの入力、画像の画素ビット数が変更となっても、新たにビット数を考慮した回路を組みなおす必要もなくなり、本実施の形態のシステムで種々の条件に適用できることから、システム設計の際の作業性が向上する。
なお、入力データレジスタ７にラッチされ、その後、出力データレジスタ８に出力される画素データの、出力データレジスタ８に出力しきれない分は、一旦テンポラリレジスタ９にラッチされ、該テンポラリレジスタ９から出力されるので、個々のレジスタは必要最小限の大きさですむ。
【００３６】
【発明の効果】
この発明は、以上に説明したように構成されているので、第１ビットサイズ及び第２ビットサイズは画素抽出制御回路により任意に設定可能であり、任意の表示システムに応じてメモリからのデータを画像として表示することができる。そのため、本発明にかかる表示回路のビットサイズの変更のみで任意の表示システムに対応できるため、各システムに応じた表示回路を設計する必要がなくなり、システム構築が容易となる。
【図面の簡単な説明】
【図１】  この発明による表示システムの全体構成図である。
【図２】  この発明による画素抽出の動作を示すフロ−チャ−トである。
【図３】  この発明による画素抽出の動作を示すタイミング図である。
【図４】  この発明による画素抽出回路の構成図である。
【図５】  従来の表示システムの全体構成図である。
【図６】  画像の状態を示す図である。
【図７】  表示画面の状態を示す図である。
【図８】  表示デバイスのタイミング図である。
【図９】  メモリの構成を示した図である。
【図１０】従来の画素抽出回路の構成図である。
【図１１】従来の画素抽出の動作を示すタイミング図である。
【符号の説明】
１  メモリ、２  表示回路、３  表示デバイス、４  制御信号生成回路、５  画素抽出回路、６  ルックアップテ−ブル、７  入力データレジスタ、８  出力データレジスタ、９  テンポラリレジスタ、１０  画素抽出制御回路、１１  画像データ入力ビット数設定レジスタ、１２  画素データビット数設定レジスタ、１３  テンポラリ有効データビット数レジスタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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