(57)【特許請求の範囲】
【請求項１】
一対の差動入力端子及び一対の差動出力端子を持つ一対のインバータと、前記インバータは、負荷トランジスタと、その負荷トランジスタに並列に接続されたダイオードトランジスタと、前記ダイオードトランジスタ及び前記負荷トランジスタに接続された入力トランジスタとを有しており、
前記負荷トランジスタ間に正のフィードバックを与える対称クロスカップリングとを備え、
前記ダイオードトランジスタのチャンネルサイズは前記負荷トランジスタのチャンネルサイズと実質的に等しいことを特徴とする電圧制御差動遅延素子。
【請求項２】
請求項１において、前記入力トランジスタに接続された電流制御スイッチング素子をさらに備えたことを特徴とする電圧制御差動遅延素子。
【請求項３】
請求項２において、前記電流制御スイッチング素子は電流ソーシングＰＭＯＳトランジスタを有し、前記負荷トランジスタはＮＭＯＳトランジスタを有し、前記入力トランジスタはＰＭＯＳトランジスタを有し、また前記ダイオ−ドトランジスタのチャンネルサイズが前記負荷トランジスタのチャンネルサイズに実質的に等しくなっており、ゲートがドレーンに接続されたトランジスタを更に有することを特徴とする電圧制御差動遅延素子。
【請求項４】
請求項２において、前記電流制御スイッチング素子は電流シンキングＮＭＯＳトランジスタを有し、前記負荷トランジスタはＰＭＯＳトランジスタを有し、前記入力トランジスタはＮＭＯＳトランジスタを有し、また前記ダイオ−ドトランジスタのチャンネルサイズが前記負荷トランジスタのチャンネルサイズに実質的に等しくなっており、ゲートがドレーンに接続されたトランジスタを更に有することを特徴とする電圧制御差動遅延素子。
【請求項５】
（ａ）ソースが第１の電圧電源端子に接続され、ゲートが電流制御電圧端子に接続された電流制御トランジスタと、
（ｂ）一対のインバータであって、前記各インバータは、ソースが前記電流制御トランジスタのドレーンに接続され、かつゲートが入力端子を形成する入力トランジスタと、ドレーンが入力トランジスタのドレーンに接続されることにより出力端子を形成し、かつソースが第２の電圧電源端子に接続された負荷トランジスタとから構成され、
（ｃ）一対の接続であって、各接続は、前記一対のインバータのうちの前記一方のインバータを構成する前記負荷トランジスタのゲートを、前記他方のインバータを構成する負荷トランジスタのドレーンに接続するように構成され、
（ｄ）一対のダイオードであって、各ダイオードは、前記負荷トランジスタのドレーンとソース間に接続され、また前記ダイオードのチャンネルサイズは前記負荷トランジスタのチャンネルサイズと実質的に等しく構成されていることを特徴とする電圧制御差動遅延素子。
【請求項６】
請求項５において、前記電流制御トランジスタは、電流ソーシングＰＭＯＳトランジスタからなり、前記負荷トランジスタはＮＭＯＳトランジスタからなり、前記ダイオ−ドはＮＭＯＳトランジスタからなり、さらに前記入力トランジスタはＰＭＯＳトランジスタからなることを特徴とする電圧制御差動遅延素子。
【請求項７】
請求項５において、前記電流制御トランジスタは、電流シンキングＮＭＯＳトランジスタからなり、前記負荷トランジスタはＰＭＯＳトランジスタからなり、前記ダイオ−ドはＰＭＯＳトランジスタからなり、さらに前記入力トランジスタはＮＭＯＳトランジスタからなることを特徴とする電圧制御差動遅延素子。
【請求項８】
（ａ）電流制御トランジスタと、
（ｂ）前記電流制御トランジスタに接続し、一対の差動入力端子及び一対の差動出力端子を有し、かつそれぞれ負荷トランジスタ及び入力トランジスタを有する一対のインバータと、
（ｃ）前記負荷トランジスタ間に正のフィードバックを与える対称クロスカップリングと、
（ｄ）前記負荷トランジスタと並列に接続され、そのチャンネルサイズが前記負荷トランジスタのチャンネルサイズと実質的に等しい一対のダイオードと、
からなる電圧制御差動遅延素子を少なくとも３つ有することを特徴とする電圧制御発振器。
【請求項９】
（ａ）入力を受けるための第１検出入力端子、フィードバック信号を受ける第２検出入力端子及び検出出力端子を有する位相検出器と、
（ｂ）前記検出出力端子に電気的に接続したループ入力端子を有し、かつループ出力端子を有するループフィルタと、
（ｃ）（ｉ）前記電流制御トランジスタに接続され、かつそれぞれ負荷トランジスタ及び、そのゲートが前記ループ出力端子に接続され、そのドレーンが前記第２検出入力端子に接続されている入力トランジスタを有する一対のインバータと、（ｉｉ）前記負荷トランジスタ間に正のフィードバックを与える対称クロスカップリグと、（ｉｉｉ）前記負荷トランジスタと並列に接続され、かつそのチャンネルサイズが前記負荷トランジスタのチャンネルサイズと実質的に等しい一対のダイオードとからなる電圧制御発振器と、
を有することを特徴とする位相同期ループ。
【請求項１０】
（ａ）電流制御トランジスタを形成する工程、
（ｂ）一対の入力トランジスタを形成する工程、
（ｃ）前記入力トランジスタのソースを前記電流制御トランジスタのドレーンに接続する工程、
（ｄ）ほぼ同一のチャンネルサイズを有する一対の負荷トランジスタを形成する工程、
（ｅ）前記入力トランジスタのドレーンを前記負荷トランジスタのドレーンに接続する工程、
（ｆ）前記負荷トランジスタのチャンネルサイズと実質的に等しいチャンネルサイズを有し、かつ対応する前記負荷トランジスタと並列に接続された一対のダイオードを形成する工程、
（ｇ）一方の前記負荷トランジスタのゲートを他方の前記負荷トランジスタのドレーンに接続する工程、
を有することを特徴とする電圧制御差動遅延素子を製造する方法。
【請求項１１】
請求項１０において、前記電流制御トランジスタは、電流ソーシングＰＭＯＳトランジスタであることを特徴とする電圧制御差動遅延素子を製造する方法。
【請求項１２】
請求項１１において、一対の前記負荷トランジスタは、一対のＮＭＯＳトランジスタであることを特徴とする電圧制御差動遅延素子を製造する方法。
【請求項１３】
請求項１１において、一対の前記入力トランジスタは、一対のＰＭＯＳトランジスタであることを特徴とする電圧制御差動遅延素子を製造する方法。
【請求項１４】
請求項１１において、前記電流制御トランジスタは、電流シンキングＮＭＯＳトランジスタであることを特徴とする電圧制御差動遅延素子を製造する方法。
【請求項１５】
請求項１４において、一対の前記負荷トランジスタは、一対のＰＭＯＳトランジスタであることを特徴とする電圧制御差動遅延素子を製造する方法。
【請求項１６】
請求項１４において、一対の前記入力トランジスタは、一対のＮＭＯＳトランジスタであることを特徴とする電圧制御差動遅延素子を製造する方法。
【請求項１７】
請求項１０において、一対の前記ダイオードは、一対のトランジスタから構成され、そのトランジスタのゲートはドレーンに接続されており、そのトランジスタのチャンネルサイズは、前記負荷トランジスタのチャンネルサイズに実質的に等しいことを特徴とする電圧制御差動遅延素子を製造する方法。
【請求項１８】
（ａ）電流制御トランジスタを形成する手段、
（ｂ）一対の入力トランジスタを形成する手段、
（ｃ）前記入力トランジスタのソースを前記電流制御トランジスタのドレーンに接続する手段、
（ｄ）ほぼ同一のチャンネルサイズを有する一対の負荷トランジスタを形成する手段、
（ｅ）前記入力トランジスタのドレーンを前記負荷トランジスタのドレーンに接続する手段、
（ｆ）前記負荷トランジスタのチャンネルサイズと実質的に等しいチャンネルサイズを有し、かつ対応する前記負荷トランジスタと並列に接続された一対のダイオードを形成する手段、
（ｇ）一方の前記負荷トランジスタのゲートと他方の前記負荷トランジスタのドレーンとを接続する手段、
を有することを特徴とする電圧制御差動遅延素子を製造するシステム。
【請求項１９】
（ａ）電流制御トランジスタを提供するステップ、
（ｂ）入力トランジスタのソースが前記電流制御トランジスタのドレーンに接続された、一対の入力トランジスタを提供するステップ、
（ｃ）一方の負荷トランジスタのゲートが、他方の負荷トランジスタのドレーンに接続され、その負荷トランジスタのドレーンが、対応する前記入力トランジスタのドレーンに接続された一対の負荷トランジスタを提供するステップ、
（ｄ）前記負荷トランジスタのチャンネルサイズと実質的に等しいチャンネルサイズを有し、対応する前記負荷トランジスタと並列に接続された一対のダイオードを提供するステップ、
（ｅ）差動入力信号を、一対の前記入力トランジスタのゲート間に印可するステップ、
（ｆ）差動出力信号を、一対の前記負荷トランジスタのドレーン間より得るステップ、
とを有することを特徴とする電圧制御差動遅延素子を使用する方法。
【請求項２０】
一対の差動入力端子及び一対の差動出力端子を持つ一対のインバータと、前記インバータは、負荷トランジスタと、その負荷トランジスタに並列に接続されたダイオードトランジスタと、前記ダイオードトランジスタ及び前記負荷トランジスタに接続された入力トランジスタとを有しており、
前記負荷トランジスタ間に正のフィードバックを与える対称クロスカップリングとを備え、
前記ダイオードトランジスタのチャンネルサイズは前記負荷トランジスタのチャンネルサイズと等しいことを特徴とする電圧制御差動遅延素子。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は一般的に電圧制御発振器に関し、特に電圧制御発振器におけるコモンモード発振を防止するため対称クロスカップリング非ヒステリシス負荷を用いた電圧制御差動遅延素子に関するものである。
【０００２】
【従来の技術】
図１は従来の位相同期ループ１００を示すが、この位相同期ループには、位相検出器１１０、これに接続されたループフィルター１２０、さらにこれに接続された電圧制御発振器１３０（ＶＣＯ）を備えている。ＶＣＯ  １３０の出力は位相検出器１１０にフィードバックされている。位相検出器１１０は、線１０５から入力した入力信号の位相と電圧制御発振器１３０から線１４０へ出力された出力信号の周波数を比較し、その差に対応する位相誤差信号を線１５０に出力する。ループフィルター１２０は線１０５の位相誤差信号をフィルターし、制御電圧信号を線１６０を介して電圧制御発振器１３０に出力し、ＶＣＯの動作周波数を制御する。該フィードバック系のため、ＶＣＯ  １３０は、線１６０の制御電圧信号を、入力信号と位相同期した固定周波数を持つ出力信号に変換し線１４０に出力することができる。
【０００３】
位相同期ループ１００の最も重要な要素は電圧制御発振器１３０である。図２は通常の電圧制御発振器１３０を示しているが、それには、ＣＭＯＳ技術を用いて作られた電圧制御差動遅延素子  （ＶＣＤＤＥ）  の多段リングが備えられている。各ＶＣＤＤＥ  ２１０は、好ましくは相補的差動入力及び出力の代表的ペアＡ０／Ｂ０、Ａ１／Ｂ１、Ａ２／Ｂ２等を有し、差動モード及びコモンモードで発振する。
【０００４】
差動モードでは、第１のＶＣＤＤＥ  ２２０が差動ペアＡ０／Ｂ０を入力し、それを反転し、差動ペアＡ１／Ｂ１として第２のＶＣＤＤＥ  ２３０に転送する。ＶＣＤＤＥ  ２３０はペアＡ１／Ｂ１を反転し、差動ペアＡ２／Ｂ２として第３のＶＣＤＤＥ  ２４０に転送する。最後に、ＶＣＤＤＥ  ２４０はペアＡ２／Ｂ２を反転し、差動ペアＡ０／Ｂ０としてＶＣＤＤＥ  ２２０に返送する。理想的には、差動ペアＡ０／Ｂ０、Ａ１／Ｂ１、Ａ２／Ｂ２はそれぞれ互いに１８０度の位相シフトを有する。コモンモード、即ち各Ａ／Ｂペアが互いに同位相で動作するＶＣＤＤＥ  ２１０は、低速、不安定で、また低い雑音阻止性能をもつため、差動モードで動作するＶＣＤＤＥ  ２１０が望ましい。
【０００５】
図３は、米国特許５，２３９，２７４、「多位相信号生成用相補的差動バッファを用いた電圧制御リング発振器  （Ｖｏｌｔａｇｅ−Ｃｏｎｔｒｏｌｌｅｄ  Ｒｉｎｇ  Ｏｓｃｉｌｌａｔｏｒ  Ｕｓｉｎｇ  Ｃｏｍｐｌｉｍｅｎｔａｒｙ  Ｄｉｆｆｅｒｅｎｔｉａｌ  Ｂｕｆｆｅｒｓ  ｆｏｒ  Ｇｅｎｅｒａｔｉｎｇ  Ｍｕｌｔｉｐｌｅ  Ｐｈａｓｅ  Ｓｉｇｎａｌｓ）」に記載された先行技術の第１の例、ＶＣＤＤＥ  ３１０を示す。ＶＣＤＤＥ  ３１０は、電圧電源ＶＤＤに接続され且つ電圧制御信号Ｖｉｎ＿ｐで制御されるソーシングＰＭＯＳトランジスタＰ３、及び接地電圧電源ＶＳＳに接続され且つ電圧制御信号Ｖｉｎ＿ｎで制御されるシンキングＮＭＯＳトランジスタＮ３を有する。２つのインバータ３２０及び３３０はソーシングトランジスタＰ３とシンキングトランジスタＮ３の間に並列に接続されている。インバータ３２０は、ＮＭＯＳトランジスタＮ１に接続されたＰＭＯＳトランジスタＰ１を含む。またインバータ３３０は、ＮＭＯＳトランジスタＮ２に接続されたＰＭＯＳトランジスタＰ２を含む。
【０００６】
制御信号Ｖｉｎ＿ｐ及びＶｉｎ＿ｎは、トランジスタＰ３を流れる電流ＩＰ３とトランジスタＮ３を流れる電流ＩＮ３を等しくし、従ってＶＣＤＤＥ  ３１０の有効発振速度を制御する。さらにインバータ３２０及び３３０はそれぞれ入力信号ＩＮａ及びＩＮｂを入力し出力信号ＯＵＴａ及びＯＵＴｂを制御する。入力電圧ＩＮａが高く入力電圧ＩＮｂが低い場合には、トランジスタＮ１が導通状態になりトランジスタＰ１が非導通状態になり、出力電圧ＯＵＴａを引き下げる。さらに、トランジスタＰ２が導通状態になりトランジスタＮ２が非導通状態になり、出力電圧ＯＵＴｂを引き上げる。同様に、入力電圧ＩＮａが低く入力電圧ＩＮｂが高い場合には、トランジスタＰ１が導通状態になりトランジスタＮ１が非導通状態になり、出力電圧ＯＵＴａは引き上げられ、またトランジスタＮ２が導通状態、トランジスタＰ２が非導通状態になり電圧ＯＵＴｂは引き下げられる。小さなソーシング電流ＩＰ３及びＮＰ３を生じる低い入力電圧では、ＶＣＤＤＥ  ３１０は、望ましい差動モード発振の代りにコモンモード発振の問題が起きる。入力電圧ＩＮａが入力電圧ＩＮｂに等しい場合には、コモンモード発振を防止する機構は存在しないので、出力電圧ＯＵＴａは出力電圧ＯＵＴｂと等しくなる。
【０００７】
図４は、キム  （Ｋｉｍ）、ヘルマン  （Ｈｅｌｍａｎ）、及びグレイ  （Ｇｒａｙ）  著でＪｏｕｒｎａｌ  ｏｆ  Ｓｏｌｉｄ−Ｓｔａｔｅ  Ｃｉｒｃｕｉｔｓ、Ｖｏｌ．  ２５、Ｎｏ．  ６、ページ１３８５、１９９０年１２月号に掲載された「２μｍ  ＣＭＯＳを用いた３０−ＭＨｚハイブリッドアナログ／ディジタルクロック復元回路  （Ａ  ３０−ＭＨｚ  Ｈｙｂｒｉｄ  Ａｎａｌｏｇ／Ｄｉｇｉｔａｌ  Ｃｌｏｃｋ  Ｒｅｃｏｖｅｒｙ  Ｃｉｒｃｕｉｔ  ｉｎ  ２μｍ  ＣＭＯＳ）」に記載された先行技術の第２の例、ＶＣＤＤＥ  ４１０を示す。ＶＣＤＤＥ  ４１０は、電圧電源ＶＤＤ及びＮＭＯＳトランジスタＮ１に接続されたＰＭＯＳトランジスタＰ１、並びにそれらと並列に、電圧電源ＶＤＤ及びＮＭＯＳトランジスタＮ２に接続されたＰＭＯＳトランジスタＰ２を有する。トランジスタＮ１及びＮ２はそれぞれシンキングＮＭＯＳトランジスタＮ３に接続され、該トランジスタはさらに接地電圧電源ソースＶＳＳに接続されている。
【０００８】
入力制御電圧Ｖｉｎ＿ｐがトランジスタＰ１及びトランジスタＰ２のゲートに入力され両トランジスタを抵抗のように動作させる。入力制御電圧Ｖｉｎ＿ｎはトランジスタＮ３のゲートに加えられ電流ＩＮ３を制御する。図３を参照して説明したのと同様に、入力電圧ＩＮａは出力電圧ＯＵＴｂを制御し、入力電圧ＩＮｂは出力電圧ＯＵＴａを制御する。しかし、ＶＣＤＤＥ  ４１０にはコモンモード発振を防止する機構は存在しない。従って、入力電圧ＩＮａ及びＩＮｂが等しい場合には、出力電圧ＯＵＴａ及びＯＵＴｂも等しくなる。
【０００９】
図５は、Ｐｒｏｃｅｅｄｉｎｇｓ  ｏｆ  ｔｈｅ  ＩＥＥＥ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｓｏｌｉｄ−Ｓｔａｔｅ  Ｃｉｒｃｕｉｔ  Ｃｏｎｆｅｒｅｎｃｅ，  １９９０年１２月、ページ１３８５に記載された先行技術のもうひとつの例、ＶＣＤＤＥ  ５１０を示す。ＶＣＤＤＥ  ５１０はＶＣＤＤＥ  ４１０と同様に作られているが、さらに、トランジスタＰ１に並列に接続されたＰＭＯＳトランジスタＰ５及びトランジスタＰ２に並列に接続されたＰＭＯＳトランジスタＰ６を含み、各トランジスタのそのゲートはそのドレーンに接続されている。トランジスタＰ５及びＰ６はダイオードとして動作し、出力電圧ＯＵＴａ及びＯＵＴｂの直流低電圧値を電圧電源ＶＤＤからひとつのＰＭＯＳダイオード分の電圧降下にクランプする。ダイオードクランプを用いることにより、ＶＣＤＤＥ  ５１０では直流安定性の向上と完全ではないがコモンモード阻止の向上が得られる。
【００１０】
図６ＡにＩＥＥＥ  Ｊｏｕｒｎａｌ  ｏｆ  Ｓｏｌｉｄ−Ｓｔａｔｅ  Ｃｉｒｃｕｉｔｓ、ページ３８  、１９７９年２月号に掲載された従来のＣＭＯＳ  コンパレータ６１０が示されている。コンパレータ６１０はいくつかの点を除きＶＣＤＤＥ  ５１０と同様の構成をもつ。その相違点は、コンパレータ６１０では入力制御電圧Ｖｉｎ＿ｐの代りにクロスカップリング負荷６２０が用いられ、動作速度を固定するため、入力制御電圧Ｖｉｎ＿ｎの代りに電源電圧ＶＤＤと接地電圧ＶＳＳの中間値である直流定電圧Ｖｂｉａｓ＿ｎをトランジスタＮ３のゲートに加えている。クロスカップリング負荷６２０は、差動出力ＯＵＴａ及びＯＵＴｂ間に正のフィードバックを生じるため、コモンモード動作を防止することが可能である。しかし、利得を増加させ入力ヒステリシスを減らすため、コンパレータ６１０は、同サイズ（チャネル幅及び長さ）のトランジスタＰ１及びトランジスタＰ２、並びにトランジスタＰ１及びＰ２よりは大きいが、同サイズのトランジスタＰ５及びトランジスタＰ６を用いている。
【００１１】
トランジスタＰ５及びＰ６はヒステリシスを防ぐ機構を提供する。例えば、各トランジスタＰ５及びＰ６がトランジスタＰ１及びＰ２より小さく、又、図６Ｂの半回路６１０’で示すように入力電圧ＩＮａがバイアス電圧Ｂに設定され、入力電圧ＩＮｂは低く、出力電圧ＯＵＴａは高く、出力電圧ＯＵＴｂは低い場合、トランジスタＮ１及びＰ２は導通状態、トランジスタＰ１及びＮ２は非導通状態になる。入力電圧ＩＮｂが増加するにしたがって、トランジスタＮ２は導通状態になり始める。トランジスタＮ２を流れる電流がトランジスタＰ２を流れる電流と等しくなるとき、回路６１０は状態を変え始める。
【００１２】
トランジスタＰ５はトランジスタＰ２より小さいので、トランジスタＰ２を流れる電流はトランジスタＰ５を流れる電流より大きい。トランジスタＮ２及びトランジスタＰ２を流れる電流が等しいとき、トランジスタＮ２のゲートからソースへの電圧はバイアス電圧ＢからｄＶ大きく、即ちＶＴＨＨに等しくなくてはならない。同様に、ＩＮｂが減少していき、ＩＮｂがバイアス電圧ＢよりｄＶだけ小さく、即ちＶＴＨＬになったとき回路は状態を変える。従って、コンパレータ６１０は図６Ｃに示されるようなヒステリシス特性を持つ。トランジスタＰ５及びＰ６をトランジスタＰ１及びＰ２より大きくすることにより、回路６１０はヒステリシスを示さなくなるが増幅率は低い。コンパレータの設計者は、トランジスタＰ５及びＰ６の大きさをトランジスタＰ１及びＰ２の約１．１から１．５倍に選択し、入力ヒステリシスを防ぎ、低い増幅率を得、コモンモード阻止に関してもいくらかの犠牲を余儀なくされるのが通常である。
【００１３】
図６Ｂを再び参照して、トランジスタＰ２及びＰ５のゲートからソースへの電圧は等しいため、トランジスタＰ２及びＰ５は電流ミラーを形成し、トランジスタを流れる電流がそれぞれのチャネルサイズに比例するようになる。トランジスタＰ５はトランジスタＰ２より大きいため、トランジスタＰ５の電流ＩＰ５はトランジスタＰ２の電流ＩＰ２より大きくなる。この異なった電流がコモンモード動作を有効に防ぐのである。
【００１４】
図７Ａは、Ｐｒｏｃｅｅｄｉｎｇｓ  ｏｆ  ｔｈｅ  ＩＥＥＥ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｓｏｌｉｄ−Ｓｔａｔｅ  Ｃｉｒｃｕｕｉｔ  Ｃｏｎｆｅｒｅｎｃｅ，  １９９５年２月、ページ２６８にある「ノイズイミューンアダプティブゲイン電圧制御発振器を用いた０．１８  ｍｍ  ＣＭＯＳホットスタンドバイ位相同期ループ  （Ａ  ０．１８  ｍｍ  ＣＭＯＳ  Ｈｏｔ−Ｓｔａｎｄｂｙ  Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ  Ｕｓｉｎｇ  ａ  Ｎｏｉｓｅ−Ｉｍｍｕｎｅ  Ａｄａｐｔｉｖｅ−Ｇａｉｎ  Ｖｏｌｔａｇｅ−Ｃｏｎｔｒｏｌｌｅｄ  Ｏｓｃｉｌｌａｔｏｒ）」と題された論文に記載された先行技術のもうひとつの例、ＶＣＤＤＥ  ７１０を示す。ＶＣＤＤＥ  ７１０はいくつかの点を除きコンパレータ６１０と同様の構成をもつ。その相違点は、ＶＣＤＤＥ  ７１０ではダイオードクランプＰ５及びＰ６の代りにＮＭＯＳトランジスタＮ５及びＮ６がトランジスタＰ１及びＰ２に並列して接続され、それぞれのゲートが入力電圧ＩＮａ及びＩＮｂに接続されている。図６Ａを参照して上述したように、クロスカップリング負荷６２０は、正のフィードバックを生じ、従ってコモンモード発振を防止することが可能である。
【００１５】
図７ＢはＶＣＤＤＥの半回路７１０’を示すが、これは、入力電圧ＩＮａが高く、入力電圧ＩＮｂが低く、出力電圧ＯＵＴａが高く、出力電圧ＯＵＴｂが低いときの回路７１０に等価である。従って、トランジスタＮ２、Ｎ６及びＰ１は非導通で、トランジスタＮ１、Ｎ３、Ｎ５及びＰ２は導通である。高い入力電圧ＩＮａがトランジスタＮ５のゲートにかけられるので、トランジスタＮ５はダイオードと等価である。トランジスタＮ５及びＰ２は電流ミラーを形成しない、従ってトランジスタＮ５及びＰ２を流れる電流の関係はそれらのサイズに依存する。しかし、ＮＭＯＳ特性及びＰＭＯＳ特性はプロセスによって変化する。回路７１０は、トランジスタＮ５とトランジスタＰ２との間で非対称であるため、ＶＣＤＤＥは望ましくない入力ヒステリシス及び望ましくないコモンモード発振を生じることになる。
【００１６】
従って、電圧制御差動遅延素子が必要となり、これによりコモンモード発振及び入力ヒステリシスを共に信頼性よく防止できるのである。
【００１７】
【発明の実施の形態】
本発明は、コモンモード発振及び入力ヒステリシスを防止する差動遅延素子、その制作法並びに使用法を提供することにより従来のシステムにあった制限及び欠陥を解決する。本システムは、第１の電圧電源端子、第２の電圧電源端子、及び電流制御電圧端子を含む。本システムはさらに電流制御ＭＯＳトランジスタを有し、ここで該トランジスタのソースは第１の電圧電源端子に接続され、そのゲートは電流制御電圧端子に接続されている。また、一対のインバータが該電流制御ＭＯＳトランジスタに接続されている。各インバータは入力ＭＯＳトランジスタ及び負荷ＭＯＳトランジスタを有し、該入力ＭＯＳトランジスタのソースは電流制御トランジスタのドレーンに接続され、そのゲートはそれぞれの入力端子となり、また、該負荷ＭＯＳトランジスタのドレーンは該入力トランジスタのドレーンに接続され出力端子を形成し、そのソースは第２の電圧電源端子に接続されている。本システムはさらに、コモンモード発振を防止するため一対のクロスカップリング手段を含むが、各手段は、それぞれのインバータの負荷トランジスタのゲートと他のインバータの出力端子を接続し正のフィードバックを形成する。一対のＭＯＳダイオードが負荷トランジスタに接続され入力ヒステリシス特性を防止する。各ダイオードはそれに対応する負荷トランジスタのドレーンとソースの間に接続される。コモンモード発振及び入力ヒステリシスを共に防止するため、該ダイオードのチャンネルサイズと負荷トランジスタのチャンネルサイズとを実質的に等しくし，ダイオードと負荷トランジスタを対称にする。
【００１８】
一つの実施例では、電流制御トランジスタは電流ソーシングＰＭＯＳトランジスタで、負荷ＭＯＳトランジスタ及びＭＯＳダイオードトランジスタはＮＭＯＳトランジスタで、又入力ＭＯＳトランジスタはＰＭＯＳトランジスタである。他の実施例では、電流制御トランジスタは電流シンキングＮＭＯＳトランジスタで、負荷ＭＯＳトランジスタ及びＭＯＳダイオードトランジスタはＰＭＯＳトランジスタで、又入力ＭＯＳトランジスタはＮＭＯＳトランジスタである。該ＭＯＳダイオードのそれぞれはゲートをドレーンに接続したＭＯＳトランジスタからなり、そのチャンネルサイズを負荷トランジスタのチャンネルサイズに等しくし、対称的クロスカップリング負荷を形成する。
【００１９】
図８に、本発明のＰＭＯＳクロスカップリング負荷を用いた電圧制御差動遅延素子（ＶＣＤＤＥ）  ８１０のブロック図を示す。ＶＣＤＤＥ  ８１０には電流制御シンキングＮＭＯＳトランジスタＮ３が含まれ、そのドレーンは接地電圧電源ＶＳＳに接続され、そのゲートは入力電流制御端子に接続されている。電圧Ｖｉｎ＿ｎがトランジスタＮ３の制御端子に印加され該トランジスタを流れる電流、したがってＶＣＤＤＥ  ８１０を流れる電流及びＶＣＤＤＥ  の速度を制御する。
【００２０】
ＶＣＤＤＥ  ８１０はさらに一対のインバータ８２０及び８３０を含む。インバータ８２０は、電流制御トランジスタＮ３に接続したＮＭＯＳトランジスタＮ１、及びＮＭＯＳトランジスタＮ１と電圧電源ＶＤＤの間にあるＰＭＯＳトランジスタＰ１を含む。インバータ８３０は、電流制御トランジスタＮ３に接続したＮＭＯＳトランジスタＮ２、及びＮＭＯＳトランジスタＮ２と電圧電源ＶＤＤの間にあるＰＭＯＳトランジスタＰ２を含む。トランジスタＮ１及びＮ２は、それぞれの電流を制御する入力電圧ＩＮａ及びＩＮｂが入力されるゲート端子を持つ。トランジスタＰ１及びＰ２のゲートはクロスカップリング負荷８４０を用いて対称的にクロスカップリングされ、正のフィードバックを得、従ってコモンモード発振を防ぐ。さらに、ＶＣＤＤＥ  ８１０にはＰＭＯＳトランジスタＰ５及びＰ６が含まれるが、それぞれのゲートはそれぞれのドレーンに接続されてＭＯＳダイオードを形成している。またトランジスタＰ５及びＰ６はそれぞれＰ１及びＰ２と並列に接続され、トランジスタＰ１及びＰ２と電流ミラーを形成することにより動作中の電流を制御し、図６Ａ−６Ｃ及び図８Ｃを参照して述べたように入力ヒステリシス及びコモンモード発振を防いでいる。
【００２１】
ＩＰ５  ＜＜  ＩＰ２の場合は、回路８１０は大きなヒステリシスを持つがコモンモード発振は存在しない。ＩＰ５  ＜  ＩＰ２の場合は、回路８１０はヒステリシスを持つがコモンモード発振は存在しない。ＩＰ５  ＝  ＩＰ２の場合は、回路８１０にはヒステリシスもコモンモード発振も存在しない。ＩＰ５  ＞  ＩＰ２の場合は、回路８１０にはヒステリシスは存在しないがいくらかのコモンモード発振が出る。ＩＰ５  ＞＞  ＩＰ２の場合は、回路８１０にはヒステリシスは存在しないが大きなコモンモード発振が出る。ＶＣＤＤＥにおいては、コンパレータ６１０の場合と同様、利得はあまり重要ではない。従ってＩＰ５  ＝  ＩＰ２とするのが最適で、即ち、図８Ｃで示すように入力ヒステリシスを防ぐためトランジスタＰ５のサイズをトランジスタＰ２のサイズと同一にするのが好ましい。差動設計にはトランジスタＰ１のサイズをトランジスタＰ２のサイズと同じにするため、トランジスタＰ１、Ｐ２、Ｐ５及びＰ６はすべて同じサイズになる。
【００２２】
ＶＣＤＤＥ  ８１０がコモンモード発振をする場合、即ち、もし出力電圧ＯＵＴａが出力電圧ＯＵＴｂに等しくなる場合でも、クロスカップリングしたトランジスタＰ１及びＰ２の正のフィードバックによりＶＣＤＤＥは差動モードに自動的且つ強制的に戻される。例えば、もし雑音からの電圧変動のため出力電圧ＯＵＴａが出力電圧ＯＵＴｂに比べてわずかに小さくなると、トランジスタＰ１はトランジスタＰ２よりわずかに多くの電流を流し、このため出力電圧ＯＵＴｂはわずかに高くなる。出力電圧ＯＵＴｂがわずかに高くなると、トランジスタＰ２はわずかに小さな電流を流し、このため出力電圧ＯＵＴａがさらに低くなる。このプロセスは、出力電圧ＯＵＴａが論理低値になり出力電圧ＯＵＴｂが論理高値になるまで続く。
【００２３】
図８Ｂは、入力電圧ＩＮａが高く、入力電圧ＩＮｂが低く、出力電圧ＯＵＴａが高く、出力電圧ＯＵＴｂが低いときの回路８１０と等価のＶＣＤＤＥ  半回路８１０’を示す。従って、Ｐ１、Ｐ６及びＮ２は非伝導状態にあり、Ｐ２、Ｐ５、Ｎ１、Ｎ３は伝導状態にある。トランジスタＰ２及びＰ５は電流ミラーを形成するため、それらの電流はそれぞれのチャネルサイズに比例する。利得はあまり重要ではないため、コンパレータ６１０と同様電流ＩＰ５は電流ＩＰ２より大きい必要はない。従って、コモンモード発振及び入力ヒステリシスを共に防ぐ最適な方法は、トランジスタＰ２及びＰ５のサイズを等しくし、電流ＩＰ５と電流ＩＰ２を等しくすることである。それに加え、電流ＩＰ５及びＩＰ２は等しいので、ＶＣＤＤＥ  ８１０’の立ち上がり時間及び立下り時間が等しくなる。そのためシステムクロック（図示なし）を生成するためのクロック動作するフリップフロップ用いる必要がなく、従って、システムクロック速度及び効率を改良することができる。さらに、電流ＩＰ２及びＩＰ５はそれぞれ電流ＩＮ３に等しいので、立ち上がり時間及び立下り時間をＶｉｎ＿ｎで制御することができる。それ故、電圧制御信号Ｖｉｎ＿ｎはＶＣＤＤＥ  ８１０の速度を制御し、Ｖｉｎ＿ｎで制御される各速度に対し常に等しい立ち上がり時間及び立下り時間を与える。
【００２４】
図９Ａに、ＮＭＯＳクロスカップリング負荷９４０を用いた電圧制御差動遅延素子の回路ブロック図を示す。ＶＣＤＤＥ  ９１０には電流制御ソーシングＰＭＯＳトランジスタＰ３が含まれ、そのドレーンは電圧電源ＶＤＤに接続され、そのゲートは入力電流制御端子に接続されている。電圧Ｖｉｎ＿ｐが制御端子に印加され、トランジスタＰ３を流れる電流、したがってＶＣＤＤＥ  ９１０を流れる電流及びＶＣＤＤＥ  ９１０の速度を制御する。
【００２５】
ＶＣＤＤＥ  ９１０はさらに一対のインバータ９２０及び９３０を含む。インバータ９２０は、接地電圧電源ＶＳＳに接続したＮＭＯＳトランジスタＮ１、及びＮＭＯＳトランジスタＮ１と電流制御トランジスタＰ３の間にあるＰＭＯＳトランジスタＰ１を含む。インバータ９３０は、接地電圧電源ＶＳＳに接続したＮＭＯＳトランジスタＮ２、及びＮＭＯＳトランジスタＮ２と電流制御トランジスタＰ３の間にあるＰＭＯＳトランジスタＰ２を含む。トランジスタＰ１及びＰ２は、それぞれの電流を制御する入力電圧ＩＮａ及びＩＮｂが入力されるゲート端子を持つ。トランジスタＮ１及びＮ２のゲートはクロスカップリング負荷９４０を用いて対称的にクロスカップリングされ、正のフィードバックが得られ、従ってコモンモード発振を防ぐ。さらに、ＶＣＤＤＥ  ９１０にはＮＭＯＳトランジスタＮ５及びＮ６が含まれるが、それぞれのゲートはそれぞれのドレーンに接続されてＭＯＳダイオードを形成している。またトランジスタＮ５及びＮ６はそれぞれトランジスタＮ１及びＮ２と並列に接続され、図９Ｂに示すようにトランジスタＮ１及びＮ６で電流ミラーを形成することにより動作中の電流を制御し、図６Ａ−６Ｃ及び図８Ｃを参照して述べたように入力ヒステリシスを防いでいる。図８Ａを参照して説明したのと同じ理由でトランジスタＮ１、Ｎ２、Ｎ５及びＮ７は同一のサイズである。
【００２６】
ＶＣＤＤＥ  ９１０がコモンモード発振をする場合、即ち、もし出力電圧ＯＵＴａが出力電圧ＯＵＴｂに等しくなる場合でも、ＶＣＤＤＥ  ９１０は差動モードに自動的且つ強制的に戻される。図８Ａの例で説明したのと同じ条件を用いて、出力電圧ＯＵＴａが出力電圧ＯＵＴｂに比べてわずかに小さくなると、トランジスタＮ１はわずかに小さな電流を流し、このため出力電圧ＯＵＴｂはわずかに高くなる。出力電圧ＯＵＴｂがわずかに高くなると、トランジスタＮ２はわずかに大きな電流を流し、このため出力電圧ＯＵＴａがさらに低くなる。このプロセスは、出力電圧ＯＵＴａが論理低値になり出力電圧ＯＵＴｂが論理高値になるまで続く。
【００２７】
図９Ｂは、入力電圧ＩＮａが高く、入力電圧ＩＮｂが低く、出力電圧ＯＵＴａが高く、出力電圧ＯＵＴｂが低いときの回路９１０と等価のＶＣＤＤＥ  半回路９１０’を示す。従って、Ｎ２、Ｎ５及びＰ１は非伝導状態にあり、Ｎ１、Ｎ６、Ｐ２、Ｐ３は伝導状態にある。トランジスタＮ１及びＮ６は電流ミラーを形成するため、それらのトランジスタを流れる電流はそれぞれのチャネルサイズに比例する。利得はあまり重要ではないため、電流ＩＮ６は電流ＩＮ１より大きい必要はない。従って、コモンモード発振及び入力ヒステリシスを共に防ぐ最適な方法は、トランジスタＮ１及びＮ６のサイズを等しくし、電流ＩＮ１と電流ＩＮ６を等しくすることである。同様にして、ＶＣＤＤＥ  ９１０の立ち上がり時間及び立下り時間は等しく、ＩＰ３従ってＶｉｎ＿ｐで制御が可能である。
【００２８】
図８ＡのＰＭＯＳ  ＶＣＤＤＥ  ８１０における出力電圧ＯＵＴａ／  ＯＵＴｂの振れは接地電圧ＶＳＳからおおよそ接地電圧ＶＳＳプラスＮＭＯＳ閾値ＶＴｎであり、図９ＡのＮＭＯＳ  ＶＣＤＤＥ  ９１０における出力電圧ＯＵＴａ／  ＯＵＴｂの振れは電源電圧ＶＤＤからおおよそ電源電圧ＶＤＤマイナスＰＭＯＳ閾値ＶＴｐである。接地電圧ＶＳＳは電源電圧ＶＤＤより雑音が少なくより安定であるため、図９ＡのＮＭＯＳ  ＶＣＤＤＥ  ９１０は図８ＡのＰＭＯＳ  ＶＣＤＤＥ  ８１０よりもジッターが少なくより好ましい。
【００２９】
本発明は、図８Ａ、８Ｂ、９Ａ及び９Ｂを参照して説明した電圧制御差動遅延素子の製造法及び使用法も含んでいる。図１０は、ＶＣＤＤＥ  ８１０又はＶＣＤＤＥ  ９１０の好ましい製造法１０００の工程を示したフローチャートである。これは、電流シンキングＮＭＯＳトランジスタ又は電流ソーシングＰＭＯＳトランジスタのどちらかである電流制御用ＭＯＳトランジスタを形成する工程１０１０から始まる。工程１０２０では一対の入力トランジスタが形成される。電流制御用トランジスタがＰＭＯＳトランジスタの場合、入力トランジスタもまたＰＭＯＳトランジスタである。また電流制御用トランジスタがＮＭＯＳトランジスタの場合、入力トランジスタもまたＮＭＯＳトランジスタである。工程１０３０では入力トランジスタのソースは電流制御用ＭＯＳトランジスタのドレーンに電気的に接続される。
【００３０】
工程１０４０で、それぞれ特殊なチャネルサイズをもつ一対の負荷トランジスタが形成される。電流制御用ＭＯＳトランジスタがＮＭＯＳトランジスタの場合、負荷トランジスタはＰＭＯＳトランジスタである。逆に電流制御用ＭＯＳトランジスタがＰＭＯＳトランジスタの場合、負荷トランジスタはＮＭＯＳトランジスタである。工程１０５０では負荷トランジスタのドレーンは入力トランジスタのドレーンに電気的に接続される。工程１０６０では、負荷トランジスタのチャネルサイズと実質的に同じチャネルサイズをもつ一対のダイオードが形成され、工程１０７０では該ダイオードの各々が対応する負荷トランジスタと並列に接続される。該ダイオードはソースとドレーンを接続したトランジスタを用いて形成してもよい。工程１０８０では各々の負荷トランジスタのゲートは他の負荷トランジスタのドレーンに電気的に接続されクロスカップリング接続を形成する。製造法１０００はこれで終了する。
【００３１】
図１１は、ＶＣＤＤＥ  ８１０又はＶＣＤＤＥ  ９１０の好ましい使用法１１００のステップを示したフローチャートである。使用法１１００は、電流シンキングＮＭＯＳトランジスタ又は電流ソーシングＰＭＯＳトランジスタのどちらかである電流制御用ＭＯＳトランジスタを提供するステップ１０１０から始まる。ステップ１１２０では一対の入力トランジスタが提供され、それぞれの入力トランジスタのソースは電流制御用ＭＯＳトランジスタのドレーンに接続される。図１０を参照して述べたように、電流制御用トランジスタがＰＭＯＳトランジスタの場合、入力トランジスタもまたＰＭＯＳトランジスタである。また電流制御用トランジスタがＮＭＯＳトランジスタの場合、入力トランジスタもまたＮＭＯＳトランジスタである。
【００３２】
ステップ１１３０では一対の負荷トランジスタが提供されるが、各々の負荷トランジスタのゲートは他のトランジスタのドレーンに接続され、各々の負荷トランジスタのドレーンは対応する入力トランジスタのドレーンに接続される。前と同様、電流制御用ＭＯＳトランジスタがＮＭＯＳトランジスタの場合、負荷トランジスタはＰＭＯＳトランジスタである。逆に電流制御用ＭＯＳトランジスタがＰＭＯＳトランジスタの場合、負荷トランジスタはＮＭＯＳトランジスタである。ステップ１１４０では、負荷トランジスタのチャネルサイズと実質的に同じチャネルサイズをもつ一対のダイオードが提供され、該ダイオードの各々は対応する負荷トランジスタと並列に接続される。ステップ１１５０では、負荷トランジスタの各ゲートを他のトランジスタのドレーンに電気的に接続することによりクロスカップリング接続が提供される。
【００３３】
ステップ１１６０では差動入力信号が入力トランジスタのゲートに印加される。ステップ１１７０では差動信号が負荷トランジスタのドレーンで出力される。ステップ１１５０で与えられたクロスカップリング接続のため、コモンモード発振が防止される。またステップ１１４０で与えられた負荷トランジスタと同一のトランジスタサイズをもつ一対のダイオードのため、入力ヒステリシス特性もまた防止される。
【００３４】
本発明の好ましい実施例に関する上記の説明は例としてのみ挙げられているのであって、上述した実施例の他の変化も本発明に含まれている。ここで述べたＶＣＤＤＥはＶＣＯへの応用に対して述べられたが、他の回路にも用いることが可能である。本発明の成分は特定用途向けＩＣ  （ＡＳＩＣ）を用いて、又は従来の成分及び回路を結び合わせたネットワークを用いて実現してもよい。ここで述べた実施例は理解し易くするように述べられたものであって、すべてを含んだものでも限定しているものでもない。前述の教示に照らせれば多くの変化及び修正が可能であろう。それ故本システムは以下の特許請求の範囲によってのみ制限されるのである。
【図面の簡単な説明】
【図１】位相同期ループのブロック図である。
【図２】図１の電圧制御発振器のブロック図である。
【図３】従来の電圧制御差動遅延素子の回路図である。
【図４】従来の電圧制御差動遅延素子の回路図である。
【図５】従来の電圧制御差動遅延素子の回路図である。
【図６】（Ａ）：従来のコンパレータの回路図である。（Ｂ）：選択された電圧を用いた図６（Ａ）のコンパレータの等価半回路である。（Ｃ）：ヒステリシス特性を示す図である。
【図７】（Ａ）：従来の電圧制御差動遅延素子の回路図である。（Ｂ）：選択された電圧を用いた図７（Ａ）の電圧制御差動遅延素子の等価半回路である。
【図８】（Ａ）：本発明のＰＭＯＳクロスカップリング負荷を用いた電圧制御差動遅延素子の回路図である。（Ｂ）：図８（Ａ）に示した本発明の電圧制御差動遅延素子の等価半回路である。（Ｃ）：  非ヒステリシス特性を示す図である。
【図９】（Ａ）：本発明のＮＭＯＳクロスカップリング負荷を用いた電圧制御差動遅延素子の回路図である。（Ｂ）：図９（Ａ）に示した本発明の電圧制御差動遅延素子の等価半回路である。
【図１０】本発明のＶＣＤＤＥの製作方法の工程を示すフロー図である。
【図１１】本発明のＶＣＤＤＥの使用方法のステップを示すフロー図である。
【符号の説明】
入力信号
１１０：  位相検出器
１５０：  位相誤差信号
１２０：  ループフィルタ
１６０：  制御電圧信号
１３０：  電圧制御発振器
出力信号
１０１０：  電流制御ＭＯＳトランジスタの形成
１０２０：  一対の入力トランジスタの形成
１０３０：  それらのソースを電流制御ＭＯＳトランジスタのドレーンに接続
１０４０：  一対の負荷トランジスタの形成
１０５０：  負荷トランジスタを入力トランジスタに接続
１０６０：  負荷トランジスタと同一のトランジスタサイズをもつ一対のダイオードの形成
１０７０：  各ダイオードをそれに対応する負荷トランジスタと並列に接続
１０８０：  負荷トランジスタ間にクロスカップリング接続を形成
１１１０：  電流制御ＭＯＳトランジスタの提供
１１２０：  電流制御ＭＯＳトランジスタに接続した一対の入力トランジスタの提供
１１３０：  入力トランジスタに接続した一対の負荷トランジスタの提供
１１４０：  負荷トランジスタと同一のトランジスタサイズをもつ一対のダイオードの提供及び各ダイオードとそれに対応する負荷トランジスタとの並列接続
１１５０：  負荷トランジスタ間にクロスカップリング接続を提供
１１６０：  一対の入力トランジスタの間に差動入力信号の印加
１１７０：  差動出力信号の取り出し
【図１】
0003747578.tif 000002
【図２】
0003747578.tif 000003
【図３】
0003747578.tif 000004
【図４】
0003747578.tif 000005
【図５】
0003747578.tif 000006
【図６】
0003747578.tif 000007
【図７】
0003747578.tif 000008
【図８】
0003747578.tif 000009
【図９】
0003747578.tif 000010
【図１０】
0003747578.tif 000011
【図１１】
0003747578.tif 000012