(57)【特許請求の範囲】
【請求項１】
ＳＯＩ基板の絶縁層（１）の上のボディシリコン層（２）に形成されるバイポーラトランジスタであって、このボディシリコン層（２）は最高でも１μｍの厚さを有し、このバイポーラトランジスタはこのボディシリコン層（２）に関して縦方向上下に第一の導電形にドープされたコレクタ領域（２２）と、これと反対の第二の導電形にドープされたベース領域（２１）と、第一の導電形にドープされたエミッタ領域（８）とを備え、コレクタ、ベース及びエミッタのための接触部（１７、１８、１９）が設けられ、これらの接触部はそれぞれこのコレクタ領域（２２）、ベース領域（２１）及びエミッタ領域（８）と電気的に接続され、このコレクタ領域（２２）はこのベース領域（２１）と反対の側において前記絶縁層（１）によって区切られており、かつこのコレクタ領域（２２）は、ベース領域（２１）と絶縁層（１）との間の部分において、バイポーラトランジスタの所定の動作のために必要な電位を印加したとき、コレクタ領域（２２）の前記部分の電荷キャリアが完全に欠乏するよう、コレクタ領域の厚さの２乗とドープ濃度の積が最高でも８×１０6ｃｍ-1となるように低くドープされていることを特徴とするバイポーラトランジスタ。
【請求項２】
コレクタ領域（２２）のドープ濃度は、このコレクタ領域（２２）が外部電位が印加されていないとき電荷キャリアが完全に欠乏する程度に低いことを特徴とする請求項１記載のバイポーラトランジスタ。
【請求項３】
接触部をそれぞれコレクタ領域（２２）、ベース領域（２１）及びエミッタ領域（８）に導電接続する端子領域（９、１０、１１、１２、５）が設けられ、ベース及びコレクタのための端子領域（９、１０、１１、１２）はそれぞれ、接触部（１７、１８）を備えた高ドープ領域（１０、１２）と、この接触部とベース領域又はコレクタ領域との間の低ドープ接合領域（９、１１）とを含むことを特徴とする請求項１又は２記載のバイポーラトランジスタ。
【請求項４】
ボディシリコン層（２）に集積された少なくとも１つのＭＯＳＦＥＴを備えることを特徴とする請求項１乃至３の１つに記載のバイポーラトランジスタ。
【請求項５】
ボディシリコン層（２）に集積された少なくとも２つの互いに相補型のＭＯＳＦＥＴを備えることを特徴とする請求項１乃至３の１つに記載のバイポーラトランジスタ。
【請求項６】
ボディシリコン層（２）に少なくとももう１つの集積されかつ相補型のバイポーラトランジスタを備えることを特徴とする請求項１乃至５の１つに記載のバイポーラトランジスタ。
【請求項７】
ボディシリコン層（２）の厚さが最高でも０．４μｍであることを特徴とする請求項１乃至６の１つに記載のバイポーラトランジスタ。
【請求項８】
ボディシリコン層（２）の厚さが最高でも０．２μｍであることを特徴とする請求項１乃至６の１つに記載のバイポーラトランジスタ。
【請求項９】
第一の工程においてＳＯＩ基板（１）のボディシリコン層（２）内にバイポーラトランジスタのための所定の領域がその周囲を電気的に絶縁され、
第二の工程においてマスク技術を使用してドーパントの注入が行われ、コレクタ領域（２２）とベース領域（２１）とが形成され、この際このコレクタ領域（２２）は、ベース領域（２１）と絶縁層（１）との間の部分において、バイポーラトランジスタの所定の動作のために必要な電位を印加したとき、コレクタ領域（２２）の前記部分の電荷キャリアが完全に欠乏するよう、コレクタ領域の厚さの２乗とドープ濃度の積が最高でも８×１０6ｃｍ-1となるように低くドープされ、
第三の工程において誘電体膜（３）が設けられ、この誘電体膜がベース領域のためにドープされた領域の一部が解放されるように構成され、
第四の工程においてエミッタの端子領域（５）のための所定のポリシリコン層が設けられかつ構造化され、
第五の工程において順次注入用マスク（７、１３）が設けられかつ除去され、この注入用マスク（７、１３）を使用してドーパントの注入が行われ、端子領域（５、１０、１３）が形成され、その際このポリシリコン層内に形成されるエミッタ端子領域に対するドープ濃度が、その後の熱処理工程でポリシリコン層からベース領域のためにドープされた領域に拡散するドーパントが所定のエミッタ領域（８）を形成するように設定され、
第六の工程において接触部（１７、１８、１９）が端子領域に取りつけられることを特徴とする請求項１乃至８の１つに記載のバイポーラトランジスタの製造方法。
【請求項１０】
第三の工程と第四の工程との間に、第三の工程で誘電体膜が除去された領域におけるコレクタ領域（２２）のドープ濃度を変えるためにポデスト注入が行われることを特徴とする請求項９記載の方法。
【請求項１１】
第一の工程において１つのＭＯＳＦＥＴのための所定の各領域がその周囲を電気的に絶縁され、それぞれゲートのためのチャネル領域が作られ、
第三の工程において誘電体膜が酸化膜（３）としてＭＯＳＦＥＴのゲート酸化物のための所定の厚さに設けられ、
第四の工程においてポリシリコン層が、１つのＭＯＳＦＥＴのための所定の各領域において所定のゲート電極の寸法を持つように構造化され、
第五の工程においてソース及びドレイン領域及びゲート電極のドーピングが１つのＭＯＳＦＥＴのための所定の各領域に作られ、
第六の工程において各ＭＯＳＦＥＴのソース、ドレイン及びゲートの電気的接続のための接触部が作られる
ことを特徴とする請求項４又は５の１つに記載のバイポーラトランジスタを製造するための請求項９又は１０記載の方法。
【請求項１２】
第四の工程と第五の工程との間にポリシリコン層の周縁部にスペーサが設けられ、
第五の工程においてイオン注入を行った後スペーサが除去され、さらに低ドープされる接合領域を作るための同一導電形のためのイオン注入が行われる
ことを特徴とする請求項９乃至１１の１つに記載の方法。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、ＳＯＩ基板上に形成されるバイポーラトランジスタ及びその製造方法に関する。
【０００２】
【従来の技術】
ＣＢｉＭＯＳプロセスは次の能動デバイス、即ちｎｐｎバイポーラトランジスタ、ｐｎｐバイポーラトランジスタ、ｎＭＯＳトランジスタやｐＭＯＳトランジスタを同時に製造するのに利用される。相補型ＢｉＣＭＯＳ（ＣＢｉＭＯＳ）プロセスの実現は、次の２つの要件、即ち第一に、ＣＢｉＭＯＳプロセスが純粋のＣＭＯＳプロセスより著しく複雑即ち高価であってはならないこと、第二に、デバイスは非常に良い動作特性（パーフォーマンス）を持つものでなければならないこと、という要件を同時に満たすことに成功したときに、大きな技術的及び経済的な利点を生ずる。
【０００３】
バルクシリコンからなる通常の基板もしくは厚膜ＳＯＩ基板（シリコン有効層、いわゆるボディシリコン、厚さ１μｍ以上）に上述の４つの異なるトランジスタ型を実現する際バイポーラトランジスタは縦型に構成される。パーフォーマンスを高くしたい場合は勿論プロセス費用が非常に高くなる。膜厚が０．２μｍ以下のボディシリコンを備えた薄膜ＳＯＩ基板にはＣＢｉＭＯＳプロセスは遥に簡単に実現される。公知の方法においては全てＭＯＳＦＥＴのようなバイポーラトランジスタは横型に構成されている。両トランジスタ型の構造は非常に似ている。従って製造方法の複雑性は比較的低い。このようプロセスコンセプトは例えば刊行物ＩＥＤＭ９２、４５３〜４５６頁（１９９２年）のパルケ（S. Parke）他の論文「相補型横型ＢＪＴを備えた多方面のＳＯＩＢｉＣＭＯＳ技術（A versatile, SOI BiCMOS Technology）」に記載されている。さらに、例えば刊行物ＩＥＤＭ９３、７５〜７８頁（１９９３年）のデッカー（R. Dekkar ）他の論文のように、原理的に完全なＣＢｉＭＯＳプロセスに拡張される、薄膜ボディシリコン上の相補型バイポーラプロセス用コンセプトも公知である。しかしながら、バイポーラトランジスタの横型構造は、その縦型構造に比較してその動作特性を著しく悪化させる幾つかの根本的な欠点がある。即ちエミッタとコレクタとの間の比較的狭いベース領域の電気的接続はトランジスタの長側面を介してのみ行うことができ、そのためベース抵抗が高くなる。十分なベース抵抗を得るためにはトランジスタはエミッタ長を短く構成されかつ並列接続されなければならない。これにより所要面積が増大する。また横型トランジスタの有効エミッタ面が小さいのでこの構成の電流発生率は非常に小さい。十分な電流を得るためには複数個のトランジスタを並列接続する必要があり、このことはまた所要面積を著しく増大させる。ＣＭＯＳプロセスに対する互換性のためポリシリコンエミッタの使用を諦めて、その出費を小さくしようとすると、トランジスタの電流増幅率の調整がポリエミッタ効果の欠落のため困難になる。
【０００４】
【発明が解決しようとする課題】
この発明の課題は、プロセスの実行が極めて簡単であるにもかかわらず上述の全ての欠点が回避され、かつ最良の動作特性（高パーフォーマンス）が保証されるようなＳＯＩ基板のＣＭＯＳ互換性バイポーラトランジスタを提供することにある。
【０００５】
【課題を解決するための手段】
この課題は、請求項１に記載の特徴を備えたトランジスタにより解決される。その他の構成、特にその製造方法はそれ以下の請求項に記載されている。
【０００６】
【実施例】
この発明によるバイポーラトランジスタは縦型でありかつ横型を指向した全プロセスと互換可能に構想されている。以下にこの発明によるトランジスタとその製造方法とを図１乃至６に基づき説明する。
【０００７】
図１乃至４はそれぞれこの発明によるデバイスの幾つかの製造工程を実施した後の中間的な構造状態を示し、図５はこの発明によるデバイスの一実施例の断面図を、図６はデバイスの平面をその構造を規定する境界とともに示す。
【０００８】
この発明によるデバイスにおいてＳＯＩ基板の薄膜ボディシリコン層には上下に重なり合ってコレクタ領域とベース領域とがイオン注入により形成されている。ベース領域にはエミッタ領域が、好ましくはその上に設けられかつドープされたポリシリコン層からのドーパントの拡散により作られている。電気的接続のためにそれぞれ接続されるべき層の導電形で横方向にドープされた領域が存在する。電気的接続は上面側から行われる。以下にこのデバイスの構造をその製造方法を参照して詳しく説明する。
【０００９】
例えばシリコンからなる基体の上に、例えば酸化物からなる絶縁層１とその上の薄膜結晶シリコン層２（図１）とが設けられたＳＯＩ基板から出発する。薄膜シリコン層２は例えば約０．２μｍ厚で、以下ボディシリコン層と称する。この層厚は同一のＳＯＩ基板の上に複数のＣＭＯＳトランジスタを作るのに適している。このために先ず個々のトランジスタのために予定されている領域が相互に絶縁され、必要ならばＭＯＳＦＥＴのチャネル領域を形成するため基礎ドープが行われる。個々のトランジスタのために予定されている領域の絶縁は例えばＬＯＣＯＳ、即ちシリコン層の局所的に限定された酸化によって或いはメサエッチによって行われる。ここに記載される例ではメサ形に作られたバイポーラトランジスタに限定される。同一基板に複数のＭＯＳＦＥＴを作ることとは関係なくボディシリコン層２の厚さはこの発明によるバイポーラトランジスタの合目的的な実施例では最高でも０．６μｍである。特殊な要件に応じてボディシリコン層２の厚さは最高でもたった０．４μｍ或いは０．２μｍに過ぎない。しかしバイポーラトランジスタは１μｍ厚のシリコン層でも実現される。
【００１０】
半導体デバイスの製造の際に、特にシリコンのＣＭＯＳプロセスにおいて通常行われるようなマスク技術を使用して、バイポーラトランジスタのために予定されている領域にイオン注入が行われ、コレクタ領域２２及びその上にベース領域２１が形成される。注入されるドーパントはその場合それぞれ所定の導電形符号に応じて選ばれる。図には例としてｎｐｎトランジスタの製造例が記載されている。ここに説明する方法の本質的な利点は、この方法がＣＢｉＣＭＯＳプロセスとして使用可能であること、それ故特にこれにより同一のＳＯＩ基板に相補型のｐｎｐトランジスタも作れることにある。この相補型トランジスタのコレクタ及びベース領域のイオン注入のためにはそれに応じて別のマスクが用意されなければならない。最も下側のドープ領域は以下コレクタ領域と称される。しかし基本的にはトランジスタの最も下側のドープ領域はまたエミッタ領域として設けられることも或いはまた回路においてエミッタ領域として使用されることもある。
【００１１】
次に図２のように酸化膜３が全面に設けられる。この酸化膜３は複数のＭＯＳＦＥＴを同時に作る場合にはゲート酸化膜として使われ、その場合そのために適した厚さに形成される。場合によってはポリシリコン薄膜４（いわゆるスプリットポリ）がこの酸化膜３の上に形成される。エミッタが作られる領域では酸化膜３はベース領域２１の表面部分が完全に除去され、その結果このベース領域２１の表面は露出され、残った酸化膜３は、例えば図２に示されるように、この露出領域の周りを取り囲むことになる。酸化膜３を部分的に取り除くために適用されるマスク技術は酸化膜３に対して直接適用するのではなく、その上に形成されたポリシリコン薄膜４に対して行うのがよい。というのは、ＣＢｉＣＭＯＳプロセスに適用する場合ゲート酸化膜に直接マスク技術を適用するとＭＯＳＦＥＴの特性に悪影響を与えるからである。原理的には酸化膜３はこの発明によるバイポーラトランジスタにおいては全く省略することもできる。
【００１２】
この製造工程の後選択的にコレクタ領域２２のドーピング濃度はいわゆるポデスト注入によって高められたり或いは低められたりする。このイオン注入は酸化膜３の開口部分において行われる。同時にｎｐｎ及びｐｎｐトランジスタが作られる場合には、このそれぞれのポデスト注入のために付加的なマスク技術が必要である。続いてポリシリコン膜５が形成される。この膜は必要な場合にはＭＯＳＦＥＴにおけるゲート電極のポリシリコンをも形成する。このポリシリコン膜５はバイポーラトランジスタの良好な実施例に属し、この場合エミッタ端子層を形成する。このポリシリコン膜はベース領域２１の酸化膜３を取り除いて露出された部分をも覆う。このポリシリコン膜５を構造化した後図２に示されたスペーサ６がポリシリコン膜５の周縁部に形成される。このスペーサは例えば酸化物とすることができ、予め全面にわたって設けられた酸化膜の異方性エッチバックによって作られる。或いはまたポリシリコン膜５の周縁部に全面にわたって設けられた膜の垂直部分をスペーサとして機能させることもできる。なお「スペーサ」という呼び方は、この明細中において全面にわたる層のこのような垂直部分に対しても一般化して使用される。
【００１３】
その後順次レジストマスクの塗布及び除去が行われる。これらのマスクはそれぞれ一方の導電形のためのドーパントの注入に使用される。図３に示される第一の注入用マスク７はこの実施例ではｎ導電形のために予定された領域を解放する。即ちこのｎｐｎトランジスタの場合、ポリシリコン膜５のエミッタのために予定された領域及びコレクタ領域２２の端子領域を形成するために予定された横方向の領域はマスクされない。ｐｎｐトランジスタが作られる場合には、この注入用マスク７はｐｎｐトランジスタにおいて相補型領域を覆い、ベースの端子領域を形成するために予定された領域を解放する。反対の導電形の注入のためには、それぞれ相補型領域を解放する図４に示す注入用マスク１３が設けられる。ｎ形及びｐ形ドープの順序は基本的には任意である。図３に応じたここに示す実施例では先ずｎ導電形に対する注入が行われる。その場合エミッタの端子領域をも形成するポリシリコン層５はｎ+ 導電形にドープされる。これに続く熱処理工程でドーパントはポリシリコン層５からベース領域に拡散し、その結果図５に示すエミッタ領域８が形成される。さらにスペーサにより制限されてコレクタ領域のためのｎ+ 導電形に高ドープされた端子領域１０が作られる。その場合スペーサはマスク７によって覆われていない領域において、その下側にある酸化膜３の部分とともに例えばウェットケミカルにエッチ除去され、同一の導電形のための新たな注入が行われ、低ドープの接合領域９がコレクタ領域とそのために用意された端子領域１０との間に形成される。ＭＯＳＦＥＴのために予定された領域には同時に当該接合領域がゲートとＬＤＤ（軽度ドープのドレイン）として形成されるドレインとの間に作られる。しかし原理的にはスペーサ６及び接合領域の形成を省略することも可能である。
【００１４】
マスク７を除去した後、反対符号の導電形のためのドーパントを注入するのに使われる相補型マスク１３が設けられる。これによりこの実施例ではｐ形導電性に高ドープされたベース領域の端子領域１２が作られる（図４）。スペーサの露出部分及びその下にある酸化膜３の部分を除去した後さらにイオン注入が行われ、それに応じて低ドープされた接合領域１１を端子領域１２とベース領域との間に形成する。同時に相補型ＭＯＳＦＥＴのためのＬＤＤを作ることができる。このＬＤＤを備えたＭＯＳＦＥＴの構造は原理的には公知であるので、ここでは図について説明しない。ポリシリコン層５とベース層２１との間の、即ち完成したデバイスのエミッタ領域とこれに付設する端子領域との間の境界面はこの実施例では約０．８μｍ×０．８μｍの大きさである。
【００１５】
デバイスとして完成させるためにはさらに電気接続端子が取りつけられなければならない。その場合別のスペーサ１４が、図５に示されるように、ポリシリコン層５の周縁部に作られる。このスペーサ１４は、例えば先ず全面にわたって設けられかつ異方性エッチバックにより作られる酸化物（例えばＳｉＯ2 ）である。その後このスペーサ１４を間隔片として使用して窒化物の膜１５が端子領域の表面に（例えばシリコンと反応して低抵抗のＴｉＳｉ2 を形成するチタンをスパッタする、いわゆるサリサイドプロセスにより）設けられる。全表面が例えば誘電体１６で平坦化された後、電気接続のためのスルーホールがその中にエッチングにより形成され、このホールに金属が満たされる。その結果コレクタ、ベース及びエミッタの電気接続のための接触部１７、１８、１９が形成される。第一の金属化面がその後表面に被膜される。これは図５では端子面２０或いは導電路で示されている。
【００１６】
図６にはデバイスの構造に対して標準的な周縁部がバイポーラトランジスタの平面図において示されている。その場合破線は表面には出ていない外形形状を表す。それぞれ１つの点と１つのダッシュで表した一点鎖線は使用されたマスクの開口の外形周縁を示す。図６においては第一の金属化面の端子面２０の周縁部が平面図で示されている。接触部１７、１８、１９はここでは簡略化されて正方形断面で表されているが、隠れた輪郭として示されている。拡散により形成されたエミッタ領域８、ポリシリコン層５及びボディシリコン層２により形成されたメサの側面の周縁も同様に隠れた輪郭として表されている。端子領域の注入のために使用されたマスク７、１３はそれぞれ一点鎖線で表されている。これらの順次設けられるマスクによってそれぞれ覆われる領域は互いに相接することも或いは重なり合うようにすることもできる。エミッタ接触部１９はエミッタ領域８の全表面を覆い、さらには側面に接する酸化膜３の酸化物を越えて覆うようにすることもできる。この酸化膜３はエミッタ領域８の輪郭とポリシリコン層５の輪郭との間においてポリシリコン層５の下側にある。図示を簡略化した各個別の端子面２０の代わりに接触部１７、１８、１９の上に導電路の部分を設けることもできる。
【００１７】
有利な実施例ではコレクタ領域２２はベース領域２１と絶縁層１との間に低ドープされた部分を備え、トランジスタの所定の動作に必要な電位を印加したときコレクタ領域２２が実質的に完全にその電荷キャリアが欠乏するようにすることもできる。外部電位を印加しない状態において既にコレクタ領域２２を完全に電荷キャリア欠乏とすることは、コレクタ領域２２の厚さの２乗とドープ濃度の積が最高でも８・１０6 ｃｍ-1であるときに達成される。このような実施例においてはボディシリコン層２の僅少な厚さがＣＭＯＳプロセスの枠内における実施例とは無関係に一定の役割を果たす。
【００１８】
上述したバイポーラトランジスタの製造方法は複数のＣＭＯＳＦＥＴの製造と完全に互換可能である。純粋なＣＭＯＳプロセスに対してこの相補型ＣＢｉＣＭＯＳプロセスにおいては３つのフォト技術、即ちそれぞれｎｐｎ及びｐｎｐトランジスタごとに別々に行われるコレクタ及びベースの注入のためのマスクと、ゲート酸化膜においてエミッタのために予定されている領域の開口のためのマスクとにおいて余分な費用がかかる。しかし横型のバイポーラトランジスタを備えた文献により公知のＣＢｉＣＭＯＳプロセスとは異なりフォトマスク工程は僅かしか必要としない。ＣＭＯＳ互換可能な横型のバイポーラトランジスタとは異なりこの発明による縦横型バイポーラトランジスタは特に次のような基本的な利点を持つ。
【００１９】
即ちベースへの電気的接続リードがトランジスタの広幅面における層構造に対して横方向に導かれるので、ベース抵抗が非常に小さい。エミッタ面が比較的大きいので大きな電流を取り出すことができる。
【００２０】
ここに説明した特に好ましい実施例においてはエミッタのために別のポリシリコン層があるので、このポリシリコンからのエミッタ領域への拡散によってポリエミッタ効果を利用してその目的に合わせて電流増幅率がドーパントの濃度勾配にほとんど無関係に設定される。
【００２１】
さらにこの発明によるバイポーラトランジスタは優れた動作特性、特に高い限界周波数並びに高いアーリー電圧に対してベース幅が短いという特性を持つ。このバイポーラトランジスタのベース幅は縦型の層構造のためイオン注入により、公知の高パーフオーマンスバイポーラデバイスの場合のように正確に設定される。これに属する技術はこの発明によるデバイスにおいては制約なしに利用可能である。
【００２２】
アナログ用のためにバイポーラトランジスタのアーリー電圧が高いことは望ましい。この電圧は、阻止電圧を印加したとき空間電荷帯域が大きな距離にわたって延びることのできる緩やかにドープされ比較的幅広いコレクタ領域でもって初めて達成される。これはこの発明によるトランジスタのコンセプトにおいては長い横型に配置されたコレクタ間隙によって保証される。このコレクタ間隙はトランジスタのその都度の設計による要求に応じてその目的に合わせて設定される。全体のコレクタ領域２２のドーピング及び場合によってはエミッタ領域の下側のコレクタの付加的なポデスト注入によりこのデバイスは高いアーリー電圧或いは高い電流発生に関して最適化される。この発明によるデバイスはそれ故同時に製造を著しく簡略化できるにもかかわらず特に良好なパーフォーマンスを可能とする。
【図面の簡単な説明】
【図１】この発明によるデバイスの製造工程の中間状態を示す断面図。
【図２】図１に示す状態からさらに進んだ製造工程の状態を示す断面図。
【図３】図２に示す状態からさらに進んだ製造工程の状態を示す断面図。
【図４】図３に示す状態からさらに進んだ製造工程の状態を示す断面図。
【図５】この発明によるデバイスの一実施例の断面図。
【図６】この発明によるデバイスの構造を規定する限界を示した平面図。
【符号の説明】
１          絶縁層
２          ボディシリコン層
３          酸化膜
５          エミッタ端子領域
７          マスク
８          エミッタ領域
１０        コレクタ端子領域
１２        ベース端子領域
１７        コレクタ接触部
１８        ベース接触部
１９        エミッタ接触部
２１        ベース領域
２２        コレクタ領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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