(57)【特許請求の範囲】
【請求項１】
比較的低いオン抵抗および比較的高いブレイクダウン電圧を示すハイパワーＭＯＳ型電界効果トレンチトランジスタデバイスが、
ａ）第１および第２の対向する半導体表面を有する半導体材料のウエハであって、該半導体材料のウエハが、第１導電型の基板（８）と、該基板上の第１導電型の比較的低くドープされた領域（６）とを含み、
複数の狭いトレンチが、該ウエハ内に垂直に形成され、該第１の半導体表面から該比較的低くドープされた領域中に延び、該トレンチは間隔をあけて分離された複数の半導体メサを形成するように横切り、
それぞれの該メサは、第２側面に対向する第１側面と、第４側面に対向する第３側面と、該比較的低くドープされた領域の一部と、それぞれのメサの該比較的低くドープされた領域上の、第１導電型の２つの対向する高くドープされた領域（２）と該第１導電型の２つの対向する高くドープされた領域に挟まれた第２導電型の領域（１６）とを含み、
該第１導電型の高くドープされた領域の一方が、該第１側面に隣接しかつ該第１側面に沿って延び、該第１導電型の高くドープされた領域の他の一方が、該第２側面に隣接しかつ該第２側面に沿って延び、
該第１導電型の高くドープされた領域と該第２導電型の領域が、該第３側面および該第４側面に隣接するように配置された該半導体材料のウエハと、
ｂ）該トレンチ中に、該第１導電型の高くドープされた領域の一部から、ゲート絶縁材料の層により間隔をあけて配置されたゲート電極（１０）と、
ｃ）該第１導電型の高くドープされた領域と該第２導電型の領域とに電気的に接続されたソース電極（１２）と、
ｄ）該基板に電気的に接続されたドレイン電極（１４）とを含み、
該第２導電型の領域（１６）は、該ゲート電極手段に該デバイスをターンオフさせる電圧が供給された場合にその間に深い空乏領域を形成し、該デバイスの順方向阻止性能を供給するための該ゲート間の、該第１導電型の比較的低くドープされた領域の一部の中の、第２導電型のキャリアのためのドレインを形成するハイパワーＭＯＳ型電界効果トレンチトランジスタデバイス。
【請求項２】
上記デバイスをターンオフさせるために、上記電圧が上記ゲート電極に供給された場合、上記ゲート間の、上記第１導電型の比較的低くドープされた領域の一部の中で形成された第１導電型のキャリアが、ゲート空乏と接合空乏により、該ゲート電極手段の間の、該第１導電型の比較的低くドープされた領域から涸渇し、該デバイスの順方向阻止性能を更に大きくする請求項１のデバイス。
【請求項３】
上記第１導電型の高くドープされた領域と、上記第２導電型の領域とが、同じ厚みである請求項１のデバイス。
【請求項４】
上記第１導電型の高くドープされた領域が、上記第２導電型の領域より厚い請求項１のデバイス。
【請求項５】
上記第２導電型の領域が、上記第１導電型の高くドープされた領域より厚い請求項１のデバイス。
【請求項６】
上記第１導電型がＮ型であり、上記第２導電型がＰ型である請求項１のデバイス。
【請求項７】
上記第１側面と上記第２側面とが平行であり、上記第３側面と上記第４側面とが平行であり、そして該第１側面と該第２側面が、該第３側面と該第４側面とを横切る請求項１のデバイス。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ハイパワーＭＯＳＦＥＴおよび、特にトレンチＭＯＳゲート構造を採用した低いオン抵抗のハイパワーＭＯＳ型電界効果トレンチトランジスタに関する。
【０００２】
【従来の技術】
半導体装置の取り扱い性能の活用には、セル記録密度を最大にすることが、本質的である。経験的にも解析的にも、デバイス物理の限界は、一般にＤＭＯＳとして知られている、セルフアライン、ダブル拡散により形成される表面チャネルを用いたＭＯＳＦＥＴのように、セル記録密度の進歩に限定されることは明らかである。
【０００３】
セル記録密度の改良が、標準的なＤＭＯＳ構造よりむしろトレンチＭＯＳゲート構造の利用により達成することができる。トレンチゲート構造におけるＪＦＥＴピンチング効果の欠如も、ＤＭＯＳ構造に比較して、低いオン状態の抵抗となるために重要である。低いオン抵抗は、特にＭＯＳＦＥＴが、例えば自動車用エレクトロニクスのような低周波パワーエレクトロニクス仕様に用いられる場合に重要である。
【０００４】
従来のトレンチ・パワーＭＯＳＦＥＴを図１に示す。デバイスは、Ｎ+ソース領域２、Ｐベースまたはチャネル領域４、Ｎ-領域６およびＮ+領域８を含む。ポリシリコンゲート１０はＰベース４の両側のトレンチに形成され、それゆえに薄い酸化領域１１により分離される。デバイスの上部表面上のソース電極１２は、ソース領域２を覆う。デバイスの下部表面上のドレイン電極１４はＮ+領域８を覆う。
【０００５】
【発明が解決しようとする課題】
図１のデバイスの動作は、以下の通りである。ソース電極１２に対し、ドレイン電極１４を正にし、正の電位をゲート１０に印加した場合、電流がデバイスを通って、上部へ流れる。ゲート１０の正のポテンシャルは、Ｐベース４を反転させ、そこにｎ−チャネルを形成し、電流がドレインからソースに流れることを可能にする。図１のトレンチパワーＭＯＳＦＥＴが、セル記録密度の点で、ＤＭＯＳより十分優れている一方、構造にＰベースを含むことで、ｐ−チャネルが反転した場合、チャネル抵抗となり、オン抵抗の一因となり望ましくない。加えて、図１に示す従来のトレンチ・パワーＭＯＳＦＥＴは、寄生Ｐ−Ｎ接合を有し、同期整流中の問題となっていた。
【０００６】
エンハンスメント構造のトレンチ・パワーＭＯＳＦＥＴを図２に示すが、同様の部分は、同様の引用番号で示される。Ｂ．Ｂａｌｉｇａにより、ＩＥＥＥ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅ  ＬｅｔｔｅｒｓのＶｏｌ．１３、Ｎｏ．８、Ａｕｇｕｓｔ  １９９２の４２７−２９頁に”Ｔｈｅ  Ａｃｃｕｍｕｌａｔｉｏｎ−Ｍｏｄｅ  Ｆｉｅｌｄ−Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ：Ａ  Ｎｅｗ  Ｕｌｔｒａｌｏｗ  Ｏｎ−Ｒｅｓｉｓｔａｎｃｅ  ＭＯＳＦＥＴ”として表されたこのデバイスは、Ｐベース領域を含まず、それゆえにソースとドレイン領域の間にＰ−Ｎ接合を有しない。図１に示すデプレッション型トレンチ・パワーＭＯＳＦＥＴと異なり、図２のデバイスでは、電流伝導はトレンチサイドウォールに沿って形成された蓄積層の表面に沿って起こり、結果として大変低いオン抵抗となる。加えて、図２のデバイスでは、１×１０14ｃｍ-3より低くドーピングされたドリフト領域が用いることができ、一方、図１のトレンチ・パワーＭＯＳＦＥＴには、最適ドリフト領域ドーピングとして２×１０16ｃｍ-3が必要とされる。更に、図２の構造は、好都合に、寄生Ｐ−Ｎ接合を含まない。図２のデバイスをオフにするために、Ｎ-領域６のを反転させるためにゲート１０に電位が供給される。しかし、図２のデバイスでは、ＭＯＳゲートによる空乏層幅はＮ-ドリフト領域中のホールの反転領域の形成により限定される。これは、デバイスの順方向阻止性能を限定する。
【０００７】
【課題を解決するための手段】
本発明は、従来技術の上述の欠陥を克服する独特の構造を有するトレンチ・パワーＭＯＳＦＥＴについてである。
好都合に、本発明は、図２のトレンチ・パワーＭＯＳＦＥＴのようにＰベース領域を持たず、これによりＰ−Ｎ接合も無い。このように、本発明のトレンチ・パワーＭＯＳＦＥＴは、第１および第２（例えば上と下）の反対側の半導体表面を有する半導体材料のウエハ内に形成され、該半導体材料のウエハは第１の導電型の比較的低ドープ領域、好ましくはＮ-を含み、複数の一定間隔の狭いトレンチがウエハに垂直に、ウエハの上面から少なくとも上部半導体表面からトレンチの間に配置されたＮ-領域の部分に延びて形成される。ポリシリコンゲートは、トレンチの間に配置され、ゲート絶縁材料によって間にはさまれたＮ-領域の部分から一定の間隔を保っている。第１の導電型、例えばＮ+の第１の比較的高いドーピング領域は、上部半導体表面およびＮ-領域の間に近接して配置される。
【０００８】
しかしながら、本発明は、第１の具体例では、ウエハに形成され、例えばソース領域のような、上部Ｎ+領域に近接し、少なくとも部分的には同一の広がりを持つＰ+の介在物により、図２の従来技術のデバイスを改良するものである。デバイスをオフにするための負のゲート電圧の印加により、付加されたＰ+領域は、Ｎ-領域で形成された正孔のドレインを形成する。このように、正孔が形成されるやいなや、これらは、トレンチｐ−チャネルＭＯＳＦＥＴの電場により、Ｐ+領域に掃き出される。この効果を以後、”深い空乏”と呼ぶ。
深い空乏は、電子の流れに対するポテンシャル障壁を形成し、デバイスの順方向阻止性能を大幅に改良することにより、トレンチＭＯＳゲートの間のＮ-領域を大変有効にピンチオフする。図２の従来技術構造と異なり、ＭＯＳゲートによる空乏層幅は、正孔の反転層の形成により限定されない。このことは、本発明の構造のトレンチ・ゲートが、より間隔を置いて配置でき、ブレイクダウン電圧を改良し、リーク電流を減少させ、製造を簡単にする。
正電圧をゲートに印加したオン状態において、電流伝導は、従来技術の図２のデバイスのように、主に、トレンチ側のシリコン表面に形成された蓄積層を通ってなされる。電子の有効移動度は蓄積層において、反転層より高いので、本発明のデバイスのオン抵抗は、図２の従来技術のデバイスのように、従来のトレンチ・パワーＭＯＳＦＥＴより、さらに低くなる。
【０００９】
本発明の第２の具体例では、Ｐ+拡散はゲートの間のＮ+領域の中央に形成される。Ｐ+拡散は、Ｐ+拡散と、負電位をゲートに印加したＭＯＳゲート（例えば、ＪＦＥＴ動作）の間のＮ-領域の部分のピンチオフを引き起こす。
発明の他の具体例では、Ｐ+領域は、デバイスの上表面にＮ+ソースから間をあけて形成され（第１の具体例のように）、更にゲートの間のＮ+領域内の中央に（発明の第２の具体例のように）形成される。
本発明は、更に好ましくは、下部半導体表面とＮ-領域（ＭＯＳＦＥＴの具体例において）の間に、近接したＮ+領域を含み、またはデバイスの下部半導体表面とＮ-領域の間に、近接したＰ+領域を含むものであり、それゆえに、（例えばＩＧＢＴの具体例のように）トレンチＭＯＳＦＥＴとともに、直列のＰＮダイオードからなる構造を形成する。
好都合に、発明の全ての具体例は、シリコンの表面上に互いに間隔をおいた円形のトレンチが、セル状の幾何学状態を満たすことができる。加えて、全ての具体例において、Ｎ-領域とゲートの重複は、デバイスのブレイクダウン電圧またはオン抵抗性能を最適化するために変化させることができる。
本発明は、また、水平伝導構造で供給されても良い。かかる場合、ゲートは、トレンチ内よりむしろＮ-拡散領域上のデバイス上部表面上に配置される。
本発明の他の特徴および利点は、伴った図に言及する以下の本発明の説明から明らかに成るだろう。
【００１０】
【発明の実施の形態】
本発明の新しいトレンチ・パワーＭＯＳＦＥＴの第１の具体例を図３に示す。その中に示されたように、本発明は図２の従来技術と似た構造を有するが、加えて、ウエハ内に、ウエハの（ソース領域１２により覆われた）上部表面から延びてＮ+ソース領域２に近接して形成されたＰ+領域１６を含む。
図３に示したように、負電圧がゲート１０に印加され、デバイスがオフの場合（順方向阻止状態）、トレンチｐ−チャネルＭＯＳＦＥＴにより、好都合に、Ｐ+領域１６が、Ｎ-領域６に形成された正孔を掃き出す”ドレイン”として働き、ゲート電極１０が”ゲート”、Ｎ-領域６が（ゲートにより反転された）”チャネル”、Ｎ-領域６の反転により形成されたホールが”ソース”となる。Ｐ+領域１６は、このように、正孔にとってドレインとして動作し、結果として以下の利点を有する。
【００１１】
第１に、Ｐ+ドレイン領域１６は、デバイスがオフ状態の場合、正孔の反転領域の形成を防ぎ、これにより、従来技術の図２のデバイスの性能の第１の限界、即ち、ゲートに隣接した空乏層の深さの限界を克服できる。このように、本発明のＰ+ドレイン領域１６は、オフ状態でのゲートに隣接した増加した空乏層（”深い空乏”）を引き起こす。これは、オフ状態のソース１２とドレイン１４の間の電子の流れに対する電位障壁を増加し、減少したリーク電流、より高いブレイクダウン電圧を導く。
【００１２】
第２に、本発明における正孔の反転層の排除は、図２のデバイスを含むＶＬＳＩデバイスの重要なリーク・メカニズムである、バンドからバンドへのトンネル・リーク電流を排除する。
【００１３】
図３に示した、本発明の具体例は、以下の表に示したパラメータによりシミュレートしたものである。
【表１】
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前述のパラメータを用いたシミュレーションの結果では、６０Ｖ以上の順方向阻止電圧を示した。オン抵抗ＲONは、０．０７６ｍΩ−ｃｍ2であることが見出だされ、これは従来のトレンチ・パワーＭＯＳＦＥＴのオン抵抗より十分低い。完全にゲートで制御される特性と、０．８Ｖのしきい値電圧が得られた。いろいろのオン抵抗成分を用いたＲONの理論的計算は、これらの結果と良く一致する。
ここで図４について言及すると、本発明の第２の具体例が示されるが、ここでは、Ｐ+領域１８が、ウエハの上部表面からＮ+ソース領域の中央を通って、Ｎ-ドリフト領域６に拡散される。図５（ｂ）に、中央のＰ+領域１８がＮ+領域８までずっと延びた、図５（ａ）の代わりの構造を示す。
図６および７には、図３および４のそれぞれ具体例に対応する、代わりの構造を示す。これらは、より浅いＮ-ドリフト領域６を有し、これにより、より低いオン抵抗のみならず、より低いブレイクダウン電圧となる。図８および９には、再び図３および４のそれぞれに対応する、図６および７の具体例よりむしろ浅いＮ-ドリフト領域６を有する、他の代わりの具体例を示す。図８および９の具体例は、より低いオン抵抗を有し、比較的低いブレイクダウン電圧ゆえに、低電圧用途に用いられる。
【００１４】
好都合に、本発明は、セル状のトポロジーに供給することができる。例えば、図１７（ａ）および１７（ｂ）は、図３の具体例のマルチ・セルの断面図および上面図をそれぞれ示す。代わりに、好ましくは、各ユニット・セルは多角形の形状で供給されることができる。図１０、１１および１２に、図３、４および５のそれぞれの具体例のための好ましい６角形のセル構造の上面図を示す。
図１３−１５に、Ｎ+領域８がＰ+領域２０により置き換えられた発明の他の具体例を示す。このように、図１３に示すように、従来技術図２の構造は、トレンチ・トランジスタと直列にＰＮ接合を形成するように改良することができ、これにより、ＩＧＢＴデバイスを作製できる。同様に、図１４および１５に、図３および４の具体例にそれぞれ対応するＩＧＢＴ構造を示す。
図示しないが、図５に示される発明の結合された具体例でも、同様に、ＩＧＢＴ構造を供給することができる。同様に、ＩＧＢＴ構造は、（図１０−１２に対応して）セル状のトポロジーで、そして／または、より低電圧動作におけるオン抵抗を改良するために、図６−９に示すように、より浅いＮ-ドリフト領域６を有した状態でも、満たされることができる。
【００１５】
図１６（ａ）（ｂ）に、デバイスがＰ+基板２２上に形成された、発明の水平伝導の具体例を示す。オン状態において、電流は、Ｎ+ドレイン領域２４から、Ｎ-ドリフト領域２６を通って、Ｎ+ソ−ス領域２８に流れる。図３の、垂直伝導の具体例と一致するように、Ｐ+ドレイン領域３０が、半導体ウエハ上に、Ｎ+ソース領域２８に隣接する場所に、上部表面からウエハ内に延びて形成される。ＭＯＳゲート３２は、Ｎ-ドリフト領域２６にかぶさる。
ＭＯＳゲート３２に、負電圧を印加した状態では、Ｐ+領域３０は、Ｎ-ドリフト領域２６で形成された正孔のためのドレインを形成する。このように、ふたたび、正孔が形成されるやいなや、正孔は電場により、縦型ｐ−チャネルＭＯＳＦＥＴにより、Ｐ+領域３０に掃き出され、結果としてＮ-ドリフト領域２６の”深い空乏”となる。
明らかに、本発明の多くの他の態様が可能である。例えば、前に述べた全ての具体例において、領域のドーピング極性をおよび印加電圧を逆にすることができ、これにより、電流も逆方向に流れる。
【００１６】
このように、本発明は、特別な具体例と関連して述べられてきたが、多くの他の態様や改良や他の使用が、技術の中の熟練においてそれらが明らかになる。それゆえに、本発明はここでの特別な発表によってではなく、添付された請求項により、限定されることが好ましい。
【図面の簡単な説明】
【図１】  従来技術のデプレッション型トレンチ・パワーＭＯＳＦＥＴの構造を示す。
【図２】  従来技術のエンハンスメント型トレンチ・パワーＭＯＳＦＥＴの構造を示す。
【図３】  エンハンスメント型デバイスの上部表面から延びた、加えられたＰ+ドレイン領域を有する本発明の第１の具体例である。
【図４】  Ｎ+ソ−ス領域の中央を通って、トレンチゲートの間のＮ-ドリフト領域の中へ、ウエハの上部表面から拡散されたＰ+領域を有する本発明の第２の具体例を示す。
【図５】  図３および図４のＰ+領域が供給された、発明の組み合わされた具体例を示す。；図５（ｂ）は、Ｎ+ドレイン領域にまでずっと延びた中央のＰ+領域を有する図５（ａ）の代わりの構造を示す。
【図６】  図３の具体例に対応する他の構造を示す。これらは、浅いＮ-ドリフト領域を有し、それゆえに低オン抵抗のみならず低ブレイクダウン電圧をも有する。
【図７】  図４の具体例に対応する他の構造を示す。これらは、浅いＮ-ドリフト領域を有し、それゆえに低オン抵抗のみならず低ブレイクダウン電圧をも有する。
【図８】  図６の具体例より、いっそう浅いＮ-ドリフト領域を有する、図３の具体例に再度対応する、他の代わりの構造を示す。
【図９】  図７の具体例より、いっそう浅いＮ-ドリフト領域を有する、図４の具体例に再度対応する、他の代わりの構造を示す。
【図１０】  図３の具体例の、好ましい６角形セル構造の上面図を示す。
【図１１】  図４の具体例の、好ましい６角形セル構造の上面図を示す。
【図１２】  図５の具体例の、好ましい６角形セル構造の上面図を示す。
【図１３】  デバイス下部表面において、Ｎ+領域がＰ+領域により置き換えられた発明のＩＧＢＴ具体例を示す。
【図１４】  デバイス下部表面において、Ｎ+領域がＰ+領域により置き換えられた発明のＩＧＢＴ具体例を示す。
【図１５】  デバイス下部表面において、Ｎ+領域がＰ+領域により置き換えられた発明のＩＧＢＴ具体例を示す。
【図１６】  （ａ）（ｂ）は、本発明の水平伝導の具体例を示す。
【図１７】  図１７（ａ）は、本発明の第１の具体例の複数のセルの断面図を示す。；図１７（ｂ）は、本発明の第１の具体例の複数セルの上面図を示す
【符号の説明】
２  Ｎ+ソース領域、４  Ｐベースまたはチャネル領域、６  Ｎ-領域、８  Ｎ+領域、１０  ポリシリコンゲート、１１  薄い酸化領域、１２  ソース電極、１４  ドレイン電極、１６  Ｐ+ドレイン領域、１８  Ｐ+領域、２０  Ｐ+領域、２２  Ｐ+基板、２４  Ｎ+ドレイン領域、２６  Ｎ-ドリフト領域、２８  Ｎ+ソ−ス領域、３０  Ｐ+ドレイン領域、３２  ＭＯＳゲート。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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