(57)【特許請求の範囲】
【請求項１】
一導電型半導体層に設けた逆角錐状の溝内に禁制帯幅の大きな半導体層及び禁制帯幅の小さな半導体層を交互に積層させた多層膜からなる量子素子構造を形成すると共に、前記一導電型半導体層と前記多層膜を構成する一導電型の最上層との間に、一導電型がｎ型の場合には、前記一導電型半導体層を相対的に正に、且つ、前記一導電型の最上層が相対的に負になるように、また、一導電型がｐ型の場合には、前記一導電型半導体層を相対的に負に、且つ、前記一導電型の最上層が相対的に正になるように電界を印加することによって、前記溝の底部における禁制帯幅の小さな半導体層を量子箱状態にすることを特徴とする量子半導体装置。
【請求項２】
上記多層膜が、少なくとも一層の禁制帯幅が大きく且つキャリアのトンネルを阻止する厚さのキャリア供給層を含んでいることを特徴とする請求項１記載の量子半導体装置。
【請求項３】
上記キャリア供給層が、二重障壁構造を構成する２層のバリア層の内の一方を兼ねることを特徴とする請求項２記載の量子半導体装置。
【請求項４】
上記一導電型半導体層が、閃亜鉛鉱型結晶構造を有する｛１１１｝面を主面とする半導体層であり、上記逆角錐状の溝が、その側壁面部が｛１１１｝面からなる逆正三角錐状の溝であることを特徴とする請求項１乃至３のいずれか１項に記載の量子半導体装置。
【請求項５】
上記一導電型半導体層がダイヤモンド型結晶構造を有する｛１００｝面を主面とする半導体層であり、上記逆角錐状の溝が、その側壁面部が｛１１１｝面からなる逆正四角錐状の溝であることを特徴とする請求項１乃至３のいずれか１項に記載の量子半導体装置。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は量子半導体装置に関するものであり、特に、ＩｎＰ或いはＧａＡｓ等の閃亜鉛鉱型結晶構造を有する半導体の｛１１１｝面方位の基板に設けた逆正三角錐状の溝、或いは、Ｓｉ等のダイヤモンド型結晶構造を有する半導体の｛１００｝面方位の基板に設けた逆正四角錐状の溝を利用して形成した量子サイズ効果素子等の量子半導体装置に関するものである。
【０００２】
【従来の技術】
現在の電子デバイスの主流はシリコンを基本としたデバイス群であるが、近年、シリコンデバイスの限界を越える次世紀用の電子デバイスや光デバイスの動作原理として、量子箱（３次元量子井戸）、量子細線（２次元量子井戸）、或いは、量子井戸（１次元量子井戸）等を用いることにより、従来観測されなかった物理現象に基づく新物性や新機能を利用して、これまでにない新しい素子を開発しようとする機運が高まっており、特に、ＧａＡｓやＩｎＰ等のIII-Ｖ族化合物半導体の分野で研究が盛んである。
【０００３】
また、従来の電子デバイスの主流であるシリコンを基本としたデバイスにおいても、クーロンブロッケイド現象等の量子効果を利用したＳＥＴ（ＳｉｎｇｌｅＥｌｅｃｔｒｏｎ  Ｔｒａｎｓｉｓｔｏｒ）等の単一電子素子等が提案されている。
【０００４】
しかし、上記の研究は観念上の研究がほとんどであり、量子サイズ効果を具体化するための量子箱等の微細な構造を均一に且つ高密度で製造するための現実的方法に欠けている問題がある。
【０００５】
例えば、１次元の量子井戸（以下、本明細書において単に量子井戸と言う）構造の様に、数１０Åの厚さの層を多層に堆積させた超格子構造のデバイスは比較的確実に製造可能であり、これを、細線化して２次元的に電子を閉じ込めて電子の自由度を１にした量子細線を形成したり、ドット化して３次元的に電子を閉じ込めて電子の自由度を０にした量子箱を形成するために、フォトリソグラフィー技術或いは電子線リソグラフィー技術を用いることが提案されている。（例えば、Ｐ．Ｍ．Ｐｅｔｒｏｆｆ  ｅｔ  ａｌ．，Ａｐｐｌｉｅｄ  ＰｈｙｓｉｃｓＬｅｔｔｅｒｓ，ｖｏｌ．４１，１９８２，ｐｐ．６３５〜６３８、及び、Ｈ．Ｔｅｍｋｉｎ  ｅｔ  ａｌ．，Ａｐｐｌｉｅｄ  Ｐｈｙｓｉｃｓ  Ｌｅｔｔｅｒｓ，ｖｏｌ．５０，１９８７，ｐｐ．４１３〜４１５参照。）
【０００６】
しかし、この場合には、量子素子構造の作製部分に直接フォトリソグラフィー工程を施すために、加工ダメージやコンタミネーション（汚染）が発生し、電気的特性および光学的特性の良好な素子を形成することができなかった。
【０００７】
この様な、加工ダメージ等の問題を解決するものとして、微細な量子素子構造を結晶成長によって形成することが提案されており、例えば、単結晶半導体基板上にＳｉＯ2 等の絶縁物層を形成し、フォトリソグラフィー技術等によって絶縁物層を微細形状にパターニングしたのち、この絶縁物パターンを利用して、ＭＯＶＰＥ法（有機金属気相成長法）等の結晶成長法によって半導体層を選択的に成長させて量子細線や量子箱を作製することが提案されている。（例えば、Ｈ．Ａｓａｉ  ｅｔ  ａｌ．，Ａｐｐｌｉｅｄ  Ｐｈｙｓｉｃｓ  Ｌｅｔｔｅｒｓ，ｖｏｌ．５１，１９８７，ｐｐ．１５１８〜１５２０、及び、Ｔ．Ｆｕｋｕｉ  ｅｔ  ａｌ．，Ａｐｐｌｉｅｄ  Ｐｈｙｓｉｃｓ  Ｌｅｔｔｅｒｓ，ｖｏｌ．５８，１９９１，ｐｐ．２０１８〜２０２０参照。）
【０００８】
また、別の提案としては、単結晶半導体基板をフォトリソグラフィー技術によって加工し、その表面にＭＢＥ法（分子線エピタキシャル成長法）やＭＯＶＰＥ法を用いて半導体層を成長させて量子細線や量子箱を作成することも提案されており、例えば、ＧａＡｓやＩｎＰ等のIII-Ｖ族化合物半導体の（００１）面の基板にＳｉＯ2 マスクを用いてＶ溝を形成し、次いで、半導体層をエピタキシャル成長させることによって量子細線を形成することも提案されている。（例えば、Ｅ．Ｋａｐｏｎ  ｅｔ  ａｌ．，Ａｐｐｌｉｅｄ  Ｐｈｙｓｉｃｓ  Ｌｅｔｔｅｒｓ，ｖｏｌ．５０，１９８７，ｐｐ．３４７〜３４９参照。）
【０００９】
さらに、別の提案としては、ＭＢＥ法やＭＯＶＰＥ法を用いて形成した変調ドープヘテロ接合構造によって良質な２次元電子ガス（或いは、正孔ガス）を発生させ、この変調ドープヘテロ接合構造上に部分的にゲートを設け、ゲートのバイアス条件を選んで２次元電子ガス（或いは、正孔ガス）の分布を局在化することで、量子細線或いは量子箱を形成することも提案されている。（例えば、Ｋ．Ｙ．Ｌｅｅ  ｅｔ  ａｌ．，Ｊ．Ｖａｃ．Ｓｃｉ．Ｔｅｃｈｎｏｌ．，Ｂ６，１９８８，ｐｐ．１８５６〜１８６０、及び、Ｄ．Ｗｅｉｓｓ  ｅｔ  ａｌ．，Ａｐｐｌｉｅｄ  Ｐｈｙｓｉｃｓ  Ｌｅｔｔｅｒｓ，ｖｏｌ．５８，１９９１，ｐｐ．２９６０〜２９６２参照）
【００１０】
しかし、これらの提案は、具体的にどの様な方法で細線化するか或いはドット化するかについて、ほとんど実用レベルに至っていないのが実情であった。
そこで、本発明者等はこのような欠点を改善して量子箱等の量子素子構造を形成するための一つの簡単で且つ具体的方法を提案（特願平６−９２５７６号、特願平７−４９５３４号、及び、特願平７−３３２６８号）している。
【００１１】
この第１の提案（特願平６−９２５７６号）は、ＧａＡｓ等の閃亜鉛鉱型結晶構造を有する半導体基板の｛１１１｝Ｂ面、即ち、Ｖ族原子が安定である｛１１１｝面上に円形等の所定形状の開口部を有するマスクを設け、このマスクを利用して異方性のウェット・エッチングを施すことにより、半導体基板にその底面がマスクの開口部に外接する逆正三角錐状の溝を形成し、この溝内にＭＯＶＰＥ法等の気相成長法を用いてバリア層となる禁制帯幅の大きな半導体層とウエル層となる禁制帯幅が小さな半導体層を交互に成長させることによって、溝の底部に量子箱等の量子素子構造を形成するものである。
【００１２】
そして、この方法を用いることによって、従来の提案に比べて比較的簡単な方法によって、極めて良質の量子素子構造を形成することが可能になる。
なお、この場合に、｛１１１｝Ａ面の基板を用いて同様な工程を採用しても、良好な溝が形成することができなかった。
【００１３】
次に、第２の提案（特願平７−４９５３４号）は、ＧａＡｓ等の閃亜鉛鉱型結晶構造を有する半導体基板の｛１１１｝Ａ面、即ち、III 族原子が安定である｛１１１｝面上に円形等の所定形状の開口部を有するマスクを設け、このマスクを利用して異方性ドライ・エッチングを施すことにより、半導体基板にその底面がマスクの開口部に外接する逆正三角錐状の溝を形成し、この溝内にＭＯＶＰＥ法等の気相成長法を用いてバリア層となる禁制帯幅の大きな半導体層とウエル層となる禁制帯幅が小さな半導体層を交互に成長させることによって、溝の底部に量子箱等の量子素子構造を形成するものである。
【００１４】
そして、この方法を用いることによって、量子箱等の量子素子構造を大気に晒すことなく、連続した工程で確実に且つ再現性良く作製することができる利点があり、極めて良質の量子素子構造を形成することが可能になる。
【００１５】
次に、第３の提案（特願平７−３３２６８号）は、シリコン等のダイヤモンド型の結晶構造を有する｛１００｝面の半導体基板上に、円形又は正方形の開口部を有するマスクを設け、前記マスクを利用して｛１１１｝面のエッチング速度が他の結晶面のエッチング速度に比べて小さくなる異方性ウェット・エッチングを行うことによって、溝の底面が小さくとも前記マスクの開口部に外接する大きさの逆正四角錐状の溝を形成し、この溝内に減圧化学気相法（ＬＰＣＶＤ法）等の気相成長法を用いてバリア層となる禁制帯幅の大きな半導体層とウエル層となる禁制帯幅が小さな半導体層を交互に成長させることによって、溝の底部に量子箱等の量子素子構造を形成するものである。
【００１６】
そして、この方法を用いることによって、シリコンを基本としたデバイスにおいても、極めて良質の量子素子構造を形成することが可能になる。
【００１７】
【発明が解決しようとする課題】
しかしながら、第１乃至第３の提案は、溝自体はフォトリソグラフィー技術の限界と無関係に形成できるものであるが、量子箱構造自体は溝の形状及び堆積膜の厚さ、即ち、幾何学的寸法によって規定されるため、量子箱の微細化には限界があった。
【００１８】
したがって、本発明は、幾何学的寸法によって規定される大きさ以下の実効的なキャリア閉じ込め寸法を有する量子箱を実現することを目的とする。
【００１９】
【課題を解決するための手段】
図１は本発明の原理的構成の説明図であり、その内の本発明の量子半導体装置の原理的構成の断面図である図１（ａ）を参照して本発明の課題を解決するための手段を説明する。
【００２０】
図１（ａ）参照
本発明は、量子半導体装置において、一導電型半導体層１に設けた逆角錐状の溝２内に禁制帯幅の大きな半導体層（バリア層）３，５及び禁制帯幅の小さな半導体層（ウエル層）４を交互に積層させた多層膜からなる量子素子構造を形成すると共に、一導電型半導体層１と多層膜を構成する一導電型の最上層（一導電型コンタクト層）６との間に、一導電型がｎ型の場合には、一導電型半導体層１を相対的に正に、且つ、一導電型の最上層６が相対的に負になるように、また、一導電型がｐ型の場合には、一導電型半導体層１を相対的に負に、且つ、一導電型の最上層６が相対的に正になるように電界を印加することによって、溝の底部における禁制帯幅の小さな半導体層４を量子箱状態にすることを特徴とする。
【００２１】
また、本発明は、量子半導体装置において、量子素子構造を構成する多層膜が、少なくとも一層の禁制帯幅が大きく且つキャリアのトンネルを阻止する厚さのキャリア供給層を含んでいることを特徴とする。
【００２２】
また、本発明は、量子半導体装置において、多層膜を構成するキャリア供給層が、二重障壁構造を構成する２層のバリア層の内の一方を兼ねることを特徴とする。
【００２３】
また、本発明は、量子半導体装置において、一導電型半導体層が閃亜鉛鉱型結晶構造を有する｛１１１｝面を主面とする半導体層であり、逆角錐状の溝がその側壁面部が｛１１１｝面からなる逆正三角錐状の溝であることを特徴とする。
【００２４】
また、本発明は、量子半導体装置において、一導電型半導体層がダイヤモンド型結晶構造を有する｛１００｝面を主面とする半導体層であり、逆角錐状の溝がその側壁面部が｛１１１｝面からなる逆正四角錐状の溝であることを特徴とする。
【００２５】
【作用】
本発明においては、一導電型半導体層１のエッチング速度の面方位依存性を利用して量子素子構造を形成すると共に、一導電型半導体層１と多層膜を構成する一導電型の最上層６との間に電界を印加することにより、溝の底部において局所的にポテンシャル・バリアを制御することができ、したがって、幾何学的寸法によって規定される大きさ以下の実効的なキャリア閉じ込め寸法を有する量子箱を実現することができる。
【００２６】
この様子を、図１（ａ）乃至図１（ｃ）を参照して説明する。
なお、図１（ｂ）は図１（ａ）に示す本発明の量子半導体装置の積層方向における無バイアス状態の伝導帯側のバンドダイヤグラムを示し、また、図１（ｃ）はバイアスした場合のバンドダイヤグラムを示すものであり、各図におけるＡ及びＡ’を結ぶ一点鎖線は同じ部分を表示するものである。
【００２７】
図１（ａ）に示すようにＡ−Ａ’に沿ったバリア層３，５及びウエル層４の厚さが略一定の量子井戸構造においては、量子井戸的な閉じ込めのポテンシャルエネルギーは場所によって均一であるという考え方と、ヘテロ接合の一部に曲率が生じた場合、即ち、ウエル層４中の電子と正孔とに対するポテンシャルエネルギーが逆角錐状の溝２の頂点の底部付近において極小になるという考え方があり、ポテンシャルエネルギーの理論計算はなされているものの、何方が正しいかは現在のところ明らかではない。（例えば、Ｍ．Ｉｋｅｇａｍｉ  ｅｔ  ａｌ．，Ｓｕｒｆ．Ｓｃｉ．，ｖｏｌ．２６３，１９９２，ｐｐ．１９３〜１９８参照）
【００２８】
図１（ｂ）参照
即ち、無バイアス状態においては、バリア層３，５の間にウエル層４が挟まれた通常のトンネルバリア構造になっており、無バイアス状態においても、ウエル層４中の電子或いは正孔に対してＡ−Ａ’方向に溝の先端を極小とした３次元的なエネルギーバリアが存在している可能性もあるが、エネルギーバリアの絶対値が非常に小さく図の一点鎖線Ａ−Ａ’に沿って閉じ込め機構が存在しない可能性もある。
【００２９】
図１（ｃ）参照
この量子半導体装置の一導電型半導体層１を相対的に正にバイアスし、且つ、一導電型コンタクト層６を相対的に負にバイアスすると、溝の幾何学的形状のために曲率半径の小さな溝２の底部近傍の電界が強くなり、その部分の電子に対するポテンシャルが図のように極小になる。
【００３０】
したがって、溝２の底部におけるウエル層４内の電子は量子箱状態になっているものと考えられ、この量子箱は、製造工程における加工限界の下限を越えた微小構造の量子箱となるので、より微細な量子箱トンネルダイオードや単一電子共鳴トンネリング素子として応用できる。
なお、導電型を逆にすれば、正孔についても同様に成り立つものである。
【００３１】
したがって、前記の２つの考え方のいずれが正しくとも、量子半導体装置の一導電型半導体層１を相対的に正にバイアスし、且つ、一導電型コンタクト層６を相対的に負にバイアスすることにより幾何学寸法限界を越えた微小量子箱動作が可能になる。
【００３２】
また、本発明は、量子素子構造を構成する多層膜の少なくとも一層を禁制帯幅が大きく、且つ、キャリアのトンネルを阻止する厚さの半導体層からなるキャリア供給層とすることによって、溝の底部に位置する禁制帯幅の小さな半導体層の尖頭部にキャリアを閉じ込めることができ、印加する電位を変えることによって量子箱中の電子の数を制御することができる。
【００３３】
また、本発明は、多層膜を構成するキャリア供給層が、二重障壁構造を構成する２層のバリア層の内の一方を兼ねるようにすることによって、キャリアの閉じ込めをより確実にする。
【００３４】
また、本発明は、一導電型半導体層として閃亜鉛鉱型結晶構造を有する｛１１１｝面の半導体層を用いることによって、異方性エッチングによりその側壁面部が｛１１１｝面からなる逆正三角錐状の溝を通常のフォトリソグラフィーの精度と無関係に形成することができ、したがって、量子素子構造の精度が高まる。
【００３５】
また、本発明は、一導電型半導体層としてダイヤモンド型結晶構造を有する｛１００｝面の半導体層を用いることによって、シリコン系半導体においても異方性エッチングによりその側壁面部が｛１１１｝面からなる逆正四角錐状の溝を通常のフォトリソグラフィーの精度と無関係に形成することができ、したがって、量子素子構造の精度が高まる。
【００３６】
【実施例】
まず、本発明の第１の実施例であるＧａＡｓ系量子半導体装置の製造工程を、図２及び図３を参照して説明する。
なお、この第１の実施例は、前述の本発明者等による第１の提案に対応するものであり、図２（ａ）は本発明の第１の実施例に用いる溝構造を説明する上面図であり、また、図２（ｂ）は図２（ａ）のＢ−Ｂ’に沿った溝の断面構造を表すものである。
【００３７】
さらに、図３（ａ）は第１の実施例の量子半導体装置の断面図であり、図３（ｂ）は図３（ａ）の量子半導体装置の積層方向における無バイアス状態の伝導帯側のバンドダイヤグラムを示し、また、図３（ｃ）はバイアスした場合のバンドダイヤグラムを示すものであり、各図におけるＡ及びＡ’を結ぶ一点鎖線は同じ部分を表示するものである。
【００３８】
図２（ａ）参照
主面が（１１１）Ｂ面の閃亜鉛鉱型結晶構造を有するＧａＡｓ基板９上にＳｉＯ2 膜等からなるエッチングマスクを設け、Ｂｒ2 メタノール溶液等を用いて異方性エッチングを施すと３つの等価な｛１１１｝Ａ面で囲まれた逆正三角錐状の溝１０が形成され、溝の大きさはエッチングマスクの開口部の大きさによって規定される。
【００３９】
図２（ｂ）参照
この逆正三角錐状の溝１０の３つの｛１１１｝Ａ面からなる側壁面の（１１１）Ｂ面に対する傾斜角は約７０．５°であり、また、その稜線は｛１００｝面に近い結晶状態を示しており、稜線の（１１１）Ａ面に対する傾斜角は約５４．７°である。
【００４０】
図３（ａ）参照
次に、具体的素子構造を説明すると、まず、主面が（１１１）Ｂ面で厚さ４５０μｍのＧａＡｓ基板（図示せず）表面に、厚さが０．３μｍのＳｉドープｎ+ 型ＧａＡｓエピタキシャル成長層１１を形成し、次いで、基板の表面部をｎ型ＧａＡｓ層１２としたのち、エッチングマスクを兼ねる選択成長マスク１３をマスクとしてＢｒ2 メタノール溶液を用いた異方性エッチングを施して３つの等価な｛１１１｝Ａ面で囲まれた深さ約１μｍの逆正三角錐状の溝１４を形成する。
【００４１】
次いで、選択成長マスク１３を成長阻止マスクとした減圧ＭＯＶＰＥ法により、溝１４内に厚さ３０ÅのＡｌＧａＡｓバリア層１５、厚さ５０ÅのＧａＡｓウエル層１６、及び、厚さ３０ÅのＡｌＧａＡｓバリア層１７を成長させたのち、溝の残部を埋め込むようにｎ型ＧａＡｓ層１８及びｎ+ 型ＧａＡｓコンタクト層１９を成長させ、最後に電圧を印加するための電極２０及び２１を設ける。
なお、ｎ+ 型ＧａＡｓコンタクト層１９はイオン注入法によって形成しても良いものである。
【００４２】
図３（ｂ）参照
無バイアス状態においては、ＡｌＧａＡｓバリア層１５，１７の間にＧａＡｓウエル層１６が挟まれた通常のトンネルバリア構造になっており、作用の項において説明したように、無バイアス状態においても小さいながら電子及び正孔に対して３次元的なエネルギーバリアが存在している可能性もあるが、エネルギーバリアの絶対値が非常に小さく図の一点鎖線Ａ−Ａ’に沿って閉じ込め機構が存在しない可能性もある。
【００４３】
図３（ｃ）参照
次に、ｎ+ 型ＧａＡｓエピタキシャル成長層１１を相対的に正にバイアスし、且つ、ｎ+ 型ＧａＡｓコンタクト層１９を相対的に負にバイアスすると、曲率半径の小さな溝の底部近傍の電界が強くなり、その部分の電子に対するポテンシャルが図のように極小になる。
【００４４】
したがって、溝の底部におけるＧａＡｓウエル層１６内の電子は量子箱状態になっているものと考えられ、この量子箱は、幾何学的寸法による限界を越えた微小構造の量子箱となるので、より微細な量子箱トンネルダイオードや単一電子共鳴トンネリング素子として応用できる。
【００４５】
次に、第４図を参照して、本発明の第２及び第３の実施例を説明する。
なお、この第２及び第３の実施例は共に変調ドープヘテロ接合型の量子半導体装置であり、図４（ａ）は第２の実施例であるシングルヘテロ接合型の量子半導体装置の断面図を示し、また、図４（ｂ）は第３の実施例であるダブルヘテロ接合型の量子半導体装置の断面図を示すものである。
【００４６】
図４（ａ）参照
このシングルヘテロ接合型の量子半導体装置は、主面が（１１１）Ｂ面で厚さ４５０μｍのＧａＡｓ基板（図示せず）表面に、厚さが０．３μｍのＳｉドープｎ+ 型ＧａＡｓエピタキシャル成長層１１を形成し、次いで、基板の表面部をｎ型ＧａＡｓ層１２としたのち、第１の実施例と同様の方法で逆正三角錐状の溝１４を形成する。
【００４７】
次いで、同じく選択成長マスク１３を成長阻止マスクとした減圧ＭＯＶＰＥ法により、溝１４内に厚さ８００Åのｎ型ＡｌＧａＡｓキャリア供給層２２、厚さ５００ÅのＧａＡｓ層２３、及び、ｎ+ 型ＧａＡｓコンタクト層１９を成長させ、最後に電圧を印加するための電極２０及び２１を設ける。
なお、ｎ+ 型ＧａＡｓコンタクト層１９はイオン注入法によって形成しても良いものである。
【００４８】
この場合、ｎ型ＡｌＧａＡｓキャリア供給層２２はＧａＡｓ層２３よりも電子親和力が小さいため、ｎ型ＡｌＧａＡｓキャリア供給層２２中のドナー２４がイオン化して電子２５をＧａＡｓ層２３に供給することになり、且つ、その厚さを１００Å以上の厚さにしてキャリアがトンネルできないようにする。
【００４９】
そして、この量子半導体装置のｎ+ 型ＧａＡｓエピタキシャル成長層１１を相対的に正にバイアスし、且つ、ｎ+ 型ＧａＡｓコンタクト層１９を相対的に負にバイアスすると、曲率半径の小さな溝の底部近傍の電界が強くなり、溝の先端部において電子２５に対するポテンシャルが極小になると共に、電子２５はｎ型ＡｌＧａＡｓキャリア供給層２２をトンネルできないため、電子２５は溝の先端部に凝集して、微小な量子箱を構成する。
そして、電極２０をゲート電極的に作用させることによって量子箱に入る電子の数を制御することができる。
【００５０】
次に、図４（ｂ）を参照して本発明の第３の実施例であるダブルヘテロ接合型の量子半導体装置を説明する。
図４（ｂ）参照
このダブルヘテロ接合型の量子半導体装置も第２の実施例と同様に、まず、主面が（１１１）Ｂ面で厚さ４５０μｍのＧａＡｓ基板（図示せず）表面に、厚さ０．３μｍのＳｉドープｎ+ 型ＧａＡｓエピタキシャル成長層１１を形成し、基板の表面部をｎ型ＧａＡｓ層１２としたのち、第１の実施例と同様の方法で逆正三角錐状の溝１４を形成する。
【００５１】
次いで、同じく選択成長マスク１３を成長阻止マスクとした減圧ＭＯＶＰＥ法により、溝１４内に厚さ５００ÅのＡｌＧａＡｓバリア層１５、厚さ３００ÅのＧａＡｓウエル層１６、及び、厚さ５００Åのｎ型ＡｌＧａＡｓキャリア供給層２２を成長させたのち、溝の残部を埋め込むようにｎ型ＧａＡｓ層１８及びｎ+ 型ＧａＡｓコンタクト層１９を成長させ、最後に電圧を印加するための電極２０及び２１を設ける。
なお、ｎ+ 型ＧａＡｓコンタクト層１９はイオン注入法によって形成しても良いものである。
【００５２】
この場合の基本的原理は第２の実施例と同様であるが、ＡｌＧａＡｓバリア層１５の厚さを約１００Å以上の厚さにしてキャリアがトンネルできないようにする必要がある。
なお、このダブルヘテロ接合型の量子半導体装置の場合には、ＡｌＧａＡｓバリア層１５にｎ型不純物をドープしてキャリア供給層としても良い。
【００５３】
そして、この量子半導体装置の場合にも、ｎ+ 型ＧａＡｓエピタキシャル成長層１１を相対的に正にバイアスし、且つ、ｎ+ 型ＧａＡｓコンタクト層１９を相対的に負にバイアスすると、曲率半径の小さな溝の底部近傍の電界が強くなり、溝の先端部において電子２５に対するポテンシャルが極小になると共に、電子２５はｎ型ＡｌＧａＡｓキャリア供給層２２をトンネルできないため、電子２５は溝の先端部に凝集して、微小な量子箱を構成する。
そして、電極２０をゲート電極的に作用させることによって量子箱に入る電子の数を制御することができる。
【００５４】
この第２及び第３の実施例のような量子半導体装置は、セルオートマンや神経回路網に基づく将来のナノエレクトロニクス、或いは、テラビット（Ｔｂｉｔ）級の超高密度メモリの基本要素として重要になる。
【００５５】
なお、第１乃至第３の実施例は、本発明者等の第１の提案に対応するものであるが、半導体層の主面の方位として｛１１１｝Ａを用いると共に、ＨＣｌ等のハロゲン系のガスを用いた異方性ドライ・エッチングを用いた本発明者等の第２の提案にも適用されるものであり、得られる素子構造は第１乃至第３の実施例と全く同様である。
【００５６】
なお、この場合には、溝形成のためのエッチング工程と量子素子構造形成のためのエピタキシャル成長工程を一連の工程として基板を大気に晒すことなく行うことができるので、生産性が向上する。
【００５７】
次に、図５を参照して、本発明者等による第３の提案に対応する本発明の第４の実施例であるシリコン系量子半導体装置を説明する。
なお、図５（ａ）は第４の実施例に用いる溝構造を説明する上面図であり、また、図５（ｂ）は図５（ａ）のＣ−Ｃ’に沿った溝の断面構造を表すものであり、さらに、図５（ｃ）は第４の実施例の量子半導体装置の断面図である。
【００５８】
図５（ａ）参照
まず、主面が（１００）面のｎ型シリコン層２６に、エッチングマスクを兼ねるＳｉＯ2 選択成長マスク２９を設け、エチレンジアミンとピロカテコールとからなる水溶液でエッチングすることによって、４つの等価な｛１１１｝面で囲まれた逆正四角錐状の溝２７が形成される。
【００５９】
図５（ｂ）参照
この逆正四角錐状の溝２７の４つの｛１１１｝面からなる側壁面の（１００）面に対する傾斜角は約５４．７４°であり、また、溝の大きさ・深さは、エッチングマスクとなるＳｉＯ2 選択成長マスク２９の開口部の大きさによって規定されることになる。
【００６０】
図５（ｃ）参照
次に、図５（ｃ）を参照して具体的素子構造及び製造方法を説明すると、まず、主面が（１００）面で厚さが６００μｍのｎ型シリコン基板（図示せず）表面から、０．３μｍの深さにＡｓイオンを注入してｎ+ 型シリコンイオン注入層２８を形成し、基板の表面部をｎ型シリコン層２６とする。
【００６１】
次いで、厚さ２０ｎｍのＳｉＯ2 膜をＣＶＤ法によって堆積させたのち、電子線リソグラフィー技術を用いて直径０．５μｍの開口部を形成してエッチングマスクを兼ねるＳｉＯ2 選択成長マスク２９を形成する。
【００６２】
次いで、選択成長マスク２９をマスクとしてエチレンジアミン〔ＮＨ2(ＣＨ2)2 ＮＨ2 〕：ピロカテコール〔Ｃ6 Ｈ4(ＯＨ)2〕：Ｈ2 Ｏ＝４６．４モル％：４モル％：４９．６モル％からなる水溶液を用いて約１００℃の温度条件でエッチングすることによって、４つの等価な｛１１１｝面で囲まれた逆正四角錐状の溝２７を形成する。
【００６３】
なお、エッチング液としては、エチレンジアミンとピロカテコールとからなる水溶液の代わりに、４４重量％のＫＯＨと水とからなるＫＯＨ水溶液を用いて８５℃の温度条件でエッチングしても良い（Ｄ．Ｌ．Ｋｅｎｄａｌｌ，Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．，ｖｏｌ．２６，１９７５，ｐｐ．１９５〜１９８）ものである。
【００６４】
次いで、減圧化学気相成長法（ＬＰＣＶＤ法）によって、シリコンより禁制帯幅の大きな厚さ２０ÅのＳｉＣバリア層３０、厚さ５０Åのシリコンウエル層３１、及び、厚さ２０ÅのＳｉＣバリア層３２をエピタキシャル成長させたのち、ｎ型シリコン層３３及びｎ+ 型シリコンコンタクト層３４を成長させて溝２７の残部を埋め込み、最後に電圧を印加するための電極３５及び３６を設ける。
なお、ｎ+ 型シリコンコンタクト層３４はイオン注入によって形成しても良い。
【００６５】
この場合の、動作機構は第１の実施例と基本的に同様であり、ｎ+ 型シリコンイオン注入層２８を相対的に正にバイアスし、且つ、ｎ+ 型シリコンコンタクト層３４を相対的に負にバイアスすると、曲率半径の小さな溝の底部近傍の電界が強くなり、その部分の電子に対するポテンシャルが極小になって、幾何学的寸法限界を越えた微小の量子箱を実現することができる。
【００６６】
次に、図６を参照して、第２及び第３の実施例に夫々対応する本発明の第５及び第６の実施例を説明する。
図６（ａ）参照
まず、主面が（１００）面で厚さが６００μｍのｎ型シリコン基板（図示せず）表面から、０．３μｍの深さにＡｓイオンを注入してｎ+ 型シリコンイオン注入層２８を形成し、基板の表面部をｎ型シリコン層２６としたのち、第４の実施例と同様の方法でエッチングして逆正四角錐状の溝２７を形成する。
【００６７】
次いで、減圧化学気相成長法によって、ＳｉＯ2 選択成長マスク２９を成長阻止マスクとして溝２７の形状をトレースするようにシリコンより禁制帯幅の大きな厚さ５００Åで不純物濃度が５×１０18ｃｍ-3のｎ型ＳｉＣキャリア供給層３７、シリコン層３８、及び、ｎ+ 型シリコンコンタクト層３４を順次エピタキシャル成長させて溝を埋め込み、最後に電圧を印加するための電極３５及び３６を設ける。
なお、ｎ+ 型シリコンコンタクト層３４はイオン注入によって形成しても良い。
【００６８】
このＳｉ／ＳｉＣ系量子半導体素子においては、ＳｉＣの電子親和力がＳｉの電子親和力よりも小さいため、ｎ型ＳｉＣキャリア供給層３７のドナー３９がイオン化して電子４０がシリコン層３８に供給され、２次元電子ガス層が形成される。
なお、ｎ型ＳｉＣキャリア供給層３７の厚さは、電子がトンネルできない１００Å以上厚さであれば良い。
【００６９】
そして、この場合も第２の実施例と同様にｎ+ 型シリコンイオン注入層２８を相対的に正にバイアスし、且つ、ｎ+ 型シリコンコンタクト層３４を相対的に負にバイアスすることによって、電子４０に外部ポテンシャルを重畳させ、溝２７の底部においてポテンシャルエネルギーを極小にすることによって電子４０を溝２７の底部に凝集させ、底部近傍に実質的な量子箱が形成される。
【００７０】
図６（ｂ）参照
次に、第３の実施例に対応する第６の実施例であるダブルヘテロ接合型量子半導体装置について説明すると、まず、第５の実施例と同様に、主面が（１００）面で厚さが６００μｍのｎ型シリコン基板（図示せず）表面から、０．３μｍの深さにＡｓイオンを注入してｎ+ 型シリコンイオン注入層２８を形成し、基板の表面部をｎ型シリコン層２６としたのち、第４の実施例と同様の方法でエッチングして逆正四角錐状の溝２７を形成する。
【００７１】
次いで、減圧化学気相成長法によって、ＳｉＯ2 選択成長マスク２９を成長阻止マスクとして溝２７の形状をトレースするようにシリコンより禁制帯幅の大きな厚さ２００ÅのＳｉＣバリア層３０、厚さ１００Åのシリコンウエル層３１、厚さ３００Åで不純物濃度が５×１０18ｃｍ-3のｎ型ＳｉＣキャリア供給層３７、及び、ｎ+ 型シリコンコンタクト層３４を順次エピタキシャル成長させて溝を埋め込み、最後に電圧を印加するための電極３５及び３６を設ける。
【００７２】
なお、この場合の基本的原理は第３の実施例と同様であり、ＳｉＣバリア層３０の厚さをおおよそ１００Å以上の厚さにしてキャリアがトンネルできないようにする必要があり、また、ＳｉＣバリア層３０にｎ型不純物をドープしてキャリア供給層としても良い。
【００７３】
これらの図６（ａ）及び（ｂ）の構造も、セルオートマンや神経回路網に基づく将来のナノエレクトロニクス、或いは、テラビット（Ｔｂｉｔ）級の超高密度メモリの基本要素として重要である。
【００７４】
なお、上記の各実施例においては、イオン注入層の深さを０．３μｍとし、マスクの開口部の直径を０．５μｍとしているが、本発明はこのような数値範囲に限定されるものではなく、イオン注入層の深さを０．６μｍ以上とし、マスクの開口部の直径を１μｍ以上としても良い。
【００７５】
但し、イオン注入層の深さを０．６μｍ以上とする場合には、基板表面にイオン注入層を形成したのち、０．６μｍ以上のｎ型エピタキシャル層を設ければ良く、また、マスクの開口部が１μｍ以上の場合には電子線リソグラフィー技術の代わりに通常のフォトリソグラフィー技術を用いることができる。
【００７６】
また、イオン注入法を用いる代わりに、エピタキシャル成長法を用いて、基板上にｎ+ 型エピタキシャル層及びｎ型エピタキシャル層を連続的に形成しても良いものである。
【００７７】
さらに、イオン注入層の深さは０．３μｍ以下でも良く、また、電子線リソグラフィー技術を用いれば直径１００Å程度までの開口部の形成は可能であるので、イオン注入層の深さに応じてマスクの開口部の大きさを決定すれば良い。
【００７８】
なお、上記の第１乃至第６の実施例においては、キャリアが電子であるｎ型デバイスを説明しているが、キャリアが正孔であるｐ型デバイスにも同様に適用されるものであり、この場合には、第１乃至第６の実施例におけるｎ型層をｐ型層に置き換えると共に、電極２１或いは３６を相対的に負にバイアスし、且つ、電極２０或いは３５を相対的に正にバイアスすることによって、正孔に外部ポテンシャルを重畳させ、溝１４或いは２７の底部においてポテンシャルエネルギーを極小にすることによって正孔を溝１４或いは２７の底部に凝集させ、底部近傍に実質的な量子箱が形成されることになる。
【００７９】
また、上記実施例においては、半導体層（エピタキシャル成長層）の成長に際しては、減圧ＭＯＶＰＥ法或いはＬＰＣＶＤ法を用いているが、このような成長法に限られるものではなく、ＭＢＥ法（分子線エピタキシャル成長法）、ＡＬＥ法（原子層エピタキシャル成長法）、ＣＢＥ（ケミカルビームエピタキシャル法）、ＧＳＭＢＥ法（ガスソースＭＢＥ法）、ＭＯＭＢＥ法（有機金属ＭＢＥ法）、クロライドＶＰＥ法、ハイドライドＶＰＥ法、或いは、ＬＰＥ法（液相エピタキシャル成長法）等の他のエピタキシャル成長法を用いても良い。
【００８０】
さらに、上記第１乃至第３の実施例においては、溝を形成する半導体層としてＧａＡｓ層を用いているが、原理的には閃亜鉛鉱型結晶構造を有する半導体であれば良いものであり、本発明者等の第２の提案のようにＩｎＰ基板を用いても基本的に同等の結果が得られるものであり、また、それ以外のＧａＰ等の２元化合物半導体、ＡｌＧａＡｓ、ＩｎＧａＡｓ、ＩｎＡｌＡｓ、ＩｎＧａＰ、または、ＡｌＧａＰ等の三元化合物半導体、或いは、ＡｌＧａＡｓＰ、ＩｎＧａＡｌＰ、ＩｎＧａＡｌＡｓ、または、ＩｎＧａＡｓＰ等の四元化合物半導体でも良いし、さらには、閃亜鉛鉱型結晶構造を有するＩＩ−ＶＩ族化合物半導体であっても良い。
【００８１】
【発明の効果】
本発明によれば、閃亜鉛鉱型結晶構造を有する半導体層或いはダイヤモンド型結晶構造を有する半導体層の面方位と異方性エッチングとを組み合わせることによって形成した逆角錐状溝内に量子素子構造を形成すると共に、この量子素子構造を適当にバイアスすることによって幾何学的寸法限界を越えた微小量子箱を実現することができる。
【図面の簡単な説明】
【図１】本発明の原理的構成の説明図である。
【図２】本発明の第１の実施例の溝構造の原理的説明図である。
【図３】本発明の第１の実施例の説明図である。
【図４】本発明の第２及び第３の実施例の説明図である。
【図５】本発明の第４の実施例の説明図である。
【図６】本発明の第５及び第６の実施例の説明図である。
【符号の説明】
１  一導電型半導体層
２  溝
３  バリア層
４  ウエル層
５  バリア層
６  一導電型コンタクト層
７  電極
８  電極
９  ＧａＡｓ層
１０  溝
１１  ｎ+ 型ＧａＡｓエピタキシャル成長層
１２  ｎ型ＧａＡｓ層
１３  選択成長マスク
１４  溝
１５  ＡｌＧａＡｓバリア層
１６  ＧａＡｓウエル層
１７  ＡｌＧａＡｓバリア層
１８  ｎ型ＧａＡｓ層
１９  ｎ+ 型ＧａＡｓコンタクト層
２０  電極
２１  電極
２２  ｎ型ＡｌＧａＡｓキャリア供給層
２３  ＧａＡｓ層
２４  ドナー
２５  電子
２６  ｎ型シリコン層
２７  溝
２８  ｎ+ 型シリコンイオン注入層
２９  ＳｉＯ2 選択成長マスク
３０  ＳｉＣバリア層
３１  シリコンウエル層
３２  ＳｉＣバリア層
３３  ｎ型シリコン層
３４  ｎ+ 型シリコンコンタクト層
３５  電極
３６  電極
３７  ｎ型ＳｉＣキャリア供給層
３８  シリコン層
３９  ドナー
４０  電子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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