(57)【特許請求の範囲】
【請求項１】
半導体素子の電気テスト結果と不良要因を対応づけした判定表と、
前記判定表に基づいて前記半導体素子の不良要因を特定する手段と、
前記判定表に含まれない電気テスト結果の組み合わせを自動的に追加する手段と
を少なくとも具備することを特徴とする半導体不良解析システム。
【請求項２】
前記電気テスト結果は、前記半導体素子の電気不良パターンから求められることを特徴とする請求項１に記載の半導体不良解析システム。
【請求項３】
半導体素子の電気テスト結果と不良要因を対応づけした判定表に基づいて前記半導体素子の不良要因を特定する工程と、
前記判定表に含まれない電気テスト結果の組み合わせを自動的に追加する工程と
を少なくとも具備することを特徴とする半導体不良解析方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体ウェーハの不良解析を行う半導体不良解析システムおよび方法に関する。特に、本発明は、半導体不良解析システムおよび方法で用いられる半導体不良解析判定表の追加技術に関する。
【０００２】
【従来の技術】
半導体ウェーハの不良解析は、同一のウェーハに対して条件の異なる複数の電気テストを行うことで多量のデータを採取し、そのデータを統計処理した後、その結果と物理解析結果とを照合することで行われる。特に、半導体メモリではメモリセル単位で不良ビットを判定でき、この不良ビットの発生パターン（フェイル・ビット・マップ）からデバイス解析者が不良要因の特定を行うことが可能である。
【０００３】
本発明者は、特願平１０−９３４６７号の特許出願の発明において、デバイス解析者の知識に基づいて電気テストと不良要因を対応づけた半導体不良解析判定表を作成し、その判定表と電気テストの結果から不良要因を特定する半導体不良解析システムを提案した。この提案されている半導体不良解析システムでは、半導体素子の電気テスト結果と半導体素子の不良要因、不良工程およびそれらの関連技術者の対応表（半導体不良解析判定表）を作成する。そして、その判定表を利用して必要な電気テストを行うだけで不良モードから不良要因、不良工程および関連技術者を自動的に特定できる特徴がある。
【０００４】
図５は、半導体不良解析判定表の例を示す図である。図５に示した判定表では、不良要因とテスト項目が対応付けられている。そして、各不良要因（要因Ａ〜要因Ｇ）に対するテストの結果が、合格（Ｐ）または不合格（Ｆ）に分けて記述されている。図５に示すように、一つの不良要因は二つの状態（合格または不合格）と三つのテスト（テスト１、テスト２またはテスト３）によって特定されるが、その組合わせの数は２3通りである。ただし、テスト１〜３すべて合格の場合は不良要因特定不可能のため除かれる。したがって、組み合わせの数は２3−１（＝７）通りとなる。同様に考えれば、状態数ｍ（ｍは自然数）、テスト数ｎ（ｎは自然数）の場合、その組み合わせの数はｍn−１通りとなる。図５に示した判定表では、新しい不良要因は表の行に、新しいテストは表の列にいつでも追加でき、不良状態数ｍおよびテスト数ｎの値が小さいうちはその追加は比較的容易である。
【０００５】
また、半導体不良解析判定表には、不良状態（不合格）に不良モードを用いることも可能である。不良モードは１ビットのみの不良である単ビット不良、線状に発生する不良であるライン不良（カラム不良、ロウ不良）、一定領域で発生する不良であるブロック不良、といった不良の種類であり、不良の形状（パターン）ごとに分類されている。不良モードは様々に定義することが可能であるが、半導体メモリの不良解析では２００種類程度の不良モードが用いられる。以下、不良モードは２００種類とする。
【０００６】
図６は、不良状態に不良モードを用いた半導体不良解析判定表の例を示す図である。図６に示した判定表では、図５の判定表と同様、不良要因と電気テスト項目が対応付けられている。そして、各不良要因（要因Ａ〜要因Ｇ）に対する電気テストの結果が、合格（Ｐ）または不良モードに分けて記述されている。また、図６に示すように、各不良モードには番号が付されている。たとえばカラム１には“３０１”が付され、単ビットには“１０１”が付されている。図６に示した判定表では、一つの不良要因は２０１個の状態（合格または２００種類の不良モード）と３つのテスト（テスト１、テスト２またはテスト３）によって特定されるが、その組合わせの数は上記と同様に考えれば２０１3−１通りであり、非常に膨大な数となる。したがって、２００種類の不良モードを用いた場合、すべての組み合わせを判定表にまとめるのは非常に困難である。また、仮にまとめることができたとしても不良モードの組合わせ数が膨大であるため、不良解析に要する処理時間は非常に長いものとなる。このため、従来では一部の不良モードに着目した判定表を作成するしかなかった。そして、判定表のいずれの組み合わせにもあてはまらないテスト結果については判定不能であった。
【０００７】
【発明が解決しようとする課題】
上述したように、大量の電気テスト結果を考慮した半導体不良解析判定表を一度に作成することは非常に困難であった。そのため、ある程度電気テスト結果の絞り込んだ判定表を作成し、必要に応じて新しい電気テスト結果を非常に長い時間をかけて追加するしかなかった。
【０００８】
本発明は、このような課題を解決し、半導体不良解析判定表に必要に応じて新しい電気テスト結果を自動的に追加することができる半導体不良解析システムおよび方法を提供することを目的とする。
【０００９】
【課題を解決するための手段】
上記課題を解決するために、本発明の第１の特徴は、半導体素子の電気テスト結果と不良要因を対応づけした判定表と、その判定表に基づいて半導体素子の不良要因を特定する手段と、判定表に含まれない電気テスト結果の組み合わせを自動的に追加する手段とを少なくとも具備する半導体不良解析システムであることである。
【００１０】
本発明の第２の特徴は、第１の発明において、電気テスト結果は、半導体素子の電気不良パターンから求められることを特徴とする半導体不良解析システムであることである。また、電気テスト結果は半導体素子の電気的特性評価結果であってもよい。たとえばトランジスタの電流−電圧特性である。
【００１１】
【発明の実施の形態】
以下、本発明の実施の形態について図面を用いて説明する。図１は、本発明の実施の形態に係る半導体不良解析システムの不良要因特定処理手順を示すフローチャートである。図１において、まず不良要因特定を行うロット、ウェーハまたはチップを指定する（ステップ１１）。そして、指定されたロット、ウェーはまたはチップに対して不良モードの分類を行い（ステップ１２）、実際の不良要因の特定を行う不良を抽出する（ステップ１３）。不良の抽出は各テストのフェイル・ビット・マップの不良モード分類結果を参照して行われる。不良の抽出は１枚のフェイル・ビット・マップから行う場合もあるし、複数枚のフェイル・ビット・マップから行う場合もある。抽出した不良に対して半導体不良解析判定表による判定に基づいて不良要因の特定を行う（ステップ１４）。最後に、不良要因特定結果が出力され（ステップ１５）、その結果はロット単位やウェーハ単位ごとに集計される。
【００１２】
この半導体不良解析システムでは、不良を抽出するテストと各不良モードの判定に用いられる判定表は予め設定される。不良モードと半導体不良解析判定表の対応関係の例を表１に示す。
【００１３】
【表１】
0003771074.tif 000002
この例では、不良モード「単ビット」は判定表１、「カラム１」および「カラム３」は判定表２を利用することを示している。また、ここで設定されない不良モードは判定対象外である。さらに、各判定表はファイルで管理され、記述形式は決められている。
【００１４】
次に、本発明の実施の形態に係る半導体不良解析システムの半導体不良解析判定表追加方法に説明する。図２は、或るチップに対してテスト１〜３を行い、その結果から取得したフェイル・ビット・マップを示す図である。図２において、フェイル・ビット・マップ１ａはテスト１の結果に基づくもの、フェイル・ビット・マップ１ｂはテスト２の結果に基づくもの、フェイル・ビット・マップ１ｃはテスト３の結果に基づくものである。フェイル・ビット・マップ１ａ〜１ｃには不良モードが示されている。たとえばフェイル・ビット・マップ１ａから抽出される不良は表２に示す３つである。
【００１５】
【表２】
0003771074.tif 000003
抽出した不良のアドレス範囲についてフェイル・ビット・マップ１ｂおよび１ｃを参照すれば、状態は表３の通りである。
【００１６】
【表３】
0003771074.tif 000004
表１によれば、フェイル・ビット・マップ１ａに示された不良Ａおよび不良Ｃは判定表２、不良Ｂは判定表１を用いて判定されることになる。ここでは不良ＡおよびＣの判定を例にする。また、判定表２の内容は図６に示したものとする。図６に示した判定表２によれば、「カラム１」の不良モードである不良Ａは要因Ｈ〜要因Ｍのうちのどれかに該当する可能性がある。次に、フェイル・ビット・マップ１ｂでは不良Ａは「カラム２」の不良モードなので、要因Ｈ〜要因Ｊに絞られる。さらにフェイル・ビット・マップ１ｃでは「カラム３」の不良モードなので、不良要因は要因Ｈに特定される。
【００１７】
一方、不良Ｃもフェイル・ビット・マップ１ａから要因Ｈ〜要因Ｍのうちのどれかに該当する可能性がある。次に、フェイル・ビット・マップ１ｂを見ると、不良モードは「単ビット」であり、判定表２のテスト２のいずれの状態とも一致しない。この場合、図３に示すように、不良Ｃについて不良モード、各テストの状態、アドレス範囲を一旦保持する。そして、判定表２に新たな不良要因として各テストの状態を追加し、新たな不良要因名を設定する。図４は、図６に示した判定表に新しい要因Ｐを追加した判定表を示す図である。
【００１８】
本発明の実施の形態によれば、半導体不良解析判定表を利用して半導体不良解析を行なう半導体不良解析システムおよび方法において、予め作成した判定表にない不良モードの組み合わせが生じた場合には、その組み合わせを判定表に自動的に追加することが可能となる。したがって、半導体不良解析に要する時間の短縮化が図られることになる。
【００１９】
【発明の効果】
本発明によれば、半導体不良解析判定表の自動追加が可能となる。したがって、半導体不良解析判定表を利用する半導体不良解析システムおよび方法による不良要因の特定が高速化される。
【図面の簡単な説明】
【図１】本発明の実施の形態に係る半導体不良解析システムの不良要因特定処理手順を示すフローチャートである。
【図２】或るチップに対してテスト１〜３を行い、その結果から取得したフェイル・ビット・マップを示す図である。
【図３】半導体不良解析判定表に追加されるデータの例を示す図である。
【図４】半導体不良解析判定表の例を示す図である。
【図５】半導体不良解析判定表の例を示す図である。
【図６】半導体不良解析判定表の例を示す図である。
【符号の説明】
１ａ、１ｂ、１ｃ  フェイル・ビット・マップ
【図１】
0003771074.tif 000005
【図２】
0003771074.tif 000006
【図３】
0003771074.tif 000007
【図４】
0003771074.tif 000008
【図５】
0003771074.tif 000009
【図６】
0003771074.tif 000010