(57)【特許請求の範囲】
【請求項１】
通常モードおよびテストモードを有する半導体記憶装置であって、
複数のワード線、前記ワード線と交差する複数のビット線、前記ワード線および前記ビット線の交点に対応して設けられ、各々が対応するワード線およびビット線に接続される複数のメモリセル、前記ワード線に対応して設けられ、各々が対応するワード線を駆動する複数の駆動手段、および前記通常モードでは外部から与えられる行アドレス信号に応答して前記駆動手段の１つを選択的に活性化するとともに、前記テストモードでは所定のマルチセレクション信号に応答して前記駆動手段の２つ以上を活性化する活性化手段、
前記ビット線に供給するプリチャージ電位を発生するプリチャージ電位発生手段、および前記マルチセレクション信号の不活性時に前記プリチャージ電位発生手段からの前記プリチャージ電位を前記ビット線に供給するとともに、前記マルチセレクション信号の活性時に外部から与えられる制御信号のレベルに応答して、電源電位と接地電位とを切り替え前記ビット線に供給する第１の電位供給回路を備えた半導体記憶装置。
【請求項２】
前記メモリセルのセルプレートに供給するセルプレート電位を発生するセルプレート電位発生手段、および前記マルチセレクション信号の不活性時に前記セルプレート電位発生手段からの前記セルプレート電位を前記メモリセルのセルプレートに供給するとともに、前記マルチセレクション信号の活性時に前記制御信号に応答して前記ビット線に与えられる電位が電源電位の場合は接地電位を、接地電位の場合は電源電位を前記メモリセルのセルプレートに供給する第２の電位供給手段をさらに備えた請求項１に記載の半導体記憶装置。
【請求項３】
通常モードおよびテストモードを有する半導体記憶装置であって、
複数のワード線、前記ワード線と交差する複数のビット線、前記ワード線および前記ビット線の交点に対応して設けられ、各々が対応するワード線およびビット線に接続される複数のメモリセル、前記ワード線に対応して設けられ、各々が対応するワード線を駆動する複数の駆動手段、および前記通常モードでは外部から与えられる行アドレス信号に応答して前記駆動手段の１つを選択的に活性化するとともに、前記テストモードでは所定のマルチセレクション信号に応答して前記駆動手段の２つ以上を活性化する活性化手段、
前記メモリセルのセルプレートに供給するセルプレート電位を発生するセルプレート電位発生手段、および前記マルチセレクション信号の不活性時に前記セルプレート電位発生手段からの前記セルプレート電位を前記メモリセルのセルプレートに供給するとともに、前記マルチセレクション信号の活性時に外部から与えられる制御信号のレベルに応答して、電源電位と接地電位とを切り替え前記メモリセルのセルプレートに供給する第２の電位供給回路を備えた半導体記憶装置。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
この発明は、半導体記憶装置および半導体集積回路装置用半製品に関し、さらに詳しくは、バーンインのような加速試験の可能な半導体記憶装置、およびそのような試験がダイシング前のウエハ状態で可能な半導体集積回路装置用半製品に関する。
【０００２】
【従来の技術】
図３９は、ダイナミックランダムアクセスメモリ装置（以下「ＤＲＡＭ」という）において現在広く使用されているメモリセルおよび行デコーダの構成を簡略的に示すブロック図である。図３９を参照して、メモリセル１１１はアクセストランジスタ１１２およびセルキャパシタ１１３を含み、対応するワード線ＷＬおよびビット線ＢＬに接続される。行アドレス信号に応答して１つのワード線を選択するための行デコーダは、行プリデコーダ１２１ａ、プリデコード信号線１２２および複数のワードドライバを含む。各ワード線ＷＬに対応して１つのワードドライバが設けられる。図３９では１つのワードドライバＷＤのみが代表的に示される。行プリデコーダ１２１ａは行アドレス信号ＲＡ１〜ＲＡ４とその相補的な行アドレス信号／ＲＡ１〜／ＲＡ４をプリデコードすることによりプリデコード信号Ｘ１〜Ｘ８を生成し、それらのプリデコード信号Ｘ１〜Ｘ８をプリデコード信号線１２２に供給する。各ワードドライバはプリデコード信号Ｘ１〜Ｘ４のうち１つとプリデコード信号Ｘ５〜Ｘ８のうち１つとに応答して活性化される。ワードドライバが活性化されると、その対応するワード線に電源電位よりも高い昇圧電位ＶＰＰが供給される。
【０００３】
ワードドライバＷＤは、プリチャージノードＮＸおよび接地ノードの間に直列に接続されたＮチャネルＭＯＳトランジスタ１２４および１２５と、昇圧電位ＶＰＰが供給される昇圧ノードおよびプリチャージノードＮＸの間に並列に接続されたＰチャネルＭＯＳトランジスタ１２６および１２７と、ＣＭＯＳインバータを構成するＰチャネルＭＯＳトランジスタ１２８およびＮチャネルＭＯＳトランジスタ１２９とを備える。ＤＲＡＭ（チップ）が非活性の間、Ｌ（論理ロー）レベルのプリチャージ信号ＰＲがトランジスタ１２６のゲート電極に与えられる。これによりプリチャージノードＮＸはＨ（論理ハイ）レベルにプリチャージされる。したがって、チップの非活性中はすべてのワード線がＬレベルに固定される。他方、チップが活性化されると、プリチャージ信号ＰＲがＬレベルからＨレベルに立上がる。これによりトランジスタ１２６によるノードＮＸのプリチャージが停止される。しかし、ノードＮＸはＨレベルのまま維持されるので、ワード線ＷＬはＬレベルのまま維持される。これは、ワード線ＷＬの電位がトランジスタ１２７のゲート電極にフィードバックされ、これによりトランジスタ１２７が継続してノードＮＸに電荷を供給するからである。したがって、ワード線ＷＬを活性化するためにはノードＮＸの電荷を接地ノードに放電させなければならない。このワードドライバＷＤでは、プリデコード信号Ｘ１〜Ｘ４のうち１つのプリデコード信号ＤＥＣＡがＨレベルとなり、かつプリデコード信号Ｘ５〜Ｘ８のうち１つのプリデコード信号ＤＥＣＢがＨレベルとなると、トランジスタ１２４および１２５の両方がオンになる。これによりノードＮＸの電位はＬレベルに下降し、トランジスタ１２８がオンになるとともにトランジスタ１２９がオフになる。そのため、ワード線ＷＬが活性化され、その電位は昇圧電位ＶＰＰまで上昇する。
【０００４】
図４０は、図３９中の行プリデコーダ１２１ａの構成を示す回路図である。図４０を参照して、この行プリデコーダ１２１ａは、ＮＯＲゲート１２１１〜１２１８、インバータ１２２１ａ〜１２２８ａおよび１２３１〜１２３８を備える。ＮＯＲゲート１２１１〜１２１４の各々は、行アドレス信号ＲＡ１およびその相補的な行アドレス信号／ＲＡ１のうち一方と行アドレス信号ＲＡ２およびその相補的な行アドレス信号／ＲＡ２のうち一方とを受ける。ＮＯＲゲート１２１５〜１２１８の各々は、行アドレス信号ＲＡ３およびその相補的な行アドレス信号／ＲＡ３のうち一方と行アドレス信号ＲＡ４およびその相補的な行アドレス信号／ＲＡ４のうち一方とを受ける。ＮＯＲゲート１２１１〜１２１８の各々の出力信号は２つのインバータを介してプリデコード信号としてワードドライバに供給される。たとえばＮＯＲゲート１２１１は行アドレス信号／ＲＡ１および／ＲＡ２を受け、２つのインバータ１２２１ａ〜１２３１を介してプリデコード信号Ｘ１をワードドライバに供給する。したがって、行アドレス信号ＲＡ１，／ＲＡ１，ＲＡ２，／ＲＡ２の４通りの組合せに従ってプリデコード信号Ｘ１〜Ｘ４のうち１つがＨレベルになる。たとえば行アドレス信号／ＲＡ１および／ＲＡ２の両方がＬレベルならばプリデコード信号Ｘ１がＬレベルになる。また、行アドレス信号ＲＡ３，／ＲＡ３，ＲＡ４，／ＲＡ４の４通りの組合せに従ってプリデコード信号Ｘ５〜Ｘ８のうち１つがＨレベルになる。たとえば行アドレス信号／ＲＡ３および／ＲＡ４の両方がＬレベルならばプリデコード信号Ｘ５がＨレベルになる。
【０００５】
このようなＤＲＡＭにおいてワード線ＷＬおよびアクセストランジスタ１１２のストレス試験を行なうためには、ワード線ＷＬに所定期間だけ昇圧電位ＶＰＰを供給する必要がある。しかし、メモリ容量の大規模化に伴ってその試験時間が長くなり、その結果、試験にかかるコストが上昇する傾向にある。たとえばメモリセルに加速ストレスを与えることにより信頼性試験を行なうバーンインと呼ばれる試験においては、メモリセルの数が増大するにつれてその試験時間が長くなるという問題がある。特に、アクセストランジスタ１１２におけるゲート酸化膜、およびセルキャパシタ１１３における誘電膜に対するストレス試験は極めて重要である。しかし、通常の動作では一度に活性化されるワード線の数ｎは予め定められている。したがって、すべてのワード線を試験するためにはＮ（ワード線の総数）／ｎ回の試験を行なわなければならない。その結果、チップの高集積化に従って試験時間が長くなる傾向にある。
【０００６】
このような試験時間を短縮する１つの手法として、同時に活性化されるワード線の数を増やす手法が考えられる。このような手法による試験が可能なＤＲＡＭの一例が図４１に示される。この図４１は、「ＩＥＤＭ９３，ＤＩＧＥＳＴ」の第６３９頁〜第６４２頁中の図３と実質的に同じである。図４１を参照して、このＤＲＡＭは、複数のワード線ＷＬおよびそれらと交差するビット線（図示せず）を含むメモリセルアレイ１１と、ワード線ＷＬの１つを選択する行デコーダ１２と、ビット線の１つを選択する列デコーダ１３と、ワード線ＷＬに対応して接続された複数のＮチャネルＭＯＳトランジスタ１とを備える。行デコーダ１２は、各々が対応するワード線ＷＬを駆動する複数のワードドライバＷＤを含む。すべてのトランジスタ１は１つのマルチセレクション信号ＭＬＴに応答してオンになり、それにより昇圧テスト電位ＶＳＴがすべてのワード線ＷＬに供給される。したがって、バーンイン時にはすべてのワード線が活性化されるので、すべてのアクセストランジスタに同時にストレスをかけることが可能である。その結果、試験時間は短縮される。
【０００７】
ところで、図４２は、ダイシング前の半導体（シリコン）ウエハ７０を示す。このシリコンウエハ７０には複数の半導体チップ７１が形成されている。図４２のようなウエハ状態でバーンインなどの加速試験を行なう際には図４３に示されるようなプローブカード２が用いられる。このプローブカード２には、ウエハ７０に縦１列に並ぶチップ７１（図４２では３つ）に対応して開口部３が形成されている。この開口部３の周縁には３つのチップ７１に対応して複数のプローブ４が設けられている。ウエハ状態でバーンイン試験を行なうためには、このプローブカード２がウエハ７０上にセットされる。これによりプローブ４が３つのチップ７１のパッド（図示せず）に接触する。したがって、テスト用の電源および信号はこれら３つのチップ７１に同時に供給される。したがって、ウエハ７０状態ですべてのチップ７１を試験するためには、ウエハ７０に対するプローブカード２のセッティング位置を５回変更しなければならない。
【０００８】
【発明が解決しようとする課題】
図４１に示されたＤＲＡＭでは昇圧テスト電位ＶＳＴがトランジスタ１を介してワード線ＷＬに供給されるので、ワード線ＷＬに電源電位よりも高い昇圧電位ＶＰＰを供給するためにはその昇圧テスト電位ＶＳＴを昇圧電位ＶＰＰよりもトランジスタ１のしきい電圧だけ高くしなければならない。そのため、本来ストレスをかけなければならないアクセストランジスタよりもマルチセレクション信号ＭＬＴによって制御されるトランジスタ１に大きなストレスがかかる。その結果、これらのトランジスタ１が不良となる可能性がある。また、各ワード線ＷＬに対応して１つのトランジスタ１を設ける必要があるので、チップの微細化に伴ってワード線ＷＬのピッチが狭くなると、そのようなピッチでトランジスタを形成することは困難となる。その結果、これらのトランジスタ１が不良となる可能性がある。
【０００９】
一方、図４２のようなシリコンウエハ７０を図４３のようなプローブカード２を用いて試験するためには、ウエハ７０に対するプローブカード２のセッティング位置を５回変更しなければならない。そのため、ウエハ７０全体を試験するために長時間を要するという問題があった。
【００１０】
この発明の１つの目的は、多数のワード線を同時に活性化することにより加速試験を行なうことができる簡単な構成の半導体記憶装置を提供することである。
【００１１】
この発明のもう１つの目的は、ウエハ状態での加速試験を短時間で行なうことができる半導体集積回路装置用半製品を提供することである。
【００１２】
【課題を解決するための手段】
請求項１に係る半導体記憶装置は、通常モードおよびテストモードを有する半導体記憶装置であって、複数のワード線、ワード線と交差する複数のビット線、ワード線およびビット線の交点に対応して設けられ、各々が対応するワード線およびビット線に接続される複数のメモリセル、ワード線に対応して設けられ、各々が対応するワード線を駆動する複数の駆動手段、および通常モードでは外部から与えられる行アドレス信号に応答して駆動手段の１つを選択的に活性化するとともに、テストモードでは所定のマルチセレクション信号に応答して駆動手段の２つ以上を活性化する活性化手段、ビット線に供給するプリチャージ電位を発生するプリチャージ電位発生手段、およびマルチセレクション信号の不活性時にプリチャージ電位発生手段からのプリチャージ電位をビット線に供給するとともに、マルチセレクション信号の活性時に外部から与えられる制御信号のレベルに応答して、電源電位と接地電位とを切り替えビット線に供給する第１の電位供給回路を備える。
【００１９】
請求項２に係る半導体記憶装置は、請求項１の構成に加えて、メモリセルのセルプレートに供給するセルプレート電位を発生するセルプレート電位発生手段、およびマルチセレクション信号の不活性時にセルプレート電位発生手段からのセルプレート電位をメモリセルのセルプレートに供給するとともに、マルチセレクション信号の活性時に制御信号に応答してビット線に与えられる電位が電源電位の場合は接地電位を、接地電位の場合は電源電位をメモリセルのセルプレートに供給する第２の電位供給手段をさらに備える。
【００２１】
請求項３に係る半導体記憶装置は、通常モードおよびテストモードを有する半導体記憶装置であって、複数のワード線、ワード線と交差する複数のビット線、ワード線およびビット線の交点に対応して設けられ、各々が対応するワード線およびビット線に接続される複数のメモリセル、ワード線に対応して設けられ、各々が対応するワード線を駆動する複数の駆動手段、および通常モードでは外部から与えられる行アドレス信号に応答して駆動手段の１つを選択的に活性化するとともに、テストモードでは所定のマルチセレクション信号に応答して駆動手段の２つ以上を活性化する活性化手段、メモリセルのセルプレートに供給するセルプレート電位を発生するセルプレート電位発生手段、およびマルチセレクション信号の不活性時にセルプレート電位発生手段からのセルプレート電位をメモリセルのセルプレートに供給するとともに、マルチセレクション信号の活性時に外部から与えられる制御信号のレベルに応答して、電源電位と接地電位とを切り替えメモリセルのセルプレートに供給する第２の電位供給回路を備える。
【００３６】
【作用】
請求項１に係る半導体記憶装置においては、マルチセレクション信号の不活性時にプリチャージ電位発生手段からのプリチャージ電位をビット線に供給するとともに、マルチセレクション信号の活性時に外部から与えられる制御信号のレベルに応答して、電源電位と接地電位とを切り替えビット線に供給する。そのため、セルキャパシタに与えられるストレス電圧の極性が切り替えられ、セルキャパシタにＡＣストレスを与えることができる。
【００４３】
請求項２に係る半導体記憶装置においては、請求項１の作用に加えて、マルチセレクション信号の不活性時にセルプレート電位発生手段からのセルプレート電位をメモリセルのセルプレートに供給するとともに、マルチセレクション信号の活性時に制御信号に応答してビット線に与えられる電位が電源電位の場合は接地電位を、接地電位の場合は電源電位をメモリセルのセルプレートに供給する。そのため、セルキャパシタに与えられるストレス電圧の極性が切り替えられ、セルキャパシタにＡＣストレスを与えることができる。
【００４５】
請求項３に係る半導体記憶装置においては、マルチセレクション信号の不活性時にセルプレート電位発生手段からのセルプレート電位をメモリセルのセルプレートに供給するとともに、マルチセレクション信号の活性時に外部から与えられる制御信号のレベルに応答して、電源電位と接地電位とを切り替えメモリセルのセルプレートに供給する。そのため、セルキャパシタに与えられるストレス電圧の極性が切り替えられ、セルキャパシタにＡＣストレスを与えることができる。
【００６１】
【実施例】
以下、この発明による実施例を図面を参照して詳しく説明する。なお、図中同一符号は同一または相当部分を示す。
【００６２】
［実施例１］
図１は、この発明の実施例１によるＤＲＡＭの全体構成を示すブロック図である。図１を参照して、このＤＲＡＭは、メモリセルアレイ１１と、行デコーダ１２と、列デコーダ１３と、センスアンプ列１４と、入出力回路１５と、行および列アドレスバッファ１６と、入力バッファ１７と、出力バッファ１８と、クロック発生回路１９と、マルチセレクションパッド２０と、マルチセレクション信号発生回路２１とを備える。上述した回路素子はすべて１枚の半導体基板１０上に形成される。
【００６３】
図２は、図１中のメモリセルアレイ１１、センスアンプ列１４および入出力回路１５の一部構成を示すブロック図である。図２を参照して、このメモリセルアレイ１１は、行方向に配置された複数のワード線ＷＬと、列方向に配置された複数のビット線対ＢＬ，／ＢＬと、ワード線ＷＬおよびビット線対ＢＬ，／ＢＬの交点に対応して設けられた複数のダイナミックメモリセル１１１とを備える。ビット線対はビット線ＢＬとそれと相補的なビット線／ＢＬとから構成される。図３は、ビット線対ＢＬ，／ＢＬを１つの線で示すメモリセルアレイ１１の簡略的な回路図である。
【００６４】
図４は、ｐ型半導体基板１０上に形成された１つのダイナミックメモリセル１１１の構造を示す断面図である。図２〜４を参照して、このダイナミックメモリセル１１１は、１つのアクセストランジスタ１１２および１つのセルキャパシタ１１３を含む。アクセストランジスタ１１２は対応するビット線ＢＬまたは／ＢＬとキャパシタ１１３との間に接続される。アクセストランジスタ１１２のゲート電極は対応するワード線に接続される。図４に示されるように、アクセストランジスタ１１２は、ｐ型半導体基板１０内に形成されたｎ+ 型のソース／ドレイン領域１１２１および１１２２と、半導体基板１０上にゲート酸化膜１１２３を介在して形成されたワード線ＷＬを構成するゲート電極とを含む。ビット線ＢＬはアクセストランジスタ１１２の一方ソース／ドレイン領域１１２１と接触する。一方、セルキャパシタ１１３は、ストレージノード１１４と、ストレージノード１１４上に誘電膜１１６を介在して形成されたセルプレート１１５とを含む。ストレージノード１１４はアクセストランジスタ１１２の他方ソース／ドレイン領域１１２２と接触する。
【００６５】
再び図２を参照して、図１中のセンスアンプ列１４は複数のセンスアンプ１４１を含む。センスアンプ１４１はビット線対ＢＬ，／ＢＬに対応して設けられる。センスアンプ１４１の各々は対応するビット線対ＢＬ，／ＢＬに接続され、ビット線ＢＬおよび／ＢＬの間の電位差を増幅する。
【００６６】
このＤＲＡＭはさらに、所定のビット線プリチャージ電位ＶＢＬを発生するビット線プリチャージ電位発生器２２と、複数のビット線イコライズ回路２３とを備える。ビット線イコライズ回路２３はビット線対ＢＬ，／ＢＬに対応して設けられる。ビット線イコライズ回路２３の各々は対応するビット線対ＢＬ，／ＢＬに接続され、その対応するビット線ＢＬおよび／ＢＬの電位をイコライズするとともにビット線プリチャージ電位発生器２２からのビット線プリチャージ電位ＶＢＬを対応するビット線ＢＬおよび／ＢＬに供給する。ビット線プリチャージ電位ＶＢＬとしては、たとえば電源電位ＶＣＣの半分の電位（以下「中間電位ＶＣＣ／２」という）が用いられる。ビット線イコライズ回路２３の各々は、対応するビット線ＢＬおよび／ＢＬの間に接続されたイコライズ用のＮチャネルＭＯＳトランジスタ２３１と、ビット線プリチャージ電位発生器２２とビット線ＢＬおよび／ＢＬとの間にそれぞれ接続されたプリチャージ用のＮチャネルＭＯＳトランジスタ２３２および２３３とを含む。これらのトランジスタ２３１〜２３３は所定のタイミングで与えられるイコライズ信号ＥＱに応答して同時にオンになる。したがって、ビット線ＢＬおよび／ＢＬはイコライズ用のトランジスタ２３１によってイコライズされるとともに、プリチャージ用のトランジスタ２３２および２３３によってビット線プリチャージ電位ＶＢＬにプリチャージされる。
【００６７】
入出力回路１５は、入出力線対ＩＯ，／ＩＯと、複数の列選択ゲート１５１および１５２とを含む。列選択ゲート１５１および１５２はビット線対ＢＬ，／ＢＬに対応して設けられる。列選択ゲート１５１の各々は対応するビット線ＢＬと一方の入出力線ＩＯとの間に接続される。列選択ゲート１５２の各々は対応するビット線ＢＬと他方の入出力線／ＩＯとの間に接続される。列選択ゲート１５１および１５２は図１中の列デコーダ１３から与えられる列選択信号ＣＳに応答してオンになる。
【００６８】
再び図１を参照して、クロック発生回路１９は外部から与えられる外部行アドレスストローブ信号／ＲＡＳおよび外部列アドレスストローブ信号／ＣＡＳに応答して内部行アドレスストローブ信号および内部列アドレスストローブ信号のような制御信号を発生する。行および列アドレスバッファ１６はクロック発生回路１９からの内部行アドレスストローブ信号に応答してアドレス信号Ａ１〜Ａｎを取込み、行アドレス信号およびそれと相補的な行アドレス信号を行デコーダ１２に与える。行および列アドレスバッファ１６はさらに、クロック発生回路１９からの内部列アドレスストローブ信号に応答してアドレス信号Ａ１〜Ａｎを取込み、列アドレス信号およびそれと相補的な列アドレス信号を列デコーダ１３に与える。
【００６９】
このＤＲＡＭは通常モードおよびテストモードを有する。通常モードでは何らの電位もマルチセレクションパッド２０に与えられない。そのため、マルチセレクションパッドは電気的にフローティング状態になる。マルチセレクション信号発生回路２１はマルチセレクションパッド２０がフローティング状態のときＬレベルのマルチセレクション信号ＭＬＴを発生する。他方、テストモードではたとえば接地電位ＧＮＤがマルチセレクションパッド２０に供給される。マルチセレクション信号発生回路２１はマルチセレクションパッド２０の電位が接地電位ＧＮＤのときＨレベルのマルチセレクション信号ＭＬＴを発生する。したがって、通常モードではマルチセレクション信号ＭＬＴはＬレベルとなり、テストモードではマルチセレクション信号ＭＬＴはＨレベルとなる。
【００７０】
このマルチセレクション信号ＭＬＴは行デコーダ１２に与えられる。Ｌレベルのマルチセレクション信号ＭＬＴが与えられると、行デコーダ１２は従来と同様に通常動作を行なう。すなわち、行デコーダ１２は行アドレス信号に応答してメモリセルアレイ１１中の１つのワード線ＷＬを選択して駆動する。これにより、読出時にはその駆動されたワード線ＷＬに接続されるすべてのメモリセル１１１からビット線対ＢＬ，／ＢＬにデータが読出される。データが読出されることによりビット線ＢＬおよび／ＢＬの間に生じた電位差はセンスアンプ１４１によって増幅され、それにより一方のビット線ＢＬまたは／ＢＬの電位がＨレベルまで振幅され、他方のビット線／ＢＬまたはＢＬの電位がＬレベルまで振幅される。列デコーダ１３は列アドレス信号に応答して１つのビット線対ＢＬ，／ＢＬを選択する。すなわち、列選択信号ＣＳのうち１つがＨレベルとなり、それにより対応する列選択ゲート１５１および１５２はオンになる。そのため、対応するビット線対ＢＬ，／ＢＬ上の増幅されたデータは入出力線対ＩＯ，／ＩＯを介して出力バッファ１８に与えられる。出力バッファ１８は出力イネーブル信号／ＯＥに応答してそれらのデータを入出力データＤＱ１〜ＤＱ４として出力する。他方、書込時には入力バッファ１７が書込イネーブル信号／ＷＥに応答して入出力データＤＱ１〜ＤＱ４を入出力回路１５に供給する。
【００７１】
また、Ｈレベルのマルチセレクション信号ＭＬＴが与えられると、行デコーダ１２はメモリセルアレイ１１中のすべてのワード線ＷＬを選択して駆動する。したがって、テストモードではすべてのワード線ＷＬが活性化され、それによりすべてのメモリセル１１１中のアクセストランジスタ１１２にテスト用のストレスが与えられる。
【００７２】
次に、この実施例１の特徴であるマルチセレクション信号発生回路２１および行デコーダ１２の構成をより詳細に説明する。
【００７３】
図５は、図１中のマルチセレクションパッド２０およびマルチセレクション信号発生回路２１の具体的な構成を示す回路図である。図５を参照して、このマルチセレクション信号発生回路２１は、電源電位ＶＣＣが与えられる電源ノードとマルチセレクションパッド２０との間に並列に接続されたＰチャネルＭＯＳトランジスタ２１１および２１２と、ＣＭＯＳインバータを構成するＰチャネルＭＯＳトランジスタ２１３およびＮチャネルＭＯＳトランジスタ２１４とを含む。トランジスタ２１１のゲート電極には接地電位が与えられるので、このトランジスタ２１１はマルチセレクションパッド２０のノードの電位を補償するために微小電流Ｉｃを供給する。トランジスタ２１３および２１４から構成されるインバータはマルチセレクションパッド２０の論理レベルを反転してマルチセレクション信号ＭＬＴを供給する。マルチセレクション信号ＭＬＴはトランジスタ２１２のゲート電極にフィードバックされる。
【００７４】
したがって、通常モードでは何らの電位もマルチセレクションパッド２０に与えられないが、トランジスタ２１１によって微小電流Ｉｃがマルチセレクションパッド２０のノードに供給されるため、そのノードはＨレベルに弱くプルアップされる。したがって、Ｌレベルの電位がトランジスタ２１２のゲート電極に与えられるため、このトランジスタ２１２はオンになる。そのため、このマルチセレクションパッド２０のノードはＨレベルに強くプルアップされる。したがって、このマルチセレクション信号発生回路２１によって生成されるマルチセレクション信号ＭＬＴはＬレベルに固定される。
【００７５】
他方、テストモードでは接地電位ＧＮＤがマルチセレクションパッド２０に与えられるので、トランジスタ２１２はオフになり、マルチセレクション信号ＭＬＴはＨレベルになる。
【００７６】
図６は、図１中の行デコーダ１２の具体的な構成を示すブロック図である。図６を参照して、この行デコーダ１２は、行アドレス信号ＲＡ１，／ＲＡ１〜ＲＡ４，／ＲＡ４に応答してプリデコード信号Ｘ１〜Ｘ８を生成する行プリデコーダ１２１と、それらのプリデコード信号Ｘ１〜Ｘ８が供給されるプリデコード信号線１２２と、行アドレス信号ＲＡ５，／ＲＡ５〜ＲＡ８，／ＲＡ８に応答してデコード信号Ｄ１〜Ｄｎを生成する複数の行デコーダユニットＲＤ１〜ＲＤｎと、プリデコード信号Ｘ１〜Ｘ８およびデコード信号Ｄ１〜Ｄｎに応答してワード線ＷＬを駆動する複数のワードドライバＷＤ１１〜ＷＤ１４，ＷＤ２１〜ＷＤ２４，ＷＤｎ１〜ＷＤｎ４とを含む。各ワードドライバは３入力ＡＮＤゲートから構成され、デコード信号Ｄ１〜Ｄｎのうち１つとプリデコード信号Ｘ１〜Ｘ４のうち１つとプリデコード信号Ｘ５〜Ｘ８のうち１つとに応答して対応するワード線ＷＬを駆動する。
【００７７】
通常モードではＬレベルのマルチセレクション信号ＭＬＴが行プリデコーダ１２１に与えられる。この場合、行プリデコーダ１２１は行アドレス信号ＲＡ１，／ＲＡ１，ＲＡ２，／ＲＡ２に応答してプリデコード信号Ｘ１〜Ｘ４のうち１つをＨレベルに活性化するとともに、行アドレス信号ＲＡ３，／ＲＡ３，ＲＡ４，／ＲＡ４に応答してプリデコード信号Ｘ５〜Ｘ８のうち１つをＨレベルに活性化する。他方、テストモードではＨレベルのマルチセレクション信号ＭＬＴが行プリデコーダ１２１に与えられる。この場合、行プリデコーダ１２１は行アドレス信号ＲＡ１，／ＲＡ１〜ＲＡ４，／ＲＡ４にかかわらずすべてのプリデコード信号Ｘ１〜Ｘ８をＨレベルに活性化する。
【００７８】
行デコーダユニットＲＤ１〜ＲＤｎの各々は、ワードドライバＷＤ１１〜ＷＤ１４，ＷＤ２１〜ＷＤ２４，ＷＤｎ１〜ＷＤｎ４のうち４つに対応して設けられる。たとえば行デコーダユニットＲＤ１はワードドライバＷＤ１１〜ＷＤ１４に対応して設けられる。行デコーダユニットＲＤ２はワードドライバＷＤ２１〜ＷＤ２４に対応して設けられる。行デコーダユニットＲＤｎはワードドライバＷＤｎ１〜ＷＤｎ４に対応して設けられる。
【００７９】
通常モードではＬレベルのマルチセレクション信号ＭＬＴが行デコーダユニットＲＤ１〜ＲＤｎに与えられる。この場合、行デコーダユニットＲＤ１〜ＲＤｎは行アドレス信号ＲＡ５，／ＲＡ５〜ＲＡ８，／ＲＡ８に応答してデコード信号Ｄ１〜ＤｎのいずれかをＨレベルに活性化する。たとえば行デコーダユニットＲＤ１は行アドレス信号／ＲＡ５および／ＲＡ６がともにＨレベルならばその対応するデコード信号Ｄ１をＨレベルに活性化する。他方、行デコーダユニットＲＤ２はＬレベルのまま維持される。したがって、Ｈレベルのデコード信号Ｄ１を受けるワードドライバＷＤ１１〜ＷＤ１４のみが活性化可能な状態となる。さらに、プリデコード信号Ｘ１およびＸ５のみがＨレベルに活性化されると、ワードドライバＷＤ１１のみが活性化され、その対応するワード線ＷＬのみが駆動される。Ｈレベルのプリデコード信号Ｘ１およびＸ５はワードドライバＷＤ２１にも与えられるが、対応するデコード信号Ｄ２がＬレベルであるため、このワードドライバＷＤ２１は活性化されない。
【００８０】
他方、テストモードではＨレベルのマルチセレクション信号ＭＬＴが行デコーダユニットＲＤ１〜ＲＤｎに与えられる。この場合、行デコーダユニットＲＤ１〜ＲＤｎはすべてのデコード信号Ｄ１〜ＤｎをＨレベルに活性化する。このＨレベルのデコード信号Ｄ１〜ＤｎはすべてのワードドライバＷＤ１１〜ＷＤ１４，ＷＤ２１〜ＷＤ２４，ＷＤｎ１〜ＷＤｎ４に与えられるので、すべてのワードドライバが活性化可能な状態となる。テストモードでは上述したようにすべてのプリデコード信号Ｘ１〜Ｘ８がＨレベルに活性化されるので、すべてのワードドライバが活性化される。したがって、すべてのワード線ＷＬが駆動される。
【００８１】
図７は、図６中の行プリデコーダ１２１、プリデコード信号線１２２および１つのワードドライバＷＤｉｊの具体的な構成を対応するワード線ＷＬおよびメモリセル１１１とともに示すブロック図である。図７を参照して、ワードドライバＷＤｉｊは図３９に示された従来のワードドライバＷＤとほぼ同様に構成される。このワードドライバＷＤｉｊを選択するためのデコード系もまた図３９に示された従来のものとほぼ同様に構成される。すなわち、ワードドライバＷＤｉｊは、プリチャージノードＮＸおよび接地ノードの間に直列に接続されたＮチャネルＭＯＳトランジスタ１２３〜１２５と、昇圧電位ＶＰＰが与えられる昇圧電源ノードおよびプリチャージノードＮＸの間に並列に接続されたＰチャネルＭＯＳトランジスタ１２６および１２７と、ＣＭＯＳインバータを構成するＰチャネルＭＯＳトランジスタ１２８およびＮチャネルＭＯＳトランジスタ１２９とを備える。ＮチャネルＭＯＳトランジスタ１２３のゲート電極には、対応する行デコーダユニットからデコード信号Ｄｉが与えられる。ＮチャネルＭＯＳトランジスタ１２４のゲート電極には、プリデコード信号Ｘ１〜Ｘ４のうちいずれか１つがプリデコード信号ＤＥＣＡとして与えられる。ＮチャネルＭＯＳトランジスタ１２５のゲート電極には、プリデコード信号Ｘ５〜Ｘ８のうちいずれか１つがプリデコード信号ＤＥＣＢとして与えられる。ＰチャネルＭＯＳトランジスタ１２６はプリチャージ信号ＰＲに応答してオンまたはオフになる。トランジスタ１２８および１２９から構成されるインバータの出力信号はＰチャネルＭＯＳトランジスタ１２７のゲート電極に与えられる。ワードドライバＷＤｉｊはデコード信号Ｄｉならびにプリデコード信号ＤＥＣＡおよびＤＥＣＢに応答して選択的に活性化される。不活性状態ではＬレベルのプリチャージ信号ＰＲがトランジスタ１２６のゲート電極に与えられるので、プリチャージノードＮＸの電位はトランジスタ１２６によって昇圧電位ＶＰＰに弱くプルアップされる。そのため、トランジスタ１２８および１２９から構成されるインバータはＬレベルの出力信号をトランジスタ１２７のゲート電極に与え、それによりプリチャージノードＮＸの電位は昇圧電位ＶＰＰに強くプルアップされる。したがって、対応するワード線ＷＬの電位はＬレベルに固定される。他方、デコード信号Ｄｉならびにプリデコード信号ＤＥＣＡおよびＤＥＣＢのすべてがＨレベルになると、トランジスタ１２３〜１２５がすべてオンになり、それによりプリチャージノードＮＸの電位は接地電位まで放電される。したがって、トランジスタ１２９がオフになり、トランジスタ１２８がオンになるので、昇圧電位ＶＰＰが対応するワード線ＷＬに供給される。
【００８２】
図８は、図６および７中の行プリデコーダ１２１の具体的な構成を示す回路図である。図８を参照して、この行プリデコーダ１２１は、複数のＮＯＲゲート１２１１〜１２１８および１２２１〜１２２８ならびに複数のインバータ１２３１〜１２３８を含む。ＮＯＲゲート１２１１〜１２１４の各々は、行アドレス信号ＲＡ１または／ＲＡ１と行アドレス信号ＲＡ２または／ＲＡ２とを受ける。たとえばＮＯＲゲート１２１１は行アドレス信号／ＲＡ１および／ＲＡ２を受ける。ＮＯＲゲート１２１５〜１２１８の各々は、行アドレス信号ＲＡ３または／ＲＡ３と行アドレス信号ＲＡ４または／ＲＡ４とを受ける。たとえばＮＯＲゲート１２１５は行アドレス信号／ＲＡ３および／ＲＡ４を受ける。ＮＯＲゲート１２２１〜１２２４の各々はマルチセレクション信号ＭＬＴおよび対応するＮＯＲゲートの出力信号を受ける。たとえばＮＯＲゲート１２２１はマルチセレクション信号ＭＬＴおよびＮＯＲゲート１２１１の出力信号を受ける。ＮＯＲゲート１２２５〜１２２８の各々はマルチセレクション信号ＭＬＴおよび対応するＮＯＲゲートの出力信号を受ける。たとえばＮＯＲゲート１２２５はマルチセレクション信号ＭＬＴおよびＮＯＲゲート１２１５の出力信号を受ける。インバータ１２３１〜１２３８はＮＯＲゲート１２２１〜１２２８の出力信号をそれぞれ反転し、プリデコード信号Ｘ１〜Ｘ８をそれぞれ生成する。したがって、この行プリデコーダ１２８は基本的には図４０に示された従来の行プリデコーダ１２１ａと同様に構成されるが、従来の行プリデコーダ１２１ａにおけるインバータ１２２１ａ〜１２２８ａの代わりにＮＯＲゲート１２２１〜１２２８が設けられ、これらＮＯＲゲート１２２１〜１２２８が１つのマルチセレクション信号ＭＬＴを共通に受ける。そのため、通常モードではＬレベルのマルチセレクション信号ＭＬＴがＮＯＲゲート１２２１〜１２２８に与えられるので、これらのＮＯＲゲート１２２１〜１２２８はインバータとして機能する。したがって、この場合、行プリデコーダ１２８は従来と同様に動作する。他方、テストモードではＨレベルのマルチセレクション信号ＭＬＴがＮＯＲゲート１２２１〜１２２８に与えられるので、行アドレス信号ＲＡ１，／ＲＡ１〜ＲＡ４，／ＲＡ４にかかわらずＮＯＲゲート１２２１〜１２２８はそれぞれＬレベルの出力信号を生成する。したがって、この場合、すべてのプリデコード信号Ｘ１〜Ｘ８が行アドレス信号ＲＡ１，／ＲＡ１〜ＲＡ４，／ＲＡ４にかかわらずＨレベルに活性化される。
【００８３】
図９は、図６中の行デコーダユニットＲＤ１〜ＲＤ８の具体的な構成を示す回路図である。図９を参照して、行デコーダユニットＲＤ１〜ＲＤ８の各々は、２つのＮＯＲゲート（１２４１〜１２４８，１２５１〜１２５８）および１つのインバータ（１２６１〜１２６８）を含む。たとえば行デコーダユニットＲＤ１はＮＯＲゲート１２４１および１２５１ならびにインバータ１２６１を含む。ＮＯＲゲート１２４１〜１２４８の各々は行アドレス信号ＲＡ５または／ＲＡ５と行アドレス信号ＲＡ６または／ＲＡ６とを受ける。ＮＯＲゲート１２５１〜１２５８の各々は、マルチセレクション信号ＭＬＴと対応するＮＯＲゲートの出力信号とを受ける。たとえばＮＯＲゲート１２５１はマルチセレクション信号ＭＬＴとＮＯＲゲート１２４１の出力信号とを受ける。したがって、ＮＯＲゲート１２５１〜１２５８は１つのマルチセレクション信号を共通に受ける。インバータ１２６１〜１２６８の各々は対応するＮＯＲゲート１２５１の出力信号を反転し、対応するデコード信号を生成する。たとえばインバータ１２６１はＮＯＲゲート１２５１の出力信号を反転し、対応するデコード信号Ｄ１を生成する。
【００８４】
したがって、通常モードではＬレベルのマルチセレクション信号ＭＬＴがＮＯＲゲート１２５１〜１２５８に与えられるので、これらのＮＯＲゲート１２５１〜１２５８はインバータとして機能する。そのため、ともにＨレベルの行アドレス信号が与えられる行デコーダユニットだけがＨレベルのデコード信号を生成する。たとえば行アドレス信号／ＲＡ５および／ＲＡ６がともにＨレベルならば行デコーダユニットＲＤ１がＨレベルのデコード信号Ｄ１を生成し、他の行デコーダユニットＲＤ２〜ＲＤ４はそれぞれＬレベルのデコード信号Ｄ２〜Ｄ４を生成する。また、行アドレス信号／ＲＡ７および／ＲＡ８がともにＨレベルならば行デコーダユニットＲＤ５がＨレベルのデコード信号Ｄ５を生成し、他の行デコーダユニットＲＤ６〜ＲＤ８がそれぞれＬレベルのデコード信号Ｄ６〜Ｄ８を生成する。他方、テストモードではＨレベルのマルチセレクション信号ＭＬＴがＮＯＲゲート１２５１〜１２５８に与えられるので、行アドレス信号ＲＡ５，／ＲＡ５〜ＲＡ８，／ＲＡ８にかかわらず行デコーダユニットＲＤ１〜ＲＤ８がすべてＨレベルのデコード信号Ｄ１〜Ｄ８を生成する。
【００８５】
次に、図１０に示されるタイミング図を参照して上記構成のＤＲＡＭの動作を説明する。
【００８６】
（１）  通常モードの動作
通常モードでは図１に示されたマルチセレクションパッド２０に何らの電位も与えられないので、マルチセレクション信号発生回路２１はＬレベルのマルチセレクション信号ＭＬＴを生成する。このマルチセレクション信号ＭＬＴは行デコーダ１２内の行プリデコーダおよび行デコーダユニットＲＤ１〜ＲＤｎに与えられる。Ｌレベルのマルチセレクション信号ＭＬＴが与えられるので、行プリデコーダ１２１および行デコーダユニットＲＤ１〜ＲＤｎは通常どおり動作する。すなわち、行プリデコーダ１２１は行アドレス信号ＲＡ１，／ＲＡ１，ＲＡ２，／ＲＡ２に応答してプリデコード信号Ｘ１〜Ｘ４のいずれか１つをＨレベルに活性化する。行プリデコーダ１２１はまた、行アドレス信号ＲＡ３，／ＲＡ３，ＲＡ４，／ＲＡ４に応答してプリデコード信号Ｘ５〜Ｘ８のうちいずれか１つをＨレベルに活性化する。
【００８７】
また、行デコーダユニットＲＤ１〜ＲＤ８では、行アドレス信号ＲＡ５，／ＲＡ５〜ＲＡ８，／ＲＡ８に応答してデコード信号Ｄ１〜Ｄ８のうちいずれか１つがＨレベルに活性化される。これによりワードドライバＷＤ１１〜ＷＤ１４，ＷＤ２１〜ＷＤ２４，ＷＤｎ１〜ＷＤｎ４のうちいずれか４つが活性化可能な状態となる。さらに、これら４つのワードドライバのうちともにＨレベルのプリデコード信号が与えられるワードドライバのみが活性化される。したがって、メモリセルアレイ１１内のワード線ＷＬのうち１つだけが駆動される。
【００８８】
（２）  テストモードの動作
他方、テストモードでは接地電位ＧＮＤがマルチセレクションパッド２０に与えられるので、マルチセレクション信号発生回路２１はＨレベルのマルチセレクション信号ＭＬＴを生成する。このマルチセレクション信号ＭＬＴは行デコーダ１２内の行プリデコーダ１２１および行デコーダユニットＲＤ１〜ＲＤｎにそれぞれ与えられる。行プリデコーダ１２１ではＨレベルのマルチセレクション信号ＭＬＴが与えられると、行アドレス信号ＲＡ１，／ＲＡ１〜ＲＡ４，／ＲＡ４にかかわらずすべてのプリデコード信号Ｘ１〜Ｘ８がＨレベルに活性化される。また、行デコーダユニットＲＤ１〜ＲＤ８では、Ｈレベルのマルチセレクション信号ＭＬＴが与えられると、行アドレス信号ＲＡ５，／ＲＡ５〜ＲＡ８，／ＲＡ８にかかわらずすべてのデコード信号Ｄ１〜Ｄ８がＨレベルに活性化される。したがって、すべてのワードドライバＷＤ１１〜ＷＤ１４，ＷＤ２１〜ＷＤ２４，ＷＤｎ１〜ＷＤｎ４が活性化され、それによりすべてのワード線ＷＬが駆動される。
【００８９】
上記のように図１０（ｃ）に示されるマルチセレクション信号ＭＬＴがＬレベルからＨレベルに立上がると、図１０（ａ）に示される行アドレス信号ＲＡ１〜ＲＡ８にかかわらず、図１０（ｂ）に示されるようにすべてのプリデコード信号Ｘ１〜Ｘ８がＬレベルからＨレベルに立上がる。そして、図１０（ｄ）に示されるようにすべてのワード線ＷＬの電位は昇圧電位ＶＰＰまで上昇する。そのため、図４に示されるアクセストランジスタ１１２のゲート酸化膜１１２３には高い電圧が印加され、それによりアクセストランジスタ１１２にストレスが与えられる。
以上のようにこの実施例１によれば、テストモードではすべてのワード線が同時に活性化されるため、アクセストランジスタに対する加速試験を短時間で行なうことが可能となる。また、１つのマルチセレクション信号ＭＬＴが行デコーダ１２に与えられ、テストモードではその行デコーダ１２がすべてのワード線ＷＬを駆動するため、上記のようなワード線多重選択が簡単な構成により実現することができる。具体的には、行プリデコーダ１２１内に１つのマルチセレクション信号を共通に受けるＮＯＲゲート１２２１〜１２２８が設けられ、さらに行デコーダユニットＲＤ１〜ＲＤ８内に１つのマルチセレクション信号ＭＬＴを共通に受けるＮＯＲゲート１２５１〜１２５８が設けられている。このように従来の構成を僅かに変形するだけでテストモードにおけるワード線多重選択が可能となる。
【００９０】
したがって、図４１に示されたようにワード線に対応して多重選択用のトランジスタを設ける構成に比べて、十分な余裕をもってＮＯＲゲート１２２１〜１２２８，１２５１〜１２５８を形成することができる。これは、ワード線のピッチは非常に小さいのに対し、行デコーダ１２中のトランジスタのピッチは大きいからである。したがって、これらの新たに付加されたＮＯＲゲート１２２１〜１２２８，１２５１〜１２５８が劣化しまたは破壊される可能性は非常に小さく、このＤＲＡＭは安定した動作を行なうことができる。さらに、図４１に示されるトランジスタ１のように昇圧された電位が供給されることなく、電源電位ＶＣＣが供給されるため、これらのＮＯＲゲート１２２１〜１２２８，１２５１〜１２５８が破壊される可能性はほとんどない。
【００９１】
［実施例２］
上記実施例１による構成において、テストモード中にＨレベルのマルチセレクション信号ＭＬＴを継続的に行デコーダ１２に与えるのではなく、Ｈレベルのマルチセレクション信号ＭＬＴを断続的に行デコーダ１２に与えることも可能である。すなわち、所定周期でＨおよびＬレベルに変化するマルチセレクション信号ＭＬＴが行デコーダ１２に与えられると、ワード線にはＡＣストレスが与えられる。ＡＣストレスは、ワード線の活性／非活性を交互に繰り返すことによりワード線に断続的なストレスを与える加速試験である。しかしながら、各ワード線はｐＦオーダの寄生容量を有するため、すべてのワード線を同時に活性化するには非常に長い時間が必要となる。したがって、実施例１のような構成ではＡＣストレスのような加速試験を効果的に行なうことは困難である。
【００９２】
図１１は、このような問題を解消することができる本発明の実施例２によるＤＲＡＭの行プリデコーダの具体的な構成を示す回路図である。この行プリデコーダ１２３は図６および７に示された行プリデコーダ１２１の代わりに用いられる。図１１を参照して、この行プリデコーダ１２３は図８に示された行プリデコーダ１２１と異なり、２つのマルチセレクション信号ＭＬＴ１およびＭＬＴ２を受ける。一方のマルチセレクション信号ＭＬＴ１はＮＯＲゲート１２２１，１２２２，１２２５，１２２６に共通に与えられ、他方のマルチセレクション信号ＭＬＴ２はＮＯＲゲート１２２３，１２２４，１２２７，１２２８に共通に与えられる。
【００９３】
図１２は、マルチセレクション信号ＭＬＴ１およびＭＬＴ２を生成するための回路を示すブロック図である。図１２を参照して、この行プリデコーダ１２３はさらに、マルチセレクション信号発生回路２１から与えられるマルチセレクション信号ＭＬＴに応答してＨおよびＬレベルに交互に変化するマルチセレクション信号ＭＬＴ１を生成する発振器１２４と、その生成されたマルチセレクション信号ＭＬＴ１を反転してマルチセレクション信号ＭＬＴ２を生成するインバータ１２５とを含む。したがって、Ｈレベルのマルチセレクション信号ＭＬＴが発振器１２４に与えられると、所定周期のマルチセレクション信号ＭＬＴ１が生成されるとともに、マルチセレクション信号ＭＬＴ１と相補的なマルチセレクション信号ＭＬＴ２が生成される。したがって、マルチセレクション信号ＭＬＴ１がＨレベルならばマルチセレクション信号ＭＬＴ２はＬレベルである。この場合、プリデコード信号Ｘ１，Ｘ２，Ｘ５，Ｘ６のみがＨレベルとなる。他方、マルチセレクション信号ＭＬＴ１がＬレベルならばマルチセレクション信号ＭＬＴ２はＨレベルである。この場合、プリデコード信号Ｘ３，Ｘ４，Ｘ７，Ｘ８のみがＨレベルとなる。
【００９４】
したがって、Ｈレベルのプリデコード信号Ｘ１，Ｘ２，Ｘ５，Ｘ６に応答して半数のワード線が駆動され、Ｈレベルのプリデコード信号Ｘ３，Ｘ４，Ｘ７，Ｘ８に応答して残り半数のワード線が駆動される。このように実施例２ではワード線ＷＬが２つのワード線グループに分割され、これにより同時に駆動されるワード線の数が減少する。
【００９５】
そのため、すべてのワード線の活性化／不活性化を交互に繰り返す場合に比べて、同時に充放電しなければならないワード線の容量が減少し、ワード線に効果的なＡＣストレスを与えることができる。
【００９６】
同時に駆動されるワード線ＷＬ１またはＷＬ２は、図１３に示されるように交互に配置されるのが好ましい。図１３では、半数のワード線ＷＬ１が１つのグループを構成し、残り半数のワード線ＷＬ２がもう１つのグループを構成する。たとえばマルチセレクション信号ＭＬＴ１がＨレベルならばワード線ＷＬ１のみが駆動され、マルチセレクション信号ＭＬＴ２がＨレベルならばワード線ＷＬ２のみが駆動される。
【００９７】
たとえばダイナミックメモリセル１１１のデータ保持特性の加速試験を行なう場合には、注目するメモリセル１１１に所望のデータが書込まれ、その後、対応するワード線は不活性状態のまま対応するビット線がそのメモリセルのデータと逆方向に断続的に振幅される。たとえば注目するメモリセル１１１にＨレベルのデータが書込まれた場合は、対応するビット線の電位がＬレベルに断続的に振幅される。これにより、注目するメモリセル１１１からデータのリークが誘発され、メモリセル１１１が最終的にデータ誤りを起こすまでの時間を加速的に測定することができる。
【００９８】
また、上記よりもさらに厳しい状況の下で加速試験を行なうことも可能である。この場合は、注目するメモリセル１１１に所望のデータが書込まれ、その周辺のメモリセル１１１にそれと逆のデータが書込まれる。そして、その周辺のメモリセル１１１に対応するワード線が断続的に駆動されると、注目するメモリセル１１１から周辺のメモリセル１１１へのリークが加速される。このようにビット線へのリークに加えて周辺のメモリセルへのリークを加速することも可能である。
【００９９】
このような加速試験においては、周辺のメモリセルに対応するワード線を断続的に駆動する必要があるので、実施例１のようにすべてのワード線が駆動されるような構成では試験のために長時間を必要とする。しかし、この実施例２による構成では互いに隣接する２つのワード線が交互に駆動され得るため、上記のような厳しい状況の下で複数のメモリセル１１１についてデータリークの加速試験を同時に行なうことができる。その結果、試験時間は大幅に短縮される。
【０１００】
この実施例２では発振器１２４によってマルチセレクション信号ＭＬＴ１およびＭＬＴ２が生成されているが、発振器１２４の代わりに外部からこれらのマルチセレクション信号ＭＬＴ１およびＭＬＴ２が与えられてもよい。また、テストモードでは行アドレス信号が無視されるので、行アドレスストローブ信号／ＲＡＳに応答してマルチセレクション信号ＭＬＴ１およびＭＬＴ２が選択的に活性化されるようにしてもよい。
【０１０１】
［実施例３］
図１４は、この発明の実施例３によるＤＲＡＭの要部構成を示すブロック図である。この実施例３の目的は、図４に示されたアクセストランジスタ１１２のゲート酸化膜１１２３に対するストレスに加えて、セルキャパシタ１１３の誘電膜１１６に対してもストレスを与えることである。
【０１０２】
図１４を参照して、このＤＲＡＭは上記実施例１の構成に加えて、テストパッド２４および２７と、セレクタ２５および２８と、切替回路２９および３０と、セルプレート電位発生器２６とをさらに備える。テストパッド２４には所望のビット線テスト電位ＶＢＬＴが与えられ、テストパッド２７には所望のセルプレートテスト電位ＶＣＰＴが与えられる。セレクタ２５は切替回路２９から与えられるビット線選択信号ＳＢＬに応答してビット線プリチャージ電位ＶＢＬまたはビット線テスト電位ＶＢＬＴを選択的にビット線イコライズ回路２３に供給する。切替回路２９は行アドレスストローブ信号／ＲＡＳに応答してビット線選択信号ＳＢＬをセレクタ２５に供給し、それによりセレクタ２５を切替える。
【０１０３】
セルプレート電位発生器２６は所定のセルプレート電位ＶＣＰ（たとえば中間電位ＶＣＣ／２）を生成する。セレクタ２８は切替回路３０から与えられるセルプレート選択信号ＳＣＰに応答してセルプレート電位ＶＣＰまたはセルプレートテスト電位ＶＣＰＴを選択的にメモリセル１１１のセルプレート１１５に供給する。切替回路３０は行アドレスストローブ信号／ＲＡＳに応答してセルプレート選択信号ＳＣＰをセレクタ２８に供給し、それによりセレクタ２８を切替える。
【０１０４】
通常モードではＬレベルのマルチセレクション信号ＭＬＴが切替回路２９および３０に与えられる。切替回路２９は行アドレスストローブ信号／ＲＡＳにかかわらずビット線プリチャージ電位ＶＢＬを選択するようセレクタ２５を制御する。したがって、プリチャージ電位発生器２２によって生成されたビット線プリチャージ電位ＶＢＬは、セレクタ２５、ビット線イコライズ回路２３、ビット線ＢＬおよびアクセストランジスタ１１２を介してセルキャパシタ１１３のストレージノード１１４に与えられる。また、切替回路３０はセルプレート電位ＶＣＰを選択するようセレクタ２８を制御する。したがって、セルプレート電位発生器２６によって生成されたセルプレート電位ＶＣＰは、セレクタ２８を介してセルキャパシタ１１３のセルプレート１１５に与えられる。この場合、ＤＲＡＭは通常の動作を行なう。
【０１０５】
他方、図１５（ｄ）に示されるようにマルチセレクション信号ＭＬＴがＬレベルからＨレベルに立上がると、切替回路２９は行アドレスストローブ信号／ＲＡＳに応答してビット線プリチャージ電位ＶＢＬまたはビット線テスト電位ＶＢＬＴを選択するようセレクタ２５を制御する。たとえば行アドレスストローブ信号／ＲＡＳがＬレベルならばテストパッド２４に供給されたビット線テスト電位ＶＢＬＴが選択される。これによりビット線テスト電位ＶＢＬＴは、セレクタ２５、ビット線イコライズ回路２３、ビット線ＢＬおよびアクセストランジスタ１１２を介してセルキャパシタ１１３のストレージノード１１４に与えられる。また、切替回路３０は行アドレスストローブ信号／ＲＡＳに応答してセルプレート電位ＶＣＰまたはセルプレートテスト電位ＶＣＰＴを選択するようセレクタ２８を制御する。たとえば行アドレスストローブ信号／ＲＡＳがＬレベルならばテストパッド２７に供給されたセルプレートテスト電位ＶＣＰＴが選択される。これによりセルプレートテスト電位ＶＣＰＴは、セレクタ２８を介してキャパシタ１１３のセルプレート１１５に与えられる。
【０１０６】
ここで、セレクタ２５および２８の切替制御のために行アドレスストローブ信号／ＲＡＳが用いられているのは、テストモードでは行アドレス信号に関係なくすべてのワード線が駆動されるからである。
【０１０７】
セルキャパシタ１１３にストレス電圧を与える方法としては、ストレージノード１１４に高い電位を与えかつセルキャパシタ１１５に低い電圧を与える方法と、逆にストレージノード１１４に低い電位を与えかつセルプレート１１５に高い電位を与える方法とがある。
【０１０８】
この実施例３によれば、所望のビット線テスト電位ＶＢＬＴをテストパッド２４に与えかつ所望のセルプレートテスト電位ＶＣＰＴをテストパッド２７に与えることができるので、セルキャパシタ１１３に所望のストレス電圧を与えることが可能である。もしもセルキャパシタ１１３に電源電位よりも高いストレス電圧が与えられるとセルキャパシタ１１３が破壊される恐れがあるが、この実施例３によればセルキャパシタ１１３が破壊されないよう必要最小限のストレス電圧をセルキャパシタ１１３に与えることが可能である。
【０１０９】
なお、この実施例３では通常モードにおいてチップを活性化するための行アドレスストローブ信号／ＲＡＳがテスト電位ＶＢＬＴまたはＶＣＰＴのための切替信号として用いられているが、行アドレスストローブ信号／ＲＡＳの代わりにあるいは行アドレスストローブ信号／ＲＡＳに加えて他の制御信号が用いられてもよい。
【０１１０】
また、図１６（ｆ）および（ｇ）に示されるように電源電位ＶＣＣおよび接地電位ＧＮＤの間で周期的に変化するセルプレートテスト電位ＶＣＰＴおよびビット線テスト電位ＶＢＬＴをテストパッド２４および２７に交互に与えれば、セルキャパシタ１１３にＡＣストレスを与えることができる。このようにセルキャパシタ１１３にかかるストレス電圧の極性が交互に変化すると、アクセストランジスタ１１２のゲート−ソース間電圧も変化する。そのため、アクセストランジスタ１１２のゲート−ソース間でのストレスもさらに加速される。
【０１１１】
［実施例４］
図１７は、この発明の実施例４によるＤＲＡＭの構成を示すブロック図である。図１７を参照して、このＤＲＡＭはマルチセレクション検出回路３４を備える。マルチセレクション検出回路３４は通常モードではＬレベルのマルチセレクション信号ＭＬＴを生成し、これを行デコーダ１２に供給する。また、マルチセレクション検出回路３４は、ＷＣＢＲ（／ＷＥ，／ＣＡＳビフォア／ＲＡＳ）のタイミングで電源電位ＶＣＣよりも高いスーパＶＣＣがアドレス端子に与えられると、Ｈレベルのマルチセレクション信号ＭＬＴを生成し、これを行デコーダ１２に供給する。
【０１１２】
／ＲＡＳバッファ３１は外部行アドレスストローブ信号／ＲＡＳに応答して内部行アドレスストローブ信号をマルチセレクション検出回路３４に与える。／ＣＡＳバッファ３２は外部列アドレスストローブ信号／ＣＡＳに応答して内部列アドレスストローブ信号をマルチセレクション検出回路３４に与える。／ＷＥバッファ３３は外部書込イネーブル信号／ＷＥに応答して内部書込イネーブル信号をマルチセレクション検出回路３４に供給する。アドレスバッファ１６は外部アドレス信号Ａｉに応答して内部行アドレス信号を行デコーダ１２に供給する。センスアンプ制御回路３５は、メモリセルアレイ１１からのデータを増幅するようセンスアンプ列１４を制御する。
【０１１３】
図１８は、図１７中のマルチセレクション検出回路３４の動作を示すタイミング図である。図１８（ａ）〜（ｃ）に示されるように、行アドレスストローブ信号／ＲＡＳが立下がる前に書込イネーブル信号／ＷＥおよび列アドレスストローブ信号／ＣＡＳがともに立下がると、つまり行アドレスストローブ信号／ＲＡＳ、列アドレスストローブ信号／ＣＡＳおよび書込イネーブル信号／ＷＥがＷＣＢＲのタイミングで与えられると、マルチセレクション検出回路３４はアドレスキー入力が可能な状態となる。この状態で、図１８（ｄ）に示されるようにアドレス信号Ａｉが与えられるべきアドレス端子に電源電位ＶＣＣよりも高いスーパＶＣＣが与えられると、マルチセレクション検出回路３４は図１８（ｅ）に示されるようにマルチセレクション信号ＭＬＴをＨレベルに活性化する。このＨレベルのマルチセレクション信号ＭＬＴは行デコーダ１２に与えられ、これにより行デコーダ１２はメモリセルアレイ１１内のすべてのワード線を駆動する。
【０１１４】
この実施例４によれば、ＷＣＢＲのタイミングでスーパＶＣＣのアドレスキーが入力されると、マルチセレクション信号ＭＬＴが活性化されるので、このＤＲＡＭが樹脂でモールドされ、さらにパッケージングされた後であっても上記のようなワード線多重選択による加速試験を行なうことができる。
【０１１５】
［実施例５］
図１９は、この発明の実施例５によるＤＲＡＭの要部構成を示すブロック図である。図１９を参照して、このＤＲＡＭは図１７の構成に加えて、メモリセルアレイ１１に対応して設けられたＡＮＤゲート３６をさらに備える。各ＡＮＤゲート３６はマルチセレクション信号ＭＬＴおよび内部行アドレスストローブ信号に応答してその出力信号を対応する行デコーダ１２に供給する。
【０１１６】
したがって、図２０（ａ）〜（ｄ）に示されるようにＷＣＢＲのタイミングでスーパＶＣＣのアドレスキーが入力され、それにより図２０（ｅ）に示されるようにマルチセレクション信号ＭＬＴが活性化されても、図２０（ｆ）に示されるようにワード線ＷＬの電位は直ちに上昇することはない。ワード線ＷＬの電位は、マルチセレクション信号ＭＬＴが活性化され、さらに図２０（ｃ）に示されるように行アドレスストローブ信号／ＲＡＳが立下がると、それに応答して昇圧電位ＶＰＰまで上昇する。
【０１１７】
この実施例５によれば、テストモードでも行アドレスストローブ信号／ＲＡＳに応答してすべてのワード線ＷＬが駆動されるので、所望のタイミングでメモリセルの加速試験を行なうことができる。
【０１１８】
［実施例６］
図２１は、この発明の実施例６によるＤＲＡＭの要部構成を示すブロック図である。図２１を参照して、このＤＲＡＭは図１４に示されたセレクタ２５および２８の代わりにセレクタ３７および３８を備える。セレクタ３７はビット線プリチャージ電位発生器２２の他に、電源電位ＶＣＣが供給される電源ノード、および接地電位ＧＮＤが供給される接地ノードに接続される。セレクタ３８はセルプレート電位発生器２６の他に、電源ノードおよび接地ノードに接続される。したがって、セレクタ３７は切替回路２９からのビット線選択信号ＳＢＬに応答して、ビット線プリチャージ電位ＶＢＬ、電源電位ＶＣＣおよび接地電位ＧＮＤを選択的にビット線イコライズ回路２３に供給する。切替回路２９はマルチセレクション信号ＭＬＴおよび行アドレスストローブ信号／ＲＡＳに応答してセレクタ３７を切替える。マルチセレクション信号ＭＬＴがＬレベルならば行アドレスストローブ信号／ＲＡＳにかかわらずビット線プリチャージ電位ＶＢＬがビット線イコライズ回路２３に供給される。マルチセレクション信号ＭＬＴがＨレベルでかつ行アドレスストローブ信号／ＲＡＳがＨレベルならば、電源電位ＶＣＣがビット線イコライズ回路２３に供給される。マルチセレクション信号ＭＬＴがＨレベルでかつ行アドレスストローブ信号／ＲＡＳがＬレベルならば、接地電位ＧＮＤがビット線イコライズ回路２３に供給される。
【０１１９】
セレクタ３８は切替回路３０からのセルプレート選択信号ＳＣＰに応答して、セルプレート電位ＶＣＰ、接地電位ＧＮＤおよび電源電位ＶＣＣを選択的にセルプレート１１５に供給する。マルチセレクション信号ＭＬＴがＬレベルならば、行アドレスストローブ信号／ＲＡＳにかかわらずセルプレート電位ＶＣＰがセルプレート１１５に供給される。マルチセレクション信号ＭＬＴがＨレベルでかつ行アドレスストローブ信号／ＲＡＳがＨレベルならば、接地電位ＧＮＤがセルプレート１１５に供給される。マルチセレクション信号ＭＬＴがＨレベルでかつ行アドレスストローブ信号／ＲＡＳがＬレベルならば、電源電位ＶＣＣがセルプレート１１５に供給される。
【０１２０】
図２２は、図２１中の切替回路２９およびセレクタ３７の具体的な構成を示す回路図である。図２２を参照して、切替回路２９はマルチセレクション信号ＭＬＴを受けるインバータ２９１と、インバータ２９１の出力信号および行アドレスストローブ信号／ＲＡＳを受けるＮＯＲゲート２９２と、マルチセレクション信号ＭＬＴおよび行アドレスストローブ信号／ＲＡＳを受けるＡＮＤゲート２９３と、マルチセレクション信号ＭＬＴを受けるインバータ２９４とを含む。セレクタ３７は、インバータ３７１，３７２，３７５と、トランスファゲート３７２，３７４，３７６とを含む。
【０１２１】
マルチセレクション信号ＭＬＴがＨレベルならばトランスファゲート３７２がオンになり、これによりセレクタ３７はビット線プリチャージ電位ＶＢＬを出力する。マルチセレクション信号ＭＬＴがＨレベルでかつ行アドレスストローブ信号／ＲＡＳがＨレベルならばトランスファゲート３７４がオンになり、これによりセレクタ３７は電源電位ＶＣＣを出力する。マルチセレクション信号ＭＬＴがＨレベルでかつ行アドレスストローブ信号／ＲＡＳがＬレベルならばトランスファゲート３７４がオンになり、セレクタ３７は接地電位ＧＮＤを出力する。
【０１２２】
図２３は、図２１中の切替回路３０およびセレクタ３８の具体的な構成を示す回路図である。図２３を参照して、切替回路３０は図２２に示された切替回路２９と同様にインバータ３９１および３９４とＮＯＲゲート３９２とＡＮＤゲート３９３とを含む。セレクタ３８は図２２に示されたセレクタ３７と同様に、インバータ３８１，３８３，３８５と、トランスファゲート３８２，３８４，３８６とを含む。
【０１２３】
したがって、マルチセレクション信号ＭＬＴがＬレベルならばセレクタ３８はセルプレート電位ＶＣＰを出力する。マルチセレクション信号ＭＬＴがＨレベルでかつ行アドレスストローブ信号／ＲＡＳがＨレベルならばセレクタ３８は接地電位ＧＮＤを出力する。マルチセレクション信号ＭＬＴがＨレベルでかつ行アドレスストローブ信号／ＲＡＳがＬレベルならばセレクタ３８は電源電位ＶＣＣを出力する。
【０１２４】
この実施例６では、行アドレスストローブ信号／ＲＡＳに応答してセルキャパシタ１１３に与えられるストレス電圧の極性が切替えられる。したがって、ＡＣストレスをセルキャパシタ１１３に与えることができる。
【０１２５】
この実施例６によれば、セレクタ３７および３８が電源ノードおよび接地ノードに接続されているため、図１４に示されるようなテストパッド２４および２７を必要としない。そのため、このようなＤＲＡＭの加速試験を行なうときには、マルチセレクション信号ＭＬＴ、行アドレスストローブ信号／ＲＡＳ、電源電位ＶＣＣ、接地電位ＧＮＤおよびワード線駆動のための昇圧電位ＶＰＰという５つの電位および信号を外部から与えればよい。さらに、バーンインのような加速テストでは電源電位ＶＣＣを通常よりも高くするので、電源電位ＶＣＣをそのまま昇圧電位ＶＰＰとして供給できる場合もある。そのような場合には、４つの信号および電位を外部から与えることにより加速試験を行なうことができる。
【０１２６】
ところで、近年、ＤＲＡＭのようなチップはダイシング前のウエハ状態でストレス試験が行なわれる傾向にある。さらに、そのようなストレス試験の中でも、ウエハ上の複数のチップを同時にテストする並列試験と呼ばれる手法が用いられる傾向にある。しかし、その試験のために与えなければならない電位および信号の数が多いと、多数のピンを有するテスタが必要となり、テストコストは増大する。また、プローブカードを用いる場合であっても、多数のプローブを有する複雑なプローブカードが必要になるため、やはりテストコストは増大する。
【０１２７】
これに対して、この実施例６によれば、４つまたは５つという少数のパッドに信号および電位を与えることによりストレス試験を行なうことができる。そのため、同時にテストすることのできるチップの数が多くなり、それによりテストコストが減少する。
【０１２８】
［実施例７］
図２４は、この発明の実施例７によるＤＲＡＭの要部構成を示すブロック図である。図２４を参照して、このＤＲＡＭは、電源電位ＶＣＣが外部から与えられる電源パッド３９と、接地電位ＧＮＤが外部から与えられる接地パッド４０と、マルチセレクション信号ＭＬＴが外部から与えられるマルチセレクションパッド４１と、外部昇圧電位ＶＰＰＥが外部から与えられる昇圧電源パッド４２とを備える。このＤＲＡＭはさらに、セレクタ４３，４４および４８と、論理レベル判定回路４５と、ＶＣＣレベル判定回路４６と、昇圧電位発生器４７とを備える。論理レベル判定回路４５は、マルチセレクションパッド４１に与えられたマルチセレクション信号ＭＬＴがＨレベルであるかＬレベルであるかを判定し、その判定結果に従う選択信号ＳＥＬ１をセレクタ４３および４４に供給する。ＶＣＣレベルの判定回路４６は、マルチセレクションパッド４１に与えられたマルチセレクション信号ＭＬＴが電源電位ＶＣＣレベルであるかそれよりも高いスーパＶＣＣレベルであるかを判定し、その判定結果に従う選択信号ＳＥＬ２をセレクタ４３および４４に供給する。したがって、Ｈレベルのマルチセレクション信号ＭＬＴとして、電源電位ＶＣＣの他に電源電位ＶＣＣよりも高いスーパＶＣＣが与えられる。このＶＣＣレベル判定回路４６は直列に接続されかつダイオード接続された２〜３つのトランジスタ（図示せず）を含み、電源電位ＶＣＣよりもこれら２〜３つのトランジスタのしきい電圧だけ高いスーパＶＣＣを検出することができる。
【０１２９】
セレクタ４３は選択信号ＳＥＬ１およびＳＥＬ２に応答して、ビット線プリチャージ電位発生器２２からのビット線プリチャージ電位ＶＢＬか、電源パッド３９からの電源電位ＶＣＣか、または接地パッド４０からの接地電位ＧＮＤを選択し、その選択された電位をビット線電位ＶＢＬ１としてメモリセルアレイ１１内のビット線イコライズ回路に供給する。セレクタ４４は選択信号ＳＥＬ１およびＳＥＬ２に応答して、セルプレート電位発生器２６からのセルプレート電位ＶＣＰか、電源パッド３９からの電源電位ＶＣＣか、または接地パッド４０からの接地電位ＧＮＤを選択し、その選択された電位をセルプレート電位ＶＣＰ１としてメモリセルアレイ１１内のメモリセルのセルプレートに供給する。
【０１３０】
昇圧電位発生器４７は、電源電位ＶＣＣに基づいてその電源電位ＶＣＣよりも高い内部昇圧電位ＶＰＰＩを発生する。セレクタ４８はその生成された内部昇圧電位ＶＰＰＩまたは昇圧電源パッド４２に与えられた外部昇圧電位ＶＰＰＥを選択し、その選択された電位を行デコーダ１２内のワードドライバに供給する。
【０１３１】
通常モードでは、ビット線プリチャージ電位発生器２２からビット線プリチャージ電位ＶＢＬがセレクタ４３を介してビット線に供給される。また、セルプレート電位発生器２６からセルプレート電位ＶＣＰがセレクタ４４を介してセルプレートに供給される。
【０１３２】
テストモードでは、図２５（ｃ）に示されるように電源電位ＶＣＣまたはスーパＶＣＣがＨレベルのマルチセレクション信号ＭＬＴとしてマルチセレクションパッド４１に与えられる。マルチセレクション信号ＭＬＴがＨレベルに活性化されると、図２５（ｂ）に示されるようにすべてのプリデコード信号Ｘ１〜Ｘ８がＨレベルに活性化され、それにより図２５（ｄ）に示されるようにメモリセルアレイ１１内のすべてのワード線ＷＬの電位が昇圧電位ＶＰＰまで上昇する。
【０１３３】
さらに、論理レベル判定回路４５がマルチセレクション信号ＭＬＴはＨレベルであると判定し、かつＶＣＣレベル判定回路４６がそのマルチセレクション信号ＭＬＴのＨレベルは電源電位ＶＣＣレベルであると判定した場合には、セレクタ４３は電源電位ＶＣＣを選択し、図２５（ｅ）に示されるようにその選択された電源電位ＶＣＣをビット線電位ＶＢＬ１としてビット線に供給する。また、この場合には、セレクタ４４は接地電位ＧＮＤを選択し、図２５（ｆ）に示されるようにその選択された接地電位ＧＮＤをセルプレート電位ＶＣＰ１としてセルプレートに供給する。
【０１３４】
他方、論理レベル判定回路４５がその与えられたマルチセレクション信号ＭＬＴはＨレベルであると判定し、かつＶＣＣレベル判定回路４６がそのＨレベルはスーパＶＣＣレベルであると判定した場合には、セレクタ４３は接地電位ＧＮＤを選択し、図２５（ｅ）に示されるようにその選択された接地電位ＧＮＤをビット線電位ＶＢＬ１としてビット線に供給する。また、この場合には、セレクタ４４は電源電位ＶＣＣを選択し、図２５（ｆ）に示されるようにその選択された電源電位ＶＣＣをセルプレート電位ＶＣＰ１としてセルプレートに供給する。
【０１３５】
また、通常モードでは昇圧電位発生器４７によって生成された内部昇圧電位ＶＰＰＩがセレクタ４８を介して行デコーダ１２に供給されるのに対し、テストモードでは昇圧電源パッド４２に外部から供給された外部昇圧電位ＶＰＰＥがセレクタ４８を介して行デコーダ１２に供給される。したがって、テストモードでは多数のワード線ＷＬが駆動されるが、この実施例７では外部昇圧電位ＶＰＰＥが供給されるため、ワード線は十分に駆動され得る。
【０１３６】
この実施例７によれば、マルチセレクション信号ＭＬＴとして３種類のレベルを与えることができるので、図２１のように電源電位ＶＣＣおよび接地電位ＧＮＤの切替のために行アドレスストローブ信号／ＲＡＳを用いる必要がなく、マルチセレクション信号の２種類のＨレベルに従って電源電位ＶＣＣおよび接地電位ＧＮＤの切替が可能となる。
【０１３７】
また、テストモードでは、電源電位ＶＣＣ、接地電位ＧＮＤ、マルチセレクション信号ＭＬＴおよび外部昇圧電位ＶＰＰＥという４つの電位および信号を外部から与えさえすれば、このＤＲＡＭにストレスを与えることができる。したがって、このようなＤＲＡＭをダイシング前のウエハ状態でテストする場合においては、ストレスを与えるために必要な信号および電位を容易に外部から与えることができる。そのため、テストコストが削減される。
【０１３８】
また、上記実施例７では昇圧電源パッド４２からワード線駆動用の昇圧電位ＶＰＰＥが供給されているが、電源パッド３９に供給された電源電位ＶＣＣが行デコーダ１２に供給されるようにしてもよい。バーンインのようなストレス試験では通常よりも高い電源電位ＶＣＣが外部から供給されるからである。したがって、この場合は３つのパッド３９〜４１にテスト用の電位または信号を外部から供給すれば足りる。
【０１３９】
図２６は、上記のような３つのパッドを有する半導体チップのウエハ状態での配置を示す図である。図２６に示されるように、複数の半導体チップ７１が半導体ウエハ上に形成されている。各半導体チップ７１は３つのパッド３９，４０および４９と内部タイマ７１１とを備える。半導体チップ７１のマルチセレクションパッド４９は図２４とは異なり、バーンイン信号が与えられる。内部タイマ７１１はマルチセレクションパッド４９からのバーンイン信号に応答して所定周期のマルチセレクション信号ＭＬＴを生成する。このように半導体チップ７１の各々に内部タイマ７１１が設けられているため、半導体チップ７１の各々はその内部的に生成されたマルチセレクション信号ＭＬＴに応答して個別的にテストされ得る。
【０１４０】
図２７は、図２６のような複数の半導体チップ７１をウエハ状態でテストするためのプローブカードを示す平面図である。図２７に示されるように、このプローブカード７４には複数の開口部７４１が形成されるとともに、開口部７４１に突出する複数のプローブ７４２が設けられている。各開口部７４１は半導体チップ７１が臨めるように形成される。そして、１つの半導体チップ７１に対応して３つのプローブ７４２が開口部７４１の周縁に配置されている。
【０１４１】
これらのプローブ７４２はパッド３９，４０および４９に接触し、それにより各半導体チップ７１にテスト用の電源電位ＶＣＣ、接地電位ＧＮＤおよびバーンイン信号が与えられる。このプローブカード７４には複数の開口部７４１が形成されているため、縦１列に配置された３つの半導体チップ７１だけでなく、マトリックスに配置された１５個の半導体チップを同時にテストすることができる。
【０１４２】
上記のようにテストのために与える必要のある電位および信号の数が少なくなると、図２７に示されるような簡単な構成のプローブカード７４を用いて複数の半導体チップ７１をウエハ状態で同時にテストすることが可能となる。
【０１４３】
［実施例８］
図２８は、本発明の実施例８によるＤＲＡＭの要部構成を示す図である。図２８を参照して、このＤＲＡＭは所定の基板電位ＶＢＢを発生する基板電位発生器５０と、マルチセレクション信号ＭＬＴに応答して基板電位ＶＢＢまたは外部から供給される基板テスト電位ＶＢＢＴを選択し、その選択された電位を半導体基板１０に供給するセレクタ５１とを備える。
【０１４４】
図１４に示された実施例３ではビット線テスト電位ＶＢＬＴがビット線ＢＬを介してストレージノード１１４に供給されるのに対し、この実施例８では基板テスト電位ＶＢＢＴが半導体基板１０およびアクセストランジスタ１１２のソース／ドレイン領域１１２２を介してストレージノード１１４に供給される。この実施例８では、半導体基板１０がｐ型でかつソース／ドレイン領域１１２２がｎ+ 型であるからセルプレート電位ＶＣＰＴよりも基板テスト電位ＶＢＢＴの方を高く設定する必要がある。したがって、テストモードではセルプレートテスト電位ＶＣＰＴがセルプレート１１５に供給され、基板テスト電位ＶＢＢＴがストレージノード１１４に供給されるので、セルキャパシタ１１３の誘電膜１１６にストレス電圧を与えることができる。
【０１４５】
この実施例８によれば、テストモードにおいて基板テスト電位を１つの半導体基板１０に与えさえすれば、すべてのセルキャパシタ１１３のストレージノード１１４にその基板テスト電位を供給できるので、実施例８の構成は図１４に示された実施例３の構成よりも簡単になる。
【０１４６】
なお、ｎ型半導体基板内にｐ+ 型ソース／ドレイン領域が形成される場合においては、セルプレートテスト電位ＶＣＰＴと基板テスト電位ＶＢＢＴの極性を逆にすればよい。
【０１４７】
［実施例９］
図２９は、この発明の実施例９によるフラッシュメモリ装置の構成を示す図である。図２９を参照して、このフラッシュメモリ装置におけるメモリセルラインは、複数のワード線ＷＬと、ワード線ＷＬと交差する複数のソース線５２と、ワード線およびソース線の交点に対応して設けられた複数のフローティングゲート型メモリセル５３とを含む。フローティングゲート型メモリセル５３の各々は、半導体基板１０内に形成されたドレイン領域５３１およびソース領域５３２と、対応するワード線ＷＬに接続されるゲート電極５３３と、ゲート電極５３３の下に形成されるフローティングゲート５３４とを含む。このメモリセル５３では、フローティングゲート５３４に電荷を蓄積することによってデータが記憶される。このフローティングゲート５３４は電気的にフローティング状態にあるため、電源が遮断されてもそのデータが消失することはない。
【０１４８】
通常のアクセス動作では、１つのワード線ＷＬが駆動され、それによりメモリセル５３のデータがソース線５２に読出される。
【０１４９】
他方、テストモードでは上記実施例と同様に、１つのマルチセレクション信号に応答して複数のワード線ＷＬが駆動される。この駆動されたワード線ＷＬに接続されたゲート電極５３３には高い電位が供給される。そのため、ゲート電極５３３からソース領域５３２の方向に高い電圧がかかり、それによりフローティングゲート５３４の電荷がソース領域５３２に引抜かれる。その結果、それらメモリセル５３のデータは消去される。
【０１５０】
この実施例９によれば、マルチセレクション信号に応答して複数のワード線ＷＬが駆動されるので、所望のエリア内のすべてのメモリセルのデータを同時に消去することができる。その結果、消去時間が短縮される。
【０１５１】
［実施例１０］
図３０は、この発明の実施例１０による半導体集積回路装置用半製品の構成を示す平面図である。図３０に示されるように、半導体ウエハ７０には複数の半導体チップ７１が形成される。このような半導体チップ７１はマトリックスに配置される。各半導体チップ７１は、隣接する他の半導体チップ７１と所定間隔をおいて配置される。したがって、これらの半導体チップ７１の間にはダイシング領域７２が形成される。半導体ウエハ７０はダイシング領域７２で切断されて複数の半導体チップ７１に分離される。一般に、このダイシング領域７２の幅は５０〜２００μｍ程度に設定される。
【０１５２】
この実施例１０では、このようなダイシング領域７２に図３１に示されるようなテスト配線７２１〜７２３が縦横に形成される。縦横に形成されたテスト配線７２１は互いに接続され、そこには電源電位ＶＣＣが供給され得る。縦横に形成されたテスト配線７２２は互いに接続され、そこには接地電位ＧＮＤが供給され得る。縦横に形成されたテスト配線７２３は互いに接続され、そこにはマルチセレクション信号ＭＬＴが供給される。
【０１５３】
したがって、電源電位ＶＣＣ、接地電位ＧＮＤおよびマルチセレクション信号ＭＬＴをテスト配線７２１〜７２３のそれぞれ１箇所に供給すれば、それらの電位および信号は半導体ウエハ７０上のすべての半導体チップ７１に供給される。そのため、１つの半導体チップ７１のみにテスト用の電位および信号を供給するような通常のプローブカードを用いても、半導体ウエハ７０上のすべての半導体チップ７１の加速試験を行なうことができる。もちろん、図２７に示されるようなプローブカードを用いても構わない。
【０１５４】
［実施例１１］
図３１に示されるように複数の半導体チップ７１がテスト配線７２１〜７２３で共通に接続されると、プローブカードの１つのプローブに接続される半導体チップ７１の数が増大し、それにより負荷容量が増大する。そのため、テスト配線を介して半導体チップ７１に与えられる電位および信号の立上がりおよび立下がり時間が長くなる。その結果、半導体チップ７１を高い周波数で動作させながら加速試験を行なうことは困難である。
【０１５５】
そこで、図３２に示される実施例１１では、半導体チップ７１の各々が内部タイマ７１１を含む。縦横に形成されたテスト配線７２４は互いに接続され、そこはバーンイン信号ＢＩが与えられる。このバーンイン信号ＢＩはテスト配線７２４を介して半導体ウエハ７０上のすべての半導体チップ７１の内部タイマ７１１に与えられる。
【０１５６】
図３３（ａ）に示されるようにバーンイン信号ＢＩが立上がると、内部タイマ７１１は自動的に動作し、図３３（ｂ）に示されるようなマルチセレクション信号ＭＬＴを周期的に生成する。このマルチセレクション信号ＭＬＴは上記のように行デコーダに与えられ、それにより複数のワード線が活性化される。図３３（ｃ）に示されるようにワード線ＷＬの電位はマルチセレクション信号ＭＬＴに応答して上昇および下降を繰り返す。したがって、図３３（ｄ）に示されるようにビット線ＢＬおよび／ＢＬの電位は接地電位ＧＮＤおよび電源電位ＶＣＣの間で振幅される。
【０１５７】
このように実施例１１では、各半導体チップ７１に設けられた内部タイマ７１１によってマルチセレクション信号ＭＬＴが生成されるので、各半導体チップ７１を高い周波数で動作させながらＡＣストレス試験を加速的に行なうことができる。
【０１５８】
［実施例１２］
図３２に示された実施例１１では各半導体チップ７１ごとに所定周波数のマルチセレクション信号ＭＬＴが生成されるので、内部タイマ７１１の発振周波数にばらつきが存在すると、テストの加速比率が各半導体チップごとに異なる場合がある。
そこで、図３４に示される実施例１２では、半導体チップ７１の各々が１／ｎの分周回路７１２を含む。縦横に形成されたテスト配線７２５は互いに接続され、そこには外部クロック信号ＣＫが与えられる。この外部クロック信号ＣＫはテスト配線７２５を介して半導体ウエハ上のすべての半導体チップ７１の分周回路７１２に与えられる。各分周回路７１２はその与えられた外部クロック信号ＣＫを分周し、それにより外部クロック信号ＣＫの１／ｎの周期を有するマルチセレクション信号ＭＬＴを生成する。たとえばｎ＝２の場合、図３５（ｃ）に示されるようにマルチセレクション信号ＭＬＴの周期は図３５（ｂ）に示される外部クロック信号ＣＫの周期の半分となる。
【０１５９】
したがって、たとえ与えられた外部クロック信号ＣＫの立上がりおよび立下がり時間が長くても、マルチセレクション信号ＭＬＴの立上がりおよび立下がり時間は外部クロック信号ＣＫの１／ｎになる。たとえばｎ＝１６の場合において外部クロック信号ＣＫの周期が１６００ｎｓであれば、マルチセレクション信号ＭＬＴの周期は１００ｎｓとなる。したがって、この外部クロック信号ＣＫの立上がりおよび立下がり時間が５０ｎｓ程度であっても、マルチセレクション信号ＭＬＴの立上がりおよび立下がり時間は５ｎｓ以下となる。このように立上がりおよび立下がり時間が短くなるので、半導体チップ７１を高い周波数で動作させながら加速試験を行なうことができる。また、分周回路７１２は外部クロック信号ＣＫをトリガとしてマルチセレクション信号ＭＬＴを生成するので、各半導体チップ７１における加速試験の加速比率はほぼ同じになる。
【０１６０】
［実施例１３］
図３２に示された実施例１１では、テスト用の内部タイマ７１１が設けられているが、この半導体チップがＤＲＡＭの場合であればセルフリフレッシュに用いられるリフレッシュタイマをテストモードで内部タイマとして用いることも可能である。そのための回路が図３６に示される。
【０１６１】
図３６に示されるようにこの実施例１３では、セルフリフレッシュ信号ＳＲＥＦおよびバーンイン信号ＢＩを受けるＯＲゲート７１３の出力信号がリフレッシュタイマ７１４に与えられる。リフレッシュタイマ７１４の出力信号およびバーンイン信号ＢＩはＡＮＤゲート７１５に与えられる。また、バーンイン信号ＢＩおよび外部行アドレスストローブ信号／ＲＡＳＥはＮＯＲゲート７１６に与えられる。マルチプレクサ７１７はバーンイン信号ＢＩに応答してＡＮＤゲート７１５の出力信号またはＮＯＲゲート７１６の出力信号を選択し、その選択された信号を内部行アドレスストローブ信号／ＲＡＳＩとして出力する。
【０１６２】
セルフリフレッシュモードではＬレベルのバーンイン信号ＢＩが与えられるので、リフレッシュタイマ７１４が活性化され、そのリフレッシュタイマ７１４の出力信号に応答してアドレスカウンタ７１８がセルフリフレッシュのための内部アドレスを生成する。セルフリフレッシュ制御回路７１９はその生成された内部アドレスに応答してメモリセルを順次リフレッシュするよう行デコーダ、センスアンプなどを制御する。
【０１６３】
また、マルチプレクサ７１７はＬレベルのバーンイン信号ＢＩに応答してＮＯＲゲート７１６の出力信号を選択するため、外部行アドレスストローブ信号／ＲＡＳＥが内部行アドレスストローブ信号／ＲＡＳＩとして出力される。
【０１６４】
他方、テストモードではＨレベルのバーンイン信号ＢＩが与えられるので、マルチプレクサ７１７はＡＮＤゲート７１５の出力信号を選択する。したがって、リフレッシュタイマ７１４の出力信号が内部行アドレスストローブ信号／ＲＡＳＩとして出力される。テストモードではこの内部行アドレスストローブ信号／ＲＡＳＩに応答して複数のワード線が周期的に活性化されるので、メモリセルのＡＣストレス試験が可能となる。
【０１６５】
この実施例１３によれば、各半導体チップごとに必要とされる内部タイマとしてリフレッシュタイマ７１４が流用されているため、加速試験だけのための回路が占有する領域が低減される。
【０１６６】
［実施例１４］
上記実施例ではマルチセレクション信号ＭＬＴに応答してメモリセルアレイ内のすべてのワード線ＷＬが活性化されるため、ワード線の充放電により大量の電力が同時に消費される。そこで、アドレスによって指定された複数のワード線を順次活性化できる実施例１４の構成が図３７に示される。
【０１６７】
図３７の実施例１４では、内部タイマ７１１の出力に応答してアドレスカウンタ７１８が内部アドレスを順次生成する。したがって図３８（ｂ）に示されるようにマルチセレクション信号ＭＬＴが活性化されると、図３８（ｄ）に示されるアドレスカウンタ７１８の内部アドレスに従って図３８（ｃ）に示されるように複数のワード線ＷＬの電位が昇圧電位ＶＰＰまで上昇する。マルチセレクション信号ＭＬＴが再び活性化されると、次の内部アドレスに従って複数のワード線ＷＬが駆動される。
【０１６８】
ここで、内部タイマ７１１はセルフリフレッシュ用のリフレッシュタイマを流用し、さらにアドレスカウンタ７１８はセルフリフレッシュ用のアドレスカウンタを流用するのが望ましい。加速試験のために必要な回路の占有面積が低減されるからである。
【０１６９】
この実施例１４によれば、テストモードにおいてはアドレスカウンタ７１８からの内部アドレスに従ってメモリセルアレイ内の一部のワード線のみが駆動されるため、ワード線を充放電するために同時に消費される電力が低減される。また、アドレスカウンタ７１８が駆動されるべきワード線を特定するためのアドレスを内部的に生成するため、外部からそのようなアドレスを与える必要はない。そのため、テストのために外部から与える電位および信号の数が少なく、ウエハ状態での加速試験を容易に行なうことができる。
【０１７０】
以上、この発明の実施例を詳述したが、この発明の範囲は上述した実施例によって限定されるものではなく、この発明はその主旨を逸脱しない範囲内で当業者の知識に基づき種々の改良、修正、変形などを加えた態様で実施し得るものである。
【０１７１】
【発明の効果】
請求項１に係る半導体記憶装置によれば、マルチセレクション信号の活性時に外部から与えられる制御信号のレベルに応答して、電源電位と接地電位とを切り替えビット線に供給する。そのため、セルキャパシタに与えられるストレス電圧の極性が切り替えられ、セルキャパシタにＡＣストレスを与えることができる。
【０１７８】
請求項２に係る半導体記憶装置によれば、請求項１の効果に加えて、マルチセレクション信号の活性時に制御信号に応答してビット線に与えられる電位が電源電位の場合は接地電位を、接地電位の場合は電源電位をメモリセルのセルプレートに供給する。そのため、セルキャパシタに与えられるストレス電圧の極性が切り替えられ、セルキャパシタにＡＣストレスを与えることができる。
【０１８０】
請求項３に係る半導体記憶装置によれば、マルチセレクション信号の活性時に外部から与えられる制御信号のレベルに応答して、電源電位と接地電位とを切り替えメモリセルのセルプレートに供給する。そのため、セルキャパシタに与えられるストレス電圧の極性が切り替えられ、セルキャパシタにＡＣストレスを与えることができる。
【図面の簡単な説明】
【図１】  この発明の実施例１によるＤＲＡＭの全体構成を示すブロック図である。
【図２】  図１中のメモリセルアレイ、センスアンプ列、入出力回路などの一部を具体的に示すブロック図である。
【図３】  図１中のメモリセルアレイの具体的な構成を示す回路図である。
【図４】  図２および３に示された１つのメモリセルの構造を示す断面図である。
【図５】  図１中のマルチセレクションパッドおよびマルチセレクション信号発生回路の具体的な構成を示す回路図である。
【図６】  図１中の行デコーダ１２の具体的な構成を示すブロック図である。
【図７】  図６中の行プリデコーダとともに１つのワードドライバの構成を具体的に示すブロック図である。
【図８】  図６および７中の行プリデコーダの具体的な構成を示す回路図である。
【図９】  図６中の複数の行デコーダユニットの具体的な構成を示す回路図である。
【図１０】  図１〜９に示されたＤＲＡＭの動作を示すタイミング図である。
【図１１】  この発明の実施例２によるＤＲＡＭにおける行プリデコーダの具体的な構成を示す回路図である。
【図１２】  図１１中の２つのマルチセレクション信号を生成するための回路を示すブロック図である。
【図１３】  図１１および１２に示された実施例２においてワード線がグループごとに分割的に駆動される様子を示す説明図である。
【図１４】  この発明の実施例３によるＤＲＡＭにおける要部構成を示すブロック図である。
【図１５】  図１４に示されたＤＲＡＭによる動作の一例を示すタイミング図である。
【図１６】  図１４に示されたＤＲＡＭによる動作の他の例を示すタイミング図である。
【図１７】  この発明の実施例４によるＤＲＡＭの要部構成を示すブロック図である。
【図１８】  図１７に示されたＤＲＡＭによる動作を示すタイミング図である。
【図１９】  この発明の実施例５によるＤＲＡＭの要部構成を示すブロック図である。
【図２０】  図１９に示されたＤＲＡＭによる動作を示すタイミング図である。
【図２１】  この発明の実施例６によるＤＲＡＭの要部構成を示すブロック図である。
【図２２】  図２１中のビット線側の切替回路およびセレクタの具体的な構成を示す回路図である。
【図２３】  図２１中のセルプレート側の切替回路およびセレクタの具体的な構成を示す回路図である。
【図２４】  この発明の実施例７によるＤＲＡＭの要部構成を示すブロック図である。
【図２５】  図２４に示されたＤＲＡＭによる動作を示すタイミング図である。
【図２６】  図２４中の昇圧電源パッドを有していない半導体チップをウエハ状態で同時にテストする様子を示す説明図である。
【図２７】  図２６に示された半導体チップをウエハ状態でテストするのに用いられるプローブカードを示す平面図である。
【図２８】  この発明の実施例８によるＤＲＡＭの要部構成を示す説明図である。
【図２９】  この発明の実施例９によるフラッシュメモリ装置の要部構成を示す説明図である。
【図３０】  この発明の実施例１０による半導体集積回路装置用半製品を示す平面図である。
【図３１】  図３０中の半導体チップおよびダイシング領域を詳細に示す説明図である。
【図３２】  この発明の実施例１１による半導体集積回路装置用半製品の要部を示す説明図である。
【図３３】  図３２に示された半導体集積回路装置用半製品のためのテスト動作を示すタイミング図である。
【図３４】  この発明の実施例１２による半導体集積回路装置用半製品の要部を示す説明図である。
【図３５】  図３４に示された半導体集積回路装置用半製品のためのテスト動作を示すタイミング図である。
【図３６】  この発明の実施例１３による半導体集積回路装置用半製品における１つの半導体チップの要部構成を示すブロック図である。
【図３７】  この発明の実施例１４による半導体集積回路装置用半製品の要部を示す説明図である。
【図３８】  図３７に示された半導体集積回路装置用半製品のためのテスト動作を示すタイミング図である。
【図３９】  従来のＤＲＡＭにおける行プリデコーダ、ワードドライバおよびメモリセルの構成を示すブロック図である。
【図４０】  図３９中の行プリデコーダの具体的な構成を示す回路図である。
【図４１】  「ＩＥＤＭ９３，ＤＩＧＥＳＴ  Ｐ６３９〜６４２」中の図３に示されたＤＲＡＭの構成を示すブロック図である。
【図４２】  半導体ウエハ上に複数の半導体チップが形成された従来の半導体集積回路装置用半製品を示す平面図である。
【図４３】  図４２に示された半導体チップをウエハ上でテストするためのプローブカードを示す平面図である。
【符号の説明】
１０  半導体基板、１１  メモリセルアレイ、１２  行デコーダ、２０，４１マルチセレクションパッド、２１  マルチセレクション信号発生回路、ＢＬ，／ＢＬ  ビット線、ＷＬ  ワード線、１１１  メモリセル、１１２  アクセストランジスタ、１１３  セルキャパシタ、１１４  ストレージノード、１１５  セルプレート、２２  ビット線プリチャージ電位発生器、２３  ビット線イコライズ回路、１２１  行プリデコーダ、ＲＤ１〜ＲＤｎ  行デコーダユニット、１２２  プリデコード信号線、ＷＤ１１〜ＷＤ１４，ＷＤ２１〜ＷＤ２４，ＷＤｎ１〜ＷＤｎ４  ワードドライバ、２４，２７  テストパッド、２５，２８，３７，３８，４３，４４，４８，５１  セレクタ、２６  セルプレート電位発生器、２９，３０  切替回路、３４  マルチセレクション検出回路、３９  電源パッド、４０  接地パッド、４２  昇圧電源パッド、５０  基板電位発生器、５２  ソース線、５３  フローティングゲート型メモリセル、７０  半導体ウエハ、７１半導体チップ、７１１  内部タイマ、７２１〜７２５  テスト配線、７１２  １／ｎ分周回路、７１４  リフレッシュタイマ、７１８  アドレスカウンタ、７１９  セルフリフレッシュ制御回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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