(57)【特許請求の範囲】
【請求項１】
基板上に積層された絶縁膜、上記絶縁膜の内部に形成され、上記絶縁膜の底面から上面にかけて形成されたコンタクトホールに埋設された導電物質からなるコンタクト、上記絶縁膜上に形成された導電体パターン、上記導電体パターンの側面に枠付け形成された導電物質からなるサイドウォールを含み、上記導電体パターンと上記コンタクトとは直接的に、若しくは上記サイドウォールを介して電気的に接続され、
導電体パターンの側面に枠付け形成されたサイドウォールがコンタクトの上に配置され、上記サイドウォールの一部がコンタクトホール内に埋め込まれ、
導電体パターンとサイドウォールが配線を構成することを特徴とする半導体装置。
【請求項２】
隣接する二つの導電体パターン間の距離は最小抜き寸法に相当し、上記二つの導電体パターンが向かい合う側の側面に枠付け形成されたサイドウォール間の距離は最小抜き寸法よりも小さいことを特徴とする請求項１に記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体装置の構造及びその製造方法に関するものであり、特に重ね合わせのズレに起因する二つの導電体の断線を抑制し、良好な電気特性のキャパシタを得ることが可能な半導体装置の構造及びその製造方法に関するものである。
【０００２】
【従来の技術】
図６は特開平８−３０６６６４号公報に記載された技術による半導体装置を示しており、図において符号１０１は半導体基板、１０２は半導体基板１０１上に積層された絶縁膜、１０３は半導体基板１０１の表面に底面が当接する状態に絶縁膜１０２の内部に埋め込まれたコンタクトであり、このコンタクト１０３は絶縁膜１０２に開口されたコンタクトホールの内壁及び底面に付着して形成された第一の密着層１０４とこの第一の密着層１０４上に積層されコンタクトホール内に埋め込まれたプラグ１０５とによって構成されている。
【０００３】
さらに、コンタクト１０３の上部には第二の密着層１０６を介して上層配線１０７が形成されており、この上層配線１０７の上面には絶縁物質からなる保護膜１０８が配置され、上層配線１０７と保護膜１０８との側断面には絶縁膜からなるサイドウォール１０９が形成されている。また、第二の密着層１０６はサイドウォール１０９と上層配線１０７の下面に配置された状態となっている。
【０００４】
次に、この図６の半導体装置の製造方法について説明する。
まず、図７（ａ）に示すように、半導体基板１０１上の層間絶縁膜１０２に対してコンタクトホールを開口し、第一の密着層１０４を少なくともコンタクトホールの内壁及び底面に積層し、さらにプラグ１０５となる導電膜を成膜することによってコンタクトホールを導電物質で埋設する。次に全面エッチバックすることで絶縁膜１０２上に積層されたプラグ１０５及び第一の密着層１０４を除去し、コンタクトホール内にのみコンタクト１０３として第一の密着層１０４とプラグ１０５を残す。
【０００５】
その後、図７（ｂ）に示すように、第二の密着層１０６ａ、上層配線１０７となる導電膜１０７ａ、保護膜１０８ａを順次コンタクト１０３上及び層間絶縁膜１０２上に積層する。
【０００６】
次に、図７（ｃ）に示すように、コンタクト１０３の上方の保護膜１０８ａ上に、コンタクト１０３の径と同程度の大きさの幅を有するレジストパターン１１０を形成し、これをエッチングマスクとして保護膜１０８ａ及び導電膜１０７ａを順次異方性エッチングして、保護膜１０８及び上層配線１０７を得る。このときに重ね合わせのズレによって、記号Ｗで示す領域にズレが生じ、コンタクト１０３と上層配線１０７との接触面積が小さくなっている。
この処理後、レジストパターン１１０は除去する。
【０００７】
その後、図７（ｄ）に示すように、第二の密着層１０６ａ及び保護膜１０８、上層配線１０７の露出面にＣＶＤ法によってシリコン酸化膜を積層し、次に異方性エッチングを行うことで保護膜１０８及び上層配線１０７の側断面に絶縁膜からなるサイドウォール１０９を形成する。
次に、サイドウォール１０９及び保護膜１０８をエッチングマスクとして第二の密着層１０６ａをエッチングすることで、サイドウォール１０９及び上層配線１０７の下面に第二の密着層１０６を残し、図６に示す半導体装置が得られる。
【０００８】
このようにして形成された図６の半導体装置は、コンタクト１０３と上層配線１０７とに重ね合わせのズレ（Ｗ）が生じているが、上層配線１０７の下面に位置する第二の密着層１０６がサイドウォール１０９の下面にも延在して形成されているため、上層配線１０７のパターニングのためのエッチング時にコンタクト１０３を構成する第一の密着層１０４をオーバーエッチングしてしまうなどの問題を解消することができる。
【０００９】
【発明が解決しようとする課題】
しかし、コンタクトや配線等の素子の微細化に伴って重ね合わせのズレによる悪影響はその比重を増している。例えば、図８に示すように、コンタクト１０３と上層配線１０７とに重ね合わせのズレ（Ｗ）が生じ、両者が全く重畳しない状態になった場合、コンタクト１０３と上層配線１０７との間に位置する第二の密着層１０６の端部を介してのみの電気的接続しかできず、断線はしないが、第二の密着層１０６の膜厚が小さいために抵抗が大きくなり、良好な電気特性を得ることができなかった。
【００１０】
この発明は上記のような課題を解決するためになされたものであり、素子の微細化によって重ね合わせのズレの影響が大きくなった場合においてもコンタクトと、そのコンタクトに電気的に接続する配線若しくは電極との良好な電気的接続を可能とする半導体装置及びその製造方法を提供するものである。
【００１１】
【課題を解決するための手段】
この発明の請求項１に係る半導体装置は、基板上に積層された絶縁膜、上記絶縁膜の内部に形成され、上記絶縁膜の底面から上面にかけて形成されたコンタクトホールに埋設された導電物質からなるコンタクト、上記絶縁膜上に形成された導電体パターン、上記導電体パターンの側面に枠付け形成された導電物質からなるサイドウォールを含み、上記導電体パターンと上記コンタクトとは直接的に、若しくは上記サイドウォールを介して電気的に接続されるものである。
【００１２】
また、この発明の請求項１に係る半導体装置は、前述の構成に加え、導電体パターンの側面に枠付け形成されたサイドウォールがコンタクトの上に配置され、上記サイドウォールの一部がコンタクトホール内に埋め込まれているものである。
【００１３】
さらに、この発明の請求項１に係る半導体装置は、前述の構成に加え、導電体パターンとサイドウォールが配線を構成するものである。
【００１６】
また、この発明の請求項２に係る半導体装置は、請求項１に記載の構成に加え、隣接する二つの導電体パターン間の距離は最小抜き寸法に相当し、上記二つの導電体パターンが向かい合う側の側面に枠付け形成されたサイドウォール間の距離は最小抜き寸法よりも小さいものである。
【００２２】
【発明の実施の形態】
実施の形態１．
この発明の実施の形態１について説明する。
図１は、この発明による半導体装置の断面図であり、図において、符号１は半導体基板、２は半導体基板１上に積層されたシリコン酸化膜からなる絶縁膜、３ａ、３ｂはそれぞれ絶縁膜２内に埋設され半導体基板１の表面領域に形成された導電領域に当接するコンタクト、４ａ、４ｂはそれぞれコンタクト３ａ、３ｂに直接的に若しくは他の導電性膜を介して電気的に接続される配線、５ａ、５ｂは配線４ａの側断面に付着形成された導電物質からなるサイドウォール、５ｃ、５ｄは配線４ｂの側断面に付着形成された導電物質からなるサイドウォールをそれぞれ示している。
【００２３】
配線４ａとコンタクト３ａ、配線４ｂとコンタクト３ｂはそれぞれ重ね合わせのズレを持った状態に形成されており、コンタクト３ａの上面と配線４ｂの底面とは一部が接しているだけであり、サイドウォール５ｂを設けることでコンタクト３ａと配線４ａの電気的接続を良好な状態としている。またコンタクト３ｂと配線４ｂとは重畳せず、それぞれの形成位置が隣接した状態に配置されており、サイドウォール５ｄを介して電気的接続を図っている。
【００２４】
また、配線４ａ、４ｂとの間隔は最小抜き寸法、例えば０．２５μｍの寸法であり、従って配線４ａに付着するサイドウォール５ｂの外周端部と、隣接する配線４ｂに付着するサイドウォール５ｃの外周端部との間の距離は最小抜き寸法よりも小さな寸法となっている。
【００２５】
また、サイドウォール５ｂ、５ｄの下部が絶縁膜２内に埋設された状態となっており、コンタクト３ａ、３ｂの上方に位置するサイドウォール５ｂ、５ｄの表面は絶縁膜２の表面と同一の高さまたはそれ以上の高さに配置されている。
【００２６】
次に、図１の半導体装置の製造方法について説明する。
最初に、図２（ａ）〜（ｃ）に示すように、ポリマスク開口法によって、最小抜き寸法よりも開口径の小さなコンタクトホールを絶縁膜２内に開口する。
まず、図２（ａ）に示すように、半導体基板（Ｐ型シリコン基板、比抵抗：１０Ω・ｃｍ）１上にシリコン酸化膜からなる６０００Å程度の膜厚の絶縁膜２、３０００Å程度の膜厚のポリシリコン膜６ａ、３０００Å程度の膜厚のシリコン酸化膜７を順次積層し、さらにシリコン酸化膜７をパターニングするためのエッチングマスクとしてレジストパターン８を形成する。隣接する２つのレジストパターン８間の距離は、例えば最小抜き寸法の０．２５μｍとする。このレジストパターン８をエッチングマスクとしてシリコン酸化膜７に対して異方性エッチングを行い、パターン形成する。
【００２７】
次に、図２（ｂ）に示すように、レジストパターン８を除去し、シリコン酸化膜をＣＶＤ法によって積層後、異方性エッチングを行うことでパターニングしたシリコン酸化膜７の側断面にサイドウォール７ａを枠付け形成する。その後、シリコン酸化膜７とサイドウォール７ａとをエッチングマスクとし、ポリシリコン膜６ａに対して異方性エッチングを行ってパターニングし、ポリシリコンからなるマスクパターン６を得る。
【００２８】
その後、図２（ｃ）に示すように、マスクパターン６を用いて絶縁膜２に対して異方性エッチングを行い、コンタクトホール９を開口する。このとき同時にシリコン酸化膜７とサイドウォール７ａもエッチング除去してもよいし、マスクパターン６をパターニング後、コンタクトホール開口前にシリコン酸化膜７及びサイドウォール７ａを除去しても良い。コンタクトホール９を開口後、例えばコンタクトホール９の開口部内にレジストを埋め込む等の処理を行い、マスクパターン６もエッチング除去する。
【００２９】
このようにして得られたコンタクトホール９は、最小抜き寸法よりも、サイドウォール７ａの２倍の幅だけ微細化された開口径となっている。
なお、最小抜き寸法よりも微細な開口径のコンタクトホール９は他の製造方法によって形成された開口部であっても問題ない。
【００３０】
次に、図２（ｄ）に示すように、絶縁膜２上にＣＶＤ法によってドープトポリシリコン膜３を６０００Å程度の膜厚となるように積層し、コンタクトホール９の内部にドープトポリシリコンを埋設し、コンタクト３ａ、３ｂを形成する。
さらにドープトポリシリコン膜３の表面に、配線４ａ、４ｂの形状に相当するレジストパターン１０をエッチングマスクとして形成する。
【００３１】
隣接する二つのレジストパターン１０間の距離は最小抜き寸法に相当する寸法とする。
なお、このレジストパターン１０はコンタクト３ａ、３ｂに完全に重畳するように配置されることが理想であるが、重ね合わせのズレのため、それぞれコンタクト３ａ、３ｂとレジストパターン１０とは完全には重畳しない配置となる場合がある。この実施の形態では、重ね合わせのズレがある場合について説明する。
【００３２】
その後、図２（ｅ）に示すように、レジストパターン１０をエッチングマスクとしてドープトポリシリコン膜３に対して異方性エッチングを行い、配線４ａ、４ｂを得る。このとき、シリコン酸化膜に対して十分にエッチングの選択比が確保できるエッチング条件、例えばＥＣＲ装置にてＣｌ2とＯ2の混合ガスを用いてドープトポリシリコン膜３をエッチングする。レジストパターン１０はウェットエッチング等の方法によって除去する。
このエッチングによって、コンタクト３ａ、３ｂの上部のレジストパターン１０と重畳していない領域はオーバーエッチングされ、リセス（窪み）Ａ、Ｂが形成された状態となる。
【００３３】
次に、図２（ｆ）に示すように、配線４ａ、４ｂ及び絶縁膜２の表面、リセスＡ、Ｂの内部にドープトポリシリコン膜１１を１５００Å程度の膜厚となるように積層する。ドープトポリシリコン膜１１の成膜方法は、例えばＣＶＤ法またはスパッタリング法とする。
その後、絶縁膜２をエッチングストッパとしてＲＩＥ異方性エッチングを行うことで、図１に示すように、ドープトポリシリコン膜１１を配線４ａ、４ｂの側断面に付着するサイドウォール５ａ、５ｂ、５ｃ、５ｄに加工する。このとき、リセスＡ、Ｂ内にもサイドウォール５ｂ、５ｄの一部が埋設され、実効的にコンタクト３ａ、３ｂにリセスＡ、Ｂが生じなかった場合と同様の状態となる。
【００３４】
このように形成された半導体装置は、最小抜き寸法よりも小さな径で形成されたコンタクト３ａ、３ｂと、微細化された配線４ａ、４ｂとのそれぞれの接合を、導電物質からなるサイドウォール５ａ、５ｂ、５ｃ、５ｄを配線４ａ、４ｂの側断面に枠付け形成することで確実なものとでき、良好な電気特性を得ることが可能となる。
また配線４ａ、４ｂをパターニングする際に行う異方性エッチングにおいて、コンタクト３ａ、３ｂの上部に形成されるリセスＡ、Ｂを、サイドウォール５ａ、５ｂ、５ｃ、５ｄを形成することで埋設でき、実効的なコンタクト径の減少を抑制している。
【００３５】
さらに、このように形成された半導体装置は、配線４ａ、４ｂ間の間隔が最小抜き寸法に相当しており、その配線４ａ、４ｂの側断面にサイドウォール５ａ、５ｂ、５ｃ、５ｄを付着形成していることから、配線のピッチを大きくすることなく実効的な配線幅を増大させることが可能であり、素子形成面積の拡大することなく素子の高集積化を行うことが可能である。言い換えれば、配線間の間隔を減少させることで高集積化が可能となる。ここで実効的な配線幅とは、例えば配線４ａとサイドウォール５ａ、５ｂの水平方向の寸法の合計をいう。配線４ｂ側についても同様である。
【００３６】
また、上記の説明においては、素子の寸法は一例を示したに過ぎない。例えば膜厚６０００Å程度のドープトポリシリコン膜３から配線４ａ、４ｂを形成する例を示したが、適応するデバイスに応じて１００〜２００００Å程度の膜厚のドープトポリシリコン膜としても良い。同様に、サイドウォール５ａ、５ｂ、５ｃ、５ｄを得るために積層したドープトポリシリコン膜１１についても、５０〜３０００Å程度の膜厚としても良い。
【００３７】
さらに、配線４ａ、４ｂを構成する物質についても、ドープトポリシリコンによって構成するとは限らず、他の導電物質、例えばＷＳｉ、ＴｉＳｉ、ＭｏＳｉ、Ａｌ、ＡｌＣｕ、ＴｉＮ、Ｔｉ、Ｐｔ、Ｒｕ、ＲｕＯ2等で構成しても良い。また、素子の微細化が進んだ例として、コンタクト径が最小抜き寸法より小さな場合を示したが、これに限るものではない。
また、コンタクト３ａ、３ｂと配線４ａ、４ｂとに重ね合わせのズレがない場合においては良好な電気的接続が可能であることは言うまでもない。
【００３８】
実施の形態２．
次に、この発明の実施の形態２について説明する。
実施の形態１においては、配線４ａとサイドウォール５ａ、５ｂ、または配線４ｂとサイドウォール５ｃ、５ｄが実効的に配線として働く例を示した。
この実施の形態２では配線４ａに相当する電極４ａａとその側断面に枠付け形成された導電物質からなるサイドウォール５ａ、５ｂとが実効的にキャパシタの一方の電極であるストレージノードとして用いられる場合を示す。
【００３９】
図３（ａ）はこの発明の実施の形態２の半導体装置の断面図を示している。この図において符号４ａａ、４ｂｂは絶縁膜２の内部に埋設されたコンタクト３ａ、３ｂに電気的に接続される電極、１２ａ、１２ｂはそれぞれ電極４ａａ、４ｂｂの側断面に付着形成されたサイドウォール５ａと５ｂ、５ｃと５ｄから構成されるストレージノード、１３はストレージノード１２ａ、１２ｂの表面に積層された誘電体膜、１４は誘電体膜１３の表面に積層されたセルプレート、１５ａ、１５ｂはストレージノード１２ａ、１２ｂ、誘電体膜１３、セルプレート１４よりなるキャパシタをそれぞれ示すものであり、既に説明のために用いた符号と同一符号は同一、若しくは相当部分を示すものである。
【００４０】
次に、図３（ａ）の半導体装置の製造方法を説明する。
まず実施の形態１の図２（ａ）〜図２（ｃ）の工程順に沿って製造を行い、半導体基板１上の絶縁膜２にコンタクトホール９を開口する。その後、図２（ｃ）の場合と同様にドープトポリシリコン膜３を６０００Å程度の膜厚となるように積層する。次に、実施の形態１においては配線４ａ、４ｂに相当する形状のレジストパターン１０を形成したが、本実施の形態２ではレジストパターンはストレージノードを構成する電極４ａａ、４ｂｂの形状に相当する形状とする。
【００４１】
その後、実施の形態１の図２（ｅ）〜図２（ｆ）の工程順に沿って処理を行い、さらに電極４ａａ、４ｂｂの側断面に導電物質からなるサイドウォール５ａ、５ｂ、５ｃ、５ｄを形成する。次に、少なくとも電極４ａａ、４ｂｂ、サイドウォール５ａ、５ｂ、５ｃ、５ｄの表面にシリコン酸化膜、シリコン窒化膜、酸化膜と窒化膜の複合膜（ＯＮ膜）からなる誘電体膜１３を５０Å程度の膜厚となるように積層する。さらにこの誘電体膜１３の表面に１５００Å程度の膜厚のドープトポリシリコンからなるセルプレート１４を形成することで図３（ａ）に示すようなキャパシタ１５ａ、１５ｂを得ることが可能となる。
【００４２】
図３（ａ）に示すような半導体装置を得ることで、ストレージノードを電極４ａａ、４ｂｂのみで構成する場合と比較して、サイドウォール５ａ、５ｂ、５ｃ、５ｄを形成することで表面積を拡大することができ、これに伴ってキャパシタ１５ａ、１５ｂの容量を増大させることが可能となる。
サイドウォール５ａ、５ｂ、５ｃ、５ｄを形成した後、ストレージノード１２ａ、１２ｂの露出面を粗面化し、表面積を増大させ、キャパシタ１５ａ、１５ｂの容量を増加させることも可能である。
また、ストレージノード１２ａ、１２ｂの上端部が丸みを帯びた形状となっているため、電界集中による耐圧劣化及びリーク電流を抑制することが可能になるという効果がある。
【００４３】
また、厚膜スタック型のストレージノード１２ａ、１２ｂとコンタクト３ａ、３ｂとの重ね合わせ余裕が無い場合においても、導電物質からなるサイドウォール５ａ、５ｂ、５ｃ、５ｄを形成していることによって良好な接続状態を得られることは実施の形態１の説明に示した通りである。
【００４４】
上記の説明においては、サイドウォール５ａ、５ｂ、５ｃ、５ｄはドープトポリシリコンによって構成されていることを示したが、他の物質、例えばドープトアモルファスシリコンでも良く、Ｔａ、Ｔｉ、ＴｉＮ、Ｐｔ、Ｒｕ、ＲｕＯ等のメタルで構成することも可能である。また、不純物を含まないポリシリコンによってサイドウォール５ａ、５ｂ、５ｃ、５ｄを形成した後、例えば砒素（Ｐ型の場合）を５０ｋｅＶ、４×１０15／ｃｍ2、注入角度７゜の条件で注入することで導電性物質とする方法を用いても良い。
【００４５】
誘電体膜１３については、シリコン酸化膜、シリコン窒化膜、ＯＮ膜の他、例えばＴａ2Ｏ5、（Ｂａ,Ｓｒ）ＴｉＯ3等の高誘電体膜でも良いし、またＢａＴｉＯ3、ＳｒＴｉＯ3、ＰｂＴｉＯ3、ＰｂＺｒＯ3、ＬｉＮｂＯ3、ＰＺＴ、ＰＬＺＴ等の強誘電体膜の場合であっても良い。
また、図３（ｂ）に示すように、表面を粗面化したストレージノード１２ａａ、１２ｂｂを形成することでキャパした１５ａ、１５ｂの大容量化を図ることも可能である。
その他、適応するデバイスに応じて、構成要素の寸法を変化させることが可能であることは言うまでもない。
【００４６】
実施の形態３．
次に、この発明の実施の形態３について説明する。
この実施の形態３では、実施の形態２において示したキャパシタ１５ａ、１５ｂよりもさらに大容量のキャパシタを有する半導体装置について説明する。
図４において、符号１６ａ、１６ｂは側面に付着するサイドウォール５ａ、５ｂ、５ｃ、５ｄの高さ方向の寸法よりも小さな膜厚の導電物質で形成された電極、１７ａは電極１６ａ及びその側断面に付着形成されたサイドウォール５ａ、５ｂから構成された筒状ストレージノード、１７ｂは電極１６ｂ及びサイドウォール５ｃ、５ｄからなる筒状サイドウォールを示している。
【００４７】
なお、図面にはサイドウォール５ａと５ｂ、５ｃと５ｄはそれぞれ別の符号を付しているが、例えばサイドウォール５ａと５ｂとは一続きの物質であり、電極１６ａの外周に沿って高さ方向に伸びる筒状体として形成されている。サイドウォール５ｃ、５ｄについても同様である。
また符号１８ａ、１８ｂはそれぞれストレージノード１７ａ、１７ｂと誘電体膜１３、セルプレート１４から構成されるキャパシタを示している。
【００４８】
次に、図４に示すような半導体装置の製造方法について説明する。
まず、実施の形態１において示した製造方法の、図２（ａ）〜図２（ｃ）の工程順に処理を行い、半導体基板１上の絶縁膜２にコンタクトホール９を開口する。
その後、図５（ａ）に示すように、ＣＶＤ法によってドープトポリシリコン膜１６を１５００Å程度の膜厚となるように積層してコンタクトホール９の内部を埋め込み、コンタクト３ａ、３ｂを得る。さらにＢＰＴＥＯＳ膜１９を６０００Å程度の膜厚となるように積層し、その表面に電極１６ａ、１６ｂに相当する形状のレジストパターン２０を形成する。隣接する二つのレジストパターン２０間の距離は最小抜き寸法（０．２５μｍ）とする。
【００４９】
次に、図５（ｂ）に示すように、レジストパターン２０をエッチングマスクとしてＢＰＴＥＯＳ膜１９とドープトポリシリコン膜１６に対してエッチングを行う。このエッチングにおいては例えばＥＣＲ装置を用いてＣＨＦ3、Ａｒ、Ｏ2の混合ガスを用いて、シリコン酸化膜に対して十分にエッチングの選択比を確保できる条件で処理を行い、ＢＰＴＥＯＳパターン１９ａ、１９ｂ、電極１６ａ、１６ｂを得る。
このエッチングによって、コンタクト３ａ、３ｂの上部のレジストパターン２０と重畳していなかった領域、すなわち重ね合わせのズレに相当する領域がオーバーエッチングされ、リセスＡ、Ｂが形成される。レジストパターン２０は除去する。
【００５０】
その後、図５（ｃ）に示すように、絶縁膜２、ＢＰＴＥＯＳパターン１９ａ、１９ｂ、電極１６ａ、１６ｂ、コンタクト３ａ、３ｂの露出した表面上にドープトポリシリコンを１５００Å程度の膜厚となるように積層し、例えばＲＩＥ法によってエッチバックすることでサイドウォール５ａ、５ｂ、５ｃ、５ｄを形成する。
この実施の形態３の半導体装置についても実施の形態１で示した場合と同様に、このサイドウォール５ｂ、５ｄを形成することで、コンタクト３ａ、３ｂの上部のリセスＡ、Ｂは埋設され、実効的なコンタクト３ａ、３ｂの表面は絶縁膜２の表面よりも高い位置となる。また重ね合わせのズレによって重畳しない状態にあった電極１６ｂとコンタクト３ｂについても、導電物質からなるサイドウォール５ｄを介して良好な電気的接続が可能となっている。
この段階でサイドウォール５ａ、５ｂと電極１６ａから構成される筒状ストレージノード１７ａと、サイドウォール５ｃ、５ｄと電極１６ｂから構成されるストレージノード１７ｂを得られる。
【００５１】
その後、電極１６ａ、１６ｂ上のＢＰＴＥＯＳパターン１９ａ、１９ｂをエッチングによって選択的に除去する。なお、デバイスによっては他の構成要素との選択比を確保するため、ＢＰＴＥＯＳ以外の物質を用いてＢＰＴＥＯＳパターン１９ａ、１９ｂに相当するパターンを形成しても問題ない。
【００５２】
以降の工程は実施の形態２の誘電体膜１３及びセルプレート１４の形成工程と同様であり、少なくともサイドウォール５ａ、５ｂ、５ｃ、５ｄ、電極１６ａ、１６ｂの露出した表面上に誘電体膜１３、セルプレート１４を順次形成することで図４に示すような、キャパシタ１８ａ、１８ｂを含む半導体装置を得ることが可能である。
【００５３】
このような半導体装置は、ストレージノード１７ａ、１７ｂの電極１６ａ、１６ｂ側の側面を露出させ、筒状にしているため、表面積を大きくできる。従って、ストレージノード１７ａ、１７ｂ間の距離を最小抜き寸法より小さな寸法として、高集積化した状態で、効率良くキャパシタ１８ａ、１８ｂの容量を増大させることが可能となるという効果がある。
また、実施の形態２において図３（ｂ）に示した場合と同様に、ストレージノード１７ａ、１７ｂの表面を粗面化することで、より大容量のキャパシタ１８ａ、１８ｂを得られることは言うまでもない。
【００５４】
【発明の効果】
以下に、この発明の各請求項の効果について記載する。
【００５５】
この発明の請求項１及び請求項２の半導体装置によれば、コンタクトと導電体パターンとが写真製版の重ね合わせのズレのために重畳しなくなった場合でも、導電性物質からなるサイドウォールを導電体パターンの側面に付着させているため、実効的に導電体パターンの幅を増大させることができ、このサイドウォールを介して両者の電気的接続が良好に行えるという効果がある。また、重ね合わせのズレに起因してコンタクトの上部がオーバーエッチングされてリセスが生じた場合、サイドウォールを構成する導電物質がリセス部分を埋設するため、良好な電気特性を得ることが可能となる。
【００５６】
また、この発明の請求項３の半導体装置によれば、導電体パターンと導電性のサイドウォールからなる配線を形成することで、導電体パターンを最小抜き寸法をもって複数個連続的に配置した場合、素子形成領域を拡張することなく、サイドウォールの水平方向の寸法だけ実効的に配線幅を大きくし、配線間距離を縮小することが可能になる。
【００５７】
さらに、この発明の請求項４の半導体装置によれば、コンタクトとストレージノードの重ね合わせのズレの影響を低減でき、良好な電気的接続が可能となる上、高集積化されたキャパシタを含む半導体装置を得ることが可能となる。
【００５８】
また、この発明の請求項５の半導体装置によれば、筒状ストレージノードを形成することにより、大容量のキャパシタを含む半導体装置を得ることが可能である。
【００５９】
さらに、この発明の請求項６の半導体装置によれば、導電体パターンを最小抜き寸法をもって複数個連続的に配置した場合、素子形成領域を拡張することなく、サイドウォールの水平方向の寸法だけ実効的に配線幅を大きくし、配線間距離を縮小することが可能になる。
【００６０】
また、この発明の請求項７の半導体装置によれば、ストレージノードを粗面化することで、より大容量のキャパシタを含む半導体装置を得ることが可能である。
【００６１】
さらに、この発明の請求項８の半導体装置の製造方法によれば、コンタクトと導電体パターンの重ね合わせのズレを導電性のサイドウォールを形成することによって補正でき、さらに、配線のピッチを大きくすることなく配線幅を大きくすることが可能になるという効果がある。
【００６２】
また、この発明の請求項９の半導体装置の製造方法によれば、コンタクトとストレージノードの重ね合わせのズレの影響を低減でき、良好な電気的接続が可能となる上、高集積化されたキャパシタを含む半導体装置を得ることが可能となる。
【００６３】
さらに、この発明の請求項１０の半導体装置の製造方法によれば、コンタクトとストレージノードの重ね合わせのズレの影響を低減でき、良好な電気的接続が可能となる上、筒状ストレージノードを形成することでより大容量のキャパシタを含む半導体装置を得ることが可能となる。
【００６４】
また、この発明の請求項１１の半導体装置によれば、重ね合わせのズレによってコンタクト上面と導電体パターン若しくはストレージノードとが重畳しない場合においても、導電体パターン若しくはストレージノードの側面に枠付け形成した導電性のサイドウォールを介してコンタクトとの良好な電気的接続が可能となる。
【図面の簡単な説明】
【図１】  この発明の実施の形態１の半導体装置を示す図である。
【図２】  この発明の実施の形態１の半導体装置の製造方法を示す図である。
【図３】  この発明の実施の形態２の半導体装置を示す図である。
【図４】  この発明の実施の形態３の半導体装置を示す図である。
【図５】  この発明の実施の形態３の半導体装置の製造方法を示す図である。
【図６】  従来の技術を示す図である。
【図７】  従来の技術を示す図である。
【図８】  従来の技術を示す図である。
【符号の説明】
１．半導体基板
２、２ａ、１０、１０ａ、１１、１１ａ．溝
３．シリコン酸化膜
４、４ａ．埋め込み酸化膜
４ａａ、４ｂｂ．電極
５．下敷き酸化膜
６．窒化膜
７、７ａ、７ｂ．サイドウォール酸化膜
８．ゲート酸化膜
９．ゲート電極
１０、２０．レジストパターン
１１、１６．ドープトポリシリコン膜
１２ａ、１２ｂ、１２ａａ、１２ｂｂ．ストレージノード
１３．誘電体膜
１４．セルプレート
１５ａ、１５ｂ、１８ａ、１８ｂ．キャパシタ
１６ａ、１６ｂ．電極
１７ａ、１７ｂ．筒状ストレージノード
１９．ＢＰＴＥＯＳ膜
１９ａ、１９ｂ．ＢＰＴＥＯＳパターン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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