(57)【特許請求の範囲】
【請求項１】
電気的書き換え可能な不揮発性メモリセルにより構成されその一部がメモリ動作条件を規定する初期設定データを記憶するための初期設定データ領域として設定されたメモリセルアレイと、
前記メモリセルアレイのデータの読出し、書き込み及び消去の動作を制御する制御回路と、
アドレス信号により前記メモリセルアレイのメモリセル選択を行うデコード回路と、
前記メモリセルアレイのデータを検知増幅するセンスアンプ回路と、
前記メモリセルアレイの前記初期設定データが読み出されて転送保持される初期設定データラッチ回路と、
前記制御回路の動作タイミングを規定するクロックを発生するクロック周期可変のクロック発生回路とを備え、
前記制御回路は、電源投入後に前記初期設定データ中に含まれるクロック周期調整データを読み出して前記クロック発生回路から発生する前記クロックの周期を調整させ、その調整されたクロックに基づいて残余の初期設定データを読み出すように構成されたことを特徴とする不揮発性半導体記憶装置。
【請求項２】
電源投入を検知する電源投入検知部を備え、前記制御回路は、前記電源投入検知部からの前記検知信号を受けて前記初期設定データを読み出す動作を実行させる請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記クロック発生回路は遅延回路を含み、その遅延量が前記クロック周期調整データに応じて制御されるように構成された請求項１に記載の不揮発性半導体記憶装置。
【請求項４】
前記遅延回路は容量素子と抵抗素子からなるＣＲ回路により構成され、該容量素子の容量値又は該抵抗素子の抵抗値を変化させることにより前記遅延量が変化させられる請求項３に記載の不揮発性半導体記憶装置。
【請求項５】
電源投入を検知して昇圧動作を開始し、その昇圧出力電圧を前記クロック発生回路に供給する昇圧回路を備えた請求項１に記載の不揮発性半導体記憶装置。
【請求項６】
電気的書き換え可能な不揮発性メモリセルにより構成されその一部がメモリ動作条件を規定する初期設定データを記憶するための初期設定データ領域として設定されたメモリセルアレイと、
前記メモリセルアレイのデータの読出し、書き込み及び消去の動作を制御する制御回路と、
アドレス信号により前記メモリセルアレイのメモリセル選択を行うデコード回路と、
前記メモリセルアレイのデータを検知増幅するセンスアンプ回路と、
前記メモリセルアレイの前記初期設定データが読み出されて転送保持される初期設定データラッチ回路と、
データの読出し、書き込み又は消去のための電圧を前記メモリセルアレイに供給する第１の昇圧回路と、
前記制御回路の動作タイミングを規定するクロックを発生させるクロック周期可変のクロック発生回路と、
電源投入を検知して昇圧動作を開始しその昇圧電圧を前記クロック発生回路に供給する第２の昇圧回路とを備えたことを特徴とする不揮発性半導体記憶装置。
【請求項７】
前記制御回路は、電源投入後に前記初期設定データ中に含まれるクロック周期調整データに基づき前記クロック発生回路から発生する前記クロックの周期を調整させ、その後残余の初期設定データを読み出すように構成されたことを特徴とする請求項６に記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、不揮発性半導体記憶装置に関する。
【従来の技術】
【０００２】
大規模化した半導体メモリでは、不良救済のための冗長回路を設けることが行われる。電気的書き換え可能な不揮発性半導体メモリ（ＥＥＰＲＯＭ）においても同様である。通常の冗長回路方式では、メモリセルアレイに冗長ロウセルアレイ、冗長カラムセルアレイが設けられ、また不良アドレスを記憶するためにフューズ回路が設けられる。フューズ回路は代表的にはレーザ溶断型のフューズにより構成される。
【０００３】
ウェハテストにおいて不良セルが見つかると、その不良アドレスをフューズ回路にプログラミングする。フューズ回路がプログラミングされると、その後不良アドレスが入力された時には、フューズ回路が記憶する不良アドレスとの一致検出により、デコード回路を制御して、不良セルに代わって冗長セルを選択するという、置換制御がなされる。
【０００４】
フューズ回路は、上述した不良救済のためのアドレスデータの他、メモリの動作条件を決定するために各種の初期設定データを書き込む用途にも用いられる。この様な初期設定データとしては例えば、チップ間、ウェハ間のプロセスばらつきに応じたチップ内部発生電圧の調整データ、書き込み電圧の設定データ、書き込みや消去の制御ループ回数の制御パラメータ等がある。
【０００５】
しかし、フューズ回路は、一旦プログラミングするとやり直しがきかない。またウェハテストの段階でのテスタ装置による不良個所抽出と、レーザによる溶断とは別工程となり、これらを一連の工程として実施することができない。そこで、フューズ素子に代わる初期設定データ記憶回路として、ＥＥＰＲＯＭのメモリセルと同じ電気的書き換え可能な不揮発性メモリセルを用いる方式も提案されている。不揮発性メモリセルを用いれば、フューズ溶断に比べてデータ書き込みは容易であり、またこのデータの書き換えも可能である。
【０００６】
こうした場合において、不良アドレス等を記憶するための不揮発性メモリセルのセルアレイを、メモリセルアレイ本体と別の領域に配置する方式も存在するが、この方式では、初期設定データ記憶のためのメモリセルアレイに対して読み出し、書き込み、消去のためにメモリセルアレイ本体とは別の回路を必要とする。従って回路構成が複雑になり、チップ面積が増大するだけでなく、書き込み後の検証や修正まで考慮すると、動作制御も容易ではない。
【０００７】
この問題を解決するものとして、本発明者等は、特開2001−176290号公報において、通常のメモリセルアレイに初期設定データ領域に書き込むための初期設定データ領域を設けるとともに、この初期設定データを、電源投入後自動的に、通常のデータ読み出しと同じデコード回路とセンスアンプ回路により読み出して初期設定データラッチ回路に取り込むように構成した不揮発性半導体記憶装置を提案した。この発明によると、初期設定データの記憶のための回路をメモリセルアレイ本体とは別の領域に設ける必要がなく、デコード回路やセンスアンプもメモリセルアレイ本体と共有できるから、回路構成は簡単でチップ面積も小さくできる。また初期設定データの検証や修正も容易である。
【発明が解決しようとする課題】
【０００８】
しかし、この特開2001−176290号公報に開示の不揮発性半導体記憶装置では、初期設定データの量が多い場合や検証動作を行う場合には、電源投入後この初期設定データの読み込みが終了するまでの間の待ち時間が長くなる。この待ち時間の間は通常のメモリセルからのデータ読出し、書き込みができないので、できるだけこの待ち時間は短くしたい。
この待ち時間が長くなる別の要因として、初期設定データの読み込みはチップ内部で生成された内部クロックに基づいて行われるということが挙げられる。この内部クロックは、プロセスばらつきをキャンセルするためのトリミングデータによる調整を受けていないと周期のばらつきが大きくなり、長周期側にばらついた場合には待ち時間が長くなってしまう。
また、初期設定データ読み込み時は電源投入後間もないことから電源電圧が不安定となり、このことも初期設定データの読み込み時間の長時間化を招いていた。
本発明は、かかる問題点に鑑みなされたもので、初期設定データの読み込み時間を短縮を提供することを目的とする。
【０００９】
【課題を解決するための手段】
本出願の第１の発明に係る不揮発性半導体記憶装置は、電気的書き換え可能な不揮発性メモリセルにより構成されその一部がメモリ動作条件を規定する初期設定データを記憶するための初期設定データ領域として設定されたメモリセルアレイと、前記メモリセルアレイのデータの読出し、書き込み及び消去の動作を制御する制御回路と、アドレス信号により前記メモリセルアレイのメモリセル選択を行うデコード回路と、前記メモリセルアレイのデータを検知増幅するセンスアンプ回路と、前記メモリセルアレイの前記初期設定データが読み出されて転送保持される初期設定データラッチ回路と、前記制御回路の動作タイミングを規定するクロックを発生するクロック発生回路とを備え、前記制御回路は、電源投入後に前記初期設定データ中に含まれるクロック周期調整データを読み出して前記クロック発生回路から発生する前記クロックの周期を調整させ、その調整されたクロックに基づいて残余の初期設定データを読み出すように構成されたことを特徴とする。
【００１０】
この発明によれば、初期設定データが電源投入後、データラッチ回路に読み込まれるが、初期設定データのうちクロック発生回路が発生させるクロックの周期を調整するためのクロック周期調整データが最初に読み出され、クロック発生回路が発生させるクロックの周期の調整がなされる。この調整の終了後、残余の初期設定データが読み込まれる。すなわち、残余の初期設定データは、クロック周期調整データに基づき調整された動作クロックに基づき読み出される。このため、電源を投入してから通常のメモリ読み書き動作が行えるようになるまでの時間を短縮することができる。
【００１１】
また、本出願の第２の発明に係る不揮発性半導体記憶装置は、電気的書き換え可能な不揮発性メモリセルにより構成されその一部がメモリ動作条件を規定する初期設定データを記憶するための初期設定データ領域として設定されたメモリセルアレイと、前記メモリセルアレイのデータの読出し、書き込み及び消去の動作を制御する制御回路と、アドレス信号により前記メモリセルアレイのメモリセル選択を行うデコード回路と、前記メモリセルアレイのデータを検知増幅するセンスアンプ回路と、前記メモリセルアレイの前記初期設定データが読み出されて転送保持される初期設定データラッチ回路と、データの読出し、書き込み又は消去のための電圧を前記メモリセルアレイに供給する第１の昇圧回路と、前記制御回路の動作タイミングを規定するクロックを発生させるクロック周期可変のクロック発生回路と、電源投入を検知して昇圧動作を開始しその昇圧電圧を前記クロック発生回路に供給する前記クロック発生回路に供給する第２の昇圧回路とを備えたことを特徴とする。
【００１２】
この発明によれば、クロック発生回路を動作させるための電圧は第１の昇圧回路とは異なる第２の昇圧回路により供給される。この第２の昇圧回路は、電源電圧に基づき所定の昇圧出力電圧を発生させる。このため、クロック発生回路は電源電圧の安定を待たずに安定動作を開始することができるから、電源を投入してから通常のメモリ読み書き動作が行えるようになるまでの時間を短縮することができる。
【００１３】
【発明の実施の形態】
以下、図面を参照して、この発明の実施の形態を説明する。
図１は、本発明の実施の形態によるＥＥＰＲＯＭの構成を示す。メモリセルアレイ１は、電気的書き換え可能な不揮発性メモリセルをマトリクス配列して構成される。不揮発性メモリセルは浮遊ゲートと制御ゲートが積層されたスタックト・ゲート型のＭＯＳトランジスタ構造を有するものである。メモリセルアレイ１には不良セルを置き換えるための冗長ロウセルアレイ２ａと冗長カラムセルアレイ２ｂが設けられている。またメモリセルアレイ１の初期設定データ領域３は、メモリの動作条件を決定するための初期設定データを書き込む領域として予め定められている。
【００１４】
図２は、メモリセルアレイ１の具体的な構成例を示す。この例では、１６個のメモリセルが直列接続されたＮＡＮＤセルユニットを構成している。ワード線ＷＬが共通に配設された複数のＮＡＮＤセルユニットは、データ消去の最小単位となるセルブロックを構成しており、複数のセルブロックＢ０，Ｂ１，〜，Ｂｎがビット線ＢＬを共通にして配置される。この様なメモリセルアレイ１のうち、例えば図に破線で示したセルブロックＢｎが、初期設定データを記憶するための初期設定データ領域３として定められる。
【００１５】
初期設定データ領域３は、ビット線ＢＬ及びワード線ＷＬの選択駆動により、データの書き込み、消去及び読み出しが可能ではあるが、後に説明するように、ＥＥＰＲＯＭの通常の動作においては外部からはアクセスされない。従ってまた、データの一括消去或いはブロック単位の消去の際にも、この初期設定データ領域３は消去条件に設定されない。
【００１６】
初期設定データ領域３の最小単位は、ＮＡＮＤ型ＥＥＰＲＯＭにおいては、消去最小単位であるＮＡＮＤセルブロックである。これは本体セルと同じ構成であるため、レイアウトや回路動作については通常ＮＡＮＤセルブロックと同様であり、設計が容易である。これに対して、初期設定データ領域に記憶されるデータのサイズが小さい場合等は、通常のＮＡＮＤセルブロックに比べてワード線が少ないセルブロック構成としてもよい。この場合は、本体セルブロックと同じサイズとするよりも、占有面積を小さくすることができる。
【００１７】
メモリセルアレイ１のビット線ＢＬは、センスアンプ回路５を介してデータレジスタ６に接続される。メモリセルアレイ１のビット線ＢＬおよびワード線ＷＬを選択するために、カラムデコーダ７及びロウデコーダ４が設けられている。アドレスＡＤ、データＤＡ及びコマンドＣＭＤはＩ／Ｏバッファ９に入力され、アドレスはアドレスレジスタ１２に、コマンドはコマンドレジスタ１２に取り込まれ、書き込みデータはデータレジスタ６に取り込まれる。
【００１８】
アドレスレジスタ１２から発生されるロウアドレス、カラムアドレスはそれぞれロウデコーダ４、カラムデコーダ７でデコードされて、メモリセル選択がなされる。データ書き込み、消去に用いられる各種高電圧は、昇圧回路８により発生される。コマンドレジスタ１０に取り込まれたコマンドは例えば制御回路１１でデコードされ、この制御回路１１によりデータ書き込み、消去のシーケンス制御がなされる。
【００１９】
データ書き込み時には、選択されたメモリセルでの書き込み動作、書き込み状態を確認するためのベリファイ動作を行い、書き込み不十分のメモリセルには再度書き込みを行うという制御がなされる。データ消去時にも同様に、選択されたブロックでの消去動作、消去状態を確認するためのベリファイ動作を行い、消去不十分の場合には再度消去を行うという制御がなされる。書き込みモード又は消去モードの設定により、上述した一連の書き込み又は消去の制御を行うのが、制御回路１１である。なお、制御回路１１の動作クロックはクロック発生回路２０から発生され、制御回路１１に供給される。
【００２０】
メモリセルアレイ１の初期設定データ領域３に書き込まれる初期設定データは、具体的には、ウェハテストの結果明らかになった、（１）不良アドレスデータ、（２）データ書き込み及び消去の各種制御データ（電圧値データ、書き込み、消去の制御ループ数等）、（３）メモリ容量や仕様に関するコード、メーカコード等のチップ情報（ＩＤコード）（４）クロック周期調整データである。この初期設定データの初期設定データ領域３への書き込みは、チップをパッケージングした後、製品出荷の前に例えば、特定のコマンド入力により行うものとする。
【００２１】
即ち、ロウデコーダ４及びカラムデコーダ７は、初期設定データ領域３を含めてメモリセルアレイ１の全体をアクセス可能に構成されてはいるが、通常のデータ書き込み、読み出し動作では、初期設定データ領域３にはアドレスが割り当てられておらず、外部アドレスにより初期設定データ領域３を指定することはできない。特定のコマンドを入力したときにのみ、制御回路１１はアドレスレジスタを制御して初期設定データ領域３をアクセスするに必要な内部アドレスを発生させ、これにより初期設定データ領域３に初期設定データを書き込みできるようになっている。
【００２２】
ｒｅａｄｙ／ｂｕｓｙ信号出力回路１６は、初期設定データの読込み状況に基づき、通常のメモリセルアレイへのアクセスを許可又は禁止するためのｒｅａｄｙ／ｂｕｓｙ信号を出力するものである。
パワーオンリセット回路１７は、電源投入を知らせるパワーオンリセット信号を出力し、これにより制御回路１１の動作を開始させるものである。
昇圧回路１９は、パワーオンリセット信号を受けてクロック発生回路２０へ供給すべき電圧を発生させるためのものである。
【００２３】
図３に、この昇圧回路１９の具体的構成の一例を示す。図３において、昇圧回路１９は、ＭＯＳＦＥＴ列３１と、複数のキャパシタ３２と、複数のインバータ３３と、発振回路４０と、出力検知回路５０とから構成される。ＭＯＳＦＥＴ列３１、キャパシタ３２及びインバータ３３とでチャージポンプ回路を構成している。
ＭＯＳＦＥＴ列３１は、ダイオード接続されたＭＯＳＦＥＴ３１ａ−３１ｅを備えており、隣り合う各ＦＥＴはそのゲートとドレインとを接続されている。
【００２４】
キャパシタ３２−３２ｄは、ＭＯＳＦＥＴ３１ａ−３１ｅの接続点に接続されている。また、インバータ３３ａ−３３ｄは、このキャパシタ３２ａ−３２ｄに接続されている。インバータ３３ｂ、３３ｄは、図３に示すように２つのインバータ素子を備えている。
発振回路４０は、例えば図３（ｂ）に示すように、ＮＡＮＤ回路４１及びインバータ回路４２，４３をリング状に接続して構成される。ＮＡＮＤ回路４１の入力には、パワーオンリセット信号（Ａ）と出力検知回路５０の検知出力（Ｂ）、及び発振回路４０の出力をフィードバックした信号が入力され、これにより、信号Ａ，Ｂが共に「Ｈ」である限り発振を継続する。一方、出力検知回路５０は、例えば図３（Ｃ）に示すように、ダイオード接続されたｐＭＯＳＦＥＴ５１とそのドレイン側に接続された抵抗５２と、両者の接続点を入力としたインバータ５３とから構成される。これにより、ＭＯＳＦＥＴ列３１からの出力電圧Ｖｏｕｔが所定値以上となった場合に、発振回路４０に向けて検知信号「Ｌ」を出力する。
【００２５】
電源が投入され、パワーオンリセット信号が出力されると、発振回路４０が発振を開始し、昇圧動作が行われて徐々に出力電圧Ｖｏｕｔが大きくなる。出力検知回路５０は、Ｖｏｕｔが所定値以上になった場合に、出力信号「Ｌ」を発振回路４０に出力し、これにより発振回路４０がＯＦＦとなる。出力電圧Ｖｏｕｔが低下すると発振回路４０の発振が再開されるので、これにより、出力電圧Ｖｏｕｔが一定値に保たれる。
【００２６】
図４に、クロック発生回路２０の構成例を示す。図４（ａ）において、クロック発生回路２０は、ＮＡＮＤ回路６１、インバータ６２、可変抵抗６３と可変キャパシタ６４からなるＲＣ時定数回路Ｒ、及びインバータ６５からをリング状に接続して構成される。ＮＡＮＤ回路６１、インバータ６２及びインバータ６５には、昇圧回路１９からの出力電圧が供給される。また、ＲＣ時定数回路Ｒの可変抵抗６３及び可変キャパシタ６４は、クロック周期調整用データラッチ回路２２に読み込まれたクロック周期調整データに基づき、その抵抗値及び容量値が変化するように構成される。可変抵抗６３は、例えば図４（ｂ）に示すように構成できる。この構成によると、クロック周期調整用データラッチからの４ビットの信号（ＯＵＴ１〜４）に基づき、スイッチＳＷ１−４がＯＮ、ＯＦＦされ、これにより、抵抗列６３ａ−６３ｅより構成される抵抗回路の抵抗値が変化し、これによりＲＣ時定数回路Ｒの時定数が変化し、クロック周期を変化させることができる。可変キャパシタ６４も、同様に複数のキャパシタとスイッチとにより構成できる。
【００２７】
クロック周期調整データラッチ回路２２は例えば、図５に示すように、必要なデータビット数のラッチ回路ＬＡ１〜ＬＡｍにより構成される。各ラッチ回路ＬＡは、ラッチ本体３２と、データを取り込むためのクロックト・インバータ３１、及び保持されているデータを、入力側のデータバスＢＵＳに取り出すためのクロックト・インバータ３３を有する。このデータラッチ回路１３は、電源投入時やテストモード等に発生されるリセット信号ＲＳＴによりリセットされる他、通常のメモリ動作ではリセットされない。不良アドレスデータラッチ回路１３、電圧調整データラッチ回路１５及びチップ情報データラッチ回路１８も同様に構成される。
【００２８】
この様に初期設定データがメモリセルアレイ１の初期設定データ領域３に記憶されたＥＥＰＲＯＭでは、電源投入時、初期設定データ領域３に書き込まれた初期設定データを読み出して動作条件の初期化が行われる。電源投入後、パワーオンリセット回路１７が動作してパワーオンリセット信号が出力される。制御回路１１はこのパワーオンリセット信号に基づき電源投入を検出して、読み出しモードに設定され、初期設定データ領域３をスキャンするための、順次インクリメントされる内部アドレスをアドレスレジスタ１２から発生させる。この内部アドレスのうち、最初にクロック周期調整データに関する内部アドレスがロウデコーダ４及びカラムデコーダ７に送られる。
【００２９】
保持されたクロック周期調整データによりクロック発生回路２０の動作クロック周期の調整がなされた後、不良アドレスを記憶するための不良アドレスデータラッチ回路１３、昇圧回路８を制御する制御データを記憶するための電圧調整データラッチ回路１５、チップ情報を記憶するためのチップ情報データラッチ回路１８にそれぞれ対応する初期設定データが同様にして読み込まれる。この初期設定データ領域３のデータ読み出しと、その読み出しデータの不良アドレスデータラッチ回路１３、電圧調整データラッチ回路１５、チップ情報データラッチ回路１８及びクロック周期調整データラッチ回路２２への転送制御は、制御回路１１により自動的になされる。なお、選択回路２１は、データの種類に応じ、送られてきたデータをデータラッチ回路１３，１５，１８，２２のいずれかに転送する機能を有する。
【００３０】
以上の初期化動作の間、制御回路１１は、レディ／ビジーバッファ１６を介して外部にアクセス禁止を知らせるレディー／ビジー信号（Ｒ／Ｂ）＝Ｌ（ビジー状態）を出す。
【００３１】
図６は、上述した初期設定動作の制御フローの例を示している。図６（ａ）に示すように、電源投入を検出すると、パワーオンリセットがかかり（Ｓ１）、一定時間の待機（Ｓ２）の後、Ｒ／ＢをＢｕｓｙ状態にセットする（Ｓ３）。そして、クロック周期調整データを読み出してセットする初期設定データリードを行い（Ｓ４）、続いてクロック発生回路２０へクロック周期調整データを出力してクロック周期の調整を行う（Ｓ５）。続いて制御電圧値データを読み出してセットする初期設定データリードを行い（Ｓ６）、以下順次その他初期設定データリードの動作を行う（Ｓ７，８）。全ての初期設定データリードが終了したら、Ｒ／ＢをＲｅａｄｙ状態（スタンバイ状態）にセットする（Ｓ９）。
【００３２】
初期設定データリード（Ｓ６，Ｓ７，Ｓ８）は、この例では初期設定データ領域としてクロック周期調整データ記憶領域として予め定められたページのページ読み出しを行い、１ページ内でカラム毎のデータ判定を行う。即ち、図６（ｂ）に示すように、ロウアドレスを初期設定データの中のクロック周期調整データ設定領域にセットし、カラムアドレスはリセット、初期化して（Ｓ１１）、ページ読み出しを行い、読み出したデータをデータレジスタ６に転送して格納する（Ｓ１２）。
データレジスタ６に格納された１ページ分のデータのうち、最初の１バイトのデータＤ０〜Ｄ７を取り出して（Ｓ１３）、データ終了判定を行う（Ｓ１４）。
【００３３】
初期設定データ領域には例えば、１バイト毎にデータが有効か否かを判定するデータと初期設定データとが交互に記憶される。ステップＳ１４の判定は、このデータが有効か否かを判定するデータにより、次の１バイトのデータが有効か否かを判定するものである。判定の結果有効でないとされた場合は、次の初期設定データリードのステップに移る。有効なデータがあると判定された場合は、カラムアドレスをインクリメントして、次の１バイト分のデータＤ０〜Ｄ７を不良アドレスデータラッチ回路１３に格納する（Ｓ１５，Ｓ１６）。そしてカラムアドレスをインクリメントして（Ｓ１７）、以下同様の動作を有効データがなくなるまで繰り返す。なお上述の初期化動作は、電源投入により自動的に制御回路１１が実行する方式の他、例えば特定のコマンドを入力することにより、制御回路１１がこれをデコードして初期化動作を開始するようにしてもよい。
【００３４】
初期化動作が終了すると、Ｒ／Ｂ＝Ｈ（レディ状態）となり、通常の読み出し、書き込み及び消去が可能になる。この通常動作モードでは、アドレスが入力されると、アドレスレジスタ１２に取り込まれたアドレスと、不良アドレスデータラッチ回路１３に保持されている不良アドレスとの一致が、一致検出回路１４により検出される。一致検出されると、置換制御信号ａ，ｂが出力される。この置換制御信号ａ，ｂによりロウデコーダ４，カラムデコーダ７が制御されて、不良セルの冗長セルアレイによる置換が行われる。また、書き込み、消去、読み出しの各モードに応じて、電圧調整データラッチ回路１５に保持された制御データにより昇圧回路８が制御されて、必要な電圧が発生される。
【００３５】
この実施の形態において、好ましくは、メモリセルアレイ１の初期設定データ領域３に記憶されている初期設定データをチェックし、或いは書き換えができるテストモードを設定できるようにする。具体的にテストモードは、予め定められたコマンドの入力により設定できるようにしておく。例えば、あるコマンドを入力することにより、初期設定データのチェックテストを行うテストモードが設定される。制御回路１１はこのコマンドをデコードすると、前述の初期化動作と同様に順次インクリメントされる内部アドレスを発生させ、初期設定データ領域３の初期設定データをセンスアンプ回路５により読み出す。そして制御回路１１は、センスアンプ回路５からデータレジスタ６に取り込まれる初期設定データを、Ｉ／Ｏバッファ９を介して外部に取り出すように制御する。
【００３６】
別のコマンドを入力すると、初期設定データ領域３のデータ書き換えを行うテストモードが設定される。この場合制御回路１１は、データ書き換えを行うデータ領域３全体或いはその一部のセルブロックに対して消去を行う。続いて、書き込みモードに設定されると共に、先の初期化動作の場合と同様に初期設定データ領域３を順次アクセスする内部アドレスを発生する。外部から与えられる初期設定データはデータレジスタ６に一旦保持され、制御回路１１からの書き込み制御信号により、初期設定データ領域３に書き込まれる。
【００３７】
更に別のコマンドが入力されると、不良アドレスデータラッチ回路１３、電圧調整データラッチ回路１５、チップ情報データラッチ回路１８又はクロック周期調整データ２２に保持されたデータを読み出してチェックするテストモードが設定される。不良アドレスデータラッチ回路１３，電圧調整データラッチ回路１５、チップ情報データラッチ回路１８又はクロック周期調整データ２２には、図５に示すようにその保持データを入力側のデータバスＢＵＳに取り出すクロックト・インバータ３３が設けられている。
【００３８】
従って特定のコマンド入力により、制御回路１１がこの不良アドレスデータラッチ回路１３，電圧調整データラッチ回路１５又はチップ情報データラッチ回路１８に読み出しクロックφ２＝Ｈを出力し、保持されたデータをデータバスＢＵＳに読み出し、Ｉ／Ｏバッファ９を介して外部に取り出すようにする。これにより、不良アドレスデータラッチ回路１３，電圧調整データラッチ回路１５又はチップ情報データラッチ回路１８のデータをチェックすることができる。
【００３９】
また、別のコマンドでデータ領域３の書き換えを行わずに、それらのデータが読み出され保持されている不良アドレスデータラッチ回路１３，電圧調整データラッチ回路１５、チップ情報データラッチ回路１８及びクロック周期調整データラッチ回路２２に対して、チップ外部からデータバスを介してデータを書き込むことができる。これにより、一度電源を投入した後、連続的に初期設定データを変更してテストすることができる。
【００４０】
【発明の効果】
以上述べたように本発明によれば、電源を投入してから通常のメモリ読み書き動作が行えるようになるまでの時間を短縮することができる。
【図面の簡単な説明】
【図１】   この発明の実施の形態によるＥＥＰＲＯＭの構成を示す図である。
【図２】  同実施の形態のメモリセルアレイの構成を示す図である。
【図３】  同実施の形態の昇圧回路１９の構成を示す図である。
【図４】  同実施の形態のクロック発生回路の構成を示す図である。
【図５】   同実施の形態の初期設定データラッチ回路の構成を示す図である。
【図６】  同実施の形態の作用を示すフローチャートである。
【符号の説明】
１・・・メモリセルアレイ、２ａ，２ｂ・・・冗長セルアレイ、３・・・初期設定データ領域、４・・・ロウデコーダ、５・・・センスアンプ回路、６・・・データレジスタ、７・・・カラムデコーダ、８・・・昇圧回路、９・・・Ｉ／Ｏバッファ、１０・・・コマンドレジスタ、１１・・・制御回路、１２・・・アドレスレジスタ、１３・・・不良アドレスデータラッチ回路，１５・・・電圧調整データラッチ回路、１４・・・一致検出回路、１６・・・レディ／ビジーバッファ、１７・・・パワーオンリセット回路、１８・・・チップ情報データラッチ回路、１９・・・昇圧回路、２０・・・クロック発生回路、２１・・・選択回路、２２・・・クロック周期調整データラッチ回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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