(57)【特許請求の範囲】
【請求項１】
入力信号を入力する入力ノードと、
フローティングノードと、
前記入力ノードと前記フローティングノードとの間に連結されたバッファと、
前記フローティングノードの電圧がスレショルド電圧未満であれば第１レベルの出力電圧を出力して、そうでなければ第２レベルの出力電圧を出力する検出器と、
第１基準電圧を伝送する第１基準端子と、
前記フローティングノードと前記第１基準端子との間に連結された第１キャパシタと、
前記フローティングノードと前記第１キャパシタとの間に連結されて、前記第１及び第２レベルの出力電圧に応答して開閉する第１スイッチと、
前記第１スイッチと前記第１キャパシタとの間のノードを選択的に短絡させるために前記出力電圧により調節される第１プリチャージスイッチと、
を備えることを特徴とする集積回路。
【請求項２】
前記第１キャパシタは、電界効果トランジスタで構成されていることを特徴とする請求項１に記載の集積回路。
【請求項３】
前記バッファは、インバータで構成されていることを特徴とする請求項１に記載の集積回路。
【請求項４】
前記検出器は、インバータで構成されていることを特徴とする請求項１に記載の集積回路。
【請求項５】
前記第１スイッチは、前記出力電圧により制御される２個の電界効果トランジスタで構成された相補伝送ゲートであることを特徴とする請求項１に記載の集積回路。
【請求項６】
前記第１基準電圧は、接地電圧であることを特徴とする請求項１に記載の集積回路。
【請求項７】
前記第１基準電圧は、電源電圧であることを特徴とする請求項１に記載の集積回路。
【請求項８】
前記集積回路は、
第２基準電圧を伝送する第２基準端子と、
前記フローティングノードと前記第２基準端子との間に連結された第２キャパシタと、
をさらに備えることを特徴とする請求項１に記載の集積回路。
【請求項９】
前記集積回路は、前記フローティングノードと前記第２キャパシタとの間に連結されて、前記第１及び第２レベルの出力電圧に応答して開閉される第２スイッチをさらに備えることを特徴とする請求項８に記載の集積回路。
【請求項１０】
前記第２スイッチは、前記出力電圧によって制御される２個の電界効果トランジスタで構成された相補伝送ゲートであることを特徴とする請求項９に記載の集積回路。
【請求項１１】
前記集積回路は、前記第２スイッチと前記第２キャパシタとの間のノードを選択的に短絡させるために前記出力電圧によって制御される第２プリチャージスイッチをさらに備えることを特徴とする請求項９に記載の集積回路。
【請求項１２】
入力信号を入力する入力ノードと、
フローティングノードと、
前記入力ノードと前記フローティングノードとの間に連結されたバッファと、
前記フローティングノードの電圧がスレショルド電圧未満であれば第１レベルの出力電圧を、そうでなければ第２レベルの出力電圧を出力する検出器と、
入力電圧の対応する上昇遷移に対する前記出力電圧の上昇遅延にかかわる第１上昇遅延調節信号を入力する第１上昇信号端子とと、
前記フローティングノードと前記第１上昇信号端子との間に連結された第１上昇キャパシタと、
前記フローティングノードと前記第１上昇キャパシタとの間に連結されて、前記第１及び第２レベルの出力電圧に応答して開閉される上昇スイッチと、
前記入力電圧の対応する下降遷移に対する前記出力電圧の下降遅延にかかわる第１下降遅延調節信号を入力する第１下降信号端子と、
フローティングノードと第１下降信号端子との間に連結された第１下降キャパシタと、
前記フローティングノードと前記第１下降キャパシタとの間に連結されて前記第１及び第２レベルの出力電圧に応答して開閉される下降スイッチとを、
備え、入力パルス信号の上昇遅延及び下降遅延を調節することを特徴とするパルス遷移遅延回路。
【請求項１３】
前記パルス遷移遅延回路は、
前記上昇遅延にかかわる第２上昇遅延調節信号を入力する第２上昇信号端子と、
前記第２上昇信号端子と前記上昇スイッチとの間に連結された第２上昇キャパシタと、
をさらに備えることを特徴とする請求項１２に記載のパルス遷移遅延回路。
【請求項１４】
前記パルス遷移遅延回路は、
前記下降遅延にかかわる第２下降遅延調節信号を入力する第２下降信号端子と、
前記第２下降信号端子と前記下降スイッチとの間に連結された第２下降キャパシタと、
をさらに備えることを特徴とする請求項１２に記載のパルス遷移遅延回路。
【請求項１５】
前記パルス遷移遅延回路は、
上昇感知信号を発生するために前記出力信号の上昇遷移と対応する前記入力信号の遷移との間の位相遅延を感知し、また、下降感知信号を発生するために前記出力信号の下降遷移と対応する前記入力信号の遷移との間の位相遅延を感知する位相検出器と、
前記上昇感知信号に応答して前記上昇遅延調節信号を発生し、また、前記下降感知信号に応答して前記下降遅延調節信号を発生する遅延コード発生器と、
をさらに備えることを特徴とする請求項１２に記載のパルス遷移遅延回路。
【請求項１６】
上昇感知信号を発生するために出力信号の上昇遷移と対応する入力信号の遷移との間の位相遅延を感知し、また、下降感知信号を発生するために前記出力信号の下降遷移と対応する前記入力信号の遷移との間の位相遅延を感知する位相検出器と、
前記上昇感知信号に応答して上昇遅延調節信号を発生し、また、前記下降感知信号に応答して下降感知調節信号を発生する遅延コード発生器と、
前記入力信号を入力し、前記上昇遅延調節信号及び下降遅延調節信号に応答して前記出力信号を発生する可変遅延回路と、
を備え、
前記可変遅延回路は、
入力信号を入力する入力ノードと、
フローティングノードと、
前記入力ノードと前記フローティングノードとの間に連結されたバッファと、
前記フローティングノードの電圧がスレショルド電圧未満であれば第１レベルの出力電圧を出力し、そうでなければ第２レベルの出力電圧を出力する検出器と、
上昇遅延調節信号を入力する第１上昇信号端子と、
前記フローティングノードと前記第１上昇信号端子との間に連結された第１上昇キャパシタと、
前記フローティングノードと前記第１上昇キャパシタとの間に連結されて、前記第１及び第２レベルの出力電圧に応答して開閉される上昇スイッチと、
下降遅延調節信号を入力する第１下降信号端子と、
前記フローティングノードと前記第１下降信号端子との間に連結された第１下降キャパシタと、
前記フローティングノードと前記第１下降キャパシタとの間に連結されて、前記第１及び第２レベルの出力電圧に応答して開閉される下降スイッチと、
を備えることを特徴とする回路。
【請求項１７】
前記入力信号が前記位相検出器に到達する前に前記入力信号を遅延する第２遅延回路を更に備えることを特徴とする請求項１６に記載の回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は集積回路の分野に係り、特にパルス信号の遅延を調節するための遅延回路に関する。
【０００２】
【従来の技術】
集積回路では、信号遅延に対して多様な機能を提供するために遅延回路を有することが必要である。遅延回路は、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）の内部でクロック信号を発生する内部クロック発生器、及び昇圧電圧（ＰｕｍｐＶｏｌｔａｇｅ）のタイミングを調節するための内部半導体チップの電源供給器に用いられうる。
【０００３】
図１にこのような遅延回路１００の例が記述されている。回路１００は米国特許第５、９２０、２２１号に初めて開示された。入力電圧はＲＣ回路網１１に連結されたノード１０を通して入力される。ＲＣ回路網１１は抵抗１２及び並列連結された結合キャパシタ１８、１９で構成されている。ＲＣ回路網１１の出力電圧は信号検出器１４とインバータ１６を通過する。ノード１７を通して出力された電圧信号はＲＣ回路網１１の結合キャパシタ１８、１９にフィードバックされる。
【０００４】
入力信号が上昇、下降するによって、出力信号もこれに対応して上昇、下降するが若干の遅延がある。上昇時の遅延は抵抗１２とキャパシタ１９の値によって決定されて、下降時の遅延は抵抗１２とキャパシタ１８の値によって決定される。
【０００５】
回路１００は、上昇及び下降時の遅延を調節することができなくなる限界を有する。これは上昇、下降の量を調整する要素が回路の一部分であるためである。
【０００６】
他の限界としてキャパシタンスによる遅延が常に存在するということである。このような遅延は設計で避ける必要がある。
【０００７】
また、回路１００のフィードバック構成には、カップリングノイズを形成する問題がある。これは波形に影響を与えて、ひいては全体素子の性能に影響を与える。
【０００８】
【発明が解決しようとする課題】
本発明は、このような従来技術の問題点及び限界を克服することを目的とする。
【０００９】
本発明は、さらに集積回路に組み込まれた遅延回路を提供することを目的とする。
【００１０】
【課題を解決するための手段】
前記のような目的を達成するための本発明は、入力ノードは入力信号を受けて、バッファは入力信号をフローティングノードに伝送する。検出器は前記フローティングノードの電圧がスレショルド電圧未満であれば第１レベルの出力電圧を出力し、そうでなければ第２レベルの出力電圧を出力ノードに出力する。それゆえ、出力電圧は入力信号によって形成されるパルス波形である。
【００１１】
本発明の回路は基準電圧を伝送する基準端子を含む。キャパシタとスイッチは前記基準端子と前記フローティングノードとの間に連結される。前記スイッチは前記出力電圧に応答して開閉される。前記スイッチが開かれれば、キャパシタが切り離される。
【００１２】
本発明は上昇遷移と下降遷移の遅延を調節する長所がある。このような調整は基準電圧やキャパシタンス、またはこれら全ての値の変化でなされる。さらに、このような調整は相互独立的に行われる。
【００１３】
本発明はキャパシタを切り離すことによってキャパシタンスに起因した意図しない遅延を除去する附加的な長所がある。さらに、キャパシタが切り離されると、前記のカップリングノイズが除去される。これは遅延回路の性能を改善しながら、遅延回路の設計を容易にする。
【００１４】
選択的な実施例として、回路は位相検出器及び遅延コード発生器を含む。これらは基準電圧を続けて調整するフィードバックの配列に存在する。
【００１５】
【発明の実施の形態】
以下、前記した本発明の目的を実施するための望ましい実施例に対して添付図面を参照して具体的に説明する。
【００１６】
図２の回路２００は、本発明の望ましい実施形態の一例である。回路２００は、入力信号ＶＩＮを入力する入力ノード２０４、フローティングノード２０６、出力電圧ＶＯを発生する出力ノード２０８を含む。
【００１７】
バッファ２１０は、入力ノード２０４とフローティングノード２０６との間に連結される。望ましくは、バッファ２１０はインバータによって構成される。
【００１８】
回路２００は、さらに検出器２２０を含む。検出器２２０は、出力ノード２０８に出力電圧ＶＯを出力する。出力電圧ＶＯは、フローティングノード２０６の電圧ＶＦＮがスレショルド電圧ＶＬＴ以下であれば第１レベル（Ｌｅｖｅｌ）、すなわち、上位レベルを有する。そうでなければ、出力電圧ＶＯは、第２レベル、すなわち、下位レベルを有する。上位レベルは、例えばＶＤＤのような電源電圧レベルとすることができ、下位レベルは、例えば０Ｖのような接地電圧レベルとすることができる。
【００１９】
それゆえ、出力電圧ＶＯはパルス信号である。これは入力信号ＶＩＮも同様にパルス信号である場合に回路に優れた効果を提供する。パルスは上昇及び下降遷移の連続である。出力信号ＶＯの上昇及び下降遷移タイミングは入力信号ＶＩＮの上昇及び下降遷移タイミングに応じて次のように調節される。
【００２０】
回路２００は、基準端子２３０を含む。基準端子２３０は、第１基準電圧ＶＲ１を伝送する。第１基準電圧は、本発明に従う限りいかなる電圧であってもよい。第１基準電圧を第１基準端子２３０に適用する場合に特に有利な第１基準電圧ＶＲ１の値を以下に説明する。
【００２１】
回路２００は、さらに第１キャパシタとしてのキャパシタ２４０を含む。キャパシタ２４０はフローティングノード２０６と第１基準端子２３０との間に連結されている。キャパシタ２４０は、この技術分野で知られたいかなる方法でも構成できる。このような方法としては、様々な方法が集積回路分野において知られている。
【００２２】
回路２００は、第１スイッチとしてのスイッチ２５０をさらに含む。スイッチ２５０は、フローティングノード２０６と第１キャパシタ２４０との間に連結されている。スイッチ２５０は、出力電圧ＶＯの第１及び第２レベルに応答して開閉される。スイッチ２５０が開かれれば、スイッチ２５０は、フローティングノード２０６から、キャパシタ２４０及び第１基準電圧ＶＲ１が切り離される。
【００２３】
図３Ａの回路３００は、図２のブロック図を具体化した実施例である。回路３００は、回路２００と共通要素を備えるのでこれら共通要素に対する説明は省略する。
【００２４】
インバータ３１０は図２のバッファ２１０の構成例であり、インバータ３２０は図２の検出器２２０の構成例である。
【００２５】
図２の第１基準端子２３０に対応する第１基準端子３３０は、接地電圧と連結されている。言い換えれば、第１基準電圧ＶＲ１は図３Ａの実施例では０Ｖと同一である。
【００２６】
キャパシタ３４０は、図２の第１キャパシタ２４０の構成例としての電界効果トランジスタである。相補伝送ゲート３５０は、図２のスイッチ２５０の構成例である。ゲート３５０は、２個の電界効果トランジスタ３５２、３５３により構成されうる。このトランジスタ３５２、３５３は、直列接続されたインバータ３５６、３５８の対を通して出力電圧ＶＯにより制御される。
【００２７】
図３Ｂ及び図３Ｃを参照して、回路３００の作動を説明する。図３Ｂは、入力電圧ＶＩＮ、フローティングノード電圧ＶＦＮ、出力電圧ＶＯを示している。このような波形における代表的な電圧値は、図３Ｃに示されている。
【００２８】
図示したように、入力電圧ＶＩＮはパルスである。出力電圧ＶＯは、入力電圧ＶＩＮを入力とする２個のインバータ３１０、３２０の出力であることから明らかなように、入力電圧ＶＩＮに対応するパルスである。フローティングノード２０６での電圧ＶＦＮは、図３Ｃの段階２ないし５から分かるように、キャパシタが切り離される場合には急激に変化して、スイッチ３５０がオンされる場合は緩やかに変化する。
【００２９】
結果的に、回路３００は、上昇遷移は遅延しないが、下降遷移は遅延した出力電圧ＶＯを発生する。このような実施例における遅延の量はキャパシタ３４０のキャパシタンスによって決定される。
【００３０】
図４Ａを参照して図２のブロック図を具体化した他の回路４００を説明する。図２及び図３Ａの構成要素と類似の構成要素については説明を省略する。
【００３１】
図２の第１基準端子２３０と対応する基準端子４３０は第２基準電圧ＶＲ２を伝送する。端子４３０は電源電圧と連結されるのでＶＲ２はＶＤＤと同一である。
【００３２】
キャパシタ４４０は、図２の第１キャパシタ２４０の構成する電界効果トランジスタである。
【００３３】
相補伝送ゲート４５０は、図２のスイッチ２５０の構成例である。ゲート４５０は、２個の電界効果トランジスタ４５２、４５３により構成されて、直列接続されたインバータ対３５６、３５８を通して出力電圧ＶＯによって調節される。ゲート４５０は、ゲート３５０とは逆に連結されている。
【００３４】
図４Ｂに回路４００の作動を説明するための波形が図示されている。図３Ｂの波形と比較すると、図４Ｂの電圧ＶＦＮは電圧ＶＬＴ未満である場合にのみ、急な遷移を有するが、これはゲート４５０の連結と第２基準電圧ＶＲ２の値に従ったことである。
【００３５】
それゆえ、回路４００は、下降遷移は遅延しないが上昇遷移は遅延する出力電圧ＶＯを発生する。遅延の量はキャパシタ４４０のキャパシタンスによって決定される。図３Ｂと図４Ｂにおける遅延は異なってこれはキャパシタ４４０がキャパシタ３４０と異なる値を有しているためである。
【００３６】
図５の回路５００は、本発明の更に他の実施例である。回路５００は、図２の回路２００と共通される多くの構成要素を有している。
【００３７】
回路２００から回路５００への変更において、“第１”と記載された構成要素はそのまま“第１”と記載され、“第２”と記載された構成要素が新しく含まれる。この明細書で“第１”や“第２”のような単語は単に区別のために用いられるのみ特別な意味はない。
【００３８】
さらに詳細には、回路５００は、回路２００の構成に第２基準端子５７０、第２キャパシタ５８０、及び第２スイッチ５９０をさらに備えて構成されている。これら構成要素に対する論議は第１基準端子２３０と基準端子４３０、第１キャパシタ２４０とキャパシタ４４０、及び第１スイッチ２５０とスイッチ３５０各々に関する論議と同一である。
【００３９】
図５の回路の主要な概念中の一つは、電圧ＶＦＮを調節するために回路２００で一つの分岐回路を用いる代わり回路５００は二個の分岐回路を用いるという点である。適切な連結は、この二個の分岐回路が各々相互独立的に作動するようにする。
【００４０】
第１分岐回路は、第１基準端子２３０、第１キャパシタ２４０、及び第１スイッチ２５０を含む。第１分岐回路は図３Ｂで示すように図３Ａの回路３００により出力電圧ＶＯの下降遷移の遅延を調節できる。
【００４１】
第２分岐回路は、第２基準端子５７０、第２キャパシタ５８０、及び第２スイッチ５９０を含む。第２分岐回路は図４Ｂで示すように図４Ｂの回路４００により出力電圧ＶＯの上昇遷移の遅延を調節できる。
【００４２】
図６Ａの回路６００は、ブロック図５００の実施例を説明するために用いられる。回路６００は、回路３００、４００の構成要素と類似な構成要素を有する。
【００４３】
端子４３０、キャパシタ４４０、及び相補伝送ゲート４５０は、各々図５の端子５７０、キャパシタ５８０、及びスイッチ５９０を構成する。また、回路６００は、第１及び第２プリチャージスイッチ６４８、６８８を含み、本発明でこのスイッチはインバータ３５６を通過した出力電圧ＶＯにより調節される。スイッチ６４８は、第１キャパシタ３４０と第１スイッチ３５０との間のノード６４７を選択的に接地電圧と短絡させるために使用され、スイッチ６８８は、第２キャパシタ４４０と第２スイッチ４５０との間のノード６８７を選択的に電源電圧と短絡させるために使用される
図６Ｂの波形は、入力電圧ＶＩＮに関して出力電圧ＶＯの作動を説明するために示したものである。フローティングノード２０６の電圧ＶＦＮは、図３Ｂで説明された対応する動作、すなわち、スレショルド電圧ＶＬＴ未満の電圧ＶＦＮに対する動作と、図４Ｂに説明された動作、すなわち、スレショルド電圧ＶＬＴ以上の電圧ＶＦＮに対する動作との合成である。実際に、任意の時間帯でスイッチ３５０、４５０中のいずれか一つのみが閉じられ、これによりキャパシタ３４０、４４０中の対応するキャパシタのみその任意の時間帯に動作する。したがって、出力電圧ＶＯは、上昇遷移時に短い遅延を有する図４Ｂの出力電圧と下降遷移時に長い遅延を有する図３Ｂの出力電圧との合成である。
【００４４】
図７の回路７００は、図５の更に他の実施例である。回路７００は、図６と同一の構成要素を有しておりこれら構成要素に対する説明を省略する。
【００４５】
回路７００は、図５の基準端子５７０に対応する基準端子（上昇信号端子とも呼ぶ）４３０を含む。図５のキャパシタ５８０に対応するキャパシタ４４０は、上昇キャパシタと呼ぶこととする。また、回路７００は、図５の基準端子２３０に対応する基準端子（下降信号端子とも呼ぶ）３３０を含む。図５のキャパシタ２４０に対応するキャパシタ３４０は、下降キャパシタと呼ぶこととする。
【００４６】
回路７００で重要な点は、基準端子３３０、４３０が必ずしも固定電圧に連結されないという点である。更に、基準電圧ＶＲ２、ＶＲ１は、上昇遅延調節信号ＲＤＣＸ及び下降遅延調節信号ＦＤＣＸから得られる。信号ＲＤＣＸ、ＦＤＣＸは、アナログ信号でもよく、この信号によってフローティングノード２０６の限界バイアス（Ｕｌｔｉｍａｔｅ  Ｂｉａｓ）を変化させることができる。
【００４７】
したがって、基準電圧ＶＲ２、ＶＲ１は、回路７００が動作する際に動的に変化させることができ、これはまた各々の上昇遅延及び下降遅延を動的に変化させる。
【００４８】
図８の回路８００は、図５の更に他の実施例である。回路８００は、図６と共通する多くの構成要素を有する。これら構成要素に対する説明は省略する。
【００４９】
回路８００は、図５の基準端子２３０に対応する基準端子８３０、８３２、８３４、８３６を有し、これらを下降信号端子と呼ぶこととする。回路８００は、下降キャパシタととしてのキャパシタ８４０、８４２、８４４、８４６を有し、これらは各々対応する下降信号端子８３０、８３２、８３４、８３６とノード６４７との間に連結される。もしも基準端子８３０、８３２、８３４、８３６が同一の電圧レベルであれば、下降キャパシタ８４０、８４２、８４４、８４６のキャパシタンスはすべて加算される。
【００５０】
回路８００は、図５の基準端子５７０に対応する基準端子８７０、８７２、８７４、８７６を含む。これらを上昇信号端子と呼ぶこととする。回路８００は、上昇キャパシタとしてのキャパシタ８８０、８８２、８８４、８８６を含み、これらの上昇キャパシタは、各々対応する基準端子８７０、８７２、８７４、８７６とノード６８７との間に連結されている。もしも基準端子８７０、８７２、８７４、８７６が同一な電圧レベルであれば、上昇キャパシタ８８０、８８２、８８４、８８６のキャパシタンスはすべて加算される。
【００５１】
一般に、回路８００において、下降遅延調節信号ＦＤＣ[０：３]と上昇遅延調節信号ＲＤＣ[０：３]はデジタル信号である。各々の信号は、ハイ又はローの値を持ちうるビットを含む。
【００５２】
回路８００において、下降遅延調節信号ＦＤＣ[０：３]は、ビットＦＤＣ[０]、ＦＤＣ[１]、ＦＤＣ[２]、ＦＤＣ[３]で構成され、このビットは下降信号端子８３０、８３２、８３４、８３６に各々印加される。上昇遅延調節信号ＲＤＣ[０：３]は、ビットＲＤＣ[０]、ＲＤＣ[１]、ＲＤＣ[２]、ＲＤＣ[３]で構成され、このビットは上昇信号端子８７０、８７２、８７４、８７６に各々印加される。
【００５３】
上昇及び下降キャパシタは、スタガ値（ｓｔａｇｇｅｒｅｄ  ｖａｌｕｅ）を有することが望ましい。このような方法で、下降遅延調節信号ＦＤＣ[０：３]と上昇遅延調節信号ＲＤＣ[０：３]は、要求される遅延の量を選択することができる。所望する正確度によって、ビットの数を決定することができる。
【００５４】
図９の回路９００は、本発明の更に他の実施例の回路図である。図９は、集積回路の一部分９００を示す。本発明の実施例による回路９１０には、基準電圧ＶＲＥＦＩを補助としてストローブ信号ＤＱＳによって入力データＤＩＮ０、ＤＩＮ１、ＤＩＮ２、．．．、ＤＩＮｉを同期化させる。本発明の回路９１０は、フィードバックを用いてもよい。
【００５５】
データＤＩＮ０、ＤＩＮ１、ＤＩＮ２、．．．、ＤＩＮｉは、まず各々の検出器９２０、９２１、９２２、．．．、９２７を通過して各々の遅延器９３０、９３１、９３２、．．．、９３７を経て各々のラッチ９４０、９４１、９４２、．．．、９４７に入力される。
【００５６】
ラッチ９４０、９４１、９４２、．．．、９４７は、本発明が適用された回路９１０から出力される信号ＶＯによって制御される。ストローブ信号ＤＱＳは、本発明が適用された回路９１０に入力信号ＶＩＮを提供するために必須ではないが、検出器９２９に入力されることが望ましい。
【００５７】
本発明が適用された回路９１０は、可変遅延回路９５０を含み、これは図５のブロック図を参照して先に説明したように構成されうる。端子５７０で上昇遅延調節信号ＲＤＣＸを、端子２３０で下降遅延調節信号ＦＤＣＸを入力することが適切である。上述したように、上昇遅延調節信号ＲＤＣＸと下降遅延調節信号ＦＤＣＸは、アナログであってもよいし、１ビットまたは多数のビットのデジタル信号であってもよい。
【００５８】
回路９１０は、さらに位相検出器９６０を含む。検出器９６０は、上昇感知信号ＲＳを発生するために、出力信号ＶＯの上昇遷移と入力信号ＶＩＮの対応遷移との間の位相遅延を検出する。また、検出器９６０は、下降感知信号ＦＳを発生するために、出力信号ＶＯの下降遷移と入力信号ＶＩＮの対応遷移との間の位相遅延を検出する。
【００５９】
回路９１０は、遅延コード発生器９７０をさらに含む。発生器９７０は、上昇感知信号ＲＳに応答して上昇遅延調節信号ＲＤＣＸを発生して、下降感知信号ＦＳに応答して下降遅延調節信号ＦＤＣＸを発生する。
【００６０】
回路９１０は、さらに第２遅延回路９７４を含む場合もある。この遅延回路９７４は、入力信号ＶＩＮが位相検出器９６０に到達する前にこの信号ＶＩＮを遅延させる。この遅延値は、遅延器９３０、９３１、９３２、．．．、９３７遅延値に応じて決定される。
【００６１】
当業者であれば、この明細書に示した全般的な説明に基づいて本発明を実施することができる。この明細書には、詳細な構成例が本発明をさらに詳細に理解するために提供されている。他一方、よく知られた特徴については、本発明を不要にあいまいにしないために説明しなかった。
【００６２】
本発明が具体的な例を通して説明されているが、このような例は本発明を限定することを意図したものではない。当業者であれば、本発明の技術的範囲或いはそれに均等な範囲において上記の具体的な例を多様な方法で変更できることは明白である。本発明者は、この明細書に開示された様々な要素、特性、機能及び性質のすべての組合せ又はその一部も発明であると考えている。
【００６３】
【発明の効果】
本発明のパルス信号遷移遅延回路によれば、上昇遷移と下降遷移の遅延を調節することができる。
【００６４】
また、本発明はキャパシタを切り離すことによってキャパシタンスによる意図しない遅延及びカップリングノイズを除去することができる。これは遅延回路の性能を改善して、遅延回路の設計を容易にする。
【図面の簡単な説明】
【図１】従来技術による遅延回路図である。
【図２】本発明の典型的な実施例による回路のブロック図である。
【図３Ａ】図２のブロック図の具体的な実施例の回路図である。
【図３Ｂ】図３Ａによる回路図の主要波形に関するタイミング図である。
【図３Ｃ】図３Ｂによるタイミング図における段階ごとに特定値の電圧を示す図である。
【図４Ａ】図２のブロック図による他の具体的な実施例の回路図である。
【図４Ｂ】図４Ａによる回路図の主要波形に関するタイミング図である。
【図５】本発明の他の典型的な実施例による回路ブロック図である。
【図６Ａ】図５のブロック図の具体的な実施例の回路図である。
【図６Ｂ】図６Ａによる電気回路図の主要波形に関するタイミング図である。
【図７】図５のブロック図による他の具体的な実施例の回路図である。
【図８】図５のブロック図による更に他の具体的な実施例の回路図である。
【図９】フィードバック回路を備える本発明の更に他の実施例による回路図である。
【図１】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図４Ａ】
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【図４Ｂ】
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【図５】
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【図６Ａ】
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【図６Ｂ】
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【図７】
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【図８】
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【図９】
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