(57)【特許請求の範囲】
【請求項１】
それぞれ所定のビット信号が入力される複数本のアドレス信号線のうちから供給されるｍビットのビット信号の論理演算を施すことによりＬ（Ｌ≦２m ）個の走査信号を順次出力するデコーダ回路を備えた走査回路において、
非反転信号のみが入力されるビット信号を反転して、反転信号若しくは非反転信号を生成するインバータ回路が、アドレス信号線の途中に設けられていることを特徴とする走査回路。
【請求項２】
上位ｎ（ｎ≦ｍ）ビットのビット信号が入力される第１群のアドレス信号線は、それぞれ所定ビット信号の非反転信号が入力される１本の信号線からなり、
下位（ｍ−ｎ）ビットのビット信号が入力される第２群のアドレス信号線は、それぞれ所定ビット信号の非反転信号と反転信号とが入力される２本の信号線からなり、
上記第１群のアドレス信号線の途中に、上記インバータ回路が単一または複数個設けられていることを特徴とする請求項１に記載の走査回路。
【請求項３】
上位ｎ（ｎ≦ｍ）ビットのビット信号が入力される第１群のアドレス信号線は、それぞれ所定ビット信号の非反転信号が入力される１本の信号線からなり、これら第１群のアドレス信号線の途中に、上記インバータ回路が設けられ、
下位（ｍ−ｎ）ビットのビット信号が入力される第２群のアドレス信号線は、それぞれ所定ビット信号の非反転信号が入力される１本の信号線からなり、これら第２群のアドレス信号線から供給される信号を反転する上記インバータ回路が、反転信号の入力を選択するデコーダ回路の直前に設けられていることを特徴とする請求項１に記載の走査回路。
【請求項４】
上位ｎ（ｎ≦ｍ）ビットのビット信号が入力される第１群のアドレス信号線は、それぞれ所定ビット信号の非反転信号が入力される１本の信号線からなり、これら第１群のアドレス信号線の途中に、上記インバータ回路が設けられ、
中位ｒ（ｒ≦ｍ）ビットのビット信号が入力される第２群のアドレス信号線は、それぞれ所定ビット信号の非反転信号が入力される１本の信号線からなり、これら第２群のアドレス信号線から供給される信号を反転する上記インバータ回路が、反転信号の入力を選択するデコーダ回路の直前に設けられ、
下位（ｍ−ｎ−ｒ）ビットのビット信号が入力される第３群のアドレス信号線は、それぞれ所定ビット信号の非反転信号と反転信号とが入力される２本の信号線からなることを特徴とする請求項１に記載の走査回路。
【請求項５】
上記デコーダ回路の遠い方から近い方へ順番に、より下位ビットのビット信号が入力される信号線からより上位ビットのビット信号が入力される信号線へと上記アドレス信号線が配置されていることを特徴とする請求項２、３または４に記載の走査回路。
【請求項６】
上記デコーダ回路の入力配線の配置が、上記インバータ回路の設置数に応じて調整されていることを特徴とする請求項３、４または５に記載の走査回路。
【請求項７】
薄膜トランジスタにより構成されていることを特徴とする請求項１ないし６のいずれかに記載の走査回路。
【請求項８】
マトリクス状に設けられて表示を行う画素と、この画素に映像信号を供給する複数のデータ信号線と、データ信号線と交差するように配されて画素への映像信号の供給を順次選択する複数の走査信号線と、データ信号線に映像信号を出力するデータ信号線駆動回路と、走査信号線に走査信号を出力する走査信号線駆動回路とを備えた画像表示装置において、
上記データ信号線駆動回路および上記走査信号線駆動回路の少なくとも一方が請求項１ないし６のいずれかに記載の走査回路を備えていることを特徴とする画像表示装置。
【請求項９】
上記画素は、データ信号線から供給される映像信号を受け取る画素電極と、該画素電極への映像信号の供給を走査信号線からの走査信号に基づいて制御するスイッチング素子とを含み、
上記データ信号線駆動回路が請求項１ないし６のいずれかに記載の走査回路を備えるとともに、上記画素電極、上記スイッチング素子および上記データ信号線駆動回路が絶縁基板上に形成された非晶質シリコン薄膜、多結晶シリコン薄膜または単結晶シリコン薄膜上に構成されていることを特徴とする請求項８に記載の画像表示装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、マトリクス型表示装置の駆動回路等に用いて好適な走査回路並びにその走査回路を用いた画像表示装置に関するものである。
【０００２】
【従来の技術】
マトリクス型画像表示装置は、図１５に示すように、複数のデータ信号線５１と、これらのデータ信号線５１と直交するように配される複数の走査信号線５２とを基板上に有している。また、各データ信号線５１と各走査信号線５２との交差部分には、画素が設けられ、これらの画素は表示面全体においてマトリクス状に設けられている。データ信号線５１には、データ信号線駆動回路５３より画素に印加するデータ信号（映像信号）が供給される。一方、走査信号線５２には、データ信号線５１に供給されているデータ信号を受け取る画素を選択するための走査信号が走査信号線駆動回路５４により供給される。
【０００３】
データ信号線駆動回路５３の構成の概略を図１６に示す。データ信号線駆動回路５３は、一定の時間間隔でパルス信号を次々と出力する走査回路５５と、走査回路５５の信号を受け外部より入力されるデータ信号をサンプリングし出力するサンプル・ホールド回路５６とを備えている。走査信号線駆動回路５４の構成もほぼ同様で、通常、サンプル・ホールド回路５６の代わりにバッファ回路が用いられる。
【０００４】
上記両駆動回路５３・５４のいずれにおいても走査回路５５が必要となるが、走査回路５５を構成する手段として、(1) シフトレジスタを用いるものと、(2) 複数のアドレス信号線へ入力されるビット信号の単純な論理演算を行いパルス信号を出力するデコーダ回路またはデマルチプレクサ回路等を用いるものとがある。後者(2) の一例としてデコーダ回路を用いた場合の回路構成を図１７に示す。この走査回路５５は、アドレス信号線ＡＬ61〜ＡＬ63・ＩＡＬ61〜ＩＡＬ63とデコーダ回路ＤＣ61〜ＤＣ68とを有しており、非反転信号線であるアドレス信号線ＡＬ61〜ＡＬ63には、それぞれビット信号ＢＳ61〜ＢＳ63（図１８参照）が外部から入力されている。ビット信号ＢＳ61〜ＢＳ63の周期は、それぞれＴ、２Ｔ、４Ｔとされている。一方、反転信号線であるアドレス信号線ＩＡＬ61〜ＩＡＬ63には、それぞれビット信号ＢＳ61〜ＢＳ63の反転信号であるビット信号ＩＢＳ61〜ＩＢＳ63（図１８参照）が外部から入力されている。
【０００５】
各デコーダ回路ＤＣ61〜ＤＣ68は、アドレス信号線ＡＬ61〜ＡＬ63・ＩＡＬ61〜ＩＡＬ63のうちから入力されるｍビット（この例では、ｍ＝３）のビット信号を論理演算し出力する。そして、各デコーダ回路ＤＣ61〜ＤＣ68ごとに異なる演算を行わせることで、図１８の信号波形例に示すように、全出力Ｌ本（この例では、Ｌ＝８）の各出力線ＯＬ61〜ＯＬ68から互いにタイミングの異なる走査信号ＳＳ61〜ＳＳ68が出力される。
【０００６】
【発明が解決しようとする課題】
上述のように、デコーダ方式の走査回路では、非反転信号線および反転信号線からなるアドレス信号線に外部より入力されるｍビットのビット信号の論理演算を行うことによって、各出力に選択信号としての走査信号が出力される。各デコーダ回路は、各ビットのアドレス信号線の非反転信号線若しくは反転信号線のうちどちらか一方の信号線に接続されており、各アドレス信号線からデコーダ回路へ信号を導く配線の数は、全出力Ｌ本の半分Ｌ／２本となっている。該デコーダ回路の入力１本分に接続されるゲート容量Ｃg は、誘電率をε、ゲート絶縁膜厚をｄ、面積をｓ（各デコーダ回路の入力部では、Ｐ型トランジスタとＮ型トランジスタのゲート入力に接続されており、ここで定義した面積ｓは、Ｐ型トランジスタとＮ型トランジスタのゲート面積の和である）とすると、
【０００７】
【数１】
0003832600.tif 000002
【０００８】
となる。
【０００９】
また、各アドレス信号線は、信号の劣化を防ぐためミニマム配線幅の数十倍の太い配線幅を用い、アドレス信号線などの配線間の層間絶縁膜厚は、ゲート絶縁膜厚の数倍で形成されるのが普通である。各配線幅、膜厚、誘電率等は製造プロセスにより異なるが、ここでは、説明を簡単にするため、アドレス信号線間のクロス部の面積を、デコーダ回路の入力トランジスタのゲート面積の約３０倍程度、層間絶縁膜厚をゲート絶縁膜厚の５倍程度として説明する。各クロス部の容量をＣL とすると、
【００１０】
【数２】
0003832600.tif 000003
【００１１】
である。また、各アドレス信号線に接続される配線のクロス部の数は、（ｍ−１／２）×Ｌ個であるため、アドレス信号線１本あたりの負荷容量Ｃa は、
【００１２】
【数３】
0003832600.tif 000004
【００１３】
となる。
【００１４】
さらに、デコーダ回路への入力部において、電源線と入力配線間並びに隣接する入力配線間でクロス部が生じる（例えば、本発明の参考例の説明図である図１０若しくは図１１を参照）。ただし、該クロス部はデコーダ回路の構成により変化する。例えば、２入力のデコーダ回路では入力１本あたり２個、３入力のデコーダ回路では入力１本あたり３個（例えば図１０参照）と、配線のクロス部は入力数と同数となる。しかし、１０入力などの多入力のデコーダ回路では１０個とならず、図１９に示すように、通常２入力または３入力程度のデコーダ回路により全入力のうち少数の入力をデコードし、さらにそれらの出力を２〜３入力のデコーダ回路を用いてデコードし、これらを繰り返すことにより１つのデコードされた出力を得る。このため、デコーダ回路入力部のクロス部の数は、回路設計やレイアウト等で異なるものとなる。また、単結晶シリコン基板上にて走査回路を形成した場合、基板とアドレス信号線等の配線との間の配線容量が支配的となるが、該配線容量は、基板サイズや製造プロセス等に伴い配線長が異なれば、その値も異なるものとなる。ここでは、主に絶縁基板上に走査回路を形成した場合、配線の寄生容量として支配的になる配線間のクロス部の容量について説明することとする。絶縁基板を用いる場合、配線−基板間の寄生容量は無視できるため、以下では説明を簡単にするため配線−基板間容量は考慮せず、また、デコーダ回路直前のクロス部の容量をＣC とし、上記Ｃg 中に含め、
【００１５】
【数４】
0003832600.tif 000005
【００１６】
として説明する。
【００１７】
ここで、消費電力並びにそれぞれのパラメータについて説明する。デコーダ回路の最下位ビットのビット信号の周波数は、ドット周波数をｆd とすると、ｆd の１／２となる。ここで用いたドット周波数は、画像表示装置の一画素分のデータを取り込むために与えられた時間の逆数と定義する。それぞれ所定の周波数を有するビット信号が、ｍビットのアドレス信号線に入力され、最下位ビットの周波数はｆd／２である。各ビット信号の周波数は最下位ビットから上位ビットになるに従い、ｆd ／２、ｆd ／２2、ｆd ／２3 、…、ｆd ／２m-2 、ｆd ／２m-1、ｆd ／２m となる。上述の走査回路は、ｍ本のアドレス信号とその反転信号とを送信する構成とされているので、全体の消費電力Ｐaは、
【００１８】
【数５】
0003832600.tif 000006
【００１９】
となる。
【００２０】
上記消費電力の式から明らかなように、アドレス信号線のクロス部の負荷容量は、出力信号線数Ｌに比例して増大するため、高精細の画像表示装置では、アドレス信号線の数が増加し消費電力が著しく増加する。このため、負荷容量の削減は、低消費電力化を実現する上で重大な課題である。
【００２１】
また、多結晶シリコン薄膜トランジスタを用いて表示パネルと駆動回路との一体化を行った場合、例えば特公平５−２２９１７号公報に開示されているように、多結晶シリコン薄膜中のキャリアの移動度は、単結晶シリコン中のものに比べて数分の１以下となり、さらにプロセス／デバイスの微細化レベルの相異から、配線幅も数倍以上となる。したがって、クロス部の面積は増加し、アドレス信号線に寄生する負荷容量も数倍となるため、低消費電力化が困難となるばかりでなく、正常動作しない可能性もある。このため、配線間のクロス部の寄生容量の削減は極めて重要な課題である。
【００２２】
本発明は、上記問題点に鑑みなされたものであり、その目的は、簡単な回路構成で、従来のデコーダ方式の走査回路で問題となっているアドレス信号線のクロス部の寄生容量を低減し、低消費電力化と外部入力パッド数の削減とを実現する走査回路およびそれを用いた画像表示装置を提供することにある。
【００２３】
【課題を解決するための手段】
本発明の走査回路は、それぞれ所定のビット信号が入力される複数本のアドレス信号線のうちから供給されるｍビットのビット信号の論理演算を施すことによりＬ（Ｌ≦２m ）個の走査信号を順次出力するデコーダ回路を備えるとともに、非反転信号のみが入力されるビット信号を反転して、反転信号若しくは非反転信号を生成するインバータ回路が、アドレス信号線の途中に設けられていることを特徴としている。
【００２４】
上記の構成では、インバータ回路が設けられているので、非反転信号から反転信号（または、反転信号から非反転信号）を生成できる。これにより、アドレス信号線の数を減らすことができ、外部入力数を削減できる。また、アドレス信号線のクロス部の数を減らすことができるため、寄生容量を低減して低消費電力化を実現できる。
【００２５】
また、上記の走査回路において、上位ｎ（ｎ≦ｍ）ビットのビット信号が入力される第１群のアドレス信号線は、それぞれ所定ビット信号の非反転信号が入力される１本の信号線からなり、下位（ｍ−ｎ）ビットのビット信号が入力される第２群のアドレス信号線は、それぞれ所定ビット信号の非反転信号と反転信号とが入力される２本の信号線からなり、上記第１群のアドレス信号線の途中に、上記インバータ回路が単一または複数個設けられている構成とすることは、好ましい。この構成において、アドレス信号線の上位ｎ本の信号線では、途中に設けられるインバータ回路によって反転信号若しくは非反転信号が生成されるため、アドレス信号線の数を減らすことができ、これにより、低消費電力化と外部入力数の削減とを実現する。
【００２６】
あるいはまた、上記の走査回路において、上位ｎ（ｎ≦ｍ）ビットのビット信号が入力される第１群のアドレス信号線は、それぞれ所定ビット信号の非反転信号が入力される１本の信号線からなり、これら第１群のアドレス信号線の途中に、上記インバータ回路が設けられ、下位（ｍ−ｎ）ビットのビット信号が入力される第２群のアドレス信号線は、それぞれ所定ビット信号の非反転信号が入力される１本の信号線からなり、これら第２群のアドレス信号線から供給される信号を反転する上記インバータ回路が、反転信号の入力を選択するデコーダ回路の直前に設けられている構成とすることは、好ましい。この構成において、アドレス信号線の上位ｎ本の信号線では、入力される信号の反転信号が途中に設けられるインバータ回路を通して生成され、一方、下位（ｍ−ｎ）本の信号線では、入力される信号の反転信号がデコーダ回路入力部の直前のインバータ回路により生成される。したがって、アドレス信号線の数を従来の半分に減らすことができ、また、アドレス信号線間およびアドレス信号線と他の配線間のクロス部の数を低減できるので、低消費電力化と外部入力数の削減とを実現できる。
【００２７】
さらにまた、上記の走査回路において、上位ｎ（ｎ≦ｍ）ビットのビット信号が入力される第１群のアドレス信号線は、それぞれ所定ビット信号の非反転信号が入力される１本の信号線からなり、これら第１群のアドレス信号線の途中に、上記インバータ回路が設けられ、中位ｒ（ｒ≦ｍ）ビットのビット信号が入力される第２群のアドレス信号線は、それぞれ所定ビット信号の非反転信号が入力される１本の信号線からなり、これら第２群のアドレス信号線から供給される信号を反転する上記インバータ回路が、反転信号の入力を選択するデコーダ回路の直前に設けられ、下位（ｍ−ｎ−ｒ）ビットのビット信号が入力される第３群のアドレス信号線は、それぞれ所定ビット信号の非反転信号と反転信号とが入力される２本の信号線からなる構成とすることは、好ましい。この構成において、アドレス信号線の上位ｎ本の信号線では、入力される信号の反転信号が途中に設けられるインバータ回路を通して生成され、上位ｎ本以下のｒ本の信号線では、入力される信号の反転信号がデコーダ回路入力部の直前のインバータ回路により生成される。したがって、アドレス信号線の数を減らすことができ、また、アドレス信号線間およびアドレス信号線と他の配線間のクロス部の数を低減できるので、低消費電力化と外部入力数の削減とを実現できる。
【００２８】
また、デコーダ回路の遠い方から近い方へ順番に、より下位ビットのビット信号が入力される信号線からより上位ビットのビット信号が入力される信号線へとアドレス信号線を配置することで、クロス部の数を大幅に減らすことができ、低消費電力化実現の効果が一層顕著になる。また、デコーダ回路の入力配線の配置を、設置されるインバータ回路数に応じて最適化することにより、アドレス信号線のクロス部の数を低減できるので、さらなる低消費電力化を達成できる。
【００２９】
さらに、上述の走査回路が、薄膜トランジスタ、特に多結晶シリコン薄膜トランジスタにより構成されるものとすると、該薄膜トランジスタの素子特性は単結晶シリコン基板上に形成されるトランジスタに比べて劣り、配線幅も大きくなるが、上記のように配線のクロス部が低減され低消費電力化が図られた走査回路においては、性能の低い薄膜トランジスタでも十分使用することができ、また、低消費電力化の効果を一層顕著に奏することになる。
【００３０】
また、本発明の画像表示装置は、マトリクス状に設けられて表示を行う画素と、この画素に映像信号を供給する複数のデータ信号線と、データ信号線と交差するように配されて画素への映像信号の供給を順次選択する複数の走査信号線と、データ信号線に映像信号を出力するデータ信号線駆動回路と、走査信号線に走査信号を出力する走査信号線駆動回路とを備えるとともに、上記データ信号線駆動回路および上記走査信号線駆動回路の少なくとも一方が上述したいずれかの構成の走査回路を備えていることを特徴としている。
【００３１】
上記の構成では、データ信号線駆動回路および走査信号線駆動回路の少なくとも一方に、上述したいずれかの構成の走査回路が設けられているので、該駆動回路の寄生容量の減少による低消費電力化が実現できる。
【００３２】
また、上記の画像表示装置において、上記画素は、データ信号線から供給される映像信号を受け取る画素電極と、該画素電極への映像信号の供給を走査信号線からの走査信号に基づいて制御するスイッチング素子とを含み、上記データ信号線駆動回路が上述したいずれかの構成の走査回路を備えるとともに、上記画素電極、上記スイッチング素子および上記データ信号線駆動回路が絶縁基板上に形成された非晶質シリコン薄膜、多結晶シリコン薄膜または単結晶シリコン薄膜上に構成されることは、好ましい。
【００３３】
上記のように構成された画像表示装置では、画素と駆動回路との絶縁基板上での一体化が図られる。このような絶縁基板上において、非晶質シリコン薄膜、多結晶シリコン薄膜または単結晶シリコン薄膜上に形成された薄膜トランジスタは、単結晶シリコン基板上に形成されたトランジスタより素子特性が劣り、配線幅も大きくなる。しかしながら、データ信号線駆動回路が上記のように配線のクロス部が低減され低消費電力化が図られた走査回路を備えているので、性能の低い薄膜トランジスタでも十分使用することができ、このような薄膜トランジスタで構成されたドライバ内蔵型アクティブマトリクス基板を備えた画像表示装置を容易に作製することができる。
【００３４】
【発明の実施の形態】
〔実施形態１〕
本発明の実施の一形態について図１〜図７に基づいて説明すれば、以下のとおりである。
【００３５】
本実施形態に係るマトリクス型画像表示装置は、アクティブマトリクス型液晶表示装置であって、図３に示すように、複数のデータ信号線ＤＬと複数の走査信号線ＳＬとが設けられた液晶パネル１と、データ信号線駆動回路２と、走査信号線駆動回路３と、アドレス信号発生回路４とを備えている。液晶パネル１は、２枚のガラス基板が貼り合わされ、その間に液晶が封入されて構成されている。
【００３６】
液晶パネル１には、データ信号線ＤＬと、走査信号線ＳＬとが直交するように配されている。また、隣接するデータ信号線ＤＬと隣接する走査信号線ＳＬとで囲まれた領域には、画素５が１つずつ設けられており、全体で画素５はマトリクス状に配列されている。
【００３７】
画素５は、図４に示すように、電界効果トランジスタ（薄膜トランジスタ）からなるスイッチング素子ＳＷと、画素容量ＣP とにより構成される。画素容量ＣP は、液晶容量ＣLCを有しており、必要に応じて補助容量ＣSが付加される。
【００３８】
スイッチング素子ＳＷのソースおよびドレインを介してデータ信号線ＤＬと画素容量ＣP の一方の電極すなわち画素電極ＥP とが接続されている。スイッチング素子ＳＷのゲートは走査信号線ＳＬに接続され、画素容量ＣPの他方の電極すなわち共通電極は全画素５に共通に設けられている。そして、各液晶容量ＣLCに印加される電圧により、液晶の透過率または反射率が変調されて表示が行われる。
【００３９】
データ信号線駆動回路２は、入力された映像信号を特定の期間だけ選択してデータ信号としてデータ信号線ＤＬに出力する回路であり、後述の走査回路を備えている。走査信号線駆動回路３は、走査信号線ＳＬを順次選択して、画素５内のスイッチング素子ＳＷの開閉を制御する回路である。
【００４０】
本アクティブマトリクス型液晶表示装置では、スイッチング素子ＳＷは、薄膜トランジスタであり、液晶パネル１のガラス基板（絶縁基板）上に形成された非晶質シリコン薄膜、多結晶シリコン薄膜または単結晶シリコン薄膜上に構成される。また、データ信号線駆動回路２および走査信号線駆動回路３は、スイッチング素子ＳＷおよび画素電極ＥP とともに同一のガラス基板上にモノリシックに設けられており、スイッチング素子ＳＷと同様な薄膜トランジスタにより構成される。
【００４１】
次に、データ信号線駆動回路２に設けられる走査回路について説明する。
【００４２】
本走査回路は、図１に示すように、非反転信号線であるｍ本のアドレス信号線ＡＬ1 〜ＡＬm 、反転信号線であるアドレス信号線ＩＡＬ1〜ＩＡＬm-n 、Ｌ（Ｌ≦２m ）個のデコーダ回路ＤＣ1 〜ＤＣL 、および電源ラインＶH・ＶL を備えている。また、アドレス信号線ＡＬ3 の途中にインバータ回路（ＩＮＶ回路）６ａが設けられるとともに、アドレス信号線ＡＬ2の途中にインバータ回路６ｂ〜６ｄが設けられている。インバータ回路６ａ〜６ｄは、入力されるビット信号を反転して出力する回路である。
【００４３】
なお、本走査回路では、説明を簡単にするために、ｍを３とし、Ｌを８としている（また、ｎ＝２としている。）。つまり、ビット線の数ｍを３に、出力信号線の数Ｌを８としている。ｍ、Ｌの数は特に限定されるものではなく、Ｌ≦２m を満たす数であればよい。
【００４４】
アドレス信号線ＡＬ1 には、周期がＴであるビット信号ＢＳ1 が入力され、アドレス信号線ＩＡＬ1には、ビット信号ＢＳ1 が反転されたビット信号ＩＢＳ1 が入力される（図２参照）。これらビット信号ＢＳ1・ＩＢＳ1 は、デコーダ回路ＤＣ1 〜ＤＣ8 に入力される信号の最下位ビットに相当する。また、アドレス信号線ＡＬ2・ＡＬ3 には、それぞれ周期が２Ｔ・４Ｔであるビット信号ＢＳ2 ・ＢＳ3 が入力される（図２参照）。ここでは、ビット信号ＢＳ3が最上位ビットとなる。なお、これら各ビット信号は、図３に示すアドレス信号発生回路４が発生する信号である。
【００４５】
アドレス信号線ＡＬ1 〜ＡＬ3 ・ＩＡＬ1 は、クロス部の数を削減するため、次のように配置されている。すなわち、図１に示すように、３入力のデコーダ回路ＤＣ1〜ＤＣ8 の入力部から遠い方より近い方へ向かって、より下位ビットを送信するアドレス信号線からより上位ビットを送信するアドレス信号線へと順番に配置されている。
【００４６】
また、図１に示すように、デコーダ回路ＤＣ1 は、アドレス信号線ＡＬ1 〜ＡＬ3に接続され、これらより入力されるビット信号の論理積信号が出力線ＯＬ1 に出力される。デコーダ回路ＤＣ2 は、アドレス信号線ＩＡＬ1・ＡＬ2 ・ＡＬ3 に接続され、これらより入力されるビット信号の論理積信号が出力線ＯＬ2 に出力される。
【００４７】
また、デコーダ回路ＤＣ3 は、アドレス信号線ＡＬ1 ・ＡＬ3に接続されるとともに、インバータ回路６ｂを通してアドレス信号線ＡＬ2 に接続されている。デコーダ回路ＤＣ4 は、アドレス信号線ＩＡＬ1・ＡＬ3 に接続されるとともに、インバータ回路６ｂを通してアドレス信号線ＡＬ2 に接続されている。デコーダ回路ＤＣ5は、アドレス信号線ＡＬ1 に接続されるとともに、インバータ回路６ｂ・６ｃを通してアドレス信号線ＡＬ2 に接続され、さらに、インバータ回路６ａを通してアドレス信号線ＡＬ3に接続されている。デコーダ回路ＤＣ6 は、アドレス信号線ＩＡＬ1 に接続されるとともに、インバータ回路６ｂ・６ｃを通してアドレス信号線ＡＬ2に接続され、さらに、インバータ回路６ａを通してアドレス信号線ＡＬ3 に接続されている。デコーダ回路ＤＣ7 は、アドレス信号線ＡＬ1に接続されるとともに、インバータ回路６ｂ〜６ｄを通してアドレス信号線ＡＬ2 に接続され、さらに、インバータ回路６ａを通してアドレス信号線ＡＬ3に接続されている。そして、デコーダ回路ＤＣ8 は、アドレス信号線ＩＡＬ1 に接続されるとともに、インバータ回路６ｂ〜６ｄを通してアドレス信号線ＡＬ2に接続され、さらに、インバータ回路６ａを通してアドレス信号線ＡＬ3 に接続されている。
【００４８】
上記のようにインバータ回路６ａ〜６ｄが設けられているので、デコーダ回路ＤＣ1 〜ＤＣ8 には、それぞれ異なる組み合わせでビット信号のうちの３つが入力され、それらのビット信号の論理積が出力される。すなわち、各デコーダ回路ＤＣ1〜ＤＣ8 に入力されるビット信号の論理積信号が、それぞれ走査信号ＳＳ1 〜ＳＳ8 （図２参照）として出力線ＯＬ1〜ＯＬ8 に出力される。
【００４９】
なお、以下の説明では、特にデコーダ回路ＤＣ1 〜ＤＣ8 の個々に言及しない場合は、単にデコーダ回路ＤＣと称し、同様に、アドレス信号線ＡＬ1〜ＡＬ3 ・ＩＡＬ1 の個々に言及しない場合は、単にアドレス信号線ＡＬと称する。また、各デコーダ回路ＤＣ1〜ＤＣ8 に入力される３ビットの信号をそれぞれ信号α、β、γと称する。
【００５０】
上述したデコーダ回路ＤＣは、選択されたビット信号を受けて出力するデコーダ回路であればよく、特に限定されるものではない。デコーダ回路ＤＣは、例えば、図５に示すような３入力ＡＮＤ回路でもよいし、図６に示すように、アドレス信号線ＡＬに反転したビット信号（同図におけるαＢ、βＢ、γＢ）を入力して３入力ＮＯＲ回路としてもよい。あるいは、デコーダ回路ＤＣを、図７に示すようなダイナミック型で構成してもよい。さらに、ＶＧＡ仕様の画像表示装置のデータ信号線駆動回路（Ｌ＝６４０）の場合、ビット数ｍは１０となるため、動作スピードの問題からデコーダ回路ＤＣは図１９に示すような回路構成となるのが普通である。
【００５１】
再び図１を参照して、本走査回路におけるアドレス信号線ＡＬのクロス部の数について、最下位ビットのアドレス信号線ＡＬ1 ・ＩＡＬ1 は１２個、２ビット目のアドレス信号線ＡＬ2は１９個、３ビット目のアドレス信号線ＡＬ3 は２２個である（各アドレス信号線ＡＬについて、他の配線と交差する部分をカウントする。）。また、各アドレス信号線ＡＬのゲート容量はＣgである。ただし、２ビット目および３ビット目のアドレス信号線ＡＬ2 ・ＡＬ3 は１本のアドレス信号線で非反転信号線と反転信号線とを共用しているため、デコーダ回路ＤＣに入力されるゲート容量は２倍になる。また、反転用のインバータ回路６ａ〜６ｄが含まれ、該インバータ回路６ａ〜６ｄの入力負荷容量をＣiとすると、消費電力Ｐa1は、
【００５２】
【数６】
0003832600.tif 000007
【００５３】
となる。
【００５４】
一方、図１７に示す従来のデコーダ方式の走査回路では、各アドレス信号線のクロス部は２０個となり、各アドレス信号線は非反転信号線と反転信号線とからなっているので、消費電力Ｐa は、
【００５５】
【数７】
0003832600.tif 000008
【００５６】
となる。上記２式を比較すると、第２項は明らかに本走査回路の方が消費電力が小さく、約半分程度である。本走査回路の第３項の入力負荷容量Ｃi は、クロス部の負荷容量ほど支配的ではないため、全体の消費電力も小さくなる。
【００５７】
一般的に、デコーダ方式の走査回路を画像表示装置に適用したとき、アドレス信号線は１０本以上必要となるため、最上位ビットの周波数は、例えばＶＧＡ仕様の画像表示装置のデータ信号線駆動回路でｆd ／１０２４であり、ほとんど消費電力に影響しない。
【００５８】
本走査回路の構成を採用する場合、反転信号をインバータ回路により生成する上位ビットのアドレス信号線の数ｎを１本増加するごとに、インバータ反転を用いない下位ビットの各アドレス信号線１本あたりのクロス部数はＬ／２本ずつ削減される。しかし、インバータ反転を用いたアドレス信号線のインバータ回路数は最上位ビットから下位ビットになるにつれ、１個、３個、７個、…、２n-2 −１、２n-1 −１、２n−１と増加し、それに伴い、インバータ回路用の電源ラインと最上位ビットのアドレス信号線とのクロス部が２n+1 −２で増加する（図１参照）。このため、製造に際しては、配線幅およびトランジスタの能力などを考慮し、最適なｎの数を求めるとよい。本発明の消費電力の一般式は、
【００５９】
【数８】
0003832600.tif 000009
【００６０】
である。ｎの数を２〜４程度とすれば、アドレス信号線にインバータ回路を挿入したときの電源ライン挿入によるクロス部の数の増加は少ない。上位ｎビットの消費電力は下位ビットより十分小さく無視できるため、上式の第２項以降は無視できる。例えば、ＶＧＡ仕様の画像表示装置のデータ信号線駆動回路において、最下位ビットの動作周波数に比較し最上位ビットの動作周波数は１／５１２となり、ほとんど消費電力に影響しない。また、第１項めは、
【００６１】
【数９】
0003832600.tif 000010
【００６２】
と近似できる。
【００６３】
以上のように、本実施形態における走査回路では、デコーダ回路ＤＣを用いた走査回路において、アドレス信号線ＡＬのクロス部の数を低減し、寄生容量を低減することによる低消費電力化を実現できる。
【００６４】
また、上位ビットのアドレス信号線ＡＬは、外部回路で反転信号線を作らなくてよい。このため、外部入力パッドのパッド数を削減できる。つまり、外部から供給されるアドレス信号（反転信号）数を削減できるため、信号接続部の簡素化を図ることが可能となる。
【００６５】
また、単結晶シリコン基板上において本走査回路を作製した場合、アドレス信号線ＡＬの削減に伴い、配線−基板間容量を減らすことができるため、本発明は単結晶シリコン基板上に走査回路を設ける場合においても有効である。
【００６６】
〔参考例１〕
本発明の参考例について図８〜図１２に基づいて説明すれば、以下のとおりである。なお、本参考例において実施形態１における構成要素と同等の機能を有する構成要素については、同一の符号を付記してその説明を省略する。
【００６７】
本参考例に係る走査回路では、図８に示すように、非反転信号線であるｍ本のアドレス信号線ＡＬ1 〜ＡＬm が設けられるとともに、デコーダ回路ＤＣの直前において反転信号生成用のインバータ回路７ａ〜７ｌが設けられている。反転信号線としてのアドレス信号線ＡＬは設けられていない。
【００６８】
なお、ここでは、実施形態１と同様に、説明を簡単にするため、ビット数ｍを３に、出力信号線の数Ｌを８としている。ｍ、Ｌの数は特に限定されるものではなく、Ｌ≦２m を満たす数であればよい。また、実施形態１と同様に、デコーダ回路ＤＣは、選択されたアドレス信号を受けて出力するデコーダ回路であればよく、特に限定されるものではない。例えば、３入力ＡＮＤ回路（図５参照）としてもよいし、アドレス信号線ＡＬに反転したビット信号を入力して３入力ＮＯＲ回路（図６参照）としてもよいし、あるいは、図７に示すようなダイナミック型で構成してもよい。
【００６９】
図８に示すように、各アドレス信号線ＡＬ1 〜ＡＬ3 からのビット信号ＢＳ11〜ＢＳ13（図９参照）は、３入力のデコーダ回路ＤＣに入力される。このとき、回路直前に設けられるインバータ回路７ａ〜７ｌによって、所定のビット信号が反転されて、各デコーダ回路ＤＣ11〜ＤＣ18に入力される。これにより、各デコーダ回路ＤＣ11〜ＤＣ18から論理積信号としての走査信号ＳＳ11〜ＳＳ18（図９参照）が出力線ＯＬ11〜ＯＬ18に出力される。
【００７０】
上記構成とすることで、アドレス信号線ＡＬの外部入力数は従来の半分となり、アドレス信号線ＡＬのクロス部の数は（ｍ−１）・Ｌ個と大幅に削減できる。しかし、デコーダ回路ＤＣの直前にインバータ回路７ａ〜７ｌを挿入する必要があるため、電源ラインおよび他の配線とのクロス部の増加は避けられない。このため、本参考例では、デコーダ回路入力部の配置の最適化を図り、インバータ回路７ａ〜７ｌ挿入によるクロス部の増加を最小限にすることを実現している。以下に該配置について説明する。
【００７１】
反転信号は、各デコーダ回路ＤＣの直前で生成する。反転信号生成用のインバータ回路７ａ〜７ｌの追加によるクロス部の数の増加は、例えば図１０に示すような３入力のデコーダ回路（ＮＡＮＤ）における全ての入力が反転信号入力で、直前にインバータ回路７が３個ある場合には、入力α、β、γのクロス部ＣＲの数は、従来のデコーダ回路に比してそれぞれ０、１、２個増加する。入力の反転数が２個の場合には、インバータ回路７をβ、γの位置に配置することで、α、β、γのクロス部ＣＲの数は０、０、１個の増加となる（図１１参照）。入力の反転数が１個の場合は、インバータ回路７をγの位置に配置することで、入力α、β、γのクロス部の数は増加しない。なお、図１０および図１１において、１２はメタルライン、１３はゲートラインであり、ＰはＰ型活性層、ＮはＮ型活性層である。また、１４はメタル・ゲート間のコンタクト部であり、１５はメタル・活性層間のコンタクト部である。そして、デコーダ回路直前にインバータ回路７が挿入されることにより生じるクロス部がＣＲで示され、デコーダ回路入力部のクロス部容量が生じる領域がＣC で示される。
【００７２】
反転信号入力の個数にかかわらず入力αのクロス部の数は増加しないため、最も高速動作周波数である最下位ビットの入力信号を入力αに、次のビットをβに、最上位ビットをγに接続することにより、３入力の入力α、β、γのクロス部の数は、０、４、８個の増加となる（図１２参照）。さらに、反転信号入力が２つ以下の場合の入力の配置を替えることにより、入力α、β、γのクロス部の数は０、１、５個の増加となり増加分をさらに削減できる（図８参照）。
【００７３】
このため、アドレス信号線ＡＬにおけるクロス部の数は、最下位ビットから１６個、１７個、２１個である。また、各アドレス信号線ＡＬのゲート容量は、１本のアドレス信号線ＡＬで非反転信号線と反転信号線とを共用しているため、従来のゲート容量の２倍の２Ｃg である。また、反転用のインバータ回路７ａ〜７ｌの入力負荷容量をＣiとすると、消費電力Ｐa2は、
【００７４】
【数１０】
0003832600.tif 000011
【００７５】
となり、実施形態１に比してさらに低消費電力化を実現できる。
【００７６】
また、２入力のデコーダ回路では、組み合わせを替えることにより、例えば図１９における入力Ａ、Ｂのクロス部の数はそれぞれ０、１個の増加となる。
【００７７】
入力アドレス信号線数が増加しても、例えばＶＧＡ仕様の画像表示装置のデータ信号線駆動回路に対応する１０ビット入力（Ｌ＝６４０）をデコードする場合には、図１９のように２入力と３入力のデコーダ回路の組み合わせによりデコードする。このため、本発明による組み合わせを用いると、クロス部の増加の数はβに配置した場合で１／２3 ・Ｌ＝８０個（Ｌ＝６４０、２のべき乗数の３は３入力のデコーダ回路であることを示す）、γでは５／２3・Ｌ＝４００個、Ｂで１／２2 ・Ｌ＝１６０個である。したがって、下位ビットの入力をα（反転信号入力が２つであればβ、１つ以内であればγでもよい）若しくはＡになるように配置すると、デコーダ回路ＤＣの直前に反転信号生成用のインバータ回路７を挿入することにより生じるクロス部の増加は、最下位ビットから４ビットは０個、５〜６ビットは８０個、７〜８ビットは１６０個、９〜１０ビット（最上位ビット）は４００個となる。この個数はアドレス信号線ＡＬのクロス部（ｍ−１）×Ｌ＝５７６０個に比べて十分小さく、また上位ビットの動作周波数が下位ビットに比較し十分遅いため、該クロス部の増加は消費電力にほとんど影響しないと考えてよい。このため、本発明の消費電力の一般式Ｐa2は、
【００７８】
【数１１】
0003832600.tif 000012
【００７９】
となる。つまり、従来のデコーダ方式に比べて消費電力を１／２以下に削減できる。
【００８０】
以上のように、本参考例における走査回路では、デコーダ回路ＤＣを用いた走査回路において、アドレス信号線ＡＬのクロス部の数を低減し、寄生容量を低減することによる低消費電力化を実現できる。
【００８１】
また、アドレス信号線ＡＬは、外部回路で反転信号線を作らなくてよい。このため、外部入力パッドのパッド数を削減できる。つまり、外部から供給されるアドレス信号（反転信号）数を削減できるため、信号接続部の簡素化を図ることが可能となる。
【００８２】
また、単結晶シリコン基板上において本走査回路を作製した場合、アドレス信号線ＡＬの削減に伴い、配線−基板間容量を減らすことができるため、本発明は単結晶シリコン基板上に走査回路を設ける場合においても有効である。
【００８３】
このように、それぞれ所定のビット信号が入力される複数本のアドレス信号線のうちから供給されるｍビットのビット信号の論理演算を施すことによりＬ（Ｌ≦２m ）個の走査信号を順次出力するデコーダ回路を備えた走査回路において、非反転信号のみが入力されるビット信号を反転して、反転信号若しくは非反転信号を生成するインバータ回路が、アドレス信号線の途中あるいはデコーダ回路の直前に設けられており、上記複数本のアドレス信号線は、それぞれ所定ビット信号の非反転信号が入力される１本の信号線からなり、これらアドレス信号線から供給される信号を反転する上記インバータ回路が、反転信号の入力を選択するデコーダ回路の直前に設けられている構成であれば、各アドレス信号線は、所定ビット信号の非反転信号が入力される非反転信号線のみで構成され、反転信号はデコーダ回路入力部の直前のインバータ回路により生成される。したがって、アドレス信号線の数を従来の半分に減らすことができ、低消費電力化と外部入力数の削減とを実現できる。また、この構成において、デコーダ回路の入力配線の配置を、設置されるインバータ回路数に応じて最適化することにより、アドレス信号線のクロス部の数を低減できるので、さらなる低消費電力化を達成できる。
【００８４】
〔実施形態２〕
本発明のさらに他の実施形態について図１３に基づいて説明すれば、以下のとおりである。なお、本実施形態において実施形態１あるいは参考例１における構成要素と同等の機能を有する構成要素については、同一の符号を付記してその説明を省略する。
【００８５】
本実施形態に係る走査回路では、図１３に示すように、非反転信号線であるｍ本のアドレス信号線ＡＬ1 〜ＡＬm （ｍ＝３）が設けられるとともに、アドレス信号線ＡＬ3の途中にインバータ回路８ａが設けられ、かつ、デコーダ回路ＤＣの直前にインバータ回路８ｂ〜８ｉが設けられている。反転信号線としてのアドレス信号線ＡＬは設けられていない。
【００８６】
各アドレス信号線ＡＬ1 〜ＡＬ3 からのビット信号ＢＳ11〜ＢＳ13（図９参照）は、３入力のデコーダ回路ＤＣに入力される。このとき、インバータ回路８ａ〜８ｉによって、所定のビット信号が反転されて、各デコーダ回路ＤＣ21〜ＤＣ28に入力される。これにより、各デコーダ回路ＤＣ21〜ＤＣ28から論理積信号としての走査信号ＳＳ11〜ＳＳ18（図９参照）が出力線ＯＬ21〜ＯＬ28に出力される。
【００８７】
上記構成とすることで、低消費電力を実現しつつ回路規模を小さくすることが可能となる。つまり、参考例１で用いたデコーダ回路ＤＣでは、全体の寄生容量が小さくなり消費電力も少なくなるが、各デコーダ回路ＤＣ直前の反転信号を生成する部分にインバータ回路７ａ〜７ｌを要するため、回路規模が大きくなる可能性がある。そこで、参考例１の上位ｎビットに対して、実施形態１において説明したアドレス信号線の途中にインバータ回路を設けた構成を適用することによって回路規模を小さくすることができる。この場合、上位ビットで反転用のインバータ回路の負荷容量Ｃi とそれに伴う電源ラインが増加するが、それ以上に参考例１に比してデコーダ回路直前のインバータ回路数が大幅に削減されるため、大幅にクロス部を削減できる。例えば、ＶＧＡ仕様の画像表示装置のデータ信号線駆動回路におけるｍ＝１０（Ｌ＝６４０）の場合に、ｎ＝２とし上位２ビットを図１９における３入力のデコーダ回路のそれぞれに振り分けて入力すると、入力α、β、γの参考例１の構成によるクロス部の増加数は０、０、２／２3・Ｌ＝１６０個であり、実施形態１の構成によるアドレス信号線途中のインバータ回路の電源より増加するクロス部の数は、最上位ビットで６個、該ビットの１つ下のビットで３個である。また、この場合の全体の消費電力Ｐa3は、
【００８８】
【数１２】
0003832600.tif 000013
【００８９】
となり、参考例１とほぼ同じである。したがって、回路規模を小さくして参考例１と同等の低消費電力を実現できる。
【００９０】
以上のように、本実施形態における走査回路では、デコーダ回路ＤＣを用いた走査回路において、アドレス信号線ＡＬのクロス部の数を低減し、寄生容量を低減することによる低消費電力化を実現できる。
【００９１】
また、アドレス信号線ＡＬは、外部回路で反転信号線を作らなくてよい。このため、外部入力パッドのパッド数を削減できる。つまり、外部から供給されるアドレス信号（反転信号）数を削減できるため、信号接続部の簡素化を図ることが可能となる。
【００９２】
また、単結晶シリコン基板上において本走査回路を作製した場合、アドレス信号線ＡＬの削減に伴い、配線−基板間容量を減らすことができるため、本発明は単結晶シリコン基板上に走査回路を設ける場合においても有効である。
【００９３】
〔実施形態３〕
本発明のさらに他の実施形態について図１４に基づいて説明すれば、以下のとおりである。なお、本実施形態において実施形態１、２、参考例１における構成要素と同等の機能を有する構成要素については、同一の符号を付記してその説明を省略する。
【００９４】
本実施形態に係る走査回路では、図１４に示すように、非反転信号線であるｍ本のアドレス信号線ＡＬ1 〜ＡＬm （ｍ＝３）、および反転信号線であるアドレス信号線ＩＡＬ1が設けられるとともに、アドレス信号線ＡＬ3 の途中にインバータ回路９ａが設けられ、かつ、デコーダ回路ＤＣの直前にインバータ回路９ｂ〜９ｅが設けられている。
【００９５】
各アドレス信号線ＡＬ1 〜ＡＬ3 ・ＩＡＬ1 からのビット信号ＢＳ1〜ＢＳ3 ・ＩＢＳ1 （図２参照）は、３入力のデコーダ回路ＤＣに入力される。このとき、インバータ回路９ａ〜９ｅによって、所定のビット信号が反転されて、各デコーダ回路ＤＣ31〜ＤＣ38に入力される。これにより、各デコーダ回路ＤＣ31〜ＤＣ38から論理積信号としての走査信号ＳＳ1〜ＳＳ8 （図２参照）が出力線ＯＬ31〜ＯＬ38に出力される。
【００９６】
上記構成とすることで、アドレス信号線ＡＬのクロス部の数をさらに削減できる。つまり、負荷容量をさらに減らす必要があるとき、例えば多結晶シリコンなどの素子特性が劣り、プロセスが遅れているもので回路を構成する場合、微細化、特に配線の微細化が困難であるため、さらにクロス部の数を削減する必要がある。そこで、高周波動作を必要とする下位ビットのアドレス信号線ＡＬを非反転信号線と反転信号線とを用いて入力することにより、該アドレス信号線ＡＬのクロス部の数をさらに削減できる。ここで、上位ｎビットに対しては、アドレス信号線の途中にインバータ回路を設けた構成（実施形態１で説明した構成）を適用し、以降のｒビットに対しては、デコーダ回路直前にインバータ回路を設けた構成（参考例１で説明した構成）を適用すると、下位（ｍ−ｎ−ｒ）ビットの各アドレス信号線ＡＬのクロス部の数は、｛ｍ−（ｎ＋ｒ＋１）／２｝・Ｌとなる。全体の消費電力Ｐa4は、上位ｎビットは動作周波数が遅いので全体の消費電力に比較し無視できるため、
【００９７】
【数１３】
0003832600.tif 000014
【００９８】
となる。したがって、全体の消費電力は従来のデコーダ回路に比較して大幅に削減できる。
【００９９】
下位ビットの非反転信号線および反転信号線１本あたりの負荷容量は、参考例１に比較してＣg で１／２、クロス部で｛ｍ−（ｎ＋ｒ＋１）／２｝／（ｍ−１）となり大幅に削減できる。さらに、参考例１における反転信号生成のためのデコーダ回路直前のインバータ回路数が減ることにより、該部でのクロス部の増加も削減できる。例えば、ＶＧＡ仕様の画像表示装置のデータ信号駆動回路におけるｍ＝１０（Ｌ＝６４０）の場合に、ｎ＝２、ｒ＝２とし、図１９における２入力および３入力のデコーダ回路（合計４個）のそれぞれに上位（ｎ＋ｒ＝４）ビットの何れかを振り分けて接続したとき、３入力のデコーダ回路の入力α、β、γのクロス部の参考例１の構成による増加の数は０、０、２／２3・Ｌ＝２５６個であり、２入力のデコーダ回路のクロス部の同増加数は０となる。一方、実施形態１の構成により増加するクロス部の数は、最上位ビットで６個、該ビットの１つ下のビットで３個であるため、最下位ビット〜８ビットはクロス部の増加は０であり、大幅にクロス部を削減できる。
【０１００】
また、上位ビットのアドレス信号線ＡＬは、外部回路で反転信号線を作らなくてよい。このため、外部入力パッドのパッド数を削減できる。つまり、外部から供給されるアドレス信号（反転信号）数を削減できるため、信号接続部の簡素化を図ることが可能となる。
【０１０１】
また、単結晶シリコン基板上において本走査回路を作製した場合、アドレス信号線ＡＬの削減に伴い、配線−基板間容量を減らすことができるため、本発明は単結晶シリコン基板上に走査回路を設ける場合においても有効である。
【０１０２】
【発明の効果】
以上のように、本発明に係る走査回路は、非反転信号のみが入力されるビット信号を反転して、反転信号若しくは非反転信号を生成するインバータ回路が、アドレス信号線の途中に設けられている構成である。
【０１０３】
これにより、非反転信号から反転信号（または、反転信号から非反転信号）を生成できるので、アドレス信号線の数を減らすことができる。
【０１０４】
それゆえ、アドレス信号線のクロス部の数を低減し、寄生容量の低減による低消費電力化を実現できるという効果を奏する。また、外部から供給されるアドレス信号（反転信号）数を削減できるため、信号接続部の簡素化を図ることが可能となる。
【０１０５】
また、本発明に係る走査回路は、以上のように、上記構成において、上位ｎ（ｎ≦ｍ）ビットのビット信号が入力される第１群のアドレス信号線は、それぞれ所定ビット信号の非反転信号が入力される１本の信号線からなり、下位（ｍ−ｎ）ビットのビット信号が入力される第２群のアドレス信号線は、それぞれ所定ビット信号の非反転信号と反転信号とが入力される２本の信号線からなり、上記第１群のアドレス信号線の途中に、上記インバータ回路が単一または複数個設けられている構成である。
【０１０６】
これにより、アドレス信号線の上位ｎ本の信号線では、途中に設けられるインバータ回路によって反転信号若しくは非反転信号が生成されるため、アドレス信号線の数を減らすことができる。それゆえ、低消費電力化と外部入力数の削減とを実現できる。
【０１０７】
また、本発明に係る走査回路は、以上のように、上記構成において、上位ｎ（ｎ≦ｍ）ビットのビット信号が入力される第１群のアドレス信号線は、それぞれ所定ビット信号の非反転信号が入力される１本の信号線からなり、これら第１群のアドレス信号線の途中に、上記インバータ回路が設けられ、下位（ｍ−ｎ）ビットのビット信号が入力される第２群のアドレス信号線は、それぞれ所定ビット信号の非反転信号が入力される１本の信号線からなり、これら第２群のアドレス信号線から供給される信号を反転する上記インバータ回路が、反転信号の入力を選択するデコーダ回路の直前に設けられている構成である。
【０１０８】
これにより、アドレス信号線の数を従来の半分に減らすことができ、また、アドレス信号線間およびアドレス信号線と他の配線間のクロス部の数を低減できるので、低消費電力化と外部入力数の削減とを実現できる。
【０１０９】
また、本発明に係る走査回路は、以上のように、上記構成において、上位ｎ（ｎ≦ｍ）ビットのビット信号が入力される第１群のアドレス信号線は、それぞれ所定ビット信号の非反転信号が入力される１本の信号線からなり、これら第１群のアドレス信号線の途中に、上記インバータ回路が設けられ、中位ｒ（ｒ≦ｍ）ビットのビット信号が入力される第２群のアドレス信号線は、それぞれ所定ビット信号の非反転信号が入力される１本の信号線からなり、これら第２群のアドレス信号線から供給される信号を反転する上記インバータ回路が、反転信号の入力を選択するデコーダ回路の直前に設けられ、下位（ｍ−ｎ−ｒ）ビットのビット信号が入力される第３群のアドレス信号線は、それぞれ所定ビット信号の非反転信号と反転信号とが入力される２本の信号線からなる構成である。
【０１１０】
これにより、アドレス信号線の数を減らすことができ、また、アドレス信号線間およびアドレス信号線と他の配線間のクロス部の数を低減できるので、低消費電力化と外部入力数の削減とを実現できる。
【０１１１】
また、本発明に係る走査回路は、以上のように、上記構成において、上記デコーダ回路の遠い方から近い方へ順番に、より下位ビットのビット信号が入力される信号線からより上位ビットのビット信号が入力される信号線へと上記アドレス信号線が配置されている構成である。
【０１１２】
これにより、アドレス信号線間のクロス部の数を大幅に減らすことができ、低消費電力化の実現をより顕著に達成することができる。
【０１１３】
また、本発明に係る走査回路は、以上のように、上記構成において、上記デコーダ回路の入力配線の配置が、上記インバータ回路の設置数に応じて調整されている構成である。
【０１１４】
これにより、アドレス信号線のクロス部の数を低減できるので、さらなる低消費電力化を達成できる。
【０１１５】
また、本発明に係る走査回路は、以上のように、上記のいずれかの構成において、薄膜トランジスタにより構成されている。
【０１１６】
これにより、上記のように配線のクロス部が低減され低消費電力化が図られた走査回路においては、性能の低い薄膜トランジスタでも十分使用することができ、また、低消費電力化の効果を一層顕著に奏することになる。
【０１１７】
また、本発明に係る画像表示装置は、以上のように、データ信号線駆動回路および走査信号線駆動回路の少なくとも一方が上記のいずれかに記載の走査回路を備えている構成である。
【０１１８】
これにより、データ信号線駆動回路および走査信号線駆動回路の少なくとも一方に、上述したいずれかの構成の走査回路が設けられているので、該駆動回路の寄生容量の減少による低消費電力化が実現できるという効果を奏する。
【０１１９】
また、本発明に係る画像表示装置は、以上のように、上記構成において、上記画素は、データ信号線から供給される映像信号を受け取る画素電極と、該画素電極への映像信号の供給を走査信号線からの走査信号に基づいて制御するスイッチング素子とを含み、上記データ信号線駆動回路が上記のいずれかに記載の走査回路を備えるとともに、上記画素電極、上記スイッチング素子および上記データ信号線駆動回路が絶縁基板上に形成された非晶質シリコン薄膜、多結晶シリコン薄膜または単結晶シリコン薄膜上に構成されている。
【０１２０】
これにより、画素と駆動回路との絶縁基板上での一体化を図ることができる。また、データ信号線駆動回路が上記のように配線のクロス部が低減され低消費電力化が図られた走査回路を備えているので、性能の低い薄膜トランジスタでも十分使用することができ、このような薄膜トランジスタで構成されたドライバ内蔵型アクティブマトリクス基板を備えた画像表示装置を容易に作製することができる。
【図面の簡単な説明】
【図１】  本発明の実施の一形態に係る走査回路を概略的に示す構成図である。
【図２】  上記走査回路のアドレス信号線に入力されるビット信号およびデコーダ回路から出力される走査信号を示す波形図である。
【図３】  上記走査回路を備えるアクティブマトリクス型液晶表示装置の主要部の構成を示す説明図である。
【図４】  上記アクティブマトリクス型液晶表示装置における画素の詳細な構成を示すブロック図である。
【図５】  上記走査回路に設けられる各デコーダ回路の一構成例を示す図である。
【図６】  上記走査回路に設けられる各デコーダ回路の他の構成例を示す図である。
【図７】  上記走査回路に設けられる各デコーダ回路のさらに他の構成例を示す図である。
【図８】  本発明の参考例に係る走査回路を概略的に示す構成図である。
【図９】  上記走査回路のアドレス信号線に入力されるビット信号およびデコーダ回路から出力される走査信号を示す波形図である。
【図１０】  上記デコーダ回路の直前の全ての入力にインバータ回路を挿入した場合のレイアウトの一例を示す説明図である。
【図１１】  上記デコーダ回路の直前の２つの入力にインバータ回路を挿入した場合のレイアウトの一例を示す説明図である。
【図１２】  上記走査回路において、デコーダ回路に入力される入力配線の配置を変更した場合の走査回路の一例を示す構成図である。
【図１３】  本発明のさらに他の実施形態に係る走査回路を概略的に示す構成図である。
【図１４】  本発明のさらに他の実施形態に係る走査回路を概略的に示す構成図である。
【図１５】  従来のマトリクス型画像表示装置の構成を概略的に示す説明図である。
【図１６】  従来のマトリクス型画像表示装置で用いられるデータ信号線駆動回路の構成を概略的に示す説明図である。
【図１７】  従来のデコーダ回路を用いた走査回路を概略的に示す構成図である。
【図１８】  従来の走査回路のアドレス信号線に入力されるビット信号およびデコーダ回路から出力される走査信号を示す波形図である。
【図１９】  １０入力デコーダ回路の一構成例を示す図である。
【符号の説明】
１                  液晶パネル
２                  データ信号線駆動回路
３                  走査信号線駆動回路
５                  画素
６ａ〜６ｄ          インバータ回路
７・７ａ〜７ｌ      インバータ回路
８ａ〜８ｉ          インバータ回路
９ａ〜９ｅ          インバータ回路
ＤＣ                デコーダ回路
ＡＬ1 〜ＡＬ3       アドレス信号線
ＩＡＬ1             アドレス信号線
ＶH                 電源ライン
ＶL                 電源ライン
ＤＬ                データ信号線
ＳＬ                走査信号線
ＳＷ                スイッチング素子
ＥP                 画素電極
【図１】
0003832600.tif 000015
【図２】
0003832600.tif 000016
【図３】
0003832600.tif 000017
【図４】
0003832600.tif 000018
【図５】
0003832600.tif 000019
【図６】
0003832600.tif 000020
【図７】
0003832600.tif 000021
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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