(57)【特許請求の範囲】
【請求項１】
出力段が、電源とグランドとの間に直列接続されたＰチャンネルＣＭＯＳトランジスタとＮチャンネルＣＭＯＳトランジスタにより構成されてなるＣＭＯＳバッファ回路であって、
前記出力段を構成するＰチャンネルＣＭＯＳトランジスタのゲートと入力端子との間には、トランスファスイッチ用の第１のＰチャンネルＣＭＯＳトランジスタが、前記出力段を構成するＮチャンネルＣＭＯＳトランジスタのゲートと入力端子との間には、トランスファスイッチ用の第１のＮチャンネルＣＭＯＳトランジスタが、それぞれ直列接続されて設けられると共に、前記第１のＰチャンネルＣＭＯＳトランジスタのゲートは、前記出力段を構成するＮチャンネルＣＭＯＳトランジスタのゲートに接続され、前記第１のＮチャンネルＣＭＯＳトランジスタのゲートは、前記出力段を構成するＰチャンネルＣＭＯＳトランジスタのゲートに接続される一方、
電源とグランドとの間に、第２のＰチャンネルＣＭＯＳトランジスタと第２のＮチャンネルＣＭＯＳトランジスタとが直列接続されて設けられ、前記第２のＰチャンネルＣＭＯＳトランジスタのゲートは、前記第１のＮチャンネルＭＯＳトランジスタのゲートに、前記第２のＮチャンネルＣＭＯＳトランジスタのゲートは、前記第１のＰチャンネルＣＭＯＳトランジスタのゲートに、それぞれ接続され、
相互に接続された前記第２のＰチャンネルＣＭＯＳトランジスタ及び第２のＮチャンネルＣＭＯＳトランジスタのドレインは、第３のＰチャンネルＣＭＯＳトランジスタのゲート及び第３のＮチャンネルＣＭＯＳトランジスタのゲートに接続され、
前記第３のＰチャンネルＣＭＯＳトランジスタのソースには、電源電圧が印加される一方、ドレインは前記出力段を構成するＰチャンネルトランジスタのゲートに接続され、
前記第３のＮチャンネルＣＭＯＳトランジスタのソースは、グランドに接続される一方、ドレインは前記出力段を構成するＮチャンネルトランジスタのゲートに接続されてなることを特徴とするＣＭＯＳバッファ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、いわゆるＣＭＯＳ(Complementary MOS)トランジスタを有してなるバッファ回路に係り、特に、いわゆる貫通電流の抑圧を図ったものに関する。
【０００２】
【従来の技術】
従来、この種の回路としては、例えば、図２に示されたような構成を有してなるものがある。
以下、同図を参照しつつ、その構成、動作を概括的に説明すれば、このＣＭＯＳバッファ回路は、その出力段が、電源とグランドとの間に直列接続された第５のＰチャンネルＣＭＯＳトランジスタＭＰ５と第５のＮチャンネルＣＭＯＳトランジスタＭＮ５とで構成されており、これら２つのトランジスタＭＰ５及びＭＮ５のゲートと入力端子２２との間には、次述するような論理和回路２０と、論理積回路２１とが設けられた構成となっている。
すなわち、論理和回路２０は、第１及び第２のＰチャンネルＣＭＯＳトランジスタＭＰ１，ＭＰ２と、第１及び第２のＮチャンネルＣＭＯＳトランジスタＭＮ１，ＭＮ２と、インバータＩＮ１とを有してなり、入力端子２２からの入力信号と、次述する論理積回路２１の出力信号との論理和を生成し、その論理和出力がインバータＩＮ１の出力端子から第５のＰチャンネルＣＭＯＳトランジスタＭＰ５のゲートに印加されると共に、次述する論理積回路２１の一方の入力として印加されるようになっている。
【０００３】
論理積回路２１は、第３及び第４のＰチャンネルＣＭＯＳトランジスタＭＰ３，ＭＰ４と、第３及び第４のＮチャンネルＣＭＯＳトランジスタＭＮ３，ＭＮ４と、インバータＩＮ２とを有してなり、入力端子２２からの入力信号と、上述した論理和回路２０の出力信号との論理積を生成し、その論理積出力がインバータＩＮ２の出力端子から第５のＮチャンネルＣＭＯＳトランジスタＭＮ５のゲートに印加されると共に、上述した論理和回路２０の一方の入力として印加されるようになっている。
そして、入力端子２２に論理値Ｈｉｇｈの信号が印加されると、第５のＰチャンネルＣＭＯＳトランジスタＭＰ５のドレイン及び第５のＮチャンネルＣＭＯＳトランジスタＭＮ５のドレインが接続された出力端子２３からは、論理値Ｌｏｗの信号が出力される一方、入力端子２２に論理値Ｌｏｗの信号が印加されると、出力端子２３からは、論理値Ｈｉｇｈの信号が出力されるようになっているものである。
【０００４】
【発明が解決しようとする課題】
ところで、このＣＭＯＳバッファ回路は、第５のＰチャンネルＣＭＯＳトランジスタＭＰ５と第５のＮチャンネルＣＭＯＳトランジスタＭＮ５の動作状態の切り替わりの際に、双方のトランジスタを電源側からグランドへ流れるいわゆる貫通電流が極力小さくなるように構成されているという特徴を有するものである。
しかしながら、貫通電流の低減が図られる反面、その貫通電流の低減を図るため、このような貫通電流の抑圧を考慮していない通常のバッファ回路に比して素子数が多いことに加え、論理和回路２０及び論理積回路２１におけるいわゆる貫通電流の発生があるために、通常のバッファ回路に比して消費電流が大きいという問題があった。
【０００５】
本発明は、上記実状に鑑みてなされたもので、従来回路に比して少ない素子数でいわゆる貫通電流の抑圧を図ることができるＣＭＯＳバッファ回路を提供するものである。
本発明の他の目的は、従来回路に比し消費電流が少なく、貫通電流を極力小さなものとすることができ、回路動作の信頼性の向上を図ることのできるＣＭＯＳバッファ回路を提供することにある。
【０００６】
【課題を解決するための手段】
上記問題を解決するため、本発明のＣＭＯＳバッファ回路は、出力段が、電源とグランドとの間に直列接続されたＰチャンネルＣＭＯＳトランジスタとＮチャンネルＣＭＯＳトランジスタにより構成されてなるＣＭＯＳバッファ回路であって、前記出力段を構成するＰチャンネルＣＭＯＳトランジスタのゲートと入力端子との間には、トランスファスイッチ用の第１のＰチャンネルＣＭＯＳトランジスタが、前記出力段を構成するＮチャンネルＣＭＯＳトランジスタのゲートと入力端子との間には、トランスファスイッチ用の第１のＮチャンネルＣＭＯＳトランジスタが、それぞれ直列接続されて設けられると共に、前記第１のＰチャンネルＣＭＯＳトランジスタのゲートは、前記出力段を構成するＮチャンネルＣＭＯＳトランジスタのゲートに接続され、前記第１のＮチャンネルＣＭＯＳトランジスタのゲートは、前記出力段を構成するＰチャンネルＣＭＯＳトランジスタのゲートに接続される一方、電源とグランドとの間に、第２のＰチャンネルＣＭＯＳトランジスタと第２のＮチャンネルＣＭＯＳトランジスタとが直列接続されて設けられ、前記第２のＰチャンネルＣＭＯＳトランジスタのゲートは、前記第１のＮチャンネルＭＯＳトランジスタのゲートに、前記第２のＮチャンネルＣＭＯＳトランジスタのゲートは、前記第１のＰチャンネルＣＭＯＳトランジスタのゲートに、それぞれ接続され、相互に接続された前記第２のＰチャンネルＣＭＯＳトランジスタ及び第２のＮチャンネルＣＭＯＳトランジスタのドレインは、第３のＰチャンネルＣＭＯＳトランジスタのゲート及び第３のＮチャンネルＣＭＯＳトランジスタのゲートに接続され、前記第３のＰチャンネルＣＭＯＳトランジスタのソースには、電源電圧が印加される一方、ドレインは前記出力段を構成するＰチャンネルトランジスタのゲートに接続され、前記第３のＮチャンネルＣＭＯＳトランジスタのソースは、グランドに接続される一方、ドレインは前記出力段を構成するＮチャンネルトランジスタのゲートに接続されてなることを特徴とするものである。
【０００９】
かかる構成においては、特に、出力段を構成するＰチャンネルＣＭＯＳトランジスタ及びＮチャンネルＣＭＯＳトランジスタのそれぞれのゲートへ、入力信号を伝達するためのトランスファスイッチ用として、第１のＰチャンネルＣＭＯＳトランジスタと第１のＮチャンネルトランジスタとをそれぞれ設け、しかも、互いに、他方の出力段のトランジスタのゲート電圧がフィードバックされるように接続したことで、出力段のいわゆる貫通電流の抑圧が図られるようにしたものである。
すなわち、トランスファスイッチ用の第１のＰチャンネルＣＭＯＳトランジスタと第１のＮチャンネルＣＭＯＳトランジスタのそれぞれのゲートに、それぞれ他方の出力段を構成するＣＭＯＳトランジスタのゲート電圧がフィードバックされるような構成としたので、出力段を構成する２つのＣＭＯＳトランジスタは、一方が導通すると同時に、他方は非導通となり、従来と異なり、出力段を構成する２つのＣＭＯＳトランジスタが同時に導通状態となるような期間が極めて短いため、貫通電流の抑圧がなされることとなるものである。
【００１０】
【発明の実施の形態】
以下、本発明の実施の形態について、図１を参照しつつ説明する。
なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。
最初に、この発明の実施の形態におけるＣＭＯＳバッファ回路（以下「本回路」と言う）の回路構成について図１を参照しつつ説明する。
本回路は、その出力段が、第４のＰチャンネルＣＭＯＳトランジスタ（図１においては「ＭＰ４」と表記）４と第４のＮチャンネルＣＭＯＳトランジスタ（図１においては「ＭＮ４」と表記）８とにより、いわゆるプッシュプル出力回路が構成されたものとなっており、第４のＰチャンネルＣＭＯＳトランジスタ（以下「第４のＰＭＯＳ」と言う）４は、第１のＰチャンネルＣＭＯＳトランジスタ（図１においては「ＭＰ１」と表記）１を介して、第４のＮチャンネルＣＭＯＳトランジスタ（以下「第４のＮＭＯＳ」と言う）８は、第１のＮチャンネルＣＭＯＳトランジスタ（図１においては「ＭＮ１」と表記）５を介して、それぞれ入力端子１０に印加された入力信号が入力されて、その入力信号に応じていずれか一方が動作状態となるように構成されたものとなっている。
【００１１】
すなわち、第４のＰＭＯＳ４と第４のＮＭＯＳ８は、各々のドレインが出力端子１１に接続される一方、第４のＰＭＯＳ４のソースには、電源電圧ＶDDが印加され、第４のＮＭＯＳ８のソースはグランドに接続されるようになっており、これら２つのＭＯＳ４，８は、電源とグランドとの間に直列接続された構成とされている。
一方、入力端子１０には、本回路への入力信号が印加されるようになっており、この入力端子１０には、トランスファスイッチ素子としての第１のＰチャンネルＣＭＯＳトランジスタ（以下「第１のＰＭＯＳ」と言う）１のソースと、同じくトランスファスイッチ素子としての第１のＮチャンネルＣＭＯＳトランジスタ（以下「第１のＮＭＯＳ」と言う）５のドレインとが接続されている。
そして、第１のＰＭＯＳ１のドレインは、先の第４のＰＭＯＳ４のゲートに接続されると共に、第１のＮＭＯＳ５のゲート及び後述する第２のＰチャンネルＭＯＳトランジスタ（図１においては「ＭＰ２」と表記）２のゲートに接続されている。
また一方、第１のＮＭＯＳ５のソースは、先の第４のＮＭＯＳ８のゲートに接続されると共に、第１のＰＭＯＳ１のゲート及び第２のＮチャンネルＭＯＳトランジスタ（図１においては「ＭＮ２」と表記）６のゲートに接続されている。
このように、第１のＰＭＯＳ１は、それが接続された出力段を構成する第４のＰＭＯＳ４と対をなす他方のトランジスタのゲート電圧、すなわち第４のＮＭＯＳ８のゲート電圧が、ゲートにフィードバックされるように接続される一方、第１のＮＭＯＳ５は、それが接続された出力段を構成する第４のＮＭＯＳ８と対をなす他方のトランジスタのゲート電圧、すなわち第４のＰＭＯＳ４のゲート電圧が、ゲートにフィードバックされるように接続されている。
【００１２】
第２のＰチャンネルＣＭＯＳトランジスタ（以下「第２のＰＭＯＳ」と言う）２と第２のＮチャンネルＣＭＯＳトランジスタ（以下「第２のＮＭＯＳ」と言う）６とは、電源とグランドとの間に直列接続されたものとなっている。すなわち、第２のＰＭＯＳ２のドレインと第２のＮＭＯＳ６のドレインとは相互に接続されると共に、後述する第３のＰチャンネルＣＭＯＳトランジスタ（図１においては「ＭＰ３」と表記）３と第３のＮチャンネルＣＭＯＳトランジスタ（図１においては「ＭＮ３」と表記）７の各々のゲートに接続されている。
また、第２のＰＭＯＳ２のソースには、電源電圧ＶDDが印加される一方、第２のＮＭＯＳ６のソースは、グランドに接続されるようになっている。
第３のＰチャンネルＣＭＯＳトランジスタ（以下「第３のＰＭＯＳ」と言う）３と第３のＮチャンネルＣＭＯＳトランジスタ（以下「第３のＮＭＯＳ」と言う）７とは、そのゲートが相互に接続されて、上述したように第２のＰＭＯＳ２と第２のＮＭＯＳ６のドレインが接続されている。
そして、第３のＰＭＯＳ３のソースには、電源電圧ＶDDが印加されるようになっている一方、そのドレインは、第４のＰＭＯＳ４のゲートに接続されている。
また、第３のＮＭＯＳ７のソースは、グランドに接続される一方、ドレインは、第４のＮＭＯＳ８のゲートに接続されている。
【００１３】
次に、かかる構成における動作について説明する。
最初に、入力端子１０の入力信号が論理値Ｌｏｗの場合について説明すれば、まず、各部の動作を説明するに当り、このとき、第１のＰＭＯＳ１のドレイン側（図１において「ＰＧＡＴＥ」と表記された側）が論理値Ｈｉｇｈであったと仮定する。
第１のＰＭＯＳ１のドレイン側が論理値Ｈｉｇｈ状態であるとすると、これにより、第１のＮＭＯＳ５が導通状態となる一方、第２のＰＭＯＳ２及び第４のＰＭＯＳ４は、共に非導通状態となる。
これにより、第１のＮＭＯＳ５のソース側（図１において「ＮＧＡＴＥ」と表記された側）は、入力端子１０と同じ論理値Ｌｏｗ状態となり、それに伴い、第２及び第４のＮＭＯＳ６，８は、非導通状態となる一方、第１のＰＭＯＳ１は導通状態となる。
その結果、第１のＰＭＯＳ１のドレイン側は、入力端子１０と同じ論理値Ｌｏｗの状態となり、第１のＮＭＯＳ５は、非導通状態とされる一方、第２及び第４のＰＭＯＳ２，４は、導通状態とされることとなる。
そして、第２のＰＭＯＳ２が導通状態となることで、第３のＰＭＯＳ３及び第３のＮＭＯＳ７のゲート電圧が、略電源電圧ＶDDとされる結果、第３のＰＭＯＳ３は、非導通状態となり、第３のＮＭＯＳ７は、導通状態となる。その結果、第１のＮＭＯＳ５のソース側は、略グランド電位に保持され、第４のＰＭＯＳ４が導通し、第４のＮＭＯＳ８が非導通状態であるために、出力端子１１は、論理値Ｈｉｇｈの状態となる。
【００１４】
上述の説明では、最初に第１のＰＭＯＳ１のドレイン側が論理値Ｈｉｇｈであるとして各部の動作を説明したが、結局、入力端子１０が論理値Ｌｏｗの場合には、最終的に、第１のＰＭＯＳ１のドレイン側は、論理値Ｌｏｗ状態で安定することとなるということができる。
仮に、入力端子１０が論理値Ｌｏｗ状態とされた場合、第１のＰＭＯＳ１のドレイン側が、論理値Ｌｏｗであると仮定して各部の動作を追った場合、第１のＮＭＯＳ５は、非導通状態となる一方、第２及び第４のＰＭＯＳ２，４は、導通状態となる。そして、第２のＰＭＯＳ２が導通状態となることで、第３のＰＭＯＳ３が非導通状態、第３のＮＭＯＳ７が導通状態となり、第１のＮＭＯＳ５のソース側は、グランド電位に保持される。したがって、第２及び第４のＮＭＯＳ６，８は、非導通状態となる一方、第１のＰＭＯＳ１が導通状態となり、第１のＰＭＯＳ１のドレイン側は、入力端子１０と同じ論理値Ｌｏｗ状態とされる。
これにより、第２及び第４のＰＭＯＳ２，４が導通状態となり、結局、出力端子１１は、上述の説明の場合と同様に論理値Ｈｉｇｈ状態となる。
【００１５】
第１のＮＭＯＳ５のソース側が、論理値Ｈｉｇｈ又は論理値Ｌｏｗと仮定して各部の動作を追った場合にあっても、基本的に上述したと同様にして、各部の電圧が定まり、結局、入力端子１０が論理値Ｌｏｗの場合には、第１のＰＭＯＳ１のドレイン側は論理値Ｌｏｗに、第１のＮＭＯＳ５のソース側は論理値Ｌｏｗに、それぞれ定まり、出力端子１１は、論理値Ｈｉｇｈとなる。
【００１６】
次に、入力端子１０の入力信号が論理値Ｈｉｇｈの場合について説明する。
まず、このとき、第１のＰＭＯＳ１のドレイン側が仮に論理値Ｌｏｗであると仮定すると、第１のＮＭＯＳ５は非導通状態となる一方、第２及び第４のＰＭＯＳ２，４は、共に導通状態となる。
第２のＰＭＯＳ２が導通することで、第３のＰＭＯＳ３は、非導通状態となる一方、第３のＮＭＯＳ７は、導通状態となる。第３のＮＭＯＳ７の導通により、第１のＮＭＯＳ５のソース側は、略グランド電位とされるため、第１のＰＭＯＳ１は、導通状態となり、そのドレイン側は、入力端子１０と同じ論理値Ｈｉｇｈの状態となる。
そのため、第１のＮＭＯＳ５が導通状態となり、そのソース側は、論理値Ｈｉｇｈとなり、第１のＰＭＯＳ１は、非導通状態となる。
また、第１のＮＭＯＳ５のソース側が論理値Ｈｉｇｈとなることで、第２及び第４のＮＭＯＳ６，８は、共に導通状態となり、そのため、第３のＰＭＯＳ３が導通状態となる一方、第３のＮＭＯＳ７は、非導通状態となる。
そして、第３のＰＭＯＳ３の導通により、第１のＰＭＯＳ１のドレイン側は、略電源電圧ＶDDに保持されるため、第２及び第４のＰＭＯＳ２，４は、非導通状態となる。
結局、出力端子１１からは、論理値Ｌｏｗが出力されることとなる。
【００１７】
したがって、入力端子１０の電圧が論理値Ｌｏｗに対応するレベルであれば、それが一定の電圧に上昇するまで、第１のＰＭＯＳ１のドレイン側は、入力端子１０と同じ電圧レベルであり続ける一方、第１のＮＭＯＳ５のソース側は、グランド電位に保持されることとなる。また、入力端子１０が論理値Ｈｉｇｈの場合には、それが一定の電圧に低下するまで、第１のＮＭＯＳ５のソース側は、入力端子１０と同じ電圧レベルであり続ける一方、第１のＰＭＯＳ１のドレイン側は、電源電圧ＶDDに保持されることとなる。
【００１８】
例えば、入力端子１０の電圧を零ｖから５ｖまで上昇させた場合、上述したような回路動作により、第１のＰＭＯＳ１のドレイン側の電圧は、第１のＰＭＯＳ１が非導通となるまで入力端子１０と同じように上昇する一方、第１のＮＭＯＳ５のソース側は、第１のＮＭＯＳ５が導通するまで論理値Ｌｏｗのままである。そして、第１のＰＭＯＳ１のドレイン側の電圧が、第２及び第４のＰＭＯＳ２，４のカットオフ電圧となり、第１のＮＭＯＳ５を導通させる電圧となった時点で、第１のＮＭＯＳ５のソース側は、入力端子１０と同じ電圧へ上昇する。
第１のＮＭＯＳ５が導通することで、第１のＰＭＯＳ１は非導通状態となり、第２のＮＭＯＳ６が導通状態となり、第３のＰＭＯＳ３が導通することとなる。
第３のＰＭＯＳ３の導通により、第１のＰＭＯＳ１のドレイン側の電圧が、略電源電圧ＶDDまで上昇する結果、第４のＰＭＯＳ４は非導通状態となる一方、第４のＮＭＯＳ８は導通状態であるため、出力端子１１からは、論理値Ｌｏｗが出力されることとなる。
【００１９】
ここで、出力端子１１が論理値Ｈｉｇｈ状態から、論理値Ｌｏｗ状態へ変化する直前において、第１のＰＭＯＳ１のドレイン側の電圧は、第４のＰＭＯＳ４をカットオフする電圧に略達しており、また、第４のＮＭＯＳ８が導通すると同時に第４のＰＭＯＳ４は、非導通となるため第４のＰＭＯＳ４と第４のＮＭＯＳ８とを流れるいわゆる貫通電流は殆ど無いと言える。
また逆に、入力端子１０の電圧を５ｖから零ｖまで降下させた場合は、第１のＮＭＯＳ５のソース側の電圧は、第１のＮＭＯＳ５が非導通となるまで入力端子１０と同様に降下し、第１のＰＭＯＳ１のドレイン側は、第１のＰＭＯＳ１が導通するまで論理値Ｈｉｇｈ状態のままである。そして、第１のＮＭＯＳ５のソース側の電圧が、第１のＰＭＯＳ１を導通させる電圧に達した時点で、第１のＰＭＯＳ１のドレイン側の電圧は、入力端子１０と同じ電圧となり、第２のＰＭＯＳ２が導通し、それにより、第３のＮＭＯＳ７が導通して、第１のＮＭＯＳ５のソース側は、グランド電位に降下する。そして、第４のＰＭＯＳ４が導通する一方、第４のＮＭＯＳ８が非導通となることで、出力端子１１からは論理値Ｈｉｇｈが出力されることとなる。
【００２０】
なお、この場合も、先に説明したと同様に第４のＰＭＯＳ４が導通すると同時に第４のＮＭＯＳ８は、非導通となるため第４のＰＭＯＳ４と第４のＮＭＯＳ８とを流れるいわゆる貫通電流は殆ど無いと言える。
このように、電源側からグランド側へ流れ込む貫通電流が殆ど無いため、いわゆるグランドのノイズのレベルは非常に小さく、そのため、本回路を用いた集積回路の誤動作が防止され、同時に消費電流の低減がなされることとなる
【００２１】
【発明の効果】
以上、述べたように、本発明によれば、従来と異なり、入力信号を演算素子を介することなく、出力段を構成するトランジスタへ印加するような構成とすることにより、従来に比して部品点数の削減を図ることができる。
特に、出力段を構成する２つのＣＭＯＳトランジスタのそれぞれにトランスファスイッチを介して入力信号が印加されるようにし、かつ、２つのトランスファスイッチには、それぞれが接続された出力段を構成するＣＭＯＳトランジスタと対となる他方のＣＭＯＳトランジスタのゲート電圧がフィードバックされるような構成とすることにより、出力段を構成する２つのＣＭＯＳトランジスタが同時に導通状態となるタイミングを回避できるので、いわゆる貫通電流の抑圧が確実に図られ、消費電流の低減、回路動作の信頼性の向上を図ることができるという効果を奏するものである。
【図面の簡単な説明】
【図１】本発明の実施の形態における回路構成例を示す回路図である。
【図２】従来の回路構成例を示す回路図である。
【符号の説明】
１…第１のＰチャンネルＣＭＯＳトランジスタ
２…第２のＰチャンネルＣＭＯＳトランジスタ
３…第３のＰチャンネルＣＭＯＳトランジスタ
４…第４のＰチャンネルＣＭＯＳトランジスタ
５…第１のＮチャンネルＣＭＯＳトランジスタ
６…第２のＮチャンネルＣＭＯＳトランジスタ
７…第３のＮチャンネルＣＭＯＳトランジスタ
８…第４のＮチャンネルＣＭＯＳトランジスタ
１０…入力端子
１１…出力端子
【図１】
0003811300.tif 000002
【図２】
0003811300.tif 000003