(57)【特許請求の範囲】
【請求項１】
少なくとも第１の一導電型半導体層、ノン・ドープ半導体層、及び、第２の一導電型半導体層を半導体基板側から順次積層した積層構造体に、第２の一導電型半導体層上に設けたオーミック電極及び前記オーミック電極を挟んで間隔をあけて対向する一対のダミー電極に自己整合し、且つ、その側壁が結晶方位の同じ結晶面から構成される断面形状がＶ字状の２つのストライプ状の溝を設け、前記２つのストライプ状の溝に挟まれた領域における前記ノン・ドープ半導体層の端部に二次元キャリアガスを発生させるために少なくとも前記ストライプ状の溝の表面にゲートバリア層を設けるとともに、前記ストライプ状の溝内に第１の一導電型半導体層とノン・ドープ半導体層との界面の近傍の高さまでノン・ドープ半導体埋込層を設け、前記ノン・ドープ半導体埋込層の上にゲート電極を設けたことを特徴とする化合物半導体装置。
【請求項２】
少なくとも第１の一導電型半導体層、ノン・ドープ半導体層、及び、第２の一導電型半導体層を半導体基板側から順次積層した積層構造体に、その側壁が結晶方位の同じ結晶面から構成される２つのストライプ状の溝を設け、前記２つのストライプ状の溝に挟まれた領域における前記ノン・ドープ半導体層の端部に二次元キャリアガスを発生させるために少なくとも前記ストライプ状の溝の表面に設けたゲートバリア層を介してゲート電極を前記ストライプ状の溝内に前記ノン・ドープ半導体層と前記第２の一導電型半導体層との界面を越える高さまで埋め込むと共に、前記ゲート電極の表面に設けた絶縁膜上に延在し、且つ、前記２つのストライプ状の溝に挟まれた領域における前記第２の一導電型半導体層に接するオーミック電極を設けたことを特徴とする化合物半導体装置。
【請求項３】
上記ストライプ状の溝の断面形状がＶ字状であり、且つ、上記ゲートバリア層を設けた後の前記ストライプ状の溝の先端の位置の高さが上記第１の一導電型半導体層と上記ノン・ドープ半導体層との界面の高さと一致することを特徴とする請求項２に記載の化合物半導体装置。
【請求項４】
半絶縁性半導体基板上に、少なくとも第１の一導電型半導体層、ノン・ドープ半導体層、及び、第２の一導電型半導体層を前記半絶縁性半導体基板側から順次積層した積層構造体を設ける工程、前記第２の一導電型半導体層上にストライプ状のオーミック電極と、前記オーミック電極を挟んで間隔をあけて対向する一対のストライプ状のダミー電極を形成する工程、前記オーミック電極及びダミー電極をマスクとして前記積層構造体をエッチングすることにより、前記オーミック電極及びダミー電極に自己整合し、且つ、その側壁が結晶方位の同じ結晶面から構成されるストライプ状の溝を形成する工程、少なくとも前記ストライプ状の溝の表面に前記２つのストライプ状の溝に挟まれた領域における前記ノン・ドープ半導体層の端部に二次元キャリアガスを発生させるゲートバリア層を設ける工程、及び、前記ストライプ状の溝内に前記ノン・ドープ半導体層と前記第２の一導電型半導体層との界面を越える高さまでゲート電極を埋め込む工程を含むことを特徴とする化合物半導体装置の製造方法。
【請求項５】
半絶縁性半導体基板上に、少なくとも第１の一導電型半導体層、ノン・ドープ半導体層、及び、第２の一導電型半導体層を前記半絶縁性半導体基板側から順次積層した積層構造体を設ける工程、前記第２の一導電型半導体層上に３本のストライプ状ラインと２本のストライプ状のスペースが交互に並んだパターンを形成する工程、前記パターンをマスクとして前記積層構造体をエッチングすることにより、前記ストライプ状ラインに自己整合し、且つ、その側壁が結晶方位の同じ結晶面から構成されるストライプ状の溝を形成する工程、前記ストライプ状ラインを除去する工程、少なくとも前記ストライプ状の溝の表面に前記２つのストライプ状の溝に挟まれた領域における前記ノン・ドープ半導体層の端部に二次元キャリアガスを発生させるゲートバリア層を設ける工程、及び、前記ストライプ状の溝内に前記ノン・ドープ半導体層と前記第２の一導電型半導体層との界面を越える高さまでゲート電極を埋め込む工程、前記ゲート電極の表面に絶縁膜を設けたのち、前記ストライプ状の溝に囲まれた前記積層構造体の表面に露出している前記ゲートバリア層を除去する工程、及び、少なくとも前記除去部を覆うようにオーミック電極を設ける工程を含むことを特徴とする化合物半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は化合物半導体装置及びその製造方法に関するものであり、特に、ＨＥＭＴ（高電子移動度トランジスタ）の動作特性を有する縦型の化合物半導体装置及びその製造方法に関するものである。
【０００２】
【従来の技術】
従来、ＧａＡｓ系化合物半導体を中心とした高速動作用化合物半導体装置は、マイクロ波以上の高周波通信用に使用されており、特に、ヘテロ接合に起因する二次元キャリアガス、特に、二次元電子ガスを利用するＨＥＭＴが典型的なものである。
【０００３】
近年、この様な高速動作用化合物半導体装置に対して、低消費電力化、及び、更なる高速動作化が要請されており、この様な要請に応えるためには素子のチャネル長、即ち、ゲート長を短縮化することが非常に有効である。
【０００４】
しかし、従来の微細ゲートＦＥＴ（電界効果トランジスタ）素子では、ゲート長の短縮化の限界はリソグラフィーでどこまで短いゲート長のゲート電極を形成できるかにより決定されるため、リソグラフィーの限界以下までチャネル長を短縮することは困難であった。
【０００５】
そこで、この様なリソグラフィーの限界の問題を解決するものとして縦型の電界効果トランジスタが提案されているので、この縦型の電界効果トランジスタを図１０を参照して説明する。
【０００６】
図１０参照
この従来の縦型電界効果トランジスタは、半絶縁性ＧａＡｓ基板６１上に、ＭＯＶＰＥ法（有機金属気相成長法）によって、ソース側半導体層となるｎ+ 型ＧａＡｓ層６２、チャネル層となるｉ型ＧａＡｓ層６３、及び、ドレイン側半導体層となるｎ+ 型ＧａＡｓ層６４を順次エピタキシャル成長させる。
【０００７】
次いで、エッチングによってｎ+ 型ＧａＡｓ層６２を露出させて段差部を形成したのち、全面にゲートバリア層となるｉ型ＡｌＧａＡｓ層６５を成長させ、段差部にゲート電極６６を形成するとともに、ｎ+ 型ＧａＡｓ層６４及びｎ+ 型ＧａＡｓ層６２に夫々ドレイン電極６７及びソース電極６８を形成する。
【０００８】
この場合のチャネル長は、ほぼｉ型ＧａＡｓ層６３の厚さで決定されるため、リソグラフィー限界によることなく、結晶成長精度によって規定されることになり、数十ｎｍオーダーのチャネル長が可能になる。
【０００９】
また、この場合には、ｉ型ＡｌＧａＡｓ層６５とｉ型ＧａＡｓ層６３との間の電子親和力の差によって、その界面に二次元電子ガス（２ＤＥＧ）６９が形成され、この二次元電子ガス６９を利用した高速動作が行われる。
【００１０】
【発明が解決しようとする課題】
しかし、この様な縦型の電界効果トランジスタにおいては、ゲート電圧によって変調される二次元電子ガス６９による電流よりも、ゲート電圧と無関係に流れる電流、即ち、パラレルコンダクション７０が大きくなるため、ゲート電極６６に負の電圧を印加した場合、即ち、オフ状態の場合にもソース・ドレイン間の電流が無くならず、消費電力が大きくなるという問題がある。
【００１１】
この様なパラレルコンダクション７０の問題を解決するためには、二次元電子ガス６９の形成領域を残して、酸素等をイオン注入して、パラレルコンダクション７０の生ずる部分を絶縁化すれば良いが、イオン注入のための微小領域に対するリソグラフィーの位置合わせの精度には限界があるので、ウェハ毎に再現性良く絶縁化することは非常に困難である。
【００１２】
したがって、本発明は、リソグラフィー限界に影響されずにパラレルコンダクションをなくし、設計通りの動作特性を得ると共に、低消費電力化することを目的とする。
【００１３】
【課題を解決するための手段】
図１は本発明の原理的構成の説明図であり、この図１を参照して本発明における課題を解決するための手段を説明する。
図１参照
（１）本発明は、化合物半導体装置において、少なくとも第１の一導電型半導体層２、ノン・ドープ半導体層３、及び、第２の一導電型半導体層４を半導体基板側から順次積層した積層構造体に、第２の一導電型半導体層４上に設けたオーミック電極５及びオーミック電極５を挟んで間隔をあけて対向する一対のダミー電極６に自己整合し、且つ、その側壁が結晶方位の同じ結晶面から構成される断面形状がＶ字状の２つのストライプ状の溝７を設け、２つのストライプ状の溝７に挟まれた領域におけるノン・ドープ半導体層３の端部に二次元キャリアガス１１を発生させるために少なくともストライプ状の溝７の表面にゲートバリア層９を設けるとともに、ストライプ状の溝７内に第１の一導電型半導体層２とノン・ドープ半導体層３との界面の近傍の高さまでノン・ドープ半導体埋込層を設け、ノン・ドープ半導体埋込層の上にゲート電極１０を設けたことを特徴とする。
【００１４】
この様に、側壁が結晶方位の同じ結晶面から構成される２つのストライプ状の溝７を利用することにより、縦型電界効果トランジスタのチャネル層８の幅ｘをオーミック電極５、即ち、ドレイン電極或いはソース電極の幅によって規定することができ、ドレイン電極或いはソース電極の幅を、ゲート電極１０に負のバイアスを印加したときにチャネル層８が両側から全て空乏化する長さにすることによって、パラレルコンダクションをなくすことができ、従来と同じチャネル長の素子におけるより低消費電力化することができる。
また、ストライプ状の溝７の断面形状をＶ字状とし、且つ、第１の一導電型半導体層２とノン・ドープ半導体層３との界面の近傍の高さにノン・ドープ半導体埋込層を設け、その上にゲート電極１０を設けているので、ストライプ状の溝７の深さとノン・ドープ半導体層３との位置関係に拘わらず、ゲート電極１０に起因する寄生容量を小さくすることができ、且つ、ゲート電極１０の断面積を大きくすることができるので、ゲート抵抗を低減することができる。
【００１５】
（２）本発明は、化合物半導体装置において、少なくとも第１の一導電型半導体層２、ノン・ドープ半導体層３、及び、第２の一導電型半導体層４を半導体基板側から順次積層した積層構造体に、その側壁が結晶方位の同じ結晶面から構成される２つのストライプ状の溝７を設け、２つのストライプ状の溝７に挟まれた領域におけるノン・ドープ半導体層３の端部に二次元キャリアガス１１を発生させるために少なくともストライプ状の溝７の表面に設けたゲートバリア層９を介してゲート電極１０をストライプ状の溝７内にノン・ドープ半導体層３と第２の一導電型半導体層４との界面を越える高さまで埋め込むと共に、ゲート電極１０の表面に設けた絶縁膜上に延在し、且つ、２つのストライプ状の溝７に挟まれた領域における第２の一導電型半導体層４に接するオーミック電極５を設けたことを特徴とする。
【００１６】
この場合には、上記（１）と同様にパラレルコンダクションをなくすことができ、且つ、従来と同じチャネル長の素子においてより低消費電力化することができると共に、ゲート電極１０上に絶縁膜を設け、この絶縁膜上に延在し、且つ、第２の一導電型半導体層４に接する様にオーミック電極５を設けているので、オーミック電極５側の寄生抵抗、即ち、直列抵抗を小さくすることができる。
【００１７】
（３）また、本発明は、上記（２）において、ストライプ状の溝７の断面形状がＶ字状であり、且つ、ゲートバリア層９を設けた後のストライプ状の溝７の先端の位置の高さが第１の一導電型半導体層２とノン・ドープ半導体層３との界面の高さと一致することを特徴とする。
【００１８】
この様な構成にすることによって、ゲート電極１０を通常に埋め込んでも、ゲート電極１０に起因する寄生容量を小さくすることができる。
【００１９】
この場合、溝７の断面形状をＶ字状とし、且つ、第１の一導電型半導体層２とノン・ドープ半導体層３との界面の近傍の高さにノン・ドープ半導体埋込層を設け、その上にゲート電極１０を設けることによって、溝７の深さとノン・ドープ半導体層３との位置関係に拘わらず、ゲート電極１０に起因する寄生容量を小さくすることができ、且つ、ゲート電極１０の断面積を大きくすることができるので、ゲート抵抗を低減することができる。
【００２１】
また、溝７の断面形状を逆メサ状とし、且つ、第１の一導電型半導体層２とノン・ドープ半導体層３との界面に一導電型のエッチングストップ層を位置させることが望ましい。
【００２２】
この様に、溝７の断面形状を逆メサ状とした場合には、幅の広いオーミック電極５によって、幅の狭いチャネル層８を形成することができるのでドレイン電流のカットオフ特性を良好にすることができ、且つ、同じチャネル層８の幅ｘを形成する場合に、オーミック電極５側の寄生抵抗を小さくすることができ、このオーミック電極５の幅は第２の一導電型半導体層４の厚さで制御することができる。
【００２３】
（４）また、本発明は、化合物半導体装置の製造方法において、半絶縁性半導体基板１上に、少なくとも第１の一導電型半導体層２、ノン・ドープ半導体層３、及び、第２の一導電型半導体層４を半絶縁性半導体基板１側から順次積層した積層構造体を設ける工程、第２の一導電型半導体層４上にストライプ状のオーミック電極５と、このオーミック電極５を挟んで間隔をあけて対向する一対のストライプ状のダミー電極６を形成する工程、オーミック電極５及びダミー電極６をマスクとして積層構造体をエッチングすることにより、オーミック電極５及びダミー電極６に自己整合し、且つ、その側壁が結晶方位の同じ結晶面から構成されるストライプ状の溝７を形成する工程、少なくともストライプ状の溝７の表面に２つのストライプ状の溝７に挟まれた領域におけるノン・ドープ半導体層３の端部に二次元キャリアガス１１を発生させるゲートバリア層９を設ける工程、及び、ストライプ状の溝７内にノン・ドープ半導体層３と第２の一導電型半導体層４との界面を越える高さまでゲート電極１０を埋め込む工程を含むことを特徴とする。
【００２４】
この様に、オーミック電極５及びダミー電極６をマスクとしたエッチングを用いることによって、リソグラフィー限界とは関係なく、パラレルコンダクションの無い狭い幅ｘのチャネル層８を自己整合的に形成することができる。
【００２５】
この場合、溝７の断面形状をＶ字状とし、且つ、ゲートバリア層９を設けた後の溝７の先端の位置が第１の一導電型半導体層２とノン・ドープ半導体層３との界面に一致するように、オーミック電極５とダミー電極６との間隔ｙを決定することによって、ゲート電極１０を通常に埋め込んでも、ゲート電極１０に起因する寄生容量を小さくすることができる。
【００２７】
（５）また、本発明は、化合物半導体装置の製造方法において、半絶縁性半導体基板１上に、少なくとも第１の一導電型半導体層２、ノン・ドープ半導体層３、及び、第２の一導電型半導体層４を半絶縁性半導体基板１側から順次積層した積層構造体を設ける工程、第２の一導電型半導体層４上に３本のストライプ状ラインと２本のストライプ状のスペースが交互に並んだパターンを形成する工程、パターンをマスクとして積層構造体をエッチングすることにより、ストライプ状ラインに自己整合し、且つ、その側壁が結晶方位の同じ結晶面から構成されるストライプ状の溝７を形成する工程、ストライプ状ラインを除去する工程、少なくともストライプ状の溝７の表面に２つのストライプ状の溝７に挟まれた領域におけるノン・ドープ半導体層３の端部に二次元キャリアガス１１を発生させるゲートバリア層９を設ける工程、及び、ストライプ状の溝７内にノン・ドープ半導体層３と第２の一導電型半導体層４との界面を越える高さまでゲート電極１０を埋め込む工程、ゲート電極１０の表面に絶縁膜を設けたのち、ストライプ状の溝７に囲まれた積層構造体の表面に露出しているゲートバリア層９を除去する工程、及び、少なくとも除去部を覆うようにオーミック電極５を設ける工程を含むことを特徴とする。
【００２８】
この様に、ストライプ状ラインとストライプ状のスペースが交互に並んだパターンをマスクとしたエッチングを用いることによって、リソグラフィー限界とは関係なく、パラレルコンダクションの無い狭い幅ｘのチャネル層８を自己整合的に形成することができ、且つ、任意の大きさのオーミック電極５を形成することができるので、寄生抵抗を低減することができる。
【００２９】
この場合、溝７の断面形状をＶ字状とし、且つ、ゲートバリア層９を設けた後の溝７の先端の位置が第１の一導電型半導体層２とノン・ドープ半導体層３との界面に一致するように、ストライプ状ラインとストライプ状のスペースとの間隔ｙを決定することによって、ゲート電極１０を通常に埋め込んでも、ゲート電極１０に起因する寄生容量を小さくすることができる。
【００３１】
また、溝７の断面形状をＶ字状とし、且つ、ゲートバリア層９を設けたのち、ゲート電極１０を埋め込む工程の前に、第１の一導電型半導体層２とノン・ドープ半導体層３との界面の近傍まで、ノン・ドープ半導体埋込層を選択成長させることによって、溝７の深さとノン・ドープ半導体層３との位置関係に拘わらず、ゲート電極１０に起因する寄生容量を小さくすることができ、且つ、ゲート電極１０の断面積を大きくすることができるので、ゲート抵抗を低減することができる。
【００３３】
或いは、溝７の断面形状を逆メサ状とし、且つ、第１の一導電型半導体層２とノン・ドープ半導体層３との界面に一導電型のエッチングストップ層を設けた場合、幅の広いオーミック電極５によって、幅の狭いチャネル層８を形成することができるので、ドレイン電流のカットオフ特性を良好にすることができ、且つ、同じチャネル層８の幅ｘを形成する場合に、オーミック電極５側の寄生抵抗を小さくすることができ、このオーミック電極５の幅は第２の一導電型半導体層４の厚さで制御することができ、さらに、エッチングストップ層を設けているので溝７の底面の位置を精度良く制御することができ、ゲート電極１０のオフセットを防止することができる。
【００３５】
また、ゲートバリア層９を成長させたのち、溝７の底面にイオンを注入して第１の一導電型半導体層２の一部を絶縁化しても良く、ゲート電極１０と第１の一導電型半導体層２との間の寄生容量を大幅に低減することができる。
【００３７】
【発明の実施の形態】
ここで、本発明の第１の実施の形態を図２及び図３を参照して説明する。
図２（ａ）参照
まず、（１００）面を主面とする半絶縁性ＧａＡｓ基板２１上に、ＭＯＶＰＥ法（有機金属気相成長法）を用いて、不純物濃度が１×１０18〜１×１０19ｃｍ-3、例えば、５×１０18ｃｍ-3で、厚さが１０〜１０００ｎｍ、例えば、１００ｎｍのｎ+ 型ＧａＡｓ層２２、厚さ１０〜１００ｎｍ、例えば、２０ｎｍのチャネル層となるノン・ドープのｉ型ＧａＡｓ層２３、及び、不純物濃度が１×１０18〜１×１０19ｃｍ-3、例えば、５×１０18ｃｍ-3で、厚さが１０〜１０００ｎｍ、例えば、１００ｎｍのｎ+ 型ＧａＡｓ層２４を順次堆積させる。
【００３８】
次いで、フッ酸系エッチング液を用いてメサエッチングを行うことによって、素子のアイソレーション、及び、ソース電極接触領域の形成を行う。
【００３９】
図２（ｂ）参照
次いで、Ａｕ・Ｇｅ層を１０〜１００ｎｍ、例えば、５０ｎｍ、及び、Ａｕ層を１００〜１０００ｎｍ、例えば、５００ｎｍ堆積させ、間隔ｄが２０〜１０００ｎｍ、例えば、３００ｎｍで、ドレイン電極２５の幅ｗが１０〜５００ｎｍ、例えば、５０ｎｍになるようにパターニングして、Ａｕ・Ｇｅ／Ａｕ層からなるストライプ状のドレイン電極２５及びダミー電極２６を形成する。
【００４０】
次いで、ドレイン電極２５及びダミー電極２６をマスクとし、（１００）面よりも（１１１）面のエッチングレートの小さなエッチング液、例えば、ブロムメタノールを用いてエッチングすることにより、（０１−１）断面において側面が（１１１）面からなるストライプ状のＶ溝２７をドレイン電極２５及びダミー電極２６に自己整合的に形成する。
なお、本明細書においては、通常“１バー”等で表される面方位を明細書作成の便宜上“−１”で表す。
【００４１】
この場合、Ｖ溝２７が形成された時点で、即ち、Ｖ溝２７の頂点が形成された時点でエッチングは自動的に停止し、Ｖ溝２７に挟まれたｉ型ＧａＡｓ層２３がチャネル層２８となる。
【００４２】
図２（ｃ）参照
次いで、ＭＯＶＰＥ法によって、ゲートバリア層となる厚さ５〜１００ｎｍ、例えば、２０ｎｍのノン・ドープのｉ型ＡｌＧａＡｓ層（Ａｌ組成比０．５）２９をｎ+ 型ＧａＡｓ層２２、ｉ型ＧａＡｓ層２３、及び、ｎ+ 型ＧａＡｓ層２４の露出表面に選択成長させる。
【００４３】
この場合、ＡｌＧａＡｓの電子親和力はＧａＡｓの電子親和力より小さいので、ゲート電極に正のバイアスを印加した場合には、ｉ型ＡｌＧａＡｓ層２９とｉ型ＧａＡｓ層２３との界面のｉ型ＧａＡｓ層２３側に二次元電子ガス３０が発生する。
【００４４】
図３（ｄ）参照
次いで、レジストマスク３１を設けたのちＡｌ膜を真空蒸着法によって堆積させることによって、その頂部がｉ型ＧａＡｓ層２３とｎ+ 型ＧａＡｓ層２４との界面より上になるようにＶ溝２７の内部にゲート電極３２を埋め込む。
【００４５】
図３（ｅ）参照
次いで、レジストマスク３１を除去することによって、不要部に堆積したＡｌ膜をリフトオフ法によって除去したのち、ソース電極３３を形成する領域におけるｉ型ＡｌＧａＡｓ層２９をフッ酸系エッチング液を用いて選択的に除去して、除去部にＡｕ・Ｇｅ／Ａｕからなるソース電極３３を形成する。
【００４６】
この様に、本発明の第１の実施の形態においては、チャネル長は従来の縦型電界効果トランジスタと同様に、チャネル層２８の厚さで決定されるため、リソグラフィー限界を越えた短チャネル化が可能である。
【００４７】
また、チャネル層２８の幅はドレイン電極２５の幅によって自動的に決定されるため、ドレイン電極２５の幅を狭くすることによって、ゲート電極３２に負の電圧を印加した場合に、チャネル層２８全体を空乏化することができるので、ゲート電圧に依存しない電流、即ち、パラレルコンダクションをなくすことができ、低消費電力化が可能になる。
【００４８】
次に、図４を参照して本発明の第１の実施例に関する２つの変形例を説明する。
図４（ａ）参照
この第１の変形例の場合には、Ｖ溝２７の表面にｉ型ＡｌＧａＡｓ層２９を設けた際の溝の頂部が、ｎ+ 型ＧａＡｓ層２２とｉ型ＧａＡｓ層２３との界面に一致する様に、ドレイン電極２５とダミー電極２６との間隔ｄを設定する。
【００４９】
この場合、界面と頂部は厳密に一致する必要はないが、オフセット領域の発生を防ぐためには、Ｖ溝２７の表面にｉ型ＡｌＧａＡｓ層２９を設けた際の溝の頂部が、ｎ+ 型ＧａＡｓ層２２とｉ型ＧａＡｓ層２３との界面より若干深くなるようにすることが望まれる。
【００５０】
この様な構成にすることによって、ゲート電極３２とソース側のｎ+ 型ＧａＡｓ層２２との間の寄生容量を少なくすることができ、寄生容量に起因する動作の遅延を低減することができる。
【００５１】
図４（ｂ）参照
この第２の変形例の場合には、ｉ型ＡｌＧａＡｓ層２９を成長させたのち、ＭＯＶＰＥ法の条件をＶ溝２７の頂部のみにノン・ドープのｉ型ＧａＡｓ層３４が成長する様に制御することによって、ｎ+ 型ＧａＡｓ層２２とｉ型ＧａＡｓ層２３の界面近傍までｉ型ＧａＡｓ層３４で埋め込み、次いで、ゲート電極を設けるものである。
【００５２】
この様なＶ溝２７の頂部のみへの選択成長は、例えば、（１１１）面に対する成長速度が（１００）面に対する成長速度より遅くなるように、成長原子の平均拡散距離がＶ溝２７の（１１１）面の長さ以上になるように成長温度を制御することによって可能になる。
【００５３】
この第２の変形例の場合には、ｉ型ＧａＡｓ層３４の選択成長の成長速度を制御することによって、その頂部の位置を精確に制御することができるので、ゲート電極３２とソース側のｎ+ 型ＧａＡｓ層２２との間の寄生容量を少なくすることができ、且つ、ゲート電極３２の断面積を大きくすることができるので、ゲート抵抗を低減することができる。
【００５４】
次に、図５及び図６を参照して本発明の第２の実施の形態を説明する。
図５（ａ）参照
まず、第１の実施の形態と同様に、（１００）面を主面とする半絶縁性ＧａＡｓ基板２１上に、ＭＯＶＰＥ法（有機金属気相成長法）を用いて、不純物濃度が１×１０18〜１×１０19ｃｍ-3、例えば、５×１０18ｃｍ-3で、厚さが１０〜１０００ｎｍ、例えば、１００ｎｍのｎ+ 型ＧａＡｓ層２２、厚さ１０〜１００ｎｍ、例えば、２０ｎｍのチャネル層となるノン・ドープのｉ型ＧａＡｓ層２３、及び、不純物濃度が１×１０18〜１×１０19ｃｍ-3、例えば、５×１０18ｃｍ-3で、厚さが１０〜１０００ｎｍ、例えば、１００ｎｍのｎ+ 型ＧａＡｓ層２４を順次堆積させ、次いで、フッ酸系エッチング液を用いてメサエッチングを行うことによって、素子のアイソレーション、及び、ソース電極接触領域の形成を行う。
【００５５】
図５（ｂ）参照
次いで、レジストを塗布したのち、間隔ｄが２０〜１０００ｎｍ、例えば、３００ｎｍで、幅ｗが１０〜５００ｎｍ、例えば、５０ｎｍになるようにパターニングして、ストライプ状開口部を有するレジストパターン３５を形成し、このレジストパターン３５をマスクとし、（１００）面よりも（１１１）面のエッチングレートの小さなエッチング液、例えば、ブロムメタノールを用いてエッチングすることにより、（０１−１）断面において側面が（１１１）面からなるストライプ状のＶ溝２７をレジストパターン３５の端部に自己整合的に形成する。
【００５６】
この場合も、Ｖ溝２７が形成された時点でエッチングは自動的に停止し、Ｖ溝２７に挟まれたｉ型ＧａＡｓ層２３がチャネル層２８となる。
【００５７】
図５（ｃ）参照
次いで、レジストパターン３５を除去したのち、ＭＯＶＰＥ法によって、ゲートバリア層となる厚さ５〜１００ｎｍ、例えば、２０ｎｍのノン・ドープのｉ型ＡｌＧａＡｓ層（Ａｌ組成比０．５）２９を全面に成長させる。
【００５８】
この場合も、ＡｌＧａＡｓの電子親和力はＧａＡｓの電子親和力より小さいので、ｉ型ＡｌＧａＡｓ層２９とｉ型ＧａＡｓ層２３との界面のｉ型ＧａＡｓ層２３側に二次元電子ガス３０が発生する。
【００５９】
図６（ｄ）参照
次いで、ＴＭＡｌ（トリメチルアルミニウム）からなる原料ガスを用いたＣＶＤ法により、Ａｌからなるゲート電極３２を、その頂面がｉ型ＧａＡｓ層２３とｎ+ 型ＧａＡｓ層２４との界面より上になるようにＶ溝２７の内部に選択成長させて埋め込む。
【００６０】
図６（ｅ）参照
次いで、Ａｌからなるゲート電極３２を酸化雰囲気中で熱処理することによって、ゲート電極３２の露出表面に絶縁膜３６、即ち、酸化アルミニウムを形成する。
【００６１】
図６（ｆ）参照
次いで、ソース電極３３を形成する領域におけるｉ型ＡｌＧａＡｓ層２９及び絶縁膜３６に囲まれたｉ型ＡｌＧａＡｓ層２９及びその表面に形成された自己酸化膜をフッ酸系エッチング液を用いて選択的に除去したのち、絶縁膜３６上に延在するＡｕ・Ｇｅ／Ａｕ膜からなるドレイン電極２５及びソース電極３３をリフトオフ法によって形成する。
【００６２】
この様に、本発明の第２の実施の形態においても、チャネル長は従来の縦型電界効果トランジスタと同様に、チャネル層２８の厚さで決定されるため、リソグラフィー限界を越えた短チャネル化が可能である。
【００６３】
また、チャネル層２８の幅はレジストパターンの幅ｗによって決定され、このレジストパターンの幅ｗはドレイン電極２５の直列抵抗、即ち、寄生抵抗と係わりなく狭くすることができるので、チャネル層２８の幅を任意に狭くすることができ、また、ドレイン電極２５を任意の大きさに大きくすることでき、且つ、ドレイン領域、即ち、ｎ+ 型ＧａＡｓ層３４との接触面積を大きくすることができるので、ドレインの寄生抵抗を十分小さくすることができる。
【００６４】
次に、図７を参照して本発明の第２の実施例に関する２つの変形例を説明する。
図７（ａ）参照
この第１の変形例は、図４（ａ）の変形例に対応するものであり、この場合には、Ｖ溝２７の表面にｉ型ＡｌＧａＡｓ層２９を設けた際の溝の頂部が、ｎ+ 型ＧａＡｓ層２２とｉ型ＧａＡｓ層２３との界面に一致する様に、レジストパターン３５の間隔ｄを設定する。
【００６５】
この場合も、界面と頂部は厳密に一致する必要はないが、オフセット領域の発生を防ぐためには、Ｖ溝２７の表面にｉ型ＡｌＧａＡｓ層２９を設けた際の溝の頂部が、ｎ+ 型ＧａＡｓ層２２とｉ型ＧａＡｓ層２３との界面より若干深くなるようにすることが望まれる。
【００６６】
この様な構成にすることによって、ゲート電極３２とソース側のｎ+ 型ＧａＡｓ層２２との間の寄生容量を少なくすることができ、寄生容量に起因する動作の遅延を低減することができる。
【００６７】
図７（ｂ）参照
この第２の変形例は図４（ｂ）の変形例に対応するものであり、ｉ型ＡｌＧａＡｓ層２９を成長させたのち、ＭＯＶＰＥ法の条件をＶ溝２７の頂部のみにノン・ドープのｉ型ＧａＡｓ層３４が成長する様に制御することによって、ｎ+ 型ＧａＡｓ層２２とｉ型ＧａＡｓ層２３の界面近傍までｉ型ＧａＡｓ層３４で埋め込み、次いで、ゲート電極３２を設けるものである。
【００６８】
この第２の変形例の場合には、ゲート電極３２とソース側のｎ+ 型ＧａＡｓ層２２との間の寄生容量を少なくすることができ、且つ、ゲート電極３２の断面積を大きくすることができるので、ゲート抵抗を低減することができる。
【００６９】
なお、この第２の実施の形態及びその変形例においては、ゲート電極３２の表面に設ける絶縁膜を熱酸化により形成しているが、熱酸化膜に限られるものではなく、ＣＶＤ法によって堆積させたものであっても良い。
【００７０】
次に、図８及び図９を参照して本発明の第３の実施の形態を説明する。
図８（ａ）参照
まず、（１００）面を主面とする半絶縁性ＧａＡｓ基板４１上に、ＭＯＶＰＥ法（有機金属気相成長法）を用いて、不純物濃度が１×１０18〜１×１０19ｃｍ-3、例えば、５×１０18ｃｍ-3で、厚さが１０〜１０００ｎｍ、例えば、１００ｎｍのｎ+ 型ＧａＡｓ層４２、不純物濃度が１×１０18〜１×１０19ｃｍ-3、例えば、５×１０18ｃｍ-3で、厚さが１〜５０ｎｍ、例えば、１０ｎｍのエッチングストップ層となるｎ型ＡｌＧａＡｓ層（Ａｌ組成比０．５）４３、厚さ１０〜１００ｎｍ、例えば、２０ｎｍのチャネル層となるノン・ドープのｉ型ＧａＡｓ層４４、及び、不純物濃度が１×１０18〜１×１０19ｃｍ-3、例えば、５×１０18ｃｍ-3で、厚さが１０〜１０００ｎｍ、例えば、１００ｎｍのｎ+ 型ＧａＡｓ層４５を順次堆積させる。
【００７１】
次いで、フッ酸系エッチング液を用いてメサエッチングを行うことによって、素子のアイソレーション、及び、ソース電極接触領域の形成を行う。
【００７２】
図８（ｂ）参照
次いで、Ａｕ・Ｇｅ層を１０〜１００ｎｍ、例えば、５０ｎｍ、及び、Ａｕ層を１００〜１０００ｎｍ、例えば、５００ｎｍ堆積させ、間隔ｄが２０〜１０００ｎｍ、例えば、３００ｎｍで、ドレイン電極４６の幅ｗが１０〜５００ｎｍ、例えば、５０ｎｍになるようにパターニングして、Ａｕ・Ｇｅ／Ａｕ層からなるストライプ状のドレイン電極４６及びダミー電極４７を形成する。
【００７３】
次いで、ドレイン電極４６及びダミー電極４７をマスクとし、（１１１）面よりも（１００）面のエッチングレートの大きなエッチング液、例えば、ブロムメタノールを用いてエッチングすることにより、（０１１）断面において側面が（１１１）面からなるストライプ状で且つ逆メサ状溝４８をドレイン電極４６及びダミー電極４７に自己整合的に形成する。
【００７４】
この場合、逆メサ状溝４８がエッチングストップ層となるｎ型ＡｌＧａＡｓ層４３に達して時点で、エッチングは自動的に停止し、逆メサ状溝４８に挟まれたｉ型ＧａＡｓ層４４がチャネル層４９となる。
【００７５】
図８（ｃ）参照
次いで、例えば、フッ酸をエッチング液として用いてｎ型ＡｌＧａＡｓ層４３を除去するが、この場合もｎ+ 型ＧａＡｓ層４２が露出した時点でエッチングが自動的に停止する。
【００７６】
図９（ｄ）参照
次いで、ダミー電極４７を除去したのち、ＳｉＯ2 マスク５０によって不所望な領域を覆い、次いで、ＭＯＶＰＥ法によって、ゲートバリア層となる厚さ５〜１００ｎｍ、例えば、２０ｎｍのノン・ドープのｉ型ＡｌＧａＡｓ層（Ａｌ組成比０．５）５１を逆メサ状溝４８に露出したｎ+ 型ＧａＡｓ層４２、ｎ型ＡｌＧａＡｓ層４３、ｉ型ＧａＡｓ層４４、及び、ｎ+ 型ＧａＡｓ層４５の表面に選択成長させる。
【００７７】
この場合も、ＡｌＧａＡｓの電子親和力はＧａＡｓの電子親和力より小さいので、ｉ型ＡｌＧａＡｓ層５１とｉ型ＧａＡｓ層４４との界面のｉ型ＧａＡｓ層４４側に二次元電子ガス５２が発生する。
【００７８】
図９（ｅ）参照
次いで、レジストマスク５３を設けたのちＡｌ膜をＣＶＤ法によって堆積させることによって、その頂部がｉ型ＧａＡｓ層４４とｎ+ 型ＧａＡｓ層４５との界面より上になるように逆メサ状溝４８の内部にゲート電極５４を埋め込む。
【００７９】
図９（ｆ）参照
次いで、レジストマスク５３及びＳｉＯ2 マスク５０を除去することによって、不要部に堆積したＡｌ膜をリフトオフ法によって除去したのち、リフトオフ法によってＡｕ・Ｇｅ／Ａｕからなるソース電極５５を形成する。
【００８０】
この様に、本発明の第３の実施の形態においても、チャネル長は従来の縦型電界効果トランジスタと同様に、チャネル層４９の厚さで決定されるため、リソグラフィー限界を越えた短チャネル化が可能である。
【００８１】
また、チャネル層４９の幅はドレイン電極４６の幅によって自動的に決定されるが、上記の第１の実施の形態は異なって、ドレイン電極４６の幅を広くしても十分狭い幅のチャネル層４９を形成することができるので、簡単な製造工程で、ドレイン側の寄生抵抗を十分低くした状態で、ドレイン電流のカットオフ特性を良好にすることができ、且つ、パラレルコンダクションをなくすことができるので、低消費電力化が可能になる。
【００８２】
なお、図９（ｆ）の状態では、ゲート電極５３とソース側のｎ+ 型ＧａＡｓ層４２との間の重なり面積が大きくなりゲート電極５３に起因する寄生容量が大きくなるので、ゲート電極５３の形成前に、酸素イオン、或いは、プロトン、即ち、水素イオンを逆メサ状溝４８の底部にイオン注入して、ｎ+ 型ＧａＡｓ層４２のゲート電極５３と対向する部分を絶縁化することが望ましい。
【００８３】
以上、本発明の各実施の形態を説明してきたが、本発明は、ＧａＡｓ／ＡｌＧａＡｓ系に限られるものでなく、ＩｎＧａＡｓ／ＧａＡｓ系を始めとして、通常の横型ＨＥＭＴに用いられている半導体の組合せであれば何でも良い。
【００８４】
また、上記の説明においては、高速動作を目指すためにｎ型素子、即ち、二次元電子ガスを用いた素子で説明しているが、ｐ型素子、即ち、価電子帯側に形成される二次元正孔ガスを用いた素子でも良く、特に、相補型装置を構成する場合には必要になるが、その場合のゲートバリア層は、その禁制帯幅ＥgBと電子親和力χB の和、即ち、ＥgB＋χB がチャネル層を構成する半導体の禁制帯幅と電子親和力の和、即ち、ＥgC＋χC より大きくなるように選択する必要がある。
【００８５】
また、上記の説明においては、凸部上に形成する電極をドレイン電極としているが、これをソース電極にしても良いものであり、その場合には、半絶縁性基板側のｎ+ 型層上にドレイン電極を形成すれば良い。
また、上記の説明においては、一つの素子構造を説明してきたが、本発明はこの様な素子構造をディスクリートデバイスとして用いても良いし、これらを集積化した化合物半導体集積回路装置として用いても良いものである。
【００８６】
ここで、再び図１を参照して、改めて本発明の詳細な特徴を説明する。
図１参照
（付記１）  少なくとも第１の一導電型半導体層２、ノン・ドープ半導体層３、及び、第２の一導電型半導体層４を半導体基板側から順次積層した積層構造体に、第２の一導電型半導体層４上に設けたオーミック電極５及びオーミック電極５を挟んで間隔をあけて対向する一対のダミー電極６に自己整合し、且つ、その側壁が結晶方位の同じ結晶面から構成される断面形状がＶ字状の２つのストライプ状の溝７を設け、２つのストライプ状の溝７に挟まれた領域におけるノン・ドープ半導体層３の端部に二次元キャリアガス１１を発生させるために少なくともストライプ状の溝７の表面にゲートバリア層９を設けるとともに、ストライプ状の溝７内に第１の一導電型半導体層２とノン・ドープ半導体層３との界面の近傍の高さまでノン・ドープ半導体埋込層を設け、ノン・ドープ半導体埋込層の上にゲート電極１０を設けたことを特徴とする化合物半導体装置。
（付記２）  少なくとも第１の一導電型半導体層２、ノン・ドープ半導体層３、及び、第２の一導電型半導体層４を半導体基板側から順次積層した積層構造体に、その側壁が結晶方位の同じ結晶面から構成される２つのストライプ状の溝７を設け、２つのストライプ状の溝７に挟まれた領域におけるノン・ドープ半導体層３の端部に二次元キャリアガス１１を発生させるために少なくともストライプ状の溝７の表面に設けたゲートバリア層９を介してゲート電極１０をストライプ状の溝７内にノン・ドープ半導体層３と第２の一導電型半導体層４との界面を越える高さまで埋め込むと共に、ゲート電極１０の表面に設けた絶縁膜上に延在し、且つ、２つのストライプ状の溝７に挟まれた領域における第２の一導電型半導体層４に接するオーミック電極５を設けたことを特徴とする化合物半導体装置。
（付記３）  ストライプ状の溝７の断面形状がＶ字状であり、且つ、ゲートバリア層９を設けた後のストライプ状の溝７の先端の位置の高さが第１の一導電型半導体層２とノン・ドープ半導体層３との界面の高さと一致することを特徴とする付記２に記載の化合物半導体装置。
（付記４）  ストライプ状の溝７の断面形状がＶ字状であり、且つ、ストライプ状の溝７内に第１の一導電型半導体層２とノン・ドープ半導体層３との界面の近傍の高さまでノン・ドープ半導体埋込層を設け、ノン・ドープ半導体埋込層の上にゲート電極１０を設けることを特徴とする付記２に記載の化合物半導体装置。
（付記５）  ストライプ状の溝７の断面形状が逆メサ状であり、且つ、第１の一導電型半導体層２とノン・ドープ半導体層３との界面に一導電型のエッチングストップ層を有することを特徴とする付記１記載の化合物半導体装置。
（付記６）  半絶縁性半導体基板１上に、少なくとも第１の一導電型半導体層２、ノン・ドープ半導体層３、及び、第２の一導電型半導体層４を半絶縁性半導体基板１側から順次積層した積層構造体を設ける工程、第２の一導電型半導体層４上にストライプ状のオーミック電極５と、オーミック電極５を挟んで間隔をあけて対向する一対のストライプ状のダミー電極６を形成する工程、オーミック電極５及びダミー電極６をマスクとして積層構造体をエッチングすることにより、オーミック電極５及びダミー電極６に自己整合し、且つ、その側壁が結晶方位の同じ結晶面から構成されるストライプ状の溝７を形成する工程、少なくともストライプ状の溝７の表面に２つのストライプ状の溝７に挟まれた領域におけるノン・ドープ半導体層３の端部に二次元キャリアガス１１を発生させるゲートバリア層９を設ける工程、及び、ストライプ状の溝７内にノン・ドープ半導体層３と第２の一導電型半導体層４との界面を越える高さまでゲート電極１０を埋め込む工程を含むことを特徴とする化合物半導体装置の製造方法。
（付記７）  ストライプ状の溝７の断面形状がＶ字状であり、且つ、ゲートバリア層９を設けた後のストライプ状の溝７の先端の位置が第１の一導電型半導体層２とノン・ドープ半導体層３との界面に一致するように、オーミック電極５とダミー電極６との間隔を決定することを特徴とする付記６記載の化合物半導体装置の製造方法。
（付記８）  半絶縁性半導体基板１上に、少なくとも第１の一導電型半導体層２、ノン・ドープ半導体層３、及び、第２の一導電型半導体層４を半絶縁性半導体基板１側から順次積層した積層構造体を設ける工程、第２の一導電型半導体層４上に３本のストライプ状ラインと２本のストライプ状のスペースが交互に並んだパターンを形成する工程、パターンをマスクとして積層構造体をエッチングすることにより、ストライプ状ラインに自己整合し、且つ、その側壁が結晶方位の同じ結晶面から構成されるストライプ状の溝７を形成する工程、ストライプ状ラインを除去する工程、少なくともストライプ状の溝７の表面に２つのストライプ状の溝７に挟まれた領域におけるノン・ドープ半導体層３の端部に二次元キャリアガス１１を発生させるゲートバリア層９を設ける工程、及び、ストライプ状の溝７内にノン・ドープ半導体層３と第２の一導電型半導体層４との界面を越える高さまでゲート電極１０を埋め込む工程、ゲート電極１０の表面に絶縁膜を設けたのち、ストライプ状の溝７に囲まれた積層構造体の表面に露出しているゲートバリア層９を除去する工程、及び、少なくとも除去部を覆うようにオーミック電極５を設ける工程を含むことを特徴とする化合物半導体装置の製造方法。
（付記９）  ストライプ状の溝７の断面形状がＶ字状であり、且つ、ゲートバリア層９を設けた後のストライプ状の溝７の先端の位置が第１の一導電型半導体層２とノン・ドープ半導体層３との界面に一致するように、ストライプ状ラインとストライプ状のスペースの間隔を決定することを特徴とする付記８に記載の化合物半導体装置の製造方法。
（付記１０）  ストライプ状の溝７の断面形状がＶ字状であり、且つ、ゲートバリア層９を設けたのち、ゲート電極１０を埋め込む工程の前に、第１の一導電型半導体層２とノン・ドープ半導体層３との界面の近傍まで、ノン・ドープ半導体埋込層を選択成長させることを特徴とする付記６または８に記載の化合物半導体装置の製造方法。
（付記１１）  ストライプ状の溝７の断面形状が逆メサ状であり、且つ、第１の一導電型半導体層２とノン・ドープ半導体層３との界面に一導電型のエッチングストップ層を有することを特徴とする付記６記載の化合物半導体装置の製造方法。
（付記１２）  ゲートバリア層９を成長させたのち、ストライプ状の溝７の底面にイオンを注入して第１の一導電型半導体層２の一部を絶縁化することを特徴とする付記１１記載の化合物半導体装置の製造方法。
【００８７】
【発明の効果】
本発明によれば、縦型電界効果トランジスタのチャネル層の幅を、ドレイン電極等のストライプ状パターンの幅によって自己整合的に決定しているので、チャネル幅をリソグラフィー工程における位置合わせ精度と無関係に狭くすることができ、パラレルコンダクションを無くして低消費電力化が可能になる。
【図面の簡単な説明】
【図１】本発明の原理的構成の説明図である。
【図２】本発明の第１の実施の形態の途中までの製造工程の説明図である。
【図３】本発明の第１の実施の形態の図２以降の製造工程の説明図である。
【図４】本発明の第１の実施の形態の変形例の説明図である。
【図５】本発明の第２の実施の形態の途中までの製造工程の説明図である。
【図６】本発明の第２の実施の形態の図５以降の製造工程の説明図である。
【図７】本発明の第２の実施の形態の変形例の説明図である。
【図８】本発明の第３の実施の形態の途中までの製造工程の説明図である。
【図９】本発明の第３の実施の形態の図８以降の製造工程の説明図である。
【図１０】従来の縦型電界効果トランジスタの要部断面図である。
【符号の説明】
１  半絶縁性基板
２  第１導電型半導体層
３  ノン・ドープ半導体層
４  第１導電型半導体層
５  オーミック電極
６  ダミー電極
７  溝
８  チャネル層
９  ゲートバリア層
１０  ゲート電極
１１  二次元キャリアガス
１２  オーミック電極
２１  半絶縁性ＧａＡｓ基板
２２  ｎ+ 型ＧａＡｓ層
２３  ｉ型ＧａＡｓ層
２４  ｎ+ 型ＧａＡｓ層
２５  ドレイン電極
２６  ダミー電極
２７  Ｖ溝
２８  チャネル層
２９  ｉ型ＡｌＧａＡｓ層
３０  二次元電子ガス
３１  レジストマスク
３２  ゲート電極
３３  ソース電極
３４  ｉ型ＧａＡｓ層
３５  レジストパターン
３６  絶縁膜
４１  半絶縁性ＧａＡｓ基板
４２  ｎ+ 型ＧａＡｓ層
４３  ｎ型ＡｌＧａＡｓ層
４４  ｉ型ＧａＡｓ層
４５  ｎ+ 型ＧａＡｓ層
４６  ドレイン電極
４７  ダミー電極
４８  逆メサ状溝
４９  チャネル層
５０  ＳｉＯ2 マスク
５１  ｉ型ＡｌＧａＡｓ層
５２  二次元電子ガス
５３  レジストマスク
５４  ゲート電極
５５  ソース電極
６１  半絶縁性ＧａＡｓ基板
６２  ｎ+ 型ＧａＡｓ層
６３  ｉ型ＧａＡｓ層
６４  ｎ+ 型ＧａＡｓ層
６５  ｉ型ＡｌＧａＡｓ層
６６  ゲート電極
６７  ドレイン電極
６８  ソース電極
６９  二次元電子ガス
７０  パラレルコンダクション
【図１】
0003747391.tif 000002
【図２】
0003747391.tif 000003
【図３】
0003747391.tif 000004
【図４】
0003747391.tif 000005
【図５】
0003747391.tif 000006
【図６】
0003747391.tif 000007
【図７】
0003747391.tif 000008
【図８】
0003747391.tif 000009
【図９】
0003747391.tif 000010
【図１０】
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