(57)【特許請求の範囲】
【請求項１】
電源の電圧をモニタして、電圧検出信号を出力する電圧検出回路であって、
少なくとも一つの入力端子と少なくとも一つの出力端子を有するカレントミラー回路と、
出力端子が前記カレントミラー回路の入力端子に接続された第一の定電流回路と、
ドレイン電極が前記カレントミラー回路の出力端子に接続され、ソース電極が第一の電源電位に接続されている第一導電型のエンハンスメントタイプMISトランジスタと、
出力端子が前記第一導電型のMISトランジスタのゲート電極に接続されている第二の定電流回路と、
ドレイン電極が前記第二の定電流素子の出力端子に接続され、ソース電極が第二の電源電位に接続され、ゲート電極が前記第一の電源電位に接続されている第一のしきい値電圧を有する第二導電型のエンハンスメントタイプMISトランジスタと、
ドレイン電極が前記第二の定電流素子の出力端子に接続され、ソース電極が前記第二の電源電位に接続されている第二のしきい値電圧を有する第二導電型のエンハンスメントタイプMISトランジスタと、
出力端子が前記第二のしきい値電圧を有する第二導電型のエンハンスメントタイプMISトランジスタのゲート電極に接続されているインバータ回路と、
入力端子が前記カレントミラー回路の出力端子に接続され、出力端子が前記インバータ回路の入力に接続されている増幅回路と、
から構成される電圧検出回路。
【請求項２】
前記カレントミラー回路は、ソース電極が前記第二の電源電位に接続され、ゲート電極とドレイン電極は共通に接続され入力端子とした第一の第二導電型のMISトランジスタと、ソース電極が前記第二の電源電位に接続され、ゲート電極が前記第一の第二導電型MISトランジスタのゲート電極とドレイン電極に接続され、ドレイン電極を出力端子とした第二の第二導電型MISトランジスタから構成され、
前記第一の定電流回路は、ソース電極とゲート電極が前記第一の電源電位に接続された第一導電型のデプレッションタイプMISトランジスタで構成され、
前記第二の定電流回路は、ソース電極とゲート電極が前記第一の電源電位に接続された第一導電型のデプレッションタイプMISトランジスタで構成され、
前記増幅回路は、第一導電型エンハンスメントタイプMISトランジスタと第二導電型エンハンスメントタイプMISトランジスタからなるインバータ回路である事を特徴とする請求項１記載の電圧検出回路。
【請求項３】
前記第一のしきい値電圧を有する第二導電型のエンハンスメントタイプMISトランジスタのしきい値電圧の絶対値と、前記第二のしきい値電圧を有する第二導電型のエンハンスメントタイプMISトランジスタのしきい値電圧の絶対値は、前記カレントミラー回路及び前記増幅回路を構成している第二導電型のエンハンスメントタイプMISトランジスタのしきい値電圧の絶対値よりも高く、かつ前記第一のしきい値電圧を有する第二導電型のエンハンスメントタイプMISトランジスタのしきい値電圧の絶対値は、前記第二のしきい値電圧を有する第二導電型のエンハンスメントタイプMISトランジスタのしきい値電圧の絶対値より高い事を特徴とする請求項１記載の電圧検出回路。
【請求項４】
電源の電圧をモニタして、電圧検出信号を出力する電圧検出回路であって、
少なくとも一つの入力端子と少なくとも一つの出力端子を有するカレントミラー回路と、
出力端子が前記カレントミラー回路の入力端子に接続された第一の定電流回路と、
ドレイン電極が前記カレントミラー回路の出力端子に接続され、ソース電極が第一の電源電位に接続されている第一導電型のエンハンスメントタイプMISトランジスタと、
出力端子が前記第一導電型のエンハンスメントタイプMISトランジスタのゲート電極に接続されている第二の定電流回路と、
ドレイン電極が前記第二の定電流素子の出力端子に接続され、ソース電極が第二の電源電位に接続され、ゲート電極が前記第一の電源電位に接続されている第一の電流駆動能力を有する第二導電型のエンハンスメントタイプMISトランジスタと、
ドレイン電極が前記第二の定電流素子の出力端子に接続され、ソース電極が前記第二の電源電位に接続されている第二の電流駆動能力を有する第二導電型のエンハンスメントタイプMISトランジスタと、
出力端子が前記第二の電流駆動能力電圧を有する第二導電型のエンハンスメントタイプMISトランジスタのゲート電極に接続されているインバータ回路と、
入力端子が前記カレントミラー回路の出力端子に接続され、出力端子が前記インバータ回路の入力に接続されている増幅回路で構成され、
前記第一の電流駆動能力を有する第二導電型のエンハンスメントタイプMISトランジスタと前記第二の電流駆動能力を有する第二導電型MISトランジスタのしきい値電圧は同一であることを特徴とする電圧検出回路。
【請求項５】
前記カレントミラー回路は、ソース電極が前記第二の電源電位に接続され、ゲート電極とドレイン電極は共通に接続され入力端子とした第一の第二導電型のMISトランジスタと、ソース電極が前記第二の電源電位に接続され、ゲート電極が前記第一の第二導電型MISトランジスタのゲート電極とドレイン電極に接続され、ドレイン電極を出力端子とした第二の第二導電型MISトランジスタから構成され、
前記第一の定電流回路は、ソース電極とゲート電極が前記第一の電源電位に接続された第一導電型のデプレッションタイプMISトランジスタで構成され、
前記第二の定電流回路は、ソース電極とゲート電極が前記第一の電源電位に接続された第一導電型のデプレッションタイプMISトランジスタで構成され、
前記増幅回路は、第一導電型エンハンスメントタイプMISトランジスタと第二導電型エンハンスメントタイプMISトランジスタからなるインバータ回路である事を特徴とする請求項４記載の電圧検出回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、MISトランジスタで構成される電源電圧の検出回路にかかわる。
【０００２】
【従来の技術】
従来、半導体集積回路において供給される電源電圧が低く回路動作が不安定になりやすい場合に、図1０に示すような電源電圧の検出回路を用いて、低電源電圧時に回路のリセットを行っていた。
【０００３】
以下、図に基づいて回路の説明を行う。
P型エンハンスメントMISトランジスタ２００１とP型エンハンスメントMISトランジスタ２００２で構成されるカレントミラー回路の入力側にゲート電極とソース電極がグランドに接続され定電流素子として動作をするN型デプレッションMISトランジスタ２００３を接続し、前記カレントミラー回路の出力側のノードＮ３にはN型エンハンスメントMISトランジスタ２００４が接続されている。
【０００４】
また、ドレイン電極とゲート電極が共にVccに飽和接続されたN型エンハンスメントMISトランジスタ２００８と前記N型エンハンスメントMISトランジスタ２００８のソース電極にドレイン電極が接続されゲート電極とソース電極がグランドに接続され定電流素子として動作をするN型デプレッションMISトランジスタ２００７を有し、N型エンハンスメントMISトランジスタ２００８とN型デプレッションMISトランジスタ２００７の接続点Ｎ２はN型エンハンスメントMISトランジスタ２００４のゲート電極に接続され、Ｎ２の電位の変化がＮ３に増幅して現れる。
【０００５】
Ｎ型エンハンスメントＭＩＳトランジスタ２００８とＮ型デプレッションＭＩＳトランジスタ２００７はバイアス回路２００９を形成する
Ｎ３のノードの電位はＰ型エンハンスメントＭＩＳトランジスタ２００５とＮ型エンハンスメントＭＩＳトランジスタで構成されるインバータでさらに増幅され波形整形されて、電源電圧の検出出力であるＶＤＥＴＸとして出力される。
【０００６】
【発明が解決しようとする課題】
図1１にＮ１，Ｎ２およびＮ３の各ノードの電源電圧の変化に対する電位変化を示すが、Ｎ３のノードは低電圧の検出状態ではほぼ電源電圧に近い電位を出力しているが、低電圧を解除した状態では出力がグランドレベルにきちんと下がらず、電源電圧を上げるにしたがって徐々にグランドレベルに近づく。
【０００７】
これはＮ２の電位が検出解除直後は、N型エンハンスメントMISトランジスタ２００４のゲート電極を十分バイアス出来ずにN型エンハンスメントMISトランジスタ２００４の電流駆動能力がカレントミラー回路の電流供給能力に十分うちかつ事ができないからである。
【０００８】
Ｎ３の電位がこのような変化をするため、Ｎ３が入力されているインバータを構成しているN型エンハンスメントMISトランジスタ２００６は、検出解除状態では完全にオフできずにリーク電流が発生してしまい、消費電流の増大を招いていた。
【０００９】
【課題を解決するための手段】
上記課題を解決するために、請求項１にかかる電圧検出回路は、少なくとも一つの入力端子と少なくとも一つの出力端子を有するカレントミラー回路と、出力端子が前記カレントミラー回路の入力端子に接続された第一の定電流回路と、ゲート電極とドレイン電極とソース電極を有し該ドレイン電極が前記カレントミラー回路の出力端子に接続されソース電極が第一の電源電位に接続されている第一導電型のエンハンスメントタイプMISトランジスタと、出力端子が前記第一導電型のMISトランジスタのゲート電極に接続されている第二の定電流回路と、ゲート電極とドレイン電極とソース電極を有し該ドレイン電極が前記第二の定電流素子の出力端子に接続されソース電極が第二の電源電位に接続されゲート電極が第一の電源電位に接続されている第二導電型のエンハンスメントタイプMISトランジスタと、少なくとも1つの入力端子と少なくとも1つの出力端子を有し該入力端子が前記カレントミラー回路の出力端子に接続され該出力端子は電源電位の電圧検出出力を出力する端子である増幅回路から構成することで、回路のリーク電流を減らし消費電流の低減をする事ができる。
【００１０】
請求項２にかかる電圧検出回路は、請求項１の電圧検出回路において、前記カレントミラー回路は第一の第二導電型のMISトランジスタと第二の第二導電型MISトランジスタから構成され、該第一の第二導電型のMISトランジスタのソース電極が第二の電源電位に接続されゲート電極とドレイン電極は共通に接続されかつ前記カレントミラー回路の入力端子に接続され、該第二の第二導電型のMISトランジスタのソース電極が第二の電源電位に接続されドレイン電極がカレントミラー回路の出力端子に接続されゲート電極が該第一の第二導電型MISトランジスタのゲート電極とドレイン電極に接続され、前記第一の定電流回路は第一導電型のデプレッションタイプMISトランジスタで構成され、該第一の定電流回路を構成する第一導電型のデプレッションタイプMISトランジスタのソース電極とゲート電極は第一の電源電位に接続されドレイン電極は該第一の定電流回路の出力端子に接続され、前記第二の定電流回路は第一導電型のデプレッションタイプMISトランジスタで構成され、該第二の定電流回路を構成する第一導電型デプレッションタイプMISトランジスタのソース電極とゲート電極は第一の電源電位に接続されドレイン電極は該第二の定電流回路の出力端子に接続され、前記増幅回路は第一導電型エンハンスメントタイプMISトランジスタと第二導電型エンハンスメントタイプMISトランジスタからなるインバータ回路で構成することで、回路のリーク電流を減らし消費電流の低減をする事ができる。
【００１１】
請求項３にかかる電圧検出回路は、請求項２の電圧検出回路において、前記第二の定電流回路に接続されている第二導電型のエンハンスメントタイプMISトランジスタのしきい値電圧の絶対値が前記カレントミラー回路及び前記増幅回路を構成している第二導電型のエンハンスメントタイプMISトランジスタのしきい値電圧の絶対値よりも高い構成とすることで、回路のリーク電流を減らし消費電流の低減をする事ができる。
【００１２】
請求項４にかかる電圧検出回路は、少なくとも一つの入力端子と少なくとも一つの出力端子を有するカレントミラー回路と、出力端子が前記カレントミラー回路の入力端子に接続された第一の定電流回路と、ゲート電極とドレイン電極とソース電極を有し該ドレイン電極が前記カレントミラー回路の出力端子に接続されソース電極が第一の電源電位に接続されている第一導電型のエンハンスメントタイプMISトランジスタと、出力端子が前記第一導電型のMISトランジスタのゲート電極に接続されている第二の定電流回路と、ゲート電極とドレイン電極とソース電極を有し該ドレイン電極が前記第二の定電流素子の出力端子に接続されソース電極が第二の電源電位に接続されゲート電極が第一の電源電位に接続されている第一のしきい値電圧を有する第二導電型のエンハンスメントタイプMISトランジスタと、ゲート電極とドレイン電極とソース電極を有し該ドレイン電極が前記第二の定電流素子の出力端子に接続されソース電極が第二の電源電位に接続されている第二のしきい値電圧を有する第二導電型のエンハンスメントタイプMISトランジスタと、出力端子と入力端子を有し該出力端子が前記第二のしきい値電圧を有する第二導電型のエンハンスメントタイプMISトランジスタのゲート電極に接続されているインバータ回路と、少なくとも1つの入力端子と少なくとも1つの出力端子を有し該入力端子が前記カレントミラー回路の出力端子に接続され該出力端子は前記インバータ回路の入力に接続されさらに該出力端子は電源電位の電圧検出出力を出力する端子である増幅回路で構成することで、回路のリーク電流を減らし消費電流の低減をする事ができる。
【００１３】
請求項５にかかる電圧検出回路は、請求項４の電圧検出回路において、前記カレントミラー回路は第一の第二導電型のMISトランジスタと第二の第二導電型MISトランジスタから構成され、該第一の第二導電型のMISトランジスタのソース電極が第二の電源電位に接続されゲート電極とドレイン電極は共通に接続されかつ前記カレントミラー回路の入力端子に接続され、該第二の第二導電型のMISトランジスタのソース電極が第二の電源電位に接続されドレイン電極がカレントミラー回路の出力端子に接続されゲート電極が該第一の第二導電型MISトランジスタのゲート電極とドレイン電極に接続され、前記第一の定電流回路は第一導電型のデプレッションタイプMISトランジスタで構成され、該第一の定電流回路を構成する第一導電型のデプレッションタイプMISトランジスタのソース電極とゲート電極は第一の電源電位に接続されドレイン電極は該第一の定電流回路の出力端子に接続され、前記第二の定電流回路は第一導電型のデプレッションタイプMISトランジスタで構成され、該第二の定電流回路を構成する第一導電型デプレッションタイプMISトランジスタのソース電極とゲート電極は第一の電源電位に接続されドレイン電極は該第二の定電流回路の出力端子に接続され、前記増幅回路は第一導電型エンハンスメントタイプMISトランジスタと第二導電型エンハンスメントタイプMISトランジスタからなるインバータ回路である構成することで、回路のリーク電流を減らし消費電流の低減をする事ができる。
【００１４】
請求項６にかかる電圧検出回路は、請求項５の電圧検出回路において、前記第二の定電流回路に接続されている第一のしきい値電圧を有する第二導電型のエンハンスメントタイプMISトランジスタのしきい値電圧の絶対値と、第二のしきい値電圧を有する第二導電型のエンハンスメントタイプMISトランジスタのしきい値電圧の絶対値のいずれもが前記カレントミラー回路及び前記増幅回路を構成している第二導電型のエンハンスメントタイプMISトランジスタのしきい値電圧の絶対値よりも高く、かつ第一のしきい値電圧を有する第二導電型のエンハンスメントタイプMISトランジスタのしきい値電圧の絶対値は第二のしきい値電圧を有する第二導電型のエンハンスメントタイプMISトランジスタのしきい値電圧の絶対値より高い構成することで、回路のリーク電流を減らし消費電流の低減をする事ができる。
【００１５】
請求項７にかかる電圧検出回路は、少なくとも一つの入力端子と少なくとも一つの出力端子を有するカレントミラー回路と、出力端子が前記カレントミラー回路の入力端子に接続された第一の定電流回路と、ゲート電極とドレイン電極とソース電極を有し該ドレイン電極が前記カレントミラー回路の出力端子に接続されソース電極が第一の電源電位に接続されている第一導電型のエンハンスメントタイプMISトランジスタと、出力端子が前記第一導電型のMISトランジスタのゲート電極に接続されている第二の定電流回路と、ゲート電極とドレイン電極とソース電極を有し該ドレイン電極が前記第二の定電流素子の出力端子に接続されソース電極が第二の電源電位に接続されゲート電極が第一の電源電位に接続されている第一の電流駆動能力を有する第二導電型のエンハンスメントタイプMISトランジスタと、ゲート電極とドレイン電極とソース電極を有し該ドレイン電極が前記第二の定電流素子の出力端子に接続されソース電極が第二の電源電位に接続されている第二の電流駆動能力を有する第二導電型のエンハンスメントタイプMISトランジスタと、出力端子と入力端子を有し該出力端子が前記第二の電流駆動能力電圧を有する第二導電型のエンハンスメントタイプMISトランジスタのゲート電極に接続されているインバータ回路と、少なくとも1つの入力端子と少なくとも1つの出力端子を有し該入力端子が前記カレントミラー回路の出力端子に接続され該出力端子は前記インバータ回路の入力に接続されさらに該出力端子は電源電位の電圧検出出力を出力する端子である増幅回路で構成され、前記第一の電流駆動能力を有する第二導電型のエンハンスメントタイプMISトランジスタと前記第二の電流駆動能力を有する第二導電型MISトランジスタのしきい値電圧は同一である構成することで、回路のリーク電流を減らし消費電流の低減をする事ができる。
【００１６】
請求項８にかかる電圧検出回路は、請求項７の電圧検出回路において、前記カレントミラー回路は第一の第二導電型のMISトランジスタと第二の第二導電型MISトランジスタから構成され、該第一の第二導電型のMISトランジスタのソース電極が第二の電源電位に接続されゲート電極とドレイン電極は共通に接続されかつ前記カレントミラー回路の入力端子に接続され、該第二の第二導電型のMISトランジスタのソース電極が第二の電源電位に接続されドレイン電極がカレントミラー回路の出力端子に接続されゲート電極が該第一の第二導電型MISトランジスタのゲート電極とドレイン電極に接続され、前記第一の定電流回路は第一導電型のデプレッションタイプMISトランジスタで構成され、該第一の定電流回路を構成する第一導電型のデプレッションタイプMISトランジスタのソース電極とゲート電極は第一の電源電位に接続されドレイン電極は該第一の定電流回路の出力端子に接続され、前記第二の定電流回路は第一導電型のデプレッションタイプMISトランジスタで構成され、該第二の定電流回路を構成する第一導電型デプレッションタイプMISトランジスタのソース電極とゲート電極は第一の電源電位に接続されドレイン電極は該第二の定電流回路の出力端子に接続され、前記増幅回路は第一導電型エンハンスメントタイプMISトランジスタと第二導電型エンハンスメントタイプMISトランジスタからなるインバータ回路である構成することで、回路のリーク電流を減らし消費電流の低減をする事ができる。
【００１７】
【発明の実施の形態】
以下、図面を参照して本発明にかかる電圧検出回路の実施の形態１〜７について詳述する。
（実施の形態１）
図１は本発明の実施の形態１による電圧検出回路の構成を示すブロック図である。
本発明では、カレントミラー回路１０１の入力側Ｎ１に第一の定電流回路１０２が接続され、出力側Ｎ３はＮ型エンハンスメントＭＩＳトランジスタ１０３が接続され、カレントミラー回路の出力側Ｎ３は増幅回路１０４に接続され、増幅回路は検出出力ＶＤＥＴＸを出力する。
【００１８】
Ｎ型エンハンスメントＭＩＳトランジスタ１０３のゲートは、第二の定電流回路１０５とＰ型エンハンスメントＭＩＳトランジスタ１０６のドレインとの接続点Ｎ３でバイアスされている。第二の定電流回路１０５とＰ型エンハンスメントＭＩＳトランジスタ１０６はバイアス回路１０７を形成している。
【００１９】
Ｐ型エンハンスメントＭＩＳトランジスタ１０６のゲートは第一の電源電位であるグランドに接続され、ソースは第二の電源電位であるＶｃｃに接続されているため、ゲート・ソース間電圧Ｖｇｓは常に最大のバイアスがかかる構成となっている。
【００２０】
このような構成とすることで電源電圧がＰ型エンハンスメントＭＩＳトランジスタ１０６のしきい値電圧を超えた瞬間にノードＮ２は急激にグランドレベルから電源電圧レベルに変化をし、Ｎ型エンハンスメントＭＩＳトランジスタ１０３のゲート・ソース間電圧も急激に変化しゲートが十分にバイアスされるため、ノードＮ３は電源電圧レベルからグランドレベルに急激に下がる。この時のＮ１，Ｎ２，Ｎ３の電位変化を図４に示す。
【００２１】
このような構成とすることで、増幅回路１０４の入力にＶｃｃとグランドの中間電位が加わることを防ぎ、増幅回路でのリーク電流を防ぐことができる。
【００２２】
また、電源電圧の検出電圧はＰ型エンハンスメントＭＩＳトランジスタ１０６のしきい値電圧に近い値をとるが、Ｐ型エンハンスメントＭＩＳトランジスタ１０６の電流駆動能力と定電流回路の電流駆動能力の比を適切に調整することで、検出電圧の調整が可能である。
【００２３】
（実施の形態２）
図２は本発明の実施の形態２による電圧検出回路の構成を示す回路図である。
実施の形態１のカレントミラー回路と増幅回路と定電流回路の詳細な構成の例を示したものである。
【００２４】
カレントミラー回路はゲートが共通に接続されたＰ型エンハンスメントＭＩＳトランジスタ２０１と２０２で構成され、Ｐ型エンハンスメントＭＩＳトランジスタ２０１のゲートとドレインは共通に接続されカレントミラー回路の入力端子Ｎ１となる。
また、Ｐ型エンハンスメントＭＩＳトランジスタ２０２のドレインはカレントミラー回路の出力端子Ｎ３となる。
Ｐ型エンハンスメントＭＩＳトランジスタ２０８とＮ型デプレッションＭＩＳトランジスタ２０７はバイアス回路２０９を形成する
Ｎ型デプレッションＭＩＳトランジスタ２０３と２０７はいずれもゲート電極とソース電極がグランドに接続され定電流素子として動作する。図１の増幅回路１０４にあたる部分はＰ型エンハンスメントＭＩＳトランジスタ２０５とＮ型エンハンスメントＭＩＳトランジスタ２０６で構成される一般的なＣＭＯＳインバータである。
【００２５】
実施の形態２におけるＮ１，Ｎ２，Ｎ３の電位変化もやはり図４に示すような挙動を示すため、増幅回路を構成するＰ型エンハンスメントＭＩＳトランジスタ２０５とＮ型エンハンスメントＭＩＳトランジスタ２０６のゲート電極にＶｃｃとグランドの中間電位が加わることを防ぎ、増幅回路でのリーク電流を防ぐことができる。
【００２６】
（実施の形態３）
図３は本発明の実施の形態３による電圧検出回路の構成を示す回路図である。
実施の形態３では、比較的高い検出電圧を精度良く得るために、Ｐ型エンハンスメントＭＩＳトランジスタ３０８のしきい値電圧をカレントミラーを構成しているＰ型ＭＩＳトランジスタ３０１や３０２や増幅用インバータを構成しているＰ型ＭＩＳトランジスタ３０５のしきい値電圧より高い値としている。ここで述べているしきい値電圧の高低は絶対値での比較となる。
【００２７】
Ｐ型エンハンスメントＭＩＳトランジスタ２０８とＮ型デプレッションＭＩＳトランジスタ３０７はバイアス回路３０９を形成する
例えば、Ｐ型ＭＩＳトランジスタ３０１，３０２，３０５のしきい値電圧は−０．７Ｖ程度で構成されるが、Ｐ型ＭＩＳトランジスタ３０８は−１．９Ｖ程度で構成される。
こうすることで、本発明による電圧検出回路の検出電圧は１．９Ｖ程度を得ることができ、検出信号が入力されるロジック回路を構成するＰ型ＭＩＳトランジスタのしきい値電圧が−０．７Ｖ程度で構成されていれば、電源電圧の上昇時に回路の動作が安定となる電源電圧に達する前に検出信号が解除されてしまって、十分な回路リセットが出来ないような不具合を避けることができる。
【００２８】
また、Ｐ型ＭＩＳトランジスタ３０８のしきい値電圧の狙い値を変更することで、検出電圧を容易に変更することができる。さらに、Ｐ型エンハンスメントＭＩＳトランジスタ３０８のトランジスタサイズとＮ型デプレッションＭＩＳトランジスタ３０７のサイズの比を適切にとり電流駆動能力の比を調整することで、検出電圧の調整が可能である。
【００２９】
（実施の形態４）
図５は本発明の実施の形態４による電圧検出回路の構成を示すブロック図である。
実施の形態１のＮ２に接続されているＰ型エンハンスメントＭＩＳトランジスタを１つからしきい値の異なる２つのＰ型エンハンスメントＭＩＳトランジスタに変更したものである。
【００３０】
Ｐ型エンハンスメントＭＩＳトランジスタ５０６のゲート電極は実施の形態１のＰ型エンハンスメントＭＩＳトランジスタ１０６と同様にグランドに接続され、常にゲート・ソース間に最大のバイアスがかかるようになっている。もう一つのＰ型エンハンスメントＭＩＳトランジスタ５０７のゲート電極は電源電圧の検出出力ＶＤＥＴＸがインバータ５０８で反転されて帰還の信号が印加されている。第二の定電流回路５０５とＰ型エンハンスメントＭＩＳトランジスタ５０６及び５０７はバイアス回路５０８を形成している。
【００３１】
ここで、Ｐ型エンハンスメントＭＩＳトランジスタ５０６のしきい値電圧は、Ｐ型エンハンスメントＭＩＳトランジスタ５０７のしきい値電圧よりも絶対値で比較して高い構成となっている。例えば、Ｐ型エンハンスメントＭＩＳトランジスタ５０６のしきい値電圧を−１．９Ｖ程度で、Ｐ型エンハンスメントＭＩＳトランジスタ５０７のしきい値電圧を−０．７Ｖ程度で構成する。
【００３２】
このような構成とすることで、電源電圧を上昇していったときの解除出力と電源電圧を下げていったときの検出出力にヒステリシスを持たせることができるため、検出・解除電圧付近での出力の不用意な発振を防ぐことができ、そのため検出出力が印加されている回路の誤動作を防いだり消費電流を下げることが可能になる。
この時のＮ１，Ｎ２，Ｎ３の電位変化を図８に示す。
検出及び解除電圧は、Ｐ型エンハンスメントＭＩＳトランジスタ５０６とＰ型エンハンスメントＭＩＳトランジスタ５０７と定電流回路５０５の電流駆動能力の比を適切にとることで調整することが可能である。
【００３３】
（実施の形態５）
図６は、本発明の実施の形態５による電圧検出回路の構成を示す回路図である。
【００３４】
実施の形態４のカレントミラー回路と増幅回路と定電流回路の詳細な構成の例を示したものである。
【００３５】
カレントミラー回路はゲートが共通に接続されたＰ型エンハンスメントＭＩＳトランジスタ６０１と６０２で構成され、Ｐ型エンハンスメントＭＩＳトランジスタ６０１のゲートとドレインは共通に接続されカレントミラー回路の入力端子Ｎ１となる。
【００３６】
また、Ｐ型エンハンスメントＭＩＳトランジスタ６０２のドレインはカレントミラー回路の出力端子Ｎ３となる。
【００３７】
Ｐ型エンハンスメントＭＩＳトランジスタ６０８及び６０９とＮ型デプレッションＭＩＳトランジスタ６０７はバイアス回路６１１を形成する
Ｎ型デプレッションＭＩＳトランジスタ６０３と６０７はいずれもゲート電極とソース電極がグランドに接続され定電流素子として動作する。図５の増幅回路５０４にあたる部分はＰ型エンハンスメントＭＩＳトランジスタ６０５とＮ型エンハンスメントＭＩＳトランジスタ６０６で構成される一般的なＣＭＯＳインバータである。
【００３８】
実施の形態２におけるＮ１，Ｎ２，Ｎ３の電位変化もやはり図８に示すような挙動を示すため、増幅回路を構成するＰ型エンハンスメントＭＩＳトランジスタ６０５とＮ型エンハンスメントＭＩＳトランジスタ６０６のゲート電極にＶｃｃとグランドの中間電位が加わることを防ぎ、増幅回路でのリーク電流を防ぐことができる。
【００３９】
また、このような構成とすることで、電源電圧を上昇していったときの解除出力と電源電圧を下げていったときの検出出力にヒステリシスを持たせることができるため、検出・解除電圧付近での出力の不用意な発振を防ぐことができ、そのため検出出力が印加されている回路の誤動作を防いだり消費電流を下げることが可能になる。
【００４０】
（実施の形態６）
図７は、本発明の実施の形態６による電圧検出回路の構成を示す回路図である。ノードＮ２に接続されているＰ型エンハンスメントＭＩＳトランジスタ７０９のしきい値電圧をカレントミラー回路を構成しているＰ型ＭＩＳトランジスタ７０１，７０２やインバータを構成しているＰ型ＭＩＳトランジスタ７０５のしきい値電圧と異なる設定としている。
【００４１】
例えば、Ｐ型エンハンスメントＭＩＳトランジスタ７０８のしきい値電圧が−１．９Ｖ程度で、Ｐ型エンハンスメントＭＩＳトランジスタ７０１，７０２，７０５のしきい値電圧が−０．７Ｖだとすると、Ｐ型エンハンスメントＭＩＳトランジスタ７０９のしきい値電圧は−１．６Ｖ程度というようにＰ型エンハンスメントＭＩＳトランジスタ７０８のしきい値電圧とＰ型エンハンスメントＭＩＳトランジスタ７０１，７０２，７０５のしきい値電圧の間の値を設定する。このとき電圧検出回路の解除電圧は１．９Ｖ程度、検出電圧は１．６Ｖ程度となる。
【００４２】
このような構成とすることで、電源電圧を上昇していったときの解除出力と電源電圧を下げていったときの検出出力にヒステリシスを持たせることができるため、検出・解除電圧付近での出力の不用意な発振を防ぐことができ、そのため検出出力が印加されている回路の誤動作を防いだり消費電流を下げることが可能になる。さらに検出・解除電圧のばらつきはしきい値電圧のばらつきのみにほぼ依存するため精度が高く、検出信号が入力されるロジック回路を構成するＰ型ＭＩＳトランジスタのしきい値電圧が−０．７Ｖ程度で構成されていれば、電源電圧の上昇時に回路の動作が安定となる電源電圧に達する前に検出信号が解除されてしまって、十分な回路リセットが出来ないような不具合を避けることができ、また電源電圧が下がっていくときに回路が不安定な動作をする前に、リセットをかけることができる。
【００４３】
この時のＮ１，Ｎ２，Ｎ３の電位変化は同様に図８に示す。
また、Ｐ型ＭＩＳトランジスタ７０８、７０９のしきい値電圧の狙い値を変更することで、検出電圧を容易に変更することができる。さらに、Ｐ型エンハンスメントＭＩＳトランジスタ７０８、７０９のトランジスタサイズとＮ型デプレッションＭＩＳトランジスタ７０７のサイズの比を適切にとり電流駆動能力の比を調整することで、検出電圧の調整が可能である。
【００４４】
（実施の形態７）
図９は、本発明の実施の形態７による電圧検出回路の構成を示す回路図である。本発明は、実施の形態６と同様な回路構成であるが、Ｐ型エンハンスメントＭＩＳトランジスタ８０８と８０９が、カレントミラー回路を構成するＰ型エンハンスメントＭＩＳトランジスタ８０１．８０２やインバータを構成するＰ型エンハンスメントＭＩＳトランジスタ８０５のしきい値と同じ値となるように構成されている。
【００４５】
検出電圧と解除電圧の差は、Ｐ型エンハンスメントＭＩＳトランジスタ８０８、８０９のトランジスタサイズとＮ型デプレッションＭＩＳトランジスタ８０７のサイズの比を適切にとり電流駆動能力の比を調整することで、作り出しヒステリシスを持たせている。
【００４６】
トランジスタサイズは、チャネル幅またはチャネル長の大きさを変えることで容易に電流駆動能力を調整できる。適切なヒステリシスを持たせるためには、Ｐ型エンハンスメントＭＩＳトランジスタ８０９の電流駆動能力をＰ型エンハンスメントＭＩＳトランジスタ８０８の電流駆動能力よりも大きくなるようにサイズの調整が必要である。
【００４７】
このような構成とすることで、複数のしきい値電圧を作り出すためのチャネル不純物の導入工程を削減することができるため、低コストで本発明による電圧検出回路を構成することができる。
【００４８】
【発明の効果】
この発明は、以上説明したように、電圧検出回路の最終段にある増幅回路の入力を、電圧検出の前後で急峻に変化させることで、増幅回路のリーク電流を減らし回路全体の消費電流を下げることが可能となる。
【００４９】
さらに検出電圧と解除電圧にヒステリシスを持たせることで、検出出力が印加されている回路の誤動作を防いだり消費電流を下げることが可能になる。
【図面の簡単な説明】
【図１】本発明の実施の形態１による電圧検出回路の構成を示すブロック図である。
【図２】本発明の実施の形態２による電圧検出回路の構成を示す回路図である。
【図３】本発明の実施の形態３による電圧検出回路の構成を示す回路図である。
【図４】本発明の実施の形態１から３の電圧検出回路において、電源電圧を変化させた時の各ノードの電位変化を示したグラフである。
【図５】本発明の実施の形態４による電圧検出回路の構成を示すブロック図である。
【図６】本発明の実施の形態５による電圧検出回路の構成を示す回路図である。
【図７】本発明の実施の形態６による電圧検出回路の構成を示す回路図である。
【図８】本発明の実施の形態４から６及び実施の形態７の電圧検出回路において、電源電圧を変化させた時の各ノードの電位変化を示したグラフである。
【図９】本発明の実施の形態７による電圧検出回路の構成を示す回路図である。
【図１０】従来の電圧検出回路の構成を示す回路図である。
【図１１】従来の電圧検出回路において、電源電圧を変化させた時の各ノードの電位変化を示したグラフである。
【符号の説明】
１０１、５０１  カレントミラー回路
１０２、１０５、５０２、５０５  定電流回路
１０３、２０４、３０４  カレントミラー回路の負荷となるN型エンハンスメントＭＩＳトランジスタ
１０４、５０４  増幅回路
１０６、２０８、５０７、６０９、８０８、８０９  第一のしきい値電圧を有するＰ型エンハンスメントＭＩＳトランジスタ
１０７、２０９、３０９、５０９、６１１、７１１、８１１  バイアス回路
２０１、２０２  カレントミラーを構成するＰ型エンハンスメントＭＩＳトランジスタ
２０３、２０７、３０３、３０７  定電流回路を構成するＮ型デプレッションＭＩＳトランジスタ
２０５、３０５  インバータを構成するＰ型エンハンスメントＭＩＳトランジスタ
２０６、３０６  インバータを構成するＮ型エンハンスメントＭＩＳトランジスタ
３０１、３０２  カレントミラーを構成するＰ型エンハンスメントＭＩＳトランジスタ
３０８、５０６、７０８  第二のしきい値電圧を有するＰ型エンハンスメントＭＩＳトランジスタ
５０３、６０４、７０４、８０４  カレントミラー回路の負荷となるN型エンハンスメントＭＩＳトランジスタ
５０５、７０５、８０５  インバータを構成するＰ型エンハンスメントＭＩＳトランジスタ
６０１、６０２  カレントミラーを構成するＰ型エンハンスメントＭＩＳトランジスタ
６０３、６０７、７０３、７０７、８０３，８０７  定電流回路を構成するＮ型デプレッションＭＩＳトランジスタ
６０６、７０６、８０６  インバータを構成するＮ型エンハンスメントＭＩＳトランジスタ
７０１、７０２  カレントミラーを構成するＰ型エンハンスメントＭＩＳトランジスタ
７０９  第三のしきい値電圧を有するＰ型エンハンスメントＭＩＳトランジスタ
８０１、８０２  カレントミラーを構成するＰ型エンハンスメントＭＩＳトランジスタ
２００１、２００２  カレントミラーを構成するＰ型エンハンスメントＭＩＳトランジスタ
２００３，２００７  定電流回路を構成するＮ型デプレッションＭＩＳトランジスタ
２００４  バイアス回路を形成するN型エンハンスメントＭＩＳトランジスタ
２００５  インバータを構成するＰ型エンハンスメントＭＩＳトランジスタ
２００６  インバータを構成するＮ型エンハンスメントＭＩＳトランジスタ
２００８  カレントミラー回路の負荷となるN型エンハンスメントＭＩＳトランジスタ
２００９  バイアス回路
Ｎ１        カレントミラー回路の入力ノード
Ｎ２        バイアス回路の出力ノード
Ｎ３        カレントミラー回路の出力ノード
ＶＤＥＴＸ  電源電圧の検出出力
【図１】
0003806011.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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