(57)【特許請求の範囲】
【請求項１】
半導体基板の一部に設けられた活性領域と、
上記活性領域を取り囲む素子分離と、
少なくとも上記活性領域の上に形成され上記活性領域上でゲート電極として機能する、線幅が最小線幅の線状のポリシリコン膜と、
上記ポリシリコン膜の両側面の上に形成された絶縁膜からなる１対のサイドウォールと、
上記ポリシリコン膜の上に形成され上記活性領域上で上記ポリシリコン膜と共にゲート電極として機能するシリサイド層と、
上記活性領域のうち上記ポリシリコン膜の両側方に位置する領域に形成されたソース・ドレイン領域とを少なくとも備え、
上記シリサイド層は、上記サイドウォールの上方となる部分の高さと上記最小線幅との比が１／２より大きくなっているポリシリコン層がシリサイド化されることで形成されており、かつ、上記シリサイド層は、上記ポリシリコン層の両側面から中央で相接触するようにシリサイド化されることで、上記ポリシリコン層のうち上記サイドウォールの上方となる部分全てに形成されており、かつ、上記ポリシリコン膜は、上記ポリシリコン層のうちシリサイド化されずに残存した領域からなり、かつ、上記シリサイド層の膜厚と上記ポリシリコン膜の上記最小線幅との比が１／２より大きいことを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
上記ソース・ドレイン領域に接して形成された第２のシリサイド層をさらに備えていることを特徴とする半導体装置。
【請求項３】
請求項１又は２記載の半導体装置において、
上記ポリシリコン膜の最小線幅は２４０ｎｍ以下であることを特徴とする半導体装置。
【請求項４】
半導体基板の表面付近の領域に活性領域を取り囲む素子分離を形成する第１の工程と、
上記活性領域内の半導体基板上にゲート絶縁膜を形成する第２の工程と、
上記ゲート絶縁膜及び上記素子分離の上に平板状ポリシリコン膜を堆積する第３の工程と、
上記平板状ポリシリコン膜をエッチングにより選択的に除去して、少なくとも上記活性領域上に線幅が最小線幅の線状ポリシリコン膜を形成する第４の工程と、
上記線状ポリシリコン膜が形成された基板上にサイドウォール用絶縁膜を堆積する第５の工程と、
上記サイドウォール用絶縁膜をエッチバックして、上記線状ポリシリコン膜の両側方にサイドウォールを形成する第６の工程と、
上記活性領域内の上記線状ポリシリコン膜の両側方に位置する半導体基板内に不純物を導入してソース・ドレイン領域を形成する第７の工程と、
上記線状ポリシリコン膜の上面と、上記線状ポリシリコン膜の両側面のうち上記サイドウォールよりも上方となる部分とが露出した状態で基板の全面上に金属膜を堆積する第８の工程と、
高温熱処理により、上記金属膜と上記線状ポリシリコン膜の露出した部分とを反応させて、上記線状ポリシリコン膜の上面と両側面の一部とに接するシリサイド層を形成する第９の工程と、
上記金属膜の未反応部を除去する第１０の工程とを備え、
上記第６の工程では、上記線状ポリシリコン膜のうち上記サイドウォールの上方となる部分の高さと上記最小線幅との比が１／２より大きくなるように上記サイドウォールを形成し、
上記第９の工程では、上記線状ポリシリコン膜の両側面から進行するシリサイド層を中央で相接触させて、上記線状ポリシリコン膜のうち上記サイドウォールの上方となる部分全体をシリサイド化することを特徴とする半導体装置の製造方法。
【請求項５】
請求項４記載の半導体装置の製造方法において、
上記第８の工程では、上記ソース・ドレイン領域の表面が露出した状態で上記金属膜を堆積し、
上記第９の工程では、ソース・ドレイン領域に接する第２のシリサイド層を同時に形成することを特徴とする半導体装置の製造方法。
【請求項６】
請求項４又は５記載の半導体装置の製造方法において、
上記第６の工程では、異方性ドライエッチングを施して、上記線状ポリシリコン膜の厚さとほぼ等しい高さを有するサイドウォールを形成した後、等方性エッチングを施して、上記サイドウォールの高さを低減することを特徴とする半導体装置の製造方法。
【請求項７】
請求項４，５又は６記載の半導体装置において、
上記ポリシリコン膜の最小線幅は２４０ｎｍ以下であることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、シリサイド化された電極を有するＦＥＴを搭載した半導体装置及びその製造方法に係り、特に抵抗値の低減対策に関する。
【０００２】
【従来の技術】
超ＬＳＩの分野では、最近素子の微細化、高密度化、高速化、低消費電力化が進んでいる。そのため、超ＬＳＩを製造するためのプロセスにおいては、ＭＯＳトランジスタのポリシリコンゲート電極、ポリシリコン配線、ソース・ドレイン拡散層の抵抗を低減し、ソース・ドレイン拡散層容量を低減することで、素子の微細化、高密度化、高速化、低消費電力化の向上を図っている。その場合、一般的に、ＭＯＳトランジスタのポリシリコンゲート電極やソース・ドレイン領域、あるいはポリシリコン配線の抵抗を低減するための１つの技術として、シリコンと金属の化合物であるシリサイドを使用するシリサイドプロセスが知られている。また、このシリサイドプロセスを介して形成される半導体装置では、ソース・ドレイン領域の抵抗の低減が可能となることから、ソース・ドレイン領域の面積の縮小と、ソース・ドレイン領域の寄生容量の低減と、超ＬＳＩの高速化とが可能となる。
【０００３】
ここで、上記シリサイドプロセスの中で、いわゆるサリサイド（Self AlignedSilicide ）プロセスと呼ばれるプロセスが開発されている。このサリサイドプロセスでは、ＭＯＳトランジスタの構造として、下層のポリシリコン電極と上層のシリサイド層とからなるゲート電極と、ソース・ドレイン領域に接するシリサイド層とを備えたもので、工程中では、ポリシリコン電極とソース・ドレイン領域とを同時にシリサイド化させるようにしている。すなわち、サリサイドプロセスを採用すると、同一工程でゲート電極及びソース・ドレイン領域をシリサイド化できるため、工程数が少なく、かつコストも低コストになる。このような利点があるので、サリサイドプロセスは素子の微細化に必要なプロセスとして今後有望視され、研究開発も盛んになってきている。
【０００４】
以下、従来のサリサイド構造及びサリサイドプロセスについて、図２２及び図２３（ａ）〜（ｆ）を参照しながら説明する。
【０００５】
図２２は、従来のサリサイド構造を有するＭＯＳトランジスタの断面構造の一例を示す。図２２において、各符号と部材との関係は以下の通りである。１はシリコン基板を示す。２ａは半導体基板１の上に形成される各ＭＯＳトランジスタが配置される活性領域を取り囲んで電気的に分離するために設けられた素子分離を示す。３はゲート酸化膜を示す。４ａは活性領域上に形成されゲートとして機能するポリシリコン電極であり、４ｂは素子分離２ａ上に形成され配線として機能するポリシリコン配線であって、上記ポリシリコン電極４ａ及びポリシリコン配線４ｂは同時に堆積されたポリシリコン膜で構成されている。５はポリシリコン電極４ａ等を保護するために形成された保護酸化膜を示す。６はトランジスタの信頼性向上として動作時の局所的な電界を緩和するために低濃度の不純物をドープして形成された低濃度ソース・ドレイン領域を示す。７はサイドウォールであり、いわゆるＬＤＤ構造を採用するときに、高濃度ソース・ドレイン領域を形成する時のイオン注入マスクとして使用される。８は高濃度の不純物をドープして形成された高濃度ソース・ドレイン領域を示す。高濃度ソース・ドレイン領域８は、Ｎーｃｈトランジスタでは、例えばＡｓ等が注入されたｎ+ 領域を示し、Ｐーｃｈトランジスタでは、例えばＢＦ2 等が注入されたｐ+ 領域を示す。９ａはポリシリコン電極４ａの上に形成された電極部シリサイド膜を示し、９ｂはポリシリコン配線４ｂの上に形成された配線部シリサイド層を示し、９ｃは高濃度ソース・ドレイン領域８の上に形成された基板部シリサイド層を示す。各シリサイド層９ａ〜９ｃは、サリサイドプロセスでポリシリコン電極４ａ、ポリシリコン配線４ｂ，及び高濃度ソース・ドレイン領域８の表面付近の部分を同時にシリサイド化することで形成される。シリサイド材料としては、一般的にＴｉＳｉ2等の材料が多く用いられている。その他のシリサイド材料として、ＣｏＳｉ2 ，ＮｉＳｉ、ＷＳｉ，ＰｔＳｉ2 等も用いられている。
【０００６】
図２２の構造を有する半導体装置においては、ポリシリコン電極４ａ、ポリシリコン配線４ｂ及び高濃度ソース・ドレイン領域８に接するシリサイド層９ａ〜９ｃが形成されているので、それぞれの抵抗値を削減できる。例えば、シリサイド層が形成されていないポリシリコン電極，ポリシリコン配線を有する半導体装置の場合、ポリシリコン膜の厚さが３３０ｎｍであるとポリシリコン膜中にリンをドーピングしても、ポリシリコン膜のシート抵抗値は約３０Ω／□程度である。一方、図２２に示すシリサイド層９ａ，９ｂを含むポリシリコン膜のシート抵抗値は３Ω／□以下に低減できる。又、基板部シリサイド９ｃを含む高濃度ソース・ドレイン領域８のシート抵抗値は、シリサイド層が形成されていない時の値約１００Ω／□から３Ω／□以下に低減される。更に、図２２には示していないが、サリサイド構造を有するＭＯＳトランジスタにおいては、ポリシリコン配線４ｂや高濃度ソース・ドレイン領域８とトランジスタ間を接続する配線金属とのコンタクトが、非サリサイド構造における配線金属とシリコンとの接合ではなく、配線金属とシリサイド層との接合となるため、コンタクト抵抗が１／１０以下の値に低減される。
【０００７】
以上説明したように、ポリシリコン電極４ａ，ポリシリコン配線４ｂ及び高濃度ソース・ドレイン領域８の上部をシリサイド化することで、抵抗値が減小するので、配線や素子の微細化、高密度化、高速化、低消費電力化を促進させることが可能となる。
【０００８】
次に、図２３（ａ）〜（ｆ）を参照しながら、従来のサリサイド構造を有するＭＯＳトランジスタの製造方法について説明する。
【０００９】
まず、図２３（ａ）に示すように、シリコン基板１の表面付近の領域において、素子分離２ａで囲まれる活性領域の中に、ゲート酸化膜３とポリシリコン電極４ａとを形成し、全面に保護酸化膜５を形成する。このとき、素子分離２ａの上にも、ポリシリコン電極４ａと同時に堆積され同時にパターニングされたポリシリコン配線４ｂ及び保護酸化膜５が形成されている。さらに、ゲート電極４ａ及び保護酸化膜５をマスクとして、シリコン基板１の活性領域内に不純物イオンを低濃度で注入し、低濃度ソース・ドレイン領域６を形成する。その後、化学的気相成長法（ＣＶＤ）を用いて堆積した厚い酸化膜に異方性エッチングを施して、ポリシリコン電極４ａ及びポリシリコン配線４ｂの両側方に、サイドウォール７を形成する。図２３（ａ）は、このサイドウォール７の形成が完了した時の基板の断面状態を示す。
【００１０】
次に、図２３（ｂ）に示すように、ポリシリコン電極４ａ及びサイドウォール７をマスクとして、シリコン基板１の活性領域内に不純物イオンを高濃度で注入し、高濃度ソース・ドレイン領域８を形成する。
【００１１】
次に、図２３（ｃ）に示すように、ポリシリコン電極４ａ，ポリシリコン配線４ｂ及び高濃度ソース・ドレイン領域８の上に残存する保護酸化膜５をウエット処理により除去し、ポリシリコン膜及びシリコン基板の表面を露出させた後、スパッタリング法を用いて、基板の全面上に金属膜１０（例えばチタン膜）を堆積する。
【００１２】
さらに、図２３（ｄ）に示すように、６００℃〜７００℃でＲＴＡ（Rapid Thermal Annealing ）処理［急速熱処理］を行い、ポリシリコン電極４ａ，ポリシリコン配線４ｂ及び高濃度ソース・ドレイン領域８を構成するシリコンとチタンとを反応させて、ＴｉＳｉ2 膜からなるシリサイド層１１ａ〜１１ｃを形成する。このとき、素子分離２ａ及びサイドウォール７の上のチタン膜１０は、下地にシリコンが存在しないためシリサイド化されないで、未反応のチタンで構成されている。
【００１３】
その後、図２３（ｅ）に示すように、ウエットエッチングを行なって、各シリサイド層１１ａ〜１１ｃは残しながら、素子分離２ａ及びサイドウォール７の上の未反応チタンからなるチタン膜１０のみを選択的に除去する。通常、選択ウエットエッチング液として、アンモニア−過酸化水素水や硫酸−過酸化水素水等を用いる。
【００１４】
ただし、図２３（ｅ）に示す各シリサイド層１１ａ〜１１ｃを構成するＴｉＳｉ2 膜（Ｃ４９）は、熱処理温度が比較的低い温度（６００℃〜７００℃）で形成される膜で抵抗率が若干高い。そこで、図２３（ｆ）に示すように、形成されたシリサイド層（ＴｉＳｉ2 ）１１ａ〜１１ｃの抵抗を更に低下させるために、２回目のＲＴＡ処理を比較的高温（７５０℃〜８５０℃）で行なって、抵抗率の低いＴｉＳｉ2 膜（Ｃ５４）からなるシリサイド層９ａ〜９ｃを形成する。その後の工程における基板の断面状態の図示は省略するが、層間絶縁膜の堆積、平坦化、コンタクトホールの開口、金属配線膜の堆積、金属配線の形成等を行って、ＬＳＩを形成していく。
【００１５】
以上のような工程によって、図２２に示すようなサリサイド構造を有するＭＯＳトランジスタを製造することができる。
【００１６】
【発明が解決しようとする課題】
以上のように、超ＬＳＩの性能向上を行う上で開発，実用化が進められてきたサリサイドプロセスであるが、超ＬＳＩの微細化が進み設計ルールも０．３５μｍ，０．２５μｍと微細化されていくにともない、ポリシリコン電極及びフイールド酸化膜上のポリシリコン配線の幅も０．３５μｍ，０．２５μｍと細線化されていく。そして、このようなポリシリコン電極４ａ，ポリシリコン配線４ｂの細線化に伴い、ポリシリコン膜の単位面積当たりの抵抗値（シート抵抗値）は変化しないが、ポリシリコン膜そのものの抵抗値はその幅の逆数に比例して増加するという問題がある。
【００１７】
特に問題となるのは、シリサイド材料として最も多く使用され、プロセス上最も導入が容易なＴｉＳｉ2 膜の場合であり、ポリシリコン膜の幅が１．０μｍを下回るようになると単位面積当たりの抵抗値（シート抵抗値）自体が非常に上昇するという特性を持つ。したがって、ＴｉＳｉ2 の場合、設計ルールが０．３５μｍ，０．２５μｍと微細化された場合、１．０μｍを上回る配線のシート抵抗にくらべ、最小線幅の０．３５μｍ，０．２５μｍの配線のシート抵抗値は非常に高くなり、シリサイド化したＬＳＩ配線として、その有効性を発揮できなくなる（日経マイクロデバイス ６月号，１９９４，５２〜５９頁参照）。なお、ＴｉＳｉ2 以外の高融点材料としてＣｏＳｉ2 、ＮｉＳｉ等があり、これらの材料はＴｉＳｉ2 にくらべ比較的、細線化による単位面積当たりの抵抗値（シート抵抗値）の増加は少ないが、細線化が更に進むと、やはりＴｉＳｉ2 と同様の問題が発生するつまり抵抗値が増大する虞れがあったり、実用化が困難であるという問題がある。
【００１８】
本発明は斯かる点に鑑みてなされたものであり、その目的は、ポリシリコン電極等の上にシリサイド層を有するトランジスタを搭載した半導体装置の構造又は製造方法として、ポリシリコン電極等の寸法の微細化にも対応し得る抵抗値の極めて小さな半導体装置及びその製造方法を提供することにある。
【００１９】
【課題を解決するための手段】
本発明の半導体装置は、半導体基板の一部に設けられた活性領域と、上記活性領域を取り囲む素子分離と、少なくとも上記活性領域の上に形成され上記活性領域上でゲート電極として機能する線状のポリシリコン膜と、上記ポリシリコン膜の両側面の上に形成された１対のサイドウォールと、上記ポリシリコン膜の上面と上記ポリシリコン膜の両側面のうち上記サイドウォールの上方となる部分とに接して形成され上記活性領域上で上記ポリシリコン膜と共にゲート電極として機能するシリサイド層と、上記活性領域のうち上記ポリシリコン膜の両側方に位置する領域に形成されたソース・ドレイン領域とを少なくとも備え、上記ポリシリコン膜のうち上記サイドウォールの上方となる部分の高さと最小線幅との比が１／２よりおおきく、かつ、上記シリサイド層は、上記ポリシリコン膜の両側面からシリサイド化された部分が中央で相接触して形成されていることにより、上記ポリシリコン膜のうち上記サイドウォールの上方となる部分が全てシリサイド化され、かつ、上記シリサイド層の膜厚と上記ポリシリコン膜の最小線幅との比が１／２より大きい。
【００２０】
この構成により、ポリシリコン膜の上面だけでなく両側面の一部に接するシリサイド層が設けられているので、その分シリサイド層とポリシリコン膜とで構成されるゲート電極の抵抗値が低減する。したがって、ゲート電極の寸法が微細化されても、十分小さい抵抗値が得られる。また、さらにゲート電極が微細化された場合にも、電気抵抗値を低減することが可能となる。
【００２１】
上記半導体装置において、上記ソース・ドレイン領域に接して形成された第２のシリサイド層をさらに備え、上記シリサイド層の膜厚は上記第２のシリサイド層の膜厚より大きいことが好ましい。
【００２２】
この構成により、ソース・ドレイン領域に接する第２シリサイド層が形成され、いわゆるサリサイド構造となるので、半導体装置が微細化されても、全体としての抵抗値が小さく維持され、サリサイド構造の利点を損ねることがない。
【００２３】
本発明の半導体装置の製造方法は、半導体基板の表面付近の領域に活性領域を取り囲む素子分離を形成する第１の工程と、上記活性領域内の半導体基板上にゲート絶縁膜を形成する第２の工程と、上記ゲート絶縁膜及び上記素子分離の上に平板状ポリシリコン膜を堆積する第３の工程と、上記平板状ポリシリコン膜をエッチングにより選択的に除去して、少なくとも上記活性領域上に線状ポリシリコン膜を形成する第４の工程と、上記線状ポリシリコン膜が形成された基板上にサイドウォール用絶縁膜を堆積する第５の工程と、上記サイドウォール用絶縁膜をエッチバックして、上記線状ポリシリコン膜の両側方にサイドウォールを形成する第６の工程と、上記活性領域内の上記線状ポリシリコン膜の両側方に位置する半導体基板内に不純物を導入してソース・ドレイン領域を形成する第７の工程と、上記線状ポリシリコン膜の上面と、上記線状ポリシリコン膜の両側面のうち上記サイドウォールよりも上方となる部分とが露出した状態で基板の全面上に金属膜を堆積する第８の工程と、高温熱処理により、上記金属膜と上記線状ポリシリコン膜の露出した部分とを反応させて、上記線状ポリシリコン膜の上面と両側面の一部とに接するシリサイド層を形成する第９の工程と、上記金属膜の未反応部を除去する第１０の工程とを備え、上記第６の工程では、上記線状ポリシリコン膜のうち上記サイドウォールの上方となる部分の高さと最小線幅との比が１／２より大きくなるように上記サイドウォールを形成し、上記第９の工程では、上記線状ポリシリコン膜の両側面から進行するシリサイド層を中央で相接触させて、上記線状ポリシリコン膜のうち上記サイドウォールの上方となる部分全体をシリサイド化する。
【００２４】
この方法により、上記半導体装置を容易に製造することができる。
【００２５】
上記半導体装置の製造方法において、上記第８の工程では、上記ソース・ドレイン領域の表面が露出した状態で上記金属膜を堆積し、上記第９の工程では、ソース・ドレイン領域に接する第２のシリサイド層を同時に形成し、上記シリサイド層の膜厚は上記第２のシリサイド層の膜厚より大きくすることが好ましい。
【００２６】
また、上記第６の工程では、異方性ドライエッチングを施して、上記線状ポリシリコン膜の厚さとほぼ等しい高さを有するサイドウォールを形成した後、等方性エッチングを施して、上記サイドウォールの高さを低減することが好ましい。
【００２７】
この方法により、ウェットエッチングではサイドウォールと素子分離とのエッチング選択比を高くし得るという特性を利用して、第６工程における素子分離の膜厚の減小を可及的に少なくすることができる。
【００２８】
【発明の実施の形態】
（第１の実施形態）
まず、第１の実施形態について、図１及び図２（ａ）〜（ｆ）を参照しながら説明する。
【００２９】
図１は第１の実施形態における半導体装置の断面構造を示す。図１において、各符号と部材名との関係は以下の通りである。１はシリコン基板を示す。２ａは各々の活性領域を区画するために設けられた素子分離を示し、該素子分離２ａは、ＬＯＣＯＳ分離法によって形成された厚さが３５０ｎｍのシリコン酸化膜で構成されている。３はゲート酸化膜を示し、厚さが９ｎｍのシリコン酸化膜で構成されている。４ａは、最小線幅が０．３５μｍ（３５０ｎｍ）、厚さが３３０ｎｍの線状ポリシリコン膜内にＡｓをイオン注入によりドープしてなるポリシリコン電極４ａを示す。また、４ｂは、素子分離２ａの上に形成されたポリシリコン配線を示し、該ポリシリコン配線４ｂは、上記ポリシリコン電極４ａを構成するポリシリコン膜と同じ材料，同じ最小線幅及び厚さで構成されている。ただし、ポリシリコン配線４ｂの一部が半導体基板上に存在していてもよいものとする。５は、ポリシリコン電極４ａ等を保護するために形成された保護酸化膜を示し、該保護酸化膜５は、厚さが約１０ｎｍのシリコン膜からなる。６は、シリコン基板１の活性領域内に不純物イオンを低濃度で注入して形成された低濃度ソース・ドレイン領域を示す。７ａはポリシリコン電極４ａの両側方に形成された電極部サイドウォールを、７ｂはポリシリコン配線４ｂの両側方に形成された配線部サイドウォールをそれぞれ示す。各サイドウォール７ａ，７ｂは、同時に堆積されたシリコン窒化膜で構成され、かつ同じ幅７０ｎｍと同じ高さ２００ｎｍとを有する。すなわち、サイドウォール７ａ，７ｂの高さは、ポリシリコン電極４ａ及びポリシリコン配線４ｂの厚さ３３０ｎｍより１３０ｎｍ低い。つまり、ポリシリコン電極４ａ及びポリシリコン配線４ｂの各側面のうちサイドウォール７ａ，７ｂよりも上方に位置する部分の長さは１３０ｎｍである。８は、シリコン基板１の活性領域内に不純物イオンを高濃度で注入して形成された高濃度ソース・ドレイン領域を示し、該ソース・ドレイン領域８は、上記低濃度ソース・ドレイン領域６に対してポリシリコン電極４ａとは対向する側に位置する。
【００３０】
ここで、本実施形態の特徴として、ポリシリコン電極４ａの上面と、ポリシリコン電極４ａの両側面のうち電極部サイドウォール７ａよりも上方の部分とに接するように、チタンとシリコンとの反応生成物ＴｉＳｉ2 からなる電極部シリサイド層９ａが形成されている。そして、上記ポリシリコン電極４ａ及び電極部シリサイド層９ａにより、ゲート電極が構成されている。また、ポリシリコン配線４ｂの上面と、ポリシリコン配線４ｂの両側面のうち配線部サイドウォール７ｂよりも上方の部分とに接するように、ＴｉＳｉ2 からなる配線部シリサイド層９ｂが形成されている。そして、上記ポリシリコン配線４ｂと配線部シリサイド層９ｂとによりゲート配線が構成されている。さらに、高濃度ソース・ドレイン領域８に接するＴｉＳｉ2 からなる基板部シリサイド層９ｃが形成されている。本実施形態では、各シリサイド層９ａ〜９ｃは、厚さが約１２０ｎｍのＴｉＳｉ2膜で構成されている。
【００３１】
このように構成された本実施形態の半導体装置では、ＭＯＳトランジスタのポリシリコン電極４ａ及びポリシリコン配線４ｂの上面と両側面の一部（断面内において、ポリシリコン膜の厚さの１／５以上の長さを有する部分）とに接するシリサイド層９ａ，９ｂが形成されている。一方、図２３に示すような従来のサリサイド構造を有する半導体装置では、ＭＯＳトランジスタのポリシリコン電極４ａ及びポリシリコン配線４ｂの上面にのみ接するシリサイド層９ａ，９ｂが形成されている。したがって、本実施形態における半導体装置の構造では、各シリサイド層９ａ，９ｂがポリシリコン電極９ａ及びポリシリコン配線４ｂの両側面上に接する領域にまで亘って形成されている分、ゲート電極及びゲート配線の抵抗値をさらに低減できる。すなわち、従来のシリサイド層９ａ，９ｂの幅は、ポリシリコン膜の幅３５０ｎｍに等しいが、本実施形態のシリサイド層９ａ，９ｂの幅は、ポリシリコン膜の幅３５０ｎｍに左右のポリシリコン側面の長さ（１３０ｎｍ＋１３０ｎｍ）２６０ｎｍを加算した合計した値６１０ｎｍとなる。したがって、従来の構造に比較してシリサイド層９ａ，９ｂの面積が１．８５倍になるため、ゲート電極及びゲート配線の抵抗値も０．５４倍に低減できる。
【００３２】
なお、本実施形態では、ポリシリコン電極４ａ及びポリシリコン配線４ｂを構成するポリシリコン膜の両側部のうちシリサイド化される部分の長さを１３０ｎｍとしているが、本発明は斯かる実施形態に限定されるものではない。ポリシリコン膜の厚さが厚ければ厚いほど、あるいはサイドウォール７ａ，７ｂが低くければ低いほど、ポリシリコン膜のシリサイド化される領域の面積を大きくできるので、ゲート電極及びゲート配線の抵抗値を低減でき、その効果は非常に大きくなる。
【００３３】
また、本実施形態においては、シリサイド層をＴｉＳｉ2 膜で構成したが、その他の材料として、ＣｏＳｉ2 膜，ＮｉＳｉ膜、ＷＳｉ膜，ＰｔＳｉ2 膜等でシリサイド層を構成してもよい。
【００３４】
更に、各サイドウォール７ａ，７ｂをシリコン窒化膜で構成したが、ＳｉＯ2膜あるいはその他の絶縁膜で構成することもできる。なお、シリコン窒化膜の組成は、本実施形態におけるＳｉ3 Ｎ4 に限定されるものではなく、一般的な組成式Ｓｉx Ｎy を満足するものであればよい。
【００３５】
また、ポリシリコン電極４ａ及びポリシリコン配線４ｂを構成するポリシリコン膜の幅，厚さや、各サイドウォール７ａ，７ｂの幅や高さ、各シリサイド層９ａ〜９ｃを構成するＴｉＳｉ2 膜の厚さ等は、本実施形態で示した値に限定されるものではない。
【００３６】
また、サイドウォール７ａ，７ｂとポリシリコン電極４ａ，ポリシリコン配線４ｂ及びシリコン基板１との間に保護酸化膜５は必ずしも設けなくてもよい。ただし、本実施形態のごとくサイドウォールを窒化シリコン膜で構成する場合には、下地のポリシリコン膜及びシリコン基板との密着性等を向上する上で、サイドウォールの下方に保護酸化膜を介在させることが好ましい。
【００３７】
次に、図２（ａ）〜（ｆ）を参照しながら、上記図１に示す半導体装置の製造方法について説明する。
【００３８】
まず、図２（ａ）に示すように、シリコン基板１の表面付近の領域において、活性領域を取り囲むための素子分離２ａを形成し、活性領域内のシリコン基板１上にゲート酸化膜３を形成した後、基板全体にポリシリコン膜を堆積する。そして、フォトレジストマスクを用いて（図示せず）、エッチングによりポリシリコン膜を選択的に除去して、活性領域の中にポリシリコン電極４ａを、素子分離２ａの上にポリシリコン配線４ａをそれぞれ同時にパターニングする。その後、基板上に保護酸化膜５を形成する。
【００３９】
本実施形態では、素子分離２ａを形成する際にＬＯＣＯＳ分離法を用い、厚さが３５０ｎｍのシリコン酸化膜からなる素子分離２ａを設けている。ゲート酸化膜３の厚さは９ｎｍである。ポリシリコン電極４ａ及びポリシリコン配線４ｂを形成する際、厚さが３３０ｎｍのポリシリコン膜を堆積し、これを最小線幅０．３５μｍの細線にパターニングしている。さらに、ポリシリコン電極４ａ及び保護酸化膜５をマスクとして、活性領域のシリコン基板１内に不純物イオンを低濃度で注入し、低濃度ソース・ドレイン領域６を形成する。その後、化学的気相成長法（ＣＶＤ）を用いて堆積した厚いシリコン窒化膜に異方性エッチングを施して、ポリシリコン電極４ａ及びポリシリコン配線４ｂの両側方に電極部サイドウォール７ａ及び配線部サイドウォール７ｂを形成する。ただし、各サイドウォール７ａ，７ｂを形成する際、厚さが２００ｎｍのシリコン窒化膜を堆積し、異方性エッチングを行なって、幅が２００ｎｍ，厚さが３３０ｎｍのサイドウォール７ａ，７ｂを形成する。
【００４０】
次に、図２（ｂ）に示すように、ウエットエッチングあるいはドライエッチングによりサイドウォール７ａ，７ｂの高さを低減し、その後不純物イオンを高濃度で注入して高濃度ソース・ドレイン領域８を形成した後、注入された不純物を活性化するための熱処理を行なう。
【００４１】
この図２（ｂ）に示す工程において、本実施形態では、サイドウォール７ａ，７ｂの高さを低減する方法として、熱燐酸（Ｈ3 ＰＯ4 ）によるウエットエッチングを使用しているが、サイドウォール７ａ，７ｂがシリコン窒化膜で構成されているため、保護酸化膜５及び素子分離２ａを構成するＳｉＯ2 やポリシリコンとのエッチング選択比が大きく取れる。例えば、１５０℃の濃度制御された熱燐酸（Ｈ3 ＰＯ4 ）液を使用すれば、シリコン窒化膜のエッチングレートは３５Ａ／ｍｉｎで選択比は３０以上となる。そして、等方的エッチングとなり、素子分離２ａ等をほとんど除去することなく、シリコン窒化膜からなるサイドウォール７ａ，７ｂの寸法を、幅２００ｎｍ、高さ３３０ｎｍから幅７０ｎｍ、高さ２００ｎｍまで縮小できる。この時のウエットエッチング時間は、約４０ｍｉｎである。なお、ドライエッチングにおいて、シリコン窒化膜とポリシリコン、酸化膜の選択比を大きく取れば、図２（ａ）に示すサイドウォール形成時にオーバーエッチングを行なって、図２（ｂ）に示すサイドウォール７ａ，７ｂの寸法まで縮小することができる。
【００４２】
本実施形態ではサイドウォール７ａ，７ｂをシリコン窒化膜で構成して、熱燐酸によるウェットエッチングを行うようにしているので、その際素子分離２ａがエッチングされず、素子分離２ａの膜厚の減小に起因する分離リーク等の発生もなく安定してトランジスタを形成できる利点がある。
【００４３】
次に、図２（ｃ）に示すように、ポリシリコン電極４ａ，ポリシリコン配線４ｂ及び高濃度ソース・ドレイン領域８の上に残存する保護酸化膜５をウエット処理により除去し、ポリシリコン電極４ａ及びポリシリコン配線４ｂ及びシリコン基板１の表面を露出させる。このとき、本実施形態では、ＮＨ4 Ｆ対ＨＦに対するエッチング速度比が２０対１である溶液を用いて、２０ｓｅｃの間ウエットエッチングしている。
【００４４】
次に、図２（ｄ）に示すように、スパッタリング法を用いて、基板の全面上にチタン膜１０を堆積する。このチタン膜１０の厚さは５０ｎｍである。
【００４５】
さらに、図２（ｅ）に示すように、６５０℃でＲＴＡ（Rapid Thermal Annealing ）処理［急速熱処理］を行い、ポリシリコン電極４ａ，ポリシリコン配線４ｂ及び高濃度ソース・ドレイン領域８を構成するシリコンとチタンとを反応させて、ＴｉＳｉ2 膜からなるシリサイド層１１ａ〜１１ｃを形成する。このとき、ポリシリコン電極４ａ及びポリシリコン配線４ｂの上面及び両側面の一部がシリサイド化される。そして、素子分離２ａ及びサイドウォール７ａ，７ｂの上のチタン膜１０は、下地にシリコンが存在しないためシリサイド化されないで、未反応のチタンのままで残っている。
【００４６】
その後、図２（ｆ）に示すように、ウエットエッチングを行なって、各シリサイド層１１ａ〜１１ｃは残しながら、素子分離２ａ及びサイドウォール７ａ，７ｂの上の未反応チタンからなるチタン膜１０のみを選択的に除去する。本実施形態では、選択ウエットエッチング液として、アンモニア−過酸化水素水を用いている。さらに、図２（ｅ）に示す各シリサイド層１１ａ〜１１ｃを構成するＴｉＳｉ2 膜（Ｃ４９）は、熱処理温度が比較的低い温度（６５０℃）で形成される膜で抵抗率が若干高いことから、２回目のＲＴＡ処理を比較的高温（８２５℃）で行ない、抵抗率の低いＴｉＳｉ2 膜（Ｃ５４）からなる電極部シリサイド層９ａ，配線部シリサイド層９ｂ及び基板部シリサイド層９ｃを形成する。その後の工程における基板の断面状態の図示は省略するが、層間絶縁膜の堆積、平坦化、コンタクトホールの開口、金属配線膜の堆積、金属配線の形成等を行って、ＬＳＩを形成する。
【００４７】
以上の工程により、図１に示すサリサイド構造を有するＭＯＳトランジスタを搭載した半導体装置を形成することができる。
【００４８】
（第２の実施形態）
次に、第２の実施形態における半導体装置の構造について、図３を参照しながら説明する。
【００４９】
図３において、上記図１に示す半導体装置の部材と同じ部材には同じ符号を付して、説明を省略する。図３に示すように、本実施形態における半導体装置の構造は、上記第１の実施形態の図１に示す半導体装置の構造とほぼ同じである。ただし、本実施形態では、ポリシリコン電極４ａ及びポリシリコン配線４ｂの幅が非常に微細化されているので、ポリシリコン電極４ａ及びポリシリコン配線４ｂの両側部に形成された各シリサイド層９ａ，９ｂがポリシリコン膜の中央で互いに接触している。つまり、各サイドウォール７ａ，７ｂよりも上方に位置するポリシリコン膜がすべてシリサイド化されている点が本実施形態の特徴である。この場合、ポリシリコン電極４ａ及びポリシリコン配線４ｂを構成するポリシリコン膜の最小線幅は、ポリシリコン膜のうちシリサイド化される層の深さの２倍以下である。例えばポリシリコン膜のシリサイド化される深さが１２０ｎｍの場合には、ポリシリコン膜の最小線幅は２４０ｎｍ以下である。その場合には、ポリシリコン膜の両側面から漸次シリサイド化されていく部分が、ポリシリコン膜の上面からシリサイド化されていく部分がサイドウォール７ａ，７ｂの上端と同じ高さ位置まで到達するよりも早く互いに接するようになる。本実施形態では、将来の超微細化ＬＳＩにも十分対応し得る利点がある。
【００５０】
なお、本実施形態における半導体装置の構造を得るための製造工程は、上記第１の実施形態において説明した図２（ａ）〜（ｆ）に示す工程と基本的に同じであるので、図示及び説明を省略する。
【００５１】
（第３の実施形態）
次に、第３の実施形態における半導体装置の構造について、図４〜図６を参照しながら説明する。図４は第３の実施形態における半導体装置の製造工程中における状態を示す斜視図であり、図５は図４に示すＶ−Ｖ線における断面図である。図４及び図５において、上記第１の実施形態の図１に示す部材と同じ部材には同じ符号を付して、説明を省略する。図５に示すように、本実施形態における半導体装置の構造は、上記第１の実施形態の図１に示す半導体装置の構造とほぼ同じである。ただし、本実施形態では、第１の実施形態と異なり、ポリシリコン電極４ａの両側面上のサイドウォール７の高さがポリシリコン膜の厚さとほぼ同等であり、電極部シリサイド層９ａはポリシリコン電極４ａの上面に接する部分のみに形成されている。一方、ポリシリコン電極４ａに近い部分を除くポリシリコン配線４ｂにはサイドウォールが存在せず、配線部シリサイド層９ｂは、ポリシリコン配線４ｂの上面および両側面の上に接するように形成されている。なお、基板部シリサイド層９ｃの構造は、上記第１の実施形態における基板部シリサイド層９ｃの構造と同じである。
【００５２】
本実施形態における半導体装置の構造では、通常のＭＯＳＬＳＩにおいてトランジスタの能動領域（活性領域）に存在するポリシリコン電極４ａがポリシリコン膜全体に占める割合は、素子分離２ａ上のポリシリコン配線４ｂが占める割合に比べ非常に小さい。素子分離２ａ上のポリシリコン配線４ｂは各トランジスタの接続等に使用されているからである。したがって、素子分離２ａ上のポリシリコン配線４ｂの抵抗値を低減するだけでも、ＭＯＳＬＳＩの高速化、高密度化に寄与しその効果は非常に大きい。本実施形態において、例えば、第１の実施形態と同じくポリシリコン膜の最小線幅が０．３５μｍ（３５０ｎｍ）、ポリシリコン膜の厚さが３３０ｎｍである場合、配線部シリサイド層９ｂの図４の断面内における合計長さは、ポリシリコン配線４ｂの最小線幅の３５０ｎｍと左右ポリシリコン配線４ｂの両側方の高さ（３３０ｎｍ＋３３０ｎｍ）の合計１０１０ｎｍとなる。したがって、従来例と比較して約２．９倍の面積がシリサイド化され、抵抗値も単純計算で０．３４倍に低減でき、抵抗値の低減効果が特に大きい。
【００５３】
次に、本実施形態における半導体装置の製造工程について、図６を参照しながら説明する。
【００５４】
まず、図６（ａ）に示すように、上記第１の実施形態における図２（ａ）で説明した工程と同じ工程を実施する。ただし、本実施形態では、サイドウォール７を形成するためのシリコン窒化膜の厚さは１００ｎｍとしている。
【００５５】
次に、図６（ｂ）に示すように、ＣＶＤ法により、基板の全面上に厚さが２０ｎｍのエッチング用酸化膜１２を堆積する。
【００５６】
次に、図６（ｃ）に示すように、ＮＨ4 Ｆ対ＨＦの比が２０対１の溶液を用いて、上記エッチング用酸化膜１２のうち活性領域及び活性領域の近辺を除く素子分離２ａ上の部分を除去する。このとき、図示しないが、エッチング用酸化膜１２の除去領域のみを開口したフォトレジストマスクを形成して、エッチング用酸化膜のエッチングを行なう。
【００５７】
次に、図６（ｄ）に示すように、１５０℃の熱燐酸を用いたウェットエッチングにより、活性領域上のポリシリコン電極４ａの両側方のサイドウォール７は残し、素子分離２ａ上のポリシリコン配線４ｂの両側方のサイドウォール７を除去する。ただし、図６（ｄ）には示されていないが図５に示すように、活性領域の近辺のポリシリコン配線４ｂの両側方のサイドウォール７は残存している。
【００５８】
次に、図６（ｅ）に示すように、ＮＨ4 Ｆ対ＨＦの比が２０対１の溶液を用いて、上記エッチング用酸化膜１１の残存部分をすべて除去した後、活性領域のポリシリコン電極４ａ及びサイドウォール７をマスクとして不純物イオンを高濃度で注入し、高濃度ソース・ドレイン領域８を形成する。その後、注入された不純物を活性化するための熱処理を行ない、保護酸化膜５のうち活性領域内のシリコン基板１上で露出した部分及びポリシリコン膜の周囲のサイドウォール７で覆われていない部分をウェットエッチングにより除去する。その後、基板の全面上に厚さが５０ｎｍのチタン膜１０を堆積する。
【００５９】
さらに、図６（ｆ）に示すように、１回目のＲＴＡ処理により、ポリシリコン膜とチタン膜１０とが接触する部分及びシリコン基板１とチタン膜１０とが接触する部分でチタンとシリコンとを反応させて、ＴｉＳｉ2 膜よりなるシリサイド層を形成した後、チタン膜１０の未反応部を除去した後、２回目のＲＴＡ処理を行なって、抵抗率の低いシリサイド層９ａ〜９ｃを形成する。その後、層間絶縁膜の堆積、平坦化、コンタクトホールの開口、金属配線膜の堆積、金属配線の形成等を行って、ＬＳＩを形成する。
【００６０】
以上の工程によって、図４及び図５に示すサリサイド構造を有するＭＯＳトランジスタを搭載した半導体装置を形成することができる。
【００６１】
なお、本実施形態の工程では、ポリシリコン電極４ａの側方にのみサイドウォールを形成するために、電極部サイドウォール９ａ及び配線部サイドウォール９ｂを形成した後、エッチング用酸化膜１２を形成して配線部サイドウォール９ｂを除去するようにしたが、例えば活性領域内の基板上にのみサイドウォール形成用の絶縁膜を堆積し、異方性エッチングにより電極部サイドウォールを形成するようにしてもよい。
【００６２】
（第４の実施形態）
次に、第４の実施形態における半導体装置について、図７を参照しながら説明する。図７は第４の実施形態における半導体装置の構造を示す断面図である。図７に示すように、本実施形態の半導体装置の構造は、上記第３の実施形態における図４に示す半導体装置の構造とほぼ同じであるが、本実施形態では、第１の実施形態と同様に、電極部シリサイド層９ａが、ポリシリコン電極４ａの上面と両側面の一部とに接するように形成されている点が異なる。すなわち、サイドウォール７よりも上方に位置するポリシリコン電極４ａの両側面の上に亘って電極部シリサイド層９ａが形成されている。
【００６３】
したがって、本実施形態では、第３の実施形態におけるポリシリコン配線４ｂの周囲に形成された電極部シリサイド層９ｂによる大きな抵抗値の低減効果に加え、配線部シリサイド層９ａによる抵抗値の低減効果をも発揮することができる。
【００６４】
（第５の実施形態）
次に、第５の実施形態について、図８〜図１１を参照しながら説明する。
【００６５】
図８は本実施形態に係る半導体装置の構造を示す断面図であり、図９は図８の一部を拡大した断面図である。同図において、上記第１の実施形態の図１に示す部材と同じ部材には同じ符号を付して、説明を省略する。図８に示すように、本実施形態における半導体装置の構造は、上記第１の実施形態の図１に示す半導体装置の構造とほぼ同じであるが、本実施形態では、ポリシリコン電極４ａ及びポリシリコン配線４ｂの両側方に保護酸化膜５を介してＬ字状の電極部サイドウォール７ａ及び配線部サイドウォール７ｂが設けられている点が第１の実施形態と異なる。そして、電極部シリサイド層９ａ，配線部シリサイド層９ｂ及び基板部シリサイド層９ｃの構造は、上記第１の実施形態の図１に示す構造と基本的に同じである。
【００６６】
本実施形態では、後述のように、製造工程において、ポリシリコン電極４ａ及びポリシリコン配線４ｂを構成するポリシリコン膜の厚さ以下の高さを有するＬ字状のサイドウォール７ａ，７ｂを確実に作り込める利点がある。また、電極部サイドウォール７ａの幅をある程度維持しながら高さを低減することが容易となるので、ＬＤＤ構造によるＭＯＳトランジスタの高速動作や高耐圧性を維持しながら、抵抗値の低減を図ることができる利点がある。
【００６７】
次に、上記図８及び図９に示す構造を有する半導体装置の製造工程について、図１０（ａ）〜（ｆ）及び図１１を参照しながら説明する。ただし、図１０（ａ）〜（ｆ）は本実施形態に係る半導体装置の製造工程における構造の変化を示す断面図であり、図１１は図１０（ｃ）に示す状態における半導体装置の一部を拡大して示す断面図である。
【００６８】
まず、図１０（ａ）に示すように、シリコン基板１の活性領域内に、ゲート酸化膜３を介してポリシリコン電極４ａを形成する一方、素子分離２ａの上にポリシリコン配線４ｂを形成する。ただし、これらの部材の材質や形成方法は上記第１の実施形態と同様である。この状態で、基板全体の上に保護酸化膜５を堆積し、ポリシリコン電極４ａ及びその両側方の保護酸化膜５をマスクとして、不純物イオンを低濃度で注入して、低濃度ソース・ドレイン領域６を形成する。さらに、保護酸化膜５の上に、サイドウォール用のシリコン窒化膜７ｘと、マスク用ポリシリコン膜１４とを、いずれもＣＶＤ法により堆積する。このとき、図１１に示すように、ポリシリコン電極４ａ及びポリシリコン配線４ｂを構成するポリシリコン膜の厚みは３３０ｎｍ，最小線幅は０．３５ミクロンであり、保護酸化膜５の厚みは２０ｎｍであり、シリコン窒化膜７の厚さは３０ｎｍであり、ポリシリコン膜１４の厚さは１００ｎｍである。
【００６９】
次に、図１０（ｂ）に示すように、ＲＩＥにより、ポリシリコン膜１４をオーバーエッチングし、コーナー部のみ残して他の部分を除去する。この処理によって、ポリシリコン電極４ａとポリシリコン配線４ｂの基端付近の両コーナー部にそれぞれ電極部ポリシリコンマスク１４ａと配線部ポリシリコンマスク１４ｂとを形成する。このとき、ポリシリコン膜１４とシリコン窒化膜７ｘとのエッチング選択比は大きい。
【００７０】
次に、図１０（ｃ）に示すように、残存するポリシリコンマスク１４ａ，１４ｂをマスクとしてＨ3 ＰＯ4 （１５０℃の熱燐酸）によるウェットエッチングを行ない、シリコン窒化膜７ｘのうち各ポリシリコンマスク１４ａ，１４ｂに覆われた部分のみ残し他の部分を除去する。このとき、シリコン窒化膜７ｘとポリシリコンマスク１４ａ，１４ｂとのエッチングの選択比は、３０：１程度にすることができる。この工程により、ポリシリコン電極４ａ及びポリシリコン配線４ｂの両側方に、いずれもＬ字状の電極部サイドウォール９ａ及び配線部サイドウォール９ｂが形成される。この各サイドウォール９ａ，９ｂの高さは、ポリシリコン電極４ａ及びポリシリコン配線４ｂを構成するポリシリコン膜の厚さよりもかなり小さくすることができる。その理由は、上記第１の実施形態の場合には、余りに長時間のエッチングを行ってサイドウォール７ａ，７ｂの高さを低くしようとすると、素子分離２ａの膜厚の減小を招き、素子分離機能が劣化する虞れがあったが、本実施形態では斯かる虞れはないからである。
【００７１】
次に、図１０（ｄ）に示すように、ポリシリコン電極４ａ，電極部ポリシリコンマスク１４ａ及び電極部サイドウォール９ａをマスクとして、活性領域のシリコン基板１内に不純物イオンを高濃度で注入し、高濃度ソース・ドレイン領域８を形成する。その後、ドライエッチング又はウェットエッチングにより、ポリシリコンマスク１４ａ，１４ｂを除去する。
【００７２】
次に、図１０（ｅ）に示すように、ＨＦ系のエッチング液を用いて、基板上で露出した部分の保護酸化膜５を除去する。その後、チタン膜を堆積し、１回目のＲＴＡ処理を行なって、チタンとシリコンとの反応によりＴｉＳｉ2 膜からなるシリサイド層を形成する。このときの状態は、上記各実施形態の製造工程で図示したとおりであるので、図示は省略する。
【００７３】
そして、図１０（ｆ）に示すように、チタン膜を除去した後、２回目のＲＴＡ処理を行なって、抵抗率の低いシリサイド層９ａ〜９ｃを形成する。その後、層間絶縁膜の堆積、平坦化、コンタクトホールの開口、金属配線膜の堆積、金属配線の形成等を行って、ＬＳＩを形成する。
【００７４】
以上の工程によって、図８及び図９に示すサリサイド構造を有するＭＯＳトランジスタを搭載した半導体装置を形成することができる。
【００７５】
本実施形態に係る半導体装置の製造方法では、ポリシリコン膜１４をエッチバックしてポリシリコンマスク１４ａ，１４ｂを形成する際に、保護酸膜５によってポリシリコン膜１４の下方が覆われているので、長時間のドライエッチングを行っても下地のシリコン基板１や素子分離２ａをエッチングしてしまうことがない。すなわち、上記第１の実施形態において、図２（ｂ）に示す工程で、ドライエッチングのオーバーエッチングにより高さの低いサイドウォール７ａ，７ｂを形成しようとすると、素子分離２ａの膜厚の減小が大きくなり、素子分離機能が劣化する虞れがある。そこで、上記第１の実施形態では、ウェットエッチングにより高さの低いサイドウォール７ａ，７ｂを形成するようにしているが、ウェットエッチングの場合、サイドウォールの形状の制御性がドライエッチングよりも劣る。その点、本実施形態では、素子分離２ａの素子分離機能の劣化を防止しながら、非エッチング物の形状の制御性のよいドライエッチングによりサイドウォール７ａ，７ｂを形成することができる。
【００７６】
なお、本実施形態では、Ｌ字状のサイドウォール７ａ，７ｂの高さはポリシリコン電極４ａ，ポリシリコン配線４ｂの高さの４／５以下であることが、抵抗値の低減のためには好ましい。ただし、特に本実施形態では、サイドウォール高さのバラツキを極めて小さく抑制できるので、ポリシリコン膜の４／５以上を越える場合でも、ある程度の効果を発揮し得る。
【００７７】
（第６の実施形態）
まず、第６の実施形態について、図１２，図１３（ａ）〜（ｅ）及び図１４（ａ）〜（ｅ）を参照しながら説明する。
【００７８】
図１２は第６の実施形態における半導体装置の断面構造を示す。本実施形態に係る半導体装置の構造は、図１に示す上記第１の実施形態に係る半導体装置の構造と基本的に同じであり、図１に示す部材と同じ部材は同じ符号を付して、説明を省略する。本実施形態では、上記第１の実施形態におけるＬＯＣＯＳ膜からなる素子分離２ａに代えて、トレンチ分離法によって形成されたシリコン酸化膜で構成される素子分離２ｂを設けている。本実施形態でも、ポリシリコン電極４ａ及びポリシリコン配線４ｂは、上記第１の実施形態におけると同様の幅，厚さを有し、含有する不純物の種類，材料も同じである。また、各サイドウォール７ａ，７ｂ及びゲート酸化膜３の材質，厚さも、第１の実施形態において説明した通りである。さらに、本実施形態においても、第１の実施形態におけると同様の材質，厚みを有する電極部シリサイド層９ａと、配線部シリサイド層９ｂと、基板部シリサイド層９ｃとが形成されている。
【００７９】
このように構成された本実施形態の半導体装置では、第１の実施形態と同様に、各シリサイド層９ａ，９ｂがポリシリコン膜の側面にまで亘る分、更に抵抗値を低減できる。
【００８０】
特に本実施形態では、ＭＯＳトランジスタを形成する活性領域を区画するために、トレンチ分離法で形成された素子分離２ｂを用いているので、サイドウォール７ａ，７ｂを形成する材料が素子分離２ｂを構成する材料と同じシリコン酸化膜（ＣＶＤによって堆積されたＳｉＯ2 膜）である場合でも安定なプロセスを提供できる。すなわち、このようなポリシリコン膜の高さよりも低いサイドウォール７ａ，７ｂを有する構造では、サイドウォール形成のための異方性エッチング工程において、サイドウォール高さを低減するためにオーバーエッチングを行う必要がある。その際、分離絶縁膜（例えばシリコン酸化膜）がサイドウォールのオーバーエッチングと同時にエッチングされても形状が垂直であるため、エッチングによる除去領域の横方向への拡がり（分離絶縁膜幅の減少）が抑えられ、分離耐圧の低下（分離リ−クの発生）を招く虞れがない。
【００８１】
また、ゲート長の小さい微細化されたＭＯＳトランジスタを搭載した半導体装置では、ＬＯＣＯＳ法により形成された素子分離はバーズビークが生じる等トレンチ構造の素子分離よりも問題が多い。したがって、トレンチ型素子分離の使用はＬＳＩの素子集積度を向上させる点でも有利であるとともに、サイドウォール高さを低減する上で安定なプロセスを提供でき、ポリシリコン膜の両側部の一部までシリサイド化することによる効果と相俟って著効を発揮することができる。
【００８２】
なお、本実施形態では、ポリシリコン電極４ａ及びポリシリコン配線４ｂを構成するポリシリコン膜の側面のうちシリサイド化される部分の長さを１３０ｎｍとしているが、ポリシリコン膜の厚さが厚ければ厚いほど、あるいはサイドウォール７ａ，７ｂの高さが低ければ低いほど、ポリシリコン膜の側方のシリサイド化される領域の面積を大きくできるので、ゲート電極及びゲート配線の抵抗値を低減でき、よって、その効果は非常に大きくなる。
【００８３】
また、本実施形態においては、シリサイド層をＴｉＳｉ2 膜で構成したが、その他の材料として、ＣｏＳｉ2 膜，ＮｉＳｉ膜、ＷＳｉ膜，ＰｔＳｉ2 膜等でシリサイド層を構成してもよい。
【００８４】
更に、各サイドウォール７ａ，７ｂをＳｉＯ2 膜で構成したが、シリコン窒化膜あるいはその他の絶縁膜で構成することもできる。
【００８５】
また、ポリシリコン電極４ａ及びポリシリコン配線４ｂを構成するポリシリコン膜の幅，厚さや、各サイドウォール７ａ，７ｂの幅や高さ、各シリサイド層９ａ〜９ｃを構成するＴｉＳｉ2 膜の厚さ等は、本実施形態で示した値に限定されるものではない。
【００８６】
次に、図１３（ａ）〜（ｅ）及び図１４（ａ）〜（ｅ）を参照しながら、上記図１２に示す半導体装置の製造方法について説明する。
【００８７】
まず、図１３（ａ）に示すように、トレンチ型素子分離を形成するために、シリコン基板１の上に、下敷き酸化膜２１と、トレンチへの埋め込み用シリコン酸化膜を平坦化する際のエッチングストッパ−となるシリコン窒化膜２２とを堆積し、さらにその上にトレンチ形成領域を開口したレジスト膜２３を形成する。
【００８８】
次に、図１３（ｂ）に示すように、レジスト膜２３をマスクとして、シリコン窒化膜２２、下敷き酸化膜２１をエッチングし、更にシリコン基板１を垂直にエッチングして、深さが約３００ｎｍのトレンチ２４を形成する。
【００８９】
次に、図１３（ｃ）に示すように、基板表面に対して若干熱酸化を行った後、基板の全面上に厚さが約１μｍのトレンチへの埋め込み用シリコン酸化膜２ｘをＣＶＤ法を用いて堆積する。
【００９０】
次に、図１３（ｄ）に示すように、埋め込み用シリコン酸化膜２ｘをＣＭＰ法を用いて平坦化すると同時に、埋め込み用シリコン酸化膜２ｘから素子分離２ｂをパターニングする。ここで、本実施形態では、平坦化時のエッチングストッパ−としてシリコン窒化膜２２を用いているが、ポリシリコン膜を用いてもよい。又、平坦化法としてＣＭＰ法の代わりにレジスト膜を堆積してエッチバックする等の平坦化法を用いてもよい。
【００９１】
次に、図１３（ｅ）に示すように、エッチングストッパ−として用いたシリコン窒化膜２２と下敷き酸化膜２１とをエッチングにより除去する。
【００９２】
次に、図１４（ａ）に示すように、ゲ−ト酸化を行った後、ポリシリコン膜４ｘを堆積し、ゲ−ト電極パタ−ン用のレジスト膜３１を形成する。本実施形態では、ゲ−ト酸化膜３の膜厚は９ｎｍ、ポリシリコン膜４ｘの厚みは３３０ｎｍである。
【００９３】
次に、図１４（ｂ）に示すように、レジスト膜３１をマスクとしてエッチングを行ってポリシリコン膜４ｘ及びゲート酸化膜３をパターニングし、ゲート長が約０．３５μｍのポリシリコン電極４ａと、ポリシリコン配線４ｂとを形成する。その後、ポリシリコン電極４ａ，ポリシリコン配線４ａ及び素子分離２ｂをマスクとしてシリコン基板１内に不純物イオンを低濃度で注入し、低濃度ソース・ドレイン領域６を形成する。
【００９４】
次に、図１４（ｃ）に示すように、基板上にサイドウォール形成用のシリコン酸化膜７ｘを堆積する。本実施形態におけるこのシリコン酸化膜７ｘの厚みは１２０ｎｍであり、第１の実施形態におけるサイドウォール形成用のシリコン酸化膜の厚み（３５０ｎｍ）よりもかなり薄い。これは、次の工程で、異方性の強いドライエッチングによサイドウォールを形成するからである。
【００９５】
次に、図１４（ｄ）に示すように、上記シリコン酸化膜７ｘの異方性エッチングを行って、ポリシリコン電極４ａ及びポリシリコン配線４ｂの両側方に電極部サイドウォール７ａ及び配線部サイドウォール７ｂを形成する。
【００９６】
本実施形態では、サイドウォール高さを低減するためにドライエッチング時のオ−バ−エッチング量を大きくしており、各サイドウォール７ａ，７ｂの高さを２００ｎｍ（酸化膜を２５０ｎｍエッチングすることに相当）とし、ポリシリコン膜７ｘの厚み以下まで低減している。また、このサイドウォール高さを低減するためのオ−バ−エッチングによって、素子分離２ｂの一部も同時にエッチングされる。しかし、トレンチ構造をしている素子分離２ｂの側面は垂直方向に延びており、しかも素子分離２ｂの上面は、エッチングストッパ−膜であるシリコン窒化膜２２の膜厚の分だけゲ−ト酸化膜３より高い位置にある。したがって、素子分離２ｂの一部がある程度除去されても、素子分離２ｂのうち素子分離として機能する部分の幅は低減することがなく、ＬＯＣＯＳ法によって形成される素子分離のようにオーバーエッチングによってその幅が低減することに起因するリークの発生等の問題がない。その後、ポリシリコン電極４ａ，ポリシリコン配線４ｂ，電極部サイドウォール７ａ，配線部サイドウォール７ｂ及び素子分離２ｂをマスクとして、シリコン基板１内に不純物イオンを高濃度で注入しさらに熱処理を行って高濃度ソース・ドレイン領域８を形成する。また、これにより低濃度ソース・ドレイン領域６の範囲も決定される。
【００９７】
次に、図１４（ｅ）に示す工程で、上記第１の実施形態における図２（ｃ）〜（ｆ）に示す工程と同じ処理を行って、ポリシリコン電極４ａ，ポリシリコン配線４ｂ及び高濃度ソース・ドレイン領域８を構成するシリコンとチタンとを反応させて、ＴｉＳｉ2 膜からなるシリサイド層を形成する。その後、層間絶縁膜の堆積、平坦化、コンタクトホ−ルの開口、金属配線膜の堆積、金属配線の形成等を行ってＬＳＩを形成する。
【００９８】
以上のＭＯＳトランジスタの製造方法により、図１３に示すＭＯＳトランジスタの構造を作製でき、低抵抗のポリシリコン電極、配線を容易に形成できる。なお、本実施形態ではサイドウォール材料としてシリコン酸化膜（ＳｉＯ2 ）を使用したが、シリコン酸化膜以外の窒化膜やその他材料を使用しても差支えない。
【００９９】
また、シリサイド材料としてＴｉＳｉ2 を使用したが、その他の材料、例えば、ＣｏＳｉ2 ，ＮｉＳｉ，ＰｔＳｉ等を使用してもよい。
【０１００】
（第７の実施形態）
次に、第７の実施形態について、図１５，図１６（ａ）〜（ｅ）及び図１７（ａ）〜（ｅ）を参照しながら説明する。
【０１０１】
図１５は、第７の実施形態におけるＭＯＳトランジスタの断面構造の一例を示すものである。図１５において、上記第６の実施形態における図１２に示す符号と同じ符号を付したものは同一の部材を示し、説明を省略する。
【０１０２】
第６の実施形態とは異なり本実施形態では、活性領域上には第１ポリシリコン電極４a1とその上の第２ポリシリコン電極４a2とが形成され、活性領域以外のトレンチ型素子分離となる素子分離２ｂ上では、上記第２ポリシリコン配線４b2のみが設けられ、第１ポリシリコン配線４b1は存在しない。ただし、シリコン基板１上でもポリシリコン膜がゲートとして機能しない部分には、第１ポリシリコン配線４b1及び第２ポリシリコン配線４b2が形成されている。そして、第１ポリシリコン電極４a1の側面のほぼ全体が電極部サイドウォール７ａで覆われ、第２ポリシリコン電極４a2の上面及びその両側面に接する電極部シリサイド層９ａが形成され、第２ポリシリコン配線４b2の上面及びその側面に接する配線部シリサイド層９ｂが形成され、高濃度ソース・ドレイン領域８に接する基板部シリサイド層９ｃが形成されている。そして、第１，第２ポリシリコン電極４a1，４a2及び電極部シリサイド層９ａによりゲート電極が構成され、第１，第２ポリシリコン配線４b1，４b2及び配線部シリサイド層９ｂによりゲート配線が構成されている。
【０１０３】
後述するように、このような構造を有するトランジスタの製造工程では、トレンチ型素子分離を形成する前に、第１ポリシリコン電極４a1及び第１ポリシリコン配線４b1となるポリシリコン膜を堆積することで、活性領域上の第１ポリシリコン電極４a1や第１ポリシリコン配線４b1と素子分離の上面とが同じ高さになる。したがって、それらの上に形成される第２ポリシリコン配線４b2内の段差がなくなるので、安定したトランジスタ形成とポリシリコン配線の信頼性の向上とを可能としている。
【０１０４】
このように構成された本実施形態の半導体装置では、ＭＯＳトランジスタの第２ポリシリコン電極４a2及び第２ポリシリコン配線４b2に対し、その上面及び各側面の一部に接するシリサイド層９ａ，９ｂが形成されているので、上記第１の実施形態と同様にゲート電極やゲート配線の抵抗値を低減することができる。また、ＭＯＳトランジスタを形成する活性領域を区画するために、トレンチ分離法で形成された素子分離２ｂを用いているので、上記第１の実施形態と同様にサイドウォール７を形成する材料がシリコン酸化膜（ＣＶＤによって堆積されたシリコン酸化膜）である場合でも、素子分離２ｂの幅の減小を招くことがなく分離耐圧の低下を防止できる等、安定なプロセスを提供できる。
【０１０５】
加えて、本実施形態では、ポリシリコン電極を２つのポリシリコン膜からなる２層構造としているので、例えば第１ポリシリコン電極４a1は高濃度不純物を含むポリシリコン膜（例えば高濃度ｎ+ ポリシリコン）で構成し、第２ポリシリコン電極４a2は低濃度不純物を含むポリシリコン膜で構成することで、電極部シリサイド層９ａを安定に形成できるという利点がある。不純物濃度が低いポリシリコン膜の方がシリサイド層を安定して形成するために好ましい理由は、不純物として使用される砒素（Ａｓ）や燐（Ｐ）がシリサイド層の形成を阻害するので、一般的には高濃度不純物がドープされたシリサイド層ではシ−ト抵抗が上昇するからである。したがって、高濃度ｎ+ ポリシリコン膜で第１ポリシリコン電極４a1を構成し、低濃度ｎ- ポリシリコン膜で第２ポリシリコン電極４a2を構成して、第２ポリシリコン電極４a2の上面及びその両側面の上にシリサイド層９ａを形成することで、非常に低抵抗のゲ−ト電極を形成することが可能となる。この効果は、第１，第２ポリシリコン配線４b1，４b2で構成されるポリシリコン配線４ｂ及び配線部シリサイド層９ｂについても同様である。
【０１０６】
なお、第１の実施形態と同様に、本実施形態では、各シリサイド層９ａ，９ｂ，９ｃをＴｉＳｉ2 で構成したが、ＣｏＳｉ2 ，ＮｉＳｉ、ＷＳｉ，ＰｔＳｉ2等の他のシリサイドで構成するようにしてもよい。さらに、サイドウォール７ａをＳｉＯ2 で構成したが、Ｓｉ3 Ｎ4 あるいはその他の材料で構成してもよい。
【０１０７】
また、ポリシリコン膜の幅，膜厚あるいはサイドウォールの幅，高さや、シリサイド層の膜厚等は本実施形態の寸法に限定されるものではない。
【０１０８】
さらに、各ポリシリコン膜にドーピングされる不純物の導電型をｎ型としたがｐ型としてもよい。
【０１０９】
次に、図１６（ａ）〜（ｅ）及び図１７（ａ）〜（ｅ）を参照しながら、上記図１５に示す半導体装置の製造方法について説明する。
【０１１０】
まず、図１６（ａ）に示すように、シリコン基板１の上に、ゲート酸化膜３及び第１ポリシリコン膜４x1を堆積し、その上にトレンチ形成領域を開口したレジスト膜２３を形成する。ゲ−ト酸化膜３と第１ポリシリコン膜４x1とは、後の工程で埋め込み用酸化膜を平坦化するためのエッチングストッパ−としても兼用させる。本実施形態では、ゲ−ト酸化膜３の膜厚は９ｎｍ、第１ポリシリコン膜４x1の膜厚は２００ｎｍである。
【０１１１】
次に、図１６（ｂ）に示すように、レジスト膜２３をマスクとして、第１ポリシリコン膜４x1、ゲート酸化膜３をエッチングし、更にシリコン基板１を垂直にエッチングして、トレンチ２４を形成する。
【０１１２】
次に、図１６（ｃ）に示すように、基板表面に対して若干熱酸化を行った後、基板の全面上にトレンチへの埋め込み用シリコン酸化膜２ｘをＣＶＤ法を用いて堆積する。
【０１１３】
次に、図１６（ｄ）に示すように、シリコン酸化膜２ｘをＣＭＰ法を用いて平坦化すると同時に、シリコン酸化膜２ｘから素子分離２ｂをパターニングする。ここで、平坦化時のエッチングストッパ−として第１ポリシリコン膜４x1を用いる。又、平坦化法としてＣＭＰ法の代わりにレジスト膜を堆積してエッチバックする等の平坦化法を用いてもよい。また、第１ポリシリコン膜４x1への不純物（ｐ+ 型不純物）の導入は、図５（ａ）に示す第１ポリシリコン膜４x1の堆積工程の後か、図５（ｄ）に示す平坦化工程の後に行う。
【０１１４】
次に、図１６（ｅ）に示すように、基板上に第２ポリシリコン膜４x2を堆積する。本実施形態では、第２ポリシリコン膜４x2の膜厚は１３０ｎｍである。その後、第２ポリシリコン膜４x2内に低濃度不純物（ｎ- 型不純物）を導入する。
【０１１５】
次に、図１７（ａ）に示すように、第２ポリシリコン膜４x2の上に、ゲ−ト電極パターニング用のレジスト膜３１を形成する。
【０１１６】
次に、図１７（ｂ）に示すように、レジスト膜３１を用いて第１，第２ポリシリコン膜４x1，４x2及びゲート酸化膜３をパターニングし、ゲート長が約０．３５μｍの第１，第２ポリシリコン電極４a1，４a2と、第１，第２ポリシリコン配線４b1，４b2とを形成する。その後、ポリシリコン電極４a1，４a2，ポリシリコン配線４b1，４b2及び素子分離２ｂをマスクとしてシリコン基板１内に不純物イオンを低濃度で注入し、低濃度ソース・ドレイン領域６を形成する。
【０１１７】
次に、図１７（ｃ）に示すように、厚みが１２０ｎｍ程度のサイドウォール形成用のシリコン酸化膜７ｘを堆積する。
【０１１８】
次に、図１７（ｄ）に示すように、上記シリコン酸化膜７ｘの異方性エッチングを行って、第１ポリシリコン電極４a1の両側面上に電極部サイドウォール７ａを形成する。本実施形態では、素子分離２ｂ上の第２ポリシリコン配線４b2の両側面上にはほとんどサイドウォールは形成されない。
【０１１９】
その後、各ポリシリコン電極４a1,4a2、各ポリシリコン配線４b1,4b2、電極部サイドウォール７ａ，配線部サイドウォール７ｂ及び素子分離２ｂををマスクとして、シリコン基板１内に不純物イオンを高濃度で注入しさらに熱処理を行って高濃度ソース・ドレイン領域８を形成する。また、これにより低濃度ソース・ドレイン領域６の範囲も決定される。
【０１２０】
次に、図１７（ｅ）に示す工程で、上記第１実施形態における図１（ｃ）〜（ｆ）に示す工程と同じ処理を行って、各シリサイド層９ａ〜９ｃを形成する。その後、層間絶縁膜の堆積、平坦化、コンタクトホ−ルの開口、金属配線膜の堆積、金属配線の形成等を行ってＬＳＩを形成する。
【０１２１】
以上のＭＯＳトランジスタの製造方法により、図１５に示すＭＯＳトランジスタの構造を作製でき、低抵抗のポリシリコン電極、配線を容易に形成できる。特に、第５の実施形態の製造方法と比較して、各ポリシリコン電極４a1，４a2及びポリシリコン配線４b1，４b2をパターニングする際に、下地が完全にフラットになっているので、パターニング性が向上する利点がある。
【０１２２】
（第８の実施形態）
次に、第８の実施形態について、図１８及び図１９（ａ）〜（ｆ）を参照しながら説明する。
【０１２３】
図１８は、本実施形態に係る半導体装置の断面図である。同図に示すように、本実施形態では、トレンチ構造の素子分離２ｂが設けられており、さらに、ポリシリコン電極４ａ及びポリシリコン配線４ｂの側面上に保護酸化膜５を介して絶縁膜からなるＬ字状のサイドウォール７ａ，７ｂがそれぞれ形成されている。その他の構造は、上記図８に示す構造と同じである。
【０１２４】
本実施形態の半導体装置により、上記第６の実施形態と同様の効果を発揮することができる。加えて、本実施形態では、後述するように、Ｌ字状サイドウォール７ａ，７ｂを形成するためのオーバーエッチング時に、トレンチ構造の素子分離２ｂの膜厚の減小を防止できる利点がある。すなわち、素子分離２ｂと活性領域の基板面との段差をそれほど大きくしなくても素子分離２ｂの素子分離機能を確実に保持することができる、したがって、ポリシリコン電極４ａとポリシリコン配線４ｂとの高低差を低減することができ、ポリシリコンゲート４ａのパターニング精度の向上を図ることができる。
【０１２５】
次に、図１９（ａ）〜（ｆ）を参照しながら、図１８に示す半導体装置の製造工程を説明する。
【０１２６】
まず、図１９（ａ）に示す状態は、シリコン基板１の活性領域内に、ゲート酸化膜３を介してポリシリコン電極４ａを形成する一方、素子分離２ａの上にポリシリコン配線４ｂを形成する。この状態で、基板全体の上に保護酸化膜５を堆積し、ポリシリコン電極４ａ及びその両側方の保護酸化膜５をマスクとして、不純物イオンを低濃度で注入して、低濃度ソース・ドレイン領域６を形成する。さらに、保護酸化膜５の上に、サイドウォール用のシリコン窒化膜７ｘと、マスク用ポリシリコン膜１４とを、いずれもＣＶＤ法により堆積する。このとき、ポリシリコン電極４ａ及びポリシリコン配線４ｂ，保護酸化膜５，シリコン窒化膜７ｘ，ポリシリコン膜１４の寸法は、上記第５の実施形態と同じであり、素子分離２ｂのトレンチの深さは及び全体の厚さは上記第６の実施形態と同じである。
【０１２７】
次に、図１９（ｂ）に示すように、ＲＩＥにより、ポリシリコン膜１４をオーバーエッチングし、コーナー部のみ残して他の部分を除去する。この処理によって、ポリシリコン電極４ａとポリシリコン配線４ｂの基端付近の両コーナー部にそれぞれ電極部ポリシリコンマスク１４ａと配線部ポリシリコンマスク１４ｂとを形成する。このとき、ポリシリコン膜１４とシリコン窒化膜７ｘとのエッチング選択比は大きい。なお、素子分離２ｂとシリコン基板面との段差が大きい場合には素子分離２ｂの側面上にもポリシリコン膜１４の一部が残る場合があり得るが、本実施形態のごとく段差がそれほど大きくない場合には、素子分離２ｂの側面上にはポリシリコン膜１４が残らない。
【０１２８】
次に、図１９（ｃ）〜（ｆ）に示す工程で、上記第５の実施形態における図１０（ｃ）〜（ｆ）に示す工程と同じ工程を行う。その後、層間絶縁膜の堆積、平坦化、コンタクトホールの開口、金属配線膜の堆積、金属配線の形成等を行って、ＬＳＩを形成する。
【０１２９】
以上の工程によって、図１８に示すサリサイド構造を有するＭＯＳトランジスタを搭載した半導体装置を容易に形成することができる。
【０１３０】
特に、本実施形態の方法では、図１９（ｄ）に示す工程で、酸化保護膜５が素子分離２ｂ及び活性領域のシリコン基板の上に形成されているので、サイドウォール７ａ，７ｂを形成する際に素子分離２ｂの膜厚の減小が生じない。したがって、その分素子分離２ｂとシリコン基板１との間の段差を低減することができ、ゲートのパターニング精度の向上を図ることができる。
【０１３１】
（第９の実施形態）
次に、第９の実施形態について、図２０（ａ）〜（ｅ）及び図２１（ａ）〜（ｅ）を参照しながら説明する。本実施形態でも、トレンチ構造を有する素子分離とＬ字状のサイドウォールを設けている点は、上記第８の実施形態と同じである。ただし、本実施形態では、図２１（ｅ）に示すように、素子分離２ｂが活性領域のシリコン基板と同じ高さ位置に形成されており、ポリシリコン電極９ａ及びポリシリコン配線４ｂの下地が完全に平坦化されている。
【０１３２】
まず、図２０（ａ）〜（ｅ）に示す工程で、上記第６の実施形態における図１３（ａ）〜（ｅ）とほぼ同様の工程を行う。ただし、本実施形態では、図２０（ｅ）に示す工程で、素子分離２ｂと活性領域のシリコン基板とがほぼ平坦化される。このような平坦化は、図２０（ａ）に示す工程でシリコン窒化膜２２の厚みを薄めにしておき、図２０（ｅ）に示す工程で、シリコン窒化膜２２及び下敷き酸化膜２１をエッチングする際に、素子分離２ｂを同時にエッチングして最終的にほぼ平坦化することで容易に実現する。つまり、各部のエッチング比等を考慮して、予めシリコン窒化膜２２の厚みを決定しておけばよい。あるいは、図２０（ｄ）に示す状態からさらにシリコン窒化膜２２及び下敷き酸化膜２１を除去するようにＣＭＰを行うこともできる。
【０１３３】
その後、図２１（ａ）〜（ｅ）に示す工程で、上記第８の実施形態における図１９（ａ）〜（ｆ）と同じ工程を行う。ただし、本実施形態では、図１９（（ｄ）に示す工程に対応する工程の図示を省略している。
【０１３４】
本実施形態で形成される半導体装置の構造は、素子分離２ｂの上面と活性領域のシリコン基板１の上面との間に段差がないことを除けば、上記第８の実施形態による半導体装置の構造と同じである。したがって、上記第８の実施形態とほぼ同じ効果を発揮し、特に、本実施形態では、ポリシリコン電極４ａ及びポリシリコン配線４ｂのパターニング時に素子分離２ｂと活性領域のシリコン基板１とが完全に平坦化されているので、パターニング精度が極めて高くなるという著効を発揮することができる。
【０１３５】
【発明の効果】
本発明の半導体装置及びその製造方法によれば、寸法が微細化されたポリシリコン電極等においても抵抗値の低減を図ることができる。
【図面の簡単な説明】
【図１】  第１の実施形態に係る半導体装置の断面図である。
【図２】  第１の実施形態に係る半導体装置の製造工程を示す断面図である。
【図３】  第２の実施形態に係る半導体装置の断面図である。
【図４】  第３の実施形態に係る半導体装置の斜視図である。
【図５】  図４に示すＶ−Ｖ線における半導体装置の断面図である。
【図６】  第３の実施形態に係る半導体装置の製造工程を示す断面図である。
【図７】  第４の実施形態に係る半導体装置の断面図である。
【図８】  第５の実施形態に係る半導体装置の断面図である。
【図９】  第５の実施形態に係る半導体装置の一部を拡大して示す断面図である。
【図１０】  第５の実施形態に係る半導体装置の製造工程を示す断面図である。
【図１１】  第５の実施形態に係る半導体装置の製造工程の途中における構造を拡大して示す断面図である。
【図１２】  第６の実施形態に係る半導体装置の断面図である。
【図１３】  第６の実施形態に係る半導体装置の製造工程のうち素子分離を形成するまでの工程を示す断面図である。
【図１４】  第６の実施形態に係る半導体装置の製造工程のうち素子分離を形成した後の工程を示す断面図である。
【図１５】  第７の実施形態に係る半導体装置の断面図である。
【図１６】  第７の実施形態に係る半導体装置の製造工程のうち第２ポリシリコン膜を形成するまでの工程を示す断面図である。
【図１７】  第７の実施形態に係る半導体装置の製造工程のうち第２ポリシリコン膜を形成した後の工程を示す断面図である。
【図１８】  第８の実施形態に係る半導体装置の断面図である。
【図１９】  第８の実施形態に係る半導体装置の製造工程を示す断面図である。
【図２０】  第９の実施形態に係る半導体装置の製造工程のうち素子分離を形成するまでの工程を示す断面図である。
【図２１】  第９の実施形態に係る半導体装置の製造工程のうち素子分離を形成した後の工程を示す断面図である。
【図２２】  従来のサリサイド構造を有する半導体装置の断面図である。
【図２３】  従来の半導体装置の製造工程を示す断面図である。
【符号の説明】
１    シリコン基板（半導体基板）
２    素子分離
３    ゲート酸化膜
４    ポリシリコン電極
５    保護酸化膜
６    低濃度ソース・ドレイン領域
７ａ  電極部サイドウォール
７ｂ  配線部サイドウォール
８    高濃度ソース・ドレイン領域
９ａ  電極部シリサイド層
９ｂ  配線部シリサイド層
９ａ  基板部シリサイド層
１０  チタン膜（金属膜）
１１  シリサイド層
１２  エッチング用酸化膜
１４  マスク用ポリシリコン膜
【図１】
0003811518.tif 000002
【図２】
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【図３】
0003811518.tif 000004
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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