(57)【特許請求の範囲】
【請求項１】
第１入力端子を解放した時のハイインピーダンス信号と、第１入力端子に第１電位がかかった時のハイ信号と、第１入力端子に第２電位がかかった時のロー信号との３つの状態の信号が入力されそれぞれの状態に応じた出力が得られる信号入出力回路において、
電源電位と接地電位の間に直列に接続し、且つその接続部が前記第１入力端子と接続した第１、第２抵抗器と、
電源電位と接地電位の間に同じく直列に接続した第３、第４、第５抵抗器と、
前記第１、第２抵抗器の接続部に制御電極が接続された第１トランジスタと、第２電極が該第１トランジスタの第２電極に接続され制御電極が前記第３、第４抵抗器の接続部に接続される前記第１トランジスタと同一の極性の第２トランジスタと、前記第１トランジスタの第１電極に第２電極が接続され前記第２トランジスタの第１電極に第１電極が接続される前記第１トランジスタと逆の極性の第３トランジスタと、前記第１、第２トランジスタの第２電極の接続部に接続した定電流源と、によって構成される第１差動増幅回路と、
前記第１、第２抵抗器の接続部に制御電極が接続される前記第１トランジスタと逆の極性の第４トランジスタと、第２電極が該第４トランジスタの第２電極に接続され制御電極が前記第５、第４抵抗器の接続部に接続される前記第１トランジスタと逆の極性の第５トランジスタと、前記第４トランジスタの第１電極に第２電極が接続され前記第５トランジスタの第１電極に第１電極が接続される前記第１トランジスタと同一の極性の第６トランジスタと、前記第４、第５トランジスタの第２電極の接続部に接続した定電流源と、によって構成される第２差動増幅回路と、
前記第３トランジスタとカレントミラー回路を構成する第１入力部と、前記第６トランジスタとカレントミラー回路を構成する第２入力部と、前記第１入力部を介して前記第１差動増幅回路から入力される信号によって動作する第１素子と、前記第２入力部を介して前記第２差動増幅回路から入力される信号によって動作するとともに前記第１素子と直列に接続された第２素子とを備えるとともに、２値の第１出力信号を出力し、前記ハイインピーダンス信号が前記第１入力端子に入力された時に前記第１及び第２素子両方が導通化されて一方の値となる前記第１出力信号を出力し、又、前記ハイ信号又は前記ロー信号が前記第１入力端子に入力された時に前記第１及び第２素子のいずれか一方が略非導通化されて他方の値となる前記第１出力信号を出力する第１出力回路と、
前記第３トランジスタとカレントミラー回路を構成する第３入力部と、前記第６トランジスタとカレントミラー回路を構成する第４入力部と、を有し、該第３及び第４入力部それぞれに入力される前記第１及び第２差動増幅回路の２信号に基づいて２値の第２出力信号を出力するとともに、前記ハイ信号と前記ロー信号が前記第１入力端子に入力された時にその入力された信号をそれぞれ反転した出力レベルとなり前記ハイインピーダンス信号が前記第１入力端子に入力されたときに前記出力レベルのうちのどちらか一方の確定出力レベルとなる前記第２出力信号を出力する第２出力回路と、
を備えることを特徴とする信号入出力回路。
【請求項２】
前記第１出力回路が、
前記第３トランジスタとカレントミラー回路を構成する前記第１トランジスタと逆極性の第７トランジスタと、
前記第６トランジスタとカレントミラー回路を構成する前記第１トランジスタと同一の極性の第８トランジスタと、
前記第８トランジスタの第１電極に第１電極と制御電極が接続された前記第１トランジスタと逆極性の第９トランジスタと、
前記第９トランジスタの第２電極に第２電極が接続され、前記第９トランジスタの第１電極と制御電極に制御電極が接続されるとともに、前記第７トランジスタの第２電極に第１電極が接続された前記第１トランジスタと逆極性の第１０トランジスタと、
前記第７トランジスタの第１電極と前記第８トランジスタの第２電極との間に接続された定電流源と、を備えるとともに、
該定電流源と前記第７トランジスタの第１電極との接続部から前記第１出力信号を出力し、
前記第２出力回路が、
前記第３トランジスタとカレントミラー回路を構成する前記第１トランジスタと逆極性の第１１トランジスタと、
前記第６トランジスタとカレントミラー回路を構成するとともに、前記第１１トランジスタの第１電極に第１電極が接続された前記第１トランジスタと同一の極性の第１２トランジスタと、を備えるとともに、
前記第１１、第１２トランジスタの第１電極の接続部から前記第２出力信号を出力することを特徴とする請求項１に記載の信号入出力回路。
【請求項３】
前記第１、第２差動増幅回路及び前記第１出力回路内の定電流源が、カレントミラー回路で構成されたことを特徴とする請求項２に記載の信号入出力回路。
【請求項４】
前記第１、第２抵抗器それぞれの抵抗値を略等しく設定し、前記第３、第４、第５抵抗器それぞれの抵抗値を略等しく設定することを特徴とする請求項１〜請求項３のいずれかに記載の信号入出力回路。
【請求項５】
２つの入力部と３つの出力端子を有し、該２つの入力部が前記第１、第２出力回路の出力端子にそれぞれ接続され、該３つの出力端子が前記第１入力端子に入力された３つの状態をそれぞれ表す論理回路を備えることを特徴とする請求項１〜請求項４のいずれかに記載の信号入出力回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はデジタル信号を出力する信号入出力回路に関するもので、特にハイインピーダンス、ハイ、ローといった３値の信号の認識が可能な信号入出力回路に関する。
【０００２】
【従来の技術】
従来、信号入出力回路には、図１に示すようなＣ−ＭＯＳ−ＦＥＴ構成の信号入出力回路が用いられてきた。このような構成の信号入出力回路において、図２に示すように予め入力信号レベルを２つ設定しておく。一定レベルの範囲内のハイレベル入力信号が入力された時ＮチャネルのＭＯＳトランジスタＱ12のみがＯＮし、一定レベルの範囲内のローレベル入力信号が入力された時ＰチャネルのＭＯＳトランジスタＱ11のみがＯＮする。よって、ハイ（電源電圧）かロー（接地電圧）かの２値の信号のみ、認識が可能で、その信号に応じた出力が行われる。
【０００３】
また、図３のようにＡＤ変換回路を用いることによって、ハイかローかその中間レベルの信号かの３信号を認識し、それぞれの信号に応じたデジタル信号を出力することのできる回路も使用されている。
【０００４】
【発明が解決しようとする課題】
図１に示すようなＣ−ＭＯＳ−ＦＥＴで構成された信号入出力回路では、デジタル信号を出力する場合、出力側が１本の信号線がないため、２つの信号のみの識別しか可能でない。そのため、この信号入出力回路を用いて情報を伝達する場合、入力側には、ハイ、ローのどちらかの信号をしか認識させることできず、更に情報量を増やすには時分割を行わなければならない。つまり、このような信号入出力回路では、１ビット、すなわち２＾1＝２つの情報量しか伝達できないが、時分割すると、２分割では２ビット、すなわち２＾2＝４つの情報量が、Ｎ分割では２＾Nの情報量が伝達できる。しかし、このような時分割を行うにはそれを行うための回路が必要となる。
【０００５】
また、図３のようなＡＤ変換回路を用いた構成の信号入出力回路は、回路の構成が複雑でタイミング生成用のクロック信号も必要とした。
【０００６】
本発明は、前記ＡＤ変換回路を用いた信号入出力回路よりも簡単な構成で、３値の入力信号を認識し、且つ識別できるような信号入出力回路を提供することを目的とする。
【０００７】
【課題を解決するための手段】
請求項１に記載の信号入出力回路は、第１入力端子を解放した時のハイインピーダンス信号と、第１入力端子に第１電位がかかった時のハイ信号と、第１入力端子に第２電位がかかった時のロー信号との３つの状態の信号が入力されそれぞれの状態に応じた出力が得られる信号入出力回路において、電源電位と接地電位の間に直列に接続し、且つその接続部が前記第１入力端子と接続した第１、第２抵抗器と、電源電位と接地電位の間に同じく直列に接続した第３、第４、第５抵抗器と、前記第１、第２抵抗器の接続部に制御電極が接続された第１トランジスタと、第２電極が該第１トランジスタの第２電極に接続され制御電極が前記第３、第４抵抗器の接続部に接続される前記第１トランジスタと同一の極性の第２トランジスタと、前記第１トランジスタの第１電極に第２電極が接続され前記第２トランジスタの第１電極に第１電極が接続される前記第１トランジスタと逆の極性の第３トランジスタと、前記第１、第２トランジスタの第２電極の接続部に接続した定電流源と、によって構成される第１差動増幅回路と、前記第１、第２抵抗器の接続部に制御電極が接続される前記第１トランジスタと逆の極性の第４トランジスタと、第２電極が該第４トランジスタの第２電極に接続され制御電極が前記第５、第４抵抗器の接続部に接続される前記第１トランジスタと逆の極性の第５トランジスタと、前記第４トランジスタの第１電極に第２電極が接続され前記第５トランジスタの第１電極に第１電極が接続される前記第１トランジスタと同一の極性の第６トランジスタと、前記第４、第５トランジスタの第２電極の接続部に接続した定電流源と、によって構成される第２差動増幅回路と、前記第３トランジスタとカレントミラー回路を構成する第１入力部と、前記第６トランジスタとカレントミラー回路を構成する第２入力部と、前記第１入力部を介して前記第１差動増幅回路から入力される信号によって動作する第１素子と、前記第２入力部を介して前記第２差動増幅回路から入力される信号によって動作するとともに前記第１素子と直列に接続された第２素子とを備えるとともに、２値の第１出力信号を出力し、前記ハイインピーダンス信号が前記第１入力端子に入力された時に前記第１及び第２素子両方が導通化されて一方の値となる前記第１出力信号を出力し、又、前記ハイ信号又は前記ロー信号が前記第１入力端子に入力された時に前記第１及び第２素子のいずれか一方が略非導通化されて他方の値となる前記第１出力信号を出力する第１出力回路と、前記第３トランジスタとカレントミラー回路を構成する第３入力部と、前記第６トランジスタとカレントミラー回路を構成する第４入力部と、を有し、該第３及び第４入力部それぞれに入力される前記第１及び第２差動増幅回路の２信号に基づいて２値の第２出力信号を出力するとともに、前記ハイ信号と前記ロー信号が前記第１入力端子に入力された時にその入力された信号をそれぞれ反転した出力レベルとなり前記ハイインピーダンス信号が前記第１入力端子に入力されたときに前記出力レベルのうちのどちらか一方の確定出力レベルとなる前記第２出力信号を出力する第２出力回路と、を備えることを特徴とする。
【０００９】
また、前記第１出力回路が、前記第３トランジスタとカレントミラー回路を構成する前記第１トランジスタと逆極性の第７トランジスタと、前記第６トランジスタとカレントミラー回路を構成する前記第１トランジスタと同一の極性の第８トランジスタと、前記第８トランジスタの第１電極に第１電極と制御電極が接続された前記第１トランジスタと逆極性の第９トランジスタと、前記第９トランジスタの第２電極に第２電極が接続され、前記第９トランジスタの第１電極と制御電極に制御電極が接続されるとともに、前記第７トランジスタの第２電極に第１電極が接続された前記第１トランジスタと逆極性の第１０トランジスタと、前記第７トランジスタの第１電極と前記第８トランジスタの第２電極との間に接続された定電流源と、を備えるとともに、該定電流源と前記第７トランジスタの第１電極との接続部から前記第１出力信号を出力し、前記第２出力回路が、前記第３トランジスタとカレントミラー回路を構成する前記第１トランジスタと逆極性の第１１トランジスタと、前記第６トランジスタとカレントミラー回路を構成するとともに、前記第１１トランジスタの第１電極に第１電極が接続された前記第１トランジスタと同一の極性の第１２トランジスタと、を備えるとともに、前記第１１、第１２トランジスタの第１電極の接続部から前記第２出力信号を出力する。
また、前記第１、第２差動増幅回路と前記第１出力回路の定電流源もカレントミラー回路で構成する。
このようにすることで、ＡＤ変換回路を用いた構成の信号入出力回路よりも、比較的簡単な構成で回路を実現することができる。
【００１０】
上述の信号入出力回路において、２つの入力部と３つの出力端子を有し、該２つの入力部が前記第１、第２出力回路の出力端子にそれぞれ接続され、該３つの出力端子が前記第１入力端子に入力された３つの状態をそれぞれ表す論理回路を備える。
【００１１】
このような構成の信号入出力回路を用いると、３つの状態の信号に対して、それぞれの出力端子にデジタル信号を分けることができる。
【００１２】
【発明の実施の形態】
本発明を説明するにあたり、その基礎となる技術について図４〜７を用いて説明する。図４はカレントミラー回路の回路図である。図４に示すように同じ特性であるＮチャネルのＭＯＳトランジスタＱ41、Ｑ42のゲート同士を接続し、その接続部をトランジスタＱ41のドレインに接続し、トランジスタＱ41、Ｑ42のソースをそれぞれ接地する。この時、トランジスタＱ41、Ｑ42のゲート、ソース間の電位差が等しくなるので、トランジスタＱ41、Ｑ42を流れる電流Ｉ1、Ｉ2は等しくなる。また、ＰチャネルのＭＯＳトランジスタ同士でも同様の動作をする。
【００１３】
図５は定電流源の回路図である。ＮチャネルのＭＯＳトランジスタＱ51のゲートとドレインは抵抗Ｒ51を介して電源電圧と接続している。該トランジスタＱ51は、ＮチャネルのＭＯＳトランジスタＱ52、Ｑ53とカレントミラー回路を構成しているので、トランジスタＱ51に流れるドレイン電流と同じ量のドレイン電流がトランジスタＱ52、Ｑ53に流れる。このトランジスタＱ53が接地側における定電流源となる。また、トランジスタＱ52のドレインにドレインとゲートが接続したＰチャネルのＭＯＳトランジスタＱ54を接続することにより、該トランジスタＱ54とＰチャネルのＭＯＳトランジスタＱ55はカレントミラー回路を構成しているので、トランジスタＱ55にトランジスタＱ54と同じ量のソース電流が流れる。このトランジスタＱ55が電源側の定電流源となる。
【００１４】
図６は本発明で採用したＮ差動増幅回路の回路図である。入力端子２にＮチャネルのＭＯＳトランジスタＱ61のゲートが、入力端子３にＮチャネルのＭＯＳトランジスタＱ62のゲートがそれぞれ接続し、トランジスタＱ61、Ｑ62のソースに定電流源６ａが接続している。トランジスタＱ62のドレインに、ＰチャネルのＭＯＳトランジスタＱ63のドレインとゲートが接続し、該トランジスタＱ63のゲートから信号が出力される。また、定電流源６ａは接地し、トランジスタＱ61のドレインとトランジスタＱ63のソースは電源電圧側に接続される。
【００１５】
このような構成の回路によると、入力端子２に入力される電圧Ｖ1と入力端子３に入力される電圧Ｖ2の関係がＶ1＝Ｖ2である時、トランジスタＱ61、Ｑ62のソース同士が接続しているので、トランジスタＱ61、Ｑ62のゲート、ソース間の電位差が等しくなり、トランジスタＱ61、Ｑ62に同じ量のドレイン電流が流れる。また、Ｖ1＞Ｖ2の時、トランジスタＱ61、Ｑ62のソース同士が接続しているので、トランジスタＱ61のゲート、ソース間の電位差の方がトランジスタＱ62より大きくなるので、トランジスタＱ61の方がトランジスタＱ62よりもドレイン電流が多く流れる。逆に、Ｖ1＜Ｖ2の時、トランジスタＱ61、Ｑ62のソース同士が接続しているので、トランジスタＱ62のゲート、ソース間の電位差の方がトランジスタＱ61より大きくなるので、トランジスタＱ62の方がトランジスタＱ61よりもドレイン電流が多く流れる。
【００１６】
図７は本発明で採用したＰ差動増幅回路の回路図である。入力端子４にＰチャネルのＭＯＳトランジスタＱ71のゲートが、入力端子５にＰチャネルのＭＯＳトランジスタＱ72のゲートがそれぞれ接続し、トランジスタＱ71、Ｑ72のソースに定電流源７ａが接続している。トランジスタＱ72のドレインに、ＮチャネルのＭＯＳトランジスタＱ73のドレインとゲートが接続し、該トランジスタＱ73のゲートから信号が出力される。また、定電流源７ａは電源側に接続し、トランジスタＱ71のドレインとトランジスタＱ73のドレインは接地される。
【００１７】
このような構成の回路によると、入力端子４に入力される電圧Ｖ3と入力端子５に入力される電圧Ｖ4の関係がＶ3＝Ｖ4である時、トランジスタＱ71、Ｑ72のソース同士が接続しているので、トランジスタＱ71、Ｑ72のゲート、ソース間の電位差が等しくなり、トランジスタＱ71、Ｑ72に同じ量のドレイン電流が流れる。また、Ｖ3＜Ｖ4の時、トランジスタＱ71、Ｑ72のソース同士が接続しているので、トランジスタＱ71のゲート、ソース間の電位差の方がトランジスタＱ72より大きくなるので、トランジスタＱ71の方がトランジスタＱ72よりもソース電流が多く流れる。逆に、Ｖ3＞Ｖ4の時、トランジスタＱ71、Ｑ72のソース同士が接続しているので、トランジスタＱ72のゲート、ソース間の電位差の方がトランジスタＱ71より大きくなるので、トランジスタＱ72の方がトランジスタＱ71よりもソース電流が多く流れる。
【００１８】
図８に本発明で採用した信号入出力回路のブロック図を示す。該信号入出力回路１６において、電源電圧と接地電圧間に直列に抵抗Ｒ1と抵抗Ｒ2を接続し、前記抵抗Ｒ1、Ｒ2の接続部に入力端子１を接続する。更に、該接続部にはＮ差動増幅回路６の入力端子２とＰ差動増幅回路７の入力端子４と接続している。また、電源電圧と接地電圧間に抵抗Ｒ3が電源側に抵抗Ｒ5が接地側になるよう直列に抵抗Ｒ3、Ｒ4、Ｒ5が接続し、抵抗Ｒ3、Ｒ4の接続部がＮ差動増幅回路６の入力端子３に、抵抗Ｒ4、Ｒ5の接続部がＰ差動増幅回路７の入力端子５にそれぞれ接続している。
【００１９】
Ｎ差動増幅回路６の出力はハイインピーダンス出力回路１２の入力端子８と反転出力回路１３の入力端子１０に接続し、Ｐ差動増幅回路７の出力はハイインピーダンス出力回路１２の入力端子９と反転出力回路１３の入力端子１１に接続している。ハイインピーダンス出力回路１２の出力がハイインピーダンス出力端子１４より、反転出力回路１３の出力が反転出力端子１５よりそれぞれ出力される。
【００２０】
図９に、ハイインピーダンス出力回路１２の回路図を示す。Ｎ差動増幅回路６の出力側と接続している入力端子８にＰチャネルのＭＯＳトランジスタＱ94のゲートが接続している。トランジスタＱ94のソースにはＰチャネルのＭＯＳトランジスタＱ93のドレインが接続し、更に該トランジスタＱ93のゲートにはＰチャネルのＭＯＳトランジスタＱ92のゲートとドレインが接続している。また、Ｐ差動増幅回路７の出力側と接続している入力端子９にＮチャネルのＭＯＳトランジスタＱ91のゲートが接続され、更に該トランジスタＱ91のドレインにはトランジスタＱ92のゲートとドレインが接続されている。ハイインピーダンス出力端子１４はトランジスタＱ94のドレインと定電流源１２ａが接続され、該定電流源１２ａとトランジスタＱ91のソースは接地されている。また、トランジスタＱ92、Ｑ93のソースは電源側に接続されている。
【００２１】
図１０に反転出力回路１５の回路図を示す。Ｎ差動増幅回路６の出力側に接続した入力端子１０にＰチャネルのＭＯＳトランジスタＱ101のゲートが接続し、更に、該トランジスタＱ101のソースが電源側に接続される。Ｐ差動増幅回路７の出力側に接続した入力端子１１にＮチャネルのＭＯＳトランジスタＱ102のゲートが接続し、更に該トランジスタＱ102のソースが接地されている。また、反転出力端子１５には、トランジスタＱ101、Ｑ102のドレインが接続している。
【００２２】
前記信号入出力回路１６の動作について説明する。図１１は該信号入出力回路１６の動作を示した表である。電源電圧をＶｃｃとする。また、Ｎ差動増幅回路６の入力端子３には２／３Ｖｃｃの電圧が、Ｐ差動増幅回路７の入力端子５には１／３Ｖｃｃの電圧が、それぞれ常にかかっている。入力端子１に、ハイ信号が入力された時、Ｎ差動増幅回路６の入力端子２とＰ差動増幅回路７の入力端子４にＶｃｃの電圧がかかる。よって、Ｖｃｃ＞２／３Ｖｃｃより、トランジスタＱ６２に流れるドレイン電流が少なくなるため、トランジスタＱ６３に流れるソース電流も少なくなる。よって、Ｎ差動増幅回路の出力側にあるトランジスタＱ６３とカレントミラーの構成を成すトランジスタＱ９４、Ｑ１０１に流れるソース電流も少ない。
【００２３】
また、Ｖｃｃ＞１／３Ｖｃｃより、トランジスタＱ72に流れるソース電流が多くなるため、トランジスタＱ73に流れるドレイン電流も多くなる。よって、Ｐ差動増幅回路の出力側にあるトランジスタＱ73とカレントミラーの構成を成すトランジスタＱ91、Ｑ102に流れるドレイン電流も多い。
【００２４】
この時、トランジスタＱ91に多くのソース電流が流れるために、トランジスタＱ92にも多くのソース電流が流れ、また、トランジスタＱ92とカレントミラーの構成を成すトランジスタＱ93にも同様に多くのソース電流が流れる。しかしながら、トランジスタＱ94にはソース電流がほとんど流れないために、ハイインピーダンス出力端子１４は、定電流源１２ａを通して接地電位となる。また、トランジスタＱ101にソース電流がほとんど流れず、トランジスタＱ102にドレイン電流が多く流れるため、反転出力端子１５も接地電位となる。
【００２５】
次に、入力端子１に、ロー信号が入力された時の動作を説明する。この時、Ｎ差動増幅回路６の入力端子２とＰ差動増幅回路７の入力端子４に接地電位の電圧０がかかる。よって、０＜２／３Ｖｃｃより、トランジスタＱ62に流れるドレイン電流が多くなるため、トランジスタＱ63に流れるソース電流も多くなる。よって、Ｎ差動増幅回路の出力側にあるトランジスタＱ63とカレントミラーの構成を成すトランジスタＱ94、Ｑ101に流れるソース電流も多い。
【００２６】
また、０＜１／３Ｖｃｃより、トランジスタＱ72に流れるソース電流が少なくなるため、トランジスタＱ73に流れるドレイン電流も少なくなる。よって、Ｐ差動増幅回路の出力側にあるトランジスタＱ73とカレントミラーの構成を成すトランジスタＱ91、Ｑ102に流れるドレイン電流も少ない。
【００２７】
この時、トランジスタＱ91に流れるソース電流が少ないために、トランジスタＱ92に流れるソース電流も少なく、また、トランジスタＱ92とカレントミラーの構成を成すトランジスタＱ93にも同様に流れるソース電流は少ない。よって、トランジスタＱ94にはソース電流がほとんど流れなくなるので、ハイインピーダンス出力端子１４は、定電流源１２ａを通して接地電位となる。また、トランジスタＱ102にドレイン電流がほとんど流れず、トランジスタＱ101にソース電流が多く流れるため、反転出力端子１５は電源電位となる。
【００２８】
次に、入力端子１に、ハイインピーダンス信号が入力された時の動作を説明する。この時、Ｎ差動増幅回路６の入力端子２とＰ差動増幅回路７の入力端子４に１／２Ｖｃｃがかかる。よって、１／２Ｖｃｃ＜２／３Ｖｃｃより、トランジスタＱ62に流れるドレイン電流が多くなるため、トランジスタＱ63に流れるソース電流も多くなる。よって、Ｎ差動増幅回路の出力側にあるトランジスタＱ63とカレントミラーの構成を成すトランジスタＱ94、Ｑ101に流れるソース電流も多い。
【００２９】
また、１／２Ｖｃｃ＞１／３Ｖｃｃより、トランジスタＱ72に流れるソース電流が多くなるため、トランジスタＱ73に流れるドレイン電流も多くなる。よって、Ｐ差動増幅回路の出力側にあるトランジスタＱ73とカレントミラーの構成を成すトランジスタＱ91、Ｑ102に流れるドレイン電流も多い。
【００３０】
この時、トランジスタＱ91に多くのソース電流が流れるために、トランジスタＱ92にも多くのソース電流が流れ、また、トランジスタＱ92とカレントミラーの構成を成すトランジスタＱ93にも同様に多くのソース電流が流れる。また、トランジスタＱ94にもソース電流が多く流れるので、ハイインピーダンス出力端子１４は、トランジスタＱ93、Ｑ94を通して電源電位となる。また、トランジスタＱ101にソース電流が多く流れ、トランジスタＱ101にもドレイン電流が多く流れようとするが、予めトランジスタＱ102のサイズを大きくしておくことにより、トランジスタＱ102を通して反転出力端子１５は接地電位となる。
【００３１】
図１２に前記信号入出力回路１６の認識結果を出力する回路図を示す。論理回路Ａの入力端子ａにハイインピーダンス出力端子１４を、入力端子ｂに反転出力端子１５を接続する事で、ハイ信号が入力端子１に入力されたことをハイ信号出力端子１７から出力する。論理回路Ｂの入力端子ｃにハイインピーダンス出力端子１４を、入力端子ｄに反転出力端子１５を接続することで、ハイインピーダンス信号が入力端子１に入力されたことをハイインピーダンス信号出力端子１８に出力する。論理回路Ｃの入力端子ｅにハイインピーダンス出力端子１４を、入力端子ｆに反転出力端子１５を接続することで、ロー信号が入力端子１に入力されたことをロー信号出力端子１９に出力する。
【００３２】
【発明の効果】
本発明の信号入出力回路を使用することで、ハイ、ロー、ハイインピーダンスの３つの状態の信号を認識し、デジタル信号で識別できるので、デジタル信号で情報を伝達する場合、従来より多くの情報を伝達することができる。そのため、高密度実装する電子機器のプリント基板のパターンの配線本数を減少させることができる。
【００３３】
本発明の信号入出力回路を使用することで、ハイ、ロー、ハイインピーダンスの３つの状態の信号を識別し、それに応じた出力がデジタル信号で得ることができ、且つＡ／Ｄ変換回路を有する信号入出力回路のように複雑な構成にならないので、比較的簡単な構造の回路で実現することが可能である。そのため、低コストで製作することが可能になる。
【図面の簡単な説明】
【図１】従来の入出力回路の回路図。
【図２】従来の入出力回路の動作を示した表。
【図３】従来のＡ／Ｄ変換回路の回路図。
【図４】本発明を実施するための基礎となるカレントミラーの回路図。
【図５】本発明を実施するための基礎となる定電流源の回路図。
【図６】本発明で用いたＮ差動増幅回路の回路図。
【図７】本発明で用いたＰ差動増幅回路の回路図。
【図８】本発明で用いた信号入出力回路の回路図。
【図９】本発明で用いたハイインピーダンス出力回路の回路図。
【図１０】本発明で用いた反転出力回路の回路図。
【図１１】本発明の信号入出力回路の動作を示した表。
【図１２】本発明の入力認識結果を出力する回路図。
【符号の説明】
１    入力端子
２    Ｎ差動増幅回路の入力端子
３    Ｎ差動増幅回路の入力端子
４    Ｐ差動増幅回路の入力端子
５    Ｐ差動増幅回路の入力端子
６    Ｎ差動増幅回路
７    Ｐ差動増幅回路
８    ハイインピーダンス出力回路の入力端子
９    ハイインピーダンス出力回路の入力端子
１０    反転出力回路の入力端子
１１    反転出力回路の入力端子
１２    ハイインピーダンス出力回路
１３    反転出力回路
１４    ハイインピーダンス出力端子
１５    反転出力端子
１６    信号入出力回路
１７    ハイ信号出力端子
１８    ハイインピーダンス信号出力端子
１９    ロー信号出力端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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