(57)【特許請求の範囲】
【請求項１】
入力したデータを処理する複数の組合せ回路と、該各組合せ回路の入力側および出力側に接続されるレジスタを有し、要求信号に応じて前記レジスタのデータ転送を制御する非同期信号制御回路とを具備する自己同期型パイプラインデータパス回路において、
前記組合せ回路が、低しきい値ＣＭＯＳ回路で構成された論理回路部と、高しきい値ＭＯＳトランジスタで構成され前記論理回路部への給電を制御する電源制御回路部とからなる多しきい値型ＣＭＯＳ回路を備え、
前記非同期信号制御回路が、当該組合せ回路の直前段のレジスタに対する要求信号と当該組合せ回路の直後段のレジスタに対する要求信号とから当該直後段のレジスタに対する新たな要求信号を生成する監視回路と、前記組合せ回路に対する活性化信号を当該組合せ回路の直前段のレジスタに対する要求信号と当該組合せ回路の直後段のレジスタに対する要求信号とを利用して生成する手段を備えるようにした、
ことを特徴とする自己同期型パイプラインデータパス回路。
【請求項２】
入力したデータを処理する複数の組合せ回路と、該各組合せ回路の入力側および出力側に接続されるレジスタを有し、要求信号に応じて前記レジスタのデータ転送を制御する非同期信号制御回路とを具備する自己同期型パイプラインデータパス回路において、
前記組合せ回路が、低しきい値ＣＭＯＳ回路で構成された論理回路部と、高しきい値ＭＯＳトランジスタで構成され前記論理回路部への給電を制御する電源制御回路部とからなる多しきい値型ＣＭＯＳ回路を備え、
前記非同期信号制御回路が、当該組合せ回路の直前段のレジスタに対する要求信号と当該組合せ回路の直後段のレジスタに対する要求信号とから当該直後段のレジスタに対する新たな要求信号を生成する監視回路と、前記組合せ回路に対する活性化信号を当該組合せ回路の直前段より前段のレジスタに対する要求信号と当該組合せ回路の直後段のレジスタに対する要求信号とを利用して生成する手段を備えるようにした、
ことを特徴とする自己同期型パイプラインデータパス回路。
【請求項３】
入力したデータを処理する複数の組合せ回路と、該各組合せ回路の入力側および出力側に接続される両エッジ型フリップフロップ回路群からなるレジスタを有し、要求信号に応じて前記レジスタのデータ転送を制御する非同期信号制御回路とを具備する２相のハンドシェイクプロトコルに基づく自己同期型パイプラインデータパス回路において、
前記組合せ回路が、低しきい値ＣＭＯＳ回路で構成された論理回路部と、高しきい値ＭＯＳトランジスタで構成され前記論理回路部への給電を制御する電源制御回路部とからなる多しきい値型ＣＭＯＳ回路を備え、
前記非同期信号制御回路が、当該組合せ回路に対する活性化信号を当該組合せ回路の直前段のレジスタに対する要求信号の遷移と当該組合せ回路の直後段のレジスタに対する要求信号の遷移とを利用して生成する手段を備えるようにした、
ことを特徴とする自己同期型パイプラインデータパス回路。
【請求項４】
前記非同期信号制御回路を、高しきい値ＭＯＳトランジスタで構成したことを特徴とする請求項１乃至３のいずれか１つに記載の自己同期型パイプラインデータパス回路。
【請求項５】
両エッジ型フリップフロップ回路群で構成される複数段のレジスタと、
前段のレジスタに対する要求信号の遷移を所定時間遅延させることにより後段のレジスタに対する要求信号の遷移を生成する遅延手段と、
前記前段のレジスタと前記後段のレジスタの間に介挿される回路の動作を制御する活性化信号を前記前段のレジスタに対する要求信号の遷移により発火させ、前記後段のレジスタに対する要求信号の遷移により完了するよう生成する活性化信号生成回路を設けた、
ことを特徴とする非同期信号制御回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、低しきい値ＣＭＯＳ回路で論理回路部を構成し、高しきい値ＭＯＳトランジスタで該論理回路部への給電を行う電源制御回路部を構成した多しきい値ＣＭＯＳ回路（ＭＴ−ＣＭＯＳ回路。以下同じ。）を自己同期型パイプラインデータパス回路に適用する技術に係り、特にＭＴ−ＣＭＯＳ回路の電源制御回路部の高しきい値ＭＯＳトランジスタの導通／遮断をデータの流れに沿って非同期信号で制御して消費電力削減をより細かく制御する技術に関するものである。
【０００２】
【従来の技術】
従来、低電源電圧領域での動作の高速性を低しきい値ＣＭＯＳ回路で実現し、非動作時のリーク電流抑制を高しきい値のＭＯＳトランジスタにより実現して、高速性と低消費電力を両立させるスタティック型のＣＭＯＳ回路として、ＭＴ−ＣＭＯＳ回路が提案されている（S.Mutoh,T.Douseki,T.Aoki,and J.Yamada,"1V-high-speed digital circuit technology with 0.5μm multi-threshold CMOS",in Proc.IEEE 1993 International ASIC Conf.,pp.186-189,1993. または特開平６−２９８３４号）。
【０００３】
図９の（ａ）はこのＭＴ−ＣＭＯＳ回路の構成を示す図である。１は低しきい値のＣＭＯＳ回路からなる論理回路部であり、仮想電源線ＶＤＤＶと仮想接地線ＧＮＤＶから給電が行われている。図では、この論理回路部１には低しきい値ｐＭＯＳトランジスタＭＰ１、ＭＰ２、低しきい値ｎＭＯＳトランジスタＭＮ１、ＭＮ２により構成されるＮＡＮＤゲートや、低しきい値ｐＭＯＳトランジスタＭＰ３と低しきい値ｎＭＯＳトランジスタＭＮ３により構成されるインバータ等を含んでいる。２Ｈは高電位側電源制御回路部であり、ソースが実電源線ＶＤＤに接続されドレインが仮想電源線ＶＤＤＶに接続され、ゲートにはスリープ信号ＳＬＰが接続された高しきい値のｐＭＯＳトランジスタＭＰ４、ＭＰ５により構成されている。また、２Ｌは低電位側電源制御回路であり、ソースが実接地線ＧＮＤに接続されドレインが仮想接地線ＧＮＤＶに接続され、ゲートには反転スリープ信号ＳＬＰ＊（スリープ信号ＳＬＰの反転信号）が接続された高しきい値のｎＭＯＳトランジスタＭＮ４、ＭＮ５により構成されている。
【０００４】
このＭＴ−ＣＭＯＳ回路において、スリープ信号ＳＬＰが“０”（＝低レベル電圧）で、反転スリープ信号ＳＬＰ＊が“１”（＝高レベル電圧）のとき、高電位側電源制御回路２Ｈ、低電位側電源制御回路２Ｌ内の高しきい値ＭＯＳトランジスタが導通して、疑似電源線ＶＤＤＶが実電源線ＶＤＤと接続され、疑似接地線ＧＮＤＶが実接地線ＧＮＤと接続されるので、内部の論理回路部１に給電が行われ、その論理回路部１が動作可能となる。逆に、スリープ信号ＳＬＰが“１”で、反転スリープ信号ＳＬＰ＊が“０”のときは、高電位側電源制御回路２Ｈ、低電位側電源制御回路２Ｌの高しきい値ＭＯＳトランジスタがいずれも遮断して論理回路部１への給電が断たれ、その論理回路部１は動作せず、スリープ状態となる。
【０００５】
図９の（ｂ）は（ａ）の低電位側電源制御回路２Ｌを省略した構成のＭＴ−ＣＭＯＳ回路、（ｃ）は（ａ）の高電位側電源制御回路２Ｈを省略した構成のＭＴ−ＣＭＯＳ回路であり、前者はスリープ信号ＳＬＰのみより、後者は反転スリープ信号ＳＬＰ＊のみにより、同様に論理回路部１の動作状態／スリープ状態が制御される。この（ｂ）、（ｃ）では、（ａ）の構成に比べて少ない素子で回路を構成できる。
【０００６】
ＩＣチップ上では、図９の（ｄ）に示すように、各回路ブロック３〜６の各々に、図９の（ａ）に示したＭＴ−ＣＭＯＳ回路が内蔵され、同一チップ上に設けた電源制御ブロック７において個々にスリープ信号ＳＬＰ、反転スリープＳＬＰ＊を発生させて、ここからその信号ＳＬＰ、ＳＬＰ＊を各回路ブロック３〜６に独立して供給し、各回路ブロック３〜６の動作状態／スリープ状態を独立して制御することが行われる。
【０００７】
なお、信号ＳＬＰ、ＳＬＰ＊はいずれか一方のみを電源制御ブロック７で発生させて供給し、他方の信号は個々の回路ブロック３〜６の内部でインバータを利用して発生させることが行われることもある。また、回路ブロック３〜６としては、図９の（ｂ）、（ｃ）に示した回路が使用されることもある。また、信号ＳＰＬ、ＳＬＰ＊は外部から供給することもある。
【０００８】
各回路ブロック３〜６において、スリープ状態のときは、電源制御回路２Ｌ、２Ｈの高しきい値ＭＯＳトランジスタが遮断しているため、そのとき流れるリーク電流は高しきい値ＭＯＳトランジスタのレベルまで低減できるので、低消費電力を達成できる。また、論理回路部１が低しきい値ＭＯＳトランジスタで構成されているので、動作状態のときは高速動作が行われる。このような高速性と低消費電力性をもつ動作内容がＭＴ−ＣＭＯＳ回路の特徴である。通常のＣＭＯＳ回路では、動作を高速化させるために電源電圧の低減化に合わせてＭＯＳトランジスタのしきい値電圧を低下させると、リーク電流の増大を招くが、ＭＴ−ＣＭＯＳ回路ではこの問題が解決される。
【０００９】
【発明が解決しようとする課題】
以上のように、ＭＴ−ＣＭＯＳ回路では、確かに低電源電圧に伴う静的消費電流の低減化には有効である。しかし、データの流れに沿って高しきい値ＭＯＳトランジスタの導通／非導通を制御するものではないため、これをパイプラインデータパス回路に適用したとき、該高しきい値ＭＯＳトランジスタが導通している限り、データの流れが閑散なときであっても漏れ電流が発生し、静的な消費電力が大きくなるという問題がある。
【００１０】
本発明の目的は、ＭＴ−ＣＭＯＳ回路をパイプラインデータパス回路に適用したとき、実際に動作すべき回路部のみを動作可能に制御して、データを処理していない回路部分での消費電流を低減させ、全体の消費電力の低減を図ることである。
【００１１】
【課題を解決するための手段】
第１の発明は、入力したデータを処理する複数の組合せ回路と、該各組合せ回路の入力側および出力側に接続されるレジスタを有し、要求信号に応じて前記レジスタのデータ転送を制御する非同期信号制御回路とを具備する自己同期型パイプラインデータパス回路において、前記組合せ回路が、低しきい値ＣＭＯＳ回路で構成された論理回路部と、高しきい値ＭＯＳトランジスタで構成され前記論理回路部への給電を制御する電源制御回路部とからなる多しきい値型ＣＭＯＳ回路を備え、非同期信号制御回路が、当該組合せ回路の直前段のレジスタに対する要求信号と当該組合せ回路の直後段のレジスタに対する要求信号とから当該直後段のレジスタに対する新たな要求信号を生成する監視回路と、前記組合せ回路に対する前記活性化信号を当該組合せ回路の直前段のレジスタに対する要求信号と当該組合せ回路の直後段のレジスタに対する要求信号とを利用して生成する手段を備えるようにしたことを特徴とする自己同期型パイプラインデータパス回路である。
第２の発明は、入力したデータを処理する複数の組合せ回路と、該各組合せ回路の入力側および出力側に接続されるレジスタを有し、要求信号に応じて前記レジスタのデータ転送を制御する非同期信号制御回路とを具備する自己同期型パイプラインデータパス回路において、前記組合せ回路が、低しきい値ＣＭＯＳ回路で構成された論理回路部と、高しきい値ＭＯＳトランジスタで構成され前記論理回路部への給電を制御する電源制御回路部とからなる多しきい値型ＣＭＯＳ回路を備え、非同期信号制御回路が、当該組合せ回路の直前段のレジスタに対する要求信号と当該組合せ回路の直後段のレジスタに対する要求信号とから当該直後段のレジスタに対する新たな要求信号を生成する監視回路と、前記組合せ回路に対する前記活性化信号を当該組合せ回路の直前段より前段のレジスタに対する要求信号と当該組合せ回路の直後段のレジスタに対する要求信号とを利用して生成する手段を備えるようにしたことを特徴とする自己同期型パイプラインデータパス回路である。
第３の発明は、入力したデータを処理する複数の組合せ回路と、該各組合せ回路の入力側および出力側に接続される両エッジ型フリップフロップ回路群からなるレジスタを有し、要求信号に応じて前記レジスタのデータ転送を制御する非同期信号制御回路とを具備する２相のハンドシェイクプロトコルに基づく自己同期型パイプラインデータパス回路において、前記組合せ回路が、低しきい値ＣＭＯＳ回路で構成された論理回路部と、高しきい値ＭＯＳトランジスタで構成され前記論理回路部への給電を制御する電源制御回路部とからなる多しきい値型ＣＭＯＳ回路を備え、前記非同期信号制御回路が、当該組合せ回路に対する活性化信号を当該組合せ回路の直前段のレジスタに対する要求信号の遷移と当該組合せ回路の直後段のレジスタに対する要求信号の遷移とを利用して生成する手段を備えるようにした、ことを特徴とする自己同期型パイプラインデータパス回路である。
第４の発明は、第１乃至３のいずれか１つの発明において、前記非同期信号制御回路を、高しきい値ＭＯＳトランジスタで構成したことを特徴とする自己同期型パイプラインデータパス回路である。
第５の発明は、両エッジ型フリップフロップ回路群で構成される複数段のレジスタと、前段のレジスタに対する要求信号の遷移を所定時間遅延させることにより後段のレジスタに対する要求信号の遷移を生成する遅延手段と、前記前段のレジスタと前記後段のレジスタの間に介挿される回路の動作を制御する活性化信号を前記前段のレジスタに対する要求信号の遷移により発火させ、前記後段のレジスタに対する要求信号の遷移により完了するよう生成する活性化信号生成回路を設けた、ことを特徴とする非同期信号制御回路である。
【００１９】
【発明の実施の形態】
［第１の実施の形態］
図１は本発明の第１の実施の形態の自己同期型パイプラインデータパス回路の構成を示す図である。１１Ａ、１２Ａは図９の（ａ）に示したようなＭＴ−ＣＭＯＳ回路を利用した組合せ回路、１３Ａはこの組合せ回路１１Ａ、１２Ａにおけるデータ転送を制御するための非同期信号制御回路である。ここでは、２段のパイプライン動作を行うデータパス回路を示しているが、パイプライン段数は２段に限定されるものではない。
【００２０】
非同期信号制御回路１３Ａにおいて、ＲＥＱｉ、ＲＥＱ２、ＲＥＱ３はパイプライン制御用の要求信号、ＥＮ１〜ＥＮ３はレジスタＲＥＧ１〜ＲＥＧ３へのデータの書込み信号、ＳＴ１、ＳＴ２は組合せ回路１１Ａ、１２Ａの動作状態／スリープ状態を制御するための活性化信号である。この信号ＳＴ１、ＳＴ２は組合せ回路１１Ａ、１２Ａに反転スリープ信号ＳＬＰ＊として入力する。スリープ信号ＳＬＰはこの反転スリープ信号ＳＬＰ＊を組合せ回路１１、１２の内部でインバータ等（図示せず）により反転して生成する。
【００２１】
レジスタＲＥＧ１〜ＲＥＧ３は組合せ回路１１Ａ、１２Ａに対する入出力データを格納する一群のＤ型フリップフロップ回路で構成されている。
【００２２】
１３１は１段目の組合せ回路１１Ａの動作を監視する監視回路であって、遅延回路ＤＬ１、ナンドゲートＮＡＮＤ１、インバータＩＮＶ１等から構成され、書込み信号ＥＮ１が発火（“０”→“１”に遷移すること。以下同じ。）した時点から遅延回路ＤＬ１の遅延時間が経過した後に、２段目への要求信号ＲＥＱ２を発火する。この遅延回路ＤＬ１の遅延時間は、組合せ回路１１Ａの信号伝搬遅延時間よりも大きくなるような時間に設定されている。そして、この要求信号ＲＥＱ２は、活性化信号ＳＴ１が完了（“１”→“０”に遷移すること。以下同じ。）することより、完了する。
【００２３】
１３２は２段目の組合せ回路１２Ａの動作を監視する監視回路であって、遅延回路ＤＬ２、ナンドゲートＮＡＮＤ２、インバータＩＮＶ２等から構成され、前記した監視回路１３１と同様な動作を行う。
【００２４】
ＮＯＲ１〜ＮＯＲ５はノアゲートである。Ｃ１〜Ｃ５はＣエレメントであって、図１１に示すような内容である。すなわち、図１１の（ｂ）に示すようにｐＭＯＳトランジスタＭＰ１１〜ＭＰ１６、ｎＭＯＳトランジスタＭＮ１１〜ＭＮ１６によるＣＭＯＳ回路から構成されている。このＣエレメントは、（ｃ）の真理値に示すように、２個の入力データＡ１、Ａ２が“０”で一致するとき“０”をデータＹとして出力し、“１”で一致するとき“１”を出力し、不一致のとき以前のデータを出力し続ける。
【００２５】
なお、このＣエレメントについては、G.M.Jacob et al."A Fully Asynchronous Digital Signal Processor Usinig Self-Timed Circuits " IEEE Journal on Solid State Circuits ,vol.25,No.6, December 1990,pp.1526-1537.および M.Shames et al."A Comparison of CMOS Implementations of an Asynchronous Circuits Primitive:the C-Element" International Symposium onLow Power Electron Devices Monterey CA 1996,pp.93-96.などに記載されている。
【００２６】
ここで、本実施の形態の理解を深めるために、すでに提案されている自己同期型のパイプラインデータパス回路について、図１０にダイナミック型の組合せ回路１１’、１２’を使用した例について説明する。１３’は非同期信号制御回路である。図１に示したものと同一のものには同一の符号を付している。
【００２７】
ダイナミック型の組合せ回路１１’（組合せ回路１２’も同じ）において、ＭＰ２１〜ＭＰ２３はプリチャージ用のｐＭＯＳトランジスタ、ＭＮ２１〜ＭＮ２３はディスチャージ用のｎＭＯＳトランジスタ、ＩＮＶ３１、ＩＮＶ３２はインバータ、１４〜１６はｎＭＯＳトランジスタからなる論理回路部である。このダイナミック型の組合せ回路１１’はドミノ型論理回路からなり、さらにこの組合せ回路１１’自体の実行終了を監視する監視回路１７を含んでいる。この監視回路１７から出力する要求信号ＲＥＱ２は、活性化信号ＳＴ１が“０”のときにトランジスタＭＰ２１〜ＭＰ２３が導通してダイナミック回路がプリチャージされるため、“０”の信号となる。一方、活性化信号ＳＴ１が“１”となりトランジスタＭＮ２１〜ＭＮ２３が導通して論理動作（サンプリング動作）に入ったときは、それからある時間経過の後に要求信号ＲＥＱ２は“１”となる。この要求信号ＲＥＱ２を“１”にするタイミング処理は、監視回路１７の論理回路部１６において当該ダイナミック回路１１’の処理時間を演算して行われる。
【００２８】
このように、次段の組合せ回路に対する要求信号ＲＥＱ２は、活性化信号ＳＴ１の発火の後、組合せ回路の遅延時間だけ遅れて発火し、活性化信号ＳＴ１の完了と共に完了することが要求される。
【００２９】
そこで、本実施の形態では、上記のような条件を満たす要求信号ＲＥＱ２を簡単に生成するために、監視回路１３１を設けている。また、監視回路１３２は要求信号ＲＥＱ３を生成するために同様に設けたものである。
【００３０】
次に動作を説明する（図２参照）。
まず、ＳＥＴ信号を発火し、非同期信号制御回路１３Ａを活性状態にする。そして、１段目のレジスタＲＥＧ１に入力するデータが揃った時点で、外部から要求信号ＲＥＱｉを発火する。この結果、１段目のレジスタＲＥＧ１に対する書込み信号ＥＮ１と１段目の組合せ回路１１Ａに対する活性化信号ＳＴ１が各々発火する。書込み信号ＥＮ１の発火により入力データが１段目のレジスタＲＥＧ１に格納される。また、活性化信号ＳＴ１が発火すると、第１段目の組合せ回路１１Ａが活性状態（信号ＳＬＰが“０”、信号ＳＬＰ＊が“１”となる。以下同じ。）となり動作可能となって、１段目のレジスタＲＥＧ１から出力しているデータの論理処理を行う。
【００３１】
次に、この活性化信号ＳＴ１が発火した時点から第１段目の組合せ回路１１Ａの信号伝搬遅延時間よりも長い時間が経過すると、監視回路１３１により第２段目の組合せ回路１２Ａに対する要求信号ＲＥＱ２が発火する。この要求信号ＲＥＱ２の発火により、２段目のレジスタＲＥＧ２に対する書込み信号ＥＮ２と２段目の組合せ回路１２Ａに対する活性化信号ＳＴ２が各々発火する。そして、書込み信号ＥＮ２が発火したことにより、２段目のレジスタＲＥＧ２に対して１段目の組合せ回路１１Ａで処理したデータが格納されると共に、第１段目の組合せ回路１１Ａに対する活性化信号ＳＴ１が完了して、２段目の組合せ回路１２Ａに対する要求信号ＲＥＱ２も完了する。この要求信号ＲＥＱ２の完了により書込み信号ＥＮ２も完了することとなる。
【００３２】
このとき、活性化信号ＳＴ１の完了により１段目の組合せ回路１１Ａの信号ＳＬＰは“１”、信号ＳＬＰ＊は“０”となり、その組合せ回路１１Ａはスリープ状態となる。一方、活性化信号ＳＴ２の発火により、２段目の組合せ回路１２Ａの信号ＳＬＰは“０”、信号ＳＬＰ＊は“１”となり、その組合せ回路１２Ａは動作状態となり、２段目のレジスタＲＥＧ２から出力するデータを処理する。つまり、動作状態が１段目の組合せ回路１１Ａから２段目の組合せ回路１２Ａに転移する。
【００３３】
次に、活性化信号ＳＴ２が発火した時点から第２段目の組合せ回路１２Ａの信号伝搬遅延時間よりも長い時間が経過すると、監視回路１３２により３段目のレジスタＲＥＧ３に対する要求信号ＲＥＱ３が発火し、この要求信号ＲＥＱ３の発火により、３段目のレジスタＲＥＧ３に対する書込み信号ＥＮ３が発火して、２段目の組合せ回路１２Ａで処理した内容がそのレジスタＲＥＧ３に格納される。また、この書込み信号ＥＮ３が発火したことにより、２段目の組合せ回路１２Ａに対する活性化信号ＳＴ２が完了し、その２段目の組合せ回路１２Ａがスリープ状態となる。また、３段目のレジスタＲＥＧ３に対する要求信号ＲＥＱ３も完了する。この要求信号ＲＥＱ３の完了により書込み信号ＥＮ３も完了する。
【００３４】
このように要求信号ＲＥＱ３の完了によって、一連のパイプライン動作が終了する。なお、外部からの要求信号ＲＥＱｉが完了することにより、再度入力データ待ちの初期状態となる。
【００３５】
以上のように、各組合せ回路１１Ａ、１２Ａは直前のレジスタにデータが到来して論理動作を行う必要があるときのみ活性状態となってその動作を行い、論理動作を行わないときはスリープ状態となる。このスリープ状態では、組合せ回路１１Ａ、１２ＡのＭＴ−ＣＭＯＳ回路の高しきい値ＭＯＳトランジスタで構成された電源制御回路２Ｈ、２Ｌによって静的なリーク電流が抑制されるので、間欠的に到来するデータを処理するパイプライン回路における消費電力を低減することができるようになる。
【００３６】
図３はこの実施の形態の変形例を示す図である。この自己同期型パイプラインデータパス回路は、内部に監視回路を具備しない非同期信号制御回路１３Ｂ（図１０の非同期信号制御回路１３’と同じ）を使用したもので、組合せ回路１１Ｂ、１２Ｂ内に図１に示した監視回路１３１、１３２に相当する監視回路（図示せず）を内蔵させたものである。
【００３７】
この場合、レジスタＲＥＧ１〜ＲＥＧ３に対する書込み信号ＥＮ１〜ＥＮ３は、このレジスタＲＥＧ１〜ＲＥＧ３を経由して、組合せ回路１１Ｂ、１２Ｂの内部の監視回路に入力し、要求信号ＲＥＱ２、ＲＥＱ３を発火させる。この要求信号ＲＥＱ２、ＲＥＱ３の完了は、活性化信号ＳＴ１、ＳＴ２の完了と共に行われる。
【００３８】
［第２の実施の形態］
図４は本発明の第２の実施の形態の自己同期型パイプラインデータパス回路の構成を示す図である。図１に示したものと同一のものには同一の符号を付している。１３Ｃは非同期信号制御回路を示し、図１に示した非同期制御回路１３Ａの構成に加えて、ノアゲートＮＯＲ６とＣエレメントＣ６からなる活性信号生成回路１３３と、ノアゲートＮＯＲ７とＣエレメントＣ７からなる活性信号生成回路１３４とを具備している。
【００３９】
一方の活性信号生成回路１３３は、要求信号ＲＥＱｉ、ＳＥＴ信号を取り込んで１段目の組合せ回路１１Ａの活性化信号ＥＸ１を発火させ、書込み信号ＥＮ２を取り込んでその活性化信号ＥＸ１を完了させる。他方の活性化信号生成回路１３４も、要求信号ＲＥＱｉ、ＳＥＴ信号を取り込んで２段目の組合せ回路１２Ａの活性化信号ＥＸ２を発火させるが、その完了は、書込み信号ＥＮ３を取り込んで行う。すなわち、両活性化信号生成回路１３３、１３４はその発火タイミングが同じである。
【００４０】
ここにおいて、前述した図１０で示したように、自己同期型パイプラインデータパス回路では、ダイナック型回路を組合せ回路１１’、１２’として用いていたため、組合せ回路１１’、１２’の入力データが確定してから論理動作を行う必要がある。このため、図１０の回路では、活性化信号ＳＴ１は書込み信号ＥＮ１を入力するＣエレメントＣ２の出力、活性化信号ＳＴ２は書込み信号ＥＮ２を入力するＣエレメントＣ４の出力となっている。
【００４１】
ところが、本実施の形態は、組合せ回路１１Ａ、１２Ａがスタテック型の回路であるため、信号ＥＮ１とＳＴ１、信号ＥＮ２とＳＴ２の遷移の順序は問題とならない。むしろ、本実施の形態の組合せ回路１１Ａ、１２Ａに用いるＭＴ−ＣＭＯＳ回路は、電源制御回路２Ｈ、２Ｌの高しきい値のＭＯＳトランジスタが導通してから、仮想電源線ＶＤＤＶの電位の立上りや、仮想接地線ＧＮＤＶの電位の立下りに時間を要するため、データの到来に先んじて、これらの電源制御回路２Ｈ、２Ｌの高しきい値ＭＯＳトランジスタを導通させておくことが望ましい。すなわち、前段の組み合回路１１Ａへのデータの到来とともに、後段の組み合回路１２Ａの活性化信号ＥＸ２を予め発火し、その活性化信号ＥＸ２の完了を次段へのレジスタに対する書込み信号ＥＮ３の発火と共に行うことが望ましい。
【００４２】
そこで、この第２の実施の形態では、上記した条件を満足するように、活性化信号ＥＸ１、ＥＸ２を生成する活性化信号生成回路１３３、１３４を設けた。この結果、予めＳＥＴ信号が発火している条件下では、２段目の組み合回路１２Ａに対する活性化信号ＥＸ２は、要求信号ＲＥＱｉの発火と共に発火し、書込み信号ＥＮ３の発火と共に完了することとなる。なお、１段目の組合せ回路１１Ａに対する活性化信号ＥＸ１については、要求信号ＲＥＱｉによって発火し、書込み信号ＥＮ２の発火と共に完了する。このように、先行的に２段目の組合せ回路１２Ａを活性化することにより、時間を要する活性化動作による悪影響を緩和することができる。
【００４３】
次に動作を説明する（図５参照）。
まず、ＳＥＴ信号を発火し、非同期信号制御回路１３Ａを活性状態にする。そして、１段目のレジスタＲＥＧ１に入力するデータが揃った時点で、外部から要求信号ＲＥＱｉを発火する。この結果、１段目のレジスタＲＥＧ１に対する書込み信号ＥＮ１、１段目の組合せ回路１１Ａに対する活性化信号ＥＸ１、および１段目の組合せ回路１１Ａに対する活性化信号ＥＸ２が発火する。書込み信号ＥＮ１により１段目のレジスタＲＥＧ１に入力データが格納される。また、活性化信号ＥＸ１の発火により、第１段目の組合せ回路１１Ａが活性状態となり、動作可能となって１段目のレジスタＲＥＧ１から出力しているデータの論理処理を行う。また、活性化信号ＥＸ２の発火により、２段目の組合せ回路１２Ａが先行的に活性状態となる。
【００４４】
次に、この活性化信号ＥＸ１が発火した時点から第１段目の組合せ回路１１Ａの信号伝搬遅延時間よりも長い時間が経過すると、監視回路１３１により第２段目の組合せ回路１２Ａに対する要求信号ＲＥＱ２が発火する。この要求信号ＲＥＱ２の発火により、２段目のレジスタＲＥＧ２に対する書込み信号ＥＮ２が発火する。この書込み信号ＥＮ２が発火したことにより、１段目の組合せ回路１１Ａで処理されたデータが２段目のレジスタＲＥＧ２に格納されると共に、監視回路１３１用に使用されていた活性化信号ＳＴ１が完了する。そして、この活性化信号ＳＴ１の完了により、２段目の組合せ回路１２Ａに対する要求信号ＲＥＱ２が完了し、２段目のレジスタＲＥＧ２に対する書込み信号ＥＮ２も完了する。
【００４５】
このとき、活性化信号ＥＸ１の完了により１段目の組合せ回路１１Ａはスリープ状態となる。一方、２段目の組合せ回路１２Ａでは、前記したように１段目の組合せ回路１１Ａの活性化と共に予め活性化されているので、２段目のレジスタＲＥＧ２から出力するデータの処理が行われる。
【００４６】
次に、活性化信号ＥＸ２が発火した時点から第２段目の組合せ回路１２Ａの信号伝搬遅延時間よりも長い時間が経過すると、監視回路１３２により３段目のレジスタＲＥＧ３に対する要求信号ＲＥＱ３が発火する。この要求信号ＲＥＱ３の発火により、３段目のレジスタＲＥＧ３に対する書込み信号ＥＮ３が発火する。この書込み信号ＥＮ３が発火したことにより、２段目の組合せ回路１２Ａで処理されたデータが３段目のレジスタＲＥＧ３に格納されると共に、第２段目の組合せ回路１２Ａに対する活性化信号ＥＸ２が完了し、この組合せ回路１２Ａはスリープ状態となる。また、活性化信号ＳＴ２も完了して、３段目のレジスタＲＥＧ３に対する要求信号ＲＥＱ３が完了し、その書込み信号ＥＮ３も完了する。
なお、外部からの要求信号ＲＥＱｉが完了することにより、再度入力データ待ちの初期状態となる。
【００４７】
この実施の形態においても、組合せ回路１１Ａはデータが到来したとき、組合せ回路１２Ａは前段の組合せ回路１１Ａにデータが到来したとき初めて活性状態となってその動作を行い、データが到来しないときはスリープ状態となるので、間欠的に到来するデータを処理するパイプライン回路における消費電力を低減することができるようになる。と同時に、２段目の組合せ回路１２Ａはデータ到来に備えて若干早目に活性化されるので、その回路の電源立上りの影響を緩和することができる。
【００４８】
［第３の実施の形態］
図６は本発明の第３の実施の形態の自己同期型パイプラインデータパス回路の構成を示す図である。ここでは、２相のハンドシェイクプロトコルを用いた２段パイプライン動作を行うデータパス回路を示した。ただし、パイプライン段数は２段に限定されるものではない。図１に示したものと同一のものには同一の符号を付している。１３Ｄは非同期信号制御回路を示す。
【００４９】
この非同期信号制御回路１３Ｄにおいて、ＲＥＧ４〜ＲＥＧ６は組合せ回路１１Ａ、１２Ａに対する入出力データを格納する一群のＤ型フリップフロップ回路からなるレジスタである。このＤ型フリップフロップ回路は、クロックの立上りおよび立下りの両エッジでデータを取り込む両エッジ形のＤ型フリップフロップ回路である。
【００５０】
図８にその具体的な回路構成の一例を示した。２１、２２はクロック信号ＣＬＫの立上りエッジで端子Ｄに入力するデータを取り込むＤ型フリップフロップ回路、２３はクロック信号ＣＬＫが“１”のとき一方のフリップフロップ回路２１の出力データを選択し、“０”のとき他方のフリップフロップ回路２２の出力データを選択するセレクタ、ＩＮＶ２１はインバータである。
【００５１】
この回路では、クロック信号ＣＬＫが立上るタイミングで一方のフリップフロップ回路２１に入力データが保持され、そのクロック信号の“１”の期間中そのデータがセレクタ２３で選択されて出力される。逆にクロック信号ＣＬＫが立下るタイミングでは、他方のフリップフロップ回路２２に入力データが保持され、そのクロック信号の“０”の期間中そのデータがセレクタ２３で選択されて出力される。
【００５２】
図６に戻って、ＤＬ３、ＤＬ４は遅延回路であり、組合せ回路１１Ａ、１２Ａでの信号伝搬遅延時間よりも大きな遅延時間が設定されている。Ｃ８〜Ｃ１１はＣエレメント、ＮＯＲ８〜ＮＯＲ１１はノアゲート、ＥＸＯＲ１〜ＥＸＯＲ３は排他的論理和ゲート、ＩＮＶ３〜ＩＮＶ８はインバータである。
【００５３】
ここで、本実施の形態の理解を深めるために、すでに提案されている２相のハンドシェイクプロトコルに基づく自己同期型のパイプラインデータパス回路について、図１２にスタティック型の組合せ回路１１”、１２”を使用した例について説明する。図６に示したものと同一のものには同一の符号を付している。このスタティック型の組合せ回路１１”（組合せ回路１２”も同じ）に対しては、非同期信号制御回路１３”から活性化信号を供給していない。
【００５４】
２相のハンドシェイクプロトコルでは、非同期信号の遷移がイベントの発生とみなされ、処理が進められる。すなわち、“０”→“１”への遷移（発火）と、“１”→“０”への遷移（完了）が等価とみなされ、非同期信号のレベル自体はイベントの進行に関与しない。
【００５５】
こうした簡単な非同期システムでは、組合せ回路１１”は常時活性化されており、その組合せ回路１１”の処理の完了と非同期信号の信号遷移のタイミングを合わせるために、前段のレジスタＲＥＧ４に対する書込み信号ＥＮ１を遅延回路ＤＬ３に入力させ、この遅延回路ＤＬ３により次段のレジスタＲＥＧ５に対する要求信号ＥＮ２を生成している。２段目の組合せ回路１２”の処理の完了と非同期信号の信号遷移のタイミングを合わせについても同様である。
【００５６】
しかし、本実施の形態では、ＭＴ−ＣＭＯＳ回路で構成される組合せ回路１１Ａ、１２Ａの動作／スリープを制御する必要がある。そこで、本実施の形態では、非同期信号の遷移を検知して活性化信号ＳＴ１、ＳＴ２を生成するために、活性化信号生成回路１３５を付加している。
【００５７】
この活性化信号生成回路１３５では、１段目のレジスタＲＥＧ４に対する書込み信号ＥＮ１の遷移を、２個のインバータＩＮＶ３、ＩＮＶ４による遅延回路と排他的論理和ゲートＥＸＯＲ１により、“１”のパルス信号として検出する。また、２段目のレジスタＲＥＧ５に対する書込み信号ＥＮ２の遷移も、２個のインバータＩＮＶ５、ＩＮＶ６による遅延回路と排他的論理和ゲートＥＸＯＲ２により、同様に“１”のパルス信号として検出する。さらに、３段目のレジスタＲＥＧ６に対する書込み信号ＥＮ３の遷移も、２個のインバータＩＮＶ７、ＩＮＶ８による遅延回路と排他的論理和ゲートＥＸＯＲ３により、同様に“１”のパルス信号として検出する。
【００５８】
書込み信号ＥＮ１に遷移がない場合は、排他的論理和ゲートＥＸＯＲ１の出力は“０”であり、ノアゲートＮＯＲ１０の出力が“１”（ＳＥＴ信号は“１”、ＥＸＯＲ２の出力は“０”）であるので、ＣエレメントＣ１０の出力は前の状態を保持している。
【００５９】
この状態で、書込み信号ＥＮ１が発火すると排他的論理和ゲートＥＸＯＲ１の出力信号が一時的に“１”となるので、ＣエレメントＣ１０の出力が“１”となり、活性化信号ＳＴ１が発火する。そして、排他的論理和ゲートＥＸＯＲ１の出力信号は直ちに“０”に戻るが、ノアゲートＮＯＲ１０の出力が“１”を継続しているので、ＣエレメントＣ１０の出力、つまり活性化信号ＳＴ１は前の状態である“１”を継続する。この後、書込み信号ＥＮ２が発火することにより、ＥＸＯＲ２の出力が一時的に“１”となってＮＯＲ１０の出力が“０”となり、ＣエレメントＣ１０の出力である活性化信号ＳＴ１は“０”、つまり完了する。以上の動作は、他方の活性化信号ＳＴ２についても同様である。
【００６０】
以上のように、活性化信号発生回路１３５によって、書込み信号ＥＮ１が発火してから書込み信号ＥＮ２が発火するまでの期間、活性化信号ＳＴ１が“１”となる。また、書込み信号ＥＮ２が発火してから書込み信号ＥＮ３が発火するまでの期間、活性化信号ＳＴ２が“１”となる。以上は、要求信号ＲＥＱｉを発火した場合であるが、これを完了したときも遷移が発生するので、同様の動作が行われる。
【００６１】
次に動作を説明する（図７参照）。
まず、ＳＥＴ信号を発火し、非同期信号制御回路１３Ｄを活性状態にする。そして、１段目のレジスタＲＥＧ４に入力するデータが揃った時点で、外部から要求信号ＲＥＱｉを発火する。この結果、書込み信号ＥＮ１、および活性化信号ＳＴ１が発火する。書込み信号ＥＮ１の発火により１段目のレジスタＲＥＧ４に入力データが格納される。また、活性化信号ＳＴ１の発火により、第１段目の組合せ回路１１Ａが活性状態となり、動作可能となって１段目のレジスタＲＥＧ４から出力しているデータの処理を行う。
【００６２】
次に、この活性化信号ＳＴ１が発火した時点から第１段目の組合せ回路１１Ａの信号伝搬遅延時間よりも長い時間が経過すると、遅延回路ＤＬ３により要求信号ＲＥＱ２が発火するので、書込み信号ＥＮ２および活性化信号ＳＴ２が発火する。この書込み信号ＥＮ２の発火により、１段目の組合せ回路１１Ａで処理したデータが２段目のレジスタＲＥＧ５に格納されると共に、活性化信号ＳＴ１が完了して、１段目の組合せ回路１１Ａがスリープ状態となる。また、活性化信号ＳＴ２が発火したことにより２段目の組合せ回路１２Ａで２段目のレジスタＲＥＧ２から出力するデータの処理が行われる。
【００６３】
次に、書込み信号ＥＮ２が発火した時点から第２段目の組合せ回路１２Ａの信号伝搬遅延時間よりも長い時間が経過すると、遅延回路ＤＬ４により書込み信ＥＮ３が発火する。この書込み信号ＥＮ３の発火により、２段目の組合せ回路１２Ａで処理されたデータが３段目のレジスタＲＥＧ６に格納されると共に、第２段目の組合せ回路１２Ａに対する活性化信号ＳＴ２が完了しこの組合せ回路１２Ａはスリープ状態となる。
【００６４】
書込み信号ＥＮ２が“１”にあるとき、要求信号ＲＥＱｉを完了させると、ＣエレメントＣ８の両入力が“０”となるので、その出力である書込み信号ＥＮ１が完了して、上記と同様な動作が行われる。
【００６５】
このように、本実施の形態では、要求信号ＲＥＱｉの発火に応じてパイプライ動作が行われ、完了に応じても同様なパイプライン動作が行われる。このとき、各組合せ回路１１Ａ、１２Ａは直前のレジスタにデータが到来して論理動作を行う必要があるときのみ活性状態となってその動作を行い、論理動作を行わないときはスリープ状態となり、間欠的に到来するデータを処理するパイプライン回路における消費電力を低減することができるようになる。
【００６６】
［その他の実施の形態］
なお、以上の第１〜第３の実施の形態においては、組合せ回路１１Ａ、１２Ａ、１１Ｂ、１２Ｂに使用すべきＭＴ−ＣＭＯＳ回路として、図９の（ａ）に示したように高電位側電源制御回路２Ｈと低電位側電源制御回路２Ｌの両方を具備する回路を使用したが、（ｂ）に示したように高電位側電源制御回路２Ｈのみを具備するＭＴ−ＣＭＯＳ回路、あるいは（ｃ）に示したように低電位側電源制御回路２Ｌのみを具備するＭＴ−ＣＭＯＳ回路を使用することも当然ながら可能である。特に（ｃ）に示す回路の場合は内部でスリープ信号ＳＬＰを生成する必要がなくなり、素子数を削減できる。
【００６７】
また、以上の第１〜第３の実施の形態において、非同期信号制御回路１３Ａ、１３Ｂ、１３Ｃ、１３Ｄについては、高しきい値のＭＯＳトランジスタ、例えば組合せ回路１１Ａ、１２ＡのＭＴ−ＣＭＯＳ回路内の高しきい値ＭＯＳトランジスタと同様なしきい値のＭＯＳトランジスタでその回路を構成すれば、その部分の静的消費電流も削減することができる。これらの非同期信号制御回路１３Ａ〜１３Ｄは、組合せ回路１１Ａ、１２Ａ、１１Ｂ、１２Ｂほどには高速動作を要求されないので、高しきい値ＭＯＳトランジスタを用いても、動作上の問題は発生しない。
【００６８】
【発明の効果】
以上から本発明によれば、データの流れに応じて組合せ回路の活性化／非活性化が制御されるので、特にデータが間欠的に到来するような場合の非動作時の静的なリーク電流を抑制し、消費電力を削減することができる利点がある。また、このように動作すべき回路部分のみが活性状態に制御されるので、設計段階で回路全体の活性／非活性の分布を予め定めなくても、効率的に消費電力を削減することができる。
【図面の簡単な説明】
【図１】  第１の実施の形態の自己同期型パイプラインデータパス回路の回路図である。
【図２】  図１の回路の非同期信号制御回路のタイミングチャートである。
【図３】  第１の実施の形態の変形例の自己同期型パイプラインデータパス回路の回路図である。
【図４】  第２の実施の形態の自己同期型パイプラインデータパス回路の回路図である。
【図５】  図４の回路の非同期信号制御回路のタイミングチャートである。
【図６】  第３の実施の形態の自己同期型パイプラインデータパス回路の回路図である。
【図７】  図６の回路の非同期信号制御回路のタイミングチャートである。
【図８】  両エッジ型Ｄフリップフロップ回路の回路図である。
【図９】  （ａ）〜（ｃ）はＭＴ−ＣＭＯＳ回路の回路図である。（ｄ）はこのＭＴ−ＣＭＯＳ回路をＩＣチップ内に組み込んだ場合の説明図である。
【図１０】  組合せ回路としてダイナミック型回路を使用した自己同期型パイプラインデータパス回路の回路図である。
【図１１】  （ａ）はＣエレメントのシンボルの図、（ｂ）はＣエレメントの回路図、（ｃ）はＣエレメントの真理値の説明図である。
【図１２】    組合せ回路としてスタティック型回路を使用した２相ハンドシェイクプロトコルに基づく自己同期型パイプラインデータパス回路の回路図である。
【符号の説明】
１１Ａ、１２Ａ：ＭＴ−ＣＭＯＳ回路からなる組合せ回路、１３Ａ〜１３Ｄ：非同期信号制御回路、１３１、１３２：監視回路、１３３〜１３５：活性化信号生成回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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