(57)【特許請求の範囲】
【請求項１】
遊技機の動作を制御するための中央演算装置（以下、ＣＰＵという）と、主記憶装置（以下、ＲＡＭという）を有する遊技機制御装置であって、
前記ＣＰＵが再起動した際、該ＣＰＵは前記ＲＡＭが電気的に使用可能に保持されているか否かを判別するための判別端子の入力状態を検出し、その検出結果に応じて前記ＲＡＭを診断するか、あるいは診断せずに初期化するかを決定するようになっており、
前記判別端子には、前記ＲＡＭの電源電圧の変化を監視する電圧監視回路が接続されており、該電源電圧の入力レベルが所定値以下に低下した場合に、前記電圧監視回路は前記ＲＡＭの初期化に対応した判別信号を前記判別端子に対して出力することを特徴とする遊技機制御装置。
【請求項２】
前記電圧監視回路は、前記ＲＡＭの電源電圧によって充電状態が変化する蓄電部を有し、この蓄電部によって決まる電位レベルが、前記判別端子の入力状態を決定するものである請求項１記載の遊技機制御装置。
【請求項３】
前記電圧監視回路の前記蓄電部における充電経路と放電経路は別系統になっており、放電経路側にダイオードを挿入して整流し、前記ＲＡＭの電源電圧で前記蓄電部の電極電位を保持するとともに、充電経路側に抵抗を挿入して充電時の時定数を定める請求項２記載の遊技機制御装置。
【請求項４】
遊技機の動作を制御するための中央演算装置（以下、ＣＰＵという）と、主記憶装置（以下、ＲＡＭという）を有する遊技機制御装置であって、
前記ＣＰＵが再起動した際、該ＣＰＵは前記ＲＡＭが電気的に使用可能に保持されているか否かを判別するための判別端子の入力状態を検出し、その検出結果に応じて前記ＲＡＭを診断するか、あるいは診断せずに初期化するかを決定するとともに、
前記ＣＰＵは、自身を再起動させるリセット信号を検出するリセット端子を有し、該リセット端子においてリセット信号の入力を検出したとき、再起動を開始する一方、
リセット信号に含まれる変化エッジを一定の時定数で遅延させるとともに、その変化エッジに続くレベル保持時間が固有の時定数未満のとき、レベル変化を生じない信号を出力する遅延手段を有する信号識別回路が、前記リセット端子とは別に設けられた前記ＣＰＵの識別端子に接続され、前記リセット端子に入力された信号は、同時にこの信号識別回路にも入力されるように構成されており、
前記ＣＰＵは、前記リセット端子に前記リセット信号が入力されたことを検出してから所定時間経過後に、前記識別端子の入力状態を識別し、その識別結果に応じて、該識別以降に前記ＲＡＭを初期化するか否かを自身で決定できることを特徴とする遊技機制御装置。
【請求項５】
前記ＣＰＵの前記識別端子と前記判別端子を１つの端子で兼用する請求項４記載の遊技機制御装置。
【請求項６】
前記蓄電部が、前記遅延手段の構成要素に含まれるようにする請求項４又は５に記載の遊技機制御装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、弾球遊技機、回胴式遊技機等の遊技機の制御装置に関する。
【０００２】
【従来の技術】
遊技機には多数の制御基板があり、それぞれの制御基板は、遊技機の様々な動作を制御している制御装置の一部を構成する。その電気的な制御を実行する各基板上のＣＰＵには様々な信号が入力されている。遊技機はその特異な使用環境上（金属製の遊技球、遊技メダルの使用による高レベルノイズの発生、信号線が基板をまたぐ等）、正規の信号ではないノイズがＣＰＵの端子に入力されてしまうことがしばしばある。このようなノイズに対する対策として、各種入力端子の直前にノイズを除去するような回路が設けられることもある。また、遊技機全体としては基板、基板上の制御回路、基板上素子等の空間的配置を工夫してノイズの影響を受けないようにする、制御装置周辺の絶縁性を強化するなどの対策が施されている。
【０００３】
【発明が解決しようとする課題】
しかし、基板や素子をノイズから物理的に完全に隔離することは不可能であり、ノイズというのはどのような要因によって発生するか予測することが難しいため、上記の方法ではノイズに対する予防策が十分とは言い難い。さらには、ＣＰＵ直前にノイズを除去する回路を設けたりした場合、その回路自身がノイズに由来する信号を発生する箇所となってしまうおそれがある。
【０００４】
例えば、従来は、ＲＡＭのチェックを開始する信号であるリセット信号を、各種基板上のＣＰＵが検出した場合、ＲＡＭを初期化して再起動する（コールドスタート）か、直ちに初期化を行わずＲＡＭを簡易チェックして、問題のない場合は記憶されている状態を保持して、そのまま動作を続行する（ホットスタート）か、どちらかが各基板の用途や遊技機の機種ごとによって選択されて決定されていた。この回路構成では、ＣＰＵの検出するリセット信号がリセット信号の出力装置等より発せられた正規のリセット信号である保証はどこにもなく、ＣＰＵは正規のリセット信号もノイズも同じリセット信号として認識してしまうおそれがある。さらに、コールドスタートが選択されている場合、ＲＡＭは初期化されるため、その遊技機は動作を中断した形を取らねばならず、遊技者に対して不都合が生じるおそれがある。正規のリセット信号でもないのにＲＡＭを初期化していたのでは、その遊技機の製品価値が下がってしまう。特に、遊技者が遊技している最中にノイズの影響でＲＡＭが初期化され、遊技が中断されるようでは遊技に対する興趣が損なわれてしまう。
【０００５】
また、リセット信号を検出した場合にホットスタートするとされている場合、ＲＡＭの部分チェックを実行するのであるが、それだけではＲＡＭが電気的に保持されおり、そのまま使用可能であるかどうか完全に判別することは難しく、もしＲＡＭに記憶されていた情報が保持されていなかった場合、そのＲＡＭ及びＣＰＵのある基板が誤作動を起こしてしまうおそれがある。
【０００６】
リセット信号に限らず、その他の信号（例えば、ＩＮＴやＮＭＩ等）の場合にも、ＣＰＵはノイズを正規の信号と認識してしまうおそれがあり、遊技機が正常に作動しなくなる可能性がある。
【０００７】
本発明は、遊技機制御装置においてＣＰＵのＲＥＳＥＴ、ＩＮＴ、ＮＭＩ等の入力端子に信号が入力されたときに、その信号がノイズに由来するものであるか、あるいは正規の信号であるかをＣＰＵ自身で判断できるようにすることを目的とする。あわせて、ＣＰＵが再起動した際に、ＲＡＭが電気的に保持されており、直ちに初期化を行わずともよいか否かをＣＰＵ自身で判断できるような機能も付加する。このようにして、ＣＰＵが誤動作する可能性を低減させる。
【０００８】
【課題を解決するための手段及び作用・効果】
ＲＥＳＥＴ、ＩＮＴ、ＮＭＩ端子といったＣＰＵの起動入力端子に起動信号が入力されたとき、ＣＰＵはその起動信号を検出することに基づいて、それぞれ決められた処理を起動する。ＣＰＵは、入力された信号がノイズによるものであっても正規の起動信号であっても区別できず、起動信号の検出に伴う処理を開始する。本発明者らは、起動信号がノイズであるか正規の信号であるかを、起動信号以外の要因によってＣＰＵに識別させて、その識別結果に基づいて以後の電気的処理を実行させればよいことに気づき、本発明を完成させるに至った。
【０００９】
すなわち、ＣＰＵの端子に入力された信号が、ノイズであるか否かをＣＰＵ自身が識別できることを実現する本発明の遊技機制御装置の構成は、
遊技機の動作を制御するための中央演算装置（以下、ＣＰＵという）を有する遊技機制御装置であって、
予め定められた電気的処理を起動させるために、前記ＣＰＵに設けられた起動入力端子に対し起動信号が与えられるに伴い、前記ＣＰＵは、該起動入力端子において前記起動信号の入力を検出し、前記電気的処理を開始する一方、前記起動入力端子とは別に設けられた識別端子に、前記起動信号に基づいて生成される識別信号が入力されるようになっており、前記ＣＰＵは、前記起動入力端子において前記起動信号の入力を検出してから所定時間経過後に、前記識別端子の入力状態を識別し、その識別結果に応じて、該識別以降に行う電気的処理の内容を自身で決定できることを特徴とする。
【００１０】
起動入力端子に信号が入力されると、ＣＰＵはその端子の入力状態の変化を検出する。詳しくは、端子の電位レベルの変化を検出したのちにそれに続く処理を開始する。他方、起動入力端子に入力された信号がノイズであるかどうかを識別できる回路を設け、その回路における識別結果を反映した信号を、起動入力端子とは別にＣＰＵに設けられた端子（識別端子）に入力させる。その識別回路には、ＣＰＵの起動入力端子に入力される信号と全く同じ信号が入力されるように、例えば、図１のように起動入力端子（図中ではＲＥＳＥＴ端子）直前で回路を分岐させる。
【００１１】
このように回路を構成し、起動信号を検出してから一定時間後に識別端子を検出させれば、実行しようとしている処理がノイズか否かＣＰＵ自身で判断できることになる。そして、起動入力端子に入力された信号がノイズであった場合に行う処理と、正規の信号であった場合に行う処理とを異にすることができる。
【００１２】
例えば、ＲＥＳＥＴ端子にリセット信号が入力されたとき、ＣＰＵはリセット信号の立ち下がりエッジを認識して、それまで実行していた処理を停止し、リセット信号の立ち上がりエッジを認識したら再起動を開始するとする。そして、ＣＰＵが再起動を完了した時点で、識別端子の入力状態を検出するようにプログラムする。識別端子の入力状態によって、リセット信号がノイズであったか、正規のリセット信号であったかが判断できるので、ＣＰＵの再起動に伴うＲＡＭの初期化を実行するかどうかをこの時点でＣＰＵが判断することができる。ＲＡＭを初期化して制御を再開する場合がいわゆるコールドスタートであり、初期化せずに簡易チェックの後に記憶されている情報をクリアせずに制御を続ける場合が、いわゆるホットスタート（ウォームスタート）である。
【００１３】
従来は、リセット信号をＣＰＵが検出した場合、ＣＰＵを初期化してコールドスタートとするかホットスタートとするかが予め決められていた。本発明の遊技機制御装置では、リセット信号がノイズである時はホットスタートを選択し、正規のリセット信号である時はコールドスタートを選択できるようになり、誤作動の可能性を低減させることができる。
【００１４】
また、ＣＰＵの起動入力端子に入力された信号が、ノイズであるか否かを判定する信号識別回路は次のようなものである。すなわち、この信号識別回路に入力された起動信号のアクティブレベル（例えば、ハイレベル（Ｈ）とロー（Ｌ）のレベルで表される）の保持時間が基準時間よりも長い場合に、識別端子に対して第一の識別信号レベルを出力し、基準時間よりも短い場合には該第一の識別信号レベルとは異なる第二の識別信号レベルを出力するものである。詳しくは、入力された起動信号に含まれる変化エッジを、一定の時定数で遅延させるとともに、その起動信号の変化エッジに続くレベル保持時間が時定数未満の時、識別端子のレベル状態の変化を生じさせない遅延手段を含むものである。
【００１５】
正規の起動信号はほとんどの場合、ミリ秒、十ミリ秒オーダーの時間幅を持つのに対し、ノイズは長くても数ミリ秒、ほとんどはマイクロ秒、ナノ秒オーダーの信号幅しか持たない。すなわち、入力された起動信号のアクティブレベルの持続時間（もし、起動信号がＬレベルで検出されるならばＬレベルの持続時間）が、ある基準時間（時定数）よりも長いときにのみ、信号識別回路からＣＰＵの識別端子にアクティブな信号が入力されるようにすればよい。ノイズのようなアクティブレベル持続時間が短い起動信号は、ＣＰＵの識別端子にアクティブな状態を伝えることができないようにする。ただし、ＣＰＵが識別端子を読み込むときに、識別端子がアクティブな入力状態にないと意味がないので、信号識別回路は自身に入力された起動信号を遅らせて出力する遅延機能をもたなければならない。基準時間は回路の構成次第で容易に変えることができ、任意の基準時間を設定できる。
【００１６】
なお、本明細書でいうリセット信号は、例えば、各種基板に電力を供給する電源管理基板にあるリセット信号出力装置や、各種基板ごとに設けられたＣＰＵの動作を監視するための装置のリセット信号出力部などから発せられるリセット信号である。すなわち、供給電力に変化があった時（例えば、電力供給が瞬断する、電圧レベルが低下する等）や、ＣＰＵが正常に作動していないと判断した時などに、ＣＰＵにリセット信号が入力され、ＣＰＵはその信号を受信した場合に再起動し、ＲＡＭを初期化しようとする。
【００１７】
一方、ＣＰＵが再起動した際に、ＲＡＭが電気的に保持されているか否かを、ＣＰＵ自身で判断できるようにすることを実現する本発明の遊技機制御装置の構成は以下の通りである。すなわち、
遊技機の動作を制御するための中央演算装置（以下、ＣＰＵという）と、主記憶装置（以下、ＲＡＭという）を有する遊技機制御装置であって、
前記ＣＰＵが再起動した際、該ＣＰＵは前記ＲＡＭが電気的に使用可能に保持されているか否かを判別するための判別端子の入力状態を検出し、その結果に応じて前記ＲＡＭを診断するか、あるいは診断せずに初期化するかを決定すること特徴とする。
【００１８】
ＲＡＭは、その電源電圧が一定値以下に下がった時、記憶されている情報を維持できなくなる。仮に電源の供給が停止、電源電圧が一定値以下に降下したときや、ＣＰＵが正常に作動していない可能性があるときにＣＰＵにリセット信号が入力され、ＣＰＵはＲＡＭが電気的に保持されているのか、いないのかを判断する。従来は、ＣＰＵの再起動に基づいてホットスタートとするかコールドスタートとするか予めプログラムされていたのに対し、本発明は、リセット端子とは別に設けられた、ＲＡＭの状態を判別するための判別端子の入力状態を検出して、その検出結果を基にＲＡＭを初期化するかしないか選択して実行するように構成した。
【００１９】
また、ＲＡＭの状態を判別するための判別端子には、ＲＡＭの電源電圧の変化を監視する電圧監視回路からの信号が入力されるようになっている。電源監視回路は、ＲＡＭの電源電圧が所定値以下、例えば、ＲＡＭが電気的に保証されなくなるような電圧になったとき、その変化を反映したレベルの判別信号をＣＰＵに送る。ＣＰＵは、その判別信号を検出したのちにＲＡＭを初期化する。
【００２０】
また、電源監視回路は、ＲＡＭの電源電圧で充電状態が変化するような蓄電部を備えている。電源監視回路の蓄電部は、ＲＡＭの電源電圧が例えば瞬間的に０Ｖまで低下したとき、蓄電部の電極電位も０Ｖまで低下する。ＲＡＭの電源電圧が正常な間は、蓄電部の電位も正常に保たれるため、ＣＰＵの判別端子には、ＲＡＭの電源電圧が正常であることを示すＨレベルの信号が入力されることになる。電源監視回路の蓄電部の電極電位が、ＣＰＵの判別端子の入力状態を決定するのだから、ＲＡＭが電気的に保証されなくなる電圧を境にして、ＣＰＵの判別端子の入力状態は変化する。つまり、ＲＡＭの電源電圧が正常な間は、判別端子の入力状態は例えばＨレベルとなり、正常でなくなったときにＬレベルになるのである。このようにして、ＣＰＵはＲＡＭが電気的に使用可能か否か判別することが可能となる。
【００２１】
また、電源監視回路の蓄電部は、充電路と放電路とを別系統にしており、放電経路側をＲＡＭの電源電圧でプルアップしている。放電はされても充電はされないように、ダイオードを挟んで整流する。充電路は、例えば、抵抗を挿入して時定数を持つような構成とする。
【００２２】
このように構成することにより、蓄電部が放電されて電極電位がＬレベルになったとき、再び充電されてＨレベルになるまで時定数分の時間がかかる。その間、Ｌレベルの判別信号をＣＰＵの判別端子に向けて出力しつづけるから、ＣＰＵはＬレベルの入力状態を検出できるのである。
【００２３】
以上、それぞれ作用を異にする回路を記載してきた。これら２つの回路の目的は、いずれもＣＰＵの誤作動の可能性を低減させることにあるため、本発明者らは上記の２つの構成をまとめて、１つの回路として使用できるようにもした。すなわち、ＣＰＵの端子において、識別端子と判別端子を共通のものとし、さらに電源監視回路と信号識別回路の時定数決定部分（詳しくはＣＲの構成とする部分）を兼用する。このようにすれば、これまで記載してきた２つの回路構成を、得られる効果をそのままにして１つの構成にまとめ、素子の数を減らしてコストを削減することができる。
【００２４】
【発明の実施の形態】
以下、実際にどのような回路を構成すれば本発明の効果が得られるのか、例を示しながら説明する。遊技機制御装置は、役割を異にする多数の制御基板から構成されるものであるが、本明細書中ではそれぞれの基板を区別することはしない。本発明は、それら基板上にあるＣＰＵのいずれにも適用できるためである。図に示さないＣＰＵ周辺の素子や回路については従来通りであるため割愛する。
【００２５】
図１は、本発明の遊技機制御装置に特有な効果を発する回路部分を概念的に示すブロック図である。回路は、２つの作用を有するものであり、あえて回路を２つの部分に分けて考えるとすると、一方は入力された信号（起動信号）が正規の起動信号かノイズかを識別する回路（信号識別回路）１０２、他方をＲＡＭが電気的に使用可能かどうかを判別する回路（電源監視回路）１０３とすることができる。図１は、作用を異にする回路を概念的に分けて示しただけなので、実際の回路が並列に構成されているわけではない。本発明は、ＣＰＵ１００に入力される様々な命令の起動信号に対して有効であるが、中でもリセット信号の場合に最も効果的に適用できるため、実施の形態はリセット信号の場合を例に挙げて記載する。
【００２６】
リセット信号（ノイズによるものも含む）は、例えば、遊技機全般の電源を監視する電源監視基板、ＣＰＵの動作を監視するウォッチドグ等よりＣＰＵのリセット端子に向けて入力される。ＣＰＵのリセット端子（ＲＥＳＥＴ）に入力される直前で経路を分岐させてある様子が、図１より理解できる。後に示すが、電源監視回路１０３のみを適用する場合は経路を分岐させる必要もない。信号識別回路１０２のみを適用する場合には経路を分岐させることは必須である。また、これら２つの回路の組み合わせを適用する場合にも経路の分岐は必須である。分岐点以前のリセットラインにノイズが乗ったとき、２つの経路に対してノイズによる信号が入力されることは明らかである。また、本発明ではＣＰＵ１０内部にＲＡＭ１０１が設けられているものを使用したが、ＣＰＵ１００とＲＡＭ１０１が一体にパッケージされている必要はない。以下の図で、実際の回路構成の例を示す。
【００２７】
図２（ａ）は、リセット信号がノイズか否かを識別する信号識別回路だけを適用した例である。ＣＰＵ１００のリセット端子がリセット信号の入力を検出するのは、端子がＬレベルのときであるとする。すなわち、信号としてはＬレベルがアクティブレベルである。ただし、端子によってはＨレベルがアクティブレベルである場合もある。図２（ａ）のうち、信号識別回路に必須の部分を取り出し、詳しく記載したのが図２（ｂ）である。信号識別回路は、信号の波形を整える為に波形整形部（整形後の波形が反転しないようにインバータシュミットトリガ回路１０を適用）を備えている。図２（ｂ）にはＣ−ＭＯＳインバータ１０ａが示されるが、実際にはこの部分はインバータシュミットトリガ回路（以後、シュミットという）１０の一部分である。
【００２８】
Ｃ−ＭＯＳインバータ１０ａは、入力電位がｐＭＯＳのソースに印加される電位ＶＣＣレベルのときｎＭＯＳを導通させてＧＮＤレベルを出力させ、入力電位がＧＮＤレベルのときｐＭＯＳを導通させてＶＣＣレベルを出力させる。よって、信号識別回路にリセット信号が入っていない通常時（ＣＰＵのリセット端子はＨレベル）は、Ｃ−ＭＯＳインバータ１０ａにはシュミットで一度反転させたＬレベル（ＧＮＤレベル）が入力されるためＶＣＣが出力されることになる。ＶＣＣが出力されている間は、コンデンサー１２に電荷が充電される。抵抗１１が挿入してあるためＣＲの構成となり、時定数がここで決定される。
【００２９】
ＣＰＵ１００のリセット端子にリセット信号又はノイズよる信号が入力される（Ｌレベルの信号が入力される）と同時に、同じ信号が信号識別回路にも入力される。図２（ｂ）においてＣ−ＭＯＳインバータ１０ａに入力される信号は、シュミット１０で一度反転させるためＨレベルで入力されることになる。Ｈレベルの信号が入力されたとき、Ｃ−ＭＯＳインバータは導通路を反転させてＧＮＤレベルを出力する。すると、それまでコンデンサー１２に蓄積されていた電荷は、Ｃ−ＭＯＳインバータ１０ａのＧＮＤに放電され始める。ここまでは、リセット信号が正規の信号であっても、ノイズであっても同様である。ノイズによる信号のＬレベル持続時間は、正規のリセット信号と比較して非常に短い。場合にもよるがミリ秒にも及ばないことがほとんどであり、１０ミリ秒以上持続することはほとんどありえない。それに対し正規の信号（リセット信号以外も含まれる）は数十ミリ秒にわたって出力させることも容易である。
【００３０】
Ｃ−ＭＯＳインバータ１０ａに入力される信号のＨレベル持続時間が、ＣＲの時定数よりも長い場合には、コンデンサー１２が十分に放電され、コンデンサー１２の電極電位で決まる信号レベルはＬレベルに反転する。よって、波形整形のためのシュミット１０を挟んで、ＣＰＵ１００の入力端子ＡにＬレベルの信号を伝えることができる。すなわち、この信号識別回路を経由してＣＰＵ１００の入力端子Ａに入力されるリセット信号は、ＣＲの時定数だけ遅延されることになる。ただし、本明細書に示す回路では、回路の出力側のシュミット１０のスレッショルド電圧を考慮して、抵抗１１、コンデンサー１２を選ぶ必要があることに注意されたい。
【００３１】
正規のリセット信号が、ＣＰＵ１００のリセット端子と信号識別回路に入力されてからのリセット端子、入力端子Ａの入力状態を表すタイミング図を図６（ａ）に示す。まず▲１▼の時点で、リセット信号はリセット端子及び信号識別回路に入力される。リセット端子の入力状態はＬレベルに変化する。入力端子Ａはそれよりも遅れて▲１▼´の時点でＬレベルに変化する。ＣＰＵ１００は▲２▼の時点で再起動を始め、▲３▼の時点で再起動を完了し入力端子Ａの状態を検出する。▲３▼の時点では入力端子Ａは、まだＬレベルに維持されている。この結果に基づいて、ＣＰＵ１００はＲＡＭ１０１の初期化を実行する。ＣＰＵ１００が再起動を始めてから後の、入力端子のＬレベル持続時間ｔ２は、少なくともｔ１よりも大きくなければならない。ＣＰＵの性能にもよるが、ｔ２がｔ１よりも数ミリ秒長ければ十分である。
【００３２】
一方、リセット端子及び信号識別回路に入力された信号がノイズであった場合には、図２（ｂ）において、コンデンサー１２の電荷は十分に放電されないうちに、Ｃ−ＭＯＳインバータ１０ａの導通路が切り替わってしまい、充電が再開される。すなわち、コンデンサー１２の電極電位がＨレベルのまま維持されてしまうため、ＣＰＵ１００の入力端子ＡにＬレベルの信号を出力することができない。そのときの、ＣＰＵ１００における各端子の入力状態を図６（ｂ）のタイミング図に示す。ノイズは正規のリセット信号と比較すれば、図のような非常に瞬間的な信号である。図６（ａ）と比較すれば、ＣＰＵ１００はノイズをリセット端子に検出するとほぼ同時に再起動を開始するといってもよい。▲３▼の時点で再起動を完了し、入力端子Ａの入力状態を検出しても、入力端子ＡはＨレベルのままである。よってＲＡＭの初期化は実行しない。
【００３３】
次に、図１の１０３で示される電圧監視回路について説明する。電圧監視回路１０３の回路構成の一例を図３に示す。ＣＰＵ１００とＲＡＭ１０１の電源はＶＣＣで兼用されているとする。コンデンサー１２にはＶＣＣが印加されるため、ＲＡＭの電源電圧ＶＣＣが低下するなどの異常がない限り、コンデンサー１２の電極電位によって決まる入力端子Ａの入力状態は、Ｈレベルに保たれる。ところが、ＶＣＣが瞬間的にでも０Ｖに低下してしまった場合、コンデンサー１２に蓄積されていた電荷は、ダイオード１３を経て電源部へ逆流するなどして、瞬時に放電される。コンデンサー１２の電極電位は直ちにＬレベルに切り替わるので、それに伴いＬレベルが出力され、ＣＰＵ１００の入力端子もＬレベルの入力状態に変化する。ＶＣＣが正常な値に戻ると、コンデンサー１２が充電され始めるが（正確にはコンデンサー１２の電極電位がＶＣＣよりも小さくなった時）、抵抗１１を挟んだＣＲの構成となっているため、コンデンサー１２の電極電位がシュミット１０のスレッシュで規定されるＨレベルに変化するには、予め定めた時定数以上の時間が必要である。
【００３４】
すなわち、この電源監視回路からＨレベルが出力されて、ＣＰＵ１００の入力端子がＨレベルの入力状態になるには、電源電圧が復帰した時点よりも後である。その間に、ＣＰＵ１００が入力端子Ａの入力状態を検出するようにすれば、ＲＡＭ１０１が電気的に保持されていたか否かの履歴情報が得られることになり、その結果に基づいてＲＡＭ１０１を初期化するか否かを選択できる。また、電源電圧が瞬間的に降下したときに限らず、リセット信号が入力されてＣＰＵ１００が再起動したときにも、その履歴に基づいて処理を実行することは有効であり、誤作動を回避できる確率は確実に向上する。
【００３５】
ＶＣＣが０Ｖに低下し、再び正常値まで戻った時のリセット端子及び入力端子Ａの入力状態を表すタイミング図を図６（ｃ）に示す。▲４▼の時点でＶＣＣは復帰し、ＣＰＵは再起動を開始して▲５▼の時点で起動を完了し入力端子Ａの入力状態を検出する。▲５▼の時点では入力端子Ａの入力状態はＬレベルのままである。電源監視回路の出力がＨレベルに変化するのは▲６▼の時点である。この例において、ＶＣＣ復帰後、入力端子Ａの入力状態がＨレベルに変化するまでにかかる時間ｔ３は、ＣＰＵ１００の再起動に必要な時間ｔ１よりも長くなければ意味がないことに注意されたい。それを考慮してＣＲを構成する。
【００３６】
図１のブロック図にも示したように、信号識別回路１０２と電源監視回路１０３は１つの回路にまとめることも可能であり、コスト面や素子の数をなるべく少なくという点を考慮すると、むしろその方が望ましい。図２及び図３中のＣＲの部分を共通のものとすれば、機能をそのままにして回路を容易に構成できる。図４（ａ）に信号識別回路１０２と電源監視回路１０３を１つの構成とした回路図を示す。（ｂ）は入力側のシュミット１０内のＣ−ＭＯＳインバータ部分を詳しく記載したものである。電源監視回路１０３におけるコンデンサー１２の充電路を、Ｃ−ＭＯＳインバータ１０ａ内のｐＭＯＳ側の導通路に確保している。
【００３７】
ノイズと正規の信号との信号レベル持続時間に着目した本発明は、実施例において、基本的にＣＲとＣ−ＭＯＳインバータの構成でノイズを除去することとしたが、タイマＩＣ、ローパスフィルタ、バイポーラトランジスタを応用して回路を構成してもよい。
【００３８】
これまで、起動信号がリセット信号である場合について述べてきた。リセット信号以外の信号、例えばＩＮＴやＮＭＩ等の信号に対して本発明を適用することもできる。ＩＮＴやＮＭＩは例外を除き、それぞれの端子の入力状態がＨレベルからＬレベルに変化したら直ちに処理を開始する。ＲＥＳＥＴ端子の場合のように、ＩＮＴ端子、ＮＭＩ端子において入力信号を検出した後、一定時間後に別の入力端子の入力状態を検出して、ＩＮＴやＮＭＩ等の処理を実行するか否かを決定するようにしてもよい。その場合は、図５のように信号入力経路を分岐させるのみでもよい。この場合は、ＩＮＴやＮＭＩの信号を検出してから、処理を開始するまでにリセット信号のときのような、処理を実行する際の保留時間を設けるように設計する必要がある。
【図面の簡単な説明】
【図１】  本発明の遊技機制御装置の回路の一部を表す模式図。
【図２】信号識別回路の一例を示す回路図。
【図３】電圧監視回路の一例を示す回路図。
【図４】信号識別回路と電圧監視回路を共存させた回路の一例を示す回路図。
【図５】信号の入力経路の分岐を示す回路図。
【図６】ＣＰＵの各端子の入力状態と時間の経過を表すタイミング図。
【符号の説明】
１００  ＣＰＵ
１０１  ＲＡＭ
１０２  信号識別回路
１０３  電源監視回路
１０  インバータシュミットトリガ回路
１１  抵抗
１２  蓄電部（コンデンサー）
１３  ダイオード
１０ａ  Ｃ−ＭＯＳインバータ（インバータシュミットトリガ回路に含まれる）
【図１】
0003756403.tif 000002
【図２】
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【図３】
0003756403.tif 000004
【図４】
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【図５】
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【図６】
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