(57)【特許請求の範囲】
【請求項１】
周波数帯域の異なる位置にあるチャネルのうちの一つを選択し、選択されたチャネルを最後の中間周波数帯域の最後の中間周波数信号に変換するためのチューナ（１）と、
ディジタル変換された最後の中間周波数信号を出力信号として得るために、前記最後の中間周波数信号をディジタル変換するためのアナログディジタル変換器と（２１）、
周波数変換における局部発振器の位相不整合性あるいはマルチパス歪みが原因の前記最後の中間周波数信号の虚数部分を抑圧し、更に前記最後の中間周波数信号の実数部分のためのディジタル値で表わされた搬送波を供給するための、搬送周波数の中心に位置するように、前記ディジタル変換された最後の中間周波数信号の狭帯域でフィルタされた部分で作動する位相トラッカ（２４、２５、２６、２７）と、
前記最後の中間周波数信号の実数部分のためのディジタル値で表わされた搬送波と同期して、前記実数部分を検出するために前記ディジタル変換された最後の中間周波数信号に応答する第１同期検出器（２３）とを備えた第１同期検出出力信号を発生する無線受信機（５）であって、
前記チューナ（１）は、複数の連続中間周波数増幅器段を備えており、
前記中間周波数増幅器段のうち少なくとも一つは前記最後の中間周波数帯域と異なる中間周波数で利得を提供し、
前記最後の中間周波数帯域と異なる中間周波数増幅器段のうち少なくとも二つはそれぞれの利得制御信号によって制御される量だけそれぞれ利得を提供し、
前記無線受信機（５）は、
それぞれの自動利得制御入力信号によって制御されたそれぞれの量だけ前記それぞれの利得制御信号を印加するための利得制御信号印加手段（４２）と、
第１同期検出器出力信号にアナログ低域フィルタ応答を発生するためのアナログ低域フィルタ応答発生手段（２３、４４、４５）と、
少なくとも選択される条件の下で前記自動利得制御入力信号として前記それぞれの利得制御信号を印加するための前記利得制御信号印加手段（４２）に前記アナログ低域フィルタ応答を提供するためのアナログ低域フィルタ応答提供手段（４７、４８、４９、図１０のアナログＯＲ回路）とを備え、
前記アナログ低域フィルタ応答提供手段（４７、４８、４９、図１０のアナログＯＲ回路）が、多数の入力信号（４７、４８、４９、）のうちいずれか一つとして前記アナログ低域フィルタ応答を受信し、前記それぞれの利得制御信号を印加するための前記利得制御信号印加手段（４２）に前記自動利得制御入力信号を提供するアナログＯＲ回路（図１０のアナログＯＲ回路）を備えることを特徴とする無線受信機。
【請求項２】
周波数帯域の異なる位置にあるチャネルのうちの一つを選択し、選択されたチャネルを最後の中間周波数帯域の最後の中間周波数信号に変換するためのチューナ（１）と、
ディジタル変換された最後の中間周波数信号を出力信号として得るために、前記最後の中間周波数信号をディジタル変換するためのアナログディジタル変換器（２１）と、
周波数変換における局部発振器の位相不整合性あるいはマルチパス歪みが原因の前記最後の中間周波数信号の虚数部分を抑圧し、更に前記最後の中間周波数信号の実数部分のためのディジタル値で表わされた搬送波を供給するための、搬送周波数の中心に位置するように、前記ディジタル変換された最後の中間周波数信号の狭帯域でフィルタされた部分で作動する位相トラッカ（２４、２５、２６、２７）と、
前記最後の中間周波数信号の実数部分のためのディジタル値で表わされた搬送波と同期して、前記実数部分を検出するために前記ディジタル変換された最後の中間周波数信号に応答する第１同期検出器（２３）とを備えた第１同期検出出力信号を発生する無線受信機（５）であって、
前記チューナ（１）は、複数の連続中間周波数増幅器段を備えており、
前記中間周波数増幅器段のうち少なくとも一つは前記最後の中間周波数帯域と異なる中間周波数で利得を提供し、
前記最後の中間周波数帯域と異なる中間周波数増幅器段のうち少なくとも二つはそれぞれの利得制御信号によって制御される量だけそれぞれ利得を提供し、
前記無線受信機（５）は、
それぞれ自動利得制御入力信号によって制御されるそれぞれの量だけ前記それぞれの利得制御信号を印加するための利得制御信号印加手段（４２）と、
前記最後の中間周波数信号の実数部分のためのディジタル値で表わされた搬送波と同期して、前記ディジタル変換した最後の中間周波数信号から分離された搬送波成分に対する同相同期検出応答を発生するための第３同期検出器（４３）と、
前記第３同期検出器（３４）によって発生した前記ディジタル変換された最後の中間周波数信号から分離された搬送波成分に対する前記同相同期検出応答にアナログ低域フィルタ応答を発生するためのアナログ低域フィルタ応答発生手段（４３、４４、４５）と、
少なくとも選択される条件の下で、前記自動利得制御入力信号として前記それぞれの利得制御信号を印加するための前記利得制御信号印加手段（４２）に前記アナログ低域フィルタ応答を提供するためのアナログ低域フィルタ応答提供手段（４７、４８、４９、図１０のアナログＯＲ回路）と、
少なくとも選択される条件の下で、前記自動利得制御入力信号として前記それぞれの利得制御信号を印加するための前記利得制御信号印加手段（４２）に前記アナログ低域フィルタ応答を提供するための前記アナログ低域フィルタ応答提供手段（４７、４８、４９、図１０のアナログＯＲ回路）が、多数の入力信号のうちいずれか一つとして前記アナログ低域フィルタ応答を受信し、前記それぞれの利得制御信号を印加するための前記利得制御信号印加手段（４２）に前記自動利得制御入力信号を提供するアナログＯＲ回路（図１０のアナログＯＲ回路）を備えることを特徴とする無線受信機。
【請求項３】
前記無線受信機の前記位相トラッカが、前記制御された周波数のサイン波を有するディジタル変換されたサンプルと、制御された周波数のコサイン波を有するディジタル変換されたサンプルを発生するためのディジタル制御発振器を備えており、前記制御された周波数は所望の周波数から前記制御された周波数の差を示すディジタル制御信号に対する応答として前記最後の中間周波数信号の前記搬送周波数を含む周波数範囲以上に制御可能であることを特徴とする請求項１記載の無線受信機。
【請求項４】
前記無線受信機の前記位相トラッカは、制御される周波数のサイン波を有するディジタル変換されたサンプルと制御される周波数のコサイン波を有するディジタル変換されたサンプルと、規定角だけ前記制御された周波数のコサイン波から位相で前進する前記制御された周波数を有するディジタル変換されたサンプルと、前記角だけ前記制御される周波数の前記サイン波から位相が前進する前記制御された周波数を有するディジタル変換されるサンプルを発生するためのディジタル制御発振器を備えており、前記制御された周波数は所望の周波数から前記制御された周波数の差を示すディジタル制御信号に対する応答で前記最後の中間周波数信号の前記搬送周波数を含む周波数範囲以上に制御されることができる請求項１記載の無線受信機。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明はディジタル様式内に残留側波帯情報の検出に関するもので、特にディジタル高品位テレビジョン（ＨＤＴＶ：Ｈｉｇｈ−Ｄｅｆｉｎｉｔｉｏｎ  Ｔｅｌｅｖｉｓｉｏｎ）信号無線受信機に関するものである。
【０００２】
【従来の技術】
ＨＤＴＶ信号の送信に利用される残留側波帯（Ｖｅｓｔｉｇａｌ  Ｓｉｄｅｂａｎｄ：ＶＳＢ）信号は変調率により振幅が変換し、前記変調率に相応する固定振幅を有するパイロット搬送波により代替可能なそれら固有の搬送波を有する。このようなＶＳＢ信号は、例えば米国で無線放送に利用可能であり、有線放送システムにも利用可能である。このような有無線信号を受信するディジタルＨＤＴＶ信号無線受信機は提案され、本発明のような受信機は同期検出後にチューナ内で二重変換をする。周波数合成器は第１の中間周波数（例えば、９２０ＭＨｚ搬送波）を発生するために受信されたＴＶ信号でヘテロダインされる第１局部発振を発生する。受動ＬＣ帯域フィルタは第１中間周波数増幅器によって増幅のための映像周波数からこのような第１中間周波数を選択し、前記増幅した第１中間周波数は隣接したチャネル応答を防ぐ第１弾性表面波（ＳＡＷ）フィルタによってフィルタされる。前記第１中間周波数は第２中間周波数（例えば、４１ＭＨｚ搬送波）を発生するために第２局部発振にヘテロダインされ、第２ＳＡＷフィルタは第２中間周波数増幅器により増幅のための残留隣接したチャネル応答と映像からこのような第２中間周波数を選択する。前記第２中間周波数増幅器の応答は固定周波数を有する第３局部発振により基底帯でシンクロダインされる。
【０００３】
固定周波数を有する前記第３局部発振は０°と９０°位相同期内に供給され、同相と直角位相同期検出の手続が進まれる。ＨＤＴＶ信号が送信されるとき、前記同相同期検出の結果としてディジタル記号は８レベル符号化され、前記直角同期検出の結果としてディジタル記号は普通零の値とする。アナログ方式で発生した、分離されディジタル変換される同相と直角位相同期検出の結果で、ディジタル変換後に相互に明らかに予想される前記同期検出の結果に対する問題が提示される。この問題は、量子化雑音がフェーザーとみなされる複合信号内に顕著な位相誤差が移入されるということである。この点は前記ディジタル方式内に同相と直角位相同期検出の手続が進行されることにより、既に提案された本形態のＨＤＴＶ信号無線受信機内で解消される。
【０００４】
一例として、前記同相と直角位相同期検出手続はディジタル変換されるとき８レベル符号化のナイキスト周波数の２倍で前記第２中間周波数増幅器の応答をサンプル化することによって実行される。連続サンプルは発生順序で一連番号を付けるようになる。しかし、偶数サンプルと奇数サンプルは同相（または実数）と直角位相（または虚数）同期検出の結果のうちそれぞれ一つを発生するようにそれぞれから分離される。
【０００５】
前記ディジタル同相同期検出結果で８レベル符号化はＮＴＳＣ信号から共同チャネル（ｃｏ−ｃｈａｎｎｅｌ）を干渉しないようにフィルタされ、等化フィルタリングを条件とする。この等化フィルタ応答は格子（トレリス）デコーダに入力信号として提供される。この格子デコーダの応答はデータデインタリーバに入力信号として供給され、デインタリーブされたデータはリードソロモンデコーダに提供される。誤差が修正されたデータはパケットデコーダのためのデータのパケットを再生するデータデランダマイザ（ｄｅｒａｎｄｏｍｉｚｅｒ）に提供される。選択されたパケットは前記ＨＤＴＶプログラムのオーディオ部分を再生するのに利用され、他の選択されたパケットは前記ＨＤＴＶプログラムのビデオ部分を再生するのに利用される。
【０００６】
前記同相と直角位相同期検出手続で利用された、前記シンクロダイン（ｓｙｎｃｈｒｏｄｙｉｎｇ）を遂行するために、前記直角位相同期検出の結果は前記第２の局部発振を発生する制御発振器のための自動周波数位相制御（ＡＦＰＣ）信号をデベロプするのに利用される。前記直角位相同期検出結果を最小化するために、前記ディジタル直角位相同期検出結果は前記第２の局部発振の位相と周波数を調節するＡＦＰＣ信号を発生するように低域でフィルタされる。
【０００７】
【発明が解決しようとする課題】
しかし、実際にこのような自動周波数位相制御は前記同相同期検出結果に所望の程度の位相安定性を提供するのに不適当である。前記ディジタル変換された同相同期検出結果の不適応等化フィルタリングは前記同相と直角位相同期検出手続の間に利用されるシンクロダインに固定位相誤差を修正できるが、前記等化フィルタリングのフィルタ係数内に非適応変換は非常に遅いので、前記ＨＤＴＶ信号のマルチパス受信時に速い変換をする間に発生する位相誤差の変換または前記ＡＦＰＣ帰還ループ内に位相ジッタに対して補償することができない。
【０００８】
【課題を解決するための手段】
したがって、上記提案された本発明のＨＤＴＶ信号受信機において、位相トラッカ（ｔｒａｃｋｅｒ）はディジタル変換された同相同期検出結果の等化フィルタリングと従属接続される。前記等化された同相同期検出結果はヒルベルト変形有限インパルス応答フィルタにディジタル変換された形態で供給される。このヒルベルト変形ＦＩＲフィルタの待ち時間（ｌａｔｅｎｃｙ）を補償するために遅延されたＦＩＲフィルタの応答と前記等化された同相同期検出は、複素数積を発生するために複素数乗数信号によって乗算されるように、複素数乗算器に実数入力信号と虚数入力信号として印加される。帰還ループは前記複素数乗数信号として利用されるユニットオイラ−ベクトルの位相角を調節するために、誤差信号をデベロプするための零の値から複素数積の虚数部分を確実に退去させる。このユニットオイラ−ベクトルの実数値と虚数値は前記誤差信号を調整するのに利用さる累算器の出力によって伝達された読出専用メモリ（ＲＯＭ）に貯蔵されたサイン／コサインルックアップテーブル（ＬＵＴ：Ｌｏｏｋ−Ｕｐ  Ｔａｂｌｅ）から類推される。前記位相トラッカは前記ヒルベルト変形ＦＩＲフィルタが位相偏移の要求条件９０°をほぼ零の周波数の近くに提供するために非常に多いタップを有しなければならないという問題をもたらす。
【０００９】
本発明者はこのＨＤＴＶ信号無線受信機を変形させ、第２中間周波数を前記第２局部発振に変形させるために前記第１中間周波数とヘテロダインされる前記第２局部発振は固定周波数を有する。したがって、制御発振器の前記ＡＦＰＣ帰還ループ内に位相ジッタは前記第２局部発振器を発生する過程で問題として除去される。第２局部発振は前記第２中間周波数のための搬送周波数から固定周波数残留偏差（オフセット）で発生される。そこで、前記第２局部発振は前記第２中間周波数を帯域に下向変換するために前記第１中間周波数にシンクロダインされるよりは、第２中間周波数に前記第２中間周波数を下向変換するために前記第１中間周波数にヘテロダインする。そのとき、前記第２中間周波数は基底帯よりはかえって帯域アナログディジタル変換器でディジタル変換される。そして、残りの検出手続は前記ディジタル方式で実行される。前記第２中間周波数は、継続して前記ＨＤＴＶ信号のマルチパスの受信時に速い変換をする間に発生される位相誤差の変換をもたらし、位相トラッカは依然として必要となる。この位相トラッカは複合同期検出の間に前記第２中間周波数で実行され、したがって先行技術の受信機の場合と同様に、前記位相トラッカは複合同期検出と等化フィルタリング後に実行するよりは等化フィルタリング以前に実行される。前記位相トラッカは先行技術の受信機で利用された帯域（または低域）位相トラッカよりは帯域位相トラッカである。
【００１０】
前記帯域位相トラッカで利用された前記同相と直角位相サンプリング手続は対称側波帯構造を有するディジタル変換した帯域信号の複合同期検出のために既に利用された先行手続から類推される。無線放送のためのＨＤＴＶ信号は両側波帯増幅（ＤＳＢ）変調信号というよりは残留側波帯（ＶＳＢ）増幅変調信号である。前記帯域の位相トラッカ内に誤差信号をデベロプするために使用される、前記ＨＤＴＶ信号の複合同期検出は前記ＶＳＢ信号の非対称側波帯構造内に含まれる対称側波帯構造に応答して帯幅を十分に制限される。前記８レベル（又は１６レベル）のＶＢＳ符号化を再生するための前記ＨＤＴＶ信号の同期検出は帯域幅の制限を多く受けることはない。
【００１１】
前記側波帯位相トラッカに利用される前記同相と直角位相サンプリング手続は、一般に例えば「ＩＥＥＥ  ＴＲＡＮＳＡＣＴＩＯＮＳ  ＯＮ  ＡＥＲＯＳＰＡＣＥ  ＡＮＤ  ＥＬＥＣＴＲＯＮＩＣ  ＳＹＳＴＥＭＳ，Ｖｏｌ．ＡＥＳ−１８，Ｎｏ．４（１９８２年１１月）、ｐｐ７３６−７３９」“Ｑｕａｄｒａｔｕｒｅ  Ｓａｍｐｌｉｎｇ  ｗｉｔｈ  Ｈｉｇｈ  Ｄｙｎａｍｉｃ  Ｒａｎｇｅ”という論文で、Ｄ．Ｗ．ＲｉｃｅとＫ．Ｈ．Ｗｕにより記述された手続と類似している。ＲｉｃｅとＷｕは前記帯域信号の最高周波数要素によることではなく、前記帯域信号の帯域幅によって決定されるナイキスト速度あるいはそれ以上にディジタル変換前なサンプリングされる必要があると指摘する。直角位相同期検出は前記ディジタル変換された帯域信号でヒルベルト変形ＦＩＲフィルタを利用して実行される。反面、同相同期検出は前記ヒルベルト変形ＦＩＲフィルタの待ち時間と同一な補償遅延以後に実行される。ＲｉｃｅとＷｕは、ディジタル変換された帯域信号で複合同期検出を遂行することにより混合器によって移入されて直接要素が前記帯域フィルタによって抑圧され、ディジタル変換に影響を与えないという長所を有する。帯域形態でディジタル変換されたＶＳＢ信号の複合同期検出において、部分的に抑圧された搬送波から発生される前記複合同期検出の直接要素は本発明に重要な混合器に移入される直接要素によって影響を受けることはない。
【００１２】
本発明において、本発明者はＲｉｃｅとＷｕにより開示された長所と同様の、ディジタル変換された帯域信号というよりはヒルベルトのディジタル変換された帯域信号に長所を認知した。前記ヒルベルト変形ＦＩＲフィルタは位相偏移（フェーズ  シフト）９０°を提供するが、非常に長い遅延が要求されるという点で、これ以上零周波数に近く位相偏移９０°を提供しない。前記ヒルベルト変形ＦＩＲフィルタは、ただし、遅延要求が節度ある、１ＭＨｚまたは２ＭＨｚ以上、８ＭＨｚ乃至７ＭＨｚ以下の位相偏移９０°のみを提供しなければならない。前記フィルタに要求された最上の応答周波数と最低応答周波数との間の多少小さい比率はフィルタに要求されるタップの数字を若干少なく維持する。
【００１３】
本発明はディジタル信号を表示した記号コードを含むＶＳＢ信号を受信するための無線受信機で実行され、ＨＤＴＶ信号はそのようなＶＳＢ信号の典型的な例である。チューナは前記ＶＳＢ信号を送信するために使用された周波数帯域に異なる位置でチャネルのうち一つのチャネルを選択するために提供する。また、前記チューナは実際に零の周波数以上の一番低い周波数でアナログディジタル変換器によりディジタル変換された最後の中間周波数信号に前記選択されたチャネルの複数変換を遂行するための混合器等を含む。前記搬送周波数を中心とする前記ディジタル変換された最後の中間周波数信号の狭帯域フィルタされた部分で作動する位相トラッカは、周波数変換をする間に使用された局部発振で位相非干渉性（ｉｎｃｏｈｅｒｅｎｃｙ）あるいはマルチパス歪みから発生される、前記最後の中間周波数信号の虚数部分を抑圧する。前記位相トラッカにディジタル制御発振器は同期検出器に前記最後の中間周波数信号の実数部分のための搬送波のディジタル表示値を供給し、前記同期検出器は搬送波の他のディジタル表示値と一致して前記ディジタル変換された最後の中間周波数信号の実数部分を検出する。
【００１４】
本発明また他の側面は、ＡＧＣ回路が前記ディジタル変換された最後の中間周波数信号の狭帯域フィルタされた部分に相応するＶＳＢ信号を受信するための無線受信機の前記中間周波数増幅器に対する自動利得制御（ＡＧＣ）回路である。
【００１５】
【実施例】
本発明による多様な実施例を添付の図面をもってより詳細に説明する。
【００１６】
図１は放送受信アンテナ６からディジタルＨＤＴＶ信号を受信するためのＶＳＢ無線受信機５を示す。前記受信機５はキネスコープ７のためにレッド（Ｒ）、グリーン（Ｇ）、ブルー（Ｂ）の色の駆動信号を再生させ、左側拡声器８と右側拡声器９を駆動させるために立体音信号を再生させる。その代りに、前記ＶＳＢ信号受信機５は有線放送受信アンテナあるいは有線伝送システムからディジタルＨＤＴＶ信号を受信するために連結され得る。キネスコープ７の代わりに他の表示装置が使用可能で、前記音響再生システムは単に単一オーディオチャネルのみで構成され、あるいは単純な立体音再生システムより精巧である。
【００１７】
要素１１〜２１を含むチューナ１は、もし放送受信アンテナ６によって捕えた前記ディジタルＨＤＴＶ信号のような、前記受信されたＶＳＢ信号のための前記周波数帯域内の異なる位置にチャネルのうちいずれか一つを選択し、最後の周波数帯域で前記選択されたチャネルを最後の中間周波数信号への複数周波数変換をする。さらに重要な点は、人間によって作動さるように設計されたチャネルセレクタ１０は第１局部発振器として機能をする周波数合成器１１が前記放送受信アンテナ６あるいは他のディジタルＨＤＴＶ信号ソースから供給される、受信された信号にヘテロダインされるために第１混合器１２に供給する第１局部発振の周波数を決定する。前記第１混合器１２は前記第１中間周波数（例えば、９２０ＭＨｚ搬送波）で前記選択されたチャネル内の前記受信された信号を上向変換（アップコンバート）し、ＬＣフィルタ１３は前記第１混合器１２から提供される前記上向変換された結果を伴う望ましくない映像周波数を阻むのに利用される。前記上向変換から発生される前記第１中間周波数は第１表面弾性波（ＳＡＷ）フィルタ１５を駆動させるために増幅した第１中間周波数を供給する第１中間周波数増幅器１４に入力信号として供給される。多少高周波への第１中間周波数前記上向変換は多数の極と零を有するＳＡＷフィルタリングを活性化させる。第２局部発振器１６から第２局部発振は第２中間周波数（例えば、４１ＭＨｚ搬送波）を発生させるために、前記第１ＳＡＷフィルタ１５に対する応答にヘテロダインされるための第２混合器１７に供給される。第２ＳＡＷフィルタ１８は前記第２混合器１７から供給された前記上向変換の結果を随伴する前記望ましくない映像周波数を阻むのに利用される。前記第２ＳＡＷフィルタ１８の応答は第２中間周波数増幅器１９に入力信号として提供され、前記増幅された第２中間周波数信号応答は第３局部発振器２１から発振にヘテロダインされるように第３混合器２０に入力信号として提供される。前記第３混合器２０が既に提案された零周波数の搬送波に基底帯信号よりは１ＭＨｚ−２ＭＨｚの周波数以下に拡大される前記残留側波帯にそして７ＭＨｚ−８ＭＨｚの周波数まで拡大される全側波帯に、第３中間周波数信号の応答を提供できるほどに前記第３局部発振器２１からの発振周波数が選択されるということを除いては、先に説明されたような前記複数変換チューナ１は他の人により既に提案された他のチューナと類似する。このような第３中間周波数信号応答は、前記チューナ１の前記最後の中間周波数入力信号である。
【００１８】
アナログディジタル変換器（ＡＤＣ）２２は前記チューナ１の前記最後の中間周波数入力信号をサンプルとし、前記それぞれのアナログサンプルはこれ以上望ましくない折返し（エリアシング）を防ぐために、前記最高最後の中間周波数は半サイクルより長く持続されなく、１０ビットまたはその程度の解像度を有するディジタルサンプルに前記サンプルをディジタル変換する。通常に、前記ＡＤＣ２２に含まれる前記低域フィルタは前記第３混合器２０から前記第３中間周波数信号応答の前記高周波映像を抑圧する。前記第２のＳＡＷフィルタ１８はディジタル変換される前記ＡＤＣ２２に提示された前記第３中間周波数信号の帯域幅を制限して、前記ＡＤＣ２２は帯域アナログディジタル変換器として機能をする。ディジタル変換を行う間に、前記ＡＤＣ２２によって利用された前記サンプル速度は少なくともＨＤＴＶ信号において６ＭＨｚの前記帯域信号の帯域幅において前記ナイキスト速度で、ＨＤＴＶ信号において６ＭＨｚである。実際に、本発明者は秒当りの約２１．１０6 サンプル、あるいはＶＳＢ  ＨＤＴＶ信号の記号速度に約２倍のサンプル速度をよく使用する。“アイ（ｅｙｅ）”応答を最大限にするために、前記記号速度で前記ＡＤＣ２２により前記サンプリングを同期化するための回路を調節するように、前記ＶＳＢ  ＨＤＴＶ信号は前記記号速度の２倍にサンプリングされる。この回路が図１で明確に図示せずが、適切な回路は図１１についての本明細書でさらに説明されるであろう。
【００１９】
同相同期検出器２３は零周波数搬送波で基底帯で変換された前記受信されたＶＳＢ信号に相応する応答を供給するために、前記ＡＤＣ２２の前記ディジタル変換された最後の中間周波数出力信号に相応する。前記ディジタルフィルタ２４は有限インパルス応答（ＦＩＲ）型をもって対称カーネルを有することで、前記フィルタ２４は線形位相となる。帯域フィルタ２４の応答は前記搬送波周波数で中心に位置し、その応答に搬送波自体、そのそれぞれに抑圧される程度の狭小な帯域幅を有する。前記チューナ１に前記狭帯域フィルタリングと前記自動利得制御（図１に明確に図示せず）は、前記狭帯域フィルタ２４の応答に再生された前記パイロット搬送波が制御された増幅を有することにする。このフィルタ２４に起される前記側波帯構造は、搬送周波数において本来対称される。前記フィルタ２４の応答は直角位相同期検出器２５に供給される。前記同期検出器２５の応答は低域フィルタ２６に印加され、この応答はディジタル制御発振器（ＤＣＯ）２７の自動周波数と位相制御（ＡＦＰＣ）のために使用される。また、前記ディジタル制御発振器は“数学的に制御された発振器”と知られている。前記ＤＣＯ２７は前記位相同期検出器２３に同相搬送波のディジタル（コサイン）表示値を提供し、前記ＤＣＯ２７の検出器は基本的に前記ＤＣＯ２７から提供される前記ディジタル変換された同相搬送波により、前記ＡＤＣ２２の応答を乗算するためのディジタル乗算器である。また、前記ＤＣＯ２７は前記直角位相同期検出器２５に直角位相搬送波のディジタル（サイン）表示値を供給し、前記ＤＣＯ２７は前記ＤＣＯ２７のＡＦＰＣのために使用される前記帰還ループ内誤差信号をデベロプするように前記狭帯域フィルタ２４によって選択された前記パイロット搬送波と比較される。前記低域フィルタ２６は前記直角位相同期検出器２５から誤差信号に搬送波調波を抑圧する。直角位相同期検出器２５が基本的に前記ＤＣＯ２７から提供された前記ディジタル変換された直角位相搬送波により、狭帯域フィルタ２４の応答を乗算するためのディジタル乗算器のときのみ、前記調波が発生する。実際に、入力信号に対する狭帯域フィルタ２４の応答には一部の遅延または待ち時間が存在し、このような遅延は図１に明らかに図示せず装置により、前記位相同期検出器２３の作動で補償される。例えば、前記フィルタ２４の待ち時間と同じ遅延は入力信号として前記ＡＤＣ２２から前記ディジタル変換された最後のＩＦ信号を前記位相同期検出器２３に印加する接続に挿入可能である。
【００２０】
図１のＶＳＢ信号受信機に同相同期検出器２３の前記基底帯応答はクロックド遅延線２８に対する入力信号として、そして２入力ディジタル加算器２９に第１サメンド（ｓｕｍｍａｎｄ）入力信号として印加される。前記クロック遅延線２８は１２個の記号エポク（ｅｐｏｃｈ）と同一の遅延以後に入力信号に対する応答を提供して、遅延された応答は第２サメンド入力信号として前記ディジタル加算器２９に印加される。前記クロック遅延線２８と前記ディジタル加算器２９は相互に加えてＮＴＳＣ信号から同一チャネル干渉を抑圧するためのＮＴＳＣ阻止フィルタ３０を提供する。前記ＮＴＳＣ阻止フィルタ３０はコームフィルタ（櫛形フィルタ）であり、ＮＴＳＣ信号がディジタルＨＤＴＶ信号と同一のチャネル配分に伝送される間に要求される。前記フィルタ３０は前記ＮＴＳＣ輝度搬送波を抑圧し、シンクロダインする情報を含む低周波数側波帯は非常に強く色（カラー）副搬送波を阻んで、前記（クロミナンス）側波帯を抑圧し、そして前記ＦＭオーディオ搬送波を抑圧する。前記フィルタ３０は前記検出器２３から８コーディングレベルのディジタル同相同期検出結果に対する応答に、等化器３１に１５コーディングレベル信号を提供する。確実に示していないが、前記等化フィルタ３１に前記入力信号はサンプル速度を記号速度に減らすために２：１でデシメート（ｄｅｃｉｍａｔｅ）される。前記等化フィルタ応答は前記ディジタルデータストリームを再生する前記記号デコーディングを遂行する格子デコーダ３２に入力信号として前記等化器３１から提供される。前記等化器３１は、調節された増幅応答が相互記号干渉から結果で招来される記号誤差を最小化する前記格子デコーダ３２に印加される前記複数レベルコーディングに対する調節された増幅応答を発生する等化フィルタリングを提供する。
【００２１】
図１に明確に示されていないが、望ましい回路がＮＴＳＣ信号から同一チャネルが干渉されるときを感知し、ＮＴＳＣ信号から何らの同一チャネル干渉も感知しないとき、前記フィルタ３０をバイパスとして使用し、予想されるコーディングレベルの数と一致して記号デコーディング範囲を調節するために前記ＶＳＢ信号受信機５に提供される。１５コーディングレベルが認知されるときよりは８コーディングレベルが認知されるとき、前記識別に対する誤りの多い判定はほぼ発生することない。データ同期化回路は図１に明確に図示しないが、前記ディジタルＨＤＴＶ技術に熟練した技術者はデータ領域とデータ線がタイミングデータデインタリービングを調節するための基礎を提供するようになるときを判定するための回路を含むことが理解できる。前記等化器３１が本発明者の望ましい形態をもち、前記形態がゴースト消去基準信号に対する前記等化器３１の応答に従って増幅応答の帰還調節をすると仮定すると、データ領域同期化回路は前記等化器３１の出力部分から入力信号を取る。データ領域の始めは前記等化器３１のためのゴースト消去基準として役割をする疑似ランダムパルス列によって信号を送る。この等化器３１の入力信号より前記等化器３１の応答として存在するとき、データ線の始めを信号で示す前記記号コードシーケンスの発生を検索するデータ線同期化回路は発明者によってよく用いられる。そのようなデータ線同期化回路は前記格子デコーダ３２が記号デコーディングのために使用する同一の回路のレベルを決定するのに使用可能である。
【００２２】
格子デコーダ３２の応答はデータインタリーバ３３に入力信号として提供され、前記デインタリーブされたデータは前記データデインタリーバ３３からリードソロモンデコーダ３４に提供される。誤差修正されたデータは前記リードソロモンデコーダ３４からパケット整列器（パケット  ソータ）３６のためにデータパケットを再生するデータデランダム抽出器（デランダマイザ）３５に提供される。前記パケット整列器３６はデータ連続パケット内にヘッダコードに応答して異なって印加されたるためにデータパケットを分類する。前記ＨＤＴＶプログラムのオーディオ部分を表示するデータパケットはディジタル映像デコーダ３７に前記パケット整列器３６によって印加される。前記ディジタル映像デコーダ３７は前記多数の拡声器８及び９を駆動させる複数チャネルオーディオ増幅器３８に対する左側チャネルと右側チャネルの立体音信号を供給する。前記ＨＤＴＶプログラムのビデオ部分を表示したデータパケットはＭＰＥＧデコーダ３９に前記パケット整列器３６によって印加される。前記ＭＰＥＧデコーダ３８は前記キネスコープ７のタイミングスクリーンまたは異なる表示装置のラスタ走査のために提供するキネスコープ偏向回路４０に水平（Ｈ）と垂直（Ｖ）同期信号を供給する。また、前記ＭＰＥＧデコーダ３９はキネスコープは７または異なる表示装置に増幅したレッド（Ｒ）、グリーン（Ｇ）、そしてブルー（Ｂ）色駆動信号を印加するために、前記キネスコープ駆動増幅器４１に信号を提供する。
【００２３】
前記狭帯域フィルタ２４の応答は絶対値回路に供給可能で、そのときに招来される印加された信号はディジタル変換して低域でフィルタ可能で、その結果で招来される低域フィルタの応答は前記ＩＦ増幅器１４及び１８共に、あるいはその単一利得を調節するための自動利得制御（ＡＧＣ）信号を供給するようにアナログ形態で変換可能である。これはその応答として、狭帯域フィルタ２４によって選択された前記ディジタル変換された搬送波の増幅をこのような過程で調節する。
【００２４】
図１の他の前記ＶＳＢ信号受信機において、前記狭帯域フィルタ２４の応答は対称的に方形波のディジタル表示値を発生するようにクリップされる。前記フィルタ２４が２の補数計算にあると仮定すると、この過程は次のように行われる。多重ビットフィルタ２４応答の最上位ビットは前記ディジタル対称的なクリッパの２ビット３元（ｔｅｒｎａｒｙ）応答に上位ビットとして保存され、前記多重ビットフィルタ２２応答の下位ビットは前記ディジタル対称クリッパの２ビット３重応答に下位ビットを発生させるように論理和（ＯＲ）される。
【００２５】
ＡＦＰＣ信号のための前記低域フィルタ２４はすべてのディジタル制御発振器デザインに設置されるが、多少障害を発生しＤＣＯ２７の出力信号の周波数と位相を制御する前記帰還ループの応答に遅延を取り入れる。尚、前記帰還ループは所望の非条件的に安定した状態よりは望ましくない条件的に安定しない状態にあることができる。このとき、本発明の望ましい実施例において但し実数信号で同相と直角位相同期検出を実行するためのシンプルディジタル乗算器は複合信号に位相と直角位相同期検出を遂行するために使用されることはない。ＲｉｃｅとＷｕにより記述された前記同相と直角位相サンプリング技術は、前記ＶＢＳ信号の同期検出に利用するために採択される。複合可変形態を使用する前記同相と直角位相同期検出を遂行することで、前記同期検出の結果で発生される搬送調波の発生はなくなる。
【００２６】
図２は本発明の他の実施例であって、ＶＳＢ信号の前記同期検出を実行するための変形された装置を示す。前記アナログディジタル変換器２２からディジタル変換された最後のＩＦ信号は前記第３混合器２０の応答のヒルベルト変形を提供するＦＩＲディジタルフィルタ５０に入力信号として提供される。また、前記ＡＤＣ２２から前記ディジタル変換された最後のＩＦ信号は遅延線５１が前記ディジタルフィルタ５０の待ち時間と同一の補償遅延を提供する、ディジタル遅延線５１に入力信号として提供される。前記ディジタルフィルタ５０と前記ディジタル遅延線５１の応答はそれぞれ搬送帯域フィルタ５２及び５３に入力信号として供給される。帯域特徴を有する前記フィルタ５２及び５３は前記ディジタル遅延線５１と前記ディジタルフィルタ５０の応答によって形成された前記複合信号の８レベルＶＳＢコーディングに従って変形された搬送側波帯から前記複合パイロット搬送波を分離させる。前記ディジタルフィルタ５０と前記ディジタル遅延線５１の応答はそれぞれ搬送波帯域フィルタ５２及び５３の待ち時間と同一なそれぞれの補償遅延を提供するディジタル遅延線５４及び５５に入力信号として供給される。
【００２７】
前記ディジタル遅延線５４及び５５から供給される複合信号のための同相同期検出器２３０はそれぞれ搬送波のサインとコサインにより前記遅延線５４と５５から供給される反応を乗算するためのディジタル乗算器２３１及び２３２と、前記ディジタル乗算器２３１と２３２から積信号を加算するためのディジタル加算器２３３とを備える。既に複合積の虚数項は常に零値となり、あるいは実際に零値となると知られているので、前記虚数項を発生するように要求される前記ディジタル乗算器と減算器は必須的である。前記加算器２３３から加算信号に提供される前記同相同期検出器２３０の出力信号は入力信号として前記ＮＴＳＣ阻止フィルタ２６に印加される。
【００２８】
直角位相同期検出器２５０はそれぞれ搬送波のサインとコサインにより搬送帯域フィルタ５２及び５３の応答を乗算するためのディジタル乗算器２５１及び２５２と、そして前記ディジタル乗算器２５２の積信号から前記ディジタル乗算器２５１の積信号を減算するためのディジタル減算器２５３とを備える。すなわち、搬送波帯域フィルタ５２及び５３によって提供される分離されたパイロット搬送波の複合ディジタル表示値は前記直角位相搬送波の複合ディジタル表示値によって乗算される。複素積（ｃｏｍｐｌｅｘ  ｐｒｏｄｕｃｔ）の実数項は常に零値となり、または実際に零値と既に知られているので、そこで前記実数項を発生するように要求される前記ディジタル減算器と加算器は必需的である。前記減算器２５３から差出力信号は前記ＤＣＯ２７にＡＦＰＣ信号を提供する。
【００２９】
図２に示す前記ディジタル制御発振器２７は前記ディジタル乗算器２３１及び２５２に１２ビット被乗数を提供するための読出し専用メモリ２７１で搬送波サインΦルックアップテーブルと、前記ディジタル乗算器２３１及び２５１に１２ビット被乗数を提供するための読出し専用メモリ２７２に搬送波コサインΦルックアップテーブルと、そしてＲＯＭ２７１及び２７２のためのＲＯＭアドレス発生器とを備える。このようなアドレス発生器は前記ＲＯＭアドレスのための累算器を完成するための前記加算器２７３の第１サメンド入力とし加算出力信号を印加するために、前記加算出力信号にクロックされた単一サンプル遅延要素２７４として前記ＲＯＭアドレスをＲＯＭ２７１及び２７２に供給する入力ディジタル加算器２７３を含む。２入力ディジタル加算器２７５１は前記ＲＯＭアドレス累算をシステムクロックサイクルに増加するために前記加算器２７３の前記第２サメンド入力に加算出力信号を提供する。前記サスンΦとコサインΦ被乗数が、そのとき連続搬送波サンプルにさらに高い角度分解能を提供する。Φの２πラジアンを有する非常に多くの数のサンプルを有し、前記ＲＯＭ２７１及び２７２から提供されるので、前記複数変換チューナ１は望ましく最後のＩＦ信号周波数帯域の高周波数部分よりは前記ＡＤＣ２２に供給された最後のＩＦ信号周波数帯域の低周波数部分に前記ＶＳＢ信号搬送波をヘテロダインする。
【００３０】
ＲＯＭ２７１及び２７２から直角関連同期位相に供給された、前記ＤＣＯ２７の発振で誤差の不在で、ＡＦＰＣ誤差信号として供給される前記減算器２５３から前記加算出力信号は零値となることであろう。前記減算器２５３から前記加算出力信号は前記加算器２７５の第１サメンド入力に供給されるが、零値となっても前記加算器２７５から前記加算出力信号に何ら影響しない。前記加算器２７５から加算出力信号はクロックされた単一サンプル遅延要素２７７による単一サンプルによって遅延された、また、他のディジタル加算器２７６から加算出力信号の第２サメンド入力に供給される信号と同一の信号となる。前記減算器２５３から前記加算出力信号は固定被乗数を乗算するための乗数入力信号としてディジタル乗算器２７８に供給され、さらに前記乗数の入力信号が零値となることにより、前記ディジタル乗算器２７８から前記積出力信号は零値となる。前記ディジタル乗算器２７８から前記積出力信号は、前記加算器２７６の第１サメンド入力に供給されるが、零値となっても前記加算器２７６から加算出力信号に何らの影響もしないことであろう。前記加算器２７６から加算出力信号は前記クロックされた単一サンプル遅延要素２７７によって単一サンプルを遅延された、前記加算器２７６から加算出力信号のサンプル値と同一になる。前記加算器２５３の加算出力から前記ＡＰＥＣ信号が零値の間に、前記加算器２７６のループ接続と前記クロックされた単一サンプル遅延要素２７７は前記加算器２７５の第２サメンド入力と前記加算器２７３の第２サメンド入力に同一の増加（インクリメント）を継続して供給する回路遅延線メモリを形成する。ＲＯＭアドレスまで継続して徐々に変化するサイクルを再開するようにオーバフローが発生するまで、前記加算器２７３の加算出力から前記ＲＯＭアドレスは継続して値が変化する。
【００３１】
前記加算器２５３の加算出力から前記ＡＰＥＣ信号が正の値であるとき、これは前記ＲＯＭ２７１と２７２から直角関連同期位相に供給される、前記ＤＣＯ２７の発振が適正値から位相が遅延されることを示す。前記ＡＰＥＣ信号が零値のとき、前記実数ＡＦＰＣ信号は前記加算器２７５の前記第１サメンド入力に印加され、これは加算器２７３の加算出力から供給される前記ＲＯＭアドレスを遅く変化する地点からすぐ前に向けるか前進するかして、前記単一サンプル遅延要素を通じて前記加算器２７３の前記第１サメンド入力に再度フィードされる前記アドレスのため、前記変化が持続される。この正のＡＦＰＣ信号は前記固定した被乗数を乗算するために前記ディジタル乗算器２７８に乗数入力信号として印加され、前記固定被乗数は小さいので小さい正積出力信号は前記加算器２７６の前記第１サメンド入力に印加するために前記ディジタル乗算器２７８によって発生される。前記加算器２７６のループ接続と前記クロックされた単一サンプル遅延要素２７７によって形成されたサイクル遅延線メモリに貯蔵される増分の大きさを増加させながら、小さい値を有する前記第１サメンド入力信号は前記加算器２７６から加算出力信号を増加させる。このようなさらに大きい増分は前記加算器２７５の前記第２サメンド入力と前記加算器２７３の前記第２サメンド入力に単一サンプル遅延後に前記クロックされた単一サンプル遅延要素２７７に印加される。このような増加された増分は前記加算器２７３による前記第１サメンド入力に付加する前記加算出力信号をさらにフィードする前記単一サンプル遅延要素２７４のアドレス累算速度を増加させる。ＲＯＭアドレスを継続して変化するサイクルを再開するようにオーバフローが発生されるまで、出力から前記ＲＯＭアドレスは継続してその値が変化され、さらにこの変化は前記ＡＦＰＣ信号の非零値がアドレス累算速度を一層変更するまで増加した累算速度を増加させる。
【００３２】
前記加算器２５３の加算出力から前記ＡＦＰＣ信号が負値のとき、これは前記ＲＯＭ２７１及び２７２から直角関連同期位相に提供される前記ＤＣＯ２７の発振が適正値から位相内で前進することを示す。前記負値ＡＦＰＣ信号は前記加算器２７５の第１サメンド入力に印加され、前記ＡＦＰＣ信号が零値のとき、前記加算出力信号の値が増加するようになる。これは加算器２７３の前記加算出力から供給される前記ＲＯＭアドレスが徐々に変化する地点から直ちに後退するか後に向けて、前記単一サンプル遅延要素２７４を通じて前記加算器２７３の前記第１サメンド入力にさらにフィードされるアドレスのために前記変化は継続される。前記負値ＡＦＰＣ信号は前記固定した被乗数を乗算するための前記ディジタル乗算器２７８に乗数入力信号として印加され、前記ＡＦＰＣ信号の前記固定信号は小さいので、結局小さい負積出力信号が前記加算器２７６の前記第１のサメンド入力に印加するために前記ディジタル乗算器２７８によって発生される。前記クロックされた単一サンプル遅延要素２７７と前記加算器２７６のループ接続によって形成された前記回路遅延線メモリに貯蔵される増分の大きさを減らしつつ、小さい値を有する前記第１のサメンド入力信号は前記加算器２７６から加算出力信号を減少させる。このようなさらに小さい増分は前記加算器２７５の前記第２サメンド入力と前記加算器２７３の前記第２サメンド入力に単一サンプルの遅延後、前記クロックされた単一サンプル遅延要素２７７によって印加される。このような減少した増分は前記第１サメンド入力に前記加算器の前記加算出力信号を再度フィードする単一サンプル遅延要素２７４と前記加算器２７３によりアドレス累算速度を遅くする。前記加算器２７３の加算出力から他のＲＯＭアドレスが継続して徐々に変化するサイクルを再開するようにオーバフローされるまで継続して値が変化し、また前記変化は前記ＡＥＰＣ信号の非零値がアドレス累算速度を一層変更するまで前記減少した累算速度を減少させる。
【００３３】
図３は次の側面で図２の装置と本発明のまた他の実施例であって、ＶＳＢ信号の同期検出を遂行するための他の変形された装置を示す。前記搬送帯域フィルタ５２及び５３は前記ＡＤＣ２２から前記ディジタル変換されたＩＦ信号を入力信号として受信し、応答を得るためにディジタル変換された搬送波を選択する単一搬送波の狭帯域フィルタ５６において必需的である。前記フィルタ５６は前記フィルタ５６の応答ヒルベルト変形を提供するＦＩＲディジタルフィルタ５７に入力信号として提供される。また、前記フィルタ５６応答は前記ディジタルフィルタ５６の待ち時間と同一の補償遅延を提供するディジタル信号線５８に入力信号として提供される前記直角位相同期検出器２５０に接続は変更されて、結局前記ディジタル乗算器２５１及び２５２はそれぞれ前記搬送帯域フィルタ５２及び５３の応答よりは前記ディジタルフィルタ５７と前記ディジタル遅延線５８の応答を増加させる。
【００３４】
遅延反応がディジタル遅延線５９によって提供されるＡＤＣ２２から前記ディジタル変換された最後のＩＦ信号に対する遅延応答は、前記ＦＩＲディジタルフィルタ５０と前記ディジタル遅延線５１に入力信号として印加される。前記ＦＩＲディジタル信号５０と前記ディジタル遅延線５１の応答は、それぞれの被乗数信号として前記ディジタル乗算器２３１と前記ディジタル乗算器２３２に直接に印加される前記ディジタル遅延線５９は前記フィルタ５０と前記遅延線５１共の応答に前記搬送帯域フィルタ５６の待ち時間に対する補償遅延を提供する。このフィルタ５０と前記遅延線５１に前記単一遅延線５９は前記フィルタ５０と前記遅延線５１が図２で提供された後、それぞれの従属接続に連結される前記２本の遅延線５４及び５５と同一の応答を提供する。
【００３５】
図４は次の側面で前記図２の装置とは他の本発明による実施例で、ＶＳＢ信号の前記同期検出を実行するための非常に異なって変形された装置を示す。前記搬送波帯域フィルタ５２及び５３はそれぞれ結線接続に代替される。図２に搬送帯域フィルタ５２及び５３の待ち時間と同一のそれぞれの補償遅延を提供する、前記ディジタル遅延線５４及び５５はそれぞれの結線接続によってそれぞれ代替される。前記直角位相検出器２５９は零値に、あるいは零に近い周波数にヘテロダインされる特徴を有する前記ＡＦＰＣ低域ディジタルフィルタ５８を利用する前記加算器２５３の加算出力信号から選択されることにより、多少広帯域で作動される。前記低域フィルタ５８は記号速度より低く縮小した周波数を有しており、結局連続類似記号集団と連結される周波数は阻む。変圧器で記号コーディング以前段階にデータランダム抽出（ランダマイゼーション）はＡＥＰＣ信号を再生するための直角位相同期検出以後に低域フィルタリングを調節する存在可能な連続フィルタリング類似記号の数を制限する。また、このデータランダム抽出は図２または図３のそれぞれにＡＥＰＣ信号を再生するために直角位相同期検出以前に帯域を助長する。
【００３６】
図２と図３及び図４に示した前記ＤＣＯ２７の単一の相互に異なる形態は２つの入力加算器２７３及び２７５が単一の３つの入力ディジタル加算器によって代替されるＤＣＯである。前記サインとコサイン機能で対称に依存する多くのトリック（ｔｒｉｃｋ）はサインΦとコサインΦテーブルルックアップのために要求されたＲＯＭの量を減少するための熟練したディジタル設計者に知られており、前記ＤＣＯ２７はそのような縮小したＲＯＭデザインを利用するために変形可能である。前記サインΦとコサインΦの信号がＲＯＭから読み出されないが、−sin （Ａ＋Ｂ）＝ sinＡ cosＢ＋ cosＡ sinＢと− cos（Ａ＋Ｂ）＝ cosＡ cosＢ− sinＡ sinＢとの三角法公式により平行に累算される配置は本発明のまた他の実施例で、前記ＤＣＯ２７の変形に利用され得るまた他のＤＣＯ配置である。
【００３７】
図５は図２と図３に示したＶＳＢ信号の前記同期検出を実行するための装置の他の形態を示すが、この装置はサイン（Φ＋α）ルックアップテーブルを貯蔵する読出し専用メモリ２７０１とコサイン（Φ＋α）ルックアップテーブルを貯蔵する読出し専用メモリ２７０２が含まれることで、前記ＤＣＯ２７と異なるＤＣＯ２７０を利用する。前記ディジタル乗算器２３１は前記ＲＯＭ２７１よりは前記ＲＯＭ２７０１から乗数信号を受信する。しかし、前記ディジタル乗算器２３２は前記ＲＯＭ２７２よりは前記ＲＯＭ２７０２から乗数信号を受信する。前記ＡＤＣ２２から前記ディジタル変換された最後のＩＦ信号は実数遅延なしに結線接続を通じて前記ヒルベルト変換ＦＩＲフィルタ５０に入力信号として印加される。そして、前記フィルタ５０の応答は実数遅延なしに結線接続を通じて被乗数入力信号に前記ディジタル乗算器２３１に印加される。前記ＡＤＣ２２から前記ディジタル変換された最後のＩＦ信号は実数遅延なしに結線接続を通じて前記ディジタル遅延線５１に入力信号として印加される。そして、前記遅延線５１の応答は何等の実数遅延なしに接続によって被乗数入力信号に前記ディジタル乗算器２３１に印加される。
【００３８】
すなわち、図５は前記遅延線５４及び５５がそれぞれの結線接続によって代替されるという点で図２と異なる。前記ディジタル乗算器２３１及び２３２に印加された前記被乗数信号を遅延させるために前記遅延線５４及び５５を利用する代わりに、前記被乗数信号は前記ＲＯＭ２７０１及び２７０２に貯蔵された前記サイン（Φ＋α）とコサイン（Φ＋α）ルックアップテーブルから前記信号を取ることにより、間に合って進む。図５は前記ディジタル遅延線５９が結線接続によって代替されるという図３と異なる。前記ディジタル乗算器２３１及び２３２に印加された前記被乗数信号を遅延させるために前記ディジタル遅延線５９を利用する代わりに、前記被乗数信号は前記ＲＯＭ２７０１及び２７０２に貯蔵されたサイン（Φ＋α）とコサイン（Φ＋α）から前記信号を取ることで向上する。αが９０°である特殊の場合、サイン（Φ＋α）とコサイン（Φ＋α）の値がそれぞれ前記２７１から読み出された前記サインΦの負値と前記ＲＯＭ２７２から読み出された前記コサイン値と同一なので、勿論ＲＯＭ２７０１及び２７０２は要求されることはない。
【００３９】
たとえ、複合同期検出に従属された前記最後の中間周波数信号としてディジタル信号を表示する記号コードを含むＶＳＢ信号を受信するために、特に前記無線受信機が第３中間周波数信号をデベロプするために前記３重変換チューナ１を使用したとしても、前記特徴を有する帯域位相と二重変換チューナを使用する受信機は本発明をさらに広範囲に実施する。ただ、二重変換チューナのみを使用する無線受信機が可能で、前記受信機内に第２中間周波数信号は前記最後の中間周波数信号で、３重変換チューナ１の最後の中間周波数信号と同一な周波数の範囲内に存在する。また、３０〜４５ＭＨｚ範囲に直接に前記選択されたＨＤＴＶチャネルを変換する二重変換チューナを構成してから、その結果として招来される前記第１中間周波数信号を前記１−８ＭＨｚの範囲内に最後の中間周波数に変換することは可能である。
【００４０】
特に、上記で説明された前記無線受信機は最後の中間周波数信号を零周波数以上１ＭＨｚまたは２ＭＨｚの最低周波数として利用する。このような最後の中間周波数信号は前記ヒルベルト変形ＦＩＲフィルタと補償遅延ＦＩＲフィルタが非常に短い遅延と非常に少ないタップを有することができる程度のほぼ十分な高周波数である。前記最後の中間周波数信号は単純化で望ましいアナログディジタル変換器にディジタル変換を行うために取られた前記アナログ信号サンプル帰間が増加する程度に非常に低いので、ディジタル変換以前にサンプリング回路（サンプラー）の構造と作動中に提供される。望ましくない折返しを避けるために、このようなサンプルは最後の中間周波数で搬送波の１／２サイクルを超えて持続されなければならない。そうでないと、ＲｉｃｅとＷｕの指摘のように前記帯域信号は前記帯域信号の最高周波数要素によることではなく、前記帯域信号の帯域幅によって決定された前記ナイキスト速度以上またはナイキスト速度でディジタル変換以前にサンプル化される必要がある。
【００４１】
さらに短期間のサンプルのみを取られるサンプリング回路は前記最後の中間周波数が１−８ＭＨｚの範囲より高くなるように許容する。例えば、ＨＤＴＶ記号速度の２倍あるいは約２１ＭＨｚとなる最後の中間周波数を有する二重変換チューナは可能でなければならない。たとえ、前記最後の中間周波数信号の最低要素周波数が実際に１ＭＨｚまたは２ＭＨｚより高いとしても、受信機が前記属性を有する帯域位相トラッカを用いるディジタル信号を表示する記号コードを含むＶＢＳ信号を受信するための無線受信機はさらに広範囲に本発明を実施する。
【００４２】
６０−９０ｄＢであるＡＧＣの範囲は多数の制御利得中間周波数増幅器の段階を要求しながら、前記チューナに要求される。制御利得の広い範囲以上に位相直系が１−８ＭＨｚ範囲より高い周波数でさらに容易に維持される。そこで、前記最後のＩＦ信号が１−８ＭＨｚの範囲にあるように選択されるとき、前記ＩＦ増幅器が前記最後の混合器以前に６０−９０ｄｂである前記要求されたＡＧＣ範囲を提供することは望ましい。２周波数でこのような制御利得を提供することで、単一周波数帯域で作動をする高利得増幅器内で発生され得る望ましくない再生結果が発生されることはない。前記ＳＡＷフィルタリングに対して要求された位相直線性の高い程度は３０−４０ＭＨｚの範囲より高い中間周波数でさらに容易になされる。したがって、３重変換チューナが現在さらに採択されている。
【００４３】
図６は前記ヒルベルト変形ＦＩＲフィルタ５０または５７のうち一つの代わりに利用され得る７タップヒルベルト変形ＦＩＲフィルタ６０を示す。前記７タップＦＩＲフィルタ６０は前記ヒルベルト変形応答を発生させるために、前記７差動遅延入力信号サンプルが重みを有し加算されるように考案される単一遅延要素の６１，６２，６３，６４，６５及び６６の従属接続を含む。前記ヒルベルト変形は本来線形位相なので、前記ＦＩＲフィルタ６０のタップ重みは中間（ｍｅｄｉａｎ）遅延に対する対称を示す。したがって、ディジタル加算器６７は普通の重みとなるように前記遅延要素６１から遅延要素６１に入力信号を加算し、ディジタル加算器６８は普通重みとなるように前記遅延要素６５から出力信号と前記遅延要素６１から加算し、そしてディジタル加算器６９は普通の重みとなるように前記遅延要素６２から前記出力信号と前記遅延要素６４から前記出力信号を加算する。前記遅延要素６４から前記出力信号は、適切な重みＷ0 の大きさほどその信号を乗算させる読出し専用メモリ７０に入力アドレスとして印加される。前記ディジタル加算器６９から前記加算出力信号は適切な重みＷ1 の大きさほど信号を乗算させる読出し専用メモリ７１に入力アドレスとして印加される。前記ディジタル加算器６８から前記加算出力信号は適切な重みＷ2 の大きさほど信号を乗算させる読出し専用メモリ７２に入力アドレスとして印加される。前記ディジタル加算器６７から前記加算出力信号は適切な重みＷ3 の大きさほど信号を乗算させる読出し専用メモリ７３に入力アドレスとして印加される。前記ＲＯＭ７０，７１，７２及び７３を固定被乗数の乗数として利用することで、増加と連結される遅延が非常に短く維持される。このＲＯＭ７０，７１，７２及び７３の前記出力信号は前記ＲＯＭ７０，７１，７２及び７３に貯蔵された重みＷ0 ，Ｗ1 ，Ｗ2 及びＷ3 のサイズに適切な割当サインに要求される要求された、加算器または減算器として作動をするようになるサインされたディジタル加算器７４及び７５、そして７６のトリーによって組み合わせる。前記加算器６７，６８，６９，７４，７５及び７６は６サンプル遅延を示す前記７タップＦＩＲフィルタ６０を結果として招来する単一サンプル待ち時間を示すそれぞれの加算器がクロックされるように仮定する。このような待ち時間を補償する前記フィルタ６０の入力信号遅延は前記６単一サンプル遅延要素６１，６２，６３，６４，６５及び６６の従属接続によって提供される。そこで、前記フィルタ６０が前記フィルタ５０の代わりに使用される場合、前記遅延要素６１，６２，６３，６４，６５及び６６の従属接続は前記フィルタ５０から分離された前記遅延線５１の代わりに用いられる場合、前記遅延要素６１，６２，６３，６４，６５及び６６の従属接続は前記フィルタ５７から分離された前記遅延線５８の代わりに利用され得る。ディジタルデザイン技術に熟練された人はここで説明した前記多様なフィルタリング内にフィルタ機能を発生させるための重みを有し加算するためにサンプルをデベロプするために使用された前記遅延構造も前記フィルタ機能で前記待ち時間のために補償するように要求された前記遅延の一部分あるいは遅延全体を形成するため��どのように利用されるかが理解できるであろう。
【００４４】
本発明のまた他の実施例は前記帯域位相トラッカに使用される前記位相と直角位相サンプリング手続が前記ディジタル変換された帯域信号に対する位相応答で定π／２差を示す対からなる他の形態の全域通過ディジタルフィルタによって補われるという点で可能である。論文ＩＥＥＥ  ＴＲＡＮＳＡＣＴＩＯＮＳ  ＯＮＡＥＲＯＳＰＡＣＥ  ＡＮＤ  ＥＬＥＣＴＲＯＮＩＣ  ＳＹＳＴＥＭＳ，Ｖｏｌ．ＡＥＳ−２０，Ｎｏ．６（１９８４年１１月）、ｐｐ８２１−８２４に記載の“位相と直角要素をサンプル化するための単純な方法”において、Ｃ．Ｍ．ＲｅａｄｅｒはＲｉｃｅとＷｕｄｍｌ前記補償遅延ＦＩＲフィルタと前記ヒルベルト変形ＦＩＲフィルタにより多少単純に補充するための対からなる全域通過ディジタルフィルタの形態を説明する。ＲｅａｄｅｒはＲｉｃｅとＷｕの前記フィルタをヤコビアン楕円形の機能を利用するようにデザインされた一対の全体通過のディジタルフィルタに代替される。Ｒｅａｄｅｒにより採択される一対のそのような全体通過のディジタルフィルタは次のようなシステムの機能を有する。
【００４５】
Ｈ1（ｚ）＝ｚ-1（ｚ-2−ａ2）／（１−ａ2ｚ-2）  ａ＝0.5846832
Ｈ2（ｚ）＝  −（ｚ-2−ｂ2）／（１−ｂ2ｚ-2）  ａ＝0.1380250
Ｒｅａｄｅｒはただ２個の倍数であるａ2 による一つとｂ2 による一つを要求するフィルタ構成を表わす。ディジタル変換された帯域信号の同期検出を実行するＲｅａｄｅｒの向上された回路は本発明のまた他の実施例で利用するために採択され得る。
【００４６】
図７は前記それぞれの利得を制御するための前記図１のＶＳＢ信号受信機の第１ＩＦ増幅器１４と前記第２ＩＦ増幅器１９に自動利得制御信号を提供するＡＧＣ遅延回路網４２に自動利得制御（ＡＧＣ）信号を供給するための配置を示す。第１ＩＦ増幅器１４と前記第２ＩＦ増幅器１９と、そして前記ＡＧＣ遅延回路網４２の前記組み合わせた作動は先行技術と一致される。特に、興味を呼び起こすことは前記ＡＧＣ入力信号が前記ＡＧＣ遅延回路網４２に利用するために発生するということである。前記ＡＧＣ遅延回路網４２は前記ＡＧＣ入力信号のためのＡＧＣ信号増幅器を含むが、細心にデザインされた前記ＡＧＣ信号増幅器は不要となる。前記狭帯域フィルタ２４によって分離されるパイロット搬送波に対するディジタル表示値は前記ＤＣＯ２７から０°同期位相に供給される発振にヘテロダインされるようにまた他の同相同期検出器４３に入力信号として印加される。前記同相同期検出器４３はただ０°同期位相に前記パイロット搬送波のディジタル表示値に相応項により前記狭帯域フィルタ２４によって分離されるパイロット搬送波に対する前記ディジタル標準値に連続項を乗算するためのディジタル乗算器で構成される。前記同相同期検出器４３の前記ディジタル出力信号は前記ディジタルアナログ変換器（ＤＡＣ）によりアナログ信号に変換され、前記ＤＡＣ４４の前記アナログ出力信号は幾らかのビデオフィールド順序の時定数への変化を示す、本来基本的に直接な応答である、応答を発生するために低域フィルタ４５によって低域でフィルタされる。前記フィルタ４５応答はＡＧＣ入力信号として前記ＡＧＣ遅延回路網に印加される。前記低域フィルタ４５は抵抗器−キャパシタＬ部分から構成可能なアナログフィルタである。前記狭帯域フィルタ２４が入力される二重使用は関心をもたせす、ＡＦＰＣ信号を再生させるだけではなくＡＧＣ信号を発生させるのに使用される。前記狭帯域フィルタ２４によって再生される前記パイロット搬送波の持続的な特徴はＡＧＣ信号を発生するのに利得となる。
【００４７】
（要素４３，４４及び４５を利用する）パイロット搬送波に前記狭帯域フィルタ２４の前記二重側波帯応答に狭帯域同期検出から先行される自動利得制御は実際にジョンソン騒音に影響を受けることはない。前記帯域フィルタ２４は前記ジョンソン騒音レベルを前記帯域フィルタ２４の狭帯域幅に対する前記最後のＩＦ信号の全域帯域幅の比率の自乗根としてパイロット搬送波に減少し、さらに、直角位相騒音は同期検出によって抑圧される。特別な記号と関連したディジタル値の範囲がさらに制限されるため、実際に騒音に影響を受けない自動利得制御は記号デコーディングが遂行されるときに利益となる。前記ＡＤＣ２２がディジタル変換されるように要請を受ける前記入力信号の範囲は、重要なクリッピングを発生させずに前記制御レベルの最後のＩＦ信号に付加時間に騒音を適当なレベルに調節しなければならない。
【００４８】
図８は図２，図３，図４または図５についての図１のＶＳＢ信号受信機の変形に含まれる前記ＡＧＣ遅延回路網４２にＡＧＣ信号を供給するためのまた他の配置を示す。このような配置は、また他の同相同期検出器４３０を含むが、前記検出器４３０は前記ディジタル乗算器２５１が搬送波のコサインによって乗算するディジタル乗算器４３１と、前記ディジタル乗算器２５２が同一な信号を搬送波のサインによって乗算するためのディジタル乗算器４３２と、そして前記ディジタル乗算器４３１及び４３２から積信号を加算するためのディジタル加算器４３３とを備える。前記同相同期検出器４３０の前記ディジタル出力信号は前記ディジタルアナログ変換器（ＤＡＣ）４４によりアナログ信号に変換された。前記ＤＡＣ４４の前記アナログ出力信号は前記ＡＧＣ遅延回路網４２に用いられる前記ＡＧＣ入力信号を発生するための低域フィルタ４５によって低域でフィルタされる。
【００４９】
図９は図２，図３，図４または図５に変形あるいは図１のＶＳＢ信号受信機に含まれる前記ＡＧＣ遅延回路網４２にＡＧＣ信号を供給するためのまた他の配置を示す。前記ＤＡＣ４４は前記図１のＶＳＢ信号受信機の前記同相同期検出器２３の応答に供給される。前記図１のＶＳＢ信号受信機の図２，図３，図４または図５に対する変形に、前記ＤＡＣ４４は前記同相同期検出器２３０の応答に供給される。
【００５０】
図１０は前記低域フィルタ４５の応答が第２ＩＦ増幅器応答をＮＴＳＣ  ＴＶ信号のための付加受信機回路に入力信号として、あるいは複合増幅変調（ＱＡＭ）上のＨＤＴＶ信号のための付加受信機回路に入力信号として、または他の付加受信機回路に入力信号として印加され、尚、ＶＳＢ  ＨＤＴＶ信号のための付加受信機回路内に使用されるＴＶ受信機に前記ＡＧＣ遅延回路網４２に利用されるという点で変形を示す。前記低域フィルタ４５の応答はアナログＯＲ回路４６の第１入力４７に印加され、前記アナログＯＲ回路網４６は少なくとも他の単一入力信号を受信する。前記アナログＯＲ回路４６の第２入力信号４８はＮＴＳＣ  ＴＶ信号のための付加受信機回路または複合増幅変調（ＱＡＭ）搬送波にＨＤＴＶ信号のための付加受信機回路からＡＧＣ入力信号として供給されえる選択的に、前記アナログＯＲ回路４６の前記第２入力４８と第３入力４９は複合増幅変調（ＱＡＭ）搬送波にＨＤＴＶ信号に対する付加受信機回路とＮＴＳＣ  ＴＶ信号のための付加受信機回路のうち、分離されたものからそれぞれのＡＧＣ入力信号として供給され得る。前記ＡＧＣ遅延回路網４２に前記ＡＧＣ入力信号のうちの選択された信号が供給されるに従って、前記遅延回路４２に印加された前記アナログＯＲ回路４６の応答は前記第１ＩＦ増幅器１４と上記第２ＩＦ増幅器１９の利得を全然減さず、前記アナログＯＲ回路４６の非使用される入力は基準電圧と戻ることについて減給されるもののうち一番大きいものに対応する。尚、引き起こされる前記ＩＦ増幅器１４と１９の利得を減すために、前記ＡＧＣ遅延回路網４２に印加される前記選択されるＡＧＣ入力進行の基準電圧からの分離は実数値を有するべきである。
【００５１】
しきい値検出器４は前記チューナ１によって選択されるＶＳＢ搬送波に伝達される前記ＴＶプログラムを再生するために前記ＴＶ受信機の作動を容易にする信号を発生させるために、利得が実際に減少する実数値よりしきい値が一層小さいしきい値に前記ＩＦ増幅器１４及び１９の利得を減少させようとするセンスに基準電圧から分離される前記低域フィルタ４５の応答に対応する。
【００５２】
図１１は判定指示タイミング再生回路を示しており、前記回路は前記ＡＤＣによりアナログディジタル変換される間にサンプルタイミングが前記ＶＳＢ搬送波に記号の伝送と一時的な一致状態にあるように前記サンプリングされたクロック周波数と位相を調節するための前記図１のＶＳＢ信号受信機に含まれる。前記タイミング回路は、論文「ＩＥＥＥ  ＴＲＡＮＳＩＴＩＯＮＳ  ＯＮ  ＣＯＭＭＵＮＩＣＡＴＩＯＮＳ，Ｄｅｃ．１９７６，ｐｐ．１３２６−１３３３０．」“Ｔｉｍｉｎｇ  Ｒｅｃｏｖｅｒｙ  ｆｏｒ  Ｅｑｕａｌｉｚｅｄ  ＰａｒｔｉａｌＲｅｓｐｏｎｅｓ  Ｓｙｓｔｅｍｓ”にパルス増幅変調（ＰＡＭ）信号の利用についてＳ．Ｕ．Ｈ．Ｑｕａｅｓｈｉにより開示されているものと同一の一般形態を含む。電圧制御発振器８０は２１ＭＨｚ周波数を有するシッソイダル（ｃｉｓｓｏｉｄａｌ）発振を発生させる。前記発振器８０は望ましく非常に狭い範囲以上に周波数制御可能な水晶発振器である。対称クリッパまたはリミッタ８１は帯域幅を制限する一段階のフィルタリング後に前記ディジタル変換手続の一段階として、前記ＡＤＣ２２によって前記最後のＩＦ信号のサンプリングのタイミングのための第１クロック信号として使用される、このようなシッソイダル発振に方形波を発生する。周波数分割器フリップフロップ８２は第２クロック信号を発生するための前記第１クロック信号としてＡＮＤ回路８３がＡＮＤされるまた他の方形波を発生するための規定センスで第１クロック信号の電位に相応する。前記ＶＣＯ８０によって発生される前記シッソイダル発振の周波数と位相を制御するための前記誤差信号の発生について説明する。
【００５３】
前記同相同期検出器２３または２３０からのサンプルは平均２乗根（ｍｅａｎ−ｓｑｕａｒｅ）誤差傾斜検出フィルタ９０に入力信号として印加される。前記フィルタ９０は前記第１サンプリングクロックによってクロックされる作用をする（−１／２），１，０，（−１），（＋１／２）を有する有限インパルス応答ディジタルフィルタである。前記フィルタ９０はクロックされたラッチ９１，９２，９３及び９４の従属接続を含み、尚、ディジタル加算器／減算器９５，９６及び９７を含む。前記ディジタル加算器／減算器９５，９６はクロックされずに作動するが、前記ディジタル加算器／減算器９７は第１サンプルクロックによってクロックされる出力でクロックされたラッチを含むことにより、クロックされた要素として作動される。前記クロックされた要素９１−９４及び９７はそれぞれ入力サンプリングのために前記ＡＤＣ２２が使用する前記第１サンプリングクロックの前記２１メガサンプル／第２クロック速度でユニットクロック遅延を放出する。前記加算器／減算器９５は以前期間で４つのサンプルを提供した前記入力サンプルから前記フィルタ９０に提供される前記現在の入力サンプルを減算するために減算器として作動される。前記加算器／減算器９６は前記現期間よりさらに初期に単一サンプルを提供した前記入力サンプルから初期に３つのサンプルを供給した前記入力サンプルは減算するために減算器として作動される。前記減算器９５から差信号１／２だけ前記減算器９６から差信号に付加しながら、前記加算器／減算器９７は加算器として作動される。前記加算器９７の加算信号は前記フィルタ９０が応答として供給される。
【００５４】
前記クロックされたラッチ９１，９２，９３及び９４の従属接続によって遅延された、前記同相同期検出器２３または２３０からの前記サンプルは入力信号として量子器８４により現在受信される前記サンプルによってほぼ近接に推定される前記量子化レベルを供給する量子器８４に供給される。このような量子化レベルは出力にクロックされるラッチを含むことによってクロックされた要素として作動されるディジタル加算器／減算器８５によって減算された前記量子器８４の入力信号を有する。前記フィルタ９０応答は前記減算器５５から前記差信号と一時的に一致される。前記減算器８５から前記差信号は前記同相同期検出器２３または２３０によって検出される記号に誤差を修正するように要求される修正を示すが、誤位相にある前記ＶＳＢ信号受信機５にサンプリングから起こる誤差が間に合って非常に早くサンプリングされるか、あるいは非常に遅くサンプリングされるかを示すことはない。ディジタル乗算器８６はこのような問題を解決するために前記フィルタ９０応答によって前記減算器８５から差信号を増加させる。前記加算器９７から２の補数加算信号の前記サインビットと、次に一番重要なビットは前記ディジタル乗算器８６の構造の単純化を許容する倍数に供給される。前記ディジタル乗算器８６から積信号はディジタルアナログ変換器８８によってアナログ制御電圧に変換されるディジタル制御信号を発生させるために積分する累算器８７に供給される。狭低域フィルタは前記ＶＯＳ８０に前記アナログ制御電圧を印加するために利用される。
【００５５】
以上に上述したディジタルＶＳＢ検出回路は複合増幅変調（ＱＡＭ）搬送波上にＨＤＴＶ信号を受信するためのキャパシタを有するようにデザインされるＴＶ受信機に利用される。前記複合増幅変調（ＱＡＭ）搬送波を検出するための付加受信機回路の必要性は、前記ディジタルＶＳＢ検出回路の前記ＤＣＯ全帯域同相同期検出器部分が前記ディジタルＱＡＷ検出回路に含まれることができるので減少する。
【図面の簡単な説明】
【図１】ディジタルＨＤＴＶ信号を受信するための本発明により構成される、パイロット搬送波要素を有するＶＳＢ信号受信機の概略図である。
【図２】図１の同期検出回路が本発明の多様な実施例に変形可能な他の形態の概略図である。
【図３】図１の同期検出回路が本発明の多様な実施例に変形可能な他の形態の概略図である。
【図４】図１の同期検出回路が本発明の多様な実施例に変形可能な他の形態の概略図である。
【図５】図１の同期検出回路が本発明の多様な実施例に変形可能な他の形態の概略図である。
【図６】図２，図３，図４または図５の同期検出回路で利用可能なヒルベルト変圧器ＦＩＲフィルタと補償遅延の細部概略図である。
【図７】図１のＶＳＢ信号受信機に自動利得制御（ＡＧＣ）配置の概略図である。
【図８】図２，図３，図４または図５の同期検出回路をしようするために変形される、図１のＶＳＢ信号受信機に対するまた他のＡＧＣ配置の概略図である。
【図９】図１のＶＳＢ信号受信機または図２，図３，図４または図５のそれぞれに対する同期検出回路を使用するために変形された受信機のまた他のＡＧＣ配置の概略図である。
【図１０】ディジタル情報を記号形式に符号化するＶＳＢ信号を利用する形態に加えて、少なくとも異なる形態のＴＶ信号を受信するために設置されるＴＶ受信機において、図７，図８または図９の前記ＡＧＣ配置のうちの一つに可能な変形の概略図である。
【図１１】記号速度の倍で最後の中間周波数が下向変換したＶＳＢ信号をサンプリングするための、図１の受信機に具備可能な判定指示タイミング再生（Ｄｅｃｉｓｉｏｎ−Ｄｉｒｅｃｔｅｄ  Ｔｉｍｉｎｇ  Ｒｅｃｏｖｅｒｙ）回路の概略図であって、制御され信号のための接続と区別するためにクロックあるいは制御信号接続は点線で表示する図である。
【符号の説明】
１    複数変換チューナ
５    ＶＳＢ信号受信機
７    キネスコープ
１０    チャネルセレクタ
１１    周波数合成器
１２    第１混合器
１３    ＬＣフィルタ
１４    第１中間周波数増幅器
１５    第１ＳＡＷフィルタ
１６    第２局部発振器
１８    第２ＳＡＷフィルタ
１９    第２中間周波数増幅器
２０    第３混合器
２１    第３局部発振器
２２    アナログディジタル変換器
２３    同相同期検出器
２４    狭帯域フィルタ
２５    直角位相同期検出器
２６    低域フィルタ
２７    ディジタル制御発振器
２８    クロック遅延線
２９    ディジタル加算器
３０    ＮＴＳＣ阻止フィルタ
３１    等化器
３２    格子デコーダ
３３    データデインタリーバ
３４    リードソロモンデコーダ
３５    データデランダム抽出器
３６    パケット整列器
３７    ディジタル映像デコーダ
３８    複数チャネル−オーディオ増幅器
３９    ＭＰＥＧデコーダ
４０    キネスコープ偏向回路
４１    キネスコープ駆動増幅器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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