(57)【特許請求の範囲】
【請求項１】
１つのＯＬＴ及び複数のＯＮＵがＯＤＮを通じギガビットイーサネット（登録商標）として互いに連結され、前記ＯＮＵはＭＡＣ及びＰＣＳを有するギガビットイーサネット（登録商標）コントローラを備え、前記ＰＣＳは、前記ＯＬＴに伝送するデータを有しない場合、伝送するデータの代わりにアイドルパターンデータをＳＥＲＤＥＳに出力するギガビットイーサネット（登録商標）受動光ネットワークにおけるアイドルパターン出力制御回路であって、
前記アイドルパターンデータを前記ＯＬＴに低レベルの光信号として伝送されるデータに変換するデータ変換部と、
前記伝送するデータがある場合、前記ＰＣＳから出力される伝送するデータを選択して前記ＳＥＲＤＥＳに出力し、前記伝送するデータがない場合は、前記データ変換部によって変換されるデータを選択して前記ＳＥＲＤＥＳに出力するスイッチング部とを備え、
前記データ変換部は、前記アイドルパターンデータを反転するインバータと、前記アイドルパターンデータを、前記インバータを通過するデータの時間遅延に対応させてバッファリングするバッファと、前記インバータと前記バッファとの出力を論理積演算して出力するアンドゲートとを備えることを特徴とするアイドルパターン出力制御回路。
【請求項２】
前記スイッチング部における前記伝送するデータの有無が、前記ＭＡＣから発生する送信イネーブル信号によって決定される請求項１記載のアイドルパターン出力制御回路。
【請求項３】
前記アイドルパターンデータは、論理“１”及び“０”が交互に連続して繰り返されるデータであり、前記データ変換部によって変換されたデータは論理“０”が連続して繰り返されるデータである請求項２記載のアイドルパターン出力制御回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、受動光ネットワーク(Passive Optical Network：ＰＯＮ)に関し、特に、ギガビットイーサネット（登録商標）−受動光ネットワーク(Gigabit Ethernet（登録商標）-Passive Optical Network: ＧＥ−ＰＯＮ)におけるＯＮＵ(Optical Network Unit)で使用されるギガビットイーサネット（登録商標）コントローラに関する。
【０００２】
【従来の技術】
受動素子(passive device)を基盤にする光加入者ネットワークであるＰＯＮシステムは、ＦＴＴＨ(Fiber To The Home)やＦＴＴＣ(Fiber To The Curb)などの加入者アクセスノードとネットワーク端末機(Network Termination: ＮＴ)との間に受動分配器または波長分割多重化(Wave Division Multiplexing: ＷＤＭ)素子を使用する構造であり、全てのノードは、バスやツリー構造形態で分散したトポロジーである。
【０００３】
一般的なＰＯＮシステムは、ＡＴＭ(Asynchronous Transfer Mode)−ＰＯＮの形態として公知のシステムであり、ＩＴＵ−Ｔ(International Telecommunication Union-T)Ｇ．９３８．１に詳細に記述されている。また、ＡＴＭ−ＰＯＮのＭＡＣ(Media Access Control)技術も標準化が完了した状態であり、当該技術分野において公知である。その代表的な例として、１９９９年１１月２日付けに特許されたアメリカ特許登録番号５，９７３，３７４号の“PROTOCOL FOR DATA COMMUNICATION OVER A POINT-TO-MULTIPOIＮＴ PASSIVE OPTICAL NETWORK”、及び１９９９年９月１５日付けに公開された大韓民国公開特許第１９９９−７０９０１号の“非同期伝送方式受動光通信網媒体接続制御プロトコルの具現方法”などがある。
【０００４】
一方、インターネット技術が発展するにつれて、加入者(使用者)がさらに広い帯域幅を要求するようになっている。このことから、相対的に高価で、帯域幅に制限があり、インターネットプロトコル(Internet Protocol)パケットを分割(segmentation)しなければならないＡＴＭ技術よりも、相対的に低価格で、広い帯域幅を確保することのできるギガビットイーサネット（登録商標）で終端対終端(end to end)伝送を目標とするＧＥ−ＰＯＮ(Gigabit Ethernet(登録商標) - Passive Optical Network)システムが開発されている。
【０００５】
図１は、本発明が適用されるＧＥ−ＰＯＮの概略的なブロック図であり、１つのＯＬＴ(Optical Line Terminal)１００及び多数のＯＮＵ(Optical Network Unit)１０４が、光スプリッタ(optical splitter)を使用するＯＤＮ(Optical Distribution Network)１０２を通して連結されている。また、ＯＬＴ１００及び多数のＯＮＵ１０４は、ギガビットイーサネット（登録商標）として互いに連結されている。ＯＮＵ１０４は、必要によって、ビル及びアパート団地の分配函または個人住宅団地の入り口などに設置されてＮＴ(図示せず)と連結される。ＯＬＴ１００は、集中局であり、バックボーンネットワーク(backbone network)からデータを受信しＯＤＮ１０２を通して各ＯＮＵ１０４に伝送するか、または、ＴＤＭ(Time Division Multiplexing)方式でＯＮＵ１０４からデータを受信する。
【０００６】
一方、ＯＮＵ１０４には、ギガビットイーサネット（登録商標）コントローラが使用されるべきであるが、商業上利用可能な常用ギガビットイーサネット（登録商標）コントローラは、ポイント・ツー・ポイント(point-to-point)通信の基本構造下で使用される。この常用ギガビットイーサネット（登録商標）コントローラを図２及び図３に示す。図２において、ギガビットイーサネット（登録商標）コントローラ２００は、ＭＡＣ(Media Access Controller)２０２及びＰＣＳ(Physical Coding Sublayer)２０４を含む。図３において、ギガビットイーサネット（登録商標）コントローラ３００は、ＭＡＣ３０２、ＰＣＳ３０４及びＳＥＲＤＥＳ(Serializer/Deserializer)３０６を含む。図２に示すように、ギガビットイーサネット（登録商標）コントローラがＭＡＣ２０２及びＰＣＳ２０４のみを含む場合には、別途のＳＥＲＤＥＳ２０６を使用してＰＣＳ２０４に連結する。さらに、ＳＥＲＤＥＳ２０６、３０６には、光送受信器(図示せず)が連結され、この光送受信器は、ＳＥＲＤＥＳ２０６、３０６から入力されるデータである光信号をＯＬＴ１００に伝送し、ＯＬＴ１００から受信する光信号を電気的な信号データに変換してＳＥＲＤＥＳ２０６、３０６に提供する。このようなギガビットイーサネット（登録商標）コントローラ３００としては、例えば、ＰＭＣ−Ｓｉｅｒｒａ社のＰＭ３３８６がある。
【０００７】
前述したような２つの常用ギガビットイーサネット（登録商標）コントローラ２００、３００は、伝送するデータがない場合、ＰＣＳ２０４、３０４において伝送するデータの代わりに自動的にアイドル(idle)パターンを発生する。このアイドルパターンデータは、論理“０”及び“１”が交互に連続して繰り返される形態、つまり“１０１０１０…”である。
【０００８】
この常用ギガビットイーサネット（登録商標）コントローラ２００、３００をＧＥ−ＰＯＮにおいて使用すると、多数のＯＮＵ１０４のうち帯域の割り当てられたＯＮＵがＯＬＴ１００とデータを送受信する間、残りのＯＮＵはアイドルパターンデータを伝送するようになるので、データ衝突が発生する。このデータ衝突によって、帯域の割り当てられたＯＮＵからＯＬＴ１００に伝送される上向(upstream)データの損失が発生する。
【０００９】
従って、図１のようなポイント・ツー・マルチポイント(point-to-multipoint)通信を基本構造とするＧＥ−ＰＯＮ構造には、常用ギガビットイーサネット（登録商標）コントローラを使用することが不可能である。このため、ポイント・ツー・マルチポイント通信を基本構造とするＧＥ−ＰＯＮのために、専用のギガビットイーサネット（登録商標）コントローラを新しく設計しなければならないという問題が発生する。
【００１０】
【発明が解決しようとする課題】
本発明の目的は、ポイント・ツー・マルチポイント通信を基本構造にするＧＥ−ＰＯＮにおいて、常用のギガビットイーサネット（登録商標）コントローラを使用しながらアイドルパターンによるデータ損失を防止することのできるアイドルパターン出力制御回路を提供することにある。
【００１１】
【課題を解決するための手段】
このような目的を達成するための本発明によるアイドルパターン出力制御回路は、１つのＯＬＴ(Optical Line Terminal)及び複数のＯＮＵ(Optical Network Unit)がＯＤＮ(Optical Distribution Network)を通じギガビットイーサネット（登録商標）として互いに連結され、ＯＮＵはＭＡＣ(Media Access Controller)及びＰＣＳ(Physical Coding Sublayer)を有するギガビットイーサネット（登録商標）コントローラを備え、ＰＣＳはＯＬＴに伝送するデータを有しない場合、伝送するデータの代わりにアイドルパターンデータをＳＥＲＤＥＳ(Serializer/Deserializer)に出力するギガビットイーサネット（登録商標）受動光ネットワーク（ＧＥ−ＰＯＮ：Gigabit Ethernet（登録商標） - Passive Optical Network)におけるアイドルパターン出力制御回路であって、アイドルパターンデータをＯＬＴに低レベルの光信号として伝送されるデータに変換するデータ変換部と、伝送するデータがある場合、ＰＣＳから出力される伝送するデータを選択してＳＥＲＤＥＳに出力し、伝送するデータがない場合は、データ変換部によって変換されたデータを選択してＳＥＲＤＥＳに出力するスイッチング部と、から構成される。
【００１２】
このアイドルパターン出力制御回路のデータ変換部は、アイドルパターンデータを反転するインバータと、アイドルパターンデータを、インバータを通過するデータの時間遅延に対応させてバッファリングするバッファと、インバータとバッファとの出力を論理積演算して出力するアンドゲートと、を備えるようにするとよい。
【００１３】
また、スイッチング部における伝送するデータの有無が、ＭＡＣから発生する送信イネーブル信号によって決定されると好ましい。
【００１４】
アイドルパターンデータは論理“１”及び“０”が交互に連続して繰り返されるデータであり、データ変換部によって変換されたデータは論理“０”が連続して繰り返されるデータであるとなおよい。
【００１５】
【発明の実施の形態】
以下、本発明に従う好適な一実施形態について添付図を参照しつつ詳細に説明する。下記の説明において、本発明の要旨のみを明確にする目的で、関連した公知機能または構成に関する具体的な説明は省略する。
【００１６】
図４に、本発明の一実施形態によるアイドルパターン出力制御回路を適用した常用ギガビットイーサネット（登録商標）コントローラを示す。図４を参照すると、常用ギガビットイーサネット（登録商標）コントローラ４００のＰＣＳ４０４とＳＥＲＤＥＳ４０８との間に、スイッチング部４１０及びデータ変換部４１２から構成されるアイドルパターン出力制御回路４０６が追加的に連結されている。ギガビットイーサネット（登録商標）コントローラ４００は、ＭＡＣ４０２及びＰＣＳ４０４を含む。また、常用ギガビットイーサネット（登録商標）コントローラ４００から出力されるデータがアイドルパターン出力制御回路４０６及びＳＥＲＤＥＳ４０８を経て光送受信器(図示せず)に印加され、これによって、光送受信器は、光信号を発振し図１のＯＤＮ１０２を経てＯＬＴ１００に伝送する。なお、ＯＬＴ１００から光信号を受信し、この受信した光信号によるデータがＳＥＲＤＥＳ４０８を経て常用ギガビットイーサネット（登録商標）コントローラ４００に印加される場合は、本発明と関連がないので省略する。また、常用ギガビットイーサネット（登録商標）コントローラ４００は、図２のようなギガビットイーサネット（登録商標）コントローラ２００や図３のようなギガビットイーサネット（登録商標）コントローラ３００になることができる。ただし、図３のようなギガビットイーサネット（登録商標）コントローラ３００である場合は、ＰＣＳ３０４とＳＥＲＤＥＳ３０６との間の連結を外部に取り出してアイドルパターン出力制御回路４０６の入力端に連結すると共に、ＳＥＲＤＥＳ３０６の代わりに別途のＳＥＲＤＥＳ４０８をアイドルパターン出力制御回路４０６の出力端に連結する。
【００１７】
データ変換部４１２は、バッファ４１８、インバータ４２０、及びアンドゲート(AND gate)４２２から構成され、ＰＣＳ４０４から出力されるアイドルパターンデータを、図１のＯＬＴ１００に低レベルの光信号として伝送されるデータに変換する。スイッチング部４１０は、１：２スイッチ４１４及び２：１スイッチ４１６から構成され、伝送するデータがある場合は、ＰＣＳ４０４から出力される伝送するデータを選択してＳＥＲＤＥＳ４０８に出力し、伝送するデータがない場合は、データ変換部４１２によって変換されたデータを選択してＳＥＲＤＥＳ４０８に出力する。
【００１８】
スイッチング部４１０の選択出力動作は、常用ギガビットイーサネット（登録商標）コントローラ４００のＭＡＣ４０２で発生されＰＣＳ４０４に印加される送信イネーブル信号ＴＸ＿ＥＮ及び送信エラー信号ＴＸ＿ＥＲによって制御される。スイッチ４１４、４１６は、Ｅ１端子に送信イネーブル信号ＴＸ＿ＥＮが入力され、Ｅ２端子に送信エラー信号ＴＸ＿ＥＲが入力される。送信イネーブル信号ＴＸ＿ＥＮ及び送信エラー信号ＴＸ＿ＥＲが全て論理“０”である場合は、それぞれＤ端子とＳ２端子を連結し、送信イネーブル信号ＴＸ＿ＥＮが論理“１”である場合は、それぞれのＤ端子とＳ１端子を連結する。また、スイッチ４１４のＤ端子はＰＣＳ４０４の出力端に接続され、スイッチ４１４、４１６のＳ１端子は互いに接続され、スイッチ４１４のＳ２端子はデータ変換部４１２の入力端に接続され、スイッチ４１６のＳ２端子はデータ変換部４１２の出力端に接続され、スイッチ４１６のＤ端子はＳＥＲＤＥＳ４０８の入力端に接続される。
【００１９】
常用ギガビットイーサネット（登録商標）コントローラ４００のＭＡＣ４０２は、伝送するデータがある場合は、伝送イネーブル信号ＴＸ＿ＥＮを論理“１”として出力し、伝送完了またはアイドル状態であるため伝送するデータがない場合は、送信イネーブル信号ＴＸ＿ＥＮを論理“０”として出力する。また、送信エラーがない状態であると、送信エラー信号ＴＸ＿ＥＲを論理“０”として出力し、送信エラーがある状態であると、送信エラー信号ＴＸ＿ＥＲを論理“１”として出力する。
【００２０】
送信イネーブル信号ＴＸ＿ＥＮが伝送するデータのない状態を示す論理“０”であり、送信エラー信号ＴＸ＿ＥＲがエラーのない状態である論理“０”である場合は、データ伝送が終了しているか、または、データのない状態であるので、ＰＣＳ４０４では“１０１０１０１０…”のアイドルパターンデータを発生する。このようにして発生されたアイドルパターンデータは、２つの経路に分岐されてインバータ４２０によって反転されるとともにバッファ４１８によってバッファリングされた後、アンドゲート４２２において論理積演算される。従って、アイドルパターンの代わりに論理“０”が連続するデータ、つまり、“０００００…”のデータがＳＥＲＤＥＳ４０８に出力される。
【００２１】
これによって、ＳＥＲＤＥＳ４０８の出力端に連結される光送受信器は低レベルの光信号を発振する。この低レベルの光信号は、図１のＯＬＴ１００に伝送され、帯域幅が割り当てられて動作する他のＯＮＵから伝送されるデータとの衝突を発生しないようになる。これをより詳細に説明すると、帯域幅が割り当てられて動作するＯＮＵから伝送されたデータが論理“１”である場合は、高レベルの光信号が伝送されるようになるので、帯域幅が割り当てられていないＯＮＵが低レベルの光信号を伝送したとしても、ＯＬＴ１００で受信する光信号は帯域幅が割り当てられて動作するＯＮＵから伝送された光信号と同様の高レベルになる。一方、帯域幅が割り当てられて動作するＯＮＵから伝送されたデータが論理“０”である場合は、帯域幅が割り当てられていないＯＮＵと同様の低レベルの光信号を伝送するようになるので、ＯＬＴ１００で受信する光信号は低レベルになる。
【００２２】
ＯＬＴ１００では、帯域幅が割り当てられて動作するＯＮＵから伝送されたデータである光信号を問題なく受信できるようになる。このとき、バッファ４１８は、インバータ４２０を通過するデータとの時間遅延を合わせるために使用される。
【００２３】
一方、送信イネーブル信号ＴＸ＿ＥＮがデータ伝送状態を示す論理“１”である場合、ＰＣＳ４０４から出力される伝送するデータは、スイッチ４１４のＳ１端子を通してスイッチ４１６のＳ１端子に印加され、スイッチ４１６のＤ端子を通してＳＥＲＤＥＳ４０８に出力される。これによって、アイドルパターンでない場合、ＰＣＳ４０４から出力されるデータは、データ変換部４１２を経ずに直接ＳＥＲＤＥＳ４０８に印加されるので、これまでと同様に伝送データである光信号がＯＬＴ１００に正常に伝送される。
【００２４】
前述の如く、本発明の詳細な説明では具体的な一実施形態を参照して詳細に説明してきたが、本発明の範囲内で様々な変形が可能である。特に、本発明の一実施形態においては、ＳＥＲＤＥＳ４０８の出力端に連結される光送受信器が伝送するデータが論理“１”である場合は、高レベルの光信号を発振して伝送し、論理“０”である場合は、低レベルの光信号を発振して伝送するケースを一例にして説明したが、データの論理状態及び光信号のレベルがこれと反対であっても同様に適用される。この場合、データ変換部４１２のアンドゲート４２２の代わりにナンドゲート(NAND gate)を使用すれば良い。従って、本発明の範囲は前述の一実施形態によって限られるべきでないことは当該技術分野における通常の知識を持つ者には明らかである。
【００２５】
【発明の効果】
本発明によれば、常用ギガビットコントローラに簡単な回路を追加してアイドルパターンによるデータ損失を防止し、ＧＥ−ＰＯＮに適したギガビットコントローラを新しく設計することなく常用ギガビットコントローラを使用することができるので、低コストでＧＥ−ＰＯＮシステムを構築することができるようになる。
【図面の簡単な説明】
【図１】本発明が適用されるギガビットイーサネット（登録商標）−受動光ネットワークの概略的なブロック図。
【図２】一般的な常用ギガビットイーサネット（登録商標）コントローラのブロック図。
【図３】一般的な常用ギガビットイーサネット（登録商標）コントローラのブロック図。
【図４】本発明の一実施形態によるアイドルパターン出力制御回路を示すブロック図。
【符号の説明】
４００  常用ギガビットイーサネット（登録商標）コントローラ
４０２  ＭＡＣ
４０４  ＰＣＳ
４０６  アイドルパターン出力制御回路
４０８  ＳＥＲＤＥＳ
４１０  スイッチング部
４１２  データ変換部
４１４  １：２スイッチ
４１６  ２：１スイッチ
４１８  バッファ
４２０  インバータ
４２２  アンドゲート
【図１】
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【図２】
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【図３】
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【図４】
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