(57)【特許請求の範囲】
【請求項１】
ディジタルビデオ信号規格の有効サンプル数よりも１ライン毎の実効画素数が少ないイメージセンサにより画素信号を得る撮像装置において、
上記イメージセンサから得られた画素信号に対して、各ラインの最初の部分の画素信号と最後の部分の画素信号をホールドして、上記ディジタルビデオ信号規格における有効データ期間よりも実効画素信号期間を長くする信号処理を行う信号処理手段を
備えることを特徴とする撮像装置。
【請求項２】
上記信号処理手段は、
上記画素信号を所定期間ホールドするホールド手段と、
上記画素信号を所定期間遅延する遅延手段と、
上記有効画素信号期間の最初の部分の画素信号を上記ホールド手段によって上記所定期間ホールドした後、上記有効画素信号期間の全ての画素信号を上記遅延手段によって上記所定期間遅延し、上記有効画素信号期間の最後の部分の画素信号を上記ホールド手段によって上記所定期間ホールドするように制御する制御手段と
を備えることを特徴とする請求項１記載の撮像装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、例えばＤ１規格に沿った画素信号を出力する撮像装置に関する。
【０００２】
【従来の技術】
現在、撮像装置は、画素数が５０万画素以上の固体撮像素子（ＣＣＤ：Charge Coupled Device ）を用いて、Ｄ１規格に沿った映像信号を得ることができる一方、実効画素数が４０万画素である、比較的実効画素数の少ないＣＣＤも用いられている。かかる４０万画素程度のＣＣＤでは、１水平走査期間において、画素信号が出力される期間（以下、有効画素信号期間という）が、図６に示すように、ＮＴＳＣ（National Television System Committee）方式の有効データ期間も長く、また、Ｄ１規格の有効データ期間よりも短くなっている。
【０００３】
具体的には、Ｄ１規格の有効データ期間は、例えば図６に示すように５３．３μｓであって、ＮＴＳＣ方式の有効データ期間よりも
３７０ｎｓ＋２９６ｎｓ＝０．６６６μｓ
長くなっている。逆に、Ｄ１規格の水平ブランキング期間は、ＮＴＳＣ方式の水平ブランキング期間よりも０．６６６μｓ短い１０．２μｓになっている。そして、４０万画素程度のＣＣＤが出力する画素信号は、水平ブランキング期間が、Ｄ１規格よりも長く、ＮＴＳＣ方式よりも短くなっている。
【０００４】
【発明が解決しようとする課題】
ところで、ＣＣＤにより得られる画素信号の各ラインのエッジ部分にはリンギングが発生するが、実効画素が４０万画素数のＣＣＤを用いる撮像装置では、ＮＴＳＣ方式の場合、その水平ブランキング期間において、ＣＣＤから出力される画素信号のエッジ部分でリンギングが発生することになるため映像信号に乱れが生じない。しかしながら、Ｄ１規格では、その有効データ期間に、ＣＣＤから出力される画素信号のエッジからリンギングが発生してしまうため、映像信号に乱れが生じてしまう問題があった。
【０００５】
本発明は、このような問題点を鑑みてなされたなされたものであり、Ｄ１規格の有効データ期間にリンギングが発生するのを防止する撮像装置を提供することを目的とする。
【０００６】
【課題を解決するための手段】
上述の課題を解決するために、本発明に係る撮像装置は、ディジタルビデオ信号規格の有効サンプル数よりも１ライン毎の実効画素数が少ないイメージセンサにより画素信号を得る撮像装置において、上記イメージセンサから得られた画素信号に対して、各ラインの最初の部分の画素信号と最後の部分の画素信号をホールドして、上記ディジタルビデオ信号規格における有効データ期間よりも実効画素信号期間を長くする信号処理を行う信号処理手段を備える。
【０００７】
【発明の実施の形態】
以下、本発明の好ましい実施の形態について、図面を参照しながら説明する。
【０００８】
本発明に係る撮像装置は、例えば実効画素数が４０万画素程度の比較的実効画素数の少ないＣＣＤイメージセンサが用いられることにより、このＣＣＤイメージセンサから出力される画素信号の水平走査期間の有効サンプル数がＤ１規格の有効サンプル数よりも少ないときに、Ｄ１規格の有効データ期間よりも上記ＣＣＤイメージセンサから出力される画素信号の有効サンプルの期間（以下、有効画素信号期間という）を長くするものである。
【０００９】
本発明に係る撮像装置は、例えば図１に示すように、被写体の撮像光に応じて３原色の画素信号Ｒ（赤），Ｇ（緑），Ｂ（青）を出力するＣＣＤイメージセンサ１Ｒ，１Ｇ，１Ｂと、ＣＣＤイメージセンサ１Ｒ，１Ｇ，１Ｂからの画素信号に含まれるランダム雑音を除去する相関二重サンプリング（ＣＤＳ）回路２Ｒ，２Ｇ，２Ｂと、ＣＤＳ回路２Ｒ，２Ｇ，２Ｂからの画素信号をディジタル信号の画素データに変換するＡ／Ｄコンバータ３Ｒ，３Ｇ，３Ｂと、Ａ／Ｄコンバータ３Ｒ，３Ｇ，３Ｂからの画素データにいわゆるプロセス処理を施すプロセス処理部４とを備える。
【００１０】
ＣＣＤイメージセンサ１Ｒ，１Ｇ，１Ｂは、例えば図示しない撮像レンズから光学的ローパスフィルタを介して入射される撮像光を光分解プリズムにより３原色光成分に分解して、被写体像の３原色画像を３枚のＣＣＤイメージセンサで撮像し、画素信号Ｒ，Ｇ，Ｂを出力する。ここで、ＣＣＤイメージセンサ１Ｒ，１Ｇ，１Ｂは実効画素数が４０万画素であり、出力された画素信号の有効画素信号期間はＤ１規格の有効データ期間よりも短くなっている。なお、ＣＣＤイメージセンサ１Ｒ，１Ｇ，１Ｂは、タイミングジェネレータ９ｂからの水平同期信号及び垂直同期信号に基づいて駆動される。なお、タイミングジェネレータ９ｂは、シンクジェネレータ９ａからの同期パルスに基づいて、水平同期信号及び垂直同期信号を生成するようになっている。
【００１１】
ＣＤＳ回路２Ｒ，２Ｇ，２Ｂは、ＣＣＤイメージセンサ１Ｒ，１Ｇ，１Ｂから供給される画素信号Ｒ，Ｇ，Ｂに含まれるランダム雑音を除去し、この画素信号をＡ／Ｄコンバータ３Ｒ，３Ｇ，３Ｂに供給する。
【００１２】
Ａ／Ｄコンバータ３Ｒ，３Ｇ，３Ｂは、タイミングジェネレータ９ｂからの同期信号に基づくサンプリングクロックを用いて、画素信号を例えば１画素毎に１０ビットからなる画素データに変換し、この画素データをプロセス処理部４に供給する。
【００１３】
プロセス処理部４は、Ａ／Ｄコンバータ３Ｒ，３Ｇ，３Ｂより供給される各画素データＲ，Ｇ，Ｂをブランキング補正回路４ａによってＤ１規格に準拠した水平ブランキング期間を有する画素データＲ，Ｇ，Ｂに補正し、その他画像強調処理，ペデスタル付加，ガンマ・ニー等の非線形処理，リニアマトリクス処理を行う。
【００１４】
ここで、ブランキング補正回路４ａは、Ａ／Ｄコンバータ３Ｒ，３Ｇ，３Ｂから供給される各画素データＲ，Ｇ，Ｂに対して、それぞれＤ１規格に準拠した水平ブランキング期間が生じるように補正する。
【００１５】
ブランキング補正回路４ａは、例えば図２に示すように、タイミングジェネレータ４ｂからのスタートトリガ信号，エンドトリガ信号等に基づいて、後述する信号選択回路３０を制御するための制御信号等を生成する制御回路１０と、上記制御信号に基づいて画素データを所定期間ホールド等して出力する信号選択回路３０とを備える。なお、タイミングジェネレータ４ｂは、シンクジェネレータ９ａからの同期信号に基づいて上述のスタートトリガ信号，エンドトリガ信号等を生成するようになっている。
【００１６】
制御回路１０は、スタートトリガ信号，エンドトリガ信号，リセット信号等が供給され、これらの信号に基づいて制御信号等生成して、これらの信号を信号選択回路３０に供給する。信号選択回路３０は、上記制御信号に基づいて、Ａ／Ｄコンバータ３Ｒ，３Ｇ，３Ｂから供給された画素データの有効画素信号期間の最初と最後の画素データをホールドすることにより、画素データの水平ブランキング期間をＤ１規格に準拠するようにしている。
【００１７】
制御回路１０は、具体的には図３に示すように、スタートトリガ信号及びリセット信号が反転された信号が供給されるＡＮＤ回路１１と、エンドトリガ信号及びリセット信号が供給されるＯＲ回路１２と、リセット信号が供給される反転回路１３と、ＡＮＤ回路１１の出力端子及びＯＲ回路１２の出力端子に接続されるＮＯＲ回路１４と、ＮＯＲ回路１４の出力端子に接続される３ビットのシフトレジスタ１５と、シフトレジスタ１５の各出力端子に接続されるＮＡＮＤ回路１６と、ＮＡＮＤ回路１６の出力端子に接続され、かつ、リセット信号，ＯＰ信号が供給されるＡＮＤ回路１７とを備える。
【００１８】
また、上記制御回路１０は、ＡＮＤ回路１１の出力端子が入力端子Ｊに接続されＯＲ回路１２の出力端子が入力端子Ｋに接続されるＪＫ−フリップフロップ１８と、ＴＨ信号が供給される反転回路１９と、ＰＢＯＮ信号が供給される反転回路２０と、ＪＫ−フリップフロップ１８の出力端子及び反転回路１９の出力端子に接続されるセレクタ２１と、ＪＫ−フリップフロップ１８の出力端子及び反転回路２０の出力端子に接続されるＯＲ回路２２とを備える。
【００１９】
なお、制御回路１０には、図４（ａ）に示す所定のクロックが供給され、シフトレジスタ１５及びＪＫ−フリップフロップ１８等は、このクロックに応じて動作するようになっている。
【００２０】
また、リセット信号は、通常Ｈレベルに設定されている。このとき、ＡＮＤ回路１１，ＯＲ回路１２，ＡＮＤ回路１７は、供給されるスタートトリガ信号，エンドトリガ信号，ＮＡＮＤ回路１６からの信号を、そのまま出力（スルー）する。
【００２１】
上記制御回路１０には、タイミングジェネレータ４ｂからスタートトリガ信号，エンドトリガ信号が供給される。スタートトリガ信号は、図４（ｄ）に示すように、有効画素信号期間の最初の画素データが供給されたときに立ち上がり、エンドトリガ信号は、最後の画素データの供給時から３クロック後に立ち上がるようになっている。
【００２２】
以上のように構成された制御回路１０において、例えば図４（ｄ）（ｅ）に示すように、スタートトリガ信号及びエンドトリガ信号が共にＬレベルとなると、ＮＯＲ回路１４の出力はＨレベルになり、シフトレジスタ１５は３ビット分のＨレベルの信号を保持するようになる。このとき、ＮＡＮＤ回路１６の出力はＬレベルになる。従って、ＡＮＤ回路１７の出力はＬレベルになり、制御回路１０はＬレベルのホールド信号（以下、ホールド信号［Ｌ］という）を出力する。信号選択回路３０は、Ａ／Ｄコンバータ３Ｒ，３Ｇ，３Ｂからの画素データをこのホールド信号［Ｌ］によってホールドしないように制御される。
【００２３】
つぎに、エンドトリガ信号がＬレベルのままで、スタートトリガ信号がＨレベルに立ち上がると、ＮＯＲ回路１４の出力はＬレベルになり、シフトレジスタ１５は、上記Ｈレベルの信号と共に供給されたＬレベルの信号も保持する。１クロック経過後、スタートトリガ信号は再びＬレベルになり、シフトレジスタ１５には、ＮＯＲ回路１４を介して、再びＨレベルの信号が供給される。シフトレジスタ１５は３クロック期間Ｌレベルの信号を保持するため、ＮＡＮＤ回路１６の出力は、上記３クロック期間Ｌレベルになる。従って、制御回路１０はＨレベルのホールド信号（以下、ホールド信号［Ｈ］という）を３クロック期間出力する。信号選択回路３０は、このホールド信号［Ｈ］によって、画素データをホールドするように制御される。
【００２４】
同様に、スタートトリガ信号がＬレベルのままで、エンドトリガ信号がＨレベルに立ち上がると、ＮＯＲ回路１４の出力はＬレベルになり、シフトレジスタ１５は、上記Ｈレベルの信号と共に供給されたＬレベルの信号も保持する。１クロック経過後、スタートトリガ信号は再びＬレベルになり、シフトレジスタ１５には、ＮＯＲ回路１４を介して、再びＨレベルの信号が供給される。シフトレジスタ１５は３クロック期間Ｌレベルの信号を保持するため、ＮＡＮＤ回路１６の出力は、この３クロック期間Ｌレベルになる。従って、制御回路１０は制御信号［Ｈ］を３クロック期間出力する。
【００２５】
すなわち、制御回路１０は、図４（ｆ）に示すように、スタートトリガ信号の立上がり時から１クロック経過後、ホールド信号［Ｈ］を３クロック期間出力した後、ホールド信号［Ｌ］を出力する。また、制御回路１０は、エンドトリガ信号の立上がり時から１クロック経過後、ホールド信号［Ｈ］を３クロック期間出力し、その後ホールド信号［Ｌ］を出力するようになっている。
【００２６】
一方、ＡＮＤ回路１１の出力信号はＪＫ−フリップフロップ１８の入力端子Ｊに、ＯＲ回路１２の出力信号はＪＫ−フリップフロップ１８の入力端子Ｋに供給される。ＪＫ−フリップフロップ１８は、スタートトリガ信号及びエンドトリガ信号が共にＬレベルのときは、１クロック前の状態例えばＬレベルの信号を保持し、セレクタ２１を介して、Ｌレベルの選択信号（以下、選択信号［Ｌ］という）を出力端子から出力する。
【００２７】
エンドトリガ信号がＬレベルのまま、スタートトリガ信号がＨレベルに立ち上がると、ＪＫ−フリップフロップ１８の出力は、１クロック後にＨレベルになる。そして、ＪＫ−フリップフロップ１８は、セレクタ２１を介して、Ｈレベルの選択信号（以下、選択信号［Ｈ］という）を出力端子から出力する。
【００２８】
そして、スタートトリガ信号がＬレベルになっても、ＪＫ−フリップフロップ１８は、１クロック前の状態すなわちＨレベルの信号をそのまま保持し、選択信号［Ｈ］を出力端子から出力する。
【００２９】
つぎに、スタートトリガ信号はＬレベルのまま、エンドトリガ信号がＨレベルに立ち上がると、ＪＫ−フリップフロップ１８は、１クロック後にＬレベルの信号を出力し、セレクタ２１を介して、選択信号［Ｌ］を出力端子から出力する。
【００３０】
エンドトリガ信号がＬレベルになると、ＪＫ−フリップフロップ１８は、１クロック前の状態すなわちＬレベルの信号を保持し、そのまま選択信号［Ｌ］を出力端子から出力する。
【００３１】
すなわち、制御回路１０は、図４（ｇ）に示すように、スタートトリガ信号の立ち上がり時から１クロック経過後に選択信号［Ｈ］を出力し、エンドトリガ信号の立ち下がり時から１クロック経過するまでは上記選択信号［Ｈ］を出力し続ける。なお、制御回路１０は、この期間以外は選択信号［Ｌ］を出力する。
【００３２】
そして、制御回路１０は、ホールド信号と選択信号からなる制御信号［ａ，ｂ］（ａ：Ｌレベル又はＨレベルのホールド信号，ｂ：Ｌレベル又はＨレベルの選択信号）を信号選択回路３０に供給する。
【００３３】
すなわち、制御回路１０は、図４（ｈ）に示すように、エンドトリガ信号が立ち上がって４クロック経過してからスタートトリガ信号が立ち上がって１クロック経過するまで（有効画素信号期間の最初の画素データが供給されるまで）、制御信号［Ｌ，Ｌ］を信号選択回路３０に供給することにより、信号選択回路３０に供給された有効画素信号期間の最初の画素データのみを出力させる。
【００３４】
制御回路１０は、スタートトリガ信号が立ち上がって１クロック経過したときから３クロック期間までは、制御信号［Ｈ，Ｈ］を信号選択回路３０に供給することにより、信号選択回路３０に供給された有効画素信号期間の最初の画素データのみを３クロック期間ホールドさせる。
【００３５】
制御回路１０は、スタートトリガ信号が立ち上がって４クロック経過したときからエンドトリガ信号が立ち上がって１クロック経過するまでは、制御信号［Ｌ，Ｈ］を信号選択回路３０に供給することにより、信号選択回路３０に供給されて３クロック遅延された画素データを出力させる。
【００３６】
制御回路１０は、エンドトリガ信号が立ち上がって１クロック経過してから３クロックが経過するまでは、制御信号［Ｈ，Ｌ］を信号選択回路３０に供給することにより、信号選択回路３０に供給された画素データをホールドさせる。
【００３７】
ここで、信号選択回路３０は、例えば図５に示すように、画素データを１クロック期間遅延するＤ−フリップフロップ３１と、上記画素データ又はブランキングデータを選択出力するセレクタ３２と、Ｄ−フリップフロップ３３，３４と、上記画素データ又はブランキングデータを選択出力するセレクタ３５と、制御回路１０から供給される制御信号に基づいて、画素データ又は遅延された画素データ又はホールドされた画素データを選択出力するセレクタ３６と、Ｄ−フリップフロップ３７とを備える。
【００３８】
Ｄ−フリップフロップ３１は、例えばＡ／Ｄコンバータ３Ｒから画素データが入力端子から供給され、１クロック期間後にこの画素データを出力端子からセレクタ３２に供給する。なお、Ａ／Ｄコンバータ３Ｒは、セレクタ３６にも同様の画素データを供給している。
【００３９】
セレクタ３２は、制御回路１０からプリブランキング信号が供給され、プリブランキング信号がＨレベルのときはＤ−フリップフロップ３１の出力端子からの画素データを出力し、プリブランキング信号がＬレベルのときはブランキングデータを出力する。
【００４０】
セレクタ３２から出力された画素データは、Ｄ−フリップフロップ３３，３４でさらに２クロック遅延されて、セレクタ３５に供給される。
【００４１】
セレクタ３５は、セレクタ３２と同様に、Ｈレベルのプリブランキング信号が供給されるときはＤ−フリップフロップ３４の出力端子からの画素データを出力し、Ｌレベルのプリブランキング信号が供給されるときはブランキングデータを出力する。
【００４２】
セレクタ３６は、Ａ／Ｄコンバータ３Ｒからの画素データ，セレクタ３５を介して遅延された画素データ，及びＤ−フリップフロップ３７からの画素データがそれぞれ供給され、上述の制御信号に基づいて、上記いずれかの画素データを出力するようになっている。すなわち、セレクタ３６は、制御信号［Ｌ，Ｌ］が供給されたときは、Ａ／Ｄコンバータ３Ｒからの画素データを出力し、制御信号［Ｌ，Ｈ］が供給されたときはセレクタ３５からの画素データを出力し、制御信号［Ｈ，Ｘ］（Ｘ：任意）が供給されたときはＤ−フリップフロップ３７の出力端子からの画素データを出力する。
【００４３】
Ｄ−フリップフロップ３７は、セレクタ３６からの画素データが入力端子から供給され、１クロック期間遅延してこの画素データを出力端子から出力すると共に、この出力した画素データをセレクタ３６を介してＤ−フリップフロップ３７の入力端子に供給する。従って、画素データは、セレクタ３６とＤ−フリップフロップ３７の閉ループによりホールドされるようになっている。
【００４４】
以上のように構成された信号選択回路３０において、制御回路１０からの例えば制御信号［Ｌ，Ｌ］が供給されると、セレクタ３６は、Ａ／Ｄコンバータ３Ｒからの画素データ［１］（［１］：有効画素信号期間における最初の画素データ）をＤ−フリップフロップ３７の入力端子に供給する。
【００４５】
Ｄ−フリップフロップ３７は、画素データ［１］を１クロック期間遅延して出力端子から出力すると共に、この遅延された画素データを、セレクタ３６を介して、データ入力端子のＤ−フリップフロップ３７に供給する。これにより、画素データ［１］は、１クロック期間ホールドされる。
【００４６】
つぎに、セレクタ３６は、制御信号［Ｈ，Ｈ］が供給されると、ホールドされた上記画素データ［１］を出力するように制御される。セレクタ３６は、図４（ｈ）に示すように、３クロック期間上記制御信号［Ｈ，Ｈ］が供給されるため、この画素データ［１］を３クロック期間、Ｄ−フリップフロップ３７を介して出力する。
【００４７】
上記３クロック期間経過後、セレクタ３６には、Ｄ−フリップフロップ３１，３３，３４等を介して画素データ［１］［２］［３］［４］・・・が供給されると共に、制御回路１０から制御信号［Ｌ，Ｈ］が供給される。従って、セレクタ３６は、制御信号［Ｌ，Ｈ］が供給される間、この画素データ［１］［２］［３］［４］・・・を、Ｄ−フリップフロップ３７を介して、出力する。
【００４８】
そして、セレクタ３６は、画素データ［ＬＡＳＴ］（ＬＡＳＴ：有効画素信号期間の最後の画素データ）を出力するとともに、制御信号［Ｈ，Ｌ］が供給される。従って、セレクタ３６は、Ｄ−フリップフロップ３７等によりホールドされた画素データ［ＬＡＳＴ］を再び出力する。セレクタ３６は、図４（ｈ）に示すように、３クロック期間上記制御信号［Ｈ，Ｌ］が供給されるため、上記画素データ［ＬＡＳＴ］を３クロック期間ホールドして出力する。
【００４９】
このように、信号選択回路３０は、制御信号に基づいて、画素データの最初の画素データをホールドし、このホールドした期間中、上記画素データを遅延して出力し、上記画素データの最後の画素データをホールドして出力している。これにより、ブランキング補正回路４ａは、例えばＣＣＤイメージセンサ１Ｒ，１Ｇ，１Ｂが出力する画素信号のブランキング期間がＤ１規格に沿ったものでなくても、Ｄ１規格に準拠した画素データを出力することができる。
【００５０】
そして、ブランキング補正回路４ａから出力された画素データは、プロセス処理部４において、例えば撮像デバイスのレスポンス劣化の補償や鮮鋭度が強調されたり、ホワイトバランス調整，ペデスタル付加，ガンマ・ニー等の非線形処理等のプロセス処理が施される。
【００５１】
プロセス処理部４は、画素データに上述のプロセス処理を施した後、ビューファインダ用の画素データＲ，Ｇ，Ｂを、Ｄ／Ａコンバータ５を介して、ビューファインダ８に供給するとともに、本線系の画素データＲ，Ｇ，Ｂを、Ｄ／Ａコンバータに７を介して、エンコーダ８に供給する。エンコーダ８は、供給された画素信号Ｒ，Ｇ，Ｂを、Ｄ１規格に準拠した輝度信号Ｙ及び色搬送信号Ｃに変換して出力する。
【００５２】
以上のように、本発明に係る撮像装置は、ＣＣＤイメージセンサがＤ１規格に沿った映像信号を出力することができなくても、上記映像信号の有効データ期間の最初と最後の画素データをホールドすることにより、上記映像信号をＤ１規格に準拠した撮像信号になるように補正することができる。
【００５３】
換言すると、上記撮像装置は、固体撮像素子から出力された映像信号をそのままＤ１規格に適用した場合に発生してしまうリンギングを、Ｄ１規格の水平ブランキング期間に押し込めることにより、画質の良好な映像信号を得ることができる。
【００５４】
なお、本実施の形態では１画素分の画素信号をホールドする場合を例にして説明したが、本発明はこれに限定されるものではなく、例えば最初から数画素分の画素信号をホールドして、最後から上記数画素分の画素信号をホールドしてもよいのはいうまでもない。
【００５５】
【発明の効果】
以上詳細に説明したように、本発明に係る撮像装置では、イメージセンサから得られた画素信号に対して、各ラインの最初の部分の画素信号と最後の部分の画素信号をホールドして、ディジタルビデオ信号規格における有効データ期間よりも実効画素信号期間を長くする信号処理を行うことにより、有効画素信号期間のエッジに発生するリンギングを例えばＤ１規格の水平ブランキング期間に押し込めて、画質の良好な映像信号を得ることができる。
【図面の簡単な説明】
【図１】本発明に係る撮像装置の概略的な構成を示すブロック図である。
【図２】上記撮像装置のブランキング補正回路及びタイミングジェネレータの概略的な構成を示すブロック図である。
【図３】上記ブランキング補正回路における制御回路の具体的な構成を示すブロック図である。
【図４】上記ブランキング補正回路の動作を説明するためのタイミングチャートである。
【図５】上記ブランキング補正回路の信号選択回路の具体的な構成を示すブロック図である。
【図６】ＮＴＳＣ方式の画素信号及びＤ１規格の画素信号における有効データ期間の関係を説明する図である。
【符号の説明】
１０  制御回路、３０  信号選択回路
【図１】
0003758230.tif 000002
【図２】
0003758230.tif 000003
【図３】
0003758230.tif 000004
【図４】
0003758230.tif 000005
【図５】
0003758230.tif 000006
【図６】
0003758230.tif 000007