(57)【特許請求の範囲】
【請求項１】
パワーアップに際して半導体メモリ装置内の回路を初期化するためのチップ初期化信号を発生するチップ初期化信号発生回路において、
電源電圧を受けて所定の時間経過後に出力信号を発生する時間遅延手段と、
前記時間遅延手段の出力信号を入力として第１反転信号を出力する第１の反転手段と、
前記第１の反転手段のトリップポイントレベルを高めるためのトリップポイントレベル上昇手段と、
前記第１反転信号を入力として第２反転信号を出力する第２の反転手段と、
前記第１反転信号が入力された際に前記第２の反転手段の接地側で直流経路を遮断する直流経路遮断手段と、
前記第２反転信号を受けて整形し、前記チップ初期化信号を発生するバッファ手段と、を備え、
前記トリップポイントレベル上昇手段は、前記第１の反転手段と接地電圧端との間にＮ個のダイオード接続形のトランジスタを含み、
前記直流経路遮断手段は、前記第２の反転手段の接地側と接地電圧端との間にＮ−１個のダイオード接続トランジスタを含む、
ことを特徴とするチップ初期化信号発生回路。
【請求項２】
前記第１の反転手段及び前記第２の反転手段がＣＭＯＳインバータである請求項１記載のチップ初期化信号発生回路。
【請求項３】
前記時間遅延手段は、電源電圧端と出力ノードとの間に接続された抵抗素子と、前記出力ノードと接地電圧端との間に接続されたキャパシタと、を備えてなる請求項１記載のチップ初期化信号発生回路。
【請求項４】
前記バッファ手段が偶数個の反転手段からなる請求項１記載のチップ初期化信号発生回路。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は半導体メモリ装置に関し、特に半導体メモリ装置で使用されるチップ初期化信号発生回路に関するものである。
【０００２】
【従来の技術】
一般に半導体メモリ装置においては、電源電圧ＶＣＣを加えるパワーアップ（power-up）に際し、チップ初期化信号発生回路を用いて半導体メモリ装置内の回路を初期化するようになっている。このチップ初期化信号発生回路は、キャパシタ及び抵抗を用いた時間遅延回路と、時間遅延回路に接続したインバータとで構成される。その際、インバータとしては通常、ＣＭＯＳインバータが使用される。
【０００３】
このようなチップ初期化信号発生回路では、時間遅延回路内のキャパシタと抵抗によるＲＣ遅延（ＲＣ delay）により、所定の時間だけ信号遅延を遂行するようにされている。そして、電源電圧ＶＣＣのレベル及びパワーアップ時間を感知し、インバータを介して論理信号として出力することで半導体メモリ装置内の回路を初期化する。
【０００４】
図５の回路図は、従来の技術によるチップ初期化信号発生回路を示す。このチップ初期化信号発生回路は、電源電圧ＶＣＣ端と出力ノードＮ１との間に位置する抵抗素子としてのダイオード接続されたＰＭＯＳトランジスタ５、及び出力ノードＮ１と接地電圧ＶＳＳ端との間に位置するキャパシタ１０で構成された時間遅延回路１０５と、出力ノードＮ１の信号をゲートに共通に受けるＰＭＯＳトランジスタ１５及びＮＭＯＳトランジスタ２０で構成されたインバータ１１０と、インバータ１１０の出力信号を受けて整形し、チップ初期化信号φＶＣＣＨを発生する出力インバータ２５と、から構成される。
【０００５】
この従来の技術によるチップ初期化信号発生回路において、パワーアップ後に内部回路が誤動作しないためには、印加される電源電圧ＶＣＣのレベルが十分に上昇したときにチップ初期化信号φＶＣＣＨが出力されるべきである。したがって、これを保証するために、ダイオード接続のＰＭＯＳトランジスタ５及びＮＭＯＳキャパシタ１０で構成されたＲＣ遅延回路を備えなければならない。これについて更に説明する。
【０００６】
パワーアップされて電源電圧ＶＣＣのレベルが徐々に上昇し、ダイオード接続のＰＭＯＳトランジスタ５及びＮＭＯＳキャパシタ１０によるＲＣ遅延を経た後、ノードＮ１に電荷が蓄積されていき、その電圧が論理“ハイ”に設定される。すなわち、初期状態でチップ初期化信号φＶＣＣＨは論理“ロウ”に設定されている。そして、所定時間が経過して電源電圧ＶＣＣのレベルが十分に上昇すると、ノードＮ１に蓄積される電荷量が増加してノードＮ１に論理“ハイ”の電圧が設定され、これにより論理“ハイ”のチップ初期化信号φＶＣＣＨが発生して半導体メモリ装置内の回路初期化が行われる。換言すれば、電源電圧ＶＣＣが一定のレベルまで上昇したときにノードＮ１に論理“ハイ”の電圧が設定されるようになっており、その際の電圧設定は、ダイオード接続のＰＭＯＳトランジスタ５による抵抗成分、キャパシタ１０のキャパシタンス、そしてインバータ１１０のトリップポイントレベルによって決められる。
【０００７】
このような従来のチップ初期化信号発生回路で、パワーアップされて電源電圧ＶＣＣがフルパワーレベル（full power voltage）に立上がる時間が３０ｍｓ程度と長い場合、電源電圧ＶＣＣが完全に立上がる前でもチップ初期化信号φＶＣＣＨが発生して誤動作を生じるという問題点があった。その理由は、パワーアップ時間が長いために、パワーアップされて印加される電源電圧ＶＣＣのレベルがまだ低いうちにノードＮ１へ論理“ハイ”に十分な電荷が蓄積されてしまうからである。
【０００８】
【発明が解決しようとする課題】
したがって本発明の目的は、パワーアップされてから、電源電圧ＶＣＣが誤動作を生じない十分なレベルまで上昇した後にチップ初期化信号を発生させられるチップ初期化信号発生回路を提供することにある。また、本発明の他の目的は、チップ初期化信号を安定的に発生して半導体メモリ装置の誤動作を防止できるようなチップ初期化信号発生回路を提供することにある。
【０００９】
【課題を解決するための手段】
このような目的を達成するために本発明は、パワーアップに際して半導体メモリ装置内の回路を初期化するためのチップ初期化信号を発生するチップ初期化信号発生回路について、電源電圧を受けて所定の時間経過後に出力信号を発生する時間遅延手段と、この時間遅延手段の出力信号を入力として第１反転信号を出力する第１の反転手段と、この第１の反転手段のトリップポイントレベルを高めるためのトリップポイントレベル上昇手段と、第１反転信号を受けて整形し、チップ初期化信号を発生する第２の反転手段と、を備えることを特徴とする。あるいは、パワーアップに際して半導体メモリ装置内の回路を初期化するためのチップ初期化信号を発生するチップ初期化信号発生回路について、電源電圧を受けて所定の時間経過後に出力信号を発生する時間遅延手段と、この時間遅延手段の出力信号を入力として第１反転信号を出力する第１の反転手段と、この第１の反転手段のトリップポイントレベルを高めるためのトリップポイントレベル上昇手段と、第１反転信号を入力として第２反転信号を出力する第２の反転手段と、第１反転信号が入力された際に第２の反転手段の接地側で直流経路を遮断する直流経路遮断手段と、第２反転信号を受けて整形し、チップ初期化信号を発生するバッファ手段と、を備えることを特徴とする。
【００１０】
【実施例】
以下、本発明の好適な実施例を添付の図面を参照して詳細に説明する。
【００１１】
図１は、半導体メモリ装置に備えられる本発明によるチップ初期化信号発生回路の第１実施例を示す回路図である。同図に示すチップ初期化信号発生回路は次のような構成とされている。
【００１２】
時間遅延回路１０５は、電源電圧ＶＣＣ端と出力ノードＮ１との間に抵抗素子としてのダイオード接続されたＰＭＯＳトランジスタ５を設け、さらに、出力ノードＮ１と接地電圧ＶＳＳ端との間にキャパシタ１０を設けた構成とされている。この時間遅延回路１０５の出力ノードＮ１の信号を、インバータ１２５を構成するＰＭＯＳトランジスタ４０及びＮＭＯＳトランジスタ４５の各ゲートに共通に印加し、そして、インバータ１２５のＮＭＯＳトランジスタ４５のソース端子と接地電圧ＶＳＳ端との間に、抵抗素子であるＮ個のダイオード接続形のＮＭＯＳトランジスタ５０、５５、…、６０からなり、インバータ１２５のトリップポイントレベルを高めるためのトリップポイントレベル上昇回路１３０を設けている。
【００１３】
さらに、インバータ１２５の出力信号を各ゲートに共通に受けるＰＭＯＳトランジスタ６５及びＮＭＯＳトランジスタ７０で構成されたインバータ１３５を備え、このインバータ１３５のＮＭＯＳトランジスタ７０のソース端子と接地電圧ＶＳＳ端との間に、Ｎ−１個のダイオード接続のＮＭＯＳトランジスタ７５、…、８０からなり、インバータ１３５の直流経路（DC−path）を遮断するための直流経路遮断回路１４０を設けている。この直流経路遮断回路１４０も、構成はトリップポイントレベル上昇回路１３０と同様であるので、見方をかえればインバータ１３５のトリップポイントレベルを高めるものであるともいえる。
【００１４】
そして、偶数個のインバータで構成したバッファ回路１４５がインバータ１３５の出力信号を入力として整形し、最終的にバッファ回路１４５の出力インバータ１００からチップ初期化信号φＶＣＣＨを発生するようになっている。
【００１５】
このチップ初期化信号発生回路では、パワーアップされて電源電圧ＶＣＣのレベルが徐々に上昇すると、ダイオード接続のＰＭＯＳトランジスタ５とＮＭＯＳキャパシタ１０によるＲＣ遅延を経てからノードＮ１に電荷が蓄積され、ノードＮ１の電位が上昇するようになる。
【００１６】
ダイオード接続のＮＭＯＳトランジスタ５０、５５、…６０のしきい電圧Ｖｔｈがそれぞれ同じである場合、インバータ１２５のＮＭＯＳトランジスタ４５と接地電圧ＶＳＳ端との間にＮ個のダイオード接続のＮＭＯＳトランジスタ５０、５５、…、６０を設けたことで、これらＮＭＯＳトランジスタ５０、５５、…、６０がないときと比べて、ＮＭＯＳトランジスタ４５はノードＮ１の電圧がＮ×Ｖｔｈだけ上昇した後に導通することになる。つまり、インバータ１２５のトリップポイントレベルを上昇させられ、ダイオード接続のＮＭＯＳトランジスタを設けないときより、パワーアップされて印加される電源電圧ＶＣＣのレベルが相対的に上昇したときにインバータ１２５が論理変化可能となる。
【００１７】
ノードＮ１の電圧がトリップポイントレベル上昇回路１３０のしきい電圧Ｎ×Ｖｔｈを克服できる程度に上昇すると、インバータ１２５のＮＭＯＳトランジスタ４５が導通し、ノードＮ２にＮ×Ｖｔｈの電圧が設定される。このノードＮ２に設定される電圧Ｎ×Ｖｔｈにより、インバータ１３５のＮＭＯＳトランジスタ７０と接地電圧ＶＳＳ端との間にＮ−１個のＮＭＯＳトランジスタ７５、…、８０が設けられない場合には、インバータ１３５のＰＭＯＳ、ＮＭＯＳトランジスタ６５、７０が同時に導通するので、直流経路が形成されて多量の電流が流れることになる。したがってこのような直流経路を除去するために、ＮＭＯＳトランジスタ７０と接地電圧ＶＳＳ端との間に、Ｎ−１個のダイオード接続のＮＭＯＳトランジスタ７５、…、８０を備えるようにしている。これにより、インバータ１３５のＮＭＯＳトランジスタ７０のゲート・ソース間電圧は｜Ｖｔｈ｜以下となってＮＭＯＳトランジスタ７０が非導通となる。一方、ＰＭＯＳトランジスタ６５は導通するので、ノードＮ３には論理“ハイ”である電源電圧ＶＣＣのレベルが設定される。
【００１８】
そして、ノードＮ３以降の信号はＣＭＯＳレベルを有し、ノードＮ３に設定された電源電圧ＶＣＣレベルの論理“ハイ”の信号は、バッファ回路１４５を通じて整形され、チップ初期化信号φＶＣＣＨとして発生される。このとき、バッファ回路１４５は偶数個のインバータから構成され、整形したチップ初期化信号φＶＣＣＨを発生するようになっている。このバッファ回路１４５内に備えられる各インバータは、その各前段で設定されるＣＭＯＳレベルの信号を電源電圧ＶＣＣあるいは接地電圧ＶＳＳのレベルへより確実に整形するために使用される素子である。また、このようなインバータの数を適切に調節することで、より安定した電圧レベルを有するチップ初期化信号φＶＣＣＨを発生できることになる。
【００１９】
図２にチップ初期化信号発生回路の第２実施例を示す。この第２実施例は、最も簡単な構成としたチップ初期化信号発生回路の例である。すなわち、電源電圧ＶＣＣ端と出力ノードＮ１との間に位置するダイオード接続されたＰＭＯＳトランジスタ５、及び出力ノードＮ１と接地電圧ＶＳＳ端との間に位置するキャパシタ１０で構成された時間遅延回路１０５と、出力ノードＮ１の信号を各ゲートに共通に受けるＰＭＯＳトランジスタ１５及びＮＭＯＳトランジスタ２０で構成されたインバータ１１０と、インバータ１１０のＮＭＯＳトランジスタ２０と接地電圧ＶＳＳ端との間に設けられたダイオード接続のＮＭＯＳトランジスタ３０と、インバータ１１０の出力信号を入力として整形し、チップ初期化信号φＶＣＣＨを発生する出力インバータ２５と、から構成される。
【００２０】
この例の場合、ＮＭＯＳトランジスタ３０がトリップポイントレベル上昇回路となる。すなわち、インバータ１１０のトリップポイントレベルは、ＮＭＯＳトランジスタ２０のソース端子と接地電圧ＶＳＳ端との間に設けられたダイオード接続のＮＭＯＳトランジスタ３０のしきい電圧Ｖｔｈだけ上昇することになるので、インバータ１１０の動作に必要な電源電圧ＶＣＣのレベルは、ＮＭＯＳトランジスタ３０を設けないときに比べて相対的に上昇している。したがって、パワーアップされて印加される電源電圧ＶＣＣのレベルが十分に上昇した後に安定した電圧レベルを有するチップ初期化信号φＶＣＣＨが発生されるので、半導体メモリ装置の誤動作を防止することが可能になる。
【００２１】
図３は、チップ初期化信号発生回路の第３実施例を示す回路図である。この第３実施例の時間遅延回路の構成は、電源電圧ＶＣＣ端とノードＮ４との間にＰＭＯＳトランジスタ１５０、１５５を設け、ＰＭＯＳトランジスタ１５０及び１５５の各ゲートを共通にＰＭＯＳトランジスタ１５５のドレインに接続してダイオード形とし、そして、ノードＮ４と接地電圧ＶＳＳ端との間に３個のＮＭＯＳキャパシタ１６０、１６５、１７０を並列に設けたものとなっている。パワーアップにより電源電圧ＶＣＣのレベルが徐々に上昇すると、ＰＭＯＳトランジスタ１５０、１５５とキャパシタ１６０、１６５、１７０によるＲＣ遅延を経てノードＮ４に電荷が蓄積される。
【００２２】
また、ＮＭＯＳトランジスタ１７５、……、２１５は、ノードＮ４の放電が行われるときに正確に０Ｖとならず負の値となる可能性もあるため、再度０Ｖの設定を可能とするように設けられたもので、ＮＭＯＳトランジスタ１８０、……、２１５をノードＮ４と接地電圧端との間に直列接続して設け、その各ゲートを最終のトランジスタ２１５のソース側へ接続した構成とされている。さらに、インバータの電源側と接地側にそれぞれ設けられたＰＭＯＳトランジスタ２２５、２３０、２３５及びＮＭＯＳトランジスタ２５０、２５５、２６０は、インバータのトリップポイントの微調整のために設置したものである。これらＮＭＯＳトランジスタ１７５、……、２１５、ＰＭＯＳトランジスタ２２５、２３０、２３５、そしてＮＭＯＳトランジスタ２５０、２５５、２６０の個数については、回路の特性に応じて適宜選択することが可能である。加えて、ＮＭＯＳトランジスタ３５０は、初期動作において導通してノードＮ４の電圧をＮＭＯＳトランジスタ２６５のドレイン側に放電するもので、ノードＮ４の電圧が正常に設定されると非導通となるようになっている。尚、以上の各トランジスタについては、この第３実施例のチップ初期化信号発生回路が理想的な条件で動作するとすれば、特に必要とされるものではない。
【００２３】
この例では、ダイオード接続トランジスタとして選択的に使用できるようにした２個のＮＭＯＳトランジスタ２８５、２９０が、点線域Ａ内に示すダイオード接続のＮＭＯＳトランジスタ２７５と接地電圧ＶＳＳ端との間に提供されている。また、ＮＭＯＳトランジスタ２８５、２９０がダイオード接続として選択された場合に対応させるために、波線域Ｂ内に示すように２個のＮＭＯＳトランジスタ３０５、３１０がＮＭＯＳトランジスタ３２０と接地電圧ＶＳＳ端との間に設けられ、選択的にダイオード接続トランジスタとして使用される。そして、ＮＭＯＳトランジスタ３０５、３１０がダイオード接続として選択された場合に対応させるために、波線域Ｃ内に示すようにＮＭＯＳトランジスタ３２５がＮＭＯＳトランジスタ３２０と接地電圧ＶＳＳ端との間に設けられ、選択的にダイオード接続トランジスタとして使用されるようになっている。これらＮＭＯＳトランジスタ２８５、２９０、３０５、３１０、３２５のダイオード接続選択については、各ゲートをソース側に対し電気的に遮断することで行われる。
【００２４】
図３に示す接続状態においては、１つのＮＭＯＳトランジスタ２７５がダイオード接続として第１インバータＩＶと共に使用される。すなわち、この場合には第２実施例とほぼ同様にして、しきい電圧Ｖｔｈを有するダイオード接続のＮＭＯＳトランジスタ２７５を更に接続することで、第１インバータＩＶのトリップポイントレベルを、ＮＭＯＳトランジスタ２７５を設けないときよりしきい電圧Ｖｔｈだけ上昇させ得る。したがって、パワーアップされて電源電圧ＶＣＣが十分に上昇した後にインバータを動作させられるようになり、誤動作発生のおそれなく安定したチップ初期化信号φＶＣＣＨを発生できる。
【００２５】
また、上述の選択によりダイオード接続トランジスタの数を増やした場合には、第１実施例とほぼ同様にしてしきい電圧が決定され、動作する。したがって、同様に電源電圧ＶＣＣが十分に上昇した後にインバータを動作させられるようになり、誤動作を発生させるおそれがない。勿論、図３のチップ初期化信号発生回路は１つのＮＭＯＳトランジスタ２７５を予め設置したものであるが、本発明の思想に基づいてその他多様な実施例が可能であることは、当該分野で通常の知識を有する者には自明である。
【００２６】
図４Ａに、第３実施例のチップ初期化信号発生回路でＮＭＯＳトランジスタ２７５を設置しない場合のシミュレーションを行った結果の電圧特性を示し、図４Ｂに、ＮＭＯＳトランジスタ２７５を設置した場合のシミュレーション結果の電圧特性を示す。
【００２７】
図４Ａに示すように、ＮＭＯＳトランジスタ２７５を設けない場合には、パワーアップしてから約８７μｓ後の電源電圧ＶＣＣのレベルが約２．０Ｖを越えたあたりでチップ初期化信号φＶＣＣＨが発生される。一方、図４Ｂに示すように、ＮＭＯＳトランジスタ２７５を設けた場合には、パワーアップしてから約１４５μｓ後の電源電圧ＶＣＣのレベルが約３．６５Ｖとなってからチップ初期化信号φＶＣＣＨが発生される。このように、ダイオード接続のＮＭＯＳトランジスタ２７５を設けることにより、電源電圧ＶＣＣが約３．７５Ｖ程度に十分上昇してから発生されるのでチップ初期化信号φＶＣＣＨも十分安定したものとなり、また、チップの内部回路も誤動作する心配がない。
【００２８】
本発明は上記の各実施例に限定されるものではなく、必要に応じて各構成を変更しても実施可能であることは、この技術分野で通常の知識を有する者には明らかである。例えば、出力ステージに備えられるインバータの数を調節すれば、より安定した電圧レベルのチップ初期化信号を発生することができる。
【００２９】
【発明の効果】
以上述べてきたように本発明は、チップ初期化信号発生回路におけるＣＭＯＳインバータのＮＭＯＳトランジスタに対し、その接地側に抵抗素子として例えばダイオード回路を接続したことで、電源電圧が十分上昇してから安定した信号レベルを有するチップ初期化信号を発生するができるようになり、半導体メモリ装置の動作安定性を向上させられるという効果がある。
【図面の簡単な説明】
【図１】本発明によるチップ初期化信号発生回路の第１実施例を示す回路図。
【図２】本発明によるチップ初期化信号発生回路の第２実施例を示す回路図。
【図３】本発明によるチップ初期化信号発生回路の第３実施例を示す回路図。
【図４】第３実施例によるチップ初期化信号発生回路のシミュレーション結果を比較して示す電圧特性図。
【図５】従来の技術によるチップ初期化信号発生回路を示す回路図。
【符号の説明】
３０、１３０  トリップポイントレベル上昇回路
１１０、１２５、１３５  インバータ
１４０  直流経路遮断回路
【図１】
0003756961.tif 000002
【図２】
0003756961.tif 000003
【図３】
0003756961.tif 000004
【図４】
0003756961.tif 000005
【図５】
0003756961.tif 000006