(57)【特許請求の範囲】
【請求項１】
複数のビット線を有し、上記ビット線にあらかじめ電荷を保持させた後、上記ビット線に接続されワード線により選択されたスイッチング素子によって上記保持された電荷を放電させることにより、上記ビット線に接続された上記スイッチング素子の有無に応じたデータを読み出すように構成された読み出し専用メモリにおいて、
上記ワード線により上記スイッチング素子が選択される際に上記ビット線に電流を供給する電流供給回路を上記各ビット線毎に備えるとともに、
上記電流供給回路における電流供給能力が、上記ビット線に接続される上記スイッチング素子の数が増えるに従って増大するように設定されていることを特徴とする読み出し専用メモリ。
【請求項２】
請求項１の読み出し専用メモリであって、
上記電流供給回路が、定電流回路であることを特徴とする読み出し専用メモリ。
【請求項３】
請求項２の読み出し専用メモリであって、上記定電流回路は、
上記スイッチング素子と同種のスイッチング素子を用いて所定の基準電流を発生する基準電流発生回路を備えるとともに、
上記基準電流をミラーリングして、上記ビット線に電流を供給するカレントミラー回路を上記各ビット線毎に備え、
上記カレントミラー回路のミラー比が、上記ビット線に接続される上記スイッチング素子の数が増えるに従って増大するように設定されていることを特徴とする読み出し専用メモリ。
【請求項４】
請求項１ないし請求項３の読み出し専用メモリであって、
上記電流供給回路は、上記ビット線の電位が所定の電位よりも高いときに、上記ビット線に電流を供給する一方、上記ビット線の電位が所定の電位よりも低いときに、上記ビット線への電流の供給を停止するように構成されていることを特徴とする読み出し専用メモリ。
【請求項５】
請求項１ないし請求項４の読み出し専用メモリであって、
上記ビット線に接続される上記スイッチング素子の数を各ビット線毎に複数の段階に分け、上記各ビット線毎の上記電流供給回路の上記電流供給能力は、上記段階が増えるに従って増大するように設定されていることを特徴とする読み出し専用メモリ。
【請求項６】
請求項１ないし請求項５の読み出し専用メモリであって、
上記各ビット線に接続された全ての上記スイッチング素子がオフ状態のときにおける上記各ビット線の電位に応じて、上記各電流供給回路の上記電流供給能力を調整する電流調整回路を各ビット線毎に備えたことを特徴とする読み出し専用メモリ。
【請求項７】
請求項６の読み出し専用メモリであって、上記電流調整回路は、
上記ビット線に接続された全ての上記スイッチング素子がオフ状態のときにおける上記ビット線の電位を所定の基準電位と比較する比較回路と、
上記比較回路の比較結果を保持する保持回路と、
上記保持回路の保持内容に応じて、上記ビット線に電流を供給する調整電流供給回路を備えたことを特徴とする読み出し専用メモリ。
【請求項８】
複数のビット線を有し、上記ビット線にあらかじめ電荷を保持させた後、上記ビット線に接続されワード線により選択されたスイッチング素子によって上記保持された電荷を放電させることにより、上記ビット線と上記スイッチング素子との接続の有無に応じたデータを読み出すように構成された読み出し専用メモリにおいて、
所定の電流供給能力を有し、上記ワード線により上記スイッチング素子が選択される際に上記ビット線に電流を供給する電流供給回路に対応する複数の電流供給部を各ビット線毎に対応して備えるとともに、
上記複数の電流供給部のうち、上記ビット線に接続される上記スイッチング素子の数が増えるに従って増大する１以上の上記電流供給部が上記ビット線に接続されていることを特徴とする読み出し専用メモリ。
【請求項９】
ビット線に断接可能に設けられたスイッチング素子を有し、
上記ビット線と上記スイッチング素子との断接により、読み出されるデータが設定されるように構成されるとともに、
データの読み出しに際し、上記ビット線にあらかじめ電荷を保持させた後、上記ビット線に接続されワード線により選択されたスイッチング素子によって上記保持された電荷を放電させることにより、上記ビット線に接続された上記スイッチング素子の有無に応じたデータを読み出すように構成された読み出し専用メモリにおいて、
上記ワード線により上記スイッチング素子が選択される際に上記ビット線に電流を供給する、各ビット線毎に設けられた電流供給回路を構成する複数の電流供給部が、上記ビット線と断接することによって電流供給能力を設定可能に設けられたことを特徴とする読み出し専用メモリ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ビット線プリチャージ方式の半導体読み出し専用メモリに関する技術に属する。
【０００２】
【従来の技術】
従来より、読み出し専用メモリとして、ビット線に接続されるトランジスタの有無によって、プリチャージされた上記ビット線の電位を制御することにより、記憶されたデータを読み出すビット線プリチャージ方式の読み出し専用メモリが用いられている。この種の読み出し専用メモリは、具体的には、例えば図７に示すような構成を有している。
【０００３】
同図において、プリチャージ回路を構成するプリチャージトランジスタＴｒ８１０〜Ｔｒ８ｎ０は、プリチャージ信号８００の制御により、ビット線Ｂ８１０〜Ｂ８ｎ０をプリチャージするようになっている。
【０００４】
ワード線Ｗ８０１〜Ｗ８０ｍは、それぞれ、トランジスタ列を構成するＮｃｈＭＯＳトランジスタＴｒ８１１〜Ｔｒ８ｎｍのゲートに接続されている。（より詳しくは、例えばワード線Ｗ８０１は、ＮｃｈＭＯＳトランジスタＴｒ８１１〜Ｔｒ８ｎ１のゲートに、ワード線Ｗ８０２は、ＮｃｈＭＯＳトランジスタＴｒ８１２〜Ｔｒ８ｎ２のゲートに、ワード線Ｗ８０ｍは、ＮｃｈＭＯＳトランジスタＴｒ８１ｍ〜Ｔｒ８ｎｍのゲートにそれぞれ接続されている。）
上記各ＮｃｈＭＯＳトランジスタＴｒ８１１…のソースは接地される一方、ドレインは、それぞれビット線Ｂ８１０〜Ｂ８ｎ０への接続の有無によって、例えば“０”または“１”のデータが記録されるようになっている。すなわち、同図の例では、記録されるデータが“０”のときにＮｃｈＭＯＳトランジスタＴｒ８１１…のドレインがビット線Ｂ８１０…に接続され、読み出しの際に、ビット線Ｂ８１０…がＬレベルになるようになっている。（より詳しくは、例えばＮｃｈＭＯＳトランジスタＴｒ８１１…Ｔｒ８１ｍのドレインはビット線Ｂ８１０に、ＮｃｈＭＯＳトランジスタＴｒ８２２…Ｔｒ８２ｍのドレインはビット線Ｂ８２０に、ＮｃｈＭＯＳトランジスタＴｒ８ｎ１…Ｔｒ８ｎｍのドレインはビット線Ｂ８ｎ０にそれぞれ接続されている。）
プルアップ回路を構成するＰｃｈＭＯＳトランジスタＴｒ９１１〜Ｔｒ９ｎ１は、データ“１”が読み出される際に、ビット線Ｂ８１０〜Ｂ８ｎ０の電位をＨレベルにキープし得る程度に、ＮｃｈＭＯＳトランジスタＴｒ８１１…よりも小さなドライブ能力を有するように設定されている。
【０００５】
また、上記ビット線Ｂ８１０〜Ｂ８ｎ０は、それぞれ出力回路を構成するインバータ回路Ｉｎｖ８１１・Ｉｎｖ８１２〜Ｉｎｖ８ｎ１・Ｉｎｖ８ｎ２に接続されている。
【０００６】
上記のような読み出し専用メモリでは、次のような動作によってデータが読み出される。
（１）  図８に示すように、まず、読み出し動作前にプリチャージ信号８００がＬレベルに下げられ、プリチャージトランジスタＴｒ８１０…がＯＮ状態になって、各ビット線Ｂ８１０…がＨレベルにプリチャージされる。
（２）  その後、図示しない入力アドレス信号に応じて、ワード線Ｗ８０１…のうちの何れか１本が選択されてＨレベルとなる。
（３）  そこで、例えばワード線Ｗ８０２が選択されてＨレベルになると、これに接続されているＮｃｈＭＯＳトランジスタＴｒ８１２〜Ｔｒ８ｎ２がＯＮ状態となる。
【０００７】
この場合、例えばＮｃｈＭＯＳトランジスタＴｒ８１２のドレインはビット線Ｂ８１０に接続されていないので、ビット線Ｂ８１０の電位は、プリチャージ信号８００がＨレベルになった後もプルアップ回路のＰｃｈＭＯＳトランジスタＴｒ９１１によってＨレベルにキープされ、インバータ回路Ｉｎｖ８１１・Ｉｎｖ８１２を介してデータ“１”が出力される。
【０００８】
一方、例えばＮｃｈＭＯＳトランジスタＴｒ８２２のドレインはビット線Ｂ８２０に接続されるとともに、前記のようにプルアップ回路のＰｃｈＭＯＳトランジスタＴｒ９２１は上記ＮｃｈＭＯＳトランジスタＴｒ８２２よりもドライブ能力が小さく設定されているので、ビット線Ｂ８１０はディスチャージされて電位がＬレベルに引き下げられ、インバータ回路Ｉｎｖ８２１・Ｉｎｖ８２２を介してデータ“０“が出力される。
【０００９】
【発明が解決しようとする課題】
ところで、近年、ＣＭＯＳ半導体集積回路プロセスにおける微細化が進み、ゲート酸化膜厚の薄膜化に応じて電源電圧のスケーリングが進みつつある。また、電源電圧の低下に伴って生じる動作速度の低下を回避するために、ＭＯＳトランジスタの閾値電圧が低く設定される傾向にある。
【００１０】
ところが、閾値電圧が低くなると、ＭＯＳトランジスタのオフリーク電流が増大する。このため、ビット線に多くのトランジスタのドレインノードが接続される読み出し専用メモリでは、ビット線の電位が変動して誤動作を起こしやすくなる。すなわち、読み出し専用メモリの場合、例えばビット線に接続されるＮｃｈＭＯＳトランジスタの数が１０００を超える場合も多く、個々のトランジスタのリーク電流は小さくても、その合計は従来のようには無視できないレベルになって回路動作に影響し、誤動作を生じがちになる。
【００１１】
具体的には、例えばビット線Ｂ８１０にドレインが接続されるＮｃｈＭＯＳトランジスタＴｒ８１１…の数が多い場合（すなわちデータ“０”が多く書き込まれている場合）、前記のようにワード線Ｗ８０２がＨレベルになったときに、ＮｃｈＭＯＳトランジスタＴｒ８１２のドレインはビット線Ｂ８１０に接続されていなくても（データ“１”が書き込まれていても）、ビット線Ｂ８１０にドレインが接続されたＮｃｈＭＯＳトランジスタＴｒ８１１…Ｔｒ８１ｍ（Ｔｒ８１２以外）のオフリーク電流の合計がプルアップ回路のドライブ能力より大きくなると、図８に破線で示すようにビット線Ｂ８１０の電位がＨレベルに保持されなくなり、データ“０”が出力されてしまう。このような現象はオフリーク電流が増大する高温時に特に生じやすい。
【００１２】
一方、上記のような誤動作を防ぐためにプルアップ回路のドライブ能力を上げると、データ“０”を出力すべきビット線Ｂ８２０において、ＮｃｈＭＯＳトランジスタＴｒ８２２によるディスチャージ動作がプルアップ回路によって妨げられ、同図に１点鎖線で示すようにビット線Ｂ８２０がＬレベルになるまでのタイムラグが長くなり、却って読み出し時のアクセス時間の増大を招くことになる。
【００１３】
さらに、ビット線Ｂ８２０の電位がディスチャージによって下がるほど、ＰｃｈＭＯＳトランジスタＴｒ９２１（プルアップ回路）のソース・ドレイン間電圧が高くなってビット線Ｂ８２０に供給される電流が増大するので、ビット線Ｂ８２０の電位がインバータ回路Ｉｎｖ８２１のスレッショルドレベル以下に引き下げられずに誤動作を生じる可能性も高くなる。
【００１４】
前記の問題に鑑み、本発明は、アクセス時間の増大を招くことなく、トランジスタ等のオフリーク電流などによる誤動作を確実に防止することを課題とする。
【００１５】
【課題を解決するための手段】
前記の課題を解決するために、請求項１の発明が講じた解決手段は、
ビット線にあらかじめ電荷を保持させた後、上記ビット線に接続されワード線により選択されたスイッチング素子によって上記保持された電荷を放電させることにより、上記ビット線に接続された上記スイッチング素子の有無に応じたデータを読み出すように構成された読み出し専用メモリにおいて、
上記ワード線により上記スイッチング素子が選択される際に上記ビット線に電流を供給する電流供給回路を備えるとともに、
上記電流供給回路における電流供給能力が、上記ビット線に接続される上記スイッチング素子の数に応じて設定されていることを特徴とする。
【００１６】
請求項１の発明によると、ワード線により選択されていないスイッチング素子のオフリーク電流が、そのようなスイッチング素子の数に応じた電流供給能力の電流供給回路によって十分、かつ、過度になることなく適切に補償される。すなわち、ビット線に接続されたスイッチング素子の数が多い場合には、そのビット線に電流を供給する電流供給回路の電流供給能力が大きく設定されることにより、ビット線の電位が低下することによる誤動作を防止することができるとともに、ビット線に接続されたスイッチング素子の数が少ない場合には、電流供給能力が小さく設定されることにより、ワード線により選択されてＯＮ状態になったスイッチング素子のディスチャージ動作が妨げられることによる誤動作や動作速度の低下を防止することができる。
【００１７】
また、請求項２の発明は、
請求項１の読み出し専用メモリであって、
上記電流供給回路が、定電流回路であることを特徴とする。
【００１８】
請求項２の発明によると、ワード線により選択されてＯＮ状態になったスイッチング素子のディスチャージによってビット線の電位が引き下げられる場合でも、供給される電流が変動しないので、ビット線電位を確実に引き下げることができる。すなわち、例えばＭＯＳトランジスタによってビット線に電流を供給する場合には、ビット線電位の低下につれてソース・ドレイン間の電圧が高くなると供給電流が増大するため、ビット線電位が十分に引き下げられず、出力回路のスイッチングレベル（スレッショルドレベル）に対するマージンが小さくなりがちである。これに対して、上記のように定電流回路を用いてビット線に電流を供給することにより、ビット線電位が低下しても供給電流が増大することはないので、ビット線電位を速やかかつ十分に引き下げることができ、動作速度を向上させるとともに出力回路のマージンを大きくとることができる。
【００１９】
また、請求項３の発明は、
請求項２の読み出し専用メモリであって、上記定電流回路は、
上記スイッチング素子と同種のスイッチング素子を有し、所定の基準電流を発生する基準電流発生回路と、
上記基準電流をミラーリングして、上記ビット線に電流を供給するカレントミラー回路とを備え、
上記カレントミラー回路のミラー比が、上記ビット線に接続される上記スイッチング素子の数に応じて設定されていることを特徴とする。
【００２０】
請求項３の発明によると、カレントミラー回路は基準電流に比例した一定の電流を供給することができるので、そのミラー比を設定することによって、ビット線に接続されるスイッチング素子の数に応じた一定の電流をビット線に供給することが容易にできる。また、ビット線に接続されたスイッチング素子と同種のスイッチング素子を用いて発生させた電流を基準としてビット線に電流が供給されるので、ビット線に接続されたスイッチング素子のオフリーク電流を適切に補償することが容易にできる。すなわち、カレントミラー回路を用いることにより、例えばビット線に接続されるトランジスタに対応した特性のオフトランジスタを用いて、オフリーク電流を補償するための電流を供給することができるので、従来のようにトランジスタのオン電流を供給する場合に比べて、困難な特性の合わせ込みをしなくても容易に電流補償の精度を高くすることができる。そのうえ、電源電圧や周囲温度などの周囲条件の変動に対しても効果的にオフリーク電流をキャンセルすることができる。
【００２１】
また、請求項４の発明は、
請求項１ないし請求項３の読み出し専用メモリであって、
上記電流供給回路は、上記ビット線の電位が所定の電位よりも高いときに、上記ビット線に電流を供給する一方、上記ビット線の電位が所定の電位よりも低いときに、上記ビット線への電流の供給を停止するように構成されていることを特徴とする。
【００２２】
請求項４の発明によると、ワード線により選択されてＯＮ状態になったスイッチング素子のディスチャージによってビット線の電位が引き下げられ、所定の電位よりも低くなったときに電流の供給が停止されるので、その後、一層速やかに、かつ、確実にビット線の電位を低下させることができ、ディスチャージ動作の際のマージンを大きくすることができる。
【００２３】
また、請求項５の発明は、
請求項１ないし請求項４の読み出し専用メモリであって、
上記ビット線に接続される上記スイッチング素子の数を複数の段階に分け、上記電流供給回路の上記電流供給能力は、上記段階に応じて設定されていることを特徴とする。
【００２４】
請求項５の発明によると、電流供給能力が異なる電流供給回路の種類を少なくすることができるので、構成の簡素化を容易に図ることができる。
【００２５】
また、請求項６の発明は、
請求項１ないし請求項５の読み出し専用メモリであって、
上記ビット線に接続された全ての上記スイッチング素子がオフ状態のときにおける上記ビット線の電位に応じて、上記電流供給回路の上記電流供給能力を調整する電流調整回路を備えたことを特徴とする。
【００２６】
また、請求項７の発明は、
請求項６の読み出し専用メモリであって、上記電流調整回路は、
上記ビット線に接続された全ての上記スイッチング素子がオフ状態のときにおける上記ビット線の電位を所定の基準電位と比較する比較回路と、
上記比較回路の比較結果を保持する保持回路と、
上記保持回路の保持内容に応じて、上記ビット線に電流を供給する調整電流供給回路を備えたことを特徴とする。
【００２７】
請求項６、または請求項７の発明によると、スイッチング素子がオフ状態のときのビット線電位をモニタするなどにより、スイッチング素子のオフリーク特性がばらつくなどしてオフリーク電流が変動した場合でも、その変動したオフリーク電流に応じた電流をビット線に供給させることができるので、オフリーク電流と供給電流とのずれを小さく抑え、より確実にオフリーク電流を補償することができる。
【００２８】
また、請求項８の発明は、
ビット線にあらかじめ電荷を保持させた後、上記ビット線に接続されワード線により選択されたスイッチング素子によって上記保持された電荷を放電させることにより、上記ビット線と上記スイッチング素子との接続の有無に応じたデータを読み出すように構成された読み出し専用メモリにおいて、
所定の電流供給能力を有し、上記ワード線により上記スイッチング素子が選択される際に上記ビット線に電流を供給する電流供給回路を構成する複数の電流供給部を備えるとともに、
上記ビット線に接続される上記スイッチング素子の数に応じて、１以上の上記電流供給部が上記ビット線に接続されていることを特徴とする。
【００２９】
請求項８の発明によると、読み出し専用メモリを作製する際に、各電流供給部とビット線との接続の有無を異ならせるだけで、異なった書き込みデータに対応した電流供給能力でビット線に電流が供給されるようにすることができ、また、書き込みデータが異なる読み出し専用メモリどうしで、上記接続の有無以外について共通化が図れるので、読み出し専用メモリを構成する素子等のレイアウトの自動化が容易に可能になるとともに、製造工程の簡素化によって、製造を容易にすることもできる。また、トランジスタ形成後のコンタクト形成工程でＲＯＭデータとともに電流供給能力の設定が行え、ＲＯＭデータ確定時点から全製造工程完了までのリードタイム短縮に対応可能となる。
【００３０】
また、請求項９の発明は、
ビット線に断接可能に設けられたスイッチング素子を有し、
上記ビット線と上記スイッチング素子との断接により、読み出されるデータが設定されるように構成されるとともに、
データの読み出しに際し、上記ビット線にあらかじめ電荷を保持させた後、上記ビット線に接続されワード線により選択されたスイッチング素子によって上記保持された電荷を放電させることにより、上記ビット線に接続された上記スイッチング素子の有無に応じたデータを読み出すように構成された読み出し専用メモリにおいて、
上記ワード線により上記スイッチング素子が選択される際に上記ビット線に電流を供給する電流供給回路を構成する複数の電流供給部が、上記ビット線に断接可能に設けられたことを特徴とする。
【００３１】
請求項９の発明によると、製造後に読み出されるデータの設定（書き込み）をすることができるような読み出し専用メモリにおいても、データの書き込みに際して、ビット線に接続される電流供給部の数を設定することができるので、前記のようにオフリーク電流が適切に補償されるようにして、誤動作や動作速度の低下を防止することができる。
【００３２】
【発明の実施の形態】
以下、本発明の実施形態について、図面を参照して説明する。
【００３３】
（実施の形態１）
図１は実施の形態１に係る読み出し専用メモリの要部の構成を示す回路図である。
【００３４】
同図において、プリチャージ回路を構成するプリチャージトランジスタＴｒ１１０〜Ｔｒ１ｎ０は、プリチャージ信号１００の制御により、ビット線Ｂ１１０〜Ｂ１ｎ０をプリチャージするようになっている。
【００３５】
ワード線Ｗ１０１〜Ｗ１０ｍは、それぞれ、トランジスタ列を構成するＮｃｈＭＯＳトランジスタＴｒ１１１〜Ｔｒ１ｎｍのゲートに接続されている。（より詳しくは、例えばワード線Ｗ１０１は、ＮｃｈＭＯＳトランジスタＴｒ１１１〜Ｔｒ１ｎ１のゲートに、ワード線Ｗ１０２は、ＮｃｈＭＯＳトランジスタＴｒ１１２〜Ｔｒ１ｎ２のゲートに、ワード線Ｗ１０ｍは、ＮｃｈＭＯＳトランジスタＴｒ１１ｍ〜Ｔｒ１ｎｍのゲートにそれぞれ接続されている。）
上記各ＮｃｈＭＯＳトランジスタＴｒ１１１…のソースは接地される一方、ドレインは、それぞれビット線Ｂ１１０〜Ｂ１ｎ０への接続の有無によって、例えば“０”または“１”のデータが記録されるようになっている。すなわち、同図の例では、記録されるデータが“０”のときにＮｃｈＭＯＳトランジスタＴｒ１１１…のドレインがビット線Ｂ１１０…に接続され、読み出しの際に、ビット線Ｂ１１０…がＬレベルになるようになっている。（より詳しくは、例えばＮｃｈＭＯＳトランジスタＴｒ１１１…のドレインはビット線Ｂ１１０に、ＮｃｈＭＯＳトランジスタＴｒ１２２…Ｔｒ１２ｍのドレインはビット線Ｂ１２０に、ＮｃｈＭＯＳトランジスタＴｒ１ｎ１…Ｔｒ１ｎｍのドレインはビット線Ｂ１ｎ０にそれぞれ接続されている。）
上記ビット線Ｂ１１０〜Ｂ１ｎ０は、それぞれ出力回路を構成するインバータ回路Ｉｎｖ１１１・Ｉｎｖ１１２〜Ｉｎｖ１ｎ１・Ｉｎｖ１ｎ２に接続されている。
【００３６】
また、各ビット線Ｂ１１０〜Ｂ１ｎ０に接続されるプルアップ回路２１０〜２ｎ０（電流補償回路）は、それぞれ、ドレインが各ビット線Ｂ１１０…に接続されるとともにゲートが各インバータ回路Ｉｎｖ１１１…の出力に接続される１以上のＰｃｈＭＯＳトランジスタＴｒ２１１…を備えて構成されている。これらのプルアップ回路２１０〜２ｎ０は、それぞれ、ビット線Ｂ１１０〜Ｂ１ｎ０に接続されるＮｃｈＭＯＳトランジスタＴｒ１１１…の数に応じたドライブ能力（電流供給能力）を有し、ビット線Ｂ１１０…の電位がＨレベル（インバータ回路Ｉｎｖ１１１…の出力がＬレベル）の場合にＰｃｈＭＯＳトランジスタＴｒ２１１…がＯＮ状態となって、各ビット線Ｂ１１０…のＨレベル（プリチャージレベル）状態をキープする（電位安定化回路として作用する）ようになっている。より詳しくは、例えばプルアップ回路２１０のドライブ能力は、ビット線Ｂ１１０に接続された全てのＮｃｈＭＯＳトランジスタＴｒ１１１…Ｔｒ１１ｍがＯＦＦ状態でビット線Ｂ１１０…の電位がインバータ回路Ｉｎｖ１１１…の入力スレッショルドレベルよりも高いときにおける、ビット線Ｂ１１０に接続されているＮｃｈＭＯＳトランジスタＴｒ１１１…Ｔｒ１１ｍのオフリーク電流の合計と同等の電流を供給できるドライブ能力で、かつ、ＯＮ状態となったＮｃｈＭＯＳトランジスタＴｒ１１１…Ｔｒ１１ｍよりも小さなドライブ能力になるように設定されている。なお、上記ドライブ能力は、必ずしも上記オフリーク電流の合計と正確に同等ではなくてもよい。すなわち、全てのＮｃｈＭＯＳトランジスタＴｒ１１１…がＯＦＦ状態のときにビット線Ｂ１１０…の電位をＨレベルに維持できる程度以上であればよく、また、同等以上であっても、何れかのＮｃｈＭＯＳトランジスタＴｒ１１１…がＯＮ状態のときにビット線Ｂ１１０…の電位を十分にＬレベルに引き下げ得る程度であればよい。
【００３７】
上記のようなドライブ能力は、具体的には、プルアップ回路２１０…を構成するＰｃｈＭＯＳトランジスタＴｒ２１１…の数とトランジスタサイズとによって設定される。すなわち、例えば、各ビット線Ｂ１１０…に接続されるＮｃｈＭＯＳトランジスタＴｒ１１１の数に応じて４段階に分けて、ＮｃｈＭＯＳトランジスタＴｒ１１１等の接続数が、
（ａ）ｍ×１／４以下の場合には、プルアップ回路に１個のＰｃｈＭＯＳトランジスタが設けられ（例えばプルアップ回路２１０）、
（ｂ）ｍ×１／４＋１〜ｍ×２／４の場合には２個（プルアップ回路２ｎ０）、
（ｃ）ｍ×２／４＋１〜ｍ×３／４の場合には３個、
（ｄ）ｍ×３／４＋１以上の場合には４個設けられている（例えばプルアップ回路２２０）。
【００３８】
また、各ＰｃｈＭＯＳトランジスタＴｒ２１１等のトランジスタサイズは、互いに等しく、１個あたりのドライブ能力が、ｍ／４個のＮｃｈＭＯＳトランジスタＴｒ１１１等のオフリーク電流の合計と同等で、かつ、１個のＮｃｈＭＯＳトランジスタＴｒ１１１等のＯＮ電流よりも小さくなるように設定されている。なお、ドライブ能力の設定は、上記よりも小さなサイズのトランジスタを複数個組み合わせるなどにより行うようにしてもよいし、サイズの大きな１個のトランジスタによってそれぞれ上記２〜４個の場合と同じドライブ能力を得るなどしてもよい。
【００３９】
上記のような読み出し専用メモリの動作は次のようになる。
（１）  図２に示すように、まず、読み出し動作前にプリチャージ信号１００がＬレベルに下げられ、プリチャージトランジスタＴｒ１１０…がＯＮ状態になって、各ビット線Ｂ１１０…がＨレベルにプリチャージされる。
（２）  その後、図示しない入力アドレス信号に応じて、ワード線Ｗ１０１…のうちの何れか１本が選択されてＨレベルとなる。
（３）  そこで、例えばワード線Ｗ１０２が選択されてＨレベルになると、ワード線Ｗ１０２に接続されているＮｃｈＭＯＳトランジスタＴｒ１１２〜Ｔｒ１ｎ２がＯＮ状態となる。
【００４０】
この場合、例えばＯＮ状態となるＮｃｈＭＯＳトランジスタＴｒ１１２のドレインはビット線Ｂ１１０に接続されていないので、このＮｃｈＭＯＳトランジスタＴｒ１１２を介してビット線Ｂ１１０がディスチャージされることはなく、また、前記のように、ドレインがビット線Ｂ１１０に接続されている（ＯＦＦ状態の）ＮｃｈＭＯＳトランジスタＴｒ１１１…の数はｍ／４以下であり（前記（ａ））、そのオフリーク電流の合計は最大でもＰｃｈＭＯＳトランジスタＴｒ２１１のドライブ能力と同等でチャージ電流とディスチャージ電流とがほぼ釣り合う（オフリーク電流が補償される）ので、ビット線Ｂ１１０の電位は、プリチャージ信号１００がＨレベルになった後も確実にＨレベル、すなわちインバータ回路Ｉｎｖ１１１のスレッショルドレベルよりも高いレベルにキープされ、インバータ回路Ｉｎｖ１１１・Ｉｎｖ１１２を介してデータ“１”が出力される。
【００４１】
一方、例えばＯＮ状態となるＮｃｈＭＯＳトランジスタＴｒ１２２のドレインが接続されたビット線Ｂ１２０に接続されている（ＯＦＦ状態の）ＮｃｈＭＯＳトランジスタＴｒ１２ｍ等の数は、少なくともｍ×３／４＋１以上であり（前記（ｄ））、ＰｃｈＭＯＳトランジスタＴｒ２２１〜Ｔｒ２２４のドライブ能力は、上記ｍ×３／４＋１以上のＮｃｈＭＯＳトランジスタＴｒ１２ｍ等のオフリーク電流の合計以上であるが、そのオフリーク電流とＯＮ状態になるＮｃｈＭＯＳトランジスタＴｒ１２２のＯＮ電流との合計よりも小さいので、ビット線Ｂ１２０は、プリチャージ信号１００がＨレベルになった後、ディスチャージされて電位が速やかにＬレベルに引き下げられ、インバータ回路Ｉｎｖ１２１・Ｉｎｖ１２２を介してデータ“０“が出力される。この場合、ビット線Ｂ１２０の電位がインバータ回路Ｉｎｖ１２１のスレッショルドレベルよりも低くなると、インバータ回路Ｉｎｖ１２１の出力がＨレベルに反転し、インバータ回路Ｉｎｖ１２２の出力がＬレベルになるとともに、ＰｃｈＭＯＳトランジスタＴｒ２２１〜Ｔｒ２２４がＯＦＦ状態になり、ビット線Ｂ１２０の電位は一層速やかに低下する。
（４）  また、次に、上記（１）（２）と同様にして、例えばワード線Ｗ１０１が選択されてＨレベルになったとすると、ワード線Ｗ１０１に接続されているＮｃｈＭＯＳトランジスタＴｒ１１１〜Ｔｒ１ｎ１がＯＮ状態となる。この場合にも上記と同様に図２に示すように、例えばビット線Ｂ１１０・Ｂ１２０の電位は確実にＬ、Ｈレベルになり、これらに対応したデータ“０”、“１”がインバータ回路Ｉｎｖ１１２・Ｉｎｖ１２２から出力される。
【００４２】
上記のように、ビット線Ｂ１１０…に接続されるＮｃｈＭＯＳトランジスタＴｒ１１１…の数、すなわちオフリーク電流の大きさに応じて、プルアップ回路２１０…を構成するＰｃｈＭＯＳトランジスタＴｒ２１１…の数とトランジスタサイズ、すなわちそのドライブ能力が上記のように設定されていることにより、Ｌレベルのデータ（“０”）の読み出しスピードを低下させることなく、かつ、オフリーク電流による誤動作を防止することができる。それゆえ、動作電源電圧を低くするとともにトランジスタの閾値電圧を低くすることができ、回路動作の高速化や低消費電力化を図ることが可能となる。
【００４３】
（実施の形態２）
実施の形態２として、定電流回路によってビット線に一定の電流が供給されるように構成された読み出し専用メモリの例を説明する。なお、以下の実施の形態において、前記実施の形態１等と同様の機能を有する構成要素については同一の符号を付して説明を省略する。
【００４４】
図３は本発明の実施の形態２に係る読み出し専用メモリの要部の構成を示す回路図である。この読み出し専用メモリには、前記実施の形態１の構成に加えて、さらに、定電流供給制御回路３１０〜３ｎ０と、定電流制御回路４００とが設けられている。また、プルアップ回路２１０…に代えて、定電流出力回路２１０’〜２ｎ０’が設けられている。この定電流出力回路２１０’…はプルアップ回路２１０…と同じＰｃｈＭＯＳトランジスタＴｒ２１１…によって構成されているが、各ＰｃｈＭＯＳトランジスタＴｒ２１１…のゲートが、インバータ回路Ｉｎｖ１１１…の出力ではなく定電流供給制御回路３１０…を介して定電流制御回路４００に接続されている点が異なり、上記定電流出力回路２１０’…と定電流制御回路４００とによって定電流回路が構成されている。
【００４５】
上記各定電流供給制御回路３１０〜３ｎ０は、トランスファゲート３１１〜３ｎ１、インバータ回路Ｉｎｖ３１２〜３ｎ２、および定電流遮断トランジスタＴｒ３１３〜３ｎ３を備え、各定電流出力回路２１０’…を電流供給状態または停止状態に制御するようになっている。より詳しくは、上記トランスファゲート３１１…は、定電流出力回路２１０’…におけるＰｃｈＭＯＳトランジスタＴｒ２１１…のゲートと定電流制御回路４００との間に設けられ、インバータ回路Ｉｎｖ１１１…およびインバータ回路Ｉｎｖ３１２の出力に応じて、ビット線Ｂ１１０…の電位がＨレベルのときに定電流出力回路２１０’…と定電流制御回路４００との間を導通させる一方、Ｌレベルのときに遮断するようになっている。また、定電流遮断トランジスタＴｒ３１３…は、ビット線Ｂ１１０…の電位がＬレベルのときに、ＰｃｈＭＯＳトランジスタＴｒ２１１…のゲートに電源電圧を印加して、定電流出力回路２１０’…によるビット線Ｂ１１０…への電流の供給を停止させるようになっている。
【００４６】
また、定電流制御回路４００は、定電流制御トランジスタＴｒ４１０と、ｍ／４個の負荷トランジスタＴｒ４２１〜４２ｋ（ｋ＝ｍ／４）とを有する負荷回路４２０が設けられて構成されている。より詳しくは、上記各負荷トランジスタＴｒ４２１〜４２ｋは、前記ＮｃｈＭＯＳトランジスタＴｒ１１１…と同じ構成、特性のＮｃｈＭＯＳトランジスタであり、共にゲートおよびソースが接地されて（オフトランジスタ）、定電流制御トランジスタＴｒ４１０のドレインから一定の電流を引き込むようになっている。定電流制御トランジスタＴｒ４１０は、ゲートにドレインが接続されたＰｃｈＭＯＳトランジスタであり、上記ゲートノードが、さらに、前記のように定電流供給制御回路３１０〜３ｎ０を介して、各定電流出力回路２１０’…におけるＰｃｈＭＯＳトランジスタＴｒ２１１…のゲートに接続され、各ＰｃｈＭＯＳトランジスタＴｒ２１１…のドレイン電流が上記負荷トランジスタＴｒ４２１〜４２ｋに引き込まれるドレイン電流と等しくなるカレントミラー回路が構成されている。また、定電流制御トランジスタＴｒ４１０のトランジスタサイズ等は、ＰｃｈＭＯＳトランジスタＴｒ２１１のゲート電圧が電源電圧よりもいくらか低い中間の電圧になるように設定されている。また、上記負荷トランジスタＴｒ４２１〜４２ｋとＮｃｈＭＯＳトランジスタＴｒ１１１…とは、全く同一の構造や形態を有するもののほか、例えば素子のサイズが異なっても諸特性が比例関係にあるものなど、概ね一定の関係の特性を有する素子であればよく、同一の製造プロセスで同一のチップ上に形成された素子であることが好ましい。
【００４７】
上記のように構成された読み出し専用メモリでは、記憶されたデータを読み出す動作自体は前記実施の形態１と同様であるが、ＮｃｈＭＯＳトランジスタＴｒ１１１…がＯＮ状態になってビット線Ｂ１１０…の電位が下がったときに、ＰｃｈＭＯＳトランジスタＴｒ２１１…のソース・ドレイン間電圧が高くなっても、ビット線Ｂ１１０…に供給される電流は負荷回路４２０に流れるのと等しい定電流であり、増大することがない。それゆえ、ビット線Ｂ１１０…の電位をインバータ回路Ｉｎｖ１１１…のスレッショルドレベル以下に速やか、かつ、確実に引き下げて誤動作を防止することができる。なお、この点では、上記定電流回路は、リミッタを有する電流供給回路と考えることもできる。
【００４８】
また、上記のように、ＮｃｈＭＯＳトランジスタＴｒ１１１…と同じ構成、特性の負荷トランジスタＴｒ４２１…によって定電流回路の基準となる電流を得ることにより、オフリーク電流と定電流出力回路２１０’…から供給される電流とをトランジスタのばらつきを許容できる範囲で合わせ込むことが容易にできるとともに、電源電圧や周囲温度などの周囲条件の変動に対しても電流補償の精度を高くすることができるので、ビット線Ｂ１１０…をＨレベルにキープする動作、およびビット線Ｂ１１０…をディスチャージする動作共に動作マージンを大きくして、さらに誤動作の抑制や動作速度の向上を図ることが容易にできる。
【００４９】
（実施の形態３）
実施の形態３として、オフリーク電流にばらつきがある場合などでも、そのばらつきなどに応じて自動的に定電流の調整が行われ、より適切な電流の供給が行われるように構成された読み出し専用メモリの例を説明する。
【００５０】
図４は実施の形態３に係る読み出し専用メモリの要部の構成を示す回路図である。この読み出し専用メモリでは、前記実施の形態２の構成と比べて、定電流供給制御回路３１０…に代えて定電流供給制御回路３１０’…が設けられるとともに、さらに、コンパレータ回路Ｃｐ１１０〜Ｃｐ１ｎ０と、エッジトリガのフリップフロップ回路ＦＦ１１０〜ＦＦ１ｎ０と、電流調整トランジスタＴｒ５１０〜Ｔｒ５ｎ０とが設けられている。
【００５１】
上記定電流制御回路４００は、実施の形態２と同じものであるが、直接、ＰｃｈＭＯＳトランジスタＴｒ２１１…のゲートに接続されてビット線Ｂ１１０に電流を供給するようになっている。
【００５２】
また、定電流供給制御回路３１０’…は、ＰｃｈＭＯＳトランジスタＴｒ２１１…ではなく電流調整トランジスタＴｒ５１０…を制御するように設けられ、実施の形態２の定電流供給制御回路３１０…とほぼ同様のものであるが、入力される制御信号のレベルが逆になるように構成されている。すなわち、フリップフロップ回路ＦＦ１１０…の出力がＨレベルのときに、トランスファゲート３１１…が導通状態になって、電流調整トランジスタＴｒ５１０…にビット線Ｂ１１０…への電流の供給をさせる一方、Ｌレベルのときに、トランスファゲート３１１…が遮断状態になるとともに、定電流遮断トランジスタＴｒ３１３…が電流調整トランジスタＴｒ５１０…のゲートに電源電圧を印加して、ビット線Ｂ１１０…への電流の供給を停止させるようになっている。
【００５３】
上記定電流供給制御回路３１０’…に制御される電流調整トランジスタＴｒ５１０…は、トランジスタサイズが例えばＰｃｈＭＯＳトランジスタＴｒ２１１…の半分のサイズに形成されている。
【００５４】
コンパレータ回路Ｃｐ１１０…は、各ビット線Ｂ１１０…の電位を所定の基準電位信号１０２、詳しくはインバータ回路Ｉｎｖ１１１…のスレッショルドレベルと電源電圧との間の所定の電位と比較し、ビット線Ｂ１１０…の電位のほうが高い場合にはＬレベル、低い場合にはＨレベルの信号を出力するようになっている。
【００５５】
フリップフロップ回路ＦＦ１１０…は、トリガ信号１０１の立ち上がりエッジで上記コンパレータ回路Ｃｐ１１０…の出力を保持するようになっている。
【００５６】
上記のように構成された読み出し専用メモリでは、まず、読み出し動作に先立ち、以下のように、オフリーク電流の大きさに応じて電流調整トランジスタＴｒ５１０…を動作させるかどうかが設定される。
（１）  まず、図５に示すように、プリチャージ信号１００がＬレベルになるとともに、全てのワード線Ｗ１０１…がＬレベルになって、各ビット線Ｂ１１０…がＨレベルに引き上げられる（プリチャージ）。そこで、コンパレータ回路Ｃｐ１１０…からはＬレベルの信号が出力される。
（２）  ビット線が十分にＨレベルに引き上げられたタイミングで、トリガ信号１０１のＨレベルのパルスが各フリップフロップ回路ＦＦ１１０に入力され、上記コンパレータ回路Ｃｐ１１０…から出力されたＬレベルの信号が保持されるとともに定電流供給制御回路３１０’に出力される。そこで、定電流遮断トランジスタＴｒ３１３…はＯＮ状態になり、電流調整トランジスタＴｒ５１０…はゲートに電源電圧が印加されてＯＦＦ状態（ビット線Ｂ１１０…に電流を供給しない状態）になる。
（３）  プリチャージ期間が終わってプリチャージ信号１００がＨレベルになると、各定電流出力回路２１０’…から供給される電流（供給能力）と、ＮｃｈＭＯＳトランジスタＴｒ１１１…のうち各ビット線Ｂ１１０…にドレインが接続されているトランジスタのオフリーク電流の合計とが釣り合うまで、ビット線Ｂ１１０…の電位が徐々に低下する。
【００５７】
このとき、ＮｃｈＭＯＳトランジスタＴｒ１１１…のオフリーク電流が所定の大きさよりも小さい場合には、ビット線Ｂ１１０…の電位が基準電位信号１０２よりも高くなり、コンパレータ回路Ｃｐ１１０…からの出力はＬレベルに維持される。一方、ＮｃｈＭＯＳトランジスタＴｒ１１１…のオフリーク電流が所定の大きさよりも大きい場合には、ビット線Ｂ１１０…の電位が基準電位信号１０２よりも低くなり、コンパレータ回路Ｃｐ１１０…からはＨレベルの信号が出力される。
（４）  定電流出力回路２１０’からの電流とオフリーク電流とが釣り合うタイミングで再度トリガ信号１０１のＨレベルのパルスが各フリップフロップ回路ＦＦ１１０に入力されると、上記各オフリーク電流の大きさに応じてコンパレータ回路Ｃｐ１１０…から出力されるレベルの信号がフリップフロップ回路ＦＦ１１０に保持される。そこで、上記保持された信号のレベルに基づいて、定電流供給制御回路３１０’…により電流調整トランジスタＴｒ５１０…の動作が制御される。すなわち、オフリーク電流が大きい場合には、ＰｃｈＭＯＳトランジスタＴｒ２１１…に加えて電流調整トランジスタＴｒ５１０…によりビット線Ｂ１１０…に電流が供給されるようになり、ＮｃｈＭＯＳトランジスタＴｒ１１１…がＯＦＦ状態のときのビット線Ｂ１１０…の電位は確実にインバータ回路Ｉｎｖ１１１…のスレッショルドレベルよりも高くなるように保たれる（例えば図５のビット線Ｂ１２０）。一方、オフリーク電流が小さい場合には、電流調整トランジスタＴｒ５１０…が遮断状態になって、ＰｃｈＭＯＳトランジスタＴｒ２１１…だけによって電流が供給されることにより、ビット線Ｂ１１０…への過度な電流の供給が抑制されるので、ＮｃｈＭＯＳトランジスタＴｒ１１１…がＯＮ状態のときにビット線Ｂ１１０…の電位が確実かつ速やかにインバータ回路Ｉｎｖ１１１…のスレッショルドレベルよりも低くなる（例えば図５のビット線Ｂ１１０）。
（５）  上記のようにして、一旦、オフリーク電流の大きさに応じたレベルの信号がフリップフロップ回路ＦＦ１１０…に保持された後は、前記実施の形態１、２と同様に、アドレス信号に基づくワード線Ｗ１０１…の選択に応じて、記憶されているデータがビット線Ｂ１１０…を介して読み出される。
【００５８】
上記のように、読み出し動作の開始に先立ってビット線Ｂ１１０…の電位レベルがモニタされ、オフリーク電流の大きさに応じて供給電流の大きさが設定されることにより、オフリーク電流の変動による誤動作等を防止することができる。すなわち、各ビット線Ｂ１１０…に接続されるＮｃｈＭＯＳトランジスタＴｒ１１１…の数が同じだとしてもトランジスタの特性のばらつきなどにより各ビット線Ｂ１１０…に接続されるオフリーク電流の合計が異なってビット線Ｂ１１０…の電位が変動することがあり得るが、そのような場合でも、実際のビット線Ｂ１１０…の電位の変動に基づいて供給電流の補正が行われるので、データ“０”、“１”の何れが読み出される際の動作マージンもより適切に確保することができる。
【００５９】
（実施の形態４）
次に、上記のような読み出し専用メモリの回路を実現するためのレイアウト手法の例について説明する。
【００６０】
上記のような読み出し専用メモリは、具体的には、例えばマスクパターンによるフォトリソグラフィ等を用いたウェーハプロセスにより製造される。上記マスクパターンの作製等は、読み出し専用メモリを構成する各素子や配線などのレイアウトを示すレイアウトデータに基づいて行われ、上記レイアウトデータは、レイアウト装置によって、コンパイラブルに、すなわち、例えばビット数およびワード数とともに、書き込むデータを指定することにより、自動的に生成させることができる。上記のようなレイアウト装置上では、トランジスタなどの素子や、その組み合わせによる論理回路、絶縁層を介して各素子や配線を接続するためのコンタクトホールなどがセル（リーフセル）として扱われ、これらのセルが装置上で配置（レイアウト）されることにより、上記レイアウトデータが生成される。
【００６１】
図６は、読み出し専用メモリの要部である回路ブロックにおける各セルの配置（ビットセルアレイ）を模式的に示し、必要に応じて複数の同様な回路ブロックや、アドレスデコード回路、制御回路（また、前記実施の形態１等の例ではインバータ回路Ｉｎｖ１１１等）などの回路ブロックと組み合わされて、対応した配置を有する読み出し専用メモリが作製される。
【００６２】
同図において、ＮｃｈＭＯＳトランジスタセル６１１…は、前記ＮｃｈＭＯＳトランジスタＴｒ１１１…に対応するセルを示し、ＰｃｈＭＯＳトランジスタセル７１１…は、プルアップ回路２１０…、または定電流出力回路２１０’…を構成するＰｃｈＭＯＳトランジスタＴｒ２１１…に対応するセルを示している。ビット線Ｂ１１０…およびワード線Ｗ１０１…は、それぞれ互いに平行に配置され、両者が重なる位置に対応して、上記ＮｃｈＭＯＳトランジスタセル６１１…がアレイ状に配置されている。より詳しくは、同図の左右方向に並ぶ各ＮｃｈＭＯＳトランジスタセル６１１…は、ゲート部が、共通のワード線Ｗ１０１…に接続されるように配置されるとともに、上下方向に並ぶ各ＮｃｈＭＯＳトランジスタセル６１１…は、ドレイン部が、共通のビット線Ｂ１１０…に重なるように（例えばドレイン部上にビット線Ｂ１１０…が位置するように）配置されている。また、上記ドレイン部とビット線Ｂ１１０…との重なる位置には、書き込みデータに対応して、同図に黒四角で示す、コンタクトホールに対応するコンタクトセルが配置されている。
【００６３】
以上のレイアウトに関しては、従来の読み出し専用メモリのレイアウトと同じであるが、本実施の形態の読み出し専用メモリでは、さらに、上記各ビット線Ｂ１１０…に沿って、４つずつのＰｃｈＭＯＳトランジスタセル７１１…が、そのドレイン部が各ビット線Ｂ１１０…に重なるように配置されている。上記各ドレイン部とビット線Ｂ１１０…との重なる位置には、各ビット線Ｂ１１０…に対応する上記コンタクトセルの数、すなわち、実施の形態１の（ａ）〜（ｄ）で説明したように各ビット線Ｂ１１０…に接続されるＮｃｈＭＯＳトランジスタＴｒ１１１…の数に応じて設けられたＰｃｈＭＯＳトランジスタＴｒ２１１…と同じ数だけ、同図に●で示すコンタクトセルが配置されている。
【００６４】
上記のようなレイアウトは、例えば次のような手順によって行われる。まず、従来の読み出し専用メモリと同様にして、ワード線Ｗ１０１…、ＮｃｈＭＯＳトランジスタセル６１１…、ビット線Ｂ１１０…、および書き込みデータに応じたコンタクトセルが上記のように配置される。さらに、最大必要となる数のＰｃｈＭＯＳトランジスタセル７１１…が配置される。次に、上記各ビット線Ｂ１１０…ごとに、ＮｃｈＭＯＳトランジスタセル６１１…に対応するコンタクトセルの数がカウントされ、その数に応じて、ＰｃｈＭＯＳトランジスタセル７１１…に対応するコンタクトセルの数が決定される。なお、上記コンタクトセル数のカウントに代えて、書き込みデータの“０”の数をカウントするなどしてもよい。その後、上記決定された数に応じたコンタクトセルが上記のように配置される。
【００６５】
このような手順等によってレイアウトすることにより、ビットデータだけを設定する場合の自動レイアウトと同様に、任意の書き込みデータに対して、所定のドライブ能力を有するプルアップ回路等のレイアウトの自動化が容易に可能となる。
【００６６】
また、上記のように各ビット線ごとに最大数のＰｃｈＭＯＳトランジスタセル７１１…を配置し、コンタクトセルの配置の有無によってビット線へのドライブ能力を設定することにより、書き込みデータに応じて異なるのはコンタクトセルだけで、他の部分については同じにできるので、レイアウト処理やマスクパターン、製造プロセスなどの共通化程度を高め、読み出し専用メモリの製造を容易にすることができる。
【００６７】
なお、上記の例では、製造段階でデータが書き込まれる読み出し専用メモリの例を示したが、これに限らず、ＮｃｈＭＯＳトランジスタＴｒ１１１…およびＰｃｈＭＯＳトランジスタＴｒ２１１…と、ビット線Ｂ１１０…とを少なくとも１回、断接可能に設けて、いわゆるプログラマブルな読み出し専用メモリを構成し、上記ＮｃｈＭＯＳトランジスタＴｒ１１１…とビット線Ｂ１１０…とを断接することにより書き込みデータを設定するとともに、その書き込みデータに応じた数のＰｃｈＭＯＳトランジスタＴｒ２１１…を各ビット線Ｂ１１０…と断接することによって、各ビット線Ｂ１１０…へのドライブ能力を設定し得るようにしてもよい。この場合において、上記断接を専用の書き込み装置等によって行う場合には、その書き込み装置に対して、書き込みデータとともに、各ビット線Ｂ１１０…と断接されるＰｃｈＭＯＳトランジスタＴｒ２１１…を示す情報を与えるようにしてもよいが、書き込み装置側で、書き込みデータに基づいて上記断接に関する情報が生成されるようにすれば、通常のプログラマブルな読み出し専用メモリと同様に、書き込み装置に対して書き込みデータを与えるだけで、オフリーク電流に起因する誤動作等を生じることなく書き込まれたデータを読み出せるようにすることができる。
【００６８】
なお、上記各実施の形態で説明した構成、およびなお書きを種々組み合わせるようにしてもよい。
【００６９】
具体的には、例えば実施の形態３では、定電流出力回路２１０’…等は、常時、ビット線Ｂ１１０…に電流を供給するように構成した例を示したが、実施の形態１、２と同様に、インバータ回路Ｉｎｖ１１１…の出力等に応じて、ビット線Ｂ１１０…の電位が所定の電位よりも低くなったときに電流の供給を停止させるようにしてもよい。
【００７０】
また、逆に、実施の形態１、２について、実施の形態３の定電流出力回路２１０’…と同様に常時電流を供給するようにしてもよい。すなわち、このような場合でも、上記のようにビット線Ｂ１１０…に接続されたＮｃｈＭＯＳトランジスタＴｒ１１１…の数に応じてドライブ能力が設定されていることによる効果は得られる。
【００７１】
また、実施の形態３のように電流調整トランジスタＴｒ５１０…によって供給電流を調整する構成を実施の形態１に適用してもよい。
【００７２】
また、上記各実施の形態では、各ビット線Ｂ１１０…に接続されるＮｃｈＭＯＳトランジスタＴｒ１１１の数を４段階に分けて、その段階に応じた数のＰｃｈＭＯＳトランジスタＴｒ２１１…を設ける例を示したが、これに限らず、メモリの容量等に応じて、３段階や２段階にしたり、より多くの段階に分けたりしてもよく、さらに、１個あたりのドライブ能力が、１個のＮｃｈＭＯＳトランジスタＴｒ１１１等のオフリーク電流に対応したＰｃｈＭＯＳトランジスタＴｒ２１１等をビット線Ｂ１１０…に接続されたＮｃｈＭＯＳトランジスタＴｒ１１１…と同じ数だけ設け、ＮｃｈＭＯＳトランジスタＴｒ１１１…の接続数とドライブ能力とが１対１の比例関係になるようにして、オフリーク電流を正確に補償することも可能ではある。また、各ＰｃｈＭＯＳトランジスタＴｒ２１１…のドライブ能力を互いに等しくするのに限らず、例えば２の累乗倍ずつにして、その組み合わせにより、きめ細かに合計のドライブ能力を設定し得るようにしてもよい。
【００７３】
また、上記実施の形態３では、各ビット線Ｂ１１０…ごとに１つの電流調整トランジスタＴｒ５１０…を設ける例を示したが、例えば各定電流出力回路２１０’のＰｃｈＭＯＳトランジスタＴｒ２１１…と同じ数だけ設けたり、その数に対応するトランジスタサイズのものを設けたりしてもよい。また、コンパレータ回路Ｃｐ１１０…等を複数組設けて、複数種類の基準電位信号１０２に応じて供給電流を多段階に調整するようにしてもよい。さらに、電流調整トランジスタＴｒ５１０…を制御するのに代えて、ＰｃｈＭＯＳトランジスタＴｒ２１１…を個別に制御するようにしてもよい。すなわち、ビット線Ｂ１１０…に接続されるＰｃｈＭＯＳトランジスタＴｒ２１１…の数をあらかじめ設定するのではなく、前記のような使用時のオフリーク電流の検出に基づいて、有効になるＰｃｈＭＯＳトランジスタＴｒ２１１…の数が決定されるようにしてもよい。（この場合、上記調整後の状態は、実質的に、実施の形態１等と同様にビット線Ｂ１１０…に接続されているＮｃｈＭＯＳトランジスタＴｒ１１１の数に応じた数のＰｃｈＭＯＳトランジスタＴｒ２１１…が設けられているのと同じことになる。）
また、上記実施の形態３で、電流調整トランジスタＴｒ５１０…をＯＮ／ＯＦＦ制御するのに代えて、定電流制御回路４００から各ＰｃｈＭＯＳトランジスタＴｒ２１１…のゲートに印加される電圧を微調整するなどしてもよい。
【００７４】
さらに、上記実施の形態３のようにコンパレータとフリップフロップを用いて電流調整トランジスタＴｒ５１０…のＯＮ／ＯＦＦを制御するのに代えて、サンプルホールド回路を用いてオフリーク電流の大きさを検出・保持し、これに基づいて電流調整トランジスタＴｒ５１０…またはＰｃｈＭＯＳトランジスタＴｒ２１１…による供給電流を無段階に制御するようにしてもよい。
【００７５】
【発明の効果】
以上のように本発明によると、ビット線に接続されたスイッチング素子の数に応じた電流がビット線に供給されてオフリーク電流が補償されるので、オフリーク電流に起因する誤動作や回路特性の劣化を容易に防止することができる。それゆえ、読み出し専用メモリを構成するスイッチング素子等の閾値電圧を低くすることもでき、高速化や低電圧動作による低消費電力化を図ることができる。
【００７６】
また、定電流回路を用いてビット線に電流を供給することにより、ビット線電位が低下しても供給電流が増大することはないので、ビット線電位を速やかかつ十分に引き下げることができ、動作速度を向上させるとともに出力回路のマージンを大きくとることができる。
【００７７】
また、定電流回路としてカレントミラー回路を用い、ビット線に接続されたスイッチング素子と同種のスイッチング素子を用いて発生させた電流を基準としてビット線に電流を供給することにより、より精度の高いオフリーク電流の補償が行え、回路の動作マージンを確保することができる。
【００７８】
また、ビット線電位に応じて、定電流回路の動作または非動作を制御するなど、ビット線への電流の供給を制御することによって、ビット線がディスチャージされる際に、ビット線電位を一層速やかかつ十分に引き下げることができ、ディスチャージ動作の安定性を向上させることができる。
【００７９】
また、ビット線に接続されるスイッチング素子の数を複数の段階に分け、その段階に応じて、電流供給回路の電流供給能力を設定することにより、電流供給能力が異なる電流供給回路の種類を少なくして、構成の簡素化を容易に図ることができる。
【００８０】
また、スイッチング素子がオフ状態のときのオフリーク電流の影響によるビット線の電位をモニタするなどしてビット線に供給される電流を調整することにより、スイッチング素子のオフリーク電流がばらつくなどした場合でも、そのオフリーク電流に応じた電流をビット線に供給して、より高精度にオフリーク電流を補償し、読み出し動作のマージンを確保することができる。
【００８１】
また、電流供給回路を構成する複数の電流供給部を設けて、各電流供給部とビット線との接続の有無によって電流供給能力を異ならせるようにすることにより、読み出し専用メモリを構成する素子等のレイアウトの自動化が容易に可能になるとともに、製造工程の簡素化によって、製造を容易にすることもできる。
【００８２】
また、電流供給回路を構成する複数の電流供給部を、ビット線に断接可能に設けることにより、製造後に読み出されるデータの設定（書き込み）をすることができるような読み出し専用メモリにおいても、前記のようにオフリーク電流が適切に補償されるようにして、誤動作や動作速度の低下を防止することができる。
【図面の簡単な説明】
【図１】実施の形態１の読み出し専用メモリの要部の構成を示す回路図である。
【図２】同、各部の信号レベルを示す説明図である。
【図３】実施の形態２の読み出し専用メモリの要部の構成を示す回路図である。
【図４】実施の形態３の読み出し専用メモリの要部の構成を示す回路図である。
【図５】同、各部の信号レベルを示す説明図である。
【図６】実施の形態４の読み出し専用メモリの要部である回路ブロックにおける各セルの配置を模式的に示す平面図である。
【図７】従来の読み出し専用メモリの要部の構成を示す回路図である。
【図８】同、各部の信号レベルを示す説明図である。
【符号の説明】
１００      プリチャージ信号
１０１      トリガ信号
１０２      基準電位信号
２１０  〜      ２ｎ０  プルアップ回路
２１０’〜      ２ｎ０’定電流出力回路
３１０  〜      ３ｎ０  定電流供給制御回路
３１０’〜      ３ｎ０’定電流供給制御回路
３１１  〜      ３ｎ１  トランスファゲート
Ｉｎｖ３１２  〜Ｉｎｖ３ｎ２  インバータ回路
Ｔｒ３１３  〜  Ｔｒ３ｎ３  定電流遮断トランジスタ
４００                  定電流制御回路
Ｔｒ４１０                  定電流制御トランジスタ
４２０                  負荷回路
Ｔｒ４２１〜４２ｋ          負荷トランジスタ
６１１〜６ｎｍ          ＮｃｈＭＯＳトランジスタセル
７１１〜７ｎ４          ＰｃｈＭＯＳトランジスタセル
Ｂ１１０〜Ｂ１ｎ０        ビット線
Ｃｐ１１０〜Ｃｐ１ｎ０      コンパレータ回路
ＦＦ１１０〜ＦＦ１ｎ０      フリップフロップ回路
Ｉｎｖ１１１〜Ｉｎｖ１ｎ１    インバータ回路
Ｉｎｖ１１２〜Ｉｎｖ１ｎ２    インバータ回路
Ｔｒ１１０〜Ｔｒ１ｎ０      プリチャージトランジスタ
Ｔｒ１１１〜Ｔｒ１ｎｍ      ＮｃｈＭＯＳトランジスタ
Ｔｒ２１１〜Ｔｒ２ｎ４      ＰｃｈＭＯＳトランジスタ
Ｔｒ５１０〜Ｔｒ５ｎ０      電流調整トランジスタ
Ｗ１０１〜Ｗ１０ｍ        ワード線
【図１】
0003734726.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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