(57)【特許請求の範囲】
【請求項１】
アナログ信号の電圧レベルを検知する回路であって、
前記アナログ信号の電圧レベルを、互いに異なる複数の参照電位とそれぞれ比較し、この比較結果を基にして、当該アナログ信号を、複数のディジタル信号に変換する変換回路と、
前記変換回路から出力された複数のディジタル信号に対し、フィルタリングを行うフィルタ回路と、
前記フィルタ回路から出力された複数のディジタル信号を、サンプリングするサンプリング回路とを備え、
前記フィルタ回路は、
前記複数のディジタル信号のうちの少なくとも２つについて、立ち上がりエッジのタイミングが合うように、いずれか一方の立ち上がりエッジを遅延させるものである
ことを特徴とする電圧レベル検知回路。
【請求項２】
請求項１記載の電圧レベル検知回路において、
前記フィルタ回路は、
前記複数のディジタル信号のうちの第１のディジタル信号の反転信号をリセット入力とし、前記複数のディジタル信号のうちの第２のディジタル信号をセット入力とするＲＳフリップフロップを備えたものである
ことを特徴とする電圧レベル検知回路。
【請求項３】
アナログ信号の電圧レベルを検知する回路であって、
前記アナログ信号の電圧レベルを、少なくとも第１の参照電位、およびこの第１の参照電位よりも低い第２の参照電位を含む複数の参照電位とそれぞれ比較し、この比較結果を基にして、当該アナログ信号を、複数のディジタル信号に変換する変換回路を備え、
前記変換回路は、
前記アナログ信号の電圧レベルと、前記第１の参照電位とを比較する第１の比較器と、
前記第１および第２の参照電位のいずれかを、選択出力するセレクタと、
前記アナログ信号の電圧レベルと、前記セレクタから選択出力された参照電位とを比較する第２の比較器とを備え、
前記セレクタは、
前記第２の比較器の出力を選択信号として受け、この選択信号が、前記アナログ信号の電圧レベルが参照電位よりも低いことを示しているときは、前記第１の参照電位を選択出力する一方、高いことを示しているときは、前記第２の参照電位を選択出力するものである
ことを特徴とする電圧レベル検知回路。
【請求項４】
アナログ信号の電圧レベルを検知する方法であって、
前記アナログ信号の電圧レベルを、互いに異なる複数の参照電位とそれぞれ比較する第１のステップと、
前記第１のステップにおける比較結果を基にして、前記アナログ信号を、複数のディジタル信号に変換する第２のステップと、
前記複数のディジタル信号のうちの少なくとも２つについて，立ち上がりエッジのタイミングが合うように、いずれか一方の立ち上がりエッジを、遅延させる第３のステップとを備え、
前記第３のステップを実行後の前記複数のディジタル信号を、サンプリングする
ことを特徴とする電圧レベル検知方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、例えばケーブル伝送された，アナログ信号の電圧レベルを検知する技術に属する。
【０００２】
【従来の技術】
図９は従来の送受信回路の構成の一例を示す図である。図９の送受信回路は、例えばＩＥＥＥ１３９４規格に従ったものであり、ケーブル５１などの信号伝送路の電圧レベルを用いて、データの伝送レート情報の送受信を行うものである。ＩＥＥＥ１３９４規格では、図１０に示すように、データを送信するための差動信号と、データの伝送レートを送信するための同相信号とが規定されている。図９の構成において、差動信号（データ信号）の送受信は、ドライバ５２ａ，５２ｂとレシーバ５３ａ，５３ｂとの間で行われる。一方、同相信号（スピード信号）は、スピード信号ドライバ５４から送信され、スピード信号レシーバ５５によって受信される。
【０００３】
スピード信号ドライバ５４は、所定の期間、データの伝送レートに応じた電流をケーブル５１から引くことによってケーブル電位をドライブし、これにより、図１０に示すようなスピード信号を生成する。受信側では、スピード信号レシーバ５５が、ケーブル電位の変動量を、複数の比較器を用いて所定の参照電位と比較することによって、数ビットのディジタル信号に変換する。そして、後段のロジック回路が、このディジタル信号の取り込みを行う。
【０００４】
【発明が解決しようとする課題】
ところが、従来の技術には、次のような問題がある。
【０００５】
図１１はスピード信号レシーバ５５が受信したアナログ信号ＡＤｉｎと、これを変換して得たディジタル信号ＡＤｏｕｔ１，ＡＤｏｕｔ２との関係を示すタイミングチャートである。図１１に示すように、アナログ信号ＡＤｉｎの電圧レベルの変化は、ケーブルの抵抗や寄生容量、またはスピード信号ドライバ５４の特性などに起因して、急峻ではなく、なだらかなものになる。このとき、ディジタル信号ＡＤｏｕｔ１，ＡＤｏｕｔ２のパルス幅には大きな差が生じる。そしてこのために、ディジタル信号ＡＤｏｕｔ１はすでに立ち上がったがディジタル信号ＡＤｏｕｔ２はいまだに立ち上がっていない時間領域、または、ディジタル信号ＡＤｏｕｔ２はすでに立ち下がったがディジタル信号ＡＤｏｕｔ１はいまだに立ち下がっていない時間領域が存在してしまう。このような時間領域のことを、本願明細書では、不確定領域Ｇと称する。
【０００６】
この不確定領域Ｇの間に、後段のロジック回路がディジタル信号ＡＤｏｕｔ１，ＡＤｏｕｔ２の取り込みを行うものとすると、電圧レベルの検知において誤動作をまねくおそれがある。すなわち、図１１に示すような不確定領域Ｇの存在が、アナログ信号ＡＤｉｎの電圧レベルの誤検知をひきおこすことになり、好ましくない。
【０００７】
前記の問題に鑑み、本発明は、アナログ信号の電圧レベルの検知において、その電圧レベル検知の誤動作を回避することを課題とする。
【０００８】
【課題を解決するための手段】
前記の課題を解決するために、請求項１の発明が講じた解決手段は、アナログ信号の電圧レベルを検知する回路として、前記アナログ信号の電圧レベルを互いに異なる複数の参照電位とそれぞれ比較し、この比較結果を基にして当該アナログ信号を複数のディジタル信号に変換する変換回路と、前記変換回路から出力された複数のディジタル信号に対し、フィルタリングを行うフィルタ回路と、前記フィルタ回路から出力された複数のディジタル信号を、サンプリングするサンプリング回路とを備え、前記フィルタ回路は、前記複数のディジタル信号のうちの少なくとも２つについて、立ち上がりエッジのタイミングが合うように、いずれか一方の立ち上がりエッジを遅延させるものである。
【０００９】
請求項１の発明によると、変換回路において、アナログ信号の電圧レベルを互いに異なる複数の参照電位と比較することによって、複数のディジタル信号が得られる。これらのディジタル信号は、アナログ信号の変化が急峻でない場合、パルス幅が異なる可能性があり、これにより、不確定領域が生じるおそれがある。このため、フィルタ回路によって、複数のディジタル信号のうちの少なくとも２つについて、立ち上がりエッジのタイミングが合うように、いずれか一方の立ち上がりエッジが、遅延される。これにより、タイミングが合ったエッジについては不確定領域が存在しなくなるので、電圧レベル検知の誤動作を未然に回避することができる。
【００１０】
そして、請求項２の発明では、前記請求項１の電圧レベル検知回路におけるフィルタ回路は、前記複数のディジタル信号のうちの第１のディジタル信号の反転信号をリセット入力とし、前記複数のディジタル信号のうちの第２のディジタル信号をセット入力とするＲＳフリップフロップを備えたものとする。
【００１１】
また、請求項３の発明が講じた解決手段は、アナログ信号の電圧レベルを検知する回路として、前記アナログ信号の電圧レベルを少なくとも第１の参照電位およびこの第１の参照電位よりも低い第２の参照電位を含む複数の参照電位とそれぞれ比較し、この比較結果を基にして当該アナログ信号を複数のディジタル信号に変換する変換回路を備え、前記変換回路は、前記アナログ信号の電圧レベルと前記第１の参照電位とを比較する第１の比較器と、前記第１および第２の参照電位のいずれかを選択出力するセレクタと、前記アナログ信号の電圧レベルと前記セレクタから選択出力された参照電位とを比較する第２の比較器とを備え、前記セレクタは、前記第２の比較器の出力を選択信号として受け、この選択信号が、前記アナログ信号の電圧レベルが参照電位よりも低いことを示しているときは前記第１の参照電位を選択出力する一方、高いことを示しているときは前記第２の参照電位を選択出力するものである。
【００１２】
請求項３の発明によると、変換回路において、アナログ信号の電圧レベルが第２の参照電位よりも下回ると、第２の比較器の出力に基づいて、セレクタから第１の参照電位が選択出力される。すなわち、その後、アナログ信号の電圧レベルが第１の参照電位に達するまでは、第１の比較器と第２の比較器とは、ともに第１の参照電位との比較動作を行うことになり、したがって、同一の比較結果を出力する。このため、第１および第２の比較器にそれぞれ対応するディジタル信号は、アナログ信号の電圧レベルの変化の終了時に対応するエッジについては、そのタイミングが合うことになる。したがって、タイミングが合ったエッジについては不確定領域が存在しなくなるので、電圧レベル検知の誤動作を未然に回避することができる。
【００１３】
また、請求項４の発明が講じた解決手段は、アナログ信号の電圧レベルを検知する方法として、前記アナログ信号の電圧レベルを互いに異なる複数の参照電位とそれぞれ比較する第１のステップと、前記第１のステップにおける比較結果を基にして、前記アナログ信号を複数のディジタル信号に変換する第２のステップと、前記複数のディジタル信号のうちの少なくとも２つについて，立ち上がりエッジおよび立ち下がりエッジのうちの少なくともいずれか一方のタイミングを合わせる第３のステップとを備えたものである。
【００１４】
請求項４の発明によると、アナログ信号の電圧レベルを互いに異なる複数の参照電位と比較することによって、複数のディジタル信号が得られる。そして、複数のディジタル信号のうちの少なくとも２つについて、立ち上がりエッジのタイミングが合うように、いずれか一方の立ち上がりエッジが遅延される。これにより、タイミングが合ったエッジについては不確定領域が存在しなくなるので、電圧レベル検知の誤動作を未然に回避することができる。
【００１５】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照して説明する。
【００１６】
ここでは、例えばＩＥＥＥ１３９４規格に従って送信された信号を、ケーブル等の伝送路を通じて受信し、その信号をその電圧レベルによって、３種類に分類する場合を例にとって、説明する。なお、本発明が適用可能な範囲は、この実施形態に限定されるものではない。
【００１７】
図１は本発明の一実施形態に係る電圧レベル検知回路の構成を示すブロック図である。図１において、１は入力されるアナログ信号ＡＤｉｎを２ビットに相当する第１および第２のディジタル信号ＡＤｏｕｔ１，ＡＤｏｕｔ２に変換する変換回路である。変換回路１は、アナログ信号ＡＤｉｎの電圧レベルを、第１および第２の参照電位ｒｅｆ１，ｒｅｆ２とそれぞれ比較する。そして、アナログ信号ＡＤｉｎの電圧レベルが第１の参照電位ｒｅｆ１よりも低いときは、第１のディジタル信号ＡＤｏｕｔ１として“Ｈ”レベルを出力し、アナログ信号ＡＤｉｎの電圧レベルが第２の参照電位ｒｅｆ２よりも低いときは、第２のディジタル信号ＡＤｏｕｔ２として“Ｈ”レベルを出力する。
【００１８】
２は変換回路１から出力された第１および第２のディジタル信号ＡＤｏｕｔ１，ＡＤｏｕｔ２に対して、フィルタリングを行うフィルタ回路である。フィルタ回路２はフィルタリング後の第１および第２のディジタル信号ＦＤｏｕｔ１，ＦＤｏｕｔ２を出力する。
【００１９】
３はフィルタ回路２から出力されたフィルタリング後の第１および第２のディジタル信号ＦＤｏｕｔ１，ＦＤｏｕｔ２を受けて、アナログ信号ＡＤｉｎの電圧レベルを表す第１および第２のホールド信号ＳＨＤｏｕｔ１，ＳＨＤｏｕｔ２を出力するサンプルホールド回路である。
【００２０】
図２は図１におけるフィルタ回路２の具体的な構成例を示す回路図である。図２において、フィルタ回路２は、Ｄフリップフロップ（ＤＦＦ）２１とＳＲフリップフロップ（ＳＲＦＦ）２２とを備えており、さらに、インバータ２３およびＡＮＤゲート２４を備えている。また図３は、図２のフィルタ回路２の動作を示すタイミングチャートである。ここで、アナログ信号ＡＤｉｎは伝送路を通じて受信したので、伝送路の容量や抵抗などの影響によって信号の遷移が緩やかになっている。この場合、図３に示すように、第２のディジタル信号ＡＤｏｕｔ２は、第１のディジタル信号ＡＤｏｕｔ１と比較すると、立ち上がりエッジが遅れるとともに、立ち下がりエッジが早くなる。すなわち、不確定領域Ｇが生じる。フィルタ回路２は、この不確定領域Ｇを削減するために、ディジタル信号ＡＤｏｕｔ１，ＡＤｏｕｔ２について、立ち上がりエッジおよび立ち下がりエッジのうちの少なくともいずれか一方のタイミングを合わせるものである。
【００２１】
図２のフィルタ回路２において、ＤＦＦ１２には、第１のディジタル信号ＡＤｏｕｔ１がデータ入力として与えられるとともに、クロック信号ＣＫがクロック入力として与えられる。このため、ＤＦＦ１２から、第１のディジタル信号ＡＤｏｕｔ１がクロック信号ＣＫの１周期分だけ遅延した信号が出力される。そして、ＡＮＤゲート２４から、第１のディジタル信号ＡＤｏｕｔ１とＤＦＦ１２の出力信号との論理積が、ディジタル信号ＦＤｏｕｔ１として出力される。すなわち、フィルタ回路２から出力されるディジタル信号ＦＤｏｕｔ１は、その立ち上がりエッジが、第１のディジタル信号ＡＤｏｕｔ１の立ち上がりエッジからクロック信号ＣＫの１周期に相当する時間（図３ではＴ）だけ遅延したものになる。立ち下がりエッジはそのまま変わらない。
【００２２】
一方、ＳＲＦＦ２２には、第２のディジタル信号ＡＤｏｕｔ２がセット入力として与えられるとともに、インバータ２３から出力された第１のディジタル信号ＡＤｏｕｔ１の反転信号がリセット入力として与えられる。このため、ＳＲＦＦ２２の出力すなわちディジタル信号ＦＤｏｕｔ２は、第２のディジタル信号ＡＤｏｕｔ２の立ち上がりエッジに応じて立ち上がり、第１のディジタル信号ＡＤｏｕｔ１の立ち下がりエッジに応じて立ち下がる。
【００２３】
このような動作によって、フィルタ回路２から、立ち上がりエッジはほぼ一致し、かつ、立ち下がりエッジは一致したディジタル信号ＦＤｏｕｔ１，ＦＤｏｕｔ２が出力される。これにより、不確定領域Ｇをなくすことができる。
【００２４】
もし、変換回路１から出力された第１および第２のディジタル信号ＡＤｏｕｔ１，ＡＤｏｕｔ２を、そのまま後段のロジック回路において、システムクロックでサンプルホールドしたとすると、本来は、（ＡＤｏｕｔ１，ＡＤｏｕｔ２）＝（Ｈ，Ｈ）として認識されるべきところを、（Ｌ，Ｈ）または（Ｈ，Ｌ）と認識されてしまい、誤動作をまねくおそれがある。このような誤動作を未然に回避するために、フィルタ回路２を用いて、ディジタル信号のタイミング調整を行うのである。
【００２５】
言い換えると、ここでは、アナログ信号ＡＤｉｎの電圧レベルを参照電位ｒｅｆ１，ｒｅｆ２とそれぞれ比較する第１のステップと、この比較結果を基にして、アナログ信号ＡＤｉｎをディジタル信号ＡＤｏｕｔ１，ＡＤｏｕｔ２に変換する第２のステップと、ディジタル信号ＡＤｏｕｔ１，ＡＤｏｕｔ２について，エッジのタイミングを合わせる第３のステップとを備えた電圧レベル検知方法を実行しているといえる。
【００２６】
なお、変換によって生成するディジタル信号の個数は、２よりも多くてもかまわない。また、ディジタル信号の全てではなく、一部のものについてのみ、エッジのタイミングを合わせるようにしてもよい。
【００２７】
なおここでは、ディジタル信号ＦＤｏｕｔ１，ＦＤｏｕｔ２の立ち上がりエッジのタイミングは、必ずしも完全には一致しない。アナログ信号ＡＤｉｎの信号遷移の状態によっては、ディジタル信号ＦＤｏｕｔ１の立ち上がりエッジが、ディジタル信号ＦＤｏｕｔ２の立ち上がりエッジよりも遅くなる場合もある。ところが、例えば、後段のロジック回路において、ディジタル信号ＦＤｏｕｔ２のみについて“Ｈ”レベルが検知されたときは、アナログ信号ＡＤｉｎは第２の参照電位ｒｅｆ２を下回ったものと判断するようにすれば、判定動作に誤りが生じることはない。
【００２８】
また、変換回路１によっても、第１および第２のディジタル信号ＡＤｏｕｔ１，ＡＤｏｕｔ２のエッジのタイミングを合わせることができる。
【００２９】
図４は図１における変換回路１の構成の一例を示す回路図である。図４において、変換回路１は、第１および第２の比較器１１，１２と、セレクタ１３とを備えている。また図５は、図４に示す変換回路１の動作を示すタイミングチャートである。
【００３０】
図４の変換回路１において、第１の比較器１１はアナログ信号ＡＤｉｎと第１の参照電位ｒｅｆ１とを比較し、この比較結果を第１のディジタル信号ＡＤｏｕｔ１として出力する。セレクタ１３は、第１および第２の参照電位ｒｅｆ１，ｒｅｆ２を入力とするとともに、第２の比較器１２の出力を選択信号として受け、この選択信号に応じて、第１および第２の参照電位ｒｅｆ１，ｒｅｆ２のいずれかを選択出力する。第２の比較器１２はアナログ信号ＡＤｉｎと、セレクタ１３から選択出力された参照電位とを比較し、この比較結果を第２のディジタル信号ＡＤｏｕｔ２として出力する。
【００３１】
ここで、セレクタ１３は、第２の比較器１２の出力が“Ｈ”のとき、すなわちアナログ信号ＡＤｉｎの電圧レベルが第２の比較器１２に供給された参照電位よりも低いことを示しているときは、第１の参照電位ｒｅｆ１を選択出力する。一方、第２の比較器１２の出力が“Ｌ”のとき、すなわちアナログ信号ＡＤｉｎの電圧レベルが第２の比較器１２に供給された参照電位よりも高いことを示しているときは、第２の参照電位ｒｅｆ２を選択出力する。
【００３２】
これにより、図５に示すように、アナログ信号ＡＤｉｎの電圧レベルが下がり始めて、第２の参照電位ｒｅｆ２を下回ったとき、第２の比較器１２の出力すなわち第２のディジタル信号ＡＤｏｕｔ２が“Ｈ”になり、これにより、セレクタ１３の選択出力は第２の参照電位ｒｅｆ２から第１の参照電位ｒｅｆ１に変化する。その後、アナログ信号ＡＤｉｎの電圧レベルが上がり始めて、第１の参照電位ｒｅｆ１を上回ったとき、第２の比較器１２の出力すなわち第２のディジタル信号ＡＤｏｕｔ２が“Ｌ”になる。このとき、セレクタ１３の選択出力は第１の参照電位ｒｅｆ１から第２の参照電位ｒｅｆ２にもどる。
【００３３】
このような動作の結果、アナログ信号ＡＤｉｎの電圧レベルが第２の参照電位ｒｅｆ２を下回ってから第１の参照電位ｒｅｆ１に達するまでの間は、第１の比較器１１と第２の比較器１２とは、ともに第１の参照電位ｒｅｆ１との比較動作を行うことになり、したがって、同一の比較結果を出力する。このため、第１および第２のディジタル信号ＡＤｏｕｔ１，ＡＤｏｕｔ２の立ち下がりエッジのタイミングは、一致する。これにより、後段のロジック回路における誤動作を未然に回避することができる。
【００３４】
また、参照電位の個数が２よりも多い場合であっても、図４と同様に動作する回路は容易に実現可能である。図６（ａ）は変換回路の内部構成の他の例を示す図であり、３個の参照電位を用いるものである。図６（ａ）において、図４と共通の構成要素には図４と同一の符号を付している。また図６（ｂ）は図６（ａ）の変換回路１Ａの動作を示すタイミングチャートである。
【００３５】
図６（ａ）の変換回路１Ａは、図４の変換回路１に加えて、さらに、第３の比較器１４と、セレクタ１５とを備えている。セレクタ１５は、第１および第３の参照電位ｒｅｆ１，ｒｅｆ３を入力とするとともに、第３の比較器１４の出力を選択信号として受け、この選択信号に応じて、第１および第３の参照電位ｒｅｆ１，ｒｅｆ３のいずれかを選択出力する。第３の比較器１４はアナログ信号ＡＤｉｎとセレクタ１５から選択出力された参照電位とを比較し、この比較結果を第３のディジタル信号ＡＤｏｕｔ３として出力する。
【００３６】
ここで、セレクタ１５は、第３の比較器１４の出力が“Ｈ”のとき、すなわちアナログ信号ＡＤｉｎの電圧レベルが第３の比較器１４に供給された参照電位よりも低いことを示しているときは、第１の参照電位ｒｅｆ１を選択出力する。一方、第３の比較器１４の出力が“Ｌ”のとき、すなわちアナログ信号ＡＤｉｎの電圧レベルが第３の比較器１４に供給された参照電位よりも高いことを示しているときは、第３の参照電位ｒｅｆ３を選択出力する。
【００３７】
これにより、図６（ｂ）に示すように、アナログ信号ＡＤｉｎの電圧レベルが下がり始めて、第３の参照電位ｒｅｆ３を下回ったとき、第３の比較器１４の出力すなわち第３のディジタル信号ＡＤｏｕｔ３が“Ｈ”になり、これにより、セレクタ１５の選択出力は第３の参照電位ｒｅｆ３から第１の参照電位ｒｅｆ１に変化する。その後、アナログ信号ＡＤｉｎの電圧レベルが上がり始めて、第１の参照電位ｒｅｆ１を上回ったとき、第３の比較器１４の出力すなわち第３のディジタル信号ＡＤｏｕｔ３が“Ｌ”になる。このとき、セレクタ１５の選択出力は第１の参照電位ｒｅｆ１から第３の参照電位ｒｅｆ３にもどる。
【００３８】
このような動作の結果、第３のディジタル信号ＡＤｏｕｔ３は、第１および第２のアナログ信号ＡＤｏｕｔ１，ＡＤｏｕｔ２と、立ち下がりエッジのタイミングが一致する。これにより、後段のロジック回路における誤動作を未然に回避することができる。
【００３９】
なお、ここでは、フィルタ回路の構成例として図２を示し、変換回路の構成例として、図４および図６（ａ）を示したが、本発明はこれらの回路構成に限られるものではなく、同様の動作を行うものであれば、いかなる回路構成であってもかまわない。また、本発明に係る変換回路を用いる場合には、フィルタ回路を省いてもかまわないし、本発明に係るフィルタ回路を用いる場合には、従来と同様の変換回路を用いてもかまわない。
【００４０】
図７は図１におけるサンプルホールド回路３の内部構成の一例を示す図である。図７において、第１のサンプリング回路３１は、ＤＦＦ３１ａおよびＡＮＤゲート３１ｃによって構成されている。ＤＦＦ３１ａはディジタル信号ＦＤｏｕｔ１をデータ入力とし、クロック信号ＣＫをクロック入力とする。そして、ＡＮＤゲート３１ｃはディジタル信号ＦＤｏｕｔ１とＤＦＦ３１ａの出力とを入力とし、その論理積信号を出力する。これにより、第１のサンプリング回路３１の出力信号は、ディジタル信号ＦＤｏｕｔ１と、このディジタル信号ＦＤｏｕｔ１をクロック信号ＣＫによってサンプリングした信号とがともに“Ｈ”のとき、“Ｈ”になる。
【００４１】
また第２のサンプリング回路３２は、ＤＦＦ３２ａおよびＡＮＤゲート３２ｂによって構成されている。ＤＦＦ３２ａはディジタル信号ＦＤｏｕｔ２をデータ入力とし、クロック信号ＣＫをクロック入力とする。そして、ＡＮＤゲート３２ｂはディジタル信号ＦＤｏｕｔ２とＤＦＦ３２ａの出力とを入力とし、その論理積信号を出力する。これにより、第２のサンプリング回路３２の出力信号は、ディジタル信号ＦＤｏｕｔ２と、このディジタル信号ＦＤｏｕｔ２をクロック信号ＣＫによってサンプリングした信号とがともに“Ｈ”のとき、“Ｈ”になる。
【００４２】
第１および第２のホールド回路３３，３４は、ＲＳＦＦ３３，３４によってそれぞれ構成されており、第１および第２のサンプリング回路３１，３２の出力が“Ｈ”になると、その信号をホールドし、リセット信号Ｒｅｓｅｔが“Ｈ”になるまで信号を保持する。
【００４３】
図８は図７のサンプルホールド回路３の動作を示すタイミングチャートである。図８において、（ａ）はアナログ信号ＡＤｉｎが第２の参照電位ｒｅｆ２よりも下回る場合、（ｂ）はアナログ信号ＡＤｉｎが第１の参照電位ｒｅｆ１よりも下回るが第２の参照電位ｒｅｆ２を下回らない場合を示している。
【００４４】
まず図８（ａ）の場合、第１のサンプリング回路３１の出力は、ディジタル信号ＦＤｏｕｔ１がクロックＣＫの２周期に相当する間“Ｈ”になったとき、“Ｈ”に変化する。同様に、第２のホールド信号ＳＨＤｏｕｔ２は、ディジタル信号ＦＤｏｕｔ２がクロックＣＫの２周期に相当する間“Ｈ”になったとき、“Ｈ”に変化する。その後は、リセット信号Ｒｅｓｅｔとして“Ｈ”が入力されるまで、第２のホールド信号ＳＨＤｏｕｔ２は“Ｈ”にホールドされる。
【００４５】
また図８（ｂ）の場合では、ディジタル信号ＦＤｏｕｔ１がクロックＣＫの２周期に相当する間“Ｈ”になったとき、第１のホールド信号ＳＨＤｏｕｔ１は“Ｈ”になる。一方、第２のホールド信号ＳＨＤｏｕｔ２は、ディジタル信号ＦＤｏｕｔ２が“Ｈ”にならないので、変化しない。その後は、リセット信号Ｒｅｓｅｔとして“Ｈ”が入力されるまで、第１のホールド信号ＳＨＤｏｕｔ１は“Ｈ”にホールドされる。
【００４６】
ここで、リセット信号Ｒｅｓｅｔは、アナログ信号ＡＤｉｎの受信の前後では“Ｌ”に設定し、受信後、ある程度時間を経てから“Ｈ”に設定することが望ましい。このような制御は、ロジック部によって実現することが容易である。
【００４７】
またここでは、サンプルホールド回路の構成例として図６を示したが、本発明はこの回路構成に限られるものではなく、同様の動作を行うものであれば、いかなる回路構成であってもかまわない。また、ここでは、フィルタリング後の第１および第２のディジタル信号ＦＤｏｕｔ１，ＦＤｏｕｔ２を、サンプリングホールド回路３の入力としたが、フィルタ回路２を省いて、元の第１および第２のディジタル信号ＡＤｏｕｔ１，ＡＤｏｕｔ２を入力としてもかまわない。
【００４８】
【発明の効果】
以上のように本発明によると、アナログ信号から変換された複数のディジタル信号について、いわゆる不確定領域をなくすことができるので、電圧レベル検知の誤動作を未然に回避することができる。また、後段のロジック部による信号取り込み可能期間をより長くすることができるので、電圧レベル検知の精度をより向上させることができる。
【図面の簡単な説明】
【図１】  本発明の一実施の形態に係る電圧レベル検知回路の構成を示すブロック図である。
【図２】  本発明の一実施形態に係る電圧レベル検知回路におけるフィルタ回路の構成を示す回路図である。
【図３】  図２のフィルタ回路の動作を示すタイミングチャートである。
【図４】  本発明の一実施形態に係る電圧レベル検知回路における変換回路の構成を示す回路図である。
【図５】  図４の変換回路の動作を示すタイミングチャートである。
【図６】  （ａ）は変換回路の他の構成を示す回路図、（ｂ）は（ａ）の変換回路の動作を示すタイミングチャートである。
【図７】  本発明の一実施形態に係る電圧レベル検知回路におけるサンプルホールド回路の構成を示す回路図である。
【図８】  図７のサンプルホールド回路の動作を示すタイミングチャートである。
【図９】  送受信回路の構成例を示す図である。
【図１０】  ケーブルを伝送される信号の波形を示す模式図である。
【図１１】  従来技術における各信号のタイミングチャートである。
【符号の説明】
１，１Ａ  変換回路
２  フィルタ
３  サンプルホールド回路
２２  ＲＳフリップフロップ
１１  第１の比較器
１２  第２の比較器
１３  セレクタ
ＡＤｉｎ  アナログ信号
ｒｅｆ１  第１の参照電位
ｒｅｆ２  第２の参照電位
ＡＤｏｕｔ１  第１のディジタル信号
ＡＤｏｕｔ２  第２のディジタル信号
ＦＤｏｕｔ１  フィルタリング後の第１のディジタル信号
ＦＤｏｕｔ２  フィルタリング後の第２のディジタル信号
ＳＨＤｏｕｔ１  第１のホールド信号
ＳＨＤｏｕｔ２  第２のホールド信号
【図１】
0003833094.tif 000002
【図２】
0003833094.tif 000003
【図３】
0003833094.tif 000004
【図４】
0003833094.tif 000005
【図５】
0003833094.tif 000006
【図６】
0003833094.tif 000007
【図７】
0003833094.tif 000008
【図８】
0003833094.tif 000009
【図９】
0003833094.tif 000010
【図１０】
0003833094.tif 000011
【図１１】
0003833094.tif 000012