(57)【特許請求の範囲】
【請求項１】
トレンチコンデンサを備える半導体の製造方法であって、基板を提供する工程と、前記基板にトレンチを形成する工程と、前記トレンチの底部及び所定深度までの側部を被覆するガラスドープ層を形成する工程と、前記ガラスドープ層を被覆する第一誘電層を形成する工程と、前記ガラスドープ層のドーパントを基板に拡散して埋設領域を形成する工程と、前記第一誘電層と前記ガラスドープ層を除去する工程と、前記トレンチの底部及び前記所定深度までの側部を被覆する第二誘電層と、前記トレンチ内において前記第二誘電層の底部から前記所定深度までを充填する第一導電層とを形成する工程と、前記第一導電層よりも前記トレンチの開口側の領域であるカラー領域の底部及び側部を被覆する断面Ｕ字型の絶縁層を形成する工程と、前記トレンチの開口面よりも底部側で前記Ｕ字型絶縁層の側部を被覆するカラー導電層を形成する工程と、前記Ｕ字型絶縁層のうち前記カラー導電層に接触しない部分を除去してカラー絶縁層を形成する工程と、前記トレンチ内の残余空間を充填する埋設帯を形成する工程と、トランジスタの拡散領域のうちの一方と前記第一導電層とを前記埋設帯を介して電気的に接続する結合拡散領域を形成する工程とを有することを特徴とするトレンチコンデンサを備える半導体の製造方法。
【請求項２】
前記埋設領域と電気的に接触する埋め込みウェルを前記基板に形成する工程を更に有することを特徴とする請求項１記載のトレンチコンデンサを備える半導体の製造方法。
【請求項３】
前記ガラスドープ層の形成は、前記トレンチの底部及び側部を被覆する前記ガラスドープ層を蒸着により形成する工程と、前記ガラスドープ層の底部から少なくとも前記所定深度を超えて前記トレンチ内を満たすフォトレジスト層を形成する工程と、前記フォトレジスト層のうち前記所定深度よりも前記トレンチの開口側の部分を除去する工程と、前記ガラスドープ層のうち前記フォトレジスト層に接触しない部分を除去する工程とによって行われることを特徴とする請求項１または２に記載のトレンチコンデンサを備える半導体の製造方法。
【請求項４】
前記第二誘電層の形成は、前記トレンチの底部及び側部を被覆する前記第二誘電層を形成する工程と、前記第二誘電層のうち前記所定深度よりも前記トレンチの開口側の部分を除去する工程とによって行われることを特徴とする請求項１から３のいずれかに記載のトレンチコンデンサを備える半導体の製造方法。
【請求項５】
前記第一導電層の形成は、前記トレンチの底部及び側部を被覆する前記第二誘電層を形成する工程と、前記第二誘電層の底部から少なくとも前記所定深度を超えて前記トレンチ内を満たす前記第一導電層を形成する工程と、前記第一導電層のうち前記所定深度よりも前記トレンチの開口側の部分を除去する工程とによって行われることを特徴とする請求項１から４のいずれかに記載のトレンチコンデンサを備える半導体の製造方法。
【請求項６】
前記カラー導電層の形成は、前記カラー領域の底部及び側部を被覆する前記Ｕ字型絶縁層の底部及び側部を被覆する断面Ｕ字型の第二導電層を形成する工程と、前記第二導電層の底部及び前記第二導電層のうち前記トレンチの開口付近の部分を除去する工程とによって行われることを特徴とする請求項１から５のいずれかに記載のトレンチコンデンサを備える半導体の製造方法。
【請求項７】
前記カラー絶縁層は、オルトケイ酸テトラエチル（ＴＥＯＳ）により形成されることを特徴とする請求項１から６のいずれかに記載のトレンチコンデンサを備える半導体の製造方法。
【請求項８】
前記第一導電層は、ドーピングされることを特徴とする請求項１から７のいずれかに記載のトレンチコンデンサを備える半導体の製造方法。
【請求項９】
前記トレンチの開口から前記カラー絶縁層のトレンチ開口側端面までの距離が、前記トレンチの開口から前記カラー導電層のトレンチ開口側端面までの距離と等しいか当該距離よりも短いことを特徴とする請求項１から８のいずれかに記載のトレンチコンデンサを備える半導体の製造方法。
【請求項１０】
前記ガラスドープ層には、ｎ型ドーパントがドープされることを特徴とする請求項１から９のいずれかに記載のトレンチコンデンサを備える半導体の製造方法。
【請求項１１】
トレンチコンデンサを備える半導体であって、基板と、前記基板に形成されるトレンチと、前記トレンチの底部周囲に形成される埋設領域と、前記トレンチの底部および所定深度までの側部を被覆する第二誘電層と、前記トレンチ内において前記第二誘電層の底部から前記所定深度までを充填する第一導電層と、前記第一導電層よりも前記トレンチの開口側の領域であるカラー領域の側部を前記トレンチの開口面よりも底部側で被覆するカラー絶縁層と、該カラー絶縁層に積層するカラー導電層と、前記トレンチ内の残余空間を充填して前記第一導電層と前記カラー導電層と前記カラー絶縁層と前記トレンチの側部に接触する埋設帯とを有し、前記トレンチの開口から前記カラー絶縁層のトレンチ開口側端面までの距離が、前記トレンチの開口から前記カラー導電層のトレンチ開口側端面までの距離と等しいか当該距離よりも短く、トランジスタの拡散領域のうちの一方と前記第一導電層との電気的接続は前記埋設帯と結合拡散領域のみを介してなされることを特徴とするトレンチコンデンサを備える半導体。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体およびその製造方法に関する。さらに詳述すると、本発明は、トレンチコンデンサを備える半導体およびその製造方法に関し、導電層間の電気的接続を良好にするための技術に関する。
【０００２】
【従来の技術】
トレンチコンデンサを備える半導体の従来の製造工程を図１１〜図１９を用いて説明する。先ず、図１１に示すように、半導体（例えばシリコン半導体）基板１００に、所定深度のトレンチ１０１がフォトマスク１０２によって形成される。次に、図１２に示すように、トレンチ１０１の下部（底部側）に、ｎ＋型ドープの繊維ガラス膜１１１が形成される。このｎ＋型ドープの繊維ガラス膜１１１は、一般的にドーパントとしてヒ素（Ａｓ）がドープされるもので、ＡＳＧとして知られている。次に、図１３に示すように、アニ−ル（焼きなまし）工程が施されて、繊維ガラス膜１１１中のヒ素（Ａｓ）が半導体基板１００に拡散して、図中点線で示す領域の埋設領域１１２が形成される。繊維ガラス膜１１１は、埋設領域１１２が形成された後、除去される。次に、図１４に示すように、誘電層１１３がトレンチ１０１の下部（底部側）に形成される。次に、図１５に示すように、重ドープ（heavily doped）第一ポリシリコン層１１４がトレンチ１０の誘電層１１３の上に形成される。第一ポリシリコン層１１４、誘電層１１３及び埋設領域１１２はトレンチコンデンサを構成し、第一ポリシリコン層１１４と埋設領域１１２は電極となる。次に、図１６に示すように、トレンチ１０１の上部（開口側）の側壁（側部）に、蒸着によってカラー絶縁層１１５が形成される。また、第一ポリシリコン層１１４がトレンチ１０１の開口側に露出するように、ドライエッチングが施される。また、エッチングの結果、カラー絶縁層１１５の厚みは、トレンチ１０１の開口に向かうほど薄くなる（換言すればトレンチ１０１の底部に向かうほど厚くなる）。カラー絶縁層１１５は、一般に、オルトケイ酸テトラエチル（Tetra Ethyl Ortho Silicate、ＴＥＯＳ）により形成される。次に、図１７に示すように、第二ポリシリコン層１１６がトレンチ１０１の上部（開口側）に形成される。第二ポリシリコン層１１６は、第一ポリシリコン層１１４と接触し、且つトレンチ１０１の開口面よりも底部側にあるように形成される。次に、図１８に示すように、トレンチ１０１の側部に形成されているカラー絶縁層１１５の一部がウェットエッチングされて、拡散凹部（diffusion indentation）１１７が形成される。当該ウェットエッチングにより除去されるカラー絶縁層１１５はトレンチ１０１の開口側ほど薄い形状であるため、この拡散凹部１１７は、トレンチ１０１の開口側ほど狭くトレンチ１０１の底部側ほど広い形状となる。最後に、図１９に示すように、埋設帯１１８がトレンチ１０１に形成される。以上の工程によって、トレンチコンデンサが半導体中に形成される。
【０００３】
図２０に示すように、第一ポリシリコン層１１４中のドーパントは、第二ポリシリコン層１１６と拡散凹部１１７の埋設帯１１８を通じて半導体基板１００に拡散し、トランジスタ等の他の素子と共にコンデンサ接続拡散領域（capacitor connection diffusion region）１２０を形成する。
【０００４】
【発明が解決しようとする課題】
しかしながら、上述した工程で製造される半導体では、導電層間の電気的接続が不完全となる場合がある。図２０に拡大して示すように、拡散凹部１１７はトレンチ１０１の開口側ほど狭くトレンチ１０１の底部側ほど広い形状であるため、トレンチ１０１に埋設帯１１８を形成する際に、埋設帯１１８が拡散凹部１７に充分にまたは良好に充填されずに、溝又は空洞或いはギャップ等の不連続部１１９が発生することがある。不連続部１１９があると、第一ポリシリコン層１１４中のドーパントは、半導体基板１００に充分にまたは良好に拡散することができない。このため、埋設帯１１８における抵抗が増加して導電層間の電気的接続が不完全となり、歩留率が減少してしまう。特に、サブミクロン技術（即ち、加工寸法を１マイクロメートルよりさらに小さくする技術）等を採用して一層の回路の縮小化・高密度化を図る場合、溝又は空洞或いはギャップ等の不連続部１１９の発生は一層顕著となる。
【０００５】
そこで本発明は、溝又は空洞或いはギャップ等の不連続部の発生を防止し導電層間の好ましい電気的接続を可能とするトレンチコンデンサを備える半導体及びその製造方法を提供することを目的とする。
【０００６】
【課題を解決するための手段】
かかる目的を達成するため、請求項１記載の発明は、トレンチコンデンサを備える半導体の製造方法であって、基板を提供する工程と、基板にトレンチを形成する工程と、トレンチの底部及び所定深度までの側部を被覆するガラスドープ層を形成する工程と、ガラスドープ層を被覆する第一誘電層を形成する工程と、ガラスドープ層のドーパントを基板に拡散して埋設領域を形成する工程と、第一誘電層とガラスドープ層を除去する工程と、トレンチの底部及び所定深度までの側部を被覆する第二誘電層と、トレンチ内において第二誘電層の底部から所定深度までを充填する第一導電層とを形成する工程と、第一導電層よりもトレンチの開口側の領域であるカラー領域の底部及び側部を被覆する断面Ｕ字型の絶縁層を形成する工程と、トレンチの開口面よりも底部側でＵ字型絶縁層の側部を被覆するカラー導電層を形成する工程と、Ｕ字型絶縁層のうちカラー導電層に接触しない部分を除去してカラー絶縁層を形成する工程と、トレンチ内の残余空間を充填する埋設帯を形成する工程と、トランジスタの拡散領域のうちの一方と第一導電層とを埋設帯を介して電気的に接続する結合拡散領域を形成する工程とを有するようにしている。
【０００７】
したがって、カラー導電層とカラー絶縁層とはトレンチ内に埋設帯が充填され難い凹部を形成しないので、埋設帯はカラー領域に良好に充填され、埋設帯中に溝又は空洞或いはギャップ等の不連続部を生じることはない。
【０００８】
また、請求項２記載の発明は、請求項１記載のトレンチコンデンサを備える半導体の製造方法において、埋設領域と電気的に接触する埋め込みウェルを基板に形成する工程を更に有するようにしている。この場合、トレンチコンデンサを備える半導体を例えばＤＲＡＭのメモリセルに用いることができる。
【０００９】
また、請求項３記載の発明は、請求項１または２に記載のトレンチコンデンサを備える半導体の製造方法において、ガラスドープ層の形成は、トレンチの底部及び側部を被覆するガラスドープ層を蒸着により形成する工程と、ガラスドープ層の底部から少なくとも所定深度を超えてトレンチ内を満たすフォトレジスト層を形成する工程と、フォトレジスト層のうち所定深度よりもトレンチの開口側の部分を除去する工程と、ガラスドープ層のうちフォトレジスト層に接触しない部分を除去する工程とによって行われるようにしている。これにより、トレンチの底部及び所定深度までの側部を被覆するガラスドープ層の形成を容易且つ確実に行える。
【００１０】
また、請求項４記載の発明は、請求項１から３のいずれかに記載のトレンチコンデンサを備える半導体の製造方法において、第二誘電層の形成は、トレンチの底部及び側部を被覆する第二誘電層を形成する工程と、第二誘電層のうち所定深度よりもトレンチの開口側の部分を除去する工程とによって行われるようにしている。これにより、トレンチの底部及び所定深度までの側部を被覆する第二誘電層の形成を容易且つ確実に行える。
【００１１】
また、請求項５記載の発明は、請求項１から４のいずれかに記載のトレンチコンデンサを備える半導体の製造方法において、第一導電層の形成は、トレンチの底部及び側部を被覆する第二誘電層を形成する工程と、第二誘電層の底部から少なくとも所定深度を超えてトレンチ内を満たす第一導電層を形成する工程と、第一導電層のうち所定深度よりもトレンチの開口側の部分を除去する工程とによって行われるようにしている。これにより、トレンチ内において第二誘電層の底部から所定深度までを充填する第一導電層の形成を容易且つ確実に行える。
【００１２】
また、請求項６記載の発明は、請求項１から５のいずれかに記載のトレンチコンデンサを備える半導体の製造方法において、カラー導電層の形成は、カラー領域の底部及び側部を被覆するＵ字型絶縁層の底部及び側部を被覆する断面Ｕ字型の第二導電層を形成する工程と、第二導電層の底部及び第二導電層のうちトレンチの開口付近の部分を除去する工程とによって行われるようにしている。これにより、トレンチの開口面よりも底部側でＵ字型絶縁層の側部を被覆するカラー導電層の形成を容易且つ確実に行える。
【００１３】
また、請求項７記載の発明は、請求項１から６のいずれかに記載のトレンチコンデンサを備える半導体の製造方法において、カラー絶縁層は、オルトケイ酸テトラエチル（ＴＥＯＳ）により形成されるものとしている。オルトケイ酸テトラエチル（ＴＥＯＳ）は絶縁層として好適な物性を示す。
【００１４】
また、請求項８記載の発明は、請求項１から７のいずれかに記載のトレンチコンデンサを備える半導体の製造方法において、第一導電層は、ドーピングされるものとしている。したがって、第一導電層中のドーパントが、埋設帯を介して基板に拡散し、トランジスタ等の他の素子と共にコンデンサ接続拡散領域を形成する。
【００１５】
また、請求項９記載の発明は、請求項１から８のいずれかに記載のトレンチコンデンサを備える半導体の製造方法において、トレンチの開口からカラー絶縁層のトレンチ開口側端面までの距離が、トレンチの開口からカラー導電層のトレンチ開口側端面までの距離と等しいか当該距離よりも短くなるようにしている。したがって、カラー導電層とカラー絶縁層とはトレンチ内に埋設帯が充填され難い凹部を形成しない。
【００１６】
また、請求項１０記載の発明は、請求項１から９のいずれかに記載のトレンチコンデンサを備える半導体の製造方法において、ガラスドープ層には、ｎ型ドーパントがドープされるようにしている。したがって、ガラスドープ層中のドーパントが基板に拡散して、埋設領域が形成される。
【００１７】
また、請求項１１記載の発明は、トレンチコンデンサを備える半導体であって、基板と、基板に形成されるトレンチと、トレンチの底部周囲に形成される埋設領域と、トレンチの底部および所定深度までの側部を被覆する第二誘電層と、トレンチ内において第二誘電層の底部から所定深度までを充填する第一導電層と、第一導電層よりもトレンチの開口側の領域であるカラー領域の側部をトレンチの開口面よりも底部側で被覆するカラー絶縁層と、該カラー絶縁層に積層するカラー導電層と、トレンチ内の残余空間を充填して第一導電層とカラー導電層とカラー絶縁層とトレンチの側部に接触する埋設帯とを有し、トレンチの開口からカラー絶縁層の端面までの距離が、トレンチの開口からカラー導電層の端面までの距離と等しいか当該距離よりも短く、トランジスタの拡散領域のうちの一方と第一導電層との電気的接続は埋設帯と結合拡散領域のみを介してなされるようにしている。
【００１８】
したがって、カラー導電層とカラー絶縁層とはトレンチ内に埋設帯が充填され難い凹部を形成しないので、埋設帯はカラー領域に良好に充填され、埋設帯中に溝又は空洞或いはギャップ等の不連続部を生じることはない。また、第一導電層中のドーパントが、埋設帯を介して基板に拡散し、トランジスタ等の他の素子と共にコンデンサ接続拡散領域を形成する。
【００１９】
【発明の実施の形態】
以下、本発明の構成を図面に示す実施形態に基づいて詳細に説明する。
【００２０】
図１から図１０に本発明のトレンチコンデンサを備える半導体及びその製造方法の実施の一形態を示す。図１に示すように、このトレンチコンデンサを備える半導体は、基板１と、基板１に形成されるトレンチ１０と、トレンチ１０の底部周囲に形成される埋設領域５４と、トレンチ１０の底部および所定深度までの側部を被覆する第二誘電層６２と、トレンチ１０内において第二誘電層６２の底部から所定深度までを充填する第一導電層５５と、第一導電層５５よりもトレンチ１０の開口側の領域であるカラー領域５６の側部をトレンチ１０の開口面よりも底部側で被覆するカラー絶縁層６０と、該カラー絶縁層６０に積層するカラー導電層５９と、トレンチ１０内の残余空間を充填して第一導電層５５とカラー導電層５９とカラー絶縁層６０とトレンチ１０の側部に接触する埋設帯６１とを有し、トレンチ１０の開口からカラー絶縁層６０のトレンチ開口側端面までの距離が、トレンチ１０の開口からカラー導電層５９のトレンチ開口側端面までの距離と等しいか当該距離よりも短くなるようにしている。
【００２１】
本実施形態におけるトレンチコンデンサを備える半導体は、例えば以下に説明する工程で製造される。
【００２２】
先ず図２に示すように、半導体（例えばシリコン半導体）基板１が供給される。本実施形態における基板１には、例えばボロン（boron、Ｂ）のようなＰ型ドーパントが軽ドープ（lightly doped）される。また、基板１には、酸化層４に続き、停止層５とハードマスク層６が形成される。ハードマスク層６によって特定された位置に、例えば反応性イオンエッチング（Reactive Ion Etching、ＲＩＥ）工程によって、トレンチ１０が形成される。
【００２３】
次に図３に示すように、ハードマスク層６がトレンチ１０の形成後に除去されて、ガラスドープ層５１がトレンチ１０全体を被覆するように形成される。ガラスドープ層５１は、例えば、ｎ型ドーパントがドープされたガラス（ヒ素ガラス（Arsenic glass、ＡＳＧ）やリンガラス（Phosphorous glass、ＰＳＧ）等）を用いて、化学気相蒸着（Chemical Vapor Deposition、ＣＶＤ）を施すことにより、厚み２ｎｍ〜８０ｎｍに形成される。このガラスドープ層５１は、埋設領域５４を形成するために用いられる。また、フォトレジスト材料を用いて蒸着が施され、フォトレジスト層５２がトレンチ１０を充填するように形成される。
【００２４】
次に図４に示すように、フォトレジスト層５２のうちトレンチ１０の所定深度（例えばトレンチ１０の開口面から約０．５μｍ〜２μｍ）よりも開口側の部分が、例えば化学ドライエッチング（Chemical Dry Etching、ＣＤＥ）又は反応性イオンエッチングが施されることにより除去される。そして、ガラスドープ層５１のうちフォトレジスト層５２に接触しない部分（即ち、ガラスドープ層５１のうちトレンチ１０の所定深度よりも開口側の部分）が、例えばウェットエッチングにより除去される。これにより、トレンチ１０の底部及び所定深度までの側部を被覆するガラスドープ層５１が形成される。
【００２５】
次に図５に示すように、トレンチ１０内に残ったフォトレジスト層５２は、例えばウェットエッチングにより除去される。その後、厚み約５ｎｍ〜３０ｎｍの第一誘電層５３が、例えば酸化ケイ素を用いて化学気相蒸着を施すことにより、トレンチ１０内のガラスドープ層５１上に形成される。そして、例えば温度約１０５０℃でアニ−ル（焼きなまし）工程が施されて、ガラスドープ層５１中のドーパントが基板１に拡散して、図中点線で示す領域の埋設領域５４が形成される。
【００２６】
次に図６示すように、ガラスドープ層５１と第一誘電層５３は例えばウェットエッチングにより除去される。その後、第二誘電層６２が例えば蒸着によってトレンチ１０全体を被覆するように形成され、次いで第一導電層５５が例えば蒸着によってトレンチ１０を充填するように形成される。そして、第一導電層５５のうちトレンチ１０の所定深度（例えばトレンチ１０の開口面から約０．５μｍ〜２μｍ）よりも開口側の部分が例えば化学ドライエッチング又は反応性イオンエッチングによって除去され、次いで第二誘電層６２のうち第一導電層５５に接触しない部分（即ち、第二誘電層６２のうちトレンチ１０の所定深度よりも開口側の部分）が例えばウェットエッチングにより除去される。尚、第二誘電層６２がトレンチ１０を被覆する所定深度は、ガラスドープ層５１がトレンチ１０を被覆していた所定深度と等しくすることが好ましい。これにより、トレンチ１０の底部及び所定深度までの側部を被覆する第二誘電層６２と、トレンチ１０内において第二誘電層６２の底部から所定深度までを充填する第一導電層５５が形成される。第一導電層５５は例えば重ドープ（heavily doped）ポリシリコン層であり、第二誘電層６２は例えば窒化物（nitride）又は酸窒化物（oxy-nitride）である。第一導電層５５及び第二誘電層６２及び埋設領域５４はトレンチコンデンサを構成し、第一導電層５５と埋設領域５４は電極となる。
【００２７】
ここで、第一導電層５５および第二誘電層６２よりもトレンチ１０の開口側のトレンチ１０内における空間をカラー領域５６と定義する。
【００２８】
次に図７に示すように、カラー領域５６の底部及び側部を被覆するように、厚み約２０ｎｍ〜４０ｎｍの断面Ｕ字型の絶縁層５７が、例えばオルトケイ酸テトラエチル（Tetra Ethyl Ortho Silicate、ＴＥＯＳ）を用いて化学気相蒸着により形成される。次いで、断面Ｕ字型の第二導電層５８がＵ字型絶縁層５７の底部及び側部を被覆するように形成される。第二導電層５８としては、例えば一般的に用いられるポリシリコン層を用いて良い。
【００２９】
次に図８に示すように、トレンチ１０の開口付近における第二導電層５８に対して、例えば反応性イオンエッチングが施されて、第二導電層５８の底部及びトレンチ１０の開口付近の部分が除去されて、トレンチ１０の開口面よりも底部側でＵ字型絶縁層５７の側部を被覆するカラー導電層５９が形成される。尚、カラー導電層５９には、ドーパントとしてヒ素（Ａｓ）またはリン（Ｐ）などのｎ型イオンをドープするようにしても良い。
【００３０】
次に図９に示すように、Ｕ字型絶縁層５７のうちカラー導電層５９に接触しない部分にエッチングが施されて、トレンチ１０の開口面よりも底部側でカラー領域５６の側部を被覆するカラー絶縁層６０が形成される。これにより、第一導電層５５がトレンチ１０の開口側に露出する。ここで、カラー導電層５９のトレンチ開口側端面とカラー絶縁層６０のトレンチ開口側端面とは必ずしも同一平面を形成しなくても良いが、トレンチ１０の開口からカラー絶縁層６０のトレンチ開口側端面までの距離は、トレンチ１０の開口からカラー導電層５９のトレンチ開口側端面までの距離と等しいか当該距離よりも短いようにすることが好ましい。例えば本実施形態では、カラー導電層５９のトレンチ開口側端面は曲面となっており、カラー導電層５９のトレンチ開口側端面とカラー絶縁層６０のトレンチ開口側端面とは同一平面を形成しないが、トレンチ１０の開口からカラー絶縁層６０のトレンチ開口側端面までの距離は、トレンチ１０の開口からカラー導電層５９のトレンチ開口側端面までの距離と等しいか当該距離よりも短い。このように構成することで、カラー導電層５９とカラー絶縁層６０とによって、トレンチ１０内に埋設帯６１が充填され難い凹部が形成されることがない。
【００３１】
最後に、図１０に示すように、導電性の埋設帯６１がカラー領域５６に形成される。この埋設帯６１は、第一導電層５５とカラー導電層５９とカラー絶縁層６０とトレンチ１０の側部に接触するようにトレンチ１０内の残余空間を充填する。
【００３２】
以上の工程により、トレンチコンデンサが半導体中に形成される。このトレンチコンデンサを備える半導体によれば、埋設帯６１はカラー領域５６に良好に充填されるため、埋設帯６１中に溝又は空洞或いはギャップ等の不連続部を生じることはない。したがって、第一導電層５５中のドーパントは埋設帯６１を介して、基板１に良好に拡散することができる。したがって、埋設帯６１の抵抗値は低く、導電層間の電気的接続は良好となる。
【００３３】
図１は、このトレンチコンデンサを備える半導体によってＤＲＡＭ（Dynamic Random Access Memory）のメモリセルを構成した場合の一例を示す。この場合、トレンチコンデンサに結合されるＮＭＯＳやＰＭＯＳ等の素子は、基板１の所定領域に形成される。また、非活性領域（トレンチ分離またはトレンチアイソレーションとも呼ばれる）８０が、例えばフォトリソグラフィと異方性エッチングが施されることにより、トレンチ１０を部分的に被覆するように形成される。その後、基板１上の酸化層４と停止層５は除去される。そして、ｎ型の埋め込みウェル７０が、マスクにより基板１の所定の深度に形成される。ｎ型の埋め込みウェル７０は、例えば、ヒ素（Ａｓ）またはリン（Ｐ）などのドーパントを用いてイオン打ち込み（イオン注入）により、部分的に埋設領域５４と接触するように、形成される。基板１には、トランジスタ１１が形成される。このトランジスタ１１は、例えば、ゲート１２と、ゲート１２上に形成されるワードライン２０と、ゲート１２の両側に位置する拡散領域１３，１４とから構成される。
【００３４】
拡散領域１４は、第一導電層５５から埋設帯６１を介した基板１へのドーパントの拡散により形成された結合拡散領域２５を通じて、トレンチコンデンサに結合される。他方の拡散領域１３は、接触プラグ８３によって、ビットライン８５に結合される。そして、基板１とトランジスタ１１は、誘電中間層８９によって被覆される。
【００３５】
なお、上述の実施形態は本発明の好適な実施の一例ではあるがこれに限定されるものではなく、本発明の要旨を逸脱しない範囲において種々変形実施可能である。
【００３６】
【発明の効果】
以上の説明から明らかなように、本発明のトレンチコンデンサを備える半導体及びその製造方法によれば、埋設帯中に溝又は空洞或いはギャップ等の不連続部を生じることはない。したがって、第一導電層中のドーパントは埋設帯を介して、基板に良好に拡散することができる。したがって、埋設帯の抵抗値は低く、導電層間の電気的接続は良好となる。
【図面の簡単な説明】
【図１】  本発明のトレンチコンデンサを備える半導体の実施の一形態を示し、当該半導体によってＤＲＡＭのメモリセルを構成した場合の一例を示す概略断面図である。
【図２】  本発明のトレンチコンデンサを備える半導体の製造方法の実施の一形態を示し、基板にトレンチを形成する工程を示す概略断面図である。
【図３】  本発明のトレンチコンデンサを備える半導体の製造方法の実施の一形態を示し、トレンチにガラスドープ層とフォトレジスト層を形成する工程を示す概略断面図である。
【図４】  本発明のトレンチコンデンサを備える半導体の製造方法の実施の一形態を示し、トレンチの底部及び所定深度までの側部を被覆するガラスドープ層を形成する工程を示す概略断面図である。
【図５】  本発明のトレンチコンデンサを備える半導体の製造方法の実施の一形態を示し、ガラスドープ層を被覆する第一誘電層を形成し、ガラスドープ層のドーパントを基板に拡散して埋設領域を形成する工程を示す概略断面図である。
【図６】  本発明のトレンチコンデンサを備える半導体の製造方法の実施の一形態を示し、第一誘電層とガラスドープ層を除去し、トレンチの底部及び所定深度までの側部を被覆する第二誘電層と、トレンチ内において第二誘電層の底部から所定深度までを充填する第一導電層とを形成する工程を示す概略断面図である。
【図７】  本発明のトレンチコンデンサを備える半導体の製造方法の実施の一形態を示し、カラー領域の底部及び側部を被覆する断面Ｕ字型の絶縁層を形成し、Ｕ字型絶縁層の底部及び側部を被覆する断面Ｕ字型の第二導電層を形成する工程を示す概略断面図である。
【図８】  本発明のトレンチコンデンサを備える半導体の製造方法の実施の一形態を示し、第二導電層の底部及び第二導電層のうちトレンチの開口付近の部分を除去してカラー導電層を形成する工程を示す概略断面図である。
【図９】  本発明のトレンチコンデンサを備える半導体の製造方法の実施の一形態を示し、Ｕ字型絶縁層のうちカラー導電層に接触しない部分を除去してカラー絶縁層を形成する工程を示す概略断面図である。
【図１０】  本発明のトレンチコンデンサを備える半導体の製造方法の実施の一形態を示し、トレンチ内の残余空間を充填する埋設帯を形成する工程を示す概略断面図である。
【図１１】  従来のトレンチコンデンサを備える半導体の製造方法を示し、基板にトレンチを形成する工程を示す概略断面図である。
【図１２】  従来のトレンチコンデンサを備える半導体の製造方法を示し、トレンチにｎ＋型ドープの繊維ガラス膜を形成する工程を示す概略断面図である。
【図１３】  従来のトレンチコンデンサを備える半導体の製造方法を示し、トレンチに埋設領域を形成する工程を示す概略断面図である。
【図１４】  従来のトレンチコンデンサを備える半導体の製造方法を示し、トレンチに誘電層を形成する工程を示す概略断面図である。
【図１５】  従来のトレンチコンデンサを備える半導体の製造方法を示し、トレンチに第一ポリシリコン層を形成する工程を示す概略断面図である。
【図１６】  従来のトレンチコンデンサを備える半導体の製造方法を示し、トレンチに絶縁層を形成する工程を示す概略断面図である。
【図１７】  従来のトレンチコンデンサを備える半導体の製造方法を示し、トレンチに第二ポリシリコン層を形成する工程を示す概略断面図である。
【図１８】  従来のトレンチコンデンサを備える半導体の製造方法を示し、絶縁層をエッチングして拡散凹部を形成する工程を示す概略断面図である。
【図１９】  従来のトレンチコンデンサを備える半導体の製造方法を示し、トレンチに埋設帯を形成する工程を示す概略断面図である。
【図２０】  従来のトレンチコンデンサを備える半導体を示し、埋設帯中に溝又は空洞或いはギャップ等の不連続部が生じてしまう様子を示す概略断面図である。
【符号の説明】
１  基板
１０  トレンチ
１４  拡散領域
２５  結合拡散領域
５１  ガラスドープ層
５２  フォトレジスト層
５３  第一誘電層
５４  埋設領域
５５  第一導電層
５６  カラー領域
５７  Ｕ字型絶縁層
５８  第二導電層
５９  カラー導電層
６０  カラー絶縁層
６１  埋設帯
６２  第二誘電層
７０  埋め込みウェル
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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