(57)【特許請求の範囲】
【請求項１】
基板と、
深トレンチキャパシタと、
第１絶縁層とコントロールゲートと、
ゲート絶縁層と、
ウェル・シリコン層と
を有し、
前記基板がアレイ状に配列する複数の深トレンチを有し、
前記深トレンチキャパシタの各々は、それぞれの前記深トレンチに形成され、
前記各々の深トレンチキャパシタは、前記深トレンチ周囲における前記基板に形成される蓄積電極と、前記深トレンチの内壁に形成されるキャパシタ誘電体材料と、前記深トレンチを充填するキャパシタ部材とを有し、
前記第１絶縁層は、前記基板表面及び前記深トレンチキャパシタを被覆し、また、前記第１絶縁層が前記キャパシタ部材上部の所定の領域を露出させる第一のコンタクトホールを有し、前記キャパシタ部材上部の露出領域に第一のドーピング領域が形成され、
前記コントロールゲートは、前記第１絶縁層を介して、前記深トレンチキャパシタ上方の所定の領域に形成され、前記第一のドーピング領域が前記コントロールゲートの一方側に位置し、
前記ゲート絶縁層は前記コントロールゲートの側壁及び上部を被覆し、
前記ウェル・シリコン層は前記第１絶縁層と前記ゲート絶縁層及び前記キャパシタ部材の露出する表面を被覆し、かつ前記第一のコンタクトホールを充填し、
前記ウェル・シリコン層は、前記コントロールゲートの他方の側に位置する第二のドーピング領域を有する
記憶素子。
【請求項２】
前記記憶素子は折り返しビット線構造であることを特徴とする請求項１に記載の記憶素子。
【請求項３】
前記第二のドーピング領域は隣り合うコントロールゲートの共用ドレイン領域として隣り合う深トレンチキャパシタの上方に形成されることを特徴とする請求項２に記載の記憶素子。
【請求項４】
前記記憶素子はオープンビット線構造であることを特徴とする請求項１に記載の記憶素子。
【請求項５】
前記第一のドーピング領域及び第二のドーピング領域は前記コントロールゲートのソース及びドレインとすることを特徴とする請求項１に記載の記憶素子。
【請求項６】
前記第一のドーピング領域と前記第二のドーピング領域との間で、前記ウェル・シリコン層内に、前記コントロールゲートの側壁及び上部に沿って、チャンネル領域が形成されることを特徴とする請求項１に記載の記憶素子。
【請求項７】
アレイ状に配列する複数の深トレンチを有する基板を提供する段階と、
それぞれの前記深トレンチに各々の前記深トレンチキャパシタを形成する段階と、
前記基板表面及び前記深トレンチキャパシタ表面に、前記キャパシタ部材上部の所定の領域を露出させる第一のコンタクトホールを有する第１絶縁層を形成する段階と、
前記キャパシタ部材の露出する領域に第一のドーピング領域を形成する段階と、
前記第１絶縁層表面に、前記深トレンチキャパシタ上方に、前記第一のドーピング領域の一方の側にコントロールゲートを形成する段階と、
前記コントロールゲートの側壁及び上部を被覆するゲート絶縁層を形成する段階と、
前記第１絶縁層と前記ゲート絶縁層を被覆すると共に、前記第一のコンタクトホールを充填するウェル・シリコン層を形成する段階と、
前記ウェル・シリコン層表面に、前記コントロールゲートの他の側におけるウェル・シリコン層表面を露出させる第二のコンタクトホールを有する誘電層形成する段階と、
前記ウェル・シリコン層の露出する表面に第二のドーピング領域を形成する段階とを含み、
前記各深トレンチキャパシタは、それぞれ前記深トレンチ周囲における前記基板に形成される蓄積電極と、前記深トレンチの内壁に形成されるキャパシタ誘電体材料と、前記深トレンチを充填するキャパシタ部材とを有する
記憶素子の製造方法。
【請求項８】
更に、前記第二のコンタクトホールを充填するように前記誘電層表面に伝導層を形成する段階と、前記誘電層表面の伝導層からビット線パターンを形成する段階とを有することを特徴とする請求項７に記載の記憶素子の製造方法。
【請求項９】
アレイ状に配列する複数の深トレンチを有する基板を提供する段階と、
それぞれの前記深トレンチに各々の前記深トレンチキャパシタを形成する段階と、
前記基板表面及び前記深トレンチキャパシタ表面に、前記キャパシタ部材上部の所定の領域を露出させる第一のコンタクトホールを有する第１絶縁層を形成する段階と、
前記キャパシタ部材の露出される領域に第一のドーピング領域と第二のドーピング領域を形成する段階と、
前記第１絶縁層表面に、前記深トレンチキャパシタ上方に、前記第一のドーピング領域と前記第二のドーピング領域の間にコントロールゲートを形成する段階と、
前記コントロールゲートの側壁及び上部を被覆するようにゲート絶縁層を形成する段階と、
前記第１絶縁層と前記ゲート絶縁層を被覆すると共に前記第一のコンタクトホールを充填するウェル・シリコン層を形成する段階と
を含み
前記各深トレンチキャパシタは、それぞれ前記深トレンチ周囲における前記基板に形成される蓄積電極と、前記深トレンチの内壁に形成されるキャパシタ誘電体材料と、前記深トレンチを充填するキャパシタ部材とを有する
記憶素子の製造方法。
【請求項１０】
更に、前記ウェル・シリコン層表面に誘電層を形成する段階と、前記誘電層表面に伝導層を形成する段階と、前記伝導層にビット線パターンを形成する段階とを有することを特徴とする請求項９に記載の記憶素子の製造方法。
【請求項１１】
前記誘電層は、ライナー酸化層、窒化シリコン層、及び酸化シリコン層からなる誘電体スタック構造を有することを特徴とする
請求項７または９に記載の記憶素子の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体記憶素子（Memory  Cell）に係り、特に、深トレンチキャパシタ（deep  trench  capacitor）及び縦型トランジスタ（vertical  transistor）を有するDRAM（動的随時アクセスメモリ）素子に関する。ここでの縦型トランジスタは、十分なチャンネル長さを提供し漏電流を減少するために、そのチャンネル領域がゲートの側壁及び上部に沿って形成されるものとする。
【０００２】
【従来の技術】
集積回路ウェハーにおける高集積度の半導体素子製作の場合、記憶素子のサイズ及び消費電力の縮小や、動作速度の向上等を考慮する必要がある。従来、平面トランジスタ設計において、記憶素子のサイズを縮小するために、トランジスタのゲートの長さを短くして記憶素子の横方向における面積を縮小することが行われるが、これはゲートの耐漏電流性を犠牲にすることである。
【０００３】
ゲートの耐漏電流性が劣化すると、ビット線における電圧を降下しなければならないため、キャパシタに蓄積する電荷が減少される。したがって、ゲートの横方向における長さを短縮する場合、キャパシタの容量を減少しないように工夫し、例えば、キャパシタの面積を増加したりキャパシタの誘電層の有効厚みを短縮したりすることが要求される。このような問題を解決するために、高密度記憶装置（例えば、DRAM）の製造技術としてスタックトキャパシタ製造技術と深トレンチキャパシタ製造技術が考案される。
【０００４】
前記深トレンチキャパシタ製造技術によると、基板内に深トレンチを形成し且つ該深トレンチ内に容量蓄積領域を形成するため、記憶素子の面積が増加されない。
【０００５】
また、漏電流を低く抑えることができるほどの適宜のゲートの長さを得るために、縦型トランジスタ構造が考案される。該構造は、深トレンチキャパシタの上方にて形成するため、ビット線における電圧が降下されないばかりか、記憶素子の横方向における面積も増加されない。
【０００６】
米国特許6,034,389号では、深トレンチキャパシタを有するセルフアラインコンタクト式拡散ソース縦型トランジスタが掲載されている。図１は従来の深トレンチキャパシタ型DRAM素子を示す断面図である。ｐ型シリコン基板１０には複数の深トレンチ１１と隣り合う深トレンチ１１同士を隔離しその間で形成する柱形領域１２がある。深トレンチ１１下方の領域には、柱形領域１２の側壁に形成するn+拡散領域１３と、深トレンチ１１底部に当たる基板１０に形成するｐ+電界隔離領域１４がある。n+拡散領域１３は縦型トランジスタのソース領域及び後続に製造される深トレンチキャパシタの蓄積電極として用いられる。一方、ｐ+電界隔離領域１４は柱形領域１２両側のn+拡散領域１３同士を確実に隔離するためのものである。また、深トレンチ１１の内壁に深トレンチキャパシタの誘電材としてONO薄膜１５が形成される。更に、深トレンチキャパシタのキャパシタ部材としてn+多結晶シリコン層１６が深トレンチ１１下方の領域に充填される。
【０００７】
一方、深トレンチ１１上方の領域において、遮蔽酸化層１７がn+多結晶シリコン層１６を被覆するように該層上に形成される。この遮蔽酸化層１７は後続に形成するコントロールゲートを隔離するためのものである。また、ゲート酸化層１８が深トレンチ１１上方の領域における内壁に形成される。また、互いに分離する二つのn+多結晶シリコン層１９が深トレンチ１１上方の領域に形成される。二つのn+多結晶シリコン層１９は隣り合うワード線同士となり、それぞれ縦型トランジスタのコントロールゲートとされる。更に、n+拡散領域２０が縦型トランジスタのドレイン領域として各柱形領域１２の上端に形成される。なお、ビット線とする金属層２２がワード線と垂直するように縦型トランジスタの上方に形成される。
【０００８】
前述したように、記憶素子毎にn+多結晶層１９とn+拡散領域１３及びn+拡散領域２０から縦型トランジスタが形成され、この縦型トランジスタ下方のn+拡散領域１３とONO薄膜１５及びn+多結晶シリコン層１６から深トレンチキャパシタが形成される。このようなオープンビット線構造において、全ての記憶素子は深トレンチキャパシタのキャパシタ部材を共用し、電荷は各柱形領域１２内のn+拡散領域１３に蓄積される。なお、n+拡散領域１３とn+拡散領域２０との間でチャンネル領域２４が柱形領域１２の上部の側壁に形成される。該チャンネル領域２４は長条状の縦型チャンネルとなる。
【０００９】
【発明が解決しようとする課題】
しかしながら、チャンネル領域２４の長さを増大しようとする場合、深トレンチキャパシタ、コントロールゲートの設計がネックになる。したがって、OFF状態での漏電流を有効に防止するためにチャンネル２４の長さを増大する場合、深トレンチ１１の深さの増加や、深トレンチ１１内の深トレンチキャパシタおよび縦型トランジスタのサイズの調節をする必要がある。しかし、深トレンチ１１は、サイズの小さい記憶素子にて形成されるものであるため、その深さを更に増加すると、製造上に克服できない問題がある。なお、深トレンチキャパシタのサイズを縮小することによりチャンネル２４の長さを増大する場合、非常に難しい電気的性能の分析を行うことが避けられない。
【００１０】
前記のような問題点を解決するために、本発明の目的は、その縦型トランジスタが深トレンチキャパシタの上方に形成されそのソースとドレインの間にあるチャンネル領域がゲートの側壁及び上部に形成されることにより、十分なチャンネル長さを提供し漏電流を減少することができるDRAM素子を提供することにある。
【００１１】
【課題を解決するための手段】
前記目的を達成するための本発明の記憶素子基板と、深トレンチキャパシタと、第１絶縁層とコントロールゲートと、ゲート絶縁層と、ウェル・シリコン層とを有し、前記基板がアレイ状に配列する複数の深トレンチを有し、前記深トレンチキャパシタの各々は、それぞれの前記深トレンチに形成され、前記各深トレンチキャパシタは、それぞれ前記深トレンチ周囲における前記基板に形成される蓄積電極と、前記深トレンチの内壁に形成されるキャパシタ誘電体材料と、前記深トレンチを充填するキャパシタ部材とを有し、前記第１絶縁層は、前記基板表面及び前記深トレンチキャパシタを被覆し、また、前記第１絶縁層が前記キャパシタ部材上部の所定の領域を露出させる第一のコンタクトホールを有し、前記キャパシタ部材上部の露出領域に第一のドーピング領域が形成され、前記コントロールゲートは、前記第１絶縁層を介して、前記深トレンチキャパシタ上方の所定の領域に形成され、前記第一のドーピング領域が前記コントロールゲートの一方側に位置し、前記ゲート絶縁層は前記コントロールゲートの側壁及び上部を被覆し、前記ウェル・シリコン層は前記第１絶縁層と前記ゲート絶縁層及び前記キャパシタ部材の露出する表面を被覆し、かつ前記第一のコンタクトホールを充填し、前記ウェル・シリコン層は、前記第１絶縁層表面に形成され、且つ前記コントロールゲートの他方の側に位置する第二のドーピング領域を有する。
【００１３】
前記目的を達成するための本発明の記憶素子の製造方法は、アレイ状に配列する複数の深トレンチを有する基板を提供する段階と、それぞれの前記深トレンチに各々の前記深トレンチキャパシタを形成する段階と、前記基板表面及び前記深トレンチキャパシタ表面に、前記キャパシタ部材上部の所定の領域を露出させる第一のコンタクトホールを有する第１絶縁層を形成する段階と、前記キャパシタ部材の露出する領域に第一のドーピング領域を形成する段階と、前記第１絶縁層表面に、前記深トレンチキャパシタ上方に、前記第一のドーピング領域の一方の側にコントロールゲートを形成する段階と、前記コントロールゲートの側壁及び上部を被覆するゲート絶縁層を形成する段階と、前記第１絶縁層と前記ゲート絶縁層を被覆すると共に、前記第一のコンタクトホールを充填するウェル・シリコン層を形成する段階と、前記ウェル・シリコン層表面に、前記コントロールゲートの他の側におけるウェル・シリコン層表面を露出させる第二のコンタクトホールを有する誘電層形成する段階と、前記ウェル・シリコン層の露出する表面に第二のドーピング領域を形成する段階とを含み、前記各深トレンチキャパシタは、それぞれ前記深トレンチ周囲における前記基板に形成される蓄積電極と、前記深トレンチの内壁に形成されるキャパシタ誘電体材料と、前記深トレンチを充填するキャパシタ部材とを有する。
【００１４】
更に、本発明の他の記憶素子の製造方法は、アレイ状に配列する複数の深トレンチを有する基板を提供する段階と、それぞれの前記深トレンチに各々の前記深トレンチキャパシタを形成する段階と、前記基板表面及び前記深トレンチキャパシタ表面に、前記キャパシタ部材上部の所定の領域を露出させる第一のコンタクトホールを有する第１絶縁層を形成する段階と、前記キャパシタ部材の露出される領域に第一のドーピング領域と第二のドーピング領域を形成する段階と、前記第１絶縁層表面に、前記深トレンチキャパシタ上方に、前記第一のドーピング領域と前記第二のドーピング領域の間にコントロールゲートを形成する段階と、前記コントロールゲートの側壁及び上部を被覆するようにゲート絶縁層を形成する段階と、前記第１絶縁層と前記ゲート絶縁層を被覆すると共に前記第一のコンタクトホールを充填するウェル・シリコン層を形成する段階とを含み、前記各深トレンチキャパシタは、それぞれ前記深トレンチ周囲における前記基板に形成される蓄積電極と、前記深トレンチの内壁に形成されるキャパシタ誘電体材料と、前記深トレンチを充填するキャパシタ部材とを有する。
【００１５】
【発明の実施の形態】
前記の目的を達成して従来の欠点を除去するための課題を実行する本発明の実施例の構成とその作用を添付図面に基づき詳細に説明する。
【００１６】
本発明のDRAM素子は、直交し合うワード線（word  line）パターンとビット線（bit  line）パターンにより定義される複数のアレイ状に配列する記憶素子であり、折り返しビット線（folded  bit  line）構造またはオープンビット線（open  bit  line）構造に適するものである。各記憶素子はそれぞれ縦型トランジスタおよび深トレンチキャパシタを備える。
【００１７】
縦型トランジスタのチャンネル領域がコントロールゲートの側壁及び上部に沿って形成される。このため、記憶素子の横方向における面積を増加しないままチャンネルの長さを適当な値にし、漏電流を低く抑えることができる。
【００１８】
また、深トレンチキャパシタはトランジスタの下方にて形成されるため、記憶素子の面積を多く取ることがない。
【００１９】
第一の実施例について
図２A乃至図１５Bは本発明第一の実施例に係る深トレンチキャパシタ型DRAM素子の製造プロセスを示す図である。そのうち、図２A、２B、４，６，８，１０，１４は平面図、図３A、３B、３C、５，７，９，１１，１３A、１３B，１５A,１５Bは断面図である。
【００２０】
本発明の第一の実施例に係る深トレンチキャパシタ型DRAM素子は折り返しビット線構造に適するものである。ここで、各活性領域（AA）はそれぞれ二つの活性ゲートと一つのビット線を備える。
【００２１】
図２Aにおいて、本発明に係る深トレンチ３２は、その横方向におけるサイズが従来の深トレンチDTのそれより大きくなり、アレイ状に配列される。これにより、深トレンチ３２の品質が向上し、後続に形成する深トレンチキャパシタの容量が増加される。
【００２２】
このような深トレンチ３２を形成する方法としては、図３Aに示すように、写真蝕刻でｐ型シリコン基板３０にアレイ状に配列する複数の深トレンチ３２を形成するのが挙げられる。シリコン基板の深トレンチ３２以外の部分からアレイ状に配列する複数の柱形領域３４が形成される。
【００２３】
次に、図３Bに参照して、シリコン基板３０表面及び深トレンチ３２内壁に沿ってソースが外部へ拡散するための材料としてのASG層（図示してない）及び酸化層（図示してない）を順次に堆積した後、短時間アニ―ルを施しASG層内の砒素イオンを深トレンチ３２周囲の柱形領域３４に拡散させ、n＋拡散領域３６を形成する。そして、前記ASG層及び酸化層を除去する。この後、順次に深トレンチ３２の内壁に沿って窒化シリコン層を堆積、酸化層を成長する。該窒化シリコン層及び酸化層をNO誘電層３８とする。
【００２４】
次に、図３Cにおいて、各深トレンチ３２を充填するように、化学気相成長法（CVD法）で非ドーピング多結晶シリコン層４０を堆積する。そして、多結晶シリコン層４０とNO誘電層３８及びシリコン基板３０を同じ高さにするようにエッチバックを施す。この後、シリコン基板３０の平坦な表面に全面的に第一の絶縁層４２を形成する。
【００２５】
前記の各段階により、各深トレンチ３２内に深トレンチキャパシタが形成される。そのうち、n＋拡散領域３６を蓄積キャパシタ、NO誘電層３８を誘電材、多結晶シリコン層４０をキャパシタ部材とする。第一の絶縁層４０は酸化シリコンからなり、後続の段階にて深トレンチキャパシタ上方に形成するコントロールゲートを隔離するためのものである。
【００２６】
図４はワード線の平面図、図５は図４の５−５線に沿う断面図である。まず、第一の絶縁層４２表面にn＋多結晶シリコン層を堆積し、そして写真蝕刻でこのn＋多結晶シリコン層から複数のワード線４３のパターンを形成する。ここで、各深トレンチ３２上方にそれぞれ二つの縦方向のワード線４３がある。
【００２７】
図６は活性領域を示す平面図、図７は図６の７−７線に沿う断面図である。先ず、酸化シリコンからなる第二の絶縁層４６をシリコン基板３０表面に全面的に形成する。この後、写真蝕刻でこの第二の絶縁層４６を部分的に除去し活性領域AAパターンを定義形成する。ここで、コントロールゲート４４はワード線４３（その活性領域AAから露出する部分）から形成される。
【００２８】
図８はゲート絶縁層を示す平面図、図９は図８の９−９線に沿う断面図である。酸化シリコンからなる第三の絶縁層４８をシリコン基板３０表面に全面的に形成する。この後、第三の絶縁層４８のコントロールゲート４４上部及びその側壁に当たる部分のみを残留するように、写真蝕刻でこの第三の絶縁層４８を部分的に除去する。ここで、その残留される部分はゲート絶縁層４８とする。
【００２９】
図１０はソース拡散領域を示す平面図、図１１は図１０の１１−１１線に沿う断面図である。写真蝕刻で第一の絶縁層４２の露出されている領域から複数の第一のコンタクトホール４９を形成し、多結晶シリコン層４０を部分的に露出させる。ここで、各活性領域AAにそれぞれ二つの第一のコンタクトホール４９があり、且つ、該二つの第一のコンタクトホール４９はそれぞれ二つのコントロールゲート４４の両側に位置する。この後、多結晶シリコン層４０の第一のコンタクトホール４９底部より露出されている部分にイオン注入を施し、n＋ドーピング領域５０をソース領域として形成する。
【００３０】
図１２はウェル多結晶シリコン層（well polysilicon layer）を示す平面図、図１３Aと１３Bは図１２の１３−１３線に沿う断面図である。先ず、図１３Aにおいて、第一のコンタクトホール４９を充填し且つソース領域５０と電気的に接続するように、ウェル多結晶シリコン層５２をシリコン基板３０表面に全面的に形成する。この後、写真蝕刻で、ウェル多結晶シリコン層５２の第二の絶縁層４６を被覆する部分のみを除去する。これにより、ウェル多結晶シリコン層５２のパターンが定義形成される。次に、図１３Bにおいて、シリコン基板３０表面にてパッド酸化層５５を全面的に形成し。そして、窒化シリコン層５６及び酸化シリコンからなる第四の絶縁層５８を順次に形成する。この後、平坦化技術、例えば、化学的機械的研磨（CMP）により該第四の絶縁層５８表面を平坦化処理する。
【００３１】
図１４はビット線を示す平面図、図１５Aと１５Bは図１４の１５−１５線に沿う断面図である。先ず、図１５Aにおいて、第四の絶縁層５８と窒化シリコン層５６及びパッド酸化層５５のそれぞれの一部分、即ち、隣り合うコントロールゲート４４同士の間における部分を写真蝕刻で除去することにより、第二のコンタクトホール６１を形成してウェル多結晶シリコン層５２を部分的に露出させる。この後、イオン注入を施し、ウェル多結晶シリコン層５２の第二のコンタクトホール６１底部より露出されている部分からn＋ドーピング領域５３をドレイン領域として形成する。隣り合う二つのコントロールゲート４４は該ドレイン領域５３を共用する。このようにして、ソース領域５０とドレイン領域５３の間のチャンネル領域はコントロールゲート４４の側壁及びその上部に形成されている「コ」状のチャンネル領域となる。このため、記憶素子の横方向または縦方向における面積の増加がないまま、漏電流を低く抑えることができるほどの適宜のチャンネルの長さを得ることができる。
【００３２】
最後、図１５Bにおいて、第二のコンタクトホール６１を充填するように、第四の絶縁層５８表面に伝導層６０を堆積する。ここで、第二のコンタクトホール６１を充填する一部の伝導層はコンタクトプラグ６０ｂとなる。そして、各活性領域AAにおいてそれぞれ一つの横方向のビット線６０aを形成するように、写真蝕刻で第四の絶縁層５８表面にある電動層６０からビット線６０aのパターンを定義形成する。
【００３３】
なお、本発明は、ウェル多結晶シリコン層５２のパターンを形成する際、各活性領域AAに位置するウェル多結晶シリコン層５２を連結しバイアス電圧によりウェル多結晶シリコン層５２の電圧を調節するように構成しても良い。
【００３４】
本発明の第一の実施例では、深トレンチ３２の横方向におけるサイズを従来のそれより大きくしてアレイ状に配列することにより、深トレンチ３２の品質が向上し、深トレンチキャパシタの容量が増加される。また、深トレンチキャパシタはトランジスタの下方にて形成され、記憶素子の面積を多く取らないため、記憶素子のサイズを一層縮小することができる。更に、チャンネル領域がコントロールゲート４４の側壁及びその上部に沿って形成されるため、記憶素子の横方向または縦方向における面積の増加がないまま、漏電流を低く抑えることができるほどの適宜のチャンネルの長さを得ることができる。
【００３５】
第二の実施例について
図１６A乃至図２４は本発明の第二の実施例に係る深トレンチキャパシタ型DRAM素子の製造プロセスを示す図である。
【００３６】
本実施例のDRAM素子はオープンビット線構造に適するものである。ここで、各記憶素子のワード線方向における長さとビット線方向における長さは同様で、深トレンチ３２の面積は記憶素子の面積とほぼ同じであるため、各記憶素子の縦型トランジスタと深トレンチキャパシタは各深トレンチ３２のスペース内に形成される。
【００３７】
先ず、図１６A及び図１６Bにおいて、第一の実施例に係る深トレンチキャパシタの製造方法により、シリコン基板３０は複数のアレイ状に配列する深トレンチ３２が形成され、シリコン基板３０内の各深トレンチ３２の周囲にn＋拡散領域３６が形成され、深トレンチ３２の内壁に沿ってNO誘電層３８が形成され、非ドーピング多結晶シリコン層４０が各深トレンチ３２を充填するように形成され、シリコン基板３０表面を全面的に被覆する第一の絶縁層４２が形成される。
【００３８】
次に、図１７A及び図１７Bにおいて、第一の絶縁層４２表面にn＋多結晶シリコン層を形成した後、写真蝕刻でこのn＋結晶シリコン層から複数のワード線４３のパターンを定義形成する。ここで、各深トレンチ３２上方にそれぞれ一つの縦方向のワード４３がある。
【００３９】
次に、図１８A及び図１８Bにおいて、第二の絶縁層４６をシリコン基板３０表面に全面的に形成する。この後、写真蝕刻でこの第二の絶縁層４６を部分的に除去し活性領域パターンを定義形成する。ここで、コントロールゲート４４は該活性領域のワード線４３から形成される。
【００４０】
次に、図１９A及び図１９Bにおいて、シリコン基板３０表面に第三の絶縁層４８を全面的に堆積する。この後、第三の絶縁層４８のコントロールゲート４４上部及びその側壁に当たる部分のみを残留するように、写真蝕刻でこの第三の絶縁層４８を部分的に除去する。ここで、その残留される部分はゲート絶縁層４８とする。
【００４１】
次に、図２０A及び図２０Bにおいて、写真蝕刻で第一の絶縁層４２の露出されている領域から複数の第一のコンタクトホール４９を形成し、多結晶シリコン層４０表面を部分的に露出させる。ここで、各深トレンチ３２上方にそれぞれ一つの第一のコンタクトホール４９があり、且つ、これらの第一のコンタクトホール４９はそれぞれ対応するコントロールゲート４４の一方の側に位置する。この後、イオン注入を施し、多結晶シリコン層４０の第一のコンタクトホール４９底部より露出されている部分からn＋ドーピング領域５０をソース領域として形成する。
【００４２】
次に、図２１A及び図２１Bにおいて、第一のコンタクトホール４９を充填し且つソース領域５０と電気的に接続するように、ウェル多結晶シリコン層５２をシリコン基板３０表面に全面的に形成する。この後、写真蝕刻でウェル多結晶シリコン層５２の第二の絶縁層４６を被覆する部分のみを除去する。これにより、ウェル多結晶シリコン層５２のパターンが定義形成される。
【００４３】
次に、第一の実施例による方法に基づいてビット線を形成する（図２２A乃至図２４参照）。
【００４４】
先ず、図２２A及び２２Bにおいて、シリコン基板３０表面にてパッド酸化層５５と窒化シリコン層５６及び第四の絶縁層５８を順次に形成する。この後、第四の絶縁層５８表面を平坦化処理する。
【００４５】
そして、図２３において、第四の絶縁層と窒化シリコン層５６及びパッド酸化層５５のそれぞれの一部分、即ち、隣り合うコントロールゲート４４同士の間における部分を写真蝕刻で除去することにより、第二のコンタクトホール６１を形成してウェル多結晶シリコン層５２を部分的に露出させる。この後、ウェル多結晶シリコン層５２の第二のコンタクトホール６１底部より露出されている部分にイオン注入を施し、n＋ドーピング領域５３をドレイン領域として形成する。これにより、ソース領域５０とドレイン領域５３の間のチャンネル領域はコントロールゲート４４の側壁及びその上部に沿って形成されている「コ」状のチャンネル領域となる。このため、記憶素子の横方向または縦方向における面積の増加がないまま、漏電流を低く抑えることができるほどの適宜のチャンネルの長さを得ることができる。
【００４６】
最後、図２４において、第二のコンタクトホール６１を充填するように、第四の絶縁層５８表面に伝導層６０を堆積する。ここで、第二のコンタクトホール６１を充填する一部の伝導層はコンタクトプラグ６０ｂとなる。そして、各DRAM記憶素子においてそれぞれ一つの横方向のビット線６０aが形成されるように、写真蝕刻でこの第四の絶縁層５８表面にある電動層６０からビット線６０aのパターンを形成する。
【００４７】
本発明は前記実施例の如く提示されているが、これは本発明を限定するものではなく、当業者は本発明の要旨と範囲内において変形と修正をすることができる。
【００４８】
【発明の効果】
前記の通り、深トレンチの横方向におけるサイズを従来のそれより大きくしてアレイ状に配列することにより、深トレンチの品質が向上し、深トレンチキャパシタの容量が増加される。
【００４９】
また、深トレンチキャパシタはトランジスタの下方にて形成され、記憶素子の面積を多く取らないため、記憶素子のサイズを一層縮小することができる。
【００５０】
更に、チャンネル領域がコントロールゲートの側壁及びその上部に沿って形成されるため、記憶素子の横方向または縦方向における面積の増加がないまま、漏電流を低く抑えることができるほどの適宜のチャンネルの長さを得ることができる。
【図面の簡単な説明】
【図１】  従来の深トレンチキャパシタ型DRAM素子を示す断面図である。
【図２A】  本発明の第一の実施例の深トレンチキャパシタ型DRAM素子の構造を示す平面図である。
【図２B】  図２Aの局部の詳細を示す図である。
【図３A】  図２Bの３―３線に沿う断面図であって、本発明の第一の実施例の深トレンチキャパシタ型DRAM素子の製造方法による一部の段階を示す断面図である。
【図３B】  図３Aに示す段階に続く段階を示す断面図である。
【図３C】  図３Bに示す段階に続く段階を示す断面図である。
【図４】  図３Cに示す段階に続く段階を示す平面図である。
【図５】  図４の５―５線に沿う断面図である。
【図６】  図５に示す段階に続く段階を示す平面図である。
【図７】  図６の７―７線に沿う断面図である。
【図８】  図７に示す段階に続く段階を示す平面図である。
【図９】  図８の９―９線に沿う断面図である。
【図１０】  図９に示す段階に続く段階を示す平面図である。
【図１１】  図１０の１１―１１線に沿う断面図であり。
【図１２】  図１１に示す段階に続く段階を示す平面図である。
【図１３A】  図１２の１３―１３線に沿う断面図である。
【図１３B】  図１３Aに示す段階に続く段階を示す断面図である。
【図１４】  図１３Bに示す段階に続く段階を示す平面図である。
【図１５A】  図１４の１５―１５線に沿う断面図である。
【図１５B】  図１５Aに示す段階に続く段階を示断面図である。
【図１６A】  図１５Bに示す段階に続く段階を示す平面図である。
【図１６B】  図１６AのX―X線に沿う断面図である。
【図１７A】  図１６Bに示す段階に続く段階を示す平面図である。
【図１７B】  図１７AのX―X線に沿う断面図である。
【図１８A】  図１７Bに示す段階に続く段階を示す平面図である。
【図１８B】  図１８AのX―X線に沿う断面図である。
【図１９A】  図１８Bに示す段階に続く段階を示す平面図である。
【図１９B】  図１９AのX―X線に沿う断面図である。
【図２０A】  図１９Bに示す段階に続く段階を示す平面図である。
【図２０B】  図２０AのX―X線に沿う断面図である。
【図２１A】  図２０Bに示す段階に続く段階を示す平面図である。
【図２１B】  図２１AのX―X線に沿う断面図である。
【図２２A】  図２１Bに示す段階に続く段階を示す平面図である。
【図２２B】  図２２AのX―X線に沿う断面図である。
【図２３】  図２２Bに示す段階に続く段階を示す断面図である。
【図２４】  図２３に示す段階に続く段階を示す断面図である。
【符号の説明】
１０、３０  シリコン基板
１１、３２  深トレンチ
１２、３４  柱形領域
１３、２０、３６  ｎ＋拡散領域
１４  ｐ＋電界隔離領域
１５  ＯＮＯ薄膜
１６、１９  ｎ＋多結晶シリコン層
１７  遮蔽酸化層
１８  ゲート酸化層
２２  ビット線金属層
３８  ＮＯ誘電層
４０  多結晶シリコン層
４２  第一の絶縁層
４３  ワード線
４４  コントロールゲート
４６  第二の絶縁層
４８  第三の絶縁層
４９  第一のコンタクトホール
５０、５３  ｎ＋ドーピング領域
５２  ウェル多結晶シリコン層
５５  パッド酸化層
５６  窒化シリコン層
５８  第四の絶縁層
６０  伝導層
６１  第二のコンタクトホール
６０ａ  ビット線
６０ｂ  コンタクトプラグ
ＡＡ  活性領域
ＤＴ  従来の深トレンチ
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図４】
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【図５】
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【図６】
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【図７】
0003795366.tif 000011
【図８】
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【図９】
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【図１０】
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【図１１】
0003795366.tif 000015
【図１２】
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【図１３Ａ】
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【図１３Ｂ】
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【図１４】
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【図１５Ａ】
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【図１５Ｂ】
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【図１６Ａ】
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【図１６Ｂ】
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【図１７Ａ】
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【図１７Ｂ】
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【図１８Ａ】
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【図１８Ｂ】
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【図１９Ａ】
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【図１９Ｂ】
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【図２０Ａ】
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【図２０Ｂ】
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【図２１Ａ】
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【図２１Ｂ】
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【図２２Ａ】
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【図２２Ｂ】
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【図２３】
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【図２４】
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