(57)【特許請求の範囲】
【請求項１】
各々が１水平走査線分の映像データ系列を記憶する複数のラインメモリと、
入力される映像データ系列を１水平走査線毎に前記ラインメモリへ連続する複数の水平走査線分の映像データ系列を順次書込むとともに、前記ラインメモリからの記憶されているデータの読出しを制御する制御手段と、
前記ラインメモリのうちの２つのラインメモリからそれぞれ読み出した２水平走査線分の映像データ系列を合成して新規な映像データ系列の１水平走査線分とする演算器と、
解像度の垂直方向の倍率が入力される操作手段と、
を備え、
前記制御手段は、
前記操作手段で入力された倍率を選択する手段と、
選択された倍率に依存した周期を有する水平走査同期信号を生成する手段と、
前記水平走査同期信号の各周期毎に前記水平走査同期信号をトリガとしてデータの書き込みが行われていない２つのラインメモリを選択し、当該選択されたラインメモリから合成されるべき前記２水平走査線分の映像データ系列を読み出す手段と、を有し、
前記演算器は、前記水平走査同期信号をトリガとして前記新規な映像データ系列を作成することを特徴とする映像信号処理装置。
【請求項２】
前記水平走査同期信号は、１水平走査線分の前記映像データ系列が入力される時間間隔を基準とする、前記倍率分の１倍の周期を有することを特徴とする請求項１記載の映像信号処理装置。
【請求項３】
前記新規な映像データ系列を順次書き込む一方で、書き込まれた映像データ系列を順次読み出してこれをディスプレイ装置に供給するフレームメモリをさらに備えることを特徴とする請求項１または２記載の映像信号処理装置。
【請求項４】
前記制御手段は、前記操作手段で入力された水平走査線数の拡大率を前記倍率として選択することを特徴とする請求項１から３のうちのいずれか１項に記載の映像信号処理装置。
【請求項５】
前記制御手段は、前記操作手段で入力された水平走査線数の縮小率を前記倍率として選択することを特徴とする請求項１から３のうちのいずれか１項に記載の映像信号処理装置。
【発明の詳細な説明】
【０００１】
【発明が属する技術分野】
本発明は、映像データの解像度を擬似的に高める解像度処理装置等の映像信号処理装置に関する。
【０００２】
【従来の技術】
現在、パーソナルコンピュータ用のディスプレイとしては、６４０（水平方向）×４８０（垂直方向）ドット、８００×６００ドット、１０２４×７６８ドット、又は１６００×１２００ドットの如き解像度を有する各種表示モードに対応可能なマルチスキャンディスプレイが主流となっている。かかるディスプレイにおいて、例えば１６００×１２００ドットの表示モード時に、８００×６００ドットの解像度を有する映像データをフルスクリーン表示させる為には、この映像データを垂直方向及び水平方向各々の方向に２倍に拡大してその解像度を１６００×１２００ドットに高めるような信号処理を行う。
【０００３】
一方、ＮＴＳＣ方式の如きテレビジョン方式による映像信号は、予めその解像度が決められている。よって、かかるテレビジョン方式による映像信号を扱うテレビジョン受像器は、この映像信号に対応した解像度を備えている。ところが、最近、この映像信号を垂直方向及び水平方向の各々の方向に所望に拡大してその解像度を擬似的に高めることにより、上記テレビジョン方式において規定されている解像度よりも高精細な映像表示を可能とした高精細テレビジョン受像器が製品化されてきた。
【０００４】
このように、かかる高精細テレビジョン受像器、並びに上記パーソナルコンピュータでは、入力されてきた映像信号（映像データ）を垂直方向及び水平方向の各々の方向にｎ倍に拡大することにより擬似的に映像信号の解像度を高める解像度変更が実施されている。
図１は、入力されてきた映像データに対して上記の如き解像度変更を行う解像度処理装置を示す。
【０００５】
図１において、解像度処理装置は、サンプリング周波数変換部１、水平方向解像度処理回路５、垂直方向解像度処理回路６、及び解像度処理制御回路１５から構成されている。
上記サンプリング周波数変換部１におけるタイミング検出回路３は、入力されてくる例えば８ビットの映像データの列からなる映像データ系列Ｄのサンプリングタイミングを検出し、各検出タイミングに応じた書込信号をラインメモリ２に供給する。尚、上記映像データの各々は、後述するディスプレイ装置１４の各画素に対応するものである。ラインメモリ２は、かかる書込信号に応じて、上記映像データ系列Ｄ中における映像データの各々を順次取り込む。更に、ラインメモリ２は、後述する解像度処理制御回路１５から供給される読出信号に応じて、上述の如く取り込んだ映像データ系列Ｄをその取り込んだ順に読み出し、これを映像データ系列Ｄｃとして水平方向解像度処理回路５に供給する。尚、ラインメモリ２は、上記映像データにおける１水平走査線(以下、１Ｈと称する)分の記憶容量を有し、かつ書込み動作及び読み出し動作を同時に独立して実行可能な例えばＦＩＦＯ(First In First Out)メモリ等からなる。
【０００６】
水平方向解像度処理回路５は、このサンプリング周波数変換部１にてサンプリングされた映像データ系列Ｄcに対して内挿補間処理を施すことにより、水平方向の解像度を増した映像データ系列ＤCHを生成し、これを垂直方向解像度処理回路６に供給する。
垂直方向解像度処理回路６において、ラインメモリ７は、格納された上記映像データ系列ＤCHを、１Ｈ分の時間だけ遅延させて遅延映像データ系列ＤＤCHとして出力する。この時、ラインメモリ７は、映像データ系列ＤCHにおける１Ｈ分の映像データを格納する記憶容量を有する例えばＦＩＦＯメモリ等からなる。
【０００７】
混合回路９は、水平方向解像度処理回路５から直接入力される映像データ系列ＤCHに対して係数Ｋ1を乗算する第１の乗算器と、映像データ系列ＤＤCHに係数（１−Ｋ1）を乗算する第２の乗算器と、第１及び第２の乗算器の出力を加算して１ライン分の第１の補間映像データを得る加算器とで構成される。そして、上記映像データ系列ＤCH、遅延映像データ系列ＤＤCH、及び所定係数Ｋ1を用いた以下の如き演算により１Ｈ分の第１映像データ系列ＤHV1を求め、これをフレームメモリ１１に供給する。
【０００８】
【数１】
ＤHV1＝ＤCH・Ｋ1＋ＤＤCH（１−Ｋ1）
混合回路１０も、混合回路９と同様な構成を採り、上記映像データ系列ＤCH、遅延映像データ系列ＤＤCH、及び所定係数Ｋ２を用いた以下の如き演算により１Ｈ分の第２映像データ系列ＤHV2を求め、これをフレームメモリ１１に供給する。
【０００９】
【数２】
ＤHV2＝ＤCH・Ｋ2＋ＤＤCH（１−Ｋ2）
尚、上述した所定係数Ｋ1及びＫ2は、解像度の変更の程度に依存した数値であり、解像度処理制御回路１５にて夫々生成されるものである。このようにして、混合器からの出力部を２つ形成して、出力用のデータラインを２本設ける。
【００１０】
かかる構成により、垂直方向解像度処理回路６は、上記映像データ系列ＤCH中における１Ｈ分の映像データ系列と、かかる映像データ系列より１Ｈ前の映像データ系列とに基づき、２Ｈ分の映像データ系列（ＤHV1、ＤHV2）各々を新たに生成する。これにより、入力されてきた元の映像データ系列Ｄに対して水平走査ライン数を２倍にした映像データ系列が得られ、垂直方向の解像度を高くできる。
【００１１】
フレームメモリ１１には、上記第１映像データ系列ＤHV1及び第２映像データ系列ＤHV2が交互に書き込まれる。そして、フレームメモリ１１は、書込まれた映像データを順次読み出し、読み出したデータを高精細映像データ系列ＤＨとして、例えばプラズマディスプレイパネルの如きマトリクス表示方式のディスプレイ装置１４に供給する。尚、かかるディスプレイ装置１４における１画面は、ｎ行、ｍ列からなる（ｎ・ｍ）個の画素で形成されている。この場合、行数ｎが垂直方向の解像度、列数ｍが水平方向の解像度を示すものであり、各々、上記高精細映像データ系列ＤＨの解像度に対応したものである。
【００１２】
以上の如く、図１に示す解像度処理装置においては、入力された映像データ系列に対して内挿補間処理を施すことにより、水平方向に対する解像度を増やし、更に、１Ｈ分の映像データから２Ｈ分の映像データを生成することにより、垂直方向の解像度を２倍に高めるのである。
また、１つの入力に対し混合回路及びデータラインの組を３つ以上設けることもできる。例えば１つの入力に対し混合回路及びデータラインの組を３つ設けた場合、１つの入力に対し３つの出力が得られるので、縦方向(垂直方向）に最大３倍まで拡大することができる。
【００１３】
例えば、画素数が水平６４０×垂直４８０の映像信号を水平及び垂直方向に３倍拡大する場合、上述の構成では、水平拡大処理後に垂直拡大処理を行うため、ラインメモリ２として６４０画素数分、ラインメモリ７として１９２０画素数分の容量が必要となり、総容量は、２５６０画素数分となる。
この時、データラインは、総拡大数分、すなわち３本必要となり、混合回路内の乗算器は、計６個必要となる。
【００１４】
【発明が解決しようとする課題】
しかしながら、従来の回路構成では、解像度を変更する場合、複雑な構成を有する混合回路を、解像度の垂直方向の拡大倍数に準じた個数分設ける必要があることが問題になっていた。
本発明は、上記問題点に鑑みて、回路構成を変更せずに解像度の倍率を自由に変更可能な映像信号処理装置を提供するものである。
【００１５】
【課題を解決するための手段】
本発明の映像信号処理装置は、各々が１水平走査線分の映像データ系列を記憶する複数のラインメモリと、入力される映像データ系列を１水平走査線毎に前記ラインメモリへ連続する複数の水平走査線分の映像データ系列を順次書込むとともに、前記ラインメモリからの記憶されているデータの読出しを制御する制御手段と、前記ラインメモリのうちの２つのラインメモリからそれぞれ読み出した２水平走査線分の映像データ系列を合成して新規な映像データ系列の１水平走査線分とする演算器と、解像度の垂直方向の倍率が入力される操作手段と、を備え、前記制御手段は、前記操作手段で入力された倍率を選択する手段と、選択された倍率に依存した周期を有する水平走査同期信号を生成する手段と、前記水平走査同期信号の各周期毎に前記水平走査同期信号をトリガとしてデータの書き込みが行われていない２つのラインメモリを選択し、当該選択されたラインメモリから合成されるべき前記２水平走査線分の映像データ系列を読み出す手段と、を有し、前記演算器は、前記水平走査同期信号をトリガとして前記新規な映像データ系列を作成することを特徴とするものである。
【００１６】
【作用】
本発明の映像信号処理装置によれば、映像データ系列を表示する画面の解像度を任意の倍率で拡大したり縮小することができる。
【００１７】
【発明の実施の形態】
本発明の好ましい実施例として３つのラインメモリを使用した装置を、図２乃至図４を参照しながら詳細に説明する。
図２は、本発明による映像信号処理装置の一実施例である解像度処理装置を示す構成図である。
【００１８】
図２において、解像度処理装置２０は、サンプリング回路２１と、水平方向解像度処理回路２２と、垂直方向解像度処理回路２３と、解像度処理制御回路２４とから構成される。
サンプリング回路２１は、ラインメモリ２５と、タイミング検出回路２６とからなる。タイミング検出回路２６は、入力されてくる例えば８ビットの映像データの列からなる映像データ系列Ｄを、１水平走査線（以下、１Ｈと称する）毎に区切るサンプリングタイミングを検出し、検出したタイミングに応じた書込信号をラインメモリ２５に供給する。ラインメモリ２５は、かかる書込信号に応じて、上記映像データ系列Ｄの映像データを順次取り込む。さらに、ラインメモリ２５は、解像度処理制御回路２４から供給される読出信号Ｒ0に応じて、取り込んだ映像データ系列Ｄを取り込んだ順に読み出し、これを映像データ系列Ｄcとして水平方向解像度処理回路２２に供給する。ラインメモリ２５は、映像データ系列の１Ｈ分の記憶容量を有し、かつその書込み動作及び読み出し動作を同時に独立して実行可能な例えばＦＩＦＯ（First in First Out）メモリ等からなる。
【００１９】
水平方向解像度処理回路２２は、映像データ系列Ｄcに対して、解像度を上げる場合は内挿補間処理を施し、また解像度を下げる場合は間引き処理を施すことにより、水平方向への解像度を変更した映像データ系列ＤCHを生成し、これを垂直方向解像度処理回路２３に供給する。
垂直方向拡大処理回路２３は、３つのラインメモリ２７，２８，２９と、演算器としての混合回路３０とで構成される。ラインメモリ２７，２８，２９は、水平方向が拡大された１Ｈ分の映像データ系列ＤCHの映像データを記憶可能な記憶容量を有し、データの書込み動作及び読み出し動作を独立して同時に実行可能な例えばＦＩＦＯメモリ等からなる。また、ラインメモリ２７，２８，２９の各々は、解像度処理制御回路２４から供給される対応する書込み信号Ｗ1，Ｗ2，Ｗ3に応じて、入力される映像データ系列ＤCHを書き込んで記憶し、記憶された映像データ系列を制御回路２４から供給される対応する読出し信号Ｒ1，Ｒ2，Ｒ3に応じて読み出して、混合回路３０に出力するものである。
【００２０】
混合回路３０は、２つのラインメモリからの映像データ系列ＤCHを同時に取り込み可能であり、１つのラインメモリから供給される１Ｈ分の映像データ系列ＤCH1に対して係数Ｋiを乗算する第１乗算器と、他のラインメモリから供給される１Ｈ分の映像データ系列ＤCH2に対して係数（１−Ｋi）を乗算する第２乗算器と、第１及び第２乗算器の出力データを加算して新規の映像データを生成する加算器とで構成されている。すなわち、２つのラインメモリから供給される２つの映像データ系列ＤCH1，ＤCH2を、制御回路２４から供給される係数Ｋiを用いて以下に示す演算により合成して、１Ｈ分の映像データ系列ＤHVを求め、これをフレームメモリ３１に供給する。
【００２１】
【数３】
ＤHV＝ＤCH1・Ｋi＋ＤCH2（１−Ｋi）      (1)
この係数Ｋiは、解像度の拡大率または縮小率に応じて制御回路２４によって決まる値である。従って、混合回路３０は、入力された元の映像データ系列に対して、係数Ｋiを変えるだけで、隣接する既存の水平走査線用の映像データの間に新たに挿入される水平走査線に対応した複数の映像データ系列を作成することができる。
【００２２】
上記構成により、垂直方向解像度処理回路２３は、１Ｈ分の映像データ系列と、１Ｈ前の映像データ系列とを使用して、新たな映像データ系列を作成する。これによって、垂直方向の解像度を変更した場合の１Ｈ分の映像データ系列が得られる。
フレームメモリ３１は、混合回路３０から供給される映像データ系列ＤHVを書き込み、この書込んだ映像データを順次読み出し、これを例えばプラズマディスプレイパネルなどのマトリクス表示方式のディスプレイ装置３２に供給する。
【００２３】
ディスプレイ装置３２は、１画面がｎ行、ｍ列からなる（ｎ・ｍ）個の画素で形成されている。ディスプレイ装置３２においては、行数ｎが垂直方向の解像度、列数ｍが水平方向の解像度を示すものであり、各々、上記高精細映像データ系列ＤHにおける解像度に対応したものになる。
解像度処理制御回路２４は、制御手段として、サンプリング回路２１、水平方向解像度処理回路２２、垂直方向処理回路２３を制御するものであり、ラインメモリ２５に読出し信号を供給し，ラインメモリ２７，２８，２９に書込み信号や読出し信号を供給し、拡大率や縮小率に応じた演算係数を生成して混合回路３０に供給するものである。また、解像度処理制御回路２４には、操作手段３３が接続されている。操作手段３３によって、ユーザは、解像度の垂直方向の倍率、すなわち水平走査線数の拡大率や縮小率を入力することができる。本発明においては、垂直方向の倍率は、小数点を含む任意の値を設定することができる。
【００２４】
次に、図２の解像度処理装置の動作を、図３を参照しながら、入力される映像データの水平走査線数を垂直方向に１．５倍に拡大する場合を例に説明する。
図３に示すように、解像度処理装置に入力された映像データ系列Ｄに対して、タイミング検出回路２６は、１水平走査線の区切りを示すサンプリングタイミングを検出する（図３（a）参照）。このサンプリングタイミングにより、映像データ系列は、１Ｈ分の映像データ毎にラインメモリ２５に格納され、次に順次水平方向解像度処理部２２に送られる。
【００２５】
水平方向解像度処理部２２は、サンプリング回路１から供給されるデータ系列ＤCの水平方向の解像度を拡大して、映像データ系列ＤCHとして垂直方向解像度処理部２３に出力する（図３（b）参照）。
一方、解像度処理制御部２４は、ラインメモリ２７，２８，２９の各々に対して、メモリへのデータ書込みを指示する対応する書込み信号Ｗ1，Ｗ2，Ｗ3を供給する（図３（c）,（d）,（e）参照）。書込み信号Ｗ1，Ｗ2，Ｗ3は、それぞれ検出されたタイミングパルスと同一の持続時間を有して、１Ｈ分の映像データを構成する画素数と同数のクロックパルスを含むものである。すなわち、書込み信号Ｗ1，Ｗ2，Ｗ3は、１Ｈ分の映像データ系列ＤCHをメモリに書き込み可能な信号である。書込み信号Ｗ1，Ｗ2，Ｗ3によって、映像データ系列は、ラインメモリ２７，２８，２９に順次書き込まれる。
【００２６】
書込み信号Ｗi(i=1, 2, 3)が入力されたラインメモリでは、書込み信号Ｗiと同期して映像データ系列ＤCHが書き込まれていく。例えば、時刻ｔ0で書込み信号Ｗ1によりラインメモリ２７に対する書込みが開始されると、ラインメモリ２７のみにデータ系列Ｄnが順次書き込まれていく（図３（f）参照）。次に、時刻ｔ1でラインメモリ２７へのデータ系列の書込みが終了するとともに書込み信号Ｗ2によりラインメモリ２８に対する書込みが始まると、ラインメモリ２８のみにデータ系列Ｄn+1が順次書き込まれていく（図３（g）参照）。さらに、時刻ｔ2で、ラインメモリ２８の書込みが終了するとともに書込み信号Ｗ3によりラインメモリ２９に対する書込みが開始されると、ラインメモリ２９のみにデータ系列Ｄn+2が順次書き込まれていく（図３（h）参照）。このようにして、映像データ系列を、１Ｈ分毎にメモり２７，２８，２９に順次書き込んでいき、この書込み動作が繰り返されていく。
【００２７】
解像度処理制御回路２４は、１．５倍の拡大率に応じて、周期が、タイミング検出回路２６で検出されたサンプリングタイミングの周期の(１/１．５)倍となる水平走査同期信号Ｓを生成する(図3(i)参照)。さらに、水平走査同期信号に基づいて、ラインメモリ２７，２８，２９の読出し信号Ｒ1，Ｒ2，Ｒ3を生成する（図３(j),(k),(l)参照）。読出し信号は、水平走査同期信号の周期と同一の持続時間を有し、１の持続時間内に１Ｈ分のデータ数を読出し可能とする複数のクロックパルスからなるものである。そして、解像度処理制御部２４は、水平走査同期信号をトリガとして、その瞬間に映像データの書込みが行われていないラインメモリの２つに、それぞれ読出し信号を送る。また、解像度処理制御部２４は、演算係数Ｋ1, Ｋ2, Ｋ0を生成し、この係数を混合回路３０に向けて水平走査同期信号の周期と同一の間隔で順番に供給する(図3(p)参照)。
【００２８】
従って、例えば時刻ｔ2において、ラインメモリ２９ではデータ系列Ｄn+2の書込みが行われているので(図3(h)参照)、解像度処理制御回路２４は、ラインメモリ２７，２８の各々に対して読出し信号Ｒ1，Ｒ2を送る(図3(j),(k)参照)。この読出し信号Ｒ1，Ｒ2と同期して、２つのメモリ２７，２８からそれぞれデータ系列Ｄn，Ｄn+1が同時に読み出されて混合回路３０に供給される(図3(m),(n)参照)。すなわち、時刻ｔ2にて、読出し信号が入力されたメモリ２７，２８において、一方のデータ系列Ｄnを第１データ系列ＤCH1として読み出し、メモリ２８からは、他方のデータ系列Ｄn+1を第２データ系列ＤCH2として読み出す。
【００２９】
そして、混合回路３０では、２つのデータ系列Ｄn，Ｄn+1と制御回路２４から供給される係数Ｋ2とを使用して(1)式の演算により合成して、新規な１Ｈ分の映像データ系列Ｄn’を作成し、フレームメモリ３１に出力する(図3(q)参照)。
次に、時刻ｔ3において、データ系列Ｄn'の生成が終了するとともに、次の水平走査同期信号が生成される。このとき、ラインメモリ２９ではデータ系列Ｄn+2の書き込みが行われているので(図3(h)参照)、メモリ２７，２８に対して再び読出し信号Ｒ1，Ｒ2が送られる(図3(j),(k)参照)。この読出し信号によって、メモリ２７，２８から再び映像データ系列Ｄn，Ｄn+1を読み出して(図3(m),(n)参照)、混合回路３０においてデータ系列の合成を行う。しかし、今回の合成にて使用される式(1)の係数は、新たに制御回路２４から送られてくる係数、すなわち先の係数Ｋ2とは異なる係数Ｋ1である(図3(p)参照)。この係数Ｋ1を使用して先の映像データ系列とは異なる１Ｈ分の映像データ系列Ｄn”を作成して、フレームメモリ３１に出力する(図3(q)参照)。
【００３０】
さらに、時刻ｔ4において、データ系列Ｄn"の生成が終了するとともに、さらなる水平走査同期信号が生成する。時刻ｔ4では、ラインメモリ２７にてデータ系列Ｄn+3の書込みが行われているので(図3(f)参照)、解像度処理制御回路２４は、メモリ２８，２９に対して読出し信号Ｒ2，Ｒ3を送る(図3(k),(l)参照)。この読出し信号によって、メモリ２８，２９からデータ系列Ｄn+1，Ｄn+2を読み出して(図3(n),(o)参照)、混合回路３０においてデータ系列の合成が行われる。この合成に使用される式(1)の係数は、係数Ｋ0である(図3(p)参照)。従って、新たな１Ｈ分の映像データ系列Ｄn+1’が生成されて、フレームメモリ３１に出力される(図3(q)参照)。
【００３１】
このようにして、拡大率に対応した周期で水平走査同期信号を生成し、この水平走査同期信号をトリガとして、データ系列が格納されている２つのラインメモリから、対応する読出し信号によって記憶されているデータ系列を読み出し、新たな１Ｈ分の映像データ系列を作成することによって、解像度を１．５倍に高めた映像データ系列を時分割で作成することができる。
【００３２】
従って、入力された１フレーム分の映像データに対して水平方向走査線数を１．５倍に増やした１フレーム分の映像データを得ることができ、ディスプレイ３２に水平方向の解像度を上げた状態で表示することができる。
次に、図２の解像度処理装置の動作を、図４を参照しながら、入力される映像データの水平走査線数を垂直方向に０．７５倍に縮小する場合を例に説明する。
【００３３】
図４に示すように、解像度処理装置に入力された映像データ系列Ｄは、タイミング検出回路２６によって、１水平走査ラインの区切りを示すサンプリングタイミングが検出され（図４（a）参照）、このサンプリングタイミングにより、映像データ系列は、１Ｈ分の映像データ毎にラインメモリ２５に格納され、次に順次水平方向解像度処理部２２に送られる。
【００３４】
水平方向解像度処理部２２は、サンプリング回路１から供給されるデータ系列ＤCの水平方向の解像度を縮小して、映像データ系列ＤCHとして垂直方向解像度処理部２３に出力する（図４（b）参照）。
一方、解像度処理制御部２４は、ラインメモリ２７，２８，２９の各々に対して、メモリへのデータ書込みを指示する対応する書込み信号Ｗ1，Ｗ2，Ｗ3を供給する（図４（c）,（d）,（e）参照）。書込み信号Ｗ1，Ｗ2，Ｗ3は、それぞれ検出されたタイミングパルスと同一の持続時間を有し、１Ｈ分の映像データを構成する画素の総数と同数のクロックパルスからなり、１Ｈ分の映像データ系列ＤCHをメモリに書き込む信号である。書込み信号Ｗ1，Ｗ2，Ｗ3によって、映像データ系列は、ラインメモリ２７，２８，２９に順次書き込まれる。
【００３５】
書込み信号Ｗi(i=1, 2, 3)が入力されたラインメモリでは、書込み信号Ｗiと同期して映像データ系列ＤCHが書き込まれていく。例えば、時刻ｔ0で書込み信号Ｗ1によりラインメモリ２７に対する書込みが開始されると、ラインメモリ２７のみにデータ系列Ｄnが順次書き込まれていく（図４（f）参照）。次に、時刻ｔ1で、ラインメモリ２７への書込みが終了するとともに書込み信号Ｗ2によりラインメモリ２８に対する書込みが開始されると、ラインメモリ２８のみにデータ系列Ｄn+1が順次書き込まれていく（図４（g）参照）。さらに、時刻ｔ2で、ラインメモリ２８の書込みが終了するとともに書込み信号Ｗ3によりラインメモリ２９に対する書込みが開始されると、ラインメモリ２９のみにデータ系列Ｄn+2が順次書き込まれていく（図４（h）参照）。このようにして、映像データ系列を、１Ｈ分毎にメモリ２７，２８，２９に順次書き込んでいき、この書込み動作が繰り返されていく。
【００３６】
一方、解像度処理制御回路２４は、０．７５倍の縮小率に応じて、周期が、タイミング検出回路２６で検出されたサンプリングタイミングの周期の(１/０．７５)倍となる水平走査同期信号Ｓを生成する(図４(i)参照)。さらに、水平走査同期信号に基づいて、ラインメモリ２７，２８，２９の読出し信号Ｒ1，Ｒ2，Ｒ3を生成する（図４(j),(k),(l)参照）。読出し信号は、水平走査同期信号の周期と同一の持続時間を有し、１の持続時間内に１Ｈ分のデータ数を順次読み出し可能とする複数のクロックパルスからなるものである。そして、解像度処理制御部２４は、水平走査同期信号をトリガとして映像データの読出しを開始するラインメモリの２つに、それぞれ読出し信号を送る。また、解像度処理制御部２４は、演算係数Ｋ0, Ｋ1, Ｋ2を生成し、この係数を混合回路３０に向けて水平走査同期信号の周期と同一の間隔で順番に供給する(図４(p)参照)。
【００３７】
従って、例えば時刻ｔ2において、ラインメモリ２９ではデータ系列Ｄn+2の書込みが行われているので(図４(h)参照)、解像度処理制御回路２４は、ラインメモリ２７，２８の各々に対して読出し信号Ｒ1，Ｒ2を送る(図４(j),(k)参照)。この読出し信号Ｒ1，Ｒ2と同期して、２つのメモリ２７，２８からそれぞれデータ系列Ｄn，Ｄn+1が同時に読み出されて混合回路３０に供給される(図４(m),(n)参照)。すなわち、時刻ｔ2にて、読出し信号が入力されたメモリ２７，２８において、一方のデータ系列Ｄnを第１データ系列ＤCH1として読み出し、メモリ２８からは、他方のデータ系列Ｄn+1を第２データ系列ＤCH2として読み出す。
【００３８】
そして、混合回路３０では、２つのデータ系列Ｄn，Ｄn+1と制御回路２４から供給される係数Ｋ2とを使用して合成して、新規な１Ｈ分の映像データ系列Ｄn’を作成する。そして、この映像データ系列Ｄn’をフレームメモリ３１に出力する(図４(q)参照)。
【００３９】
次に、時刻ｔ3において、データ系列Ｄn'の生成が終了するとともに、次の水平走査同期信号が生成される。このとき、ラインメモリ２７ではデータ系列Ｄn+3の書き込みが行われているので(図４(f)参照)、メモリ２８，２９に対して読出し信号Ｒ2，Ｒ3が送られる(図４(k),(l)参照)。この読出し信号によって、メモリ２８，２９から映像データ系列Ｄn+1，Ｄn+2を読み出して(図４(n),(o)参照)、混合回路３０においてデータ系列の合成を行う。今回の合成にて使用される式(1)の係数は、新たに制御回路２４から送られてきた、先の係数Ｋ2とは異なる係数Ｋ1である(図４(p)参照)。この係数Ｋ1を使用して先の映像データ系列とは異なる１Ｈ分の映像データ系列Ｄn+1’を作成して、フレームメモリ３１に出力する(図４(q)参照)。
【００４０】
さらに、時刻ｔ4において、データ系列Ｄn+1’の生成が終了するとともに、さらなる水平走査同期信号が生成する。時刻ｔ4では、ラインメモリ２８にて新たなデータ系列Ｄn+4の書込みが行われているので(図４(g)参照)、解像度処理制御回路２４は、メモリ２７，２９に対して読出し信号Ｒ1，Ｒ3を送る(図４(j),(l)参照)。この読出し信号によって、メモリ２７，２９からデータ系列Ｄn+3，Ｄn+2を読み出し(図４(m),(o)参照)、混合回路３０においてデータ系列の合成が行われる。この合成に使用される式(1)の係数は、係数Ｋ0である(図４(p)参照)。従って、新たな１Ｈ分の映像データ系列Ｄn+2’が生成されて、フレームメモリ３１に出力される(図４(q)参照)。
【００４１】
このようにして、縮小率に対応した周期で水平走査同期信号を生成し、この水平走査同期信号をトリガとして、データ系列が格納されている２つのラインメモリから、読出し信号によって記憶されているデータ系列を読み出し、新たな１Ｈ分の映像データ系列を作成することによって、解像度を０．７５倍に落とした映像データ系列を時分割で連続して作成することができる。
【００４２】
従って、入力された１フレーム分の映像データに対して水平方向走査線数を０．７５倍に減らした１フレーム分の映像データを得ることができ、ディスプレイ３２に水平方向の解像度を下げた状態で表示することができる。
なお、上記実施例では、３つのラインメモリを使用した装置を示したが、これに限らず、ラインメモリは２つだけで装置を構成することもできる。この場合、ラインメモリからの読出しタイミングをずらすことによって、上記実施例と同様な機能を有することができる。
【００４３】
また、混合回路で新規な映像データを生成する際、解像度処理制御回路２４から供給される演算係数を使用しているが、この係数は、解像度の拡大・縮小率に依存して必要な個数が変化するものである。すなわち、上記実施例では、解像度を１．５倍に上げるときは、２Ｈ分のデータから新規な３Ｈ分のデータを生成するため、３つの係数Ｋ0, Ｋ1, Ｋ2を用い、また、解像度を０．７５倍に下げるときは、４Ｈ分のデータから新規な３Ｈ分のデータを生成するため、３つの係数Ｋ0, Ｋ1, Ｋ2を用いている。しかし、例えば解像度を１．２５倍に上げるときは、４Ｈ分のデータから５Ｈ分のデータを生成するため、５つの演算係数が必要となる。
【００４４】
このように、本発明によれば、回路構成を変更せずに、入力される１Ｈ分の映像データ系列から作成される映像データ系列の個数を自由に設定することができる。従って、入力された１フレームの映像の垂直方向の解像度を自由に変更することができる。
【００４５】
【発明の効果】
本発明によれば、入力された１フレームの映像の垂直方向の解像度を任意の倍率で変更することができる。
【図面の簡単な説明】
【図１】従来の映像信号処理装置を示す構成図である。
【図２】本発明による映像信号処理装置の一実施例を示す構成図である。
【図３】解像度を拡大する場合に図２に示す映像信号処理装置の各部に現れる信号を説明する波形図である。
【図４】解像度を縮小する場合に図２に示す映像信号処理装置の各部に現れる信号を説明する波形図である。
【符号の簡単な説明】
２４  制御手段
２７，２８，２９  ラインメモリ
３０  演算器としての混合器
【図１】
0003837690.tif 000002
【図２】
0003837690.tif 000003
【図３】
0003837690.tif 000004
【図４】
0003837690.tif 000005