(57)【特許請求の範囲】
【請求項１】
半導体チップを基板上に実装してなる半導体装置であって、半導体チップ内の所定個所に該半導体チップの歪みを検出するための歪み検出素子を形成し、該歪み検出素子に電気信号を印加するとともに歪み検出素子からの出力を外部へ取り出すための電極を形成し、前記歪み検出素子は１つの電極を中心にして放射状に配置し、前記基板には、前記電極と接続するための測定用端子を形成し、該測定用端子と前記電極とを接続するようにしたことを特徴とする半導体装置。
【請求項２】
前記放射状に配置された歪み検出素子群を半導体チップ内の全面に均一に分散配置させるようにしたことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記放射状に配置された歪み検出素子群を半導体チップ内に局所的に配置させるようにしたことを特徴とする請求項１記載の半導体装置。
【請求項４】
前記歪み検出素子を半導体チップ内の表面側と裏面側の同一個所に各々対応させて配置するようにしたことを特徴とする請求項１乃至請求項３のいずれかに記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体チップを基板へ実装する際等にかかるストレスを検出することのできる半導体装置に関するものである。
【０００２】
【従来の技術】
従来、半導体チップを基板へ実装する際等にかかるストレスの分布を解析、評価する場合、故障モードの解析やシミュレーションによる解析を行う必要があった。
【０００３】
【発明が解決しようとする課題】
しかしながら、上述のような解析、評価の方法においては、モデルパターンの作成が必要になり、この作業に多大の時間を要してしまうという問題があった。
【０００４】
本発明は、上記の点に鑑みてなしたものであり、その目的とするところは、半導体チップにかかるストレスを容易に検出することのできる半導体装置を提供することにある。
【０００５】
【課題を解決するための手段】
請求項１記載の発明は、半導体チップを基板上に実装してなる半導体装置であって、半導体チップ内の所定個所に該半導体チップの歪みを検出するための歪み検出素子を形成し、該歪み検出素子に電気信号を印加するとともに歪み検出素子からの出力を外部へ取り出すための電極を形成し、前記歪み検出素子は１つの電極を中心にして放射状に配置し、前記基板には、前記電極と接続するための測定用端子を形成し、該測定用端子と前記電極とを接続するようにしたことを特徴とするものである。
【０００６】
請求項２記載の発明は、請求項１記載の半導体装置において、前記放射状に配置された歪み検出素子群を半導体チップ内の全面に均一に分散配置させるようにしたことを特徴とするものである。
【０００７】
請求項３記載の発明は、請求項１記載の半導体装置において、前記放射状に配置された歪み検出素子群を半導体チップ内に局所的に配置させるようにしたことを特徴とするものである。
【０００８】
請求項４記載の発明は、請求項１乃至請求項３のいずれかに記載の半導体装置において、前記歪み検出素子を半導体チップ内の表面側と裏面側の同一個所に各々対応させて配置するようにしたことを特徴とするものである。
【０００９】
【発明の実施の形態】
以下、本発明の実施の形態の一例を図面に基づき説明する。図１は、本発明の実施の形態の一例に係る半導体チップの模式図である。本実施形態の半導体チップ１には、所定個所、つまり、歪みを検出したい個所に歪み検出素子としての複数のピエゾ抵抗素子３が形成され、各ピエゾ抵抗素子３の両端近傍には接続用配線４を介して接続される電極２が形成されている。ピエゾ抵抗素子３は、例えば、シリコンウエハにホウ素をドーピングすることにより形成することができる。
【００１０】
ここで、複数のピエゾ抵抗素子３は、１つの電極２０を中心にして放射状に配置されるように形成される。
【００１１】
本実施形態の半導体チップ１は、図２に示すように、半導体チップ１の電極２上にバンプ７を形成しておき、バンプ７の形成面を測定用端子６の形成された基板５の測定用端子６に対向させて、フリップチップ実装し、さらに、アンダーフィル封止樹脂８による樹脂封止を行い半導体装置が完成されるのである。
【００１２】
本実施形態の半導体装置では、フリップチップ実装工程やアンダーフィル封止工程等において、半導体チップ１にストレスがかかり半導体チップ１が歪めば、ピエゾ抵抗素子３の抵抗値が変化することになり、外部から測定用端子６を介して電気信号を印加することにより、ピエゾ抵抗素子３の抵抗値を測定すれば、この抵抗値の変化により半導体チップ１の歪みを検出することができるのである。
【００１３】
従って、半導体チップ１のピエゾ抵抗素子３の形成された個所にかかっているストレスが容易に検出できるようになるのである。なお、歪み検出素子として、ピエゾ抵抗素子３の替りに静電容量型素子を使用しても良い。
【００１４】
本実施形態の半導体装置によれば、ピエゾ抵抗素子３は、半導体チップ１において、１つの電極２０を中心にして放射状に配置されているので、フリップチップ実装工程やアンダーフィル封止工程での半導体チップ１にかかる応力が、その大きさだけでなく方向の両方が測定できるのである。従って、半導体チップ１にかかるストレスの大きさと方向の両方を容易に検出することができる。
【００１５】
放射状に形成された複数のピエゾ抵抗素子３からなる１つのピエゾ抵抗素子群を、図３に示すように、半導体チップ１の全面にわたって、均一に分散配置した場合には、半導体チップ１の全面にわたってのストレスの大きさと方向の両方が検出できる。また、ピエゾ抵抗素子群を局所的に配置すれば、局所的且つ詳細なストレス分布が検出できる。さらには、ピエゾ抵抗素子３を、半導体チップ１内の表面側と裏面側の同一個所に各々対応させて配置すれば、半導体チップ１の厚み方向のストレス分布が検出できる。
【００１６】
また、半導体チップ１の電極２と基板５の測定用端子６との接続がワイヤボンディングではなくてバンプ７により行われるので、基板５の測定用端子６の形成位置の自由度が増す。
【００１７】
なお、ピエゾ抵抗素子３を半導体チップ１に形成される回路（図示せず）のない部分に形成しておけば、ストレスを検査した後の半導体装置であっても通常の使用をすることができる。
【００１８】
【発明の効果】
以上のように、請求項１記載の発明によれば、半導体チップを基板上に実装してなる半導体装置であって、半導体チップ内の所定個所に該半導体チップの歪みを検出するための歪み検出素子を形成し、該歪み検出素子に電気信号を印加するとともに歪み検出素子からの出力を外部へ取り出すための電極を形成し、前記歪み検出素子は１つの電極を中心にして放射状に配置し、前記基板には、前記電極と接続するための測定用端子を形成し、該測定用端子と前記電極とを接続するようにしたので、半導体チップにかかるストレスの大きさ及びその方向の両方を容易に検出することのできる半導体装置が提供できた。
【００１９】
請求項２記載の発明によれば、請求項１記載の半導体装置において、前記放射状に配置された歪み検出素子群を半導体チップ内の全面に均一に分散配置させるようにすれば、半導体チップの全面にわたってのストレスの大きさと方向の両方が検出できる。
【００２０】
請求項３記載の発明によれば、請求項１記載の半導体装置において、前記放射状に配置された歪み検出素子群を半導体チップ内に局所的に配置させるようにすれば、局所的且つ詳細にストレスの大きさと方向が検出できる。
【００２１】
請求項４記載の発明によれば、請求項１乃至請求項３のいずれかに記載の半導体装置において、前記歪み検出素子を半導体チップ内の表面側と裏面側の同一個所に各々対応させて配置するようにすれば、半導体チップの厚み方向のストレス分布が容易に検出できる。
【図面の簡単な説明】
【図１】本発明の一実施形態に係る半導体チップの模式図である。
【図２】同上の半導体チップを基板にフリップチップ実装及びアンダーフィル封止を行って構成された半導体装置の断面方向から見た状態を示す模式図である。
【図３】本発明の他の実施形態に係る半導体チップの模式図である。
【符号の説明】
１  半導体チップ
２  電極
３  ピエゾ抵抗素子
４  接続用配線
５  基板
６  測定用端子
７  バンプ
８  アンダーフィル封止樹脂
２０  電極
【図１】
0003837898.tif 000002
【図２】
0003837898.tif 000003
【図３】
0003837898.tif 000004