(57)【特許請求の範囲】
【請求項１】
所定の周波数のシステムクロックでサンプリングされたコンポジット映像信号をデジタルのコンポーネント映像信号に変換する映像信号処理装置において、
上記コンポジット映像信号の種類に応じて第１の仮想クロックの周波数を設定するとともに、設定した第１の仮想クロックの周波数と上記システムクロックの周波数との比率と同比率とされた第１の傾き値及び第１のオーバーフロー設定値を設定する第１の設定手段と、
上記システムクロックのタイミング毎に上記第１の傾き値が加算されるとともに上記第１のオーバーフロー設定値を超えた時にはそのあまり値が代入される第１の累加算値を生成し、当該第１の累加算値が所定の値を超えた時にフラグが立つ第１のタイミング信号を生成する第１のタイミング信号生成手段と、
上記第１のタイミング信号の発生タイミングに出力される上記第１の累加算値に応じてタップ係数の遅延量の補正制御がされるフィルタを用いて、上記システムクロックでサンプリングされたコンポジット映像信号の各サンプリングポイントの信号レベルから、上記第１の仮想クロックのサンプリングポイントにおける信号レベルを補間して、第１の仮想クロックでサンプリングされたコンポジット映像信号を生成し、この第１の仮想クロックでサンプリングされたコンポジット映像信号を上記第１のタイミング信号に同期させて出力する第１の補間手段と、
上記第１の仮想クロックでサンプリングされたコンポジット映像信号を、第１の仮想クロックでサンプリングされた輝度信号と第１の仮想クロックでサンプリングされた搬送色差信号とに分離するＹ／Ｃ分離手段と、
上記第１の仮想クロックでサンプリングされた搬送色差信号を復調して、第１の仮想クロックでサンプリングされた色差信号を生成するクロマデコード手段と、
上記コンポーネント映像信号のクロックである第２の仮想クロックの周波数と上記第１の仮想クロックの周波数との比率と同比率とされた第２の傾き値及び第２のオーバーフロー設定値を設定する第２の設定手段と、
上記第１のタイミング信号のフラグが立ったタイミング毎に上記第２の傾き値が加算されるとともに上記第２のオーバーフロー設定値を超えた時にはそのあまり値が代入される第２の累加算値を生成し、当該第２の累加算値が上記第２のオーバーフロー設定値を超えた時にフラグが立つ第２のタイミング信号を生成する第２のタイミング信号生成手段と、
上記第１のタイミング信号の発生タイミングに出力される上記第１の累加算値に応じてタップ係数の遅延量の補正制御がされるフィルタを用いて、上記第１の仮想クロックでサンプリングされた輝度信号及び色差信号の各サンプリングポイントの信号レベルから、上記第２の仮想クロックのサンプリングポイントにおける信号レベルを補間して、第２の仮想クロックでサンプリングされた輝度信号及び色差信号を生成し、この第２の仮想クロックでサンプリングされた輝度信号及び色差信号を上記第２のタイミング信号に同期させて出力する第２の補間手段と
を備える映像信号処理装置。
【請求項２】
上記第１のタイミング信号生成手段は、
上記第１の仮想クロックの周波数と上記システムクロックの周波数との比率と、第１の傾き値と第１のオーバーフロー設定値との比率との誤差に応じて、上記システムクロックの所定サンプル毎に上記第１の傾き値又は上記第１のオーバーフロー設定値を調整して、上記第１のタイミング信号のフラグ発生の平均周期と第１の仮想クロックの周期とを一致させること
を特徴とする請求項１記載の映像信号処理装置。
【請求項３】
上記第２のタイミング信号生成手段は、
上記第２の仮想クロックの周波数と上記第１の仮想クロックの周波数との比率と、第２の傾き値と第２のオーバーフロー設定値との比率との誤差に応じて、上記第１のタイミング信号の所定サンプル毎に上記第２の傾き値又は上記第２のオーバーフロー設定値を調整して、上記第２のタイミング信号のフラグ発生の平均周期と第２の仮想クロックの周期とを一致させること
を特徴とする請求項１記載の映像信号処理装置。
【請求項４】
アナログのコンポジット映像信号を上記システムクロックでサンプリングしたデジタルのコンポジット映像信号に変換するアナログ／デジタル変換手段を備えること
を特徴とする請求項１記載の映像信号処理装置。
【請求項５】
上記システムクロックは、第１の仮想クロック以上の周波数であること
を特徴とする請求項１記載の映像信号処理装置。
【請求項６】
上記第１の設定手段は、ＮＴＳＣ方式又はＰＡＬ方式のコンポジット映像信号が入力された場合には、第１の仮想クロックの周波数を、搬送色差信号の搬送波周波数の４倍の逓倍とし、ＳＥＣＡＭ方式のコンポジット映像信号が入力された場合には、第１の仮想クロックの周波数をベルフィルタの中心周波数の逓倍とすること
を特徴とする請求項１記載の映像信号処理装置。
【請求項７】
上記第２の仮想クロックの周波数は、ＩＴＵ−Ｒ６０１勧告に基づくデジタル信号規格のサンプリングクロックであること
を特徴とする請求項１記載の映像信号処理装置。
【請求項８】
上記第２の仮想クロックでサンプリングされた輝度信号及び色差信号とが上記第２のタイミング信号に同期して入力され、入力された輝度信号及び色差信号が上記第２の仮想クロックと同期した出力クロックで読み出されるスムージング手段を備えること
を特徴とする請求項１記載の映像信号処理装置。
【請求項９】
上記第１の補間手段は、所定のタップ数のＦＩＲフィルタにより構成されていること
を特徴とする請求項１記載の映像信号処理装置。
【請求項１０】
上記タップ係数は、時間分インパルス応答を位相差に対応した時間遅延させた値に設定されること
を特徴とする請求項９記載の映像信号処理装置。
【請求項１１】
上記第２の補間手段は、所定のタップ数のＦＩＲフィルタにより構成されていること
を特徴とする請求項１記載の映像信号処理装置。
【請求項１２】
上記タップ係数は、時間分インパルス応答を位相差に対応した時間遅延させた値に設定されること
を特徴とする請求項１１記載の映像信号処理装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、コンポジット映像信号をデジタルのコンポーネント映像信号に変換するいわゆるクロマデコード処理を行う映像信号処理装置であって、特に、ＮＴＳＣ，ＰＡＬ，ＳＥＣＡＭ等の複数の放送方式に対応が可能な映像信号処理装置に関するものである。
【０００２】
【従来の技術】
放送されたコンポジット映像信号を受信して映像出力を行う場合、輝度信号（Ｙ）及び色差信号（Ｃｂ，Ｃｒ）に分離してコンポーネント映像信号を出力するクロマデコード処理が行われる。そして、このクロマデーコード処理が行われた後にＲＧＢへのマトリクス変換やＭＰＥＧ符号化処理などが行われる。また、近年においては、このようなクロマデコード処理をデジタル回路で行って、デジタルフォーマットのコンポーネント映像信号を出力するデジタルクロマデコード処理も行われている。
【０００３】
【発明が解決しようとする課題】
ところで、テレビジョン放送の放送方式には、大きく分けて、ＮＴＳＣ方式（日本，北米等）、ＰＡＬ方式（フランスを除くヨーロッパ、南米等）、ＳＥＣＡＭ方式（フランス，ロシア等）の３つの方式がある。
【０００４】
複数の放送方式に対応させたマルチタイプのデジタルクロマデコーダを作成する場合、各方式毎に色差信号の搬送波周波数や変調方式が違うことから、それぞれの周波数に対応したサンプリングクロックを基板上に実装しなければならない。加えて、出力するデジタルコンポーネント信号の標準規格であるＩＴＵ−Ｒ６０１は、１３．５ＭＨｚのサンプリング周波数が規定されている。このため、マルチタイプのデジタルクロマデコーダを作成する場合、少なくとも４種類のシステムクロックが必要となってしまう。
【０００５】
しかしながら、複数のシステムクロックを１つの基板上や１つの半導体チップ上に実装した場合、クロック間相互で干渉が発生し、その干渉信号が例えばＡ／Ｄコンバータのアナログ入力に回り込み、その結果、画面上にビート上のノイズが発生してしまう。そのため、例えば１つの基板や１つの半導体チップ上にマルチタイプのデジタルクロマデコーダを作成することは、以上のようなシステムクロックの制約により非常に困難であった。
【０００６】
本発明は、このような実情を鑑みてなされたものであり、複数のテレビジョン方式を取り扱う際に必要となる複数のシステムクロックに対する制約を取り除き、１つの基板に実装したり、１つのチップ上に集積化することを可能とした、複数の放送方式に対応したいわゆるクロマデコード処理を行う映像信号処理装置を提供することを目的とする。
【０００７】
【課題を解決するための手段】
本願発明にかかる映像信号処理装置は、所定の周波数のシステムクロックでサンプリングされたコンポジット映像信号をデジタルのコンポーネント映像信号に変換する映像信号処理装置において、上記コンポジット映像信号の種類に応じて第１の仮想クロックの周波数を設定するとともに、設定した第１の仮想クロックの周波数と上記システムクロックの周波数との比率と同比率とされた第１の傾き値及び第１のオーバーフロー設定値を設定する第１の設定手段と、上記システムクロックのタイミング毎に上記第１の傾き値が加算されるとともに上記第１のオーバーフロー設定値を超えた時にはそのあまり値が代入される第１の累加算値を生成し、当該第１の累加算値が所定の値を超えた時にフラグが立つ第１のタイミング信号を生成する第１のタイミング信号生成手段と、上記第１のタイミング信号の発生タイミングに出力される上記第１の累加算値に応じてタップ係数の遅延量の補正制御がされるフィルタを用いて、上記システムクロックでサンプリングされたコンポジット映像信号の各サンプリングポイントの信号レベルから、上記第１の仮想クロックのサンプリングポイントにおける信号レベルを補間して、第１の仮想クロックでサンプリングされたコンポジット映像信号を生成し、この第１の仮想クロックでサンプリングされたコンポジット映像信号を上記第１のタイミング信号に同期させて出力する第１の補間手段と、上記第１の仮想クロックでサンプリングされたコンポジット映像信号を、第１の仮想クロックでサンプリングされた輝度信号と第１の仮想クロックでサンプリングされた搬送色差信号とに分離するＹ／Ｃ分離手段と、上記第１の仮想クロックでサンプリングされた搬送色差信号を復調して、第１の仮想クロックでサンプリングされた色差信号を生成するクロマデコード手段と、上記コンポーネント映像信号のクロックである第２の仮想クロックの周波数と上記第１の仮想クロックの周波数との比率と同比率とされた第２の傾き値及び第２のオーバーフロー設定値を設定する第２の設定手段と、上記第１のタイミング信号のフラグが立ったタイミング毎に上記第２の傾き値が加算されるとともに上記第２のオーバーフロー設定値を超えた時にはそのあまり値が代入される第２の累加算値を生成し、当該第２の累加算値が上記第２のオーバーフロー設定値を超えた時にフラグが立つ第２のタイミング信号を生成する第２のタイミング信号生成手段と、上記第１のタイミング信号の発生タイミングに出力される上記第１の累加算値に応じてタップ係数の遅延量の補正制御がされるフィルタを用いて、上記第１の仮想クロックでサンプリングされた輝度信号及び色差信号の各サンプリングポイントの信号レベルから、上記第２の仮想クロックのサンプリングポイントにおける信号レベルを補間して、第２の仮想クロックでサンプリングされた輝度信号及び色差信号を生成し、この第２の仮想クロックでサンプリングされた輝度信号及び色差信号を上記第２のタイミング信号に同期させて出力する第２の補間手段とを備える。
【０００８】
この映像信号処理装置では、任意の１つのシステムクロックに同期させたタイミング信号を生成し、任意の周波数のシステムクロックでサンプリングされた映像信号を仮想クロックにサンプリングレート変換し、その結果を上記タイミング信号に同期させて出力する。このようにすることによって、Ｙ／Ｃ分離処理、クロマデコード処理、出力信号タイミングへの周波数変換処理を、１つのシステムクロックのみで行えるようになる。
【０００９】
また、上記タイミング信号は、その周期をある一定時間範囲内で平均化したときに仮想クロックの周期と一致させるようにしておき、さらに、補間して得られる信号自体は本来の放送信号又は出力信号のクロックでサンプリングしたときの値としているので、タイミング信号自体が仮想クロックと完全には同期しなくても、デジタル処理上なんら不都合なく処理を行うことができる。
【００１０】
また、システムクロックからタイミング信号を生成する際の各種パラメータを放送方式に応じて適宜設定することにより、複数の放送方式に対応することが可能となる。
【００１１】
さらに、補間処理をする際のタップ係数を、タイミング信号と仮想クロックとの位相差に基づき変化させることにより、容易に補間処理を行うことができる。
【００１２】
【発明の実施の形態】
以下、本発明の実施の形態として、本発明を適用したクロマデコーダについて説明をする。
【００１３】
本実施の形態のクロマデコーダは、コンポジット映像信号を輝度信号及び色差信号に分離し、分離した輝度信号及び色差信号を、サンプリングクロックが１３．５ＭＨｚのＩＴＵ−Ｒ６０１勧告に基づくデジタル信号規格の映像信号にして出力する装置である。入力されるコンポジット映像信号は、ＮＴＳＣ方式，ＰＡＬ方式，ＳＥＣＡＭ方式のいずれの方式にも対応している。
【００１４】
図１に本発明の実施の形態のクロマデコーダ１のブロック図を示す。
【００１５】
クロマデコーダ１は、システムクロック発振器１１と、デジタルシグナルプロセッサ（ＤＳＰ）１２と、アナログ／デジタルコンバータ（Ａ／Ｄコンバータ）１３と、クランプ回路１４と、同期検出回路（ＳＹＮＣ回路）１５と、第１のタイミング発振器（ＤＴＯ）１６と、第１のサンプリングレートコンバータ（ＳＲＣ）１７と、輝度／クロマ分離回路（Ｙ／Ｃ分離回路）１８と、クロマ復調回路１９と、第２のタイミング発振器（ＤＴＯ）２０と、第２のサンプリングレートコンバータ（ＳＲＣ）２１と、視覚補正回路２２と、同期検出回路（ＳＹＮＣ回路）２３と、ＶＢＩ検出回路２４と、フォーマッタ２５と、ファーストイン／ファーストアウトメモリ（ＦＩＦＯ）２６とを備えている。
【００１６】
システムクロック発振器１１は、システムクロックＣｓを発生し、本クロマデコーダ１内の各回路に供給する。本クロマデコーダ１内の各回路は、このシステムクロックＣｓに基づき動作する。このシステムクロックＣｓの周波数は、ＮＴＳＣの色搬送波周波数ｆｓｃの４倍（１４．３ＭＨｚ）、ＰＡＬの色搬送波周波数ｆｓｃの４倍（１７．８ＭＨｚ）、ＳＥＣＡＭのベルフィルタの中心周波数の４倍（４．２８６ＭＨｚ×４＝１７．１４ＭＨｚ）を基準として、これらの周波数の２倍以上の周波数に設定するのが好ましい。ここでは、例えば、システムクロックＣｓの周波数は、４０ＭＨｚとする。
【００１７】
ＤＳＰ１２は、本クロマデコーダ１内の各回路の制御を行う。
【００１８】
Ａ／Ｄコンバータ１３には、外部から供給されたアナログのコンポジット映像信号（ＣＶＢＳ）が入力される。Ａ／Ｄコンバータ１１は、入力されたコンポジット映像信号をシステムクロックＣｓでサンプリングして、デジタルデータに変換する。
【００１９】
クランプ回路１４は、入力されたコンポジット映像信号のペデスタルレベルが一定となるように、クランプ処理を行う。
【００２０】
ＳＹＮＣ回路１５は、入力されたコンポジット映像信号から同期信号を抽出して、垂直同期タイミング、水平同期タイミングを検出する。同期タイミングは、ＤＳＰ１２に供給される。
【００２１】
以上のように、クランプ処理がされ、さらに、システムクロックＣｓでサンプリングされたデジタルのコンポジット映像信号は、第１のＳＲＣ１７に供給される。
【００２２】
第１のＤＴＯ１６は、第１のタイミング信号Ｔ１を生成し、生成した第１のタイミング信号Ｔ１を第１のＳＲＣ１７に供給する。第１のタイミング信号Ｔ１は、システムクロックＣｓに同期した信号で、且つ、パルス発生周期を平均化したときに第１の仮想クロックＣｖ１の周期に一致する信号である。
【００２３】
ここで、第１の仮想クロックＣｖ１は、コンポジット映像信号からデジタル処理で輝度／色差分離をし、そののちデジタル処理でクロマ復調をするために必要となるサンプリングクロックである。この第１の仮想クロックＣｖ１は、ＮＴＳＣ信号の場合には色搬送波周波数ｆｓｃの４倍（１４．３ＭＨｚ）の周波数のクロック、ＰＡＬ信号の場合には色搬送波周波数ｆｓｃの４倍（１７．８ＭＨｚ）の周波数のクロック、ＳＥＣＡＭ信号が入力された場合にはベルフィルタの中心周波数の４倍（１７．１４ＭＨｚ）のクロックである。
【００２４】
このような第１の仮想クロックＣｖ１に対して、第１のタイミング信号Ｔ１は、システムクロックＣｓと同期した信号である。第１の仮想クロックＣｖ１とシステムクロックＣｓとはなんら逓倍関係がない。そのため、第１の仮想クロックＣｖ１と第１のタイミング信号Ｔ１との間も、同期していない。従って、第１のタイミング信号Ｔ１は、パルス発生周期を平均化したときには第１の仮想クロックＣｖ１の周期に一致するが、つまり、長期的にサンプリング周波数を平均化すれば第１の仮想クロックＣｖ１の周波数に一致するが、各々のサンプリング間隔をみれば周期が一定でない不揃いな信号となる。
【００２５】
ＤＳＰ１２は、入力されたコンポジット映像信号に対して信号の判断処理を行い、判断した信号方式に応じて適宜第１の仮想クロックＣｖ１を設定し、第１のＤＴＯ１６をコントロールする。第１のＤＴＯ１６は、ＤＳＰ１２により設定された第１の仮想クロックＣｖ１の周波数に基づき、第１のタイミング信号Ｔ１を生成する。
【００２６】
なお、システムクロックＣｓの周波数が十分高ければ、第１の仮想クロックＣｖ１の周波数は、以上の周波数の逓倍であってもよい。もっとも、第１の仮想クロックＣｖ１の周波数は、第１のＳＲＣ１７において行われるレート変換の精度を保つため、システムクロックＣｓの１／２以下の周波数となるような範囲で設定するのが望ましい。
【００２７】
第１のＳＲＣ１７は、アナログのコンポジット映像信号を第１の仮想クロックＣｖ１でサンプリングした場合における各サンプリングポイントの各信号レベルを、システムクロックＣｓでサンプリングされたコンポジット映像信号の各サンプリングポイントの信号レベルから補間することにより求める。すなわち、第１のＳＲＣ１７は、コンポジット映像信号のサンプリングレートを、システムクロックＣｓから第１の仮想クロックＣｖ１へ変換する、いわゆるサンプリングレート変換をする。そして、第１のＳＲＣ１７は、レート変換を行った後の各サンプル信号を、第１のＤＴＯ１６により生成された第１のタイミング信号Ｔ１に同期させて出力する。
【００２８】
従って、第１のＳＲＣ１７からは、データそのものは第１の仮想クロックＣｖ１のタイミングでサンプリングされた値の信号であるが、その出力タイミングがシステムクロックＣｓに同期した、サンプル周期が一定ではない不揃いの状態のコンポジット映像信号が出力される。
【００２９】
第１の仮想クロックＣｖ１へサンプリングレート変換がされたコンポジット映像信号は、Ｙ／Ｃ分離回路１８に供給される。
【００３０】
Ｙ／Ｃ分離回路１８は、第１の仮想クロックＣｖ１でサンプリングされたコンポジット映像信号を、輝度信号Ｙと搬送色差信号Ｃ（色搬送波に変調された状態の色差信号）とに分離する。このＹ／Ｃ分離回路１８は、コンポジット映像信号のサンプリングレートが第１の仮想クロックＣｖ１となっていることにより、デジタル的に合理的に処理することができる。この輝度信号Ｙは、第２のＳＲＣ２１に供給される。また、分離された搬送色差信号Ｃは、クロマ復調回路１９に供給される。
【００３１】
クロマ復調回路１９は、第１の仮想クロックＣｖ１でサンプリングされた搬送色差信号Ｃから色差信号（Ｃｒ／Ｃｂ）を復調する。復調方式は信号方式によって異なるので、ＤＳＰ１２によりその復調方式が選択される。このクロマ復調回路１９は、搬送色差信号Ｃのサンプリングレートが第１の仮想クロックＣｖ１となっていることにより、デジタル的に合理的に処理することができる。復調された色差信号（Ｃｒ／Ｃｂ）は第２のＳＲＣ２１に供給される。
【００３２】
なお、Ｙ／Ｃ分離回路１８及びクロマ復調回路１９には、データサンプルが周期的に不揃いな状態で入力されるが、デジタル処理を行うので、問題なく処理を行うことができる。
【００３３】
第２のＤＴＯ２０は、第２のタイミング信号Ｔ２を生成し、生成した第２のタイミング信号Ｔ２を第２のＳＲＣ２１に供給する。第２のタイミング信号Ｔ２は、第１のタイミング信号Ｔ１に同期した信号で、且つ、パルス発生周期を平均化したときに第２の仮想クロックＣｖ２の周期に一致する信号である。
【００３４】
ここで、第２の仮想クロックＣｖ２は、本クロマデコーダ１から出力されるコンポーネント映像出力の出力クロックである。つまり、第２の仮想クロックは、ＩＴＵ−Ｒ６０１勧告に基づくデジタル信号規格の１３．５ＭＨｚのクロックである。
【００３５】
このような第２の仮想クロックＣｖ２に対して、第２のタイミング信号Ｔ２は、第１のタイミング信号Ｔ１に同期した信号、つまり、システムクロックＣｓに同期した信号である。第２の仮想クロックＣｖ２とシステムクロックＣｓとはなんら逓倍関係がない。そのため、第２の仮想クロックＣｖ２と第２のタイミング信号Ｔ２との間も、同期していない。従って、第２のタイミング信号Ｔ２は、パルス発生周期を平均化したときには第２の仮想クロックＣｖ２の周期に一致するが、つまり、長期的にサンプリング周波数を平均化すれば第２の仮想クロックＣｖ２の周波数に一致するが、各々のサンプリング間隔をみれば周期が一定でない不揃いな信号となる。
【００３６】
第２のＤＴＯ２０は、第２の仮想クロックＣｖ２の周波数に基づき、第２のタイミング信号Ｔ２を生成する。
【００３７】
第２のＳＲＣ２１は、アナログの輝度信号Ｙ及び色差信号（Ｃｒ／Ｃｂ）を第２の仮想クロックＣｖ２でサンプリングした場合における各サンプリングポイントの各信号レベルを、第１の仮想クロックＣｖ１でサンプリングされた輝度信号Ｙ及び色差信号（Ｃｒ／Ｃｂ）の各サンプリングポイントの信号レベルから補間することにより求める。すなわち、第２のＳＲＣ２１は、コンポジット映像信号のサンプリングレートを、第１の仮想クロックＣｖ１から第２の仮想クロックＣｖ２へ変換する、いわゆるサンプリングレート変換をする。そして、第２のＳＲＣ２１は、レート変換を行った後の各サンプル信号を、第２のＤＴＯ２０により生成された第２のタイミング信号Ｔ２に同期させて出力する。
【００３８】
従って、第２のＳＲＣ２１からは、データそのものは第２の仮想クロックＣｖ２のタイミングでサンプリングされた値の信号であるが、その出力タイミングがシステムクロックＣｓに同期した、サンプル周期が一定ではない不揃いの状態のコンポジット映像信号が出力される。
【００３９】
第２の仮想クロックＣｖ２へサンプリングレート変換がされた輝度信号Ｙは、視覚補正回路２２に供給される。また、第２の仮想クロックＣｖ２へサンプリングレート変換がされた色差信号（Ｃｒ／Ｃｂ）はフォーマッタ２５へ供給される。
【００４０】
視覚補正回路２２は、入力された輝度信号Ｙに対して階調補正を行って視覚補正を行う。視覚補正がされた輝度信号Ｙは、フォーマッタ２５に供給される。
【００４１】
ＳＹＮＣ回路２３は、輝度信号Ｙ成分から垂直同期信号（Ｖ）及び水平同期信号（Ｈ）を検出し、その同期タイミングをＤＳＰ１２に通知する。
【００４２】
ＶＢＩ検出回路２４は、ブランキング期間に含まれているＶＢＩ（Virtual Blancking Information）を検出して、その内容をＤＳＰ１２に通知する。
【００４３】
フォーマッタ２５は、入力された輝度信号Ｙ及び色差信号（Ｃｒ／Ｃｂ）に、外部から入力されるＯＳＤ（On Screen Display）信号を合成する。フォーマッタ２５から出力された輝度信号Ｙ及び色差信号（Ｃｒ／Ｃｂ）は、ＦＩＦＯ２６に供給される。
【００４４】
ＦＩＦＯ２６は、第２のタイミング信号Ｔ２に同期して周期が不揃いな状態で入力される輝度信号Ｙ及び色差信号（Ｃｒ／Ｃｂ）を一旦記憶し、例えば外部から入力される１３．５ＭＨｚのクロックタイミングで読み出し、スムージングした状態でデータを出力する。
【００４５】
つぎに、上述した第１のＤＴＯ１６について詳細に説明をする。
【００４６】
図２に、第１のＤＴＯ１６の回路構成図を示す。
【００４７】
ＤＴＯ１６は、第１のアダー回路３１と、第２のアダー回路３２と、遅延素子３３とから構成されている。このＤＴＯ１６を構成する各回路は、システムクロックＣｓのタイミングで動作をする。
【００４８】
第１のアダー回路３１には、オフセット量Ａと、微調整量Ｂとが入力される。このオフセット量Ａ及び微調整量Ｂは、ＤＳＰ１２から供給される。第１のアダー回路３１は、オフセット量Ａと微調整量Ｂとを加算して、傾き値（Ａ＋Ｂ）を出力する。
【００４９】
第２のアダー回路３２には、傾き値（Ａ＋Ｂ）と、遅延素子３３が格納している前サンプルにおける加算値Ｙとが入力される。第２のアダー回路３２は、傾き値（Ａ＋Ｂ）と前サンプル加算値Ｙと加算して、現サンプル加算値（（Ａ＋Ｂ）＋Ｙ）を出力する。この現サンプル加算値（（Ａ＋Ｂ）＋Ｙ）は、遅延素子３３に格納され、次のクロックタイミングで、遅延素子３３から第２のアダー回路３２に前サンプル加算値Ｙとしてフィードバックされる。すなわち、第２のアダー回路３２と遅延素子３３とで、各サンプル毎に傾き値（Ａ＋Ｂ）を累積加算していく。なお、この累積加算出力を、以下、アダー出力Ｙと呼ぶ。
【００５０】
また、この第２のアダー回路３２は、その出力がＮビットの範囲で表現されるようになっている。つまり、“Ｎ２”までしか出力できず、それ以上の値はオーバーフローとなる。第２のアダー回路３２は、もし、加算結果が“Ｎ２”を越えてオーバーフローした場合には、“Ｎ２”を越えたあまり値を０から折り返して出力する。すなわち、加算結果（（Ａ＋Ｂ）＋Ｙ）がＮ２を以上となった場合には、｛（（Ａ＋Ｂ）＋Ｙ）−Ｎ２｝が出力されることとなる。また、さらに、この第２のアダー回路３２は、オーバーフローする場合には、オーバーフローフラグが出力される。
【００５１】
第１のＤＴＯ１６は、図３に示すように、このオーバーフローフラグを第１のタイミング信号Ｔ１として出力する。
【００５２】
ここで、第１のタイミング信号Ｔ１の平均周期を、第１の仮想クロックＣｖ１の周期に一致するようにするためには、ＤＳＰ１２により傾き値（Ａ＋Ｂ）を以下のように設定すればよい。
【００５３】
Ａ＋Ｂ＝２Ｎ×（ｆｖ１／ｆｓ）
ここで、“ｆｓ”はシステムクロックＣｓの周波数であり、“ｆｖ１”は第１の仮想クロックＣｖ１の周波数である。
【００５４】
例えば、システムクロックＣｓの周波数が４０ＭＨｚであり、第２のアダー回路３２が８ビット出力（Ｎ＝８）である場合には、傾き値（Ａ＋Ｂ）は以下のように設定される。
NTSC  :  A+B = 255*(14.3 MHz/40MHz)= 91.16
PAL   :  A+B = 255*(17.8 MHz/40MHz)=113.48SECAM :  A+B = 255*(17.14MHz/40MHz)=109.27なお、傾き値（Ａ＋Ｂ）の値は、本来、整数値として与えられなければデジタル処理を行うことができない。そのため、ＤＳＰ１２からの実際の設定値は、少数点以下を切り上げるか切り下げて、整数値で設定しなければならない。しかしながら、小数点以下を丸めた場合、その丸め分が蓄積していって周波数誤差となってしまう。
【００５５】
そのため、ＤＳＰ１２は、小数点以上の値をオフセット値ＡとしてＤＳＰ１２から各サンプルタイミング毎固定で出力し、小数点以下の値を微調整値Ｂとして所定数のサンプルタイミング毎に適宜ＤＳＰ１２から出力して、周波数誤差が蓄積しないように調整する。
【００５６】
以上第１のＤＴＯ１６の回路構成例について説明したが、第２のＤＴＯ２０も、この第１のＤＴＯ１６の回路構成と同一である。
【００５７】
ただし、第２のＤＴＯ２０の場合、各回路が動作するクロックは、システムクロックＣｓではなく、第１のタイミング信号Ｔ１となる。また、第２のタイミングＴ２が、第２の仮想クロックＣｖ２の周期に一致するようにするためには、ＤＳＰ１２により傾き値（Ａ＋Ｂ）が以下のように設定される。
【００５８】
Ａ＋Ｂ＝２Ｎ×（ｆｖ２／ｆｖ１）
ここで、“ｆｖ１”は第１の仮想クロックＣｖ１の周波数であり、“ｆｖ２”は第２の仮想クロックＣｖ２の周波数である。
【００５９】
従って、第２の仮想クロックＣｖ２が１３．５ＭＨｚであり、第２のアダー回路３２が８ビット出力（Ｎ＝８）である場合には、傾き値（Ａ＋Ｂ）は以下のように設定される。
NTSC  :  A+B = 255*(13.5 MHz/14.3 MHz)=204.73
PAL   :  A+B = 255*(13.5 MHz/17.8 MHz)=193.40SECAM :  A+B = 255*(13.5 MHz/17.14MHz)=200.85（ＳＲＣ）
つぎに、上述した第１のＳＲＣ１７について詳細に説明をする。
【００６０】
第１のＳＲＣ１７は、例えば、図４に示すような、ＦＩＲフィルタを用いた補間フィルタにより構成することができる。ここでは、９タップのＦＩＲフィルタを用いた例を示す。
【００６１】
第１のＳＲＣ１７は、図４に示すように、第１から第８の遅延回路４１〜４８と、第１〜第９の乗算器５１〜５９と、加算器６０とにより、９タップのＦＩＲフィルタを構成している。
【００６２】
また、この第１のＳＲＣ１７は、各乗算器５１〜５９にタップ係数を与える係数ＲＯＭ６１と、加算器６０からのフィルタリング出力を第１のタイミング信号Ｔ１で取り込むレジスタ６２とを有している。
【００６３】
この第１のＳＲＣ１７では、各遅延素子をシステムクロックＣｓで動作させ、第１のタイミング信号で得られる補間結果のみレジスタ６２に取り込み、補間結果として出力している。
【００６４】
ここで、第１のＳＲＣ１７では、システムクロックＣｓでサンプリングされたコンポジット映像信号の各サンプリングポイントの信号レベルから、第１の仮想クロックＣｖ１でコンポジット映像信号をサンプリングしたときの各信号レベルを補間するのであるが、システムクロックＣｓと第１の仮想クロックＣｖ１とは周波数が異なっているため、システムクロックＣｓと第１の仮想クロックＣｖ１との位相ずれを考慮して、補間を行わなければならない。さらに、その位相ずれは各サンプル毎変動していくので、ＦＩＲフィルタのタップ係数を各サンプル毎変化させていかなければならない。
【００６５】
図５に、第１のＳＲＣ１７に関係する各信号のタイミングチャートを示す。
【００６６】
図５（Ａ）に示した信号は、入力されるコンポジット映像信号である。このコンポジット映像信号上に示した白丸及び黒丸は、システムクロックＣｓでのサンプリングポイントを示している。また、各点のうち黒丸で示している部分は、第１のタイミング信号Ｔ１に同期した位置のサンプル点である。図５（Ｂ）は、システムクロックＣｓを示している。図５（Ｃ）は、第１のタイミング信号Ｔ１を示している。また、図５（Ｄ）は、第１のＤＴＯ１６のアダー出力Ｙを示している。図５（Ｅ）は、第１の仮想クロックＣｖ１を示している。
【００６７】
ここで、システムクロックＣｓの所定のサンプリングポイントをＤ（０）とする。このＤ（０）は、第１のタイミング信号Ｔ１に同期したサンプリングポイントである。この所定のサンプリングポイントの信号Ｄ（０）から所定の位相差θをもった、第１の仮想クロックＣｖ１の所定のサンプリングポイントの信号Ｄｒｅａｌ（０）を、ＦＩＲフィルタにより補間して求めるとする。
【００６８】
まず、位相差θは、図５に示すように、Ｄ（０）出力時、つまり、第１のタイミング信号Ｔ１がアサートされたときにおける、アダー出力Ｙで表される。これは、アダー出力Ｙが、０からオーバーフローするまでの値が第１の仮想クロックＣｖ１の周期に対応するように、ＤＳＰ１２により傾き値（Ａ＋Ｂ）が予め設定されているからである。
【００６９】
そして、この位相差θは、図６に示すように、ＦＩＲフィルタのインパルス応答の遅延量Ｔに対応する。
【００７０】
すなわち、第１の仮想クロックＣｖ１の所定のサンプリングポイントの信号であるＤｒｅａｌ（０）は、ＦＩＲフィルタのインパルス応答に所定の窓関数をかけて得られる基本のタップ係数から、所定の時間Ｔの遅延量補正をかけたタップ係数（K'(-4),K'(-3),K'(-2),K'(-1),K'(0),K'(1),K'(2),K'(3),K'(4)）により以下のように求めることができる。
【００７１】
0003731502.tif 000002
従って、位相遅延量θと、その遅延量θに対応したタップ係数群を予め係数ＲＯＭ６１に格納しておき、アダー出力Ｙをアドレスとしてそのタップ係数を読み出し、読み出したタップ係数を各乗算器５１〜５９に与えれば、適宜位相ずれを補正した補間処理を行うことができる。
【００７２】
以上第１のＳＲＣ１７の回路構成例について説明したが、第２のＳＲＣ２１も、この第１のＳＲＣ１７の回路構成と同一である。
【００７３】
ただし、第２のＳＲＣ２１の場合、各回路が動作するクロックは、システムクロックＣｓではなく、第１のタイミング信号Ｔ１となる。そのため、係数ＲＯＭ６１に格納される値も異なることとなる。また、レジスタ６２に取り込まれるタイミングは、第２のタイミング信号Ｔ２となる。
【００７４】
以上のように本発明の実施の形態のクロマデコーダ１では、任意の１つのシステムクロックＣｓに同期させたタイミング信号Ｔ１，Ｔ２を生成し、任意の周波数のシステムクロックＣｓでサンプリングされた映像信号を仮想クロックＣｖ１，Ｃｖ２にサンプリングレート変換し、その結果をタイミング信号Ｔ１，ｔ２に同期させて出力する。このようにすることによって、Ｙ／Ｃ分離処理、クロマデコード処理、出力信号タイミングへの周波数変換処理を、１つのシステムクロックのみで行えるようになる。
【００７５】
そのため、本発明の実施の形態のクロマデコーダ１では、複数のテレビジョン方式を取り扱う際に必要となる複数のシステムクロックに対する制約を取り除き、１つの基板に実装したり、１つのチップ上に集積化することが可能となる。
【００７６】
なお、以上説明をしたクロマデコーダ１では、入力されるコンポジット映像信号がアナログ信号であったが、デジタルのコンポジット映像信号も並行に入力されるようにして、セレクタにより入力信号を切り換えるようにしてもよい。デジタルのコンポジット映像信号も入力される場合には、通常、ＮＴＳＣ方式であれば１４．３ＭＨｚ、ＰＡＬ方式であれば１７．８ＭＨｚといったサンプリング周波数となるが、このようなサンプリング周波数の信号を一旦メモリに格納したのち、システムクロックで読み出すようにすればよい。システムクロックは、デジタルコンポジット映像信号のサンプリング周波数よりも十分高い周波数としておく。メモリに格納されたデータをシステムクロックで読み出す場合には、入力サンプリングデータが更新されるまで、同一のデータを出力し続ければよい。そして、第１のＳＲＣ１７では、元々１４．３ＭＨｚや１７．８ＭＨｚといった周波数でサンプルされたデータが入力されるので、特に補間処理を行う必要がなく、タップ係数の設定は、ＦＩＲフィルタのタップ数を１とし、さらに、そのタップ係数も１とするように設定すればよい。
【００７７】
また、輝度信号と搬送色差信号とが予め分離された信号の入力にも対応するようにしてもよい。この場合、第１のＳＲＣ１７による周波数変換処理を行った後、Ｙ／Ｃ分離回路１８によるＹ／Ｃ分離処理をパスするような系を形成し、セレクタにより切り換えればよい。
【００７８】
【発明の効果】
本発明にかかる映像信号処理装置では、任意の１つのシステムクロックに同期させたタイミング信号を生成し、上記タイミング信号と本来の放送信号又は出力信号のシステムクロックとの間で生じる誤差を補間手段で補間し、信号自体は本来の放送信号又は出力信号のシステムクロックでサンプリングした値としている。このようにすることによって、Ｙ／Ｃ分離処理、クロマデコード処理、出力信号タイミングへの周波数変換処理を、１つのシステムクロックのみで行えるようになる。
【００７９】
そのため、本発明にかかる映像信号処理装置では、複数のテレビジョン方式を取り扱う際に必要となる複数のシステムクロックに対する制約を取り除き、１つの基板に実装したり、１つのチップ上に集積化することが可能となる。
【図面の簡単な説明】
【図１】本発明を適用したクロマデコーダのブロック構成を示す図である。
【図２】上記クロマデコーダ内のＤＳＯの回路構成を示す図である。
【図３】上記ＤＳＯの出力信号のタイミングチャートである。
【図４】上記クロマデコーダ内のＳＲＣの回路構成を示す図である。
【図５】上記ＳＲＣに関する信号のタイミングチャートである。
【図６】ＦＩＲフィルタのインパルス応答を示す波形図である。
【符号の説明】
１  クロマデコーダ、１１  システムクロック発振器、１２  デジタルシグナルプロセッサ、１３  アナログ／デジタルコンバータ、１４  、１５，２３  同期検出回路、１６  第１のタイミング発振器、１７  第１のサンプリングレートコンバータ、１８  輝度／クロマ分離回路、１９  クロマ復調回路、２０  第２のタイミング発振器、２１  第２のサンプリングレートコンバータ、２２  視覚補正回路、２４  ＶＢＩ検出回路、２５  フォーマッタ、２６  ファーストイン／ファーストアウトメモリ
【図１】
0003731502.tif 000003
【図２】
0003731502.tif 000004
【図３】
0003731502.tif 000005
【図４】
0003731502.tif 000006
【図５】
0003731502.tif 000007
【図６】
0003731502.tif 000008