(57)【特許請求の範囲】
【請求項１】
半導体基板上に第１の絶縁膜を形成する第１の工程と、
前記第１の絶縁膜上に耐熱性絶縁膜を形成する第２の工程と、
前記耐熱性絶縁膜、前記第１の絶縁膜及び前記半導体基板の一部を選択的に除去して、前記半導体基板に溝部を形成する第３の工程と、
前記溝部内を含む前記半導体基板の全面に不純物を導入する第４の工程と、
過剰な酸素及び／又は過剰な窒素の雰囲気下において、前記溝部内を含む前記半導体基板の全面に第２の絶縁膜を形成する第５の工程と、
熱処理を加えて前記不純物を前記半導体基板内に拡散させるとともに、前記第２の絶縁膜中の過剰な酸素及び／又は過剰な窒素を前記半導体基板内に拡散させ、前記第２の絶縁膜により前記溝部を充填する第６の工程と、
前記第１の絶縁膜が露出するまで前記第２の絶縁膜及び前記耐熱性絶縁膜を除去する第７の工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記第３の工程と前記第４の工程の間に、
酸素及び／又はオゾンを含む雰囲気下で酸化を行い、前記溝部に露出した前記半導体基板の表面領域にシリコン酸化膜を形成する工程と、
前記第４の工程と前記第５の工程の間に、
前記シリコン酸化膜を除去する工程とを更に有することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第２の絶縁膜の膜厚が、前記溝部の最小幅の３０〜４５％の膜厚であることを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記第１の絶縁膜がシリコン熱酸化膜であることを特徴とする請求項１〜３のいずれか１項に記載の半導体装置の製造方法。
【請求項５】
前記耐熱性絶縁膜がシリコン窒化膜であることを特徴とする請求項１〜４のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体基板上の素子形成領域を画定する方法のうち、トレンチ素子分離法による素子分離構造を備えた半導体装置の製造方法に関する。
【０００２】
【従来の技術】
半導体基板上の素子間の電気的な分離を図るための構造として、トレンチ素子分離構造が知られている。この素子分離構造は、例えばシリコンからなる半導体基板に形成された溝内に、酸化膜、窒化膜等からなる絶縁膜層を埋め込んで素子形成領域を画定するものである。現在では幅１μｍ程度、深さ数μｍ程度の溝からなるトレンチ素子分離構造が可能となっている。
【０００３】
このように、トレンチ素子分離構造は素子を画定する素子分離領域の幅が非常に小さくでき、かつ深さ方向も十分に確保できることから、ＬＯＣＯＳ(Local Oxidation Of Silicon)法に比べて素子分離面積を大幅に縮小できるという最大の利点をもっている。
【０００４】
このようなトレンチ素子分離構造は、例えば以下に示すように形成される。図４〜５は従来の製造方法によるトレンチ素子分離構造を、その製造工程順に示したものである。
【０００５】
まず、図４（ａ）に示すように、ｐ型シリコン半導体基板３１上に熱酸化膜３２を形成した後、例えばｐ型の不純物３３をイオン注入する。その後、図４（ｂ）に示すように熱処理を行って不純物を拡散させ、安定化させることによりｐ型ウェル拡散層３４を形成する。
【０００６】
次に、図４（ｃ）に示すように、熱酸化膜３２上に酸化膜層３５を堆積させた後、フォトリソグラフィー及びこれに続くドライエッチングにより、トレンチ素子分離領域を形成する部分の酸化膜層３５を除去し、残った酸化膜層３５上のフォトレジストを除去する。
【０００７】
その後、酸化膜層３５をマスクにして異方性エッチングにより熱酸化膜３２を除去し、同時にｐ型シリコン半導体基板３１を除去して溝３６を形成する。この異方性エッチングの際、溝３６の底面から側面にかけての表層に、ＳｉＣ層やポリマー層等の結晶表面ダメージ層３７が同時に形成される。
【０００８】
次に、図４（ｄ）に示すように、ドライ酸化によって溝３６の内壁に犠牲酸化膜３８を形成して、内部に結晶表面ダメージ層３７を取り込ませる。その後、熱酸化膜３２、酸化膜層３５及び犠牲酸化膜３８をウェットエッチングによって除去すると同時に、犠牲酸化膜３８に取り込まれた結晶表面ダメージ層３７を除去する。
【０００９】
次に、図５（ａ）に示すように、ｐ型ウェル拡散層３４の上面及び溝３６の底面から側面にかけて表面酸化膜３９を形成する。そして、図５（ｂ）に示すように低圧ＣＶＤ法により溝３６を埋め込んで酸化膜層４０を形成する。
【００１０】
そして、ｐ型ウェル拡散層３４の形成された、ｐ型シリコン半導体基板１が露出するまで酸化膜層４０を除去して、図５（ｃ）に示すようにトレンチ素子分離領域４１を完成させる。
【００１１】
【発明が解決しようとする課題】
上述したような方法で、トレンチ素子分離領域４１を形成した場合、以下のような問題が発生していた。
【００１２】
図５（ｃ）に示すように、従来の方法でトレンチ素子分離領域４１を完成させた後、素子形成領域に素子を形成するに当たって、例えばＭＯＳトランジスタのソース、ドレイン層を形成するには再度熱処理が必要となる。
【００１３】
この後工程での熱処理によって、ｐ型シリコン半導体基板３１と、表面酸化膜３９及び酸化膜層４０との熱膨張率が異なるため内部応力が発生し、ｐ型シリコン半導体基板３１とこれらの酸化膜層の界面における結晶格子にすべりや転移等の欠陥が形成されてしまう。そして、この欠陥を介してリーク電流が流れ、素子分離性能が低下するという問題が発生していた。
【００１４】
その上、トレンチ素子分離領域４１を形成する工程中において、異方性エッチングにより溝３６を形成した際に、ＳｉＣ層やポリマー層等の結晶表面ダメージ層が同時に形成されるため、これを取り除くために犠牲酸化膜３８を形成して内部に取り込んだ後、この犠牲酸化膜３８を除去しなければならず、多数の工程を余分に必要としていた。
【００１５】
本発明は、このような問題を解決するために成されたものであり、素子分離構造が形成された後工程での、素子形成時の熱処理による素子分離性能の劣化を最小限に抑え、さらに素子分離構造の形成時の工程数を減らしたトレンチ素子分離構造の製造方法を提供することを目的とする。
【００１６】
【課題を解決するための手段】
本発明の半導体装置の製造方法は、半導体基板上に第１の絶縁膜を形成する第１の工程と、前記第１の絶縁膜上に耐熱性絶縁膜を形成する第２の工程と、
前記耐熱性絶縁膜、前記第１の絶縁膜及び前記半導体基板の一部を選択的に除去して、前記半導体基板に溝部を形成する第３の工程と、前記溝部内を含む前記半導体基板の全面に不純物を導入する第４の工程と、過剰な酸素及び／又は過剰な窒素の雰囲気下において、前記溝部内を含む前記半導体基板の全面に第２の絶縁膜を形成する第５の工程と、熱処理を加えて前記不純物を前記半導体基板内に拡散させるとともに、前記第２の絶縁膜中の過剰な酸素及び／又は過剰な窒素を前記半導体基板内に拡散させ、前記第２の絶縁膜により前記溝部を充填する第６の工程と、前記第１の絶縁膜が露出するまで前記第２の絶縁膜及び前記耐熱性絶縁膜を除去する第７の工程とを有する。
【００１７】
本発明による半導体装置の製造方法の一態様例においては、前記第３の工程と前記第４の工程の間に、酸素及び／又はオゾンを含む雰囲気下で酸化を行い、前記溝部に露出した前記半導体基板の表面領域にシリコン酸化膜を形成する工程と、前記第４の工程と前記第５の工程の間に、前記シリコン酸化膜を除去する工程とを更に有する。
【００１８】
本発明による半導体装置の製造方法の一態様例においては、前記第２の絶縁膜の膜厚が、前記溝部の最小幅の３０〜４５％の膜厚である。
【００１９】
本発明による半導体装置の製造方法の一態様例においては、前記第１の絶縁膜がシリコン熱酸化膜である。
【００２０】
本発明による半導体装置の製造方法の一態様例においては、前記耐熱性絶縁膜がシリコン窒化膜である。
【００２１】
【作用】
本発明の半導体装置の製造方法においては、半導体基板上に形成した溝部を、過剰な酸素及び／又は過剰な窒素を含む第２の絶縁膜で埋め、全工程の中で最も高温で長時間となるウェル拡散層を拡散させる際の熱処理によって、第２の絶縁膜中の過剰な酸素及び／又は過剰な窒素を半導体基板内に拡散させ、熱的に安定した絶縁膜を形成する。これによって、後工程でのこれより低い温度での熱処理の際に、半導体基板と第２の絶縁膜の熱膨張率の違いによる内部応力の発生を最小限に抑えた界面を形成することができる。
【００２２】
さらに、一連のエッチング工程として、溝部を形成する異方性エッチングに続いて、酸素又は／及びオゾンの雰囲気下で等方性エッチングを行うことにより、溝部に露出した半導体基板の表面領域にシリコン酸化膜を形成することができる。そして、このシリコン酸化膜を除去することにより、工程を煩雑化させることなく溝部内に形成された結晶表面ダメージ層を除去することができる。
【００２３】
【発明の実施の形態】
以下、本発明の一実施形態であるｎＭＯＳトランジスタの構成及び製造方法を図１〜図３を参照しながら共に説明する。
【００２４】
図１（ａ）に示すように、ｐ型シリコン半導体基板１上に熱酸化膜２を温度９００℃でドライ酸化により形成し、この熱酸化膜２上に窒化膜３を低圧ＣＶＤ法により形成する。次に、フォトリソグラフィー工程により、窒化膜３上に幅１μｍ程度の開口部５を有するレジストパターン４を形成する。この状態を図１（ｂ）に示す。
【００２５】
次に、このレジストパターン４をマスクとして、異方性エッチングによって窒化膜３、熱酸化膜２及びｐ型シリコン半導体基板１を除去し、ｐ型シリコン半導体基板１に３μｍ程度の深さの溝６を形成する。この溝６の内壁面には、異方性エッチングによりＳｉＣ層やポリマー層等が結晶表面ダメージ層７として同時に形成されてしまう。この状態を図１（ｃ）に示す。
【００２６】
次に、等方性エッチングを酸素又はオゾンの雰囲気中で行い、この結晶表面ダメージ層７を除去すると同時に、この酸素又はオゾンを溝６において露出したｐ型シリコン半導体基板１と反応させることにより、溝６の底面から側面にかけての領域に酸化膜８を形成する。この状態を図１（ｄ）に示す。
【００２７】
このように、溝６を形成するエッチング工程内で、異方性エッチングから酸素又はオゾン雰囲気中での等方性エッチングに切り換え、連続してエッチングを行うことにより、特別な工程を増やすことなく結晶表面ダメージ層７を除去することができる。
【００２８】
次に、図２（ａ）に示すように、レジストパターン４をエッチング除去した後、ｎ型ウェル拡散層１２を形成するための不純物であるリン（Ｐ）９を加速エネルギー１２０〜１８０ｋｅｖ程度、ドーズ量１×１０13〜３×１０13／ｃｍ2 程度の条件でイオン注入する。
【００２９】
なお、本実施形態ではｎＭＯＳトランジスタを形成するのでリン（Ｐ）９をイオン注入するが、ｐＭＯＳトランジスタを形成する場合は、ホウ素（Ｂ）を加速エネルギー４０〜８０ｋｅｖ程度、ドーズ量５×１０12〜２×１０13／ｃｍ2 程度の条件でイオン注入すればよい。
【００３０】
次に、全面をフッ素溶液等で洗浄し、溝６内に形成した酸化膜８を除去する。
【００３１】
その後、全面に低圧ＣＶＤ法により過剰な酸素雰囲気中、例えばシラン：Ｏ2 ＝１：１００〜２００（単位はｃｃ）の条件で酸化膜１０を形成する。この酸化膜１０の膜厚は溝６の最小幅の３０〜４５％が適当であり、本実施形態では溝６の幅が１μｍであるから３０００Å程度形成する。
【００３２】
酸化膜１０は過剰な酸素雰囲気中で形成されるため、内部に未反応の酸素分子を多く含んでいる。そして、この酸化膜１０は、図２（ｂ）に示すように、溝６内では底面から側面に沿って形成され、前述した膜厚にすることにより上面には隙間１１が形成される。
【００３３】
なお、この際に形成する膜は絶縁性をもつ膜であって、後工程での熱処理によってｐ型シリコン半導体基板１と反応する未反応の分子を過剰に含んでいればよい。例えば、酸化膜の代わりに酸窒化膜を形成してもよい。酸窒化膜を形成する場合は、過剰な酸素及び窒素雰囲気中、例えばシラン：Ｏ2 ：ＮＨ4 ＝５：２５０：１〜２（単位はｃｃ）の条件で低圧ＣＶＤ法により形成する。
【００３４】
次に、窒素雰囲気中で温度１１５０℃、時間３６０分程度の条件で熱処理を行って、イオン注入された不純物であるリン（Ｐ）９を拡散させてｎ型ウェル拡散層１２を形成する。
【００３５】
この熱処理により、同時に酸化膜１０中の過剰の酸素分子がｐ型シリコン半導体基板１の結晶中に拡散し、ｐ型シリコン半導体基板１中のシリコンと反応して酸化膜層１３となる。この酸化膜層１３は溝６中を充填し、隙間１１を埋める。この状態を図２（ｃ）に示す。
【００３６】
このように、ｐ型シリコン半導体基板１と酸化膜１０の界面において、全工程の中で最も高温となる熱処理を行って酸素を拡散させるため、以後のこれより低温での熱処理の際に、ｐ型シリコン半導体基板１と酸化膜層１３の熱膨張率の違いによる欠陥の発生を極力抑えた界面を形成することができる。
【００３７】
この後、形成した酸化膜層１３を窒化膜３が露出するまで、フッ素系溶液を用いたＣＭＰ（化学機械研磨）法により研磨して除去する。あるいは、プラズマエッチングにより酸化膜層１３を除去しても良い。
【００３８】
その後、窒化膜３を１９０℃程度に暖めたリン酸を用いて除去し、フッ酸を用いて熱酸化膜２を除去することにより、図２（ｄ）に示すようなトレンチ素子分離領域１４を完成させる。
【００３９】
次に、図３（ａ）に示すように、ｐ型シリコン半導体基板１を熱酸化してゲート酸化膜２４を形成した後、全面に低圧ＣＶＤ法によりリン（Ｐ）等の不純物を添加させながら、多結晶シリコン膜１５を形成し、図３（ｂ）に示すように、フォトリソグラフィー及びこれに続くドライエッチングにより、ゲート部１６を残して多結晶シリコン膜１５及びゲート酸化膜２４をエッチング除去する。
【００４０】
次に、トレンチ素子分離領域１４とゲート部１６をマスクにして、ｎ型の不純物であるリン（Ｐ）あるいはヒ素（Ａｓ）を、例えば加速エネルギー６０〜１００ｋｅｖ程度、ドーズ量５×１０15〜５×１０16／ｃｍ2 程度の条件でｐ型シリコン半導体基板１上にイオン注入した後、９００℃程度の温度条件で熱処理を行って拡散させて、ｎＭＯＳトランジスタのソース層１７、ドレイン層１８を形成する。
【００４１】
前述したリン（Ｐ）９の拡散のための高温熱処理によって、酸化膜層１３から酸素をｐ型シリコン半導体基板１内に拡散させて、この界面を安定化させているため、このソース層１７、ドレイン層１８を形成するための熱処理における、ｐ型シリコン半導体基板１と酸化膜層１３の熱膨張率の違いによる熱ストレスを低減することができる。
【００４２】
次に、図３（ｃ）に示すように、全面に渡って層間絶縁膜であるＢＰＳＧ膜１９をＣＶＤ法によって厚く堆積させた後、リフロー処理を行う。そして、ゲート電極である多結晶シリコン膜１５、ソース層１７、ドレイン層１８をそれぞれ露出させるコンタクトホール２０，２１，２２を開孔する。その後、スパッタ法によりアルミニウム配線２３を蒸着してコンタクトホール２０，２１，２２を充填し、パターニングを行って、図３（ｄ）に示すようなｎＭＯＳトランジスタを完成させる。
【００４３】
以上示したように、本実施形態ではｎ型ウェル拡散層１２を形成する際の熱処理を、全工程中で最も高い温度となる１１５０℃の高温条件下で長時間行って、リン（Ｐ）９を拡散させると同時に、酸化膜１０中の酸素分子をｐ型シリコン半導体基板１中に拡散させ、ｐ型シリコン半導体基板１中のシリコンと反応させて、熱的に安定した酸化膜層１３を形成する。この酸化膜層１３によって、以後の低い温度での熱処理の際に、ｐ型シリコン半導体基板１と酸化膜１３の熱膨張率の違いによる内部応力の発生を抑えることができる。
【００４４】
従って、その後の工程でｎＭＯＳトランジスタのソース層１７、ドレイン層１８を形成する際の熱処理においても、ｐ型シリコン半導体基板１と酸化膜層１３の界面の結晶格子における、すべりや転移等の欠陥の発生を防ぐことができる。これによって、欠陥からのリーク電流による損失を最小限に抑えたｎＭＯＳトランジスタを構成することが可能となる。
【００４５】
また、トレンチ素子分離領域１４の溝６を形成する異方性エッチングの工程において発生したＳｉＣ層やポリマー層等の結晶表面ダメージ層７を、一連のエッチング工程として、溝部を形成する異方性エッチングに続いて、酸素又は／及びオゾンの雰囲気下で等方性エッチングを行うことにより除去することができる。これにより、従来のように犠牲酸化膜等を形成することなく結晶表面ダメージ層７を除去できるため、工程数の削減が可能となった。
【発明の効果】
本発明によれば、素子形成の際の熱処理により発生する、トレンチ素子分離構造と半導体基板の界面での結晶格子の欠陥を最小限に抑えることが可能となる。さらに、トレンチ素子分離構造の溝を形成する際に発生したダメージ層を、同じ工程内で除去することができる。従って、工程を煩雑化することなく、素子分離性能を向上させたトレンチ素子分離構造の製造方法を提供することが可能となる。
【図面の簡単な説明】
【図１】本発明の一実施形態による半導体装置の製造方法を工程順に示す断面図である。
【図２】本発明の一実施形態による半導体装置の製造方法を工程順に示す断面図である。
【図３】本発明の一実施形態による半導体装置の製造方法を工程順に示す断面図である。
【図４】従来の半導体装置の製造方法を工程順に示す断面図である。
【図５】従来の半導体装置の製造方法を工程順に示す断面図である。
【符号の説明】
１  ｐ型シリコン半導体基板
２  熱酸化膜
３  窒化膜
６  溝
８  リン（Ｐ）
１０  酸化膜
１２  ｎ型ウェル拡散層
１３  酸化膜層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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