(57)【特許請求の範囲】
【請求項１】
半導体デバイスのための誘電体層を形成する方法であって、
ａ）半導体基板を提供する工程と、
ｂ）該半導体基板上に初期誘電体層を形成する工程と、
ｃ）チャンバ内に該半導体基板を配置する工程と、
ｄ）該チャンバ内にプラズマ放電によってプラズマを生成し、前記初期誘電体層に該プラズマに含まれるイオンを注入する工程と、
ｅ）前記半導体基板およびイオン注入後の前記誘電体層をアニーリングする工程とを包含し、
前記イオンを注入する工程が、パルス状にされた電圧バイアスを前記基板に印加する工程をさらに包含する、方法。
【請求項２】
前記初期誘電体層が高誘電率を有する、請求項１に記載の方法。
【請求項３】
前記初期誘電体層は酸素欠損欠陥を有する層であることを特徴とする、請求項１に記載の方法。
【請求項４】
前記初期誘電体層が、酸化チタン（ＴｉＯ２）、酸化タンタル（Ｔａ２Ｏ５）、バリウムストロンチウムチタン酸化物（（Ｂａ，Ｓｒ）ＴｉＯ３）、酸化ジルコニウム（ＺｒＯ２）、酸化ハフニウム（ＨｆＯ２）、ケイ酸ジルコニウム（ＺｒＳｉＯ４）、およびケイ酸ハフニウム（ＨｆＳｉＯ４）からなる群から選択される材料を含む、請求項１に記載の方法。
【請求項５】
前記初期誘電体層を形成する前記工程が、反応性スパッタリング、化学的気相成長法、または蒸着を用いて該初期誘電体層を堆積する工程を包含する、請求項１に記載の方法。
【請求項６】
前記イオンを注入する工程が酸素をイオン注入する工程である、請求項１に記載の方法。
【請求項７】
半導体デバイスのための改善された誘電体層を形成する方法であって、
ａ）シリコン基板を提供する工程と、
ｂ）化学的気相成長法で、２５〜２００オングストロームの厚さに初期誘電体層を堆積する工程であって、該初期誘電体層が、酸化チタン（ＴｉＯ２）、酸化タンタル（Ｔａ２Ｏ５）、バリウムストロンチウムチタン酸化物（（Ｂａ，Ｓｒ）ＴｉＯ３）、酸化ジルコニウム（ＺｒＯ２）、および酸化ハフニウム（ＨｆＯ２）からなる群から選択される、工程と
ｃ）酸素イオンを該初期誘電体層に注入する工程であって、該シリコン基板をチャンバ内に配置すること、５０ボルト（Ｖ）〜１０ｋＶの範囲で、パルス幅が１０マイクロ秒〜１０００マイクロ秒の負の電圧パルスを、１００Ｈｚ〜５ｋＨｚの周波数で該シリコン基板に印加すること、酸素あるいはオゾンを該チャンバに導入すること、およびプラズマを始動することによって、該プラズマ内で生成された正に帯電した酸素イオンが、該シリコン基板に引きつけられ、且つ注入されて、注入された誘電体層を形成する、工程と、
ｄ）３００〜８００℃の温度での急速熱アニーリング処理によって、該基板を酸素あるいは酸素、オゾン混合気中でアニーリングし、該注入された誘電体層および該シリコン基板との界面を調整する工程、
とを包含する、方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は一般に、半導体技術に関し、さらに詳細には、高誘電率膜の電気的特性を改善する方法に関する。
【０００２】
【従来の技術】
現在のＳｉ  ＶＬＳＩ技術は、ＭＯＳデバイスのゲート誘電体としてＳｉＯ2を用いる。デバイスの寸法が縮小し続けるので、ゲートとチャネル領域間で同一のキャパシタンスを維持するためには、ＳｉＯ2層の厚さも減少させなければならない。将来的には、２ナノメートル（ｎｍ）未満の厚さが予想される。しかしながら、そのような薄いＳｉＯ2の層を流れる高いトンネル電流の発生により、代替材料を考慮する必要がある。高誘電率を有する材料では、ゲート誘電体層を逆に厚くすることができるので、トンネル電流の問題を改善できる。これらの、いわゆるｈｉｇｈ−ｋ誘電体膜は、本明細書中において、二酸化シリコンを凌ぐ高誘電率を有するものとして定義される。典型的には、二酸化シリコンは、約４の比誘電率を有するが、約１０を越える比誘電率を有するゲート誘電体材料を用いることが望ましい。
【０００３】
【発明が解決しようとする課題】
高い直流のトンネル電流が生じるので、１．５ｎｍ未満のＳｉＯ2膜は、一般にＣＭＯＳデバイスのゲート誘電体としては使用できない。ＴｉＯ2、Ｔａ2Ｏ5、（Ｂａ，Ｓｒ）ＴｉＯ3をＳｉＯ2の代用とするために、現在懸命に研究が行われており、これらの材料は最大の注目を集めている。これらのｈｉｇｈ−ｋ誘電体に共通した問題の１つは、それらには酸素欠損の傾向があることである。この酸素欠損と関連するリーク電流を低減するために、酸素中で７００℃を越える温度で、堆積後のアニーリングが必要とされる。この酸素中でのアニーリングによって、しばしば、ｈｉｇｈ−ｋ誘電体とその下にあるシリコンとの間の界面で界面ＳｉＯ2層が成長する。この界面ＳｉＯ2層は、ｈｉｇｈ−ｋ誘電体の効果を低減する。およそ２０オングストローム（Å）の厚さのオーダーであり得る界面層が存在することによって、２０Å未満の、酸化物換算膜厚（ＥＯＴ）としても知られる、等価的なＳｉＯ2層を得ることが極めて困難になる。アニーリングに関連する別の問題としては、アニーリングがシリサイド化を引き起こすことがある。
【０００４】
誘電体の電気的特性を改善する、ｈｉｇｈ−ｋ誘電体を形成する別の方法を用いることができれば有利である。
【０００５】
酸素欠損を克服する別の方法が利用可能であれば有利である。
【０００６】
界面ＳｉＯ2層を形成しない、ｈｉｇｈ−ｋ誘電体を形成する別の方法を用いることができれば有利である。
【０００７】
リーク電流を低減したｈｉｇｈ−ｋ誘電体膜を形成することができれば有利である。これらの高誘電率材料を集積回路のゲート誘電体および格納キャパシタに用いることができれば有利である。
【０００８】
【課題を解決するための手段】
本発明による半導体デバイスのための誘電体層を形成する方法は、ａ）半導体基板を提供する工程と、ｂ）該基板上に初期誘電体層を形成する工程と、ｃ）チャンバ内に該基板を配置する工程と、ｄ）該チャンバ内にプラズマ放電を生成することによって、該初期誘電体層にイオンを注入する工程であって、該プラズマ放電が注入される材料を含むことで、該材料が該誘電体層に注入される、工程と、ｅ）該基板をアニーリングし、注入後の該誘電体層を適切に調整する工程とを包含し、それにより上記目的を達成する。
【０００９】
前記初期誘電体層が高誘電率を有してもよい。
【００１０】
前記初期誘電体層は酸素欠損欠陥を有する層であることを特徴としてもよい。
【００１１】
前記初期誘電体層が、酸化チタン（ＴｉＯ2）、酸化タンタル（Ｔａ2Ｏ5）、バリウムストロンチウムチタン酸化物（（Ｂａ，Ｓｒ）ＴｉＯ3）、酸化ジルコニウム（ＺｒＯ2）、酸化ハフニウム（ＨｆＯ2）、ケイ酸ジルコニウム（ＺｒＳｉＯ4）、およびケイ酸ハフニウム（ＨｆＳｉＯ4）からなる群から選択される材料を含んでもよい。
【００１２】
前記初期誘電体層を形成する前記工程が、反応性スパッタリング、化学的気相成長法、または蒸着を用いて該初期誘電体層を堆積する工程を包含してもよい。
【００１３】
前記イオンを注入する工程が酸素を注入してもよい。
【００１４】
前記イオン注入する工程が、電圧バイアスを前記基板に印加する工程をさらに包含してもよい。
【００１５】
前記イオンを注入する工程が、パルス状にされた電圧バイアスを前記基板に印加する工程をさらに包含してもよい。
【００１６】
本発明による半導体デバイスのための改善された誘電体層を形成する方法は、ａ）半導体基板を提供する工程と、ｂ）該基板上に初期誘電体層を形成する工程と、ｃ）該初期誘電体層に酸素イオンを注入する工程と、ｄ）該基板をアニーリングし、注入後の該初期誘電体層を適切に調整する工程とを包含し、それにより上記目的を達成する。
【００１７】
本発明による半導体デバイスのための改善された誘電体層を形成する方法は、ａ）シリコン基板を提供する工程と、ｂ）化学的気相成長法で、２５〜２００オングストロームの厚さに初期誘電体層を堆積する工程であって、該初期誘電体層が、酸化チタン（ＴｉＯ2）、酸化タンタル（Ｔａ2Ｏ5）、バリウムストロンチウムチタン酸化物（（Ｂａ，Ｓｒ）ＴｉＯ3）、酸化ジルコニウム（ＺｒＯ2）、および酸化ハフニウム（ＨｆＯ2）からなる群から選択される、工程とｃ）酸素イオンを該初期誘電体層に注入する工程であって、該シリコン基板をチャンバ内に配置すること、５０ボルト（Ｖ）〜１０ｋＶの範囲で、パルス幅が１０マイクロ秒〜１０００マイクロ秒の負の電圧パルスを、１００Ｈｚ〜５ｋＨｚの周波数で該シリコン基板に印加すること、酸素あるいはオゾンを該チャンバに導入すること、およびプラズマを始動することによって、該プラズマ内で生成された正に帯電した酸素イオンが、該シリコン基板に引きつけられ、且つ注入されて、注入された誘電体層を形成する、工程と、ｄ）３００〜８００℃の温度での急速熱アニーリング処理によって、該基板を酸素あるいは酸素、オゾン混合気中でアニーリングし、該注入された誘電体層および該シリコン基板との界面を調整する工程、とを包含し、それにより上記目的を達成する。
【００１８】
従って、本発明は、半導体デバイスのための改善された誘電体層を形成する方法を提供する。この方法は、
ａ）半導体基板を提供する工程と、
ｂ）上記基板上に初期誘電体層を形成する工程と、
ｃ）チャンバ内に上記基板を配置する工程と、
ｄ）上記チャンバ内にプラズマ放電を生成することによって、上記初期誘電体層にイオンを注入する工程であって、上記プラズマ放電が注入される材料を含むことで、上記材料が上記誘電体層に注入される、工程と、
ｅ）上記基板をアニーリングし、注入後の上記誘電体層を適切に調整する工程と
を包含する。
【００１９】
望ましくは、上記初期誘電体層が、化学的気相成長法（ＣＶＤ）、反応性スパッタリング、または蒸着によって形成される。上記初期誘電体層は、望ましくは、酸化チタン（ＴｉＯ2）、酸化ジルコニウム（ＺｒＯ2）、酸化ハフニウム（ＨｆＯ2）、酸化タンタル（Ｔａ2Ｏ5）、またはバリウムストロンチウムチタン酸化物（（Ｂａ，Ｓｒ）ＴｉＯ3）等の高誘電率材料を含む。上記初期誘電体層は、望ましくは、２５〜２００オングストロームの厚さである。
【００２０】
上記初期誘電体層が堆積された後に、酸素イオンが注入され、酸素欠損を補償する。上記酸素イオンはプラズマ浸積イオン注入法（ＰＩＩＩ）を用いて注入されることが望ましい。上記基板は、ＰＩＩＩチャンバ内に配置される。酸素を上記ＰＩＩＩチャンバに導入し、そして活性化してイオン化された酸素のプラズマを生成する。上記基板が電圧パルスにより負にバイアスされ、正の酸素イオンを引きつけることが望ましい。
【００２１】
堆積および注入に続いて、上記半導体基板全体がアニーリングされ、上記注入材料を調整する。急速熱アニーリング（ＲＴＡ）処理が基板に施され、注入時の損傷をアニーリングをして除去し、上記誘電体層を調整し、全ての酸素欠損を低減することが望ましい。あるいは、従来の熱処理が炉を用いて上記基板に施される。
【００２２】
その後に実施される処理によって、トランジスタ、格納キャパシタ、または強誘電体メモリデバイス等の所望の集積回路（ＩＣ）デバイスの形成が完了する。
【００２３】
【発明の実施の形態】
次に、例示目的のための（一定縮尺比ではない）図面を参照して、図１は、本発明の方法を適用する前の集積回路（ＩＣ）構造１０を示す。集積回路構造１０は、活性領域１６を形成する分離領域１４を備えた半導体基板１２を含む。トレンチ分離構造を示しているが、ＳＯＩ、またはＬＯＣＯＳ分離構造を利用することは、本発明の範囲内である。誘電体層２０は、望ましくは、「ウエハ」とも呼ばれる、基板１２の上部全体に堆積される。誘電体層２０は、スパッタリング、蒸着、および化学的気相成長を含む、所望の材料を堆積するための任意の適切な技術を用いて堆積される。誘電体層２０は、ｈｉｇｈ−ｋ材料から成ることが望ましい。ｈｉｇｈ−ｋ材料は、酸化チタン（ＴｉＯ2）、酸化ジルコニウム（ＺｒＯ2）、酸化ハフニウム（ＨｆＯ2）、酸化タンタル（Ｔａ2Ｏ5）、バリウムストロンチウムチタン酸化物（（Ｂａ，Ｓｒ）ＴｉＯ3）、ケイ酸ジルコニウム（ＺｒＳｉＯ4）、またはケイ酸ハフニウム（ＨｆＳｉＯ4）から選択されることが望ましい。
【００２４】
図２に示すとおり、誘電体層２０の堆積に続いて、イオン５５（矢印で示す）が注入される。イオン５５は酸素であることが望ましい。酸素イオン注入は、酸素あるいはオゾンを誘電体層２０に送るための好適な手段である。注入に続いて、酸素原子が誘電体層２０全体に分散される。これにより、その後のアニーリングをより低い温度で、より短時間にすることができる。アニーリングの温度および時間を低減することによって、界面ＳｉＯ2層の形成を低減するか、またはなくす。
【００２５】
イオン５５の注入に続いて、基板１２が８００℃未満の温度（望ましくは約３００〜８００℃）でアニーリングされる。アニーリングは、酸素、不活性ガス、またはその両方の雰囲気中、あるいは酸素、オゾン混合気中で急速熱アニーリング（ＲＴＡ）処理を用いて実現されることが望ましい。ＲＴＡが望ましいが、炉を用いてアニーリングを実現することも、本発明の範囲内である。アニーリングは、注入イオンにより生じる注入時の損傷を取り除き、誘電体層２０と、その下にあるシリコンとの間の界面と共に誘電体層２０を調整する。酸素が注入される場合には、アニーリングによって、酸素が誘電体層２０を形成するｈｉｇｈ−ｋ材料内の酸素欠損を補償することができる。
【００２６】
アニーリングの後、金属の層（図示せず）が誘電体層２０の上に堆積され、誘電体層２０とともにパターニングされ、所望の構造を作製する。本発明は、トランジスタ、格納キャパシタ、および強誘電体メモリ等のＩＣ構造で用いる誘電体層に適用され得る。
【００２７】
図３は、本発明による処理の後のＩＣ構造１１０、詳細には、トランジスタ構造の一例を示す。注入されたｈｉｇｈ−ｋゲート誘電体１２０は、シリコン基板１１２の活性領域１１６の上にある。活性領域１１６は、分離領域１１４によって規定される。ゲート電極１３０は、ゲート誘電体１２０の上にあり、ゲート構造１３２を形成する。ソース領域１３４およびドレイン領域１３６は、従来のプロセスによって、ゲート構造１３２のいずれかの側に形成される。好適な実施形態において、本発明はバルクＣＭＯＳデバイスの形成に適用されるが、上述のとおり、キャパシタ、強誘電体メモリ、および誘電体層を利用する他のデバイスをにも適している。
【００２８】
図４は、本発明のイオン注入工程を実行するために適切なプラズマ浸積イオン注入（ＰＩＩＩ）システム２１０の概略図を示す。
【００２９】
プラズマ浸積イオン注入システム２１０は、チャンバ内のチャック２１６上で支持される１以上の基板２１４を保持するために適したサイズのプラズマチャンバ２１２を含む。基板２１４は、通常「ウエハ」とも呼ばれる。チャンバ２１２の内部２１８は真空にされ、その圧力は圧力制御システム２２０によって調整され得る。
【００３０】
圧力制御システム２２０は、使用済みガスおよび汚染物質があれば、それを排出するためのポンプ２２２を含む。プラズマチャンバ２１２の内部２１８の圧力を制御するために、圧力センサー２２４が、スロットルバルブ２２８を制御する圧力制御器２２６に接続される。圧力制御器２２６が、センサー２２４がチャンバ２１２の内部２１８内に所定範囲外の圧力を検出したと判断すると、必要に応じて圧力制御器２２６がバルブ２２８を調整し、圧力を調節し所定範囲内に戻す。
【００３１】
本発明の好適な実施形態において、チャンバ壁にあるゲートバルブ２３２を介して、適切なハンドラー２３０によりチャンバ２１２の内外に個々の基板２１４を移動させることができる。これにより、基板が処理のためにチャック２１６へと移動され、次いで、チャンバ２１２から取り出され得る。基板２１４をチャンバに移動させるメカニズムは、本発明の方法にとってはそれ程重要ではない。
【００３２】
イオン注入工程時のプラズマドーピングで用いられる選択ガスが、２４４で示すバルブによって制御される、２４２でひとまとめで示す各種のガス供給タンクから、適切なマニホルドシステム２４０を介してチャンバ２１２に導入される。明瞭にするために、ガス供給タンクは２つだけ示す。さらなるガス供給タンク、または単一のガス供給タンクのみを有することも当然可能であり、本発明と相反することではない。概略的に示されたマニホルドシステム２４０は、ガスを混合させるためのガス入口、またはチャンバ２１２内にガスを分散させるためのシャワーヘッドを含み得る（いずれも図示せず）。
【００３３】
プラズマエネルギーが、ＲＦ発生器２５０によってチャンバ２１２に供給される。ＲＦ発生器２５０は、典型的に高周波（ＨＦ）のＲＦ出力をコイル２５２を介して供給し、チャンバ内のガスを活性化させ、プラズマ生成領域２５４内にプラズマを生成する。ガスを活性化させてプラズマを生成するプロセスは、「プラズマを始動する（ｉｇｎｉｔｉｎｇ  ａ  ｐｌａｓｍａ）」とも呼ばれる。３００〜３０００ワットの誘導結合プラズマが、チャンバ２１２内で、約１０〜１００ｍＴの圧力で用いられる。
【００３４】
プラズマは、層１５０を改質させるために用いられる注入イオン５５を含む（図２参照）。プラズマは、希ガスイオン（ｄｉｌｕｔａｎｔ  ｇａｓ  ｉｏｎ）を含む、さらなるイオンを含み得る。例えば、酸素（Ｏ）を注入するために、プラズマは、酸素、またはアルゴン（Ａｒ）、ネオン（Ｎｅ）、またはヘリウム（Ｈｅ）等の不活性の希ガスと混合された酸素を含む。酸素を用いることに加えて、一酸化窒素（ＮＯ）またはＨ2Ｏ等の、酸素および別の元素を含むガスも用いられ得る。不活性の希ガスまたは水素を用いることが望ましいが、本発明では不可欠ではない。
【００３５】
注入エネルギーを増加させ、且つ注入プロセスの制御を向上させるために、基板２１４が、負の電圧にバイアスされ、プラズマ内で生成された陽イオンを引きつけることが望ましい。望ましくは、負の電圧バイアスがパルス状になる。パルス状になることによって、注入されたイオンが電気的に中性の状態に戻ることが可能になり、基板２１４の表面に沿って正の電荷の蓄積を防ぐことに役立つ。パルス状になった負の電圧バイアスが、チャック２１６に接続された概略的に示すパルス発生器２７０によって、基板２１４に印加される。パルスは、約５０ボルト（Ｖ）〜１０ｋＶであるが、１ｋＶが望ましい。パルス幅は、約１０マイクロ秒〜１０００マイクロ秒であるが、約１００マイクロ秒が望ましく、周波数は約１００Ｈｚ〜５ｋＨｚであるが、５００Ｈｚが望ましい。
【００３６】
図５は、本発明の方法の工程のフローチャートを示す。第１の工程３１０は、半導体基板を提供する。
【００３７】
工程３２０は、酸化チタン（ＴｉＯ2）、酸化ジルコニウム（ＺｒＯ2）、酸化ハフニウム（ＨｆＯ2）、酸化タンタル（Ｔａ2Ｏ5）、バリウムストロンチウムチタン酸化物（（Ｂａ，Ｓｒ）ＴｉＯ3）、ケイ酸ジルコニウム（ＺｒＳｉＯ4）、またはケイ酸ハフニウム（ＨｆＳｉＯ4）等の初期材料の薄い層の堆積工程である。好適な実施形態において、初期材料は、約２５Å〜２００Åである。
【００３８】
本発明の好適な実施形態において、反応性スパッタリングが、初期材料を堆積するために用いられる。あるいは、化学的気相成長法（ＣＶＤ）または蒸着が、初期材料を堆積するために用いられる。
【００３９】
工程３３０は、初期材料の酸素欠損を減少させるか、またはなくすため、または一般には、存在する酸素量を増加するための酸素注入工程である。この注入工程は、プラズマ浸積イオン注入（ＰＩＩＩ）法によって実現される。基板は、図４を参照して上述したとおり、プラズマチャンバに導入され、イオンを含有するプラズマに曝される。例えば、上述のとおり、酸素あるいはオゾンを先に堆積されたＴｉＯ2の層に注入し、酸素欠損を補償するためには、酸素は、約０．１ｋｅＶ〜２ｋｅＶのエネルギーで、１回の注入量が１×１０13／ｃｍ2〜１×１０18／ｃｍ2で注入されるが、およそ４×１０17／ｃｍ2が望ましい。注入時間は、１０秒から３分までである。ＰＩＩＩは、低エネルギー、およびより高い注入量特性のために望ましいが、注入工程もまた、従来のイオンビーム注入法を用いても可能である。
【００４０】
工程３４０は、注入された材料のアニーリング工程である。注入された材料を含むウエハは、炉または急速熱アニーリング処理を用いて熱処理され、注入時の損傷をアニーリングで除去し、適切な組成および結晶性を実現する。膜は、およそ３００〜８００℃の温度で、酸素、不活性ガス、またはその両方、あるいは酸素、オゾン混合気中でアニーリングされる。
【００４１】
工程３５０は、適切な材料の電極膜の堆積工程である。例えば、ＴｉＯ2誘電体層の場合、ＴａＮ電極膜が堆積され、任意の最新技術による方法で処理される。この誘電体層および電極膜をパターニングして、トランジスタのゲート、格納キャパシタ、または強誘電体メモリデバイスを製造することができる。
【００４２】
図６は、本発明の方法を用いて酸素をＴｉＯ2誘電体層に注入することにより得られた、改善された電気的特性のグラフを示す。電気的特性を比較するために、１００μｍ×１００μｍのキャパシタを用いた。５０ÅのＴｉＯx膜を堆積することによって、第１のウエハの集合を処理した。ここで、ｘは０〜２の範囲である。この膜を反応性スパッタリングを用いてシリコンの分離領域に堆積した。次いで、第１のウエハの集合をチャンバ内に入れ、酸素プラズマを起こした。第１のウエハの集合を酸素プラズマに２分間曝して、プラズマ酸化を実現した。酸素プラズマに曝す工程は、本発明の注入工程を含まない。
【００４３】
第２のウエハの集合を処理して、５０Åの膜を製造するが、元々は第１のウエハの集合と同一のものである。第２のウエハの集合は、ＰＩＩＩ法を用いて、２００ボルトで１００マイクロ秒のパルスを５００Ｈｚの周波数で第２のウエハの集合に印加して、２分間さらに処理した。この処理中両方のウエハの集合を実質的に室温（約２３℃）で保持した。その後、両方のウエハの集合を、７５０℃の酸素雰囲気下で１０秒間アニーリングした。次いで、窒化タンタル（ＴａＮ）電極材料をＴｉＯ2膜の上に堆積し、パターニングして１００μｍ×１００μｍの金属−誘電体−シリコンキャパシタを生成した。
【００４４】
第１の集合のＩ−Ｖ線４１０（「ＰＩＩＩなし」と示す）は、第１のウエハの集合の電流対電圧の測定結果を示す。第２の集合のＩ−Ｖ線４２０（「ＰＩＩＩ」と示す）は、第２のウエハの集合の電流対電圧の測定結果を示す。本発明の方法の実施形態に従って処理された、第２のウエハの集合は、大きく減少したゲートリーク電流を示した。ゲートリーク電流は、１０-6減少した。本発明のＰＩＩＩ酸素注入法で処理されたＴｉＯ2膜に対する破壊電圧も増加した。
【００４５】
従って、本発明によれば、初期膜を堆積し、酸素イオンを注入してその膜を改質し、その膜の酸素欠損を減少させる一方で、界面二酸化シリコン層の形成を低減させるか、またはなくすことによって、高誘電率膜の電気的特性を改善する方法が提供される。高誘電率の初期材料が、ＣＶＤ法、反応性スパッタリング、または蒸着によって、シリコン基板上に堆積される。酸素イオンが、プラズマ浸積イオン注入法（ＰＩＩＩ）を用いて注入されることが望ましいが、他の方法も提供される。注入の後に、基板がアニーリングされ、高誘電率膜を調整する。
【００４６】
本発明はまた、トランジスタ、キャパシタ、および強誘電体メモリデバイスを含む、誘電体層を有するデバイスの形成に良く適する。この方法は、１９９８年２月２３日に出願された、Ｄａｖｉｄ  Ｅｖａｎｓらの「Ｆａｂｒｉｃａｔｉｏｎ  Ｏｆ  Ａ  Ｐｌａｎａｒ  ＭＯＳＦＥＴ  Ｗｉｔｈ  Ｒａｉｓｅｄ  Ｓｏｕｒｃｅ／Ｄｒａｉｎ  Ｂｙ  Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ  ＆  Ｎｉｔｒｉｄｅ  Ｒｅｐｌａｃｅｍｅｎｔ」（出願番号第０９／０２８，１５７号）、および１９９９年９月３０日に出願された、Ｙａｎｊｕｎ  Ｍａらの「Ｕｓｅ  Ｏｆ  Ｓｉｌｉｃｏｎ  Ｇｅｒｍａｎｉｕｍ  Ａｌｌｏｙｓ  Ａｎｄ  Ｏｔｈｅｒ  Ａｌｌｏｙｓ  Ａｓ  Ｔｈｅ  Ｒｅｐｌａｃｅｍｅｎｔ  Ｇａｔｅ  Ｆｏｒ  Ｔｈｅ  Ｆａｂｒｉｃａｔｉｏｎ  Ｏｆ  ＭＯＳＦＥＴ」（出願番号第０９／４１０，３４６号）に開示されるデバイス構造と同様の置き換えゲート構造を含む、各種のデバイス構造と関連して実施され得る。
【００４７】
別の実施形態も、本発明の範囲内で可能である。例示した実施例より明らかであるように、本発明は、さまざまな材料、堆積技術、および注入法を用いて実行され得る。当業者であれば本発明の範囲内の他の改変例を思いつくであろう。従って、前述の開示内容およびその説明は例示目的のみであり、本発明を制限するものではない。本発明は、添付の特許請求の範囲によって規定される。
【００４８】
【発明の効果】
上述したように、本発明によれば、初期膜を堆積し、酸素イオンを注入してその膜を改質し、その膜の酸素欠損を減少させる一方で、界面二酸化シリコン層の形成を低減させるか、またはなくすことによって、高誘電率膜の電気的特性を改善する方法が提供される。本発明によると、シリコン基板上に高誘電率の初期材料が形成され、酸素イオンを注入し、その後基板をアニーリングすることにより、改善された電気的特性を有する高誘電率膜を得ることができる。
【図面の簡単な説明】
【図１】図１は、初期材料を堆積して層を形成する処理中のＩＣ構造を示す概略断面図である。
【図２】図２は、イオンが初期材料の層に注入されている状態を示す概略断面図である。
【図３】図３は、注入、アニーリング、およびパターニングして、トランジスタ構造を形成した後の層を示す概略断面図である。
【図４】図４は、プラズマイオン浸積注入システムを示す概略図である。
【図５】図５は、本発明の方法の工程を概説するフローチャートである。
【図６】図６は、本発明、および従来技術のプロセスによって処理されたキャパシタのＩ−Ｖ線の比較を示す。
【符号の説明】
１０、１１０  集積回路（ＩＣ）構造
１２、１１２  半導体基板
１４、１１４  分離領域
１６、１１６  活性領域
５５  イオン
１２０  ゲート誘電体
１３２  ゲート構造
２１０  プラズマ浸積イオン注入（ＰＩＩＩ）システム
２１２  チャンバ
２２０  圧力制御システム
２４２  ガス供給タンク
２５４  プラズマ生成領域
【図１】
0003758138.tif 000002
【図２】
0003758138.tif 000003
【図３】
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【図４】
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【図５】
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【図６】
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