(57)【特許請求の範囲】
【請求項１】
その各々が、アナログ信号を変換して得られるデジタル信号の上位ビット数に応じた所定数の抵抗器を直列接続して構成された第１および第２の上位基準抵抗器列と、その各々が、前記デジタル信号の下位ビット数に応じた所定数の抵抗器を直列接続して構成され、前記第１および第２の上位基準抵抗器列を構成する各々の抵抗器に対応した所定数の下位基準抵抗器列とを有する直並列比較型のＡ／Ｄコンバータであって、
前記第１および第２の上位基準抵抗器列は、各々第１の基準電圧と第２の基準電圧との間に接続され、かつ、前記第１の上位基準抵抗器列の各々の抵抗器の両端と、前記第２の上位基準抵抗器列の各々対応する抵抗器の両端とが互いに接続され、
所定数の前記下位基準抵抗器列は、その各々が、前記第１の上位基準抵抗器列の第１の基準電圧側から数えてｎ番目（ｎは、１≦ｎ≦前記第１および第２の上位基準抵抗器列を構成する抵抗器の個数、を満足する奇数）の抵抗器の第１の基準電圧側の端子と前記第２の上位基準抵抗器列の第１の基準電圧側から数えてｎ番目の抵抗器の第２の基準電圧側の端子との間に挿入され、かつ、前記第１の上位基準抵抗器列の第１の基準電圧側から数えてｍ番目（ｍは、２≦ｍ≦前記第１および第２の上位基準抵抗器列を構成する抵抗器の個数、を満足する偶数）の抵抗器の第２の基準電圧側の端子と前記第２の上位基準抵抗器列の第１の基準電圧側から数えてｍ番目の抵抗器の第１の基準電圧側の端子との間に挿入されていることを特徴とするＡ／Ｄコンバータ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、アナログ信号（アナログ入力電圧）を、これに対応する所定ビット数のデジタル信号（デジタルデータ）に変換するＡ／Ｄコンバータに関するものである。
【０００２】
【従来の技術】
例えば、ビデオ信号のデジタル処理等のように、アナログ−デジタル変換に高速性かつ高信頼性が要求される分野においては、デジタル信号の上位ビット数に応じて発生される所定数の上位基準電圧の各々とアナログ信号とを同時に比較した後、この上位比較結果に基づいて、デジタル信号の下位ビット数に応じて発生される所定数の下位基準電圧の各々とアナログ信号とを同時に比較する直並列比較型のＡ／Ｄコンバータが用いられる。
【０００３】
以下、特開平３−１６５６２８号公報に開示された直並列比較型Ａ／Ｄコンバータを例に挙げて、従来のＡ／Ｄコンバータについて説明する。
まず、図２は、同公報に開示された従来の直並列比較型Ａ／Ｄコンバータの一例の構成回路図である。図示例のＡ／Ｄコンバータ４２は、下位基準抵抗器列１２、下位比較器列１４、下位論理回路１６、スイッチ列１８、上位比較器列２２および上位論理回路２４を有する。
【０００４】
このＡ／Ｄコンバータ４２において、上位基準電圧列３２は、図中４つの下位基準抵抗器列１２を直列接続し、これら４つの下位基準抵抗器列１２によって、２つの基準電圧２６ａ，２６ｂを均等に抵抗分割することにより作成される。下位基準抵抗器列１２は、図中４つの抵抗器Ｒｓを直列接続したもので、下位基準電圧列３０は、これら４つの抵抗器Ｒｓによって、上位基準電圧列３２の内の隣接した２つの上位基準電圧を均等に抵抗分割することにより作成される。
【０００５】
このＡ／Ｄコンバータ４２においては、まず、上位比較器列２２により、入力されたアナログ信号２８と上位基準電圧列３２とがそれぞれ同時に比較された後、上位論理回路２４により、アナログ信号２８が、上位基準電圧列３２内の隣接したどの２つの上位基準電圧の間に入っているのかが決定される。すなわち、このＡ／Ｄコンバータ４２により変換されるアナログ信号２８に対応したデジタル信号の上位ビットが作成される。
【０００６】
続いて、上位比較結果に対応した下位基準抵抗器列１２のスイッチ列１８がオン状態とされ、下位比較器列１４により、アナログ信号２８と下位基準電圧列３０とがそれぞれ同時に比較された後、下位論理回路１６により、アナログ信号２８が、下位基準電圧列３０内の隣接したどの２つの下位基準電圧の間に入っているのかが決定される。すなわち、アナログ信号２８に対応したデジタル信号の下位ビットが作成される。
【０００７】
通常、上位比較器列２２および下位比較器列１４の内部には容量素子が含まれており、この容量素子を充放電することにより、基準電圧３０，３２とアナログ信号２８との比較が行われる。同公報によれば、このＡ／Ｄコンバータ４２においては、スイッチ列１８中の各スイッチＳが導通状態となったとき、電荷が各スイッチＳから下位基準抵抗器列１２に注入され、上位基準電圧列３２が変動して正しくＡＤ変換を行うことができないという問題点があったとしている。
【０００８】
続いて、図３は、同公報に開示された従来の直並列比較型Ａ／Ｄコンバータの別の例の構成回路図である。図示例のＡ／Ｄコンバータ４４は、上記問題点を解決するために工夫されたもので、図２のＡ／Ｄコンバータ４２において、さらに、上位基準抵抗器列２０を有する。上位基準抵抗器列２０は、図中４つの抵抗器Ｒｍを直列接続したもので、上位基準電圧列３２は、これら４つの抵抗器Ｒｍにより、２つの基準電圧２６ａ，２６ｂを均等に抵抗分割して作成される。
【０００９】
このＡ／Ｄコンバータ４４においては、上位基準抵抗器列２０を構成する各抵抗器Ｒｍの抵抗値を小さくし、流れる電流を多くすることにより、例えば非常に大きなスイッチＳを使用しない限り、電荷の変動による影響を抑制することができ、スイッチ列１８中の各スイッチＳが導通状態となったときに、電荷が各スイッチＳから下位基準抵抗器列１２に注入されても、上位基準電圧列３２および下位基準電圧列３０の電圧の変動を小さくすることができる。
【００１０】
これに対し、同公報によれば、上位基準抵抗器列２０を設けたことで図中上下方向の配線３４，３６が必要となり、スイッチ列１８と下位比較器列１４とを接続する図中左右方向の配線３８が配線３４，３６の太さの分だけ長くなるため、配線３８の負荷容量が増大し、スイッチ列１８中の各スイッチＳが導通状態となったときに、下位比較器列１４への入力が下位基準電圧と等しい電圧になるまでの時間が長くなり、変換速度が低下するという問題点があったとしている。
【００１１】
続いて、図４は、同公報に開示の直並列比較型Ａ／Ｄコンバータの一例の構成回路図である。図示例のＡ／Ｄコンバータ４６は、上記問題点を解決するために提案されたもので、図３のＡ／Ｄコンバータ４４において、上位基準抵抗器列２０を２つの上位基準抵抗器列２０ａ，２０ｂに分割し、それぞれの上位基準抵抗器列２０ａ，２０ｂにより作成された上位基準電圧列３２ａ，３２ｂの内、上位基準電圧列３２ｂとアナログ信号２８とを比較するように構成したものである。
【００１２】
同公報によれば、このＡ／Ｄコンバータ４６においては、上位基準抵抗器列２０ａ，２０ｂを構成する各抵抗器Ｒｍの抵抗値を小さくし、流れる電流を多くすることにより、上位基準電圧列３２ａ，３２ｂおよび下位基準電圧列３０の電圧の変動を小さくすることができるし、図３のＡ／Ｄコンバータ４４と比べて、下位基準抵抗器列１２に平行な配線３４を省略することができるため、この配線３４の分だけ配線３８の長さが短くなり、その結果、ＡＤ変換にかかる時間が短くなるとしている。
【００１３】
ところで、図３のＡ／Ｄコンバータ４４において、一般的に、抵抗器Ｒｓ，Ｒｍとしては、高抵抗値のポリシリコンや拡散層が使用され、これに対して、配線３４，３６としては低抵抗値のメタル配線が用いられる。すなわち、抵抗器Ｒｓと配線３４，３６とは製造プロセス上の層が異なるため、下位基準抵抗器列１２と並列な配線３４，３６があったとしても、配線３８が配線３４，３６の太さの分だけ長くはならないし、もちろん変換速度も低下しない。
【００１４】
しかしながら、図４のＡ／Ｄコンバータ４６においては、上述するように、図３のＡ／Ｄコンバータ４４の速度低下の原因となる配線３４を省略することを目的としているため、図３のＡ／Ｄコンバータ４４の配線３４に相当する配線を、図中上側の上位基準抵抗器列２０ａにだけ接続し、かつ、図中下側の上位基準抵抗器列２０ｂには接続せずに、上位基準抵抗器列２０ｂの上位基準電圧列３２ｂを、このＡ／Ｄコンバータ４６の上位基準電圧列として使用している。
【００１５】
すなわち、下位基準抵抗器列１２には接続されていない、上位基準抵抗器列２０ｂの図中中央の上位基準電圧を、下位基準抵抗器列１２に接続された、上位基準抵抗器列２０ａの図中中央の上位基準電圧と同じであるとして使用することにより、上述するように、変換速度に何ら影響を与えるものではないにも係わらず、図３のＡ／Ｄコンバータ４４における配線３４を省略し、これにより、変換速度が短縮されたとしている。
【００１６】
しかしながら、論理図面上は同じ抵抗器Ｒｍであっても、実際に製造された各抵抗器Ｒｍには抵抗値のばらつきがある。従って、下位基準抵抗器列１２に接続されていない、上位基準抵抗器列２０ｂの図中中央の上位基準電圧は、下位基準抵抗器列１２の図中中央の電圧と等しいものとして用いられているだけであって、実際には、各抵抗器Ｒｍの抵抗値のばらつきに応じてばらつくため、逆に、変換精度が著しく低下する場合もあるという問題点があった。
【００１７】
【発明が解決しようとする課題】
本発明の目的は、前記従来技術に基づく問題点をかえりみて、高速、かつ、高精度にアナログ信号をデジタル信号に変換することができるＡ／Ｄコンバータを提供することにある。
【００１８】
【課題を解決するための手段】
上記目的を達成するために、本発明は、その各々が、アナログ信号を変換して得られるデジタル信号の上位ビット数に応じた所定数の抵抗器を直列接続して構成された第１および第２の上位基準抵抗器列と、その各々が、前記デジタル信号の下位ビット数に応じた所定数の抵抗器を直列接続して構成され、前記第１および第２の上位基準抵抗器列を構成する各々の抵抗器に対応した所定数の下位基準抵抗器列とを有する直並列比較型のＡ／Ｄコンバータであって、
前記第１および第２の上位基準抵抗器列は、各々第１の基準電圧と第２の基準電圧との間に接続され、かつ、前記第１の上位基準抵抗器列の各々の抵抗器の両端と、前記第２の上位基準抵抗器列の各々対応する抵抗器の両端とが互いに接続され、
所定数の前記下位基準抵抗器列は、その各々が、前記第１の上位基準抵抗器列の第１の基準電圧側から数えてｎ番目（ｎは、１≦ｎ≦前記第１および第２の上位基準抵抗器列を構成する抵抗器の個数、を満足する奇数）の抵抗器の第１の基準電圧側の端子と前記第２の上位基準抵抗器列の第１の基準電圧側から数えてｎ番目の抵抗器の第２の基準電圧側の端子との間に挿入され、かつ、前記第１の上位基準抵抗器列の第１の基準電圧側から数えてｍ番目（ｍは、２≦ｍ≦前記第１および第２の上位基準抵抗器列を構成する抵抗器の個数、を満足する偶数）の抵抗器の第２の基準電圧側の端子と前記第２の上位基準抵抗器列の第１の基準電圧側から数えてｍ番目の抵抗器の第１の基準電圧側の端子との間に挿入されていることを特徴とするＡ／Ｄコンバータを提供するものである。
【００１９】
【発明の実施の形態】
以下に、添付の図面に示す好適実施例に基づいて、本発明のＡ／Ｄコンバータを詳細に説明する。
本発明のＡ／Ｄコンバータは、例えば図４に示される従来のＡ／Ｄコンバータ４６と同一の構成要素を有するもので、基本的には、下位基準抵抗器列、下位比較器列、下位論理回路、スイッチ列、第１および第２の上位基準抵抗器列、上位比較器列および上位論理回路等を有する。
【００２０】
ここで、図１に、本発明のＡ／Ｄコンバータの一実施例の部分構成回路図を示す。図示例のＡ／Ｄコンバータ１０は、本発明の特徴部分となる上位基準抵抗器列と下位基準抵抗器列との接続関係の一例を示したもので、図示例においては、下位基準抵抗器列１２、上位基準抵抗器列２０ａ，２０ｂおよび上位比較器列２２を有する。なお、図示例のＡ／Ｄコンバータ１０において、図４に示される従来のＡ／Ｄコンバータ４６と同じ構成要素には同一符号を付してある。
【００２１】
上位基準抵抗器列２０ａ，２０ｂは、いずれも図中４つの抵抗器Ｒｍを直列接続したもので、同様に、下位基準抵抗器列１２は、図中４つの抵抗器Ｒｓを直列接続したものである。また、上位基準抵抗器列２０ａ，２０ｂを構成する各々の抵抗器Ｒｍに対応して、図中４つの下位基準抵抗器列１２が直列接続されており、上位基準抵抗器列２０ａ，２０ｂの各々の抵抗器Ｒｍの両端と、これに対応する各々の下位基準抵抗器列１２の両端とは、配線４０により互いに接続されている。
【００２２】
また、上位基準電圧列３２は、これら２つの上位基準抵抗器列２０ａ，２０ｂを構成するそれぞれの４つの抵抗器Ｒｍによって、２つの基準電圧２６ａ，２６ｂを均等に抵抗分割することにより作成される。同様に、下位基準電圧列は、図示していないが、それぞれの下位基準抵抗器列１２を構成する４つの抵抗器Ｒｓによって、上位基準電圧列３２の内の隣接した２つの上位基準電圧を均等に抵抗分割することにより作成される。
【００２３】
このＡ／Ｄコンバータ１０においては、まず、上位比較器列２２により、入力されたアナログ信号２８と上位基準電圧列３２とがそれぞれ同時に比較された後、図示していない上位論理回路により、アナログ信号２８が、上位基準電圧列３２内の隣接したどの２つの上位基準電圧の間に入っているのかが決定される。すなわち、このＡ／Ｄコンバータ１０において変換されるアナログ信号２８に対応したデジタル信号の上位ビットが作成される。
【００２４】
続いて、上位比較結果に応じた下位基準抵抗器列１２のスイッチ列１８がオン状態とされ、図示していない下位比較器列により、アナログ信号２８と下位基準電圧列とがそれぞれ同時に比較された後、図示していない下位論理回路により、アナログ信号２８が、下位基準電圧列内の隣接したどの２つの下位基準電圧の間に入っているのかが決定される。すなわち、アナログ信号２８に対応したデジタル信号の下位ビットが作成される。
【００２５】
なお、上述する上位基準電圧列３２および下位基準電圧列３０の電圧の変動量を、例えば図３に示される従来のＡ／Ｄコンバータ４４と同程度に抑えるためには、下位基準抵抗器列を構成する各抵抗器Ｒｓが等しい抵抗値を有するものとすれば、それぞれの上位基準抵抗器列２０ａ，２０ｂの抵抗値を、図３のＡ／Ｄコンバータ４４の上位基準抵抗器列２０の抵抗値の２倍にし、それぞれの上位基準抵抗器列２０ａ，２０ｂに流れる電流量を半分にすればよい。
【００２６】
すなわち、本発明のＡ／Ｄコンバータにおいては、それぞれの上位基準抵抗器列２０ａ，２０ｂに流れる電流量を半分にするために、例えば上位基準抵抗器列２０ａ，２０ｂを構成する各抵抗器Ｒｍの横幅を半分にすればよいため、上位基準抵抗器列２０ａ，２０ｂの面積は、例えば図３のＡ／Ｄコンバータ４４の上位基準抵抗器列２０の面積とほぼ同じになり、Ａ／Ｄコンバータ全体の消費電力も、図３のＡ／Ｄコンバータ４４の消費電力とほぼ同等なものになる。
【００２７】
また、本発明のＡ／Ｄコンバータは、上位基準抵抗器列を２つの上位基準抵抗器列２０ａ，２０ｂに分割し、例えば図１に示されるように、下位基準抵抗器列１２の図中上下に配置し、さらに、上位基準抵抗器列２０ａ，２０ｂの各々の抵抗器Ｒｍの両端と、これに対応する各々の下位基準抵抗器列１２の両端とを互いに接続したため、例えば図４に示される従来のＡ／Ｄコンバータ４６と比べて非常にバランスがよく、変換精度が極めて高いという利点がある。
【００２８】
なお、本発明のＡ／Ｄコンバータにおいては、例えば抵抗器Ｒｓ，Ｒｍとして、高抵抗値のポリシリコンや拡散層が使用され、配線４０として低抵抗値のメタル配線が用いられる。従って、既に述べたが、抵抗器Ｒｓと配線４０とは製造プロセス上の層が異なるため、下位基準抵抗器列１２と並列な配線４０があるからといって、スイッチ列と下位比較器列とを接続する配線は長くはならないし、これにより、変換速度が低下しないことはもちろんのことである。
【００２９】
以上、本発明のＡ／Ｄコンバータについて詳細に説明したが、本発明は上記実施例に限定されず、本発明の主旨を逸脱しない範囲において、種々の改良や変更をしてもよいのはもちろんである。
例えば、本発明のＡ／Ｄコンバータにおいて、下位基準抵抗器列および上位基準抵抗器列以外の、下位比較器列、下位論理回路、スイッチ列、上位比較器列および上位論理回路等の回路構成については何ら限定されない。
【００３０】
【発明の効果】
以上詳細に説明したように、本発明のＡ／Ｄコンバータは、第１および第２の上位基準抵抗器列を構成する各々の抵抗器に対応した所定数の下位基準抵抗器列を直列接続し、第１および第２の上位基準抵抗器列を構成する各々の抵抗器の両端と、これに対応する各々の下位基準抵抗器列の両端とを互いに接続したもので、これにより、高速かつ高精度にアナログ信号をデジタル信号に変換することができる。
【図面の簡単な説明】
【図１】  本発明のＡ／Ｄコンバータの一実施例の部分構成回路図である。
【図２】  従来のＡ／Ｄコンバータ一例の構成回路図である。
【図３】  従来のＡ／Ｄコンバータの別の例の構成回路図である。
【図４】  従来のＡ／Ｄコンバータのさらに別の例の構成回路図である。
【符号の説明】
１０，４２，４４，４６  Ａ／Ｄコンバータ
１２  下位基準抵抗器列
１４  下位比較器列
１６  下位論理回路
１８  スイッチ列
２０，２０ａ，２０ｂ  上位基準抵抗器列
２２  上位比較器列
２４  上位論理回路
２６ａ，２６ｂ  基準電圧
２８  アナログ信号
３０  下位基準電圧列
３２，３２ａ，３２ｂ  上位基準電圧列
３４，３６，３８，４０  配線
Ｒｓ，Ｒｍ  抵抗器
Ｓ  スイッチ
【図１】
0003785237.tif 000002
【図２】
0003785237.tif 000003
【図３】
0003785237.tif 000004
【図４】
0003785237.tif 000005