(57)【特許請求の範囲】
【請求項１】
光射出装置を駆動するデジタル駆動装置であって、
マトリクス状に配列された複数のメモリセルであって、前記光射出装置に含まれる複数の光射出素子に対応する前記複数のメモリセルを含むメモリセルアレイを備え、
前記メモリセルは、
供給されたデータを記憶するとともに、前記データに応じた出力を保持可能な記憶部と、
前記記憶部に、前記データを転送可能な転送素子と、
前記転送素子の動作を制御するためのアドレス信号を、前記転送素子に供給するためのアドレス端子と、
前記転送素子と接続され、前記データを、前記転送素子を経て前記記憶部に供給するためのデータ端子と、
前記記憶部に記憶された前記データを対応する前記光射出素子に出力するための出力端子と、
前記記憶部に記憶された前記データに関わらず、前記記憶部の出力を所定の状態に設定するためのリセット信号を、前記記憶部に供給するためのリセット端子と、
を備え、
前記メモリセルアレイは、さらに、
複数の第１の信号線であって、各第１の信号線が、行方向に沿って配列された１組のメモリセル群に含まれる１組のアドレス端子群を並列に接続する、前記複数の第１の信号線と、
複数の第２の信号線であって、各第２の信号線が、列方向に沿って配列された１組のメモリセル群に含まれる１組のデータ端子群を並列に接続する、前記複数の第２の信号線と、
複数の第３の信号線であって、各第３の信号線が、前記行方向に沿って配列された前記１組のメモリセル群に含まれる１組のリセット端子群を並列に接続する、前記複数の第３の信号線と、
を備え、
前記デジタル駆動装置は、さらに、
前記複数の第１の信号線を介して、前記行方向に沿って配列された各組のメモリセル群に、前記アドレス信号を順次供給するための第１のドライバ回路と、
前記複数の第２の信号線を介して、前記列方向に沿って配列された各組のメモリセル群に、前記データ信号を一斉に供給するための第２のドライバ回路と、
前記複数の第３の信号線を介して、前記行方向に沿って配列された各組のメモリセル群に、前記リセット信号を順次供給するための第３のドライバ回路と、
を備え、
前記第３のドライバ回路は、前記第１のドライバ回路が特定の組のメモリセル群に対して前記アドレス信号を供給した後で、かつ、前記特定の組のメモリセル群に対して次のアドレス信号を供給する前の所定のタイミングで、前記特定の組のメモリセル群に対して前記リセット信号を供給することを特徴とするデジタル駆動装置。
【請求項２】
請求項１記載のデジタル駆動装置であって、
前記記憶部は、
インバータと、
２入力ＮＡＮＤゲートまたは２入力ＮＯＲゲートと、
を備えており、
前記インバータの入力端子には、前記２入力ＮＡＮＤゲートまたは前記２入力ＮＯＲゲートの出力端子が接続されており、
前記２入力ＮＡＮＤゲートまたは前記２入力ＮＯＲゲートの一方の入力端子には、前記インバータの出力端子が接続されており、他方の入力端子には、前記リセット端子が接続されている、デジタル駆動装置。
【請求項３】
請求項２記載のデジタル駆動装置であって、
前記メモリセルは、さらに、
前記記憶部から出力される前記データに対応する出力電圧を前記光射出素子に適した電圧に変換するためのバッファ回路を備える、デジタル駆動装置。
【請求項４】
請求項１ないし３のいずれかに記載のデジタル駆動装置であって、
前記所定のタイミングは、変更可能である、デジタル駆動装置。
【請求項５】
請求項１ないし４のいずれかに記載のデジタル駆動装置であって、さらに、
１フレーム期間内に、前記第１のドライバ回路および前記第３のドライバ回路に、前記アドレス信号および前記リセット信号を出力させるための制御回路を備える、デジタル駆動装置。
【請求項６】
画像表示装置であって、
請求項１ないし５のいずれかに記載のデジタル駆動装置と、
前記デジタル駆動装置に含まれる前記複数のメモリセルからの出力に応じて、光を射出する前記複数の光射出素子を含む前記光射出装置と、
を備えることを特徴とする画像表示装置。
【請求項７】
請求項６記載の画像表示装置であって、さらに、
前記光射出装置からの光を投写するためのレンズを備える、画像表示装置。
【請求項８】
請求項６または７記載の画像表示装置であって、
前記複数の光射出素子のそれぞれは、外部から与えられた光を変調して射出する、画像表示装置。
【請求項９】
光変調装置を駆動するデジタル駆動装置であって、
２次元に配置された複数のデジタル記憶ユニットであって、前記光変調装置に含まれる複数の光変調素子に対応する前記複数のデジタル記憶ユニットを含むデジタル記憶装置を備え、
前記デジタル記憶ユニットは、
対応する前記光変調素子の状態を示すデータを保持するための記憶部と、
前記記憶部に前記データを転送可能なアクティブ素子と、
前記アクティブ素子を介して、前記データを前記記憶部に供給するためのデータ端子と、
前記アクティブ素子を制御するためのアドレス信号を、前記アクティブ素子に供給するためのアドレス端子と、
前記記憶部に記憶されたデータを前記対応する光変調素子に出力するための出力端子と、
前記記憶部をリセットするためのリセット信号を、前記記憶部に供給するためのリセット端子と、
を備え、
前記デジタル記憶装置は、さらに、
複数の第１の信号線であって、各第１の信号線は、第１の方向に並んだ１組のデジタル記憶ユニット群に含まれる１組のアドレス端子群を並列に接続し、各第１の信号線には、前記アドレス信号が供給される、前記複数の第１の信号線と、
複数の第２の信号線であって、各第２の信号線は、前記第１の方向に直交する第２の方向に並んだ１組のデジタル記憶ユニット群に含まれる１組のデータ端子群を並列に接続し、各第２の信号線には、前記データ信号が供給される、前記複数の第２の信号線と、
複数の第３の信号線であって、各第３の信号線は、前記第１の方向に並んだ１組のデジタル記憶ユニット群に含まれる１組のリセット端子群を並列に接続し、各第３の信号線には、前記リセット信号が供給される、前記複数の第３の信号線と、
を備え、
前記デジタル駆動装置は、さらに、
前記複数の第１の信号線に前記アドレス信号を供給するための第１のドライバ回路と、
前記複数の第２の信号線に前記データ信号を供給するための第２のドライバ回路と、
前記複数の第３の信号線に前記リセット信号を供給するための第３のドライバ回路と、
を備え、
前記第３のドライバ回路は、前記第１のドライバ回路が特定の組のデジタル記憶ユニット群に対して前記アドレス信号を供給した後で、かつ、前記特定の組のデジタル記憶ユニット群に対して次のアドレス信号を供給する前の所定のタイミングで、前記特定の組のデジタル記憶ユニット群に対して前記リセット信号を供給することを特徴とするデジタル駆動装置。
【請求項１０】
請求項９記載のデジタル駆動装置であって、
前記記憶部は、リセット機能付きのＳＲＡＭ回路である、デジタル駆動装置。
【請求項１１】
請求項１０記載のデジタル駆動装置であって、
前記ＳＲＡＭ回路は、
一方の入力端子に前記リセット信号が入力される２入力ＮＡＮＤゲートまたは２入力ＮＯＲゲートと、
インバータと、
を備えており、
前記２入力ＮＡＮＤゲートまたは前記２入力ＮＯＲゲートと、前記インバータとは、ループ接続されている、デジタル駆動装置。
【請求項１２】
請求項９ないし１１のいずれかに記載のデジタル駆動装置であって、さらに、
前記記憶部から出力される前記データに対応する出力電圧を前記光変調素子に適した電圧に変換して前記光変調素子に伝達するためのバッファ回路を備える、デジタル駆動装置。
【請求項１３】
請求項９ないし１２のいずれかに記載のデジタル駆動装置であって、
前記第１のドライバ回路は、
シフトレジスタ回路とＡＮＤ論理回路とを備える、デジタル駆動装置。
【請求項１４】
請求項９ないし１３のいずれかに記載のデジタル駆動装置であって、
前記第３のドライバ回路は、
シフトレジスタ回路とＡＮＤ論理回路とを備える、デジタル駆動装置。
【請求項１５】
請求項９ないし１４のいずれかに記載のデジタル駆動装置であって、
前記第２のドライバ回路は、
シフトレジスタ回路とアナログスイッチ回路とを備え、
前記アナログスイッチ回路には、前記データ信号を出力するタイミングを制御するためのイネーブル信号が供給される、デジタル駆動装置。
【請求項１６】
請求項９ないし１５のいずれかに記載のデジタル駆動装置であって、
前記第２のドライバ回路は、複数の部分ドライバ回路を備え、
前記複数の部分ドライバ回路のそれぞれは、前記複数のデジタル記憶ユニットのうちの少なくとも一部に、前記データ信号を供給する、デジタル駆動装置。
【請求項１７】
請求項９ないし１６のいずれかに記載のデジタル駆動装置であって、さらに、
前記第１のドライバ回路および前記第３のドライバ回路に、同一のフレーム期間内に前記アドレス信号および前記リセット信号を出力させるための制御回路を備える、デジタル駆動装置。
【請求項１８】
画像表示装置であって、
請求項９ないし１７のいずれかに記載のデジタル駆動装置と、
前記デジタル駆動装置に含まれる前記複数のデジタル記憶ユニットのそれぞれによって駆動される前記光変調素子を含む前記光変調装置と、
を備えることを特徴とする画像表示装置。
【請求項１９】
請求項１８記載の画像表示装置であって、さらに、
前記光変調装置からの光を投写するレンズを備える、画像表示装置。
【請求項２０】
光変調装置を駆動するデジタル駆動装置の制御方法であって、
前記デジタル駆動装置は、
２次元に配置された複数のデジタル記憶ユニットであって、前記光変調装置に含まれる複数の光変調素子に対応する前記複数のデジタル記憶ユニットを含むデジタル記憶装置を備えており、
前記デジタル記憶ユニットは、
対応する前記光変調素子の状態を示すデータを保持するための記憶部と、
前記記憶部に前記データを転送可能なアクティブ素子と、
前記アクティブ素子を介して、前記データを前記記憶部に供給するためのデータ端子と、
前記アクティブ素子を制御するためのアドレス信号を、前記アクティブ素子に供給するためのアドレス端子と、
前記記憶部に記憶されたデータを前記対応する光変調素子に出力するための出力端子と、
前記記憶部をリセットするためのリセット信号を、前記記憶部に供給するためのリセット端子と、
を備えており、
前記デジタル記憶装置は、さらに、
複数の第１の信号線であって、各第１の信号線は、第１の方向に並んだ１組のデジタル記憶ユニット群に含まれる１組のアドレス端子群を並列に接続し、各第１の信号線には、前記アドレス信号が供給される、前記複数の第１の信号線と、
複数の第２の信号線であって、各第２の信号線は、前記第１の方向に直交する第２の方向に並んだ１組のデジタル記憶ユニット群に含まれる１組のデータ端子群を並列に接続し、各第２の信号線には、前記データ信号が供給される、前記複数の第２の信号線と、
複数の第３の信号線であって、各第３の信号線は、前記第１の方向に並んだ１組のデジタル記憶ユニット群に含まれる１組のリセット端子群を並列に接続し、各第３の信号線には、前記リセット信号が供給される、前記複数の第３の信号線と、
を備えており、
前記デジタル駆動装置は、さらに、
前記複数の第１の信号線に前記アドレス信号を供給するための第１のドライバ回路と、
前記複数の第２の信号線に前記データ信号を供給するための第２のドライバ回路と、
前記複数の第３の信号線に前記リセット信号を供給するための第３のドライバ回路と、
を備えており、
前記制御方法は、
前記第３のドライバ回路に、前記第１のドライバ回路が特定の組のデジタル記憶ユニット群に対して前記アドレス信号を供給した後で、かつ、前記特定の組のデジタル記憶ユニット群に対して次のアドレス信号を供給する前の所定のタイミングで、前記特定の組のデジタル記憶ユニット群に対して前記リセット信号を供給させる工程を含むことを特徴とする制御方法。
【請求項２１】
請求項２０記載の制御方法であって、
前記アドレス信号と前記リセット信号とは、同一のフレーム期間内に供給される、制御方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、画像表示装置に関し、特に、光射出装置を駆動するためのデジタル駆動装置に関する。
【０００２】
【従来の技術】
画像表示装置においては、種々の方式でマルチカラーの画像が表現される。第１の方式は、プロジェクタなどに用いられる３板方式である。この方式では、例えば、赤，緑，青の３つの色光に対応する３つの液晶パネルが用いられ、３つの液晶パネルによって生成された３つの色画像を合成することによりマルチカラーの画像を表現する。第２の方式は、直視型の画像表示装置に用いられるカラーフィルタ方式である。この方式では、例えば、射出する色の異なる３つの光変調素子（液晶セル）によって１つの画素が構成される１つの液晶パネルが用いられ、空間的な混色によりマルチカラーの画像を表現する。第３の方式は、カラーシーケンシャル方式である。この方式では、例えば、１つの液晶パネルに３つの色光を順次照射し、液晶パネルによって生成される各色画像を順次表示して、人間の眼の時間的な混色によりマルチカラーの画像を表現する。
【０００３】
上記のような画像表示装置は、通常、液晶パネルなどの光変調装置と、光変調装置を駆動するデジタル駆動装置と、を備えている。デジタル駆動装置は、光変調装置に含まれる複数の光変調素子をそれぞれ駆動するための複数のメモリセルを含むメモリセルアレイを備えている。
【０００４】
ところで、画像表示装置では、画像の書き換えの際などに、各光変調素子を、オフ状態（光を射出しない状態）などの所定の状態に、強制的に設定したい場合がある。特に、上記のカラーシーケンシャル方式を採用する画像表示装置では、デジタル駆動装置は、光変調装置に順次照射される各色光に適した各色画像データを用いて、光変調装置を駆動する必要がある。このため、デジタル駆動装置は、光変調装置に各色光が照射される前に、各光変調素子を一旦オフ状態に設定する必要がある。
【０００５】
【発明が解決しようとする課題】
しかしながら、従来のデジタル駆動装置を用いる場合には、光変調素子をオフ状態に設定するのは、比較的困難であるという問題があった。これは、従来では、１画面の色画像を表示するために、２つのサブフレーム期間を用いなければならず、比較的時間が掛かるためである。すなわち、従来では、第１のサブフレーム期間において、各光変調素子を選択的にオン状態（光を射出する状態）とし、２番目のサブフレーム期間において、各光変調素子を必ずオフ状態としている。具体的には、デジタル駆動装置の各メモリセルには、第１のサブフレーム期間において、色画像データが書き込まれ、第２のサブフレーム期間において、各光変調素子をオフ状態とするための所定のデータが再度書き込まれる。
【０００６】
なお、上記の問題は、カラーシーケンシャル方式を採用した画像表示装置に限らず、他の方式を採用する画像表示装置にも共通する問題である。
【０００７】
この発明は、従来技術における上述の課題を解決するためになされたものであり、画像表示装置に備えられる光変調素子などの光射出素子を、容易に所定の状態に設定することのできる技術を提供することを目的とする。
【０００８】
【課題を解決するための手段およびその作用・効果】
上述の課題の少なくとも一部を解決するため、本発明の第１の装置は、デジタル駆動装置であって、
マトリクス状に配列された複数のメモリセルを含むメモリセルアレイを備え、
前記メモリセルは、
供給されたデータを記憶するとともに、前記データに応じた出力を保持可能な記憶部と、
前記記憶部に、前記データを転送可能な転送素子と、
前記転送素子の動作を制御するためのアドレス信号を、前記転送素子に供給するためのアドレス端子と、
前記転送素子と接続され、前記データを、前記転送素子を経て前記記憶部に供給するためのデータ端子と、
前記記憶部に記憶された前記データを出力するための出力端子と、
前記記憶部に記憶された前記データに関わらず、前記記憶部の出力を所定の状態に設定するためのリセット信号を、前記記憶部に供給するためのリセット端子と、
を備えることを特徴とする。
【０００９】
このデジタル駆動装置では、各メモリセルは、リセット端子を備えている。これにより、記憶部に記憶されたデータに関わらず、記憶部の出力を、容易に所定の状態に設定することが可能となる。そして、このデジタル駆動装置を、光射出装置を備える画像表示装置に適用すれば、光射出素子を、容易に所定の状態に設定することが可能となる。
【００１０】
上記の装置において、
前記記憶部は、
インバータと、
２入力ＮＡＮＤゲートまたは２入力ＮＯＲゲートと、
を備えており、
前記インバータの入力端子には、前記２入力ＮＡＮＤゲートまたは前記２入力ＮＯＲゲートの出力端子が接続されており、
前記２入力ＮＡＮＤゲートまたは前記２入力ＮＯＲゲートの一方の入力端子には、前記インバータの出力端子が接続されており、他方の入力端子には、前記リセット端子が接続されていることが好ましい。
【００１１】
このようにすれば、記憶部を比較的簡単に構成することができる。
【００１２】
上記の装置において、
前記メモリセルは、さらに、
前記記憶部からの出力電圧を変換するためのバッファ回路を備えることが好ましい。
【００１３】
こうすれば、各メモリセルは、任意の電圧レベルで出力することができるとともに、記憶部自体の消費電力を低減させることができる。そして、このデジタル駆動装置を、光射出装置を備える画像表示装置に適用すれば、任意の電圧レベルで動作する光射出素子を駆動することが可能となる。
【００１４】
上記の装置において、
前記メモリセルアレイは、さらに、
複数の第１の信号線であって、各第１の信号線が、行方向に沿って配列された１組のメモリセル群に含まれる１組のアドレス端子群を並列に接続する、前記複数の第１の信号線と、
複数の第２の信号線であって、各第２の信号線が、列方向に沿って配列された１組のメモリセル群に含まれる１組のデータ端子群を並列に接続する、前記複数の第２の信号線と、
複数の第３の信号線であって、各第３の信号線が、前記行方向に沿って配列された前記１組のメモリセル群に含まれる１組のリセット端子群を並列に接続する、前記複数の第３の信号線と、
を備え、
前記デジタル駆動装置は、さらに、
前記複数の第１の信号線を介して、前記行方向に沿って配列された各組のメモリセル群に、前記アドレス信号を順次供給するための第１のドライバ回路と、
前記複数の第２の信号線を介して、前記列方向に沿って配列された各組のメモリセル群に、前記データ信号を一斉に供給するための第２のドライバ回路と、
前記複数の第３の信号線を介して、前記行方向に沿って配列された各組のメモリセル群に、前記リセット信号を順次供給するための第３のドライバ回路と、
を備えることが好ましい。
【００１５】
こうすれば、行方向に沿って配列された各組のメモリセル群の出力状態を、順次所定の状態に設定することができる。
【００１６】
上記の装置において、
前記第３のドライバ回路は、前記第１のドライバ回路が特定の組のメモリセル群に対して前記アドレス信号を供給した後の所定のタイミングで、前記特定の組のメモリセル群に対して前記リセット信号を供給可能であることが好ましい。
【００１７】
こうすれば、記憶部にデータが書き込まれた後の所定のタイミングで、記憶部の出力を所定の状態に設定することができる。そして、このデジタル駆動装置を、光射出装置を備える画像表示装置に適用すれば、各光射出素子を所定のタイミングで所定の状態に設定することができる。
【００１８】
上記の装置において、
前記所定のタイミングは、変更可能であることが好ましい。
【００１９】
こうすれば、記憶部にデータが書き込まれた後の所望のタイミングで、記憶部の出力を所定の状態に設定することができる。そして、このデジタル駆動装置を、光射出装置を備える画像表示装置に適用すれば、各光射出素子を所望のタイミングで所定の状態に設定することができ、この結果、光射出装置における光の射出時間を調整することができる。
【００２０】
上記の装置において、さらに、
１フレーム期間内に、前記第１のドライバ回路および前記第３のドライバ回路に、前記アドレス信号および前記リセット信号を出力させるための制御回路を備えることが好ましい。
【００２１】
こうすれば、同一のフレーム期間内に、アドレス信号とリセット信号とを各メモリセルに供給することができるので、１フレーム期間内にデータを書き換えることができる。そして、このデジタル駆動装置を、光射出装置を備える画像表示装置に適用すれば、１フレーム期間毎に異なる画像を表示することが可能となる。
【００２２】
本発明の第２の装置は、画像表示装置であって、
上記のいずれかに記載のデジタル駆動装置と、
前記デジタル駆動装置に含まれる前記複数のメモリセルからの出力に応じて、光を射出する複数の光射出素子を含む光射出装置と、
を備えることを特徴とする。
【００２３】
この画像表示装置では、本発明の第１の装置であるデジタル駆動装置が用いられているので、光射出素子を、容易に所定の状態に設定することが可能となる。
【００２４】
上記の装置において、さらに、
前記光射出装置からの光を投写するためのレンズを備えるようにしてもよい。
【００２５】
こうすれば、プロジェクタを構成することができる。
【００２６】
上記の装置において、
前記複数の光射出素子のそれぞれは、外部から与えられた光を変調して射出するようにしてもよい。
【００２７】
本発明の第３の装置は、デジタル記憶ユニットであって、
光変調素子の状態を示すデータを保持するための記憶部と、
前記記憶部に前記データを転送可能なアクティブ素子と、
前記アクティブ素子を介して、前記データを前記記憶部に供給するためのデータ端子と、
前記アクティブ素子を制御するためのアドレス信号を、前記アクティブ素子に供給するためのアドレス端子と、
前記記憶部をリセットするためのリセット信号を、前記記憶部に供給するためのリセット端子と、
を備えることを特徴とする。
【００２８】
このデジタル記憶ユニットは、リセット端子を備えている。これにより、記憶部に保持されたデータに関わらず、記憶部をリセットすることが可能となる。したがって、光変調素子を、容易に所定の状態に設定することが可能となる。
【００２９】
上記の装置において、
前記記憶部は、リセット機能付きのＳＲＡＭ回路であってもよい。
【００３０】
上記の装置において、
前記ＳＲＡＭ回路は、
一方の入力端子に前記リセット信号が入力される２入力ＮＡＮＤゲートまたは２入力ＮＯＲゲートと、
インバータと、
を備えており、
前記２入力ＮＡＮＤゲートまたは前記２入力ＮＯＲゲートと、前記インバータとは、ループ接続されていることが好ましい。
【００３１】
このようにすれば、記憶部を比較的簡単に構成することができる。
【００３２】
さらに、上記の装置において、
前記記憶部の出力電圧を変換して前記光変調素子に伝達するためのバッファ回路を備えることが好ましい。
【００３３】
こうすれば、各デジタル記憶ユニットは、任意の電圧レベルで動作する光変調素子を駆動することが可能となる。
【００３４】
本発明の第４の装置は、デジタル記憶装置であって、
２次元に配置された上記のいずれかに記載の複数のデジタル記憶ユニットと、複数の第１の信号線であって、各第１の信号線は、第１の方向に並んだ１組のデジタル記憶ユニット群に含まれる１組のアドレス端子群を並列に接続し、各第１の信号線には、前記アドレス信号が供給される、前記複数の第１の信号線と、複数の第２の信号線であって、各第２の信号線は、前記第１の方向に直交する第２の方向に並んだ１組のデジタル記憶ユニット群に含まれる１組のデータ端子群を並列に接続し、各第２の信号線には、前記データ信号が供給される、前記複数の第２の信号線と、
複数の第３の信号線であって、各第３の信号線は、前記第１の方向に並んだ１組のデジタル記憶ユニット群に含まれる１組のリセット端子群を並列に接続し、各第３の信号線には、前記リセット信号が供給される、前記複数の第３の信号線と、
を備えることを特徴とする。
【００３５】
このデジタル記憶装置では、複数のデジタル記憶ユニットが２次元に配置されているので、画像データなどの２次元のデータを記憶することができる。
【００３６】
本発明の第５の装置は、デジタル駆動装置であって、
上記のデジタル記憶装置と、
前記複数の第１の信号線に前記アドレス信号を供給するための第１のドライバ回路と、
前記複数の第２の信号線に前記データ信号を供給するための第２のドライバ回路と、
前記複数の第３の信号線に前記リセット信号を供給するための第３のドライバ回路と、
を備えることを特徴とする。
【００３７】
上記の装置において、
前記第３のドライバ回路は、前記第１のドライバ回路が特定の組のデジタル記憶ユニット群に対して前記アドレス信号を供給した後の所定のタイミングで、前記特定の組のデジタル記憶ユニット群に対して前記リセット信号を供給可能であることが好ましい。
【００３８】
こうすれば、記憶部にデータが書き込まれた後の所定のタイミングで、記憶部をリセットすることができるので、各光変調素子を所定のタイミングで所定の状態に設定することが可能となる。
【００３９】
上記の装置において、
前記第１のドライバ回路は、
シフトレジスタ回路とＡＮＤ論理回路とを備えるようにしてもよい。
【００４０】
こうすれば、時間的な分解能の比較的高いアドレス信号を出力することができる。
【００４１】
また、上記の装置において、
前記第３のドライバ回路は、
シフトレジスタ回路とＡＮＤ論理回路とを備えるようにしてもよい。
【００４２】
こうすれば、時間的な分解能の比較的高いリセット信号を出力することができる。
【００４３】
上記の装置において、
前記第２のドライバ回路は、
シフトレジスタ回路とアナログスイッチ回路とを備え、
前記アナログスイッチ回路には、前記データ信号を出力するタイミングを制御するためのイネーブル信号が供給されるようにしてもよい。
【００４４】
こうすれば、複数の第２の信号線に、データ信号を与えるタイミングを精度良く決定することができる。
【００４５】
上記の装置において、
前記第２のドライバ回路は、複数の部分ドライバ回路を備え、
前記複数の部分ドライバ回路のそれぞれは、前記複数のデジタル記憶ユニットのうちの少なくとも一部に、前記データ信号を供給するようにしてもよい。
【００４６】
こうすれば、各デジタル記憶ユニットに、データ信号を比較的速く供給することができる。
【００４７】
上記の装置において、
前記第１のドライバ回路および前記第３のドライバ回路に、同一のフレーム期間内に前記アドレス信号および前記リセット信号を出力させるための制御回路を備えるようにしてもよい。
【００４８】
こうすれば、同一のフレーム期間内に、アドレス信号とリセット信号とを各デジタル記憶ユニットに供給することができるので、１フレーム期間内にデータを書き換えることができる。そして、各光変調素子は、１フレーム期間毎に異なる画像を表示することが可能となる。
【００４９】
本発明の第６の装置は、画像表示装置であって、
上記のいずれかに記載のデジタル駆動装置と、
前記デジタル駆動装置に含まれる前記複数のデジタル記憶ユニットのそれぞれによって駆動される前記光変調素子と、
を備えることを特徴とする。
【００５０】
この画像表示装置では、本発明の第５の装置であるデジタル駆動装置が用いられているので、光変調素子を、容易に所定の状態に設定することが可能となる。
【００５１】
さらに、上記の装置において、
前記光変調素子からの光を投写するレンズを備えるようにしてもよい。
【００５２】
こうすれば、プロジェクタを構成することができる。
【００５３】
本発明の方法は、上記のデジタル駆動装置の制御方法であって、
前記第３のドライバ回路に、前記第１のドライバ回路が特定の組のデジタル記憶ユニット群に対して前記アドレス信号を供給した後の所定のタイミングで、前記特定の組のデジタル記憶ユニット群に対して前記リセット信号を供給させる工程を含むことを特徴とする。
【００５４】
こうすれば、記憶部にデータが書き込まれた後の所定のタイミングで、記憶部をリセットすることができるので、各光変調素子を所定のタイミングで所定の状態に設定することが可能となる。
【００５５】
上記の方法において、
前記アドレス信号と前記リセット信号とは、同一のフレーム期間内に供給されることが好ましい。
【００５６】
こうすれば、同一のフレーム期間内に、アドレス信号とリセット信号とを各デジタル記憶ユニットに供給することができるので、１フレーム期間内にデータを書き換えることができる。そして、各光変調素子は、１フレーム期間毎に異なる画像を表示することが可能となる。
【００５７】
【発明の実施の形態】
次に、本発明の実施の形態を実施例に基づいて以下の順序で説明する。
Ａ．第１実施例：
Ａ−１．画像表示装置：
Ａ−２．画像形成部：
Ａ−３．デジタル駆動装置：
Ａ−４．変形例：
Ｂ．第２実施例：
Ｂ−１．変形例：
【００５８】
Ａ．第１実施例：
Ａ−１．画像表示装置：
図１は、本発明の第１実施例における画像表示装置５０を示す説明図である。この画像表示装置５０は、プロジェクタであり、光源装置５１と、回転色フィルタ５２と、モータ５３と、画像形成部（画像表示ユニット）５４と、制御回路（画像制御回路）５５と、投写レンズ５６と、を備えている。
【００５９】
光源装置５１は、白色光を射出する。回転色フィルタ５２は、略円形形状を有しており、３つの領域に区分されている。３つの領域には、赤，緑，青の３つの色光をそれぞれ選択して透過するフィルタが設けられている。回転色フィルタ５２は、モータ５３によって駆動されて回転し、光源装置５１から射出された白色光のうち、赤，緑，青の３つの色光を順次抽出して射出する。
【００６０】
画像形成部５４は、導光板１とスイッチング部３２とで構成される光変調装置３５と、デジタル駆動装置３３と、を備えている。回転色フィルタ５２から射出された各色光Ｌは、導光板１に順次入射する。スイッチング部３２は、デジタル駆動装置３３によって駆動され、導光板１に入射した各色光Ｌを順次変調（スイッチング）する。なお、画像形成部５４は、各色光Ｌを画素毎に、図中上方に向けて射出することができる。画素毎に射出された各色光は、各色の画像を表す色画像光Ｌａを形成する。
【００６１】
制御回路５５は、回転色フィルタ５２と画像形成部５４との動作を制御する。制御回路５５は、モータ制御信号φｍをモータ５３に供給する。また、制御回路５５は、色画像データ信号φｄとアドレス信号（走査信号）φａとリセット信号φｒとを画像形成部５４に供給する。ここで、色画像データ信号φｄは、各色光に適した各色画像を表す信号である。アドレス信号φａは、デジタル駆動装置３３が色画像データ信号φｄを内部のメモリに記憶するための信号である。リセット信号φｒは、デジタル駆動装置３３が内部のメモリに記憶されたデータをリセットするための信号である。
【００６２】
上記の４つの信号φｍ，φｄ，φａ，φｒは、互いに同期している。これにより、画像形成部５４は、回転色フィルタ５２から特定の色光が供給されるときに、その特定の色光に適した色画像データ信号φｄを用いて、色画像光Ｌａを生成することができる。
【００６３】
なお、本実施例におけるデジタル駆動装置３３と制御回路５５とが、本発明におけるデジタル駆動装置に相当する。
【００６４】
投写レンズ５６は、画像形成部５４から射出された各色画像光Ｌａを順次スクリーンＳＣに投写する。そして、スクリーンＳＣ上で、各色画像が時間的に混色されることにより、マルチカラーの画像が表現される。
【００６５】
上記のように、本実施例の画像表示装置５０は、カラーシーケンシャル方式でマルチカラーの画像を表現している。カラーシーケンシャル方式では、通常、１つの光変調素子が１つの画素を構成しており、各画素がマルチカラーを表現することができる。したがって、前述のカラーフィルタ方式の場合と比べて、解像度の高い画像を得ることができるという利点があるとともに、３板方式やカラーフィルタ方式の場合と比べ、画像表示装置を小型化することができるという利点もある。また、カラーシーケンシャル方式では、色画像を更新する際に、色画像がインタレースあるいはノンインタレースで部分的に更新されることがないので、フリッカの発生が少なく、質の高い画像を表示することができるという利点もある。
【００６６】
Ａ−２．画像形成部：
図２は、図１の画像形成部５４を拡大して示す説明図である。なお、本実施例では、光変調装置３５は、デジタル駆動装置３３上に積層されており、画像形成部５４は１チップ化されている。具体的には、デジタル駆動装置３３上に、スイッチング部３２が積層されており、さらに導光板１が積層されている。なお、デジタル駆動装置３３は、半導体基板２０上に作製された画像メモリ装置（半導体メモリ装置）である。
【００６７】
画像形成部５４は、マトリクス状に配列された複数の画素形成部３０を含んでいる。図２では、１つの画素を形成する１つの画素形成部３０が描かれている。なお、後述するように、図２（Ａ），（Ｂ）は、それぞれ、画素形成部３０のオン状態とオフ状態とを示している。
【００６８】
各画素形成部３０は、光変調素子（光スイッチング素子）１０とメモリセル（デジタル記憶ユニット）２１とを含んでいる。そして、各光変調素子１０は、導光板１とスイッチング部３２とを含んでいる。
【００６９】
導光板１は、透光性の板材である。導光板１は、単体では、各色光Ｌを全反射して伝達可能な導光路（光ガイド）として機能する。具体的には、各色光Ｌは、導光板１の下面１ａで全反射する角度で、導光板１に入射する。そして、各色光Ｌは、下面１ａおよび上面１ｂで繰り返し全反射されつつ、導光板１内を損失なく伝搬する。このため、導光板１は、単体では、各色光Ｌを、２つの全反射面１ａ，１ｂの間に閉じ込めることができる。
【００７０】
ところで、導光板１の全反射面１ａ，１ｂ近傍では、色光Ｌが、導光板１から僅かな距離だけ一旦漏出し、再び導光板１の内部に戻っている。このように、全反射面１ａ，１ｂから漏出する光は、エバネセント波と呼ばれる。エバネセント波は、光の波長程度の距離だけ全反射面から漏出する。したがって、全反射面に対して、光の波長程度またはそれ以下の距離だけ離れた位置に、他の光学部材を接近させることにより、エバネセント波を抽出することができる。本実施例の光変調素子１０は、エバネセント波を利用して光をスイッチングするエバネセント光スイッチング素子（ＥＳＤ）である。具体的には、各光変調素子１０は、導光板１の下面１ａにスイッチング部３２の上面を接近させたり離したりすることにより、導光板１内を伝搬する色光を比較的高速で変調（スイッチング）することができる。
【００７１】
スイッチング部３２は、反射プリズム（マイクロプリズム）４と、反射プリズム４を支持するサポート構造５と、アクチュエータ部６と、を含んでいる。
【００７２】
反射プリズム４は、Ｖ字型の断面形状を有する透光性部材であり、導光板１の下面１ａに略平行な抽出面（接触面）４ａを有している。図２（Ａ）に示すように、抽出面４ａを全反射面１ａに接近させると、反射プリズム４は、エバネセント波を抽出することができる。反射プリズム４は、抽出したエバネセント波を、反射プリズム４とサポート構造５との界面において反射する。反射された光Ｌａは、導光板１の下面１ａに対してほぼ垂直な方向に射出される。
【００７３】
アクチュエータ部６は、反射プリズム４を支持するサポート構造５を、静電駆動する。アクチュエータ部６は、サポート構造５が機械的に連結された上電極７と、上電極７と対峙する下電極８と、を備えている。上電極７のアンカープレート９と、下電極８とは、半導体基板２０の最上面２０ａに積層されている。上電極７は、アンカープレート９から上方に伸びた支柱９ａによって支持されており、これにより、上電極７と下電極８との間に空間が形成されている。上電極７は、弾性部材としての機能を部分的に備えている。
【００７４】
上電極７の電位は、支柱９ａおよびアンカープレート９を介して、接地電位に設定されている。下電極８の電位は、メモリセル２１によって設定される。すなわち、下電極８の電位は、メモリセル２１の出力に応じて変化する。上電極７は、２つの電極７，８間に働く静電力によって上下に移動する。
【００７５】
下電極８の電位が上電極７の電位とほぼ同じに設定される場合には、図２（Ａ）に示すように、上電極７は、下電極８から離れた位置に配置される。このとき、反射プリズム４の抽出面４ａは、導光板１の下面１ａに接触した状態となる。そして、色光Ｌは、反射プリズム４によって、図中上方に向けて射出される。すなわち、下電極８の電位がほぼ接地電位に設定される場合には、画素形成部３０に含まれる光変調素子１０は、光を射出するオン状態となる。
【００７６】
一方、下電極８の電位が上電極７の電位に対して比較的高く設定される場合には、図２（Ｂ）に示すように、上電極７は、下方に撓み、下電極８に近い位置に配置される。このとき、反射プリズム４の抽出面４ａは、導光板１の下面１ａから離れた状態となる。そして、色光Ｌは、導光板１の下面１ａで全反射されて、導光板１内を伝搬する。すなわち、下電極８の電位が高電位に設定される場合には、画素形成部３０に含まれる光変調素子１０は、光を射出しないオフ状態となる。
【００７７】
メモリセル２１は、図１の制御回路５５から供給される色画像データ信号φｄに従って、アクチュエータ部６を構成する下電極８の電位を設定することにより、光変調素子１０のオン／オフ動作を制御する。
【００７８】
上記のように、画素形成部３０は、メモリセル２１によって制御可能な光変調素子１０を含んでおり、光変調素子１０は、メモリセル２１の出力状態に応じて、色光Ｌを図中上方に向けて射出することができる。画像形成部５４は、各画素形成部３０から射出される画素毎の光を用いて、色光Ｌに応じた色画像光Ｌａを形成する。
【００７９】
なお、本実施例では、光変調素子１０としてＥＳＤが用いられている。ＥＳＤは、サブミクロンオーダの距離の移動で、光をスイッチングするので、比較的応答速度が速い。また、ＥＳＤは、スイッチングの際に、光をほぼ完全にオン／オフすることができる。したがって、本実施例の画像表示装置５０は、多階調で高コントラストの画像を表示することができる。
【００８０】
Ａ−３．デジタル駆動装置：
図３は、図１のデジタル駆動装置３３の内部構成を示すブロック図である。デジタル駆動装置３３は、半導体基板２０（図２）に形成されており、メモリセルアレイ（デジタル記憶装置）３１と、行ラインドライバ４５と、列ラインドライバ４２と、行ラインリセットドライバ４９と、を備えている。なお、ドライバ４５，４２，４９には、それぞれ、図１の制御回路５５から信号φａ，φｄ，φｒが供給されているとともに、クロック信号ＣＬＹ（＃ＣＬＹ），ＣＬ（＃ＣＬ），ＣＬＲ（＃ＣＬＲ）が供給されている。
【００８１】
なお、明細書中、符号の先頭に「＃」が付された信号は、図中、符号の上部にバーが付された信号に対応しており、これらの信号は、「＃」やバーが付されていない信号に対して、論理レベルが反転した信号であることを意味している。
【００８２】
メモリセルアレイ３１は、２次元のマトリクス状（アレイ状）に配列された複数のメモリセル２１（図２）を含んでおり、１画面分の色画像データを記憶可能である。各メモリセル２１は、一対のデータ端子２９ｄ１，２９ｄ２と、アドレス端子２９ａと、リセット端子２９ｐと、図示しない出力端子と、を有している。なお、各メモリセル２１の出力端子は、図２に示すように、各画素形成部３０の下電極８に接続されている。
【００８３】
また、メモリセルアレイ３１は、行ラインドライバ（第１のドライバ回路）４５と接続された複数のアドレス線（第１の信号線）４４と、列ラインドライバ（第２のドライバ回路）４２と接続された複数の一対のデータ線（第２の信号線）４１ａ，４１ｂと、行ラインリセットドライバ（第３のドライバ回路）４９と接続された複数のリセット線（第３の信号線）４８と、を含んでいる。各アドレス線４４は、行方向（第１の方向）に沿って配列された１組のメモリセル群に含まれる１組のアドレス端子群２９ａを並列に接続する。各一対のデータ線４１ａ，４１ｂは、列方向（第１の方向に直交する第２の方向）に沿って配列された１組のメモリセル群に含まれる１組の一対のデータ端子群２９ｄ１，２９ｄ２を並列に接続する。各リセット線４８は、行方向（第１の方向）に沿って配列された１組のメモリセル群に含まれる１組のリセット端子群２９ｐを並列に接続する。
【００８４】
行ラインドライバ４５は、各アドレス線４４を介して、行方向に沿って配列された各組のメモリセル群に対し、図中上から下に向かって順次、アドレス信号（走査信号）Ｙを供給する。図４は、図３の行ラインドライバ４５の内部構成の一例を示すブロック図である。行ラインドライバ４５は、３つのインバータで構成されるレジスタを複数含むシフトレジスタ回路４５ａと、複数のＡＮＤゲートを含むＡＮＤ論理回路４５ｂと、を備えている。シフトレジスタ回路４５ａは、シリアル−パラレル変換機能を有しており、１番目のレジスタに与えられるパルス状のアドレス信号φａは、クロック信号ＣＬＹ，＃ＣＬＹに従って、２番目以降のレジスタに順次転送されるとともに、各レジスタから出力される。ＡＮＤ論理回路４５ｂの各ＡＮＤゲートは、隣接する２つのレジスタから供給されたデータの論理積を、アドレス信号Ｙとして出力する。これにより、ＡＮＤ論理回路４５ｂは、時間的な分解能の比較的高いアドレス信号Ｙ、換言すれば、クロック信号ＣＬＹ，＃ＣＬＹによりアドレス信号φａがシフトされる短い時間（クロック信号ＣＬＹ，＃ＣＬＹの１／２周期）だけＨレベルとなるアドレス信号Ｙを、出力することができる。なお、本実施例の行ラインドライバ４５では、各ＡＮＤゲートに、イネーブル信号ＧＥが供給されるので、アドレス信号Ｙの出力をマスクすることができる。
【００８５】
列ラインドライバ４２は、各一対のデータ線４１ａ，４１ｂを介して、列方向に沿って配列された各組のメモリセル群に対し、一斉に、一対のデータ信号Ｄ，＃Ｄを供給する。図５は、図３の列ラインドライバ４２の内部構成の一例を示すブロック図である。列ラインドライバ４２は、６つのインバータで構成されるレジスタを複数含むシフトレジスタ回路４２ａと、複数のスイッチ対を含むアナログスイッチ回路４２ｂと、を備えている。シフトレジスタ回路４２ａは、シリアル−パラレル変換機能を有しており、１番目のレジスタに与えられた色画像データ信号φｄは、２番目以降のレジスタに順次転送されるとともに、各レジスタから出力される。アナログスイッチ回路４２ｂの各スイッチ対は、そのゲートに供給されるイネーブル信号ＷＥに従って、一対のデータ信号Ｄ，＃Ｄの出力タイミングを制御する。この信号ＷＥにより、一対のデータ線４１ａ，４１ｂに一対のデータ信号Ｄ，＃Ｄを与えるタイミングを精度良く決定することができる。
【００８６】
図６は、図５の列ラインドライバ４２の動作を示すタイミングチャートである。図示するように、６つのインバータで構成される各レジスタ（図５）は、クロック信号ＣＬの立ち下がりエッジで順次データを転送している。そして、各レジスタの出力Ｑ，＃Ｑは、イネーブル信号ＷＥがＨレベルとなったときに、データ信号Ｄ，＃Ｄとして、データ線４１ａ，４１ｂに供給される。
【００８７】
なお、イネーブル信号ＷＥがＨレベルとなるとき、データ信号Ｄ，＃Ｄを供給するべき一行のメモリセル群にＨレベルのアドレス信号Ｙが供給される。これにより、各メモリセル２１は、クロストークなどが発生しない状態で、データを記憶することができる。
【００８８】
行ラインリセットドライバ４９は、各リセット線４８を介して、行方向に沿って配列された各組のメモリセル群に対し、図中上から下に向かって順次、リセット信号Ｒを供給する。図７は、図３の行ラインリセットドライバ４９の内部構成の一例を示すブロック図である。行ラインリセットドライバ４９は、３つのインバータで構成されるレジスタを複数含むシフトレジスタ回路４９ａと、複数のＡＮＤゲートを含むＡＮＤ論理回路４９ｂと、を備えている。なお、シフトレジスタ回路４９ａとＡＮＤ論理回路４９ｂとは、図４の各回路４５ａ，４５ａとほぼ同じである。ＡＮＤ論理回路４９ｂは、時間的な分解能の比較的高いリセット信号Ｒ、換言すれば、クロック信号ＣＬＲ，＃ＣＬＲによりリセット信号φｒがシフトされる短い時間（クロック信号ＣＬＲ，＃ＣＬＲの１／２周期）だけＨレベルとなるリセット信号Ｒを、出力する。
【００８９】
各メモリセル２１は、３つのドライバ４５，４２，４９から供給される信号Ｙ，Ｄ，＃Ｄ，Ｒに従って、各光変調素子１０（図２）の動作を制御する。
【００９０】
図８は、図３の各メモリセル２１の内部構成の一例を示すブロック図である。メモリセル２１は、記憶部２３と、記憶部２３にデータを転送するための２つの転送素子（以下、スイッチング素子とも呼ぶ）２８ａ，２８ｂと、を備えている。
【００９１】
記憶部２３は、インバータ２４と、負論理の２入力ＮＯＲゲート２５とを備えており、インバータ２４とＮＯＲゲート２５とは、ループ接続されている。具体的には、インバータ２４の入力端子には、ＮＯＲゲート２５の出力端子が接続されている。また、ＮＯＲゲート２５の一方の入力端子には、インバータ２４の出力端子が接続されており、他方の入力端子には、リセット端子２９ｐが接続されている。このように、メモリセル２１は、２つの転送素子と、ループ接続された２つのインバータとを備える、いわゆるＳＲＡＭ回路である。こうすれば、記憶部２３を、比較的簡単に構成することができる。
【００９２】
２つのスイッチング素子２８ａ，２８ｂは、ＣＭＯＳで構成されたトランジスタ（アクティブ素子）であり、アドレス端子２９ａから供給されるアドレス信号Ｙによって、その開閉動作が制御される。第１のスイッチング素子２８ａは、第１のデータ端子２９ｄ１とインバータ２４の出力端子とに接続されている。第２のスイッチング素子２８ｂは、第２のデータ端子２９ｄ２とインバータ２４の入力端子とに接続されている。
【００９３】
記憶部２３にデータを記憶させるときには、アドレス端子２９ａから供給されるＨレベルのアドレス信号Ｙによってスイッチング素子２８ａ，２８ｂが閉じられ、データ端子２９ｄ１，２９ｄ２を介して供給されるデータ信号Ｄ，＃Ｄを用いて、記憶部２３にデータが書き込まれる。そして、スイッチング素子２８ａ，２８ｂが開くと、記憶部２３によってデータが保持される。
【００９４】
ＮＯＲゲート２５の出力端子は、メモリセル２１の出力端子２９ｏと接続されている。このため、ＮＯＲゲート２５の出力信号Ｙｏｕｔは、出力端子２９ｏを介して、光変調素子１０に供給される。すなわち、光変調素子１０の動作は、記憶部２３に記憶されたデータによって制御される。
【００９５】
記憶部２３によってデータが記憶されているときに、リセット端子２９ｐにＨレベルのリセット信号Ｒが供給されると、記憶部２３はリセットされる。このとき、記憶部２３の出力は、記憶するデータに関わらず、所定の状態に設定される。そして、記憶部２３がリセットされた場合には、光変調素子１０もリセットされて、所定の状態に設定される。
【００９６】
なお、図８のメモリセル２１では、記憶部２３にＨレベルのリセット信号Ｒが供給されると、出力端子２９ｏからは、Ｌレベル（低電位）の出力信号Ｙｏｕｔが出力される。したがって、この場合には、光変調素子１０は、図２（Ａ）に示すオン状態に設定されるはずである。しかしながら、以下では、簡単のため、記憶部２３がリセットされると、光変調素子１０はオフ状態に設定されると仮定して説明する。
【００９７】
図９は、図３のデジタル駆動装置３３の動作を示すタイミングチャートである。カラーシーケンシャル方式を採用する画像表示装置５０において、マルチカラーの画像をスクリーンＳＣ上に表示する場合には、前述のように、画像形成部５４に供給される各色光Ｌ毎にメモリセルアレイ３１に記憶される各色画像データを書き換える必要がある。すなわち、１つの色光が、画像形成部５４に供給される期間に、その色光に適した色画像データをメモリセルアレイ３１に書き込むとともに、書き込まれた色画像データを消去する必要がある。メモリセルアレイ３１に書き込まれた色画像データが消去されたときには、換言すれば、各メモリセル２１の記憶部２３がリセットされたときには、画像形成部５４の各光変調素子１０は、上記の仮定の通り、光を射出しないオフ状態に設定される。
【００９８】
時刻ｔ１では、第１のフレーム期間の開始を意味するアドレス信号φａが、制御回路５５から行ラインドライバ４５に供給される。なお、第１のフレーム期間では、回転色フィルタ５２（図１）は、制御回路５５からモータ５３に供給されるモータ制御信号φｍに従って、第１の色光を画像形成部５４に供給する。行ラインドライバ４５は、アドレス信号φａに従って、アドレス信号Ｙを複数のアドレス線４４を介して順番に各行のメモリセル群に供給する。例えば、時刻ｔ２では、アドレス信号Ｙ０が、第１番目のアドレス線４４を介して、第１行目のメモリセル群に供給される。そして、アドレス信号Ｙが供給された各行のメモリセル群は、各一対のデータ線４１ａ，４１ｂを介して供給されるデータ信号Ｄ，＃Ｄをラッチする。各メモリセル２１は、記憶したデータに応じて、出力信号Ｙｏｕｔを出力し、各光変調素子１０は、信号ＹｏｕｔがＨレベルとなった場合に、オン状態に設定される。
【００９９】
時刻ｔ１から所定時間Ｔｗ経過後の時刻ｔ３では、リセット信号φｒが、制御回路５５から行ラインリセットドライバ４９に供給される。そして、行ラインリセットドライバ４９は、リセット信号φｒに従って、リセット信号Ｒを複数のリセット線４８を介して順番に各行のメモリセル群に供給する。すなわち、行ラインリセットドライバ４９は、行ラインドライバ４５が各行のメモリセル群に対してアドレス信号Ｙを供給した後の所定のタイミングで、各行のメモリセル群に対してリセット信号Ｒを供給することができる。例えば、時刻ｔ２から所定時間Ｔｗ経過後の時刻ｔ４では、リセット信号Ｒ０が、第１番目のリセット線４８を介して、第１行目のメモリセル群に供給される。そして、リセット信号Ｒが供給された各行のメモリセル群は、強制的にリセットされる。このとき、各メモリセル２１は、Ｌレベルの出力信号Ｙｏｕｔを出力し、各光変調素子１０は、オフ状態に設定される。
【０１００】
時刻ｔ５から始まる第２のフレーム期間においても同様であり、この期間では、回転色フィルタ５２は、第２の色光を画像形成部５４に供給する。
【０１０１】
このように、本実施例のデジタル駆動装置３３は、１フレーム期間Ｔｆ内に、色画像データを書き換えることが可能である。すなわち、デジタル駆動装置３３は、制御回路５５から供給されるアドレス信号φａおよびリセット信号φｒに従って、１フレーム期間Ｔｆ内に、行ラインドライバ４５および行ラインリセットドライバ４９に、アドレス信号Ｙおよびリセット信号Ｒを出力させることができる。そして、１フレーム期間Ｔｆ内に、アドレス信号Ｙとリセット信号Ｒとが各メモリセル２１に与えられるので、１フレーム期間Ｔｆ内に、その色光に適した色画像データをメモリセルアレイ３１に書き込むとともに、書き込まれた色画像データを消去することができる。これにより、画像形成部５４は、各フレーム期間において、供給される色光Ｌに適した色画像光Ｌａを射出することができ、この結果、各フレーム期間毎に異なる色画像をスクリーンＳＣ上に表示することができる。
【０１０２】
図１０は、従来のデジタル駆動装置の動作を示すタイミングチャートである。従来のデジタル駆動装置では、各メモリセルは、リセット端子を備えておらず、リセット機能を有していない。このため、前述のように、１画面の色画像を表すための１フレーム期間は、２つのサブフレーム期間を含んでいる。すなわち、第１のサブフレーム期間では、アドレス信号Ｙが複数のアドレス線を介して順番に各行のメモリセル群に供給される。そして、アドレス信号Ｙが供給された各行のメモリセル群は、データ信号をラッチする。各メモリセル２１は、記憶したデータに応じて、出力信号Ｙｏｕｔを出力し、各光変調素子は、信号ＹｏｕｔがＨレベルの場合に、オン状態に設定される。第２のサブフレーム期間では、再びアドレス信号Ｙが複数のアドレス線を介して順番に各行のメモリセル群に供給される。そして、アドレス信号Ｙが供給された各行のメモリセル群は、供給されるリセット状態に相当するデータを記憶する。このとき、各メモリセルは、リセット状態に相当するＬレベルの出力信号Ｙｏｕｔを出力し、各光変調素子はオフ状態に設定される。
【０１０３】
図９，図１０を比較して分かるように、本実施例の画像形成部５４では、１画面の色画像を表示するために、従来のように、アドレス信号Ｙの走査を複数回繰り返す必要がない。すなわち、本実施例の画像形成部５４においては、アドレス信号Ｙの走査を１回行う毎に１画面の色画像を表示することが可能となっている。これは、本実施例のメモリセル２１では、従来のように、各メモリセルに、アドレス信号を再度供給することによって、リセット状態に相当するデータを供給しなくても、記憶部２３を強制的にリセットすることができるためである。このように、本実施例のデジタル駆動装置３３は、色画像データを比較的高速に書き換えることができるので、１フレーム期間Ｔｆを短くすることができる。これにより、色画像表示の時間的な分解能を比較的高くすることができ、この結果、より多階調の画像を表示することが可能となる。
【０１０４】
また、従来のデジタル駆動装置では、光変調素子のオン期間は、１サブフレーム期間Ｔｓｆと同じ時間に決定されてしまう。しかしながら、本実施例のデジタル駆動装置３３においては、所定時間Ｔｗを１フレーム期間Ｔｆ内の適当な時間に変更することにより、行ラインリセットドライバ４９は、行ラインドライバ４５が各行のメモリセル群に対してアドレス信号Ｙを供給した後の所望のタイミングで、各行のメモリセル群に対してリセット信号Ｒを供給することができる。このようにすれば、光変調素子の光の射出時間Ｔｗを調整することができ、この結果、色画像の明るさを調整することが可能となる。例えば、所定時間Ｔｗを比較的長く設定すれば、画像形成部５４における光の利用効率を向上させることができ、この結果、より明るい画像を表示することができる。
【０１０５】
さらに、図９では、第１および第２のフレーム期間の双方において、リセット信号Ｒは、アドレス信号Ｙが出力された後の所定時間Ｔｗ経過後に出力されているが、所定時間Ｔｗは、フレーム期間毎に変更してもよい。例えば、回転色フィルタ５２から射出される３つの色光のうち、特定の色光が用いられるフレーム期間において、所定時間Ｔｗを比較的長く設定するようにしてもよい。こうすれば、画像表示装置５０は、色画像毎に明るさを調整することができ、この結果、画像のカラーバランスを容易に調整することが可能となる。
【０１０６】
Ａ−４．変形例：
図１１は、メモリセル２１（図８）の第１の変形例を示すブロック図である。図１１に示すメモリセル２１Ａは、図８とほぼ同じであるが、記憶部２３Ａは、ループ接続されたインバータ２４と２入力ＮＡＮＤゲート２５Ａとを備えている。そして、インバータ２４の出力端子が、メモリセル２１Ａの出力端子２９ｏと接続されている。また、このメモリセル２１Ａでは、リセット端子２９ｐはＮＡＮＤゲート２５Ａの入力端子と接続されているので、Ｌレベルのリセット信号＃Ｒが供給されるときに、記憶部２３Ａがリセットされる。なお、記憶部２３Ａがリセットされたときには、Ｌレベルの出力信号Ｙｏｕｔが出力される。
【０１０７】
図１２は、メモリセル２１（図８）の第２の変形例を示すブロック図である。図１２に示すメモリセル２１Ｂは、図１１とほぼ同じであり、記憶部２３Ｂは、ループ接続されたインバータ２４と２入力ＮＡＮＤゲート２５Ｂとを備えている。ただし、記憶部２３Ｂ内のインバータ２４の出力端子は、電圧変換用のバッファ回路２７を介して、メモリセル２１Ｂの出力端子２９ｏと接続されている。このように、バッファ回路２７を用いれば、各メモリセル２１Ｂは、任意の電圧レベルで出力することができるとともに、記憶部２３Ｂ自体の消費電力を低減させることができる。これにより、任意の電圧レベルで駆動する光変調素子１０を駆動することが可能となる。なお、記憶部２３ＢがＬレベルのリセット信号＃Ｒによってリセットされたときには、Ｌレベルの出力信号Ｙｏｕｔが出力される。
【０１０８】
図１３は、メモリセル２１（図８）の第３の変形例を示すブロック図である。図１３に示すメモリセル２１Ｃは、図１１とほぼ同じであるが、記憶部２３Ｃは、ループ接続されたインバータ２４と２入力ＮＯＲゲート２５Ｃとを備えている。また、このメモリセル２１Ｃでは、リセット端子２９ｐはＮＯＲゲート２５Ｃの入力端子と接続されているので、Ｈレベルのリセット信号Ｒが供給されるときに、記憶部２３Ｃがリセットされる。なお、記憶部２３Ｃがリセットされたときには、Ｈレベルの出力信号Ｙｏｕｔが出力される。したがって、このメモリセル２１Ｃは、Ｈレベルの出力信号Ｙｏｕｔが供給される場合にオフ状態に設定される図２の光変調素子１０に適している。
【０１０９】
図１４は、メモリセル２１（図８）の第４の変形例を示すブロック図である。図１４に示すメモリセル２１Ｄは、図８とほぼ同じであるが、記憶部２３Ｄは、ループ接続されたインバータ２４と負論理の２入力ＮＡＮＤゲート２５Ｄとを備えている。また、このメモリセル２１Ｄでは、リセット端子２９ｐはＮＡＮＤゲート２５Ｄの入力端子と接続されているので、Ｌレベルのリセット信号Ｒが供給されるときに、記憶部２３Ｄがリセットされる。なお、記憶部２３Ｄがリセットされたときには、Ｈレベルの出力信号Ｙｏｕｔが出力される。したがって、このメモリセル２１Ｄも、Ｈレベルの出力信号Ｙｏｕｔが供給される場合にオフ状態に設定される図２の光変調素子１０に適している。
【０１１０】
図１５は、デジタル駆動装置３３（図３）の変形例を示すブロック図である。図１５に示すデジタル駆動装置３３Ａは、図３とほぼ同じであるが、列ラインドライバは、２つの部分列ラインドライバ４２Ａ，４２Ｂを備えている。なお、２つの部分列ラインドライバ４２Ａ，４２Ｂは、図３の列ラインドライバ４２が２つに分離されたものに相当する。そして、各部分列ラインドライバ４２Ａ，４２Ｂには、色画像データ信号φｄ１，φｄ２がそれぞれ与えられ、各部分列ラインドライバ４２Ａ，４２Ｂは、メモリセルアレイ３１に含まれる複数のメモリセルのうちの半分に、データ信号Ｄ，＃Ｄを供給する。こうすれば、各部分列ラインドライバ４２Ａ，４２Ｂが、シリアル−パラレル変換するデータ量を減少させることができるので、各メモリセル２１に、データ信号Ｄ，＃Ｄを比較的速く供給することができる。
【０１１１】
なお、図１５では、２つの部分列ドライバが用いられているが、３つ以上の複数の部分列ドライバを用いるようにしてもよい。一般には、複数の部分ドライバ回路のそれぞれは、複数のメモリセルのうちの少なくとも一部に、データ信号を供給可能であればよい。なお、複数の部分列ドライバを備えるデジタル駆動装置は、解像度の比較的高い画像表示装置に適している。
【０１１２】
以上説明したように、本実施例の画像表示装置５０は、デジタル駆動装置３３，３３Ａと、光変調装置３５と、を備えており、デジタル駆動装置３３，３３Ａは、マトリクス状に配列された複数のメモリセル２１，２１Ａ〜２１Ｄを含むメモリセルアレイ３１を備えている。そして、各メモリセル２１，２１Ａ〜２１Ｄは、リセット端子２９ｐを備えている。これにより、記憶部２３，２３Ａ〜２３Ｄに記憶されたデータに関わらず、記憶部２３，２３Ａ〜２３Ｄの出力を、容易に所定の状態に設定することができ、この結果、光変調素子１０を容易に所定の状態に設定することが可能となる。
【０１１３】
なお、本明細書では、リセット信号やリセット端子などのように「リセット」という文言が用いられているが、セット信号やセット端子などのように「セット」という文言が用いられる場合もある。すなわち、本明細書における「リセット」は、「セット」と同義である。
【０１１４】
Ｂ．第２実施例：
図１６は、第２実施例におけるデジタル駆動装置３３’の内部構成を示すブロック図である。本実施例のデジタル駆動装置３３’は、第１実施例のデジタル駆動装置３３（図３）とほぼ同じであるが、メモリセルアレイ３１’に含まれるメモリセル２１’は、データ端子２９ｄ１を１つのみ有している。具体的には、第１実施例では、列ラインドライバ４２は、一対のデータ線４１ａ，４１ｂを介して、一対のデータ信号Ｄ，＃Ｄを出力しており、各メモリセル２１は、一対のデータ信号Ｄ，＃Ｄをラッチしている。これに対し、本実施例では、列ラインドライバ４２’は、１本のデータ線４１を介して、１つのデータ信号Ｄを出力しており、各メモリセル２１’は、１つのデータ信号Ｄをラッチしている。
【０１１５】
図１７に、図１６の各メモリセル２１’の内部構成の一例を示すブロック図である。このメモリセル２１’は、図８とほぼ同じであるが、スイッチング素子２８ａを１つのみ備えており、スイッチング素子２８ａと接続されたデータ端子２９ｄ１には、データ信号Ｄが供給されている。
【０１１６】
このようなメモリセル２１’を用いても、第１実施例のメモリセル２１と同様に、記憶部２３に記憶されたデータに関わらず、記憶部２３の出力を、容易に所定の状態に設定することが可能なメモリセルを構成することができる。
【０１１７】
Ｂ−１．変形例：
図１８，図１９，図２０，図２１は、メモリセル２１’（図１７）の第１ないし第４の変形例を示すブロック図である。図１８〜図２１に示すメモリセル２１Ａ’，２１Ｂ’，２１Ｃ’，２１Ｄ’は、それぞれ図１１〜図１４に示すメモリセル２１Ａ，２１Ｂ，２１Ｃ，２１Ｄとほぼ同じであるが、いずれもスイッチング素子２８ａを１つのみ備えており、スイッチング素子２８ａと接続されたデータ端子２９ｄ１には、データ信号Ｄが供給されている。
【０１１８】
図２２は、デジタル駆動装置３３’（図１６）の変形例を示すブロック図である。図２２に示すデジタル駆動装置３３Ａ’は、図１６とほぼ同じであるが、列ラインドライバは、２つの部分列ラインドライバ４２Ａ’，４２Ｂ’を備えている。こうすれば、図１５に示すデジタル駆動装置３３Ａと同様に、各部分列ラインドライバ４２Ａ’，４２Ｂ’が、シリアル−パラレル変換するデータ量を減少させることができるので、各メモリセル２１’に、データ信号Ｄを比較的速く供給することができる。
【０１１９】
なお、本発明は上記の実施例や実施形態に限られるものではなく、その要旨を逸脱しない範囲において種々の態様において実施することが可能であり、例えば次のような変形も可能である。
【０１２０】
（１）上記実施例では、回転色フィルタ５２は、赤，緑，青の３つの色光を順次抽出して射出しているが、これに代えて、中間色などの異なる色光を順次抽出して射出するようにしてもよい。また、光源装置５１と回転色フィルタ５２との組み合わせに代えて、赤，緑，青の３つの単色光を個別に射出する光源装置（例えば、ＬＥＤ）を用いるようにしてもよい。
【０１２１】
（２）上記実施例では、光変調素子１０の上電極７を共通の接地電位に設定し、下電極８に与える電位を変化させているが、上電極７と下電極８とに与える電位の関係を逆転させてもよい。ただし、光変調素子１０を２次元マトリクス状に配列する場合には、すべての光変調素子１０の上電極７の電位が共通の電位となるように、上電極７を接地することが好ましい。
【０１２２】
（３）上記実施例では、アクチュエータ部６は、２つの電極（上電極および下電極）を備えているが、さらに、２つの電極間で動く中間電極を備えるようにしてもよい。この場合には、２つの電極を極性の異なる電位に設定し、メモリセルの出力を中間電極に与え、反射プリズム４が中間電極に連動するようにすればよい。こうすれば、メモリセルの出力電圧が比較的低い場合にも、中間電極を移動させることができるという利点がある。
【０１２３】
また、２つの電極を用いて静電駆動するアクチュエータ部６に代えて、ピエゾ素子を含むアクチュエータ部を用いるようにしてもよい。
【０１２４】
（４）上記実施例では、光変調装置３５は、各光変調素子１０としてエバネセント光スイッチング素子（ＥＳＤ）を用いているが、液晶やＤＭＤ（デジタルマイクロミラーデバイス：ＴＩ社の商標）などの他の光変調素子を用いるようにしてもよい。また、外部から与えられた光を変調（スイッチング）して射出する光変調素子に代えて、有機ＥＬ（Electroluminescence）素子などの自発発光素子を用いるようにしてもよい。
【０１２５】
一般には、画像表示装置は、デジタル駆動装置に含まれる複数のメモリセルの出力に応じて、光を射出する複数の光射出素子を含む光射出装置を備えていればよい。
【０１２６】
（５）上記実施例では、図９に示すように、１フレーム期間を用いて１画面の画像が表示されているが、複数のサブフレーム期間を用いて１画面の画像を表示する場合にも、本発明を適用することが可能である。こうすれば、１画面の画像の表示時間を比較的長くすることができるという利点がある。
【０１２７】
（６）上記実施例では、記憶部として、リセット機能付きのＳＲＡＭ回路を用いているが、これに代えて、リセット機能付きのサンプルホールド回路を用いるようにしてもよい。
【０１２８】
（７）上記実施例では、画像表示装置５０として、スクリーンＳＣ上に画像を表示するプロジェクタを例に説明しているが、画像表示装置は、直視型の表示装置であってもよい。
【０１２９】
（８）上記実施例では、カラーシーケンシャル方式を採用する画像表示装置５０について説明したが、他の方式を採用する画像表示装置に本発明を適用するようにしてもよい。
【図面の簡単な説明】
【図１】本発明の第１実施例における画像表示装置５０を示す説明図である。
【図２】図１の画像形成部５４を拡大して示す説明図である。
【図３】図１のデジタル駆動装置３３の内部構成を示すブロック図である。
【図４】図３の行ラインドライバ４５の内部構成の一例を示すブロック図である。
【図５】図３の列ラインドライバ４２の内部構成の一例を示すブロック図である。
【図６】図５の列ラインドライバ４２の動作を示すタイミングチャートである。
【図７】図３の行ラインリセットドライバ４９の内部構成の一例を示すブロック図である。
【図８】図３の各メモリセル２１の内部構成の一例を示すブロック図である。
【図９】図３のデジタル駆動装置３３の動作を示すタイミングチャートである。
【図１０】従来のデジタル駆動装置の動作を示すタイミングチャートである。
【図１１】メモリセル２１（図８）の第１の変形例を示すブロック図である。
【図１２】メモリセル２１（図８）の第２の変形例を示すブロック図である。
【図１３】メモリセル２１（図８）の第３の変形例を示すブロック図である。
【図１４】メモリセル２１（図８）の第４の変形例を示すブロック図である。
【図１５】デジタル駆動装置３３（図３）の変形例を示すブロック図である。
【図１６】第２実施例におけるデジタル駆動装置３３’の内部構成を示すブロック図である。
【図１７】図１６の各メモリセル２１’の内部構成の一例を示すブロック図である。
【図１８】メモリセル２１’（図１７）の第１の変形例を示すブロック図である。
【図１９】メモリセル２１’（図１７）の第２の変形例を示すブロック図である。
【図２０】メモリセル２１’（図１７）の第３の変形例を示すブロック図である。
【図２１】メモリセル２１’（図１７）の第４の変形例を示すブロック図である。
【図２２】デジタル駆動装置３３’（図１６）の変形例を示すブロック図である。
【符号の説明】
１…導光板
１ａ…下面（全反射面）
１ｂ…上面（全反射面）
４…反射プリズム
４ａ…抽出面
５…サポート構造
６…アクチュエータ部
７…上電極
８…下電極
９…アンカープレート
９ａ…支柱
１０…光変調素子（光スイッチング素子）
２０…半導体基板
２０ａ…最上面
２１，２１Ａ，２１Ｂ，２１Ｃ，２１Ｄ…メモリセル
２１’，２１Ａ’，２１Ｂ’，２１Ｃ’，２１Ｄ’…メモリセル
２３，２３Ａ，２３Ｂ，２３Ｃ，２３Ｄ…記憶部
２４…インバータ
２５…負論理のＮＯＲゲート
２５Ａ…ＮＡＮＤゲート
２５Ｂ…ＮＡＮＤゲート
２５Ｃ…ＮＯＲゲート
２５Ｄ…負論理のＮＡＮＤゲート
２７…バッファ回路
２８ａ，２８ｂ…スイッチング素子
２９ａ…アドレス端子
２９ｄ１，２９ｄ２…データ端子
２９ｐ…リセット端子
２９ｏ…出力端子
３０…画素形成部
３１，３１’…メモリセルアレイ
３２…スイッチング部
３３，３３Ａ，３３’，３３Ａ’…デジタル駆動装置
３５…光変調装置
４１…データ線
４１ａ，４１ｂ…一対のデータ線
４２…列ラインドライバ
４２Ａ，４２Ｂ…部分列ラインドライバ
４２Ａ’，４２Ｂ’…部分列ラインドライバ
４２ａ…シフトレジスタ回路
４２ｂ…アナログスイッチ回路
４４…アドレス線
４５…行ラインドライバ
４５ａ…シフトレジスタ回路
４５ｂ…ＡＮＤ論理回路
４８…リセット線
４９…行ラインリセットドライバ
４９ａ…シフトレジスタ回路
４９ｂ…ＡＮＤ論理回路
５０…画像表示装置（プロジェクタ）
５１…光源装置
５２…回転色フィルタ
５３…モータ
５４…画像形成部
５５…制御回路
５６…投写レンズ
ＳＣ…スクリーン
Ｌ…色光
Ｌａ…色画像光
ＣＬ，ＣＬＲ，ＣＬＹ…クロック信号
Ｙ…アドレス信号
Ｄ…データ信号
Ｒ…リセット信号
Ｙｏｕｔ…出力信号
φａ…アドレス信号
φｄ…色画像データ信号
φｍ…モータ制御信号
φｒ…リセット信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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