(57)【特許請求の範囲】
【請求項１】
メモリブロックと前記メモリブロックで使用する昇圧電源回路とを内蔵した半導体集積回路において、前記昇圧電源回路は、
前記メモリブロックの動作を制御する信号に同期して動作する第一および第二の昇圧回路と、
前記メモリブロックの動作を制御する信号を受けて上記第一および第二の昇圧回路の制御信号を発生するタイミング制御回路と
を有し、上記タイミング制御回路は、
メモリ活性化信号の活性化タイミングに対し、第一の遅延時間の後に遷移し、かつ前記メモリ活性化信号の非活性へのタイミングで反転する第一の制御信号を生成し、前記メモリ活性化信号の活性化タイミングで反転し、前記メモリ活性化信号の非活性へのタイミングよりも所定時間前に遷移する第二の制御信号を生成し、上記第一の制御信号の立ち上がり、立ち下がり両エッジにより上記第一の昇圧回路のチャージポンプによる昇圧動作を行い、上記第二の制御信号の立ち上がり、立ち下がり両エッジにより、上記第二の昇圧回路のチャージポンプによる昇圧動作を行う
半導体集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路により構成されるメモリ装置の技術分野に関するものであって、更に詳細には、メモリ装置の駆動に必要となる昇圧電源回路に関するものである。
【０００２】
【従来の技術】
ダイナミック型メモリデバイスでは、マトリックス状に配置された記憶素子（メモリセル）へのデータアクセス方法として、ワード線に電位を与え、ビット線とメモリセルとの間でデータをやりとりすることで読み出し、書き込み動作を実現している。
【０００３】
一般的なダイナミック・ランダムアクセスメモリ（ＤＲＡＭ）のメモリセルアレイおよびセンスアンプ、ビット線プリチャージ回路を図１２に示す。
１１１はメモリセルアレイ、１１２はビット線対、１１３はワード線、１１４はビット線プリチャージ回路、１１５はセンスアンプ、１１６はシェアードゲートである。
【０００４】
メモリセルアレイ１１１は、メモリセルキャパシタＣo一個あたりについて、アクセストランジスタＴＷＬのソースにメモリセルキャパシタＣoが、アクセストランジスタＴＷＬのドレインにビット線１１２が、アクセストランジスタＴＷＬのゲートにワード線１１３が接続されている。
【０００５】
ＤＲＡＭはメモリセルキャパシタＣoに電荷を蓄積することによってデータの記憶を行うが、ＤＲＡＭの高集積化、大容量化と同時に、ＤＲＡＭ動作電源電圧の低電圧化が進んでいる。
【０００６】
電源電圧の低電圧化に対して、メモリセルキャパシタＣoの蓄積電荷を充分に確保するためには、メモリセルキャパシタＣoにＨレベル時には電源電位ＶＤＤ、Ｌレベル時にはＧＮＤ電位を与える方法が一般的に用いられている。従って、メモリセルキャパシタＣoに対し蓄積電荷の転送を行うアクセストランジスタＴＷＬのゲート電位にはＤＲＡＭ電源電圧より高い電位に設定した昇圧電位（ＶＰＰ）が必要となり、その電位としてはＤＲＡＭ電源電圧をＶＤＤ、トランジスタＴＷＬの閾値電圧をＶＴとした時に、ＶＰＰ≧ＶＤＤ＋ＶＴ  を確保する必要がある。
【０００７】
また電源電圧ＶＤＤの低電圧化に対して、ビット線プリチャージ動作を行う際、ビット線電位をビット線プリチャージ電位ＶＢＰ（＝ＶＤＤ／２）まで高速にプリチャージ動作を完了させるために、ビット線プリチャージ回路１１４の制御信号のＨレベルを昇圧電位ＶＰＰに設定している。
【０００８】
また、図１２に示されるように、センスアンプ１１５の両側のメモリセルアレイ（１１１（Ｌ），１１１（Ｒ））でセンスアンプ１１５を共有する構成がレイアウト面積を縮小する目的で一般的に用いられているが、この構成を実現するために用いられるシェアードゲート１１６も、メモリセルアレイ１１１とセンスアンプ１１５との間で、データ転送を高速かつ正確に行うために、ゲート電圧のＨレベルとして昇圧電位ＶＰＰを設定している。
【０００９】
このようにＤＲＡＭの安定した読み出し動作、書き込み動作を高速に実行するためには電源電圧ＶＤＤに加えて、電源電圧よりも高い電位に設定した昇圧電源ＶＰＰが必要である。この電圧ＶＰＰを実現するための一つの方法として、内部にチャージポンプ回路などを用いた昇圧回路を設け、電源電圧ＶＤＤを高い電源電位ＶＰＰに昇圧することで高い電源電位を得る方法が挙げられる。
【００１０】
従来の昇圧電源回路を図１３に示す。
１１７は昇圧回路、１１８は補助昇圧回路、１１９はタイミング制御回路、１２０は発振器、１２１は検知回路、１２２は過昇圧防止回路を示す。
【００１１】
昇圧回路１１７および補助昇圧回路１１８は、電荷転送により昇圧動作を行うチャージポンプ回路によって実現されている。また、昇圧回路１１７および補助昇圧回路１１８は出力が互いに並列接続されている。
【００１２】
補助昇圧回路１１８は、昇圧回路１１７に比べて電荷供給能力を小さく設定し消費電流を抑えることで、メモリがスタンバイ状態にある時などの昇圧電源電位ＶＰＰを保証する目的で搭載したものである。
【００１３】
昇圧回路１１７はメモリが活性化している時には内部メモリ活性化信号ＩＲＡＳに同期して動作するが、補助昇圧回路１１８は、検知回路１２１により昇圧電源電位ＶＰＰを検出した結果によって発振器１２０による自励発振によりメモリ活性状態とは非同期に動作する。
【００１４】
過昇圧防止回路１２２は、特に電源電圧ＶＤＤが高い時に、昇圧電圧ＶＰＰが一時的に過昇圧されることを防止する目的で備えられており、この回路によりデバイスの素子破壊の防止、および信頼性の確保を実現している。
【００１５】
ここで、ＤＲＡＭの動作の概略のタイミングチャートを図１４に示す。
図１４では、ＣＬＫはクロック入力信号、ＲＡＳはロウアドレスストローブ入力信号、ＣＡＳはカラムアドレスストローブ入力信号、ＷＥは書き込み許可入力信号である。
【００１６】
この図１４の例では３クロック周期で読み出しサイクル、書き込みサイクルを行っており、内部メモリ活性化信号ＩＲＡＳが立ち上がることでロウアドレスが決定するとほぼ同時にビット線のプリチャージが停止し、その後、選択されたロウアドレスに対応するワード線が活性化される。
【００１７】
ワード線が活性化されることで、メモリセルキャパシタに蓄積された電荷がビット線に転送され、ビット線電位がＨデータが読み出される時にはビット線プリチャージ電位ＶＢＰ（＝ＶＤＤ／２）より微小な電圧値だけ上昇し、Ｌデータが読み出される時にはビット線プリチャージ電位ＶＢＰから微小な電圧値だけ降圧する。このビット線の電位の変化は、センスアンプ駆動信号ＳＥがＨレベルとなるタイミングで、ビット線の電位をＨレベルのときはＶＤＤまで、Ｌレベルでは０Ｖまで増幅する。
【００１８】
３クロック目の立ち上りでＩＲＡＳが立ち下がり、ワード線が非活性化され、センスアンプ駆動信号ＳＥがＬレベルとなる動作が行われた後、ビット線のプリチャージ動作が始まり、ビット線をＶＢＰまでプリチャージするという動作で一連の動作を終える。
【００１９】
昇圧電源回路で作られる昇圧電位ＶＰＰが消費されるタイミングは、図１４中に○印を用いて示しているように、ワード線が活性化されるタイミングおよびビット線プリチャージ信号、シェアードゲートが動作するタイミングにある。この信号は内部メモリ活性化信号ＩＲＡＳの立ち上りエッジおよび立ち下がりエッジにほぼ同期しているといえる。
【００２０】
以上の昇圧電位の消費に対して、昇圧回路の動作としては内部メモリ活性化信号ＩＲＡＳの立ち上りエッジのみで昇圧動作を行う、あるいはＩＲＡＳの立ち上りエッジと立ち下がりエッジの両エッジで昇圧動作を行う、という２通りの動作タイミングが適用可能である。
【００２１】
【発明が解決しようとする課題】
前述したように、メモリが活性化状態にある時の昇圧電源回路の動作タイミングとしては内部メモリ活性化信号ＩＲＡＳの立ち上がりエッジに同期して動作する、あるいはＩＲＡＳの立ち上がり、立ち下がり両エッジに同期して動作するという２通りのタイミングが適用可能である。
【００２２】
前者の動作タイミングを採用した回路においてはワード線の活性化タイミングでは昇圧電位が一致するが、その一方でビット線プリチャージおよびシェアードゲート活性化においては昇圧回路によるＶＰＰへの電荷供給が行われないため、昇圧電位の低下が原因となってメモリの動作マージンを低下させる危険性がある。
【００２３】
一方、後者の昇圧タイミングを採用した回路においては、メモリの動作周波数が高くなるに従って、昇圧動作に必要な時間を確保することが難しくなり転送電荷量が不十分となり、昇圧回路の動作効率が悪化するという問題がある。
【００２４】
近年の半導体回路の微細化に伴って、ＤＲＡＭのメモリ容量および動作スピードは両者ともに増加傾向があるために、従来の構成では昇圧電圧の安定化・平滑化および昇圧能力の確保、という点において問題点が挙げられる。
【００２５】
さらに、近年のＤＲＡＭの微細化、高集積化がもたらすメモリ容量の増大化に対し、昇圧電源を必要とするゲート数が増加するという理由から昇圧電源の能力が必要となってくる。また、メモリの動作速度も高速化の傾向があるために、単独のチャージポンプ回路を備える従来の構成の昇圧電源回路では昇圧電源の消費速度に昇圧動作が追い付けず、昇圧回路の効率が悪化するという問題が顕在化する可能性がある。
【００２６】
消費の増大が原因である昇圧電源電圧の変動に対応するには、平滑容量を増やすという対策が一例として挙げられるが、このことはチップサイズの増大を招き、コストの面でデメリットがある。
【００２７】
以上まとめると、従来の構成による昇圧電源回路が抱える問題点は以下のようになる。
（１）昇圧回路が動作するタイミングと昇圧電圧が消費されるタイミングが一致しておらず適正でないために、電圧変動が大きくなり動作マージンが小さくなる可能性がある。
【００２８】
（２）メモリの容量が増大化、高速化する一方で、昇圧動作のために転送すべき電荷量が増えるため、単独のチャージポンプ回路では昇圧動作の高速化が難しくなることから、昇圧動作効率が低い状態で昇圧回路が動作することになる。状況によっては、目標とする昇圧電圧値に到達しない危険性がある。
【００２９】
そこで本発明は、従来の半導体集積回路に内蔵された昇圧電源回路が持つ欠点を解決することを目的とした新規の昇圧電源回路を内蔵した半導体集積回路を提供することを目的とする。
【００３０】
【課題を解決するための手段】
本発明の半導体集積回路は、従来では１基のメインチャージポンプ回路で行っていた昇圧動作を、複数のメインチャージポンプ回路によって行い、昇圧動作を行う時間を分散させて、昇圧タイミングの最適化を図ることで電圧変動を低減させ、かつ高速化に対応させることを特徴とする。
【００３２】
本発明の請求項１記載の半導体集積回路は、メモリブロックと前記メモリブロックで使用する昇圧電源回路とを内蔵した半導体集積回路において、前記昇圧電源回路は、前記メモリブロックの動作を制御する信号に同期して動作する第一および第二の昇圧回路と、前記メモリブロックの動作を制御する信号を受けて上記第一および第二の昇圧回路の制御信号を発生するタイミング制御回路とを有し、上記タイミング制御回路は、メモリ活性化信号の活性化タイミングに対し、第一の遅延時間の後に遷移し、かつ前記メモリ活性化信号の非活性へのタイミングで反転する第一の制御信号を生成し、前記メモリ活性化信号の活性化タイミングで反転し、前記メモリ活性化信号の非活性へのタイミングよりも所定時間前に遷移する第二の制御信号を生成し、上記第一の制御信号の立ち上がり、立ち下がり両エッジにより上記第一の昇圧回路のチャージポンプによる昇圧動作を行い、上記第二の制御信号の立ち上がり、立ち下がり両エッジにより、上記第二の昇圧回路のチャージポンプによる昇圧動作を行うことを特徴とする。
【００４５】
【発明の実施の形態】
以下、本発明の半導体集積回路の各実施の形態を図１〜図１１に基づいて説明する。
【００４６】
図１は機能ブロックとしてのメモリブロックとこのメモリブロックで使用する昇圧電源回路とを内蔵した半導体集積回路における昇圧電源回路の構成を示す。具体的には、図１２に示したメモリセルアレイおよびセンスアンプ部に使用される図１３に示した従来の昇圧電源回路に代わって集積化される昇圧電源回路を示している。
【００４７】
図１において、１１は第１の昇圧回路、１２は第２の昇圧回路、１３は補助昇圧回路、１４はタイミング制御回路、１５は発振器、１６は検知回路である。
第１の昇圧回路１１と第２の昇圧回路１２とは昇圧能力が等しいものであり、補助昇圧回路１３は第１，第２の昇圧回路１１，１２よりも電荷供給能力を下げたものである。第１，第２の昇圧回路１１，１２、補助昇圧回路１３は、それぞれチャージポンプ回路と、チャージポンプ回路を動作させるためにタイミング制御回路からの入力信号エッジの変化に対してタイミングを分散させるチャージポンプ回路の制御信号を生成するロジック回路で構成される。
【００４８】
このロジック回路の詳細は後述する。
第１，第２の昇圧回路１１，１２は、メモリが動作している時のみ昇圧動作を行い、昇圧動作信号ＰＰＭＡＩＮ１およびＰＰＭＡＩＮ２は、内部メモリ活性化信号ＩＲＡＳによって生成されるため、これらの第１，第２の昇圧回路１１，１２は、内部メモリ活性化信号に同期して動作する。
【００４９】
補助昇圧回路１３は、昇圧判定信号ＥＮＶＰＰがＨレベルの時に動作する発振器１５によって駆動され、メモリ活性化信号とは非同期に動作するために、メモリがスタンバイ状態にある時の昇圧電位ＶＰＰの保証が可能である。また、メモリが活性状態にある時には、内部制御信号ＯＰＭＤがＨレベルとなり、検知回路１６の応答速度を上げることで過昇圧の防止を行っている。メモリがスタンバイ状態にある時にはＯＰＭＤがＬレベルとなることで検知回路１６をスタンバイ状態に切替え、消費電流を低減している。
【００５０】
図１の回路への入力信号は、内部メモリ活性化信号ＩＲＡＳ、動作モードを設定する３種の制御信号ＢＩＶＰＰ、ＢＩＶＰＰＭＤ、ＥＶＶＰＰである。回路から出力される信号は、昇圧電源電位ＶＰＰ、内部電位を複写して外部から測定を可能としたＲＥＦＶＰＰＴＭである。
【００５１】
図１の回路の動作タイミングチャートを図２に示す。
図２において、ＣＬＫはクロック入力、ＲＡＳはロウアドレスストローブ入力信号である。また、図２では、検査モード設定信号であるＢＩＶＰＰ，ＢＩＶＰＰＭＤ，ＥＶＶＰＰをすべてＬレベルに設定している。また、検出回路１６とタイミング制御回路１４を相互に接続する信号ＥＮＶＰＰおよびＯＰＭＤは両者ともＨレベルの状態にある場合を仮定している。ロウアドレスストローブ信号ＲＡＳをクロックに同期させたものが、内部メモリ活性化信号ＩＲＡＳとして図１に示す昇圧電源回路の入力となる。
【００５２】
第１の昇圧回路１１の動作信号ＰＰＭＡＩＮ１は、ＩＲＡＳの立ち上がりタイミングに対し遅延時間ＴＤ１の後に立ち上がり、ＩＲＡＳの立ち下がりタイミングと同期して立ち下がる。
【００５３】
第２の昇圧回路１２の動作信号ＰＰＭＡＩＮ２は、ＩＲＡＳの立ち上がりタイミングに対し遅延時間（ＴＤ１＋ＴＤ２）の後に立ち上がり、ＩＲＡＳの立ち下がりタイミングに対し遅延時間ＴＤ２の後に立ち下がる。これらの信号ＰＰＭＡＩＮ１，ＰＰＭＡＩＮ２の立ち上がり、立ち下がり両エッジでそれぞれ第１，第２の昇圧回路１１，１２のチャージポンプによる昇圧動作を行う。
【００５４】
以上の昇圧タイミングは、内部メモリ活性化信号ＩＲＡＳを遅延させる時間ＴＤ１，ＴＤ２を調整することで最適な値をとることができ、図２で示される例では、ＤＲＡＭの動作クロックＴＣＬＫに対して、ＰＰＭＡＩＮ２の立ち下がりエッジをＩＲＡＳの立ち上がりエッジに同期して動作させるには、遅延時間ＴＤ２がＴＣＬＫに等しい場合であり、この条件下での動作は第１の昇圧回路１１がプリチャージ信号およびシェアードゲートが活性化される時間に合わせて昇圧動作を行い、第２の昇圧回路１２はワード線の活性化が行われる時間に合わせて昇圧動作を行うというタイミングが実現される。
【００５５】
このように第１，第２の昇圧回路１１，１２はそれぞれＰＰＭＡＩＮ１，ＰＰＭＡＩＮ２の立ち上がり、立ち下がり両エッジで駆動され、ワード線活性化のタイミングに合わせて昇圧動作を行う第２の昇圧回路１２の動作が終了した後に、引き続き第１の昇圧回路１１が昇圧動作を行うため、昇圧電源電圧ＶＰＰの電位低下を抑えることができる。
【００５６】
また、ＰＰＭＡＩＮ１およびＰＰＭＡＩＮ２がＬレベルである区間は（ＴＤ１＋ＴＣＬＫ）で表されるから、
ＴＤ１＋ＴＣＬＫ  ＝  ３・ＴＣＬＫ
すなわち、
ＴＤ１  ＝  ＴＣＬＫ  ／  ２
とすることでＰＰＭＡＩＮ１およびＰＰＭＡＩＮ２のデューティ比を５０％とすることが可能となり、この時にＰＰＭＡＩＮ１およびＰＰＭＡＩＮ２の立ち上がり、立ち下がり両エッジでの電荷転送量が等しくなるため、昇圧効率が最も高い状態を保つことができるといえる。
【００５７】
以下に昇圧電源回路を構成する各回路について、詳細動作の説明を行う。
タイミング制御回路１４を実現する回路例を図３に示す。タイミング制御回路１４の内部ノードによりＰＰＭＡＩＮ１およびＰＰＭＡＩＮ２を生成する動作を示したタイミングチャートを図４に示す。
【００５８】
タイミング制御回路１４の入力信号は、内部メモリ活性化信号ＩＲＡＳと昇圧回路動作判定信号ＥＮＶＰＰの２つである。信号ＥＮＶＰＰは検知回路１６が昇圧電圧ＶＰＰを検知して充分昇圧されている時にはＬレベルに、設定電圧まで昇圧されていない時にはＨレベルになる。
【００５９】
タイミング制御回路１４の出力信号は、第１の昇圧回路１１の駆動を行うＰＰＭＡＩＮ１、第２の昇圧回路１２の駆動を行うＰＰＭＡＩＮ２、メモリが動作している時にＨレベルとなり検知回路の応答速度を上げる目的で用いられる制御信号ＯＰＭＤである。
【００６０】
内部メモリ活性化信号ＩＲＡＳから縦列接続された遅延バッファによって各出力信号が作られる。１７〜２６は遅延回路で、各遅延時間はＴＣ１〜ＴＣ１０である。２７，３１は排他的論理和、２８，３２はＤ型フリップフロップ、２９，３３はマルチプレクサ、３０，３４，３５はバッファである。
【００６１】
内部ノードＤＥＬＡＹＡは信号ＩＲＡＳを遅延回路１７で時間ＴＣ１だけ遅延させた信号であり、この信号とＩＲＡＳの論理積をとることにより生成される信号ＰＰＥＤＧＥ１では、ＩＲＡＳの立ち上りエッジから時間ＴＣ１だけ遅れ、ＩＲＡＳの立ち下がりエッジに同期した信号が得られる。
【００６２】
ＥＮＶＰＰがＨレベルのときのみ、ＰＰＭＡＩＮ１のエッジを生成させる目的でＰＰＥＤＧＥ１を遅延回路２５を経由させて時間ＴＣ９だけ遅延させた信号と、ＰＰＥＤＧＥ１との論理的排他和をとることで、ＰＰＥＤＧＥの変化エッジに同期したパルス幅ＴＣ９のパルスが内部ノードＰＰＩＭＰＬＳ１に生成される。
【００６３】
この信号をＤ型フリップフロップ２８のクロック入力端子ＣＫに入力し、ＥＮＶＰＰがＬレベルの時にＤ型フリップフロップの出力Ｑが、ＥＮＶＰＰがＨレベルの時にＤ型フリップフロップ２８の出力ＮＱが選択されるようにマルチプレクサ２９を設置し、マルチプレクサ２９の出力であるＭＵＸＯＵＴ１をＤ型フリップフロップ２８の入力端子Ｄに返す構成をとる。
【００６４】
この回路構成により、ＥＮＶＰＰがＨレベルにある時のみＤ型フリップフロップ２８はＰＰＩＭＰＬＳ１の立ち上がりエッジに応じて出力を反転するためＤ型フリップフロップ２８の出力端子Ｑから得られる信号はＥＮＶＰＰがＨレベルである時にはＰＰＥＤＧＥ１と同じタイミングで変化する信号が、ＥＮＶＰＰがＬレベルに変化した時には、ＥＮＶＰＰがＨレベルであった時の出力レベルが保持される信号が得られる。このＤ型フリップフロップ２８の出力端子から、バッファ３０を経由してＰＰＭＡＩＮ１を生成する。
【００６５】
同様に、ＰＰＭＡＩＮ２は、ＩＲＡＳを時間（ＴＣ１＋ＴＣ２＋ＴＣ３）だけ遅延させた内部ノードＤＥＬＡＹＢ、さらに前記ＤＥＬＡＹＢを時間（ＴＣ４＋ＴＣ５）だけ遅延させたノードＤＥＬＡＹＣの論理積をとった信号ＰＰＥＤＧＥ２を作り、遅延回路２６と論理的排他和３１によって、ＰＰＥＤＧＥ２のエッジ変化に同期したパルス幅ＴＣ１０の信号ＰＰＩＭＰＬＳ２を、Ｄ型フリップフロップ３２とマルチプレクサ３３を用いてＥＮＶＰＰがＨレベルの時のみ変化する信号を作ることで実現している。
【００６６】
ＥＮＶＰＰがＨレベルである時、ＰＰＭＡＩＮ１とＰＰＭＡＩＮ２は相似の信号で、それぞれの位相差は時間（ＴＣ１＋ＴＣ２＋ＴＣ３）である。
メモリが動作モードにあるとき、検知回路の応答速度を変化させる制御信号ＯＰＭＤの働きを、動作速度が遅いときを例に挙げて説明する。
【００６７】
メモリの動作速度が遅い時のＯＰＭＤのタイミングを示すタイミングチャートを図５に示す。
ＯＰＭＤは、下記の６つの信号から生成される。６つの信号とは、ＩＲＡＳと、ＩＲＡＳを時間（ＴＣ1＋ＴＣ２）だけ遅延させた信号ＤＥＬＡＹＤと、ＤＥＬＡＹＤを時間（ＴＣ３＋ＴＣ４）だけ遅延させた信号ＤＥＬＡＹＥと、さらに時間（ＴＣ５＋ＴＣ６）だけ遅延させた信号ＤＥＬＡＹＦと、さらに時間ＴＣ７だけ遅延させた信号ＤＥＬＡＹＧと、さらに時間ＴＣ８だけ遅延させた信号ＤＥＬＡＹＨとであって、具体的には、ＩＲＡＳ，ＤＥＬＡＹＤ，ＤＥＬＡＹＥで論理和の否定をとった信号と、ＤＥＬＡＹＦ，ＤＥＬＡＹＧ，ＤＥＬＡＹＨにより論理和の否定をとった信号とを、論理積の反転信号としてバッファ３５を経由させた信号で生成される。
【００６８】
結果としてＯＰＭＤは、ＩＲＡＳの立上りに同期し、ＩＲＡＳの立ち下がりエッジから時間ＴＣ１〜ＴＣ８の総和をとった時間までＨレベルとなる信号となる。つまり、ＩＲＡＳの立ち下がりから時間ＴＣ１〜ＴＣ８の総和をとった時間で、メモリが非活性状態に入ったと判断してＯＰＭＤの出力がＬレベルに変化する。
【００６９】
ＯＰＭＤは高速な周波数で動作させている状況においては常時Ｈレベルを出力するが、クロック周波数が遅く、ＩＲＡＳがＬレベルをとる区間がＴＣ１〜ＴＣ８までの総和時間よりも長い場合、すなわちＤＲＡＭの動作クロックがＴＣ１〜ＴＣ８までの総和以下の動作クロックでメモリを動かしている場合には、ＯＰＭＤがＨレベル、Ｌレベルと変化する。
【００７０】
補助昇圧回路１３の動作周期を決定する発振器１５の内部回路を図６に示す。発振器１５は、リングオシレータ３６で作られたパルスを縦列接続されたＴ型フリップフロップ３７〜３９によって分周したものを、前記補助昇圧回路１３の動作信号ＰＰＳＵＢとして出力する。
【００７１】
図６では、一例としてリングオシレータ３６の周期を８０ｎｓに設定した場合、Ｔ型フリップフロップは３段あるため、補助昇圧回路１３は６４０ｎｓ周期で動作することになる。
【００７２】
第１の昇圧回路１１と第２の昇圧回路１２はそれぞれ同等の昇圧能力を有しており、補助昇圧回路１３は第１，第２の昇圧回路１１，１２に比べ昇圧能力は低く設定している。この昇圧能力は、チャージポンプ回路に備えられた容量の大小によって決められ、補助昇圧回路１３に備えられた容量は第１，第２の昇圧回路１１，１２に比べ１／１０程度に設定されている。
【００７３】
タイミング生成回路（図７参照）は、それぞれのチャージポンプ回路に接続される出力信号ＭＧ１，ＭＧ２，ＭＧ３，ＭＧ４の発生タイミングはいずれも共通であるが、チャージポンプ回路の容量へ電荷の転送を行う端子ＭＧ１およびＭＧ２は、昇圧回路１１，１２と補助昇圧回路１３の両者で容量値に応じて、電荷転送容量に接続される信号であるＭＧ１およびＭＧ２の出力バッファの能力を変えている。
【００７４】
図７にタイミング生成回路、図８にチャージポンプ回路、図９に昇圧回路の動作タイミングチャートを示す。
タイミング生成回路の動作を、入力信号をＰＰＭＡＩＮ、出力信号をＭＧ１〜ＭＧ４としてタイミングチャートと対応させて説明を行う。
【００７５】
ＰＰＭＡＩＮの立ち上りエッジから遅延回路４０によって時間ＴＰ１だけ遅延させた信号をＰＰＤＬＹＡとし、ＰＰＤＬＹＡをさらに遅延回路４１によってＴＰ２だけ遅延させた信号をＰＰＤＬＹＢとする。
【００７６】
このＰＰＤＬＹＡとＰＰＤＬＹＢから論理和の反転ＮＯＲ０３を通じて出力される信号をＭＧ３、論理積の反転ＮＡＮＤ０４を通じて出力される信号をＭＧ２とすると、ＭＧ３がＰＰＭＡＩＮから時間ＴＰ１遅延した、ＨレベルからＬレベルへの立ち下がり信号、ＭＧ２がＰＰＭＡＩＮから時間（ＴＰ１＋ＴＰ２）だけ遅延した立ち下がり信号となる。通常の動作状態ではＢＩＶＰＰはＬレベルであり、論理和の反転ＮＯＲ０６は否定として動作するために、ＭＧ１はＭＧ２の反転信号、つまりＰＰＭＡＩＮから時間（ＴＰ１＋ＴＰ２）だけ遅延した立ち上り信号となる。ＭＧ４はＢＩＶＰＰが同様にＬレベルであることからＰＰＭＡＩＮの反転信号ＮＰＰＭＡＩＮとＭＧ２を論理和ＯＲ０５を通した信号ＭＧ２ＯＲ、ＭＧ２を遅延回路４２によって時間ＴＰ３だけ遅延させた信号ＭＧ２ＤＬＹ、Ｌレベルの固定信号ＢＩＶＰＰの３信号入力を倫理和の反転ＮＯＲ０７を通して出力した信号となる。この時、ＭＧ４はＰＰＭＡＩＮから（ＴＰ１＋ＴＰ２＋ＴＰ３）だけ遅延した立ち上り信号となる。
【００７７】
ＰＰＭＡＩＮの立ち下がりエッジによってタイミング生成回路で生成される信号は同様にして、ＭＧ４がＰＰＭＡＩＮの立ち下がりに同期した立ち下がり信号、ＭＧ１が時間ＴＰ１だけ遅延した立ち下がり信号、ＭＧ２が時間ＴＰ１だけ遅れた立ち上り信号、ＭＧ３が時間（ＴＰ１＋ＴＰ２）だけ遅延した立ち上り信号となる。
【００７８】
この昇圧電源回路によりＶＰＰを作らず、外部からＶＰＰを入力する検査モードでＤＲＡＭ回路を動作させる必要がある場合、例えば、バーンイン検査などの加速試験の場合、加速性を上げるために外部からＶＰＰを入力するモードを設定した場合に対応するために、タイミング発生回路にはＶＰＰ外部入力モード端子ＢＩＶＰＰを備えている。
【００７９】
ＢＩＶＰＰがＨレベルにある場合は、ＢＩＶＰＰを一方の入力に持つ論理和の反転ＮＯＲ０１、ＮＯＲ０６、ＮＯＲ０７のそれぞれの出力がＬレベルに固定されるため、ＭＧ１〜ＭＧ４のすべての出力のエッジ変化は起こらない。従って、電荷の転送が行われないために、この状態では昇圧動作は行われない。
【００８０】
ＰＰＭＡＩＮの立ち上がりエッジで昇圧回路が動作する時、図８のチャージポンプ回路の内部ノードの電位は、図９に示すように電源電圧をＶＤＤとした時に、Ｇ１Ａが２・ＶＤＤ、Ｇ１ＢがＶＤＤ、Ｐ１ＡがＶＤＤ、Ｐ１Ｂが２・ＶＤＤ、Ｇ２ＡがＶＤＤ、Ｇ２Ｂが３・ＶＤＤとなる。また、ゲート電位とソース電位がともにＶＤＤで等しい、トランジスタ５０，５１はこの時にはオフ状態となっている。
【００８１】
前述したように、ＰＰＭＡＩＮの立ち上りエッジから時間ＴＰ１だけ遅延したところでＭＧ３がＨレベルからＬレベルに変化する。この時、コンデンサ４３の電荷移動が起こりＧ１Ａの電位がＶＤＤに低下する。同時に、レベルシフタ５４の出力もＬレベルとなるため、コンデンサ４８にも電荷移動が生じ、Ｇ２Ｂの電位もＶＤＤとなり、その結果、トランジスタ５２がオフ状態となり、Ｐ１ＢとＶＰＰの経路が断たれる。
【００８２】
また、Ｇ１Ａの電位低下に伴い、電荷転送ゲートとしてのトランジスタ４９もオフ状態となり、Ｐ１Ａが電位ＶＤＤを保ち、電流の経路がなくなるため、ＭＧ１がＨレベルへと変化することに対して、２・ＶＤＤへの昇圧動作が起こることが可能な状態となる。
【００８３】
この状態から時間ＴＰ２だけ経過した時に、ＭＧ１がＬレベルからＨレベルに、ＭＧ２がＨレベルからＬレベルへと変化するが、この時に第１の昇圧手段としてのコンデンサ４５および４６で電荷の移動が起こることにより、Ｐ１Ａの電位がＶＤＤから２・ＶＤＤに上がり、Ｐ１Ｂの電位が２・ＶＤＤからＶＤＤに落ちる。
【００８４】
Ｐ１Ａの電位の上昇に伴って、レベルシフタ５３の最大振幅が２・ＶＤＤへと変化するが、この時点ではＭＧ４はＬレベルで変化していないため、Ｇ２Ａの電位はこの時点ではＶＤＤを保ったままである。ＭＧ４がＬレベルからＨレベルに変化した時に、第２の昇圧手段としてのコンデンサ４７および４８で電荷の移動が起こることにより、Ｇ１Ｂの電位が２・ＶＤＤに、Ｇ２Ａの電位がＶＤＤから３・ＶＤＤに変化する。この時にトランジスタ５１がオン状態に変化し、Ｐ１Ａの電位がＶＰＰに供給され、ＶＰＰが２倍のＶＤＤに昇圧される。
【００８５】
ＰＰＭＡＩＮが立ち下がることで昇圧回路が動作する場合では、図８の内部ノードの電位は図９に示すようにＰＰＭＡＩＮの立ち上がりとは逆に、Ｇ１ＡがＶＤＤ、Ｇ１Ｂが２・ＶＤＤ、Ｐ１Ａが２・ＶＤＤ、Ｐ１ＢがＶＤＤ、Ｇ２Ａが３・ＶＤＤ、Ｇ２ＢがＶＤＤとなっており、トランジスタ４９，５２がオフ状態となっている。
【００８６】
ＰＰＭＡＩＮの立ち下がりエッジに同期して、まずＭＧ４が立ち下がる。それに伴ってＧ１Ｂの電位がＶＤＤに降下する。同時に、トランジスタ５０がオフ状態に変化し、Ｐ１Ｂのレベルを上げる準備が整う。その後ＴＰ1だけ時間が経過した時ＭＧ１がＨレベルからＬレベルに、ＭＧ２がＬレベルからＨレベルに変化することによって第１の昇圧手段としてのコンデンサ４５，４６で電荷の移動が起こり、Ｐ１Ａが２・ＶＤＤからＶＤＤに、Ｐ１ＢがＶＤＤから２・ＶＤＤに変化する。
【００８７】
更に時間ＴＰ２が経過した後ＭＧ３，Ｐ１Ｂの電位変化に伴ってレベルシフタ５４の出力レベルが２・ＶＤＤとなることから、第２の昇圧手段としてのコンデンサ４７および４８で電荷の移動が起こることにより、Ｇ２Ｂの電位が３・ＶＤＤとなり、トランジスタ５２がオン状態になることからＰ１ＢからＶＰＰへの経路ができるようになるためＶＰＰの電位は２・ＶＤＤになる。この構成の回路では、負荷を考えなければ理論上ＶＰＰの最大昇圧電位は２・ＶＤＤとなることが示される。
【００８８】
以上述べたように、本発明で用いるチャージポンプ回路は、入力信号に対して立ち上りエッジ、立ち下がりエッジの両側で変化し、かつ昇圧される最大の電位が２・ＶＤＤとなることから、電源電圧ＶＤＤの低電圧化に対しても充分な昇圧マージンを持つことが可能である。
【００８９】
更に、この回路の構成の利点として容易に多段昇圧回路へと発展させることが容易であるという特徴を有する。図１０に電源電圧の３倍昇圧を実現するために構成したチャージポンプ回路の例を示す。
【００９０】
コンデンサ６７〜７０、トランジスタ７１〜７６が３倍昇圧を実現するために追加した回路であり、この波線で囲まれている回路が、ｎ倍昇圧を実現するために追加が必要な回路単位である。第ｎの昇圧手段は６９，７０で構成されている。
【００９１】
２倍昇圧回路と同じノード名を持つノードは２倍昇圧回路と同様のタイミングで、同じ値の電位をとるため、ここでは追加ノードの電位の動きについて述べる。
【００９２】
ＰＰＭＡＩＮの立ち上がりエッジを起点とする昇圧動作においては、ＭＧ３がＨレベルからＬレベルに下がるのを受けてＧ３Ａが４・ＶＤＤから２・ＶＤＤへと降圧する。それに伴って、トランジスタ７１がオフ状態となり、Ｐ２ＡとＶＰＰの間の経路が遮断される。ＭＧ１およびＭＧ２の変化に伴ってＰ２Ａが３・ＶＤＤから２・ＶＤＤへ、Ｐ２Ｂが２・ＶＢＢから３・ＶＢＢへと変化する。ＭＧ４がＬレベルからＨレベルに変化する時に、Ｇ３Ｂが２・ＶＢＢから４・ＶＢＢに変化することでトランジスタ７４がオン状態に変化し、ＶＰＰにＰ２Ｂの電位３・ＶＤＤが転送される。
【００９３】
ＰＰＭＡＩＮが立ち下がる時も左右の動きが対称で、ＭＧ３がＬレベルからＨレベルへと変化する時のタイミングでＧ３Ａが４・ＶＤＤに変化するのを受けてＰ２Ａの電位３・ＶＤＤがＶＰＰに転送される。
【００９４】
以上に述べた応用例を一般化すると、トランジスタのソース電位が最大ｎ・ＶＤＤで最小が（ｎ−１）・ＶＤＤである箇所に同様な回路を積み重ねることで、トランジスタのゲートに加えられる電圧を最大（ｎ＋１）・ＶＤＤに昇圧する回路構成上の機能から、出力端子ＶＰＰには最大ｎ・ＶＤＤが転送される。
【００９５】
しかも、昇圧段数に関係なく、ＭＧ１〜ＭＧ４の入力制御信号に加えられる電圧のタイミングは同じものを生成すればよいという利点も挙げられる。
以下、昇圧された電圧を検知して、昇圧回路の動作を制御している検知回路１６を図１１に基づいて説明する。
【００９６】
検知回路１６は、回路を機能に分割すれば定電流源回路により定電圧を発生する定電圧発生回路７７、ＶＰＰを降圧する降圧回路７８、ＶＰＰを降圧した電位と参照電圧の比較を行い、基準電圧との大小を比較する第１の比較手段としての差動増幅回路７９、参照電圧を外部から測定することを実現するために設置した参照電圧測定回路８０、電源投入時に回路を安定点にするために設置したスタートアップ回路８１から構成される。
【００９７】
検知回路１６の入力は昇圧電位ＶＰＰ、メモリ活性化信号が立ち上がっていてメモリが活性化状態にある時にＨレベルとなる制御信号ＯＰＭＤ、ＶＰＰの電位によらず常時ＥＮＶＰＰをＨレベルにし、昇圧回路を常時動作させるテストモードのための制御信号ＢＩＶＰＰＭＤ、定電圧発生回路７７がつくる参照電圧を測定するために参照電圧測定回路８０を動作させる制御信号ＥＶＶＰＰである。
【００９８】
出力は、ＶＰＰの電位を基準電圧と比較した結果を出力し、昇圧回路の動作を決定する制御信号ＥＮＶＰＰ、参照電圧測定回路８０の出力として参照電位を出力するＲＥＦＶＰＰＴＭを有する。
【００９９】
定電圧発生回路７７は、その機能を実現するためにカレントミラー回路を応用したものであり、抵抗Ｒ１４を流れる電流が電源電圧依存性を持っているが、この電流はＭ３とＭ１、Ｍ７にそれぞれのトランジスタのサイズに比例した電流を流すことになる。結果として、Ｍ７の電位が変化するために、トランジスタＴ１２に流れる電流が変化して、Ｍ５の電位が変化することになるが、それによってトランジスタＴ３，Ｔ７に流れる電流を変化させることになり、つりあう電流値を流すところで安定する。以上の理由により、この回路が発生する電流は電源電圧によらず一定となる。
【０１００】
Ｍ９を流れる電流は、Ｍ７に流れる電流をトランジスタＴ６，Ｔ９のサイズに比例した電流となるが、これをトランジスタＴ１０，Ｔ１１の持つオン抵抗によって一定の電圧がノードＭ９，Ｍ１０に発生させることができる。
【０１０１】
降圧回路７８は、メモリ素子がスタンバイモード、すなわち制御信号ＯＰＭＤがＬレベルである時には、トランジスタＴ１５のゲート端子に入力される一定の電圧Ｍ１０によって、トランジスタＴ１５，Ｔ１６の電流経路に流れる電流が決定される。この時、トランジスタＴ１６のオン抵抗と、トランジスタＴ１５から作られる定電流との関係から、ＶＰＰから作られる降圧電位ＣＭＰＶＰＰが決定する。メモリ素子が活性化状態にあり、ＯＰＭＤがＨレベルである時には、Ｔ１８、および電圧変換回路８２によってＶＰＰと等電位に昇圧されたＯＰＭＤＶＰＰによってＴ１７がそれぞれオン状態となり、トランジスタＴ１５，Ｔ１６の電流バスに加えてＴ１９，Ｔ２０の電流バスが開くことで、反応の遅れを防止している。
【０１０２】
差動増幅回路７９は、入力として定電圧発生回路７７の出力Ｍ９と、降圧回路７８の出力ＣＭＰＶＰＰの２つの電位の大小比較を行う。ＶＰＰの変動が小さく、Ｍ９とＣＭＰＶＰＰの両者において電位差が小さい場合に対応するために、Ｍ９とＣＭＰＶＰＰを差動増幅器８３，８４にそれぞれ逆の極性をとるように入力し、得られた電位差の判定結果を差動増幅器８５に入力することで、最終の比較結果ＥＮＶＰＰを得ている。
【０１０３】
差動増幅器８３，８４，８５は、電流源として定電圧発生回路７７で作られた電位Ｍ１０をＴ２２Ａ，Ｔ２２Ｂ，Ｔ２２Ｃのそれぞれのトランジスタから入力しているが、ＯＰＭＤがＨレベルにある時には、電流源として更にＴ２１Ａ，Ｔ２１Ｂ，Ｔ２１ＣからＨレベルの信号ＯＰＭＤを直接に印加し、差動増幅器に流れる電流を上げることで応答速度を上げている。
【０１０４】
次に、検知回路１６で制御されるテストモードについて説明を行う。
メモリ素子の通常動作では、メモリセルの破壊を防止するため昇圧電源電位は必要最低限の昇圧電位で動作するが、回路素子に高負荷をかけて不良デバイスを取り除く品質検査である加速試験においては、電源電圧を上げた状態で検査を行う。この時、加速性の促進のためにワードドライバ駆動電圧など昇圧電源を必要とするノードにも通常動作状態と比較して、高い電圧を印加する必要がある。
【０１０５】
本発明で採用する検知回路１６は、電源電圧依存性を持たない特性を有するため、加速試験に対応するために
（１）昇圧電源回路の動作を止め、外部電源からの入力によりワードドライバを駆動するモード
（２）テストモードの設定により、昇圧電源回路の動作電圧を変更するモード
との両者に対応する動作モードを用意した。このうち（１）については、昇圧回路の項で述べたようにチャージポンプ回路の制御信号を止めることで昇圧動作が起こらないようにすることで実現している。
【０１０６】
後者、すなわち（２）に対応する、昇圧電源の動作電圧を変更する検査モードとしては、差動増幅回路７９の出力とテストモード設定用制御端子ＢＩＶＰＰＭＤを論理積の否定８７を通して出力を行う。
【０１０７】
ＢＩＶＰＰＭＤがＬレベルであるときには差動増幅回路７９の出力によってＥＮＶＰＰは変化するが、ＢＩＶＰＰＭＤがＨレベルにあるときには論理積の否定８７の出力は常時Ｈレベルとなることで、検知回路の出力ＥＮＶＰＰは常時Ｈレベルとなり、その結果チャージポンプ回路が常時動作する。本発明で採用するチャージポンプ回路の昇圧能力は、昇圧回路の項で述べたように電源電圧の約２倍であるため、常時動作するモード設定を用意することで昇圧される電圧を変更することが可能となる。
【０１０８】
制御信号ＥＶＶＰＰがＨレベルに設定されるテストモードでは、Ｔ２３が非活性化され、Ｔ２４が活性化され第２の比較手段としての差動増幅器８６が活性化されることで参照電圧測定回路８０が作動し、Ｍ９の電位が出力ＲＥＦＶＰＰＴＭにコピーされる。参照電圧測定回路８０は、差動増幅器８６の一方にＭ９の電位を、他方の入力に出力ＲＥＦＶＰＰＴＭに接続し、その比較結果によってＰチャネルトランジスタＴ２５の制御を行い、出力電圧を変化させることで電圧をフィードバックする構成をとっており、入力電位と出力電位が等電位となるところでつりあう。この構成により参照電位Ｍ９と同じ電位をＲＥＦＶＰＰＴＭに出力することを実現している。
【０１０９】
なお、本明細書においては、メモリ活性化信号の１周期の立ち上がり、立ち下がりエッジに２台のチャージポンプ回路を用いて昇圧タイミングを合わせたという例を挙げて説明を行ったが、理論上、メモリのサイクルタイムが更に短くなった時を考えると、例えばメモリの読み出し、書き込みサイクルの２倍の周期で立ち上がり、立ち下がりエッジを持つ制御信号を作る方が昇圧能力や動作速度マージンの点で望ましいという場合が考えられる。この時、上記の実施の形態と同じところに昇圧タイミングを持たせようとすると、チャージポンプ回路が４基必要と考えられる。従って、本発明の請求要件としては、昇圧電源回路が備えるメインチャージポンプ回路の個数や、内部メモリ活性化信号を種信号として作る制御信号の周期に対して制限を設けるものではない。
【０１１０】
【発明の効果】
以上のように本発明の半導体集積回路によると、
（１）複数の昇圧回路を用いることで消費タイミングに同期した昇圧動作を実現でき、単独の昇圧回路を用いて昇圧電源回路を構成した場合と比較して昇圧電位ＶＰＰの変動を抑えることが可能となる。
（２）昇圧回路として用いているチャージポンプ回路の能力限界は、２・ＶＤＤであり、電源電圧ＶＤＤの低電圧化に対しても充分マージンを持って動作が可能となる。さらに、チャージポンプ回路は３倍、４倍昇圧回路へと容易に構成展開を持たせることが可能であり、その制御信号は２倍昇圧回路の場合と全く同じものを用いることが可能である。
（３）検知回路は電源電圧依存性を持たない、という特性を有していることで、電源電圧が高い場合において過昇圧防止回路を必要としない特徴を有する。
（４）昇圧回路の動作時間を分散させることにより、チャージポンプ回路１基あたりの電荷転送時間に余裕が生じる。このため、回路全体の効率が向上するという特徴を有する。
（５）分散昇圧による効果として、昇圧電源電位ＶＰＰの変動が小さくなるが、このため、単独の昇圧回路を用いる昇圧電源回路に比べ、平滑容量が小さく済むため、レイアウトサイズを小さくできるという利点がある。
【図面の簡単な説明】
【図１】本発明における昇圧電源回路のブロック図
【図２】本発明における昇圧電源回路の動作タイミングチャート図
【図３】タイミング制御回路の構成図
【図４】タイミング制御回路のタイミングチャート（通常動作時）図
【図５】タイミング制御回路のタイミングチャート（低速動作時）図
【図６】補助昇圧電源制御用の発振器の構成図
【図７】昇圧回路のタイミング発生回路の構成図
【図８】昇圧回路のチャージポンプ回路の構成図
【図９】昇圧回路の動作タイミングチャート図
【図１０】チャージポンプ回路の拡張（出力が電源電圧の３倍の場合）例の構成図
【図１１】検知回路の構成図
【図１２】メモリセルアレイおよびセンスアンプ部の回路図
【図１３】従来の昇圧電源回路の構成図
【図１４】ＤＲＡＭ動作のタイミングチャート図
【符号の説明】
１１    第１の昇圧回路
１２    第２の昇圧回路
１３    補助昇圧回路
１４    タイミング制御回路
１５    発振器
１６    検知回路
１７〜２６    遅延回路
２７，３１    排他的論理和
２８，３２    Ｄ型フリップフロップ
２９，３３    マルチプレクサ
３０，３４，３５    バッファ
３６    リングオシレータ
３７〜３９    Ｔフリップフロップ
４０〜４２    遅延回路
４５，４６    コンデンサ（第１の昇圧手段）
４７，４８    コンデンサ（第２の昇圧手段）
４９〜５２    Ｎチャネルトランジスタ
５３，５４    レベルシフタ
７７    定電圧発生回路
７８    降圧回路
７９    差動増幅回路（第１の比較手段）
８０    参照電圧測定回路
８１    スタートアップ回路
８２    電圧変換回路
８３〜８５    差動増幅器
８６    差動増幅器（第２の比較手段）
１１１    メモリセルブロック
１１２    ビット線対
１１３    ワード線
１１４    ビット線プリチャージ回路
１１５    センスアンプ
１１６    シェアードゲート
１１７    昇圧回路
１１８    補助昇圧回路
１１９    タイミング制御回路
１２０    発振器
１２１    検知回路
１２２    過昇圧防止回路
ＩＲＡＳ    メモリブロックの動作を制御する信号
ＰＰＭＡＩＮ１，ＰＰＭＡＩＮ２    昇圧回路の制御信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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