(57)【特許請求の範囲】
【請求項１】
直列に接続されている複数の分圧抵抗から得た基準電圧と入力信号とのレベルを比較する、複数のコンパレータを有し、上記複数のコンパレータからの比較結果に応じてディジタルコードを生成する、アナログ／ディジタル変換回路であって、
上記複数のコンパレータは、所定数ごと列状に配列されたコンパレータバンクとして分割され、複数のコンパレータバンクが列状に並設され、隣接するコンパレータバンクの端部のコンパレータは連続する変換ビット位置を示すように規定されており、
上記各コンパレータバンク内の複数のコンパレータは、各コンパレータバンクに対応して設けられたクロック信号線を介して供給されるクロックに同期して上記基準電圧と上記入力信号とのレベル比較動作を行い、
隣接するコンパレータバンクにそれぞれクロックを提供する隣接するクロック信号線は、上記隣接するコンパレータバンクの端部の連続する変換ビット位置を示すように規定されている２つのコンパレータ部分において、これら２つのコンパレータにそれぞれ印加されるクロックを同期させる、短絡線で接続されている、
アナログ／ディジタル変換回路。
【請求項２】
アナログ電圧を所定ビットのディジタル信号に変換するアナログ／ディジタル変換回路であって、
クロックに同期して動作する、所定ビットの数に応じた複数のコンパレータと、
各コンパレータの第１入力部に、変換ビットに応じた基準電圧を印加する基準電圧印加手段と、
各コンパレータの第２入力部に、前記変換すべきアナログ電圧を印加する変換電圧印加手段と、
各コンパレータにクロックを提供するクロック提供手段と、
各コンパレータの出力に応じた変換結果をエンコードするエンコーダと
を有し、
上記複数のコンパレータは、所定数ごと列状に配列されたコンパレータバンクとして分割され、
上記複数のコンパレータバンクが列状に並設され、
隣接するコンパレータバンクの端部の２つのコンパレータは、連続する変換ビット位置を示すように規定されており、
上記クロック提供手段は、
基準クロックを提供する第１クロックドライバと、
上記コンパレータバンクに対応して設けられ、上記基準クロックに基づいて生成したクロック信号を各コンパレータバンク内の各コンパレータに提供する、複数の第２クロックドライバと、
上記コンパレータバンクに対応して設けられ、上記複数の第２クロックドライバで生成された上記クロック信号を各コンパレータバンク内の各コンパレータに導く、複数のクロック信号線と
を有し、
隣接するクロック信号線は、上記隣接するコンパレータバンクの端部の連続する変換ビット位置を示すように規定されている２つのコンパレータ部分において、これら２つのコンパレータにそれぞれ印加されるクロックを同期させる、短絡線で接続されている、
アナログ／ディジタル変換回路。
【請求項３】
各コンパレータは、
対応する基準電圧と、前記変換すべきアナログ電圧とをゲートに入力されており、エミッタが共通接続されている第１、第２のトランジスタと、
上記第１、第２のトランジスタの電流源として、上記第１、第２のトランジスタのエミッタに接続されており、そのゲートに上記クロック信号に印加されている第３のトランジスタと
を有する、
請求項１または２に記載のアナログ／ディジタル変換回路。
【請求項４】
上記エンコーダは、
各コンパレータバンクに対応して設けられ、各コンパレータバンク内の複数のコンパレータの結果をエンコードする複数の第１エンコーダと、
該複数の第１エンコーダの結果に基づいて最終の変換ビットをエンコードする第２エンコーダと
を有し、
上記各第１エンコーダは隣接するコンパレータバンクの間に配設されている、
請求項２または３に記載のアナログ／ディジタル変換回路。
【請求項５】
各第１エンコーダは、
対応するコンパレータバンク内のコンパレータの数に応じた複数のアンド回路と、
複数のアンド回路の結果に応じた変換ビット値を示すエンコーダ部と
を有する、
請求項４に記載のアナログ／ディジタル変換回路。
【請求項６】
上記基準電圧印加手段は、上記隣接するコンパレータバンクの外周に沿って連続的に配設され、両端が、第１および第２の電源が接続されている、導電体を有し、
上記導電体は、各コンパレータの第１入力部に変換ビットに応じた基準電圧を印加する基準電圧を提供するように抵抗分圧回路を構成している、
請求項４に記載のアナログ／ディジタル変換回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、アナログ／ディジタル変換回路、特にフラッシュ型アナログ／ディジタル変換回路に関するものである。
【０００２】
【従来の技術】
フラッシュ型アナログ／ディジタル変換回路は、複数の比較器により入力したアナログ電圧と分圧抵抗から得た基準電圧とを比較し、これらの比較器の出力信号をエンコーダによりディジタルコードに変換する。図２はアナログ信号Ｖinを４ビットのディジタル信号Ｄ３，Ｄ２，Ｄ１，Ｄ０に変換するフラッシュ型アナログ／ディジタル変換回路の一例を示している。図示のように、基準電圧Ｖref1とＶref0との間に、１６個の抵抗素子Ｒ１６，Ｒ１５，…，Ｒ１，Ｒ０が直列に接続されている。これらの抵抗素子の接続点がそれぞれ１５個のコンパレータＣ１５，Ｃ１４，…，Ｃ１，Ｃ０の反転入力端子（−）に接続され、コンパレータＣ１５，Ｃ１４，…，Ｃ１，Ｃ０の非反転入力端子（＋）に、アナログ信号Ｖinが入力されている。コンパレータＣ１５，Ｃ１４，…，Ｃ１，Ｃ０の出力信号またはその反転信号は、それぞれ１５個のＡＮＤゲートＡ１５，Ａ１４，…，Ａ１，Ａ０に入力される。例えば、コンパレータＣ１５の出力信号は、ＡＮＤゲートＡ１５の両方の入力端子に入力され、さらにその反転信号はＡＮＤゲートＡ１４の一方の入力端子に入力され、ＡＮＤゲートＡ１４の他方の入力端子に、コンパレータＣ１４の出力信号が入力されている。
【０００３】
ＡＮＤゲートＡ１５，Ａ１４，…，Ａ１，Ａ０の出力信号は、エンコーダＥＣＤに入力される。エンコーダＥＣＤは、ＡＮＤゲートＡ１５，Ａ１４，…，Ａ１，Ａ０から入力された１５の信号を４ビットのディジタル信号Ｄ３，Ｄ２，Ｄ１，Ｄ０に変換する。
エンコーダＥＣＤは、例えば基板上に形成されたＲＯＭ回路により構成されている。図２のＥＣＤ部分はその動作原理を示す概念図であり、図にある二重丸の符号は、信号の論理和を求める論理素子を示している。例えば、図示のように、ディジタル信号Ｄ３，Ｄ２，Ｄ１，Ｄ０の最上位ビット（ＭＳＢ）Ｄ３は、ＡＮＤゲートＡ１５〜Ａ８の８本の出力信号の論理和により求められ、最下位ビット（ＬＳＢ）Ｄ０は、ＡＮＤゲートＡ１５，Ａ１３，Ａ１１，Ａ９，Ａ７，Ａ５，Ａ３，Ａ１の８本の出力信号の論理和により求められる。
即ち、図示のエンコーダＥＣＤにより、ＡＮＤゲートＡ１５〜Ａ１の出力信号がバイナリコードに変換される。また、ＡＮＤゲートＡ１５〜Ａ１とエンコーダＥＣＤとを併せてエンコーダと考えてもよい。この場合のエンコーダはコンパレータＣ１５〜Ｃ１の１５本の出力信号をバイナリコードに変換する機能を有するものである。
【０００４】
上述したフラッシュ型アナログ／ディジタル変換回路において、直列に接続されている１６個の抵抗素子Ｒ１６〜Ｒ１により、１６分割された基準電圧が発生され、これらの基準電圧がそれぞれコンパレータＣ１５〜Ｃ１の反転入力端子（−）に入力される。コンパレータＣ１５〜Ｃ１の非反転入力端子（＋）には、アナログ信号Ｖinが入力され、コンパレータは図示しないクロック信号に応じて動作し、例えばクロック信号の立ち上がりエッジでアナログ信号Ｖinと基準電圧とを比較し、比較結果に応じて出力端子にハイレベルまたはローレベルの信号を出力する。
【０００５】
図３はアナログ／ディジタル変換回路の変換動作の一例を示している。図３において、“Ｈ”は信号線がハイレベルに保持され、“Ｌ”は信号線がローレベルに保持されている状態を示す。この例では、例えば、入力したアナログ信号Ｖinは、コンパレータＣ９の反転入力端子に入力される基準電圧Ｖr9より高く、コンパレータＣ１０の反転入力端子に入力される基準電圧Ｖr10 より低いとする。この場合、コンパレータＣ９〜Ｃ１の出力信号はハイレベル“Ｈ”であり、コンパレータＣ１５〜Ｃ１０の出力信号はローレベル“Ｌ”である。そして、ＡＮＤゲートＡ９の出力信号以外はすべてローレベルに保持されている。エンコーダＥＣＤの出力信号Ｄ３，Ｄ２，Ｄ１，Ｄ０は“ＨＬＬＨ”となり、これは例えば、バイナリコードの“１００１”に対応する。
このように、フラッシュ型アナログ／ディジタル変換回路により、入力したアナログ信号Ｖinのレベルに応じたディジタルコードが得られる。
【０００６】
図４は実際の８ビットフラッシュ型アナログ／ディジタル変換回路のレイアウト図を模式的に示している。実際の回路構成上では２５５個のコンパレータを直列に配置するには現実ではないので、コンパレータ２５６個が一列３２個ずつで８列折り返して配置されている。以下、各コンパレータからなる列をコンパレータバンク（ＣＭＰ  ＢＡＮＫ）という。２つずつのコンパレータバンクの間に６ビットエンコーダが計４つ配置され、これらのエンコーダの出力データが８ビットエンコーダＥＣＤＡに出力される。基準電圧を発生する基準抵抗は図示のように曲がりくねりながらシリースに配置されているアルミニウム配線（以下、アルミ配線という）により構成されている。
【０００７】
各コンパレータはクロック信号ＣＬＫにより動作タイミングが制御されている。図５はクロック信号ＣＬＫの供給回路を含むアナログ／ディジタル変換回路の全体の構成を示している。図示のように、クロック信号ＣＬＫは初段のクロックドライバーＤＲＶ０を介して、８つのクロックドライバーＤＲＶ１〜ＤＲＶ８にそれぞれ入力される。８つのクロックドライバーＤＲＶ１〜ＤＲＶ８の出力はそれぞれ８本のクロック信号線ＬＣＫ１〜ＬＣＫ８に接続されている。８本のクロック信号線ＬＣＫ１〜ＬＣＫ８はそれぞれ８列のコンパレータバンクに配線され、各コンパレータにクロック信号を供給する。各コンパレータに供給されるクロック信号の同期を図るため、クロックドライバーＤＲＶ１〜ＤＲＶ８およびクロック信号線ＬＣＫ１〜ＬＣＫ８はすべて対称に配置されている。
【０００８】
２列ずつのコンパレータバンク間に４つの６ビットエンコーダＥＣＤ１〜ＥＣＤ４が配置されている。各コンパレータの比較結果に応じてそれぞれ６ビットのディジタルコードが生成される。エンコーダＥＣＤ１〜ＥＣＤ４の出力コードが８ビットエンコーダＥＣＤＡに転送され、それにより８ビットのディジタルコードＤ０，Ｄ１，…，Ｄ７が生成され、出力バッファＢＵＦを介して出力される。
【０００９】
図６はコンパレータの一例を示す回路図である。図示のように、コンパレータは増幅部ＡＭＰ、比較部ＣＭＰとラッチ部ＬＡＴの三つの部分により構成されている。増幅部ＡＭＰは、ＮＰＮ型トランジスタＱ１，Ｑ２からなるエミッタフォロワとＮＰＮ型トランジスタＱ５，Ｑ６、抵抗素子Ｒ３，Ｒ４からなる差動増幅器により構成されている。比較部ＣＭＰはＮＰＮ型トランジスタＱ８，Ｑ９，Ｑ１２および抵抗素子Ｒ６，Ｒ７からなる差動増幅器により構成されている。ラッチ部ＬＡＴはＮＰＮ型トランジスタＱ１０，Ｑ１１，Ｑ１３からなる。ラッチ部ＬＡＴによりラッチされた信号は、ＮＰＮ型トランジスタＱ１５，Ｑ１６からなるエミッタフォロワにより出力される。
【００１０】
図示のコンパレータでは、ＮＰＮ型トランジスタＱ３，Ｑ４，Ｑ７，Ｑ１４，Ｑ１７，Ｑ１８および抵抗素子Ｒ１，Ｒ２，Ｒ５，Ｒ８，Ｒ９，Ｒ１０は電流源回路を構成している。これらのトランジスタのベースはすべてバイアス電圧ＢＡＩＳの入力端子に接続され、外部から入力されたバイアス電圧ＢＩＡＳに応じた電流を増幅部ＡＭＰ、比較部ＣＭＰおよびラッチ部ＬＡＴに供給する。
【００１１】
増幅部ＡＭＰにおいて、トランジスタＱ１のベースはアナログ信号Ｖinの入力端子に接続され、トランジスタＱ２のベースは基準電圧Ｖref の入力端子に接続されている。トランジスタＱ１，Ｑ２のコレクタは電源電圧ＶCCの供給線に接続され、エミッタはそれぞれトランジスタＱ３とＱ４のコレクタに接続されている。差動増幅器をなすトランジスタＱ５およびＱ６のベースはそれぞれエミッタフォロワＱ１とＱ２のエミッタに接続されている。トランジスタＱ５，Ｑ６のコレクタはそれぞれ抵抗素子Ｒ３，Ｒ４を介して電源電圧ＶCCの供給線に接続され、エミッタはトランジスタＱ７のコレクタに共通に接続されている。
比較部ＣＭＰにおいて、トランジスタＱ８，Ｑ９のコレクタはそれぞれ抵抗素子Ｒ６，Ｒ７を介して電源電圧ＶCCの供給線に接続され、エミッタはトランジスタＱ１２のコレクタに共通に接続されている。トランジスタＱ１２のベースはクロック信号ＣＬＫの反転信号ＣＬＫＮの入力端子に接続され、エミッタは電流源をなすトランジスタＱ１４のコレクタに接続されている。
ラッチ部ＬＡＴにおいて、トランジスタＱ１０のコレクタは抵抗素子Ｒ６とトランジスタＱ８のコレクタとの接続点ノードＮＤ１に接続され、ベースは抵抗素子Ｒ７とトランジスタＱ９のコレクタとの接続点ノードＮＤ２に接続されている。トランジスタＱ１１のコレクタはノードＮＤ２に接続され、ベースはノードＮＤ１に接続されている。トランジスタＱ１０，Ｑ１１のエミッタはトランジスタＱ１３のコレクタに共通に接続され、トランジスタＱ１３のベースはクロック信号ＣＬＫの入力端子に接続され、エミッタはトランジスタＱ１２のエミッタとともに電流源をなすトランジスタＱ１４のコレクタに接続されている。
【００１２】
図６に示すコンパレータはクロック信号ＣＬＫおよびその反転信号ＣＬＫＮに応じて動作する。アナログ信号Ｖinおよび基準電圧Ｖref はそれぞれエミッタフォロワＱ１，Ｑ２を介してトランジスタＱ５，Ｑ６のベースに入力される。トランジスタＱ５，Ｑ６からなる差動増幅器により増幅された後、それぞれ比較部ＣＭＰのトランジスタＱ８，Ｑ９のベースに入力される。トランジスタＱ８，Ｑ９のコレクタ電位は、入力信号に応じて設定され、さらにラッチ部ＬＡＴによりラッチされる。ラッチ部ＬＡＴによりラッチされた信号はエミッタフォロワＱ１５，Ｑ１６を介してそれぞれ出力電圧Ｖout ，Ｖ/outとして出力される。
【００１３】
図７はコンパレータの動作を示す波形図である。以下、図６の回路図および図７の波形図を参照しつつ、コンパレータの動作について説明する。
まず、クロック信号ＣＬＫがローレベル、その反転信号ＣＬＫＮがハイレベルのとき、コンパレータは比較モードにある。この場合、トランジスタＱ１２が導通状態、トランジスタＱ１３が非導通状態にある。電流源をなすトランジスタＱ１４のコレクタに流れる電流が全部比較部ＣＭＰに供給される。この場合ノードＮＤ１，ＮＤ２の電位は入力したアナログ信号Ｖinと基準電圧Ｖref との電位差に応じて設定される。例えば、アナログ信号Ｖinが基準電圧Ｖref より高いとき、ノードＮＤ１がノードＮＤ２より高いレベルに保持され、逆に、アナログ信号Ｖinが基準電圧Ｖref より低いとき、ノードＮＤ１はノードＮＤ２より低い電位に保持される。
【００１４】
次にクロック信号ＣＬＫがハイレベル、その反転信号ＣＬＫＮがローレベルのとき、コンパレータはラッチモードにある。この場合、トランジスタＱ１２が非導通状態、トランジスタＱ１３が導通状態にある。電流源をなすトランジスタＱ１４により供給された電流が全部ラッチ部ＬＡＴに流れるので、比較部ＣＭＰが非動作、ラッチ部ＬＡＴのみが動作する。ラッチ部ＬＡＴにより、例えば、比較部ＣＭＰでは、ノードＮＤ１とノードＮＤ２のわずかの電位差でも増幅され、ハイレベル“Ｈ”とローレベル“Ｌ”として保持される。そして、ノードＮＤ１とノードＮＤ２のレベルがそのまま保持され、次の比較モードに入るまで維持される。ラッチ部ＬＡＴにより保持された信号がそれぞれトランジスタＱ１５，Ｑ１６により構成されたエミッタフォロワにより出力される。コンパレータの出力信号は、エンコーダに入力される。エンコーダにより複数のコンパレータからの入力信号がディジタルコードに変換される。
【００１５】
【発明が解決しようとする課題】
ところで、上述した従来のフラッシュ型アナログ／ディジタル変換回路においては、コンパレータバンクを構成する各コンパレータに一様なタイミングでクロック信号ＣＬＫを供給するために、図５に示すように対称に配置されているクロックドライバーＤＲＶ１〜ＤＲＶ８が設けられているが、各コンパレータの配置位置により、機能上で隣同士のコンパレータにも係わらず、クロック信号ＣＬＫが別々の経路で供給されることがあり、スルーレート（Slew rate ）の高いアナログ信号Ｖinが入力されている場合、各コンパレータの動作時間の微妙なずれが生じるため、コンパレータ間で出力誤差が発生してしまうという不利益がある。これによりエンコーダから誤ったディジタルコードが出力されるおそれがある。
【００１６】
例えば、図４に示すように、コンパレータＣ３１とコンパレータＣ３２は隣同士であるが、レイアウトの関係上、これらのコンパレータは異なるクロックドライバーＤＲＶ１，ＤＲＶ２からのクロック信号により動作タイミングが制御される。同様に、コンパレータＣ６３とコンパレータＣ６４も隣同士でありながら、それぞれクロックドライバーＤＲＶ２とＤＲＶ３からのクロック信号により動作タイミングが制御される。それ以外に、例えば、コンパレータＣ１９１とＣ１９２、コンパレータＣ２２３とコンパレータＣ２２４などにも同様な問題がある。
【００１７】
スルーレートの高いアナログ信号Ｖinに対してアナログ／ディジタル変換を行う場合、隣同士のコンパレータの動作タイミングの微小なずれでも大きな誤差を生じることがある。以下、これについて説明する。
図８はアナログ／ディジタル変換回路の直線性（リニアリティ）の概念を示す図である。ここでは、例えば、入力信号に対して３ビットのディジタルコードを出力するアナログ／ディジタル変換回路を例として示している。図中のＩＬＥは積分直線性誤差（Integral Linearity Error）、ＤＬＥは微分直線性誤差（Differential Linearity Error）をそれぞれ示している。また、１ＬＳＢに対応する電圧Ｖ0 は次式により求められる。
【００１８】
【数１】
Ｖ0 ＝ＶPP／２n                                         …（１）
ここで、ＶPPはアナログ／ディジタル変換回路のダイナミックレンジ、ｎはディジタルコードのビット数である。
【００１９】
例えば、アナログ／ディジタル変換回路のダイナミックレンジＶPPが２Ｖ、変換コードは８ビットの場合、１ＬＳＢに対応する電圧Ｖ0 は約８ミリボルト（ｍＶ）となる。
【００２０】
図示のように、ＤＬＥおよびＩＬＥがともに０ＬＳＢの場合、入力信号Ｖinに応じて理想的な変換コードが得られるが、それ以外の場合に、図８（ｂ）に示すように変換コードには誤差が生じる。即ち、アナログ／ディジタル変換回路により得られたディジタルコードは、入力信号Ｖinの電圧レベルを正確に反映していない。
【００２１】
図９は８ビットのアナログ／ディジタル変換回路のリニアリティの一例を示している。これはアナログ信号Ｖinの周波数が低いときのものであり、ＩＬＥおよびＤＬＥがともに−０．５ＬＳＢ〜０．５ＬＳＢの範囲内に保持されている。上述のようにクロック信号ＣＬＫが別々の経路で各コンパレータに供給されている場合、隣同士のコンパレータ間にクロック信号ＣＬＫの同期がごくわずかながらずれることがある。このため、入力信号Ｖinの電圧のスルーレートが高くなる、例えば、入力信号Ｖinの周波数が高くなる場合、静特性からさらに波形がひずんだり、またはアナログ信号Ｖinとは全くかけ離れたスパークル（Sparkle ）ノイズが発生することがある。
【００２２】
図１０は低速と高速のアナログ信号Ｖinが入力された場合のアナログ／ディジタル変換回路の誤差を示す波形図である。ここで、正弦波の波形を入力信号として、アナログ／ディジタル変換回路によりディジタルコードに変換して、そして、得られたディジタルコードをディジタル／アナログ変換回路により再びアナログ信号に変換する。変換後得られたアナログ出力信号をもとの入力信号Ｖinと比較することにより、アナログ／ディジタル変換回路の誤差を確認できる。ここで、理想波形（Ideal waveform）は変換前の入力信号Ｖin、実波形（Actual waveform ）はディジタル／アナログ変換回路の出力信号である。
なお、ここでは、ディジタル／アナログ変換回路は精度の高いものを用いることとして、変換により生じた誤差はアナログ／ディジタル変換回路の誤差のみとする。
【００２３】
図１０（ａ）は入力信号Ｖinが低い周波数、例えばｆｉｎ＝１ｋＨｚ、クロック信号ＣＬＫの周波数ｆｃｌｋは、例えば１００ＭＨｚの場合、入力信号Ｖinと出力信号の波形をそれぞれ示している。図示のように、入力信号Ｖinが低周波数の場合、変換により生じた誤差が小さく、出力信号はほぼもとの入力信号Ｖinを忠実に再現できる。
【００２４】
一方、クロック信号ＣＬＫの周波数ｆｃｌｋは同じく１００ＭＨｚとして、入力信号Ｖinの周波数ｆｉｎはクロック信号ＣＬＫの周波数より高く、例えば、１００ＭＨｚ＋１００ｋＨｚの場合、図１０（ｂ）に示すように、入力信号Ｖinのスルーレートの高い部分では、スパークルノイズが発生し、また、スルーレートの低い部分でもアナログ／ディジタル変換回路の静特性による誤差が生じる。このため、入力信号Ｖinの周波数が高い場合、ディジタル／アナログ変換回路の出力信号はもとの入力信号Ｖinと異なる信号になってしまう。
【００２５】
フラッシュ型アナログ／ディジタル変換回路の静特性のリニアリティの誤差原因は、基準電圧Ｖref を生成するためのアルミ配線の幅、厚さのバラツキによる基準電圧誤差、アルミ配線の曲がり部分の配線処理、コンパレータの入力段のオフセット電圧のバラツキ、そして、コンパレータのバイアス電圧、オフセット電圧のバラツキなどが考えられる。一方、アナログ／ディジタル変換回路の動特性のリニアリティの誤差原因は、コンパレータの入力段の非線形性、コンパレータの入力段の速度のバラツキ、入力段における信号遅延およびクロック遅延のバラツキ、さらにクロックのジッタなどが考えられる。さらに、動特性の誤差には、上述した静特性の誤差が加えられる。
【００２６】
図１１は入力信号のスルーレートが高いことによるクロック遅延のバラツキを説明するための図である。ここで、入力信号Ｖ（ｔ）は正弦波として、信号のスルーレートは時間に対する微分であるので、次式が得られる。
【００２７】
【数２】
Ｖ（ｔ）＝Ａｓｉｎ２πｆｔ
ｄＶ（ｔ）／ｄｔ＝２πｆＡｃｏｓ２πｆｔ
ｄＶ（ｔ）／ｄｔ（ｍａｘ）＝２πｆＡ                  …（２）
【００２８】
即ち、入力信号Ｖ（ｔ）のスルーレートの最も高い部分において、信号レベルが１ＬＳＢ分変化するための時間Δｔは、次式により求まる。
【数３】
Δｔ＝ΔＶ／２πｆＡ                                  …（３）
【００２９】
ここで、ΔＶは１ＬＳＢに対応する信号Ｖinの電圧であり、式（１）のＶ0 と同様である。例えば、入力信号ＶinのダイナミックレンジＶPPが２Ｖ、変換コードが８ビットの場合、ΔＶは約８ｍＶである。さらに、入力信号Ｖinの周波数ｆｉｎを５０ＭＨｚとすると、式（３）により、Δｔ＝２５ピコ秒（ｐｓｅｃ）となる。
【００３０】
即ち、アナログ／ディジタル変換回路において、クロックの同期ずれによる変換誤差を１ＬＳＢ以内に抑えるために、上記の例では、各コンパレータに供給されているクロック信号ＣＬＫの同期ずれを２５ｐｓｅｃ以内に抑える必要がある。各コンパレータにおいて、クロック信号ＣＬＫの遅延時間のバラツキがこれを越えた場合、スパークルノイズが生じる可能性がある。
【００３１】
図１２の例では、例えば、入力したアナログ信号Ｖinは、コンパレータＣ９の反転入力端子に入力される基準電圧Ｖr9より高く、コンパレータＣ１０の反転入力端子に入力される基準電圧Ｖr10 より低いとする。正常な状態では、図３に示した動作例と同様に、コンパレータＣ１５〜Ｃ１０の出力信号はローレベル“Ｌ”であり、コンパレータＣ９〜Ｃ１の出力信号はハイレベル“Ｈ”であるべきである。しかし、例えば、クロック信号の同期のずれにより、コンパレータＣ７の出力信号がハイレベル“Ｈ”になってしまう。これにより、ＡＮＤゲートＡ９以外に、ＡＮＤゲートＡ７の出力信号もハイレベルに保持される。これにより、エンコーダＥＣＤの出力信号Ｄ３，Ｄ２，Ｄ１，Ｄ０は“ＨＨＨＨ”となり、これは例えば、バイナリコードの“１１１１”に対応し、本来出力すべきディジタルコード“１００１”からかけ離れたディジタルコードが出力され、スパークルノイズが生じる。
【００３２】
本発明は、かかる事情に鑑みてなされたものであり、その目的は、クロックの同期ずれによる変換誤差を低減でき、ダイナミック特性の良いアナログ／ディジタル変換回路を提供することにある。
【００３３】
【課題を解決するための手段】
本発明によれば、直列に接続されている複数の分圧抵抗から得た基準電圧と入力信号とのレベルを比較する、複数のコンパレータを有し、上記複数のコンパレータからの比較結果に応じてディジタルコードを生成する、アナログ／ディジタル変換回路であって、
上記複数のコンパレータは、所定数ごと列状に配列されたコンパレータバンクとして分割され、複数のコンパレータバンクが列状に並設され、隣接するコンパレータバンクの端部のコンパレータは連続する変換ビット位置を示すように規定されており、
上記各コンパレータバンク内の複数のコンパレータは、各コンパレータバンクに対応して設けられたクロック信号線を介して供給されるクロックに同期して上記基準電圧と上記入力信号とのレベル比較動作を行い、
隣接するコンパレータバンクにそれぞれクロックを提供する隣接するクロック信号線は、上記隣接するコンパレータバンクの端部の連続する変換ビット位置を示すように規定されている２つのコンパレータ部分において、これら２つのコンパレータにそれぞれ印加されるクロックを同期させる、短絡線で接続されている、
アナログ／ディジタル変換回路が提供される。
【００３４】
また本発明によれば、アナログ電圧を所定ビットのディジタル信号に変換するアナログ／ディジタル変換回路であって、
クロックに同期して動作する、所定ビットの数に応じた複数のコンパレータと、各コンパレータの第１入力部に、変換ビットに応じた基準電圧を印加する基準電圧印加手段と、各コンパレータの第２入力部に、前記変換すべきアナログ電圧を印加する変換電圧印加手段と、各コンパレータにクロックを提供するクロック提供手段と、各コンパレータの出力に応じた変換結果をエンコードするエンコーダとを有し、
上記複数のコンパレータは、所定数ごと列状に配列されたコンパレータバンクとして分割され、上記複数のコンパレータバンクが列状に並設され、隣接するコンパレータバンクの端部の２つのコンパレータは連続する変換ビット位置を示すように規定されており、
上記クロック提供手段は、基準クロックを提供する第１クロックドライバと、上記コンパレータバンクに対応して設けられ、上記基準クロックに基づいて生成したクロック信号を各コンパレータバンク内の各コンパレータに提供する、複数の第２クロックドライバと、上記コンパレータバンクに対応して設けられ、上記複数の第２クロックドライバで生成された上記クロック信号を各コンパレータバンク内の各コンパレータに導く、複数のクロック信号線とを有し、
隣接するクロック信号線は、上記隣接するコンパレータバンクの端部の連続する変換ビット位置を示すように規定されている２つのコンパレータ部分において、これら２つのコンパレータにそれぞれ印加されるクロックを同期させる、短絡線で接続されている、
アナログ／ディジタル変換回路が提供される。
【００３５】
好ましくは、各コンパレータは、対応する基準電圧と、前記変換すべきアナログ電圧とをゲートに入力されており、エミッタが共通接続されている第１、第２のトランジスタと、上記第１、第２のトランジスタの電流源として、上記第１、第２のトランジスタのエミッタに接続されており、そのゲートに上記クロック信号に印加されている第３のトランジスタを有する。
また好ましくは、上記エンコーダは、各コンパレータバンクに対応して設けられ、各コンパレータバンク内の複数のコンパレータの結果をエンコードする複数の第１エンコーダと、該複数の第１エンコーダの結果に基づいて最終の変換ビットをエンコードする第２エンコーダとを有し、上記各第１エンコーダは、隣接するコンパレータバンクの間に配設されている。
さらに好ましくは、各第１エンコーダは、対応するコンパレータバンク内のコンパレータの数に応じた複数のアンド回路と、複数のアンド回路の結果に応じた変換ビット値を示すエンコーダ部とを有する。
また好ましくは、上記基準電圧印加手段は、上記隣接するコンパレータバンクの外周に沿って連続的に配設され、両端が、第１および第２の電源が接続されている、導電体を有し、上記導電体は、各コンパレータの第１入力部に変換ビットに応じた基準電圧を印加する基準電圧を提供するように抵抗分圧回路を構成している。
【００３６】
隣接するクロック信号線を、隣接するコンパレータバンクの端部の連続する変換ビット位置を示すように規定されている２つのコンパレータ部分において、短絡線で接続することにより、これら隣接する２つのコンパレータに印加されるクロック信号が同期する。その結果、隣接するコンパレータバンクの端部の連続する変換ビット位置を示すように規定されている２つのコンパレータ部分に印加されるクロックの同期ずれが防止でき、隣接するコンパレータバンクにおける端部のコンパレータに印加されるクロックの同期ずれに起因する課題を克服することができる。
【００３７】
【発明の実施の形態】
図１は本発明に係るアナログ／ディジタル変換回路の一実施例を示すレイアウト図である。本実施例は８ビットのアナログ／ディジタル変換回路を例にそのレイアウトの構成を示している。
図示のように、クロック信号ＣＬＫはクロックドライバーＤＲＶ０を介して、対称に配置されている８つのクロックドライバーＤＲＶ１，ＤＲＶ２，…，ＤＶＲ８にそれぞれ入力される。これらのクロックドライバーＤＲＶ１〜ＤＲＶ８により、それぞれ一本ずつのクロック信号線ＬＣＫ１，ＬＣＫ２，…，ＬＣＫ８が駆動されている。
【００３８】
８ビットのディジタルコードを得るために、抵抗値が同じである２５５個の分圧用抵抗素子を直列に配置し、さらに２５５個のコンパレータを設けることが必要である。実際の半導体基板上では、これらの素子をすべて直列に配置するにはレイアウト面積などから考えて非現実であり、実際のレイアウトは図１に示すパターンとなる。図示のように、分圧用抵抗素子は曲がりくねりながらシリースに配置されているアルミニウム配線により構成されている。アルミ配線の両端にはそれぞれ基準電圧ＶＲＴ，ＶＲＢが印加され、アルミ配線上に生じた電圧降下はコンパレータの基準電圧として、各コンパレータに入力される。
アルミ配線の間に３２個のコンパレータからなるコンパレータバンク計８バンクが配置されている。さらに、二つずつのコンパレータバンクの間に、それぞれ６ビットエンコーダＥＣＤ１，ＥＣＤ２，ＥＣＤ３，ＥＣＤ４が配置されている。
【００３９】
各コンパレータにアルミ配線上に生じた基準電圧Ｖref 、アナログ信号Ｖinおよびクロック信号ＣＬＫがそれぞれ入力される。コンパレータの比較結果はすべて６ビットエンコーダＥＣＤ１〜ＥＣＤ４に入力される。これらのエンコーダにより、まず６ビットのディジタルコードが生成される。そして、各エンコーダＥＣＤ１〜ＥＣＤ４の変換コードが８ビットエンコーダＥＣＤＡに入力され、８ビットのディジタルコードＤ０，Ｄ１，…，Ｄ７が生成される。変換コードＤ０，Ｄ１，…，Ｄ７は出力バッファＢＵＦを介して外部に出力される。
【００４０】
前述のように、アナログ／ディジタル変換回路のダイナミック特性リニアリティ誤差を抑制するため、各コンパレータに入力されたクロック信号の同期ずれを抑えることが必要である。しかし、図１に示すレイアウト構造では、コンパレータが隣同士でありながら、異なる供給経路でクロック信号の供給を受けるコンパレータがある。例えば、コンパレータＣ３１とＣ３２はそれぞれクロック信号線ＬＣＫ１とＬＣＫ２からのクロック信号を受けて動作する。また、コンパレータＣ６３，Ｃ６４、とコンパレータＣ２２３，Ｃ２２４などにも同様な問題がある。
【００４１】
本実施例では、クロック信号の同期を保つため、図１に示すように、クロック信号線の数箇所を短絡線１０，２０，…，７０により接続し、これにより、隣同士のコンパレータへ供給されるクロック信号の同期を保つ。
例えば、クロックドライバーＤＲＶ２とＤＲＶ３の出力端子の近くにクロック信号線ＬＣＫ２とＬＣＫ３との間に短絡線１０を配線し、これにより、隣同士であるコンパレータＣ６３，Ｃ６４へ供給されるクロック信号の同期が保たれる。同様に、クロック信号線ＬＣＫ１とＬＣＫ２の遠端、即ち、コンパレータＣ３１，Ｃ３２の付近にこれらのクロック信号線を接続する短絡線４０を配線する。これにより、隣同士であるコンパレータＣ３１，Ｃ３２へ供給されるクロック信号の同期が保たれる。
【００４２】
このように、クロック信号線間に複数の短絡線を配線することにより、動作上隣同士のコンパレータに同期の保たれたクロック信号が供給され、アナログ／ディジタル変換回路のダイナミック特性リニアリティ誤差の低減が図れる。
【００４３】
なお、クロック信号線の間に短絡線１０，２０，…，７０を配線することにより、等価的にクロック信号線の長さと太さが増加し、信号線の容量などが増大する。クロックドライバーからみると、駆動対象の負荷容量が増加する。しかし、複数のクロックドライバーＤＲＶ１〜ＤＲＶ８により連結されたクロック信号線を駆動するので、クロックドライバー全体の駆動能力が大きく、クロック信号線上波形歪みが生じることを回避できる。
【００４４】
以上説明したように、本実施例によれば、複数のクロックドライバーＤＲＶ１〜ＤＲＶ８により駆動されたクロック信号線ＬＣＫ１〜ＬＣＫ８に対して、動作上隣同士のコンパレータが配置された場所の近辺に異なるクロック信号線を接続する短絡線１０〜７０を配線することにより、隣同士のコンパレータに供給されるクロック信号の同期を保つので、アナログ／ディジタル変換回路のダイナミック特性のリニアリティ誤差を低減でき、高速変換におけるダイナミック誤差を抑制できる。
【００４５】
【発明の効果】
以上説明したように、本発明のアナログ／ディジタル変換回路によれば、アナログ信号のスルーレートが高い場合でも隣接するコンパレータに供給されるクロック信号の同期が保たれ、高速変換時のダイナミック誤差を抑制でき、ダイナミック性のよいフラッシュ型アナログ／ディジタル変換回路を実現できる利点がある。
【図面の簡単な説明】
【図１】本発明に係るアナログ／ディジタル変換回路の一実施例を示す回路図である。
【図２】アナログ／ディジタル変換回路の一例を示す回路図である。
【図３】アナログ／ディジタル変換回路の動作を示す例である。
【図４】８ビットアナログ／ディジタル変換回路のコンパレータのレイアウト図である。
【図５】８ビットアナログ／ディジタル変換回路の全体の構成を示すレイアウト図である。
【図６】コンパレータの一例を示す回路図である。
【図７】コンパレータの動作を示す波形図である。
【図８】アナログ／ディジタル変換回路のリニアリティを示す概念図である。
【図９】アナログ／ディジタル変換回路のリニアリティの一例を示す図である。
【図１０】アナログ／ディジタル変換回路の変換誤差を示す波形図である。
【図１１】クロック信号遅延のバラツキを示す図である。
【図１２】クロック信号遅延のバラツキによるスパークルノイズの発生を示す図である。
【符号の説明】
１０，２０，…，７０…短絡線、ＤＲＶ０，ＤＲＶ１，…，ＤＲＶ８…クロックドライバー、ＬＣＫ１，ＬＣＫ２，…，ＬＣＫ８…クロック信号線、ＥＣＤ１，ＥＣＤ２，ＥＣＤ３，ＥＣＤ４…６ビットエンコーダ、ＥＣＤＡ…８ビットエンコーダ、ＢＵＦ…出力バッファ、Ｃ０，Ｃ１，Ｃ２，…，Ｃ２５５…コンパレータ、Ｒ１，Ｒ２，…，Ｒ１６…分圧抵抗、Ａ１，Ａ２，…，Ａ１５…ＡＮＤゲート、ＶCC…電源電圧、ＶSS…共通電位。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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