(57)【特許請求の範囲】
【請求項１】
一定電流を供給する電流源と、
前記電流源と接続ノードを介して接続され、複数の第２制御信号と、前記接続ノードの電圧である比較出力電圧とに応答して前記電流源から流入する電流を調整するインピーダンス調整回路と、
回路の動作モードを決定する動作モード信号及びクロック信号に基づき、基準電圧と前記比較出力電圧とを比較して比較信号を生じる比較器と、
前記比較信号及びクロック信号を受信し、前記クロック信号に応答して前記比較器の出力信号に対応する複数の第１制御信号を出力するサーマルコード発生器と、
前記比較信号及び前記クロック信号を受信し、前記比較信号の遷移回数をカウントし、所定の条件が満足されれば、前記比較器の動作を止めるために前記クロック信号に応答して完了信号を発生させる制御回路と、
前記完了信号に応答して複数の前記第１制御信号をラッチすると同時に、複数の前記第２制御信号を出力するレジスタと
を備えることを特徴とするインピーダンス制御回路。
【請求項２】
請求項１に記載のインピーダンス制御回路において、
前記比較器は、所定期間出力信号を保持し、一定電圧を有する前記比較信号を出力するラッチ回路をさらに備えることを特徴とするインピーダンス制御回路。
【請求項３】
請求項１に記載のインピーダンス制御回路において、
前記インピーダンス制御回路は、前記基準電圧の高周波雑音をフィルタリングして前記比較器の一方の入力端子に伝える第１低域通過フィルタと、
前記比較出力電圧の高周波雑音をフィルタリングして前記比較器の他方の入力端子に伝える第２低域通過フィルタと
を備えることを特徴とするインピーダンス制御回路。
【請求項４】
請求項１に記載のインピーダンス制御回路において、
前記サーマルコード発生器は、リセット信号に応じて初期化され、前記クロック信号に基づき複数の前記第１制御信号をラッチして出力するラッチ部と、
フィードバックされた複数の前記第１制御信号を受信し、前記複数の第１制御信号のうち連続した２つの制御信号間の論理演算により生じる複数の第３制御信号を出力する論理部と、
前記比較器の出力信号に応答して前記複数の第３制御信号をスイッチングして前記ラッチ部に複数の第４制御信号を伝えるスイッチング部と
を備えることを特徴とするインピーダンス制御回路。
【請求項５】
請求項４に記載のインピーダンス制御回路において、
前記論理部は、前記複数の第１制御信号のうち第１制御信号の位相を反転させる第１インバータと、
前記第１制御信号のうち２つの連続した信号を受信し、複数の前記第３制御信号を出力する複数のＮＡＮＤゲートと
を備えることを特徴とするインピーダンス制御回路。
【請求項６】
請求項４に記載のインピーダンス制御回路において、
前記スイッチング部は、前記出力信号を反転させる第２インバータと、
前記出力信号に応答して前記複数の第３制御信号を反転させる複数のインバータとを備えることを特徴とするインピーダンス制御回路。
【請求項７】
請求項６に記載のインピーダンス制御回路において、
前記複数のインバータは、第１ノードの信号を反転させて出力する第３インバータと、
第２ノードの信号を反転させて出力する第４インバータと、
第（Ｎ−１）（ここで、Ｎは整数）ノードの信号を反転させて出力する第（Ｎ＋１）インバータと、
第Ｎノードの信号を反転させて出力する第（Ｎ＋２）インバータと、
前記比較器の出力信号に応答して第１接地電源を前記第１ノードに供給する第１スイッチと、
前記第２インバータの出力信号に応答して前記論理部の前記第１ＮＡＮＤゲートの出力信号を前記第１ノードに供給する第２スイッチと、
前記比較器の出力信号に応答して前記論理部の前記第１インバータの出力信号を前記第２ノードに供給する第３スイッチと、
前記第２インバータの出力信号に応答して前記論理部の前記第２ＮＡＮＤゲートの出力信号を前記第２ノードに供給する第４スイッチと、
前記比較器の出力信号に応答して前記論理部の前記第１ＮＡＮＤゲートの出力信号を前記第３ノードに供給する第５スイッチと、
前記第２インバータの出力信号に応答して前記論理部の前記第３ＮＡＮＤゲートの出力信号を前記第３ノードに供給する第６スイッチと、
前記比較器の出力信号に応答して前記論理部の前記第（Ｎ−３）ＮＡＮＤゲートの出力信号を前記第（Ｎ−１）ノードに供給する第（２（Ｎ−１）−１）スイッチと、
前記第２インバータの出力信号に応答して前記論理部の前記第（Ｎ−１）ＮＡＮＤゲートの出力信号を前記第（Ｎ−１）ノードに供給する第（２（Ｎ−１））スイッチと、
前記比較器の出力信号に応答して前記論理部の前記第（Ｎ−２）ＮＡＮＤゲートの出力信号を前記第Ｎノードに供給する第（２Ｎ−１）スイッチと、
前記第２インバータの出力信号に応答して他方の供給電源を前記第Ｎノードに供給する第２Ｎスイッチとを備えることを特徴とするインピーダンス制御回路。
【請求項８】
請求項４に記載のインピーダンス制御回路において、
前記ラッチ部は複数のフリップフロップを備えることを特徴とするインピーダンス制御回路。
【請求項９】
請求項８に記載のインピーダンス制御回路において、
前記複数のフリップフロップは前記リセット信号に応じて初期化され、前記クロック信号に応答して前記複数の第４制御信号を受信してラッチすることを特徴とするインピーダンス制御回路。
【請求項１０】
請求項１に記載のインピーダンス制御回路において、
前記制御回路は、前記出力信号の論理遷移回数をカウントするカウンタと、
前記クロック信号に応答して前記カウンタによりカウントされた数をラッチし、前記完了信号を出力するフリップフロップと
を備えることを特徴とするインピーダンス制御回路。
【請求項１１】
請求項１に記載のインピーダンス制御回路において、
前記レジスタは、前記複数の第１制御信号を受信し、前記完了信号に応答して前記複数の第２制御信号を生じる複数のフリップフロップを備えることを特徴とするインピーダンス制御回路。
【請求項１２】
請求項１に記載のインピーダンス制御回路において、
前記インピーダンス調整回路は複数のＭＯＳトランジスタを含み、各々の前記複数のＭＯＳトランジスタは第１端子、第２端子及びゲートを備えるが、
前記第１端子は電流源に接続され、前記第２端子は第１接地電源に接続され、前記ゲートは前記複数の第２制御信号に応答して第２接地電源又は出力電圧に接続されるスイッチに連結されることを特徴とするインピーダンス制御回路。
【請求項１３】
請求項１２に記載のインピーダンス制御回路において、
前記複数のＭＯＳトランジスタは幅及び長さの割合が同じゲートを備えることを特徴とするインピーダンス制御回路。
【請求項１４】
請求項１に記載のインピーダンス制御回路において、
前記インピーダンス調整回路はインバータ、供給電源に接続されたプルアップトランジスタ、及び接地電源に接続されたプルダウントランジスタを備え、
前記インバータ及び前記プルダウントランジスタは前記複数の第２制御信号を受信することを特徴とするインピーダンス制御回路。
【請求項１５】
請求項１に記載のインピーダンス制御回路において、
前記インピーダンス調整回路は、一端が前記電流源に接続され、他端が第１接地電源に接続され、ゲートで出力信号を受信する第１ＭＯＳトランジスタと、
前記レジスタの第２制御信号のうち該当する一つの制御信号に基づき、前記出力電圧又は前記第１接地電源を選ぶ第１スイッチと、
一端が前記電流源に接続され、他端が前記第１接地電源に接続され、ゲートで前記第１スイッチにおいて選ばれた信号を受信する第２ＭＯＳトランジスタと、
前記第２制御信号のうち該当する一つの制御信号に基づき、前記出力電圧又は前記第１接地電源を選ぶ第２スイッチと、
一端が前記電流源に接続され、他端が前記第１接地電源に接続され、ゲートで前記第２スイッチにおいて選ばれた信号を受信する第３ＭＯＳトランジスタと、
前記レジスタの第２制御信号のうち該当する一つの制御信号に基づき、前記出力電圧又は前記第１接地電源を選ぶ第Ｎスイッチ（ここで、Ｎは整数）と、
一端が前記電流源に接続され、他端が前記一方の供給電源に接続され、ゲートで前記第Ｎスイッチにおいて選ばれた信号を受信する第（Ｎ＋１）ＭＯＳトランジスタとを備えることを特徴とするインピーダンス制御回路。
【請求項１６】
請求項１に記載のインピーダンス制御回路において、
前記所定の条件は、前記比較器の前記出力電圧が連続的に４回遷移される論理値を有する場合であることを特徴とするインピーダンス制御回路。
【請求項１７】
請求項１に記載のインピーダンス制御回路において、
前記電流源はバンドギャップレファレンス、演算増幅器、負荷抵抗、及び２つのＭＯＳトランジスタを備え、
前記演算増幅器の２つの入力は前記バンドギャップレファレンス及び前記負荷抵抗に接続され、前記第１ＭＯＳトランジスタの一端は前記供給電源に接続され、  前記第１ＭＯＳトランジスタの他端は前記負荷抵抗に接続され、
前記第１ＭＯＳトランジスタのゲートは前記演算増幅器に接続され、
前記第２ＭＯＳトランジスタの一端は前記供給電源に接続され、
前記第２ＭＯＳトランジスタの他端は前記比較出力電圧に接続され、
前記第２ＭＯＳトランジスタのゲートは前記第１ＭＯＳトランジスタのゲートに接続されることを特徴とするインピーダンス制御回路。
【請求項１８】
基準電圧を電流源とインピーダンス調整回路との間において生じた比較出力電圧と比較して出力信号を生じる段階と、
クロック信号に応答して前記出力信号に対応する複数の第１制御信号を出力する段階と、
完了信号に応答して複数の第１制御信号をラッチして複数の第２制御信号を生じる段階と、
前記基準電圧を比較出力電圧と一致させるために、複数の第２制御信号に応答して電流を調整する段階とを含むことを特徴とするインピーダンス制御回路の動作方法。
【請求項１９】
請求項１８に記載のインピーダンス制御回路の動作方法において、
基準電圧の高周波ノイズをフィルタリングする段階と、
前記比較出力電圧の高周波ノイズをフィルタリングする段階と
を含むことを特徴とするインピーダンス制御回路の動作方法。
【請求項２０】
請求項１８に記載のインピーダンス制御回路の動作方法において、
前記比較信号は、前記出力信号の論理値遷移回数をカウントする段階と、
前記クロック信号に応答して前記論理値遷移回数をラッチすることにより前記完了信号を生じる段階とにより生じることを特徴とするインピーダンス制御回路の動作方法。
【請求項２１】
請求項１８に記載のインピーダンス制御回路の動作方法において、
前記電流調整段階は、前記複数の第２制御信号に応答して、並列接続された複数のＭＯＳトランジスタのターンオン又はターンオフにより行われることを特徴とするインピーダンス制御回路の動作方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置の出力駆動装置に係り、特に、出力駆動装置と外部システムとのインピーダンス整合のためのインピーダンス制御回路に関する。
【０００２】
【従来の技術】
一般に、半導体装置を用いたシステムは、プリント回路基板（Ｐｒｉｎｔｅｄ  Ｃｉｒｃｕｉｔ  Ｂｏａｒｄ、以下、ＰＣＢ）に半導体装置を取り付けて用いる。半導体装置のデータを外部システムに送るためにＰＣＢなどの伝送媒質を用いるとき、伝送媒質及び半導体装置間のインピーダンス整合がなされなければ、半導体装置の出力データが伝送媒質に伝わるとたん、データの歪みが起こる。
【０００３】
このため、半導体装置の出力端子である出力駆動装置の出力インピーダンスとＰＣＢなどの伝送媒質の入力インピーダンスとの間のインピーダンスを整合させるために、半導体装置の外部に所定の小さい抵抗を接続させる方法を用いる。併せて、半導体装置の内部には外部抵抗を用いて出力駆動装置の出力インピーダンスを調整するインピーダンス制御回路を備える。
【０００４】
図１は、従来のインピーダンス制御回路に対するブロック図である。
図１を参照すれば、インピーダンス制御回路１００は、第１抵抗Ｒ１、第２抵抗Ｒ２、２つの低域通過フィルタ（ＬＰＦ）１０１及び１０３、比較器（ＣＯＭ）１０５、フリップフロップ１０７、リングオシレータ（Ｒ／Ｏ）１０９、インピーダンス調整回路１１１及びアップ／ダウンカウンタ（Ｕ／Ｄカウンタ）１１３を備える。
【０００５】
インピーダンス調整回路１１１は、ゲートの幅及びゲートの長さの比（Ｗ／Ｌ）が相異なる複数のトランジスタ１１１１〜１１１５が並列接続されている。複数のトランジスタのゲートは各々アップ／ダウンカウンタ１１３の複数の信号に接続されて動作する。
インピーダンス制御回路は半導体装置の内部（点線の内部）に設けられ、インピーダンス制御回路は半導体装置の外部（点線の外部）に使用者により設けられる外部抵抗Ｒｅｘに応じて動作する。
【０００６】
インピーダンス制御回路１００の動作は、下記の通りである。
第１抵抗Ｒ１及び第２抵抗Ｒ２を供給電源Ｖｃｃと接地電源ＧＮＤとの間に直列接続させる。第１抵抗Ｒ１及び第２抵抗Ｒ２の抵抗比を用いて所望の基準電圧Ｖｒｅｆを生じる。外部抵抗Ｒｅｘを半導体装置のピン１１５に接続させ、ターゲット出力電圧Ｖｔａｒｇｅｔを生じる。
【０００７】
半導体装置の内部において生じた基準電圧Ｖｒｅｆ及びインピーダンス制御回路１００にピンを介して接続された外部抵抗Ｒｅｘにより生じた出力電圧Ｖｔａｒｇｅｔには各々供給電源Ｖｃｃによる高周波雑音が含まれている。これら雑音を除去するために、これら基準電圧Ｖｒｅｆ及び出力電圧Ｖｔａｒｇｅｔを各々ＬＰＦ １０１及び１０３に通す。
ＬＰＦ １０１及び１０３を通った基準電圧Ｖｒｅｆ及び出力電圧Ｖｔａｒｇｅｔは比較器１０５において比較される。比較器１０５における比較結果はＲ／Ｏ １０９の出力信号に基づき動作するフリップフロップ１０７に貯蔵される。
【０００８】
アップ／ダウンカウンタ１１３は、フリップフロップ１０７に貯蔵された比較器１０５の比較結果を受信し、インピーダンス調整回路１１１に含まれた複数のトランジスタ１１１１〜１１１５のゲートを制御する複数の制御信号を生じる。
アップ／ダウンカウンタ１１３の複数の制御信号に基づき開閉される複数のトランジスタの数によって出力電圧Ｖｔａｒｇｅｔが調整される。
【０００９】
半導体装置の出力端子のうちシステムの構成上必要とされる全ての出力端子が出力電圧Ｖｔａｒｇｅｔとならなければならない。このため、出力電圧Ｖｔａｒｇｅｔを生じたアップ／ダウンカウンタ１１３の複数の制御信号は、半導体装置の該当出力端子を構成する出力駆動トランジスタに伝わる。この伝わった複数の制御信号を用いて出力駆動トランジスタの開閉を調整することにより、伝送媒質であるＰＣＢ間のインピーダンスを一致させる。
しかしながら、図１に示された如き従来のインピーダンス制御回路は、外部抵抗Ｒｅｘを用いる必要があるという短所がある。外部抵抗の場合、たとえ精密な個別の抵抗を用いたとしても、目的とする抵抗値に比べて少なくとも約±５％の誤差は生じることになる。
【００１０】
ところで、かかる外部抵抗を複数用いる場合、複数の外部抵抗の誤差が相異なるがゆえに、全体システムを考慮すれば、このような誤差は半導体装置を設計する上で相当負担になる。さらに、外部抵抗はＰＣＢなどに取り付ける必要があるが、半導体装置の出力信号のうち外部抵抗を用いるべき半導体端子の数が増えるほど外部抵抗の数も増えてくる。これは、ＰＣＢの面積を広める原因となる。
【００１１】
【発明が解決しようとする課題】
そこで、本発明が解決しようとする技術的課題は、半導体装置の外部に外部抵抗を取り付けなくても、半導体装置の内部に設けられた電流源を用いて半導体装置及び伝送媒質（例えば、ＰＣＢ）間のインピーダンスを整合させることができるインピーダンス制御回路を提供するところにある。
【００１２】
【課題を解決するための手段】
技術的課題を達成するために、本発明の実施形態によれば、インピーダンス制御回路は、電流源、インピーダンス調整回路、比較器、サーマルコード発生器、制御回路及びレジスタを備える。
電流源は、半導体装置の内部に設けられて一定電流を供給する。インピーダンス調整回路は、電流源と直列接続され、複数の第２制御信号に基づき電流源から流入する電流量を調整する。比較器は、回路の動作モードを決定する動作モード信号及びクロック信号に基づき、半導体装置の内部に設けられた基準電圧回路からの基準電圧及び電流源とインピーダンス調整回路とが出合うノードの電圧である比較出力電圧との差電圧を比較する。
【００１３】
サーマルコード発生器は、リセット信号に応じて初期化され、比較器の出力信号及びクロック信号を受信し、クロック信号に基づき比較器の出力信号に対応する複数の第１制御信号を出力する。制御回路は、比較器の出力信号及びクロック信号を受信し、比較器の出力信号の論理値が遷移する回数をカウントし、所定の条件が満足されれば、クロック信号に基づき完了信号を生じる。レジスタは、完了信号に応答して複数の第１制御信号をラッチする同時に、複数の第２制御信号を出力する。
【００１４】
【発明の実施の形態】
以下、添付した図面に基づき、本発明の望ましい実施形態を説明することによって本発明を詳細に説明する。図中、同一の要素には同一の符号を使用した。
図２は、本発明に係るインピーダンス制御回路のブロック図である。
図２を参照すれば、インピーダンス制御回路２００は、電流源（Ｃ／Ｓ）２１７と、インピーダンス調整回路２１５と、ＣＯＭ ２０５と、サーマルコード発生器（ＴＣＧ）２０９と、制御回路２１１及びレジスタ２１３を備える。
【００１５】
Ｃ／Ｓ ２１７は、半導体装置の内部に設けられて一定レベルの電流を供給する。インピーダンス調整回路２１５は、電流源２１７と直列接続され、複数の第２制御信号Ｃ２ｉに基づき電流源２１７から流入する電流の量を調整する。
ＣＯＭ ２０５は、回路の動作モードを決定する動作モード信号Ｐ／Ｄ及びクロック信号ＣＬＯＣＫに基づき、基準電圧回路（図示せず）からの基準電圧Ｖｒｅｆ及び電流源２１７とインピーダンス調整回路２１５とが出合うノードの電圧である比較出力電圧Ｖｔａｒｇｅｔとの差電圧を比較する。
サーマルコード発生器２０９は、リセット信号ＲＥＳＥＴに応じて初期化され、比較器２０５の出力信号Ｕ／Ｄ及びクロック信号ＣＬＯＣＫを受信し、クロック信号ＣＬＯＣＫに基づき比較器２０５の出力信号Ｕ／Ｄに対応する複数の第１制御信号Ｃ１ｉ（ここで、ｉは整数）を出力する。
【００１６】
制御回路２１１は、比較器２０５の出力信号Ｕ／Ｄ及びクロック信号ＣＬＯＣＫを受信し、比較器２０５の出力信号Ｕ／Ｄの論理値が遷移する回数をカウントし、所定の条件が満足されれば、クロック信号ＣＬＯＣＫに基づき完了信号ＣＯＭＰＬＥＴＥを生じる。レジスタ２１３は、完了信号ＣＯＭＰＬＥＴＥに応答して複数の第１制御信号Ｃ１ｉをラッチすると同時に、複数の第２制御信号Ｃ２ｉを出力する。
基準電圧Ｖｒｅｆ及び比較出力電圧Ｖｔａｒｇｅｔは、高周波クロック信号に基づき生じる雑音を含んでいるので、各々低域通過フィルタ２０１及び２０３を介して比較器２０５の入力端子に印加されることが望ましい。
【００１７】
比較器２０５の出力信号は基準電圧Ｖｒｅｆ及び比較出力電圧Ｖｔａｒｇｅｔによって絶えず変わるため、所定期間一定値を貯蔵且つ出力するためにラッチ回路２０７を用いても良い。特に、本発明においては、比較器２０５が動作モード信号Ｐ／Ｄに応答して休止状態に入った時、比較器２０５の出力はラッチ回路２０７によって所定時間ラッチされた後に出力される場合もある。
本発明に関する説明を単純化するために、第１制御信号Ｃ１ｉ及び第２制御信号Ｃ２ｉをいずれも８つの信号として仮定する。
【００１８】
図３は、図２に示されたサーマルコード発生器の内部回路図である。
図３を参照すれば、サーマルコード発生器２０９は、論理部３１０、スイッチング部３３０及びラッチ部３５０を備える。
論理部３１０は、フィードバックされた複数の第１制御信号Ｃ１１〜Ｃ１８、（以下、Ｃ１ｉ）（ここで、ｉは整数）を受信し、複数の第１制御信号Ｃ１ｉのうち連続した２つの制御信号間を各々演算した複数の信号を出力する。
論理部３１０は、第１インバータ３１０１及び第１ＮＡＮＤゲート３１０２〜第７ＮＡＮＤゲート３１０８を備える。
【００１９】
第１インバータ３１０１は、第１番目の制御信号Ｃ１１の位相を反転させる。
第１ＮＡＮＤゲート３１０２は、第１番目の制御信号Ｃ１１及び第２番目の制御信号Ｃ１２に応答する。
第２ＮＡＮＤゲート３１０３は、第２番目の制御信号Ｃ１２及び第３番目の制御信号Ｃ１３に応答する。
第３ＮＡＮＤゲート３１０４〜第６ＮＡＮＤゲート３１０７も同様である。
最後に、第７ＮＡＮＤゲート３１０８は、第７番目の制御信号Ｃ１７及び第８番目の制御信号Ｃ１８に応答する。
【００２０】
スイッチング部３３０は、比較器の出力信号Ｕ／Ｄに基づき、論理部３１０の複数の信号をスイッチングしてラッチ部３５０に伝える。スイッチング部３３０から出力される複数の信号の各々は、少なくとも一つの以前の信号の状態を考慮した信号であることが望ましい。機能を行うために、スイッチング部３３０は、複数のインバータ３３０１〜３３０９及び複数のスイッチ３３１０〜３３２５を備える。
【００２１】
第２インバータ３３０１は、比較器の出力信号Ｕ／Ｄを反転させて出力する。第３インバータ３３０２は、第１ノードＮ１の信号を反転させて出力する。
第４インバータ３３０３は、第２ノードＮ２の信号を反転させて出力する。同様に、第１０インバータ３３０９は、第８ノードＮ８の信号を反転させて出力する。
【００２２】
第１スイッチ３３１０は、比較器の出力信号Ｕ／Ｄに応答して接地電源ＧＮＤを第１ノードＮ１に供給する。
第２スイッチ３３１１は、第２インバータ３３０１の出力信号Ｕ／ＤＢに応答して第１ＮＡＮＤゲート３１０２の出力信号を第１ノードＮ１に供給する。
第３スイッチ３３１２は、比較器の出力信号Ｕ／Ｄに応答して第１インバータ３１０１の出力信号を第２ノードＮ２に供給する。
第４スイッチ３３１３は、第２インバータの出力信号Ｕ／ＤＢに応答して第２ＮＡＮＤゲート３１０３の出力信号を第２ノードＮ２に供給する。
第５スイッチ３３１４は、比較器の出力信号Ｕ／Ｄに応答して第１ＮＡＮＤゲート３１０２の出力信号を第３ノードＮ３に供給する。
第６スイッチ３３１５は、第２インバータの出力信号Ｕ／ＤＢに応答して第３ＮＡＮＤゲート３１０４の出力信号を第３ノードＮ３に供給する。
第７スイッチ３３１６ないし第１４スイッチ３３２３は、前述の方法と同様にして動作する。
【００２３】
第１５スイッチ３３２４は、比較器の出力信号Ｕ／Ｄに応答して第６ＮＡＮＤゲート３１０７の出力信号を第８ノードＮ８に供給する。
第１６スイッチ３３２５は、第２インバータの出力信号Ｕ／ＤＢに応答して供給電源Ｖｃｃを第８ノードＮ８に供給する。
ラッチ部３５０は、リセット信号ＲＥＳＥＴに応じて初期化され、クロック信号ＣＬＯＣＫに基づき複数の第１制御信号Ｃ１ｉをラッチして出力する。
【００２４】
本発明によれば、ラッチ部３５０はリセット信号ＲＥＳＥＴに応じて初期化され、クロック信号ＣＬＯＣＫに応答してスイッチング部３３０の第３インバータ３３０２ないし第１０インバータ３３０９の出力信号を受信してラッチし、各々第１制御信号の一つ（Ｃ１１〜Ｃ１８のうちいずれか一つ）を出力する複数のフリップフロップを備える。
【００２５】
図４は、図２に示された制御回路２１１の内部ブロック図である。
図４を参照すれば、制御回路２１１は、カウンタ４１及びフリップフロップ４３を備える。
カウンタ４１は、比較器２０５の出力信号Ｕ／Ｄの数をカウントする。カウンタ４１は、出力信号Ｕ／Ｄの論理値が連続的に４回遷移する時に出力の論理状態が変わるように設計されることが望ましい。
フリップフロップ４３は、クロック信号ＣＬＯＣＫに基づき、カウンタ４１の出力信号をラッチして完了信号ＣＯＭＰＬＥＴＥを出力する。
【００２６】
図５は、図２に示されたレジスタ２１３のブロック図である。
図５を参照すれば、レジスタ２１３は複数のフリップフロップを備える。説明の簡略化のために、レジスタは８つのフリップフロップが用いられると仮定する。  レジスタ２１３は完了信号ＣＯＭＰＬＥＴＥに応答して第１制御信号Ｃ１１〜Ｃ１８（あるいはＣ１ｉ）をラッチし、第２制御信号Ｃ２１〜Ｃ２８（あるいはＣ２ｉ）を出力する。
【００２７】
図６は、図２に示されたインピーダンス調整回路２１５の内部回路図である。
図６を参照すれば、インピーダンス調整回路２１５は、複数のスイッチｓｗ１〜ｓｗ８及び複数のＭＯＳトランジスタＭ１〜Ｍ９を備える。
第１ＭＯＳトランジスタＭ１は、一端が比較出力電圧Ｖｔａｒｇｅｔのノードに接続され、他端が接地電源ＧＮＤに接続され、ゲートに出力電圧Ｖｏが印加される。
【００２８】
第２ＭＯＳトランジスタＭ２は、一端が比較出力電圧Ｖｔａｒｇｅｔのノードに接続され、他端が接地電源ＧＮＤに接続され、ゲートが第１スイッチｓｗ１の一端に接続される。
第１スイッチｓｗ１は第２制御信号Ｃ２ｉのうち第１番目の信号Ｃ２１に基づき、出力電圧Ｖｏ及び接地電源ＧＮＤのうち一つを選んで第２ＭＯＳトランジスタＭ２のゲートに供給する。
【００２９】
同様に、第３ＭＯＳトランジスタＭ３〜第９ＭＯＳトランジスタＭ９は、一端が比較出力電圧Ｖｔａｒｇｅｔのノードに接続され、他端が接地電源ＧＮＤに接続され、ゲートが各々第２スイッチｓｗ２〜第８スイッチｓｗ８に接続される。
第２スイッチｓｗ２〜第８スイッチｓｗ８は各々第２番目の信号Ｃ２２〜第８番目の信号Ｃ２８に基づき、出力電圧Ｖｏ及び接地電源ＧＮＤのうち一つを選んで第３ＭＯＳトランジスタＭ３〜第９ＭＯＳトランジスタＭ９のゲートに供給される。
本発明によれば、複数のＭＯＳトランジスタＭ１〜Ｍ９は、望ましくは、幅及び長さの割合が同一である。
【００３０】
図７は、図２に示された電流源２１７の一実施の形態を示す回路図である。
図７を参照すれば、電流源２１７は、バンドギャップレファレンス７０１、バンドギャップレファレンス７０１及び負荷抵抗Ｒｏに接続された演算増幅器７０２、及び２つのＭＯＳトランジスタＭＰ１及びＭＰ２を用いて実現可能である。第１ＭＯＳトランジスタＭＰ１の一端は供給電源Ｖｃｃに接続され、第１ＭＯＳトランジスタＭＰ１の他端は負荷抵抗Ｒｏに接続される。そして、第１ＭＯＳトランジスタＭＰ１のゲートは演算増幅器７０２に接続される。
【００３１】
第２ＭＯＳトランジスタＭＰ２の一端は供給電源Ｖｃｃに接続され、第２ＭＯＳトランジスタＭＰ２の他端は比較出力電圧Ｖｔａｒｇｅｔに接続される。そして、第２ＭＯＳトランジスタＭＰ２のゲートは第１ＭＯＳトランジスタＭＰ１のゲートに接続される。
このような回路は当業者によって容易に理解され、且つ解釈されるため、ここでは説明を省略する。結果的に、ＭＯＳトランジスタＭＰ２を流れる電流の最高値は、ＭＯＳトランジスタＭＰ１及びＭＯＳトランジスタＭＰ２の比を用いて設計者がいつでも調節可能である。
【００３２】
図２ないし図７を参照し、本発明に係るインピーダンス制御回路について説明する。
本発明に係るインピーダンス制御回路は、電流源２１７から供給される電流をインピーダンス調整回路２１５において調節して、出力駆動装置が所望する出力インピーダンスを有する所定の制御信号を生じるようにしている。
インピーダンス制御回路は、先ず、比較出力電圧Ｖｔａｒｇｅｔを基準電圧Ｖｒｅｆと比較する。そして、比較出力電圧Ｖｔａｒｇｅｔを基準電圧Ｖｒｅｆと同じくするために、第２制御信号Ｃ２ｉを生じる。この時、比較器２０５、サーマルコード発生器２０９、制御回路２１１及びレジスタ２１３が用いられる。
【００３３】
比較器２０５は、基準電圧Ｖｒｅｆ及び比較出力電圧Ｖｔａｒｇｅｔ間の電圧差を比較し、論理値“１”又は“０”を出力する。ここでは、説明を簡略化のために、基準電圧Ｖｒｅｆが比較出力電圧Ｖｔａｒｇｅｔよりも高ければ“０”を出力し、そうでなければ“１”を出力すると仮定する。
ここで、比較出力電圧Ｖｔａｒｇｅｔが基準電圧Ｖｒｅｆよりも低いということは、インピーダンス調整回路２１５のインピーダンスが所望のインピーダンスに比べて小さく設定されているということを意味する。
【００３４】
この場合、並列接続されたＭＯＳトランジスタのうちターンオフされるＭＯＳトランジスタの数を増やしていきつつ、つまり、インピーダンス値を高めていきつつ比較出力電圧Ｖｔａｒｇｅｔを基準電圧Ｖｒｅｆと同じくする。比較器２０５は、クロック信号ＣＬＯＣＫの立ち下がりエッジにおいて電圧を比較すると仮定する。
動作モード信号Ｐ／Ｄはパワーダウンイネーブル信号であり、本発明に係るインピーダンス制御回路が動作していない場合に比較器２０５をパワーダウンモードにさせる信号である。
【００３５】
比較器２０５がパワーダウンモードである時に比較器２０５の出力値Ｕ／Ｄを保持しておくことを可能にするため、ラッチ回路２０７を比較器２０５の出力端子に接続させることが望ましい。
比較器２０５の出力信号Ｕ／Ｄを用い、インピーダンス調整回路２１５の複数のＭＯＳトランジスタＭ２〜Ｍ４を開閉する第２制御信号Ｃ２ｉを生じる。まず、出力信号Ｕ／Ｄの論理値が“０”である場合、すなわち、基準電圧Ｖｒｅｆが比較出力電圧Ｖｔａｒｇｅｔよりも高ければ、クロック信号ＣＬＯＣＫが印加される都度、第１制御信号Ｃ１ｉが順次“０”を出力するようにする。このような過程は出力信号Ｕ／Ｄが“１”になるまで続く。
【００３６】
第１制御信号Ｃ１ｉによって定まる第２制御信号Ｃ２ｉに基づき、インピーダンス調整回路２１５のＭＯＳトランジスタが順次にターンオンされつつ比較器２０５の出力信号Ｕ／Ｄが“１”になる時がいつかはくる。この時、最後にターンオンされたＭＯＳトランジスタをターンオフさせれば、比較器２０５の出力信号Ｕ／Ｄが“０”になるであろう。なぜならば、この辺りにおいて比較出力電圧Ｖｔａｒｇｅｔと基準電圧Ｖｒｅｆとが互いに近似的な値を有し、並列接続されたＭＯＳトランジスタを一つ追加したり、あるいは削除することがの如き出力信号Ｕ／Ｄの論理値を変えるからである。
【００３７】
上述したように、インピーダンス調整回路２１５において、比較器２０５の出力信号Ｕ／Ｄが“０”である状態において、ターンオンされるＭＯＳトランジスタが一つ追加されれば、比較器２０５の出力信号Ｕ／Ｄが“１”となり、次に、ＭＯＳトランジスタをターンオフさせれば、比較器２０５の出力信号Ｕ／Ｄが再び“０”となる論理値の遷移回数をカウントして第２制御信号Ｃ２ｉの論理値を最終的に決定する。
【００３８】
本発明においては、比較器２０５に入力される基準電圧Ｖｒｅｆ及び比較出力電圧Ｖｔａｒｇｅｔに混在している雑音により第１制御信号Ｃ１ｉに誤り（あるいは、第２制御信号の誤り）が生じることを防ぐために、第１制御信号（第２制御信号）の任意の信号の論理値が少なくとも２つ以上の以前の信号の論理値を考慮して定まるようにする。このような動作は、本発明に係るサーマルコード発生器２０９において行われる。
【００３９】
図８は、本発明の実施形態によるインピーダンス制御回路の信号に対する波形図である。
図８を参照すれば、出力信号Ｕ／Ｄが“０”であれば、比較出力電圧Ｖｔａｒｇｅｔがクロック信号ＣＬＯＣＫの１周期ごとに所定の値ずつ高まるということが分かる。このような過程が続いていてから、出力信号Ｕ／Ｄが“１”になれば、クロック信号ＣＬＯＣＫの次の周期には比較出力電圧Ｖｔａｒｇｅｔが所定の値だけ低くなる。低くなった比較出力電圧Ｖｔａｒｇｅｔが基準電圧Ｖｒｅｆよりも低ければ、出力信号Ｕ／Ｄが再び“０”になる。
【００４０】
同様に、比較出力電圧Ｖｔａｒｇｅｔの最終的な変化が出力信号Ｕ／Ｄの連続的な遷移をもたらす場合、所定の期間を待ってから完了信号ＣＯＭＰＬＥＴＥをイネーブルさせる。
完了信号ＣＯＭＰＬＥＴＥがイネーブルされれば、比較器はそれ以上動作しなくても良く、定まった第２制御信号Ｃ２ｉは必要な出力駆動トランジスタがある所へ与えられる。
【００４１】
図９は、本発明の他の実施形態によるインピーダンス調整回路（図２の２１５）の回路図である。
図９を参照すれば、インピーダンス調整回路２１５は、インバータ２５０、供給電源Ｖｃｃに接続されたプルアップトランジスタ２５２、及び接地ＧＮＤに接続されたプルダウントランジスタ２５４を備える。
【００４２】
もし、第２制御信号Ｃ２ｉの論理値が“１”であれば、プルアップトランジスタ２５２及びプルダウントランジスタ２５４はターンオンされる。これとは逆に、もし、第２制御信号Ｃ２ｉの論理値が“０”であれば、プルアップトランジスタ２５２及びプルダウントランジスタ２５４はターンオフされる。
その結果、第２制御信号Ｃ２ｉは、各々の出力駆動トランジスタの出力インピーダンスと半導体装置の外部システムの入力インピーダンスＺｉとを一致させることができる。
【００４３】
本発明は図面に示された実施形態を参考として説明されたが、これは単なる例示的なものに過ぎず、この技術分野における当業者ならば、これより各種の変形及び均等な他の実施形態が可能であるという点は理解できるであろう。よって、本発明の技術的な保護範囲は請求範囲上の技術的な思想によって定まるべきである。
【００４４】
【発明の効果】
以上述べたように、本発明のインピーダンス制御回路によれば、インピーダンス整合のために外部抵抗を用いないことから、ＰＣＢを小型化でき、特に、外部抵抗の誤差範囲を従来よりも一層精度よく調節可能な電流源を用いることから、さらに良好なインピーダンス整合結果を得ることができる。
【図面の簡単な説明】
【図１】従来技術によるインピーダンス制御回路のブロック図。
【図２】本発明に係るインピーダンス制御回路のブロック図。
【図３】図２のサーマルコード発生器の内部回路図。
【図４】図２の制御回路の内部ブロック図。
【図５】図２のレジスタの内部回路に対するブロック図。
【図６】図２のインピーダンス調整回路の内部回路図。
【図７】図２の電流源の一実施の形態を示す回路図。
【図８】本発明の実施形態によるインピーダンス制御回路の信号に対する波形図。
【図９】図２のインピーダンス制御回路の他の実施の形態を示す回路図。
【符号の説明】
２００  インピーダンス制御回路
２０５  比較器
２０９  サーマルコード発生器
２１１  制御回路
２１３  レジスタ
２１５  インピーダンス調整回路
２１７  電流源
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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