(57)【特許請求の範囲】
【請求項１】
透明な絶縁基板上に形成された複数の画素と、
前記透明な絶縁基板上に形成され、前記複数の画素へ信号を供給する駆動回路とを有し、
前記駆動回路は、第１の電圧と前記第１の電圧よりも低い第２の電圧との間で振幅する信号が入力される入力端子と、
前記第１の電圧よりも高い第３の電圧と、前記第２の電圧との間で振幅する信号を出力する出力端子と、
第１導電型の第１トランジスタと、
第２導電型の第２トランジスタと、
第１導電型の第３トランジスタと、
ダイオードとを有し、
前記入力端子は、前記第１トランジスタのゲート電極と前記第３トランジスタのソース領域とに接続され、
前記出力端子は、前記第２トランジスタのドレイン領域と前記第３トランジスタのドレイン領域とに接続され、
前記第１トランジスタのドレイン領域は前記第２トランジスタのゲート電極に接続され、
前記第１トランジスタのソース領域には接地電位が供給され、
前記第２トランジスタのソース領域は前記第３の電圧を供給する電源線に接続され、
前記第３トランジスタのゲート電極には、前記第２の電圧より高く、前記第１の電圧以下の直流電圧が供給され、
前記第２トランジスタのゲート電極と前記電源線との間には前記ダイオードが接続され、
前記入力端子に前記第１の電圧が入力された場合には前記第３の電圧が前記出力端子から出力され、前記入力端子に前記第２の電圧が入力された場合には前記第２の電圧が前記出力端子から出力されるレベル変換回路を有することを特徴とする表示デバイス。
【請求項２】
前記第１トランジスタの半導体層は、多結晶シリコンで構成されることを特徴とする請求項１に記載の表示デバイス。
【請求項３】
前記ダイオードは、第２導電型のトランジスタにより構成されることを特徴とする請求項１または請求項２に記載の表示デバイス。
【請求項４】
前記複数の画素の各々は、第２導電型のトランジスタを有することを特徴とする請求項１ないし請求項３のいずれか１項に記載の表示デバイス。
【請求項５】
前記表示デバイスは、液晶表示装置であることを特徴とする請求項１ないし請求項４のいずれか１項に記載の表示デバイス。
【請求項６】
透明な絶縁基板上に形成された複数の画素と、
前記透明な絶縁基板上に形成され、前記複数の画素へ信号を供給する駆動回路とを有し、
前記駆動回路は、第１の電圧と前記第１の電圧よりも低い第２の電圧との間で振幅する信号が入力される入力端子と、
前記第１の電圧よりも高い第３の電圧と、前記第２の電圧との間で振幅する信号を出力する出力端子と、
第１導電型の第１トランジスタと、
第２導電型の第２トランジスタと、
第１導電型の第３トランジスタと、
第２導電型の第４トランジスタとを有し、
前記入力端子は、前記第１トランジスタのゲート電極と前記第３トランジスタのソース領域とに接続され、
前記出力端子は、前記第２トランジスタのドレイン領域と前記第３トランジスタのドレイン領域とに接続され、
前記第１トランジスタのドレイン領域は前記第２トランジスタのゲート電極に接続され、
前記第１トランジスタのソース領域には接地電位が供給され、
前記第２トランジスタのソース領域は前記第３の電圧を供給する電源線に接続され、
前記第３トランジスタのゲート電極には、前記第２の電圧より高く、前記第１の電圧以下の直流電圧が供給され、
前記第２トランジスタのゲート電極と前記電源線との間には前記第４トランジスタが接続され、
前記第４トランジスタのゲート電極には固定電圧が供給され、
前記入力端子に前記第１の電圧が入力された場合には前記第３の電圧が前記出力端子から出力され、前記入力端子に前記第２の電圧が入力された場合には前記第２の電圧が前記出力端子から出力されるレベル変換回路を有することを特徴とする表示デバイス。
【請求項７】
前記第１トランジスタの半導体層は、多結晶シリコンで構成されることを特徴とする請求項６に記載の表示デバイス。
【請求項８】
前記複数の画素の各々は、第２導電型のトランジスタを有することを特徴とする請求項６または請求項７に記載の表示デバイス。
【請求項９】
前記表示デバイスは、液晶表示装置であることを特徴とする請求項６ないし請求項８のいずれか１項に記載の表示デバイス。
【請求項１０】
透明な絶縁基板上に形成された複数の画素と、
前記透明な絶縁基板上に形成され、前記複数の画素へ信号を供給する駆動回路とを有し、
前記駆動回路は、第１の電圧と前記第１の電圧よりも低い第２の電圧との間で振幅する信号が入力される入力端子と、
前記第１の電圧よりも高い第３の電圧と、前記第２の電圧との間で振幅する信号を出力する出力端子と、
第１導電型の第１トランジスタと、
第２導電型の第２トランジスタと、
第１導電型の第３トランジスタと、
抵抗素子とを有し、
前記入力端子は、前記第１トランジスタのゲート電極と前記第３トランジスタのソース領域とに接続され、
前記出力端子は、前記第２トランジスタのドレイン領域と前記第３トランジスタのドレイン領域とに接続され、
前記第１トランジスタのドレイン領域は前記第２トランジスタのゲート電極に接続され、
前記第１トランジスタのソース領域には接地電位が供給され、
前記第２トランジスタのソース領域は前記第３の電圧を供給する電源線に接続され、
前記第３トランジスタのゲート電極には、前記第２の電圧より高く、前記第１の電圧以下の直流電圧が供給され、
前記第２トランジスタのゲート電極と前記電源線との間には前記抵抗素子が接続され、
前記入力端子に前記第１の電圧が入力された場合には前記第３の電圧が前記出力端子から出力され、前記入力端子に前記第２の電圧が入力された場合には前記第２の電圧が前記出力端子から出力されるレベル変換回路を有することを特徴とする表示デバイス。
【請求項１１】
前記第１トランジスタの半導体層は、多結晶シリコンで構成されることを特徴とする請求項１０に記載の表示デバイス。
【請求項１２】
前記複数の画素の各々は、第２導電型のトランジスタを有することを特徴とする請求項１０または請求項１１に記載の表示デバイス。
【請求項１３】
前記表示デバイスは、液晶表示装置であることを特徴とする請求項１０ないし請求項１２のいずれか１項に記載の表示デバイス。
【請求項１４】
透明な絶縁基板上に形成された複数の画素と、
前記透明な絶縁基板上に形成され、前記複数画素へ信号を供給する駆動回路とを有し、
前記駆動回路は、第１の電圧と前記第１の電圧よりも低い第２の電圧との間で振幅する信号が入力される入力端子と、
前記第１の電圧よりも高い第３の電圧と、前記第２の電圧との間で振幅する信号を出力する出力端子と、
第１導電型の第１トランジスタと、
第２導電型の第２トランジスタと、
第１導電型の第３トランジスタと、
ダイオードとを有し、
前記入力端子は、前記第１トランジスタのソース領域と前記第３トランジスタのゲート電極とに接続され、
前記出力端子は、前記第２トランジスタのドレイン領域と前記第３トランジスタのドレイン領域とに接続され、
前記第１トランジスタのドレイン領域は前記第２トランジスタのゲート電極に接続され、
前記第３トランジスタのソース領域には接地電位が供給され、
前記第２トランジスタのソース領域は前記第３の電圧を供給する電源線に接続され、
前記第１トランジスタのゲート電極には、前記第２の電圧より高く、前記第１の電圧以下の直流電圧が供給され、
前記第２トランジスタのゲート電極と前記電源線との間には前記ダイオードが接続され、
前記入力端子に前記第１の電圧が入力された場合には前記第２の電圧が前記出力端子から出力され、前記入力端子に前記第２の電圧が入力された場合には前記第３の電圧が前記出力端子から出力されるレベル変換回路を有することを特徴とする表示デバイス。
【請求項１５】
前記第１トランジスタの半導体層は、多結晶シリコンで構成されることを特徴とする請求項１４に記載の表示デバイス。
【請求項１６】
前記ダイオードは、第２導電型のトランジスタにより構成されることを特徴とする請求項１４または請求項１５に記載の表示デバイス。
【請求項１７】
前記複数の画素の各々は、第２導電型のトランジスタを有することを特徴とする請求項１４ないし請求項１６のいずれか１項に記載の表示デバイス。
【請求項１８】
前記表示デバイスは、液晶表示装置であることを特徴とする請求項１４ないし請求項１７のいずれか１項に記載の表示デバイス。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、レベル変換回路および液晶表示装置に係わり、特に、ポリシリコントランジスタで構成されるレベル変換回路に適用して有効な技術に関する。
【０００２】
【従来の技術】
ＳＴＮ（Super Twisted Nematic）方式、あるいはＴＦＴ（Thin Film Transister）の液晶表示モジュールは、ノート型パソコン等の表示装置として広く使用されている。
このような液晶表示パネルを駆動する駆動回路は、外部回路としてレベル変換回路を必要とするものもある。
このようなレベル変換回路は、例えば、特開平０６−２０４８５０号公報に記載されている。
【０００３】
図１３は、従来のレベル変換回路の一例を示す回路図である。
なお、この図１３に示すレベル変換回路は、半導体層が単結晶シリコン（Ｓｉ）から成るＭＯＳトランジスタで構成されるレベル変換回路であり、前記公報（特開平０６−２０４８５０号）の図４に記載されているものと同じ回路構成のものである。
図１３に示すレベル変換回路は、低電圧の入力信号φ１が入力されるＣＭＯＳインバータ（ＩＮＶ１）と、このＣＭＯＳインバータ（ＩＮＶ１）の出力信号φ２が入力されるＣＭＯＳインバータ（ＩＮＶ２）とを有する。
ＣＭＯＳインバータ（ＩＮＶ１）は、ＶＣＣの低電圧と、ＶＳＳの基準電圧（または接地電圧）との間に接続されるＰチャンネル形ＭＯＳトランジスタ（以下、ＰＭＯＳと称する。）（Ｍ５）と、Ｎチャンネル形ＭＯＳトランジスタ（以下、ＮＭＯＳと称する。）（Ｍ６）とで構成される。
同様に、ＣＭＯＳインバータ（ＩＮＶ２）は、ＶＣＣの低電圧と、ＶＳＳの基準電圧との間に接続されるＰＭＯＳ（Ｍ７）と、ＮＭＯＳ（Ｍ８）とで構成される。
【０００４】
さらに、ＶＤＤの高電圧と、ＶＳＳの基準電圧との間に接続されるＰＭＯＳ（Ｍ９）とＮＭＯＳ（Ｍ１１）とから成る直列回路と、ＰＭＯＳ（Ｍ１０）とＮＭＯＳ（Ｍ１２）とから成る直列回路とを有する。
ここで、ＮＭＯＳ（Ｍ１１）のゲート電極には、ＣＭＯＳインバータ（ＩＮＶ２）の出力信号φ３が入力され、ＮＭＯＳ（Ｍ１２）のゲート電極には、ＣＭＯＳインバータ（ＩＮＶ１）の出力信号φ２が入力される。
また、ＰＭＯＳ（Ｍ９）のゲート電極は、ＰＭＯＳ（Ｍ１０）のドレイン電極に接続され、ＰＭＯＳ（Ｍ１０）のゲート電極は、ＰＭＯＳ（Ｍ９）のドレイン電極に接続される。
【０００５】
入力端子ＶＩＮより入力される入力信号φ１は、ＶＣＣの低電圧と、ＶＳＳの基準電圧との間の振幅を有し、各ＣＭＯＳインバータ（ＩＮＶ１，ＩＮＶ２）により、ＶＣＣの低電圧と、ＶＳＳの基準電圧との間の振幅を有する低電圧出力（φ２，φ３）に変換される。
この低電圧出力信号（φ２，φ３）は、Ｎチャネル形ＭＯＳトランジスタ（Ｍ１１，Ｍ１２）のゲート電極に入力され、出力端子（ＶＯＵＴｌ，ＶＯＵＴ２）からレベル変換された信号、即ち、高電圧電源ＶＤＤと接地電圧ＶＳＳ間との振幅を有する相補出力信号（φ４，φ５）が出力される。
例えば、低電圧出力信号φ２がＨｉｇｈレベル（以下、単に、Ｈレベル）、低電圧出力信号φ３がＬｏｗレベル（以下、単に、Ｌレベル）のときには、ＮＭＯＳ（Ｍ１２）がＯＮ、ＰＭＯＳ（Ｍ９）がＯＮ、ＮＭＯＳ（Ｍ１１）がＯＦＦ、ＰＭＯＳ（Ｍ１０）がＯＦＦとなり、出力端子ＶＯＵＴ２からは接地電圧ＶＳＳが、出力端子ＶＯＵＴ１からは高電圧ＶＤＤが出力される。
同様に、低電圧出力信号φ２がＬレベル、低電圧出力信号φ３がＨレベルのときには、ＮＭＯＳ（Ｍ１２）がＯＦＦ、ＰＭＯＳ（Ｍ９）がＯＦＦ、ＮＭＯＳ（Ｍ１１）がＯＮ、ＰＭＯＳ（Ｍ１０）がＯＮとなり、出力端子ＶＯＵＴ２からは高電圧電源ＶＤＤが、出力端子ＶＯＵＴ１からは接地電圧ＶＳＳが出力される。
【０００６】
図１４は、従来のレベル変換回路の他の例を示す回路図である。
なお、この図１４に示すレベル変換回路も、半導体層が単結晶シリコン（Ｓｉ）から成るＭＯＳトランジスタで構成されるレベル変換回路であり、前記公報（特開平０６−２０４８５０号）の図１に記載されているものと同じ回路構成のものである。
この図１４に示すレベル変換回路は、ＣＭＯＳインバータ（ＩＮＶ２）が省略されるとともに、ＮＭＯＳ（Ｍ１１）のソース電極に、ＣＭＯＳインバータ（ＩＮＶ１）の出力信号φ２が入力され、そのゲート電極にＶＣＣの低電圧が印加される点で、図１３に示すレベル変換回路と相違する。
この図１４に示すレベル変換回路は、図１３のレベル変換回路において、出力端子（ＶＯＵＴ１，ＶＯＵＴ２）から出力されるレベル変換された出力信号（φ４，φ５）が、ＨレベルからＬレベル、またはＬレベルからＨレベルに変化するときに、ＰＭＯＳ（Ｍ９）、ＮＭＯＳ（Ｍ１１）、ＰＭＯＳ（Ｍ１０）およびＮＭＯＳ（Ｍ１２）とが同時にＯＮとなり、ＰＭＯＳ（Ｍ９）とＮＭＯＳ（Ｍ１１）とから成る直列回路、ＰＭＯＳ（Ｍ１０）とＮＭＯＳ（Ｍ１２）とから成る直列回路に貫通電流が流れるのを防止するようにしたものである。
【０００７】
【発明が解決しようとする課題】
しかしながら、図１３に示すレベル変換回路では、低電圧側に４個のＭＯＳトランジスタ（Ｍ５〜Ｍ８）と、高電圧側に４個のＭＯＳトランジスタ（Ｍ９〜Ｍ１２）とで、全体で８個のＭＯＳトランジスタが必要であり、同様に、図１４に示すレベル変換回路では６個のＭＯＳトランジスタが必要であり、従来のレベル変換回路は、多くのＭＯＳトランジスタを必要とするという問題点があった。
一方、半導体層が単結晶シリコンから成るＭＯＳトランジスタの移動度は１０００〜２０００ｃｍ／Ｖ・ｓ、半導体層が多結晶シリコン（ポリシリコン）から成るＭＯＳトランジスタの移動度は１０〜１００ｃｍ／Ｖ・ｓ、半導体層がアモルファスシリコンから成るＭＯＳトランジスタの移動度は０．１〜１０ｃｍ／Ｖ・ｓであることが知られている。
半導体層が多結晶シリコンやアモルファスシリコンから成るＭＯＳトランジスタは、石英ガラスや、軟化点８００°Ｃ以下のガラスなどの透明な絶縁基板に形成することができるので、液晶表示装置などの表示デバイスに直接電子回路を形成することができる。
【０００８】
図１５は、半導体が単結晶シリコンから成るＮチャンネル型ＭＯＳトランジスタのスイッチング特性の一例を示すグラフであり、図１６は、半導体層がポリシリコンから成るＭＯＳトランジスタのスイッチング特性の一例を示すグラフである。
これらのグラフにおいて、Ａは標準的なしきい値（ＶTH）の場合の特性であり、Ｂはしきい値（ＶTH）が、標準的なしきい値（ＶTH）より−１Ｖ変化した場合の特性、Ｃはしきい値（ＶTH）が、標準的なしきい値（ＶTH）より＋１Ｖ変化した場合の特性である。
図１５、図１６から理解できるように、半導体層として、５００°Ｃ〜１１００°Ｃの温度で結晶化させる、固相成長法によって得られるポリシリコンや、ＣＶＤ法で形成したアモルファスシリコンをレーザーアニールで結晶化させたポリシリコンを使用するポリシリコンＭＯＳトランジスタ（例えば、ポリシリコン薄膜トランジスタ）では、ゲート・ソース間電圧（ＶＧＳ）が低電圧（例えば、５Ｖ以下）の場合に、半導体層が単結晶シリコンから成るＭＯＳトランジスタのドレイン電流値（ＩＤ）に比して、ドレイン電流値（ＩＤ）が小さく、かつ、ドレイン電流値（ＩＤ）はしきい値（ＶTH）の変動により大きく変化する。
そのため、図１３、図１４に示すレベル変換回路を、半導体層が単結晶シリコンから成るＭＯＳトランジスタを使用して構成する場合には、十分な動作を保証することができるが、図１３、図１４に示すレベル変換回路を、半導体層がポリシリコンから成るポリシリコンＭＯＳトランジスタを使用して構成する場合には、電源電圧が低電圧ＶＣＣの場合に十分な駆動能力を得ることができないという欠点があった。
【０００９】
図１７は、ＣＭＯＳインバータの直流伝達曲線を示すグラフである。
一般的に、ＣＭＯＳインバータでは、入力信号のＨレベルとＬレベルの中間の電圧を越えたときに、ＣＭＯＳインバータを構成するＰチャンネル型ＭＯＳトランジスタおよびＮチャンネル型ＭＯＳトランジスタが、ＯＮからＯＦＦ（またはＯＦＦからＯＮ）になるように、ＣＭＯＳインバータを構成するＰチャンネル型ＭＯＳトランジスタおよびＮチャンネル型ＭＯＳトランジスタのしきい値（ＶTH）が決定される。この状態のときの直流伝達特性が、図１７のＡである。
また、図１７に示すＢは、ＣＭＯＳインバータを構成するＰチャンネル型ＭＯＳトランジスタおよびＮチャンネル型ＭＯＳトランジスタのしきい値（ＶTH）が、図１７のＡに示す場合よりも−方向へ変化した場合の直流伝達特性で、図１７に示すＣは、ＣＭＯＳインバータを構成するＰチャンネル型ＭＯＳトランジスタおよびＮチャンネル型ＭＯＳトランジスタのしきい値（ＶTH）が、図１７のＡに示す場合よりも＋方向へ変化した場合の直流伝達特性である。
【００１０】
図１８は、ＣＭＯＳインバータの入出力波形を説明するための模式図である。この図１８において、（イ）はＣＭＯＳインバータに入力される入力信号の波形であり、（ロ）〜（ニ）は、直流伝達特性が、それぞれ図１７のＡ〜Ｃの場合における、ＣＭＯＳインバータから出力される出力信号の波形を示す。
ＣＭＯＳインバータの直流伝達特性が、図１７のＡの場合には、図１８の（ロ）に示すように、入力信号の立ち上がり時点からｔＤＡ時間遅れて、出力信号はたち下がるが、出力信号のＨレベル期間（ＬＨＡ）およびＬレベル期間（ＬＬＡ）は、入力信号と同じになる。
しかしながら、ＣＭＯＳインバータの直流伝達特性が、図１７のＢの場合には、図１８の（ハ）に示すように、入力信号の立ち上がり時点からｔＤＡ時間よりも短いｔＤＢ時間遅れて、出力信号はたち下がるとともに、出力信号のＨレベル期間（ＬＨＢ）が、入力信号のＨレベル期間よりも短く、かつ、Ｌレベル期間（ＬＬＢ）は、入力信号のＬレベル期間よりも長くなる。
また、ＣＭＯＳインバータの直流伝達特性が、図１７のＣの場合には、図１８の（ニ）に示すように、入力信号の立ち上がり時点からｔＤＡ時間よりも長いｔＤＣ時間遅れて、出力信号はたち下がるとともに、出力信号のＨレベル期間（ＬＨＣ）が、入力信号のＨレベル期間よりも長く、かつ、Ｌレベル期間（ＬＬＣ）は、入力信号のＬレベル期間よりも短くなる。
【００１１】
一般的に、ポリシリコンＭＯＳトランジスタの場合、半導体層が単結晶シリコンから成るＭＯＳトランジスタに比べて、ＭＯＳトランジスタのしきい値（ＶTH）のバラツキが大きく、かつ、図１６から分かるように、ＭＯＳトランジスタのしきい値（ＶTH）が変動すると、ドレイン電流値（ＩＤ）が大きく変化する。
このため、従来のレベル変換回路を、ポリシリコンＭＯＳトランジスタで構成した場合には、主にＣＭＯＳインバータ（ＩＮＶ１，ＩＮＶ２）を構成するポリシリコンＭＯＳトランジスタのしきい値（ＶTH）のばらつきにより、ＣＭＯＳインバータ（ＩＮＶ１，ＩＮＶ２）の直流伝達特性が大きく変動するので、入力信号に対する出力信号の遅延時間（または位相差）と、Ｈレベル期間（またはＬレベル期間）の変化が大きくなるという問題があった。
例えば、電界効果移動度約８０ｃｍ／Ｖ・ｓのポリシリコンＮチャンネル型ＭＯＳトランジスタと、電界効果移動度約６０ｃｍ／Ｖ・ｓのポリシリコンＰチャンネル型ＭＯＳトランジスタにより、図１３に示すレベル変換回路を構成した時の入出力信号波形を図１９に示す。
図１９において、φ５は、標準的なしきい値（ＶTH）の場合のレベル変換回路の出力波形、φ５−１は、ＮＭＯＳおよびＰＭＯＳトランジスタのしきい値（ＶTH）が−１Ｖ変化した場合の出力波形、φ５−２は、ＮＭＯＳおよびＰＭＯＳトランジスタのしきい値（ＶTH）が＋１Ｖ変化した場合の出力波形である。
図１９から分かるように、ＭＯＳトランジスタのしきい値（ＶTH）変動により、入力信号に対する出力信号の遅延時間、および出力信号のＨレベル期間が大きく変動する。
【００１２】
アナログサンプリング方式のアクティブマトリクスポリシリコンＭＯＳトランジスタ液晶表示モジュールでは、このようなレベル変換回路からの出力信号の遅延時間、および出力信号のＨレベル期間の変動は、例えば、中間調表示時の縦線等の画質不良を生じさせる。
図２０は、アクティブマトリクスポリシリコンＭＯＳトランジスタ液晶表示モジュールの表示原理を説明するための図である。
アクティブマトリクスポリシリコンＭＯＳトランジスタ液晶表示モジュールでは、１水平期間内に走査回路により、例えば、ゲート電極線Ｇｌを選択し、この間に、水平走査回路内のシフトレジスタ（ＳＲ）のシフト走査により、（ｎ−１）番目のドレイン電極線、ｎ番目のドレイン電極線、（ｎ＋１）番目のドレイン電極線へと順次アナログ映像信号φｓｉｇをサンプリングし、これをゲート電極線数だけ繰り返し行うことで映像表示を行う。
【００１３】
ドレイン電極線（ｎ−１，ｎ，ｎ＋１）へのアナログ映像信号φｓｉｇのサンプリング動作について、図２１のタイミングチャートを用いて説明する。
まず、相補クロック入力信号（φＰＬ，φＮＬ）の電圧レベルをレベル変換回路（ＬＶｌ，ＬＶ２）によりレベルシフトし、レベルシフトされた相補信号（φＮＨ，φＰＨ）を生成する。
信号φＰＨと、シフトレジスタ（ＳＲ）の出力とを、ＮＡＮＤ回路ＮＡｌに入力し、サンプリングパルスφＮを生成するとともに、信号φＮＨと、シフトレジスタ（ＳＲ）の出力とを、ＮＡＮＤ回路ＮＡ２に入力し、サンプリングパルス（φＮ＋１）を生成する。
これらサンプリングパルス（φＮ，φＮ＋１）の反転パルス（／φＮ，／φＮ＋１；ここで、／は反転信号を意味する。）により、サンプルホールド回路（ＳＨ２，ＳＨ３）を駆動して、時間的に変化するアナログ映像信号φｓｉｇを逐次サンプリングし、（ｎ−１）番目のドレイン電極線、ｎ番目のドレイン電極線、（ｎ＋１）番目のドレイン電極線へ映像信号電圧（φｍ，φｍ＋１）を供給する。
【００１４】
したがって、レベル変換回路（ＬＶｌ，ＬＶ２）を構成するＭＯＳトランジスタのしきい値（ＶTH）変動が生じた場合には、レベル変換回路（ＬＶｌ，ＬＶ２）でレベルシフトされた相補信号（φＮＨ，φＰＨ）の位相およびＨレベル期間が変動し、サンプリングパルス（φＮ，φＮ＋１）の位相およびＨレベル期間が変動する。
サンプリングパルス（φＮ，φＮ＋１）の位相およびＨレベル期間の変化は、サンプリング期間の短縮、または、本来サンプリングすべきアナログ映像信号φｓｉｇとは異なるアナログ映像信号φｓｉｇをサンプリングしたり、あるいは、サンプリングパルス（φＮ，φＮ＋１）のサンプリング期間の重なりを生じさせる。
これにより、液晶表示パネルに表示される画像にゴーストが生じ、表示画像の表示品質を著しく損なわせることになる。
【００１５】
また、デジタル入力方式のアクティブマトリクスポリシリコンＭＯＳトランジスタ液晶表示モジュールでは、デジタル−アナログ変換器（Ｄ／Ａ変換器）の前にこのようなレベル変換回路を設けると、各データビットのレベル変換回路での遅延時間にバラツキが生じ、一部のビットのデータが反転した状態でデジタル−アナログ変換されるので誤表示が起こる。
本発明は、前記従来技術の問題点を解決するためになされたものであり、本発明の目的は、レベル変換回路において、高速で、かつ、トランジスタのしきい値変動に対して安定に動作させることが可能となる技術を提供することにある。
本発明の他の目的は、液晶表示装置において、前記レベル変換回路を用いて表示画像の表示品質を向上させることが可能となる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述及び添付図面によって明らかにする。
【００１６】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記の通りである。
即ち、本発明は、第１導電型トランジスタと、当該第１導電型トランジスタに接続される負荷回路とを有する１段目の回路と、第１導電型トランジスタと、当該第１導電型トランジスタに接続される第２導電型トランジスタとを有する２段目の回路とを備え、前記１段目の回路の第１導電型トランジスタ、および前記２段目の回路の第１導電型トランジスタの電極の中で、出力または次段への出力に接続される電極以外の電極は全て、前記外部入力信号電圧または直流電圧が印加されることを特徴とする。
【００１７】
本発明の好ましい実施の形態では、前記１段目の回路の前記負荷回路は、第２導電型トランジスタから成り、前記負荷回路の前記第２導電型トランジスタのゲート電極には、外部から入力信号が印加されないことを特徴する。
また、本発明のより好ましい実施の形態では、前記負荷回路の前記第２導電型トランジスタのゲート電極は、前記負荷回路の前記第２導電型トランジスタのドレイン電極に接続されるか、あるいは、前記負荷回路の前記第２導電型トランジスタのゲート電極には、直流電圧が印加されることを特徴とする。
また、本発明のより好ましい実施の形態では、前記負荷回路は、抵抗素子から成ることを特徴とする。
【００１８】
本発明の好ましい実施の形態では、前記１段目の回路の前記第１導電型トランジスタのゲート電極、および、前記２段目の回路の前記第１導電型トランジスタのソース電極には、前記外部入力信号が印加されることを特徴とする。
また、本発明のより好ましい実施の形態では、前記２段目の回路の前記第１導電型トランジスタのゲート電極には、前記外部入力信号の低電圧レベルより高レベルで、かつ、前記外部入力信号の高電圧レベル以下のレベルの直流電圧が印加されることを特徴とする。
【００１９】
本発明の好ましい実施の形態では、前記１段目の回路の前記第１導電型トランジスタのソース電極、および、前記２段目の回路の前記第１導電型トランジスタのゲート電極には、前記外部入力信号が印加されることを特徴とする。
また、本発明のより好ましい実施の形態では、前記１段目の回路の前記第１導電型トランジスタのゲート電極には、前記外部入力信号の低電圧レベルより高レベルで、かつ、前記外部入力信号の高電圧レベル以下のレベルの直流電圧が印加されることを特徴とする。
また、本発明において、前記１段目の回路の前記負荷回路に代えて、ゲート電極が、前記２段目の回路の第２導電型トランジスタのドレイン電極に接続される第２導電型トランジスタを使用してもよい。
【００２０】
また、本発明は、振幅が、第１の電圧レベルと、当該第１の電圧レベルより低電位の第２の電圧レベルとの間の入力信号を、前記第１の電圧レベルよりも高電位の第３の電圧レベルと、前記第２の電圧レベルとの間の振幅の電圧に変換して出力するレベル変換回路で、前記第３の電圧レベルを出力するための電源電圧が供給されるレベル変換回路であって、前記入力信号が前記第１の電圧レベルのときに、前記電源電圧、あるいは、外部から供給される前記入力信号電圧を出力し、前記入力信号が前記第２の電圧レベルのときに、外部から供給される前記入力信号電圧、あるいは、前記電源電圧を出力することを特徴とする。
【００２１】
本発明の好ましい実施の形態では、前記レベル変換回路は、第１導電型トランジスタと、当該第１導電型トランジスタに接続される第２導電型トランジスタとを有する出力回路を有し、前記入力信号が前記第１の電圧レベルのときに、前記第２導電型トランジスタを介して前記電源電圧、あるいは、前記第１導電型トランジスタを介して前記外部から供給される入力信号電圧を出力し、前記入力信号が前記第２の電圧レベルのときに、前記第１導電型トランジスタを介して前記外部から供給される入力信号電圧、あるいは、前記第２導電型トランジスタを介して前記電源電圧を出力することを特徴とする。
また、本発明のより好ましい実施の形態では、前記出力回路の前段に、インバータ回路、あるいは、バッファ回路を有し、前記インバータ回路、およびバッファ回路は、前記出力回路の第２導電型トランジスタのＯＮ、ＯＦＦは制御するが、前記出力回路の第１導電型トランジスタのＯＮ、ＯＦＦは直接制御しないことを特徴とする。
【００２２】
前記手段によれば、１段目の回路の第１導電型トランジスタ、および２段目の回路の第１導電型トランジスタの電極の中で、出力または次段への出力に接続される電極以外の電極で外部信号が印加される電極に、低電圧系のインバータ回路を介さず外部入力信号電圧を直接印加するようにしたので、高速動作および各トランジスタのしきい値変動に対して安定に動作させることが可能となる。
【００２３】
また、本発明は、透明な基板上に薄膜トランジスタと画素電極とを有する複数の画素と、前記画素を駆動する駆動回路とを備える液晶表示装置であって、前記駆動回路は、前記手段のレベル変換回路を介して外部回路からの信号が入力され、前記レベル変換回路の第１導電型トランジスタ、あるいは、第２導電型トランジスタは、前記画素の前記薄膜トランジスタと同時に形成されることを特徴とする。
本発明の好ましい実施の形態では、前記レベル変換回路の第１導電型トランジスタあるいは第２導電型トランジスタの半導体層は、多結晶シリコンから成ることを特徴とする。
【００２４】
本発明のより好ましい実施の形態では、前記レベル変換回路の第１導電型トランジスタあるいは第２導電型トランジスタの半導体層は、非晶質シリコンにレーザー光を照射して形成された結晶シリコンから成ることを特徴とする。
本発明のより好ましい実施の形態では、前記レベル変換回路の第１導電型トランジスタあるいは第２導電型トランジスタの半導体層は、非晶質シリコンにレーザー光を照射して形成された多結晶シリコンから成ることを特徴とする。
前記手段によれば、液晶表示装置に内蔵されるレベル変換回路として、前記手段の手段のレベル変換回路を使用するようにしたので、表示画像の表示品質を向上させることが可能となる。
【００２５】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。
なお、実施の形態を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
［実施の形態１］
図１は、本発明の実施の形態１のレベル変換回路を示す回路図である。
図１に示すように、本実施の形態のレベル変換回路は、エンハンスメントモードＰチャネル形ポリシリコンＭＯＳトランジスタ、およびエンハンスメントモードＮチャネル形ポリシリコンＭＯＳトランジスタを計４個を使用したレベル変換回路であり、ＰＭＯＳ（Ｍ１）とＮＭＯＳ（Ｍ３）とから成る１段目の回路と、ＰＭＯＳ（Ｍ２）とＮＭＯＳ（Ｍ４）とから成る２段目の回路とを有する。
１段目の回路のＮＭＯＳ（Ｍ３）は、ソース電極がＶＳＳの基準電圧（接地電圧）に接続され、ゲート電極には入力端子ＶＩＮから入力される入力信号φ６が印加される。
この入力信号φ６は、振幅が、ＶＣＣと同じか、それよりも高い電圧とＶＳＳの接地電圧との間で変化する信号である。
ドレイン電極がＮＭＯＳ（Ｍ３）のドレイン電極に接続されるＰＭＯＳ（Ｍ１）は、ソース電極がＶＤＤの高電圧に接続され、ゲート電極がドレイン電極に接続される。
【００２６】
２段目の回路のＮＭＯＳ（Ｍ４）は、ソース電極に入力信号φ６が印加され、ゲート電極がＶＣＣの低電圧に接続される。
ドレイン電極がＮＭＯＳ（Ｍ４）のドレイン電極に接続されるＰＭＯＳ（Ｍ２）は、ソース電極がＶＤＤの高電圧に接続され、ゲート電極がＰＭＯＳ（Ｍ１）のドレイン電極に接続される。即ち、ＰＭＯＳ（Ｍ１）は、能動負荷回路を構成する。
ここで、レベルシフトされた出力信号φ８は、２段目の回路のＰＭＯＳ（Ｍ２）のドレイン電極から出力される。
即ち、本実施の形態のレベル変換回路は、１段目の回路および２段目の回路のＮＭＯＳ（Ｍ３，Ｍ４）の各電極の中で、出力または次段への出力に接続される電極以外の電極（ＮＭＯＳ（Ｍ３）のソース電極およびゲート電極、ＮＭＯＳ（Ｍ４）のソース電極およびゲート電極）は全て、入力信号電圧（φ６）または直流電圧（ＶＣＣの低電圧またはＶＳＳの接地電圧）が印加される。
【００２７】
以下、本実施の形態のレベル変換回路の動作について説明する。
入力端子ＶＩＮより入力される入力信号φ６が、Ｈレベルのときには、ＮＭＯＳ（Ｍ３）がＯＮ、ＰＭＯＳ（Ｍ１）がＯＮ、ＮＭＯＳ（Ｍ４）がＯＦＦ、ＰＭＯＳ（Ｍ２）がＯＮとなり、出力端子ＶＯＵＴからは高電圧ＶＤＤが出力される。
また、入力信号φ６がＬレベルのときには、ＮＭＯＳ（Ｍ３）がＯＦＦ、ＰＭＯＳ（Ｍ１）がＯＦＦ、ＮＭＯＳ（Ｍ４）がＯＮ、ＰＭＯＳ（Ｍ２）がＯＦＦとなり、出力端子ＶＯＵＴからは、入力信号φ６がＬレベルの電圧が出力される。
【００２８】
図２は、本実施の形態のレベル変換回路の入出力信号波形の一例を示す図である。
この図２は、ＮＭＯＳ（Ｍ３，Ｍ４）として、電界効果移動度約８０ｃｍ／Ｖ・ｓのポリシリコンＮチャンネル型ＭＯＳトランジスタを、ＰＭＯＳ（Ｍ１，Ｍ２）として、電界効果移動度約６０ｃｍ／ｖ・ｓのポリシリコンＰチャンネル型ＭＯＳトランジスタを使用したときの入出力信号波形を示す図である。
図２において、φ８は、ＮＭＯＳ（Ｍ３，Ｍ４）およびＰＭＯＳ（Ｍ１，Ｍ２）が標準的なしきい値（ＶTH）の場合の出力波形、φ８−１は、ＮＭＯＳ（Ｍ３，Ｍ４）およびＰＭＯＳ（Ｍ１，Ｍ２）のしきい値（ＶTH）が−１Ｖ変化した場合の出力波形、φ８−２は、ＮＭＯＳ（Ｍ３，Ｍ４）およびＰＭＯＳ（Ｍ１，Ｍ２）のしきい値（ＶTH）が＋１Ｖ変化した場合の出力波形である。
この図２から明らかなように、本実施の形態のレベル変換回路は、図１９に示す入出力波形と比して、ＮＭＯＳ（Ｍ３，Ｍ４）およびＰＭＯＳ（Ｍ１，Ｍ２）のしきい値（ＶTH）の変化に対して比較的安定な入出力特性が得られる。
【００２９】
前述したように、ポリシリコンＭＯＳトランジスタの場合、ＭＯＳトランジスタのしきい値（ＶTH）のバラツキが大きく、かつ、前記図１６に示すように、電源電圧が低電圧のときに、ＭＯＳトランジスタのしきい値（ＶTH）のバラツキによりドレイン電流値（ＩＤ）が大きく変動する。
しかしながら、本実施の形態のレベル変換回路では、ＮＭＯＳ（Ｍ３）のゲート電極、およびＮＭＯＳ（Ｍ４）のソース電極に、外部端子ＶＩＮから入力される外部信号φ６が直接印可されるので、ポリシリコンＭＯＳトランジスタのしきい値（ＶTH）がばらついたとしても、ドレイン電流値（ＩＤ）が大きく変動することがない。
【００３０】
このため、本実施の形態のレベル変換回路によれば、レベル変換回路を構成する各トランジスタ（ＮＭＯＳ（Ｍ３，Ｍ４）およびＰＭＯＳ（Ｍ１，Ｍ２））のしきい値（ＶTH）のばらつきにより、出力信号の遅延時間、および出力信号のＨレベル期間が大きく変動するのを防止することができる。
なお、単結晶半導体層においても、本実施の形態の効果は得られる。
しかしながら、図１５に示すように、ＭＯＳトランジスタのしきい値（ＶTH）のバラツキは少なく、ドレイン電流も大きくとれるので、低消費電力化のために、図１３に示す従来の回路を用いるのが常識であり、図１に示すような、本実施の形態のレベル変換回路は、消費電力が増えるので誰もが思いつかなかった。
【００３１】
図３ないし図７は、本発明の実施の形態のレベル変換回路の変形例を示す回路図である。
図３に示すレベル変換回路は、１段目の回路の負荷回路として抵抗素子を使用したものである。
図３に示すレベル変換回路では、抵抗素子に、薄膜トランジスタ（ＴＦＴ）と同じポリシリコン膜や、電極配線が使用できるので、レベル変換回路を簡単に形成でき、製造が容易である。
図４に示すレベル変換回路は、１段目の回路の負荷回路として、ゲート電極に所定のバイアス電源Ｖｂｂが印加されるポリシリコンＰＭＯＳ（Ｍ１）を使用したものである。
図４に示すレベル変換回路では、ＮＭＯＳ（Ｍ３）を流れる電流が、ＰＭＯＳ（Ｍ１）で制限されるので、消費電力を抑えることができる。
この場合に、電流の制限量は、バイアス電源Ｖｂｂで決定される。
【００３２】
図５に示すレベル変換回路は、１段目の回路の負荷回路として、ポリシリコンＮＭＯＳ（Ｍ２０）から成る能動負荷回路を使用したものである。
図５に示すレベル変換回路では、入力段をＮＭＯＳ（Ｍ３）とＮＭＯＳ（Ｍ２０）のＮＭＯＳトランジスタのみで構成でき、ＮＭＯＳトランジスタはＰＭＯＳトランジスタよりも移動度が高いので高速化することができる。
図６に示すレベル変換回路は、１段目の回路の負荷回路として、デプレッションモードポリシリコンＮＭＯＳ（Ｍ２１）から成る能動負荷回路を使用したものである。
図６に示すレベル変換回路では、ＮＭＯＳ（Ｍ２１）はデプレッションモードのＭＯＳトランジスタであるので、常時電流を流すことができ、高速化することができる。しかし、その分消費電力が増加する。
【００３３】
図７に示すレベル変換回路は、１段目の回路の負荷回路として、ダイオードＤを使用したものである。
ダイオードＤは、薄膜トランジスタ（ＴＦＴ）と同じポリシリコン膜に、ｐ型領域を形成する不純物と、ｎ型領域を形成する不純物をそれぞれドープして形成することができるので、図７に示すレベル変換回路では、製造プロセスが容易となる。
これら図３ないし図７に示すレベル変換回路でも、図１に示すレベル変換回路と同じような効果を得ることが可能である。
【００３４】
［実施の形態２］
図８は、本発明の実施の形態２のレベル変換回路を示す回路図である。
図８に示すように、本実施の形態のレベル変換回路も、エンハンスメントモードＰチャネル形ポリシリコンＭＯＳトランジスタおよびＮチャネル形ＭＯＳポリシリコントランジスタを計４個を使用したレベル変換回路であり、ＰＭＯＳ（Ｍ１）とＮＭＯＳ（Ｍ３）とから成る１段目の回路と、ＰＭＯＳ（Ｍ２）とＮＭＯＳ（Ｍ４）とから成る２段目の回路とを有する。
本実施の形態のレベル変換回路は、１段目の回路のＮＭＯＳ（Ｍ３）が、ソース電極に入力信号φ６が印加され、ゲート電極がＶＣＣの低電圧に接続されるとともに、２段目の回路のＮＭＯＳ（Ｍ４）が、ソース電極がＶＳＳの基準電圧に接続され、ゲート電極に入力端子ＶＩＮから入力される入力信号φ６が印加される点で前記実施の形態１のレベル変換回路と相違する。
【００３５】
本実施の形態のレベル変換回路では、入力端子ＶＩＮより入力される入力信号φ６が、Ｈレベルのときに、ＮＭＯＳ（Ｍ３）がＯＦＦ、ＰＭＯＳ（Ｍ１）がＯＦＦ、ＮＭＯＳ（Ｍ４）がＯＮ、ＰＭＯＳ（Ｍ２）がＯＦＦとなり、出力端子ＶＯＵＴからは接地電圧ＶＳＳが出力される。
また、入力信号φ６がＬレベルのときには、ＮＭＯＳ（Ｍ３）がＯＮ、ＰＭＯＳ（Ｍ１）がＯＮ、ＮＭＯＳ（Ｍ４）がＯＦＦ、ＰＭＯＳ（Ｍ２）がＯＮとなり、出力端子ＶＯＵＴからは高電圧ＶＤＤが出力される。
このように、前記実施の形態１のレベル変換回路では、レベルシフトされた出力信号φ８が、入力信号φ６と同相であるに対して、本実施の形態のレベル変換回路では、レベルシフトされた出力信号φ８が、入力信号φ６と逆相となる。
本実施の形態のレベル変換回路でも、前記実施の形態１のレベル変換回路と同じような効果を得ることが可能であり、さらに、本実施の形態のレベル変換回路において、１段目の回路の負荷回路（ＰＭＯＳ（Ｍ１）で構成した部分）として、前記図３ないし図７に示す負荷回路を採用してもよい。
【００３６】
本実施の形態のレベル変換回路と類似の回路構成を持つバッファ回路が、たとえば、特開平０７−００７４１４号公報に記載されている。
図２２は、前記公報（特開平０７−００７４１４号）に記載されているバッファ回路の回路構成を示す回路図である。
図２２に示すバッファ回路は、バッファ回路であるが故に、ＰＭＯＳ（Ｑ１）とＮＭＯＳ（Ｑ２）とは、ＶＤＤの電圧と、ＶＳＳの基準電圧との間に接続される。
そして、ＮＭＯＳ（Ｑ２）には、振幅が、ＶＤＤの電圧とＶＳＳの接地電圧との間で変化する信号が印可される。
そのため、ＮＭＯＳ（Ｑ２）は、デプレッションモードＮチャネル形ＭＯＳトランジスタが使用される。
【００３７】
そもそも図２２に示すバッファ回路は、入力信号の電圧レベルをシフトするレベル変換回路ではなく、その上、図２２に示すバッファ回路は、デプレッションモードＮチャネル形ＭＯＳトランジスタ（ＮＭＯＳ（Ｑ２））を使用する点で、本実施の形態のレベル変換回路と相違する。
しかも、前記公報（特開平０７−００７４１４号）には、図８に示す本実施の形態のレベル変換回路を構成する各トランジスタ（ＮＭＯＳ（Ｍ３，Ｍ４）およびＰＭＯＳ（Ｍ１，Ｍ２））のしきい値（ＶTH）のばらつきにより、出力信号の遅延時間、および出力信号のＨレベル期間が大きく変動するのを防止することは何ら開示されていない。
【００３８】
［実施の形態３］
図９は、本発明の実施の形態３のレベル変換回路を示す回路図である。
図９に示すように、本実施の形態のレベル変換回路も、エンハンスメントモードＰチャネル形ＭＯＳポリシリコントランジスタおよびＮチャネル形ＭＯＳポリシリコントランジスタを計４個を使用したレベル変換回路であり、ＰＭＯＳ（Ｍ１）とＮＭＯＳ（Ｍ３）とから成る１段目の回路と、ＰＭＯＳ（Ｍ２）とＮＭＯＳ（Ｍ４）とから成る２段目の回路とを有する。
本実施の形態のレベル変換回路は、１段目の回路のＰＭＯＳ（Ｍ１）のゲートが、２段目の回路のＰＭＯＳ（Ｍ２）のドレイン電極（即ち、出力端子ＶＯＵＴ）に接続されている点で、前記実施の形態１のレベル変換回路と相違する。
【００３９】
本実施の形態のレベル変換回路では、入力端子ＶＩＮより入力される入力信号φ６が、Ｈレベルのときに、ＮＭＯＳ（Ｍ３）がＯＮ、ＰＭＯＳ（Ｍ１）がＯＦＦ、ＮＭＯＳ（Ｍ４）がＯＦＦ、ＰＭＯＳ（Ｍ２）がＯＮとなり、出力端子ＶＯＵＴからは高電圧ＶＤＤが出力される。
また、入力信号φ６がＬレベルのときに、ＮＭＯＳ（Ｍ３）がＯＦＦ、ＰＭＯＳ（Ｍ１）がＯＮ、ＮＭＯＳ（Ｍ４）がＯＮ、ＰＭＯＳ（Ｍ２）がＯＦＦとなり、出力端子ＶＯＵＴからは入力信号φ６のＬレベルの電圧が出力される。
このように、本実施の形態のレベル変換回路では、前記実施の形態のレベル変換回路と同様、レベルシフトされた出力信号φ８は、入力信号φ６と同相となる。
【００４０】
本実施の形態のレベル変換回路でも、前記実施の形態１のレベル変換回路と同じような効果を得ることが可能である。
また、本実施の形態のレベル変換回路では、図９に示すように、１段目の回路も、２段目の回路も、ＮＭＯＳ（Ｍ３，Ｍ４）がＯＮのときには、ＰＮＭＯＳ（Ｍ１，Ｍ２）がＯＦＦであり、ＮＭＯＳ（Ｍ３，Ｍ４）がＯＦＦのときには、ＰＮＭＯＳ（Ｍ１，Ｍ２）がＯＮなので、１段目の回路および２段目の回路には、スイッチング時以外は電流が流れず、低消費電力となる。
但し、図１に示す実施の形態１のレベル変換回路の方が、スピード（高速化）の点では有利である。
【００４１】
本実施の形態のレベル変換回路は、ＮＭＯＳ（Ｍ３）のゲート電極、およびＮＭＯＳ（Ｍ４）のソース電極に、外部端子ＶＩＮから入力される外部信号φ６が直接印可される点で、前記図１４に示すレベル変換回路と相違している。
前述したように、ポリシリコンＭＯＳトランジスタの場合、ＭＯＳトランジスタのしきい値（ＶTH）のバラツキが大きく、かつ、電源電圧が低電圧のときに、ＭＯＳトランジスタのしきい値（ＶTH）のバラツキによりドレイン電流値（ＩＤ）が大きく変動する。
そのため、前記図１４に示すレベル変換回路を、ポリシリコンＭＯＳトランジスタで構成した場合には、主にＣＭＯＳインバータ（ＩＮＶ１，ＩＮＶ２）を構成するポリシリコンＭＯＳトランジスタのしきい値（ＶTH）のばらつきにより、入力信号に対する出力信号の遅延時間（または位相差）と、Ｈレベル期間（またはＬレベル期間）の変化が大きくなるという問題があった。
これに対して、本実施の形態のレベル変換回路では、ＮＭＯＳ（Ｍ３）のゲート電極、およびＮＭＯＳ（Ｍ４）のソース電極に、外部端子ＶＩＮから入力される外部信号φ６が直接印可されるので、レベル変換回路を構成する各トランジスタ（ＮＭＯＳ（Ｍ３，Ｍ４）およびＰＭＯＳ（Ｍ１，Ｍ２））のしきい値（ＶTH）のばらつきにより、出力信号の遅延時間、および出力信号のＨレベル期間が大きく変動するのを防止することができる。
【００４２】
［実施の形態４］
図１０は、本発明の実施の形態４のレベル変換回路を示す回路図である。
図１０に示すように、本実施の形態のレベル変換回路も、エンハンスメントモードＰチャネル形ＭＯＳポリシリコントランジスタおよびＮチャネル形ＭＯＳポリシリコントランジスタを計４個を使用したレベル変換回路であり、ＰＭＯＳ（Ｍ１）とＮＭＯＳ（Ｍ３）とから成る１段目の回路と、ＰＭＯＳ（Ｍ２）とＮＭＯＳ（Ｍ４）とから成る２段目の回路とを有する。
本実施の形態のレベル変換回路は、１段目の回路のＮＭＯＳ（Ｍ１）のゲートが、２段目の回路のＰＭＯＳ（Ｍ２）のドレイン電極（即ち、出力端子ＶＯＵＴ）に接続されている点で、前記実施の形態２のレベル変換回路と相違する。
【００４３】
本実施の形態のレベル変換回路では、入力端子ＶＩＮより入力される入力信号φ６が、Ｈレベルのときに、ＮＭＯＳ（Ｍ３）がＯＦＦ、ＰＭＯＳ（Ｍ１）がＯＮ、ＮＭＯＳ（Ｍ４）がＯＮ、ＰＭＯＳ（Ｍ２）がＯＦＦとなり、出力端子ＶＯＵＴからは接地電圧ＶＳＳが出力される。
また、入力信号φ６がＬレベルのときには、ＮＭＯＳ（Ｍ３）がＯＮ、ＰＭＯＳ（Ｍ１）がＯＦＦ、ＮＭＯＳ（Ｍ４）がＯＦＦ、ＰＭＯＳ（Ｍ２）がＯＮとなり、出力端子ＶＯＵＴからは高電圧ＶＤＤが出力される。
このように、本実施の形態のレベル変換回路では、前記実施の形態２のレベル変換回路と同様、レベルシフトされた出力信号φ８は、入力信号φ６と逆相となる。
本実施の形態のレベル変換回路も、前記実施の形態３のレベル変換回路と同様、１段目の回路および２段目の回路には、スイッチング時のみ電流が流れるので、低消費電力となる。
但し、図１に示す実施の形態１のレベル変換回路の方が、スピード（高速化）の点では有利である。
【００４４】
［実施の形態５］
図１１は、本発明の実施の形態５のアナログサンプリング方式のアクティブマトリクスポリシリコンＭＯＳトランジスタ液晶表示モジュールの表示パネルの構成を示すブロック図である。
図１１において、ＳＵＢ１は、軟化点が８００°Ｃ以下のガラスや石英ガラスなどの透明な絶縁基板で、３は表示領域であり、この表示領域３はマトリクス状の配置される複数の画素を有し、各画素はポリシリコン薄膜トランジスタ（ＴＦＴ）を有する。
各画素は、隣接する２本の電極線（ドレイン電極線（映像電極線または垂直電極線）（Ｄ）、または、ゲート電極線（走査電極線または水平電極線）（Ｇ）と、隣接する２本の電極線（ゲート信号線（Ｇ）またはドレイン信号線（Ｄ））との交差領域内に配置される。
【００４５】
各画素は薄膜トランジスタＴＦＴを有し、各画素の薄膜トランジスタＴＦＴのソース電極は、画素電極（図示せず）に接続され、画素電極とコモン電極（図示せず）との間に液晶層が設けられるので、薄膜トランジスタＴＦＴのソース電極とコモン電極（ＩＴＯ２）との間には、液晶容量（ＣLC）が等価的に接続される。
また、薄膜トランジスタＴＦＴ１のソース電極と前段のゲート信号線（Ｇ）との間には、付加容量（ＣADD ）が接続される。
マトリクス状に配置された行方向の各薄膜トランジスタ（ＴＦＴ）のゲート電極は、ゲート電極線（Ｇ）に接続され、各ゲート電極線（Ｇ）は表示領域３の両側に配置される垂直方向走査回路５に接続される。
マトリクス状に配置された列方向の各薄膜トランジスタ（ＴＦＴ）のドレイン電極は、ドレイン電極線（Ｄ）に接続され、各ドレイン電極線（Ｄ）は表示領域３の一方の側に配置される水平方向走査回路４に接続される。
さらに、各ドレイン電極線（Ｄ）は、表示領域３の他方の側に配置されるプリチャージ回路６にも接続される。
【００４６】
制御信号入力端子（９，１０）から入力される制御信号は、前記各実施の形態のレベル変換回路７により電圧レベルがレベルシフトされて、水平方向走査回路４、垂直方向走査回路５、および、プリチャージ回路６に入力される。
なお、本実施の形態では、レベル変換回路７を構成するポリシリコンＭＯＳトランジスタは、画素を形成する各薄膜トランジスタ（ＴＦＴ）と同時に透明な絶縁基板（ＳＵＢ１）上に形成される。
本実施の形態では、外部回路から入力される信号（一般に、０〜５Ｖ、０〜３．５Ｖあるいは０〜３Ｖ）を、液晶表示パネルやポリシリコンＭＯＳトランジスタ回路を十分駆動できる電圧振幅（一般に高電圧）に変換する、レベル変換回路を液晶表示パネル自体に内蔵している。
したがって、本実施の形態によれば、液晶表示パネルを標準ロジックＩＣの出力信号で駆動することができる。
【００４７】
本実施の形態のポリシリコンＭＯＳトランジスタ液晶表示モジュールにおいても、１水平期間内に垂直走査回路５により、例えば、１番目のゲート電極線（Ｇｌ）を選択する。
この間に、水平走査回路４からサンプリングパルスを出力し、当該サンプリングパルスによりサンプルホールド回路（ＳＨ）を駆動して、映像信号入力端子８から入力されるアナログ映像信号を、逐次各ドレイン電極線（Ｄ）に供給する。本実施の形態の場合、映像信号入力端子８から１２分割されたアナログ映像信号映像が入力されるので、１個のサンプリングパルスにより、１２本のドレイン電極線（Ｄ）に、アナログ映像信号が供給される。
さらに、１水平期間の帰線期間内に、各ドレイン電極線（Ｄ）には、プリチャージ回路６より、プリチャージ電圧入力端子１１から入力されるプリチャージ電圧が供給される。
本実施の形態では、レベル変換回路７として、前記各実施の形態のレベル変換回路を使用するようにしたので、レベル変換回路を構成するポリシリコンＭＯＳトランジスタのしきい値（ＶTH）変動が生じたとしても、水平走査回路４から出力されるサンプリングパルスの位相およびＨレベル期間の変動を少なくすることができる。
したがって、本実施の形態では、液晶表示パネルに表示される画像にゴーストが生ることがなく、表示画像の表示品質を従来より向上させることができる。
【００４８】
また、本発明は、アナログサンプリング方式のアクティブポリシリコンＭＯＳトランジスタ液晶表示モジュールに限定されるものではなく、図１２に示すデジタル入力方式のアクティブポリシリコンＭＯＳトランジスタ液晶表示モジュールにも適用可能である。
図１２に示すデジタル入力方式のアクティブポリシリコンＭＯＳトランジスタ液晶表示モジュールと、図１１に示すアナログサンプリング方式のアクティブポリシリコンＭＯＳトランジスタ液晶表示モジュールとの違いは、映像信号入力端子８にＤ／Ａ変換器ＤＡＣを設けた点であり、その他の構成は、図１１に示すアナログサンプリング方式のアクティブポリシリコンＭＯＳトランジスタ液晶表示モジュールと同じである。
【００４９】
図１２に示す液晶表示モジュールでは、Ｄ／Ａ変換器ＤＡＣも、画素を形成する薄膜トランジスタ（ＴＦＴ）と同時に形成される、ポリシリコン薄膜トランジスタで構成されるので、デジタルの映像信号を液晶表示パネルに直接入力できる。
しかも、Ｄ／Ａ変換器ＤＡＣと映像信号入力端子８との間には、前記各実施の形態のレベル変換回路で構成されるレベル変換回路７が設けられるので、標準ロジックＩＣの出力信号を映像信号入力端子８に直接入力することができる。
そして、ポリシリコン薄膜トランジスタで構成される、前記各実施の形態のレベル変換回路から成るレベル変換回路７は、ポリシリコンＭＯＳトランジスタのしきい値（ＶTH）のバラツキに対しても、遅延時間のバラツキが少なく、Ｄ／Ａ変換器ＤＡＣのデータが一部反転することがないので、誤表示が起こらない。
以上、本発明者によってなされた発明を、前記実施の形態に基づき具体的に説明したが、本発明は、前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
例えば、図１１に示すアクティブマトリクス表示基板を、エレクトロルミネッセンス（ＥＬ）表示装置にも用いることができる。
【００５０】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。
（１）本発明のレベル変換回路によれば、回路を構成する上で必要となるトランジスタ総数を減少させることが可能となる。
（２）本発明のレベル変換回路によれば、回路を構成するトランジスタのしきい値のバラツキによる影響を少なくすることが可能となる。
（３）本発明の液晶表示装置によれば、表示パネルに表示される画像の表示品質を向上させることが可能となる。
【図面の簡単な説明】
【図１】本発明の実施の形態１のレベル変換回路を示す回路図である。
【図２】本発明の実施の形態１のレベル変換回路の入出力信号波形の一例を示す図である。
【図３】本発明の実施の形態１のレベル変換回路の変形例を示す回路図である。
【図４】本発明の実施の形態１のレベル変換回路の変形例を示す回路図である。
【図５】本発明の実施の形態１のレベル変換回路の変形例を示す回路図である。
【図６】本発明の実施の形態１のレベル変換回路の変形例を示す回路図である。
【図７】本発明の実施の形態１のレベル変換回路の変形例を示す回路図である。
【図８】本発明の実施の形態２のレベル変換回路を示す回路図である。
【図９】本発明の実施の形態３のレベル変換回路を示す回路図である。
【図１０】本発明の実施の形態４のレベル変換回路を示す回路図である。
【図１１】本発明の実施の形態５のアナログサンプリング方式のアクティブマトリクスポリシリコンＭＯＳトランジスタ液晶表示モジュールの表示パネルの構成を示すブロック図である。
【図１２】本発明の実施の形態５のデジタル入力方式のアクティブマトリクスポリシリコンＭＯＳトランジスタ液晶表示モジュールの表示パネルの構成を示すブロック図である。
【図１３】従来のレベル変換回路の一例を示す回路図である。
【図１４】従来のレベル変換回路の他の例を示す回路図である。
【図１５】半導体が単結晶シリコンから成るＮチャンネル型ＭＯＳトランジスタのスイッチング特性の一例を示すグラフである。
【図１６】半導体層がポリシリコンから成るＭＯＳトランジスタのスイッチング特性の一例を示すグラフである。
【図１７】ＣＭＯＳインバータの直流伝達曲線を示すグラフである。
【図１８】ＣＭＯＳインバータの入出力波形を説明するための模式図である。
【図１９】図１３に示すレベル変換回路を、ポリシリコンＮチャンネル型ＭＯＳトランジスタと、ポリシリコンＰチャンネル型ＭＯＳトランジスタで構成した時の、入出力信号波形の一例を示す図である。
【図２０】アクティブマトリクスポリシリコンＭＯＳトランジスタ液晶表示モジュールの表示原理を説明するための図である。
【図２１】図２０において、ドレイン電極線へのアナログ映像信号φｓｉｇのサンプリング動作を説明するためのタイミングチャートである。
【図２２】従来のバッファ回路の回路構成を示す回路図である。
【符号の説明】
３…表示領域、４…水平方向走査回路、５…垂直方向走査回路、６…プリチャージ回路、７…レベル変換回路、８…映像信号入力端子、９，１０…制御信号入力端子、１１…プリチャージ電圧入力端子、Ｍ，Ｑ…ＭＯＳトランジスタ、ＶＩＮ…入力端子、ＶＯＵＴ…出力端子、ＴＦＴ…薄膜トランジスタ、ＣLC…液晶容量、ＣADD…付加容量、Ｄ…ドレイン電極線（映像電極線または垂直電極線、Ｇ…ゲート電極線（走査電極線または水平電極線）、ＳＵＢ１…絶縁基板、ＤＡＣ…デジタル−アナログ変換器。
【図１】
0003734664.tif 000002
【図２】
0003734664.tif 000003
【図３】
0003734664.tif 000004
【図４】
0003734664.tif 000005
【図５】
0003734664.tif 000006
【図６】
0003734664.tif 000007
【図７】
0003734664.tif 000008
【図８】
0003734664.tif 000009
【図９】
0003734664.tif 000010
【図１０】
0003734664.tif 000011
【図１１】
0003734664.tif 000012
【図１２】
0003734664.tif 000013
【図１３】
0003734664.tif 000014
【図１４】
0003734664.tif 000015
【図１５】
0003734664.tif 000016
【図１６】
0003734664.tif 000017
【図１７】
0003734664.tif 000018
【図１８】
0003734664.tif 000019
【図１９】
0003734664.tif 000020
【図２０】
0003734664.tif 000021
【図２１】
0003734664.tif 000022
【図２２】
0003734664.tif 000023