(57)【特許請求の範囲】
【請求項１】
各々がソース、ドレイン、フローティングゲート、ウェルおよびコントロールゲートを有する複数のトランジスタメモリセルを含むフラッシュ電気消去可能プログラマブル読出専用メモリ（ＥＥＰＲＯＭ）を消去するための方法であって、
（ａ）消去対象のトランジスタメモリセルのコントロールゲートとウェルとの間に電圧Ｖを印加するステップと、
（ｂ）前記電圧ＶをΔＶだけ増分して、その結果、新たな電圧を生じさせるとともに、前記トランジスタメモリセルのうちの選択された数に対して消去確認動作を実行するステップと、
（ｃ）前記選択された数のトランジスタメモリセルが前記消去確認動作に合格するまでステップ（ｂ）を繰り返すステップとを含む方法。
【請求項２】
前記選択された数のトランジスタメモリセルが前記消去確認動作に合格した後、前記コントロールゲートと前記ウェルとの間の電圧をクランプするステップをさらに含む、請求項１記載の方法。
【請求項３】
選択された列が消去されたと検証されたときに、前記複数のメモリセルのうちの選択された数のメモリセルが消去されたと検証される、請求項１記載の方法。
【請求項４】
前記コントロールゲートとウェルとの間に電圧を印加するステップは、
前記ウェルに正電圧（Ｖp-well）を印加するステップと、
前記コントロールゲートに負電圧（ＶCG）を印加するステップとによって達成され、Ｖp-wellとＶCGとの代数和が電圧Ｖである、請求項１記載の方法。
【請求項５】
ステップ（ｂ）は、前記コントロールゲートに傾斜付き電圧を印加することによって達成される、請求項４記載の方法。
【請求項６】
前記傾斜付き電圧は負の方向に増加する負電圧である、請求項５記載の方法。
【請求項７】
ステップ（ｂ）は、前記コントロールゲートに段階付き電圧を印加することによって達成される、請求項４記載の方法。
【請求項８】
前記段階付き電圧は、負の方向に段階付けられる、請求項７記載の方法。
【請求項９】
ステップ（ｂ）は、傾斜付き電圧を前記ウェルに印加することによって達成される、請求項４記載の方法。
【請求項１０】
前記ウェルに印加される傾斜付き電圧は増加する正電圧である、請求項９記載の方法。
【請求項１１】
ステップ（ｂ）は、段階付き電圧を前記ウェルに印加することによって達成される、請求項４記載の方法。
【請求項１２】
前記段階付き電圧は、正方向に段階付けられる、請求項１１記載の方法。
【請求項１３】
ステップ（ｂ）は、
前記ウェルに傾斜付き電圧を印加するステップと、
前記コントロールゲートに傾斜付き電圧を印加するステップとによって達成される、請求項１記載の方法。
【請求項１４】
前記ウェルに印加される傾斜付き電圧は増加する正電圧である、請求項１３記載の方法。
【請求項１５】
前記コントロールゲートに印加される傾斜付き電圧は負の方向に増加する負電圧である、請求項１４記載の方法。
【請求項１６】
ステップ（ｂ）は、
前記ウェルに段階付き電圧を印加するステップと、
前記コントロールゲートに段階付き電圧を印加するステップとによって達成される、請求項１記載の方法。
【請求項１７】
前記メモリセルは複数のセクタに配置され、前記方法は、これらのセクタに対しステップ（ａ）、（ｂ）および（ｃ）を順次実行するステップを含む、請求項１記載の方法。
【請求項１８】
ステップ（ｂ）は、前記ソースおよび前記ドレインをフローティングにするステップをさらに含む、請求項１記載の方法。
【請求項１９】
ステップ（ｂ）は、前記ソースおよび前記ドレインを前記ウェルに電気的に接続するステップをさらに含む、請求項１記載の方法。
【請求項２０】
ステップ（ａ）は、前記複数のメモリセルに対して完全消去および自動プログラムディスターブ（ＡＰＤ）手順を実行するステップを含み、ステップ（ｂ）は、ステップ（ａ）が完了した後に実行される、請求項１記載の方法。
【請求項２１】
複数の行および複数の列に配列された複数のトランジスタメモリセルを少なくとも含み、前記トランジスタメモリセルのそれぞれがソース、ドレイン、フローティングゲート、ウェル領域およびコントロールゲートを有するフラッシュ電気消去可能プログラマブル読出専用メモリ（ＥＥＰＲＯＭ）を消去するための方法であって、
前記複数のトランジスタメモリセルのうちの消去対象となる少なくとも１つのトランジスタメモリセルのコントロールゲートとウェル領域との間に電圧Ｖを印加するステップと、
前記電圧Ｖを上昇させて、その結果、新たな電圧を生じさせるとともに、前記トランジスタメモリセルのうちの選択された数に対して消去確認動作を実行するステップと、
前記選択された数のトランジスタメモリセルが消去されるまで、前記電圧Ｖを上昇させるとともに、前記消去確認動作を実行するステップを繰り返すステップとを含む方法。
【請求項２２】
前記選択された数のトランジスタメモリセルが消去されたときに、前記コントロールゲートと前記ウェル領域との間の電圧Ｖをクランプするステップをさらに含む請求項２１記載の方法。
【請求項２３】
前記電圧Ｖを上昇させるステップは前記ウェル領域に印加される電圧を上昇させるステップを含む、請求項２１記載の方法。
【請求項２４】
前記電圧Ｖを上昇させるステップは前記コントロールゲートに印加される電圧を減少させるステップを含む、請求項２１記載の方法。
【請求項２５】
前記電圧を印加するステップは前記コントロールゲートに負電圧を印加するステップを含む、請求項２１記載の方法。
【請求項２６】
前記電圧を印加するステップは前記ウェル領域に正電圧を印加するステップを含む、請求項２１記載の方法。
【発明の詳細な説明】
【０００１】
【発明の背景】
１．発明の分野
この発明は、一般的に超小型集積回路の技術分野に関する。より特定的には、この発明は、超小型フラッシュ電気消去可能プログラマブル読出専用メモリ（ＥＥＰＲＯＭ）デバイスの技術分野に関する。さらにより特定的には、この発明は、消去速度の低下を低減する超小型フラッシュ電気消去可能プログラマブル読出専用メモリデバイスを消去する方法に関する。
【０００２】
２．関連技術の説明
ＷＯ９８／４７１５１Ａは、コントロールゲートが負にバイアスされ、一方、ウェルが正にバイアスされかつソースがフローティングにされて保たれるかまたはウェルの電位と等しい電位に保たれる、電気消去可能不揮発性メモリのセルを消去する方法を開示している。
超小型フラッシュまたはブロック消去電気消去可能プログラマブル読出専用メモリ（フラッシュＥＥＰＲＯＭ）は、独立してプログラム可能なおよび読出可能なセルのアレイを含む。各セルのサイズおよびそれによりメモリは、独立してセルを消去できるようにする選択トランジスタとして公知のトランジスタを省略することによって小型化される。その結果、すべてのセルがブロックとしてともに消去される。
【０００３】
このタイプのメモリは個別の金属酸化物半導体（ＭＯＳ）電界効果トランジスタメモリセルを含み、その各々はソース、ドレイン、フローティングゲートおよびコントロールゲートを含み、それらに対してさまざまな電圧を印加して、バイナリ１または０でセルをプログラムしたりまたはすべてのセルをブロックとして消去したりする。
【０００４】
行および列のアレイの中のセルは、それぞれのワード線に接続される行の中のセルのコントロールゲートおよびそれぞれのビット線に接続される列の中のセルのドレインに接続される。セルのソースはともに接続される。この配置はＮＯＲメモリ構成として公知である。
【０００５】
セルは、典型的に９ボルトの電圧をコントロールゲートに印加し、約５ボルトの電圧をドレインに印加しかつソースを接地することによってプログラムされ、それによりホットエレクトロンがドレイン空乏領域からフローティングゲートに注入される。プログラム電圧が除去されると、注入された電子はフローティングゲートでトラップされ、その中で負電荷を生じ、これはセルのしきい値電圧を約４ボルトを超える値に上昇させる。
【０００６】
セルは、典型的に５ボルトをコントロールゲートに印加し、ドレインが接続されるビット線に１ボルトを印加し、ソースを接地しかつビット線電流を検知することによって読出される。セルがプログラムされかつしきい値電圧が比較的高い（４ボルト）場合、ビット線電流は０であるかまたは少なくとも比較的低い。セルがプログラムされないかまたは消去される場合、しきい値電圧は比較的低く（２ボルト）、コントロールゲート電圧はチャネルをエンハンスし、ビット線電流は比較的高くなる。
【０００７】
いくつかの方法でセルを消去することができる。１つの配置では、セルは、典型的には１２ボルトの比較的高い電圧をソースに印加し、コントロールゲートを接地しかつドレインをフローティングにすることによって消去される。これにより、プログラミングの間にフローティングゲートに注入された電子は、薄いトンネル酸化物層を通ってフローティングゲートからソースまでファウラー−ノルドハイムトンネリングを受ける。またセルは、−１０ボルトのオーダの負電圧をコントロールゲートに印加し、５ボルトをソースに印加しかつドレインをフローティングにすることによって消去することができる。消去の別の方法は、ソース／ドレインをフローティングにしながら、５ＶをＰウェルに、−１０Ｖをコントロールゲートに印加することによるものである。
【０００８】
従来のフラッシュＥＥＰＲＯＭセル配置に伴う問題は、製造公差により、別のセルが十分に消去されないうちにいくつかのセルが過消去されてしまうことである。過消去されたセルのフローティングゲートは電子が空乏され、正に荷電される。これにより、過消去されたセルは、それらのコントロールゲートに印加される通常の動作電圧がターンオフできない空乏モードトランジスタとして機能する。空乏モードトランジスタとして機能するセルは、その後のプログラムおよび読出動作の間に漏れ電流を導く。
【０００９】
より特定的には、プログラムおよび読出動作の間に、１行のセルのコントロールゲートに接続されるワード線が一度に１本だけハイに保持され、一方、他のワード線は接地される。しかしながら、すべてのセルのドレインに正電圧が印加され、選択されていないセルのしきい値電圧が０または負であれば、漏れ電流はセルのソース、チャネルおよびドレインを通って流れる。
【００１０】
過消去されたセルからの漏れ電流の望ましくない影響は以下のとおりである。典型的なフラッシュＥＥＰＲＯＭでは、多数のメモリトランジスタセル、たとえば５１２個のトランジスタセルのドレインが各ビット線に接続される。ビット線上のかなりの数のセルがバックグラウンド漏れ電流を引いていれば、ビット線上の漏れ電流合計はセルの読出電流を超え得る。これは、ビット線上の一切のセルの状態を読出せなくし、したがってメモリを動作不能にしてしまう。
【００１１】
セルのバックグラウンド漏れ電流はしきい値電圧の関数として変化するため、しきい値電圧が低くなる（より負になる）につれ、漏れ電流はより高くなる。したがって、セルが過消去されるのを防ぎかつしきい値電圧分布ができる限り低い範囲に減じられ、理想的には消去後にすべてのセルが２ボルトのオーダの同じ高いしきい値電圧を有することが望ましい。
【００１２】
大部分の過消去されたセルをより高いしきい値電圧に再プログラムする過消去訂正動作を行なうことによってしきい値電圧分布を減じることは技術分野で公知である。このタイプの過消去訂正動作は、一般的に自動プログラミングディスターブ（ＡＰＤ）として公知である。
【００１３】
自動プログラミングディスターブ消去（ＡＰＤＥ）と称される好ましいＡＰＤ法は、１９９７年６月２４日にリー・クリーブランド（Lee Cleveland）に発行された「過消去を限定しかつ消去検証エラーを防止するフラッシュメモリのための過消去訂正」（“OVERERASE CORRECTION FOR FLASH MEMORY WHICH LIMITS OVERERASE AND PREVENTS ERASE VERIFY ERRORS”）と題された米国特許第５，６４２，３１１号に開示されている。この方法は、過消去されたセルを検知し、プログラミングパルスをそれに印加して、それらのしきい値電圧を許容できる値に戻すステップを含む。
【００１４】
消去パルスの印加に引続き、まず消去不足訂正が行単位でセルごとに行なわれる。第１の行列の位置中のセルは、４ボルトをコントロールゲート（ワード線）に印加し、１ボルトをドレイン（ビット線）に印加し、ソースを接地しかつセンスアンプを用いてビット線電流を検知して、それによりセルのしきい値電圧がたとえば２ボルトの値よりも上か否かを判断することによって、アドレス指定されかつ消去検証される。２ボルトよりも上のしきい値電圧が示すようにセルが消去不足であれば、ビット線電流は低い。この場合、消去パルスがすべてのセルに印加され、第１のセルが再び消去検証される。
【００１５】
各消去パルスの印加の後におよびその後の消去検証動作に先だって、メモリのすべてのセルに対して過消去訂正が行なわれる。過消去検証は、アレイのビット線に対して順次行なわれる。これは、ワード線を接地し、典型的に１ボルトを第１のビット線に印加しかつビット線電流を検知することによって達成される。電流が予め定められた値よりも上であれば、これは、ビット線に接続されたセルの少なくとも１つが過消去され、漏れ電流を引いていることを示す。この場合、過消去訂正パルスがビット線に印加される。これは、１００μｓなどの予め定められた長さの時間、約５ボルトをビット線に印加することによって達成される。
【００１６】
過消去訂正パルスの印加の後、ビット線は再検証される。ビット線電流が依然として高く、過消去されたセルが依然としてビット線に接続されたままであることを示せば、別の過消去訂正パルスが印加される。この手順はすべてのビット線に対して順次繰返される。
【００１７】
この手順は、ビット線電流が読出電流よりも低い予め定められた値に減じられるまで、必要に応じて何度も繰返される。次に、メモリ中のすべてのセルを消去検証するまで、第１の行および以後の行の中のセルの残余に対してこの手順が行なわれる。
【００１８】
各消去パルスの後に過消去訂正手順を行なうことにより、セルが過消去される程度が減じられ、セルの耐久性を向上させる。さらに、過消去されたセルは各消去パルスの後に訂正されるため、消去検証の間にビット線漏れ電流が減じられ、したがって、消去検証手順が完了した際に消去不足のセルが存在するのを防止する。
【００１９】
消去手順により、トンネル酸化物において電子トラッピングが起こる。さらに、消去不足および過消去手順により、トンネル酸化物において電子トラッピングが起こる。各プログラミング／消去サイクルはごく少数の電子トラッピングしか付加しないが、累積電子トラッピングは、各プログラミング／消去サイクルが完了するに従って増加し、これは次に消去時間をますます低下させる。
【００２０】
したがって、必要なものは、プログラム／消去サイクルの数が増加するのに従う消去時間の低下を最小化する消去手順を行なう方法である。
【００２１】
【発明の概要】
この発明に従うと、以上およびその他の目的および利点は、消去すべきメモリセルのコントロールゲートに傾斜付きまたは段階的電圧を印加することにより、フラッシュ電気消去可能プログラマブル読出専用メモリ（ＥＥＰＲＯＭ）セルを消去する方法によって得られる。
【００２２】
この発明の１つの局面に従うと、消去すべきセルのコントロールゲートとウェルとの間に電圧差が印加され、電圧差は、選択された数のメモリセルが消去されたと検証されるまで増分され、そのときに電圧差がクランプされる。
【００２３】
この発明の別の局面に従うと、消去すべきセルのコントロールゲートとウェルとの間に印加される電圧差は、ウェルに印加される正電圧およびコントロールゲートに印加される増加する傾斜付きまたは段階的負電圧である。
【００２４】
この発明の別の局面に従うと、消去すべきセルのコントロールゲートとウェルとの間に印加される電圧差は、コントロールゲートに印加される負電圧およびウェルに印加される増加する傾斜付きまたは段階的正電圧である。
【００２５】
この発明のさらに別の局面に従うと、消去すべきセルのコントロールゲートとウェルとの間に印加される電圧差は、ウェルに印加される傾斜付きまたは段階的正電圧およびコントロールゲートに印加される傾斜付きまたは段階的負電圧である。
【００２６】
この発明の別の局面に従うと、メモリセルは複数のセクタに配置され、この方法は、各セクタに対して上記手順を順次行なうステップを含む。
【００２７】
この発明の局面に従うと、ドレインおよびソースは、消去手順の間にフローティングにされる。
【００２８】
この発明のさらに別の局面に従うと、ドレインおよびソースは、消去手順の間、ウェルに接続される。
【００２９】
この発明のさらに別の局面に従うと、完全消去および自動プログラムディスターブ（ＡＰＤ）手順は、メモリセルのコントロールゲートへの消去パルスの各々の印加の後に、メモリセルに適用される。
【００３０】
このように、説明された方法は、多くのプログラム／消去サイクル後のセルの消去時間の低下を低減する、フラッシュＥＥＰＲＯＭセルを消去する方法を提供する。
【００３１】
この発明は、添付の図面と関連して以下の詳細な説明を考察するとよりよく理解される。以下の説明から当業者には容易に明らかとなるように、この発明を実行する最良モードの例示の単に目的のためにこの発明の実施例が示される。理解されるように、この発明は他の実施例も可能であり、そのいくつかの詳細例は、すべてこの発明の範囲から逸脱することなく、さまざまな明らかな局面において修正が可能である。したがって、図面および詳細な説明は制限としてではなく、本質的に例示的なものとみなされるであろう。
【００３２】
この発明の特徴であると考えられる新しい特徴が添付の請求項に述べられる。しかしながら、この発明そのものおよび好ましい使用モードならびにそのさらなる目的および利点は、添付の図面と関連して読まれると、例示的な実施例の以下の詳細な説明を参照することにより、最もよく理解されるであろう。
【００３３】
【詳細な説明】
この発明を実践するための、発明者が現在企図する最良モードを図示する、この発明の具体的な実施例が詳細に参照される。最良モードの説明は単に例示的なものであり、限定の意味でとらえられるべきものではないことを理解されたい。
【００３４】
図１Ａは、この発明が有利に適用されるＮＯＲ型フラッシュ電気消去可能プログラマブル読出専用メモリ（ＥＥＰＲＯＭ）１００の基本的な構成を図示する。フラッシュメモリ１００は、矩形のマトリックスまたは行および列のアレイに配置される複数のコアまたはメモリセルを含む。各行はワード線（ＷＬ）と関連付けられ、各列はビット線（ＢＬ）と関連付けられる。
【００３５】
ｎ本の列およびｍ本の行が存在すると仮定して、ビット線はＢＬ0からＢＬnと示され、ワード線はＷＬ0からＷＬmと示される。ビット線ドライバ１０２によって適切な電圧がビット線に印加され、ワード線ドライバ１０４によって適切な電圧がワード線に印加される。ドライバ１０２および１０４に印加される電圧は、典型的にオンチップの論理回路構成であるコントローラ１０８の制御下で電源１０６によって生成される。コントローラ１０８はドライバ１０２および１０４も制御し、以下に説明されるように、メモリセルを個別にまたはまとめてアドレス指定する。
【００３６】
メモリセルはワード線とビット線との各接合部に位置決めされる。各セルは金属酸化物半導体（ＭＯＳ）電界効果トランジスタ（ＦＥＴ）を含み、これは、半導体基板に形成されたソースおよびドレイン、フローティングゲートならびに酸化物の層によってフローティングゲートから分離されたコントロールゲートを有する。認められるように、フラッシュＥＥＰＲＯＭのセルは、それらがフローティングゲートならびに、コントロールゲートとソースおよびドレインが形成される半導体基板との間に配置されたトンネル酸化物層を含むという点において、従来のＦＥＴとは異なっている。
【００３７】
図１Ａに図示されるセルは記号Ｔn,mを用いて示され、ここでｍは行（ワード線）の数であり、ｎは列（ビット線）の数である。図示されたように、セルのコントロールゲートはそれぞれのワード線に接続され、セルのドレインはそれぞれのビット線に接続される。すべてのセルのソースは電源１０６に接続される。
【００３８】
図１Ｂは、セルが（ページまたはセクタとしても公知である）バンクに分割されることを除いてメモリ１００と同様の別のフラッシュＥＥＰＲＯＭメモリ１１０を図示し、図１Ｂにはそのうち２つが示され、その各々は独立してプログラム、消去および読出が可能である。メモリ１１０は第１のセルバンクまたはページ１１２および第２のセルバンクまたはページ１１４を含む。第１のバンク１１２中のメモリセルは図１Ａと同じ態様で示されるが、第２のバンク１１４中のセルの指定にはプライム符号が加えられる。バンク１１２および１１４のワード線は、それぞれ別個のワード線ドライバ１１６および１１８に接続される。
【００３９】
メモリセルに加えて、各バンク１１２および１１４は各ビット線ごとに選択トランジスタを含む。バンク１１２および１１４のための選択トランジスタはそれぞれ、Ｓ0からＳnおよびＳ′0からＳ′nと示される。選択トランジスタのドレインはそれぞれのビット線に接続され、選択トランジスタのソースは、ワード線ＷＬ0からＷＬmおよびＷＬ′0からＷＬ′mに対するトランジスタのドレインに接続される。
【００４０】
選択トランジスタは、それらが従来のＭＯＳＦＥＴであり、したがってフローティングゲートがないという点において、メモリセルトランジスタとは異なっている。選択トランジスタはメモリ素子というよりはむしろスイッチング素子である。バンク１１２に対する選択トランジスタのゲートはセクタデコーダ１２０のバンク選択ＢＳ1に接続され、バンク１１４に対する選択トランジスタのゲートはセクタデコーダ１２２のバンク選択出力ＢＳ2に接続される。
【００４１】
バンク１１２中のセルのソースは共通のソース電源電圧Ｖss1１２４に接続され、バンク１１４中のセルのソースは共通のソース電源電圧Ｖss2１２６に接続される。
【００４２】
バンク１１２は、バンク選択線ＢＳ1に論理的にハイの信号を印加してトランジスタＳ0からＳnをターンオンし、下にあるメモリセルにビット線ＢＬ0からＢＬnを接続することにより、選択される。バンク１１２は、バンク選択線ＢＳ1に論理的にローの信号を印加してトランジスタＳ0からＳnをターンオフし、メモリセルをビット線から切断することにより、非選択にされる。バンク１１４は、バンク選択信号ＢＳ2および選択トランジスタＳ′0からＳ′nを用いて、本質的に同様の態様で選択されたり非選択にされたりする。メモリ１１０の動作は、プログラム、消去および読出動作を独立してバンク１１２および１１４上で行なうことができることを除いて、メモリ１００（図１Ａ）と本質的に同じである。
【００４３】
図２Ａは、メモリセル２００の１タイプの構造を示す単純化された断面図である。メモリセル２００は、プログラミングのためのホットエレクトロンおよび、消去のための、負コントロールゲート電圧を用いるファウラー−ノルドハイムトンネリングを用いる。メモリセル２００はｐ型基板２０２上に作製され、これは動作の間は接地電位に維持される。メモリセルを消去するには、負コントロールゲート電圧技術を用い、これにより約−１１ボルトの大きな負電圧が、絶縁体２０６の上に作られるコントロールゲート２０４に印加される。同時に、約５ボルトの適度な正電圧が、ｎ＋領域２０８およびｎ−領域２１０からなるソース領域に印加される。ドレイン領域２１２は消去の間はフローティングにされる。フローティングゲート２１６とソース領域２０８、２１０との間に位置するフローティングゲート二酸化ケイ素層２１４を横切る垂直方向の電界により、電子２１８は、矢印２１９で示されるように、誘電体層２１４を通りソース領域２０８、２１０に通り抜ける。
【００４４】
メモリセル２００に対して用いられる消去方法に伴い２つの重要な問題が存在する。第１の問題は、図２Ａに示されたように、ソース接合２２０が、濃くドープされたｎ＋ソース領域２０８を取り囲む、薄くドープされたさらなるｎ拡散領域２１０を必要とし得ることである。このさらなる拡散領域は、新たなプロセス手順が現われたときにメモリセル２００がより小さなデバイスに小型化するのを制限してしまう。第２の問題は、ソース接合２２０が消去の間に逆バイアスされると、組合せソース領域２０８、２１０から基板２０２に電流がいくらか流れることである。この電流はバンド間（ＢＢ）トンネリング電流と称される。バンド間トンネリング電流の大きさは、ソース領域２２０に印加される逆バイアス電圧の大きさに依存する。コントロールゲート２０４が負電圧でバイアスされると、バンド間トンネリング電流の（「ホットホール」と呼ばれる）正孔成分は電界に従って半導体誘電界面２２２および誘電体層２１４をボンバードメントしやすい。これらのホットホールは、不所望な界面状態を生成することによって界面２２２を損傷し得る。さらに、これらのホットホールのいくつかは実際に十分なエネルギを有するために誘電体層２１４に注入され得、ここでそれらはトラップされる。これらのトラップされたホットホールはメモリデバイスの性能を劣化させる。メモリセルを消去するための負コントロールゲート電圧技術は、窓の開口、電荷損失、むらのある消去およびゲートディスターブの強調などの信頼性の問題を引起すホールトラップアップおよび界面状態を生成する。これらの界面状態およびトラップされた正孔は、ソースＰＮ接合２２０からチャネル領域２２４の中へ横方向に分布する。このトラップされた正孔分布のピーク濃度および幅は、消去動作の間の接合バイアスとコントロールゲートバイアスとの両者に依存する。長いチャネルデバイスについては、この正孔分布の幅はチャネルの長さ全体に対して小さく、デバイスの信頼性および性能に対するその好ましくない影響は小さい。しかしながら、ディープサブミクロンデバイスについては、この分布の幅はチャネルの長さのかなりの部分となる。したがって、デバイスの信頼性および性能に対するその好ましくない影響ははるかに大きい。
【００４５】
図２Ｂは、第２のタイプのメモリセル２２６の構造を示す単純化された断面図である。メモリセル２２６はｐウェル２２８に形成され、これはｐ＋領域２３０を用いてコンタクトされ得る。ｐウェル２２８はｎウェル領域２３２に形成され、これはｎ＋領域２３４を用いてコンタクトされ得る。ｎウェル領域２３２はｐ基板２３６に形成される。メモリセル２２６を消去するには、約−１１ボルトの大きな負電圧がコントロールゲート２３８に印加される。コントロールゲート２３８は絶縁体２４０の上にあり、これはフローティングゲート２４２の上にある。負電圧がコントロールゲートに印加されるのと同時に、ｐ＋領域２３０およびｐウェル領域２２８を通して約５ボルトの適度な正電圧がｐ型チャネル領域２４４に印加される。ｐ型基板２３６は接地されるため、ｐ＋コンタクト領域２３０を通したｐ型チャネル領域２４４への正電圧の印加は、ｎウェル２３２内側に、分離されたｐウェル２２８の形成を必要とする。消去の間に、ソース領域２４６およびドレイン領域２４８は、ｐウェル２２８のバイアス電圧よりも下の電位でフローティングにされる。この電位は、ソースおよびドレイン領域２４６および２４８の形状ならびにドレインおよびソース領域からの漏れ電流の量にも依存する。この消去技術は負ゲートチャネル消去技術と称される。負ゲートチャネル消去技術においては、垂直方向の下向き矢印２５２が示すように、フローティングゲート２４２の電子は、フローティングゲート誘電体２５０を垂直方向に通ってチャネル領域２４４に通り抜ける。ソース領域２４６とｐウェル領域２２８との間に電気バイアスは存在せずかつソース領域２４６はフローティングであるため、バンド間電流は存在しない。しかしながら、スタックゲートフラッシュメモリでは、デバイス信頼性の他の問題が生じ得る。たとえば、消去はチャネル領域２４４の上で行なわれるため、界面状態の生成および酸化物のトラップアップはすべてチャネル領域２４４に沿って分布される。界面状態および酸化物トラップアップのそのような集中は、メモリセル読出電流を低下させ、これは読出速度を遅くし、結局は読出エラーを生じ得る。フローティングゲート２４２の下およびドレイン接合２５６の上にある酸化物層２５０の部分２５４でのトラップアップも、プログラミングの間のホットエレクトロン注入を遅延させることがある。
【００４６】
さらに、トンネル酸化物２５０中の電子トラッピングにより、５０，０００サイクル後、ほぼ７−８倍のファクタで消去速度を低下させる。
【００４７】
これらの消去技術に対するバックグラウンドおよび関連のデバイス信頼性の問題は、以下の刊行物の中に記載されている。ハダッド他（Haddad et al.）の「フラッシュメモリセル中の正孔トラッピングによる劣化」（“Degradation Due to Hole Trapping in Flash Memory Cell,”IEEE Electronic Devices Letters, Vol.10., No.3, March 1989, pp.177-179）；チュン他（Chun et al.）の「フラッシュＥＰＲＯＭデバイスにおける、消去誘導された損傷の横方向分布」（“Lateral Distribution of Erase Induced Damage in Flash EPROM Device,”SRC Techcon, September 1996）；チュン他（Chun et al.）の「フラッシュＥＰＲＯＭ  ＮＭＯＳＦＥＴデバイスにおける、消去誘導された正孔トラッピングおよび界面トラップの横方向分布」（“Lateral Distribution of Erase Induced Hole Trapping and Interface Traps in Flash EPROM NMOSFET Device,”IEEE Semiconductor Interface Specialists Conference, 1996）；ウィッタース他（Witters, et al.）の「トンネル酸化物フローティングゲートＥＰＲＯＭデバイスの劣化および薄いゲート酸化物の高電界電流誘導された劣化との相関関係」（“Degradation of Tunnel-Oxide Floating Gate EPROM Devices and Correlation With High-Field-Current-Induced Degradation of Thin Gate Oxides,”IEEE Transactions On Electron Devices, Vol.36, No.9, September 1989, pp.1663；およびコバヤシ他（Kobayashi, et al.）の「３Ｖ専用セクタ消去可能ＤＩＮＯＲフラッシュメモリのためのメモリアレイアーキテクチャおよびデコード機構」（“Memory Array Architecture and Decoding Scheme for 3V Only Sector Erasable DINOR Flash Memory,”IEEE Journal of Solid-State Circuits, Vol.29, No.4 April 1994, pp.454-458）。
【００４８】
図３は、フラッシュセルのうち１つの、プログラミングの間のコントロールゲート、ソースおよびドレイン電圧を示す、フラッシュＥＥＰＲＯＭセル３０２、３０４、３０６、３０８の列３００の単純化された電気的概略図である。セル３０４は、３１０で示されるように、選択されたセルのコントロールゲートに典型的には約９ボルトの比較的高い電圧を印加し、３１２で示されるように典型的に約５ボルトの適度な電圧をビット線（ＢＬ）を介してドレインに印加しかつ３１４で示されたようにソースを接地することにより、プログラムされる。選択されていないフラッシュセルのゲートは、３１６で示されるように接地される。プログラム電圧のこの組合せにより、ドレイン空乏領域からセル３０４のフローティングゲートにホットエレクトロンが注入される。さまざまなプログラム電圧を除去すると、注入された電子はフローティングゲートにトラップされ、その中に負電荷を発生し、これは、セル３０４のしきい値電圧を約４ボルトを超える値に上昇させる。
【００４９】
セルは、コントロールゲートに典型的に５ボルトをおよびドレインが接続されるビット線に１ボルトを印加し、ソースを接地しかつビット線電流を検知することによって読出される。セルがプログラムされ、しきい値電圧が４ボルトのオーダで比較的高ければ、ビット線電流は０であるかまたは少なくとも比較的低い。セルがプログラムされないかまたは消去されると、しきい値電圧は２ボルトのオーダで比較的低く、コントロールゲート電圧はチャネルをエンハンスし、ビット線電流は比較的高い。以下に論じられる読出および検証は、クリーブランドに対する上に参照される特許に開示されるように、センスアンプおよび基準電流アレイを用いて好ましくは行われる。これらの素子の詳細はこの発明の特定の主題ではない。
【００５０】
図４Ａは、図３に示されたようなフラッシュＥＥＰＲＯＭセル３０２、３０４、３０６および３０８の列３００の単純化された電気的概略図であり、すべてのフラッシュセルの消去の間のコントロールゲート、ソースおよびドレイン電圧を示す。技術分野で公知のように、すべてのセルは同時に消去される。図４Ａに示される消去方法では、４００で示されるように典型的に５ボルトの適度に高い電圧がソースに印加され、４０２で示されるように約−１０ボルトの負電圧がコントロールゲートに印加され、４０４で示されるようにドレインはフローティングにされる。これにより、プログラミングの間にフローティングゲートに注入された電子が、フローティングゲートの各々からそれぞれのトンネル酸化物層を通してそれぞれのソース領域にファウラー−ノルドハイムトンネリングによって除去される。
【００５１】
図４Ｂは、図４Ａに示されたようなフラッシュＥＥＰＲＯＭセル３０２、３０４、３０６および３０８の列３００を消去する代替的な方法を示し、ここでＰウェルは５Ｖでバイアスされ、４０６で示されたように−１０ボルトのオーダの負電圧がコントロールゲートに印加され、それぞれ４０８および４１０で示されるようにソースおよびドレインはフローティングにされる。
【００５２】
上記消去方法の各々において、メモリセルは、１つまたはそれ以上の消去パルスをメモリのすべてのセル（またはバンクもしくはセクタ中のすべてのセル）に印加することによって消去される。以下の説明では、メモリセルはＮＭＯＳエンハンスメントモードＦＥＴであると仮定される。しかしながら、この発明はそのように限定されるものではなく、またその範囲は、本明細書中に記載される原則を、たとえばＰＭＯＳおよび／またはいずれの組合せの空乏モードＦＥＴを含む他のタイプおよび構成への適用を包含することが理解されるであろう。
【００５３】
消去パルスの印加に続いて、消去不足訂正はまず各行ごとに１列ずつ行なわれる。まず、第１の行および列位置の中のセルが、典型的に４ボルトをコントロールゲート（ワード線）に印加し、１ボルトをドレイン（ビット線）に印加し、ソースを接地しかつセンスアンプを用いてビット線電流を検知し、それによりセルが消去不足であるか否かを判断することによって、アドレス指定されかつ消去検証される。
【００５４】
セルが消去不足ならば、ビット線電流は０であるかまたは少なくとも比較的低い。この場合、消去パルスがすべてのセルに印加され、第１のセルが再度消去検証される。この手順は、ビット線電流が、消去されたセルに対応する予め定められた値よりも上にされるまで、必要に応じて何度も繰返される。次に、この手順は、メモリ中のすべてのセルを消去検証するまで、第１の行および以後の行の中のセルの残余に対して行なわれる。
【００５５】
過消去訂正手順は、上述の消去方法に従うメモリへの各消去パルスの印加の後に好ましくは行なわれる。各消去パルスの印加の後におよびその後の消去検証動作に先だって、メモリのすべてのセルに対して過消去訂正が行なわれる。過消去検証はアレイのビット線に対して順次行なわれる。これは、ワード線を接地し、典型的に１ボルトを第１のビット線に印加しかつビット線電流を検知することによって達成される。電流が予め定められた値よりも上であれば、これは、ビット線に接続されたセルの少なくとも１つが過消去されかつ漏れ電流を引いていることを示す。この場合、過消去訂正パルスがビット線に印加される。これは、１００μｓなどの予め定められた長さの時間、ビット線に約５ボルトを印加することによって達成される。
【００５６】
過消去訂正パルスの印加の後、ビット線が再検証される。ビット線電流が依然として高く、過消去されたセルが依然としてビット線に接続されたままであることを示せば、別の過消去訂正パルスが印加される。すべてのビット線に対して順次この手順が繰返される。
【００５７】
各消去パルスの後に過消去訂正手順を行なうことにより、セルが過消去される程度が減じられ、セルの耐久性を向上させる。さらに、過消去されたセルが各パルスの後に訂正されるため、消去検証の間にビット線漏れ電流が減じられ、したがって消去検証手順の完了の際に消去不足のセルが存在するのを防止する。
【００５８】
過消去訂正手順は、１つまたはそれ以上の過消去訂正パルスをメモリのすべてのセルに対して、または代替的にビット線もしくはセクタ（バンク）中のすべてのセルに対して印加するステップを含む。予め定められた時間の間、パルスまたは複数のパルスが印加されて、所望の結果を達成する。
【００５９】
消去手順により、トンネル酸化物において電子トラッピングが起こる。さらに、消去不足および過消去手順により、トンネル酸化物において電子トラッピングが起こる。認められるように、各プログラミング／消去サイクルはごく少数の電子トラッピングしか付加しないが、各プログラミング／消去サイクルが完了するに従い、累積電子トラッピングは消去時間をますます低下させる。
【００６０】
図５は、消去の間に一定のコントロールゲート電圧を用いる従来のフラッシュメモリデバイスに対する、消去速度対プログラミング／消去サイクル数のグラフである。図５に示されるように、消去時間はだんだんと長くなり、５０，０００プログラミング／消去サイクルの後、消去時間は初期消去時間の約７倍である。
【００６１】
図６Ａは、消去の間に一定のコントロールゲート電圧ＶCGを用いるフラッシュメモリデバイスに対する、消去された増分ビット数対時間のグラフである。図６Ｂは、消去手順の間の一定のコントロールゲート電圧ＶCG６００対時間のグラフである。Ｐウェル電圧も一定に保持され、６０２で示される。電圧差ＶP-well−ＶCGは６０４で示され、認められるように、電圧差ＶP-well−ＶCGは、消去手順の間一定である。
【００６２】
図７Ａは、図６Ａのグラフを生成するのに用いられるデバイスと同様のフラッシュメモリデバイスに対する、消去された増分ビット数対時間のグラフである。しかしながら、図７Ａに示されたグラフは、段階的もしくは傾斜付きコントロールゲート電圧、段階的もしくは傾斜付きＰウェル電圧または段階的もしくは傾斜付きコントロールゲート電圧と段階的もしくは傾斜付きＰウェル電圧との組合せを用いる。
【００６３】
図７Ｂは、消去手順の間に段階的コントロールゲート電圧７００または傾斜付きコントロールゲート電圧７０２を用いる半導体メモリデバイスを消去する方法を示す。破線７０３で消去手順の終わりが示される。Ｐウェルとコントロールゲートとの間の電圧差は７０４で示される。コントロールゲート電圧は、選択された数のメモリセルが消去されたと検証されるまで段階を付けられるかまたは傾斜を付けられるが、破線７０５が示すように、そのときにコントロールゲート電圧がクランプされる。この実施例および以下の実施例では、傾斜付き電圧は一定の傾斜を有してもまたは傾斜は変化してもよい。
【００６４】
図７Ｃは、消去手順の間に段階的Ｐウェル電圧７０６または傾斜付きＰウェル電圧７０８を用いる半導体メモリデバイスを消去する方法を示す。消去手順の終わりは破線７０９で示される。Ｐウェルとコントロールゲートとの間の電圧差は７１０で示される。Ｐウェル電圧は、選択された数のメモリセルが消去されたと検証されるまで段階を付けられるかまたは傾斜を付けられるが、破線７１１が示すように、そのときにＰウェル電圧がクランプされる。
【００６５】
図７Ｄは、段階的Ｐウェル電圧７１２または傾斜付きＰウェル電圧７１４および段階的コントロールゲート電圧７１６または傾斜付きコントロールゲート電圧７１８を用いる半導体メモリデバイスを消去する方法を示す。消去手順の終わりは破線７１９で示される。Ｐウェル電圧とコントロールゲートとの間の電圧差は７２０で示される。Ｐウェル電圧およびコントロールゲート電圧は、選択された数のメモリセルが消去されたと検証されるまで段階を付けられるかまたは傾斜を付けられるが、破線７２１が示すように、そのときにＰウェル電圧およびコントロールゲート電圧がクランプされる。
【００６６】
図面に示された段階的電圧は、段階的電圧が均等に増分するのを示しているが、段階的電圧は増加量または減少量において均等な量増分することができる。図７Ｂ、図７Ｃおよび図７Ｄに示されたように段階的または傾斜付き電圧を用いるフラッシュメモリデバイスに対する消去時間は、図６Ａに示されたような、一定のコントロールゲートデバイスを用いるフラッシュメモリデバイスのための消去時間と本質的に同じである。図７Ｂ、図７Ｃおよび図７Ｄに示される初期コントロールゲート電圧Ｖiは、一定コントロールゲート方法について図６Ａに示されたような一定のコントロールゲート電圧に対して用いられた電圧よりも低い。段階付けまたは傾斜付けをクランプする最終電圧Ｖfを定めるいくつかの方法が存在する。単純なコントロールゲート電圧段階付け機構、すなわち一切のインテリジェントな検証および最大ゲート電圧クランプ機構を有しないコントロールゲート電圧段階付け機構を用いることができる。しかしながら、消去の終わりに最大ゲート電圧をクランプする自己調節機構を用いて最大の消去終了電界を制限することができる。そのような機構の１つは、消去の初期部分の間に対角線方向の検証またはいくつかの選択された列もしくは選択された数のビットの検証のいずれかを組入れる消去アルゴリズムを用いることである。初期段階の間に、ゲート電圧は予め定められた率で増分し続ける。消去の初期段階が対角線方向の検証または選択された列の検証を用いて一旦完了すると、ゲート電圧がクランプされ、セクタはセクタ中のすべてのビットに対して通常の消去／消去検証を進める。この方法は、セクタの消去速度に依存して消去終了電界を自動的に調節する利点を有する。
【００６７】
図８Ａは、段階的コントロールゲート電圧を用いる５０，０００プログラミング／消去サイクルの後にアレイをシミュレーションするフラッシュメモリデバイスに対する、消去されたビット数対時間のグラフである。初期電圧Ｖiは、５０，０００プログラミング／消去サイクルの後に、消去の間に一定のコントロールゲート電圧を用いたときに約７倍の消去速度の低下とともに有効なゲート電圧の電圧低下が存在することに留意することによって定められる。図８Ａは、初期電圧Ｖiを電圧低下の量減じて、５０，０００のプログラミング／消去サイクルの影響および約５−２０ミリ秒ごとの範囲の期間に約０．１から０．４Ｖの範囲の量だけ増分された電圧をシミュレーションしたとき、得られた消去速度は約１０Ｘであり、これは、図７Ａに示されたグラフと比較すると、約２倍の速度低下でしかないことを示す。
【００６８】
図８Ｂは、消去手順の間に段階的コントロールゲート電圧８００または傾斜付きコントロールゲート電圧８０２を用いる半導体メモリデバイスを消去する方法を示す。消去手順の終わりは破線８０３で示される。Ｐウェルとコントロールゲートとの間の電圧差は８０４で示される。コントロールゲート電圧は、選択された数のメモリセルが消去されたと検証されるまで段階を付けられるかまたは傾斜を付けられるが、８０５で示すように、このときにコントロールゲート電圧がクランプされる。
【００６９】
図８Ｃは、消去手順の間に段階的Ｐウェル電圧８０８または傾斜付きＰウェル電圧８０６を用いる半導体メモリデバイスを消去する方法を示す。消去手順の終わりは破線８０９で示される。Ｐウェルとコントロールゲートとの間の電圧差は８１０で示される。Ｐウェル電圧は、選択された数のメモリセルが消去されたと検証されるまで段階を付けられるかまたは傾斜を付けられるが、破線８１１が示すように、このときにＰウェル電圧がクランプされる。
【００７０】
図８Ｄは、段階的Ｐウェル電圧８１２または傾斜付きＰウェル電圧８１４および段階的コントロールゲート電圧８１６または傾斜付きコントロールゲート電圧８１８を用いる半導体メモリデバイスを消去する方法を示す。消去手順の終了は破線８１７で示される。Ｐウェル電圧とコントロールゲートとの間の電圧差は８２０で示される。Ｐウェル電圧およびコントロールゲート電圧は、選択された数のメモリセルが消去されたと検証されるまで段階を付けられるかまたは傾斜を付けられるが、破線８２１が示すように、このときにＰウェル電圧およびコントロールゲート電圧がクランプされる。段階的または傾斜付き電圧をクランプする方法は、図７Ｂ−図７Ｄと関連して上述されている。
【００７１】
図９Ａは、段階的コントロールゲート電圧を用いる１００，０００のプログラミング／消去サイクル後にアレイをシミュレーションするフラッシュメモリデバイスに対する、消去されたビット数対時間のグラフである。初期電圧Ｖiは、１００，０００のプログラミング／消去サイクルをシミュレーションする電圧であり、図８Ａと関連して上述されたように定められる。図９Ａは、初期電圧Ｖiを減じて、１００，０００のプログラミング／消去サイクル効果および約５−２０ミリ秒の範囲の期間に約０．１から０．４Ｖの範囲の量だけ増分された電圧をシミュレーションしたとき、得られた消去速度が約１５Ｘであり、これは、図７Ａに示されたグラフと比較して約２倍の速度低下でしかないことを示す。
【００７２】
図９Ｂは、消去手順の間に段階的コントロールゲート電圧９００または傾斜付きコントロールゲート電圧９０２を用いる半導体メモリデバイスを消去する方法を示す。消去手順の終了は破線９０３で示される。Ｐウェルとコントロールゲートとの間の電圧差は９０４で示される。コントロールゲート電圧は、選択された数のメモリセルが消去されたと検証されるまで段階を付けられるかまたは傾斜を付けられるが、破線９０５が示すように、このときにコントロールゲート電圧がクランプされる。
【００７３】
図９Ｃは、消去手順の間に段階的Ｐウェル電圧９０８または傾斜付きＰウェル電圧９０６を用いる半導体メモリデバイスを消去する方法を示す。消去手順の終わりは破線９０９で示される。Ｐウェルとコントロールゲートとの間の電圧差は９１０で示される。Ｐウェル電圧は、選択された数のメモリセルが消去されたと検証されるまで段階を付けられるかまたは傾斜を付けられるが、破線９１１が示すように、このときにＰウェル電圧がクランプされる。
【００７４】
図９Ｄは、段階的Ｐウェル電圧９１２または傾斜付きＰウェル電圧９１４および段階的コントロールゲート電圧９１６または傾斜付きコントロールゲート電圧９１８を用いる半導体メモリデバイスを消去する方法を示す。消去手順の終わりは破線９１９で示される。Ｐウェル電圧とコントロールゲートとの間の電圧差は９２０で示される。Ｐウェル電圧およびコントロールゲート電圧は、選択された数のメモリセルが消去されたと検証されるまで段階を付けられるかまたは傾斜を付けられるが、破線９２１が示すように、このときにＰウェル電圧およびコントロールゲート電圧がクランプされる。段階的または傾斜付き電圧をクランプする方法は、図７Ｂと関連して上述されている。
【００７５】
図１０は、消去の間に一定のコントロールゲート電圧を用いるフラッシュメモリデバイスに対する消去速度対プログラミング／消去サイクル数のグラフと、消去の間に測定から得られる段階的コントロールゲート電圧を用いるフラッシュメモリデバイスに対する消去速度対プログラミング／消去サイクル数のグラフとを比較する。この比較が示すのは、消去速度の低下は、約６−７倍の低下から約２倍の低下に減少するということである。
【００７６】
したがって、消去の間に段階的ゲート電圧を用いることは、一定のゲート電圧チャネル消去を用いて観察されたはるかに急速な低下と比較して、消去速度の線形の低下しか生じない。段階的ゲート電圧の他の利点は、初期ゲート電圧の適切な値を選択することにより、トンネル酸化物を横切る初期電界を消去の間は制限可能なことであり、これは、トンネル酸化物の向上された信頼性を与える。
【００７７】
この発明の実施例の以上の説明は、例示および説明の目的のために提示された。これは網羅的または開示された正確な形にこの発明を限定することを意図するものではない。上記教示に照らして、明らかな修正および変形が可能である。実施例は、この発明の原則の最良の例示を与えるように選ばれかつ説明され、その実践的な適用は、当業者がこの発明をさまざまな実施例においておよび企図される特定の使用に適するようなさまざまな修正によって利用できるようにしている。すべてのそのような修正および変形は、それらが公正に、合法的にかつ公平に権利を与えられる範囲に従って解釈されると、添付の請求項が定めるようにこの発明の範囲内にあるものである。
【図面の簡単な説明】
【図１Ａ】  フラッシュＥＥＰＲＯＭの単純化された電気的概略図である。
【図１Ｂ】  図１Ａと同様であるが、セルが２つのページまたはバンクに配置されたフラッシュＥＥＰＲＯＭを示す図である。
【図２Ａ】  セルを消去する負コントロールゲート電圧法を示すフラッシュＥＥＰＲＯＭセルの断面図である。
【図２Ｂ】  セルを消去する負ゲートチャネル消去方法を示すフラッシュＥＥＰＲＯＭセルの断面図である。
【図３】  セルの１つのプログラミングの間のコントロールゲート、ソースおよびドレイン電圧を示すフラッシュＥＥＰＲＯＭセルの列の単純化された電気的概略図である。
【図４Ａ】  列中のセルを消去する第１の方法の間のコントロールゲート、ソースおよびドレイン電圧を示すフラッシュＥＥＰＲＯＭセルの列の単純化された電気的概略図である。
【図４Ｂ】  列中のセルを消去する第２の方法の間のコントロールゲート、ソースおよびドレイン電圧を示す、フラッシュＥＥＰＲＯＭセルの列の単純化された電気的概略図である。
【図５】  消去の間に一定のコントロールゲート電圧を用いるフラッシュメモリデバイスに対する、消去速度対プログラミング／消去サイクル数のグラフの図である。
【図６Ａ】  消去の間に一定のコントロールゲート電圧を用いるフラッシュメモリデバイスに対する、消去されたビット数対時間のグラフの図である。
【図６Ｂ】  図６Ａに対応する、コントロールゲート電圧対時間のグラフの図である。
【図７Ａ】  消去の間に段階的コントロールゲート電圧、消去の間に段階的Ｐウェル電圧または、消去の間に段階的コントロールゲート電圧および段階的Ｐウェル電圧を用いるフラッシュメモリデバイスに対する、消去されたビット数対時間のグラフの図である。
【図７Ｂ】  図７Ａに対応する、段階的または傾斜付きコントロールゲート電圧対時間のグラフの図である。
【図７Ｃ】  図７Ａに対応する、段階的または傾斜付きＰウェル電圧対時間のグラフの図である。
【図７Ｄ】  図７Ａに対応する、段階的または傾斜付きＰウェル電圧および段階的または傾斜付きコントロールゲート電圧対時間のグラフの図である。
【図８Ａ】  消去の間に段階的コントロールゲート電圧、消去の間に段階的Ｐウェル電圧または消去の間に段階的コントロールゲート電圧および段階的Ｐウェル電圧を用いる５０，０００のプログラミング／消去サイクルの後にアレイをシミュレーションするフラッシュメモリデバイスに対する、消去されたビット数対時間のグラフの図である。
【図８Ｂ】  図８Ａに対応する、段階的または傾斜付きコントロールゲート電圧対時間のグラフの図である。
【図８Ｃ】  図８Ａに対応する、段階的または傾斜付きＰウェル電圧対時間のグラフの図である。
【図８Ｄ】  図８Ａに対応する、段階的または傾斜付きＰウェル電圧および段階的または傾斜付きコントロールゲート対時間のグラフの図である。
【図９Ａ】  消去の間に段階的コントロールゲート電圧、消去の間に段階的Ｐウェル電圧または消去の間に段階的コントロールゲート電圧および段階的Ｐウェル電圧を用いる１００，０００のプログラミング／消去サイクルの後にアレイをシミュレーションするフラッシュメモリデバイスに対する、消去されたビット数対時間のグラフの図である。
【図９Ｂ】  図９Ａに対応する、段階的または傾斜付きコントロールゲート電圧対時間のグラフの図である。
【図９Ｃ】  図９Ａに対応する、段階的または傾斜付きＰウェル電圧対時間のグラフの図である。
【図９Ｄ】  図９Ａに対応する、段階的または傾斜付きＰウェル電圧および段階的または傾斜付きコントロールゲート対時間のグラフの図である。
【図１０】  消去の間に一定のコントロールゲート電圧を用いるフラッシュメモリデバイスに対する、消去速度対プログラミング／消去サイクル数のグラフと、消去の間に段階的コントロールゲート電圧を用いるフラッシュメモリデバイスに対する、消去速度対プログラミング／消去サイクル数のグラフとを比較する図である。
【図１Ａ】
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【図１Ｂ】
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【図２Ａ】
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【図２Ｂ】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図５】
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【図６Ａ】
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【図６Ｂ】
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【図７Ａ】
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【図７Ｂ】
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【図７Ｃ】
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【図７Ｄ】
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【図８Ａ】
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【図８Ｂ】
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【図８Ｃ】
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【図８Ｄ】
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【図９Ａ】
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【図９Ｂ】
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【図９Ｃ】
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【図９Ｄ】
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【図１０】
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