(57)【特許請求の範囲】
【請求項１】
複数の電流源と複数の電位入出力部とが複数の抵抗素子を介して相互結合されたネツトワークでなり、入力された入力電位から連想される記憶情報を出力電位として出力する連想記憶装置において、
上記ネツトワークの各対角位置に、
正の自己フイードバツクを与える第１の抵抗素子と、
負の自己フイードバツクを与える第２の抵抗素子と、
上記入力電位を順次変化させ最終的に上記出力電位に収束するまでの間、上記第１の抵抗素子と上記第２の抵抗素子とを所定の時刻毎に交互に上記抵抗素子として選択する選択手段と
を具えることを特徴とする連想記憶装置。
【請求項２】
上記選択手段は、
初めに全ての各上記対角位置で上記第１の抵抗素子を上記抵抗素子として選択しておき、引き続き全ての各上記対角位置で同時に上記第２の抵抗素子と上記第１の抵抗素子とを所定の時刻毎に交互に上記抵抗素子として選択するようにした
ことを特徴とする請求項１に記載の連想記憶装置。
【請求項３】
上記選択手段は、
初めに全ての各上記対角位置で上記第１の抵抗素子を上記抵抗素子として選択しておき、引き続き各上記対角位置で所定の時刻毎に上記第２の抵抗素子を１つずつ順次上記抵抗素子として選択するようにして、上記全ての各上記対角位置で上記第２の抵抗素子を上記抵抗素子として選択した後は、上記全ての各上記対角位置で上記第１の抵抗素子を上記抵抗素子として選択することと、各上記対角位置で所定の時刻毎に上記第２の抵抗素子を１つずつ順次上記抵抗素子として選択することとを交互に繰り返すようにした
ことを特徴とする請求項１に記載の連想記憶装置。
【発明の詳細な説明】
【０００１】
【目次】
以下の順序で本発明を説明する。
産業上の利用分野
従来の技術（図７）
発明が解決しようとする課題
課題を解決するための手段（図１）
作用（図１）
実施例（図１〜図６）
発明の効果
【０００２】
【産業上の利用分野】
本発明は連想記憶装置に関し、例えば画像情報や空間パターン等を記憶する連想メモリ回路に適用して好適なものである。
【０００３】
【従来の技術】
従来、この種の連想メモリ回路においては、結合形態が相互結合型でなるホツプフイールド型ニユーラルネツトワークを用いたものがある。この連想メモリ回路では、ホツプフイールド型ニユーラルネツトワークを電流源素子や抵抗素子等によつて構成している。この連想メモリ回路は、J.J.Hopfield、「Neural Networks and Physical System with emergent collective Computational Abillties」、Proc.Nat.Acad.Sci.USA. (1982)2554 の文献等に開示されている。この連想メモリ回路では、全てのユニツトどうしが単純に結合し合う単属型の構成を有しており、回路の動作としてはユニツト毎にランダムとなる（但し、連想メモリ回路としては最終的に所定の状態に収束する）。しかしながら電流源素子や抵抗素子等で回路を構成し得るため、実際上、電子回路で実現する場合には適している。
【０００４】
この連想メモリ回路では、情報は電位によつて入出力され、その電位は２つの電位状態にしかならない（例えば１〔Ｖ〕又は−１〔Ｖ〕）。ここで初期状態において、Ｎ個の情報としてＮ個の電位Ｖ1 〜ＶN が入力されると、電位Ｖ1 〜ＶN のうち電位Ｖ1 は、入力された他の全ての電位Ｖ2 〜ＶN から電気的影響を受け、２つの電位状態のどちらかに変化する。その結果得られた電位Ｖ1'は次の入力電位となり、再びこの動作を繰り返して最終的に２つの電位状態のどちらかに収束する。入力された他の電位Ｖ2 〜ＶN についても同様である。
この場合、他の入力電位から受ける電気的影響の度合いは、電流源素子や抵抗素子の定数によつて定まる。またこの電流源素子や抵抗素子の定数は、最終的に収束させたい電位に基づいて所定の計算式によつて算出される。
【０００５】
ここで情報数を「４」とした場合の連想メモリ回路を図７に示す。この連想メモリ回路１では、４つの情報は電位Ｖ1 〜Ｖ4 によつて入出力される。この電位Ｖ1 〜Ｖ4 の入力部（出力部も兼ねる）２〜５は、それぞれ２つの端子２Ａ及び２Ｂ、３Ａ及び３Ｂ、４Ａ及び４Ｂ、５Ａ及び５Ｂによつて構成される。すなわち図７において明らかなように、電位Ｖ1 の入力部２は、電位Ｖ1 （例えば１〔Ｖ〕）そのものを入力する端子２Ａと、電位Ｖ1 と絶対値が等しく逆極性の電位−Ｖ1 （例えば−１〔Ｖ〕）を入力する端子２Ｂとによつて構成される。電位Ｖ2 〜Ｖ4 の入力部３〜５も同様に構成される。
【０００６】
この入力部２〜５は、それぞれ所定の電流源Ｃ1 〜Ｃ4 の出力側に接続される。すなわち電流源Ｃ1 の出力側には、端子２Ａ、３Ｂ、４Ａ、５Ａがそれぞれ抵抗ｒ1 、ｒ2 、ｒ3 、ｒ4 を介して接続され、電流源Ｃ2 の出力側には、端子２Ｂ、３Ａ、４Ｂ、５Ａがそれぞれ抵抗ｒ5 、ｒ6 、ｒ7 、ｒ8 を介して接続される。また電流源Ｃ3 の出力側には、端子２Ａ、３Ｂ、４Ａ、５Ａがそれぞれ抵抗ｒ9 、ｒ10、ｒ11、ｒ12を介して接続され、電流源Ｃ4 の出力側には、端子２Ａ、３Ａ、４Ａ、５Ａがそれぞれ抵抗ｒ13、ｒ14、ｒ15、ｒ16を介して接続される。この場合、連想メモリ回路１に設けられる抵抗数Ｎr は情報数ｍによつて、次式
【数１】
0003734094.tif 000002
で表される。また電流源数Ｎc は、次式
【数２】
0003734094.tif 000003
で表される。
【０００７】
このように入力部２〜５が接続された電流源Ｃ1 〜Ｃ4 の出力側は、それぞれ電流の向きを判断する符号判別素子Ｆ1 〜Ｆ4 に接続される。この符号判別素子Ｆ1 〜Ｆ4 は、順方向電流Ｉ1 が入力された場合、正の電位（例えば１〔Ｖ〕）を出力し、順方向電流Ｉ1 に対して逆方向の電流Ｉ2 が入力された場合、負の電位（例えば−１〔Ｖ〕）を出力する。
この符号判別素子Ｆ1 〜Ｆ4 の出力側は、それぞれ端子２Ａ、３Ａ、４Ａ、５Ａに接続されると共に、インバータａ1 〜ａ4 に接続される。この場合、インバータａ1 〜ａ4 は、入力された電位に対して反転した電位を出力する。このインバータａ1 〜ａ4 の出力側は、それぞれ端子２Ｂ、３Ｂ、４Ｂ、５Ｂに接続される。
【０００８】
ここで抵抗ｒ1 〜ｒ16及び電流源Ｃ1 〜Ｃ4 は、入力された電位Ｖ1 〜Ｖ4 が最終的に望む電位に収束するように、所定の計算式によつて定められる。因みに、電位Ｖ1 〜Ｖ4 を望む電位に収束させた状態を所望記憶と呼ぶ。また一般に、抵抗ｒ1 、ｒ6 、ｒ11、ｒ16は対角成分又は自己フイードバツクと呼ばれ、その他の抵抗は非対角成分と呼ばれている。
このように構成された連想メモリ回路１の入力部２〜５に電位Ｖ1 〜Ｖ4 を入力すると、上述のように電位Ｖ1 〜Ｖ4 が互いに電気的影響を受け、最終的に入力部２〜５の電位が望む電位に収束する。
【０００９】
【発明が解決しようとする課題】
ところで連想メモリ回路１において、所望記憶の電位Ｖ1 〜Ｖ4 を初期状態（始めに与えられる電位）として入力した場合、初期状態が最終的に望む電位に収束する割合が 100〔％〕にならない問題がある。また連想メモリ回路１では、初期状態が所望記憶以外の未知なる状態（すなわち記憶させていない電位ＶX1〜ＶX4）に収束する割合が非常に高くなる問題もある。さらに連想メモリ回路１では、初期状態が最もその初期状態に似ている（例えば入力された電位Ｖ1 〜Ｖ4 の組み合わせが所望記憶の電位Ｖ1 〜Ｖ4 に近い）と考えられる所望記憶に収束する割合が低い問題もある。すなわち言い換えれば、連想メモリ回路１では、入力された電位Ｖ1 〜Ｖ4 が偽安定状態に収束する問題がある。
【００１０】
本発明は以上の点を考慮してなされたもので、簡易な構成で、偽安定状態に収束することを抑制し得る連想記憶装置を提案しようとするものである。
【００１１】
【課題を解決するための手段】
かかる課題を解決するため本発明においては、複数の電流源Ｃ１〜Ｃ４と複数の電位入出力部２〜５とが複数の抵抗素子ｒ１〜ｒ１６を介して相互結合されたネツトワークでなり、入力された入力電位Ｖ１〜Ｖ４から連想される記憶情報を出力電位Ｖ１〜Ｖ４として出力する連想記憶装置１０において、ネツトワークの各対角位置に、正の自己フイードバツクを与える第１の抵抗素子ｒ１、ｒ６、ｒ１１、ｒ１６と、負の自己フイードバツクを与える第２の抵抗素子ｒ１’、ｒ６’、ｒ１１’、ｒ１６’と、入力電位Ｖ１〜Ｖ４を順次変化させ最終的に出力電位Ｖ１〜Ｖ４に収束するまでの間、第１の抵抗素子ｒ１、ｒ６、ｒ１１、ｒ１６と第２の抵抗素子ｒ１’、ｒ６’、ｒ１１’、ｒ１６’とを所定の時刻毎に交互に抵抗素子ｒ１、ｒ６、ｒ１１、ｒ１６として選択する選択手段ＳＷ１〜ＳＷ４とを設けるようにした。
【００１２】
また本発明においては、選択手段ＳＷ１〜ＳＷ４により、初めに全ての各対角位置で第１の抵抗素子ｒ１、ｒ６、ｒ１１、ｒ１６を抵抗素子ｒ１、ｒ６、ｒ１１、ｒ１６として選択しておき、引き続き全ての各対角位置で同時に第２の抵抗素子ｒ１’、ｒ６’、ｒ１１’、ｒ１６’と第１の抵抗素子ｒ１、ｒ６、ｒ１１、ｒ１６とを所定の時刻毎に交互に抵抗素子ｒ１、ｒ６、ｒ１１、ｒ１６として選択するようにした。
【００１３】
さらに本発明においては、選択手段ＳＷ１〜ＳＷ４により、初めに全ての各対角位置で第１の抵抗素子ｒ１、ｒ６、ｒ１１、ｒ１６を抵抗素子ｒ１、ｒ６、ｒ１１、ｒ１６として選択しておき、引き続き各対角位置で所定の時刻毎に第２の抵抗素子ｒ１’、ｒ６’、ｒ１１’、ｒ１６’を１つずつ順次抵抗素子ｒ１、ｒ６、ｒ１１、ｒ１６として選択するようにして、全ての各対角位置で第２の抵抗素子ｒ１’、ｒ６’、ｒ１１’、ｒ１６’を抵抗素子ｒ１、ｒ６、ｒ１１、ｒ１６として選択した後は、全ての各対角位置で第１の抵抗素子ｒ１、ｒ６、ｒ１１、ｒ１６を抵抗素子ｒ１、ｒ６、ｒ１１、ｒ１６として選択することと、各対角位置で所定の時刻毎に第２の抵抗素子ｒ１’、ｒ６’、ｒ１１’、ｒ１６’を１つずつ順次抵抗素子ｒ１、ｒ６、ｒ１１、ｒ１６として選択することとを交互に繰り返すようにした。
【００１４】
【作用】
従つて本発明では、第１の抵抗素子ｒ１、ｒ６、ｒ１１、ｒ１６により振動解を発生させないようにしながら、第２の抵抗素子ｒ１’、ｒ６’、ｒ１１’、ｒ１６’により偽安定状態の発生を抑制することができる。
【００１５】
【実施例】
以下図面について、本発明の一実施例を詳述する。
【００１６】
図７との対応部分に同一符号を付して示す図１において、１０は全体として連想メモリ回路を示し、この場合も、情報数を「４」として電位Ｖ1 〜Ｖ4 が入力部２〜５に入力される。
この実施例の場合、対角成分として抵抗ｒ1 、ｒ1'、ｒ6 、ｒ6'、ｒ11、ｒ11' 、ｒ16  、ｒ16' が設けられると共に、当該対角成分の抵抗ｒ1 、ｒ1'、ｒ6 、ｒ6'、ｒ11、ｒ11' 、ｒ16  、ｒ16' を切り換えるスイツチＳＷ1 〜ＳＷ4 が設けられている。連想メモリ回路１０は、スイツチＳＷ1 〜ＳＷ4 を所定の周期に基づいて切り換えることにより、従来のように電位Ｖ1 〜Ｖ4 が偽安定状態に収束することを抑制する。
【００１７】
ここで入力された電位が偽安定状態に収束することを抑制する方法として、対角成分（すなわち自己フイードバツク）を時間的に変える方法がある。この方法は、K.Araki and T.Saito 、「時変自己フイードバツクを有する非対称結合連想メモリ」、信学技報、NC92-115 PP159-165の文献等に開示されている。この方法では、対角成分を負に設定することにより、偽安定状態の発生を抑制するようになされている。しかしながら対角成分を負に設定すると、多くの振動解が発生してしまう。このためこの方法では、負の対角成分と共に、振動解を発生させない正の対角成分を設け、この正負の対角成分を周期的に変化させることにより、偽安定状態に収束することを抑制する。
【００１８】
因みに、この方法では、負の対角成分Ｔiiは、次式
【数３】
0003734094.tif 000004
で決定され、正の対角成分Ｔiiは、次式
【数４】
0003734094.tif 000005
で決定される。また非対角成分Ｔijは、次式
【数５】
0003734094.tif 000006
で決定される。またこの方法では、ニユーラルネツトの閾値Ｃi は、次式
【数６】
0003734094.tif 000007
で決定される。但し、（３）式から（６）式において、Ｎはニユーラルネツトのセル数、Ｋは重み係数、Ｓは所望記憶の情報、ｍは情報数、εは閾値の範囲を作る正のパラメータ、Ｑは重み係数Ｋを求める際の評価量である。
【００１９】
ここでこの方法では、正負の対角成分を切り換える際、図２に示すように、周期Ｔで対角成分Ｔiiを正負に切り換える。この場合、横軸ｔは初期状態が安定になつた時間を表し、縦軸ｎｎは負に切り換わつた対角成分Ｔiiの個数を表す。図２において明らかなように、この方法では、始めの半周期で全ての対角成分Ｔiiを正に切り換え、次の半周期で全ての対角成分Ｔiiを負に切り換え、これを周期Ｔで繰り返す（以下これを矩形波タイプの切り換えと呼ぶ）。すなわち言い換えれば、この方法では、全ての対角成分Ｔiiを位相を合わせて切り換える。因みに、始めの半周期で対角成分Ｔiiを正に切り換える理由は、初期状態が振動解とならずにどこかの平衡点へ収束するからである。
【００２０】
連想メモリ回路１０では、このような方法に基づいて偽安定状態に収束することを抑制する。このため連想メモリ回路１０では、上述の正の対角成分Ｔiiに対応して抵抗ｒ1 、ｒ6 、ｒ11、ｒ16  が設けられ、上述の負の対角成分Ｔiiに対応して抵抗ｒ1'、ｒ6'、ｒ11' 、ｒ16' が設けられている。従つて抵抗ｒ1 、ｒ6 、ｒ11、ｒ16は上述の（４）式を満足し、抵抗ｒ1'、ｒ6'、ｒ11' 、ｒ16' は上述の（３）式を満足する。また非対角成分の抵抗ｒ2 、ｒ3 、ｒ4 、ｒ5 、ｒ7 、ｒ8 、ｒ9 、ｒ10、ｒ12、ｒ13、ｒ14、ｒ15は、上述の（５）式を満足する。さらに連想メモリ回路１０では、上述の閾値Ｃi に対応して電流源Ｃ1 〜Ｃ4 が設けられ、当該電流源Ｃ1 〜Ｃ4 は上述の（６）式を満足する。
【００２１】
ここで図３に示すように、連想メモリ回路１０は、動作時、所定の周期に基づいてスイツチＳＷ1 を抵抗ｒ1 側と抵抗ｒ1'側に切り換える。因みに、スイツチＳＷ1 を抵抗ｒ1 側に切り換えることは、正の自己フイードバツクを与えることを意味し、スイツチＳＷ1 を抵抗ｒ1'側に切り換えることは、負の自己フイードバツクを与えることを意味する。また連想メモリ回路１０は、スイツチＳＷ2 〜ＳＷ4 についても同様に所定の周期に基づいて切り換える。このときスイツチＳＷ1 〜ＳＷ4 を切り換える周波数（すなわちタイミング）は、上述の矩形波タイプの切り換えに基づき、例えば50〜60〔MHz 〕のサンプリング周波数に設定される。
【００２２】
以上の構成において、図４に示すように、例えば入力部２〜５に、次式
【数７】
0003734094.tif 000008
で示される電位Ｖ1 〜Ｖ4 が入力されると（すなわち端子２Ａ、３Ａ、４Ｂ、５Ａに１〔Ｖ〕が入力され、端子２Ｂ、３Ｂ、４Ａ、５Ｂに−１〔Ｖ〕が入力されると）、スイツチＳＷ1 が抵抗ｒ1 側に接続されている場合、電流源Ｃ1 からの電流ＩC1に対して電流Ｉ3 〜Ｉ6 が加算される。その結果、符号判別素子Ｆ1 に入力される電流の向きが順方向電流Ｉ1 であれば、符号判別素子Ｆ1 は１〔Ｖ〕を出力する。これにより端子２Ａに１〔Ｖ〕が出力され、端子２Ｂに−１〔Ｖ〕が出力される。また符号判別素子Ｆ1 に入力される電流の向きが順方向電流Ｉ1 と逆方向の電流Ｉ2 であれば、符号判別素子Ｆ1 は−１〔Ｖ〕を出力する。これにより端子２Ａに−１〔Ｖ〕が出力され、端子２Ｂに１〔Ｖ〕が出力される。
【００２３】
また図５に示すように、スイツチＳＷ1 が抵抗ｒ1'側に接続されている場合、電流源Ｃ1 からの電流ＩC1に対して電流Ｉ3'及びＩ4 〜Ｉ6 が加算される。その結果、符号判別素子Ｆ1 に入力される電流の向きが順方向電流Ｉ1 であれば、端子２Ａに１〔Ｖ〕、端子２Ｂに−１〔Ｖ〕が出力され、電流の向きが電流Ｉ2 であれば、端子２Ａに−１〔Ｖ〕、端子２Ｂに１〔Ｖ〕が出力される。
電流源Ｃ2 〜Ｃ4 から出力される電流ＩC2〜ＩC4に対しても、並列的にこれと同様な動作が行われ、端子３Ａ、３Ｂ、４Ａ、４Ｂ、５Ａ、５Ｂに１又は−１〔Ｖ〕が出力される。このように端子３Ａ〜５Ｂに出力された電位は、さらに次の入力電位となり、以下この動作が順に繰り返される。かくして端子３Ａ〜５Ｂの電位は最終的に１又は−１〔Ｖ〕のどちらかに収束する。
【００２４】
この場合、全ての入力電圧Ｖ1 〜Ｖ4 と全ての出力電圧Ｖ1 〜Ｖ4 とが等しくなつたときにそれぞれの電位Ｖ1 〜Ｖ4 が最終出力になるため、所望記憶を初期状態とした場合、連想メモリ回路１０では、初期状態は偽安定状態に収束せずに所望記憶に 100〔％〕収束する。
このようにして連想メモリ回路１０では、正の対角成分の抵抗ｒ1 、ｒ6 、ｒ11、ｒ16と、負の対角成分の抵抗ｒ1'、ｒ6'、ｒ11' 、ｒ16' とを切り換えるスイツチＳＷ1 〜ＳＷ4 を設け、当該スイツチＳＷ1 〜ＳＷ4 を所定の周期で切り換えるようにしたことにより、偽安定記憶を抑制する特性と振動解を発生させない特性とを兼ね備え、かくして偽安定状態に収束することを抑制し得る。
【００２５】
これにより連想メモリ回路１０では、所望記憶を初期状態とした場合、初期状態が所望記憶へ 100〔％〕収束することを保障し得る。また連想メモリ回路１０では、所望記憶以外の未知なる状態に収束する割合が減少すると共に、初期状態が最もその初期状態と似ていると考えられる所望記憶に収束する割合が高くなる。
因みに、連想メモリ回路１０では、このように抵抗ｒ1'、ｒ6'、ｒ11' 、ｒ16' 、スイツチＳＷ1 〜ＳＷ4 を追加した簡易な構成で偽安定状態に収束することを抑制し得るため、当該連想メモリ回路１０を集積回路化する際に好適である。
【００２６】
以上の構成によれば、正の対角成分の抵抗ｒ1 、ｒ6 、ｒ11、ｒ16と、負の対角成分の抵抗ｒ1'、ｒ6'、ｒ11' 、ｒ16' とをスイツチＳＷ1 〜ＳＷ4 によつて切り換えるようにしたことにより、偽安定状態に収束することを抑制し得、かくして簡易な構成で、偽安定状態に収束することを抑制し得る連想メモリ回路１０を実現し得る。
【００２７】
なお上述の実施例においては、全てのスイツチＳＷ1 〜ＳＷ4 を位相を合わせて切り換えた場合（すなわち矩形波タイプの切り換えの場合）について述べたが、本発明はこれに限らず、例えば図６に示すように、段階的にスイツチを切り換えた場合にも上述の場合と同様の効果を得ることができる。この場合も、横軸ｔは初期状態が安定になつた時間を表し、縦軸ｎｎは負に切り換わつた対角成分の個数を表す。図６において明らかなように、この方法では、始めに全てのスイツチを正の対角成分側に切り換えておき、所定の時刻毎にスイツチを順々に１つずつ負の対角成分側に切り換える。その結果、全てのスイツチが負の対角成分側に切り換わつたとき、全てのスイツチを正の対角成分側に切り換え、同様にこの動作を周期Ｔで順に繰り返す。すなわち言い換えれば、この方法では、各スイツチを位相をずらして負の対角成分側に切り換える。この場合、矩形波タイプの切り換えに比して、所望記憶に収束する時間は長くなるが、所望記憶に収束する能力は格段的に向上する。
【００２８】
また上述の実施例においては、情報数「４」の連想メモリ回路１０に適用した場合について述べたが、本発明はこれに限らず、情報数としては他の値でも良く、複数の情報を連想記憶する連想記憶装置に広く適用し得る。
【００２９】
【発明の効果】
上述のように本発明によれば、複数の電流源と複数の電位入出力部とが複数の抵抗素子を介して相互結合されたネツトワークでなり、入力された入力電位から連想される記憶情報を出力電位として出力する連想記憶装置において、ネツトワークの各対角位置に、正の自己フイードバツクを与える第１の抵抗素子と、負の自己フイードバツクを与える第２の抵抗素子と、入力電位を順次変化させ最終的に出力電位に収束するまでの間、第１の抵抗素子と第２の抵抗素子とを所定の時刻毎に交互に抵抗素子として選択する選択手段とを設けるようにしたことにより、第１の抵抗素子により振動解を発生させないようにしながら、第２の抵抗素子により偽安定状態の発生を抑制することができ、かくして簡易な構成で、偽安定状態に収束することを抑制し得る連想記憶装置を実現することができる。
【図面の簡単な説明】
【図１】本発明の一実施例による連想メモリ回路を示す接続図である。
【図２】対角成分の切り換え動作の説明に供する略線図である。
【図３】スイツチの動作の説明に供する接続図である。
【図４】連想メモリ回路の動作の説明に供する接続図である。
【図５】連想メモリ回路の動作の説明に供する接続図である。
【図６】他の実施例による対角成分の切り換え動作の説明に供する略線図である。
【図７】従来の連想メモリ回路を示す接続図である。
【符号の説明】
１、１０……連想メモリ回路、２〜５……入力部、２Ａ、２Ｂ、３Ａ、３Ｂ、４Ａ、４Ｂ、５Ａ、５Ｂ……端子。
【図１】
0003734094.tif 000009
【図２】
0003734094.tif 000010
【図３】
0003734094.tif 000011
【図４】
0003734094.tif 000012
【図５】
0003734094.tif 000013
【図６】
0003734094.tif 000014
【図７】
0003734094.tif 000015