(57)【特許請求の範囲】
【請求項１】
各々が互いに異なる電源電圧に対応した論理インターフェースを有する複数のメモリを制御するメモリ制御回路であって、
前記複数のメモリのうち最小の電源電圧で動作する前記論理インターフェースを有する低電圧メモリとの間で、アドレス信号と制御信号とを伝送する信号線からなる制御バスと、
前記低電圧メモリとの間でデータ信号を伝送する信号線からなる第１データ・バスと、
前記複数のメモリのうち前記最小の電源電圧よりも高い電源電圧で動作する前記論理インターフェースを有する高電圧メモリとの間で、データ信号を伝送する信号線から構成され且つ前記第１データ・バスと独立に配設される第２データ・バスと、
前記制御バス、第１データ・バスおよび第２データ・バスを介して前記低電圧メモリと前記高電圧メモリとにアクセスするコントローラと、
を備え、
前記制御バスは、当該制御バスの信号線から分岐して前記高電圧メモリに接続され、当該高電圧メモリに対してアドレス信号と制御信号とを伝送する信号線を有しており、
最小の電源電圧で動作する前記論理インターフェースの出力電圧の規定範囲は、前記最小の電源電圧よりも高い電源電圧で動作する前記論理インターフェースの入力電圧の規定範囲に含まれている、
ことを特徴とするメモリ制御回路。
【請求項２】
請求項１記載のメモリ制御回路であって、
前記コントローラは、
前記低電圧メモリの前記論理インターフェースが規定する入力電圧に合わせて、内部信号の電圧レベルを変換して得られる前記アドレス信号と前記制御信号とを前記制御バスに出力する第１のレベル変換器と、
前記低電圧メモリの前記論理インターフェースが規定する入力電圧または出力電圧に合わせて入力信号または出力信号の電圧レベルを変換し、前記第１データ・バスを介して前記データ信号の授受を行う第２のレベル変換器と、
前記高電圧メモリの前記論理インターフェースが規定する入力電圧または出力電圧に合わせて入力信号または出力信号の電圧レベルを変換し、前記第２データ・バスを介して前記データ信号の授受を行う第３のレベル変換器と、
を有する、メモリ制御回路。
【請求項３】
請求項１または請求項２に記載のメモリ制御回路であって、前記低電圧メモリとしてＲＡＭ（ランダム・アクセス・メモリ）を用い、且つ前記高電圧メモリとして不揮発性メモリを用いてなるメモリ制御回路。
【請求項４】
請求項３記載のメモリ制御回路であって、前記第１データ・バスは、分岐して前記高電圧メモリに接続され、当該高電圧メモリに対して前記アドレス信号と前記制御信号との一方または双方を伝送する、メモリ制御回路。
【請求項５】
各々が互いに異なる電源電圧に対応した論理インターフェースを有する複数のメモリからなる第１メモリ群と、各々が同一の電源電圧に対応した論理インターフェースを有する複数のメモリからなる第２メモリ群との何れか一方にアクセスするコントローラを備えたメモリ制御回路であって、
前記コントローラが前記第１メモリ群にアクセスする場合は、請求項１〜４の何れか１項に記載のメモリ制御回路を備え、
前記コントローラが前記第２メモリ群にアクセスする場合には、請求項１〜４の何れか１項に記載のメモリ制御回路における制御バスと第１データ・バスとを前記第２メモリ群に属する全ての前記メモリと共有して接続すると共に、請求項１〜４の何れか１項に記載のメモリ制御回路における第２データ・バスを前記メモリに対する制御信号およびデータ信号の授受以外の信号伝送に利用する、
ことを特徴とするメモリ制御回路。
【請求項６】
各々が互いに異なる電源電圧に対応した論理インターフェースを有する複数のメモリを制御し得るメモリ制御回路であって、
前記複数のメモリのうち最小の電源電圧で動作する前記論理インターフェースを有するメインメモリとの間で、アドレス信号と制御信号とを伝送する信号線からなる制御バスと、
前記メインメモリとの間でデータ信号を伝送する第１データ・バスと、
前記複数のメモリのうち前記最小の電源電圧よりも高い電源電圧で動作する前記論理インターフェースを有するブートメモリの、当該論理インターフェースに合わせたデータ信号を伝送する第２データ・バスと、
前記メインメモリにアクセスして当該メモリ制御回路の起動処理を行うコントローラと、を備え、
前記第２データ・バスが前記ブートメモリと接続されない場合は、
当該第２データ・バスは前記起動処理に必要な初期データを転送する外部コントローラと接続され、且つ、
前記コントローラは、前記外部コントローラから転送された前記初期データを前記メインメモリに格納するように制御した後に当該初期データを用いて前記起動処理を実行する、
ことを特徴とするメモリ制御回路。
【請求項７】
請求項６記載のメモリ制御回路であって、
前記コントローラは、
前記メインメモリの前記論理インターフェースが規定する入力電圧に合わせて、内部信号の電圧レベルを変換して得られるアドレス信号と制御信号とを前記制御バスに出力する第１のレベル変換器と、
前記ブートメモリの前記論理インターフェースが規定する入力電圧または出力電圧に合わせて入力信号または出力信号の電圧レベルを変換し、前記第１データ・バスを介して前記データ信号の授受を行う第２のレベル変換器と、
前記コントローラの論理インターフェースが規定する入力電圧または出力電圧に合わせて入力信号または出力信号の電圧レベルを変換し、前記第２データ・バスを介して前記初期データを受信する第３のレベル変換器と、
を備えている、メモリ制御回路。
【請求項８】
請求項６または請求項７に記載のメモリ制御回路と、該メモリ制御回路に前記起動処理に必要な初期データを転送する外部コントローラとで構成される制御システム。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、複数の論理インターフェースにそれぞれ対応した複数のメモリを制御するメモリ制御回路に関する。
【０００２】
【従来の技術】
ＣＰＵ（中央処理装置）を内蔵するコントローラには、通常、起動用プログラムや初期データなどを格納するＲＯＭ（Read Only Memory）およびフラッシュメモリなどの不揮発性メモリ（以下、ブートメモリと呼ぶ。）と、ロードしたプログラムの格納や変数の一時記憶などに利用される揮発性のＲＡＭ（Random Access Memory）との２種類のメモリが必要である。そのコントローラとメモリとはバスを介して相互接続されており、両者間を結ぶ論理インターフェース規格として、ＴＴＬ（Transistor-Transistor Logic）やＬＶＴＴＬ（Low-Voltage TTL），ＳＳＴＬ（Stub Series Terminated Logic），ＬＳ−ＴＴＬ（Low power Schottky-TTL）などが採用されている。
【０００３】
各メモリは、論理インタフェースに従って、入力電圧を内部電圧に変換し、内部電圧を出力電圧に変換する入出力インターフェース（レベルシフタ）を備えている。例えば、標準化団体ＪＥＤＥＣ（Joint Electron Device Engineering Council）が定めるＬＶＴＴＬ規格は、電源電圧ＶDDに対して、高レベルと判定する入力電圧（ＶIH）の範囲を２Ｖ（ボルト）〜ＶDD＋０．３Ｖ（ボルト）と規定し、低レベルと判定する入力電圧（ＶIL）の範囲を−０．３Ｖ〜０．８Ｖと規定し、電源電圧ＶDDの値として３．３Ｖ付近の値を推奨している。また、ＬＶＴＬＬ規格は、高レベルの出力電圧（ＶOH）の最小値を２．４Ｖ、低レベルの出力電圧（ＶOL）の最大値を０．４Ｖと規定する。
【０００４】
上記ブートメモリとＲＡＭとが同じ論理インターフェースを採用する場合は、アドレス信号、制御信号およびデータ信号を伝送するバスを共有しても問題は無いが、両者で論理インターフェースが異なり電源電圧ＶDDが異なる場合にバスを共有すると、低い電源電圧に対応したメモリにおいて、入力耐圧を超過した電圧が印加されてラッチアップなどが発生し、入出力インターフェースが破壊されたりメモリの動作が不安定になるという問題が発生する。この種の問題を回避するには、電源電圧ＶDDが互いに異なるメモリの各々について独立したバス配線を行えばよい。
【０００５】
図１３は、メモリ毎に独立したバス配線を採用する従来のメモリ制御回路の一例を示す概略図である。このメモリ制御回路は、ＣＰＵ１０１を内蔵するコントローラ１００1と、不揮発性メモリからなるブートメモリ１１５と、ＲＡＭ１１４とを備えている。ＲＡＭ１１４の電源電圧ＶDDは２．５Ｖ、不揮発性メモリ１１５の電源電圧ＶDDは３．３Ｖであり、両者は互いに異なる電源電圧を採用している。
【０００６】
コントローラ１００1とＲＡＭ１１４間には、ＲＡＭ１１４に対してアドレス信号や制御信号を伝送する第１の制御バス１１０と、データ信号を伝送する第１のデータ・バス１１１とが配設される一方、コントローラ１００1とブートメモリ１１５間には、前記制御バス１１０とは独立した第２の制御バス１１２と、前記データ・バス１１１とは独立した第２のデータ・バス１１３とが配設されている。
【０００７】
前記コントローラ１００1は、ＲＡＭ１１４や不揮発性メモリ１１５に対してメモリ管理を実行するＭＩＵ（メモリ・インターフェース）１０２を搭載する。ＣＰＵ１０１は、ＲＡＭ１１４や不揮発性メモリ１１５にアクセスする時、先ず、ＭＩＵ１０２に対してアクセス要求を発行する。ＭＩＵ１０２は、そのアクセス要求を許可した後、ＣＰＵ１０１から転送されるアドレス信号ＡＤ０や制御信号ＣＴ０を取り込み、これらを所定のタイミングで、アドレス信号ＡＤinや制御信号ＣＴinとして出力する。
【０００８】
また、コントローラ１００1は、ＲＡＭ１１４の論理インターフェースに対応するパッド回路１０５と、不揮発性メモリ１１５の論理インターフェースに対応するパッド回路１０６とを搭載している。
【０００９】
ＲＡＭ１１４の低電圧の規格に対応するパッド回路１０５は、入力信号の電圧レベルを変換する２個のレベル変換器１０５Ａ，１０５Ｂを有している。ＲＡＭ１１４に対して書込みアクセスを行う時、レベル変換器１０５Ａは、メモリ・コントローラ１０３から入力するアドレス信号ＡＤinと制御信号ＣＴinとの電圧レベルを変換し、変換後の信号を出力ポート１０７Ａを介して制御バス１１０に出力しＲＡＭ１１４に供給する。また、ＣＰＵ１０１が出力した書込みデータＤＯは、レベル変換器１０５ＢでデータＲＤに変換された後、入出力ポート１０７Ｂからデータ・バス１１１を介してＲＡＭ１１４に転送され書き込まれる。他方、ＲＡＭ１１４に読出しアクセスする時には、ＲＡＭ１１４から読み出されたデータ信号は、データ・バス１１１を介して転送され、入出力ポート１０７Ｂに入力し、レベル変換器１０５ＢでデータＲＤinに変換されてセレクタ１０４の「１」側端子に入力する。この時、メモリ・コントローラ１０３は、セレクタ１０４に高レベルの選択信号を供給する。セレクタ１０４は、その選択信号を受けてデータＲＤinを選択し、読出しデータＤＩとしてＣＰＵ１０１に出力する。
【００１０】
他方、不揮発性メモリ１１５の高電圧の規格に対応するパッド回路１０６は、２個のレベル変換器１０６Ａ，１０６Ｂを有している。不揮発性メモリ１１５に対して読出しアクセスを行う時、レベル変換器１０６Ａは、メモリ・コントローラ１０３から入力するアドレス信号ＡＤinと制御信号ＣＴinとの電圧レベルを変換し、変換後の信号を出力ポート１０７Ｃを介して制御バス１１２に出力し不揮発性メモリ１１５に供給する。次いで、不揮発性メモリ１１５から読み出されたデータ信号は、データ・バス１１３を介して入力ポート１０７Ｄに転送され、レベル変換器１０６ＢでデータＮＶＤinに変換されてセレクタ１０４の「０」側端子に入力する。この時のメモリ・コントローラ１０３は、セレクタ１０４に低レベルの選択信号を供給するため、セレクタ１０４はその選択信号を受けてデータＮＶＤinを選択し、読出しデータＤＩとしてＣＰＵ１０１に出力する。
【００１１】
【発明が解決しようとする課題】
以上の図１３に示したメモリ制御回路では、メモリ毎に独立したバスを配線する必要がある。このため、バス１１０，１１１，１１２，１１３の信号線の本数が増加し、コントローラ１００1側の入出力ポート１０７Ａ〜１０７Ｄに設ける端子数（ピン数）が極端に増加するという問題点が知られている。この種の問題点を解決するものとして、図１４に示すようなメモリ制御回路の構成を採用できる。
【００１２】
図１４に示すメモリ制御回路では、制御バス１２０とデータ・バス１２１は、ＲＡＭ１１４（電源電圧２．５Ｖ規格）と不揮発性メモリ１１５（電源電圧３．３Ｖ規格）とで共有化される。但し、許容値を超えた電圧がデータ・バス１２１を伝達してＲＡＭ１１４に印加されるのを防ぐため、不揮発性メモリ１１５から出力されるデータ信号は、レベル変換器１２３で、ＲＡＭ１１４の低電圧規格の信号に変換された後にデータ・バス１２１に出力される。
【００１３】
前記コントローラ１００2は、ＲＡＭ１１４の低電圧規格に対応するパッド回路１０５と、ＣＰＵ１０１と、メモリ・インターフェース部１０２とを備えている。メモリ１１４，１１５にアクセスする時、図１３に示したコントローラ１００1の動作と同様に、ＣＰＵ１０１は、先ず、ＭＩＵ１０２に対してアクセス要求を発行する。ＭＩＵ１０２は、そのアクセス要求を許可した後、ＣＰＵ１０１から転送されるアドレス信号ＡＤ０や制御信号ＣＴ０を取り込み、これらを所定のタイミングで、アドレス信号ＡＤinや制御信号ＣＴinとして出力する。
【００１４】
パッド回路１０５では、レベル変換器１０５Ａが入力信号ＡＤin，ＣＴinの電圧レベルを変換し、変換後の信号を出力ポート１０７Ａを介して制御バス１２０に出力しメモリ１１４，１１５に供給する。ＲＡＭ１１４に対して書込みアクセスを行う時、レベル変換器１０５Ｂは、ＣＰＵ１０１から転送されたデータＤＯをレベル変換し、変換後の信号を入出力ポート１０７Ｂを介してデータ・バス１２１に出力し、ＲＡＭ１１４に供給させる。他方、ＲＡＭ１１４に対して読出しアクセスを行う時は、ＲＡＭ１１４から読み出されたデータ信号ＭＤは、データ・バス１２１を介して入力ポート１０７Ｂに転送され、レベル変換器１０５Ｂで読出しデータＤＯに変換された後にＣＰＵ１０１に入力する。
【００１５】
また、不揮発性メモリ１１５に対して読出しアクセスを行う期間には、メモリ・コントローラ１０３から、共に高レベルの出力イネーブル信号ＯＥとチップ・セレクト信号ＣＳとがＡＮＤゲート（論理積素子）１２２に供給されており、ＡＮＤゲート１２２は、高レベルの許可信号をレベル変換器１２３に供給する。レベル変換器１２３は、その高レベルの許可信号を受けている期間に限り、不揮発性メモリ１１５から読み出されて入力するデータ信号をレベル変換し、データ・バス１２１に出力する。
【００１６】
しかしながら、以上の図１４に示したメモリ制御回路は、図１３に示したメモリ制御回路がもつ問題点を解消するものとはいえ、レベル変換器１２３を配設せねばならない。このレベル変換器１２３が、消費電力の増大とデータ・バス１２１の動作速度の低下を招くという問題点がある。
【００１７】
上記問題点などに鑑みて本発明が目的とするところは、電源電圧の規格が互いに異なる複数のメモリを低消費電力で制御し得て、コントローラとメモリ間に配設するバスの信号線の本数を少なくし得て、更に安定動作するメモリ制御回路を提供する点にある。
【００１８】
【課題を解決するための手段】
上記課題を解決するため、請求項１に係る発明は、各々が互いに異なる電源電圧に対応した論理インターフェースを有する複数のメモリを制御するメモリ制御回路であって、前記複数のメモリのうち最小の電源電圧で動作する前記論理インターフェースを有する低電圧メモリとの間で、アドレス信号と制御信号とを伝送する信号線からなる制御バスと、前記低電圧メモリとの間でデータ信号を伝送する信号線からなる第１データ・バスと、前記複数のメモリのうち前記最小の電源電圧よりも高い電源電圧で動作する前記論理インターフェースを有する高電圧メモリとの間で、データ信号を伝送する信号線から構成され且つ前記第１データ・バスと独立に配設される第２データ・バスと、前記制御バス、第１データ・バスおよび第２データ・バスを介して前記低電圧メモリと前記高電圧メモリとにアクセスするコントローラと、を備え、前記制御バスは、当該制御バスの信号線から分岐して前記高電圧メモリに接続され、当該高電圧メモリに対してアドレス信号と制御信号とを伝送する信号線を有しており、最小の電源電圧で動作する前記論理インターフェースの出力電圧の規定範囲は、前記最小の電源電圧よりも高い電源電圧で動作する前記論理インターフェースの入力電圧の規定範囲に含まれている、ことを特徴とするものである。
【００１９】
請求項２に係る発明は、請求項１記載のメモリ制御回路であって、前記コントローラは、前記低電圧メモリの前記論理インターフェースが規定する入力電圧に合わせて、内部信号の電圧レベルを変換して得られる前記アドレス信号と前記制御信号とを前記制御バスに出力する第１のレベル変換器と、前記低電圧メモリの前記論理インターフェースが規定する入力電圧または出力電圧に合わせて入力信号または出力信号の電圧レベルを変換し、前記第１データ・バスを介して前記データ信号の授受を行う第２のレベル変換器と、前記高電圧メモリの前記論理インターフェースが規定する入力電圧または出力電圧に合わせて入力信号または出力信号の電圧レベルを変換し、前記第２データ・バスを介して前記データ信号の授受を行う第３のレベル変換器と、を有するものである。
【００２１】
請求項３に係る発明は、請求項１または請求項２に記載のメモリ制御回路であって、前記低電圧メモリとしてＲＡＭ（ランダム・アクセス・メモリ）を用い、且つ前記高電圧メモリとして不揮発性メモリを用いてなるものである。
【００２２】
請求項４に係る発明は、請求項３記載のメモリ制御回路であって、前記第１データ・バスは、分岐して前記高電圧メモリに接続され、当該高電圧メモリに対して前記アドレス信号と前記制御信号との一方または双方を伝送するものである。
【００２３】
次に、請求項５に係る発明は、各々が互いに異なる電源電圧に対応した論理インターフェースを有する複数のメモリからなる第１メモリ群と、各々が同一の電源電圧に対応した論理インターフェースを有する複数のメモリからなる第２メモリ群との何れか一方にアクセスするコントローラを備えたメモリ制御回路であって、前記コントローラが前記第１メモリ群にアクセスする場合は、請求項１〜４の何れか１項に記載のメモリ制御回路を備え、前記コントローラが前記第２メモリ群にアクセスする場合には、請求項１〜４の何れか１項に記載のメモリ制御回路における制御バスと第１データ・バスとを前記第２メモリ群に属する全ての前記メモリと共有して接続すると共に、請求項１〜４の何れか１項に記載のメモリ制御回路における第２データ・バスを前記メモリに対する制御信号およびデータ信号の授受以外の信号伝送に利用することを特徴とするものである。
【００２４】
次に、請求項６に係る発明は、各々が互いに異なる電源電圧に対応した論理インターフェースを有する複数のメモリを制御し得るメモリ制御回路であって、前記複数のメモリのうち最小の電源電圧で動作する前記論理インターフェースを有するメインメモリとの間で、アドレス信号と制御信号とを伝送する信号線からなる制御バスと、前記メインメモリとの間でデータ信号を伝送する第１データ・バスと、前記複数のメモリのうち前記最小の電源電圧よりも高い電源電圧で動作する前記論理インターフェースを有するブートメモリの、当該論理インターフェースに合わせたデータ信号を伝送する第２データ・バスと、前記メインメモリにアクセスして当該メモリ制御回路の起動処理を行うコントローラと、を備え、前記第２データ・バスが前記ブートメモリと接続されない場合は、当該第２データ・バスは前記起動処理に必要な初期データを転送する外部コントローラと接続され、且つ、前記コントローラは、前記外部コントローラから転送された前記初期データを前記メインメモリに格納するように制御した後に当該初期データを用いて前記起動処理を実行することを特徴とするものである。
【００２５】
請求項７に係る発明は、請求項６記載のメモリ制御回路であって、前記コントローラは、前記メインメモリの前記論理インターフェースが規定する入力電圧に合わせて、内部信号の電圧レベルを変換して得られるアドレス信号と制御信号とを前記制御バスに出力する第１のレベル変換器と、前記ブートメモリの前記論理インターフェースが規定する入力電圧または出力電圧に合わせて入力信号または出力信号の電圧レベルを変換し、前記第１データ・バスを介して前記データ信号の授受を行う第２のレベル変換器と、前記コントローラの論理インターフェースが規定する入力電圧または出力電圧に合わせて入力信号または出力信号の電圧レベルを変換し、前記第２データ・バスを介して前記初期データを受信する第３のレベル変換器とを備えている。
【００２６】
請求項８に係る発明は、上記請求項６または７記載のメモリ制御回路と、該メモリ制御回路に前記起動処理に必要な初期データを転送する外部コントローラとで構成される制御システムである。
【００２７】
【発明の実施の形態】
以下、本発明の種々の実施の形態について説明する。
【００２８】
実施の形態１．
図１は、本発明の実施の形態１に係るメモリ制御回路の概略構成図である。このメモリ制御回路は、電源電圧ＶDDが互いに異なる論理インターフェースをもつ２種類のメモリ１３，１４をバス１０，１１，１２を介して制御するコントローラ１Ａを備えた集積回路である。
【００２９】
第１のメモリ１３は、電源電圧ＶDD＝２．５Ｖで動作する入出力インターフェースを有するＲＡＭであり、また、第２のメモリ１４は、動作電源電圧ＶDD＝３．３Ｖで動作する入出力インターフェースを有する不揮発性メモリである。そのＲＡＭ１３は、ＤＲＡＭ（Dynamic Random Access Memory）やＳＲＡＭなどからなり、プログラム実行時に発生した変数やデータなどを一時的に格納するメインメモリとして利用され得る。また、不揮発性メモリ１４は、マスクＲＯＭやフラッシュ・メモリなどからなり、システム起動時に必要なブート・プログラムや、プログラム実行時に必要な初期データなどの読出し専用データを格納するものである。
【００３０】
前記コントローラ１Ａの出力ポート８Ａと、ＲＡＭ１３および不揮発性メモリ１４との間には、メモリ１３，１４上のアドレスを指定するアドレス信号と、データの書込みまたは読出しに必要な制御信号とを伝送する複数本の信号線からなる制御バス１０が配設されている。この制御バス１０は、ＲＡＭ１３の制御用入力端子と不揮発性メモリ１４の制御用入力端子とに接続され、両メモリ１３，１４で共有化されている。
【００３１】
また、コントローラ１Ａの入出力ポート８ＢとＲＡＭ１３との間には、ＲＡＭ１３の書込みデータまたは読出しデータを伝送する複数本の信号線からなるデータ・バス１１が配設されており、このデータ・バス１１はＲＡＭ１３のデータ入出力端子に接続される。また、コントローラ１Ａの入力ポート８Ｃと不揮発性メモリ１４との間には、不揮発性メモリ１４の書込みデータおよび読出しデータを伝送する複数本の信号線からなるデータ・バス１２が配設されており、このデータ・バス１２は不揮発性メモリ１４のデータ入出力端子と接続される。従って、２本のデータ・バス１１，１２は、ＲＡＭ１３と不揮発性メモリ１４とで互いに独立に配設されている。
【００３２】
また、コントローラ１Ａは、ＲＡＭ１３および不揮発性メモリ１４のメモリ管理を行うＭＩＵ（メモリ・インターフェース・ユニット）３と、ＲＡＭ１３の論理インターフェースに合わせて入出力信号の電圧レベルを変換するパッド回路６と、不揮発性メモリ１４の論理インターフェースに合わせて入力信号の電圧レベルを変換するパッド回路７と、ＣＰＵ（マイクロプロセッサ）２とを備えている。このＣＰＵ２は、コントローラ１Ａの起動時に、不揮発性メモリ１４に格納されたプログラム・データをロードし、当該プログラム・データの実行時には、使用中の命令群やデータを一時的に格納する作業領域としてＲＡＭ（主メモリ）１３を使用する。
【００３３】
また、ＭＩＵ３は、メモリ・コントローラ４とセレクタ５を搭載する。ＣＰＵ２は、ＲＡＭ１３または不揮発性メモリ１４にアクセスする際、先ず、ＭＩＵ３に対してアクセス要求を発行する。ＭＩＵ３は、そのアクセス要求を許可した後、ＣＰＵ２から、内部バス（図示せず）を介して転送されたアドレス信号ＡＤ０や制御信号ＣＴ０を取り込み、所定のタイミングでパッド回路６に出力する。実際には、ＣＰＵ２からだけでなく、ＤＭＡ（ダイレクト・メモリ・アクセス）コントローラ（図示せず）などの他の処理回路から、複数のアクセス要求がＭＩＵ３に同時期に入力し得るため、これら複数のアクセス要求の競合状態を調停するために、ＭＩＵ３は、各アクセス要求間にプライオリティを設定し、このプライオリティに応じて当該処理回路にアクセス許可を与える。そして、ＭＩＵ３は、当該処理回路から転送されるアドレス信号ＡＤinや制御信号ＣＴinをパッド回路６に出力する。
【００３４】
前記パッド回路６においては、レベル変換器６Ａはメモリ・コントローラ４から供給される制御信号ＰＣAと同期して動作し、メモリ・コントローラ４から転送されたアドレス信号ＡＤinや制御信号ＣＴinの内部電圧レベルを、低電圧駆動のＲＡＭ１３の論理インターフェースに合わせてレベル変換し、変換後の信号を出力ポート８Ａを介して制御バス１０に出力する。
【００３５】
また、レベル変換器６Ｂはメモリ・コントローラ４から供給される制御信号ＰＣBと同期して動作し、ＣＰＵ２から出力されＭＩＵ３を介して入力するデータＤＯの内部電圧レベルをＲＡＭ１３の論理インターフェースに合わせてレベル変換し、変換後のデータＲＤを入出力ポート８Ｂを介してデータ・バス１１に出力する。また、前記レベル変換器６Ｂは、このデータ・バス１１から入出力ポート８Ｂを介して入力するデータＲＤの電圧レベルを内部電圧レベルに変換し、変換後のデータＲＤinをセレクタ５の「０」側端子に出力することもできる。セレクタ５は、メモリ・コントローラ４から供給される選択信号ＳＣの論理レベルに応じて、「０」側端子と「１」側端子との何れかを選択し、当該端子に入力するデータを選択データＤＩとしてＣＰＵ２に出力する。従って、セレクタ５は、低レベルの選択信号ＳＣがセレクタ５に供給されるとき、「０」側端子に入力するデータＲＤinをＣＰＵ２に出力することになる。
【００３６】
また、高電圧駆動の不揮発性メモリ１４から読み出されたデータＮＶＤは、データ・バス１２を伝達し、入力ポート８Ｃを介してパッド回路７に入力する。このパッド回路７のレベル変換器７Ａは、入力データＮＶＤの電圧レベルを内部電圧レベルに変換し、変換後のデータＮＶＤinをセレクタ５の「１」側端子に出力する。セレクタ５は、高レベルの選択信号ＳＣを受ける期間中、その「１」側端子に入力するデータＮＶＤinをＣＰＵ２に出力することになる。
【００３７】
以上のように、コントローラ１Ａから出力されるアドレス信号と制御信号は、レベル変換器６Ａにより、低い電源電圧に対応した論理インターフェース（以下、低電圧インターフェースと呼ぶ。）に従った信号へ変換された後、共通の制御バス１０を介してＲＡＭ１３と不揮発性メモリ１４とに伝送させられる。従って、入力耐圧を超過した電圧が両メモリ１３，１４の制御用入力端子に印加される事態を回避できる。同時に、バスの信号線の本数が少ないことから、低消費電力を実現でき、コントローラ１Ａ側の入出力ポート８Ａ〜８Ｃの端子数（ピン数）を減らすことも可能である。
【００３８】
また、ＲＡＭ１３と不揮発性メモリ１４とで互いに独立したデータ・バス１１，１２が配設されているため、高電圧駆動の不揮発性メモリ１４から読み出されたデータ信号が、低電圧駆動のＲＡＭ１３に伝達せず、ＲＡＭ１３にラッチアップなどの動作不良を引き起こすことが防止される。
【００３９】
尚、本実施の形態１では、高電圧駆動の不揮発性メモリ１４として、プログラムを格納した読出し専用のメモリを想定しているため、パッド回路７は、入力信号のみを変換する入力用のレベル変換器７Ａを搭載しているが、不揮発性メモリ１４としてフラッシュ・メモリなどの書込み可能なメモリを使用する場合には、上記レベル変換器６Ｂのように、入力データ（読出しデータ）のみならず、出力データ（書込みデータ）のレベル変換を行う機能を有していてもよい。
【００４０】
ところで、高い電源電圧に対応する論理インターフェース（以下、高電圧インターフェースと呼ぶ。）をもつ不揮発性メモリ１４は、低電圧インターフェースに従った出力信号を受け、その信号の論理レベルが高レベルか低レベルかを判定しなければならない。そのためには、低電圧インターフェースの出力電圧（ＶOH，ＶOL）の規定範囲が、高電圧インターフェースの入力電圧（ＶIH，ＶIL）の規定範囲内に含まれることが望ましい。
【００４１】
以下、ＲＡＭ１３の論理インターフェースとしてＳＳＴＬ２規格（ＶDD＝２．５Ｖ）を採用し、不揮発性メモリ１４の論理インターフェースとしてＬＶＴＴＬ規格（ＶDD＝３．３Ｖ）を採用した場合の例について説明する。上述したように、ＬＶＴＴＬ規格では、高レベルと判定される入力電圧（ＶIH）は、ＶIH＝２Ｖ〜ＶDD＋０．３Ｖ＝２Ｖ〜３．６Ｖの範囲にあり、低レベルと判定される入力電圧（ＶIL）は、ＶIL＝−０．３Ｖ〜０．８Ｖの範囲にある。
【００４２】
一方、ＳＳＴＬ２規格では参照電圧Ｖrefが規定されており、この参照電圧は、Ｖref＝１．１５Ｖ〜１．３５Ｖの範囲に設定されている。図２に、本例での信号の出力側と入力側の電圧レベルを示す。高レベルと判定される入力電圧の最小値はＶIH（min）＝Ｖref＋０．１８、低レベルと判定される入力電圧の最大値はＶIL(max)＝Ｖref−０．１８Ｖである。図２に示すように、信号の入力側においては、高レベル判定の入力電圧の最小値をＶIH（min）＝（Ｖrefの最大値）＋０．１８Ｖ＝１．５３Ｖ、低レベル判定の入力電圧の最大値をＶIL（max）＝（Ｖrefの最小値）−０．１８Ｖ＝０．９７Ｖに設定した。また、信号の出力側においては、高レベルの出力電圧の最小値を２．１５Ｖ、低レベルの出力電圧の最大値を０．５５Ｖに設定することが可能である。従って、高レベルの出力電圧の最小値（＝２．１５Ｖ）と、高レベルと判定される入力電圧の最小値（＝１．５３Ｖ）との間には、Ｖｈ１＝０．６２Ｖのマージンを設定することができる。また、低レベルの出力電圧の最大値（＝０．５５Ｖ）と、低レベルと判定される入力電圧の最大値（＝０．９７Ｖ）との間には、Ｖｈ２＝０．４２Ｖのマージンを設定することが可能である。
【００４３】
図３は、ＳＳＴＬ２規格の出力側の電圧レベルと、ＬＶＴＴＬ規格の入力側の電圧レベルとを示す図である。ＳＳＴＬ２規格の出力側は、パッド回路６に対応し、ＬＶＴＴＬ規格の入力側は不揮発性メモリ１４に対応している。図３に示すように、ＳＳＴＬ２規格の高レベルの出力電圧（ＶOH）の最小値（＝２．１５Ｖ）と、ＬＶＴＴＬ規格の高レベル判定の入力電圧（ＶIH）の最小値（＝２．００Ｖ）との間には、Ｖｈ３＝０．１５Ｖのマージンを設定でき、また、ＳＳＴＬ２規格の低レベルの出力電圧（ＶOL）の最大値（＝０．５５Ｖ）と、ＬＶＴＴＬ規格の低レベル判定の入力電圧（ＶIL）の最大値（＝０．８Ｖ）との間には、Ｖｈ４＝０．２５Ｖのマージンを設定することができる。このようにして、ＲＡＭ１３の低電圧インターフェースで規定される出力電圧の範囲を、不揮発性メモリ１４の高電圧インターフェースで規定される入力電圧の範囲にマージンを設けて含めることにより、不揮発性メモリ１４は、入力信号の論理レベルが高レベルか低レベルかの判定を確実に実行できる。
【００４４】
実施の形態１の変形例１．
上記実施の形態１の具体例として、図４に、上記実施の形態１の変形例１に係るメモリ制御回路の概略構成図を示してこれを説明する。本変形例１に係るメモリ制御回路は、電源電圧が互いに異なる論理インターフェースをもつ２種類のメモリ２４，２５を、バス２０，２１，２２と信号線２３とを介して制御するコントローラ１Ｂを備えている。
【００４５】
第１のメモリ２４は、最大約８Ｍバイト（Ｍ＝２20＝１０２４2）容量のＳＲＡＭで構成されており、動作電源電圧２．５Ｖの低電圧インターフェース規格（ＳＳＴＬ２規格）に対応したものである。また、第２のメモリ２５は、最大約８Ｍバイト容量の不揮発性メモリ２５であり、動作電源電圧３．３Ｖの高電圧インターフェース規格（ＬＶＴＴＬ規格）に対応している。
【００４６】
前記コントローラ１Ｂは、上記実施の形態１に係るコントローラ１Ａと同様に、ＣＰＵ２，ＭＩＵ３およびパッド回路６，７を備え、本変形例１のパッド回路７は更に、メモリ・コントローラ４から伝送した制御信号ＣＳinの電圧レベルを変換するレベル変換器７Ｂを搭載している。尚、このレベル変換器７Ｂは、メモリ・コントローラ４から供給される制御信号ＰＣDを受けて動作する。
【００４７】
このコントローラ１Ｂは、アドレス信号と制御信号とを出力する出力ポート８Ａ，８Ｄと、メモリ２４，２５との間でデータの入出力を行う入出力ポート８Ｂ，８Ｃとを有する。出力ポート８ＡとＳＲＡＭ２４間には、ＳＲＡＭ２４に対してアドレス信号と制御信号を伝送する制御バス２０が配設されている。この制御バス２０は、ＳＲＡＭ２４の制御用入力端子と接続され、途中で分岐して不揮発性メモリ２５の制御用入力端子とも接続されているため、ＳＲＡＭ２４と不揮発性メモリ２５はこの制御バス２０を共有する。
【００４８】
制御バス２０は合計２８ビット幅の信号線からなり、具体的には、アドレス信号ＭＡ０，ＭＡ１，…，ＭＡ２２（ＭＡ［２２：０］）を伝送する２３ビット幅の信号線と、出力イネーブル信号ＯＥＢ０，ＯＥＢ１（ＯＥＢ［１：０］）を伝送する２ビット幅の信号線と、ライト・イネーブル信号ＷＥＢ０，ＷＥＢ１（ＷＥＢ［１：０］）を伝送する２ビット幅の信号線と、チップ・セレクト信号ＣＳ１を伝送する１ビット幅の信号線とから構成される。それらアドレス信号ＭＡ［２２：０］と出力イネーブル信号ＯＥＢ［１：０］を伝送する信号線が、分岐して不揮発性メモリ２５にも接続する。
【００４９】
また、入出力ポート８Ｂに接続されるデータ・バス２１は、ＳＲＡＭ２４のデータ入出力用端子と接続しており、このＳＲＡＭ２４から読出したデータやＳＲＡＭ２４に書込むデータを伝送する。このデータ・バス２１は合計１６ビット幅の信号線からなり、具体的には、データ信号ＭＤ０，ＭＤ１，…，ＭＤ１５（ＭＤ［１５：０］）を伝送する１６ビット幅の信号線から構成される。
【００５０】
また、入力ポート８Ｃに接続されるデータ・バス２２は、不揮発性メモリ２５のデータ出力端子と接続されており、この不揮発性メモリ２５から読出したデータを伝送する。このデータ・バス２２は合計８ビット幅の信号線からなり、具体的には、データ信号ＲＭＤ０，ＲＭＤ１，…，ＲＭＤ７（ＲＭＤ［７：０］）を伝送する８ビット幅の信号線からなる。
【００５１】
そして、出力ポート８Ｄと接続される１ビット幅の信号線２３は、不揮発性メモリ２５の制御用入力端子に接続される。この信号線２３は、チップ・セレクト信号ＣＳ２を伝送するものである。
【００５２】
以上の構成において、コントローラ１ＢがＳＲＡＭ２４にアクセスする時の動作は次の通りである。上記実施の形態１の場合と同様に、ＣＰＵ２は、先ず、ＭＩＵ３に対してＳＲＡＭ２４へのアクセス要求を発行する。ＭＩＵ３は当該アクセス要求を許可した後、ＣＰＵ２から転送されたアドレス信号ＡＤ０と制御信号ＣＴ０と（アドレス信号ＡＤinと制御信号ＣＴinと）を取り込み、所定のタイミングでパッド回路６に出力する。次いで、パッド回路６は、ＭＩＵ３から入力するアドレス信号ＡＤinと制御信号ＣＴinとの電圧レベルを変換し、変換後の信号を出力ポート８Ａを介して制御バス２０へ出力する。
【００５３】
本変形例１では、メモリ・コントローラ４は、ＳＲＡＭ２４と不揮発性メモリ２５とに同時期にアクセスしないように制御する。従って、メモリ・コントローラ４がＳＲＡＭ２４にアクセスしている期間中は、ＳＲＡＭ２４に供給されるチップ・セレクト信号ＣＳ１はアクティブな高レベルに維持される。これによりＳＲＡＭ２４はアドレス信号ＭＡ［２２：０］と制御信号ＷＥＢ［１：０］の入力を許可する。
【００５４】
ライト・イネーブル信号ＷＥＢ［１：０］がアクティブな電圧レベルにある時は、ＣＰＵ２は、書込みデータＤＯをＭＩＵ３を介してレベル変換器６Ｂに出力する。レベル変換器６Ｂは、書込みデータＤＯを、低電圧インターフェースに合わせた電圧レベルのデータ信号ＭＤ［１５：０］に変換し、入出力ポート８Ｂを介してデータ・バス２１に出力する。次いで、データ・バス２１からＳＲＡＭ２４に入力するデータ信号ＭＤ［１５：０］は、アドレス信号ＭＡ［２２：０］で指定される記憶領域に書き込まれる。
【００５５】
他方、ライト・イネーブル信号ＷＥＢ［１：０］が非アクティブな電圧レベルにある時は、アドレス信号ＭＡ［２２：０」で指定される記憶領域からデータ信号ＭＤ［１５：０］が読み出され、データ・バス２１へ出力された後に、入出力ポート８Ｂを介してパッド回路６に入力する。パッド回路６は、入力データの電圧レベルを変換し、読出しデータＭＤinとしてセレクタ５の「０」側端子に出力する。メモリ・コントローラ４は、低レベルの選択信号ＳＣをセレクタ５に供給するため、セレクタ５は、その読出しデータＭＤinをＣＰＵ２に出力する。
【００５６】
次に、コントローラ１Ｂが不揮発性メモリ２５にアクセスする時の動作は次の通りである。上記実施の形態１と同様に、ＣＰＵ２は、メモリ・コントローラ４に対して不揮発性メモリ２５へのアクセス要求を発行する。メモリ・コントローラ４は、当該アクセス要求を許可した後、ＣＰＵ２から転送されたアドレス信号ＡＤ０と制御信号ＣＴ０と（信号ＡＤin，ＣＴin）を取り込み、所定のタイミングでパッド回路６に出力する。次いで、パッド回路６は、ＭＩＵ３から入力する信号ＡＤin，ＣＴinの電圧レベルを変換し、変換後の信号を出力ポート８Ａを介して制御バス２０へ出力する。
【００５７】
このとき、メモリ・コントローラ４は、ＳＲＡＭ２４に供給するチップ・セレクト信号ＣＳ１を非アクティブな低レベルに維持する。これにより、ＳＲＡＭ２４に対する全ての入力信号はマスクされる。
【００５８】
また、不揮発性メモリ２５に供給される出力イネーブル信号ＯＥＢ［１：０］の論理レベルは活性状態に維持され、チップ・セレクト信号ＣＳ２は高レベルに維持される。これにより、アドレス信号ＭＤ［２２：０］で指定される記憶領域からデータが読み出されデータ・バス２２に出力される。次いで、そのデータ信号ＲＭＤ［７：０］は、入力ポート８Ｃに入力し、パッド回路７で電圧レベルを変換された後、読出しデータＲＭＤinとしてセレクタ５の「１」側端子に伝達する。このとき、メモリ・コントローラ４は高レベルの選択信号ＳＣ１をセレクタ５に供給するため、セレクタ５は、読出しデータＲＭＤinを選択してＣＰＵ２に出力する。
【００５９】
以上の通り、本変形例１に係るメモリ制御回路によれば、互いに論理インターフェースの動作電源電圧ＶDDが異なるＳＲＡＭ２４と不揮発性メモリ２５とで制御バス２０を共有できるため、コントローラ１Ｃ側の入出力ポート８Ａ〜８Ｄのピン数を減らすことができ、消費電力の低減が可能となる。
【００６０】
実施の形態１の変形例２．
次に、実施の形態１の変形例２について説明する。図５は、本変形例２に係るメモリ制御回路の概略構成図である。このメモリ制御回路の構成は、ＳＤＲＡＭ２６，不揮発メモリ２７およびバス３０，３１の結線方法を除いて、図４に示した変形例１の回路構成と略同じである。図５中、図４に示した符号と同一符号を付された構成要素については、上記変形例１の構成要素と同じ機能を有するものとして詳細な説明を省略する。
【００６１】
本変形例２に係るメモリ制御回路は、図４に示したコントローラ１Ｂと略同一構成を有するコントローラ１Ｂ’を備える。このコントローラ１Ｂ’は、最大約３２Ｍバイトの容量を有し電源電圧２．５Ｖの規格（ＳＳＴＬ２規格）に対応したＳＤＲＡＭ２６と、最大約８Ｋバイト（Ｋ＝２10＝１０２４）の容量を有し電源電圧３．３Ｖの規格（ＬＶＴＴＬ規格）に対応した不揮発性メモリ２７とを制御し、これらメモリ２６，２７とコントローラ１Ｂ’間を結ぶバス３０，３１，３２および信号線２３とを備えている。
【００６２】
コントローラ１Ｂ’の出力ポート８ＡとＳＤＲＡＭ２６間には、このＳＤＲＡＭ２６に対してアドレス信号と制御信号とを伝送する制御バス３０が配設されている。この制御バス３０は、ＳＤＲＡＭ２６のアドレス入力端子と制御用入力端子とに結線されると共に、途中で分岐して、不揮発性メモリ２７のアドレス入力端子と制御用入力端子とにも結線される。また、この制御バス３０は合計３３ビット幅の信号線からなり、具体的には、アドレス信号ＭＡ０，ＭＡ１，…，ＭＡ１２（ＭＡ［１２：０］）を伝送する１３ビット幅の信号線と、マスク信号ＤＱＭ０，ＤＱＭ１（ＤＱＭ［１：０］）を伝送する２ビット幅の信号線と、ライト・イネーブル信号ＷＥを伝送する１ビット幅の信号線と、行アドレス・ストローブ信号ＲＡＳを伝送する１ビット幅の信号線と、列アドレス・ストローブ信号ＣＡＳを伝送する１ビット幅の信号線と、バンク・アドレス信号ＭＢＡ０，ＭＢＡ１（ＭＢＡ［１：０］）を伝送する２ビット幅の信号線と、クロック・イネーブル信号ＭＣＬＫＥを伝送する１ビット幅の信号線と、クロック信号ＭＣＬＫを伝送する１ビット幅の信号線とで構成される。
【００６３】
また、その制御バス３０から、上記アドレス信号ＭＡ［１２：０］およびマスク信号ＤＱＭ［１：０］を伝送する合計１５ビット幅の信号線が分岐して不揮発性メモリ２７の入力端子に接続されている。不揮発性メモリ２７へのアクセス期間中は、出力イネーブル信号ＭＯＥ０，ＭＯＥ１（ＭＯＥ［１：０］）がそのマスク信号ＤＱＭ［１：０］に割り当てられる。
【００６４】
以上の通り、本変形例２に係るメモリ制御回路によれば、ＳＤＲＡＭ２６にアドレス信号と制御信号を伝送する制御バス３０を分岐させて不揮発性メモリ２７に導入し、両メモリ２６，２７が制御バス３０を共有している。従って、コントローラ１Ｂ’側の入出力ポート８Ａ，８Ｂのピン数を減らすことができ、消費電力の低減が可能となる。
【００６５】
実施の形態２．
図６は、本発明の実施の形態２に係るメモリ制御回路の概略構成図である。本実施の形態２に係るメモリ制御回路は、最大約３２Ｍバイト容量のＳＤＲＡＭ（Synchronous DRAM）２６と、最大約２Ｇバイト容量（Ｇ＝２30＝１０２４3）の不揮発性メモリ２７と、これらメモリ２６，２７をバス２８，２９，２２と信号線２３を介して制御して利用するコントローラ１Ｃとを備えている。ＳＤＲＡＭ２６は、電源電圧２．５Ｖの低電圧インターフェース規格（ＳＳＴＬ２規格）に対応し、不揮発性メモリ２７は、電源電圧３．３Ｖの高電圧インターフェース規格（ＬＶＴＴＬ規格）に対応している。
【００６６】
コントローラ１Ｃは、上記実施の形態１の変形例に係るコントローラ１Ｂと同様に、ＣＰＵ２，ＭＩＵ３およびパッド回路６，７を備えている。このコントローラ１Ｃの出力ポート８ＡとＳＤＲＡＭ２６との間には、ＳＤＲＡＭ２６に対してアドレス信号と制御信号を伝送する制御バス２８が配設される。この制御バス２８は、ＳＤＲＡＭ２６の制御用入力端子と接続され、途中で分岐して不揮発性メモリ２７の制御用入力端子とも接続される。従って、ＳＤＲＡＭ２６と不揮発性メモリ２７はこの制御バス２８を共有する。
【００６７】
制御バス２８は合計２３ビット幅の信号線からなり、具体的には、アドレス信号ＭＡ０，ＭＡ１，…，ＭＡ１２（ＭＡ［１２：０］）を伝送する１３ビット幅の信号線と、マスク信号ＤＱＭ０，ＤＱＭ１（ＤＱＭ［１：０］）を伝送する２ビット幅の信号線と、ライト・イネーブル信号ＷＥを伝送する１ビット幅の信号線と、行アドレス・ストローブ信号ＲＡＳを伝送する１ビット幅の信号線と、列アドレス・ストローブ信号ＣＡＳを伝送する１ビット幅の信号線と、バンク・アドレス信号ＭＢＡ０，ＭＢＡ１（ＭＢＡ［１：０］）を伝送する２ビット幅の信号線と、クロック・イネーブル信号ＭＣＬＫＥを伝送する１ビット幅の信号線と、クロック信号ＭＣＬＫを伝送する１ビット幅の信号線とで構成される。
【００６８】
また、上記のアドレス信号ＭＡ［１２：０］，マスク信号ＤＱＭ［１：０］，バンク・アドレス信号ＭＢＡ［１：０］およびライト・イネーブル信号ＷＥをそれぞれ伝送する信号線は、不揮発性メモリ２７の入力端子へも分岐して接続される。但し、マスク信号ＤＱＭ［１：０］伝送用の信号線に、出力イネーブル信号ＭＯＥ０，ＭＯＥ１（ＭＯＥ［１：０］）伝送用の信号線が割り当てられ、バンク・アドレス信号ＭＢＡ［１：０］伝送用の信号線に、アドレス信号ＭＡ１３，ＭＡ１４（ＭＡ［１４：１３］）伝送用の信号線が割り当てられる。
【００６９】
また、コントローラ１Ｃの入出力ポート８Ｂは、ＳＤＲＡＭ２６との間でデータ信号ＭＤ０，ＭＤ１，…，ＭＤ１５（ＭＤ［１５：０］）を伝送する１６ビット幅のデータ・バス２９と接続される。このデータ・バス２９は、途中で分岐して不揮発性メモリ２７のアドレス入力端子と接続される。但し、データ信号ＭＤ［１５：０］伝送用の信号線に、アドレス信号ＭＡ１５，…，ＭＡ３０（ＭＡ［３０：１５］）伝送用の信号線が割り当てられるため、不揮発性メモリ２７には合計３１ビットのアドレス信号ＭＡ［３０：０］が供給されることになる。
【００７０】
一方、コントローラ１Ｃの入力ポート８Ｃと不揮発性メモリ２７との間には、８ビット幅のデータ信号ＲＭＤ０，ＲＭＤ１，…，ＲＭＤ７（ＲＭＤ［７：０］）を伝送するデータ・バス２２が配設される。また、出力ポート８Ｄと接続される１ビット幅の信号線２３は、不揮発性メモリ２７にチップ・セレクト信号ＣＳ２を伝送するものである。
【００７１】
上記構成のメモリ制御回路において、コントローラ１ＣがＳＤＲＡＭ２６にアクセスする時の動作は次の通りである。上記実施の形態１の場合と同様に、ＣＰＵ２は、ＭＩＵ３に対してＳＤＲＡＭ２６へのアクセス要求を発行する。ＭＩＵ３は、当該アクセス要求を許可した後、ＣＰＵ２から転送されたアドレス信号ＡＤ０と制御信号ＣＴ０とを取り込み、所定のタイミングでパッド回路６に出力する。次いで、パッド回路６は、ＭＩＵ３から入力するアドレス信号ＡＤinと制御信号ＣＴinとの電圧レベルを変換し、変換後の信号を出力ポート８Ａを介して制御バス２８に出力する。
【００７２】
また、その時、チップ・セレクト信号ＣＳ１はアクティブな高レベルに維持される。書込みアクセス時には、上記制御信号の組み合わせにより書込みコマンドが発行され、データ・バス２９を介して転送されたデータ信号ＭＤ［１５：０］が、アドレス信号ＭＡ［１２：０］で指定される記憶領域に書き込まれる。他方、読出しアクセス時には、上記制御信号の組み合わせにより読出しコマンドが発行されて、当該記憶領域のデータが読出されデータ・バス２９に出力される。
【００７３】
一方、コントローラ１Ｃが不揮発性メモリ２７にアクセスする時には、不揮発性メモリ２７は、高レベルのチップ・セレクト信号ＣＳ２と出力イネーブル信号ＭＯＥ［１：０］の供給を受けてデータ読出しが可能なアクティブ状態に維持され、ＳＤＲＡＭ２６は上記制御信号の組み合わせにより非アクティブ状態に維持される。そして、アドレス信号ＭＡ［３０：０］で指定される記憶領域からデータが読み出され、データ・バス２２に出力される。
【００７４】
以上の通り、本実施の形態２に係るメモリ制御回路によれば、ＳＤＲＡＭ２６と不揮発性メモリ２７とは制御バス２８を共有し、ＳＤＲＡＭ２６の制御信号ＤＱＭ［１：０］伝送用の信号線に、不揮発性メモリ２７の制御信号ＭＯＥ［１：０］を割り当て、また、ＳＤＲＡＭ２６の制御信号ＭＢＡ［１：０］伝送用の信号線に、不揮発性メモリ２７のアドレス信号ＭＡ［１４：１３］を割り当てて使用する。更に、両メモリ２６，２７はデータ・バス２９を共有し、ＳＤＲＡＭ２６のデータ信号ＭＤ［１５：０］伝送用の信号線に、不揮発性メモリ２７のアドレス信号ＭＡ［３０：１５］を割り当てて使用している。従って、両メモリ２６，２７のアクセスに必要なバスのビット幅が小さくなり、コントローラ１Ｃ側のピン数を減らし、消費電力を低減できると共に、不揮発性メモリ２７のアドレッシング範囲を広げることが可能となる。
【００７５】
実施の形態２の変形例．
次に、上記実施の形態２の変形例について説明する。図７は、本変形例に係るメモリ制御回路の概略構成図である。このメモリ制御回路の構成は、使用する不揮発性メモリ２７’のメモリ容量と、このメモリ２７’とバス２８，２９間の結線方法とを除いて、図６に示す回路構成と略同じである。
【００７６】
上記実施の形態２の場合と同様に、制御バス２８において、アドレス信号ＭＡ［１２：０］を伝送する信号線は、ＳＤＲＡＭ２６のアドレス入力端子と結線され、他の制御信号ＤＱＭ［１：０］，ＷＥ，ＣＳ１，ＲＡＳ，ＣＡＳ，ＭＢＡ［１：０］，ＭＣＬＫＥ，ＭＣＬＫを伝送する信号線は、ＳＤＲＡＭ２６の制御用入力端子と結線される。また、アドレス信号ＭＡ［１２：０］と、バンク・アドレス信号ＭＢＡ［１：０］に割り当てたアドレス信号ＭＡ［１４：１３］と、マスク信号ＤＱＭ［１：０］に割り当てた出力イネーブル信号ＭＯＥ［１：０］と、ライト・イネーブル信号ＷＥとを伝送する信号線が、不揮発性メモリ２７’のアドレス入力端子と制御用入力端子とに結線される。
【００７７】
本変形例では、不揮発性メモリ２７’として、最大約８Ｍバイトの容量を有し、電源電圧３．３Ｖの規格（ＬＶＴＴＬ規格）のものが使用される。このため、上記実施の形態２の場合と比べて、不揮発性メモリ２７’のメモリ容量が小さくなり、この不揮発性メモリ２７’のアドレス入力端子の数が２３個に減少する。
【００７８】
本変形例では、不揮発性メモリ２７’に分岐するデータ・バス２９の信号線は、データ信号ＭＤ［１５：８］伝送用の信号線に割り当てた８ビット幅のアドレス信号ＭＡ［２２：１５］を伝送するように結線される。
【００７９】
このように、不揮発性メモリ２７’の容量に応じてバス２９の結線方法を変えることで、メモリ・アクセスに必要なバスのビット幅を減らし、消費電力を低減させることが可能となる。
【００８０】
実施の形態３．
次に、本発明の実施の形態３について説明する。図８は、本実施の形態３に係るメモリ制御回路の概略構成図である。このメモリ制御回路は、最大約３２Ｍバイトの容量を有し電源電圧２．５Ｖの規格（ＳＳＴＬ２規格）に対応したＳＤＲＡＭ２６と、最大約８Ｍバイトの容量を有し電源電圧３．３Ｖの規格（ＬＶＴＴＬ規格）に対応した不揮発性メモリ２７とを制御するコントローラ１Ｄを備えている。
【００８１】
コントローラ１Ｄは、ＳＤＲＡＭ２６の低電圧インターフェースに対応する３種類のレベル変換器６Ａ，６Ｂ，６Ｃを有するパッド回路６と、不揮発性メモリ２７の高電圧インターフェースに対応するレベル変換器７Ａを有するパッド回路７と、ＣＰＵ２と、ＭＩＵ３と、ＧＰＩＯ機能部（General Purpose Input/Output Function Part）３９とを備えている。前記ＧＰＩＯ機能部３９は、周辺機器に対して汎用のデータ入出力機能を有するものである。
【００８２】
本実施の形態３のＭＩＵ３は、メモリ・コントローラ４とセレクタ５とを備えると共に、更に、レジスタ３３とＡＮＤゲート３２とを備えている。レジスタ３３には、高レベルを示す"１"の値と低レベルを示す"０"の値との何れかが格納される。このＡＮＤゲート３２は、このレジスタ３３から出力される信号と、メモリ・コントローラ４から供給されるタイミング制御信号ＲＴＣとを論理積演算し、双方の信号レベルが高レベルにある場合に限り高レベル信号をセレクタ５に出力する。よって、レジスタ３３に"１"の値が格納される場合に限り、タイミング制御信号ＲＴＣは有効となる。また、レジスタ３３から出力される信号とタイミング制御信号ＲＴＣとの少なくとも一方の論理レベルが低レベルにある場合は、ＡＮＤゲート３２は低レベル信号をセレクタ５に出力する。セレクタ５は、低レベル信号の供給を受ける期間中、「０」側端子から入力するデータＭＤinを選択してＣＰＵ２に出力し、一方、高レベル信号の供給を受ける期間には、「１」側端子から入力するデータＲＭＤinを選択してＣＰＵ２に出力する。
【００８３】
また、コントローラ１Ｄは入出力ポート８Ａ〜８Ｄを有し、その出力ポート８ＡとＳＤＲＡＭ２６との間には、アドレス信号と制御信号を伝送する制御バス３４が配設されている。この制御バス３４は、途中で分岐して不揮発性メモリ２７にも接続される。またこの制御バス３４は、上記のアドレス信号ＭＡ［１２：０］、マスク信号ＤＱＭ［１：０］、ライト・イネーブル信号ＷＥ、チップ・セレクト信号ＣＳ１、行アドレス・ストローブ信号ＲＡＳ、列アドレス・ストローブ信号ＣＡＳ、バンク・アドレス信号ＭＢＡ［１：０］、クロック・イネーブル信号ＭＣＬＫＥおよびクロック信号ＭＣＬＫをＳＤＲＡＭ２６に伝送する合計２３ビット幅の信号線から構成されている。
【００８４】
また、制御バス３４を構成する信号線の一部が分岐して不揮発性メモリ２７にも結線されている。すなわち、アドレス信号ＭＡ［１２：０］、マスク信号ＤＱＭ［１：０］、バンク・アドレス信号ＭＢＡ［１：０］およびライト・イネーブル信号ＷＥを伝送する信号線が分岐して不揮発性メモリ２７の入力端子と結線されている。但し、その不揮発性メモリ２７にアクセスする期間中は、マスク信号ＤＱＭ［１：０］伝送用の信号線には出力イネーブル信号ＭＯＥ［１：０］が割り当てられ、バンク・アドレス信号ＭＢＡ［１：０］伝送用の信号線には、アドレス信号ＭＡ［１４：１３］が割り当てられる。
【００８５】
また、コントローラ１Ｄの入出力ポート８ＢとＳＤＲＡＭ２６との間には、データ信号ＭＤ［１５：０］を伝送する１６ビット幅の信号線が配設されている。このデータ信号ＭＤ［１５：０］伝送用の信号線のうち、データ信号ＭＤ［１５：８］伝送用の８ビット幅の信号線が分岐して不揮発性メモリ２７のアドレス入力端子と接続されており、不揮発性メモリ２７へのアクセス期間中、そのデータ信号ＭＤ［１５：８］伝送用の信号線には、アドレス信号ＭＡ［２２：１５］が割り当てられる。
【００８６】
また、コントローラ１Ｄの出力ポート８Ｃは、不揮発性メモリ２７にチップ・セレクト信号ＣＳ２を伝送する信号線３６と接続されている。そして、入力ポート８は、不揮発性メモリ２７から読出したデータ信号ＲＭＤ［７：０］を伝送する８ビット幅のデータ・バス３７と接続される。
【００８７】
以上の構成を有するメモリ制御回路において、コントローラ１ＤからＳＤＲＡＭ２６へアクセスする期間の動作は次の通りである。ＣＰＵ２は、ＭＩＵ３に対してＳＤＲＡＭ２６へのアクセス要求を発行する。ＭＩＵ３は、当該アクセス要求と他の処理モジュールから伝達するアクセス要求とを調停し、ＳＤＲＡＭ２６へのアクセス要求を許可した後、ＣＰＵ２から転送されたアドレス信号ＡＤ０と制御信号ＣＴ０とを取り込み、所定のタイミングでレベル変換器６Ａに出力する。次いで、レベル変換器６Ａは、メモリ・コントローラ４から入力するアドレス信号ＡＤinと制御信号ＣＴinとの各電圧レベルをＳＤＲＡＭ２６の低電圧インターフェースに合わせて変換し、変換後の信号を出力ポート８Ａを介して制御バス３４に出力する。
【００８８】
ＳＤＲＡＭ２６への書込みアクセス時には、上記制御信号ＣＴinの組み合わせにより書込みコマンドが発行される。ＣＰＵ２から出力された書込みデータＤＯは、ＭＩＵ３を介してレベル変換器６Ｂに転送される。次いで、レベル変換器６Ｂは、メモリ・コントローラ４から供給される制御信号ＰＣAによるタイミングで、入力する書込みデータＤＯの電圧レベルを変換し、入出力ポート８Ｂを介してデータ・バス３５に出力する。そして、ＳＤＲＡＭ２６は、前記書込みコマンドを受けて、データ・バス３５を伝達したデータ信号ＭＤ［１５：０］を、アドレス信号ＭＡ［１２：０］で指定された記憶領域に書き込む動作を実行する。他方、ＳＤＲＡＭ２６への読出しアクセス時には、上記制御信号ＣＴinの組み合わせにより読出しコマンドが発行される。この時、ＳＤＲＡＭ２６は、前記読出しコマンドにより、アドレス信号ＭＡ［１２：０］で指定された記憶領域からデータ信号ＭＤ［１５：０］を読み出してデータ・バス３５に出力する。入出力ポート８Ｂに入力したデータ信号ＭＤ［１５：０］は、レベル変換器６Ｂでその電圧レベルを変換された後、読出しデータＭＤinとなってセレクタ５の「０」側端子に出力される。
【００８９】
一方、コントローラ１Ｄから不揮発性メモリ２７へアクセスする期間の動作は次の通りである。ＣＰＵ２は、ＭＩＵ３に対して不揮発性メモリ２７へのアクセス要求を発行する。ＭＩＵ３は、当該アクセス要求を許可した後、ＣＰＵ２から転送されたアドレス信号ＡＤ０と制御信号ＣＴ０とを取り込み、所定のタイミングでレベル変換器６Ａとレベル変換器６Ｃに出力する。次いで、レベル変換器６Ａは、メモリ・コントローラ４から供給される制御信号ＰＣAのタイミングで、メモリ・コントローラ４から入力するアドレス信号ＡＤinと制御信号ＣＴinとの各電圧レベルをＳＤＲＡＭ２６の低電圧インターフェースに合わせて変換し、変換後の信号を制御バス３４に出力する。他方、レベル変換器６Ｃは、メモリ・コントローラ４から供給される制御信号ＰＣEのタイミングで、メモリ・コントローラ４から入力するチップ・セレクト信号ＣＳinの電圧レベルを前記低電圧インターフェースに合わせて変換し、変換後のチップ・セレクト信号ＣＳ２を入力ポート８Ｃを介して信号線３６に出力する。
【００９０】
不揮発性メモリ２７へのアクセス期間中、ＳＤＲＡＭ２６は入力信号をマスクされた非アクティブ状態にある。不揮発性メモリ２７は、制御バス３４とデータ・バス３５を伝達したアドレス信号ＭＡ［２２：０］や制御信号ＭＯＥ［１：０］などに基づき、データを読出してデータ・バス３７に出力する。次いで、入力ポート８Ｄに入力したデータ信号ＲＭＤ［７：０］は、レベル変換器７Ａでその電圧レベルを変換された後、読出しデータＲＭＤinとなってＧＰＩＯ機能部３９とセレクタ５の「１」側端子とに出力される。セレクタ５は、ＡＮＤゲート３２から供給される高レベルの選択信号に従って「１」側端子に入力する読出しデータＲＭＤinをＣＰＵ２に出力する。また、その読出しデータＲＭＤinは、ＧＰＩＯ機能部３９を介して外部の周辺装置に出力されることも可能である。
【００９１】
実施の形態３の変形例．
次に、上記実施の形態３の変形例について説明する。図９は、本変形例に係るメモリ制御回路の概略構成図である。この図９中、図８に示した符号と同一符号を付された構成要素については、上記構成要素と略同一機能を有するものとして詳細な説明を省略する。
【００９２】
本変形例に係るメモリ制御回路は、上記実施の形態３のコントローラ１Ｄと、電源電圧２．５Ｖの規格（ＳＳＴＬ２規格）に対応したメモリ２６，２７’’と、バス３４，３５および制御線３６とを備えて構成される。上記実施の形態１〜３の場合と異なり、コントローラ１Ｄに対する２種類のメモリ２６，２７’’の論理インターフェースは同一である。よって、このデータ・バス３５を分岐させて不揮発性メモリ２７’’のデータ入出力端子と接続することができる。従って、ＳＤＲＡＭ２６と不揮発性メモリ２７’’とは、データ・バス３５を共有する。また、コントローラ１Ｄの入出力ポート８ＢとＳＤＲＡＭ２６との間を結ぶ１６ビット幅のデータ・バス３５は、上記実施の形態３と同様に分岐して不揮発性メモリ２７’’のアドレス入力端子と接続されている。
【００９３】
また、コントローラ１Ｄの出力ポート８Ｄと接続される８ビット幅のバス３７にはスイッチ回路４０が接続される。このスイッチ回路４０は、３．３Ｖの電源電圧と結線された８個の抵抗素子４１，４１，…，４１と、８個のスイッチ４２，４２，…，４２とを備えており、各スイッチ４２，…，４２の一端は接地され、各スイッチ４２，…，４２の他端はそれぞれ各抵抗素子４１，…，４１と結線されている。また、各スイッチ４２，…，４２の他端は、それぞれ、バス３７の各信号線と結線されている。従って、１個のスイッチ４２を「オン」にする度に所定電圧が当該信号線に印加されるため、８個のスイッチ４２，…，４２の「オン」と「オフ」との組み合わせにより、８ビットの信号を入力ポート８Ｄに供給できる。その８ビット信号は、レベル変換器７Ａとセレクタ５とを介してＣＰＵ２に供給されるから、ＣＰＵ２は、その８ビット信号を検知して種々の制御を行うことが可能となる。
【００９４】
このように、本変形例では、電源電圧の規格が同一の２種類のメモリ２６，２７’’を使用する場合には、アドレス信号、制御信号およびデータ信号を伝送するバス３４，３５を共有できるため、上記実施の形態３ではデータ・バスとして使用していたバス３７を、メモリに供給する制御信号やデータ信号の授受以外の信号伝達に転用することが可能となる。
【００９５】
実施の形態４．
次に、本発明の実施の形態４について以下に説明する。
【００９６】
図１０は、上記実施の形態１に係るメモリ制御回路を用いた制御システムの一構成例を示す概略図である。最初に、図１０に示す制御システムの構成について詳説した後にその問題点を説明する。
【００９７】
本例では、実施の形態１のコントローラ１Ａはメイン・コントローラ５０Ａに対するサブシステムとして機能する。このメイン・コントローラ５０Ａは、共通の電源電圧ＶDD（＝３．３Ｖ）で駆動されるＲＡＭ６０と不揮発性メモリ６１とにアクセスして動作するものであり、これらメモリ６０，６１のメモリ管理を行うＭＩＵ（メモリ・インターフェース・ユニット）５２と、ＲＡＭ６０や不揮発性メモリ６１の論理インターフェースに合わせて入出力信号の電圧レベルを変換するパッド回路５４と、ＣＰＵ５１とを備えている。メイン・コントローラ５０Ａは、上記コントローラ１Ａのメモリ・コントローラ４と同種の機能を有するメモリ・コントローラ５３を搭載する。
【００９８】
また、メイン・コントローラ５０Ａの出力ポート５５Ａに接続される制御バス５６は分岐して、ＲＡＭ６０と不揮発性メモリ６１とに結線されており、入出力ポート５５Ｂに接続されるデータ・バス５７は分岐して、ＲＡＭ６０と不揮発性メモリ６１とに結線されている。
【００９９】
パッド回路５４は、メモリ・コントローラ５３から伝達する制御信号ＰＣA，ＰＣBによってそれぞれ制御される２種類のレベル変換器５４Ａ，５４Ｂを備えている。一方のレベル変換器５４Ａは、ＭＩＵ５２から出力された内部信号ＣＴin，ＡＤinの電圧レベルを変換し、変換後の信号を出力ポート５５Ａを介して制御バス５６に出力する機能を有する。他方のレベル変換器５４Ｂは、出力データＤＯの電圧レベルを変換し、変換後の信号を入出力ポート５５Ｂを介してデータ・バス５７に出力すると共に、この入出力ポート５５Ｂからの入力信号の電圧レベルを内部の電圧レベルに変換し、入力データＤＩを出力する機能を有している。
【０１００】
以上のメイン・コントローラ５０Ａとコントローラ１Ａとは、互いに処理データＴDを授受しながら協調して処理を実行する。尚、便宜上詳細な説明は省略するが、コントローラ１Ａやメイン・コントローラ５０Ａは、Ｉ／Ｏ回路（図示せず）などを介して各種周辺回路Ｐ１，Ｐ２，Ｐ３と接続されており、これら周辺機器Ｐ１，Ｐ２，Ｐ３から入力するデータの処理機能を有している。例えば、この制御システムがデジタル・スチル・カメラに組み込まれる場合は、周辺回路Ｐ１，Ｐ２，Ｐ３として、ＣＣＤ撮像装置や、データの圧縮符号化とその復号化とを行う圧縮伸長処理回路などのデジタル信号処理回路を採用した場合が挙げられる。この場合は、メイン・コントローラ５０ＡはＣＣＤ撮像装置から入力するデジタル画像信号を処理してトランザクション・データＴDとしてコントローラ１Ａに渡し、その後、コントローラ１Ａは、入力データＴDを、周辺機器Ｐ１である圧縮伸長回路で圧縮符号化させるように制御できる。
【０１０１】
以上の構成を有する制御システムの起動手順の概略は次の通りである。最初に、当該制御システムの電源が投入されると、メイン・コントローラ５０ＡのＣＰＵ５１はリセット信号を受けて、不揮発性メモリ６１からブートプログラムをロードする命令を実行する。すなわち、ＣＰＵ５１は、メモリ・コントローラ５３に対して不揮発性メモリ６１へのアクセス要求を発行し、メモリ・コントローラ５３は、当該アクセス要求を許可した後、ＣＰＵ５１から転送されたアドレス信号ＡＤ０と制御信号ＣＴ０とを取り込み、これらをアドレス信号ＡＤinと制御信号ＣＴinとして所定のタイミングでパッド回路５４に出力する。次いで、パッド回路５４のレベル変換器５４Ａは、ＭＩＵ５２から入力する信号ＡＤin，ＣＴinの電圧レベルを変換し、変換後の信号を出力ポート５５Ａを介して制御バス５６へ出力する。
【０１０２】
次いで、不揮発性メモリ６１からは、メインシステムの起動に必要なブートプログラムが読みされ、データ・バス５７に出力される。その後、ブートプログラムは入出力ポート５５Ｂを介してパッド回路５４に入力し、次いで、レベル変換器５４Ｂでレベル変換を受けた後に読出しデータＤＩとなってＣＰＵ５１にロードされる。
【０１０３】
次いで、ＣＰＵ５１は、ＲＡＭ６０を作業領域として、ロードしたブートプログラムを実行して、メインシステムを初期化し起動させる。ＣＰＵ５１は、そのブートプログラム実行時に生成される命令などのデータＤＯをレベル変換器５４Ｂと入出力ポート５５Ｂとを介してデータ・バス５７に出力し、ＲＡＭ６０に一時記憶させる。また、ＲＡＭ６０に一時記憶したデータを入出力ポート５５Ｂとレベル変換器５４Ｂとを介して読出し、データＤＯとしてロードする。
【０１０４】
他方、コントローラ１ＡのＣＰＵ２も、電源投入時にリセット信号を受けて、不揮発性メモリ１４に格納されたブートプログラムをロードし、ＲＡＭ１３を作業領域としてそのブートプログラムを実行し、サブシステムを初期化し起動させる。
【０１０５】
以上に説明した制御システムは、メインシステムを構成するメイン・コントローラ５０Ａと、サブシステムを構成するコントローラ１Ａとでそれぞれ個別に不揮発性メモリ１４，６１を備えている。しかしながら、２個の不揮発性メモリ１４，６１は、ＩＣチップ数が２個となり基板面積の増大と消費電力の増大とを招いてしまうという問題点をもつ。この問題点を解決するのが、図１１に示す本実施の形態４に係る制御システムである。尚、図１１中、図１０に示した符号と同一符号を付された構成要素については、上記構成要素と同一機能を有するものとして詳細な説明を省略する。
【０１０６】
この実施の形態４に係る制御システムは、メインシステムを構成するメイン・コントローラ５０Ｂと、サブシステムを構成するコントローラ１Ｅとを備えており、コントローラ１Ｅはメイン・コントローラ５０Ｂのスレーブ回路として機能する。この制御システムでは、メインシステム側の不揮発性メモリ６１に、メインシステム起動用の第１ブートプログラムと、サブシステム起動用の第２ブートプログラムとが格納されており、メインシステムの制御によりサブシステムが起動される。
【０１０７】
図１１に示す制御システムの起動手順は次の通りである。最初に、この制御システムの電源が投入されると、前述の起動手順と同様にＣＰＵ５１はリセットされる。次いで、ＣＰＵ５１は、不揮発性メモリ６１に格納された第１ブートプログラムをロードしてこの第１ブートプログラムを実行し、メインシステムを初期化し起動させる。
【０１０８】
次に、ＣＰＵ５１は、不揮発性メモリ６１に格納される第２ブートプログラムを読出してコントローラ１Ｅに転送させる命令を実行する。すなわち、ＣＰＵ５１は、メモリ・コントローラ５３に対して不揮発性メモリ６１から第２ブートプログラムをロードする旨のアクセス要求を発行する。メモリ・コントローラ５３は、当該アクセス要求に応えて制御バス５６を介して不揮発性メモリ６１にアクセスする。その結果、不揮発性メモリ６１から読み出された第２ブートプログラムはデータ・バス５７を伝達し、入出力ポート５５Ｂを介してレベル変換器５４Ｂに入力する。レベル変換器５４Ｂは、その第２ブートプログラムのデータ信号をレベル変換してメモリ・コントローラ５３に出力することになる。
【０１０９】
また、メモリ・コントローラ５３は、ロードされた第２ブートプログラムのデータ信号Ｄoutを出力回路５８を介して出力ポート５５Ｃに出力する。サブシステム側のコントローラ１Ｅの入力ポート８Ｃとその出力ポート５５Ｃとの間はデータ・バス１２を介して接続されている。その出力ポート５５Ｃから出力されたデータ信号はデータ・バス１２を伝達し、サブシステム側の入力ポート８Ｃを介してパッド回路７に入力し、レベル変換されたデータ信号Ｄinとなってメモリ・コントローラ４に出力される。これと併行して、メイン・コントローラ５０ＢのＣＰＵ５１は、コントローラ１Ｅのメモリ・コントローラ４に対してロード制御信号ＬCを発して、パッド回路７から出力される第２ブートプログラムのデータ信号Ｄinを取り込ませるように制御する。
【０１１０】
そして、メモリ・コントローラ４は、取り込んだデータ信号Ｄinを所定のタイミングでレベル変換器６Ｂに出力する。そのデータ信号Ｄinはレベル変換器６Ｂで電圧レベルを変換された後に入出力ポート８Ｂから出力され、データ・バス１１を伝達してＲＡＭ１３に入力する。その結果、ＲＡＭ１３に第２ブートプログラムが書き込まれ、ＣＰＵ２は、このＲＡＭ１３から第２ブートプログラムをロードして、サブシステムを初期化し起動させる。
【０１１１】
このように、サブシステム側のコントローラ１Ｅは、メインシステム側の不揮発性メモリ６１に格納された第２ブートプログラムをロードし、メインシステムの制御を受けて起動するスレーブ機能をもつため、サブシステム側でブートプログラムを格納するメモリを必要とせずに動作できる。従って、この制御システムは、図１０に示した制御システムと比べて基板面積の縮小と消費電力の低減とを実現できる。
【０１１２】
また、コントローラ１Ｅの入力ポート８Ｃに接続されるデータ・バス１２は、本来、ブートプログラムを格納するメモリに接続されるものであるが、本実施の形態４のように、このデータ・バス１２をコントローラ１Ｅとメイン・コントローラ５０Ｂ間を接続する伝送路として流用することで、メインシステムからブートプログラムをロードするサブシステムを簡易に構築できる。
【０１１３】
尚、本実施の形態４では、上記実施の形態１に係るコントローラ１Ａにスレーブ機能を持たせたサブシステムを採用したが、これに限らず、上記実施の形態１の変形例１，２および実施の形態２，３に係るコントローラ１Ｂ，１Ｂ’，１Ｃ，１Ｄにスレーブ機能を持たせても、同種の制御システムの構築が可能である。
【０１１４】
実施の形態４の変形例．
図１２は、前述した実施の形態４に係る制御システムの変形例を示す図である。同図に示す制御システムは、図１１に示した制御システムと比べると、図１１に示したメイン・コントローラ５０Ｂに設けられた出力回路５８および出力ポート５５Ｃが無く、この代わりに入力ポート８Ｃに接続されているデータ・バス１２がメインシステム側の制御バス５６から分岐している点で相違し、その他の構成では両者は同じである。
【０１１５】
本変形例では、上記実施の形態４で出力回路５８から出力していたデータ信号は、制御バス５６を介してサブシステム側の入力ポート８Ｃに出力される。このように、サブシステムのコントローラ１Ｅは、メインシステム側のデータ・バス５７を分岐したデータ・バス１２と接続されることから、図１１に示した出力ポート５５Ｃが不要となるため、データ入出力用のピン数を削減することができる。
【０１１６】
【発明の効果】
以上の如く、本発明の請求項１に係るメモリ制御回路によれば、低電圧メモリと高電圧メモリとに供給されるアドレス信号と制御信号は、共通の制御バスを介して伝送される。従って、制御バスの信号線の本数を少なくでき、コントローラ側のデータ入出力用ピンの数も少なくすることが可能となる。また、制御バスの信号線の本数が少ないため、メモリ制御回路の電力消費量を節減できる。また、そのアドレス信号と制御信号は、低電圧の論理インターフェースに合わせた電圧レベルで伝送されるから、低電圧メモリに許容値を超えた電圧が印加されず、低電圧メモリと高電圧メモリとを共に安定動作させることができる。
また、低電圧メモリの論理インターフェースで規定される出力電圧の範囲を、高電圧メモリの論理インターフェースで規定される入力電圧の範囲にマージンを設けて含めることができるため、高電圧メモリは、入力信号の論理レベルを確実に判定でき、低電圧メモリと高電圧メモリとを共に安定動作させることができる。
【０１１７】
請求項２によれば、第１〜第３のレベル変換器は、低電圧メモリや高電圧メモリとの間で共通の論理インターフェースでデータを授受することが可能となる。
【０１１９】
請求項３によれば、ＲＡＭで構成される低電圧メモリをＣＰＵなどの作業領域として利用し、不揮発性メモリで構成される高電圧メモリを、ブートプログラムや初期データなどの読出し専用データを格納する記憶領域として利用できる。
【０１２０】
請求項４によれば、本来、高電圧メモリに対してデータ信号を伝送するデータ・バスを、低電圧メモリに対するアドレス信号や制御信号の伝送路として使用することから、コントローラとメモリ間に配設されるバスの信号線の本数と、コントローラ側のデータ入出力ピンの数とを更に少なくでき、メモリ制御回路の電力消費量の更なる節減が可能となる。
【０１２１】
また、請求項５に係るメモリ制御回路によれば、上記コントローラが第２メモリ群にアクセスする場合には、そのコントローラは第１メモリ群にアクセスする場合に使用し得る第２データ・バスと第３のレベル変換器とを、メモリに対する制御信号やデータ信号の授受以外の信号伝達に転用できることから、汎用的なメモリ制御回路を実現できる。
【０１２２】
また、請求項６および請求項８によれば、上記ブートメモリ用に設けた第２データ・バスを、起動処理に必要な初期データを伝送するためのバスとして使用できる。従って、本請求項に係るメモリ制御回路は、外部コントローラからその初期データをロードして起動するというスレーブ動作を行うため、第２ブートメモリをもつ必要が無く、基板面積の縮小と消費電力の低減とを実現できる。また、第２データ・バスと接続されるピンを初期データのロード専用の機能ピンとして使用できるため、スレーブ動作時に他の機能ピンを新たに必要とせず、機能の制限が生じないという利点がある。
【０１２３】
そして、請求項７によれば、第１〜第３のレベル変換器は、上記のメインメモリやブートメモリ、外部コントローラとの間で共通の論理インターフェースで初期データを受信することが可能となる。
【図面の簡単な説明】
【図１】本発明の実施の形態１に係るメモリ制御回路の概略構成図である。
【図２】信号の出力側と入力側の電圧レベルの例を示す概略図である。
【図３】信号の出力側と入力側の電圧レベルの例を示す概略図である。
【図４】実施の形態１の変形例１に係るメモリ制御回路の概略構成図である。
【図５】実施の形態１の変形例２に係るメモリ制御回路の概略構成図である。
【図６】本発明の実施の形態２に係るメモリ制御回路の概略構成図である。
【図７】実施の形態２の変形例に係るメモリ制御回路の概略構成図である。
【図８】本発明の実施の形態３に係るメモリ制御回路の概略構成図である。
【図９】実施の形態３の変形例に係るメモリ制御回路の概略構成図である。
【図１０】メモリ制御システムの概略構成図である。
【図１１】本発明の実施の形態４に係る制御システムの概略構成図である。
【図１２】実施の形態４の変形例に係る制御システムの概略構成図である。
【図１３】従来のメモリ制御回路の一例を示す概略構成図である。
【図１４】メモリ制御回路の一例を示す概略構成図である。
【符号の説明】
１Ａ〜１Ｄ  コントローラ
２  ＣＰＵ
３  ＭＩＵ（メモリ・インターフェース・ユニット）
４  メモリ・コントローラ
５  セレクタ
６  パッド回路
６Ａ〜６Ｃ，７Ａ，７Ｂ  レベル変換器
７  パッド回路
７Ａ，７Ｂ  レベル変換器
８Ａ〜８Ｄ  入出力ポート
１０，１１，１２  バス
１３  ＲＡＭ
１４  不揮発性メモリ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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