(57)【特許請求の範囲】
【請求項１】
アレイ部がマトリクス状に配置された複数のセンスアンプ駆動回路を備えた半導体記憶装置において、
前記複数のセンスアンプ駆動回路への給電線に接続され電源電圧を駆動出力するドライバを、前記アレイ部に隣接するチャネル領域に、複数備え、
前記複数のドライバのうち出力電源電圧が外部電源電圧（ＶＣＣ）であるものと、内部降圧電源電圧（ＶＩＮＴ）のものとが、所望の割合、及び順序にて、配置されており、
センスアンプ駆動開始時に、前記複数のドライバを活性化することで、前記センスアンプ駆動回路に供給する電源電圧が前記外部電源電圧側に持ち上げられる、ことを特徴とする半導体記憶装置。
【請求項２】
前記ドライバ回路のトランジスタの制御端子を駆動する第１、第２のドライバ制御信号を発生する制御回路（「ＶＩＮＴ制御回路」という）を備えており、
前記ドライバを外部電源電圧（ＶＣＣ）を出力するドライバとするか、内部降圧電源電圧（ＶＩＮＴ）を出力するドライバとするかが、前記第１、第２のドライバ制御信号と、前記ドライバの制御端子とのコンタクト接続を選択することで決定される、ことを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記複数のセンスアンプ駆動回路には、定常的に、内部降圧電源を供給する駆動回路からの電源電圧と、前記ドライバ回路からの給電線からの電源電圧が供給される、ことを特徴とする請求項１又は２記載の半導体記憶装置。
【請求項４】
チャネル領域の両端に異なるバンクのアレイ部が設けられており、
前記アレイ部とチャネル領域のチップ内側には周辺回路レイアウト領域が設けられており、
前記アレイ部及び前記チャネル領域をまたがって前記アレイ部内のビット線方向（「第１の方向」という）と平行に配線され、前記アレイ部内のセンスアンプの増幅信号を前記チャネル領域のチャネルバッファへ転送する複数の転送バスと、
前記アレイ部及び前記チャネル領域をまたがって、前記転送バスの間に、交互に配線された、センスアンプ駆動回路用電源（ＶＩＮＴ）配線とセンスアンプ駆動回路用グランド（ＧＮＤ）配線と、を備え、
前記チャネル領域には、前記アレイ部のワード線と並行な方向（前記第１の方向と直交する方向であり、「第２の方向」という）に沿って配線され、ボンディング・パッドにそれぞれ接続されている外部電源（ＶＣＣ）配線と、グランド（ＧＮＤ）配線とを備えるとともに、前記外部電源（ＶＣＣ）配線の下に配置され、前記センスアンプ駆動回路用電源（ＶＩＮＴ）配線を駆動するドライバをなすトランジスタを複数備え、
さらに、前記チャネル領域には、前記トランジスタの制御端子に接続されることで、前記トランジスタを外部電源電圧（ＶＣＣ）を出力するドライバとするか、内部降圧電源電圧（ＶＩＮＴ）を出力するドライバとするかを決める第１、第２のドライバ制御信号を備え、
センスアンプ駆動開始時に、前記トランジスタの制御端子を駆動する前記第１、第２のドライバ制御信号を出力する制御回路（「ＶＩＮＴ制御回路」という）を、前記周辺回路レイアウト領域に備えている、ことを特徴とする半導体記憶装置。
【請求項５】
前記ドライバをなすトランジスタの制御電極が接続される第１、第２のコンタクトのいずれかを選択して、前記第１又は第２のドライバ制御信号を、前記トランジスタの制御電極に接続することで、前記ドライバの種類が、外部電源電圧（ＶＣＣ）用または内部降圧電源電圧（ＶＩＮＴ）用のドライバのいずれかに決定される、ことを特徴とする請求項４記載の半導体記憶装置。
【請求項６】
前記チャネル領域には、前記アレイ部内の転送バスとコンタクト接続された１層目の金属配線層の転送バスと、
前記アレイ部内のセンスアンプ駆動回路用電源（ＶＩＮＴ）配線にコンタクト接続された１層目の金属配線層のＶＩＮＴ配線と、
前記アレイ部内のセンスアンプ駆動回路用グランド（ＧＮＤ）配線と直接２層目の金属配線層で接続されている、２層目の金属配線層のグランド（ＧＮＤ）配線と、
前記センスアンプ駆動回路用電源（ＶＩＮＴ）配線に出力が接続されているトランジスタよりなる前記ドライバの電源端子に接続される２層目の金属配線層の外部電源（ＶＣＣ）配線と、を備え、
前記第１、第２のドライバ制御信号を２層目の金属配線層に備えている、ことを特徴とする請求項４記載の半導体記憶装置。
【請求項７】
前記アレイ部内のセンスアンプ駆動回路用電源配線のグランド（ＧＮＤ）配線の仮想延長線上である前記チャネル領域に、前記ドライバの電源端子のコンタクトを配置し、２層目の金属配線層で配線された前記ＶＣＣ配線下にドライバを配置し、前記アレイ部内でグランド（ＧＮＤ）配線領域に相当するスペースに前記ドライバの電源端子のコンタクトが配置されている、ことを特徴とする請求項４記載の半導体記憶装置。
【請求項８】
前記チャネル領域内の前記アレイ部境界付近に、前記外部電源（ＶＣＣ）配線の下に、前記ドライバが、前記第２の方向に沿って複数個並設されている、ことを特徴とする請求項４記載の半導体記憶装置。
【請求項９】
前記複数のドライバのうち、出力電源電圧が外部電源電圧（ＶＣＣ）であるものと、内部降圧電源電圧（ＶＩＮＴ）のものとが所望の割合及び順序の組み合わせで組み合わせ及び順番で配置されている、ことを特徴とする請求項４記載の半導体記憶装置。
【請求項１０】
前記ドライバをなすトランジスタがＰチャネルＭＯＳトランジスタである、ことを特徴とする請求項４乃至９のいずれか一に記載の半導体記憶装置。
【請求項１１】
前記チャネル領域において、２層目の金属配線層にグランド（ＧＮＤ）配線、外部電源（ＶＣＣ）配線、前記第１、第２のドライバ制御信号の順で並置されている、ことを特徴とする請求項４記載の半導体記憶装置。
【請求項１２】
前記複数のドライバが、前記チャネル領域の転送バスのピッチにそれぞれ分散して配置されている、ことを特徴とする請求項４記載の半導体記憶装置。
【請求項１３】
前記センスアンプ駆動回路には、前記ドライバによって駆動される前記センスアンプ駆動回路用電源（ＶＩＮＴ）配線が接続されるとともに、定常的に内部降圧電源（ＶＩＮＴ）電圧を供給する駆動回路から、内部降圧電源（ＶＩＮＴ）電圧が供給される、ことを特徴とする請求項４記載の半導体記憶装置。
【請求項１４】
センスアンプで増幅された信号を蓄積するチャネルバッファを備えた半導体記憶装置の配置配線方法において、
異なるバンクのアレイ部の間にチャネル領域を隣接して配置する工程と、
センスアンプで増幅された信号をチャネル領域のチャネルバッファに転送するための配線である転送バスを、ビット線方向に、前記アレイ部及び前記チャネル領域にまたがって配線する工程と、
センスアンプ駆動回路用の電源（ＶＩＮＴ）配線、グランド（ＧＮＤ）配線を、転送バス間に対して、交互に、ビット線方向に、前記アレイ部及びチャネル領域にまたがって配線する工程と、
前記チャネル領域内に設けられる分散ドライバの配置位置から近接するアレイ部との間に、２層目の金属配線層に、グランド（ＧＮＤ）配線を、前記アレイ部内のワード線方向と平行な方向に配線する工程と、
ワード線方向に配線した前記チャネル領域のＧＮＤ配線は、前記アレイ部内ビット線方向に配線したセンスアンプ駆動回路用のＧＮＤ配線に直接接続され、
前記チャネル領域領域に配置される分散ドライバの電源端子をなすソースコンタクトは、前記アレイ部内でのＧＮＤ配線の延長上に置き、前記分散ドライバの出力端子をなすドレインコンタクトは、転送バスを挟んで両隣に配線された、ＶＩＮＴ配線上に置いて、前記分散ドライバを配置する工程と、
前記分散ドライバは、２種類のドライバ制御信号を、前記分散ドライバのゲート上の第１、第２のコンタクトを選択し接続する制御信号を切替えることにより、ドライバの種類を、外部電源（ＶＣＣ）用または内部降圧電源（ＶＩＮＴ）用のドライバに決定する工程と、
を含む、ことを特徴とする半導体記憶装置の分散ドライバの配置方法。
【請求項１５】
前記チャネル領域内の前記アレイ部境界付近に、前記分散ドライバが、複数個並設されている、ことを特徴とする請求項１４記載の半導体記憶装置の分散ドライバの配置方法。
【請求項１６】
前記複数の分散ドライバのうち、出力電源電圧が外部電源電圧（ＶＣＣ）であるものと、内部降圧電源電圧（ＶＩＮＴ）のものとが所望の割合及び順序の組み合わせで組み合わせ及び順番で配置されている、ことを特徴とする請求項１４記載の半導体記憶装置の分散ドライバの配置方法。
【請求項１７】
チャネル領域の転送バスのピッチより前記分散ドライバの一つの最適サイズを決定する工程と、
一の分散ドライバのサイズと全体に配置できる台数から全体のドライバサイズを算出する工程と、
回路シミュレーションにより、外部電源電圧（ＶＣＣ）と、内部降圧電源電圧（ＶＩＮＴ）の２種類の分散ドライバの割合を決定する工程と、
分散ドライバの割合を変更する場合、前記分散ドライバのゲート上のコンタクト接続を、第１のコンタクトから第２のコンタクト、または、第２のコンタクトから第１のコンタクトに切替え、２種類のドライバ制御信号の一つとの接続を切替えることで、分散ドライバの種類を変更する工程と、
を含む、ことを特徴とする請求項１４記載の半導体記憶装置の分散ドライバの配置方法。
【請求項１８】
全体のドライバのサイズを大きくする場合、変更サイズを分散ドライバの個数で割った値を分散ドライバサイズの変更量とする工程を含む、ことを特徴とする請求項１７記載の半導体記憶装置の分散ドライバの配置方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置に関し、特に、クロック同期型の半導体記憶装置及びそのレイアウト設計・製造方法に関する。
【０００２】
【従来の技術】
図７は、従来の半導体記憶装置の構成の一例を示す図であり、クロック同期型のシンクロナスＤＲＡＭ（ＳＤＲＡＭ）の構成を示す図である。図７を参照すると、半導体記憶装置７００は、バンクＡのアレイ部７１０、７１２と、バンクＢのアレイ部７１１、７１３と、その間の周辺回路レイアウト（Layout）領域７１４を備えている。
【０００３】
アレイ部は、メモリセルアレイ７０１と、行（ROW）方向に各メモリセルに接続するワード線７０２を持つサブワードドライバ７０３と、列(column)方向に各メモリセルに接続するビット線７０４を持つセンスアンプ７０５とが、マトリックス状に配置されている。
【０００４】
マトリックス状に配置されたセンスアンプ７０５は、図８（ａ）に示すように、センスアンプ駆動回路を備えており、電源電圧としては、ＶＩＮＴ駆動回路２(８０２)から定常的に供給される内部降圧電源ＶＩＮＴと、ビット線方向に並ぶ周辺回路レイアウト（Layout）領域に配置された複数の電源電圧切替回路(８１１、８１２、・・・、８１ｎ)を介して供給される内部降圧電源ＶＩＮＴと外部電源ＶＣＣが接続されている。内部降圧電源電圧ＶＩＮＴは、外部電源電圧ＶＣＣよりも低い。センスアンプ駆動回路に電源電圧を供給する電源配線は、ＶＩＮＴ駆動回路２（８０２）からの電源配線と、電源電圧切替回路８１１〜８１ｎからの電源配線とが格子状に配線され、格子点で相互に接続されている。
【０００５】
電源電圧切替回路(８１１、８１２、・・・、８１ｎ)には、ＶＩＮＴ制御回路１（８０１）とＶＣＣパッド（ＰＡＤ）が接続されており、センスアンプ駆動回路の電源電圧を内部降圧電源ＶＩＮＴと外部電源ＶＣＣとに切替える。
【０００６】
よく知られているように、センスアンプによる読み出しデータ増幅の上限レベルは、センスアンプ駆動回路の電源電位によって決定される。センスアンプ駆動回路は、センスアンプの駆動を開始すると、電流消費により、一旦電源電位が電位降下をおこし、増幅が完了するにつれ、元の内部降圧電源ＶＩＮＴの電位に戻り始める。この為、ＶＩＮＴ電位に戻る時間が早いほど、データ増幅が高速に行なえる。
【０００７】
そこで、電源電圧切替回路は、図８(ｂ)の波形で示すように、センスアンプによる読み出しデータ増幅時に、センスアンプ駆動回路の電源電圧を外部電源ＶＣＣに切替えることにより（図８(ｂ)のＢ点波形参照）、データ増幅時に、センスアンプのデータ増幅速度の遅れを防ぎ、高速化を実現している。図８（ｂ）のＡ、Ｂ点波形は、図８（ａ）のＶＩＮＴ駆動回路２（８０２）の出力波形と、電源切替回路８１ｎの出力波形であり、着目点波形は、センスアンプ駆動回路の電源電圧である。着目点波形（図８（ａ）の着目を丸印で囲んだセンスアンプ駆動回路の電源電圧波形）は、センスアンプ駆動開始時、ノードＢからの外部電源（ＶＣＣ）により電源レベルが持ち上がり、センスアンプのデータ増幅速度の遅れを防いでいる。
【０００８】
図９は、図８の電源電圧切替回路に接続される信号に注目したマスクレイアウト構成図であり、特開２０００−１４９５６６号公報に開示されている回路構成を、マスクレイアウトに置き換えたものである。図９において、破線で囲んだブロック９００が、図８（ａ）の回路構成のレイアウトに対応している。
【０００９】
センスアンプで読み出した信号を一時的にチャネルバッファに蓄積する構成のＳＤＲＡＭであるヴァーチャルチャネルメモリ（Virtual  Channel Memory）は、市場要求から、従来のＳＤＲＡＭに対して、同等のコストで、また高いデータ転送が必要とされている。このため、高いデータ転送を可能とする新アーキテクチャであるチャネル（Channel）領域を、異なるバンク（BANK）で挟まれた従来の周辺回路レイアウト領域に配置する必要があり、またＳＤＲＡＭと同等のコストに抑えるために、ＳＤＲＡＭと同等のチップサイズとすることが要請されている。
【００１０】
ヴァーチャルチャネルメモリ（Virtual Channel Memory）には、図１０に示すようにビット線１００４方向と平行にセンスアンプ駆動回路に接続される内部降圧電源ＶＩＮＴ配線１００６と、ＧＮＤ配線１００８、センスアンプ１００５で増幅された信号をチャネル（Channel）に転送する転送バス（Bus）対１００７を持ち、転送された信号を保持するチャネル（Channel）領域１０１４をビット線方向に持っている。
【００１１】
ヴァーチャルチャネルメモリでは、従来の周辺回路レイアウト領域であった１部がチャネル（Channel）領域とされており、ヴァーチャルチャネルメモリのチャネル領域に配置されていた従来の周辺レイアウトの素子は、全て、図１０に示すような周辺回路レイアウト領域１０１６（アレイ部１０１０、チャネル領域１０１４、アレイ部１０１１の配列、アレイ部１０１２、チャネル領域１０１５、アレイ部１０１３の配列の間の領域）のみに配置するという変更が必要となる。このように、周辺回路レイアウト領域の減少により、チップ・サイズのオーバーヘッドが大きな問題となった。
【００１２】
また、チャネル領域は、１層目の金属配線層であるアルミ配線層（１ＡＬ）、１層目の金属配線層であるアルミ配線層（２ＡＬ）共に、密に配線されており、チャネル領域に、周辺回路を配置するには、配置・配線構成の工夫が必要となった。
【００１３】
図７の周辺回路レイアウト領域７１４、図１０の周辺回路レイアウト領域１０１６に示したように、従来、電源電圧切替回路を配置していた場所が、チャネル領域となり、転送バス対等のアルミ配線の増加により、その配置が、困難となっている。これが第１の問題点である。
【００１４】
そして、第２の問題点として、電源電圧切替回路に入力される、外部電源ＶＣＣ及び内部降圧電源ＶＩＮＴ２本の電源配線（電源配線は通常１本あたり２０〜３０umの配線幅を持っている）が配線される周辺回路レイアウト領域が、全体に対して、例えば４mm2（6.4％）と大きく減っている。
【００１５】
このため、ヴァーチャルチャネルメモリでは、チップサイズを、相対的に、ＳＤＲＡＭレベルにする必要があり、チップサイズを縮小するための工夫が必要とされている。
【００１６】
【発明が解決しようとする課題】
したがって、本発明が解決しようとする課題は、従来のシンクロナスＤＲＡＭを、ヴァーチャルチャネル（Virtual  Channel）化する際に生じるチップ（CHIP）サイズのオーバヘッドを解消し、チップサイズを縮小化する半導体記憶装置及びその配置配線方法を提供することにある。
【００１７】
また本発明が解決しようとする課題は、チップサイズを縮小化するともに、センスアンプによる読み出しデータ増幅速度を向上し、さらにドライバに対する種類・サイズの変更を容易化する半導体記憶装置及びその配置配線方法を提供することにある。
【００１８】
【課題を解決するための手段】
上記課題を解決するための手段を提供する本発明は、アレイ部が複数のセンスアンプ駆動回路をマトリクス状に備えた半導体記憶装置において、前記複数のセンスアンプ駆動回路に電源電圧を供給する給電線に電源電圧を駆動出力するドライバを、前記アレイ部に隣接するチャネル領域に、複数備え、前記複数のドライバのうち出力電源電圧が外部電源電圧（ＶＣＣ）であるものと、内部降圧電源電圧（ＶＩＮＴ）のものとが、所望の割合、及び順序にて、配置されており、センスアンプ駆動開始時に、前記複数のドライバを活性化することで、前記センスアンプ駆動回路に供給する電源電圧が前記外部電源電圧側に持ち上げられる。
【００１９】
本発明は、チャネル領域の両端に異なるバンクのアレイ部が設けられており、前記アレイ部とチャネル領域のチップ内側には周辺レイアウト領域が設けられており、前記アレイ部及び前記チャネル領域をまたがって前記アレイ部内のビット線方向と平行に配線され、前記アレイ部内のセンスアンプの増幅信号をチャネルバッファへ転送する複数の転送バス対と、前記アレイ部及び前記チャネル領域をまたがって、前記転送バス対の間に、交互に配線された、センスアンプ駆動回路用の内部降圧電源（ＶＩＮＴ）配線とグランド（ＧＮＤ）配線と、を備え、前記チャネル領域内では、前記アレイ部のワード線方向に沿って配線され、ボンディング・パッドにそれぞれ接続されている高位側電源配線（ＶＣＣ）と、低位側電源配線（ＧＮＤ）と、を備え、前記高位側電源配線の下に複数配置され分散ドライバをなすトランジスタを備え、さらに、前記チャネル領域には、前記トランジスタの制御端子に接続されることで、前記トランジスタを外部電源電圧（ＶＣＣ）を出力するドライバとするか、内部降圧電源電圧（ＶＩＮＴ）を出力するドライバとするかを決める第１、第２のドライバ制御信号を備え、センスアンプ駆動開始時に、前記トランジスタの制御端子を駆動する前記第１、第２のドライバ制御信号を出力する制御回路（「ＶＩＮＴ制御回路」という）を、前記周辺回路レイアウト領域に備えている。
【００２０】
【発明の実施の形態】
本発明の実施の形態について説明する。本発明は、従来のシンクロナスＤＲＡＭを、ヴァーチャルチャネル（Virtual Channel）化する際に生じるチップ（CHIP）サイズのオーバヘッドや回路素子の配置問題、またそれらを、従来の設計手法で解決しようとした場合に、生じる回路特性の悪化、それら全てを解決するための構成（マスクパターン構造）を提供するものである。
【００２１】
ここで、チップサイズ縮減のために、従来の設計手法を用いた場合について、本発明の比較例として説明しておく。チップサイズ縮減のために、従来の設計手法を用いた配線引き回し案が講じられる。図１１は、本発明の比較例として、上記した第１、２の問題点を考慮した対策案を説明するための図である。図１１を参照すると、周辺回路レイアウト領域１１１６に駆動ドライバ１１４３を配置し、直接、電圧制御回路１１４２で制御された電源電圧を、センスアンプ駆動回路１１２１、１１２２まで配線するという、従来から知られている配線の引き回しにより、回路接続を実現している。
【００２２】
この手法によれば、確かに、上記２つの問題点は改善されるものの、電圧制御回路１１４２で制御された電源電圧が、センスアンプ駆動回路１１２１、１１２２に入力されるまでの配線の引き回しによる影響を受け、センスアンプ駆動回路の応答遅延（応答速度の悪化）を起こしてしまう。結果として、センスアンプによる読み出しデータの増幅速度が悪化する、という第３の問題点が生じる。
【００２３】
本発明は、比較例で生じた第３の問題点であるデータの増幅速度が悪化を抑止し、回路特性の改善を図るものである。
【００２４】
本発明は、センスアンプの増幅信号を蓄積するチャネルバッファをチャネル領域に備え、ヴァーチャルチャネル化したクロック同期型半導体記憶装置（図１０参照）に実施して好適とされる。本発明の一実施の形態について、図１を参照して説明すると、チャネル領域の両端に異なるバンクのアレイ部（１０１）を備え、アレイ部（１０１）及びチャネル領域（１０２）をまたがってビット線方向と平行に配線されセンスアンプの増幅信号をチャネルバッファ（図示されない）へ転送する複数の転送バス対（１１１）と、転送バス対（１１１）間に、交互に配線された、センスアンプ駆動回路ＶＩＮＴ配線（１１３）とＧＮＤ配線（１１２）と、を備え、チャネル領域（１０２）では、アレイ部（１０１）のワード線方向に沿って配線され、ボンディング・パッドにそれぞれ接続されているＶＣＣ電源配線（１１５）とＧＮＤ配線（１１４）を２層目の金属配線層に備え、ＶＣＣ電源配線１１５の長手方向に沿ってその下に分散ドライバ（１２０）を複数備え、さらに、チャネル領域には、分散ドライバの制御端子に接続されることで、前記トランジスタを外部電源電圧（ＶＣＣ）を出力するドライバとするか、内部降圧電源電圧（ＶＩＮＴ）を出力するドライバとするかを決める第１、第２のドライバ制御信号（１１６、１１７）を備え、センスアンプ駆動開始時に、分散ドライバ（１２０）の制御端子を駆動する前記第１、第２のドライバ制御信号（１１６、１１７）を発生するＶＩＮＴ制御回路（図４（ａ）参照）を、周辺回路レイアウト領域に備えている。
【００２５】
分散ドライバ（１２０）をなすトランジスタのゲート上の第１、第２のコンタクトのいずれか選択して、ＶＣＣ用ドライバ制御信号、ＶＩＮＴ用ドライバ制御信号のうち１つのドライバ制御信号を選択して、ドライバの種類が、ＶＣＣ用またはＶＩＮＴ用分散ドライバに決定される。
【００２６】
【実施例】
上記した本発明の実施の形態について、さらに詳細に説明すべく、本発明の実施例について図面を参照して以下に説明する。図１は、本発明の一実施例の分散ドライバの配置を説明するための図である。ヴァーチャルチャネルメモリ（Virtual  Channel  Memory）のセンスアンプ駆動回路用の内部降圧電源（ＶＩＮＴ）回路のマスクパターン構成において、アレイ部１０１のセンスアンプの増幅信号を、チャネル領域１０２のチャネルバッファへ転送する複数の転送バス対１１１（平衡型信号伝送用差動のバス対）と、転送バス対１１の間に交互に配線される、センスアンプ駆動回路用電源ＶＩＮＴ配線１１３、ＧＮＤ配線１１２を備えてており、チャネル領域１０２において、アレイ部のワード線方向に配線されたＶＣＣ配線１１５（ボンディング・パッドに直接接続されている外部ＶＣＣ）及びＧＮＤ配線１１４（ボンディング・パッドに直接接続されている外部ＧＮＤ）を２層目の金属配線層（２ＡＬ）に備えており、ＶＣＣ配線１１５下に複数配置され、分散ドライバ１２０をなすドライバ・トランジスタと、ドライバ・トランジスタのゲートを駆動する２種類のドライバ制御信号１１６、１１７とを備えている。そして、２種類のドライバ制御信号１１６、１１７を発生するＶＩＮＴ制御回路（図４の４０１、なお、図１では図示されない）を、周辺回路レイアウト領域に備えている。
【００２７】
本発明の一実施例においては、２つの異なるバンクのアレイ部に挟まれたチャネル（Channel）領域において、アレイ部１０１境界付近にＧＮＤ配線１１４を２ＡＬ（２層目の金属配線層をなすアルミ配線）で配線し、ＧＮＤ配線１１４は、直接、アレイ部１０１のセンスアンプ駆動回路用ＧＮＤ配線１１２に接続され、グランド電位を供給する。
【００２８】
本発明の一実施例においては、アレイ部１０１内センスアンプ駆動回路用電源配線のＧＮＤ配線１１２の延長線上であるチャネル領域に、分散ドライバ１２０のソースコンタクト１２１を配置し、チャネル領域において、２ＡＬ（２層目の金属配線層のアルミ配線）で配線されたＶＣＣ配線１１５下に分散ドライバ１２０（ＰチャネルＭＯＳトランジスタ）を配置し、アレイ部１０１内でＧＮＤ配線領域に相当するスペースに、分散ドライバ１２０のソースコンタクト１２１が配置される。
【００２９】
配置された分散ドライバ１２０は、２種類のドライバ制御信号、すなわちＶＣＣ用ドライバ制御信号１１６、ＶＩＮＴ用ドライバ制御信号１１７を、分散ドライバ１２０のゲート上の第１、第２コンタクト１１８、１１９のいずれかを選択して、接続する制御信号を切替えることにより（第１、第２コンタクト１１８、１１９の一方を対応する制御信号に接続し他方はオープンとする）、１つのドライバ制御信号を選択して、ドライバの種類を、ＶＣＣ用またはＶＩＮＴ用分散ドライバに決定する。上記のような、配置・接続関係により、本実施例のマスクパターンは構成されている。
【００３０】
図２（ａ）は、図１の分散ドライバの配置を斜めからみた場合を模式的に示した図であり、図２（ｂ）は、図１のＸ−Ｘ’線の基板断面（分散ドライバ部分）を示した図である。図２（ａ）において、１２６は縦構造（２ＡＬ位置）、１２７は縦構造（１ＡＬ位置）、１２８は縦構造（フィールド位置）であり、図２（ａ）のＸ１−Ｘ１’線が、図２（ｂ）のＸ１−Ｘ１’線に対応している。
【００３１】
図１、図２に示すように、ヴァーチャルチャネルメモリのアレイ部１０１には、センスアンプの増幅信号を、チャネルバッファに転送する転送バス（Bus）対１１１と、アレイ内のセンスアンプ駆動回路用電源ＶＩＮＴ１１３、ＧＮＤ配線１１２を２ＡＬ（２層目の金属配線層のアルミ配線）で持ち、チャネル（Channel）領域１０２には、アレイ部１０１内の転送バス対とコンタクト接続された１ＡＬ（１層目の金属配線層のアルミ配線）の転送バス対１１１’と、アレイ部１０１内のセンスアンプ駆動回路用電源ＶＩＮＴ配線にコンタクト接続された１ＡＬのＶＩＮＴ配線１１３’と、アレイ部内のセンスアンプ駆動回路用電源ＧＮＤ配線１１２と直接２ＡＬ（図２(ａ)の１２５参照)で接続される２ＡＬのＧＮＤ配線１１４と、センスアンプ駆動回路用電源ＶＩＮＴ１１３に供給する電源電圧を駆動出力するＰチャネルＭＯＳトランジスタよりなるドライバ（「分散ドライバ」ともいう）１２０と、ＰチャネルＭＯＳトランジスタ１２０のソースコンタクトから電源を供給するＶＣＣ配線１１５と、ＰチャネルＭＯＳトランジスタのドライバ種類を決定する２ＡＬの２本のドライバ制御信号１１６、１１７を備えている。
【００３２】
図２（ｂ）の断面図を参照すると、分散ドライバ１２０（ＰチャネルＭＯＳトランジスタ）は、シリコン基板２０１のＮウェル２０２内にドレイン（Ｐ＋拡散層）２０３、ソース２０４を備え、基板上にゲート電極２０５（ゲートポリシリコン）を備え、ソース２０４はコンタクトホールで２ＡＬのＶＣＣ配線に接続されており、ドレインは、１ＡＬのＶＩＮＴ配線（図２（ａ）の１１３’）に接続されている。
【００３３】
図３は、本発明の一実施例における分散ドライバの配置配線フロー（工程）を示す流れ図である。図１乃至図３を参照して、本発明の一実施例の設計・製造方法について説明する。
【００３４】
ステップ３０１：異なるバンク（BANK）のアレイ部の間にチャネル（Channel）領域を隣接配置する（チャネル領域の両端に、アレイ部を隣接させて配置しても良い）（図１０参照）。
【００３５】
ステップ３０２：センスアンプで増幅された信号をチャネル（Channel）領域のチャネルバッファに転送するための配線である転送バス対を、ビット線方向に、アレイ部及びチャネル（Channel）領域にまたがって配線する（図１０参照）。
【００３６】
ステップ３０３：転送バス対のシールド効果を持つセンスアンプ駆動回路の電源ＶＩＮＴ、ＧＮＤ配線を、転送バス対間に対して、交互になるように、ビット線方向にアレイ部及びチャネル（Channel）領域にまたがって配線する。図１に示す例では、転送バス対１１１、ＧＮＤ配線１１２、転送バス対１１１、ＶＩＮＴ１１３、転送バス対１１１と交互に接続されている。
【００３７】
ステップ３０４：チャネル領域（Channel）内の分散ドライバの１２０配置位置から近接するアレイ部との間に、ＧＮＤ配線（２ＡＬ）１１４をワード線方向に配線する（図１参照）。
【００３８】
ステップ３０５：ワード線方向に配線したチャネル（Channel）領域のＧＮＤ配線（２ＡＬ）１１４は、アレイ部内ビット線方向に配線したセンスアンプ駆動回路電源ＧＮＤ配線１１２に直接接続されている（図２(ａ)の１２５）。
【００３９】
ステップ３０６：チャネル領域（Channel）領域に配置する分散ドライバ１２０のソースコンタクト１２１は、アレイ部内でのＧＮＤ配線１１２の延長上に置き、ドレインコンタクトは、転送バス対を挟んで両隣に配線されたＶＩＮＴ配線上に置き、分散ドライバ１２０を配置する（図２(ｂ)の２０３参照）。
【００４０】
ステップ３０７：分散ドライバ１２０は、２種類のドライバ制御信号（ＶＣＣ用ドライバ制御信号１１６、ＶＩＮＴ用ドライバ制御信号１１７）を、分散ドライバ１２０のゲート上の第１、第２のコンタクト１１８、１１９を選択し接続する制御信号を切替えることにより（半導体記憶装置の製造時に決定される）、１つのドライバ制御信号を選択して、ドライバの種類を、ＶＣＣ用またはＶＩＮＴ用分散ドライバに決定する（図１参照）。
【００４１】
上記したステップにより、分散ドライバの配置構成が実現できる。分散ドライバ１２０のうちコンタクト１（１１８）でＶＣＣ用ドライバ制御信号１１６と接続されたドライバ１２０は、ＶＣＣ用ドライバ制御信号１１６がＧＮＤ電位（Ｌｏｗレベル）のとき（ゲート電位がＬｏｗレベル）、オンし、そのドライバコンタクトから外部電源電圧ＶＣＣを出力する。コンタクト２（１１９）でＶＩＮＴ用ドライバ制御信号１１７と接続されたドライバ１２０は、ＶＩＮＴ用ドライバ制御信号１１７が活性化されたとき（ＶＣＣ用ドライバ制御信号１１６とは活性化時の電位が異なる）、導通し、オン抵抗分電圧降下した電源電圧ＶＩＮＴを出力する。
【００４２】
図４は、２種類の各分散ドライバを交互に配置したセンスアンプ駆動回路の構成を示す図である。図５は、本発明の一実施例の分散ドライバによるセンスアンプ駆動回路のマスクレイアウト構成を示す図である。
【００４３】
図４、及び図５において、Ａは、ＶＩＮＴ用分散ドライバ（図１のＰチャネルＭＯＳトランジスタ１２０のドレインからＶＩＮＴ配線に内部降圧電源電圧ＶＩＮＴが出力される）、ＢはＶＣＣ用分散ドライバ（図１のＰチャネルＭＯＳトランジスタ１２０のドレインからＶＩＮＴ配線に外部電源電圧ＶＣＣが出力される）であり、２種類のドライバが交互（Ａ、Ｂ、Ａ、Ｂ、…）に配置されている。分散ドライバの配置順は、任意に変更可能である。例えばＡ、Ａ、Ｂ、Ｂ…やＡ、Ａ、Ｂ、Ａ、Ａ、Ｂ、…のように配置順は任意に変更できる。
【００４４】
本発明の一実施例では、図８を参照して説明した従来の回路における、電源電圧切替回路（センスアンプ駆動開始時、センスアンプ駆動回路の電源電圧をＶＩＮＴから外部電源電圧ＶＣＣに切り替える回路）を廃止し、電源配線の１本化によりチャネル（Channel）領域を削減している。
【００４５】
また各ドライバを分散させ、チャネル（Channel）領域の転送バス対ピッチに配置することで、チャネル（Channel）領域の微小エリアに、分散させてドライバを埋め込み、チッサイズを縮小している。
【００４６】
図６は、本発明の一実施例における、分散ドライバのサイズの決め方の例を示す図である。
【００４７】
チャネル領域の転送バス対ピッチより分散ドライバの１つの最適サイズを決定する（ステップ６０１）。
【００４８】
１つの分散ドライバのサイズと全体に配置できる台数から全体のドライバサイズを算出し（ステップ６０２）、回路シミュレーションにより２種類の分散ドライバの割合を決定する（ステップ６０３）。
【００４９】
回路変更により２種類の分散ドライバの割合を変更する場合、ステップ３０７のように、コンタクトの接続位置（図１の１１８、１１９）を変更して、ドライバの種類を変更する。すなわち、分散ドライバのゲート信号をコンタクト１からコンタクト２、またはコンタクト２からコンタクト１に切替え、ＶＩＮＴ制御回路から出力されるＶＣＣ用ドライバ制御信号、ＶＩＮＴ用ドライバ制御信号の１つと接続を切り替えることで、分散ドライバの種類を変更する（ステップ６０５）。
【００５０】
また、同じく、回路変更により、ドライバサイズを変更する場合は、変更するドライバサイズを、分散ドライバの台数（個数）で割った値で、各分散ドライバのサイズを変更する（ステップ６０６、６０７）。例えば分散ドライバ（図１の１２０）をなすＰチャネルＭＯＳトランジスタのチャネル幅Ｗを変更する場合、図１のゲート電極１２２の横方向の長さが変更される。
【００５１】
本発明の半導体記憶装置は、図１０に示すように、メモリセルアレイ１００１と行方向に各メモリセルに接続するワード線を持つサブワードドライバ１００３、列方向に各メモリセルに接続するビット線を持つセンスアンプ１００５、それらをマトリックス状に配置したアレイ部１０１０と、異なるバンク（BANK）のアレイ部間にチャネル（Channel）領域１０１４を持ち、チャネル（Channel）領域とアレイ部を繋ぐように転送バス（Bus）対、ＶＩＮＴ、ＧＮＤ配線を配線したヴァーチャルチャネルメモリ（Virtual Channel Memory）に適用される。
【００５２】
マトリックス状に配置されたセンスアンプには、図４に示すように、分散ドライバによるセンスアンプ駆動回路を持っており、電源電圧には、ＶＩＮＴ駆動回路２(４０２)により定常的に供給される内部降圧電源ＶＩＮＴと、ＶＩＮＴ制御回路(４０１)によって制御されるＶＩＮＴ分散ドライバとＶＣＣ用分散ドライバ(４１１、４１２、４１３、…、４１ｎ)からそれぞれ供給されるセンスアンプ駆動回路電源配線が接続されている。
【００５３】
センスアンプによる読み出しデータ増幅の上限レベルは、センスアンプ駆動回路の電源電位によって決定されるが、センスアンプ駆動回路はセンスアンプが駆動し始めると、電流消費により、一旦電源電位が電位降下をおこし、増幅が完了するにつれ、元のＶＩＮＴ電位に戻り始める。この為、ＶＩＮＴ電位に戻る時間が早いほどデータ増幅が高速に行える。
【００５４】
そこで、本発明の一実施例においては、ＶＩＮＴ制御回路１(４０１)は、図４(ｂ)の波形で示すように、センスアンプ駆動開始時刻に合わせて、ＶＣＣ用分散ドライバの出力を活性化させる（ＶＣＣ用ドライバ制御信号１１６をＬｏｗレベルとする）ことにより（図４(ｂ)のＤ点波形）、データ増幅を高速化している。
【００５５】
また、この応答速度は、分散ドライバを、アレイ部境界付近に配置したことにより、図４(ｂ)に示すように、従来案（図１１に示した配線引き回し案）では、37.6ns（ナノ秒）掛かっていた時間が、3.5ns（約１割）程度改善され、センスアンプ駆動時間の高速動作（回路特性の向上）を可能にしている。
【００５６】
上記した本発明の一実施例の作用効果について説明する。
【００５７】
本発明の一実施例では、電源電圧切替回路を廃止し、２種類のドライバを分散して配置し、ＶＩＮＴ制御回路からのドライバ制御信号のみで同等の動作を実現させることで、従来技術で問題とされた電源電圧切替回路の配置問題を解決している。
【００５８】
本発明の一実施例では、電源電圧切替回路を廃止し、電源配線を１本化によりチャネル（Channel）領域を削減し、また各ドライバを分散させ、チャネル（Channel）領域の転送バス対ピッチに配置することで、チャネル（Channel）領域の微小エリアにドライバを埋め込み、チッサイズを縮小させることができた。
【００５９】
本発明の一実施例では、図１１に示した比較例の問題点であるセンスアンプによる読み出しデータ増幅速度の悪化に対して、アレイ部境界付近に各ドライバを分散させて配置することで、配線遅延を減少させ、従来37.6ns掛かっていたセンスアンプ増幅速度を3.5ns程度の向上を期待できる。
【００６０】
本発明の一実施例では、各ドライバに入力されるゲート信号上のコンタクト接続を切替、ＶＩＮＴ制御回路から出力された２種類のドライバ制御信号を１つを選択することで、容易にドライバの種類を変更でき、またドライバサイズ変更するとき、従来技術のドライバに比べ、各分散ドライバの場合、各分散ドライバ個々のサイズを微小変更するだけで対応できる為、回路変更に対してレイアウト修正の影響が少なく迅速に対応できる。
【００６１】
本発明の一実施例では、内部降圧電源配線ＶＩＮＴが転送バス対に並行して配線されているため、転送バス対のカップル容量を受けＶＩＮＴの補償容量を削減できる。
【００６２】
比較例として、本発明を採用しない場合の半導体記憶装置について、そのチップサイズは約61mm2になるが、本発明により、電源配線を１本化することができ、約50um×6120um（配線幅×長さ）＝約306000um2（約0.306mm2）削減させることができる。
【００６３】
また従来、周辺回路レイアウト（Layout）領域に配置していたドライバをチャネル（Channel）領域の転送バス（Bus）対ピッチに埋め込むことで、約20000um×1.5um（トランジスタWサイズ×トランジスタ幅）＝約30000um2（約0.03mm2）削減でき、合計0.336mm2（0.5%）縮小できる。
【００６４】
これを有効ペレット数（８インチウエハーあたり取れるペレット数）で比較すると、従来ＳＤＲＡＭでは、447個、本発明を採用しないヴァーチャルチャネルメモリ（Virtual Channel Memory）では431個となるが、本発明によりチップサイズを縮小することで、有効ペレット数を435個取ることができ、月間１万枚８インチウエハーを投入した場合、本発明を採用しない場合に比べ、４万個の増産が見込まれる。
【００６５】
本発明の一実施例は、チップサイズの縮小・センスアンプによる読み出しデータ増幅速度の向上、そしてドライバに対する種類・サイズの変更を容易にできる、ＶＩＮＴの補償容量の削減という効果を奏しながら、従来案と同等の動作を実現できる。
【００６６】
なお、２種類の各分散ドライバ（ＶＩＮＴ用分散ドライバＡ、ＶＣＣ用分散ドライバＢ）を交互（Ａ，Ｂ，Ａ，Ｂ,…）に配置したが、Ａ，Ｂの個数の割合、分散ドライバの配置順は、例えばＡ，Ａ，Ｂ，Ｂ…やＡ，Ａ，Ｂ，Ａ，Ａ，Ｂ…等のように、製造時に任意に変更できる。
【００６７】
【発明の効果】
以上説明したように、本発明によれば、電源電圧切替回路を廃止し、電源配線を１本化により、チャネル領域を削減し、また各ドライバを分散させて、チャネル領域のに配置することで、チップサイズを縮小するという効果を奏する。
【００６８】
また本発明によれば、アレイ部境界付近に各ドライバを分散させて配置することで、配線遅延を減少させ、センスアンプによる読み出しデータ増幅速度の向上する、という効果を奏する。
【００６９】
さらに本発明によれば、、各ドライバに入力されるゲート信号上のコンタクト接続を切替、ＶＩＮＴ制御回路から出力された２種類のドライバ制御信号を１つを選択することで、ドライバに対する種類・サイズの変更の容易化する、という効果を奏する。
【００７０】
そして、本発明によれば、ＶＩＮＴが転送バスに並行して配線されているため、ＶＩＮＴの補償容量を削減できる、という効果を奏する。
【図面の簡単な説明】
【図１】本発明の一実施例の分散ドライバの配置を示す図である。
【図２】（ａ）は図１の分散ドライバの配置を斜めからみた模式図である、（ｂ）は図１のＸ−Ｘ’線の断面図である。
【図３】本発明の一実施例の分散ドライバの配置フローを示す図である。
【図４】（ａ）は、本発明の一実施例の分散ドライバによるセンスアンプ駆動回路の構成を示す図であり、（ｂ）は信号波形図である。
【図５】本発明の一実施例の分散ドライバによるセンスアンプ駆動回路のマスクレイアウト構成を示す図である。
【図６】本発明の一実施例のドライバサイズの決定のフローを示す流れ図である。
【図７】従来のＳＤＲＡＭの全体構成を示す図である。
【図８】電源電圧切替回路によるセンスアンプ駆動回路の構成を示す図である。
【図９】電源電圧切替回路によるセンスアンプ駆動回路のマスクレイアウト構成を示す図である。
【図１０】従来のヴァーチャルチャネルメモリの全体構成を示す図である。
【図１１】配線引き回し案によるマスクレイアウト構成を示す図である。
【符号の説明】
１１１  転送バス対
１１２  ＧＮＤ配線
１１３  ＶＩＮＴ配線
１１４  ＧＮＤ配線（２ＡＬ）
１１５  ＶＣＣ配線（２ＡＬ）
１１６  ＶＣＣドライバ制御信号
１１７  ＶＩＮＴドライバ制御信号
１１８  コンタクト１
１１９  コンタクト２
１２０  分散ドライバ
１２１  ソースコンタクト
１２２  ゲート
１２５  接続点
１２６  縦構造（２ＡＬ位置）
１２７  縦構造（１ＡＬ位置）
１２８  縦構造（フィールド位置）
２０１  シリコン基板
２０２  Ｎウエル
２０３  ドレイン
２０４  ソース
２０５  ゲート電極（ゲートポリシコン）
２１１、２１２  絶縁膜
２１３  コンタクトホール（ソースコンタクト）
２１４  コンタクトホール
２２１  ２ＡＬ
２２２  ２ＡＬ
４０１  ＶＩＮＴ制御回路
４０２  ＶＩＮＴ駆動回路２
４１１〜４１ｎ  ドライバ
４２１、４２２  センスアンプ駆動回路
４３１、４３２  センスアンプ
４４０  バンク電圧制御回路
４５０  ＶＣＣパッド
７００  半導体記憶装置
７０１  メモリセルアレイ
７０２  ワード線
７０３  サブワードドライバ
７０４  ビット線
７０５  センスアンプ
７１０〜７１３  アレイ部
７１４  周辺回路レイアウト領域
８０１  ＶＩＮＴ駆動回路１
８０２  ＶＩＮＴ駆動回路２
８１１〜８１ｎ  電源電圧切替回路
８２１、８２２  センスアンプ駆動回路
８３１、８３２  センスアンプ
８４０  ＶＩＮＴ駆動制御回路
８４１  バンク制御回路
８４２  電圧制御回路
８４３  駆動ドライバ
１００１  メモリセルアレイ
１００２  ワード線
１００３  サブワードドライバ
１００４  ビット線
１００５  センスアンプ
１０１０〜１０１３  アレイ部
１０１４、１０１５  チャネル領域
１０１６  周辺回路レイアウト領域
１１２１、１１２２  センスアンプ駆動回路
１１３１、１１３２  センスアンプ
１１４２  電圧制御回路
１１４３  駆動ドライバ
【図１】
0003783155.tif 000002
【図２】
0003783155.tif 000003
【図３】
0003783155.tif 000004
【図４】
0003783155.tif 000005
【図５】
0003783155.tif 000006
【図６】
0003783155.tif 000007
【図７】
0003783155.tif 000008
【図８】
0003783155.tif 000009
【図９】
0003783155.tif 000010
【図１０】
0003783155.tif 000011
【図１１】
0003783155.tif 000012