(57)【特許請求の範囲】
【請求項１】
アナログマクロセル及びディジタルマクロセルが混在する半導体集積回路のシミュレーションを行なうシミュレーション装置であって、
シミュレーション対象である前記アナログマクロセルの所定の入力アナログ信号レベルまたは所定の出力アナログ信号レベルをディジタルデータに対応させることにより当該アナログマクロセルの入出力関係をディジタルデータで表した入出力関係情報が予め設定され、且つ当該アナログマクロセルの入出力波形の測定値に基づく入出力タイミングデータであって、当該アナログマクロセルの実際の入力ピン間同士のタイミング関係情報及びタイミング制限情報を含む入出力タイミングデータが予め設定されたシミュレーションモデルに基づいて、当該アナログセルに対してディジタルデータを入出力させることにより当該アナログマクロセルの動作のディジタル論理シミュレーションを行なうシミュレーション手段を備えたことを特徴とするシミュレーション装置。
【請求項２】
請求項１記載のシミュレーション装置において、
前記入出力タイミングデータは、前記アナログマクロセルの出力遅延時間情報を含むことを特徴とするシミュレーション装置。
【請求項３】
アナログマクロセル及びディジタルマクロセルが混在する半導体集積回路のシミュレーションを行なうシミュレーション装置におけるシミュレーション方法であって、
シミュレーション対象である前記アナログマクロセルの所定の入力アナログ信号レベルまたは所定の出力アナログ信号レベルをディジタルデータに対応させることにより当該アナログマクロセルの入出力関係をディジタルデータで表した入出力関係情報が予め設定され、且つ当該アナログマクロセルの入出力波形の測定値に基づく入出力タイミングデータであって、当該アナログマクロセルの実際の入力ピン間同士のタイミング関係情報及びタイミング制限情報を含む入出力タイミングデータが予め設定されたシミュレーションモデルに基づいて、当該アナログセルに対してディジタルデータを入出力させることにより当該アナログマクロセルの動作のディジタル論理シミュレーションをシミュレーション手段が行なうシミュレーション工程を備えたことを特徴とするシミュレーション方法。
【請求項４】
請求項３記載のシミュレーション方法において、
前記入出力タイミングデータは、前記アナログマクロセルの出力遅延時間情報を含むことを特徴とするシミュレーション方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はシミュレーション装置及びシミュレーション方法に係り、特にアナログ回路及びディジタル回路が混在するＬＳＩ（Large Scale Integration ）のタイミングシミュレーションあるいは論理シミュレーションを行なうシミュレーション装置及びシミュレーション方法に関する。
【０００２】
アナログ／ディジタル混在ＬＳＩは、動作の高速化が進んでおり、アナログ／ディジタル混在ＬＳＩを構成する各論理セルに入力される電気信号及び各論理セルから出力される電気信号のタイミング調整を確実に行なうことがＬＳＩ開発の成否を決める重要な課題となっている。
【０００３】
一般的な論理シミュレータでは、ディジタルデータのみを取扱っているため、アナログセルの入出力信号のタイミングシミュレーションあるいは論理シミュレーションを行なうことができず、アナログ／ディジタル混在ＬＳＩ開発時の課題となっており、簡易な構成でアナログセルの入出力信号のタイミングシミュレーションあるいは論理シミュレーションを行なうことができるシミュレータが要望されている。
【０００４】
【従来の技術】
従来のディジタル論理シミュレータにおいては、ディジタルマクロセルしか取扱えないため、アナログ／ディジタル混在ＬＳＩのシミュレーションを行なう場合には、アナログマクロセルをディジタルマクロセルで構成したダミーマクロセルで置換して回路登録を行なうだけであり、当該アナログマクロセルの動作については、論理シミュレーションを行なっていなかった。
【０００５】
従って、図１０（ａ）または図１０（ｂ）に示すように、アナログマクロセルは、ブラックボックスとしてのダミーマクロセルとして構成し、実際の論理シミュレーションは、前段側のマクロセルから当該ダミーマクロセルの入力端子まで、あるいは、当該ダミーマクロセルの出力端子から次段以降のマクロセルに対して行なうようにしていた。
【０００６】
より具体的には、図１１に示すように、アナログ／ディジタル混在ＬＳＩ中にアナログマクロセルとしての４ビットディジタル／アナログコンバータを含む場合には、入力端子としてのディジタル入力端子Ｄ0 〜Ｄ3 及びクロック端子ＣＬＫまでシミュレーションを行なうべく、ディジタル入力端子Ｄ0 〜Ｄ3 側の３入力ＮＡＮＤ回路の一つの入力端子を出力端子に接続し、かつ、アナログ出力端子ＡＯＵＴ側の２段直列に接続されたインバータ回路（バッファ相当）の入力端子と出力端子を接続したダミーマクロセルを構成して回路登録を行ない、内部回路のシミュレーションは行なっていなかった。
【０００７】
一方、当該アナログマクロセルの入出力タイミングの正否を判断する場合には、ディジタルマクロセルとアナログマクロセルのインターフェース部分のネット（図１１におけるデータ入力端子Ｄ0 〜Ｄ3 、クロック端子ＣＬＫ、アナログ出力端子ＡＯＵＴからのネット）を内部トレースし、結果をセル仕様書により確認することで判断していた。
【０００８】
【発明が解決しようとする課題】
このように従来の論理シミュレータでは、アナログマクロセルについては、ブラックボックスとして処理していたため、アナログ／ディジタル混在ＬＳＩの外部ピンの入力から出力にわたるＬＳＩ全体の論理シミュレーションを行なうことができず、ＬＳＩ開発に時間を要するとともに、チェック時の見落しに伴う誤ったＬＳＩを作成してしまう可能性があった。
【０００９】
そこで、本発明の目的は、アナログ／ディジタル混在ＬＳＩ全体のタイミングシミュレーションあるいは論理シミュレーションを容易、かつ、迅速に行なえるシミュレーション装置及びシミュレーション方法を提供することにある。
【００１０】
【課題を解決するための手段】
上記課題を解決するため、請求項１記載の発明は、アナログマクロセル及びディジタルマクロセルが混在する半導体集積回路のシミュレーションを行なうシミュレーション装置であって、シミュレーション対象である前記アナログマクロセルの所定の入力アナログ信号レベルまたは所定の出力アナログ信号レベルをディジタルデータに対応させることにより当該アナログマクロセルの入出力関係をディジタルデータで表した入出力関係情報が予め設定され、且つ当該アナログマクロセルの入出力波形の測定値に基づく入出力タイミングデータであって、当該アナログマクロセルの実際の入力ピン間同士のタイミング関係情報及びタイミング制限情報を含む入出力タイミングデータが予め設定されたシミュレーションモデルに基づいて、当該アナログセルに対してディジタルデータを入出力させることにより当該アナログマクロセルの動作のディジタル論理シミュレーションを行なうシミュレーション手段を備えて構成する。
【００１３】
請求項２記載の発明は、請求項１記載のシミュレーション装置において、前記入出力タイミングデータは、前記アナログマクロセルの出力遅延時間情報を含むように構成する。
【００１４】
請求項３記載の発明は、アナログマクロセル及びディジタルマクロセルが混在する半導体集積回路のシミュレーションを行なうシミュレーション装置におけるシミュレーション方法であって、シミュレーション対象である前記アナログマクロセルの所定の入力アナログ信号レベルまたは所定の出力アナログ信号レベルをディジタルデータに対応させることにより当該アナログマクロセルの入出力関係をディジタルデータで表した入出力関係情報が予め設定され、且つ当該アナログマクロセルの入出力波形の測定値に基づく入出力タイミングデータであって、当該アナログマクロセルの実際の入力ピン間同士のタイミング関係情報及びタイミング制限情報を含む入出力タイミングデータが予め設定されたシミュレーションモデルに基づいて、当該アナログセルに対してディジタルデータを入出力させることにより当該アナログマクロセルの動作のディジタル論理シミュレーションをシミュレーション手段が行なうシミュレーション工程を備えて構成する。
【００１７】
請求項４記載の発明は、請求項３記載のシミュレーション方法において、前記入出力タイミングデータは、前記アナログマクロセルの出力遅延時間情報を含むように構成する。
【００１８】
【作用】
請求項１記載の発明によれば、シミュレーション手段は、アナログマクロセルの所定の入力アナログ信号レベルまたは所定の出力アナログ信号レベルをディジタルデータに対応させることにより当該アナログマクロセルの入出力関係をディジタルデータで表した入出力関係情報が予め設定され、且つ当該アナログマクロセルの入出力波形の測定値に基づく入出力タイミングデータであって、当該アナログマクロセルの実際の入力ピン間同士のタイミング関係情報及びタイミング制限情報を含む入出力タイミングデータが予め設定されたシミュレーションモデルに基づいて、当該アナログセルに対してディジタルデータを入出力させることにより当該アナログマクロセルの動作のディジタル論理シミュレーションを行なう。
【００１９】
従って、アナログ／ディジタル混在ＬＳＩ全体の論理シミュレーション及びタイミングシミュレーションが行なえ、さらに、より実際のＬＳＩに近い状態で入力ピンに入力される信号のチェックが行なえる。
【００２１】
請求項２記載の発明によれば、請求項１記載の発明の作用に加えて、入出力タイミングデータは、アナログマクロセルの出力遅延時間情報を含むので、アナログマクロセル出力後段のロジックに入る信号のタイミングを正確にシミュレートすることができる。
【００２２】
請求項３記載の発明によれば、シミュレーション工程は、シミュレーション装置のシミュレーション手段が、アナログマクロセルの所定の入力アナログ信号レベルまたは所定の出力アナログ信号レベルをディジタルデータに対応させることにより当該アナログマクロセルの入出力関係をディジタルデータで表した入出力関係情報が予め設定され、且つ当該アナログマクロセルの入出力波形の測定値に基づく入出力タイミングデータであって、当該アナログマクロセルの実際の入力ピン間同士のタイミング関係情報及びタイミング制限情報を含む入出力タイミングデータが予め設定されたシミュレーションモデルに基づいて、当該アナログセルに対してディジタルデータを入出力させることにより当該アナログマクロセルの動作のディジタル論理シミュレーションを行なう。
【００２３】
従って、アナログ／ディジタル混在ＬＳＩ全体の論理シミュレーション及びタイミングシミュレーションが行なえ、さらに、より実際のＬＳＩに近い状態で入力ピンに入力される信号のチェックが行なえる。
【００２５】
請求項４記載の発明によれば、請求項３記載の発明の作用に加えて、入出力タイミングデータは、アナログマクロセルの出力遅延時間情報を含むので、アナログマクロセル出力後段のロジックに入る信号のタイミングを正確にシミュレートすることができる。
【００２６】
【実施例】
次に図面を参照して本発明の好適な実施例を説明する。
第１実施例（Ｄ／Ａコンバータ）
図１にアナログ／ディジタル混在ＬＳＩの一例として、８ビットディジタル／アナログコンバータセルの概要構成ブロック図を示す。
【００２７】
８ビットディジタル／アナログコンバータセル１は、ディジタルデータ入力端子Ｄ0 〜Ｄ7 、ディジタルクロックデータ入力端子ＣＬＫ、ディジタルパワーダウンデータ入力端子ＰＤ、アナログ出力端子ＯＵＴを有している。
【００２８】
次に図２を参照して、８ビットディジタル／アナログコンバータセルの入出力タイミングをシミュレートするための入出力関係について説明する。
ところで、実際のアナログ出力端子ＯＵＴの出力信号はアナログであるので所定範囲内の連続した値（電圧値）をとる筈である。
【００２９】
しかしながら、ディジタル論理シミュレータで扱える値は、通常二値しかないので、アナログ出力端子ＯＵＴから出力される信号のうち最も低い電圧値を有する信号を“Ｌ”レベルの信号と仮定し、最も高い電圧値を有する信号を“Ｈ”レベルの信号と仮定して処理をすることとする（なお、一般的にシミュレーションを行なう場合には、任意に仮定することが可能である。）。
【００３０】
上記仮定に基づき、ディジタルパワーダウンデータ入力端子ＰＤ＝１、かつ、ディジタルクロックデータ入力端子ＣＬＫの信号立上がりタイミングにおいて、ディジタルデータ入力端子Ｄ0 〜Ｄ7 の値が全て１または全て０である場合には、アナログ出力端子ＯＵＴ＝“Ｌ”レベルとする。
【００３１】
また、ディジタルパワーダウンデータ入力端子ＰＤ＝０、かつ、ディジタルクロックデータ入力端子ＣＬＫの信号立上がりタイミングにおいて、ディジタルデータ入力端子Ｄ0 〜Ｄ7 の値が全て０である場合には、アナログ出力端子ＯＵＴ＝“Ｌ”レベルとする。
【００３２】
同様にディジタルパワーダウンデータ入力端子ＰＤ＝０、かつ、ディジタルクロックデータ入力端子ＣＬＫの信号立上がりタイミングにおいて、ディジタルデータ入力端子Ｄ0 〜Ｄ7 の値が全て１である場合には、アナログ出力端子ＯＵＴ＝“Ｈ”レベルとする。
【００３３】
入出力タイミング情報は、ＴＥＧ（Test Element Group）を用いて観測し、シミュレーションモデルに定義する。
より詳細には、図３に示すような測定系を構築し、測定することにより入出力タイミング情報を得る。
【００３４】
測定系１０は、各種パターンを生成し、測定用アナログマクロセルを含むＴＥＧ１１に出力するパターンジェネレータ１２と、ＴＥＧ１１の出力端子に接続したオシロスコープあるいはシンクロスコープ等の波形観測装置１３と、を備えて構成されている。
【００３５】
実際の処理としては、パターンジェネレータ１２により各種パターンを生成しＴＥＧ１１に出力し、ＴＥＧ１１〜出力される信号について、波形観測装置１３により波形観測を行なって、入出力タイミング情報を得る。
【００３６】
波形観測により得るタイミング情報は図４の波形図に示すように、
・ｔRC：クロックパルス立上がり時間
・ｔFC：クロックパルス立下がり時間
・ｔWH：クロックパルス“Ｈ”レベル幅
・ｔWL：クロックパルス“Ｌ”レベル幅
・ｔCK：クロック周期
・ｔSU：ディジタルクロックデータ入力端子ＣＬＫに入力されるクロックに対するデータセットアップ時間
・ｔH ：ディジタルクロックデータ入力端子ＣＬＫに入力されるクロックに対するデータホールド時間
・ｔD ：ディジタルクロックデータ入力端子ＣＬＫに入力されるクロックに対する出力の遅延時間
・ｔS ：出力セトリングタイム
・ｔR ：出力立上がり時間
・ｔF ：出力立下がり時間
等を挙げることができる。さらにこれらに基づいて、入出力タイミング定義（シミュレーションモデルに情報を持たせる）を行なう。例えば、以下のように定義する。
【００３７】
・ｔRC時間以上はエラーとするように定義する。
（例えば、２ｎｓ以上はエラーとするように定義する。）
・ｔFC時間以下はエラーとするように定義する。
【００３８】
（例えば、２ｎｓ以下はエラーとするように定義する。）
・ｔWHに相当する時間範囲外はエラーとするように定義する。
（例えば、１４ｎｓ〜２０００ｎｓ範囲外はエラーとするように定義する。）
・ｔWLに相当する時間範囲外はエラーとするように定義する。
【００３９】
（例えば、１４ｎｓ〜１０００ｎｓ範囲外はエラーとするように定義する。）
・ｔCKに相当する時間範囲外はエラーとするように定義する。
【００４０】
（例えば、３３ｎｓ〜２０００ｎｓ範囲外はエラーとするように定義する。）
・ｔSUに相当する時間以下はエラーとするように定義する。
【００４１】
（例えば、８ｎｓ以下はエラーとするように定義する。）
・ｔH に相当する時間以下はエラーとするように定義する。
（例えば、２ｎｓ以下はエラーとするように定義する。）
・ｔD に相当する時間が必要である（かかる）ことを定義する。
【００４２】
（例えば、２０ｎｓ必要であると定義する。）
・ｔS に相当する時間が必要である（かかる）ことを定義する。
（例えば、２０ｎｓ必要であると定義する。）
・ｔR に相当する時間が必要である（かかる）ことを定義する。
【００４３】
（例えば、１０ｎｓ必要であると定義する。）
・ｔFに相当する時間が必要である（かかる）ことを定義する。
（例えば、１０ｎｓ必要であると定義する。）
【００４４】
この結果、ディジタルマクロセルのシミュレーションしか行なえない論理シミュレータによりアナログマクロセルとディジタルマクロセルのインターフェース部分のタイミング検証が可能となるとともに、アナログマクロセルの動作（機能）の一部をシミュレーションすることが可能となる。
【００４５】
より具体的には、ディジタルパワーダウンデータ入力端子ＰＤ＝１の場合は動作停止モードとなり、ディジタルデータ入力端子Ｄ0 〜Ｄ7 の値が１または０のいずれであっても、アナログ出力端子ＯＵＴの出力は“Ｌ”レベルに固定されていることをシミュレートできる。
【００４６】
また、ディジタルパワーダウンデータ入力端子ＰＤ＝０の場合には、ディジタルデータ入力端子Ｄ0 〜Ｄ7 の値に応じてアナログ出力端子ＯＵＴの出力が“Ｈ”または“Ｌ”レベルとなることをシミュレートできる。
【００４７】
これらの場合において、ディジタル入力データの取込は、ディジタルクロックデータ入力端子ＣＬＫの信号立上がりタイミングに設定されている。
上記条件のもとで、従来と同様のディジタル論理シミュレータを用いてシミュレーションを行ない、予め設定したタイミング定義、すなわち、仕様を満たさない場合には、エラーとして出力するため、アナログ／ディジタル混在ＬＳＩにおいて、アナログマクロセルを含むＬＳＩ全体の論理シミュレーション及びタイミングシミュレーションを行なうことができる。
第２実施例（Ａ／Ｄコンバータ）
図５にアナログ／ディジタル混在ＬＳＩの一例として、８ビットアナログ／ディジタルコンバータセルの概要構成ブロック図を示す。
【００４８】
８ビットアナログ／ディジタルコンバータセル２０は、アナログ入力端子ＡＩＮ、ディジタルデータ出力端子Ｄ10〜Ｄ17、アナログクロックデータ入力端子ＣＬＫ及びディジタルパワーダウンデータ入力端子ＰＤを有している。
【００４９】
次に図６を参照して、８ビットディジタル／アナログコンバータセルの入出力タイミングをシミュレートするための入出力関係について説明する。
ところで、実際のアナログ入力端子ＡＩＮの入力信号はアナログであるので所定範囲内の連続した値（電圧値）をとる筈である。
【００５０】
しかしながら、ディジタル論理シミュレータで扱える値は、上述したように二値しかないので、アナログ入力端子ＡＩＮから入力される信号のうち最も低い電圧値を有する信号を“Ｌ”レベル＝０の信号と仮定し、最も高い電圧値を有する信号を“Ｈ”レベル＝１の信号と仮定して処理をすることとする。
【００５１】
上記仮定に基づき、図６に示すように、ディジタルパワーダウンデータ入力端子ＰＤ＝１、かつ、アナログクロックデータ入力端子ＣＬＫの信号立上がりタイミングにおいて、アナログ入力端子ＡＩＮが“Ｈ”レベル＝１の場合（図７（ａ）参照）または“Ｌ”レベル＝０である場合（図７（ｂ）参照）には、ディジタルデータ出力端子Ｄ10〜Ｄ17の値を全て“Ｌ”とする。
【００５２】
また、図８（ａ）に示すように、ディジタルパワーダウンデータ入力端子ＰＤ＝０、かつ、アナログクロックデータ入力端子ＣＬＫの信号立上がりタイミングにおいて、アナログ入力端子ＡＩＮが“Ｈ”レベル＝１である場合には、ディジタルデータ出力端子Ｄ10〜Ｄ17の値を全て“Ｈ”とする。
【００５３】
さらに、図８（ｂ）に示すように、ディジタルパワーダウンデータ入力端子ＰＤ＝０、かつ、アナログクロックデータ入力端子ＣＬＫの信号立上がりタイミングにおいて、アナログ入力端子ＡＩＮが“Ｌ”レベル＝０である場合には、ディジタルデータ出力端子Ｄ10〜Ｄ17の値を全て“Ｌ”とする。
【００５４】
波形観測により実際の入出力タイミングとしては、図９の波形図に示すように、
・ｔf0：クロックパルス立上がり時間
・ｔr0：クロックパルス立下がり時間
・ｔWH：クロックパルス“Ｈ”レベル幅
・ｔWL：クロックパルス“Ｌ”レベル幅
・ｔAS：アナログ入力サンプリング開始時間
・ｔAE：アナログ入力サンプリング終了時間
・ｔSD：ディジタル出力遅延時間
・ｔHD：ディジタル出力有効時間
等を挙げることができる。さらにこれらに基づいて、入出力タイミング定義（シミュレーションモデルに情報を持たせる）を行なう。例えば、以下のように定義する。
【００５５】
・ｔf0に相当する時間範囲外はエラーとするように定義する。
・ｔr0に相当する時間範囲外はエラーとするように定義する。
・ｔWHに相当する時間範囲外はエラーとするように定義する。
【００５６】
・ｔWLに相当する時間範囲外はエラーとするように定義する。
・ｔASに相当する時間が必要である（かかる）ことを定義する。
・ｔAEに相当する時間が必要である（かかる）ことを定義する。
【００５７】
・ｔSDに相当する時間が必要である（かかる）ことを定義する。
・ｔHDに相当する時間が必要である（かかる）ことを定義する。
【００５８】
この結果、ディジタルマクロセルのシミュレーションしか行なえない論理シミュレータによりアナログマクロセルとディジタルマクロセルのインターフェース部分おタイミング検証が可能となるとともに、アナログマクロセルの動作（機能）の一部をシミュレーションすることが可能となる。
【００５９】
より具体的には、ディジタルパワーダウンデータ入力端子ＰＤ＝１の場合は動作停止モードとなり、アナログ入力端子ＡＩＮの値が１または０のいずれであっても、ディジタルデータ出力端子Ｄ10〜Ｄ17の値が全て“Ｌ”レベルに固定Ｓれていることをシミュレートできる。
【００６０】
また、ディジタルパワーダウンデータ入力端子ＰＤ＝０の場合には、アナログ入力端子ＡＩＮの値に応じてディジタルデータ出力端子Ｄ10〜Ｄ17の値が“Ｈ”または“Ｌ”レベルとなる。
【００６１】
上記条件のもとで、従来と同様のディジタル論理シミュレータを用いてシミュレーションを行ない、予め設定したタイミング定義、すなわち、仕様を満たさない場合には、エラーとして出力できるため、アナログ／ディジタル混在ＬＳＩにおいて、アナログマクロセルを含むＬＳＩ全体の論理シミュレーション及びタイミングシミュレーションを行なうことができる。
【００６２】
以上の実施例においては、ディジタル／アナログ混在ＬＳＩの例として、Ａ／Ｄコンバータ及びＤ／Ａコンバータを例として説明したが、同様にしてディジタルアンプ、ＨＰＦやＬＰＦ等のディジタルフィルタ、電子ボリューム等に本発明の適用が可能である。
【００６３】
【発明の効果】
請求項１記載の発明によれば、シミュレーション手段は、アナログマクロセルの所定の入力アナログ信号レベルまたは所定の出力アナログ信号レベルをディジタルデータに対応させることにより当該アナログマクロセルの入出力関係をディジタルデータで表した入出力関係情報が予め設定され、且つ当該アナログマクロセルの入出力波形の測定値に基づく入出力タイミングデータであって、当該アナログマクロセルの実際の入力ピン間同士のタイミング関係情報及びタイミング制限情報を含む入出力タイミングデータが予め設定されたシミュレーションモデルに基づいて、当該アナログセルに対してディジタルデータを入出力させることにより当該アナログマクロセルの動作のディジタル論理シミュレーションを行なうので、アナログ／ディジタル混在ＬＳＩにおいても全体的な論理シミュレーション及びタイミングシミュレーションが行なえ、アナログ／ディジタル混在ＬＳＩ開発の手間を低減できる。さらに人手に頼ることなくシミュレーションが可能となるので、開発時のミスを低減することができる。またさらに、より実際のＬＳＩに近い状態で入力ピンに入力される信号のチェックが行なえ、より正確なシミュレーションが行なえる。
【００６６】
請求項２記載の発明によれば、請求項１記載の発明の効果に加えて、入出力タイミングデータは、アナログマクロセルの出力遅延時間情報を含むので、アナログマクロセル出力後段のロジックに入る信号のタイミングを正確にシミュレートすることができ、より確実なシミュレーションデータを得ることができる。
【００６７】
請求項３記載の発明によれば、シミュレーション工程は、シミュレーション装置のシミュレーション手段が、アナログマクロセルの所定の入力アナログ信号レベルまたは所定の出力アナログ信号レベルをディジタルデータに対応させることにより当該アナログマクロセルの入出力関係をディジタルデータで表した入出力関係情報が予め設定され、且つ当該アナログマクロセルの入出力波形の測定値に基づく入出力タイミングデータであって、当該アナログマクロセルの実際の入力ピン間同士のタイミング関係情報及びタイミング制限情報を含む入出力タイミングデータが予め設定されたシミュレーションモデルに基づいて、当該アナログセルに対してディジタルデータを入出力させることにより当該アナログマクロセルの動作のディジタル論理シミュレーションを行なうので、アナログ／ディジタル混在ＬＳＩ全体の論理シミュレーション及びタイミングシミュレーションが行なえ、アナログ／ディジタル混在ＬＳＩ開発の手間を低減できる。さらに人手に頼ることなくシミュレーションが可能となるので、開発時のミスを低減することができる。またさらに、より実際のＬＳＩに近い状態で入力ピンに入力される信号のチェックが行なえ、より正確なシミュレーションが行なえる。
【００７０】
請求項４記載の発明によれば、請求項３記載の発明の効果に加えて、入出力タイミングデータは、アナログマクロセルの出力遅延時間情報を含むので、アナログマクロセル出力後段のロジックに入る信号のタイミングを正確にシミュレートすることができ、より確実なシミュレーションデータを得ることができる。
【図面の簡単な説明】
【図１】８ビットディジタル／アナログコンバータセルの概要構成ブロック図である。
【図２】第１実施例の入出力関係説明図である。
【図３】入出力タイミング測定用の測定系
【図４】８ビットディジタル／アナログコンバータセルの入出力波形の説明図である。
【図５】８ビットアナログ／ディジタルコンバータセルの概要構成ブロック図である。
【図６】第２実施例の入出力関係説明図である。
【図７】第２実施例のシミュレーション状態説明図（その１）である。
【図８】第２実施例のシミュレーション状態説明図（その２）である。
【図９】８ビットアナログ／ディジタルコンバータセルの入出力波形の説明図である。
【図１０】従来のダミーマクロセルの説明図である。
【図１１】従来のダミーマクロセルの詳細説明図である。
【符号の説明】
１…８ビットディジタル／アナログコンバータセル
１０…測定系
１１…ＴＥＧ
１２…パターンジェネレータ
１３…波形観測装置
２０…８ビットアナログ／ディジタルコンバータセル
ＡＩＮ…アナログ入力端子
ＣＬＫ…（アナログあるいはディジタル）クロックデータ入力端子
Ｄ0 〜Ｄ7 …ディジタルデータ入力端子
Ｄ10〜Ｄ17…ディジタルデータ出力端子
ＯＵＴ…アナログ出力端子
ＰＤ…ディジタルパワーダウンデータ入力端子
ｔRC…クロックパルス立上がり時間
ｔFC…クロックパルス立下がり時間
ｔWH…クロックパルス“Ｈ”レベル幅
ｔWL…クロックパルス“Ｌ”レベル幅
ｔCK…クロック周期
ｔSU…ディジタルクロックデータ入力端子ＣＬＫに入力されるクロックに対するデータセットアップ時間
ｔH …ディジタルクロックデータ入力端子ＣＬＫに入力されるクロックに対するデータホールド時間
ｔD …ディジタルクロックデータ入力端子ＣＬＫに入力されるクロックに対する出力の遅延時間
ｔS …出力セトリングタイム
ｔR …出力立上がり時間
ｔF …出力立下がり時間
ｔf0…クロックパルス立上がり時間
ｔr0…クロックパルス立下がり時間
ｔWH…クロックパルス“Ｈ”レベル幅
ｔWL…クロックパルス“Ｌ”レベル幅
ｔAS…アナログ入力サンプリング開始時間
ｔAE…アナログ入力サンプリング終了時間
ｔSD…ディジタル出力遅延時間
ｔHD…ディジタル出力有効時間
【図１】
0003731922.tif 000002
【図２】
0003731922.tif 000003
【図３】
0003731922.tif 000004
【図４】
0003731922.tif 000005
【図５】
0003731922.tif 000006
【図６】
0003731922.tif 000007
【図７】
0003731922.tif 000008
【図８】
0003731922.tif 000009
【図９】
0003731922.tif 000010
【図１０】
0003731922.tif 000011
【図１１】
0003731922.tif 000012