(57)【特許請求の範囲】
【請求項１】
外部から入力されるライトオートプリチャージ信号により、オートプリチャージ信号を出力するオートプリチャージ制御部と、
前記オートプリチャージ信号により、ローアドレスストローブプリチャージ信号を出力する制御部と、
カラムアドレスストローブ信号、内部カラムアドレスストローブ信号を論理加算した信号及びリード／ライト制御信号を論理乗算した信号を一定時間遅延してライトリカバー信号を発生するライトリカバー信号発生部と、
外部から入力されるアクティブ信号によりイネーブルされ、前記ローアドレスストローブプリチャージ信号がイネーブルされ、前記ライトリカバー信号がディスエーブルされてディスエーブルされる前記ローアドレスストローブ信号を発生するローアドレスストローブ信号発生部を含んでなることを特徴とするローアドレスストローブ信号発生装置。
【請求項２】
前記ローアドレスストローブ信号発生部は、ソースに電源電圧が印加され、ゲートにプリチャージ信号が印加され制御される第１Ｐモス型トランジスタと、
前記第１Ｐモス型トランジスタと並列接続し、ゲートにローアドレスストローブプリチャージ信号が印加され制御される第２Ｐモス型トランジスタと、
前記第１Ｐモス型トランジスタと第２Ｐモス型トランジスタの共通連結されたドレインと接地電圧の間に直列接続し、ゲートにそれぞれアクティブ信号とバンク信号が印加される第１、第２Ｎモス型トランジスタと、
前記第１Ｐモス型トランジスタと第２Ｐモス型トランジスタの共通連結されたドレインでの電位をラッチするため、出力と入力が相互連結した第１、第２インバータと、
前記第１インバータの出力及びライトリカバー信号を否定論理合わせするノアゲートと、
前記ノアゲートの出力を反転させ、ローアドレスストローブ信号を出力する第３インバータを含んでなることを特徴とする請求項１記載のローアドレスストローブ信号発生装置。
【請求項３】
前記ライトリカバー信号発生部は、カラムアドレスストローブ信号及び内部カラムアドレスストローブ信号を否定論理合せするノアゲートと、前記ノアゲートの出力を反転させるインバータと、前記インバータの出力及びリード／ライト制御信号を否定論理乗算するナンドゲートと、前記ナンドゲートの出力を一定時間遅延させる遅延部と、前記遅延部から出力された信号を一定時間非反転ラッチして前記ライトリカバー信号を出力するラッチ部を含んでなることを特徴とする請求項１記載のローアドレスストローブ信号発生装置。
【請求項４】
前記リード／ライト制御信号は、ライト動作時にはハイレベルであり、リード動作時にはローレベルの信号であることを特徴とする請求項３記載のローアドレスストローブ信号発生装置。
【請求項５】
前記遅延部の遅延時間は、データをライトするため必要な時間程度であることを特徴とする請求項３記載のローアドレスストローブ信号発生装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体メモリ装置のローアドレスストローブ信号発生装置に関し、より詳しくは、高速動作時セルデータのライティング時間を十分確保することにより、データ保持時間の間セルデータの破壊を防止するためのローアドレスストローブ信号発生装置を含む半導体メモリ装置に関する。
【０００２】
【従来の技術】
図５は、従来の一般的なローアドレスストローブ信号発生装置のブロック図であり、ここに示すように、外部から入力されるライトオートプリチャージ信号WRWPによりオートプリチャージ信号APCCを出力するオートプリチャージ制御部１と、前記オートプリチャージ信号APCCによりローアドレスストローブプリチャージ信号RAS−PCGを発生する制御部２と、外部から入力されるアクティブ信号ACTによりイネーブルされ、前記ローアドレスストローブプリチャージ信号RAS−PCGにより、ディスエーブルされるローアドレスストローブ信号RASを発生するローアドレスストローブ信号発生部３を含んで構成される。
【０００３】
前記の構成を有するローアドレスストローブ信号発生装置の動作を、図６に示す動作タイミングチャートを参照して説明すれば次の通りである。
先ず、図６（ａ）に示すように、外部から入力されるクロック信号CLKのうちのあるライジングエッジで図６（ｂ）に示すように、アクティブ信号ACTがイネーブルされると、前記ローアドレスストローブ信号発生部３が駆動し、図６（ｅ）に示すように、ローアドレスストローブ信号RASがイネーブルされる。
【０００４】
次いで、前記ローアドレスストローブ信号RASと関連してチップ内部で発生するローパス関連信号等により、ライティング動作が進められメモリセルにデータが貯蔵される。
【０００５】
さらに、前記図６（ｂ）に示すように、アクティブ信号ACTがイネーブルされると、一定時間（tRCD）後に図６（ｇ）に示すように、ライトオートプリチャージ信号WRWPがイネーブルされてオートプリチャージ制御部１に入力される。
【０００６】
次いで、外部から入力されるカラムアドレスストローブ信号CAS及び内部カラムアドレスストローブ信号ICASの各パルスにより、前記メモリセルに貯蔵されていたデータは、データバスラインを介してチップ外部に出力される。このとき、前記図６（ｃ）及び図６（ｄ）に示すように、バースト長さが４にセッティングされていると仮定すれば、出力ドライバでは四つのデータが連続的に出力される。
【０００７】
次いで、図６（ｅ）及び図６（ｆ）に示すように、前記オートプリチャージ制御部１からオートプリチャージ信号APCCが発生し前記制御部２に入力されると、制御部２はローアドレスストローブプリチャージ信号RAS−PCGを発生し、フィードバックループを介して前記ローアドレスストローブ信号発生部３に入力され、ローアドレスストローブ信号RASをディスエーブルさせる。
【０００８】
このとき、オートプリチャージ制御部１から出力されるオートプリチャージ信号APCGは、最終ライト命令が入力されるクロックで発生するか、その次のクロックで発生する。
【０００９】
前記ローアドレスストローブ信号ＲＡＳがディスエーブルされると、ワードラインがディスエーブルされながらメモリセルにはこれ以上ライト動作が行われない。従って、メモリセルにデータが書き込まれる時間は図６（ｅ）に示すように、一定時間（ｔ１）の間である。
【００１０】
【発明が解決しようとする課題】
しかし、前記データが書き込まれる時間は、半導体メモリ装置が高周波数で動作するに従い、データ保持時間の間ライト動作が完了しないためデータを失うことになるという問題が発生していた。
【００１１】
このような問題を解決するため、本発明は、ライト動作時にデータのライティングに必要な時間を確保するため一定の遅延を有する制御信号を発生させ、前記制御信号がディスエーブルされた後、ローアドレスストローブ信号をディスエーブルさせてデータのライティング時間を十分確保できるローアドレスストローブ信号発生装置を提供することを目的とする。
【００１２】
【課題を解決するための手段】
前記目的を達成するため、本発明のローアドレスストローブ信号発生装置は、
外部から入力されるライトオートプリチャージ信号により、オートプリチャージ信号を出力するオートプリチャージ制御部（例えば、図１のオートプリチャージ制御部１０）と、
前記オートプリチャージ信号により、ローアドレスストローブプリチャージ信号を出力する制御部（例えば、図１の制御部２０）と、
カラムアドレスストローブ信号、内部カラムアドレスストローブ信号を論理加算した信号及びリード／ライト制御信号を論理乗算した信号を一定時間遅延してライトリカバー信号を発生するライトリカバー信号発生部（例えば、図１のライトリカバー信号発生部３０）と、
外部から入力されるアクティブ信号によりイネーブルされ、前記ローアドレスストローブプリチャージ信号がイネーブルされ、前記ライトリカバー信号がディスエーブルされてディスエーブルされる前記ローアドレスストローブ信号を発生するローアドレスストローブ信号発生部（例えば、図１のローアドレスストローブ信号発生部４０）を含んでなることを特徴とする。
【００１３】
【発明の実施の形態】
以下、図１〜図４を参照して本発明の一実施の形態を詳細に説明する。
図１は、本発明に係るローアドレスストローブ信号発生装置の一実施の形態を示すブロック図であり、ここに示すように、外部から入力されるライトオートプリチャージ信号WRWPによりオートプリチャージ信号APCGを出力するオートプリチャージ制御部１０と、前記オートプリチャージ信号APCGによりローアドレスストローブプリチャージ信号RAS−PCGを出力する制御部２０と、カラムアドレスストローブ信号CAS、内部カラムアドレスストローブ信号ICAS及びリード／ライト制御信号／WRDにより、ライトリカバー信号／WRを出力するライトリカバー信号発生部３０と、外部から入力されるアクティーブ信号ACTによりイネーブルされ、前記ローアドレスストローブプリチャージ信号RAS−PCG及びライトリカバー信号／WRにより、ディスエーブルされるローアドレスストローブ信号RASを発生するローアドレスストローブ信号発生部４０を含んで構成される。
【００１４】
前記ローアドレスストローブ信号発生部４０は、図２に示すようにソース電極に電源電圧VCCが印加され、ゲート電極にプリチャージ信号PCGが印加され制御される第１Ｐモス（ＭＯＳ：Metal Oxide Semiconductor 以下同様）型トランジスタPM１と、前記第１Ｐモス型トランジスタPM１と並列接続し、ゲート電極にローアドレスストローブプリチャージ信号RAS−PCGが印加され制御される第２Ｐモス型トランジスタPM２と、前記第１Ｐモス型トランジスタPM１と第２Ｐモス型トランジスタPM２の共通連結されたドレイン電極と、接地電圧VSSの間に直列接続しゲート電極にそれぞれアクティブ信号ACTと、バンク信号BAが印加され制御される第１、第２Ｎモス型トランジスタNM１、NM２と、前記第１Ｐモス型トランジスタPM１と第２Ｐモス型トランジスタPM２の共通連結されたドレイン電極での電位をラッチするため出力と入力が相互連結された第１、第２インバータINV１、INV２と、前記第１インバータINV１の出力及びライトリカバー信号／WRを否定論理加算するノアゲートNORと、前記ノアゲートNORの出力を反転させローアドレスストローブ信号RASを出力する第３インバータINV３を含んで構成される。
【００１５】
前記ライトリカバー信号発生部３０は、図３に示すように、カラムアドレスストローブ信号CAS及び内部カラムアドレスストローブ信号ICASを否定論理加算するノアゲートNOR１と、前記ノアゲートNOR１の出力を反転させるインバータINV１と、前記インバータINV１１の出力及びリード／ライト制御信号／WRDを否定論理乗算するナンドゲートNDと、前記ナンドゲートNDの出力を一定時間遅延させる遅延部５１と、前記遅延部５１の出力をラッチしてライトリカバー信号／WRを出力するためのラッチ部５２を含んで構成される。
【００１６】
ここで、前記リード／ライト信号／WRDはライト動作時にはハイレベルであり、リード動作時にはローレベルとなる信号である。このように構成された本発明のライトリカバー信号発生部３０の動作について説明すれば次の通りである。
【００１７】
先ず、カラムアドレスストローブ信号CAS又は内部カラムアドレスストローブ信号ICAS中のいずれか一つがハイとなれば、前記ノアゲートNOR１の出力はローレベルとなり、インバータINV１１により反転しハイレベルの信号を出力する。
【００１８】
ここで、前記ライトリカバー信号／WRはライト動作時に発生するため、リード／ライト制御信号／WRDはハイレベルである。
【００１９】
したがって、前記インバータINV１１の出力及び前記リード／ライト制御信号／WRDが、前記ナンドゲートNDにより否定論理乗算されローレベルの信号を出力する。
【００２０】
前記遅延部５１は、前記ナンドゲートNDの出力を反転遅延させる。ここで、前記遅延部５１の遅延時間はデータがメモリセルに十分書き込まれ得るほどの時間（TD）を有する。次いで、前記ラッチ部５２は、前記遅延部５１の出力を一定時間非反転ラッチしてライトリカバー信号／WRを出力する。
【００２１】
前記のように構成された本発明のローアドレスストローブ信号発生装置の動作を、図４に示す動作タイミングチャートを参照して説明すれば次の通りである。
【００２２】
先ず、図４（ａ）に示すような外部から入力されるクロック信号CLKのうちあるライジングエッジで図４（ｂ）に示すように、アクティブ信号ACT及びバンク信号BAがイネーブルされると、前記ローアドレスストローブ信号発生部４０が駆動して図４（ｆ）に示すように、ローアドレスストローブ信号RASがイネーブルされる。
【００２３】
次いで、前記ローアドレスストローブ信号RASと関連してチップ内部で発生するローパス関連信号等によりライティング動作が進められメモリセルにデータが貯蔵される。
【００２４】
さらに、図４（ｂ）に示すように、アクティブ信号ACT及びバンク信号BAがイネーブルされ、一定時間（tRCD）後に図４（ｈ）に示すように、ライトオートプリチャージ命令WRWPがイネーブルされオートプリチャージ制御部１０に入力される。
【００２５】
次いで、図４（ｃ）及び図４（ｄ）に示すように、外部から入力されるカラムアドレスストローブ信号CAS及び内部カラムアドレスストローブ信号ICASのパルスにより、前記メモリセルに貯蔵されていたデータバスラインを介してチップ外部に出力される。このとき、バースト長さが４にセッティングされていると仮定すれば、出力ドライバーでは４つのデータが連続的に出力される。
【００２６】
次いで、図４（ｆ）及び図４（ｇ）に示すように、前記オートプリチャージ制御部１０からオートプリチャージ信号APCGが発生し前記制御部２０に入力されると、制御部２０はローアドレスストローブプリチャージ信号RAS−PCGを発生し、フィードバックループを介して前記ローアドレスストローブ信号発生部３０に入力される。
【００２７】
このとき、オートプリチャージ制御部１０から出力されるオートプリチャージ信号APCGは最後のライト命令が入力されるクロックで発生するか、又はその次のクロックで発生する。
【００２８】
ここで、図４（ｅ）に示すように、前記ライトリカバー信号発生部３０のライトリカバー信号／WRがディスエーブルされると、前記ローアドレスストローブ信号RASがディスエーブルされる。
【００２９】
前記ローアドレスストローブ信号RASがディスエーブルされると、ワードラインがディスエーブルされながらセルにはこれ以上ライト動作が進行しない。
【００３０】
以上の実施の形態で示したように、本発明のローアドレスストローブ信号発生装置は、高周波数で半導体メモリ装置が動作するときにも、データをライトするための十分な時間を確保することができるためデータを正確にライトすることができる効果を有する。
【００３１】
なお、本発明の好ましい実施の形態は、当業者であれば添付の特許請求範囲の技術的思想と範囲に含まれるものであれば、その構成の多様な修正、変更、取り替え、及び付加が可能なはずであり、このような修正・変更等は、以下の特許請求範囲に属するものと見なさなければならないはずである。
【００３２】
【発明の効果】
本発明のローアドレスストローブ信号発生装置は、高周波数で半導体メモリ装置が動作するときにも、データをライトするための十分な時間を確保することができるためデータを正確にライトすることができる効果を有する。
【図面の簡単な説明】
【図１】本発明を適用した一実施の形態のローアドレスストローブ信号発生装置の構成を示すブロック図である。
【図２】図１のローアドレスストローブ信号発生部の詳細回路構成を示す図である。
【図３】図１のライトリカバー信号発生部の詳細回路構成を示す図である。
【図４】図１の回路各部の動作を説明するためのタイミングチャートである。
【図５】従来の一般的なローアドレスストローブ信号発生装置の構成を示すブロック図である。
【図６】図５の回路各部の動作を説明するためのタイミングチャートである。
【符号の説明】
１０    オートプリチャージ制御部
２０    制御部
３０    ライトリカバー信号発生部
４０    ローアドレスストローブ信号発生部
５１    遅延部
５２    ラッチ部
PM１、PM２  Pモス型トランジスタ
NM１、NM２  Ｎモス型トランジスタ
INV１、INV２、INV３、INV１１  インバータ
NOR、NOR１  ノアゲート
ND      ナンドゲート
【図１】
0003837267.tif 000002
【図２】
0003837267.tif 000003
【図３】
0003837267.tif 000004
【図４】
0003837267.tif 000005
【図５】
0003837267.tif 000006
【図６】
0003837267.tif 000007