(57)【特許請求の範囲】
【請求項１】
電子走行層の上に障壁層が積層され、前記障壁層の上にゲート電極およびその両側に位置する低抵抗コンタクト層が積層され、前記ゲート電極の両側に位置する前記低抵抗コンタクト層の表面にオーミック電極を形成してそれぞれソース電極およびドレイン電極とした、電界効果トランジスタにおいて、
前記低抵抗コンタクト層の厚みは、前記オーミック電極のアロイ侵入深さ以上であり、
前記低抵抗コンタクト層に接する前記障壁層が、高抵抗であり、かつ前記低抵抗コンタクト層と同じ電子親和力を有する材料から構成されていることを特徴とする、電界効果トランジスタ。
【請求項２】
電子走行層の上に障壁層が積層され、前記障壁層の上にゲート電極およびその両側に位置する低抵抗コンタクト層が積層され、前記ゲート電極の両側に位置する前記低抵抗コンタクト層の表面にオーミック電極を形成してそれぞれソース電極およびドレイン電極とした、電界効果トランジスタにおいて、
前記低抵抗コンタクト層の厚みは、前記オーミック電極のアロイ侵入深さ以上であって、０．０５μｍ以上であり、
前記低抵抗コンタクト層に接する前記障壁層の一部が、低抵抗であり、かつ前記電子走行層より小さい電子親和力を有する材料から構成されていることを特徴とする、電界効果トランジスタ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、電界効果トランジスタの構造に関するものである。
【０００２】
【従来の技術】
一般に、電界効果トランジスタの性能を向上させるには、ソースおよびドレイン各領域における接触抵抗（Ｒc ）および直列抵抗（Ｒs ）などの寄生抵抗の低減化が要求される。
ところで、この発明にとって興味ある電界効果トランジスタとして、図５に示すような変調ドープ型ヘテロ構造の電界効果トランジスタ１や図６に示すようなドープチャンネル型ヘテロ構造の電界効果トランジスタ１１がある。
【０００３】
図５に示した変調ドープ型ヘテロ構造の電界効果トランジスタ１は、半絶縁性ＧａＡｓ基板２上に、それぞれ、エピタキシャル成長法により、高抵抗半導体バッファ層３を形成し、この高抵抗バッファ層３上に、アンドープのｉ−ＩｎＧａＡｓからなる高抵抗の電子走行層４を形成し、この電子走行層４上に、Ｓｉドープされたｎ−ＡｌＧａＡｓからなる低抵抗の障壁層（電子供給層）５を形成し、さらに、その上に、ｎ−ＧａＡｓからなる低抵抗コンタクト層６を形成してなる積層構造を有している。
【０００４】
上述の低抵抗コンタクト層６の表面には、オーミック電極からなるソース電極７およびドレイン電極８が形成され、それによって、ソースおよびドレイン各領域が形成される。また、低抵抗コンタクト層６の一部は除去され、それによって露出した障壁層５の表面には、ショットキー電極からなるゲート電極９が形成され、ここにゲート領域が形成される。
【０００５】
他方、図６に示すようなドープチャンネル型ヘテロ構造の電界効果トランジスタ１１は、電子走行層４がＳｉドープされた低抵抗のｎ−ＩｎＧａＡｓから構成され、障壁層５がアンドープの高抵抗のｉ−ＡｌＧａＡｓから構成されている点を除いて、上述の電界効果トランジスタ１の積層構造と実質的に同様の構造を有している。
【０００６】
これらの電界効果トランジスタ１および１１のように、ソースおよびドレイン各領域から電子走行層４に至る経路に、障壁層５をもって与えられるヘテロ障壁あるいは高抵抗層が存在する電界効果トランジスタの場合、ソースおよびドレイン各領域から電子走行層４に至るアクセス抵抗（ソース／ゲート間またはドレイン／ゲート間の直列抵抗）が大きくなるため、ソース電極７およびドレイン電極８を構成するオーミック電極に含まれるオーミック金属によるアロイ領域１０を、破線で示すように、電子走行層４を越える領域にまでアロイ拡散させて形成している。
【０００７】
【発明が解決しようとする課題】
しかしながら、上述した図５および図６に示したようなヘテロ構造の電界効果トランジスタ１および１１には、次のような解決されるべき問題がある。
（１）  図７に示すように、低抵抗コンタクト層６の厚み（ｄc ）を、アロイ領域１０の深さであるオーミックシンタ深さ（ｄa ）に応じて薄くする必要があるため、ソース電極７（またはドレイン電極８）からゲート電極９に至る低抵抗コンタクト層６の部分における直列抵抗Ｒsgが大きくなる。
【０００８】
（２）  同じく図７に示すように、アロイ領域１０が低抵抗コンタクト層６を越えて電子走行層４にまで至ると、低抵抗コンタクト層６とアロイ領域１０との接触面積は、低抵抗コンタクト層６中にあるアロイ領域１０の側面の面積、すなわち低抵抗コンタクト層６の厚み（ｄc ）×ソース電極７（またはドレイン電極８）の幅（Ｗ）で規定される面積に過ぎない。また、上述の（１）のように、低抵抗コンタクト層６の厚み（ｄc ）を薄くするとき、これに比例して、アロイ領域１０と低抵抗コンタクト層６との接触面積も減少するため、結果として、接触抵抗Ｒc が増大する。
【０００９】
（３）  図８に示すように、アロイ領域１０が電子走行層４にまで至ると、電子走行層４に対して水平方向の電界成分（矢印１２）が増加するため、特に大きな電界が加わるドレイン電極８の端部では、この水平方向の電界のため、ゲート電極９直下の空乏層が水平方向に延び、実効的なゲート長が長くなる（Ｌg →Ｌg ＋ΔＬg ）。
【００１０】
これらの問題は、いずれも、電界効果トランジスタの高性能化を妨げる要因となる。
そこで、この発明の目的は、接触抵抗および直列抵抗を低くすることができるとともに、実効的なゲート長を長くする効果の小さい、電界効果トランジスタを提供しようとすることである。
【００１１】
【課題を解決するための手段】
この発明は、電子走行層の上に障壁層が積層され、この障壁層の上にゲート電極およびその両側に位置する低抵抗コンタクト層が積層され、ゲート電極の両側に位置する低抵抗コンタクト層の表面にオーミック電極を形成してそれぞれソース電極およびドレイン電極とした、電界効果トランジスタに向けられるものであって、上述した技術的課題を解決するため、次のような構成を備えることを特徴としている。
【００１２】
すなわち、この発明では、まず、低抵抗コンタクト層の厚みが、オーミック電極のアロイ侵入深さ以上に選ばれる。
【００１３】
そして、この発明の第１の局面では、低抵抗コンタクト層に接する障壁層が、高抵抗であり、かつ低抵抗コンタクト層と同じ電子親和力を有する材料から構成され、あるいは、この発明の第２の局面では、低抵抗コンタクト層の厚みが０．０５μｍ以上であり、低抵抗コンタクト層に接する障壁層の一部が、低抵抗であり、かつ電子走行層より小さい電子親和力を有する材料から構成されていたりする。
【００１５】
【実施例１】
図１には、この発明の実施例１による電界効果トランジスタ２１の断面構造が図解的に示されている。
図１を参照して、電界効果トランジスタ２１は、半絶縁性ＧａＡｓ基板２２を含む。
【００１６】
ＧａＡｓ基板２２上には、エピタキシャル成長法により、キャリア濃度１×１０16cm-3以下の高抵抗半導体バッファ層２３が形成される。
高抵抗半導体バッファ層２３上には、エピタキシャル成長法により、Ｓｉドープされたｎ−ＩｎＧａＡｓからなる低抵抗の電子走行層２４が形成される。
電子走行層２４上には、エピタキシャル成長法により、残留キャリア濃度１０16cm-3以下のアンドープのｉ−ＧａＡｓからなる高抵抗の障壁層２５が形成される。
【００１７】
障壁層２５上には、エピタキシャル成長法により、Ｓｉドープされたｎ−ＧａＡｓからなる低抵抗コンタクト層２６が０．１μｍの厚みをもって形成される。
このようにして、ＧａＡｓ基板２２上に、高抵抗バッファ層２３、電子走行層２４、障壁層２５および低抵抗コンタクト層２６が順次積層されて得られた積層構造において、低抵抗コンタクト層２６に接する障壁層２５は、上述のように高抵抗であるとともに、低抵抗コンタクト層２６と同じ電子親和力を有する材料から構成されている。
【００１８】
上述の積層構造を得た後、メサエッチングまたはイオン注入により素子間分離が行なわれる。
その後、低抵抗コンタクト層２６の表面には、フォトリソグラフィ、蒸着、およびリフトオフ法により、たとえばＡｕＧｅ５０ｎｍ／Ｎｉ１５ｎｍ／Ａｕ２００ｎｍのオーミック電極からなるソース電極２７およびドレイン電極２８が形成され、それによって、ソースおよびドレイン各領域が形成される。
【００１９】
このとき、ソース電極２７およびドレイン電極２８を構成するオーミック電極に含まれるＡｕＧｅ合金によって、ソース電極２７およびドレイン電極２８下において、破線で示すようなオーミックアロイ領域２９が形成される。
また、再びフォトリソグラフィにより、ゲートパターンが開口され、この開口領域において、少なくとも低抵抗コンタクト層２６の厚み分がエッチングにより除去される。この除去によって露出した障壁層２５の表面には、蒸着およびリフトオフ法により、たとえばＴｉ／Ｐｔ／Ａｕショットキー電極からなるゲート電極３０が形成され、ここにゲート領域が形成される。
【００２０】
このようにして、電界効果トランジスタ２１が完成される。
この電界効果トランジスタ２１において、低抵抗コンタクト層２６の厚みは、オーミック電極のアロイ侵入深さ、すなわちアロイ領域２９の厚み以上に選ばれている。上述のように、たとえば、低抵抗コンタクト層２６の厚みが０．１μｍに選ばれ、かつオーミック電極に含まれるＡｕＧｅ合金層の厚みが５０ｎｍに選ばれたとき、アロイ領域２９の厚みを低抵抗コンタクト層２６の厚みの範囲内に留めることができる。これら両者の厚みに関して、低抵抗コンタクト層２６の厚みが０．０５μｍ以上であれば、ＡｕＧｅ合金層の厚みを０．０１μｍ以下とするとき、アロイ領域２９の厚みを低抵抗コンタクト層２６の厚みの範囲内に留めることができる。
【００２１】
なお、この実施例１で示した電界効果トランジスタ２１において、低抵抗コンタクト層２６、障壁層２５、電子走行層２４、および基板２２の各材料は、それぞれ、ＧａＡｓ、ＧａＡｓ、ＩｎＧａＡｓ、およびＧａＡｓであったが、この組合せに限らず、以下の表１に示すような他の材料の組合せも可能である。たとえば、上述の実施例では、低抵抗コンタクト層２６に接する障壁層２５は、低抵抗コンタクト層２６と同じ電子親和力を有する材料から構成されていたが、低抵抗コンタクト層２６より大きい電子親和力を有する材料から構成されていてもよい。
【００２２】
【表１】
0003758261.tif 000002
【００２３】
【実施例２】
図２には、この発明の実施例２による電界効果トランジスタ３１の断面構造が図解的に示されている。なお、図２において、前述した図１に示す要素に相当する要素には同様の参照符号を付し、重複する説明は省略する。
図２を参照して、電界効果トランジスタ３１を得るため、実施例１の場合と実質的に同様の方法をもって、半絶縁性ＧａＡｓ基板２２上に、キャリア濃度１×１０16cm-3以下の高抵抗半導体バッファ層２３、アンドープのｉ−ＩｎＧａＡｓからなる高抵抗の電子走行層２４、キャリア濃度１０18cm-3のＳｉドープされたｎ−ＩｎＧａＰからなる低抵抗の障壁層（電子供給層）２５、および、厚み０．１μｍのＳｉドープされたｎ−ＧａＡｓからなる低抵抗コンタクト層２６が順次形成される。
【００２４】
ここで、低抵抗コンタクト層２６に接する障壁層（電子供給層）２５の一部は、低抵抗であり、かつ電子走行層２４より小さい電子親和力を有する材料から構成されている。
このように、ＧａＡｓ基板２２上に、高抵抗バッファ層２３、電子走行層２４、障壁層２５および低抵抗コンタクト層２６が順次積層された積層構造を得た後、メサエッチングまたはイオン注入により素子間分離が行なわれる。
【００２５】
その後、低抵抗コンタクト層２６の表面には、実施例１と同様の方法および材料をもって、ソース電極２７およびドレイン電極２８が形成され、それによって、ソースおよびドレイン各領域が形成される。
また、再びフォトリソグラフィにより、ゲートパターンが開口され、この開口領域において、少なくとも低抵抗コンタクト層２６の厚み分がエッチングにより除去される。この除去によって露出した障壁層２５の表面には、実施例１と同様の方法および材料をもって、ゲート電極２９が形成され、ここにゲート領域が形成される。
【００２６】
このようにして、電界効果トランジスタ３１が完成される。
なお、この実施例２で示した電界効果トランジスタ３１において、低抵抗コンタクト層２６、障壁層２５、電子走行層２４、および基板２２の各材料は、それぞれ、ＧａＡｓ、ＩｎＧａＰ、ＩｎＧａＡｓ、およびＧａＡｓであったが、この組合せに限らず、以下の表２に示すような他の材料の組合せも可能である。
【００２７】
【表２】
0003758261.tif 000003
【００２９】
【発明の効果】
この発明によれば、接触抵抗および直列抵抗が低く、また、実効的なゲート長を長くする効果の小さい、電界効果トランジスタを得ることができる。このことを、この発明に係る電界効果トランジスタにおける、ソースおよびゲート部分を図解的に示す図３、およびドレインおよびゲート部分を図解的に示す図４を参照しながら、より具体的に説明する。なお、図３および図４には、低抵抗コンタクト層２６、障壁層（電子供給層）２５および電子走行層２４を順次積層した積層構造を有する、より特定的な電界効果トランジスタが図示されている。
【００３０】
低抵抗コンタクト層２６の厚み（ｄc ）を、アロイ領域２９の侵入深さ（ｄa ）以上に厚くすることによって、図３に示すように、ソース電極２７（またはドレイン電極２８）からゲート電極３０に至る低抵抗コンタクト層２６の部分における直列抵抗Ｒsgが低減される。また、低抵抗コンタクト層２６とアロイ領域２９との接触面積としては、アロイ領域２９の側面の面積だけでなく、アロイ領域２９の底面の面積も加えられるので、接触抵抗Ｒc も低減される。
【００３１】
さらに、図４に示すように、アロイ領域２９が電子走行層２４にまで至らず、電子走行層２４の上方に位置しているので、電界を矢印３２で示すように、電子走行層２４に対して水平方向の電界成分が減少し、そのため、ゲート電極３０直下の空乏層の水平方向への拡がりが抑制される。したがって、実効的なゲート長を長くする（Ｌg →Ｌg ＋ΔＬg ）効果が小さくなるので、結果として、この実効ゲート長を短くすることができる。
【００３２】
したがって、この発明によれば、相互コンダクタンスおよび遮断周波数の高い電界効果トランジスタを得ることができる。
【図面の簡単な説明】
【図１】この発明の実施例１による電界効果トランジスタ２１を図解的に示す断面構造図である。
【図２】この発明の実施例２による電界効果トランジスタ３１を図解的に示す断面構造図である。
【図３】この発明の効果を説明するための電界効果トランジスタのソースおよびゲート部分を示す図解図である。
【図４】この発明の効果を説明するための電界効果トランジスタのドレインおよびゲート部分を示す図解図である。
【図５】第１の従来技術による電界効果トランジスタ１を図解的に示す断面構造図である。
【図６】第２の従来技術による電界効果トランジスタ１０を図解的に示す断面構造図である。
【図７】従来技術の問題を説明するための電界効果トランジスタのソースおよびゲート部分を示す図解図である。
【図８】従来技術の問題を説明するための電界効果トランジスタのドレインおよびゲート部分を示す図解図である。
【符号の説明】
２１，３１  電界効果トランジスタ
２２  ＧａＡｓ基板
２４  電子走行層
２５  障壁層（または電子供給層）
２６  低抵抗コンタクト層
２７  ソース電極
２８  ドレイン電極
２９  アロイ領域
３０  ゲート電極
【図１】
0003758261.tif 000004
【図２】
0003758261.tif 000005
【図３】
0003758261.tif 000006
【図４】
0003758261.tif 000007
【図５】
0003758261.tif 000008
【図６】
0003758261.tif 000009
【図７】
0003758261.tif 000010
【図８】
0003758261.tif 000011