(57)【特許請求の範囲】
【請求項１】
複数のメモリセル、複数のワード線及び複数のビット線からメモリセルアレイが構成され、前記メモリセルはトランジスタとキャパシタを有し、前記複数のビット線からビット線対が構成され、各ビット線対はセンスアンプに接続され、前記キャパシタの一端はプレートに接続された半導体記憶装置であって、前記メモリセルのトランジスタのゲートが第１の電位から第２の電位に昇圧された状態で、書き込まれるデータにかかわらずビット線をハイレベルにしてメモリセルに“１”データを書き込み、その後ゲートを第１の電位より高く、第２の電位より低い第３の電位にした状態で、書き込まれるデータが“０”データならばビット線をローレベルにしてメモリセルに“０”が書き込まれるようにしたことを特徴とする半導体記憶装置。
【請求項２】
ビット線がハイレベルにプリチャージされることを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
ビット線対とセンスアンプ間に接続された第１のトランジスタと、ビット線対をハイレベルにプリチャージする第１の回路とを持つことを特徴とする請求項１記載の半導体記憶装置。
【請求項４】
第１のトランジスタは前記メモリセルからビット線にセルデータを読み出した後オフされ、選択されたワード線を第２の電位より低く第１の電位より高い第３の電位にした後オンされることを特徴とする請求項３記載の半導体記憶装置。
【請求項５】
第１の回路は、前記第１のトランジスタがオフしている間に動作して、ビット線対をハイレベルにプリチャージすることを特徴とする請求項４記載の半導体記憶装置。
【請求項６】
プレートは、前記ビット線のハイレベルとローレベルの中間電圧に設定されていることを特徴とする請求項１記載の半導体記憶装置。
【請求項７】
プレートは待機時、ハイレベルに、動作時、ハイレベルからローレベルに下げることを特徴とする請求項１記載の半導体記憶装置。
【請求項８】
キャパシタは常誘電体キャパシタであることを特徴とする請求項１記載の半導体記憶装置。
【請求項９】
キャパシタは強誘電体キャパシタであることを特徴とする請求項１記載の半導体記憶装置。
【請求項１０】
メモリセルは、前記ワード線をゲート入力とするトランジスタと、このトランジスタのソース、ドレイン端子間に並列接続された強誘電体キャパシタを有することを特徴とする請求項１記載の半導体記憶装置。
【請求項１１】
複数のメモリセルと、複数のワード線と複数のビット線からメモリセルアレイが構成され、前記メモリセルはセルトランジスタと常誘電体キャパシタから構成され、前記常誘電体キャパシタの一端はプレート線に、前記セルトランジスタのソース端は、前記常誘電体キャパシタの他端に、ドレイン端子は前記ビット線に、ゲート端子は前記ワード線に接続され、前記複数のビット線は、ビット線対を構成し、前記各々のビット線対はセンスアンプ回路に接続される半導体記憶装置であって、
動作時、選択ワード線を第１の電位から第２の電位に昇圧し、前記メモリセルからビット線にセルデータを読出し後、書き込みデータに係わらずビット線をハイレベルにしメモリセルに“１”データを書き込み、その後選択ワード線を第２の電位より低く第１の電位より高い第３の電位にし、書き込みデータが“０”データならばビット線をローレベルにしてメモリセルに“０”データを書き込み、その後選択ワード線を第１の電位に下げることを特徴とする半導体記憶装置。
【請求項１２】
複数のメモリセルと、複数のワード線と複数のビット線からメモリセルアレイが構成され、前記メモリセルはセルトランジスタと強誘電体キャパシタから構成され、前記強誘電体キャパシタの一端はプレート線に、前記セルトランジスタのソース端は、前記強誘電体キャパシタの他端に、ドレンイ端子は前記ビット線に、ゲート端子は前記ワード線に接続され、前記複数のビット線は、ビット線対を構成し、前記各々のビット線対はセンスアンプ回路に接続される半導体記憶装置であって、
動作時、選択ワード線を第１の電位から第２の電位に昇圧し、前記メモリセルからビット線にセルデータを読出し後、書き込みデータに係わらずビット線をハイレベルにしメモリセルに“１”データを書き込み、その後選択ワード線を第２の電位より低く第１の電位より高い第３の電位にし、書き込みデータが“０”データならばビット線をローレベルにしてメモリセルに“０”データを書き込み、その後選択ワード線を第１の電位に下げることを特徴とする半導体記憶装置。
【請求項１３】
複数のメモリセルと、複数のワード線と複数のビット線からメモリセルアレイが構成され、前記メモリセルは、前記ワード線をゲート入力とするセルトランジスタと、前記セルトランジスタのソース、ドレイン端子間に並列接続された強誘電体キャパシタとから構成され、このメモリセルを複数個直列接続し、一端をブロック選択トランジスタを介してビット線に接続し、他端をプレート線に接続し、前記複数のビット線は、ビット線対を構成し、前記各々のビット線対はセンスアンプ回路に接続される半導体記憶装置であって、動作時、選択ブロック選択トランジスタのゲート電位を第１の電位から第２の電位に昇圧し、前記メモリセルからビット線にセルデータを読出し後、書き込みデータに係わらずビット線をハイレベルにしメモリセルに“１”データを書き込み、その後選択ブロック選択トランジスタのゲート電位を第２の電位より低く第１の電位より高い第３の電位にし、書き込みデータが“０”データならばビット線をローレベルにしてメモリセルに“０”データを書き込み、その後選択ブロック選択トランジスタのゲート電位を第１の電位に下げることを特徴とする半導体記憶装置。
【請求項１４】
前記ビット線対とセンスアンプ回路間に接続された第１のトランジスタと、ビット線対をハイレベルにプリチャージする第１の回路と、を有し、第１のトランジスタは前記メモリセルからビット線にセルデータを読出した後オフし、前記選択ブロック選択トランジスタのゲート電位を第２の電位より低く第１の電位より高い第３の電位にした後オンすることを特徴とする請求項１４記載の半導体記憶装置。
【請求項１５】
選択したメモリセルのワード線電位は、動作時Ｖｓｓに下げ、選択したメモリセルとブロック選択トランジスタ間のメモリセルのワード線電位は、“１”データ書き込み時は第２の電位とし、“０”データ書き込み時は第３の電位とすることを特徴とする請求項１３記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ダイナミック型メモリ（ＤＲＡＭ）や不揮発性の強誘電体メモリ等の半導体記憶装置に関する。
【０００２】
【従来の技術】
今日、半導体メモリは、大型コンピュータの主記憶から、パーソナルコンピュータ、家電製品、携帯電話等、いたる所で利用されている。半導体メモリの種類としては、揮発性のＤＲＡＭ（Ｄｙｎａｍｉｃ  ＲＡＭ）、ＳＲＡＭ（Ｓｔａｔｉｃ  ＲＡＭ）、不揮発性のＭＲＯＭ（Ｍａｓｋ  ＲＯＭ）、ＦｌａｓｈＥ2ＰＲＯＭ等が市場に出まわっている。特に、ＤＲＡＭは揮発性メモリであるにも関らず、その低コスト性（ＳＲＡＭに比べてセル面積が１／４）、高速性の点で優れており、市場の殆どを占めているのが現状である。又、強誘電体キャパシタを用いた不揮発性の強誘電体メモリ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ  Ｍｅｍｏｒｙ）は不揮発性で、しかも、書き換え回数が１０の１２乗、読み出し書き込み時間がＤＲＡＭ程度であり、各メーカが開発を行っている。
【０００３】
図２７（ａ）に従来のＤＲＡＭの回路構成、図２７（ｂ）にその動作を示す。従来のＤＲＡＭセルは、図２７（ａ）に示すように１個のセルトランジスタ（ＣＴ０）と１個の常誘電体キャパシタ（ＣＣ０）が直列接続された構成を持ち、一端はプレート線（ＰＬ）に接続され、他端はビット線（ＢＬ）に接続されている。ビット線振幅電圧をＶａａとすると、プレート線は、１／２Ｖａａに通常固定されている。
【０００４】
従来のＤＲＡＭの問題点は、セルを選択するワード線（ＷＬ）電圧を、昇圧した高い電圧Ｖｐｐにする必要があり、結果としてメモリセルトランジスタに印加される電圧が大きくなり、メモリセルトランジスタのスケーリングが出来ない点である。
【０００５】
図２７（ｂ）に示す様に動作時、ワード線を上げ、セルノード（ＣＮ０）からデータをＢＬに読出した後、センスアンプを動作させ、“１”データをＶａａに、“０”データをＶｓｓに増幅して、この結果をセルノードＣＮ０に（再）書き込みすることによりＤＲＡＭは動作する。よって、“１”データ、即ちＶａａをＣＮ０に再書き込みする条件は、セルトランジスタの閾値電圧をＶｔｃｅｌｌとすると、Ｖｐｐ＞Ｖａａ＋Ｖｔｃｅｌｌとなり、高い昇圧電位Ｖｐｐが必要となる訳である。Ｖｐｐを下げるために、Ｖａａを小さくすると、セルに蓄える電荷が減少し、データ保持特性の悪化、低電圧動作の悪化を招く。Ｖｔｃｅｌｌを下げると、セルの蓄積電荷がセルトランジスタを介してビット線にリークして、データ保持特性が悪化する。この結果Ｖｐｐ電圧を下げることが困難となる。この時、“０”データも“１”データと同時に再書き込みされるため、“０”データ時、ビット線はＶｓｓであり、セルトランジスタのゲート−ソース電圧、即ちワード線電圧―セルノード電圧は、ＷＬ−ＣＮ０間電圧の波形に示す様に、最大Ｖｐｐが印加される。
【０００６】
このように従来ＤＲＡＭにおいては、データを保つため、Ｖｔｃｅｌｌを下げられず、結果として高いＶｐｐ電圧をセルトランジスタに印加する必要があり、これによりセルトランジスタのスケーリング（ゲート酸化膜厚Ｔｏｘ、チャネル長Ｌ等の縮小）が進まないため、メモリセルサイズが縮小できず、チップサイズが小さくならない問題点があった。無理にスケーリングすると、絶縁破壊ＴＤＤＢ、Ｈｏｔ  Ｃａｒｒｉｅｒによる劣化、ショートチャネル効果による、Ｉｏｆｆ増加が発生する。従って、通常のＬＳＩが微細化により、トランジスタのスケーリングに伴って低電圧化が進み、ＤＲＡＭも低電圧化が進んでＶａａが低下しても、Ｖｔｃｅｌｌが小さくならないため、Ｖｔｃｅｌｌ／Ｖａａ比が大きくなり、通常のＬＳＩに比べてトランジスタに印加される電圧比が高くなる深刻な問題となる。このため、同じ世代のデザインルールでは、ＬｏｇｉｃＬＳＩに比べて、ＤＲＡＭのセルトランジスタのＬ及びＴｏｘは３〜５割大きいのが現状である。チップサイズが小さくならない問題に加えて、ＤＲＡＭ−Ｌｏｇｉｃ混載Ｃｈｉｐ等においては、ＤＲＡＭのセルトランジスタと同じトランジスタでｃｈｉｐを構成した場合、Ｌｏｇｉｃ部のトランジスタのスケーリングが進まない為、動作スピードが遅い問題が発生する。このため高性能ＤＲＡＭ−Ｌｏｇｉｃ混載Ｃｈｉｐでは、ＤＲＡＭセルトランジスタ、昇圧が必要なコア部、Ｉ／Ｏ部はＴｏｘ、Ｌが大きいトランジスタを用い、その他ＤＲＡＭ周辺回路、ＬｏｇｉｃではＴｏｘ、Ｌが小さいトランジスタを用いる手法が用いられるが、トランジスタを２種形成するため、プロセスコストが増加する問題点がある。
【０００７】
一方、このような従来のＤＲＡＭに対し、固定のプレート線をやめ、プレート線を駆動させることにより、Ｖｐｐを下げる方法が、１）Ｋ．Ｆｕｊｉｓｈｉｍａ  ｅｔ  ａｌ．“Ａ  ｓｔｏｒａｇｅ−ｎｏｄｅ−ｂｏｏｓｔｅｄ  ＲＡＭ  ｗｉｔｈ  ｗｏｒｄ  ｌｉｎｅ  ｄｅｌａｙ  ｃｏｍｐｅｎｓａｔｉｏｎ”  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｓｏｌｉｄ−Ｓｔａｔｅ  Ｃｉｒｃｕｉｔｓ  Ｃｏｎｆｅｒｅｎｃｅ  Ｄｉｇｅｓｔ  Ｔｅｃｈｎｉｃａｌ  Ｐａｐｅｒ，ｐｐ６６−６７，１９８２，  ２）Ｍ  Ａｏｋｉ  ｅｔ  ａｌ．“Ａ  １．５Ｖ  ＤＲＡＭ  ｆｏｒ  ｂａｔｔｅｒｙ−ｂａｓｅｄ  ａｐｐｌｉｃａｔｉｏｎ”  ＩＥＥＥ  Ｊｏｕｒｎａｌ  ｏｆ  Ｓｏｌｉｄ−Ｓｔａｔｅ  Ｃｉｒｃｕｉｔｓ，ｖｏｌ．２４，Ｎｏ．５，ｐｐ１２０６−１２１２，Ｏｃｔｏｂｅｒ  １９８９，  ３）Ｔ．Ｙａｍａｕｃｈｉ  ｅｔ  ａｌ．“Ｈｉｇｈ−ｐｅｒｆｏｒｍａｎｃｅｅｍｂｅｄｄｅｄ  ＳＯＩ  ＤＲＡＭ  ａｒｃｈｉｔｅｃｔｕｒｅ  ｆｏｒ  ｔｈｅ  ｌｏｗ−ｐｏｗｅｒ  ｓｕｐｐｌｙ”  ＩＥＥＥ  Ｊｏｕｒｎａｌ  ｏｆ  Ｓｏｌｉｄ−Ｓｔａｔｅ  Ｃｉｒｃｕｉｔ，ｖｏｌ．３５，Ｎｏ．８，ｐｐ１１６９−１１７８，Ａｕｇｕｓｔ  ２０００で示されている。この方式の構成、動作を図２８（ａ）（ｂ）に示す。これはプレート線をＶｓｓ−Ｖａａ間で振幅させ、ビット線をＶａａ（“１”データ）とＶｓｓ（“０”データ）に増幅後、ＰＬをＶｓｓに下げ、ＣＮ０にＶｐｐ―Ｖｔｃｅｌｌの“１”データを書き、次にワード線をある程度下げ、“１”データが漏れないようにしてから、ＰＬをＶａａに上げ、ＣＮ０に、Ｖｓｓの“０”データを書き込む方式である。
結果として、ＰＬ駆動により“１”−“０”データの差は、Ｖｓｉｇ１０＝Ｖｐｐ−Ｖｔｃｅｌｌ＋Ｖａａとなり、従来の固定ＰＬのＤＲＡＭのＶｓｉｇ１０＝Ｖａａにくらべ信号を確保する方式である。但し、強誘電体メモリで用いられているように、ＰＬを駆動させる方式は信号を２倍書き込めるはずであるが、この方式では、Ｖｐｐ＜Ｖａａ＋Ｖｔｃｅｌｌの条件では、Ｖｓｉｇ１０＝Ｖｐｐ−Ｖｔｃｅｌｌ＋Ｖａａ＜２Ｖａａとなり、例えば図２８（ｂ）に示すように、Ｖｐｐ＝Ｖａａでは、２Ｖａａ−Ｖｔｃｅｌｌとなる。結局、図２７と同じ様にトランジスタの閾値落ちにより信号が劣化することに変わりない。また、ＰＬを駆動させるためには、各メモリセル毎にプレート線を分離する必要があり、セルサイズが大きくなる、プレート線駆動に時間がかかり動作が遅くなる、という問題がある。
【０００８】
こうした問題は、ＤＲＡＭばかりでなく、強誘電体メモリにおいても同様である。
【０００９】
従来の強誘電体メモリは、図２７の様な、プレート固定のもの（図２７（ａ）の常誘電体キャパシタを強誘電体キャパシタの置き換えたもの）と、プレート駆動のもの（図２８（ａ）の常誘電体キャパシタを強誘電体キャパシタに置き換えたもの）とがあり、上記と同様の問題が発生する。また強誘電体メモリについては、発明者は、特開平１０−２５５４８３号、特開平１１−１７７０３６号において、（１）小さい４Ｆ２サイズのメモリセル、（２）製造が容易な平面トランジスタ、（３）汎用性のあるランダムアクセス機能、の３点が両立出来る、不揮発性の新しい強誘電体メモリを提案している。かかる先の発明おいては、１個のメモリセルは、セルトランジスタと強誘電体キャパシタの並列接続で構成され、１つのメモリセルブロックは、この並列接続のメモリセルを複数直列接続して、一端は、ブロック選択トランジスタを介してビット線に接続され、他端はプレートに接続される。この先の出願においても、プレート固定の方式と、プレート駆動の方式が有り、上記と同様の課題がある。
【００１０】
【発明が解決しようとする課題】
このように、従来のＤＲＡＭや従来の強誘電体メモリ、また先に出願した強誘電体メモリにおいては、セルトランジスタのＯＦＦ電流を抑え、データ保持時間を保つためには、メモリセルトランジスタに印加される電圧が大きくなり、結果として、信頼性を確保するには、セルトランジスタの縮小が困難となり、セルサイズを小さくできないという課題があった。又、この結果、１種類のゲート酸化膜厚のトランジスタ構成では、周辺回路や、混載Ｌｏｇｉｃ部のトランジスタ縮小が出来ず、動作性能が劣り、又、２種類のゲート酸化膜厚のトランジスタを用いれば、周辺回路、混載Ｌｏｇｉｃ部の性能が上がるがプロセスコストが増加するという課題があった。
【００１１】
従って本発明の一つの目的は、改良された半導体記憶装置を提供することにある。
【００１２】
また、本発明の他の目的は、セルトランジスタのＯＦＦ電流を抑え、データ保持特性を保ちながら、メモリトランジスタに印加される電圧を抑えることのできる半導体記憶装置を提供することにある。
【００１３】
本発明の更に他の目的は、セルトランジスタのＯＦＦ電流を抑え、データ保持特性を保ちながら、メモリトランジスタに印加される電圧を抑え、セルトランジスタの縮小、セルサイズの縮小、周辺回路や混載Ｌｏｇｉｃとの整合の良い半導体記憶装置を提供することにある。
【００１４】
【課題を解決するための手段】
上記課題を解決するために、本発明は、複数のメモリセル、複数のワード線及び複数のビット線からメモリセルアレイが構成され、前記メモリセルはトランジスタとキャパシタを有し、前記複数のビット線からビット線対が構成され、各ビット線対はセンスアンプに接続され、前記キャパシタの一端はプレートに接続された半導体記憶装置であって、前記メモリセルのトランジスタのゲートが第１の電位から第２の電位に昇圧された状態で、書き込まれるデータにかかわらずビット線をハイレベルにしてメモリセルに“１”データを書き込み、その後ゲートを第１の電位より高く、第２の電位より低い第３の電位にした状態で、書き込まれるデータが“０”データならばビット線をローレベルにしてメモリセルに“０”が書き込まれるようにしたことを特徴とする。
【００１５】
また本発明は、複数のメモリセルと、複数のワード線と複数のビット線からメモリセルアレイが構成され、前記メモリセルはセルトランジスタと常誘電体キャパシタから構成され、前記常誘電体キャパシタの一端はプレート線に、前記セルトランジスタのソース端は、前記常誘電体キャパシタの他端に、ドレイン端子は前記ビット線に、ゲート端子は前記ワード線に接続され、前記複数のビット線は、ビット線対を構成し、前記各々のビット線対はセンスアンプ回路に接続される半導体記憶装置であって、動作時、選択ワード線を第１の電位から第２の電位に昇圧し、前記メモリセルからビット線にセルデータを読出し後、書き込みデータに係わらずビット線をハイレベルにしメモリセルに“１”データを書き込み、その後選択ワード線を第２の電位より低く第１の電位より高い第３の電位にし、書き込みデータが“０”データならばビット線をローレベルにしてメモリセルに“０”データを書き込み、その後選択ワード線を第１の電位に下げる、ことを特徴とする。
【００１６】
また本発明は、複数のメモリセルと、複数のワード線と複数のビット線からメモリセルアレイが構成され、前記メモリセルはセルトランジスタと強誘電体キャパシタから構成され、前記強誘電体キャパシタの一端はプレート線に、前記セルトランジスタのソース端は、前記強誘電体キャパシタの他端に、ドレンイ端子は前記ビット線に、ゲート端子は前記ワード線に接続され、前記複数のビット線は、ビット線対を構成し、前記各々のビット線対はセンスアンプ回路に接続される半導体記憶装置であって、動作時、選択ワード線を第１の電位から第２の電位に昇圧し、前記メモリセルからビット線にセルデータを読出し後、書き込みデータに係わらずビット線をハイレベルにしメモリセルに“１”データを書き込み、その後選択ワード線を第２の電位より低く第１の電位より高い第３の電位にし、書き込みデータが“０”データならばビット線をローレベルにしてメモリセルに“０”データを書き込み、その後選択ワード線を第１の電位に下げる、ことを特徴とする。
【００１７】
更に本発明は、複数のメモリセルと、複数のワード線と複数のビット線からメモリセルアレイが構成され、前記メモリセルは、前記ワード線をゲート入力とするセルトランジスタと、前記セルトランジスタのソース、ドレイン端子間に並列接続された強誘電体キャパシタと、から構成され、このメモリセルを複数個直列接続し、一端をブロック選択トランジスタを介してビット線に接続し、他端をプレート線に接続し、前記複数のビット線は、ビット線対を構成し、前記各々のビット線対はセンスアンプ回路に接続される半導体記憶装置であって、動作時、選択ブロック選択トランジスタのゲート電位を第１の電位から第２の電位に昇圧し、前記メモリセルからビット線にセルデータを読出し後、書き込みデータに係わらずビット線をハイレベルにしメモリセルに“１”データを書き込み、その後選択ブロック選択トランジスタのゲート電位を第２の電位より低く第１の電位より高い第３の電位にし、書き込みデータが“０”データならばビット線をローレベルにしてメモリセルに“０”データを書き込み、その後選択ブロック選択トランジスタのゲート電位を第１の電位に下げる、ことを特徴としている。
【００１８】
例えば、ＤＲＡＭ、強誘電体メモリにおいて、スタンドバイ時、ビット線をＶａａにプリチャージしておき、動作時、選択ワード線を例えばＶｓｓから昇圧電位Ｖｐｐに上げてセルトランジスタをＯＮし、前記メモリセルからビット線にセルデータを読出す。この時、ワード線がＶｓｓからＶｐｐに上がり始めると同時に、“０”データは、データの読出しにより、セルノードＣＮ０とビット線ＢＬ共に、Ｖａａから読出し信号（Ｖｓｉｇ）分減少した値Ｖａａ−Ｖｓｉｇとなる。同時に“１”データはＣＮ０電位がＶａａであるため、変化しない。よって、読み出し時におけるセルトランジスタの最大ゲート-ソース、ゲート−ドレイン電圧は、“０”データ時、Ｖｐｐ−Ｖａａ−Ｖｓｉｇ、“１”データ時、最大Ｖｐｐ−Ｖａａ、ドレイン−ソース間電圧は最大Ｖａａとなる。次に、セルデータ読出し後、センスアンプ回路とセルアレイのビット線間に設けた分離トランジスタをＯＦＦさせ、セルアレイ側のビット線を全て、Ｖａａにプリチャージする。これにより、選択した全てのメモリセルに、一度“１”データを書き込める。この時、セルトランジスタのゲートーソース電圧、ゲートードレイン電圧は最大Ｖｐｐ−Ｖａａ、ソース−ドレイン電圧０Ｖとなる。又、分離トランジスタをＯＦＦさせている間に、センスアンプ側では、読出しデータの増幅を行い、セルデータをチップ外に読み出す。また、書き込みデータをセンスアンプに書き込む。これら動作により、“１”データならばセンスアンプ側のビット線は、Ｖａａとなり、“０”データならばＶｓｓとなる。この後、ワード線電圧をＶｐｐから例えばＶａａに下げ、次に分離トランジスタをＯＮさせる。この時書き込むセルデータが“１”の場合、セルノードＣＮ０はＶａａ、セルアレイ側のビット線電圧はＶａａ、センスアンプ側のビット線の電圧はＶａａであるため、セルトランジスタに印加される電圧は、ゲート−ソース電圧は０Ｖ、ゲート−ドレイン電圧は０Ｖ、ソース−ドレイン電圧は０Ｖと下がる。またこの時、書き込むセルデータが“０”の場合、ワード線電圧Ｖａａがセルトランジスタのしきい値電圧より高ければ（Ｖａａ＞Ｖｔｃｅｌｌ）、“０”データのＶｓｓがセンスアンプ側から、セルアレイ側へ、さらにセルノードＣＮ０に伝播される。よって、セルノードＣＮ０はＶｓｓに、セルアレイ側のビット線電圧はＶｓｓ、センスアンプ側のビット線の電圧はＶｓｓとなるため、セルトランジスタに印加される電圧は、ゲート−ソース電圧はＶａａ、ゲート−ドレイン電圧はＶａａ、ソース−ドレイン電圧は０Ｖと下がる。最後にワード線をＶｓｓに下げ、ビット線をＶａａにプリチャージして１サイクル動作が終了する。
【００１９】
本方式によれば、セルトランジスタに印加される電圧は最大で、ゲート−ソース間電圧＝ゲート−ドレイン間電圧＝Ｖａａ或いはＶｐｐ−Ｖａａ−Ｖｓｉｇとなる。ドレイン−ソース間電圧＝Ｖａａとなる。即ち、通常、Ｖｐｐ−Ｖｓｉｇ＜２Ｖａａであるから、Ｖａａ以上の電圧がセルトランジスタに印加されないように出来る。
【００２０】
換言すれば、ワード線電圧が昇圧する条件では、必ず“１”データのみを書くため、ソース、ドレイン電圧が上がり、セルトランジスタに高電圧が印加されず、“０”データを書く場合はワード線電圧を下げるため、高電圧がセルトランジスタに印加されない。
【００２１】
よってセルトランジスタのしきい値電圧を十分に高くすることが出来、データ保持時間を保ちつつ、メモリセルトランジスタに印加される電圧を大幅に削減し、セルトランジスタの縮小を可能にし、セルサイズを縮小し、チップサイズを縮小出来る。またトランジスタのスケーリングが可能となり、ＬＳＩと同等の高性能トランジスタで実現することで、低電圧化、高速化を可能とする。かかる発明は、ＤＲＡＭに限らす、同様な構成の強誘電体メモリにも適用出来るし、発明者が先に発明した先述の強誘電体メモリにも適用出来る。
【００２２】
【発明の実施の形態】
以下、図面を参照しながら、本発明の実施形態を示す。
【００２３】
（第１の実施の形態）
図１は本発明の第１の実施形態におけるＤＲＡＭを示す。  図１（ａ）はメモリセルの等価回路、図１（ｂ）はその動作タイミングを示す。メモリセルは、１個のセルトランジスタ（ＣＴ０）と１個の常誘電体キャパシタ（ＣＣ０）が直列接続された構成を持ち、一端はプレート線（ＰＬ）に接続され、他端はビット線（ＢＬ）に接続されている。常誘電体としてはＳｉＯ2の他、ＳｉxＮ、ＳｉＮＯ、ＴａＯ、ＢａＳｒＴｉＯ等を用いることができる。ビット線振幅電圧をＶａａとすると、プレート線は、１／２Ｖａａに通常固定されている。セルの等価回路は従来ＤＲＡＭと同じである。図１（ｂ）にワード線ＷＬ、ビット線ＢＬ、セルノードＣＮ０の各ノードの電位と、ワード線−セルノート間電圧ＷＬ−ＣＮ０を表示してある。動作としては、図１（ｂ）に示す様に、スタンドバイ時、ビット線をＶａａにプリチャージしておく。動作時、選択ワード線を例えば、Ｖｓｓ（例えば接地電位）から、昇圧電位Ｖｐｐに上げて、セルトランジスタをＯＮし、前記メモリセルからビット線にセルデータを読出す。この時、ワード線がＶｓｓからＶｐｐに上がり始めると同時に、“０”データは、データの読出しにより、セルノードＣＮ０とビット線ＢＬ共に、Ｖａａから読出し信号２Ｖｓ分減少した値Ｖａａ−２Ｖｓとなる。同時に“１”データはＣＮ０電位がＶａａであるため、変化しない。ここで、信号２Ｖｓとしたのは、参照電位をＶａａ−Ｖｓとすれば、“１”と“０”の信号はＶｓとなるためである。よって、セルトランジスタの最大ゲート-ソース（ＷＬ−ＣＮ０）、ゲート−ドレイン（ＷＬ−ＢＬ）電圧は、“０”データ時、Ｖｐｐ−Ｖａａ−２Ｖｓ、“１”データ時、最大Ｖｐｐ−Ｖａａ、ドレイン−ソース（ＢＬ−ＣＮ０）間電圧は最大Ｖａａとなる。次に、セルデータ読出し後、ビット線を全て、Ｖａａにプリチャージする。これにより、選択した全てのメモリセルに、一度“１”データを書き込む。この時、セルトランジスタのゲートーソース電圧、ゲートードレイン電圧は最大Ｖｐｐ−Ｖａａ、ソース−ドレイン電圧は０Ｖとなる。次に、ワード線電圧をＶｐｐから例えばＶａａに下げ、書き込みデータが “１”データならばビット線電圧をＶａａのままとし、“０”データならばＶｓｓに下げる。これにより、書き込むセルデータが“１”の場合、セルノードＣＮ０はＶａａ、ビット線電圧はＶａａであるため、セルトランジスタに印加される電圧は、ゲート−ソース電圧は０Ｖ、ゲート−ドレイン電圧は０Ｖ、ソース−ドレイン電圧は０Ｖと下がる。またこの時、書き込むセルデータが“０”の場合、ワード線電圧Ｖａａがセルトランジスタのしきい値電圧より高ければ（Ｖａａ＞Ｖｔｃｅｌｌ）、“０”データのＶｓｓがビット線からセルノードＣＮ０に伝播される。よって、セルノードＣＮ０はＶｓｓに、ビット線電圧はＶｓｓとなるため、セルトランジスタに印加される電圧は、ゲート−ソース電圧はＶａａ、ゲート−ドレイン電圧はＶａａ、ソース−ドレイン電圧は０Ｖと下がる。最後にワード線をＶｓｓに下げ、ビット線をＶａａにプリチャージして１サイクル動作が終了する。本実施形態によれば、セルトランジスタに印加される電圧は最大で、ゲート−ソース間電圧＝ゲート−ドレイン間電圧＝Ｖａａ或いはＶｐｐ−Ｖａａ−２Ｖｓとなる。ドレイン−ソース間電圧＝Ｖａａとなる。Ｖａａ＞Ｖｔｃｅｌｌであれば、Ｖｓ値は１００ｍＶ程度であるため、Ｖｐｐ−２Ｖｓ＜２Ｖａａが普通であり、Ｖａａ以上の電圧がセルトランジスタに印加されないように出来る。即ち、ワード線電圧が昇圧する条件では、必ず“１”データのみを書くため、ソース、ドレイン電圧が上がり、セルトランジスタに高電圧が印加されず、“０”データを書く場合はワード線電圧を下げるため、高電圧がセルトランジスタに印加されない。よってセルトランジスタのしきい値電圧を十分に高くすることが出来、データ保持時間を保ちつつ、メモリセルトランジスタに印加される電圧を大幅に削減し、セルトランジスタのゲート酸化膜厚やチャネル長Ｌ等の縮小を可能にし、セルサイズを縮小し、チップサイズを縮小出来る。またトランジスタのスケーリングが可能となり、ＬＳＩと同等の高性能トランジスタで実現することで、低電圧化、高速化を可能とする。なお、ビット線をＶａａにプリチャージする方式は、従来の１／２Ｖａａにプリチャージする方式に比べて消費電力が増えることになるが、近年ＤＲＡＭのビット線振幅が２Ｖ未満になる状況においては、１／２Ｖｄｄのままでは、フリップフロック型センスアンプは、ＮＭＯＳ、ＰＭＯＳのセンスアンプトランジスタの動作条件が１／２Ｖａａ−Ｖｔ＞０であるため、もはや動作が困難になって来ており、今後Ｖａａプリチャージになるのは必然である。
【００２４】
（第２の実施の形態）
図２は本発明の第２の実施形態におけるＤＲＡＭのセルアレイとセンスアンプ回路構成を示す。
【００２５】
通常のＤＲＡＭ構成に加えて、セルアレイのビット線／ＢＬとＢＬをＶａａにプリチャージする回路とその制御信号ＨＥＱＬが追加される。またセンスアンプ回路と、セルアレイを分離するＰＨＴ信号とその分離トランジスタが追加される。本構成により図１で説明した効果が実現できる。図２では一対のビット線／ＢＬとＢＬが示されているが、ワード線方向に図２の回路が配列されてメモリセルアレイを構成している。これは、以下の他の実施形態でも同様である。また、ワード線でロウ、ＣＳＬでカラム選択される。
【００２６】
図３に図２の回路の動作例を示す。図１と同様に、メモリセルは、１個のセルトランジスタ（ＣＴ０）と１個の常誘電体キャパシタ（ＣＣ０）が直列接続された構成を持ち、一端はプレート線（ＰＬ）に接続され、他端はビット線（ＢＬ）に接続されている。ビット線振幅電圧をＶａａとすると、プレート線は、１／２Ｖａａに通常固定されている。図３には図２のＶａａイコライズ信号ＨＥＱＬ、ワード線ＷＬ０、ダミーワード線ＤＷＬ０、ＰＨＴ信号、センスアンプ制御信号／ＳＡＮ、カラム選択信号ＣＳＬ０、セルノードＣＮ０と、セルアレイ側のビット線／ＢＬ、ＢＬとセンスアンプ側のビット線／ＢＬＳＡ、ＢＬＳＡを示す。動作としては、図３に示す様に、スタンドバイ時ＨＥＱＬ＝Ｌｏｗにして、ビット線をＶａａにプリチャージしておく。動作時、選択ワード線ＷＬ０を例えば、Ｖｓｓから、昇圧電位Ｖｐｐに上げて、セルトランジスタをＯＮし、前記メモリセルからビット線にセルデータを読出す。この時、ワード線がＶｓｓからＶｐｐに上がり始めると同時に、“０”データは、データの読出しにより、セルノートＣＮ０とビット線／ＢＬ共に、Ｖａａから読出し信号２Ｖｓ分減少した値Ｖａａ−２Ｖｓとなる。同時に“１”データはＣＮ０電位がＶａａであるため、変化しない。ここで、参照電位はＤＷＬ０を下げて、Ｖａａ−Ｖｓを発生するので、“１”と“０”の信号はＶｓとなる。よって、セルトランジスタの最大ゲート-ソース（ＷＬ０−ＣＮ０）、ゲート−ドレイン（ＷＬ０−／ＢＬ）電圧は、“０”データ時、Ｖｐｐ−Ｖａａ−２Ｖｓ、“１”データ時、最大Ｖｐｐ−Ｖａａ、ドレイン−ソース（／ＢＬ−ＣＮ０）間電圧は最大Ｖａａとなる。次に、セルデータ読出し後、ＰＨＴをＶｐｐからＶｓｓに下げ、センスアンプ回路とセルアレイのビット線間に設けた分離トランジスタをＯＦＦさせ、再度ＨＥＱＬを下げ、セルアレイのビット線側のビット線を全て、Ｖａａにプリチャージする。これにより、選択した全てのメモリセルに、一度“１”データを書き込める。この時、セルトランジスタのゲートーソース電圧、ゲートードレイン電圧は最大Ｖｐｐ−Ｖａａ、ソース−ドレイン電圧０Ｖとなる。又、分離トランジスタをＯＦＦさせている間に、センスアンプ側では、／ＳＡＮを下げ、読出しデータの増幅を行い、ＣＳＬ０を上げセルデータをチップ外に読み出す、或いは、ＣＳＬ０を上げ／ＤＱ、ＤＱ線から外部データをセンスアンプに書き込む。これら動作により、“１”データならばセンスアンプ側のビット線はＶａａとなり、“０”データならばＶｓｓとなる。この後、ＨＥＱＬをＨにしてＶａａへのイコライズを解除した後、ワード線電圧をＶｐｐから例えばＶａａに下げ、次にＰＨＴをＶａａに上げ、分離トランジスタをＯＮさせる。この時書き込むセルデータが“１”の場合、セルノードＣＮ０はＶａａ、セルアレイ側のビット線電圧はＶａａ、センスアンプ側のビット線の電圧はＶａａであるため、セルトランジスタに印加される電圧は、ゲート−ソース電圧は０Ｖ、ゲート−ドレイン電圧は０Ｖ、ソース−ドレイン電圧は０Ｖと下がる。またこの時、時書き込むセルデータが“０”の場合、ワード線電圧Ｖａａがセルトランジスタのしきい値電圧より高く（Ｖａａ＞Ｖｔｃ��ｌｌ）、又分離トランジスタのゲート電圧Ｖａａが分離トランジスタの閾値電圧より高ければ（Ｖａａ＞Ｖｔ）、“０”データのＶｓｓがセンスアンプ側から、セルアレイ側へ、さらにセルノードＣＮ０に伝播される。よって、セルノードＣＮ０はＶｓｓに、セルアレイ側のビット線電圧はＶｓｓ、センスアンプ側のビット線の電圧はＶｓｓとなるため、セルトランジスタに印加される電圧は、ゲート−ソース電圧はＶａａ、ゲート−ドレイン電圧はＶａａ、ソース−ドレイン電圧は０Ｖと下がる。最後にワード線をＶｓｓに下げ、ビット線をＶａａにプリチャージして１サイクル動作が終了する。図１で述べたと同様に、ワード線電圧が昇圧する条件では、必ず“１”データのみを書き、“０”データを書く場合はワード線電圧を下げるため、Ｖａａ以上の電圧がセルトランジスタに印加されないように出来、よってセルトランジスタのしきい値電圧を十分に高くしてデータ保持時間を保ちつつ、メモリセルトランジスタに印加される電圧を削減し、セルトランジスタ、チップサイズを縮小出来る。またトランジスタのスケーリングが可能となり、ＬＳＩと同等の高性能トランジスタで実現することで、低電圧化、高速化が可能となる。またこの構成においては、読み出し時に／ＢＬ、ＢＬと／ＢＬＳＡ、ＢＬＳＡがＶａａ或いはＶａａ−２Ｖｓの時にＰＨＴ＝Ｖｐｐとして、また“０”データ書き込み時に／ＢＬ、ＢＬと／ＢＬＳＡ、ＢＬＳＡがＶｓｓの時にＰＨＴ＝Ｖａａとするため、分離トランジスタにも高電圧が印加されないようになっている。なおプリチャージに戻るとき、センスアンプ側にはＶａａへのプリチャージ回路が無いが、ＰＨＴ＝Ｖａａのままで、／ＢＬ、ＢＬをＶａａにし、／ＢＬＳＡ、ＢＬＳＡ側をまずＶａａ−Ｖｔの電位に上げた後、ＰＨＴ＝Ｖｐｐとすることにより、分離トランジスタに高電圧を印加せずして、／ＢＬＳＡ、ＢＬＳＡ側もＶａａにプリチャージ出来る。なお、センスアンプ側にもＶａａのイコライズ回路を配置するようにしても良い。
【００２７】
（第３の実施の形態）
図４は本発明の第３の実施形態におけるＤＲＡＭのセルアレイとセンスアンプ回路構成を示す。
【００２８】
図２と同様の構成であり、異なる点は、Ｖａａへのイコライズ回路がセンスアンプ側に配置されている点である。本構成により図２で示した方式と同様の効果が実現できる。図５に図４の回路の動作を示す。図３と同様の動作をし、同様の効果を有するが、異なる点は、アクティブ時はＨＥＱＬがＨｉｇｈのままであり、また、セルデータを読出してＰＨＴを下げた後、ビット線／ＢＬ、ＢＬをＶａａにイコライズするのを不要にした点である。ビット線容量をＣｂ、セル容量をＣｓとした場合、通常Ｃｂ／Ｃｓ＝５〜１０であり、スタンドバイ時、ビット線はＶａａにプリチャージしてあるため、“０”データを読み出した場合、読出し後、ビット線電位はＣｂ＊Ｖａａ／（Ｃｂ＋Ｃｓ）＝０．８３Ｖａａ〜０．９Ｖａａとなり、Ｖａａにイコライズせずして、ほぼ“０”データを“１”に書くことが出来る。勿論“１”データ読出し時は、セルノードがＶａａであるから問題は無い。
このように、図４、図５の形態は、Ｃｂ／Ｃｓ比が大きいＤＲＡＭにとっては有効な方式となる。この発明により、図１〜図３と同様の効果を有しつつ、センスアンプ側にＶａａイコライズを配置出来、センスアンプ側の回路をその両側のセルアレイで共有化出来るので、その分チップサイズを縮小出来る。
【００２９】
（第４の実施の形態）
図６は本発明の第４の実施形態を示す。図６（ａ）はメモリセル構成、図６（ｂ）はその動作例を示す。図６は図１と同様の構成、動作をし、同様の効果がある。異なる点は、ワード線電位はスタンドバイ時負の電位（−Ｖｎｎ）に設定され、これにより、セルトランジスタＯＦＦ時のゲート−ソース間電圧を負（−Ｖｎｎ）に保ち、よりトランジスタがＯＦＦするようにする。この効果によりセルトランジスタの閾値電圧Ｖｔｃｅｌｌを下げることにより、昇圧電位Ｖｐｐ自身を下げることが出来る。この様にワード線を負電位に保つ方式と図１に代表される本発明を組み合わせることが可能である。但し、ＷＬ−ＣＮ０電位は、スタンドバイ時“１”データ側が悪化し（−Ｖａａ−Ｖｎｎ）、アクティブ時にワード線をＶｐｐに上げた時、良くなる（Ｖｐｐ−Ｖａａ＋２Ｖｓ）。仕事関数の関係で正負での実際のゲート−チャネル間バイアスは変わるため、多少負にワード線電圧をバイアスした方が、ストレス電界は小さい。
また、Ｖｔｃｅｌｌを下げると基板バイアス効果が減少してＶｐｐ＋Ｖｎｎ値が小さくなるため、コア回路のストレス電界が減少する効果がある。
【００３０】
（第５の実施の形態）
図７は本発明の第５の実施形態を示す。図７（ａ）はメモリセル構成、図７（ｂ）はその動作例を示す。図７は図１と同様の構成、動作をする。異なる点はプレート線ＰＬをＶｓｓ−Ｖａａ間で駆動する点である。従来の図２８のプレート線駆動方式では、“１”−“０”データの差は２Ｖａａ−Ｖｔｃｅｌｌと閾値落ちしたが、図７では、プレート駆動と図１の発明と組み合わせることにより、“１”−“０”データの差（ＷＬ−ＣＮ０）を閾値落ちさせず２Ｖａａに上げることが出来る。
【００３１】
（第６の実施の形態）
図８は本発明の第６の実施形態における強誘電体メモリを示す。図８（ａ）はメモリセルの等価回路、図８（ｂ）はその動作タイミングを示す。メモリセルは、１個のセルトランジスタ（ＣＴ０）と１個の強誘電体キャパシタ（ＣＣ０）が直列接続された構成を持ち、一端はプレート線（ＰＬ）に接続され、他端はビット線（ＢＬ）に接続されている。強誘電体としては例えばＰｂＺｎＴｉＯやＳｒＢｉＴａＯ等がある。ビット線振幅電圧はＶａａ、プレート線は１／２Ｖａａに固定されている。図８（ｂ）にワード線ＷＬ、ビット線ＢＬ、セルノードＣＮ０の各ノードの電位と、ワード線−セルノード間電圧ＷＬ−ＣＮ０を示してある。動作としては、図８（ｂ）に示す様に、スタンドバイ時、ビット線をＶａａにプリチャージしておく。動作時、選択ワード線を例えば、Ｖｓｓから、昇圧電位Ｖｐｐに上げて、セルトランジスタをＯＮし、前記メモリセルからビット線にセルデータを読出す。この時、ワード線がＶｓｓからＶｐｐに上がり始めると同時に、“０”データの場合は、データの読出しにより、セルノードＣＮ０とビット線ＢＬ共に、Ｖａａから分極反転した電荷分（Ｐｒ＊Ｃｂ）、電位が下がり、Ｖａａ−Ｖ０となる。“１”データの場合は、分極反転せず、常誘電体成分の電荷分電位が僅かに下がり、Ｖａａ−Ｖ１となる。よって、セルトランジスタの最大ゲート-ソース（ＷＬ−ＣＮ０）、ゲート−ドレイン（ＷＬ−ＢＬ）電圧は、“０”データ時、Ｖｐｐ−Ｖａａ−Ｖ０、“１”データ時、最大Ｖｐｐ−Ｖａａ−Ｖ１、ドレイン−ソース（ＢＬ−ＣＮ０）間電圧は最大Ｖａａとなる。次に、セルデータ読出し後、ビット線を全て、Ｖａａにプリチャージする。これにより、選択した全てのメモリセルに、一度“１”データを書き込む。この時、セルトランジスタのゲートーソース電圧、ゲートードレイン電圧は最大Ｖｐｐ−Ｖａａ、ソース−ドレイン電圧は０Ｖとなる。次に、ワード線電圧をＶｐｐから例えばＶａａに下げ、書き込みデータが “１”データならばビット線電圧をＶａａのままとし、“０”データならばＶｓｓに下げる。これにより、書き込むセルデータが“１”の場合、セルノードＣＮ０はＶａａ、ビット線電圧はＶａａであるため、セルトランジスタに印加される電圧は、ゲート−ソース電圧は０Ｖ、ゲート−ドレイン電圧は０Ｖ、ソース−ドレイン電圧は０Ｖと下がる。またこの時、書き込むセルデータが“０”の場合、ワード線電圧Ｖａａがセルトランジスタのしきい値電圧より高ければ（Ｖａａ＞Ｖｔｃｅｌｌ）、“０”データのＶｓｓがビット線からセルノードＣＮ０に伝播される。よって、セルノードＣＮ０はＶｓｓに、ビット線電圧はＶｓｓとなるため、セルトランジスタに印加される電圧は、ゲート−ソース電圧はＶａａ、ゲート−ドレイン電圧はＶａａ、ソース−ドレイン電圧は０Ｖと下がる。最後にワード線をＶｓｓに下げ、ビット線をＶａａにプリチャージして１サイクル動作が終了する。セルトランジスタに印加される電圧は最大で、ゲート−ソース間電圧＝ゲート−ドレイン間電圧＝Ｖａａ或いはＶｐｐ−Ｖａａ−Ｖ０となる。ドレイン−ソース間電圧＝Ｖａａとなる。Ｖａａ＞Ｖｔｃｅｌｌであれば、Ｖ０値は５００ｍＶ程度であるため、Ｖｐｐ−Ｖ０＜２Ｖａ���が普通であり、Ｖａａ以上の電圧がセルトランジスタに印加されないように出来る。従って、ワード線電圧が昇圧する条件では、必ず“１”データのみを書くため、ソース、ドレイン電圧が上がり、セルトランジスタに高電圧が印加されず、“０”データを書く場合はワード線電圧を下げるため、高電圧がセルトランジスタに印加されない。よってセルトランジスタのしきい値電圧を確保してデータ保持時間を保ちながらメモリセルトランジスタに印加される電圧を削減し、セルトランジスタのゲート酸化膜厚やチャネル長Ｌ等の縮小を可能とし、セルサイズやチップサイズの縮小、またトランジスタのスケーリングが可能となることから、ＬＳＩと同等の高性能トランジスタで実現することで低電圧化、高速化を可能とする。尚、本形態は、プレート線を１／２Ｖｄｄの固定にしているため、“１”データのＣＮ０がＶｓｓに下がるとセル分極が破壊されるためリフレッシュが必要となる。
【００３２】
（第７の実施の形態）
図９は本発明の第７の実施形態における強誘電体メモリのセルアレイとセンスアンプ回路構成を示す。これは図８の動作を実現する回路例である。従来の強誘電体メモリ構成とは異なり、セルアレイのビット線／ＢＬとＢＬをＶａａにプリチャージする回路とその制御信号ＨＥＱＬが追加される。またセンスアンプ回路と、セルアレイを分離するＰＨＴ信号とその分離トランジスタが追加される。ＰＨＴ動作は、図２と同様であり、ＨＥＱＬ動作も図２と同様である。本構成により図８で説明した効果が得られる。
【００３３】
（第８の実施の形態）
図１０は本発明の第８の実施形態を示す。図１０（ａ）はメモリセル構成、図１０（ｂ）はその動作例を示す。図１０は図８と同様の構成、動作をし、同様の効果がある。異なる点はプレート線ＰＬをＶｓｓ−Ｖａａ間で駆動する点である。従来、強誘電体メモリでは、プレート線ＰＬをＶｓｓ−Ｖａａ間で駆動する方式が採用されているが、本発明では、プレート線駆動により、キャパシタへの印加電圧の“１”−“０”データでの差を２Ｖａａに上げつつ、セルトランジスタに印加される電圧をＶａａ以下に抑えることが可能となり、また図８で述べたリフレッシュが不要である。図１０（ａ）に示す様に、メモリ構成は、図８（ａ）と同様であり、異なる点は、セル毎にプレート線が分離されている点である。図１０（ｂ）のタイミングチャートを用いて動作を説明する。図１０（ｂ）にワード線ＷＬ、プレート線ＰＬ、ビット線ＢＬ、セルノードＣＮ０の各ノードの電位と、ワード線−セルノート間電圧ＷＬ−ＣＮ０を表示している。動作としては、図１０（ｂ）に示す様に、スタンドバイ時、ビット線をＶｓｓにプリチャージし、プレート線をＶｓｓにしておく。これによりＣＮ０はジャンクションリークによりＶｓｓで安定するため、リフレッシュ動作は不要となる。アクティブ時、まずビット線ＢＬをＶｓｓからＶａａにプリチャージする。次に選択ワード線ＷＬを例えば、Ｖｓｓから、昇圧電位Ｖｐｐに上げて、セルトランジスタをＯＮすると、ＢＬ−ＰＬ間にはＶａａの電圧が自動的に印加され、キャパシタに電圧が印加される。この結果、前記メモリセルからビット線にセルデータが読み出される。この時、ワード線がＶｓｓからＶｐｐに上がり始めると同時に、“０”データは、分極反転による、データの読出しにより、セルノードＣＮ０とビット線ＢＬ共に、ＶａａからＶａａ−Ｖ０となる。同時に“１”データは、常誘電体成分の容量によりＶａａからＶａａ−Ｖ１となる。よって、セルトランジスタの最大ゲート-ソース（ＷＬ−ＣＮ０）、ゲート−ドレイン（ＷＬ−ＢＬ）電圧は、“０”データ時、Ｖｐｐ−Ｖａａ−Ｖ０、“１”データ時、最大Ｖｐｐ−Ｖａａ―Ｖ０、ドレイン−ソース（ＢＬ−ＣＮ０）間電圧は最大Ｖａａとなる。次に、セルデータ読出し後、ビット線を全て、Ｖａａに再度プリチャージする。これにより、選択した全てのメモリセルに、一度“１”データを書き込む。この時、セルトランジスタのゲートーソース電圧、ゲートードレイン電圧は最大Ｖｐｐ−Ｖａａ、ソース−ドレイン電圧０Ｖとなる。次に、ワード線電圧をＶｐｐから例えばＶａａに下げ、書き込みデータが “１”データならばビット線電圧をＶａａのままとし、“０”データならばＶｓｓに下げる。これにより、書き込むセルデータが“１”の場合、セルノードＣＮ０はＶａａ、ビット線電圧はＶａａであるため、セルトランジスタに印加される電圧は、ゲート−ソース電圧は０Ｖ、ゲート−ドレイン電圧は０Ｖ、ソース−ドレイン電圧は０Ｖと下がる。またこの時、書き込むセルデータが“０”の場合、ワード線電圧Ｖａａがセルトランジスタのしきい値電圧より高ければ（Ｖａａ＞Ｖｔｃｅｌｌ）、“０”データのＶｓｓがビット線からセルノードＣＮ０に伝播される。よって、セルノードＣＮ０はＶｓｓ���、ビット線電圧はＶｓｓとなるため、セルトランジスタに印加される電圧は、ゲート−ソース電圧はＶａａ、ゲート−ドレイン電圧はＶａａ、ソース−ドレイン電圧は０Ｖと下がる。最後にプレート線とワード線をＶｓｓに下げ、ビット線をＶｓｓにプリチャージして１サイクル動作が終了する。
【００３４】
（第９の実施の形態）
図１１は本発明の第９の実施形態における強誘電体メモリのセルアレイとセンスアンプ回路構成を示す。従来のプレート駆動型の強誘電体メモリと異なる点は、セルアレイのビット線とセンスアンプのビット線を分離する駆動信号ＰＨＴとその分離トランジスタが配置されている点である。本構成により図１０で示した方式が実現できる。またセルトランジスタに印加される電圧を低減出来る。尚、Ｖａａへのイコライズ回路はセンスアンプ側に配置しても良い。
【００３５】
（第１０の実施の形態）
図１２は本発明の第１０の実施形態における強誘電体メモリのメモリセル構成と、その動作例を示す。図１０と同様の動作、同様の効果がある。異なる点は、一度プレート線をＶｓｓからＶａａそしてＶｓｓに下げて、強誘電体キャパシタの常誘電体成分を排除した状態でセンスアンプにより信号増幅を行った後、ビット線ＢＬをＶａａへ、ワード線をＶｐｐに上げて“１”書き込みを行い、その後ＷＬをＶａａに下げて、プレート線を再度Ｖａａに上げてから“０”書き込みをすることにより、セルトランジスタへの印加電圧を低減していることである。この様にプレート線を２度上げ下げする方式にも本発明が適用出来る。また、他の動作として、アクティブ時、ビット線をＶａａにプリチャージして、プレート線ＰＬをＶｓｓのまま、ＷＬをＶｐｐに上げセルデータを分極反転読出した後、プレートを上げ、常誘電体成分をキャンセルしてデータを読み出す。その後、ビット線をＶａａに上げつつ、プレート線をＶｓｓに下げ、“１”データを書き込み、プレート線をＶａａに再度上げた後、ワード線をＶｐｐからＶａａに下げ、その後“０”データを書き込み、最後にプレート線をＶｓｓ、ワード線をＶｓｓに下げ１サイクルを終える動作とすることが出来る。
【００３６】
（第１１の実施の形態）
図１３は本発明の第１１の実施形態における強誘電体メモリのメモリセル構成と、その動作例を示す。図１３（ａ）は、発明者の先の発明、特開平１０−２５５４８３号及び特開平１１−１７７０３６号と同様に、１個のメモリセルは、セルトランジスタと強誘電体キャパシタの並列接続で構成され、１つのメモリセルブロックは、この並列接続のメモリセルを複数直列接続して、一端は、ブロック選択トランジスタを介してビット線に接続され、他端はプレートに接続される。この構成により、平面トランジスタを用いて、４Ｆ2サイズのメモリセルが実現出来る。この構成に対しても、図１３（ｂ）に示す様に、ワード線、ブロック選択線がＶｐｐに昇圧している状況で“１”データを書き込み、Ｖａａに下げた状態で“０”データを書き込むことにより、セルトランジスタ、ブロック選択トランジスタに印加される電圧をＶａａ以下に低減して、セルトランジスタの縮小を可能にし、セルサイズを小さくしてチップサイズを縮小出来る。その他の効果は、図１〜図１２と同様である。
【００３７】
図１３はプレート線を１／２Ｖａａに固定した場合の回路構成、動作例を示している。図１３（ｂ）にブロック選択信号ＢＳ０、各ワード線ＷＬ、ビット線ＢＬ、セルノードＮ１の各ノードの電位と、ワード線ＷＬ１−セルノード間電圧ＷＬ１−Ｎ１を表示してある。動作としては、図１３（ｂ）に示す様に、スタンドバイ時、ビット線をＶａａにプリチャージしておく。この時全てのワード線ＷＬ０−３電圧はＶｐｐ、ブロック選択信号ＢＳ０はＶｓｓ、プレート線ＰＬ電圧＝１／２Ｖａａであるため、セルトランジスタのゲート−ソース電圧、ゲート−ドレイン電圧はＶｐｐ−１／２Ｖａａとなり、Ｖｐｐ＜１．５Ｖａａであれば、印加電圧はＶａａ未満と出来る。ソース−ドレイン電圧は０Ｖである。ブロック選択トランジスタでは、ゲート−ソース電圧＝０Ｖ、ゲート−ドレイン電圧＝−Ｖａａ、ソース−ドレイン電圧＝Ｖａａとなり、印加電圧は小さい。動作時、強誘電体キャパシタＣ１データを読み出す場合、ワード線ＷＬ２を、例えばＶｐｐからＶｓｓに下げ、ブロック選択信号ＢＳ０をＶｐｐに上げて、選択した強誘電体キャパシタに１／２Ｖａａの電圧を印加して、セルデータをビット線に読み出す。この時、各セルノード電位は１／２Ｖａａより高く上がる方向に進むため、昇圧したＢＳ０やＷＬ０、ＷＬ１のトランジスタへの印加電圧は緩和される方向となる。次に“０”或いは“１”データ読出し後、セルデータを読出し、次いでビット線を全てＶａａにプリチャージする。これにより、選択した全てのメモリセルに、一度“１”データを書き込む。この時、選択セルよりもビット線側の全トランジスタのゲート−ドレイン、ゲート−ソース電圧はＶｐｐ−Ｖａａとなり、選択セルのゲート−ソース電圧は−１／２Ｖａａ、ゲートードレイン電圧はＶａａ、ソース−ドレイン電圧は１／２Ｖａａとなる。また、選択セルよりプレート側の全セルトランジスタのゲート−ドレイン、ゲート−ソース電圧はＶｐｐ−１／２Ｖａａとなり、ソース−ドレイン間は０Ｖとなるので、全トランジスタの印加電圧は小さい。選択セルよりビット線側のワード線電圧ＷＬ０、ＷＬ１とブロック選択信号をＶｐｐから例えばＶａａに下げ、書き込みデータが “１”データならばビット線電圧をＶａａのままとし、“０”データならばＶｓｓに下げる。これにより、書き込むセルデータが“１”の場合、セルノードＮ１はＶａａ、ビット線電圧はＶａａであるため、ＷＬ０、ＷＬ１、ＢＳ０のトランジスタに印加される電圧は、ゲート−ソース電圧は０Ｖ、ゲート−ドレイン電圧は０Ｖ、ソース−ドレイン電圧は０Ｖと下がる。またこの時、書き込むセルデータが“０”の場合、ワード線電圧Ｖａａがセルトランジスタやブロック選択トランジスタのしきい値電圧より高ければ（Ｖａａ＞Ｖｔｃｅｌｌ）、“０”データのＶｓｓがビット線からセルノードＮ１に伝播される。よって、セルノードＮ１はＶｓｓに、ビット線電圧はＶｓｓとなるため、ＷＬ０、ＷＬ１、ＢＳ０のトランジスタに印加される電圧は、ゲート−ソース電圧はＶａａ、ゲート−ドレイン電圧はＶａａ、ソース−ドレイン電圧は０Ｖと下がる。最後にＢＳ０をＶｓｓに下げ、ワード線をＶｐｐに上げ、ビット線をＶａａにプリチャージして１サイクル動作��終了する。このように、セルトランジスタ、ブロック選択トランジスタに印加される電圧は最大で、Ｖａａ或いはＶｐｐ−１／２Ｖａａとなり、従来のＶｐｐの電圧が印加されないように出来る。なお本方式は、スタンドバイ時、プレート線を１／２Ｖｄｄに固定していても、強誘電体キャパシタをＯＮしたセルトランジスタで短絡するため、セルデータは破壊されず、リフレッシュは不要となる。
【００３８】
（第１２の実施の形態）
図１４は本発明の第１２の実施例における強誘電体メモリのメモリセル構成と、その動作例を示す。図１４は図１３と同様の動作と効果を有するが、異なる点は、ＷＬ０−ＷＬ３、ＢＳ０がスタンドバイ時、Ｖａａに設定してある点である。セルトランジスタの閾値電圧Ｖｔｃｅｌｌに対して、Ｖｐｐ−１／２Ｖａａ＞Ｖｔｃｅｌｌであれば、スタンドバイ時、ＰＬ＝１／２Ｖｄｄで、ＷＬｉ＝Ｖａａであっても、セルトランジスタはＯＮしており、この場合ＷＬ０−ＷＬ３、ＢＳ０がスタンドバイ時Ｖａａであっても良いことを示している。これによりスタンドバイ時の印加電圧と消費電力を削減できる。また図１３、図１４双方において、アクティブ時、Ｖｐｐ−１／２Ｖａａ＞Ｖｔｃｅｌｌであれば、選択セルトランジスタよりプレート側のセルトランジスタのワード線電圧もＶａａに下げても良いことがわかる。
【００３９】
（第１３の実施の形態）
図１５は本発明の第１３の実施形態における強誘電体メモリのメモリセルアレイとセンスアンプ構成を示す。発明者の先の出願のセンスアンプ回路に、セルアレイ−センスアンプ間の分離トランジスタと、セルアレイ側にＶａａへのプリチャージ回路を搭載すれば、図１３、図１４の構成の動作が実現出来、電圧緩和の効果がある。
【００４０】
（第１４の実施の形態）
図１６は本発明の第１４の実施形態における強誘電体メモリのメモリセル構成と、その動作例を示す。図１３と同様な効果、構造、動作となり、異なる点はプレート線をＶｓｓからＶａａ間で駆動させ、セルキャパシタに印加される電圧を“１”−“０”データ間で２Ｖａａ確保し、より大信号、低電圧動作を実現しつつ、セルトランジスタ、ブロック選択トランジスタへの印加電圧を緩和するようにしたものである。動作としては、図１６（ｂ）に示す様に、スタンドバイ時ビット線をＶａａにプリチャージしておく。この時全てのワード線ＷＬ０−３電圧はＶａａ、ブロック選択信号ＢＳ０はＶｓｓ、プレート線ＰＬ電圧＝０Ｖであるため、セルトランジスタのゲート−ソース電圧、ゲート−ドレイン電圧はＶａａとなり印加電圧を緩和することができる。ソース−ドレイン電圧は０Ｖである。ブロック選択トランジスタでは、ゲート−ソース電圧＝０Ｖ、ゲート−ドレイン電圧＝−Ｖａａ、ソース−ドレイン電圧＝Ｖａａとなり、印加電圧は小さい。動作時、強誘電体キャパシタＣ１データを読み出す場合、ワード線ＷＬ２を例えば、Ｖａａから、Ｖｓｓに下げ。ブロック選択信号ＢＳ０をＶｐｐに上げて、選択した強誘電体キャパシタにＶａａの電圧を印加して、セルデータをビット線に読み出す。この時、各セルノード電位は０Ｖより高く上がるため、昇圧したＢＳ０やＷＬ０、ＷＬ１のトランジスタへの印加電圧は緩和される方向となる。次に“０”或いは“１”データ読出し後、セルデータを読出し、ビット線を全て、Ｖａａにプリチャージする。これにより、選択した全てのメモリセルに、一度“１”データを書き込む。この時、選択セルより、ビット線側の全トランジスタのゲート−ドレイン、ゲート−ソース電圧はＶｐｐ−Ｖａａとなり、選択セルのゲート−ソース電圧は０Ｖ、ゲートードレイン電圧はＶａａ、ソース−ドレイン電圧はＶａａとなる。また、選択セルよりプレート側の全セルトランジスタのゲート−ドレイン、ゲート−ソース電圧はＶｐｐ−Ｖａａとなり、ソース−ドレイン間は０Ｖとなり、全てのトランジスタの印加電圧は小さい。また選択セルよりプレート側のセルトランジスタのゲート−ドレイン、ゲート−ソース電圧はＶａａ、ドレイン−ソース電圧は０Ｖとなる。次にプレート線をＶｓｓからＶａａに上げると同時に、選択セルよりプレート側のワード線をＶｐｐに上げ、Ｖａａのプレート電位を選択セルに印加する。次に、選択セルより、ビット線側のワード線電圧ＷＬ０，ＷＬ１とブロック選択信号をＶｐｐから例えばＶａａに下げ、書き込みデータが “１”データならばビット線電圧をＶａａのままとし、“０”データならばＶｓｓに下げる。これにより、書き込むセルデータが“１”の場合、セルノードＮ１はＶａａ、ビット線電圧はＶａａであるため、ＷＬ０，ＷＬ１，ＢＳ０のトランジスタに印加される電圧は、ゲート−ソース電圧は０Ｖ、ゲート−ドレイン電圧は０Ｖ、ソース−ドレイン電圧は０Ｖと下がる。またこの時、時書き込むセルデータが“０”の場合、ワード線電圧Ｖａａがセルトランジスタやブロック選択トランジスタの閾値電圧より高ければ（Ｖａａ＞Ｖｔｃｅｌｌ）、“０”データのＶｓｓがビット線からセルノードＮ１に伝播される。よって、セ��ノードＮ１はＶｓｓに、ビット線電圧はＶｓｓとなるため、ＷＬ０，ＷＬ１，ＢＳ０のトランジスタに印加される電圧は、ゲート−ソース電圧はＶａａ、ゲート−ドレイン電圧はＶａａ、ソース−ドレイン電圧は０Ｖと下がる。最後にＢＳ０をＶｓｓに下げ、ワード線をＶａａに上げ、ビット線をＶａａにプリチャージして１サイクル動作が終了する。以上述べたように、本方式によれば、セルトランジスタ、ブロック選択トランジスタに印加される電圧は最大で、Ｖａａとなり、従来のＶｐｐの電圧が印加されないように出来る。なお本方式も強誘電体キャパシタをＯＮしたセルトランジスタで短絡するため、セルデータは破壊されず、リフレッシュが不要となる。
【００４１】
（第１５の実施の形態）
図１７は本発明の第１５の実施形態における強誘電体メモリのメモリセルアレイとセンスアンプ構成を示す、本発明者の先の発明のセンスアンプ回路に、セルアレイ−センスアンプ間の分離トランジスタとセルアレイ側にＶａａへのプリチャージ回路を搭載すれば、図１６の構成の動作が実現出来、電圧緩和の効果がある。
【００４２】
以上、図１〜図１７で示した様に、本発明によれば、ＤＲＡＭおよび強誘電体メモリにおいて、セルトランジスタに印加される電圧を緩和出来、セルトランジスタの縮小、信頼性の向上が可能となる。一方、前述したように、ワード線を駆動するコア回路や昇圧回路、Ｉ／Ｏ回路においては、昇圧電圧Ｖｐｐ等の高電圧が印加され、セルトランジスタのゲート酸化膜等をスケーリング出来ても、その他の高い電圧が印加される部分では、従来技術では信頼性上、異なる酸化膜厚のトランジスタを用いる必要がある。
【００４３】
そこで、図１８〜２２、これらワード線を駆動するコア回路等、昇圧発生回路、Ｉ／Ｏ回路において、スケーリングされたトランジスタを用いても高電圧が印加されない回路構成を示す。
【００４４】
図１８は、本発明のＤＲＡＭや、強誘電体メモリメモリに適用出来るロウデコーダー（Ｒｏｗ  Ｄｅｃｏｄｅｒ）回路構成とその動作例を示す。ワード線ＷＬｍは本発明に沿って、ＶｓｓからＶｐｐ、更にＶａａからＶｓｓに変化する。
【００４５】
ＷＤＲＶは電源信号を示し、ＷＬｍがＨｉｇｈになる状態で、ＷＤＲＶをＶｐｐにするとＷＬｍにＶｐｐが出力され、ＷＤＲＶをＶａａにするとＷＬｍにＶａａが出力される構成となる。Ｖｐｐが印加される部分は、ＮＭＯＳ、ＰＭＯＳ共に２段のトランジスタを直列接続し、Ｖｐｐ未満の電圧がトランジスタに印加されるようになっている。例えばＷＬｍ＝Ｖｐｐの時、最終段のＮＭＯＳドライバトランジスタは、上のトランジスタのゲート＝ＶＮであるため、ドレイン＝Ｖｐｐであるとソース＝ＶＮ−Ｖｔと閾値落ちした電位となり、ゲート−ドレイン＝Ｖｐｐ−ＶＮ、ゲート−ソース＝Ｖｔ、ドレイン−ソース＝Ｖｐｐ−ＶＮ＋Ｖｔとなって電圧緩和され、下のトランジスタは、ドレイン＝ＶＮ−Ｖｔであり、ゲートは前段の閾値落ちのためＶＮ−Ｖｔであり、ゲート−ドレイン＝０Ｖ、ゲート−ソース＝ＶＮ−Ｖｔ、ドレイン−ソース＝ＶＮ−Ｖｔとなり電圧緩和される。Ｋ０の電位は、選択ＷＬ時、Ｖｐｐ−ＶＰとなり、Ｖｐｐ−ＶＰ＝Ｖａａに近い場合Ｋ０をゲート、ＷＤＲＶをソースとするトランジスタがＷＤＲＶをＶａａに下げる時ＯＦＦする可能性がある。しかしＫ０が下がる方向には、Ｖｐ入力のトランジスタがＯＦＦする方向であるため、ＷＤＲＶをＶｐｐからＶａａに下げた時、トランジスタがＯＮしているため、カップリングによりＫ０の電位が自動的に下がりＯｆｆしないようになっている。またＷＤＲＶ自身をＶｓｓ−Ｖａａ−Ｖｐｐ間で振幅させても良いが、Ｖｐｐ＝０ＶでＫ０＝Ｖｐｐの状態が存在するため、トランジスタにＶｐｐ電圧が印加されてしまう。
【００４６】
図１９は、本発明のＤＲＡＭや、強誘電体メモリに適用出来るロウデコーダー回路の他の構成とその動作例を示す。図１８と異なり本実施形態では、昇圧部分全てをＷＤＲＶ電源として、これをＶｐｐ−Ｖａａ間で振幅させることにより、ワード線ＷＬｍを、ＶｓｓからＶｐｐ、更にＶａａからＶｓｓへ変化させることが出来る。ＷＤＲＶがＶｐｐになる時、ＶＰ電位も上げ、ＰＭＯＳの印加電圧を緩和している。なお図１８、図１９の回路は、ＰＨＴ信号発生回路、ブロック選択信号発生回路にも適用出来る。
【００４７】
図２０は、図１８、図１９のロウデコーダー回路とその動作例を実現するＷＤＲＶ発生回路を示している。ＷＤＲＶ電位をＶｐｐ〜Ｖａａ（＝Ｖｉｎｔ）間に振幅することを実現しつつ、各々のトランジスタの印加電圧を緩和している。
尚、Ｖａａはチップ内部の動作電圧であり、チップ外部の電源電圧Ｖｄｄを、チップ内部に設けられた降圧回路で降圧して用いるのが一般的である。
【００４８】
図２１は、本発明のＤＲＡＭや、強誘電体メモリに適用出来る昇圧電位Ｖｐｐ発生回路であり、昇圧電位Ｖｐｐを発生させつつ、各トランジスタに印加される電圧を緩和出来る。
【００４９】
図２２は、本発明のＤＲＡＭや、強誘電体メモリに適用出来る、出力バッファ回路を示す。Ｖｓｓ−Ｖｄｄ振幅の出力信号を発生しつつ、各トランジスタに印加される電圧を緩和出来る。
【００５０】
図２３は、本発明を適用したＤＲＡＭ−Ｌｏｇｉｃ混載チップにおける図１〜図２３を用いた場合の各パーツでの利用トランジスタのゲート酸化膜厚例を示す。なお本実施例は強誘電体メモリ−Ｌｏｇｉｃ混載チップの場合でも当てはまる。図２３（ａ）は従来のＤＲＡＭ―Ｌｏｇｉｃ混載の例であり、メモリセル、コア回路、Ｉ／Ｏ回路は高電圧が印加されるため、酸化膜が厚い。その他従来では、全てのトランジスタの酸化膜が厚い場合が存在するが、この場合プロセスコストは小さいが、Ｌｏｇｉｃ部の性能が大幅に劣化する。図２３（ｂ）は本発明の図１〜１７を適用した場合で、コア回路、Ｉ／Ｏ回路のみ厚い。セルトランジスタを縮小でき、セルサイズ、チップサイズは小さい。図２３（ｃ）は本発明の図１〜２２を適用した場合、全ての回路におけるトランジスタの酸化膜を薄くし、高性能であり、プロセスコストが小さい。
【００５１】
図２４は、本発明を適用したＤＲＡＭチップにおける図１〜図２３を用いた場合の各パーツでの利用トランジスタのゲート酸化膜例を示す。本実施形態は強誘電体メモリ−チップの場合でも当てはまる。図２４（ａ）は従来のＤＲＡＭの例であり、全てのトランジスタの酸化膜が厚い。この場合プロセスコストは小さいが、性能が劣る。図２４（ｂ）は、メモリセル、コア回路、Ｉ／Ｏ回路は高電圧が印加されるため、酸化膜が厚い。この場合、周辺回路性能は向上するがプロセスコストが大きい。図２４（ｃ）は本発明の図１〜１７を適用した場合で、コア回路、Ｉ／Ｏ回路のみ厚く、しかもセルトランジスタを縮小でき、チップサイズが小さい。図２４（ｄ）は本発明の図１〜２２を適用した場合、全ての回路におけるトランジスタの酸化膜を薄く、高性能でありつつ、プロセスコストが小さく、セルサイズ、チップサイズが小さい。
【００５２】
図２５は本発明のＤＲＡＭや、強誘電体メモリメモリに適用出来るロウデコーダー回路構成の変形例とその動作例を示す。図２６は本発明のＤＲＡＭや、強誘電体メモリメモリに適用出来るロウデコーダー回路構成への信号ＷＤＲＶｋを発生する回路例を示す。図１８〜２０と異なり、ＰＭＯＳは１段構成である。ＰＭＯＳはホットキャリアの影響が少なく劣化し難しく、ＰＭＯＳのみ高電圧をかけることが可能となる。この例ではＷＤＲＶｋをＶｓｓからＶｐｐ、更にＶａａからＶｓｓへと変化させ、ワード線ＷＬｍを、ＶｓｓからＶｐｐ、Ｖａａ、Ｖｓｓへと変化出来ている。
以上、本発明を実施の形態に基づき説明したが、本発明はその主旨を逸脱しない限り種々変形して実施することが出来る。
【００５３】
【発明の効果】
本発明によれば、過大な電圧がセルトランジスタに印加されるのを防ぐことができる。
【００５４】
従ってセルトランジスタのしきい値電圧を高くすることが出来、データ保持時間を保ちつつ、メモリセルトランジスタに印加される電圧を削減し、セルトランジスタの縮小を可能にし、セルサイズ、チップサイズを縮小出来る。またトランジスタのスケーリングが可能となり、ＬＳＩと同等の高性能トランジスタで実現することで、低電圧化、高速化を可能とする。
【図面の簡単な説明】
【図１】  （ａ）は第１の実施の形態におけるＤＲＡＭメモリセルの回路図、（ｂ）はその動作例を示すタイミングチャート。
【図２】  第２の実施の形態における図１を実現するセルアレイ、センスアンプ回路の例を示すＤＲＡＭの回路図。
【図３】  図２の回路を用いた場合の動作例を示すタイミングチャート。
【図４】  第３の実施の形態における図１を実現するセルアレイ、センスアンプ回路例を示すＤＲＡＭの回路図。
【図５】  図４の回路を用いた場合の動作例を示すタイミングチャート。
【図６】  （ａ）は第４の実施の形態を示すＤＲＡＭメモリセル、（ｂ）はその動作例を示すタイミングチャート。
【図７】  （ａ）は第５の実施の形態を示すＤＲＡＭメモリセル、（ｂ）はその動作例を示すタイミングチャート。
【図８】  （ａ）は第６の実施の形態を示す強誘電体メモリセル、（ｂ）はその動作例を示すタイミングチャート。
【図９】  第７の実施の形態を示す、図８を実現するセルアレイ、センスアンプ回路例を示す回路図。
【図１０】  （ａ）は第８の実施の形態を示す、強誘電体メモリセル、（ｂ）はその動作例を示すタイミングチャート。
【図１１】  第９の実施の形態を示す、図１０を実現するセルアレイ、センスアンプ回路例を示す回路図。
【図１２】  （ａ）は第１０の実施の形態を示す、強誘電体メモリセル、（ｂ）はその動作例を示すタイミングチャート。
【図１３】  （ａ）は第１１の実施の形態を示す、強誘電体メモリセル、（ｂ）はその動作例を示すタイミングチャート。
【図１４】  （ａ）は第１２の実施の形態を示す、強誘電体メモリセルと、その動作例を示すタイミングチャート。
【図１５】  第１３の実施の形態を示す、図１４を実現するセルアレイ、センスアンプ回路例を示す回路図。
【図１６】  （ａ）は第１４の実施の形態を示す、強誘電体メモリセル、（ｂ）はその動作例を示すタイミングチャート。
【図１７】  第１５の実施の形態を示す、図１６を実現するセルアレイ、センスアンプ回路例を示す回路図。
【図１８】  （ａ）はロウデコーダーの回路図、（ｂ）はそのタイミングチャート。
【図１９】  （ａ）はロウデコーダーの他の回路図、（ｂ）はそのタイミングチャート。
【図２０】  （ａ）はロウデコーダー用信号発生回路の回路図、（ｂ）はそのタイミングチャート。
【図２１】  （ａ）（ｂ）は昇圧電位Ｖｐｐ発生回路の回路図、（ｃ）はそのタイミングチャート。
【図２２】  出力バッファ回路の回路図。
【図２３】  チップ内の各回路で用いるトランジスタの酸化膜例を示す図。
【図２４】  チップ内の各回路で用いるトランジスタの他の酸化膜例を示す図。
【図２５】  ロウデコーダー回路の他の形態を示す回路図。
【図２６】  ロウデコーダー用信号発生回路の回路図。
【図２７】  （ａ）は従来ＤＲＡＭの構成、（ｂ）はその動作を示す図。
【図２８】  （ａ）は従来メモリの構成、（ｂ）はその動作を示す図。
【符号の説明】
ＣＣ０、ＣＣ１、ＦＣ０，ＦＣ１  メモリセル
ＣＮ０，ＣＮ１，Ｎ１、ＦＮ０，ＦＮ１  セルノード
ＣＴ０、ＣＴ１、ＦＴ０，ＦＴ１  セルトランジスタ
／ＢＬ、ＢＬ  セルアレイ側のビット線
／ＢＬＳＡ，ＢＬＳＡ  センスアンプ側のビット線
ＰＬ  プレート電極
ＷＬ０〜ＷＬ３，ＷＬｍ  ワード線
ＢＳ０、ＢＳ１  ブロック選択線
ＤＷＬ０，ＤＷＬ１  ダミーワード線
ＳＡ  センスアンプ回路
ＰＨＴ  φｔ制御（ＳＡとアレイの分離、接続用）
ＨＥＱＬ  Ｖａａへのプリチャージ信号
ＰＲＣＨ  ロウデコーダープリチャージ信号
ＸＡｉ，ＸＢｉ，ＸＣｉ，ＸＤｉ  アドレス信号
ＶＮ，ＶＰ  電源
ＶＰＰ  昇圧電位
ＷＤＲＶ，ＷＤＲＶｋ  ワード線電源信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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