(57)【特許請求の範囲】
【請求項１】
受信クロックに同期して受信データが書き込まれる第１のＦＩＦＯメモリと、
前記受信クロックのクロック周波数を１／Ｎに分周し、１／Ｎに分周された前記受信クロックを、前記第１のＦＩＦＯメモリの読み出しクロックとして前記第１のＦＩＦＯメモリに出力する手段と、
前記第１のＦＩＦＯメモリに蓄えられているデータ量と設定値とを比較し、前記第１のＦＩＦＯメモリに蓄えられているデータ量が前記設定値より大きいときには、前記第１のＦＩＦＯメモリのデータの読み出しを行い、前記第１のＦＩＦＯメモリに蓄えられているデータ量が前記設定値より小さいときには、前記第１のＦＩＦＯメモリのデータの読み出しを停止する手段と、
前記第１のＦＩＦＯメモリから読み出されたデータが書き込まれる第２のＦＩＦＯメモリと、
前記第２のＦＩＦＯメモリに蓄えられているデータ量を監視し、前記第２のＦＩＦＯメモリに蓄えられているデータ量に応じて、前記第２のＦＩＦＯメモリの読み出しクロックの周波数を制御する手段とを具え、
Ｎ＞１とし、
前記第１のＦＩＦＯメモリの書き込みクロックのクロック周波数をＫ、前記第２のＦＩＦＯメモリの読み出しクロックのクロック周波数をＬとしたとき、前記クロック周波数Ｋと前記クロック周波数Ｌとの間に、Ｋ／Ｎ＞Ｌの関係が成立していることを特徴とするデータ受信装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、伝送路を介してデータを伝送する場合に、受信側装置のタイミングを送信側装置のタイミングに追従させるデータ伝送方式に係り、特に、そのデータ伝送方式で使用するデータ受信装置に関する。
【０００２】
【従来の技術】
映像データなどのデータ伝送においては、送信側のクロックを受信側に送り受信側で再生する必要がある。
クロック再生の方法としては、Scrambled-NRZI(SMPTE259M),8B/10BCoding(DVB_ASI) などがある。しかしながら、これらの方法はチャンネルコーディングであり、送信装置と受信装置は、直接つながっている必要がある。
【０００３】
伝送路が映像データと全く独立のクロックで動作している場合でも、クロック再生が可能な方式としては、ＭＰＥＧで採用しているＰＣＲと呼ばれるクロック情報を送る方式がある。この方式は、データ以外にクロック情報を送らなければならないため、オーバーヘッドが大きくなるという欠点がある。また、オーバーヘッドを小さくするために、クロック情報の送り出しの間隔を広くすると再生クロックを制御する間隔が広くなりビデオ信号での周波数偏差が発生しやすくなる。
【０００４】
送信側、受信側装置内部の動作クロック周波数と伝送路の伝送速度とが異なる場合に、当該装置と伝送路との間に速度差を吸収するためのＦＩＦＯメモリを設けてデータ伝送を行う伝送システムにおいて、受信側装置のＦＩＦＯメモリに蓄えられているデータの量を監視し、データの量の増減に応じて受信側装置の読み出しクロックのクロック周波数を制御することで、受信側装置の動作クロックを送信側装置のそれに同期させる方式が、公開特許公報、特開平１０−９３５４０号「データ伝送方式」に記載されている。
【０００５】
図２を参照してこの方式を簡単に紹介するに、送信装置１は伝送路のクロックでデータを出力し、受信装置３は、伝送路のクロックでデータを取り込んでいる。すなわち、伝送路２が基準となるため、送信装置内部で使用しているクロックは受信側に伝達されない。
【０００６】
図３は、受信装置でのクロック再生方法を示していて、回線からのデータは、受信データ入力としてＦＩＦＯメモリ４に書き込まれる。ＦＩＦＯメモリ４に書き込まれたデータは、減算器５の出力として得られ、カウンタ６の計数値からカウンタ７の計数値を差し引いた値と設定値との差分により制御される電圧制御発振器９の出力である読み出しクロックにより読み出される。なお、符号８は、電圧制御発振器９の制御電圧（入力電圧）を平滑するためのローパスフィルタ（ＬＰＦ）を示している。
【０００７】
上記において、設定値とは、パケットサイズおよびパケットの受信間隔によって決まる定数であり、通常、書き込まれているデータ量がＦＩＦＯメモリ４の容量の半分を占める量にあらかじめ設定する。
【０００８】
受信データは、速度が速くバースト的にＦＩＦＯメモリ４に書き込まれる。一方、ＦＩＦＯメモリ４からの読み出し出力は、出力が映像データであるため、連続で出力される（標準テレビで２７０Ｍｂｐｓ、ハイビジョンテレビで１４８５Ｍｂｐｓ）。
【０００９】
クロック再生の動作は次のとおりである。
いま、ＦＩＦＯメモリ４に蓄えられているデータの量が設定値より低くなると、電圧制御発振器９の制御電圧が下がることによって電圧制御発振器９の発振周波数（読み出しクロツクの周波数）が下がり、ＦＩＦＯメモリ４の読み出し速度が下がり、従って、ＦＩＦＯメモリ４にデータが貯まるように働く。
【００１０】
逆に、ＦＩＦＯメモリ４に蓄えられているデータの量が設定値より高くなると、電圧制御発振器９の制御電圧が上がることによって電圧制御発振器９の発振周波数（読み出しクロツクの周波数）が上がり、ＦＩＦＯメモリ４の読み出し速度が上がり、従って、ＦＩＦＯメモリ４内のデータが少なくなるように働く。
【００１１】
電圧制御発振器９の制御の容易さの点からみると、パケットサイズは、小さいほど制御点が多くなるため制御が容易に行えるようになる。ただし、パケットサイズが小さくなると各パケット毎のヘツダ情報のため、オーバーヘッドが大きくなり回線利用率が悪くなる。
【００１２】
また、上記設定値は、設定値が大きいほどＦＩＦＯメモリ４の容量を大きくし、受信データ量に変動があってもＦＩＦＯメモリ４で吸収できるようにすることが可能なため、電圧制御発振器の制御が容易に行えるようになる。しかしながら、設定値を大きくするとＦＩＦＯメモリ４の容量を大きくしなければならず、また遅延も大きくなる。
【００１３】
なお、図３において、符号１０乃至１３で示される部分は、伝送路を通して送られてきた受信データの各パケツトから必要なパケツトのみをＦＩＦＯメモリ４に書き込むために、パケツトヘッダをヘッダ検出部１０で検出し、検出したヘッダの中に含まれているデータ量サイズを読み取り、当該サイズに対応する期間だけゲート１２，１３が開くように入力制御部１１によって制御を行う部分であ。
【００１４】
【発明が解決しようとする課題】
上述した従来のデータ伝送方式（特開平１０−９３５４０号公報に記載されているもの）は、データ伝送回線の多重度が少なく、パケットの間隔が短いときには有効な方法であった。しかし、回線容量が増大し、データ伝送回線の多重度が多くなり、また、パケットサイズが大きくなってくると、データ伝送回線は時分割多重（ＴＤＭ）回線であるため、必要なデータが一瞬のうちに大量に到着し、次の到着まで長時間待たされることになる。
【００１５】
その結果、受信側装置の電圧制御発振器の制御電圧がデータの入力量によって変動し、送信側装置の周波数に比べて変動してしまうことになる。この変動を押さえるために、電圧制御発振器の制御入力に強力なローパスフィルタをかけると、今度は、送信側装置の周波数が変化したにもかかわらず、受信側装置の周波数の追従速度が遅くなるという欠点があった。
【００１６】
本発明の目的は、受信データ量の不均一性に起因する受信クロックの変動を抑制するとともに受信クロックの応答特性を改善するようにしたデータ受信装置を提供することにある。
【００１７】
上記目的を達成するため、本発明データ受信装置は、受信クロックに同期して受信データが書き込まれる第１のＦＩＦＯメモリと、
前記受信クロックのクロック周波数を１／Ｎに分周し、１／Ｎに分周された前記受信クロックを、前記第１のＦＩＦＯメモリの読み出しクロックとして前記第１のＦＩＦＯメモリに出力する手段と、
前記第１のＦＩＦＯメモリに蓄えられているデータ量と設定値とを比較し、前記第１のＦＩＦＯメモリに蓄えられているデータ量が前記設定値より大きいときには、前記第１のＦＩＦＯメモリのデータの読み出しを行い、前記第１のＦＩＦＯメモリに蓄えられているデータ量が前記設定値より小さいときには、前記第１のＦＩＦＯメモリのデータの読み出しを停止する手段と、
前記第１のＦＩＦＯメモリから読み出されたデータが書き込まれる第２のＦＩＦＯメモリと、
前記第２のＦＩＦＯメモリに蓄えられているデータ量を監視し、前記第２のＦＩＦＯメモリに蓄えられているデータ量に応じて、前記第２のＦＩＦＯメモリの読み出しクロックの周波数を制御する手段とを具え、
Ｎ＞１としたことを特徴とするものである。
【００１８】
また、本発明データ受信装置は、前記第１のＦＩＦＯメモリの書き込みクロックのクロック周波数をＫ、前記第２のＦＩＦＯメモリの書き込みクロックのクロック周波数をＬとしたとき、前記クロック周波数Ｋと前記クロック周波数Ｌとの間に、Ｋ／Ｎ＞Ｌの関係が成立していることを特徴とするものである。
【００１９】
【発明の実施の形態】
以下に添付図面を参照し、発明の実施の形態に基づいて本発明を詳細に説明する。
図１は、本発明データ受信装置の一実施形態をブロック図にて示している。
図１において、１４，１５はＦＩＦＯメモリ、１６，１７，１８はカウンタ、１９，２０は加算器、２１は１／Ｎ分周器、２２はクロック制御回路、２３は比例制御回路、２４は積分制御回路、２５は微分制御回路、および２６は電圧制御発振器である。
【００２０】
動作について説明する。
図１において、受信データ入力は、回線クロックに同期して、ＦＩＦＯメモリ１４に書き込まれる。ここで、受信データは、時分割多重されたデータから当該受信側装置に必要なデータだけを取りだしたもので、高速で入力される。
【００２１】
また、回線クロックも、ＦＩＦＯメモリ１４に供給されて書き込まれるとともに、受信データを書き込んだ個数を計数するカウンタ１６および回線クロックのクロック周波数を１／Ｎに分周する１／Ｎ分周器２１にも供給される。
【００２２】
１／Ｎ分周器２１の出力はクロック制御回路２２を介してＦＩＦＯメモリ１４に供給され、書き込まれた受信データを読み出すための読み出しクロック（つまり、ＦＩＦＯメモリ１４の読み出しクロック）として使用される。
【００２３】
ここで、回線クロック（これは、ＦＩＦＯメモリ１４の書き込みクロックでもある）のクロック周波数Ｋ、ＦＩＦＯメモリ１５の読み出しクロックのクロック周波数Ｌ、および分周比Ｎの間には次式が成立することが必要である。
Ｋ／Ｎ＞Ｌ
その理由は、ＦＩＦＯメモリ１５の読み出しクロックは連続（他方、ＦＩＦＯメモリ１４の読み出しクロックは、クロック制御回路２２により間欠的にされている）であり、上式の関係が成立しないと、ＦＩＦＯメモリ１５がアンダーフローしてしまい、ＦＩＦＯメモリ１５からデータが読み出せなくなってしまうからである。
【００２４】
また、１／Ｎ分周器２１の分周比Ｎは、Ｎ＞１とする。これは、Ｎ＝１とすると、ＦＩＦＯメモリ１４から読み出されたデータのデータレートが回線のデータレートと同じになってしまい、ＦＩＦＯメモリ１４の効果が生じないからである。
【００２５】
カウンタ１６から出力される受信データをＦＩＦＯメモリ１４に書き込んだ個数と、カウンタ１７から出力されるＦＩＦＯメモリ１４から読み出したデータの個数とを加算器１９に供給して、前者から後者を減算する。得られた減算結果は、ＦＩＦＯメモリ１４に蓄えられている（書き込まれたデータの個数から読み出したデータの個数を差し引いたものであるため）データの量を意味している。
【００２６】
１／Ｎ分周器２１により分周された回線クロックは、比較回路とオン・オフ回路を具えたクロック制御回路２２に供給される。クロック制御回路２２は、加算器１９から供給されるＦＩＦＯメモリ１４に蓄えられているデータの量とあらかじめ定めた設定値とを比較し、蓄えられているデータの量が設定値より大きいときにはクロックを通過させてデータの読み出しを行い、小さいときにはクロックを通過させないで、従ってデータの読み出しを停止するように、いわば、クロックのゲート回路として動作する。
以上のように構成することにより、ＦＩＦＯメモリ１４から読み出されるデータの量が均一化される。
【００２７】
このように量的に均一化されたデータは直接ＦＩＦＯメモリ１５に書き込まれる。
ＦＩＦＯメモリ１５およびその周辺回路の構成および動作は、上述の公開特許公報（特開平１０−９３５４０号）に記載されている受信側装置の構成および動作と基本的に同じであるが、簡単に説明するならば、カウンタ１７、カウンタ１８および加算器２０（それぞれカウンタ１６、カウンタ１７および加算器１９に対応し、上述と同じ動作を行う）によりＦＩＦＯメモリ１５に蓄えられているデータの量を監視し、その監視出力により電圧制御発振器２６を制御し、ＦＩＦＯメモリ１５の読み出しクロック周波数を変化させる。これにより、ＦＩＦＯメモリ１５がアンダーフローもオーバーフローも起こさないように制御することが可能になる。
【００２８】
なお、本実施形態においては、図１に示すように、ＦＩＦＯメモリ１５の読み出しクロック周波数を制御する制御回路にＰＩＤ制御を用いている。ここに、比例制御回路２３はシステムの応答特性を調整し、積分制御回路２４はシステムの定常偏差特性を改善し、微分制御回路２５はシステムのオーバーシュート、アンダーシュートを抑制する働きをする。
【００２９】
【発明の効果】
本発明によれば、受信側装置のＦＩＦＯメモリに蓄えられているデータの量を監視し、蓄えられているデータ量の増減により、ＦＩＦＯメモリの読み出しクロックのクロック周波数を制御して、受信側装置の内部動作クロック周波数を送信側装置の内部動作クロック周波数に一致させるようにしたデータ受信装置において、パケット間隔が長くなっても、受信側装置で安定に読み出しクロックを再生することができる。
【図面の簡単な説明】
【図１】  本発明データ受信装置の一実施形態をブロック図にて示している。
【図２】  特開平１０−９３５４０号公報に記載されているデータ伝送方式を示している。
【図３】  同じく特開平１０−９３５４０号公報に記載されている受信側装置の構成をブロック図にて示している。
【符号の説明】
１４，１５  ＦＩＦＯメモリ
１６，１７，１８  カウンタ
１９，２０  加算器
２１  １／Ｎ分周器
２２  クロック制御回路
２３  比例制御回路
２４  積分制御回路
２５  微分制御回路
２６  電圧制御発振器
【図１】
0003806046.tif 000002
【図２】
0003806046.tif 000003
【図３】
0003806046.tif 000004