(57)【特許請求の範囲】
【請求項１】
シリコン、多結晶シリコン、二酸化ケイ素、シリコンーゲルマニウム化合物からなる材料群から選択される基板と、
該基板上に設けられており、Ｔｉ、Ｔａ、ＴｉＮ、ＴａＮ、ＴｉＳｉＮ、ＴａＳｉｎ、ＴｉＡｌＮからなる群から選択される材料により形成された第２バリア層と、
該第２バリア層上に設けられており、Ｉｒによって形成された第１電極層と、
該第１電極層上に設けられており、Ｐｔによって形成された第２電極層と、
該第２電極層上に設けられており、ＩｒＯ2によって形成された第１バリア層と、
該第１バリア層上に設けられた鉛ゲルマネート（ＰＧＯ）膜と、
該ＰＧＯ膜上に設けられた導電性膜上部電極と、
を備える強誘電体デバイス。
【請求項２】
前記第２バリア層が１０から１００ｎｍの範囲の厚さを有する、請求項１に記載の強誘電体デバイス。
【請求項３】
前記上部電極が、前記ＰＧＯ膜上のＰｔの第３電極層と、該第３電極層の上のＩｒの第４電極層と、をさらに備える請求項１に記載の強誘電体デバイス。
【請求項４】
前記ＰＧＯ膜と前記第３電極層との間にＩｒＯ2の第３バリア層がさらに設けられている、請求項３に記載の強誘電体デバイス。
【請求項５】
前記ＰＧＯ膜が１０から１００％の範囲でＰｂ5Ｇｅ3Ｏ11相である、請求項１に記載の強誘電体デバイス。
【請求項６】
前記ＰＧＯ膜が第２のＰｂ3ＧｅＯ5相を有する、請求項５に記載の強誘電体デバイス。
【請求項７】
前記ＰＧＯ膜がエピタキシャル成長されたｃ軸Ｐｂ5Ｇｅ3Ｏ11相である、請求項５に記載の強誘電体デバイス。
【請求項８】
前記ＰＧＯ膜が、５０から５００ｎｍの範囲の厚さを有する、請求項１に記載の強誘電体デバイス。
【請求項９】
前記第１電極層が５０から２００ｎｍの範囲の厚さを有し、前記第２電極層が１０から２００ｎｍの範囲の厚さを有する、請求項１に記載の強誘電体デバイス。
【請求項１０】
前記第１電極と前記第２電極とをあわせた厚さが１００から４００ｎｍである、請求項９に記載の強誘電体デバイス。
【請求項１１】
前記第１バリア層が５から５０ｎｍの範囲の厚さを有する、請求項１に記載の強誘電体デバイス。
【請求項１２】
基板上に強誘電体デバイスを形成する方法であって、
ａ）シリコン、多結晶シリコン、二酸化ケイ素、シリコンーゲルマニウム化合物からなる材料群から選択される基板の上にＴｉ、Ｔａ、ＴｉＮ、ＴａＮ、ＴｉＳｉＮ、ＴａＳｉｎ、ＴｉＡｌＮからなる群から選択される材料により第２バリア層を形成する工程と、
ｂ）該第２バリア層の上にＩｒによって第１電極層を形成する工程と、
ｃ）該第１電極層の上にＰｔによって第２電極層を形成する工程と、
ｄ）該第２電極層の上にＩｒＯ2によって第１バリア層を形成する工程と、
ｅ）前記第１バリア層上に鉛ゲルマネート（ＰＧＯ）膜を形成する工程と、
ｆ）前記ＰＧＯ膜上に導電性膜上部電極を形成する工程と、
を包含する方法。
【請求項１３】
前記第２バリア層が１０から１００ｎｍの範囲の厚さである、請求項１２に記載の方法。
【請求項１４】
前記工程ｄ）が、前記第１および前記第２電極層を酸素雰囲気中でアニーリングすることによって、該第２電極層の上にＩｒＯ2を形成する工程を包含する、請求項１２に記載の方法。
【請求項１５】
前記工程ｄ）が、ＰＶＤ、ＣＶＤ、ＭＯＣＶＤからなる群から選択されたプロセスを用いて、ＩｒＯ2を堆積する工程を包含する、請求項１２に記載の方法。
【請求項１６】
前記工程ｂ）が、Ｉｒを５０から２００ｎｍの範囲の厚さに堆積する工程を包含する、請求項１２に記載の方法。
【請求項１７】
前記工程ｃ）が、Ｐｔを１０から２００ｎｍの範囲の厚さに堆積する工程を包含する、請求項１２に記載の方法。
【請求項１８】
前記工程ｂ）およびｃ）が、ＩｒとＰｔをあわせて１００から４００ｎｍの範囲の厚さに堆積する工程を包含する、請求項１２に記載の方法。
【請求項１９】
前記工程ｂ）およびｃ）が、電子ビーム蒸着、ＣＶＤ、ＰＶＤ、およびＭＯＣＶＤからなる群から選択されたプロセスで、室温から５００℃の温度範囲で前記ＩｒとＰｔを堆積することを包含する、請求項１２に記載の方法。
【請求項２０】
前記工程ｄ）が、前記第１バリア層を５から５０ｎｍの範囲の厚さに形成する工程を包含する、請求項１２に記載の方法。
【請求項２１】
前記工程ｅ）が、４００から５５０℃の温度範囲で、ＭＯＣＶＤプロセスによって５０から５００ｎｍの範囲の厚さにＰＧＯ膜を堆積する工程を包含する、請求項１２に記載の方法。
【請求項２２】
前記工程ｅ）が、１０から１００％の範囲でＰｂ5Ｇｅ3Ｏ11相を形成する工程を包含する、請求項１２に記載の方法。
【請求項２３】
前記工程ｅ）が、第２のＰｂ3ＧｅＯ5相を形成する工程を包含する、請求項１２に記載の方法。
【請求項２４】
前記工程ｅ）が、ｃ軸Ｐｂ5Ｇｅ3Ｏ11相をエピタキシャル成長する工程を包含する、請求項１２に記載の方法。
【請求項２５】
前記工程ｅ）が、５０から５００ｎｍの範囲の厚さに前記ＰＧＯ膜を形成する工程を包含する、請求項１２に記載の方法。
【請求項２６】
前記工程ｄ）が、前記工程ｅ）におけるＭＯＣＶＤプロセスに備えて、２０００から４０００ｓｃｃｍの流量、２から２０ｔｏｒｒの圧力、４００から５５０℃の範囲の基板温度で、５分から１５分間、酸素をあらかじめ流してＩｒＯ2を形成する工程を包含する請求項２１に記載の方法。
【請求項２７】
前記工程ｆ）が、
１）  前記ＰＧＯ膜の上に第３のＰｔ電極層を形成する、サブ工程と、
２）  該第３のＰｔ電極層の上に第４のＩｒ電極層を形成する、サブ工程と、
を包含する、請求項１２に記載の方法。
【請求項２８】
前記工程ｅ）に続く工程であって、
ｅ1）  該工程ｅ）において形成された前記ＰＧＯ膜上に、ＩｒＯ2の第３バリア層を形成する工程をさらに包含する、請求項１２に記載の方法。
【請求項２９】
前記工程ｆ）に続く工程であって、
ｇ）  酸素雰囲気中で前記第３のＰｔ電極層および前記第４のＩｒ電極層をアニーリングする工程をさらに包含する、請求項２８に記載の方法。
【請求項３０】
前記工程ｅ1）は、ＰＶＤ、ＣＶＤ、ＭＯＣＶＤからなる群から選択された堆積方法でＩｒＯ2を堆積する工程を包含する、請求項２８に記載の方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は一般に集積回路（ＩＣ）の製造、より具体的には、積層された貴金属の電極を有する鉛ゲルマネート強誘電体構造の製造に関する。
【０００２】
【従来の技術】
白金（Ｐｔ）および他の貴金属がＩＣ強誘電体キャパシタで使用される。それらの固有の化学抵抗が貴金属の使用の動機付けである。この特性は、特に強誘電体キャパシタの製造において見られるような高温での酸化アニーリング条件下において望まれる。加えて、貴金属とペロブスカイト金属酸化物のような強誘電体材料との間の化学的相互作用は無視できる。
【０００３】
上述の貴金属は、強誘電体材料によって分離される導電性電極対として用いられる。電極対のうちの１つ（もしくは両方の電極）は、しばしばＩＣ内のトランジスタ電極、もしくは電気的に導電性のトレースに接続される。周知のように、これらの強誘電体デバイスは、ヒステリシスループで表される電荷と電圧の関係に伴い電極に印加した電圧に基づいて分極し得る。メモリデバイスに使用する場合、分極した強誘電体デバイスは「１」もしくは「０」を表すのに使用され得る。これらのメモリデバイスは、しばしばｆｅｒｒｏ―ＲＡＭ、またはＦｅＲＡＭと呼ばれる。強誘電体デバイスは不揮発性である。すなわち、そのデバイスは、強誘電体が埋め込まれたＩＣから電源を取り除いた後でさえ、依然として分極したままである。
【０００４】
【発明が解決しようとする課題】
貴金属電極でさえ、金属の使用に課題がある。おそらく広く使用されている貴金属であるＰｔは、特に、高温アニーリングプロセスで、酸素の拡散を可能にする。Ｐｔを通過した酸素の拡散は隣接するバリアおよび基板材料の酸化という結果をもたらす。典型的な隣接する基板材料はシリコンもしくは二酸化ケイ素である。酸化はＰｔと隣接する層との間の密着性を弱くし得る。酸化はまた、隣接する基板の層との間の導電性を妨害し得る。シリコン基板は特に酸素の拡散の結果生じる問題に影響されやすい。結果は、劣化したメモリ特性を有する強誘電体デバイスになり得る。あるいは、ＩＣのアニーリングプロセスの温度を強誘電体デバイスの劣化を防ぐために制限しなければならない。
【０００５】
様々な方法で、ＩＣ製造における導電性膜として貴金属の使用に関連する相互拡散、密着性および導電性といった問題の改良を試みている。チタン（Ｔｉ）、酸化チタン（ＴｉＯ2）および窒化チタン（ＴｉＮ）層が、シリコン（Ｓｉ）中への酸素の相互拡散を抑制するため貴金属とシリコン基板との間に置かれている。しかしながらＴｉ層は一般的に６００℃より低いアニーリング温度でのみ効果的である。６００℃のアニーリング後，ＰｔはＴｉ層を通って拡散し、シリコンと反応してシリサイド生成物を形成する。さらに、Ｐｔは酸素の拡散を止めることはできない。高温アニーリング後、シリコンおよび電極との間の接触を絶縁する酸化ケイ素の薄い層がシリコン表面に形成され得る。
【０００６】
もう１つのＰｔ金属膜のアニーリングに関連する課題は、剥離およびヒロックの形成である。これら両方の課題は、高温アニーリング中に隣接するＩＣ層でＰｔの熱膨張および熱応力の違いに関する。Ｐｔ膜上にあるＴｉ層はＰｔ膜の応力の低下、ヒロック形成を抑制することで公知である。
【０００７】
Ｉｒはまた、酸素の相互拡散の課題を解決するための試みで用いられてきた。Ｉｒは高融点を有し、化学的に安定である。Ｐｔと比較して、Ｉｒは酸素の拡散に対してより耐性がある。さらに、酸化した場合でさえ、酸化イリジウムは導電性を持つ。次の層がＴｉの場合、Ｉｒ／Ｔｉバリアは酸素の相互拡散に対して優れた不浸透性をもつ。しかしながらＩｒはＴｉを通って拡散し得る。Ｐｔのように、Ｉｒは、シリコンもしくは酸化ケイ素に非常によく反応する。それゆえ、Ｉｒ／ＴｉもしくはＩｒ／ＴｉＮ二重層バリアは理想的なバリア金属ではない。
【０００８】
Ｐｂ5Ｇｅ3Ｏ11はその適度な分極性と低い比誘電率のため、１−トランジスタ（１Ｔ）用途のような、不揮発性メモリ強誘電体材料の候補である。しかしながら、この材料は対称性の低い強誘電体材料であり、ｃ軸方向にのみ自発分極が存在すると広く考えられている。さらに、ＰｂＯ−ＧｅＯ2系において、Ｐｂ5Ｇｅ3Ｏ11相の安定範囲は大変狭い。化合物、あるいは成長温度における相対的に小さいずれでさえも、他の鉛ゲルマネート（ＰＧＯ）化合物、あるいは相の形成を引き起こし得る。それゆえ、この強誘電体材料の首尾よい使用は堆積方法および隣接する電極材料に左右される。
【０００９】
適切な下部電極は、有用な鉛ゲルマネート（Ｐｂ5Ｇｅ3Ｏ11）強誘電体薄膜を堆積することを必要とする。下部電極は、基板への優れた密着性、良好な電気導電性、ならびに酸素および鉛に対する良好なバリア特性を有しなければならない。優れた下部電極はまた、鉛系強誘電体薄膜の疲労劣化を改良し、かつ漏れ電流を減少させなければならない。プロセス方法の観点から、下部電極は相対的に低いＭＯＣＶＤ温度で、ｃ軸配向した鉛ゲルマネート（Ｐｂ5Ｇｅ3Ｏ11）薄膜に好ましい核生成と成長表面を与え得る。
【００１０】
白金単層は、ＰＺＴやＳＢＴをベースにした不揮発性強誘電体メモリにおける下部電極として広く用いられる。しかし、酸素および鉛のような元素は、容易にＰｔを透過して拡散し得、バリア層（Ｔｉ、ＴｉＮ）および／または基板（ＳｉまたはＳｉＯ2）と反応し、それらのすべては酸化されやすい。有害な酸化は基板との弱い密着性、そして白金と基板層との間の質の悪い界面をもたらす。
【００１１】
さらに、激しい疲労は強誘電体薄膜に関連する固有の問題であり、白金単層電極を用いることでは改良されない。疲労劣化は、強誘電体膜および電極間の界面における酸素空孔エントラップメント（ｏｘｙｇｅｎ  ｖａｃａｎｃｙ  ｅｎｔｒａｐｍｅｎｔ）に起因する空間電荷によるドメインピンニング（ｄｏｏｍａｉｎ  ｐｉｎｎｉｎｇ）によると考えられる。疲労特性は、界面における空間電荷の形成を防ぐために導電性酸化物電極を用いることによって、顕著に改良され得ると考えられる。最後に、強誘電体薄膜の堆積中、典型的にヒロックが白金単層電極層の表面上で見られる。ヒロックは、白金膜内部のストレスに起因する。ヒロックは漏れ電流の増加、またはデバイスのショートという結果にさえなる。
【００１２】
イリジウム単層下部電極はまた、ＰＺＴやＳＢＴをベースにしたデバイスに用いられる。イリジウム下部電極は、酸素および鉛に関する優れたバリア特性および基板への優れた密着性を有する。しかし、ＭＯＣＶＤによるｃ軸配向の鉛ゲルマネート（Ｐｂ5Ｇｅ3Ｏ11）薄膜の堆積方法は、白金電極と比べて高いプロセス温度を必要とする。Ｉｒ電極上にｃ軸配向の鉛ゲルマネート（Ｐｂ5Ｇｅ3Ｏ11）薄膜を堆積する温度範囲は、５００〜６００℃である。さらに、より低い核生成サイト密度が、白金電極上に堆積した膜と比べて、大変粗い鉛ゲルマネート（Ｐｂ5Ｇｅ3Ｏ11）薄膜表面の原因となる。最後に、ＭＯＣＶＤプロセス中イリジウム電極の表面上におけるヒロックの形成がやはり観測される。
【００１３】
ＲｕＯ2のような金属酸化物電極は、疲労劣化を改良するためにＰＺＴをベースにした不揮発性メモリに用いられる。しかしＲｕＯ2電極は漏れ電流の増加の原因となる。酸化物／白金二重層電極は、漏れ電流を減少し、かつバリア特性およびヒロック問題を改良する。しかし、漏れ電流は白金単層電極を用いた場合よりもまだ大きい。さらに、薄い酸化層が形成され、高いシート抵抗の結果となる。
【００１４】
白金層下部の導電性エキゾチック窒化物層（Ｔｉ−Ａｌ−Ｎ）、貴金属−絶縁体合金バリア層（Ｐｄ−Ｓｉ−Ｎ）、そして類似した変形物を含んだ、他のいくつかの酸素バリア層が存在する。これらの酸化物バリアは、下部電極の要求を満たすためにより完全なプロセス工程および多層電極を必要とする。Ｐｔ／ＩｒＯ2電極は、ＳＢＴをベースにしたデバイスに用いられる。しかしながら、Ｐｔ／ＩｒＯ2電極は鉛系薄膜にはあまり適していない。酸化薄膜層は、疲労劣化を改良するために強誘電体膜および白金電極間で、なお必要とされるからである。
【００１５】
【課題を解決するための手段】
Ｚｈａｎｇらが発明し、および１９９９年３月５日に出願された「Ｉｒｉｄｉｕｍ  Ｃｏｎｄｕｃｔｉｖｅ  Ｅｌｅｃｔｒｏｄｅ／Ｂａｒｒｉｅｒ  Ｓｔｒｕｃｔｕｒｅ  ａｎｄ  Ｍｅｔｈｏｄ  ｆｏｒ  Ｓａｍｅ」というタイトルの同時係属中の米国出願番号０９／２６３、５９５、代理人番号ＳＭＴ３６４は、相互拡散に対して耐性のあるＩｒ／Ｔａ積層膜を開示している。
【００１６】
Ｚｈａｎｇらが発明し、および１９９９年３月５日に出願された「Ｉｒｉｄｉｕｍ  Ｃｏｍｐｏｓｉｔｅ  Ｂａｒｒｉｅｒ  Ｓｔｒｕｃｔｕｒｅ  ａｎｄ  Ｍｅｔｈｏｄ  ｆｏｒ  Ｓａｍｅ」というタイトルの同時係属中の米国出願番号０９／２６３、９７０、代理人番号ＳＭＴ３６６は、相互拡散に対して耐性がありかつ高温でアニーリング中安定であるＩｒ複合膜を開示している。
【００１７】
Ｚｈａｎｇらが発明し、および１９９９年５月２１日に出願された「Ｃｏｍｐｏｓｉｔｅ  Ｉｒｉｄｉｕｍ−Ｍｅｔａｌ−Ｏｘｙｇｅｎ  Ｂａｒｒｉｅｒ  Ｓｔｒｕｃｔｕｒｅ  ｗｉｔｈ  Ｒｅｆｒａｃｔｏｒｙ  Ｍｅｔａｌ  Ｃｏｍｐａｎｉｏｎ  Ｂａｒｒｉｅｒ  ａｎｄ  Ｍｅｔｈｏｄ  ｆｏｒ  Ｓａｍｅ」というタイトルの同時係属中の米国出願番号０９／３１６、６６１、代理人番号ＳＬＡ４０４は、酸素環境下での高温アニーリング後も導電性および構造的安定性を維持する酸化遷移金属バリア層を有するＩｒ複合薄膜を開示している。
【００１８】
Ｚｈａｎｇらが発明し、および１９９９年５月２１日に出願された「Ｃｏｍｐｏｓｉｔｅ  Ｉｒｉｄｉｕｍ  Ｂａｒｒｉｅｒ  Ｓｔｒｕｃｔｕｒｅ  ｗｉｔｈＯｘｉｄｉｚｅｄ  Ｒｅｆｒａｃｔｏｒｙ  Ｍｅｔａｌ  ＣｏｍｐａｎｉｏｎＢａｒｒｉｅｒ  ａｎｄ  Ｍｅｔｈｏｄ  ｆｏｒ  Ｓａｍｅ」というタイトルの同時係属中の米国出願番号０９／３１６，６４６、代理人番号ＳＬＡ４０５は、酸素環境下での高温アニーリング後も導電性および構造的安定性を維持する酸化遷移金属バリア層を有するＩｒ複合薄膜を開示している。
【００１９】
Ｔｉｎｇｋａｉ  Ｌｉらが発明し、１９９９年４月２８日に出願された「Ｍｕｌｔｉ−Ｐｈａｓｅ  Ｌｅａｄ  Ｇｅｒｍａｎａｔｅ  Ｆｉｌｍ  ａｎｄ  Ｄｅｐｏｓｉｔｉｏｎ  Ｍｅｔｈｏｄ」というタイトルの、同時係属中の米国出願番号０９／３０１，４３５、代理人番号ＳＬＡ４００において、Ｐｂ3ＧｅＯ5の第２相が、ｃ軸配向を有さず多結晶の粒径が大きくなるＰｂ5Ｇｅ3Ｏ11に追加される。結果として膜は、Ｐｒ値および誘電率が増加し、Ｅｃ値が減少した。このような膜は、超小径電子機械システム（ＭＥＭＳ）、高速マルチチップモジュール（ＭＣＭ）、ＤＲＡＭ、ＦｅＲＡＭの作成に有効である。
【００２０】
Ｔｉｎｇｋａｉ  Ｌｉらが発明し、１９９９年４月２８日に出願された「Ｃ−Ａｘｉｓ  Ｏｒｉｅｎｔｅｄ  Ｌｅａｄ  Ｇｅｒｍａｎａｔｅ  Ｆｉｌｍ  ａｎｄ  Ｄｅｐｏｓｉｔｉｏｎ  Ｍｅｔｈｏｄ」というタイトルの、同時係属中の米国出願番号０９／３０１，４２０、代理人番号ＳＬＡ４０１において、ＰＧＯ膜が開示される。この膜は、主により小さなＰｒ値、より低い誘電率、ならびにより大きなＥｃ値を有するｃ軸配向をもつ。このような膜は、１Ｔメモリの作成に有効である。
【００２１】
Ｔｉｎｇｋａｉ  Ｌｉらが発明し、１９９９年４月２８日に出願された「Ｅｐｉｔａｘｉａｌｌｙ  Ｇｒｏｗｎ  Ｌｅａｄ  Ｇｅｒｍａｎａｔｅ  Ｆｉｌｍ  ａｎｄ  Ｄｅｐｏｓｉｔｉｏｎ  Ｍｅｔｈｏｄ」というタイトルの、同時係属中の米国出願番号０９／３０２，２７２、代理人番号ＳＬＡ４０２において、極めて高いｃ軸配向を有するエピタキシャル成長したＰＧＯ膜が開示されている。結果として、大きなＰｒ値とＥｃ値、およびより低い誘電率が得られる。このような膜は、１Ｔ、および１トランジスタ／１キャパシタ（１Ｔ／１Ｃ）ＦｅＲＡＭ用途において有効である。
【００２２】
Ｔｉｎｇｋａｉ  Ｌｉらが発明し、１９９９年４月２８日に出願された「Ｆｅｒｒｏｅｌａｓｔｉｃ  Ｌｅａｄ  Ｇｅｒｍａｎａｔｅ  Ｆｉｌｍ  ａｎｄ  Ｄｅｐｏｓｉｔｉｏｎ  Ｍｅｔｈｏｄ」というタイトルの、同時係属中の米国出願番号０９／３０１，４３４、代理人番号ＳＬＡ４０３において、改良した強弾性を有するＣＶＤ  Ｐｂ3ＧｅＯ5膜がＭＥＭＳやＭＣＭ作成において有効であることが記載されている。上述の同時係属中の特許出願は、本明細書中で参考として援用されている。
【００２３】
強誘電体電極がＩｒおよびＰｔの最もよい特徴を組みこむように製造することが可能である場合、利点がある。
【００２４】
ＩＣ製造において導体、導電性のバリア、もしくは電極としてＩｒおよび／またはＰｔの使用における代替手段が開発された場合、利点がある。下地となるＳｉ基板に相互作用することなくＩｒおよびＰｔを使用する場合、利点がある。
【００２５】
ＩｒまたはＰｔ膜が相互拡散の特性を改良するために変えられた場合、利点がある。さらに、この改良されたタイプのＩｒまたはＰｔ膜がＳｉ基板とＩｒまたはＰｔの相互作用を防ぐために挿入された膜をともなって積層された場合、利点がある。挿入された膜が、電極と強誘電体材料の間の相互拡散を防ぐ場合、利点がある。
【００２６】
従って、強誘電体デバイスは、シリコン基板、基板上にＩｒ第１電極層、ならびに第１電極層上にＰｔ第２電極層を備えることで提供される。第１および第２電極層は、あわせて約１００から４００ｎｍの厚さを有し、およびＰＧＯ膜の密着性、バリア特性、ならびに均一性を改良するために用いられる。
【００２７】
ＰＧＯ膜の界面を改良するため、かつ、第１および第２電極層への酸素の拡散を制限するために、ＩｒＯ2第１バリア層を第２電極層上に堆積する。約１０から１００％の堆積するＰｂ5Ｇｅ3Ｏ11相を有する鉛ゲルマネート（ＰＧＯ）膜を第１電極層の上に堆積する。任意で、ＰＧＯ膜はエピタキシャル成長したＰｂ5Ｇｅ3Ｏ11相である。この方法において、低い漏れ電流および疲労にたいする抵抗を有する強誘電体デバイスが形成される。
【００２８】
約１０から１００ナノメートル（ｎｍ）の厚さを有する、Ｔｉ、Ｔａ、ＴｉＮ、ＴａＮ、またＴｉＳｉＮもしくはＴａＳｉＮのような窒素および耐熱金属を含んだ３元窒化物のような材料の第２バリア層は、基板および電極層間の相互拡散を最小化するために、基板および第１電極層間に挿入される。さらに、基板および電極層間の密着が第２バリアを用いることによって改良される。
【００２９】
最終的に、強誘電体デバイスはＰＧＯ上に導電膜上部電極を加えることにより、キャパシタを形成する。上部電極は、第２層状電極を形成するために、任意にＰＧＯ膜上に第３Ｐｔ電極、および第３電極上に第４Ｉｒ電極層を備える。層状の上部電極が用いられる場合、下にあるＰＧＯ膜との界面を改良するために、第３バリア層はＰＧＯ膜および第３電極層間に挿入される。
【００３０】
また、以下の工程を包含する、基板上に強誘電体を形成する方法を提供する。：
ａ）  基板上に、およそ１５０ｎｍの厚さのＩｒ電極層の形成。；
ｂ）  第１電極層上に、およそ５０ｎｍの厚さのＰｔ電極層の形成。；
ｃ１）  第２電極層上に、およそ１５ｎｍの厚さのＩｒＯ2第１バリア層の形成。；
ｃ２）  Ｔｉ、Ｔａ、ＴｉＮ、ＴａＮ、そして窒素と耐熱金属を含んだ３元窒化物からなる群から選択され、基板および第１電極層間に挿入された、およそ２５ｎｍの厚さを有する第２バリア層の形成。；
ｄ）  およそ４００から５５０℃の温度範囲でのＭＯＣＶＤ法によって、およそ１００〜２００ｎｍの範囲の厚さまで、第１バリア層膜上のＰＧＯ層の形成。
【００３１】
第１バリア層を形成する、異なる３方法がある。第１方法において、工程ｃ１）は第２電極層上に第１バリア層酸化物を形成するために、第１および第２電極層のアニーリングを包含する。第２方法において、工程ｃ１）は、ＩｒＯ2第１バリア層を堆積するために、ＰＶＤ、ＣＶＤ、ＭＯＣＶＤからなる群から選択される方法を用いることを包含する。第３方法において、工程ｃ１）は、およそ２０００から４０００ｓｃｃｍの流量で酸素をあらかじめ流し、およそ１０ｔｏｒｒの成長チャンバ圧力、およそ４００から５５０℃の範囲の基板温度でおよそ１０分から１５分間、工程ｄ）におけるＭＯＣＶＤ法に備えたＩｒＯ2の形成を包含し、それにより第１バリア層が同じ場所で形成される。
【００３２】
工程ａ）およびｂ）は、およそ２００〜３００℃の温度範囲で、電子ビーム蒸着、ＣＶＤ、ＰＶＤ、およびＭＯＣＶＤからなる群から選択される方法で、第１および第２電極層の堆積を包含する。
【００３３】
キャパシタが形成される場合、さらなる工程が工程ｄ）に続く。：
ｄ１）  工程ｄ）で形成されたＰＧＯ膜上にＩｒＯ2第３バリア層の形成。これにより、ＰＧＯ膜および第３ならびに第４電極層間の界面が改良される。；
ｅ）  ＰＧＯ膜上に第３電極層の形成。；
さらに
ｆ）  第３電極層上に第４電極層の形成。これにより強誘電体キャパシタが形成される。
【００３４】
本発明の強誘電体デバイスは、基板と、該基板上に貴金属を包含する第１電極層と、該第１電極層上に貴金属を包含する第２電極層であって、それにより該第１および該第２電極層が後で堆積される膜の密着性、バリア特性、および均一性を改良する、第２電極層と該第２電極層上の第１バリア層であって、それにより該第１バリア層が後で堆積される層との界面を改良し、該第１および該第２電極層の中への酸素の拡散を制限する、第１バリア層と、該基板と該第１電極層間に挿入された第２バリア層であって、それにより該第２バリア層が該基板および該電極層間の相互拡散を最小化し、該基板と該電極層間の密着性を改良する、第２バリア層と、を備える。
【００３５】
前記第１バリア層上の鉛ゲルマネート（ＰＧＯ）膜であって、それにより低い漏れ電流および疲労に対する抵抗性を有する強誘電体デバイスが形成される、ＰＧＯ膜をさらに備えてもよい。
【００３６】
前記第２バリア層がおよそ１０から１００ｎｍの範囲の厚さを有してもよい。
【００３７】
前記第２バリア層材料がＴｉ、Ｔａ、ＴｉＮ、ＴａＮ、および窒素と貴金属を包含する３元窒化物からなる群から選択されてもよい。
【００３８】
前記ＰＧＯ膜上に導電性膜上部電極をさらに備え、キャパシタが形成されてもよい。
【００３９】
前記上部電極がさらに前記ＰＧＯ膜上のＰｔの第３電極層と、該第３電極層の上のＩｒの第４電極層であって、それにより第２層状電極が形成される、第４電極層と、をさらに備えてもよい。
【００４０】
前記ＰＧＯ膜と前記第３電極層との間に挿入された、ＩｒＯ2の第３バリア層であって、それにより該ＰＧＯ膜と該第３および前記第４電極層との間の界面が改良される、第３バリア層をさらに備えてもよい。
【００４１】
前記第１電極層がＩｒであってもよい。
【００４２】
前記第２電極層がＰｔであってもよい。
【００４３】
前記第１バリア材料がＩｒＯ2であってもよい。
【００４４】
前記ＰＧＯ膜がおよそ１０から１００％の範囲でＰｂ5Ｇｅ3Ｏ11相であり、それにより、より小さなＰＧＯ結晶粒の形成が促進されてもよい。
【００４５】
前記ＰＧＯ膜がＰＧＯ材料の第２のＰｂ3ＧｅＯ5相を包含し、それにより、より大きなＰＧＯ結晶粒の形成が促進されてもよい。
【００４６】
前記ＰＧＯ膜がエピタキシャル成長し、ｃ軸Ｐｂ5Ｇｅ3Ｏ11相ＰＧＯ材料であってもよい。
【００４７】
前記ＰＧＯ膜が、およそ５０から５００ｎｍの範囲の厚さを有してもよい。
【００４８】
前記基板がシリコン、多結晶シリコン、二酸化ケイ素、シリコンーゲルマニウム化合物からなる材料群から選択されてもよい。
【００４９】
前記第１電極層がおよそ５０から２００ｎｍの範囲の厚さを有し、前記第２電極層がおよそ１０から２００ｎｍの範囲の厚さを有してもよい。
【００５０】
前記第１および前記第２電極とをあわせた厚さがおよそ１００から４００ｎｍであってもよい。
【００５１】
前記第１バリア層がおよそ５から５０ｎｍの範囲の厚さを有してもよい。
【００５２】
本発明の基板上に強誘電体デバイスを形成する方法は、ａ）該基板の上に第２バリア層を形成する工程と、ｂ）該第２バリア層の上に第１電極層を形成する工程と、ｃ）該第１電極層の上に第２電極層を形成する工程と、ｄ）該第２電極層の上に第１バリア層を形成する工程であって、それにより前記第１バリア層が後に堆積される層との界面を改良し、そして酸素が該第１および該第２電極層中に拡散されるのを制限する、工程と、を包含する。
【００５３】
前記工程ａ）が、Ｔｉ、Ｔａ、ＴｉＮ、ＴａＮ、および窒素と耐熱金属を含む３元窒化物からなる群から選択される前記第２バリア層材料を含み、該第２バリア層がおよそ１０から１００ｎｍの範囲の厚さであってもよい。
【００５４】
前記工程ｄ）が、前記第１および前記第２電極層を酸素雰囲気中でアニーリングし、該第２電極層の上に第１バリア層の酸化物を形成する工程を包含してもよい。
【００５５】
前記工程ｄ）が、ＰＶＤ、ＣＶＤ、ＭＯＣＶＤからなる群から選択されたプロセスを用いて、ＩｒＯ2の第１バリア層を堆積する工程を包含してもよい。
【００５６】
前記工程ｂ）が、Ｉｒをおよそ５０から２００ｎｍの範囲の厚さに堆積してもよい。
【００５７】
前記工程ｃ）が、Ｐｔをおよそ１０から２００ｎｍの範囲の厚さに堆積する工程を包含してもよい。
【００５８】
前記工程ｂ）およびｃ）が、ＩｒとＰｔをあわせておよそ１００から４００ｎｍの範囲の厚さに堆積する工程を包含してもよい。
【００５９】
前記工程ｂ）およびｃ）が、電子ビーム蒸着、ＣＶＤ、ＰＶＤ、およびＭＯＣＶＤからなる群から選択されたプロセスで、およそ室温から５００℃の温度範囲で前記第１および前記第２電極層を堆積することを包含してもよい。
【００６０】
前記工程ｄ）が、前記第１バリア層をおよそ５から５０ｎｍの範囲の厚さに形成する工程を包含してもよい。
【００６１】
前記工程ｄ）に続く工程であって、ｅ）前記第１バリア層の上にＰＧＯ膜を形成する工程をさらに包含してもよい。
【００６２】
前記工程ｅ）が、およそ４００から５５０℃の温度範囲で、ＭＯＣＶＤプロセスによっておよそ５０から５００ｎｍの範囲の厚さにＰＧＯ膜を堆積する工程を包含してもよい。
【００６３】
前記工程ｅ）が、およそ１０から１００％の範囲でＰｂ5Ｇｅ3Ｏ11相であるＰＧＯ膜を包含し、それにより小さなＰＧＯ結晶粒の形成が促進されてもよい。
【００６４】
前記工程ｅ）が、ＰＧＯ材料の第２のＰｂ3ＧｅＯ5相を有するＰＧＯ膜を包含し、それにより、より大きいＰＧＯ結晶粒の形成が促進されてもよい。
【００６５】
前記工程ｅ）が、ＰＧＯ材料であるｃ軸Ｐｂ5Ｇｅ3Ｏ11相をエピタキシャル成長する工程を包含してもよい。
【００６６】
前記工程ｅ）が、およそ５０から５００ｎｍの範囲の厚さに前記ＰＧＯ膜を形成する工程を包含してもよい。
【００６７】
前記工程ｄ）が、前記工程ｅ）におけるＭＯＣＶＤプロセスに備えて、およそ２０００から４０００ｓｃｃｍの流量、圧力はおよそ２から２０ｔｏｒｒ、基板温度はおよそ４００から５５０℃の範囲でおよそ５分から１５分間、酸素をあらかじめ流してＩｒＯ2を形成し、それにより前記第１バリア層が本来の場所で形成される工程を包含してもよい。
【００６８】
前記工程ｅ）に続く工程であって、ｆ）前記ＰＧＯ膜の上に導電性膜上部電極を形成する工程をさらに包含し、キャパシタが形成されてもよい。
【００６９】
前記工程ｆ）が、１）  前記ＰＧＯ膜の上に第３のＰｔ電極層を形成する、サブ工程と、２）  該第３電極層の上に第４のＩｒ電極層を形成する、サブ工程と、
を包含し、それにより強誘電体キャパシタが形成されてもよい。
【００７０】
前記工程ｅ）に続く工程であって、ｅ1）  該工程ｅ）において形成された前記ＰＧＯ膜上に、ＩｒＯ2の第３バリア層を形成し、それにより、該ＰＧＯ膜と前記第３および前記第４電極層との間の界面を改良する工程をさらに包含してもよい。
【００７１】
前記工程ｆ）に続く工程であって、ｇ）  酸素雰囲気中で前記第３および前記第４電極層をアニーリングする工程をさらに包含し、前記工程ｅ1）が該工程ｇ）の実行と同時に本来の場所でおきてもよい。
【００７２】
前記工程ｅ）の後、かつ、前記工程ｆ）の前に、前記工程ｅ1）を行い、該工程ｅ1）は、ＰＶＤ、ＣＶＤ、ＭＯＣＶＤからなる群から選択された堆積方法でＩｒＯ2を堆積する工程を包含してもよい。
【００７３】
【発明の実施の形態】
ＰＧＯ相のＰｂ5Ｇｅ3Ｏ11は約５０の低い比誘電率をもち、ＰＺＴの１０００およびＳＢＴの３００と比べて対照的である。低誘電率は１トランジスタ型メモリの用途において、プログラミング電圧を下げる際の主要因となる。鉛ゲルマネートは低対称の強誘電体材料である。自発分極は、およそ３〜５μＣ／ｃｍ2の値で１軸（ｃ軸）方向のみに起こる。そのキュリー温度はおよそ１７７℃である。急冷、プリンティング、熱堆積、フラッシュ堆積、パルスエキシマレーザーアブレーション、ｄｃ反応性スパッタリング、そしてゾル−ゲル法のような多くの方法が、鉛ゲルマネート薄膜を作製するために用いられてきた。
【００７４】
本発明は、有機金属化学気相成長法（ＭＯＣＶＤ）によるＰｔ／Ｉｒ下部電極上の鉛ゲルマネートの形成を開示する。
【００７５】
（実験データ）
鉛ゲルマネート薄膜は、ＭＯＣＶＤプロセスでＰｔ／ＴｉＮ／ＳｉＯ2／Ｓｉ、Ｉｒ／Ｔｉ／ＳｉＯ2／ＳｉおよびＰｔ／Ｉｒ／Ｔｉ／ＳｉＯ2電極上に形成された。液体送達システムは、［Ｐｂ（ｔｈｄ）2］や［Ｇｅ（ＥＴＯ）4］前駆体を成長チャンバへ届けるために用いられた。蒸発器の温度は約１５０〜２００℃であった。［Ｐｂ（ｔｈｄ）2］と［Ｇｅ（ＥＴＯ）4］のモル比は、およそ５：３、および基板温度は約４００〜６００℃であった。成長チャンバ内の圧力は、２〜２０Ｔｏｒｒと変化した。ＡｒおよびＯ2の流量率は、それぞれ４０００標準立方センチメートル毎分（ｓｃｃｍ）と２０００ｓｃｃｍであった。電極の特性をシート抵抗測定およびオージェ電子分光（ＡＥＳ）法によって研究した。ＰＧＯ薄膜の微細構造および相は、それぞれ走査型電子顕微鏡法（ＳＥＭ）とＸ線回折（ＸＲＤ）によって決定した。膜の化学組成をエネルギー分散Ｘ線回折（ＥＤＸ）によって決定した。膜の漏れ電流および誘電率をそれぞれ、ＨＰ４１５５−６精密半導体パラメータアナライザとＫｅｉｔｈｌｅｙ１８２ＣＶアナライザを用いて測定した。膜の強誘電特性を標準ＲＴ６６Ａテスタによって測定した。
【００７６】
結果は、Ｐｔ下部電極上に堆積したＰＧＯ膜はより均一な傾向があり、その上ｃ軸配向したＰＧＯ薄膜に必要な温度はより低い（４５０〜５００℃）ことを示す。しかし、２次の相は、より低温でより簡単にＰｔ基板上に形成される。これに対してＩｒ電極上に堆積されたＰＧＯ薄膜は、核生成密度が低いためにより粗くなり、堆積温度がおよそ４００〜５００℃になると、Ｐｂ5Ｇｅ3Ｏ11相はランダムに配向する傾向にある。堆積温度を上げることによってｃ軸に配向したＰＧＯ薄膜が得られるが、大きな粒径のＰｂ3ＧｅＯ5の２次相もまた形成される。
【００７７】
Ｉｒ／Ｔｉ電極は、Ｐｔ／Ｔｉ、Ｐｔ／ＴｉＯ2またはＰｔ／ＴｉＮ電極よりも良好な密着性を有する。従って、電極表面の平滑性、ＰＧＯ膜の均一性、抵抗性のあるバリア特性、および密着性の優れた点を兼ね備えるため、Ｐｔ層をＩｒ／Ｔｉ上に堆積した。
【００７８】
図１（ａ）−（ｃ）は、ラピッドサーマルプロセス（ＲＴＰ）中のＰｔ／ＴｉＮ、Ｉｒ／ＴｉおよびＰｔ／Ｉｒ／Ｔｉ電極のシート抵抗の変化を示す。Ｐｔ／ＴｉＮ電極のシート抵抗は、５５０℃未満の温度でわずかに減少し、次いでＴｉＮ層が酸化し始める７５０℃まで増加する。類似した結果がＰｔ／Ｔｉ電極で得られた。しかし、Ｉｒ／Ｔｉ電極のシート抵抗は焼きなまし点となる８００℃に達するまで減少し続ける。これは、Ｉｒ結晶粒の成長およびさらなるバリア層の酸化が止まったことを示す。Ｐｔ／Ｉｒ／Ｔｉ電極に関して、シート抵抗は５５０℃まで減少し、次いで増加する。これは、バリア層のさらなる酸化を示している。
【００７９】
図２（ａ）と２（ｂ）は、異なる温度でアニーリングを行なった本発明の電極の深さのＡＥＳ分析のプロファイルを示す。Ｐｔ／Ｉｒ／Ｔｉ電極の酸化メカニズムを研究するため、試料を５５０℃および６５０℃でアニーリングした。図２（ｂ）のＡＥＳスペクトルから、Ｏ2中で５分間６５０℃でのアニーリング後、ＩｒおよびＰｔ層間で相互拡散が起こっていることを示し得る。同時にＴｉ層が酸化する。従って、ＰｔおよびＩｒの相互拡散がＩｒ層のバリア特性を下げ得ると考えられる。高温アニーリング中、ＴｉはＰｔ／Ｉｒ層を透過して外に拡散され、一方酸素はＰｔ／Ｉｒ層を透過して中に拡散され、Ｔｉ層の完全な酸化を引き起こす。
【００８０】
一方、５５０℃でアニーリングされた試料は、図２（ａ）に示されるように全てのＰｔ／Ｉｒ／Ｔｉ層の間で相互拡散は全くみられない。これは、５５０℃未満でアニーリングした場合、電極が安定したままであることを示している。しかし、Ｐｔ層の表面にまだ少量のＩｒＯ2があらわれていることを示し得る。ＩｒＯ2は、後で堆積するＰＧＯ薄膜の表面状態を変える。
【００８１】
図３（ａ）〜（ｃ）は、本発明の１つの電極を含む、３つの電極の上に堆積したＰＧＯ薄膜の微細構造を示す図である。図３（ａ）から、Ｐｔ電極上に堆積したＰＧＯ膜は非常に均一であり、層状成長を示すことが分かる。膜は連続性があり、これは核生成密度が高いことを示す。ＸＲＤデータは、膜はｃ軸に配向したＰｂ5Ｇｅ3Ｏ11相、加えて複数のＰｂ3ＧｅＯ5２次相であることを示す。Ｐｔ電極上にｃ軸配向したＰＧＯ薄膜の堆積処理温度は、通常およそ４００〜５００℃である。
【００８２】
図３（ｂ）は、Ｉｒ基板上に堆積したＰＧＯ薄膜がより粗いことを示す。ＸＲＤデータは、好ましいｃ軸配向と複数のＰｂ3ＧｅＯ5２次相を含む多結晶Ｐｂ5Ｇｅ3Ｏ11相であることを示す。Ｉｒ電極上の粗いＰＧＯ膜は、低い核生成密度と高い処理温度（５００〜６００℃）が原因となっている。Ｉｒ基板上のＰＧＯ膜質を改良するため、２段階堆積法を開発した。第１段階では、高い核生成密度を得るため４００〜４５０℃でＰＧＯ膜の薄層を堆積する。第２段階では、ｃ軸に配向したＰＧＯ膜を得るため約５００〜６００℃のより高温で連続的にＰＧＯ膜を堆積する。２段階堆積法により、連続した平滑な膜が得られる。第２段階はより高温で行なうので、大きな粒径のＰｂ3ＧｅＯ5２次相の形成を防ぐのが困難である。
【００８３】
図３（ｃ）は、Ｐｔ／Ｉｒ基板上に堆積された純粋にｃ軸配向したＰＧＯ薄膜を示す。Ｐｔ／Ｉｒ上にＰＧＯ膜を堆積するために設定した処理温度は、ＰｔまたはＩｒどちらかの電極上にＰＧＯ膜を堆積するために設定した温度の中間である。同様に、Ｐｔ／Ｉｒ電極上に堆積したＰＧＯ膜の均一性は、ＩｒおよびＰｔ電極上に堆積したＰＧＯ膜の均一性の中間である。これは、ＰｔおよびＩｒの相互拡散による。Ｐｔ表面上の少量のＩｒＯ2が、Ｐｔ／Ｉｒ電極の表面状態を変化させる。さらに、Ｐｔ／Ｉｒ／Ｔｉの密着性がＰｔ／Ｔｉ、Ｐｔ／ＴｉＮおよびＰｔ／ＴｉＯ2電極よりもより良好であることが分かった。
【００８４】
図４（ａ）〜（ｃ）は、Ｐｔ上部電極の堆積の次に、図３（ａ）〜（ｃ）の３つの電極上のＰｂ5Ｇｅ3Ｏ11薄膜の強誘電特性を示す。図４（ａ）で示されるように、Ｐｔ下部電極上に堆積したＰＧＯ膜は、２Ｐｒ（分極電界（ｐｏｌａｒｉｚａｔｉｏｎ  ｆｉｅｌｄ））が約２．０４マイクロクーロン毎平方センチメートル（μＣ／ｃｍ2）であり、１００キロボルト毎センチメートル（ｋＶ／ｃｍ）で漏れ電流は約４．５×１０-7アンペア毎平方センチメートル（Ａ／ｃｍ2）、および誘電率は約５０である。
【００８５】
Ｉｒ基板上により高温で堆積したＰＧＯ膜の粒径は、Ｐｔ電極上に堆積したＰＧＯ膜の粒径よりも大きい。その２Ｐｒは、約５．６７μＣ／ｃｍ2とより大きくなり、１００ｋＶ／ｃｍで漏れ電流は２×１０-6Ａ／ｃｍ2、および誘電率は約１００となる。しかし、図４（ｂ）で示されるように、ヒステリシスループはＰｂ3ＧｅＯ5２次相を経て歪曲する。
【００８６】
Ｐｔ／Ｉｒ電極上に堆積した膜の粒径は、ＰｔおよびＩｒ電極上に堆積したＰＧＯ膜の粒径よりも小さい。その２Ｐｒは、約１．３８μＣ／ｃｍ2となり、１００ｋＶ／ｃｍで漏れ電流は３．６×１０-7Ａ／ｃｍ2、および誘電率は４５と小さくなる。図４（ｃ）は、ＰＧＯ薄膜の残留分極が粒径に強く依存することを示している。これに対して、漏れ電流はＰＧＯ膜質および電極特性の両方に依存している。
【００８７】
図５は、本発明の多層電極である図３（ｃ）の電極上に成長したＰｂ5Ｇｅ3Ｏ11単相のＸＲＤデータを示す。ＸＲＤデータは、膜がｃ軸に配向のあるＰｂ5Ｇｅ3Ｏ11純粋（単相）薄膜であることを示す。
【００８８】
Ｐｔ／Ｉｒ電極は電子ビーム蒸着、ＣＶＤ、ＰＶＤ、またはＭＯＣＶＤプロセスで基板上に堆積され得る。第１段階は任意で、Ｔｉの薄い層、好ましくは２５ｎｍの厚さを堆積する。第２段階は、イリジウムおよび白金層を連続して堆積することになっている。これら全ての堆積を、２００〜３００℃の適切な温度範囲で行う。
【００８９】
薄いＩｒＯ2層はＰＧＯ膜を堆積する前に、ＭＯＣＶＤ過程と同じ場所で形成され得る。前駆体を鉛ゲルマネート薄膜を堆積するために導入する直前に、チャンバはまず、ウエハ温度４００〜５５０℃、２０００〜４０００ｓｃｃｍ流量で数分間、酸素をＭＯＣＶＤ成長チャンバにあらかじめ流すことで安定化される。約１００から５００ｎｍの厚さを有するｃ軸配向した鉛ゲルマネート（Ｐｂ5Ｇｅ3Ｏ11）薄膜は、４００〜５５０℃のウエハ温度で得られる。白金上部電極、イリジウム電極、またＩｒＯ2電極は強誘電性キャパシタを形成するために堆積される。
【００９０】
ＩｒＯ2の厚さを、約１０から３０ｎｍにとどめ得る。この厚さは疲労特性を改良するのに十分な厚さであり、また漏れ電流を非常に小さくし、下部電極の導電性を高めるのに十分薄い。
【００９１】
図６〜８は、本発明の強誘電体デバイスの完成までの工程を示す。図６は、基板１２を含む強誘電体デバイス１０を示す。基板１２は、シリコン、多結晶シリコン、二酸化ケイ素、シリコン−ゲルマニウム化合物からなる材料群から選択される。第１電極層１４は貴金属を含み、基板１２上に堆積される。典型的に、第１電極層１４はＩｒで、その厚さ１６はおよそ５０から２００ｎｍの範囲である。厚さの幅は約１００〜２００ｎｍの範囲が好ましく、１５０ｎｍが最適である場合もある。
【００９２】
第２電極層１８は貴金属を含み、第１電極層１４上に堆積される。第１電極層１４および第２電極層１８は、後で堆積される膜の密着性、バリア特性、および均一性を改良する。典型的に、第２電極層１８はＰｔで、その厚さ２０はおよそ１０から２００ｎｍの範囲である。厚さは約１０〜１５０ｎｍの範囲が好ましく、本発明のいくつかの局面においては、５０ｎｍが最適である。第１および第２電極１４／１８を重ねあわせた厚さ２２は、約１００から４００ｎｍが好ましく、本発明のいくつかの局面においては２００ｎｍが最適である場合もある。
【００９３】
第１バリア層２４は、第２電極層１８上に堆積される。第１バリア層２４は、後に堆積される層との界面を改良し、第１および第２電極層１４／１８の中へ酸素が拡散するのを制限する。典型的に、第１バリア層はＩｒＯ2で、その厚さ２６はおよそ５から５０ｎｍの範囲である。厚さ２６は約１０〜３０ｎｍが好ましく、約１５ｎｍが最適である。
【００９４】
第２バリア層３０は、基板１２および電極層１４ならびに１８の間での相互拡散を最小化するため、基板１２と第１電極層１４の間に挿入される。第２バリア層３０はまた、基板１２と電極層１４および１８との間の密着性を改良する。第２バリア層３０は、およそ１０から１００ｎｍの範囲の厚さ３２を有する。厚さ３２は、約２０から５０ｎｍの範囲が好ましく、本発明のいくつかの局面においては約２５ｎｍが最適である。第２バリア層３０の材料は、Ｔｉ、Ｔａ、ＴｉＮ、ＴａＮ、および窒素と耐熱金属を含む３元窒化物からなる群から選択される。典型的に、３元窒化物はＳｉおよびＡｌからなる群から選択される第３の元素を含む。例えばＴｉＳｉＮ、ＴａＳｉＮ、およびＴｉＡｌＮが挙げられる。
【００９５】
図７は、強誘電体膜を有する図６の強誘電体デバイスを示す。鉛ゲルマネート（ＰＧＯ）膜４０を第１バリア層２４上に堆積する。低い漏れ電流および疲労に対する耐性を有する強誘電体デバイス１０が形成される。典型的に、ＰＧＯ膜４０はおよそ１０から１００％の範囲でＰｂ5Ｇｅ3Ｏ11相であり、そのためより小さなＰＧＯ結晶粒の形成を促進する。本発明のいくつかの局面においては、ＰＧＯ膜４０はＰＧＯ材料の第２のＰｂ3ＧｅＯ5相をもち、そのため大きなＰＧＯ結晶粒の形成を促進する。本発明のいくつかの局面においては、ＰＧＯ膜４０はエピタキシャル成長したｃ軸Ｐｂ5Ｇｅ3Ｏ11相ＰＧＯ材料である。ＰＧＯ膜４０の厚さ４２はおよそ５０から５００ｍの範囲で、５０から３００ｎｍが好ましく、１００から２００ｎｍが最適である。
【００９６】
図８は、図７の強誘電体デバイス１０を示し、ここでキャパシタが形成される。強誘電体デバイス１０はさらにＰＧＯ膜４０上の導電性膜である上部電極５０を包む。本発明のいくつかの局面においては、上部電極５０はさらにＰＧＯ膜４０上の第３電極層５２、および第３電極層５２上の第４電極層５４を含む。それにより電極層１４および１８によって形成された層状電極に加えて、第２層状電極が形成される。
【００９７】
層状上部電極を形成する場合、強誘電体デバイス１０は典型的にＰＧＯ膜４０および第３電極層５２の間に挟まれる第３バリア層５６をさらに含む。第３バリア層５６はＰＧＯ膜４０および第３ならびに第４電極層５２／５４との間の界面を改良する。第４電極層５４はＩｒで、また第３電極層５２はＰｔである。第３バリア層５６はＩｒＯ2が好ましい。
【００９８】
図９は、強誘電体デバイスの形成方法の工程を示すフローチャートである。工程１００は、基板を提供する。工程１０１では、第２バリア層を基板上に形成する。第２バリアは、基板および電極層間の相互拡散を最小化し、さらに基板および電極層間の密着性を改良する。第２バリア層材料は、Ｔｉ、Ｔａ、ＴｉＮ、ＴａＮ、および窒素と耐熱金属を含む３元窒化物からなる群から選択される。典型的に、３元窒化物の第３元素は、ＳｉおよびＡｌからなる群から選択される。第２バリアの厚さは、およそ１０から１００ｎｍの範囲である。
【００９９】
工程１０２では、第１電極層を第２バリア層の上に積み重ねて形成する。工程１０２は、Ｉｒをおよそ５０から２００ｎｍの範囲の厚さに堆積することを包含する。工程１０４では、第２電極層を第１電極層の上に積み重ねて形成する。工程１０４は、Ｐｔをおよそ１０から２００ｎｍの範囲の厚さに堆積することを包含する。工程１０２および１０４は、ＩｒとおよびＰｔをあわせておよそ１００から４００ｎｍの範囲の厚さに堆積することを包含する。工程１０２および１０４は、およそ室温から５００℃の温度範囲で、電子ビーム蒸着、ＣＶＤ、ＰＶＤ、およびＭＯＣＶＤ法からなる群から選択された方法によって、第１および第２電極層を堆積することを包含する。
【０１００】
工程１０６では、第１バリア層を第２電極層上に形成する。工程１０６は、第１バリア層をおよそ５から５０ｎｍの範囲の厚さに形成することを包含する。工程１０８は形成物であり、つまりバリア層が後で堆積した層の界面を改良し、第１および第２電極層の中への酸素の拡散を制限する、強誘電体デバイスである。
【０１０１】
本発明のいくつかの局面において、工程１０６は第２電極層上の第１バリア層を酸化させるため、第１および第２電極層を酸素雰囲気中でアニーリングすることを包含する。あるいは、工程１０６はＩｒＯ2の第１バリア層を堆積するために、ＰＶＤ、ＣＶＤ、およびＭＯＣＶＤからなる群から選択された方法を用いることを包含する。
【０１０２】
本発明のいくつかの局面において、工程１０６に続くさらなる工程がある。工程１１０は、ＰＧＯ層を第１バリア層上に形成する。工程１１０は、ＭＯＣＶＤ法によっておよそ４００から５５０℃の温度範囲でおよそ５０から５００ｎｍの範囲の厚さにＰＧＯ膜を堆積すること包含する。本発明いくつかの局面においては、工程１１０はおよそ１０から１００％の範囲で、Ｐｂ5Ｇｅ3Ｏ11であるＰＧＯ膜を含み、そのためより小さなＰＧＯ結晶粒の形成を促進する。本発明のいくつかの局面おいては、工程１１０は、ＰＧＯ材料の２次のＰｂ3ＧｅＯ5相を有するＰＧＯ膜を含み、そのため大きなＰＧＯ結晶粒の形成を促進する。１次および２次相は、所望の強誘電性および強弾性に依存して変化する。ＰＧＯ膜における大量の１次相は、結果として生じるデバイスが１トランジスタメモリに有用であるような、より小さな分極界を促進する。２次相の増加は、Ｐｒ値を大きくする。本発明のいくつかの局面においては、工程１１０は、ＰＧＯ材料のｃ軸Ｐｂ5Ｇｅ3Ｏ11相のエピタキシャル成長を包含する。工程１１０は、およそ５０から５００ｎｍの範囲の厚さのＰＧＯ膜を形成することを包含する。
【０１０３】
第１バリア層を形成する別の方法がある。工程１０６は、工程１１０で用いたＭＯＣＶＤ法の準備であるＩｒＯ2を形成することを包含する。安定化方法は、およそ２０００から４０００ｓｃｃｍの流量、およそ２から２０ｔｏｒｒ（１０ｔｏｒｒが好ましい）の成長チャンバ内の圧力、およそ４００から５５０℃の範囲の基板温度でおよそ５分から１５分間、酸素をあらかじめ流す。この方法で、第１バリア層はＰＧＯ膜が堆積される直前に同じ場所で形成される。
【０１０４】
本発明のいくつかの局面においては、キャパシタが形成され、さらなる工程が工程１１０に続く。工程１１２はＰＧＯ膜上に導電膜の上部電極を形成する。工程１１２は、任意で準工程を包含する。工程１１２ａは第３の、Ｐｔ電極層をＰＧＯ膜上に形成し、工程１１２ｂは第４の、Ｉｒ電極層を第３電極層上に形成し、それにより強誘電体キャパシタが形成される。工程１１２で層状上部電極が形成されると、さらなる工程が工程１１０に続く。工程１１０ａは、ＩｒＯ2の第３バリア層を工程１１０で形成されたＰＧＯ膜の上に積み重ねて形成し、それによりＰＧＯ膜と第３および第４電極層の間の界面が改良される。
【０１０５】
あるいはさらなる工程が工程１１２ｂに続く。工程１１４（図示せず）では、第３および第４電極層を酸素雰囲気中でアニーリングする。この方法において、工程１１４を行なうと同時に同じ場所で工程１１０ａが行われる。次いで、別の工程１１０ａは、工程１１０の後、および工程１１２の前に行われる。そして、工程１１０ａはＰＶＤ、ＣＶＤ、およびＭＯＣＶＤからなる群から選択された堆積方法によって、ＩｒＯ2を堆積することを包含する。工程１１６は形成物であり、つまり改良した疲労特性と漏れ電流特性を有するキャパシタである。
【０１０６】
【発明の効果】
本発明の強誘電体構造は単純かつ、簡単に製造される。Ｐｔ／Ｉｒ二重層は鉛ゲルマネート（Ｐｂ5Ｇｅ3Ｏ11）薄膜とともに用いられることが望ましい。基板への優れた密着性が生じると、酸素および鉛に対するバリア特性は優れたものになる。強誘電性は、この構造を用いることで漏れ電流に損害なく改良される。なぜなら、薄いＩｒＯ2層は鉛ゲルマネート（Ｐｂ5Ｇｅ3Ｏ11）薄膜のＭＯＣＶＤ処理中に同じ場所で形成されるからである。Ｐｔ／Ｉｒ電極を用いることで、ｃ軸配向した鉛ゲルマネート（Ｐｂ5Ｇｅ3Ｏ11）薄膜を達成するために、相対的に低いＭＯＣＶＤ処理温度が必要とされる。Ｐｔ／Ｉｒ上部のＭＯＣＶＤｃ軸配向した鉛ゲルマネート（Ｐｂ5Ｇｅ3Ｏ11）薄膜の温度範囲は、４００から５００℃である。さらに、イリジウム単層電極を用いることと比べて相対的に大きな核生成密度が得られる。それゆえ、鉛ゲルマネート（Ｐｂ5Ｇｅ3Ｏ11）薄膜は平滑な表面、均一な微細構造、および均一な強誘電特性を有する。
【０１０７】
さらに、ＰＴ／Ｉｒ電極がＰＧＯ膜とともに用いられる場合、ヒロックが抑制され得る。シート抵抗は単一酸化物下部電極および酸化物／白金電極と比べて、相対的に低い。最後に、この多層電極のシート抵抗変化は、単層白金電極および単層イリジウム電極に比べて、アニーリング中相対的に小さい。
【０１０８】
鉛ゲルマネート（Ｐｂ5Ｇｅ3Ｏ11）薄膜と結合して用いたＰｔ／Ｉｒ層状電極を包含する強誘電体構造を提供する。電極は、基板に対して優れた密着性、および酸素と鉛に対するバリア特性を示す。ＭＯＣＶＤ鉛ゲルマネート（Ｐｂ5Ｇｅ3Ｏ11）薄膜工程中に、同じ場所で形成される薄いＩｒＯ2層を用いることによって、漏れ電流に損害なく、強誘電性が改良される。Ｐｔ／Ｉｒ電極を用いることで、ｃ軸配向した鉛ゲルマネート（Ｐｂ5Ｇｅ3Ｏ11）薄膜を達成するために、相対的に低いＭＯＣＶＤ処理温度が必要とされる。Ｐｔ／Ｉｒ上部のｃ軸配向した鉛ゲルマネート（Ｐｂ5Ｇｅ3Ｏ11）薄膜のＭＯＣＶＤの温度範囲は、４００〜５００℃である。さらに、イリジウム単層電極を用いることと比べて、相対的に大きな核生成密度が得られる。従って鉛ゲルマネート（Ｐｂ5Ｇｅ3Ｏ11）薄膜は、平滑な表面、均一な微細構造、および均一な強誘電性を有する。上述の多層電極の強誘電体構造を形成する方法もまた提供される。
【０１０９】
上述の強誘電体構造は、金属強誘電体の金属酸化物シリコン（ＭＦＭＯＳ）、金属強誘電体金属シリコン（ＭＦＭＳ）、金属強誘電体金属絶縁体シリコン（ＭＦＭＩＳ）のような不揮発性メモリ、トランジスタ、キャパシタ、光学ディスプレイ、光スイッチ、焦電性赤外線センサ、圧電変換器、および表面弾性波（ＳＡＷ）デバイスの製造に有効である。他の変形および実施形態が当業者に想起され得る。
【図面の簡単な説明】
【図１】図１（ａ）〜１（ｃ）は、ラピッドサーマルプロセス（ＲＴＰ）中のＰｔ／ＴｉＮ、Ｉｒ／ＴｉおよびＰｔ／Ｉｒ／Ｔｉ電極のシート抵抗の変化を示す図である。
【図２】図２（ａ）〜２（ｂ）は、ＡＥＳ分析による、異なる温度でアニーリングを行なった本発明の電極の深さのプロファイルを示す図である。
【図３】図３（ａ）〜３（ｃ）は、本発明の１つの電極を含む、３つの電極の上に堆積したＰＧＯ薄膜の微細構造を示す図である。
【図４】図４（ａ）〜４（ｃ）は、Ｐｔ上部電極の堆積の次に、図３の３つの電極上のＰｂ5Ｇｅ3Ｏ11薄膜の強誘電性を示す図である。
【図５】図３（ｃ）の電極上に成長したＰｂ5Ｇｅ3Ｏ11単相のＸ線回折データを示す図である。
【図６】本発明の強誘電体デバイスの完成の工程を示す図である。
【図７】本発明の強誘電体デバイスの完成の工程を示す図である。
【図８】本発明の強誘電体デバイスの完成の工程を示す図である。
【図９】強誘電体デバイスの形成方法の工程を示すフローチャートである。
【符号の説明】
１０  強誘電体デバイス
１２  基板
１４  第１電極層
１８  第２電極層
２４  第１バリア層
３０  第２バリア層
４０  鉛ゲルマネート（ＰＧＯ）膜
５０  上部電極
５２  第３電極層
５４  第４電極層
５６  第３バリア層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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