(57)【特許請求の範囲】
【請求項１】
同じ半導体チップ上に実現されている、複数のテストすべき素子を有しているデジタル半導体回路装置を検査するためのモノリシック集積されたテスト回路であって、検査データパターン（Ｄ０ないしＤ５）を一時記憶するための検査データパターンレジスタ（１）と、該検査データパターンレジスタ（１）のデータをテストすべき素子に書き込みかつテストすべき素子から読み出すための読み出しおよび書き込み回路と、テストすべき素子に書き込まれたデータとテストすべき素子から読み出されたデータとの差について検査する比較回路（６）とを備えている形式のものにおいて、
テスト回路は論理信号（３）によって変更設定可能なパターン変更回路（２）を有しており、該パターン変更回路は検査データパターンレジスタ（１）からの検査データパターンをテストすべき素子に書き込む前に変更する
ことを特徴とするモノリシックに集積されたテスト回路。
【請求項２】
パターン変更回路（２）を変更設定するための論理信号は、半導体チップ上に存在している電気的に結合されている接続面（「パッド」）（４）を用いてパターン変更回路（２）に供給されるようになっている
請求項１記載のテスト回路。
【請求項３】
デジタル半導体回路装置は２つの作動形式（通常モードおよびテストモード）において作動可能であり、ここで作動形式テストモードにおいて、半導体チップに既に存在しておりかつ通常モードにおいてデジタル半導体回路装置に信号を結合するために設けられている接続面がテスト回路のパターン変更回路に接続されてるようになっている
請求項２記載のテスト回路。
【請求項４】
接続面は通常モードにおいてパターン変更回路から切り離されているようになっている
請求項３記載のテスト回路。
【請求項５】
複数のテストすべき素子を有するテストすべきデジタル半導体回路装置は、複数のメモリセルを有する半導体メモリによって実現されている
請求項１から４までのいずれか１項記載のテスト回路。
【請求項６】
比較回路（６）は、検査データパターンの幅に相応する数の論理ゲート（６Ａないし６Ｆ）を有しており、該論理ゲートがビット毎に、書き込まれたデータおよび読み出されたデータを比較する
請求項１から５までのいずれか１項記載のテスト回路。
【請求項７】
テスト回路は、比較回路の論理ゲートに結合されている加算ゲート（７）を有しており、該加算ゲートは比較回路の複数の論理ゲートの結果を１つの結果にまとめる
請求項６記載のテスト回路。
【請求項８】
テスト回路の加算ゲートはＮＯＲゲートによって実現されている
請求項７記載のテスト回路。
【請求項９】
パターン変更回路（２）は、検査データパターンの幅に相応している数の論理ゲート（２Ａないし２Ｆ）を有しており、該論理ゲートは、パターン変更回路に変更設定のための論理信号（３）が印加されるや否や、検査データパターンをビット毎に変更する
請求項１から８までのいずれか１項記載のテスト回路。
【請求項１０】
比較回路およびパターン変更回路の論理ゲートは排他的ＯＲゲートによって実現されている
請求項１から４までのいずれか１項記載テスト回路。
【請求項１１】
テスト回路は結果変更回路（９）を有しており、該結果変更回路は検査データパターンの幅に相応している数の論理ゲート（９Ａないし９Ｄ）から成っており、該論理ゲート（９Ａないし９Ｄ）は比較回路（６）の論理ゲートの出力側に接続されており、かつ該結果変更回路の論理ゲートの出力側には加算ゲート（７）が接続されている
請求項１から４までのいずれか１項記載テスト回路。
【請求項１２】
結果変更回路の論理ゲート（９Ａないし９Ｄ）は排他的ＯＲゲートによって実現されている
請求項１１記載のテスト回路。
【請求項１３】
結果変更回路（９）の論理ゲート（９Ａないし９Ｄ）は論理結果変更信号（１０）によって共通に変更設定可能である
請求項１から１２までのいずれか１項記載テスト回路。
【請求項１４】
パターン変更回路（２）は半導体メモリの入力線および出力線を介して論理信号によって活性化される
請求項１および５から１３までのいずれか１項記載のテスト回路。
【請求項１５】
結果変更回路は半導体メモリの入力線および出力線を介して結果変更信号によって活性化される
請求項１および５から１４までのいずれか１項記載のテスト回路。
【請求項１６】
比較回路（６）は検査データパターンレジスタ（１）に直接接続されている
請求項１および５から１５までのいずれか１項記載のテスト回路。
【請求項１７】
加算ゲート（７）の結果は半導体メモリの入力線および出力線を介して出力される
請求項１および５から１６までのいずれか１項記載のテスト回路。
【請求項１８】
パターン変更回路（２）は出力信号として論理信号（３）を送出する１アウト・オブ４マルチプレクサ回路（１１）によってドライブされ、該マルチプレクサ回路はデータレジスタ（１３）からの４つのデータ値から１つを出力信号として送出する
請求項１および５から１７までのいずれか１項記載のテスト回路。
【請求項１９】
結果変更回路（９）は出力信号として結果変更信号（１０）を送出する１アウト・オブ４マルチプレクサ回路（１４）によってドライブされ、該マルチプレクサ回路は結果変更データレジスタ（１６）からの４つのデータ値から１つを出力信号として送出する
請求項１および５から１８までのいずれか１項記載のテスト回路。
【請求項２０】
複数のテストすべき素子を有するデジタル半導体回路装置を同じ半導体チップ上に実現されているモノリシック集積されたテスト回路を用いて検査するための方法であって、検査データパターンを一時記憶するための検査データパターンレジスタ（１）と、検査データパターンレジスタのデータをテストすべき素子に書き込みかつ該素子から読み出すための読み出しおよび書き込み回路と、テストすべき素子の書き込まれたデータおよび読み出されたデータの差について検査する比較回路（６）とを備えているテスト回路を用いる形式の方法において、
テスト期間に、検査データパターンレジスタに格納されている検査データパターンを、テストすべき素子に書き込む前に変更する
ことを特徴とする方法。
【請求項２１】
検査データパターン変更の開始のために、論理信号を半導体チップに存在している電気的に結合されている接続面（４）を介してテスト回路に供給する
請求項２０記載の方法。
【発明の詳細な説明】
【０００１】
本発明は、同じ半導体チップ上に実現されている、複数のテストすべき素子を有しているデジタル半導体回路装置を検査するためのモノリシック集積されたテスト回路であって、検査データパターンを一時記憶するための検査データパターンレジスタと、該検査データパターンレジスタのデータをテストすべき素子に書き込みかつテストすべき素子から読み出すための読み出しおよび書き込み回路と、テストすべき素子に書き込まれたデータとテストすべき素子から読み出されたデータとの差について検査する比較回路とを備えている形式のものに関する。
【０００２】
本発明の半導体回路装置の特別有利な実現として半導体メモリの機能をテストする際、個別データ線およびアドレス線の他にとりわけ、メモリセルが製造により生じるエラーに関して検査される。まだウェハ連結体において存在している半導体メモリにおける大量のセルをテストすべきであるので、これらは通例、個別にではなく、群にまとめられて取り扱われる。このような圧縮テストでは普通は、データビットが群にまとめられかつモジュールが本来有しているより僅かな数のＩＯインタフェース（ＩＯ＝Ｉｎ−Ｏｕｔ、すなわち入出力）に接続される。チップアーキテクチャに依存して、書き込みアクセスの際にこれら僅かなＩＯインタフェースを介してその都度１つのデータビットが複数のデータ線に書き込まれる。読み出しアクセスの際には、これらデータ線のデータビットが群毎に一致について検査され、かつこの検査の結果がその都度、ＰＡＳＳ（「エラー無し」）情報またはＦＡＩＬ（「欠陥」）情報として、この僅かなＩＯインタフェースに出力される。この方法の欠点は、任意のデータパターンをメモリに書き込むことができないことである。というのは、まとめられるデータ線はすべて固定の極性を有しているからである。メモリセルの物理環境は種々異なっておりかつ極性に依存した故障を引き起こす可能性があるので、このような「固定的な」テストでは幾つか欠陥のあるメモリセルが見過ごされることになる。従ってこのようなテストは有用ではない。というのはただ１つのメモリセル欠陥があるだけで素子全体が不良品になる可能性があるからである。この手法の別の欠点は、一致についての検査が、すべてのまとめられているデータビットが「誤り」である場合に、「正しい」と思われる結果を送出する可能性があることである。
【０００３】
ＵＳ−Ａ５４１８７９０号明細書から、半導体メモリ装置に対する干渉を検出するためのテスト回路が公知であり、ここでテスト回路はメモリセルの同時の検査のためにメモリセルをすべてのメモリセルに対して共通な唯一の検査ビットによって同時にプログラミングしかつ検査ビットに基づいて記憶された、求められたデータ値を、これが同時にすべてのデータ値の絶対同一性について検査されるようにまとめる。更に、この公知の装置には、信号を用いて活性化可能である論理装置が示されている。この論理装置を用いて、検査ビットと、メモリセルから求められたデータ値とを同時に、これらがまとめられる前に反転することができる。しかしこの公知の装置も上述した欠点を有している。
本発明の課題は、ウェハ面およびモジュール面に有利には低減された数のアドレスおよび／またはＩＯインタフェースを有するデジタル半導体回路装置、殊に半導体メモリモジュールのテストするための装置を提供することであり、該装置は比較的簡単に構成されており、かつ同時に検査精度が改善されているようにしたい。
【０００４】
この課題は、請求項１に記載のテスト回路によって解決される。
【０００５】
本発明によれば、本発明のテスト回路は論理信号によって変更設定可能なパターン変更回路を有しており、該パターン変更回路は検査データパターンレジスタからの検査データパターンをテストすべき素子に書き込む前に変更する。
【０００６】
有利にはそれぞれのアクセスの際に活性化されるデータビットは群にまとめられる。これらはそれぞれ、物理的に分離されたワード線および物理的に分離された列選択線だけを含んでいる。これらの群はＩＯインタフェースの一部（サブ量）に、欠陥のあるセルのアドレスが一義的であるように接続される。このようにして有利にも、テストモードを冗長計算のために利用することができる。アドレス空間の低減はデータビットを群にまとめることによって実現される。例えばそれぞれ４つのデータビットが１つの群にまとめられると、アドレス空間は係数４だけ低減される。ＩＯインタフェースの数の低減は自動的に行われる：例えばそれぞれ１６個のデータビットがそれぞれ４ビットを有する４つの群に分割されると、アクティブなＩＯインタフェースの数はテストモードにおいて１６ではなくて４である。
【０００７】
ＳＤＲＡＭ半導体メモリモジュールにおけるＪＥＤＥＣ基準に相応して、本発明の有利な発展形態において、アドレスおよびＩＯ圧縮テストモードはテストモードシーケンスによって開始することができ、その場合テストモード復号化のために必要であるアドレスビットの他に、検査データパターンビットがテスト回路および半導体回路装置を含んでいるモジュールにテストの持続時間の間記憶される。書き込みアクセスの際、設けられているＩＯインタフェースにその都度加わる情報は所属のデータ線に直接書き込まれず、検査データパターンビットと論理結合される。従って、所属のメモリ領域に書き込まれる、それぞれの群のデータビットは、これらが１つのＩＯインタフェースからのみ派生しているにも拘わらず、任意のパターンを有することができる。
【０００８】
本発明の特別有利な実施形態において、パターン変更回路を変更設定するための論理信号は、半導体チップ上に既に存在している接続面（「パッド」）を介してテスト回路に実現されているパターン変更回路に供給される。この手法の利点は、検査データパターンレジスタを新たにロードする必要なく、ウェハ連結体においてなお、半導体回路装置を変化するパターンによって検査することができることである。このために、デジタル半導体回路装置が２つの作動形式おいて、すなわちテスト回路が非活性状態にありかつ半導体回路装置がそれに配属されているＩＯ線を使用することができる通常モードおよび半導体チップ上に既に存在しておりかつ通常モードにおいてデジタル半導体回路装置に信号を結合するために設けられている接続面がテスト回路のパターン変更回路に接続されているテストモードにおいて作動可能であるようにすれば有利である。通常モードにおいて有利にはこの接続面はパターン変更回路から切り離されているようになっている。
【０００９】
本発明の更に有利な形態において、テスト回路の比較回路は、検査データパターンの幅に相応する数の論理ゲートによって実現されており、該論理ゲートが半導体メモリに書き込むべきデータおよび読み出すデータをビット毎に比較する。この態様に基づいて、有利には、テスト回路は、比較回路の論理ゲートに結合されている加算ゲートを備えている。有利にはＮＯＲゲートによって実現されている加算ゲートは比較回路の複数の論理ゲートの結果を１つの検査結果にまとめる。その際ＮＯＲゲートの結果として論理「０」は「ＦＡＩＬ」信号として引き続き利用されかつ論理「１」は「ＰＡＳＳ」信号として利用される。
【００１０】
本発明の更に有利な形態において、パターン変更回路は、検査データパターンの幅に相応している数の論理ゲートによって実現されており、該論理ゲートは検査データパターンをビット毎に変更する。このために有利には、パターン変更回路を論理信号によって変更設定することができる。有利には、比較回路およびパターン変更回路の論理ゲートは排他的ＯＲゲートによって実現されている。
【００１１】
本発明の更に有利な形態において、テスト回路は結果変更回路を有しており、該結果変更回路は検査データパターンの幅に相応している数の論理ゲートから成っており、該論理ゲートは比較回路の論理ゲートの出力側に接続されており、かつ該論理ゲートの出力側には加算ゲートが後置接続されている。この場合有利には、結果変更回路の論理ゲートは、結果変更信号によって共通にドライブされる排他的ＯＲゲートによって実現されている。
【００１２】
読み出しアクセスの際、それぞれの群のデータビットは変更された検査データパターンビットによって、その前の演算が取り消されるように論理結合される。エラーが発生していない場合には、この演算の後、１つの群のすべての結果ビットは同じであり、そうでない場合には異なっている。
【００１３】
１つの群のすべての結果ビットが期待値に等しいとき、１つのＰＡＳＳ情報が出力される。少なくとも１つの結果ビットが期待値に対応していない場合には、ＦＡＩＬ情報が出力される。データビット群は分離されているメモリ領域に属しているので、この群をそれぞれ異なったデータによってテストすることは必要でない。従ってすべての群に対して１つの期待値で十分である。すなわちこの理由から、データパターンビットをすべての群に対して同時に利用することができる。
【００１４】
本発明の更に有利な形態において、論理信号はパターン変更回路にテストモードにおいて利用されていない、半導体メモリの入力線および出力線を介して供給される。更に、結果変更回路はテストモードにおいて利用されていないような、半導体メモリの入力線および出力線を介して結果変更信号によって活性化することができる。これに続いて、ＦＡＩＬ信号またはＰＡＳＳ信号をテストモードにおいて利用されない、半導体メモリの別の入力線および出力線を介して出力することができる。
【００１５】
本発明の、アドレスおよびＩＯ圧縮テストモードに関する重要な利点は、圧縮されるデータビットが任意のデータパターンを有することができるようにするデータパターンビットを導入して、その結果標準テストではそれ自体そうであるように、メモリ全体を同じデータパターンによって検査することができるということである。これにより本発明によれば、高い検査精度が実現され、かつ低減されたアドレス空間および低減された数のＩＯインタフェースに関する圧縮の利点を利用することができる。
【００１６】
本発明の更に有利な形態において、出力信号としてパターン変更回路の論理信号を送出し、かつデータレジスタからの４つのデータ値から１つを出力信号として送出する１アウト・オブ４マルチプレクサ回路が設けられている。同じように有利には、結果変更回路は出力信号として結果変更信号を送出する１アウト・オブ４マルチプレクサ回路によってドライブすることができ、該マルチプレクサ回路は結果変更データレジスタからの４つのデータ値から１つを出力信号として送出する。
【００１７】
本発明の別の様相では、アドレスおよびＩＯ圧縮テストモードはＪＥＤＥＣ基準に応じて、３つのテストモードシーケンスによって制御される。第１のテストモードシーケンスはテストモードをスタートさせ、かつ検査データパターンビットをモジュールに記憶する。これらビットはテストの持続時間の間、列方向におけるデータパターンの発生のために利用される。第２のテストモードシーケンスはデータパターンビットをデータレジスタに記憶する。これらビットは、書き込みアクセスの際に行アドレスに依存してかつ検査データパターンレジスタに接続されて、行方向におけるデータパターンの発生のために利用される。これら書き込みアクセスの際にはＩＯインタフェースは考慮されない。第３のテストモードシーケンスはデータパターンビットを結果変更データレジスタに記憶する。これらビットは、読み出しアクセスの際に行アドレスに依存してかつ検査データパターンレジスタに接続されて、結果変更信号として利用される。第２および第３のテストモードシーケンスはテストの実行期間、任意の頻度でかつ相互に無関係に行われるようにすることができる。このことは、いわゆる「マーチ・パターン」（（「連続する検査パターン」）を可能にするために必要である。ここでマーチ・パターンは、それぞれのメモリアドレスに対して反転されたデータを有する読み出しアクセスおよび引き続く書き込みアクセスの連続から組み合わされている。
【００１８】
書き込みアクセスの際、行アドレスに依存して、データレジスタから１つのビットがマルチプレクサを介して選択され、かつ検査データパターンレジスタの検査データパターンビットに論理結合される。このことは例えば排他的ＯＲゲートによって実施することができる。結果的に生じるデータビットはそれぞれの群に対する書き込みデータとして使用される。従って、所属のメモリ領域に書き込まれる、それぞれの群のデータビットは、列方向および行方向において任意のパターンを有することができる。
【００１９】
読み出しアクセスの際、それぞれの群のデータビットはデータパターンビットと、その前の演算が取り消されるように論理結合される。このことはここでも、排他的ＯＲゲートによって実施することができる。エラーが発生していない場合には、この演算の後、すべての結果は同じであり、そうでない場合には異なっている。それからそれぞれの群の結果ビットがそれぞれ、行アドレスに依存して結果変更データレジスタからマルチプレクサを介して選択される結果変更信号と比較される。１つの群のすべての結果ビットが結果変更信号と等しいとき、ＰＡＳＳ情報が相応のＩＯインタフェースに転送される（例えば論理「１」）。少なくとも１つの結果ビットが結果変更信号に相応していない場合には、ＦＡＩＬ情報が出力される（例えば論理「０」）。
【００２０】
簡単なテスト実行は有利には次のステップから組み合わされて成る：
１  テストモードシーケンス１。テストモードがスタートされ、かつ検査データパターンレジスタがロードされる。
【００２１】
２  テストモードシーケンス２。データレジスタがロードされる。
【００２２】
３  データ背景の書き込み。
【００２３】
４  テストモードシーケンス３。結果変更データレジスタがステップ２のデータによってロードされる。
【００２４】
５  テストモードシーケンス２。データレジスタが新たな書き込みデータによってロードされる。
【００２５】
６  それぞれのメモリアドレスに対して、ステップ３のデータの読み出しアクセス、ステップ５のデータによる書き込みアクセス。
【００２６】
７  テストモードシーケンス３。結果変更データレジスタがステップ３のデータによってロードされる。
【００２７】
８  ステップ６において書き込まれたデータの読み出し。
【００２８】
９  テストモードは遮断される（ＪＥＤＥＣ基準に従って）。
【００２９】
データビット群は独立したメモリ領域に属しているので、これらの群をそれぞれ異なったデータによってテストする必要はない。従って、検査データパターンレジスタ、データレジスタおよび結果変更データレジスタ並びにこれらに配属されているマルチプレクサはすべての群に対して同時に利用することができる。
【００３０】
本発明の有利な実施形態は従属請求項から明らかである。
【００３１】
次に本発明を図示の実施例に基づいて詳細に説明する。各略示図は詳細には次のものが示されている：
図１は、本発明の第１実施例によるテスト回路の略図であり、
図２は、本発明の第２実施例による、１つのＩＯインタフェースおよび４つのデータチャネルを有するテスト回路の、書き込み方法に対して必要な部分の略図であり、
図３は、本発明の第２実施例による、４つのデータチャネルおよび１つのインタフェースを有する読み出し方法に対するテスト回路部分の略図であり、
図４は、本発明の第３実施例による、４つのデータチャネルおよび１つのインタフェースを有するテスト回路の、書き込み方法に対して必要な部分の略図であり、
図５は、本発明の第３実施例による、４つのデータチャネルおよび１つのインタフェースを有する読み出し方法に対するテスト回路部分の略図であり、
図６は、×４，×８および×１６の編成を有するデジタル半導体メモリのデータパスの略図である。
【００３２】
図１には、（詳しく図示されていない）半導体チップにモノリシックに集積されているテスト回路の実施例が示されている。このテスト回路は例えば６つの論理ビットＤ０ないしＤ５から成る検査データパターンを記憶するための検査データパターンレジスタ１を用いて半導体メモリのメモリセルを検査するためのものである。検査データパターンレジスタは、半導体回路装置のレジスタによって実現されていてよく、これには、検査データパターンの幅に相応する数の（ここでは６つの）排他的ＯＲゲート２Ａないし２Ｆが後置接続されており、これらはパターン変更回路２を形成している。パターン変更回路によって検査データパターンがビット毎に変更ないし反転される。検査データパターンの変更は、信号３として論理「１」を排他的ＯＲゲート２Ａないし２Ｆに印加することによって開始される。この場変更設定信号３は半導体チップに実現されている接続面４、いわゆる「パッド」を介して印加される。この場合これは、半導体回路のデータコントロール入力側（ＤＡＴＡＣＴＲＬ）のパッドによって実現されていてよい。このパッドはテストモードにおいて活性化されるデータコントロールユニット５を通ってパターン変更回路に接続されていることができる。パターン変更回路には書き込みデータ線ＷＤＬ０ないしＷＤＬ５が後置接続されており、これらデータ線を介して、変更されないまたは変更された検査データパターンが書き込みおよび読み出し回路を用いて半導体メモリの開放されたセルに書き込まれる。パターン変更回路には更に、出力側において比較回路６が配属されている。比較回路は検査データパターンの幅に対応している数の排他的ＯＲゲート６Ａないし６Ｆから組み合わされて成っている。その際排他的ＯＲゲート６Ａないし６Ｆの入力側は一方において変更された検査データパターンが供給され、かつ他方において読み出しデータ線ＲＤＬ０ないしＲＤＬ５を介して印加される、半導体メモリの開放されたセルのデータ内容が供給される。半導体メモリに書き込むために書き込みデータ線ＷＤＬ０ないしＷＤＬ５に加わっているレベルと、半導体メモリから読み出されかつ読み出しデータ線ＲＤＬ０ないしＲＤＬ５に加わったレベルとの間に差が発生すると、当該論理ゲートの出力側は論理「１」レベルに移行し、その他の場合には論理「０」レベルにある。比較回路に、排他的ＯＲゲート６Ａないし６Ｆの出力側に配属されている加算ゲート７が接続されている。加算ゲートは、比較回路の論理ゲートの数に相応している数の入力側を備えているＮＯＲゲート７によって実現されている。ＮＯＲゲート７のすべての入力側に論理「０」が加わっているときだけ、すなわち書き込まれたデータビットと読み出されたデータビットの間に差が存在しないときにだけ、ＮＯＲゲート７の出力側８に論理「１」レベルが用意され、これは「ＰＡＳＳ」（エラー無し、合格）信号に相応し、その他の場合には論理「０」信号が出力され、これは「ＦＡＩＬ」（欠陥ないし不合格）信号に相応する。すなわち加算ゲートの出力側は半導体メモリの全体のテスト期間中、論理「１」レベルに留まっておりかつ、エラーが発生するや否や、論理「０」レベルに移行する。例えば列Ｄ０ないしＤ５＝１，０，１，０，１，１の検査データパターンが検査データパターンレジスタ１に書き込まれると、このパターンは、パターン変更回路２を用いてその変更設定後データビット０，１，０，１，０，０に反転されかつ書き込みデータ線ＷＤＬ０ないしＷＤＬ５を介してメモリセルに書き込まれる。メモリセルの内容は読み出しデータ線ＲＤＬ０ないしＲＤＬ５を介して、変更された検査データパターンと比較される。書き込みデータ線ＷＤＬ４または読み出しデータ線ＲＤＬ４に接続されるメモリセルに欠陥があるものと仮定すると、論理ゲート６Ｂの出力側に論理「１」が出力されるはずであり、このために加算ゲート７の出力側に結果的に論理「０」、すなわち「ＦＡＩＬ」信号が出力されることになる。
【００３３】
図２には、本発明の別の形態において書き込みのために必要である部分が示されており、ここには検査データパターンレジスタ１およびパターン変更だけが図示されている。パターン変更回路２は図示の例では、それぞれ２つの入力側を有する４つの排他的ＯＲゲート２Ａないし２Ｄから成っている。それぞれの論理ゲートのそれぞれの入力側は、半導体メモリの所属のＩＯインタフェースＩＯｉｏを介して共通に活性化信号が供給される。ここでＩＯインタフェースは、半導体メモリを作動させるために、テストモードにおいてそれ以外の目的では必要とされないものである。論理ゲートのそれぞれ第２の入力側はそれぞれ、検査データパターンレジスタ１から検査データパターンビットＭ０ないしＭ３が供給される。論理ゲートの出力側は半導体メモリのデータメモリブロックの書き込みデータ線ＷＤＬ０ないしＷＤＬ３に接続されている。検査データパターンビットが論理０であるとき、論理ゲートの出力側におけるそれぞれのデータビットはＩＯインタフェースの情報と同じ極性を有しており、その他の場合は反対の極性を有する。従って、１つの群の４つのデータビットは、書き込みの際１つのＩＯインタフェースしか利用されないにも拘わらず、任意のパターンを有することができる。
【００３４】
図３には、本発明の別の態様において読み出しのために必要な部分が示されている。既に説明した機能を有する検査データパターンレジスタ１，比較回路６およびＮＯＲゲート７が図示されている。比較回路６は図示の例ではそれぞれ２つの入力側を有する４つの排他的ＯＲゲート６Ａないし６Ｄから成っている。これらはそれぞれ、読み出しデータ線ＲＤＬ０ないしＲＤＬ３のデータビットと検査データパターンレジスタ１の検査データパターンビットＭ０ないしＭ３とを論理結合する。出力側はこの演算の後、差（エラー）が発生しなかった場合には、すべて同じ極性を有している。これら結果ビットＥｉ０ないしＥｉ３は、結果変更回路９の４つの別の排他的ＯＲゲート９Ａないし９Ｄによって論理結合される。
【００３５】
結果変更回路９によって、比較回路６の結果がビット毎に変更ないし反転される。結果の変更は、結果変更信号１０として論理「１」を排他的ＯＲゲート９Ａないし９Ｄに印加することによって開始される。この場合結果変更信号１０は接続面、レジスタメモリセルまたは、テストモードにおいて半導体メモリを作動させるためには必要でないＩＯインタフェースを介して結果変更回路９に印加される。結果変更回路９の排他的ＯＲゲート９Ａないし９Ｄの出力側は更にＮＯＲゲート７でまとめられ、その出力側８は、少なくとも１つの印加されたビットが論理１である（すなわち誤り）であると直ちに論理０になる。ＮＯＲゲート７の出力側は本発明のこの実施例において、テストモードにおいて半導体メモリによって必要とされないＩＯ線と接続され、この線を介してテストランの結果が外部に出力される。加算ゲート（ＮＯＲゲート７）の結果に対しては、図１で説明したのと同じことが当てはまる。
【００３６】
通常の回路部分の非活性化およびテスト回路の活性化を除いて、データパスおよびＩＯインタフェースの制御は通常モードの場合のように行われる。これら制御信号は簡単にするために示されていない。
【００３７】
図４には、図２において説明した、本発明の実施例の変形が示されている。ここではパターン変更回路２のドライブのための論理信号３は１アウト・オブ４マルチプレクサ回路１１の出力側１２に形成される。その際１アウト・オブ４マルチプレクサ回路１１はデータレジスタ１３からの４つのデータビットの１つをその出力側に通し接続する。その際データレジスタ１３のデータビットの選択は、行アドレスＲ０およびＲ１を介して行われる。従って、半導体メモリに書き込まれるデータビットは、列方向および行方向において任意のパターンを有することができる（ここではパターン深度４×４）。
【００３８】
図５には、図３に示されている、本発明の実施例の変形が示されている。ここでは結果変更回路９のドライブのために結果変更信号１０が１アオト・オブ４マルチプレクサ回路１４の出力側１５に用意される。その際１アウト・オブ４マルチプレクサ回路１４は結果変更データレジスタ１６からの４つのデータビットのうちその１つをその出力側１５に通し接続する。その際結果変更データレジスタ１６のデータビットの選択は、行アドレスＲ２およびＲ３を介して行われる。１アウト・オブ４マルチプレクサ回路１４、結果変更データレジスタ１６および行アドレスＲ２およびＲ３はこの場合図４に示されているものと同じであってよい。その場合２つのデータレジスタ１３および１６は８ビット幅の唯一のレジスタによって共通に実現されていてもよい。
【００３９】
ＪＥＤＥＣ基準に従っていわゆる「ＩＰＬシーケンス」を介して開始されるテストモードに入ると、検査データパターンレジスタ１およびデータレジスタ１３および／または１６はテストモードシーケンス１，２および３を介して４つのアドレス線を介してロードされるか、ないし１アウト・オブ４マルチプレクサ回路が存在しない場合には、変更設定論理信号３および結果変更信号１０がアドレスまたはＩＯ線を介して用意される。
【００４０】
図６には、×４、×８および×１６の編成が許容されるＳＤＲＡＭの形の半導体メモリのデータパスが略示されている。今日のメモリは通例、複数のブロック、例えば４つのブロックＭＡ０，ＭＡ１，ＭＡ２およびＭＡ３に分割されている。これらブロックは必ずしも物理的に相互に分離されている必要はない。ここで分割とは、それぞれのブロックからのアクセスの際、所定数のデータビットを使用可能であるということである。例えば、それぞれ４つのデータビットＤ００ないしＤ０３，Ｄ１０ないし１３，…，Ｄ３０ないし３３で、これらはそれぞれ、一義的なワードアドレスおよび列アドレスを有するアクティブなワード線ＷＬから到来する。これらデータビットは、修復の際にこれらワード線のすべてが同時に冗長ワード線によって置換される場合には、場合により複数のワード線ＷＬから来るようにしてもよい。
【００４１】
×４の編成の場合、マルチプレクサＭ４：１を介して１アウト・オブ４の選択を行うために、列アドレスの２つのアドレスビットが使用される。マルチプレクサＭ４：１の出力側は、それぞれ１つのＩＯインタフェース（ＩＯ００，ＩＯ０１，…，ＩＯ３０）に接続される。×８の編成の場合、マルチプレクサＭ２：１を介して１アウト・オブ２の選択を行うために、列アドレスの１つのアドレスビットが使用される。マルチプレクサＭ２：１の出力側は、それぞれ２つのＩＯインタフェース（ＩＯ００ないし０１，…，ＩＯ３０ないし３１）に接続される。更に、×１６の編成の場合、それぞれのブロックにおいて、４つのデータビットはそれぞれ４つのＩＯインタフェースに接続される（ＩＯ００ないし０３，…，ＩＯ３０ないし３３）。これらデータビットの、ＩＯインタフェースへの供給は、図１に示されるように、部分的に上述のマルチプレクサを介して行うことができ、この場合には線が節約される。
【００４２】
それぞれのブロックＭＡ０，…，ＭＡ３に対して、それぞれ４つのデータビットと×４組織編成のＩＯインタフェース（Ｉ０００，…，Ｉ０３０）との間に介挿されている本発明のテイスト回路Ｔが設けられている。それぞれのテスト回路Ｔには４本の線を介して検査データパターンレジスタ１（パターン深度４）が供給されかつそれぞれ１本の線を介して結果変更信号１０および変更設定論理信号３が供給される。検査データパターンレジスタ１はテストモード開始の際に４つのアドレス線を介してロードされる。データ編成に無関係に、テストモードの間、通常のマルチプレクサおよび通常のＩＯインタフェースは非活性化され、かつテスト回路Ｔはそれに属するＩＯインタフェースによって活性化される。
【００４３】
結果変更信号１０はそれぞれの読み出しアクセスの際に例えばテストモードに対するＩＯ線の節約のために（すべてのＩＯ線が必要というわけではない）利用されない列アドレスを介して印加され、内部レジスタまたは接続面を用いる既述の変形または既述のマルチプレクサ回路を使用可能である。
【００４４】
本発明の図示のインプリメンテーションは、通常のモードと同じデータバス構成を利用しており、その際テスト結果の出力のために１６のうち４つのＩＯインタフェースが使用される。しかし別のインプリメンテーションにおいて通常のモードにおけるよりも４倍の数のメモリセルを活性化することができる。４つではなくて１６個のテスト回路によって、それぞれ４つのＩＯインタフェースの４つの群にテスト結果を出力することができる。ＩＯインタフェースの数はこのインプリメンテーションの場合確かに低減されないが、アドレス空間は係数４だけ更に低減される。
【図面の簡単な説明】
【図１】  本発明の第１実施例によるテスト回路の略図である。
【図２】  本発明の第２実施例による、１つのＩＯインタフェースおよび４つのデータチャネルを有するテスト回路の、書き込み方法に対して必要な部分の略図である。
【図３】  本発明の第２実施例による、４つのデータチャネルおよび１つのインタフェースを有する読み出し方法に対するテスト回路部分の略図である。
【図４】  本発明の第３実施例による、４つのデータチャネルおよび１つのインタフェースを有するテスト回路の、書き込み方法に対して必要な部分の略図である。
【図５】  本発明の第３実施例による、４つのデータチャネルおよび１つのインタフェースを有する読み出し方法に対するテスト回路部分の略図である。
【図６】  ×４，×８および×１６の閉成を有するデジタル半導体メモリのデータパスの略図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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