(57)【特許請求の範囲】
【請求項１】
半導体基板上に研磨ストッパー膜を形成する工程と、
前記研磨ストッパー膜に溝を形成するための開口部を形成した後に、前記半導体基板に前記研磨ストッパー膜に形成された開口部よりも溝幅を大きく形成した凸状の断面形状を有する溝を形成する工程と、
前記溝を埋め込むように絶縁膜を形成する工程と、
化学的機械的研磨法により前記溝内に前記絶縁膜を残した状態で前記研磨ストッパー上の前記絶縁膜を除去するとともに平坦化して、前記溝内に凸状の断面形状を有する素子分離領域を形成するとともに、前記半導体基板からなる逆凸状の断面形状を有する能動領域を形成する工程と、
前記研磨ストッパー膜を除去することで前記半導体基板を露出させる工程と、
上記能動領域に、少なくともドレイン領域の側部と底部の一部が該素子分離領域と接してなるＭＯＳ型トランジスタを形成する工程と、
を具備することを特徴とする半導体装置の製造方法。
【請求項２】
前記溝を埋め込むように絶縁膜を形成する工程は、
前記溝の幅広に形成された部分が前記溝の開口部の幅もしくはそれよりも狭くなるように酸化膜を成長させた後、前記絶縁膜を埋め込む
ことを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
半導体基板に形成された素子分離領域により分離された能動領域にＭＯＳ型トランジスタを形成した半導体装置であって、
前記素子分離領域及び前記能動領域は、
前記半導体基板上に研磨ストッパー膜を形成する工程と、
前記研磨ストッパー膜に溝を形成するための開口部を形成した後に、前記半導体基板に前記研磨ストッパー膜に形成された開口部よりも溝幅を大きく形成した凸状の断面形状を有する溝を形成する工程と、
前記溝を埋め込むように絶縁膜を形成する工程と、
化学的機械的研磨法により前記溝内に前記絶縁膜を残した状態で前記研磨ストッパー上の前記絶縁膜を除去するとともに平坦化することで、前記溝内に凸状の断面形状を有する素子分離領域を形成するとともに、前記半導体基板からなる逆凸状の断面形状を有する能動領域を形成する工程と、
前記研磨ストッパー膜を除去することで前記半導体基板を露出させる工程と
を行うことによって形成され、
前記ＭＯＳ型トランジスタは、
前記能動領域に、少なくともドレイン領域の側部と底部の一部が前記素子分離領域と接するように形成された
ことを特徴とする半導体装置。
【請求項４】
前記溝を埋め込むように絶縁膜を形成する工程は、
前記溝の幅広に形成された部分が前記溝の開口部の幅もしくはそれよりも狭くなるように酸化膜を成長させた後、前記絶縁膜を埋め込む
ことを特徴とする請求項３記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、特に、素子の寄生容量を低減できる素子分離領域を備えた半導体装置の製造方法及び半導体装置に関する。
【０００２】
【従来の技術】
図１０（ａ）は、従来の半導体デバイスの素子分離方法を示す断面図であり、図１０（ｂ）は、他の従来の半導体デバイスの素子分離方法を示す断面図である。
【０００３】
従来、良く知られた絶縁膜による半導体デバイスの素子分離方法としては、大きく二つに大別される。その一つは、図１０（ａ）に示す、素子分離領域の半導体基板に溝を掘り絶縁膜を埋め戻し、ＣＭＰ等の化学的機械的研磨方法により能動領域の絶縁膜を取り除く、トレンチ素子分離法であり、他の一つは、図１０（ｂ）に示す、トランジスタの能動領域を耐酸化性の絶縁膜で覆い分離領域に酸化絶縁膜を成長させるＬＯＣＯＳ分離法及びその改良方法である。
【０００４】
すなわち、従来の半導体デバイスの素子分離方法は、図１０（ａ）に示すように、シリコン基板１０１における素子分離領域に溝を形成し、この溝内及びシリコン基板１０１上に絶縁膜を堆積させた後、素子領域に存在する絶縁膜を除去することにより素子分離絶縁膜１０３を形成し、そして、シリコン基板１０１にゲート電極１０５、ソース・ドレイン領域の拡散層１０７及びサイドウォール１０９を形成することにより、トランジスタの能動領域にＭＯＳトランジスタを形成するものである。
【０００５】
また、他の従来の半導体デバイスの素子分離方法は、図１０（ｂ）に示すように、シリコン基板１０１上の分離領域に、ＬＯＣＯＳ分離法によりＬＯＣＯＳ酸化膜１１１を形成した後、シリコン基板１０１にゲート電極１０５、ソース・ドレイン領域の拡散層１０７及びサイドウォール１０９を形成することにより、トランジスタの能動領域にＭＯＳトランジスタを形成するものである。
【０００６】
【発明が解決しようとする課題】
ところで、上述した従来の良く知られた素子分離方法では、トランジスタの能動領域と素子分離領域の断面形状において、図１０（ａ）中のａに示す単純な直線または図１０（ｂ）中のｂに示す曲線で示される境界をもつトランジスタの能動領域に拡散層を形成することにより、ＭＯＳ型トランジスタのソース・ドレイン領域又はパイポーラ型トランジスタのベース領域を形成した場合、下部の基板又はコレクターとの間の寄生容量は平面図上での開口部の面積（素子領域の面積）と周囲長で決定される値となる。
【０００７】
特にＭＯＳ型トランジスタの場合の寄生容量は、近年の微細化によりゲート長、酸化膜厚などが比例的に縮小されるのに対して、主にコンタクトホール形成またはその上層の金属配線形成の困難さにより同様の比率では縮小されない。そのため、トランジスタの負荷容量に占めるドレイン寄生容量の割合が高くなり、素子の高速化、低消費電力化の阻害要因となっている。
【０００８】
この発明は上記のような事情を考慮してなされたものであり、その目的は、素子の寄生容量を低減できる半導体装置及びその製造方法を提供することにある。
【０００９】
【課題を解決するための手段】
この発明に係る半導体装置の製造方法は、上記課題を解決するため、半導体基板上に研磨ストッパー膜を形成する工程と、前記研磨ストッパー膜に溝を形成するための開口部を形成した後に、前記半導体基板に前記研磨ストッパー膜に形成された開口部よりも溝幅を大きく形成した凸状の断面形状を有する溝を形成する工程と、前記溝を埋め込むように絶縁膜を形成する工程と、化学的機械的研磨法により前記溝内に前記絶縁膜を残した状態で前記研磨ストッパー上の前記絶縁膜を除去するとともに平坦化して、前記溝内に凸状の断面形状を有する素子分離領域を形成するとともに、前記半導体基板からなる逆凸状の断面形状を有する能動領域を形成する工程と、前記研磨ストッパー膜を除去することで前記半導体基板を露出させる工程と、上記能動領域に、少なくともドレイン領域の側部と底部の一部が該素子分離領域と接してなるＭＯＳ型トランジスタを形成する工程と、を具備することを特徴とする。
【００１０】
この半導体装置の製造方法では、半導体基板に凸状の断面形状を有する素子分離領域を形成することができるとともに、半導体基板に逆凸状の断面形状を有する能動領域を形成することができる。このようにして得られた半導体基板の能動領域にＭＯＳ型トランジスタのソース・ドレイン領域の拡散層を形成することから、半導体基板と直接接している面積と周囲長が少ないので、この拡散層の寄生容量を小さくすることができる。従って、素子の高速化、低非消費電力化を実現することができる。
【００１１】
また、この発明に係る半導体装置は、半導体基板に形成された素子分離領域により分離された能動領域にＭＯＳ型トランジスタを形成した半導体装置であって、前記素子分離領域及び前記能動領域は、前記半導体基板上に研磨ストッパー膜を形成する工程と、前記研磨ストッパー膜に溝を形成するための開口部を形成した後に、前記半導体基板に前記研磨ストッパー膜に形成された開口部よりも溝幅を大きく形成した凸状の断面形状を有する溝を形成する工程と、
前記溝を埋め込むように絶縁膜を形成する工程と、化学的機械的研磨法により前記溝内に前記絶縁膜を残した状態で前記研磨ストッパー上の前記絶縁膜を除去するとともに平坦化することで、前記溝内に凸状の断面形状を有する素子分離領域を形成するとともに、前記半導体基板からなる逆凸状の断面形状を有する能動領域を形成する工程と、前記研磨ストッパー膜を除去することで前記半導体基板を露出させる工程とを行うことによって形成され、前記ＭＯＳ型トランジスタは、前記能動領域に、少なくともドレイン領域の側部と底部の一部が前記素子分離領域と接するように形成されたことを特徴とする。
【００１２】
この半導体装置では、少なくともドレイン領域の側部と底部の一部が素子分離領域と接するように形成されているため、素子の寄生容量を低減できる。
【００１３】
【発明の実施の形態】
本発明の半導体装置の製造方法及び半導体装置は、トレンチ素子分離方法の一類型であるが、従来にない特徴を持っている。すなはち、本発明は、前記従来の素子分離方法では低減することが困難なＭＯＳ型トランジスタのドレインと基板間の寄生容量あるいはパイポーラ型トランジスタのベースとコレクター間の寄生容量を減少させることを意図して発明されたものである。
【００１４】
以下、図面を参照してこの発明の一実施の形態について説明する。
図１〜図８は、この発明の実施の形態による半導体装置の製造方法を示す断面図である。また、図１は本発明の半導体装置を示す断面図でもある。
【００１５】
先ず、図２に示すように、半導体基板（シリコン基板）１の表面上に薄いパッド酸化膜２を成長させる。次に、このパッド酸化膜２の上に、ＣＭＰ時のストッパーとなるものであって酸化膜とは異質の研磨ストッパー膜となる絶縁膜３を、例えば、ＣＶＤ（chemical Vapor Deposition）法によりシリコンナイトライドを成長させて形成する。この後、通常の露光技術により、素子分離領域上のみを露出させた絶縁膜３の上にフォトレジスト膜４を設け、このフォトレジスト膜４をマスクとして、絶縁膜３、パッド酸化膜２及び半導体基板１をＲＩＥ（Reactive Ion Etching）によりエッチングする。これにより、絶縁膜３には開口部５が設けられ、半導体基板１には所定の深さに溝の一部が形成される。具体的には、半導体基板１のエッチング深さは、後述するＭＯＳトランジスタの拡散層の深さに相当するものとする。
【００１６】
この後、フォトレジスト膜４が剥離される。次に、図３に示すように、絶縁膜３及び半導体基板１の上にＣＶＤ法により酸化性絶縁（ＳｉＯ2）膜を形成する。この後、この酸化性絶縁膜に全面エッチバックを施すことにより、絶縁膜３の開口部５の側壁に酸化性絶縁膜からなるサイドウォール６を形成する。次に、このサイドウォール６及び絶縁膜３をマスクとして半導体基板１をエッチングすることにより、半導体基板１には溝７aが形成される。
【００１７】
次に、図４に示すように、等方性のドライエッチ技術を用いて、絶縁膜３をマスクとして半導体基板１をエッチングすることにより、前記溝７の溝幅を当該絶縁膜の開口部５よりも大きくした新たな溝７を半導体基板１に形成する。
【００１８】
この後、図５に示すように、この溝７の幅がサイドウォール６の相互間と同程度の幅５aとなるまで、溝７の底部及び側壁に酸化膜８aを成長させる。
【００１９】
次に、図６に示すように、バイアスＥＣＲ又はＬＰＣＶＤ等で溝７を絶縁性酸化膜８ｂで埋め戻す（トレンチ素子分離方法）。つまり、溝７の残りの部分（酸化膜８aに囲まれた部分）の内、サイドウォール６の相互聞及び絶縁膜３の上に絶縁性酸化膜８ｂを堆積する。
【００２０】
この後、図７に示すように、素子形成領域上の絶縁膜３が露出するまで、化学的機械的研磨を行う。即ち、絶縁膜３を研磨ストッパーとして、絶縁性酸化膜８ｂに化学的機械的研磨を施す。
【００２１】
次に、図８に示すように、上記の研磨後に残った絶縁膜３とパッド酸化膜２を除去することにより、半導体基板１の表面を露出させる。これにより、凸状の断面形状を有する酸化膜８ａ及び絶縁性酸化膜８ｂで形成された領域は素子分離領域８を構成し、半導体基板１における逆凸状の断面形状を有する領域がアクティブ領域（能動領域）９を構成することとなる。このアクティブ領域９の表面高さは素子分離領域８の表面高さより低い。
【００２２】
この後、図９に示すように、既知の露光、ＣＶＤ、イオン注入、ＲＴＡ技術等を用いて、半導体基板１におけるアクティブ領域９にＭＯＳトランジスタのゲート電極１０、ＬＤＤサイドウォール１１、ソース・ドレイン領域の拡散層１２を形成する。この際、ドレイン領域の拡散層は、少なくともその側部と底部の一部が素子分離領域８と接するように形成される。
【００２３】
次に、図１に示すように、このＭＯＳトランジスタの表面上に絶縁膜１３を堆積し、この絶縁膜１３に配線取りだし用の窓をあけ、金属配線層１４をスパッタした後、パターニングする。この後、金属配線層１４及び絶縁膜１３の上に表面保護のための絶縁膜（保護膜）１５を堆積し、図示せぬ外部端接続（ボンディング）用の開口窓を開けて本発明の半導体装置が完成する。
【００２４】
上記実施の形態によれば、素子分離領域８の断面形状を凸型に形成し、アクティブ領域９の断面形状を逆凸型に形成し、このアクティブ領域９にＭＯＳトランジスタを形成している。このような構造のＭＯＳトランジスタでは、拡散層の断面形状が逆凸型のため、即ち凸型の素子分離領域８の段差部分上にソース・ドレイン領域１２を形成している。つまり、ドレイン領域の拡散層を、少なくともその側部と底部の一部が素子分離領域８と接するように形成している。このため、ソース・ドレイン領域１２と下部の半導体基板１とのジャンクション面積を少なくでき、ドレイン寄生容量を減少させることができる。
【００２５】
つまり、逆凸状の断面形状を有するアクティブ領域９にＭＯＳトランジスタのソース・ドレイン領域の拡散層１２を形成すると、この拡散層の寄生容量は半導体基板と直接接している面積と周囲長が少ないので小さくすることができる。したがって、素子の高速化、低消費電力化を実現することができる。
【００２６】
また、別の見方をすると半導体基板１に造り込む拡散層の平面的な大きさと上層配線層１４に接続するための接続窓間隔とを別々に規定できることになり各々を最適化することが出来る。その最適化の一設計例としてドレイン寄生容量を減少させることができるとも考えられる。
【００２７】
尚、上記実施の形態では、図５及び図６に示すように、溝７の幅がサイドウォール６の相互間と同程度の幅５ａとなるまで、溝７の底部及び側壁に酸化膜８ａを成長させ、この溝７を絶縁性酸化膜８ｂで埋め戻しているが、溝７の幅が絶縁膜３の開口部５の幅より狭く且つ上記幅５aより広くなるまで、溝７の底部及び側壁に酸化膜８ａを成長させた後、この酸化膜８ａを上記開口部５の幅と同じ幅となるまで異方性ＲＩＥによりエツチバックし、この溝７を絶縁性酸化膜８ｂで埋め戻すことも可能である。このように溝７が上記開口部５と同じ幅となるように、溝７の底部及び側壁に酸化膜８aを成長させることで、具体的には次工程のバイアスＥＣＲで溝７を絶縁性酸化膜８ｂで埋め戻す際のアスペクトを改善しプロセスの余裕度を増すことができる。
【００２８】
また、このようにエッチバックして初期開口部（絶縁膜３の開口部）５のサイズに開口することを前提とすれば、図５に示す溝７の底部及び側壁に成長させる酸化膜８ａはサイドウォール６の相互間と同軽度の幅（空洞）５ａとなるまでではなく、初期開口部５のサイズより小さい空洞（幅）となるまででよく、プロセスの自由度は更に大きくなる。具体的には、この酸化膜８ａを成長させる方法は熱酸化でもＣＶＤでもどちらでも可能となる。
【００２９】
【発明の効果】
以上説明したようにこの発明によれば、半導体基板に研磨ストッパーとなる絶縁膜の開口部より大きな溝を形成することにより、逆凸状の断面形状を有する能動領域を形成し、この能動領域に少なくともドレイン領域の側部と底部の一部が素子分離領域と接するようなＭＯＳ型トランジスタを形成することから、素子の寄生容量を低減できる半導体装置の製造方法及び半導体装置を提供することができる。
【図面の簡単な説明】
【図１】  この発明の一実施の形態による半導体装置、および図９の次の工程を示す半導体装置の製造方法を示す断面図。
【図２】  この発明の一実施の形態による半導体装置の製造方法を示す断面図。
【図３】  この発明の一実施の形態による半導体装置の製造方法を示すものであり、図２の次の工程を示す断面図。
【図４】  この発明の一実施の形態による半導体装置の製造方法を示すものであり、図３の次の工程を示す断面図。
【図５】  この発明の一実施の形態による半導体装置の製造方法を示すものであり、図４の次の工程を示す断面図。
【図６】  この発明の一実施の形態による半導体装置の製造方法を示すものであり、図５の次の工程を示す断面図。
【図７】  この発明の一実施の形態による半導体装置の製造方法を示すものであり、図６の次の工程を示す断面図。
【図８】  この発明の一実施の形態による半導体装置の製造方法を示すものであり、図７の次の工程を示す断面図。
【図９】  この発明の一実施の形態による半導体装置の製造方法を示すものであり、図８の次の工程を示す断面図。
【図１０】  図１０（ａ）は、従来の半導体デバイスの素子分離方法を示す断面図であり、図１０（ｂ）は、他の従来の半導体デバイスの素子分離方法を示す断面図である。
【符号の説明】
１…半導体基板、２…パッド酸化膜、３…絶縁膜、４…フォトレジスト膜、５…絶縁膜の開口部、５ａ…サイドウォールの相互間と同程度の幅、６…サイドウオール、７、７ａ…溝、８…素子分離領域、８ａ…酸化膜、８ｂ…絶縁性酸化膜、９…アクティブ領域、１０…ゲート電極、１１…ＬＤＤサイドウォール、１２…ソース・ドレイン領域の拡散層、１３…絶縁膜、１４…金属配線層、１５…絶縁膜、１０１…シリコン基板、１０３…素子分離絶縁膜、１０５…ゲート電極、１０７…ソース・ドレイン領域の拡散層、１０９…サイドウォール、１１１…ＬＯＣＯＳ酸化膜、ａ…単純な直線で示される能動素子と素子分離の境界、ｂ…曲線で示される能動素子と素子分離の境界。
【図１】
0003783308.tif 000002
【図２】
0003783308.tif 000003
【図３】
0003783308.tif 000004
【図４】
0003783308.tif 000005
【図５】
0003783308.tif 000006
【図６】
0003783308.tif 000007
【図７】
0003783308.tif 000008
【図８】
0003783308.tif 000009
【図９】
0003783308.tif 000010
【図１０】
0003783308.tif 000011