(57)【特許請求の範囲】
【請求項１】
互いにカスケード接続された複数の信号入出力部を備え、初段の信号入出力部に入力された複数の信号を、順次他の信号入出力部に転送する自己転送方式による信号転送システムにおいて、
上記信号入出力部が、
前段の信号入出力部から第１および第２クロック信号をそれぞれ入力する第１および第２クロック入力部と、
次段の信号入出力部に対して上記第１および第２クロック信号をそれぞれ反転させて出力する第１および第２クロック出力部と、
上記第１クロック入力部において入力された第１クロック信号に基づいて、前段の信号入出力部からデータ信号を入力するデータ入力部と、
上記第２クロック入力部において入力された第２クロック信号に基づいて、次段の信号入出力部に対してデータ信号を出力するデータ出力部とを備え、
上記データ入力部が、入力されるデータ信号を、第１クロック信号に基づいて１チャネルから２チャネルに分割するとともに、上記データ出力部が、２チャネルに分割された上記データ信号を第２クロック信号に基づいて再度１チャネルに戻すことを特徴とする信号転送システム。
【請求項２】
互いにカスケード接続された複数の信号入出力部を備え、初段の信号入出力部に入力された複数の信号を、順次他の信号入出力部に転送する自己転送方式による信号転送システムにおいて、
上記信号入出力部が、
前段の信号入出力部から第１および第２クロック信号をそれぞれ入力する第１および第２クロック入力部と、
上記第１クロック入力部において入力された第１クロック信号に基づいて、前段の信号入出力部からデータ信号を入力するデータ入力部と、
上記第２クロック入力部において入力された第２クロック信号に基づいて、次段の信号入出力部に対してデータ信号を出力するデータ出力部と、
上記第２クロック信号を第１クロック信号として次段の信号入出力部に出力する第１クロック出力部と、
上記第１クロック信号を第２クロック信号として次段の信号入出力部に出力する第２クロック出力部とを備え、
上記データ入力部が、入力されるデータ信号を、第１クロック信号に基づいて１チャネルから２チャネルに分割するとともに、上記データ出力部が、２チャネルに分割された上記データ信号を第２クロック信号に基づいて再度１チャネルに戻すことを特徴とする信号転送システム。
【請求項３】
上記データ入力部が、上記データ信号を、上記第１クロック信号の立ち上がりおよび立ち下がりエッジをデータ取り込みタイミングとして、１チャネルから２チャネルに分割するとともに、上記データ出力部が、上記２チャネルに分割されたデータ信号を、上記第２クロック信号の立ち上がりおよび立ち下がりエッジをデータ選択タイミングとして１チャネルに合成することを特徴とする請求項１または２記載の信号転送システム。
【請求項４】
互いにカスケード接続された複数の信号入出力部を備え、初段の信号入出力部に入力された複数の信号を、順次他の信号入出力部に転送する自己転送方式による信号転送システムにおいて、
上記信号入出力部が、
前段の信号入出力部から第１および第２クロック信号をそれぞれ入力する第１および第２クロック入力部と、
上記第１クロック入力部において入力された第１クロック信号に基づいて、前段の信号入出力部からデータ信号を入力するデータ入力部と、
上記第２クロック入力部において入力された第２クロック信号に基づいて、次段の信号入出力部に対してデータ信号を出力するデータ出力部と、
上記第２クロック信号を第１クロック信号として次段の信号入出力部に出力する第１クロック出力部と、
上記第１クロック信号を第２クロック信号として次段の信号入出力部に出力する第２クロック出力部とを備え、
互いにカスケード接続された複数の信号入出力部のそれぞれに、当該信号入出力部が奇数番目に接続されているか、あるいは偶数番目に接続されているかを識別する識別手段が設けられていることを特徴とする信号転送システム。
【請求項５】
上記第１クロック出力部が、上記第２クロック信号を反転させて第１クロック信号として次段の信号入出力部に出力するとともに、
上記第２クロック出力部が、上記第１クロック信号を反転させて第２クロック信号として次段の信号入出力部に出力することを特徴とする請求項２記載の信号転送システム。
【請求項６】
上記第２クロック信号は、上記第１クロック信号から１／４周期分遅延していることを特徴とする請求項１ないし５のいずれか１項に記載の信号転送システム。
【請求項７】
互いにカスケード接続されることにより、前段から入力される複数の信号を次段に自己転送方式によって転送する信号転送装置において、
前段から第１および第２クロック信号をそれぞれ入力する第１および第２クロック入力部と、
次段に対して上記第１および第２クロック信号をそれぞれ反転させて出力する第１および第２クロック出力部と、
上記第１クロック入力部において入力された第１クロック信号に基づいて、前段の信号入出力部からデータ信号を入力するデータ入力部と、
上記第２クロック入力部において入力された第２クロック信号に基づいて、次段に対してデータ信号を出力するデータ出力部とを備え、
上記データ入力部が、入力されるデータ信号を、第１クロック信号に基づいて１チャネルから２チャネルに分割するとともに、上記データ出力部が、２チャネルに分割された上記データ信号を第２クロック信号に基づいて再度１チャネルに戻すことを特徴とする信号転送装置。
【請求項８】
互いにカスケード接続されることにより、前段から入力される複数の信号を次段に自己転送方式によって転送する信号転送装置において、
前段から第１および第２クロック信号をそれぞれ入力する第１および第２クロック入力部と、
上記第１クロック入力部において入力された第１クロック信号に基づいて、前段からデータ信号を入力するデータ入力部と、
上記第２クロック入力部において入力された第２クロック信号に基づいて、次段に対してデータ信号を出力するデータ出力部と、
上記第２クロック信号を第１クロック信号として次段に出力する第１クロック出力部と、
上記第１クロック信号を第２クロック信号として次段に出力する第２クロック出力部とを備え、
上記データ入力部が、入力されるデータ信号を、第１クロック信号に基づいて１チャネルから２チャネルに分割するとともに、上記データ出力部が、２チャネルに分割された上記データ信号を第２クロック信号に基づいて再度１チャネルに戻すことを特徴とする信号転送装置。
【請求項９】
上記第１クロック出力部が、上記第２クロック信号を反転させて第１クロック信号として次段に出力するとともに、
上記第２クロック出力部が、上記第１クロック信号を反転させて第２クロック信号として次段に出力することを特徴とする請求項８記載の信号転送装置。
【請求項１０】
上記第２クロック信号は、上記第１クロック信号から１／４周期分遅延していることを特徴とする請求項７ないし９のいずれか１項に記載の信号転送装置。
【請求項１１】
複数の画素が設けられているとともに、各画素にデータ信号に基づく電気信号を印加することによって表示を行う表示パネルを駆動する表示パネル駆動装置において、
請求項１ないし６のいずれかに記載の信号転送システムと、
上記信号転送システムにおける各信号入出力部からデータ信号を受けて、上記表示パネルにおける各画素にデータ信号に基づく電気信号を出力する制御を行う制御ロジック部とを備えていることを特徴とする表示パネル駆動装置。
【請求項１２】
複数の画素が設けられているとともに、各画素にデータ信号に基づく電気信号を印加することによって表示を行う表示パネルを駆動する表示パネル駆動装置において、
請求項７ないし１０のいずれかに記載の信号転送装置と、
上記信号転送装置からデータ信号を受けて、上記表示パネルにおける各画素にデータ信号に基づく電気信号を出力する制御を行う制御ロジック部とを備えていることを特徴とする表示パネル駆動装置。
【請求項１３】
複数の画素が設けられているとともに、各画素にデータ信号に基づく電気信号を印加することによって表示を行う表示パネルと、
請求項１１または１２記載の表示パネル駆動装置とを備えていることを特徴とする表示装置。
【請求項１４】
上記表示パネルが、アクティブマトリクス型の液晶表示パネルであることを特徴とする請求項１３記載の表示装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、例えば液晶表示装置の駆動装置内に設けられる、互いにカスケード接続された複数の信号入出力部を備えた信号転送システム、および表示パネル駆動装置、ならびにこれを備えた表示装置に関するものである。
【０００２】
【従来の技術】
昨今では、例えばデスクトップ型およびノートブック型のパーソナルコンピュータの表示装置や、各種モニターとして、アクティブマトリクス型の液晶表示装置が広く用いられている。アクティブマトリクス型の液晶表示装置は、複数の画素電極がマトリクス状に設けられたアクティブマトリクス基板と、対向電極が設けられた対向基板と、アクティブマトリクス基板および対向基板の間隙に保持される液晶層とを備えている。
【０００３】
アクティブマトリクス基板には、上記の画素電極を選択駆動するためのＴＦＴ(Thin Film Transistor)などのスイッチング素子が形成され、各画素電極に接続されている。そして、このＴＦＴにおけるゲート電極にはゲートバスラインが、また、ソース電極にはソースバスラインがそれぞれ接続されている。このゲートバスラインとソースバスラインとは、マトリクス状に配列された各画素電極の周囲を通り、互いに直交するように配設されている。上記ゲートバスラインを介してゲート信号が入力されることによりＴＦＴが駆動制御されるとともに、上記ソースバスラインを介して、ＴＦＴの駆動時に、ＴＦＴを介してデータ信号（表示信号）が画素電極に入力される。そして、画素電極と対向電極との間で電界が生じ、液晶の配向状態が変化することによって、画像の表示が行われる。
【０００４】
各ソースバスラインは、ソースドライバに接続されており、このソースドライバからデータ信号が各ソースバスラインに入力される。このソースドライバは、ソースバスラインの本数に応じて複数設けられており、各ソースドライバに、対応するソースバスラインに入力すべきデータ信号がタイミングコントローラから入力されることになる。
【０００５】
ソースドライバに対するデータ転送は、スタートパルス入力信号ＳＰin、データ信号ＤＡＴＡ、およびスタートパルス出力信号ＳＰout などの信号によって行われる。図１７は、ｎ番目のソースドライバｎ、およびｎ＋１番目のソースドライバｎ＋１における各信号のタイムチャートを示している。この例では、各ソースドライバが出力数３００のものを用いており、１クロックでＲ，Ｇ，Ｂ各色成分のデータが取り込まれるものとすると、１つのソースドライバに対して１００クロック分のデータがサンプリングされることになる。
【０００６】
各ソースドライバは、スタートパルス入力信号ＳＰin信号を受け取ると、その次のクロックよりデータサンプリングを開始する。そして、１００クロック分のデータサンプリングが終了すると、スタートパルス出力信号ＳＰout を次段のソースドライバに向けて出力する。このスタートパルス出力信号ＳＰout は、次段のソースドライバに入力される際には、スタートパルス入力信号ＳＰinとして入力され、これにより、上記と同様に、次段のソースドライバにおいてデータサンプリングが開始される。
【０００７】
液晶パネル全体としては、例えば８００×６００画素のＳＶＧＡの場合、８００÷１００（クロック）＝８（個）のソースドライバを接続することによって構成される。図１８は、このような液晶パネルにおけるソースドライバＳＴＡＢ１〜８の接続状態の概略を示す説明図である。この図に示すように、データ信号ＤＡＴＡおよびラッチストローブ信号ＬＳは、各ソースドライバＳＴＡＢ１〜８にパラレルに入力されている。また、スタートパルス入力信号ＳＰinは、ソースドライバＳＴＡＢ１に対して入力されており、ソースドライバＳＴＡＢ２以降は、前段のソースドライバから出力されたスタートパルス出力信号ＳＰout がスタートパルス入力信号ＳＰinとして入力されることになる。
【０００８】
このようにしてソースドライバＳＴＡＢ１〜８までデータサンプリングが終了されると、ラッチストローブ信号ＬＳが各ソースドライバＳＴＡＢ１〜８に入力されることによって、１ライン分の全てのサンプリングデータに対応したアナログ電圧が各ソースドライバＳＴＡＢ１〜８の各出力端子から出力される。そして、ゲート信号によって選択されているライン上の各画素電極にデータ信号に対応した電圧が印加される。
【０００９】
【発明が解決しようとする課題】
図１７に示すタイミングチャートにおいて、スタートパルス入力信号ＳＰin、データ信号ＤＡＴＡ、およびスタートパルス出力信号ＳＰout は、クロック周波数ｆｃｋで動作することになる。例えば、ＳＶＧＡの場合、ＶＥＳＡ(The Video Electronics Standards Association) 標準でｆｃｋ＝４０ＭＨｚ（クロック周期Ｔｃｋ＝１／ｆｃｋ＝２５（ｎｓ））、ＸＧＡの場合、ｆｃｋ＝６５ＭＨｚ（クロック周期Ｔｃｋ＝１５．３８（ｎｓ））となる。
【００１０】
図１９は、クロック信号とデータ信号ＤＡＴＡとのタイムチャートを示している。ここで、クロック信号における立ち上がりポイントＴｕにおいてデータサンプリングを行うものとする。この際に、Ｔｕに対して例えば前１．５ｎｓ、後ろ１ｎｓの期間において、データ信号ＤＡＴＡの値が確定していないと正確にデータサンプリングを行うことができない。このＴｕに対して前１．５ｎｓの期間をデータセットアップ時間ｔｓｕ、Ｔｕに対して後ろ１ｎｓの期間をデータホールド時間ｔｈと呼ぶ。
【００１１】
図２０（ａ）および（ｂ）は、クロック信号とデータの１ビットとの関係のタイムチャートの例を示している。同図（ａ）の場合、クロック信号の立ち上がりポイントに対して、０．５ｎｓ前の時点でデータの１ビットがＨからＬに下がっている。この場合、データセットアップ時間ｔｓｕ＝１．５ｎｓの内側でデータがＨからＬに変化しているので、データサンプリングが正確に行えないことになる。
【００１２】
一方、同図（ｂ）の場合、クロック信号の立ち上がりポイントに対して、３ｎｓ前の時点でデータの１ビットがＨからＬに下がっている。この場合、データセットアップ時間ｔｓｕ＝１．５ｎｓよりも前にデータがＨからＬに変化しているので、このデータをＬとしてデータサンプリングすることになる。
【００１３】
以上のことから、クロック信号の立ち上がりにおいてデータをサンプリングする場合、データが変化可能な時間帯、すなわちデータサンプリングマージンは、図２１に示す斜線領域となる。つまり、クロック信号の立ち上がりポイントからデータホールド時間ｔｈだけ経過した時点から、次のクロック信号の立ち上がりポイントに対してデータセットアップ時間ｔｓｕだけ前の時点に到る期間がデータサンプリングマージンとなる。
【００１４】
例えば、クロック信号のデューティ比が５０％と仮定すると、ＳＶＧＡの場合、Ｔｃｋ＝２５ｎｓであり、データサンプリングマージンは、Ｔｃｋ−ｔｓｕ−ｔｈ＝２５ｎｓ−１．５ｎｓ−１ｎｓ＝２２．５ｎｓとなる。また、ＸＧＡの場合には、Ｔｃｋ＝１５．３８ｎｓであり、データサンプリングマージンは、１５．３８ｎｓ−１．５ｎｓ−１ｎｓ＝１２．８８ｎｓとなる。
【００１５】
また、実際には、クロック信号およびデータ信号には、立ち上がりに要する時間、および立ち下がりに要する時間が存在するとともに、データ信号の“Ｌ”を認識する電圧（例えば０．３×ＶＣＣ）、および“Ｈ”を認識する電圧（例えば０．７×ＶＣＣ）に変化するまでの時間を考慮する必要がある。よって、図２２に示すように、立ち上がり・立ち下がり時間差を考慮しない場合の時間差ＡおよびＢよりも、立ち上がり・立ち下がり時間差を考慮する場合の時間差Ａ´およびＢ´の方が短くなり、これによってデータサンプリングマージンがさらに減少することになる。
【００１６】
この問題に対しては、データサンプリングマージンを増やす方法として、クロック信号およびデータ信号の立ち上がり・立ち下がり時間を速くする方法が考えられる。しかしながら、この場合、信号波形を急峻に変化させることになるので、クロック信号およびデータ信号の高調波成分が増えることになり、ＥＭＩ(Electromagnetic Interference)の悪化を招くことになる。
【００１７】
さらに、図１８に示す構成では、データ信号ＤＡＴＡが、１本の配線によって全てのソースドライバＳＴＡＢ１〜８にパラレルに入力される構成となっている。すなわち、ソースドライバＳＴＡＢ１からソースドライバＳＴＡＢ８に到る配線において、配線抵抗や配線容量が生じていることになる。これらの配線抵抗や配線容量によって、データ信号は、ＲＣ遅延や反射などの影響を受けて、最初に入力されたタイミングからずれてソースドライバに入力されることになる。これによっても、データサンプリングマージンの減少が生じることになる。
【００１８】
この配線間抵抗や配線間容量によるデータ信号の遅延の問題に対しては、次に示すような自己転送方式と呼ばれるデータ転送方式によって対応することが可能である。この自己転送方式とは、タイミングコントローラから各ソースドライバへデータ信号を転送するのにあたって、各ソースドライバ間同士をカスケード接続し、データ転送を行う方式である。このような自己転送方式のデータ転送方式の例として、例えば特開平１０−１５３７６０号広報などに開示されている構成について以下に説明する。
【００１９】
図２３は、自己転送方式における、１つのソースドライバに対するデータの入出力部の概略構成を示すブロック図である。同図に示すように、１つの基本クロック信号ＣＬＫ（１ビット）に基づいて、ラッチ回路５１からデータ信号ＤＡＴＡ（１８ビット）、およびＬＳ信号、ＳＰ信号などの制御信号が制御ロジック部５２に入力される。また、同様に基本クロック信号ＣＬＫに基づいて、ラッチ回路５３からデータ信号ＤＡＴＡ、ＬＳ信号、ＳＰ信号がカスケード接続された次のソースドライバ（図示せず）に出力される。
【００２０】
クロックサイクルレギュレータ５４は、ＰＬＬやＤＬＬなどのクロックデューティ比を補正する回路によって構成されている。このクロックサイクルレギュレータ５４によって、クロック信号を多段カスケード接続した場合においても、クロック信号デューティ比は一定となり、安定してデータを転送することが可能となる。
【００２１】
しかしながら、以上のような構成の場合、次のような問題が生じている。まず、クロックサイクルレギュレータ５４を設ける構成であるので、必要となる回路が増大し、チップサイズが大型化するという問題がある。これにより、ソースドライバのコストの上昇の問題、およびＣＯＧ(Chip On Glass) 実装方式によって実装する場合には、ドライバチップの短辺長の増大に伴うガラス基板サイズの増大の問題が生じることになる。
【００２２】
また、例えば液晶表示装置として、ＸＧＡ解像度を有するモジュールを用いる場合、クロック信号周波数は、ＶＥＳＡ標準で６５ＭＨｚとなり、上記したように、データサンプリングマージンが非常に厳しいものとなり、さらに解像度を増やす場合には、さらにデータサンプリングマージンが厳しいものとなる。ここで、解像度の増加に対して、クロック信号およびデータ信号の立ち上がり・立ち下がりを急峻にすることによってデータサンプリングマージンを稼ごうとすると、上記のように、ＥＭＩの問題が生じてくることになる。
【００２３】
本発明は上記の問題点を解決するためになされたもので、その目的は、例えば液晶表示装置の駆動装置内に設けられる、互いにカスケード接続された複数の信号入出力部を備えた信号転送システムにおいて、データ信号の転送速度を速めた場合にも、データサンプリングマージンを確保することが可能で、かつＥＭＩの問題も抑制することが可能な信号転送システム、表示パネル駆動装置、および表示装置を提供することにある。
【００２４】
【課題を解決するための手段】
上記の課題を解決するために、本発明に係る信号転送システムは、互いにカスケード接続された複数の信号入出力部を備え、初段の信号入出力部に入力された複数の信号を、順次他の信号入出力部に転送する自己転送方式による信号転送システムにおいて、上記信号入出力部が、前段の信号入出力部から第１および第２クロック信号をそれぞれ入力する第１および第２クロック入力部と、次段の信号入出力部に対して上記第１および第２クロック信号をそれぞれ反転させて出力する第１および第２クロック出力部と、上記第１クロック入力部において入力された第１クロック信号に基づいて、前段の信号入出力部からデータ信号を入力するデータ入力部と、上記第２クロック入力部において入力された第２クロック信号に基づいて、次段の信号入出力部に対してデータ信号を出力するデータ出力部とを備えていることを特徴としている。
【００２５】
上記の構成によれば、各信号入出力部において、データ信号が第１クロック信号に基づいてデータ入力部で入力されるとともに、第２クロック信号に基づいてデータ出力部で出力される。よって、データ信号の転送をより高速に行う場合に、第１クロック信号に基づいて入力されたデータ信号が、信号入出力部内部で配線容量などの影響を受けやすくなった場合でも、第２クロック信号に基づいて出力されるので、次段の信号入出力部へ安定したデータ信号を出力することが可能となる。これによって、信号入出力部におけるデータ取り込みタイミングの仕様を保証することが可能となる。
【００２６】
また、第１および第２クロック出力部が、次段の信号入出力部に対して上記第１および第２クロック信号をそれぞれ反転させて出力しているので、各信号入出力部を第１および第２クロック信号が通過する際に生じるデューティ比の乱れが、隣り合う信号入出力部同士で相殺されることになる。よって、多段接続時のクロック信号のデューティ比を補正することが可能となり、より高い周波数での動作が可能となる。
【００２７】
また、本発明に係る信号転送システムは、互いにカスケード接続された複数の信号入出力部を備え、初段の信号入出力部に入力された複数の信号を、順次他の信号入出力部に転送する自己転送方式による信号転送システムにおいて、上記信号入出力部が、前段の信号入出力部から第１および第２クロック信号をそれぞれ入力する第１および第２クロック入力部と、上記第１クロック入力部において入力された第１クロック信号に基づいて、前段の信号入出力部からデータ信号を入力するデータ入力部と、上記第２クロック入力部において入力された第２クロック信号に基づいて、次段の信号入出力部に対してデータ信号を出力するデータ出力部と、上記第２クロック信号を第１クロック信号として次段の信号入出力部に出力する第１クロック出力部と、上記第１クロック信号を第２クロック信号として次段の信号入出力部に出力する第２クロック出力部とを備えていることを特徴としている。
【００２８】
上記の構成によれば、各信号入出力部において、データ信号が第１クロック信号に基づいてデータ入力部で入力されるとともに、第２クロック信号に基づいてデータ出力部で出力される。よって、データ信号の転送をより高速に行う場合に、第１クロック信号に基づいて入力されたデータ信号が、信号入出力部内部で配線容量などの影響を受けやすくなった場合でも、第２クロック信号に基づいて出力されるので、次段の信号入出力部へ安定したデータ信号を出力することが可能となる。これによって、信号入出力部におけるデータ取り込みタイミングの仕様を保証することが可能となる。
【００２９】
また、第１クロック出力部が、入力した第２クロック信号を第１クロック信号として次段の信号入出力部に出力するとともに、第２クロック出力部が、第１クロック信号を第２クロック信号として次段の信号入出力部に出力するので、連続する２つの信号入出力部を１ブロックとして考えると、第１クロック信号と第２クロック信号との間の入出力遅延時間差をキャンセルすることが可能となる。これにより、データサンプリングマージンに余裕を持たせることができ、データ信号の転送をより高速にすることが可能となる。
【００３０】
また、本発明に係る信号転送システムは、上記の構成において、上記データ入力部が、入力されるデータ信号を、第１クロック信号に基づいて１チャネルから２チャネルに分割するとともに、上記データ出力部が、２チャネルに分割された上記データ信号を第２クロック信号に基づいて再度１チャネルに戻す構成としてもよい。
【００３１】
上記の構成によれば、入力された１チャネルのデータ信号が、データ入力部によって２チャネルに分割されるとともに、データ出力部によって再度１チャネルに戻されて出力される。よって、例えば、各信号入出力部からデータを受け取る手段が設けられており、この手段が、２チャネルのデータを入力する構成であるような場合にも対応することが可能となる。
【００３２】
また、各信号入出力部からデータを受け取る手段に対してパラレルにデータを入力することが可能となるので、このデータを受け取る手段におけるデータ処理部の処理速度が比較的遅い場合でも、パラレル処理を行うことによって、必要とされる処理速度を確保することが可能となる。
【００３３】
また、本発明に係る信号転送システムは、上記の構成において、上記データ入力部が、上記データ信号を、上記第１クロック信号の立ち上がりおよび立ち下がりエッジをデータ取り込みタイミングとして、１チャネルから２チャネルに分割するとともに、上記データ出力部が、上記２チャネルに分割されたデータ信号を、上記第２クロック信号の立ち上がりおよび立ち下がりエッジをデータ選択タイミングとして１チャネルに合成する構成としてもよい。
【００３４】
上記の構成によれば、各信号入出力部のデータ入力部において、データ信号の１チャネルが、第１クロック信号の立ち上がりおよび立ち下がりの両方で取り込まれて２チャネルに分割される。また、各信号入出力部のデータ出力部において、２チャネルに分割されたデータ信号が、第２クロック信号の立ち上がりおよび立ち下がりの両方で選択されて１チャネルに合成される。したがって、第１および第２クロック信号の周波数は、データ取り込み周波数の半分でよいことになる。よって、データ信号の転送速度をより高速にした場合にも、第１および第２クロック信号の周波数のデューティ比を余裕をもって確保することが可能となり、動作周波数の拡大と高い信頼性を得ることができる。また、第１および第２クロック信号の周波数を低くすることができることにより、ＥＭＩの問題も抑制することが可能となる。
【００３５】
また、本発明に係る信号転送システムは、上記の構成において、互いにカスケード接続された複数の信号入出力部のそれぞれに、当該信号入出力部が奇数番目に接続されているか、あるいは偶数番目に接続されているかを識別する識別手段が設けられている構成としてもよい。
【００３６】
上記のように、各信号入出力部は、入力した第１クロック信号を、次段の信号入出力部に対して第２クロック信号として出力するとともに、入力した第２クロック信号を、次段の信号入出力部に対して第２クロック信号として出力している。すなわち、奇数番目に接続された信号入出力部と、偶数番目に接続された信号入出力部とでは、入力される第１および第２クロック信号が互いに逆転したものとなっている。これに対して、上記の構成によれば、各信号入出力部に、カスケード接続された複数の信号入出力部の中で、当該信号入出力部の接続順が奇数番目であるか偶数番目であるかを識別する識別手段が設けられている。これにより、識別手段による識別結果に基づいて、第１および第２クロック信号に基づく処理を変更することによって、全ての信号入出力部におけるデータ転送処理を同様にすることが可能となる。
【００３７】
また、本発明に係る信号転送システムは、上記の構成において、上記第１クロック出力部が、上記第２クロック信号を反転させて第１クロック信号として次段の信号入出力部に出力するとともに、上記第２クロック出力部が、上記第１クロック信号を反転させて第２クロック信号として次段の信号入出力部に出力する構成としてもよい。
【００３８】
上記の構成によれば、入力した第１クロック信号を反転させてから第２クロック信号として出力するとともに、入力した第２クロック信号を反転させてから第１クロック信号として出力している。これにより、各信号入出力部を第１および第２クロック信号が通過する際に生じるデューティ比の乱れが、隣り合う信号入出力部同士で相殺されることになる。したがって、多段接続時のクロック信号のデューティ比を補正することが可能となり、より高い周波数での動作が可能となる。
【００３９】
また、本発明に係る信号転送装置は、互いにカスケード接続されることにより、前段から入力される複数の信号を次段に自己転送方式によって転送する信号転送装置において、前段から第１および第２クロック信号をそれぞれ入力する第１および第２クロック入力部と、次段に対して上記第１および第２クロック信号をそれぞれ反転させて出力する第１および第２クロック出力部と、上記第１クロック入力部において入力された第１クロック信号に基づいて、前段の信号入出力部からデータ信号を入力するデータ入力部と、上記第２クロック入力部において入力された第２クロック信号に基づいて、次段に対してデータ信号を出力するデータ出力部とを備えていることを特徴としている。
【００４０】
上記の構成によれば、データ信号が第１クロック信号に基づいてデータ入力部で入力されるとともに、第２クロック信号に基づいてデータ出力部で出力される。よって、データ信号の転送をより高速に行う場合に、第１クロック信号に基づいて入力されたデータ信号が、信号転送装置内部で配線容量などの影響を受けやすくなった場合でも、第２クロック信号に基づいて出力されるので、次段へ安定したデータ信号を出力することが可能となる。これによって、信号転送装置におけるデータ取り込みタイミングの仕様を保証することが可能となる。
【００４１】
また、第１および第２クロック出力部が、次段に対して上記第１および第２クロック信号をそれぞれ反転させて出力しているので、信号転送装置を第１および第２クロック信号が通過する際に生じるデューティ比の乱れが、隣り合う信号転送装置同士で相殺されることになる。したがって、多段接続時のクロック信号のデューティ比を補正することが可能となり、より高い周波数での動作が可能となる。
【００４２】
また、本発明に係る信号転送装置は、互いにカスケード接続されることにより、前段から入力される複数の信号を次段に自己転送方式によって転送する信号転送装置において、前段から第１および第２クロック信号をそれぞれ入力する第１および第２クロック入力部と、上記第１クロック入力部において入力された第１クロック信号に基づいて、前段からデータ信号を入力するデータ入力部と、上記第２クロック入力部において入力された第２クロック信号に基づいて、次段に対してデータ信号を出力するデータ出力部と、上記第２クロック信号を第１クロック信号として次段に出力する第１クロック出力部と、上記第１クロック信号を第２クロック信号として次段に出力する第２クロック出力部とを備えていることを特徴としている。
【００４３】
上記の構成によれば、データ信号が第１クロック信号に基づいてデータ入力部で入力されるとともに、第２クロック信号に基づいてデータ出力部で出力される。よって、データ信号の転送をより高速に行う場合に、第１クロック信号に基づいて入力されたデータ信号が、信号転送装置内部で配線容量などの影響を受けやすくなった場合でも、第２クロック信号に基づいて出力されるので、次段へ安定したデータ信号を出力することが可能となる。これによって、信号転送装置におけるデータ取り込みタイミングの仕様を保証することが可能となる。
【００４４】
また、第１クロック出力部が、入力した第２クロック信号を第１クロック信号として次段に出力するとともに、第２クロック出力部が、第１クロック信号を第２クロック信号として次段に出力するので、連続する２つの信号入出力部を１ブロックとして考えると、第１クロック信号と第２クロック信号との間の入出力遅延時間差をキャンセルすることが可能となる。これにより、データサンプリングマージンに余裕を持たせることができ、データ信号の転送をより高速にすることが可能となる。
【００４５】
また、本発明に係る信号転送装置は、上記の構成において、上記第１クロック出力部が、上記第２クロック信号を反転させて第１クロック信号として次段に出力するとともに、上記第２クロック出力部が、上記第１クロック信号を反転させて第２クロック信号として次段に出力することを特徴としている。
【００４６】
上記の構成によれば、入力した第１クロック信号を反転させてから第２クロック信号として出力するとともに、入力した第２クロック信号を反転させてから第１クロック信号として出力している。これにより、各信号転送装置を第１および第２クロック信号が通過する際に生じるデューティ比の乱れが、隣り合う信号入出力部同士で相殺されることになる。したがって、多段接続時のクロック信号のデューティ比を補正することが可能となり、より高い周波数での動作が可能となる。
【００４７】
また、本発明に係る表示パネル駆動装置は、複数の画素が設けられているとともに、各画素にデータ信号に基づく電気信号を印加することによって表示を行う表示パネルを駆動する表示パネル駆動装置において、上記の信号転送システムと、上記信号転送システムにおける各信号入出力部からデータ信号を受けて、上記表示パネルにおける各画素にデータ信号に基づく電気信号を出力する制御を行う制御ロジック部とを備えていることを特徴としている。
【００４８】
上記の構成によれば、表示パネルが多数の画素を備えていることにより、データ信号の転送を極めて高速に行わなければならない場合でも、的確にデータ信号の転送を行うことが可能となる。よって、画素数の多い表示パネルに対しても、表示欠陥などのない良好な表示性能を発揮させることが可能となる。
【００４９】
また、本発明に係る表示パネル駆動装置は、複数の画素が設けられているとともに、各画素にデータ信号に基づく電気信号を印加することによって表示を行う表示パネルを駆動する表示パネル駆動装置において、上記の信号転送装置と、上記信号転送装置からデータ信号を受けて、上記表示パネルにおける各画素にデータ信号に基づく電気信号を出力する制御を行う制御ロジック部とを備えていることを特徴としている。
【００５０】
上記の構成によれば、表示パネルが多数の画素を備えていることにより、データ信号の転送を極めて高速に行わなければならない場合でも、的確にデータ信号の転送を行うことが可能となる。よって、画素数の多い表示パネルに対しても、表示欠陥などのない良好な表示性能を発揮させることが可能となる。
【００５１】
また、本発明に係る表示装置は、複数の画素が設けられているとともに、各画素にデータ信号に基づく電気信号を印加することによって表示を行う表示パネルと、上記の表示パネル駆動装置とを備えていることを特徴としている。
【００５２】
上記の構成によれば、表示パネル駆動装置が、データ信号の転送を比較的高速に行うことが可能であるので、表示パネルの画素数を増加させることが可能となる。よって、高解像度の表示が可能で、かつ表示品位の優れた表示装置を提供することが可能となる。
【００５３】
また、本発明に係る表示装置は、上記の構成において、上記表示パネルが、アクティブマトリクス型の液晶表示パネルである構成としてもよい。
【００５４】
上記の構成によれば、軽量、薄型で、かつ表示品位も比較的高いアクティブマトリクス型の液晶表示パネルの高解像度化を図ることが可能となるので、より画面サイズの大きい液晶表示装置などを実現することが可能となる。
【００５５】
【発明の実施の形態】
本発明の実施の一形態について図面に基づいて説明すれば、以下のとおりである。図２は、本実施形態に係る液晶表示装置の概略構成を示す模式図である。同図に示すように、該液晶表示装置は、液晶パネル８、液晶コントローラ９、ソースドライバＳＴＡＢ１〜ＳＴＡＢ１０、およびゲートドライバＧＴＡＢ１〜４を備えた構成となっている。
【００５６】
液晶パネル８は、アクティブマトリクス表示方式の液晶パネルであり、図示はしないが、複数の画素電極がマトリクス状に設けられたアクティブマトリクス基板と、対向電極が設けられた対向基板と、アクティブマトリクス基板および対向基板の間隙に保持される液晶層とを備えている。
【００５７】
アクティブマトリクス基板には、上記の画素電極を選択駆動するためのＴＦＴが形成され、各画素電極に接続されている。そして、このＴＦＴにおけるゲート電極にはゲートバスラインが、また、ソース電極にはソースバスラインがそれぞれ接続されている。このゲートバスラインとソースバスラインとは、マトリクス状に配列された各画素電極の周囲を通り、互いに直交するように配設されている。上記ゲートバスラインを介してゲート信号が入力されることによりＴＦＴが駆動制御されるとともに、上記ソースバスラインを介して、ＴＦＴの駆動時に、ＴＦＴを介してデータ信号（表示信号）が画素電極に入力される。そして、画素電極と対向電極との間で電界が生じ、液晶の配向状態が変化することによって、画像の表示が行われる。
【００５８】
各ソースバスラインは、ソースドライバＳＴＡＢ１〜ＳＴＡＢ１０に接続されており、これらのソースドライバＳＴＡＢ１〜ＳＴＡＢ１０からデータ信号が各ソースバスラインに入力される。また、各ゲートバスラインは、ゲートドライバＧＴＡＢ１〜４に接続されており、これらのゲートドライバＧＴＡＢ１〜４からゲート信号が各ゲートバスラインに入力される。
【００５９】
なお、本実施形態においては、液晶パネル８は、１０２４×７６８画素からなるＸＧＡパネルであるものとしている。すなわち、ソースバスラインが１０２４本、ゲートバスラインが７６８本設けられている構成となっている。しかしながら、この構成に限定されるものではなく、例えばＳＸＧＡなどの任意の画素数の液晶パネルを用いることが可能であり、適宜ソースドライバの数およびゲートドライバの数を設定することが可能である。
【００６０】
液晶コントローラ９は、ＰＷＢ(Printed Wiring Board)によって構成されており、ソースドライバＳＴＡＢ１に対してソースドライバ入力信号を送出するとともに、ゲートドライバＧＴＡＢ１に対してゲートドライバ入力信号を送出するものである。また、ソースドライバＳＴＡＢ１〜１０およびゲートドライバＧＴＡＢ１〜４は、それぞれ隣合うドライバ同士が接続されることによって、カスケード接続されている。すなわち、ソースドライバＳＴＡＢ１に対して入力されたソースドライバ入力信号は、ソースドライバＳＴＡＢ１からＳＴＡＢ２，ＳＴＡＢ３，…のように順に転送されることになる。同様に、ゲートドライバＧＴＡＢ１に対して入力されたゲートドライバ入力信号は、ゲートドライバＧＴＡＢ１からＧＴＡＢ２，ＧＴＡＢ３，…のように順に転送されることになる。
【００６１】
ソースドライバＳＴＡＢ１〜１０およびゲートドライバＧＴＡＢ１〜４は、それぞれＴＡＢ(Tape Automated Bonding)基板によって構成されている。しかしながら、このようなＴＡＢ実装方式に限定されるものではなく、ＣＯＧ実装方式によってソースドライバおよびゲートドライバを設ける構成としても構わない。
【００６２】
各ソースドライバは、信号の入出力を行う信号入出力部（信号転送装置）と、データ信号をソースバスラインに対して出力するための制御を行う制御ロジック部と、出力回路部とから構成されている。信号入出力部の詳細については後述する。制御ロジック部は、データサンプリングメモリ回路、およびホールドメモリ回路によって構成されている。また、出力回路部は、基準電圧発生回路、ＤＡコンバータ回路、および出力回路などから構成されている。
【００６３】
ホールドメモリー回路は、信号入出力部から入力されるデータ信号を、１水平期間のデータが入力された時点でラッチ信号ＬＳによってラッチし、次の１水平期間のデータ信号が入力されるまでの間保持するものである。基準電源発生回路は、入力される基準電圧を基に、例えば抵抗分割によって階調表示に用いる複数のレベルの電圧を発生させるものである。ＤＡコンバータ回路は、ホールドメモリー回路から入力されるＲＧＢのデータ信号をアナログ信号に変換して出力回路に出力するものである。出力回路は、アナログ信号としてのデータ信号を増幅し、各ソースバスラインに対して出力するものである。
【００６４】
次に、ソースドライバにおける信号入出力部に関して詳しく説明する。本実施形態においては、基本クロック信号を２本用いた２相クロック方式を採用している。ここでは、まず、この２相クロック方式による信号入出力部の基本形態について説明し、その後、本実施形態の液晶表示装置において採用している信号入出力部の形態について説明する。
【００６５】
図３は、２相クロック方式の信号入出力部の基本形態における概略構成を示すブロック図である。同図に示すように、該信号入出力部は、クロック入力端子（第１および第２クロック入力部）１ｃｉ・２ｃｉ、クロック出力端子（第１および第２クロック出力部）１ｃｏ・２ｃｏ、ＤＡＴＡ入力端子３ｄｉ、ＤＡＴＡ出力端子３ｄｏ、ＬＳ入力端子４ｌｉ、ＬＳ出力端子４ｌｏ、ＳＰ入力端子５ｓｉ、ＳＰ出力端子５ｓｏ、入力ラッチ回路（データ入力部）６  ｉ、および出力ラッチ回路（データ出力部）６Ｌｏを備えている。
【００６６】
クロック入力端子１ｃｉ・２ｃｉには、それぞれ第１基本クロック（第１クロック信号）ＣＫＡおよび第２基本クロック（第２クロック信号）ＣＫＢがそれぞれ入力されている。そして、クロック入力端子１ｃｉは、クロック出力端子１ｃｏに接続されており、このクロック出力端子１ｃｏから次段のソースドライバの信号入出力部に向けて第１基本クロックＣＫＡが出力される。また、クロック入力端子２ｃｉは、クロック出力端子２ｃｏに接続されており、このクロック出力端子２ｃｏから次段のソースドライバの信号入出力部に向けて第２基本クロックＣＫＢが出力される。
【００６７】
また、クロック入力端子１ｃｉからクロック出力端子１ｃｏに到る配線からは、入力ラッチ回路６Ｌｉ、制御ロジック部７、および出力ラッチ回路６Ｌｏに配線が延びており、それぞれ第１基本クロックＣＫＡが入力されている。またクロック入力端子２ｃｉからクロック出力端子２ｃｏに到る配線からは、出力ラッチ回路６Ｌｏに配線が延びており、第２基本クロックＣＫＢが入力されている。
【００６８】
ＤＡＴＡ入力端子３ｄｉには、データ信号ＤＡＴＡが入力されている。このデータ信号ＤＡＴＡは、本実施形態においては、ＲＧＢ各６ビットからなる計１８ビットの信号となっている。そして、このＤＡＴＡ入力端子３ｄｉは、入力ラッチ回路６Ｌｉ、および出力ラッチ回路６Ｌｏを介してＤＡＴＡ出力端子３ｄｏに接続されており、このＤＡＴＡ出力端子３ｄｏから次段のソースドライバの信号入出力部に向けてデータ信号ＤＡＴＡが出力される。
【００６９】
また、データ信号ＤＡＴＡが送られる、入力ラッチ回路６Ｌｉから出力ラッチ回路６Ｌｏに到る配線からは、制御ロジック部７に配線が延びており、制御ロジック部７に対してデータ信号ＤＡＴＡが入力されている。
【００７０】
ＬＳ入力端子４ｌｉには、ラッチストローブ信号ＬＳが入力されている。そして、ＬＳ入力端子４ｌｉは、入力ラッチ回路６Ｌｉ、および出力ラッチ回路６Ｌｏを介してＬＳ出力端子４ｌｏに接続されており、このＬＳ出力端子４ｌｏから次段のソースドライバの信号入出力部に向けてラッチストローブ信号ＬＳが出力される。
【００７１】
また、ラッチストローブ信号ＬＳが送られる、入力ラッチ回路６Ｌｉから出力ラッチ回路６Ｌｏに到る配線からは、制御ロジック部７に配線が延びており、制御ロジック部７に対してラッチストローブ信号ＬＳが入力されている。
【００７２】
ＳＰ入力端子５ｓｉには、スタートパルス信号ＳＰが入力されている。そして、ＳＰ入力端子５ｓｉは、入力ラッチ回路６Ｌｉ、制御ロジック部７、および出力ラッチ回路６Ｌｏを介してＳＰ出力端子５ｓｏに接続されており、このＳＰ出力端子５ｓｏから次段のソースドライバの信号入出力部に向けてスタートパルス信号ＳＰが出力される。
【００７３】
以上のように、図３に示す構成は、２種類の基本クロック信号である第１基本クロックＣＫＡおよび第２基本クロックＣＫＢが入力されているとともに、クロックサイクルレギュレータ５４が設けられていない構成となっている点で、従来の技術において説明した、図２２に示す構成とは異なっている。
【００７４】
このような２相クロック方式の信号入出力部における動作は次のようになる。まず、第１基本クロックＣＫＡの両エッジ、すなわち信号の立ち上がりと立ち下がりの両方において、入力ラッチ回路６Ｌｉによってデータサンプリングを行い、入力ラッチ回路６Ｌｉにてシリアル−パラレル変換を行って３６ビットのデータバスにて制御ロジック部７に対してデータが転送される。また、この３６ビットのデータバスは出力ラッチ回路６Ｌｏにも転送され、この出力ラッチ回路６Ｌｏにおいて、３６ビットのデータバスが、第１基本クロックＣＫＡおよび第２基本クロックＣＫＢに基づいてパラレル−シリアル変換を行うことによって１８ビットデータバス信号に変換される。その後、次段のソースドライバに、第１および第２基本クロックＣＫＡ・ＣＫＢ、ラッチストローブ信号ＬＳ、スタートパルス信号ＳＰとともに、１８ビットデータバス信号が転送される。
【００７５】
以上のように、２相クロック方式の信号入出力部によれば、入力ラッチ回路６Ｌｉによってデータ信号の１チャネルが第１基本クロックＣＫＡの立ち上がりと立ち下がりとの両方でデータが取り込まれて２チャネルに分割されることになる。したがって、第１基本クロックＣＫＡの周波数は、データ信号の周波数の半分でよいことになる。すなわち、上記のように、液晶パネル８がＸＧＡである場合、第１基本クロックＣＫＡの周波数は３２．５ＭＨｚでよいことになるので、従来のように、６５ＭＨｚの基本クロック信号によってデータ転送を行う構成と比較して、上記したデータサンプリングマージンの問題およびＥＭＩの問題に対して有利となる。
【００７６】
また、出力時には、出力ラッチ回路６Ｌｏによって、第１基本クロックＣＫＡから１／４周期分遅延した第２基本クロックＣＫＢの立ち上がりと立ち下がりとの両方でデータが取り込まれて再度１チャネルに戻されて出力されることになる。よって、第１クロックＣＫＡによってサンプリングされたデータ信号が、ソースドライバ内部で配線容量などの影響を受けやすくなった場合でも、第２基本クロックＣＫＢによってサンプリングするため、次段のソースドライバに安定してデータ信号を出力することが可能となり、各段のソースドライバにおけるデータ取り込みタイミングの仕様を保証することができる。
【００７７】
しかしながら、図３に示す構成では、クロックサイクルレギュレータが設けられていないので、第１および第２基本クロックＣＫＡ・ＣＫＢのデューティ比が多段接続の伝送の過程で崩れていく可能性があるという問題を有している。そこで、本実施形態における信号入出力部は、多段接続時の基本クロック信号のデューティ比を補正することを目的として、図４に示すようなクロック信号反転転送方式の構成となっている。この構成では、同図に示すように、第１および第２基本クロックＣＫＡ・ＣＫＢを次段のソースドライバに出力する時点で、各信号を反転させる反転回路ＴＡ・ＴＢがクロック出力端子１ｃｏ・２ｃｏに設けられている。その他の構成については、図３に示した構成と同様であるので、ここではその説明を省略する。この構成により、各ソースドライバを基本クロック信号が通過する際に生じるデューティ比の乱れが、隣り合うソースドライバ同士で相殺されることになるので、多段接続時の基本クロック信号のデューティ比を補正することが可能となっている。
【００７８】
以上のように、２相クロック方式による信号入出力部によれば、データサンプリングマージンの問題、ＥＭＩの問題を抑制することができるとともに、クロックサイクルレギュレータが不要になることにより、ソースドライバチップサイズを増大させずに多段カスケード接続を実現することができる。
【００７９】
しかしながら、今後の液晶モジュールのさらなる大型化・高精細化が求められるようになると、上記の２相クロック方式でも問題が生じてくることになる。すなわち、液晶モジュールが大型化および高精細化すると、必要となるソースドライバの個数が大きくなる。これにより、カスケード接続された複数のソースドライバにおいて、第１基本クロックＣＫＡと第２基本クロックＣＫＢとの伝送経路における配線容量および配線抵抗が増加することになる。この結果、第１基本クロックＣＫＡの伝送経路における配線インピーダンスと、第２基本クロックＣＫＢの伝送経路における配線インピーダンスとの間のずれが大きくなってくる。これにより、カスケード接続の段数が増えてくると、各ソースドライバにおける第１基本クロックＣＫＡと第２基本クロックＣＫＢとの間の入出力時間差が増大し、正常なデータサンプリングが行えなくなるという問題が生じてくる。
【００８０】
ここで、第１基本クロックＣＫＡと第２基本クロックＣＫＢとの間の入出力時間差について詳しく説明する。上記した図４に示す構成においては、第１および第２の基本クロックＣＫＡ・ＣＫＢの２つの信号が、クロック入力端子１ｃｉ・２ｃｉから各ソースドライバに入力され、クロック出力端子１ｃｏ・２ｃｏから反転回路ＴＡ・ＴＢを介することによって、各信号を反転した状態で次段のソースドライバに向けてバッファ出力している。
【００８１】
クロック出力端子１ｃｏとクロック入力端子１ｃｉとの間、およびクロック出力端子２ｃｏとクロック入力端子２ｃｉとの間には、それぞれ遅延時間τＡ・τＢが生じている。理論的にはτＡ＝τＢであるが、実際には、ソースドライバを構成するＴＡＢ基板内部の配線の引きまわしなどにより、τＡ＝τＢとはなっていない。詳しく説明すると、第１基本クロックＣＫＡの伝送経路における配線インピーダンスと、第２基本クロックＣＫＢの伝送経路における配線インピーダンスとがほぼ同じになるように設計できるのであれば、τＡ＝τＢとなるのであるが、実際には、ソースドライバ内部における配線レイアウトの制限や、ソースドライバ内の半導体素子の特性が、電源電圧、周囲温度、プロセスばらつきなどによって変動することなどによって、配線インピーダンスを合わせ込むことは極めて困難である。
【００８２】
以上のような理由により、実際の構成においては、τＡ≠τＢとなっている。ここで、τＡ＞τＢ、およびτＡ＜τＢの場合も含めて、τ＝｜τＡ−τＢ｜を第１基本クロックＣＫＡと第２基本クロックＣＫＢとの間の入出力遅延時間差と定義する。
【００８３】
次に、この入出力遅延時間差τが、データサンプリングマージンにどのように影響するかについて説明する。上記の２相クロック方式によるデータ転送方式において、各ソースドライバは、第１基本クロックＣＫＡの立ち上がりおよび立ち下がりエッジにおいて入力データをサンプリングする。データをサンプリングする場合、上記したように、クロック信号の立ち上がりおよび立ち下がりエッジに対して、データセットアップ時間ｔｓｕおよびデータホールド時間ｔｈが必要とされる。図５は、第１基本クロックＣＫＡと入力データとのタイミングチャートの一例を示している。この図に示す例では、▲３▼のデータから▲４▼のデータに変化するポイントが、データセットアップ時間ｔｓｕおよびデータホールド時間ｔｈによる期間内に入っているので、この時点でのデータサンプリングは正常に行うことができなくなっている。
【００８４】
また、上記の２相クロック方式によるデータ転送方式では、各ソースドライバは、第２基本クロックＣＫＢの立ち上がりおよび立ち下がりエッジにおいて出力データを選択している。図６は、第２基本クロックＣＫＢと出力データとのタイミングチャートの一例を示している。同図に示すように、第２基本クロックＣＫＢの立ち上がりエッジおよび立ち下がりエッジのタイミングと、出力データの各変化点との時間差を、それぞれｔｄ１，ｔｄ２，…，ｔｄｉ，…とする。そして、これらの値の絶対値の最大値をｔｄ（＝｜ｔｄｉ｜max ）とする。なお、このように、第２基本クロックＣＫＢの立ち上がりエッジおよび立ち下がりエッジのタイミングと、出力データの各変化点との間に時間差が生じるのは、第２基本クロックＣＫＢおよび出力データの配線遅延の問題と、第２基本クロックＣＫＢにとよってデータをパラレル−シリアル変換する回路におけるゲート遅延の問題によるものである。
【００８５】
以上より、第１基本クロックＣＫＡ、第２基本クロックＣＫＢ、および出力データのタイミングチャートを示すと、図７のようになる。この図より、第１基本クロックＣＫＡの立ち上がりおよび立ち下がりエッジにおいて入力データをサンプリングするともに、第２基本クロックＣＫＢの立ち上がりおよび立ち下がりエッジにおいて出力データを選択することが可能となるには、
ｔｄ＋ｍａｘ（ｔｓｕ，ｔｈ）＜Ｔ／２  （１）
という条件式を満たす必要がある。
【００８６】
また、実際には、上記したように、第１基本クロックＣＫＡと第２基本クロックＣＫＢとの間の入出力遅延時間差τが存在しており、このτによって上記（１）式が変更されることになる。図８は、タイミングコントローラから、カスケード接続された各ソースドライバＳＴＡＢ１〜ｎに第１基本クロックＣＫＡおよび第２基本クロックＣＫＢが伝送される際の、両信号のタイミングのずれを示す説明図である。同図に示すように、タイミングコントローラから出力された直後では、第１基本クロックＣＫＡと第２基本クロックＣＫＢとは、正確にＴ／２ずつずれた状態となっているが、ＳＴＡＢ１から出力される時点で、第１基本クロックＣＫＡに対して、第２基本クロックＣＫＢがＴ／２からτだけずれた状態となっている。このようなずれが、各ソースドライバで付加されていくので、ＳＴＡＢ（ｎ−１）から出力される時点では、第１基本クロックＣＫＡに対して、第２基本クロックＣＫＢがＴ／２から（ｎ−１）τだけずれていることになる。
【００８７】
したがって、最終段となるソースドライバＳＴＡＢｎにおいて、入出力遅延時間差τをも考慮すると、（１）式は、次式のように修正される。
（ｎ−１）τ＋ｔｄ＋ｍａｘ（ｔｓｕ，ｔｈ）＜Ｔ／２  （２）
すなわち、多段カスケード接続した構成において、第１基本クロックＣＫＡと第２基本クロックＣＫＢとの間の入出力遅延時間差τが存在する場合、第１基本クロックＣＫＡの立ち上がりおよび立ち下がりエッジにおいて入力データをサンプリングするともに、第２基本クロックＣＫＢの立ち上がりおよび立ち下がりエッジにおいて出力データを選択することが可能となる条件式は（２）式のようになる。
【００８８】
ここで、本実施形態においては、（２）式におけるτをキャンセルするために、ソースドライバの信号入出力部を図１に示すような構成としてもよい。この図に示すように、該信号入出力部は、図３に示す構成と比べて、クロック入力端子１ｃｉがクロック出力端子２ｃｏに接続される一方、クロック入力端子２ｃｉがクロック出力端子１ｃｏに接続されている点、および、出力ラッチ回路６Ｌｏに、ＥＶＥＮ信号を入力するＥＶＥＮ入力端子（識別手段）からの配線が接続されている点が異なっており、その他の構成については、ほぼ同様の構成となっているのでその説明を省略する。
【００８９】
図１０（ａ）および（ｂ）は、それぞれ入力ラッチ回路６Ｌｉおよび出力ラッチ回路６Ｌｏの概略構成を示す回路図である。入力ラッチ回路６Ｌｉは、同図（ａ）に示すように、３つのフリップフロップ１１Ａ・１１Ｂ・１１Ｃを備えている。
【００９０】
ＤＡＴＡ入力端子３ｄｉから入力された１８ビットデータ信号Ｄは、フリップフロップ１１Ａおよびフリップフロップ１１ＢのＤ端子に入力される。また、クロック入力端子１ｃｉから入力された第１基本クロックＣＫＡｉは、フリップフロップ１１ＡのＣＫ端子に入力されるとともに、その反転信号がフリップフロップ１１ＢのＣＫ端子に入力される。フリップフロップ１１Ａおよび１１Ｂは、ＣＫ端子に入力されたクロック信号の立ち上がりにおいて、Ｑ端子からＤ端子に入力されたデータを出力するようになっている。これにより、第１基本クロックＣＫＡの立ち上がりにおいてフリップフロップ１１ＡのＱ端子からデータ信号がＱ１として出力され、第１基本クロックＣＫＡｉの立ち下がりにおいてフリップフロップ１１ＢのＱ端子からデータ信号がＱ２として出力される。これらのＱ１およびＱ２が、制御ロジック部７に伝送されるとともに、出力ラッチ回路６Ｌｏに伝送される。言い換えれば、フリップフロップ１１Ａおよび１１Ｂによって、シリアルに転送されてきたデータ信号が、パラレル変換されて制御ロジック部７に伝送されることになる。
【００９１】
また、フリップフロップ１１ＣのＤ端子には、スタートパルス信号ＳＰＤが入力されているとともに、ＣＫ端子に第１基本クロックＣＫＡｉが入力されている。そして、第１基本クロックＣＫＡの立ち下がりにおいてフリップフロップ１１ＣのＱ端子からスタートパルス信号がＳＰＱとして出力される。このＳＰＱが、制御ロジック部７にスタートパルス信号として伝送される。
【００９２】
出力ラッチ回路６Ｌｏは、フリップフロップ１２Ａ・１２Ｂ・１２Ｃ・１２Ｄ、およびＥｘｃｌｕｓｉｖｅＯＲゲート１３を備えている。フリップフロップ１２ＡのＤ端子には、入力ラッチ回路６Ｌｉから送られてきたＱ１が入力されるとともに、ＣＫ端子に、クロック出力端子１ｃｏから出力されることになる第１基本クロックＣＫＡｏの反転信号が入力されている。また、フリップフロップ１２ＢのＤ端子には、入力ラッチ回路６Ｌｉから送られてきたＱ２が入力されるとともに、ＣＫ端子に、第１基本クロックＣＫＡｏが入力されている。これにより、第１基本クロックＣＫＡｏの立ち上がりにおいてフリップフロップ１２ＡのＱ端子からＱ１が出力され、第１基本クロックＣＫＡｏの立ち下がりにおいてフリップフロップ１２ＢのＱ端子からＱ２が出力される。これらのＱ１およびＱ２が、フリップフロップ１２Ｃの反転Ａ端子およびＢ端子にそれぞれ入力される。なお、上記の第１基本クロックＣＫＡｏは、クロック入力端子２ｃｉに第２基本クロックＣＫＢとして入力された信号に相当するものである。
【００９３】
また、フリップフロップ１２ＣのＳ端子には、ＥｘｃｌｕｓｉｖｅＯＲゲート１３の出力が入力されている。ＥｘｃｌｕｓｉｖｅＯＲゲート１３は、第２基本クロックＣＫＢｏとＥＶＥＮ信号が入力されており、排他的論理和が出力されている。そして、フリップフロップ１２ＣのＹ端子からは、Ｙ＝ＡＳｔ＋ＢＳ（ＳｔはＳの反転を示しているものとする）なる論理式に基づく信号が出力されている。すなわち、ＥＶＥＮ信号の設定に応じて、ＣＫＢｏの立ち上がりおよび立ち下がりに、それぞれＱ１およびＱ２が出力されることになる。言い換えれば、このフリップフロップ１２Ｃによって、Ｑ１およびＱ２としてパラレルに転送されてきたデータ信号が、シリアル変換されて出力されることになる。
【００９４】
また、フリップフロップ１２ＤのＤ端子には、スタートパルス信号ＳＰＤが入力されているとともに、ＣＫ端子に第１基本クロックＣＫＡｏが入力されている。そして、第１基本クロックＣＫＡｏの立ち下がりにおいてフリップフロップ１２ＤのＱ端子からスタートパルス信号がＳＰＱとして出力される。このＳＰＱが、次段のソースドライバに向けて出力される。
【００９５】
なお、図１および図１０（ａ）および図１０（ｂ）に示す構成においては、入力されたデータ信号は、入力ラッチ回路６ＬｉにおいてＱ１およびＱ２の２チャネルの信号に変換されて制御ロジック部７に入力され、出力ラッチ回路６ＬｏにおいてＱ１およびＱ２の２チャンネルの信号が再び１チャネルの信号に戻される構成となっている。これにより、制御ロジック部７に対してパラレルにデータを入力することが可能となるので、制御ロジック部７におけるデータ処理部の処理速度が比較的遅い場合でも、パラレル処理を行うことによって、必要とされる処理速度を確保することが可能となる。
【００９６】
しかしながら、制御ロジック部７におけるデータ処理部が、高速に処理を行えるものである場合には、上記のように、入力ラッチ回路６Ｌｉにおけるシリアル−パラレル変換、および、出力ラッチ回路６Ｌｏにおけるパラレル−シリアル変換を行う必要がない場合も考えられる。すなわち、この場合には、入力されたデータ信号は、１チャネルのままで制御ロジック部７に入力されることになる。
【００９７】
上記のＥＶＥＮ信号は、当該ソースドライバが奇数番目のものであるか、偶数番目のものであるかを識別する信号である。このＥＶＥＮ信号の入力は、例えば図１１に示すように、奇数番目のソースドライバに対してＧＮＤ電圧、すなわち“Ｌ”となる電圧をパラレルに印加し、偶数番目のソースドライバに対してＶＣＣ３．３Ｖの電圧、すなわち“Ｈ”となる電圧をパラレルに印加するような構成とすることによって実現することができる。
【００９８】
図１２は、奇数番目のソースドライバにおけるクロック信号およびデータ信号の入出力におけるタイミングチャートを示している。同図に示すように、データ信号のデータサンプリングに関しては、ＣＫＡｉｎの立ち上がりおよび立ち下がりにおいて、ＤＡＴＡｉｎのデータをサンプリングしていることになる。そして、ＣＫＡｏｕｔは、ＣＫＢｉｎに基づく波形となっている一方、ＣＫＢｏｕｔは、ＣＫＡｉｎに基づく波形となっており、出力されるＤＡＴＡｏｕｔは、ＣＫＢｏｕｔの立ち上がりおよび立ち下がりに同期して出力されている。また、ＥＶＥＮ信号は、常に“Ｌ”に固定されて入力されている。
【００９９】
また、図１３は、偶数番目のソースドライバにおけるクロック信号およびデータ信号の入出力におけるタイミングチャートを示している。同図に示すように、データ信号のデータサンプリングに関しては、ＣＫＡｉｎの立ち上がりおよび立ち下がりにおいて、ＤＡＴＡｉｎのデータをサンプリングしていることになる。そして、ＣＫＡｏｕｔは、ＣＫＢｉｎに基づく波形となっている一方、ＣＫＢｏｕｔは、ＣＫＡｉｎに基づく波形となっており、出力されるＤＡＴＡｏｕｔは、ＣＫＢｏｕｔの立ち上がりおよび立ち下がりに同期して出力されている。また、ＥＶＥＮ信号は、常に“Ｈ”に固定されて入力されている。
【０１００】
以上示したように、図１に示す構成の信号入出力部によれば、クロック入力端子１ｃｉがクロック出力端子２ｃｏに接続される一方、クロック入力端子２ｃｉがクロック出力端子１ｃｏに接続されていることによって、上記の第１基本クロックＣＫＡと第２基本クロックＣＫＢとの間の入出力遅延時間差τがキャンセルされることになる。以下にこのことについて詳しく説明する。
【０１０１】
図９は、ｋ番目、ｋ＋１番目、ｋ＋２番目のソースドライバの信号入出力部における、クロック信号の入出力部分のみを取り出して示した説明図である。ここで、上記の各ソースドライバをそれぞれソースドライバ（ｋ）、ソースドライバ（ｋ＋１）、ソースドライバ（ｋ＋２）とする。
【０１０２】
また、各ソースドライバにおいて、ＣＫＡｉｎ（入力時の第１基本クロックＣＫＡ）と、ＣＫＢｏｕｔ（出力時の第２基本クロックＣＫＢ）とのソースドライバ内部での入出力遅延時間をｔａｂとおき、ＣＫＢｉｎ（入力時の第２基本クロックＣＫＢ）と、ＣＫＡｏｕｔ（出力時の第１基本クロックＣＫＡ）とのソースドライバ内部での入出力遅延時間をｔｂａとおく。さらに、連続するソースドライバ同士の間の配線において、ＣＫＡｏｕｔとＣＫＡｉｎとの配線インピーダンスＺａによる信号遅延時間をｔａとおき、ＣＫＢｏｕｔとＣＫＢｉｎとの配線インピーダンスＺｂによる信号遅延時間をｔｂとおく。
【０１０３】
なお、上記の配線インピーダンスＺａ・Ｚｂは、ＴＡＢ基板とＴＡＢ基板間配線との接続部分となるＡＣＦ(Anisotropic Conductive Film) による接続抵抗、ＴＣＰ(Tape Carrier Package)容量、ＴＡＢ基板間配線の抵抗、容量、インダクタなどによって構成されるものである。
【０１０４】
以上において、ソースドライバ（ｋ）におけるＣＫＡｉｎの入力端子から、ソースドライバ（ｋ＋１）におけるＣＫＡｉｎの入力端子までのクロック信号遅延時間（２τａ）は、
２τａ＝ｔａｂ＋ｔｂ＋ｔｂａ＋ｔａ  （３）
となる。
【０１０５】
一方、ソースドライバ（ｋ）におけるＣＫＢｉｎの入力端子から、ソースドライバ（ｋ＋１）におけるＣＫＢｉｎの入力端子までのクロック信号遅延時間（２τｂ）は、
２τｂ＝ｔｂａ＋ｔａ＋ｔａｂ＋ｔｂ  （４）
となる。
【０１０６】
（３）式および（４）式より、τａ＝τｂの関係が成り立つことになる。すなわち、図１に示すような構成の信号入出力部を備えたソースドライバによるデータ転送によれば、ソースドライバ２個を基本単位として考慮すれば、第１基本クロックＣＫＡと第２基本クロックＣＫＢとの間の入出力遅延時間差τを理論上０とすることが可能となる。したがって、上記の（２）式による条件式において、τの項を０とすることができるので、（２）式による条件をより緩和することが可能となる。これにより、例えばより解像度の高い液晶パネルを用いる場合にも、これに余裕をもって対応することが可能となる。
【０１０７】
なお、信号入出力部を、図１に示す構成の代わりに、図１４に示す構成としてもよい。図１４に示す構成は、図１に示す構成と比較して、クロック入力端子１ｃｉとクロック出力端子２ｃｏとの間の配線、およびクロック入力端子２ｃｉとクロック出力端子１ｃｏとの間の配線に、それぞれ反転回路１５Ａおよび反転回路１５Ｂが設けられている点、および、出力ラッチ回路６Ｌｏに、ＯＤＤ信号を入力するＯＤＤ入力端子（識別手段）からの配線が接続されている点が異なっており、その他の構成については、ほぼ同様の構成となっているので、その説明を省略する。
【０１０８】
反転回路１５Ａおよび反転回路１５Ｂは、入力した信号を反転させる回路である。このような反転回路１５Ａおよび反転回路１５Ｂが、クロック入力端子１ｃｉとクロック出力端子２ｃｏとの間の配線、およびクロック入力端子２ｃｉとクロック出力端子１ｃｏとの間の配線に、それぞれ設けられているので、各ソースドライバを基本クロック信号が通過する際に生じるデューティ比の乱れが、隣り合うソースドライバ同士で相殺されることになる。よって、多段接続時の基本クロック信号のデューティ比を補正することが可能となり、より高い周波数での動作が可能となる。
【０１０９】
上記のＯＤＤ信号は、当該ソースドライバが奇数番目のものであるか、偶数番目のものであるかを識別する信号である。このＯＤＤ信号の入力は、前記において説明した図１１に示す構成と同様にして実現することができる。このＯＤＤ信号の場合には、偶数番目のソースドライバに対してＧＮＤ電圧、すなわち“Ｌ”となる電圧をパラレルに印加し、奇数番目のソースドライバに対してＶＣＣ３．３Ｖの電圧、すなわち“Ｈ”となる電圧をパラレルに印加するような構成とすることになる。
【０１１０】
なお、図１４における入力ラッチ回路６Ｌｉおよび出力ラッチ回路６Ｌｏの構成については、図１０（ａ）および（ｂ）で示した構成とほぼ同様の構成で実現することができるので、ここでは、その説明を省略する。ただし、図１４における出力ラッチ回路６Ｌｏでは、図１０（ｂ）におけるＥＶＥＮ信号の入力の代わりに、ＯＤＤ信号が入力されることになる。
【０１１１】
また、図１５は、奇数番目のソースドライバにおけるクロック信号およびデータ信号の入出力におけるタイミングチャートを示している。同図に示すように、データ信号のデータサンプリングに関しては、ＣＫＡｉｎの立ち上がりおよび立ち下がりにおいて、ＤＡＴＡｉｎのデータをサンプリングしていることになる。そして、ＣＫＡｏｕｔは、ＣＫＢｉｎを反転した信号に基づく波形となっている一方、ＣＫＢｏｕｔは、ＣＫＡｉｎを反転した信号に基づく波形となっており、出力されるＤＡＴＡｏｕｔは、ＣＫＢｏｕｔの立ち上がりおよび立ち下がりに同期して出力されている。また、ＯＤＤ信号は、常に“Ｈ”に固定されて入力されている。
【０１１２】
また、図１６は、偶数番目のソースドライバにおけるクロック信号およびデータ信号の入出力におけるタイミングチャートを示している。同図に示すように、データ信号のデータサンプリングに関しては、ＣＫＡｉｎの立ち上がりおよび立ち下がりにおいて、ＤＡＴＡｉｎのデータをサンプリングしていることになる。そして、ＣＫＡｏｕｔは、ＣＫＢｉｎを反転した信号に基づく波形となっている一方、ＣＫＢｏｕｔは、ＣＫＡｉｎを反転した信号に基づく波形となっており、出力されるＤＡＴＡｏｕｔは、ＣＫＢｏｕｔの立ち上がりおよび立ち下がりに同期して出力されている。また、ＯＤＤ信号は、常に“Ｌ”に固定されて入力されている。
【０１１３】
なお、本実施形態では、表示パネルとして液晶パネルを用いた液晶表示装置について説明したが、表示パネルの種類としては、液晶パネルに限定されるものではなく、複数の画素に、データ信号に応じた電気信号を印加することによって表示を行うことが可能な表示パネルであればどのようなものを用いてもよく、例えば、ＥＬパネルやプラズマディスプレイパネルなどに適用することも可能である。
【０１１４】
【発明の効果】
以上のように、本発明に係る信号転送システムは、互いにカスケード接続された複数の信号入出力部を備え、初段の信号入出力部に入力された複数の信号を、順次他の信号入出力部に転送する自己転送方式による信号転送システムにおいて、上記信号入出力部が、前段の信号入出力部から第１および第２クロック信号をそれぞれ入力する第１および第２クロック入力部と、次段の信号入出力部に対して上記第１および第２クロック信号をそれぞれ反転させて出力する第１および第２クロック出力部と、上記第１クロック入力部において入力された第１クロック信号に基づいて、前段の信号入出力部からデータ信号を入力するデータ入力部と、上記第２クロック入力部において入力された第２クロック信号に基づいて、次段の信号入出力部に対してデータ信号を出力するデータ出力部とを備えている構成である。
【０１１５】
これにより、データ信号の転送をより高速に行う場合に、第１クロック信号に基づいて入力されたデータ信号が、信号入出力部内部で配線容量などの影響を受けやすくなった場合でも、第２クロック信号に基づいて出力されるので、次段の信号入出力部へ安定したデータ信号を出力することが可能となる。よって、格段の信号入出力部におけるデータ取り込みタイミングの仕様を保証することが可能となるという効果を奏する。
【０１１６】
また、各信号入出力部を第１および第２クロック信号が通過する際に生じるデューティ比の乱れが、隣り合う信号入出力部同士で相殺されることになる。よって、多段接続時のクロック信号のデューティ比を補正することが可能となり、より高い周波数での動作が可能となるという効果を奏する。
【０１１７】
また、本発明に係る信号転送システムは、互いにカスケード接続された複数の信号入出力部を備え、初段の信号入出力部に入力された複数の信号を、順次他の信号入出力部に転送する自己転送方式による信号転送システムにおいて、上記信号入出力部が、前段の信号入出力部から第１および第２クロック信号をそれぞれ入力する第１および第２クロック入力部と、上記第１クロック入力部において入力された第１クロック信号に基づいて、前段の信号入出力部からデータ信号を入力するデータ入力部と、上記第２クロック入力部において入力された第２クロック信号に基づいて、次段の信号入出力部に対してデータ信号を出力するデータ出力部と、上記第２クロック信号を第１クロック信号として次段の信号入出力部に出力する第１クロック出力部と、上記第１クロック信号を第２クロック信号として次段の信号入出力部に出力する第２クロック出力部とを備えている構成である。
【０１１８】
これにより、データ信号の転送をより高速に行う場合に、第１クロック信号に基づいて入力されたデータ信号が、信号入出力部内部で配線容量などの影響を受けやすくなった場合でも、第２クロック信号に基づいて出力されるので、次段の信号入出力部へ安定したデータ信号を出力することが可能となる。よって、格段の信号入出力部におけるデータ取り込みタイミングの仕様を保証することが可能となるという効果を奏する。
【０１１９】
また、連続する２つの信号入出力部を１ブロックとして考えると、第１クロック信号と第２クロック信号との間の入出力遅延時間差をキャンセルすることが可能となる。よって、データサンプリングマージンに余裕を持たせることができ、データ信号の転送をより高速にすることが可能となるという効果を奏する。
【０１２０】
また、本発明に係る信号転送システムは、上記データ入力部が、入力されるデータ信号を、第１クロック信号に基づいて１チャネルから２チャネルに分割するとともに、上記データ出力部が、２チャネルに分割された上記データ信号を第２クロック信号に基づいて再度１チャネルに戻す構成としてもよい。
【０１２１】
これにより、上記の構成による効果に加えて、例えば、各信号入出力部からデータを受け取る手段が設けられており、この手段が２チャネルのデータを入力する構成であるような場合にも対応することが可能となるという効果を奏する。
【０１２２】
また、本発明に係る信号転送システムは、上記データ入力部が、上記データ信号を、上記第１クロック信号の立ち上がりおよび立ち下がりエッジをデータ取り込みタイミングとして、１チャネルから２チャネルに分割するとともに、上記データ出力部が、上記２チャネルに分割されたデータ信号を、上記第２クロック信号の立ち上がりおよび立ち下がりエッジをデータ選択タイミングとして１チャネルに合成する構成としてもよい。
【０１２３】
これにより、上記の構成による効果に加えて、第１および第２クロック信号の周波数は、データ取り込み周波数の半分でよいことになるので、データ信号の転送速度をより高速にした場合にも、第１および第２クロック信号の周波数のデューティ比を余裕をもって確保することが可能となる。よって、動作周波数の拡大と高い信頼性を得ることができるという効果を奏する。また、第１および第２クロック信号の周波数を低くすることができることにより、ＥＭＩの問題も抑制することが可能となるという効果を奏する。
【０１２４】
また、本発明に係る信号転送システムは、互いにカスケード接続された複数の信号入出力部のそれぞれに、当該信号入出力部が奇数番目に接続されているか、あるいは偶数番目に接続されているかを識別する識別手段が設けられている構成としてもよい。
【０１２５】
これにより、上記の構成による効果に加えて、識別手段による識別結果に基づいて、第１および第２クロック信号に基づく処理を変更することによって、全ての信号入出力部におけるデータ転送処理を同様にすることが可能となるという効果を奏する。
【０１２６】
また、本発明に係る信号転送システムは、上記第１クロック出力部が、上記第２クロック信号を反転させて第１クロック信号として次段の信号入出力部に出力するとともに、上記第２クロック出力部が、上記第１クロック信号を反転させて第２クロック信号として次段の信号入出力部に出力する構成としてもよい。
【０１２７】
これにより、上記の構成による効果に加えて、各信号入出力部を第１および第２クロック信号が通過する際に生じるデューティ比の乱れが、隣り合う信号入出力部同士で相殺されることになる。したがって、多段接続時のクロック信号のデューティ比を補正することが可能となり、より高い周波数での動作が可能となるという効果を奏する。
【０１２８】
また、本発明に係る信号転送装置は、互いにカスケード接続されることにより、前段から入力される複数の信号を次段に自己転送方式によって転送する信号転送装置において、前段から第１および第２クロック信号をそれぞれ入力する第１および第２クロック入力部と、次段に対して上記第１および第２クロック信号をそれぞれ反転させて出力する第１および第２クロック出力部と、上記第１クロック入力部において入力された第１クロック信号に基づいて、前段の信号入出力部からデータ信号を入力するデータ入力部と、上記第２クロック入力部において入力された第２クロック信号に基づいて、次段に対してデータ信号を出力するデータ出力部とを備えている構成である。
【０１２９】
これにより、データ信号の転送をより高速に行う場合に、第１クロック信号に基づいて入力されたデータ信号が、信号転送装置内部で配線容量などの影響を受けやすくなった場合でも、第２クロック信号に基づいて出力されるので、次段へ安定したデータ信号を出力することが可能となるという効果を奏する。
【０１３０】
また、多段接続時のクロック信号のデューティ比を補正することが可能となり、より高い周波数での動作が可能となるという効果を奏する。
【０１３１】
また、本発明に係る信号転送装置は、互いにカスケード接続されることにより、前段から入力される複数の信号を次段に自己転送方式によって転送する信号転送装置において、前段から第１および第２クロック信号をそれぞれ入力する第１および第２クロック入力部と、上記第１クロック入力部において入力された第１クロック信号に基づいて、前段からデータ信号を入力するデータ入力部と、上記第２クロック入力部において入力された第２クロック信号に基づいて、次段に対してデータ信号を出力するデータ出力部と、上記第２クロック信号を第１クロック信号として次段に出力する第１クロック出力部と、上記第１クロック信号を第２クロック信号として次段に出力する第２クロック出力部とを備えている構成である。
【０１３２】
これにより、データ信号の転送をより高速に行う場合に、第１クロック信号に基づいて入力されたデータ信号が、信号転送装置内部で配線容量などの影響を受けやすくなった場合でも、第２クロック信号に基づいて出力されるので、次段へ安定したデータ信号を出力することが可能となるという効果を奏する。
【０１３３】
また、連続する２つの信号入出力部を１ブロックとして考えると、第１クロック信号と第２クロック信号との間の入出力遅延時間差をキャンセルすることが可能となるので、データサンプリングマージンに余裕を持たせることができ、データ信号の転送をより高速にすることが可能となるという効果を奏する。
【０１３４】
また、本発明に係る信号転送装置は、上記第１クロック出力部が、上記第２クロック信号を反転させて第１クロック信号として次段に出力するとともに、上記第２クロック出力部が、上記第１クロック信号を反転させて第２クロック信号として次段に出力する構成である。
【０１３５】
これにより、上記の構成による効果に加えて、多段接続時のクロック信号のデューティ比を補正することが可能となり、より高い周波数での動作が可能となるという効果を奏する。
【０１３６】
また、本発明に係る表示パネル駆動装置は、複数の画素が設けられているとともに、各画素にデータ信号に基づく電気信号を印加することによって表示を行う表示パネルを駆動する表示パネル駆動装置において、上記の信号転送システムと、上記信号転送システムにおける各信号入出力部からデータ信号を受けて、上記表示パネルにおける各画素にデータ信号に基づく電気信号を出力する制御を行う制御ロジック部とを備えている構成である。
【０１３７】
これにより、表示パネルが多数の画素を備えていることにより、データ信号の転送を極めて高速に行わなければならない場合でも、的確にデータ信号の転送を行うことが可能となるので、画素数の多い表示パネルに対しても、表示欠陥などのない良好な表示性能を発揮させることが可能となるという効果を奏する。
【０１３８】
また、本発明に係る表示パネル駆動装置は、複数の画素が設けられているとともに、各画素にデータ信号に基づく電気信号を印加することによって表示を行う表示パネルを駆動する表示パネル駆動装置において、上記の信号転送装置と、上記信号転送装置からデータ信号を受けて、上記表示パネルにおける各画素にデータ信号に基づく電気信号を出力する制御を行う制御ロジック部とを備えている構成である。
【０１３９】
これにより、表示パネルが多数の画素を備えていることにより、データ信号の転送を極めて高速に行わなければならない場合でも、的確にデータ信号の転送を行うことが可能となるので、画素数の多い表示パネルに対しても、表示欠陥などのない良好な表示性能を発揮させることが可能となるという効果を奏する。
【０１４０】
また、本発明に係る表示装置は、複数の画素が設けられているとともに、各画素にデータ信号に基づく電気信号を印加することによって表示を行う表示パネルと、上記の表示パネル駆動装置とを備えている構成である。
【０１４１】
これにより、表示パネル駆動装置が、データ信号の転送を比較的高速に行うことが可能であるので、表示パネルの画素数を増加させることが可能となる。よって、高解像度の表示が可能で、かつ表示品位の優れた表示装置を提供することが可能となるという効果を奏する。
【０１４２】
また、本発明に係る表示装置は、上記表示パネルが、アクティブマトリクス型の液晶表示パネルである構成としてもよい。
【０１４３】
これにより、上記の構成による効果に加えて、軽量、薄型で、かつ表示品位も比較的高いアクティブマトリクス型の液晶表示パネルの高解像度化を図ることが可能となるので、より画面サイズの大きい液晶表示装置などを実現することが可能となるという効果を奏する。
【図面の簡単な説明】
【図１】本発明の実施の一形態に係る液晶表示装置が備えるソースドライバの信号入出力部の概略構成を示すブロック図である。
【図２】本実施形態に係る液晶表示装置の概略構成を示す模式図である。
【図３】２相クロック方式の信号入出力部の基本形態における概略構成を示すブロック図である。
【図４】クロック信号反転転送方式の２相クロック方式の信号入出力部の基本形態における概略構成を示すブロック図である。
【図５】２相クロック方式の信号入出力部における、第１基本クロック信号と入力データとのタイミングチャートの一例を示す説明図である。
【図６】２相クロック方式の信号入出力部における、第２基本クロック信号と出力データとのタイミングチャートの一例を示す説明図である。
【図７】２相クロック方式の信号入出力部における、第１基本クロック信号、第２基本クロック信号、および出力データのタイミングチャートを示す説明図である。
【図８】タイミングコントローラから、カスケード接続された各ソースドライバに第１基本クロック信号および第２基本クロック信号が伝送される際の、両信号のタイミングのずれを示す説明図である。
【図９】ｋ番目、ｋ＋１番目、ｋ＋２番目のソースドライバの信号入出力部における、クロック信号の入出力部分のみを取り出して示した説明図である。
【図１０】同図（ａ）および（ｂ）は、それぞれ入力ラッチ回路および出力ラッチ回路の概略構成を示す回路図である。
【図１１】ＥＶＥＮ信号を各ソースドライバに入力する構成例を示す説明図である。
【図１２】奇数番目のソースドライバにおけるクロック信号およびデータ信号の入出力におけるタイミングチャートを示す説明図である。
【図１３】偶数番目のソースドライバにおけるクロック信号およびデータ信号の入出力におけるタイミングチャートを示す説明図である。
【図１４】図１に示す構成とは異なる形態のソースドライバの信号入出力部の概略構成を示すブロック図である。
【図１５】図１４に示す信号入出力部による、奇数番目のソースドライバにおけるクロック信号およびデータ信号の入出力におけるタイミングチャートを示す説明図である。
【図１６】図１４に示す信号入出力部による、偶数番目のソースドライバにおけるクロック信号およびデータ信号の入出力におけるタイミングチャートを示す説明図である。
【図１７】従来の構成における、ｎ番目のソースドライバ、およびｎ＋１番目のソースドライバにおける各信号のタイムチャートを示す説明図である。
【図１８】従来の液晶パネルにおけるソースドライバの接続状態例の概略を示す説明図である。
【図１９】従来の構成における、クロック信号とデータ信号とのタイムチャートを示す説明図である。
【図２０】同図（ａ）および（ｂ）は、クロック信号とデータの１ビットとの関係のタイムチャートの例を示す説明図である。
【図２１】データサンプリングマージンを説明する説明図である。
【図２２】立ち上がり・立ち下がり時間差を考慮しない場合の時間差、および立ち上がり・立ち下がり時間差を考慮する場合の時間差との関係を示す説明図である。
【図２３】従来の自己転送方式における、１つのソースドライバに対するデータの入出力部の概略構成を示すブロック図である。
【符号の説明】
１ｃｉ・２ｃｉ    クロック入力端子（第１および第２クロック入力部）
１ｃｏ・２ｃｏ    クロック出力端子（第１および第２クロック出力部）
３ｄｉ    ＤＡＴＡ入力端子
３ｄｏ    ＤＡＴＡ出力端子
４ｌｉ    ＬＳ入力端子
４ｌｏ    ＬＳ出力端子
５ｓｉ    ＳＰ入力端子
５ｓｏ    ＳＰ出力端子
６Ｌｉ    入力ラッチ回路（データ入力部）
６Ｌｏ    出力ラッチ回路（データ出力部）
７    制御ロジック部
８    液晶パネル
９    液晶コントローラ
１０    ＥＶＥＮ入力端子（識別手段）
１１Ａ・１１Ｂ・１１Ｃ・１２Ａ・１２Ｂ・１２Ｃ・１２Ｄ    フリップフロップ
１３    ＥｘｃｌｕｓｉｖｅＯＲゲート
１４    ＯＤＤ入力端子（識別手段）
１５Ａ・１５Ｂ    反転回路
ＴＡ・ＴＢ    反転回路
【図１】
0003739663.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
0003739663.tif 000011
【図１１】
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【図１２】
0003739663.tif 000013
【図１３】
0003739663.tif 000014
【図１４】
0003739663.tif 000015
【図１５】
0003739663.tif 000016
【図１６】
0003739663.tif 000017
【図１７】
0003739663.tif 000018
【図１８】
0003739663.tif 000019
【図１９】
0003739663.tif 000020
【図２０】
0003739663.tif 000021
【図２１】
0003739663.tif 000022
【図２２】
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【図２３】
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