(57)【特許請求の範囲】
【請求項１】
入力信号を受信すると、その入力信号に同期するタイミングでクロック信号を生成し、該クロック信号に同期する出力信号を送信する送受信装置と、所定の出力電圧によって該送受信装置を駆動する電源回路とを有する通信装置に用いられる信号制御装置であって、
前記電源回路の立ち上がり時において前記電源回路の出力電圧が第１の閾値以上になると前記送受信装置に対する前記入力信号の供給を許容する入力信号制御部と、
前記電源回路の立ち上がり時において前記電源回路の出力電圧が前記第１の閾値よりも高い第２の閾値以上になると前記送受信装置からの前記出力信号の送信を許容する出力信号制御部と
を有することを特徴とする信号制御装置。
【請求項２】
入力信号を受信すると、その入力信号に同期するタイミングでクロック信号を生成し、該クロック信号に同期する出力信号を送信する送受信装置と、所定の出力電圧によって該送受信装置を駆動する電源回路とを有する通信装置に用いられる信号制御装置であって、
前記電源回路の立ち上がり時において前記電源回路の出力電圧が第１の閾値以上になると前記送受信装置に対する前記入力信号の供給を許容する入力信号制御部と、
前記入力信号の供給が許容された後、所定時間経過すると、前記送受信装置からの前記出力信号の送信を許容する出力信号制御部と
を有することを特徴とする信号制御装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、通信用回路、特にＩＳＤＮデジタル通信用の集積回路に用いて好適な信号制御装置に関する。
【０００２】
【従来の技術】
ＩＳＤＮデジタル通信網においては、加入者側には網終端装置（ＤＳＵ）が設けられ、このＤＳＵに種々の端末（ＩＳＤＮ機器）が接続される。近年においては、低価格化の要請により、このＤＳＵと端末部とを一体のＬＳＩ上に構成することも多い。また、近年においては、省電力化の要請により、機器を構成する各部に個別に電源電圧を供給する電気機器が普及している。これらの電気機器においては、使用されていない部分の電源回路がオフ状態にされ、当該部分の使用の必要性が生じた場合にその部分の電源回路がオン状態にされる。これにより、実際に動作していない部分における消費電力が削減される。
【０００３】
【発明が解決しようとする課題】
しかし、通信機器、特にＩＳＤＮデジタル通信用の集積回路においては、実際に使用されていない通信回路（例えば端末部）の電源回路をオフ状態に設定することは、困難であった。その理由を図２(a)，(g), (h)を参照し説明する。まず、オフ状態に設定されていた通信回路の使用が必要になり、同図(a)の時刻ｔ0に対応する電源回路がオン状態に設定されたことを想定する。オン状態に設定されると、その時点から電源回路の出力電圧ＶＢが徐々に上昇し始める。ここで、当該通信回路が正常に動作可能なレベルにまで出力電圧ＶＢが上昇するタイミングを時刻ｔ2とすると、時刻ｔ2まで通信回路に対する通信信号の入出力が禁止される。
【０００４】
ここで、通信回路がＩＳＤＮ用の端末等である場合、その出力信号は、入力信号に対して同期していなければならず、同期の確保のためにある程度の時間Ｔｂが必要である。仮に同期が不完全であれば、当該端末の出力信号は他の端末からの出力信号と衝突し、他の端末における通信に対しても障害を及ぼすことになる。そこで、同図(h)に示すように、時刻ｔ2の後にさらに時間Ｔｂが経過したタイミングにおいて当該通信回路からの出力が許可されることになる。
【０００５】
その一方、使用の必要性が生じた時点から出力信号を出力するまでの時間には制約がある。すなわち、ＩＳＤＮ回線において外部の（例えば電話会社等の）交換機から着呼を受けた場合には、２秒ないし４秒以内（本来は２秒以内であるが、猶予期間が設けられており合計４秒以内）に応答信号を出力しなければならない。仮にその期間内に応答信号を出力できなければ、交換機側においては、ＤＳＵには端末が接続されていないものと看做されることになる。
この発明は上述した事情に鑑みてなされたものであり、省電力を可能にしつつ迅速に通信を開始することができる信号制御装置を提供することを目的としている。
【０００６】
【課題を解決するための手段】
上記課題を解決するため本発明にあっては、下記構成を具備することを特徴とする。なお、括弧内は例示である。
請求項１記載の信号制御装置にあっては、入力信号を受信すると、その入力信号に同期するタイミングでクロック信号を生成し、該クロック信号に同期する出力信号を送信する送受信装置（２００）と、所定の出力電圧（ＶＢ）によって該送受信装置（２００）を駆動する電源回路（２１０）とを有する通信装置に用いられる信号制御装置であって、前記電源回路（２１０）の立ち上がり時において前記電源回路（２１０）の出力電圧が第１の閾値（Ｔｈ１）以上になると前記送受信装置（２００）に対する前記入力信号の供給を許容する入力信号制御部（１２１，１２３）と、前記電源回路（２１０）の立ち上がり時において前記電源回路（２１０）の出力電圧が前記第１の閾値（Ｔｈ１）よりも高い第２の閾値（Ｔｈ２）以上になると前記送受信装置（２００）からの前記出力信号の送信を許容する出力信号制御部（１２２，１２４）とを有することを特徴とする。
また、請求項２記載の信号制御装置にあっては、入力信号を受信すると、その入力信号に同期するタイミングでクロック信号を生成し、該クロック信号に同期する出力信号を送信する送受信装置（２００）と、所定の出力電圧（ＶＢ）によって該送受信装置（２００）を駆動する電源回路（２１０）とを有する通信装置に用いられる信号制御装置であって、前記電源回路（２１０）の立ち上がり時において前記電源回路（２１０）の出力電圧が第１の閾値（Ｔｈ１）以上になると前記送受信装置（２００）に対する前記入力信号の供給を許容する入力信号制御部（１２１，１２３）と、前記入力信号の供給が許容された後、所定時間経過すると、前記送受信装置（２００）からの前記出力信号の送信を許容する出力信号制御部（１２２，１２４）とを有することを特徴とする。
【０００７】
【発明の実施の形態】
1．実施形態の構成
次に、本発明の一実施形態のターミナルアダプタ装置の構成を図１を参照し説明する。
図において１００はＤＳＵ部であり、ＩＳＤＮ回線の加入者線（Ｕ点）に接続され、交換機側の回線終端装置との間で通信を行う。２００は端末部であり、ＩＳＤＮ端末の一つとして機能する。また、３００はＳ／Ｔドライバ・レシーバ部であり、ここには外部のＩＳＤＮ端末、例えば電話器、ＦＡＸ、モデム等が接続される。
【０００８】
１２０はＴ点接続制御部であり、端末部２００およびＳ／Ｔドライバ・レシーバ部３００を介して外部ＩＳＤＮ端末から供給された信号を合成しＤＳＵ部１００に供給するとともに、ＤＳＵ部１００から供給された信号Ｓ100を端末部２００および他のＩＳＤＮ端末に供給する。上記ＤＳＵ部１００、Ｔ点接続制御部１２０、端末部２００およびＳ／Ｔドライバ・レシーバ部３００は、一体の通信ＬＳＩ内に形成されている。
【０００９】
１１０は電源回路であり、上記ＤＳＵ部１００およびＴ点接続制御部１２０に対して電源を供給する。同様に、２１０および３１０は電源回路であり、各々端末部２００およびＳ／Ｔドライバ・レシーバ部３００に電源を供給する。４００は電源コントローラであり、上記ＤＳＵ部１００、端末部２００およびＳ／Ｔドライバ・レシーバ部３００の使用状態に応じて、電源回路１１０，２１０，３１０を個別にオンオフする。すなわち、使用されていない部分の電源が必要に応じてオフ状態に設定される。
【００１０】
なお、電源回路２１０，３１０内においては、電源モニタ用のインバータが設けられている。これらインバータの電源電圧は各電源回路の出力電圧ＶＢ，ＶＣそのものであり、各インバータの入力端は接地されている（すなわち入力端には論理値“０”が入力される）。これにより、各インバータの出力は論理値では“１”になる。各インバータはＣＭＯＳプロセスによって形成されているため、論理値の“１”は、電圧レベルでは各電源回路の出力電圧ＶＢ，ＶＣに等しくなる。従って、これらインバータの出力電圧が、各電源回路のモニタ用の電圧として出力される。
【００１１】
次に、Ｔ点接続制御部１２０の内部において１２１は比較器であり、電源回路２１０の出力電圧ＶＢと、所定の入力イネーブル閾値Ｔｈ１とを比較し、比較結果を入力イネーブル信号Ｓ１として出力する。すなわち、出力電圧ＶＢが入力イネーブル閾値Ｔｈ１未満であれば“０”になるとともに出力電圧ＶＢが入力イネーブル閾値Ｔｈ１以上になると“１”になる。同様に、１２２は比較器であり、電源回路２１０の出力電圧ＶＢと、所定の出力イネーブル閾値Ｔｈ２とを比較し、その結果を出力イネーブル信号Ｓ２として出力する。すなわち、出力イネーブル信号Ｓ２は、出力電圧ＶＢが出力イネーブル閾値Ｔｈ２未満であれば“０”になるとともに出力電圧ＶＢが出力イネーブル閾値Ｔｈ２以上になると“１”になる。
【００１２】
ここで、両閾値Ｔｈ１，Ｔｈ２には、「Ｔｈ１＜Ｔｈ２」の関係がある。１２３はアンド回路であり、ＤＳＵ部１００から供給される信号Ｓ100と入力イネーブル信号Ｓ１との論理積を入力信号Ｓ３として端末部２００に供給する。また、１２４はアンド回路であり、端末部２００の出力信号Ｓ200と出力イネーブル信号Ｓ２の論理積を出力信号Ｓ４として出力する。
【００１３】
Ｔ点接続制御部１２０の内部においては、上述した構成要素１２１〜１２４と同様のものが電源回路３１０に対しても設けられている。すなわち、１２６および１２７は比較器であり、電源回路３１０の出力電圧ＶＣと、上記閾値Ｔｈ１およびＴｈ２とを各々比較し、出力電圧ＶＣがこれらの閾値以上になると“１”になる入力イネーブル信号Ｓ６および出力イネーブル信号Ｓ７を各々出力する。
【００１４】
１２８はアンド回路であり、信号Ｓ100と入力イネーブル信号Ｓ６との論理積を入力信号Ｓ８としてＳ／Ｔドライバ・レシーバ部３００に供給する。また、１２９はアンド回路であり、Ｓ／Ｔドライバ・レシーバ部３００の出力信号Ｓ300と出力イネーブル信号Ｓ７との論理積を出力信号Ｓ９として出力する。
【００１５】
次に、端末部２００の内部において２１５はＰＬＬ回路であり、入力信号Ｓ３のビットクロックを検出する。また、２１６はフレーム検出回路であり、入力信号Ｓ３から受信すべきフレームを検出する。２１３はフレーム同期回路であり、検出されたフレームクロックに同期して、受信フレームから受信データを抽出する。２１１はデータ受信部であり、この受信データに基づいて各種の処理を行う。
【００１６】
２１２はデータ送信部であり、ＤＳＵ部１００を介して出力すべきデータを生成する。２１４はクロック生成回路であり、検出したフレームクロックに同期して、ビットクロックおよび送信用フレームクロックを生成する。２１７はフレーム生成回路であり、この送信用フレームクロックに同期して送信フレームを生成し、これら送信フレームを出力信号Ｓ200として出力する。
【００１７】
Ｔ点接続制御部１２０の内部において１２５はオア回路であり、出力信号Ｓ４および出力信号Ｓ９を合成し、信号Ｓ５としてＤＳＵ部１００に供給する。また、Ｓ／Ｔドライバ・レシーバ部３００の内部において３０１はＳ／Ｔドライバであり、入力信号Ｓ８をバッファリングし、Ｓ／Ｔ点を介して外部のＩＳＤＮ端末に供給する。また、３０２はＳ／Ｔレシーバであり、外部のＩＳＤＮ端末から受信した信号を整形し、その結果を出力信号Ｓ300として出力する。
【００１８】
2．実施形態の動作
次に、本実施形態の動作を説明する。まず、上記通信ＬＳＩ内でＤＳＵ部１００、Ｔ点接続制御部１２０およびＳ／Ｔドライバ・レシーバ部３００が使用中であり、端末部２００が未使用状態であったとする。その場合は、電源回路２１０はオフ状態に設定され、他の電源回路１１０，３１０はオン状態に設定される。
【００１９】
ここで、端末部２００を使用する必要が生じた場合、例えばＤＳＵ部１００において端末部２００に対する呼び出しが検出されると、電源コントローラ４００によって電源回路２１０がオン状態に設定される。その際の動作を図２を参照し説明する。まず、時刻ｔ0において電源回路２１０がオン状態に設定されると、その出力電圧ＶＢは「０Ｖ」から徐々に規定の電圧に立ち上がる。
【００２０】
その過程において、時刻ｔ1に出力電圧ＶＢが入力イネーブル閾値Ｔｈ１に達すると、入力イネーブル信号Ｓ１が“１”になり、この時点からＤＳＵ部１００からの信号Ｓ100が入力信号Ｓ３として端末部２００に供給され始める。ここで、入力イネーブル閾値Ｔｈ１は、端末部２００が完全に動作可能な電圧ではないが、入力信号Ｓ３に対するＰＬＬ回路２１５の引き込みがある程度可能な程度の電圧に設定されている。
【００２１】
また、端末部２００内のクロック生成回路２１４およびフレーム生成回路２１７においては、検出されたフレームクロックに基づいて、出力信号Ｓ200が出力され始める。但し、この時点では、電源回路２１０の出力電圧ＶＢが低いためにＰＬＬ回路２１５の動作の信頼性が不十分である。すなわち、ＰＬＬ回路２１５の引き込みが未だ不完全であるため、出力信号Ｓ200のフレームが正しいタイミングで出力されていない可能性がある。従って、この時点で出力信号Ｓ200を出力信号Ｓ４として出力すると、出力信号Ｓ４が出力信号Ｓ９と衝突して通信障害を起こす可能性がある。
【００２２】
しかし、時間の経過とともに出力電圧ＶＢが上昇してゆくと、ＰＬＬ回路２１５の安定性が徐々に高まってゆき、出力信号Ｓ200のフレームタイミングも安定するようになる。その後、時刻ｔ2において出力電圧ＶＢが出力イネーブル閾値Ｔｈ２に達すると、出力イネーブル信号Ｓ２が“１”になり、この時点で出力信号Ｓ200が出力信号Ｓ４として直ちに出力され始める。
【００２３】
ここで、出力イネーブル閾値Ｔｈ２は、端末部２００内の各部が完全に動作可能な電圧レベルに設定されている。また、一般的な電源回路においては、出力電圧ＶＢの立ち上がりは充分に遅いため、ＰＬＬ回路２１５が安定するまでに要する時間Ｔａ（同図(e)参照）も時刻ｔ2以前に確保することができる。これにより、本実施形態によれば、時刻ｔ2においても、ＤＳＵ部１００に対して充分安定した出力信号Ｓ４を供給することが可能になる。
【００２４】
また、ＤＳＵ部１００、Ｔ点接続制御部１２０および端末部２００が動作中であってＳ／Ｔドライバ・レシーバ部３００が休止中である場合も考えられる。かかる場合には、電源回路１１０，２１０がオン状態に設定され、電源回路３１０がオフ状態に設定される。ここで、Ｓ／Ｔドライバ・レシーバ部３００の使用の必要性が生じた場合に電源回路３１０がオン状態に設定される。その場合には、比較器１２６，１２７およびアンド回路１２８，１２９において、上述したのと同様の動作が実行され、Ｓ／Ｔドライバ・レシーバ部３００を早期に使用可能状態にすることができる。
【００２５】
3．変形例
本発明は上述した実施形態に限定されるものではなく、例えば以下のように種々の変形が可能である。
(1)上記実施形態においては、ＤＳＵ部１００の電源回路１１０は常時オン状態であったが、上記構成要素１２１〜１２４と同様のものを電源回路１１０に対して設け、ＤＳＵ部１００を使用しない場合には電源回路１１０をオフ状態に設定してもよい。
【００２６】
(2)また、上記実施形態においては、時刻ｔ1ないしｔ2の期間内に同期に必要な時間Ｔａが確保されることを前提としていた。しかし、電源回路２１０として立ち上がりの早い電源回路を用いた場合には、上記期間内に時間Ｔａを確保できない場合も考えられる。かかる場合には、図３に示すようにＴ点接続制御部１２０を構成するとよい。図３においては、図１における比較器１２２，比較器１２７に代えて、タイマ１３２，１３３が設けられている。タイマ１３２，１３３は、各々入力イネーブル信号Ｓ１，Ｓ６の立ち上がりを検出し、その検出時点から所定時間（時間Ｔａ以上）経過した時に各々出力イネーブル信号Ｓ２，Ｓ７を立ち上げるようにセットされている。これにより、同期に必要な時間Ｔａが確保される。
【００２７】
(3)また、Ｔ点接続制御部１２０は、図４に示すように構成してもよい。図において１４０はＡＤコンバータであり、電源回路２１０，３１０の出力電圧ＶＢ，ＶＣをデジタル値に変換する。１４１はＣＰＵであり、ＲＯＭ１４３に記憶されたプログラムに基づいて、Ｉ／Ｏポート１４２の出力信号を制御する。１４４はＣＰＵ１４１のワークメモリとして用いられるＲＡＭであり、１４５はこれら接続するバスである。そして、上記入力イネーブル信号Ｓ１，Ｓ６および出力イネーブル信号Ｓ２，Ｓ７はＩ／Ｏポート１４２を介して、アンド回路１２３，１２８，１２４，１２９に各々供給される。
【００２８】
ここで、ＲＯＭ１４３に記憶されている制御プログラムのフローチャートを図５に示す。同プログラムは、電源回路２１０がオン状態になると起動される。図において処理がステップＳＰ１に進むと、出力電圧ＶＢが入力イネーブル閾値Ｔｈ１を超えたか否かが判定される。ここで「ＮＯ」と判定されると、ステップＳＰ１の処理が繰り返される。その後、出力電圧ＶＢが上昇しステップＳＰ１において「ＹＥＳ」と判定されると、処理はステップＳＰ２に進み、入力イネーブル信号Ｓ１がオン状態に設定される。
【００２９】
次に、処理がステップＳＰ３に進むと、出力電圧ＶＢが出力イネーブル閾値Ｔｈ２を超えたか否かが判定される。ここで「ＮＯ」と判定されると、ステップＳＰ３の処理が繰り返される。その後、出力電圧ＶＢがさらに上昇しステップＳＰ３において「ＹＥＳ」と判定されると、処理はステップＳＰ４に進み、出力イネーブル信号Ｓ２がオン状態に設定される。なお、電源回路３１０がオン状態にされた場合においても同様の処理が実行され、入力イネーブル信号Ｓ６および出力イネーブル信号Ｓ７が順次オン状態に設定される。
【００３０】
【発明の効果】
以上説明したように本発明によれば、電源回路が立ち上げられると最初に入力信号の供給が許容され、送受信装置においてクロック信号の生成等が可能になるから、出力信号を早期に出力することが可能になる。
【図面の簡単な説明】
【図１】  本発明の一実施形態の通信装置ターミナルアダプタ装置の全体ブロック図である。
【図２】  上記ターミナルアダプタ装置におけるタイミングチャートである。
【図３】  Ｔ点接続制御部１２０の変形例の回路図である。
【図４】  Ｔ点接続制御部１２０の他の変形例の回路図である。
【図５】  当該他の変形例における制御プログラムのフローチャートである。
【符号の説明】
１００…ＤＳＵ部、１１０，２１０，３１０…電源回路、１２０…Ｔ点接続制御部、１２１…比較器（入力信号制御部）、１２２…比較器（出力信号制御部）、１２３…アンド回路（入力信号制御部）、１２４…アンド回路（出力信号制御部）、１２８，１２９…アンド回路、１２５…オア回路、１２６，１２７…比較器、１３２，１３３…タイマ、１４０…ＡＤコンバータ、１４１…ＣＰＵ、１４２…Ｉ／Ｏポート、１４３…ＲＯＭ、１４４…ＲＡＭ、１４５…バス、２００…端末部（送受信装置）、２１１…データ受信部、２１２…データ送信部、２１３…フレーム同期回路、２１４…クロック生成回路、２１５…ＰＬＬ回路、２１６…フレーム検出回路、２１７…フレーム生成回路、３００…Ｓ／Ｔドライバ・レシーバ部、３０２…Ｓ／Ｔレシーバ、４００…電源コントローラ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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