(57)【特許請求の範囲】
【請求項１】
複数の入出力端子、電源端子およびＧＮＤ端子を持つ半導体装置において、
前記電源端子およびＧＮＤ端子の不要電磁雑音の原因となる電源雑音強度の大きい端子が該端子の着色又はマーキングにより該電源端子およびＧＮＤ端子の他の端子及び前記複数の入出力端子と識別されていることを特徴とする半導体装置。
【請求項２】
複数の入出力端子、電源端子およびＧＮＤ端子を持つ半導体装置において、
前記電源端子およびＧＮＤ端子の不要電磁雑音を低減するために雑音対策を行うべき優先順位の高い端子が該端子の着色又はマーキングにより該電源端子およびＧＮＤ端子の他の端子及び前記複数の入出力端子と識別されていることを特徴とする半導体装置。
【請求項３】
請求項１記載の半導体装置であって、前記マーキングは前記電源雑音強度を前記半導体装置のパッケージに捺印することで表示されていることを特徴とする半導体装置。
【請求項４】
請求項２記載の半導体装置であって、前記マーキングは前記電源端子およびＧＮＤ端子の雑音対策を行うべき優先順位の高い端子の対策優先度に応じて表示されていることを特徴とする半導体装置。
【請求項５】
複数の入出力端子、電源端子およびＧＮＤ端子を備えた半導体装置を実装基板に搭載してなる電子装置の設計支援方法であって、
前記半導体装置に設けられた電源端子及びＧＮＤ端子から、該半導体装置の不要電磁雑音を低減するために雑音対策を行う優先順位の高い端子を特定し、且つ該特定された端子毎に該端子に関する電源雑音強度並びに対策優先度に関する情報を提供する工程と、
前記特定された端子に関する情報に基づき、前記実装基板の配線並びに該実装基板に搭載されて前記半導体装置に接続される電子部品に関する情報から、該半導体装置並びに該電子部品を該実装基板に実装して構成された前記電子装置に生じる不要電磁雑音を計算して、該不要電磁雑音に関する情報を提供する工程とを有することを特徴とする電子装置の設計支援方法。
【請求項６】
請求項５記載の電子装置の設計支援方法であって、
前記半導体装置の前記電源端子及びＧＮＤ端子の前記特定された端子に関する前記電源雑音強度の情報は、雑音電流または雑音電圧または雑音電力値、または該雑音電流、該雑音電圧、該雑音電力に相当する物理量を複数の周波数帯において提供されることを特徴とする電子装置の設計支援方法。
【請求項７】
請求項５記載の電子装置の設計支援方法であって、
前記半導体装置の前記電源端子及びＧＮＤ端子の前記特定された端子に関する前記電源雑音強度の情報は、雑音電流または雑音電圧または雑音電力値、または該雑音電流、該雑音電圧、該雑音電力に相当する物理量を時間波形もしくはウェーブレット列を用いて提供されることを特徴とする電子装置の設計支援方法。
【請求項８】
請求項５記載の電子装置の設計支援方法であって、
前記半導体装置の前記電源端子及びＧＮＤ端子の前記特定された端子に関する前記対策優先度に関する情報は複数の周波数帯において提供されることを特徴とする電子装置の設計支援方法。
【請求項９】
請求項５記載の電子装置の設計支援方法であって、
前記半導体装置の前記電源端子及びＧＮＤ端子の前記特定された端子に関する前記対策優先度に関する情報は時間波形もしくはウェーブレット列を用いて提供されることを特徴とする電子装置の設計支援方法。
【請求項１０】
請求項５記載の電子装置の設計支援方法であって、
前記半導体装置の前記電源端子及びＧＮＤ端子の前記特定された端子に関する前記電源雑音強度並びに前記対策優先度に関する情報を提供する工程において、該半導体装置のパッケージに固有に発生する該パッケージの共振による雑音強度および周波数に関する情報の少なくとも一方も複数の周波数帯について提供されることを特徴とする電子装置の設計支援方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置または半導体装置を実装基板に実装した電子装置の設計支援方法に関する。
【０００２】
【従来の技術】
現在、半導体装置、例えばマイコンおよびＡＳＩＣ等のＬＳＩの性能を表示するデータシートもしくは販売カタログでは、ＬＳＩの電気特性として、▲１▼絶対定格（図１４）、▲２▼ＤＣ特性（図１５）、▲３▼ＡＣ特性（図１６）などが記載されている。また、ＡＣ特性については、各信号端子のクロック、制御、バス信号などのタイミング精度および遅延時間等の特性（図１７）が記載されている。
【０００３】
しかし、ＬＳＩを実装した基板、その基板を搭載した装置の不要輻射（ＥＭＩ：Ｅｌｅｃｔｒｏ  Ｍａｇｎｅｔｉｃ  Ｉｎｔｅｒｆｅｒｅｎｃｅ）や、その基板、装置の動作精度に大きく関与する、全ＬＳＩ電源端子およびＧＮＤ端子ごとの電源雑音強度もしくは、雑音対策に関する端子ごとの対策方法および対策の優先順位について記載されていなかった。
【０００４】
また、特開平０７−００７０６３では、図１８に示すようにＬＳＩの電源／ＧＮＤパッドおよび信号パッドにおいて、論理回路データおよびセル属性からノイズを嫌う信号パッドを特定し、その信号パッドと電源／ＧＮＤパッドとの相互雑音係数を求め、雑音を嫌う信号パッド近傍に雑音を発生する電源／ＧＮＤパッドがあるかどうかを高精度に検証する方法を開示しており、特開２０００−１７４０８７では、図１９に示すようにＬＳＩチップの電源系ネットリストを抽出し、電源系ノイズ電流のシミュレーションを行い、電源系ネットリストとシミュレーション結果を表示することで、電源雑音対策を効率良く行うことができるノイズ解析装置について開示している。
【０００５】
しかし、ＬＳＩを基板に実装するユーザーは、上記した検証方法もしくは解析装置を用いても、ＬＳＩにおけるすべての電源端子およびＧＮＤ端子の電源雑音強度情報および対策優先度情報を得ることは困難であった。
【０００６】
そのため、ユーザーは、基板もしくは装置の不要輻射の低減や、基板および装置の動作を安定させるため、ＬＳＩの全ての電源端子およびＧＮＤ端子にバイパスコデンサもしくはＥＭＩフィルタ等の対策部品を実装していた。または、ユーザー自身が、購入した半導体装置の電源端子およびＧＮＤ端子ごとの雑音強度を測定し、電源雑音強度が大きいＬＳＩ電源端子およびＧＮＤ端子をユーザー自ら特定し対策部品等を実装していた。
【０００７】
【発明が解決しようとする課題】
しかし、電源端子およびＧＮＤ端子の中には電源雑音強度が小さいため雑音対策する必要がない端子が存在するにもかかわらず、全ての電源端子およびＧＮＤ端子にバイパスコデンサもしくはＥＭＩフィルタなどの部品を実装するため、それらの実装部品数および実装面積が増え、コスト増大および半導体装置の小型化の障害を引き起こしていた。
【０００８】
一方、電源雑音強度が大きいＬＳＩ電源端子およびＧＮＤ端子をユーザー自ら特定し対策部品等を実装する場合は、近年の高密度実装技術の発展により、ＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）やＣＳＰ（Ｃｈｉｐ  Ｓｉｚｅ Ｐａｃｋａｇｅ）などの表面実装タイプのＬＳＩが頻繁に使われるようになり、ＬＳＩ端子近傍の磁界分布もしくは端子電位の測定によって、ＬＳＩ端子ごとの電源雑音強度を把握することが困難になってきている。
【０００９】
本発明の目的は、ＬＳＩやマイコンなどの半導体装置において、これら半導体装置を使った基板を設計するユーザーが、適切な場所に適切なバイパスコンデンサやＥＭＩフィルタなどの部品を搭載することを可能とする半導体装置を提供することである。
【００１０】
【課題を解決するための手段】
上記目的を達成するために、本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次の通りである。
複数の入出力端子、電源端子およびＧＮＤ端子を持つ半導体装置であって、所定の電源端子およびＧＮＤ端子、または所定の電源またはＧＮＤ端子グループについて、不要電磁雑音の原因となる電源雑音強度に関する情報を開示したものである。
【００１１】
また、複数の入出力端子、電源端子およびＧＮＤ端子を持つ半導体装置において、所定の電源端子およびＧＮＤ端子、または所定の電源またはＧＮＤ端子グループについて、不要電磁雑音を低減するために雑音対策を行うべき優先順位である対策優先度に関する情報を開示したものである。
【００１２】
また、前記半導体装置であって、前記電源雑音強度に関する情報として、雑音電流または雑音電圧または雑音電力値、または該雑音電流、該雑音電圧、該雑音電力に相当する物理量を複数の周波数帯において開示したものである。
【００１３】
また、前記半導体装置であって、前記電源雑音強度に関する情報として、雑音電流または雑音電圧または雑音電力値、または該雑音電流、該雑音電圧、該雑音電力に相当する物理量を時間波形もしくはウェーブレット列を用いて開示したものである。
【００１４】
また、前記半導体装置であって、前記電源雑音強度に関する情報として、雑音電流または雑音電圧または雑音電力値、または該雑音電流、該雑音電圧、該雑音電力に相当する物理量を該半導体装置の該入出力端子使用数に対して開示した記述したものである。
【００１５】
また、前記半導体装置であって、前記対策優先度に関する情報を複数の周波数帯において開示したものである。
【００１６】
また、前記半導体装置であって、前記対策優先度に関する情報を時間波形もしくはウェーブレット列を用いて開示したものである。
【００１７】
また、前記半導体装置であって、前記対策優先度に関する情報を該半導体装置の該入出力端子使用数に対して開示したものである。
【００１８】
また、前記半導体装置であって、さらに該半導体装置のパッケージに固有に発生する該パッケージの共振による雑音強度および周波数に関する情報の少なくともどちらかを複数の周波数帯について開示したものである。
【００１９】
また、前記半導体装置であって、前記電源雑音強度に関する情報または前記対策優先度に関する情報を該半導体装置のカタログシート、データシート、仕様書、またはインターネットを用いて開示したものである。
【００２０】
電子装置の設計支援方法であって、半導体装置の所定の電源端子およびＧＮＤ端子、または所定の電源またはＧＮＤ端子グループの不要電磁雑音の原因となる電源雑音強度に関する情報および不要電磁雑音を低減するために雑音対策を行うべき優先順位である対策優先度に関する情報の少なくともどちらか一方を提供する工程と、該半導体装置が実装される実装基板の配線に関する情報および該半導体装置に接続される電子部品に関する情報に基づいて、該半導体装置が実装基板に実装された電子装置から生じる不要電磁雑音に関する情報を提供する工程を有するものである。
【００２１】
電子装置の設計支援システムであって、半導体装置の所定の電源端子およびＧＮＤ端子、または所定の電源またはＧＮＤ端子グループの不要電磁雑音の原因となる電源雑音強度に関する情報および不要電磁雑音を低減するために雑音対策を行うべき優先順位である対策優先度に関する情報の少なくともどちらか一方のデータベースと、該半導体装置を実装基板に実装した電子装置から生じる不要電磁雑音を計算するシミュレーションサーバを有するものである。
【００２２】
【発明の実施の形態】
以下、本発明について、図を参照しながら実施の形態とともにその効果について詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
（実施の形態１）
図１は、半導体装置の所定の電源端子毎に電気特性に関する情報が開示されたデータシートまたはカタログ、仕様書等を示す図である。
【００２３】
図１において、１０１は半導体装置、例えばマイコンの端子毎の電気特性を表示したデータシートであり、１０２はデータシート１０１に記載された特性を有するマイコンであり、１０３はマイコン１０２の端子であり、１０４は端子１０３それぞれの端子番号であり、１０５は端子番号１０４を有する端子１０３の端子名であり、１０６は端子番号１０４を有する端子１０３の機能である。また、１０７は機能１０６を有する端子１０３における、動作周波数に対する電源雑音強度を示している。
【００２４】
図２（ａ）は、図１４から図１６までに示した従来のデータシートを用いて、マイコン１０２およびメモリ２０５などの部品を基板に実装した場合を示している。
【００２５】
図２において、２０１はマイコン１０２などの部品が実装された基板（電子装置）であり、２０２はマイコン１０２の電源／ＧＮＤ端子であり、２０３は電源／ＧＮＤ端子２０２の電位を安定させるために実装されるバイパスコンデンサであり、２０４は電源／ＧＮＤ端子２０２から高周波電流が基板２０１に漏れ出さないために実装されるＥＭＩフィルタであり、２０５は基板２０１に実装されたメモリである。
【００２６】
従来のデータシートでは、基板２０１上に実装するマイコン１０２において、すべての電源／ＧＮＤ端子２０２の電源雑音強度や対策優先度が不明であるため、安全策として、すべての電源／ＧＮＤ端子２０２にバイパスコデンサ２０３およびＥＭＩフィルタ２０４を実装していた。このため、マイコンなどの半導体装置単体のサイズを縮小しても基板２０１の実装密度が上がらないだけでなく、搭載部品数を減らすことも困難となり、コスト低減を妨げる要因となる。
【００２７】
図２（ｂ）は、所定の電源／ＧＮＤ端子毎の電気特性に関する情報が開示された半導体装置（図１）を用いて、マイコン１０２およびメモリ２０５などの部品を基板２０１に実装した実施の形態である。
【００２８】
この場合、図1に開示されたデータシート１０１において、端子番号１０４がＥ４、Ｆ３である端子１０３は端子名１０５がＶＳＳＱやＶＤＤＱであることから、電源／ＧＮＤ端子２０２であることが判定される。前記電源／ＧＮＤ端子２０２の電源雑音強度１０７が、前記データシート１０１上において非常に小さく（ａ、ｄ  ≪  ｂ、ｃ）記述されている場合、前記電源／ＧＮＤ端子２０２にはバイパスコンデンサ２０３やＥＭＩフィルタ２０４を重点的に実装しなくて良い。したがって、図２（ａ）に比べて、バイパスコデンサ２０３やＥＭＩフィルタ２０４を減らすことが可能になり、図２（ｂ）の（Ａ）で囲んだ部分のように実装密度を上げることができる。また、電源雑音強度１０７がそれほど大きくない電源／ＧＮＤ端子２０２には、図２（ｂ）の（Ｂ）で囲んだ部分のようにＥＭＩフィルタ２０４を減らすだけでも実装密度はあげることができる。
【００２９】
このように、データシート等を用いて、半導体装置の電源／ＧＮＤ端子２０２の電源雑音強度１０７に関する情報を開示することにより、電源雑音強度１０７が大きくない端子には余計なＥＭＩ対策部品を実装することが無くなり、実装密度向上および低コスト実装指針を示すことができる。その結果、マイコン１０２などの半導体装置を搭載した基板２０１に対するＥＭＩ対策時間の短縮を実現することができる。
【００３０】
また、図１において、端子番号１０４がＧ３である電源／ＧＮＤ端子２０２の電源雑音強度１０７が他の電源／ＧＮＤ端子２０２に比べて大きい場合、本実施例のデータシート１０１から予めこの情報を得ることができ、バイパスコンデンサ２０３やＥＭＩフィルタ２０４などの対策用部品を事前に強化することができる。例えば、バイパスコデンサ２０３の容量を他に比べ大きいものに変更したり、バイパスコデンサ２０３を実装する位置を優先的にマイコン１０２近傍に配置するなどの対策も可能になる。これによっても、マイコン１０２などの半導体装置を搭載した基板２０１に対するＥＭＩ対策時間の短縮を実現することができる。
【００３１】
なお、図１では半導体装置の電源／ＧＮＤ端子２０２の電源雑音強度１０７に関する情報を開示する方法として、電源雑音強度１０７を電圧値で表記していたが、電流値、電力値もしくは、電圧、電流、電力値に相当する磁界強度および電界強度などを表記することでも同様の効果を得られることは言うまでもない。
【００３２】
また、電源雑音強度１０７を動作周波数の整数倍ごとに表記していたが、時間波形の表記でも、ウェーブレット列の表記でも同様の効果を得られることは言うまでもない。
【００３３】
図３は、半導体装置の所定の電源端子およびＧＮＤ端子について、不要電磁雑音を低減するために雑音対策を行うべき優先順位である対策優先度に関する情報を開示したデータシートを示す図である。この図において、３０１はマイコン１０２において機能１０６を有する端子１０３における、動作周波数毎に記述されたＥＭＩ対策優先度である。
【００３４】
図１では、マイコン１０２などの半導体装置の電源／ＧＮＤ端子２０２に対する電気特性を電源雑音強度１０７（電圧値、電流値、電力値もしくは、電圧、電流、電力値に相当する磁界強度および電界強度）として、各周波数毎に表記していた。
【００３５】
しかし、図３のように、マイコン１０２などの半導体装置の電源／ＧＮＤ端子２０２に対する電気特性を各動作周波数における対策優先度（優先度大：Ａ、優先度小：Ｃ）の表記に変えたとしても、低コスト・高密度実装を実現し、ＥＭＩ対策時間を短縮する実装指針をユーザーに対して開示できることは言うまでもない。
【００３６】
また、図３において、電源雑音強度１０７を動作周波数の整数倍ごとに表記しているが、時間波形の表記でも、ウェーブレット列の表記でも同様の効果を得られることは言うまでもない。
【００３７】
図４は、半導体装置の所定の電源端子およびＧＮＤ端子について、Ｉ／Ｏ駆動数に対して記述した電源雑音強度１０７もしくは対策優先度３０１を記載したデータシートを示す。
【００３８】
図４のように、マイコン１０２などの半導体装置の電源／ＧＮＤ端子２０２に対する電気特性を、マイコン１０２のＩ／Ｏ駆動本数、例えば、４Ｉ／Ｏ使用ごとの電源雑音強度１０７もしくは対策優先度３０１の表記に変えても、低コスト・高密度実装を実現し、ＥＭＩ対策時間を短縮する実装指針をユーザーに対して開示できることは言うまでもない。
【００３９】
また、本発明の実施形態である、図１、３、４において、半導体装置１０２の電源／ＧＮＤ端子２０２の電源雑音強度１０７や対策優先度３０１の情報を記載するだけでなく、半導体装置１０２のパッケージ形状ごとに特有の共振周波数を記載することによって、低コスト・高密度実装を実現し、ＥＭＩ対策時間を短縮する実装指針をユーザーに対して開示できることは言うまでもない。
（実施の形態２）
図６は、半導体装置であるマイコン１０２の電源／ＧＮＤ端子２０２に対して、着色やマーキングをすることで、電源雑音強度１０７が大きい、もしくは対策優先度３０１が高い電源／ＧＮＤ端子２０２を開示する実施形態である。
【００４０】
図６において、６０１はマイコン１０２内部の半導体チップであり、６０２は電源雑音強度１０７が大きい、もしくは対策優先度３０１が高いことを示すために着色された電源／ＧＮＤボールであり、６０３は電源雑音強度１０７が大きい、もしくは対策優先度３０１が高いことを示すために着色された電源／ＧＮＤボール群である。ただし、図６は半導体装置パッケージの１／４を示した図である。
【００４１】
また、図７は、図６に示した半導体装置であるマイコン１０２の電源／ＧＮＤ端子２０２に対して、着色やマーキングをすることで、電源雑音強度１０７が大きい、もしくは対策優先度３０１が高い電源／ＧＮＤ端子２０２を開示する別の実施形態である。
【００４２】
図７において、７０１は電源／ＧＮＤ端子２０２の対策優先度（例：優先度大Ａ、優先度小 Ｃ）を示す、もしくは電源雑音強度１０７が大きい、もしくは対策優先度３０１が高い電源／ＧＮＤ端子２０２であることを示すマーキングである。ただし、図７は半導体装置パッケージの１／４を示した図である。
【００４３】
また、例えば図１０のように、樹脂封止された半導体装置パッケージに電源雑音強度を捺印してもよい。もしくは、図１１のように、樹脂封止された半導体装置パッケージに対策優先度を捺印してもよい。図１０、１１に示した実施の形態の場合、パッケージ表面に会社名や製品名などの捺印記号と同時に電源雑音強度もしくは対策優先強度などの情報を記すことができるため、製造工程を増加させることなく、ユーザーに対して電源雑音強度もしくは対策優先度が開示された半導体装置を提供することができる。
【００４４】
また、半導体装置の裏面に電源雑音強度もしくは対策優先度が捺印されている半導体装置を基板への実装レイアウトを行う時やこの半導体装置を実装した基板の電源雑音もしくは不要輻射のシミュレーションを行う時には、半導体装置に捺印された電源雑音強度もしくは対策優先度を参照することができる。
【００４５】
図６、７、１０、１１に示した本発明の半導体装置を使わない場合、マイコン１０２の電源雑音強度１０７が大きい、もしくは、対策優先度３０１の高い電源／ＧＮＤ端子２０２がはっきりしないため、安全策として図２（ａ）のようにすべての電源／ＧＮＤ端子２０２にバイパスコンデンサ２０３およびＥＭＩフィルタ２０４を挿入しなければならなく、実装密度が低下し、部品数も増えるためコスト増につながる。
【００４６】
しかし、図６、７、１０、１１に示した本発明の半導体装置を使った場合、マイコン１０２の電源雑音強度１０７が大きい、もしくは対策優先度３０１が高い電源／ＧＮＤ端子２０２がはっきりするため、図２（ｂ）に示すように、バイパスコンデンサ２０３やＥＭＩフィルタ２０４を必要最小限な電源／ＧＮＤ端子２０２に搭載することで、部品数を削減し高密度実装および基板２０１の低コスト化を実現することが可能になり、ＥＭＩ対策時間の短縮も可能になる。
【００４７】
なお、図６、７のように、ＢＧＡタイプもしくはＱＦＰタイプのパッケージ形状を有する半導体装置に関して実施形態を示したが、フリップチップＢＧＡやＰＧＡ（Ｐｉｎ Ｇｒｉｄ Ａｒｒａｙ）もしくはＤＩＰ（Ｄｕａｌ Ｉｎｌｉｎｅ Ｐａｃｋａｇｅ）やＳＯＰ（Ｓｍａｌｌ Ｏｕｔｌｉｎｅ Ｐａｃｋａｇｅ）などのパッケージ形状においても、図６、７と同じような本発明の実施形態を行うことができ、同様の効果が得られることは言うまでもない。
【００４８】
また、図１０、１１（ａ）はＱＦＰタイプのパッケージにおける捺印の実施例であり、図１０、１１（ｂ）はＢＧＡタイプやＰＧＡタイプなどのパッケージにおける捺印の実施例であり、図１０、１１（ｃ）はエリアバンプタイプのＢＧＡパッケージへの捺印の実施例である。
（実施の形態３）
図８は、半導体装置であるマイコン１０２の電源／ＧＮＤ端子２０２において電源雑音強度１０７もしくは対策優先度３０１などに関する情報を有するＣＡＤ用素子ライブラリの中にある半導体装置シンボルの実施形態である。
【００４９】
図８において、８０１は基板レイアウト用ＣＡＤに用いられる端子部品や半導体装置などの素子ライブラリ（データベース）であり、８０２は素子ライブラリ８０１よりさまざまな素子シンボルを用いて基板２０１のレイアウトを行うＣＡＤ入力画面であり、８０３は素子ライブラリ８０１からＣＡＤ入力画面８０２上で任意の半導体装置を選んだときの半導体装置シンボルであり、８０４は半導体装置シンボル８０３上において電源雑音強度１０７が大きい、もしくは対策優先度が高い電源／ＧＮＤ端子２０２を示すマーキングであり、８０５は半導体装置シンボル８０３上の電源／ＧＮＤ端子２０２に対する電源雑音強度１０７や対策優先度３０１などの詳細情報を示した端子情報表示窓である。
【００５０】
従来、レイアウトＣＡＤを用いて、図２（ａ）に示すマイコン１０２やメモリ２０５などの部品を搭載した基板２０１のレイアウトを行う場合、マイコン１０２の電源／ＧＮＤ端子２０２の電源雑音強度１０７もしくは対策優先度３０１が分からないため、すべての電源／ＧＮＤ端子２０２にバイパスコンデンサ２０３やＥＭＩフィルタ２０４などの対策部品を搭載できるようにレイアウトする。これにより、実装密度が低下し、部品数も増えるためコスト増につながる。また、決められた面積の基板２０１内に全ての部品の配置・配線を行わなければならないため、基板レイアウトに時間がとられる原因でもあった。
【００５１】
しかし、本発明である図８のように、レイアウトＣＡＤ用半導体装置シンボル８０３において、電源雑音強度１０７が大きい、もしくは対策優先度３０１が高い電源／ＧＮＤ端子２０２に対してマーキングや番号を入れることにより、半導体装置シンボル８０３であらわさえるマイコン１０２を配置するレイアウトＣＡＤ画面８０２上において、バイパスコンデンサ２０３やＥＭＩフィルタ２０４などの対策部品を重点的に配置すべき、もしくは、それほど重点的に配置しなくても良い電源／ＧＮＤ端子２０２を知ることができる。これにより、図２（ｂ）に示すように部品数を削減し高密度実装および基板２０１の低コスト化を実現することができ、ＥＭＩ対策時間の短縮も可能になる。また、基板レイアウトにおいて、半導体装置１０２やメモリ２０５やバイパスコンデンサ２０３やＥＭＩフィルタ２０４などの部品を最適に配置・配線する時間を短縮することもできる。
【００５２】
また、半導体装置シンボル８０３上の電源／ＧＮＤ端子２０２に関する詳細情報については、端子情報表示窓８０５より得ることができる。
【００５３】
例えば、ある電源／ＧＮＤ端子２０２（端子番号：Ｅ４）の電源雑音強度１０７が小さく、また、近辺の電源／ＧＮＤ端子２０２においても電源雑音強度１０７が小さいことを、端子情報表示窓８０５により知ることできた場合、ある電源／ＧＮＤ端子２０２（端子番号：Ｅ４）の近辺の電源／ＧＮＤ端子２０２をまとめて１つに配線し、バイパスコンデンサ２０３と接続するなど効果的な配置・配線をＣＡＤ入力画面８０２上で行うことができる。
【００５４】
このように、ＣＡＤ入力画面８０２において、半導体装置シンボル８０３の電源／ＧＮＤ端子２０２上に対するマーキング８０４や、電源／ＧＮＤ端子２０２の端子情報表示窓８０５を利用することで、半導体素子１０２を搭載する基板２０１の高密度実装および基板２０１の低コスト化を実現することができ、ＥＭＩ対策時間の短縮も可能になる。また、基板レイアウトにおいて、半導体装置１０２やメモリ２０５やバイパスコンデンサ２０３やＥＭＩフィルタ２０４などの部品を最適に配置・配線する時間を短縮することもできる。
【００５５】
また、本実施例を用いれば、基板レイアウトにおいて、半導体装置１０２のデータシートなどを見る回数を極力減らすことができ、ＣＡＤ入力画面を見ながらレイアウトをすることが可能になる利点がある。
【００５６】
この第３の実施の形態では、設計者（ユーザ）がＣＡＤ上で実装基板のレイアウトを行う際に、半導体装置シンボルに表記された電源雑音情報を元に基板レイアウトを行うことで基板のレイアウト設計を最適化する実施例を示した。
【００５７】
この他に、例えば、ＣＡＤ上の半導体装置シンボルに記述された電源雑音情報を元に、ある値上の電源雑音強度を持つ端子に、バイパスコデンサンやＥＭＩフィルタなどの対策部品が搭載されていない場合、警告メッセージを出したり、対策優先度の低い端子に対策部品が搭載されている場合、取り外しても構わないというメッセージを出したりすることで、基板のレイアウト設計を最適化を行っても良い。
【００５８】
また、半導体装置メーカーもしくは半導体特性測定メーカーから提供される、ＣＡＤ上の半導体装置シンボルに記述した電源雑音情報を元に、レイアウトした基板からの不要輻射を計算し、計算した不要輻射の大きさが所望の値以下であれば、基板のレイアウトは最適化されており完成となり電子装置の製造を開始する。一方、レイアウトした基板からの不要輻射が所望の値より大きければ、半導体装置に接続するバイパスコデンサもしくはＥＭＩフィルタなどの対策部品を強化したり、配線や部品位置などのレイアウトを変更する。この際、半導体装置シンボルに記述された電源雑音情報を元に優先的に対策する場所やレイアウト変更する場所を決め、基板からの不要輻射計算結果が所望の値以下になるまでレイアウトの最適化を行えば良い。このレイアウト基板の不要輻射計算を利用した基板の最適レイアウトについては、図１３にその流れを示してある。
【００５９】
以上、ＣＡＤ上の半導体シンボルに記述された電源雑音強度情報を利用した基板の最適レイアウトの実施の形態について説明した。
【００６０】
次に、このＣＡＤ上の半導体シンボルに記述された電源雑音強度等の情報をユーザーに提供するシステムおよびその方法について説明する。
【００６１】
図１２の経路ｉ）では、ユーザーはＣＡＤ上の半導体装置シンボルの電源雑音強度情報を半導体メーカーもしくは半導体特性測定メーカーよりカタログ等により受け取るか、もしくは電子データ等の形で受け取る。続いて、ユーザーはこの電源雑音強度情報を用いて、電源雑音強度からレイアウト基板の不要輻射をＣＡＤ上で計算して基板の最適レイアウトを行う。
【００６２】
また、図１２の経路ii）では、ユーザーは半導体メーカーもしくは半導体特性測定メーカーが提供する半導体装置シンボルの電源雑音強度情報等に関する情報が保管されているデータベースにインターネットを利用してアクセスし、このデータベースより半導体装置シンボルの電源雑音強度情報を取得する。続いて、この電源雑音強度情報を用いて、電源雑音強度からレイアウト基板の不要輻射を計算することで、基板の最適レイアウトを行う。
【００６３】
なお、半導体装置の電源雑音強度情報と実装基板の配線および半導体装置に接続される電子部品の情報を用いて自らシミュレーションしても良いし、またそれらの情報を半導体メーカーもしくは半導体特性測定メーカーまたは他社が提供するシミュレーションサーバー（シミュレーションマシン）に送信して、シミュレーション計算結果を得るようにしても良い。
【００６４】
これにより短時間に低ＥＭＩ実装基板の設計やＥＭＩ対策を行うことができ、また低コストで高密度実装を実現することができる。
【００６５】
これまで説明してきた実施形態により、高密度実装および基板の低コスト化を実現することでき、ＥＭＩ対策時間の短縮を可能とする的確な実装指針を、半導体装置を使用するユーザーに対し提供することができる。
【００６６】
図５は、半導体装置の製造工程を示す図である。  図５において、ステップＳ１の行程において製造された製品ウエハは、ステップＳ２において、Ｐ検（Ｐｅｌｌｅｔ検査）により初期の不良選別が行われる。そして、選別された良品ウエハは、ステップＳ３又はＳ５に進む。ステップＳ３に進かＳ５に進むかの選択は、製造設備等の関係から選択される。ステップＳ３においては、製品ウエハのダイシングを行い、良品チップのみがステップＳ４において、ＣＳＰ（Ｃｈｉｐ  Ｓｉｚｅ  Ｐａｃｋａｇｅ）やＢＧＡ（Ｂａｌｌ  Ｇｒｉｄ  Ａｒｒａｙ）等に個々にパッケージされる。そして、ステップＳ７に進む。また、ステップＳ５においては、ウエハ上でさらに一括で配線パターンや保護膜の形成、さらに、半田ボール付けまでを行う。続いて、ステップＳ６において、配線パターン等が形成されたウエハが、ダイシングにより個々に分割される。続いて、ステップＳ７において、ステップＳ４もしくはＳ６で個々に分割された最終形状の半導体装置は、バーンイン試験にかけられ最終選別がなされる。そして、良品となったもののみステップＳ８に進む。
【００６７】
ステップＳ８において、ステップＳ７で良品となった半導体装置を、所定の試験用基板に搭載し、決められた動作状態における半導体装置の電源／ＧＮＤ端子の電気特性を測定し、ステップＳ９に進む。この電気特性は、実施例１〜３において記述した電源雑音強度１０７であり、対策優先度３０１である。
【００６８】
また、この半導体装置の電源／ＧＮＤ端子に関する電気特性試験は、１品種あたり１つの半導体装置に対して行っても、１ロット当たり１つの半導体装置に行っても、１ロット当たり複数の半導体装置に行いその平均をとってもよい。
【００６９】
ステップＳ９において、ステップＳ８で測定した半導体装置の電源／ＧＮＤ端子の電気特性測定結果をデータシート等の記録媒体に記述したり、もしくは半導体装置のピン近傍へのマーキングや、半田ボールの色をかえることで電源／ＧＮＤ端子の電気特性測定結果を記述したり、もしくは、半導体装置パッケージに電気特性結果を捺印したり、もしくは、基板レイアウト時に使用されるＣＡＤ用素子ライブラリ中の半導体装置シンボルのピン毎に電源／ＧＮＤ端子の電気特性がＣＡＤ図面上で分かるようにマーキングされる。そして、その半導体素子を出荷しステップＳ１０に進む。
【００７０】
なお、半導体装置の電源／ＧＮＤ端子の電気特性測定結果がデータシート等に記載されている場合であっても、その開示されたデータの効果は同種類（同じ型番）の全ての半導体装置に及ぶことは言うまでもない。
【００７１】
ステップＳ１０において、半導体装置性能表示法を持つ半導体装置を購入したユーザーは、半導体装置の電源／ＧＮＤ端子２０２の雑音情報を元に基板２０１を設計する。その結果、図２（ｂ）に示すように、部品数を削減することで、低コストおよび高密度実装を実現し、ＥＭＩ対策時間を短縮する実装指針をユーザーに対して開示できる。
【００７２】
次に、図５のステップＳ８に示した半導体装置１０２の電源／ＧＮＤ端子２０２の雑音強度を測定する方法について説明する。図９は、図５ステップＳ８で示した半導体装置１０２の電源／ＧＮＤ端子２０２の電源雑音強度１０７を測定する実施形態を表す図である。
【００７３】
図９において、９０１は半導体装置１０２の電源／ＧＮＤ端子２０２の電源雑音強度１０７を測定するために実使用条件に近い形で設計された試験用基板であり、９０２は半導体装置１０２近傍の磁界分布を測定するための磁界アンテナであり、９０３は磁界アンテナ９０２を移動させるためのステージであり、９０４は半導体装置１０２において半導体チップ６０１と端子１０３間を接続するボンディングワイヤであり、９０５は磁界アンテナ９０２で誘起された電圧を増幅する前段増幅器であり、９０６は磁界アンテナ９０２で誘起された電圧を測定する測定器であり、９０７は測定器９０６で測定された測定データを処理し記憶するＰＣである。
【００７４】
つぎに動作について説明する。磁界アンテナ９０２は、ステージ９０３によって半導体装置１０２の端子１０３近傍の上空を移動し、半導体装置１０２の端子１０３の近傍磁界分布により磁界アンテナ９０２に誘起する電圧を、前段増幅器９０５によって増幅し、測定器９０６により観測された値をＰＣ９０７にとり込む。このとき、アンテナ９０２に誘起した電圧値とともに、アンテナ９０２の位置座標も同時に取得しＰＣ９０７に記憶させる。また、測定器は、周波数領域で電圧強度のみ測定できるスペクトラムアナライザや、参照信号（正弦波）に対する電圧強度と位相を測定できるベクトル電圧計でも良い。ＰＣ９０７に取り込まれた、アンテナ９０２に誘起した電圧値は、所定の換算式を用いて磁界強度値に変換される。この磁界分布測定結果をもとに、電源雑音強度の大きい電源／ＧＮＤ端子もしくは対策優先度の高い電源／ＧＮＤ端子を特定することができる。
また、樹脂封止する前の半導体装置において、半導体チップと端子間を接続するボンディングワイヤやＴＡＢ配線などの近傍の磁界分布を測定することで、電源雑音強度の大きい電源／ＧＮＤ端子もしくは対策優先度の高い電源／ＧＮＤ端子を特定することもできる。
【００７５】
また、電源雑音強度の大きい電源／ＧＮＤ端子もしくは対策優先度の高い電源／ＧＮＤ端子を更に精度良く特定するために、磁界分布測定結果をから、その磁界分布を発生させる電流分布を算出することにより、電源雑音強度の大きい電源／ＧＮＤ端子もしくは対策優先度の高い電源／ＧＮＤ端子を特定してもよい。
【００７６】
この磁界分布測定結果より電流分布の逆算は、▲１▼３次元の磁界分布を測定しその磁界分布を発生する波源である電流の存在確立を求めて電流の位置求めたり、もしくは▲２▼２次元平面の磁界分布の測定結果を空間複素フーリエ変換を行い、これにδ関数を畳み込み積分することで狭ピッチの電流の位置を求めることでできる。例えば、▲２▼の手法では、１０μｍピッチでＬＳＩのボンディングワイヤ上もしくはパッケージ端子の近傍磁界を測定することで、２０μｍの分解能で電流の位置を求めることは可能である。
【００７７】
また、さらに磁界分布測定そのものの分解能を向上させるため、ビルドアップ基板の製造法や半導体プロセスを用いて、配線幅２０μｍ、配線間隔２０μｍの微小コイルを作り、これを磁界アンテナとして、半導体装置から高さ１０μｍ付近まで近づけることで、磁界分布の測定分解能を２０〜３０μｍまで向上させることができる。また、上記磁界アンテナで高分解能に測定された磁界分布から電流位置を逆算することで、電流位置の逆算精度を向上させることもできる。
【００７８】
また、半導体装置の電源／ＧＮＤ端子の電源雑音強度および対策優先度を測定する試験用基板は、ＩＥＣ（Ｉｎｅｒｎａｔｉｏｎａｌ  Ｅｌｅｃｔｒｏｔｅｃｈｎｉｃａｌ  Ｃｏｍｍｉｓｓｉｏｎ：国際電気標準会議）で、標準化された半導体装置の電源雑音評価用ボードの仕様に準拠したものを使っても良いし、また、特定のユーザーの実装仕様に準拠した試験用基板を使っても良い。
【００７９】
これらの技術を利用することで、半導体装置の電源／ＧＮＤ端子に関する電源雑音強度および対策優先度を求めることが可能になる。
【００８０】
【発明の効果】
本発明によれば、ＬＳＩやマイコンなどの半導体装置において、これら半導体装置を使った基板を設計するユーザーが、適切な場所に適切なバイパスコンデンサやＥＭＩフィルタなどの部品を搭載することを可能とする半導体装置を提供することができる。
【図面の簡単な説明】
【図１】半導体装置の所定の電源端子毎に電気特性に関する情報を開示したデータシート等の一例を表す図
【図２】半導体装置を実装基板に実装した状態を示す図
【図３】半導体装置の所定の電源端子毎に電気特性に関する情報を開示したデータシート等の一例を表す図
【図４】半導体装置の所定の電源端子毎に電気特性に関する情報を開示したデータシート等の一例を表す図
【図５】半導体装置の製造工程を示す図
【図６】所定の電源／ＧＮＤ端子にマーキングしたＢＧＡ型半導体装置を示す図
【図７】所定の電源／ＧＮＤ端子にマーキングしたＱＦＰ型半導体装置を示す図
【図８】電源雑音強度もしくは対策優先度情報を有するレイアウトＣＡＤ上の半導体装置シンボルを示す図
【図９】半導体装置の雑音強度を試験する様子を示す図
【図１０】電源雑音強度情報をパッケージ表面に開示した半導体装置を示す図
【図１１】対策優先度情報をパッケージ表面に開示した半導体装置を示す図
【図１２】半導体装置の電源雑音強度もしくは対策優先度情報およびシミュレーションに関する情報の流れを示す図
【図１３】半導体装置の電源雑音強度もしくは対策優先度情報を用いた基板設計工程を示す図
【図１４】従来のデータシートに記載される半導体装置の絶対最大定格
【図１５】従来のデータシートに記載される半導体装置のＤＣ特性
【図１６】従来のデータシートに記載される半導体装置のＡＣ特性
【図１７】従来のデータシートに記載される半導体装置のクロック・制御信号タイミング特性
【図１８】ノイズ検証装置のブロック図
【図１９】ノイズ解析装置の機能的な構成を示すブロック図
【符号の説明】
１０１データシート、１０２マイコン、１０３端子、１０４端子番号、１０５端子名、１０６機能、１０７電源雑音強度、２０１実装基板、２０２電源／ＧＮＤ端子、２０３バイパスコンデンサ、２０４ＥＭＩフィルタ、２０５メモリ、３０１ＥＭＩ対策優先度、４０１Ｉ／Ｏ使用数ごとの電源雑音強度もしくは対策優先度、６０１半導体チップ、６０２着色された電源／ＧＮＤボール、６０３着色された電源／ＧＮＤボール群、７０１マーキング、８０１素子ライブラリ、８０２ＣＡＤ入力画面、８０３半導体装置シンボル、８０４半導体装置シンボル上のマーキング、８０５端子情報表示窓、９０１試験用基板、９０２磁界アンテナ、９０３ステージ、９０４ボンディングワイヤ、９０５前段増幅器、９０６測定器、９０７ＰＣ
【図１】
0003731515.tif 000002
【図２】
0003731515.tif 000003
【図３】
0003731515.tif 000004
【図４】
0003731515.tif 000005
【図５】
0003731515.tif 000006
【図６】
0003731515.tif 000007
【図７】
0003731515.tif 000008
【図８】
0003731515.tif 000009
【図９】
0003731515.tif 000010
【図１０】
0003731515.tif 000011
【図１１】
0003731515.tif 000012
【図１２】
0003731515.tif 000013
【図１３】
0003731515.tif 000014
【図１４】
0003731515.tif 000015
【図１５】
0003731515.tif 000016
【図１６】
0003731515.tif 000017
【図１７】
0003731515.tif 000018
【図１８】
0003731515.tif 000019
【図１９】
0003731515.tif 000020