(57)【特許請求の範囲】
【請求項１】
半導体チップ上に再配線層が形成されたＣＳＰにおける抵抗素子であって、
前記半導体チップのパッシベーション膜，その上部に形成された保護膜，その上部の抵抗経路になる部分に形成されたバリアメタル層，該バリアメタル層の上部に少なくとも一部が欠落した再配線層を有し、該再配線層が欠落した部分の前記バリアメタル層を抵抗部としたことを特徴とする抵抗素子。
【請求項２】
半導体チップ上に再配線層が形成されたＣＳＰを備えた半導体装置であって、
前記半導体チップのボンディングパッド，パッシベーション膜，保護膜，その上部の抵抗経路になる部分に形成されたバリアメタル層，該バリアメタル層の上部に少なくとも一部が欠落した再配線層を有し、前記バリアメタル層を抵抗素子として機能させることを特徴とする半導体装置。
【請求項３】
半導体チップ上に再配線層が形成されたＣＳＰを備えた半導体装置であって、
前記半導体チップのパッシベーション膜，保護膜，その上部の抵抗経路になる部分に形成されたバリアメタル層，該バリアメタル層の上部に少なくとも一部が欠落した再配線層を有し、前記バリアメタル層を抵抗素子として機能させることを特徴とする半導体装置。
【請求項４】
請求項２または３記載の半導体装置において、前記抵抗素子の抵抗値は、前記バリアメタル層の材質，幅，長さ，あるいは厚さ少なくとも一つを変えることによって所望の値にすることを特徴とする半導体装置。
【請求項５】
請求項２から４のいずれか１項に記載の半導体装置において、
前記半導体チップは、ボルテージレギュレータ，Ｌｉ二次電池保護用ＩＣ，充電制御ＩＣ，電源ＩＣのいずれかであることを特徴とする半導体装置。
【請求項６】
半導体チップ上に再配線層が形成されたＣＳＰにおける電流モニタ用抵抗素子であって、
前記半導体チップの少なくとも２つボンディングパッド，パッシベーション膜，その上部に形成された保護膜，その上部に前記２つのボンディングパッド間の抵抗経路になる部分に形成されたバリアメタル層，該バリアメタル層の上部に少なくとも一部が欠落した再配線層を有し、該再配線層が欠落した部分の前記バリアメタル層を抵抗部とし、前記２つのボンディングパッドの電圧をセンスすることにより前記抵抗部に流れる電流をモニタ可能としたことを特徴とする電流モニタ用抵抗素子。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、チップサイズパッケージ（ＣＳＰ；Chip Size Package）における抵抗素子およびＣＳＰを備えた半導体装置に係り、特にＣＳＰ内における再配線を利用することにより回路設計の柔軟性を高めることが可能な半導体装置に関する。本発明は、特にＣＳＰに実装されたボルテージレギュレータの位相補償回路やＣＳＰに実装されたＬｉ二次電池保護用ＩＣ、充電制御ＩＣ、電源ＩＣ、その他の各種のアナログ回路に適用可能である。
【０００２】
【従来の技術】
ＬＳＩチップのパッケージには多くの種類が知られているが、近年、パッケージのより一層の小型化を図るために、チップとほぼ同サイズのパッケージ、すなわちチップサイズパッケージ（ＣＳＰ；Chip Size Package）が開発されている。
【０００３】
図８は、従来の各種ＣＳＰの製造工程を示す図であり、同図（ａ）はリードフレームパッケージの製造工程、同図（ｂ）はＦＢＧＡ（Fine-pitch Ball Grid Array）の製造工程、同図（ｃ）はウェハーレベルＣＳＰの製造工程を示している。
【０００４】
図８（ａ）のリードフレームパッケージと図８（ｂ）のＦＢＧＡは、基本的に従来と同じ工程（チップに切断Ａ１、ダイボンディングＡ２、ワイヤボンディングＡ３、封止Ａ４、リード形成Ａ５／リード表面処理固片化Ａ６または電子処理固片化Ａ７）、すなわち前処理を終わったウェハーから個々のチップをダイシングにより切り出して、それをパッケージに組み立てるものであるが、本発明に係るウェハーレベルＣＳＰは、図８（ｃ）に示すように、前処理の終わったウェハーに直接パッケージ処理（Ｐｉ膜形成Ａ１１、再配線処理Ａ１２、ポスト形成Ａ１３、封止Ａ１４、研削端子処理Ａ１５）を行い、その後で個々のチップに切り分ける（ダイシングＡ１６）ものである。
【０００５】
従来のウエハーレベルＣＳＰでは、ＩＣのパッドおよびその上に設けられたアルミ電極と銅ポストおよびハンダバンプとは、できるだけ抵抗の小さい再配線により１対１の関係で接続されるのが前提とされていた。
【０００６】
本出願人は、先に再配線に所望の抵抗値を持たせた半導体装置を提案した（特願２００１−２７２０８９号、特願平２００１−２７２０９１号）。図９は、上記特願２００１−２７２０８９号にかかるボルテージレギュレータの回路例を示す図であり、図１０は、その再配線パターンの断面を示す図、図１１はその平面図の例である。
【０００７】
この例のボルテージレギュレータは、図９および図１０に示すように、ボルテージレギュレータを含むＩＣチップ５０のボンディングパッド５１と出力負荷５７および容量（コンデンサ）５５を接続する端子（ハンダバンプ）５２とをＣＳＰの再配線層（配線抵抗５４）を介して接続し、この再配線層の抵抗値を所望の値に設定するようにしたものである。すなわち、ボンディングバッドおよびパッシベーション膜および保護膜とその上部に形成されるバリアメタル層とそのバリアメタル層の上部に銅再配線を形成し、ボンディングバッドと銅ポストおよびハンダボールを銅再配線で接続している。
【０００８】
再配線層の抵抗値Ｒｏｕｔは、ウェハーレベルＣＳＰの製造工程において配線長，配線の幅，再配置層の材質のいずれか１つまたは複数を変えることにより使用するコンデンサに対して最適な値のＥＳＲを付加した状態にすることができる。
【０００９】
【発明が解決しようとする課題】
アナログ回路を含む半導体装置において、抵抗素子はアナログ特性を決定する上で重要な素子である。この抵抗素子はチップ内に作りこむか、あるいはＩＣ実装後外付け部品として別に部品を必要とした。チップ内に作りこむ場合、抵抗素材として拡散抵抗および配線抵抗が考えれるが、チップに内蔵する場合、接合容量や配線容量によるアナログ特性の劣化や長期バイアス印加による抵抗値の経年変化、パターン面積の制約による抵抗値の制約等があった。またユーザーの要求に応じたアナログ特性の調整を抵抗値で行う場合、抵抗がチップ内に有る場合、チップ内パターンの変更やトリミング工程の追加等が必要であった。
【００１０】
そこで、本発明は、実装後外付け部品として別に抵抗部品を必要とせず、また、抵抗をチップに内蔵しても、接合容量や配線容量によるアナログ特性の劣化や長期バイアス印加による抵抗値の経年変化、パターン面積の制約による抵抗値の制約等がすくなく、小型化が可能で、所望の抵抗値を形成できる技術を提供するものである。
【００１１】
次に請求項ごとの目的を述べる。
請求項１記載の発明の目的は、従来の外付け抵抗素子をウエハーレベルＣＳＰ内に取り込むことである。
【００１２】
請求項２記載の発明の目的は、従来の外付け抵抗素子をウエハーレベルＣＳＰ内に取り込み、コストを低減でき、実装面積も小さくでき携帯機器等の小型化を可能にすることである。
【００１３】
請求項３記載の発明の目的は、バリアメタル抵抗素子を内蔵するＩＣチップとは別の回路で、抵抗素子が必要な場合にウエハーレベルＣＳＰに内蔵した抵抗素子を使ってコストを低減し、実装面積を小さくし、携帯機器等の小型化を可能にすることである。
【００１４】
請求項４に記載の発明の目的は、新たなコストを必要とせずに１Ω〜１０ｋΩの抵抗を作ることができ、電流の制限や等価抵抗による位相補償用の抵抗として用いることを可能にすることである。
【００１５】
請求項５に記載の発明の目的は、新たなコストを必要とせずに各種アナログ回路のコスト低減や小型化を可能にすることである。
また、請求項６に記載の発明の目的は、従来の外付けの電流モニタ用抵抗素子をウエハーレベルＣＳＰ内に取り込むことである。
【００１６】
【課題を解決するための手段】
本発明は、上記課題を解決するために、ウエハレベルＣＳＰを製造する工程で、バリアメタルを用いて抵抗素子を作りこむようにしたものである。また、バリアメタルの素材を選択することにより、また前記バリアメタル層の材質，幅，長さ，あるいは厚さ少なくとも一つを変えることによって所望の値（例えば１Ωから１０ｋΩ）の抵抗素子を作りこむことができる。
【００１７】
さらに詳細に述べると、
請求項１記載の発明は、半導体チップのパッシベーション膜，その上部に形成された保護膜，その上部の抵抗経路となる部分に形成されたバリアメタル層，該バリアメタル層の上部に少なくとも一部が欠落した再配線層を設け、該再配線層が欠落した部分のバリアメタル層を抵抗部とした抵抗素子である。
【００１８】
また、請求項２記載の発明は、半導体チップのボンディングパッド，パッシベーション膜，保護膜，その上部の抵抗経路となる部分にバリアメタル層，該バリアメタル層の上部に少なくとも一部が欠落した再配線層を有し、バリアメタル層を抵抗素子として機能させるようにした半導体装置である。
【００１９】
また、請求項３記載の発明は、半導体チップのパッシベーション膜，保護膜，その上部の抵抗経路となる部分にバリアメタル層，該バリアメタル層の上部に少なくとも一部が欠落した再配線層を有し、バリアメタル層を抵抗素子として機能させるようにした半導体装置である。
【００２０】
また、請求項４記載の発明は、請求項２または３記載の半導体装置において、抵抗素子の抵抗値を、バリアメタル層の材質，幅，長さ，あるいは厚さ少なくとも一つを変えることによって所望の値にするようにしたものである。
【００２１】
さらに、請求項５記載の発明は、請求項２から４のいずれか１項に記載の半導体装置において、半導体チップを、ボルテージレギュレータ，Ｌｉ二次電池保護用ＩＣ，充電制御ＩＣ，電源ＩＣのいずれかにした半導体装置である。
また、請求項６記載の発明は、半導体チップ上に再配線層が形成されたＣＳＰにおける電流モニタ用抵抗素子であって、半導体チップの少なくとも２つボンディングパッド，パッシベーション膜，その上部に形成された保護膜，その上部に前記２つのボンディングパッド間の抵抗経路になる部分に形成されたバリアメタル層，該バリアメタル層の上部に少なくとも一部が欠落した再配線層を有し、該再配線層が欠落した部分の前記バリアメタル層を抵抗部とし、前記２つのボンディングパッドの電圧をセンスすることにより前記抵抗部の電流をモニタ可能としたことを特徴とする電流モニタ用抵抗素子である。
【００２２】
本構成のようにバリアメタルで抵抗を構成した場合、ＩＣの基板バイアスからアイソレーションされており、接合容量が無くなる。また、配線容量はＩＣチップとバリアメタルとの間に厚い膜が形成されているため大きく軽減される。バリアメタルは拡散抵抗に比べ、バイアス印加による経年変化を受けにくいという特徴がある。
【００２３】
【発明の実施の形態】
＜請求項１、請求項２＞
（実施例１）
図１は、本発明の実施例１を説明するための半導体装置の断面図である。また図２はその平面図である。
【００２４】
本実施例１は、従来技術の銅再配線の一部を取り除き、バリアメタル層のみの配線抵抗を抵抗素子とするものである。本実施例１ではバリアメタル層のみを抵抗素子として抵抗を構成することで、後述する図７に示す素材に応じた抵抗値を持つ抵抗素子をウエハレベルＣＳＰの再配線層に作りこむことができる。
【００２５】
例えば、図１のようにＩＣチップ１０上のボンディングバッド１１から、ＩＣ以外の回路に接続されるハンダボール１７の間に１Ω〜１０ｋΩの抵抗を挿入したことになり、電流の制限や等価抵抗による位相補償用の抵抗として用いることができる。図１〜２において、１２は保護膜、１３はスルーホール、１４は銅再配線、１５はバリアメタル（バリアメタル層）、１６は銅ポスト、１８はパッシベーション、１９は封止樹脂、Ｒ１はバリアメタル抵抗部である。
【００２６】
＜請求項６＞
（実施例２）
図３は、本発明の実施例２を説明するための半導体装置の断面図である。また図４はその平面図である。
【００２７】
本実施例２は、図３のようにＩＣチップ２０上のボンディングパッド１（２１Ａ）とボンディングバッド２（２１Ｂ）との間にバリアメタル２５からなる抵抗部Ｒ２を作り、片側のボンディングバッド（２１Ｂ）の近傍に銅ポスト２６およびハンダボール２７を作る。ボンディングパッド１（２１Ａ）からボンディングパッド２（２１Ｂ）に流れる電流、あるいはその逆に流れる電流がバリアメタル２５の抵抗に流れることによりバリアメタル抵抗部Ｒ２の両端に電圧が発生し、その電圧を２つのボンディングパッドでセンスすることにより電流モニタ用抵抗として利用することができる。
【００２８】
また、ハンダボール２７を電源ラインあるいはグランドラインあるいは一定電圧ラインに接続することで、プルアップ抵抗あるいはプルダウン抵抗あるいはレベルシフト回路として作用させることができる。図３〜４において、２２は保護膜、２３はスルーホール、２４は銅再配線、２５はバリアメタル（バリアメタル層）、２８はパッシベーション、２９は封止樹脂、Ｒ２はバリアメタル抵抗部である。
【００２９】
＜請求項６＞
（実施例３）
図５は、本発明の実施例３を説明するための半導体装置の断面図である。
本実施例３は、図５のようにＩＣチップ３０上のボンディングパッド１（３１Ａ）とボンディングバッド２（３１Ｂ）との間にバリアメタル（バリアメタル層）３５からなるバリアメタル抵抗部Ｒ３を作り、両側のボンディングバッド近傍に銅ポスト３６およびハンダボール３７を作る。
【００３０】
ボンディングパッド１（３１Ａ）からボンディングパッド２（３１Ｂ）に流れる電流、あるいはその逆に流れる電流がバリアメタル３５の抵抗に流れることによりバリアメタル抵抗部Ｒ３の両端に電圧が発生し、その電圧を２つのボンディングパッドでセンスすることにより電流モニタ用抵抗として利用することができる。両側のボンディングバッド近傍に銅ポスト３６およびハンダボール３７を設けることで、ＩＣの外側の回路でも電圧をモニタすることが可能になる。
【００３１】
また、片方のボンディングパッドがＩＣ内部で発生した電圧の出力端子でそれに接続されるハンダボールによりＩＣの外側の回路に電圧を供給する場合、そのボンディングパッドともう一方のボンディングバッドの間にバリアメタル抵抗を挿入することでレベルシフト回路として作用させることができる。図５において、３２は保護膜、３３はスルーホール、３４は銅再配線、３８はパッシベーション、３９は封止樹脂である。
【００３２】
＜請求項３、請求項１＞
（実施例４）
図６は、実施例４を説明するための断面図である。
本実施例４では、ウエハーレベルＣＳＰ内にＩＣチップとは独立してバリアメタル４２による抵抗素子（バリアメタル抵抗部）Ｒ４を形成する。このような素子をハンダボール４５を置くことができる制約内であらかじめウエハーレベルＣＳＰ内にいくつか形成しておき、ＩＣ実装時に選択的に接続することで、外付け抵抗素子を必要とせずアナログ特性を調整することが可能となる。
【００３３】
また、実装面積としても、ＩＣ以外に素子を必要としないため、最小面積でコストも安価に最適なアナログ特性を作りこむことが可能となる。アナログ回路以外にもプルアップ抵抗、プルダウン抵抗、分圧抵抗等、従来外付け素子が必要だった部品をウエハーレベルＣＳＰ内に取り込むことができ最小面積でコストも安価に最適なシステムを実現することが可能となる。図６において、４１は保護膜、４３は銅再配線、４４は銅ポスト、４６は封止樹脂、４７はパッシベーションである。
【００３４】
＜請求項４＞
（実施例５）
図７は、バリアメタルに使用される抵抗の一覧を示す図である。これらの抵抗の長さ、幅、厚さの実施例を示す。これらの材質のサイズ、すなわち長さ、幅、厚さを調整することにより１Ω〜１０ｋΩの抵抗をウエハーレベルＣＳＰ内に作りこむことが可能となる。
【００３５】
＜請求項５＞
（実施例６）
上記各実施例における半導体チップとして、各種アナログ回路、例えばボルテージレギュレータの位相補償回路やＣＳＰに実装されたＬｉ二次電池保護用ＩＣ、充電制御ＩＣ、電源ＩＣを用い、従来の外付け抵抗素子をウエハーレベルＣＳＰ内に取り込み、最適な抵抗値を有する抵抗素子を形成することが可能となる。
【００３６】
【発明の効果】
以下、各請求項ごとの効果を説明する。
請求項１記載の発明は、ウエハーレベルＣＳＰの再配線層におけるバリアメタルを抵抗素子としたものであり、従来の外付け抵抗素子をウエハーレベルＣＳＰ内に取り込むことが可能となる。
【００３７】
請求項２記載の発明は、ウエハーレベルＣＳＰの再配線層におけるバリアメタルを抵抗素子としてアナログ回路の特性調整やデジタル回路のプルアップ抵抗等に用いることで、従来の外付け抵抗素子をウエハーレベルＣＳＰ内に取り込むことが可能となり、コストを低減でき、実装面積も小さくでき携帯機器等の小型化にも貢献できる。
【００３８】
請求項３記載の発明によれば、バリアメタル抵抗素子を内蔵するＩＣチップとは別の回路で、抵抗素子が必要な場合に今回の技術によるウエハーレベルＣＳＰに内蔵した抵抗素子を使うことでコストを低減でき、実装面積も小さくでき携帯機器等の小型化にも貢献できる。
【００３９】
請求項４に記載の発明によれば、バリアメタルの材質を選択することにより、また長さ、幅、厚さをウエハーレベルＣＳＰの工程で作りこむことができ、新たなコストを必要とせずに１Ω〜１０ｋΩの抵抗を作ることができ、電流の制限や等価抵抗による位相補償用の抵抗として用いることが可能となる。
【００４０】
請求項５に記載の発明によれば、半導体チップとして、ボルテージレギュレータの位相補償回路やＣＳＰに実装されたＬｉ二次電池保護用ＩＣ、充電制御ＩＣ、あるいは電源ＩＣを用いることにより、従来の外付け抵抗素子をウエハーレベルＣＳＰ内に取り込むことが可能となり、コストを低減でき、実装面積も小さくでき、これらの各種アナログ回路のコスト低減や小型化が可能になる。
また、請求項６記載の発明によれば、ウエハーレベルＣＳＰの再配線層におけるバリアメタルを抵抗部とし、該抵抗部の両端のボンディングパッドの電圧をセンスすることにより該抵抗部の電流をモニタすることにより、従来の外付けの電流モニタ用抵抗をウエハーレベルＣＳＰ内に取り込むことが可能となる。
【図面の簡単な説明】
【図１】本発明の実施例１を説明するための半導体装置の断面図である。
【図２】本発明の実施例１に係る半導体装置の平面図である。
【図３】本発明の実施例２を説明するための半導体装置の断面図である。
【図４】本発明の実施例２に係る半導体装置の平面図である。
【図５】本発明の実施例３を説明するための半導体装置の断面図である。
【図６】本発明の実施例４を説明するための半導体装置の断面図である。
【図７】バリアメタルに使用される抵抗の一覧を示す図である。
【図８】従来の各種ＣＳＰの製造工程を示す図である。
【図９】先に提案したボルテージレギュレータの回路例を示す図である。
【図１０】先に提案したボルテージレギュレータの再配線パターンの断面の例を示す図である。
【図１１】先に提案したボルテージレギュレータの再配線パターンの平面図である。
【符号の説明】
１０：ＩＣチップ、
１１：ボンディングバッド、
１２：保護膜、
１３：スルーホール、
１４：再配線（銅再配線）、
１５：バリアメタル（バリアメタル層）、
１６：銅ポスト、
１７：ハンダボール、
１８：パッシベーション、
１９：封止樹脂、
Ｒ１：バリアメタル抵抗部、
２０：ＩＣチップ、
２１Ａ：ボンディングパッド１、
２１Ｂ：ボンディングバッド２、
２２：保護膜、
２３：スルーホール、
２４：銅再配線、
２５：バリアメタル（バリアメタル層）、
２６：銅ポスト、
２７：ハンダボール、
２８：パッシベーション、
２９：封止樹脂、
Ｒ２：バリアメタル抵抗部、
３０：ＩＣチップ、
３１Ａ：ボンディングパッド１、
３１Ｂ：ボンディングバッド２、
３２：保護膜、
３３：スルーホール、
３４：銅再配線、
３５：バリアメタル（バリアメタル層）、
３６：銅ポスト、
３７：ハンダボール、
３８：パッシベーション、
３９：封止樹脂、
Ｒ３：バリアメタル抵抗部、
４１：保護膜、
４２：バリアメタル、
４３：銅再配線、
４４：銅ポスト、
４５：ハンダボール、
４６：封止樹脂、
４７：パッシベーション、
Ｒ４：抵抗素子（バリアメタル抵抗部）、
５０：ＩＣチップ、
５１：ボンディングパッド、
５２：端子（ハンダバンプ）、
５４：再配線層（配線抵抗）、
５５：容量（コンデンサ）、
５６：抵抗、
５７：出力負荷。
【図１】
0003856304.tif 000002
【図２】
0003856304.tif 000003
【図３】
0003856304.tif 000004
【図４】
0003856304.tif 000005
【図５】
0003856304.tif 000006
【図６】
0003856304.tif 000007
【図７】
0003856304.tif 000008
【図８】
0003856304.tif 000009
【図９】
0003856304.tif 000010
【図１０】
0003856304.tif 000011
【図１１】
0003856304.tif 000012