(57)【特許請求の範囲】
【請求項１】
検査対象の半導体記憶装置の任意アドレスに所定の書込み時間でデータを書き込み、該データを読み出してその論理を評価し、前記任意アドレスに対する書込みの良否を判定する半導体記憶装置の検査方法において、
検査対象の半導体記憶装置を含む母集団の書込み特性分布を測定する第１のステップと、
該書込み特性分布に基づいてほぼ１００％の書込み度数となる書込み時間を設定し、該書込み時間を前記所定の書込み時間とする第２のステップと、を含むことを特徴とする半導体記憶装置の検査方法。
【請求項２】
前記書込み特性分布に基づいて設定した書込み時間を二つに分け、一方の書込み時間による書込みが良好でなかった場合に、他方の書込み時間による書込みを実行することを特徴とする請求項１記載の半導体記憶装置の検査方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置の検査方法に関し、特に、データの書込みが可能な半導体記憶装置であって、かつ、書込みに長い時間を必要とする、例えば、ＥＰＲＯＭ（erasable programmable read only memory）やＥＥＰＲＯＭ（electrically erasable programmable read only memory ）などに用いて好適な検査方法に関する。
【０００２】
一般に、ＥＰＲＯＭやＥＥＰＲＯＭなどのユーザープログラマブルＲＯＭは、読み出しよりも書込みに時間がかかるため、チップにデータを書き込む、例えば、書込み特性を保証するための試験時間や、ソフトウエアを組み込むための作業時間が相当に長く、試験や作業を効率化するうえで、できるだけ書込み時間を短縮できる有用な技術が求められている。
【０００３】
【従来の技術】
図７は、書込み特性を保証するための試験フロー図である。このフローでは、まず、試験対象チップの初期アドレスを設定（ステップ１）し、カウンタＣの値を初期設定（ステップ２）した後、同チップの初期アドレスに所定論理の試験データをある時間をかけて書き込む（ステップ３）。ここで、書込み時間は試験対象チップの上限書込み時間をＴとすると、Ｔ／ｎ（ｎは０以上の整数）である。
【０００４】
Ｔ／ｎを経過すると、当該初期アドレスのデータを読み出し（ステップ４）、その読み出しデータの論理と上記試験データの論理との一致を判定する（ステップ５）。一致の場合はＰＡＳＳ（当該初期アドレスに対してＴ／ｎで正常な書込みができた）、不一致の場合はＦＡＩＬである。
ＰＡＳＳの場合には、アドレスを変更（ステップ６）したうえで、以上の処理（ステップ２〜５）を繰り返し、最終アドレスに到達（ステップ７）すると、当該チップの良品を判定する。
【０００５】
一方、ＦＡＩＬの場合には、Ｔ／ｎで正常な書込みを行うことができなかったので、カウンタＣの値をインクリメントし（ステップ８）、同一アドレスに対して、再びＴ／ｎの書込みを行う（ステップ３）。そして、この再書込みをｎ回繰り返しても依然としてＦＡＩＬが続く場合は、当該チップの不良品を判定する（ステップ９）。
【０００６】
【発明が解決しようとする課題】
しかしながら、上記処理フローにおいては、試験対象チップの実際の書込み時間がＴ／ｎ以内であれば、１アドレスあたり１回の書込みで済むため、最小の試験時間になるが、Ｔ／ｎ以上の場合、例えば、Ｔ／ｎを５ｍｓ（例えば、Ｔ＝２０ｍｓ、ｎ＝４）、試験対象チップの実際の書込み時間Ｔ′を６ｍｓとした場合には、２回の書込みで ２×（Ｔ／ｎ）＞Ｔ′となり、１アドレスあたりの試験時間が ２×（Ｔ／ｎ）＝１０ｍｓ となるから、結局、２×（Ｔ／ｎ）−Ｔ′＝４ｍｓという無駄な書込み時間を生じ、試験効率が悪いという問題点がある。
【０００７】
なお、Ｔ／ｎを小さくすれば、無駄な書込み時間は少なくなるが、反面、書込み回数の増加に伴う試験時間の増大を無視できなくなるから、やはり、試験効率の悪化が避けられない。
そこで、本発明は、試験対象チップの実際の書込み特性にマッチした最適な書込み時間を設定し、試験時間又はユーザープログラムの組み込み時間の大幅な短縮化を図ることを目的とする。
【０００８】
【課題を解決するための手段】
本発明は、上記目的を達成するために、検査対象の半導体記憶装置の任意アドレスに所定の書込み時間でデータを書き込み、該データを読み出してその論理を評価し、前記任意アドレスに対する書込みの良否を判定する半導体記憶装置の検査方法において、検査対象の半導体記憶装置を含む母集団の書込み特性分布を測定する第１のステップと、該書込み特性分布に基づいてほぼ１００％の書込み度数となる書込み時間を設定し、該書込み時間を前記所定の書込み時間とする第２のステップと、を含むことを特徴とする。
【０００９】
又は、前記書込み特性分布に基づいて設定した書込み時間を二つに分け、一方の書込み時間による書込みが良好でなかった場合に、他方の書込み時間による書込みを実行することを特徴とする。
本発明では、試験対象の半導体記憶装置を含む母集団の書込み特性に基づいて、最適な書込み時間が設定されるため、無駄な書込み時間が局限され、試験時間又はユーザプログラムの組み込み時間の大幅な短縮化が図られる。又は、その書込み時間を二つに分けて２度の書込みを行うことにより、１回目でパスしたときは追加の書込みを行う必要がないから、より一層の時間短縮が図られる。
【００１０】
【発明の実施の形態】
以下、本発明の実施例を図面に基づいて説明する。
図１は本発明に係る半導体記憶装置の検査方法の一実施例の概略フロー図である。
このフローは、母集団選択ステップ１０、書込み特性分布測定ステップ１１、試験時間推定ステップ１２、書込み時間決定ステップ１３及び母集団測定ステップ１４の各処理ステップを含んでいる。
「母集団選択ステップ１０」
このステップでは、半導体記憶装置の書込み特性のばらつきは同一ウエハプロセスロットのような同一母集団内において特定の統計的傾向を示すことに着目し、いくつかの母集団のなかから試験対象の半導体記憶装置のチップ（以下「チップ」）を含む母集団を選択する。なお、言うまでもなく、一つの母集団、例えば一つのウエハプロセスロットしかない場合で、試験対象のチップがそのロットを共通にする場合には、その一つの母集団を選択することになる。
【００１１】
図２は、便宜的に三つの母集団ａ、ｂ、ｃの書込み特性分布を示す図であり、横軸は書き込みに要する時間（上述の書込み時間Ｔ′に相当）、縦軸は書込み時間ごとの正常書き込み個数（又は度数とも言う）である。母集団ａの平均（度数ピーク）はｘ1 で、分散はσ1 で示されている。同様に、母集団の平均はｘ2 で、分散はσ2 で、また、母集団ｃの平均はｘ3 で、分散はσ3 で示されている。この例の場合、三つの母集団ａ、ｂ、ｃはそれぞれＮ（ｘ1 、σ1 ）、Ｎ（ｘ2 、σ2 ）、Ｎ（ｘ3 、σ3 ）で書き表すことのできる正規分布である。なお、正規分布にならない場合もあるが、このような場合には度数分布をそのまま使用すればよい。
【００１２】
図２において、ある書込み時間ＴまではＰＡＳＳ、それ以降はＦＡＩＬとなっている。この時間Ｔは、試験対象チップの上限書込み時間であり、図２の場合、母集団ｃのハッチング部分だけがＦＡＩＬ領域に入っている。
図３は一つの母集団の正規分布図である。ｘは平均であり、±１σ、±２σ及び±３σはそれぞれ分散である。１σ＝ｘ＋０．２ｍｓ、２σ＝ｘ＋０．４ｍｓ、３σ＝ｘ＋０．６ｍｓ、−１σ＝ｘ−０．２ｍｓ、−２σ＝ｘ−０．４ｍｓ、−３σ＝ｘ−０．６ｍｓであり、例えば、ｘ＝６．０ｍｓとして、各分散を時間軸上の値で表すと、図示のように、１σ＝６．２ｍｓ、２σ＝６．４ｍｓ、３σ＝６．６ｍｓ、−１σ＝５．８ｍｓ、−２σ＝５．６ｍｓ、−３σ＝５．４ｍｓになる。
「書込み特性分布測定ステップ１１」
このステップでは、ステップ１０で選択された母集団の書込み特性分布を実際に測定してその平均ｘと分散σを特定する。測定は、当該母集団内のいくつかのチップを取り出してデータを書込み、その書込みに要した時間を測定すればよい。例えば、統計的手法のヒストグラムを使用できる。
「試験時間推定ステップ１２」
測定の結果、図３のような正規分布が得られたとすると、ｘは６．０ｍｓ、σは０．２ｍｓになる。このような正規分布における書込み時間ごとのＰＡＳＳの割合は、図４のテーブルのようにまとめられる。書込み時間は、ｘ±ｎσ（ｎは１，２，３）、すなわち、最小のｘ−３σから最大のｘ＋４σまでの８段階である。ｘ±０が平均である。このテーブルによれば、例えば、書込み時間を最小（ｘ−３σ）にすると、全体の１．３％だけがＰＡＳＳし、最大（ｘ＋４σ）にすると、全体のほぼ１００％がＰＡＳＳし、平均（ｘ±０）にすると、全体の５０％だけがＰＡＳＳする。
「書込み時間決定ステップ１３」
このステップでは、試験時間推定ステップ１２で推定したテーブルを元にして、その母集団に最適な書込み時間を決定する。図４において、１回の書込みでほぼ１００％がＰＡＳＳする書込み時間は、ｘ＋４σであるから、最適な書込み時間は、ｘ＝６．０ｍｓ、σ＝０．２ｍｓとすると、６．０ｍｓ＋４×０．２ｍｓ＝６．８ｍｓになる。
「母集団測定ステップ１４」
このステップでは、上記最適な書込み時間（６．８ｍｓ）を使用し、当該母集団内のチップの書込み特性を保証するための試験を行う。試験フローは図７を用いることができる。但し、図７の試験フローを用いる場合はｎを１に固定する。
【００１３】
本実施例におけるトータルの試験時間は、最適な書込み時間（６．８ｍｓ）とアドレス空間サイズ（便宜的に１６３８４；以下同様）との積に、読み出し時間（便宜的に０．１ｍｓ；以下同様）とアドレス空間サイズとの積を加算した値、具体的には、
（６．８ｍｓ×１６３８４）＋（０．１ｍｓ×１６３８４）
≒１１３ｓｅｃ
となる。
これに対して、従来技術のトータルの試験時間は、書込み時間（５．０ｍｓ）とアドレス空間のサイズと書き込み回数（２回）との積に、読み出し時間とアドレス空間のサイズと書き込み回数（２回）との積を加算した値、具体的には、
（５．０ｍｓ×１６３８４×２）＋（０．１ｍｓ×１６３８４×２）
≒１６７ｓｅｃ
となる。
【００１４】
したがって、本実施例によれば、１６７ｓｅｃから１１３ｓｅｃへと、およそ３０％もの試験時間の短縮化を図ることができる、という従来技術にない格別有利な効果が得られる。
なお、上記実施例では、最適な書込み時間（ｘ＋４σ）で１度に書き込んでいるが、場合によっては２度に分けて書き込んだ方がより時間を短くできることがある。
【００１５】
以下の実施例は、そのような場合に用いて好適な改良例である。
図５は、改良実施例を説明するための便宜的なテーブルである。このテーブルのポイントは、１回目の書込み時間による度数と追加の書込み時間による度数の合計が、ほぼ１００％になるように、二つの書込み時間を組み合わせている点にある。例えば、ｘ−３σに相当する１回目の書込み時間Ａ1 と対になる追加の書込み時間Ａ2 は、７σに相当する時間であり、また、ｘ−２σに相当する１回目の書込み時間Ｂ1 と対になる追加の書込み時間Ｂ2 は、６σに相当する時間であり、また、ｘ−１σに相当する１回目の書込み時間Ｃ1 と対になる追加の書込み時間Ｃ2 は、５σに相当する時間である。これらの合計時間は、それぞれΣＡ、ΣＢ、ΣＣ、………で示されている。
【００１６】
上記実施例で述べたとおり、最適な書込み時間（ｘ＋４σ）で１度に書き込んだ場合のトータルの試験時間は、およそ１１３ｓｅｃであった。これに対して、ｘと４σに分けて２回で書き込んだ場合のトータルの試験時間は、およそ１０７ｓｅｃとなり、一層の試験時間短縮化を図ることができる。２回に分けて書き込む場合の算定式は、以下のとおりである。
【００１７】
〔１６３８４×（６．０ｍｓ＋０．１ｍｓ）〕＋
〔１６３８４×（０．８ｍｓ＋０．１ｍｓ）〕×０．５
＝１０７．３１ｓｅｃ
因みに、１回目の書込み時間をｘ−３σとし、追加の書込み時間を７σとした場合のトータルの試験時間は、
〔１６３８４×（６．０ｍｓ−０．６ｍｓ＋０．１ｍｓ）〕＋
（１６３８４×１．４ｍｓ）
＝１１３．０５ｓｅｃ
となるから、ｘと４σの２回に分けるのが最も効率が良い。
【００１８】
図６は、本改良実施例における選択母集団内のチップの書込み特性を保証するための試験フロー図であり、従来例の図７に対応するものである。
このフローでは、まず、試験対象チップの初期アドレスを設定（ステップ２０）した後、１回目の書込みか否かを判定する（ステップ２１）。１回目であれば、１回目の書込み時間を設定し（ステップ２２）、そうでなければ追加の書込み時間を設定する（ステップ２３）。そして、この設定時間をかけて同チップの初期アドレスに所定論理の試験データを書き込み（ステップ２４）、その設定時間を経過すると、当該初期アドレスのデータを読み出して（ステップ２５）、読み出しデータの論理と上記試験データの論理との一致を判定する（ステップ２６）。一致の場合はＰＡＳＳ、不一致の場合はＦＡＩＬである。
【００１９】
ＰＡＳＳの場合には、アドレスを変更（ステップ２７）したうえで、以上の処理（ステップ２１〜２６）を繰り返し、最終アドレスに到達（ステップ２８）すると、当該チップの良品を判定する。
一方、ＦＡＩＬの場合には、２回目の書込みか否かを判定して（ステップ２９）、ＹＥＳの場合は当該チップを不良品とし、ＮＯの場合は追加の書込みを行うためにステップ２１以降を実行する。
【００２０】
本改良実施例によれば、最適な書込み時間を二つに分け、１回目の書込みをＦＡＩＬしたときだけに２回目の書込みを行うようにしたため、より一層の試験時間の短縮化を図ることができる。
なお、以上の各実施例では、正規分布の分散σを１単位として書込み時間を設定しているが、これに限らない。分散σを細分化したものを１単位としてもよいし、あるいは、正規分布でない場合には、度数分布をそのまま用いると共に、分散σの代わりにばらつき値を用いてもよい。
【００２１】
また、上記改良実施例において、１回目の書込み時間と追加の書込み時間の組み合わせは、合計の時間が最小となる組み合わせであるが、１回目の書込み時間は規格上の上限書込み時間Ｔを超えてはならない。
さらにまた、以上の各実施例では、チップの書込み特性を保証するための試験への適用を示したが、これ以外にも、ユーザプログラムを行う場合にも適用できる。過不足のない最適な書込み時間でユーザプログラムを組み込むことができ、特に、大量のユーザープログラムＲＯＭを製作する場合に好都合である。
【００２２】
【発明の効果】
本発明によれば、試験対象の半導体記憶装置を含む母集団の書込み特性に基づいて、最適な書込み時間を設定するので、無駄な書込み時間を局限でき、試験時間又はユーザプログラムの組み込み時間の大幅な短縮化を図ることができる。又は、その書込み時間を二つに分けて２度の書込みを行うことにより、１回目でパスしたときは追加の書込みを行う必要がないから、より一層の時間短縮を図ることができる。
【図面の簡単な説明】
【図１】一実施例の試験フロー図である。
【図２】便宜的に示す三つの母集団の書込み分布特性図である。
【図３】一つの母集団の書込み分布特性の詳細図である。
【図４】書込み時間とその時間で正常に書き込める度数を示すテーブル図である。
【図５】書込み時間を二つに分けた場合の組み合わせを示すテーブル図である。
【図６】改良実施例の試験フロー図である。
【図７】従来例の試験フロー図である。
【符号の説明】
１１：書込み特性分布測定ステップ（第１のステップ）
１３：書込み時間決定ステップ（第２のステップ）
【図１】
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【図２】
0003768284.tif 000003
【図３】
0003768284.tif 000004
【図４】
0003768284.tif 000005
【図５】
0003768284.tif 000006
【図６】
0003768284.tif 000007
【図７】
0003768284.tif 000008