(57)【特許請求の範囲】
【請求項１】
入力パルスから互いに異なる遅延量を有する複数の遅延パルスを生成する遅延回路と、
前記遅延パルス同士の論理演算を行うことで所定の位相およびパルス幅を有する複数の出力パルスを生成する論理回路と、
前記複数の出力パルス各々に対応した複数のパルス電流を発生させるパルス電流発生回路を含み、前記パルス電流発生回路の出力する前記複数のパルス電流を重ね合わせて所定の波形を有する電流を発生させる電流発生部と
を備え、
前記論理回路は、前記論理演算に用いる遅延パルスを、外部より入力される論理制御信号に基づいて前記複数の遅延パルスの中から設定可能であり、
前記電流発生部は、外部より入力される各前記パルス電流発生回路に対応したイネーブル信号により、重ね合わせるパルス電流を選択可能であり、
前記論理制御信号及び前記イネーブル信号により、入力パルスのパルス幅に応じ、入力パルスに対する前記電流の位相、パルス幅、電流立上がり特性、電流立下がり特性およびピーク電流値を、外部から制御可能なことを特徴とする
定電流発生回路。
【請求項２】
入力パルスから互いに異なる遅延量を有する複数の遅延パルスを生成する遅延回路と、
前記遅延パルス同士の論理演算を行うことで所定の位相およびパルス幅を有する出力パルスを生成する論理回路と、
前記出力パルスにより能動化されて電流を発生させる電流発生部と
を備え、
前記論理回路は、前記論理演算に用いる遅延パルスを、外部より入力される論理制御信号に基づいて前記複数の遅延パルスの中から設定可能であり、
前記論理制御信号により、入力パルスのパルス幅に応じ、入力パルスに対する前記電流のパルス幅を、外部から制御可能なことを特徴とする
定電流発生回路。
【請求項３】
請求項１または請求項２に記載の定電流発生回路と、
前記定電流発生回路において発生した前記電流が供給される発光素子と
を備える表示装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、野球場等に設置される大規模な表示装置であって、電流を供給することにより発光ダイオード等を点灯させる電流駆動方式の表示装置に関し、特に、該表示装置で用いられる電流発生回路に関する。
【０００２】
【従来の技術】
図１２に表示装置の構成例を示す。この表示装置は、Ｒ，Ｇ，Ｂ各色用の表示コントローラ３と、表示コントローラ３から出力された画像データを蓄えるバッファメモリ４と、バッファメモリ４からの情報を受信するマトリクス状に並んだ複数の表示ユニット５と、バッファメモリ４の情報を表示ユニット５に伝達するバス６とを備えている。
【０００３】
このうち、表示コントローラ３は、テレビ放送受信機やビデオ再生装置等のビデオシステム１から出力される画像情報を走査変換、標本化処理してバッファメモリ４に出力する。また、コンピュータシステム２から出力される画像情報の通信制御を行い、グラフィック処理または文字情報処理を行ってバッファメモリ４に出力する。
【０００４】
また、複数の表示ユニット５は全体でスクリーンを構成し、各表示ユニット５は、画像メモリ５ａ、制御回路５ｂ、電源回路５ｃ、駆動回路５ｄ及び表示素子５ｅを備える。画像メモリ５ａはバッファメモリ４からの情報を蓄え、駆動回路５ｄにその画像データを与える。表示素子５ｅは発光ダイオード等の素子であり、駆動回路５ｄから電流が与えられて駆動が行われる。また、制御回路５ｂは駆動回路５ｄにおける表示素子５ｅの駆動順序等を制御する。また、電源回路５ｃは表示ユニット５内の各部に電力を供給する。
【０００５】
さて、この表示装置のうち駆動回路５ｄ内には、一定の電流強度を持った電流、すなわち定電流を表示素子５ｅに供給するための定電流発生回路が設けられる。図１３にそのような定電流発生回路ＣＩｄを示す。この定電流発生回路ＣＩｄは、外部からのロジック信号の入力およびバイアス電圧の入力に応じてパルス状の定電流波形を発生させる回路である。具体的には定電流発生回路ＣＩｄは、定電流の出力期間を決定するＡＮＤゲートＧａと、電流設定入力Ｖｂ３をバイアス電圧としてその一端に受けて参照電流Ｉｒｅｆ２を発生させる抵抗Ｒｒｅｆ２と、ＡＮＤゲートＧａの出力に応じて参照電流Ｉｒｅｆ２に対応する電流を電流出力Ｉｃとして出力する定電流発生部ＩＧｂとを備える。
【０００６】
なお、ＡＮＤゲートＧａには、定電流の出力時間を設定する出力時間設定入力Ｓｍおよび表示素子の発光の有無を決定する有効無効データ入力Ｄｖが入力される。ここで、出力時間設定入力Ｓｍは、出力時間に応じてパルス幅、パルス数の異なるロジックパルス信号であり、有効無効データ入力Ｄｖは、対応する表示素子を表示させるかどうかを決定するロジックパルス信号である。図１２に示したような電流駆動方式の表示装置においては、発光量の階調制御は表示素子５ｅに流す定電流の印加時間を制御して行われる。そして、映像信号のうち発光する表示素子を指定する信号が有効無効データ入力Ｄｖとして入力され、映像信号のうち各表示素子における階調を指定する信号が出力時間設定入力Ｓｍとして入力されるのである。
【０００７】
この定電流発生回路ＣＩｄの動作を示すのが、図１４のタイミングチャートである。図１４において、有効無効データ入力Ｄｖが有効レベル（例えばＨｉｇｈとする）の状態では、出力時間設定入力Ｓｍに依存して電流出力Ｉｃの状態はＯＮ／ＯＦＦし、有効無効データ入力Ｄｖが無効レベル（例えばＬｏｗとする）では他のどの入力にも関係なく、電流出力ＩｃはＯＦＦとなる。なお、出力電流Ｉｃのピーク値Ｉｐは、電流設定入力Ｖｂ３から定電流発生部ＩＧｂへと流れ込む参照電流Ｉｒｅｆ２の値に依存して決定される。なお、参照電流Ｉｒｅｆ２の値は電流設定入力Ｖｂ３のバイアス電圧値とリファレンス抵抗Ｒｒｅｆ２の抵抗値とによって決められる。
【０００８】
図１４のタイミングチャートでは、理想状態での電流出力Ｉｃの様子が示されている。図１４に示すように、有効無効データ入力Ｄｖが有効レベルにある場合であって、かつ、出力時間設定入力Ｓｍに入力されるロジックパルスが例えばＨｉｇｈレベルにある期間だけ、電流出力Ｉｃの出力が行われる。すなわち、有効無効データ入力Ｄｖと出力時間設定入力Ｓｍとの論理積がＡＮＤゲートＧａにおいて演算されて、その演算結果が定電流発生部ＩＧｂに入力されることで電流出力Ｉｃが得られているのである。
【０００９】
ある時間幅ｔｐを持つ一つのロジックパルスが出力時間設定入力Ｓｍとして入力された場合、電流出力Ｉｃが理想的な波形になるとすると、出力時間設定入力Ｓｍの変化から一定の伝播遅延時間ｔｄを持ってＯＮ／ＯＦＦする。そして、その波形は、出力期間中はピーク値Ｉｐを維持し、出力時間設定入力Ｓｍに入力されるロジックパルスと同じパルス幅ｔｐを持った矩形波形となる。よって、出力電流の時間積分量（即ち電荷量）は、Ｉｐとｔｐとの積（＝有効面積）で表され、ピーク値Ｉｐの値が一定であれば、入力されるロジックパルスのパルス幅ｔｐによってのみ決定される。
【００１０】
さて、図１５は、負荷として発光ダイオードＬ１を接続した定電流発生回路ＣＩｄの回路例である。この回路では、定電流発生部ＩＧｂがスイッチＧｂおよびトランジスタＱ３，Ｑ４を備え、トランジスタＱ３，Ｑ４がカレントミラー構成を成している。そして、トランジスタＱ３のコレクタにスイッチＧｂを介して参照電流Ｉｒｅｆ２が与えられる。また、スイッチＧｂはＡＮＤゲートＧａの出力によりその導通が制御される。また、トランジスタＱ４のコレクタには、負荷である発光ダイオードＬ１のカソードが接続され、負荷電流Ｉｂが電流出力として流れ込む。なお、発光ダイオードＬ１のアノードにはバイアス電圧Ｖｂ２が与えられる。また、トランジスタＱ３，Ｑ４のエミッタには共通して接地電位ＧＮＤが与えられる。
【００１１】
この回路によれば、ＡＮＤゲートＧａの出力がＨｉｇｈとなるときに、スイッチＧｂが導通して参照電流Ｉｒｅｆ２がトランジスタＱ３に流れ、トランジスタＱ３のコレクタ−エミッタ間に参照電流Ｉｒｅｆ２とほぼ同じ値の電流Ｉｃ３が流れる。トランジスタＱ３とトランジスタＱ４とはカレントミラー構成を成していることから、トランジスタＱ４のコレクタ−エミッタ間に電流Ｉｃ４が流れ、その結果、負荷電流Ｉｂとして、参照電流Ｉｒｅｆ２とほぼ同じ値の、または、トランジスタＱ３，Ｑ４のサイズ比により決定される変換比の電流が流れる。よって、有効無効データ入力Ｄｖと出力時間設定入力Ｓｍとによって発光ダイオードＬ１の発光を制御することができる。そして、この図１５に示す回路を表示ユニット５における駆動回路５ｄおよび表示素子５ｅとして多数配列することによって画像表示装置を構成することができる。
【００１２】
さて、発光ダイオードの発光光度は、発光ダイオードのＰＮ接合部に注入される電荷量に正比例して変化する。つまり、発光光度は電流波形の時間積分量（＝有効面積）に正比例して変化する。
【００１３】
ここで、図１５に示す回路の出力時間設定入力Ｓｍに、Ｄｎ＝Ｔ０×２n（ｎは０または自然数、Ｔ０はパルス幅の単位時間）のパルス幅を持つロジックパルスを入力した時の表示画像の濃淡、すなわち階調を制御する例を考える。そして、図１５の回路にて有効無効データ入力Ｄｖが有効レベルにあるとし、図１６に示す波形Ｄ０〜ＤｎのうちＤ０〜Ｄ２を出力時間設定入力Ｓｍとして使用するものとする。
【００１４】
この場合、波形Ｄ０〜Ｄ２は、表１に示すような組み合わせとして使用することができる。
【００１５】
【表１】
0003756386.tif 000002
【００１６】
表１に示すように波形Ｄ０〜Ｄ２を用いる場合、階調ｍの総数は８となる。階調ｍに応じて波形Ｄｎを組み合わせた出力時間設定入力Ｓｍを入力すると、入力された波形Ｄｎのパルス数やパルス幅に１対１に対応して、負荷電流Ｉｂとして電流パルスが発生する。
【００１７】
例えば図１７は、階調ｍが３の時の出力時間設定入力Ｓｍの波形と負荷電流Ｉｂの波形とを示したものである。波形Ｄ０とＤ１とが単位時間Ｔ０の間隔を置いて時分割で入力され、各々の波形Ｄ０およびＤ１に対応したパルス幅の電流が出力される。同様に図１８は、階調ｍが７の時の出力時間設定入力Ｓｍの波形と負荷電流Ｉｂの波形とを示している。
【００１８】
図１７および図１８から分かるように、負荷電流Ｉｂの電流パルスの有効面積は階調ｍの値に対応しており、発光ダイオードＬ１に注入される電荷量を階調ｍに応じて変化させることができる。すなわち、発光ダイオードに流される電流パルスの時間積分量に応じて、発光ダイオードの発光光度Ｌは出力時間設定入力Ｓｍの関数で変化し、上記の例では階調ｍが０〜７までの８段階を表現することになる。
【００１９】
さて、理想的な階調制御においては、階調ｍにおける負荷電流Ｉｂの出力電流パルスの有効面積と出力時間設定入力Ｓｍのロジックパルスの電圧値の有効面積との間には比例関係が成り立ち、いずれの階調間においても１階調の発光光度差Ｌ（Ｓｍ）−Ｌ（Ｓｍ−１）は、
【００２０】
【数１】
0003756386.tif 000003
【００２１】
で表され一定値となる。それゆえ発光光度Ｌも階調ｍに比例して変化する。
【００２２】
【発明が解決しようとする課題】
図１４においては、電流出力Ｉｃが理想状態となる場合の波形を示したが、一般には、定電流発生回路ＣＩｄの出力電流Ｉｃの波形は図１９に示すように、出力時間設定入力ＳｍのＯＮ時の伝播遅延時間ｔｄ１、立上がり遅延時間ｔｒ、および出力時間設定入力ＳｍのＯＦＦ時の伝播遅延時間ｔｄ２、立下がり遅延時間ｔｆを有する。ここで、出力電流Ｉｃを時間ｔの関数Ｉ（ｔ）で表し、ＯＮ時の電流変化をＩｒ（ｔ）、ＯＦＦ時の電流変化をＩｆ（ｔ）で表すと、図１９に示す電流出力Ｉｃの有効面積は、
【００２３】
【数２】
0003756386.tif 000004
【００２４】
となる。なお、数２では出力時間設定入力Ｓｍの立上がり始めを時間ｔの原点としている。また、数２中のｋは、理想波形の場合の有効面積Ｉｐ×ｔｐからのずれを表す定数項である。この定数項ｋの値は、Ｉｒ（ｔ）やＩｆ（ｔ）が回路の構成や出力電流値の設定などによって変化するため、それらに依存して変化する。
【００２５】
この定数項ｋの発生原因は、入力に対する定電流発生回路中のトランジスタの応答特性が立上がりと立下がりで固有的に異なることや、設定される出力のピーク値、周囲に配置される受動素子、能動素子、及び配線などにトランジスタが影響を受けること等による。そのため、理想とする出力電流の有効面積とは異なる値の有効面積を持った電流が出力されてしまう。
【００２６】
すなわち、上述の定電流発生回路ＣＩｄにおいては、外部より定数項ｋの値を制御することができないため、得られる出力電流の有効面積は理想波形の有効面積Ｉｐ×ｔｐにはならず、所望の電流波形が得られない。
【００２７】
また、図１５に示した定電流発生回路を採用した表示装置における階調制御では、出力時間設定入力Ｓｍに例えば表１のような波形Ｄ０〜Ｄ２を入力しても、対応する出力電流Ｉｂの有効面積は階調ｍに対して一定の割合で変化せず、上述のように定数項ｋの分だけ大きくもしくは小さくなる。それゆえ階調ｍにおける出力電流の有効面積は、波形Ｄ０〜Ｄ２の各々で定数項ｋが同じであるとすると、
【００２８】
【数３】
0003756386.tif 000005
【００２９】
となる。
【００３０】
表１を見れば分かるように出力時間設定入力ＳｍにおけるＤｎの構成数は階調数ｍとは一定の関係に無い。そのため、数３における（Ｉｂの有効面積）の値は、階調数ｍに対して単調に変化しない。したがって１階調の発光光度差Ｌ（Ｓｍ）−Ｌ（Ｓｍ−１）も一定ではなく、階調ｍと発光光度Ｌとの関係が単純な比例にはならない。
【００３１】
図２０は、定数項ｋが負の場合、即ち理想よりも小さい有効面積の出力が得られる場合における階調数ｍと輝度値Ｌとの関係を示した図である。また、図２１は、定数項ｋが正の場合、即ち理想よりも大きい有効面積の出力が得られる場合における階調数ｍと輝度値Ｌとの関係を示した図である。なお、ここでは輝度値に、上述の発光ダイオードの発光光度の変数と同じ変数Ｌを用いているが、ここでいう輝度とは、複数の発光ダイオードを並べた画面全体の明るさのことを指している。
【００３２】
図２０、図２１においては、破線Ｌ１が、電流出力Ｉｂが理想的な出力となる場合の階調数ｍと輝度Ｌとの関係を表しており、正比例のグラフとなっている。一方、実際のグラフは、実線Ｌ２、Ｌ３のように一定の傾きを有しない。また、階調数ｍの増加に伴い、理想出力時と比べて輝度の差が広がってゆく傾向となる。
【００３３】
なお、さらに別の問題として、パルス電流における立ち上り時または立ち下り時には、一般的にその変化が急峻になると誘導起電力が増大するという点がある。この場合、誘導起電力の増大に伴い、発生するノイズ量が大きくなる。
【００３４】
従来の定電流発生回路ＣＩｄでは、出力電流の立上がり時間ｔｒ、および立下がり時間ｔｆの値を、周辺回路の定数を変えることなく自在に制御することは不可能であった。そのために、それらの値が小さい場合には、Ｍをインダクタンス、ｉを電流値として、
【００３５】
【数４】
0003756386.tif 000006
【００３６】
で表される誘導起電力Ｖの値が大きくなっていた（ｔｒ，ｔｆが小さいとｄｉ／ｄｔの値が大きくなるので）。そのため、近傍の配線に生じるクロストーク等が、表示装置における階調表現に悪影響を及ぼしたり、ちらつき、誤表示などのノイズをもたらすことがあった。
【００３７】
そこで、この発明の課題は、出力電流の波形の有効面積を理想出力波形の有効面積に近づけることが可能で、さらに、出力電流の波形の立上がり時間および立下がり時間をも制御することが可能な定電流発生回路を提供し、また、該定電流発生回路を階調制御に適用することにより、階調数と輝度との関係を理想特性に近づけることが可能な表示装置を提供することにある。
【００３８】
【課題を解決するための手段】
請求項１に記載の発明は、入力パルスから互いに異なる遅延量を有する複数の遅延パルスを生成する遅延回路と、前記遅延パルス同士の論理演算を行うことで所定の位相およびパルス幅を有する複数の出力パルスを生成する論理回路と、前記複数の出力パルス各々に対応した複数のパルス電流を発生させるパルス電流発生回路を含み、前記パルス電流発生回路の出力する前記複数のパルス電流を重ね合わせて所定の波形を有する電流を発生させる電流発生部とを備え、前記論理回路は、前記論理演算に用いる遅延パルスを、外部より入力される論理制御信号に基づいて前記複数の遅延パルスの中から設定可能であり、前記電流発生部は、外部より入力される各前記パルス電流発生回路に対応したイネーブル信号により、重ね合わせるパルス電流を選択可能であり、前記論理制御信号及び前記イネーブル信号により、入力パルスのパルス幅に応じ、入力パルスに対する前記電流の位相、パルス幅、電流立上がり特性、電流立下がり特性およびピーク電流値を、外部から制御可能なことを特徴とする定電流発生回路である。
【００３９】
請求項２に記載の発明は、入力パルスから互いに異なる遅延量を有する複数の遅延パルスを生成する遅延回路と、前記遅延パルス同士の論理演算を行うことで所定の位相およびパルス幅を有する出力パルスを生成する論理回路と、前記出力パルスにより能動化されて電流を発生させる電流発生部とを備え、前記論理回路は、前記論理演算に用いる遅延パルスを、外部より入力される論理制御信号に基づいて前記複数の遅延パルスの中から設定可能であり、前記論理制御信号により、入力パルスのパルス幅に応じ、入力パルスに対する前記電流のパルス幅を、外部から制御可能なことを特徴とする定電流発生回路である。
【００４１】
請求項３に記載の発明は、請求項１または２に記載の定電流発生回路と、前記定電流発生回路において発生した前記電流が供給される発光素子とを備える表示装置である。
【００４２】
【発明の実施の形態】
＜実施の形態１＞
本実施の形態は、出力電流の波形の有効面積を理想出力波形の有効面積に近づけることが可能で、さらに、出力電流の波形の立上がり時間および立下がり時間をも制御することが可能な定電流発生回路を実現するものである。
【００４３】
図１は本実施の形態に係る定電流発生回路ＣＩａの構成を示した図である。この定電流発生回路ＣＩａは、定電流の出力期間を決定するＡＮＤゲートＧａと、ＡＮＤゲートＧａの出力に応じて、有効面積を理想出力波形の有効面積に近づけた電流出力Ｉａを出力する電流発生部ＣＧとを備える。なお、ＡＮＤゲートＧａには、従来の定電流発生回路ＣＩｄと同様、定電流の出力時間を設定する出力時間設定入力Ｓｍおよび表示素子の発光の有無を決定する有効無効データ入力Ｄｖが入力される。
【００４４】
電流発生部ＣＧは、遅延回路部ＤＬと、デコード部ＤＣと、論理回路部ＬＣａと、定電流発生部ＩＧａとを備える。
【００４５】
遅延回路部ＤＬは複数の遅延回路ＤＬ１〜ＤＬｎを備え、各遅延回路にはＡＮＤゲートＧａから出力される出力制御信号Ｓｃが入力される。そして、各遅延回路ＤＬ１〜ＤＬｎにおいて異なる遅延量で遅延された各出力Ｓｄが論理回路部ＬＣａに入力される。
【００４６】
また、デコード部ＤＣには論理制御信号Ｓｌｃが入力され、その内容がデコードされて出力Ｓｌｄとして論理回路部ＬＣａに入力される。この論理制御信号Ｓｌｃは複数の信号からなり各々が二値を採るパラレルな信号である。また、デコード部ＤＣからはイネーブル信号Ｓｅが定電流発生部ＩＧａに向けて出力される。
【００４７】
論理回路部ＬＣａでは、デコード部ＤＣからの出力Ｓｌｄに基づいて、遅延された各出力Ｓｄのうちどの信号をどのように組み合わせて出力するかを決定する。そして、論理回路部ＬＣａからの出力Ｓｉａは定電流発生部ＩＧａに入力される。
【００４８】
定電流発生部ＩＧａは複数の定電流発生回路ＩＧ１〜ＩＧｍを備え、各定電流発生回路ＩＧ１〜ＩＧｍには論理回路部ＬＣａからの出力Ｓｉａとデコード部ＤＣからのイネーブル信号Ｓｅとが与えられる。そして、各定電流発生回路ＩＧ１〜ＩＧｍにおいて発生された定電流が重畳されて電流出力Ｉａとなる。
【００４９】
このうち、遅延回路部ＤＬ中の各遅延回路ＤＬ１〜ＤＬｎでは、ＤＬ１から順にその遅延定数がｔ０ずつ大きくなるよう設定されている。ＡＮＤゲートＧａからの単一の出力制御信号Ｓｃは複数に分岐して入力され、１番目の遅延回路ＤＬ１の出力Ｓｄ１は入力波形よりｔ０時間だけ遅れて、２番目の遅延回路ＤＬ２の出力Ｓｄ２は入力波形より２ｔ０時間だけ遅れて、・・・・、ｎ番目の遅延回路ＤＬｎの出力Ｓｄｎは入力波形よりｎ×ｔ０時間だけ遅れて出力される。図２は、この様子を各出力における波形▲１▼、▲２▼、▲３▼、▲４▼・・・・とともに示したものである。
【００５０】
論理回路部ＬＣａは、図３に示すように、遅延回路ＤＬからの出力Ｓｄおよびデコード部ＤＣからの出力Ｓｌｄを受けるセレクター回路と、ＡＮＤゲートやＯＲゲート等のゲート回路とを備えている。なお、図３では、例として２つのセレクター回路ＳＬａ，ＳＬｂと複数のＯＲゲートＧｌ１〜Ｇｌｍを図示している。
【００５１】
遅延回路部ＤＣからの各出力Ｓｄ１〜Ｓｄｎは論理回路部ＬＣａ内にて２つのセレクター回路ＳＬａ，ＳＬｂのそれぞれに入力される。各セレクター回路ＳＬａ，ＳＬｂにおいては、デコード部ＤＣからの出力Ｓｌｄの情報に基づいて、遅延回路ＤＬからの出力Ｓｄ１〜Ｓｄｎのうちいずれの信号をＯＲゲートＧｌ１〜Ｇｌｍのそれそれに出力するかが決定される。図３では、例として、セレクター回路ＳＬａからは、ＯＲゲートＧｌ１に対し出力Ｓｄ２が、ＯＲゲートＧｌ２に対し出力Ｓｄ２が、ＯＲゲートＧｌ３に対し出力Ｓｄ１が、・・・・、ＯＲゲートＧｌｍに対し出力Ｓｄ１が、それぞれ与えられ、セレクター回路ＳＬｂからは、ＯＲゲートＧｌ１に対し出力Ｓｄ２が、ＯＲゲートＧｌ２に対し出力Ｓｄ３が、ＯＲゲートＧｌ３に対し出力Ｓｄ４が、・・・・、ＯＲゲートＧｌｍに対し出力Ｓｄ５が、それぞれ与えられる場合を示している。
【００５２】
すると、各ＯＲゲートＧｌ１〜Ｇｌｍにおいて、様々なパルス幅、位相を有するパルス信号が生成される。例えば図３では、ＯＲゲートＧｌ１からの出力Ｓｉａ１には出力Ｓｄ２の波形▲２▼と同様の波形が、ＯＲゲートＧｌ２からの出力Ｓｉａ２には出力Ｓｄ２の波形▲２▼と出力Ｓｄ３の波形▲３▼との合計のパルス幅を有する波形▲２▼＋▲３▼が、ＯＲゲートＧｌ３からの出力Ｓｉａ３には出力Ｓｄ１の波形▲１▼と出力Ｓｄ４の波形▲４▼との合計のパルス幅を有する波形▲１▼＋▲４▼が、・・・・、ＯＲゲートＧｌｍからの出力Ｓｉａｍには出力Ｓｄ１の波形▲１▼と出力Ｓｄ５の波形▲５▼との合計のパルス幅を有する波形▲１▼＋▲５▼が、それぞれ現れる。
【００５３】
すなわち、論理制御信号Ｓｌｃにより指定された出力の組み合わせ方で各ＯＲゲートＧｌ１〜Ｇｌｍにおいて論理演算が行われ、その結果、希望の立上がり位相、立下がり位相と希望のパルス幅とを持つロジックパルスが出力Ｓｉａ１〜Ｓｉａｍとして出力される。
【００５４】
そして、定電流発生部ＩＧａは、論理回路部からの出力Ｓｉａ１〜Ｓｉａｍと同数の定電流発生回路ＩＧ１〜ＩＧｍを備えている。図４に、各定電流発生回路ＩＧ１〜ＩＧｍの構成を示す。
【００５５】
各定電流発生回路ＩＧ１〜ＩＧｍは、スイッチＧｂおよびトランジスタＱ１，Ｑ２を備え、トランジスタＱ１，Ｑ２がカレントミラー構成を成している。そして、トランジスタＱ１のコレクタにスイッチＧｂを介して参照電流Ｉｒｅｆ１が与えられる。なお、抵抗Ｒｒｅｆ１の一端にはバイアス電圧たる電流設定入力Ｖｂ１が与えられている。
【００５６】
また、スイッチＧｂは、論理回路部ＬＣａからの対応する出力Ｓｉａ１〜Ｓｉａｍによりその導通が制御される。さらに、スイッチＧｂは、デコード部ＤＣからの対応するイネーブル信号Ｓｅ１〜Ｓｅｍによってもその導通が制御される。なお、出力Ｓｉａ１〜Ｓｉａｍが例えばＨｉｇｈを採るとき、または、イネーブル信号Ｓｅ１〜Ｓｅｍが例えばＨｉｇｈを採るときに、スイッチＧｂが導通するようにしておけばよい。
【００５７】
また、トランジスタＱ２のコレクタには、負荷電流Ｉａ１〜Ｉａｍが電流出力として流れ込む。また、トランジスタＱ１，Ｑ２のエミッタには共通して接地電位ＧＮＤが与えられる。
【００５８】
この回路によれば、論理回路部ＬＣａからの対応する出力Ｓｉａ１〜ＳｉａｍがＨｉｇｈとなるときに、スイッチＧｂが導通して参照電流Ｉｒｅｆ１が流れ、トランジスタＱ１のコレクタ−エミッタ間に参照電流Ｉｒｅｆ１とほぼ同じ値の電流Ｉｃ１が流れる。トランジスタＱ１とトランジスタＱ２とはカレントミラー構成を成していることから、トランジスタＱ２のコレクタ−エミッタ間に電流Ｉｃ２が流れ、その結果、負荷電流Ｉａ１〜Ｉａｍとして、参照電流Ｉｒｅｆ１とほぼ同じ値の、または、トランジスタＱ１，Ｑ２のサイズ比により決定される変換比の電流が流れる。なお、この回路は、負荷電流Ｉａ１〜Ｉａｍを引き込む、引き込み型の定電流発生回路である。
【００５９】
そして、各定電流発生回路ＩＧ１〜ＩＧｍの負荷電流は１つに重ね合わされ、電流出力Ｉａとして出力される。図３では、電流出力Ｉａの波形が、定電流発生回路ＩＧ１，ＩＧ２，ＩＧ３，・・・・，ＩＧｍでの負荷電流Ｉａ１，Ｉａ２，Ｉａ３，・・・・，Ｉａｍの重ね合わせであることを示してこのことを説明している。
【００６０】
すなわち、本実施の形態に係る定電流発生回路を用いれば、図３の電流出力Ｉａに示されるような階段状の立上がり、立下がりを持った電流波形が出力される。よって、論理制御信号Ｓｌｃおよび出力時間設定入力Ｓｍを用いてこの電流波形を自在に生成することにより、所望の立上がり、立下がり変化時間や有効面積を持った電流パルスを得ることができる。そうすれば、出力電流の波形の有効面積を理想出力波形の有効面積に近づけること、および、出力電流の波形の立上がり時間および立下がり時間を制御することが可能となる。
【００６１】
なお、負荷電流Ｉａ１，Ｉａ２，Ｉａ３，・・・・，Ｉａｍを重ね合わせたときに全体の波形のピーク値Ｉｐが大きくなりすぎないように、各定電流発生回路ＩＧ１〜ＩＧｍでは、抵抗Ｒｒｅｆ１の値を調節して、参照電流Ｉｒｅｆ１の値を、図１５に示した従来の回路における参照電流Ｉｒｅｆ２の値に比べ充分に小さく設定しておけばよい。また、イネーブル信号Ｓｅ１〜Ｓｅｍを用いて、各負荷電流を電流出力Ｉａの重ね合わせに用いるかどうかを選択して、重ね合わせたときの全体の波形のピーク値Ｉｐを決定するようにしてもよい。
【００６２】
さて、各負荷電流Ｉａ１，Ｉａ２，Ｉａ３，・・・・，Ｉａｍの各々がパルス電流であることから、その各々にも数２に示された定数項ｋが含まれる。しかし、参照電流Ｉｒｅｆ１の値が参照電流Ｉｒｅｆ２の値に比べ充分に小さく設定されることから、各負荷電流Ｉａ１，Ｉａ２，Ｉａ３，・・・・，Ｉａｍのそれぞれのピーク値は小さくなり、それに伴って、各々の定数項ｋの値も、図１９の波形の有する定数項ｋの値に比べれば小さくなる。
【００６３】
そこで、各負荷電流Ｉａ１，Ｉａ２，Ｉａ３，・・・・，Ｉａｍの各々の定数項ｋの値を実験やシミュレーションにより求めておき、それら全ての定数項ｋの積算値をも含めて、重ね合わせた電流出力Ｉａの有効面積が、図１４に示した理想電流出力Ｉｃの有効面積Ｉｐ×ｔｐに近づくように、各負荷電流Ｉａ１，Ｉａ２，Ｉａ３，・・・・，Ｉａｍを発生させ、重ね合わせるのである。
【００６４】
なお具体的には、外部より論理制御信号Ｓｌｃを与えて、以下の▲１▼〜▲３▼のいずれかの方法の１種を行うもしくは複数種を組み合わせて行うことにより、電流出力Ｉａを理想的な出力に補正することができる。▲１▼セレクター回路ＳＬａ，ＳＬｂを制御して、従来の定電流発生回路で発生していた電流出力のパルス幅より大きい、または、小さい幅のパルスを生成する。▲２▼出力イネーブル信号Ｓｅ１〜Ｓｅｍを制御して、電流出力Ｉａのピーク値の和を従来の電流出力のピーク値に比べ大きく、または、小さくする。▲３▼セレクター回路ＳＬａ，ＳＬｂの制御および出力イネーブル信号Ｓｅ１〜Ｓｅｍの制御を行って、波形の立上がり時間、立ち下がり時間を調節して有効面積を増やす、または、減らす。
【００６５】
なお、図１４に示した理想電流出力Ｉｃのように、その立上がり、立下がりが急峻過ぎると先述の誘導起電力の問題が生じるので、重ね合わせた電流出力Ｉａの波形は、適度な立上がり時間および立下り時間を有するようにしておけばよい。
【００６６】
なお、セレクター回路ＳＬａ，ＳＬｂからの出力、およびイネーブル信号の供与先を外部より指定する方法について、この例では論理制御信号Ｓｌｃをデコード部ＤＣにおいてデコードし、デコードした出力Ｓｌｄを論理回路部ＬＣａに与えることで指定を行っている。この場合、デコード部ＤＣにおいては、ＡＮＤゲートやＯＲゲートを適当に組み合わせて出力Ｓｌｄを生成するようにしてもよいし、あるいは、セレクター回路ＳＬａ，ＳＬｂおよび定電流発生回路ＩＧ１〜ＩＧｍのいずれに信号を与えるべきかを論理制御信号Ｓｌｃの内容と対応して記憶させた、ラッチ回路やメモリ等の記憶装置をデコード部ＤＣに併設、内蔵して、これを用いて出力Ｓｌｄを生成するようにしても構わない。
【００６７】
本実施の形態に係る定電流発生回路を用いれば、定電流発生部ＩＧａが論理回路部ＬＣａからの出力Ｓｉａの各々を用いて負荷電流Ｉａ１〜Ｉａｍを生成し、それらを重ね合わせて所定の波形を有する電流出力Ｉａを発生させるので、外部より論理制御信号Ｓｌｃを与えて電流出力の立上がり時間や立下がり時間、パルス幅、ピーク値を可変とすることができ、出力電流の波形の時間積分量を理想出力波形の時間積分量に近づけることが可能である。さらに、出力電流の波形の立上がり時間および立下がり時間をも制御することができ、その結果、誘導起電力を小さくして、ノイズレベルを小さくすることが可能である。
【００６８】
＜実施の形態２＞
本実施の形態は、実施の形態１に係る定電流発生回路を階調制御に適用することにより、階調数と輝度との関係を理想特性に近づけることが可能な表示装置である。本実施の形態においては、マトリクス状に配置された発光ダイオードを駆動する表示装置を例として説明する。
【００６９】
図５は、本実施の形態に係る表示装置の一部を示した図である。この表示装置は、マトリクス状に配置された発光ダイオードＬ０１…Ｌ０ｎ，Ｌ１１…Ｌ１ｎ，・・・・，Ｌ１５１…Ｌ１５ｎ、スキャン駆動回路ＤＶ、ラッチ部ＬＴ、シフトレジスタＳＲおよび定電流発生回路ＣＩｂを含む表示ユニットを備えている。なお、本実施の形態に係る表示装置は、図１２に示した表示装置と同様の構成となっており、個々の発光ダイオードが表示ユニット５中の表示素子５ｅに相当し、スキャン駆動回路ＤＶ、ラッチ部ＬＴ、シフトレジスタＳＲおよび定電流発生回路ＣＩｂが表示ユニット５中の駆動回路５ｄに相当する。また、画像データであるシリアルデータインＤｓｉは図１２中の画像メモリ５ａから出力され、ラッチ部ＬＴに入力されるラッチ命令ｌｔｈ、シフトレジスタＳＲに入力されるシフトクロックｃｌｋ、論理制御信号Ｓｌｃおよび出力時間設定入力Ｓｍは図１２中の制御回路５ｂから出力される。電流設定入力Ｖｂ１については、電源５ｃの出力を受けて駆動回路５ｄにおいて生成される。
【００７０】
なお、図５は１６×ｎ個の発光ダイオードを配列した例であるが、この回路例をさらにマトリクス状に並べることで、任意の大きさを持つ表示装置が構成される。
【００７１】
実施の形態１に係る定電流発生回路ＣＩａは、定電流発生回路ＣＩｂ内に多数配置されている。なお、図５中の符号ＣＧ０〜ＣＧ１５が実施の形態１に係る定電流回路ＣＩａにおける電流発生部ＣＧであり、符号Ｇａ０〜Ｇａ１５がＡＮＤゲートＧａである。
【００７２】
電流発生部ＣＧ０の電流出力Ｉａには、第０行目の発光ダイオードＬ０１〜Ｌ０ｎのカソードが共通して接続されている。同様に、他の電流発生部ＣＧ１〜ＣＧ１５の各電流出力には、対応する各行の発光ダイオードのカソードが接続されている。また、第１列目の発光ダイオードＬ０１〜Ｌ１５１のアノードは全て共通に接続され、各アノードにはスキャン駆動回路ＤＶから駆動電圧が時分割で供給される。他の列の発光ダイオードのアノードも列ごとに共通に接続され、各列のアノードにはスキャン駆動回路ＤＶから列ごとに駆動電圧が時分割で供給される。
【００７３】
画像メモリ５ａから駆動回路５ｄに入力される映像データはスクリーン内の各画素における発光ダイオード各色の発光強度と発光時間を時系列で指定する一群のデータである。この映像データが、シリアルデータインＤｓｉとしてシフトクロックｃｌｋに同期してシフトレジスタＳＲ内に読み込まれる。シフトレジスタＳＲにおいては、シリアルデータインＤｓｉはシフトクロックｃｌｋに同期してシフトレジスタＳＲ内をシフトし、信号ｑ０，ｑ１，・・・・，ｑ１５として各列ごとのパラレルデータに変換されて出力される。そして、信号ｑ０，ｑ１，・・・・，ｑ１５は、ラッチ部ＬＴに入力される。
【００７４】
なお、シフトレジスタＳＲはカスケード接続されており、シリアルデータインＤｓｉは、シフトレジスタＳＲ内にあるレジスタの数だけシフトした後、シリアルデータアウトＤｓｏとして出力される。そして、次段のシフトレジスタのシリアルデータインＤｓｉとして入力される。
【００７５】
ラッチ部ＬＴにおいては、ラッチ命令ｌｔｈのロジックレベルに応じて、シフトレジスタＳＲからの出力を保持するか、または、スルーして定電流発生回路ＣＩｂに出力する。
【００７６】
電流発生部ＣＧ０には、ＡＮＤゲートＧａ０のロジック出力の有効パルス幅に応じた期間だけ第０行目の発光ダイオードＬ０１〜Ｌ０ｎのカソードからそれぞれ順次、電流が引き込まれる。残りの電流発生部ＣＧ１〜ＣＧ１５においても同様である。
【００７７】
また、発光ダイオードの各列のアノードには走査信号に同期した駆動電圧がスキャン駆動回路ＤＶより供給される。電流発生部ＣＧ０〜ＣＧ１５の出力が電流を引き込む期間に同期して、駆動電圧が供給される。
【００７８】
実施の形態１に係る定電流発生回路ＣＩａと同様、定電流発生回路ＣＩｂについても、図５中の電流発生部ＣＧ０〜ＣＧ１５の出力電流の波形を自在に設定することが可能である。すなわち、パルス幅、立上がり時間および立下がり時間、ピーク電流値等を独立に変化させることが可能である。
【００７９】
図１３に示した従来の定電流発生回路において出力電流パルスの波形の有効面積が理想状態のそれよりも小さくなる場合、即ち、定数項ｋの値が負で図２０に示した階調特性となる場合は、本実施の形態に係る表示装置において、外部より論理制御信号Ｓｌｃを与えて、以下の▲１▼〜▲３▼のいずれかの方法の１種を行うもしくは複数種を組み合わせて行うことにより、その階調特性を理想的な出力に補正することができる。▲１▼セレクター回路ＳＬａ，ＳＬｂを制御して、従来の定電流発生回路で発生していた電流出力のパルス幅より大きい幅のパルスを生成する。▲２▼出力イネーブル信号Ｓｅ１〜Ｓｅｍを制御して、定電流発生部ＩＧａからの電流出力Ｉａのピーク値の和を従来の電流出力のピーク値に比べ大きくする。▲３▼セレクター回路ＳＬａ，ＳＬｂの制御および出力イネーブル信号Ｓｅ１〜Ｓｅｍの制御を行って、波形の立上がり時間、立ち下がり時間を調節して有効面積を増やす。
【００８０】
逆に、図１３に示した従来の定電流発生回路において出力電流パルスの波形の有効面積が理想状態のそれよりも大きくなる場合、即ち、定数項ｋの値が正で図２１に示した階調特性となる場合は、本実施の形態に係る表示装置において、外部より論理制御信号Ｓｌｃを与えて、以下の▲１▼’〜▲３▼’のいずれかの方法の１種を行うもしくは複数種を組み合わせて行うことにより、その階調特性を理想的な出力に補正することができる。▲１▼’セレクター回路ＳＬａ，ＳＬｂを制御して、従来の定電流発生回路で発生していた電流出力のパルス幅より小さい幅のパルスを生成する。▲２▼’出力イネーブル信号Ｓｅ１〜Ｓｅｍを制御して、定電流発生部ＩＧａからの電流出力Ｉａのピーク値の和を従来の電流出力のピーク値に比べ小さくする。▲３▼’セレクター回路ＳＬａ，ＳＬｂの制御および出力イネーブル信号Ｓｅ１〜Ｓｅｍの制御を行って、波形の立上がり時間、立ち下がり時間を調節して有効面積を減らす。
【００８１】
本実施の形態に係る表示装置を用いれば、定電流発生回路ＣＩｂにおいて発生した電流が発光ダイオードに供給されるので、発光ダイオードにおける階調特性のリニアリティを改善することができ、階調数と輝度との関係を理想特性に近づけることが可能である。
【００８２】
＜実施の形態３＞
実施の形態１および２においては、複数の定電流発生回路からの各電流出力を重ね合わせることによって、理想とする電流出力波形または階調特性を得る方法について説明した。
【００８３】
一方、図１３に示した定電流発生回路ＣＩｄを用いつつ出力電流波形のパルス幅を調整することによって理想とする電流出力波形に近づけることも可能である。本実施の形態に係る定電流発生回路ＣＩｃはそのような回路を実現するものである。以下に本実施の形態について説明する。
【００８４】
図６は、定数項ｋの発生に対しこれを打ち消すように、定電流発生部への出力時間設定入力Ｓｍを補正して入力するようにした定電流発生回路ＣＩｃのブロック図である。定電流発生回路ＣＩｃは、図１３に示した定電流発生回路ＣＩｂを構成する定電流発生部ＩＧｂ、ＡＮＤゲートＧａおよび抵抗Ｒｒｅｆ２を備える。これらの構成要素の接続関係は図１３に示した通りである。
【００８５】
本実施の形態に係る定電流発生回路ＣＩｃはさらに、遅延回路部ＤＬ、論理回路部ＬＣｂおよびデコード部ＤＣを備える。
【００８６】
遅延回路部ＤＬは、図２に示した遅延回路部と同じものであり、複数の遅延回路ＤＬ１〜ＤＬｎを備える。各遅延回路ＤＬ１〜ＤＬｎでは、ＤＬ１から順にその遅延定数がｔ０ずつ大きくなるよう設定されている。ただし、各遅延回路には出力時間設定入力Ｓｍが入力される。そして、各遅延回路ＤＬ１〜ＤＬｎにおいて異なる遅延量で遅延された各出力Ｓｄ１〜Ｓｄｎは、論理回路部ＬＣｂに入力される。
【００８７】
また、デコード部ＤＣには論理制御信号Ｓｌｃが入力され、その内容がデコードされて出力Ｓｌｄとして論理回路部ＬＣｂに入力される。この論理制御信号Ｓｌｃも複数の信号からなり各々が二値を採るパラレルな信号である。
【００８８】
論理回路部ＬＣｂでは、デコード部ＤＣからの出力Ｓｌｄに基づいて、遅延された各出力Ｓｄのうちどの信号をどのように組み合わせて出力するかを決定する。そして、論理回路部ＬＣｂからの出力ＳｉｂはＡＮＤゲートＧａに、有効無効データ入力Ｄｖとともに入力される。
【００８９】
論理回路部ＬＣｂの構成を図７に示す。論理回路部ＬＣｂは、遅延回路ＤＬからの出力Ｓｄおよびデコード部ＤＣからの出力Ｓｌｄを受けるセレクター回路と、ＡＮＤゲートやＯＲゲート等のゲート回路とを備えている。なお、図７では、例として２つのセレクター回路ＳＬｃ，ＳＬｄと、ＯＲゲートＧｌａおよびＡＮＤゲートＧｌｂとを図示している。
【００９０】
遅延回路部ＤＣからの各出力Ｓｄ１〜Ｓｄｎのうち出力Ｓｄ２〜Ｓｄｎは論理回路部ＬＣａ内にてセレクター回路ＳＬｃに入力される。セレクター回路ＳＬｃにおいては、デコード部ＤＣからの出力Ｓｌｄの情報に基づいて、遅延回路ＤＬからの出力Ｓｄ２〜Ｓｄｎのうちいずれの信号をＯＲゲートＧｌａおよびＡＮＤゲートＧｌｂのそれそれの一端に出力するかが決定される。
【００９１】
そして、ＯＲゲートＧｌａおよびＡＮＤゲートＧｌｂのそれぞれの他端には、遅延回路部ＤＣからの出力Ｓｄ１が与えられる。そして、ＯＲゲートＧｌａおよびＡＮＤゲートＧｌｂの出力はセレクター回路ＳＬｄに入力される。セレクター回路ＳＬｄにおいては、ＯＲゲートＧｌａおよびＡＮＤゲートＧｌｂの出力のいずれの信号を出力Ｓｉｂとして出力するかが決定される。
【００９２】
すなわち、論理制御信号Ｓｌｃにより指定された出力の組み合わせ方でＯＲゲートＧｌａおよびＡＮＤゲートＧｌｂにおいて論理演算が行われ、その結果、希望のパルス幅を持つロジックパルスが出力Ｓｉｂとして出力される。生成されるロジックパルスのパルス幅は論理制御信号Ｓｌｃを通じて外部からの制御が可能であり、定数項ｋで表される面積を打ち消すようその幅が指定される。
【００９３】
図８は、本実施の形態に係る定電流発生回路ＣＩｃからの電流出力Ｉｂと、従来の定電流発生回路ＣＩｄからの電流出力Ｉｃとを比較して示したタイミングチャートである。図８に示すように、外部からの制御により論理回路部ＬＣｂからの出力Ｓｉｂを任意のパルス幅に調整する。この例では定数項ｋの値が負の場合を示しており、この定数項ｋをゼロに近づけるように、論理回路部ＬＣｂにおいてセレクター回路ＳＬｄがＯＲゲートＧｌａの出力を選択して出力遅延時間設定入力Ｓｍのパルス幅を広げ、定電流発生部ＩＧｂへの出力を行う。
【００９４】
逆に、定数項ｋの値が正の場合は、論理回路部ＬＣｂにおいてセレクター回路ＳＬｄがＡＮＤゲートＧｌｂの出力を選択して出力遅延時間設定入力Ｓｍのパルスの幅を縮めることで、理想出力波形の有効面積に近づけることが可能である。
【００９５】
本実施の形態に係る定電流発生回路を用いれば、定電流発生部ＩＧｂが論理回路部ＬＣｂからの出力Ｓｉｂを用いて電流出力Ｉｂを発生させるので、出力電流の波形の時間積分量を理想出力波形の時間積分量に近づけることが可能である。
【００９６】
そして、この実施例では、従来の定電流発生回路を利用することで、開発費用と開発時間を抑えることができる。また、新機能を別回路にて付加する形なので、既存の回路資産に対しては、回路見直しが必要になる等の影響を殆ど与えない。
【００９７】
なお、本実施の形態に係る定電流発生回路では、外部からの制御により調節が行えるのはパルス幅の調節のみであり、波形の立上がり時間、立下がり時間およびピーク値の調節は行えないので、図１５中のトランジスタＱ１およびＱ２のサイズや抵抗Ｒｒｅｆ２の値を調節するなどしてそれらの調節を行えばよい。
【００９８】
また、もちろん、実施の形態２のように本実施の形態に係る定電流発生回路を表示装置に適用すれば、階調数と輝度との関係を理想特性に近づけることが可能な表示装置を実現することができる。
【００９９】
＜実施の形態４＞
本実施の形態は実施の形態３の変形例である。実施の形態３においては、出力時間設定入力Ｓｍとして、図１７および図１８に示したような波形Ｄ０〜Ｄ２のようなパルス群が時系列的にシリアルに入力される場合を想定していた。一方、本実施の形態においては、出力時間設定入力Ｓｍとして、パラレルに入力される波形Ｄ０〜Ｄ２のようなロジックパルス入力と、階調数を示す選択信号入力Ｓｍｓとが入力される場合を考える。なお、本実施の形態においては、表１に示された階調とパルス波形の組み合わせの場合を例に採って説明する。
【０１００】
実施の形態３にかかる定電流発生回路ＣＩｃに入力される出力時間設定入力Ｓｍに、様々なパルス幅のパルスが含まれる場合、入力されるパルス幅ごとに定数項ｋの値が変化することが考えられる。その場合、定数項ｋを打ち消すためには、出力Ｓｉｂに上乗せる或いは差し引く時間を、入力されるパルス幅に応じて変化させる必要がある。本実施の形態は、そのような要求に応じるための回路である。
【０１０１】
図９は、複数のロジックパルス入力Ｄ０〜Ｄ２から任意の組み合わせを選択して出力し、それを遅延回路部ＤＬへの入力として利用する本実施の形態の回路例である。本実施の形態においては、定電流発生回路ＣＩｃにさらにセレクター回路ＳＬｅが追加されている。
【０１０２】
この例で、セレクター回路ＳＬｅには、パルス幅の異なる３種類のパルス波形Ｄ０〜Ｄ２と３ビットの選択信号入力Ｓｍｓとが入力されている。そして、選択信号入力Ｓｍｓによって出力Ｓｌとして出力される波形Ｄ０〜Ｄ２の組み合わせが選択され、一群のパルス列が発生する。
【０１０３】
選択信号入力Ｓｍｓは、論理制御信号としてデコード部ＤＣにも同時に入力される。セレクター回路ＳＬｅからの出力Ｓｌに含まれるパルスの幅に応じて、デコード部ＤＣは、セレクター回路ＳＬｃ，ＳＬｄの出力をパルス毎に適切なタイミングで選択する。このセレクター回路ＳＬｃ，ＳＬｄの出力選択により、遅延定数ｔ０を単位とした任意のパルス幅をもつロジックパルスが出力Ｓｉｂとして論理回路部ＬＣｂから出力され、定電流発生部ＩＧｂへと出力される。こうして、出力時間設定入力Ｓｍに入力されるパルス幅に応じて、定数項ｋに対する補正値に重み付けをすることが可能となる。
【０１０４】
図１０は、上記の動作を説明するタイミングチャートである。選択信号入力Ｓｍｓとして階調数１が入力された場合、セレクター回路ＳＬｅは、ロジックパルス入力として入力された波形Ｄ０〜Ｄ２のうち波形Ｄ０を出力Ｓｌとして出力する。同様に、選択信号入力Ｓｍｓとして階調数２が入力された場合、セレクター回路ＳＬｅは、ロジックパルス入力として入力された波形Ｄ０〜Ｄ２のうち波形Ｄ１を出力Ｓｌとして出力する。また、選択信号入力Ｓｍｓとして階調数３が入力された場合、セレクター回路ＳＬｅは、ロジックパルス入力として入力された波形Ｄ０〜Ｄ２のうち波形Ｄ０を出力Ｓｌとして出力し、その後、波形Ｄ１を出力Ｓｌとして出力する。
【０１０５】
デコード部ＤＣは、選択信号入力Ｓｍｓの情報を用いて、出力Ｓｌに含まれるパルスごとに適切なタイミングでセレクター回路ＳＬｃ，ＳＬｄを動作させ、パルスごとに上乗せる或いは差し引く時間を変化させる。
【０１０６】
すると、図１１に示すように、論理回路部ＬＣｂからの出力Ｓｉｂには、波形に応じた出力時間の重み付けがなされ、定電流発生部ＩＧｂから得られる電流出力Ｉｂにはパルスごとの定数項ｋの補正がなされる。
【０１０７】
本実施の形態に係る定電流発生回路を用いれば、論理回路部ＬＣｂが、ロジックパルス入力のパルス幅に応じて出力Ｓｉｂのパルス幅を変化させるので、ロジックパルス入力に様々なパルス幅のパルスが含まれる場合であっても、それぞれのパルスごとの出力電流の波形の時間積分量を理想出力波形の時間積分量に近づけることが可能である。
【０１０８】
なお、デコード部ＤＣにおける、セレクター回路ＳＬｃ，ＳＬｄの出力の選択を行うアルゴリズムは、ハードウエア的に組み込んでもよいし、そのほかにも、マイコンやメモリなどを組み合せてファームウエア的手段を用いて実現することも可能である。後者の場合は外部からアルゴリズムの書き換えも可能となる。
【０１０９】
また、もちろん、実施の形態２のように本実施の形態に係る定電流発生回路を表示装置に適用すれば、階調数と輝度との関係を理想特性に近づけることが可能な表示装置を実現することができる。
【０１１０】
【発明の効果】
請求項１に記載の発明によれば、電流発生部が複数の出力パルスの各々を用いて複数のパルス電流を生成し、複数のパルス電流を重ね合わせて所定の波形を有する電流を発生させるので、出力電流の波形の時間積分量を理想出力波形の時間積分量に近づけることが可能である。さらに、出力電流の波形の立上がり時間および立下がり時間をも制御することができ、その結果、誘導起電力を小さくして、ノイズレベルを小さくすることが可能である。
【０１１１】
請求項２に記載の発明によれば、電流発生部が論理回路からの所定の位相およびパルス幅を有する出力パルスを用いて電流を発生させるので、出力電流の波形の時間積分量を理想出力波形の時間積分量に近づけることが可能である。また、論理回路が、入力パルスのパルス幅に応じて出力パルスのパルス幅を変化させるので、入力パルスに様々なパルス幅のパルスが含まれる場合であっても、それぞれのパルスごとの出力電流の波形の時間積分量を理想出力波形の時間積分量に近づけることが可能である。
【０１１３】
請求項３に記載の発明によれば、請求項１または２に記載の定電流発生回路において発生した電流が供給される発光素子を備えるので、発光素子における階調数と輝度との関係を理想特性に近づけることが可能である。
【図面の簡単な説明】
【図１】  実施の形態１に係る定電流発生回路を示すブロック図である。
【図２】  実施の形態１に係る定電流発生回路の遅延回路部をその動作のタイミングチャートとともに示す図である。
【図３】  実施の形態１に係る定電流発生回路の論理回路部をその動作のタイミングチャートとともに示す図である。
【図４】  実施の形態１に係る定電流発生回路の定電流発生部を示す図である。
【図５】  実施の形態２に係る表示装置を示す図である。
【図６】  実施の形態３に係る定電流発生回路を示すブロック図である。
【図７】  実施の形態３に係る定電流発生回路の遅延回路部および論理回路部を示す図である。
【図８】  実施の形態３に係る定電流発生回路の動作を示すタイミングチャートである。
【図９】  実施の形態４に係る定電流発生回路を示す図である。
【図１０】  実施の形態４に係る定電流発生回路の動作を示すタイミングチャートである。
【図１１】  実施の形態４に係る定電流発生回路の動作を示すタイミングチャートである。
【図１２】  表示装置の構成を示す図である。
【図１３】  従来の定電流発生回路を示す図である。
【図１４】  従来の定電流発生回路の理想的な動作を示すタイミングチャートである。
【図１５】  従来の定電流発生回路の定電流発生部を示す図である。
【図１６】  従来の定電流発生回路の遅延回路部の動作のタイミングチャートである。
【図１７】  従来の定電流発生回路の動作を示すタイミングチャートである。
【図１８】  従来の定電流発生回路の動作を示すタイミングチャートである。
【図１９】  従来の定電流発生回路の動作を示すタイミングチャートである。
【図２０】  従来の定電流発生回路を用いた表示装置における輝度特性を示す図である。
【図２１】  従来の定電流発生回路を用いた表示装置における輝度特性を示す図である。
【符号の説明】
Ｇａ，Ｇａ０〜Ｇａ１５，Ｇｌｂ  ＡＮＤゲート、Ｇｌ１〜Ｇｌｍ，Ｇｌａ  ＯＲゲート、ＳＬａ〜ＳＬｅ  セレクター回路、ＤＬ  遅延回路部、ＤＣ  デコード部、ＬＣａ，ＬＣｂ  論理回路部、ＩＧａ，ＩＧｂ  定電流発生部、５  表示ユニット、５ａ  画像メモリ、５ｂ  制御回路、５ｄ  駆動回路、５ｅ  表示素子。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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