(57)【特許請求の範囲】
【請求項１】
変更対象である係数の目標値と初期値との差分をシフトダウンして前記係数の更新量を算出する更新量算出手段と、
係数の変更指示により前記初期値が初期設定され、前記更新量の累算を行い、累算結果を係数の現在値として出力する累算器と、
前記更新量算出手段から出力される更新量が前記累積器に供給されるのをスルー動作するか、またはミュート動作するかを指示する時系列パターンであって、スルー動作を指示する頻度が異なる複数の時系列パターンを記憶したテーブルを備えるとともに、一定周波数のクロックが与えられる毎に、前記係数の目標変更時間に対応して前記テーブルから読み出した前記時系列パターンに従い、前記更新量算出手段から出力される更新量が前記累積器に供給されるのをスルー動作するかミュート動作するかの制御を行う累算制御手段と、を具備する
ことを特徴とする係数変更回路。
【請求項２】
サンプリング周期毎に入力されるサンプルデータを格納するとともに、過去入力された所定個数のサンプルデータに対して所定個数の係数を畳み込む畳み込み演算部と、
前記係数のうち所望の係数を所望の時間をかけて変更する係数変更回路とを具備し、
該係数変更回路が、変更対象である係数の目標値と初期値との差分をシフトダウンして前記係数の更新量を算出する更新量算出手段と、
係数の変更指示により前記初期値が初期設定され、前記更新量の累算を行い、累算結果を係数の現在値として出力する累算器と、
前記更新量算出手段から出力される更新量が前記累積器に供給されるのをスルー動作するか、またはミュート動作するかを指示する時系列パターンであって、スルー動作を指示する頻度が異なる複数の時系列パターンを記憶したテーブルを備えるとともに、一定周波数のクロックが与えられる毎に、前記係数の目標変更時間に対応して前記テーブルから読み出した前記時系列パターンに従い、前記更新量算出手段から出力される更新量が前記累積器に供給されるのをスルー動作するかミュート動作するかの制御を行う累算制御手段と、を具備する
ことを特徴とするデジタル信号処理装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、信号処理に用いる係数を初期値から目標値に向けて徐々に変化させる係数変更回路およびこの係数変更回路を含むデジタル信号処理装置に関する。
【０００２】
【従来の技術】
デジタル信号処理の分野では、信号処理に用いられる係数を時間的に変化させる場合がある。その一例として、いわゆるクロスフェード回路における係数制御がある。このクロスフェード回路は、例えば２種類の楽音信号を合成して出力する回路であり、その合成比を時間的に変化させることによって、出力信号を一方の楽音信号から他方の楽音信号に自然に移行させるものである。また、他の例として、デジタル信号に対するフィルタ処理、残響付与処理等の信号処理を行うデジタル信号処理装置（以下、ＤＳＰという）において、信号処理に使用する一部または全部の係数を時間的に変化させる制御がある。さらに詳述すると、この種のＤＳＰでは、サンプリング周期毎に、新たなデジタル信号のサンプルを取り込み、それまでに取り込んだ過去ｎ個分のサンプルＸm 〜Ｘm-n+1と所定の係数Ｃ1〜Ｃnとを使用して、下記の数１に示す畳み込み演算を行い、演算結果Ｙｍを出力する。
【数１】
0003800000.tif 000002
この場合において、係数Ｃ1〜Ｃnの一部または全部を時間的に変化させることにより、デジタル信号に対するフィルタ処理、残響付与処理等を時間的に変化させる制御が一般的に行われている。
【０００３】
さて、以上のような場合において、信号処理用の係数を現在の値からいきなり別の値に変更すると、信号処理結果である出力信号が急激に変化して、耳障りな雑音が発生することがある。このような不都合が生じないようにするため、補間処理により信号処理用の係数を初期値から目標値に徐々に変化させる技術が例えば特開平７−１２２９７３号公報において提案されている。
【０００４】
この補間処理は、係数の初期値Ｃｓｔａｒｔと目標値Ｃｅｎｄとが与えられた場合に、両者の差Ｃｅｎｄ−Ｃｓｔａｒｔから１回当たりの更新量Ｃｄ＝（Ｃｅｎｄ−Ｃｓｔａｒｔ）／Ｌを算出し、サンプリング周期毎にこの更新量Ｃｄを順次累算することにより、Ｌサンプリング周期を要して、係数を初期値Ｃｓｔａｒｔから目標値Ｃｅｎｄに順次変化させるものである。ここで、Ｌは、例えば、「２」、「４」、「８」、「１６」・・・等、２の冪乗に対応した数が用いられる。
【０００５】
【発明が解決しようとする課題】
ところで、例えばエフェクタにより楽音信号に対して種々の効果を付与する場合に、その効果付与のための信号処理に使用する係数を初期値から目標値まで変化させるときの所要時間を微妙に調整することが必要な場合がある。
しかしながら、上述した従来の技術の下では、かかる所要時間を予め定まった何種類かの時間の中から選択するしかなく、所要時間の微調整が困難であり、そのことが多彩な効果を付与する上での制限となっていた。
【０００６】
本発明は、以上の問題に鑑みてなされたものであり、信号処理用の係数を初期値から目標値に変化させるときの所要時間をきめ細かく調整することができる係数変更回路およびデジタル信号処理装置を提供することを目的とする。
【０００７】
【課題を解決するための手段】
上述した課題を解決するために、請求項１に記載の発明は、変更対象である係数の目標値と初期値との差分をシフトダウンして前記係数の更新量を算出する更新量算出手段と、係数の変更指示により前記初期値が初期設定され、前記更新量の累算を行い、累算結果を係数の現在値として出力する累算器と、前記更新量算出手段から出力される更新量が前記累積器に供給されるのをスルー動作するか、またはミュート動作するかを指示する時系列パターンであって、スルー動作を指示する頻度が異なる複数の時系列パターンを記憶したテーブルを備えるとともに、一定周波数のクロックが与えられる毎に、前記係数の目標変更時間に対応して前記テーブルから読み出した前記時系列パターンに従い、前記更新量算出手段から出力される更新量が前記累積器に供給されるのをスルー動作するかミュート動作するかの制御を行う累算制御手段と、を具備することを特徴としている。
【０００８】
請求項２に記載の発明は、サンプリング周期毎に入力されるサンプルデータを格納するとともに、過去入力された所定個数のサンプルデータに対して所定個数の係数を畳み込む畳み込み演算部と、前記係数のうち所望の係数を所望の時間をかけて変更する係数変更回路とを具備し、該係数変更回路が、変更対象である係数の目標値と初期値との差分をシフトダウンして前記係数の更新量を算出する更新量算出手段と、係数の変更指示により前記初期値が初期設定され、前記更新量の累算を行い、累算結果を係数の現在値として出力する累算器と、前記更新量算出手段から出力される更新量が前記累積器に供給されるのをスルー動作するか、またはミュート動作するかを指示する時系列パターンであって、スルー動作を指示する頻度が異なる複数の時系列パターンを記憶したテーブルを備えるとともに、一定周波数のクロックが与えられる毎に、前記係数の目標変更時間に対応して前記テーブルから読み出した前記時系列パターンに従い、前記更新量算出手段から出力される更新量が前記累積器に供給されるのをスルー動作するかミュート動作するかの制御を行う累算制御手段と、を具備することを特徴としている。
【０００９】
【発明の実施の形態】
以下、図面を参照し、本発明の実施形態について説明する。なお、本実施形態は、あくまでも本発明の実施形態の例示であり、この発明を限定するものではなく、本発明の範囲内で任意に変更可能である。
【００１０】
図１は、この発明の一実施形態に係るＤＳＰの構成を示すブロック図である。図１に示すように、このＤＳＰは、畳み込み演算部１００と、係数変更回路２００と、これらを制御するための各種の制御信号を発生する制御部３００とを有している。
ここで、畳み込み演算部１００は、処理対象たる楽音信号のサンプルデータに対して所定のフィルタ係数を畳み込む信号処理をサンプリング周期毎に実行する手段である。この畳み込み演算部１００は、データシフトレジスタ１０と、係数シフトレジスタ２０と、演算器３０とにより構成されている。
データシフトレジスタ１０には、制御部３００からサンプリングクロックφｓとこのサンプリングクロックφｓよりも周波数の高い演算クロックφｃが与えられる。データシフトレジスタ１０では、サンプリングクロックφｓが与えられる毎に、処理対象である楽音信号のサンプルデータの書き込みと、既に書き込まれたサンプルデータのシフトが行われる。データシフトレジスタ１０は、このようにして入力される過去ｎ個分のサンプルデータをＸm〜Ｘm-n+1（Ｘmが最も新しいサンプルデータ）を記憶するだけの記憶エリアを有している。そして、各サンプリング周期において、データシフトレジスタ１０に記憶されたサンプルデータ列Ｘm〜Ｘm-n+1は、演算クロックφｃにより順次読み出され、演算器３０の一方の入力端に供給される。
【００１１】
係数シフトレジスタ２０は、データシフトレジスタ１０に格納された過去ｎ個分のサンプルデータＸm〜Ｘm-n+1に畳み込むｎ個の演算係数Ｃ１〜Ｃｎを記憶するレジスタである。これらの演算係数Ｃ１〜Ｃｎは、各サンプリング周期において、上記演算クロックφｃにより順次読み出され、演算器３０の他方の入力端に供給される。また、係数シフトレジスタ２０は、制御部３００による制御の下、係数変更回路２００側から任意の演算係数を書き込むことができるように構成されている。すなわち、係数シフトレジスタ２０に格納された演算係数Ｃ１〜Ｃｎのうち所望の演算係数（例えば、演算係数Ｃ２）を選択する選択信号ＳＥＬと書込信号ＷＲとが制御部３００から係数シフトレジスタ２０に与えられると、このとき係数変更回路２００から出力される新係数Ｃｎｅｗが演算係数Ｃ２として係数シフトレジスタ２０に書き込まれる。
【００１２】
演算器３０は、乗算器および累積器（いずれも図示せず）によって構成されている。各サンプリング周期において、演算器３０では、演算クロックφｃが発生する毎に、データシフトレジスタ１０から読み出されたサンプルデータと係数シフトレジスタ２０から読み出された演算係数との乗算が乗算器によって行われ、この乗算結果が累算器内の既存のデータに累算される。演算器３０では、この乗加算を演算クロックφｃに同期してｎ回繰り返すことにより、演算係数Ｃ１〜Ｃnを楽音信号のサンプルデータＸm〜Ｘm-n+1に畳み込む演算が実行され、畳み込み演算結果Ｙｍが出力される。
以上が畳み込み演算部１００の構成の詳細である。
【００１３】
次に、係数変更回路２００について説明する。
係数変更回路２００は、畳み込み演算部１００の係数シフトレジスタ２０に格納された演算係数のうち所望の演算係数（例えば、演算係数Ｃ２）を初期値Ｃｓｔａｒｔから目標値Ｃｅｎｄまで徐々に変化させる補間処理を行う手段である。この係数変更回路２００は、図１に示すように、切換回路２０１と、減算器２０２と、レジスタ２０３と、加算器２０４と、シフタ２０５と、カウンタ２０６と、ミュートコントロール部２０７と、加算器２０８と、レジスタ２０９とを有している。
【００１４】
切換回路２０１には、補間処理を開始するサンプリング周期およびその後の補間処理が終了するまでの各サンプリング周期において、変更対象である係数を指定する選択情報ＳＥＬが供給される。補間処理を開始するサンプリング周期において、この選択情報ＳＥＬが与えられると、この切換回路２０１は、係数シフトレジスタ２０の各係数のうち選択信号ＳＥＬにより指定された係数を選択し、その係数を初期値Ｃｓｔａｒｔとして減算器２０２およびレジスタ２０９に供給する。また、その後の各サンプリング周期において選択情報ＳＥＬが与えられると、切換回路２０１は、その時点においてレジスタ２０９に記憶されている係数の現在値Ｃｎｅｗを選択信号ＳＥＬにより指定された記憶エリアに供給する。この現在値Ｃｎｅｗは、上述したように、選択信号ＳＥＬと書込信号ＷＲとにより、係数シフトレジスタ２０における該当する記憶エリアに書き込まれる。
【００１５】
減算器２０２は、選択信号ＳＥＬが与えられたときに切換回路２０１から出力される初期値Ｃｓｔａｒｔを、制御部３００から出力される目標値Ｃｅｎｄから減算し、総補正量Ｃｄを出力する。この総補正量Ｃｄは、補間処理の開始時に制御部３００から出力されるプリセット信号Ｐにより、レジスタ２０３に書き込まれる。
【００１６】
加算器２０４は、制御部３００から与えられるパラメータＭおよびＢａを加算し、シフトダウン数Ｍ＋Ｂａを出力する。このシフトダウン数Ｍ＋Ｂａは、シフタ２０５に供給される。シフタ２０５は、レジスタ２０３から出力される総補正量Ｃｄを、Ｍ＋Ｂａビットだけシフトダウンし、１回当たりの更新量Ｃｃを出力する。この更新量Ｃｃは、下記数２によって与えられる。
【数２】
0003800000.tif 000003
【００１７】
ここで、Ｎとは係数更新の回数であり、Ｍ，Ｂａはシフトダウン数のパラメータである。通常Ｍはハードウェアで固定され、Ｂａはホストコンピュータからの係数変更所要時間情報により定まるが、Ｍ＋Ｂａの値をホストコンピュータからの情報により定めても良い。
【００１８】
カウンタ２０６は、この例では８進のカウンタであり、サンプリングクロックφｓをカウントし、カウント値ｉを出力する。このカウンタ２０６は、プリセット信号Ｐが発生する毎にリセットされる。
【００１９】
ミュートコントロール部２０７には、シフタ２０５から出力される更新量Ｃｃと、カウンタ２０６のカウント値ｉと、制御部３００から出力される後述のスルー／ミュート選択パターンのパターン選択信号Ｂｂが供給される。このミュートコントロール部２０７は、ゲート回路を有している（図示略）。このゲート回路は、シフタ２０５から供給される更新量Ｃｃをそのまま加算器２０８に出力するスルー動作または更新量Ｃｃに代えて「０」を出力するミュート動作のいずれかを選択して実行する回路である。
【００２０】
ここで、ゲート回路のスルー／ミュートの切り換え制御は、カウンタ２０６のカウント値ｉの切り換わりに同期して行われる。ミュートコントロール部２０７は、このカウント値ｉに応じたスルー／ミュートの切り換え制御を行うための複数のスルー／ミュート選択パターンからなるテーブルを記憶している。
【００２１】
図２はこのテーブルの内容を例示するものである。各スルー／ミュート選択パターンは、各々ゲート回路にスルー動作を行わせるかミュート動作を行わせるかを指定する複数のスルー／ミュート選択ビットからなる時系列パターンである。本実施形態では、カウンタ２０６として８進のカウンタが用いられている。このため、各スルー／ミュート選択パターンは、「０」から「７」までの各カウント値に対応した８個のスルー／ミュート選択ビットにより構成されている。
【００２２】
ミュートコントロール部２０７は、複数のスルー／ミュート選択パターンのうちパターン選択信号Ｂｂによって指定されたスルー／ミュート選択パターンを選択する。そして、カウンタ２０６のカウント値ｉに応じて、このスルー／ミュート選択パターンを構成する各スルー／ミュート選択ビットを順次読み出し、このスルー／ミュート選択ビットに従ってゲート回路のスルー／ミュートの制御を行う。
【００２３】
図２に例示するように、テーブル内の複数のスルー／ミュート選択パターンは、スルーを指示する頻度が各々異なっている。パターン選択信号Ｂｂ＝「０」に対応したスルー／ミュート選択パターンが選択された場合、カウント値ｉが「０」から「７」まで一巡する間の全てのカウント値においてスルーが指示される。また、パターン選択信号Ｂｂ＝「１」に対応したスルー／ミュート選択パターンが選択された場合、カウント値ｉが「０」から「７」まで一巡する間、１回だけミュートが指示され、残りの７回はスルーが指示される。従って、この場合において単位時間内にスルーが指示される頻度は、パターン選択信号Ｂｂ＝「０」に対応したスルー／ミュート選択パターンが選択された場合の７／８である。そして、パターン選択信号Ｂｂ＝「２」、「３」に対応した各スルー／ミュート選択パターンが選択された場合において単位時間内にスルーの指示が行われる頻度は、各々パターン選択信号Ｂｂ＝「０」に対応したスルー／ミュート選択パターンが選択された場合の６／８、５／８である。いずれのスルー／ミュート選択パターンを選択するかは、制御部３００により決定される。
【００２４】
加算器２０８は、レジスタ２０９に記憶されている係数の現在値Ｃｎｅｗと、ミュートコントロール部２０７の出力データとを加算する。レジスタ２０９は、書込信号ＷＲが発生する毎に、加算器２０８の出力データを取り込み、新たな現在値Ｃｎｅｗとして保持する。これらの加算器２０８およびレジスタ２０９は、書込信号ＷＲが発生する毎に、ミュートコントロール部２０７の出力データの累算を行い、累算結果を係数の現在値Ｃｎｅｗとして出力する累算器を構成している。書込信号ＷＲは、補間処理が開始された後の２番目のサンプリング周期から係数の現在値Ｃｎｅｗが目標値Ｃｅｎｄに到達し、補間処理が終了する時点までの各サンプリング周期において制御部３００により発生される。
以上が係数変更回路２００の構成の詳細である。
なお、シフタ２０５での更新量Ｃｃの下位ビットは切り捨てのため、現在値Ｃｎｅｗが目標値Ｃｅｎｄに僅かに達しない場合でも、制御部３００により補間終了後に目標値Ｃｅｎｄをレジスタ２０９に取り込むようにしてもよい。
【００２５】
制御部３００は、以上説明した各部を制御する回路である。この制御部３００は、基準信号を分周して、サンプリングクロックφｓおよび演算クロックφｃを出力する。また、制御部３００は、パラメータＭ、Ｂａおよびパターン選択信号Ｂｂの組み合わせと、その組み合わせを採用した場合において係数を初期値から目標値に変化させるのに要する時間（以下、係数変更所要時間）との対応関係のテーブルを記憶している。下記の表１は、このテーブルのうちＭ＝「５」に対応した部分の一部を例示するものである。
【表１】
0003800000.tif 000004
【００２６】
制御部３００は、このＤＳＰの上位のホストコンピュータ（図示略）から係数の変更を指示するコマンド、変更すべき係数を指定する情報、係数の目標値Ｃｅｎｄおよび係数変更所要時間を指定する情報を受けると、指定された係数変更所要時間を得ることができるパラメータＭ、Ｂａおよびパターン選択信号Ｂｂを前掲表１のテーブルから求め、これらのパラメータＭ、Ｂａおよびパターン選択信号Ｂｂを係数変更回路２００に送る。そして、補間処理のタイミング制御を行うべく書込信号ＷＲ、選択信号ＳＥＬおよびプリセット信号Ｐを出力する。
以上が本実施形態に係るＤＳＰの構成の詳細である。
【００２７】
図３は、本実施形態に係るＤＳＰの動作を示すタイムチャートである。以下、このタイムチャートを参照し、本実施形態の動作について説明する。
図３に示すように、このＤＳＰでは、各サンプリング周期においてサンプリングクロックφｓが発生され、このサンプリングクロックφｓに同期して新たなサンプルのデータシフトレジスタ１０への格納が行われる。そして、各サンプリング周期では、係数Ｃ１〜Ｃｎが係数シフトレジスタ２０から読み出され、これらを用いた畳み込み演算が行われる。
【００２８】
そして、本実施形態では、上位のホストコンピュータから制御部３００に対して係数変更の指示および必要な制御情報が与えられると、制御部３００による制御の下、畳み込み演算部１００による畳み込み演算と並行して、係数を初期値から目標値まで徐々に変化させる補間処理が行われる。
【００２９】
既に説明したように、制御部３００は、上位のホストコンピュータから係数の変更を指示するコマンド、変更すべき係数を指定する情報、係数の目標値Ｃｅｎｄおよび係数変更所要時間を指定する情報を受けると、指定された係数変更所要時間を得ることができるパラメータＭ、Ｂａおよびパターン選択信号Ｂｂを前掲表１のテーブルから求め、これらのパラメータＭ、Ｂａおよびパターン選択信号Ｂｂを係数変更回路２００に送る。
【００３０】
以下では、パラメータＭ＝「３」、パラメータＢａ＝「０」、パターン選択信号Ｂｂ＝「１」が制御部３００から係数変更回路２００に与えられるものとする。
これらの各パラメータの供給を終えると、制御部３００は、補間処理のための制御を開始する。
【００３１】
さらに詳述すると、制御部３００は、補間処理の対象である係数Ｃ１を選択する選択信号ＳＥＬを出力する。この係数Ｃ１を選択する選択信号ＳＥＬは、補間処理が終了するまでの間、すなわち、係数Ｃ１の現在値Ｃｎｅｗが目標値Ｃｅｎｄに到達するまでの間、維持される。
【００３２】
また、制御部３００は、補間処理の開始後の最初のサンプリングクロックφｓに同期し、プリセット信号Ｐと、係数の目標値Ｃｅｎｄとを出力する。
【００３３】
この結果、係数変更回路２００では、プリセット信号Ｐによりカウンタ２０６がリセットされ、そのカウント値が「０」となる。また、係数シフトレジスタ２０に記憶された係数Ｃ１が切換回路２０１により係数の初期値Ｃｓｔａｒｔとして選択され、減算器２０２に供給されるとともに、プリセット信号Ｐによりレジスタ２０９に書き込まれる。また、減算器２０２により係数の目標値Ｃｅｎｄと初期値Ｃｓｔａｒｔとの差Ｃｄ＝Ｃｅｎｄ−Ｃｓｔａｒｔが演算され、この差Ｃｄがプリセット信号Ｐによりレジスタ２０３に書き込まれ、以後、補間処理が終了するまで全補正量Ｃｄとして保持される。
【００３４】
従って、補間処理の間、この全補正量Ｃｄと上述したパラメータＭおよびＢａとにより決定される更新量Ｃｃ（前記数２、参照）がミュートコントロール部２０７に供給されることとなる。
【００３５】
ミュートコントロール部２０７では、パターン選択信号Ｂｂ＝「１」に対応したスルー／ミュート選択パターンが選択され（図２参照）、同パターンから、カウント値ｉ（最初は「０」）に対応したスルー／ミュート選択ビットが読み出され、これに従い、ミュートコントロール部２０７のゲート回路のスルー／ミュート切り換えが行われる。図２に示す例では、パターン選択信号Ｂｂ＝「１」に対応したスルー／ミュート選択パターンのうちカウント値ｉ＝「０」に対応したスルー／ミュート選択ビットはミュート動作を指示している。従って、ミュートコントロール部２０７のゲート回路は、カウント値ｉが「０」である間、「０」を加算器２０８に出力する。
以上が補間処理開始後の最初のサンプリング周期における動作である。
【００３６】
制御部３００は、その後の各サンプリング周期において、サンプリングクロックφｓに同期し、書込信号ＷＲを出力する。
各サンプリング周期では、その時点におけるミュートコントロール部２０７の出力データとレジスタ２０９に格納された係数Ｃｎｅｗとを加算したものが書込信号ＷＲによってレジスタ２０９に書き込まれ、このレジスタ２０９に新たに書き込まれた係数Ｃｎｅｗが切換回路２０１を介して係数レジスタ２０に供給され、選択信号ＳＥＬおよび書込信号ＷＲにより係数Ｃ１として係数レジスタ２０に書き込まれる。
【００３７】
また、各サンプリング周期では、サンプリングクロックφｓによりカウンタ２０６のカウント値ｉがインクリメントされる。そして、パターン選択信号Ｂｂ＝「１」に対応したスルー／ミュート選択パターン（図２参照）の中から、新たなカウント値ｉに対応したスルー／ミュート選択ビットが読み出され、これに従い、ミュートコントロール部２０７のゲート回路のスルー／ミュート切り換えが行われる。
以上の動作が補間処理が終了するまでの各サンプリング周期において実行される。
【００３８】
ここで、パターン選択信号Ｂｂが「１」である場合、ミュートコントロール部２０７は、カウント値ｉが「０」であるときのみ「０」を出力し、カウント値ｉが「１」〜「７」であるときは更新量Ｃｃを出力する。従って、カウント値ｉが「０」〜「７」まで８回切り換わる間、係数の現在値Ｃｎｅｗを更新量Ｃｃだけ増加させる累算処理が７回行われる。
【００３９】
従って、係数Ｃ２が初期値Ｃｓｔａｒｔから目標値Ｃｅｎｄまで変化するのに要する時間は、
0003800000.tif 000005
となる。
【００４０】
他の条件の場合も同様であり、制御部３００がホストコンピュータから指示された係数変更所要時間に基づいて適切なパラメータＭおよびＢａ、パターン選択信号Ｂｂを前掲表１から選択することにより、係数を初期値Ｃｓｔａｒｔから目標値Ｃｅｎｄまで変化させるのに要する係数変更所要時間をきめ細かく調整することができる。
【００４１】
なお、前記実施形態では、係数レジスタ２０の１つの係数を補間処理する場合について述べたが、複数の係数を同時に補間処理する場合も可能である。この場合には、補間処理を行う係数の数だけレジスタ２０３およびレジスタ２０９等を用意することによって、対応可能となる。
【００４２】
【発明の効果】
上述したように本発明においては、信号処理に使用する係数を初期値から目標値まで徐々に変化させる場合において、これに要する時間をきめ細かく任意に設定することが可能となる。
【図面の簡単な説明】
【図１】  本発明の実施形態によるデジタル信号処理装置の構成を示すブロック図である。
【図２】  同実施形態におけるミュートコントロール部に記憶されたスルー／ミュート選択パターンのテーブルを示す図である。
【図３】  同実施形態の動作を説明するためのタイムチャートである。
【符号の説明】
１００・・・畳み込み演算部
２００・・・係数変更回路
２０１・・・切換回路
２０２・・・減算器
２０３・・・レジスタ
２０４・・・加算器
２０５・・・シフタ
２０６・・・カウンタ
２０７・・・ミュートコントロール部
２０８・・・加算器
２０９・・・レジスタ
３００・・・制御部
【図１】
0003800000.tif 000006
【図２】
0003800000.tif 000007
【図３】
0003800000.tif 000008