(57)【特許請求の範囲】
【請求項１】
半導体基板の表面に、下層絶縁膜と上層絶縁膜の少なくとも２層を含む絶縁膜を、前記下層絶縁膜はＣＶＤ法を用いて、前記上層絶縁膜は塗布法を用いて形成する絶縁膜形成工程と、
表面に塗布法で形成された前記上層絶縁膜を有する前記絶縁膜の一部領域を一部の厚さエッチングし、底面に前記下層絶縁膜が露出した配線用の溝を形成する工程と、
さらに前記絶縁膜上に導電性膜を形成する工程と、
前記導電性膜をパターニングし、前記溝の内部に配線の側壁とそれに対向する前記溝の側壁との間に側溝を有するように配線を形成する工程と、
前記側溝を埋め込みかつ前記配線を覆うように、ＣＶＤ法を用いて他の絶縁膜を形成する工程と
を有する半導体装置の製造方法。
【請求項２】
前記導電性膜を形成する工程が、
前記溝の深さとほぼ同じ厚さの前記配線を形成する請求項１ に記載の半導体装置の製造方法。
【請求項３】
前記配線を形成する工程において、１つの溝の内部に複数の配線が形成される請求項１または２に記載の半導体装置の製造方法。
【請求項４】
前記半導体基板が、表面の一部に導電性領域を有しており、前記溝を形成する工程後、前記導電性膜を形成する工程前に、
さらに、前記溝の底面領域に、前記導電性領域と前記配線を接続するためのホールを形成する工程を有し、
前記導電性膜を形成する工程が、前記接続するためのホールを埋め込んで前記導電性膜を形成する請求項１から３のいずれかに記載の半導体装置の製造方法。
【請求項５】
半導体基板上に形成され、ＣＶＤ法で形成された下層絶縁膜と塗布法で形成された上層絶縁膜の少なくとも２層を含む絶縁膜であって、塗布法で形成された前記上層絶縁膜の表面の一部領域に、底面に前記下層絶縁膜が露出した溝を有する前記絶縁膜と、
前記溝の内部に形成された１つまたは複数の配線を含んで形成される配線層であって、前記溝の深さとほぼ同じ厚みを有し、前記溝の側壁との間に側溝を画定する配線層と、
前記側溝を埋め込みかつ前記配線層を覆い、ＣＶＤ法で形成された他の絶縁膜と
を有する半導体装置。
【請求項６】
半導体基板と、
前記半導体基板上に形成され、ＣＶＤ法で形成された第１の下層絶縁膜と塗布法で形成された第１の上層絶縁膜の少なくとも２層を含み、塗布法で形成された前記第１の上層絶縁膜の表面の一部に、底面に前記第１の下層絶縁膜が露出した第１の溝を有する第１の絶縁膜と、
前記第１の溝の内部に形成された第１の配線層と、
ＣＶＤ法で形成された第２の下層絶縁膜と塗布法で形成された第２の上層絶縁膜の少なくとも２層を含み、ＣＶＤ法で形成された前記第２の下層絶縁膜が前記第１の絶縁膜と前記第１の配線層とを覆うように形成され、平坦な表面を有し、当該表面の一部に第２の溝を有し、前記第２の溝の底面には、前記第１の配線層が露出するホールを有する第２の絶縁膜と、
前記第２の溝の内部に形成され、前記ホールを埋め込む配線を含む複数の配線を含む第２の配線層であって、前記第２の溝の深さとほぼ同じ膜厚を有し、前記第２の溝の平面形状と整合した平面形状を有し、前記第２の溝との間に側溝を画定する前記第２の配線層と、
前記側溝を埋め込み、前記第２の絶縁膜と前記第２の配線層とを覆い、ＣＶＤ法で形成された層間絶縁膜と
を有する半導体装置。
【請求項７】
第１導電型の半導体基板と、
前記半導体基板上に、ゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極を挟むように、前記半導体基板の表面領域に形成された、第１導電型と逆の第２導電型のソース領域およびドレイン領域と、
前記半導体基板上に、前記ソース領域およびドレイン領域と前記ゲート電極とを覆うように形成され、ＣＶＤ法で形成された第１の下層絶縁膜と塗布法で形成された第１の上層絶縁膜の少なくとも２層を含み、塗布法で形成された前記第１の上層絶縁膜の表面の一部に、底面に前記下層絶縁膜が露出した第１の溝を有し、前記第１の溝の底面には、前記ソースを露出する第１のホールと、前記ドレインを露出する第２のホールとを有する第１の絶縁膜と、
前記第１の溝の内部に形成された前記第１のホールを埋め込む配線と、前記第１の溝の内部に形成された前記第２のホールを埋め込む配線とを含んで形成され、前記第１の溝の深さとほぼ同じ膜厚を有し、前記第１の溝との間に第１の側溝を画定する第１の配線層と、
ＣＶＤ法で形成された第２の下層絶縁膜と塗布法で形成された第２の上層絶縁膜の少なくとも２層を含み、ＣＶＤ法で形成された前記第２の下層絶縁膜は前記第１の側溝を埋め込み、前記第１の絶縁膜と、前記第１の配線層とを覆うように形成され、塗布法で形成された前記第２の上層絶縁膜の表面の一部に第２の溝を有し、前記第２の溝の底面に、前記第１の配線層を露出する第３のホールを有する第２の絶縁膜と、
前記第２の溝の内部に形成され、前記第３のホールを埋め込む配線を含む複数の配線を含む第２の配線層であって、前記第２の溝の深さとほぼ同じ膜厚を有し、前記第２の溝との間に第２の側溝を画定する前記第２の配線層と、
前記第２の側溝を埋め込み、前記第２の絶縁膜と前記第２の配線層とを覆い、ＣＶＤ法で形成された絶縁膜と
を有する半導体装置。
【請求項８】
前記側溝の幅が、配線の最小線幅以上である請求項５〜７のいずれかに記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法及び半導体装置に関し、特に配線を形成する工程を含む半導体装置の製造方法及び配線層を有する半導体装置に関する。
【０００２】
【従来の技術】
配線を形成する場合、配線の下地表面に凹凸が存在すると、段差部で配線の切断が起こり易くなる。多層配線を形成する場合、このような基板表面の凹凸の影響を抑制する為に、配線層を形成する前に予め基板表面を平坦化する方法が試みられている。
【０００３】
図１０を参照して、従来の平坦化法を用いた多層配線形成工程の一例を説明する。
図１０に示すように、半導体基板１０１上に絶縁膜１０２を介して第１配線１０３が形成されている。第１配線１０３上に、化学気相成長法（ＣＶＤ法）を用いて絶縁膜１０４を形成する。絶縁膜１０４上にＳＯＧ（スピンオングラス）膜１０５を形成する。ＳＯＧ膜１０５は、第１配線１０３によってできる基板表面の凸部の段差を軽減する。
【０００４】
絶縁膜１０４、ＳＯＧ膜１０５をドライエッチングし、第１配線１０３上にビアホール１０６を形成する。ＳＯＧ膜１０５上に導電性膜を形成する。この時同時にビアホール１０６をこの導電性膜で埋める。導電性膜をパターニングし第２配線１０７を形成する。
【０００５】
【発明が解決しようとする課題】
上述するように、従来法ではＳＯＧ膜の形成を行って基板表面の凹凸を緩和しているが、配線による基板表面の凹凸が完全に平坦化されるわけではなく、配線等によりできる段差に対応した緩やかな起伏は存在する。即ち、局所的には平坦性を有しても、グローバルに見ると凹凸が存在する。
【０００６】
又、図１０に示すように、第２配線１０７が形成された基板表面には、配線１０７による凸部ができる。よって、配線層を積層すればするほど基板表面のグローバルな起伏は大きくなる傾向がある。ところで、露光装置は、分解能が高いほど焦点深度が浅くなる性質を有する。
【０００７】
基板表面にグローバルな凹凸が存在すると、レジスト膜のパターニングを行う際、露光の焦点面と基板表面が場所によってずれ、レジストパターンの断線や短絡が発生し、配線パターン形成の歩留りが低くなる。
【０００８】
本発明の目的は、基板表面のグローバルな平坦性を改善できる半導体装置とその製造方法を提供することである。
【０００９】
【課題を解決するための手段】
本発明の半導体装置の製造方法は、半導体基板の表面に、下層絶縁膜と上層絶縁膜の少なくとも２層を含む絶縁膜を、前記下層絶縁膜はＣＶＤ法を用いて、前記上層絶縁膜は塗布法を用いて形成する絶縁膜形成工程と、表面に塗布法で形成された前記上層絶縁膜を有する前記絶縁膜の一部領域を一部の厚さエッチングし、底面に前記下層絶縁膜が露出した配線用の溝を形成する工程と、さらに前記絶縁膜上に導電性膜を形成する工程と、前記導電性膜をパターニングし、前記溝の内部に配線の側壁とそれに対向する前記溝の側壁との間に側溝を有するように配線を形成する工程と、前記側溝を埋め込みかつ前記配線を覆うように、ＣＶＤ法を用いて他の絶縁膜を形成する工程とを有する。
【００１０】
溝の底面上に配線パターンが形成される為、溝を形成しない場合に比べて配線パターンの上面と溝が形成されていない絶縁膜の上面の高さの差が縮小され、基板表面の広い領域での平坦性が改善される。配線幅に比較し広い溝幅を得るので、溝の底面上に配線パターンを比較的容易に形成できる。
【００１１】
前記配線を形成する工程後、さらに、前記側溝内にボイドを形成せずに、ＣＶＤ法もしくは塗布法を用いて絶縁膜によって前記側溝を埋め込んでもよい。
前記配線を形成する工程で、前記溝の深さとほぼ同じ厚さの前記配線を形成してもよい。
【００１２】
配線パターンの上面と溝が形成されていない絶縁膜の上面の高さがほぼ揃い、基板表面の広い領域での平坦性がより改善される。
本発明の半導体装置は、半導体基板上に形成され、ＣＶＤ法で形成された下層絶縁膜と塗布法で形成された上層絶縁膜の少なくとも２層を含む絶縁膜であって、塗布法で形成された前記上層絶縁膜の表面の一部領域に、底面に前記下層絶縁膜が露出した溝を有する前記絶縁膜と、前記溝の内部に形成された１つまたは複数の配線を含んで形成される配線層であって、前記溝の深さとほぼ同じ厚みを有し、前記溝の側壁との間に側溝を画定する配線層と、前記側溝を埋め込みかつ前記配線層を覆い、ＣＶＤ法で形成された他の絶縁膜とを有する。
【００１３】
前記配線の厚さが、前記溝の深さとほぼ同じであってもよい。
【００１４】
【発明の実施の形態】
図１（Ａ）〜図３を参照して、本発明の第１の実施例による配線層形成方法について説明する。
【００１５】
基板上に第１層目の配線がすでに形成されており、層間絶縁層を介してこの上層に第２層目の配線を形成する工程を例にとって説明する。
図１（Ａ）に示すように、半導体基板１上に絶縁膜２を介して第１層目の配線３が形成されている。この上に、ＣＶＤ法を用いて絶縁膜４を形成する。スピンナを用いて絶縁膜４上にガラス原料を溶かした溶剤を塗布し、この塗布膜をアニール（キュアリング）することでＳＯＧ膜５を形成する。
【００１６】
配線３によりできた基板上の段差は、ＳＯＧ膜５を形成することにより緩和され、基板表面がほぼ平坦化される。なお、絶縁膜４とＳＯＧ膜５を合わせた膜厚は、後の工程で形成する第２層目の配線の膜厚より厚くすることが好ましい。
【００１７】
図１（Ｂ）に示すように、ＳＯＧ膜５上にレジスト膜６を形成し、露光、現像の過程を経て、第２層目の配線を形成すべき領域を内包する領域に対応した開口を形成する。レジスト膜６をエッチングマスクとし、ドライエッチング法を用いてＳＯＧ膜５を表面から深さＤまでエッチングし、溝Ｇ１を形成する。
【００１８】
図１（Ｃ）に示すように、フォトリソグラフィにより絶縁膜４とＳＯＧ膜５に、配線３の一部表面を露出させるビアホール７を形成する。
基板表面に導電性膜を形成する。この際、溝Ｇ１およびビアホール７も、この導電性膜で埋められる。導電性膜の厚みは、溝の深さＤとほぼ等しくなるように設定することが好ましい。導電性膜をパターニングし、第２層目の配線８を形成する。溝Ｇ１は、あらかじめ第２層目の配線にあわせた平面形状を有しているので、配線８は溝Ｇ１の底面上にのみ形成される。また、配線８の厚みと溝Ｇ１の深さＤとがほぼ等しくなるようにすると、配線８の上面と溝が形成されていないＳＯＧ膜５の上面の高さがほぼ揃う。即ち、基板上の凸部の高さが揃う。
【００１９】
なお、配線表面と周囲の絶縁膜表面とは同じ高さになることが好ましいが、厳密に同じ高さでなくてもよい。例えば基板全面で表面の凹凸が露光装置の許容焦点深度以下になるようにすれば、露光工程が容易かつ高精度になる。
【００２０】
図２は、溝Ｇ１と溝Ｇ１の底面内に形成された第２層目の配線８の平面図である。Ｌ字型のパターンを有する溝Ｇ１の内部に溝Ｇ１のパターンに整合したＬ字型の配線８が形成されている。
【００２１】
図２に示すように、配線８の幅をＷｍとすると、配線８の両側にそれぞれ余裕の幅（マージン幅）ｓを加えた幅が溝Ｇ１の幅Ｗｅに相当する。図２には、配線８がＬ字型である場合の例を示しているが、Ｌ字以外の平面形状を有する場合も、溝Ｇ１の平面形状は配線８の周囲にマージン幅ｓを配した形状とする。
【００２２】
第２層目の配線８の側壁とそれに対応する溝Ｇ１の側壁の間には、マージン幅ｓの距離が存在するので、配線８の周囲には幅ｓの狭い側溝が存在することになる。
【００２３】
配線８を形成した際に、基板表面にできるだけ広い平坦な面を確保する為には、マージン幅ｓの大きさを狭くし、側溝の面積が小さいことが望まれる。しかし、狭くし過ぎると、フォトリソグラフィ時の位置合わせが困難となる。また、後の工程で、第２層目の配線８を形成した後、基板表面にＣＶＤ法を用いて絶縁膜とＳＯＧ膜を重ねて形成する必要がある場合は、マージン幅ｓが狭すぎると、これらの成膜工程で側溝の中にボイド等を発生させることがある。
【００２４】
よって、側溝は、埋め込みができる溝幅若しくはアスペクト比（溝深さ／溝幅）を有していることが望まれる。なお、ＣＶＤ法を用いた絶縁膜やＳＯＧ膜で側溝の埋め込みができる幅にフォトリソグラフイの合わせずれ量を加えてマージン幅ｓを設定しておけば、フォトリソグラフィ時の位置合わせを行うことは困難ではない。
【００２５】
マージン幅ｓの存在により、溝Ｇ１は配線幅に比較し広い幅を有する。ビアホール形成後に行う導電性膜の被覆工程において、ビアホールの埋め込みが可能な条件であれば溝Ｇ１の埋め込みは容易に行える。
【００２６】
このように、溝Ｇ１のパターンは、後の工程で形成する第２層目の配線のパターンに合わせてマージン幅ｓを配したものであるから、溝Ｇ１のパターニングの際用いるマスクパターンは、第２層目の配線用マスクパターンから簡単なデータ処理によって設計することができる。
【００２７】
第１の実施例による配線層形成方法によれば、第２層目の配線が形成された基板表面は、局所的には側溝による段差が存在するが、配線の上面は他の領域の上面とほぼ面一にすることができる。
【００２８】
図３に示すように、さらに基板上にＣＶＤ法による絶縁膜３１とＳＯＧ膜３２からなる層間絶縁膜を形成すると、局所的には側溝による段差が存在するが、この側溝が絶縁膜によって埋め込まれ、グローバルな平坦性を有する層間絶縁膜表面が得られる。この上に第３層目の配線３３を形成し、配線層３３上にパターニングの為のレジスト膜３４を塗布法を用いて形成する。グローバルな平坦性を有する基板表面上のレジスト膜の膜厚はほぼ揃うので、マスク３５を介し、レジスト膜３４を露光する際に、露光光の焦点が場所によってレジスト面からずれることがなく、精度の高いレジストパターンを得ることができる。
【００２９】
さらに、多層の配線層を積層する場合は、第２層目の配線８を形成する際に行ったように、予め、配線下層の層間絶縁膜に配線パターンに適合した溝を形成する工程を繰り返せば、各層の配線の上面を、他の領域の上面とほぼ面一にすることができる。
【００３０】
次に、本発明の第２の実施例による配線層形成方法について、図４（Ａ）〜図４（Ｃ）、および図５を参照して説明する。
図４（Ａ）に示すように、半導体基板１上に、絶縁膜２を介して第１層目の配線３が形成されている。ＣＶＤ法を用いて基板表面に絶縁膜４を形成する。絶縁膜４の厚みは、後の工程で形成する第２層目の配線の膜厚より厚くする。絶縁膜４上に回転塗布によりＳＯＧ膜５を形成し、基板表面を平坦化する。
【００３１】
図４（Ｂ）に示すように、基板全面のエッチバックを行う。ＳＯＧ膜５およびＣＶＤ法により形成した絶縁膜４が、どちらもほぼ等速度でドライエッチングされる条件で、ＳＯＧ膜５がすべて消滅するまでエッチバックする。絶縁膜４のほぼ平坦な表面が形成される。
【００３２】
この後の工程は第１の実施例で用いた工程と同様な手順で行う。絶縁膜４に第２層目の配線に整合した配線平面形状を有する溝Ｇ２を形成し、この後絶縁膜４にビアホールを形成する。さらに溝Ｇ２の底面上に第２層目の配線８を形成する。第１の実施例と同様に、配線８の上面と溝が形成されていない絶縁膜４の上面の高さがほぼ揃えれば、基板表面のグローバルな領域で平坦性を得ることができる。
【００３３】
ＳＯＧ膜は膜中に水分を含んでいることが多い為、ＳＯＧ膜に直接接する配線が、これらの水分の存在により腐食することがある。しかし、第２の実施例の配線形成方法によれば、溝Ｇ２を形成する前に、基板表面の全面をエッチバックしてＳＯＧ膜５をほぼエッチング除去してしまうので、第２層目の配線８はＣＶＤ法で形成した絶縁膜４上に形成され、ＳＯＧ膜５に直接接しない。よって、ＳＯＧ膜中の水分に起因する配線の腐食問題を回避することができる。
【００３４】
なお、上記の方法では、基板全面をエッチバックしＳＯＧ膜を全てエッチング除去しているが、全面エッチバックを行わずに、同様な効果を得ることもできる。例えば図５に示すように、溝Ｇ３の部分をエッチングする際に、溝Ｇ３の領域のＳＯＧ膜５を完全にエッチング除去できる深さまでエッチングを行い、ＣＶＤ法で形成した絶縁膜４を溝Ｇ３の底面に露出させ、配線８が直接ＳＯＧ膜５に接触しないようにしてもよい。この際は、配線８の表面とＳＯＧ膜５の表面をほぼ同じ高さにすればＳＯＧ膜５の厚みは配線８の厚みより薄く形成することになる。
【００３５】
第３の実施例について、図６（Ａ）〜図９（Ｈ）を参照して説明する。第３の実施例では、上述の第１もしくは第２の実施例の配線形成方法を用いてｎチャネルＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタを含む半導体装置を作製する。
【００３６】
図６（Ａ）を参照して、半導体基板１１上に、ソース／ドレイン領域１５ａ、コンタクト領域１５ｂを形成するまでの工程を説明する。これらの工程は、通常使用されているトランジスタの作製方法を用いればよいので、ここでは、主な工程のみについて簡単に説明する。
【００３７】
図６（Ａ）に示すように、Ｂがドープされたｐ型の面方位（１００）を持つＳｉ基板１１上に、ウェット酸化により厚いフィールド酸化膜１２を形成し、基板上に活性領域を画定する。
【００３８】
図中左側の活性領域の表面に、厚さ約９．５ｎｍの熱酸化膜１３を介して、ゲート電極１４を形成する。ゲート電極１４は、約１５０ｎｍの膜厚のＰ（燐）がドープされた多結晶Ｓｉ膜と、約１５０ｎｍの膜厚のＷＳｉ膜の２層よりなる。ゲート電極１４の左右の基板表面領域には、ｎ型の導電性を与えるＰ+ イオンをイオン注入法を用いて注入し、アニールによりこれらのイオンを活性化することで、ソース／ドレイン領域１５ａを形成する。
【００３９】
図中右側の活性領域には、基板１１と同じ導電型を与える例えばＢＦ2+イオンを注入し、アニールによりイオンを活性化し、コンタクト領域１５ｂを形成する。
【００４０】
次に、図６（Ｂ）〜図９（Ｈ）を参照し、第１層目の配線から第３層目の配線（最上配線層）までを形成する工程について説明する。
図６（Ｂ）に示すように、基板全面に常圧ＣＶＤ法を用いて膜厚約８００ｎｍのボロンフォスフォシリケートガラス（ＢＰＳＧ）膜１６を形成する。スピンナによるＳＯＧ膜の原料の塗布およびキュアリングにより、ＢＰＳＧ膜１６上に膜厚約３００ｎｍのＳＯＧ膜１７を形成する。キュアリングは、窒素雰囲気中で基板温度約４００℃にして約３０分間行う。ＳＯＧ膜１７が形成された基板表面はほぼ平坦化される。
【００４１】
図６（Ｃ）に示すように、ＳＯＧ膜１７上に第１層目の配線パターンと整合するパターンの開口を有するレジストパターン１８を形成する。反応性イオンエッチング（ＲＩＥ）装置を用い、レジストパターン１８をエッチングマスクとし、ＣＦ4 とＣＨＦ3 との混合ガスをエッチングガスとして、雰囲気圧力２００ｍＴｏｒｒ、高周波電力６００Ｗの条件でＳＯＧ膜１７およびＢＰＳＧ膜１６をドライエッチングし、溝Ｇ４を形成する。（なお、以下に続くＢＰＳＧ膜若しくはＳＯＧ膜のドライエッチングは、同様な条件で行うものとする）。溝Ｇ４の深さは約１０００ｎｍとする。残ったレジストパターン１８は除去する。
【００４２】
図７（Ｄ）に示すように、ソース／ドレイン領域１５ａ、およびコンタクト領域１５ｂの各領域の一部表面が露出するように、レジストマスクを用いてＢＰＳＧ膜１６を部分的にエッチングし、コンタクトホール１９を形成する。
【００４３】
図７（Ｅ）に示すように、溝Ｇ４の底面上に、コンタクトホール１９を埋め込む第１層目の配線２０を形成する。配線２０を形成する為、まずスパッタリング法を用いて、基板上にＷＳｉ膜とＡｌ−Ｓｉ−ＣｕからなるＡｌ合金膜をそれぞれ膜厚約５００ｎｍ形成する。Ａｌ合金膜２０ｂ上にレジストパターンを形成し、このレジストパターンをエッチングマスクとして、ＢＣｌ3 等のハロゲン系ガスを用いてＷＳｉ膜とＡｌ合金膜をドライエッチングする。ＷＳｉ膜２０ａとＡｌ合金膜２０ｂの２層からなる配線２０が形成される。
【００４４】
配線２０の厚みは溝Ｇ４の深さとほぼ等しいので、配線２０の上面と溝が形成されていないＳＯＧ膜１７の上面の高さがほぼ揃う。
既に第１の実施例において説明したように、溝Ｇ４の平面形状は第１層目の配線２０の平面形状の周囲にマージン幅ｓを加えた形状に設定している。しかし、第３の実施例のように複数の配線が、比較的近接した位置に配置され、隣接配線間隔がほぼマージン幅ｓと等しい場合は、各配線ごとに独立した溝を設けず、複数の配線に対し一つの溝を設けてもよい。
【００４５】
次に、図８（Ｆ）に示すように、プラズマＣＶＤ法を用いて、基板表面にＢＰＳＧ膜２１を膜厚約１００〜２００ｎｍ形成する。回転塗布およびキュアリングによりＳＯＧ膜２２を膜厚約５００〜６００ｎｍ形成する。なお、キュアリングは、上述したＳＯＧ膜１７を形成の際と同様の条件で行う。ＳＯＧ膜２２の表面は、グローバルな基板平坦性を有する。
【００４６】
なお、第３の実施例においては、マージン幅ｓを０．６μｍ以上に設定していれば、ＢＰＳＧ膜２１やＳＯＧ膜２２を形成する際、配線２０の側壁と溝Ｇ４の側壁間にできた側溝を、ボイド等を発生させることなく埋め込むことができる。
【００４７】
一方、マージン幅ｓを３μｍより大きくすると側溝が広くなりすぎ、配線層上に層間絶縁膜を形成した際に、側溝の凹部の形状が表面に残り、基板表面の良好な平坦性を得ることができない。よって、本実施例においては、マージン幅ｓを０．６〜３μｍの範囲で設定するのが好ましい。この最小マージン幅０．６μｍは、配線の最小線幅とほぼ等しい幅となっている。
【００４８】
図８（Ｇ）に示すように、ＳＯＧ膜２２の表面領域に、約５００ｎｍの深さを有し、第２層目の配線のパターンに整合するパターンを有する溝Ｇ５を形成する。ＳＯＧ膜２２およびＢＰＳＧ膜２１に、第１層目の配線と第２層目の配線を電気的に接続する為のビアホール２３を形成する。
【００４９】
図９（Ｈ）に示すように、溝Ｇ５とビアホール２３が形成されたＳＯＧ膜２２上にスパッタリング法を用いて、Ａｌ−Ｓｉ−Ｃｕ合金膜を膜厚約５００ｎｍ程度堆積する。このＡｌ合金膜をパターニングし、第２層目の配線２４を溝Ｇ５の底面上に形成する。ＳＯＧ膜２２の基板表面がグローバルな平坦性を有するので溝Ｇ５の底面の平坦性もほぼ良好なものとなる。よって、配線２４のパターニングを高い精度で得ることができる。
【００５０】
Ａｌ合金膜のエッチングは、ＢＣｌ3 等のハロゲンガスを用いてドライエッチングすればよい。配線２４の厚みは、溝Ｇ５の深さとほぼ等しいので、配線２４の上面と溝以外のＳＯＧ膜２２の上面の高さはほぼ揃っている。
【００５１】
プラズマＣＶＤ法を用いて、基板全面に厚さ約１００ｎｍのＢＰＳＧ膜２５を形成する。ＢＰＳＧ膜２５上に先の方法と同様な条件で、膜厚約３００ｎｍのＳＯＧ膜２６を形成する。ＳＯＧ膜２６の表面は、グローバルな平坦性を有する。
【００５２】
第３層目の配線を最上配線層とする場合は、第３層目の配線を形成する際の基板平坦性を充たしていれば十分なので、第２層目の配線２４上に形成するＢＰＳＧ膜２５およびＳＯＧ膜２６に第３層目の配線形状に対応した溝を形成する必要はないだろう。
【００５３】
必要なビアホールを開口した後、スパッタリング法およびフォトリソグラフィにより、ＳＯＧ膜２６上に厚さ約８００ｎｍのＡｌ−Ｓｉ−Ｃｕ合金膜からなる第３層目の配線２７を形成する。配線２７が形成される基板面の平坦性がグローバルに良好なので、高いパターニング精度を有する配線２７を得ることができる。
【００５４】
プラズマＣＶＤ法を用いて、フォスフォシリケートガラス（ＰＳＧ）膜とシリコン窒化膜（ＳｉＮX 膜）を各々膜厚５００ｎｍづつ連続的に堆積し、パッシベーション膜２８を形成する。必要に応じて、このパッシベーション膜２８にボンディングパッド用等の窓開けを行う。
【００５５】
第３の実施例では、第１から第３層目までの配線層を形成する工程について説明した。
上述の第３の実施例では、溝Ｇ４の形成工程において、本願における第２の実施例の方法を用い溝Ｇ４の領域のＳＯＧ膜を全てエッチング除去しており、溝Ｇ５の形成工程において、本願における第１の実施例の方法を用いているが、各工程で使用する配線層形成方法はこれに限らない。第１の実施例の方法、第２の実施例の方法のいずれを用いても基板表面のグローバルな平坦化を図ることができる。
【００５６】
また、さらに多層の配線層を形成する場合も、最上配線層の形成を除き、第１の実施例の方法もしくは第２の実施例の方法を繰り返し実施することで、各配線層形成に必要なリソグラフィ工程に対して十分な基板平坦性が得られる。
【００５７】
さらに、第２の実施例の方法を用いれば、配線が直接ＳＯＧ膜に接触しないので、ＳＯＧ膜中に残留する水分による配線層の腐食を防止できる。
なお、上述の実施例ではｎチャネルＭＯＳトランジスタの実施例について説明したが、ｐチャネルＭＯＳトランジスタ、ＣＭＯＳトランジスタを形成する場合にも、同様な配線層形成方法を使用することが可能である。さらに、これらのトランジスタの作製に限らず、多層配線を有する素子を形成する際、同様な配線層形成方法を使用することができる。
【００５８】
上述の実施例においては、各配線層間の絶縁層を、ＣＶＤによる絶縁膜とＳＯＧ膜の２層で形成する場合の例のみを示したが、ＣＶＤ法による絶縁膜１層の場合でも、同様な方法で基板表面のグローバルな平坦化を得ることは可能である。例えば、予めＣＶＤ法による絶縁膜のみを厚く形成し、表面の凹凸を化学機械的研磨（ＣＭＰ）等を用いて、平滑化し、この後に溝を形成してもよいだろう。
【００５９】
上述の実施例では、各配線層間に形成するＣＶＤ法による絶縁膜の材料として、ＢＰＳＧ膜を用いているが、ＢＰＳＧ膜に限らず、ＳｉＯX 膜、ＳｉＮX 膜、ＰＳＧ膜、ＢＳＧ膜等いずれの膜を形成してもよい。
【００６０】
以上実施例に沿って本発明を説明したが、さらに種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。
【００６１】
【発明の効果】
以上説明したように、本発明によれば、配線を形成した基板表面の広い領域で、基板表面の凸部の高さを揃えることができる。さらにＣＶＤ法および塗布法により配線上に絶縁膜を形成すると、グローバルな平坦性を有する絶縁膜表面を得ることができる。よって、配線層のパターニングを行う際、パターニング領域の基板平坦性を確保できる為、基板表面の凹凸の影響を受けない良好なレジストパターンを形成でき、配線パターンの歩留りの低下を抑制することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施例による配線層形成方法を示す基板の断面図である。
【図２】本発明の第１の実施例による配線層形成方法における溝と配線を示す平面図である。
【図３】本発明の第１の実施例による配線層形成方法を示す基板の断面図である。
【図４】本発明の第２の実施例による配線層形成方法を示す基板の断面図である。
【図５】本発明の第２の実施例によるもう一つの配線層形成方法を示す基板の断面図である。
【図６】本発明の実施例によるＭＯＳトランジスタを含む半導体装置の製造方法を説明する為の基板の断面図である。
【図７】本発明の実施例によるＭＯＳトランジスタを含む半導体装置の製造方法を説明する為の基板の断面図である。
【図８】本発明の実施例によるＭＯＳトランジスタを含む半導体装置の製造方法を説明する為の基板の断面図である。
【図９】本発明の実施例によるＭＯＳトランジスタを含む半導体装置の製造方法を説明する為の基板の断面図である。
【図１０】従来の多層配線形成方法を説明するための基板の断面図である。
【符号の説明】
１・・・半導体基板、２・・・絶縁膜、３・・・配線、４、３１・・・絶縁膜、５、３２・・・ＳＯＧ膜、６・・・レジストパターン、７・・・ビアホール、８、３３・・・配線、１１・・・Ｓｉ基板、１２・・・フィールド酸化膜、１３・・・熱酸化膜、１４・・・ゲート電極、１５ａ・・・ソース領域／ドレイン領域、１５ｂ・・・コンタクト領域、１６・・・ＢＰＳＧ膜、１７・・・ＳＯＧ膜、１８・・・レジストパターン、１９・・・コンタクトホール、２０・・・配線、２１・・・ＢＰＳＧ膜、２２・・・ＳＯＧ膜、２３・・・ビアホール、２４・・・配線、２５・・・ＢＰＳＧ膜、２６・・・ＳＯＧ膜、２７・・・配線、２８・・・パッシベーション膜、３４・・・レジスト膜、３５・・・マスク、１０１・・・半導体基板、１０２・・・絶縁膜、１０３・・・第１配線層、１０４・・・絶縁膜、１０５・・・ＳＯＧ膜、１０６・・・レジストパターン、１０７・・・ビアホール、１０８・・・配線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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