(57)【特許請求の範囲】
【請求項１】
外部アドレスの入力に応じて外部クロックに同期する内部アドレスを連続的に発生し、該当メモリセルとデータのアクセス動作を行う半導体メモリ装置の内部カラムアドレス発生回路において、
外部から初期入力される外部アドレスを前記外部クロックに同期して初期の内部カラムアドレスとして出力し、そして、内部入力ノードに入力されるカウントビット出力信号を前記外部クロックに同期して前記内部カラムアドレスとして出力するカラムアドレスバッファと、
該カラムアドレスバッファから出力される前記内部カラムアドレスを入力とし、前記カラムアドレスバッファの前記内部入力ノードに提供される前記カウントビット出力信号を発生する非同期カウンタとを備え、
該非同期カウンタは、キャリー信号の発生状態に応じて、前記カラムアドレスバッファから入力される前記内部カラムアドレスと同相又は反対位相の前記カウントビット出力信号を発生することを特徴とする半導体メモリ装置の内部カラムアドレス発生回路。
【請求項２】
前記カラムアドレスバッファは、
前記外部アドレスのレベルを変換し、セットアップ及びホールド時間を制御する時間だけ遅延させてバッファリング入力するバッファ手段と、
該バッファ手段を通じた前記外部アドレスか前記内部入力ノードの前記カウントビット出力信号のうちのいずれか一つを、前記外部クロックに同期して選択的に前記内部カラムアドレスとして出力するアドレス選択手段と、
該アドレス選択手段から出力される前記内部カラムアドレスをラッチして出力するラッチ手段と、を備える請求項１に記載の内部カラムアドレス発生回路。
【請求項３】
前記非同期カウンタは、
前記内部カラムアドレス、バースト長信号及びバースト長さをカウントするカウンタの出力との論理をとって前記キャリー信号を発生するキャリー信号発生手段と、
前記内部カラムアドレスが入力されるブロックと、
前記キャリー信号の第1論理を検出して前記内部カラムアドレスの入力位相と反対位相の前記カウントビット出力信号を前記カラムアドレスバッファの前記内部入力ノードへ供給する第1出力手段と、
前記キャリー信号の第２論理を検出して前記内部カラムアドレスの入力位相と同一位相の前記カウントビット出力信号を前記カラムアドレスバッファの前記内部入力ノードへ供給する第２出力手段と、を備える請求項１又は請求項２に記載の内部カラムアドレス発生回路。
【請求項４】
前記キャリー信号発生手段が最初のアドレスによるサイクルを“０”としてバースト実行により数えられたサイクルの個数で前記キャリー信号を発生するようになっており、発生した前記キャリー信号に基づいてインターリーブモードで前記内部カラムアドレスを発生するようになっている請求項３に記載の内部カラムアドレス発生回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体メモリ装置のカラムアドレス発生回路に関し、特に同期式ダイナミックランダムアクセスメモリで一つの外部アドレスの入力に応じて多数の内部カラムアドレスを発生させる内部カラムアドレス発生回路に関する。
【０００２】
【従来の技術】
最近の半導体メモリ装置は、高集積化とともに、高性能化における二つの方向に発展している。即ち、外部システムの性能に合わせて半導体メモリ装置のデータアクセス速度の高速化と動作帯域幅を高帯域幅にする方向である。このようなメモリ装置の高性能化は、新たな機能及び構造を試みることによりなされるが、その中の一つがバーストモード(Burst mode)であって、これは、同期式プロトコル(Synchronous Protocol)を採用した同期式ダイナミックランダムアクセスメモリ（以下、“ＳＤＲＡＭ”とする。）で使用されている。
【０００３】
通常のダイナミックランダムアクセスメモリでは、一つのカラムアドレスに対してデータ入出力端当たり１ビットのデータを入出力するのに対して（但し、ニブルモードダイナミックランダムアクセスメモリ及び拡張ニブルモードのメモリ製品は除外される。）、ＳＤＲＡＭでは、一つの外部カラムアドレスの入力に応じてｎ個（ｎは１，２，４，８、フルページ）のデータが外部から供給されるシステムクロックと同期して入出力されるように動作する。従って、ｎ＝１でない場合には、チップ内部でｎ−１個の複数の内部カラムアドレスが自動的に発生し、これらの内部カラムアドレスはカラムデコーダへ提供されることになる。この内部カラムアドレスを発生する回路を有するＳＤＲＡＭの一例は、本願出願人により１９９３年４月２７日付で出願された韓国特許出願第９３−７１２７号（以下、“先行出願”という。）に詳細に開示されている。なお、本明細書では、チップ外部から与えられる外部カラムアドレスに対して、チップ内部で発生するカラムアドレスを内部カラムアドレスと称している。
【０００４】
図１は、従来技術に従う内部カラムアドレス発生回路のブロック図であって、これは、初期内部カラムアドレス信号CAiINTの入力に応じてクロックに同期して増加するビット出力信号PCAiを発生する同期カウンタ１２と、アクセス初期時に初期外部カラムアドレスAiの入力に応じて内部カラムアドレスCAiと初期内部カラムアドレス信号CAiINTとを同時に出力し、これに続いて同期カウンタ１２から出力されるビット出力信号PCAiの入力に応じて内部カラムアドレスCAiを出力するカラムアドレスバッファ１４と、から構成される。
【０００５】
図２は、図１の同期カウンタ１２とカラムアドレスバッファ１４の動作を説明するタイミングチャートである。
【０００６】
図３は、図１のカラムアドレスバッファ１４の詳細構成図であって、これは、外部カラムアドレスAiのＴＴＬレベルをＣＭＯＳレベルに変換するレベル変換器１６と、レベル変換器１６の出力を遅延する遅延器１８と、多数の論理ゲートと、伝送ゲートと、で構成される。なお、このカラムアドレスバッファ１４の詳細な構成については、先行出願の６６頁〜６８頁に詳細に掲載されている。
【０００７】
図４は、図１の同期カウンタ１２のブロック構成を概略的に示す図である。図５及び図６は図４に示す同期カウンタ１２の単位カウンタの一構成例を示す図であって、図５はインターリーブモードの計数回路の構成図、図６はシーケンシャルモードの計数回路の構成図である。
【０００８】
ここで同期カウンタ１２は、図４のように、８個のステージＳＴ１〜ＳＴ８からなる８ビットカウンタである。このように構成された同期カウンタ１２と、同期カウンタ１２内の単位カウンタ、即ちステージＳＴ１〜ＳＴ８の各構成を示す図５のインターリーブモードカウンタ及び図６のシーケンシャルモードカウンタの詳細な構成とこれらの動作については、先行出願の６８頁〜７３頁にわたって非常に詳細に掲載されている。尚、前記インターリーブモードカウンタとシーケンシャルモードカウンタは、本出願人により特許出願された韓国特許出願第９２- １８１３０号（名称：インターリーブモードを有するカウンタ）及び韓国特許出願第９４- １１４８５号（名称：同期カウンタ及びそのキャリ伝播方法）で詳細に開示されている。このような構成を有するカウンタの動作については先行出願の出願書類を参照されたい。
【０００９】
図７は、図５と図６の単位カウンタで構成した同期カウンタ１２を有する図１の内部カラムアドレス発生回路において、内部カラムアドレス発生時に生じる問題を具体的に説明するためのタイミングチャートである。
【００１０】
図１のような従来の内部カラムアドレス発生回路は、図３のような回路構成のカラムアドレスバッファ１４と、図４、図５、図６のような回路構成の同期カウンタ１２と、を使用しているために、同期カウンタ１２がカラムアドレスバッファ１４に対して独立的に形成するカウンティングループによってビット出力信号PCAi（PCA0〜PCA7；図４）を生成するようになっている。この際、同期カウンタ１２は、図２で示すように、カラムアドレスバッファ１４から初期値設定のために外部カラムアドレスAiの一番目のサイクルを受け入れた後は内部カラムアドレスPCAiを発生させるために何の入力も受け入れることなく、ただ内部カラムアドレスPCAiのみをカラムアドレスバッファ１４へ伝送し、カラムアドレスバッファ１４内のドライバを用いて必要なところへ伝送する。
【００１１】
【発明が解決しようとする課題】
このような従来の内部カラムアドレス発生回路では、同期カウンタ１２のキャリーが誤って発生してしまう。即ち、ラッチノード“ＹＹ”（図５，図６参照）でラッチされる有効(Valid)なキャリーが、初期値をもつ新たなビット出力信号PCAiに従って生成されるのに先だって、単位カウンタ内のラッチノード“ＹＹ”でラッチされていたビット出力信号PCAiが図７の“ａ”区間で示されるような無効キャリーを引き起こす。そして、この無効キャリーが例えば論理的に“ハイ”の状態となっており、予め定められた時間内に有効な値で置き換えられることがない場合には、同期カウンタ１２の出力データ（ビット出力信号PCAi）が無効キャリーによって反転してしまい、この状態は図７の“ｂ”区間で示されるようにもはや有効な値への回復が不可能となってしまう。更に、上記内部カラムアドレス発生回路は、同期カウンタ１２が独立的なループを有し、カラムアドレスバッファ１４はただ単にドライバの役割を果たすのみとなっているので、カウンタ構造が非常に複雑になるという問題が発生する。
【００１２】
図７のタイミングチャートを参照して、同期カウンタ１２とカラムアドレスバッファ１４を備える図１の内部カラムアドレス発生回路で、内部カラムアドレス信号発生時に生じる問題点をより詳細に説明する。
【００１３】
従来の内部カラムアドレス発生回路は、図７で示すように、クロックφCLKが論理“ハイ”の区間（図７のＡ区間）でキャリーを計算し、クロックφCLKが論理“ロウ”区間（図７のＢ区間）で、計算されたキャリーにより上位アドレスのカウンティング動作を制御する。チップ外部から供給される初期外部カラムアドレスAiに応じてカラムアドレスバッファ１４が出力する初期カラムアドレスCAiINTが同期カウンタ１２内のノードＹＹでラッチされて同期カウンタ１２の初期化が行われる場合（図７のｃ区間）、ｃ区間がＡ区間よりも短いために、クロックφCLKの立ち上がりエッジから信号BITSETが上昇する区間の間にカウンタから無効キャリーが発生する。例えば、図７で示すように、初期外部カラムアドレスAiが“５１０”として与えられる直前のサイクルのアドレスも“５１０”の値を有すると、前記カウンタ内のノードＹＹの値は“５１１”であって、図７の“ａ”区間に無効な“ハイ”状態のキャリーが発生する。この際、図７の“ｃ”区間でカウンタのノードＹＹに与えられる値は“５１０”なので、初期最下位カラムアドレス情報LSB CAOINTの論理“ロウ”情報が前記無効な論理“ハイ”状態のキャリーを論理“ロウ”にリセットしなければならない（ロウキャリーの増加問題）(Low Carry Propagation) 。もしも、このようなリセットが、クロックφCLKが“ハイ”の区間で完全になされなければ、前記クロックφCLKが“ロウ”の区間で、無効キャリー“ハイ”によって最上位カラムアドレス情報MSB CAiが間違ってカウントされる。すなわち、ノードＹＹの値が変わってはいけないが、図７の“ｂ”区間で示されるように、“０”の値に変化して間違ったアドレスに遷移する。このような場合、一度間違って発生したアドレスは、回復が不能でシステムエラーを発生する原因となる。
【００１４】
こうした従来の内部カラムアドレス発生回路を背景になされたのが本発明であって、その目的は、非同期カウンタを用いて内部カラムアドレスを発生する内部カラムアドレス発生回路を提供することにある。
【００１５】
また、本発明の他の目的は、外部アドレスの入力を受けて内部カラムアドレスを出力するカラムアドレスバッファと、外部アドレス入力に応じて内部的に増加するカウンタと、を含んで、単一のカウンティングループを有する内部カラムアドレス発生回路を提供することにある。
【００１６】
【課題を解決するための手段】
上記目的を達成するために本発明は、外部アドレスの入力に応じて外部クロックに同期する内部アドレスを連続的に発生し、該当メモリセルとデータのアクセス動作を行う半導体メモリ装置の内部カラムアドレス発生回路について、外部から初期入力される外部アドレスを外部クロックに同期して内部カラムアドレスとして出力し、そして、内部入力ノードに入力されるカウントビット出力信号を外部クロックに同期して内部カラムアドレスとして出力するカラムアドレスバッファと、キャリー発生状態に応じて、カラムアドレスバッファから入力される内部カラムアドレスと同相又は反対位相のカウントビット出力信号を発生する非同期カウンタと、を備えることを特徴とする半導体メモリ装置の内部カラムアドレス発生回路を提供する。
【００１７】
上記カラムアドレスバッファは、外部アドレスのレベルを変換し、セットアップ及びホールド時間を制御する時間だけ遅延させてバッファリング入力するバッファ手段と、バッファ手段を通じた外部アドレスか内部入力ノードのカウントビット出力信号のうちのいずれか一つを、外部システムクロックに同期して選択的に内部カラムアドレスとして出力するアドレス選択手段と、アドレス選択手段から出力される内部カラムアドレスをラッチして出力するラッチ手段と、を備える回路構成とすることができる。
【００１８】
また、上記非同期カウンタについては、キャリー信号を発生するキャリー信号発生手段と、内部カラムアドレスが入力されるブロックと、キャリー信号の第１論理を検出して内部カラムアドレスの入力位相と反対位相のビット出力信号をカラムアドレスバッファの内部入力ノードへ供給する第１出力手段と、キャリー信号の第２論理を検出して内部カラムアドレスの入力位相と同一位相のビット出力信号をカラムアドレスバッファの内部入力ノードへ供給する第２出力手段と、を備える回路構成とすることができる。
【００１９】
この内部カラムアドレス発生回路は、キャリー信号発生手段が最初のアドレスによるサイクルを“０”としてバースト実行により数えられたサイクルの個数でキャリーを発生するようになっており、発生したキャリー信号に基づいてインターリーブモードで内部カラムアドレスを発生することが可能である。
【００２０】
【発明の実施の形態】
以下、本発明の実施形態について図面を参照しつつ詳細に説明する。
【００２１】
図８は、一実施形態による内部カラムアドレス発生回路のブロック図であって、これは、チップ外部から供給される初期外部カラムアドレスAiの入力に応じて内部カラムアドレスCAiを出力し、これに続いてビット出力信号PCAiの入力に応じて、システムクロックと同期する内部カラムアドレスCAiを出力するカラムアドレスバッファ１００と、カラムアドレスバッファ１００の出力ノードが接続され、カラムアドレスバッファ１００の入力ノードにその出力ノードを接続してある非同期カウンタ１０２と、から構成される。
【００２２】
図９は、図８に示す内部カラムアドレス発生回路の動作説明を行うためのタイミングチャートであって、内部カラムアドレス発生回路の動作フローを具体的に示してある。
【００２３】
図１０は図８に示すカラムアドレスバッファ１００の詳細構成図の一例で、図１１は図８に示す同期カウンタの構成図の一例である。
【００２４】
次に、図９〜図１１を参照しつつ図８に示す内部カラムアドレス発生回路の動作を詳細に説明する。
【００２５】
図８に示すカラムアドレスバッファ１００と非同期カウンタ１０２は、図９で示すように、クロックφCLKごとに内部カラムアドレスCAiとビット出力信号PCAiとをやり取りしている。図８の内部カラムアドレス発生回路は、図１０及び図１１で示すように、カラムアドレスバッファ１００で内部カラムアドレスCAiのカウントをクロックφCLKと同期させ、非同期カウンタ１０２自体はクロックφCLKの直接的な支配を受けず非同期となっている。従って、この内部カラムアドレス発生回路は、システムクロックφCLKの入力によりカラムアドレスバッファ１００が直接内部カラムアドレスCAiを出力させるようにしてあるので、従来回路のような同期カウンタ１２によってクロックφCLKに同期してカウントを実行して出力されるビット出力信号PCAiを受けてカラムアドレスバッファ１４が内部カラムアドレスを発生するようになっている回路構成と比較して、より高速に内部カラムアドレスCAiを発生することができることになる。また、図１１のように構成される非同期カウンタ１０２の回路構成によれば、別途カウンタの初期化が不要になり、これにより、内部カラムアドレスCAiのみを使用してキャリーを発生させるので無効キャリーが発生することがない。
【００２６】
カラムアドレスバッファ１００は、図１０に示すように、カラムアドレスCAiをシステムクロックφCLKに同期して出力するが、信号φCAが論理“ハイ”か論理“ロウ”であるかに応じて、信号入力部２０又は信号入力部２２の何れかのパスを通じて発生する。この信号φCAは、読出または書込命令が入ってきた時、システムクロックφCLKが論理“ハイ”になる前に論理“ハイ”に遷移し、システムクロックφCLKが論理“ロウ”になると、所定の遅延後論理“ロウ”に遷移する信号である。従って、信号φCAが論理“ハイ”であれば、ＮＡＮＤゲート３０の出力が論理“ロウ”に遷移することにより、初期外部カラムアドレスAiが信号入力部２０内の伝送ゲート２４、ラッチ２６、伝送ゲート２８、出力ノードに接続されたラッチ３８、インバータ４０を順に通じて内部カラムアドレスCAiを出力する。
【００２７】
一方、信号φCAが論理“ロウ”であれば、ＮＡＮＤゲート３６の出力が論理“ロウ”で出力され、これにより、非同期カウンタ１０２から出力されるビット出力信号PCAi（PCAiB）が信号入力部２２、ラッチ３８、インバータ４０を順に通じて内部カラムアドレスCAiを出力する。即ち、カラムアドレスバッファ１００は、最初の読出または書込命令が入ってきた後、初期外部カラムアドレスAiがレベル変換器１６とセットアップ／ホールド時間を制御する遅延回路１８とを経てから信号入力部２０でラッチされるパスを通じて内部カラムアドレスCAiを出力する。そして、これに続いてシステムがバーストモードで動作する際には、連続的に内部カラムアドレスCAiを出力するために、直前クロックサイクルの内部カラムアドレスCAiを受け入れて非同期カウントした（順次モードにおける直前クロックサイクルの内部カラムアドレスCAi＋１に相当する）ビット出力信号PCAiBが入力される信号入力部２２のパスを通じて内部カラムアドレスCAiを発生させる。
【００２８】
このような動作によって発生した内部カラムアドレスCAiは、次のサイクルに内部アドレス信号として出力するためカラムアドレスバッファ１００に待機させるが、これは、非同期カウンタ１０２により実行される。このように内部カラムアドレスCAi（CA0〜CA7）をビット出力信号PCAiB(PCA0B〜PCA7B)に変換する非同期カウンタ１０２は、図１１に示す構成を有する。
【００２９】
図１１の非同期カウンタ１０２は、従来の同期カウンタ１２とは異なり、内部に独立的なカウンティングループを有していない。そのため、クロックφCLKの制御を受けることなく、ただ単にカラムアドレスCAiを受け入れてから次のサイクルのCAi値を計算しビット出力信号PCAiBとして出力する。
【００３０】
また、図１１の非同期カウンタ１０２は、カラムアドレスバッファ１００から出力される内部カラムアドレスCAi（CA0〜CA7）を受けてキャリー計算と出力が制御されるために、図４、図５及び図６のようなカウンタの初期セットアップが不要となる。本例の非同期カウンタ１０２は、内部カラムアドレスCAiからビット出力信号PCAiBを出力するパスと、内部カラムアドレスCAiBからビット出力信号PCAiを出力するパスと、を有する。すなわち、例えば内部カラムアドレスＣＡ４は、インバータを通じることで反転出力ＣＡ４Ｂとなるが、この反転出力ＣＡ４Ｂがさらにインバータと上段の伝送ゲートとインバータを通じてビット出力信号ＰＣＡ７Ｂとして出力されるパスが前者のパスに対応する。一方、反転出力ＣＡ４Ｂが下段の伝送ゲートとインバータを通じてビット出力信号ＰＣＡ７として出力されるパスが後者のパスに対応する。このように２つのパスを有する非同期カウンタ１０２は、キャリーの値が“ハイ”であればデータ値を反転させ、キャリーの値が論理“ロウ”であれば元のデータ値を有するようにすることにより、無効なキャリーによって間違ったビット出力信号PCAiBが出力されたとしても、キャリーが有効な値に戻ってくると、有効なビット出力信号PCAiBの値に回復でき、このような回復動作が次のサイクルのクロックφCLKの論理“ロウ”から論理“ハイ”への遷移前に行われると、無効な内部カラムアドレスCAiの出力は無くなるようになっている。
【００３１】
この非同期カウンタ１０２は、チップにおけるアドレスAiピンの配置位置のために二つのブロックに分けられていて、バースト長によって動作するブロックが異なるようにしてある。この点は従来の非同期カウンタと同じである。例えば、バースト長が“８”の場合、バースト長信号SZ8，SZ4は論理“ハイ”の値を有する。この時、非同期カウンタ１０２では、カラムアドレスバッファ１００で生成される内部カラムアドレスCA0，CA1，CA2の入力を受け入れて、ビット出力信号PCA0B，PCA1B，PCA2Bを発生させるために３つの単位カウンタのみが動作する。そして、この場合に最初に入力される初期外部カラムアドレスAiが“５”であれば、５、６、７、０、１、２、３、４の順にカウントが遂行される。すなわち、内部アドレスビットCA2よりも上位のアドレスビットは遷移しない。
【００３２】
一方、図１１に入力されるアドレスモード信号φINTELは、非同期カウンタ１０２がインターリーブモードでカウントする時に論理“ハイ”で入力されるもので、バースト長信号SZiが１、２、４、８の場合に意味があり、この場合、各内部カラムアドレスCAiを制御するキャリーは、CAiの代わりに信号COSCNTi（COSCNT0,COSCNT1）により発生するようになっている。信号COSCNTiがｉ＝０、１の２つにのみ入力されるのは、インターリーブモードのカウントがバースト長さ８まで有効なので、インターリーブモードでは最大CA0，CA1，CA2の３つの単位カウンタのみが動作するためである（実際にインターリーブモードに意味があるのは、バースト長が４と８のときであり、バースト長が“１”の時はカウントは行われず、またバースト長が“２”の時にはシーケンシャルモードの結果と同一となる。）。このような信号COSCNTi（ｉ＝０、１）は、読出／書込命令が入ってくると、（０，０）にリセットされて（０，０）→（０，１）→（１，０）→（１，１）に増加するもので、バースト長さを計数するカウンタの出力である（ＳＤＲＡＭは、バースト終了後、自動的にデータ入力及びデータ出力を停止する。）フルページカウントの場合、バースト長さSZ512、SZ8、SZ4等は“ハイ”であり、インターリーブモードは無くなる。即ち、バースト長さSZ512が論理“ハイ”になることによって、アドレスモード信号φINTELの“ハイ”状態は無視される。φCARCはカウンタの全体的なオン／オフを決定する信号であって、φCARCが論理“ハイ”であればカウンタが動作する。
【００３３】
【発明の効果】
本発明の内部カラムアドレス発生回路によれば、初期セットアップパスがなく、内部カラムアドレスCAiによってキャリーを形成することにより、無効なキャリーの発生に基づく従来回路の問題点を解消できると共に、カウンタの回路構造も簡単になってチップレイアウトを小さくすることができる。また、システムクロックに同期したカウント動作をカラムアドレスバッファで実行することにより、簡単な処理ステップで高速にカラムアドレスを発生させることができる。さらに、本発明によれば、ＣＡｉ→ＰＣＡｉＢ、ＣＡｉＢ→ＰＣＡｉの２つのパスを設け、キャリー値により選択されるパス制御を行うようにしているので、無効キャリーによる誤動作を防止することができる。
【図面の簡単な説明】
【図１】一従来例による半導体メモリ装置の内部カラムアドレス発生回路のブロック図。
【図２】図１に示すカラムアドレス発生回路の動作タイミングチャート。
【図３】図１に示すカラムアドレスバッファの詳細構成図。
【図４】図１に示す同期カウンタのブロック構成図。
【図５】図４に示す同期カウンタ内の単位カウンタの一構成例であって、インターリーブモードとして動作するカウンタの構成を示す図。
【図６】図４に示す同期カウンタ内の単位カウンタの他の構成例であって、シーケンシャルモードとして動作するカウンタの構成を示す図。
【図７】図５、図６に示す単位カウンタで構成された同期カウンタを有する図１の内部カラムアドレス発生回路について、内部カラムアドレスの発生時に生じる問題を具体的に説明するためのタイミングチャート。
【図８】本発明の一実施形態による内部カラムアドレス発生回路のブロック図。
【図９】図８に示す内部カラムアドレス発生回路の動作タイミングチャート。
【図１０】図８に示すカラムアドレスバッファの一実施形態を示す図。
【図１１】図８に示す同期カウンタの一実施形態を示す図。
【符号の説明】
１００        カラムアドレスバッファ
１０２        同期カウンタ
Ａｉ          外部カラムアドレス
ＰＣＡｉ      ビット出力信号
ＰＣＡｉＢ    ビット出力信号
ＣＡｉ        内部カラムアドレス
ＣＡｉＢ      内部カラムアドレス
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
0003783890.tif 000009
【図９】
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【図１０】
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【図１１】
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