(57)【特許請求の範囲】
【請求項１】
第１のハイレベル電位および第１のローレベル電位を有する論理入力信号を入力して第２のハイレベル電位および第２のローレベル電位を有する論理出力信号を出力するレベルシフト回路であって、
電流源と、
前記論理入力信号に応じてオンオフする論理入力素子と、
前記第２のハイレベル電位および前記第２のローレベル電位の何れか一方の電位を基準電位として動作し、前記電流源の電流が入力側素子に供給され、前記論理入力素子に出力側素子が直列接続され、前記出力側素子より前記論理出力信号が取り出されるカレントミラーと、
前記第２のハイレベル電位および前記第２のローレベル電位の何れか他方の電位に接続されることにより、前記論理入力素子がオンした時には前記論理出力信号のレベルを前記第２のハイレベル電位および前記第２のローレベル電位の何れか他方の電位に制限する電圧リミッタとを備えたレベルシフト回路。
【請求項２】
第３のハイレベル電位および第３のローレベル電位の何れか一方の電位と前記論理入力素子との間に接続され、前記論理入力素子の電流量を前記出力側素子よりも大きくする電流増大手段をさらに備えた請求項１記載のレベルシフト回路。
【請求項３】
ソースに第１のハイレベル電源電圧（ＶＤＤ１）が印加され、ゲートに第１のローレベル電源電圧（ＶＳＳ１）が印加され、電流源となる第１のｐ型ＭＯＳトランジスタ（Ｍ１１）と、
ソースに前記第１のハイレベル電源電圧（ＶＤＤ１）が印加され、ゲートに論理入力信号（ＩＮ）が入力される第２のｐ型ＭＯＳトランジスタ（Ｍ１２）と、
ドレインおよびゲートに前記第１のｐ型ＭＯＳトランジスタ（Ｍ１１）のドレインが接続されソースに第２のローレベル電源電圧（ＶＳＳ２）が印加され、カレントミラーの入力側素子となる第１のｎ型ＭＯＳトランジスタ（Ｍ１３）と、
ゲートに前記第１のｐ型ＭＯＳトランジスタ（Ｍ１１）のドレインが接続されソースに前記第２のローレベル電源電圧（ＶＳＳ２）が印加され、ドレインから論理出力信号（ＯＵＴ）が出力され、前記カレントミラーの出力側素子となる第２のｎ型ＭＯＳトランジスタ（Ｍ１４）と、
ソースに前記第２のｐ型ＭＯＳトランジスタ（Ｍ１２）のドレインが接続され、ゲートおよびドレインに前記第２のｎ型ＭＯＳトランジスタ（Ｍ１４）のドレインが接続され、前記論理出力信号（ＯＵＴ）の電圧を制限する電圧リミッタを構成する第３のｐ型ＭＯＳトランジスタ（Ｍ１５）と、
ソースに前記第２のｐ型ＭＯＳトランジスタ（Ｍ１２）のドレインが接続され、ゲートに第２のハイレベル電源電圧（ＶＤＤ２）が印加され、ドレインに前記第２のローレベル電源電圧（ＶＳＳ２）が印加され、前記電圧リミッタを構成する第４のｐ型ＭＯＳトランジスタ（Ｍ１６）とを備えたレベルシフト回路。
【請求項４】
ソースに第１のハイレベル電源電圧（ＶＤＤ１）が印加され、ゲートに第１のローレベル電源電圧（ＶＳＳ１）が印加され、電流源となる第１のｐ型ＭＯＳトランジスタ（Ｍ１１）と、
ソースに前記第１のハイレベル電源電圧（ＶＤＤ１）が印加され、ゲートに論理入力信号（ＩＮ）が入力された第２のｐ型ＭＯＳトランジスタ（Ｍ１２）と、
ドレインおよびゲートに前記第１のｐ型ＭＯＳトランジスタ（Ｍ１１）のドレインが接続されソースに第２のローレベル電源電圧（ＶＳＳ２）が印加され、カレントミラーの入力側素子となる第１のｎ型ＭＯＳトランジスタ（Ｍ１３）と、
ゲートに前記第１のｐ型ＭＯＳトランジスタ（Ｍ１１）のドレインが接続されソースに前記第２のローレベル電源電圧（ＶＳＳ２）が印加され、ドレインから論理出力信号（ＯＵＴ）が出力され、前記カレントミラーの出力側素子となる第２のｎ型ＭＯＳトランジスタ（Ｍ１４）と、
エミッタに前記第２のｐ型ＭＯＳトランジスタ（Ｍ１２）のドレインが接続され、ベースおよびコレクタに前記第２のｎ型ＭＯＳトランジスタ（Ｍ１４）のドレインが接続され、前記論理出力信号（ＯＵＴ）の電圧を制限する電圧リミッタを構成する第１のｐｎｐ型バイポーラトランジスタ（Ｑ１１）と、
エミッタに前記第２のｐ型ＭＯＳトランジスタ（Ｍ１２）のドレインが接続され、ベースに第２のハイレベル電源電圧（ＶＤＤ２）が印加され、コレクタに前記第２のローレベル電源電圧（ＶＳＳ２）が印加され、前記電圧リミッタを構成する第２のｐｎｐ型バイポーラトランジスタ（Ｑ１２）とを備えたレベルシフト回路。
【請求項５】
第１のｐ型ＭＯＳトランジスタ（Ｍ１１）のドレインに第５のｐ型ＭＯＳトランジスタ（Ｍ１７）のソースが接続され、前記第１のｐ型ＭＯＳトランジスタ（Ｍ１１）のドレインに代えて、前記第５のｐ型ＭＯＳトランジスタ（Ｍ１７）のドレインに第１のｎ型ＭＯＳトランジスタ（Ｍ１３）のドレインおよびゲートならびに第２のｎ型ＭＯＳトランジスタ（Ｍ１４）のゲートが接続され、前記第５のｐ型ＭＯＳトランジスタ（Ｍ１７）のゲートに第２のハイレベル電源電圧（ＶＤＤ２）が印加された請求項３または４記載のレベルシフト回路。
【請求項６】
ソースに第１のローレベル電源電圧（ＶＳＳ１）が印加され、ゲートに第１のハイレベル電源電圧（ＶＤＤ１）が印加され、電流源となる第１のｎ型ＭＯＳトランジスタ（Ｍ２１）と、
ソースに前記第１のローレベル電源電圧（ＶＳＳ１）が印加され、ゲートに論理入力信号（ＩＮ）が入力された第２のｎ型ＭＯＳトランジスタ（Ｍ２２）と、
ドレインおよびゲートに前記第１のｎ型ＭＯＳトランジスタ（Ｍ２１）のドレインが接続されソースに第２のハイレベル電源電圧（ＶＤＤ２）が印加され、カレントミラーの入力側素子となる第１のｐ型ＭＯＳトランジスタ（Ｍ２３）と、
ゲートに前記第１のｎ型ＭＯＳトランジスタ（Ｍ２１）のドレインが接続されソースに前記第２のハイレベル電源電圧（ＶＤＤ２）が印加され、ドレインから論理出力信号（ＯＵＴ）が出力され、前記カレントミラーの出力側素子となる第２のｐ型ＭＯＳトランジスタ（Ｍ２４）と、
ソースに前記第２のｎ型ＭＯＳトランジスタ（Ｍ２２）のドレインが接続され、ゲートおよびドレインに前記第２のｐ型ＭＯＳトランジスタ（Ｍ２４）のドレインが接続され、前記論理出力信号（ＯＵＴ）の電圧を制限する電圧リミッタを構成する第３のｎ型ＭＯＳトランジスタ（Ｍ２５）と、
ソースに前記第２のｎ型ＭＯＳトランジスタ（Ｍ２２）のドレインが接続され、ゲートに第２のローレベル電源電圧（ＶＳＳ２）が印加され、ドレインに前記第２のハイレベル電源電圧（ＶＤＤ２）が印加され、前記電圧リミッタを構成する第４のｎ型ＭＯＳトランジスタ（Ｍ２６）とを備えたレベルシフト回路。
【請求項７】
ソースに第１のローレベル電源電圧（ＶＳＳ１）が印加され、ゲートに第１のハイレベル電源電圧（ＶＤＤ１）が印加され、電流源となる第１のｎ型ＭＯＳトランジスタ（Ｍ２１）と、
ソースに前記第１のローレベル電源電圧（ＶＳＳ１）が印加され、ゲートに論理入力信号（ＩＮ）が入力された第２のｎ型ＭＯＳトランジスタ（Ｍ２２）と、
ドレインおよびゲートに前記第１のｎ型ＭＯＳトランジスタ（Ｍ２１）のドレインが接続されソースに第２のハイレベル電源電圧（ＶＤＤ２）が印加され、カレントミラーの入力側素子となる第１のｐ型ＭＯＳトランジスタ（Ｍ２３）と、
ゲートに前記第１のｎ型ＭＯＳトランジスタ（Ｍ２１）のドレインが接続されソースに前記第２のハイレベル電源電圧（ＶＤＤ２）が印加され、ドレインから論理出力信号（ＯＵＴ）が出力され、前記カレントミラーの出力側素子となる第２のｐ型ＭＯＳトランジスタ（Ｍ２４）と、
エミッタに前記第２のｎ型ＭＯＳトランジスタ（Ｍ２２）のドレインが接続され、ベースおよびコレクタに前記第２のｐ型ＭＯＳトランジスタ（Ｍ２４）のドレインが接続され、前記論理出力信号（ＯＵＴ）の電圧を制限する電圧リミッタを構成する第１のｎｐｎ型バイポーラトランジスタ（Ｑ２１）と、
エミッタに前記第２のｎ型ＭＯＳトランジスタ（Ｍ２２）のドレインが接続され、ベースに第２のローレベル電源電圧（ＶＳＳ２）が印加され、コレクタに前記第２のハイレベル電源電圧（ＶＤＤ２）が印加され、前記電圧リミッタを構成する第２のｎｐｎ型バイポーラトランジスタ（Ｑ２２）とを備えたレベルシフト回路。
【請求項８】
第１のｎ型ＭＯＳトランジスタ（Ｍ２１）のドレインに第５のｎ型ＭＯＳトランジスタ（Ｍ２７）のソースが接続され、前記第１のｎ型ＭＯＳトランジスタ（Ｍ２１）のドレインに代えて、前記第５のｎ型ＭＯＳトランジスタ（Ｍ２７）のドレインに第１のｐ型ＭＯＳトランジスタ（Ｍ２３）のドレインおよびゲートならびに第２のｐ型ＭＯＳトランジスタ（Ｍ２４）のゲートが接続され、前記第５のｎ型ＭＯＳトランジスタ（Ｍ２７）のゲートに第２のローレベル電源電圧（ＶＳＳ２）が印加された請求項６または７記載のレベルシフト回路。
【請求項９】
ソースに第１のハイレベル電源電圧（ＶＤＤ１）が印加され、ゲートに第１のローレベル電源電圧（ＶＳＳ１）が印加され、電流源となる第１のｐ型ＭＯＳトランジスタ（Ｍ３１）と、
ゲートに論理入力信号（ＩＮ）が入力される第２のｐ型ＭＯＳトランジスタ（Ｍ３２）と、
ドレインおよびゲートに前記第１のｐ型ＭＯＳトランジスタ（Ｍ３１）のドレインが接続され、ソースに第２のローレベル電源電圧（ＶＳＳ２）が印加され、第１のカレントミラーの入力側素子となる第１のｎ型ＭＯＳトランジスタ（Ｍ３３）と、
ゲートに前記第１のｐ型ＭＯＳトランジスタ（Ｍ３１）のドレインが接続され、ソースに前記第２のローレベル電源電圧（ＶＳＳ２）が印加され、ドレインに前記第２のｐ型ＭＯＳトランジスタ（Ｍ３２）のドレインが接続され、前記第１のカレントミラーの第１の出力側素子となり、ドレインから論理出力信号（ＯＵＴ）が出力される第２のｎ型ＭＯＳトランジスタ（Ｍ３４）と、
ゲートに前記第１のｐ型ＭＯＳトランジスタ（Ｍ３１）のドレインが接続され、ソースに前記第２のローレベル電源電圧（ＶＳＳ２）が印加され、前記第１のカレントミラーの第２の出力側素子となる第３のｎ型ＭＯＳトランジスタ（Ｍ３５）と、
ゲートに前記第１のｐ型ＭＯＳトランジスタ（Ｍ３１）のドレインが接続され、ソースに前記第２のローレベル電源電圧（ＶＳＳ２）が印加され、前記第１のカレントミラーの第３の出力側素子となる第４のｎ型ＭＯＳトランジスタ（Ｍ３６）と、
ソースに第２のハイレベル電源電圧（ＶＤＤ２）が印加され、ドレインおよびゲートに前記第３のｎ型ＭＯＳトランジスタ（Ｍ３５）のドレインが接続され、第２のカレントミラーの入力側素子となり、電圧リミットレベルを決める第３のｐ型ＭＯＳトランジスタ（Ｍ３７）と、
ソースに前記第２のｐ型ＭＯＳトランジスタ（Ｍ３２）のソースが接続され、ドレインに前記第２のローレベル電源電圧（ＶＳＳ２）が印加され、ゲートに前記第３のｎ型ＭＯＳトランジスタ（Ｍ３５）のドレインが接続され、前記第２のカレントミラーの出力側素子となるとともに電圧リミッタとなる第４のｐ型ＭＯＳトランジスタ（Ｍ３８）と、
ソースに第３のハイレベル電源電圧（ＶＤＤ３）が印加され、ドレインおよびゲートに前記第４のｎ型ＭＯＳトランジスタ（Ｍ３６）のドレインが接続され、第３のカレントミラーの入力側素子となる第５のｐ型ＭＯＳトランジスタ（Ｍ３９）と、
ソースに前記第３のハイレベル電源電圧（ＶＤＤ３）が印加され、ドレインに前記第２のｐ型ＭＯＳトランジスタ（Ｍ３２）のソースが接続され、ゲートに前記第４のｎ型ＭＯＳトランジスタ（Ｍ３６）のドレインが接続され、前記第３のカレントミラーの出力側素子となる第６のｐ型ＭＯＳトランジスタ（Ｍ４０）とを備えたレベルシフト回路。
【請求項１０】
第１のｐ型ＭＯＳトランジスタ（Ｍ３１）のドレインに第７のｐ型ＭＯＳトランジスタ（Ｍ４１）のソースが接続され、前記第１のｐ型ＭＯＳトランジスタ（Ｍ３１）のドレインに代えて、前記第７のｐ型ＭＯＳトランジスタ（Ｍ４１）のドレインに第１のｎ型ＭＯＳトランジスタ（Ｍ３３）のドレインおよびゲートならびに第２，第３および第４のｎ型ＭＯＳトランジスタ（Ｍ３４，Ｍ３５，Ｍ３６）のゲートが接続され、
前記第７のｐ型ＭＯＳトランジスタ（Ｍ４１）のゲートに第３のｎ型ＭＯＳトランジスタ（Ｍ３５）のドレインが接続され、第４のｎ型ＭＯＳトランジスタ（Ｍ３６）のドレインに第５のｎ型ＭＯＳトランジスタ（Ｍ４２）のソースが接続され、前記第４のｎ型ＭＯＳトランジスタ（Ｍ３６）のドレインに代えて、前記第５のｎ型ＭＯＳトランジスタ（Ｍ４２）のドレインに第５のｐ型ＭＯＳトランジスタ（Ｍ３９）のドレインおよびゲートならびに第６のｐ型ＭＯＳトランジスタ（Ｍ４０）のゲートが接続され、前記第５のｎ型ＭＯＳトランジスタ（Ｍ４２）のゲートに前記第３のｎ型ＭＯＳトランジスタ（Ｍ３５）のドレインが接続された請求項９記載のレベルシフト回路。
【請求項１１】
ソースに第１のローレベル電源電圧（ＶＳＳ１）が印加され、ゲートに第１のハイレベル電源電圧（ＶＤＤ１）が印加され、電流源となる第１のｎ型ＭＯＳトランジスタ（Ｍ５１）と、
ゲートに論理入力信号（ＩＮ）が入力される第２のｎ型ＭＯＳトランジスタ（Ｍ５２）と、
ドレインおよびゲートに前記第１のｎ型ＭＯＳトランジスタ（Ｍ５１）のドレインが接続され、ソースに第２のハイレベル電源電圧（ＶＤＤ２）が印加され、第１のカレントミラーの入力側素子となる第１のｐ型ＭＯＳトランジスタ（Ｍ５３）と、
ゲートに前記第１のｎ型ＭＯＳトランジスタ（Ｍ５１）のドレインが接続され、ソースに前記第２のハイレベル電源電圧（ＶＤＤ２）が印加され、ドレインに前記第２のｎ型ＭＯＳトランジスタ（Ｍ５２）のドレインが接続され、前記第１のカレントミラーの第１の出力側素子となり、ドレインから論理出力信号（ＯＵＴ）が出力される第２のｐ型ＭＯＳトランジスタ（Ｍ５４）と、
ゲートに前記第１のｎ型ＭＯＳトランジスタ（Ｍ５１）のドレインが接続され、ソースに前記第２のハイレベル電源電圧（ＶＤＤ２）が印加され、前記第１のカレントミラーの第２の出力側素子となる第３のｐ型ＭＯＳトランジスタ（Ｍ５５）と、
ゲートに前記第１のｎ型ＭＯＳトランジスタ（Ｍ５１）のドレインが接続され、ソースに前記第２のハイレベル電源電圧（ＶＤＤ２）が印加され、前記第１のカレントミラーの第３の出力側素子となる第４のｐ型ＭＯＳトランジスタ（Ｍ５６）と、
ソースに第２のローレベル電源電圧（ＶＳＳ２）が印加され、ドレインおよびゲートに前記第３のｐ型ＭＯＳトランジスタ（Ｍ５５）のドレインが接続され、第２のカレントミラーの入力側素子となり、電圧リミットレベルを決める第３のｎ型ＭＯＳトランジスタ（Ｍ５７）と、
ソースに前記第２のｎ型ＭＯＳトランジスタ（Ｍ５２）のソースが接続され、ドレインに前記第２のハイレベル電源電圧（ＶＤＤ２）が印加され、ゲートに前記第３のｐ型ＭＯＳトランジスタ（Ｍ５５）のドレインが接続され、前記第２のカレントミラーの出力側素子となるとともに電圧リミッタとなる第４のｎ型ＭＯＳトランジスタ（Ｍ５８）と、
ソースに第３のローレベル電源電圧（ＶＳＳ３）が印加され、ドレインおよびゲートに前記第４のｐ型ＭＯＳトランジスタ（Ｍ５６）のドレインが接続され、第３のカレントミラーの入力側素子となる第５のｎ型ＭＯＳトランジスタ（Ｍ５９）と、
ソースに前記第３のローレベル電源電圧（ＶＳＳ３）が印加され、ドレインに前記第２のｎ型ＭＯＳトランジスタ（Ｍ５２）のソースが接続され、ゲートに前記第４のｐ型ＭＯＳトランジスタ（Ｍ５６）のドレインが接続され、前記第３のカレントミラーの出力側素子となる第６のｎ型ＭＯＳトランジスタ（Ｍ６０）とを備えたレベルシフト回路。
【請求項１２】
第１のｎ型ＭＯＳトランジスタ（Ｍ５１）のドレインに第７のｎ型ＭＯＳトランジスタ（Ｍ６１）のソースが接続され、前記第１のｎ型ＭＯＳトランジスタ（Ｍ５１）のドレインに代えて、前記第７のｎ型ＭＯＳトランジスタ（Ｍ６１）のドレインに第１のｐ型ＭＯＳトランジスタ（Ｍ５３）のドレインおよびゲートならびに第２，第３および第４のｐ型ＭＯＳトランジスタ（Ｍ５４，Ｍ５５，Ｍ５６）のゲートが接続され、
前記第７のｎ型ＭＯＳトランジスタ（Ｍ６１）のゲートに第３のｐ型ＭＯＳトランジスタ（Ｍ５５）のドレインが接続され、第４のｐ型ＭＯＳトランジスタ（Ｍ５６）のドレインに第５のｐ型ＭＯＳトランジスタ（Ｍ６２）のソースが接続され、前記第４のｐ型ＭＯＳトランジスタ（Ｍ５６）のドレインに代えて、前記第５のｐ型ＭＯＳトランジスタ（Ｍ６２）のドレインに第５のｎ型ＭＯＳトランジスタ（Ｍ５９）のドレインおよびゲートならびに第６のｎ型ＭＯＳトランジスタ（Ｍ６０）のゲートが接続され、前記第５のｐ型ＭＯＳトランジスタ（Ｍ６２）のゲートに前記第３のｐ型ＭＯＳトランジスタ（Ｍ５５）のドレインが接続された請求項１１記載のレベルシフト回路。
【請求項１３】
ソースに第１のハイレベル電源電圧（ＶＤＤ１）が印加され、ゲートに第１のローレベル電源電圧（ＶＳＳ１）が印加され、電流源となる第１のｐ型ＭＯＳトランジスタ（Ｍ７１）と、
ゲートに論理入力信号（ＩＮ）が入力される第２のｐ型ＭＯＳトランジスタ（Ｍ７２）と、
ドレインおよびゲートに前記第１のｐ型ＭＯＳトランジスタ（Ｍ７１）のドレインが接続され、ソースに第２のローレベル電源電圧（ＶＳＳ２）が印加され、第１のカレントミラーの入力側素子となる第１のｎ型ＭＯＳトランジスタ（Ｍ７３）と、
ゲートに前記第１のｐ型ＭＯＳトランジスタ（Ｍ７１）のドレインが接続され、ソースに前記第２のローレベル電源電圧（ＶＳＳ２）が印加され、ドレインに前記第２のｐ型ＭＯＳトランジスタ（Ｍ７２）のドレインが接続され、前記第１のカレントミラーの第１の出力側素子となり、ドレインから論理出力信号（ＯＵＴ）が出力される第２のｎ型ＭＯＳトランジスタ（Ｍ７４）と、
ゲートに前記第１のｐ型ＭＯＳトランジスタ（Ｍ７１）のドレインが接続され、ソースに前記第２のローレベル電源電圧（ＶＳＳ２）が印加され、前記第１のカレントミラーの第２の出力側素子となる第３のｎ型ＭＯＳトランジスタ（Ｍ７５）と、
カソードに前記第２のｐ型ＭＯＳトランジスタ（Ｍ７２）のソースが接続され、アノードに前記第２のローレベル電源電圧（ＶＳＳ２）が印加され、電圧リミッタとなるツェナーダイオード（Ｚ７１）と、
ソースに第２のハイレベル電源電圧（ＶＤＤ３）が印加され、ドレインおよびゲートに前記第３のｎ型ＭＯＳトランジスタ（Ｍ７５）のドレインが接続され、第２のカレントミラーの入力側素子となる第３のｐ型ＭＯＳトランジスタ（Ｍ７６）と、
ソースに前記第２のハイレベル電源電圧（ＶＤＤ３）が印加され、ドレインに前記第２のｐ型ＭＯＳトランジスタ（Ｍ７２）のソースが接続され、ゲートに前記第３のｎ型ＭＯＳトランジスタ（Ｍ７５）のドレインが接続され、前記第２のカレントミラーの出力側素子となる第４のｐ型ＭＯＳトランジスタ（Ｍ７７）とを備えたレベルシフト回路。
【請求項１４】
ソースに第１のローレベル電源電圧（ＶＳＳ１）が印加され、ゲートに第１のハイレベル電源電圧（ＶＤＤ１）が印加され、電流源となる第１のｎ型ＭＯＳトランジスタ（Ｍ８１）と、
ゲートに論理入力信号（ＩＮ）が入力される第２のｎ型ＭＯＳトランジスタ（Ｍ８２）と、
ドレインおよびゲートに前記第１のｎ型ＭＯＳトランジスタ（Ｍ８１）のドレインが接続され、ソースに第２のハイレベル電源電圧（ＶＤＤ２）が印加され、第１のカレントミラーの入力側素子となる第１のｐ型ＭＯＳトランジスタ（Ｍ８３）と、
ゲートに前記第１のｎ型ＭＯＳトランジスタ（Ｍ８１）のドレインが接続され、ソースに前記第２のハイレベル電源電圧（ＶＤＤ２）が印加され、ドレインに前記第２のｎ型ＭＯＳトランジスタ（Ｍ８２）のドレインが接続され、前記第１のカレントミラーの第１の出力側素子となり、ドレインから論理出力信号（ＯＵＴ）が出力される第２のｐ型ＭＯＳトランジスタ（Ｍ８４）と、
ゲートに前記第１のｎ型ＭＯＳトランジスタ（Ｍ８１）のドレインが接続され、ソースに前記第２のハイレベル電源電圧（ＶＤＤ２）が印加され、前記第１のカレントミラーの第２の出力側素子となる第３のｐ型ＭＯＳトランジスタ（Ｍ８５）と、
アノードに前記第２のｎ型ＭＯＳトランジスタ（Ｍ８２）のソースが接続され、カソードに前記第２のハイレベル電源電圧（ＶＤＤ２）が印加され、電圧リミッタとなるツェナーダイオード（Ｚ８１）と、
ソースに第２のローレベル電源電圧（ＶＳＳ３）が印加され、ドレインおよびゲートに前記第３のｐ型ＭＯＳトランジスタ（Ｍ８５）のドレインが接続され、第２のカレントミラーの入力側素子となる第３のｎ型ＭＯＳトランジスタ（Ｍ８６）と、
ソースに前記第２のローレベル電源電圧（ＶＳＳ３）が印加され、ドレインに前記第２のｎ型ＭＯＳトランジスタ（Ｍ８２）のソースが接続され、ゲートに前記第３のｐ型ＭＯＳトランジスタ（Ｍ８５）のドレインが接続され、前記第２のカレントミラーの出力側素子となる第４のｎ型ＭＯＳトランジスタ（Ｍ８７）とを備えたレベルシフト回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は電子回路、特に論理回路に使用されるレベルシフト回路に関するものである。
【０００２】
【従来の技術】
従来、電子回路、特に論理回路に使用されるレベルシフト回路については、例えば特開平５−３４３９８０号公報、特開平９−１９１２４４号公報などに開示されている。
【０００３】
図１８は従来の第１のレベルシフト回路の例を示す回路図である。図１８において、ＭＭ１１はソースに第１のローレベル電源電圧ＶＳＳ１が印加され、ゲートに論理入力信号ＩＮが入力される第１のｎ型ＭＯＳトランジスタである。
【０００４】
ＭＭ１２はソースに第１のハイレベル電源電圧ＶＤＤ１が印加され、ドレインに第１のｎ型ＭＯＳトランジスタＭＭ１１のドレインが接続され、ゲートに第１のｎ型ＭＯＳトランジスタＭＭ１１のゲートが接続された第１のｐ型ＭＯＳトランジスタである。
【０００５】
ＭＭ１３はソースに第１のローレベル電源電圧ＶＳＳ１が印加され、ゲートに第１のｎ型ＭＯＳトランジスタＭＭ１１のドレインが接続された第２のｎ型ＭＯＳトランジスタである。
【０００６】
ＭＭ１４はソースに第２のハイレベル電源電圧ＶＤＤ２が印加され、ドレインに第２のｎ型ＭＯＳトランジスタＭＭ１３のドレインが接続された第２のｐ型ＭＯＳトランジスタである。
【０００７】
ＭＭ１５はソースに第１のローレベル電源電圧ＶＳＳ１が印加され、ゲートに第１のｎ型ＭＯＳトランジスタＭＭ１１のゲートが接続され、ドレインに第２のｐ型ＭＯＳトランジスタＭＭ１４のゲートが接続され、ドレインから論理出力信号ＯＵＴが出力される第３のｎ型ＭＯＳトランジスタである。
【０００８】
ＭＭ１６はソースに第２のハイレベル電源電圧ＶＤＤ２が印加され、ゲートに第２のｎ型ＭＯＳトランジスタＭＭ１３のドレインが接続され、ドレインに第３のｎ型ＭＯＳトランジスタＭＭ１５のドレインが接続された第３のｐ型ＭＯＳトランジスタである。
【０００９】
以上のような構成のレベルシフト回路において、第１のｎ型ＭＯＳトランジスタＭＭ１１および第１のｐ型ＭＯＳトランジスタＭＭ１２は論理入力信号ＩＮを反転するインバータを構成している。また、第２および第３のｎ型ＭＯＳトランジスタＭＭ１３，ＭＭ１５ならびに第２および第３のｐ型ＭＯＳトランジスタＭＭ１４，ＭＭ１６はインバータによって反転された信号のレベルシフトを行うレベルシフト回路本体部を構成していて、論理出力信号ＯＵＴを出力する。
【００１０】
上記のレベルシフト回路では、インバータには第１のハイレベル電源電圧ＶＤＤ１と第１のローレベル電源電圧ＶＳＳ１が印加され、レベルシフト回路本体には第２のハイレベル電源電圧ＶＤＤ２と第１のローレベル電源電圧ＶＳＳ１が印加され、ローレベル電源電圧ＶＳＳ１については、インバータとレベルシフト回路本体とで共通になっている。
【００１１】
以上のようなレベルシフト回路では、論理入力信号ＩＮがインバータによって論理反転され、この反転信号において、論理のハイレベル側の電圧が第１のハイレベル電源電圧ＶＤＤ１から第２のハイレベル電源電圧ＶＤＤ２に変換される。
【００１２】
図１９に図１８のレベルシフト回路の論理入力信号ＩＮと論理出力信号ＯＵＴの電圧レベルを図示する。同図において、破線は論理入力信号ＩＮを示し、実線は論理出力信号ＯＵＴを示している。ＶＤＤ１は入力論理のハイレベルに相当する第１のハイレベル電源電圧を示し、ＶＤＤ２は出力論理のハイレベルに相当する第２のハイレベル電源電圧を示し、ＶＳＳ１は入力論理および出力論理のローレベルに相当する第１のローレベル電源電圧を示している。
【００１３】
図２０は従来の第２のレベルシフト回路の例を示す回路図である。図２０において、ＭＭ２１はソースに第１のハイレベル電源電圧ＶＤＤ１が印加され、ゲートに論理入力信号ＩＮが入力される第１のｐ型ＭＯＳトランジスタである。
【００１４】
ＭＭ２２はソースに第１のローレベル電源電圧ＶＳＳ１が印加され、ドレインに第１のｐ型ＭＯＳトランジスタＭＭ２１のドレインが接続され、ゲートに第１のｐ型ＭＯＳトランジスタＭＭ２１のゲートが接続された第１のｎ型ＭＯＳトランジスタである。
【００１５】
ＭＭ２３はソースに第１のハイレベル電源電圧ＶＤＤ１が印加され、ゲートに第１のｐ型ＭＯＳトランジスタＭＭ２１のドレインが接続された第２のｐ型ＭＯＳトランジスタである。
【００１６】
ＭＭ２４はソースに第２のローレベル電源電圧ＶＳＳ２が印加され、ドレインに第２のｐ型ＭＯＳトランジスタＭＭ２３のドレインが接続された第２のｎ型ＭＯＳトランジスタである。
【００１７】
ＭＭ２５はソースに第１のハイレベル電源電圧ＶＤＤ１が印加され、ゲートに第１のｐ型ＭＯＳトランジスタＭＭ２１のゲートが接続され、ドレインに第２のｎ型ＭＯＳトランジスタＭＭ２４のゲートが接続され、ドレインから論理出力信号ＯＵＴが出力される第３のｐ型ＭＯＳトランジスタである。
【００１８】
ＭＭ２６はソースに第２のローレベル電源電圧ＶＳＳ２が印加され、ゲートに第２のｐ型ＭＯＳトランジスタＭＭ２３のドレインが接続され、ドレインに第３のｐ型ＭＯＳトランジスタＭＭ２５のドレインが接続された第３のｎ型ＭＯＳトランジスタである。
【００１９】
以上のような構成のレベルシフト回路において、第１のｐ型ＭＯＳトランジスタＭＭ２１および第１のｎ型ＭＯＳトランジスタＭＭ２２は論理入力信号ＩＮを反転するインバータを構成している。また、第２および第３のｐ型ＭＯＳトランジスタＭＭ２３，ＭＭ２５ならびに第２および第３のｎ型ＭＯＳトランジスタＭＭ２４，ＭＭ２６はインバータによって反転された信号のレベルシフトを行うレベルシフト回路本体部を構成していて、論理出力信号ＯＵＴを出力する。
【００２０】
上記のレベルシフト回路では、インバータには第１のローレベル電源電圧ＶＳＳ１と第１のハイレベル電源電圧ＶＤＤ１が印加され、レベルシフト回路本体には第２のローレベル電源電圧ＶＳＳ２と第１のハイレベル電源電圧ＶＤＤ１が印加され、ハイレベル電源電圧ＶＤＤ１については、インバータとレベルシフト回路本体とで共通になっている。
【００２１】
以上のようなレベルシフト回路では、論理入力信号ＩＮがインバータによって論理反転され、この反転信号において、論理のローレベル側の電圧が第１のローレベル電源電圧ＶＳＳ１から第２のローレベル電源電圧ＶＳＳ２に変換される。
【００２２】
図２１に図２０のレベルシフト回路の論理入力信号ＩＮと論理出力信号ＯＵＴの電圧レベルを図示する。同図において、破線は論理入力信号ＩＮを示し、実線は論理出力信号ＯＵＴを示している。ＶＤＤ１は入力論理および出力論理のハイレベルに相当する第１のハイレベル電源電圧を示し、ＶＳＳ１は入力論理のローレベルに相当する第１のローレベル電源電圧を示し、ＶＳＳ２は出力論理のローレベルに相当する第２のローレベル電源電圧を示している。
【００２３】
【発明が解決しようとする課題】
従来、電子回路、特に論理回路に使用するレベルシフト回路においては、電圧レベルを移動（シフト）させる場合に、論理レベルのローレベルとハイレベルとを高速に移動させることが必要とされる。
【００２４】
従来の第１のレベルシフト回路（図１８、図１９）ではハイレベルの方を移動させることができるが、ローレベルの方は移動させることができない。また、従来の第２のレベルシフト回路（図２０、図２１）では、ローレベルの方を移動させることができるが、ハイレベルの方は移動させるということができない。
【００２５】
つまり、従来の第１および第２のレベルシフト回路は、いずれも、論理レベルのハイレベルおよびローレベルを両方とも移動（シフト）させることができないという欠点を有していた。
【００２６】
図２２は従来の第３のレベルシフト回路の例を示す回路図である。図２２において、ＭＭ１７はソースに第２のローレベル電源電圧ＶＳＳ２が印加された第４のｎ型ＭＯＳトランジスタである。
【００２７】
ＭＭ１８はドレインに第４のｎ型ＭＯＳトランジスタＭＭ１７のドレインが接続され、ソースに第２のハイレベル電源電圧ＶＤＤ２が印加され、ゲートに第３のｎ型ＭＯＳトランジスタＭＭ１５のドレインが接続された第４のｐ型ＭＯＳトランジスタである。
【００２８】
ＭＭ１９はソースに第２のローレベル電源電圧ＶＳＳ２が印加され、ゲートに第４のｎ型ＭＯＳトランジスタＭＭ１７のドレインが接続され、ドレインに第４のｎ型ＭＯＳトランジスタＭＭ１７のゲートが接続され、ドレインから論理出力信号ＯＵＴが出力される第５のｎ型ＭＯＳトランジスタである。
【００２９】
ＭＭ２０はドレインに第５のｎ型ＭＯＳトランジスタＭＭ１９のドレインが接続され、ソースに第２のハイレベル電源電圧ＶＤＤ２が印加され、ゲートに第２のｎ型ＭＯＳトランジスタＭＭ１３のドレインが接続された第５のｐ型ＭＯＳトランジスタである。
【００３０】
その他の構成は、図１８の回路と同様である。
【００３１】
図２３は従来の第３のレベルシフト回路の例を示す回路図である。図２３において、ＭＭ２７はソースに第２のハイレベル電源電圧ＶＤＤ２が印加された第４のｐ型ＭＯＳトランジスタである。
【００３２】
ＭＭ２８はドレインに第４のｐ型ＭＯＳトランジスタＭＭ２７のドレインが接続され、ソースに第２のローレベル電源電圧ＶＳＳ２が印加され、ゲートに第３のｐ型ＭＯＳトランジスタＭＭ２５のドレインが接続された第４のｎ型ＭＯＳトランジスタである。
【００３３】
ＭＭ２９はソースに第２のハイレベル電源電圧ＶＤＤ２が印加され、ゲートに第４のｐ型ＭＯＳトランジスタＭＭ２７のドレインが接続され、ドレインに第４のｐ型ＭＯＳトランジスタＭＭ２７のゲートが接続され、ドレインから論理出力信号ＯＵＴが出力される第５のｐ型ＭＯＳトランジスタである。
【００３４】
ＭＭ３０はドレインに第５のｐ型ＭＯＳトランジスタＭＭ２９のドレインが接続され、ソースに第２のローレベル電源電圧ＶＳＳ２が印加され、ゲートに第２のｐ型ＭＯＳトランジスタＭＭ２３のドレインが接続された第５のｎ型ＭＯＳトランジスタである。
【００３５】
その他の構成は、図２０の回路と同様である。
【００３６】
上記の図２２および図２３に示したレベルシフト回路は、図１８および図２０に示したレベルシフト回路を組み合わせて構成したものであり、論理レベルのハイレベルおよびローレベルを両方とも移動（シフト）できるものである。
【００３７】
しかしながら、上記図２２および図２３に示したレベルシフト回路は、高速に移動（シフト）させることができないという問題があった。
【００３８】
つまり、１論理の遅延時間を約１ｎｓｅｃと仮定すると、図２２の回路の場合、論理入力信号ＩＮの入力端から論理出力信号ＯＵＴの出力端までの動作の経路は、ＩＮ、ＭＭ１５、ＭＭ１４、ＭＭ１６、ＭＭ１８、ＭＭ１９、ＯＵＴで、遅延時間は全体で約５ｎｓｅｃとなる。
【００３９】
また、図２３の回路の場合も、論理入力信号ＩＮの入力端から論理出力信号ＯＵＴの出力端までの動作の経路は、ＩＮ、ＭＭ２５、ＭＭ２４、ＭＭ２６、ＭＭ２８、ＭＭ２９、ＯＵＴで遅延時間は全体で約５ｎｓｅｃとなる。
【００４０】
結局、図２２および図２３のレベルシフト回路は両方とも、高速動作が不可能であるという問題があった。
【００４１】
本発明は上記従来の課題を解決するものであり、論理レベルのローレベルとハイレベルを、両方とも高速に移動（シフト）させることができるレベルシフト回路を提供することを目的とする。
【００４２】
【課題を解決するための手段】
請求項１記載のレベルシフト回路は、第１のハイレベル電位および第１のローレベル電位を有する論理入力信号を入力して第２のハイレベル電位および第２のローレベル電位を有する論理出力信号を出力するレベルシフト回路であって、電流源と、論理入力信号に応じてオンオフする論理入力素子と、第２のハイレベル電位および第２のローレベル電位の何れか一方の電位を基準電位として動作し、電流源の電流が入力側素子に供給され、論理入力素子に出力側素子が直列接続され、出力側素子より論理出力信号が取り出されるカレントミラーと、第２のハイレベル電位および第２のローレベル電位の何れか他方の電位に接続されることにより、論理入力素子がオンした時には論理出力信号のレベルを第２のハイレベル電位および第２のローレベル電位の何れか他方の電位に制限する電圧リミッタとを備えている。
【００４３】
この構成によれば、論理レベルの一方の電位は、カレントミラーの基準電位で決まり、論理レベルの他方の電位は電圧リミッタで決まることになる。また、論理入力信号のレベル変化に応じてオンオフが変化するのが、論理入力素子だけであるので、論理入力信号のレベル変化に対する論理出力信号のレベル変化の遅延を少なくできる。その結果、論理レベルのハイレベル、ローレベルの両方ともに高速に移動（シフト）させることができる。
請求項２記載のレベルシフト回路は、第３のハイレベル電位および第３のローレベル電位の何れか一方の電位と前記論理入力素子との間に接続され、前記論理入力素子の電流量を前記出力側素子よりも大きくする電流増大手段をさらに備えている。
【００４４】
請求項３記載のレベルシフト回路は、ソースに第１のハイレベル電源電圧（ＶＤＤ１）が印加され、ゲートに第１のローレベル電源電圧（ＶＳＳ１）が印加され、電流源となる第１のｐ型ＭＯＳトランジスタ（Ｍ１１）と、
ソースに第１のハイレベル電源電圧（ＶＤＤ１）が印加され、ゲートに論理入力信号（ＩＮ）が入力される第２のｐ型ＭＯＳトランジスタ（Ｍ１２）と、
ドレインおよびゲートに第１のｐ型ＭＯＳトランジスタ（Ｍ１１）のドレインが接続されソースに第２のローレベル電源電圧（ＶＳＳ２）が印加され、カレントミラーの入力側素子となる第１のｎ型ＭＯＳトランジスタ（Ｍ１３）と、
ゲートに第１のｐ型ＭＯＳトランジスタ（Ｍ１１）のドレインが接続されソースに第２のローレベル電源電圧（ＶＳＳ２）が印加され、ドレインから論理出力信号（ＯＵＴ）が出力され、カレントミラーの出力側素子となる第２のｎ型ＭＯＳトランジスタ（Ｍ１４）と、
ソースに第２のｐ型ＭＯＳトランジスタ（Ｍ１２）のドレインが接続され、ゲートおよびドレインに第２のｎ型ＭＯＳトランジスタ（Ｍ１４）のドレインが接続され、論理出力信号（ＯＵＴ）の電圧を制限する電圧リミッタを構成する第３のｐ型ＭＯＳトランジスタ（Ｍ１５）と、
ソースに第２のｐ型ＭＯＳトランジスタ（Ｍ１２）のドレインが接続され、ゲートに第２のハイレベル電源電圧（ＶＤＤ２）が印加され、ドレインに第２のローレベル電源電圧（ＶＳＳ２）が印加され、電圧リミッタを構成する第４のｐ型ＭＯＳトランジスタ（Ｍ１６）とを備えている。
【００４５】
この構成によれば、電流源となる第１のｐ型ＭＯＳトランジスタ（Ｍ１１）と、論理入力信号（ＩＮ）が入力される第２のｐ型ＭＯＳトランジスタ（Ｍ１２）と、カレントミラーを構成する第１および第２のｎ型ＭＯＳトランジスタ（Ｍ１３，Ｍ１４）とにより、論理レベルのローレベルを第１のローレベル電源電圧（ＶＳＳ１）から第２のローレベル電源電圧（ＶＳＳ２）に変換することができる。また、論理出力信号（ＯＵＴ）の電圧を第２のハイレベル電源電圧（ＶＤＤ２）に制限する電圧リミッタを構成する第３および第４のｐ型ＭＯＳトランジスタ（Ｍ１５，Ｍ１６）により、論理レベルのハイレベルを第１のハイレベル電源電圧（ＶＤＤ１）から第２のハイレベル電源電圧（ＶＤＤ２）に変換することができる。また、論理入力信号（ＩＮ）のレベル変化に応じてオンオフが変化するのが、第２のｐ型ＭＯＳトランジスタ（Ｍ１２）だけであるので、論理入力信号（ＩＮ）のレベル変化に対する論理出力信号（ＯＵＴ）のレベル変化の遅延を少なくできる。その結果、論理レベルのハイレベル、ローレベルの両方ともに高速に移動（シフト）させることができる。
【００４６】
請求項４記載のレベルシフト回路は、ソースに第１のハイレベル電源電圧（ＶＤＤ１）が印加され、ゲートに第１のローレベル電源電圧（ＶＳＳ１）が印加され、電流源となる第１のｐ型ＭＯＳトランジスタ（Ｍ１１）と、
ソースに第１のハイレベル電源電圧（ＶＤＤ１）が印加され、ゲートに論理入力信号（ＩＮ）が入力された第２のｐ型ＭＯＳトランジスタ（Ｍ１２）と、
ドレインおよびゲートに第１のｐ型ＭＯＳトランジスタ（Ｍ１１）のドレインが接続されソースに第２のローレベル電源電圧（ＶＳＳ２）が印加され、カレントミラーの入力側素子となる第１のｎ型ＭＯＳトランジスタ（Ｍ１３）と、
ゲートに第１のｐ型ＭＯＳトランジスタ（Ｍ１１）のドレインが接続されソースに第２のローレベル電源電圧（ＶＳＳ２）が印加され、ドレインから論理出力信号（ＯＵＴ）が出力され、カレントミラーの出力側素子となる第２のｎ型ＭＯＳトランジスタ（Ｍ１４）と、
エミッタに第２のｐ型ＭＯＳトランジスタ（Ｍ１２）のドレインが接続され、ベースおよびコレクタに第２のｎ型ＭＯＳトランジスタ（Ｍ１４）のドレインが接続され、論理出力信号（ＯＵＴ）の電圧を制限する電圧リミッタを構成する第１のｐｎｐ型バイポーラトランジスタ（Ｑ１１）と、
エミッタに第２のｐ型ＭＯＳトランジスタ（Ｍ１２）のドレインが接続され、ベースに第２のハイレベル電源電圧（ＶＤＤ２）が印加され、コレクタに第２のローレベル電源電圧（ＶＳＳ２）が印加され、電圧リミッタを構成する第２のｐｎｐ型バイポーラトランジスタ（Ｑ１２）とを備えている。
【００４７】
この構成によれば、電流源となる第１のｐ型ＭＯＳトランジスタ（Ｍ１１）と、論理入力信号（ＩＮ）が入力される第２のｐ型ＭＯＳトランジスタ（Ｍ１２）と、カレントミラーを構成する第１および第２のｎ型ＭＯＳトランジスタ（Ｍ１３，Ｍ１４）とにより、論理レベルのローレベルを第１のローレベル電源電圧（ＶＳＳ１）から第２のローレベル電源電圧（ＶＳＳ２）に変換することができる。また、論理出力信号（ＯＵＴ）の電圧を第２のハイレベル電源電圧（ＶＤＤ２）に制限する電圧リミッタを構成する第１および第２のｐｎｐ型バイポーラトランジスタ（Ｑ１１，Ｑ１２）により、論理レベルのハイレベルを第１のハイレベル電源電圧（ＶＤＤ１）から第２のハイレベル電源電圧（ＶＤＤ２）に変換することができる。また、論理入力信号（ＩＮ）のレベル変化に応じてオンオフが変化するのが、第２のｐ型ＭＯＳトランジスタ（Ｍ１２）だけであるので、論理入力信号（ＩＮ）のレベル変化に対する論理出力信号（ＯＵＴ）のレベル変化の遅延を少なくできる。その結果、論理レベルのハイレベル、ローレベルの両方ともに高速に移動（シフト）させることができる。
【００４８】
請求項５記載のレベルシフト回路は、請求項３または４記載のレベルシフト回路において、第１のｐ型ＭＯＳトランジスタ（Ｍ１１）のドレインに第５のｐ型ＭＯＳトランジスタ（Ｍ１７）のソースが接続され、第１のｐ型ＭＯＳトランジスタ（Ｍ１１）のドレインに代えて、第５のｐ型ＭＯＳトランジスタ（Ｍ１７）のドレインに第１のｎ型ＭＯＳトランジスタ（Ｍ１３）のドレインおよびゲートならびに第２のｎ型ＭＯＳトランジスタ（Ｍ１４）のゲートが接続され、第５のｐ型ＭＯＳトランジスタ（Ｍ１７）のゲートに第２のハイレベル電源電圧（ＶＤＤ２）が印加されている。
【００４９】
この構成によれば、第１のハイレベル電源電圧（ＶＤＤ１）と第２のローレベル電源電圧（ＶＳＳ２）の電圧差が第１のｐ型ＭＯＳトランジスタ（Ｍ１１）のドレイン−ソース間耐圧を超える場合において、第５のｐ型ＭＯＳトランジスタ（Ｍ１７）により第１のｐ型ＭＯＳトランジスタ（Ｍ１１）のドレイン−ソース間の電圧を（ＶＤＤ１−ＶＳＳ１−ＶＧＳ１３）から（ＶＤＤ１−ＶＤＤ２）に下げ、第１のｐ型ＭＯＳトランジスタ（Ｍ１１）が耐圧不足により破損するのを防ぐことができる。ただし、ＶＧＳ１３は第１のｎ型ＭＯＳトランジスタ（Ｍ１３）のゲート−ソース間電圧である。
【００５０】
また、第１のハイレベル電源電圧（ＶＤＤ１）と第２のハイレベル電源電圧（ＶＤＤ２）の電圧差が小さく第２のｐ型ＭＯＳトランジスタ（Ｍ１２）が非飽和で動作するときには、第１のｐ型ＭＯＳトランジスタ（Ｍ１１）も非飽和で動作させることができ、第２のｐ型ＭＯＳトランジスタ（Ｍ１２）のドレイン電流と第１のｐ型ＭＯＳトランジスタ（Ｍ１１）のドレイン電流とを等しく設定することができ、第３および第４のｐ型ＭＯＳトランジスタ（Ｍ１５，Ｍ１６）もしくは第１および第２のｐｎｐ型バイポーラトランジスタ（Ｑ１１，Ｑ１２）を所望の通り動作させることができる。
【００５１】
請求項６記載のレベルシフト回路は、ソースに第１のローレベル電源電圧（ＶＳＳ１）が印加され、ゲートに第１のハイレベル電源電圧（ＶＤＤ１）が印加され、電流源となる第１のｎ型ＭＯＳトランジスタ（Ｍ２１）と、
ソースに第１のローレベル電源電圧（ＶＳＳ１）が印加され、ゲートに論理入力信号（ＩＮ）が入力された第２のｎ型ＭＯＳトランジスタ（Ｍ２２）と、
ドレインおよびゲートに第１のｎ型ＭＯＳトランジスタ（Ｍ２１）のドレインが接続されソースに第２のハイレベル電源電圧（ＶＤＤ２）が印加され、カレントミラーの入力側素子となる第１のｐ型ＭＯＳトランジスタ（Ｍ２３）と、
ゲートに第１のｎ型ＭＯＳトランジスタ（Ｍ２１）のドレインが接続されソースに第２のハイレベル電源電圧（ＶＤＤ２）が印加され、ドレインから論理出力信号（ＯＵＴ）が出力され、カレントミラーの出力側素子となる第２のｐ型ＭＯＳトランジスタ（Ｍ２４）と、
ソースに第２のｎ型ＭＯＳトランジスタ（Ｍ２２）のドレインが接続され、ゲートおよびドレインに第２のｐ型ＭＯＳトランジスタ（Ｍ２４）のドレインが接続され、論理出力信号（ＯＵＴ）の電圧を制限する電圧リミッタを構成する第３のｎ型ＭＯＳトランジスタ（Ｍ２５）と、
ソースに第２のｎ型ＭＯＳトランジスタ（Ｍ２２）のドレインが接続され、ゲートに第２のローレベル電源電圧（ＶＳＳ２）が印加され、ドレインに第２のハイレベル電源電圧（ＶＤＤ２）が印加され、電圧リミッタを構成する第４のｎ型ＭＯＳトランジスタ（Ｍ２６）とを備えている。
【００５２】
この構成によれば、電流源となる第１のｎ型ＭＯＳトランジスタ（Ｍ２１）と、論理入力信号（ＩＮ）が入力される第２のｎ型ＭＯＳトランジスタ（Ｍ２２）と、カレントミラーを構成する第１および第２のｐ型ＭＯＳトランジスタ（Ｍ２３，Ｍ２４）とにより、論理レベルのハイレベルを第１のハイレベル電源電圧（ＶＤＤ１）から第２のハイレベル電源電圧（ＶＤＤ２）に変換することができる。また、論理出力信号（ＯＵＴ）の電圧を第２のローレベル電源電圧（ＶＳＳ２）に制限する電圧リミッタを構成する第３および第４のｎ型ＭＯＳトランジスタ（Ｍ２５，Ｍ２６）により、論理レベルのローレベルを第１のローレベル電源電圧（ＶＳＳ１）から第２のローレベル電源電圧（ＶＳＳ２）に変換することができる。また、論理入力信号（ＩＮ）のレベル変化に応じてオンオフが変化するのが、第２のｎ型ＭＯＳトランジスタ（Ｍ２２）だけであるので、論理入力信号（ＩＮ）のレベル変化に対する論理出力信号（ＯＵＴ）のレベル変化の遅延を少なくできる。その結果、論理レベルのローレベル、ハイレベルの両方ともに高速に移動（シフト）させることができる。
【００５３】
請求項７記載のレベルシフト回路は、ソースに第１のローレベル電源電圧（ＶＳＳ１）が印加され、ゲートに第１のハイレベル電源電圧（ＶＤＤ１）が印加され、電流源となる第１のｎ型ＭＯＳトランジスタ（Ｍ２１）と、
ソースに第１のローレベル電源電圧（ＶＳＳ１）が印加され、ゲートに論理入力信号（ＩＮ）が入力された第２のｎ型ＭＯＳトランジスタ（Ｍ２２）と、
ドレインおよびゲートに第１のｎ型ＭＯＳトランジスタ（Ｍ２１）のドレインが接続されソースに第２のハイレベル電源電圧（ＶＤＤ２）が印加され、カレントミラーの入力側素子となる第１のｐ型ＭＯＳトランジスタ（Ｍ２３）と、
ゲートに第１のｎ型ＭＯＳトランジスタ（Ｍ２１）のドレインが接続されソースに第２のハイレベル電源電圧（ＶＤＤ２）が印加され、ドレインから論理出力信号（ＯＵＴ）が出力され、カレントミラーの出力側素子となる第２のｐ型ＭＯＳトランジスタ（Ｍ２４）と、
エミッタに第２のｎ型ＭＯＳトランジスタ（Ｍ２２）のドレインが接続され、ベースおよびコレクタに第２のｐ型ＭＯＳトランジスタ（Ｍ２４）のドレインが接続され、論理出力信号（ＯＵＴ）の電圧を制限する電圧リミッタを構成する第１のｎｐｎ型バイポーラトランジスタ（Ｑ２１）と、
エミッタに第２のｎ型ＭＯＳトランジスタ（Ｍ２２）のドレインが接続され、ベースに第２のローレベル電源電圧（ＶＳＳ２）が印加され、コレクタに第２のハイレベル電源電圧（ＶＤＤ２）が印加され、電圧リミッタを構成する第２のｎｐｎ型バイポーラトランジスタ（Ｑ２２）とを備えている。
【００５４】
この構成によれば、電流源となる第１のｎ型ＭＯＳトランジスタ（Ｍ２１）と、論理入力信号（ＩＮ）が入力される第２のｎ型ＭＯＳトランジスタ（Ｍ２２）と、カレントミラーを構成する第１および第２のｐ型ＭＯＳトランジスタ（Ｍ２３，Ｍ２４）とにより、論理レベルのハイレベルを第１のハイレベル電源電圧（ＶＤＤ１）から第２のハイレベル電源電圧（ＶＤＤ２）に変換することができる。また、論理出力信号（ＯＵＴ）の電圧を第２のローレベル電源電圧（ＶＳＳ２）に制限する電圧リミッタを構成する第１および第２のｎｐｎ型バイポーラトランジスタ（Ｑ２１，Ｑ２２）により、論理レベルのローレベルを第１のローレベル電源電圧（ＶＳＳ１）から第２のローレベル電源電圧（ＶＳＳ２）に変換することができる。また、論理入力信号（ＩＮ）のレベル変化に応じてオンオフが変化するのが、第２のｎ型ＭＯＳトランジスタ（Ｍ２２）だけであるので、論理入力信号（ＩＮ）のレベル変化に対する論理出力信号（ＯＵＴ）のレベル変化の遅延を少なくできる。その結果、論理レベルのローレベル、ハイレベルの両方ともに高速に移動（シフト）させることができる。
【００５５】
請求項８記載のレベルシフト回路は、請求項６または７記載のレベルシフト回路において、第１のｎ型ＭＯＳトランジスタ（Ｍ２１）のドレインに第５のｎ型ＭＯＳトランジスタ（Ｍ２７）のソースが接続され、第１のｎ型ＭＯＳトランジスタ（Ｍ２１）のドレインに代えて、第５のｎ型ＭＯＳトランジスタ（Ｍ２７）のドレインに第１のｐ型ＭＯＳトランジスタ（Ｍ２３）のドレインおよびゲートならびに第２のｐ型ＭＯＳトランジスタ（Ｍ２４）のゲートが接続され、第５のｎ型ＭＯＳトランジスタ（Ｍ２７）のゲートに第２のローレベル電源電圧（ＶＳＳ２）が印加されている。
【００５６】
この構成によれば、第１のローレベル電源電圧（ＶＳＳ１）と第２のハイレベル電源電圧（ＶＤＤ２）との電圧差が第１のｎ型ＭＯＳトランジスタ（Ｍ２１）のドレイン−ソース間耐圧を超える場合において、第５のｎ型ＭＯＳトランジスタ（Ｍ２７）により第１のｎ型ＭＯＳトランジスタ（Ｍ２１）のドレイン−ソース間の電圧を（ＶＤＤ２−ＶＳＧ２３−ＶＳＳ１）から（ＶＳＳ２−ＶＳＳ１）に下げ、第１のｎ型ＭＯＳトランジスタ（Ｍ２１）が耐圧不足により破損するのを防ぐことができる。ただし、ＶＳＧ２３は第１のｐ型ＭＯＳトランジスタ（Ｍ２３）のソース−ゲート間電圧である。
【００５７】
また、第１のローレベル電源電圧（ＶＳＳ１）と第２のローレベル電源電圧（ＶＳＳ２）の電圧差が小さく第２のｎ型ＭＯＳトランジスタ（Ｍ２２）が非飽和で動作するときには、第１のｎ型ＭＯＳトランジスタ（Ｍ２１）も非飽和で動作させることができ、第２のｎ型ＭＯＳトランジスタ（Ｍ２２）のドレイン電流と第１のｎ型ＭＯＳトランジスタ（Ｍ２１）のドレイン電流とを等しく設定することができ、第３および第４のｎ型ＭＯＳトランジスタ（Ｍ２５，Ｍ２６）もしくは第１および第２のｎｐｎ型バイポーラトランジスタ（Ｑ２１，Ｑ２２）を所望の通り動作させることができる。
【００５８】
請求項９記載のレベルシフト回路は、ソースに第１のハイレベル電源電圧（ＶＤＤ１）が印加され、ゲートに第１のローレベル電源電圧（ＶＳＳ１）が印加され、電流源となる第１のｐ型ＭＯＳトランジスタ（Ｍ３１）と、
ゲートに論理入力信号（ＩＮ）が入力される第２のｐ型ＭＯＳトランジスタ（Ｍ３２）と、
ドレインおよびゲートに第１のｐ型ＭＯＳトランジスタ（Ｍ３１）のドレインが接続され、ソースに第２のローレベル電源電圧（ＶＳＳ２）が印加され、第１のカレントミラーの入力側素子となる第１のｎ型ＭＯＳトランジスタ（Ｍ３３）と、
ゲートに第１のｐ型ＭＯＳトランジスタ（Ｍ３１）のドレインが接続され、ソースに第２のローレベル電源電圧（ＶＳＳ２）が印加され、ドレインに第２のｐ型ＭＯＳトランジスタ（Ｍ３２）のドレインが接続され、第１のカレントミラーの第１の出力側素子となり、ドレインから論理出力信号（ＯＵＴ）が出力される第２のｎ型ＭＯＳトランジスタ（Ｍ３４）と、
ゲートに第１のｐ型ＭＯＳトランジスタ（Ｍ３１）のドレインが接続され、ソースに第２のローレベル電源電圧（ＶＳＳ２）が印加され、第１のカレントミラーの第２の出力側素子となる第３のｎ型ＭＯＳトランジスタ（Ｍ３５）と、
ゲートに第１のｐ型ＭＯＳトランジスタ（Ｍ３１）のドレインが接続され、ソースに第２のローレベル電源電圧（ＶＳＳ２）が印加され、第１のカレントミラーの第３の出力側素子となる第４のｎ型ＭＯＳトランジスタ（Ｍ３６）と、
ソースに第２のハイレベル電源電圧（ＶＤＤ２）が印加され、ドレインおよびゲートに第３のｎ型ＭＯＳトランジスタ（Ｍ３５）のドレインが接続され、第２のカレントミラーの入力側素子となり、電圧リミットレベルを決める第３のｐ型ＭＯＳトランジスタ（Ｍ３７）と、
ソースに第２のｐ型ＭＯＳトランジスタ（Ｍ３２）のソースが接続され、ドレインに第２のローレベル電源電圧（ＶＳＳ２）が印加され、ゲートに第３のｎ型ＭＯＳトランジスタ（Ｍ３５）のドレインが接続され、第２のカレントミラーの出力側素子となるとともに電圧リミッタとなる第４のｐ型ＭＯＳトランジスタ（Ｍ３８）と、
ソースに第３のハイレベル電源電圧（ＶＤＤ３）が印加され、ドレインおよびゲートに第４のｎ型ＭＯＳトランジスタ（Ｍ３６）のドレインが接続され、第３のカレントミラーの入力側素子となる第５のｐ型ＭＯＳトランジスタ（Ｍ３９）と、
ソースに第３のハイレベル電源電圧（ＶＤＤ３）が印加され、ドレインに第２のｐ型ＭＯＳトランジスタ（Ｍ３２）のソースが接続され、ゲートに第４のｎ型ＭＯＳトランジスタ（Ｍ３６）のドレインが接続され、第３のカレントミラーの出力側素子となる第６のｐ型ＭＯＳトランジスタ（Ｍ４０）とを備えている。
【００５９】
この構成によれば、電流源となる第１のｐ型ＭＯＳトランジスタ（Ｍ３１）と、論理入力信号（ＩＮ）が入力される第２のｐ型ＭＯＳトランジスタ（Ｍ３２）と、カレントミラーを構成する第１および第２のｎ型ＭＯＳトランジスタ（Ｍ３３，Ｍ３４）とにより、論理レベルのローレベルを第１のローレベル電源電圧（ＶＳＳ１）から第２のローレベル電源電圧（ＶＳＳ２）に変換することができる。また、カレントミラーを構成する第３および第４のｎ型ＭＯＳトランジスタ（Ｍ３５，Ｍ３６）と、カレントミラーを構成する第５および第６のｐ型ＭＯＳトランジスタ（Ｍ３９，Ｍ４０）と、論理出力信号（ＯＵＴ）の電圧を制限する電圧リミッタを構成する第４のｐ型ＭＯＳトランジスタ（Ｍ３８）と、リミット電圧をほぼ第２のハイレベル電源電圧（ＶＤＤ２）に規定する第３のｐ型ＭＯＳトランジスタ（Ｍ３７）とにより、論理レベルのハイレベルを第１のハイレベル電源電圧（ＶＤＤ１）から第２のハイレベル電源電圧（ＶＤＤ２）に変換することができる。また、論理入力信号（ＩＮ）のレベル変化に応じてオンオフが変化するのが、第２のｐ型ＭＯＳトランジスタ（Ｍ３２）だけであるので、論理入力信号（ＩＮ）のレベル変化に対する論理出力信号（ＯＵＴ）のレベル変化の遅延を少なくできる。その結果、論理レベルのハイレベル、ローレベルの両方ともに高速に移動（シフト）させることができる。
【００６０】
請求項１０記載のレベルシフト回路は、請求項９記載のレベルシフト回路において、第１のｐ型ＭＯＳトランジスタ（Ｍ３１）のドレインに第７のｐ型ＭＯＳトランジスタ（Ｍ４１）のソースが接続され、第１のｐ型ＭＯＳトランジスタ（Ｍ３１）のドレインに代えて、第７のｐ型ＭＯＳトランジスタ（Ｍ４１）のドレインに第１のｎ型ＭＯＳトランジスタ（Ｍ３３）のドレインおよびゲートならびに第２，第３および第４のｎ型ＭＯＳトランジスタ（Ｍ３４，Ｍ３５，Ｍ３６）のゲートが接続され、第７のｐ型ＭＯＳトランジスタ（Ｍ４１）のゲートに第３のｎ型ＭＯＳトランジスタ（Ｍ３５）のドレインが接続され、
第４のｎ型ＭＯＳトランジスタ（Ｍ３６）のドレインに第５のｎ型ＭＯＳトランジスタ（Ｍ４２）のソースが接続され、第４のｎ型ＭＯＳトランジスタ（Ｍ３６）のドレインに代えて、第５のｎ型ＭＯＳトランジスタ（Ｍ４２）のドレインに第５のｐ型ＭＯＳトランジスタ（Ｍ３９）のドレインおよびゲートならびに第６のｐ型ＭＯＳトランジスタ（Ｍ４０）のゲートが接続され、第５のｎ型ＭＯＳトランジスタ（Ｍ４２）のゲートに第３のｎ型ＭＯＳトランジスタ（Ｍ３５）のドレインが接続されている。
【００６１】
この構成によれば、第１のハイレベル電源電圧（ＶＤＤ１）と第２のローレベル電源電圧（ＶＳＳ２）の電圧差が第１のｐ型ＭＯＳトランジスタ（Ｍ３１）のドレイン−ソース間耐圧を超える場合において、第７のｐ型ＭＯＳトランジスタ（Ｍ４１）により第１のｐ型ＭＯＳトランジスタ（Ｍ３１）のドレイン−ソース間の電圧を（ＶＤＤ１−ＶＳＳ２−ＶＧＳ３３）から（ＶＤＤ１−ＶＤＤ２）に下げ、第１のｐ型ＭＯＳトランジスタ（Ｍ３１）が耐圧不足により破損するのを防ぐことができる。ただし、ＶＧＳ３３は第１のｎ型ＭＯＳトランジスタ（Ｍ３３）のゲート−ソース間電圧である。
【００６２】
また、第３のハイレベル電源電圧（ＶＤＤ３）と第２のローレベル電源電圧（ＶＳＳ２）の電圧差が第２のｎ型ＭＯＳトランジスタ（Ｍ３６）のドレイン−ソース間耐圧を超える場合において、第５のｎ型ＭＯＳトランジスタ（Ｍ４２）により第２のｎ型ＭＯＳトランジスタ（Ｍ３６）のドレイン−ソース間の電圧を（ＶＤＤ３−ＶＳＳ２−ＶＳＧ３９）から（ＶＤＤ２−ＶＳＳ２−ＶＧＳ４２−ＶＳＧ３７）に下げ、第２のｎ型ＭＯＳトランジスタ（Ｍ３６）が耐圧不足により破損するのを防ぐことができる。ただし、ＶＳＧ３９は第５のｐ型ＭＯＳトランジスタ（Ｍ３９）のソース−ゲート間電圧であり、ＶＧＳ４２は第５のｎ型ＭＯＳトランジスタのゲート−ソース間電圧であり、ＶＳＧ３７は第３のｐ型ＭＯＳトランジスタ（Ｍ３７）のソース−ゲート間電圧である。
【００６３】
請求項１１記載のレベルシフト回路は、ソースに第１のローレベル電源電圧（ＶＳＳ１）が印加され、ゲートに第１のハイレベル電源電圧（ＶＤＤ１）が印加され、電流源となる第１のｎ型ＭＯＳトランジスタ（Ｍ５１）と、
ゲートに論理入力信号（ＩＮ）が入力される第２のｎ型ＭＯＳトランジスタ（Ｍ５２）と、
ドレインおよびゲートに第１のｎ型ＭＯＳトランジスタ（Ｍ５１）のドレインが接続され、ソースに第２のハイレベル電源電圧（ＶＤＤ２）が印加され、第１のカレントミラーの入力側素子となる第１のｐ型ＭＯＳトランジスタ（Ｍ５３）と、
ゲートに第１のｎ型ＭＯＳトランジスタ（Ｍ５１）のドレインが接続され、ソースに第２のハイレベル電源電圧（ＶＤＤ２）が印加され、ドレインに第２のｎ型ＭＯＳトランジスタ（Ｍ５２）のドレインが接続され、第１のカレントミラーの第１の出力側素子となり、ドレインから論理出力信号（ＯＵＴ）が出力される第２のｐ型ＭＯＳトランジスタ（Ｍ５４）と、
ゲートに第１のｎ型ＭＯＳトランジスタ（Ｍ５１）のドレインが接続され、ソースに第２のハイレベル電源電圧（ＶＤＤ２）が印加され、第１のカレントミラーの第２の出力側素子となる第３のｐ型ＭＯＳトランジスタ（Ｍ５５）と、
ゲートに第１のｎ型ＭＯＳトランジスタ（Ｍ５１）のドレインが接続され、ソースに第２のハイレベル電源電圧（ＶＤＤ２）が印加され、第１のカレントミラーの第３の出力側素子となる第４のｐ型ＭＯＳトランジスタ（Ｍ５６）と、
ソースに第２のローレベル電源電圧（ＶＳＳ２）が印加され、ドレインおよびゲートに第３のｐ型ＭＯＳトランジスタ（Ｍ５５）のドレインが接続され、第２のカレントミラーの入力側素子となり、電圧リミットレベルを決める第３のｎ型ＭＯＳトランジスタ（Ｍ５７）と、
ソースに第２のｎ型ＭＯＳトランジスタ（Ｍ５２）のソースが接続され、ドレインに第２のハイレベル電源電圧（ＶＤＤ２）が印加され、ゲートに第３のｐ型ＭＯＳトランジスタ（Ｍ５５）のドレインが接続され、第２のカレントミラーの出力側素子となるとともに電圧リミッタとなる第４のｎ型ＭＯＳトランジスタ（Ｍ５８）と、
ソースに第３のローレベル電源電圧（ＶＳＳ３）が印加され、ドレインおよびゲートに第４のｐ型ＭＯＳトランジスタ（Ｍ５６）のドレインが接続され、第３のカレントミラーの入力側素子となる第５のｎ型ＭＯＳトランジスタ（Ｍ５９）と、
ソースに第３のローレベル電源電圧（ＶＳＳ３）が印加され、ドレインに第２のｎ型ＭＯＳトランジスタ（Ｍ５２）のソースが接続され、ゲートに第４のｐ型ＭＯＳトランジスタ（Ｍ５６）のドレインが接続され、第３のカレントミラーの出力側素子となる第６のｎ型ＭＯＳトランジスタ（Ｍ６０）とを備えている。
【００６４】
この構成によれば、電流源となる第１のｎ型ＭＯＳトランジスタ（Ｍ５１）と、論理入力信号（ＩＮ）が入力される第２のｎ型ＭＯＳトランジスタ（Ｍ５２）と、カレントミラーを構成する第１および第２のｐ型ＭＯＳトランジスタ（Ｍ５３，Ｍ５４）とにより、論理レベルのハイレベルを第１のハイレベル電源電圧（ＶＤＤ１）から第２のハイレベル電源電圧（ＶＤＤ２）に変換することができる。また、カレントミラーを構成する第３および第４のｐ型ＭＯＳトランジスタ（Ｍ５５，Ｍ５６）と、カレントミラーを構成する第５および第６のｎ型ＭＯＳトランジスタ（Ｍ５９，Ｍ６０）と、論理出力信号（ＯＵＴ）の電圧を制限する電圧リミッタを構成する第４のｎ型ＭＯＳトランジスタ（Ｍ５８）と、リミット電圧をほぼ第２のローレベル電源電圧（ＶＳＳ２）に規定する第３のｎ型ＭＯＳトランジスタ（Ｍ５７）とにより、論理レベルのローレベルを第１のローレベル電源電圧（ＶＳＳ１）から第２のローレベル電源電圧（ＶＳＳ２）に変換することができる。また、論理入力信号（ＩＮ）のレベル変化に応じてオンオフが変化するのが、第２のｎ型ＭＯＳトランジスタ（Ｍ５２）だけであるので、論理入力信号（ＩＮ）のレベル変化に対する論理出力信号（ＯＵＴ）のレベル変化の遅延を少なくできる。その結果、論理レベルのハイレベル、ローレベルの両方ともに高速に移動（シフト）させることができる。
【００６５】
請求項１２記載のレベルシフト回路は、請求項１１記載のレベルシフト回路において、第１のｎ型ＭＯＳトランジスタ（Ｍ５１）のドレインに第７のｎ型ＭＯＳトランジスタ（Ｍ６１）のソースが接続され、第１のｎ型ＭＯＳトランジスタ（Ｍ５１）のドレインに代えて、第７のｎ型ＭＯＳトランジスタ（Ｍ６１）のドレインに第１のｐ型ＭＯＳトランジスタ（Ｍ５３）のドレインおよびゲートならびに第２，第３および第４のｐ型ＭＯＳトランジスタ（Ｍ５４，Ｍ５５，Ｍ５６）のゲートが接続され、第７のｎ型ＭＯＳトランジスタ（Ｍ６１）のゲートに第３のｐ型ＭＯＳトランジスタ（Ｍ５５）のドレインが接続され、
第４のｐ型ＭＯＳトランジスタ（Ｍ５６）のドレインに第５のｐ型ＭＯＳトランジスタ（Ｍ６２）のソースが接続され、第４のｐ型ＭＯＳトランジスタ（Ｍ５６）のドレインに代えて、第５のｐ型ＭＯＳトランジスタ（Ｍ６２）のドレインに第５のｎ型ＭＯＳトランジスタ（Ｍ５９）のドレインおよびゲートならびに第６のｎ型ＭＯＳトランジスタ（Ｍ６０）のゲートが接続され、第５のｐ型ＭＯＳトランジスタ（Ｍ６２）のゲートに第３のｐ型ＭＯＳトランジスタ（Ｍ５５）のドレインが接続されている。
【００６６】
この構成によれば、第１のローレベル電源電圧（ＶＳＳ１）と第２のハイレベル電源電圧（ＶＤＤ２）の電圧差が第１のｎ型ＭＯＳトランジスタ（Ｍ５１）のドレイン−ソース間耐圧を超える場合において、第７のｎ型ＭＯＳトランジスタ（Ｍ６１）により第１のｎ型ＭＯＳトランジスタ（Ｍ５１）のドレイン−ソース間の電圧を（ＶＤＤ２−ＶＳＧ５３−ＶＳＳ１）から（ＶＳＳ２−ＶＳＳ１）に下げ、第１のｎ型ＭＯＳトランジスタ（Ｍ２１）が耐圧不足により破損するのを防ぐことができる。ただし、ＶＳＧ５３は第１のｐ型ＭＯＳトランジスタ（Ｍ５３）のソース−ゲート間電圧である。
【００６７】
また、第３のローレベル電源電圧（ＶＳＳ３）と第２のハイレベル電源電圧（ＶＤＤ２）の電圧差が第２のｐ型ＭＯＳトランジスタ（Ｍ５６）のドレイン−ソース間耐圧を超える場合において、第５のｐ型ＭＯＳトランジスタ（Ｍ６２）により第２のｐ型ＭＯＳトランジスタ（Ｍ５６）のドレイン−ソース間の電圧を（ＶＤＤ２−ＶＧＳ５９−ＶＳＳ３）から（ＶＤＤ２−ＶＳＧ６２−ＶＧＳ５７−ＶＳＳ２）に下げ、第２のｐ型ＭＯＳトランジスタ（Ｍ５６）が耐圧不足により破損するのを防ぐことができる。ただし、ＶＧＳ５９は第５のｎ型ＭＯＳトランジスタ（Ｍ５９）のゲート−ソース間電圧、ＶＳＧ６２は第５のｐ型ＭＯＳトランジスタ（Ｍ６２）のソース−ゲート間電圧、ＶＧＳ５７は第３のｎ型ＭＯＳトランジスタ（Ｍ５７）のゲート−ソース間電圧である。
【００６８】
請求項１３記載のレベルシフト回路は、ソースに第１のハイレベル電源電圧（ＶＤＤ１）が印加され、ゲートに第１のローレベル電源電圧（ＶＳＳ１）が印加され、電流源となる第１のｐ型ＭＯＳトランジスタ（Ｍ７１）と、
ゲートに論理入力信号（ＩＮ）が入力される第２のｐ型ＭＯＳトランジスタ（Ｍ７２）と、
ドレインおよびゲートに第１のｐ型ＭＯＳトランジスタ（Ｍ７１）のドレインが接続され、ソースに第２のローレベル電源電圧（ＶＳＳ２）が印加され、第１のカレントミラーの入力側素子となる第１のｎ型ＭＯＳトランジスタ（Ｍ７３）と、
ゲートに第１のｐ型ＭＯＳトランジスタ（Ｍ７１）のドレインが接続され、ソースに第２のローレベル電源電圧（ＶＳＳ２）が印加され、ドレインに第２のｐ型ＭＯＳトランジスタ（Ｍ７２）のドレインが接続され、第１のカレントミラーの第１の出力側素子となり、ドレインから論理出力信号（ＯＵＴ）が出力される第２のｎ型ＭＯＳトランジスタ（Ｍ７４）と、
ゲートに第１のｐ型ＭＯＳトランジスタ（Ｍ７１）のドレインが接続され、ソースに第２のローレベル電源電圧（ＶＳＳ２）が印加され、第１のカレントミラーの第２の出力側素子となる第３のｎ型ＭＯＳトランジスタ（Ｍ７５）と、
カソードに第２のｐ型ＭＯＳトランジスタ（Ｍ７２）のソースが接続され、アノードに第２のローレベル電源電圧（ＶＳＳ２）が印加され、電圧リミッタとなるツェナーダイオード（Ｚ７１）と、
ソースに第２のハイレベル電源電圧（ＶＤＤ３）が印加され、ドレインおよびゲートに第３のｎ型ＭＯＳトランジスタ（Ｍ７５）のドレインが接続され、第２のカレントミラーの入力側素子となる第３のｐ型ＭＯＳトランジスタ（Ｍ７６）と、
ソースに第２のハイレベル電源電圧（ＶＤＤ３）が印加され、ドレインに第２のｐ型ＭＯＳトランジスタ（Ｍ７２）のソースが接続され、ゲートに第３のｎ型ＭＯＳトランジスタ（Ｍ７５）のドレインが接続され、第２のカレントミラーの出力側素子となる第４のｐ型ＭＯＳトランジスタ（Ｍ７７）とを備えている。
【００６９】
この構成によれば、電流源となる第１のｐ型ＭＯＳトランジスタ（Ｍ７１）と、論理入力信号（ＩＮ）が入力される第２のｐ型ＭＯＳトランジスタ（Ｍ７２）と、カレントミラーを構成する第１および第２のｎ型ＭＯＳトランジスタ（Ｍ７３，Ｍ７４）とにより、論理レベルのローレベルを第１のローレベル電源電圧（ＶＳＳ１）から第２のローレベル電源電圧（ＶＳＳ２）に変換することができる。また、カレントミラーを構成する第３のｎ型ＭＯＳトランジスタ（Ｍ７５）と、カレントミラーを構成する第３および第４のｐ型ＭＯＳトランジスタ（Ｍ７６，Ｍ７７）と、論理出力信号（ＯＵＴ）の電圧を制限する電圧リミッタを構成するツェナーダイオード（Ｚ７１）とにより、論理レベルのハイレベルを第１のハイレベル電源電圧（ＶＤＤ１）から第２のローレベル電源電圧（ＶＳＳ２）よりツェナーダイオード（Ｚ７１）のツェナー電圧ＶＺだけ高い電圧（ＶＳＳ２＋ＶＺ）に変換することができる。また、論理入力信号（ＩＮ）のレベル変化に応じてオンオフが変化するのが、第２のｐ型ＭＯＳトランジスタ（Ｍ７２）だけであるので、論理入力信号（ＩＮ）のレベル変化に対する論理出力信号（ＯＵＴ）のレベル変化の遅延を少なくできる。その結果、論理レベルのハイレベル、ローレベルの両方ともに高速に移動（シフト）させることができる。
【００７０】
請求項１４記載のレベルシフト回路は、ソースに第１のローレベル電源電圧（ＶＳＳ１）が印加され、ゲートに第１のハイレベル電源電圧（ＶＤＤ１）が印加され、電流源となる第１のｎ型ＭＯＳトランジスタ（Ｍ８１）と、
ゲートに論理入力信号（ＩＮ）が入力される第２のｎ型ＭＯＳトランジスタ（Ｍ８２）と、
ドレインおよびゲートに第１のｎ型ＭＯＳトランジスタ（Ｍ８１）のドレインが接続され、ソースに第２のハイレベル電源電圧（ＶＤＤ２）が印加され、第１のカレントミラーの入力側素子となる第１のｐ型ＭＯＳトランジスタ（Ｍ８３）と、
ゲートに第１のｎ型ＭＯＳトランジスタ（Ｍ８１）のドレインが接続され、ソースに第２のハイレベル電源電圧（ＶＤＤ２）が印加され、ドレインに第２のｎ型ＭＯＳトランジスタ（Ｍ８２）のドレインが接続され、第１のカレントミラーの第１の出力側素子となり、ドレインから論理出力信号（ＯＵＴ）が出力される第２のｐ型ＭＯＳトランジスタ（Ｍ８４）と、
ゲートに第１のｎ型ＭＯＳトランジスタ（Ｍ８１）のドレインが接続され、ソースに第２のハイレベル電源電圧（ＶＤＤ２）が印加され、第１のカレントミラーの第２の出力側素子となる第３のｐ型ＭＯＳトランジスタ（Ｍ８５）と、
アノードに第２のｎ型ＭＯＳトランジスタ（Ｍ８２）のソースが接続され、カソードに第２のハイレベル電源電圧（ＶＤＤ２）が印加され、電圧リミッタとなるツェナーダイオード（Ｚ８１）と、
ソースに第２のローレベル電源電圧（ＶＳＳ３）が印加され、ドレインおよびゲートに第３のｐ型ＭＯＳトランジスタ（Ｍ８５）のドレインが接続され、第２のカレントミラーの入力側素子となる第３のｎ型ＭＯＳトランジスタ（Ｍ８６）と、
ソースに第２のローレベル電源電圧（ＶＳＳ３）が印加され、ドレインに第２のｎ型ＭＯＳトランジスタ（Ｍ８２）のソースが接続され、ゲートに第３のｐ型ＭＯＳトランジスタ（Ｍ８５）のドレインが接続され、第２のカレントミラーの出力側素子となる第４のｎ型ＭＯＳトランジスタ（Ｍ８７）とを備えている。
【００７１】
この構成によれば、電流源となる第１のｎ型ＭＯＳトランジスタ（Ｍ８１）と、論理入力信号（ＩＮ）が入力される第２のｎ型ＭＯＳトランジスタ（Ｍ８２）と、カレントミラーを構成する第１および第２のｐ型ＭＯＳトランジスタ（Ｍ８３，Ｍ８４）とにより、論理レベルのハイレベルを第１のハイレベル電源電圧（ＶＤＤ１）から第２のハイレベル電源電圧（ＶＤＤ２）に変換することができる。また、カレントミラーを構成する第３のｐ型ＭＯＳトランジスタ（Ｍ８５）と、カレントミラーを構成する第３および第４のｎ型ＭＯＳトランジスタ（Ｍ８６，Ｍ８７）と、論理出力信号（ＯＵＴ）の電圧を制限する電圧リミッタを構成するツェナーダイオード（Ｚ８１）とにより、論理レベルのローレベルを第１のローレベル電源電圧（ＶＳＳ１）から第２のハイレベル電源電圧（ＶＤＤ２）よりツェナーダイオード（Ｚ８１）のツェナー電圧ＶＺだけ低い電圧（ＶＤＤ２−ＶＺ）に変換することができる。また、論理入力信号（ＩＮ）のレベル変化に応じてオンオフが変化するのが、第２のｎ型ＭＯＳトランジスタ（Ｍ８２）だけであるので、論理入力信号（ＩＮ）のレベル変化に対する論理出力信号（ＯＵＴ）のレベル変化の遅延を少なくできる。その結果、論理レベルのハイレベル、ローレベルの両方ともに高速に移動（シフト）させることができる。
【００７２】
【発明の実施の形態】
以下本発明の実施の形態について、図面を参照しながら説明する。
【００７３】
〔第１の実施の形態〕
図１は第１の実施の形態におけるレベルシフト回路の例を示す回路図である。図１において、Ｍ１１は、ソースに第１のハイレベル電源電圧ＶＤＤ１が印加され、ゲートに第１のローレベル電源電圧ＶＳＳ１が印加され、電流源となる第１のｐ型ＭＯＳトランジスタである。
【００７４】
Ｍ１２は、ソースに第１のハイレベル電源電圧ＶＤＤ１が印加され、ゲートに論理入力信号ＩＮが入力される論理入力素子となる第２のｐ型ＭＯＳトランジスタである。
【００７５】
Ｍ１３は、ドレインおよびゲートに第１のｐ型ＭＯＳトランジスタＭ１１のドレインが接続されソースに第２のローレベル電源電圧ＶＳＳ２が印加され、カレントミラーの入力側素子となる第１のｎ型ＭＯＳトランジスタである。
【００７６】
Ｍ１４は、ゲートに第１のｐ型ＭＯＳトランジスタＭ１１のドレインが接続されソースに第２のローレベル電源電圧ＶＳＳ２が印加され、ドレインから論理出力信号ＯＵＴが出力され、カレントミラーの出力側素子となる第２のｎ型ＭＯＳトランジスタである。
【００７７】
Ｍ１５は、ソースに第２のｐ型ＭＯＳトランジスタＭ１２のドレインが接続され、ゲートおよびドレインに第２のｎ型ＭＯＳトランジスタＭ１４のドレインが接続され、論理出力信号ＯＵＴの電圧を制限する電圧リミッタを構成する第３のｐ型ＭＯＳトランジスタである。
【００７８】
Ｍ１６は、ソースに第２のｐ型ＭＯＳトランジスタＭ１２のドレインが接続され、ゲートに第２のハイレベル電源電圧ＶＤＤ２が印加され、ドレインに第２のローレベル電源電圧ＶＳＳ２が印加され、電圧リミッタを構成する第４のｐ型ＭＯＳトランジスタである。
【００７９】
以上のように構成された第１の実施の形態のレベルシフト回路について以下、図２を用いてその動作を説明する。図２に図１のレベルシフト回路の論理入力信号ＩＮと論理出力信号ＯＵＴの電圧レベルを図示する。同図において、破線は論理入力信号ＩＮを示し、実線は論理出力信号ＯＵＴを示している。ＶＤＤ１は入力論理のハイレベルに相当する第１のハイレベル電源電圧を示し、ＶＤＤ２は出力論理のハイレベルに相当する第２のハイレベル電源電圧を示し、ＶＳＳ１は入力論理のローレベルに相当する第１のローレベル電源電圧を示し、ＶＳＳ２は出力論理のローレベルに相当する第２のローレベル電源電圧を示している。
【００８０】
ここで、第１のハイレベル電源電圧ＶＤＤ１と第２のハイレベル電源電圧ＶＤＤ２の関係はＶＤＤ１＞ＶＤＤ２である。
【００８１】
論理入力信号ＩＮがハイレベルのとき、入力の第２のｐ型ＭＯＳトランジスタＭ１２がオフし、第１のｐ型ＭＯＳトランジスタＭ１１で決められた電流をカレントミラーの第１および第２のｎ型ＭＯＳトランジスタＭ１３，Ｍ１４で反転し、第２のｎ型ＭＯＳトランジスタＭ１４が非飽和領域で動作し、論理出力信号ＯＵＴのレベルが第２のローレベル電源電圧ＶＳＳ２となる。
【００８２】
一方、論理入力信号ＩＮがローレベルのとき、入力の第２のｐ型ＭＯＳトランジスタＭ１２がオンし、電圧リミッタを構成する第３のｐ型ＭＯＳトランジスタＭ１５，Ｍ１６が動作し、第１のｐ型ＭＯＳトランジスタＭ１１で決められた電流をカレントミラーの第１および第２のｎ型ＭＯＳトランジスタＭ１３，Ｍ１４で反転し、第２のｎ型ＭＯＳトランジスタＭ１４が飽和領域で動作し、論理出力信号ＯＵＴのレベルがハイレベルとなる。
【００８３】
ここで、論理出力信号ＯＵＴのレベルを第２のハイレベル電源電圧ＶＤＤ２にするには、第３のｐ型ＭＯＳトランジスタＭ１５のゲート−ソース間電圧と第４のｐ型ＭＯＳトランジスタＭ１６のゲート−ソース間電圧を等しくするように第２のｐ型ＭＯＳトランジスタＭ１２で決定される電流量と第２のｎ型ＭＯＳトランジスタＭ１４で決定される電流量をほぼ２：１に設計すればよい。
【００８４】
上記のように、電流量を設定すると、論理出力信号ＯＵＴのレベルがほぼ第２のハイレベル電源電圧ＶＤＤ２になる理由は以下の通りである。第４のｐ型ＭＯＳトランジスタＭ１６のゲート電圧がＶＤＤ２であるとすると、第４および第３のｐ型ＭＯＳトランジスタＭ１６，Ｍ１５のソース電圧は、ＶＤＤ２＋ＶＳＧ１６となる。ただし、ＶＳＧ１６は、第４のｐ型ＭＯＳトランジスタＭ１６のソース−ゲート間電圧である。
【００８５】
したがって、第３のｐ型ＭＯＳトランジスタＭ１５のドレイン（ゲート）電圧は、
ＶＤＤ２＋ＶＳＧ１６−ＶＳＧ１５
となる。ここで、ＶＳＧ１６≒ＶＳＧ１５であるとすると、ほぼＶＤＤ２になる。ただし、ＶＳＧ１５は第３のｐ型ＭＯＳトランジスタＭ１５のソース−ゲート間電圧である。
【００８６】
例えば、第１のｐ型ＭＯＳトランジスタＭ１１のゲート幅／ゲート長のサイズ比（Ｗ／Ｌ比）と第２のｐ型ＭＯＳトランジスタＭ１２のゲート幅／ゲート長のサイズ比を１：２とし、カレントミラーを構成する第１および第２のｎ型ＭＯＳトランジスタＭ１３，Ｍ１４のゲート幅／ゲート長のサイズ比を１：１に設計すればよい。
【００８７】
他の構成としては、第１のｐ型ＭＯＳトランジスタＭ１１のゲート幅／ゲート長のサイズ比と第２のｐ型ＭＯＳトランジスタＭ１２のゲート幅／ゲート長のサイズ比を１：１とし、カレントミラーを構成する第１および第２のｎ型ＭＯＳトランジスタＭ１３，Ｍ１４のゲート幅／ゲート長のサイズ比を２：１に設計してもよい。
【００８８】
このように構成されたレベルシフト回路においては、論理入力信号ＩＮの論理レベルの変化に対応して変化する論理出力信号ＯＵＴの論理レベルのローレベルからハイレベルへの変化およびハイレベルからローレベルへの変化は、論理入力信号ＩＮ、第２のｐ型ＭＯＳトランジスタＭ１２、論理出力信号ＯＵＴの経路で決定され、遅延時間は約１ｎｓｅｃを実現することができる。
【００８９】
以上のように、第１の実施の形態によれば、電流源となる第１のｐ型ＭＯＳトランジスタＭ１１と、論理入力信号ＩＮが入力される第２のｐ型ＭＯＳトランジスタＭ１２と、カレントミラーを構成する第１および第２のｎ型ＭＯＳトランジスタＭ１３，Ｍ１４とにより、論理レベルのローレベルを第１のローレベル電源電圧ＶＳＳ１から第２のローレベル電源電圧ＶＳＳ２に変換することができる。また、論理出力信号ＯＵＴの電圧を第２のハイレベル電源電圧ＶＤＤ２に制限する電圧リミッタを構成する第３および第４のｐ型ＭＯＳトランジスタＭ１５，Ｍ１６により、論理レベルのハイレベルを第１のハイレベル電源電圧ＶＤＤ１から第２のハイレベル電源電圧ＶＤＤ２に変換することができる。また、論理入力信号ＩＮのレベル変化に応じてオンオフが変化するのが、第２のｐ型ＭＯＳトランジスタＭ１２だけであるので、論理入力信号ＩＮのレベル変化に対する論理出力信号ＯＵＴのレベル変化の遅延を少なくできる。その結果、論理レベルのハイレベル、ローレベルの両方ともに高速に移動（シフト）させることができる。
【００９０】
なお、本第１の実施の形態において、図２では第２のローレベル電源電圧ＶＳＳ２をＶＳＳ１＞ＶＳＳ２としたが、第２のローレベル電源電圧ＶＳＳ２はＶＳＳ１≦ＶＳＳ２でもよい。このとき、図５の電圧波形となり、論理振幅は圧縮される。なお、図５の符号は図２に示したものと同様である。
【００９１】
また、ＶＤＤ１−ＶＳＳ２間の電圧差が第１のｐ型ＭＯＳトランジスタＭ１１のドレイン−ソース間耐圧を超えるときは、図６に示すように、第１のｐ型ＭＯＳトランジスタＭ１１のドレインとカレントミラーを構成する第１および第２のｎ型ＭＯＳトランジスタＭ１３のドレインおよびゲートとの間に第５のｐ型ＭＯＳトランジスタＭ１７のゲート接地を挿入すればよい。
【００９２】
上記のように、第５のｐ型ＭＯＳトランジスタＭ１７のゲート接地を挿入すると、以下のような効果が得られる。第１のハイレベル電源電圧ＶＤＤ１と第２のローレベル電源電圧ＶＳＳ２の電圧差が第１のｐ型ＭＯＳトランジスタＭ１１のドレイン−ソース間耐圧を超える場合において、第５のｐ型ＭＯＳトランジスタＭ１７により第１のｐ型ＭＯＳトランジスタＭ１１のドレイン−ソース間の電圧をＶＤＤ１−ＶＳＳ１−ＶＧＳ１３からＶＤＤ１−ＶＤＤ２に下げ、第１のｐ型ＭＯＳトランジスタＭ１１が耐圧不足により破損するのを防ぐことができる。ただし、ＶＧＳ１３は第１のｎ型ＭＯＳトランジスタＭ１３のゲート−ソース間電圧である。
【００９３】
また、ＶＤＤ１−ＶＤＤ２間の電圧差が小さく、第２のｐ型ＭＯＳトランジスタＭ１２が非飽和で動作するときも、図６に示すように、第１のｐ型ＭＯＳトランジスタＭ１１が非飽和動作するように、第１のｐ型ＭＯＳトランジスタＭ１１のドレインとカレントミラーを構成する第１のｎ型ＭＯＳトランジスタＭ１３のドレインおよびゲートとの間に第５のｐ型ＭＯＳトランジスタＭ１７のゲート接地を挿入すればよい。
【００９４】
上記のように、第５のｐ型ＭＯＳトランジスタＭ１７のゲート接地を挿入すると、以下のような効果が得られる。第１のハイレベル電源電圧ＶＤＤ１と第２のハイレベル電源電圧ＶＤＤ２の電圧差が小さく第２のｐ型ＭＯＳトランジスタＭ１２が非飽和で動作するときには、第１のｐ型ＭＯＳトランジスタＭ１１も非飽和で動作させることができ、第２のｐ型ＭＯＳトランジスタＭ１２のドレイン電流と第１のｐ型ＭＯＳトランジスタＭ１１のドレイン電流とを等しく設定することができ、第３および第４のｐ型ＭＯＳトランジスタＭ１５，Ｍ１６を所望の通り動作させることができる。
【００９５】
ここで、上記の点についてさらに詳しく説明する。
【００９６】
第５のｐ型ＭＯＳトランジスタＭ１７がない場合には、非飽和の第２のｐ型ＭＯＳトランジスタＭ１２のドレイン電流ＩＤ１２は、
ＩＤ１２＝Ｋ１２・｛（ＶＳＧ１２−ＶＴ）2 −（ＶＤＧ１２−ＶＴ）2 ｝
となる。また、飽和した第１のｐ型ＭＯＳトランジスタＭ１１のドレイン電流ＩＤ１１は、
ＩＤ１１＝Ｋ１１・（ＶＳＧ１１−ＶＴ）2 
となる。ここで、ＶＳＧ１２は第２のｐ型ＭＯＳトランジスタＭ１２のソース−ゲート間電圧、ＶＤＧ１２は第２のｐ型ＭＯＳトランジスタＭ１２のドレイン−ゲート間電圧、ＶＳＧ１１は第１のｐ型ＭＯＳトランジスタＭ１１のソース−ゲート間電圧、ＶＴはｐ型ＭＯＳトランジスタのしきい値電圧、Ｋ１１，Ｋ１２は定数である。
【００９７】
この場合、
ＩＤ１２：ＩＤ１１≠Ｋ１２：Ｋ１１≠２：１
である。
【００９８】
ところが、第５のｐ型ＭＯＳトランジスタＭ１７を設けた場合には、非飽和の第２のｐ型ＭＯＳトランジスタＭ１２のドレイン電流ＩＤ１２は、
ＩＤ１２＝Ｋ１２・｛（ＶＳＧ１２−ＶＴ）2 −（ＶＤＧ１２−ＶＴ）2 ｝
となる。また、非飽和の第１のｐ型ＭＯＳトランジスタＭ１１のドレイン電流ＩＤ１１は、
ＩＤ１１＝Ｋ１１・｛（ＶＳＧ１１−ＶＴ）2 −（ＶＤＧ１１−ＶＴ）2 ｝
となる。ここで、ＶＤＧ１１は第１のｐ型ＭＯＳトランジスタＭ１１のドレイン−ゲート間電圧である。
【００９９】
この場合、
ＩＤ１２：ＩＤ１１＝Ｋ１２：Ｋ１１＝２：１
である。
【０１００】
なお、本第１の実施の形態の説明では電圧リミッタを第３および第４のｐ型ＭＯＳトランジスタＭ１５，Ｍ１６で構成したが、図８に示すように第１および第２のｐｎｐバイポーラトランジスタＱ１１，Ｑ１２でも構成することも可能である。この場合、上記と同様の効果が得られる。
【０１０１】
〔第２の実施の形態〕
図３は第２の実施の形態におけるレベルシフト回路の例を示す回路図である。図３において、Ｍ２１は、ソースに第１のローレベル電源電圧ＶＳＳ１が印加され、ゲートに第１のハイレベル電源電圧ＶＤＤ１が印加され、電流源となる第１のｎ型ＭＯＳトランジスタである。
【０１０２】
Ｍ２２は、ソースに第１のローレベル電源電圧ＶＳＳ１が印加され、ゲートに論理入力信号ＩＮが入力される論理入力素子となる第２のｎ型ＭＯＳトランジスタである。
【０１０３】
Ｍ２３は、ドレインおよびゲートに第１のｎ型ＭＯＳトランジスタＭ２１のドレインが接続されソースに第２のハイレベル電源電圧ＶＤＤ２が印加され、カレントミラーの入力側素子となる第１のｐ型ＭＯＳトランジスタである。
【０１０４】
Ｍ２４は、ゲートに第１のｎ型ＭＯＳトランジスタＭ２１のドレインが接続されソースに第２のハイレベル電源電圧ＶＤＤ２が印加され、ドレインから論理出力信号ＯＵＴが出力され、カレントミラーの出力側素子となる第２のｐ型ＭＯＳトランジスタである。
【０１０５】
Ｍ２５は、ソースに第２のｎ型ＭＯＳトランジスタＭ２２のドレインが接続され、ゲートおよびドレインに第２のｐ型ＭＯＳトランジスタＭ２４のドレインが接続され、論理出力信号ＯＵＴの電圧を制限する電圧リミッタを構成する第３のｎ型ＭＯＳトランジスタである。
【０１０６】
Ｍ２６は、ソースに第２のｎ型ＭＯＳトランジスタＭ２２のドレインが接続され、ゲートに第２のローレベル電源電圧ＶＳＳ２が印加され、ドレインに第２のハイレベル電源電圧ＶＤＤ２が印加され、電圧リミッタを構成する第４のｎ型ＭＯＳトランジスタである。
【０１０７】
以上のように構成された第２の実施の形態のレベルシフト回路について以下、図４を用いてその動作を説明する。図４に図３のレベルシフト回路の論理入力信号ＩＮと論理出力信号ＯＵＴの電圧レベルを図示する。同図において、破線は論理入力信号ＩＮを示し、実線は論理出力信号ＯＵＴを示している。ＶＤＤ１は入力論理のハイレベルに相当する第１のハイレベル電源電圧を示し、ＶＤＤ２は出力論理のハイレベルに相当する第２のハイレベル電源電圧を示し、ＶＳＳ１は入力論理のローレベルに相当する第１のローレベル電源電圧を示し、ＶＳＳ２は出力論理のローレベルに相当する第２のローレベル電源電圧を示している。
【０１０８】
ここで、第１のローレベル電源電圧ＶＳＳ１と第２のローレベル電源電圧ＶＳＳ２の関係はＶＳＳ１＞ＶＳＳ２である。
【０１０９】
論理入力信号ＩＮがローレベルのとき、入力の第２のｎ型ＭＯＳトランジスタＭ２２がオフし、第１のｎ型ＭＯＳトランジスタＭ２１で決められた電流をカレントミラーの第１および第２のｐ型ＭＯＳトランジスタＭ２３，Ｍ２４で反転し、第２のｐ型ＭＯＳトランジスタＭ２４が非飽和領域で動作し、論理出力信号ＯＵＴのレベルが第２のハイレベル電源電圧ＶＤＤ２となる。
【０１１０】
一方、論理入力信号ＩＮがハイレベルのとき、入力の第２のｎ型ＭＯＳトランジスタＭ２２がオンし、電圧リミッタを構成する第３および第４のｎ型ＭＯＳトランジスタＭ２５，Ｍ２６が動作し、第１のｎ型ＭＯＳトランジスタＭ２１で決められた電流をカレントミラーの第１および第２のｐ型ＭＯＳトランジスタＭ２３，Ｍ２４で反転し、第２のｐ型ＭＯＳトランジスタＭ２４が飽和領域で動作し、論理出力信号ＯＵＴのレベルがローレベルとなる。
【０１１１】
ここで、論理出力信号ＯＵＴのレベルを第２のローレベル電源電圧ＶＳＳ２にするには、第３のｎ型ＭＯＳトランジスタＭ２５のゲート−ソース間電圧と第４のｎ型ＭＯＳトランジスタＭ２６のゲート−ソース間電圧を等しくするように第２のｎ型ＭＯＳトランジスタＭ２２で決定される電流量と第２のｐ型ＭＯＳトランジスタＭ２４で決定される電流量をほぼ２：１に設計すればよい。
【０１１２】
上記のように、電流量を設定すると、論理出力信号ＯＵＴのレベルがほぼ第２のローレベル電源電圧ＶＳＳ２になる理由は以下の通りである。第４のｎ型ＭＯＳトランジスタＭ２６のゲート電圧がＶＳＳ２であるとすると、第４および第３のｎ型ＭＯＳトランジスタＭ２６，Ｍ２５のソース電圧は、ＶＳＳ２−ＶＧＳ２６となる。ただし、ＶＧＳ２６は、第４のｎ型ＭＯＳトランジスタＭ２６のゲート−ソース間電圧である。
【０１１３】
したがって、第３のｎ型ＭＯＳトランジスタＭ２５のドレイン（ゲート）電圧は、
ＶＳＳ２−ＶＧＳ２６＋ＶＧＳ２５
となる。ここで、ＶＧＳ２６≒ＶＧＳ２５であるとすると、ほぼＶＳＳ２になる。ただし、ＶＧＳ２５は第３のｎ型ＭＯＳトランジスタＭ２５のゲート−ソース間電圧である。
【０１１４】
例えば、第１のｎ型ＭＯＳトランジスタＭ２１のゲート幅／ゲート長のサイズ比と第２のｎ型ＭＯＳトランジスタＭ２２のゲート幅／ゲート長のサイズ比を１：２とし、カレントミラーを構成する第１および第２のｐ型ＭＯＳトランジスタＭ２３，Ｍ２４のゲート幅／ゲート長のサイズ比を１：１に設計すればよい。
【０１１５】
他の構成としては、第１のｎ型ＭＯＳトランジスタＭ２１のゲート幅／ゲート長のサイズ比と第２のｎ型ＭＯＳトランジスタＭ２２のゲート幅／ゲート長のサイズ比を１：１とし、カレントミラーを構成する第１および第２のｐ型ＭＯＳトランジスタＭ２３，Ｍ２４のゲート幅／ゲート長のサイズ比を２：１に設計してもよい。
【０１１６】
このように構成されたレベルシフト回路においては、論理入力信号ＩＮの論理レベルの変化に対応して変化する論理出力信号ＯＵＴのレベルのローレベルからハイレベルへの変化およびハイレベルからローレベルへの変化は、論理入力信号ＩＮ、第２のｎ型ＭＯＳトランジスタＭ２２、論理出力信号ＯＵＴの経路で決定され、遅延時間は約１ｎｓｅｃを実現することができる。
【０１１７】
以上のように、第２の実施の形態によれば、電流源となる第１のｎ型ＭＯＳトランジスタＭ２１と、論理入力信号ＩＮが入力される第２のｎ型ＭＯＳトランジスタＭ２２と、カレントミラーを構成する第１および第２のｐ型ＭＯＳトランジスタＭ２３，Ｍ２４とにより、論理レベルのハイレベルを第１のハイレベル電源電圧ＶＤＤ１から第２のハイレベル電源電圧ＶＤＤ２に変換することができる。また、論理出力信号ＯＵＴの電圧を第２のローレベル電源電圧ＶＳＳ２に制限する電圧リミッタを構成する第３および第４のｎ型ＭＯＳトランジスタＭ２５，Ｍ２６により、論理レベルのローレベルを第１のローレベル電源電圧ＶＳＳ１から第２のローレベル電源電圧ＶＳＳ２に変換することができる。また、論理入力信号ＩＮのレベル変化に応じてオンオフが変化するのが、第２のｎ型ＭＯＳトランジスタＭ２２だけであるので、論理入力信号ＩＮのレベル変化に対する論理出力信号ＯＵＴのレベル変化の遅延を少なくできる。その結果、論理レベルのローレベル、ハイレベルの両方ともに高速に移動（シフト）させることができる。
【０１１８】
なお、本第２の実施の形態において、図４では第２のハイレベル電源電圧ＶＤＤ２をＶＤＤ１＜ＶＤＤ２としたが、第２のハイレベル電源電圧ＶＤＤ２はＶＤＤ１≧ＶＤＤ２でもよい。このとき、第１の実施の形態と同様、図５の電圧波形となり、論理振幅は圧縮される。
【０１１９】
また、ＶＤＤ２−ＶＳＳ１間の電圧差が第１のｎ型ＭＯＳトランジスタＭ２１のドレイン−ソース間耐圧を超えるときは、図７に示すように、第１のｎ型ＭＯＳトランジスタＭ２１のドレインとカレントミラーを構成する第１のｐ型ＭＯＳトランジスタＭ２３のドレインおよびゲートとの間に第５のｎ型ＭＯＳトランジスタＭ２７のゲート接地を図７のように挿入すればよい。
【０１２０】
上記のように、第５のｎ型ＭＯＳトランジスタＭ２７のゲート接地を挿入すると、以下のような効果が得られる。第１のローレベル電源電圧ＶＳＳ１と第２のハイレベル電源電圧ＶＤＤ２との電圧差が第１のｎ型ＭＯＳトランジスタＭ２１のドレイン−ソース間耐圧を超える場合において、第５のｎ型ＭＯＳトランジスタＭ２７により第１のｎ型ＭＯＳトランジスタＭ２１のドレイン−ソース間の電圧を（ＶＤＤ２−ＶＳＧ２３−ＶＳＳ１）から（ＶＳＳ２−ＶＳＳ１）に下げ、第１のｎ型ＭＯＳトランジスタＭ２１が耐圧不足により破損するのを防ぐことができる。ただし、ＶＳＧ２３は第１のｐ型ＭＯＳトランジスタＭ２３のソース−ゲート間電圧である。
【０１２１】
また、ＶＳＳ１−ＶＳＳ２間の電圧差が小さく、第２のｎ型ＭＯＳトランジスタＭ２２が非飽和で動作するときも、図７に示すように、第１のｎ型ＭＯＳトランジスタＭ２１が非飽和動作するように、第１のｎ型ＭＯＳトランジスタＭ２１のドレインとカレントミラーを構成する第１のｐ型ＭＯＳトランジスタＭ２３のドレインおよびゲートとの間に第５のｎ型ＭＯＳトランジスタＭ２７のゲート接地を挿入すればよい。
【０１２２】
上記のように、第５のｐ型ＭＯＳトランジスタＭ１７のゲート接地を挿入すると、以下のような効果が得られる。第１のローレベル電源電圧ＶＳＳ１と第２のローレベル電源電圧ＶＳＳ２の電圧差が小さく第２のｎ型ＭＯＳトランジスタＭ２２が非飽和で動作するときには、第１のｎ型ＭＯＳトランジスタＭ２１も非飽和で動作させることができ、第２のｎ型ＭＯＳトランジスタＭ２２のドレイン電流と第１のｎ型ＭＯＳトランジスタＭ２１のドレイン電流とを等しく設定することができ、第３および第４のｎ型ＭＯＳトランジスタＭ２５，Ｍ２６もしくは第１および第２のｎｐｎ型バイポーラトランジスタＱ２１，Ｑ２２を所望の通り動作させることができる。
【０１２３】
ここで、上記の点についてさらに詳しく説明する。
【０１２４】
第５のｎ型ＭＯＳトランジスタＭ２７がない場合には、非飽和の第２のｎ型ＭＯＳトランジスタＭ２２のドレイン電流ＩＤ２２は、
ＩＤ２２＝Ｋ２２・｛（ＶＧＳ２２−ＶＴ）2 −（ＶＧＤ２２−ＶＴ）2 ｝
となる。また、飽和した第１のｎ型ＭＯＳトランジスタＭ２１のドレイン電流ＩＤ２１は、
ＩＤ２１＝Ｋ２１・（ＶＧＳ２１−ＶＴ）2 
となる。ここで、ＶＧＳ２２は第２のｎ型ＭＯＳトランジスタＭ２２のゲート−ソース間電圧、ＶＧＤ２２は第２のｎ型ＭＯＳトランジスタＭ２２のゲート−ドレイン間電圧、ＶＧＳ２１は第１のｎ型ＭＯＳトランジスタＭ２１のゲート−ソース間電圧、ＶＴは第１のｎ型ＭＯＳトランジスタのしきい値電圧、Ｋ２１，Ｋ２２は定数である。
【０１２５】
この場合、
ＩＤ２２：ＩＤ２１≠Ｋ２２：Ｋ２１≠２：１
である。
【０１２６】
ところが、第５のｎ型ＭＯＳトランジスタＭ２７を設けた場合には、非飽和の第２のｎ型ＭＯＳトランジスタＭ２２のドレイン電流ＩＤ２２は、
ＩＤ２２＝Ｋ２２・｛（ＶＧＳ２２−ＶＴ）2 −（ＶＧＤ２２−ＶＴ）2 ｝
となる。また、非飽和の第１のｎ型ＭＯＳトランジスタＭ２１のドレイン電流ＩＤ２１は、
ＩＤ２１＝Ｋ２１・｛（ＶＧＳ２１−ＶＴ）2 −（ＶＧＤ２１−ＶＴ）2 ｝
となる。ここで、ＶＧＤ２１は第１のｎ型ＭＯＳトランジスタＭ２１のドレイン−ゲート間電圧である。
【０１２７】
この場合、
ＩＤ２２：ＩＤ２１＝Ｋ２２：Ｋ２１＝２：１
である。
【０１２８】
なお、本第２の実施の形態の説明では電圧リミッタを第３および第４のｎ型ＭＯＳトランジスタＭ２５，Ｍ２６で構成したが、図９に示すように第１および第２のｎｐｎバイポーラトランジスタＱ２１，Ｑ２２で構成することも可能である。この場合、上記と同様の効果が得られる。
【０１２９】
〔第３の実施の形態〕
図１０は第３の実施の形態におけるレベルシフト回路の例を示す回路図である。図１０において、Ｍ３１は、ソースに第１のハイレベル電源電圧ＶＤＤ１が印加され、ゲートに第１のローレベル電源電圧ＶＳＳ１が印加され、電流源となる第１のｐ型ＭＯＳトランジスタである。
【０１３０】
Ｍ３２は、ゲートに論理入力信号ＩＮが入力される論理入力素子となる第２のｐ型ＭＯＳトランジスタである。
【０１３１】
Ｍ３３は、ドレインおよびゲートに第１のｐ型ＭＯＳトランジスタＭ３１のドレインが接続され、ソースに第２のローレベル電源電圧ＶＳＳ２が印加され、第１のカレントミラーの入力側素子となる第１のｎ型ＭＯＳトランジスタである。
【０１３２】
Ｍ３４は、ゲートに第１のｐ型ＭＯＳトランジスタＭ３１のドレインが接続され、ソースに第２のローレベル電源電圧ＶＳＳ２が印加され、ドレインに第２のｐ型ＭＯＳトランジスタＭ３２のドレインが接続され、第１のカレントミラーの第１の出力側素子となり、ドレインから論理出力信号（ＯＵＴ）が出力される第２のｎ型ＭＯＳトランジスタである。
【０１３３】
Ｍ３５は、ゲートに第１のｐ型ＭＯＳトランジスタＭ３１のドレインが接続され、ソースに第２のローレベル電源電圧ＶＳＳ２が印加され、第１のカレントミラーの第２の出力側素子となる第３のｎ型ＭＯＳトランジスタである。
【０１３４】
Ｍ３６は、ゲートに第１のｐ型ＭＯＳトランジスタＭ３１のドレインが接続され、ソースに第２のローレベル電源電圧ＶＳＳ２が印加され、第１のカレントミラーの第３の出力側素子となる第４のｎ型ＭＯＳトランジスタである。
【０１３５】
Ｍ３７は、ソースに第２のハイレベル電源電圧ＶＤＤ２が印加され、ドレインおよびゲートに第３のｎ型ＭＯＳトランジスタＭ３５のドレインが接続され、第２のカレントミラーの入力側素子となり、電圧リミットレベルを決める第３のｐ型ＭＯＳトランジスタである。
【０１３６】
Ｍ３８は、ソースに第２のｐ型ＭＯＳトランジスタＭ３２のソースが接続され、ドレインに第２のローレベル電源電圧ＶＳＳ２が印加され、ゲートに第３のｎ型ＭＯＳトランジスタＭ３５のドレインが接続され、第２のカレントミラーの出力側素子となるとともに電圧リミッタとなる第４のｐ型ＭＯＳトランジスタである。
【０１３７】
Ｍ３９は、ソースに第３のハイレベル電源電圧ＶＤＤ３が印加され、ドレインおよびゲートに第４のｎ型ＭＯＳトランジスタＭ３６のドレインが接続され、第３のカレントミラーの入力側素子となる第５のｐ型ＭＯＳトランジスタである。
【０１３８】
Ｍ４０は、ソースに第３のハイレベル電源電圧ＶＤＤ３が印加され、ドレインに第２のｐ型ＭＯＳトランジスタＭ３２のソースが接続され、ゲートに第４のｎ型ＭＯＳトランジスタＭ３６のドレインが接続され、第３のカレントミラーの出力側素子となる第６のｐ型ＭＯＳトランジスタである。
【０１３９】
以上のように構成された第３の実施の形態のレベルシフト回路について以下、第１の実施の形態と同様に図２を用いてその動作を説明する。
【０１４０】
ここで、第１のハイレベル電源電圧ＶＤＤ１と第２のハイレベル電源電圧ＶＤＤ２の関係はＶＤＤ１＞ＶＤＤ２である。さらに、第２のハイレベル電源電圧ＶＤＤ２と第３のハイレベル電源電圧ＶＤＤ３の関係はＶＤＤ３＞ＶＤＤ２である。
【０１４１】
論理入力信号ＩＮがハイレベルのとき、入力の第２のｐ型ＭＯＳトランジスタＭ３２がオフし、第１のｐ型ＭＯＳトランジスタＭ３１で決められた電流をカレントミラーの第１および第２のｎ型ＭＯＳトランジスタＭ３３，Ｍ３４で反転し、第２のｎ型ＭＯＳトランジスタＭ３４が非飽和領域で動作し、論理出力信号ＯＵＴのレベルが第２のローレベル電源電圧ＶＳＳ２となる。
【０１４２】
一方、論理入力信号ＩＮがローレベルのとき、入力の第２のｐ型ＭＯＳトランジスタＭ３２がオンし、電圧リミッタを構成する第４のｐ型ＭＯＳトランジスタＭ３８が動作し、第１のｐ型ＭＯＳトランジスタＭ３１で決められた電流をカレントミラーの第１および第２のｎ型ＭＯＳトランジスタＭ３３，Ｍ３４で反転し、第２のｎ型ＭＯＳトランジスタＭ３４が飽和領域で動作し、論理出力信号ＯＵＴのレベルがハイレベルとなる。
【０１４３】
ここで、論理出力信号ＯＵＴのレベルをほぼ第２のハイレベル電源電圧ＶＤＤ２にするには、第２のｐ型ＭＯＳトランジスタＭ３２のゲート−ソース間電圧が十分大きく、かつ第６のｐ型ＭＯＳトランジスタＭ４０で決定される電流量が第２のｎ型ＭＯＳトランジスタＭ３４で決定される電流量より十分大きく（例えば２倍以上に）設計すればよい。
【０１４４】
上記のように電流量を設定することにより、論理出力信号ＯＵＴのレベルがほぼ第２のハイレベル電源電圧ＶＤＤ２になる理由を説明する。第３および第４のｐ型ＭＯＳトランジスタＭ３７，Ｍ３８のゲート−ソース間電圧をそれぞれＶＧＳ３７，ＶＧＳ３８とすると、
ＶＧＳ３７＝ＶＧＳ３８
であるので、第４のｐ型ＭＯＳトランジスタＭ３８のソース電位ＶＳ３８は、
ＶＳ３８＝ＶＤＤ２
となる。
【０１４５】
また、第２のｎ型ＭＯＳトランジスタＭ３４および第２のｐ型ＭＯＳトランジスタＭ３２のドレイン電流ＩＤ３４，ＩＤ３２は、
0003739630.tif 000002
である。ここで、Ｋ３２は定数、ＶＳＧ３２は第２のｐ型ＭＯＳトランジスタＭ３２のソース−ゲート間電圧であり、ＶＤＧ３２は第２のｐ型ＭＯＳトランジスタＭ３２のドレイン−ゲート間電圧、ＶＴは第２のｐ型ＭＯＳトランジスタＭ３２のしきい値電圧である。
【０１４６】
上記において、第２のｐ型ＭＯＳトランジスタＭ３２の電流能力が第２のｎ型ＭＯＳトランジスタＭ３４の電流量を充分に上回ると、第２のｐ型ＭＯＳトランジスタＭ３２のソース電位ＶＳ３２とドレイン電位ＶＤ３２はほぼ等しいと言える。その結果、論理出力信号ＯＵＴのレベルＶＯＵＴは、
ＶＯＵＴ＝ＶＳ３８≒ＶＤＤ２
となる。
【０１４７】
例えば、カレントミラーを構成する第２および第４のｎ型ＭＯＳトランジスタＭ３４，Ｍ３６のゲート幅／ゲート長のサイズ比を１：２以上にし、カレントミラーを構成する第５および第６のｐ型ＭＯＳトランジスタＭ３９，Ｍ４０のゲート幅／ゲート長のサイズ比を１：１に設計すればよい。
【０１４８】
他の構成としては、カレントミラーを構成する第２および第４のｎ型ＭＯＳトランジスタＭ３４，Ｍ３６のゲート幅／ゲート長のサイズ比を１：１にし、カレントミラーを構成する第５および第６のｐ型ＭＯＳトランジスタＭ３９，Ｍ４０のゲート幅／ゲート長のサイズ比を１：２以上に設計してもよい。
【０１４９】
このように構成されたレベルシフト回路においては、論理入力信号ＩＮの論理レベルの変化に対応して変化する論理出力信号ＯＵＴの論理レベルのローレベルからハイレベルへの変化およびハイレベルからローレベルへの変化は、論理入力信号ＩＮ、第２のｐ型ＭＯＳトランジスタＭ３２、論理出力信号ＯＵＴの経路で決定され、遅延時間は約１ｎｓｅｃを実現することができる。
【０１５０】
以上のように、第３の実施の形態によれば、電流源となる第１のｐ型ＭＯＳトランジスタＭ３１と、論理入力信号ＩＮが入力される第２のｐ型ＭＯＳトランジスタＭ３２と、カレントミラーを構成する第１および第２のｎ型ＭＯＳトランジスタＭ３３，Ｍ３４とにより、論理レベルのローレベルを第１のローレベル電源電圧ＶＳＳ１から第２のローレベル電源電圧ＶＳＳ２に変換することができる。また、カレントミラーを構成する第３および第４のｎ型ＭＯＳトランジスタＭ３５，Ｍ３６と、カレントミラーを構成する第５および第６のｐ型ＭＯＳトランジスタＭ３９，Ｍ４０と、論理出力信号ＯＵＴの電圧を制限する電圧リミッタを構成する第４のｐ型ＭＯＳトランジスタＭ３８と、リミット電圧をほぼ第２のハイレベル電源電圧ＶＤＤ２に規定する第３のｐ型ＭＯＳトランジスタＭ３７とにより、論理レベルのハイレベルを第１のハイレベル電源電圧ＶＤＤ１から第２のハイレベル電源電圧ＶＤＤ２に変換することができる。また、論理入力信号ＩＮのレベル変化に応じてオンオフが変化するのが、第２のｐ型ＭＯＳトランジスタＭ３２だけであるので、論理入力信号ＩＮのレベル変化に対する論理出力信号ＯＵＴのレベル変化の遅延を少なくできる。その結果、論理レベルのハイレベル、ローレベルの両方ともに高速に移動（シフト）させることができる。
【０１５１】
なお、本第３の実施の形態において、図２では第２のローレベル電源電圧ＶＳＳ２をＶＳＳ１＞ＶＳＳ２としたが、第２のローレベル電源電圧ＶＳＳ２はＶＳＳ１≦ＶＳＳ２でもよい。このとき、第１の実施の形態と同様に、図５の電圧波形となり、論理振幅は圧縮される。
【０１５２】
また、ＶＤＤ１−ＶＳＳ２間の電圧差が第１のｐ型ＭＯＳトランジスタＭ３１のドレイン−ソース間耐圧を超えるときは、図１２に示すように、第１のｐ型ＭＯＳトランジスタＭ３１のドレインとカレントミラーを構成する第１のｎ型ＭＯＳトランジスタＭ３３のドレインおよびゲートとの間に第７のｐ型ＭＯＳトランジスタＭ４１のゲート接地を挿入すればよい。この構成による作用効果は先に説明した実施の形態と同様であり、第１のｐ型ＭＯＳトランジスタＭ３１の破損を防止できる。
【０１５３】
また、ＶＤＤ３−ＶＳＳ２間の電圧差が第４のｎ型ＭＯＳトランジスタＭ３６のドレイン−ソース間耐圧を超えるときは、図１２に示すように、第４のｎ型ＭＯＳトランジスタＭ３６のドレインとカレントミラーを構成する第５のｐ型ＭＯＳトランジスタＭ３９のドレインおよびゲートとの間に第５のｎ型ＭＯＳトランジスタＭ４２のゲート接地を挿入すればよい。このによる作用効果は先に説明した実施の形態と同様であり、第４のｎ型ＭＯＳトランジスタＭ３６の破損を防止できる。
【０１５４】
〔第４の実施の形態〕
図１１は第４の実施の形態におけるレベルシフト回路の例を示す回路図である。図１１において、Ｍ５１は、ソースに第１のローレベル電源電圧ＶＳＳ１が印加され、ゲートに第１のハイレベル電源電圧ＶＤＤ１が印加され、電流源となる第１のｎ型ＭＯＳトランジスタである。
【０１５５】
Ｍ５２は、ゲートに論理入力信号ＩＮが入力される論理入力素子となる第２のｎ型ＭＯＳトランジスタである。
【０１５６】
Ｍ５３は、ドレインおよびゲートに第１のｎ型ＭＯＳトランジスタＭ５１のドレインが接続され、ソースに第２のハイレベル電源電圧ＶＤＤ２が印加され、第１のカレントミラーの入力側素子となる第１のｐ型ＭＯＳトランジスタである。
【０１５７】
Ｍ５４は、ゲートに第１のｎ型ＭＯＳトランジスタＭ５１のドレインが接続され、ソースに第２のハイレベル電源電圧ＶＤＤ２が印加され、ドレインに第２のｎ型ＭＯＳトランジスタＭ５２のドレインが接続され、第１のカレントミラーの第１の出力側素子となり、ドレインから論理出力信号（ＯＵＴ）が出力される第２のｐ型ＭＯＳトランジスタである。
【０１５８】
Ｍ５５は、ゲートに第１のｎ型ＭＯＳトランジスタＭ５１のドレインが接続され、ソースに第２のハイレベル電源電圧ＶＤＤ２が印加され、第１のカレントミラーの第２の出力側素子となる第３のｐ型ＭＯＳトランジスタである。
【０１５９】
Ｍ５６は、ゲートに第１のｎ型ＭＯＳトランジスタＭ５１のドレインが接続され、ソースに第２のハイレベル電源電圧ＶＤＤ２が印加され、第１のカレントミラーの第３の出力側素子となる第４のｐ型ＭＯＳトランジスタである。
【０１６０】
Ｍ５７は、ソースに第２のローレベル電源電圧ＶＳＳ２が印加され、ドレインおよびゲートに第３のｐ型ＭＯＳトランジスタＭ５５のドレインが接続され、第２のカレントミラーの入力側素子となり、電圧リミットレベルを決める第３のｎ型ＭＯＳトランジスタである。
【０１６１】
Ｍ５８は、ソースに第２のｎ型ＭＯＳトランジスタＭ５２のソースが接続され、ドレインに第２のハイレベル電源電圧ＶＤＤ２が印加され、ゲートに第３のｐ型ＭＯＳトランジスタＭ５５のドレインが接続され、第２のカレントミラーの出力側素子となるとともに電圧リミッタとなる第４のｎ型ＭＯＳトランジスタである。
【０１６２】
Ｍ５９は、ソースに第３のローレベル電源電圧ＶＳＳ３が印加され、ドレインおよびゲートに第４のｐ型ＭＯＳトランジスタＭ５６のドレインが接続され、第３のカレントミラーの入力側素子となる第５のｎ型ＭＯＳトランジスタである。
【０１６３】
Ｍ６０は、ソースに第３のローレベル電源電圧ＶＳＳ３が印加され、ドレインに第２のｎ型ＭＯＳトランジスタＭ５２のソースが接続され、ゲートに第４のｐ型ＭＯＳトランジスタＭ５６のドレインが接続され、第３のカレントミラーの出力側素子となる第６のｎ型ＭＯＳトランジスタである。
【０１６４】
以上のように構成された第４の実施の形態のレベルシフト回路について以下、第２の実施の形態と同様に図４を用いてその動作を説明する。
【０１６５】
第１のローレベル電源電圧ＶＳＳ１と第２のローレベル電源電圧ＶＳＳ２の関係はＶＳＳ１＞ＶＳＳ２である。さらに、第２のローレベル電源電圧ＶＳＳ２と第３のローレベル電源電圧ＶＳＳ３との関係は、ＶＳＳ３＞ＶＳＳ２である。
【０１６６】
論理入力信号ＩＮがローレベルのとき、入力の第２のｎ型ＭＯＳトランジスタＭ５２がオフし、第１のｎ型ＭＯＳトランジスタＭ５１で決められた電流をカレントミラーの第１および第２のｐ型ＭＯＳトランジスタＭ５３，Ｍ５４で反転し、第２のｐ型ＭＯＳトランジスタＭ５４が非飽和領域で動作し、論理出力信号ＯＵＴのレベルが第２のハイレベル電源電圧ＶＤＤ２となる。
【０１６７】
一方、論理入力信号ＩＮがハイレベルのとき、入力の第２のｎ型ＭＯＳトランジスタＭ５２がオンし、電圧リミッタを構成する第４のｎ型ＭＯＳトランジスタＭ５８が動作し、第１のｎ型ＭＯＳトランジスタＭ５１で決められた電流をカレントミラーの第１および第２のｐ型ＭＯＳトランジスタＭ５３，Ｍ５４で反転し、第２のｐ型ＭＯＳトランジスタＭ５４が飽和領域で動作し、論理出力信号ＯＵＴのレベルがローレベルとなる。
【０１６８】
ここで、論理出力信号ＯＵＴのレベルをほぼ第２のローレベル電源電圧ＶＳＳ２にするには、第２のｎ型ＭＯＳトランジスタＭ５２のゲート−ソース間電圧が十分大きく、かつ第６のｎ型ＭＯＳトランジスタＭ６０で決定される電流量が第２のｐ型ＭＯＳトランジスタＭ５４で決定される電流量より十分大きく（例えば２倍以上に）に設計すればよい。
【０１６９】
上記のように電流量を設定することにより、論理出力信号ＯＵＴのレベルがほぼ第２のローレベル電源電圧ＶＳＳ２になる理由を説明する。第３および第４のｎ型ＭＯＳトランジスタＭ５７，Ｍ５８のソース−ゲート間電圧をそれぞれＶＳＧ５７，ＶＳＧ５８とすると、
ＶＳＧ５７＝ＶＳＧ５８
であるので、第４のｎ型ＭＯＳトランジスタＭ５８のソース電位ＶＳ５８は、
ＶＳ５８＝ＶＳＳ２
となる。
【０１７０】
また、第２のｐ型ＭＯＳトランジスタＭ５４および第２のｎ型ＭＯＳトランジスタＭ５２のドレイン電流ＩＤ５４，ＩＤ５２は、
0003739630.tif 000003
である。ここで、Ｋ５２は定数、ＶＧＳ５２は第２のｎ型ＭＯＳトランジスタＭ５２のゲート−ソース間電圧であり、ＶＧＤ５２は第２のｎ型ＭＯＳトランジスタＭ５２のゲート−ドレイン間電圧、ＶＴは第２のｎ型ＭＯＳトランジスタＭ５２のしきい値電圧である。
【０１７１】
上記において、第２のｎ型ＭＯＳトランジスタＭ５２の電流能力が第２のｐ型ＭＯＳトランジスタＭ５４の電流量を充分に上回ると、第２のｎ型ＭＯＳトランジスタＭ５２のソース電位ＶＳ５２とドレイン電位ＶＤ５２はほぼ等しいと言える。その結果、論理出力信号ＯＵＴのレベルＶＯＵＴは、
ＶＯＵＴ＝ＶＳ５８≒ＶＳＳ２
となる。
【０１７２】
例えば、カレントミラーを構成する第２および第４のｐ型ＭＯＳトランジスタＭ５４，Ｍ５６のゲート幅／ゲート長のサイズ比を１：２以上にし、カレントミラーを構成する第５および第６のｎ型ＭＯＳトランジスタＭ５９，Ｍ６０のゲート幅／ゲート長のサイズ比を１：１に設計すればよい。
【０１７３】
他の構成としては、カレントミラーを構成する第２および第４のｐ型ＭＯＳトランジスタＭ５４，Ｍ５６のゲート幅／ゲート長のサイズ比を１：１にし、カレントミラーを構成する第５および第６のｎ型ＭＯＳトランジスタＭ５９，Ｍ６０のゲート幅／ゲート長のサイズ比を１：２以上に設計してもよい。
【０１７４】
このように構成された論理入力信号ＩＮの論理レベルの変化に対応して変化する論理出力信号ＯＵＴの論理レベルのローレベルからハイレベルへの変化およびハイレベルからローレベルへの変化は、論理入力信号ＩＮ、第２のｎ型ＭＯＳトランジスタＭ５２、論理出力信号ＯＵＴの経路で決定され、遅延時間は約１ｎｓｅｃを実現することができる。
【０１７５】
以上のように、第４の実施の形態によれば、電流源となる第１のｎ型ＭＯＳトランジスタＭ５１と、論理入力信号ＩＮが入力される第２のｎ型ＭＯＳトランジスタＭ５２と、カレントミラーを構成する第１および第２のｐ型ＭＯＳトランジスタＭ５３，Ｍ５４とにより、論理レベルのハイレベルを第１のハイレベル電源電圧ＶＤＤ１から第２のハイレベル電源電圧ＶＤＤ２に変換することができる。また、カレントミラーを構成する第３および第４のｐ型ＭＯＳトランジスタＭ５５，Ｍ５６と、カレントミラーを構成する第５および第６のｎ型ＭＯＳトランジスタＭ５９，Ｍ６０と、論理出力信号ＯＵＴの電圧を制限する電圧リミッタを構成する第４のｎ型ＭＯＳトランジスタＭ５８と、リミット電圧をほぼ第２のローレベル電源電圧ＶＳＳ２に規定する第３のｎ型ＭＯＳトランジスタＭ５７とにより、論理レベルのローレベルを第１のローレベル電源電圧ＶＳＳ１から第２のローレベル電源電圧ＶＳＳ２に変換することができる。また、論理入力信号ＩＮのレベル変化に応じてオンオフが変化するのが、第２のｎ型ＭＯＳトランジスタＭ５２だけであるので、論理入力信号ＩＮのレベル変化に対する論理出力信号ＯＵＴのレベル変化の遅延を少なくできる。その結果、論理レベルのハイレベル、ローレベルの両方ともに高速に移動（シフト）させることができる。
【０１７６】
なお、本第４の実施の形態において、図４では第２のハイレベル電源電圧ＶＤＤ２をＶＤＤ１＜ＶＤＤ２としたが、第２のハイレベル電源電圧ＶＤＤ２はＶＤＤ１≧ＶＤＤ２でもよい。このとき、第２の実施の形態と同様に、図５の電圧波形となり、論理振幅は圧縮される。
【０１７７】
また、ＶＤＤ２−ＶＳＳ１間の電圧差が第１のｎ型ＭＯＳトランジスタＭ５１のドレイン−ソース間耐圧を超えるときは、図１３に示すように、第１のｎ型ＭＯＳトランジスタＭ５１のドレインとカレントミラーを構成するｐ型ＭＯＳトランジスタＭ５３のドレインおよびゲートとの間に第７のｎ型ＭＯＳトランジスタＭ６１のゲート接地を挿入すればよい。この構成による作用効果は、先の実施の形態と同様であり、第１のｎ型ＭＯＳトランジスタＭ５１の破損を防止できる。
【０１７８】
また、ＶＤＤ２−ＶＳＳ３間の電圧差が第５のｐ型ＭＯＳトランジスタＭ５９のドレイン−ソース間耐圧を超えるときは、図１３に示すように、第４のｐ型ＭＯＳトランジスタＭ５６のドレインとカレントミラーを構成する第５のｎ型ＭＯＳトランジスタＭ５９のドレインおよびゲートとの間に第５のｐ型ＭＯＳトランジスタＭ６２のゲート接地を挿入すればよい。この構成による作用効果は、先の実施の形態と同様であり、第５のｐ型ＭＯＳトランジスタＭ５９の破損を防止できる。
【０１７９】
〔第５の実施の形態〕
図１４は第５の実施の形態におけるレベルシフト回路の例を示す回路図である。図１４において、Ｍ７１は、ソースに第１のハイレベル電源電圧ＶＤＤ１が印加され、ゲートに第１のローレベル電源電圧ＶＳＳ１が印加され、電流源となる第１のｐ型ＭＯＳトランジスタである。
【０１８０】
Ｍ７２は、ゲートに論理入力信号ＩＮが入力される論理入力素子となる第２のｐ型ＭＯＳトランジスタである。
【０１８１】
Ｍ７３は、ドレインおよびゲートに第１のｐ型ＭＯＳトランジスタＭ７１のドレインが接続され、ソースに第２のローレベル電源電圧ＶＳＳ２が印加され、第１のカレントミラーの入力側素子となる第１のｎ型ＭＯＳトランジスタである。
【０１８２】
Ｍ７４は、ゲートに第１のｐ型ＭＯＳトランジスタＭ７１のドレインが接続され、ソースに第２のローレベル電源電圧ＶＳＳ２が印加され、ドレインに第２のｐ型ＭＯＳトランジスタＭ７２のドレインが接続され、第１のカレントミラーの第１の出力側素子となり、ドレインから論理出力信号（ＯＵＴ）が出力される第２のｎ型ＭＯＳトランジスタである。
【０１８３】
Ｍ７５は、ゲートに第１のｐ型ＭＯＳトランジスタＭ７１のドレインが接続され、ソースに第２のローレベル電源電圧ＶＳＳ２が印加され、第１のカレントミラーの第２の出力側素子となる第３のｎ型ＭＯＳトランジスタである。
【０１８４】
Ｚ７１は、カソードに第２のｐ型ＭＯＳトランジスタＭ７２のソースが接続され、アノードに第２のローレベル電源電圧ＶＳＳ２が印加され、電圧リミッタとなるツェナーダイオードである。
【０１８５】
Ｍ７６は、ソースに第２のハイレベル電源電圧ＶＤＤ３が印加され、ドレインおよびゲートに第３のｎ型ＭＯＳトランジスタＭ７５のドレインが接続され、第２のカレントミラーの入力側素子となる第３のｐ型ＭＯＳトランジスタである。
【０１８６】
Ｍ７７は、ソースに第２のハイレベル電源電圧ＶＤＤ３が印加され、ドレインに第２のｐ型ＭＯＳトランジスタＭ７２のソースが接続され、ゲートに第３のｎ型ＭＯＳトランジスタＭ７５のドレインが接続され、第２のカレントミラーの出力側素子となる第４のｐ型ＭＯＳトランジスタである。
【０１８７】
以上のように構成された第５の実施の形態のレベルシフト回路について以下、図１５を用いてその動作を説明する。図１５に図１４のレベルシフト回路の論理入力信号ＩＮと論理出力信号ＯＵＴの電圧レベルを図示する。同図において、破線は論理入力信号ＩＮを示し、実線は論理出力信号ＯＵＴを示している。ＶＤＤ１は入力論理のハイレベルに相当する第１のハイレベル電源電圧を示し、ＶＳＳ１は入力論理のローレベルに相当する第１のローレベル電源電圧を示し、ＶＳＳ２は出力論理のローレベルに相当する第２のローレベル電源電圧を示し、ＶＳＳ２＋ＶＺは出力論理のハイレベルに相当する電圧を示している。ただし、ＶＺはツェナーダイオードＺ７１のツェナー電圧である。
【０１８８】
ここで、第１および第２のローレベル電源電圧ＶＳＳ１，ＶＳＳ２は、
ＶＳＳ１≧ＶＳＳ２
の関係にし、第３のハイレベル電源電圧ＶＤＤ３と第２のローレベル電源電圧ＶＳＳ２およびツェナー電圧ＶＺとは、
ＶＤＤ３＞ＶＳＳ２＋ＶＺ
の関係にする。
【０１８９】
論理入力信号ＩＮがハイレベルのとき、入力の第２のｐ型ＭＯＳトランジスタＭ７２がオフし、第１のｐ型ＭＯＳトランジスタＭ７１で決められた電流をカレントミラーの第１および第２のｎ型ＭＯＳトランジスタＭ７３，Ｍ７４で反転し、第２のｎ型ＭＯＳトランジスタＭ７４が非飽和領域で動作し、論理出力信号ＯＵＴのレベルが第２のローレベル電源電圧ＶＳＳ２となる。
【０１９０】
一方、論理入力信号ＩＮがローレベルのとき、入力の第２のｐ型ＭＯＳトランジスタＭ７２がオンし、電圧リミッタを構成するツェナーダイオードＺ７１が動作し、第１のｐ型ＭＯＳトランジスタＭ７１で決められた電流をカレントミラーの第１および第２のｎ型ＭＯＳトランジスタＭ７３，Ｍ７４で反転し、第２のｎ型ＭＯＳトランジスタＭ７４が飽和領域で動作し、論理出力信号ＯＵＴのレベルがハイレベルとなる。
【０１９１】
ここで、論理出力信号ＯＵＴのレベルをＶＳＳ２＋ＶＺのハイレベルにするには、第２のｐ型ＭＯＳトランジスタＭ７２で決定される電流量を第２のｎ型ＭＯＳトランジスタＭ７４で決定される電流量より十分大きく設計すればよい。
【０１９２】
上記のように、電流量を設定することによって論理出力信号ＯＵＴのレベルがＶＳＳ２＋ＶＺになる理由を以下に説明する。第２のｐ型ＭＯＳトランジスタＭ７２および第２のｎ型ＭＯＳトランジスタＭ７４のドレイン電流ＩＤ７２，ＩＤ７４は、
0003739630.tif 000004
となる。ただし、Ｋ７２は定数、ＶＳＧ７２は第２のｐ型ＭＯＳトランジスタＭ７２のソース−ゲート間電圧、ＶＤＧ７２は第２のｐ型ＭＯＳトランジスタＭ７２のドレイン−ゲート間電圧、ＶＴは第２のｐ型ＭＯＳトランジスタＭ７２のしきい値電圧である。
【０１９３】
ここで、
ＩＤ７４≒０
ＶＳＧ７２≒ＶＤＧ７２
ＶＳ７２＝ＶＤ７２
ＶＳＤ７２≒０
である。ただし、ＶＳ７２は第２のｐ型ＭＯＳトランジスタＭ７２のソース電位、ＶＤ７２は第２のｐ型ＭＯＳトランジスタＭ７２のドレイン電位、ＶＳＤ７２は第２のｐ型ＭＯＳトランジスタＭ７２のソース−ドレイン間電圧である。
【０１９４】
したがって、論理出力信号ＯＵＴのレベルＶＯＵＴは、
0003739630.tif 000005
となる。
【０１９５】
つまり、第２のｐ型ＭＯＳトランジスタＭ７２の電流能力が第２のｎ型ＭＯＳトランジスタＭ７４の電流量を充分上回ると、第２のｐ型ＭＯＳトランジスタＭ７２のソース電位ＶＳ７２とドレイン電位ＶＤ７２はほぼ等しいと言え、論理出力信号ＯＵＴのレベルＶＯＵＴは、ほぼＶＳＳ２＋ＶＺとなるのである。
【０１９６】
例えば、第２のｎ型ＭＯＳトランジスタＭ７４のゲート幅／ゲート長のサイズ比と第３のｎ型ＭＯＳトランジスタＭ７５のゲート幅／ゲート長のサイズ比を１：２とし、カレントミラーを構成する第３および第４のｐ型ＭＯＳトランジスタＭ７６，Ｍ７７のゲート幅／ゲート長のサイズ比を１：１に設計すればよい。
【０１９７】
他の構成としては、第２のｎ型ＭＯＳトランジスタＭ７４のゲート幅／ゲート長のサイズ比と第３のｎ型ＭＯＳトランジスタＭ７５のゲート幅／ゲート長のサイズ比を１：１とし、カレントミラーを構成する第３および第４のｐ型ＭＯＳトランジスタＭ７６，Ｍ７７のゲート幅／ゲート長のサイズ比を１：２に設計してもよい。
【０１９８】
このように構成された論理入力信号ＩＮの論理レベルの変化に対応して変化する論理出力信号ＯＵＴの論理レベルのローレベルからハイレベルへの変化およびハイレベルからローレベルへの変化は、論理入力信号ＩＮ、ＭＯＳトランジスタＭ７２、論理出力信号ＯＵＴの経路で決定され、遅延時間は約１ｎｓｅｃを実現することができる。
【０１９９】
以上のように、第５の実施の形態によれば、電流源となる第１のｐ型ＭＯＳトランジスタＭ７１と、論理入力信号ＩＮが入力される第２のｐ型ＭＯＳトランジスタＭ７２と、カレントミラーを構成する第１および第２のｎ型ＭＯＳトランジスタＭ７３，Ｍ７４とにより、論理レベルのローレベルを第１のローレベル電源電圧ＶＳＳ１から第２のローレベル電源電圧ＶＳＳ２に変換することができる。また、カレントミラーを構成する第３のｎ型ＭＯＳトランジスタＭ７５と、カレントミラーを構成する第３および第４のｐ型ＭＯＳトランジスタＭ７６，Ｍ７７と、論理出力信号ＯＵＴの電圧を制限する電圧リミッタを構成するツェナーダイオードＺ７１とにより、論理レベルのハイレベルを第１のハイレベル電源電圧ＶＤＤ１から第２のローレベル電源電圧ＶＳＳ２よりツェナーダイオードＺ７１のツェナー電圧ＶＺだけ高い電圧ＶＳＳ２＋ＶＺに変換することができる。また、論理入力信号ＩＮのレベル変化に応じてオンオフが変化するのが、第２のｐ型ＭＯＳトランジスタＭ７２だけであるので、論理入力信号ＩＮのレベル変化に対する論理出力信号ＯＵＴのレベル変化の遅延を少なくできる。その結果、論理レベルのハイレベル、ローレベルの両方ともに高速に移動（シフト）させることができる。
【０２００】
〔第６の実施の形態〕
図１６は第６の実施の形態におけるレベルシフト回路の例を示す回路図である。図１６において、Ｍ８１は、ソースに第１のローレベル電源電圧ＶＳＳ１が印加され、ゲートに第１のハイレベル電源電圧ＶＤＤ１が印加され、電流源となる第１のｎ型ＭＯＳトランジスタである。
【０２０１】
Ｍ８２は、ゲートに論理入力信号ＩＮが入力される論理入力素子となる第２のｎ型ＭＯＳトランジスタである。
【０２０２】
Ｍ８３は、ドレインおよびゲートに第１のｎ型ＭＯＳトランジスタＭ８１のドレインが接続され、ソースに第２のハイレベル電源電圧ＶＤＤ２が印加され、第１のカレントミラーの入力側素子となる第１のｐ型ＭＯＳトランジスタである。
【０２０３】
Ｍ８４は、ゲートに第１のｎ型ＭＯＳトランジスタＭ８１のドレインが接続され、ソースに第２のハイレベル電源電圧ＶＤＤ２が印加され、ドレインに第２のｎ型ＭＯＳトランジスタＭ８２のドレインが接続され、第１のカレントミラーの第１の出力側素子となり、ドレインから論理出力信号（ＯＵＴ）が出力される第２のｐ型ＭＯＳトランジスタである。
【０２０４】
Ｍ８５は、ゲートに第１のｎ型ＭＯＳトランジスタＭ８１のドレインが接続され、ソースに第２のハイレベル電源電圧ＶＤＤ２が印加され、第１のカレントミラーの第２の出力側素子となる第３のｐ型ＭＯＳトランジスタである。
【０２０５】
Ｚ８１は、アノードに第２のｎ型ＭＯＳトランジスタＭ８２のソースが接続され、カソードに第２のハイレベル電源電圧ＶＤＤ２が印加され、電圧リミッタとなるツェナーダイオードである。
【０２０６】
Ｍ８６は、ソースに第２のローレベル電源電圧ＶＳＳ３が印加され、ドレインおよびゲートに第３のｐ型ＭＯＳトランジスタＭ８５のドレインが接続され、第２のカレントミラーの入力側素子となる第３のｎ型ＭＯＳトランジスタである。
【０２０７】
Ｍ８７は、ソースに第２のローレベル電源電圧ＶＳＳ３が印加され、ドレインに第２のｎ型ＭＯＳトランジスタＭ８２のソースが接続され、ゲートに第３のｐ型ＭＯＳトランジスタＭ８５のドレインが接続され、第２のカレントミラーの出力側素子となる第４のｎ型ＭＯＳトランジスタＭ８７である。
【０２０８】
以上のように構成された第６の実施の形態のレベルシフト回路について以下、図１７を用いてその動作を説明する。図１７に図１６のレベルシフト回路の論理入力信号ＩＮと論理出力信号ＯＵＴの電圧レベルを図示する。同図において、破線は論理入力信号ＩＮを示し、実線は論理出力信号ＯＵＴを示している。ＶＤＤ１は入力論理のハイレベルに相当する第１のハイレベル電源電圧を示し、ＶＤＤ２は出力論理のハイレベルに相当する第２のハイレベル電源電圧を示し、ＶＳＳ１は入力論理のローレベルに相当する第１のローレベル電源電圧を示し、ＶＤＤ２−ＶＺは出力論理のローレベルに相当する電圧を示している。ただし、ＶＺはツェナーダイオードＺ８１のツェナー電圧である。
【０２０９】
ここで、第１および第２のハイレベル電源電圧ＶＤＤ１，ＶＤＤ２は、
ＶＤＤ１≦ＶＤＤ２
の関係にし、第３のローレベル電源電圧ＶＳＳ３と第２のハイレベル電源電圧ＶＤＤ２およびツェナー電圧ＶＺとは、
ＶＳＳ３＜ＶＤＤ２−ＶＺ
の関係にする。
【０２１０】
論理入力信号ＩＮがローレベルのとき、入力の第２のｎ型ＭＯＳトランジスタＭ８２がオフし、第１のｎ型ＭＯＳトランジスタＭ８１で決められた電流をカレントミラーの第１および第２のｐ型ＭＯＳトランジスタＭ８３，Ｍ８４で反転し、第２のｐ型ＭＯＳトランジスタＭ８４が非飽和領域で動作し、論理出力信号ＯＵＴのレベルが第２のハイレベル電源電圧ＶＤＤ２となる。
【０２１１】
一方、論理入力信号ＩＮがハイレベルのとき、入力の第２のｎ型ＭＯＳトランジスタＭ８２がオンし、電圧リミッタを構成するツェナーダイオードＺ８１が動作し、第１のｎ型ＭＯＳトランジスタＭ８１で決められた電流をカレントミラーの第１および第２のｐ型ＭＯＳトランジスタＭ８３，Ｍ８４で反転し、第２のｐ型ＭＯＳトランジスタＭ８４が飽和領域で動作し、論理出力信号ＯＵＴのレベルがローレベルとなる。
【０２１２】
ここで、論理出力信号ＯＵＴのレベルをＶＤＤ２−ＶＺのローレベルにするには、第２のｎ型ＭＯＳトランジスタＭ８２で決定される電流量を第２のｐ型ＭＯＳトランジスタＭ８４で決定される電流量より十分大きく設計すればよい。
【０２１３】
上記のように、電流量を設定することによって論理出力信号ＯＵＴのレベルがＶＤＤ２−ＶＺになる理由を以下に説明する。第２のｎ型ＭＯＳトランジスタＭ８２および第２のｐ型ＭＯＳトランジスタＭ８４のドレイン電流ＩＤ８２，ＩＤ８４は、
0003739630.tif 000006
となる。ただし、Ｋ８２は定数、ＶＧＳ８２は第２のｎ型ＭＯＳトランジスタＭ８２のゲート−ソース間電圧、ＶＧＤ８２は第２のｎ型ＭＯＳトランジスタＭ８２のゲート−ドレイン間電圧、ＶＴは第２のｎ型ＭＯＳトランジスタＭ８２のしきい値電圧である。
【０２１４】
ここで、
ＩＤ８４≒０
ＶＧＳ８２≒ＶＧＤ８２
ＶＳ８２＝ＶＤ８２
ＶＤＳ８２≒０
である。ただし、ＶＳ８２は第２のｎ型ＭＯＳトランジスタＭ８２のソース電位、ＶＤ８２は第２のｎ型ＭＯＳトランジスタＭ８２のドレイン電位、ＶＤＳ８２は第２のｎ型ＭＯＳトランジスタＭ８２のドレイン−ソース間電圧である。
【０２１５】
したがって、論理出力信号ＯＵＴのレベルＶＯＵＴは、
0003739630.tif 000007
となる。
【０２１６】
つまり、第２のｎ型ＭＯＳトランジスタＭ８２の電流能力が第２のｐ型ＭＯＳトランジスタＭ８４の電流量を充分上回ると、第２のｎ型ＭＯＳトランジスタＭ８２のソース電位ＶＳ８２とドレイン電位ＶＤ８２はほぼ等しいと言え、論理出力信号ＯＵＴのレベルＶＯＵＴは、ほぼＶＤＤ２−ＶＺとなるのである。
【０２１７】
例えば、第２のｐ型ＭＯＳトランジスタＭ８４のゲート幅／ゲート長のサイズ比と第３のｐ型ＭＯＳトランジスタＭ８５のゲート幅／ゲート長のサイズ比を１：２とし、カレントミラーを構成する第３および第４のｎ型ＭＯＳトランジスタＭ８６，Ｍ８７のゲート幅／ゲート長のサイズ比を１：１に設計すればよい。
【０２１８】
他の構成としては、第２のｐ型ＭＯＳトランジスタＭ８４のゲート幅／ゲート長のサイズ比と第３のｐ型ＭＯＳトランジスタＭ８５のゲート幅／ゲート長のサイズ比を１：１とし、カレントミラーを構成する第３および第４のｎ型ＭＯＳトランジスタＭ８６，Ｍ８７のゲート幅／ゲート長のサイズ比を１：２に設計してもよい。
【０２１９】
このように構成された論理入力信号ＩＮの論理レベルの変化に対応して変化する論理出力信号ＯＵＴの論理レベルのローレベルからハイレベルへの変化およびハイレベルからローレベルへの変化は、論理入力信号ＩＮ、第２のｎ型ＭＯＳトランジスタＭ８２、論理出力信号ＯＵＴの経路で決定され、遅延時間は約１ｎｓｅｃを実現することができる。
【０２２０】
以上のように、第６の実施の形態によれば、電流源となる第１のｎ型ＭＯＳトランジスタＭ８１と、論理入力信号ＩＮが入力される第２のｎ型ＭＯＳトランジスタＭ８２と、カレントミラーを構成する第１および第２のｐ型ＭＯＳトランジスタＭ８３，Ｍ８４とにより、論理レベルのハイレベルを第１のハイレベル電源電圧ＶＤＤ１から第２のハイレベル電源電圧ＶＤＤ２に変換することができる。また、カレントミラーを構成する第３のｐ型ＭＯＳトランジスタＭ８５と、カレントミラーを構成する第３および第４のｎ型ＭＯＳトランジスタＭ８６，Ｍ８７と、論理出力信号ＯＵＴの電圧を制限する電圧リミッタを構成するツェナーダイオードＺ８１とにより、論理レベルのローレベルを第１のローレベル電源電圧ＶＳＳ１から第２のハイレベル電源電圧ＶＤＤ２よりツェナーダイオードＺ８１のツェナー電圧ＶＺだけ低い電圧ＶＤＤ２−ＶＺに変換することができる。また、論理入力信号ＩＮのレベル変化に応じてオンオフが変化するのが、第２のｎ型ＭＯＳトランジスタＭ８２だけであるので、論理入力信号ＩＮのレベル変化に対する論理出力信号ＯＵＴのレベル変化の遅延を少なくできる。その結果、論理レベルのハイレベル、ローレベルの両方ともに高速に移動（シフト）させることができる。
【０２２１】
【発明の効果】
本発明のレベルシフト回路によれば、論理レベルのハイレベル、ローレベルの両方ともに高速に移動（シフト）させることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態におけるレベルシフト回路の例を示す回路図である。
【図２】図１のレベルシフト回路の入出力電圧波形を示す波形図である。
【図３】本発明の第２の実施の形態におけるレベルシフト回路の例を示す回路図である。
【図４】図３のレベルシフト回路の入出力電圧波形を示す波形図である。
【図５】図１、図３のレベルシフト回路の入出力電圧波形を示す波形図である。
【図６】本発明の第１の実施の形態におけるレベルシフト回路の他の例を示す回路図である。
【図７】本発明の第２の実施の形態におけるレベルシフト回路の他の例を示す回路図である。
【図８】本発明の第１の実施の形態におけるレベルシフト回路のさらに他の例を示す回路図である。
【図９】本発明の第２の実施の形態におけるレベルシフト回路のさらに他の例を示す回路図である。
【図１０】本発明の第３の実施の形態におけるレベルシフト回路の例を示す回路図である。
【図１１】本発明の第４の実施の形態におけるレベルシフト回路の例を示す回路図である。
【図１２】本発明の第３の実施の形態におけるレベルシフト回路の他の例を示す回路図である。
【図１３】本発明の第４の実施の形態におけるレベルシフト回路の他の例を示す回路図である。
【図１４】本発明の第５の実施の形態におけるレベルシフト回路の例を示す回路図である。
【図１５】図１４のレベルシフト回路の入出力電圧波形を示す波形図である。
【図１６】本発明の第６の実施の形態におけるレベルシフト回路の例を示す回路図である。
【図１７】図１６のレベルシフト回路の入出力電圧波形を示す波形図である。
【図１８】従来のレベルシフト回路の例を示す回路図である。
【図１９】図１８のレベルシフト回路の入出力電圧波形を示す波形図である。
【図２０】従来のレベルシフト回路の他の例を示す回路図である。
【図２１】図２０のレベルシフト回路の入出力電圧波形を示す波形図である。
【図２２】従来のレベルシフト回路のさらに他の例を示す回路図である。
【図２３】従来のレベルシフト回路のさらに他の例を示す回路図である。
【符号の説明】
Ｍ１１    第１のｐ型ＭＯＳトランジスタ
Ｍ１２    第２のｐ型ＭＯＳトランジスタ
Ｍ１３    第１のｎ型ＭＯＳトランジスタ
Ｍ１４    第２のｎ型ＭＯＳトランジスタ
Ｍ１５    第３のｐ型ＭＯＳトランジスタ
Ｍ１６    第４のｐ型ＭＯＳトランジスタ
Ｍ１７    第５のｐ型ＭＯＳトランジスタ
Ｍ２１    第１のｎ型ＭＯＳトランジスタ
Ｍ２２    第２のｎ型ＭＯＳトランジスタ
Ｍ２３    第１のｐ型ＭＯＳトランジスタ
Ｍ２４    第２のｐ型ＭＯＳトランジスタ
Ｍ２５    第３のｎ型ＭＯＳトランジスタ
Ｍ２６    第４のｎ型ＭＯＳトランジスタ
Ｍ２７    第５のｎ型ＭＯＳトランジスタ
Ｍ３１    第１のｐ型ＭＯＳトランジスタ
Ｍ３２    第２のｐ型ＭＯＳトランジスタ
Ｍ３３    第１のｎ型ＭＯＳトランジスタ
Ｍ３４    第２のｎ型ＭＯＳトランジスタ
Ｍ３５    第３のｎ型ＭＯＳトランジスタ
Ｍ３６    第４のｎ型ＭＯＳトランジスタ
Ｍ３７    第３のｐ型ＭＯＳトランジスタ
Ｍ３８    第４のｐ型ＭＯＳトランジスタ
Ｍ３９    第５のｐ型ＭＯＳトランジスタ
Ｍ４０    第６のｐ型ＭＯＳトランジスタ
Ｍ４１    第７のｐ型ＭＯＳトランジスタ
Ｍ４２    第５のｎ型ＭＯＳトランジスタ
Ｍ５１    第１のｎ型ＭＯＳトランジスタ
Ｍ５２    第２のｎ型ＭＯＳトランジスタ
Ｍ５３    第１のｐ型ＭＯＳトランジスタ
Ｍ５４    第２のｐ型ＭＯＳトランジスタ
Ｍ５５    第３のｐ型ＭＯＳトランジスタ
Ｍ５６    第４のｐ型ＭＯＳトランジスタ
Ｍ５７    第３のｎ型ＭＯＳトランジスタ
Ｍ５８    第４のｎ型ＭＯＳトランジスタ
Ｍ５９    第５のｎ型ＭＯＳトランジスタ
Ｍ６０    第６のｎ型ＭＯＳトランジスタ
Ｍ６１    第７のｎ型ＭＯＳトランジスタ
Ｍ６２    第５のｐ型ＭＯＳトランジスタ
Ｍ７１    第１のｐ型ＭＯＳトランジスタ
Ｍ７２    第２のｐ型ＭＯＳトランジスタ
Ｍ７３    第１のｎ型ＭＯＳトランジスタ
Ｍ７４    第２のｎ型ＭＯＳトランジスタ
Ｍ７５    第３のｎ型ＭＯＳトランジスタ
Ｍ７６    第３のｐ型ＭＯＳトランジスタ
Ｍ７７    第４のｐ型ＭＯＳトランジスタ
Ｍ８１    第１のｎ型ＭＯＳトランジスタ
Ｍ８２    第２のｎ型ＭＯＳトランジスタ
Ｍ８３    第１のｐ型ＭＯＳトランジスタ
Ｍ８４    第２のｐ型ＭＯＳトランジスタ
Ｍ８５    第３のｐ型ＭＯＳトランジスタ
Ｍ８６    第３のｎ型ＭＯＳトランジスタ
Ｍ８７    第４のｎ型ＭＯＳトランジスタ
ＭＭ１１    第１のｎ型ＭＯＳトランジスタ
ＭＭ１２    第１のｐ型ＭＯＳトランジスタ
ＭＭ１３    第２のｎ型ＭＯＳトランジスタ
ＭＭ１４    第２のｐ型ＭＯＳトランジスタ
ＭＭ１５    第３のｎ型ＭＯＳトランジスタ
ＭＭ１６    第３のｐ型ＭＯＳトランジスタ
ＭＭ１７    第４のｎ型ＭＯＳトランジスタ
ＭＭ１８    第４のｐ型ＭＯＳトランジスタ
ＭＭ１９    第５のｎ型ＭＯＳトランジスタ
ＭＭ２０    第５のｐ型ＭＯＳトランジスタ
ＭＭ２１    第１のｐ型ＭＯＳトランジスタ
ＭＭ２２    第１のｎ型ＭＯＳトランジスタ
ＭＭ２３    第２のｐ型ＭＯＳトランジスタ
ＭＭ２４    第２のｎ型ＭＯＳトランジスタ
ＭＭ２５    第３のｐ型ＭＯＳトランジスタ
ＭＭ２６    第３のｎ型ＭＯＳトランジスタ
ＭＭ２７    第４のｐ型ＭＯＳトランジスタ
ＭＭ２８    第４のｎ型ＭＯＳトランジスタ
ＭＭ２９    第５のｐ型ＭＯＳトランジスタ
ＭＭ３０    第５のｎ型ＭＯＳトランジスタ
ＩＮ    論理入力信号
ＯＵＴ    論理出力信号
ＶＤＤ１    第１のハイレベル電源電圧
ＶＤＤ２    第２のハイレベル電源電圧
ＶＤＤ３    第３のハイレベル電源電圧
ＶＳＳ１    第１のローレベル電源電圧
ＶＳＳ２    第２のローレベル電源電圧
ＶＳＳ３    第３のローレベル電源電圧
Ｑ１１    第１のｐｎｐ型バイポーラトランジスタ
Ｑ１２    第２のｐｎｐ型バイポーラトランジスタ
Ｑ２１    第１のｎｐｎ型バイポーラトランジスタ
Ｑ２２    第２のｎｐｎ型バイポーラトランジスタ
Ｚ７１    ツェナーダイオード
Ｚ８１    ツェナーダイオード
【図１】
0003739630.tif 000008
【図２】
0003739630.tif 000009
【図３】
0003739630.tif 000010
【図４】
0003739630.tif 000011
【図５】
0003739630.tif 000012
【図６】
0003739630.tif 000013
【図７】
0003739630.tif 000014
【図８】
0003739630.tif 000015
【図９】
0003739630.tif 000016
【図１０】
0003739630.tif 000017
【図１１】
0003739630.tif 000018
【図１２】
0003739630.tif 000019
【図１３】
0003739630.tif 000020
【図１４】
0003739630.tif 000021
【図１５】
0003739630.tif 000022
【図１６】
0003739630.tif 000023
【図１７】
0003739630.tif 000024
【図１８】
0003739630.tif 000025
【図１９】
0003739630.tif 000026
【図２０】
0003739630.tif 000027
【図２１】
0003739630.tif 000028
【図２２】
0003739630.tif 000029
【図２３】
0003739630.tif 000030