(57)【特許請求の範囲】
【請求項１】
Ｐ型拡散領域及びＮ型拡散領域を半導体基板に近接して形成する半導体装置の製造方法であって、
前記半導体基板の全域にＰ型及びＮ型のいずれか一方のイオンを注入する工程と、
前記半導体基板の形成すべき一方の拡散領域を覆う酸化可能なマスクを形成する工程と、
前記半導体基板を熱酸化することで前記マスクを酸化成長させてイオン阻止酸化膜部を形成すると共に形成すべき他方の拡散領域上で酸化成長させて前記一方のイオンを取り込ませ、かつ前記一方及び他方の拡散領域に対し段差を設ける段差酸化膜部を形成する工程と、
前記半導体基板に他方のイオンを前記イオン阻止酸化膜部により前記一方の拡散領域への注入を阻止して前記他方の拡散領域のみに注入する工程と、
前記一方及び他方の拡散領域のイオンを活性化するために前記半導体基板を熱処理する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記マスクは、前記半導体基板の酸化膜からなる請求項１記載の製造方法。
【請求項３】
前記マスクは、前記半導体基板の結晶材料と同種の多結晶層または非結晶層からなる請求項１記載の製造方法。
【請求項４】
前記結晶層は、酸化処理によって前記半導体基板の酸化膜層を形成する材料からなり、前記結晶層の残存部分から露出する前記半導体基板の表面部分および前記残存部分を酸化するための熱処理に際し、その酸化膜の厚さに応じた酸化膜の成長速度差を利用して、前記段差が形成されることを特徴とする請求項３記載の製造方法。
【請求項５】
前記半導体基板は、シリコン基板である請求項１記載の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、Ｐ型およびＮ型の不純物拡散領域が相互に近接して形成される半導体基板を含む半導体装置の製造方法に関し、特に、Ｎ型不純物拡散領域からなるＮウェルおよびＰ型不純物拡散領域からなるＰウェルにそれぞれＰＭＯＳおよびＮＭＯＳが相互に近接して形成されるＣＭＯＳの製造に好適な、半導体装置の製造方法に関する。
【０００２】
【従来の技術】
ＣＭＯＳと称される相補型金属酸化膜半導体は、半導体基板に相互に近接するＮ型不純物拡散領域からなるＮウェルおよびＰ型不純物拡散領域からなるＰウェルを形成し、Ｎウェルに正孔をキャリアとするＰＭＯＳが形成され、Ｐウェルに電子をキャリアとするＮＭＯＳが形成される。
【０００３】
ＣＭＯＳを含む回路の高集積化を図るには、これら両ウェルの近接度を高める必要があり、そのための技術として、いわゆる自己整合ウェル形成法が提案されている。
この従来技術によれば、例えばシリコンからなる半導体基板上に酸化膜を介して堆積されたシリコン窒化膜の選択エッチング処理に使用されたレジストが、イオン注入による例えばＮ型不純物の導入のためのマスクとして利用される。
また、このマスクのパターンに対応して形成されたシリコン窒化膜は、半導体基板の表面での酸化膜成長に際しその成長を抑制することから、半導体基板表面の熱酸化により、シリコン窒化膜から露出するＮ型不純物導入領域上に、Ｐ型不純物のイオン注入時のマスクとして機能する酸化膜の膜厚部が、選択的に形成される。
【０００４】
従って、単一のマスクパターンに沿って自己整合的に、Ｐ型およびＮ型の不純物導入領域が形成されることから、これら不純物導入領域の活性化のための熱処理であるドライブインにより、両不純物拡散領域を高精度で近接して形成することが可能となる。
また、膜厚部の成長に際し、半導体基板のシリコンが酸化されることから、このシリコンの酸化分、膜厚部下と、他の部分との間に段差が生じる。この段差は、両不純物拡散領域からなる両ウェルへのＣＭＯＳの形成時に、アライメント基準として利用される。
【０００５】
【発明が解決しようとする課題】
しかしながら、前記した従来技術では、イオン注入のためのマスクとして利用される前記したような熱酸化膜による膜厚部を得るために、半導体基板の熱膨張係数と大きな差の熱膨張係数を示す窒化膜が使用されており、この窒化膜が基板上に形成された状態で熱酸化膜による膜厚部の形成のために、基板が全体的に加熱される。
そのため、窒化膜と半導体基板との熱膨張差により、半導体基板には強い熱歪みが導入されることとなる。この熱歪みの軽減のために、窒化膜は、前記したとおり、酸化膜を緩衝層として、この酸化膜を介して基板上に形成されている。しかしながら、酸化膜の緩衝作用は充分ではなく、熱歪みにより、半導体基板に格子欠陥が導入されるおそれがあった。
【０００６】
また、熱酸化膜の膜厚部に、これがイオン注入のマスクとして機能するに充分な厚さ寸法を確保しようとすれば、その厚さ寸法の増大に応じて両不純物拡散領域からなる両ウェル間の段差が増大する。
この段差の増大は、両ウェルへのＣＭＯＳの形成工程で使用されるフォトリソグラフィ技術でのステッパによるパターン投影のパターン寸法に大きな差をもたらす。そのため、両ウェルの段差は、ステッパでのアライメント基準として利用し得るに必要な例えば２５０〜３００Ａ゜の範囲内の寸法とすることが望ましいが、従来では、膜厚部にマスクとして機能するに充分な厚さ寸法を確保すると、段差がこの適正範囲を越えるという問題があった。
【０００７】
そのために、半導体基板に熱歪みによる格子欠陥を導入することなくかつ適正な段差寸法でＰウェルおよびＮウェルを相互に近接して形成することのできる半導体装置のための製造方法の出現が望まれていた。
【０００８】
【課題を解決するための手段】
本発明は、以上の点を解決するために、次の構成を採用する。
本発明は、Ｐ型拡散領域及びＮ型拡散領域を半導体基板に近接して形成する半導体装置の製造方法であって、半導体基板の全域にＰ型及びＮ型のいずれか一方のイオンを注入する工程と、半導体基板の形成すべき一方の拡散領域を覆う酸化可能なマスクを形成する工程と、半導体基板を熱酸化することでマスクを酸化成長させてイオン阻止酸化膜部を形成すると共に形成すべき他方の拡散領域上で酸化成長させて一方のイオンを取り込ませ、かつ一方及び他方の拡散領域に対し段差を設ける段差酸化膜部を形成する工程と、半導体基板に他方のイオンをイオン阻止酸化膜部により一方の拡散領域への注入を阻止して他方の拡散領域のみに注入する工程と、一方及び他方の拡散領域のイオンを活性化するために半導体基板を熱処理する工程とを含むことを特徴とする。
【０００９】
イオンの打ち込みに使用される前記マスクは、熱酸化により半導体基板の酸化膜層を形成するマスク材料層を選択的に除去した後、この基板上のマスク材料層の残存部分を熱処理により酸化成長させて形成することができる。
このマスクの形成に際し、半導体基板のマスク材料層から露出した部分にも酸化膜層が成長するが、所定の厚さ寸法を有するマスク材料層部分とこれから露出する基板部分との両部分での酸化膜の厚さの差に応じた酸化膜の成長速度差から、マスク材料層部分にマスクに適正な厚さ寸法を確保することができることに加えて、一方の不純物導入領域となるマスク下の基板部分と、マスクから露出し、他方の不純物導入領域となる基板部分との間に容易に適正な段差を生じさせることができる。
また、この段差の形成のための熱処理に、半導体基板の熱膨張係数の大きく異なる窒化膜が不要となることから、この熱処理により、熱膨張係数差による熱歪みが半導体基板に導入されることはない。
【００１１】
【発明の実施の形態】
以下、本発明を図示の実施の形態について詳細に説明する。
〈具体例１〉
図１は、本発明に係る半導体装置の製造方法の具体例を示す。
図１（ａ）に示されているように、半導体基板１０として、例えばＰ型シリコン基板が用いられる。半導体基板１０上に、例えば４０００Ａ゜の厚さ寸法を有する酸化膜１１、すなわちシリコン基板ではシリコン酸化膜がマスク材料層１１として、形成される。酸化膜１１は、熱酸化法、化学気相成長法等を適宜選択することができる。
【００１２】
半導体基板１０には、図１（ｂ）に示されているように、酸化膜１１を通して、例えばボロンイオン１２が、１７０ｋｅＶのエネルギーで、１．７×１０13個／ｃｍ2 の濃度となるように、注入される。このイオン注入により、半導体基板１０表面のほぼ全域にボロンからなるＰ型不純物が導入される。
【００１３】
ボロンのイオン注入の後、図１（ｃ）に示されているように、フォトリソグラフィで形成されるレジスト１３をレジストマスクとして、酸化膜１１が選択エッチング処理を受ける。
このエッチング処理により、半導体基板１０の表面には、酸化膜１１のレジスト１３下のレジストパターンに沿った部分１１Ａが残される。
【００１４】
レジスト１３の除去後、半導体基板１０の表面に酸化膜部分１１Ａを残した状態で、半導体基板１０の表面が熱酸化を受ける。この半導体基板１０の熱酸化では、従来よく知られたディール・グローブの成長特性曲線で表される成長特性が見られる。
すなわち、酸化膜の成長速度は、酸化膜の厚さ寸法の増大に応じて飽和的に減少することから、半導体基板１０の、マスク材料層からなる酸化膜部分１１Ａが残されたレジストパターン下の領域では酸化膜の成長が抑制される。そのため、酸化膜部分１１Ａは、酸化膜の成長を抑制するための結晶材料層１１Ａとして機能する。
他方、半導体基板１０の酸化膜部分１１Ａから露出した領域では、酸化膜の成長を抑制する酸化膜部分１１Ａが設けられていないことから、酸化膜部分１１Ａ下に比較して、酸化膜の成長が促進される。
【００１５】
その結果、図１（ｄ）に示されているように、酸化膜部分１１Ａから露出した領域に１０００Ａ゜の厚さ寸法の酸化膜部分１１Ｂが成長すると、酸化膜部分１１Ａには、その半値の５００Ａ゜の厚さ寸法で酸化膜が成長することから、酸化膜部分１１Ａの厚さ寸法は、当初の膜厚寸法と成長厚さ寸法との和である４５００Ａ゜に達する。この酸化膜部分１１Ａの成長後の厚さ寸法は、後述するイオン注入の際のマスクとして機能するに充分な厚さ寸法である。
【００１６】
また、酸化膜部分１１Ａおよび酸化膜部分１１Ｂの成長に際し、成長厚さのほぼ半値の厚さ分の基板材料が酸化膜として取り込まれる。このため、半導体基板１０の表面には、各酸化膜部分１１Ａおよび酸化膜部分１１Ｂでの成長厚さの半値の差分（図示の例では、５００Ａ゜−２５０Ａ゜＝２５０Ａ゜）の段差ｄが生じる。
【００１７】
また、酸化膜部分１１Ｂは、前記したところから明らかなように、酸化膜部分１１Ａに比較して、２５０Ａ゜分半導体基板１０内へ深く成長することから、この酸化膜部分１１Ｂ下に打ち込まれたボロン領域が酸化膜部分１１Ｂに取り込まれる。
他方、酸化膜部分１１Ａでは、この領域下に打ち込まれたボロン領域を取り込む程に深く成長しないことから、半導体基板１０には、酸化膜部分１１Ａ下の領域にボロン不純物が残存することになる。
【００１８】
酸化膜部分１１Ａおよび酸化膜部分１１Ｂの成長後、図１（ｅ）に示されているように、例えばリンイオン１４が１７０ｋｅＶのエネルギーで、２．０×１０13個／ｃｍ2 の濃度となるように、半導体基板１０に注入される。このイオン注入では、レジスト１３のパターンに沿って形成されたマスク材料層１１からなる酸化膜部分１１Ａが半導体基板１０へのイオン注入を妨げるに充分な厚さ寸法に成長されていることから、リンイオンが、酸化膜部分１１Ａ下のボロン領域に導入されることはなく、自己整合的に、酸化膜部分１１Ｂ下に導入される。
【００１９】
その後、半導体基板１０は、酸化を防止するための窒素ガス雰囲気下で、ドライブインのための熱処理を受ける。この熱処理により、酸化膜部分１１Ａ下および酸化膜部分１１Ｂ下に導入されたそれぞれの不純物であるボロンおよびリンは、活性化されることから、図１（ｆ）に示されているように、酸化膜部分１１Ａ下および酸化膜部分１１Ｂ下にそれぞれボロンによるＰ型不純物拡散領域１５からなるＰウェルおよびリンによるＮ型不純物拡散領域１６からなるＮウェルが形成される。
酸化膜部分１１Ａおよび酸化膜部分１１Ｂを除去した後、各ウェルに対応して、例えばＣＭＯＳの形成のために、それぞれＰＭＯＳおよびＮＭＯＳが形成される。
【００２０】
本発明の方法では、前記した酸化膜部分１１Ａの成長のための熱処理およびドライブインのための熱処理に際し、半導体基板１０上には、これと熱膨張係数が大きく異なる窒化膜が存在しないことから、半導体基板１０へのこれら熱処理時に、従来のような熱膨張差による熱歪みが半導体基板１０に導入されることはない。
【００２１】
また、マスク材料層である酸化膜１１の厚さ寸法を予め適正に設定しておくことにより、酸化膜部分１１Ａと酸化膜部分１１Ｂとの熱処理による成長厚さ寸法の差に応じた適正な段差ｄを得ることができると共に、酸化膜部分１１Ａからなるマスクに、リンイオン１４の注入の際のマスクとして機能するに充分な厚さ寸法を確保することができる。
【００２２】
従って、本発明の方法によれば、半導体基板１０に熱歪みによる格子欠陥を導入することなく、ステッパでのアライメント基準として利用するのに適正でありかつフォトリソグラフィでのパターン投影で大きな寸法差を生じさせることのない適正な寸法の段差ｄで、Ｐウェル（１５）およびＮウェル（１６）を相互に近接して形成することのできる。
また、酸化膜部分１１Ａおよび酸化膜部分１１Ｂを除去した後、例えば各ウェルに対応して、それぞれＰＭＯＳおよびＮＭＯＳを形成することにより、電気特性に優れたＣＭＯＳを高い集積度で形成することができる。
【００２３】
前記した具体例１では、酸化膜１１の選択的なエッチング処理によって残された酸化膜部分１１Ａを酸化成長させ、これによって得られた酸化膜の厚膜部分（１１Ａ）をマスクとして、リンイオン１４を選択的にイオン注入した例について説明した。
【００２４】
この例に代えて、図１（ｃ）に示されているような酸化膜１１の選択エッチング処理に使用されるレジスト１３をマスクとして、レジスト１３から露出する基板１０の表面にリンイオン１４を選択的に打ち込むことができる。
この場合、レジスト１３がイオン注入用選択マスクとして利用されることから、酸化膜部分１１Ａは、イオン注入用選択マスクとして機能することはなく、段差ｄの形成のための酸化膜成長抑制層として機能する。
【００２５】
また、レジスト１３をイオン注入用選択マスクとして利用する場合、イオン注入に先立って酸化膜部分１１Ａをマスクとして機能する所定の厚さ寸法に成長させる必要がないことから、段差ｄの形成のための酸化膜部分１１Ａおよび酸化膜部分１１Ｂの熱成長処理と、不純物の活性化のための熱処理であるドライブインとを、同一熱処理工程で一括的に行うことができる。
この一括的な熱処理では、図１（ｆ）に沿って説明した窒素雰囲気に代えて、半導体基板１０上への酸化膜の成長が可能となるように、酸素雰囲気下で熱処理が行われる。
【００２６】
ボロンイオン１２の打ち込みを、酸化膜１１の形成前に行うことができ、また、図１（ｃ）に示されているような酸化膜１１の選択的なエッチング処理後にレジスト１３を除去し、その後、ボロンイオン１２を半導体基板１０の全面に打ち込むことができる。
【００２７】
具体例１では、マスク材料層として、酸化膜１１を用いた例について説明した。
この酸化膜１１に代えて、半導体基板１０の熱酸化処理によって該基板上に形成される酸化膜と一体になって該酸化膜の成長を抑制する層を形成するための結晶材料、例えば多結晶半導体材料あるいは非晶質半導体材料を用いることができる。
【００２８】
具体的には、半導体基板１０がシリコン基板からなる具体例１では、ポリシリコン膜あるいは非晶質シリコン膜でマスク材料層１１を構成することができる。このポリシリコン膜または非晶質シリコン膜の形成には、従来よく知られているような化学気相成長（ＣＶＤ）法、物理気相成長（ＰＶＤ）法またはスパッタ法等を適宜選択することができる。
【００２９】
〈具体例２〉
図２はマスク材料層２１としてポリシリコン膜を使用した例を示す。
図１（ａ）ないし図１（ｃ）に沿って説明したと同様な手順により、図２（ａ）に示されているように、ボロンがほぼ全面に打ち込まれた半導体基板２０上には、ポリシリコンからなるマスク材料層２１の選択エッチング処理により残されたマスク材料層部分２１Ａが形成される。
その後、マスク材料層部分２１Ａを含む半導体基板２０表面の全面を覆うように、ポリシリコン膜２１Ｂが形成される。
【００３０】
このポリシリコン膜２１Ｂの堆積により、マスク材料層部分２１Ａは、上層のポリシリコン膜２１Ｂとともに、ボロンイオン２２よりも深い位置へのリンイオン２４の打ち込みに際し、マスクとして機能するに充分な厚さ寸法を有する厚膜部分２１Ａ′を構成する。
従って、図２（ｂ）に示されているように、リンイオン２４の打ち込みに際し、この厚膜部分２１Ａ′により、厚膜部分２１Ａ′下へのリンの導入が阻止されることから、選択的に、すなわち厚膜部分２１Ａ′を除く薄膜部分２１Ｂ下にリンが導入される。
【００３１】
その後、酸化雰囲気下で半導体基板２０は熱処理を受ける。
酸化雰囲気下の熱処理では、ポリシリコン膜は、シリコン酸化膜となり、前記したとおり、その膜厚に応じた酸化膜成長抑制層として機能する。
その結果、図２（ｃ）に示されているように、厚膜部分２１Ａ′下と、薄膜部分２１Ｂ下との間には、図１（ｆ）に沿って説明したと同様な段差ｄが生じる。また、前記した熱処理により、各不純物が活性化され、前記した例におけると同様に、厚膜部分２１Ａ′下にはＰ型不純物拡散領域からなるＰウェル２５が形成され、薄膜部分２１Ｂ下には、Ｎ型不純物拡散領域からなるＮウェル２６が形成される。
【００３２】
〈具体例３〉
また、不純物の半導体基板３０への導入に、前記したイオンの打ち込みによるイオン注入法に代えて、熱拡散法を採用することができる。
図３は、熱拡散法とイオン注入法とを併用した具体例を示す。
図３（ａ）に示すように、例えばシリコン基板からなる半導体基板３０上には、シリコン酸化膜３１が堆積される。この酸化膜３１は、不純物として高濃度のボロンを含む。
【００３３】
酸化膜３１の形成後、図３（ｂ）に示されているように、図１（ｃ）に沿って説明したと同様なフォトリソグラフィで形成されるレジスト３３をレジストマスクとして、酸化膜３１が選択エッチング処理を受ける。
このエッチング処理に用いたレジスト３３をマスクとして、図３（ｃ）に示されているように、半導体基板３０にリンイオン３４が選択的に打ち込まれる。
【００３４】
その後、レジスト３３が除去され、酸化雰囲気下で半導体基板３０は熱処理を受ける。
酸化雰囲気下の熱処理では、前記したとおり、ディール・グローブの成長特性曲線に沿って、半導体基板３０上の酸化膜の成長速度は、マスク材料層からなる酸化膜部分３１Ａが残されたレジストパターン下の領域では酸化膜の成長が抑制され、他方、半導体基板３０の酸化膜部分３１Ａから露出した領域では、酸化膜部分３１Ａ下に比較して、酸化膜の成長が促進される。
【００３５】
その結果、図３（ｄ）に示されているように、酸化膜３１Ａ下と、酸化膜部分３１Ｂ下との間には、図１（ｆ）に沿って説明したと同様な段差ｄが生じる。
また、前記した熱処理により、酸化膜部分３１Ａに含まれていたボロンが半導体基板３０の酸化膜部分３１Ａ下に拡散することから、前記したと同様なＰ型不純物拡散領域３５が形成され、他方、酸化膜部分３１Ｂ下に導入されたリンが活性化を受けることにより、Ｎ型不純物拡散領域３６が形成される。
この例は、最も少ない工程数で、適正な段差の格子欠陥の少ない良質なＰ型不純物拡散領域からなるＰウェル３５およびＮ型不純物拡散領域からなるＮウェル３６を形成することを可能とする。
【００３６】
〈具体例４〉
図４は、マスク材料層にポリシリコンを用い、かつ不純物の導入に熱拡散法とイオン注入法とを併用した具体例を示す。
図４（ａ）に示すように、シリコン基板からなる半導体基板４０上には、例えば高濃度のボロンを含むポリシリコン膜４１が、例えば前記したようなＣＶＤ法、ＰＶＤ法またはスパッタ法により、堆積される。
【００３７】
その後、図４（ｂ）に示されているように、図１（ｃ）に沿って説明したと同様なフォトリソグラフィで形成されるレジスト４３をレジストマスクとして、マスク材料層４１が選択エッチング処理を受け、レジスト４３パターンに沿ったマスク材料層部分４１Ａが残される。
【００３８】
レジスト４３の除去後、窒素ガス雰囲気下のような非酸化雰囲気下で、半導体基板４０は熱処理を受ける。
この非酸化雰囲気下の熱処理では、マスク材料層部分４１Ａ下を含む半導体基板４０の表面に、酸化膜が成長することはなく、図４（ｃ）に示されているように、マスク材料層部分４１Ａに含まれた不純物ボロンが半導体基板４０に熱拡散することから、マスク材料層部分４１Ａ下にＰ型不純物拡散領域からなるＰウェル４５が形成される。
【００３９】
Ｐ型不純物拡散領域（Ｐウェル）４５の形成後、図４（ｄ）に示すように、マスク材料層部分４１Ａを含む半導体基板４０表面の全面を覆うように、ボロンを含まないポリシリコン膜４１Ｂが形成される。
【００４０】
このポリシリコン膜４１Ｂの堆積により、マスク材料層部分４１Ａは、上層のポリシリコン膜４１Ｂとともに、マスクとして機能するに充分な厚さ寸法を有する厚膜部分（４１Ａおよび４１Ｂ）を構成する。
従って、図４（ｄ）に示されているように、リンイオン４４の打ち込みに際し、この厚膜部分（４１Ａおよび４１Ｂ）により、Ｐ型不純物拡散領域（Ｐウェル）４５へのリンの導入が阻止されることから、選択的に、すなわち、薄膜部分４１Ｂ下にリンが導入される。
【００４１】
その後、酸化雰囲気下で半導体基板４０が熱処理を受けることにより、リンが活性化を受けることにより、Ｎ型不純物拡散領域（Ｎウェル）４６が形成される。
また、図２に沿って説明した具体例２におけると同様、酸化雰囲気下での熱処理により、ポリシリコン膜４１Ａおよび４１Ｂの厚さ寸法に応じて、両不純物拡散領域４５および４６の表面には、図示しないが前記したと同様な段差ｄが生じる。
【００４２】
〈具体例５〉
図５は、酸化膜の成長を抑制するマスク材料層（結晶材料層）５１として、ポリシリコン膜を用いた、さらに他の具体例を示す。
図５（ａ）〜図５（ｆ）に示す各工程は、結晶材料層５１と基板５０との間にエッチングストッパ層５７を適用した点を除き、基本的には、具体例１〜４の組合せと考えられる。
【００４３】
図５（ａ）に示されているように、半導体基板５０上に、例えば酸化シリコン膜からなるエッチングストッパ膜５７を介して、ポリシリコンからなる結晶材料層５１が形成される。
また、図５（ｂ）に示されているように、結晶材料層５１およびエッチングストッパ層５７を通して、ボロンイオン５２が半導体基板５０に注入され、これにより、半導体基板５０表面のほぼ全域にボロンからなるＰ型不純物が導入される。
【００４４】
ボロンのイオン注入の後、結晶材料層５１がフォトリソグラフィで形成されるレジスト５３をレジストマスクとして、選択エッチング処理を受け、マスク材料層部分５１Ａが形成される。
このとき、エッチングストッパ層５７である酸化膜に対し低いエッチング速度を示し、またこれとは逆に、結晶材料層５１であるポリシリコンに対して高いエッチング速度を示す、すなわち、結晶材料層５１に対して大きな選択比を有するエッチングガスを選択することにより、図５（ｃ）に示されているように、エッチングストッパ層５７により保護された半導体基板５０表面をエッチングによる損傷から確実に防止した状態で、結晶材料層５１をレジスト５３に沿ってエッチングすることにより、マスク材料層部分５１Ａを形成することができる。
【００４５】
その後、図５（ｄ）に示されているように、エッチングストッパ層５７を残した状態で、レジスト５３をマスクとして、半導体基板５０の表面に、リンイオン５４がボロンイオンよりも深い位置へ選択的に打ち込まれる。このとき、エッチングストッパ層５７は、半導体基板５０の表面をイオンの衝突による損傷から保護する作用をなす。
【００４６】
このイオンの打ち込み後、エッチングストッパ層５７を構成するポリシリコンに対して大きな選択比を示すエッチングガスを用いたエッチングストッパ層５７の選択的な除去により、図５（ｅ）に示されているように、半導体基板５０の表面に大きな損傷を与えることなく、安全確実に、エッチングストッパ層５７の不要部分を除去することができる。
【００４７】
レジスト５３を除去し、シリコン酸化膜からなるエッチングストッパ層５７の残存部分５７Ａおよび結晶材料層５１の残存部分５１Ａを残した状態で、半導体基板５０は、ドライブインを兼ねた酸化雰囲気下での熱処理を受ける。
この熱処理では、各不純物が活性化を受ける。また、図５（ｅ）にしたシリコン酸化膜からなる残存部分５７Ａおよびポリシリコンからなる残存部分５１Ａは、一体的に、酸化膜成長抑制層として作用することから、図５（ｆ）に示すように、図１（ｆ）に沿って説明したと同様な段差ｄで以て、Ｐ型不純物拡散領域（Ｐウェル）５５およびＮ型不純物拡散領域（Ｎウェル）５６が形成される。
【００４８】
〈具体例６〉
具体例１〜具体例５では、Ｐ型およびＮ型の両不純物拡散領域間の段差ｄを形成するために、いずれも半導体基板に酸化膜が成長するときのディール・グローブの成長特性曲線で表される成長特性を利用した。
図６は、これに代えて、段差形成手段としてエッチングを用いた例を示す。
【００４９】
図６（ａ）に示されているように、半導体基板６０の全面への例えばボロンイオン６２の打ち込みにより、半導体基板６０に不純物ボロンが導入される。
ボロンのイオン注入の後、図６（ｂ）に示されているように、フォトリソグラフィで形成されるレジスト６３をエッチングマスクとして、半導体基板６０の表面が選択エッチング処理を受ける。
このエッチング処理により、半導体基板６０の表面のレジスト６３下の領域６０Ａと、レジスト６３から露出した領域６０Ｂとの間には、段差ｄが形成される。
この段差ｄの形成により、エッチングを受けた露出領域６０Ｂの注入ボロンは、基板６０のイオン注入により非晶質化した被エッチング部分と共に、除去される。
【００５０】
このボロンが除去された半導体基板６０の露出領域６０Ｂには、図６（ｃ）に示されているように、レジスト６３をマスクとして、イオン注入法により、新たにリンイオン６４が打ち込まれ、露出領域６０Ｂにリン不純物が導入される。
【００５１】
レジスト６３下の領域６０Ａにボロンが導入され、これと露出領域６０Ｂに自己整合的にリンが導入された状態で、レジスト６３が除去される。
レジスト６３が除去された半導体基板６０は、ドライブインのための熱処理を受けることにより、各不純物が活性化を受ける。この活性化により、図６（ｄ）に示されているように、半導体基板６０の前記領域６０Ａには、Ｐ型不純物拡散領域６５（Ｐウェル）が形成され、また前記領域６０Ｂには、Ｎ型不純物拡散領域（Ｎウェル）６６が形成される。
【００５２】
図６に示す例では、ドライブインの熱処理に際し、半導体基板６０の段差ｄが形成された表面は、酸化膜等に覆われていないことから、たとえこの熱処理が酸化雰囲気中で行われても、図６（ｄ）に示されるとおり、半導体基板６０の表面上には、均一な厚さの酸化膜６８が成長するに過ぎず、この酸化膜６８によって前記した段差ｄの寸法が変化することはない。
また、ドライブインを例えば窒素雰囲気下で行うことにより、酸化膜６８の成長を防止することができることから、不要な酸化膜６８の除去工程を削除することができる。
【００５３】
図６に示した具体例では、段差ｄがエッチング処理により形成されることから、エッチングガスのようなエッチング手段およびエッチング条件等の選択により、より高い精度で、所望の段差を形成することが可能となる。
【００５４】
段差形成手段としてエッチング手段を用いるについて、レジスト６３と、半導体基板６０との間に、図５の具体例５で述べたようなエッチングストッパ膜を採用することができる。
エッチングストッパ膜を用いることにより、レジスト６３のパターニングに、不用意な半導体基板６０への損傷を確実に防止することができる。
また、このストッパ膜はドライブイン時に除去されることから、このときのエッチングストッパ膜として、窒化膜等を利用することができる。
【００５５】
また、段差形成手段として、エッチング処理を採用する場合においても、具体例１〜具体例５に示したような熱拡散による不純物導入およびこれとイオン注入による不純物導入を組み合わせることができ、またその他の技術的事項を必要に応じて組み合わせることができる。
【００５６】
前記したところでは、Ｐ型シリコン基板について説明したが、これに限らずＮ型シリコン等、他の結晶基板を適宜用いることができる。また、不純物についても、Ｐ型およびＮ型不純物の導入順序と同様に、各結晶基板等に応じて、適宜選択することができる。
さらに、本発明に係る製造方法は、ＣＭＯＳの他、種々の素子の製造に適用することができる。
【００５７】
【発明の効果】
本発明に係る製造法では、前記したように、窒化膜の形成下での熱処理が不要となり、またＰ型およびＮ型の両不純物拡散領域に、ステッパでのアライメント基準として利用することができかつフォトリソグラフィでのパターン投影に際しパターン寸法に大きな差を生じることのない最適な寸法の段差を比較的容易に形成することができることから、半導体基板に熱処理を施すとき、熱膨張係数差によって引き起こされる熱歪みによる格子欠陥を半導体基板に導入することはなく、またＰ型およびＮ型の両不純物拡散領域に、最適な寸法の段差を比較的容易に形成することができる。
【００５８】
従って、本発明によれば、Ｐ型およびＮ型の両不純物拡散領域に、電気特性の低下を招く格子欠陥を導入することなく、またステッパによるパターン投影時に両不純物拡散領域間で、パターン寸法に大きな差が生じる程の段差を生じさせることなく、両不純物拡散領域を近接して形成することができることから、この両不純物拡散領域を利用して、それぞれの特性にばらつきのない例えばＰＭＯＳおよびＣＭＯＳを形成することができ、これにより、電気特性に優れた例えばＣＭＯＳのような半導体装置を比較的容易に製造することが可能となる。
【図面の簡単な説明】
【図１】本発明に係る半導体装置の製造方法の第１の具体例を示す工程図である。
【図２】本発明に係る半導体装置の製造方法の第２の具体例を示す工程図である。
【図３】本発明に係る半導体装置の製造方法の第３の具体例を示す工程図である。
【図４】本発明に係る半導体装置の製造方法の第４の具体例を示す工程図である。
【図５】本発明に係る半導体装置の製造方法の第５の具体例を示す工程図である。
【図６】本発明に係る半導体装置の製造方法の第６の具体例を示す工程図である。
【符号の説明】
１０，２０，３０，４０，５０，６０  半導体基板
１１，２１，３１，４１，５１  マスク材料層（結晶材料層）
１１Ａ，２１Ａ，２１Ａ′，３１Ａ，４１Ａ，５１Ａ，５７Ａ  マスク材料層部分
１１Ｂ，３１Ｂ，５１Ｂ  酸化膜
１２，１４，（２２），５２，６２  ボロンイオン
１４，２４，３４，４４，５４，６４  リンイオン
１３，（２３），３３，４３，５３，６３  レジスト（マスク）
１５，２５，３５，４５，５５，６５  不純物拡散領域（Ｐウェル）
１６，２６，３６，４６，５６，６６  不純物拡散領域（Ｎウェル）
２１Ｂ，４１Ｂ  ポリシリコン膜
５７  エッチングストッパ層
６０Ａ  レジスト下の半導体基板
６０Ｂ  レジストから露出した半導体基板
６８  酸化膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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