(57)【特許請求の範囲】
【請求項１】
複数の表示装置に同時に並行して表示を行う表示制御装置であって、
連続する複数バイトのアドレス領域でなるワードを単位に前記複数の表示装置に対応する複数画面分の表示画面データが書き込まれるフレームメモリと、
システム側から指定される連続する書き込みアドレス順の表示画面データを受けて、前記フレームメモリに、前記ワード単位のデータを前記複数の表示装置に対応付けたバイト領域毎にマスク手段により選択して前記ワード単位のアドレス順に書き込む描画手段と、
前記フレームメモリから前記ワード単位で表示画面データを読み出し、前記複数の表示装置に対応付けたバイト単位で対応する表示装置に振り分けて出力する表示制御手段と
を具備したことを特徴とする表示制御装置。
【請求項２】
前記描画手段に、前記フレームメモリに描画する複数画面分の表示画面データそれぞれに対応して、前記各表示画面データと当該表示画面データを表示する複数の表示装置とを対応付ける画面指定レジスタを具備し、前記画面指定レジスタに前記複数画面各々の先頭アドレスが設定される請求項１記載の表示制御装置。
【請求項３】
連続する複数バイトのアドレス領域でなるワードを単位に複数の表示装置に対応する複数画面分の表示画面データが書き込まれるフレームメモリをアクセス制御する表示制御方法に於いて、
システム側から指定される連続する書き込みアドレス順の表示画面データを受けて、前記フレームメモリに、前記ワード単位のデータを前記複数の表示装置に対応付けたバイト領域毎にマスク手段により選択して前記ワード単位のアドレス順に書き込み、
前記フレームメモリから前記ワード単位で表示画面データを読み出して当該表示画面データを前記複数の表示装置に対応付けたバイト単位で対応する表示装置に振り分けることを特徴とする表示制御方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、情報処理装置の表示機構に適用される表示制御装置及び表示制御方法に関する。
【０００２】
また、本発明は、複数の表示装置を表示ドライブする際に適用して好適な表示制御装置及び表示制御方法に関する。
【０００３】
【従来の技術】
表示機能を備えた情報処理装置に於いて、従来では、表示制御装置（ディスプレイコントローラ）が１つの表示装置（ディスプレイ）を表示制御の対象に、当該表示装置に表示する表示画面データを画面単位でフレームメモリ上に描画（展開）し、上記表示装置が上記フレームメモリ上に描画された表示画面データをアドレス順に読み出して表示していた。この種、情報処理装置の表示機構に適用されている表示制御装置の一構成例を図１２乃至図１４を参照して説明する。
【０００４】
図１２は情報処理装置に於けるフルカラー表示を行う表示制御装置および表示装置とその周辺の構成要素を示すブロック図であり、図中、０１はシステム制御を司るＣＰＵ、０２はメインメモリ、０３はシステムバスを介してＣＰＵ０１に接続された表示制御装置、０４は表示制御装置０３に接続されたフルカラー表示が可能な表示装置である。０３１乃至０３３はそれぞれ表示制御装置０３の構成要素であり、０３１は描画制御部、０３２はフレームメモリ、０３３は表示制御部である。各構成要素（ブロック）間に於ける実線はデータラインを示し、破線はアドレスおよび表示制御信号のラインを示す。
【０００５】
図１３及び図１４は、それぞれ上記フレームメモリ０３２に描画された表示画面データと表示装置に転送される表示画面データとの対応関係を示す図である。ここでは、フレームメモリ０３２上で扱うデータの単位（１ワード）を４バイト（３２ビット）とし、３バイト（２４ビット）のＲ，Ｇ，Ｂデータと、１バイト（８ビット）の制御情報とでなる、１ピクセル／４バイトのフルカラー表示（約１６７０万色）の表示画面データを扱う構成を例に示している。
【０００６】
ＣＰＵ０１は、メインメモリ０２に格納された表示画面データを表示装置０４に表示する際、当該表示画面データをシステム側からみたメモリ空間上の連続する書き込みアドレス指定で表示制御装置０３に送出する。即ち、ここでは、ワード（４バイト）単位の連続する書き込みアドレス指定で１ピクセル／４バイトのフルカラー表示画面データを表示制御装置０３に送出する。
【０００７】
表示制御装置０３に於いて、描画制御部０３１は、システムバスを介して上記表示画面データを受けると、図１３及び図１４に示すように、システムバスを介して受けたワード（４バイト）単位の表示画面データをそのアドレス順に従いフレームメモリ０３２上に描画してゆく。一方、表示制御部０３３は、上記フレームメモリ０３２上に描画（展開）された表示画面データをワード単位でアドレス順に読み出し、１ピクセル２４ビットのフルカラー表示画面データ（Ｒ，Ｇ，Ｂデータ）を表示装置０４に送出して、表示装置０４を表示ドライブ制御する。このような表示制御でフレームメモリ０３２のアクセス制御が繰り返し実行されることにより、表示装置０４には上記表示画面データに従うフルカラーの画像が表示出力される。
【０００８】
このように、通常の表示制御に於いては、表示制御装置がもつ１つのフレームメモリに１つの表示装置の表示画面データが描画される構成、即ち、１つのフレームメモリに１つの表示装置が接続される構成あった。従って、この種、フレームメモリを用いた表示制御機構に於いては、１つの表示制御装置が１つの表示装置しか表示制御できず、複数の表示装置に異なった表示を行うことはできない。
【０００９】
【発明が解決しようとする課題】
上述したように、従来の表示制御装置に於いては、フレームメモリに１つの表示装置の表示画面データが描画される構成であることから、１つの表示画面を制御することはできるが、複数の表示装置に異なる画面表示を行う場合は、複数の表示制御装置を使用して表示を行わなければならなかった。
【００１０】
本発明は上記実情に鑑みなされたもので、システム側で煩雑な処理を行うことなく既存の一定の書き込みアドレス指定のままで、フレームメモリを有効に活用して、複数の表示装置にそれぞれ異なる画面を表示できる表示制御機能を備えた表示制御装置および表示制御方法を提供することを目的とする。
【００１１】
本発明は、複数の表示装置に同時に並行して表示を行う表示制御装置であって、連続する複数バイトのアドレス領域でなるワードを単位に前記複数の表示装置に対応する複数画面分の表示画面データが書き込まれるフレームメモリと、システム側から指定される連続する書き込みアドレス順の表示画面データを受けて、前記フレームメモリに、前記ワード単位のデータを前記複数の表示装置に対応付けたバイト領域毎にマスク手段により選択して前記ワード単位のアドレス順に書き込む描画手段と、前記フレームメモリから前記ワード単位で表示画面データを読み出し、前記複数の表示装置に対応付けたバイト単位で対応する表示装置に振り分けて出力する表示制御手段とを具備したことを特徴とする。
【００１２】
また、本発明は、連続する複数バイトのアドレス領域でなるワードを単位に複数の表示装置に対応する複数画面分の表示画面データが書き込まれるフレームメモリをアクセス制御する表示制御方法に於いて、システム側から指定される連続する書き込みアドレス順の表示画面データを受けて、前記フレームメモリに、前記ワード単位のデータを前記複数の表示装置に対応付けたバイト領域毎にマスク手段により選択して前記ワード単位のアドレス順に書き込み、前記フレームメモリから前記ワード単位で表示画面データを読み出して当該表示画面データを前記複数の表示装置に対応付けたバイト単位で対応する表示装置に振り分けることを特徴とする。
【００１３】
【発明の実施の形態】
以下、図面を参照して本発明の実施形態を説明する。
【００１４】
図１は、本発明の第１の実施形態に於ける表示制御装置の構成を示すブロック図である。
【００１５】
図中、１はシステム制御を司るＣＰＵ、２はメインメモリ、３はシステムバスを介してＣＰＵ１に接続された表示制御装置、４１，４２，４３，４４はそれぞれ表示制御装置３に接続された多階調（ここでは２５６階調）表示を行う表示装置である。３１乃至３３はそれぞれ表示制御装置３の構成要素であり、３１は描画制御部、３２はフレームメモリ、３３は表示制御部である。３１１乃至３１３は、それぞれ描画制御部３１の構成要素であり、３１１は描画回路、３１２は描画アドレス変換回路、３１３は描画アドレス変換回路３１２が有効になって動作する場合に、データ出力位置を切換える選択回路である。ＤＬ（実線）はデータライン、ＡＬ（破線）はアドレス・制御ラインである。
【００１６】
図２乃至図１０は、それぞれ本発明の実施形態に於ける表示制御装置の動作を説明するための図である。
【００１７】
このうち、図２は上記描画アドレス変換回路３１２の出力を「有効」なものとして選択した際の、システム（ＣＰＵ）側からみたフレームメモリ３２上のメモリ空間を示したもので、ここでは、システム側から、フレームメモリ３２のメモリ空間を４画面領域に画面分割したように見えるようにしたものである。この際、各画面の先頭アドレスは、後述する画面指定レジスタ（Ｇ１〜Ｇ４）により指定されるもので、図では、一例として、画面指定レジスタ（Ｇ１）が「０ｈ」、画面指定レジスタ（Ｇ２）が「Ａｈ」、画面指定レジスタ（Ｇ３）が「２Ａｈ」、画面指定レジスタ（Ｇ４）が「３Ａｈ」をそれぞれ先頭アドレスとして指定した例を示している。なお、ｈは１６進表示を意味している。この各画面指定レジスタ（Ｇ１〜Ｇ４）によって、それぞれ重複しない任意の先頭アドレスが指定できる。ここでは、上記各画面指定レジスタ（Ｇ１〜Ｇ４）が描画アドレス変換回路３１２に設けられているとする。
【００１８】
図３及び図４は、それぞれ上記フレームメモリ３２に描画された表示画面データと表示装置に転送される表示画面データとの関係を示す図であり、ここでは、上記描画アドレス変換回路３１２の出力を「有効」なものとして選択して、上記フレームメモリ３２に４画面分の表示画面データ（画面１データ、画面２データ、画面３データ、画面４データ）を描画した際の、アドレス並びにデータ配置例を示している。この際、上記各画面（画面１、画面２、画面３、画面４）毎の表示画面データは、それぞれシステム側からみたメモリ空間上に於いて、上記図１３及び図１４に示した通常のワード（４バイト）単位の連続する書き込みアドレス指定と全く同じアドレス指定（００ｈ，０４ｈ，０８ｈ，０Ｃｈ，１０ｈ，１４ｈ，…）でそれぞれ上記フレームメモリ３２上に描画される。また、表示制御部３３に於いても、上記した通常動作と全く同じアドレス制御で各画面（画面１、画面２、画面３、画面４）毎に表示画面データを読み出し、予め対応付けられた表示装置４１，４２，４３，４４に、それぞれ２５６階調（８ビット単位）の表示画面データとして供給される。
【００１９】
即ち、図４に示すように、フレームメモリ３２のアドレス００ｈから同時に読み出された４バイト（３２ビット）のデータ［０１１０２０３０］は、表示制御部３３によって振り分けられ、最初の１バイト（８ビット）の表示データ［００］は表示装置１（４１）に表示出力される。また、次の１バイトの表示データ［０１］は表示装置２（４２）に表示出力される。また、次の１バイトの表示データ［０２］は表示装置３（４３）に表示出力される。最後の１バイトの［０３］は表示装置４（４４）に表示出力される。こうして、フレームメモリ３２のアドレス００ｈ、０４ｈ、０８ｈ…からリフレッシュ読み出しされた４バイトの表示データは、表示制御部３３によって振り分けられ、表示装置４１〜４４にて表示される。
【００２０】
図５は、上記描画アドレス変換回路３１２の描画アドレス変換動作を説明するための図であり、システム側からみたフレームメモリ３２上の上記各画面（画面１、画面２、画面３、画面４）領域に於けるメモリ空間のアドレスとフレームメモリ３２上での描画アドレス及びデータの対応関係を示している。
【００２１】
ここでは、上記描画アドレス変換回路３１２の描画アドレス変換動作により、システム側での連続するワード単位のアドレス指定による１画面分のデータ書き込みに対して、当該アドレス指定による１ワード４バイトのデータが、１バイトずつワード単位のアドレス順（００ｈ→０４ｈ→０８ｈ→０Ｃｈ…）に描画（展開）される。即ち、表示装置１に対する４バイトの表示データ［００］［０１］［０２］［０３］は、描画アドレス変換回路３１２の出力により、フレームメモリ３２のアドレス００ｈに表示データ［００］（１バイト）が、次にアドレス０４ｈに表示データ［０１］、次にアドレス０８ｈに表示データ［０２］が、次にアドレス０Ｃｈに表示データ［０３］が書き込まれるように、フレームメモリに対しアドレス生成される。同様の書き込み処理が表示装置１の残りの表示データ、および表示装置２〜４に対する全ての表示データに対しても実行され、図５の右側に示す形式でフレームメモリ３２へのデータ書き込みが行われる。
【００２２】
図６乃至図１０は、それぞれ上記描画アドレス変換回路３１２の描画アドレス変換処理動作を示すフローチャートである。ここでは、図６に示すステップＳＴ１に於いて、上記図２に示した画面指定レジスタ（画面指定ＲＥＧ；Ｇ１〜Ｇ４）に、それぞれ１画面領域（Ａ）を単位とした画面表示先頭アドレス（０，Ａ，２Ａ，３Ａ）のいずれかが設定される。
【００２３】
次に、ステップＳＴ２に於いて、システム（ＣＰＵ）側からの書き込み指定アドレス（Ｂ）が認識され、当該アドレス（Ｂ）と、上記画面指定レジスタ（Ｇ１〜Ｇ４）の設定アドレスとに従い、図７乃至図１０に示す各画面（画面１、画面２、画面３、画面４）毎の描画アドレス変換（３バイトマスク）による描画処理（Ｓ１〜Ｓ４）が実行される。
【００２４】
分かり易い例を挙げると、画面指定レジスタＧ１に画面表示先頭アドレス「０ｈ」、画面指定レジスタＧ２に画面表示先頭アドレス「Ａｈ」、画面指定レジスタＧ３に画面表示先頭アドレス「２Ａｈ」、画面指定レジスタＧ４に画面表示先頭アドレス「３Ａｈ」がそれぞれ設定されていたとすると、各表示画面に応じてアドレスチェックによるデータ設定を行い、フレームメモリ３２への書き込み処理を実行する。この場合、先に書き込んだデータを破壊しないように書き込み対象データ以外はマスク処理が行われる。
【００２５】
そして、フレームメモリ３２への書き込み処理は、上記書き込み指定アドレス（Ｂ）が、Ａ≦Ｂでないアドレス０ｈ〜Ａｈ−１（ＳＴ３１  No）であれば、図７に示す画面１の描画アドレス変換による描画処理（Ｓ１）が実行され、上記書き込み指定アドレス（Ｂ）が、２Ａ≦ＢでないアドレスＡｈ〜２Ａｈ−１であれば（ＳＴ３２  No）、図８に示す画面２の描画アドレス変換による描画処理（Ｓ２）が実行され、上記書き込み指定アドレス（Ｂ）が、３Ａ≦Ｂでないアドレス２Ａｈ〜３Ａｈ−１であれば（ＳＴ３３  No）、図９に示す画面３の描画アドレス変換による描画処理（Ｓ３）が実行され、上記書き込み指定アドレス（Ｂ）が、３Ａ≦Ｂであるアドレス３Ａｈ以上（３Ａｈ〜４Ａｈ−１）であれば（ＳＴ３３  Yes）、図１０に示す画面４の描画アドレス変換による描画処理（Ｓ４）が実行される。
【００２６】
ここで、上記図１乃至図１０を参照して、本発明の第１の実施形態に於ける動作を説明する。
【００２７】
ＣＰＵ１は、メインメモリ２に格納された４画面分の表示画面データをそれぞれ画面毎に異なる表示装置４１，４２，４３，４４に表示する際、予め表示制御装置３に対して、描画アドレス変換回路３１２の出力を「有効」に選択するよう指示を行うとともに、その各画面データ（画面１データ、画面２データ、画面３データ、画面４データ）と、その画面を表示する表示装置４１，４２，４３，４４との対応指示を行う。即ち、表示装置４１〜４４に、どの画面のデータを表示させるかが任意に設定可能となっている。
【００２８】
ここでは、動作を分かり易くするため、描画アドレス変換回路３１２に設けた各画面指定レジスタ（Ｇ１〜Ｇ４）のうち、画面指定レジスタＧ１に画面表示先頭アドレス「０ｈ」、画面指定レジスタＧ２に画面表示先頭アドレス「Ａｈ」、画面指定レジスタＧ３に画面表示先頭アドレス「２Ａｈ」、画面指定レジスタＧ４に画面表示先頭アドレス「３Ａｈ」をそれぞれ設定して、画面１のデータを表示装置４１に表示し、画面２のデータを表示装置４２に表示し、画面３のデータを表示装置４３に表示し、画面４のデータを表示装置４４に表示するものとする。
【００２９】
ＣＰＵ１は、メインメモリ２に格納された４画面分の表示画面データを表示装置４１，４２，４３，４４に表示する際、当該各表示画面データをそれぞれシステム側からみたメモリ空間上の連続する書き込みアドレス指定で表示制御装置３に送出する。即ち、ここでは、ワード（４バイト）単位の連続する書き込みアドレス指定で１ピクセル／１バイト（８ビット＝２５６階調）の多階調表示画面データを表示制御装置３に送出する。
【００３０】
即ち、ＣＰＵ１は、例えば、画面１に対応するアドレス０ｈ〜Ａｈ−１の１ワード毎の多階調表示画面データ［０００１０２０３］…を連続的に表示制御装置３に送出する。また、画面２に対応するアドレスＡｈ〜２Ａｈ−１の１ワード毎の多階調表示画面データ［１０１１１２１３］…を連続的に表示制御装置３に送出する。また、画面３に対応するアドレス２Ａｈ〜３Ａｈ−１の１ワード毎の多階調表示画面データ［２０２１２２２３］…を連続的に表示制御装置３に送出する。また、画面４に対応するアドレス３Ａｈ〜４Ａｈ−１の１ワード毎の多階調表示画面データ［３０３１３２３３］…を連続的に表示制御装置３に送出する。このようにして、４画面（画面１、画面２、画面３、画面４）分の多階調（２５６階調）表示画面データを、それぞれ従前と同様のワード単位の書き込みアドレス指定で表示制御装置３に送出する。なお、上記説明では、便宜上ＣＰＵ１０から画面１〜画面４のデータが連続的に送出されるように説明したが、実際にはＣＰＵ１０から、どの画面のどのデータが送出されても表示制御できるように、図６に示す処理手順が設けられている。
【００３１】
表示制御装置３に於いて、描画制御部３１は、システムバスを介して上記表示画面データを受けると、当該表示画面データを描画アドレス変換回路３１２で変換されたアドレス指定に従いフレームメモリ３２上に描画してゆく。
【００３２】
この際の描画アドレス変換回路３１２に於ける描画アドレス変換処理動作を図２乃至図１０を参照して説明する。
【００３３】
描画アドレス変換回路３１２は、上記各画面指定レジスタ（Ｇ１〜Ｇ４）へそれぞれ画面先頭アドレスをセットした後、上記システムバスを介して上記表示画面データを受けると、当該表示画面データの書き込み指定アドレス（Ｂ）を認識し（図６ステップＳＴ１，ＳＴ２）、当該アドレス（Ｂ）と、上記画面指定レジスタ（Ｇ１〜Ｇ４）の設定アドレスとに従い、図７乃至図１０に示す各画面（画面１、画面２、画面３、画面４）毎の描画アドレス変換（３バイトマスク）による描画処理（Ｓ１〜Ｓ４）を実行する。
【００３４】
ここでは、画面指定レジスタＧ１に画面表示先頭アドレス「０ｈ」が設定され、画面１の表示データを表示装置４１に表示すると定義され、画面指定レジスタＧ２に画面表示先頭アドレス「Ａｈ」が設定され、画面２の表示データを表示装置４２に表示すると定義され、画面指定レジスタＧ３に画面表示先頭アドレス「２Ａｈ」が設定され、画面３の表示データを表示装置４３に表示すると定義され、画面指定レジスタＧ４に画面表示先頭アドレス「３Ａｈ」が設定され、画面４の表示データを表示装置４４に表示すると定義されたことを示している。
【００３５】
そこで、描画制御部３３では、図６に示すフローチャートに基づきアドレスチェックに従い、図７〜図１０に示す画面１〜画面４の描画処理をフレームメモリ３２に対して実行する。この例では、説明を簡単にするために、ＣＰＵ１から最初の画面１の表示データ（１ワード４バイトのデータ）が連続的に送信された場合を想定して、フレームメモリ３２への書き込み処理を説明する。
【００３６】
この場合、書き込み指定アドレス（システムアドレス）Ｂが０ｈ〜Ａｈ−１の範囲であるため、図６のＡ≦Ｂでない条件（ＳＴ３１  No）が成立し、図７に示す画面１の描画アドレス変換による描画処理（Ｓ１）が実行される。
【００３７】
図７では、フレームアドレスＦＭＡが書き込み指定アドレスＢから始まって４倍ずつアドレスが生成（ＦＭＡ  ｈ、ＦＭＡ＋０４ｈ、ＦＭＡ＋０８ｈ、ＦＭＡ＋０Ｃｈ）される。例えば、書き込み指定アドレスＢが０番地であるとすると、フレームメモリ３２の０番地に第１バイト目のみが有効なデータ領域となって、他の第２乃至第４バイト目がマスクされた、最初の１バイトの表示データ［００］が書き込まれる。同様にして、次のアドレス０４ｈ番地、０８ｈ番地、０Ｃｈ番地についても第１バイト目のみが有効なデータ領域となって、他の第２〜第４バイト目がマスクされた、次の１バイトの表示データ［０１］，「０２」，［０３］が書き込まれる。
【００３８】
この第２バイト目〜第４バイト目がマスクされたデータを書き込むことによって、フレームメモリ３２の書き込み対象領域である第１バイト目だけにデータを書き込み、先にデータを書き込まれた第２バイト目〜第４バイト目に影響を与えないように構成されている。
【００３９】
最初の１ワードの書き込みが終了し、次の書き込み指定アドレスＢが４番地であると、次のフレームアドレスＦＭＡは１０ｈ番地（（４ｈ）×４ｈ）となり同様な書き込みが実行され、次に１４ｈ番地、次に１８ｈ番地、次に１Ｃ番地が生成されて、同様な書き込み処理が実行される。この処理を繰り返し実行することによって、画面１のデータがバイト単位にフレームメモリ３２に縦方向の書き込み処理が行われる。
【００４０】
１バイトの表示データを第１バイト目にシフトする動作は選択回路３１３によって行われ、選択回路３１３では、上記アドレス０ｈ〜Ａｈの間、データを第１バイト目に出力するように表示データの選択が行われる。
【００４１】
上記説明では、画面指定レジスタＧ１によって、画面１を表示装置４１に表示するよう設定した場合について説明したが、画面１を表示装置４２に表示させたい場合には、画面設定レジスタＧ２に［０ｈ］が設定され、この場合、ステップＳＴ３１では、図８に示す描画処理（Ｓ２）が実行されることになる。同様に、画面１を表示装置４３に表示させたい場合には、画面設定レジスタＧ３に［０ｈ］が設定され、この場合、ステップＳＴ３１では、図９に示す描画処理（Ｓ３）が実行されることになる。また、画面１を表示装置４４に表示させたい場合には、画面設定レジスタＧ４に［０ｈ］が設定され、この場合、ステップＳＴ３１では、図１０に示す描画処理（Ｓ４）が実行されることになる。
【００４２】
次に、画面２の表示データ（１ワード４バイトのデータ）が連続的に送信された場合を想定して、フレームメモリ３２への書き込み処理を説明する。
【００４３】
この場合、書き込み指定アドレス（システムアドレス）ＢがＡｈ〜２Ａｈ−１の範囲であるため、図６の２Ａ≦Ｂでない条件（ＳＴ３２  No）が成立し、図８に示す画面２の描画アドレス変換による描画処理（Ｓ２）が実行される。
【００４４】
図８では、フレームアドレスＦＭＡが書き込み指定アドレス（Ｂ−Ａ）から始まって４倍ずつアドレスが生成（ＦＭＡ  ｈ、ＦＭＡ＋０４ｈ、ＦＭＡ＋０８ｈ、ＦＭＡ＋０Ｃｈ）される。例えば、書き込み指定アドレスＢがＡ番地であるとすると、フレームメモリ３２の０番地（＝Ａ−Ａ）に第２バイト目のみが有効なデータ領域となって、他の第１バイト目、第３バイト目、および第４バイト目がマスクされた、最初の１バイトの表示データ［１０］が書き込まれる。同様にして、次のアドレス０４ｈ番地、０８ｈ番地、０Ｃｈ番地についても第２バイト目のみが有効なデータ領域となって、他の第１、第３、および第４バイト目がマスクされた、次の１バイトの表示データ［１１］，「１２」，［１３］が順次書き込まれる。
【００４５】
この第１バイト目、第３バイト目、および第４バイト目がマスクされたデータを書き込むことによって、フレームメモリ３２の書き込み対象領域である第２バイト目だけにデータを書き込み、先にデータを書き込まれた第１バイト目、第３バイト目、および第４バイト目に影響を与えないように構成されている。
【００４６】
最初の１ワードの書き込みが終了し、次の書き込み指定アドレスＢがＡ＋４ｈ番地であると、次のフレームアドレスは１０ｈ番地（（（Ａ＋４ｈ）−Ａ）×４ｈ）となり同様な書き込みが実行され、次に１４ｈ番地、次に１８ｈ番地、次に１Ｃ番地が生成されて、同様な書き込み処理が実行される。この処理を繰り返し実行することによって、画面２のデータがバイト単位にフレームメモリ３２に縦方向の書き込み処理が行われる。
【００４７】
１バイトの表示データを第２バイト目にシフトする動作は選択回路３１３によって行われ、選択回路３１３では、上記書き込みアドレスＡｈ〜２Ａｈ−１の間、データを第２バイト目に出力するように表示データの選択が行われる。なお、画面２の設定変更については、画面１のケースと同様であるため、その説明は省略する。
【００４８】
次に、画面３の表示データ（１ワード４バイトのデータ）が連続的に送信された場合を想定して、フレームメモリ３２への書き込み処理を説明する。
【００４９】
この場合、書き込み指定アドレス（システムアドレス）Ｂが２Ａｈ〜３Ａｈ−１の範囲であるため、図６の３Ａ≦Ｂでない条件（ＳＴ３３  No）が成立し、図９に示す画面３の描画アドレス変換による描画処理（Ｓ３）が実行される。
【００５０】
図９では、フレームアドレスＦＭＡが書き込み指定アドレス（Ｂ−２Ａ）から始まって４倍ずつアドレスが生成（ＦＭＡ  ｈ、ＦＭＡ＋０４ｈ、ＦＭＡ＋０８ｈ、ＦＭＡ＋０Ｃｈ）される。例えば、書き込み指定アドレスＢが２Ａ番地であるとすると、フレームメモリ３２の０番地（＝２Ａ−２Ａ）に第３バイト目のみが有効なデータ領域となって、他の第１バイト目、第２バイト目、および第４バイト目がマスクされた、最初の１バイトの表示データ［２０］が書き込まれる。同様にして、次のアドレス０４ｈ番地、０８ｈ番地、０Ｃｈ番地についても第３バイト目のみが有効なデータ領域となって、他の第１、第２、および第４バイト目がマスクされた、次の１バイトの表示データ［２１］，「２２」，［２３］が順次書き込まれる。
【００５１】
この第１バイト目、第２バイト目、および第４バイト目がマスクされたデータを書き込むことによって、フレームメモリ３２の書き込み対象領域である第３バイト目だけにデータを書き込み、先にデータを書き込まれた第１バイト目、第２バイト目、および第４バイト目に影響を与えないように構成されている。
【００５２】
最初の１ワードの書き込みが終了し、次の書き込み指定アドレスＢが２Ａ＋４番地であると、次のフレームアドレスは１０ｈ番地（（（２Ａ＋４ｈ）−２Ａ）×４ｈ）となり同様な書き込みが実行され、次に１４ｈ番地、次に１８ｈ番地、次に１Ｃ番地が生成されて、同様な書き込み処理が実行される。この処理を繰り返し実行することによって、画面３のデータがバイト単位にフレームメモリ３２に縦方向の書き込み処理が行われる。
【００５３】
１バイトの表示データを第３バイト目にシフトする動作は選択回路３１３によって行われ、選択回路３１３では、上記書き込みアドレス２Ａｈ〜３Ａｈ−１の間、データを第３バイト目に出力するように表示データの選択が行われる。なお、画面３の設定変更については、画面１のケースと同様であるため、その説明は省略する。
【００５４】
次に、画面４の表示データ（１ワード４バイトのデータ）が連続的に送信された場合を想定して、フレームメモリ３２への書き込み処理を説明する。
【００５５】
この場合、書き込み指定アドレス（システムアドレス）Ｂが３Ａｈ〜４Ａｈ−１の範囲であるため、図６の３Ａ≦Ｂである条件（ＳＴ３３  Yes）が成立し、図１０に示す画面４の描画アドレス変換による描画処理（Ｓ４）が実行される。
【００５６】
図１０では、フレームアドレスＦＭＡが書き込み指定アドレス（Ｂ−３Ａ）から始まって４倍ずつアドレスが生成（ＦＭＡ  ｈ、ＦＭＡ＋０４ｈ、ＦＭＡ＋０８ｈ、ＦＭＡ＋０Ｃｈ）される。例えば、書き込み指定アドレスＢが３Ａ番地であるとすると、フレームメモリ３２の０番地（＝３Ａ−３Ａ）に第４バイト目のみが有効なデータ領域となって、他の第１バイト目〜第３バイト目がマスクされた、最初の１バイトの表示データ［３０］が書き込まれる。同様にして、次のアドレス０４ｈ番地、０８ｈ番地、０Ｃｈ番地についても第４バイト目のみが有効なデータ領域となって、他の第１バイト目〜第３バイト目がマスクされた、次の１バイトの表示データ［３１］，「３２」，［３３］が順次書き込まれる。
【００５７】
この第１バイト目〜第３バイト目がマスクされたデータを書き込むことによって、フレームメモリ３２の書き込み対象領域である第４バイト目だけにデータを書き込み、先にデータを書き込まれた第１バイト目〜第３バイト目に影響を与えないように構成されている。
【００５８】
最初の１ワードの書き込みが終了し、次の書き込み指定アドレスＢが３Ａ＋４番地であると、次のフレームアドレスは１０ｈ番地（（（３Ａ＋４ｈ）−３Ａ）×４ｈ）となり同様な書き込みが実行され、次に１４ｈ番地、次に１８ｈ番地、次に１Ｃ番地が生成されて、同様な書き込み処理が実行される。この処理を繰り返し実行することによって、画面４のデータがバイト単位にフレームメモリ３２に縦方向の書き込み処理が行われる。
【００５９】
１バイトの表示データを第４バイト目にシフトする動作は選択回路３１３によって行われ、選択回路３１３では、上記書き込みアドレスが３Ａｈ以上の間、データを第４バイト目に出力するように表示データの選択が行われる。なお、画面４の設定変更については、画面１のケースと同様であるため、その説明は省略する。
【００６０】
上記したような描画アドレス変換回路３１２の描画アドレス変換処理により、システム側で煩雑な処理を行うことなく、フレームメモリ３２を有効に活用して、４つの表示装置４１，４２，４３，４４にそれぞれ異なる画面を表示できる。
【００６１】
また、上記描画アドレス変換回路３１２を「無効」にした際は、上述した図１２に示した構成と同様のフルカラー画像表示が可能となる。この際は、描画アドレス変換回路３１２を無効に切換えた切換回路３１３より出力される１ピクセル２４ビットのフルカラー表示画面データ（各８ビットのＲ，Ｇ，Ｂデータ）を特定の１つのフルカラー表示装置に送出することにより実現される。
【００６２】
尚、上記した実施形態に於いては、フレームメモリ３２に４画面分の多階調（２５６階調）表示画面データを描画して、４つの表示装置４１，４２，４３，４４を表示ドライブしているが、例えばフレームメモリ３２に、２バイト（１６ビット）単位で２画面分の多階調（５１２階調）若しくはカラー表示画面データを描画して、２つの表示装置を表示ドライブすることも可能である。この際は、描画アドレス変換回路３１２が各ワードを２バイトずつ２分して、その２分した各領域にそれぞれ異なる表示画面データを描画することにより実現される。
【００６３】
図１１は本発明の第２の実施形態に於ける表示制御装置の構成を示すブロック図である。
【００６４】
上述した第１の実施形態は、描画アドレス変換回路３１２の描画アドレス変換処理で１つのフレームメモリ３２に４画面（画面１、画面２、画面３、画面４）の多階調表示画面データを描画して、４つの表示制御装置４１，４２，４３，４４を表示ドライブ制御していたが、この図１１に示す第２実施形態は、表示制御部３３の制御の下に、表示モード切り替え回路３４を切り替え制御して、３つの表示装置（表示装置１，２，３）にそれぞれ多階調表示を行う多階調表示モードと、１つの表示装置（表示装置４）にフルカラー表示を行うフルカラー表示モードとを切り替えて表示することのできる構成としている。
【００６５】
このような多階調表示モードとフルカラー表示モードとを切り替えて表示することのできる構成とすることにより、例えば、通常のＯＡ業務はフルカラー表示モードを選択して、カラー表示装置を使用し、その他の特定の業務（レントゲン画像の表示等）では多階調表示モードを選択して、３つの表示装置にそれぞれ異なるレントゲン画像等の多階調画面を表示することができる。
【００６６】
尚、この第２実施形態に於ける、描画アドレス変換回路３１２の描画アドレス変換処理については、上記各表示モードについて、上述した第１実施形態による多階調表示画面データの描画処理、および従前と同様のフルカラー表示画面データの描画処理から容易に理解できるので、ここではその説明を省略する。
【００６７】
【発明の効果】
以上詳記したように本発明によれば、システム側で煩雑な処理を行うことなく既存の一定の書き込みアドレス指定のままで、フレームメモリを有効に活用して、複数の表示装置にそれぞれ異なる画面を表示することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に於ける表示制御装置の構成を示すブロック図。
【図２】上記実施形態に於ける描画アドレス変換処理動作を説明するためのシステム側からみたフレームメモリ上のメモリ空間を示す図。
【図３】上記実施形態に於ける描画アドレス変換処理動作を説明するためのフレームメモリに描画された表示画面データと表示装置に転送される表示画面データとの関係を示す図。
【図４】上記実施形態に於ける描画アドレス変換処理動作を説明するためのフレームメモリに描画された表示画面データと表示装置に転送される表示画面データとの関係を示す図。
【図５】上記実施形態に於ける描画アドレス変換回路の描画アドレス変換動作を説明するための図。
【図６】上記実施形態に於ける描画アドレス変換処理動作を示すフローチャート。
【図７】上記実施形態に於ける描画アドレス変換処理動作を示すフローチャート。
【図８】上記実施形態に於ける描画アドレス変換処理動作を示すフローチャート。
【図９】上記実施形態に於ける描画アドレス変換処理動作を示すフローチャート。
【図１０】上記実施形態に於ける描画アドレス変換処理動作を示すフローチャート。
【図１１】本発明の第２の実施形態に於ける表示制御装置の構成を示すブロック図。
【図１２】フルカラー表示を行う表示制御装置および表示装置とその周辺の構成要素を示すブロック図。
【図１３】上記図１２に示す表示制御装置のフルカラー表示動作を説明するための図。
【図１４】上記図１２に示す表示制御装置のフルカラー表示動作を説明するための図。
【符号の説明】
１…ＣＰＵ
２…メインメモリ
３…表示制御装置（ディスプレイコントローラ）
４１，４２，４３，４４…表示装置
３１…描画制御部
３２…フレームメモリ
３３…表示制御部
３１１…描画回路
３１２…描画アドレス変換回路
３１３…切換回路
ＤＬ…データライン
ＡＬ…アドレスライン
【図１】
0003790703.tif 000002
【図２】
0003790703.tif 000003
【図３】
0003790703.tif 000004
【図４】
0003790703.tif 000005
【図５】
0003790703.tif 000006
【図６】
0003790703.tif 000007
【図７】
0003790703.tif 000008
【図８】
0003790703.tif 000009
【図９】
0003790703.tif 000010
【図１０】
0003790703.tif 000011
【図１１】
0003790703.tif 000012
【図１２】
0003790703.tif 000013
【図１３】
0003790703.tif 000014
【図１４】
0003790703.tif 000015