(57)【特許請求の範囲】
【請求項１】
半導体基板上に形成されたゲート絶縁膜上に、上部に第１の絶縁膜が積層された複数のゲート電極を所定のゲート電極間隔で形成する工程と、
このゲート電極をマスクとして前記半導体基板に第１の拡散層を形成する工程と、
前記ゲート電極の側壁に側壁絶縁膜を形成する工程と、
前記側壁絶縁膜を覆うように、第２の絶縁膜を形成する工程と、
前記側壁絶縁膜上の第２の絶縁膜をマスクとしてイオン注入を行い、前記半導体基板に第２の拡散層を形成する工程と、
前記半導体基板の上に層間絶縁膜を形成する工程と、
前記層間絶縁膜および前記第２の絶縁膜のエッチング速度が前記第１の絶縁膜および前記側壁絶縁膜のエッチング速度に比べて速くなるようにエッチング条件を設定し、前記層間絶縁膜および前記第２の絶縁膜を、前記ゲート電極間隔よりも広い範囲で選択的にエッチングして前記ゲート電極に自己整合的に開口部を形成して、この開口部底部の半導体基板の表面を露出させる工程と、
前記露出された半導体基板の表面と接続された配線層を形成する工程とを具備することを特徴とする半導体装置の製造方法。
【請求項２】
前記第２の絶縁膜を形成する工程により前記第２絶縁膜が形成された後、少なくとも前記第２の拡散層が形成される領域上の前記第２の絶縁膜を異方性エッチングによりエッチングする工程を具備することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記第２の絶縁膜を形成する工程は、前記ゲート絶縁膜、前記第１の絶縁膜、及び前記側壁絶縁膜の露出面全面に前記第２の絶縁膜を形成する工程を含み、前記第２の拡散層を形成する工程は、前記第２の絶縁膜を通してイオン注入を行い、前記第２の拡散層を形成する工程を含むことを特徴とする請求項１記載の半導体装置の製造方法。
【請求項４】
前記半導体装置の製造方法は、前記第２の絶縁膜を形成するに先立ち、前記ゲート電極を覆うように第３の絶縁膜を全面に形成する工程を具備し、前記開口部を形成する工程は、前記層間絶縁膜及び前記第２の絶縁膜を、これらの絶縁膜に対するエッチング速度が前記第３の絶縁膜に対するエッチング速度より大きくなるようにエッチングして前記ゲート電極に自己整合的に前記第３の絶縁膜を露出する開口部を形成する工程を含むことを特徴とする請求項１記載の半導体装置の製造方法。
【請求項５】
半導体基板上に形成されたゲート絶縁膜上に、上部に第１の絶縁膜が積層された複数のゲート電極を所定のゲート電極間隔で形成する工程と、
このゲート電極をマスクとして前記半導体基板に第１の拡散層を形成する工程と、
前記第１の絶縁膜の側面と上面、及び前記ゲート電極の側面に、第２の絶縁膜を形成する工程と、
前記ゲート電極の側壁の第２の絶縁膜をマスクとしてイオン注入を行い、前記半導体基板に第２の拡散層を形成する工程と、
前記半導体基板上の全面に層間絶縁膜を形成する工程と、
前記層間絶縁膜および前記第２の絶縁膜のエッチング速度が前記第１の絶縁膜のエッチング速度に比べて速くなるようにエッチング条件を設定し、前記層間絶縁膜および前記第２の絶縁膜を、前記ゲート電極間隔よりも広い範囲で選択的にエッチングして前記ゲート電極に自己整合的に開口部を形成して、この開口部底部の半導体基板の表面を露出させる工程と、
前記開口部の側壁および前記ゲート電極の側壁に第３の絶縁膜を形成する工程と、
前記第３の絶縁膜が側壁に形成された前記開口部に導電材料を形成する工程とを具備することを特徴とする半導体装置の製造方法。
【請求項６】
前記第１の拡散層を形成する工程により前記第１の拡散層が形成された後、前記第２の絶縁膜を形成する工程により前記第２の絶縁膜が形成される前に、前記ゲート電極の側壁に側壁絶縁膜を形成する工程を具備することを特徴とする請求項５記載の半導体装置の製造方法。
【請求項７】
前記第２の絶縁膜を形成する工程により前記第２絶縁膜が形成された後、少なくとも前記第２の拡散層が形成される領域上の前記第２の絶縁膜を異方性エッチングによりエッチングする工程を具備することを特徴とする請求項５記載の半導体装置の製造方法。
【請求項８】
前記第２の絶縁膜を形成する工程は、前記ゲート絶縁膜、及び前記第１の絶縁膜の露出面全面に前記第２の絶縁膜を形成する工程を含み、前記第２の拡散層を形成する工程は、前記第２の絶縁膜を介してイオン注入を行い、前記第２の拡散層を形成する工程を含むことを特徴とする請求項５記載の半導体装置の製造方法。
【請求項９】
前記第２の絶縁膜を形成するに先立ち、前記ゲート電極を覆うように第４の絶縁膜を全面に形成する工程を具備し、前記開口部を形成する工程は、前記層間絶縁膜及び前記第２の絶縁膜を、エッチングして前記ゲート電極と前記第４の絶縁膜を露出する工程を含むことを特徴とする請求項５記載の半導体装置の製造方法。
【請求項１０】
半導体基板上に形成されたゲート絶縁膜上に、上部に第１の絶縁膜が積層された複数のゲート電極を所定のゲート電極間隔で形成する工程と、
このゲート電極をマスクとして前記半導体基板に第１の拡散層を形成する工程と、
前記ゲート電極の側壁に第１の側壁絶縁膜を形成する工程と、
前記第１の絶縁膜および前記第１の側壁絶縁膜を覆うように、第２の絶縁膜を形成する工程と、
前記第２の絶縁膜上の、前記ゲート電極の側壁に相当する部分に第２の側壁絶縁膜を形成する工程と、
前記第２の側壁絶縁膜をマスクとしてイオン注入を行い、前記半導体基板に第２の拡散層を形成する工程と、
前記半導体基板の上に層間絶縁膜を形成する工程と、
前記層間絶縁膜、前記第２の絶縁膜、および前記第２の側壁絶縁膜のエッチング速度が前記第１の絶縁膜および第１の側壁絶縁膜のエッチング速度に比べて速くなるようにエッチング条件を設定し、前記層間絶縁膜、前記第２の絶縁膜、及び前記第２の側壁絶縁膜を選択的にエッチングして前記ゲート電極に自己整合的に開口部を形成して、この開口部底部の半導体基板の表面を露出させる工程と、
前記開口部に導電材料を形成する工程とを具備することを特徴とする半導体装置の製造方法。
【請求項１１】
前記第２の絶縁膜を形成する工程により前記第２絶縁膜が形成された後、少なくとも前記第２の拡散層が形成される領域上の前記第２の絶縁膜をエッチングする工程を具備することを特徴とする請求項１０記載の半導体装置の製造方法。
【請求項１２】
前記第２の絶縁膜を形成する工程は、前記ゲート絶縁膜、前記第１の絶縁膜、及び前記第１の側壁絶縁膜の露出面全面に前記第２の絶縁膜を形成する工程を含み、前記第２の拡散層を形成する工程は、前記第２の絶縁膜を通してイオン注入を行い、前記第２の拡散層を形成する工程を含むことを特徴とする請求項１０記載の半導体装置の製造方法。
【請求項１３】
前記第２の絶縁膜を形成するに先立ち、前記ゲート電極を覆うように第３の絶縁膜を全面に形成する工程を具備し、前記開口部を形成する工程は、前記層間絶縁膜及び前記第２の絶縁膜を、エッチングして前記ゲート電極に自己整合的に前記第３の絶縁膜を露出する開口部を形成する工程を含むことを特徴とする請求項１０記載の半導体装置の製造方法。
【請求項１４】
半導体基板上に形成されたゲート絶縁膜上の第１領域及び第２領域に、上部に第１の絶縁膜が積層されたゲート電極を、前記第１領域におけるゲート電極間隔が前記第２領域におけるそれより狭くなるように形成する工程と、
前記ゲート電極をマスクとして前記半導体基板に第１の拡散層を形成する工程と、
前記ゲート電極を覆うように、第２の絶縁膜を形成する工程と、
前記第２の絶縁膜の内、前記ゲート電極の側面に形成された部分をマスクとして、前記第２領域のみにイオン注入を行い、前記半導体基板に第２の拡散層を形成する工程と、
前記半導体基板の上に層間絶縁膜を形成する工程と、
前記層間絶縁膜および前記第２の絶縁膜のエッチング速度が前記第１の絶縁膜のエッチング速度に比べて速くなるようにエッチング条件を設定し、前記第１領域の、前記層間絶縁膜および前記第２の絶縁膜を、前記第１領域の前記ゲート電極間隔よりも広い範囲で選択的にエッチングして前記ゲート電極に自己整合的に第１の開口部を形成して、この開口部底部の半導体基板の表面を露出させる工程と、
前記層間絶縁膜および前記第２の絶縁膜のエッチング速度が前記第１の絶縁膜のエッチング速度に比べて速くなるようにエッチング条件を設定し、前記第２領域の、前記層間絶縁膜および前記第２の絶縁膜を選択的にエッチングして隣接するゲート電極間の領域に第２の開口部を形成して、この開口部底部の半導体基板の表面を露出させる工程と、
前記開口部に導電材料を形成する工程とを具備することを特徴とする半導体装置の製造方法。
【請求項１５】
前記第１の開口部を形成する工程と前記第２の開口部を形成する工程は、同時に行われ、これにより前記第１の開口部と前記第２の開口部が同時に形成されることを特徴とする請求項１４記載の半導体装置の製造方法。
【請求項１６】
所望の領域上の前記第２絶縁膜を、異方性エッチングによりエッチングする工程を具備することを特徴とする請求項１４記載の半導体装置の製造方法。
【請求項１７】
半導体基板上に形成されたゲート絶縁膜上の第１領域及び第２領域に、上部に第１の絶縁膜が積層されたゲート電極を、前記第１領域におけるゲート電極間隔が前記第２領域におけるそれより狭くなるように形成する工程と、
前記ゲート電極をマスクとして前記半導体基板に第１の拡散層を形成する工程と、
前記ゲート電極の側壁に第１の側壁絶縁膜を形成する工程と、
前記第１領域上のゲート電極間がほぼ埋まるように、第２の絶縁膜を形成する工程と、
前記第２領域における、前記ゲート電極の側壁に相当する部分の前記第２の絶縁膜上に第２の側壁絶縁膜を形成する工程と、
前記第２の側壁絶縁膜をマスクとして、前記第２領域にイオン注入を行い、前記半導体基板に第２の拡散層を形成する工程と、
前記半導体基板の上に層間絶縁膜を形成する工程と、
前記層間絶縁膜および前記第２の絶縁膜のエッチング速度が前記第１の絶縁膜および前記第１の側壁絶縁膜のエッチング速度に比べて速くなるようにエッチング条件を設定し、前記第１領域の、前記層間絶縁膜および前記第２の絶縁膜を、前記第１領域の前記ゲート電極間隔よりも広い範囲で選択的にエッチングして前記ゲート電極に自己整合的に第１の開口部を形成して、この開口部底部の半導体基板の表面を露出させる工程と、
前記層間絶縁膜および前記第２の絶縁膜のエッチング速度が前記第１の絶縁膜、前記第１の側壁絶縁膜、および前記第２の側壁絶縁膜のエッチング速度に比べて速くなるようにエッチング条件を設定し、前記第２領域の、前記層間絶縁膜および前記第２の絶縁膜を選択的にエッチングして隣接するゲート電極間の領域に第２の開口部を形成して、この開口部底部の半導体基板の表面を露出させる工程と、
前記第１及び第２の開口部に導電材料を形成する工程とを具備することを特徴とする半導体装置の製造方法。
【請求項１８】
前記第１の開口部を形成する工程と前記第２の開口部を形成する工程は、同時に行われ、これにより前記第１の開口部と前記第２の開口部が同時に形成されることを特徴とする請求項１７記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、ＳＡＣ（Self-Aligned Contact）法により形成された高集積な半導体装置とその製造方法に関し、特に微細なＭＯＳ（metal oxide semiconductor ）トランジスタを有するＤＲＡＭなどの半導体装置の製造方法に関する。
【０００２】
【従来の技術】
１つのＭＯＳトランジスタと１つのキャパシタとによりメモリセルを構成するＤＲＡＭ（Dynamic Random Access Memory）に代表される高集積半導体装置においては、最小加工寸法を微細化することにより、集積度を上げてきた。しかし、さらなる高集積化のために、パターニング間の合わせ精度に影響を受けずに微細な素子を形成することを可能とする技術として、さまざまな自己整合技術（self-align technology ）が開発されてきた。
【０００３】
例えば、ＭＯＳトランジスタのソースまたはドレイン拡散層と配線層（wiring layer）とを接続するコンタクトホールを、ゲート電極に自己整合的に形成する方法を、図２８（ａ）〜（ｄ）を用いて説明する。
【０００４】
半導体基板１００上に、ゲート絶縁膜１と、例えば多結晶シリコン膜等のゲート電極材料２、酸化膜３、窒化膜等の絶縁膜４を形成する。この後、例えばリソグラフィー法とＲＩＥ（Reactive Ion Etching）等の異方性エッチング技術を用いて、絶縁膜４と酸化膜３とゲート電極材料２をエッチングして、ゲート電極を形成する。さらに、例えば熱酸化等により後酸化膜３’を形成し、例えばイオン注入法によりヒ素等の不純物を基板１００に添加して、ソースまたはドレイン拡散層８を形成する。図２８（ａ）は、この段階における半導体装置の断面を示す。
【０００５】
次に、図２８（ｂ）に示されるように、加工されたゲート電極を覆うように、例えば窒化膜等の絶縁膜６を堆積する。
【０００６】
この後、例えばＲＩＥ等の異方性エッチング技術を用いて、絶縁膜６およびゲート酸化膜１をエッチングして基板１００を露出し、ゲート電極２および絶縁膜４の側壁に絶縁膜６を残存させる。さらに、例えばイオン注入法によりヒ素等の不純物を基板１００に添加して、ソースまたはドレイン拡散層９を形成する。図２８（ｃ）は、この段階における半導体装置の断面を示す。ここで、拡散層８，９により構成される形状のソースまたはドレイン構造は、一般にＬＤＤ構造と呼ばれ、トランジスタの信頼性を向上させる目的で形成される。
【０００７】
さらに、層間絶縁膜１０を堆積する。次に、レジスト膜１１を塗布し、このレジスト膜１１にコンタクトホール領域を含みかつゲート電極２にオーバーラップするような開口を形成する。例えばＲＩＥ等の異方性エッチング技術により、このレジスト膜１１をマスクとして層間絶縁膜１０をエッチングして基板１００を露出し、コンタクトホール１２を形成する。図２８（ｄ）は、この段階における半導体装置の断面を示す。
【０００８】
この後、レジスト膜１１を除去し、導電性材料を堆積し、拡散層８、９に接続する配線層を形成する。
【０００９】
ここで、コンタクトホール１２を形成する際、層間絶縁膜１０のエッチング速度が絶縁膜４，６のエッチング速度よりも早くなるようにエッチング条件を設定することにより、図２８（ｄ）に示すように、コンタクトホール１２のパターンがゲート電極２にオーバーラップしている場合にも、これらの絶縁膜４、６がエッチングされることを防止することができる。このため、ゲート電極２が絶縁膜４、６により覆われた構造となり、図示せぬ配線層とゲート電極２との短絡を防止することが可能となる。このように、コンタクトホール１２のパターンとゲート電極２のパターンの合わせ精度に関係なく、配線層とゲート電極２との短絡を防止する技術を自己整合技術という。
【００１０】
しかし、図２８（ｄ）に示すように、高密度の半導体装置では、コンタクトホール１２が隣合うゲート電極の間の領域に形成されている。このため、近年の半導体装置の高集積化に伴い、ゲート電極間の距離が接近することにより、コンタクトホールの面積を確保することが困難となり、コンタクト抵抗値が増大するという問題がある。
【００１１】
これに対して、コンタクト抵抗値を低減するために、側壁絶縁膜６の膜厚を薄くする方法がある。しかし、従来の製造方法では、側壁絶縁膜６をマスクとして拡散層９を形成するためのイオン注入を行うために、側壁絶縁膜６の膜厚を薄くすると、図２９に示すように、拡散層９がゲート電極２の下方に深く拡散して、トランジスタの実効チャネル長Ｌが短縮されてしまう。このため、トランジスタ動作の制御が困難になる等の問題が発生する。
【００１２】
【発明が解決しようとする課題】
このように、従来、ゲート電極と自己整合的にコンタクトホールを形成する際に、半導体装置の高集積化に伴いコンタクトホールの面積を確保することが困難となり、コンタクト抵抗が増大するという問題がある。また、このようなコンタクト抵抗の増大を抑制するために、この側壁絶縁膜の膜厚を薄くした場合には、この側壁絶縁膜をマスクとして形成されるソースまたはドレイン拡散層がゲート長方向に深く拡散して実効ゲート長が短くなり、トランジスタの制御性が劣化するという問題がある。
【００１３】
この発明は上記実情に鑑みてなされたものであり、ゲート電極に自己整合的に形成されたコンタクトホールの面積を確保することにより、配線層と拡散層のコンタクト抵抗を低減することが可能で、制御性に優れた微細なトランジスタを有する高集積な半導体装置の製造方法を提供することを目的とする。
【００１４】
【課題を解決するための手段】
この発明に係る第１の半導体装置の製造方法においては、半導体基板上に形成されたゲート絶縁膜上に、上部に第１の絶縁膜が積層された複数のゲート電極を所定のゲート電極間隔で形成する工程と、このゲート電極をマスクとして前記半導体基板に第１の拡散層を形成する工程と、前記ゲート電極の側壁に側壁絶縁膜を形成する工程と、前記側壁絶縁膜を覆うように、第２の絶縁膜を形成する工程と、前記側壁絶縁膜上の第２の絶縁膜をマスクとしてイオン注入を行い、前記半導体基板に第２の拡散層を形成する工程と、前記半導体基板の上に層間絶縁膜を形成する工程と、前記層間絶縁膜および前記第２の絶縁膜のエッチング速度が前記第１の絶縁膜および前記側壁絶縁膜のエッチング速度に比べて速くなるようにエッチング条件を設定し、前記層間絶縁膜および前記第２の絶縁膜を、前記ゲート電極間隔よりも広い範囲で選択的にエッチングして前記ゲート電極に自己整合的に開口部を形成して、この開口部底部の半導体基板の表面を露出させる工程と、前記露出された半導体基板の表面と接続された配線層を形成する工程とを具備することを特徴とする。
【００１６】
又、前記第１の半導体装置の製造方法では、前記第２の絶縁膜を形成する工程により前記第２絶縁膜が形成された後、少なくとも前記第２の拡散層が形成される領域上の前記第２の絶縁膜を異方性エッチングによりエッチングする工程を具備するようにしても良い。
【００１７】
前記第２の絶縁膜を形成する工程は、前記ゲート絶縁膜、前記第１の絶縁膜、及び前記側壁絶縁膜の露出面全面に前記第２の絶縁膜を形成する工程を含み、前記第２の拡散層を形成する工程は、前記第２の絶縁膜を通してイオン注入を行い、前記第２の拡散層を形成する工程を含むようにしても良い。
【００１８】
前記第１の半導体装置の製造方法は、前記第２の絶縁膜を形成するに先立ち、前記ゲート電極を覆うように第３の絶縁膜を全面に形成する工程を具備し、前記開口部を形成する工程は、前記層間絶縁膜及び前記第２の絶縁膜を、これらの絶縁膜に対するエッチング速度が前記第３の絶縁膜に対するエッチング速度より大きくなるようにエッチングして前記ゲート電極に自己整合的に前記第３の絶縁膜を露出する開口部を形成する工程を含むようにしても良い。
【００１９】
この発明に係る第２の半導体装置の製造方法においては、半導体基板上に形成されたゲート絶縁膜上に、上部に第１の絶縁膜が積層された複数のゲート電極を所定のゲート電極間隔で形成する工程と、このゲート電極をマスクとして前記半導体基板に第１の拡散層を形成する工程と、前記第１の絶縁膜の側面と上面、及び前記ゲート電極の側面に、第２の絶縁膜を形成する工程と、前記ゲート電極の側壁の第２の絶縁膜をマスクとしてイオン注入を行い、前記半導体基板に第２の拡散層を形成する工程と、前記半導体基板上の全面に層間絶縁膜を形成する工程と、前記層間絶縁膜および前記第２の絶縁膜のエッチング速度が前記第１の絶縁膜のエッチング速度に比べて速くなるようにエッチング条件を設定し、
前記層間絶縁膜および前記第２の絶縁膜を、前記ゲート電極間隔よりも広い範囲で選択的にエッチングして前記ゲート電極に自己整合的に開口部を形成して、この開口部底部の半導体基板の表面を露出させる工程と、前記開口部の側壁および前記ゲート電極の側壁に第３の絶縁膜を形成する工程と、前記第３の絶縁膜が側壁に形成された前記開口部に導電材料を形成する工程とを具備することを特徴とする。
【００２０】
前記第２の半導体装置の製造方法においては、前記第１の拡散層を形成する工程により前記第１の拡散層が形成された後、前記第２の絶縁膜を形成する工程により前記第２の絶縁膜が形成される前に、前記ゲート電極の側壁に側壁絶縁膜を形成する工程を具備するようにしても良い。
【００２２】
前記第２の半導体装置の製造方法においては、前記第２の絶縁膜を形成する工程により前記第２絶縁膜が形成された後、少なくとも前記第２の拡散層が形成される領域上の前記第２の絶縁膜を異方性エッチングによりエッチングする工程を具備するようにしても良い。
【００２３】
前記第２の絶縁膜を形成する工程は、前記ゲート絶縁膜、及び前記第１の絶縁膜の露出面全面に前記第２の絶縁膜を形成する工程を含み、前記第２の拡散層を形成する工程は、前記第２の絶縁膜を介してイオン注入を行い、前記第２の拡散層を形成する工程を含むようにしても良い。
【００２４】
前記第２の半導体装置の製造方法においては、前記第２の絶縁膜を形成するに先立ち、前記ゲート電極を覆うように第３の絶縁膜を全面に形成する工程を具備し、前記開口部を形成する工程は、前記層間絶縁膜及び前記第２の絶縁膜を、エッチングして前記ゲート電極と前記第３の絶縁膜を露出する工程を含むようにしても良い。
【００２５】
この発明に係る第３の半導体装置の製造方法においては、半導体基板上に形成されたゲート絶縁膜上に、上部に第１の絶縁膜が積層された複数のゲート電極を所定のゲート電極間隔で形成する工程と、このゲート電極をマスクとして前記半導体基板に第１の拡散層を形成する工程と、前記ゲート電極の側壁に第１の側壁絶縁膜を形成する工程と、前記第１の絶縁膜および前記第１の側壁絶縁膜を覆うように、第２の絶縁膜を形成する工程と、前記第２の絶縁膜上の、前記ゲート電極の側壁に相当する部分に第２の側壁絶縁膜を形成する工程と、前記第２の側壁絶縁膜をマスクとしてイオン注入を行い、前記半導体基板に第２の拡散層を形成する工程と、前記半導体基板の上に層間絶縁膜を形成する工程と、前記層間絶縁膜、前記第２の絶縁膜、および前記第２の側壁絶縁膜のエッチング速度が前記第１の絶縁膜および第１の側壁絶縁膜のエッチング速度に比べて速くなるようにエッチング条件を設定し、前記層間絶縁膜、前記第２の絶縁膜、及び前記第２の側壁絶縁膜を選択的にエッチングして前記ゲート電極に自己整合的に開口部を形成して、この開口部底部の半導体基板の表面を露出させる工程と、前記開口部に導電材料を形成する工程とを具備することを特徴とする。
【００２６】
前記第３の半導体装置の製造方法においては、前記第２の絶縁膜を形成する工程により前記第２絶縁膜が形成された後、少なくとも前記第２の拡散層が形成される領域上の前記第２の絶縁膜をエッチングする工程を具備するようにしても良い。
【００２７】
前記第２の絶縁膜を形成する工程は、前記ゲート絶縁膜、前記第１の絶縁膜、及び前記第１の側壁絶縁膜の露出面全面に前記第２の絶縁膜を形成する工程を含み、前記第２の拡散層を形成する工程は、前記第２の絶縁膜を通してイオン注入を行い、前記第２の拡散層を形成する工程を含むようにしても良い。
【００２８】
前記第３の半導体装置の製造方法においては、前記第２の絶縁膜を形成するに先立ち、前記ゲート電極を覆うように第３の絶縁膜を全面に形成する工程を具備し、前記開口部を形成する工程は、前記層間絶縁膜及び前記第２の絶縁膜を、エッチングして前記ゲート電極に自己整合的に前記第３の絶縁膜を露出する開口部を形成する工程を含むようにしても良い。
【００２９】
この発明に係る第４の半導体装置の製造方法においては、半導体基板上に形成されたゲート絶縁膜上の第１領域及び第２領域に、上部に第１の絶縁膜が積層されたゲート電極を、前記第１領域におけるゲート電極間隔が前記第２領域におけるそれより狭くなるように形成する工程と、前記ゲート電極をマスクとして前記半導体基板に第１の拡散層を形成する工程と、前記ゲート電極を覆うように、第２の絶縁膜を形成する工程と、前記側壁絶縁膜上の第２の絶縁膜の内、前記ゲート電極の側面に形成された部分をマスクとして、前記第２領域のみにイオン注入を行い、前記半導体基板に第２の拡散層を形成する工程と、前記半導体基板の上に層間絶縁膜を形成する工程と、前記層間絶縁膜および前記第２の絶縁膜のエッチング速度が前記第１の絶縁膜のエッチング速度に比べて速くなるようにエッチング条件を設定し、前記第１領域の、前記層間絶縁膜および前記第２の絶縁膜を、前記第１領域の前記ゲート電極間隔よりも広い範囲で選択的にエッチングして前記ゲート電極に自己整合的に第１の開口部を形成して、この開口部底部の半導体基板の表面を露出させる工程と、前記層間絶縁膜および前記第２の絶縁膜のエッチング速度が前記第１の絶縁膜のエッチング速度に比べて速くなるようにエッチング条件を設定し、前記第２領域の、前記層間絶縁膜および前記第２の絶縁膜を選択的にエッチングして隣接するゲート電極間の領域に第２の開口部を形成して、この開口部底部の半導体基板の表面を露出させる工程と、前記開口部に導電材料を形成する工程とを具備することを特徴とする。
【００３０】
前記第１の開口部を形成する工程と前記第２の開口部を形成する工程は、同時に行われ、これにより前記第１の開口部と前記第２の開口部が同時に形成されるようにしても良い。
【００３１】
前記第４の半導体装置の製造方法においては、所望の領域上の前記第２絶縁膜を、異方性エッチングによりエッチングする工程を具備するようにしても良い。
【００３２】
この発明に係る第５の半導体装置の製造方法においては、半導体基板上に形成されたゲート絶縁膜上の第１領域及び第２領域に、上部に第１の絶縁膜が積層されたゲート電極を、前記第１領域におけるゲート電極間隔が前記第２領域におけるそれより狭くなるように形成する工程と、前記ゲート電極をマスクとして前記半導体基板に第１の拡散層を形成する工程と、前記ゲート電極の側壁に第１の側壁絶縁膜を形成する工程と、前記第１領域上のゲート電極間がほぼ埋まるように、第２の絶縁膜を形成する工程と、前記第２領域における、前記ゲート電極の側壁に相当する部分の前記第２の絶縁膜上に第２の側壁絶縁膜を形成する工程と、前記第２の側壁絶縁膜をマスクとして、前記第２領域にイオン注入を行い、前記半導体基板に第２の拡散層を形成する工程と、前記半導体基板の上に層間絶縁膜を形成する工程と、前記層間絶縁膜および前記第２の絶縁膜のエッチング速度が前記第１の絶縁膜および前記第１の側壁絶縁膜のエッチング速度に比べて速くなるようにエッチング条件を設定し、前記第１領域の、前記層間絶縁膜および前記第２の絶縁膜を、前記第１領域の前記ゲート電極間隔よりも広い範囲で選択的にエッチングして前記ゲート電極に自己整合的に第１の開口部を形成して、この開口部底部の半導体基板の表面を露出させる工程と、前記層間絶縁膜および前記第２の絶縁膜のエッチング速度が前記第１の絶縁膜、前記第１の側壁絶縁膜、および前記第２の側壁絶縁膜のエッチング速度に比べて速くなるようにエッチング条件を設定し、前記第２領域の、前記層間絶縁膜および前記第２の絶縁膜を選択的にエッチングして隣接するゲート電極間の領域に第２の開口部を形成して、この開口部底部の半導体基板の表面を露出させる工程と、前記第１及び第２の開口部に導電材料を形成する工程とを具備することを特徴とする。
【００３３】
前記第１の開口部を形成する工程と前記第２の開口部を形成する工程は、同時に行われ、これにより前記第１の開口部と前記第２の開口部が同時に形成されるようにしても良い。
【００４３】
このような発明により、ゲート電極に自己整合的に形成されたコンタクトホールの面積を確保することにより、配線層と拡散層のコンタクト抵抗を低減することが可能で、制御性に優れた微細なトランジスタを有する高集積な半導体装置の製造方法を提供することができる。
【００４４】
又、このような発明をＤＲＡＭに適用することにより、周辺回路等を構成する微細なトランジスタの実効チャネル長を確保し、さらに、メモリセル等のパターン密度の高い領域においてコンタクトホールの面積を確保することが可能となる。
【００４５】
【発明の実施の形態】
以下、図面を参照してこの発明の実施形態を説明する。ここで、第１〜第７実施形態では、ＤＲＡＭに代表される半導体装置の周辺回路部に係る半導体装置の製造方法を説明し、第８〜第１１実施形態では、前記半導体装置の周辺回路部とセル部とを対比させて半導体装置の製造方法を説明する。尚、同一の構成要素には同じ参照符号を付し、詳細な説明は省略する。
【００４６】
先ず、この発明の第１実施形態を説明する。図１（ａ）〜（ｄ），図２（ａ）は、この発明の第１実施形態による半導体装置の製造方法を示す断面図である。
【００４７】
例えばｐ型シリコン基板である半導体基板１００上に、例えば熱酸化法により酸化膜（ＳｉＯ２）等のゲート絶縁膜１を形成する。このゲート絶縁膜１に、例えば多結晶シリコン膜等のゲート電極材料を堆積し、必要であれば例えばイオン注入法により燐またはヒ素等の不純物をこのゲート電極材料に添加する。次に、例えば熱酸化法等によりゲート電極材料上に酸化膜３を形成し、さらに例えば窒化膜等の絶縁膜４を酸化膜３上に堆積する。
【００４８】
この後、例えばリソグラフィー法とＲＩＥ法などの異方性エッチング技術とを用いて、絶縁膜４と酸化膜３とゲート電極材料とをエッチングして、ゲート電極２を形成する。さらに、例えば熱酸化法等により後酸化膜３’をゲート電極２の側面に形成する。例えばイオン注入法によりヒ素等の不純物を基板１００に添加して、ソースまたはドレイン拡散層８を形成する。
【００４９】
次に、加工されたゲート電極２を覆うように、例えば窒化膜等の絶縁膜６を堆積する。この後、例えばＲＩＥ等の異方性エッチング技術を用いて絶縁膜４およびゲート絶縁膜１上の絶縁膜６を除去し、ゲート電極２および絶縁膜４の側壁に絶縁膜６を残存させて、側壁絶縁膜６を形成する。図１（ａ）は、この段階における半導体装置の断面を示す。ここまでの工程は、従来と同様の工程である。
【００５０】
次に、従来と異なり、例えばＢＰＳＧ（Borophosphosilicate glass ）膜等の絶縁層７を例えば５０ｎｍ程度の膜厚だけ堆積する。さらに、例えばヒ素等の不純物を、この絶縁層７を通してイオン注入して、基板１００に添加する。この後、適宜熱処理を行い、拡散層９を形成する。図１（ｂ）は、この段階における半導体装置の断面を示す。尚、前記絶縁層７は、この第１実施形態においては、ゲート間スペースを埋めない程度の厚さで堆積される。
【００５１】
このイオン注入の際、ゲート電極２の側壁部分では絶縁層７の垂直方向の厚さが厚いため、この側壁部分がマスクとなり、不純物はゲート電極２からある距離を隔てた領域にイオン注入される。一般に、この距離は絶縁層７の堆積膜厚にほぼ比例するため、絶縁層７の膜厚を適切に設定することにより、拡散層９の領域端とゲート電極２との間の距離ｄを調節することが可能となる。また、絶縁層７を通過して基板１００に不純物が到達するように、絶縁層７の膜厚に応じてイオン注入の加速電圧を適切に設定する必要がある。
【００５２】
次に、例えばＢＰＳＧ等の層間絶縁膜１０を堆積し、必要であれば熱処理等により層間絶縁膜１０を平坦化する。図１（ｃ）は、この段階における半導体装置の断面を示す。前述の拡散層９を形成するための熱拡散工程を、例えばこの平坦化の熱工程等と同時に行うことも可能である。
【００５３】
この後、レジスト膜１１を塗布し、レジスト膜１１に開口を形成する。例えばＲＩＥ等の異方性エッチング技術により、このレジスト膜１１をマスクとして層間絶縁膜１０および絶縁層７をエッチングして、コンタクトホール１２を形成する。図１（ｄ）は、この段階における半導体装置の断面を示す。
【００５４】
この時、層間絶縁膜１０および絶縁層７のエッチング速度が絶縁膜４および側壁絶縁膜６のエッチング速度よりも早くなるようにエッチング条件を設定する。その結果、図１（ｄ）に示すように、コンタクトホール１２をゲート電極２に対して自己整合的に形成することができる。さらに、層間絶縁膜１０および絶縁層７のエッチング速度がゲート絶縁膜１のエッチング速度よりも早くなるようにエッチング条件を設定する。その結果、基板１００がエッチングされて損傷が生じ、例えばリーク電流が増大する等の問題を防止することができる。これらの条件を満足する絶縁膜材料として、例えば絶縁膜４および側壁絶縁膜６として窒化膜を、絶縁層７および層間絶縁膜１０としてＢＰＳＧ膜を用いることができる。
【００５５】
また、絶縁層７と層間絶縁膜１０とを例えばＢＰＳＧ等の同一の絶縁膜材料を用いて形成することにより、エッチング条件を容易に設定することが可能となる。
【００５６】
この後、例えばＮＨ４Ｆ等を用いたウェットエッチングによりコンタクトホール１２領域のゲート酸化膜１を除去して基板１００を露出する。次に、例えばタングステン等の導電性材料を用いて配線層１３を形成する。このようにして、図２（ａ）に示すような半導体装置が完成する。
【００５７】
このように、本実施形態では、ソースまたはドレイン拡散層９を形成する前に絶縁層７を堆積し、この絶縁層７の加工を行わずに、絶縁層７を通して基板１００に不純物をイオン注入することに特徴がある。また、コンタクトホール１２を形成する時に、このイオン注入のマスクとして使用された絶縁層７を層間絶縁膜１０と共にエッチングして、コンタクトホール１２領域の絶縁層７を除去することに特徴がある。
【００５８】
このように、本実施形態では、絶縁層７の膜厚を適切に設定することにより、拡散層９とゲート電極２との間の距離ｄを調節して、トランジスタの実効チャネル長を確保することができ、トランジスタの性能の劣化を防止することができる。
【００５９】
また、コンタクトホール１２を形成する時に、コンタクトホール１２領域の絶縁層７を除去することにより、コンタクトホール１２の面積を確保することができるため、コンタクト抵抗の増加を防止することが可能となる。
【００６０】
従来は、ゲート電極２の側壁に形成された側壁絶縁膜６をマスクとしてイオン注入を行い、この側壁絶縁膜６を除去せずに残存させていた。このため、実効チャネル長を確保するために側壁絶縁膜６の膜厚を厚くすると、コンタクトホール１２の面積が縮小されてコンタクト抵抗が増大し、コンタクトホール１２の面積を確保するために側壁絶縁膜６の膜厚を薄くすると、拡散層９がゲート電極２の下方に深く拡散して実効チャネル長が縮小されてしまうという問題があった。これに対して、本実施形態の製造方法によれば、イオン注入のマスクとして使用される絶縁層７をコンタクトホールを形成する時に除去するため、実効チャネル長を確保するために厚い絶縁層７を形成した場合にもコンタクトホールの面積が縮小されることはない。このようにして、実効チャネル長とコンタクト面積の両者を十分に確保する構造を実現することができる。
【００６１】
また、絶縁層７と層間絶縁膜１０を同一の材料を用いて形成する場合には、コンタクトホール１２を形成する時に、１層の層間絶縁膜が形成されている場合と同様にエッチングを行うことができる。そのため、エッチング条件を容易に設定することができ、従来の製造方法に比べて、工程が複雑になることはない。
【００６２】
さらに、コンタクトホール１２を開口する時に、絶縁層７および層間絶縁膜１０のエッチング速度が、絶縁膜４および側壁絶縁膜６およびゲート絶縁膜１のエッチング速度に比べて早くなるような材料とエッチング条件を設定する。これにより、ゲート電極２上の絶縁膜４またはゲート電極２の側壁に形成された側壁絶縁膜６がエッチングされてゲート電極２と配線層１３とが短絡されることを防止し、また、基板１００がエッチングにより損傷を受けて、例えばリーク電流が増大する等の問題を回避することができる。また、例えば、絶縁層７、層間絶縁膜１０は、ＢＰＳＧ膜に限られるものではなく、ＰＳＧ（Phosphosilicate glass ）膜、ＢＳＧ膜等を使用することも可能である。
【００６３】
さらに、本実施形態では、イオン注入のマスクとなる絶縁層７を堆積した後に、基板１００上の絶縁層７を除去しゲート電極２の側壁部分のみにこの絶縁層７を残存させるエッチングを行わない。このため、オーバーエッチングにより例えばゲート酸化膜１がエッチングされて基板１００が露出し、さらに基板１００がエッチングされて基板１００が損傷を受けることはない。これにより、基板１００の損傷によるリーク電流の増加を抑制することができる。
【００６４】
また、実効チャネル長とコンタクトホールの面積をともに確保するために、イオン注入のマスクとしての絶縁層７をゲート電極２の側壁に残存させるエッチングを行い、イオン注入を行った後にこの絶縁層７を除去することも可能である。しかし、この場合、ゲート酸化膜１の膜厚がオーバーエッチングにより減少するため、基板１００が露出する可能性が高くなる。
【００６５】
これに対して、本実施形態では、絶縁層７をゲート電極２の側壁に残存させゲート絶縁膜１上の絶縁層７を除去するためのエッチングを行わないため、基板１００に対する損傷を従来と同等にすることが可能である。
【００６６】
また、本実施形態では、イオン注入のマスクとなる絶縁層７をゲート電極２の側壁部分のみに残存させるためのエッチングを行わないため、ゲート電極２上の絶縁膜４上に堆積された絶縁層７はエッチングされない。このため、このようなエッチングにより絶縁膜４が露出し、オーバーエッチングにより絶縁膜４の膜厚が減少したり、エッチングにより損傷等を受けることを防止することができる。その結果、絶縁膜４に対する損傷を従来と同等にすることが可能となり、絶縁膜４の絶縁性を確保し、ゲート電極２と配線層１３の短絡を防止することができる。
【００６７】
また、従来の製造方法では、絶縁膜６をエッチングして、イオン注入のマスクとなる側壁絶縁膜６を形成しているので、側壁絶縁膜６の幅は絶縁膜６のエッチング量のばらつきに影響されていた。このため、特に熱処理温度の低温化等により拡散層９の拡散が抑制された場合に、拡散層９とゲート電極２との間の距離ｄを制御性良く形成することが困難となる可能性がある。
【００６８】
これに対して、本実施形態では、絶縁膜７をエッチングしてイオン注入のマスクを形成することはない。ゲート電極２の側壁に形成される絶縁膜の厚さは、堆積膜厚にのみ影響され、エッチング量のばらつきには影響されない。このため、拡散層９をゲート電極２に対して自己整合的に制御性よく形成することが可能となり、ばらつきの小さい高性能のトランジスタを製造することが可能となる。
【００６９】
なお、拡散層９を形成する不純物は、拡散層８と同じ導電型を有するものであれば同種である必要はない。また、拡散層９の濃度はトランジスタの性能等により適宜設定することができる。ただし、トランジスタの短チャネル効果を抑制するためには、拡散層８と基板１００との接合深さは浅い方が好ましく、接合抵抗を低減するためには、拡散層９と基板１００との接合深さは深い方が好ましいため、一般に拡散層９の接合深さは拡散層８の接合深さより深いことが望ましい。また、拡散層９が横方向に拡散してトランジスタの実効チャネル長を短縮しないように、拡散層９の領域端は拡散層８の端よりもチャネル領域の外側にあることが望ましい。例えば、図３（ａ）に示すように、拡散層９は側壁絶縁膜６の外側のみに形成されていることが好ましい。しかし、図３（ｂ）に示すように、拡散層９がチャネル部に向けて伸びて側壁絶縁膜６の内側まで拡散し、拡散層９と側壁絶縁膜６とが重なるように形成されていても構わない。
【００７０】
ここで、図３（ａ）に示すように、拡散層９の領域端が側壁絶縁膜６の外側にある場合、拡散層９の領域端と側壁絶縁膜６の端との間の距離ａをオフセット量と呼ぶ。このオフセット量は、不純物種、イオン注入の深さ、熱工程の温度及び時間等により決定される拡散層の拡散深さと、イオン注入のマスクである絶縁層７の膜厚と、側壁絶縁膜６の膜厚とに依存する。
【００７１】
次に、この発明の第２実施形態を図４（ａ）〜（ｄ）を参照して説明する。
【００７２】
この第２実施形態では、拡散層９と側壁絶縁膜６との間のオフセット量ａと、拡散層９の接合深さとを別個に設定することができる。
【００７３】
まず、上述の第１実施形態と同様に、ゲート電極２を加工し、拡散層８を形成し、側壁絶縁膜６を形成した後に、絶縁層７を所望の膜厚だけ堆積する。絶縁膜７を堆積するまで、第１実施形態と同様である。図４（ａ）は、この段階における半導体装置の断面を示す。
【００７４】
この後、第１実施形態と異なり、例えばＲＩＥ等の異方性エッチング技術を用いて絶縁層７をエッチングし、基板１００上の絶縁層７の膜厚を薄くする。次に、例えばイオン注入法により、ヒ素等の不純物を基板１００に添加する。この後、第１実施形態と同様に、適宜熱工程を行い、ソースまたはドレイン拡散層９を形成する。図４（ｂ）は、この段階における半導体装置の断面を示す。
【００７５】
さらに、第１実施形態と同様に、層間絶縁膜１０、コンタクトホール１２、配線層１３を形成して、図４（ｃ）に示すような半導体装置が完成する。
【００７６】
このように、この第２実施形態では、ソースまたはドレイン拡散層９を形成するためのイオン注入の前に、異方性エッチング技術により絶縁層７をエッチングして、ゲート絶縁膜１上の絶縁層７の膜厚を薄くしている。この結果、イオン注入の加速電圧を高くすることなく、基板１００の深い領域へも容易にイオン注入することが可能となる。一般に、拡散層９の深さを深く形成した場合には、拡散層９の横方向の拡散も大きくなる。このため、特に深い拡散層９を形成したい場合には、トランジスタの実効チャネル長が短くなることを防止するために、側壁絶縁層７の膜厚を厚くすることが望ましい。しかし、上述の第１実施形態では、絶縁層７を加工せずに、この絶縁層７を通過して不純物を基板１００にイオン注入する。そのため、絶縁層７の膜厚を厚くした場合には、深い拡散層を形成するためには高加速電圧でイオン注入する必要がある。これに対して、本実施形態では、絶縁層７をエッチングして基板１００上の絶縁層７の膜厚を薄くすることにより、深いイオン注入を容易に行うことができる。さらに、異方性エッチング技術を用いているため、ゲート電極２の側壁部分に残存する絶縁層７の膜厚の減少を防止できる。このように、本実施形態では、ゲート電極２の側壁部分には膜厚の厚い絶縁層７を残存させながら、基板１００上の絶縁層７を薄くすることができ、所望の深さとオフセット量を有する拡散層９を形成することが可能となる。すなわち、拡散層９の深さとゲート電極に対するオフセット量ｄとを互いに無関係に設定し、容易に拡散層９を形成することが可能となる。
【００７７】
なお、エッチング後にゲート絶縁膜１上に残存される絶縁層７の膜厚は、イオン注入の深さと使用可能な加速電圧とを考慮して設定される。すなわち、イオン注入の深さが深い場合、または使用可能な加速電圧が小さい場合には、残膜厚を薄くする必要がある。絶縁層７のエッチング量は、この残膜厚と堆積時の膜厚との差となる。
【００７８】
さらに、例えば図４（ｂ）に示すように、ゲート絶縁膜１上に絶縁層７を残存させることにより、ゲート絶縁膜１がエッチングされて基板１００が露出し、損傷を受けることを防止できる。
【００７９】
また、図４（ｄ）に示すように、ゲート電極２の側壁部分のみに絶縁層７を残存させ、ゲート絶縁膜１上の絶縁層７をすべてエッチング除去することも可能である。この場合、基板１００に損傷が生じることを防止するために、絶縁層７に対するエッチング速度が、ゲート絶縁膜１に対するエッチング速度に比べて大きくなるように膜の材料とエッチング条件を設定することが望ましい。
【００８０】
また、ゲート電極２と配線層１３の短絡をさらに確実に防止するために、コンタクトホール１２を形成した後に、このコンタクトホール１２の側壁にさらに側壁絶縁膜６’を形成することも可能である。このような製造方法を、この発明の第３実施形態として説明する。
【００８１】
以下、この第３実施形態を図５（ａ）〜（ｃ）を参照して説明する。
【００８２】
コンタクトホール１２を形成するまでは、前述の第１実施形態と同様にして行う。図５（ａ）は、図１（ｄ）と同様の状態を示している。
【００８３】
次に、レジスト膜１１を除去する。その後、前述の第１実施形態と異なり、窒化膜等の絶縁膜６’を例えば全面に形成する。ＲＩＥ等の異方性エッチング技術を用いて、コンタクトホール１２領域のゲート絶縁膜１上の絶縁膜６’を除去してゲート絶縁膜１を露出し、ゲート電極２の側壁、絶縁膜４の側壁および層間絶縁膜１０の側壁に絶縁膜６’を残存させて側壁絶縁膜６’を形成する。図５（ｂ）は、この段階における半導体装置の断面を示す。この時、コンタクトホール１２を形成する時と同様に、基板１００に損傷を与えることを防止するために、絶縁膜６’のエッチング速度がゲート絶縁膜１のエッチング速度よりも早くなるように、エッチング条件を設定することが望ましい。絶縁膜６’として、例えば窒化膜等の絶縁膜４と同様の材料を用いることができる。
【００８４】
この後は、前述の第１実施形態と同様に、コンタクトホール１２領域のゲート絶縁膜１を除去して基板１００を露出し、配線層１３を形成する。図５（ｃ）は、この段階における半導体装置の断面を示す。
【００８５】
このように、本実施形態では、コンタクトホール１２を開口した後に、このコンタクトホール１２の側壁に側壁絶縁膜６’を形成することが特徴である。前述の第１実施形態または第２実施形態では、コンタクトホール１２を開口する時に、層間絶縁膜１０の側壁面または側壁絶縁膜６が損傷を受ける可能性があるが、この第３実施形態によれば、このような損傷を受けた層間絶縁膜１０または側壁絶縁膜６の側壁面を側壁絶縁膜６’により覆うため、絶縁性をより向上させることが可能となる。
【００８６】
また、この第３実施形態では、ゲート電極２の側壁に、側壁絶縁膜６および側壁絶縁膜６’の２つの絶縁膜が形成される。このため、コンタクトホール１２の面積を確保するために、これらの側壁絶縁膜６または側壁絶縁膜６’の膜厚を薄くすることが望ましい。
【００８７】
次に、この発明の第４実施形態を図６（ａ）〜（ｃ），図７（ａ），（ｂ）を参照して説明する。
【００８８】
この第４実施形態は、側壁絶縁膜６を形成せず、コンタクトホール１２を開口した後にコンタクトホール１２の側壁に形成された側壁絶縁膜６’のみにより、ゲート電極２と配線層１３との間の短絡を防止するものである。
【００８９】
ゲート電極２を加工し、拡散層８を形成するまでは、前述の第３実施形態と同様に行う。図６（ａ）は、この段階における半導体装置の断面を示す。
【００９０】
この後、前述の第３実施形態と異なり、側壁絶縁膜を形成せずに、例えばＢＰＳＧ等の絶縁層７を例えば５０ｎｍ程度の膜厚だけ堆積する。次に、前述の第３実施形態と同様にして、例えばヒ素等の不純物を、ゲート絶縁膜１上の絶縁層７を通して基板１００にイオン注入する。適宜熱処理を行い、拡散層９を形成する。図６（ｂ）は、この段階における半導体装置の断面を示す。拡散層９を形成するためのイオン注入を行う前に、第２実施形態と同様に、異方性エッチング技術を用いて絶縁層７を薄くしても良い。
【００９１】
この後、前述の第３実施形態と同様に、層間絶縁膜１０を全面に形成する。さらに、コンタクトホール領域が開口されたレジスト膜１１を形成し、このレジスト膜１１をマスクとして、例えば異方性エッチング技術を用いて層間絶縁膜１０と絶縁層７とをエッチングし、コンタクトホール１２を形成する。図６（ｃ）は、この段階における半導体装置の断面を示す。この時、層間絶縁膜１０および絶縁層７のエッチング速度が絶縁膜４のエッチング速度よりも早くなるようにエッチング条件を設定することにより、図６（ｃ）に示すように、コンタクトホール１２をゲート電極２に対して自己整合的に形成することができる。さらに、層間絶縁膜１０および絶縁層７のエッチング速度がゲート絶縁膜１のエッチング速度よりも早くなるようにエッチング条件を設定することにより、基板１００がエッチングされて損傷が生じ、例えばリーク電流が増大する等の問題を防止することができる。これらの条件を満足する絶縁膜材料として、例えば絶縁膜４として窒化膜を、絶縁層７および層間絶縁膜１０としてＢＰＳＧ膜を用いることができる。
【００９２】
次に、前述の第３実施形態と同様に、例えば窒化膜等の絶縁膜６’を全面に堆積する。例えばＲＩＥ等の異方性エッチング技術を用いて、絶縁膜６’をエッチングし、コンタクトホール１２領域のゲート絶縁膜１を露出させ、ゲート電極２の側壁、絶縁膜４の側壁及び層間絶縁膜１０の側壁に側壁絶縁膜６’を残存させる。図７（ａ）は、この段階における半導体装置の断面を示す。
【００９３】
この後、コンタクトホール１２領域のゲート絶縁膜１を除去し、例えばタングステン等を用いて配線層１３を形成する。この結果、図７（ｂ）に示すような半導体装置が完成する。
【００９４】
このように、この第４実施形態では、ゲート電極２の側壁に側壁絶縁膜を形成せずにコンタクトホール１２を開口し、このコンタクトホール１２を開口した後に、側壁絶縁膜６’を形成することに特徴がある。
【００９５】
この第４実施形態によれば、前述の第３実施形態が有する効果に加えて、側壁絶縁膜６’のみにより、ゲート電極２と配線層１３との間の短絡を防止するため、側壁絶縁膜６および側壁絶縁膜６’をゲート電極２の側壁に形成していた第３実施形態よりも、コンタクトホール１２の面積を確保することが可能となる。
【００９６】
次に、この発明の第５実施形態を図８（ａ）〜（ｄ），図９（ａ）〜（ｃ）を参照して説明する。この第５実施形態は、ゲート電極２と配線層１３の短絡を確実に防止することを目的とする。
【００９７】
まず、前記第４実施形態と同様にして、ゲート電極２を加工し、拡散層８を形成する。図８（ａ）は、図６（ａ）と同様の状態を示している。なお、ここで前記第３実施形態と同様にゲート電極２の側壁絶縁膜６を形成してもよい。
【００９８】
この後、第４実施形態と異なり、絶縁層７を形成する前に、ゲート電極２を覆うように、例えば窒化膜等のゲート保護絶縁膜５を堆積する。図８（ｂ）は、この段階における半導体装置の断面を示す。
【００９９】
次に、第４実施形態と同様に、全面に絶縁層７を形成し、この絶縁層７およびゲート保護絶縁膜５を通してイオン注入を行い、拡散層９を形成する。図８（ｃ）は、この段階における半導体装置の断面を示す。
【０１００】
なお、ここで前記第２実施形態と同様に、絶縁層７を異方的にエッチングし、ゲート電極２の側壁部分に絶縁層７を残存させてもよい。図８（ｄ）は、絶縁層７を異方的にエッチングした場合の半導体装置の断面を示す。
【０１０１】
次に、第４実施形態と同様に、例えばＢＰＳＧ等の層間絶縁膜１０を堆積し、必要であれば平坦化を行う。さらに、層間絶縁膜１０上にコンタクトホール領域が開口されたレジスト膜１１を形成し、例えばＲＩＥ等の異方性エッチング技術により、このレジスト膜１１をマスクに層間絶縁膜１０および絶縁層７をエッチングして、開口部１２を形成する。図９（ａ）は、この段階における半導体装置の断面を示す。この際、層間絶縁膜１０および絶縁層７のエッチング速度が、ゲート保護絶縁膜５のエッチング速度に比べて大きくなるように、エッチング条件を設定する。
【０１０２】
続いてゲート保護絶縁膜５を、例えばＲＩＥ等の異方性エッチング技術によりエッチングし、コンタクトホール領域１２のゲート絶縁膜１を露出する。この時、ゲート保護絶縁膜５のエッチング速度が、ゲート絶縁膜１のエッチング速度に比べて大きくなるように、エッチング条件を設定することが望ましい。このようにすることにより、ゲート絶縁膜１が保護膜となり、基板１００がエッチングされ損傷を受けることを防止することができる。
【０１０３】
この後、前述の第４実施形態と同様に、レジスト膜１１を除去し、例えば窒化膜である絶縁膜６を開口部１２の側壁に形成する。さらに、コンタクトホール領域のゲート絶縁膜１を除去して基板１００を露出させ、配線層１３を形成する。図９（ｂ）は、この段階における半導体装置の断面を示す。
【０１０４】
なお、この実施形態では、層間絶縁膜１０を開口した後に続けてゲート保護絶縁膜５をエッチングしているが、レジスト膜１１を除去し、全面に絶縁膜６を堆積し、例えばＲＩＥ等の異方性エッチング技術を用いて絶縁膜６およびゲート保護絶縁膜５を同時にエッチングしてコンタクトホール領域のゲート絶縁膜１を露出させてもよい。この後は、前述の方法と同様にして、ゲート絶縁膜１を除去し、配線層１３を形成する。図９（ｃ）は、このようにして形成された半導体装置の断面を示す。
【０１０５】
また、コンタクトホール領域のゲート絶縁膜１を露出した後に、必要であれば、イオン注入法を用いて、不純物を基板１００に添加し、コンタクト抵抗を低減することも可能である。
【０１０６】
以上説明したように、この第５実施形態では、絶縁層７を堆積する前に、あらかじめゲート保護絶縁膜５によりゲート電極２を覆うことに特徴がある。
【０１０７】
一般に、ＲＩＥ等の異方性エッチング技術を用いた場合においても、エッチング条件のばらつきなどにより、わずかであるが横方向にエッチングが進む場合がある。このため、側壁絶縁膜６を形成せずにコンタクトホール１２を開口する前述の第４実施形態では、層間絶縁膜１０および絶縁膜７をエッチングしてコンタクトホール１２を形成する時に、ゲート電極２の側面の後酸化膜３’およびゲート電極２の側面がエッチングされる可能性がある。
【０１０８】
これに対して、本実施形態では、層間絶縁膜１０および絶縁膜７をエッチングする時に、ゲート電極２がゲート保護絶縁膜５により覆われているため、ゲート電極２がエッチングされる可能性がなく、ゲート電極２を確実に保護することができる。さらに、層間絶縁膜１０及び絶縁層７のエッチング速度を、ゲート保護絶縁膜５のエッチング速度に比べて大きくすることにより、ゲート電極２を確実に保護することが可能となる。
【０１０９】
なお、本実施形態におけるゲート保護絶縁膜５を前記第１実施形態に適用することも可能である。
【０１１０】
次に、この発明の第６実施形態を図１０（ａ）〜（ｃ），図１１（ａ），（ｂ）を参照して説明する。
【０１１１】
先ず、シリコン基板である半導体基板１００上に、ゲート絶縁膜１を形成する。このゲート絶縁膜１に、ゲート電極材料を堆積し、その上部に窒化膜等の絶縁膜４を堆積する。
【０１１２】
この後、ゲートのパターニングを行った上で、異方性エッチング技術とを用いて、絶縁膜４とゲート電極材料とをエッチングして、ゲート電極２を形成する。さらに、後酸化膜３をゲート電極２の側面に形成する。
【０１１３】
次に、絶縁性膜を用いて第１の側壁絶縁膜６を形成し、例えばイオン注入法によりヒ素等の不純物を基板１００に添加して、ソースまたはドレイン拡散層（第１のsource/drain拡散層）８を形成する。この時の半導体装置の断面を図１０（ａ）に示す。尚、前記ソース又はドレイン拡散層８の形成は、前記側壁絶縁膜６の形成前に行っても良い。
【０１１４】
次に、絶縁膜１４を保護膜として堆積し、更に、この上に絶縁層７をゲート間を埋めない程度の膜厚だけ堆積する。この段階での半導体装置の断面図を図１０（ｂ）に示す。ここでは、絶縁膜１４には例えばＳｉＮ等が、絶縁層７にはＢＰＳＧ等、それぞれ異なる種類の材料を適用することができる。
【０１１５】
この後、前記絶縁層７をエッチングして第２の側壁絶縁膜（サイドウォール）７を形成する。この段階での半導体装置の断面図を図１０（ｃ）に示す。
【０１１６】
この第２の側壁絶縁膜７を形成する際には、前記半導体基板１００を保護するための絶縁膜１４に対し、前記第２の側壁絶縁膜７に使用される絶縁膜を選択的にエッチングできるＲＩＥ条件を適用する。ここで、選択的にエッチングを行い、絶縁膜１４を残すことにより、以降のエッチング工程での基板へのダメージを軽減し、層間絶縁膜から基板への不純物の拡散を防止することができる。以上の作用を達成するためには、例えば、半導体基板１００の保護膜（絶縁膜１４）としてはＳｉＮを、この保護膜上の第２の側壁絶縁膜７には、ＢＰＳＧ等を適用することができる。
【０１１７】
側壁絶縁膜７が形成された後、第２のソース又はドレイン拡散層９が形成される。この段階の半導体装置の断面を図１１（ａ）に示す。
【０１１８】
この状態から更に、層間絶縁膜１０を堆積し、コンタクトホール１２を形成するためのＲＩＥが行われる。ＲＩＥが行われた後に、コンタクトホール１２底部のゲート絶縁膜１が除去され、配線層１３が形成された段階の半導体装置の断面を図１１（ｂ）に示す。前記コンタクトホール１２を自己整合的に形成するためには、ゲート上絶縁膜４に対して、層間絶縁膜１０を選択的にエッチングすることのできるＲＩＥ条件を適用する。このためには、ゲート上絶縁膜４にＳｉＮを、層間絶縁膜１０にＢＰＳＧ等を適用することができる。
【０１１９】
以上、この第６実施形態では、半導体基板１００の保護膜として絶縁膜１４が堆積された後、この絶縁膜１４とは異なる種類の絶縁膜で第２の側壁絶縁膜を形成することに特徴がある。これにより、拡散層９とゲート電極２との間の距離を調節することができ、トランジスタの実効チャネル長を確保することができ、トランジスタの性能の劣化を防止することができる。
【０１２０】
更に、コンタクトホール１２を形成する場合には、このコンタクトホール１２の領域の絶縁層７及び第２の側壁絶縁膜１４を除去することができる。従って、コンタクトホール１２の面積を十分確保することができ、コンタクト抵抗の増加を防止することができる。
【０１２１】
又、この第６実施形態によればゲート酸化保護膜として絶縁膜１４を用い、層間絶縁膜と同種の膜である絶縁膜（側壁絶縁膜）７をイオン注入マスクとして用いている。これにより、コンタクトホールを形成するためにレジストが塗布されても、このレジストによる不純物の拡散を防止することができる。
【０１２２】
又、ソース／ドレイン拡散層を、側壁絶縁膜７の膜厚とは無関係に設定することが可能となる。
【０１２３】
次に、この発明の第７実施形態を図１２（ａ）〜（ｃ）を参照して説明する。
【０１２４】
この第７実施形態は、前述した第１実施形態と基本的には同じ工程であるが、絶縁層７の堆積量、即ち、膜厚が異なっている。
【０１２５】
図１２（ａ）に示されるように、ゲート電極２及び絶縁膜４の側壁には側壁絶縁膜６が形成される（第１実施形態，図１（ａ））。この後、ＢＰＳＧ膜等の絶縁層７が堆積されるが、前記第１実施形態では図１（ｂ）に示されるように、ゲート間を埋めない程度に堆積される。一方、この第７実施形態では、絶縁層７は、図１２（ｂ）に示されるようにゲート間を埋めるように堆積される。
【０１２６】
絶縁層７が堆積された後の工程は、前記第１実施形態と同様であり、図１２（ｃ）に示されるように層間絶縁膜１０が堆積される。
【０１２７】
この第７実施形態では、前述したように、前記第１実施形態に比べて膜厚が厚い。従って、後に、レジスト膜１１等が塗布されても、半導体基板１００に対する不純物の影響を、前記第１実施形態に比較してより少なくすることができる。
【０１２８】
次に、この発明に係る第８実施形態を図１３（ａ）〜（ｃ）を参照して説明する。
【０１２９】
この第８実施形態は、前述した第７実施形態に類似した工程を経るが、図面に示されるように、絶縁層７の下層に絶縁膜１４が設けられているところが特徴である。
【０１３０】
図１３（ａ）に示されるように、ゲート電極２及び絶縁膜４の側壁には側壁絶縁膜６が形成される（第１実施形態，図１（ａ））。この後、ＳｉＮ膜等を用いて絶縁膜１４が形成され、更にこの絶縁膜１４上にＢＰＳＧ等を用いて絶縁層７が堆積される。但し、この絶縁層７は、図１３（ｂ）に示されるようにゲート間を埋めるように堆積される。
【０１３１】
絶縁層７が堆積された後の工程は、前記第１実施形態と同様であり、図１３（ｃ）に示されるように層間絶縁膜１０が堆積される。
【０１３２】
この第８実施形態によれば、前記第７実施形態と同様に前記第１実施形態に比べて絶縁層７が厚く、更に、絶縁層７の下層には、この絶縁層とは異なる材料の絶縁膜１４が形成されている。
【０１３３】
従って、後に、コンタクトホール形成のために、レジスト膜１１等が塗布されても、半導体基板１００に対する不純物の影響を少なく抑えることができる。
【０１３４】
次に、前述した各種実施形態を用いて、周辺回路部とセル部とを含む、ＤＲＡＭに代表される半導体装置全体の製造方法の各種実施形態を説明する。ここでは、半導体装置の周辺回路部とセル部とを対比させて説明する。
【０１３５】
一般に、ＤＲＡＭ等の半導体記憶素子では、メモリセルを集積するコア領域（セル部）のパターン密度は非常に高いが、例えばこれらのメモリセルを駆動する周辺回路領域（周辺回路部）のパターン密度は低い。また、パターン密度が低い領域に形成されるトランジスタは、チャネル部分とコンタクトホールとの間の距離が一般に長いため、この部分の寄生抵抗を低減するために、深いソースまたはドレイン拡散層を形成することが望ましい。一方、パターン密度が高い領域に形成されるトランジスタは、短チャネル効果の抑制および素子分離耐圧の向上のために、一般に浅いソースまたはドレイン拡散層を形成することが望ましい。
【０１３６】
先ず、第９実施形態を図１４（ａ）〜（ｆ），図１５（ａ）〜（ｄ）を参照して説明する。これらの図面には、それぞれ、左側にセル部の、右側に周辺回路部の断面図を示す。即ち、図１４（ａ），（ｃ），（ｅ），図１５（ａ），（ｃ）は、セル部を、図１４（ｂ），（ｄ），（ｆ），図１５（ｂ），（ｄ）は周辺回路部を示す。
【０１３７】
この第９実施形態では、このように異なる構造を有するトランジスタを、前述した第４実施形態を用いて簡単に形成する。
【０１３８】
まず、前述の第４実施形態と同様にして、ゲート電極２を加工し、ソースまたはドレイン拡散層８を形成する。図１４（ａ），（ｂ）は、この段階における半導体装置の断面を示す。
【０１３９】
次に、前述の第４実施形態と同様にして、例えばＢＰＳＧ膜等の絶縁層７を全面に堆積する。次に、第４実施形態と異なり、全面にレジスト膜１１を塗布し、フォトリソグラフィ技術を用いて、図１４（ｃ），（ｄ）の周辺回路部の断面図に示されるように、深いソースまたはドレイン拡散層９を形成する周辺回路部のレジスト膜１１を除去する。続いて、例えばイオン注入法により、例えばヒ素等の不純物を、絶縁層７を通して基板１００の深いソースまたはドレイン拡散層を形成する領域に添加する。図１４（ｃ），（ｄ）はこの段階におけるセル部及び周辺回路部の半導体装置の断面を示す。この後、レジスト膜１１を除去し、適宜熱処理を行い、拡散層９を形成する。
【０１４０】
この時、前述のように寄生抵抗を低減する目的で拡散層９を形成する場合は、拡散層９は、例えば拡散層８より深く形成することが望ましい。この場合、ゲート電極２の側壁に形成された絶縁層７がマスクとなって深いソースまたはドレイン拡散層９のためのイオン注入が行われるので、拡散層９はゲート電極２の下方内側へ深く拡散することがなく、実効チャネル長を低減しない。
【０１４１】
この後、全面に層間絶縁膜１０を堆積し、必要であれば平坦化を行う。次に、全面にレジスト膜１１’を塗布し、フォトリソグラフィ技術を用いて、セル部の、ゲート電極２に自己整合的に形成されるコンタクトホール部分に対応する開口部をレジスト膜１１’に形成する。例えばＲＩＥ等の異方性エッチング技術を用いて層間絶縁膜１０および絶縁層７をエッチングして、ゲート絶縁膜１を露出し、開口部１２を形成する。図１４（ｅ），（ｆ）は、この段階における半導体装置の断面を示す。この時、前記第４実施形態で述べたように、層間絶縁膜１０および絶縁層７に対するエッチング速度が、絶縁膜４およびゲート絶縁膜１に対するエッチング速度に比べて大きくなるように、エッチング条件を設定することが望ましい。こうして、ゲート電極２と配線層１３とが短絡することと、基板１００がエッチングにより損傷を受けることとを防止できる。
【０１４２】
さらに、レジスト膜１１’を除去し、全面にレジスト１１膜’’を塗布する。フォトリソグラフィ技術を用いて、周辺回路部の、ゲート電極２に自己整合的に形成する必要のないコンタクトホール部分に対応する開口部をレジスト膜１１’’に形成する。例えばＲＩＥ等の異方性エッチング技術を用いて層間絶縁膜１０および絶縁層７をエッチングして、ゲート絶縁膜１を露出し、開口部１２’を形成する。図１５（ａ），（ｂ）は、この段階における半導体装置の断面を示す。この時は、層間絶縁膜１０および絶縁層７に対するエッチング速度が、ゲート絶縁膜１に対するエッチング速度に比べて大きくなるように、エッチング条件を設定することが望ましい。このようにして、基板１００がエッチングにより損傷を受けることを防止できる。
【０１４３】
この後、レジスト膜１１’’を除去し、前記第４実施形態と同様にして、開口部１２および開口部１２’’の側壁に絶縁膜６’を形成し、ゲート絶縁膜１を除去し、配線層１３を形成する。図１５（ｃ），（ｄ）は、この段階における半導体装置のセル部及び周辺回路部の断面を示す。
【０１４４】
以上のように、この第９実施形態では、例えば周辺回路部等のパターン密度の低い領域に形成されるトランジスタのみに、深いソースまたはドレイン拡散層９を形成することに特徴がある。
【０１４５】
このような拡散層９を形成することにより、周辺回路部のトランジスタの寄生抵抗を低減することができる。また、この拡散層９を形成する際、前述の第４実施形態と同様に、ゲート電極２の側壁の絶縁膜７がイオン注入のマスクとなる。そのため、拡散層９によりトランジスタの実効チャネル長が短くなることを防ぐことができる。
【０１４６】
また、この第９実施形態では、イオン注入のマスクとして使用された絶縁層７を、コンタクトホール１２を開口する時に、層間絶縁膜１０と共に除去するため、コンタクトホール１２領域の面積が縮小することを防止することができる。特に、本実施形態に示すように、パターン密度の高い領域（セル部）と低い領域（周辺回路部）が混在する場合には、パターン密度の高い領域に形成されたトランジスタのコンタクトホールの面積を大きくして、コンタクト抵抗を低減することが可能となり、高性能の半導体装置を製造することが可能となる。
【０１４７】
さらにこの第９実施形態では、ゲート電極２に対して自己整合的に形成されるコンタクトホール１２と、それ以外のコンタクトホール１２’を、それぞれ別個のエッチングにより形成している。そのため、それぞれのエッチング条件を別個に設定することができ、ゲート電極２上の絶縁膜４や基板１００のエッチングを防止することができる。コンタクトホール１２、１２’を同時に開口する場合に比べて、ゲート電極２と配線層１３との短絡や基板１００の損傷などの問題を、より容易に避けることができる。
【０１４８】
また、絶縁層７と層間絶縁膜１０が同一の材料で形成されていると、コンタクトホール１２を開口する工程とコンタクトホール１２’を開口する工程において、エッチングを容易に行うことができる。よって、これらの膜を同一の材料で形成することが望ましい。
【０１４９】
次にこの発明の第１０実施形態を図１６（ａ）〜（ｄ）を参照して説明する。
【０１５０】
前述の第９実施形態ではセル部のコンタクトホールと周辺回路部のコンタクトホールを別個にエッチングすることによって形成している。一方、この第１０実施形態では、パターン密度が高い領域（セル部）と低い領域（周辺回路部）が混在する半導体装置において、それらの領域のコンタクトホール１２およびコンタクトホール１２’の開口を同時に行う。図１６には、前記図１４及び図１５と同様に、左側にセル部、右側に周辺回路部を示す。即ち、図１６（ａ），（ｃ）はセル部を、図１６（ｂ），（ｄ）は周辺回路部を示す。
【０１５１】
この第１０実施形態では、層間絶縁膜１０を形成する工程までは上述の第９実施形態と同様であるので詳細な説明は省略する。次に、レジスト膜１１を全面に塗布し、フォトリソグラフィ技術を用いて、セル部のコンタクトホール部分と周辺回路部のコンタクトホール部分に対応する開口部をレジスト膜１１に形成する。ここでは、層間絶縁膜１０及び絶縁膜７をエッチングし、開口部１２、１２’を形成する。図１６（ａ），（ｂ）はこの段階における半導体装置のセル部及び周辺回路部それぞれの断面を示す。前記第８実施形態では、周辺回路部のコンタクトホール１２’は、ゲート電極２に対して自己整合的に形成されなかったが、本実施形態では、パターン密度によらずコンタクトホール１２、１２’共に、ゲート電極２に対して自己整合的に形成される。
【０１５２】
この後、前記第８実施形態と同様に、開口部１２、１２’の側壁に絶縁膜６’を形成し、配線層１３を形成する。図１６（ｃ），（ｄ）は、この段階における半導体装置のセル部及び周辺回路部それぞれの断面を示す。
【０１５３】
このように、この第９実施形態では、周辺回路部、即ちパターン密度の低い領域においてもコンタクトホール１２’をゲート電極２に自己整合的に形成することに特徴がある。これにより、セル部、即ちパターン密度が高い領域にコンタクトホールを開口するときのエッチング条件と、周辺回路部にコンタクトホールを開口するときのエッチング条件とを同一にすることができる。このため、前述の第９実施形態では２回に分けて形成されていたコンタクトホールを１回で形成することが可能となり、工程を簡略にすることができる。
【０１５４】
なお、前述の第９実施形態においても、ゲート電極に自己整合的に形成されるコンタクトホールとゲート電極に自己整合的ではなく形成されるコンタクトホールとを、同一のエッチング条件を用いて開口することができる場合には、これらのコンタクトホールを同時に形成しても良い。
【０１５５】
次に、この発明の第１１実施形態を図１７（ａ）〜（ｄ）を参照して説明する。
【０１５６】
この第１１実施形態では、パターン密度が高いセル部とパターン密度が低い周辺回路部とが混在する半導体装置の拡散層９を、前述の第２実施形態と同様に、より容易に形成するものである。図１７（ａ）〜（ｄ）に示される半導体装置の断面図は、前記図１４〜図１６の各図面と同様に、左側にセル部、右側に周辺回路部を示す。即ち、図１７（ａ），（ｃ）はセル部を、図１７（ｂ），（ｄ）は周辺回路部を示す。
【０１５７】
第１１実施形態では、前述の第９実施形態と同様にして、ゲート電極２、拡散層８、絶縁層７が形成される。更に、全面にレジスト膜１１を塗布し、フォトリソグラフィ技術を用いて拡散層９を形成する領域、即ち周辺回路部のレジストを除去する。
【０１５８】
この後、前記第９実施形態と異なり、第２実施形態と同様にして、例えばＲＩＥ等の異方性エッチング技術を用いて、絶縁層７をエッチングする。図１７（ａ），（ｂ）は、この段階における半導体装置の断面を示す。このエッチングにより、拡散層９を形成する領域のゲート絶縁膜１を露出しても構わないし、同図に示されるように、絶縁層７を残存させても構わない。次に、例えばイオン注入法により、ヒ素等の不純物を基板１００の拡散層９を形成する領域に添加する。この後、適宜熱処理を行い拡散層９を形成する。
【０１５９】
この後、前述の第９実施形態と同様に、層間絶縁膜１０、コンタクトホール１２及び１２’、側壁絶縁膜６’、配線層１３を形成する。図１７（ｃ），（ｄ）は、この段階における半導体装置のセル部及び周辺回路部それぞれの断面を示す。
【０１６０】
前述の第９実施形態では、拡散層９を形成するために、不純物を絶縁層７を通して基板１００にイオン注入する必要があり、絶縁層７の膜厚が厚い場合には、イオン注入の加速電圧を非常に高くする必要がある。このため、不純物が基板１００に到達しない可能性があったり、深い拡散層９を形成することが困難な場合がある。それに対し、この第１１実施形態によれば、異方性エッチング技術により、ゲート電極７の側壁には絶縁層７を残存させ、拡散層９を形成する領域上の絶縁層７をエッチングすることができる。そのため、前述の第９実施形態と比べて、深い拡散層９を容易に形成することができる。
【０１６１】
なお、この第１１実施形態では、レジスト膜１１を塗布しパターニングした後に絶縁層７のエッチングを行ったが、この順序は逆にして絶縁膜７をエッチングした後にレジスト膜１１を形成してもよい。
【０１６２】
次に、この発明の第１２実施形態を図１８（ａ）〜（ｆ），図１９（ａ）〜（ｄ），図２０（ａ）〜（ｄ）を参照して説明する。これらの図面では、前記第９〜第１１実施形態において用いたように、左側にセル部を、右側に周辺回路部を示す。即ち、図１８（ａ），（ｃ），（ｅ），図１９（ａ），（ｃ），図２０（ａ），（ｃ）はセル部を、図１８（ｂ），（ｄ），（ｆ），図１９（ｂ），（ｄ），図２０（ｂ），（ｄ）は周辺回路部を示す。
【０１６３】
この第１２実施形態では、半導体装置のセル部に対しては前記第７実施形態を適用し、周辺回路部に対しては前記第６実施形態を適用する。
【０１６４】
先ず、シリコン基板である半導体基板１００上に、ゲート絶縁膜１を形成する。このゲート絶縁膜１に、ゲート電極材料を堆積しこのゲート電極材料上に酸化膜３を形成し、その上部に窒化膜等の絶縁膜４を堆積する。
【０１６５】
この後、ゲートのパターニングを行った上で、異方性エッチング技術とを用いて、絶縁膜４とゲート電極材料とをエッチングして、ゲート電極２を形成する。さらに、後酸化膜３’をゲート電極２の側面に形成する。
【０１６６】
次に、絶縁性膜を用いて第１の側壁絶縁膜６を形成し、例えばイオン注入法によりヒ素等の不純物を基板１００に添加して、ソースまたはドレイン拡散層（第１のsource/drain拡散層）８を形成する。この時の半導体装置のセル部及び周辺回路部の断面を図１８（ａ），（ｂ）に示す。尚、前記ソース又はドレイン拡散層８の形成は、前記側壁絶縁膜６の形成前に行っても良い。
【０１６７】
次に、例えばＳｉＮ膜等の絶縁膜１４を全面に堆積した後、更に、この絶縁膜１４とは異なる種類の材料で、例えばＢＰＳＧ等を用いた絶縁膜７が堆積される。但し、この絶縁膜７は、セル部のゲート間が埋まり、且つ周辺回路部のゲート間は埋まらない程度の厚さで堆積される。この段階の半導体装置のセル部及び周辺回路部を図１８（ｃ），（ｄ）に示す。
【０１６８】
この後、周辺回路部に対してエッチングを行い、絶縁膜７をエッチングして第２の側壁絶縁膜７を形成する。この際、全面にレジスト膜１１を塗布し、フォトリソグラフィ技術を用いて、周辺回路部のみ、レジスト膜１１が除去される。この段階におけるセル部及び周辺回路部の半導体装置の断面を図１８（ｅ），（ｆ）に示す。
【０１６９】
更に、例えばイオン注入法により、例えばヒ素等の不純物を、絶縁層７を通して基板１００の周辺回路部に添加する。この後、レジスト膜１１を除去し、適宜熱処理を行い、拡散層９を形成する。図１９（ａ），（ｂ）はこの段階におけるセル部及び周辺回路部の半導体装置の断面を示す。
【０１７０】
この後、全面に層間絶縁膜１０を堆積し、必要であれば平坦化を行う。次に、全面にレジスト膜１１’を塗布し、フォトリソグラフィ技術を用いて、セル部の、ゲート電極２に自己整合的に形成されるコンタクトホール部分に対応する開口部をレジスト膜１１’に形成する。例えばＲＩＥ等の異方性エッチング技術を用いて層間絶縁膜１０および絶縁層７をエッチングして、ゲート絶縁膜１を露出し、開口部１２を形成する。この後、接続孔領域のゲート絶縁膜１を除去して基板１００を露出する。図１９（ｃ），（ｄ）は、この段階における半導体装置の断面を示す。この時、層間絶縁膜１０および絶縁膜１４に対するエッチング速度が、絶縁膜４およびゲート絶縁膜１に対するエッチング速度に比べて大きくなるように、エッチング条件を設定することが望ましい。こうして、ゲート電極２と配線層１３とが短絡することと、基板１００がエッチングにより損傷を受けることとを防止できる。
【０１７１】
さらに、レジスト膜１１’を除去し、再度、全面にレジスト１１膜’’を塗布する。フォトリソグラフィ技術を用いて、周辺回路部の、ゲート電極２に自己整合的に形成する必要のないコンタクトホール部分に対応する開口部をレジスト膜１１’’に形成する。例えばＲＩＥ等の異方性エッチング技術を用いて層間絶縁膜１０および絶縁層７をエッチングして、ゲート絶縁膜１を露出し、開口部１２’を形成する。この後、接続孔領域のゲート絶縁膜１を除去して基板１００を露出する。図２０（ａ），（ｂ）は、この段階における半導体装置の断面を示す。この時は、層間絶縁膜１０および絶縁層７に対するエッチング速度が、ゲート絶縁膜１に対するエッチング速度に比べて大きくなるように、エッチング条件を設定することが望ましい。このようにして、基板１００がエッチングにより損傷を受けることを防止できる。
【０１７２】
この後、レジスト膜１１’’を除去し、開口部１２および開口部１２’’の側壁に絶縁膜６’を形成する。この後、周辺回路部の開口部１２’’に露出するゲート絶縁膜１を除去し、配線層１３を形成する。図２０（ｃ），（ｄ）は、この段階における半導体装置のセル部及び周辺回路部の断面を示す。
【０１７３】
以上のこの第１２実施形態によれば、半導体装置のセル部は前述した第７実施形態による、周辺回路部は第６実施形態による特徴を備えるように形成される。
【０１７４】
従って、セル部では、コンタクトホール形成のために、レジスト膜が塗布されても、半導体基板１００に対する不純物の影響を少なく抑えることができる。又、周辺回路部では、コンタクトホールを形成するためにレジストが塗布されても、このレジストによる不純物の拡散を防止することができる。又、ソース／ドレイン拡散層を、側壁絶縁膜７の膜厚とは無関係に設定することが可能となる。更には、コンタクトホール形成時には、側壁絶縁膜７が除去されるため、コンタクトホールの面積を十分に確保することができる。
【０１７５】
次に、この発明に係る第１３実施形態を図２１（ａ）〜（ｄ）を参照して説明する。
【０１７６】
この第１３実施形態は、前述した第１２実施形態の周辺回路部に対してもＳＡＣを適用したものである。従って、前記図１９（ｃ），（ｄ）に示される工程までは、前述した第１２実施形態と同様となるので詳細な説明は省略する。
【０１７７】
セル部に対してコンタクトホールが形成され、ゲート酸化膜が除去された後、レジスト膜１１’’が塗布され、周辺回路部に対して開口部１２’が自己整合的に形成される。更に、開口部１２’に露出するゲート酸化膜１が除去される。この工程の図面を図２１（ａ），（ｂ）に示す。
【０１７８】
この後、配線層１６が図２１（ｃ），（ｄ）に示されるように形成される。
【０１７９】
次に、この発明の第１４実施形態を図２２（ａ）〜（ｄ）を参照して説明する。
【０１８０】
この第１４実施形態は、前述した第１２実施形態のセル部及び周辺回路部に対して動じにコンタクトホールを形成することを特徴とする。従って、前記図１９（ａ），（ｂ）に示される工程までは、前述した第１２実施形態と同様であるので詳細な説明は省略する。
【０１８１】
周辺回路部に拡散層９が形成された後、レジスト膜１１’’が塗布され、周辺回路部及びセル部双方に対して開口部１２，１２’が自己整合的に同時に形成される。こ後、露出したゲート酸化膜１がエッチングされる。この工程の図面を図２２（ａ），（ｂ）に示す。
【０１８２】
この後、配線層１６が図２２（ｃ），（ｄ）に示されるように形成される。
【０１８３】
次に、この発明に係る第１５実施形態を図２３（ａ）〜（ｆ），図２４（ａ）〜（ｄ）を参照して説明する。
【０１８４】
尚、ここでは、周辺回路部において形成されるトランジスタが、ｎチャネル又はｐチャネルのいずれかのみであることを仮定する。
【０１８５】
この第１５実施形態では、前記第１２実施形態と同様に、半導体装置のセル部に対しては前記第８実施形態を適用し、周辺回路部に対しては前記第６実施形態を適用する。
【０１８６】
図２３（ａ），（ｂ）に示される図面は、前述した第１２実施形態と同様の過程で形成された半導体装置の断面図を示す。
【０１８７】
次に、前述の第６実施形態と同様にして、例えばＳｉＮ膜等の絶縁膜１４を全面に堆積し、この上にＢＰＳＧ等を用いて絶縁層７を形成する。但し、この絶縁層７は、セル部のゲート間が埋まり、且つ周辺回路部のゲート間は埋まらない程度の厚さで堆積される。この段階の半導体装置のセル部及び周辺回路部を図２３（ｃ），（ｄ）に示す。
【０１８８】
この後、周辺回路部の絶縁層７に対してエッチングを施し、図２３（ｅ），（ｆ）に示されるように、絶縁層７による側壁絶縁膜７を形成する。
【０１８９】
この後、レジスト膜などを塗布することなく、例えばイオン注入法により、例えばヒ素等の不純物を、絶縁膜１４を通して基板１００の周辺回路部及びセル部に添加する。これにより周辺回路部では拡散層９が形成されるが、セル部では絶縁層７及び絶縁膜１４がマスクとなり拡散層９は形成されない。図２４（ａ），（ｂ）はこの段階におけるセル部及び周辺回路部の半導体装置の断面を示す。
【０１９０】
この後、前記第１２実施形態と同様にコンタクトホールを、セル部及び周辺回路部に形成し、露出したゲート酸化膜を除去して配線層１３を形成する。図２４（ｃ），（ｄ）は、この段階における半導体装置のセル部及び周辺回路部の断面を示す。
【０１９１】
以上、この第１５実施形態によれば、周辺回路部において形成されるトランジスタが、ｎチャネル又はｐチャネルのいずれかのみである場合には、拡散層９を形成する際に前述した第１２実施形態に比べて、レジスト膜を塗布する必要がなくなる。
【０１９２】
次に、この発明の第１６実施形態を図２５（ａ）〜（ｆ），図２６（ａ）〜（ｄ），図２７（ａ）〜（ｄ）を参照して説明する。
【０１９３】
この第１６実施形態では、前記第１２実施形態において、絶縁膜７がセル部のゲート間を埋めないように形成された場合の実施形態である。図２５（ａ）〜（ｆ），図２６（ａ）〜（ｄ），図２７（ａ）〜（ｄ）に示される各工程は、前記第１２実施形態の図１８（ａ）〜（ｆ），図１９（ａ）〜（ｄ），図２０（ａ）〜（ｄ）における工程と同様であるので詳細な説明は省略する。
【０１９４】
この第１６実施形態によれば、周辺回路部には前記第６実施形態を適用できる。セル部に対しては、ゲート間を埋めない程度に絶縁膜７が形成される。
【０１９５】
なお、この発明は、上記の実施形態に限定されることはない。例えば、前述した各実施形態では、パターン密度の高い領域の拡散層とパターン密度の低い領域の低濃度拡散層を同時にイオン注入により形成したが、これらの領域の拡散層をそれぞれ別個の工程で形成してもよい。
【０１９６】
さらに、前記第９実施形態ではこの発明の第２実施形態に示した方法を用いてパターン密度の高い領域と低い領域の混在する半導体装置を形成したが、例えば前記第１２実施形態のように、この発明の第１ないし第８実施形態に示した方法、もしくはこれらを組み合わせた方法を用いて、パターン密度の高い領域と低い領域とが混在する半導体装置を製造することが可能である。
【０１９７】
以上のように、前述した実施形態に開示された方法を適宜組み合わせて実施することが可能であり、その趣旨を逸脱しない範囲で種々変形して実施することができる。
【０１９８】
なお、この発明をトレンチキャパシタ構造またはスタックキャパシタ構造のメモリセルを有するＤＲＡＭに適用することも可能である。この場合、一般にメモリセル領域のパターン密度は高く、メモリセルを構成するトランジスタは拡散層９を必要としない。このため、前述の実施形態におけるパターン密度の高い領域のトランジスタの製造方法を適用して、メモリセルを構成するトランジスタを形成することができる。
【０１９９】
【発明の効果】
このように、この発明をＤＲＡＭに適用することにより、周辺回路等を構成する微細なトランジスタの実効チャネル長を確保し、さらに、メモリセル等のパターン密度の高い領域においてコンタクトホールの面積を確保することが可能となる。
【図面の簡単な説明】
【図１】この発明の第１実施形態による半導体装置の製造方法の各工程での半導体装置の構造を示す断面図。
【図２】この発明の第１実施形態による半導体装置の製造方法の各工程での半導体装置の構造を示す断面図。
【図３】この発明の第１実施形態による半導体装置の製造方法の各工程での半導体装置の構造を示す断面図。
【図４】この発明の第２実施形態による半導体装置の製造方法の各工程での半導体装置の構造を示す断面図。
【図５】この発明の第３実施形態による半導体装置の製造方法の各工程での半導体装置の構造を示す断面図。
【図６】この発明の第４実施形態による半導体装置の製造方法の各工程での半導体装置の構造を示す断面図。
【図７】この発明の第４実施形態による半導体装置の製造方法の各工程での半導体装置の構造を示す断面図。
【図８】この発明の第５実施形態による半導体装置の製造方法の各工程での半導体装置の構造を示す断面図。
【図９】この発明の第５実施形態による半導体装置の製造方法の各工程での半導体装置の構造を示す断面図。
【図１０】この発明の第６実施形態による半導体装置の製造方法の各工程での半導体装置の構造を示す断面図。
【図１１】この発明の第６実施形態による半導体装置の製造方法の各工程での半導体装置の構造を示す断面図。
【図１２】この発明の第７実施形態による半導体装置の製造方法の各工程での半導体装置の構造を示す断面図。
【図１３】この発明の第８実施形態による半導体装置の製造方法の各工程での半導体装置の構造を示す断面図。
【図１４】この発明の第９実施形態による半導体装置の製造方法の各工程での半導体装置の構造を示す断面図。
【図１５】この発明の第９実施形態による半導体装置の製造方法の各工程での半導体装置の構造を示す断面図。
【図１６】この発明の第１０実施形態による半導体装置の製造方法の各工程での半導体装置の構造を示す断面図。
【図１７】この発明の第１１実施形態による半導体装置の製造方法の各工程での半導体装置の構造を示す断面図。
【図１８】この発明の第１２実施形態による半導体装置の製造方法の各工程での半導体装置の構造を示す断面図。
【図１９】この発明の第１２実施形態による半導体装置の製造方法の各工程での半導体装置の構造を示す断面図。
【図２０】この発明の第１２実施形態による半導体装置の製造方法の各工程での半導体装置の構造を示す断面図。
【図２１】この発明の第１３実施形態による半導体装置の製造方法の各工程での半導体装置の構造を示す断面図。
【図２２】この発明の第１４実施形態による半導体装置の製造方法の各工程での半導体装置の構造を示す断面図。
【図２３】この発明の第１５実施形態による半導体装置の製造方法の各工程での半導体装置の構造を示す断面図。
【図２４】この発明の第１５実施形態による半導体装置の製造方法の各工程での半導体装置の構造を示す断面図。
【図２５】この発明の第１６実施形態による半導体装置の製造方法の各工程での半導体装置の構造を示す断面図。
【図２６】この発明の第１６実施形態による半導体装置の製造方法の各工程での半導体装置の構造を示す断面図。
【図２７】この発明の第１６実施形態による半導体装置の製造方法の各工程での半導体装置の構造を示す断面図。
【図２８】従来の半導体装置の製造方法の各ステップでの半導体装置の構造を示す断面図。
【図２９】従来の半導体装置の構造を示す断面図。
【符号の説明】
１…ゲート絶縁膜、２…ゲート電極、３…酸化膜、４，５，６，６’，７，１４…絶縁膜、８，９…拡散層、１０…層間絶縁膜、１１…レジスト膜、１２，１２’…接続孔（コンタクトホール）、１３…配線層、１００…基板。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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