(57)【特許請求の範囲】
【請求項１】
複数のワード・ラインと、
前記複数のワード・ラインに直交する方向に配置され、それぞれがＣビット・ライン及びＴビット・ラインからなるｎ個のビット・ライン対であって、隣接する２つのビット・ライン対のビット・ラインが、Ｃビット・ライン、Ｔビット・ライン、Ｃビット・ライン及びＴビット・ラインの順序で配置されており、前記ｎ個のビット・ライン対のうちｎ−１番目のビット・ライン対のＣビット・ライン及びＴビット・ラインの下端だけが互いに接続されている、前記ｎ個のビット・ライン対と、
前記複数のワード・ラインと前記ｎ個のビット・ライン対の前記Ｃビット・ライン及び前記Ｔビット・ラインとの交点のそれぞれに配置されたＭＴＪ（磁気トンネル接合）素子であって、１つのワード・ラインと１つのビット・ライン対のうちの前記Ｃビット・ラインとの交点のＭＴＪ素子と、前記１つのワード・ラインと前記１つのビット・ライン対のうちの前記Ｔビット・ラインとの交点のＭＴＪ素子とが１つの記憶セルを構成する、前記ＭＴＪ素子と、
前記ｎ個のビット・ライン対のうち最初のビット・ライン対である０番目のビット・ライン対のＣビット・ライン及びＴビット・ラインの上端に接続された書き込み電流駆動回路であって、前記０番目のビット・ライン対のＣビット・ライン上のＭＴＪ素子及び前記０番目のビット・ライン対のＴビット・ライン上のＭＴＪ素子からなる選択された記憶セルにデータ０を書き込むときに、前記Ｃビット・ラインに電流を送り出すと共に前記Ｔビット・ラインから電流を受け取り、前記選択された記憶セルにデータ１を書き込むときに前記Ｔビット・ラインに電流を送り出すと共に前記Ｃビット・ラインから電流を受け取る、前記書き込み電流駆動回路と、
前記ｎ個のビット・ライン対のうち前記ｎ−１番目のビット・ライン対を除く前記０番目及び偶数番目のビット・ライン対の下端と、該ビット・ライン対の次のビット・ライン対の下端の間に設けられた第１スイッチ手段と、
前記ｎ個のビット・ライン対のうち奇数番目のビット・ライン対の上端と、該ビット・ライン対の次のビット・ライン対の上端の間にそれぞれ接続された第２スイッチ手段とを備え、
前記第１スイッチ手段及び前記第２スイッチ手段は、選択された１つのワード・ライン上で隣接する２つの記憶セルに異なるデータを書き込むときに、前記２つの記憶セルのうちの一方の記憶セルのＴビット・ラインと前記２つの記憶セルのうちの他方の記憶セルのＴビット・ラインとを接続すると共に、前記一方の記憶セルのＣビット・ラインと前記他方の記憶セルのＣビット・ラインとを接続し、
前記第１スイッチ手段及び前記第２スイッチ手段は、前記選択された１つのワード・ライン上で隣接する前記２つの記憶セルに同じデータを書き込むときに、前記２つの記憶セルのうちの前記一方の記憶セルのＴビット・ラインと前記他方の記憶セルのＣビット・ラインとを接続すると共に、前記一方の記憶セルのＣビット・ラインと前記他方の記憶セルのＴビット・ラインとを接続することを特徴とする記憶回路ブロック。
【請求項２】
前記ＭＴＪ素子が、ビット・ラインに流れる電流によって生成される磁界の向きに応じて磁化の向きが決定される強磁性体の層を含むことを特徴とする、請求項１に記載の記憶回路ブロック。
【発明の詳細な説明】
【０００１】
【発明が属する技術分野】
本発明は電流駆動によってデータの書き込みを行う記憶回路ブロック及び記憶方法に関する。特に、データを書き込むべき記憶セルの属するビット・ラインを接続することによって、複数の記憶セルのデータ書き込みのために一つの電流パスを共用する記憶回路ブロック及び記憶方法に関する。
【０００２】
【従来の技術】
磁気ランダムアクセス記憶装置に関し、図７に、従来からのメモリ・セルの側面図を示す。
【０００３】
図７には１ＫビットのＭＲＡＭチップと５１２ビットのＭＲＡＭチップに使用される従来からの１Ｔ（１Transistor）１ＭＴＪ（ 1 Magnetic Tunnel Junction  磁気接合素子）タイプのメモリ・セル７００が示されている。
【０００４】
ＭＴＪ素子７２８は、磁化の向きが固定された強磁性体の層である固定磁性層７２６と、トンネル電流を通す絶縁層であるトンネル・バリアー７２４と、外部からの磁化の向きによって磁化の向きが変化する強磁性体の層である自由強磁性層７２２とを含む、少なくとも３層の薄いフィルムからなるデータ不揮発性の記憶素子である（ただし自由強磁性層７２２と固定磁性層７２６の位置は逆でもよい）。
【０００５】
ＭＴＪ素子７２８に電気的に接続されたビット・ライン７４４は、読み出し動作及び書き込み動作用のラインとして使用される。図中のＭＸ、Ｖ２、Ｍ２、Ｖ１、Ｍ１、ＣＡで構成される第１の配線構造体７１７を介して、ＭＴＪ素子７２８とＭＯＳＦＥＴ７１８のドレイン（Ｄ）の拡散領域ｎとが接続されている。なお、ＭＸ、Ｍ１及びＭ２は金属線層であり、Ｖ１、Ｖ２及びＣＡは、絶縁層に穴（ビア・ホール）を空け、その穴に胴体を埋め込んだ物である。ＭＯＳＦＥＴ７１８のゲートは読み出しワード・ライン７２０になっており、読み出し動作時にこの読み出しワード・ライン７２０に電圧が印加されることによって、ＭＯＳＦＥＴ７１８がオンになる。これにより、ビット・ライン７４４からアース７３１までの電流経路がＭＴＪ素子７２８を介して形成される。
【０００６】
ＭＴＪ素子７２８の抵抗は、固定磁性層７２６の磁化の向きに対する自由強磁性層７２２の磁化の向きによって決定され、ＭＴＪ素子７２８の抵抗に流れる読み出し電流の値か、その抵抗と電流によって決定される電圧値によって、ＭＴＪ素子７２８に記憶されたデータが読み出される。例えば固定磁性層７２６の磁化の向きに対する自由強磁性層７２２の磁化の向きが同じであれば「０」であり、反対であれば「１」である。
【０００７】
このような典型的な１Ｔ１ＭＴＪタイプのセルに対して、ツイン・セルと呼ばれるセルが知られている。
【０００８】
図８は、従来知られている、２Ｔ２ＭＴＪ（２Transistor ２Magnetic Tunnel Junction）タイプのメモリ・セル、いわゆるツイン・セル８００を示した図である。これは２個のＭＴＪ素子と２個のトランジスタを用いたＭＲＡＭの記憶セルであり、一つの記憶回路の原理は図７と同じであるため図７と同一の構成要素には同一の符号を付してその説明は省略する。なお、隣接する記憶回路の構成要素の符号には「’」を付して記憶回路を区別している。このタイプのメモリ・セルの特徴は、一つのセルについて記憶回路に対応する数のビット・ラインがあることである。
【０００９】
このタイプのメモリ・セルは、例えば、書き込み電流経路をループ状に構成し、セル内の隣接する記憶回路に逆向きに電流を流してそれぞれの記憶回路に互いに逆のデータを書き込むことができる。また、それによってノイズの大きさを抑制することができる。つまり、実質的に同一電流値で倍の駆動能力を有するものである。読み出しの際には、Ｔビット・ライン（true bit line）とＣビット・ライン（complement bit line）のそれぞれにそれぞれの記憶回路から互いに逆のデータを差動信号として取り出すので、読み出し信号が１Ｔ１ＭＴＪセルの２倍となり、ノイズに強い読み出しができる。もっとも、電流経路がループに構成されている必要はなく、Ｔビット・ライン７４４とＣビット・ライン７４４’とに逆向きに電流が流れれば書き込みを行うことができる。
【００１０】
図９は、このツイン・セルを使ったＭＲＡＭの記憶ブロックの構成図である。この書込回路においては、行に対応するライト用ワード・ライン７１６に駆動電流IWLが流れ、かつ、列に対応するビット・ラインの双方に電流が流れた時にその交点の記憶セルに発生する磁界の向きによって、データが書き込まれる。
ここで、ビット・ラインを流れる電流の向きによって、論理データ「０」と「１」が書き分けられる。
【００１１】
図９においては、図右側の書込電流駆動回路９１０と接続されているビット・ライン７４４、７４４’はループ状に接続されているので、Ｔビット・ライン７４４の電流の向きとＣビット・ライン７４４’の電流の向きは、セル８００に対して逆向きになっている。
【００１２】
この構成においては、例えば、図示するとおり、Ｔビット・ライン７４４からＣビット・ライン７４４’へ向かう向きに電流が流れた場合には、「１」が書き込まれ、逆の場合（図左側）には「０」が書き込まれるようにすることができる。
【００１３】
【発明が解決しようとする課題】
しかし、図９のような構成では、例えば、同一カラムアドレスに属する複数のデータ・ビットに同時にデータを書き込む場合、ビット・ラインごとに電流を流す必要があるので、書き込みに必要な電流が大きくなるという課題がある。
【００１４】
例えば、１ＫbitのＭＲＡＭでは、所望の磁界を得て安定的な書き込みを行うためにビット・ラインに流すのに必要な電流は、１０ｍＡ程度であることがわかっている。
【００１５】
よって、複数ビットのデータを同時に書き込む場合、従来の半導体記憶装置のようにそれぞれのビットのデータに応じて駆動回路を用意すると、ｎビットのデータを書き込むにはそのｎ倍の電流が必要となる。例えば、ワード長が６４ビットともなれば書き込みに必要な電流は６００ｍＡを越えてしまう。
【００１６】
この値はかなり大きなものであり、しかも、この値は平均電流値であるので、ピーク電流はその何倍かになり、電流の時間的変化も大きい。さらに、このことは、突入電流によるノイズの発生や電源回路の負担の増大を引き起こすことになる。
【００１７】
【課題を解決するための手段】
本発明に係る記憶回路ブロックは、第１のビット・ラインと第２のビット・ラインとを含む複数のビット・ライン対と、ビット・ライン対に流れる電流の向きに応じて情報を記憶する複数の記憶セルと、ビット・ライン対の少なくとも一つに接続され、第１のビット・ラインと第２のビット・ラインとに互いに逆向きの電流を流す少なくとも一つの電流駆動源と、ビット・ライン対とビット・ライン対とを接続する少なくとも一つのスイッチ回路と、記憶セルに記憶させる情報に応じて前記スイッチ回路の接続状態を制御する制御回路とを含んでいる。
【００１８】
本発明に係る記憶回路ブロックは、ビット・ライン対同士の接続を直列に接続してもよく、ビット・ラインの電流経路をループ状に構成してもよい。
【００１９】
本発明に係る記憶回路ブロックは、ビット・ライン対における第１のビット・ラインと第２のビット・ラインの終端を接続した電流経路を一単位として直列に接続してもよい。
【００２０】
また、本発明に係る記憶回路ブロックは、ＭＴＪ(Magnetic Tunnel Junction)素子に情報を記憶するものであってもよい。
【００２１】
また、記憶セルは、１ビットにつき２個のＭＴＪを含むいわゆるツイン・セル構成としてもよい。
【００２２】
本発明に係る記憶方法は、第１のビット・ラインと第２のビット・ラインとを含む複数のビット・ライン対の少なくとも一つに接続され、前記第１のビット・ラインと前記第２のビット・ラインとに互いに逆向きの電流を流す少なくとも一つの電流駆動源と、ビット・ライン対を接続するスイッチ回路とスイッチ回路を制御するスイッチ回路制御回路とを含む記憶回路ブロックによって、前記ビット・ライン対に流れる電流の向きに応じて情報が記憶される複数の記憶セルに対して情報を記憶する方法であって、記憶セルを選択するステップと、選択された前記記憶セルに記憶させる情報に応じてスイッチ回路の接続状態を制御するステップと、スイッチ回路が、ビット・ライン対とビット・ライン対とを接続するステップと、電流駆動源と接続された第１のビット・ライン及び第２のビット・ラインに対して電流が逆向きに流れるように電流駆動源が電流を流すステップとを含む。
【００２３】
【発明の実施の形態】
電流によって磁場を発生させその磁場の向きによって情報の書き込みを行う磁気ランダムアクセス記憶装置（Magnetic Random Access Memory:ＭＲＡＭ）における駆動電流の低減のための回路及び方法に関する実施の形態を説明する。
【００２４】
この実施の形態は、例えば、ワード長が８ビット、１６ビット、・・・６４ビット、１２８ビット等と長い多ビット構成の例えばＭＲＡＭのようなメモリ・アレイを構成した場合に書き込みのための電流を低減する回路及びＭＲＡＭへの記憶方法である。
【００２５】
本発明は、データを書き込むべき記憶セルの属するビット・ラインを互いに直列に接続することによって、複数の記憶セルのデータ書き込みに一つの電流パスを共用することにある。ただし、セルごとに任意のデータを書き込む必要があるので、接続の仕方を書き込むべきデータによって制御するものである。
【００２６】
図１は、本発明の実施の一形態を示す記憶ブロック１０の構成図である。図１には、ビット・ラインの直列接続の仕方と接続を切り替えるスイッチの配置の一例が示されている。
【００２７】
図１においては、書込電流駆動回路１２から見て０番目のビット・ライン対と、Ｋ−１番目のビット・ライン対とＫ番目のビット・ライン対とがスイッチ部２０ｂを介して接続されているビット・ライン・ペア接続部１８と、ｎ−１番目のビット・ライン対の最終段とが記載されている。
【００２８】
途中の接続状態は同じものの繰り返しになるため途中を省略しつつＣビット・ライン１４及びＴビット・ライン１５の対をそれぞれ接続するスイッチ部２０ａ及び２０ｃが表されている。
【００２９】
なお、図１においては、０番目から番号を振っている。また、図１には、同時にデータが書き込まれるデータ・ビットに対応する同一カラム・アドレスに属するビット線と記憶セルの一部及び書込に関わる回路のみが明示されている。
【００３０】
記憶ブロック１０においては、書込電流駆動回路１２とＣビット・ライン（Complement)１４及びＴビット・ライン(True)１５の対の一端とが接続されている。Ｔビット・ライン１５とＣビット・ライン１４とは、電流の向きは互いに相補関係にある。
【００３１】
Ｃビット・ライン１４及びＴビット・ライン１５の対の他端はスイッチを介して、さらにＣビット・ライン１４及びＴビット・ライン１５とが接続されることになる。
【００３２】
ビット・ライン対（ペア）の接続部１８を経たｎ−１番目の最終段においてはＣビット・ライン１４及びＴビット・ライン１５とは末端が接続されている。
【００３３】
記憶ブロック１０は、ｎ−１番目のＣビット・ライン１４及びＴビット・ライン１５が終端で接続されることで、書込電流駆動回路１２との間で電流が環流するように構成されている。
【００３４】
もちろん、ｎ−１番目のビット・ライン対の終端を接続せずに２個目の電流駆動回路を設けて、電流源を補強してもよい。
【００３５】
かかる構成の下、図１における記憶ブロック１０の動作を説明する。
図１において、Ｔビット・ライン１５に図の下向きに電流が流れる場合に選択された記憶セルに１が書かれるとする。
スイッチは偶数番号のついたビット・ライン対とそれより１大きい番号のついたビット・ライン対との間では記憶されるアレイの下側に配置され、奇数番号のついたビット・ライン対とそれより１大きい番号のついたビット・ライン対との間では記憶セルアレイの上側に配置されるものとする。
【００３６】
書き込みのための電流を駆動する回路、すなわち書込電流駆動回路１２は、番号０を持つビット・ライン対の外側にあり、番号０を持つビット・ライン上にあって選択された記憶セルに０を書くか１を書くかによって、電流を送り出す信号線が決まり、他方の線からは電流を吸い込むことになる。
【００３７】
この配置で、書き込み電流駆動回路から送り出される電流は、偶数番号を持つビット・ライン対には上から下に流れ、奇数番号を持つビット・ライン対には下から上に流れることになる。書込電流駆動回路１２に吸い込まれる電流はその逆となる。
【００３８】
図２は、図１の記憶ブロック１０のうち、ビット・ラインペア接続部１８を表した図である。K-1番目のビット・ライン対及びK番目のビット・ライン対がスイッチ部２０ｂを介して接続されている。
図２においては、ｋ−１番目のＣビット・ライン１４をＣビット・ライン１４−１、ｋ番目のＣビット・ラインをＣビット・ライン１５−２、ｋ−１番目のＴビット・ライン１５をＴビット・ライン１５−１、ｋ番目のＴビット・ラインをＴビット・ライン１４−２のように符号付けして説明する。
【００３９】
ワード・ライン２６、１６、２８のうち、ワード・ライン１６に流れる電流と、ビット・ライン対に流れる電流が交差するメモリ・セル２２、２４にデータが書き込まれる。
【００４０】
偶数番号ｋを持つビット・ライン上にあって選択された記憶セル２２に０を書き、番号ｋ−１を持つビット・ライン上にあって選択された記憶セル２４に１を書くとする。
【００４１】
この場合、偶数番号kを持つビット・ライン上にあって選択された記憶セル２２の属するビット・ライン対のうちのＣビット・ライン１５−２に下向きに電流を流しＴビット・ライン１４−２には上向きに電流を流す必要があるので、このＣビット・ラインには書込電流駆動回路（図１の書込電流駆動回路１２）から送り出される電流を流す必要がある。
【００４２】
一方、番号ｋ−１を持つビット・ライン上にあっては選択された記憶セル２４の属するビット・ライン対のうちのＣビット・ライン１４−１には上向きに電流を流しＴビット・ライン１５−１には下向きに電流を流す必要があるので、このＣビット・ライン１４−１にも書き込み電流駆動回路１２から送り出される電流が流れる。
【００４３】
従って、k-1番目のビット・ライン対と、k番目のビット・ライン対との間のスイッチ２０ｂは、Ｃビット・ライン１４−１（ＢＬＣK-1）とＣビット・ライン１５−２（ＢＬＣk）とをつなぎＴビット・ライン１５−１（ＢＬＴkー1）とＴビットライン１４−２（ＢＬＴk）とをつなぐことになる。
【００４４】
記憶セル２２と記憶セル２４に書き込むデータの組み合わせは４通りしかないので、他の３通りの場合も同様に考えると、記憶セル２２と記憶セル２４に異なるデータを書き込む場合にはＴビット・ライン同士及びＣビット・ライン同士をつなぎ、同じデータを書き込む場合にはＴビット・ラインとＣビット・ラインをつなげばよいことがわかる。
【００４５】
以上は奇数番号を持つビット・ライン対とそれより１大きい番号を持つビット・ライン対との間のスイッチの場合であるが、偶数番号を持つビット・ライン対とそれより１大きい番号を持つビット・ライン対との間のスイッチの場合も同様の制御でよいことがわかる。
【００４６】
図３は、本発明の他の実施の一形態である記憶回路ブロック３０の構成図である。
図３における記憶ブロック３０においては、Ｃビット・ライン１４及びＴビット・ライン１５の対については、終端を接続したループを一単位として構成されている。
図３においては、書込電流駆動回路１２から見て０番目のビット・ライン対と、Ｋ−１番目のビット・ライン対とＫ番目のビット・ライン対とがスイッチ部３６ｃを介して接続されているビット・ライン・ペア接続部４０と、ｎ−１番目の最終段とが記載されている。途中を省略しつつＣビット・ライン１４及びＴビット・ライン１５の対をそれぞれ接続するスイッチ部３６ｂ又は３６ｄも表されている。
【００４７】
なお、図３においても、図１と同様に、０番目から番号を振っている。また、図３においても、図１と同様に同時にデータが書き込まれるデータ・ビットに対応する同一カラム・アドレスに属するビット線と記憶セルの一部及び書込に関わる回路のみが明示されている。
【００４８】
書込電流駆動回路１２の一端と０番目のＣビット・ライン１４又はＴビット・ライン１５とはスイッチ部３６ａにより切り替え可能な状態で接続されている。また、書込電流駆動回路１２の他端とｎ−１番目のＣビット・ライン１４又はＴビット・ライン１５とは、スイッチ部３６ｅにより切り替え可能な状態で接続されている。
【００４９】
１番目からｎ−１番目のＣビット・ライン１４及びＴビット・ライン１５の対については、終端を接続したループを一単位として、Ｃビット・ライン１４及びＴビット・ライン１５の対同士がスイッチを介して接続されている。
【００５０】
また、最終段のビット・ライン対もスイッチ部３６ｄに接続されているが、途中の接続状態は繰り返しになるため図１と同じように省略されている。
【００５１】
かかる構成の下、図３における記憶ブロック３０の動作を説明する。
今、ワード・ライン１６に電流が流れるとすると、ワード・ラインと電流が流れるビットライン対との交差する点にデータが書き込まれる。
【００５２】
ビット・ライン対は下端でＴ側とＣ側が接続されているので、Ｔビット・ライン１５から電流が流れ込み、Ｃビット・ライン１４から電流が流れ出ていく場合に、選択された記憶セルに１が書かれ、その逆の場合に０が書かれる。
【００５３】
ここで、番号ｋ−１を持つビット・ライン対と番号kを持つビット・ライン対との間のスイッチ部３６ｃをスイッチＳＷkと呼び、書き込み電流駆動回路と番号０を持つビット・ライン対との間のスイッチ部３６ａをＳＷ0、番号ｎ−１を持つビット・ライン対と書込電流駆動回路１２との間のスイッチ部３６ｄをＳＷnと呼ぶことにする。
【００５４】
書込電流駆動回路１２はどのようなデータを書く場合も、下側の端子から電流を送り出し、上側の端子から電流を吸い込むとする。
以上の設定の下で、スイッチ部３６ａ（ＳＷ0）をどちらに倒すかは、番号0を持つビット・ライン上にあって選択されている記憶セルに０を書くか１を書くかによって決まる。
【００５５】
スイッチ部３６ｃ（ＳＷk）の制御は番号ｋ−１を持つビット・ライン上にあって選択されている記憶セルに書き込むデータと番号ｋを持つビット・ライン上にあって選択されている記憶セルに書き込むデータとによって決まる。
【００５６】
また、スイッチ部３６ｅ（ＳＷn）をどちらに倒すかは、番号ｎを持つビット・ライン上にあって選択されている記憶セルに０を書くか１を書くかによって決まる。このように、書き込むべきデータによって、各スイッチを制御することになる。
【００５７】
図４は、図３の記憶ブロック３０のうち、K-1番目のビット・ライン対及びK番目のビット・ライン対との接続を示すビット・ライン・ペア接続部４０を表した図である。
【００５８】
図４においては、ｋ−１番目のＣビット・ライン１４をＣビット・ライン１４−１、ｋ番目のＣビット・ライン１４をＣビット・ライン１４−２、ｋ−１番目のＴビット・ライン１５をＴビット・ライン１５−１、ｋ番目のＴビット・ライン１５をＴビット・ライン１５−２のように符号付けして説明する。
【００５９】
番号ｋを持つビット・ライン上にあって選択されている記憶セルに０を書き込み、番号ｋ−１を持つビット・ライン上にあって選択されている記憶セルに１を書き込む場合を考える。
【００６０】
番号kを持つビット・ライン上にあって選択されいる記憶セルに０を書き込むことから、番号ｋを持つビット・ライン対ではＣビット・ライン１４−２から電流が流れ込み、Ｔビット・ライン１５−２から電流が流れ出なければならない。
【００６１】
電流は番号の若いビット・ライン対の方から流れてくるので、スイッチ部３６ｃ（ＳＷk）ではＣビット・ライン１４−２（ＢＬＣk）がＴビット・ライン１５−１（ＢＬＴk-1）かＣビット・ライン１４−１（ＢＬＣk-1）につながらなければならない。
【００６２】
一方、番号k-1を持つビット・ライン上にあって選択されている記憶セルに１を書き込むことから、番号k-1を持つビット・ライン対ではＴ側のビット・ラインから電流が流れ込み、Ｃ側のビット・ラインに電流が流れ出なければならない。
【００６３】
以上から、スイッチ部３６ｃ（ＳＷk）は、Ｃビット・ライン１４−１（ＢＬＣk-1）とＣビット・ライン１４−２（ＢＬＣk）をつなぎ、Ｔビット・ライン１５−１（ＢＬＴkー1）はＴビット・ライン１５−２（ＢＬＴk）ともＣビット・ライン１４−２（ＢＬＣk）ともつながないことになる。
【００６４】
図５は、図１におけるスイッチ部２０ａ、２０ｂ及び２０ｃの具体回路図の例である。
図１においては、スイッチの接続の仕方は、隣り合う記憶セルに同じデータを書くか、異なるデータを書くかによって決まる。従って、スイッチの制御回路は隣り合うデータビットを入力とする一致回路（ＥＸＮＯＲ）か、反一致回路（ＥＸＯＲ）を用いて構成できることになる。
【００６５】
図５に示されたスイッチの具体回路は、排他的論理和回路５１０と否定回路５２０とを含むスイッチ回路用制御回路５０５と、ＭＯＳＦＥＴ５３０乃至５６０を含むスイッチ回路５２５とで構成されている。
【００６６】
以下、図５のスイッチは、図１及び図２におけるスイッチ部２０ｂであるものとし、図２に示したビット・ラインと同じ符号のものは同じものとして説明する。
【００６７】
スイッチ部２０ｂは、ｋ−１番目のデータ入力５００及びｋ番目データ入力５０２の２入力排他的論理和回路と、排他的論理和回路の出力に接続され、当該出力を反転させる否定回路５２０と、排他的論理和回路５１０の出力をゲート入力としてＣビット・ライン１４−１と１４−２とを接続するＮＭＯＳＦＥＴ５４０及びＴビット・ライン１５−１と１５−２とを接続するＮＭＯＳＦＥＴ５５０と、否定回路５２０の出力をゲート入力としてＣビット・ライン１４−１とＴビットライン１５−２とを接続するＮＭＯＳＦＥＴ５３０及びＴビット・ライン１５−１とＣビット・ライン１４−２とを接続するＮＭＯＳＦＥＴ５６０によって構成される。
【００６８】
データ入力５００とデータ入力５０２とが一致している場合、排他的論理和回路の出力はＬであるため否定回路５２０の出力がＨとなる。よってこの場合には、Ｃビット・ライン１４−１とＴビット・ライン１５−２とが接続され、Ｃビット・ライン１４−２とＴビット・ライン１５−１とが接続される。
【００６９】
その結果、図１におけるＣビット・ライン１４−１と１４−２は電流の向きが同じになる。
【００７０】
このように、スイッチ回路制御回路５０５によって、書き込むデータ次第でビット・ラインの接続状態を制御することができる。
【００７１】
記憶セル２２と記憶セル２４とに書き込むデータの組み合わせは４通りしかないので、他の３通りの場合も同様に考えると、記憶セル２２と記憶セル２４に異なるデータを書き込む場合にはＴビット・ライン同士及びＣビット・ライン同士をつなぎ、同じデータを書き込む場合にはＴビット・ラインとＣビット・ラインをつなげばよいことがわかる。
【００７２】
このことは、奇数番号を持つビット・ライン対とそれより１大きい番号を持つビット・ライン対との間のスイッチの場合であるが、偶数番号を持つビット・ライン対とそれより１大きい番号を持つビット・ライン対との間のスイッチの場合も同様の制御でよい。
【００７３】
なお、スイッチは集積回路においては実際にはＭＯＳトランジスタ等で構成されている。また、他のビット・ライン・ペア接続部についても、スイッチ回路部２０ｂに限らず、スイッチ部２０ａ、スイッチ部２０ｃを実現する回路例は図５に示したもので実現可能である。
【００７４】
図６は、図２におけるスイッチ部３６ｂ、３６ｃ及び３６ｄの具体回路図の例である。図２においては、スイッチの両側のビット・ライン対に属する選択された記憶セルに書き込むデータの組み合わせで決まり、２ビットのデータをデコードする形になる。
【００７５】
図６に示されたスイッチ部の具体回路は、否定回路６０４、６０６及び、論理積回路６０８乃至６１４とを含むスイッチ回路用制御回路６０３と、ＭＯＳＦＥＴ６３０乃至６６０を含むスイッチ回路６２５とで構成されている。
【００７６】
以下、図６のスイッチは、図３及び図４におけるスイッチ部３６ｃであるものとし、図４に示したビット・ラインと同じ符号のものは同じものとして説明する。
【００７７】
スイッチ部３６ｃは、ｋ−１番目のデータ入力６００及びｋ番目データ入力６０２を入力として、これらの入力をそれぞれ反転させる否定回路６０４、６０６と、データ入力６００、６０２又は、否定回路６０４、６０６によって反転された入力信号のいずれか二つの信号を入力とする論理積回路６０８乃至６１４と、論理積回路６０８の出力をゲート入力としてＣビット・ライン１４−１とＴビット・ライン１５−２とを接続するＮＭＯＳＦＥＴ６３０と、論理積回路６１０の出力をゲート入力としてＣビット・ライン１４−１とＣビット・ライン１４−２とを接続するＮＭＯＳＦＥＴ６４０と、論理積回路６１２の出力をゲート入力としてＴビット・ライン１５−１とＴビット・ライン１５−２とを接続するＮＭＯＳＦＥＴ６５０と、論理積回路６１４の出力をゲート入力としてＴビット・ライン１５−１とＣビット・ライン１４−２とを接続するＮＭＯＳＦＥＴ６６０とで構成される。
【００７８】
なお、このスイッチ部は、データのデコーダとして機能しており、否定回路６０４及び６０６の出力は他のデータに関するデコーダと接続されている（図示せず）。
【００７９】
かかるスイッチ部３６ｃの動作を説明する。データ入力６００及び６０２がいずれもＬの場合には、論理積回路６１４の出力がＨとなってＮＭＯＳＦＥＴ６６０がオンとなり、いずれもＨの場合には論理積回路６０８の出力がＨとなってＮＭＯＳＦＥＴ６３０がオンとなる。
【００８０】
一方、データ入力６００がＨでデータ入力６０２がＬの場合には、論理積回路６１０がＨとなってＮＭＯＳＦＥＴ６４０がオンとなり、逆の場合には、論理積回路６１２の出力がＨとなってＮＭＯＳＦＥＴ６５０がオンとなる。このようにして各データの組合せにより、ビット・ライン対の接続が決まっていくことになる。
【００８１】
なお、スイッチは集積回路においては実際にはＭＯＳトランジスタ等で構成されている。
【００８２】
また、スイッチ部３６ｃに限らずスイッチ部３６ｂ、３６ｄの各回路を実現する回路例は図６に示したものでよい。
【００８３】
以上のとおり、ビット・ライン対を直列に接続している実施の形態においては、電流駆動で書込を行うｎビット構成の記憶装置の場合、書込電流がｎ分の１まで減らすことができる。
【００８４】
なお、本発明を実施の形態に基づいて具体的に説明してきたが、本発明は、これらの具体例に何ら限定されるものではない。例えば、直列接続ひとつとっても接続の方法にはいろいろな変化があり得る。また、何ビット分のビット・ライン対を直列接続するかについても様々な選択・変形があり得る。
【００８５】
例えば、直列接続するビット・ライン対の数は、記憶装置全体として書き込みに許容される最大電流値や、ビット・ライン対とスイッチの抵抗値や、要求される書き込み速さや、記憶セルアレイの構成等によって決めることができる。また、１ワード６４ビット構成の記憶装置の場合に１６ビット分のビット・ラインを直接接続し、ライトのためのビット・ライン駆動回路を４個設ける等の変形も可能である。
【００８６】
なお、上記の図では、ＭＴＪを記憶素子とするツイン・セルを例として説明しているが、本発明の記憶回路ブロック及び記憶方法においては、そのようなツイン・セルや複数の記憶素子を有する記憶セルに限定されない。要するに、一つの記憶セルに２本以上のライト用ビット・ラインがあり、それぞれの電流を制御できればどのような電流駆動型セルにも適用が可能である。
従って、特に特許請求の範囲の解釈においては、すべての請求項に記載した発明がツイン・セルに限定して解釈されるべきものではないのはもちろんである。
【図面の簡単な説明】
【図１】  本発明に係る記憶ブロック１０の構成図である。
【図２】  ビット・ライン・ペア接続部１８を表した図である。
【図３】  本発明に係る記憶ブロックの他の実施例である記憶ブロック３０の構成図である。
【図４】  ビット・ライン・ペア接続部４０を表した図である。
【図５】  スイッチ回路の具体回路図である。
【図６】  スイッチ回路の具体回路図である。
【図７】  従来のメモリ・セルの側面図である。
【図８】  従来のツイン・セルの回路構成図である。
【図９】  従来のツイン・セルの記憶ブロックの構成図である。
【符号の説明】
１０  記憶ブロック
１２  書込電流駆動回路
１４、１５  ビット・ライン
１６  ワード・ライン
１８  ビット・ライン対（ペア）接続部
２０ａ、２０ｂ、２０ｃ  スイッチ部
２２、２４  記憶セル
２６、２８  ワード・ライン
３０  記憶ブロック
３６ａ、３６ｂ、３６ｃ、３６ｄ、３６ｅ  スイッチ部
４０  ビット・ライン対（ペア）接続部
５００、５０２  データ入力
５０５  スイッチ回路用制御回路
５２５  スイッチ回路
５３０〜５６０  ＭＯＳＦＥＴスイッチ
６００、６０２  データ入力
６０３  スイッチ回路用制御回路
６２５  スイッチ回路
６３０〜６６０  ＭＯＳＦＥＴスイッチ
７００  メモリ・セル
７１３  第２の配線構造体
７１６  書込ワード・ライン
７１７  第１の配線構造体
７１８、７１８’  スイッチング素子（ＭＯＳＦＥＴ）
７２０  読出ワード・ライン
７２２  自由強磁性層
７２４  トンネルバリアー
７２６  固定磁性層
７２８、７２８’  記憶素子（ＭＴＪ素子）
７３０  絶縁領域
７４４、７４４’  ビット・ライン
８００  ツイン・セル
９１０  書込電流駆動回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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