(57)【特許請求の範囲】
【請求項１】
ソース電極及びドレイン電極のそれぞれと単電子島との間にトンネル接合が設けられ、ゲート電極が前記単電子島に容量結合した単電子トランジスタと、
第１〜第３の端子を有し、前記第１の端子と第２の端子との間に流れる電流を前記第３の端子に与えられる信号により制御する３端子素子と、
前記単電子トランジスタのソース電極とドレイン電極との間に流れる電流の最大値より小さく最小値より大きい電流を流す負荷素子とを備え、
前記単電子トランジスタのドレイン電極は前記３端子素子の第１の端子に接続され、前記単電子トランジスタのゲート電極は入力端子に接続され、前記３端子素子の第２の端子及び前記負荷素子の一端は出力端子に接続され、前記負荷素子の他端は電源端子に接続され、前記単電子トランジスタのソース電極は接地端子に接続され、
前記３端子素子の第１の端子の電圧が電気素量を前記単電子トランジスタの全容量で割った値以下となるように前記３端子素子の第３の端子の電圧が設定されていることを特徴とする電子回路。
【請求項２】
請求項１記載の電子回路において、
前記３端子素子は、電界効果トランジスタであり、
前記３端子素子の第１の端子はソース電極であり、前記第２の端子はドレイン電極であり、前記第３の端子はゲート電極であり、このゲート電極は、前記電界効果トランジスタをオン状態にする電圧だけ前記ソース電極の電圧より高い電圧を印加するバイアス電圧端子に接続されていることを特徴とする電子回路。
【請求項３】
請求項２記載の電子回路において、
前記電界効果トランジスタは、デプレッション型であり、
前記バイアス電圧端子は、前記接地端子であることを特徴とする電子回路。
【請求項４】
請求項１〜３いずれか１項記載の電子回路において、
前記負荷素子は、定電流源であることを特徴とする電子回路。
【請求項５】
請求項１〜３いずれか１項記載の電子回路において、
前記負荷素子は、ゲート電極・ソース電極間を短絡して前記一端とし、ドレイン電極を前記他端としたデプレッション型電界効果トランジスタであることを特徴とする電子回路。
【請求項６】
請求項１〜５いずれか１項記載の電子回路において、
前記入力端子と前記出力端子とを短絡して記憶ノードとすることを特徴とする電子回路。
【請求項７】
請求項６記載の電子回路において、
ビットラインと前記記憶ノードとの接続・接続断をワードラインに与えられる電圧により切り替えるスイッチを更に有することを特徴とする電子回路。
【請求項８】
請求項７記載の電子回路において、
前記スイッチは、一方のソース・ドレイン電極が前記ビットラインに接続され他方のソース・ドレイン電極が前記記憶ノードに接続されゲート電極が前記ワードラインに接続された電界効果トランジスタであることを特徴とする電子回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、単電子トランジスタを用いて構成された電子回路に関する。
【０００２】
【従来の技術】
単電子トランジスタは、２つのトンネル接合に挟まれた単電子島と呼ばれる微小な導電性の島の電位をゲートキャパシタを介して制御することにより、クーロンブロッケイド状態（島の帯電エネルギーが大きいため、電子のトンネリングが禁止された状態）の発現・非発現を制御して、ソース・ドレイン間の電流を制御するトランジスタである。
【０００３】
図１１は、一般的な単電子トランジスタの等価回路図である。単電子トランジスタ１は、ソース電極Ｓ及びドレイン電極Ｄのそれぞれと単電子島５との間にトンネル接合３，２が設けられ、ゲート電極Ｇが単電子島５に容量結合した構造をしている。
図１２は、単電子トランジスタ１のソース・ドレイン間を流れる電流Ｉd のゲート・ソース間電圧Ｖgs依存性を示す特性図である。ソース電極Ｓとドレイン電極Ｄとの間に微小な電圧Ｖdsを印加した状態でゲート・ソース間電圧Ｖgsを掃引すると、ドレイン電流Ｉd の値は図１２に示すように周期的に増減する。以下に、その原理を説明する。
【０００４】
単電子島５はトンネル接合２，３に挟まれているために、電子１個が単電子島５に入ることによるエネルギー増加分に相当するエネルギー準位ができる（以下、エネルギー準位はすべて電子に対するものとする）。ゲート・ソース間電圧Ｖgsを変化させると、ゲート電極Ｇと単電子島５との容量的な結合により、このエネルギー準位が一定のギャップを保ったまま上下する。
ソース・ドレイン間電圧Ｖdsがこのギャップよりも小さい場合、ギャップ内にソースとドレインの両方の伝導可能な準位が入ると、ソース・ドレイン間に電流Ｉd が流れないクーロンブロッケード状態となる。一方、ソースとドレインの準位の間に単電子島５の準位のいずれかが入ると、単電子島５の準位を介してソース・ドレイン間に電流Ｉd が流れる状態になる。
【０００５】
よって、あるゲート・ソース間電圧Ｖgsではブロッケードの効果で単電子島５内の電子個数がｎ個（ｎは整数）で安定となり、電流Ｉd は流れないが、ゲート・ソース間電圧Ｖgsが増加するとブロッケードが破れ、もう１個電子が増えることが可能となる。後者の領域にゲート・ソース間電圧Ｖgsが入ると、単電子島５の電子数がｎとｎ＋１の両方の値をとれるので、電子が１個島５内に入り、次に出て行く（島５内の電子数はｎとｎ＋１との間を往復する）ことで電流Ｉd が流れるようになる。したがって、ゲート・ソース間電圧Ｖgsを変化せると、ソース・ドレイン間の電流Ｉd が振動することになる。
この単電子トランジスタ１は、低電圧・微小電流で動作するので消費電力が極めて小さいこと、また素子面積が極めて小さいことなどの理由により、論理回路・記憶回路応用の観点からも注目を集めている。
【０００６】
単電子トランジスタ１の従来の論理回路応用の例は、IBMJ.Res.Develop.Vol.32,p.144.1988(K.K.Likharev)などに見られる。図１３は、単電子トランジスタ１を用いた抵抗負荷型のインバータの構成を示す回路図である。単電子トランジスタ１のドレイン電極Ｄは負荷抵抗１１９を介して電源端子１０６に接続され、ソース電極Ｓは接地端子１０７に接続されている。また、ゲート電極Ｇに入力端子１０８が接続され、ソース電極Ｓと負荷抵抗１１９との接続点に出力端子１０９が接続されている。この回路構成は、従来用いられていた電界効果トランジスタやバイポーラトランジスタを単に単電子トランジスタ１に置き換えたものであり、以下の条件の下で、従来のインバータと同じ機能を実現できる。
【０００７】
すなわち、単電子トランジスタ１のソース・ドレイン間電圧Ｖdsが、ｅ／Ｃtotal よりも小さい場合に、クーロンブロッケイド状態が発現し、ソース・ドレイン間が非導通状態となる。ここに、ｅは電気素量であり、Ｃtotal は単電子トランジスタ１の全容量（ゲートキャパシタ４の容量Ｃg 、ソース電極Ｓ及びドレイン電極Ｄのトンネル接合３，２の容量Ｃs ，Ｃd の総和）である。したがって、クーロンブロッケイド状態が発現するように、電源電圧Ｖddをｅ／Ｃtotal より小さくする必要がある。
また、単電子トランジスタ１のドレイン電流Ｉd は図１２に示したようにゲート・ソース間電圧Ｖgsに対して周期的に増減するので、一般的な２値のインバータとして使用するためには、ドレイン電流Ｉd が単調に増加する範囲にゲート・ソース間電圧Ｖgsすなわち入力電圧Ｖinを設定する必要がある。
【０００８】
単電子トランジスタ１の従来の記憶回路応用の例は、特開平７−８６６１４号公報などに見られる。図１４は、単電子トランジスタ１を用いた記憶回路の要部構成を示す回路図である。この記憶回路は、図１３に示したインバータ２つをたすきがけ接続することによって構成されており、２値の情報をスタティックに保持することができる。
【０００９】
【発明が解決しようとする課題】
単電子トランジスタ１においては、ドレイン電極Ｄのトンネル接合２の容量Ｃd を介した結合により、ドレイン電圧が単電子島５の電位に影響を与え負帰還がかかるため、電圧利得（の絶対値）はＣg ／Ｃd に制限される。ここに、電圧利得とは、ドレイン電圧（出力電圧）の振幅をゲート電圧（入力電圧）の振幅で割った値である。
一般に論理回路では、信号が次段以降に伝搬できるように、電圧利得を１より大きく取る必要がある。信号伝搬時の電圧の減衰や設計のマージンなどを考慮すると、電圧利得は大きければ大きいほど良い。このためには、図１３に示したような単電子トランジスタ論理回路ではＣg を大きくするか、Ｃd を小さくするかしか選択の余地はない。Ｃd はトンネル接合２の容量であり、小さくするのは難しい。したがって、Ｃg を大きくすることになる。
【００１０】
一方、単電子トランジスタ１の動作可能な温度Ｔは、ｋをボルツマン定数とすると、
ｅ2/２/Ｃtotal ＞ ｋＴ
を満足しなければならない。したがって、単電子トランジスタ１が高温で動作するためには、単電子トランジスタ１の全容量Ｃtotal を小さく設定する必要がある。しかし、Ｃtotal はＣg を含んでいるので、電圧利得を大きくするためにＣg を大きくするとＣtotal が大きくなることになり、動作温度Ｔが低温領域に制限されてしまうという問題があった。
【００１１】
また、図１４に示した単電子トランジスタを用いた記憶回路は、２値の情報しかスタティックに保持できなかった。単電子トランジスタ１を用いて３値以上の多値のスタティック記憶回路を構成する場合には、バイポーラトランジスタやＭＯＳ型トランジスタを用いる場合と同様に、多数の素子が必要であるという問題があった。
【００１２】
本発明はこのような課題を解決するためになされたものであり、その目的は、単電子トランジスタを用いた論理回路の動作温度Ｔを低温領域に制限することなく、電圧利得を大きくすることにある。
また、他の目的は、簡単な構成で多値記憶回路を実現することにある。
【００１３】
【課題を解決するための手段】
このような目的を達成するために、本発明の電子回路は、ソース電極及びドレイン電極のそれぞれと単電子島との間にトンネル接合が設けられ，ゲート電極が単電子島に容量結合した単電子トランジスタと、第１〜第３の端子を有し，第１の端子と第２の端子との間に流れる電流を第３の端子に与えられる信号により制御する３端子素子と、単電子トランジスタのソース電極とドレイン電極との間に流れる電流の最大値より小さく最小値より大きい電流を流す負荷素子とを備え、単電子トランジスタのドレイン電極は３端子素子の第１の端子に接続され、単電子トランジスタのゲート電極は入力端子に接続され、３端子素子の第２の端子及び負荷素子の一端は出力端子に接続され、負荷素子の他端は電源端子に接続され、単電子トランジスタのソース電極は接地端子に接続され、３端子素子の第１の端子の電圧が電気素量を単電子トランジスタの全容量で割った値以下となるように３端子素子の第３の端子の電圧が設定されていることを特徴とする。
【００１４】
単電子トランジスタにおいて、クーロンブロッケイド状態が発現してオフ状態となると、３端子素子の第１の端子と第２の端子との間に十分な電流が流れず、出力端子の電圧は電源端子の電圧とほぼ等しくなる。一方、クーロンブロッケイド状態が発現せずオン状態となると、３端子素子の第１の端子と第２の端子との間に十分な電流が流れ、出力端子の電圧は３端子素子の第１の端子の電圧とほぼ等しくなる。したがって、電源端子の電圧と３端子素子の第１の端子の電圧との差が出力振幅になる。
この出力振幅を大きくするために電源端子の電圧を大きくしても、単電子トランジスタのドレイン電圧は、電気素量を単電子トランジスタの全容量で割った値以下に固定される。このため、出力振幅と入力振幅との比によって決まる電圧利得は、単電子島の電位に対する負帰還作用によってＣg ／Ｃd に制限されることはない。ここに、Ｃg はゲートキャパシタの容量であり、Ｃd はドレイン電極のトンネル接合の容量である。
【００１５】
ここで、３端子素子は、電界効果トランジスタであり、３端子素子の第１の端子はソース電極であり、第２の端子はドレイン電極であり、第３の端子はゲート電極であり、このゲート電極は、電界効果トランジスタをオン状態にする電圧だけソース電極の電圧より高い電圧を印加するバイアス電圧端子に接続されている構成としてもよい。
特に、電界効果トランジスタは、デプレッション型であり、電界効果トランジスタのゲート電極に接続されるバイアス電圧端子は、接地端子であるという構成としてもよい。この場合、別個にバイアス電圧端子を設ける必要がない。
【００１６】
また、負荷素子は、定電流源であってもよい。定電流源は、内部抵抗が高く、ゼロ近傍から電源端子の電圧までの広い電圧範囲を出力できるので、出力振幅及び電圧利得を大きくすることができる。
また、負荷素子は、ゲート電極・ソース電極間を短絡して一端とし、ドレイン電極を他端としたデプレッション型電界効果トランジスタであってもよい。このデプレッション型電界効果トランジスタは擬似的な定電流源として動作するので、定電流源を用いた場合と同様に、電圧利得等を大きくすることができる。
【００１７】
また、入力端子と出力端子とを短絡して記憶ノードとしてもよい。電源端子から負荷素子、３端子素子、単電子トランジスタを経由して接地端子に流れる回路電流Ｉは記憶ノード電圧Ｖに対して周期的に増減する。負荷素子の負荷曲線と、周期的に増減するＩ−Ｖ特性との交点が安定点になり、多値記憶回路として機能する。
また、ビットラインと記憶ノードとの接続・接続断をワードラインに与えられる電圧により切り替えるスイッチを更に有するようにしてもよい。上記の多値記憶回路としての機能とスイッチとから多値メモリセルが構成される。
また、スイッチは、一方のソース・ドレイン電極がビットラインに接続され，他方のソース・ドレイン電極が記憶ノードに接続され，ゲート電極がワードラインに接続された電界効果トランジスタであってもよい。
【００１８】
【発明の実施の形態】
次に、図面を参照して、本発明の電子回路の実施の形態について詳細に説明する。
【００１９】
（第１の実施の形態）
図１は、本発明の第１の実施の形態である単電子トランジスタ論理回路の構成を示す回路図である。この単電子トランジスタ論理回路は、図１１に示したのと同じ構成の単電子トランジスタ１と、３端子素子としての電界効果トランジスタ２１と、負荷素子１０とから構成されている。単電子トランジスタ１のドレイン電極Ｄは電界効果トランジスタ２１のソース電極（第１の端子）に接続され、電界効果トランジスタ２１のドレイン電極（第２の端子）は負荷素子１０の一端に接続されている。電界効果トランジスタ２１のゲート電極（第３の端子）に、一定の電圧Ｖggを印加するバイアス電圧端子２２が接続され、負荷素子１０の他端に、電圧Ｖddを印加する電源端子が接続され、単電子トランジスタ１のソース電極Ｓに、接地端子が接続されている。また、単電子トランジスタ１のゲートＧに入力端子８が接続され、電界効果トランジスタ２１のドレイン電極と負荷素子１０の接続点に出力端子９が接続されている。
【００２０】
電界効果トランジスタ２１をオン状態にする閾値電圧をＶthとすると、電界効果トランジスタ２１のソース電圧はＶgg−Ｖthとなる。電界効果トランジスタ２１のゲート電圧Ｖggは一定であり、また電界効果トランジスタ２１のソース電圧はドレイン電圧（出力端子電圧Ｖout ）の影響をほとんど受けないので、ソース電圧はＶgg−Ｖthにほぼ固定される。単電子トランジスタ１のドレイン電圧は電界効果トランジスタ２１のソース電圧Ｖgg−Ｖthに等しく、単電子トランジスタ１のソース電圧はゼロであるから、単電子トランジスタ１のソース・ドレイン間電圧ＶdsもＶgg−Ｖthにほぼ固定される。したがって、Ｖgg−Ｖthがｅ／Ｃtotal 以下となるように設定することにより、単電子トランジスタ１においてクーロンブロッケイド状態を維持することができる。
【００２１】
図２は、負荷素子１０として定電流源を用いた場合の単電子トランジスタ論理回路の構成を示す回路図である。また、図３は、図２に示す論理回路の特性図である。この図において、（ａ）は単電子トランジスタ１のＩd −Ｖgs特性を示す図であり、（ｂ）は図２に示す論理回路の入出力特性（Ｖout −Ｖin特性）を示す図である。
単電子トランジスタ１のドレイン電流Ｉd は、図３（ａ）に示すように周期的に増減する。図２に示す定電流源１１の電流Ｉ0 は、その単電子トランジスタ１のドレイン電流Ｉd の最大値より小さく、最小値より大きい値に設定される。図３（ａ）では、電流Ｉ0 はドレイン電流Ｉd の最大値と最小値の中間の値に設定されている。
【００２２】
図３（ａ）において、単電子トランジスタ１のゲート・ソース間電圧Ｖgs（＝入力端子電圧Ｖin）がＶ1 より小さい場合、単電子トランジスタ１のドレイン電流Ｉd は定電流源１１の電流Ｉ0 よりも小さいため、図３（ｂ）に示すように電界効果トランジスタ２１のドレイン電圧（＝出力端子電圧Ｖout ）は電源端子電圧Ｖddとほぼ等しくなる。このとき、単電子トランジスタ１のソース・ドレイン間電圧Ｖdsは出力端子電圧Ｖout ＝Ｖddの影響をほとんど受けず、ほぼＶgg−Ｖth（＜ｅ／Ｃtotal ）のままであるので、ドレイン電流Ｉd の少ない状態（クーロンブロッケイド状態）は維持される。
【００２３】
また、図３（ａ）において、Ｖgs（＝Ｖin）がＶ1 より大きくなると、Ｉd はＩ0 よりも大きくなりうるため、図３（ｂ）に示すように電界効果トランジスタ２１のドレイン電圧（＝Ｖout ）はソース電圧Ｖgg−Ｖthとほぼ等しくなる。したがって、Ｖ1 の前後で出力端子電圧Ｖout はハイレベルからローレベルに切り替わる。
また、図３（ａ）において、Ｖgs（＝Ｖin）がＶ2 より大きくなると、図３（ｂ）に示すように、再び電界効果トランジスタ２１のドレイン電圧（＝Ｖout ）は電源端子電圧Ｖddとほぼ等しくなる。したがって、Ｖ2 の前後で出力端子電圧Ｖout はローレベルからハイレベルに切り替わる。
【００２４】
以後これを繰り返し、Ｖ3 ，・・・，Ｖ11の前後で出力端子電圧Ｖout はハイレベルからローレベルに切り替わり、Ｖ4 ，・・・，Ｖ12の前後で出力端子電圧Ｖout はローレベルからハイレベルに切り替わる。
したがって、図２に示した論理回路は、入力端子電圧ＶinとしてゼロからＶ2 までの間を利用すれば、２値のインバータとして機能する。また、Ｒ値の多値入力に対しては、所定の入力レベルに対してゼロレベル又は（Ｒ−１）レベルを出力する一種のリテラルゲートとして機能する。
【００２５】
この論理回路では、上述したように、出力端子電圧Ｖout が電源端子電圧Ｖddに等しいハイレベルの状態でも、単電子トランジスタ１のソース・ドレイン間電圧ＶdsはほぼＶgg−Ｖthのままであり、ドレイン電流Ｉd の少ない状態（クーロンブロッケイド状態）は維持される。よって、電源端子電圧Ｖddを大きくして、ハイレベルの電圧Ｖddとローレベルの電圧Ｖgg−Ｖthとの差である出力振幅を大きくすることができる。
【００２６】
このように出力振幅を大きくするために電源端子電圧Ｖddを大きくしても、単電子トランジスタ１のドレイン電圧はＶgg−Ｖthにほぼ固定される。このため、出力振幅と入力振幅との比によって決まる電圧利得は、単電子島５の電位に対する負帰還作用によってＣg ／Ｃd に制限されることはない。よって、ゲートキャパシタ４の容量Ｃg を小さく抑えても電圧利得を大きくすることができるので、論理回路の動作温度Ｔを低温領域に制限することなく電圧利得を大きくすることができる。
【００２７】
図２に示した論理回路は、負荷素子１０として定電流源１１を用いている。定電流源１１は、内部抵抗が高く、ゼロ近傍から電源端子電圧Ｖddまでの広い電圧範囲を出力できるので、出力振幅及び電圧利得を大きくすることができる。しかし、単調増加する電流・電圧特性を有していれば、例えば抵抗負荷などの他種の負荷素子１０を用いても同様の機能を実現できる。
【００２８】
また、図１，図２に示した論理回路では、単電子トランジスタ１のドレイン電圧を固定するために電界効果トランジスタ２１を用いたが、相互コンダクタンスの逆数が単電子トランジスタ１のトンネル接合２，３の抵抗に比べて充分に小さく、負荷素子１０に接続された第２の端子の出力抵抗が単電子トランジスタ１のトンネル接合２，３の抵抗に比べて充分に大きく、入力端子となる第３の端子のリーク電流及びオフ状態における上記第２の端子のリーク電流がオン状態における単電子トランジスタ１のドレイン電流に比べて充分に小さいならば、他種の３端子素子を用いてもよい。ここに、３端子素子とは、第１の端子と第２の端子との間に流れる電流を第３の端子に与えられる信号により制御する素子のことであり、例えばバイポーラトランジスタなども利用可能である。
【００２９】
また、図１，図２に示した論理回路では、単電子トランジスタ１のソース電極Ｓを接地端子７に接続しているが、これは単電子トランジスタ１のソース電圧を論理回路の電圧レベルの基準としていることを意味している。したがって、この意味において、接地端子７はゼロ電位である必要はない。
【００３０】
（第２の実施の形態）
図４は、本発明の第２の実施の形態である単電子トランジスタ論理回路の構成を示す回路図である。この図では、図１，図２と同一部分を同一符号で示している。
この単電子トランジスタ論理回路では、単電子トランジスタ１のドレイン電圧を固定するためにデプレッション型すなわち閾値電圧Ｖthがマイナスである電界効果トランジスタ２３を用い、かつ電界効果トランジスタ２３のゲート電極を接地端子７に接続してゼロ電位としている。
【００３１】
この場合、電界効果トランジスタ２３のソース電圧は閾値電圧Ｖthの絶対値にほぼ固定される。単電子トランジスタ１のドレイン電圧は電界効果トランジスタ２３のソース電圧（閾値電圧Ｖthの絶対値）に等しく、単電子トランジスタ１のソース電圧はゼロであるから、単電子トランジスタ１のソース・ドレイン間電圧Ｖdsも閾値電圧Ｖthの絶対値にほぼ固定される。単電子トランジスタ１がクーロンブロッケイド状態を維持できるようように、閾値電圧Ｖthの絶対値はｅ／Ｃtotal 以下の値に設定されている。
このようにデプレッション型電界効果トランジスタ２３を用いれば、電界効果トランジスタ２３のゲート電極を接地するだけでよく、別個にバイアス電圧Ｖggを供給する必要がないので、論理回路の構成を簡略化することができる。
【００３２】
また、図４に示した論理回路では、負荷素子１０としてデプレッション型電界効果トランジスタ１２を用いている。この電界効果トランジスタ１２は、ゲート電極・ソース電極間を短絡して電界効果トランジスタ２３のドレイン電極及び出力端子９に接続され、ドレイン電極が電源端子６に接続されている。これにより、電界効果トランジスタ１２は内部抵抗の高い擬似的な定電流源として動作するので、出力振幅及び電圧利得を大きくすることができる。
このようにデプレッション型電界効果トランジスタ１２，２３を用いることにより、素子の種類が２種類、素子の数が３個で論理回路を構成できる。このため、論理回路の製造工程を簡略化することができ、また論理回路の占有面積を小さくすることができる。
【００３３】
（第３の実施の形態）
図５は、本発明の第３の実施の形態である多値記憶回路の構成を示す回路図である。この図では、図１，図２と同一部分を同一符号で示している。この多値記憶回路では、図１，図２に示した単電子トランジスタ論理回路の入力端子８と出力端子９とを短絡して記憶ノード３１としている。単電子トランジスタ１のドレイン電圧が電界効果トランジスタ２１の作用によりほぼ一定に保たれているため、多値記憶回路のＩ−Ｖ特性はドレイン電圧が固定された状態の単電子トランジスタ１のＩd −Ｖgs特性とほぼ等しくなり、回路電流Ｉは記憶ノード電圧Ｖに対して周期的に増減する。このＩ−Ｖ特性に対して負荷曲線が交わるような負荷素子１０を接続すると、周期的に増減するＩ−Ｖ特性に対応して多数の安定点が生じる。
【００３４】
図６は、図５に示した多値記憶回路の回路電流・記憶ノード電圧間のＩ−Ｖ特性を示す図である。破線の負荷曲線は、負荷素子１０として用いられる電流Ｉ0 の定電流源１１の特性を表している。この破線の負荷曲線が実線のＩ−Ｖ特性と交わる点Ｐ1 ，Ｐ2 ，・・・，Ｐ6 が安定点となる。なお、Ｉ−Ｖ特性の傾きがマイナスの部分で交わる点は不安定なため実現しない。
図１，図２に示した論理回路では出力端子９の電圧振幅である出力振幅を大きくできるので、図５に示した多値記憶回路では記憶ノード３１に入力される多値信号の各レベルの電圧を安定点Ｐ1 〜Ｐ6 の電圧に対応させ、それらの安定点の電圧をスタティックに保持させることができる。
このように、ドレイン電流Ｉd がゲート・ソース間電圧Ｖgsに対して周期的に増減するという単電子トランジスタ１特有の性質を利用することにより、簡単な構成で多値記憶回路を実現することができる。
【００３５】
（第４の実施の形態）
図７は、本発明の第４の実施の形態である多値記憶回路の構成を示す回路図である。この図では、図４と同一部分を同一符号で示している。この多値記憶回路では、図４に示した単電子トランジスタ論理回路の入力端子８と出力端子９とを短絡して記憶ノード３１としている。図４に示した論理回路と同様に、バイアス電圧Ｖggの供給が不要で、少ない種類や数の素子で構成できる。
図８は、図７に示した多値記憶回路の回路電流・記憶ノード電圧間のＩ−Ｖ特性を示す図である。破線の負荷曲線は、負荷素子１０として用いられるゲート電極・ソース電極間を短絡したデプレッション型電界効果トランジスタ１２の特性を表している。この負荷曲線が理想的な定電流特性から外れるため、安定点Ｐ1 ，Ｐ2 ，・・・，Ｐ5 の生じる電圧が等間隔でなくなる等の現象には注意を払う必要がある。
【００３６】
（第５の実施の形態）
図９は、本発明の第５の実施の形態である多値メモリセルの構成を示す回路図である。この図では、図７と同一部分を同一符号で示している。図９に示す多値メモリセル４０は、図７に示した多値記憶回路と、アクセス制御用電界効果トランジスタ４１とから構成されている。電界効果トランジスタ４１の一方のソース・ドレイン電極が、多値信号が与えられるビットライン４２に接続され、電界効果トランジスタ４１の他方のソース・ドレイン電極が、図７に示した多値記憶回路の記憶ノード３１に接続され、電界効果トランジスタ４１のゲート電極が、選択電圧が与えられるワードライン４３に接続されている。この電界効果トランジスタ４１は、ビットライン４２と記憶ノード３１との接続・接続断をワードライン４３に与えられる電圧により切り替えるスイッチとして機能する。
【００３７】
図１０に示すように、多数のビットライン４２及びワードライン４３を互いに交差するように配線し、その交差する領域毎に多値メモリセル４０を配置することにより、多数の多値メモリセル４０の中から所望のセルを選択して読み出し・書き込みができるようになり、大規模な多値記憶回路を実現できる。
同様に、図５に示した多値記憶回路を用いて、多値メモリセルを構成してもよい。
【００３８】
【発明の効果】
以上説明したように、本発明では、単電子トランジスタのドレイン電極にカスコード接続された３端子素子の作用により、出力端子電圧にかかわりなく、単電子トランジスタのドレイン電圧がクーロンブロッケイド状態を維持できる程度の低い値に保たれる。加えて、出力端子から単電子島の電位に対する負帰還作用も抑えられる。この結果、出力振幅及び電圧利得が大きい単電子トランジスタ論理回路を実現できる。単電子トランジスタのゲート容量を小さく抑えても高い電圧利得が得られるので、動作温度の高温化に対する制限が緩和される。
【００３９】
また、上記の単電子トランジスタ論理回路において、３端子素子としてデプレッション型電界効果トランジスタを用いる。これにより、バイアス電圧の供給が不要となる。さらに、負荷素子にもデプレッション型電界効果トランジスタを用いる。これにより、素子の種類や数が少ない回路構成となり、論理回路の製造工程を簡略化することができ、また論理回路の占有面積を小さくすることができる。
【００４０】
また、上記の単電子トランジスタ論理回路において、入力端子と出力端子を短絡して記憶ノードとすることにより、簡単な構成で多値記憶回路を実現できる。また、上記の多値記憶回路の記憶ノードをスイッチを介してビットラインとワードラインに接続することにより、多数のセルから選択して読み出し・書き込みが可能な大規模な多値記憶回路を実現できる。
【図面の簡単な説明】
【図１】  本発明の第１の実施の形態である単電子トランジスタ論理回路の構成を示す回路図である。
【図２】  負荷素子として定電流源を用いた場合の単電子トランジスタ論理回路の構成を示す回路図である。
【図３】  図２に示す論理回路の特性図である。
【図４】  本発明の第２の実施の形態である単電子トランジスタ論理回路の構成を示す回路図である。
【図５】  本発明の第３の実施の形態である多値記憶回路の構成を示す回路図である。
【図６】  図５に示した多値記憶回路の回路電流・記憶ノード電圧間のＩ−Ｖ特性を示す図である。
【図７】  本発明の第４の実施の形態である多値記憶回路の構成を示す回路図である。
【図８】  図７に示した多値記憶回路の回路電流・記憶ノード電圧間のＩ−Ｖ特性を示す図である。
【図９】  本発明の第５の実施の形態である多値メモリセルの構成を示す回路図である。
【図１０】  複数の多値メモリセルにより構成された多値メモリセルアレーの構成を示すブロック図である。
【図１１】  一般的な単電子トランジスタの等価回路図である。
【図１２】  単電子トランジスタのソース・ドレイン間を流れる電流のゲート・ソース間電圧依存性を示す特性図である。
【図１３】  単電子トランジスタを用いた抵抗負荷型のインバータの構成を示す回路図である。
【図１４】  単電子トランジスタを用いた記憶回路の要部構成を示す回路図である。
【符号の説明】
１…単電子トランジスタ、２…ドレイントンネル接合、３…ソーストンネル接合、４…ゲートキャパシタ、５…単電子島、６…電源端子、７…接地端子、８…入力端子、９…出力端子、１０…負荷素子、１１…定電流源、１２…電界効果トランジスタ（デプレッション型）、２１…電界効果トランジスタ、２２…バイアス電圧端子、２３…電界効果トランジスタ（デプレッション型）、３１…記憶ノード、４０…多値メモリセル、４１…電界効果トランジスタ、４２…ビットライン、４３…ワードライン。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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