(57)【特許請求の範囲】
【請求項１】
半導体基板上にゲート絶縁膜形成用膜を形成する工程と、
前記ゲート絶縁膜形成用膜上に浮遊ゲート電極形成用膜を形成する工程と、
前記浮遊ゲート電極形成用膜の、後工程で形成する制御ゲート電極膜厚の２倍以内の幅の領域を選択的に除去して、所定のパターンにパターニングされた前記浮遊ゲート電極形成用膜を形成する工程と、
前記所定のパターンにパターニングされた浮遊ゲート電極形成用膜上を含む前記半導体基板上にゲート電極層間絶縁膜形成用膜を形成する工程と、
前記電極層間絶縁膜形成用膜上に制御ゲート電極形成用膜を形成する工程と、
前記所定のパターンにパターニングされた浮遊ゲート電極形成用膜上にある前記制御ゲート電極の部分を選択的に除去するとともに、前記領域内にある前記制御ゲート電極形成用膜の部分が残存するように除去する工程と、
前記ゲート電極層間絶縁膜形成用膜の露出部分を除去する工程と、
前記浮遊ゲート電極形成用膜の露出部分および前記領域に残した制御ゲート電極形成用膜を除去する工程とをこの順に行ない、
前記半導体基板上の所定領域に、下方より順にゲート絶縁膜、浮遊ゲート電極、電極層間絶縁膜および制御ゲート電極からなる半導体記憶装置を形成することを特徴とする半導体記憶装置の製造方法。
【請求項２】
前記浮遊ゲート電極形成用膜の膜厚を前記制御ゲート電極形成用膜の膜厚の半分以上とし、前記制御ゲート電極形成用膜の膜厚の２倍以内の幅で前記浮遊ゲート電極形成用膜を選択的に除去した領域にある、前記制御ゲート電極形成用膜の部分を、前記領域に残存させることを特徴とする請求項１に記載の半導体記憶装置の製造方法。
【請求項３】
記憶機能に与する浮遊ゲート電極の間隔が制御ゲート電極の膜厚の２倍以上である領域に、記憶機能に直接的に寄与しない浮遊ゲート電極を形成することにより、前記浮遊ゲート電極の間隔を前記制御ゲート電極の膜厚の２倍以内とすることを特徴とする請求項１または２に記載の半導体記憶装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置、特に浮遊ゲート電極および制御ゲート電極の二層ゲート電極を有する浮遊ゲート電極型不揮発性半導体記憶装置と、その製造方法に関するものである。
【０００２】
【従来の技術】
近年、安価で大容量の不揮発性半導体記憶装置が利用されるようになっている。この不揮発性半導体記憶装置を広く提供するために、その微細化が容易な構造と、それを可能にする製造方法が求められている。
【０００３】
以下、従来の半導体記憶装置を製造する方法の一例について、図１９〜図２６の工程断面図を用いて説明する。
【０００４】
図１９〜図２６において、１は半導体基板、２は素子分離用絶縁膜、３はゲート絶縁膜、４は浮遊ゲート電極、５は浮遊ゲート電極加工マスク、６はゲート電極層間絶縁膜、７は制御ゲート電極、８は制御ゲート電極加工マスクである。
【０００５】
まず、半導体基板１上に比較的厚い素子分離用絶縁膜２を選択的に形成する（図１９）。次に、半導体基板１の、素子分離用絶縁膜２で覆われていない領域の表面にゲート絶縁膜３を成長させてから、さらに、素子分離用絶縁膜２上およびゲート絶縁膜３上に浮遊ゲート電極４を形成する（図２０）。次に、この浮遊ゲート電極４上に所定のパターンの浮遊ゲート電極加工マスク５を形成してから、浮遊ゲート電極４を所定のパターンに加工する（図２１）。次に、浮遊ゲート電極加工マスク５を除去してから、浮遊ゲート電極４上、素子分離用絶縁膜２やゲート絶縁膜３の露出部分上にゲート電極層間絶縁膜６を形成し、さらにその上に制御ゲート電極７を形成する（図２２）。次に、制御ゲート電極７上に所定のパターンの制御ゲート電極加工マスク８を形成する（図２３）。以下、この制御ゲート電極加工マスク８を使用して制御ゲート電極７を加工し（図２４）、所定のパターンに加工された制御ゲート電極７下にある、ゲート電極層間絶縁膜６とゲート絶縁膜３と素子分離用絶縁膜２の一部分を残して他の部分を選択的に除去し（図２５）、さらに浮遊ゲート電極４と半導体基板１の一部分を除去してから、制御ゲート電極加工マスク８を除去する（図２６）。
【０００６】
従来の半導体記憶装置の製造方法の他の例について、図２７〜図３７の工程断面図を用いて説明する。なお、この方法は図１の平面図で示すパターンの半導体記憶装置の製造方法である。図２７〜図３７のそれぞれにおいて、左側の図（Ｘ１）は図１におけるＸ１−Ｘ１線に沿った部分に対応し、右側の図（Ｙ）は同じくＹ−Ｙ線に沿った部分に対応する。
【０００７】
図２７〜図３７において、９は素子分離注入領域、１０はソース・ドレイン注入領域、１１はオフセット領域、１２は基板掘れ防止絶縁膜であり、符号１〜８で示す要素は図１９〜図２６の工程断面図における同符号の構成要素と対応する。
【０００８】
まず、半導体基板１の一方の主面側にイオン注入法で素子分離注入領域９を形成する（図２７）。次に、この素子分離注入領域９上にゲート絶縁膜３を形成させてから、その上に浮遊ゲート電極４を成長させる（図２８）。次に、浮遊ゲート電極４上に所定のパターンの浮遊ゲート電極加工マスク５を形成し、この浮遊ゲート電極加工マスク５を使用して浮遊ゲート電極４を所定のパターンに加工する（図２９）。次に、素子分離注入領域９内に斜めイオン注入法によって、ソース・ドレイン注入領域１０とオフセット領域１１を形成する（図３０）。次に、浮遊ゲート電極加工マスク５を除去し、浮遊ゲート電極４上およびゲート絶縁膜３上に基板掘れ防止絶縁膜１２を成長させる（図３１）。次に、基板掘れ防止絶縁膜１２を全面にわたって、浮遊ゲート電極４の上面が露出し、かつ半導体基板１の上に基板掘れ防止絶縁膜１２が残る厚さにまで除去する（図３２）。次に、浮遊ゲート電極４上および基板掘れ防止絶縁膜１２上にゲート電極層間絶縁膜６を成長させ、さらにその上に制御ゲート電極７を形成する（図３３）。次に、制御ゲート電極７上に所定のパターンの制御ゲート電極加工マスク８を形成する（図３４）。以下、この制御ゲート電極加工マスク８を使用して、制御ゲート電極７を所定のパターンに加工してから（図３５）、ゲート電極層間絶縁膜６および基板掘れ防止絶縁膜１２の制御ゲート電極７下にある部分を残して他の部分を除去する（図３６）。そして、さらに浮遊ゲート電極４を選択的に除去したのち、制御ゲート電極加工マスク８を除去する（図３７）。
【０００９】
次に、従来の半導体記憶装置の一例について、図３８を用いて説明する。なお、この装置は図１の平面図で示すパターンの半導体記憶装置である。図３８において、左側の図（Ｘ２）は図１のＸ２−Ｘ２線に沿った断面図であり、右側の図（Ｙ）は同じくＹ−Ｙ線に沿った断面図である。ここで、図において、図１９〜図２６、および図２７〜図３７に示した構成要素と対応する要素には同じ符号を付した。
【００１０】
この装置では、ソース・ドレイン注入領域１０とオフセット領域１１とを斜めイオン注入法で形成することにより、非対称なソース・ドレイン構造を実現している。ここで、浮遊ゲート電極４ａのソースはソース・ドレイン注入領域１０ａであり、ドレインはソース・ドレイン注入領域１０ｂである。また、浮遊ゲート電極４ｂのソースはソース・ドレイン注入領域１０ｂであり、ドレインはソース・ドレイン注入領域１０ｃである。
【００１１】
この装置は、同じ拡散層が対応する浮遊ゲート電極４によってはソースとなり、あるいはドレインとなる仮想接地方式で動作する。
【００１２】
書き込み状態は、制御ゲート電極７に−１０Ｖ、ドレインに３Ｖの電圧をそれぞれ印加し、ソースを浮遊状態に、また半導体基板１を接地状態にして、浮遊ゲート電極４から電子を引き抜くことにより、しきい値電圧を約１Ｖにすることで得られる。
【００１３】
消去状態は、制御ゲート電極７に１２Ｖ、ドレインとソース、および半導体基板１を接地状態にし、浮遊ゲート電極４に電子を注入することにより、しきい値電圧を約４Ｖにすることで得られる。
【００１４】
読み出し時は、制御ゲート電極７に３Ｖ、ドレインに１Ｖ、ソースと半導体基板１を接地状態にする。このとき書き込み状態であるならば、しきい値電圧が約１Ｖであるので、ドレインからソースに電流が流れる。消去状態であるならば、しきい値電圧が約４Ｖであるので、ドレインからソースに電流は流れない。この電流差を検知することにより、書き込み状態と消去状態とを判定する。
【００１５】
不揮発性半導体記憶装置の性能に関して、容量結合比ＣＲがその指標となる。容量結合比ＣＲは、浮遊ゲート電極４と制御ゲート電極７の間の容量をＣp、浮遊ゲート電極４と半導体基板１の間の容量をＣoxとしたときに、下記関係式（１）で表される。
【００１６】
ＣＲ＝Ｃp／（Ｃp＋Ｃox）     ・・・・・・・・  （１）
一般に容量結合比ＣＲの値が大きいほど性能がよいのであるが、実際の製品例では、ＣＲ＝０.６０が標準的な値である。
【００１７】
図３８において、浮遊ゲート電極４の幅を０.３μｍ、浮遊ゲート電極４の高さを０.３μｍ、浮遊ゲート電極４の側面でゲート電極層間絶縁膜６に覆われている部分の高さを０.１５μｍ、ゲート絶縁膜３の厚さを７ｎｍ、ゲート電極層間絶縁膜６の厚さを１４ｎｍとすると、
ＣＲ＝０.５０
を得る。これは、標準的な値ＣＲ＝０.６０に比較して小さい。
【００１８】
【発明が解決しようとする課題】
しかしながら、従来の製造方法では、半導体基板上の、ゲート絶縁膜上で浮遊ゲート電極を除去した領域の部分が掘れてしまうため、リーク電流の発生などの信頼性上、あるいは半導体記憶装置製造上の課題を有していた。また、この半導体基板が掘れてしまうことを防止するためには、浮遊ゲート電極を除去する領域を素子分離絶縁膜などの比較的厚い絶縁膜上に形成するか、あるいは浮遊ゲート電極を除去した領域に比較的厚い絶縁膜を埋め込まなければならず、半導体記憶装置の微細化、および製造方法の簡便さを実現するためにはなお問題があった。
【００１９】
本発明は、上記従来の問題点を解決するもので、浮遊ゲート電極を除去する領域を比較的厚い絶縁膜上に形成しなくても、あるいは浮遊ゲート電極を除去した領域に比較的厚い絶縁膜を埋め込まなくても、半導体基板が掘れてしまうことを防止できる半導体記憶装置の製造方法を提供することを目的とする。
【００２０】
また、従来の半導体記憶装置では、浮遊ゲートの側壁部の一部分がゲート電極層間絶縁膜に覆われているのみであるために、十分に大きなゲート電極間容量を得ることができず、動作上必要な容量結合比が得られないという問題があった。
【００２１】
本発明は、上記従来の問題点を解決するもので、小面積な浮遊ゲートで十分なゲート電極間容量および容量結合比を有する半導体記憶装置を提供することを目的とする。
【００２２】
【課題を解決するための手段】
この課題を解決するために、本発明の半導体記憶装置の製造方法は、制御ゲート電極を加工する際に、浮遊ゲート電極を除去した領域にある制御ゲート電極を一部残す工程を有している。これにより、簡便な方法で半導体基板の掘れを防止することのできる半導体記憶装置の製造方法が得られる。
【００２３】
また、本発明の半導体記憶装置は、浮遊ゲート電極の側面が、浮遊ゲート電極と浮遊ゲート電極下面に形成したゲート絶縁膜の境界に至るまで、ゲート電極層間絶縁膜で覆われた構造を有している。これにより、小面積な浮遊ゲートで十分なゲート電極間容量および容量結合比を有する半導体記憶装置が得られる。
【００２４】
【発明の実施の形態】
請求項１の発明は、制御ゲート電極を加工する際に、制御ゲート電極膜厚の２倍以内の幅で浮遊ゲート電極を除去した領域にある制御ゲート電極の一部分を、前記領域の全面に残す工程を有する半導体記憶装置の製造法であり、この残された制御ゲート電極があるために、ゲート電極層間絶縁膜を除去する際に、前記領域にある制御ゲート電極下のゲート電極層間絶縁膜およびゲート絶縁膜が除去されず、そのために、浮遊ゲート電極を除去する際に半導体基板が掘れてしまうということを防止することができる。
【００２５】
請求項２の発明は、浮遊ゲート電極の膜厚を制御ゲート電極の膜厚の半分以上とする半導体記憶装置の製造法であり、これにより、制御ゲート電極膜厚の２倍以内の幅で浮遊ゲート電極を除去した領域にある制御ゲート電極の一部分を、前記領域の全面に安定的に残すことが可能となる。
【００２６】
請求項３の発明は、半導体記憶装置として動作する浮遊ゲート電極の間隔が制御ゲート電極の膜厚の２倍を越える広い領域に、半導体記憶装置として動作しない浮遊ゲート電極を形成することにより、浮遊ゲート電極の間隔を制御ゲート電極の膜厚の２倍以内とする半導体記憶装置の製造法であり、これにより、浮遊ゲート電極を除去した領域にある制御ゲート電極の一部を、制御ゲート電極膜厚の２倍以内の幅で浮遊ゲート電極を除去した領域全面に安定的に残すことが可能となる。
【００２７】
請求項４の発明は、浮遊ゲート電極の側面が、浮遊ゲート電極と浮遊ゲート電極下に形成したゲート絶縁膜の境界に至るまでゲート電極層間絶縁膜で覆われた構造を有している半導体記憶装置であり、小面積な浮遊ゲートで十分なゲート電極間容量および容量結合比を得ることができる。
【００２８】
以下、請求項１の発明の実施形態について、図面を参照しながら説明する。
図１は本実施形態が適用される半導体記憶装置の平面図であり、図２〜図１０は、本実施形態の製造方法を説明するための工程断面図である。図２〜図１０において、左側の図（Ｘ１）は図１におけるＸ１−Ｘ１線に沿った部分の断面図であり、右側の図（Ｙ）は同じくＹ−Ｙ線に沿った部分の断面図である。
【００２９】
図１および図２〜図１０において、１は半導体基板、２は素子分離用絶縁膜、３はゲート絶縁膜、４は浮遊ゲート電極、５は浮遊ゲート電極加工マスク、６はゲート電極層間絶縁膜、７は制御ゲート電極、８は制御ゲート電極加工マスク、９は素子分離注入領域、１０はソース・ドレイン注入領域、１１はオフセット領域である。
【００３０】
まず、半導体基板１の一方の主面側にイオン注入法で素子分離注入領域９を形成する（図２）。次に、この素子分離注入領域９上にゲート絶縁膜３と浮遊ゲート電極４を順次積層して形成する（図３）。次に、公知の写真技術によって所定のパターンの浮遊ゲート電極加工マスク５を形成し、この浮遊ゲート電極加工マスク５を使用して浮遊ゲート電極４を所定のパターンに加工する（図４）。次に、斜めイオン注入法で素子分離注入領域９内にソース・ドレイン注入領域１０、およびオフセット領域１１を形成する（図５）。次に、浮遊ゲート電極加工マスク５を除去してから、全面にゲート電極層間絶縁膜６を形成し、さらにその上に制御ゲート電極７を形成する（図６）。次に、公知の写真技術により所定のパターンの制御ゲート電極加工マスク８を形成する（図７）。次に、制御ゲート電極加工マスク８を利用して、制御ゲート電極７を所定のパターンに加工するのであるが、このとき制御ゲート電極７の、浮遊ゲート電極４の上にある部分を完全に除去し、かつ、制御ゲート電極７の膜厚の２倍以内の幅で浮遊ゲート電極４を除去した領域にある、制御ゲート電極７の一部分を、前記領域の全面に残す（図８）。次に、ゲート電極層間絶縁膜６を除去し（図９）、さらに浮遊ゲート電極４および制御ゲート電極７を除去してから、制御ゲート電極加工マスク８を除去する（図１０）。
【００３１】
次に、制御ゲート電極膜厚の２倍以内の幅で浮遊ゲート電極４を除去した場合に、上述のような加工が可能となる理由を示す。
【００３２】
図１１および図１２は請求項２の発明の一実施例を説明するための断面図である。図１１および図１２において、図２に示した構成要素と対応する要素には同じ符号を付した。
【００３３】
図１１は上述の制御ゲート電極７の形成工程の詳細を説明するための図であり、（ａ）は制御ゲート電極膜厚の２倍の幅で浮遊ゲート電極４を除去した場合を示す図、（ｂ）は制御ゲート電極膜厚の３倍の幅で浮遊ゲート電極４を除去した場合を示す図である。
【００３４】
図１１（ａ）に示すように、制御ゲート電極膜厚の２倍以内の幅で浮遊ゲート電極４を除去した場合には、浮遊ゲート電極４を除去した領域に制御ゲート電極７を埋め込むことができ、浮遊ゲート電極４を除去した領域にある制御ゲート電極７の膜厚を浮遊ゲート電極４上のそれよりも厚くできるため、図２〜図１０を用いて説明した製造方法が可能となる。
【００３５】
図１２は、比較のために制御ゲート電極７膜厚の３倍の幅で浮遊ゲート電極４を除去するときに、上述の手順を適用した工程断面図である。なお、ここでは、図１および図２〜図１０で説明した方法の工程のうち、制御ゲート電極成長後の工程に対応する工程を示している。
【００３６】
まず、制御ゲート電極７をゲート電極層間絶縁膜６上に形成する（図１２（ａ））。次に、制御ゲート電極７の、浮遊ゲート電極４上にある部分を、完全に除去する。このとき、浮遊ゲート電極４を除去した領域にある制御ゲート電極７の一部分の膜厚が、浮遊ゲート電極４上にある制御ゲート電極７と同じであるため、浮遊ゲート電極４を除去した領域の一部分に、ゲート電極層間絶縁膜６の露出領域が生じる（図１２（ｂ））。次に、ゲート電極層間絶縁膜６の露出部分およびその直下にあるゲート絶縁膜３の部分を選択的に除去してから（図１２（ｃ））、浮遊ゲート電極４と浮遊ゲート電極４を除去した領域に残した制御ゲート電極７を除去するが、同時に半導体基板１の一部分が除去されてしまう。次に、制御ゲート電極加工マスクを除去する（図１２（ｄ））。
【００３７】
このように制御ゲート電極膜厚の２倍より大きい幅で浮遊ゲート電極４を除去した場合には、従来例と同様に、半導体基板１の一部が除去されるために、リーク電流が発生するなどの信頼性上、あるいは半導体記憶装置製造上の課題を生じる。
【００３８】
これに対して、本実施形態によれば、制御ゲート電極７を加工する際に、制御ゲート電極膜厚の２倍以内の幅で浮遊ゲート電極４を除去した領域にある制御ゲート電極７を全面に残すことにより、ゲート絶縁膜３上で浮遊ゲート電極４を除去した領域の半導体基板が掘れることを防止することができる。
【００３９】
次に、浮遊ゲート電極４の膜厚を制御ゲート電極７の半分以上にした場合に、図２〜図１０を用いて説明した製造方法が再現性よく実施できる理由を示す。
【００４０】
まず、浮遊ゲート電極４の成長膜厚をＴfg、制御ゲート電極７の成長膜厚をＴcg1とする。すると、制御ゲート電極７の膜厚の２倍以内の幅で浮遊ゲート電極４を除去した領域にある制御ゲート電極７の膜厚Ｔcg2は、完全に埋め込まれたと仮定すると、
Ｔcg2＝Ｔfg＋Ｔcg1
となる。
【００４１】
ここで、制御ゲート電極７の成長膜厚Ｔcg1のばらつきを±１０％、制御ゲート電極７を除去するエッチングレートのばらつきを±１０％、浮遊ゲート電極４上にある制御ゲート電極７を完全に除去するために必要なオーバーエッチ量を２０％、浮遊ゲート電極４を除去した領域全面に残す制御ゲート電極７の膜厚を制御ゲート電極７の成長膜厚Ｔcg1の１０％とした場合に、Ｔcg2とＴcg1の膜厚の差、すなわち浮遊ゲート電極４の成長膜厚Ｔfgは、制御ゲート電極７の成長膜厚Ｔcg１を基準として、
１０＋１０＋２０＋１０＝５０［％］
として求められる。ここで、浮遊ゲート電極４上にある制御ゲート電極７を完全に除去するために必要なオーバーエッチ量は、下地の最大傾きを３０度として、実効的に増加する膜厚分を
１／cos３０゜＝１.１６≒１.２
として見積もり、２０％とした。
【００４２】
以上のように、本実施形態によれば、浮遊ゲート電極の膜厚を制御ゲート電極の膜厚の半分以上とすることにより、請求項１の発明の方法を実施した場合において、ゲート絶縁膜上で浮遊ゲート電極を除去した領域の半導体基板が掘れることを安定的に防止できる半導体記憶装置の製造方法である。
【００４３】
以下、請求項３の発明の実施形態について、図１３の断面図を参照しながら説明する。
【００４４】
図１３において、２は素子分離用絶縁膜、その他の符号は図２〜図１０における対応した要素を示す。
【００４５】
図１３（ａ）は比較のために示した図であり、この図に示すように、浮遊ゲート電極４の間隔が広いために、制御ゲート電極７に段差が生じており、素子分離用絶縁膜２の周辺領域で制御ゲート電極７の膜厚が浮遊ゲート電極４上にある制御ゲート電極７と同じ膜厚になっている。このため、制御ゲート電極７上の部分を除去する際に、図１２を用いて説明した比較例と同じ理由で基板掘れが生じてしまう。
【００４６】
図１３（ｂ）では、浮遊ゲート電極４の間隔が広い領域に、半導体記憶装置として機能しない浮遊ゲート電極４ａ，４ｄを配置している。これにより、浮遊ゲート電極４ａ〜４ｄの間隔が制御ゲート電極７の膜厚の２倍を超えて広い領域が生じないため、基板掘れを防止できる。
【００４７】
以上のように、本実施形態によれば、半導体記憶装置として動作する浮遊ゲート電極４の間隔が制御ゲート電極７の膜厚の２倍を超えて広い領域に、半導体記憶装置として動作しない浮遊ゲート電極４ａ，４ｄを形成することにより、請求項１の発明の製造方法を実施した場合において、ゲート絶縁膜３上で浮遊ゲート電極４を除去した領域の半導体基板が掘れることを防止できる半導体記憶装置の製造方法である。
【００４８】
以下、請求項４の発明の実施形態について、図面を参照しながら説明する。
図１は本実施形態の半導体記憶装置の平面図であり、図１４はその断面図である。
【００４９】
図１４において、（Ｘ２）は図１のＸ２−Ｘ２線に沿った部分の断面図であり、（Ｙ）は図１のＹ−Ｙ線に沿った部分の断面図である。図１４において、図２〜図１０における構成要素と対応する要素には同じ符号を付した。
【００５０】
この実施形態では、斜めイオン注入でソース・ドレイン注入領域１０を形成することにより、非対称なソース・ドレイン構造を実現している。
【００５１】
すなわち、浮遊ゲート電極４ａのソースはソース・ドレイン注入領域１０ａであり、そのドレインはソース・ドレイン注入領域１０ｂである。また、浮遊ゲート電極４ｂのソースはソース・ドレイン注入領域１０ｂであり、そのドレインはソース・ドレイン注入領域１０ｃである。この装置では、同じ拡散層がセルによってソースとなり、あるいはドレインとなる仮想接地方式で動作する。
【００５２】
書き込み状態は、制御ゲート電極７に−１０Ｖ、ドレインに３Ｖ、ソースを浮遊状態、半導体基板１を接地状態にし、浮遊ゲート電極４から電子を引き抜くことにより、しきい値電圧を約１Ｖにすることで得られる。
【００５３】
消去状態は、制御ゲート電極７に１２Ｖ、ドレインとソース、および半導体基板１を接地状態にし、浮遊ゲート電極４へ電子を注入することにより、しきい値電圧を約４Ｖにすることで得られる。
【００５４】
読み出し時は、制御ゲート電極７に３Ｖ、ドレインに１Ｖ、ソースと半導体基板１を接地状態にする。このとき、書き込み状態であるならば、しきい値電圧が約１Ｖであるので、ドレインからソースに電流が流れ、消去状態であるならば、しきい値電圧が約４Ｖであるので、ドレインからソースに電流が流れない。この電流差を検知することにより、書き込み状態であるかまたは消去状態であるかを判定する。なお、前述の電圧値は一例であって、これに限られるものではない。
【００５５】
不揮発性半導体記憶装置の性能指標となる容量結合比ＣＲについてみると、図１４において、浮遊ゲート電極４の幅を０.３μｍ、浮遊ゲート電極４の高さを０.３μｍ、ゲート絶縁膜３の厚さを７ｎｍ、ゲート電極層間絶縁膜６の厚さを１４ｎｍとすると、
ＣＲ＝０.６０
を得る。これは、標準的な値ＣＲ＝０.６０と同じである。
【００５６】
次に、請求項４の発明の他の実施形態について、図面を参照しながら説明する。
【００５７】
図１５は本実施形態の半導体記憶装置の平面図であり、図１６はその断面図である。図１６において、（Ｘ）は図１５のＸ−Ｘ線に沿った部分の断面図であり、（Ｙ）は同じくＹ−Ｙ線に沿った部分の断面図である。なお、図１５および図１６において、２は素子分離用絶縁膜、その他の符号は図２〜図１０と対応する。
【００５８】
この実施形態では、浮遊ゲート電極４ａ，４ｄは半導体記憶装置の機能に直接的に寄与するものではなく、加工上必要なために設けられたものであって、浮遊ゲート電極間にある制御ゲート電極７の膜厚を十分に厚くするためのものである。浮遊ゲート電極４ｂ，４ｃは半導体記憶装置の機能に寄与するものである。浮遊ゲート電極４ｂ，４ｃに挟まれたソース・ドレイン注入領域１０ｂはソースとして機能し、浮遊ゲート電極４ａ，４ｂに挟まれたソース・ドレイン注入領域１０ａ、および浮遊ゲート電極４ｃ，４ｄに挟まれたソース・ドレイン注入領域１０ｃはドレインとして機能する。また、書き込み、消去、読み出しの動作は図１４に示した実施例と同じである。また、容量結合比ＣＲも、同じ値を得ることができる。
【００５９】
なお、図１６の実施形態では、浮遊ゲート電極４ａ，４ｄが素子分離用絶縁膜２を完全に覆う形状を有しているが、図１７に示すように、浮遊ゲート電極４ａ，４ｄの端が素子分離用絶縁膜２の上にあってもよい。
【００６０】
さらに、上述した実施形態では、制御ゲート電極加工マスク８で制御ゲート電極７と浮遊ゲート電極４を加工する積層ゲート電極構造としたが、図１および図１５にＹ−Ｙ線に沿った部分の断面が、図１８に示すように、制御ゲート電極７が浮遊ゲート電極４の側壁を完全に覆う構造であってもよい。
【００６１】
以上のように、本実施形態によれば、浮遊ゲート電極の側面が、浮遊ゲート電極と浮遊ゲート電極下面に形成したゲート絶縁膜の境界に至るまでゲート電極層間絶縁膜で覆われた構造を有することにより、小面積な浮遊ゲートで十分なゲート電極間容量および容量結合比が得られるため、面積が小さく、かつ高性能な機能を有する、優れた半導体記憶装置を実現することができる。
【００６２】
【発明の効果】
本発明の半導体記憶装置の製造方法は、制御ゲート電極を加工する際に、浮遊ゲート電極を除去した領域にある制御ゲート電極を一部残す工程を有しているので、半導体基板の掘れを容易に防止することができる。
【００６３】
また、本発明の半導体記憶装置は、浮遊ゲート電極の側面が、浮遊ゲート電極と浮遊ゲート電極下面に形成したゲート絶縁膜の境界に至るまで、ゲート電極層間絶縁膜で覆われた構造としたので、小面積な浮遊ゲートで十分なゲート電極間容量および容量結合比を有する。
【図面の簡単な説明】
【図１】請求項１、４の発明の半導体記憶装置の一実施形態の平面図
【図２】請求項１の発明の半導体記憶装置の製造方法に一実施形態を説明するための工程断面図
【図３】請求項１の発明の半導体記憶装置の製造方法に一実施形態を説明するための工程断面図
【図４】請求項１の発明の半導体記憶装置の製造方法に一実施形態を説明するための工程断面図
【図５】請求項１の発明の半導体記憶装置の製造方法に一実施形態を説明するための工程断面図
【図６】請求項１の発明の半導体記憶装置の製造方法に一実施形態を説明するための工程断面図
【図７】請求項１の発明の半導体記憶装置の製造方法に一実施形態を説明するための工程断面図
【図８】請求項１の発明の半導体記憶装置の製造方法に一実施形態を説明するための工程断面図
【図９】請求項１の発明の半導体記憶装置の製造方法に一実施形態を説明するための工程断面図
【図１０】請求項１の発明の半導体記憶装置の製造方法に一実施形態を説明するための工程断面図
【図１１】図２〜図１０に示した請求項１の発明の実施形態における効果を説明するための断面図
【図１２】請求項２の発明の半導体記憶装置の製造方法に対する比較例を説明するための工程断面図
【図１３】請求項３の発明の半導体記憶装置の製造方法の一実施形態の工程断面図
【図１４】請求項４の発明の半導体記憶装置の一実施形態の断面図
【図１５】請求項４の発明の半導体記憶装置の他の実施形態の平面図
【図１６】請求項４の発明の半導体記憶装置の他の実施形態の断面図
【図１７】請求項４の発明の半導体記憶装置のさらに他の実施形態の平面図
【図１８】請求項４の発明の半導体記憶装置のさらに他の実施形態の平面図
【図１９】従来の半導体記憶装置の製造方法の一例を説明するための工程断面図
【図２０】従来の半導体記憶装置の製造方法の一例を説明するための工程断面図
【図２１】従来の半導体記憶装置の製造方法の一例を説明するための工程断面図
【図２２】従来の半導体記憶装置の製造方法の一例を説明するための工程断面図
【図２３】従来の半導体記憶装置の製造方法の一例を説明するための工程断面図
【図２４】従来の半導体記憶装置の製造方法の一例を説明するための工程断面図
【図２５】従来の半導体記憶装置の製造方法の一例を説明するための工程断面図
【図２６】従来の半導体記憶装置の製造方法の一例を説明するための工程断面図
【図２７】従来の半導体記憶装置の製造方法の他の例を説明するための工程断面図
【図２８】従来の半導体記憶装置の製造方法の他の例を説明するための工程断面図
【図２９】従来の半導体記憶装置の製造方法の他の例を説明するための工程断面図
【図３０】従来の半導体記憶装置の製造方法の他の例を説明するための工程断面図
【図３１】従来の半導体記憶装置の製造方法の他の例を説明するための工程断面図
【図３２】従来の半導体記憶装置の製造方法の他の例を説明するための工程断面図
【図３３】従来の半導体記憶装置の製造方法の他の例を説明するための工程断面図
【図３４】従来の半導体記憶装置の製造方法の他の例を説明するための工程断面図
【図３５】従来の半導体記憶装置の製造方法の他の例を説明するための工程断面図
【図３６】従来の半導体記憶装置の製造方法の他の例を説明するための工程断面図
【図３７】従来の半導体記憶装置の製造方法の他の例を説明するための工程断面図
【図３８】従来の半導体記憶装置の一例の断面図
【符号の説明】
１  半導体基板
２  素子分離用絶縁膜
３  ゲート絶縁膜
４  浮遊ゲート電極
５  浮遊ゲート電極加工マスク
６  ゲート電極層間絶縁膜
７  制御ゲート電極
８  制御ゲート電極加工マスク
９  素子分離注入領域
１０  ソース・ドレイン注入領域
１１  オフセット領域
１２  基板掘れ防止絶縁膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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