(57)【特許請求の範囲】
【請求項１】
複数のビット線と、複数のワード線と、該各ビット線および該各ワード線の交差個所に設けられた複数のメモリセルとを具備する不揮発性半導体記憶装置であって、
前記各ビット線に対してそれぞれ設けられた複数のラッチ手段と、
該各ラッチ手段と前記各ビット線との間にそれぞれ設けられた複数の第１のスイッチ手段と、
データバスと、
該データバスと該各ラッチ手段との間にそれぞれ設けられた複数の第２のスイッチ手段と、
該各第１のスイッチ手段に対して第１のスイッチ制御信号を共通に供給し、該各第２のスイッチ手段に対して第２のスイッチ制御信号を共通に供給すると共に、前記各ラッチ手段に対して該ラッチ手段から出力される正電圧である制御電圧および制御信号を供給する制御回路とを具備し、
該制御回路から出力される前記制御電圧, 制御信号, 第１のスイッチ制御信号, および, 第２のスイッチ制御信号によって、前記メモリセルの消去処理, 消去ベリファイ処理, 書き込み処理, および, 書き込みベリファイ処理を行い、且つ、
前記各ラッチ手段は、該各ラッチ手段に共通に供給される前記制御信号によってスイッチング制御され、該制御信号によってラッチデータをセットする第１のトランジスタを具備し、
前記メモリセルの消去ベリファイ処理時、前記第１のトランジスタによりラッチデータを第１の状態に設定し、前記第１のスイッチ手段を全て導通させて、前記各ビット線のレベルを第１の正電圧に設定し、該メモリセルの消去状態に対応した読み出しデータを前記ラッチ手段にラッチし、
前記メモリセルの書き込み処理時、前記第２のスイッチ手段を全て導通させ、該データバスに書き込みデータを入力することにより、前記各ラッチ手段へ該書き込みデータのロードを行い、書き込み対象のメモリセルが接続されたビット線に対応するラッチ手段のラッチデータを第１の状態に設定し、前記第１のスイッチ手段を全て導通させて、該書き込み対象のメモリセルが接続されたビット線のレベルを第２の正電圧に設定することを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記制御回路は、前記各ラッチ手段を、書き込み時には前記各ビット線毎の書き込みドレイン電圧バイアス回路として動作させて前記各メモリセルに対する同時一括書き込み処理を行い、且つ、読み出し時には該各メモリセルのデータを読み出す回路として動作させて前記各メモリセルから同時一括読み出し処理を行うようにしたことを特徴とする請求項１の不揮発性半導体記憶装置。
【請求項３】
前記各ラッチ手段は、前記制御回路から出力される制御電圧に応じて、前記各メモリセルに対する書き込み処理および書き込みベリファイ処理を交互に行い、該書き込みベリファイ処理時に前記書き込み処理後のラッチデータを保持したまま前記第１のスイッチ手段を全て導通させて、前記書き込み対象のメモリセルが接続されたビット線のレベルを前記第１の正電圧に設定し、該メモリセルの書き込み状態に対応した読み出しデータを前記ラッチ手段にラッチし、この読み出しデータを次の書き込み処理における書き込みデータとして使用するようにしたことを特徴とする請求項２の不揮発性半導体記憶装置。
【請求項４】
前記ラッチ手段を使用して交互に行う書き込み処理および書き込みベリファイ処理において、第ｎ回目の書き込み処理でメモリセルに対する書き込みが成功した場合、第〔ｎ＋１〕回目以降の書き込み処理においては、当該メモリセルに対する書き込み処理を停止するようにしたことを特徴とする請求項３の不揮発性半導体記憶装置。
【請求項５】
前記不揮発性半導体記憶装置は、全てのメモリセルに対する書き込みが成功した場合を判別する書き込み処理終了判別手段を備え、該書き込み処理終了判別手段の出力に応じて、前記交互に行う書き込み処理および書き込みベリファイ処理を終了するようにしたことを特徴とする請求項３の不揮発性半導体記憶装置。
【請求項６】
前記各ラッチ手段は、該各第２のスイッチ手段を介して対応する各カラム選択手段に接続されるようになっていることを特徴とする請求項１の不揮発性半導体記憶装置。
【請求項７】
前記不揮発性半導体記憶装置は、さらに、ビット電圧制御線と前記各ビット線との間に設けられ、第３のスイッチ制御信号によって共通に制御される第３のスイッチ手段を具備し、書き込みベリファイ時における前記各ビット線のレベルを高速に前記第１の正電圧にするようにしたことを特徴とする請求項１の不揮発性半導体記憶装置。
【請求項８】
前記制御回路は、前記ラッチ手段に対して制御電圧を制御して供給する電圧制御部を具備していることを特徴とする請求項３の不揮発性半導体記憶装置。
【請求項９】
前記不揮発性半導体記憶装置は、さらに、前記ラッチ手段の全てのラッチデータが第１の状態となり、任意の１ページ分のメモリセルの消去が完了したのを検出する第１の検出手段を具備することを特徴とする請求項８の不揮発性半導体記憶装置。
【請求項１０】
前記不揮発性半導体記憶装置は、さらに、前記ラッチ手段の全てのラッチデータが第２の状態となり、前記ラッチ手段に選択的に保持された第１の状態を示す書き込みデータが対応するメモリセルに十分に書き込まれたのを検出する第２の検出手段を具備することを特徴とする請求項９の不揮発性半導体記憶装置。
【請求項１１】
前記第１の検出手段および前記第２の検出手段は、前記制御回路に設けられ、前記消去処理および書き込み処理の完了を該制御回路で判別するようにしたことを特徴とする請求項１０の不揮発性半導体記憶装置。
【請求項１２】
前記第１の検出手段に供給される第１の検出信号は前記各ラッチ手段における第２のトランジスタのドレインの共通接続個所から取り出され、且つ、前記第２の検出手段に供給される第２の検出信号は前記各ラッチ手段における第３のトランジスタのドレインの共通接続個所から取り出されていることを特徴とする請求項１０の不揮発性半導体記憶装置。
【請求項１３】
前記不揮発性半導体記憶装置は、前記ラッチ手段に流れる電流を検出する電流検出手段を具備し、該電流検出手段の出力により前記書き込み処理の完了を判別するようにしたことを特徴とする請求項３の不揮発性半導体記憶装置。
【請求項１４】
前記不揮発性半導体記憶装置は、消去時には前記ワード線に正の高電圧を印加してトンネル現象により前記メモリセルのフローティングゲートに電子を注入して当該メモリセルを非導通状態とし、且つ、書き込み時には前記ワード線に負の電圧を印加すると共に、前記ビット線に選択的に正の電圧を印加してトンネル現象により前記フローティングゲートから電子を引き抜いて当該メモリセルを導通状態にするフラッシュメモリとして構成されていることを特徴とする請求項１〜１３のいずれか１項の不揮発性半導体記憶装置。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は不揮発性半導体記憶装置に関し、特に、データの書き込みをトンネル注入によって行う方式の不揮発性半導体記憶装置に関する。
近年、不揮発性の半導体記憶装置としてフラッシュメモリが注目されている。このフラッシュメモリに対しては、低コスト化と共に、低消費電力化および書き込み処理の高速化および簡略化が要望されている。そして、これらの条件が満足されれば、フラッシュメモリは、携帯機器のデータメモリや磁気ディスクの置き換え等の用途に極めて有望であると考えられている。
【０００２】
【従来の技術】
従来、データの書き込みをホットエレクトロン注入によって行う方式のフラッシュメモリでは、例えば、１バイトのデータを書き込むのに要する時間は数マイクロ秒程度と比較的短く、高速のデータ書き込み処理を行うことができる。しかしながら、このホットエレクトロン注入によってデータ書き込みを行う方式のフラッシュメモリは、例えば、１バイトのデータを書き込むのに数ミリアンペア程度の電流が必要となるため、複数バイトの容量（大量の容量）のデータを同時に書き込むには、電源回路および消費電力等の面で問題がある。
【０００３】
一方、データの書き込みをトンネル注入によって行う方式のフラッシュメモリでは、１バイトのデータを書き込むのに数ミリ秒の時間を要し、書き込み処理が長時間となる。しかしながら、このトンネル注入によってデータ書き込みを行う方式のフラッシュメモリでは、１バイト当たり数十ナノアンペアの電流でデータを書き込むことができ、大量のデータを同時に書き込むことが可能である。
【０００４】
ところで、一般に、トンネル注入によりデータを書き込むフラッシュメモリでは、ページ書き込みを行うことが考えられており、例えば、１ページ（＝５１２バイト）という単位での同時書き込みを行おうとしている。しかしながら、従来のフラッシュメモリでは、ページ書き込み後の読み出しチェックは１バイト毎に行わなければならない。
【０００５】
上述したフラッシュメモリのメモリセルに対する書き込み処理をトンネル注入により行う方式を記載した文献としては、１９９２年のＩＥＤＭ (International Electron Devices Meeting) の第５９９頁, 論文番号２４−３−１、および、１９９２年のＩＥＤＭの第９９１頁, 論文番号２４−７−１等がある。
図９は従来の不揮発性半導体記憶装置の一例としてのデータの書き込みをトンネル注入によって行う方式の不揮発性半導体記憶装置における消去状態およびプログラム状態（書き込み状態）を説明するための図であり、同図(a) はメモリセルＭＣの消去状態“０”を示し、同図(b) はメモリセルＭＣのプログラム状態“１”を示している。図９(a) および(b) において、参照符号ＣＧはコントロールゲート，ＦＧはフローティングゲート，Ｓはソース領域，そして，Ｄはドレイン領域を示している。また、参照符号ＷＬはワード線，ＢＬはビット線，そして，ＶＳはソース線を示している。
【０００６】
まず、図９(a) に示されるように、メモリセルＭＣを消去する場合には、ワード線ＷＬに正の高電圧ＶWE（例えば、〜＋１５ボルト）を印加し、トンネル現象を利用してフローティングゲートＦＣに電子を注入してメモリセルＭＣを非導通状態（データ“０”の書き込み状態）にする。
一方、図９(b) に示されるように、メモリセルＭＣをプログラムする（データ“１”を書き込む）場合には、ワード線ＷＬに負の電圧ＶWP（例えば、〜−１０ボルト）を印加すると共に、ドレインＤ（ビット線ＢＬ）に対して選択的に正の電圧Ｖcc（例えば、〜＋５ボルト）を印加することにより、消去状態のメモリセルＭＣのフローティングゲートＦＧからドレインＤへトンネル現象を利用して電子を引き抜き、データ“１”を書き込むようになっている。ここで、データ“１”を書き込まないメモリセルＭＣは、ビット線ＢＬ（ドレインＤ）に正の電圧Ｖccが印加されないので、フローティングゲートＦＣの電子はそのまま保持され、データ“０”の状態が維持されることになる。
【０００７】
【発明が解決しようとする課題】
上述したように、フラッシュメモリのデータ書き込みをトンネル注入により行う方式では、例えば、ページ書き込み（例えば、５１２バイトの書き込み）が行われるが、フラッシュメモリでは書き込み後のメモリセルＭＣの閾値電圧Ｖthを揃えるために書き込み処理および読み出しチェック（ベリファイ）を交互に繰り返し、書き込みを少しずつ深くして上記所定の閾値電圧Ｖthとなるまで書き込み処理を行なう必要がある。そこで、フラッシュメモリのプログラム処理を短時間で行うためには、ベリファイ処理に要する時間を短縮することが重要となる。尚、書き込み前の消去処理においても同様である。
【０００８】
すなわち、ベリファイ処理を行うためには、メモリセルＭＣから読み出した実際のデータと期待値データ（書き込みデータまたは消去データ）とを比較し、書き込み（または消去）が不十分（不成功）の場合は追加書き込み（または追加消去）を行い、且つ、書き込み（または消去）が成功した場合に書き込み（または消去）を終了するという機能を実現する回路構成が必要とされる。そして、この書き込み（消去）後のメモリセルＭＣの閾値電圧Ｖthを揃えるための回路（ベリファイ処理回路）は、多くの信号線および回路素子を必要とすることになる。その結果、プログラム処理（書き込み処理）の長時間化と共に、ベリファイ処理回路が複雑化して不揮発性半導体記憶装置が高価格になるという解決すべき課題がある。
【０００９】
本発明は、上述した従来の不揮発性半導体記憶装置が有する課題に鑑み、プログラム処理および回路構成を簡略化してプログラム処理の高速化および価格の低廉化を図ることを目的とする。
【００１０】
【課題を解決するための手段】
本発明によれば、複数のビット線BL1,BL2,BL3,…と、複数のワード線WL1,WL2,WL3,…と、該各ビット線および該各ワード線の交差個所に設けられた複数のメモリセルＭＣとを具備する不揮発性半導体記憶装置であって、前記各ビット線に対してそれぞれ設けられた複数のラッチ手段A1,A2,A3,…と、該各ラッチ手段と前記各ビット線との間にそれぞれ設けられた複数の第１のスイッチ手段TA1,TA2,TA3,…と、データバスBUS と、該データバスと該各ラッチ手段との間にそれぞれ設けられた複数の第２のスイッチ手段TF1,TF2,TF3,…と、該各第１のスイッチ手段に対して第１のスイッチ制御信号ＮＡを共通に供給し、該各第２のスイッチ手段に対して第２のスイッチ制御信号ＮＦを共通に供給すると共に、前記各ラッチ手段に対して該ラッチ手段から出力される正電圧である制御電圧および制御信号を供給する制御回路４とを具備し、該制御回路から出力される前記制御電圧, 制御信号, 第１のスイッチ制御信号, および, 第２のスイッチ制御信号によって、前記メモリセルの消去処理, 消去ベリファイ処理, 書き込み処理, および, 書き込みベリファイ処理を行い、且つ、前記各ラッチ手段は、該各ラッチ手段に共通に供給される前記制御信号ＮＣによってスイッチング制御され、該制御信号ＮＣによってラッチデータをセットする第１のトランジスタT5i,T5jを具備し、前記メモリセルの消去ベリファイ処理時、前記第１のトランジスタT5i,T5jによりラッチデータを第１の状態に設定し、前記第１のスイッチ手段TA1,TA2,TA3,…を全て導通させて、前記各ビット線のレベルを第１の正電圧に設定し、該メモリセルの消去状態に対応した読み出しデータを前記ラッチ手段にラッチし、前記メモリセルの書き込み処理時、前記第２のスイッチ手段TF1,TF2,TF3,…を全て導通させ、該データバスに書き込みデータを入力することにより、前記各ラッチ手段へ該書き込みデータのロードを行い、書き込み対象のメモリセルが接続されたビット線に対応するラッチ手段のラッチデータを第１の状態に設定し、前記第１のスイッチ手段TA1,TA2,TA3,…を全て導通させて、該書き込み対象のメモリセルが接続されたビット線のレベルを第２の正電圧に設定することを特徴とする不揮発性半導体記憶装置が提供される。
【００１１】
【作用】
本発明の不揮発性半導体記憶装置によれば、制御回路４は、各第１のスイッチ手段に対して第１のスイッチ制御信号ＮＡを共通に供給すると共に、各ビット線に対してそれぞれ設けられた複数のラッチ手段A1,A2,A3, …に対して制御電圧ＮＢおよび制御信号NC,ND,NEを供給する。メモリセルの消去処理および書き込み処理は、制御回路から出力される制御電圧, 制御信号, および, 第１のスイッチ制御信号によって行われ、各ラッチ手段は、共通の制御信号ＮＣによってスイッチング制御され、該制御信号ＮＣによってラッチデータをセットする第１のトランジスタT5i,T5jを備える。そして、ラッチデータのセットは、第２のスイッチ手段TF1,TF2,TF3,…を全て導通させ、データバスに第１の状態“１”に対応するデータを入力することにより行うようになっている。
【００１２】
このように、本発明の不揮発性半導体記憶装置によれば、プログラム処理および回路構成を簡略化してプログラム処理の高速化および価格の低廉化を図ることができる。
【００１３】
【実施例】
以下、図面を参照して本発明に係る不揮発性半導体記憶装置の実施例を説明する。
図１は本発明の不揮発性半導体記憶装置（フラッシュメモリ）の一実施例を示すブロック回路図である。同図において、参照符号１はロウデコーダ, ２はカラムデコーダ, ３はソース電源制御部, ４は制御回路, ５は入出力回路, そして, Ａ１〜Ａ３はラッチ回路を示している。また、参照符号 BL1〜BL3 はビット線,WL1〜WL3 はワード線, そしてＭＣはメモリセルを示している。尚、本実施例の不揮発性半導体記憶装置（フラッシュメモリ）は、図９を参照して説明したメモリセルＭＣに対するデータの書き込みをトンネル注入によって行う方式のものである。
【００１４】
ここで、説明を簡略化するために、図１では、ビット線およびワード線がそれぞれ３本として描かれているが、実際のフラッシュメモリでは、複数本設けられているのはいうまでもない。尚、１ページのメモリセルＭＣは、例えば、選択された任意のワード線(WLm) に接続される全てのメモリセルに対応している。
図１に示されるように、本実施例のフラッシュメモリは、複数のビット線BL1,BL2,BL3,複数のワード線WL1,WL2,WL3,および, 各ビット線および各ワード線の交差個所に設けられた複数のメモリセルＭＣを備えている。各ビット線BL1,BL2,BL3 は、それぞれゲートトランジスタ（スイッチ手段)TA1,TA2,TA3を介してラッチ回路A1,A2,A3に接続され、また、ラッチ回路A1,A2,A3には、カラムゲートトランジスタTY1,TY2,TY3 およびゲートトランジスタ（スイッチ手段)TF1,TF2,TF3を介して入出力回路５の出力が供給されている。ここで、カラム・ゲートトランジスタTY1,TY2,TY3 は、カラムデコーダの出力Y1,Y2,Y3によりスイッチング制御され、また、ゲートトランジスタTA1,TA2,TA3 およびTF1,TF2,TF3 は、制御回路４の出力信号NAおよびNFによってスイッチング制御されている。また、各ラッチ回路A1,A2,A3には、制御回路４からの制御電圧NB, 制御信号NCが供給され、また、各ラッチ回路A1,A2,A3から制御回路４に対して検出信号ND,NE が供給されるようになっている。
【００１５】
すなわち、図１に示されるように、各ビット線BL1,BL2,BL3 には、それぞれ対応したラッチ回路A1,A2,A3がゲートトランジスタTA1,TA2,TA3 を介して接続され、各ゲートトランジスタTA1,TA2,TA3 のゲートには、制御回路４からの制御信号NAが共通に供給されている。
制御電圧NBは、書き込み時には書き込みドレイン電圧（〜＋５ボルト）となり、且つ、読み出し時には読み出しドレイン電圧（〜＋１ボルト）となるように制御回路４が制御している。すなわち、まず、消去処理を行う場合、選択ワード線に高い正電圧（〜＋１５ボルト）を印加することにより該選択ワード線に繋がる全てのメモリセルMC（１ページ分のメモリセル）のフローティングゲートに電子をトンネル効果を利用して注入する。さらに、書き込み処理を行う場合、選択ワード線に高い負電圧（〜−１０ボルト）を印加してビット線に中間の正電圧（〜＋５ボルト）を印加することにより選択されたセルのフローティングゲートからドレインに電子をトンネル効果を利用して引き抜く。
【００１６】
本実施例の不揮発性半導体記憶装置では、各ビット線に対してゲートトランジスTA1,TA2,TA3 を介して接続されたラッチ回路A1,A2,A3を設け、各ゲートトランジスTA1,TA2,TA3 のゲートに対して共通の制御信号NAを供給するようになっている。ここで、データ“１”を書き込みたいメモリセルに対応したラッチ回路には、予め所定のデータ（メモリセルにデータ“１”を書き込むためのデータ）がラッチされるようになっており、書き込み処理（プログラム処理）は、選択されたワード線に繋がる全てのメモリセルに対して一括して同時に行うようになっている。
【００１７】
さらに、所定のデータ（データ“１”）を書き込みたいメモリセルに対応したビット線に対してのみゲートトランジスタを介してラッチ回路の電圧がバイアスされ、これにより選択的に書き込み処理が実行される。そして、選択ワード線に適性な正の電圧を印加してラッチデータを保持したまま書き込み後の読み出し処理（ベリファイ処理）を行う。このベリファイ処理も、選択ワード線に繋がる全てのメモリセルに対して一括して同時に行う。
【００１８】
ここで、メモリセルに対する書き込みが十分に行われていれば、ベリファイ時にメモリセルはオン状態となり、該メモリセルに流れる電流によってラッチ回路のラッチデータが自動的に反転する（データ“０”となる）。その後、ラッチデータを保持したまま選択ワード線に高い負電圧を印加して書き込み処理を行う。このようにして、書き込みの不十分なメモリセルに対してのみ書き込みが行われる。そして、書き込みと読み出しを何回も交互に繰り返して行うことにより書き込み後のメモリセルの閾値電圧Ｖthのばらつきを少なくすると共に、高速な同時ベリファイを可能にすることができる。
【００１９】
尚、実際の読み出し処理時においては、選択ワード線に対してベリファイ時（読み出し時）と同様に、電圧ＶWRP （ＶWRE:例えば、〜＋５ボルト）を印加すると共に、制御信号NAを高レベル“Ｈ”として全てのゲートトランジスタTA1,TA2,TA3 をオン状態とし、選択ワード線に接続された１ページ分のメモリセルのデータを各ビット線BL1,BL2,BL3 およびゲートトランジスタTA1,TA2,TA3 を介して対応するラッチ回路A1,A2,A3にラッチする。そして、制御信号NFを高レベル“Ｈ”としてゲートトランジスタTF1,TF2,TF3 をオン状態とし、さらに、カラムデコーダ２により制御される各カラムトランジスタTY1,TY2,TY3 を順次スイッチングして、データバスおよび入出力回路５を介してデータを読み出すようになっている。このように、本実施例の不揮発性半導体記憶装置によれば、従来、読み出し時に必要とされていたセンス回路を不要とすることができる。
【００２０】
上述したように、本実施例の不揮発性半導体記憶装置（フラッシュメモリ）においては、メモリセルのベリファイのパス／フェイルがラッチ回路で行われ、その結果がラッチデータとして保持される。さらに、該ラッチデータは、そのまま次の書き込み時のバイアス値となる。つまり、メモリセルが導通状態になって、ラッチデータを変化させるまで追加書き込みが自動的に行われることになる。詳細は、図面を参照して以下に説明する。
【００２１】
図２は図１の不揮発性半導体記憶装置におけるデータの書き換え動作のアルゴリズムを示すフローチャートであり、また、図３は図１の不揮発性半導体記憶装置におけるプログラムデータロードの動作を説明するためのタイミング図である。
まず、図２に示されるように、プログラム処理（書き込み処理）が開始されると、ステップＳＴ１において、ページ一括消去を行う。すなわち、１ページ分のメモリセルＭＣ（選択されたワード線に接続される全てのメモリセル）に対して、コントロールゲートＣＧ（ワード線ＷＬ）に正の高電圧ＶWE（〜＋１５ボルト）を印加し、トンネル現象を利用してフローティングゲートＦＣに電子を注入し、メモリセルＭＣを非導通状態（データ“０”の書き込み状態）にする。
【００２２】
次に、ステップＳＴ２に進んで、１ページ分のメモリセルＭＣの消去ベリファイを一括して行う。さらに、ステップＳＴ３において、１ページ分のメモリセルＭＣのベリファイ判定を行う。すなわち、各メモリセルＭＣの消去状態が適切なものかどうかが判別され、消去状態が適切（フェイル：消去不成功）ならば、ステップＳＴ１に戻り、消去状態が適切（パス：消去成功）ならば、ステップＳＴ４に進む。詳細は、図５を参照して後述する。
【００２３】
ステップＳＴ４では、１ページ分のメモリセルＭＣに対して一括してデータをロードする。すなわち、図３に示されるように、カラムデコーダ（２）の出力Y1,Y2,Y3が順次高レベル“Ｈ”となってカラムゲートトランジスタTY1,TY2,TY3 が順次選択され、また、各タイミングでゲートトランジスタTF1,TF2,TF3 のゲートに共通に供給される制御信号NFがそれぞれ高レベル“Ｈ”となって、入出力回路（５）からデータバスBUS に対して順次伝えられた書き込みデータが各ラッチ回路A1,A2,A3にそれぞれラッチされ、１ページ分のメモリセルＭＣに対する書き込みデータのロードが行われる。
【００２４】
次に、ステップＳＴ５に進んで、１ページ分のメモリセルＭＣの一括プログラムを行い、さらに、ステップＳＴ６に進んで、１ページ分のメモリセルＭＣのプログラムベリファイを一括して行う。そして、ステップＳＴ７において、１ページ分のメモリセルＭＣのベリファイ判定を行う。すなわち、各メモリセルＭＣのプログラム状態が適切なものかどうかが判別され、プログラム状態が適切でなければ（フェイル：書き込み不成功）、ステップＳＴ４に戻り、プログラム状態が適切ならば（パス：書き込み成功）、プログラム処理を終了する。詳細は、図６を参照して後述する。
【００２５】
図４は図１の不揮発性半導体記憶装置の一例を示す回路図である。同図に示されるように、各ラッチ回路Ai,Aj(図４では、任意の２つのラッチ回路だけを示している）は、例えば、Ｐチャネル型ＭＯＳトランジスタT1i,T1j;T3i,T3j およびＮチャネル型ＭＯＳトランジスタT2i,T2j;T4i,T4j;T5i,T5j;T6i,T6j;T7i,T7j を備えている。ここで、トランジスタT1i,T1j およびT2i,T2j により第１のインバータが構成され、また、トランジスタT3i,T3j およびT4i,T4j により第２のインバータが構成され、これら２つのインバータによりフリップフロップが構成されている。尚、第１のインバータの入力（第２のインバータの出力）部をノードN1i,N1j とし、また、第２のインバータの入力（第１のインバータの出力）部をノードN2i,N2j とする。
【００２６】
また、制御回路４は、各ラッチ回路Ai,Aj に印加する電圧ＮＢを制御する電圧制御部41、各ラッチ回路Ai,Aj からの検出信号ＮＥが供給されて１ページ分のメモリセルＭＣの全ての消去状態（“１”）となったのを検出する消去状態検出回路43、および、各ラッチ回路Ai,Aj からの検出信号ＮＤが供給されて１ページ分のメモリセルＭＣに対するプログラム処理（所定のメモリセルに対する書き込み（書き込み状態（“０”))が完了したのを検出する書き込み状態検出回路42を備えている。ここで、消去状態検出回路43および書き込み状態検出回路42は同様の構成とされており、それぞれ検出信号ND,NE がゲートに供給されたトランジスタTD,TE およびオアゲートGD,GE が設けられている。
【００２７】
電圧制御部41からの電圧ＮＢは、ラッチ回路AiおよびAjにおけるトランジスタT1i,T3i およびT1j,T3j のソースに共通に印加され、また、制御信号ＮＣはノードN2i およびN2j にドレインが接続されたトランジスタT5i およびT5j のゲートに共通に供給されている。さらに、検出信号ＮＤはノードN1i およびN1j にゲートが接続されたトランジスタT6i およびT6j のドレインの共通接続個所から取り出され、また、検出信号ＮＥはノードN2i およびN2j にゲートが接続されたトランジスタT7i およびT7j のドレインの共通接続個所から取り出されるようになっている。
【００２８】
各メモリセルMCi,MCj のドレインが接続された各ビット線BLi,BLj と対応するラッチ回路Ai,Aj のノードN1i,N1i との間には、制御回路４から供給される制御信号（第１のスイッチ制御信号）ＮＡによって制御されるゲートトランジスタ（第１のスイッチ手段)TAi,TAjがそれぞれ設けられている。また、カラムデコーダ２から供給される信号Yi,Yj によって制御されるカラムトランジスタTYi,TYj のドレインと、対応するラッチ回路Ai,Aj のノードN1i,N1i との間には、制御回路４から供給される制御信号（第２のスイッチ制御信号）ＮＦによって制御されるゲートトランジスタ（第２のスイッチ手段)TFi,TFjがそれぞれ設けられている。
【００２９】
図５は本発明の不揮発性半導体記憶装置の一実施例における消去および消去ベリファイの動作を説明するためのタイミング図である。
まず、消去処理は、図２を参照して説明したように、任意のワード線WLn を選択して該ワード線に対して正の高電圧ＶWE（〜＋１５ボルト）を与え、該ワード線WLn に接続された１ページ分のメモリセル(MCi,MCj) のコントロールゲート(CG)に上記正の高電圧ＶWEを印加する。その結果、トンネル現象により、該１ページ分の各メモリセルMCi,MCj のフローティングゲートＦＣに電子が注入される（図５では、この一度の消去処理ではメモリセルMCi,MCj を完全に非導通状態（データ“０”の書き込み状態）にすることはできない場合を示している）。これが第１回目の消去処理（Ｅ１）となる。
【００３０】
次いで、制御信号NCを高レベル“Ｈ”（Ｖcc）として各ラッチ回路Ai,Aj におけるトランジスタT5i,T5j をオン状態とする。これにより、各ラッチ回路Ai,Aj におけるノードN2i,N2j のレベル（ノードN1i,N1j のレベルを反転したもの）は、０ボルト（接地レベル）となる。
さらに、ワード線WLn のレベルを非選択状態の電圧(VWER ) とし、制御信号NCを低レベル“Ｌ”（０ボルト）としてトランジスタT5i,T5j をオフ状態とし、そして、制御信号（第１のスイッチ制御信号)NA を高レベル“Ｈ”としてゲートトランジスタ（第１のスイッチ手段)TAi,TAjを全てオン状態とする。これにより、各ビット線BLi,BLj は対応するラッチ回路Ai,Aj におけるノードN1i,N1j と接続され、ラッチ部を構成するトランジスタ T1i〜T4i, T1j〜T4j に保持された電荷がビット線BLi,BLj に供給される（第１回目のベリファイ処理Ｖ１）。ここで、制御電圧NBは、常に、電圧ＶDR（例えば、〜＋１ボルト）とされている。
【００３１】
次に、制御信号NAを低レベル“Ｌ”としてゲートトランジスタTAi,TAj を全てオフ状態として、第２回目の消去処理（Ｅ２）を行い、上述したのと同様に、第２回目のベリファイ処理（Ｖ２）、第３回目の消去処理（Ｅ３）、第３回目のベリファイ処理（Ｖ３）を順次行う。
図５に示す例では、第２回目の消去処理Ｅ２によりビット線BLj に接続されたメモリセルMCj の消去が終了し、また、第３回目の消去処理Ｅ３によりビット線BLi に接続されたメモリセルMCi の消去が終了する様子を示している。
【００３２】
すなわち、第２回目の消去処理Ｅ２においてメモリセルMCj が十分に消去された場合（データ“０”が十分に書き込まれた場合）、第２回目のベリファイ処理Ｖ２ではメモリセルMCj がオフ状態となって、ビット線BLj の電位は制御電圧NBのレベル（電圧ＶDR）となる。従って、ラッチ回路AjにおけるノードN2j は０ボルトとなる。このとき、消去が不十分なメモリセルMCi は、第２回目のベリファイ処理Ｖ２ではオン状態となって、該メモリセルMCi を介してビット線BLi から電流が流れ、ビット線BLi の電位は０ボルトとなる。そして、第３回目の消去処理Ｅ３のにおいてメモリセルMCi が十分に消去されると、前述した第２回目の消去処理Ｅ２後のメモリセルMCj と同様に、第３回目のベリファイ処理Ｖ３では、メモリセルMCi もオフ状態となって、ビット線BLi の電位は制御電圧NBのレベルとなる。従って、ラッチ回路AiにおけるノードN2i も０ボルトとなる。
【００３３】
ここで、各ラッチ回路Ai,Aj に対応するメモリセルMCi,MCj の消去が終了すると、各ラッチ回路Ai,Aj におけるノードN2i,N2j のレベルが低レベルに保持される。そして、１ページ分全てのメモリセルに対する消去処理が終了すると、各ラッチ回路Ai,Aj における全ての消去状態検出トランジスタT7i,T7j が全てオフ状態となり、制御信号N4が低レベル“Ｌ”となるのに応じて、消去終了検出信号（第２の検出信号）NE(NE*) が高レベル“Ｈ”となるように構成されている。
【００３４】
図６は本発明の不揮発性半導体記憶装置の一実施例におけるプログラムおよびプログラムベリファイの動作を説明するためのタイミング図である。
まず、プログラム処理（書き込み処理）は、図２を参照して説明したように、任意のワード線WLn を選択して該ワード線に対して負の電圧ＶWP（例えば、〜−１０ボルト）を印加すると共に、ドレインＤ（ビット線BLi,BLj)に対して選択的に正の電圧Ｖcc（例えば、〜＋５ボルト）を印加する。すなわち、制御電圧NBをプログラム時(P1,P2,P3)には電圧Ｖccとし、また、制御信号NAを所定電位となる高レベル“Ｈ'"（Ｖcc＋α）としてゲートトランジスタTAi,TAj を全てオン状態とし、各ビット線BLi,BLj に対して電圧Ｖccを印加する。このとき、各ラッチ回路Ai,Aj におけるノードN1i,N1j のレベルは、電圧Ｖccとなっている。
【００３５】
ここで、制御電圧NBは、プログラム時以外において、電圧ＶDR（例えば、〜＋１ボルト）とされている。また、図３を参照して説明したように、予め入出力回路５から供給された書き込みデータは各ラッチ回路Ai,Aj にラッチされ、該書き込みデータに対応したビット線に対して選択的に正の電圧が印加されるようになっている。尚、図６では、両方のメモリセルMCi,MCj に対してプログラム（データ“１”の書き込み処理）が行われるようになっている。
【００３６】
次いで、制御信号NAを低レベル“Ｌ”としてゲートトランジスタTAi,TAj を全てオフ状態とし、制御電圧NBを電圧ＶDRとする。これにより、各ラッチ回路Ai,Aj におけるノードN1i,N1j のレベルは、電圧ＶDRとなる。さらに、制御信号NAを再び高レベル“Ｈ'"としてゲートトランジスタTAi,TAj を全てオン状態とし、各ビット線BLi,BLj に対して電圧ＶDRを印加する。このとき、前記ワード線WLn に対して電圧ＶWRP （例えば、〜＋５ボルト）を印加して、第１回目のプログラムベリファイ処理Ｖ１が行われる。
【００３７】
さらに、制御信号NAを低レベル“Ｌ”としてゲートトランジスタTAi,TAj を全てオフ状態とし、ワード線WLn のレベルを負の電圧ＶWPとして、上述したのと同様に、第２回目のプログラム処理（Ｐ２）を行い、上述したのと同様にして、第２回目のベリファイ処理（Ｖ２）、第３回目のプログラム処理（Ｐ３）、第３回目のベリファイ処理（Ｖ３）を順次行う。
【００３８】
図６に示す例では、第２回目のプログラム処理Ｐ２によりビット線BLj に接続されたメモリセルMCj のプログラムが終了し、また、第３回目のプログラム処理Ｐ３によりビット線BLi に接続されたメモリセルMCi のプログラムが終了する様子を示している。
すなわち、第２回目のプログラム処理Ｐ２においてメモリセルMCj にデータ“１”が十分に書き込まれた場合（閾値電圧Ｖthが所定の値になるまで書き込みが行われた場合）、第２回目のベリファイ処理Ｖ２ではメモリセルMCj がオン状態となって、該メモリセルMCj を介してビット線BLj から電流が流れ、ビット線BLj の電位（ノードN1j の電位）が０ボルトとなる。このとき、プログラムが不十分なメモリセルMCi は、第２回目のベリファイ処理Ｖ２では、オフ状態となっているため、ビット線BLi の電位は電圧ＶDRに保持される。そして、第３回目のプログラム処理Ｐ３においてメモリセルMCi が十分にプログラムされた場合、前述した第２回目のプログラム処理Ｐ２後のメモリセルMCj と同様に、メモリセルMCi もオン状態となって、該メモリセルMCi を介してビット線BLi から電流が流れ、ビット線BLi の電位（ノードN1i の電位）も０ボルトとなる。
【００３９】
ここで、各ラッチ回路Ai,Aj に対応するメモリセルMCi,MCj のプログラムが全て完了すると（データ“１”を書き込むメモリセルへの書き込み処理が全て完了すると）、各ラッチ回路Ai,Aj におけるノードN1i,N1j のレベルが低レベルに保持される。また、１ページ分全てのメモリセルに対するプログラム処理が終了すると、各ラッチ回路Ai,Aj における全てのプログラム状態検出トランジスタT6i,T6j が全てオフ状態となる。尚、データ“１”を書き込まない（データ“０”の）メモリセルに対応するラッチ回路では、プログラム状態検出トランジスタ(T6)は、常に、オフ状態となっている。そして、制御信号N3が低レベル“Ｌ”となるのに応じて、プログラム終了検出信号（第１の検出信号）ND(ND*) が高レベル“Ｈ”となるように構成されている。
以上において、読み出し処理時は、選択ワード線に対してベリファイ時（読み出し時）と同様に、電圧ＶWRP （ＶWRE:例えば、〜＋５ボルト）を印加すると共に、制御信号NAを高レベル“Ｈ”として全てのゲートトランジスタTAi,TAj をオン状態として、選択ワード線に接続された１ページ分のメモリセルのデータを各ビット線BLi,BLj およびゲートトランジスタTAi,TAj を介して対応するラッチ回路Ai,Aj にラッチする。さらに、制御信号NFを高レベル“Ｈ”とし、各カラムトランジスタTYi,TYj を順次スイッチングして、データバスを介してデータを読み出すようになっているのは、前述した通りである。
【００４０】
図７は本発明の不揮発性半導体記憶装置の他の実施例を示す回路図である。同図において、参照符号104 は制御回路,141は定電圧発生回路,142は電流検出回路, NHは制御電圧（ビット電圧制御線),そして, NGは制御信号を示している。
図７に示されるように、本実施例は、各ビット線BLi,BLj に対して制御信号NGにより制御されるゲートトランジスタTGi,TGj を介して制御電圧NHを供給するようになっている。さらに、図４における書き込み状態検出回路42並びに消去状態検出回路43、および、各ラッチ回路Ai,Aj におけるトランジスタT5i,T5j;T6i,T6j;T7i,T7j を取り除き、各ラッチ回路Ai,Aj を４つのトランジスタ（２つのインバータ）による単純なフリップフロップとして構成するようになっている。
【００４１】
ここで、電流検出回路142 は、全てのラッチ回路Ai,Aj,…に流れる電流を検出して書き込み処理の完了を判別（ベリファイパス信号を出力）するようになっている。すなわち、例えば、所定のデータを書き込むメモリセルの書き込みが十分に行われた場合には、対応するラッチ回路に流れる電流が減少するのを利用して、プログラムを行う１ページ分のメモリセルにおいて、所定のデータを書き込む全てのメモリセルの書き込みが完了した場合には、ベリファイパス信号を出力して書き込み処理を終了するように構成されている。尚、定電圧発生回路141 は、電圧Ｖcc（〜＋５ボルト）およびＶDR（〜＋１ボルト）を切り換えて、制御電圧NBとして各ラッチ回路Ai,Aj に印加するようになっている。
【００４２】
また、制御信号NGにより制御されるゲートトランジスタTGi,TGj は、ベリファイ時における各ビット線BLi,BLj のレベルを高速に所定レベル（ＶDR）にするように構成されている。
図８は図７の不揮発性半導体記憶装置におけるプログラムおよびプログラムベリファイの動作を説明するためのタイミング図である。
【００４３】
図８に示すタイミング図は、図６に示すタイミング図と基本的に同じ動作を行う場合を示している。ここで、本実施例では、図８に示されるように、各プログラム処理期間(P1,P2,P3)の直後に、選択ワード線WLn のレベルを電圧ＶWPから電圧ＶWRに立ち上げ、また、制御信号NGを高レベル“Ｈ”（Ｖcc）としてゲートトランジスタTGi,TGj をオン状態とし、さらに、制御電圧NHを０ボルトから電圧ＶDRに立ち上げて各ビット線BLi,BLj の電位を高速に電圧ＶDRとするようになっている。すなわち、図７および図８に示す実施例によれば、図４および図６を参照して説明した実施例よりもプログラム処理（書き込み処理）を一層高速に行うことが可能となる。
【００４４】
さらに、上述したように、定電圧発生回路141 の出力電圧（制御電圧）NBは、書き込み時に電圧Ｖccとされ、ベリファイ時にＶDRとなるように制御されている。また、電流検出回路142 は、定電圧発生回路141 から各ラッチ回路Ai,Aj に流れる電流を検出し、該ラッチ回路Ai,Aj に流れる電流が所定の値よりも小さくなった場合に、ベリファイパス信号を０ボルトから電圧Ｖccへ立ち上げて、所定の１ページ分のメモリセルに対するプログラム処理が完了したことを認識するようになっている。
【００４５】
上述したように、本実施例の不揮発性半導体記憶装置によれば、ページ書き込みとページベリファイを何回も交互に繰り返して行う場合においても、書き込みのベリファイを一括して行うことができる。その結果、データの書き込み処理を高速に行って不揮発性半導体記憶装置全体の動作を高速化することができると共に、回路構成も簡単にすることができる。
【００４６】
【発明の効果】
以上、詳述したように、本発明の不揮発性半導体記憶装置によれば、プログラム処理および回路構成を簡略化してプログラム処理の高速化および価格の低廉化を図ることができる。
【図面の簡単な説明】
【図１】本発明の不揮発性半導体記憶装置の一実施例を示すブロック回路図である。
【図２】図１の不揮発性半導体記憶装置におけるデータの書き換え動作のアルゴリズムを示すフローチャートである。
【図３】図１の不揮発性半導体記憶装置におけるプログラムデータロードの動作を説明するためのタイミング図である。
【図４】図１の不揮発性半導体記憶装置の一例を示す回路図である。
【図５】本発明の不揮発性半導体記憶装置の一実施例における消去および消去ベリファイの動作を説明するためのタイミング図である。
【図６】本発明の不揮発性半導体記憶装置の一実施例におけるプログラムおよびプログラムベリファイの動作を説明するためのタイミング図である。
【図７】本発明の不揮発性半導体記憶装置の他の実施例を示す回路図である。
【図８】図７の不揮発性半導体記憶装置におけるプログラムおよびプログラムベリファイの動作を説明するためのタイミング図である。
【図９】従来の不揮発性半導体記憶装置の一例における消去状態およびプログラム状態を説明するための図である。
【符号の説明】
１…ロウデコーダ
２…カラムデコーダ
３…ソース電源制御部
４,104…制御回路
５…入出力回路
41…電圧制御部
42…書き込み状態検出回路
43…消去状態検出回路
141 …定電圧発生回路
142 …電流検出回路
ＢＬ;BL1〜BL3;BLi,BLj …ビット線
ＷＬ;WL1〜WL3;WLn …ワード線
Ａ１〜Ａ３;Ai,Aj…ラッチ回路
ＭＣ…メモリセル
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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