(57)【特許請求の範囲】
【請求項１】
基準クロックと出力クロックの位相を比較する位相比較回路と、位相比較回路の出力に応じて分周比を増減し、前記基準クロックより高い周波数のクロックを分周する可変分周回路とにより構成されたディジタルＰＬＬ回路であって、前記位相比較回路は、前記基準クロックの立上りを検出し検出信号を出力する立上り検出器と、前記立上り検出器からリセット後第１回目に出力された立上り検出信号により初期化され、この初期化以降は前記出力クロックを計数し該計数値を出力する計数器と、前記立上り検出器から検出信号が出力された時点で前記計数器から出力された計数値をサンプリングし該サンプリング値が第１範囲にあるときはＵＰ信号を出力し、第２範囲にあるときにはＤＯＷＮ信号を出力し、該サンプリング値が第１範囲と第２範囲の中間である第３範囲にある場合にはＵＰ信号、ＤＯＷＮ信号のいずれも出力しない比較回路とにより構成され、前記可変分周回路は、前記ＵＰ信号、ＤＯＷＮ信号のいずれも入力されていない間の分周比を標準として前記ＵＰ信号が入力されている間は標準の分周比よりも小さい第１の分周比に設定され、前記ＤＯＷＮ信号が入力されている間は標準の分周比よりも大きい第２の分周比に設定され、前記位相比較回路のＵＰ信号或いはＤＯＷＮ信号が入力されると１周期だけ分周比を第１或いは第２の分周比となるように構成されて成ることを特徴とするディジタルＰＬＬ回路。
【請求項２】
基準クロックと出力クロックの位相を比較する位相比較回路と、位相比較回路の出力に応じて分周比を増減し、前記基準クロックより高い周波数のクロックを分周する可変分周回路と位相補正タイミングパルスとにより構成されたディジタルＰＬＬ回路であって、前記位相比較回路は、前記基準クロックの立上りを検出して検出信号を出力する立上り検出器と、前記出力クロックを計数し該計数値を出力する計数器と、前記立上り検出器から検出信号が出力された時点で前記計数器から出力された計数値をサンプリングし該サンプリング値が第１範囲にあるときはＵＰ信号を出力し、第２範囲にあるときにはＤＯＷＮ信号を出力し、該サンプリング値が第１範囲と第２範囲の中間である第３範囲にある場合にはＵＰ信号、ＤＯＷＮ信号のいずれも出力しない比較回路とにより構成され、前記可変分周回路は、前記ＵＰ信号、ＤＯＷＮ信号のいずれも入力されていない間の分周比を標準として前記ＵＰ信号が入力されている間は標準の分周比よりも小さい第１の分周比に設定され、前記ＤＯＷＮ信号が入力されている間は標準の分周比よりも大きい第２の分周比に設定され、前記位相比較回路のＵＰ信号或いはＤＯＷＮ信号の入力を基に位相補正タイミング信号が入力されると該位相補正タイミング信号の期間、分周比を第１或いは第２の分周比となるように構成されて成ることを特徴とするディジタルＰＬＬ回路。
【請求項３】
基準クロックと出力クロックの位相を比較する位相比較回路と、位相比較回路の出力に応じて分周比を増減し、前記基準クロックより高い周波数のクロックを分周する可変分周回路と位相補正タイミングパルスと高速引込制御回路とにより構成されたディジタルＰＬＬ回路であって、前記位相比較回路は、前記基準クロックの立上りを検出して検出信号を出力する立上り検出器と、前記出力クロックを計数し該計数値を出力する計数器と、前記立上り検出器から検出信号が出力された時点で前記計数器から出力された計数値をサンプリングし該サンプリング値が第１範囲にあるときはＵＰ信号を出力し、第２範囲にあるときにはＤＯＷＮ信号を出力し、該サンプリング値が第１範囲と第２範囲の中間である第３範囲にある場合にはＵＰ信号、ＤＯＷＮ信号のいずれも出力しない比較回路とにより構成され、前記高速引込制御回路は、前記計数器の計数値と、位相補正タイミングパルスとから位相差分のタイミングパルスを出力し、前記可変分周回路は、前記ＵＰ信号、ＤＯＷＮ信号のいずれも入力されていない間の分周比を標準として前記ＵＰ信号が入力されている間は標準の分周比よりも小さい第１の分周比に設定され、前記ＤＯＷＮ信号が入力されている間は標準の分周比よりも大きい第２の分周比に設定され、前記位相比較回路の出力するＵＰ信号或いはＤＯＷＮ信号の入力を基に前記高速引込制御回路から出力されるタイミングパルスの期間だけ分周比を第１或いは第２の分周比となるように構成されて成ることを特徴とするディジタルＰＬＬ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はディジタル信号処理によるデータ伝送システムなどに使用されるディジタルＰＬＬ回路に関するものである。
【０００２】
【従来の技術】
従来のディジタルＰＬＬでは、図１０から図１２に示すように、基準クロックＣＬＫref と出力クロックＣＬＫout の位相を一致させるように制御が行われる。
以下に図を用いて詳説する。
【０００３】
図１０は従来例の構成を示し、この従来例では基準クロックＣＬＫref の立上りを検出し立上り検出信号Ｓを出力する立上り検出器１と、出力クロックＣＬＫout を計数し該計数値を出力する計数器２と、立上り検出器１から立上り検出信号Ｓが出力された時点で計数器２から出力された計数値をサンプリングし該サンプリング値が第１範囲にあるときはＵＰ信号を出力し、第２範囲にあるときにはＤＯＷＮ信号を出力し、該サンプリング値が第１範囲と第２範囲の中間である第３範囲にある場合にはＵＰ信号、ＤＯＷＮ信号のいずれも出力しない比較回路３とにより位相比較回路を構成している。
【０００４】
また可変分周回路４は、周期Ｔの発振器５の信号を分周するもので、前記ＵＰ信号が入力されている間は比較的小さい第１の分周比（Ｎ−１）に設定され、前記ＤＯＷＮ信号が入力されている間は比較的大きい第２の分周比（Ｎ＋１）に設定され、前記ＵＰ信号、ＤＯＷＮ信号のいずれも入力されていない間は標準となる中間の第３の分周比Ｎに設定され、基準クロックＣＬＫref に同期した出力クロックＣＬＫout を生成するよう動作する。
【０００５】
この従来例を更に詳説すると、基準クロックＣＬＫref の周期とＰＬＬ回路の出力クロックＣＬＫout を（Ｍ＋１）個計数する周期は同じであり、図１１（ａ）において計数値０からＭ１−１を第１範囲、計数値Ｍ２＋１からＭまでを第２範囲、計数値Ｍ１からＭ２までを第３範囲とし、図１１（ｂ）に示すように計数値の簡易表現として論理値により第１範囲、第２範囲を”１”、第３範囲を”０”と示す。
【０００６】
さて図１２（ａ）に示すリセット信号が”０”から”１”になってリセットが解除されると、計数器４は計数を開始してその計数値を図１２（ｄ）で示すように出力する。そしてリセット解除後の最初の基準クロックＣＬＫｒｅｆが図１２（ｂ）に示すように入力すると、その立上りを立上り検出器１が検出して立上り検出信号Ｓを図１２（ｃ）に示すように出力する。この時比較回路３は計数器２の計数値をサンプリングしてその値が第２範囲にあれば図１２（ｆ）に示すようにＤＯＷＮ信号を出力する。これにより可変分周回路４は分周比を図１２（ｇ）に示すように立上がり検出信号Ｓが検出している期間において、Ｎ＋１分周に変化させる。このようにしてデジタルＰＬＬ回路は図１２（ｈ）に示すように引込み動作に入って基準クロックＣＬＫｒｅｆの立上り検出が第３範囲になった時に引込みを完了し、基準クロックＣＬＫｒｅｆに同期した出力クロックＣＬＫｏｕｔ  を生成するのである。
【０００７】
尚上記の動作ではＵＰ信号は図１２（ｅ）に示すように出力されていない。
【０００８】
【発明が解決しようとする課題】
ところで図１２に示す初期動作時に、同図（ｂ）に示す基準クロックＣＬＫref と第３範囲の位相差が大きく異なると同期が取れるまでに基準クロックＣＬＫref の立上りを第３範囲までに引き込む時間Ｔ１は、図１２中で示す式
Ｔ１＝Ａ・Ｔref ／Ｔ
（但しＡは計数開始後、計数値が第３範囲を抜けてから最初の基準クロックＣＬＫref の立上りまでの時間、Ｔref は基準クロックＣＬＫref の周期、Ｔは発振器５の発振信号の周期を示す。）
で求められる時間となる。また、位相補正がかかり出力クロックＣＬＫout の周期が±Ｔ変化するタイミングは入力される基準クロックＣＬＫref に依存してしまう。
【０００９】
例えば出力クロックＣＬＫout の補正は、基準クロックＣＬＫref の立上りを立上り検出器１が検出するタイミングにおいて計数値が比較回路３で第１乃至第３範囲の何れにあるかが判定され、その判定に基づいて１周期分だけ分周比が変化することにより行われる。図１３の場合は同図（ａ）に示すリセット信号が”１”に変わってリセットが解除された後、同図（ｂ）に示す基準クロックＣＬＫref の最初の立上り検出のタイミングから、第２回目、第３回目までの立上り検出のタイミング（同図（ｃ））の計数値（同図（ｄ））が第２範囲にあるため、そのタイミングに於いて比較回路３からＤＯＷＮ信号が同図（ｅ）に示すよう出力され、１周期分、可変分周回路４は分周比をＮ＋１に変更して出力クロックＣＬＫout を同図（ｆ）のように出力する。
【００１０】
同様に図１４の場合は同図（ａ）に示すリセット信号が”１”に変わってリセットが解除された後、同図（ｂ）に示す基準クロックＣＬＫref の最初の立上り検出のタイミングから、第２回目、第３回目までの立上り検出のタイミング（同図（ｂ））の計数値（同図（ｃ））の第１範囲にあるため、その検出タイミングに於いて比較回路３からＵＰ信号が同図（ｄ）に示すよう出力され、同図（ｆ）のようなタイミングで補正がかかり、１周期分、可変分周回路４は分周比をＮ−１に変更する。尚上記動作では、図１４（ｅ）に示すようにＤＯＷＮ信号は出力されていない。
【００１１】
このように位相補正がかかる時期が任意の点となるような従来例のディジタルＰＬＬ回路６を図１５（ａ）に示すように、ディジタルＰＬＬ回路６の出力クロックＣＬＫout を処理タイミングのクロック信号として用いるデータ伝送装置の場合では、処理タイミング生成回路７から演算処理部８に対してタイミング信号を与える場合、図１５（ｂ）に示すように補正のかかっていないときのタイミング、補正のかかったタイミングとではずれが生じ、演算処理に必要な時間が確保できないような場合が生じ、そのため位相補正がかかってクロックが一番短くなるときを基準に設計する必要が生じ、後段回路の設計の自由度が低いという問題があった。
【００１２】
本発明はかかる点に鑑みて為されたものであって、請求項１の発明の目的とするところはジッタ幅が小さく、かつ初期動作時の引き込み速度の早いディジタルＰＬＬ回路を提供することにある。
請求項２の発明の目的とするところは、位相補正がかかり出力クロックの周期が変化する時期を固定するディジタルＰＬＬ回路を提供することにある。
【００１３】
請求項３の発明の目的とするところは、位相補正がかかり出力クロックの周期が変化する時期を固定し、かつ位相同期引き込みを位相補正周期の１周期で完了させ、後段回路の設計自由度も確保できるディジタルＰＬＬ回路を提供することにある。
【００１４】
【課題を解決するための手段】
上記目的を達成するために請求項１の発明では、基準クロックと出力クロックの位相を比較する位相比較回路と、位相比較回路の出力に応じて分周比を増減し、前記基準クロックより高い周波数のクロックを分周する可変分周回路とにより構成されたディジタルＰＬＬ回路であって、前記位相比較回路は、前記基準クロックの立上りを検出して検出信号を出力する立上り検出器と、前記立上り検出器からリセット後第１回目に出力された立上り検出信号により初期化され、この初期化以降は前記出力クロックを計数し該計数値を出力する計数器と、前記立上り検出器から検出信号が出力された時点で前記計数器から出力された計数値をサンプリングし該サンプリング値が第１範囲にあるときはＵＰ信号を出力し、第２範囲にあるときにはＤＯＷＮ信号を出力し、該サンプリング値が第１範囲と第２範囲の中間である第３範囲にある場合にはＵＰ信号、ＤＯＷＮ信号のいずれも出力しない比較回路とにより構成され、前記可変分周回路は、前記ＵＰ信号、ＤＯＷＮ信号のいずれも入力されていない間の分周比を標準として前記ＵＰ信号が入力されている間は標準の分周比よりも小さい第１の分周比に設定され、前記ＤＯＷＮ信号が入力されている間は標準の分周比よりも大きい第２の分周比に設定され、前記位相比較回路のＵＰ信号或いはＤＯＷＮ信号が入力されると１周期だけ分周比を第１或いは第２の分周比となるように構成されて成ることを特徴とし、初期動作時の同期完了迄の時間の短縮を可能とする。
【００１５】
請求項２の発明では、基準クロックと出力クロックの位相を比較する位相比較回路と、位相比較回路の出力に応じて分周比を増減し、前記基準クロックより高い周波数のクロックを分周する可変分周回路と位相補正タイミングパルスとにより構成されたディジタルＰＬＬ回路であって、前記位相比較回路は、前記基準クロックの立上りを検出して検出信号を出力する立上り検出器と、前記出力クロックを計数し該計数値を出力する計数器と、前記立上り検出器から検出信号が出力された時点で前記計数器から出力された計数値をサンプリングし該サンプリング値が第１範囲にあるときはＵＰ信号を出力し、第２範囲にあるときにはＤＯＷＮ信号を出力し、該サンプリング値が第１範囲と第２範囲の中間である第３範囲にある場合にはＵＰ信号、ＤＯＷＮ信号のいずれも出力しない比較回路とにより構成され、前記可変分周回路は、前記ＵＰ信号、ＤＯＷＮ信号のいずれも入力されていない間の分周比を標準として前記ＵＰ信号が入力されている間は標準の分周比よりも小さい第１の分周比に設定され、前記ＤＯＷＮ信号が入力されている間は標準の分周比よりも大きい第２の分周比に設定され、前記位相比較回路のＵＰ信号或いはＤＯＷＮ信号の入力を基に位相補正タイミング信号が入力されると該位相補正タイミング信号の期間、分周比を第１或いは第２の分周比となるように構成されて成ることを特徴とし、位相補正のかかるタイミングの固定を可能とする。
【００１６】
請求項３の発明では、基準クロックと出力クロックの位相を比較する位相比較回路と、位相比較回路の出力に応じて分周比を増減し、前記基準クロックより高い周波数のクロックを分周する可変分周回路と位相補正タイミングパルスと高速引込制御回路とにより構成されたディジタルＰＬＬ回路であって、前記位相比較回路は、前記基準クロックの立上りを検出して検出信号を出力する立上り検出器と、前記出力クロックを計数し該計数値を出力する計数器と、前記立上り検出器から検出信号が出力された時点で前記計数器から出力された計数値をサンプリングし該サンプリング値が第１範囲にあるときはＵＰ信号を出力し、第２範囲にあるときにはＤＯＷＮ信号を出力し、該サンプリング値が第１範囲と第２範囲の中間である第３範囲にある場合にはＵＰ信号、ＤＯＷＮ信号のいずれも出力しない比較回路とにより構成され、前記高速引込制御回路は、前記計数器の計数値と、位相補正タイミングパルスとから位相差分のタイミングパルスを出力し、前記可変分周回路は、前記ＵＰ信号、ＤＯＷＮ信号のいずれも入力されていない間の分周比を標準として前記ＵＰ信号が入力されている間は標準の分周比よりも小さい第１の分周比に設定され、前記ＤＯＷＮ信号が入力されている間は標準の分周比よりも大きい第２の分周比に設定され、前記位相比較回路の出力するＵＰ信号或いはＤＯＷＮ信号の入力を基に前記高速引込制御回路から出力されるタイミングパルスの期間だけ分周比を第１或いは第２の分周比となるように構成されて成ることを特徴とし、位相補正のかかるタイミングの固定を可能とし且つ同期完了までの時間短縮を可能としている。
【００１７】
【発明の実施の形態】
以下、本発明の実施形態を図面を参照して説明する。
（実施形態１）
本実施形態は請求項１の発明に対応するもので、図１に示すように基準クロックの立上りを検出して立上り検出信号Ｓを出力する立上り検出器１と、前記立上り検出器１からリセット解除後第１回目に出力された立上り検出信号Ｓにより初期化され、この初期化以降は前記出力クロックを計数し該計数値を出力する計数器２と、前記立上り検出器１から立上り検出信号Ｓが出力された時点で前記計数器２から出力された計数値をサンプリングし該サンプリング値が第１範囲にあるときはＵＰ信号を出力し、第２範囲にあるときにはＤＯＷＮ信号を出力し、該サンプリング値が第１範囲と第２範囲の中間である第３範囲にある場合にはＵＰ信号、ＤＯＷＮ信号のいずれも出力しない比較回路３とにより位相比較回路が構成されている。
【００１８】
また可変分周回路４は、周期Ｔの発振器５からの信号を分周するもので、前記ＵＰ信号が入力されている間は比較的小さい第１の分周比（Ｎ−１）に設定され、前記ＤＯＷＮ信号が入力されている間は比較的大きい第２の分周比（Ｎ＋１）に設定され、前記ＵＰ信号、前記ＤＯＷＮ信号のいずれも入力されていない間は標準となる中間の第３の分周比Ｎに設定され、前記比較回路３のＵＰ信号或いはＤＯＷＮ信号が入力されると１周期だけ分周比を第１或いは第２の分周比とする回路から成り立っている。
【００１９】
次に本実施形態の動作を図２、図３に基づいて説明する。 まず本実施形態では基準クロックＣＬＫref の周期とＰＬＬ回路の出力クロックＣＬＫout を（Ｍ＋１）個計数する周期は同じであり、図２（ａ）において計数値０からＭ１−１を第１範囲、計数値Ｍ２＋１からＭまでを第２範囲、計数値Ｍ１からＭ２までを第３範囲とし、計数値の簡易表現として論理値により図２（ａ）に示すように第１範囲、第２範囲を”１”、第３範囲を”０”と示す。
【００２０】
ここで計数器２に図３（ａ）に示すリセット信号が”０”のリセット中にあっては、計数器２の計数値初期化フラグは図３（ｅ）に示すように”０”で、  また計数値は図３（ｄ）に示すように０となっている。そしてリセット信号が”１”になってリセットが解除された後初期化フラグは”０”を維持し、計数器２は出力クロックＣＬＫout を計数し始めて計数値を出力する。ここで、リセット解除後、図３（ｂ）に示す基準クロックＣＬＫref の一番目の立上りを立上り検出器１が検出すると、立上り検出器１は図３（ｃ）に示すように立上り検出信号Ｓを出力する。
【００２１】
計数器２は初期化フラグが０で立上り検出信号Ｓが入力されたので、図３（ｄ）に示すようにＭ１からＭ２の間の第３範囲の計数値に初期化し、初期化フラグを図３（ｅ）に示すように”０”から”１”にする。この初期化フラグはリセットがかかるまでその状態が維持される。
この動作により次の基準クロックＣＬＫref の立上りのタイミングでは計数器２の計数値は第３範囲になっており、基準クロックＣＬＫref と発振器５の精度の差で計数値ＭｌまたはＭ２に基準クロックＣＬＫref の立上りが到達し、基準クロックＣＬＫref と出力クロックＣＬＫout の同期が取れることになる。
【００２２】
尚比較回路３では第１回目以後の立上り信号が入力した時点で計数器２から出力されている計数値をサンプリングし該サンプリング値が第１範囲にあるときは図３（ｆ）に示すようにＵＰ信号を出力し、第２範囲にあるときには図３（ｇ）に示すようにＤＯＷＮ信号を出力する。
（実施形態２）
本実施形態２は、請求項２の発明に対応するもので、図４に示すように基準クロックＣＬＫref の立上りを検出して立上り検出信号Ｓを出力する立上り検出器１と、出力クロックＣＬＫout を計数し該計数値を出力する計数器２と、立上り検出器１から立上り検出信号Ｓが出力された時点で計数器２から出力された計数値をサンプリングし該サンプリング値が第１範囲にあるときはＵＰ信号を出力し、第２範囲にあるときにはＤＯＷＮ信号を出力し、該サンプリング値が第１範囲と第２範囲の中間である第３範囲にある場合にはＵＰ信号、ＤＯＷＮ信号のいずれも出力しない比較回路３とにより位相比較回路を構成している。
【００２３】
また可変分周回路４は、周期Ｔの発振器５の信号を分周するもので、前記ＵＰ信号が入力されている間は比較的小さい第１の分周比（Ｎ−１）に設定され、前記ＤＯＷＮ信号が入力されている間は比較的大きい第２の分周比（Ｎ＋１）に設定され、前記ＵＰ信号、ＤＯＷＮ信号のいずれも入力されていない間は標準となる中間の分周比Ｎに設定され、比較回路３の出力するＵＰ信号或いはＤＯＷＮ信号の入力を基に位相補正タイミングパルスＴＰによって１周期だけ分周比を第１或いは第２の分周比とするような構成としている。
【００２４】
次に本実施形態の動作を図５及び図６に基づいて説明する。まず本実施形態では基準クロックＣＬＫref の周期とＰＬＬ回路の出力クロックＣＬＫout を（Ｍ＋１）個計数する周期は同じであり、図５（ａ）において計数値０からＭ１−１を第１範囲、計数値Ｍ２＋１からＭまでを第２範囲、計数値Ｍ１からＭ２までを第３範囲とし、計数値の簡易表現として論理値により図５（ｂ）に示すように第１範囲、第２範囲を”１”、第３範囲を”０”と示す。
【００２５】
さて本実施形態の回路は図６（ａ）に示す基準クロックＣＬＫref の立上りを立上り検出器１で検出し、比較回路３では図６（ｂ）に示す立上り検出信号Ｓに対応して図６（ｃ）に示す計数器２の計数値をサンプリングし、その値に応じて図６（ｄ）で示すＵＰ信号（図では出力されていない）或いは図６（ｅ）に示すＤＯＷＮ信号を出力し、これらのＵＰ信号或いはＤＯＷＮ信号に対応して可変分周回路４で分周比制御を行う動作は基本的には図１０の従来例と同じであるが、本実施形態ではディジタルＰＬＬ回路の出力クロックＣＬＫout を用いて動作する回路の設計自由度を広げることが可能なタイミング、例えば演算処理をおこなわない時間帯で出力する図６（ｆ）に示す位相補正タイミングパルスＴＰを用いる。つまり可変分周回路４は位相補正タイミング信号ＴＰが入力されると、そのタイミングで分周比を変化させて図６（ｇ）に示すように出力クロックＣＬＫout の補正制御を行うようにしてある。
【００２６】
この動作によって、ディジタルＰＬＬ回路の出力クロックＣＬＫout を用いて動作する回路はディジタルＰＬＬ回路の位相補正がかかる時期を予測することが可能となるのである。
（実施形態３）
本実施形態３は、請求項３の発明に対応するもので、図７に示すように基準クロックＣＬＫref の立上りを検出して立上り検出信号Ｓを出力する立上り検出器１と、出力クロックＣＬＫout を計数し該計数値を出力する計数器２と、立上り検出器１から検出信号Ｓが出力された時点で計数器２から出力された計数値をサンプリングし該サンプリング値が第１範囲にあるときはＵＰ信号を出力し、第２範囲にあるときにはＤＯＷＮ信号を出力し、該サンプリング値が第１範囲と第２範囲の中間である第３範囲にある場合にはＵＰ信号、ＤＯＷＮ信号のいずれも出力しない比較回路３とにより位相比較回路を構成している。
【００２７】
また高速引込制御回路９は、計測器２の計数値と、位相補正タイミングパルスＴＰとから位相差分のタイミングパルスである高速引き込み信号ＨＴＰを出力するものである。
可変分周回路４は、周期Ｔの発振器５の信号を分周するもので、前記ＵＰ信号が入力されている間は比較的小さい第１の分周比（Ｎ−１）に設定され、前記ＤＯＷＮ信号が入力されている間は比較的大きい第２の分周比（Ｎ＋１）に設定され、前記、ＵＰ信号、ＤＯＷＮ信号のいずれも入力されていない間は標準となる中間の分周比Ｎに設定され、比較回路３の出力するＵＰ信号或いはＤＯＷＮ信号の入力を基に前記高速引込制御回路９から出力される高速引き込み信号ＨＴＰによって１周期だけ分周比を第１或いは第２の分周比となるような構成となっている。
【００２８】
次に本実施形態の動作を図８、図９を用いて説明する。まず本実施形態では基準クロックＣＬＫref の周期とＰＬＬ回路の出力クロックＣＬＫout を（Ｍ＋１）個計数する周期は同じであり、図８（ａ）において計数値０からＭ１−１を第１範囲、計数値Ｍ２＋１からＭまでを第２範囲、計数値Ｍ１からＭ２までを第３範囲とし、計数値の簡易表現として論理値により図８（ｂ）に示すように第１範、第２範囲を”１”、第３範囲を”０”と示す。
【００２９】
さて本実施形態の回路は図９（ａ）に示す基準クロックＣＬＫｒｅｆの立上りを立上り検出器１で検出し、比較回路３では図９（ｂ）に示す立上り検出信号Ｓに対応して図９（ｃ）に示す計数器２の計数値をサンプリングし、その値に応じて図９（ｄ）で示すＵＰ信号（図では出力されていない）或いは図９（ｅ）に示すＤＯＷＮ信号を出力し、これらのＵＰ信号或いはＤＯＷＮ信号に対応して可変分周回路４で分周比制御を行う動作は基本的には図１０の従来例と同じであるが、本実施形態ではディジタルＰＬＬ回路の出力クロックＣＬＫｏｕｔを用いて動作する回路にとって、位相補正動作に伴う出力クロックＣＬＫｏｕｔの周期が変わる時期を予測出来るようにし、かつ位相引き込み動作を高率にして短時間で同期を取れるようにしている。例えば、立上り検出時の計数値をＭＤとすると、このとき、基準クロックＣＬＫｒｅｆの立上りは第３範囲の端の値Ｍｌと（Ｍ１−ＭＤ）分位相差が生じている事になる。この（Ｍ１−ＭＤ）は出力クロックＣＬＫｏｕｔで、計数されるため（Ｍ１−ＭＤ）という期間は出力クロックＣＬＫｏｕｔの周期Ｔの整数倍となる。従って差が（Ｍ１−ＭＤ）＝ａＴだけあるため、可変分周回路４がａ回分Ｎ＋１乃至Ｎ−１の分周を行えば、（Ｍ１−ＭＤ）の差が０となる。そこで図９（ｆ）に示す位相補正タイミングパルスＴＰが高速引込制御回路９に入力されると、高速引込制御回路９は（Ｍ１−ＭＤ）分位相差を小さくするためにａ＝（Ｍｌ−ＭＤ）／Ｔ回高速引き込み信号ＨＴＰを図９（ｇ）に出力する。この高速引き込み信号ＨＴＰのタイミングで図９（ｈ）に示すように可変分周回路４は分周比を変化させて出力クロックＣＬＫｏｕｔが出力し、引き込み動作を短い時間で完了するようにできることになる。
【００３０】
【発明の効果】
請求項１の発明は、基準クロックと出力クロックの位相を比較する位相比較回路と、位相比較回路の出力に応じて分周比を増減し、前記基準クロックより高い周波数のクロックを分周する可変分周回路とにより構成されたディジタルＰＬＬ回路であって、前記位相比較回路は、前記基準クロックの立上りを検出して検出信号を出力する立上り検出器と、前記立上り検出器からリセット後第１回目に出力された立上り検出信号により初期化され、この初期化以降は前記出力クロックを計数し該計数値を出力する計数器と、前記立上り検出器から検出信号が出力された時点で前記計数器から出力された計数値をサンプリングし該サンプリング値が第１範囲にあるときはＵＰ信号を出力し、第２範囲にあるときにはＤＯＷＮ信号を出力し、該サンプリング値が第１範囲と第２範囲の中間である第３範囲にある場合にはＵＰ信号、ＤＯＷＮ信号のいずれも出力しない比較回路とにより構成され、前記可変分周回路は、前記ＵＰ信号、ＤＯＷＮ信号のいずれも入力されていない間の分周比を標準として前記ＵＰ信号が入力されている間は標準の分周比よりも小さい第１の分周比に設定され、前記ＤＯＷＮ信号が入力されている間は標準の分周比よりも大きい第２の分周比に設定され、前記位相比較回路のＵＰ信号或いはＤＯＷＮ信号が入力されると１周期だけ分周比を第１或いは第２の分周比となるように構成されて成るので、、初期動作時の同期完了迄の時間の短縮を可能とし、ジッタ幅が小さく、且つ初期動作時の引き込み速度の早いディジタルＰＬＬ回路を提供することができるという効果がある。
【００３１】
請求項２の発明は、請求項２の発明では、基準クロックと出力クロックの位相を比較する位相比較回路と、位相比較回路の出力に応じて分周比を増減し、前記基準クロックより高い周波数のクロックを分周する可変分周回路と位相補正タイミングパルスとにより構成されたディジタルＰＬＬ回路であって、前記位相比較回路は、前記基準クロックの立上りを検出して検出信号を出力する立上り検出器と、前記出力クロックを計数し該計数値を出力する計数器と、前記立上り検出器から検出信号が出力された時点で前記計数器から出力された計数値をサンプリングし該サンプリング値が第１範囲にあるときはＵＰ信号を出力し、第２範囲にあるときにはＤＯＷＮ信号を出力し、該サンプリング値が第１範囲と第２範囲の中間である第３範囲にある場合にはＵＰ信号、ＤＯＷＮ信号のいずれも出力しない比較回路とにより構成され、前記可変分周回路は、前記ＵＰ信号、ＤＯＷＮ信号のいずれも入力されていない間の分周比を標準として前記ＵＰ信号が入力されている間は標準の分周比よりも小さい第１の分周比に設定され、前記ＤＯＷＮ信号が入力されている間は標準の分周比よりも大きい第２の分周比に設定され、前記位相比較回路のＵＰ信号或いはＤＯＷＮ信号の入力を基に位相補正タイミング信号が入力されると該位相補正タイミング信号の期間、分周比を第１或いは第２の分周比となるように構成されて成るので、位相補正のかかるタイミングの固定を可能とし、位相補正がかかり出力クロックの周期を変化させる時期を固定したディジタルＰＬＬ回路を提供するこことができるという効果がある。
【００３２】
請求項３の発明は、基準クロックと出力クロックの位相を比較する位相比較回路と、位相比較回路の出力に応じて分周比を増減し、前記基準クロックより高い周波数のクロックを分周する可変分周回路と位相補正タイミングパルスと高速引込制御回路とにより構成されたディジタルＰＬＬ回路であって、前記位相比較回路は、前記基準クロックの立上りを検出して検出信号を出力する立上り検出器と、前記出力クロックを計数し該計数値を出力する計数器と、前記立上り検出器から検出信号が出力された時点で前記計数器から出力された計数値をサンプリングし該サンプリング値が第１範囲にあるときはＵＰ信号を出力し、第２範囲にあるときにはＤＯＷＮ信号を出力し、該サンプリング値が第１範囲と第２範囲の中間である第３範囲にある場合にはＵＰ信号、ＤＯＷＮ信号のいずれも出力しない比較回路とにより構成され、前記高速引込制御回路は、前記計数器の計数値と、位相補正タイミングパルスとから位相差分のタイミングパルスを出力し、前記可変分周回路は、前記ＵＰ信号、ＤＯＷＮ信号のいずれも入力されていない間の分周比を標準として前記ＵＰ信号が入力されている間は標準の分周比よりも小さい第１の分周比に設定され、前記ＤＯＷＮ信号が入力されている間は標準の分周比よりも大きい第２の分周比に設定され、前記位相比較回路の出力するＵＰ信号或いはＤＯＷＮ信号の入力を基に前記高速引込制御回路から出力されるタイミングパルスの期間だけ分周比を第１或いは第２の分周比となるように構成されて成るので、位相補正のかかるタイミングの固定を可能とし且つ同期完了までの時間短縮を可能とし、位相補正がかかり出力クロックの周期が変化する時期を固定し、且つ位相同期引き込みを位相補正周期の１周期で同期完了させるディジタルＰＬＬ回路を提供することができ、また後段の回路の設計基準は基準クロックの周期を基に考えれば良く、そのため後段の回路設計自由度を確保できるという効果がある。
【図面の簡単な説明】
【図１】本発明の実施形態１の回路構成図である。
【図２】同上の計数値の説明図である。
【図３】同上の動作説明用タイミングチャートである。
【図４】本発明の実施形態２の回路構成図である。
【図５】同上の計数値の説明図である。
【図６】同上の動作説明用タイミングチャートである。
【図７】本発明の実施形態３の回路構成図である。
【図８】同上の計数値の説明図である。
【図９】同上の動作説明用タイミングチャートである。
【図１０】従来例の回路構成図である。
【図１１】同上の計数値の説明図である。
【図１２】同上の動作説明用タイミングチャートである。
【図１３】同上の動作説明用タイミングチャートである。
【図１４】同上の動作説明用タイミングチャートである。
【図１５】同上の問題点の説明図である。
【符号の説明】
１  立上り検出器
２  計数器
３  比較回路
４  可変分周回路
５  発振器
ＣＬＫref   基準クロック
ＣＬＫout   出力クロック
Ｓ            立上り検出信号
【図１】
0003783323.tif 000002
【図２】
0003783323.tif 000003
【図３】
0003783323.tif 000004
【図４】
0003783323.tif 000005
【図５】
0003783323.tif 000006
【図６】
0003783323.tif 000007
【図７】
0003783323.tif 000008
【図８】
0003783323.tif 000009
【図９】
0003783323.tif 000010
【図１０】
0003783323.tif 000011
【図１１】
0003783323.tif 000012
【図１２】
0003783323.tif 000013
【図１３】
0003783323.tif 000014
【図１４】
0003783323.tif 000015
【図１５】
0003783323.tif 000016