(57)【特許請求の範囲】
【請求項１】
少なくとも１つの組合せ回路エレメントと、前記組合せ回路エレメントを制御する制御回路と、を備える特徴付けビヒクルであって、
前記制御回路は、
試験パターンの信号を前記組合せ回路エレメントに入力する入力手段と、
試験パターンに基づいて前記組合せ回路エレメントによって出力された出力パターンを記憶する出力手段と、
発振を生じさせるために前記出力手段を前記入力手段に接続するリング・バスと、
発振周波数を計数するカウンタであって、それによって前記組合せ回路エレメントの性能が測定されるカウンタとを含む、特徴付けビヒクル。
【請求項２】
前記組合せ回路エレメントが、相互接続の数よりも実質的に多い数のデバイスおよびゲートを含むものである、請求項１に記載の特徴付けビヒクル。
【請求項３】
前記特徴付けビヒクルが、それぞれ第１および第２の組合せ回路エレメントを制御する第１および第２の制御回路を含み、
第１の組合せ回路エレメントは、相互接続の数よりも実質的に少ない数のデバイスおよびゲートを含み、
第２の組合せ回路エレメントは、相互接続の数よりも実質的に少ない数のデバイスおよびゲートを含むものである、請求項１に記載の特徴付けビヒクル。
【請求項４】
さらに、メモリ・ブロックと、
第１および第２の制御回路およびメモリ・ブロックが接続されるデータ転送バスと、
を備える、請求項３に記載の特徴付けビヒクルであって、
第１および第２の制御回路およびメモリ・ブロックは、テスタとの通信のために同一のデータ転送バスを使用するものである、
特徴付けビヒクル。
【請求項５】
前記入力手段および出力手段は、制御回路にデータを転送し、また、制御回路からデータを転送するための単一のインタフェースを使用するものである、請求項１に記載の特徴付けビヒクル。
【請求項６】
前記制御回路は、試験パターンを、第１のループを介して前記組合せ回路エレメントにシフトさせ、前記組合せ回路エレメントから第２のループにシフトさせるための複数のラッチを含む、請求項５に記載の特徴付けビヒクル。
【請求項７】
前記組合せ回路エレメントは入力パターンの平方根を計算するものである、請求項１に記載の特徴付けビヒクル。
【請求項８】
組合せ回路エレメントがリング発振器である、請求項１に記載の特徴付けビヒクル。
【請求項９】
メモリ・ブロックをさらに備える、請求項１に記載の特徴付けビヒクル。
【請求項１０】
アナログ回路のブロックをさらに備える、請求項１に記載の特徴付けビヒクル。
【請求項１１】
ａ）少なくとも１つの組合せ回路エレメントと、前記組合せ回路エレメントを制御する制御回路と、を含む特徴付けビヒクルと、
ｂ）前記特徴付けビヒクルによって画定されたレイアウトを具体的に表現する歩留りモデルであって、集積回路の最終製品の製造に使用される製造サイクルを構成する複数のプロセス操作の中の少なくとも１つを対象として考慮した歩留りモデルと、
ｃ）製品レイアウトと、
ｄ）前記製品レイアウトから所定のレイアウト特性を抽出するための抽出エンジンであって、前記特性が前記歩留りモデルと組合せて歩留まり予測のために使用される抽出エンジンと、
を備える、集積回路の歩留りを予測するシステムであって、
前記制御回路は、
試験パターンの信号を前記組合せ回路エレメントに入力する入力手段と、
試験パターンに基づいて前記組合せ回路エレメントによって出力された出力パターンを記憶する出力手段と、
発振を生じさせるために前記出力手段を前記入力手段に接続するリング・バスと、
発振周波数を計数するカウンタであって、それによって前記組合せ回路エレメントの性能が測定されるカウンタと、を含むものである、
システム。
【発明の詳細な説明】
【０００１】
本願は米国特許出願第０９／４４２，６９９号（１９９９年１１月１８日出願）の一部継続出願である。また、本願においては、米国特許仮出願第６０／１６６，３０７号（１９９９年１１月１８日出願）および米国特許仮出願第６０／１６６，３０８号（１９９９年１１月１８日出願）に基づく権利を行使する。
【０００２】
【発明の技術分野】
本発明は、一般的には集積回路の製造、より詳しくは製造歩留り（yield）を向上させるシステムおよび方法に関する。
【０００３】
【発明の背景】
線幅がサブミクロンとなるまで発展を続けてきたシリコンをベースとする集積回路技術では、現在、数百万個の回路要素から成るチップを製造できる。このプロセスは非常に複雑であって、半導体、金属、絶縁体といった様々な材質のマルチレベルパターンを生成するための多数のプロセスステップを必要とする。各回路部分は、マルチレベル構造を有する金属配線によって、多数の微小なバイア（ビア、ｖｉａ）ホールを通して相互に接続される。各プロセスステップでは、これらの微細構造体の構造や材質に３次元の統計的ばらつきが生じる。系統的な欠陥やランダムな欠陥を含むこれらの統計的ばらつきは製品の歩留りと特性の両方を低下させ得る。歩留りや特性を低下させる要因はチップやウェハの各点ごとに変化し得るし、また、ウェハごとにも変化し得る。
【０００４】
プロセス機能に関する高度の知識に基づいて行われる集積回路チップの最初の設計シミュレーションでは、標準の素子論理単位セルとメモリ単位セルとアナログ単位セルとを規定する標準セルライブラリと、多層膜構造および能動素子構造の限界と所望の寸法とを決定する設計ルールと、が作成される。この情報は、集積回路製品を製造するためのマスクセットの製作に使用される。また、各マスクレベルにおける多数のプロセスを詳細に規定する一組の製造プロセス仕様も作成される。各プロセスレベル用に製作されたマスクによって、Ｓｉ基板に平行な２次元、つまり各プロセス層の平面内の寸法が規定される。さらに、製造プロセス仕様に基づいてその材質と特性とが決定されると共に、Ｓｉ基板に垂直な第３の次元、つまり拡散深さや金属層の厚さや熱成長酸化層および堆積酸化層の厚さが決定される。
【０００５】
新たなチップの設計に際して安定で実用的な製造プロセスを構成するためには、設計の反復が何度か必要となる場合がある。これらの反復ではマスクセットと製造仕様の両方の変更が起こり得る。このようなハイテク製品の出荷の生産サイクルのモデル化には、古典的なＳ字型の「学習曲線」が一般的に用いられている。この曲線の最初の平坦部分は設計およびプロセスの初期の試行の部分を表しており、一般には、非常に低く、安定しない歩留りでの生産時期に対応する。この初期段階では、低くとも安定した歩留りを得るべくプロセスを安定化するために製造プロセス仕様に変更を加えることができる。この生産サイクルの、いわゆる「立上り」部分は製品歩留りが安定化すると共に急速に向上する時期である。「学習曲線」の最後の部分は比較的平坦であり、製品歩留りが平坦で安定した時期に対応する。この段階では製品コストは実質的に歩留りで決まる。これは、全ての製造コストがほぼ一定となるからである。良く知られているように、この学習曲線サイクルの最初の２つの部分の製造コストは非常に高くなる。これは、数十億ドルの製造設備の減価償却費や高度な技術者の人件費によるものである。したがって、収益がプラスになるのは「立上り」サイクルの或る時点からであり、事業全体として収益が得られるのは、一般に、一定歩留りサイクルの初期からである。
【０００６】
この３０年間の集積回路技術では、回路の集積度は指数関数的に増加してきた。これは、特徴的「線幅」をサブミクロンにまで縮小することにより達成された。これにより、新製品の導入や既存製品の保守に対する経済的要件を考慮することが重要となってきている。つまりこれは、コスト要因がこの産業にとって非常に重要になってきているからである。
【０００７】
一般に集積回路の初期設計段階では、プロセスの変更を包括的に試行することによってではなく、複雑なシミュレーションプログラムを使用することによって、歩留りや特性の要因の最適化が行われる。プロセスの変更ではなくシミュレーションプログラムを使用する動機は、プロセスステップを操作するにはずっと大きなコストが必要となるからである。
【０００８】
従来技術では、製品チップのチップレチクル（ｃｈｉｐ  ｒｅｔｉｃｌｅ）内のスクライブ線領域（または、ボンディングパッド間の領域）にプロセスモニタ回路を設けることによりこの問題に対処してきた。このテスト構造は、通常、「スクライブ線モニタ（ＳＬＭ：ｓｃｒｉｂｅ  ｌｉｎｅ  ｍｏｎｉｔｏｒ）」と呼ばれる。この種のモニタの初期のものでは、このテスト構造について行ったＤＣテストの結果からシミュレーションモデルを用いてＡＣ動作を外挿することを意図していた。最近の従来技術では、各素子の特性や歩留りを部分的にテストできるリングオシレータやマルチプレキサ素子などをＳＬＭに内部回路として設けるＡＣテスト法が開発されている。しかし、この場合のＳＬＭの回路集積度は、製品チップ内の高集積度回路の大型アセンブリの挙動を正しく再現するには適切ではないことが分かっている。これは、マスクの光学的効果やフォトリソグラフィプロセスによって起こる。イワサ氏らによる米国特許第５，７０３，３０８号では、製品構造内部と共通のテストトランジスタに接続することによりこの問題を軽減している。他のＳＬＭの設計例としては、回路遅延に影響を及ぼす最悪状況を再現するように選んだ配線長さとバイアホールのいくつかの組合せから成るものが挙げられる。他の例としては、論理素子の平均スイッチング時間を計測するために反転ゲートをいくつか直列接続したものもある。スガサワラ氏による米国特許第６，１２４，１４３号では、１より多いレベルで配線とバイアホールの再現を行っている。
【０００９】
集積回路チップはすべてウェハ・レベルにおいて厳しい試験手続きを経ている。極めて費用のかかるこのような生産テスタは、主として機能を試験するために設計されている。プローブの接点構成さらには測定回路の能力の限界により、チップの公称性能は、これらの試験の結果を使用する以外に測定することができず、通常のチップ動作時に生じるナノ秒単位のスイッチング速度の正確な測定を妨げている。
【００１０】
また、集積回路製品のための統計に基づく歩留りモデルを提供するために、エレガントなシミュレーション・プログラムは、観察された欠陥の等級を設計ルールおよびプロセス・ステップに相関させる試みの中で作成されている。例えば、マスク・セットからデータを与え、チップ内の歩留り分布を予測する試行がなされている。これらのプログラムは、知識ベースの集積回路技術に貢献してはきたが、このようなプログラムに、新規製品あるいは確立された製品の歩留りおよび性能に直接的な効果を持たせることは困難である。それは、設計の結果として極端に広範囲の変形形態が存在する場合、プログラムが集積回路製品の等級を表すことが極端に困難であることによるものである。特定の設計の相互接続スキームにおける（多重レベル）線長、形状、およびバイア孔の分布に対するランダム論理の大型アセンブリにおける変形形態は、その好例である。したがってこのようなシミュレーション・モデルには、この予測不可能な変動性を考慮することは困難である。１つの結論は、シミュレーション・プログラムに関して、従来技術は初期製品設計の作成には有用であるが、学習曲線の最適化すなわち最初の設計の性能の向上の点で極めて有効であることが証明されていない、ということである。
【００１１】
事実解析の後、不満足をもたらす代わりに、成功の程度は異なるとしても、歩留りを予測するための多くの試行がなされている。したがって、集積回路製品の歩留りを予測するための改良型システムおよび方法が必要である。
【００１２】
【発明の概要】
本発明は、少なくとも１つの組合せ回路エレメントおよび組合せ回路エレメントを制御する制御回路を備えた特徴付けビヒクル（ｖｅｈｉｃｌｅ）である。制御回路は、試験パターンの信号を組合せ回路エレメントに入力するための入力機構を備えている。出力機構は、試験パターンに基づいて組合せ回路エレメントによって出力される出力パターンを記憶している。リング・バスは、出力手段を入力手段に接続し、発振させている。カウンタが発振周波数をカウントし、それにより組合せ回路エレメントの性能が測定される。
【００１３】
以下の特注を除き、添付の図は非スケールである。
【００１４】
【実施形態の詳細な説明】
１９９９年１１月１８日出願の米国特許出願第０９／４４２，６９９号、１９９９年１１月１８日出願の米国仮特許出願第６０／１６６，３０７号、および１９９９年１１月１８日出願の米国仮特許出願第６０／１６６，３０８号は、すべて参照によりその全体が本明細書に組み込まれる。
【００１５】
最悪の場合の線およびバイア（ビア）経路、すなわち最悪の場合のゲート論理ファンインおよびファンアウト状況が極めて多数に及ぶ場合、製品テスタでは、製品設計の臨界要因を評価するための測定をすることができない。したがって大きな歩留り変動が生じた場合、製品テスタではその原因を突き止めることができず、また、集積回路製品の既存の歩留りあるいは性能の改善を導くことになる十分な情報を提供することもできない。
【００１６】
図３１を参照すると、本発明による集積回路歩留りを予測するための、一括して１０で示されるシステムによって実行されるステップを示すブロック図が示されている。システム１０は、少なくとも１つのタイプの特徴付けビヒクル１２を利用している。特徴付けビヒクル１２は、最終製品に組み込むべき少なくとも１つのタイプのフィーチャを表す少なくとも１つの特定フィーチャを組み込んだ集積回路構造を構築するために必要な情報を含むソフトウェアの形態であることが好ましい。例えば、特徴付けビヒクル１２は、考察中のプロセス・フローの金属相互接続モジュールの健全性および製造可能性を徹底的に調査するために、単一リソグラフ層のショート・フロー試験ビヒクルを画定することができる。製造中に製品に影響する可能性のある様々な弊害の信頼性の高い捕獲、すなわち識別を可能にするために、構造は十分に大きく、また、実際の製品すなわち製造プロセスを実行中の製品のタイプに十分に類似していなければならない。ショート・フローおよびそれらの中に具体化された構造についてのより多くの特定の例および説明を以下に示す。
【００１７】
ショート・フロー（短絡流れ、ｓｈｏｒｔ  ｆｌｏｗ）は、集積回路製造サイクルにおける総プロセス・ステップ数の特定のサブセットのみを包含するものとして画定される。例えば、総製造サイクルが最大４５０あるいはそれ以上のプロセス・ステップを含むことができる一方で、能動デバイスおよび多重相互接続層には歩留りモデルを得る必要がないため、すなわちプロセス・フロー中の単一の相互接続層に関連するこれらのステップを苦しめる弊害を正確に診断することができるため、単一の相互接続層の製造の可能性を調査するために設計されるような特徴付けビヒクルは、少数、例えば１０〜２５のプロセス・ステップしか必要としない。
【００１８】
特徴付けビヒクル１２は、提案されている製品レイアウトの１つまたは複数の属性に整合するフィーチャを画定している。例えば、特徴付けビヒクル１２は、これらの特定の設計タイプを悩ませ、かつ、歩留り損失の原因となり得る弊害を決定するために、提案されている製品レイアウト（例えば、線の太さ、間隔および周期性の例、線の曲がりおよび走行等）を表すフィーチャを含む部分レイアウトを有するショート・フロー試験ビヒクルを画定することができる。
【００１９】
また、特徴付けビヒクル１２は、デバイス性能およびプロセス・パラメータ、およびレイアウト属性の関数としてのモデル・デバイス・パラメータに関するレイアウト近隣の影響を調査するため、および製品性能と最も良く相関するデバイスを決定するために、提案されている設計の１つまたは複数の能動領域および隣接するフィーチャを画定することができる。さらに、全プロセスのすべてのモジュール・コンポーネントの可能なすべての範囲あるいは主要なサブセットが実行（利用）されるように、十分な数のショート・フロー・ビヒクルを構成し、解析することにより、特定の製造製品を悩ませている、すべてではないにしても多くの歩留り問題の完全な評価を明らかにし、モデル化し、および／または診断することができる。
【００２０】
特徴付けビヒクルは、製造中の製品に生じ得る歩留り問題を評価し、診断するための情報を提供するだけでなく、歩留りを正確に予測するために使用することができる歩留りモデル１６を生成するように設計されている。これらの歩留りモデル１６は、他にもあるが、製品計画、全プロセスにわたる歩留り改善活動の優先化、および製造の可能性をより高くするための製品自体の本来の設計の修正を始めとする目的に使用することができる。
【００２１】
本発明が意図する特徴付けビヒクル１２の試験構造の大半は、電気試験用として設計されている。そのために、各特徴付けビヒクルによって評価されるモジュール内の故障および欠陥を検出する信頼性が極めて高くなっている。この高水準の信頼性は、検査装置では期待することができず、あるいは約束されない。また、電気試験は高速かつ安価であるため、データ収集の速度および量がそれぞれ極めて速く、かつ、大量である。このように、満足すべき有効な診断および／または歩留りモデルを実現することができる。
【００２２】
特徴付けビヒクル１２は、テープまたはディスク上のＧＤＳ２レイアウトの形態であり、レチクル・セット生成用として使用されることが好ましい。レチクル・セットは、製造サイクル１４の選択部分の間、歩留りモデル１６を生成するために使用される。したがって歩留りモデル１６は、特徴付けビヒクル１２によって画定されたレチクル・セットを用いて、選択製造プロセス・ステップを経たウェハの少なくとも一部から測定されたデータで構成されることが好ましい。
【００２３】
歩留りモデル１６は、特徴付けビヒクルによって画定されたレイアウトを具体化するだけでなく、製造プロセス・オペレーション自体によって導入されるアーチファクトを含んでいる。また、歩留りモデル１６は、プロトタイプ・アーキテクチャおよびレイアウト・パターン、ならびに電気試験データの収集および歩留り予測の精度および信頼性を向上させる動作速度でのプロトタイプ・セクションの試験を容易にする機能を含んでいる。
【００２４】
抽出エンジン（ｅｘｔｒａｃｔｉｏｎ  ｅｎｇｉｎｅ）１８は、提案されている製品レイアウト２０からレイアウト属性を抽出し、かつ、この情報を歩留りモデル１６に引き入れ、製品歩留り予測２２を得るためのツールである。このようなレイアウト属性には、例えば、バイア冗長性（ｖｉａ  ｒｅｄｕｎｄａｎｃｙ）、臨界領域、正味長さ分布、および線幅／間隔分布が含まれている。次に、提案されている製品レイアウト２０からのレイアウト属性、および特徴付けビヒクル１２からの情報に基づいて製造された歩留りモデル１６からのデータを与えることにより、製品歩留り２２が予測される。本発明によるシステムおよび方法を使用することにより、獲得可能な予測可能製品歩留りを、各被定義属性、機能ブロックすなわち層、あるいは結果として生じる全製品レイアウトのための歩留り予測に関連したものにすることができる。
【００２５】
次に図３２を参照すると、一括して２４で示す、抽出エンジン２８によって製品レイアウト２０から設計属性２６を抽出するための帰還ループをさらに備えた、本発明による集積回路歩留りを予測するためのシステム１０のブロック図が示されている。本発明のこの特徴によれば、特徴付けビヒクル１２は、製品レイアウト２０の属性を使用して展開されている。この場合、製品レイアウトの属性が抽出され、属性の範囲が特徴付けビヒクル１２内に及ぶことを保証している。例えば、線間隔分布、幅分布、密度分布、およびアイランド・パターン数を決定するために製品レイアウトが解析され、実際に製造プロセスの設計ルールの全体セットのサブセットが展開される。サブセットは、考察中の特定の製品レイアウトに適用することができる。パターンに関しては、製品レイアウトの解析により、最も共通するパターン、二番目に共通するパターン等々が決定される。これらは、特徴付けビヒクル１２中に包含させるためにこれらのパターンのすべてを包含する設計属性２６を生成する抽出エンジン２８によって抽出される。密度に関しては、製品レイアウトの解析により、例えば第１の金属の密度が１０％から５０％までであることが分かると、特徴付けビヒクルは、第１の金属に対して１０％から５０％の全範囲を含むことになる。
【００２６】
例示的特徴付けビヒクル１２は、論理特徴付けビヒクル（ＬＣＶ）である。図１は、例示的ＬＣＶ１２内に含まれるＪＩＧ回路３１０５の線図である。本発明によるＬＣＶ１２は、メモリ・セルすなわち組合せ論理回路、および基本アナログ回路などの複数の回路を結合し、かつ、操作している。
【００２７】
組合せ論理回路は、組合せ関数すなわちブール関数（例えばＡＮＤ、ＯＲ、ＮＡＮＤ等）のみを含む、相互接続された回路である。組合せ回路内には、ラッチあるいはフリップ・フロップなどのメモリ・エレメントは含まれていない。一般には組合せ回路は、その出力信号が単純にその入力信号に印加される値によってのみ決まる機能を実行している。したがって組合せ論理回路はループ・フリー回路である。「ループ・フリー」とは、回路内のゲートの出力が、直接的あるいは間接的にそのゲートに入力されない、という意味である。組合せ回路は、メモリ・エレメントを何ら有しておらず、また、いかなるデータも記憶することができない。したがって組合せ回路ＳＣ１にデータが入力されると、クロック信号を何ら待機することなく出力データを読み出すことができる。出力データは入力データによってのみ決まり、記憶されている如何なるデータにも左右されない。
【００２８】
ＬＣＶは、
１．有効な試験および回路問題の有効なデバッグ
２．あらゆる埋込み組合せ回路を制御し、かつ、ＪＩＧに組み込まれたカウンタを使用して埋込み回路の高速性能試験をサポートするための専用回路（以下、図１および２に関連して以下で示し、かつ、説明する「ＪＩＧ」３１０５と呼ぶ）の使用
３．ＪＩＧ中に埋め込まれるこのような組合せ回路の機能試験の許容
４．組合せ回路の任意の数の出力および任意の数の入力をリング発振器として結合することにより、ＪＩＧ中に埋め込まれるこのような組合せ回路の高速性能試験を実施する能力
５．歩留りおよび性能に対するその影響を決定し、かつ、モデル化するための、隣接デバイスおよびプロセスへの先在回路に関連する変化の印加
６．秩序立った回路操作のためのデザイン・オブ・エクスペリメント（ＤＯＥ）手法
７．歩留りおよび性能に関連するＦＥＯＬ（フロント・エンド・オブ・ライン）プロセス問題の評価
８．歩留りおよび性能に関連するＢＥＯＬ（バック・エンド・オブ・ライン）プロセス問題の評価
９．歩留りおよび性能に関連するデバイスおよびゲートのレイアウト／設計問題の評価
１０．歩留りおよび性能に関連する相互接続／クロス・トークのレイアウト／設計問題の評価
１１．未来世代のプロセス設計ルールの評価
１２．未来世代のセル・ライブラリの評価
１３．観察し、かつ、モデル化すべきダイ中の空間的または系統的故障
を可能にする。
【００２９】
論理特徴付けビヒクル（ＬＣＶ）の目的の１つは、回路の歩留りおよび性能を改善するためのデータを提供することである。したがってＬＣＶを使用することにより、任意の回路の機能試験および性能試験が可能になる。ＬＣＶの設計フローおよび試験フローに分けて詳細に説明する。
【００３０】
１．設計フロー：
設計フローは、ＬＣＶを設計するための異なるステップを記述したものである。
・ＬＣＶの設計に必要な入力
・ＬＣＶモジュールの記述
・ＪＩＧ３１０５
・ＪＩＧ内の組合せ回路
・ＦＥＯＬ／デバイス／ゲート支配組合せ回路（ＳＣ１）
・ＢＥＯＬ／相互接続支配組合せ回路（ＳＣ２）
・メモリ・ブロック
・アナログ・ブロック
・ＪＩＧ、ＳＣ１、ＳＣ２、メモリ・ブロックおよびアナログ・ブロックのアセンブリ
・ＬＣＶモジュールおよびＬＣＶユニットのアセンブリ
・変形形態のＤＯＥベース設計
・フロア計画（場所および経路）
・自動化
【００３１】
ＬＣＶの設計に必要な入力：
ＬＣＶを設計するための入力の１つは、層およびこれらの層中に画かれるエレメントの寸法を記述した一組のプロセス設計ルールである。したがって例えば、相互接続層中の線としてデバイスの接続を画くことができる。設計ルールにより、層の名称およびこのような接続線の最小線幅、ならびに異なる接続線の間の最小間隔が指定される。ＬＣＶの原理設計は、これらのルールには無関係である。つまりＬＣＶは、任意の所与の組の設計ルールに対して設計することができる。
【００３２】
第２の入力は、セル・エレメントのライブラリである。これらのセルは、論理機能のレイアウト記述である。例えばセル・ライブラリは、製品チップを設計するために使用されるＮＡＮＤゲートおよびＮＯＲゲートなどの基本論理関数を含んでいる。通常、セル・ライブラリは、異なる論理関数を実施するために、数百個の異なるセルを含んでいる。セル・ライブラリは、上で説明した一組の設計ルールに従い、所望の回路関数を実行させるために、任意の組合せのセルを使用することができる。ＬＣＶは、１２個程度の極めて基本的な関数しか使用していないため、ＬＣＶの原理設計は、セル・ライブラリには無関係である。つまりＬＣＶは、任意の所与のセル・ライブラリに対して設計することができる。また、必要なことは、セルのレイアウト記述のみである。
【００３３】
ＬＣＶモジュール設計：
図２２および２３Ｂに示すように、ＬＣＶ１２の基本モジュール２２００は、メモリ・ブロックＭＢ１、アナログ・ブロックＡＢ１、ＦＥＯＬ／デバイス／ゲート支配論理ブロック（ＳＣ１）、ＢＥＯＬ／相互接続支配論理ブロック（ＳＣ２）、およびこれらのブロックを制御するためのそれぞれのＪＩＧ３１０５および３１０６を備えている。図１は、所望の機能試験および性能試験を可能にするためのＪＩＧ３１０５およびＪＩＧ内部の中央の任意組合せ回路（ＳＣ１のラベルが振られている）を示している。
【００３４】
図１および２は、簡略化したＪＩＧ３１０５をより詳細に示したものである。入力および出力を備える組合せ回路ＳＣ１は、ＪＩＧ３１０５の中央に実施されている。ＪＩＧ３１０５は、その埋込み組合せの機能試験および性能試験を制御している。組合せ回路ＳＣ１の各入力Ａ、ＢおよびＣは、ＪＩＧ３１０５のＳＣＡＮ  ＩＮセル１０３に接続されている。組合せ回路ＳＣ１の各出力Ｘ１、Ｘ２は、ＪＩＧ３１０５のＳＣＡＮ  ＯＵＴセル１０４に接続されている。ＳＣＡＮ  ＩＮセル１０３およびＳＣＡＮ  ＯＵＴセル１０４は、組合せ回路ＳＣ１を取り囲んでいるループＬ１に接続されている。図２にはＳＣＡＮ  ＩＮセル１０３およびＳＣＡＮ  ＯＵＴセル１０４の２つしか示されていないが、任意の数および任意の順序のＳＣＡＮ  ＩＮセルおよびＳＣＡＮ  ＯＵＴセルが、ＪＩＧ３１０５内に可能であり、組合せ回路ＳＣ１によって与えられる任意の順序に従わせることができる。例えば、多くのＳＣＡＮ  ＩＮセル１０３およびＳＣＡＮ  ＯＵＴセル１０４を有する典型的なＪＩＧ３１０５の詳細図について、図１０に照らして以下でさらに詳細に説明する。
【００３５】
ループＬ１は、ＳＣＡＮ  ＩＮセルおよびＳＣＡＮ  ＯＵＴセルを介してデータのシフトを制御するＪＩＧ制御回路１０２によって閉路されている。また、組合せ回路ＳＣ１の性能を決定するためのカウンタＣ１が設けられている。
【００３６】
Ｉ／ＯポートＰを通してＪＩＧ３１０５にデータを書き込み、かつ、ＪＩＧから読み出すことができる。図２では、例えば幅８ビットの語を、テスタ（図示せず）からＪＩＧ３１０５へ、あるいはＪＩＧ３１０５からテスタへ転送することができる。他の任意の語長を実施することもできる。一般に、語長は、共通データ転送バスＤＴＢ（図２３Ｂに示す）を使用することにより、すべてのブロックへのアクセスを容易にするために、メモリ・ブロックＭＢ１のサイズに調整される。
【００３７】
もう一度図１および２を参照すると、ＪＩＧ３１０５に語が書き込まれると、語は、走査バス上のＳＣＡＮ  ＩＮセルおよびＳＣＡＮ  ＯＵＴセル中にシフトされる。この走査バスは実際にＪＩＧを２回ループしている。ＩＮＰＵＴ  ＬＯＯＰと呼ばれる第１のループＩ１は、ＪＩＧに書き込まれる制御信号専用である各ＳＣＡＮ  ＩＮセルの３つのＩラッチ、Ｉ１、Ｉ２およびＩ３（選択、反転およびＤＵＴ（試験中のデバイス））とＳＣＡＮ  ＯＵＴセルのＩラッチＩ４とを接続している。ＯＵＴＰＵＴ  ＬＯＯＰと呼ばれる第２のループＩ２は、組合せ回路の出力情報専用であるＳＣＡＮ  ＯＵＴセルのＯラッチとカウンタ・セルＬＳＢ０〜ＬＳＢ７およびＭＳＢ０〜ＭＳＢ７とを接続している。したがって１つのインタフェースＰが、ＪＩＧへのデータ転送およびＪＩＧからのデータ転送を処理することができる。
【００３８】
２つのループＬ１およびＬ２が、データ転送に必要なステップ数を最少にしている。入力データに必要なことは、第１のループＬ１を介して入力データをシフトさせることだけであり、また、出力データに必要なことは、出力データを第２のループＬ２へシフトさせることだけである。両方のループが接続されているため、出力データを読み出している間に、新しい入力データを書き込むことが可能である。これにより走査バスへのデータの可能アクセス速度が最速になり、試験時間が短縮され、極めて高価になる。走査バス上のデータの損失を防止するために、ＳＣＡＮ  ＩＮセルおよびＳＣＡＮ  ＯＵＴセル内のラッチのクロック信号に対抗してデータ・フローが実施されている。さらに、それぞれの追加ラッチＳＣＡＮ１およびＳＣＡＮ２が、ＩＮＰＵＴ  ＬＯＯＰとＯＵＴＰＵＴ  ＬＯＯＰの間の各渡り部分に設けられている。これらの追加ラッチは、先ずクロック信号に接続され、テスタには「可視」ではない。
【００３９】
ＪＩＧは、ＳＣＡＮ  ＩＮセル毎にラッチＩ１を使用して、組合せ回路ＳＣ１の入力信号に任意の試験パターンを置き、組合せ回路ＳＣ１の出力信号の応答を読み取ることができる。読み取られた応答は、ＳＣＡＮ  ＯＵＴセルのＯラッチに記憶される。したがって、組合せ回路ＳＣ１に対する完全な機能試験を実施することができる。
【００４０】
また、組合せ回路ＳＣ１の性能を測定するために、ＪＩＧ３１０５は、組合せ回路の１つまたは複数の出力信号Ｘ１、Ｘ２を、ＲＩＮＧ  ＢＵＳを使用して組合せ回路の１つまたは複数の入力信号Ａ、Ｂ、Ｃに接続することができる。したがって、組合せ回路ＳＣ１の入力信号Ａ、Ｂ、Ｃおよび出力信号Ｘ１、Ｘ２は、リング発振器のように接続される。リング・バスを組合せ回路ＳＣ１の入力信号に接続するためには、対応するＳＣＡＮ  ＩＮセルのＩ２ラッチに「１」が書き込まれる。リング・バスを組合せ回路ＳＣ１の出力信号に接続するためには、対応するＳＣＡＮ  ＯＵＴセルのＩ４ラッチに「１」が書き込まれる。選択経路をリンギングさせるために追加インバータを必要とする場合は、ＳＣＡＮ  ＩＮセルのＩ３ラッチに「１」が書き込まれる。ＪＩＧ３１０５内のカウンタは、ＲＩＮＧ  ＢＵＳ上の周波数をカウントしている。カウンタは、組合せ回路ＳＣ１の性能表示器である。
【００４１】
一般的にはＪＩＧの内部に任意の組合せ回路を設けることができる。ＬＣＶの目的は、歩留りおよび性能を改善することであるため、組合せ回路はプロセスおよび設計専用データ解析をサポートしなけれなばらない。そのために、２つの異なる組合せ回路がそれぞれのＪＩＧの内部に実施されており、かつ、ＬＣＶモジュールの内部に設けられている。
１．ＦＥＯＬ／デバイス／ゲート支配論理回路（ＳＣ１）
２．ＢＥＯＬ／相互接続支配論理回路（ＳＣ２）
【００４２】
この２つのブロックの考察に入る前に、ＪＩＧに関して以下の節でさらに詳細に説明する。
【００４３】
ＪＩＧ
例示的ＪＩＧ１００のエレメントを図２に示す。クロック信号ＣＬＫ、ＩＮＰＵＴ  ＬＯＯＰ（「Ｓｃａｎ１」とも呼ばれる）、ＯＵＴＰＵＴ  ＬＯＯＰ（「Ｓｃａｎ２」とも呼ばれる）、およびＲＩＮＧ  ＢＵＳの他に、ＪＩＧ上のデータ転送を制御するために複数の制御信号が使用されている。「リセット」信号は、ＪＩＧ全体のマスタ・リセットを可能にする。信号「ＭｏｄｅＳｈｉｆｔＩｎｖ」（テーブル１の「Ｅ１」および「Ｅ２」から引き出される）は、データをシフトさせるために、チェーン内のすべてのラッチを接続する。「ＭｏｄｅＳｃａｎＩｎｖ」（テーブル１の「Ｅ１」および「Ｅ２」から引き出される）信号は、ラッチによる組合せ回路の入力へのデータの書込み、および組合せ回路の出力上の応答のリード・バックを可能にする。信号「ＭｏｄｅＲｉｎｇ」（テーブル１の「ＭｏｄｅＳｃａｎＩｎｖ」および「ＦＤ１」から引き出される）は、ＪＩＧのモードを、組合せ回路の１つまたは複数の出力がＲＩＮＧ  ＢＵＳを介して組合せ回路の１つまたは複数の入力に接続されるモードにセットする。テーブル１は、これらの信号がＪＩＧ内のデータ・フローをどのように制御するかを詳細に記述したものである。ＪＩＧコントローラ１０２が含まれている。
【００４４】
【表１】
0003811649.tif 000002
【００４５】
ＳＣＡＮ  ＩＮセルおよびＳＣＡＮ  ＯＵＴセルを制御するための信号は、図２および３に示すようにＪＩＧコントローラ１０２内で生成される。左側の信号はすべてパッドへ経路化され、テスタを介して外部からアクセスすることができる信号である（Ｂｕｓ、Ｅ０、Ｅ１、Ｅ２、Ｓｃａｎ１ｉｎ、Ｓｃａｎ２ｉｎ、ＳｅｌｅｃｔおよびＳｔｒｏｂｅ）。インタフェース・ブロックＩ４６へのデータの書込み、およびインタフェース・ブロックからの読出しが可能なところにはデータ・バスが存在している（図３の場合、例えば８ビット幅であるが、任意のビット・サイズが可能である）。また、ＪＩＧ３１０５とテスタ（図示せず）の間のデータの交換を制御するための５つの信号が存在している。「ストローブ」信号はクロック信号ＣＬＫに翻訳される。「選択」信号は、メモリ・ブロックとＪＩＧのデータ・バス上での並列使用を可能にする。信号Ｅ０は、ＬＣＶモジュール内の２つのＪＩＧを区別する信号である。最後に、Ｅ１およびＥ２は、内部信号「ＭｏｄｅＳｃａｎ」および「ＭｏｄｅＳｈｉｆｔ」に翻訳される。「ＭｏｄｅＲｉｎｇ」信号は、ＪＩＧがリング発振器モードにある間はデータの転送がないため、データ・バスのビット０およびビット１から取得される。これらのすべての翻訳は、図３７に示す、「Ｒｅｓｅｔ」と呼ばれるブロックＩ８２の中で処理される。
【００４６】
また、ＪＩＧコントローラ１０２は、組合せ回路の性能測定を実行するために使用されるカウンタＩ４５を備えている。（１）組合せ回路の選択出力信号を搬送するＲｉｎｇＩｎと、（２）組合せ回路の選択出力反転信号を搬送するＲｉｎｇＩｎｖＩｎの２つのＲＩＮＧ  ＢＵＳ信号がある。各ＲＩＮＧ  ＢＵＳ信号は、４ビット・カウンタＩ４５に接続されている。非反転ＲＩＮＧ  ＢＵＳ信号に接続されたカウンタＩ４５は、このバス上で生じる立上り縁をカウントしている。反転ＲＩＮＧ  ＢＵＳ信号に接続されたカウンタは、このバス上で生じる立下り縁をカウントしている。ＲＩＮＧ  ＢＵＳ上の周波数は極めて高いため、この２つの４ビット・カウンタは、正確なカウントを可能にするためにＲＩＮＧ  ＢＵＳに極めて接近して配置され、カウントの開始および停止の間のあらゆるグリッチを防止している。次の手法が使用されている。
【００４７】
１．組合せ回路の選択出力信号をＲＩＮＧ  ＢＵＳに接続する。
２．組合せ回路の選択入力信号をＲＩＮＧ  ＢＵＳに接続する。ＲＩＮＧ  ＢＵＳがリンギングを開始する。
３．リング周波数が安定すると、開始／停止信号をＲＩＮＧ  ＢＵＳ周波数に同期させるカウンタの前段にＲＩＮＧ  ＢＵＳが接続される。そうすることにより開始／停止信号は、開始／停止信号がＲＩＮＧ  ＢＵＳ上の立上り縁または立ち下がり縁を妨害しない場合、ただカウンタに渡されるのみである。図４にこの同期化回路を示す。
４．カウンタを開始させる
５．カウントする
６．カウンタを停止させる
７．カウンタの同期化前段の作動を停止させる
８．ＲＩＮＧ  ＢＵＳへの組合せ回路の選択入力信号の接続を解除する。ＲＩＮＧ  ＢＵＳはリンギングを停止する。
９．テスタから読み取られるべくカウンタ・データの準備が整う。
【００４８】
高速４ビット・カウンタに可能なことは、カウント周期の間、１６個の立上り縁または立下り縁をカウントすることだけである。そのためにカウント時間が極めて短く、測定周波数がＲＩＮＧ  ＢＵＳ上の周波数よりはるかに遅いテスタ（図示せず）では良好に制御することができない。カウント窓を広げるために、追加１１ビット「第２段」カウンタが実施されている。図５は、２つの高速４ビット・カウンタ（図５において、Ｉ１４４およびＩ１４５のラベルが振られている）、および追加第２段１１ビットカウンタの配列を示したものである。この１１ビット・カウンタの入力は、２つの高速４ビット・カウンタのキャリー・アウト信号によって供給されている。各高速４ビット・カウンタのキャリー・アウト信号の転送周波数は、ＲＩＮＧ  ＢＵＳ上の元の周波数の１／１６である。この周波数は余りにも低すぎ、タイミングに関連するあらゆる問題の原因になるため、１１ビット・カウンタは、ＪＩＧ内の任意の場所に設けることができる。カウンタの結果をＯＵＴＰＵＴ  ＬＯＯＰに含ませるために必要な経路化努力を最小にするためにインタフェース・ブロックが選択された理由は、そのためである。
【００４９】
カウンタが、カウントした立上り縁および立下り縁の有効数を保持すると、ビット５を得るために両方の４ビット・カウンタの結果が加算される。１１ビット・カウンタは、インタフェースを介してテスタに転送される合計１６ビット語のうちの残りのビット６〜ビット１６を保持する。
【００５０】
ＲＩＮＧ  ＢＵＳ上の各立上り縁には、ＲＩＮＧ  ＢＵＳ上の立下り縁が後に続く。開始／停止信号は縁に同期化されているため、カウント周期の間、立下り縁より立上り縁の方が１つだけ多い場合（あるいはその逆）が存在する可能性がある。しかしその違いが２つ以上になることは有り得ず、したがって簡易加算回路を用いて、１６ビット・カウンタ結果の５ビット・セグメントを決定することができる。この加算器は、２つの高速４ビット・カウンタ結果のうちの小さい方を単純にビット２〜ビット５として選択することができる。１６ビット・カウンタ結果のビット１は、各高速４ビット・カウンタのビット１のＸＯＲ関数である。図６は、この簡易加算器を示したものである。
【００５１】
立上り縁あるいは立下り縁のいずれかが、組合せ回路ＳＣ１の競合状態によるグリッチを示すと、４ビット・カウンタの２つの値の差が１より大きくなることがある。これが生じるとエラー・フラグがセットされ、また、インタフェース・ブロックに転送される。エラー・ビットを計算し、かつ、いずれの４ビット・カウンタがより大きい値を保持しているか計算する回路を図７に示す。
【００５２】
「ＥｖａｌｕａｔｅＣｅｌｌ」（図５）と呼ばれる、この回路のビット−ワイズ配列により、５ビット以上あるいは３ビット以下の高速カウンタを必要とする場合に、回路を容易に変更することができる。立上り縁および立下り縁のカウントに関係しているすべての回路は、このビット−ワイズ配列を有しているため、必要に応じて高速カウンタのビット数を容易に変更することができる。インタフェース・ブロックおよびその第２段カウンタについても、同様に容易に変更することができる。
【００５３】
また、例示的ＪＩＧ３１０５は、図８に示すようにインバータ・チェーンを備えている。チェーンは任意の奇数の数のインバータを含み、その入力および出力が接続されるとリング発振器を形成する。予備試験フェーズの間、図８のこの簡易リング発振器をＲＩＮＧ  ＢＵＳに接続することにより、リング・モードの機能試験を実行することができる。また、測定結果は、ＲＩＮＧ  ＢＵＳ自体の基準性能値を提供する。さらに、カウンタおよびＪＩＧ３１０５の他の部分を試験するために、複数のＪＩＧデバッグ・モードを含むことができる。これについては、以下の「ＴｅｓｔＦｌｏｗ：ＪＩＧ  Ｔｅｓｔ」の節でより詳細に考察する。図９に「Ｒｅｓｅｔ」ブロックの修正部分を示す。
【００５４】
１９９９年１１月１８日出願の米国仮特許出願第６０／１６６，３０８号の節「Ｊｉｇ」に、ＪＩＧコントローラに使用されているすべてのブロックの詳細図、およびＳＣＡＮ  ＩＮセルおよびＳＣＡＮ  ＯＵＴセルの図が示されている。
【００５５】
ＪＩＧ内の組合せ回路
一般には任意の組合せ回路をＪＩＧ３１０５内に設け、その機能および性能を決定することができる。したがって、例えば観察された問題を研究し、解決するために、製品チップの臨界回路を単純にコピーし、ＪＩＧ中にのり付けすることができる。
【００５６】
しかしながら、あらゆるプロセスおよび設計に関連する問題を解決するために、はるかに多くの汎用組合せ回路を選択することもできる。回路には、セル・ライブラリ内に提供される、ゲートとも呼ばれる組合せセルと結合されるデバイスが含まれている。これらのエレメントは、所与の仕様を実行するブロックにまとめて接続されている。したがって、歩留り測定および性能測定のために解析される基本的に２つのレベル「デバイス／ゲート」および「相互接続」が存在している。
【００５７】
回路の製造に関しては、デバイスおよび相互接続は、異なるレイアウトで製造される。フロント・エンド・オブ・ライン（ＦＥＯＬ）はデバイスを製造し、バック・エンド・オブ・ライン（ＢＥＯＬ）は相互接続を製造している。
【００５８】
したがって、ＦＥＯＬ／デバイス／ゲート支配論理回路ＳＣ１を含むＪＩＧ３１０５と、ＢＥＯＬ／相互接続支配論理回路ＳＣ２を含むＪＩＧ３１０６の２つのＪＩＧを使用することが好ましい。
【００５９】
ＦＥＯＬ／デバイス／ゲート支配論理組合せ回路（ＳＣ１）
ＪＩＧ３１０５内に組合せ回路として設けられるＦＥＯＬ／デバイス／ゲート支配論理組合せ回路ＳＣ１の目的は、デバイスおよびゲートの歩留りおよび性能に関する情報を得ることである。したがって、回路ＳＣ１の相互接続部分は、可能な限り小さくなければならない。また、回路の機能は以下に列記するようなものでなければならない。
【００６０】
１．試験を平易にするために平易な機能を提供する；
２．相当なチップ面積を可能な限り少ない入力信号および出力信号で満たすために、可能な限り多くのゲートを提供する；
３．回路故障の原因となったデバイス／ゲートに対する故障試験パターンのバック・トレースが可能である；
４．ＪＩＧ制御性能測定に依存する経路遅延に関する結論を可能にするために、入力信号と出力信号の間に異なる数のゲートを含む；
【００６１】
これらの目標を満たす一例示的回路は、整数値の平方根を計算するための組合せ回路である：
【数１】
ＯＵＴＰＵＴ＝ｓｑｒｔ（ＩＮＰＵＴ）
【００６２】
したがって、この回路の入力信号に、例えば２ビット整数値１１１１１１（６４）が印加されると、出力は２ビット整数値１１１（８）を提供する。機能記述は平易（わずかに１行）であり、したがって試験ベクトルの生成も容易である。
【００６３】
回路がｎ個の出力信号を有している場合、その２倍の入力信号が必要である。ゲート数したがって回路を実施するための面積が、入力信号および出力信号の数の二乗で増加する。故障試験ベクトルのバック・トレースおよび異なる経路長も、平方根関数の実施方法によって決まる。
【００６４】
本明細書において示す図では、ニュートン−ラフソン・アルゴリズムに基づく実施態様が選択されているが、他の任意のアルゴリズムを選択することもできる。ここでは、例えば平方根組合せ回路（ＳＱＲＴ）は、１６個の入力信号および８個の出力信号を使用して実施されている。他の任意の数を選択して、所与のＪＩＧ面積を満たすこともできる。１９９９年１１月１８日出願の米国仮特許出願第６０／１６６，３０８号の節「Ｓｔａｎｄａｒｄ  Ｃｅｌｌ  Ｂｌｏｃｋ１（ＳＣ１）」に、このＳＱＲＴの詳細図が示されている。
【００６５】
回路の歩留りおよび性能にゲート密度が大きく影響することが知られているため、図１０および１１に示すように、ＦＥＯＬ／デバイス／ゲート支配論理回路（ＳＣ１）を形成するために３つのＳＱＲＴが１つのＪＩＧ内に設けられ、経路化されている。３つの組合せ回路（この例では、３つのＳＱＲＴ回路）の図は同一であるが、ほぼスケール通りである図１２に示すように、３つのレベルのゲートおよびデバイス密度を実現するために、配置が異なり、かつ、経路も異なっている。
【００６６】
図１０は、７２個の接続部（辺当たり１８個）を有する組合せ回路ＳＣ１の実際のＪＩＧ構成を示したものである。ＳＣＡＮ  ＩＮブロックおよびＳＣＡＮ  ＯＵＴブロックは、存在する接続部の数に対して二重化されている。
【００６７】
各ＳＱＲＴ関数（ＳＱＲＴ  Ａ、ＳＱＲＴ  Ｂ、およびＳＱＲＴ  Ｃ）は、約１８，０００個のデバイスを有している。ＳＱＲＴ  Ａの大きさは、ＳＱＲＴ  Ｂの大きさの１．５倍であり、また、ＳＱＲＴ  Ｂの大きさは、ＳＱＲＴ  Ｃの大きさの１．５倍である。各経路の独立した制御は、合成中に演習することができる。
【００６８】
試験およびいくつかのタイミング図に関して、以下の「Ｔｅｓｔ  Ｆｌｏｗ」の節でさらに詳細に考察する。
【００６９】
ＢＥＯＬ／相互接続支配論理組合せ回路（ＳＣ２）
ＪＩＧ３１０６内に設けられるＢＥＯＬ／相互接続支配回路ＳＣ２の目的は、相互接続エレメントの歩留りおよび性能に関する情報を得ることである。したがって、回路のデバイス／ゲート部分は、可能な限り小さくなければならない。また、回路の機能は以下に列記するようなものでなければならない。
【００７０】
１．試験を単純にするために単純な機能を提供する；
２．相当なチップ面積を可能な限り少ない入力信号および出力信号で満たすために、可能な限り多くの相互接続線を個別接続に提供する；
３．回路故障の原因となった相互接続線およびレベルに対する故障試験パターンのバック・トレースが可能である；
４．ＪＩＧ制御性能測定に依存する経路遅延に関する結論を可能にするために、入力信号と出力信号の間に異なる長さの相互接続線を含む；
５．クロス・トークに関連する歩留り損失および性能損失を可能にする；
【００７１】
これらの目標を満たす一例示的回路は、２つのゲートの間に長い相互接続線を使用するリング発振器である。ＢＥＯＬ／相互接続支配論理回路（ＳＣ２）の場合、リング発振器の２つのゲートの間に、数本の異なる線が実際に設けられている。図１３は、リング発振器を形成するゲート１３０４のチェーン１３０２をさらに示したものである。この実施例で選択されているゲートのタイプは、ＮＡＮＤゲート１３０４であるが、この回路を構築するために他の任意のゲートを選択することもできる。また、任意の数のゲートをチェーン１３０２に使用してリング発振器を実施することができる。一般にはチェーン１３０２内のゲート１３０４の数は、製品チップの典型的な経路のゲート数に対応させなければならない。信号は、奇数の数（例えば図の場合、５３個）のゲートを通過した後、選択回路１３１０によって選択される相互接続線のグループに接続される。線は、線の様式および長さにグループ化されている。
【００７２】
線の様式には、他にもあるが以下が含まれる。
・バス・タイプ並列走行線
・図１４Ａおよび１４Ｂに示すランダム経路線
・相互接続線のレベル／層
・単層線
・ビア・チェーン
【００７３】
異なる線長の値は、少なくとも１マグニチュードの値をカバーしなければならない。テーブル２および３は、線の様式および線長値のための可能デザイン・オブ・エクスペリメント（ＤＯＥ）を示したものである。テーブル３において、「ＥＷ」が東西を表し、「ＮＳ」が南北を表すことに留意されたい。一般には実施される線の本数は、ＪＩＧ３１０６のＳＣＡＮ  ＩＮセルおよびＳＣＡＮ  ＯＵＴセルの数によってのみ制限される。クロス・トークに関連する性能測定を可能にするために、各線をいくつかの可能信号にセットすることができる。そのために、図１５に示す選択回路が使用されている。
【００７４】
【表２】
0003811649.tif 000003
【００７５】
【表３】
0003811649.tif 000004
【００７６】
したがって、例えば各線を以下のようにすることができる。
１．常に「１」にセットする
２．常に「０」にセットする
３．リング発振器チェーン内に接続する（全周波数）
４．周波数分周器を介してリング発振器に接続する（半周波数）
５．シフトされたリング発振器周波数に接続する
６．浮動
【００７７】
例えば、図１３に示すＳＣ２の場合、合計１０本の相互接続線が実施されている。一般には任意の線数で実施することができる。
【００７８】
ＪＩＧ３１０６内の所与の面積を満たすために、ＢＥＯＬ／相互接続支配論理回路（ＳＣ２）は１個ではなく数個の、上で説明した同一相互接続線構成を有するリング発振器を実際に含んでいる。リング発振器間の相違は、選択されたゲートの種類である。図１６は、６つの異なるゲート、ＮＡＮＤ、ＡＮＤ、ＩＮＶＥＲＴＥＲ、ＢＵＦＦＥＲ、ＭＵＸデータ経路、およびＭＵＸ選択経路を有するＳＣ２の図を示したものである。一般には、ＪＩＧ３１０６内の所与の面積を満杯にするために任意の数のゲートを選択することができる。図１７は、ＳＣ２を形成するための、ＪＩＧ３１０６内部の異なるリング発振器の設置方法を示したものである。図１８は、この実施例ＳＣ２のレイアウトを示したものである。リング発振器のゲートは、回路の中央に設けられている。これらは、中央ブロックの左右の２つの相互接続ブロックである。
【００７９】
１９９９年１１月１８日出願の米国仮特許出願第６０／１６６，３０８号の節「Ｓｔａｎｄａｒｄ  Ｃｅｌｌ  Ｂｌｏｃｋ２（ＳＣ２）」に、この実施例ＳＣ２の詳細図およびタイミング図が示されている。
【００８０】
メモリ・ブロック
メモリ・ブロックは製品チップの中で広く使用され、機能試験が簡単なことで知られているため、少なくとも１つのメモリ・ブロックが、各ＬＣＶモジュールの中で実施されている。図１９は、メモリ１９０２がどのようにしてＬＣＶモジュール１２に埋め込まれるかを示したものである。メモリ・ブロックのすべての信号は、ＪＩＧ３１０５、３１０６を使用している同一データ転送バスＤＴＢに接続されている。そのために、メモリ・アドレス信号は、この実施例では９ビット幅である「ＥｎａｂｌｅＡｄｄｒｅｓｓ」ブロック１９０４を通過している。メモリ・データ信号は、この実施例では８ビット幅である「ＥｎａｂｌｅＤａｔａ」ブロック１９０６を通過している。両ブロックは、データ転送全体およびメモリ・ブロック選択を処理する「Ｒｅｓｔ２」ブロック１９０８によって制御されている。
【００８１】
ＬＣＶメモリ・ブロックＭＢ１の場合、データおよびアドレスのビット−ワイズ設計がブロック１９０４および１９０６を個々にイネーブルするため、任意の数のアドレス線およびデータ線を処理することができる。メモリ・ブロックＭＢ１は、それだけではないが、ＲＯＭ、ＲＡＭ、ＤＲＡＭ、ＳＲＡＭ、ＳＤＲＡＭ、ＥＤＲＡＭ、ＦｌａｓｈＲＡＭ、ＥＥＰＲＯＭを含むことができる。
【００８２】
１９９９年１１月１８日出願の米国仮特許出願第６０／１６６，３０８号の節「ＳＲＡＭ」に、一例示的メモリ・ブロックの詳細図およびタイミング図が示されている。
【００８３】
アナログ・ブロック
混合信号設計をサポートするプロセスの場合、ＬＣＶモジュールにアナログ・ブロックＡＢ１を追加することもできる。既に説明した論理ブロックとは対照的に、アナログ・ブロックＡＢ１は、パラメトリック・アナログ試験を可能にする個々の組のピンを有している。通常、アナログ・ブロックＡＢ１は、他にもあるが、
【００８４】
１．Ｉｄｒ  変化
２．例えば次のようなデバイスのローカルおよびグローバル整合
（ａ）トランジスタ
（ｂ）抵抗器
（ｃ）コンデンサ
３．漏れ
４．プラズマ誘導損傷（ＰＩＤ）
５．プロセス・ネイバーフッド（ＰＮ）依存パラメータ変化
６．デバイス・ネイバーフッド（ＤＮ）依存パラメータ変化
を抽出することができる小型標準回路を含んでいる。
【００８５】
また、アナログ・ブロックＡＢ１は、他にもあるが、
１．ＶＣＯ
２．ＰＬＬ
３．異なる負荷を有するリング発振器
などの、しばしば標準回路として使用される回路を含むこともできる。
【００８６】
図２０は、特定製品の最も広く使用されるユニットに個別化されたアナログ・ブロックの実施例を示したものである。
【００８７】
これらのデバイスおよび小型回路の多くは、アナログ・ブロック内で複数回にわたって実施される。その場合、本明細書において詳細に説明するデザイン・オブ・エクスペリメント（ＤＯＥ）に従うこれらの回路間に特定の設計変化が存在する。このようなＤＯＥレベルは、他にもあるが、テーブル４で選択されるパラメータを含むことができる。
【００８８】
【表４】
0003811649.tif 000005
【００８９】
また、アナログ・ブロックの例示的実施形態には、実施されているＰＤＦサーキット・サーファ・モデルの較正に必要なパラメータを抽出するために必要なあらゆる回路が含まれている。また、アナログ・ブロックには、Ｃａｌｉｆｏｒｎｉａ州Ｓａｎ  ＪｏｓｅのＰＤＦ  Ｓｏｌｕｔｉｏｎｓ社によって製造されたサーキット・サーファ・モデルの較正に必要なパラメータを抽出するために必要なあらゆる回路が含まれている。
【００９０】
１９９９年１１月１８日出願の米国仮特許出願第６０／１６６，３０８号の仮特許の節「Ａｎａｌｏｇ  Ｂｌｏｃｋ」に、アナログ・ブロック実施例の詳細図、いくつかのタイミング図、および試験セットアップが示されている。
【００９１】
ＬＣＶモジュールおよびユニットへのジグ、ＳＣ１、ＳＣ２、および、メモリ・ブロックのアセンブリ
上記に説明した全てのブロックが設計されたなら、図２２に示すＬＣＶモジュール２２００を組み立てることが可能となる。上記に触れたように、各ＬＣＶ論理モジュールは以下を含む。
【００９２】
・ＦＥＯＬ／デバイス／ゲート主体の組合せ回路（ＳＣ１）を含むＪＩＧ３１０５
・ＢＥＯＬ／相互接続主体の組合せ回路（ＳＣ２）を含むＪＩＧ３１０６
・メモリ・ブロックＭＢ１
・アナログ・ブロックＡＢ１
【００９３】
アナログ・ブロックＡＢ１は、パラメトリック・テストを必要とするため、通常、パラメータ試験を最も良く支援するために選択される、パッド２３０２の個々のセット２２０２に接続される。
【００９４】
３つの論理ブロックＳＣ１、ＳＣ２、および、メモリ・ブロックは、ブロックからテスタおよび後方に情報を転送するために、１つのＤＡＴＡ  ＴＲＡＮＳＦＥＲ  ＢＵＳ（ＤＴＢ）を使用する必要がある。ＪＩＧ３１０５、３１０６が、いかなるＤＴＢに対しても設計できる一方、メモリ・ブロックは、データがどのようにしてＤＴＢ上で転送されなければならないかを指令する特定のアドレス指定およびデータ・スキームを通常有する。ＤＴＢを可能な限り小さく保つために、ＤＴＢを以下のように定義することが推奨される。
【００９５】
・メモリ・セルから必要とされるアドレス・ビット
・メモリ・セルから必要とされるデータ・ビット
・メモリ・セルから必要とされる制御ビット
【００９６】
図２１の実施例において、これは、総計して以下となる。
・９本のアドレス回線
・８本のデータ回線
・２本の制御回線（メモリ・ストロボおよびメモリＲ／Ｗ）
【００９７】
この時点で、ＪＩＧインタフェース・ブロックは、この特定の数値に一致させるために調整される。同一のＪＩＧを、その制御信号を共有して並列に実行することが可能であるため、同じＴＤＢを加えるために２つの同一のＪＩＧが選択されている。１つのＪＩＧのデータ信号は、メモリ・ブロックによっても使用されているデータ回線を使用する。第２のＪＩＧのデータ回線は、メモリ・ブロックによっても使用されているアドレス回線を使用する。このため、各組合せブロックＳＣ１およびＳＣ２は、同じＤＴＢ内で２回実施される。図２１はこのＬＣＶユニットを示し、これは２つのＬＣＶモジュールを含む。メモリ・ブロックまたは組合せ回路ＳＣ１／ＳＣ２のアドレス指定を可能にするために、信号「Ｓｅｌｅｃｔ」がＤＴＢに追加される。２つのＬＣＶモジュール信号のメモリ・ブロックを区別するために、アドレス・ビット「Ｅ０」が、ＤＴＢにさらに追加される。この信号も、２つのＳＣ１ブロックまたは２つのＳＣ２ブロックのいずれかも、同様に、アドレス指定するために使用することができる。選択された８ビット／９アドレス／２制御信号メモリ・ブロックの実施例において、最後のＤＴＢは２１ビットを有する。テーブル５に、この実施例のためのＤＴＢアドレス指定方式を要約する。
【００９８】
選択されたメモリ・ブロックによっては、他のＤＴＢを、効率的なデータ転送が可能となるように設計することもできる。そのため、各メモリ・ブロックは、試験の目的のために個々にアクセスすることができる。２つのＳＣ１  ＪＩＧ３１０５は、それらが異なったデータ・ビットを使用できるため、それらの制御信号（Ｓｔｒｏｂｅ、Ｓｅｌｅｃｔ、Ｅ１、Ｅ２）を共有して並列にアクセスされる。２つのＳＣ２  ＪＩＧ３１０６は、それらが異なったデータ・ビットを使用できるため、それらの制御信号（Ｓｔｒｏｂｅ、Ｓｅｌｅｃｔ、Ｅ１、Ｅ２）を共有して、同様に、並列にアクセスされる。そのため、４回のシーケンス試験において、２つのＬＣＶモジュールの全てのブロックはアクセスすることができる。
【００９９】
【表５】
0003811649.tif 000006
【０１００】
ＬＣＶのためにＤＴＢを定義するためにこれらの指針に従うと、いくつかのＬＣＶモジュールは、１つのＤＴＢを共有することができる。にもかかわらず、より多くのＬＣＶモジュールはＤＴＢを共有し、より多くのシーケンス試験を実行しなければならない。したがって、試験にかかる時間が重要となることがある。ＬＣＶ全体のパッドの総数が与えられれば、共通のＤＴＢ上の２つ以上のＬＣＶモジュールを配線しないことが、通常、最も効率的である。
【０１０１】
変形形態のＤＯＥに基づく設計
ＬＣＶの目標は、歩留まりおよび性能に関する情報を提供することである。したがって、設計およびプロセスに関する問題は、設計に含まれる。例示的なＬＣＶにおいて、デバイス／ゲートに関する設計の問題は、ＳＣ１において実施される。相互接続に関する設計の問題は、ＳＣ２内で実施される。にもかかわらず、製造の間には、設計の一部ではない回路に様々な変更を適用することができる。これらの変更は、製造の間に適用されるプロセスのステップ、および／または、設計／レイアウトの周辺環境によるもののいずれかである。
【０１０２】
そのため、そのような変更に対する「デザイン・オブ・エクスペリメント（ＤＯＥ）」手法が、組合せ回路、メモリ回路、並びに、アナログ・ブロックの選択された部分、および／または、層／レベルに適用されている。ＪＩＧ３１０５、３１０６、メモリ・ブロック・インタフェース３１００、および、ＤＴＢ３１０２は、全ての環境下でそれらの機能を保証するために変更されずに残る。
【０１０３】
組合せ回路ＳＣ１、ＳＣ２、メモリ・ブロック、並びに、アナログ・ブロックに対して、そのようなＤＯＥレベルは含むことができるが、テーブル６で選択されたパラメータに限定されない。入力パラメータ、ＤＯＥパラメータ、および、ＤＯＥレベルの選択は、図３１および３２を参照して、本明細書の上記および以下に述べる。
【０１０４】
【表６】
0003811649.tif 000007
【０１０５】
どの入力パラメータ、ＤＯＥパラメータ、および、レベルを使用するかの選択は、上記および以下に述べる。ＪＩＧおよび他の全ての制御回路は、全ての環境下でそれらの機能を保証するために変更されずに残る。
【０１０６】
変形形態の数と各ＬＣＶブロックの大きさとの間には、交換がなりたつ。メモリ・ブロックがＬＣＶモジュールの一部であれば、ＬＣＶブロックを効率的に設計するために必要な最小の領域を決定するために、通常は、メモリ・ブロックの大きさが取られる。ＪＩＧの１つの次元（例えば、高さ）は、メモリ・ブロック、ＳＣ１、および、ＳＣ２を含む長方形を形成するために、メモリ・ブロックの１つの次元を一致させるために選択される。続いて、各ＪＩＧのための第２の次元（例えば、幅）が任意に選択できるため、すぐに達成できるＪＩＧに適合するために、組合せ回路が設計される。
【０１０７】
最後に、チップの最大の大きさに従ってＤＯＥレベルが選択される。テーブル７は、２４個のモジュール２２００を含むＬＣＶチップ１２全体のレイアウトを含む１つの考えられるＤＯＥ配列を示す。テーブル７中の各欄は、個々の異なるモジュール２２００内の状態を表す。
【０１０８】
【表７】
0003811649.tif 000008
【表８】
0003811649.tif 000009
【表９】
0003811649.tif 000010
【表１０】
0003811649.tif 000011
【表１１】
0003811649.tif 000012
【０１０９】
「ＡＡ充填なし」は、必要な構造からの活性領域はちょうどあるが、ダミー追加の充填はないことを示唆する。「ダミー充填」は、設計を均一に見せるためにそこに存在するが機能は持たない追加の層状要素である。
【０１１０】
平面図（場所と経路）
全ての回路が設計されたなら、ＬＣＶに基づいた歩留まりおよび性能の結果が、本来の製品設計をできる限り近く反映することを確保するために、それらは、製品チップを設計するために使用されるのと同じ手順を使用して、配置され、経路決定される。測定結果に及ぼすＲＩＮＧ  ＢＵＳの影響を最小に抑えるために、例外は、特にＲＩＮＧ  ＢＵＳに関して、ＪＩＧ３１０５、３１０６内に作られる。ＲＩＮＧ  ＢＵＳの遅延をできるだけ小さく保つために、これは、４つの全ての側面（頂部、左、底部、右）に対して接地されたプレートによって完全にシールドされた４本の伝送回線としてレイアウトされる。４本の線はＪＩＧの各コーナーに４つのベントを有するだけである。
【０１１１】
図２２は例示的ＬＣＶモジュール２２００のレイアウトを示し、ここには、メモリ・ブロックＭＢ１、ＳＣ１、ＳＣ２、並びに、アナログ・ブロックＡＢ１が見える。アナログ・ブロックＡＢ２はパラメータ試験を最も良く支援するために、個々の２×ｎパッド・フレーム２２０２を有する。他の３つの論理ブロック３１０５、３１０６、ＭＢ１は、境界パッド・フレームに経路決定されなければならないＤＴＢに配線される。図２３Ａは、１２個のユニット２３０２を有するＬＣＶ１２全体を示し、各ユニット２３０２は、２個のＬＣＶモジュール２２００を含む。当業者は、モジュールの組が、互いに関して垂直または水平のいずれかに配置されるユニットをすぐに設計することができる。他の構成は、上記に詳細に説明するように設計することができる。
【０１１２】
電源の経路決定に関しては、図２４に示すいくつかの個々の電源パッド２２０２を使用するのが好ましい。ここで、例えば、各コーナーの６個のＬＣＶモジュール２２００は同じ電源を共有するが、各コーナーには個々の電源がある。したがって、ＬＣＶモジュールの１つが重大な歩留まりの問題をもたらす場合でも、これらのモジュールはＬＣＶ全体の機能に影響を及ぼすことがない。
【０１１３】
設計フローの自動化
ＬＣＶモジュール２２００の模式図を見ると、これらの回路の多くは、現在のライブラリ内の標準的なカスタマ／製品ＡＳＩＣツールを使用して配置し、経路決定することができる。上記に説明した設計フローのいくつかのステップは、上記に説明したＬＣＶ全体の設計フローを自動化するためのソフトウェア・ツールで実施されるアルゴリズムを使用する。
【０１１４】
１．ＳＣ２の相互接続の経路決定
２．１つのＬＣＶモジュール内のブロックのレイアウトに対する、ＤＯＥに固有の変更
３．伝送回線ＲＩＮＧ  ＢＵＳを可能にするためのＪＩＧ３１０５の配置および経路
４．現在のセル・ライブラリに基づいた次世代のセル・ライブラリの作成
５．次世代のデザイン・ルールを満たすための設計のスケール決定
６．将来のセル・ライブラリのためのＬＶＳ機能チェック
７．試験ベクトルの作成
８．試験の解析
【０１１５】
これらのツールは、カスタマ・セル・ライブラリ、および、そのデザイン・ルールの対応するセットのみを使用する論理特徴付けビヒクル全体の完全自動作成を可能にする。
【０１１６】
２．試験のフロー
上記に説明したように、ＬＣＶモジュールは３つの異なったアクセス可能のブロックを有する。
１．埋め込み組合せ回路を備えたＪＩＧ３１０５
２．メモリ・ブロックＭＢ１
３．アナログ・ブロックＡＢ１
【０１１７】
これらの各々に対して、以下の項で説明する異なった試験方式がある。
【０１１８】
ＪＩＧに埋め込まれた組合せ回路
例示的なＪＩＧ３１０５、および、その埋め込み組合せ回路は、３つの異なった動作モードを有する。
１．組合せ回路の機能試験
２．組合せ回路のリング試験
３．ＪＩＧ試験
【０１１９】
組合せ回路の機能試験
ＪＩＧにアクセスし、制御するために、テーブル１に要約したステップのシーケンスがある。ＪＩＧに埋め込まれた組合せ回路の機能試験を行うために、テーブル１に説明したステップが、図２５に示す順序で適用される。
【０１２０】
図２５を参照すると、第１のデータは、ＤＴＢを介してＪＩＧ３１０５に書き込まれる（テーブル１のＩＤ１）。続いて、これらのデータは、ＳＣＡＮ  ＩＮセルにシフトされ、そのため、データは、ＪＩＧに埋め込まれた組合せ回路に適用することができる（各データのシフトについて、テーブル１のＩＤ２）。ステップ１および２のシーケンスは、ＩＮＰＵＴ  ＬＯＯＰ上にある、ＳＣＡＮ  ＩＮセルおよびＳＣＡＮ  ＯＵＴセルの全てのラッチがロードされるまで繰り返される。続いて、テーブル１のステップＩＤ５において、ＳＣＡＮ  ＩＮセルのデータは、組合せ回路の入力信号に送られる。次のステップにおいて、組合せ回路の出力信号に対する組合せ回路の応答は、ＳＣＡＮ  ＯＵＴセルにロードされる（テーブル１、ＩＤ４）。ＯＵＴＰＵＴ  ＬＯＯＰ上のラッチ内の第１のｂデータ・ビットを、インタフェース・ブロックにシフト（テーブル１、ＩＤ２）した後、テスタは、ＪＩＧからデータを読み出すことができる（テーブル１、ＩＤ３）。ステップ２およびステップ３のシーケンスは、テスタによって、全ての出力データが読み出されるまで繰り返される。図２６は、ＪＩＧ３１０５内に埋め込まれた組合せ回路の完全な機能試験サイクルのタイミング図を示す。
【０１２１】
組合せ回路のリング試験
ＪＩＧ３１０５にアクセスし、制御するために、テーブル１に要約したステップのシーケンスがある。ＪＩＧ３１０５に埋め込まれた組合せ回路のリング試験を行うために、テーブル１（上記）に説明したステップが、２７に述べた順序で適用される。
【０１２２】
第１のデータは、ＤＴＢを介してＪＩＧに書き込まれる（テーブル１、ＩＤ１）。続いて、これらのデータは、ＳＣＡＮ  ＩＮセル内にシフトされ、そのため、データは、ＪＩＧ内に埋め込まれた組合せ回路に適用することができる（各データ・シフトに対して、テーブル１のＩＤ２）。ステップ１およびステップ２のシーケンスは、ＩＮＰＵＴ  ＬＯＯＰ上にあるＳＣＡＮ  ＩＮセルおよびＳＣＡＮ  ＯＵＴセルの全てのラッチがロードされるまで、繰り返される。続いて、テーブル１のステップＩＤ５において、ＳＣＡＮ  ＩＮセルのデータは、組合せ回路の入力信号に送られる。さらに、組合せ回路の選択された出力信号は、ＲＩＮＧ  ＢＵＳに接続される。テーブル１のステップＩＤ６において、選択された入力信号は、ＲＩＮＧ  ＢＵＳに接続され、これは、回路の振動を開始させる。テーブル１のステップＩＤ７において、ＲＩＮＧ  ＢＵＳの周波数は、カウンタの開始／停止信号に同期される。最後に、テーブル１のステップＩＤ８において、カウンタは、ＲＩＮＧ  ＢＵＳの立上りおよび立下りのエッジの計数を開始する。テーブル１のステップＩＤ７に戻ることがカウンタを停止し、それによって、カウンタは、この時点で、ステップＩＤ８が有効であった時間の間に計数されたエッジの総数を保持する。ＲＩＮＧ  ＢＵＳから同期回路を切断し（ＩＤ６）、組合せ回路の入力信号を切断（ＩＤ５）した後、ＲＩＮＧ  ＢＵＳは、振動を停止する。ステップＩＤ４において、カウンタの結果は、ＪＩＧのインタフェース・ブロックに送られる。この時点で、テスタは、ＪＩＧのインタフェース・ブロックからデータを読み出すことができる（ＩＤ３）。次いで、ＯＵＴＰＵＴ  ＬＯＯＰ上にあるラッチ中のデータならびに残りのカウンタ・ビットは、インタフェース・ブロック（ＩＤ２）中にシフトしなければならない。ステップ３および２のシーケンスは、全ての出力データがテスタによって読み出されるまで繰り返される。図２８は、ＪＩＧ内に埋め込まれた組合せ回路の完全なリング試験のサイクルのタイミング図を示す。
【０１２３】
ＪＩＧ試験
ＪＩＧ３１０５内に埋め込まれた組合せ回路を試験する前に、ＪＩＧ自体の機能が試験される。第１の試験はＤＴＢ、および、ＪＩＧにデータを書き込み、それを読み出す能力をチェックする。これが成功したならば、ＳＣＡＮ試験が適用される。ＳＣＡＮ試験において、データは、ＪＩＧ３１０５に書き込まれ、続いて、Ｉ／Ｏインタフェースに同じデータが再び現われるまで、２つのループの全てのラッチを介してシフトされる。したがって、これらのデータはテスタから読み出すことができ、ＪＩＧに元々書き込まれていたデータと同一でなければならない。
【０１２４】
これらの基本的なＪＩＧ試験に加えて、いかなるＪＩＧに関する試験の問題もデバグするために、追加の試験がある。機能およびリング試験の間は、データバスが使用されないため、これらの信号は、追加のＪＩＧ試験をアドレス指定するために使用することができる。以下のテーブルに、これらのＪＩＧモードにどのようにしてアクセスするかを要約する。
【０１２５】
【表１２】
0003811649.tif 000013
【０１２６】
例えば、ＦＤ６およびＦＤ７は、埋め込み組合せ回路にアクセスするために、特別な試験モードと定期的なＪＩＧ動作とを区別するために使用される。（ＦＤ７，ＦＤ６）＝（０，０）は定期的な試験モードを示す。（ＦＤ７，ＦＤ６）＝（０，１）は、特別なカウンタ試験を示す。もしＦＤ２が「１」に設定されていれば、ＦＤ４信号は、ＲＩＮＧ  ＢＵＳに接続される。もしＦＤ３が「１」に設定されていれば、ＦＤ４における信号は反転され、反転されたＲＩＮＧ  ＢＵＳに接続される。そのため、カウンタが機能しているかどうか、および、エラー・フラグの認識が正確に機能しているかどうかをチェックするために、テスタから、立上りおよび立下りの特定の数を適用することが可能になる。
【０１２７】
図２９は、例示的ＪＩＧ試験のタイミング図である。
【０１２８】
（ＦＤ７，ＦＤ６）＝（１，０）は、ＪＩＧ内のインバータ・チェーンのリング試験を示す。ＦＤ５は、インバータ・チェーンの長さを制御するために使用することができる。したがって、リング試験自体は、上記の項で説明したように、ＦＤ１およびＦＤ２を使用して通常のように行われる。
【０１２９】
ＪＩＧの機能を保証するために、ＪＩＧ試験は、埋め込み組合せ回路ＳＣ１の機能試験およびリング試験に先立って実行される。これらの結果は、ＪＩＧの内部インバータ・チェーンの参照周波数測定と並んで、以下を提供する。
【０１３０】
１．埋め込み組合せ回路に適用されるＤＯＥの変更とは関係のない空間的（チップ内）歩留まりの傾向
２．埋め込み組合せ回路に適用されるＤＯＥの変更とは関係のない空間的（チップ内）性能の傾向
３．ＬＣＶのＪＩＧ内の個々の組合せ回路の各々に対するＤＯＥ依存の変更からの空間的（チップ内）傾向を解析するための能力
【０１３１】
メモリ試験
ＤＴＢは、メモリ・ブロック内に埋め込まれたメモリ・セルの機能がアクセスできる方法で設計される。信号「Ｓｅｌｅｃｔ」および「Ｅ０」のみがメモリ・ブロックをアドレス指定するために正確に設定されなければならない。したがって、通常のメモリ試験は、いかなる変更もなしにメモリ・ブロックに適用することができる。異なる変形形態からのデータを比較することは、以下を提供する。
・ＤＯＥ固有の歩留まりの影響
・ＤＯＥ固有の性能の影響
【０１３２】
図３０は、製造されたＬＣＶから測定されたいくつかの結果を含むタイミング図である。
【０１３３】
アナログ試験
アナログ・ブロックの試験は、アナログ・ブロック内にどのようなアナログ回路が実装されたかに依存する。このことが、ＬＣＶの設計の入力パラメータとして提供されたセル・ライブラリに高度に依存するため、試験はＬＣＶに従って個々に設定されなければならない。
【０１３４】
例であるアナログ・ブロックのタイミング図および試験セットアップは、米国仮特許出願第６０／１６６，３０８号の「Ａｎａｌｏｇ  Ｂｌｏｃｋ」の項に見ることができる。
【０１３５】
例示的ＬＣＶは上記に説明したが、当業者は、他の特徴付けビヒクルも、上記に説明した製品歩留まり予測のためのシステムおよび方法のために使用できることを認識する。
【０１３６】
図３１を再び参照する。上述したように、歩留まりモデル１６は、特徴付けビヒクル１２によって定義されたレチクル・セットを使用する選択された作製プロセスのステップを経験しているウェハの少なくとも一部から測定されたデータから構築されるのが好ましい。好ましい実施形態において、歩留まりは、ランダムおよび体系的なコンポーネントの製品としてモデル化される。
【数２】
0003811649.tif 000014
【０１３７】
以下は、ＹｓＩおよびＹｒＪを決定するための方法および技術である。
【０１３８】
体系的歩留まりのモデル化
非常に多くのタイプの体系的歩留まり損失メカニズムがあり、それらが、製造設備毎に変化するため、考えられる全ての体系的歩留まりモデルを一覧することは、現実的でない。しかし、以下に、２つの非常に一般的な技法を説明し、特に本明細書に説明する特徴付けビヒクルおよび方法論の流れの範囲内で、それらの用途の例を与える。
【０１３９】
領域に基づいたモデル
領域に基づいたモデルは、以下のように書くことができる。
【数３】
0003811649.tif 000015
【０１４０】
ここで、ｑは線幅、線間隔、長さ、幅／間隔の比、密度などの特徴付けビヒクル内で調査された設計要因である。Ｙｏ（ｑ）は、特徴付けビヒクルからの設計ファクタｑをもつ構造の収率である。Ａ０（ｑ）はこの構造の短絡可能な領域であり、Ａ（ｑ）は製品レイアウト上のタイプｑの全ての例の短絡可能な領域である。Ｙｒ（ｑ）は、ランダムな欠陥のみが歩留まり損失メカニズムであったと仮定したこの構造の予測された歩留まりである。この量を計算するための手順を、ランダムな歩留まりモデルと関連して以下に説明する。
【０１４１】
短絡可能な領域の定義は、図３３に示す実施例によって最も良く示される。このタイプの試験的構造は、製造設備が、間隔ｓを備えた曲がりを有する幅広い線を生産することが可能であるかどうかを決定するために使用することができる。このサンプル試験構造において、短絡は、ターミナル（１）と（２）との間に電圧を印加すること、および、ターミナル（１）から（２）に流れる電流を測定することによって測定される。もしこの電流が指定されたしきい値（通常、１〜１００ナノアンペア）より大きければ、短絡が検出される。短絡可能な領域は、ブリッジングが起これば、短絡が測定される領域であると定義される。図３３の実施例において、短絡可能な領域は、ほぼｘ＊ｓ）である。Ａ（ｑ）の項は、製品レイアウトの図３３に示す正確な、または、ほぼ正確なパターン（すなわち、間隔ｓおよび４５度の曲がりを備えた大きな線）の全てが存在する短絡可能な領域である。Ｙｒ（ｑ）の項は、以下に説明する臨界領域法を使用して、この特定の構造のランダムな歩留まりの限界を予測することによって抽出される。
【０１４２】
このモデルの有効性は、特徴付けビヒクルに配置された構造の数および大きさと同程度に良好なだけであることを認識することは重要である。例えば、もし図３３に示す角度の付いた曲がりの試験構造が、特徴付けビヒクルに決して搭載されなかったか、または、有意の歩留まりの数を得るために十分頻繁には配置されなかったなら、製品レイアウト上の幅広い線の曲がりの歩留まり損失をモデル化できる希望はない。特徴付けビヒクル上でどのくらい大きな試験構造が正確にいくつあるべきかを定義することが困難である一方、実践的な経験は、特徴付けビヒクル上の各試験構造の短絡可能な全領域が、Ａ（ｑ）／Ａ０（ｑ）＜１０であるようになるのが理想的であることを示した。
【０１４３】
短絡が、一般に、開放的な歩留まり損失メカニズムの大半を占める傾向にあるため、上記の検討は短絡に対して集中した。しかし、開放的な歩留まり損失メカニズムは、短絡可能な領域が開放的な原因領域によって置き換えられる限り、この歩留まりモデルと同等に良好にモデル化することができる。
【０１４４】
事例に基づいた歩留まりモデル
以下は、事例に基づいた歩留まりモデルの一般的な形態である。
【数４】
0003811649.tif 000016
【０１４５】
ここで、Ｙ０（ｑ）およびＹｒ（ｑ）は、領域に基づいた歩留まりモデルにおけるものと全く同じである。Ｎｉ（ｑ）は、ユニット・セル・パターン、または、特徴付けビヒクル上のテスト・パターンと非常に類似したユニット・セル・パターンが、製品レイアウト上に現われる回数である。Ｎ０（ｑ）は、ユニット・セル・パターンが、特徴付けビヒクル上に現われる回数である。
【０１４６】
例えば、図３４は、間隔ｓの近くの線の両端におけるＴ字形エンディングの歩留まりを決定するための単純なテスト・パターンを示す。このテスト・パターンは、ターミナル（１）と（２）にわたって電圧を印加すること、および、短絡電流を測定することによって測定される。もしこのパターンが特徴付けビヒクル上のどこかで２５回繰り返されたなら、各試験構造当り５個のユニット・セルがあるため、Ｎ０（ｑ）は２５×５＝１２５となる。
【０１４７】
ユニット・セルの近くに間隔ｓでこのユニット・セルが出現する回数が、製品レイアウトから抽出された場合、このタイプの構造の体系的な歩留まりは予測することができる。例えば、各構造内に５００個のユニット・セルを備えた５個の構造がある場合、Ｎ０（ｑ）＝２５００となる。ある製品からのＮｉ（ｑ）が１０，０００であった場合は、特徴付けビヒクル上の試験構造の歩留まりの９８．２０％が測定されたことになる。以下に説明する技法を使用して、Ｙｒ（ｑ）は９９．６７％と見積もることができる。これらの数を等式に使用して以下を得る。
【数５】
0003811649.tif 000017
【０１４８】
ランダムな歩留まりモデル
ランダムなコンポーネントは、以下のように書くことができる。
【数６】
0003811649.tif 000018
【０１４９】
本明細書において完全に述べられているかのように、参照として組み込まれるＷ．Ｍａｌｙによる「Ｍｏｄｅｌｉｎｇ  ｏｆ  Ｌｉｔｈｏｇｒａｐｈｙ  Ｒｅｌａｔｅｄ  Ｙｉｅｌｄ  Ｌｏｓｓｅｓ  ｆｏｒ  ＣＡＤ  ｏｆ  ＶＳＬＩ  Ｃｉｒｃｕｉｔｓ」、ＣＡＤに関するＩＥＥＥ議事録、１９８５年７月、１６１〜１７７ページにも説明されるように、ここで、ＣＡ（ｘ）は欠陥の大きさｘの臨界面積であり、ＤＳＤ（ｘ）は欠陥の大きさの分布である。Ｘ０は、自信を持って観察または測定できる最小の欠陥の大きさである。これは、通常、最小の線間隔デザイン・ルールに設定される。臨界領域とは、大きさｘの欠陥が発生すれば、短絡が発生する領域である。非常に小さなｘに対して、臨界領域はほぼゼロである一方、非常に大きな欠陥の大きさは、チップの全領域に近い臨界領域を有する。臨界領域および抽出技法の追加の説明は、Ｐ．Ｋ．ＮａｇおよびＷ．Ｍａｌｙによる「Ｙｉｅｌｄ  Ｅｓｔｉｍａｔｉｏｎ  ｏｆ  ＶＬＳＩ  Ｃｉｒｃｕｉｔｓ」、Ｔｅｃｈｃｏｎ９０、１９９０年１０月１６〜１８日、Ｓａｎ  Ｊｏｓｅ；Ｐ．Ｋ．ＮａｇおよびＷ．Ｍａｌｙによる「Ｈｉｅｒａｒｃｈｉｃａｌ  Ｅｘｔｒａｃｔｉｏｎ  ｏｆ  Ｃｒｉｔｉｃａｌ  Ａｒｅａ  ｆｏｒ  Ｓｈｏｒｔｓ  ｉｎ  Ｖｅｒｙ  Ｌａｒｇｅ  ＩＣｓ」、ＶＬＳＩシステムにおける検出と故障許容誤差に関するＩＥＥＥ国際ワークショップ要旨集、ＩＥＥＥ  Ｃｏｍｐｕｔｅｒ  Ｓｏｃｉｅｔｙ  Ｐｒｅｓｓ、１９９５年、１０〜１８ページ；Ｉ．Ｂｕｂｅｌ、Ｗ．Ｍａｌｙ、Ｔ．Ｗａａｓ、Ｐ．Ｋ．Ｎａｇ、Ｈ．Ｈａｒｔｍａｎｎ、Ｄ．Ｓｃｈｍｉｔｔ−Ｌａｎｄｓｉｅｄｅｌ、およびＳ．Ｇｒｉｅｐによる「ＡＦＦＣＣＡ：Ａ  Ｔｏｏｌ  ｆｏｒ  Ｃｒｉｔｉｃａｌ  Ａｒｅａ  Ａｎａｌｙｓｉｓ  ｗｉｔｈ  Ｃｉｒｃｕｌａｒ  Ｄｅｆｅｃｔｓ  ａｎｄ  Ｌｉｔｈｏｇｒａｐｈｙ  Ｄｅｆｏｒｍｅｄ  Ｌａｙｏｕｔ」、ＶＬＳＩシステムにおける検出と故障許容誤差に関するＩＥＥＥ国際ワークショップ要旨集、ＩＥＥＥ  Ｃｏｍｐｕｔｅｒ  Ｓｏｃｉｅｔｙ  Ｐｒｅｓｓ、１９９５年、１９〜２７ページ；Ｃ．ＯｕｙａｎｇおよびＷ．Ｍａｌｙによる「Ｅｆｆｉｃｉｅｎｔ  Ｅｘｔｒａｃｔｉｏｎ  ｏｆ  Ｃｒｉｔｉｃａｌ  Ａｒｅａ  ｉｎ  Ｌａｒｇｅ  ＶＩＳＩ  ＩＣｓ」、半導体製造に関するＩＥＥＥ国際シンポジウム要旨集、１９９６年、３０１〜３０４ページ；Ｃ．Ｏｕｙａｎｇ、Ｗ．Ｐｌｅｓｋａｃｚ、およびＷ．Ｍａｌｙによる「Ｅｘｔｒａｃｔｉｏｎ  ｏｆ  Ｃｒｉｔｉｃａｌ  Ａｒｅａ  ｆｏｒ  Ｏｐｅｎｓ  ｉｎ  Ｌａｒｇｅ  ＶＬＳＩ」、ＶＬＳＩシステムの検出と故障許容誤差に関するＩＥＥＥ国際ワークショップ要旨集、１９９６年、２１〜２９ページに見ることができ、これらの資料の全ては、本明細書に述べられているかのように、この詳細な説明に組み込まれている。
【０１５０】
欠陥の大きさの分布は、大きさｘの欠陥の欠陥密度を表す。欠陥の大きさの分布については、多くのモデルが提案されている（例えば、Ｗ．Ｍａｌｙによる「Ｙｉｅｌｄ  Ｍｏｄｅｌｓ−Ｃｏｍｐａｒａｔｉｖｅ  Ｓｔｕｄｙ」、ＶＬＳＩシステムにおける欠陥と故障許容誤差、Ｃ．Ｓｔａｐｐｅｒ他編集、Ｐｌｅｎｕｍ  Ｐｒｅｓｓ、ニューヨーク、１９９０年、および、Ｃ．Ｈ．Ｓｔａｐｐｅｒによる「Ｍｏｄｅｌｉｎｇ  ｏｆ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ  Ｄｅｆｅｃｔ  Ｓｅｎｓｉｔｉｖｉｔｉｅｓ」、ＩＢＭ研究開発報告、第２７巻第６号、１９８３年１１月。これらは、双方とも本明細書で完全に述べられているかのように、参照として組み込まれている。）が、例示の目的のため、最も一般的な分布である以下を使用する。
【数７】
0003811649.tif 000019
【０１５１】
ここで、Ｄ０は、ｘ０より大きい１平方センチ当りの観察された欠陥の全数を表す。ｐは、大きさに従って欠陥が減衰する割合を表す単位のない値である。典型的に、ｐは２〜４である。ｋは、以下のようになるような正規化係数である。
【数８】
0003811649.tif 000020
【０１５２】
以下の２つの項では、特徴付けビヒクルから欠陥の大きさの分布を抽出するための技法を述べる。
【０１５３】
ネスト構造技法
ネスト構造は、欠陥の大きさの分布を抽出するために設計されている。これは、図３５に示すように幅ｗおよび間隔ｓのＮ本の線から構成されている。この構造は、線１と２、２と３、３と４、．．．、および、Ｎ−１とＮのそれぞれの間の短絡電流を測定することによって試験が行われる。特定の仕様限界値を超えるいかなる電流も、短絡とみなされる。加えて、開放は、線１、２、３、．．．、Ｎ−１、およびＮの抵抗を測定することによって試験が行われる。特定の仕様限界値を超えるいかなる抵抗も、開放線とみなされる。何本の線が一緒に短絡しているかを検査することによって、欠陥の大きさの分布が決定できる。
【０１５４】
２本の線のみが短絡している場合、欠陥の大きさは、ｓより大きく、３ｗ＋２ｓを超えないはずである。ｓより小さいいかなる欠陥も全く短絡を引き起こさない一方、３ｗ＋２ｓより大きい欠陥は少なくとも３本の線の短絡を引き起こすことが保証されている。短絡した線の各本数について、大きさの区間が作られる。
【０１５５】
【表１３】
0003811649.tif 000021
【０１５６】
区間が重なることに注意すべきである。したがって、欠陥の大きさの分布は、直接は計算できない。この制限は、ｐの抽出に限界を設けるだけである。したがって、ｐを見積もるために、ｐの見積もり値は、全ての偶数番号の線から、続いて、全ての奇数番号の線からの分布から計算される。最後に、この２つの値が、ｐを見積もるためにまとめて平均される。ｐを抽出するために、ｌｏｇ（［ｘ−１］ｓ＋［ｘ−２］ｗ）に対するｌｎ（短絡したｘ本の線についての欠陥の数）をプロットする。この線の傾きが−ｐであることが分かる。Ｄ０の項は、線についての各グループでの故障の数を計数し、構造の面積で割ることによって抽出される。しかし、全ての大きなＤ０について、この見積もりは楽観的過ぎる。試験構造と同様の構造から欠陥の大きさの分布を抽出することに関する付加的な情報も見出すことができる。例えば、Ｊ．Ｋｈａｒｅ、Ｗ．Ｍａｌｙ、および、Ｍ．Ｅ．Ｔｈｏｍａｓによる「Ｅｘｔｒａｃｔｉｏｎ  ｏｆ  Ｄｅｆｅｃｔ  Ｓｉｚｅ  Ｄｉｓｔｒｉｂｕｔｉｏｎ  ｉｎ  ａｎ  ＩＣ  Ｌａｙｅｒ  Ｕｓｉｎｇ  Ｔｅｓｔ  Ｓｔｒｕｃｔｕｒｅ  Ｄａｔａ」、半導体製造に関するＩＥＥＥ誌、第７巻第３号、３５４〜３６８ページ、１９９４年８月に見出され、これは、本明細書に完全に述べられているかのように、参照として組み込まれている。
【０１５７】
例として、１００ダイのウェハ１枚から取られた以下のデータを考える。
【０１５８】
【表１４】
0003811649.tif 000022
【０１５９】
構造の大きさが１平方センチである場合、Ｄ０は、９８＋１１＋４＋２＋１＝１３３／（１００＊１）＝１．３３欠陥／平方センチとなる。同様に、ｌｏｇ（［ｘ−１］ｓ＋［ｘ−２］ｗ）に対するｌｏｇ（故障の数）のプロット（図３６を参照）は、ｐ＝２．０５であることを示す。
【０１６０】
くし型構造技法
幅＝間隔＝ｓのくしを仮定すると、この構造の歩留まりは以下のように書けることが示される。
【数９】
0003811649.tif 000023
【０１６１】
したがって、ｌｎ（ｓ）に対するＩｎ［｜ｌｎ（Ｙ）｜］のプロットの傾きから、ｐを見積もることができる。Ｄ０抽出技法は、上述の技法と同じである。
【０１６２】
歩留まりの影響および評価
特徴付けビヒクルの十分な数が実行され、各特徴付けビヒクルに対して歩留まりの見積もりが作成されたなら、その結果は、歩留まり活動の優先順位決定を可能にするために、表計算ソフトに入力される。テーブルＸＩＶからＸＶＩは、そのような表計算に含まれる情報の例である。これは、金属の歩留まり、ポリシリコンと活性領域（ＡＡ）の歩留まり（テーブルＸＩＶ）、コンタクトと導通孔の歩留まり（テーブルＸＶ）、および、デバイスの歩留まり（テーブルＸＶＩ）の各部分に分割されている。左の欄が体系的歩留まり損失のメカニズムを示す一方、右の欄はランダム歩留まり損失のメカニズムを示す。体系的故障メカニズムの正確なタイプは製品毎および技術毎に変化するが、テーブルＸＩＶからＸＶＩに例を示す。
【０１６３】
通常、目標は、表計算ソフト内に掲げられた各モジュールに基づく。モジュール歩留まりが目標から遠ければ遠いほど、より多くの強調および資源が問題を解決するために注がれる。例えば、目標が、テーブルＸＩＶからＸＶＩに示す例における各モジュールに対して、９５％に人工的に設定された場合、明らかに、同様の導通孔（Ｍ１→Ｍ２）（８１．９２％）、Ｍ１短絡（８２．２５％）、および、ポリシリコンへのコンタクト（８７．２２％）が後に続く（Ｍ２→Ｍ３）導通孔（７５．１２％）が、最大の作業量を必要とする導通孔（Ｍ２→Ｍ３）、および、最小の作業量を必要とするポリシリコンへのコンタクトとともに、目標を下回っている。
【０１６４】
各モジュール内では、どこに最大の歩留まり損失が所在するかを知らせることも可能である。すなわち、それが、歩留まりの低い１つの特定の体系的なメカニズムであるか、単にランダムな欠陥の存在の問題であるか、または、それらの２つの何らかの組合せであるか、ということである。例えば、テーブルＸＶに示すように、導通孔（Ｍ２→Ｍ３）の歩留まり損失は、明らかに、Ｍ３レベル上の長い金属ランナに接続された導通孔に影響を及ぼす体系的な問題によって大半（７７．４０％）が占められている。（Ｍ１→Ｍ２）の導通孔は、同様の問題（９１．５２％）によって、ランダムな欠陥存在の問題（９２．４９％）に加えて、影響されている。導通孔（Ｍ１→Ｍ２）歩留まりの問題を解決することは、これらの問題の双方を是正することを必要とする。
【０１６５】
テーブルＸＩＶに示すように、Ｍ１歩留まり損失も、小さな間隔の近くの幅広い線に影響を及ぼす体系的な問題（９６．６６％）に加えて、ランダムな欠陥存在の問題（８５．２３％）によって大半が占められている。これらの問題の双方を是正することは、金属１を改善するために必要である。同様の結論は、表計算内の他のモジュールについても出すことができる。
【０１６６】
最悪の歩留まりのモジュールについては、このモジュールに対するさらなる特徴付けビヒクルの頻繁な実行が必要となる。通常、改善に努め、モジュールの歩留まりのその改善を確認するために、これらの特徴付けビヒクルは分割される。目標内のモジュールについては、モジュールの歩留まりにおける下降または他の傾向がないことを確認するために、短いフローの特徴付けビヒクルの定例モニタリングは、未だに必要である。しかし、これらの特徴付けビヒクルは、知られている問題を持つモジュールに対してよりも、低い頻度で実行することができる。
【０１６７】
【表１５】
0003811649.tif 000024
【０１６８】
【表１６】
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【０１６９】
【表１７】
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【０１７０】
【表１８】
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【０１７１】
【表１９】
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【０１７２】
【表２０】
0003811649.tif 000029
【０１７３】
【表２１】
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【０１７４】
本発明を実施例に基づいて説明してきたが、これに限定するものではない。本発明の範囲から乖離することなく当業者によって容易に為され得るその他の変更や実施例を含むように、添付の請求範囲は広く解釈すべきである。
【図面の簡単な説明】
【図１】  本発明による特徴付けビヒクル（図２３Ａに示す）に使用される制御回路を示す線図である。
【図２】  本発明による特徴付けビヒクルに使用されるＪＩＧ回路の簡易線図である。
【図３】  図２に示す制御回路の詳細図である。
【図４】  図２に示すリング・バスに含まれる同期化回路の概略図である。
【図５】  図２のＪＩＧ回路の第２のステージ・カウンタの概略図である。
【図６】  図５に示す「評価セル」ブロックの概略図である。
【図７】  誤差計算回路の概略図である。
【図８】  図２のＪＩＧ回路に含まれる例示的リング発振器回路の概略図である。
【図９】  図３に示すリセット・ブロックの詳細図である。
【図１０】  図２のＪＩＧ回路の詳細図である。
【図１１】  図１０に示す例示的組合せ論理回路エレメントＳＣ１の詳細図である。
【図１２】  回路密度の異なる３つの回路ブロックを有する組合せ論理回路を示す、ほぼスケール通りに画かれた線図である。
【図１３】  リング発振器を形成するゲート・チェーンの概略図である。
【図１４】  相互接続によって支配される組合せ論理回路を示す図である。図１４Ｂは、図１４Ａの回路の２つの隣接部分を拡大して詳細に示す図である。
【図１５】  選択回路の概略図である。
【図１６】  ６つの異なるゲートを有するリング発振器組合せ論理回路の概略図である。
【図１７】  図１６の組合せ論理回路の詳細図である。
【図１８】  図１６の回路のレイアウトの平面図である。
【図１９】  図２３Ａの特徴付けビヒクルに含まれるメモリ・ブロックの概略図である。
【図２０】  図２３Ａの特徴付けビヒクルに含まれるアナログ回路ブロックの概略図である。
【図２１】  図２３Ａの特徴付けビヒクルのＪＩＧおよびメモリ・ブロック回路を接続するデータ転送バス（ＤＴＢ）を示す概略図である。
【図２２】  図２３Ａの特徴付けビヒクルに含まれる例示的ＬＣＶモジュールの平面図である。
【図２３】  本発明による例示的特徴付けビヒクルの平面図である。図２３Ｂは、図２３Ａに示すＬＣＶモジュールを拡大して詳細に示す図である。
【図２４】  電源パッドを示す、図２３Ａの特徴付けビヒクルの図である。
【図２５】  組合せ論理回路エレメントの機能試験中における、テーブル１の中で説明されているステップの実行順序を示す流れ図である。
【図２６】  組合せ回路の完全な機能試験サイクルのタイミング図である。
【図２７】  組合せ論理回路エレメントのリング試験中における、テーブル１の中で説明されているステップの実行順序を示す流れ図である。
【図２８】  組合せ回路の完全なリング試験サイクルのタイミング図である。
【図２９】  図２のＪＩＧ回路の例示的試験のタイミング図である。
【図３０】  図２３Ｂに示すメモリ・ブロックの機能試験のタイミング図である。
【図３１】  図２３Ａの特徴付けビヒクルを使用した歩留り予測のための方法の流れ図である。
【図３２】  図３１に示す方法の変形形態の流れ図である。
【図３３】  特徴付けビヒクル中の「短絡可能領域」の画定を示す線図である。
【図３４】  Ｔ字形エンディングの歩留りを解析するための試験パターンを示す線図である。
【図３５】  欠陥サイズ分布を抽出するための入れ子構造の線図である。
【図３６】  短絡した線の本数、線間隔、および幅に関するパラメータに対してプロットされた故障の対数線図である。
【図３７】  図３のリセット回路の概略図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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