(57)【特許請求の範囲】
【請求項１】
上限値を電源電位、下限値を接地電位より高い電位とする論理信号を出力する入力論理回路と、
前記入力論理回路の出力論理信号を入力論理信号とするソースフォロワ型論理回路と、
前記ソースフォロワ型論理回路の出力論理信号を入力論理信号とし、上限値を前記電源電位、下限値を前記接地電位とする論理信号を出力する出力ドライバを有していることを特徴とする論理回路。
【請求項２】
クロック信号に同期して動作し、クロック信号が一方の論理値のときに出力が確定し、上限値を電源電位、下限値を接地電位とする論理信号を出力する入力論理回路と、
前記入力論理回路の出力論理信号を入力論理信号とするソースフォロワ型論理回路と、
前記ソースフォロワ型論理回路の出力論理信号を入力論理信号とし、上限値を前記電源電位、下限値を前記接地電位とする論理信号を出力する出力ドライバを有していることを特徴とする論理回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＭＰＵ等のように高速動作を必要とする半導体集積回路に搭載される論理回路に関する。
【０００２】
【従来の技術】
従来、この種の論理回路として、たとえば、図７に示すような４入力ＯＲ回路が提案されている。図７中、Ａ、Ｂ、Ｃ、Ｄは入力論理信号であり、Ｌレベルを接地電位ＶＳＳ、Ｈレベルを電源電位ＶＤＤとするものである。
【０００３】
また、１は入力論理回路をなす疑似ｎＭＯＳ回路であり、２、３、４、５はそれぞれ入力論理信号Ａ、Ｂ、Ｃ、Ｄによりオン、オフが制御されるｎＭＯＳトランジスタ、６はゲートを接地され、動作時に常時オンとされるプルアップ用のｐＭＯＳトランジスタ、７は疑似ｎＭＯＳ回路１の出力端である。
【０００４】
また、８は出力ドライバをなすＣＭＯＳインバータであり、９はプルアップ用のｐＭＯＳトランジスタ、１０はプルダウン用のｎＭＯＳトランジスタ、Ｘは入力論理信号Ａ、Ｂ、Ｃ、ＤをＯＲ処理してなる出力論理信号である。
【０００５】
図８は疑似ｎＭＯＳ回路１の動作を説明するための波形図であり、入力論理信号Ａ〜Ｄの電位と疑似ｎＭＯＳ回路１の出力端７の電位との関係を示している。ここに、入力論理信号Ａ〜Ｄが全て接地電位ＶＳＳの場合には、ｎＭＯＳトランジスタ２〜５は全てオフとなり、疑似ｎＭＯＳ回路１の出力端７は、ｐＭＯＳトランジスタ６によってチャージされ、電源電位ＶＤＤとなる。
【０００６】
この状態から、たとえば、入力論理信号Ａが電源電位ＶＤＤに変化すると、ｎＭＯＳトランジスタ２はオンとなり、ｎＭＯＳトランジスタ２にドレイン電流が流れるので、疑似ｎＭＯＳ回路１の出力端７の電位は低下する。
【０００７】
しかし、ｐＭＯＳトランジスタ６は、動作時には常時オンとなるようにされているので、疑似ｎＭＯＳ回路１の出力端７の電位は、接地電位ＶＳＳまでは低下せず、ｎＭＯＳトランジスタ２とｐＭＯＳトランジスタ６との電流駆動能力比、いわゆるβレシオで決まる電位ＶＡに落ちつくことになる。
【０００８】
ここに、ｎＭＯＳトランジスタ２とｐＭＯＳトランジスタ６とのβレシオは、ｎＭＯＳトランジスタ２の電流駆動能力をβ２、ｐＭＯＳトランジスタ６の電流駆動能力をβ６とすると、
β２／β６
となる。
【０００９】
但し、電流駆動能力βは、
β＝（με／tox）（Ｗ／Ｌ）
で定義され、μは電子又はホールの易動度、εはゲート酸化膜の比誘電率、tox はゲート酸化膜の膜厚、Ｗはゲート幅、Ｌはゲート長である。
【００１０】
このように、疑似ｎＭＯＳ回路１の出力論理信号の振幅値は（ＶＤＤ−ＶＡ）となるが、通常のＣＭＯＳ回路の出力論理信号の振幅値はＶＤＤであることから、疑似ｎＭＯＳ回路１は通常のＣＭＯＳ回路よりも出力論理信号の振幅がＶＡだけ小さな小振幅回路といえる。そして、一般に、小振幅回路は、回路の遅延時間が短く高速であるという特徴を持っている。
【００１１】
図９は疑似ｎＭＯＳ回路１が通常のＣＭＯＳ回路よりも回路の遅延時間が短く高速であることを説明するための波形図であり、たとえば、疑似ｎＭＯＳ回路１の出力論理信号の振幅がＣＭＯＳ回路の出力論理信号の１／２である場合を示している。
【００１２】
ここに、疑似ｎＭＯＳ回路１の出力論理信号の電位及び通常のＣＭＯＳ回路の出力論理信号の電位がＨレベルからＬレベルに向けて同時に低下する場合には、疑似ｎＭＯＳ回路１の出力論理信号の電位及び通常のＣＭＯＳ回路の出力論理信号の電位は、ほぼ同じ割合で低下していくが、疑似ｎＭＯＳ回路１の出力論理信号は、振幅が小さい分だけ先に最終電位ＶＤＤ／２に到達し、通常のＣＭＯＳ回路の出力論理信号は、疑似ｎＭＯＳ回路１の出力論理信号が最終電位ＶＤＤ／２に到達した後に接地電位ＶＳＳに到達することになる。
【００１３】
そこで、出力論理信号の振幅が５０％のところでの時刻で遅延時間を比較すると、通常のＣＭＯＳ回路の出力論理信号に比べて、疑似ｎＭＯＳ回路１の出力論理信号はΔＴだけ遅延時間が短く、通常のＣＭＯＳ回路の出力論理信号は、疑似ｎＭＯＳ回路１の出力論理信号が最終電位ＶＤＤ／２に到達した時刻から２ΔＴだけ遅れて接地電位に到達することになる。
【００１４】
【発明が解決しようとする課題】
ところで、疑似ｎＭＯＳ回路１の出力論理信号のＬレベル値ＶＡを更に高くして、疑似ｎＭＯＳ回路１の出力論理信号の振幅値（ＶＤＤ−ＶＡ）を更に小さくする場合には、疑似ｎＭＯＳ回路１の更なる高速化を図ることができるが、このようにする場合には、ＣＭＯＳインバータ８の立ち上がり時間と立ち下がり時間とが等しくなるように、ＣＭＯＳインバータ８の回路閾値が疑似ｎＭＯＳ回路１の出力論理信号の中心電位である［ＶＡ＋（ＶＤＤ−ＶＡ）／２］となるように、ＣＭＯＳインバータ８のβレシオを調整する必要がある。
【００１５】
ＣＭＯＳインバータ８のβレシオは、ｐＭＯＳトランジスタ９の電流駆動能力をβ９、ｎＭＯＳトランジスタ１０の電流駆動能力をβ１０とすると、
β１０／β９
となり、βは、前述のように、
β＝（με／tox）（Ｗ／Ｌ）
で定義されるが、一般に、設計者が容易に制御できる物理定数はゲート幅Ｗ及びゲート長Ｌであることから、設計者は、ゲート幅Ｗ及びゲート長Ｌを決定して、βレシオの調整を行うことになる。
【００１６】
ここに、図１０はＣＭＯＳインバータ８における１／βレシオと回路閾値との関係を示す図であり、図１０から明らかなように、１／βレシオが大きくなると、ＣＭＯＳインバータ８の回路閾値は大きくなっていくが、１／βレシオが大きくなるにつれて、ＣＭＯＳインバータ８の回路閾値は、一定値ＶＴに飽和していくことになる。
【００１７】
すなわち、疑似ｎＭＯＳ回路１の出力論理信号のＬレベル値ＶＡを更に高くして疑似ｎＭＯＳ回路１の出力論理信号の振幅（ＶＤＤ−ＶＡ）を小さくしても、ＣＭＯＳインバータ８の回路閾値を一定値ＶＴ以上にすることはできないので、このままでは、疑似ｎＭＯＳ回路１の出力論理信号の振幅は、ある程度以上には小さくできず、更なる高速化を図ることができないという問題点があった。
【００１８】
本発明は、かかる点に鑑み、上限値を電源電位、下限値を接地電位より高い電位とする論理信号を出力する入力論理回路と、上限値を電源電位、下限値を接地電位とする論理信号を出力する出力ドライバとを有する論理回路であって、入力論理回路の出力論理信号の下限値を高くして入力論理回路の出力論理信号を小振幅とすることによる高速化を図ることができるようにした論理回路を提供することを第１の目的とする。
【００１９】
また、本発明は、クロック信号に同期して動作し、クロック信号が一方の論理値のときに、出力が確定し、上限値を電源電位、下限値を接地電位とする論理信号を出力する入力論理回路と、上限値を電源電位、下限値を接地電位とする論理信号を出力する出力ドライバとを有する論理回路であって、高速化を図ることができるようにした論理回路を提供することを第２の目的とする。
【００２０】
【課題を解決するための手段】
本発明中、第１の発明の論理回路は、上限値を電源電位、下限値を接地電位より高い電位とする論理信号を出力する入力論理回路と、この入力論理回路の出力論理信号を入力論理信号とするソースフォロワ型論理回路と、このソースフォロワ型論理回路の出力論理信号を入力論理信号とし、上限値を電源電位、下限値を接地電位とする論理信号を出力する出力ドライバを有しているというものである。
【００２１】
本発明中、第１の発明によれば、入力論理回路の出力論理信号の下限値を高くして入力論理回路の出力論理信号の振幅を小さくしても、ソースフォロワ型論理回路により、入力論理回路の出力論理信号の電位を接地電位方向にシフトすることができる。
【００２２】
したがって、出力ドライバの回路閾値を入力論理回路の出力論理信号の中心電位に合わせるように出力ドライバのβレシオを調整しなくとも、すなわち、出力ドライバの回路閾値が入力論理回路の出力論理信号の中心電位よりも低い場合であっても、立ち上がり時間と立ち下がり時間が等しくなるように出力ドライバを動作させることができる。
【００２３】
本発明中、第２の発明の論理回路は、クロック信号に同期して動作し、クロック信号が一方の論理値のときに出力が確定し、上限値を電源電位、下限値を接地電位とする論理信号を出力する入力論理回路と、この入力論理回路の出力論理信号を入力論理信号とするソースフォロワ型論理回路と、このソースフォロワ型論理回路の出力論理信号を入力論理信号とし、上限値を電源電位、下限値を接地電位とする論理信号を出力する出力ドライバを有しているというものである。
【００２４】
本発明中、第２の発明によれば、ソースフォロワ型論理回路の出力論理信号の上限値は、入力論理回路の出力論理信号の上限値よりも低くなり、ソースフォロワ型論理回路の出力論理信号の振幅は、入力論理回路の出力論理信号の振幅よりも小さくなる。
【００２５】
したがって、出力ドライバの回路閾値をソースフォロワ型論理回路の出力論理信号の中心電位程度となるように選択することにより、動作速度を改善し、高速化を図ることができる。
【００２６】
【発明の実施の形態】
以下、図１〜図６を参照して、本発明の第１実施形態〜第３実施形態について、本発明を入力論理回路として疑似ｎＭＯＳ回路を備える４入力ＯＲ回路に適用した場合を例にして説明する。
【００２７】
第１実施形態・・図１、図２
図１は本発明の第１実施形態を示す回路図である。図１中、１１は入力論理信号をなす疑似ｎＭＯＳ回路であり、１２、１３、１４、１５はそれぞれ入力論理信号Ａ、Ｂ、Ｃ、Ｄによりオン、オフが制御されるｎＭＯＳトランジスタ、１６は動作時に常時オンとされるプルアップ用のｐＭＯＳトランジスタ、１７は疑似ｎＭＯＳ回路１１の出力端である。
【００２８】
ここに、ｎＭＯＳトランジスタ１２、１３、１４、１５は、ドレインを疑似ｎＭＯＳ回路１１の出力端１７に接続され、ソースを接地され、ゲートにそれぞれ入力論理信号Ａ、Ｂ、Ｃ、Ｄが印加されるように構成されており、ｐＭＯＳトランジスタ１６は、ソースを電源に接続され、ドレインを疑似ｎＭＯＳ回路１１の出力端１７に接続され、ゲートを接地されている。
【００２９】
また、１８はソースフォロワ型論理回路であり、１９は入力トランジスタをなすｎＭＯＳトランジスタ、２０は負荷素子をなすｎＭＯＳトランジスタ、２１はソースフォロワ型論理回路１８の出力端である。
【００３０】
ここに、ｎＭＯＳトランジスタ１９は、ドレインを電源に接続され、ゲートを疑似ｎＭＯＳ回路１１の出力端１７に接続され、ソースをソースフォロワ型論理回路１８の出力端２１に接続されており、ｎＭＯＳトランジスタ２０は、ドレインをｎＭＯＳトランジスタ１９のソースに接続され、ソースを接地され、ゲートを電源に接続されている。
【００３１】
また、２２は出力ドライバをなすＣＭＯＳインバータであり、２３はプルアップ用のｐＭＯＳトランジスタ、２４はプルダウン用のｎＭＯＳトランジスタである。
【００３２】
ここに、ｐＭＯＳトランジスタ２３及びｎＭＯＳトランジスタ２４は、ゲート同士を接続され、その接続点をソースフォロワ型論理回路１８の出力端２１に接続され、ｐＭＯＳトランジスタ２３は、ソースを電源に接続され、ｎＭＯＳトランジスタ２４は、ドレインをｐＭＯＳトランジスタ２３のドレインに接続され、ソースを接地されている。
【００３３】
図２は本発明の第１実施形態の動作を説明するための波形図であり、入力論理信号Ａ〜Ｄの電位と、疑似ｎＭＯＳ回路１１の出力端１７の電位と、ソースフォロワ型論理回路１８の出力端２１の電位を示している。
【００３４】
ここに、入力論理信号Ａ〜Ｄが全て接地電位ＶＳＳの場合には、ｎＭＯＳトランジスタ１２〜１５は全てオフとなり、疑似ｎＭＯＳ回路１１の出力端１７はｐＭＯＳトランジスタ１６によってチャージされるので、疑似ｎＭＯＳ回路１１の出力端１７の電位は電源電位ＶＤＤとなる。
【００３５】
また、このとき、ｎＭＯＳトランジスタ１９、２０は共にオンであり、ソースフォロワ型論理回路１８の出力端２１は、ｎＭＯＳトランジスタ１９、２０のβレシオ［＝β２０（ｎＭＯＳトランジスタ２０の電流駆動能力）／β１９（ｎＭＯＳトランジスタ１９の電流駆動能力）］によって決まる電位ＶＨ（＜ＶＤＤ）となる。
【００３６】
この状態から、たとえば、入力論理信号Ａが電源電位ＶＤＤに変化すると、ｎＭＯＳトランジスタ１２はオンとなり、ｎＭＯＳトランジスタ１２にドレイン電流が流れるので、疑似ｎＭＯＳ回路１１の出力端１７の電位は低下する。
【００３７】
しかし、ｐＭＯＳトランジスタ１６は、動作時には常時オンとなるように構成されているので、疑似ｎＭＯＳ回路１１の出力端１７の電位は、接地電位までは低下せず、ｎＭＯＳトランジスタ１２とｐＭＯＳトランジスタ１６とのβレシオ［＝β１２（ｎＭＯＳトランジスタ１２の電流駆動能力）／β１６（ｎＭＯＳトランジスタ１６の電流駆動能力）］で決まる電位ＶＡに落ちつくことになる。
【００３８】
また、この場合、ソースフォロワ型論理回路１８では、ｎＭＯＳトランジスタ１９のゲート電位が低下し、この結果、ｎＭＯＳトランジスタ１９のドレイン電流が低下し、ｎＭＯＳトランジスタ２０のドレイン電流と等しくなったところで安定することになる。このとき、ソースフォロワ型論理回路１８の出力端２１の電位はＶＬ（＜ＶＨ）となる。
【００３９】
このように、疑似ｎＭＯＳ回路１１の出力端１７の電位は、上限値をＶＤＤ、下限値をＶＡとする電位となるが、ソースフォロワ型論理回路１８の出力端２１の電位は、疑似ｎＭＯＳ回路１１の出力端１７の電位を接地電位方向にシフトした上限値をＶＨ、下限値をＶＬとする電位となる。
【００４０】
ちなわち、疑似ｎＭＯＳ回路１１の出力論理信号は、上限値をＶＤＤ、下限値をＶＡとする論理信号となるが、ソースフォロワ型論理回路１８の出力論理信号は、疑似ｎＭＯＳ回路１１の出力論理信号を接地電位方向にシフトした上限値をＶＨ、下限値をＶＬとする論理信号となる。
【００４１】
この結果、ＣＭＯＳインバータ２２の回路閾値は、疑似ｎＭＯＳ回路１１の出力論理信号の中心電位［ＶＡ＋（ＶＤＤ−ＶＡ）／２］である必要はなく、ソースフォロワ型論理回路１８の出力論理信号の中心電位［ＶＬ＋（ＶＨ−ＶＬ）／２］であれば足りる。
【００４２】
このように、本発明の第１実施形態によれば、疑似ｎＭＯＳ回路１１とＣＭＯＳインバータ２２との間に、ソースフォロワ型論理回路１８を介在させているので、疑似ｎＭＯＳ回路１１の出力論理信号の下限値を高くして疑似ｎＭＯＳ回路１１の出力論理信号の振幅を小さくしても、疑似ｎＭＯＳ回路１１の出力論理信号の中心電位を接地電位方向にシフトすることができる。
【００４３】
したがって、ＣＭＯＳインバータ２２の回路閾値を疑似ｎＭＯＳ回路１１の出力論理信号の中心電位に合わせるようにＣＭＯＳインバータ２２のβレシオを調整しなくとも、すなわち、ＣＭＯＳインバータ２２の回路閾値が疑似ｎＭＯＳ回路１１の出力論理信号の中心電位よりも低い場合であっても、立ち上がり時間と立ち下がり時間が等しくなるようにＣＭＯＳインバータ２２を動作させることができるので、疑似ｎＭＯＳ回路１１の出力論理信号の下限値を高くして疑似ｎＭＯＳ回路１１の出力論理信号を小振幅とすることによる高速化を図ることができる。
【００４４】
第２実施形態・・図３
図３は本発明の第２実施形態を示す回路図であり、本発明の第２実施形態は、図１に示す本発明の第１実施形態が備えるソースフォロワ型論理回路１８と回路構成の異なるソースフォロワ型論理回路２５を設け、その他については、図１に示す本発明の第１実施形態と同様に構成したものである。
【００４５】
ソースフォロワ型論理回路２５は、図１に示すソースフォロワ型論理回路１８が備えるｎＭＯＳトランジスタ２０の代わりに、抵抗２６を設けるようにし、その他については、図１に示すソースホロア型論理回路１８と同様に構成したものである。
【００４６】
このように、本発明の第２実施形態によれば、疑似ｎＭＯＳ回路１１とＣＭＯＳインバータ２２との間にソースフォロワ型論理回路２５を介在させているので、図１に示す本発明の第１実施形態と同様の作用効果を得ることができる。
【００４７】
第３実施形態・・図４〜図６
図４は本発明の第３実施形態を示す回路図であり、本発明の第３実施形態は、図１に示す疑似ｎＭＯＳ回路１１の代わりに、ダイナミック型論理回路２７を備えるようにし、その他については、図１に示す本発明の第１実施形態と同様に構成したものである。
【００４８】
ダイナミック型論理回路２７は、ｐＭＯＳトランジスタ１６のゲートを接地しないで、ｐＭＯＳトランジスタ１６のゲートにクロック信号ＣＬＫを印加するように構成すると共に、ｎＭＯＳトランジスタ１２〜１５のソースを直接接地しないで、これらｎＭＯＳトランジスタ１２〜１５のソースを、ゲートにクロックＣＬＫが印加されるｎＭＯＳトランジスタ２８を介して接地するように構成し、その他については、図１に示す疑似ｎＭＯＳ回路１１と同様に構成したものである。
【００４９】
図５はダイナミック型論理回路２７の動作を説明するための波形図であり、ダイナミック型論理回路２７には、２つの動作期間、すなわち、プリチャージ期間と評価期間（入力論理信号Ａ〜ＤのＯＲ処理期間）とが存在する。
【００５０】
ここに、クロック信号ＣＬＫ＝接地電位ＶＳＳになると、プリチャージ期間となり、ｐＭＯＳトランジスタ１６＝オン、ｎＭＯＳトランジスタ２８＝オフとなり、入力論理信号Ａ〜Ｄの論理値が如何なる値であっても、出力端１７の電位は電源電位ＶＤＤにプリチャージされる。
【００５１】
これに対して、クロック信号ＣＬＫ＝電源電位ＶＤＤになると、評価期間となり、ｐＭＯＳトランジスタ１６＝オフ、ｎＭＯＳトランジスタ２８＝オンとなり、入力論理信号Ａ〜ＤについてＯＲ処理が可能となる。
【００５２】
このとき、たとえば、入力論理信号Ａ＝Ｈレベル、入力論理信号Ｂ〜Ｄ＝接地電位ＶＳＳであると、ｎＭＯＳトランジスタ１２＝オンとなり、出力端１７の電位はｎＭＯＳトランジスタ１２を介して低下して接地電位ＶＳＳに至る。
【００５３】
これに対して、入力論理信号Ａ〜Ｄ＝接地電位ＶＳＳであると、ｎＭＯＳトランジスタ１２〜１５＝オフとなり、出力端１７から接地に至る線路が存在しないため、出力端１７はフローティングノード（ダイナミックノード）となり、出力端１７の電位は電源電位ＶＤＤに保たれる。
【００５４】
このように、ダイナミック型論理回路２７は、クロック信号ＣＬＫに同期して動作し、クロック信号ＣＬＫが電源電位ＶＤＤとなる評価期間において有効な論理が出力されることになる。
【００５５】
図６は本発明の第３実施形態の動作を説明するための波形図であり、入力論理信号Ａ＝電源電位ＶＤＤ、入力論理信号Ｂ〜Ｄ＝接地電位ＶＳＳである場合において、クロック信号ＣＬＫが接地電位ＶＳＳから電源電位ＶＤＤに変化した場合のダイナミック型論理回路２７の出力端１７の電位変化及びソースフォロワ型論理回路１８の出力端２１の電位変化を示している。
【００５６】
すなわち、本発明の第３実施形態においては、入力論理信号Ａ＝電源電位ＶＤＤ、入力論理信号Ｂ〜Ｄ＝接地電位ＶＳＳである場合において、クロック信号ＣＬＫが接地電位ＶＳＳにある場合には、ｐＭＯＳトランジスタ１６＝オン、ｎＭＯＳトランジスタ２８＝オフとなるので、ダイナミック型論理回路２７の出力端１７の電位は電源電位ＶＤＤとなり、ソースフォロワ型論理回路１８の出力端２１の電位は、ｎＭＯＳトランジスタ１９の効果により、電源電位ＶＤＤよりも低い電位ＶＨとなっている。
【００５７】
この状態から、入力論理信号Ａ〜Ｄがその論理値を維持されたまま、クロック信号ＣＬＫが電源電位ＶＤＤに変化すると、ｐＭＯＳトランジスタ１６＝オフ、ｎＭＯＳトランジスタ２８＝オンとなるので、ダイナミック型論理回路２７の出力端１７の電位は、クロック信号ＣＬＫの立ち上がりと共に電源電位ＶＤＤから接地電位ＶＳＳに低下すると共に、ソースフォロワ型論理回路１８の出力端２１の電位は、電位ＶＨから接地電位ＶＳＳまで低下することになる。
【００５８】
このように、本発明の第３実施形態によれば、ソースフォロワ型論理回路１８から出力される出力論理信号の上限値は、ダイナミック型論理回路２７の出力論理信号の上限値よりも低くなり、ソースフォロワ型論理回路１８の出力論理信号の振幅は、ダイナミック型論理回路２７の出力論理信号の振幅よりも小さくなるので、ＣＭＯＳインバータ２２の回路閾値をソースフォロワ型論理回路１８の出力論理信号の中心電位であるＶＨ／２程度となるように選択することにより、動作速度を改善し、高速化を図ることができる。
【００５９】
なお、本発明の第３実施形態においては、ソースフォロワ型論理回路１８は、負荷素子としてｎＭＯＳトランジスタ２０を設けているが、この代わりに、抵抗を設けるようにしても良い。
【００６０】
【発明の効果】
以上のように、本発明中、第１の発明によれば、入力論理回路の出力論理信号の下限値を高くして入力論理回路の出力論理信号の振幅を小さくしても、ソースフォロワ型論理回路により、入力論理回路の出力論理信号の電位を接地電位方向にシフトすることができるようにしたことにより、出力ドライバの回路閾値を入力論理回路の出力論理信号の中心電位に合わせるように出力ドライバのβレシオを調整しなくとも、すなわち、出力ドライバの回路閾値が入力論理回路の出力論理信号の中心電位よりも低い場合であっても、立ち上がり時間と立ち下がり時間が等しくなるように出力ドライバを動作させることができるので、入力論理回路の出力論理信号の下限値を高くして入力論理回路の出力論理信号を小振幅とすることによる高速化を図ることができる。
【００６１】
また、第２の発明によれば、ソースフォロワ型論理回路の出力論理信号の上限値は、入力論理回路の出力論理信号の上限値よりも低くなり、ソースフォロワ型論理回路の出力論理信号の振幅は、入力論理回路の出力論理信号の振幅よりも小さくなるので、出力ドライバの回路閾値をソースフォロワ型論理回路の出力論理信号の中心電位程度となるように選択することにより、動作速度を改善し、高速化を図ることができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態を示す回路図である。
【図２】本発明の第１実施形態の動作を説明するための波形図である。
【図３】本発明の第２実施形態を示す回路図である。
【図４】本発明の第３実施形態を示す回路図である。
【図５】本発明の第３実施形態が備えるダイナミック型論理回路の動作を説明するための波形図である。
【図６】本発明の第３実施形態の動作を説明するための波形図である。
【図７】従来の論理回路の一例を示す回路図である。
【図８】図７に示す従来の論理回路が備える疑似ｎＭＯＳ回路の動作を説明するための波形図である。
【図９】疑似ｎＭＯＳ回路が通常のＣＭＯＳ回路よりも回路の遅延時間が短く高速であることを説明するための波形図である。
【図１０】ＣＭＯＳインバータにおける１／βレシオと回路閾値との関係を示す図である。
【符号の説明】
Ａ、Ｂ、Ｃ、Ｄ  入力論理信号
Ｘ  出力論理信号
【図１】
0003799873.tif 000002
【図２】
0003799873.tif 000003
【図３】
0003799873.tif 000004
【図４】
0003799873.tif 000005
【図５】
0003799873.tif 000006
【図６】
0003799873.tif 000007
【図７】
0003799873.tif 000008
【図８】
0003799873.tif 000009
【図９】
0003799873.tif 000010
【図１０】
0003799873.tif 000011