(57)【特許請求の範囲】
【請求項１】
複数の走査配線と、互いに交差する複数の信号配線により囲まれた画素を有する発光型表示装置において、
前記画素は、第１および第２のインバータ回路を含んでなるメモリ回路と、ＥＬ電源配線と、ＥＬコモン配線とを含み、
前記第１のインバータ回路は、負荷素子として電流で駆動する有機多層膜からなるＥＬ素子と、第１のトランジスタとからなり、ＥＬ電源配線と第１のトランジスタのソース端子もしくはドレイン端子の一方を接続し、第１のトランジスタの他方をＥＬ素子の一方の電極と接続し、ＥＬ素子の他方の電極はＥＬコモン配線に接続され、
前記第１および第２のインバータ回路はそれぞれ入力と出力の端子間を相互接続されており、第１のインバータ回路の入力端子が第１のトランジスタのゲート端子で、出力端子がＥＬ素子と第１のトランジスタとの接続点であり、
前記メモリ回路には、画素の表示情報が第２のインバータを構成する第２のトランジスタのソースとドレイン間の導通、非導通状態に応じて記憶され、かつ、前記ＥＬ素子の点灯及び非点灯状態を２値制御することを特徴とする発光型表示装置。
【請求項２】
請求項１において、
前記第２のインバータ回路には、ＣＭＯＳトランジスタを用いることを特徴とする発光型表示装置。
【請求項３】
請求項１または２において、
前記メモリ回路は、前記第１および第２のインバータ回路の一方の入力端子を他方の出力端子と相互接続してなる双安定回路に構成し、
前記第１のインバータ回路を構成する第１のトランジスタのゲート端子部には、前記第２のインバータ回路の第２のトランジスタのソースまたはドレイン端子を介して前記信号配線と接続し、前記第２のトランジスタのゲートを走査電極と接続して前記メモリ回路に記憶するデータを入力する入力回路を設けることを特徴とする発光型表示装置。
【請求項４】
複数の走査配線と、互いに交差する複数の信号配線により囲まれた画素を有する発光型表示装置において、
前記画素は、第１および第２のインバータ回路を含んでなるメモリ回路と、ＥＬ電源配線と、ＥＬコモン配線とを含み、
前記第１のインバータ回路は、負荷素子として電流で駆動する有機多層膜からなるＥＬ素子と、第１のトランジスタとからなり、ＥＬ電源配線と第１のトランジスタのソース端子もしくはドレイン端子の一方を接続し、第１のトランジスタの他方をＥＬ素子の一方の電極と接続し、ＥＬ素子の他方の電極はＥＬコモン配線に接続され、
前記第１および第２のインバータ回路はそれぞれ入力と出力の端子間を相互接続されており、第１のインバータ回路の入力端子が第１のトランジスタのゲート端子で、出力端子がＥＬ素子と第１のトランジスタとの接続点であり、
前記メモリ回路は、前記第１および第２のインバータ回路の一方の入力端子を他方の出力端子と相互接続してなる双安定回路に構成し、
前記メモリ回路には、画素の表示情報が第２のインバータ回路を構成する第２のトランジスタのソースとドレイン間の導通、非導通状態に応動して記憶され、かつ、前記ＥＬ素子の点灯及び非点灯状態を２値制御されており、
前記画素を配列した表示領域の周囲にシフトレジスタ回路を用いた直列−並列変換回路を設け、前記シフトレジスタの各段の出力を信号配線に接続することを特徴とする発光型表示装置。
【請求項５】
複数の走査配線と、互いに交差する複数の信号配線により囲まれた画素を有する発光型表示装置において、
前記画素は、第１および第２のインバータ回路を含んでなるメモリ回路と、ＥＬ電源配線と、ＥＬコモン配線とを含み、
前記第１のインバータ回路は、負荷素子として電流で駆動する有機多層膜からなるＥＬ素子と、第１のトランジスタとからなり、ＥＬ電源配線と第１のトランジスタのソース端子もしくはドレイン端子の一方を接続し、第１のトランジスタの他方をＥＬ素子の一方の電極と接続し、ＥＬ素子の他方の電極はＥＬコモン配線に接続され、
前記第１のインバータ回路の入力は前記第２のインバータ回路の出力に、前記第１のインバータ回路の出力は前記第２のインバータ回路の入力に接続されており、第１のインバータ回路の入力端子が第１のトランジスタのゲートで、出力端子がＥＬ素子と第１のトランジスタとの接続点であり、
前記第２のインバータ回路はＥＬ電源配線と、ＥＬコモン配線間に第３のトランジスタと第２のトランジスタを、各々のソース端子およびドレイン端子を相互に接続し、該第２のトランジスタのゲートとソース間に第４のトランジスタのソース及びドレイン端子を接続され、
前記第１のインバータ回路の入力端子には、前記走査配線を介して印加する走査パルスに応動して前記信号配線との接続を制御するサンプリング回路と、
前記電源配線と前記第１のインバータ回路の入力端子との間の接続を、該第１のインバータ回路の出力により制御する、前記第２のインバータの第２のトランジスタでなるセット回路と、
前記サンプリング回路によりサンプリングされた信号電圧により、基準電源配線と前記第１のインバータ回路の入力端子との間の接続を制御する、前記第２のインバータの第３のトランジスタでなるリセット回路と、前記第１のインバータ回路を含んでなるメモリ回路が設けられ、
前記メモリ回路には、画素の表示情報が第１のインバータの第１のトランジスタのソースとドレイン間の導通、非導通状態に応動して記憶され、かつ、有機ＥＬ素子の点灯及び非点灯状態を２値制御することを特徴とする発光型表示装置。
【請求項６】
請求項５において、
前記セット回路または前記リセット回路には、入力信号を電源もしくは基準電源の電圧を超えて前記第２のインバータの第２のトランジスタのゲート端子に印加するために、容量による交流結合回路を設け、
前記画素のすべてのトランジスタをＰ型もしくはＮ型で構成することを特徴とする発光型表示装置。
【請求項７】
請求項５または６において、
前記信号配線には２値出力可能な信号シフトレジスタ、前記走査配線には画素を選択する走査パルスを発生させる走査配線駆動回路がそれぞれ接続され、
前記信号シフトレジスタには走査パルス期間内において、前記信号配線を前記EL素子が消灯するように、すべてのデータ線出力端子にハイレベル信号を印加する初期化期間を設けたことを特徴とする発光型表示装置。
【請求項８】
複数の走査配線と、互いに交差する複数の信号配線により囲まれた画素を有する発光型表示装置において、
前記画素は、第１および第２のインバータ回路を含んでなるメモリ回路と、ＥＬ電源配線と、ＥＬコモン配線とを含み、
前記第１のインバータ回路は、負荷素子として電流で駆動する有機多層膜からなるＥＬ素子と、第１のトランジスタとからなり、ＥＬ電源配線と第１のトランジスタのソース端子もしくはドレイン端子の一方を接続し、第１のトランジスタの他方をＥＬ素子の一方の電極と接続し、ＥＬ素子の他方の電極はＥＬコモン配線に接続され、
前記第１および第２のインバータ回路はそれぞれ入力と出力の端子間を相互接続されており、第１のインバータ回路の入力端子が第１のトランジスタのゲート端子で、出力端子がＥＬ素子と第１のトランジスタとの接続点であり、
前記メモリ回路には、画素の表示情報が第２のインバータを構成する第２のトランジスタのソースとドレイン間の導通、非導通状態に応じて記憶され、かつ、前記ＥＬ素子の点灯及び非点灯状態を２値制御され、
前記第２のインバータ回路の負荷であるＥＬ素子には発光部を覆う遮光層を有していることを特徴とする発光型表示装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は表示装置、特に有機ELを用いた発光型表示装置に関する。
【０００２】
【従来の技術】
有機ELは平面型表示装置への応用が進められ、高輝度アクティブマトリクス表示を実現するための提案がなされている。低温ポリシリコンTFT（薄膜トランジスタ）を用いた駆動方式については、エスアイディー９９テクニカルダイジェスト３７２頁から３７５ページに記載されている。
【０００３】
画素構造は、走査配線と、信号配線、EL電源配線および容量基準電圧配線が交差するように配置されており、ＥＬを駆動するためにｎ型の走査ＴＦＴとストレージコンデンサを用いた信号電圧の保持回路が形成されている。保持した信号電圧は画素に設けたpchの駆動用ＴＦＴのゲートに印加され、駆動ＴＦＴの主回路のコンダクタンスを制御する。EL電源配線から駆動ＴＦＴの主回路と有機ＥＬ素子が直列に接続されEL共通配線に接続されている。
【０００４】
この画素を駆動する際には、走査配線から画素選択パルスを印加し、走査ＴＦＴを介して信号電圧をストレージコンデンサに書き込み、保持する。保持した信号電圧は駆動ＴＦＴのゲート電圧として印加し、電源配線から供給されるソース電圧と、ドレイン電圧から決定される駆動TFTのコンダクタンスに応じてドレイン電流を制御し、EL素子の駆動電流が制御され、表示輝度を制御している。
【０００５】
しかしながら、このシステムにおいては電流を制御するためには同じ信号電圧を印加してもELを駆動する駆動TFTのしきい値、オン抵抗が変動するとELの駆動電流が変化する性質があり、ばらつきが少なく特性のそろったTFTが必要とされる。
【０００６】
このような駆動回路を実現するために適したトランジスタとして、移動度が高く、大型基板への適用が可能なレーザーアニールプロセスを用いた低温ポリシリコンTFTがあるが、素子特性にバラツキのあることが知られており、有機ＥＬ駆動回路として用いると、ＴＦＴ特性のばらつきにより、同一信号電圧を印加しても、画素毎に輝度のばらつきが発生するため、高精度の階調を表示するために十分ではなかった。
【０００７】
また、特開平10−232649号においては、駆動方法として画素を点灯／非点灯のデジタルの２値表示とすることにより、ＴＦＴの特性ばらつきが顕著に表示に反映する閾値付近を動作点として使う必要がないので、輝度ばらつきが低減できるメリットがある。階調表示を得るためには、１フレーム時間を表示時間が異なる８つのサブフレームに分割し、１フレーム時間内での発光時間を変化させることにより平均輝度を制御する。
【０００８】
【発明が解決しようとする課題】
上記のデジタル駆動方式では、画素内にフレーム時間以上のデータの保持が可能なメモリ回路を設ける必要があり、安定したメモリ動作のためには７個程度のトランジスタが必要になる。しかし、面積が限られた画素においては、トランジスタが多いと開口率を低下させてしまい、高精細化しようとすると回路の配置面積がアナログ画素よりも３倍の個数が必要となるので、高精細化できない。
【０００９】
本発明の目的は、上記従来技術の問題点を克服し、画素に内蔵するメモリ回路を簡略化することであり、開口率を高め、高精細化された発光型表示装置を提供することに有る。また、表示装置の回路の消費電力を低減する。
【００１０】
【課題を解決するための手段】
上記の目的は、画素内に配置するメモリ回路を構成する２組のインバータ回路について、有機ＥＬ素子とトランジスタを直列に接続した回路を１組のインバータ回路として用いることにより、メモリ回路のトランジスタを省き、回路を簡略化し、開口率を向上することができる。
【００１１】
また、２組のインバータの相互接続において、有機ＥＬ素子と直列に接続するトランジスタのゲートに接続する配線に表示データを入力するように接続することにより、書き込み負荷を下げ、高速書き込みを可能とし、高精細化できる。
【００１２】
また、画素にすべてpchトランジスタを用いて、貫通電流が流れないように接続した回路構成とすることにより、メモリ保持時の消費電力を低減できる。また、画素にすべてnchトランジスタを用いることにより、メモリ時のリーク電流を低減できるので、回路の消費電力を低減することができる。
【００１３】
本発明の作用を説明する。画素内に配置したメモリ回路では、有機EL素子をダイオードとして動作するので、駆動用トランジスタを直列に接続し、インバータにおける負荷素子として動作する。これによりインバータ回路を構成し、CMOSトランジスタのみで構成したもう１組のインバータ回路と組み合わせることにより、メモリ回路として機能する。
【００１４】
データの画素メモリへの書き込みは、駆動用トランジスタのゲートに書き込むようにデータを入力することにより、ゲート容量が少ないので駆動負荷を低減し、高速書き込みが可能となる。
【００１５】
【発明の実施の形態】
以下、本発明の複数の実施の形態について図面を用いて詳細に説明する。図１は、第１の実施例である表示装置の画素回路構成を示す。画素は走査配線４、データ配線５が互いに交差するように配置され、配線で囲まれた領域が画素領域である。さらにEL電源配線６、ELコモン配線７が接続されている。
【００１６】
画素内部にはEL素子８、駆動トランジスタ９からなるELインバータ回路１と、CMOS接続されたCMOSインバータ回路２から構成されるメモリ回路10が配置される。メモリ回路10は走査トランジスタ３の主回路を介してデータ配線と接続され、走査トランジスタ３のゲートは走査配線４に接続されている。
【００１７】
図２にELインバータ回路の動作を示す。駆動トランジスタはpchトランジスタであり、ソース端子をEL電源配線６、ドレイン端子をEL素子の陽極と接続し、EL素子の陰極はELコモン配線７に接続される。EL電源およびELコモン配線はすべての画素で共通に接続するものである。EL電源配線６には正、ELコモン配線７には負の電圧を印加することで、インバータの入出力端子は駆動トランジスタのゲート電極が入力端子61であり、駆動トランジスタとEL素子を接続する端子は出力端子62として機能する。
【００１８】
図３に、この回路の入出力特性を示す。EL素子は、電流−電圧特性が閾値を有するダイオードに似た指数関数特性を示すので、入力電圧がEL電源配線に近い高いレベルに有るときには、駆動トランジスタはオフ状態にあるため、出力端子はELコモン配線とほぼ同じ低電圧を示す。入力端子の電圧を次第に下げ、閾値を超えると駆動トランジスタの主回路の電流が流れ始める。このためEL素子の電流−電圧特性に対応して出力電圧が上昇する。入力電圧がさらに高くなると電流が増加し、出力端子の電圧がさらに上昇し、EL電源電圧に近ずく。
【００１９】
このように動作するので、本回路は論理反転回路すなわちELを回路素子として含むインバータ回路として動作する。以後、この回路をELインバータ回路と呼称する。
【００２０】
図４はELインバータ回路とCMOS回路を組み合わせたメモリ回路の構成である。メモリの基本構成は、インバータ２個の入力端子を他方の出力端子と相互に接続してある。この接続点にデータの入力端子として、外部から論理状態を入力し、回路の安定状態を制御し、出力端子として回路の状態を壊すことなく読み出すことにより、メモリ回路として用いる。
【００２１】
図４のELインバータ１の入力端子61はCMOSインバータ２の出力端子71と接続している。また、CMOSインバータの入力端子73はELインバータの出力端子62と接続されており、この接続により回路は双安定状態を取るメモリセルとして機能する。
【００２２】
メモリセルとして用いる場合には、データの入力端子71はELメモリの入力端子61を用いることにより、負荷の軽い高速動作に適したメモリセルとなる。これはEL素子8を発光させるように、画素内でなるべく広い面積に形成した薄膜構造であるので、端子間容量75が大きい。このため、ELインバータの出力端子６２をデータ入力端子として使うと大きな容量となる。
【００２３】
この値を比較すると、ELインバータの入力端子61容量は回路のすべてのトランジスタサイズをゲート長、ゲート幅１０μm、ゲート容量を0.3ｆＦ／μm2として、ほぼトランジスタ1個のゲート容量と見なせる３０ｆＦである。他方のELインバータ出力端子をデータ入力端子として用いた場合には、EL素子容量は、画素サイズを１００μm2、開口率70％、EL素子の厚みを０．１μｍ、EL素子の平均εを３とすると１．９ｐＦとなり、容量が６３倍も大きくなる。
【００２４】
このため、マトリクス配線を介してデータを書き込む際には長い時間が必要となり、走査時間が短い高精細パネル、配線抵抗が増大する大型パネルの駆動が困難になる。したがって、ELインバータの入力端子61とCMOSインバータの出力端子71の接続点を、メモリセルの入力端子として用いることが高性能化のポイントである。
【００２５】
以上述べたメモリセルを用いた画素構成の動作について説明する。図１のメモリ回路においては、メモリセル10の入力端子11は走査トランジスタ３の主回路を介してデータ配線５に接続されており、走査トランジスタの導通は走査配線４の電圧により制御される。
【００２６】
図５に、本発明の表示装置の実施例を示す。図１で説明したメモリセルを内蔵した画素２１を配列して表示領域２２を形成し、マトリクスを駆動するために、データ配線にはソフトレジスタ２４、走査配線には走査駆動回路２３が接続されている。これらの回路動作を制御する制御信号および表示データは、入力配線２５を介して供給する。また画素のEL電源配線６およびELコモン配線７は一括して画素電源２６に接続されている。
【００２７】
本実施例によれば、駆動回路は画素内に高速書き込み可能なメモリが入っており、表示領域周囲の駆動回路はデータ側にはデジタルのシフトレジスタのみで良く、簡略な構成となる特長がある。
【００２８】
図６に、画素の表示動作を示す。走査配線には１フレーム期間にマトリクスを順次走査する走査パルスが印加されている。データ配線には走査パルスに同期してあるマトリクス行の画素の点灯、非点灯に応じて高低の２値データが供給されている。走査パルスが印加されたタイミングには、データ配線の電圧状態がメモリセルに取り込まれる。このとき、Ｌ状態のデータであればELインバータの出力は反転してＨ状態となる。また、CMOSインバータ出力は反対にＬ状態となり、この状態をメモリセルが保持する。このとき、ELインバータではトランジスタが導通状態となっており、EL素子に電流が流れるので、有機ELは発光状態となる。
【００２９】
また、走査パルスが印加された際にデータ配線がＨレベルであると、ELインバータ出力はＬレベルに変化し、CMOSインバータの出力がＨレベルに変化する。この状態ではEL素子には電流が流れないので、発光しない状態となる。以上のように、画素では走査パルスに応動してデータ配線の電圧状態を画素のメモリセルに取り込む動作ができる。
【００３０】
次に、図７に示す第２の実施例について説明する。本実施例は画素内のトランジスタを、すべて同一の閾値特性を有するpch型のみで構成したものである。これによりトランジスタプロセスは簡略化され、安価に製造できる特長がある。
【００３１】
回路構成は、EL素子８および駆動トランジスタ９は第１の実施例と同じ構成である。もう１組のインバータはCMOSではなく、すべてPchトランジスタで構成したPMOSインバータ４７である。本回路の動作を以下に説明する。
【００３２】
PMOSインバータ４７は２個のpchトランジスタであるリセットトランジスタ４６、セットトランジスタ43と、１個のMOSダイオードであるバイアスダイオード44と、バイアス容量４５により構成する。セットトランジスタ43は出力47をＬレベルに変化する際にオンする。pchであるセットトランジスタが出力をＬレベルに変化させる際には、バイアス容量45とバイアスダイオード44により、セットトランジスタ43のゲート電圧をELコモン配線７の電位よりも低くする。リセットトランジスタ46は出力をＨレベルに変化させる場合にオンする。
【００３３】
このように接続すると、PMOSインバータ47は、入力端子49がELインバータの入力端子48と接続され、出力端子50がリセットトランジスタ46のゲートに接続される。また、入力端子49は駆動トランジスタ９のゲートにも接続される。セットトランジスタのゲート端子49は常にダイオードが接続されているので、通常はELコモン電圧の電圧値なっており、セットトランジスタはオフ状態である。
【００３４】
ここに入力信号としてデータ信号がＨからＬレベルに変化すると、バイアス容量45により容量結合しているために、セットトランジスタのゲート端子49は引き下げられる。これによりセットトランジスタは導通し、出力端子48はＬレベルに変化する。これによりELインバータは論理反転信号を生成するので、出力端子はＨレベルとなりEL素子は点灯し、リセットトランジスタ46のゲート電圧はＨレベルであり、リセットトランジスタオフ状態となる。したがって、PMOSインバータ回路の出力48はＬレベルを保つ。
【００３５】
次に、画素の入力49がＨレベルに変化した場合には、セットトランジスタは容量結合によりゲートはオフ状態となる。また駆動トランジスタ９のゲートにも接続しているので、ELインバータ出力50はＬレベルに変化し、これによりリセットトランジスタがオン状態となりPMOSインバータの出力はＨレベルに変化する。
【００３６】
このように、この画素回路はELインバータ回路出力端子がＨもしくはＬレベルを保つことができる双安定回路であり、メモリとしての機能を有している。さらにPMOSインバータは回路の状態が変化する場合のみ電流が流れるので、PMOSのみで構成した論理回路であるにもかかわらず、消費電力が非常に少ない利点がある。なお、ダイオードは抵抗に代えてもよく、抵抗の場合はセットトランジスタの入力回路に時定数回路を含む交流結合回路が接続される。抵抗にはｉ−Ｓｉなどの高抵抗層を用いればよく、ダイオードに比べ素子構造が簡単になる。また、時定数を制御すればよいので、高速な書き込みが可能である。
【００３７】
さらに、消費電力が少ない回路構成として、すべてのトランジスタをNchにて形成したのが第３の実施例である。図８に示すとおり、すべてのトランジスタがＮ型で形成されている。走査トランジスタ143、セットトランジスタ142、リセットトランジスタ145、バイアスダイオード145である。
【００３８】
この回路動作は第２の実施例と同一である。この回路を薄膜トランジスタで構成しようとすると、ＮｃｈTFTでLDD構造、トランジスタの直列接続構成など、リーク電流低減構造を採用することにより、トランジスタがオフの場合の電流が大きく低減できるので、第２の実施例に対して回路消費電力をさらに低減することができる。リーク電流の低減構成については一般的な方法で良い。
【００３９】
第２の実施例および第３の実施例では、画素点灯状態を継続するとセットトランジスタ、リセットトランジスタが両方ともオフ状態なる。するとELインバータ入力端子の電位はＬ常態から次第に走査トランジスタのリーク電流により電位が上昇し、不安定となり次第に駆動トランジスタ電流が低下する。そこで、データ信号が走査される毎に、Ｈの電圧を印加することにより回避する。
【００４０】
図９にシフトレジスタの動作を示す。シフトクロックは走査パルス131が走査配線に印加している期間のうち、データをシフトしている期間はシフトパルスを印加する。走査パルス131の期間には、まず、すべてのデータ線出力端子は一斉にＨレベルとなる。この期間に、１ライン上のすべての画素のPMOSインバータ入力端子はＨレベルとなる。この期間は少なくともデータ配線の遅延時間以上保持しなければならない。その後、データはシフトレジスタにより順次１ライン分のデータが配列される。その後、データ配線の遅延時間以上に各データ出力の状態は保持され、画素にはデータが取り込まれ、走査パルスが終了する。
【００４１】
以上の動作を実現するためには、シフトレジスタの各段のラッチにはリセット状態でＨレベルとなるような初期化手段を設け、シフトクロックを間歇駆動とすればよい。
【００４２】
図１０に第４の実施例を示す。携帯電話などのパネルの構成例であり、TFT駆動有機ELマトリクスによる映像表示領域92および周辺駆動回路、有機ELインジケータ部93が同一ガラス基板91上に形成され、データ制御信号および電源はフレキシブルプリント基板95を介して供給する。
【００４３】
画素回路96は有機ELインジケータ部の駆動に接続されており、メモリ機能、低電力駆動の特長が有るのでマトリクス画素のみではなく、個別の有機ELインジケータの表示駆動制御回路として用いることにより、映像表示を消して、インジケータ94のみを点灯させ、制御信号も表示状態を変化させる場合のみ画素回路96にデータと走査パルスを印加することにより書き換えることで、待機時電力を低減することができる。
【００４４】
図１１に第５の実施例を示す。本実施例では２個の論理ELインバータ81および表示ELインバータ82の入力、出力端子を相互に接続して、画素回路をわずか３個のトランジスタで構成している。この場合、メモリ状態に応じてEL素子が交互に点灯するので、負荷EL素子83は表示に用いるEL素子よりも面積を少なくし、かつ表示の妨げとならないよう発光部を覆う遮光層84を設けることにより、表示コントラストを低下させることなくトランジスタ数を低減することができる。
【００４５】
図１２は、図１に示した画素回路のマスクレイアウト図である。走査配線４、データ配線５、EL電源配線６、ELコモン配線７、CMOSインバータ２、駆動トランジスタ３、EL表示電極115が配置されている。図示していないが、有機EL層および、ELコモン配線７と同一電圧に接続したEL陰極層が画素全面の表面に積層されている。図示のように、EL電源配線６、ELコモン配線７を上下方向に配置し、走査配線と直行するように配列することにより、線順次の駆動の際に列毎に一斉に負荷が変動しても、電源配線６での電流は安定しているので変動がなく、メモリ内容も安定して良好な表示が得られる利点がある。
【００４６】
また、上下に配線が多く配置すると、EL表示電極115は狭小になるが、画素に閉める発光領域が小さい場合の表示は、図１３の画素発光状態図に示すとおり、マトリクス配置した画素内のごく一部でしか発光しない。
【００４７】
この画素の輝度状態を図１４に示す。狭小画素発光領域122と広い発光画素121における発光輝度の場所依存性である。画素全面の平均輝度を合わせた場合には、狭小画素輝度124では広い画素の輝度125よりも高い輝度がスポット状に見えるため、環境光123が高い場合でも発光部の輝度が高いため表示の判読が容易になる。これは携帯電話などの限られた電力で、明るいところでも表示が良好に見えることになり、低電力で視認性の良い表示を提供することができる特長がある。
【００４８】
環境光の強度は屋外を想定すると10000luxであり、完全拡散面に照射することを考えると、反射光の輝度は3000cd／m2以上となる。このとき、平均輝度と開口率、発光部の輝度は（１）式の関係になる。
【００４９】
平均輝度＝発光部輝度×開口率    （１）
ここで、（１）式に発光部の輝度を屋外環境光として＞3000（cd／m2）を代入すると、開口率＜平均輝度／3000となる。たとえば、ノートPCなどでは平均輝度は100（cd/m2）であるので、発光部の開口率は３％とすれば良い。このように、（１）式で開口率を定めることにより、明るい環境でも表示を視認することができる。
【００５０】
なお、図１２の画素では開口率が１５％であるので、平均輝度を450（cd／m2）とすれば、所望の表示特性を得ることができる。特に、本発明のメモリ内蔵画素との組み合わせにより、表示特性の均一性が優れた良好な表示が屋外環境光の元で視認することができるので、携帯電話などの携帯情報機器、携帯テレビジョンなどに好適である。
【００５１】
【発明の効果】
本発明によれば、発光型表示装置の画素に内蔵するメモリ回路を簡略化できるので、開口率を高め、高精細化された画像を実現できる効果がある。また、表示装置の回路の消費電力を低減する効果がある。さらに、環境光の元で表示特性の均一性が優れた表示を提供できる効果がある。
【図面の簡単な説明】
【図１】本発明の一実施例による有機ＥＬ表示装置の画素回路の構成図。
【図２】  ELインバータ回路の構成図。
【図３】インバータ特性を示す説明図。
【図４】一実施例のメモリセル回路の構成図。
【図５】有機ＥＬ表示装置の構成ブロック図。
【図６】一実施例による画素回路の動作波形図。
【図７】  PMOSインバータによる画素回路の構成図。
【図８】  Nchトランジスタによる画素回路の構成図。
【図９】シフトレジスタの動作波形図。
【図１０】表示装置の概略構成図。
【図１１】２個のELインバータ回路による画素回路の構成図。
【図１２】画素回路のマスクレイアウト図。
【図１３】表示画素発光部の概観図。
【図１４】画素内の発光強度分布を示す説明図。
【符号の説明】
１…ELインバータ回路、２…CMOSインバータ回路、３…走査トランジスタ、４…走査配線、５…データ配線、６…EL電源配線、７…ELコモン配線、８…EL素子、９…駆動トランジスタ、１０…メモリセル、１１…メモリ入力端子、２１…画素、２２…表示領域、２３…走査駆動回路、２４…シフトレジスタ、２５…入力配線、２６…画素電源、４６…リセットトランジスタ、４７…セットトランジスタ、４８…PMOSインバータ、４９…入力端子、５０…ELインバータ出力端子、６１…入力端子、６２…出力端子、７１…データ入力端子、７３…CMOSインバータ入力端子、７５…端子間容量、８１…論理ELインバータ、８２…表示ELインバータ、８３…負荷EL素子、８４…遮光層、９１…ガラス基板、９２…映像表示領域、９３…有機ELインジケータ部、９４…インジケータ、９５…フレキシブルプリント基板、９６…画素回路、１１５…表示電極、１２１…広い発光画素、１２２…狭小画素発光領域、１２３…環境光、１２４…狭小画素輝度、１２５…広い画素の輝度、１４２…セットトランジスタ、１４３…走査トランジスタ、１４４…リセットトランジスタ、１４５…バイアスダイオード。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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