(57)【特許請求の範囲】
【請求項１】
連続した入力データを受けて、外部トリガ信号の前後のデータを記録するデータ記録回路において、
前記入力データを記録し、読出し指令信号を受けると前記入力データが記録される速度と同じ速度で出力データを出力するＦＩＦＯメモリ（１１）と、
当該ＦＩＦＯメモリ（１１）からの一定量バッファ量を知らせるステータス信号を受けて前記読出し指令信号を前記ＦＩＦＯメモリ（１１）に与え、前記外部トリガ信号（１０２）を受けると前記読出し指令信号を前記ＦＩＦＯメモリ（１１）に与えることを停止し、前記ＦＩＦＯメモリがフル状態になるまで前記外部トリガ信号を受けた後の前記入力データを連続して前記ＦＩＦＯメモリに記録させるＦＩＦＯ制御部（２０）と、
を備えたデータ記録回路。
【請求項２】
連続した入力データを受けて、外部トリガ信号（１０２）の前後のデータを記録するデータ記録回路において、
入力データを記録する前段のＦＩＦＯメモリ（１２）と、
後段のＦＩＦＯメモリ（１４）と、
ＦＩＦＯ制御部（３０）とを備え、
前記ＦＩＦＯ制御部（３０）は、
前段のＦＩＦＯメモリ（１２）からのフルステータス（１２ｆｕｌｌ）信号を受けた後に、外部トリガ信号（１０２）を受けるまで、前段のＦＩＦＯメモリ（１２）が、フルステータス（１２ｆｕｌｌ）信号を維持するように、前段のＦＩＦＯメモリ（１２）の前記入力データが記録される速度と同じ速度で出力データを出力させるようにすることによりバッファ内容を新たな入力データで保存更新させ、かつ、後段のＦＩＦＯメモリ（１４）がデータが記録される速度と同じ速度でデータを出力させるようにすることによりバッファ量を空の状態に維持制御し、
その後に、外部トリガ信号（１０２）を受けて、後段のＦＩＦＯメモリ（１４）のデータ出力を停止し、前記後段のＦＩＦＯメモリがフル状態になるまで、以後の連続した入力データを前記前段のＦＩＦＯメモリ（１２）に保存させると共に、前記外部トリガ信号を受けた時点で前記前段のＦＩＦＯメモリに保存されていた前記入力データを前記後段のＦＩＦＯメモリに保存させる、
データ記録回路。
【請求項３】
入力データを記録する前段のＦＩＦＯメモリ（１２）を複数段設けたことを特徴とした請求項２記載のデータ記録回路。
【請求項４】
入力データを記録する後段のＦＩＦＯメモリ（１４）を複数段設けたことを特徴とした請求項２記載のデータ記録回路。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
この発明は、連続的に入力されるデジタルデータを受けて、トリガ信号の前後の所望のデータを保持し、これを外部に供給するデータ記録回路において、このデータ記録回路を簡素に構成する手段に関する。
【０００２】
【従来の技術】
従来技術の例としては、記録用のメモリ素子と、アドレスカウンタを用いて、トリガ信号前後のデータを記録するデータ記録回路の場合である。これについて、図４と図５を参照して説明する。
回路の構成は、図４に示すように、ＡＤ変換器５０と、メモリ６０と、アドレスカウンタ部６２と、記録制御部７０とで構成している。
【０００３】
クロック１００は、各回路に同期用クロックを供給するタイミング信号であり、デューティファクタ（Ｄｕｔｙ  ｆｕｃｔｏｒ）５０％のクロック波形であり、例えば５０ＭＨｚの周期（レート）で発生している。
ＡＤ変換器５０は、被記録用のアナログ電圧信号１１０を受けて、この信号をクロック１００のレートで量子化して連続的にデジタルデータ５０ａに変換し、メモリ６０に供給する。
【０００４】
メモリ６０は、所望の記憶容量を有するメモリＩＣであり、入力と出力が独立したタイプのメモリ素子を使用する。アドレスカウンタ部６２、及び記録制御部７０からのＷＲ／ＲＤアドレス値と、ＷＲ／ＲＤ制御信号を受けて、書き込み動作時は、ＡＤ変換器５０からのデジタルデータ５０ａを書き込み保存する。他方、読みだし動作時は、保存した記録データ６０ａをメモリ６０から順次読みだして外部出力端１１２に出力する。
このメモリ６０に対する書き込み／読みだし動作は、同時に実行する場合がある。この為、これに対応する為に、書き込み動作時は、クロック１００のハイレベル期間で書き込みを行い、読みだし動作時は、クロック１００のローレベル期間で読みだしを行なう時分割動作を行っている。また、この時分割動作に対応して、ＷＲアドレス値６３ａｄｒ，ＲＤアドレス値６４ａｄｒ、書き込みイネーブル信号６０ｗｅ信号、読みだしイネーブル信号６０ｒｅ信号も、アドレスカウンタ部６２、及び記録制御部７０から時分割に供給される
【０００５】
アドレスカウンタ部６２は、ＷＲアドレスカウンタ６３と、ＲＤアドレスカウンタ６４とで構成している。
ＷＲアドレスカウンタ６３は、書き込み用アドレスをメモリ６０に供給するものであり、ＲＤアドレスカウンタ６４は、読みだし用アドレスをメモリ６０に供給するものであり、クロック１００信号を受けて、両アドレス信号を時分割に切り替えて供給する。即ち、クロック１００がハイレベル期間のときに、ＷＲアドレスカウンタ６３側のアドレス値６３ａｄｒをメモリ６０に供給し、ローレベル期間のときに、ＲＤアドレスカウンタ６４側のアドレス値６４ａｄｒを供給する。
【０００６】
ＷＲアドレスカウンタ６３は、後述する記録制御部７０からのカウントイネーブル信号６３ｅｎを受けて、この信号が有効なときに、クロック１００により＋１カウントづつカウントＵＰしてアドレスを発生する。
【０００７】
ＲＤアドレスカウンタ６４は、プリセット機能を有するカウンタとなっている。このプリセットは、後述する記録制御部７０からのロードパルス信号６４ｌｄを受け、ＷＲアドレスカウンタ６３のアドレス値６３ａｄｒをプリセットする。ただしこのアドレス値６３ａｄｒで、最上位ビット（ＭＳＢ）のみは、反転して与える。これにより、ＲＤアドレスカウンタ６４のプリセット値は、トリガ信号１０２より１／２手前アドレス値に設定される。この後、ＲＤアドレスカウンタ６４は、外部のＲＤ信号１０４を受けて、クロック１００毎に、＋１カウントづつカウントＵＰしてアドレス値６４ａｄｒをメモリ６０に供給する。また、ＲＤ信号１０４を受けて、読みだし動作に対応してイネーブル信号６０ｒｅをメモリ６０に供給する。これらによりメモリ６０から、記録データ６０ａが順次読みだしされていく。
【０００８】
記録制御部７０は、カウント制御部７２と、メモリ制御部７４と、ストップカウンタ７６とで構成していて、外部からのトリガ信号１０２と、リセット信号１０６と、スタート信号１０８を受けて、メモリ６０と、アドレスカウンタ部６２の動作を制御するものである。内部の各動作は、全てクロック１００に同期して行われる。
リセット信号１０６は、クロック１００に同期して内部状態を記録状態Ｓ１に初期化する。この後、入力デジタルデータ５０ａは、書き込み禁止状態Ｓ２になる迄、メモリ６０に連続的に書き込みする。メモリ内のデータは、新たに書き込みされるデータで繰り返し更新されている。
【０００９】
トリガ信号１０２は、このトリガ後に、所定データワード数書き込みした後に停止させるものである。
ストップカウンタ７６は、書き込み停止する迄の所定データワード数をカウントするダウンカウンタである。上記トリガ信号１０２を受けて、初期値Ｃｓｔｏｐをプリセットした後、カウントダウンを開始する。ここで初期値Ｃｓｔｏｐは、例えばメモリ容量の１／２の値である。カウントダウンしていき、やがてストップカウンタ７６が０値を検出すると書き込み禁止状態Ｓ２に遷移させる。これにより、メモリ６０内のデータ内容は、トリガ以前のデータが例えば１／２残り、トリガ後のデータが１／２格納された状態で停止することとなる。この結果、図５に示すように、トリガ点１０２ａから所定データワード数書き込みした後、ストップ点２００で停止して、トリガ前データ２０２と、トリガ後データ２０４ａ、２０４ｂがメモリ内に保存されることとなる。
また、この書き込み禁止状態Ｓ２に遷移した時にロードパルス信号６４ｌｄをＲＤアドレスカウンタ６４に供給する。
スタート信号１０８は、この書き込み禁止状態Ｓ２を解除して、再度、記録状態Ｓ１に復帰遷移させて、再記録のスタートをさせる為の信号である。
【００１０】
カウント制御部７２は、ＷＲアドレスカウンタ６３のカウントＵＰを制御するカウントイネーブル信号６３ｅｎを供給するものである。このＷＲアドレスカウントイネーブル信号６３ｅｎは、記録状態Ｓ１のときにイネーブル信号を供給してカウントＵＰを可能にする。
【００１１】
メモリ制御部７４は、メモリ６０の書き込みイネーブル信号６０ｗｅを時分割で供給するものである。
この書き込みイネーブル信号６０ｗｅは、記録状態Ｓ１のときには、クロック１００がハイレベル期間のときに、書き込みイネーブル信号６０ｗｅを供給する。他方、クロック１００がローレベル期間のとき、あるいは、書き込み禁止状態Ｓ２には、無効信号を供給する。
【００１２】
【発明が解決しようとする課題】
上記説明のように、トリガ点１０２ａ前後のデータワード数をメモリに保存する為に、２つのアドレスカウンタと、ストップカウンタ７６とを設けて、かつ時分割制御により回路を構成する為、回路規模が増えてしまい好ましくない。
また、クロック１００の周期の１／２による時分割動作の為に、メモリや周辺回路素子は、高速のデバイスを使用する必要がある難点もある。
そこで、本発明が解決しようとする課題は、トリガ信号の前後のデータを記録するデータ記録回路規模の小さな簡素な回路で実現することを目的とする。
【００１３】
【課題を解決する為の手段】
第１図は、本発明による第１の解決手段を示している。
上記課題を解決するために、本発明の構成では、入力データを記録するＦＩＦＯメモリ１１を設け、ＦＩＦＯメモリ１１からの一定量バッファ量、あるいはハーフステータス１１ｈａｌｆ信号を受けて、外部トリガ信号１０２が来るまで、ＦＩＦＯメモリ１１に一定量の入力データを保存更新制御するＦＩＦＯ制御部２０を設ける構成手段にする。
これにより、連続した入力データを受けて、外部トリガ信号１０２の前後のデータの記録を実現している。
【００１４】
第３図は、本発明による第２の解決手段を示している。
上記課題を解決するために、本発明の構成では、入力データを記録する前段のＦＩＦＯメモリ１２と、後段のＦＩＦＯメモリ１４を設け、前段のＦＩＦＯメモリ１２からのフルステータス１２ｆｕｌｌ信号を受けて、外部トリガ信号１０２を受けるまで、自身のＦＩＦＯメモリ１２は、フルステータス１２ｆｕｌｌ信号を維持するように空読みしてバッファ内容を新たな入力データで保存更新し、かつ、後段のＦＩＦＯメモリ１４のバッファを空読みしてバッファ量を空の状態に維持制御し、その後に、外部トリガ信号１０２を受けて、後段のＦＩＦＯメモリ１４の空読みを停止して以後の入力データを保存するＦＩＦＯ制御部３０を設ける構成手段にする。
ここで、前段のＦＩＦＯメモリ１２あるいは、後段のＦＩＦＯメモリ１４を複数段設ける構成手段もある。
【００１５】
【作用】
ＦＩＦＯ制御部２０は、外部のトリガ信号１０２が来るまで、１／２の一定量の最新の入力データを保存するように制御する働きがあり、トリガ前のデータをＦＩＦＯ容量の半分のデータを保存更新する役割を持つ。
また、ＦＩＦＯ制御部３０は、外部のトリガ信号１０２が来るまで、ＦＩＦＯメモリ１２側は、常にフル状態を維持しながら新データを書き込み保存更新し、他方、ＦＩＦＯメモリ１４側のバッファ量を空の状態する役割を持つ。
【００１６】
【実施例】
（実施例１）
本発明の実施例１は、ハーフステータス信号を有するＦＩＦＯ（ｆｉｒｓｔ−ｉｎ，ｆｉｒｓｔ−ｏｕｔ）メモリ素子を１個使用してデータ記録回路を構成した場合の例である。これについて、図１と図２を参照して説明する。
回路の構成は、図１に示すように、ＡＤ変換器５０と、ＦＩＦＯメモリ１１と、ＦＩＦＯ制御部２０とで構成している。このＦＩＦＯ制御部２０は、ＡＮＤゲート２２、２４と、ＯＲゲート２６と、ＦＦ（フリップ・フロップ）２８とで構成している。この構成で、ＡＤ変換器５０は、従来と同様のものである。
【００１７】
クロック１００は、従来同様、各回路に同期用クロックを供給していて、ＡＤ変換器５０と、ＦＩＦＯメモリ１１の書き込みクロックｗｃｌｋ端と、ＦＩＦＯ制御部２０のＡＮＤゲート２４の一端に供給している。
【００１８】
ＦＩＦＯメモリ１１は、内部にアドレス発生回路を有していて、先入れ、先出し型のバッファメモリとして機能する。書き込みデータがフル（満杯）になると以後の書き込みが内部的に禁止する機能を有していて、フル後は、１ワード読みだしにより１ワード書き込みが可能になる。
このＦＩＦＯメモリの入力端としては、４種類あり、ワード長のデータ入力Ｄｉｎと、ＦＩＦＯ内部メモリへの書き込み用パルス入力としての書き込みクロック１１ｗｃｌｋと、ＦＩＦＯ内部メモリからの読みだし用パルス入力としての読みだしクロック１１ｒｃｌｋと、内部バッファのリセット用のリセット１１ｒｓｔとがある。出力端としては、３種類あり、ワード長のデータ出力Ｄｏｕｔと、書き込みバッファがフルの状態を知らせるフルステータス１１ｆｕｌｌと、書き込みバッファが１／２以上あることを示すハーフステータス１１ｈａｌｆ信号がある。
このフルステータス１１ｆｕｌｌ信号と、ハーフステータス１１ｈａｌｆ信号は、外部へのステータスとして出力端子１１４、１１６に供給している。
【００１９】
次に、ＦＩＦＯメモリのバッファ量を常に１／２の状態に制御する動作について、図２を参照して説明する。
図２のバッファ量推移３００は、リセット信号１０６により、バッファをクリアして空の状態３０１からのスタートとする。ＦＦ２８は、スタート信号１０８によりセット状態に初期化しておく。
書き込みクロック１１ｗｃｌｋは、常時入力されていて、ＡＤ変換器５０からのデジタルデータ５０ａをメモリに書き込んでいる。これにより、バッファ量は、増加していく。このとき、読みだしクロック１１ｒｃｌｋは発生していない。
やがて、バッファ量が１／２に達すると、ハーフステータス１１ｈａｌｆを検出する。ＡＮＤゲート２４は、このハーフステータス１１ｈａｌｆのハイレベルと、ＦＦ２８のハイレベルと、クロック１００によりパルス信号を発生し、ＯＲゲート２６を経由して読みだしクロック１１ｒｃｌｋ端に供給する。この結果、書き込みと読みだしが両方同時に発生する為、バッファ量は、常に一定の１／２バッファ量３０２を維持しながら新データを書き込み保存更新していることとなる。
【００２０】
次に、外部のトリガ信号１０２により残り１／２の書き込み動作を説明する。
上記説明で、常に１／２のバッファ量状態では、ハーフステータス１１ｈａｌｆ検出信号が出ている。この状態で、外部のトリガ信号が入力されると、ＡＮＤゲート２２の出力がハイレベルとなり、ＦＦ２８をリセットする。この結果、ＡＮＤゲート２４を禁止して読みだしクロック１１ｒｃｌｋは、発生しなくなり、再びバッファ量が増加状態３０３に移行する。やがて、フルを検出するとＦＩＦＯメモリ１１自身で以後の書き込みが禁止されて、フル停止状態３０４となる。この停止状態のバッファ内容は、１／２がトリガ前データであり、残り１／２がトリガ後のデータが格納保存されて停止していることとなる。
【００２１】
外部のＲＤ信号１０４は、読みだし用のパルス信号であり、ＦＩＦＯメモリのバッファ容量回数のパルスを発生して読み出す。上記で格納保存されたデータを、この１パルス毎にバッファから１ワードづつ外部出力端１１２に順次読み出す。この読みだしパルスは、クロック１００と同じ周期のパルスを使用しても良いし、あるいは、任意の低速／高速の非同期パルスでも良い。読みだし後は、リセット信号１０６により、バッファをクリアした後、次の書き込みを可能にする。
【００２２】
（実施例２）
本発明の実施例２は、ＦＩＦＯメモリ素子を２個使用してデータ記録回路を構成した場合の例である。これについて、図３を参照して説明する。
本実施例では、実施例１のようにＦＩＦＯメモリ自体にハーフステータス１１ｈａｌｆ信号を有していない場合の適用例であり、このハーフステータス１１ｈａｌｆ信号の代わりに、前段のＦＩＦＯメモリのフルステータス１１ｆｕｌｌ信号を利用している。そして、前段のＦＩＦＯメモリでトリガ前のデータを保存更新する実現手段としている
回路の構成は、ＡＤ変換器５０と、ＦＩＦＯメモリ１２、１４と、ＦＩＦＯ制御部３０とで構成している。この構成で、ＡＤ変換器５０は、従来と同様のものである。このＦＩＦＯ制御部３０は、ＡＮＤゲート３１、３２、３４、３５と、ＯＲゲート３６、３７と、ＦＦ（フリップ・フロップ）３８、３９とで構成している。
【００２３】
これの動作について、以下に説明する。ＦＦ３８、３９は、リセット状態にあるものとする。
第１に、初期化を行なって、ＦＩＦＯメモリ１２、１４のバッファ量を空にする。この為に、外部からリセット信号１０６を受けて、ＦＦ３９がセットされると、ＡＮＤゲート３１によりＦＩＦＯメモリ１２の書き込みクロック１２ｗｃｌｋは禁止状態になる。この状態で、外部のＲＤ信号１０４のパルス信号で所望回数の空読みパルスを与えることで、ＦＩＦＯメモリ１２、１４のバッファ量は空になる。
【００２４】
第２に、トリガ前データをＦＩＦＯメモリ１２に保存する。この為に、スタート信号１０８を受けて、ＦＦ３９をクリアし、ＦＦ３８をセットして、書き込みクロック１２ｗｃｌｋにより入力データ５０ａを書き込む。このとき、このＦＩＦＯメモリ１２はフル状態ではないので、読みだしクロック１２ｒｃｌｋは、発生せず、バッファ量が増加していく。
やがて、フルを検出すると、ＡＮＤゲート３４により読みだしクロック１２ｒｃｌｋが発生する。これにより、ＦＩＦＯメモリ１２は、常にフル状態を維持しながら新データを書き込み保存更新している。他方、ＦＩＦＯメモリ１４は、書き込みと読みだしが両方同時に発生する為、バッファ量は、常に空の状態で動作している。このフルステータス１２ｆｕｌｌを外部の出力端子１１４に供給する。
【００２５】
第３に、上記のフル状態で、外部のトリガ信号１０２を受けて、ＡＮＤゲート３２によりＦＦ３８がリセットされる。これにより、ＡＮＤゲート３５により書き込みクロック１４ｗｃｌｋと読みだしクロック１２ｒｃｌｋ、１４ｒｃｌｋが発生する。この結果、ＦＩＦＯメモリ１２のトリガ前データが読み出されてＦＩＦＯメモリ１４に連続して転送される。無論、入力データ５０ａもトリガ後データとして連続的にＦＩＦＯメモリ１２に書き込まれる。
やがて、ＦＩＦＯメモリ１４がフルを検出すると、この検出信号を受けてＦＦ３９がセットされる。この結果、書き込みクロック１２ｗｃｌｋ、１４ｗｃｌｋ、読みだしクロック１２ｒｃｌｋ、１４ｒｃｌｋは、禁止される。この結果、トリガ前データはＦＩＦＯメモリ１４側に格納され、トリガ後データはＦＩＦＯメモリ１２側に格納された状態で停止する。このフルステータス１４ｆｕｌｌを外部の出力端子１１６に供給する。
【００２６】
第４に、トリガ前後の両データの読みだしは、外部のＲＤ信号１０４で行う。このＲＤ信号１０４は、読みだし用のパルス信号であり、ＯＲゲート３６、３７を経由して読みだしクロック１２ｒｃｌｋ、１４ｒｃｌｋを与え、２つのＦＩＦＯメモリのバッファ容量回数のパルスを発生して読み出す。この読みだしパルスは、クロック１００と同じ周期のパルスを使用しても良いし、あるいは、他の任意の低速あるいは高速非同期パルスでも良い。読みだしが完了すると、両ＦＩＦＯメモリは空の状態になり、次のスタート信号１０８の入力が可能な状態になる。
【００２７】
上記実施例１、２の説明では、ＡＤ変換器５０を使用し、これからのデジタルデータ５０ａを受けて、クロック１００に同期して書き込みする場合の例で説明したが、クロック１００に同期した他の入力データの場合でも良く、同様にして実施できる。
上記実施例１の説明では、ハーフステータス信号を有するＦＩＦＯメモリ素子を使用した場合で説明していたが、他のＦＩＦＯデバイスには、このハーフステータス信号以外に、任意のバッファ量のステータス信号を出力するデバイスがあり、これを使って構成しても良く、同様にして実施できる。
また、上記実施例２の説明では、２つのＦＩＦＯを使用した場合で説明したが、Ｎ個のＦＩＦＯを直列に接続する構成でも良く、同様にして実施できる。
【００２８】
【発明の効果】
本発明は、以上説明したように構成されているので、下記に記載されるような効果を奏する。
実施例１のＦＩＦＯ制御部２０は、外部のトリガ信号１０２が来るまで、１／２の一定量の最新の入力データを保存するように制御することで、トリガ前のデータをＦＩＦＯ容量の半分のデータを保存更新する効果が得られる。
また、実施例２のＦＩＦＯ制御部３０についても、外部のトリガ信号１０２が来るまで、ＦＩＦＯメモリ１２側は、常にフル状態を維持しながら新データを書き込み保存更新し、他方、ＦＩＦＯメモリ１４側は、バッファ量を空の状態する効果が得られる。
実施例１、２は、ＦＩＦＯメモリ１１を１個あるいは２個と、ＦＩＦＯ制御部の簡単な回路構成によりトリガ信号の前後のデータを半分づつ記録するデータ記録回路を実現でき、回路規模の低減効果が得られる。
【００２９】
【図面の簡単な説明】
【図１】本発明の、実施例１のハーフステータス信号を有するＦＩＦＯメモリ素子を１個で構成した場合の回路構成図である。
【図２】本発明の、ＦＩＦＯメモリのバッファ量の動作を説明するタイミング図である。
【図３】本発明の、実施例２のＦＩＦＯメモリ素子を２個使用して構成した場合の回路構成図である。
【図４】従来の、メモリとアドレスカウンタとストップカウンタを用いてデータ記録回路を構成した場合の構成ブロック図である。
【図５】従来の、メモリ内のデータ内容で、トリガ以前のデータと、トリガ後のデータの位置関係を説明する図である。
【符号の説明】
１１、１２、１４  ＦＩＦＯメモリ
１１ｈａｌｆ          ハーフステータス
１１ｆｕｌｌ、１２ｆｕｌｌ、１４ｆｕｌｌ  フルステータス
１１ｗｃｌｋ、１２ｗｃｌｋ、１４ｗｃｌｋ  書き込みクロック
１１ｒｃｌｋ、１００、１２ｒｃｌｋ、１４ｒｃｌｋ  クロック
１１ｒｓｔ          リセット
２０、３０        ＦＩＦＯ制御部
２２、２４、３１、３２、３４、３５  ＡＮＤゲート
２６、３６、３７  ＯＲゲート
２８、３８、３９  ＦＦ（フリップ・フロップ）
５０              ＡＤ変換器
５０ａ            データ
６０              メモリ
６０ａ            記録データ
６０ｗｅ          書き込みイネーブル信号
６０ｒｅ          イネーブル信号
６２              アドレスカウンタ部
６３ａｄｒ、６４ａｄｒ  アドレス値
６３              ＷＲアドレスカウンタ
６３ｅｎ          カウントイネーブル信号
６４              ＲＤアドレスカウンタ
６４ｌｄ          ロードパルス信号
７０              記録制御部
７２              カウント制御部
７４              メモリ制御部
７６              ストップカウンタ
１０２            トリガ信号
１０２ａ          トリガ点
１０４            ＲＤ信号
１０６            リセット信号
１０８            スタート信号
１１０            アナログ電圧信号
１１２            外部出力端
１１４、１１６    出力端子
２００            ストップ点
２０２            トリガ前データ
２０４ａ、２０４ｂ  トリガ後データ
３００            バッファ量推移
３０１            空の状態
３０２            １／２バッファ量
３０３            増加状態
３０４            フル停止状態
【図１】
0003837173.tif 000002
【図２】
0003837173.tif 000003
【図３】
0003837173.tif 000004
【図４】
0003837173.tif 000005
【図５】
0003837173.tif 000006