(57)【特許請求の範囲】
【請求項１】
複数のセレクタ、及び第１のクロックをトリガとする複数のダブルエッジトリガフリップフロップを接続することにより構成され、パラレル信号をシリアル信号に変換するパラレル−シリアル変換手段と、
前記第１のクロックと同じ周波数の第２のクロックをトリガとする２つのシングルエッジトリガフリップフロップを有し、前記変換されたシリアル信号を２ビットのパラレル信号に変換するシリアル−パラレル変換手段と、
前記第１のクロックと同じ周波数の互いに位相が反転した１対の差動クロックのうちのいずれが大きいかに応じて、前記変換された２ビットのパラレル信号のうちのいずれかを選択して、その信号を前記第１のクロックの２倍の周波数のクロックに相当する速度でシリアル出力する差動マルチプレクサと
を有するパラレル−シリアル変換用差動論理回路。
【請求項２】
前記差動マルチプレクサは、前記変換された２ビットのパラレル信号のうちのいずれかを選択し、選択された信号及び該選択された信号の位相を反転させた差動信号を前記第１のクロックの２倍の周波数のクロックに相当する速度でそれぞれシリアル出力する請求項１記載のパラレル−シリアル変換用差動論理回路。
【請求項３】
さらに、前記１対の差動クロックを生成し、該１対の差動クロックを基に第１及び第２のクロックを生成するクロック生成手段を有する請求項１又は２記載のパラレル−シリアル変換用差動論理回路。
【請求項４】
前記第１及び第２のクロックは同一のクロックである請求項１〜３のいずれかに記載のパラレル−シリアル変換用差動論理回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はパラレル−シリアル変換を行うための論理回路に関し、特に低周波数をクロックとしてパラレル−シリアル変換を行うことができる論理回路に関する。
【０００２】
【従来の技術】
従来のビデオ機器やオーディオ機器には、アナログ信号用の入出力端子を有するものがある。当該機器間では、ビデオ信号やオーディオ信号がアナログ形式で通信される。近年、アナログ通信に代わり、デジタル通信が普及しつつある。その中でも、ＩＥＥＥ１３９４規格のデジタルシリアル通信が注目されている。
【０００３】
図２は、ＩＥＥＥ１３９４規格の通信ネットワークの構成を示す。
ネットワークは、例えば５つのノード（通信装置）ＮＤ１〜ＮＤ５をケーブルＢＳに接続することにより構成される。以下、ノードＮＤ１〜ＮＤ５の全て又は個々をノードＮＤという。各ノードＮＤには、ノードＩＤ（識別子）が設定される。ノードＩＤは、例えば、ノードＮＤ１が１、ノードＮＤ２が２、ノードＮＤ３が３、ノードＮＤ４が４、ノードＮＤ５が５である。この中で、ノードＩＤが一番大きいノードＮＤがルートノードになる。ルートノードは、例えばノードＮＤ５である。
【０００４】
図３は、１つのノードＮＤの構成を示す。
ノードＮＤは、ＩＥＥＥ１３９４インタフェース１及びデバイス４を含む。デバイス４は、例えばビデオ機器やオーディオ機器やコンピュータ等である。ＩＥＥＥ１３９４インタフェース１は、リンク層（半導体チップ）２と物理層（半導体チップ）３のセットで構成される。物理層３は、ケーブルＢＳと直接信号の授受を行う層であり、リンク層２はデバイス４と信号の授受を行う層である。
【０００５】
ケーブルＢＳは、２組のツイストペアを含む。第１のツイストペアは、互いに位相が反転したデータ信号Ｄａｔａとその差動信号−Ｄａｔａのペアである。第２のツイストペアは、互いに位相が反転したストローブ信号Ｓｔｒｏｂｅとその差動信号−Ｓｔｒｏｂｅのペアである。ストローブ信号Ｓｔｒｏｂｅは、データ信号ＤａｔａをＤＳエンコードした信号である。詳細は、後に図４を参照しながら説明する。
【０００６】
ケーブルＢＳ内の上記の４つの信号のデータレートは、９８．３０４Ｍビット／秒（以下、便宜上１００Ｍｂｐｓという）、１９６．６０８Ｍビット／秒（以下、便宜上２００Ｍｂｐｓという）又は３９３．２１６Ｍビット／秒（以下、便宜上４００Ｍｂｐｓという）の中からいずれか１つを選択することができる。
【０００７】
データＴｘＤは、リンク層２と物理層３の間で上記のデータレートに関係なく常に４９．１５２ＭＨｚ（以下、便宜上５０Ｍｂｐｓという）で授受される信号であり、上記のシリアルデータＤａｔａがシリアル−パラレル変換されたパラレルデータに相当する。データＴｘＤは、シリアルデータＤａｔａが４００Ｍｂｐｓであれば４００Ｍｂｐｓ／５０Ｍｂｐｓ＝８ビットのパラレル信号、シリアルデータＤａｔａが２００Ｍｂｐｓであれば２００Ｍｂｐｓ／５０Ｍｂｐｓ＝４ビットのパラレル信号、シリアルデータＤａｔａが１００Ｍｂｐｓであれば１００Ｍｂｐｓ／５０Ｍｂｐｓ＝２ビットのパラレル信号である。以下、８ビットのパラレルデータＴｘＤが５０Ｍｂｐｓで通信され、シリアルデータＤａｔａが４００Ｍｂｐｓで通信される場合を例に説明する。
【０００８】
物理層３は、シリアルデータＤａｔａを１００Ｍｂｐｓで通信する場合には１００ＭＨｚの内部基準クロックを必要とし、シリアルデータＤａｔａを２００Ｍｂｐｓで通信する場合には２００ＭＨｚの内部基準クロックを必要とし、シリアルデータＤａｔａを４００Ｍｂｐｓで通信する場合には４００ＭＨｚの内部基準クロックを必要とする。
【０００９】
図４は、従来技術による物理層３の回路構成を示し、図５は、その回路の動作を示すタイミングチャートである。物理層３がケーブルＢＳ上に信号Ｄａｔａ，−Ｄａｔａ，Ｓｔｒｏｂｅ，−Ｓｔｒｏｂｅを送信する場合を説明する。
【００１０】
物理層３は、８ビットのパラレルデータＴｘＤ〔０〕〜ＴｘＤ〔７〕を入力し、それをパラレル−シリアル変換して、シリアルデータＤａｔａとその差動信号−Ｄａｔａを出力し、さらにストローブ信号Ｓｔｒｏｂｅとその差動信号−Ｓｔｒｏｂｅを出力する。ストローブ信号Ｓｔｒｏｂｅ，−Ｓｔｒｏｂｅは、データＤａｔａ，−ＤａｔａをＤＳエンコードすることにより得られる信号であり、クロック信号（例えば４００ＭＨｚ）の代わりに送信される信号である。他の物理層は、データＤａｔａ，−Ｄａｔａとストローブ信号Ｓｔｒｏｂｅ，−Ｓｔｒｏｂｅを受信してデコードすれば、クロック信号を再生することができる。ＩＥＥＥ１３９４規格では、物理層が上記の４つの信号Ｄａｔａ，−Ｄａｔａ，Ｓｔｒｏｂｅ，−ＳｔｒｏｂｅをケーブルＢＳ上に送信する。
【００１１】
８つのセレクタＳＥＬ０〜ＳＥＬ７と８つのフリップフロップＦＦ０〜ＦＦ７を直列接続することにより、よく知られたパラレル−シリアル変換回路を構成することができる。このパラレル−シリアル変換回路は、８ビットのパラレルデータＴｘＤ〔０〕〜ＴｘＤ〔７〕をシリアルデータＮ１に変換する。
【００１２】
８ビットのパラレルデータＴｘＤ〔０〕〜ＴｘＤ〔７〕は、それぞれ８つのセレクタＳＥＬ０〜ＳＥＬ７に入力される。８つのセレクタＳＥＬ０〜ＳＥＬ７は、セレクト信号Ｍｕｘ＿ｓｅｌがハイレベルになると第１の入力を出力し、セレクト信号Ｍｕｘ＿ｓｅｌがローレベルになると第２の入力を出力する。Ｄ型フリップフロップＦＦ０〜ＦＦ７は、クロックＣｌｋ１のポジティブ（立ち上がり）エッジをトリガとして、入力信号Ｄを出力信号Ｑとして出力し、保持する。
【００１３】
８ビットのデータＴｘＤ〔０〕〜ＴｘＤ〔７〕は実際には並列の８本の信号線により構成されるが、図５では簡略化してＴｘＤ〔０〕〜ＴｘＤ〔７〕をまとめて記載している。データＴｘＤ〔０〕〜ＴｘＤ〔７〕は、データレートが５０Ｍｂｐｓであり、第１回目の内容がＤ０〜Ｄ７、第２回目の内容がＤ８〜Ｄ１５である。
【００１４】
クロックＣｌｋ１，Ｃｌｋ２は、周波数が４００ＭＨｚ（周期が２．５ｎｓ）である。セレクト信号Ｍｕｘ＿ｓｅｌは、周波数が５０ＭＨｚ（周期が２０ｎｓ）である。信号ｅｎｃは、周波数が２００ＭＨｚ（周期が５ｎｓ）である。
【００１５】
図５に示すように、まず、セレクト信号Ｍｕｘ＿ｓｅｌがハイレベルになると、セレクタＳＥＬ０は、第１の入力であるデータＤ０（ＴｘＤ〔０〕）を選択してフリップフロップＦＦ０の入力端子Ｄに出力し、セレクタＳＥＬ１は、第２の入力であるデータＤ１（ＴｘＤ〔１〕）を選択してフリップフロップＦＦ１の入力端子Ｄに出力する。セレクタＳＥＬ２〜ＳＥＬ７は、それぞれデータＤ２〜Ｄ７を選択して、フリップフロップＦＦ２〜ＦＦ７の入力端子Ｄに出力する。
【００１６】
その後、クロックＣｌｋ１が立ち上がると、フリップフロップＦＦ０は、入力端子Ｄに入力されるデータＤ０をシリアルデータＮ１として出力し、フリップフロップＦＦ１は、入力端子Ｄに入力されるデータＤ１を出力信号Ｑとして出力する。その出力信号Ｑは、セレクタＳＥＬ０の第２の入力端子に入力される。同様に、フリップフロップＦＦ２〜ＦＦ７は、データＤ２〜Ｄ７を出力信号Ｑとして出力し、前段のセレクタＳＥＬ１〜ＳＥＬ６の第２の入力端子に出力する。
【００１７】
次に、セレクト信号Ｍｕｘ＿ｓｅｌがローレベルになると、セレクタＳＥＬ０は、第２の入力であるデータＤ１（ＴｘＤ〔１〕）を選択してフリップフロップＦＦ０の入力端子Ｄに出力し、セレクタＳＥＬ１は、第２の入力であるデータＤ２（ＴｘＤ〔２〕）を選択してフリップフロップＦＦ１の入力端子Ｄに出力する。同様に、セレクタＳＥＬ２〜ＳＥＬ６は、それぞれデータＤ３〜Ｄ７を選択し、フリップフロップＦＦ２〜ＦＦ６の入力端子Ｄに出力する。セレクタＳＥＬ７は、グランド信号ｇｎｄを選択し、フリップフロップＦＦ７の入力端子Ｄに出力する。
【００１８】
次に、クロックＣｌｋ１が立ち上がると、フリップフロップＦＦ０は、入力端子Ｄに入力されるデータＤ１をシリアルデータＮ１として出力し、フリップフロップＦＦ１は、入力端子Ｄに入力されるデータＤ２を出力信号Ｑとして出力する。その出力信号Ｑは、セレクタＳＥＬ０の第２の入力端子に入力される。同様に、フリップフロップＦＦ２〜ＦＦ６は、データＤ３〜Ｄ６を出力信号Ｑとして出力し、前段のセレクタＳＥＬ１〜ＳＥＬ５の第２の入力端子に出力する。フリップフロップＦＦ７は、グランド信号ｇｎｄを出力信号Ｑとして出力し、前段のセレクタＳＥＬ６の第２の入力端子に出力する。
【００１９】
以下、同様の動作を繰り返すことにより、シリアルデータＮ１として、Ｄ０〜Ｄ７が順次出力され、その後、Ｄ８〜Ｄ１５が順次出力される。
【００２０】
ストローブ信号Ｓｔｒｏｂｅを生成するため、排他的論理和（ＸＯＲ）回路１０は、シリアルデータＮ１と信号ｅｎｃとの排他的論理和を演算し、ストローブ信号Ｎ２を出力する。
【００２１】
ストローブ信号Ｎ２は、ＸＯＲ回路１０の処理時間分だけシリアルデータＮ１よりも遅れる。信号Ｎ１とＮ２等の同期をとるために、フリップフロップＦＦ１１〜ＦＦ１４が設けられる。
【００２２】
Ｄ型フリップフロップＦＦ１１〜ＦＦ１４は、クロックＣｌｋ２の立ち上がりエッジをトリガとして、入力端子Ｄに入力される信号を出力端子Ｑから出力する。フリップフロップＦＦ１１は、入力端子Ｄに入力されるデータＮ１を出力端子ＱからデータＤａｔａとして出力する。フリップフロップＦＦ１２は、入力端子Ｄに入力されるデータＮ１の論理反転データを出力端子Ｑからデータ−Ｄａｔａとして出力する。フリップフロップＦＦ１３は、入力端子Ｄに入力されるストローブ信号Ｎ２を出力端子Ｑからストローブ信号Ｓｔｒｏｂｅとして出力する。フリップフロップＦＦ１４は、入力端子Ｄに入力されるストローブ信号Ｎ２の論理反転信号を出力端子Ｑからストローブ信号−Ｓｔｒｏｂｅとして出力する。データＤａｔａ，−Ｄａｔａ及びストローブ信号Ｓｔｒｏｂｅ，−Ｓｔｒｏｂｅは、全てクロックＣｌｋ２に同期して４００Ｍｂｐｓで送信される。
【００２３】
【発明が解決しようとする課題】
８ビットのパラレルデータＴｘＤ〔０〕〜ＴｘＤ〔７〕は、データレートが５０Ｍｂｐｓである。シリアルデータＤａｔａ，−Ｄａｔａ及びストローブ信号Ｓｔｒｏｂｅ，−Ｓｔｒｏｂｅは、データレートが４００Ｍｂｐｓ（＝５０Ｍｂｐｓ×８ビット）である。
【００２４】
上記のパラレル−シリアル変換を行うためには、４００ＭＨｚ（周期が２．５ｎｓ）のクロックＣｌｋ１を必要とし、さらに、出力信号Ｄａｔａ，−Ｄａｔａ，Ｓｔｒｏｂｅ，−Ｓｔｏｒｂｅの同期をとるために、４００ＭＨｚ（周期が２．５ｎｓ）のクロックＣｌｋ２を必要とする。
【００２５】
すなわち、上記の４つの出力信号を４００Ｍｂｐｓで送信するには、４００ＭＨｚのクロックＣｌｋ１，Ｃｌｋ２が必要になる。
【００２６】
ＩＥＥＥ１３９４規格では、１００Ｍｂｐｓ、２００Ｍｂｐｓ、４００Ｍｂｐｓの中からデータレートを選択することができる。現在、データレートが１００Ｍｂｐｓ及び２００Ｍｂｐｓに対応するＩＥＥＥ１３９４インタフェースが主流である。このインタフェース内の物理層は、２００ＭＨｚのクロックを用意すれば足り、４００ＭＨｚのクロックを必要としない。
【００２７】
しかし、現在、さらに４００Ｍｂｐｓにも対応可能なＩＥＥＥ１３９４インタフェースが開発されている。このインタフェース内の物理層は、上記のように、４００ＭＨｚのクロックＣｌｋ１，Ｃｌｋ２を必要とする。
【００２８】
４００Ｍｂｐｓ対応のＩＥＥＥ１３９４インタフェースは、２００Ｍｂｐｓ対応のものに比べ、高周波数のクロックを必要とする。高周波数のクロックを用意するには、高速動作及び高精度のアライメントを実現するための高度の半導体プロセス技術が必要になり、物理層の製造コストが上がる。また、クロック周波数を倍増すると、消費電力も倍増する。
【００２９】
市場では、２００Ｍｂｐｓ対応の物理層半導体チップと同程度の消費電力に抑えた４００Ｍｂｐｓ対応の物理層半導体チップが望まれている。しかし、結果的に消費電力が倍増してしまい、市場要求を満足することができない。
【００３０】
消費電力を低減するために動作電源電圧を下げることも考えられる。しかし、動作電源電圧を下げると、安定した動作を期待できない。
【００３１】
本発明の目的は、低周波数のクロックでパラレル−シリアル変換を行うことができるパラレル−シリアル変換用差動論理回路を提供することである。
【００３２】
【課題を解決するための手段】
本発明の一観点によれば、複数のセレクタ、及び第１のクロックをトリガとする複数のダブルエッジトリガフリップフロップを接続することにより構成され、パラレル信号をシリアル信号に変換するパラレル−シリアル変換手段と、前記第１のクロックと同じ周波数の第２のクロックをトリガとする２つのシングルエッジトリガフリップフロップを有し、前記変換されたシリアル信号を２ビットのパラレル信号に変換するシリアル−パラレル変換手段と、前記第１のクロックと同じ周波数の互いに位相が反転した１対の差動クロックのうちのいずれが大きいかに応じて、前記変換された２ビットのパラレル信号のうちのいずれかを選択して、その信号を前記第１のクロックの２倍の周波数のクロックに相当する速度でシリアル出力する差動マルチプレクサとを有するパラレル−シリアル変換用差動論理回路が提供される。
【００３３】
第１のクロックをトリガとしてパラレル信号をシリアル信号に変換する。その際、仮にシングルエッジトリガフリップフロップを用いると、第１のクロックの周波数と同一周波数に相当する速度のシリアル信号が得られるが、ダブルエッジトリガフリップフロップを用いれば、第１のクロックの２倍の周波数のクロックに相当する速度のシリアル信号が得られる。ただし、このシリアル信号は、比較的大きなジッタを含む。
【００３４】
次に、上記のシリアル信号を再び２ビットのパラレル信号に変換する。変換されたパラレル信号の速度は、上記のシリアル信号に比べて１／２になる。その後、第１のクロックと同じ周波数の互いに位相が反転した１対の差動クロックのうちのいずれが大きいかに応じて、上記の変換された２ビットのパラレル信号のうちのいずれかを選択することにより、その信号を第１のクロックの２倍の周波数のクロックに相当する速度でシリアル出力することができる。  
【００３５】
【発明の実施の形態】
図１は、本発明の実施例による物理層３の回路構成を示し、図６は、その回路の動作を示すタイミングチャートである。物理層３は、図３に示すノードＮＤ中に使用されるものと同一である。以下、物理層３がケーブルＢＳ上に信号Ｄａｔａ，−Ｄａｔａ，Ｓｔｒｏｂｅ，−Ｓｔｒｏｂｅを送信する場合を説明する。
【００３６】
物理層３は、８ビットのパラレルデータＴｘＤ〔０〕〜ＴｘＤ〔７〕を入力し、それをパラレル−シリアル変換して、シリアルデータＤａｔａとその差動信号−Ｄａｔａを出力し、さらにストローブ信号Ｓｔｒｏｂｅとその差動信号−Ｓｔｒｏｂｅを出力する。ストローブ信号Ｓｔｒｏｂｅ，−Ｓｔｒｏｂｅは、データＤａｔａ，−ＤａｔａをＤＳエンコードすることにより得られる信号であり、クロック信号（例えば４００ＭＨｚ）の代わりに送信される信号である。他の物理層は、データＤａｔａ，−Ｄａｔａとストローブ信号Ｓｔｒｏｂｅ，−Ｓｔｒｏｂｅを受信してデコードすれば、クロック信号を再生することができる。
【００３７】
物理層３は、４００ＭＨｚの高周波クロックを用いず、２００ＭＨｚの比較的低周波のクロックＣｌｋ１，Ｃｌｋ２を用いて、パラレル−シリアル変換を行い、信号Ｄａｔａ，−Ｄａｔａ，Ｓｔｒｏｂｅ，−Ｓｔｒｏｂｅを４００ＭｂｐｓでケーブルＢＳ上に送信することを可能にする。
【００３８】
物理層３は、従来技術による物理層３（図４）に比べ、ダブルエッジトリガフリップフロップＤＦＦ０〜ＤＦＦ７及び差動マルチプレクサＭＵＸ１，ＭＵＸ２を有する点が主に異なる。ダブルエッジトリガフリップＤＦＦ０〜ＤＦＦ７は、立ち上がりと立ち下がりの両者をトリガとするフリップフロップである。差動マルチプレクサＭＵＸ１，ＭＵＸ２は、本発明者により提供される新規な素子である。これらの詳細は、後に説明する。
【００３９】
８つのセレクタＳＥＬ０〜ＳＥＬ７と８つのダブルエッジトリガフリップフロップＦＦ０〜ＦＦ７を直列接続することにより、よく知られたパラレル−シリアル変換回路を構成することができる。このパラレル−シリアル変換回路は、図４のものと同様に、８ビットのパラレルデータＴｘＤ〔０〕〜ＴｘＤ〔７〕をシリアルデータＮ１に変換する。以下、図４及び図５と異なる点のみを説明する。
【００４０】
図４のシングルエッジトリガフリップフロップＦＦ０〜ＦＦ７の代わりに、ダブルエッジトリガフリップフロップＤＦＦ０〜ＤＦＦ７を使用する。ダブルエッジトリガＤ型フリップフロップＤＦＦ０〜ＤＦＦ７は、クロックＣｌｋ１のダブルエッジ（立ち上がりエッジ及び立ち下がりエッジ）をトリガとして、入力信号Ｄを出力信号Ｑとして出力し、保持する。
【００４１】
図４ではクロックＣｌｋ１，Ｃｌｋ２が４００ＭＨｚであったが、本実施例ではクロックＣｌｋ１，Ｃｌｋ２が２００ＭＨｚ（周期が５ｎｓ）である。本実施例では、４００ＭＨｚの高周波クロックを必要とせず、２００ＭＨｚの低周波クロックで図４の物理層と同じ動作をさせることができる。
【００４２】
図６に示すように、ダブルエッジトリガフリップフロップＤＦＦ０〜ＤＦＦ７は、２００ＭＨｚのクロックＣｌｋ１のダブルエッジをトリガとして、シリアルデータＮ１を出力する。シリアルデータＮ１として、順次データＤ０〜Ｄ７が出力され、続いてデータＤ８〜１５が出力される。
【００４３】
仮に、２００ＭＨｚのクロックＣｌｋ１のシングルエッジ（立ち上がりエッジ又は立ち下がりエッジのいずれか一方のエッジ）をトリガとすれば、２００ＭｂｐｓのシリアルデータＮ１が得られるが、本実施例のように、２００ＭＨｚのクロックＣｌｋ１のダブルエッジをトリガとすれば、４００ＭｂｐｓのシリアルデータＮ１が得られる。
【００４４】
ＸＯＲ回路１０は、シリアルデータＮ１と信号ｅｎｃとの排他的論理和を演算し、４００Ｍｂｐｓのストローブ信号Ｎ２を出力する。ストローブ信号Ｎ２は、ＸＯＲ回路１０の処理時間分だけシリアルデータＮ１よりも遅れる。
【００４５】
しかし、この４００ＭＨｚの信号Ｎ１，Ｎ２をそのまま送信することはできない。その理由を、以下信号Ｎ１を例に説明する。
【００４６】
図７（Ａ）は、図６のクロックＣｌｋ１及びシリアルデータＮ１を拡大したタイミングチャートである。
【００４７】
クロックＣｌｋ１は、公知の位相ロックループ回路（ＰＬＬ）により生成されるものである。時間Ｔ１は、クロックＣｌｋ１の立ち上がりエッジから次の立ち上がりエッジまでの時間である。時間Ｔ２は、クロックＣｌｋ１の立ち下がりエッジから次の立ち下がりエッジまでの時間である。時間Ｔ１とＴ２は、ほぼ同じである。
【００４８】
時間Ｔ３は、クロックＣｌｋ１の立ち上がりエッジから次の立ち下がりエッジまでの時間である。時間Ｔ４は、クロックＣｌｋ１の立ち下がりエッジから次の立ち上がりエッジまでの時間である。時間Ｔ３とＴ４は、立ち上がり特性と立ち下がり特性の相違から、同一にすることが困難であり、通常はある程度異なる。
【００４９】
具体的には、ＰＬＬ内のＣＭＯＳ回路特性によるものである。ＣＭＯＳ回路において、例えば、クロックＣｌｋ１の立ち上がりはｎチャネルＭＯＳトランジスタのオン特性に依存し、クロックＣｌｋ１の立ち下がりはｐチャネルＭＯＳトランジスタのオン特性に依存する。これらｎチャネルＭＯＳトランジスタとｐチャネルＭＯＳトランジスタのオン特性を揃えることは困難であり、かつ温度変化及びプロセス変動があるために、上記の時間Ｔ３とＴ４は異なる。
【００５０】
本来、クロックＣｌｋ１のデューティ比を５０％にしたい場合でも、立ち上がりエッジ又は立ち下がりエッジに時間ずれが生じ、デューティ比が５０％にならない。この時間ずれは、いわゆるジッタと呼ばれている。
【００５１】
その結果、シリアルデータＮ１において、データＤ０の時間Ｔ３とデータＤ１の時間Ｔ４が異なることになる。クロックＣｌｋ１のデューティ比が５０％であれば、データＮ１のジッタはなくなる。しかし、クロックＣｌｋ１は、上記の理由によりデューティ比が５０％にならないのが通常であり、データＮ１はジッタを有するものになる。
【００５２】
ＩＥＥＥ１３９４規格では、出力信号Ｄａｔａ，−Ｄａｔａ，Ｓｔｒｏｂｅ，−Ｓｔｒｏｂｅのデータレートが４００Ｍｂｐｓの時、その出力信号に含まれるジッタが０．１５ｎｓ以下であることを規定している。ところが、上記のデータＮ１のジッタは、０．１５ｎｓを超えるものになってしまう。
【００５３】
また、データＮ１を基に、図４の物理層と同様に、出力信号Ｄａｔａ，−Ｄａｔａ及びＳｔｒｏｂｅ，−Ｓｔｒｏｂｅを生成すると、４つの出力信号間のスキューが大きくなってしまう。スキューは、同期がとれている信号間の平均的（全体的）な時間ずれである。
【００５４】
ＩＥＥＥ１３９４規格では、出力信号Ｄａｔａ，−Ｄａｔａ，Ｓｔｒｏｂｅ，−Ｓｔｒｏｂｅのデータレートが４００Ｍｂｐｓの時、その出力信号間のスキューが０．１ｎｓ以下であることを規定している。ところが、上記の方法による出力信号間のスキューは、０．１ｎｓを超えるものになってしまう。
【００５５】
そこで、図１に示すように、信号Ｎ１をシングルエッジトリガＤ型フリップフロップＳＦＦ１，ＳＦＦ２の入力端子Ｄに入力し、信号Ｎ２をシングルエッジトリガＤ型フリップフロップＳＦＦ３，ＳＦＦ４の入力端子Ｄに入力する。
【００５６】
フリップフロップＳＦＦ１は、２００ＭＨｚのクロックＣｌｋ２の立ち下がりをトリガとして、入力信号Ｎ１（端子Ｄ）を出力信号Ｄｅｖｅｎ（端子Ｑ）として出力する。４００Ｍｂｐｓの入力信号Ｎ１は、２００Ｍｂｐｓの出力信号Ｄｅｖｅｎに変換される。出力信号Ｄｅｖｅｎは、入力信号Ｎ１のうちの偶数番目のデータＤ０，Ｄ２，Ｄ４・・・である。
【００５７】
フリップフロップＳＦＦ２は、２００ＭＨｚのクロックＣｌｋ２の立ち上がりをトリガとして、入力信号Ｎ１（端子Ｄ）を出力信号Ｄｏｄｄ（端子Ｑ）として出力する。出力信号Ｄｏｄｄは、データレートが２００Ｍｂｐｓであり、入力信号Ｎ１のうちの奇数番目のデータＤ１，Ｄ３，Ｄ５・・・である。
【００５８】
フリップフロップＳＦＦ１，ＳＦＦ２は、４００ＭｂｐｓのシリアルデータＮ１を２００Ｍｂｐｓの２ビットパラレルデータＤｅｖｅｎ，Ｄｏｄｄに変換することになる。
【００５９】
フリップフロップＳＦＦ３は、２００ＭＨｚのクロックＣｌｋ２の立ち下がりをトリガとして、入力信号Ｎ２（端子Ｄ）を出力信号Ｓｅｖｅｎ（端子Ｑ）として出力する。出力信号Ｓｅｖｅｎは、データレートが２００Ｍｂｐｓであり、入力信号Ｎ２のうちの偶数番目のデータＳ０，Ｓ２，Ｓ４・・・である。
【００６０】
フリップフロップＳＦＦ４は、２００ＭＨｚのクロックＣｌｋ２の立ち上がりをトリガとして、入力信号Ｎ２（端子Ｄ）を出力信号Ｓｏｄｄ（端子Ｑ）として出力する。出力信号Ｓｏｄｄは、データレートが２００Ｍｂｐｓであり、入力信号Ｎ２のうちの奇数番目のデータＳ１，Ｓ３，Ｓ５・・・である。
【００６１】
フリップフロップＳＦＦ３，ＳＦＦ４は、４００ＭｂｐｓのシリアルデータＮ２を２００Ｍｂｐｓの２ビットパラレルデータＳｅｖｅｎ，Ｓｏｄｄに変換することになる。
【００６２】
差動マルチプレクサＭＵＸ１は、ポジティブ入力端子ｐ及びネガティブ入力端子ｎを有する。入力端子ｐには信号Ｄｅｖｅｎが入力され、入力端子ｎには信号Ｄｏｄｄが入力される。差動マルチプレクサＭＵＸ１は、１対の差動クロックＣｌｋｐ及びＣｌｋｎを選択信号とする。差動クロックＣｌｋｐ及びＣｌｋｎは、互いに位相が反転している。
【００６３】
差動マルチプレクサＭＵＸ１は、クロックＣｌｋｐがＣｌｋｎよりも大きいとき、入力端子ｐに入力される信号Ｄｅｖｅｎを信号Ｄａｔａとして出力し、かつ信号Ｄａｔａの差動信号を信号−Ｄａｔａとして出力する。１対の差動信号Ｄａｔａと−Ｄａｔａは、互いに位相が反転しており、データレートが４００Ｍｂｐｓである。
【００６４】
逆に、差動マルチプレクサＭＵＸ１は、クロックＣｌｋｎがＣｌｋｐよりも大きいとき、入力端子ｎに入力される信号Ｄｏｄｄを信号Ｄａｔａとして出力し、かつ信号Ｄａｔａの差動信号を信号−Ｄａｔａとして出力する。
【００６５】
差動マルチプレクサＭＵＸ２は、入力端子ｐに信号Ｓｅｖｅｎを、入力端子ｎに信号Ｓｏｄｄを入力し、１対の差動クロックＣｌｋｐ及びＣｌｋｎを選択信号とする。
【００６６】
差動マルチプレクサＭＵＸ２は、選択信号ＣｌｋｐがＣｌｋｎよりも大きいとき、入力端子ｐに入力される信号Ｓｅｖｅｎを信号Ｓｔｒｏｂｅとして出力し、かつ信号Ｓｔｒｏｂｅの差動信号を信号−Ｓｔｒｏｂｅとして出力する。１対の差動信号Ｓｔｒｏｂｅと−Ｓｔｒｏｂｅは、互いに位相が反転しており、データレートが４００Ｍｂｐｓである。
【００６７】
逆に、差動マルチプレクサＭＵＸ２は、クロックＣｌｋｎがＣｌｋｐよりも大きいとき、入力端子ｎに入力される信号Ｓｏｄｄを信号Ｓｔｒｏｂｅとして出力し、かつ信号Ｓｔｒｏｂｅの差動信号を信号−Ｓｔｒｏｂｅとして出力する。
【００６８】
差動マルチプレクサＭＵＸ１，ＭＵＸ２は、差動クロックＣｌｋｐ，Ｃｌｋｎを選択信号として、４つの出力信号Ｄａｔａ，−Ｄａｔａ，Ｓｔｏｂｅ，−Ｓｔｒｏｂｅの同期をとっている。
【００７０】
図７（Ｂ）は、図６の１対の差動クロックＣｌｋｐ，Ｃｌｋｎ及び出力信号Ｄａｔａを拡大したタイミングチャートである。
【００７１】
差動クロックＣｌｋｐとＣｌｋｎは、互いに位相が反転した信号である。時間Ｔ５は、差動クロックＣｌｋｐとＣｌｋｎの第１の交点からその次の第２の交点までの時間である。時間Ｔ６は、差動クロックＣｌｋｐとＣｌｋｎの第２の交点からその次の第３の交点までの時間である。時間Ｔ５とＴ６は、ほぼ同じである。
【００７２】
差動マルチプレクサＭＵＸ１は、差動信号ＣｌｋｐとＣｌｋｎの交点で出力信号Ｄａｔａを切り換える。その結果、出力信号Ｄａｔａにおいて、データＤ０の時間Ｔ５とデータＤ１の時間Ｔ６がほぼ同じになる。したがって、出力信号Ｄａｔａのジッタは、ほぼ０になる。同様に、４つの出力信号間のスキューもほぼ０になる。
【００７３】
本実施例によれば、出力信号Ｄａｔａ，−Ｄａｔａ，Ｓｔｒｏｂｅ，−Ｓｔｒｏｂｅのジッタ及びスキューを低減させ、ＩＥＥＥ１３９４規格に適合させることができる。しかも、その際、物理層３は、４００ＭＨｚのクロックを必要とせず、２００ＭＨｚのクロックを用意すれば足りる。
【００７４】
本実施例による物理層３は、２００ＭＨｚの低周波数のクロックで動作するので、従来技術による物理層（図４）のように４００ＭＨｚの高周波数のクロックで動作する場合に比べ、高速動作及び高精度のアライメントを実現するための高度の半導体プロセス技術を必要とせず、製造コストを低減させることができる。また、クロック周波数を低くすることにより、消費電力を下げながらも安定した動作をさせることができ、市場の要求を満足させることができる。
【００７５】
図８は、図１の物理層３に供給される信号を生成する信号生成部の構成を示す。
【００７６】
位相ロックループ回路（ＰＬＬ）２１は、公知の汎用回路であり、電圧制御発振器（ＶＣＯ）２２を有する。ＶＣＯ２２は、奇数個（例えば３個）の差動遅延ブロック２３ａ，２３ｂ，２３ｃを有する。以下、差動遅延ブロック２３ａ，２３ｂ，２３ｃの全て又は個々を差動遅延ブロック２３という。
【００７７】
３個の差動遅延ブロック２３は、直列に接続される。最終段の第３の差動遅延ブロック２３ｃの出力信号は、第１の差動遅延ブロック２３ａの入力端子にフィードバックされる。
【００７８】
ある差動遅延ブロック２３の出力信号は反転されて、次段の差動遅延ブロック２３に入力される。例えば、第１の差動遅延ブロック２３ａの正転出力信号は、第２の差動遅延ブロック２３ｂの−端子に入力され、第１の差動遅延ブロック２３ａの反転出力信号は、第２の差動遅延ブロックの＋端子に入力される。
【００７９】
３個の差動遅延ブロック２３は、互いに位相が１２０°ずつずれている。ＶＣＯ２２は、２００ＭＨｚの１対の差動クロックＣｌｋｐ，Ｃｌｋｎを出力する。この差動クロックＣｌｋｐ，Ｃｌｋｎは、互いに位相が反転し（位相が１８０°ずれ）ており、図１の差動マルチプレクサＭＵＸ１，ＭＵＸ２に使用される。
【００８０】
ＰＬＬ２１は、ＶＣＯ２２の他、出力段２４を有する。出力段２４は、２００ＭＨｚの差動クロックＣｌｋｐ，Ｃｌｋｎを入力し、２００ＭＨｚのクロックＣｌｋ１，Ｃｌｋ２を出力する。クロックＣｌｋ１とＣｌｋ２は、共に２００ＭＨｚであれば、同一の信号でも異なる信号でもよい。本実施例では、クロックＣｌｋ１とＣｌｋ２が同じである場合を示す。
【００８１】
クロックＣｌｋ１は、図１のダブルエッジトリガフリップフロップＤＦＦ０〜ＤＦＦ７に使用され、クロックＣｌｋ２は、図１のシングルエッジトリガフリップフロップＳＦＦ１〜ＳＦＦ４に使用される。
【００８２】
クロック生成回路２５は、２００ＭＨｚのクロックＣｌｋ１，Ｃｌｋ２を基に、２００ＭＨｚの信号ｅｎｃ及び５０ＭＨｚの信号Ｍｕｘ＿ｓｅｌを生成する。信号ｅｎｃは、図１のＸＯＲ回路１０に使用され、信号Ｍｕｘ＿ｓｅｌは、セレクタＳＥＬ０〜ＳＥＬ７に使用される。
【００８３】
図９は、図１に示す各ダブルエッジトリガＤ型フリップフロップＤＦＦ０〜ＤＦＦ７の回路図である。
【００８４】
フリップフロップＤＦＦ０〜ＤＦＦ７は、ＣＭＯＳ回路により構成される。入力端子Ｑには入力信号が入力され、クロック端子ＣｌｋにはクロックＣｌｋ１が入力される。図９では反転出力端子−Ｑを有する場合を示すが、出力端子−Ｑの信号を反転させれば図１のように出力端子Ｑを設けることができる。
【００８５】
図中、端子ｖｄｄは正の電源電位の端子を示し、端子ｇｎｄはグランド電位の端子を示す。フリップフロップは、上段部１１と下段部１２に別れる。上段部１１は、クロックＣｌｋの立ち下がりエッジをトリガとするフリップフロップである。下段部１２は、クロックＣｌｋの立ち上がりエッジをトリガとするフリップフロップである。
【００８６】
上段部１１の出力は、クロックＣｌｋがハイレベルのときにハイインピーダンス状態になり、下段部１２の出力は、クロックＣｌｋがローレベルのときにハイインピーダンス状態になる。したがって、上段部１１の出力と下段部１２の出力は競合することがなく、クロックＣｌｋのダブルエッジをトリガとして出力信号が出力端子−Ｑから出力される。
【００８７】
なお、ダブルエッジトリガフリップフロップは、文献“IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL.26, NO.8 AUGUST 1991”の１１６８〜１１７０頁に記載された回路を用いてもよい。
【００８８】
図１０は、図１の各差動マルチプレクサＭＵＸ１，ＭＵＸ２の回路図である。差動マルチプレクサＭＵＸ１，ＭＵＸ２は、ＣＭＯＳ回路により構成される。以下、ＭＯＳトランジスタを単にトランジスタという。図中、端子ｖｄｄは正の電源電位端子を示し、端子ｇｎｄはグランド電位の端子を示す。
【００８９】
差動マルチプレクサは、４つの入力ノードＶｉｎｐ，−Ｖｉｎｐ，Ｖｉｎｎ，−Ｖｉｎｎを有する。図１１（Ａ）に示すように、ポジティブ入力ノードＶｉｎｐには、奇数番目データＤｅｖｅｎ（図１）が入力され、ポジティブ反転入力ノード−Ｖｉｎｐには、奇数番目データＤｅｖｅｎを論理反転（ＮＯＴ）回路３１で論理反転させたデータが入力される。図１１（Ｂ）に示すように、ネガティブ入力ノードＶｉｎｎには、偶数番目データＤｏｄｄ（図１）が入力され、ネガティブ反転入力ノード−Ｖｉｎｎには、偶数番目データＤｅｖｅｎを論理反転（ＮＯＴ）回路３２で論理反転させたデータが入力される。
【００９０】
差動マルチプレクサは、その他、差動クロックノードＣｌｋｐ，Ｃｌｋｎ及び差動出力ノードＶｏｕｔｐ，Ｖｏｕｔｎを有する。ポジティブ出力ノードＶｏｕｔｐは、図１の出力信号Ｄａｔａ又はＳｔｒｏｂｅが出力されるノードである。ネガティブ出力ノードＶｏｕｔｎは、図１の出力信号−Ｄａｔａ又は−Ｓｔｒｏｂｅが出力されるノードである。
【００９１】
ポジティブクロックＣｌｋｐがネガティブクロックＣｌｋｎよりも大きいときには、ポジティブ入力ノードＶｉｎｐの信号がポジティブ出力ノードＶｏｕｔｐから出力される。ネガティブ出力ノードＶｏｕｔｎからは、ポジティブ出力ノードＶｏｕｔｐから出力される信号の差動信号が出力される。
【００９２】
逆に、ネガティブクロックＣｌｋｎがポジティブクロックＣｌｋｐよりも大きいときには、ネガティブ入力ノードＶｉｎｎの信号がポジティブ出力ノードＶｏｕｔｐから出力される。ネガティブ出力ノードＶｏｕｔｎからは、ポジティブ出力ノードＶｏｕｔｐから出力される信号の差動信号が出力される。
【００９３】
ポジティブ入力ノードＶｉｎｐは、ｎチャネルトランジスタＭ１のゲートに接続される。ポジティブ反転入力ノード−Ｖｉｎｐは、ｎチャネルトランジスタＭ２のゲートに接続される。
【００９４】
ネガティブ入力ノードＶｉｎｎは、ｎチャネルトランジスタＭ３のゲートに接続される。ネガティブ反転入力ノード−Ｖｉｎｎは、ｎチャネルトランジスタＭ４のゲートに接続される。
【００９５】
トランジスタＭ１及びＭ３のドレインには、ｐチャネルトランジスタＭ７のドレイン及びネガティブノードＮｎが接続される。トランジスタＭ２及びＭ４のドレインには、ｐチャネルトランジスタＭ８のドレイン及びポジティブノードＮｐが接続される。
【００９６】
定電流源Ｉ２は、ｐチャネルトランジスタＭ９のドレインに接続される。トランジスタＭ７，Ｍ８は、トランジスタＭ９と共にカレントミラー回路を構成する。トランジスタＭ７，Ｍ８は、トランジスタＭ９と同じ電流値を流すことができる。トランジスタＭ７，Ｍ８は、定電流源で代替することができる。
【００９７】
ポジティブクロックノードＣｌｋｐは、ｎチャネルトランジスタＭ５のゲートに接続される。ネガティブクロックノードＣｌｋｎは、ｎチャネルトランジスタＭ６のゲートに接続される。
【００９８】
トランジスタＭ５は、ドレインがトランジスタＭ１及びＭ２のソースに接続され、ソースがグランド端子ｇｎｄに接続される。トランジスタＭ６は、ドレインがトランジスタＭ３及びＭ４のソースに接続され、ソースがグランド端子ｇｎｄに接続される。
【００９９】
次に、回路動作を説明する。まず、ポジティブクロックＣｌｋｐがネガティブクロックＣｌｋｎよりも大きい場合を説明する。ポジティブクロックＣｌｋｐがハイレベル（以下、“Ｈ”で表す）になり、ネガティブクロックＣｌｋｎがローレベル（以下、“Ｌ”で表す）になる。ネガティブクロックＣｌｋｎがローベルになると、トランジスタＭ６がオフし、ネガティブ入力Ｖｉｎｎ，−Ｖｉｎｎの論理値にかかわらずトランジスタＭ３及びＭ４には電流が流れない。
【０１００】
例えば、ポジティブ入力Ｖｉｎｐ＝Ｈであり、ポジティブ反転入力−Ｖｉｎｐ＝Ｌである場合を説明する。その場合、トランジスタＭ１がオンし、トランジスタＭ２がオフする。
【０１０１】
トランジスタＭ１がオンして、そのソース−ドレイン間に電流が流れると、ネガティブノードＮｎの電位が下がり、やがてネガティブノードＮｎ＝Ｌになる。一方、トランジスタＭ２がオフして、そのソース−ドレイン間に電流が流れなくなると、ポジティブノードＮｐの電位が上がり、やがてポジティブノードＮｐ＝Ｈになる。
【０１０２】
以上のように、ポジティブクロックＣｌｋｐがネガティブクロックＣｌｋｎよりも大きいと、ポジティブ入力Ｖｉｎｐ＝ＨがポジティブノードＮｐから出力される。トランジスタＭ１，Ｍ２は入力差動対を構成しているので、ネガティブノードＮｎからはポジティブノードＮｐの信号に対する差動信号が出力される。
【０１０３】
これらポジティブノードＮｐ及びネガティブノードＮｎを出力端子とし、ポジティブノードＮｐからは図１の信号Ｄａｔａ又はＳｔｒｏｂｅを出力し、ネガティブノードＮｎからは図１の信号−Ｄａｔａ又は−Ｓｔｒｏｂｅを出力することができる。
【０１０４】
出力端子に接続される負荷が小さいときには、以上の構成を差動マルチプレクサとすることができる。ただし、負荷が大きいときには、以下に示す出力段をさらに接続する必要がある。
【０１０５】
トランジスタＭ１１，Ｍ１２，Ｍ１３，Ｍ１４，Ｍ１５は、ポジティブ出力ノードＶｏｕｔｐの出力段である。トランジスタＭ１６，Ｍ１７，Ｍ１８，Ｍ１９，Ｍ２０は、ネガティブ出力ノードＶｏｕｔｎの出力段である。
【０１０６】
定電流源Ｉ１は、ｐチャネルトランジスタＭ１０のドレインに接続される。ｐチャネルトランジスタＭ１１，Ｍ１６は、トランジスタＭ１０と共にカレントミラー回路を構成する。トランジスタＭ１１，Ｍ１６は、トランジスタＭ１０と同じ電流値を流すことができる。トランジスタＭ１１，Ｍ１６は、定電流源で代替することができる。
【０１０７】
次に、回路動作を説明する。ポジティブノードＮｐはトランジスタＭ１２及びＭ１８のゲートに接続される。ネガティブノードＮｎはトランジスタＭ１３及びＭ１７のゲートに接続される。上記のように、ポジティブノードＮｐの電位が上がり、ネガティブノードＮｎの電位が下がる場合を説明する。
【０１０８】
ポジティブノードＮｐの電位が上がると、ｐチャネルトランジスタＭ１２はオフし、そのソース−ドレイン間に流れる電流が減少する。一方、ネガティブノードＮｎの電位が下がると、ｐチャネルトランジスタＭ１３はオンし、そのソース−ドレイン間に流れる電流が増加する。
【０１０９】
ｎチャネルトランジスタＭ１４及びＭ１５は、カレントミラー回路を構成する。ｎチャネルトランジスタＭ１５は、トランジスタＭ１２の電流減少に応じてオフする。ポジティブ出力ノードＶｏｕｔｐは、トランジスタＭ１５がオフし、トランジスタＭ１３がオンするので、電位が上がり、やがてＶｏｕｔｐ＝Ｈになる。すなわち、ポジティブクロックＣｌｋｐがネガティブクロックＣｌｋｎよりも大きいと、ポジティブ入力Ｖｉｎｐ＝Ｈがポジティブ出力ノードＶｏｕｔｐ（図１の信号Ｄａｔａ又はＳｔｒｏｂｅ）から出力される。
【０１１０】
同時に、ネガティブノードＮｎの電位が下がると、ｐチャネルトランジスタＭ１７はオンし、そのソース−ドレイン間に流れる電流が増加する。一方、ポジティブノードＮｐの電位が上がると、ｐチャネルトランジスタＭ１８はオフし、そのソース−ドレイン間に流れる電流が減少する。
【０１１１】
ｎチャネルトランジスタＭ１９及びＭ２０は、カレントミラー回路を構成する。ｎチャネルトランジスタＭ２０は、トランジスタＭ１７の電流増加に応じてオンする。ネガティブ出力ノードＶｏｕｔｎは、トランジスタＭ１８がオフし、トランジスタＭ２０がオンするので、電位が下がり、やがてＶｏｕｔｎ＝Ｌになる。
【０１１２】
ポジティブ出力ノードＶｏｕｔｐ及びネガティブ出力ノードＶｏｕｔｎの各出力段は対をなしているので、ネガティブ出力ノードＶｏｕｔｎ（図１の信号Ｄａｔａ又はＳｔｒｏｂｅ）からはポジティブ出力ノードＶｏｕｔｐ（図１の信号−Ｄａｔａ又は−Ｓｔｒｏｂｅ）の信号の差動信号が出力される。
【０１１３】
以上のように、ポジティブクロックＣｌｋｐがネガティブクロックＣｌｋｎよりも大きいときは、ポジティブ入力ノードＶｉｎｐ＝Ｈが出力ノードＶｏｕｔｐとしてマルチプレクスされる。
【０１１４】
次に、差動クロックＣｌｋｐ，Ｃｌｋｎが上記と同じであり、ポジティブ入力ノードＶｉｎｐ＝Ｌ（すなわち−Ｖｉｎｐ＝Ｈ）の場合を説明する。
【０１１５】
トランジスタＭ１がオフし、トランジスタＭ２がオンする。ポジティブノードＮｐの電位は下がり、やがてＮｐ＝Ｌになる。一方、ネガティブノードＮｎの電位は上がり、やがてＮｎ＝Ｈになる。
【０１１６】
ポジティブノードＮｐの電位が下がると、トランジスタＭ１２及びＭ１８のゲート電位は低下する。一方、ネガティブノードＮｎの電位が上がると、トランジスタＭ１３及びＭ１７のゲート電位は上昇する。
【０１１７】
この結果、トランジスタＭ１３はオフし、ソース−ドレイン間に流れる電流が減少する。トランジスタＭ１２はオンし、ソース−ドレイン間に流れる電流が増加する。カレントミラー回路を構成するトランジスタＭ１４，Ｍ１５により、ポジティブ出力ノードＶｏｕｔｐの電位が下がり、やがてＶｏｕｔｐ＝Ｌになる。すなわち、ポジティブ入力ノードＶｉｎｐ＝Ｌが出力ノードＶｏｕｔｐとしてマルチプレクスされたことになる。
【０１１８】
同時に、トランジスタＭ１８がオンし、トランジスタＭ１７がオフする。この結果、ネガティブ出力ノードＶｏｕｔｎは、電位が上がり、やがてＶｏｕｔｎ＝Ｈになる。
【０１１９】
以上のように、ポジティブクロックＣｌｋｐがネガティブクロックＣｌｋｎよりも大きい場合には、ポジティブ入力ノードＶｉｎｐ＝Ｌが出力ノードＶｏｕｔとしてマルチプレクスされる。
【０１２０】
次に、ネガティブクロックＣｌｋｎがポジティブクロックＣｌｋｐよりも大きい場合を説明する。この場合は、トランジスタＭ６がオンし、トランジスタＭ３及びＭ４で構成される差動対がアクティブとなる。そして、トランジスタＭ５がオフし、トランジスタＭ１及びＭ２で構成される差動対がカットオフされる。
【０１２１】
ポジティブ出力ノードＶｏｕｔからはネガティブ入力ノードＶｉｎｎがマルチプレクスされて出力される。ネガティブ出力ノードＶｏｕｔｎからはポジティブ出力ノードＶｏｕｔｐの信号の差動信号が出力される。
【０１２２】
この差動マルチプレクサは、差動クロックＣｌｋｐ及びＣｌｋｎを基準にして回路が完全に対称になっているため、Ｃｌｋｐ＞Ｃｌｋｎの状態からＣｌｋｐ＜Ｃｌｋｎの状態への変化と、Ｃｌｋｐ＜Ｃｌｋｎの状態からＣｌｋｐ＞Ｃｌｋｎの状態への変化とは、原理的に同じである。得られる差動出力Ｖｏｕｔｐ，Ｖｏｕｔｎは、ＩＥＥＥ１３９４規格を満足する低ジッタ及び低スキュー特性を達成することができる。
【０１２３】
本実施例の物理層（図１）は、低周波数（２００ＭＨｚ）のクロックを用いて、パラレル−シリアル変換を行い、高データレート（４００Ｍｂｐｓ）の出力信号Ｄａｔａ，−Ｄａｔａ，Ｓｔｒｏｂｅ，−Ｓｔｒｏｂｅを出力することができる。しかも、その際、出力信号のジッタ及びスキューを低減させ、ＩＥＥＥ１３９４規格に適合させることができる。
【０１２４】
物理層を低周波数のクロックで動作させることにより、高速動作及び高精度のアライメントを実現するための高度の半導体プロセス技術を必要とせず、製造コストを低減させることができる。また、クロック周波数を低くすることにより、消費電力を下げながらも安定した動作をさせることができ、市場の要求を満足させることができる。
【０１２５】
なお、上記では、物理層が信号を送信する場合を説明した。物理層が信号を受信する場合には、信号Ｄａｔａ，−Ｄａｔａ及び信号Ｓｔｒｏｂｅ，−Ｓｔｒｏｂｅを受信し、それらを基にＤＳデコードすることにより、４００ＭＨｚのクロックを再生することができる。したがって、物理層が受信する際にも、物理層内部で４００ＭＨｚのクロックを生成する必要はない。
【０１２６】
クロックの周波数及び出力信号のデータレートは上記の数値に限定されない。例えば、１００ＭＨｚのクロックを用いて、２００Ｍｂｐｓで出力信号を送信することができる。
【０１２７】
また、本実施例による物理層又は差動マルチプレクサは、ＩＥＥＥ１３９４シリアル通信に限定されない。例えば、ユニバーサルシリアルバス（ＵＳＢ）インタフェースによる通信にも適用することができる。
【０１２８】
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。
【０１２９】
【発明の効果】
以上説明したように、本発明によれば、低周波数のクロックを用いて、パラレル信号をシリアル信号に変換して、当該シリアル信号を高速で出力することができる。  
【０１３０】
回路を低周波数のクロックで動作させることにより、高速動作及び高精度のアライメントを実現するための高度の半導体プロセス技術を必要とせず、製造コストを低減させることができる。
【０１３１】
また、クロック周波数を低くすることにより、消費電力を下げることができる。クロック周波数を低くしても、安定した動作をさせることができる。
【図面の簡単な説明】
【図１】本発明の実施例による物理層の回路図である。
【図２】通信ネットワークの構成を示すブロック図である。
【図３】通信ネットワークを構成するノードの構成を示すブロック図である。
【図４】従来技術による物理層の回路図である。
【図５】図５の物理層の動作を説明するためのフローチャートである。
【図６】図１の物理層の動作を説明するためのフローチャートである。
【図７】図７（Ａ）は図６に示すクロックＣｌｋ１及びシリアル信号Ｎ１を拡大したフローチャートであり、図７（Ｂ）は図６に示す差動クロックＣｌｋｐ，Ｃｌｋｎ及びシリアル信号Ｄａｔａを拡大したフローチャートである。
【図８】信号生成部の構成を示す回路図である。
【図９】ダブルエッジトリガフリップフロップの回路図である。
【図１０】差動マルチプレクサの回路図である。
【図１１】図１１（Ａ）、（Ｂ）は差動マルチプレクサの入力信号を生成する回路の図である。
【符号の説明】
ＴｘＤ  パラレルデータ
ＤＡＴＡ，−Ｄａｔａ  差動データ
Ｓｔｒｏｂｅ，−Ｓｔｒｏｂｅ  差動ストローブ信号
Ｃｌｋ１，Ｃｌｋ２  クロック
Ｃｌｋｐ，Ｃｌｋｎ  差動クロック
ＳＥＬ  セレクタ
ＤＦＦ  ダブルエッジトリガフリップフロップ
ＳＦＦ  シングルエッジトリガフリップフロップ
ＦＦ  フリップフロップ
ＭＵＸ  差動マルチプレクサ
ＮＤ  ノード
ＢＳ  ケーブル
１  ＩＥＥＥ１３９４インタフェース
２  リンク層
３  物理層
４  デバイス
１０  排他的論理和回路
２１  位相ロックループ回路（ＰＬＬ）
２２  電圧制御発振器（ＶＣＯ）
２３  差動遅延ブロック
２４  出力段
２５  クロック生成回路
１１  フリップフロップ上段部
１２  フリップフロップ下段部
Ｍ  ＭＯＳトランジスタ
Ｉ  電流源
３１，３２  論理反転回路
【図１】
0003739024.tif 000002
【図２】
0003739024.tif 000003
【図３】
0003739024.tif 000004
【図４】
0003739024.tif 000005
【図５】
0003739024.tif 000006
【図６】
0003739024.tif 000007
【図７】
0003739024.tif 000008
【図８】
0003739024.tif 000009
【図９】
0003739024.tif 000010
【図１０】
0003739024.tif 000011
【図１１】
0003739024.tif 000012