(57)【特許請求の範囲】
【請求項１】
入力端子が第１および第２の電源電圧で動作する入力側回路の出力と接続され、出力端子が上記入力側回路と異なる第３および第４の電源電圧で動作する出力側回路と接続されるレベルシフト回路であって、
上記第１の電源電圧源と第１のノードとの間に接続された第１の導電型チャンネルの第１のトランジスタと、
上記第３の電源電圧源と第１のノードとの間に接続された第２の導電型チャンネルの第２のトランジスタと、
上記第３の電源電圧源と第２のノードとの間に接続された第２の導電型チャンネルの第３のトランジスタと、
上記第１の電源電圧源と上記第２のノードとの間に接続された第１の導電型チャンネルの第４のトランジスタと、
上記第２または第４の電源電圧源のいずれかと上記第１のノードとの間に接続された第１の導電型チャンネルの第５のトランジスタと、
上記第２または第４の電源電圧源のいずれかと上記第２のノードとの間に接続された第１の導電型チャンネルの第６のトランジスタと、
を有し、
上記第１のノードが上記第３のトランジスタのゲートに接続され、上記第２のノードが上記第２のトランジスタのゲートに接続され、
上記第４および第５のトランジスタのゲートが上記入力端子に接続され、
上記第１および第６のトランジスタのゲートに上記入力端子への入力信号の反転信号が供給され、
上記第１のノードおよび第２のノードのいずれかが上記出力端子に接続されている
レベルシフト回路。
【請求項２】
上記第１の導電型チャンネルはＮチャンネルであり、上記第２の導電型チャンネルにＰチャンネルである
請求項１記載のレベルシフト回路。
【請求項３】
上記第１の導電型チャンネルはＰチャンネルであり、上記第２の導電型チャンネルにＮチャンネルである
請求項１記載のレベルシフト回路。
【請求項４】
上記第３の電源電圧は第１の電源電圧より高く、上記第２および第４の電源電圧は接地電圧である
請求項１記載のレベルシフト回路。
【請求項５】
上記第３の電源電圧は第１の電源電圧より高く、上記第２および第４の電源電圧は接地電圧である
請求項２記載のレベルシフト回路。
【請求項６】
上記第５および第６のトランジスタは第４の電源電圧源に接続され、
上記第３の電源電圧は第１の電源電圧より高い
請求項１記載のレベルシフト回路。
【請求項７】
上記第５および第６のトランジスタは第４の電源電圧源に接続され、
上記第３の電源電圧は第１の電源電圧より高い
請求項２記載のレベルシフト回路。
【請求項８】
入力端子が第１および第２の電源電圧で動作する入力側回路の出力と接続され、出力端子が上記入力側回路と異なる第３および第４の電源電圧で動作する出力側回路と接続されるレベルシフト回路であって、
上記第４の電源電圧源と第１のノードとの間に接続された第１の導電型チャンネルの第１のトランジスタと、
上記第２の電源電圧源と上記第１のノードとの間に接続された第２の導電型チャンネルの第２のトランジスタと、
上記第４の電源電圧源と第２のノードとの間に接続された第１の導電型チャンネルの第３のトランジスタと、
上記第２の電源電圧源と上記第２のノードとの間に接続された第２の導電型チャンネルの第４のトランジスタと、
上記第３の電源電圧源と上記第１のノードとの間に接続された第２の導電型チャンネルの第５のトランジスタと、
上記第３の電源電圧源と上記第２のノードとの間に接続された第２の導電型チャンネルの第６のトランジスタと、
を有し、
上記第１のノードが上記第３のトランジスタのゲートに接続され、上記第２のノードが上記第１のトランジスタのゲートに接続され、
上記第４および第５のトランジスタのゲートが上記入力端子に接続され、
上記第２および第６のトランジスタのゲートに上記入力端子への入力信号の反転信号が供給され、
上記第１のノードおよび第２のノードのいずれかが上記出力端子に接続されている
レベルシフト回路。
【請求項９】
上記第１の導電型チャンネルはＮチャンネルであり、上記第２の導電型チャンネルにＰチャンネルである
請求項８記載のレベルシフト回路。
【請求項１０】
上記第１の導電型チャンネルはＰチャンネルであり、上記第２の導電型チャンネルにＮチャンネルである
請求項８記載のレベルシフト回路。
【請求項１１】
上記第４の電源電圧は上記第２の電源電圧以下である
請求項８記載のレベルシフト回路。
【請求項１２】
上記第４の電源電圧は上記第２の電源電圧以下である
請求項９記載のレベルシフト回路。
【請求項１３】
回路入力端子が第１および第２の電源電圧で動作する入力側回路の出力と接続され、回路出力端子が上記入力側回路と異なる第３および第４の電源電圧で動作する出力側回路と接続されるレベルシフト回路であって、
正転出力端子および反転出力端子と、上記第１の電源電圧源と上記正転出力端子との間に接続された第１の導電型チャンネルの第１のトランジスタと、上記第３の電源電圧源と上記正転出力端子との間に接続された第２の導電型チャンネルの第２のトランジスタと、上記第３の電源電圧源と上記反転出力端子との間に接続された第２の導電型チャンネルの第３のトランジスタと、上記第１の電源電圧源と上記反転出力端子との間に接続された第１の導電型チャンネルの第４のトランジスタと、上記第２または第４の電源電圧源のいずれかと上記正転出力端子との間に接続された第１の導電型チャンネルの第５のトランジスタと、上記第２または第４の電源電圧源のいずれかと上記反転出力端子との間に接続された第１の導電型チャンネルの第６のトランジスタとを有し、上記正転出力端子と上記第１、第２および第５のトランジスタとの共通接続点が上記第３のトランジスタのゲートに接続され、上記反転出力端子と上記第３、第４および第６のトランジスタとの共通接続点が上記第２のトランジスタのゲートに接続されたレベルシフトステージを複数段備え、
前段のレベルシフトステージの上記正転出力端子が後段のレベルシフトステージの上記第４および第５のトランジスタのゲートに接続され、前段のレベルシフトステージの上記反転出力端子が後段のレベルシフトステージの上記第１および第６のトランジスタのゲートに接続され、
初段のレベルシフトステージの上記第４および第５のトランジスタのゲートが上記回路入力端子に接続され、上記第１および第６のトランジスタのゲートに上記入力端子への入力信号の反転信号が供給され、
最終段のレベルシフトステージの正転出力端子または反転出力端子のいずれかが上記回路出力端子に接続されている
レベルシフト回路。
【請求項１４】
上記第１の導電型チャンネルはＮチャンネルであり、上記第２の導電型チャンネルにＰチャンネルである
請求項１３記載のレベルシフト回路。
【請求項１５】
上記第３の電源電圧は第１の電源電圧より高い
請求項１３記載のレベルシフト回路。
【請求項１６】
上記第５および第６のトランジスタは第４の電源電圧源に接続され、
上記第３の電源電圧は第１の電源電圧より高い
請求項１３記載のレベルシフト回路。
【請求項１７】
回路入力端子が第１および第２の電源電圧で動作する入力側回路の出力と接続され、回路出力端子が上記入力側回路と異なる第３および第４の電源電圧で動作する出力側回路と接続されるレベルシフト回路であって、
正転出力端子および反転出力端子と、上記第４の電源電圧源と上記正転出力端子との間に接続された第１の導電型チャンネルの第１のトランジスタと、上記第２の電源電圧源と上記正転出力端子との間に接続された第２の導電型チャンネルの第２のトランジスタと、上記第４の電源電圧源と上記反転出力端子との間に接続された第１の導電型チャンネルの第３のトランジスタと、上記第２の電源電圧源と上記反転出力端子との間に接続された第２の導電型チャンネルの第４のトランジスタと、上記第３の電源電圧源と上記正転出力端子との間に接続された第２の導電型チャンネルの第５のトランジスタと、上記第３の電源電圧源と上記反転出力端子との間に接続された第２の導電型チャンネルの第６のトランジスタとを有し、上記正転出力端子と上記第１、第２および第５のトランジスタとの共通接続点が上記第３のトランジスタのゲートに接続され、上記反転出力端子と上記第３、第４および第６のトランジスタとの共通接続点が上記第１のトランジスタのゲートに接続されたレベルシフトステージを複数段備え、
前段のレベルシフトステージの上記正転出力端子が後段のレベルシフトステージの上記第４および第５のトランジスタのゲートに接続され、前段のレベルシフトステージの上記反転出力端子が後段のレベルシフトステージの上記第２および第６のトランジスタのゲートに接続され、
初段のレベルシフトステージの上記第４および第５のトランジスタのゲートが上記回路入力端子に接続され、上記第２および第６のトランジスタのゲートに上記入力端子への入力信号の反転信号が供給され、
最終段のレベルシフトステージの正転出力端子または反転出力端子のいずれかが上記回路出力端子に接続されている
レベルシフト回路。
【請求項１８】
上記第１の導電型チャンネルはＮチャンネルであり、上記第２の導電型チャンネルにＰチャンネルである
請求項１７記載のレベルシフト回路。
【請求項１９】
上記第４の電源電圧は上記第２の電源電圧以下である
請求項１７記載のレベルシフト回路。
【請求項２０】
回路入力端子が第１および第２の電源電圧で動作する入力側回路の出力と接続され、回路出力端子が上記入力側回路と異なる第３および第４の電源電圧で動作する出力側回路と接続されるレベルシフト回路であって、
第１の正転出力端子および第１の反転出力端子と、上記第１の電源電圧源と上記第１の正転出力端子との間に接続された第１の導電型チャンネルの第１のトランジスタと、上記第３の電源電圧源と上記第１の正転出力端子との間に接続された第２の導電型チャンネルの第２のトランジスタと、上記第３の電源電圧源と上記第１の反転出力端子との間に接続された第２の導電型チャンネルの第３のトランジスタと、上記第１の電源電圧源と上記第１の反転出力端子との間に接続された第１の導電型チャンネルの第４のトランジスタと、上記第２または第４の電源電圧源のいずれかと上記第１の正転出力端子との間に接続された第１の導電型チャンネルの第５のトランジスタと、上記第２または第４の電源電圧源のいずれかと上記第１の反転出力端子との間に接続された第１の導電型チャンネルの第６のトランジスタとを有し、上記第１の正転出力端子と上記第１、第２および第５のトランジスタとの共通接続点が上記第３のトランジスタのゲートに接続され、上記第１の反転出力端子と上記第３、第４および第６のトランジスタとの共通接続点が上記第２のトランジスタのゲートに接続された第１のレベルシフトステージと、
第２の正転出力端子および第２の反転出力端子と、上記第４の電源電圧源と上記第２の正転出力端子との間に接続された第１の導電型チャンネルの第７のトランジスタと、上記第２の電源電圧源と上記第２の正転出力端子との間に接続された第２の導電型チャンネルの第８のトランジスタと、上記第４の電源電圧源と上記第２の反転出力端子との間に接続された第１の導電型チャンネルの第９のトランジスタと、上記第２の電源電圧源と上記第２の反転出力端子との間に接続された第２の導電型チャンネルの第１０のトランジスタと、上記第３の電源電圧源と上記第２の正転出力端子との間に接続された第２の導電型チャンネルの第１１のトランジスタと、上記第３の電源電圧源と上記第２の反転出力端子との間に接続された第２の導電型チャンネルの第１２のトランジスタとを有し、上記第２の正転出力端子と上記第７、第８および第１１のトランジスタとの共通接続点が上記第９のトランジスタのゲートに接続され、上記第２の反転出力端子と上記第９、第１０および第１２のトランジスタとの共通接続点が上記第７のトランジスタのゲートに接続された第２のレベルシフトステージと
を備え、
第１のレベルシフトステージの上記第１の正転出力端子が第２のレベルシフトステージの上記第１０および第１１のトランジスタのゲートに接続され、第１のレベルシフトステージの上記第１の反転出力端子が第２のレベルシフトステージの上記第８および第１２のトランジスタのゲートに接続され、
第１のレベルシフトステージの上記第４および第５のトランジスタのゲートが上記回路入力端子に接続され、上記第１および第６のトランジスタのゲートに上記入力端子への入力信号の反転信号が供給され、
第２のレベルシフトステージの第２の正転出力端子または第２の反転出力端子のいずれかが上記回路出力端子に接続されている
レベルシフト回路。
【請求項２１】
上記第１の導電型チャンネルはＮチャンネルであり、上記第２の導電型チャンネルにＰチャンネルである
請求項２０記載のレベルシフト回路。
【請求項２２】
回路入力端子が第１および第２の電源電圧で動作する入力側回路の出力と接続され、回路出力端子が上記入力側回路と異なる第３および第４の電源電圧で動作する出力側回路と接続されるレベルシフト回路であって、
第１の正転出力端子および第１の反転出力端子と、上記第４の電源電圧源と上記第１の正転出力端子との間に接続された第１の導電型チャンネルの第１のトランジスタと、上記第２の電源電圧源と上記第１の正転出力端子との間に接続された第２の導電型チャンネルの第２のトランジスタと、上記第４の電源電圧源と上記第１の反転出力端子との間に接続された第１の導電型チャンネルの第３のトランジスタと、上記第２の電源電圧源と上記第１の反転出力端子との間に接続された第２の導電型チャンネルの第４のトランジスタと、上記第３の電源電圧源と上記第１の正転出力端子との間に接続された第２の導電型チャンネルの第５のトランジスタと、上記第３の電源電圧源と上記第１の反転出力端子との間に接続された第２の導電型チャンネルの第６のトランジスタとを有し、上記第１の正転出力端子と上記第１、第２および第５のトランジスタとの共通接続点が上記第３のトランジスタのゲートに接続され、上記第１の反転出力端子と上記第３、第４および第６のトランジスタとの共通接続点が上記第１のトランジスタのゲートに接続された第１のレベルシフトステージと、
第２の正転出力端子および第２の反転出力端子と、上記第１の電源電圧源と上記第１の正転出力端子との間に接続された第１の導電型チャンネルの第７のトランジスタと、上記第３の電源電圧源と上記第２の正転出力端子との間に接続された第２の導電型チャンネルの第８のトランジスタと、上記第３の電源電圧源と上記第２の反転出力端子との間に接続された第２の導電型チャンネルの第９のトランジスタと、上記第１の電源電圧源と上記第２の反転出力端子との間に接続された第１の導電型チャンネルの第１０のトランジスタと、上記第２または第４の電源電圧源のいずれかと上記第２の正転出力端子との間に接続された第１の導電型チャンネルの第１１のトランジスタと、上記第２または第４の電源電圧源のいずれかと上記第２の反転出力端子との間に接続された第１の導電型チャンネルの第１２のトランジスタとを有し、上記第２の正転出力端子と上記第７、第８および第１１のトランジスタとの共通接続点が上記第９のトランジスタのゲートに接続され、上記第２の反転出力端子と上記第９、第１０および第１２のトランジスタとの共通接続点が上記第８のトランジスタのゲートに接続された第２のレベルシフトステージと、
を備え、
第１のレベルシフトステージの上記第１の正転出力端子が第２のレベルシフトステージの上記第１０および第１１のトランジスタのゲートに接続され、第１のレベルシフトステージの上記第１の反転出力端子が第２のレベルシフトステージの上記第７および第１２のトランジスタのゲートに接続され、
第１のレベルシフトステージの上記第４および第５のトランジスタのゲートが上記回路入力端子に接続され、上記第２および第６のトランジスタのゲートに上記入力端子への入力信号の反転信号が供給され、
第２のレベルシフトステージの第２の正転出力端子または第２の反転出力端子のいずれかが上記回路出力端子に接続されている
レベルシフト回路。
【請求項２３】
上記第１の導電型チャンネルはＮチャンネルであり、上記第２の導電型チャンネルにＰチャンネルである
請求項２２記載のレベルシフト回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、レベルシフト回路に関し、特に異なる電源電圧で動作している回路間のインターフェースとして働くレベルシフト回路に関する。
【０００２】
【従来の技術】
従来より、電源電圧の異なるロジック回路を接続しようとする場合、一方のロジック回路から出力された信号は受け取る側のロジック回路の論理レベルに合わせてレベルをシフトする必要がある。
レベルシフト回路はこのような目的で使用される回路であり、その代表例を以下に示す。
【０００３】
図６は、従来のレベルシフト回路の一例を示す回路図である。
図６において、レベルシフト回路は入力側の回路の電源電圧（３ボルト）で動作するインバータＩ１と、出力側の回路の電源電圧（６ボルト）で動作する四つのトランジスタＰＴ１、ＰＴ２、ＮＴ１、およびＮＴ２とから構成されている。なお、トランジスタＰＴ１およびＰＴ２はｐチャンネルＭＯＳ（ＰＭＯＳ）トランジスタにより構成され、トランジスタＮＴ１およびＮＴ２はｎチャンネルＭＯＳ（ＮＭＯＳ）トランジスタにより構成される。
【０００４】
入力端子ＴINはトランジスタＮＴ１のゲートおよびインバータＩ１の入力に接続され、このインバータＩ１の出力はトランジスタＮＴ２のゲートに接続されている。トランジスタＮＴ１のソースは接地され、ドレインは出力端子ＴOUT 、トランジスタＰＴ１のドレイン、およびトランジスタＰＴ２のゲートに接続されている。
そして、トランジスタＮＴ２のソースは接地され、ドレインはトランジスタＰＴ２のドレインとトランジスタＰＴ１のゲートに接続されている。
なお、この例では、入力信号ＳINの論理レベルは、ハイ（Ｈ）レベルが３ボルト、ロー（Ｌ）レベルが０ボルト、出力信号ＳOUT の論理レベルはハイ（Ｈ）レベルが６ボルト、ロー（Ｌ）レベルが０ボルトとしてある。
【０００５】
このような構成において、入力信号ＳINの論理レベルがＨの場合、トランジスタＮＴ１はオンになるので、トランジスタＰＴ２のゲートの電位は下がり、これにより、トランジスタＰＴ２のドレインの電位は上昇する。
このとき、トランジスタＰＴ１はそのゲートの電位が上昇するので、出力端子ＴOUT の電位を一層確実に下げる働きをし、出力端子ＴOUT にはＬレベルの信号ＳOUT が出力される。
また、インバータＩ１は入力電位が高いので、その出力は０ボルトとなり、トランジスタＮＴ２はオフになっている。
【０００６】
逆に、入力信号ＳINの論理レベルがＬになると、トランジスタＮＴ１がオフになり、インバータＩ１はレベルを反転して出力電位を３ボルトにする。すると、トランジスタＮＴ２がオンになり、トランジスタＰＴ１のゲートの電位を下げる。これにより、トランジスタＰＴ１のドレインの電位が上昇し、出力端子ＴOUT にはＨレベルの信号ＳOUT が出力される。
このとき、トランジスタＮＴ２はそのゲートの電位が上昇するので、そのドレイン電位（トランジスタＰＴ１のゲートの電位）を一層確実に下げる働きをしている。
このようにして、このレベルシフト回路は、電源電圧が３ボルトのロジック回路からの入力信号ＳINをＨの論理レベルが６ボルトの出力信号ＳOUT に変換することができる。
【０００７】
図７は従来のレベルシフト回路の別の例を示す回路図である。
図７のレベルシフト回路は、入力側の回路の電源電圧（３ボルト）で動作するインバータＩ１と、出力側の回路の電源電圧（６ボルト）で動作する六つのトランジスタＰＴ１、ＰＴ２、ＰＴ３、ＰＴ４、ＮＴ１、ＮＴ２とから構成されている。
【０００８】
図７のレベルシフト回路は図６のレベルシフト回路の構成に加えて、トランジスタＰＴ１のソースと６Ｖの電源電圧の供給ラインとの間にＰＭＯＳトランジスタからなるトランジスタＰＴ３を直列に接続し、トランジスタＰＴ２のソースと６Ｖの電源電圧の供給ラインとの間にＰＭＯＳトランジスタからなるトランジスタＰＴ４を直列に接続している。
そして、トランジスタＰＴ３のゲートが入力端子ＴINに接続され、トランジスタＰＴ４のゲートがインバータＩ１の出力に接続されている。
【０００９】
このような構成において、入力信号ＳINの論理レベルがＨの場合、トランジスタＰＴ３のゲート電位は上がり、トランジスタＮＴ１はオンになるので、トランジスタＰＴ２のゲート電位は下がり、これにより、トランジスタＰＴ２のドレイン（トランジスタＰＴ２とトランジスタＮＴ２の共通の接続点）の電位が上昇する。
このとき、トランジスタＰＴ１はそのゲート電位が上昇するので、出力端子ＴOUT の電位を一層確実に下げる働きをし、出力端子ＴOUT にはＬレベルの信号ＳOUT が出力される。
また、インバータＩ１は入力電位が高いので、その出力は０ボルトとなり、トランジスタＮＴ２はオフ、トランジスタＰＴ４はオンになっている。
【００１０】
逆に、入力信号ＳINの論理レベルがＬになると、トランジスタＰＴ３のゲート電位は下がり、トランジスタＮＴ１はオフになり、インバータＩ２はレベルを反転して出力電位を３ボルトにする。すると、トランジスタＰＴ４のゲート電位は上がり、トランジスタＮＴ２がオンになるので、トランジスタＰＴ１のゲートの電位が下がる。
これにより、ＰＴ１のドレインの電位が上昇し、出力端子ＴOUT にはＨレベルの信号ＳOUT が出力される。
このとき、トランジスタＰＴ２はそのゲートの電位が上昇するので、トランジスタＰＴ１のゲートの電位を一層確実に下げる働きをしている。
【００１１】
このレベルシフト回路では、入力信号ＳINにより、トランジスタＮＴ１とトランジスタＮＴ２だけでなく、トランジスタＰＴ３とトランジスタＰＴ４も直接駆動されることから、動作電圧に対して、これらのトランジスタサイズを調整することにより、このレベルシフト回路のレベル変換時に起きる入力信号の遅延を改善できる。
このようにして、このレベルシフト回路は、電源電圧が３ボルトのロジック回路からの入力信号ＳINをＨの論理レベルが６ボルトの出力信号ＳOUT に変換することができる。
【００１２】
【発明が解決しようとする課題】
しかし、図６に示したレベルシフト回路では、入力信号で直接駆動されるトランジスタはトランジスタＮＴ１、ＮＴ２のみであることから、レベルシフト回路の動作能力は低い。
このため入力信号のレベル変換時に、変換された信号に大きな遅延（変化遅延）を生じ、出力側回路に悪影響を及ぼす。あるいは、異電源回路間でその電源電圧差が大きい場合は、動作できなくなる。
つまり図６に示したレベルシフト回路では、異なる電源電圧で動作する高速ロジック回路間のインターフェースには用いることができず、また動作電圧範囲も狭い。
【００１３】
一方、図７に示したレベルシフト回路では、入力信号により、トランジスタＮＴ１とトランジスタＮＴ２だけでなく、トランジスタＰＴ３とトランジスタＰＴ４も直接駆動されることから、動作電圧に対して、これらのトランジスタサイズを調節することにより、このレベルシフト回路のレベル変換時に起きる入力信号の遅延を改善できる。
これにより、異なる電源電圧で動作する高速ロジック回路間のインターフェースに用いることができる。また動作電圧範囲も広い。
ところが、図６で示した回路と比べトランジスタ素子の数が増え、さらに回路の性質上その素子自体のサイズも小さくできないという不利益がある。
たとえばデコーダなどのように、一つの回路にいくつもレベルシフト回路を必要とする回路では、レベルシフト回路が占める面積は非常に大きくなってしまうことになる。
また、この回路は三段に直列に接続されたトランジスタから構成されているので、動作電圧が低電圧になるに従ってその回路能力は低下し、低電圧動作では図６で示したレベルシフト回路よりも、入力信号の変換遅延がさらに大きくなる場合がある。
つまり、図７に示したレベルシフト回路は直列に接続したＰＭＯＳトランジスタのために低電圧動作に不向きであり、広範囲の電源電圧においては、高速動作が望めない。
【００１４】
本発明は、かかる事情に鑑みてなされたものであり、その目的は、回路面積をなるべく小さくしながら、従来のレベルシフト回路よりも信号レベル変換時の変換遅延がより小さく、より高速動作が可能で、動作電圧範囲もより広く、さらに低電圧動作にも対応できるレベルシフト回路を提供することにある。
【００１５】
【課題を解決するための手段】
上記目的を達成するため、本発明は、入力端子が第１および第２の電源電圧で動作する入力側回路の出力と接続され、出力端子が上記入力側回路と異なる第３および第４の電源電圧で動作する出力側回路と接続されるレベルシフト回路であって、上記第１の電源電圧源と第１のノードとの間に接続された第１の導電型チャンネルの第１のトランジスタと、上記第３の電源電圧源と第１のノードとの間に接続された第２の導電型チャンネルの第２のトランジスタと、上記第３の電源電圧源と第２のノードとの間に接続された第２の導電型チャンネルの第３のトランジスタと、上記第１の電源電圧源と上記第２のノードとの間に接続された第１の導電型チャンネルの第４のトランジスタと、上記第２または第４の電源電圧源のいずれかと上記第１のノードとの間に接続された第１の導電型チャンネルの第５のトランジスタと、上記第２または第４の電源電圧源のいずれかと上記第２のノードとの間に接続された第１の導電型チャンネルの第６のトランジスタとを有し、上記第１のノードが上記第３のトランジスタのゲートに接続され、上記第２のノードが上記第２のトランジスタのゲートに接続され、上記第４および第５のトランジスタのゲートが上記入力端子に接続され、上記第１および第６のトランジスタのゲートに上記入力端子への入力信号の反転信号が供給され、上記第１のノードおよび第２のノードのいずれかが上記出力端子に接続されている。
【００１６】
また、本発明は、入力端子が第１および第２の電源電圧で動作する入力側回路の出力と接続され、出力端子が上記入力側回路と異なる第３および第４の電源電圧で動作する出力側回路と接続されるレベルシフト回路であって、上記第４の電源電圧源と第１のノードとの間に接続された第１の導電型チャンネルの第１のトランジスタと、上記第２の電源電圧源と上記第１のノードとの間に接続された第２の導電型チャンネルの第２のトランジスタと、上記第４の電源電圧源と第２のノードとの間に接続された第１の導電型チャンネルの第３のトランジスタと、上記第２の電源電圧源と上記第２のノードとの間に接続された第２の導電型チャンネルの第４のトランジスタと、上記第３の電源電圧源と上記第１のノードとの間に接続された第２の導電型チャンネルの第５のトランジスタと、上記第３の電源電圧源と上記第２のノードとの間に接続された第２の導電型チャンネルの第６のトランジスタとを有し、上記第１のノードが上記第３のトランジスタのゲートに接続され、上記第２のノードが上記第１のトランジスタのゲートに接続され、上記第４および第５のトランジスタのゲートが上記入力端子に接続され、上記第２および第６のトランジスタのゲートに上記入力端子への入力信号の反転信号が供給され、上記第１のノードおよび第２のノードのいずれかが上記出力端子に接続されている。
【００１７】
また、本発明は、回路入力端子が第１および第２の電源電圧で動作する入力側回路の出力と接続され、回路出力端子が上記入力側回路と異なる第３および第４の電源電圧で動作する出力側回路と接続されるレベルシフト回路であって、正転出力端子および反転出力端子と、上記第１の電源電圧源と上記正転出力端子との間に接続された第１の導電型チャンネルの第１のトランジスタと、上記第３の電源電圧源と上記正転出力端子との間に接続された第２の導電型チャンネルの第２のトランジスタと、上記第３の電源電圧源と上記反転出力端子との間に接続された第２の導電型チャンネルの第３のトランジスタと、上記第１の電源電圧源と上記反転出力端子との間に接続された第１の導電型チャンネルの第４のトランジスタと、上記第２または第４の電源電圧源のいずれかと上記正転出力端子との間に接続された第１の導電型チャンネルの第５のトランジスタと、上記第２または第４の電源電圧源のいずれかと上記反転出力端子との間に接続された第１の導電型チャンネルの第６のトランジスタとを有し、上記正転出力端子と上記第１、第２および第５のトランジスタとの共通接続点が上記第３のトランジスタのゲートに接続され、上記反転出力端子と上記第３、第４および第６のトランジスタとの共通接続点が上記第２のトランジスタのゲートに接続された、レベルシフトステージを複数段備え、前段のレベルシフトステージの上記正転出力端子が後段のレベルシフトステージの上記第４および第５のトランジスタのゲートに接続され、前段のレベルシフトステージの上記反転出力端子が後段のレベルシフトステージの上記第１および第６のトランジスタのゲートに接続され、初段のレベルシフトステージの上記第４および第５のトランジスタのゲート上記回路入力端子に接続され、上記第１および第６のトランジスタのゲートに上記入力端子への入力信号の反転信号が供給され、最終段のレベルシフトステージの正転出力端子または反転出力端子のいずれかが上記回路出力端子に接続されている。
【００１８】
また、本発明は、回路入力端子が第１および第２の電源電圧で動作する入力側回路の出力と接続され、回路出力端子が上記入力側回路と異なる第３および第４の電源電圧で動作する出力側回路と接続されるレベルシフト回路であって、正転出力端子および反転出力端子と、上記第４の電源電圧源と上記正転出力端子との間に接続された第１の導電型チャンネルの第１のトランジスタと、上記第２の電源電圧源と上記正転出力端子との間に接続された第２の導電型チャンネルの第２のトランジスタと、上記第４の電源電圧源と上記反転出力端子との間に接続された第１の導電型チャンネルの第３のトランジスタと、上記第２の電源電圧源と上記反転出力端子との間に接続された第２の導電型チャンネルの第４のトランジスタと、上記第３の電源電圧源と上記正転出力端子との間に接続された第２の導電型チャンネルの第５のトランジスタと、上記第３の電源電圧源と上記反転出力端子との間に接続された第２の導電型チャンネルの第６のトランジスタとを有し、上記正転出力端子と上記第１、第２および第５のトランジスタとの共通接続点が上記第３のトランジスタのゲートに接続され、上記反転出力端子と上記第３、第４および第６のトランジスタとの共通接続点が上記第１のトランジスタのゲートに接続されたレベルシフトステージを複数段備え、前段のレベルシフトステージの上記正転出力端子が後段のレベルシフトステージの上記第４および第５のトランジスタのゲートに接続され、前段のレベルシフトステージの上記反転出力端子が後段のレベルシフトステージの上記第２および第６のトランジスタのゲートに接続され、初段のレベルシフトステージの上記第４および第５のトランジスタのゲートが上記回路入力端子に接続され、上記第２および第６のトランジスタのゲートに上記入力端子への入力信号の反転信号が供給され、最終段のレベルシフトステージの正転出力端子または反転出力端子のいずれかが上記回路出力端子に接続されている。
【００１９】
また、本発明は、回路入力端子が第１および第２の電源電圧で動作する入力側回路の出力と接続され、回路出力端子が上記入力側回路と異なる第３および第４の電源電圧で動作する出力側回路と接続されるレベルシフト回路であって、第１の正転出力端子および第１の反転出力端子と、上記第１の電源電圧源と上記第１の正転出力端子との間に接続された第１の導電型チャンネルの第１のトランジスタと、上記第３の電源電圧源と上記第１の正転出力端子との間に接続された第２の導電型チャンネルの第２のトランジスタと、上記第３の電源電圧源と上記第１の反転出力端子との間に接続された第２の導電型チャンネルの第３のトランジスタと、上記第１の電源電圧源と上記第１の反転出力端子との間に接続された第１の導電型チャンネルの第４のトランジスタと、上記第２または第４の電源電圧源のいずれかと上記第１の正転出力端子との間に接続された第１の導電型チャンネルの第５のトランジスタと、上記第２または第４の電源電圧源のいずれかと上記第１の反転出力端子との間に接続された第１の導電型チャンネルの第６のトランジスタとを有し、上記第１の正転出力端子と上記第１、第２および第５のトランジスタとの共通接続点が上記第３のトランジスタのゲートに接続され、上記第１の反転出力端子と上記第３、第４および第６のトランジスタとの共通接続点が上記第２のトランジスタのゲートに接続された第１のレベルシフトステージと、第２の正転出力端子および第２の反転出力端子と、上記第４の電源電圧源と上記第２の正転出力端子との間に接続された第１の導電型チャンネルの第７のトランジスタと、上記第２の電源電圧源と上記第２の正転出力端子との間に接続された第２の導電型チャンネルの第８のトランジスタと、上記第４の電源電圧源と上記第２の反転出力端子との間に接続された第１の導電型チャンネルの第９のトランジスタと、上記第２の電源電圧源と上記第２の反転出力端子との間に接続された第２の導電型チャンネルの第１０のトランジスタと、上記第３の電源電圧源と上記第２の正転出力端子との間に接続された第２の導電型チャンネルの第１１のトランジスタと、上記第３の電源電圧源と上記第２の反転出力端子との間に接続された第２の導電型チャンネルの第１２のトランジスタとを有し、上記第２の正転出力端子と上記第７、第８および第１１のトランジスタとの共通接続点が上記第９のトランジスタのゲートに接続され、上記第２の反転出力端子と上記第９、第１０および第１２のトランジスタとの共通接続点が上記第７のトランジスタのゲートに接続された第２のレベルシフトステージとを備え、第１のレベルシフトステージの上記第１の正転出力端子が第２のレベルシフトステージの上記第１０および第１１のトランジスタのゲートに接続され、第１のレベルシフトステージの上記第１の反転出力端子が第２のレベルシフトステージの上記第８および第１２のトランジスタのゲートに接続され、第１のレベルシフトステージの上記第４および第５のトランジスタのゲートが上記回路入力端子に接続され、上記第１および第６のトランジスタのゲートに上記入力端子への入力信号の反転信号が供給され、第２のレベルシフトステージの第２の正転出力端子または第２の反転出力端子のいずれかが上記回路出力端子に接続されている。
【００２０】
また、本発明は、回路入力端子が第１および第２の電源電圧で動作する入力側回路の出力と接続され、回路出力端子が上記入力側回路と異なる第３および第４の電源電圧で動作する出力側回路と接続されるレベルシフト回路であって、第１の正転出力端子および第１の反転出力端子と、上記第４の電源電圧源と上記第１の正転出力端子との間に接続された第１の導電型チャンネルの第１のトランジスタと、上記第２の電源電圧源と上記第１の正転出力端子との間に接続された第２の導電型チャンネルの第２のトランジスタと、上記第４の電源電圧源と上記第１の反転出力端子との間に接続された第１の導電型チャンネルの第３のトランジスタと、上記第２の電源電圧源と上記第１の反転出力端子との間に接続された第２の導電型チャンネルの第４のトランジスタと、上記第３の電源電圧源と上記第１の正転出力端子との間に接続された第２の導電型チャンネルの第５のトランジスタと、上記第３の電源電圧源と上記第１の反転出力端子との間に接続された第２の導電型チャンネルの第６のトランジスタとを有し、上記第１の正転出力端子と上記第１、第２および第５のトランジスタとの共通接続点が上記第３のトランジスタのゲートに接続され、上記第１の反転出力端子と上記第３、第４および第６のトランジスタとの共通接続点が上記第１のトランジスタのゲートに接続された第１のレベルシフトステージと、第２の正転出力端子および第２の反転出力端子と、上記第１の電源電圧源と上記第１の正転出力端子との間に接続された第１の導電型チャンネルの第７のトランジスタと、上記第３の電源電圧源と上記第２の正転出力端子との間に接続された第２の導電型チャンネルの第８のトランジスタと、上記第３の電源電圧源と上記第２の反転出力端子との間に接続された第２の導電型チャンネルの第９のトランジスタと、上記第１の電源電圧源と上記第２の反転出力端子との間に接続された第１の導電型チャンネルの第１０のトランジスタと、上記第２または第４の電源電圧源のいずれかと上記第２の正転出力端子との間に接続された第１の導電型チャンネルの第１１のトランジスタと、上記第２または第４の電源電圧源のいずれかと上記第２の反転出力端子との間に接続された第１の導電型チャンネルの第１２のトランジスタとを有し、上記第２の正転出力端子と上記第７、第８および第１１のトランジスタとの共通接続点が上記第９のトランジスタのゲートに接続され、上記第２の反転出力端子と上記第９、第１０および第１２のトランジスタとの共通接続点が上記第８のトランジスタのゲートに接続された第２のレベルシフトステージとを備え、第１のレベルシフトステージの上記第１の正転出力端子が第２のレベルシフトステージの上記第１０および第１１のトランジスタのゲートに接続され、第１のレベルシフトステージの上記第１の反転出力端子が第２のレベルシフトステージの上記第７および第１２のトランジスタのゲートに接続され、第１のレベルシフトステージの上記第４および第５のトランジスタのゲートが上記回路入力端子に接続され、上記第２および第６のトランジスタのゲートに上記入力端子への入力信号の反転信号が供給され、第２のレベルシフトステージの第２の正転出力端子または第２の反転出力端子のいずれかが上記回路出力端子に接続されている。
【００２１】
また、本発明では、上記第１の導電型チャンネルはＮチャンネルであり、上記第２の導電型チャンネルにＰチャンネルである。
【００２２】
本発明によれば、たとえば入力信号の論理レベルの切り替わりにより、第１のトランジスタと第６のトランジスタがオン状態にされ、第２のトランジスタ、第３のトランジスタ、第４のトランジスタ、および第５のトランジスタがオフ状態にされる論理状態（このとき出力はＨレベル）から、第４のトランジスタ、第５のトランジスタがオン状態にされ、第１のトランジスタ、第２のトランジスタ、第３のトランジスタ、第６のトランジスタがオフ状態にされる論理状態へ切り替わるが、このとき第５のトランジスタがオンし、第４のトランジスタのゲート電位が下がり、第３のトランジスタが過渡的にオンすることにより、第４のトランジスタのドレイン（反転出力）の電位は上昇する。
このとき、第２のトランジスタはそのゲート電位が上昇するので、一層正確に出力の電位を下げる働きをし、出力はＬレベルになる。このレベルシフト回路では第５のトランジスタがオンするタイミングで、第３のトランジスタが過渡的ににオンすることにより、より速く、より強力に第２のトランジスタのゲート電位が上昇する。
このとこにより、このレベルシフト回路の変換遅延をなくし、回路動作を高速にし、また異電位回路間の電位差が大きい回路においてもそのインターフェースに用いることのできるレベルシフト回路になる。
さらに、回路性能を上げる手段としてトランジスタの並列接続（たとえば、第１のトランジスタと第２のトランジスタの並列接続）を利用しているため（このレベルシフト回路にはトランジスタ縦積み三段以上の構成がないため）、低電圧動作に強い。そしてこの回路の性質上、使用しているトランジスタサイズを小さくしても前述した回路性能は損なわれないため、トランジスタ素子の数を減らすことはできないが、結果的に回路面積を小さくできる。
なお、出力レベルがＬレベルからＨレベルに切り替わるときは、第１のトランジスタが、過渡的にオンし、前述した第３のトランジスタと同様の働きをする。
また、たとえば第１および第４のトランジスタが第３の電源電圧より低い第１の電源電圧源に接続されていることから、このレベルシフト回路を昇圧回路に用いた場合に昇圧した側の電力を消費せず、昇圧効率が良くなる。
【００２３】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照して説明する。
第１実施形態
図１は、本発明に係るレベルシフト回路の第１の実施形態を示す回路図である。
この図１において、本発明のレベルシフト回路１０は、信号を送る側の送り（入力）側回路２０とその信号を受ける側の受け（出力）側回路３０との間に接続される。
【００２４】
レベルシフト回路１０は、送り側回路２０の第１の電源電圧（３ボルト）および第２の電源電圧である接地電圧で動作するインバータＩ１１と、受け側回路３０の第３の電源電圧（６ボルト）および第４の電源電圧である接地電圧で動作する四つのＮＭＯＳトランジスタＮＴ１１（第５のトランジスタ），ＮＴ１２（第６のトランジスタ），ＮＴ１３（第１のトランジスタ），ＮＴ１４（第６のトランジスタ）と、二つのＰＭＯＳトランジスタＰＴ１１（第２のトランジスタ），ＰＴ１２（第３のトランジスタ）により構成されている。
【００２５】
レベルシフト回路１０の入力端子ＴINはＮＭＯＳトランジスタＮＴ１１、ＮＴ１４のゲート、およびインバータＩ１１の入力に接続されている。インバータＩ１１の出力はＮＭＯＳトランジスタＮＴ１２およびＮＴ１３のゲートに接続されている。
ＮＭＯＳトランジスタＮＴ１３およびＮＴ１４のドレインは第１の電源電圧３Ｖの供給ラインに接続され、ＰＭＯＳトランジスタＰＴ１１およびＰＴ１２のソースは第３の電源電圧６Ｖの供給ラインに接続されている。
ＮＭＯＳトランジスタＮＴ１１のソースは接地され、ドレインは出力端子ＴOUT 、ＮＭＯＳトランジスタＮＴ１３のソース、ＰＭＯＳトランジスタＰＴ１１のドレイン、およびＰＭＯＳトランジスタＰＴ１２のゲートに接続されており、これらの接続点により第１のノードＮＤ１１が構成されている。
ＮＭＯＳトランジスタＮＴ１２のソースは接地され、ドレインはＮＭＯＳトランジスタＮＴ１４のソース、ＰＭＯＳトランジスタＰＴ１２のドレイン、およびＰＭＯＳトランジスタ１２のゲートに接続されており、これらの接続点により第２のノードＮＤ１２が構成されている。
【００２６】
入力（送り）側回路２０は、第１の電源電圧３Ｖおよび第２の電源電圧（接地電圧）で動作し、一つのＰＭＯＳトランジスタＰＴ２１と一つのＮＭＯＳトランジスタＮＴ２１とを、３Ｖ電源と接地ＧＮＤとの間に直列に接続して構成されている。
ＰＭＯＳトランジスタＰＴ２１およびＮＭＯＳトランジスタＮＴ２１のゲートが信号ＳINの入力端子に接続されている。また、両トランジスタのドレイン同士の接続点がレベルシフト回路１０の入力端子ＴINに接続されている。
【００２７】
出力（受け）側回路３０は、第３の電源電圧６Ｖおよび第４の電源電圧（接地電圧）で動作し、一つのＰＭＯＳトランジスタＰＴ３１と一つのＮＭＯＳトランジスタＮＴ３１とを、６Ｖ電源と接地ＧＮＤとの間に直列に接続して構成されている。
【００２８】
このレベルシフト回路１０では、回路構成上、ＰＭＯＳトランジスタＰＴ１１とＰＭＯＳトランジスタＰＴ１２のゲートは、出力回路側電源電圧で駆動されているため、定常的な貫通電流は原理的に流れない。また、回路はトランジスタ縦積み二段構成であるため（トランジスタ縦積み三段以上の構成が存在しないため）低電圧動作に強い。さらに、この構成ではトランジスタ素子数は少なくできないが、使用トランジスタサイズを小さくしても、その回路性能は損なわれないため、結果時にその回路面積を小さくできる。
【００２９】
次に、レベルシフト回路１０の動作について説明する。
まず、送り側回路２０からＨレベル（３ボルト）の信号が入力されると、ＮＭＯＳトランジスタＮＴ１１およびＮＴ１４がオン状態となる。
ＮＭＯＳトランジスタＮＴ１４がオンすることにより、ＰＭＯＳトランジスタＰＴ１１のゲート電位はやや上昇する。
また、ＮＭＯＳトランジスタＮＴ１１がオン状態にあることから、ＰＭＯＳトランジスタＰＴ１２のゲート電位は下がり、そのドレインの電位は上昇する。
このとき、ＰＭＯＳトランジスタＰＴ１１は、そのゲート電位がさらに上昇するので、出力端子ＴOUT の電位を一層正確に下げる働きをし、出力端子ＴOUT にはＬレベルの信号ＳOUT が出力されることになる。
また、インバータＩ１１はその入力電位が高いので、その出力は０ボルトとなり、ＮＭＯＳトランジスタＮＴ１３およびＮＴ１２はオフ状態に保持される。
【００３０】
ところで、ＮＭＯＳトランジスタＮＴ１４は、そのソース電位（ＰＭＯＳトランジスタＰＴ１１のゲート電位）が上がるにつれてゲート・ソース間電圧｜Ｖｇｓ｜がしきい値電圧｜Ｖｔｈ｜より小さくなり、やがてオフ状態となる。
つまりＮＭＯＳトランジスタＮＴ１４は論理レベルの切り替わりタイミングで過渡的にオンしている。
ここでは、ＮＭＯＳトランジスタＮＴ１１と同じタイミングで動作するＮＭＯＳトランジスタＮＴ１４の働きがこの回路の高速動作を可能にし、また動作電圧範囲を広くしている。
さらに、ＮＭＯＳトランジスタＮＴ１４は、ここで用いた他のトランジスタと比べそのサイズを小さくしても十分その結果を発揮できる。
【００３１】
次に、入力（送り）側回路２０からＬレベル（０ボルト）の信号が入力されると、ＮＭＯＳトランジスタＮＴ１１がオフ状態となり、インバータＩ１１では、レベルが反転されて出力電位が３ボルトとなる。
すると、ＮＭＯＳトランジスタＮＴ１３、ＮＴ１２がオン状態になる。ＮＭＯＳトランジスタＮＴ１３が過渡的にオンすることにより、ＰＭＯＳトランジスタＰＴ１２のゲート電位がやや上昇する。
ＮＭＯＳトランジスタＮＴ１２がオン状態にあることにより、ＰＭＯＳトランジスタＰＴ１１のゲート電位が下がり、これにより、出力端子ＴOUT にはＨレベル（６ボルト）の信号ＳOUT が出力される。
このときＰＭＯＳトランジスタＰＴ１２は，そのゲート電位が上昇するので、そのドレイン電位（ＰＭＯＳトランジスタＰＴ１１のゲート電位）を一層正確に下げる働きをしている。
この場合、ＮＭＯＳトランジスタＮＴ１３の働きがこの回路の高速動作を可能にし、また動作電圧範囲を広くしている。
さらに、ＮＭＯＳトランジスタＮＴ１３は、ここで用いた他のトランジスタと比べそのサイズを小さくしても十分その効果を発揮できる。
【００３２】
このようなレベルシフト回路１０によれば、回路面積をなるべく小さくしながら、信号レベル変換時の変換遅延が小さく高速動作が可能で、動作電圧範囲が広く、さらに低電圧動作にも対応でき、定常的な貫通電流も流れない低消費電力のレベルシフト回路が実現できる。
また、ＮＭＯＳトランジスタＮＴ１３，ＮＴ１４のドレインが第３の電源電圧６Ｖより低い第１の電源電圧３Ｖの供給ラインに接続されていることから、このレベルシフト回路を昇圧回路に用いた場合に昇圧した側の電力を消費せず、昇圧効率が良くなる。
【００３３】
次に、本第１の実施形態に係るレベルシフト回路を、ＤＣ−ＤＣコンバータ装置に適用した場合を例にして説明する。
【００３４】
図２はＤＣ−ＤＣコンバータ装置への適用例を示すブロック図である。
このＤＣ−ＤＣコンバータ４０は、入力端子ＴI41 および出力端子ＴO41 を備え、ある直流電圧を受けて別の直流電圧に変換して出力するものである。
【００３５】
このＤＣ−ＤＣコンバータ４０は、実際に電圧変換を行うチャージポンプ電圧コンバータ４１と、帰還用誤差電圧を生成するコンパレータ４２と、このコンパレータ４２からの誤差電圧に基づいて内部クロックを生成するオシレータ４３と、コンパレータ４２からの誤差電圧および外部クロックに基づいてクロックを生成するオシレータ４３と、これらオシレータ４３または４４で生成されたクロックから、立ち上がりおよび立ち下がりのタイミングが異なるクロックを生成する二相クロック生成回路４５と、異電圧インターフェースであるレベルシフタ４６とから構成される。
【００３６】
このＤＣ−ＤＣコンバータ４０への外付け素子として、チャージポンプ電圧コンバータ４１に接続されたポンプキャパシタＣ４１、出力端子ＴO41 に接続されたキャパシタＣ４２、出力電圧を分圧してコンパレータ４２の非反転入力（＋）に供給する二つの抵抗素子Ｒ４１，Ｒ４２を有している。
そして、コンパレータ４２の反転入力（−）には基準電圧ＶREF が印加される。
【００３７】
ここで、入力端子ＴI41 にはたとえば３ボルトの直流電圧を入力してたとえば６ボルトの直流電圧を出力端子ＴO41 に出力する。
レベルシフタ４６は、図１のレベルシフト回路１０に対応し、破線で囲ったレベルシフタ４６およびチャージポンプ電圧コンバータ４１が出力電圧（６ボルト）で動作する部分であり、他のコンパレータ４２、オシレータ４３、４４、および二相クロック生成回路４５が入力端子ＴI41 に供給された入力電圧（３ボルト）で動作する部分である。ただし、レベルシフタ４６はレベルシフタ４６への入力信号を反転させて反転入力信号を生成する３ボルト動作のインバータを含んでいる。
【００３８】
二相クロック生成回路４５においては、３ボルトの波高値を有するクロックが生成され、このクロックが６ボルトの電源電圧で動作する部分に供給される。
このとき、クロックを定常的な貫通電流が流れないレベルシフタ４６を介して供給することにより、このレベルシフタ４６での消費電流が抑えられる。
またこのレベルシフタ４６は、波高値レベル変換時の変換によるクロックの遅延がほとんどないため、二相クロック生成回路４５において生成されたクロックのそれぞれその立ち上がりおよび立ち下がりのタイミングを正確に維持して６ボルトの電源電圧で動作する部分に供給し、チャージポンプ電圧コンバータ４１の動作を正確に制御する。
これらの理由により昇圧効率のよいＤＣ−ＤＣコンバータ装置を構成することができる。
【００３９】
第２実施形態
図３は、本発明に係るレベルシフト回路の第２の実施形態を示す回路図である。
本第２の実施形態に係るレベルシフト回路５０は、入力側および出力側の論理レベルのＨおよびＬの電位がそれぞれ異なる。
【００４０】
レベルシフト回路５０は、入力を反転するインバータＩ５１と、それぞれ並列接続されたＮＭＯＳトランジスタＮＴ５３（第１のトランジスタ）、ＰＭＯＳトランジスタ（第２のトランジスタ）ＰＴ５１、およびＮＭＯＳトランジスタ（第４のトランジスタ）ＮＴ５４とＰＭＯＳトランジスタ（第３のトランジスタ）ＰＴ５２と、それら並列接続されたトランジスタとそれぞれ直列接続されたＮＭＯＳトランジスタＮＴ５１（第５のトランジスタ）とＮＭＯＳトランジスタ（第６のトランジスタ）ＮＴ５２とから構成されている。
【００４１】
レベルシフト回路５０の入力端子ＴINはＮＭＯＳトランジスタＮＴ５１、ＮＴ５４のゲート、およびインバータＩ５１の入力に接続されている。インバータＩ５１の出力はＮＭＯＳトランジスタＮＴ５２およびＮＴ５３のゲートに接続されている。
ＮＭＯＳトランジスタＮＴ５３およびＮＴ５４のドレインは第１の電源電圧Ｖａの供給ラインに接続され、ＰＭＯＳトランジスタＰＴ５１およびＰＴ５２のソースは第３の電源電圧Ｖｃの供給ラインに接続されている。
ＮＭＯＳトランジスタＮＴ５１のソースは第４の電源電圧Ｖｄの供給ラインに接続され、ドレインは出力端子ＴOUT 、ＮＭＯＳトランジスタＮＴ５３のソース、ＰＭＯＳトランジスタＰＴ５１のドレイン、およびＰＭＯＳトランジスタＰＴ５２のゲートに接続されており、これらの接続点により第１のノードＮＤ５１が構成されている。
ＮＭＯＳトランジスタＮＴ５２のソースは第４の電源電圧Ｖｄの供給ラインに接続され、ドレインはＮＭＯＳトランジスタＮＴ５４のソース、ＰＭＯＳトランジスタＰＴ５２のドレイン、およびＰＭＯＳトランジスタＰＴ５２のゲートに接続されており、これらの接続点により第２のノードＮＤ５２が構成されている。
【００４２】
このレベルシフト回路５０の入力側回路６０は、第１の電源電圧Ｖａ、第２の電源電圧Ｖｂ（ただし、Ｖａ＞Ｖｂ）によって動作し、一つのＰＭＯＳトランジスタＮＴ６１と、一つのＮＭＯＳトランジスタＮＴ６１とを第１の電源電圧Ｖａの供給ラインと第２の電源電圧Ｖｂの供給ラインとの間に直列に接続して構成されている。
ＰＭＯＳトランジスタＰＴ６１およびＮＭＯＳトランジスタＮＴ６１のゲートが信号ＳINの入力端子に接続されている。また、両トランジスタのドレイン同士の接続点がレベルシフト回路５０の入力端子ＴINに接続されている。
【００４３】
出力側回路７０は、第３の電源電圧Ｖｃ、第４の電源電圧Ｖｄ（ただし、Ｖｃ＞Ｖｄ、Ｖｄ≧Ｖｂ、Ｖｃ≧Ｖａ）によって動作し、一つのＰＭＯＳトランジスタＰＴ７１と一つのＮＭＯＳトランジスタＮＴ７１とを、電源電圧Ｖｃの供給ラインと電源電圧Ｖｄの供給ラインとの間に直列に接続して構成されている。
【００４４】
このように、本第２に実施形態における入力側回路６０は、第１および第２の電源電圧Ｖａ、Ｖｂ（ただし、Ｖａ＞Ｖｂ）によって動作される。
このため、レベルシフト回路６０に供給される信号のＨレベルはＶａ、ＬレベルＶｂになる。
レベルシフト回路５０およびその出力側回路７０は第３および第４の電源電圧Ｖｃ、Ｖｄ（ただし、Ｖｃ＞Ｖｄ、Ｖｄ≧Ｖｂ、Ｖｃ≧Ｖａ）によって動作する。ただし、レベルシフト回路５０におけるインバータＩ５１は第１および第２の電源電圧Ｖａ、Ｖｂで動作している。このため、レベルシフト回路５０より供給される信号のＨレベルはＶｃ、ＬレベルはＶｄになる。
【００４５】
このような構成において、まず、入力側回路６０の入力がＨレベル（＝Ｖａ）の場合には、その出力電位Ｖ１はＬレベル（＝Ｖｂ）になる。すると、レベルシフト回路５０のインバータＩ５１の出力がＨレベル（＝Ｖａ）になり、ＮＭＯＳトランジスタＮＴ５３、５２がオン状態になる。
ＮＭＯＳトランジスタＮＴ５３がオンすることにより、ＰＭＯＳトランジスタＰＴ５２のゲート電位はやや上昇する。
ＮＭＯＳトランジスタＮＴ５２がオン状態にあることにより、ＰＭＯＳトランジスタＰＴ５１のゲート電位は下がる。
これによりＰＭＯＳトランジスタＰＴ５１のドレインの電位は上昇し、出力端子ＴOUT にはＨレベル（＝Ｖｃ）が出力される。
このとき、ＰＭＯＳトランジスタＰＴ５２はそのゲート電位がさらに上昇するので、そのドレイン電位（ＰＭＯＳトランジスタＰＴ５１のゲート電位）を一層正確に下げる働きをしている。
【００４６】
ところで、ＮＭＯＳトランジスタＮＴ５３はそのソース電位（出力端子ＴOUT の電位）が上がるにつれてゲート・ソース間電圧｜Ｖｇｓ｜がしきい値電圧｜Ｖｔｈ｜より小さくなり、やがてオフ状態となる。
つまりＮＭＯＳトランジスタＮＴ５３は論理レベルの切り替わりタイミングで過渡的にオンしている。
ここでは、ＮＭＯＳトランジスタＮＴ５２と同じタイミングで動作するＮＭＯＳトランジスタＮＴ５３の働きがこの回路の高速動作を可能にし、また動作電圧範囲を広くしている。
【００４７】
次に、入力側回路６０の入力がＬレベル（＝Ｖｂ）の場合には、その出力電位Ｖ１はＨレベル（＝Ｖａ）になる。すると、レベルシフト回路５０では、ＮＭＯＳトランジスタＮＴ５１，ＮＴ５４はオン状態になる。
ＮＭＯＳトランジスタＮＴ５４がオン状態になることにより、ＰＭＯＳトランジスタＰＴ５１のゲート電位はやや上昇する。
ＮＭＯＳトランジスタＮＴ５１がオン状態にあることにより、ＰＭＯＳトランジスタＰＴ５２のゲート電位は下がり、そのドレイン電位は上昇する。
このとき、ＰＭＯＳトランジスタＰＴ５１はそのゲート電位がさらに上昇するので、そのドレイン電位（ＰＭＯＳトランジスタＰＴ５２のゲート電位）は下がり、レベルシフト回路５０の出力を一層正確に下げる働きをし、このレベルシフト回路５０からはＬレベルの信号が（＝Ｖｄ）が出力される。
また、インバータＩ５１はその入力がＨレベル（＝Ｖａ）であるため、Ｌレベル（＝Ｖｂ）を出力し、ＮＭＯＳトランジスタＮＴ５２はオフ状態になっている。
【００４８】
ところで、ＮＭＯＳトランジスタＮＴ５４はそのソース電位（ＰＭＯＳトランジスタＰＴ５１のゲート電位）が上がるにつれてゲート・ソース間電圧｜Ｖｇｓ｜がしきい値電圧｜Ｖｔｈ｜より小さくなり、やがてオフする。
つまりＮＭＯＳトランジスタＮＴ５４は論理レベルの切り替わりタイミングで過渡的にオンしている。
ここでは、ＮＭＯＳトランジスタＮＴ５１と同じタイミングで動作するＮＭＯＳトランジスタＮＴ５４の働きがこの回路の高速動作を可能にし、また動作電圧範囲を広くしている。
【００４９】
なお、このレベルシフト回路５０を集積化して製造する場合、ここで使用されているトランジスタの基板電位をそれぞれのソースに接続して使用することもできる。
また、出力側回路７０の電源電圧として、Ｖｃ≧Ｖａである場合について説明したが、必ずしもこれに限られるものではなく、Ｖｃ≦Ｖａの関係にある回路に使用しても何ら差し支えしない。
さらにＮＭＯＳトランジスタＮＴ５４、ＮＴ５２とＰＭＯＳトランジスタＰＴ５２の共通の接続点（反転出力）をレベルシフト回路５０の出力として用いることもできる。
【００５０】
また、ＮＭＯＳトランジスタＮＴ５３，ＮＴ５４のドレインを第３の電源電圧６Ｖより低い第１の電源電圧３Ｖの供給ラインに接続されていることから、このレベルシフト回路を昇圧回路に用いた場合に昇圧した側の電力を消費せず、昇圧効率が良くなる。
【００５１】
第３実施形態
図４は、本発明に係るレベルシフト回路の第３の実施形態を示す回路図である。
このレベルシフト回路８０は、この構成例は、負側に大きい電圧で動作するロジック回路を駆動する場合の構成例を示している。
【００５２】
レベルシフト回路８０は、入力を反転するインバータＩ８１と、それぞれ並列接続されたＮＭＯＳトランジスタＮＴ８１（第１のトランジスタ）、ＰＭＯＳトランジスタ（第２のトランジスタ）ＰＴ８１、およびＮＭＯＳトランジスタ（第３のトランジスタ）ＮＴ８２とＰＭＯＳトランジスタ（第４のトランジスタ）ＰＴ８２と、それら並列接続されたトランジスタとそれぞれ直列接続されたＰＭＯＳトランジスタ（第５のトランジスタ）ＰＴ８３とＰＭＯＳトランジスタ（第６のトランジスタ）ＰＴ８４とから構成されている。
【００５３】
レベルシフト回路８０の入力端子ＴINはＰＭＯＳトランジスタＰＴ８２、ＰＴ８３のゲート、およびインバータＩ８１の入力に接続されている。インバータＩ８１の出力はＰＭＯＳトランジスタＮＴ８１およびＰＴ８４のゲートに接続されている。
ＮＭＯＳトランジスタＮＴ８１，ＮＴ８２のソースは第４の電源電圧Ｖｄの供給ラインに接続され、ＰＭＯＳトランジスタＰＴ８１，ＰＴ８２のドレインは第２の電源電圧Ｖｂの供給ラインに接続されている。
ＰＭＯＳトランジスタＰＴ８３のソースは第３の電源電圧Ｖｃの供給ラインに接続され、ドレインは出力端子ＴOUT 、ＮＭＯＳトランジスタＮＴ８１のドレイン、ＰＭＯＳトランジスタＰＴ８１のソース、およびＮＭＯＳトランジスタＮＴ８２のゲートに接続されており、これらの接続点により第１のノードＮＤ８１が構成されている。
ＰＭＯＳトランジスタＰＴ８４のソースは第３の電源電圧Ｖｃの供給ラインに接続され、ドレインはＮＭＯＳトランジスタＮＴ８２のドレイン、ＰＭＯＳトランジスタＰＴ８２のソース、およびＮＭＯＳトランジスタＮＴ８１のゲートに接続されており、これらの接続点により第２のノードＮＤ８２が構成されている。
【００５４】
このレベルシフト回路８０の入力側回路６０および出力側回路７０については、図３のものと同じ構成である。
したがって、入力側回路６０は第１および第２の電源電圧Ｖａ、Ｖｂ（ただし、Ｖａ＞Ｖｂ）によって動作されており、レベルシフト回路８０およびその出力側回路７０は、第２、第３および第４の電源電圧Ｖｂ、Ｖｃ、Ｖｄ（ただし、Ｖｃ＞Ｖｄ、Ｖａ≧Ｖｃ、Ｖｂ≧Ｖｄ）によって動作されている。ただし、レベルシフト回路８０におけるインバータＩ８１は第１および第２の電源電圧Ｖａ、Ｖｂで動作している。
【００５５】
このように、負側に大きい電圧（＝Ｖｄ）で動作する出力回路を駆動する場合、レベルシフト回路８０への入力電圧Ｖ１がＬレベル（＝Ｖｂ）のとき、ＰＭＯＳトランジスタＰＴ８３とＰＭＯＳトランジスタＰＴ８２はオン状態となる。
ＰＭＯＳトランジスタＰＴ８２がオン状態になることにより、ＮＭＯＳトランジスタＮＴ８１のゲート電位はやや下降する。
また、ＰＭＯＳトランジスタＰＴ８３がオン状態にあることにより、ＰＭＯＳトランジスタＰＴ８３のドレイン電位は上がり、レベルシフト回路８０からはＨレベル（＝Ｖｃ）の信号が出力される。
このとき、ＮＭＯＳトランジスタＮＴ８２はそのゲート電位がさらに上昇するので、そのドレイン電位（ＮＭＯＳトランジスタＮＴ８１のゲート電位）を一層正確に下げる働きをしている。また、インバータＩ８１はその入力がＬレベル（＝Ｖｂ）であるため、インバータＩ８１からはＨレベル（＝Ｖａ）の信号が出力され、ＰＭＯＳトランジスタＰＴ８１、ＰＴ８４はオフ状態になっている。
【００５６】
ところで、ＰＭＯＳトランジスタＰＴ８２はそのソース電位（ＮＭＯＳトランジスタＮＴ８１のゲート電位）が下がるにつれてゲート・ソース間電圧｜Ｖｇｓ｜がしきい値電圧｜Ｖｔｈ｜より小さくなり、やがてオフする。
つまりＰＭＯＳトランジスタＰＴ８２は論理レベルの切り替わりタイミングで過渡的にオンしている。
ここでは、ＰＭＯＳトランジスタＰＴ８３と同じタイミングで動作するＰＭＯＳトランジスタＰＴ８２の働きがこの回路の高速動作を可能にし、また動作電圧範囲を広くしている。
【００５７】
Ｖ１がＨレベル（＝Ｖａ）のときも、同様な回路動作により、レベルシフト回路８０からはＬレベルの信号が出力される。
すなわち、レベルシフト回路８０への入力電圧Ｖ１がＨレベル（＝Ｖａ）のとき、インバータＩ８１の出力がＬレベル（＝Ｖｂ）となり、ＰＭＯＳトランジスタＰＴ８１、ＰＴ８４がオン状態になる。
ＰＭＯＳトランジスタＰＴ８１がオン状態になることにより、ＮＭＯＳトランジスタＮＴ８２のゲート電位はやや下降する。
また、ＰＭＯＳトランジスタＰＴ８４がオン状態にあることにより、ＰＭＯＳトランジスタＰＴ８４のドレイン電位は上がり、ＮＭＯＳトランジスタＮＴ８１はオン状態となり、レベルシフト回路８０からはＬレベル（＝Ｖｄ）の信号が出力される。
このとき、ＮＭＯＳトランジスタＮＴ８２はそのゲート電位がさらに下降するので、そのドレイン電位（ＮＭＯＳトランジスタＮＴ８１のゲート電位）を一層正確に引き下げる働きをしている。
このとき、ＰＭＯＳトランジスタＰＴ８４と同じタイミングで動作するＰＭＯＳトランジスタＰＴ８１の働きがこの回路の高速動作を可能にし、また動作電圧範囲を広くしている。
【００５８】
なお、このレベルシフト回路８０を集積化して製造する場合、ここで使用されているトランジスタの基板電位をそれぞれのソースに接続して使用することもできる。また、出力側回路の電源電圧として、Ｖｂ≧Ｖｄである場合について説明したが、必ずしもこれに限られるものではなく、Ｖｂ≦Ｖｄの関係にある回路に使用しても何ら差し支えない。さらにＰＭＯＳトランジスタＰＴ８２、ＰＴ８４とＮＭＯＳトランジスタＮＴ８２の共通の接続点（反転出力）をレベルシフト回路８０の出力として用いることもできる。
【００５９】
第４実施形態
図５は、本発明に係るレベルシフト回路の第４の実施形態を示す回路図である。
図５のレベルシフト回路１００は、図３で示したレベルシフト回路５０と図４で示したレベルシフト回路８０とを組み合わせた形で構成したレベルシフト回路である。この構成例は、正負いずれの側にも大きい電圧で動作するロジック回路を駆動する場合を示している。
【００６０】
レベルシフト回路１００は、正側に大きい電圧で動作するロジック回路を駆動するためのレベルシフトステージ５０の入力を、このレベルシフト回路１００の入力端子ＴINとし、レベルシフトステージ５０の正転出力端子Ｔ５１、反転出力端子Ｔ５２を負側に大きい電圧出動作するロジック回路を駆動するためのレベルシフトステージ８０ａの正転入力端子Ｔ８１、反転入力端子Ｔ８２にそれぞれ接続して、レベルシフトステージ８０ａの出力を、このレベルシフト回路１００の出力端子ＴOUT として構成されている。
なお、図５のレベルシフト１００で用いられているレベルシフトステージ８０ａにおいては前段の反転出力を受けていることからインバータＩ８１は設けられていない。
【００６１】
このレベルシフト回路１００の入力側回路６０および出力側回路７０については、図３および図４のものと同じ構成である。
したがって、入力側回路６０は第１および第２の電源電圧Ｖａ、Ｖｂ（ただし、Ｖａ＞Ｖｂ）によって動作されており、出力側回路７０は第３および第４の電源電圧Ｖｃ、Ｖｄ（ただし、Ｖｃ＞Ｖｄ、Ｖｃ≧Ｖａ、Ｖｂ≧Ｖｄ）によって動作されている。
レベルシフト回路１００の中のレベルシフトステージ５０は、第１、第３および第４の電源電圧Ｖａ、Ｖｃ、Ｖｄで動作され、レベルシフトステージ８０ａは、第２、第３および第４の電源電圧Ｖｂ、Ｖｃ、Ｖｄで動作されている。ただし、レベルシフトステージ５０におけるインバータＩ５１は、第１および第２の電源電圧Ｖａ、Ｖｂによって動作されている。
【００６２】
このような構成によれば、レベルシフトステージ５０へ入力電圧Ｖ１がＨレベル（＝Ｖａ）で入力されたとき、まず、レベルシフトステージ５０が図３で説明した回路動作と同様にして出力端子Ｔ５１にＬレベル（＝Ｖｄ）の信号が出力され、これがレベルシフトステージ８０ａの正転入力端子Ｔ８１に入力される。
【００６３】
すなわち、入力電圧Ｖ１がＨレベル（＝Ｖａ）で入力されたとき、レベルシフト回路ステージのインバータＩ５１の出力がＬレベル（＝Ｖｂ）になり、ＮＭＯＳトランジスタＮＴ５１，ＮＴ５４はオン状態になる。
ＮＭＯＳトランジスタＮＴ５４がオン状態になることにより、ＰＭＯＳトランジスタＰＴ５１のゲート電位はやや上昇する。
ＮＭＯＳトランジスタＮＴ５１がオン状態にあることにより、ＰＭＯＳトランジスタＰＴ５２のゲート電位は下がり、そのドレイン電位は上昇する。
このとき、ＰＭＯＳトランジスタＰＴ５１はそのゲート電位がさらに上昇するので、そのドレイン電位（ＰＭＯＳトランジスタＰＴ５２のゲート電位）は下がり、レベルシフトステージ５０の出力を一層正確に下げる働きをし、このレベルシフトステージ５０からはＬレベルの信号が（＝Ｖｄ）が出力端子Ｔ５１から次段のレベルシフトステージ８０ａの入力端子Ｔ８１に出力される。
また、反転出力端子Ｔ５２にはＨレベル（＝Ｖｃ）の信号が出力され、これがレベルシフトステージ８０ａの反転入力端子Ｔ８２に入力される。
【００６４】
そして、図４で説明した回路動作と同様にしてレベルシフトステージ８０ａからは出力端子ＴOUT にＨレベル（＝Ｖｃ）の信号が出力される。
すなわち、正転入力端子Ｔ８１にＬレベル（＝Ｖｄ）の信号が入力され、反転入力端子Ｔ８２にＨレベル（＝Ｖｃ）の信号が入力されることから、ＰＭＯＳトランジスタＰＴ８３とＰＭＯＳトランジスタＰＴ８２はオン状態となり、ＰＭＯＳトランジスタＰＴ８１とＰＭＯＳトランジスタＰＴ８４はオン状態となる。
ＰＭＯＳトランジスタＰＴ８２がオン状態になることにより、ＮＭＯＳトランジスタＮＴ８１のゲート電位はやや下降する。
また、ＰＭＯＳトランジスタＰＴ８３がオン状態にあることにより、ＰＭＯＳトランジスタＰＴ８３のドレイン電位は上がり、レベルシフトステージ８０ａからはＨレベル（＝Ｖｃ）の信号が出力され、回路出力端子ＴOUT から出力される。
【００６５】
レベルシフトステージ５０への入力電圧Ｖ１がＬレベル（＝Ｖｂ）が入力されたときは、まず、レベルシフトステージ５０が図３で説明した回路動作と同様にして正転出力端子Ｔ５１にＨレベル（＝Ｖｃ）の信号が出力され、これがレベルシフトステージ８０ａの正転入力端子Ｔ８１に入力され、また、反転出力端子１０６にはＬレベル（＝Ｖｄ）が出力され、これがレベルシフトステージ８０ａの反転入力端子Ｔ８２に入力される。
【００６６】
すなわち、レベルシフトステージ５０において、インバータＩ５１の出力がＨレベル（＝Ｖａ）になり、ＮＭＯＳトランジスタＮＴ５３、５２がオン状態になる。
ＮＭＯＳトランジスタＮＴ５３がオンすることにより、ＰＭＯＳトランジスタＰＴ５２のゲート電位はやや上昇する。
ＮＭＯＳトランジスタＮＴ５２がオン状態にあることにより、ＰＭＯＳトランジスタＰＴ５１のゲート電位は下がる。
これによりＰＭＯＳトランジスタＰＴ５１のドレインの電位は上昇し、Ｈレベル（＝Ｖｃ）の信号が正転出力端子Ｔ５１から次段のレベルシフトステージ８０ａの正転入力端子Ｔ８１に出力される。
また、反転出力端子Ｔ５２にはＬレベル（＝Ｖｄ）の信号が出力され、これがレベルシフトステージ８０ａの反転入力端子Ｔ８２に入力される。
【００６７】
そして、図４で説明した回路動作と同様にしてレベルシフト回路８０ａからは出力端子ＴOUT にＬレベル（＝Ｖｄ）の信号が出力される。
すなわち、正転入力端子Ｔ８１にＨレベル（＝Ｖｃ）の信号が入力され、反転入力端子Ｔ８２にＬレベル（＝Ｖｄ）の信号が入力されることから、ＰＭＯＳトランジスタＰＴ８１、ＰＴ８４がオン状態になり、ＰＭＯＳトランジスタＰＴ８２、ＰＴ８３がオフ状態になる。
ＰＭＯＳトランジスタＰＴ８１がオン状態になることにより、ＮＭＯＳトランジスタＮＴ８２のゲート電位はやや下降する。
また、ＰＭＯＳトランジスタＰＴ８４がオン状態にあることにより、ＰＭＯＳトランジスタＰＴ８４のドレイン電位は上がり、ＮＭＯＳトランジスタＮＴ８１はオン状態となり、レベルシフトステージ８０ａからはＬレベル（＝Ｖｄ）の信号が出力される。
【００６８】
なお、このレベルシフト回路１００を集積化して製造する場合、ここで使用されているトランジスタの基板電位をそれぞれのソースに接続して使用することもできる。
また、出力側回路の電源電圧として、Ｖｂ≧Ｖｄ、Ｖｃ≧Ｖａである場合について説明したが、必ずしもこれに限られるものではなく、Ｖｂ≦Ｖｄまたは、Ｖｃ≦Ｖａの関係にある回路に使用しても何ら差し支えない。
さらに、レベルシフト回路１００はレベルシフトステージ８０ａの入力をこの回路１００の入力とし、レベルシフトステージ８０ａの出力、反転出力をレベルシフトステージ５０の入力、反転入力とそれぞれ接続して、レベルシフトステージ５０の出力をこの回路１００の出力として構成することもできる。
この場合には、レベルシフトステージ８０ａは図４の回路と同様にインバータＩ８１が設けられた構成となり、レベルシフトステージ５０は図３の回路からインバータＩ５１を削除した構成となる。
また、図１の回路を複数段接続する構成や図３の回路を複数段接続する構成等の態様も可能である。
【００６９】
【発明の効果】
以上説明したように、本発明によれば、入力信号のレベル変換時に変換遅延がほとんどなく、動作原理的に定常的な貫通電流が流れる低消費電力で、動作電圧範囲が広いレベルシフト回路を実現できる利点がある。
【００７０】
また、第１の導電型チャンネルにＮチャンネルトランジスタ、第２の導電型チャンネルにＰチャンネルトランジスタを用いた場合、回路性能を向上させるために用いる互いに並列接続されたＰチャンネルトランジスタとＮチャンネルトランジスタは、その回路性能を損なうことなくサイズを小さくできるので、従来回路と比べ、トランジスタ素子数は減らすことはできないが結果的に、回路面積を小さくできる。
さらに、回路の基本構成が並列接続を含むトランジスタ縦積み二段の直列接続構造であるため、基本構造がトランジスタ縦積み三段の直列接続構造であるレベルシフト回路などと比べるとはるかに低電圧動作に強い。
【００７１】
また、第１および第４のトランジスタを第１の電源電圧、あるいは第２および第４のトランジスタを第２の電源電圧の供給ラインに接続しているので、このレベルシフト回路を昇圧回路に用いた場合に昇圧した側の電力を消費せず、昇圧効率が良くなる。
【図面の簡単な説明】
【図１】本発明に係るレベルシフト回路の第１の実施形態を示す回路図である。
【図２】本発明に係るレベルシフト回路のＤＣ−ＤＣコンバータ装置への適用例を示すブロック図である。
【図３】本発明に係るレベルシフト回路の第２の実施形態を示す回路図である。
【図４】本発明に係るレベルシフト回路の第３の実施形態を示す回路図である。
【図５】本発明に係るレベルシフト回路の第４の実施形態を示す回路図である。
【図６】従来のレベルシフト回路の一例を示す回路図である。
【図７】従来のレベルシフト回路の別の例を示す回路図である。
【符号の説明】
１０，５０，８０，，８０ａ，１００…レベルシフト回路、ＰＴ１１，ＰＴ１２，ＰＴ５１，ＰＴ５２，ＰＴ８１〜ＰＴ８４，ＰＴ２１，ＰＴ６１，ＰＴ７１…ＰＭＯＳトランジスタ、ＮＴ１１〜ＮＴ１４，ＮＴ５１〜ＮＴ５４，ＮＴ８１，ＮＴ８２，ＮＴ２１，ＮＴ６１，ＮＴ７１…ＮＭＯＳトランジスタ、ＮＤ１１，ＮＤ５１，ＮＤ８１…第１のノード、ＮＤ１２，ＮＤ５２，ＮＤ８２…第２のノード、２０，６０…入力（送り）側回路、３０，７０…出力（受け）側回路。
【図１】
0003731322.tif 000002
【図２】
0003731322.tif 000003
【図３】
0003731322.tif 000004
【図４】
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【図５】
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【図６】
0003731322.tif 000007
【図７】
0003731322.tif 000008