(57)【特許請求の範囲】
【請求項１】
集積回路に接続された入力／出力パッドにおける静電放電（ＥＳＤ）事象から前記集積回路を保護するためのＥＳＤ保護回路において、
前記入力／出力パッドと前記集積回路のアースとの間に接続されて、前記入力／出力パッドにおける前記ＥＳＤ事象によって生じる電流を吸収するためのシリコン制御整流器（ＳＣＲ）回路と、
前記ＳＣＲ回路をトリガして、前記ＥＳＤ事象によって生じる前記電流を吸収するためのトリガ・デバイスにして、前記ＳＣＲ回路を作動させるためのトリガＦＥＴ、及び前記入力／出力パッドにおける前記ＥＳＤ事象に応答して、前記トリガＦＥＴのゲートにトリガ電圧を印加し、前記トリガＦＥＴの接合破壊とは関係なく、前記入力／出力パッドにおいて前記ＥＳＤ事象に遭遇すると、前記ＳＣＲ回路を作動させるトリガ電圧印加手段であって、前記ＥＳＤ事象によって電力供給を受け、ＥＳＤ電圧をＦＥＴ出力に伝導するＦＥＴと、前記ＦＥＴ出力と回路アースの間に接続されて前記トリガＦＥＴのゲートに接続されている電圧降下出力を含み、ラッチアップ効果のしきい値を決定する分圧手段とを有し、前記ＦＥＴに対する電圧入力は、前記トリガＦＥＴの前記ゲートに印加される前に、前記分圧手段によって減らされるよう構成されるトリガ電圧印加手段を含むトリガ・デバイスとを有することを特徴とするＥＳＤ保護回路。
【請求項２】
更に、前記入力／出力パッドと前記集積回路内で保護される回路との間に形成されるウエル抵抗を有することを特徴とする、請求項１に記載のＥＳＤ保護回路。
【請求項３】
電力が前記集積回路に加えられるとき、前記電圧降下出力を接地するＦＥＴを更に有することを特徴とする請求項１に記載のＥＳＤ保護回路。
【請求項４】
前記分圧手段が、直列に接続された１対のＦＥＴを有することを特徴とする、請求項１に記載のＥＳＤ保護回路。
【請求項５】
直列に接続された前記１対のＦＥＴは、ＮＦＥＴであることを特徴とする、請求項４に記載のＥＳＤ保護回路。
【請求項６】
直列に接続された前記１対のＦＥＴは、ＰＦＥＴであることを特徴とする、請求項４に記載のＥＳＤ保護回路。
【請求項７】
集積回路に接続された入力／出力パッドにおける静電放電（ＥＳＤ）事象から前記集積回路を保護するためのＥＳＤ保護回路において、
前記入力／出力パッドと前記集積回路のデバイス・アースとの間に接続されて、前記入力／出力パッドにおける前記ＥＳＤ事象によって生じる電流を吸収するためのシリコン制御整流器（ＳＣＲ）回路と、
前記ＳＣＲ回路をトリガして、前記ＥＳＤ事象によって生じる前記電流を吸収するためのトリガ・デバイスにして、前記ＳＣＲ回路を作動させるためのトリガＦＥＴ、及び前記入力／出力パッドにおける前記ＥＳＤ事象に応答して、前記トリガＦＥＴのゲートにトリガ電圧を印加し、前記トリガＦＥＴの接合破壊とは関係なく、前記入力／出力パッドにおいて前記ＥＳＤ事象に遭遇すると、前記ＳＣＲ回路を作動させるトリガ電圧印加手段であって、前記入力／出力パッドで、前記ＥＳＤ事象によって電力供給を受けるインバータと、該インバータの出力に接続される入力、及び前記トリガＦＥＴの前記ゲートに接続される出力を有し、ラッチアップ効果のしきい値を決定する分圧手段とを有し、電圧出力は、前記トリガＦＥＴの前記ゲートに加えられる前に前記インバータによって減らされるよう構成されるトリガ電圧印加手段を含むトリガ・デバイスとを有することを特徴とするＥＳＤ保護回路。
【請求項８】
前記分圧手段は、直列に接続された１対のＦＥＴを有することを特徴とする、請求項７に記載のＥＳＤ保護回路。
【請求項９】
電力が前記集積回路に加えられるとき、前記電圧降下出力を接地するＦＥＴを更に有することを特徴とする、請求項７に記載のＥＳＤ保護回路。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、電子回路に関するものであり、とりわけ、静電放電から集積回路を保護するための回路に関するものである。すなわち、本発明は、ＣＭＯＳプロセスにおいて生じるシリコン制御整流器（ＳＣＲ）ラッチ・アップ効果を利用して、鋭敏な集積回路構造から静電放電電流をそらせる、ＳＣＲ回路をトリガするためのトリガ回路を備えた、静電放電保護回路に関するものである。
【０００２】
【従来の技術】
静電放電（ＥＳＤ）は、チップ製造プロセスの最中及びその後において、集積回路にかなりの損傷を生じさせる。ＣＭＯＳチップの場合、低電力が必要とされ、極めて鋭敏であるため、ＥＳＤ事象はとりわけ厄介である。ＣＭＯＳチップにとって、オン・チップＥＳＤ保護回路は不可欠である。一般に、こうした回路は、高速作用を可能にするため、高い故障しきい値、小さいレイアウト・サイズ、及び、低いＲＣ遅延を必要とする。しかし、こうしたＥＳＤ保護回路は、これまで、設計が困難であった。
【０００３】
以前は、ＣＭＯＳのＥＳＤ保護回路には、抵抗器及びダイオードが用いられたが、こうした抵抗器及びダイオードは、ＣＭＯＳテクノロジにおいて、次第に、電界酸化物ＭＯＳＦＥＴ、ゲート酸化物ＭＯＳＦＥＴ、及び、寄生ＮＰＮまたはＰＮＰバイポーラ接合トランジスタのような、３層デバイスに取って代わられた。他には、シリコン制御整流器として知られる寄生４層ＰＮＰＮデバイスを利用して、ＥＳＤ事象によって生じる損傷からチップを保護するものもあった。
【０００４】
電流の吸い込み／供給能力が高く、ターン・オン・インピーダンスが極めて低く、電力消費が少なく、熱放散のための物理的容積が大きいので、先行技術では、寄生ラテラルＳＣＲデバイスは、ＣＭＯＳオン・チップＥＳＤ保護回路において最も有効な素子の１つとみなされてきた。しかし、寄生ＳＣＲデバイスをＥＳＤ保護回路に利用する場合、ＳＣＲデバイスのトリガ電圧が高いという点が、大きな欠点になる。ＥＳＤ保護を実施する場合、ＥＳＤ保護回路のトリガ電圧は、入力バッファまたは出力ドライバに損傷を及ぼす可能性のある電圧よりも低くなければならない。ドレーンに多量にドーピングを施し、シリサイドを拡散させる、最新の１μｍＣＭＯＳプロセスによって製造される、ＥＳＤ保護回路における寄生ラテラルＳＣＲデバイスの典型的なトリガ電圧は、陽極から陰極までのスペースが６１μｍの場合、約５０ボルトである。
【０００５】
あいにく、こうした高トリガ電圧では、ラテラルＳＣＲデバイスを唯一の保護素子として利用することはできない。図１ａ及び１ｂには、ＳＣＲ構造を備えるＥＳＤ保護回路が示されている。図１ａには、回路図が示されており、図１ｂには、対応する基板が示されている。図１ａ及び１ｂに示すＥＳＤ保護デバイスには、保護すべき集積回路１６における入力／出力パッド１５と、集積回路１６のチップ・アース（やはり、基板）の間に接続された、交差結合バイポーラＰＮＰトランジスタ１２及びＮＰＮトランジスタ１４から構成される、ＳＣＲデバイス１０が含まれている。ＳＣＲ１０が形成されたＰ基板の抵抗ＲSが、ＳＣＲデバイス１０が作動可能になる前に、到達しなければならないしきい値電流を生じさせる、ウエル（ｗｅｌｌ）抵抗ＲWと共に示されている。図１ａ及び１ｂに示すように、さらに、ＮＭＯＳトリガＦＥＴ１８を設けて、ＳＣＲ１０のトリガ電圧をトリガＦＥＴ１８の降伏電圧まで降下させるようになっている。
【０００６】
図１ａ及びｂに示すＥＳＤ保護回路は、従って、ＳＣＲ１０が動作可能になる前に、ＮＭＯＳトリガＦＥＴ１８のようなトリガ・デバイスが接合降伏状態にさらされる必要がある。すなわち、ＳＣＲデバイス１０によるラッチ・アップを開始するのに十分な電流が、ＮＭＯＳトリガＦＥＴ１８に流れなければならない。しかし、保護を受ける回路要素１６も、接合降伏を被る可能性があるので、図１の回路には、ラッチ・アップを開始するのに十分な電流が、ＮＭＯＳトリガＦＥＴ１８に流れるのを保証するメカニズムがない。さらに、バイポーラ・スナップバックのようなデバイス降伏効果では、出力回路ではなく、ＥＳＤ保護回路要素によって全てのＥＳＤ電流が吸収されることになるという保証はない。
【０００７】
図１の回路の動作時、ＮＭＯＳトリガＦＥＴ１８は、接合降伏状態において、ウエル抵抗器ＲWに電流を通す働きをする。この降伏電圧は、保護すべき回路要素の降伏電圧とほぼ等しく、解説したばかりのように、こうした回路では、保護すべき回路要素１６が、デバイス降伏による多量の電流を伝導しないことを保証するのは不可能である。また、保護すべき回路要素１６が、ＳＣＲデバイス１０から電流を「盗み取り」、この結果、ＳＣＲ１０によるＥＳＤ事象エネルギの大部分のラッチ・アップ及び吸収を阻止することにならないように保証するのも不可能である。図１には、保護すべき回路に流入する電流を制限するために用いられる固定抵抗器１７も示されている。この固定抵抗器には、放電事象による損傷を阻止するためには、大きい値でなければならないが、回路がパッドに対する信号を適正に駆動できるようにするためには、小さい値でなければならないという欠点がある。
【０００８】
図２ａ及び２ｂには、チップ電力ＶDDが小さい場合、ＮＭＯＳトリガ１８のゲートをフロートすることによって降伏電圧を降下させるため、ＮＭＯＳ  ＦＥＴ２０が追加されている点を除けば、図１に示すタイプのＥＳＤ保護回路が示されている。図２ａには、回路図が示されており、図２ｂには、対応する基板が示されている。図示のように、ＮＭＯＳ  ＦＥＴ２０は、ＶDDに応答し、保護すべき回路要素１６がパワー・アップされていない場合には、ＮＭＯＳトリガＦＥＴ１８のゲートをフロートさせる。パワー・アップが済むと（ＶDDが高になると）、トリガＦＥＴ１８のゲートは、アースされて、トリガＦＥＴ１８の降伏電圧が上昇し、結果として、保護すべき回路要素１６の動作に対する保護回路要素の影響は最小限に抑えられる。しかし、図２ａ及び２ｂの回路構成の場合、ＳＣＲデバイス１０によるラッチは、ラッチ・アップの起動をＮＭＯＳトリガＦＥＴ１８の降伏に依存しており、やはり、回路要素１６による電流の「盗み取り」に影響されやすいので、フローティング・ゲートを備えることになる。従って、図２の回路では、前述の問題が克服されなかった。
【０００９】
従って、当該技術では、ＳＣＲが、ＮＭＯＳトリガＦＥＴの降伏効果に関係なく、ラッチが行えるようにするＥＳＤ保護回路が必要とされている。当該技術では、さらに、ＳＣＲラッチ・アップを起動するのに必要な電圧量の制御を可能にする回路も必要とされている。本発明は、これらの必要及びその他の必要を満たすものである。
【００１０】
【発明が解決しようとする課題】
本発明の目的は、静電放電電流パルスを鋭敏な集積回路構造からそらす回路を提供することにある。
【００１１】
本発明のもう１つの目的は、さまざまな用途での利用を可能にするため、集積回路の製造時に、こうした放電のしきい値電圧を調整することができる、上述のような回路を提供することにある。
【００１２】
【課題を解決するための手段】
本発明の以上の及びその他の目的は、ＣＭＯＳプロセスにおいて生じる周知のＳＣＲラッチ・アップ効果を利用して、鋭敏な回路構造からＥＳＤ電流パルスをそらせるＥＳＤ保護回路を設けることによって達成される。望ましい実施例の場合、これは、保護を受ける集積回路の入力／出力パッドにおけるＥＳＤ事象に応答する、出力分圧器を備えた、インバータ・トリガ・デバイスを利用することによって実施される。本発明のこの特徴によって、ＳＣＲは、ＥＳＤ事象によって生じるＣＭＯＳパッド構造における大電流パルスを吸収し、同時に、保護を受ける回路に対する電力供給がまだ済んでいない間に、通常のＣＭＯＳ電圧がパッドに印加された場合には、回路のラッチを阻止することも可能になる。
【００１３】
本発明のＥＳＤ保護回路の場合、ＳＣＲが降伏効果に関係なくラッチを行うので、集積回路に接続された入力／出力パッドにおけるＥＳＤ事象から集積回路を保護し、同時に、ラッチ・アップが生じるしきい値電圧の調整も可能にすることが保証される。この調整は、分圧器として用いられる２つのＦＥＴのサイズを変更することによって実施される。
【００１４】
該ＥＳＤ保護回路には、パッドと保護を受けるべき回路の間に形成されたウエル抵抗器も設けられており、追加保護が得られる。ウエル抵抗器は、基板を備えたダイオードを形成するので、ＥＳＤ事象時に、空乏領域が形成され、この空乏領域によって、ウエル抵抗器の抵抗が増大し、回路の追加保護が可能になる。
【００１５】
【実施例】
以下の説明は、現時点において最良とみなされる本発明の実施例に関するものである。この説明は、制限の意味にとるべきものではなく、単に、本発明の一般原理を解説するためのものでしかない。
【００１６】
図３及び４には、本発明の技法に基づいて集積回路を保護するための放電保護回路が示されている。図３ａ、４ａには回路図が示され、図３ｂ、４ｂには対応する基板が示されている。さらに、図面中において、例示のＦＥＴには、望ましい実施例におけるこれらの素子のサイズに相当する幅／長さの値が示されている。しかし、当該技術の熟練者には明らかなように、別のサイズのＦＥＴを利用することも可能であり、図に関連して行われる解説は、例示だけを目的としたものである。
【００１７】
図３ａ及び３ｂには、インバータ・トリガを備えたＳＣＲから構成されるＥＳＤ保護回路が示されている。この実施例は、ＮＭＯＳトリガＦＥＴ１８、及び、入力／出力パッド１５におけるＥＳＤ事象に応答して、ＮＭＯＳトリガＦＥＴ１８のゲートを駆動するインバータ３０から構成されるトリガ回路が設けられている点で、図１における先行技術の実施例とは異なっている。インバータ３０は、ＥＳＤ事象によって電力を供給される、入力／出力パッド１５から電力を受ける。インバータ３０に対する信号ＶDDは、チップ全体に対する正の電源であり、アースは、チップ基板である。
【００１８】
図３ｂに示すように、インバータ３０は、パッド１５と回路アースの間に直列に接続されたＰＦＥＴ４０及びＮＦＥＴ４２から構成される。ＶDDは、両方のＦＥＴのゲートに接続され、２つのＦＥＴ間における接続部から出力が生じる。この出力は、ＮＭＯＳトリガＦＥＴ１８のゲートに接続される。
【００１９】
ＥＳＤ事象時には、チップ全体に対する供給電力ＶDDは、大地電位にあり、従って、ＰＦＥＴ４０及びＮＦＥＴ４２のゲートは、両方とも、アースに接続される。入力／出力パッド１５に対する静電気の放電が進行するにつれて、入力／出力パッド１５の電圧は上昇し、ほぼ２ボルトに達すると、ＰＦＥＴ４０が導電を開始し、これによって、ＰＦＥＴ４０のソースも、約２ボルトまで上昇し、この電圧が、ＮＭＯＳトリガＦＥＴ１８のゲートに接続されて、ＮＭＯＳトリガＦＥＴ１８が導電し、ＳＣＲによるラッチが生じることになる。
【００２０】
しかし、いくつかの条件下では、このラッチによって、望ましくない副作用が生じる可能性がある。例えば、２つの集積回路デバイスが相互接続され、第１の集積回路デバイスからのＣＭＯＳ出力接続部が、第２の集積回路デバイスに含まれる入力／出力パッド１５に接続される場合、第１のデバイスはパワー・アップされ、第２のデバイスはパワー・アップされていないと、問題が生じることになる。第２のデバイスがパワー・アップされていない場合、ＶDDは、ゼロ・ボルトであるが、入力／出力パッド１５に接続された第１のデバイスからの接続部は、パワー・アップされたデバイス（第１のデバイス）の出力に接続されており、パワー・アップされたデバイスの出力にとって、５ボルトが通常の電圧であるため、５ボルトになる可能性がある。この状態において、第１のデバイスが十分な電流を供給すると、ＳＣＲ１０がラッチ・アップを行う。従って、引き続き、第２のデバイスがパワー・アップされると、該回路は、ラッチ状態のままであり、正確に機能しない。従って、回路が接続されていない場合は、２ボルトの極めて低いトリガ電圧が望ましいが、ＶDDが別個になっているデバイスに接続される場合には、該回路にとって低すぎる可能性があるのは、明らかである。
【００２１】
図４には、集積回路の製造時に、トリガ電圧を調整できるようにすることによって、図３の回路の望ましくない副作用を克服する、本発明の望ましい実施例に関する回路が示されている。次に、図４ａを参照すると、ＰＦＥＴ４０及びＮＦＥＴ４２から構成される、図３からのインバータ３０が示されている。１対のＮＦＥＴ４４及び４６が、ＰＦＥＴ４０と回路アースの間に分圧器を形成する。ＮＦＥＴ４４と４６のサイズを調整することによって、ＮＦＥＴ４４のソースとＮＦＥＴ４６のドレインの間におけるトリガ電圧出力４８を調整して、より高い電圧にすることができる。ＮＦＥＴ４４及び４６は、例えば、ＳＣＲがラッチを行って、ＶDDが別個である、接続された２つのデバイスの間における上述の望ましくない副作用を阻止するのに十分なトリガ電圧出力４８を発生するために、パッド１５において７ボルトを必要とするように設計することが可能である。
【００２２】
図４の回路がパワー・アップされていない場合、ＶDDは、ゼロ・ボルトである。ＥＳＤ事象の際、入力／出力パッド１５に対する静電気の放電が進行するにつれて、入力／出力パッドの電圧が上昇し、ＰＦＥＴ４０がオンになる。上述のように、このターン・オンは、約１ボルトの低さで生じる可能性がある。しかし、ＰＦＥＴ４０のソースは、ＮＦＥＴ４４及びＮＦＥＴ４６から構成される分圧器を介して、回路アースに接続されている。ＮＦＥＴ４２は、ゲートがＶDDに接続されているので、カット・オフされる。従って、ＰＦＥＴ４０がオンになると、ＰＦＥＴ４０のソースは、電圧が上昇して１ボルトを超えるため、ＮＦＥＴ４４及びＮＦＥＴ４６によって形成される分圧器の効果により、出力４８が、ＦＥＴ１０のソースに比べて低くなる。入力／出力パッド１５の電圧は、引き続き上昇するので、ＮＦＥＴ４４及びＮＦＥＴ４６のサイズによって決まるある電圧において、信号４８の電圧は、ＮＭＯＳトリガＦＥＴ１８をオンにして、ＳＣＲ１０によるラッチを生じさせるのに十分なレベル達することになる。
【００２３】
ラッチ・アップが生じる前に、入力／出力パッド１５の電圧が必ず７ボルト以上になるように、ＮＦＥＴ４４及びＮＦＥＴ４６のサイズを選択すると、第１のデバイスがパワー・アップされており、第２のデバイスがパワー・アップされていない場合の、上述の望ましくない副作用によって、トリガ事象が生じることはない。上述のように、第１のデバイスが、パワー・アップされている場合、パッド１５の電圧は、５ボルトにしかならず、ＮＦＥＴ４４及びＮＦＥＴ４６によって形成された分圧器のために、信号４８の電圧が低くなりすぎて、ＮＭＯＳトリガＦＥＴ１８をオンにすることはできない。
【００２４】
図４ａの回路がパワー・アップされている場合、ＶDDは、５ボルトになり、この結果、ＮＦＥＴ４２がオンになって、信号４８の電圧が接地され、それ以上のラッチ・アップが阻止される。従って、明らかなように、ＮＦＥＴ４４及びＮＦＥＴ４６によって形成された分圧回路によって、トリガ電圧の調整が可能になり、望ましくないトリガ事象を阻止するのに十分な高さになるように、電圧を調整することができるが、依然として、電圧は、実際のＥＳＤ放電事象において、ＳＣＲ１０のトリガを生じさせるのに十分な低さのままである。さらに、本発明の回路によれば、先行技術におけるように、接合降伏状態に依存しないで、トリガ電圧の確実な制御が可能になる。
【００２５】
図４の回路は、図示のように、分圧器にＮＦＥＴを利用しているが、当該技術の通常の技術者であれば明らかなように、集積回路内に形成される抵抗器のように、ＰＦＥＴを利用することも可能である。
【００２６】
図５ａ及び５ｂには、それぞれ、図４ａ及び４ｂの回路が示されており、さらに、ウエル抵抗器４８が示されている。ウエル抵抗器４８は、回路１６の追加保護を行うが、図１に示した固定抵抗器１７とは動作が大幅に異なっている。
【００２７】
図５ｂに示すように、ウエル抵抗器４８は、基板内におけるｎウエルによって形成されており、従って、半導体材料で作られている。ウエル抵抗器４８は、ｎタイプの半導体材料で作られ、ｐ基板内に形成されているので、これら２つのタイプの材料間には、ダイオード５２が存在することになる。ＥＳＤ事象が生じると、パッド１５に電圧が生じ、この電圧によってバイアス・ダイオード５２に逆バイアスが印加される。この逆バイアスのため、ダイオード５２は、空乏領域を形成するが、この空乏領域のサイズは、ＥＳＤ電圧によって決まる。ＥＳＤ電圧が上昇するにつれて、空乏領域が大きくなり、ウエル抵抗器４８の抵抗が増すことになる。ＥＳＤ電圧は、引き続き上昇するので、空乏領域は、ウエル抵抗器を「ピンチ・オフ」する大きさになり、保護すべき回路要素１６に対する電流の流入が制限されるので、追加保護が得られることになる。
【００２８】
通常の動作時には、パッド１５の通常の信号電圧は、空乏領域を極めて小さく保持するのに十分な低さになるので、パッドに流れる信号に対する抵抗が小さくなる。
【００２９】
従って、通常の動作時には、ウエル抵抗器４８の抵抗はごく小さく、信号をパッド１５に通すことが可能である。しかし、ＥＳＤ事象中は、パッド１５の電圧が上昇して、通常の動作電圧をかなり超えると、ウエル抵抗器の抵抗値が大きくなり、最終的には、保護すべき回路１６に流入する電流を制限して、追加保護を施すことになる。
【００３０】
図３ａ及び３ｂの回路にウエル抵抗器を追加すれば、図４ａ及び４ｂに関して上述のところと同様に、保護することが可能になる。
【００３１】
ここまで、本発明の望ましい実施例に関して説明してきたが、本発明の態様が十分に実現されているのは明らかであり、当該技術の熟練者であれば、本発明の精神及び範囲を逸脱せずに、構成及び回路要素における多くの変更、及び、本発明の多種多様な実施例及び用途が思い浮かぶことになるのは、明らかである。本書の開示及び説明は、例示を目的としたものであり、決して、本発明を制限するものではない。
【００３２】
以上、本発明の実施例について詳述したが、以下、本発明の各実施例毎に列挙する。
【実施例１】
集積回路（１６）に接続された入力／出力パッド（１５）における静電放電（ＥＳＤ）事象から前記集積回路（１６）を保護するためのＥＳＤ保護回路において、前記入力／出力パッド（１５）と前記集積回路（１６）のデバイス・アースの間に接続されて、前記入力／出力パッド（１５）における前記ＥＳＤ事象によって生じる電流を吸収するためのシリコン制御整流器（ＳＣＲ）回路（１０）と、前記ＳＣＲ回路（１０）を能動的にトリガして、前記ＥＳＤ事象によって生じる前記電流を吸収させるための手段（３０、１８）から構成され、前記トリガ手段が、前記ＳＣＲ回路を作動させるためのトリガＦＥＴ（１８）と、前記入力／出力パッド（１５）における前記ＥＳＤ事象に応答して、前記トリガＦＥＴ（１８）のゲートにトリガ電圧を印加し、前記トリガＦＥＴ（１８）の接合破壊とは関係なく、前記入力／出力パッドにおいて前記ＥＳＤ事象に遭遇すると、前記ＳＣＲ回路（１０）を作動させるトリガ電圧印加手段（３０）から構成されることを特徴とする、ＥＳＤ保護回路。
【実施例２】
前記トリガ電圧印加手段（３０）が、前記ＥＳＤ事象によって電力供給を受け、ＥＳＤ電圧をＦＥＴ出力に伝導するＦＥＴ（４０）と、前記ＦＥＴ出力と回路アースの間に接続され、さらに、電圧降下出力が前記トリガＦＥＴ（１８）のゲートに接続されている分圧手段（４４、４６）から構成され、前記分圧手段（４４、４６）によって、前記ＦＥＴ（１８）に対する電圧入力を降下させてから、前記トリガＦＥＴ（１８）の前記ゲートに印加するようになっていることを特徴とする、実施例１に記載のＥＳＤ保護回路。
【実施例３】
さらに、前記集積回路に電力が供給されている間、前記電圧降下出力をアースするためのＦＥＴ（４２）が設けられていることを特徴とする、実施例２に記載のＥＳＤ保護回路。
【実施例４】
前記分圧手段が、直列に接続された１対のＮＦＥＴ（４４、４６）から構成されることを特徴とする、実施例２に記載のＥＳＤ保護回路。
【実施例５】
前記分圧手段が、直列に接続された１対のＰＦＥＴ（４４、４６）から構成されることを特徴とする、実施例２に記載のＥＳＤ保護回路。
【実施例６】
前記ＥＳＤ事象に応答する前記手段が、前記入力／出力パッド（１５）における前記ＥＤＳ事象によって電力供給を受けるインバータ（３０、４０）と、入力が前記インバータの出力に結合され、出力が前記トリガＦＥＴの前記ゲートに接続された分圧手段から構成され、前記インバータによる電圧出力を降下させてから、前記トリガＦＥＴの前記ゲートに印加するようになっていることを特徴とする、実施例１に記載のＥＳＤ保護回路。
【実施例７】
前記分圧手段（４４、４６）が、直列に接続された１対のＦＥＴから構成されることを特徴とする、実施例６に記載のＥＳＤ保護回路。
【実施例８】
さらに、前記集積回路に電力が供給されている間、前記分圧器の前記出力をアースするためのＦＥＴ（４２）が設けられていることを特徴とする、実施例６に記載のＥＳＤ保護回路。
【実施例９】
さらに、前記入力／出力パッドと前記集積回路内において保護される回路要素との間に形成された、ウエル抵抗器（４８）が設けられていることを特徴とする、実施例１に記載のＥＳＤ保護回路。
【実施例１０】
集積回路（１６）に接続された入力／出力パッド（１５）における静電放電（ＥＳＤ）事象から前記集積回路（１６）を保護するためのＥＳＤ保護回路において、前記入力／出力パッド（１５）と前記集積回路（１６）のデバイス・アースの間に接続されて、前記入力／出力パッド（１５）における前記ＥＳＤ事象によって生じる電流を吸収するためのシリコン制御整流器（ＳＣＲ）回路（１０）と、前記ＳＣＲ回路を作動させるために接続されたトリガＦＥＴ（１８）、及び、前記ＥＳＤ事象によって電力供給を受け、ＥＳＤ電圧をＦＥＴ出力に伝導するＦＥＴ（４０）から構成される、前記ＳＣＲ回路（１０）を能動的にトリガして、前記ＥＳＤ事象によって生じる前記電流を吸収させるための手段（３０、１８）と、前記ＦＥＴ出力と回路アースの間に接続され、さらに、電圧降下出力が前記トリガＦＥＴ（１８）のゲートに接続されている分圧手段（４４、４６）から構成され、前記分圧手段（４４、４６）によって、前記ＦＥＴ（１８）に対する電圧入力を降下させてから、前記トリガＦＥＴ（１８）の前記ゲートに印加するようになっていることを特徴とする、ＥＳＤ保護回路。
【００３３】
【発明の効果】
以上説明したように、本発明を用いることにより、静電放電電流パルスを鋭敏な集積回路構造からそらすことのできる回路を提供することができる。また、集積回路の製造時に、静電放電のしきい値電圧を調整することもでき、さまざまな用途での利用が可能となる。
【図面の簡単な説明】
【図１ａ】ＮＭＯＳトリガＦＥＴの接合降伏によってトリガされるＳＣＲから構成される、先行技術によるＥＳＤ保護回路を示す図である。
【図１ｂ】ＮＭＯＳトリガＦＥＴの接合降伏によってトリガされるＳＣＲから構成される、先行技術によるＥＳＤ保護回路を示す図である。
【図２ａ】フローティング・ゲートを備えたＮＭＯＳトリガＦＥＴの接合降伏によってトリガされるＳＣＲから構成される、先行技術によるＥＳＤ保護回路を示す図である。
【図２ｂ】フローティング・ゲートを備えたＮＭＯＳトリガＦＥＴの接合降伏によってトリガされるＳＣＲから構成される、先行技術によるＥＳＤ保護回路を示す図である。
【図３ａ】入力／出力パッドにおけるＥＳＤ事象に応答するインバータ・トリガを備えたＳＣＲから構成される、本発明によるＥＳＤ保護回路を示す図である。
【図３ｂ】入力／出力パッドにおけるＥＳＤ事象に応答するインバータ・トリガを備えたＳＣＲから構成される、本発明によるＥＳＤ保護回路を示す図である。
【図４ａ】ＥＳＤ事象に応答するインバータ・トリガを備えたＳＣＲと、さらに、インバータ・トリガの出力における分圧回路から構成される、本発明によるＥＳＤ保護回路を示す図である。
【図４ｂ】ＥＳＤ事象に応答するインバータ・トリガを備えたＳＣＲと、さらに、インバータ・トリガの出力における分圧回路から構成される、本発明によるＥＳＤ保護回路を示す図である。
【図５ａ】ＥＳＤ事象に応答するインバータ・トリガを備えたＳＣＲと、さらに、保護回路要素と保護される回路要素の間のウエル抵抗器から構成される、本発明によるＥＳＤ保護回路を示す図である。
【図５ｂ】ＥＳＤ事象に応答するインバータ・トリガを備えたＳＣＲと、さらに、保護回路要素と保護される回路要素の間のウエル抵抗器から構成される、本発明によるＥＳＤ保護回路を示す図である。
【符号の説明】
１０：ＳＣＲ
１５：入力／出力パッド
１６：保護すべき集積回路
１８：トリガＦＥＴ
３０：インバータ
４０：ＰＦＥＴ
４２：ＮＦＥＴ
４４：ＮＦＥＴ
４６：ＮＦＥＴ
４８：トリガ電圧出力
【図１ａ】
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【図１ｂ】
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【図２ａ】
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【図２ｂ】
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【図３ａ】
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【図３ｂ】
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【図４ａ】
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【図４ｂ】
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【図５ａ】
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【図５ｂ】
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