(57)【特許請求の範囲】
【請求項１】
単一のチップ基板上に、トリミング可能の薄膜状抵抗体で構成した抵抗部と、一方の極板、高誘電性ガラス被膜、他方の極板の順に重層して構成した容量部とを、前記チップ基板上で並列接続したチップ型複合電子部品において、
前記抵抗部と前記容量部とを並列接続する上導体を、矩形状とした前記チップ基板の左右方向に伸延させて設けるとともに、この上導体の一端部に上下方向に伸延させて前記容量部の直方形状とした一方の極板を設け、
この一方の極板上に前記高誘電性ガラス被膜を形成した後に、この高誘電性ガラス被膜上にＬ字形状とした前記他方の極板の左右方向に伸延した一部を形成するとともに、Ｌ字形状とした前記他方の極板の上下方向に伸延した部分を前記抵抗部側に設けて上導体と接続したことを特徴とするチップ型複合電子部品。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、チップ型複合電子部品に関する。
【０００２】
【従来の技術】
従来、デジタル信号を伝達する回路又はラインの終端部（以下終端部という）がオープンであるか、又は、ハイインピーダンスの入力部に接続されている場合、同終端部を抵抗体とコンデンサとを介し電源又はグランドに接続し、同終端部で発生する反射による信号波形の乱れを抑制して誤動作を防止している。
【０００３】
【発明が解決しようとする課題】
ところが、上記終端部に抵抗体やコンデンサを接続する場合、抵抗体やコンデンサを個別に形成したチップを接続するため多大の手間を要してコストがかさみ、更に、同終端部の外形が大きくなって実装密度が低下するという問題があった。
【０００４】
また、上記抵抗部とコンデンサとを、単一のチップ基板上に重層して配置することも考えられるが、この場合には、抵抗部に大きな寄生容量が発生し、しかも、この寄生容量のバラツキを小さくするのが困難であるため、均一な製品を製造するのが困難である。
【０００５】
【課題を解決するための手段】
そこで、本発明では、単一のチップ基板上に、トリミング可能の薄膜状抵抗体で構成した抵抗部と、一方の極板、高誘電性ガラス被膜、他方の極板の順に重層して構成した容量部とを、前記チップ基板上で並列接続したチップ型複合電子部品において、前記抵抗部と前記容量部とを並列接続する上導体を、矩形状とした前記チップ基板の左右方向に伸延させて設けるとともに、この上導体の一端部に上下方向に伸延させて前記容量部の直方形状とした一方の極板を設け、この一方の極板上に前記高誘電性ガラス被膜を形成した後に、この高誘電性ガラス被膜上にＬ字形状とした前記他方の極板の左右方向に伸延した一部を形成するとともに、Ｌ字形状とした前記他方の極板の上下方向に伸延した部分を前記抵抗部側に設けて上導体と接続した。
【００１１】
【発明の実施の形態】
本発明では、小型化のために、終端部で発生する反射を減衰させるための抵抗部と容量部とを、単一のチップ基板上に並設状態に形成する。
【００１２】
なお、上記抵抗部と容量部とを、単一のチップ基板上に重層して配置することも考えられるが、この場合には、抵抗部に大きな寄生容量が発生し、しかも、この寄生容量の個体差が大きいため、均一な製品を製造するのが困難になる。
【００１３】
また、終端部への接続作業を簡易化するために、上記容量部と抵抗部とを上記基板上で並列接続する。
【００１４】
また、抵抗部の抵抗値を規定の値に調整するために、抵抗部をトリミング可能の薄膜状抵抗体で形成する。
【００１５】
十分な容量を有する容量部を形成するために、チップ基板上に、一方の導体、高誘電性ガラス被膜、他方の導体の順に重層して、各極板の対向面積を大きくする。
【００１６】
高誘電性ガラス被膜にピンホールが発生して極板間の短絡が発生するのを防止するために、高誘電性ガラス被膜形成用ペーストのスクリーン印刷、乾燥定着、焼成という高誘電性ガラス被膜形成の工程を２回繰り返す。
【００１７】
各極板の正確な対向面積を得るために、両方の極板をそれぞれ長方形に形成し、各極板の長手方向を直交させて配置して、各極板の位置ずれによる対向面積の変化を最小にする。
【００１８】
【実施例】
本発明の実施例について図面を参照して説明する。
【００１９】
図１は、本発明に係る実施例のチップ型複合電子部品A1、図２はその等価回路を示しており、同チップ型複合電子部品A1は、アルミナセラミックスを素材としたチップ基板11の上面に、容量部12と抵抗部13とを形成し、これらをチップ基板11上において、電極方向にほぼ直交する並列状態に配置し、その後、これらを並列接続した後、外部に接続するための端面電極14,14に接続している。
【００２０】
次に、図３〜図１２を参照して、本発明のチップ型複合電子部品A1の製造工程及び構造について説明する。なお、上記チップ型複合電子部品A1の製造に際し、量産性を高めるために、多数の縦横ブレーク溝15,16 を形成した集合基板17の上面にできるだけ多くの工程を施工し、しかる後、集合基板17を上記縦横ブレーク溝15,16 に沿って多数のチップ基板11に分割するようにしている。
【００２１】
まず、図３のハッチングで示すように、集合基板17上面に、導体形成用ペーストを横ブレーク溝16を跨いだ状態にスクリーン印刷して乾燥定着させた後、焼成により上下導体18,19 を形成する。特に、上導体18の一端部を下方に上下方向に伸延した直方形状に延出させて、容量部12の一方の極板20として形成する。
【００２２】
次に、図４のハッチングで示すように、上記一方の極板20の上面に高誘電性ガラス被膜形成用ペーストをスクリーン印刷して乾燥定着させた後、焼成により高誘電性ガラス被膜22を形成し、更に、上記高誘電性ガラス被膜22の上面に、再度高誘電性ガラス被膜形成用ペーストをスクリーン印刷して乾燥定着させた後、焼成により高誘電性ガラス被膜22を形成するという工程を繰り返して、高誘電性ガラス被膜22にピンホールが発生するのを防止すると共に、高誘電性ガラス被膜22の厚さの均一化をはかっている。
【００２３】
次に、図５のハッチングで示すように、高誘電性ガラス被膜22と導体19とに跨がって、導体形成用ペーストを略Ｌ字形状にスクリーン印刷し、乾燥定着、焼成して、前記高誘電性ガラス被膜22の上面に、容量部12の他方の極板21を左右方向に伸延した直方形状に形成する。
【００２４】
このように、上記他方の極板21が、上記略Ｌ字形状の一部として左右方向に伸延した直方形状であり、前記一方の極板20が上下方向に伸延した直方形状であるから、両方の極板20,21 の長手方向が、高誘電性ガラス被膜22を挟んで互いに直交することになり、両極板20,21 の対向面積の均一化をはかることができ、前記高誘電性ガラス被膜22の厚さの均一化と相俟って、容量部12容量の個体差を小さくすることができる。
【００２５】
次に、図６のハッチングで示すように、上記他方の極板21の上面に保護ガラス被膜形成用ペーストをスクリーン印刷して乾燥定着させた後、焼成により第１保護ガラス被膜23を形成して容量部12とする。
【００２６】
次に、図７のハッチングで示すように、薄膜状抵抗体形成用ペーストをスクリーン印刷して乾燥定着させた後、焼成により薄膜状抵抗体24を形成する。
【００２７】
次に、図８のハッチングで示すように、レーザートリミングにより、薄膜状抵抗体24の抵抗値を規定の値に調整して抵抗部13を形成する。図中、25はトリミングによって生じた略Ｌ字形状のトリミング溝である。
【００２８】
次に、図９のハッチングで示すように、上記抵抗部13と容量部12との上面に保護ガラス被膜形成用ペーストをスクリーン印刷して乾燥定着させた後、焼成により第２保護ガラス被膜26を形成する。
【００２９】
次に、図１０のハッチングで示すように、前記チップ基板11の横ブレーク溝16に接する部分を除く上面全面に、最外層保護被膜27を形成する。この最外層保護被膜27は、前記同様に保護ガラス被膜形成用ペーストをスクリーン印刷して乾燥定着させた後、焼成により保護ガラス被膜を形成するか、又は、合成樹脂ポリマーをスクリーン印刷して、同ポリマーの硬化により樹脂性の最外層保護被膜を形成しても良い。
【００３０】
次に、集合基板17を横ブレーク溝16に沿って分割してバー状の集合基板17を形成する。
【００３１】
次に、図１１のハッチングで示すように、バー状の集合基板17の分割面及び同分割面近傍の集合基板17の上下面に、導体形成用ペーストをスクリーン印刷して乾燥定着させた後、焼成により端面電極14,14 を形成する。
【００３２】
次に、バー状の集合基板17を縦ブレーク溝15に沿ってチップ状に分割する。
【００３３】
次に、図１２のハッチングで示すように、上記端面電極14,14 の表面に外部電極28,28 としてのニッケルハンダメッキを形成して、抵抗部13と容量部12とが、単一のチップ基板11上に並列接続したチップ型複合電子部品A1を完成させる。
【００３４】
図１３は、参考例のチップ型複合電子部品A2、図１４はその等価回路を示しており、同チップ型複合電子部品A2は、前記実施例と略同様に、チップ基板31の上面に、容量部12と抵抗部13とを形成し、これらの両端部を、容量部端面電極14c,14cと、抵抗部端面電極14r,14rとに個別に接続している。
【００３５】
また、このチップ型複合電子部品A2に用いられる集合基板37には、横ブレーク溝16上に略矩形状の短絡防止孔32を形成して、上記容量部端面電極14c,14c と抵抗部端面電極14r,14r との表面に、それぞれ容量部外部電極28c,28c と抵抗部端面電極28r,28r とをメッキによって形成する際、これらがブリッジ等によって短絡するのを防止している。
【００３６】
そして、図１５〜図２４で示すように、前記実施例と略同様の工程をへてチップ型複合電子部品A2を完成させるのであるが、参考例のチップ型複合電子部品A2は、容量部12と抵抗部13とを、それぞれ前記短絡防止孔32を挟んで配置した容量部端面電極14,14と抵抗部端面電極14,14とに、上下導体18c,18r,19c,19rを介して個別的に接続しており、容量部12と抵抗部13とが、チップ基板31上で接続していない点で第１実施例とは異なる。
【００３７】
次に、チップ基板11上に直列接続した抵抗部13と容量部12とを複数配設し、少なくとも上記抵抗部13又は容量部12のいずれかをチップ基板11上で併設状態としたものを図２５〜図３２で示す。
【００３８】
図２５では、それぞれ抵抗部13と容量部12を直列接続した二つの回路を、互いに独立してチップ基板11上に配設しており、抵抗部13及び容量部12同志が併設状態になっている。
【００３９】
図２６では、それぞれ抵抗部13と容量部12を直列接続した二つの回路を、回路の両端で並列接続してチップ基板11上に配設しており、抵抗部13及び容量部12同志が併設されている。
【００４０】
図２７では、直列接続した二組の抵抗部13と容量部12とを、互いに逆順序でチップ基板上に配設し、各抵抗部13を終端で接続してテブナン終端用としている。
図２８では、直列接続した抵抗部13と容量部12と、同抵抗部13に併設した容量部12とを接続して、抵抗部13と容量部12とを併設状態にしており、ディスクドライブ等のインターフェースなどに使用する。
【００４１】
図２９では、一個の抵抗部13に並列接続した２個の容量部12を接続しており、上記に個の容量部を併設状態にしている。
【００４２】
上記の他に、図３０〜図３２に示す接続例がある。
【００４３】
【発明の効果】
本発明によれば次のような効果を得ることができる。
【００４４】
請求項１記載の発明では、単一のチップ基板上に、抵抗部と容量部とを並設状態に形成したことによって、終端部に発生する反射を減衰させるための抵抗部と容量部とを小さくまとめることができて、実装密度を大きくすることができ、更に、抵抗部と容量部との間に発生する寄生容量を最小限に抑制して、終端処理の信頼性を向上することができる。
【００４５】
また、抵抗部と容量部とを、上記チップ基板上で並列接続したことによって、終端部や入力部との接続作業を簡易化して、省力化をはかることができる。
【００４６】
さらに、抵抗部を、チップ基板上に形成したトリミング可能の薄膜状抵抗体で構成すると共に、容量部は、チップ基板上で、一方の導体、高誘電性ガラス被膜、他方の導体の順に重層していることによって、抵抗部の抵抗値を規定の値に調整することができて抵抗値の個体差が小さい製品を製造できると共に、容量部の両極板の対向面積を大きくして、反射を減衰させるのに十分な容量を有する容量部を形成することができる。
【００４８】
しかも、容量部における両方の極板をそれぞれ長方形に形成し、各極板の長手方向を直交させて配置したことによって、各極板の相対位置にずれが発生しても、各極板の対向面積の変化を最小に抑制して、正確な容量の容量部を形成することができる。
【図面の簡単な説明】
【図１】本発明の実施例のチップ型複合電子部品の斜視図である。
【図２】同チップ型複合電子部品の等価回路図である。
【図３】同上下導体及び一方の極板形成工程を示す説明図である。
【図４】同高誘電性ガラス被膜形成工程を示す説明図である。
【図５】同他方の極板形成工程を示す説明図である。
【図６】同第１保護ガラス被膜形成工程を示す説明図である。
【図７】同薄膜状抵抗体形成工程を示す説明図である。
【図８】同トリミング工程を示す説明図である。
【図９】同第２保護ガラス被膜形成工程を示す説明図である。
【図１０】同最外層保護被膜形成工程を示す説明図である。
【図１１】同端面電極形成工程を示す説明図である。
【図１２】同外部電極形成工程を示す説明図である。
【図１３】参考例のチップ型複合電子部品の斜視図である。
【図１４】同チップ型複合電子部品の等価回路図である。
【図１５】同上下導体及び一方の極板形成工程を示す説明図である。
【図１６】同高誘電性ガラス被膜形成工程を示す説明図である。
【図１７】同他方の極板形成工程を示す説明図である。
【図１８】同第１保護ガラス被膜形成工程を示す説明図である。
【図１９】同薄膜状抵抗体形成工程を示す説明図である。
【図２０】同トリミング工程を示す説明図である。
【図２１】同第２保護ガラス被膜形成工程を示す説明図である。
【図２２】同最外層保護被膜形成工程を示す説明図である。
【図２３】同端面電極形成工程を示す説明図である。
【図２４】同外部電極形成工程を示す説明図である。
【図２５】チップ基板上における抵抗部と容量部との他の接続例を示す説明図である。
【図２６】チップ基板上における抵抗部と容量部との他の接続例を示す説明図である。
【図２７】チップ基板上における抵抗部と容量部との他の接続例を示す説明図である。
【図２８】チップ基板上における抵抗部と容量部との他の接続例を示す説明図である。
【図２９】チップ基板上における抵抗部と容量部との他の接続例を示す説明図である。
【図３０】チップ基板上における抵抗部と容量部との他の接続例を示す説明図である。
【図３１】チップ基板上における抵抗部と容量部との他の接続例を示す説明図である。
【図３２】チップ基板上における抵抗部と容量部との他の接続例を示す説明図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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