(57)【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に形成され、各々は互いに交差接続された第１および第２のインバータより構成されたフリップフロップよりなる複数のメモリセルと、
前記半導体基板上に形成され、ｎチャネルＭＯＳトランジスタとｐチャネルＭＯＳトランジスタとより構成された相補型論理ゲート回路とを備えた半導体メモリ集積回路において、
前記複数のメモリセルの各々において、前記第１および第２のインバータは、いずれも直列接続されたｐチャネルＭＯＳトランジスタとｎチャネルＭＯＳトランジスタとを含み、前記第１および第２のインバータの各々は、前記インバータを構成する前記ｐチャネルＭＯＳトランジスタとｎチャネルＭＯＳトランジスタの間を延在しそれぞれのＭＯＳトランジスタのゲートとして作用する単一の半導体パターンを含み、前記単一の半導体パターンは、前記インバータを構成するｐチャネルＭＯＳトランジスタとｎチャネルＭＯＳトランジスタのいずれにおいても同一の仕事関数を有し、
前記相補型論理回路を構成する前記ｎチャネルＭＯＳトランジスタは、第１の半導体パターンをゲート電極として有し、前記ｐチャネルＭＯＳトランジスタは第２の半導体パターンをゲート電極として有し、前記第１の半導体パターンは、前記第２の半導体パターンよりも低い仕事関数を有し、
前記相補型論理回路において、前記第１の半導体パターンと前記第２の半導体パターンとは互いに接し、かつ半導体の金属化合物で短絡されており、
前記金属化合物は、前記第１の半導体パターンと前記第２の半導体パターンを連続して覆い、
前記フリップフロップを構成する交差接続は、前記第１のインバータの半導体パターンに接続された第１の配線パターンと、前記第２のインバータの半導体パターンに接続された第２の配線パターンより形成され、
前記第１のインバータにおいて前記半導体パターンには、前記第１の配線パターンの接続箇所に、局所的に前記金属化合物が形成されており、
前記第２のインバータにおいて前記半導体パターンには、前記第２の配線パターンの接続箇所に、局所的に前記金属化合物が形成されていることを特徴とする半導体メモリ集積回路。
【請求項２】
前記相補型論理回路において、前記ｎチャネルＭＯＳトランジスタのゲート電極と前記ｐチャネルＭＯＳトランジスタのゲート電極とは、少なくとも１μｍ以上の距離離間して形成されており、前記金属化合物は、前記ｎチャネルＭＯＳトランジスタのゲート電極と前記ｐチャネルＭＯＳトランジスタのゲート電極との間に、少なくとも１μｍ以上の距離延在していることを特徴とする請求項１記載の半導体メモリ集積回路。
【請求項３】
前記相補型論理回路において、前記第１の半導体パターンと前記第２の半導体パターンとは、単一の半導体パターン中に画成された第１の領域および前記第１の領域から離間した第２の領域を形成し、前記単一の半導体パターン中には、前記第１の領域と前記第２の領域との間に前記金属化合物が形成されていることを特徴とする請求項１または２記載の半導体メモリ集積回路。
【請求項４】
前記相補型論理回路において、前記第１および第２の半導体パターンはいずれもシリコンよりなり、前記第１の半導体パターンはｎ型にドープされ、前記第２の半導体パターンはｐ型にドープされていることを特徴とする請求項３記載の半導体メモリ集積回路。
【請求項５】
前記金属化合物は、シリサイドであることを特徴とする請求項１から４のうち、いずれか一項記載の半導体メモリ集積回路。
【請求項６】
前記相補型論理ゲート回路において、前記ｐチャネルＭＯＳトランジスタが形成される活性領域は、前記ｎチャネルＭＯＳトランジスタが形成される活性領域から、少なくとも１μｍ離れていることを特徴とする請求項１記載の半導体メモリ集積回路。
【請求項７】
前記メモリセルを構成する第１および第２のインバータの各々において、前記単一の半導体パターンはｎ型ポリシリコンよりなることを特徴とする請求項１記載の半導体メモリ集積回路。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は一般的に半導体装置に関し、特に同一の半導体基板上に形成されたｐチャネルトランジスタとｎチャネルトランジスタとよりなる論理回路を含む半導体メモリ集積回路に関する。
ＭＯＳトランジスタは消費電力が少ないため、論理集積回路やメモリ集積回路等、様々な用途に広く使われている。このようなＭＯＳ集積回路では、論理集積回路では電流駆動能力を向上させ、またメモリ集積回路の場合には記憶容量を増大させるため、微細化による集積密度の向上がはかられている。特に半導体メモリ集積回路は、情報を蓄積するメモリセルトランジスタを配列して形成したメモリセルアレイと、メモリセルアレイ中のメモリセルトランジスタを選択し、選択したメモリセルトランジスタに情報を書き込みおよび／または読み出す論理回路とを、同一半導体基板上に形成されている。
【０００２】
特に、今日の微細化した半導体集積回路では、半導体メモリ集積回路も含めて、一般にホットキャリアに起因する信頼性の問題に鑑み、素子の微細化に対応して低い電源電圧が使われているが、かかる低い電源電圧の使用は信号論理振幅の減少をもたらすため、所望の動作速度の向上をもたらすためには、電源電圧の低下に対応してＭＯＳトランジスタのしきい値電圧も引き下げる必要がある。
【０００３】
【従来の技術】
従来より半導体メモリ集積回路で使われている、ｎチャネルＭＯＳトランジスタとｐチャネルＭＯＳトランジスタとを組み合わせた相補型ＭＯＳ論理ゲートでは、一般にｎチャネルＭＯＳトランジスタとｐチャネルＭＯＳトランジスタのいずれに対しても、ｎ型にドープされたポリシリコンパターンがゲートとして使われていた。このようにｎ型ポリシリコンをｐ型ＭＯＳトランジスタのゲート電極として使う場合、トランジスタのしきい値電圧を低く抑えるため、チャネル領域の表面近傍に導電領域を不純物のドーピングにより形成したいわゆる埋め込み型チャネルを有するＭＯＳトランジスタが使われている。例えば、ｐチャネル型ＭＯＳトランジスタでは、ｎ型基板の表面に、チャネル領域に対応してｐ型領域を、不純物のイオン注入により形成する。
【０００４】
図１４はこのような従来の構成の埋め込み型チャネルを有するＭＯＳトランジスタの例を示す。
図１４を参照するに、トランジスタはｎ型Ｓｉ基板１上に形成され、ｐ+ 型ソース領域１ａと、前記ソース領域から、チャネル領域１ｃにより隔てられたドレイン領域１ｂと、前記チャネル領域上に、図示を省略したゲート酸化膜で隔てられて形成されたｎ+ 型ポリシリコンよりなるゲート電極２とより構成され、基板１は、その表面が、前記チャネル領域１ｃに対応してｐ型にドープされている。
【０００５】
しかし、このような埋め込み型チャネルを有するＭＯＳトランジスタを高い集積密度を有する集積回路に使用すると、例えばドレイン領域１ｂに印加したドレイン電圧による電界がチャネル領域１ｃに侵入してトランジスタのしきい値電圧が変化するいわゆるショートチャネル効果が顕著に現れてしまう。すなわち、今日の高速動作を要求される論理ゲートにおいては、埋め込みチャネル構造を採用する限り、しきい値電圧を低下させてドレイン電流を増加させようとすると、集積密度を増加させた場合にショートチャネル効果の抑制が困難になる問題点が生じている。
【０００６】
かかる、従来の埋め込みチャネル構造を有する論理ゲートの問題点を解決するため、図１５に示すような通常の表面チャネル構造のＭＯＳトランジスタにおいて、ｎチャネルトランジスタのゲート電極にｎ型ポリシリコンを使いｐチャネルトランジスタのゲート電極にはｐ型ポリシリコンを使う、いわゆるデュアルゲート構成のＭＯＳトランジスタが提案されている。だだし、図１５において、図１４に対応する部分は同一の参照符号を付し、説明を省略する。図１５の構成では、ｐ型チャネル領域１ｃのかわりにチャネル領域１ｃ’が、ｎ型Ｓｉ基板１の表面の一部として形成されているのがわかる。
【０００７】
一般に、ＭＯＳトランジスタのしきい値電圧ＶTHは、ｎチャネル型ＭＯＳトランジスタの場合には式
0003833729.tif 000002
で、またｐチャネル型ＭＯＳトランジスタの場合には式
0003833729.tif 000003
で与えられる。ただし、φM はゲート電極の仕事関数、φS は基板の仕事関数、φB は基板のフェルミポテンシャル、εS はシリコンの誘電率、ｑは電荷素量、ＮはｎチャネルＭＯＳトランジスタのアクセプタ濃度を、ＤはｐチャネルＭＯＳトランジスタのドナー濃度を表す。さらに、ＶBSは基板バイアス電圧を、またＣOXはゲート酸化膜の、単位面積当たりの静電容量をあらわす。
【０００８】
式（１），（２）を参照するに、ｎチャネルＭＯＳトランジスタでは、ｐ型基板上においてｎ+ 型ポリシリコンをゲート電極に使うことにより、式（１）中第１項（φM −φS ）が負になり、第１項と第３項が相殺する結果、しきい値電圧ＶTHの値が低下する。同様に、ｐチャネルＭＯＳトランジスタでも、ｐ+ 型ポリシリコンをゲート電極に使うことで、式（１）中において第１項と第３項が相殺し、しきい値の絶対値が低下する。
【０００９】
上記の理論的説明は、図１４に示した埋め込みチャネル型ＭＯＳトランジスタにも、また図１５に示したデュアルゲート型ＭＯＳトランジスタにも同様に当てはまるが、デュアルゲート型ＭＯＳトランジスタの場合、ソース領域１ａあるいはドレイン領域１ｂとチャネル領域１ｃ’との間にｐｎ接合に伴う空乏領域が形成されるため、ショートチャネル効果は実質的に低減される。
【００１０】
ところが、図１５に示したようなデュアルゲート構造を有するｐチャネルＭＯＳトランジスタおよびｎチャネルＭＯＳトランジスタを使って一般的な集積回路を同一の半導体基板上に構成しようとすると、ゲート電極を構成するポリシリコンパターンが、ｎチャネルＭＯＳトランジスタが形成されている領域ではｎ+ 型に、ｐチャネルＭＯＳトランジスタが形成されている領域ではｐ+ 型にドープされるため、ｎ+ 型ＭＯＳトランジスタとｐ+ 型ＭＯＳトランジスタとの境界部にｐｎ接合が形成されてしまい、かかるｐｎ接合の整流作用のため、所望の動作を得ることが出来ない、あるいは動作が不安定になる等の問題点が生じる。かかるゲート電極中におけるｐｎ接合の形成を回避するためには、ｐチャネルＭＯＳトランジスタとｎチャネルＭＯＳトランジスタで、別々のゲート電極パターンを形成する必要があるが、かかる構成は配線パターンを複雑にするため、半導体集積
回路の製造費用を増大させ、また集積密度の向上に不利である問題点を有する。このようなゲート電極パターン上に形成されるｐｎ接合は、ゲートパターン上のｐｎ接合が形成されている領域に高融点金属のシリサイドを形成することで消滅させることができる。このような局所的なシリサイドの形成は、従来よりゲート抵抗を低減するために使われているいわゆるサリサイド法を適用することにより可能である。本発明の発明者は、先に特願平６−２７１４６および６−１８３１５９において、かかるサリサイド法を使ったＳＲＡＭのメモリセルの製造方法を提案している。
【００１１】
【発明が解決しようとする課題】
しかし、シリサイド中では不純物元素はＳｉ中におけるよりも数桁大きい拡散係数を有するため、一般にｐ型ポリシリコンパターンとｎ型ポリシリコンパターンの接合部にシリサイドを形成する場合、余計な不純物の拡散が生じないように熱処理を最小限に止め（例えばＲＴＡ；Rapid Thermal Annealing 法を使用する）、さらにｎチャネルＭＯＳトランジスタとｐチャネルＭＯＳトランジスタとの間隔を十分に確保する必要がある。例えばｐ型ポリシリコンパターンとｎ型ポリシリコンパターンの接合部にＣｏシリサイドを８００°Ｃ、３０秒のアニールで形成する場合、ｐチャネルＭＯＳトランジスタとｎチャネルＭＯＳトランジスタとの間には少なくとも１．０μｍ、好ましくは２．０ミクロン以上の間隔を確保する必要がある。しかし、このようにｐチャネルＭＯＳトランジスタとｎチャネルＭＯＳトランジスタの間隔を大きく設定すると、かかるｐチャネルＭＯＳトランジスタとｎチャネルＭＯＳトランジスタを使った集積回路の集積密度は必然的に低下してしまう。
【００１２】
そこで、本発明の目的は、上記の課題を解決した、新規で有用な半導体集積回路を提供することを概括的目的とする。
本発明のより具体的な目的は、しきい値電圧の低いＭＯＳトランジスタで構成された論理回路を備え、また高い集積密度を有するメモリセルアレイを備えた半導体メモリ集積回路を提供することにある。
【００１３】
【課題を解決するための手段】
本発明は上記の課題を、請求項１に記載したように、
半導体基板と、
前記半導体基板上に形成され、各々は互いに交差接続された第１および第２のインバータより構成されたフリップフロップよりなる複数のメモリセルと、
前記半導体基板上に形成され、ｎチャネルＭＯＳトランジスタとｐチャネルＭＯＳトランジスタとより構成された相補型論理ゲート回路とを備えた半導体メモリ集積回路において、
前記複数のメモリセルの各々において、前記第１および第２のインバータは、いずれも直列接続されたｐチャネルＭＯＳトランジスタとｎチャネルＭＯＳトランジスタとを含み、前記第１および第２のインバータの各々は、前記インバータを構成する前記ｐチャネルＭＯＳトランジスタとｎチャネルＭＯＳトランジスタの間を延在しそれぞれのＭＯＳトランジスタのゲートとして作用する単一の半導体パターンを含み、前記単一の半導体パターンは、前記インバータを構成するｐチャネルＭＯＳトランジスタとｎチャネルＭＯＳトランジスタのいずれにおいても同一の仕事関数を有し、
前記相補型論理回路を構成する前記ｎチャネルＭＯＳトランジスタは、第１の半導体パターンをゲート電極として有し、前記ｐチャネルＭＯＳトランジスタは第２の半導体パターンをゲート電極として有し、前記第１の半導体パターンは、前記第２の半導体パターンよりも低い仕事関数を有し、
前記相補型論理回路において、前記第１の半導体パターンと前記第２の半導体パターンとは互いに接し、かつ半導体の金属化合物で短絡されており、
前記金属化合物は、前記第１の半導体パターンと前記第２の半導体パターンを連続して覆い、
前記フリップフロップを構成する交差接続は、前記第１のインバータの半導体パターンに接続された第１の配線パターンと、前記第２のインバータの半導体パターンに接続された第２の配線パターンより形成され、
前記第１のインバータにおいて前記半導体パターンには、前記第１の配線パターンの接続箇所に、局所的に前記金属化合物が形成されており、
前記第２のインバータにおいて前記半導体パターンには、前記第２の配線パターンの接続箇所に、局所的に前記金属化合物が形成されていることを特徴とする半導体メモリ集積回路により、または
請求項２に記載したように、
前記相補型論理回路において、前記ｎチャネルＭＯＳトランジスタのゲート電極と前記ｐチャネルＭＯＳトランジスタのゲート電極とは、少なくとも１μｍ以上の距離離間して形成されており、前記金属化合物は、前記ｎチャネルＭＯＳトランジスタのゲート電極と前記ｐチャネルＭＯＳトランジスタのゲート電極との間に、少なくとも１μｍ以上の距離延在していることを特徴とする請求項１記載の半導体メモリ集積回路により、または
請求項３に記載したように、
前記相補型論理回路において、前記第１の半導体パターンと前記第２の半導体パターンとは、単一の半導体パターン中に画成された第１の領域および前記第１の領域から離間した第２の領域を形成し、前記単一の半導体パターン中には、前記第１の領域と前記第２の領域との間に前記金属化合物が形成されていることを特徴とする請求項１または２記載の半導体メモリ集積回路により、または
請求項４に記載したように、
前記相補型論理回路において、前記第１および第２の半導体パターンはいずれもシリコンよりなり、前記第１の半導体パターンはｎ型にドープされ、前記第２の半導体パターンはｐ型にドープされていることを特徴とする請求項３記載の半導体メモリ集積回路により、または
請求項５に記載したように、
前記金属化合物は、シリサイドであることを特徴とする請求項１から４のうち、いずれか一項記載の半導体メモリ集積回路により、または
請求項６に記載したように、
前記相補型論理ゲート回路において、前記ｐチャネルＭＯＳトランジスタが形成される活性領域は、前記ｎチャネルＭＯＳトランジスタが形成される活性領域から、少なくとも１μｍ離れていることを特徴とする請求項１記載の半導体メモリ集積回路により、または
請求項７に記載したように、
前記メモリセルを構成する第１および第２のインバータの各々において、前記単一の半導体パターンはｎ型ポリシリコンよりなることを特徴とする請求項１記載の半導体メモリ集積回路により、解決する。
【００１４】
【作用】
本発明によれば、高速動作を要求される相補型論理ゲートにおいて、ｎチャネルＭＯＳトランジスタには仕事関数の低いｎ型ポリシリコンをゲートとして使い、ｐチャネルＭＯＳトランジスタには仕事関数がより高いｐ型ポリシリコンをゲートとして使うことにより、前記ｎチャネルＭＯＳトランジスタおよびｐチャネルＭＯＳトランジスタの各々のしきい値電圧を実質的に減少させることができる。その際、半導体メモリ集積回路では、周辺回路を構成する相補型論理ゲートは、メモリセルアレイとはちがって特に高い集積密度は要求されないため、相補型論理ゲートを構成するｐチャネルＭＯＳトランジスタおよびｎチャネルＭＯＳトランジスタの間隔を十分に、典型的には１ミクロン以上に設定できる。その結果、ｐチャネルＭＯＳトランジスタのゲート電極を構成するｐ型ポリシリコンパターンとｎチャネルＭＯＳトランジスタのゲート電極を構成するｎ型ポリシリコンパターンの接合部にシリサイド等の金属化合物よりなる領域を形成しても、ｎ型ポリシリコンパターン中のドーパントが金属化合物領域を介してｐ型ポリシリコンパターン中に拡散したり、あるいはｐ型ポリシリコンパターン中のドーパントがｎ型ポリシリコンパターン中に同様に拡散する問題点が回避される。
【００１５】
これに対し、メモリセルを構成する前記第１および第２のインバータでは、ｐチャネルＭＯＳトランジスタはｎチャネルＭＯＳトランジスタの単なる負荷抵抗を形成するだけなので、特に大きな電流駆動能力は要求されない。そこで、メモリセル中においてフリップフロップを構成するｎチャネルＭＯＳトランジスタのゲート電極にｎ型ポリシリコンパターンを使うことにより、フリップフロップの状態遷移を低い論理振幅の信号で誘起することが可能になり、メモリセルへの情報の書き込み速度が向上する。一方、かかるｎチャネルＭＯＳトランジスタに直列接続されているｐチャネルＭＯＳトランジスタは、先に説明したように単なる負荷抵抗として作用するのみなので、ｎチャネルＭＯＳトランジスタのものと同じｎ型ポリシリコンパターンをゲートに使っても動作上不利になることはない。すなわち、各々のインバータにおいて、前記ｎチャネルＭＯＳトランジスタとｐチャネルＭＯＳトランジスタとの間を連続して延在する単一のｎ型パターンをゲート電極として使うことにより、メモリセルについては高い集積密度を実現することができ、また製造工程を簡略化することができる。換言すると、本発明では、特に大きな集積密度が要求されるメモリセルアレイにおいては、前記ｐチャネルＭＯＳトランジスタとｎチャネルＭＯＳトランジスタの間を連続して延在するゲート電極を、同一の仕事関数を有する単一のｎ型ポリシリコンパターンで形成することにより、高い集積密度が実現できる。
【００１６】
すなわち、請求項１記載の本発明によれば、低いしきい値電圧を有するＭＯＳトランジスタで構成された高速論理ゲート回路を備え、かつ高い集積密度を有するメモリセルアレイを備えた半導体メモリ集積回路を構成することができる。
請求項２および６記載の本発明によれば、メモリ集積回路を構成する論理ゲート回路においてｐチャネルＭＯＳトランジスタとｎチャネルＭＯＳトランジスタとを、１μｍ以上の距離離して形成することにより、前記第１および第２の半導体パターンを金属化合物を形成することにより短絡する際に第１の半導体パターン中のドーパントと第２の半導体パターン中のドーパントとが相互拡散するのが回避される。メモリ集積回路では、周辺回路を構成する相補型ゲート回路は、メモリセルアレイのような高い集積密度は要求されないため、このようにｐチャネルＭＯＳトランジスタとｎチャネルＭＯＳトランジスタとを離間して形成しても問題は生じない。
【００１７】
請求項３記載の本発明によれば、論理ゲート回路を構成するｐチャネルＭＯＳトランジスタとｎチャネルＭＯＳトランジスタのそれぞれのゲートパターンを単一の半導体パターンで形成することにより、簡単な工程で所望の論理ゲート回路を形成することができる。
請求項４記載の本発明によれば、論理ゲート回路を構成するｎチャネルＭＯＳトランジスタのゲートパターンをｎ型に、ｐチャネルＭＯＳトランジスタのゲートパターンをｐ型にドープすることにより、所望のしきい値電圧の低下を実現することができ、その結果論理ゲート回路の高速動作を実現することができる。
【００１８】
請求項５記載の本発明によれば、前記金属化合物としてシリサイドを使うことにより、ｐチャネルＭＯＳトランジスタとｎチャネルＭＯＳトランジスタの間に延在するポリシリコンゲートパターンを、その中間部分で選択的に高融点金属と反応させることにより、所望の構成の論理ゲート回路を、公知のサイサイド（自己整合シリサイド）プロセスを使って容易に形成することができる。その際、ｐチャネルＭＯＳトランジスタとｎチャネルＭＯＳトランジスタとは１μｍ以上離間して形成されているため、かかるシリサイドの形成に伴うｎ型ゲートパターンとｐ型ゲートパターンとの間のドーパントの相互拡散を回避することができる。
【００１９】
請求項７記載の本発明の特徴によれば、メモリセルを構成するインバータ中のｐチャネルＭＯＳトランジスタとｎチャネルＭＯＳトランジスタのゲートパターンを、単一のｎ型ポリシリコンパターンとすることで、メモリセルのレイアウトを簡素化でき、簡単な工程で高い集積密度のメモリセルアレイを形成することができる。
【００２０】
【実施例】
以下、本発明を、実施例について、図面を参照しながら説明する。
図１は、本発明の一実施例による半導体メモリ集積回路の全体的な構成を示す平面図である。
図１を参照するに、半導体メモリ集積回路はＳｉ基板１０上に形成され、情報を記憶するメモリセル１１０を配列して構成されたメモリセルアレイ１１と、メモリセルアレイ１１中のメモリセルを選択したり、あるいは選択されたメモリセル中に情報を書き込みおよび／または読みだす周辺回路１２とより構成されている。例えば、周辺回路１２は、アドレスデータを供給され、対応するビット線ＢＬあるいはワード線ＷＬを選択するデコーダ、あるいは選択されたメモリセル１１０から対応するビット線ＢＬを介して読みだされたデータを読み取るセンスアンプ等を含む。一般に、メモリセルアレイ１１は、可能な限り多量の情報を記憶できるように高い集積密度を有することが要求されるが、これに対して周辺回路１２は可能な限り高速な動作を要求される。
【００２１】
図２は図１中のメモリセルアレイ１１を構成するメモリセル１１０の構成を示す回路図である。
図２を参照するに、図１に示したメモリ集積回路はＳＲＡＭを構成し、メモリセル１１０は、ｐチャネルＭＯＳトランジスタ１１ａとｎチャネルＭＯＳトランジスタ１１ｂとを直列接続して構成された第１のインバータ１１Ａと、ｐチャネルＭＯＳトランジスタ１１ｃとｎチャネルＭＯＳトランジスタ１１ｄとを直列接続して構成された第２のインバータ１１Ｂとより構成され、インバータ１１Ａおよび１１Ｂは通常の如く交差接続されてフリップフロップを形成する。すなわち、トランジスタ１１ａのゲートとトランジスタ１１ｂのゲートとは、共通に、トランジスタ１１ｃとトランジスタ１１ｄの共通接続ノードＤ２に接続され、またトランジスタ１１ｃとトランジスタ１１ｄのゲートとは、共通に、トランジスタ１１ａとトランジスタ１１ｂの共通接続ノートＤ１に接続される。
【００２２】
さらに、通常のＳＲＡＭの場合と同様に、ノードＤ１はｎチャネルＭＯＳトランジスタ１１ｅを介してビット線ＢＬに接続され、またノードＤ２はｎチャネルＭＯＳトランジスタ１１ｆを介して相補ビット線／ＢＬに接続される。また、トランジスタ１１ｅおよび１１ｆは、ワード線ＷＬを介して制御される。すなわち、ワード線ＷＬを活性化することにより選択されたメモリセル１１０に、ビット線ＢＬ，／ＢＬを介して書き込みデータを供給することにより、メモリセル１１０を構成するフリップフロップの状態が、前記書き込みデータによって遷移する。一方、メモリセルから情報を読みだす場合にも、選択されたメモリセルに対応するワード線ＷＬを活性化され、ビット線ＢＬ，／ＢＬに現れるノードＤ１，Ｄ２の電圧が、周辺回路１２中に含まれるセンスアンプにより検出される。
【００２３】
かかるインバータ１１Ａおよび１１Ｂにより構成されるフリップフロップでは、ビット線ＢＬあるいは／ＢＬ上のビット線電圧に応じて駆動されるのは、ｎチャネルＭＯＳトランジスタ１１ｂおよび１１ｄであり、ｐチャネルＭＯＳトランジスタ１１ａおよび１１ｃはそれぞれトランジスタ１１ｂおよび１１ｄの負荷抵抗を構成しているに過ぎない。すなわち、かかるメモリセル１１０において、書き込みデータを高速で書き込むためにはｎチャネルＭＯＳトランジスタ１１ｂおよび１１ｄは低いしきい値電圧を有することが要求されるが、ｐチャネルＭＯＳトランジスタ１１ａおよび１１ｃは、低いしきい値電圧を有することは必ずしも必要ではない。一方、このようなメモリセル１１０は、メモリセルアレイ１１が高い集積密度を有するように、可能な限り簡単なレイアウト構造を有することが要求される。
【００２４】
一方、図１に示したＳＲＡＭのメモリ集積回路において、周辺回路１２は、高速のアクセスを実現するため、高速で動作することが必要である。周辺回路１２は、一般にアドレスデータを供給されて対応するワード線あるいはビット線を選択するデコーダやラッチ回路、あるいはセンスアンプ等を含むが、これら周辺回路１２を構成する回路は、一般に図３に示す相補型論理ゲートを基本とする。
【００２５】
図３を参照するに、相補型論理ゲートは、ｐチャネルＭＯＳトランジスタ１２ａとｎチャネルＭＯＳトランジスタ１２ｂを直列に接続して構成されたインバータ１２０よりなり、トランジスタ１２ａのゲートとトランジスタ１２ｂのゲートは共通に入力端子ＩＮに接続される。また、トランジスタ１２ａと１２ｂの共通接続ノードＤ３には出力端子ＯＵＴが接続される。
【００２６】
図４は、図１に示したメモリセルアレイ１１中におけるメモリセル１１０のレイアウトを、図５は図４中線ＡーＡ’に沿った断面図を示す。ただし、図４，５はメモリセル１１０のフリップフロップの部分のみを示している。
図４を参照するに、Ｓｉ基板１０はｐ型にドープされており、図４には図示していないフィールド酸化膜１０Ｆ（図５参照）で覆われ、フィールド酸化膜上には、メモリセル１１０に対応して、略Ｔ字型をした活性領域１０Ａおよび略Ｕ字型をした活性領域１０Ｂが形成される。ただし、図５の断面図に示したように、活性領域１０Ａは、ｐ型基板１０中に形成されたｎ型ウェル１０1 中に形成される。
【００２７】
さらに前記フィールド酸化膜上には、一対の略平行に延在するポリシリコンパターン１１１Ａおよび１１１Ｂが形成される。ポリシリコンパターン１１１Ａおよび１１１Ｂは、前記活性領域１０Ａおよび１０Ｂにおいて、図５の断面図に示すように、図示を省略した薄いゲート酸化膜を介して基板１０の表面に接触する。また、活性領域１０Ｂの右側のフィールド酸化膜１０Ｆ上には、ポリシリコンパターン１１１Ａ，１１１Ｂに実質的に直交する方向に、ワード線ＷＬを構成するポリシリコンパターンが延在する。
【００２８】
かかる構成の結果、活性領域１０Ａには、前記ポリシリコンパターン１１１Ｂに対応して図２で説明したｐチャネルＭＯＳトランジスタ１１ａのチャネル領域（図示せず）が形成され、パターン１１１Ｂの両側にはトランジスタ１１ａのソースおよびドレイン領域を構成するｐ+ 型領域（図示せず）が形成される。同様に、活性領域１０Ａには、ポリシリコンパターン１１１Ａに対応して前記ｐチャネルＭＯＳトランジスタ１１ｃのチャネル領域（図示せず）が形成され、さらにパターン１１１Ａの両側にはトランジスタ１１１ｃのソースおよびドレイン領域を構成するｐ+ 型領域（図示せず）が形成される。同様に、活性領域１０Ｂには、ポリシリコンパターン１１１Ａに対応してトランジスタ１１ｄのチャネル領域が、またポリシリコンパターン１１１Ｂに対応してトランジスタ１１ｂのチャネル領域が形成される。このうち、トランジスタ１１ａのドレイン領域とトランジスタ１１ｃのドレイン領域は、活性領域１０Ａにおいて、共通に、ポリシリコンパターン１１１Ａとポリシリコンパターン１１１Ｂの間のｐ+ 型拡散領域により形成され、かかるｐ+ 型拡散領域に対応して活性領域１０Ａにはドレインコンタクト領域１０ａが形成される。同様に、トランジスタ１１ｂのドレイン領域とトランジスタ１１ｄのドレイン領域は、活性領域１０Ｂにおいて、共通に、ポリシリコンパターン１１１Ａとポリシリコンパターン１１１Ｂの間のｎ+ 型拡散領域により形成され、かかるｎ+ 型拡散領域に対応して活性領域１０Ｂ上にはドレインコンタクト領域１０ｂが形成される。図２の回路図よりわかるように、コンタクト領域１０ａには電源電圧ＶDDが供給され、またコンタクト領域１０ｂには基準電圧ＶSSが供給される。
【００２９】
ワード線ＷＬおよびポリシリコンパターン１１１Ａ，１１１Ｂは、いずれもそれぞれのパターン形状に対応した細長い平面形状を有する絶縁パターン１１１Ｃにより覆われており、絶縁パターン１１１Ｃ上には、活性領域１０Ａと１０Ｂとの間に存在するフィールド酸化膜１０Ｆに対応する位置に、ポリシリコンパターン１１１Ａに対応して開口部１１１Ｃ1 が、ポリシリコンパターン１１１Ｂに対応して開口部１１１Ｃ2 が形成され、ポリシリコンパターン１１１Ａの表面には、前記開口部１１１Ｃ1 に対応してシリサイド層１１１ａが形成されている。同様に、ポリシリコンパターン１１１Ｂの表面には、前記開口部１１１Ｃ2 に対応して、シリサイド層１１１ｂが形成されている。
【００３０】
さらに、前記フィールド酸化膜１０Ｆ上には、活性領域１０Ａおよび１０Ｂにおいてトランジスタ１１ｃおよび１１ｄのそれぞれのソース領域にコンタクトするように、枝１１１ｄ1 を有する細長いＷあるいＴｉＮパターン１１１Ｄ1 （以下の説明ではＷパターンとする）が形成される。同様に、トランジスタ１１ａおよび１１ｂのそれぞれのソース領域にコンタクトするように、枝１１１ｄ2 を有する細長いＷパターン１１１Ｄ2 が形成される。その際、パターン１１１Ｄ1 の枝１１１ｄ1 は、前記シリサイド領域１１１ｂにおいてポリシリコンゲートパターン１１１Ｂに接続され、同様にパターン１１１Ｄ2 の枝１１１ｄ2 は、前記シリサイド領域１１１ａにおいてポリシリコンゲートパターン１１１ａに接続される。
【００３１】
すなわち、Ｗパターン１１１Ｄ1 はトランジスタ１１ｃと１１ｄとをそれぞれのソースで直列接続し、図２に示すインバータ１１Ｂを形成する。同様に、Ｗパターン１１１Ｄ2 はトランジスタ１１ａと１１ｄとをそれぞれのソースで直列接続し、図２に示すインバータ１１Ａを形成する。さらに、Ｗパターン１１１Ｄ1 の枝１１１ｄ1 とＷ１１１Ｄ2 の枝１１１ｄ2 とは前記インバータ１１Ａと１１Ｂとを交差接続し、その結果図２に示したフリップフロップが形成される。
【００３２】
図４では、さらに活性領域１０Ｂにおいて、ワード線ＷＬの交点に対応してｎチャネルＭＯＳトランジスタ１１ｆおよび１１ｅが形成されているのがわかる。また、活性領域１０Ｂの、トランジスタ１１ｅおよび１１ｆのドレイン側の領域にはビット線ＢＬ，／ＢＬのためのコンタクト領域１０ｃおよび１０ｄがそれぞれ形成されている。
【００３３】
図４に示した構成のメモリセルでは、ゲートパターン１１１Ａおよび１１１Ｂは、共にｎ+ 型にドープされたポリシリコンより形成されており、その結果メモリセルを、後ほど説明するように、ｎ+ 型ポリシリコン層の簡単なパターニングにより形成することができる。換言すると、図４に示したメモリセルは、高い集積密度で、しかも安価に製造することができる。また、フリップフロップの要部を構成するｎチャネルＭＯＳトランジスタ１１ｂ，１１ｄにｎ+ 型ポリシリコンゲートを組み合わせることにより、トランジスタ１１ｂ，１１ｄのしきい値電圧を実質的に低下させることが可能である。これに対し、ｐチャネルＭＯＳトランジスタ１１ａおよび１１ｃではしきい値電圧の低下は得られないが、先にも説明したように、トランジスタ１１ａおよび１１ｃは単にトランジスタ１１ｂおよび１１ｄの負荷抵抗として作用しているだけなので、低いしきい値電圧を有することは必ずしも要求されない。
【００３４】
次に、図１の論理ゲート回路１２を構成するインバータ１２０の構成を、図６の平面図および図７の断面図を参照しながら説明する。ただし、図７は図６中、線Ｂ−Ｂ’に沿った断面図である。
図６，７を参照するに、インバータ１２０はＳｉ基板１０表面を覆う前記フィールド酸化膜１０Ｆ中にに画成された活性領域１０Ｇ，１０Ｈ中に形成され、このうち活性領域１０Ｈはｐ型基板１０中に形成されたｎ型ウェル１０2 に対応して形成されている。すなわち、活性領域１０Ｇはｐ型に、活性領域１０Ｈはｎ型にドープされている。また、通常のＭＯＳトランジスタと同様に、活性領域１０Ｇおよび１０Ｆは、いずれも薄いゲート酸化膜（図示せず）により覆われている。
【００３５】
フィールド酸化膜１０Ｆ上には、ポリシリコンよりなるゲートパターン１２１が、活性領域１０Ｇ〜１０Ｈまで、連続して延在するように形成される。ｐ型活性領域１０Ｇのうち、ゲートパターン１２１の両側の部分はｎ+ 型にドープされ、その結果領域１０Ｇには、図３に示したｎチャネルＭＯＳトランジスタ１２ｂが形成される。また、ｎ型活性領域１０Ｈのうち、ゲートパターン１２１の両側の部分はｐ+ 型にドープされ、その結果領域１０Ｈには、図３に示したｐチャネルＭＯＳトランジスタ１２ａが形成される。図６に示したように、活性領域１０Ｇには、前記ｎ+ 型拡散領域に対応してドレインコンタクト１０Ｇ1 とソースコンタクト１０Ｇ2 が、また活性領域１０Ｈには、前記ｐ+ 型拡散領域に対応してドレインコンタクト１０Ｈ1 とソースコンタクト１０Ｈ2 とが形成される。ソースコンタクト１０Ｈ1 とソースコンタクト１０Ｈ2 とを導体パターンで接続することにより、図３に示すインバータ１２０が形成される。
【００３６】
図６の構成において、ポリシリコンパターン１２１は、ｐ型活性領域１０Ｇ上を延在する部分１２１ａがｎ型に、ｎ型活性領域１０Ｈ上を延在する部分１２１ｂがｐ型にドープされる。その結果、活性領域１０Ｇに形成されるｎチャネルＭＯＳトランジスタ１２ａおよび活性領域１０Ｈに形成されるｐチャネルＭＯＳトランジスタ１２ｂは、いずれも低いしきい値電圧と大きな電流駆動能力を有することになる。
【００３７】
さらに、図６の構成では、ポリシリコンパターン１２１中において、前記ｎ型領域１２１ａと前記ｐ型領域１２１ｂとが直接に接触してｐｎ接合が形成されるのを回避するため、前記領域１２１ａと１２１ｂとの間にポリシリコン領域１２１ｃを形成し、領域１２１ａ〜１２１ｃの表面に、領域１２１ａから領域１２１ｂまで連続してシリサイド領域１２１ｄを形成している。
【００３８】
図７の断面図を参照するに、ポリシリコンパターン１２１の両端にはＳｉＯ2 よりなるサイドウォール１２１ｕおよび１２１ｖが形成され、またポリシリコンパターン１２１表面にはシリサイド層１２１ｄが、領域１２１ａから１２１ｂまで延在しているのがわかる。かかるシリサイド領域１２１ｃの形成は、開口部１２２ａで露出されたポリシリコンパターンをＣｏ等の高融点金属と反応させることで形成される。かかるシリサイドの形成は、典型的には８００°Ｃ、３０秒間のＲＴＡプロセスにより実行されるが、本発明では、活性領域１０Ｇと活性領域１０Ｈの間隔Ｓを、少なくとも１μｍ以上、好ましくは２μｍ以上に設定することにより、かかるシリサイド領域１２１ｃのための熱処理工程に伴うポリシリコン領域１２１ａ中のｎ型ドーパントとポリシリコン領域１２１ｂ中のｐ型ドーパ
ントとの、シリサイド領域１２１ｃを介した相互拡散を回避することができる。図６には同様な論理ゲート回路が、他にも形成されているが、その説明は省略する。
【００３９】
以下、図４，５に示したメモリセル１１０および図６，７に示したインバータ１２０の製造工程を簡単に説明する。
まず、メモリセル１１０の製造工程を図８（Ａ）〜（Ｄ），図９（Ｅ）〜（Ｈ）および図１０（Ｇ）〜（Ｌ）を参照しながら説明する。ただし、図８（Ａ）は平面図を、図９（Ｂ）は、図８（Ａ）中、線Ａ−Ａ’に沿った断面図を表す。他の図８（Ｂ）〜１０（Ｌ）についても同様な対応関係が成立する。
【００４０】
まず、図８（Ａ），（Ｂ）の工程において、前記ｎ型ウェル１０1 を形成されたｐ型Ｓｉ基板１０の表面上に、ＬＯＣＯＳ法によりフィールド酸化膜１０Ｆを形成し、活性領域１０Ａおよび１０Ｂを画成する。さらに、活性領域１０Ａおよび１０Ｂの表面上に、厚さが典型的には７ｎｍ程度のゲート酸化膜（図示せず）を、熱酸化工程により、通常どおり形成する。
【００４１】
次に、図８（Ｃ），（Ｄ）の工程において、このようにして得られた構造上に、ポリシリコン層１１１を、ＣＶＤ法により、典型的には１８０ｎｍの厚さに堆積し、さらにイオン注入を行いこれをｎ+ 型にドープする。さらにポリシリコン層１１１上にＳｉＯ2 膜１１２を、ＣＶＤ法により、１００ｎｍの厚さに形成する。その結果、図８（Ｃ），（Ｄ）に示す構造が得られる。
【００４２】
次に、図９（Ｅ），（Ｆ）に示す工程において、ＳｉＯ2 膜１１２に、開口部１１２Ａを、図４に示す領域１１１ａおよび１１１ｂが露出されるように形成する。領域１１１ａおよび１１１ｂに対応して、開口部１１２Ａは、互い違いに配列された領域（１１２Ａ）1 と（１１２Ａ）2 とより構成されている。
さらに図９（Ｇ），（Ｈ）に示す工程において、ポリシリコン層１１１を、その上のＳｉＯ2 膜１１２と共にパターニングして、図４に示すポリシリコンゲートパターン１１１Ａおよび１１１Ｂを形成し、さらに活性領域１０ＡにＢＦ2 + イオンを２５ｋｅＶの加速電圧で２×１０15ｃｍ-2のドーズ量で注入し、ｐチャネルＭＯＳトランジスタ１１ａおよび１１ｃのソースおよびドレイン領域を形成する。同様に、活性領域１０Ｂには、Ａｓ+ イオンを２５ｋｅＶの加速電圧で２×１０15ｃｍ-2のドーズでイオン注入し、ｎチャネルＭＯＳトランジスタ１１ｂおよび１１ｄのソースおよびドレインを形成する。
【００４３】
さらに、パターン１１１Ａおよび１１１Ｂ上に別のＳｉＯ2 膜（図示せず）をＣＶＤ法により約１００ｎｍの厚さに堆積し、これを反応性イオンエッチング（ＲＩＥ）法により、領域１１１ａおよび１１１ｂが露出するまで垂直にエッチングすることにより、ポリシリコンパターン１１１Ａおよび１１１Ｂが、領域１１１ａ，１１１ｂを除いてＳｉＯ2 パターン１１１Ｃに覆われた図９（Ｈ）に示す断面を有する構造が得られる。図９（Ｈ）を参照するに、Ａ−Ａ’断面ではポリシリコンパターン１１１Ａは表面が露出されているのに対し、ポリシリコンパターン１１１ＢはＳｉＯ2 パターン１１１Ｃで覆われているのがわかる。また、図９（Ｈ）の断面では、ポリシリコンパターン１１１Ａ，１１１Ｂの側壁もＳｉＯ2 パターン１１１Ｃにより保護されているのがわかる。
【００４４】
図９（Ｇ），（Ｈ）の工程では、さらにポリシリコン層１１１のパターニングの結果、ゲートパターン１１１Ａおよび１１１Ｂの他にワード線ＷＬが形成され、先に説明したＡｓ+ イオンのイオン注入工程では、活性領域１０Ｂ中のワード線ＷＬの両側の領域にトランジスタ１１ｅ，１１ｆの拡散領域が形成される。
次に、図１０（Ｉ），（Ｊ）の工程において、図９（Ｇ），（Ｈ）で得られた構造上にＣｏ膜（図示せず）をスパッタ法により堆積し、さらにこのようにして得られた構造を８００°Ｃ、３０秒間のＲＴＡプロセスにより反応させ、Ｃｏシリサイド層１１１ａをポリシリコンパターン１１１Ａの表面に形成する。
【００４５】
さらに、図１０（Ｋ），（Ｌ）の工程において、Ｗ層が局所配線材として、約８０ｎｍの厚さに堆積され、これをパターニングすることにより、図４に示すパターン１１１Ｄ1 ，１１１Ｄ2 が形成される。図１０（Ｌ）の断面図よりわかるように、Ｗパターン１１１Ｄ1 はポリシリコンパターン１１１Ｂを跨いで延在し、シリサイド領域１１１ａをトランジスタ１１ａおよび１１ｂのソース領域に接続する。同様に、図１０（Ｌ）の断面図には現れないが、Ｗパターン１１１Ｄ2 はポリシリコンパターン１１１Ａを跨いで延在し、シリサイド領域１１１ｂをトランジスタ１１ｃおよび１１ｄのソース領域に接続する。その結果、二つのインバータ１１Ａ，１１Ｂが交差接続された図２に示すメモリセル１１０が形成される。
【００４６】
次に、図６，７に示す論理ゲート回路を構成するインバータ１２０の製造工程を図１１（Ａ）〜（Ｃ）、図１２（Ｄ），（Ｅ）および図１３（Ｆ）を参照しながら説明する。
図１１（Ａ）の工程で、ｎ型ウェル１０2 を形成されたｐ型Ｓｉ基板１０上に、先に説明したように通常のＬＯＣＯＳ法により、フィールド酸化膜１０Ｆが、活性領域１０Ｇおよび１０Ｈを画成するように形成される。さらに、活性領域１０Ｇおよび１０Ｈ上には、通常の熱酸化工程により、図示を省略したゲート酸化膜が典型的には７ｎｍの厚さに形成され、さらにパターニングされることによりポリシリコンパターン１２１Ｐを構成するポリシリコン層が、ＣＶＤ法により、約１８０ｎｍの厚さに堆積される。
【００４７】
次に、図１１（Ｂ）の工程で、図１１（Ａ）の構造上に前記活性領域１０Ｇを露出するレジストマスクを形成し、ポリシリコン層１２１Ｐの活性領域１０Ｇに対応する部分にＡｓ+ イオンを、典型的には加速電圧２５ｋｅＶ、ドーズ量２×１０15ｃｍ-2で注入し、これをｎ型にドープする。
次に、図１１（Ｃ）の工程で、先に図８（Ｄ）でメモリセルの形成工程に関連して説明したＳｉＯ2 膜１１２が、基板全面に、ＣＶＤ法により堆積され、その後論理ゲート回路の領域から除去される。従って、このようにして得られた構造は、論理ゲート回路が形成される部分においては、図１１（Ｂ）のものと同一になる。さらに、このようにして得られた構造上に、前記活性領域１０Ｈを露出するレジストマスクを形成し、ポリシリコン層１２１Ｐの活性領域１０Ｈに対応する部分にＢＦ2 + イオンを、典型的には加速電圧２５ｋｅＶ、ドーズ量２×１０15ｃｍ-2で注入し、これをｐ型にドープする。
【００４８】
次に、図１２（Ｄ）の工程で、ポリシリコン層１２１Ｐをパターニングしてゲートパターン１２１を形成し、さらにゲートパターン１２１を自己整合マスクとして使い、ウェル１０2 中の活性領域１０Ｈに、ｐチャネルＭＯＳトランジスタ１２ａのｐ+ 型ソース領域１０ＨＳおよびドレイン領域１０ＨＤを、ＢＦ2+のイオン注入により形成する。ただし、図１２（Ｄ）は、活性領域１０Ｈにおいてポリシリコンゲートパターンの延在方向に垂直な面で切った断面図である。同様なゲートパターン１２１を自己整合マスクとするイオン注入工程は、活性領域１０Ｇにおいても行われ、ｎチャネルＭＯＳトランジスタ１２ｂのｎ+ 型ソース領域およびドレイン領域（図示せず）が形成される。
【００４９】
さらに、図示を省略したＳｉＯ2 膜を、ポリシリコンパターン１２１を埋め込むように堆積し、さらにこうして得られた構造に対して、基板主面に対して略垂直に作用する全面異方性エッチングを行い、図１２（Ｅ）に示すように、ポリシリコンパターン１２１の両側にサイドウォール１２１ｗ，１２１ｘを形成する。ただし、図１２（Ｅ）は図１２（Ｄ）と同様にポリシリコンパターン１２１の延在方向に直交する面に沿った断面図であるが、図７中の活性領域１０Ｇと活性領域１０Ｈの中間に位置するフィールド酸化膜１０Ｆ上における断面である点で、活性領域１０Ｈ中における断面図を示す図１２（Ｄ）とは異なっている。
【００５０】
次に、図１３（Ｆ）の構造において、Ｃｏ等の高融点金属層１２４を堆積し、ＲＴＡプロセスにより熱処理することにより、図７に示す、ゲート領域全面にコバルトシリサイドが形成された構成が得られる。ここで、高融点金属層１２４はＣｏに限定されるものではなく、他の高融点金属、例えばＷ，Ｍｏ等も使用可能である。
【００５１】
図７の構造において、ポリシリコンパターン領域１２１ｃの長さＳを１μｍ以上、好ましくは２ミクロン以上に設定することにより、ｎ型ポリシリコン領域１２１ａ中のｎ型ドーパントとｐ型ポリシリコン領域１２１ｂ中のｐ型ドーパントとが、シリサイド領域１２１ｃを介して相互拡散する問題点が回避され、活性領域１０Ｇに形成されたｎチャネルＭＯＳトランジスタおよび活性領域１０Ｈに形成されたｐチャネルＭＯＳトランジスタは、いずれも低いしきい値電圧と大きな電流駆動能力を有する。このような論理ゲート回路は、図１に示すように、メモリ半導体集積回路の周辺回路部分１２に形成されるため、このように活性領域１０Ｆと１０Ｇの間隔を増大させることにより集積密度が低下しても問題は生じない。
【００５２】
以上、本発明を好ましい実施例について説明したが、本発明はこのような実施例に限定されるものではなく、本発明の要旨内において様々な変形・変更が可能である。
【００５３】
【発明の効果】
請求項１記載の本発明によれば、低いしきい値電圧を有するＭＯＳトランジスタで構成された高速論理ゲート回路を備え、かつ高い集積密度を有するメモリセルアレイを備えた半導体メモリ集積回路を構成することができる。より具体的には、メモリセル中においてフリップフロップを構成するｎチャネルＭＯＳトランジスタのゲート電極にｎ型ポリシリコンパターンを使うことにより、フリップフロップの状態遷移を低い論理振幅の信号で誘起することが可能になり、メモリセルへの情報の書き込み速度が向上する。一方、かかるｎチャネルＭＯＳトランジスタに直列接続されているｐチャネルＭＯＳトランジスタは、単なる負荷抵抗として作用するのみなので、ｎ型ポリシリコンパターンをゲートに使っても動作上不利になることはない。各々のインバータにおいて、前記ｎチャネルＭＯＳトランジスタとｐチャネルＭＯＳトランジスタとの間を連続して延在する単一のゲートパターンを使うことにより、メモリセルについては高い集積密度を実現することができ、また製造工程を簡略化することができる。
【００５４】
請求項２および６記載の本発明によれば、メモリ集積回路を構成する論理ゲート回路においてｐチャネルＭＯＳトランジスタとｎチャネルＭＯＳトランジスタとを、１μｍ以上の距離離して形成することにより、前記第１および第２の半導体パターンを金属化合物を形成することにより短絡する際に第１の半導体パターン中のドーパントと第２の半導体パターン中のドーパントとが相互拡散するのが回避される。メモリ集積回路では、周辺回路を構成する相補型ゲート回路は、メモリセルアレイのような高い集積密度は要求されないため、このようにｐチャネルＭＯＳトランジスタとｎチャネルＭＯＳトランジスタとを離間して形成しても問題は生じない。
【００５５】
請求項３記載の本発明によれば、論理ゲート回路を構成するｐチャネルＭＯＳトランジスタとｎチャネルＭＯＳトランジスタのそれぞれのゲートパターンを単一の半導体パターンで形成することにより、簡単な工程で所望の論理ゲート回路を形成することができる。
請求項４記載の本発明によれば、論理ゲート回路を構成するｎチャネルＭＯＳトランジスタのゲートパターンをｎ型に、ｐチャネルＭＯＳトランジスタのゲートパターンをｐ型にドープすることにより、所望のしきい値電圧の低下を実現することができ、その結果論理ゲート回路の高速動作を実現することができる。
【００５６】
請求項５記載の本発明によれば、前記金属化合物としてシリサイドを使うことにより、ｐチャネルＭＯＳトランジスタとｎチャネルＭＯＳトランジスタの間に延在するポリシリコンゲートパターンを、その中間部分で選択的に高融点金属と反応させることにより、所望の構成の論理ゲート回路を、公知のサイサイド（自己整合シリサイド）プロセスを使って容易に形成することができる。その際、ｐチャネルＭＯＳトランジスタとｎチャネルＭＯＳトランジスタとは１μｍ以上離間して形成されているため、かかるシリサイドの形成に伴うｎ型ゲートパターンとｐ型ゲートパターンとの間のドーパントの相互拡散を回避することができる。
【００５７】
請求項７記載の本発明の特徴によれば、メモリセルを構成するインバータ中のｐチャネルＭＯＳトランジスタとｎチャネルＭＯＳトランジスタのゲートパターンを、単一のｎ型ポリシリコンパターンとすることで、メモリセルのレイアウトを簡素化でき、簡単な工程で高い集積密度のメモリセルアレイを形成することができる。
【図面の簡単な説明】
【図１】本発明による、半導体メモリ集積回路の構成を示す図である。
【図２】図１の半導体メモリ集積回路のメモリセルの構成を示す回路図である。
【図３】図１の半導体メモリ集積回路の論理ゲート回路を構成する相補型論理ゲートを示す回路図である。
【図４】図２のメモリセルの半導体基板上におけるレイアウトを示す平面図である。
【図５】図４のメモリセルの、線Ａ−Ａ’に沿った断面を示す断面図である。
【図６】図３の相補型論理ゲートの半導体基板上におけるレイアウトを示す平面図である。
【図７】図６の相補型論理ゲートの、線Ｂ−Ｂ’に沿った断面を示す断面図である。
【図８】（Ａ）〜（Ｄ）は図４のメモリセルを形成する工程を示す図（その一）である。
【図９】（Ｅ）〜（Ｈ）は図４のメモリセルを形成する工程を示す図（その二）である。
【図１０】（Ｉ）〜（Ｌ）は図４のメモリセルを形成する工程を示す図（その三）である。
【図１１】（Ａ）〜（Ｃ）は図７の相補型論理ゲートを形成する工程を示す図（その一）である。
【図１２】（Ｄ），（Ｅ）は図７の相補型論理ゲートを形成する工程を示す図（その二）である。
【図１３】（Ｆ）は、図７の相補型論理ゲートを形成する工程を示す図（その三）である。
【図１４】従来の、埋め込みチャネルを有するＭＯＳトランジスタの構成を示す図である。
【図１５】従来の、表面チャネルを有するＭＯＳトランジスタの構成を示す図である。
【符号の説明】
１，１０  Ｓｉ基板
１ａ，１ｂ  拡散領域
１ｃ  埋め込みチャネル
１ｃ’  表面チャネル
２  ポリシリコンゲート電極
１０1 ，１０2   ウェル
１０ａ，１０ｂ，１０ｃ，１０ｄ，１０Ｇ1 ，１０Ｇ2 ，１０Ｈ1 ，１０Ｈ2 
コンタクト領域
１０Ａ，１０Ｂ  活性領域
１０Ｆ  フィールド酸化膜
１１  メモリセルアレイ
１１Ａ，１１Ｂ  インバータ
１１ａ，１１ｃ  ｐチャネルＭＯＳトランジスタ
１１ｂ，１１ｄ，１１ｅ，１１ｆ  ｎチャネルＭＯＳトランジスタ
１２  周辺回路
１２ａ  ｐチャネルＭＯＳトランジスタ
１２ｂ  ｎチャネルＭＯＳトランジスタ
１１０  メモリセル
１１１Ａ，１１１Ｂ  ポリシリコンゲートパターン
１１１ａ，１１１ｂ  シリサイド領域
１１１Ｃ1 ，１１１Ｃ2   開口部
１１１Ｄ1 ，１１１Ｄ2   局部配線パターン
１２０  相補型インバータ回路
１２１  ポリシリコンゲートパターン
１２１ａ  ｎ+ 型領域
１２１ｂ  ｐ+ 型領域
１２１ｃ  シリサイド領域
１２１Ｐ  ポリシリコン層
１２２  絶縁膜パターン
１２２Ａ  絶縁層
１２２ａ  開口部
１２３  レジストパターン
１２３ａ  レジスト開口部
１２４  高融点金属層
【図１】
0003833729.tif 000004
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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