(57)【特許請求の範囲】
【請求項１】
所定周波数の公称波形を変調する位相変調器であって、
上記公称波形に対する各エッジの位置が制御値に応じて決まるパルス化出力信号を上記位相変調器の出力信号として発生するプログラマブル・パルス発生器と、
該プログラマブル・パルス発生器に結合され、上記パルス化出力信号のパルス毎に上記制御値のシーケンスを発生する制御値信号源とを具え、
上記プログラマブル・パルス発生器は、
基準クロックを発生する発振器の出力信号をクロック入力端に受けて、上記基準クロック及び上記公称波形の周波数の比で決まる公称パルス周期定数まで繰り返し計数を行うカウンタと、
該カウンタと結合し、上記カウンタの計数値が上記制御値に等しいときに上記パルス化出力信号を発生する比較器とを有し、
上記制御値は、上記パルス化出力信号の連続するエッジの間の時間差を表すことを特徴とする位相変調器。
【請求項２】
所定周波数の公称波形を変調する位相変調器であって、
基準クロックを発生する発振器の出力信号を計数し、上記公称波形に対する各エッジの位置が第１制御値に応じて決まるパルス化中間信号を発生するプログラマブル・インターバル・カウンタと、
該プログラマブル・インターバル・カウンタに結合され、上記第１制御値のシーケンスを発生し、該第１制御値のシーケンスの次の第１制御値を上記パルス化中間信号のエッジに応答して上記プログラマブル・インターバル・カウンタに供給する第１制御値信号源と、
上記パルス化中間信号を受け、上記パルス化中間信号に対する各エッジの位置が第２制御値に応じて決まるパルス化出力信号を上記位相変調器の出力信号として発生するプログラマブル遅延回路と、
該プログラマブル遅延回路に結合され、上記第２制御値のシーケンスを発生し、該第２制御値のシーケンスの次の第２制御値を上記パルス化出力信号のエッジに応答して上記プログラマブル遅延回路に供給する第２制御値信号源とを具え、
上記プログラマブル遅延回路は、
直列結合され各々が出力端を有する複数の遅延線部を含むリング発振器と、
上記第２制御値に対応する遅延線部の出力の１つを選択するマルチプレクサと、
該マルチプレクサの出力及び上記パルス化中間信号を受け、上記パルス化出力信号を発生するロジック回路とを具え、
上記第１及び第２制御値は、上記パルス化出力信号の連続するエッジの間の時間差を表すことを特徴とする位相変調器。
【請求項３】
所定周波数の公称波形を変調する位相変調器であって、
上記公称波形に対する各エッジの位置が制御値に応じて決まるパルス化出力信号を上記位相変調器の出力信号として発生するプログラマブル・パルス発生器と、
該プログラマブル・パルス発生器に結合され、上記パルス化出力信号のパルス毎に上記制御値のシーケンスを発生する制御値信号源とを具え、
上記プログラマブル・パルス発生器は、
基準クロックを発生する発振器の出力信号から第１整形信号を形成する第１パルス整形回路と、
上記発振器の出力信号を遅延させた遅延波形から第２整形信号を形成する第２パルス整形回路と、
上記制御値に対応する重みにより重み付けされた上記第１及び第２整形信号の部分を組み合わせする組み合わせ回路と、
該組み合わせ回路の出力をしきい値と比較して上記パルス化出力信号を発生するしきい値回路とを含み、
上記制御値は、上記パルス化出力信号の連続するエッジの間の時間差を表すことを特徴とする位相変調器。
【請求項４】
所定周波数の公称波形を位相変調する方法であって、
パルス化出力信号の連続するエッジの間の時間差を表す制御値を上記パルス化出力信号のエッジ毎に発生し、
基準クロック及び上記公称波形の周波数の比で決まる公称パルス周期定数まで上記基準クロックを繰り返し計数し、
この計数値を上記制御値と比較し、
上記計数値が上記制御値と等しいときに上記パルス化出力信号を上記位相変調の出力信号として発生する
ことを特徴とする位相変調方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、波形を位相変調してパルス化出力信号を発生する位相変調器及び位相変調方法に関する。
【０００２】
【従来の技術及び発明が解決しようとする課題】
クロック信号は、デジタル・システムをタイミング調整するために用いられる矩形波である。クロック信号の偽の（スプリアス）位相変調により、システム動作に問題が生じる。よって、クロック位相変調器によりこのスプリアス変調をシミュレーションして、非常状態におけるシステム性能を試験することは有用である。
【０００３】
位相変調の従来技術の１つを図３に示す。位相拘束ループ（ＰＬＬ）１０は、発振器１４からのキャリア信号ｖcに拘束された電圧制御発振器（ＶＣＯ）１２を含んでいる。位相検出器１６の出力に加算される変調信号ｖmにより、出力信号ｖoを位相変調する。
【０００４】
ＰＬＬ法の欠点の１つは、位相検出器１６のダイナミック・レンジが制限される点と、この位相検出器に非直線性の可能性がある点である。これら欠点は、位相変調の振幅を制限し、振幅歪みを起こすかもしれない。他の欠点は、閉ざされたループの周波数範囲が制限され、周波数応答が平坦にならないかもしれないことである。これは、位相変調の周波数を制限し、周波数歪みの可能性が生じる。ＰＬＬを用いた位相変調のより詳細については、１９９１年にプレンティス・ホールから発行されたディ・エッチ・ホラバー著「位相拘束ループ回路の設計」の第９−１章に記載されている。
【０００５】
位相変調の他の従来技術は、図４に示す如きダイレクト・デジタル・シンセサイザ（ＤＤＳ）である。ＤＤＳ１８は、出力信号ｖoの位相を制御する数値入力Ｎmを受ける。発振器１９からのクロック信号ｖcの各パルスにおいて、数値Ｎfをアキュムレータ（累積器）２０で加算して、位相を表す数値Ｎpを形成する。位相変調に比例する数値Ｎmを加算器２２にてＮpに加算する。この和Ｎp＋Ｎmは、数値Ｎsを発生する正弦波ルックアップ・テーブル（ＬＵＴ）２４用のアドレスとして機能する。数値Ｎsは、和Ｎp＋Ｎmにより表せる位相における正弦波の値である。デジタル・アナログ変換器（ＤＡＣ）２６及び低域通過フィルタ（ＬＰＦ）２８が、Ｎsに比例する正弦波電圧ｖoを発生する。スタンフォード・テレコミュニケーション製ＳＴＥＬ−２１７３型装置は、かかるＤＤＳの一例である。
【０００６】
このＤＤＳ法の欠点は、特に高速動作用のものにおいて、回路が複雑であるため、高価となる点である。とりわけ、アキュムレータ２０、正弦波ルックアップ・テーブル２４及びＤＡＣ２６の各々に大規模な回路を必要とする。回路の大きさが、動作速度を遅くする遅延の原因となる。よって、高速動作には、ガリウム砒素半導体などの高価な技術が必要となる。
【０００７】
本発明の目的は、かかる従来技術を改善した位相変調器及び位相変調方法を提供するものであり、必要な回路を少なくし、分解能の校正を改善し、エッジ位置の分解能を高くする。
【０００８】
【課題を解決するための手段】
本発明は、上述の欠点を解決し、他の利点を追加できる。この改善技術の形式は、独立に位置指定可能なエッジを有する出力信号を発生する装置及び方法である。この技術の位相変調器は、インターバル・カウンタ又は遅延器の如く、出力信号を発生するプログラマブル（プログラム可能な）パルス発生器と、このパルス発生器に制御値のシーケンスを供給する制御値信号源とを具えている。この制御値は、連続した出力パルス間の時間を決定する。
【０００９】
詳細には、矩形波クロック信号の如き入力波形に対する出力信号の各エッジの位置を制御値に応答して決める。出力信号のエッジに応答して連続した制御値を供給することにより、出力信号の連続したエッジ間の時間内に、このシーケンス内の次の各制御値をプログラマブル・パルス発生器で利用可能にする。よって、出力信号から独立して制御値が変化する結果により生じるスプリアス・エッジ、誤配置エッジ又はエッジ欠落を避けることができる時点にて、パルス発生器をセットアップする。
【００１０】
本発明の好適な実施例によれば、プログラマブル・インターバル・カウンタは、フリー・ランニング（自動走行）カウンタを具えており、その出力をメモリ内の制御値と比較して、出力パルスを発生する。なお、制御値は、メモリを節約するモジュロ・データ値にできる。
【００１１】
本発明の他の実施例によれば、プログラマブル遅延回路は、エッジ位置を微調整するために複数の遅延線出力を発生するリング発振器を具えている。この遅延線を粗調プログラマブル・インターバル・カウンタに完全同期させるために、インターバル・カウンタへのクロック入力をリング発振器から得てもよい。二重機能リング発振器は、粗調に基づいて微調を自動的に更正する。
【００１２】
本発明の更に他の実施例によれば、プログラマブル遅延回路は、補間を用いて、２つの位置の間の微調を実行する。この遅延回路は、パルス整形回路を具えており、プログラマブル・インターバル・カウンタからの隣接したパルスを整形する。組み合わせ（コンバイナ）回路は、制御値に応じて重み付けされた整形パルスの一部分を組み合わせる。スライス回路（スライサー）により、コンバイナ回路の出力を矩形出力パルスに形成する。補間プログラマブル遅延回路は、リング発振器の出力に対して細かな分解能（高い分解能）を与える。
【００１３】
本発明の上述及びその他の目的、特徴及び利点は、添付図を参照した本発明の好適実施例の以下の説明から明らかになろう。なお、異なる図であっても、同じ部分は、同じ参照符号で示す。また、添付図は、本発明の原理を示すものであり、これら添付図によりサイズや重要度を決めるものではない。
【００１４】
【発明の実施の形態】
本発明の好適なシステムは、新規な方法で矩形波を変調する。すなわち、本発明は、位相や周波数を直接的に制御するのではなく、出力信号の各エッジの位置を制御する。その結果は、位相又は周波数変調と同じになるが、その方法が簡単となるために、より高速となり、安価となる。これは、出力信号に応答して順次供給された制御値のシーケンスに応じて各エッジの独立した配置を可能とするアーキテクチャを用いたエッジ制御回路により実現する。制御値は、出力信号の連続したエッジ間の時間差に対応してもよい。また、制御値は、出力信号のエッジ及び入力信号の対応エッジ間の時間差を表す値でもよいし、この値から求めてもよい。
【００１５】
図１は、本発明による位相変調器１００を示しており、この位相変調器は、プログラマブル・パルス発生器１１０及び制御値信号源（ソース）１１２を有する。外部発振器１１４は、周波数がｆcの入力信号ｖcを発生し、プログラマブル・パルス発生器１１０に入力する。プログラマブル・パルス発生器１１０は、出力波形ｖoを発生する。制御値信号源１１２は、制御値信号線１１６を介して制御値をプログラマブル・パルス発生器１１０に出力する。プログラマブル・パルス発生器１１０は、入力信号ｖc及び制御値信号源１１２からの制御値信号を用いて、出力波形ｖoを発生する。制御値信号線１１６の値により決まる如く、互いに又は入力信号ｖcに対してエッジ（立ち上がり、立ち下がり又は両方）が独立に位置決めされた出力波形ｖoを発生できる。
【００１６】
制御値信号源１１２は、この制御値信号源の入力にもなる出力信号ｖoのエッジに応答して、制御値信号線１１６に新たな制御値を出力する。制御値信号源１１２が出力した制御値は、任意又は指定されたシーケンスを形成できるので、その結果、エッジが任意所望のパターンに配置された矩形波クロック出力信号ｖoとなる。出力信号ｖoのエッジに応答して新たな制御値の遷移を作るので、詳細に後述するように、出力信号ｖo内にスプリアス・エッジ、誤配置エッジ又はエッジ喪失を避けることができる。制御値の遷移が生じるレートが出力信号のエッジの公称周波数のオーダであるため、好ましくは、制御値の遷移が各エッジで生じるので、制御値のシーケンスはダイナミックである。制御値のシーケンスがダイナミックであるので、この位相変調は、広帯域幅及び広いダイナミック・レンジを達成できる。また、本発明の回路は、従来技術よりも、構成が簡単で安価である。
【００１７】
所定の位相変調に対して、図２に示すように、矩形波のエッジの時点にて、その位置を計算することが可能である。この計算アルゴリズムは、後述する。ｎ番目のエッジ位置が時点ｔnで、時間が単調に経過するとする。制御値を限界内にするには、矩形波が位相変調されていなければ、各時点ｔnとそれら位置の差Δｔnを計算するのが通常は便利である。非変調エッジ間の一定間隔を１／ｆoとする。すなわち、
Δｔn＝ｔn−ｎ／ｆo
とする。
【００１８】
時間をＴ（＝１／ｆc：分解能）の増分に量子化すると、これらエッジ部分を値Ｎnとしてメモリ内に蓄積できる。ここで
Ｎn＝Δｔn／Ｔ  （式１）
は、最も近い整数に丸め込みされる。各エッジ毎にメモリから新たな値が供給される。プログラマブル・パルス発生器１１０が遅延回路ならば、値Ｎnをメモリから読み出して、入力パルスの遅延を直接制御するのに利用できるので、出力エッジを所定位置に配置できる。しかしながら、パルス発生器１１０は、入力パルスを計数して前のエッジの後のある数の入力パルスのエッジを位置決めするインターバル・カウンタでもよい。その場合、値Ｎnを、連続したＮn間の差を表す値Ｍn、即ち、Ｍn＝Ｎn−Ｎn-1に変換してもよい。このＭnの値を定数Ｋに加算してもよく（なお、Ｋ＝ｆc／ｆo）、その結果、値Ｌnが出力信号の連続したエッジ間の間隔ｔn−ｔn-1を表す。すなわち、
Ｌn＝（ｔn−ｔn-1）／Ｔ
＝（Δｔn−Δｔn-1＋１／ｆo）／Ｔ
＝Ｎn−Ｎn-1＋Ｋ
である。
【００１９】
Ｌnを制御値メモリから読み出し、プログラマブル・インターバル・カウンタに供給して、エッジ位置を時間的に制御できる。代わりに、Ｎn値をメモリから読み出して、高速且つ安価で簡単な回路を用いて、この値を時間的にエッジ位置（Ｌn）に変換してもよい。
【００２０】
図５の実施例において、プログラマブル・パルス発生器は、プログラマブル・インターバル・カウンタ２１０と、プログラマブル遅延回路２２０の両方を具えている。制御値信号源は、メモリ装置２１４及び２２４を具えており、数値プロセッサ２１２及び２２２を含んでもよい。プログラマブル・インターバル・カウンタ２１０は、別の発振器２０２のＬサイクル間隔でパルスを発生する。プログラマブル遅延回路２２０は、Ｎ１に応答してその遅延を変化させる。
【００２１】
プログラマブル・インターバル・カウンタを用いる利点は、出力信号ｖoの公称周波数の範囲を広くできることである。このプログラマブル・インターバル・カウンタは、入力信号ｖcの入力周波数ｆcを分周して下げるので、出力周波数は、カウンタの最大インターバルによりｆcを分周した値からｆc自体までの任意にできる。しかし、高い位相分解能又は高い出力周波数を与えるためには、非常に高速のクロックが必要となる。プログラマブル遅延回路を用いることにより、高い位相分解能が可能となる。一方、プログラマブル遅延線のみを用いた場合、充分なダイナミック・レンジを得るには、この遅延線の長さが充分に長くなければならない。
【００２２】
入力クロック・パルスが遅延回路を通過するにつれて遅延時間を順次短縮することにより、この遅延回路は、入力クロックの周波数よりも高い周波数出力を与えることができる。この結果、各入力パルスに対して、遅延回路からの多数の出力パルスが得られる。
【００２３】
周波数及び位相の説明において、周波数のいかなる変化も位相の変化と見なすことができ、また、位相の変化を周波数の変化と見なすことができる点に留意されたい。よって、位相変調は、周波数及び位相の両方の変調と見なすことができる。
【００２４】
図５のメモリは、これらメモリが夫々発生した出力の遅延出力に応じてステップ、即ち、アドレス信号が変化する。数値プロセッサによる数値処理を省略してもよく、プログラマブル・インターバル・カウンタ又はプログラマブル遅延回路のいずれかを省略してもよい。Ｎ２n及びＮ１’nを夫々蓄積するメモリ２１４及び２２４は、物理的に同じ素子を共有してもよく、また、同じアドレスを共有してもよい。通常は、メモリ２２４が信号ｖ1に応答して次のアドレスにステップするのが好ましいが、ある場合には、簡単にして、代わりに信号ｖoに応答するようにしてもよい。同様に、通常は、メモリ２１４が信号ｖoに応答して次のアドレスにステップするのが好ましいが、ある場合には、簡単にして、代わりに信号ｖ1に応答するようにしてもよい。この結果、任意所望のパターンに配置されたエッジを有する矩形波クロック信号ｖoとなる。
【００２５】
本発明のある特定実施例を図６に示す。ここでは、発振器３２からの入力信号ｖcの周波数ｆcが、ｆc＝１／Ｔ及びｆo＝ｆc／Ｋとなるように選択する。なお、ｆoは、出力信号ｖoの公称周波数である。メモリ３８に蓄積された値Ｎnを差分器４０により、連続したＮnの差を表す値Ｍｎ、即ち、Ｍn＝Ｎn−Ｎn-1に変換する。加算器４２は、値Ｍnに定数Ｋ（ここでは、Ｋ＝ｆc／ｆo）と加算して、上述の式に示すように、出力信号の連続したエッジ間の間隔ｔn−ｔn-1を表す値Ｌnを得る。ｆc＝１／Ｔの周波数でクロックされるモトローラ社製ＭＣ１０１３６型プログラマブル・インターバル・カウンタの如きカウント・ダウン回路３４に各Ｌnをロードする。Ｌｎ個のクロック・サイクルの後、カウント・ダウン回路３４は、最終カウント（計数値）である１に達し、このカウント・ダウン回路の出力がカウンタ出力線３５を介してアドレス・カウンタ３６をステップして（即ち、アドレス・カウンタの出力アドレス値を進めて）、メモリ３８の次の値Ｎnをフェッチする。ロード信号線３７の次のクロック・サイクルのロード期間中に、出力信号ｖｏがカウント・ダウン回路３４にＬｎをロードして次の動作を準備する。
【００２６】
カウント・ダウン回路を用いて位相をシフトする既知の技術が存在する点に留意されたい。この従来技術においては、出力信号を用いてカウント・ダウン回路に遅延値Ｌをロードする準備をする。しかし、この従来技術によるロードは、Ｌの値を変化させない。よって、従来技術では、出力信号に応答して制御値のシーケンスをステップさせる本発明と異なり、遅延値Ｌのいかなる変化も出力信号と独立している。従って、従来技術は、比較的安定した位相シフトを行うが、本発明の如く高周波数で、ダイナミックな位相変調を達成できない。
【００２７】
図７に示すように、変調された矩形波出力ｖoは、カウント・ダウン回路３４からの最終計数出力から成る。ここでは、Ｔ×Ｌnの間隔である最終計数を狭いパルスとして示す。ワンショット・マルチバイブレータ又は他のカウント・ダウン回路（図示せず）により、これらパルスを容易に広げることができる。
【００２８】
図６の実施例では、立ち上がりエッジのみを位置決めする。図８に示す如く、トグル・フリップ・フロップをクロックするｖoを用いて、立ち上がりエッジ及び立ち下がりエッジの両方を位置決めできる。図８に示す別の実施例は、図６の実施例と同様に動作するが、カウント・ダウン回路３４の出力信号がトグル・フリップ・フロップ３９に入力する点が異なる。図９に示す如く、信号ｖoの立ち上がりエッジに応じて、フリップ・フロップの出力信号ｖo’の立ち上がりエッジ及び立ち下がりエッジを位置決めする。
【００２９】
図６に示す位相変調器３０の分解能は、Ｔ＝１／ｆcである。ナノ秒未満の分解能にとっては、発振器周波数が１ＧＨｚより高くなければならず、これは回路をより高価にする。ｆcを高くすることなく、分解能を細かくする安価な方法を図１０に示す。この好適実施例において、位相変調器５０は、遅延がτn＝Ｔ１×Ｎ１nのプログラマブル遅延回路５２を用いて、より細かな分解能を達成する。なお、細かな分解能値Ｎ１nは、好ましくはメモリ６０に蓄積される。荒い分解能は、メモリ６０に同様に蓄積されている荒い分解能値Ｎ２nに基づいて、ｆc＝１／Ｔ２でクロックされるカウント・ダウン回路５４により達成される。これら値は、次式により、元の位置の値Ｎnから導出される。
Ｎn＝Δｔn／Ｔ１
Ｎ１n＝Ｎn ｍｏｄ Ｒ
Ｎ２n＝（Ｎn−Ｎ１n）／Ｒ    （式２）
なお、Ｒ＝Ｔ２／Ｔ１であり、「ｍｏｄ」演算子は、Ｎ１nが０からＲ−１までの範囲内で、ＮnからＲを減算するか、加算する。次に、Ｎn＝Ｒ×Ｎ２n＋Ｎ１nとなる。蓄積した値は２進なので、Ｒが２のべき乗ならば、かかる計算は簡単である。
【００３０】
ここで、発振器６２からの入力信号ｖcの周波数ｆcは、ｆc＝１／Ｔ２になるように選択されている。差分器５６により、メモリ６０にロードされた値Ｎ２nを、連続したＮ２n間の差を表す値Ｍn、即ち、Ｍn＝Ｎ２n−Ｎ２n-1に変換する。加算器５５により、値Ｍnを定数Ｋに加算して、中間周波数ｖ１の連続エッジ間の間隔を表す値Ｌnを得る。なお、Ｋ＝ｆc／ｆoである。ｆc＝１／Ｔ２の周波数でクロックされるカウント・ダウン回路５４に各Ｌnをロードする。Ｌnクロック・サイクルの後、カウント・ダウン回路５４は、その最終計数値に達し、この計数値がカウンタ信号線５７を介してアドレス・カウンタ５８をステップさせ、ロード信号線５９の次のクロック・サイクルでロードするようにカウント・ダウン回路５４を準備する。アドレス・カウンタ５８は、メモリ６０をステップさせて、次の値Ｎ２n及びＮ１nを出力させる。変調された中間信号ｖ1は、図１１に示すように、カウント・ダウンか５４からの最終計数値出力から成り、Ｔ２×Ｌnだけ離間している。
【００３１】
再び図１０を参照する。中間信号ｖ1は、プログラマブル遅延回路５２への入力信号となる。レジスタ信号線６３の遅延した最終計数値の各々の立ち下がりエッジは、レジスタ６４からの値を次の値Ｎ１nにステップさせて、プログラマブル遅延回路５２内の遅延をτn＝Ｔ１×Ｎ１nとする。細かな分解能Ｔ１を、遅延の精度及び安定性のみにより限定された任意の小さな値にできる。この実施例の場合、これら値をメモリに蓄積する前に、差処理及び和処理を実行でき、Ｎ２nよりもむしろＬnを蓄積してもよい。
【００３２】
エッジ位置を決めるアルゴリズムを次に説明する。非変調矩形シーケンスにとって、サイクルにおける位相ｐ（ｔ）は、時間に伴って直線的に増加する。すなわち、ｐ（ｔ）＝ｆoｔである。変調矩形波の位相は、ｐ（ｔ）＝ｆoｔ＋Δｐ（ｔ）である。なお、Δｐ（ｔ）は、サイクルにおける所望位相変調である。ｐ（ｔ）が整数（０、１、２・・・）のときに、立ち上がりエッジが生じる。そして、ｔnに対して式３を解くことにより、ｎ番目の立ち上がりエッジの時点ｔnが求まる。
ｆoｔn＋Δｐ（ｔn）＝ｎ
Δｔn＝ｔn−ｎ／ｆo        （式３）
【００３３】
この式は、一般的には解けないので、試行錯誤によりｔnを見つけなければならない。しかし、ｔnの良好な近似は、相互作用的な方程式を用いて見つけることができる。大部分を損失することなく、ｐ（０）＝０とする。そして、
Δｆ（ｔ）≡ｄ／ｄｔ｛Δｐ（ｔ）｝
ｔ0＝０
ｔn+1＝ｔn＋［１／｛ｆo＋Δｆ（ｔn＋０．５／ｆo）2｝］
Δｔn＝ｔn−ｎ／ｆo    （式４）
【００３４】
公称周波数ｆｏ＝１６の特定例、及びΔｐ（ｔ）＝（６／２π）・ｓｉｎ（２πｔ）の正弦波変調を考慮すると、Δｆ（ｔ）＝６・ｃｏｓ（２πｔ）となり、式４から見つけたΔｔnを以下の表に示す。また、式３から求めたΔｔn用の理想値をこの表に示す。この場合において、式４から求めたΔｔnと理想のΔｔnとの差は、６％未満である。分解能がＴ＝０．０００１ならば、メモリに蓄積された数は、式１により求まる（この表では、Ｎnを参照）。Ｔ１＝０．０００１、Ｔ２＝０．０００５、Ｒ＝５及びＫ＝１２５として図１０の遅延線により位相変調器を実現すると、微調分解能数及び粗調分解能数は、式２により見つかる（表１のＮ１n及びＮ２nを参照）。
【００３５】
【表１】
0003831032.tif 000002
【００３６】
｜Δｐ（ｔ）｜＜＜１又は｜Δｆ｜＜＜ｆoならば、非常に簡単なアルゴリズムでΔｔnを近似できる。
Δｔn＝｛−Δｐ（ｎ／ｆo）｝／ｆo    （式５）
【００３７】
位相スロープが｜Ｎ２n−Ｎ２n-1｜＜Ｋ／２の限界内にあると、Ｎnを減少してメモリを節約する。Ｎ２nをＮ３n＝Ｎ２n  ｍｏｄ  Ｋで置換し、演算Ｌn＝Ｎ２n−Ｎ２n-1＋Ｋを次式で置換する。
Ｎ３n−Ｎ３n-1＜−Ｋ／２に対して、
Ｌn＝Ｎ３n−Ｎ３n-1＋２ｋ、
−Ｋ／２≦Ｎ３n−Ｎ３n-1＜Ｋ／２に対して、
Ｌn＝Ｎ３n−Ｎ３n-1＋ｋ、
Ｋ／２≦Ｎ３n−Ｎ３n-1に対して、
Ｌn＝Ｎ３n−Ｎ３n-1      （式６）
【００３８】
この演算は、Ｋ＝２kのとき、ｋビットの符号化数における減算を実行し、常にＫのみを加算することにより、簡単に実行できる。
【００３９】
所望の出力周波数ｆoが非常に高い場合、発振器周波数ｆcをｆoに等しくして、高価な高周波数カウント・ダウン回路を避けることが望ましい。総ての位相変調をプログラマブル遅延回路で行い、Ｎn＝Ｎ１n（Ｎ２ｎが存在しない）とする。Ｔ２≡１／ｆo且つＲ≡Ｔ２／Ｔ１とする。なお、Ｔ１は、遅延の分解能である。位相スロープが｜Ｎ１n−Ｎ１n-1｜＜Ｒ／４の限界内とすれば、Ｎ１nを減らして、メモリを節約でき、プログラマブル遅延回路の大きさを小さくできる。Ｎ１nをＮ３n＝Ｎ１n  ｍｏｄ  Ｒで置換する。
【００４０】
カウント・ダウン回路を用いない実施例を図１２に示す。これは、ｖ1のデューティ・サイクルを５０％にする、特に、高周波数動作をより広い範囲で可能にするには、通常便利である。Ｔ２／４の遅延を付加した後に、プログラマブル遅延回路７４からの遅延した信号ｖo出力の立ち下がりエッジがアドレス・カウンタ７６を進める。位相スロープが限界内であることにより、この付加的な遅延は、Ｎ３nの変動の直前及び直後に、ｖoの波形が低になることを確実にする。アドレス・カウンタ７６は、メモリ７８をステップさせて、次のＮ３nを出力する。図１３に示すｖ1及びｖoの波形は例示であり、Ｒ＝８で、Ｎ３シーケンスは、２、１、０、７、６、５、４である。ｖ1の第３立ち上がりエッジがｖo内に２回現れ、先ずＴ１Ｎ３2＝０だけ遅延され、次に、Ｔ１Ｎ３3＝Ｔ１×７だけ遅延され
る。
【００４１】
新たなＮ３nを供給した後に遅延波形が利用可能になる前に、プログラマブル遅延回路７４のセットアップ時間が（Ｔ２に比較して）重要ならば、２個のプログラマブル遅延回路が必要である。図１４は、図１２のブロック７５の代わりに実施可能な遅延線回路７５を示す。遅延線７４ａ及び７４ｂの各々は、入力信号ｖ1及び制御値Ｎ３nを受ける。遅延線７４ｂが偶数順序のＮ３nを処理している間に、遅延線７４ａは、奇数順序のＮ３nを処理する。次の連続した制御値Ｎ３nをレジスタ８２ａ又は８２ｂに蓄積して、夫々遅延線７４ａ及び７４ｂに交互にロードする。アンド・ゲート８４ａ、８４ｂ、オア・ゲート８６、Ｄフリップ・フロップ８８から成る出力ロジックは、遅延線７４ａ及び７４ｂの出力に対してマルチプレックス機能を実行する。この出力ロジックは、遅延線の交互の動作も制御する。
【００４２】
特に、遅延線７４ａの出力信号線８３ａはアンド・ゲート８４ａの入力端に接続され、遅延線７４ｂの出力信号線８３ｂはアンド・ゲート８４ｂの入力端に接続される。フリップ・フロップ８８のＱ及び／Ｑ出力信号は、アンド・ゲート８４ａ及び８４ｂの別の入力信号となる。オア・ゲート８６は、アンド・ゲート８４ａ及び８４ｂの出力信号を組み合わせて、変調された出力信号ｖoを形成する。オア・ゲート８６の出力信号を反転して、フリップ・フロップ８８のクロック入力信号とする。入力信号ｖ1の各サイクル毎に、フリップ・フロップ８８の動作により、遅延線７４ａ及び７４ｂの遅延出力信号を交互に選択する。アンド・ゲート８４ａ及び８４ｂの出力信号を反転して、レジスタ８２ａ及び８２ｂの夫々を付勢する。
【００４３】
上述の如く、出力信号のエッジに応じて、新たな制御値への遷移を行うという本発明の概念により、出力信号内のスプリアス・エッジ、誤配置エッジ又はエッジ喪失を防げる。これらについては、本発明の上述のいくつかの実施例で説明したので、後述では、出力信号内の望ましくないエッジを避けるための付加的な条件について説明する。
【００４４】
図１５は、図１２のプログラマブル遅延回路７４の詳細を示す。このプログラマブル遅延回路７４は、直列接続された遅延部Ｄを含んでおり、各遅延部は、Ｔ２／１６の固定の遅延を入力信号ｖ1に与える。なお、Ｔ２＝１／ｆoである。Ｐ０〜Ｐ１５の一連のタップは、遅延部Ｄ及びマルチプレックサ７３の間に並列に結合されて、マルチプレックサ７３への遅延値Ｎ３n入力に応じて出力信号ｖoを発生する。
【００４５】
図１６のタイミング図は、遅延タップＰ０〜Ｐ１５と、遅延回路７４の出力信号ｖo間の関係を示す。このタイミング図から判る如く、ｖoの立ち下がりエッジの後に、値Ｎ３nは時点Ｔ２／４を変化させる。Ｒ＝Ｔ２／Ｔ１で、Ｔ１がプログラマブル遅延回路の分解能である場合、位相スロープが｜Ｎ３n−Ｎ３n-1｜＜Ｒ／４の限界内であるるので、ｖoの立ち上がりエッジが正しく配置される。
【００４６】
これとは対照的に、図１７は、位相スロープが限界内でない場合に生じる望ましくない結果を示す。限界内にない位相スロープ、即ち、大きすぎる位相変化の結果が、出力信号ｖoにスプリアス・エッジ及び誤配置エッジとなる。新たな値への遷移時間が正しくないと、同様な望ましくない出力の結果となる。正確な遷移時間により、出力信号ｖoがＮ３nの変化の直後及び直前に低となるのを確実にする。図１８は、例えば、Ｔ２／８及びＴ２／２．７の不正確な遷移時間の結果によるスプリアス・エッジ及び誤配置エッジを示す。
【００４７】
プログラマブル・パルス発生器がカウント・ダウン回路である本発明の実施例を図６に示した。図１９のタイミング図は、制御値Ｌnが変化したとき、かかる実施例が、出力信号ｖoのエッジを、ｖoの立ち下がりエッジの後の遷移時間Ｔ／２に正しく配置することを示す。このＴ／２の遷移時間により、位相変化の柔軟性が高まる。
【００４８】
これとは対照的に、図２０は、出力信号ｖoと独立に制御値Ｌnが変化したときに発生する望ましくない結果を示す。この実施例において、代わりに、値Ｌnは、５Ｔ毎に変化する。なお、Ｔは、発振器信号ｖcの周期である。図２０のタイミング図は、Ｌn＝３のときに発生する特別な「スプリアス」エッジを示す。そのときまでに、カウント・ダウン回路がＬn-1＝８の前の値からのカウント・ダウンを終了し、次の値Ｌn+1＝５をロードしているので、Ｌn＝４に関連したエッジがなくなる。
【００４９】
上述の例では、スプリアス・エッジ、誤配置エッジ及びエッジの喪失を防ぐには、制御値の遷移タイミングをプログラマブル・パルス発生器の出力信号に応答させることが必要であることを示している。さらに、限界内の位相スロープと、正確な遷移タイミングが、所望結果を達成するのにも必要である。
【００５０】
本発明のプログラマブル・インターバル・カウンタ３００の特定実施例を図２１に示す。ここでは、ｆc＝１／Ｔ及びＫ＝ｆc／ｆoとなるように、発振器３１０からの入力信号ｖcの周波数ｆcを選択する。なお、ｆoは、出力信号ｖ1の公称周波数である。モジュロＫ機能ブロック３１４により、メモリ３２２に蓄積された値ＮnをＮ’nに変換する。なお、Ｎ’n＝Ｎn  ｍｏｄ  Ｋである。このモジュロ機能は、ＮnからＮ’nまで、Ｋを加算又は減算して、０からＫ−１の範囲内にする。カウンタ３１２は、Ｋの計数を通じて連続的に動作する。各計数において、比較器３１６にて、計数値ＭnをＮ’nの現在の値と比較する。カウンタ３１２の計数値ＭnがＮ’nの値に等しいとき、出力信号ｖ1用のパルスが発生する。出力信号ｖ1のエッジがアドレス・カウンタ３２０を進ませて、遅延線３１８によるＴＫ／２の遅延後に、メモリ３２２内の次のＮnを抽出する。詳細に後述する如く、Ｎ’ｎの次の値を比較器３１６内のＴＫの正確な計数サイクル中に確実に供給して、遅延ＴＫ／２が曖昧になるのを避ける。
【００５１】
この技術は、位相スロープが｜Ｎn+1−Ｎn｜＜Ｋ／２の限界内の限り、適切に動作する。モジュロＫ機能が図６内の回路の差分器４０及び加算器４２を容易に実現するので、この実施例は望ましい。代わりに、モジュロＫ値Ｎ’nをメモリ３２２に蓄積して、必要なメモリの大きさを小さくできる。プログラマブル・インターバル・カウンタ３００は、図５の一般的な実施例の素子２０２、２１０、２１２及び２１４の機能を達成できる点に留意されたい。
【００５２】
図２２に示すように、変調した出力信号ｖ1は、比較器３１６からのパルスを具えている。ｖcの時間ラインは、各インターバルＴに対応するチック・マークを示す。時間ラインＣは、カウンタ３１２によるＫまでの計数の連続サイクルを示す。ここで、各計数インターバルは、Ｔに等しく、ＴＫの計数サイクルは、公称出力パルス期間に等しい。図２２に示す如く、各計数サイクルＴＫの開始に対して、出力パルスが時間差ＴＮn（ＴＮ４及びＴＮ５として示すように）及びＴＮ’nにて生じる。上述の如く、遅延ＴＫ／２により、Ｎ’nの次の値が適切なタイミングで比較器３１６に存在する。Ｎ’n＝２の初期値である計数Ｍn＝Ｎn’のときにｖ１の第１パルス出力が生じる点に留意すれば、上述を理解できよう。ＴＫ／２の遅延を行うことなく、４に等しいＮ’nの次の値をＭnと比較して、ｖ1の時間ラインの点線４００で示すように、Ｍn＝４のときに、パルス出力が２計数後に発生する。その代わり、カウンタ３１２が計数Ｍn＞４まで計数する期間中、次のＮ’n値＝４の変化がＴＫ／２だけ遅延する。Ｍnの計数がＫに達すると、０にリセットし、次の計数サイクルＴＫ内の新たな計数を新たなＮ’n＝４と比較して、正確なパルスを４０２で発生する。
【００５３】
図１５の実施例は、プログラマブル遅延回路７の一形式を示している。別の実施例のプログラマブル遅延回路３４０を図２３に示す。この実施例において、プログラマブル遅延回路３４０は、リング発振器３５０、マルチプレックサ（ＭＵＸ）３５２及びアンド・ゲート３５４を具えている。図２５に詳細に示すリング発振器３５０は、水晶発振器３５７、位相検出器３５９及びリング発振器回路３５０ａを具えている。このリング発振器回路３５０ａは、一連の遅延部３５６を含んでいる。これら遅延部の各々は、ベース・クロック信号ｖcに固定遅延Ｔ１を与える。なお、Ｔ１＝Ｔ２／Ｒであり、Ｔ２＝１／ｆcであり、Ｒは、遅延部３５６の総数に等しい。各遅延部３５６からのタップは、前段からのタップと共にＸＯＲ（排他的オア）ゲート３５８に結合され、同じ周波数であるが互いにサイクルの１／Ｒだけ時間がオフセットされた一連の信号ｖ０c、ｖ１c、ｖ２c、ｖ３cを発生する（図２４参照）。
【００５４】
最終遅延部３５６ｄの反転出力信号を第１遅延部３５６ａの入力端に供給することにより、発振器回路３５０ａは、その出力パターンによるサイクルを繰り返す。図２６のタイミング・ラインを参照すると、第１遅延部３５６ａへの入力は、時間Ｔ２で高であるパルス信号ｖoとして示される。このパルスは、遅延線部３５６を通過し、各遅延線部は、図示のように遅延線信号ｖ１、ｖ２及びｖ３に遅延Ｔ１を与える。また、遅延線信号ｖ３をＴ１だけ遅延させ、反転して、ｖ０の立ち下がりエッジに対応させる。低の信号が再び遅延線部３５６を通過して、遅延線部３５６ｄの後で高に反転されるまで、信号ｖ０は、他の時間Ｔ２の間、低を維持する。図２６に示す如く、遅延線出力信号ｖ０cは、ｖ０及びｖ１に実行されたＸＯＲ機能の結果である。他の遅延線出力信号ｖ１c、ｖ２c及びｖ３cは、ｖ１及びｖ２、ｖ２及びｖ３、並びにｖ３及び／ｖ０に夫々ＸＯＲ機能を実施することにより発生する。
【００５５】
図１５で説明した如きプログラマブル遅延回路の問題は、時間に対する温度変動が遅延線周期をシフトさせるので、遅延期間と入力信号ｖ1の周期との間にミスマッチが生じることである。リング発振器３５０の構成に固有の本来の校正を行って、この周期のミスマッチを防止する。リング発振器３５０の構成が固定遅延Ｔ１のＲ個の一連の遅延部３５６であるので、出力信号ｖcの周期Ｔ２が、Ｔ２＝Ｒ×Ｔ１を保証する。
【００５６】
さらに、時間及び温度による周波数ｆcのドリフトを防止するために、リング発振器３５０ａを水晶発振器３５７に従属させる。位相検出器３５９は、水晶発振器入力をｖ０cと比較して、遅延部３５６の遅延Ｔ１を制御する制御信号ｖdを発生する。
【００５７】
再び図２３において、マルチプレックサ３５２は、このマルチプレックサ３５２へ入力する遅延値Ｎ１nに基づき、遅延信号ｖ０c、ｖ１c、ｖ２c、ｖ３cの１つを選択する。また、リング発振器３５０は、クロック信号ｖcを発生し、このクロック信号を（図１０のカウンタ５４の如き）プログラマブル・インターバル・カウンタの入力に利用することができる。図１０のカウント・ダウン回路５４の荒い分解能の出力ｖ1をアンド・ゲート３５４（図２３）に供給して、図２４のタイミング図に示すように、細かい分解能出力ｖoを決定する。カウント・ダウン回路５４（図１０）からの入力信号ｖ1のエッジから、出力ｖoのパルスをＴ１×Ｎ１nだけ遅延させる点に留意されたい。この実施例の１つの利点は、細かい遅延Ｔ１＝Ｔ２／Ｒが入力発振器であるリング発振器３５０を自動的に校正する点である。出力ｖoのエッジを用いて、図１０のメモリ６０の如きメモリから次のＮ１nを抽出できる。プログラマブル遅延回路３４０が図５の一般的実施例の要素２０２及び２２０の機能を実行できる点に留意されたい。
【００５８】
プログラマブル遅延回路の更に別の実施例を図２７に示す。この実施例のプログラマブル遅延回路３６０は、補間を用いて、２つの時間位置間のより細かな分解能を達成する。これら２つの時間位置は、ｖ1におけるプログラマブル・インターバル・カウンタからのパルス出力から成る２つの隣接位置であり、このパルスは、Ｄフリップ・フロップ３６２によりＴ２だけ遅延されてｖ1’になる。第１パルス成形回路３６４は、ｖ1から三角波パルスｙを形成するが、このパルスｙが図２８に示すように約２×Ｔ２幅の立ち上がり傾斜を有する。同様に、第２パルス成形回路３６６は、ｙからＴ２だけ遅延した三角波パルスｙ’をｖ1’から形成する。デジタル・アナログ変換器（ＤＡＣ）３７２がメモリからの遅延値Ｎ１nを変換して、重み係数ａを発生する。なお、ａ＝Ｎ１n／Ｒであり、Ｒ＝Ｔ２／Ｔ１である。この重み係数ａを用いて、マルチプライア（乗算器）３６８、３７０によりｙ及びｙ’の部分を夫々重み付けする。これらを次に加算器３７４で組み合わせて、時間的にパルスｙ及びｙ’間に配置されたパルスｚを形成する。Ｎ１＝０、１、２及び３で定義される４つの異なる重み値に対するその結果の加算信号ｚを図２８に示す。しきい値スライス回路（スライサ）３７６は、加算信号がスライス・レベルに達するとパルスを開始して、ｚパルスから矩形波パルスｖoを形成する。
【００５９】
出力ｖoのエッジを用いて、図１０のメモリ６０の如きメモリから次のＮ１nを抽出する。図２８に示すように、ｙ及びｙ’の組み合わせの重みづけを決定する遅延値Ｎ１nは、出力ｖo内の遅延Ｎ１×Ｔ１も決定する。分解能Ｔ１は、ノイズ及びタイミング・スキューのみにより制限される。この実施例の回路は、他のプログラマブル遅延回路の実施例よりも複雑であるが、分解能がより高い遅延が可能である。
【００６０】
図２７の実施例を図２３のリング発振器の２つの隣接した位相にも適用できる点に留意されたい。さらに、プログラマブル遅延回路３６０を図５のプログラマブル遅延回路２２０に適用することもできる点に留意されたい。図２１のカウンタの実施例を両方の遅延実施例（図２３及び図２７）と組み合わせて、分解能が荒い、細かい、非常に細かい連続したステージを達成できる。
【００６１】
制御値を決定する上述のアルゴリズム及び数値処理は、本発明をこれらアルゴリズム及び処理に限定するものではない。これらは、上述の実施例と共に位相変調を実際に達成できることを示すために説明したに過ぎない。
【００６２】
本発明を好適な実施例に沿って図示し説明したが、本発明の要旨を逸脱することなく種々の変更が可能なことが当業者には理解できよう。
【００６３】
【発明の効果】
上述の如く本発明によれば、出力信号のエッジに応答して新たな制御値の遷移を作るので、出力信号内にスプリアス・エッジ、誤配置エッジ又はエッジ喪失を避けることができる。また、制御値の遷移が生じるレートが出力信号のエッジの公称周波数のオーダであるため、好ましくは、制御値の遷移が各エッジで生じるので、制御値のシーケンスはダイナミックである。制御値のシーケンスがダイナミックであるので、この位相変調は、広帯域幅及び広いダイナミック・レンジを達成できる。また、本発明の回路は、従来技術よりも、構成が簡単で安価である。よって、本発明は、必要回路が少なく、分解能の校正が改善され、エッジ位置の分解能を高くできる位相変調器及び位相変調方法が得られる。
【図面の簡単な説明】
【図１】本発明の一般的な実施例のブロック図である。
【図２】本発明を用いたシステムにより発生するエッジ位置を時間的に示すタイミング図である。
【図３】位相拘束ループによる従来の位相変調器のブロック図である。
【図４】ダイレクト・デジタル・シンセサイザを用いた従来の位相変調器のブロック図である。
【図５】本発明の実施例のブロック図である。
【図６】本発明の他の実施例のブロック図である。
【図７】図６の位相変調器により発生した変調出力信号のタイミング図である。
【図８】立ち上がりエッジ及び立ち下がりエッジを位置決めするフリップ・フロップによる図６の実施例のブロック図である。
【図９】図８の位相変調器により発生した変調出力信号のタイミング図である。
【図１０】本発明の好適実施例のブロック図である。
【図１１】図１０の位相変調器により可能な細かな分解能のタイミング図である。
【図１２】カウント・ダウン回路を用いない本発明の実施例のブロック図である。
【図１３】図１２の位相変調器により発生する変調出力信号のタイミング図である。
【図１４】２つの遅延線を具えたプログラマブル遅延回路のブロック図である。
【図１５】図１２のプログラマブル遅延回路のブロック図である。
【図１６】正確な遷移タイミングで、制限内の位相スロープである図１５のプログラマブル遅延回路が発生した変調出力信号のタイミング図である。
【図１７】位相スロープが限界外の点を除いて図１６に類似したタイミング図である。
【図１８】遷移時間が不正確な点を除いて図１６に類似したタイミング図である。
【図１９】遷移時間が正確な図６のプログラマブル・インターバル・カウンタが発生した変調出力信号のタイミング図である。
【図２０】遷移時間が不正確な点を除いて図１９に類似したタイミング図である。
【図２１】荒い位相変調を行う本発明の実施例のブロック図である。
【図２２】図２１の位相変調器が発生した変調出力信号のタイミング図である。
【図２３】プログラマブル遅延回路としてリング発振器を有する本発明の実施例のブロック図である。
【図２４】図２３の位相変調器が発生する変調出力信号のタイミング図である。
【図２５】図２３のリング発振器のブロック図である。
【図２６】図２５のリング発振器のタイミング図である。
【図２７】細かな分解能を得るために補間を用いた本発明の他の実施例のブロック図である。
【図２８】図２７の位相変調器が行う時間分解能のタイミング図である。
【符号の説明】
３０、１００  位相変調器
３２、６２  発振器
３４、５４  カウント・ダウン回路
３６、５８、７６  アドレス・カウンタ
３８、６０、７８、２１４、２２４  メモリ
３９、８８  Ｄフリップ・フロップ
４０、５６  差分回路
４２、５５  加算器
５２、７４、２２０  プログラマブル遅延回路
６４、８２  レジスタ
７３、３５２  マルチプレックサ
１１０  プログラマブル・パルス発生器
１１２  制御値信号源
１１４  発振器
２１０  プログラマブル・インターバル・カウンタ
２１２、２２２  数値プロセッサ
３１６  比較器
３１８、３５６  遅延回路
３５０  リング発振器
３５７  水晶発振器
３５９  位相検出器
３６４、３６６  パルス整形回路
３７６  スライス回路
【図１】
0003831032.tif 000003
【図２】
0003831032.tif 000004
【図３】
0003831032.tif 000005
【図４】
0003831032.tif 000006
【図５】
0003831032.tif 000007
【図６】
0003831032.tif 000008
【図７】
0003831032.tif 000009
【図８】
0003831032.tif 000010
【図９】
0003831032.tif 000011
【図１０】
0003831032.tif 000012
【図１１】
0003831032.tif 000013
【図１２】
0003831032.tif 000014
【図１３】
0003831032.tif 000015
【図１４】
0003831032.tif 000016
【図１５】
0003831032.tif 000017
【図１６】
0003831032.tif 000018
【図１７】
0003831032.tif 000019
【図１８】
0003831032.tif 000020
【図１９】
0003831032.tif 000021
【図２０】
0003831032.tif 000022
【図２１】
0003831032.tif 000023
【図２２】
0003831032.tif 000024
【図２３】
0003831032.tif 000025
【図２４】
0003831032.tif 000026
【図２５】
0003831032.tif 000027
【図２６】
0003831032.tif 000028
【図２７】
0003831032.tif 000029
【図２８】
0003831032.tif 000030