(57)【特許請求の範囲】
【請求項１】
一つの回路装置を構成する異なる種類の半導体チップ同士に共通する電極を同一の配列パターンで各チップにおける隣接する２辺の範囲内に集中配置し、前記２辺を整列させて異種半導体チップを積層してこの積層体の端面部分で共通電極の導通接続をなして構成されたことを特徴とするマルチベアチップ実装体。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はマルチチップパッケージ、半導体装置、ならびに電子機器に係り、半導体チップを３次元実装した構成のマルチチップパッケージ、半導体装置、ならびに電子機器に関する。
【０００２】
【従来の技術】
近年、電子機器の高性能化、小型化に伴って１つのパッケージ内に複数の半導体チップを配置してマルチベアチップ実装体を構成し、これを基板に実装しあるいは樹脂封止することによってマルチチップパッケージ(Multi Chip Package)とすることにより、半導体装置の高機能化と小型化とが図られている。そして、マルチチップパッケージには、複数の半導体チップを平面的に並べたものと、複数の半導体チップを厚み方向に積層したものとがある。半導体チップを平面的に並べたマルチチップパッケージは、広い実装面積を必要とするため、電子機器の小型化への寄与が小さい。このため、半導体チップを積層したスタックドＭＣＰの開発が盛んに行われている。
【０００３】
この種のパッケージ構造としては、実開昭６２−１５８８４０号、特開平６−３７２５０号の公報に開示されているように、複数の半導体チップを外形寸法の大きさにしたがってピラミッド状に積層し、各半導体チップの端子電極をワイヤボンディングによって接続する構成となっているのが一般的である。
【０００４】
【発明が解決しようとする課題】
ところが、上記従来構造のマルチチップパッケージでは、積層する順位がチップサイズによって規制されてしまい、積層の自由度が少なくない欠点がある。すなわち、上位に積層されるチップは下位にあるチップよりもサイズが小さくなければならず、同一サイズのチップの積層はできない。また、チップ間の端子電極の接続にワイヤボンディングを利用して行なうが、端子間距離が一定していないため、ワイヤ長さが種々にわたってしまい、ボンディング長さに起因する電気的特性の劣化が生じてしまう問題もある。更に、積層するチップの下位チップは必ず上位チップよりは端子電極の形成領域が露出している必要があり、チップサイズに限定要件があるため、設計自由度が極めて小さいという問題もある。
【０００５】
本発明は、上記従来の問題点に着目し、同一サイズであっても異種サイズであっても半導体チップの３次元実装が容易にできるマルチベアチップ実装体、マルチチップパッケージおよびこれを用いた半導体装置ならびに電子機器を提供することを目的とする。また、電気的特性の劣化を最小にすることのできるマルチベアチップ実装体、マルチチップパッケージおよびこれを用いた半導体装置ならびに電子機器を提供することを目的とする。また、チップサイズに影響を受けずに３次元実装できるようにすることを目的とする。
【０００８】
【課題を解決するための手段】
また、本発明に係るマルチベアチップ実装体は、一つの回路装置を構成する異なる種類の半導体チップ同士に共通する電極を同一の配列パターンで各チップにおける隣接する２辺の範囲内に集中配置し、前記２辺を整列させて異種半導体チップを積層した積層体の端面部分で共通電極の導通接続をなして構成するようにしてもよい。この場合には、少なくとも同一種類の半導体チップは連続積層することができる。
【００１１】
【発明の実施の形態】
以下に、本発明に係るマルチベアチップ実装体、マルチチップパッケージ、半導体装置、ならびに電子機器の具体的実施の形態を図面を参照して詳細に説明する。
【００１２】
図１（１）、（２）は第１の実施形態に係るマルチベアチップ実装体１をプリント基板２に実装した状態の概略斜視図と平面図である。この実施形態に係るマルチベアチップ実装体１は同じサイズの２枚の半導体チップ３Ａ、３Ｂを上下に積層して構成されるているが、上層のチップ３Ａを下層のチップ３Ｂに対して平面位置をずらして積層するようにしている。実施形態では、両チップ３Ａ、３Ｂを縁辺が整合するように積層させた状態から、上層チップ３Ａを下層チップ３Ｂの対角線に沿って平面移動させ、下層チップ３Ｂのチップ端子４Ｂの形成領域が露出するようにして接着積層するようにしている。この場合、チップ端子４Ｂはこの露出縁辺に集中して配置するようにする。また、上層チップ３Ａには下層チップ３Ｂとの共通投影面（図１（２）のハッチング部分）上にあるチップ縁辺にチップ端子４Ａを配列させている。
【００１３】
プリント基板２上に上記した半導体チップ３Ａ、３Ｂを積層した後、ワイヤボンディングにより端子接続をなすが、下層チップ３Ｂのチップ端子４Ｂをプリント基板２に形成されている外部端子５Ｂにワイヤボンディングをなし、しかる後、上層チップ３Ａのチップ端子４Ａをプリント基板２の外部端子５Ａにワイヤボンディングを行なって接続が行なわれる。その後は図示しないが樹脂モールドにより全体を被覆することによりマルチチップパッケージが形成される。
【００１４】
このような実施形態では、マルチベアチップ実装体１を既存のワイヤボンディング技術を用いて形成することができ、同一サイズの半導体チップ３Ａ、３Ｂのマルチチップ化が可能となる。すなわち、上層チップ３Ａをワイヤボンディングする際に、そのチップ端子４Ａが下層チップ３Ｂに対して積層した際の共通投影面上にあるチップ縁辺に集中配列されているので、ボンディングツールによる圧下力を下層チップ３Ｂが支えるので、ワイヤボンディングを利用した実装が可能となるのである。
【００１５】
なお、上層チップ３Ａの平面移動方向は下層チップ３Ｂの対角線に沿った方向としてチップ２辺に端子４Ａを集中配置するようにしているが、チップ端子数が少なければチップ縁辺に沿ったＸ方向もしくはＹ方向に平面移動させて積層し、１辺のみにチップ端子４Ａを配置するようにしてもよい。また、３層以上の多層構造とする場合は、上層チップの端子配列は下位のチップ層との共通投影面上にある縁辺に集中配置する。
【００１６】
図２は実施形態に係るマルチベアチップ実装体１をプリント回路基板１２に実装した状態のマルチチップパッケージ１０の概略斜視図であり、図３はマルチチップパッケージ１０の端子間接続状態の説明断面図である。これらに図示しているように、マルチチップパッケージ１０は、異種サイズの複数の半導体チップ１４Ａ、１４Ｂ、１４Ｃをそれらの隣接する２辺が整列するように上下に積層して構成されている。換言すれば、半導体チップ１４Ａ、１４Ｂ、１４Ｃのサイズの如何に拘わらず、それらの一つのコーナ部分が一致するように積層するのである。この実施形態では、上層には正方形をなす最小半導体チップ１４Ａが配置され、その下位の中間層には一回り大きい正方形サイズの半導体チップ１４Ｂが配置され、最下層の半導体チップ１４Ａは、上記正方形半導体チップ１４Ｂの１辺長さより長い長辺と、正方形半導体チップ１４Ｂの１辺長さよりは短い短辺を有する長方形半導体チップ１４Ｃが配置されるように積層されている。そして、同一サイズの複数の最小半導体チップ１４Ａは縁辺を揃えて連続して積層するようにしている（図示の例では３層）。
【００１７】
このように同一または異種サイズの複数の半導体チップ１４Ａ、１４Ｂ、１４Ｃをそれらの隣接する２辺１６Ｘ、１６Ｙを整列するように一つのコーナが一致するようにして積層させるため、各半導体チップ１４（１４Ａ、１４Ｂ、１４Ｃ）では、次のような構成を採用している。すなわち、各半導体チップ１４Ａ、１４Ｂ、１４Ｃに共通する端子を上記整列された縁辺１６Ｘ、１６Ｙ側に集中させているのである。例えば、半導体チップ１４をメモリ素子として構成した場合、電源ライン、データライン、アドレスラインなどの電極端子、あるいはライトイネーブルなどの制御端子を共通にすることができる。したがって、このような共通端子１８ｎ（ｎ＝１、２、………ｎ）を各半導体チップ１４における整列縁辺１６Ｘ、１６Ｙに集中配置するようにしている。このとき、各半導体チップ１４の共通端子の配列パターンを一致させる。もちろん、端子ピッチ間隔も一定にすることが望ましい。このようにすることにより、各半導体チップ１４が積層されたとき、積層体の端面に配列された端子１８ｎが鉛直方向に１直線に配列される。
【００１８】
各半導体チップ１４を積層するに際して、層間に絶縁接着樹脂２０（図３参照）を介在させることで、チップ間で端子と基板シリコンとの接触による不具合を防止できる。そして、積層チップ１４の端子１８ｎ同士は図３に示しているように、ボンディングワイヤ２２などにより接続して導通をとるようにしている。これは、例えば、各半導体チップ１４の端子１８ｎの配列縁辺１６Ｘ、１６Ｙの部分に傾斜面を形成し、端子１８ｎ上にメタライズ層２４を形成して傾斜面に延設し、このメタライズ層２４を利用してワイヤボンディングを施し、プリント回路基板１２に形成している外部電極端子２６に対してワイヤボンディングにより接続をなせばよい。
【００１９】
また、積層チップ１４間の端子１８ｎ同士を導通接続する構成としては、図４に示すような方法も採用できる。これは図４（１）に示しているように、各半導体チップ１４の共通端子１８ｎを開口するようにチップ縁辺にＶ字溝２８を形成し、積層した後にこのＶ字溝２８が一直線に配列されるため、このＶ字溝２８にハンダなどの導電金属３０を埋め込んで導通をとるようにしてもよい。
【００２０】
このようにして形成されたマルチベアチップ実装体１は、プリント回路基板１２に実装されてマルチチップパッケージ１０とされ、プリント回路基板１２の端縁に設けたコネクタ端子３２と共通電極１８ｎとが配線ライン３４によって接続される。これにより機能をもった半導体装置３６が作製される。かかるマルチチップパッケージ１０では、異種サイズの半導体チップ１４は隣接する２辺１６Ｘ、１６Ｙに共通端子１８ｎを集中配置するように設計作製し、これらの２辺１６Ｘ、１６Ｙが整列するようにコーナを一致させて積層する構成を採用しているので、ピラミッド状にチップ積層しなくてもよく、積層作業を極めて簡易に行なわせることができる。そして、積層にはチップサイズによる制限は無いので、積層順位を任意に設定でき、パッケージ設計の自由度は著しく増大する。また、積層されるチップ１４の共通端子１８ｎ同士の接続距離は上下間で共通にすることができ、ボンディングワイヤ２２の長さも最短となる。この結果、電気的な特性の劣化を最小に抑えることができるのである。マルチチップパッケージ１０の揃えた縁辺１６Ｘ、１６Ｙ以外の箇所では凹凸端面となるが、これらは樹脂モールドによって外形を整えることができるので、何ら問題はない。
【００２１】
なお、上記構成では、サイズが異なる半導体チップ１４Ａ、１４Ｂ、１４Ｃを積層するものとして述べたが、サイズの如何に拘わらず、一つの回路装置を構成する異なる種類の半導体チップを対象とし、これらに共通する電極を同一の配列パターンで各チップにおける隣接する２辺の範囲内に集中配置し、前記２辺を整列させて異種半導体チップを積層してこの積層体の端面部分で共通電極の導通接続をなすようにしてもよい。この場合においても、前述した半導体チップ１４Ａの場合と同様に、同一種類の半導体チップは連続積層させるようにすればよい。
【００２２】
図５には、本発明の実施の形態に係る半導体装置１１００を実装した回路基板１０００を示している。回路基板１０００には、例えばガラスエポキシ基板等の有機系基板を用いることが一般的である。回路基板１０００には、例えば銅からなるボンディング部が所望の回路となるように形成されている。そして、ボンディング部と半導体装置１１００の外部電極とを電気的に接続することでそれらの電気的導通が図られる。
【００２３】
なお、半導体装置１１００は、実装面積をベアチップにて実装する面積にまで小さくすることができるので、この回路基板１０００を電子機器に用いれば電気機器自体の小型化が図れる。また、同一面積内においては、より実装スペースを確保することができ、高機能化を図ることも可能である。
【００２４】
そして、この回路基板１０００を備える電子機器として、図６にノート型パーソナルコンピュータ１２００を示している。前記ノート型パーソナルコンピュータ１２００は、高機能化を図った回路基板１０００を備えているため、性能を向上させることができる。
【００２５】
【発明の効果】
以上説明したように、本発明は同一または異種サイズの複数の半導体チップを平面的にずらして積層して共通上層チップのチップ端子を共通投影面上にあるチップ縁辺に集中して配置し、あるいはそれらの隣接する２辺を整列して積層し、各半導体チップに共通する端子を上記整列された縁辺側に集中させ、集中配置された積層チップ間の端子同士を積層体の端面部分で導通接続した構成としたので、半導体チップの３次元実装が容易にできるとともに、電気的特性の劣化を最小にすることのできるマルチベアチップ実装体、マルチチップパッケージおよびこれを用いた半導体装置ならびに電子機器とすることができる。
【図面の簡単な説明】
【図１】第１実施形態に係るマルチベアチップ実装体を実装した半導体装置の斜視図およびボンディングワイヤを省略した平面図である。
【図２】第２実施形態に係るマルチベアチップ実装体を実装した半導体装置の斜視図である。
【図３】同マルチチップパッケージの端子間接続状態を示す断面図である。
【図４】同マルチチップパッケージの端子間接続の他の形態の説明図であり、（１）図は分解斜視図、（２）図は積層状態の説明斜視図である。
【図５】実施形態に係るマルチベアチップ実装体またはマルチチップパッケージの回路基板への適用例の説明図である。
【図６】実施形態に係るマルチベアチップ実装体またはマルチチップパッケージの電子機器への適用例の説明図である。
【符号の説明】
１              マルチベアチップ実装体
２              プリント回路基板
３Ａ            上層半導体チップ
３Ｂ            下層半導体チップ
４Ａ            上層チップ端子
４Ｂ            下層チップ端子
５Ａ、５Ｂ      外部電極端子
１０              マルチチップパッケージ
１２              プリント回路基板
１４（１４Ａ、１４Ｂ、１４Ｃ）  半導体チップ
１６Ｘ、１６Ｙ    整列縁辺
１８ｎ            共通端子
２０              絶縁接着樹脂
２２              ボンディングワイヤ
２４              メタライズ層
２６              外部電極端子
２８              Ｖ字溝
３０              導電金属
３２              コネクタ端子
３４              配線ライン
３６              半導体装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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