(57)【特許請求の範囲】
【請求項１】
ワード線に接続されたメモリセルを有し、前記メモリセルからデータを読み出す読み出し及び前記メモリセルにデータを書き込む複数のメモリバンクと、
テストモード時と通常モード時とでサイクルタイムが異なるクロック信号に同期して入力されるコマンドを受け、そのコマンドがリードコマンドであるかライトコマンドであるかを検知し、リードコマンドまたはライトコマンドを検知した際に前記複数のメモリバンクにおける読み出し動作または書き込み動作を可能にする第１の制御信号を出力するコマンドデコーダ回路と、
前記複数のメモリバンク毎に設けられ、前記コマンドデコーダ回路から出力される前記第１の制御信号を受け、第１の制御信号に応じて、各メモリバンクをアクティブ制御するための第２の制御信号を活性化し前記複数のメモリバンクに出力する複数のバンク選択回路と、
前記複数の各バンク選択回路に接続され、前記第２の制御信号が活性化された後に、活性化された前記第２の制御信号を非活性化する制御を前記クロック信号をカウントすることにより行い、テストモード時では前記クロック信号を第１の数だけカウントした後に前記第２の制御信号を非活性化させ、通常モード時には前記クロック信号を前記第１の数よりも多い第２の数だけカウントした後に前記第２の制御信号を非活性化させるように制御する複数のバンクタイマ回路
とを具備したことを特徴とする同期型半導体記憶装置。
【請求項２】
前記メモリセルが、セルトランジスタとセルキャパシタとから構成されていることを特徴とする請求項１記載の同期型半導体記憶装置。
【請求項３】
前記テストモードは不良のメモリセルをスクリーニングするテストモードであることを特徴とする請求項１記載の同期型半導体記憶装置。
【請求項４】
前記バンク選択回路は、前記第１の制御信号と前記バンクタイマ回路の出力信号とが供給されるフリップフロップ回路を含んで構成されていることを特徴とする請求項１記載の同期型半導体記憶装置。
【請求項５】
前記複数の各バンク選択回路から出力される前記第２の制御信号を受け、前記第２の制御信号に応じて、前記複数のメモリバンクのうち対応するメモリバンク内の前記ワード線の選択動作を可能にするワード線駆動イネーブル回路をさらに有することを特徴とする請求項１記載の同期型半導体記憶装置。
【請求項６】
前記バンクタイマ回路は、前記第２の制御信号が活性化された後に、
テストモード時では前記クロック信号を１．５クロック分カウントした後に前記第２の制御信号を非活性化させ、
通常モード時には前記クロック信号を３クロック分カウントした後に前記第２の制御信号を非活性させることを特徴とする請求項１記載の同期型半導体記憶装置。
【請求項７】
前記バンクタイマ回路は、前記テストモード時にテストモードの設定状態に応じて前記第２の制御信号の活性化期間を調整する手段を有することを特徴とする請求項１記載の同期型半導体記憶装置。
【請求項８】
前記バンクタイマ回路は、
前記第２の制御信号に同期した第３の制御信号を前記クロック信号に同期して順次シフトする多段接続された複数のシフト回路と、
前記複数のシフト回路の任意のシフト段のシフト出力信号を第４の制御信号に応じて選択する選択回路とを有することを特徴とする請求項１記載の同期型半導体記憶装置。
【請求項９】
前記バンクタイマ回路は、
前記選択回路から選択出力される前記シフト出力信号を、テストモードの設定状態に応じて所定期間遅延させる遅延回路を有することを特徴とする請求項８記載の同期型半導体記憶装置。
【請求項１０】
前記バンクタイマ回路は、
前記第２の制御信号に同期した第３の制御信号を前記クロック信号に同期して、前記クロック信号の半ビット分ずつ順次シフトして出力する多段接続された複数の半ビットシフト回路と、
前記複数の半ビットシフト回路のシフト出力信号のうち、前記第３の制御信号が前記クロック信号の１．５クロック分シフトされた第１のシフト出力信号を前記テストモードの際に選択する第１の選択回路と、
出力ノードが上記第１の選択回路の出力ノードに接続され、前記複数の半ビットシフト回路のシフト出力信号のうち、前記第３の制御信号が前記クロック信号の３クロック分シフトされた第２のシフト出力信号を前記通常モードの際に選択する第２の選択回路とを有することを特徴とする請求項１記載の同期型半導体記憶装置。
【請求項１１】
ワード線に接続されたメモリセルを有し、前記メモリセルからデータを読み出し及び前記メモリセルにデータを書き込む複数のメモリバンクが設けられた同期型半導体記憶装置において、
テストモード時と通常モード時とでサイクルタイムが異なるクロック信号に同期して入力されるコマンドを受け、そのコマンドがリードコマンドであるかライトコマンドであるかを検知し、リードコマンドまたはライトコマンドを検知した際に前記複数のメモリバンクにおける読み出し動作または書き込み動作を可能にする第１の制御信号を出力し、
前記複数の各メモリバンクをアクティブ制御するための第２の制御信号を、前記第１の制御信号に応じて活性化し、
前記第２の制御信号が活性化された後に、活性化された前記第２の制御信号を非活性化する制御を前記クロック信号をカウントすることにより行い、テストモード時では前記クロック信号を第１の数だけカウントした後に前記第２の制御信号を非活性化させ、通常モード時には前記クロック信号を前記第１の数よりも多い第２の数だけカウントした後に前記第２の制御信号を非活性化させるように制御することを特徴とする同期型半導体記憶装置の動作方法。
【請求項１２】
前記テストモードは不良のメモリセルをスクリーニングするテストモードであることを特徴とする請求項１１記載の同期型半導体記憶装置の動作方法。
【請求項１３】
前記第２の制御信号が活性化された後に、
テストモード時では前記クロック信号を１．５クロック分カウントした後に前記第２の制御信号を非活性化させ、
通常モード時には前記クロック信号を３クロック分カウントした後に前記第２の制御信号を非活性させることを特徴とする請求項１１記載の同期型半導体記憶装置の動作方法。
【請求項１４】
前記テストモード時にテストモードの設定状態に応じて前記第２の制御信号の活性化期間を調整することを特徴とする請求項１１記載の同期型半導体記憶装置の動作方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、高速ランダムサイクル方式の外部クロック同期型半導体記憶装置及びその動作方法に係り、特にランダムサイクルタイムのリストア期間及びプリチャージ期間を決定しているロウ系制御回路におけるバンクタイマ回路の改良に関する。
【０００２】
【従来の技術】
近年、情報技術化（IT化）が進むに連れて半導体メモリに対する需要が益々高くなり、それに伴って半導体メモリの高速化が要求されている。そうした流れのなかで、EDOメモリ等のような外部クロック信号に非同期のメモリに代わって、外部クロック信号に同期したシンクロナスDRAM(以下、SDRAMと称する)が多用されるようになってきた。
【０００３】
このSDRAMには、外部クロック信号の立ち上がりエッジのみに同期してデータを出力するシングルデータレートSDRAM(以下、SDR SDRAMと称する)と、外部クロック信号の立ち上がり及び立ち下りエッジの両方に同期してデータを出力することでSDR SDRAMの２倍のデータ転送レートを可能にしたダブルデータレートSDRAM(以下、DDR SDRAMと称する)の２種類がある。
【０００４】
DDR SDRAMにおけるデータレートの高速化を図るには、メモリコア部におけるランダムサイクル時間(tRC)を高速にする必要がある。つまり、あるアドレスで選択されているメモリセルから、別のロウアドレス（異なるワード線）に対応したメモリセルのアクセスは、セルデータの破壊読出しを伴い、リストア動作及びプリチャージ動作が必要なため、高速化が困難であった。
【０００５】
このため、コア・アーキテクチャを改善し、内部動作をパイプライン化することにより、ランダムサイクル時間を大幅に改善したファースト・サイクルRAM（fast cycle RAM）が開発された。
【０００６】
ファースト・サイクルRAMでは、データの書き込み（WRITE）、データの読み出し（READ）、リフレッシュ（REFRESH）等の動作モードは、ファーストコマンドとセカンドコマンドの組み合わせによって設定される。
【０００７】
例えば、図１１に示すように、外部クロック信号に同期させてファーストコマンドとしてRDAを、セカンドコマンドとしてLALを入力することで、読み出しモード(READ)が設定される。また、ファーストコマンドとしてWRAを、セカンドコマンドとしてLALを入力することで、書き込みモード（WRITE）が設定される。
【０００８】
ここでファースト・サイクルRAMにおける読み出しモード時の一連の動作を簡単に説明する。
【０００９】
図１２はファースト・サイクルRAMにおけるメモリセルアレイとセンスアンプ回路とを含む一部回路の構成を示している。
【００１０】
データを読み出すアドレスに対応するワード線WL（WL1，WL2…）が選択され、このワード線WLに接続されたメモリセルCEL（CEL1，CEL2…）から微小電位がビット線BLあるいはbBLに読み出される。ビット線BL、bBLはそれぞれ、プリチャージ・イコライズ回路201により予め固定電位VBLEQにプリチャージされている。そして、セルデータに応じた微少電位がメモリセルから読み出されることにより、ビット線対BL、bBL間に微少な電位差が生じる。この微少電位差が、Ｐチャネル側及びＮチャネル側センスアンプからなるセンスアンプ回路202で増幅され、データとして出力される。
【００１１】
データが読み終わった後は、ワード線WLの電位が下げられ、プリチャージ・イコライズ回路201によりビット線対BL、bBLがそれぞれ固定電位VBLEQにプリチャージされる。
【００１２】
つまり、データの読み出し、書き込みに関わらずに、メモリセルをアクセスする一連の動作には、ワード線WLを選択して高電位にする時間(tRAS:リストア時間)と、ビット線対BL、bBLをプリチャージする時間(tRP:プリチャージ時間)とが必要になる。従って、あるアドレスがアクセスされてから(tRAS＋tRP)後にならなければ、次の異なるアドレスをアクセスすることは出来ない。なぜなら、ワード線が多重選択されてしまうからである。
【００１３】
この理由は全メモリセルを共通に制御しているからであり、メモリを例えばBANK0〜BANK3からなる４個のバンクに分割し、それぞれのバンクを独立に制御することにより、例えばバンクBANK0にあるメモリセルにアクセスしていても、直ちに異なるバンクBANK1のメモリセルへアクセスすることが可能になる。
【００１４】
ここで、複数のバンクを有するファースト・サイクルRAMについて、上記したデータ読み出し時の動作に戻って考えてみる。読み出し時のファーストコマンドRDAを受けると同時に、どのバンクへアクセスするかを決めるバンクアドレスが入力される。従って、ファーストコマンドを受けた後は、入力されたバンクアドレスに対応したバンクが選択される。ここで、バンクが選択されている期間の長さはワード線が駆動されている期間の長さと等価である。バンクを選択するための信号BKは、ある時間が経過すると自動的にバンクを非選択とするように制御される。この制御を行うのがバンクタイマ回路であり、バンクタイマ回路は上記リストア時間（tRAS）とプリチャージ時間（tRP）の開始タイミングとを決定している。
【００１５】
図１３は従来のバンクタイマ回路の構成を示している。このバンクタイマ回路には、抵抗素子と容量素子とを用いて構成されたRC遅延回路211が設けられる。このRC遅延回路211ではRC時定数で決まった遅延時間が設定され、この遅延時間によってリストア時間とプリチャージ時間の開始タイミングとが決定される。なお、RC遅延回路211における遅延時間は、テストモード状態に応じて任意の値に設定することができる。
【００１６】
次に、図１４の信号波形図を参照しながら図１３のバンクタイマ回路の動作を説明する。バンク非選択時には信号BKbは“Ｌ”レベルである。このとき、信号BKbを受けるインバータ212の出力は“Ｈ”レベルである。上記インバータ212の出力を受けるインバータ213の出力は“Ｌ”レベルとなり、ＰチャネルのMOSトランジスタ214がオンし、縦続接続された奇数個（例えば３個）のインバータ215の初段のインバータの入力が“Ｈ”レベルとなり、終段のインバータの出力は“Ｌ”レベルとなる。従って、NORゲート216の出力である信号BNKTMRbは“Ｌ”レベルとなる。また、上記信号BNKTMRbはNORゲート217の一方入力端子に供給されると共に縦続接続された奇数個（例えば５個）のインバータからなる遅延回路218を介してNORゲート217の他方入力端子に供給されるので、このNORゲート217の出力を反転するインバータ219から出力される信号FCRTMRbは“Ｈ”レベルとなる。
【００１７】
次にファーストコマンド（1st Command）を受けて信号BKbが“Ｈ”レベルになると、インバータ212の出力が“Ｌ”レベルになり、NORゲート216の出力である信号BNKTMRbは“Ｈ”レベルになる。このとき、信号FCRTMRbは“Ｈ”レベルのまま変化しない。
【００１８】
一方、インバータ212の出力が“Ｌ”レベルになり、インバータ213の出力が“Ｈ”レベルになると、ＮチャネルのMOSトランジスタ220がオンし、縦続接続された奇数個のインバータ215の初段のインバータの入力が、RC遅延回路211で設定された遅延時間（RC Delay）の後に“Ｈ”レベルから“Ｌ”レベルに変化し、終段のインバータ215の出力が“Ｈ”レベルとなる。従って、NORゲート216の出力である信号BNKTMRbは“Ｈ”レベルから“Ｌ”レベルに変化し、さらに信号FCRTMRbが“Ｈ”レベルから“Ｌ”レベルに変化する。信号BNKTMRbが“Ｈ”レベルから“Ｌ”レベルに変化した後、遅延回路218の出力が“Ｌ”レベルから“Ｈ”レベルに変化することで、NORゲート217の出力が“Ｌ”レベルに変化し、さらに信号FCRTMRbが“Ｌ”レベルから“Ｈ”レベルに変化する。また、信号FCRTMRbは別の回路へ入力されており、この信号FCRTMRbが“Ｈ”レベルから“Ｌ”レベルに変化した後に信号BKbが“Ｌ”レベルに落とされ、一連の動作が終わる。
【００１９】
すなわち、上記バンクタイマ回路は、信号BKbが“Ｈ”レベルに立ち上がってから、RC遅延回路211におけるRC時定数で決まった遅延時間（RC Delay）が過ぎると、自動的に信号BKbを“Ｌ”レベルに落としに行くように動作する。
【００２０】
ところで、図１３に示す従来のバンクタイマ回路では、RC遅延回路211で抵抗素子が使用されている。一般的に抵抗素子はプロセス依存が強い。つまり製造プロセスによるばらつきが大きく、また温度、電圧依存性等の外的要因によるばらつきも大きい。このため、RC遅延回路211における遅延時間にばらつきが生じる。ここで、RC遅延回路211の遅延時間のばらつきによるメモリセルのリストアへの影響を先の図１２の回路と、図１４の信号波形図及び図１５の信号波形図を用いて説明する。
【００２１】
図１５（ａ）、（ｂ）に示した波形は、図１２中の２個のメモリセルCEL1、CEL2に対して“１”データを書き込む場合をそれぞれ想定している。ファーストコマンド（ここではWRA）が入るまでは、制御信号EQLrは“Ｈ”レベルであり、ビット線BL（bBL）はVBLEQレベルにイコライズされている。ファーストコマンドが入ると制御信号EQLrが“Ｌ”レベルに落ち、ビット線BL（bBL）がプリチャージ・イコライズ回路201から切り離され、ワード線WL1が“Ｈ”レベルになる。すると選択されたメモリセルCEL1からデータがビット線BLに転送され、ビット線BLとbBLとの間に微小な電位差が生じる。この微小電位差をセンスアンプ回路202で増幅した後、制御信号CSLを“Ｈ”レベルにし、“１”データをデータ線LDQに転送する。この制御信号CSLが“Ｈ”レベルになってからメモリセルへのリストア動作（RAS Restore）が始まる。
【００２２】
その後、ある時間が経つとバンクタイマ回路の出力に応じてワード線WL1を“Ｌ”レベルへ落としにいく制御が行われる。メモリセルCEL2についても同様に書き込みデータが転送される。
【００２３】
ここで問題になるのがワード線WLが“Ｌ”レベルに落ちるタイミングである。RC遅延を用いた従来のバンクタイマ回路では、そのRC遅延量によりワード線WLを落としにいくタイミングが決まる。上述したように、抵抗素子の値は製造プロセスや電圧、温度によるばらつきが大きいために、ワード線WLの落ちるタイミングもばらつくことになる。
【００２４】
このばらつきにより、ワード線WL1の“Ｈ”レベル期間が長くなるような場合（tCKのロングサイクル）には、図１５（ａ）に示すように、メモリセルCEL1、CEL2に対して十分な“１”データの書き込みが行われる。
【００２５】
しかし、上記のばらつきにより、ワード線WL1の“Ｈ”レベル期間が短くなるような場合（tCKのショートサイクル）には次のような問題が生じる。つまり、図１５（ｂ）に示すように、ワード線WL1の“Ｈ”レベル期間が短くなれば、その分だけリストア時間が短くなり、リストア不足（メモリセルへの書き込み不足）が生じて、次のサイクルでのセンスマージンが確保できなくなる。
【００２６】
さらに、図１３に示す従来のバンクタイマ回路では、RC時定数による遅延量に応じたタイミングでバンクを落としにいく制御をしているので、サイクルタイムtCKの長短に関わらず一定間隔でバンクが落とされる。
【００２７】
これは、サイクルタイムtCKがロングサイクルの時、つまりRC遅延量よりも、ファーストコマンドからセカンドコマンドの“Ｌ”エッジまでの時間の方が長い場合に問題が生じる。
【００２８】
ビット線BL、bBLからデータ線LDQ、bLDQにデータを転送するための信号CSLはセカンドコマンドの“Ｌ”エッジに同期して生成される。このため、図１６（ａ）の信号波形図に示すように、通常動作時（Normal function）にサイクルタイムtCKがショートサイクルの場合には、制御信号CSLが立った後に信号BKが“Ｌ”レベルになってバンクが落とされるので問題は発生しない。しかし、図１６（ｂ）の信号波形図に示すように、サイクルタイムtCKがロングサイクルの場合、制御信号CSLが立つ前に信号BKが“Ｌ”レベルになってバンクが落とされるために、データが正しく転送されなくなるという問題が生じる。なお、図１６（ａ）、（ｂ）中の信号VCLKは外部クロック信号であり、信号bACTVはバンクをアクティブにするための制御信号であり、信号BKは信号BKbに同期した信号である。
【００２９】
上記のような問題を解消するために本出願人は特願2001-28411の明細書及び図面に記載されているような同期型バンクタイマ回路を提案した。この同期型バンクタイマ回路の構成を図１７に示す。
【００３０】
このバンクタイマ回路は、外部クロック信号から生成された内部クロック信号CLKINDRVTから互いに相補なレベルのクロック信号CKTRCNT、bCKTRCNTを生成するクロック発生回路221と、信号BKbを順次反転して信号BKdelayを発生する縦続接続された２個のインバータ222、223と、信号BKdelayをそれぞれクロック信号CKTRCNT、bCKTRCNTの半ビットずつ順次遅延して後段にシフトしていく多段接続された６個の半ビットシフト回路224〜229と、上記信号BKdelayと最後段の半ビットシフト回路229の出力CLKRMRDEFとから信号FCRTMRbを生成するインバータ230及びNANDゲート231からなる論理回路とから構成されている。
【００３１】
次に、図１７に示す同期型バンクタイマ回路の動作を図１８の信号波形図を用いて説明する。
【００３２】
まず、信号BKbが“Ｌ”レベルのとき、信号CLKTMRDEF、FCRTMRbは共に“Ｈ”レベルである。次にクロック信号CLKINDRVTに同期してファーストコマンド（1st Command）を受けて信号BKbが“Ｈ”レベル（バンク選択状態）になり、この後、信号BKbが６個の半ビットシフト回路224〜229により順次シフトされ、クロック信号CKTRCNT、bCKTRCNTの３クロック後に信号CLKTMRDEF及び信号FCRTMRbが順次“Ｌ”レベルに落ちる。そしてRC遅延素子を使用した図１３に示す従来のバンクタイマ回路と同様に、信号FCRTMRbが別の回路に供給され、この信号RCRTMRbが“Ｈ”レベルから“Ｌ”レベルに変化した後に信号BKbが“Ｌ”レベルに落とされる。信号BKbが“Ｌ”レベルに落ちると、信号CLKTMRDEF及び信号FCRTMRbは“Ｈ”レベルになり一連の動作が終わる。
【００３３】
つまり、図１７のバンクタイマ回路は、信号BKbが“Ｈ”レベルになってから３クロック後に信号BKbを自動的に落としにいくように動作する。すなわち、図１７に示すクロック同期型のバンクタイマ回路では、図１９（ａ）、（ｂ）の信号波形図に示すように、tCKショートサイクル、tCKロングサイクルに関わらずに、ファーストコマンドが入ってから３クロック後にワード線WLを落としにいく制御が行われるので、制御信号CSLが立つ前にワード線WLが落ちるという心配はない。
【００３４】
また、信号BKbの立下りをクロック信号に同期して制御しているので、RC遅延回路を使用していた図１３のバンクタイマ回路のようなプロセス依存性（抵抗値のばらつき等）、電源電圧性や温度依存性も小さく、かつtCKロングサイクルではリストア時間が十分に確保できるという利点もある。
【００３５】
しかし、図１７のバンクタイマ回路には、クロック信号に同期しているために生じる問題がある。それはダイソートテストによるメモリセルのスクリーニング時に、BS抵抗等による不良のスクリーニングが出来ないことである。
【００３６】
ここで、BS抵抗とは、図２０に示すように、メモリセル内のセルトランジスタ241とセルキャパシタ242との間、つまりストレージノード243上に出来る寄生抵抗であり、プロセスに依存する抵抗である。
【００３７】
次にこのBS抵抗によって生じる問題点を図２１を参照して説明する。図２１はBS抵抗を考慮した場合のメモリセルのリストアとプリチャージの様子を示す信号波形図である。BS抵抗で問題になるのは、その抵抗値とビット線BLの寄生容量値（図２０中の符号244で示す）とからなるRC遅延によるメモリセルセルのリストア不足である。つまり、BS抵抗値が大きくなると、RC遅延により、メモリセルへ再書き込み（リストア：RAS Restore）するのに時間がかかってしまう。
【００３８】
図２１（ａ）に示すように、tCKロングサイクルでは、BS抵抗によりRC成分が増加してもリストア時間が十分にあるので、図中の実線で示すBS抵抗を考慮したメモリセルCE1に対するリストアレベルは、破線で示す理想的なリストアレベルに達する。つまり、tCKロングサイクルでは、メモリセルCE1に対して十分な書き込みができる。
【００３９】
しかし、図２１（ｂ）に示すように、tCKショートサイクルではBS抵抗の影響が大きく現れる。つまり、図中の実線で示すBS抵抗を考慮したメモリセルCE1に対するリストアレベルは、破線で示す理想的なリストアレベルよりも大きく下回り、メモリセルCE1のリストア不足が顕著になる。
【００４０】
製造プロセスによりBS抵抗値が増加した場合に、ダイソートテスト時にそのメモリセルをスクリーニングしたいが、ダイソートテストではそのテストの性質上、比較的低速なテスタを使用せざるを得ないのが一般的である。ダイソートテストで使用されるテスタのサイクルタイムtCKは、テスタにも依存するがおよそ32ns以上とロングサイクルである。このため、低速なテスタを用いたのでは、BS抵抗等の不良メモリセルをスクリーニングできない。
【００４１】
従って、パッケージに封入されたあとの高速テスタによるテストを待たなければこの不良はスクリーニングされないために、リダンダンシ機能を用いた救済が行えず歩留まりが落ちてしまう。
【００４２】
【発明が解決しようとする課題】
このように従来の同期型バンクタイマ回路が設けられた同期型半導体記憶装置では、メモリセルに対するリストア時間及びプリチャージ時間の開始タイミングを決定するための外部クロック信号の数が固定されているために、ダイソートテスト時等のようにサイクルタイムが比較的ロングサイクルで動作させてスクリーニングを行うと、不良のメモリセルをスクリーニングすることができないという問題がある。
【００４３】
この発明は上記のような事情を考慮してなされたものであり、その目的は、メモリセルに対するリストア時間及びプリチャージ時間の開始タイミングが製造プロセス、電源電圧や温度等によってばらつかず、かつダイソートテスト等のようにサイクルタイムが比較的ロングサイクルで動作させてメモリセルのスクリーニングを行うことが可能な同期型半導体記憶装置及びその動作方法を提供することである。
【００４４】
【課題を解決するための手段】
この発明の同期型半導体記憶装置は、ワード線に接続されたメモリセルを有し、前記メモリセルからデータを読み出す読み出し及び前記メモリセルにデータを書き込む複数のメモリバンクと、テストモード時と通常モード時とでサイクルタイムが異なるクロック信号に同期して入力されるコマンドを受け、そのコマンドがリードコマンドであるかライトコマンドであるかを検知し、リードコマンドまたはライトコマンドを検知した際に前記複数のメモリバンクにおける読み出し動作または書き込み動作を可能にする第１の制御信号を出力するコマンドデコーダ回路と、前記複数のメモリバンク毎に設けられ、前記コマンドデコーダ回路から出力される前記第１の制御信号を受け、第１の制御信号に応じて、各メモリバンクをアクティブ制御するための第２の制御信号を活性化し前記複数のメモリバンクに出力する複数のバンク選択回路と、前記複数の各バンク選択回路に接続され、前記第２の制御信号が活性化された後に、活性化された前記第２の制御信号を非活性化する制御を前記クロック信号をカウントすることにより行い、テストモード時では前記クロック信号を第１の数だけカウントした後に前記第２の制御信号を非活性化させ、通常モード時には前記クロック信号を前記第１の数よりも多い第２の数だけカウントした後に前記第２の制御信号を非活性化させるように制御する複数のバンクタイマ回路とを具備したことを特徴とする。
【００４５】
この発明の同期型半導体記憶装置の動作方法は、ワード線に接続されたメモリセルを有し、前記メモリセルからデータを読み出し及び前記メモリセルにデータを書き込む複数のメモリバンクが設けられた同期型半導体記憶装置において、テストモード時と通常モード時とでサイクルタイムが異なるクロック信号に同期して入力されるコマンドを受け、そのコマンドがリードコマンドであるかライトコマンドであるかを検知し、リードコマンドまたはライトコマンドを検知した際に前記複数のメモリバンクにおける読み出し動作または書き込み動作を可能にする第１の制御信号を出力し、前記複数の各メモリバンクをアクティブ制御するための第２の制御信号を、前記第１の制御信号に応じて活性化し、前記第２の制御信号が活性化された後に、活性化された前記第２の制御信号を非活性化する制御を前記クロック信号をカウントすることにより行い、テストモード時では前記クロック信号を第１の数だけカウントした後に前記第２の制御信号を非活性化させ、通常モード時には前記クロック信号を前記第１の数よりも多い第２の数だけカウントした後に前記第２の制御信号を非活性化させるように制御することを特徴とする。
【００４６】
【発明の実施の形態】
以下、図面を参照してこの発明の実施の形態を詳細に説明する。
【００４７】
図１はこの発明の一実施の形態に係る同期型半導体記憶装置全体の概略的な構成を示すブロック図である。なお、この実施の形態ではメモリバンクがBANK0〜BANK3の４個の場合を示しているが、これに限らずメモリバンクは４個以上もしくは以下であってもよい。
【００４８】
入力レシーバ11は、それぞれ外部から供給される相補なクロック信号VCLK，VbCLK、ファーストコマンドVFN及びセカンドコマンドVBCS、２ビットのバンクアドレスVBA<0:1>及びメモリセル選択用の１５ビットのアドレスVA<0:14>を受ける。上記入力レシーバ11で受けた信号、コマンド及びアドレスはラッチ回路12に送られ、ここでそれぞれラッチされる。なお、上記２つのコマンドVFN，VBCSは、クロック信号VCLK，VbCLKに同期して入力される。また、バンクアドレスはファーストコマンド入力時に、同時に入力される。
【００４９】
ラッチ回路12でラッチされたコマンドはコマンドデコーダ（コマンドDEC）13に送られる。コマンドデコーダ13は、ラッチされたコマンドを検知してデコードし、リードコマンド及びライトコマンドを検知した際には、後述するメモリセルアレイ内のメモリセルからデータを読み出す際に使用されるリード制御信号READ、メモリセルに対してデータを書き込む際に使用されるライト制御信号WRITEや、リード／ライト時に４個のメモリバンクBANK0〜BANK3をアクティブにするための制御信号bACTV等、種々の制御信号を生成する。これらの制御信号は４個のメモリバンクBANK0〜BANK3に並列に供給される。
【００５０】
上記ラッチ回路12でラッチされたバンクアドレスはバンクアドレスデコーダ（BS DEC）14に送られる。バンクアドレスデコーダ14はバンクアドレスをデコードし、４個のメモリバンクBANK0〜BANK3を選択するためのバンク選択信号BANKS0〜BANKS3のいずれかを活性化する。これらバンク選択信号BANKS0〜BANKS3はメモリバンクBANK0〜BANK3にそれぞれ供給される。
【００５１】
また、上記ラッチ回路12でラッチされたメモリセル選択用のアドレスはアドレスデコーダ（アドレスDEC）15に送られる。アドレスデコーダ15はアドレスをデコードし、メモリバンクBANK0〜BANK3内のメモリセルを選択するためのロウアドレス及びカラムアドレスを生成する。これらロウアドレス及びカラムアドレスは４個のメモリバンクBANK0〜BANK3に並列に供給される。
【００５２】
上記４個のメモリバンクBANK0〜BANK3はそれぞれ等価な構成を有している。例えばメモリバンクBANK0で例示するように、各メモリバンクには、バンク選択回路（BNK選択）16、バンクタイマ回路（BNKタイマ）17、ワード線駆動遅延回路（WL遅延）18、ワード線駆動遅延モニタ回路（WL遅延モニタ）19、ワード線駆動イネーブル回路（WLイネーブル）20、センスアンプ駆動イネーブル回路（S/Aイネーブル）21、カラム駆動イネーブル回路（カラムイネーブル）22、メモリセルアレイ23、ロウデコーダ（ロウDEC）24及びカラムデコーダ・センスアンプ・カラム選択ゲート回路（カラムDEC，S/A，CSLゲート）25等が設けられている。
【００５３】
バンク選択回路16は、対応するバンク選択信号BANKS（BANKS0〜BANKS3のいずれか１つ）が活性されている時に、コマンドデコーダ13から出力される制御信号bACTVに応じて信号BK、BKbを活性化する。
【００５４】
バンクタイマ回路17は、信号BKbが活性化された後にバンクタイマ信号bBNKTRMbを出力する。このバンクタイマ信号bBNKTRMbはバンク選択回路16に帰還される。バンク選択回路16では、このバンクタイマ信号bBNKTRMbに基づいて信号BK、BKbの非活性化制御が行われる。
【００５５】
ワード線駆動遅延回路18は、上記信号BKを所定の期間遅延して出力する。ワード線駆動遅延回路18の出力信号はワード線駆動イネーブル回路20に供給される。ワード線駆動イネーブル回路20は、ワード線駆動遅延回路18の出力信号に応じて、ロウデコーダ24を活性化するための制御信号を出力する。
【００５６】
ワード線駆動遅延モニタ回路19は、上記ワード線駆動遅延回路18の出力信号を受け、ワード線駆動イネーブル回路20の出力信号が活性化されてから後、実際にワード線が選択駆動されるまでの時間をモニタする。このモニタ結果はセンスアンプ駆動イネーブル回路21及びカラム駆動イネーブル回路22に供給される。
【００５７】
センスアンプ駆動イネーブル回路21は、上記モニタ結果に応じて、カラムデコーダ・センスアンプ・カラム選択ゲート回路25のセンスアンプを活性化するタイミングを決定する。同様に、カラム駆動イネーブル回路22は、上記モニタ結果に応じて、カラムデコーダ・センスアンプ・カラム選択ゲート回路25のカラム選択ゲートを駆動するタイミングを決定する。
【００５８】
メモリセルアレイ23にはそれぞれ複数のワード線、ビット線及びメモリセルが設けられている。各メモリセルは、図１２に示す場合と同様にセルトランジスタとセルキャパシタとから構成されている。各メモリセルは、各ワード線とビット線の交点に配置されており、対応するワード線の信号によって選択される。また、選択メモリセルからの読み出し信号は対応するビット線に伝えられる。
【００５９】
上記複数のワード線は、メモリセル選択用アドレスのうちロウアドレスが供給されるロウデコーダ24によって選択駆動される。また、上記複数のビット線は、カラムデコーダ・センスアンプ・カラム選択ゲート回路25のカラム選択ゲートによって選択される。このカラム選択ゲートは、メモリセル選択用アドレスのうちカラムアドレスが供給されるカラムデコーダによって駆動される。
【００６０】
ここで、バンク選択回路16は、対応するメモリバンク内のワード線を駆動する制御に使用される信号BKを活性化し、バンクタイマ回路17は信号BKが活性化されてから所定時間の後に信号BKを非活性化する制御を行う。さらに、バンクタイマ回路17は、活性化された信号BKを非活性化するタイミングがテストモード時と通常モード時とで異なるように制御する。
【００６１】
図２は、図１に示した同期型半導体記憶装置の概略的な動作を示す信号波形図である。
【００６２】
通常モード時（Normal function）におけるバンクタイマ回路17の動作は、図１５に示した従来のバンクタイマ回路と同様である。つまり、外部クロック信号VCLKに同期してファーストコマンドが入力された際に、外部クロック信号VCLKの立ち上がりに同期して信号bACTVが“Ｌ”レベルに下がり、この後、信号BKが活性化されてバンク選択状態（“Ｈ”レベル）になる。また、信号BKが活性化された後にワード線WLの駆動が開始される。
【００６３】
次の外部クロック信号VCLKに同期してセカンドコマンドが入力された際に、外部クロック信号VCLKの立ち下がりに同期してカラムが選択され（カラム選択信号CSLが“Ｈ”レベル）となり、メモリセルからデータが読み出される。
【００６４】
そして、セカンドコマンドの“Ｌ”エッジから外部クロック信号VCLKの１．５クロック（1.5CLK shift）後に、信号BKを“Ｌ”レベルに落としにいく非活性化制御が行われる。
【００６５】
一方、テストモード時（Test mode entry）には、信号BKが選択状態になった後、セカンドコマンドの“Ｌ”エッジから所定の遅延時間が経過した後に信号BKを“Ｌ”レベルに落としにいく制御が行われる。なお、セカンドコマンドの“Ｌ”エッジからの遅延時間は、テストモードの設定状態に応じて微調整することができる。
【００６６】
つまり、テストモード時は、通常モード時に対して外部クロック信号VCLKの１．５クロック分だけ早いタイミングで信号BKを“Ｌ”レベルに落としにいく制御が行われる。なお、図２中、ワード線WLが“Ｈ”レベルに駆動されている期間に対応するtRASはリストア時間、tRPはプリチャージ時間であり、tRASとtRPを加えたものがサイクルタイム（tRC）に相当する。
【００６７】
次に、図１中の各回路の詳細について以下、説明する。
【００６８】
図３は、図１中の入力レシーバ11及びラッチ回路12のうちバンクアドレスに関連した部分の詳細な回路構成を示している。
【００６９】
外部から供給される２ビットのバンクアドレスVBA<0>、VBA<1>は、入力レシーバ11内のバンクアドレス用の各レシーバ（Receiver）を介してラッチ回路12に供給される。ラッチ回路12では、内部クロック信号CLK、bCLKに同期して動作するそれぞれ２個のクロックドインバータ26、27と１個のインバータ28とからなる１ビットラッチ回路によって各バンクアドレスがラッチされることで内部バンクアドレスBA<0>、BA<1>が生成される。
【００７０】
図４は、図１中のバンクアドレスデコーダ14の詳細な回路構成を示している。このバンクアドレスデコーダ14は、内部バンクアドレスBA<0>、BA<1>を反転する２個のインバータ29と、内部バンクアドレスBA<0>、BA<1>のいずれか一方及び２個のインバータ29で反転された反転アドレスのいずれか一方とが入力される４個のNANDゲート30とから構成されている。そして、上記４個のNANDゲート30からバンク選択信号BANKS0〜BANKS3が出力される。
【００７１】
図５は、図１中のバンク選択回路16の詳細な回路構成を示している。
【００７２】
図１中のコマンドデコーダ13で生成される制御信号bACTVは、直列接続された奇数個（本例では５個）のインバータからなる遅延回路31を介してNORゲート32の一方入力端子に供給される。また、制御信号bACTVはNORゲート32の他方入力端子に直接に供給される。NORゲート32の出力はインバータ33を介して、２個のNANDゲート34、35からなるフリップフロップ回路36の一方のNANDゲート34に供給される。NANDゲート34には、図４に示されるバンクアドレスデコーダ14から出力される４つのバンク選択信号BANKS0〜BANKS3のうち対応する１つが供給される。図ではバンクBANK0の場合が示されており、NANDゲート34には選択信号BANKS0が供給される。また、NANDゲート34にはNANDゲート35の出力が供給される。
【００７３】
フリップフロップ回路36の他方のNANDゲート35には、電源投入時に“Ｌ”レベルとなる制御信号CHRDY、対応するメモリバンクが選択されその後にメモリバンクが非選択とされる際に“Ｌ”レベルとなるバンクタイマ信号bBNKTRMb及びNANDゲート34の出力が供給される。そして、NANDゲート34の出力は信号BKとして図１中のワード線駆動遅延回路18に供給される。また、NANDゲート35の出力がインバータ37で反転されることで信号BKbが生成される。
【００７４】
図６ないし図１０は、図１中のバンクタイマ回路17の詳細な回路構成を示している。
【００７５】
図６は、バンクタイマ回路17のうち、図５のバンク選択回路16に供給されるバンクタイマ信号bBNKTRMbを生成する回路を示している。制御信号BNKCKTMRbが、微調整遅延素子41及びインバータ42を順次介してANDゲート43の一方入力端子に供給される。このANDゲート43の他方入力端子には、通常モード時に“Ｈ”レベルになる制御信号bTMTWRMINDが供給される。制御信号bBNKTMRRCbは、上記制御信号bTMTWRMINDと相補なレベルを持つ制御信号TMTWRMINDと共にANDゲート44に供給される。そして上記両ANDゲート43、44の出力はNORゲート45に供給され、このNORゲート45の出力がインバータ46で反転されることで制御信号bBNKTRMbが生成される。
【００７６】
図７は、バンクタイマ回路17のうち、図５の回路で生成された信号BKbを用いて制御信号BNKCKTMRb及びBNKCKTMRDVbを生成する回路を示している。電源投入時に“Ｈ”レベルとなる制御信号CHRDYと信号BKbとがNANDゲート51に供給される。また、信号BKbがインバータ52に供給される。上記NANDゲート51の出力は、直列接続された奇数個（本例では３個）のインバータからなる遅延回路53に供給されることで信号BKdelayが生成される。
【００７７】
また、図７の回路には、それぞれNANDゲート54と２個のクロックドインバータ55、56からなり、インバータ52の出力を、相補な内部クロック信号CKTRCNT、bCKTRCNTに同期してそれぞれクロック信号CKTRCNT、bCKTRCNTの半ビットずつ順次遅延して後段にシフトしていく多段接続された６個の半ビットシフト回路57〜62が設けられている。なお、上記内部クロック信号CKTRCNT、bCKTRCNTは外部クロック信号VCLKに同期している。
【００７８】
上記半ビットシフト回路57〜62ではそれぞれ、インバータ52の出力または前段の半ビットシフト回路のNANDゲート54の出力がクロックドインバータ55に供給され、このクロックドインバータ55の出力は対応する半ビットシフト回路のNANDゲート54の一方の入力端子に供給される。このNANDゲート54の他方の各入力端子には信号BKdelayが供給される。クロックドインバータ56は対応するNANDゲート54の出力をそれぞれの他方の入力端子に帰還するように接続されている。
【００７９】
そして、１段目、３段目及び５段目の各奇数段の半ビットシフト回路57、59、61において、各クロックドインバータ55はそれぞれ内部クロック信号CKTRCNTが“Ｌ”レベルでかつこれと相補な内部クロック信号bCKTRCNTが“Ｈ”レベルのときに動作して入力信号を反転し、各クロックドインバータ56はそれぞれ内部クロック信号CKTRCNTが“Ｈ”レベルでかつこれと相補な内部クロック信号bCKTRCNTが“Ｌ”レベルのときに動作して入力信号を反転するように内部クロック信号CKTRCNT、bCKTRCNTが供給されている。
【００８０】
上記とは逆に、２段目、４段目及び６段目の各偶数段の半ビットシフト回路58、60、62において、各クロックドインバータ55はそれぞれ内部クロック信号CKTRCNTが“Ｈ”レベルでかつこれと相補な内部クロック信号bCKTRCNTが“Ｌ”レベルのときに動作して入力信号を反転し、各クロックドインバータ56はそれぞれ内部クロック信号CKTRCNTが“Ｌ”レベルでかつこれと相補な内部クロック信号bCKTRCNTが“Ｈ”レベルのときに動作して入力信号を反転するように内部クロック信号CKTRCNT、bCKTRCNTが供給されている。
【００８１】
そして、上記半ビットシフト回路57〜62からシフト信号CLKTM05、CLKTM10、CLKTM15、CLKTM20、CLKTM25、CLKTM30がそれぞれ出力される。なお上記各シフト信号の末尾に付された数字は、そのシフト信号が信号BKbに対して内部クロック信号CKTRCNT、bCKTRCNTの何クロック分シフト（遅延）された信号であるかを示している。例えば、シフト信号CLKTM05は信号BKbに対して内部クロック信号CKTRCNT、bCKTRCNTの０．５クロック分シフトされた信号であり、シフト信号CLKTM30は信号BKbに対して内部クロック信号CKTRCNT、bCKTRCNTの３クロック分シフトされた信号である。
【００８２】
信号BKbに対して内部クロック信号CKTRCNT、bCKTRCNTの１．５クロック分シフトされたシフト信号CLKTM15は、Ｐチャネル及びＮチャネルMOSトランジスタからなるトランスファゲート63の一端に供給される。同様に、信号BKbに対して内部クロック信号CKTRCNT、bCKTRCNTの３クロック分シフトされたシフト信号CLKTM30は、Ｐチャネル及びＮチャネルMOSトランジスタからなるトランスファゲート64の一端に供給される。上記両トランスファゲート63、64はそれぞれ相補な信号TMTWRMIN、bTMTWRMINによって導通制御される。
【００８３】
一方のトランスファゲート63は制御信号TMTWRMINが“Ｈ”レベルでかつ制御信号bTMTWRMINが“Ｌ”レベルのときに導通し、他方のトランスファゲート64は制御信号TMTWRMINが“Ｌ”レベルでかつ制御信号bTMTWRMINが“Ｈ”レベルのときに導通する。
【００８４】
また、上記両トランスファゲート63、64の他端同士が接続され、この他端共通接続点の信号がインバータ65で反転されることで、制御信号BNKCKTMRbが生成される。さらに、上記両トランスファゲート63、64の他端共通接続点の信号が、直列接続された奇数個（本例では３個）のインバータからなる遅延回路66で反転されかつ遅延されることで、制御信号BNKCKTMRDVbが生成される。制御信号BNKCKTMRbは図６中の微調整遅延素子41に供給される。
【００８５】
図８は、テストモード時に、テストモードの設定状態に応じてバンクタイマ信号の遅延時間の微調整を行うために、テストモード信号をデコードする回路を示している。本例の場合、テストモード信号としてTMTWRMIN<0>、TMTWRMIN<1>、TMTWRMIN<2>の３ビットが使用される。この３ビットのテストモード信号TMTWRMIN<0>、TMTWRMIN<1>、TMTWRMIN<2>は、図１中のコマンドデコーダ13から出力される。これら３ビットのテストモード信号とバンクタイマ信号に対して微調整される遅延時間との関係の一例を下記の表１に示す。
【００８６】
【表１】
0003831309.tif 000002
【００８７】
表１に示すように、テストモード信号TMTWRMIN<0>、TMTWRMIN<1>が共に“０”の場合には、テストモード信号TMTWRMIN<2>のレベルに関わらずに遅延時間の微調整は行われない（initial）。テストモード信号TMTWRMIN<0>及びTMTWRMIN<2>が共に“０”で、TMTWRMIN<1>が“１”の場合には、バンクタイマ信号に対して例えば2.35(ns)の遅延が付加された後にバンクタイマ回路17から出力される。テストモード信号TMTWRMIN<0>が“０”で、TMTWRMIN<1>及びTMTWRMIN<2>が共に“１”の場合には、バンクタイマ信号に対して例えば3.42(ns)の遅延が付加された後にバンクタイマ回路17から出力される。以下、同様にして、３ビットのテストモード信号TMTWRMIN<0>、TMTWRMIN<1>、TMTWRMIN<2>の状態に応じて、バンクタイマ信号に対して所定の遅延が付加された後にバンクタイマ回路17から出力される。
【００８８】
図８において、インバータ71、72は、テストモード信号TMTWRMIN<0>、TMTWRMIN<1>を反転して信号bTMTWRMIN<0>、bTMTWRMIN<1>を出力する。
【００８９】
NANDゲート73には、テストモード信号TMTWRMIN<0>と反転された信号bTMTWRMIN<1>とが供給される。このNANDゲート73の出力は、後述する信号bFSTWRMINDと共にNORゲート74に供給される。このNORゲート74からは第１のデコード信号TWRDEF1が出力される。さらに上記NANDゲート73の出力は、後述する信号FSTWRMINDと共にNORゲート75に供給される。このNORゲート75からは第２のデコード信号TWRDEF2が出力される。
【００９０】
NANDゲート76には、反転されたテストモード信号bTMTWRMIN<0>とTMTWRMIN<1>とが供給される。このNANDゲート76の出力は、信号bFSTWRMINDと共にNORゲート77に供給される。このNORゲート77からは第３のデコード信号TWRFST1が出力される。さらに上記NANDゲート76の出力は、信号FSTWRMINDと共にNORゲート78に供給される。このNORゲート78からは第４のデコード信号TWRFST2が出力される。
【００９１】
NANDゲート79には、テストモード信号bTMTWRMIN<0>とTMTWRMIN<1>とが供給される。このNANDゲート79の出力は、信号bFSTWRMINDと共にNORゲート80に供給される。このNORゲート80からは第５のデコード信号TWRDLY1が出力される。さらに上記NANDゲート79の出力は、信号FSTWRMINDと共にNORゲート81に供給される。このNORゲート81からは第６のデコード信号TWRDLY2が出力される。
【００９２】
上記３ビットのテストモード信号TMTWRMIN<0>、TMTWRMIN<1>、TMTWRMIN<2>と上記第１乃至第６のデコード信号との関係を下記の表２に示す。
【００９３】
【表２】
0003831309.tif 000003
【００９４】
図８中のイクスクルーシブ（Exclusive）ORゲート（以下、Ex-ORゲートと称する）82及びインバータ83からなる回路は上記信号FSTWRMIND、bFSTWRMINDを生成するためのものである。Ex-ORゲート82の一方の入力端子は電源ノードに接続されていて、常時“１”が供給され、他方の入力端子にはテストモード信号TMTWRMIN<2>が供給される。そして、このEx-ORゲート82から上記信号FSTWRMINDが出力され、さらにこの信号FSTWRMINDをインバータ83で反転することで上記信号bFSTWRMINDが出力される。
【００９５】
図９は、バンクタイマ回路17のうち、上記図８の回路から出力される第１乃至第６のデコード信号を用いて、図７の回路等で使用される制御信号TMTWRMIND、bTMTWRMINDを生成する回路を示している。上記第１、第３、第５のデコード信号TWRDEF1、TWRFST1、TWRDLY1はNORゲート85に供給される。また、上記第２、第４、第６のデコード信号TWRDEF2、TWRFST2、TWRDLY2はNORゲート86に供給される。上記両NORゲート85、86の出力は共にNANDゲート87に供給され、このNANDゲート87から信号TMTWRMINDが出力される。また、上記信号TMTWRMINDがインバータ88で反転されることで信号bTMTWRMINDが生成される。
【００９６】
図１０は、バンクタイマ回路17のうち、図７の回路から出力される信号BNKCKTMRDVbに対し、図８の回路でデコードされたデコード信号に応じて遅延時間の微調整を行う回路を示している。信号BNKCKTMRDVb及び図９の回路から出力される信号TMTWRMINDはNANDゲート91に供給される。このNANDゲート91の出力はNORゲート92の一方の入力端子に供給されると共にインバータ93に供給される。このインバータ93の出力はＰチャネルMOSトランジスタ94とＮチャネルMOSトランジスタ95の各ゲートに供給される。上記ＰチャネルMOSトランジスタ94のソースは電源ノードに接続され、上記ＮチャネルMOSトランジスタ95のソースは接地電位のノードに接続されている。上記Ｐチャネル及びＮチャネルMOSトランジスタ94、95のドレイン相互間には、ＮチャネルMOSトランジスタ96のソース・ドレイン間が挿入されている。このＮチャネルMOSトランジスタ96のゲートには信号bTMTWRMINDが供給される。
【００９７】
また上記MOSトランジスタ94のドレインには、直列接続された偶数個（本例では２個）のインバータからなる遅延回路97の入力端が接続されており、この遅延回路97の出力端は上記NORゲート92の他方の入力端子に接続されている。さらに、MOSトランジスタ94のドレインには、直列接続された複数（本例では６個）の遅延回路98〜103の一端が接続されている。そして、互いに隣り合う各２個の遅延回路の接続点及び直列接続された遅延回路98〜103の他端のそれぞれと上記ＮチャネルMOSトランジスタ95のドレインとの間には、ＮチャネルMOSトランジスタ104〜109の各ソース・ドレイン間が挿入されている。これらＮチャネルMOSトランジスタ104〜109のゲートには、図８の回路から出力される第１乃至第６のデコード信号がそれぞれ供給される。すなわち、ＮチャネルMOSトランジスタ104のゲートには第３のデコード信号TWRFST1が、ＮチャネルMOSトランジスタ105のゲートには第４のデコード信号TWRFST2が、ＮチャネルMOSトランジスタ106のゲートには第１のデコード信号TWRDEF1が、ＮチャネルMOSトランジスタ107のゲートには第２のデコード信号TWRDEF2が、ＮチャネルMOSトランジスタ108のゲートには第５のデコード信号がTWRDLY1、ＮチャネルMOSトランジスタ107のゲートには第６のデコード信号TWRDLY2がそれぞれ供給される。
【００９８】
そして、図１０の回路で遅延時間の微調整が行われた信号bBNKTMRRCbは、上記NORゲート92の出力を反転するインバータ110で生成され、この信号bBNKTMRRCbが図６中のANDゲート44に供給される。
【００９９】
次に上記構成でなる同期型半導体記憶装置の主にバンクタイマ回路の動作を説明する。
【０１００】
電源投入時に信号CHRDYが“Ｌ”レベルへ落ちると、フリップフロップ回路36を構成するNANDゲート35の出力が“Ｈ”レベルとなり、信号BKbは“Ｌ”レベルとなる。このとき、信号bACTVは“Ｈ”レベルであり、NORゲート32の出力は“Ｌ”レベル、インバータ33の出力は“Ｈ”レベルである。
【０１０１】
その後、ファーストコマンドが入り、このファーストコマンドと同時にバンクアドレスが入力されてバンクBANK0が指定されたとする。バンクBANK0が指定されることでバンク選択信号BANKS0が“Ｈ”となり、NANDゲート34の出力である信号BKは“Ｌ”レベル、つまりバンク非選択状態となる。
【０１０２】
ファーストコマンドが入った後に制御信号bACTVが“Ｌ”レベルへ落ちると、遅延回路31における遅延時間の後に遅延回路31の出力が“Ｌ”レベルから“Ｈ”レベルに変化する前に、NORゲート32の出力が“Ｈ”レベル、インバータ33の出力が“Ｌ”レベルになる。この後、NANDゲート34の出力、つまり信号BKが“Ｈ”レベルとなり、バンク選択状態になる。バンク選択状態になると、ワード線駆動遅延回路18、ワード線駆動遅延モニタ回路19、ワード線駆動イネーブル回路20、センスアンプ駆動イネーブル回路21、カラム駆動イネーブル回路22が動作し、ワード線の駆動動作及びセンスアンプのセンス動作が行われ、メモリセルアレイ23におけるデータ読み出し動作、書き込み動作が開始される。
【０１０３】
このとき、信号CHRDYは既に“Ｈ”レベルに変化しており、信号bBNKTMRbが“Ｈ”レベルであるとすると、NANDゲート35の出力が“Ｌ”レベルに反転し、信号BKbは“Ｈ”レベルとなる。この信号BKbは図７の回路に入力される。
【０１０４】
図７の回路において、信号CHRDYは既に“Ｈ”レベルなので、信号BKbが“Ｈ”レベルになると、NANDゲート51の出力が“Ｌ”レベルとなり、遅延回路53の出力である信号BKdelayが“Ｈ”レベルとなる。この信号BKdelayが“Ｈ”レベルになることで、半ビットシフト回路57〜62内の各NANDゲート54が開き、半ビットシフト回路57〜62の動作が可能にされる。すなわち、動作可能になった後に、内部クロック信号CKTRCNT、bCKTRCNTに同期してインバータ52の出力が６個の半ビットシフト回路57〜62を介して順次、内部クロック信号CKTRCNT、bCKTRCNTの半ビットずつシフト（遅延）されることで、シフト信号CLKTM05、CLKTM10、CLKTM15、CLKTM20、CLKTM25、CLKTM30が順次“Ｈ”レベルから“Ｌ”レベルに反転する。
【０１０５】
通常モード時の場合、図９の回路から出力される信号TMTWRMINが“Ｌ”レベル、bTMTWRMINが“Ｈ”レベルとなり、図７中のトランスファゲート64がオンするので、信号BKbに対して３クロック後に“Ｌ”レベルに変化する半ビットシフト回路62からのシフト信号CLKTM30がトランスファゲート64を通過してインバータ65及び遅延回路66に供給される。
【０１０６】
すなわち、通常モード時では、信号BKbが“Ｈ”レベルになった後、外部クロック信号VCLKに同期した内部クロック信号に同期して、３クロック後に信号BNKCKTMRb及びBNKCKTMRDVbが“Ｈ”レベルになる。
【０１０７】
信号BNKCKTMRbが“Ｈ”レベルになると、図６中のインバータ42の出力が“Ｌ”レベルになる。通常モード時の場合、図６中のANDゲート43に供給される信号bTMTWRMINDが“Ｈ”レベルになっているので、インバータ42の出力が“Ｌ”レベルになった後にANDゲート43の出力が“Ｌ”レベルになる。これにより、図６中のNORゲート45の出力が“Ｈ”レベル、インバータ46の出力である信号bBNKTMRbが“Ｌ”レベルとなり、この信号bBNKTMRbが供給される図５中のNANDゲート35の出力が“Ｈ”レベルに反転し、さらにインバータ37の出力である信号BKbが“Ｌ”レベルに反転する。また、NANDゲート35の出力が“Ｈ”レベルに反転した後にNANDゲート34の出力、つまり信号BKが“Ｌ”レベルに反転し、バンク非選択状態に戻る。
【０１０８】
つまり、通常モード時の場合には、ファーストコマンドが入力されて信号bACTVが“Ｌ”レベルに下がった後に信号BK及びBKbが“Ｈ”レベルに立ち上がってバンク選択状態となり、その後、内部クロック信号の３クロック後に信号BK及びBKbが“Ｌ”レベルに下がり、バンクが選択されてから３クロック後に自動的にバンク非選択状態に切り換わる。
【０１０９】
次にテストモード時の動作を説明をする。
【０１１０】
信号BK及びBKbが“Ｈ”レベルになって、バンクが選択されるまでの動作は通常モード時と同様であるので省略する。
【０１１１】
テストモード時にテストモードが入力されると、図９の回路から出力される信号TMTWRMINが“Ｈ”レベル、bTMTWRMINが“Ｌ”レベルとなり、図７中のトランスファゲート63がオンする。従って、信号BK及びBKbが“Ｈ”レベルになってから1.5クロック後に“Ｌ”レベルに変化する半ビットシフト回路59からのシフト信号CLKTM15が、トランスファゲート63を通過してインバータ65及び遅延回路66に供給される。
【０１１２】
すなわち、テストモード時には、信号BK及びBKbが“Ｈ”レベルになった後、外部クロック信号VCLKに同期した内部クロック信号に同期して、１．５クロック後に信号BNKCKTMRb及びBNKCKTMRDVbが“Ｈ”レベルになる。
【０１１３】
信号TMTWRMINDは既に“Ｈ”レベルになっているので、信号BNKCKTMRbが“Ｈ”レベルになると、図１０中のNANDゲート91の出力が“Ｌ”レベルとなり、さらにインバータ93の出力が“Ｈ”レベルとなる。これにより、図１０中のＮチャネルMOSトランジスタ95がオンする。
【０１１４】
また、テストモード時には信号bTMTWRMINDが“Ｌ”レベルなので、ＮチャネルMOSトランジスタ96はオフし、ＰチャネルMOSトランジスタ94とＮチャネルMOSトランジスタ95のドレインが切り離される。
【０１１５】
一方、信号BNKCKTMRbが“Ｈ”レベルになる前は、図１０中のNANDゲート91の出力は“Ｈ”レベル、インバータ93の出力は“Ｌ”レベルとなり、図１０中のＰチャネルMOSトランジスタ94がオンしている。このＰチャネルMOSトランジスタ94がオンすることで、図１０中の遅延回路97の入力は“Ｈ”レベルとなり、その出力は“Ｈ”レベルとなり、NORゲート92の出力は“Ｌ”レベル、インバータ110の出力は“Ｈ”レベルになっている。
【０１１６】
この状態でＮチャネルMOSトランジスタ95がオンすると、ＰチャネルMOSトランジスタ94のドレインは、直列接続された複数の遅延素子98〜103のうち少なくとも１個の遅延素子と、複数のＮチャネルMOSトランジスタ104〜109のいずれか１個と、ＮチャネルMOSトランジスタ95とを直列に介して接地電位に放電される。いま、例えばテストモード信号bTMTWRMIN<0>、TMTWRMIN<1>、TMTWRMIN<2>が“０”、“１”、“０”の場合、図８の回路では第３のデコード信号TWRFST1が立つ（“Ｈ”レベル）ので、この信号TWRFST1が供給されるＮチャネルMOSトランジスタ104がオンし、ＰチャネルMOSトランジスタ94のドレインは、遅延素子98とＮチャネルMOSトランジスタ104とＮチャネルMOSトランジスタ95とを直列に介して接地電位に放電される。
【０１１７】
また、例えば第４のデコード信号TWRFST2が立つようなテストモード信号が入力された場合、信号TWRFST2が供給されるＮチャネルMOSトランジスタ105がオンし、ＰチャネルMOSトランジスタ94のドレインは、遅延素子98及び９９とＮチャネルMOSトランジスタ105とＮチャネルMOSトランジスタ95とを直列に介して接地電位に放電される。
【０１１８】
上記放電によってＰチャネルMOSトランジスタ94のドレインが“Ｌ”レベルに落ちると、遅延回路97の出力も“Ｌ”レベルとなり、さらにNORゲート92の出力が“Ｈ”レベルに反転し、インバータ110の出力である信号bBNKTMRRCbが“Ｌ”レベルに反転する。
【０１１９】
ここで、NANDゲート91に入力される信号BNKCKTMRDVbが“Ｈ”レベルに立ち上がり、次にインバータ110から出力される信号bBNKTMRRCbが“Ｌ”レベルに反転するまでの時間は、テストモードの設定状態に応じて、先の表１に示すような値の中から適宜選ぶことができる。
【０１２０】
テストモード時の場合、図６中のANDゲート44に供給される信号TMTWRMINDが“Ｈ”レベルになるので、信号bBNKTMRRCbが“Ｌ”レベルになると、図６中のANDゲート44の出力が“Ｌ”レベルになる。これにより、図６中のNORゲート45の出力が“Ｈ”レベル、インバータ46の出力である信号bBNKTMRbが“Ｌ”レベルとなり、この信号bBNKTMRbが供給される図５中のNANDゲート35の出力が“Ｈ”レベルに反転し、さらにインバータ37の出力である信号BKbが“Ｌ”レベルに反転する。また、NANDゲート35の出力が“Ｈ”レベルに反転した後に、NANDゲート34の出力、つまり信号BKも“Ｌ”レベルに反転する。
【０１２１】
つまり、テストモード時の場合、ファーストコマンドが入力されて信号bACTVが“Ｌ”レベルに下がった後に信号BK及びBKbが“Ｈ”レベルに立ち上がってバンク選択状態となり、その後、内部クロック信号の１．５クロック後に信号BNKCKTMRDVbが“Ｈ”レベルになり、さらに図１０の回路でテストモードの設定状態に応じた遅延時間だけ遅れて信号BK及びBKbが“Ｌ”レベルに下がり、バンクが非選択状態になる。
【０１２２】
つまり、上記のようなバンクタイマ回路を設けたことにより、図２に示すようなバンク制御を行うことができる。
【０１２３】
従って、テストモード時には通常モード時よりもリストア時間を短縮させて、tRASを厳しくすることができるので、比較的低速なテスタを使用したダイソートテストを行って、BS抵抗値が増加した不良メモリセルをスクリーニングすることが可能になる。すなわち、パッケージに封入されたあとの高速テスタによるテストは不要となり、リダンダンシ機能を用いた救済を行うことができ、歩留まりの低下を防止することができる。
【０１２４】
ところで、バンクタイマ回路で、単純にクロック信号に同期させてバンクを落としにいくタイミングをCSLに合わせるだけでは、所望のメモリセルのスクリーニング条件に合わせるのは困難である。
【０１２５】
上記実施の形態では、バンクを落とす時間をテストモードに応じて微調整できるようにしている。これにより、最適なスクリーニング条件を実現することができる。
【０１２６】
なお、この発明は上記実施の形態に限定されるものではなく種々の変形が可能であることはいうまでもない。例えば図７の回路では、テストモード時には信号BKbの立ち上がりからクロック信号の１．５クロック分後に“Ｌ”に下がるシフト信号CLKTM15を用いる場合について説明したが、これはテスタなどの性能に応じて、通常モード時に用いるシフト信号CLKTM30よりも早く“Ｌ”に下がるシフト信号を用いることができる。また、微調整される遅延時間も表１に示す値に限定されるものではない。
【０１２７】
【発明の効果】
以上説明したようにこの発明によれば、メモリセルに対するリストア時間及びプリチャージ時間の開始タイミングが製造プロセス、電源電圧や温度等によってばらつかず、かつダイソートテスト等のようにサイクルタイムが比較的ロングサイクルで動作させてメモリセルのスクリーニングを行うことが可能な同期型半導体記憶装置及びその動作方法を提供することができる。
【図面の簡単な説明】
【図１】この発明の一実施の形態に係る同期型半導体記憶装置全体の概略的な構成を示すブロック図。
【図２】図１に示した同期型半導体記憶装置の概略的な動作を示す信号波形図。
【図３】図１中の入力レシーバ及びラッチ回路のうちバンクアドレスに関連した部分の詳細な構成を示す回路図。
【図４】図１中のバンクアドレスデコーダの詳細な構成を示す回路図。
【図５】図１中のバンク選択回路の詳細な構成を示す回路図。
【図６】図１中のバンクタイマ回路の一部の詳細な構成を示す回路図。
【図７】図１中のバンクタイマ回路の図６とは異なる部分の詳細な構成を示す回路図。
【図８】図１中のバンクタイマ回路の図６及び図７とは異なる部分の詳細な構成を示す回路図。
【図９】図１中のバンクタイマ回路の図６〜図８とは異なる部分の詳細な構成を示す回路図。
【図１０】図１中のバンクタイマ回路の図６〜図９とは異なる部分の詳細な構成を示す回路図。
【図１１】ファースト・サイクルRAMの状態の変化を模式的に示す図。
【図１２】ファースト・サイクルRAMにおけるメモリセルアレイとセンスアンプ回路とを含む一部回路の構成を示す図。
【図１３】従来のバンクタイマ回路の構成を示す回路図。
【図１４】図１３のバンクタイマ回路の動作例を示す信号波形図。
【図１５】図１３のバンクタイマ回路を有する記憶装置のtCKロングサイクル及びtCKショートサイクル時のデータの書き込み動作を示す信号波形図。
【図１６】図１３のバンクタイマ回路を有する記憶装置のtCKロングサイクル及びtCKショートサイクル時のバンク選択状態を示す信号波形図。
【図１７】図１３とは異なる従来の同期型バンクタイマ回路の構成を示す図。
【図１８】図１７に示す従来の同期型バンクタイマ回路の動作の一例を示す信号波形図。
【図１９】図１７に示す同期型バンクタイマ回路を有する記憶装置のtCKロングサイクル及びtCKショートサイクル時のバンク選択状態を示す信号波形図。
【図２０】メモリセルにBS抵抗が生じる状態を示す回路図。
【図２１】  BS抵抗によって生じる問題点を説明するための信号波形図。
【符号の説明】
11…入力レシーバ、
12…ラッチ回路、
13…コマンドデコーダ（コマンドDEC）、
14…バンクアドレスデコーダ（BS DEC）、
15…アドレスデコーダ（アドレスDEC）、
16…バンク選択回路（BNK選択）、
17…バンクタイマ回路（BNKタイマ）、
18…ワード線駆動遅延回路（WL遅延遅延）、
19…ワード線駆動遅延モニタ回路（WLモニタ）、
20…ワード線駆動イネーブル回路（WLイネーブル）、
21…センスアンプ駆動イネーブル回路（S/Aイネーブル）、
22…カラム駆動イネーブル回路（カラムイネーブル）、
23…メモリセルアレイ、
24…ロウデコーダ（ロウDEC）、
25…カラムデコーダ・センスアンプ・カラム選択ゲート回路（カラムDEC，S/A，CSLゲート）、
BANK0〜BANK3…メモリバンク。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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