(57)【特許請求の範囲】
【請求項１】
ｎ（≧３）次のデルタ−シグマ変調手段を備え、
上記ｎ次のデルタ−シグマ変調手段は、
第１の１ビット信号が入力される第１の入力手段と、
第２の１ビット信号が入力される第２の入力手段と、
ｐビット信号を１ビット信号に再量子化して、当該１ビット信号処理装置の出力信号として出力する量子化手段と、
複数の信号混合手段とを有し、
上記複数の信号混合手段は、
上記入力される第１の１ビット信号と第１の係数の積と、上記入力される第２の１ビット信号と第２の係数の積と、上記出力信号と第３の係数の積との加算値の積分値を求める第１段目の信号混合手段と、
上記入力される第１の１ビット信号と第１の係数の積と、上記入力される第２の１ビットと第２の係数の積と、上記出力信号と第３の係数の積と、前段の積分値との加算値の積分値を求める少なくとも１つの中間段の信号混合手段と、
上記入力される１ビット信号と第１の係数の積と、上記入力される第２の１ビット信号と第２の係数と、前段の積分値との加算値を求めて、上記量子化手段で１ビット信号に再量子化される上記ｐビット信号を生成する最終段の信号混合手段とからなることを特徴とする１ビット信号処理装置。
【請求項２】
上記第１の１ビット信号と上記第２の１ビット信号は、上記第１の係数と上記第２の係数の比率で混合されることを特徴とする請求項１記載の１ビット信号処理装置。
【請求項３】
上記第３の係数は、雑音除去のために固定の値とされることを特徴とする請求項１記載の１ビット信号処理装置。
【請求項４】
上記第１の係数は、可変であることを特徴とする請求項１乃至３のいずれか１項記載の１ビット信号処理装置。
【請求項５】
上記第２の係数は、可変であることを特徴とする請求項１乃至４のいずれか１項記載の１ビット信号処理装置。
【請求項６】
制御信号に基づいて、上記可変の第１及び第２の係数を発生し、上記複数の信号混合手段に供給する係数発生手段を更に備える請求項４又は５記載の１ビット信号処理装置。
【請求項７】
上記係数発生手段は、上記第１及び第２の係数を予め記憶したメモリからなり、上記制御信号をアドレス信号として、該第１及び第２の係数を読み出すことを特徴とする請求項６記載の１ビット信号処理装置。
【請求項８】
上記複数の混合手段を同期させて動作させるためのクロックを発生するクロック発生手段と、
上記入力される第１及び第２の１ビット信号を上記クロック発生手段からのクロックに同期させる同期手段とを更に備える請求項１乃至７のいずれか１項記載の１ビット信号処理装置。
【請求項９】
上記第１及び第２の１ビット信号は、オーディオ信号であることを特徴とする請求項１乃至８のいずれか１項記載の１ビット信号処理装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、１ビット信号処理装置に関し、特に、フィルタを有するｎ（≧３）次のデルタ−シグマ変調器を備えた１ビット信号処理装置に関する。なお、本発明の実施例では、音声信号処理装置について説明しているが、本発明は、音声信号処理装置に限定されるものではない。
【０００２】
【従来の技術】
アナログ信号を、ナイキスト周波数以上の周波数でサンプリングし、得られるサンプルの振幅をｍビットで量子化することによって、アナログ信号をディジタル信号に変換することが知られている。例えばｍ＝８のときは、サンプル値は、８ビットの精度で量子化される。一般的に、ｍは１以上とされる。
【０００３】
アナログ信号を１ビットのディジタル信号に量子化するアナログ／ディジタル変換器（以下、Ａ／Ｄ変換器という。）として、「シグマ−デルタＡ／Ｄ変換器」又は「デルタ−シグマＡ／Ｄ変換器」が知られている。ここでは、「デルタ−シグマ」の用語を用いる。そのようなデルタ−シグマＡ／Ｄ変換器は、例えば、クレイグ・マービン（Craig Marven）、ギリアン・イーワース（Gillian Ewers）著、１９９３年、テキサスインストルメント（Texas Instruments）出版の「ディジタル信号処理への簡単なアプローチ（A Simple Approach to Digital Signal Processing）」（ISBN 0-904.047-00-8）に記述されている。
【０００４】
デルタ−シグマＡ／Ｄ変換器では、図９に示すように、アナログ入力信号と、１ビットの出力信号の積分値（シグマ）との差分（デルタ）が加算器１０１によって求められ、１ビット量子化器１０２に供給される。出力信号は、論理０と論理１のビットよりなるが、論理０と論理１は、実際の値としては−１と＋１をそれぞれ表している。積分器１０３は、１ビットの出力信号を累積し、アナログ入力信号の値に追従する累積値を出力する。１ビット量子化器１０２は、生成するビット毎に、累積値を増加（＋１）又は減少（−１）させる。デルタ−シグマＡ／Ｄ変換器のサンプリング周波数は、累積値がアナログ入力信号に追従するような出力ビットストリームを生成することができるように、高い周波数とされる。
【０００５】
特許請求の範囲及び以下の説明で用いている「１ビット」信号の用語は、例えばデルタ−シグマＡ／Ｄ変換器によって生成され、１ディジタルビットの精度で量子化された信号を意味する。
【０００６】
デルタ−シグマ変調器（以下、ＤＳＭという。）は、１ビット信号を直接処理するｎ次のフィルタとして構成され、このｎ次のフィルタは、１９９３年１０月７日〜１０日に行われた第９５回ＡＥＳ（Audio Engineering Society）会議でエヌ・エム・ケーシー（N.M. Casey）、ジェームス・エー・エス・アンガス（James A.S. Angus）によって発表された論文「音声信号の１ビットディジタル処理（One Bit Digital Processing of Audio Signals）」−信号処理：音声研究グループ、電気部門、ヨーク大学、ヘスリングトン、ヨークＹ０１ ５ＤＤ 英国（Signal Processing : Audio Research Group, The Electronics Department, The University of York, Heslington, York YO1 5DD England）で提案されたものである。図１０は、ＤＳＭの３（ｎ＝３）次のフィルタ部分の構成を示すブロック図である。
【０００７】
ＤＳＭは、図１０に示すように、１ビット信号が入力される入力端子１１１と、処理された１ビット信号を出力する出力端子１１７とを備える。１ビット信号の各ビットは、ＤＳＭ全体において所定のクロック（図示せず）に同期して処理される。出力ビット信号は、例えば閾値が０の比較器からなる１ビット量子化器１１５によって生成される。ＤＳＭは、入力端子１１１に接続された１ビット乗算器１１２１，１１２２，１１２３と、出力端子１１７に接続された１ビット乗算器１１６１，１１６２，１１６３と、加算器１１３１，１１３２，１１３３と、積分器１１４１，１１４２，１１４３とを備えている。
【０００８】
１ビット乗算器１１２１〜１１２３は、入力端子１１１を介して供給される１ビット信号にｐビットからなる係数Ａ１〜Ａ３をそれぞれ乗算し、得られるｐビットの乗算値を加算器１１３１〜１１３３にそれぞれ供給し、１ビット乗算器１１６１〜１１６３は、出力信号にｐビットの係数Ｃ１〜Ｃ３をそれぞれ乗算し、得られるｐビットの乗算値を加算器１１３１〜１１３３にそれぞれ供給する。加算器１１３１〜１１３３は、それらの乗算値をそれぞれ加算し、得られる加算値を積分器１１４１〜１１４３に供給する。また、中間段の加算器１１３２，１１３３は、前段の積分器１１４１，１１４２の出力もそれぞれ加算する。最終段は、入力端子１１１に接続された１ビット乗算器１１２４と、加算器１１３４とを備え、１ビット乗算器１１２４は、入力１ビット信号にｐビットの係数Ａ４を乗算し、加算器１１３４は、この乗算値に前段の積分器１１４３の出力を加算する。そして、得られる加算値は、１ビット量子化器１１５に供給される。
【０００９】
ＤＳＭでは、正及び負のｐビットの数を表すために２の補数計算が用いられる。１ビット量子化器１１５は、正の値が入力されると、それを＋１（論理１）に量子化し、負の値が入力されると、それを−１（論理０）に量子化して出力する。
【００１０】
ケーシー及びアンガス著の論文には、「１ビットの処理装置は、雑音により許容できないほど不明瞭な音声信号を含む１ビットの出力信号を生成するので、・・・量子化雑音を適切に除去しなければならない。」との記載がある。音声信号を不明瞭にする雑音は、１ビット量子化器１１５によって発生する量子化雑音である。
【００１１】
１ビット量子化器１１５は、音声信号が供給される第１の入力端子と、音声信号と実質的に相関がないランダムビットストリーム（量子化雑音）が供給される第２の入力端子とを有する加算器と見なすことができる。このモデルでは、入力端子１１１を介して入力される音声信号は、１ビット乗算器１１２１〜１１２４によって出力端子１１７にフィードフォワードされるとともに、１ビット乗算器１１６１〜１１６３によってフィードバックされる。したがって、フィードフォワードパスにおける係数Ａ１〜Ａ４は、音声信号の伝達関数のｚ変換における零点を定め、フィードバックパスにおける係数Ｃ１〜Ｃ３は、伝達関数のｚ変換における極を定めている。
【００１２】
一方、雑音信号は、１ビット量子化器１１５から１ビット乗算器１１６１〜１１６３によってフィードバックされ、係数Ｃ１〜Ｃ３は、雑音信号の伝達関数の極を定めている。雑音信号の伝達関数は、入力信号の伝達関数とは異なっている。
【００１３】
係数Ａ１〜Ａ４，Ｃ１〜Ｃ３は、他の所望の特性の中で回路安定度が得られるように定められる。
【００１４】
係数Ｃ１〜Ｃ３は、例えば図１１に実線１２０で示すように、音声帯域内における量子化雑音を除去して最小にするように定められる。
【００１５】
係数Ａ１〜Ａ４，Ｃ１〜Ｃ３は、また所望の音声信号特性が得られるように定められる。
【００１６】
係数Ａ１〜Ａ４，Ｃ１〜Ｃ３は、以下のようにして定めることができる。
【００１７】
ａ）例えば雑音除去機能を有する所望のフィルタ特性の伝達関数をｚ変換してＨ(ｚ)を求める。
【００１８】
ｂ）Ｈ(ｚ)を係数に変換する。
【００１９】
これは、「５次のシグマ−デルタＡ／Ｄ変換器の理論と実践（Theory and Practical Implementation of a Fifth Order Sigma-Delta A/D Converter）」、オーディオ・エンジニアリング・ソサィティ・ジャーナル、３９巻、Ｎｏ．７／８、１９９１年、７月／８月、アール・ダブル・アダムス等著（Journal of Audio Engineering Society, Volume 39, no. 7/8, 1991 July/August by R.W Adamset al.）、及びアンガスとケーシーの上述した論文に記述されている方法を用いて、行うことができる。
【００２０】
ここで、係数を定める具体的な方法について説明する。
【００２１】
５次のＤＳＭを解析する過程と、所望のフィルタ特性が得られる係数を計算する過程とを概説する。
【００２２】
５次のＤＳＭは、図１２に示すように、係数ａ〜ｆの乗算器１２１１〜１２１６と、加算器１２２１〜１２２５と、積分器１２３１〜１２３５と、係数Ａ〜Ｅの乗算器１２５１〜１２５５とを備えている。積分器１２３１〜１２３５は、それぞれ単位遅延時間を有する。積分器１２３１〜１２３５は、それぞれ信号ｓ[ｎ]，ｔ[ｎ]，ｕ[ｎ]，ｖ[ｎ]，ｗ[ｎ]を出力する。ＤＳＭには、信号ｘ[ｎ]が入力される。ここで、[ｎ]は、クロックに同期した連続のサンプルにおける１つのサンプルを表している。量子化器１２４は、信号ｙ[ｎ]を出力し、この信号ｙ[ｎ]は、ＤＳＭの出力信号でもある。量子化器１２４を信号にランダム雑音を加える単なる加算器として動作すると見なしたモデルに基づいて解析する。したがって、量子化器１２４は、この解析では無視される。
【００２３】
サンプル[ｎ]における出力信号ｙ[ｎ]は、入力信号ｘ[ｎ]に係数ｆを乗算し、それに前段の積分器１２３５の出力信号ｗ[ｎ]を加算したものであり、例えばｙ[ｎ]＝ｆｘ[ｎ]＋ｗ[ｎ]で表される。
【００２４】
同じ原理を積分器１２３１〜１２３４の各出力信号に適用すると、下記式１が得られる。
【００２５】
ｙ[ｎ]＝ｆｘ[ｎ]＋ｗ[ｎ]
ｗ[ｎ]＝ｗ[ｎ−１]＋ｅｘ[ｎ−１]＋Ｅｙ[ｎ−１]＋ｖ[ｎ−１]
ｖ[ｎ]＝ｖ[ｎ−１]＋ｄｘ[ｎ−１]＋Ｄｙ[ｎ−１]＋ｕ[ｎ−１]
ｕ[ｎ]＝ｕ[ｎ−１]＋ｃｘ[ｎ−１]＋Ｃｙ[ｎ−１]＋ｔ[ｎ−１]
ｔ[ｎ]＝ｔ[ｎ−１]＋ｂｘ[ｎ−１]＋Ｂｙ[ｎ−１]＋ｓ[ｎ−１]
ｓ[ｎ]＝ｓ[ｎ−１]＋ａｘ[ｎ−１]＋Ａｙ[ｎ−１]
・・・式１
これらの式１をｚ変換すると、下記式２が得られる。
【００２６】
Ｙ(ｚ)＝ｆＸ(ｚ)＋Ｗ(ｚ)
Ｗ(ｚ)(１−ｚ−１)＝ｚ−１(ｅＸ(ｚ)＋ＥＹ(ｚ)＋Ｖ(ｚ))
Ｖ(ｚ)(１−ｚ−１)＝ｚ−１(ｄＸ(ｚ)＋ＤＹ(ｚ)＋Ｕ(ｚ))
Ｕ(ｚ)(１−ｚ−１)＝ｚ−１(ｃＸ(ｚ)＋ＣＹ(ｚ)＋Ｔ(ｚ))
Ｔ(ｚ)(１−ｚ−１)＝ｚ−１(ｂＸ(ｚ)＋ＢＹ(ｚ)＋Ｓ(ｚ))
Ｓ(ｚ)(１−ｚ−１)＝ｚ−１(ａＸ(ｚ)＋ＡＹ(ｚ))
・・・式２
ｚ変換式２において、Ｙ(ｚ)をＸ(ｚ)の単一関数として解くと、下記式３が得られる。
【００２７】
【数１】
0003799146.tif 000002
【００２８】
ＤＳＭの伝達関数は、Ｙ(ｚ)／Ｘ(ｚ)であり、下記式４に示すように、ｚの級数で表される。この式４の右辺の１行目は、式３に基づいて２行目に示すように表すことができる。
【００２９】
【数２】
0003799146.tif 000003
【００３０】
式４において、所望の伝達関数を満足するように係数αｎ，βｎを決め、係数α０〜α５から係数ｆ〜ａを、係数β０〜β５から係数Ｅ〜Ａを導く。
【００３１】
右辺の２行目の分子におけるｚ０の項はｆだけであり、したがって、ｆ＝α０である。
【００３２】
次に、右辺の１行目の分子からα０(１−ｚ−１)５を引くと、α０＋α１ｚ−１・・・＋・・・α５ｚ−５−α０(１−ｚ−１)５が得られる。
【００３３】
同様に、右辺の２行目の分子からｆ(１−ｚ−１)５を引く。このとき、ｚ−１の項はｅだけであり、このｅは、右辺の１行目の対応したα１と等しい。
【００３４】
以上の処理を、式４の分子の全ての項に対して繰り返して、係数ｄ〜ａを求める。また、この処理を式４の分母の全ての項に対して繰り返して、係数Ｅ〜Ａを求める。
【００３５】
【発明が解決しようとする課題】
ＤＳＭ間で信号をフィルタリングし、またＤＳＭ間で１ビット信号のストリームを維持することが望ましい。このフィルタリングが必要な理由は、例えば縦続接続されたＤＳＭにおいて望ましくない量子化雑音が蓄積されるのを防止するためである。しかしながら、適切なディジタルフィルタは、少なくとも、ビットストリームの各ビットを加算して多ビットの信号を生成し、及び／又はビットストリームにｐ（≧１）ビットの係数を乗算する。そして、このようなフィルタに縦続したＤＳＭの全ての係数乗算器は、ｐビット信号が供給されるｐビットの乗算器でなければならず、非常に不経済である。
【００３６】
本発明は、上述したような実情に鑑みてなされたものであり、本発明の目的は、１ビット信号を処理する直列又は縦続接続された複数のデルタ−シグマ変調器を備える１ビット信号処理装置を提供することである。なお、上述した論文には、このような提案については、何ら記載も示唆もされていない。
【００３７】
【課題を解決するための手段】
本発明に係る１ビット信号処理装置は、ｎ（≧３）次のデルタ−シグマ変調手段を備える。このｎ次のデルタ−シグマ変調手段は、第１の１ビット信号が入力される第１の入力手段と、第２の１ビット信号が入力される第２の入力手段と、ｐビット信号を１ビット信号に再量子化して、当該１ビット信号処理装置の出力信号として出力する量子化手段と、複数の信号混合手段とを有する。これらの複数の信号混合手段は、入力される第１の１ビット信号と第１の係数の積と、入力される第２の１ビット信号と第２の係数の積と、出力信号と第３の係数の積との加算値の積分値を求める第１段目の信号混合手段と、入力される第１の１ビット信号と第１の係数の積と、入力される第２の１ビットと第２の係数の積と、上記出力信号と第３の係数の積と、前段の積分値との加算値の積分値を求める少なくとも１つの中間段の信号混合手段と、入力される１ビット信号と第１の係数の積と、入力される第２の１ビット信号と第２の係数と、前段の積分値との加算値を求めて、量子化手段で１ビット信号に再量子化されるｐビット信号を生成する最終段の信号混合手段とからなる。
【００３８】
第１の１ビット信号と第２の１ビット信号は、第１の係数と第２の係数の比率で混合される。また、第３の係数は、雑音除去のために固定の値とされる。更に、第１の係数及び又は第２の係数は、可変である。
【００３９】
この１ビット信号処理装置は、制御信号に基づいて、上記可変の第１及び第２の係数を発生し、上記複数の信号混合手段に供給する係数発生手段を更に備える。また、係数発生手段は、第１及び第２の係数を予め記憶したメモリからなり、制御信号をアドレス信号として、第１及び第２の係数を読み出す。
【００４０】
また、１ビット信号処理装置は、複数の混合手段を同期させて動作させるためのクロックを発生するクロック発生手段と、入力される第１及び第２の１ビット信号をクロック発生手段からのクロックに同期させる同期手段とを更に備える。
【００４１】
【発明の実施の形態】
以下、本発明に係る１ビット信号処理装置について、図面を参照しながら説明する。
【００４２】
本発明に係る１ビット信号処理装置は、本発明を適用したデルタ−シグマ変調器（以下、ＤＳＭという。）を備える。このＤＳＭは、図１に示すように、５次のＤＳＭであり、５つの積分部と、最終段とを備えている。このＤＳＭは、１ビット信号が供給される入力端子１１と、信号処理を施した１ビット信号を出力する出力端子１７とを備える。
【００４３】
最終段の量子化器１５には、例えば正と負の両方の数を表す２の補数形式のｐビットの信号が供給される。量子化器１５は、例えば閾値が０の比較器からなり、ｐビットの信号を、正の信号が＋１に、負の信号が−１となるように量子化して、出力信号を生成する。
【００４４】
１段目の積分部は、入力端子１１に接続された１ビット係数乗算器１２１と、出力端子１７に接続された１ビット係数乗算器１６１と、１ビット係数乗算器１２１及び１ビット係数乗算器１６１の出力を加算する加算器１３１と、加算器１３１の出力を積分する積分器１４１とを備える。１ビット係数乗算器１２１，１６１は、１ビット信号に、ｐビットからなる係数Ａ１，Ｃ１をそれぞれ乗算する。加算器１３１は、１ビット係数乗算器１２１，１６１の各出力を加算して、積分器１４１に供給する。
【００４５】
中間段の４つの積分部は、それぞれ、入力端子１１に接続された１ビット係数乗算器１２２，１２３，１２４，１２５と、出力端子１７に接続された１ビット係数乗算器１６２，１６３，１６４，１６５と、加算器１３２，１３３，１３４，１３５と、積分器１４２，１４３，１４４，１４５とを備える。１ビット係数乗算器１２２〜１２５，１６２〜１６５は、１ビット信号にｐビットからなる係数Ａ２〜Ａ５，Ｃ２〜Ｃ５をそれぞれ乗算する。加算器１３２〜１３５は、対応する段の１ビット係数乗算器１２２〜１２５，１６２〜１６５の各出力と、前段の積分器１４１〜１４４の出力とがそれぞれ供給され、それらを加算して積分器１４２〜１４５に供給する。
【００４６】
積分器１４１〜１４５は、例えば図２に示すように、加算器２１と、この加算器２１に直列に接続された遅延回路２２とをそれぞれ備える。遅延回路２２の出力は加算器２１にフィードバックされており、加算器２１は、１ビット係数乗算器１２１〜１２５，１６１〜１６５の各出力を加算した加算器１３１〜１３５の出力を累積する。図２に示す加算器２１での加算を、１ビット係数乗算器１２１〜１２５，１６１〜１６５の各出力を加算するその段の加算器１３１〜１３５で行うようにしてもよい。したがって、１ビット係数乗算器用の加算器１３１〜１３５と積分器用の加算器２１を必ずしも独立して設ける必要はない。
【００４７】
最終段は、入力端子１１に接続された１ビット係数乗算器１２６と、加算器１３６とを備える。加算器１３６は、１ビット係数乗算器１２６の出力と前段の積分器１４５の出力を加算して、加算値を量子化器１５に供給する。
【００４８】
図１に示すように、係数Ａ１〜Ａ５，Ｃ１〜Ｃ５が固定値であり、積分器１４１〜１４５の中に独立した加算器２１を設けている場合、１ビット係数乗算器１２１〜１２５の各出力と１ビット係数乗算器１６１〜１６５の各出力をそれぞれ加算する加算器１３１〜１３５を、ルックアップテーブルで置き換えるようにしてもよい。具体的には、１ビット信号に係数Ａ１，Ｃ１を乗算すると、出力は、＋Ａ１、−Ａ１、＋Ｃ１、−Ｃ１となる。そこで、ルックアップテーブルに、＋Ａ１、−Ａ１と＋Ｃ１、−Ｃ１との全ての組み合わせを記憶しておく。そして、１ビット信号をアドレスとしてルックアップテーブルからその組み合わせを読み出すようにする。
【００４９】
上述したように、係数Ａ１〜Ａ５，Ｃ１〜Ｃ５は、上述の論文に記述されている方法によって定められる。勿論、係数は、回路の安定度が得られるように定められる。ところで、本発明では、更に、係数を、図３Ａに示すように、実線２５で示す雑音除去特性が得られるように設定する。それによって、入力信号の帯域における雑音（帯域内雑音）は減少する。
【００５０】
図１，３Ｃを参照し、本発明の実施例について説明する。これらの係数を、更に、図３Ｂに示すように、入力信号及び雑音を全帯域で例えば６ｄＢ減衰させ、帯域外の雑音を減衰させたままで、入力信号（及び帯域内雑音）を例えば６ｄＢ増幅して補償する図３Ｃの実線２７に示すようなローパスフィルタ特性が得られるように、設定する。
【００５１】
図３Ｃに示すように、ローパスフィルタ特性２７のロールオフ周波数において、帯域外の雑音の一部は、上述した補償のための増幅により、増幅されるが、全体の雑音は低減される。図３Ａ〜３Ｃは、２次のローパスフィルタを３次のＤＳＭに組み込んだ設計原理に基づいたものである。２次と３次を組み合わせた結果の５次のＤＳＭでは、係数は、ＤＳＭ全体の中に分散されている。
【００５２】
本発明に係る１ビット信号処理装置は、上述のようにして係数が設定されたＤＳＭを複数縦続接続したものであり、例えば図４に示すように、縦続接続された３つのＤＳＭ３１，３２，３３を備える。ＤＳＭの安定度は、帯域外であろうと帯域内であろうと、過大な雑音によって損なわれる。ところで、本発明では、上述したようなローパスフィルタ特性によって、少なくとも入力１ビット信号の周波数帯域外の雑音を減少させることにより、複数のＤＳＭを、例えば図４に示すように３つのＤＳＭ３１，３２，３３を縦続接続することができる。
【００５３】
図５及び関連出願（英国出願番号９６２４６７１．５）に記述されているように、ＤＳＭを、入力端子１１ａを介して供給される１ビット信号に係数Ａｎを乗算する１ビット係数乗算器１２ｎと、入力端子１１ｂを介して供給される１ビット信号に係数Ｂｎを乗算する１ビット係数乗算器１８ｎと、１ビット係数乗算器１２ｎ，１８ｎの各出力を加算する加算器１３ｎとを備えた信号ミキサとして構成するようにしてもよい。なお、この図５は、１段の積分部の構成を示すブロック図である。
【００５４】
関連出願（英国出願番号９６２４６７１．５）に記載されているＤＳＭでは、図６に示すように、各積分部は、３つの入力を有する加算器４５１，４５２，４５３と、加算器４５１〜４５３の各出力端子にそれぞれ接続された積分器４６１，４６２，４６３と、加算器４５１〜４５３の第１の入力端子に接続され、第１の１ビット信号に係数Ａ１，Ａ２，Ａ３を乗算する第１の係数乗算器４３１、４３２，４３３と、加算器４５１〜４５３の第２の入力端子に接続され、第２の１ビット信号に係数Ｂ１，Ｂ２，Ｂ３を乗算する第２の係数乗算器４４１、４４２，４４３と、加算器４５１〜４５３の第３の入力端子に接続され、このＤＳＭの出力信号に係数Ｃ１，Ｃ２，Ｃ３を乗算する第３の係数乗算器４８１、４８２，４８３とを備える。
【００５５】
ＤＳＭの最終段は、３つの入力を有する加算器４５４と、加算器４５４の第１の入力端子に接続され、第１の１ビット信号に第１の係数Ａ４を乗算する第１の係数乗算器４３４と、加算器４５４の第２の入力端子に接続され、第２の１ビット信号に第２の係数Ｂ４を乗算する第２の係数乗算器４４４とを備え、前段の積分器４６３の出力端子に接続されている。加算器４５４の出力端子は、量子化器４７に接続されている。
【００５６】
中間段の加算器４５２，４５３は、それぞれ第４の入力端子を有し、この入力端子を介して前段の積分器４６１，４６２からの出力が供給される。
【００５７】
係数乗算器４３１〜４３４，４４１〜４４４，４８１〜４８３は、全て１ビットの乗数器であり、供給される１ビット信号にｐビットからなる係数を乗算して、ｐビットの乗算値を生成する。
【００５８】
加算器４５１〜４５４及び積分器４６１〜４６３は、ｐビットで動作する。
【００５９】
ｐビットの信号は、例えば正数と負数を表す２の補数表現となっている。
【００６０】
量子化器４７は、閾値が０の比較器を備え、負の入力を−１（論理０）に、正の入力を＋１（論理１）にエンコードして、１ビットの出力信号を出力端子４９を介して出力する。
【００６１】
同期回路４２は、入力端子４１ａ，４１ｂを介して第１の１ビット信号と第２の１ビット信号が供給され、これらの第１及び第２の１ビット信号を、クロック発生回路１から供給される局部クロックに同期させる。この同期回路４２は、２つの入力１ビット信号を、別々に同期させる場合もある。クロック発生回路１は、ＤＳＭのクロッキング制御も行う。
【００６２】
係数Ａ１〜Ａ４，Ｂ１〜Ｂ４，Ｃ１〜Ｃ３は、上述の論文に述べられた方法を用いて、下記条件を満足するように決定される。
【００６３】
ａ）回路安定度、ｂ）雑音除去、ｃ）入力１ビット信号の帯域内で所定ゲインを有し、帯域外でこの所定ゲインよりも小さなゲインを有する。
【００６４】
係数Ｃ１〜Ｃ３は、雑音除去のために固定の値とされる。
【００６５】
係数Ａ１〜Ａ４，Ｂ１〜Ｂ４は、入力１ビット信号の伝達関数の零点を定義しており、したがって入力１ビット信号のゲインを制御するものである。
【００６６】
そして、例えば、係数Ａ１〜Ａ４，Ｂ１〜Ｂ４は、係数の値で決定される固定の比率で第１の１ビット信号と第２の１ビット信号を加算する係数である。したがって、係数Ａ１〜Ａ４と係数Ｂ１〜Ｂ４は異なる値としてもよいし、それぞれが等しい値としてもよい。
【００６７】
また、例えば、係数Ａ１〜Ａ４，Ｂ１〜Ｂ４は、第１の１ビット信号と第２の１ビット信号の混合比を変えることができるように、可変とする。これらの可変係数Ａ１〜Ａ４，Ｂ１〜Ｂ４は、係数発生器２から供給される。例えば、係数発生器２は、係数の組を予め記憶した係数メモリからなり、制御信号ＣＳに応じた種々なアドレスによって係数Ａ１〜Ａ４，Ｂ１〜Ｂ４を読み出して、係数乗算器１３１〜１３４，１４１〜１４４に供給する。
【００６８】
あるいは、係数発生器２を、制御信号ＣＳに対応した係数を発生するマイクロコンピュータで構成するようにしてもよい。
【００６９】
本発明では、このように構成されるＤＳＭにおいても、ＤＳＭの係数を、入力１ビット信号の帯域内で所定ゲインを有し、帯域外でこの所定ゲインよりも小さなゲインを有するように設定する。
【００７０】
また、本発明に係る１ビット信号処理装置を、例えば関連出願（英国出願番号９６２４６７１．５）に記述されているように、構成してもよい。すなわち、本発明に係る１ビット信号処理装置は、図７に示すように、２つの入力信号を混合する混合器５１，５２，５３，５４を備え、これらの混合器５１〜５４は、可変係数を発生する係数発生器２を有する図６に示すＤＳＭからなる。混合器５１，５２の出力対は、加算器５５に供給され、混合器５３，５４の出力対は加算器５６に供給される。これらの加算器５５，５６は、固定の係数Ａ１〜Ａ４，Ｂ１〜Ｂ４を有する図６のＤＳＭからなる。最終の加算器５７は、加算器５５，５６と同様に、固定の係数を有するＤＳＭからなる。
【００７１】
ここで、図８に他のフィルタ特性を示す。このフィルタ特性は、例えば入力１ビット信号の帯域において一定ゲインであり、音声帯域外においてそれよりも小さな一定ゲインである。図１に示す５次のＤＳＭの係数を、図８の周波数特性を満たすように設定する。
【００７２】
【発明の効果】
本発明に係る１ビット信号処理装置は、ｎ（≧３）次のデルタ−シグマ変調手段を備える。このデルタ−シグマ変調手段は、１ビット信号が入力される入力手段と、ｐビット信号を１ビット信号に再量子化して、当該１ビット信号処理装置の出力信号として出力する量子化手段と、複数の信号混合手段とを有する。複数の信号混合手段は、入力１ビット信号と係数の積と、出力信号と係数の積との加算値の積分値を求める第１段目の信号混合手段と、入力１ビット信号と係数の積と、出力信号と係数の積と、前段の積分値との加算値の積分値を求める少なくとも２つの中間段の信号混合手段と、入力１ビット信号と係数の積と、前段の積分値との加算値を求めて、量子化手段で１ビット信号に再量子化されるｐビット信号を生成する最終段の信号混合手段とからなる。そして、係数を、入力１ビット信号の帯域内で所定ゲインを有し、帯域外で所定ゲインよりも小さなゲインを有するように設定することにより、入力信号帯域の外の量子化雑音を低減することができる。量子化雑音を低減することにより、回路の安定度を高めることができ、また安定度を低下させる大きな雑音の蓄積を防ぐことにより、複数のデルタ−シグマ変調器を縦続接続することができる。
【図面の簡単な説明】
【図１】本発明を適用したデルタ−シグマ変調器の具体的な構成を示すブロック図である。
【図２】図１に示すデルタ−シグマ変調器の積分器の具体的な構成を示すブロック図である。
【図３】図１に示すデルタ−シグマ変調器の入力１ビット信号に対するフィルタ特性を説明するための図である。
【図４】図１に示すデルタ−シグマ変調器を複数縦続接続したときの具体的な構成を示すブロック図である。
【図５】図１に示すデルタ−シグマ変調器を変更したデルタ−シグマ変調器の具体的な構成を示すブロック図である。
【図６】本発明を適用したデルタ−シグマ変調器の具体的な構成を示すブロック図である。
【図７】図６に示すデルタ−シグマ変調器を用いた信号ミキサの具体的な構成を示すブロック図である。
【図８】他のフィルタ特性を示す図である。
【図９】従来のデルタ−シグマ変調器の構成を示すブロック図である。
【図１０】ｎ次のフィルタとして構成されたデルタ−シグマ変調器の構成を示すブロック図である。
【図１１】雑音除去特性を示す図である。
【図１２】５次のデルタ−シグマ変調器の構成を示すブロック図である。
【符号の説明】
１２１〜１２６，１６１〜１６５  １ビット係数乗算器、１３１〜１３６  加算器、１４１〜１４５  積分器、１５  量子化器
【図１】
0003799146.tif 000004
【図２】
0003799146.tif 000005
【図３】
0003799146.tif 000006
【図４】
0003799146.tif 000007
【図５】
0003799146.tif 000008
【図６】
0003799146.tif 000009
【図７】
0003799146.tif 000010
【図８】
0003799146.tif 000011
【図９】
0003799146.tif 000012
【図１０】
0003799146.tif 000013
【図１１】
0003799146.tif 000014
【図１２】
0003799146.tif 000015