(57)【特許請求の範囲】
【請求項１】
読出動作モード及びプログラム動作モードの間、行デコーダ回路を用いてフラッシュＥＥＰＲＯＭメモリセルアレイのワード線を駆動させるため、電源電圧より高い供給電圧をワード線供給ノードに発生する電圧ブースタ回路において、
プレチャージ信号に応じて前記電源電圧を前記ワード線供給ノードに選択的に接続するプレチャージ手段と、
前記プログラム動作モードの間、イネイブル信号に応じてプログラムレベルとして定義されているワード線電圧に前記ワード線供給ノードをポンピングするチャージポンプ手段と、
前記イネイブル信号と、キックバー信号とに応じて出力ノードに３状態出力電圧を発生してブースタコンデンサを駆動する駆動手段と
を含み、
前記ブースタコンデンサは、前記駆動手段の前記出力ノードと前記ワード線供給ノードとの間に接続され、
前記駆動手段は、プレチャージ動作モードの間の低状態と、
前記読出動作モードの間の高状態と、
前記プログラム動作モードの間のワード線電圧状態と
の前記３状態出力電圧を発生することを特徴とする電圧ブースタ回路。
【請求項２】
前記プレチャージ手段は、前記電源電圧に接続されたソースと、
前記プレチャージ信号に接続されたゲートと、
前記ワード線供給ノードに接続されたドレインと
を有するＰＭＯＳトランジスタを含むことを特徴とする請求項１に記載の電圧ブースタ回路。
【請求項３】
前記読出動作モードになる前に、前記ワード線供給ノードを前記電源電圧にプレチャージするように低状態の前記プレチャージ信号を発生するプレチャージ論理回路を含むことを特徴とする請求項２に記載の電圧ブースタ回路。
【請求項４】
前記チャージポンプ手段は、高電圧チャージポンプを含むことを特徴とする請求項１に記載の電圧ブースタ回路。
【請求項５】
前記駆動手段は、前記出力ノードと接地電圧との間に接続された第１スイッチトランジスタと、
前記イネイブル信号と、前記キックバー信号とに応じて前記第１スイッチトランジスタをターンオン又はターンオフさせる第１スイッチコントローラと、
前記電源電圧と前記出力ノードとの間に接続された第２スイッチトランジスタと、
前記イネイブル信号と、前記キックバー信号とに応じて前記第２スイッチトランジスタをターンオン又はターンオフさせる第２スイッチコントローラと、
前記ワード線電圧と前記出力ノードとの間に接続された第３スイッチトランジスタと、
前記イネイブル信号に応じて前記第３スイッチトランジスタをターンオン又はターンオフさせる第３スイッチコントローラと
を含むことを特徴とする請求項１に記載の電圧ブースタ回路。
【請求項６】
前記第１スイッチトランジスタは、ｎチャネルプルダウントランジスタを含み、
前記第２スイッチトランジスタ及び前記第３スイッチトランジスタは、ｐチャネルプルアップトランジスタを
含むことを特徴とする請求項５に記載の電圧ブースタ回路。
【請求項７】
前記第２スイッチトランジスタと前記出力ノードとの間に接続された第４スイッチトランジスタと、
前記電源電圧と前記第４スイッチトランジスタのバルクとの間に接続された第５スイッチトランジスタと、
前記第４スイッチトランジスタと前記ワード線電圧との間に接続された第６スイッチトランジスタとを含み、
前記第４スイッチトランジスタ及び前記第５スイッチトランジスタは、前記第３スイッチコントローラによってターンオンされ、
前記第３スイッチトランジスタ及び前記第６スイッチトランジスタは、前記第３スイッチコントローラによってターンオフされることを特徴とする請求項５に記載の電圧ブースタ回路。
【請求項８】
前記第２スイッチトランジスタと前記出力ノードとの間に接続された第４スイッチトランジスタと、
前記電源電圧と前記第４スイッチトランジスタのバルクとの間に接続された第５スイッチトランジスタと、
前記第４スイッチトランジスタと前記ワード線電圧との間に接続された第６スイッチトランジスタとを含み、
前記第４スイッチトランジスタ及び前記第５スイッチトランジスタは、前記第３スイッチコントローラによってターンオフされ、
前記第３スイッチトランジスタ及び前記第６スイッチトランジスタは、前記第３スイッチコントローラによってターンオンされることを特徴とする請求項５または請求項７に記載の電圧ブースタ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は電圧ブースタ回路に関するものであり、より詳しくは、読出動作モード及びプログラム動作モードの間、行デコーダを用いてフラッシュＥＥＰＲＯＭのメモリセルアレイのワード線を駆動するための３状態出力を発生する３状態ドライバ回路を含んだ電圧ブースタ回路である。
【０００２】
【従来の技術】
半導体メモリ装置分野、及びその他の半導体集積回路分野でもよく知られているように、内部的に発生する電圧には、それに供給される外部、またはオフチップ電源電圧より高い電圧が要求される。
例えば、フラッシュＥＥＰＲＯＭのメモリセルアレイの場合、読出動作モードの間には約＋５Ｖの第１高電圧が、また、プログラム動作モードの間には約＋１０Ｖの第２高電圧が要求される。
よって、半導体メモリは、外部電源電圧より高い出力信号を発生する内部電圧ブースタ回路を含む。
【０００３】
図５には、ワード線電圧ＶＰＰ（以下ＶＰＰとする）を発生する従来の電圧ブースタ回路１０のブロック図が示されている。ＶＰＰは、各自の行デコーダ回路を介してメモリセルアレイのワード線ＷＬ０−ＷＬｎに割り当てられる。電圧ブースタ回路１０は、半導体メモリ装置のプログラム動作モードの間使用される高電圧チャージポンプ回路１４を含む。高電圧チャージポンプ回路１４は、イネイブル信号（以下ＥＮＶＰＰとする）が高状態であるとき、内部ワード線供給ノードＮ１（以下ノードＮ１とする）のＶＰＰを約１０Ｖまで充電するように動作する。
【０００４】
また、電圧ブースタ回路１０はプレチャージ論理回路１２を含み、プレチャージ論理回路１２はノードＮ１が高電圧に昇圧、あるいはポンピングされる前にＶＰＰを外部電源電圧ＶＣＣ（以下ＶＣＣとする）にプレチャージするように動作する。プレチャージ論理回路１２は、ＰＭＯＳトランジスタＰ１を介して他の動作モードでＶＣＣと同一の供給電圧ＶＰＰを維持する。コンデンサＣL は、行デコーダ回路２０の容量性ローディングと、ノードＮ１とに接続されたライン２に関連する全てのキャパシタンスを示す。
【０００５】
図６（ａ）〜（ｅ）を参照し、図５に示された電圧ブースタ回路１０の動作を説明する。時間ｔ１より前では、信号ＥＮＶＰＰとプレチャージバー信号（以下、信号ＰＲＥＣＨＡＲＧＥＢとする）とは共に低状態（ＶＳＳ）であり、キックバー信号（以下、信号ＫＩＣＫＢ）は高状態（ＶＣＣ）であるとみなす。このとき、キック電圧ＶＫＩＣＫを定義するライン３上のＮＡＮＤゲート１８の出力は、低状態（ＶＳＳ）である。さらに、ノードＮ１のＶＰＰは、ＰＭＯＳトランジスタＰ１がターンオンされているため電源電圧ＶＣＣである。
【０００６】
図６（ａ）の時間ｔ１において、信号ＫＩＣＫＢが高い値から低い値へ遷移するとき、図６（ｃ）の時間ｔ２において、信号ＰＲＥＣＨＡＲＧＥＢは電源電圧ＶＣＣに変移する。また、図６（ｂ）の時間ｔ３において、電圧ＶＫＩＣＫが低い値から高い値へ遷移する。そのため、ノードＮ１のＶＰＰはブースタコンデンサＣBOOST を介して電圧ＶＫＩＣＫにより図６（ｄ）の時間ｔ３でブーストレベルまで上がる。その結果、信号ＰＲＥＣＨＡＲＧＥＢも、図６（ｃ）の時間ｔ４でブーストレベルまでさらに上がる。
ＶＰＰのブーストレベルは、次の式を用いて計算することができる。
【０００７】
【数１】
0003817396.tif 000002
【０００８】
ここで、電圧ＶＫＩＣＫと電圧ＶＰＰｉｎｉｔは、個々の電源電圧ＶＣＣである。電圧ＶＫＩＣＫ、及びＶＰＰｉｎｉｔをＶＣＣに置き換えて整理すると［数１］は［数２］のように表わすことができる。
【０００９】
【数２】
0003817396.tif 000003
【００１０】
［数２］より、要求されるＶＰＰの最大値が図５の電圧ブースタ回路１０によって発生するレベルより低ければ、従来の電圧ブースタ回路１０が十分に動作することが分かる。前述のように、ＶＰＰはフラッシュメモリセルのプログラム動作モードの間、約＋１０Ｖ以上にポンピングされることが要求される。
【００１１】
このような条件から、高電圧を発生するための第２高電圧チャージポンプのような追加的な手段が要求される。
しかしながら、ブースタコンデンサＣBOOST はＶＣＣ、またはＶＳＳである信号ＶＫＩＣＫに常に接続しているため、高電圧チャージポンプ１４によって補給される総キャパシタンスは非常に大きくなり、上記目的のために従来の電圧ブースタ回路１０を使用することは実用性に欠ける。
【００１２】
従来の電圧ブースタ回路１０では、高電圧チャージポンプ１４がＶＰＰをプログラムレベルまで上げるために非常に長い時間を要し、逆に、時間をかけずに必要なプログラムレベルまでＶＰＰを高くしようとすると高電圧チャージポンプ１４のサイズを増大しなければならないという問題が生じる。前者の場合はプログラム時間が増加し、後者の場合はメモリ装置全体の費用及び複雑性が増加する。そのため、いずれの場合も十分な解決策を提案できない。
特に、大きなキャパシタンスを有する従来の電圧ブースタ回路１０の問題点については、前述した［数２］を参照して説明することができる。
ＶＰＰｍｉｎがフラッシュメモリセルのプログラム動作モードの間に必要とされる最小電圧ＶＰＰと等しく、ＶＣＣｍｉｎもフラッシュメモリセルの最小電圧ＶＣＣと等しい場合、次式［数３］を得ることができる。
【００１３】
【数３】
0003817396.tif 000004
【００１４】
さらに、最小電圧ＶＰＰｍｉｎが４．２Ｖ、最小電圧ＶＣＣｍｉｎが２．５Ｖと仮定すると、次式［数４］を得ることができる。
【００１５】
【数４】
0003817396.tif 000005
【００１６】
［数４］より、ブースタコンデンサＣBOOST は２．１２５ＣL である。そのため、総キャパシタンスＣTOTAL はブースタコンデンサＣBOOST の値に伴って増加することがわかる。すなわち、ＣTOTAL ＝ＣBOOST ＋ＣL 、または３．１２５ＣL 。
よって、低い電源電圧で効率的に動作する、すなわち、少ない消費電力で動作する電圧ブースタ回路が望まれる。
【００１７】
【発明が解決しようとする課題】
よって、本発明の目的は、小さい電源電圧で効果的かつ効率的に動作可能な電圧ブースタ回路を提供することである。
さらに、本発明の目的は、少ない消費電力で効果的に動作可能な電圧ブースタ回路を提供することである。
さらに、本発明の目的は、小さなチャージポンプで、より大きいワード線電圧をポンプするために、プログラム動作モードの間はワード線供給ノードに大容量のブースタコンデンサを接続させない、３状態出力を発生する３状態ドライバ回路を含む電圧ブースタ回路を提供することである。
さらに、本発明の目的は、ワード線電圧ＶＰＰをプログラムレベルまで充電するために要する時間の短い電圧ブースタ回路を提案することである。
さらに、本発明の目的は、プログラムレベルのワード線電圧ＶＰＰを放電するために要する時間の短い電圧ブースタ回路を提案することである。
【００１８】
【課題を解決するための手段】
上述のような目的を達成するための本発明による電圧ブースタ回路は、読出動作モード及びプログラム動作モードの間、行デコーダ回路を用いてフラッシュＥＥＰＲＯＭメモリセルアレイのワード線を駆動するため、電源電圧より高い供給電圧をワード線供給ノードに発生する電圧ブースタ回路として構成される。
【００１９】
さらに、本発明による電圧ブースタ回路は、プレチャージ信号に応じて、電源電圧をワード線供給ノードに選択的に接続するプレチャージ手段と、イネイブル信号に応じてプログラム動作モードの間、プログラムレベルとして定義されているワード線電圧にワード線供給ノードをポンピングするチャージポンプ手段と、イネイブル信号及びキックバー信号に応じて出力ノードに３状態出力電圧を発生してブースタコンデンサを駆動する駆動手段とを含む。ここで、ブースタコンデンサは、駆動手段の出力ノードとワード線供給ノードとの間に接続される。駆動手段は、プレチャージ動作モードの間は低状態、読出動作モードの間は高状態、プログラム動作モードの間はワード線電圧状態の３状態出力電圧を発生する。
本発明によると、大容量のブースタコンデンサの両電極を同一電圧に設定することにより、小さなチャージポンプでも、プログラム動作の間に要求されるワード線電圧を十分にポンピングすることができる。
【００２０】
【発明の実施の形態】
本発明による実施の形態について、図面を参照して詳細に説明する。
本発明による電圧ブースタ回路１００を図１に示す。電圧ブースタ回路１００と、図５で示した電圧ブースタ回路１０とは構成の点で類似している。最も異なるは、図５のＮＡＮＤゲート１８とインバータ１６が３状態ドライバ回路１３０に置き換わったという点である。
【００２１】
さらに、本発明の電圧ブースタ回路１００は、プレチャージ論理回路１１０、３状態ドライバ回路１３０、プルアップトランジスタとして機能するＰＭＯＳトランジスタＰ１１、ブースタコンデンサＣBOOST 、そして高電圧チャージポンプ回路１５０で構成される。ここで、コンデンサＣL は、行デコーダ回路（図５）の容量性ローディングと、ＶＰＰを発生するノードＮ１０とに接続されたライン１２０に関連する全てのキャパシタンスを示す。３状態ドライバ回路１３０は、ブースタコンデンサＣBOOST を駆動するために使用される出力を有する。３状態ドライバ回路１３０の出力は３つの状態を有している。プレチャージモードの間の低状態（１）、読出動作モードの間の高状態（２）、そしてプログラム動作モードの間のワード線電圧状態（３）である。
さらに、３状態ドライバ回路１３０は、ブースタコンデンサＣBOOST の両電極を同電圧に設定する（例えば、プログラム動作モードの間はＶＰＰに設定し、高電圧チャージポンプ回路１５０上の容量性ローディングを減らしている）。
【００２２】
図２には、図１のプレチャージ論理回路１１０の詳細回路が示されている。プレチャージ論理回路１１０は、インバータＩＮＶ１及びＩＮＶ２、ＮＡＮＤゲートＮＤ１、ＰＭＯＳトランジスタＭＰ１、ＭＰ２、ＭＰ３、そしてＮＭＯＳトランジスタＭＮ１、ＭＮ２、ＭＮ３を有している。
図２におけるＮＡＮＤゲートＮＤ１は、信号ＫＩＣＫＢを受け入れる第１入力端子と、インバータＩＮＶ１を介して信号ＥＮＶＰＰを受け入れる第２入力端子とを有している。ゲートがインバータＩＮＶ２を介してＮＡＮＤゲートＮＤ１に接続されたＮＭＯＳトランジスタＭＮ１は、接地されたソースを有する。
また、ＰＭＯＳトランジスタＭＰ１は、ＶＰＰとＮＭＯＳトランジスタＭＮ１のドレインの間に接続されたチャネルを有している。ＰＭＯＳトランジスタＭＰ２は、ＮＭＯＳトランジスタＭＮ１のドレインに接続されたゲート、ＶＰＰに接続されたソース、そしてＰＭＯＳトランジスタＭＰ１のドレインに接続されたドレインを有する。
【００２３】
ＮＭＯＳトランジスタＭＮ２のゲートは、ＮＡＮＤゲートＮＤ１の出力端子に接続され、ドレインはＰＭＯＳトランジスタＭＰ１のゲートに接続され、ソースは接地される。
ＰＭＯＳトランジスタＭＰ３とＮＭＯＳトランジスタＭＮ３のゲートは、ＰＭＯＳトランジスタＭＰ２及びＮＭＯＳトランジスタＭＮ２の共通ドレインに共通に接続され、ＰＭＯＳトランジスタＭＰ３とＮＭＯＳトランジスタＭＮ３のチャネルは、ＶＰＰと接地電圧ＶＳＳとの間に直列に接続される。信号ＰＲＥＣＨＡＲＧＥＢは、ＰＭＯＳトランジスタＭＰ３及びＮＭＯＳトランジスタＭＮ３の共通ドレインから出力される。
３状態ドライバ回路１３０の詳細を図３に示す。３状態ドライバ回路１３０は、ＰＭＯＳトランジスタＭＰ４−ＭＰ１０、ＮＭＯＳトランジスタＭＮ４−ＭＮ６、インバータＩＮＶ３−ＩＮＶ６、ＮＡＮＤゲートＮＤ２、そしてＮＯＲゲートＮＲ１で構成される。
【００２４】
図３におけるＮＭＯＳトランジスタＭＮ６（ｎチャネルプルアップトランジスタとして動作する）のドレインは、信号ＶＫＩＣＫを出力するためのノードＮ１２に接続され、ソースは接地され、ゲートはＮＯＲゲートＮＲ１の出力端子に接続される。ＮＯＲゲートＮＲ１は、信号ＥＮＶＰＰを受け入れる第１入力端子と、インバータＩＮＶ５を介して信号ＫＩＣＫＢを受け入れる第２入力端子とを有する。ＮＯＲゲートＮＲ１とインバータＩＮＶ５とは、プルアップトランジスタコントローラを構成する。
【００２５】
ここで、ゲートがインバータＩＮＶ６を介して信号ＥＮＶＰＰを受け入れるＮＭＯＳトランジスタＭＮ４は接地されたソースを有し、ＰＭＯＳトランジスタＭＰ４はＶＰＰに接続されたソースとＮＭＯＳトランジスタＭＮ４のドレインに接続されたドレインを有する。
また、ＰＭＯＳトランジスタＭＰ５のゲートは、トランジスタＭＰ４及びＭＮ４の共通ドレインに接続され、ソースはＶＰＰに接続され、ドレインはＰＭＯＳトランジスタＭＰ４のゲートに接続される。  さらに、ＮＭＯＳトランジスタＭＮ５は、信号ＥＮＶＰＰを受け入れるゲート、ＰＭＯＳトランジスタＭＰ４のゲート及びＰＭＯＳトランジスタＭＰ５のドレインに接続されたドレイン、そして接地されたソースを有する。トランジスタＭＰ４、ＭＮ４、ＭＰ５、ＭＮ５、及びインバータＩＮＶ６は、プルアップトランジスタコントローラとしてレベルシフトを構成する。
【００２６】
ＮＡＮＤゲートＮＤ２は、インバータＩＮＶ３を介して信号ＫＩＣＫＢを受け入れる第１入力端子と、インバータＩＮＶ４を介して信号ＥＮＶＰＰを受け入れる第２入力端子とを有する。
また、ＰＭＯＳトランジスタＭＰ６（ｐチャネルプルアップトランジスタとして動作する）のソースは電源電圧ＶＣＣに接続され、ゲートはＮＡＮＤゲートＮＤ２の出力端子に接続され、ドレインは、ゲートがトランジスタＭＰ４及びＭＮ４の共通ドレインに接続されたＰＭＯＳトランジスタＭＰ７を介してノードＮ１２に接続される。ＮＡＮＤゲートＮＤ２と、インバータＩＮＶ３及びＩＮＶ４とはプルアップトランジスタコントローラを構成する。
【００２７】
また、ＰＭＯＳトランジスタＭＰ８のチャネルは、ＰＭＯＳトランジスタＭＰ７のバルクと電源電圧ＶＣＣとの間に接続され、ゲートはトランジスタＭＰ４及びＭＮ４の共通ドレインに接続される。
また、ＰＭＯＳトランジスタＭＰ９のチャネルは、トランジスタＭＰ７のバルクとＶＰＰとの間に接続され、ゲートはトランジスタＭＰ５とＭＮ５の共通ドレインに接続される。
さらに、ＰＭＯＳトランジスタＭＰ１０は、ＶＰＰに接続されたソース、ノードＮ１２に接続されたドレイントランジスタＭＰ５及びＭＮ５の共通ドレインに接続されたゲートを有する。
【００２８】
図１〜３に示された電圧ブースタ回路の読出動作について、図６（ａ）〜（ｅ）の波形を参照して説明する。時間ｔ１の前には信号ＥＮＶＰＰが低状態であり、信号ＫＩＣＫＢが高状態であると仮定する。このとき、プレチャージ論理回路１１０内部のＮＡＮＤゲートＮＤ１の出力は低状態になり、その結果信号ＰＲＥＣＨＡＲＧＥＢも低状態になる。よって、ＰＭＯＳトランジスタＰ１１はターンオンされ、これはノードＮ１０を電源電圧ＶＣＣまで充電する。同時に、３状態ドライバ回路１３０のＮＡＮＤゲートＮＤ２の出力が高状態になるため、ＰＭＯＳトランジスタＭＰ６はターンオフされる。同様にトランジスタＭＰ５及びＭＮ５の共通ドレインが電源電圧ＶＣＣと同一レベルを有するＶＰＰに充電されるため、ＰＭＯＳトランジスタＭＰ１０もターンオフされる。逆に、ＮＭＯＳトランジスタＭＮ６はＮＯＲゲートＮＲ１を介してターンオンされ、ノードＮ１２は接地される。すなわち、信号ＶＫＩＣＫは低状態（ＶＳＳ）になる。
【００２９】
図６（ａ）に示すように、読出動作を始めるためには、信号ＫＩＣＫＢが時間ｔ１において、高い値から低い値へ遷移しなければならない。このとき、ＮＯＲゲートＮＲ１の出力は低状態になり、その結果、ＮＭＯＳトランジスタＭＮ６がターンオフされる。同時にＮＡＮＤゲートＮＤ２の出力は低状態になり、ＰＭＯＳトランジスタＭＰ６をターンオンする。このように、信号ＶＫＩＣＫは、図６（ｂ）の時間ｔ３でターンオンされたＰＭＯＳトランジスタＭＰ６及びＭＰ７を介して電源電圧ＶＣＣまで高くなる。
【００３０】
さらに、ＮＡＮＤゲートＮＤ１の出力がロジック高レベルになるため、信号ＰＲＥＣＨＡＲＧＥＢは、図７（ｃ）に示すようにプレチャージレベル（電源電圧ＶＣＣレベル）のＶＰＰを有する。
その結果、ノードＮ１０は時間ｔ３でブースタコンデンサＣBOOST を介して信号ＶＫＩＣＫによって高くなる。これは図６（ｄ）に示されている。そのため、図６（ｃ）に示すように、信号ＰＲＥＣＨＡＲＧＥＢはＰＭＯＳトランジスタＭＰ３を介して時間ｔ４でブーストレベルまで高くなる。
【００３１】
プログラム動作になる前に、信号ＫＩＣＫＢは、図６（ａ）の時間ｔ５のように低い値から高い値へ遷移しなければならない。よって、ＮＯＲゲートＮＲ１の出力は高状態になり、ＮＭＯＳトランジスタＭＮ６がターンオンされる。
信号ＶＫＩＣＫは、図６（ｂ）の時間ｔ６で低状態になり始める。ＶＰＰは信号ＶＫＩＣＫに接続しているため、図６（ｄ）の時間ｔ７で低状態になっている。しかも、ＶＰＰがＶＣＣレベルまで低くなることによって、信号ＶＫＩＣＫと信号ＰＲＥＣＨＡＲＧＥＢは、図６（ｂ）及び図６（ｃ）において時間ｔ７及び時間ｔ８で接地電位ＶＳＳまで低くなる。
プログラム動作モードにおける従来の電圧ブースタ回路の動作と、本発明による電圧ブースタ回路との動作の違いを理解するために、図５の電圧ブースタ回路１０のプログラム動作について図７（ａ）〜（ｅ）を参照して説明する。
【００３２】
図６（ａ）〜（ｅ）のプログラム開始前（時間ｔ１の前）では、信号ＥＮＶＰＰ、ＶＫＩＣＫ、ＰＲＥＣＨＡＲＧＥＢは全て低状態（ＶＳＳ）であり、ＶＰＰと信号ＫＩＣＫＢとは高状態（ＶＣＣ）である。図５において、プログラム動作を始めるためには、信号ＥＮＶＰＰが図７（ａ）の時間ｔ１で低い値から高い値へ遷移しなければならない。
信号ＥＮＶＰＰはＶＰＰを図７（ｄ）の時間ｔ２でブーストレベルに上げるために、信号ＶＫＩＣＫをトリガさせる。又、信号ＥＮＶＰＰは、図７（ｄ）の時間ｔ３に示すようにＶＰＰをプログラムレベルまで上げるため、高電圧チャージポンプ回路１４を活性化させる。従来の電圧ブースタ回路（図５）では、信号ＶＫＩＣＫは電源電圧ＶＣＣに接続されているため、ブースタコンデンサＣBOOST もＶＰＰに接続されたままである。そのため、チャージポンプ回路１４は、図７（ｄ）の時間ｔ２から時間ｔ３の間にＶＰＰをプログラムレベルに上げるため、さらに多くの電荷を生成しなければならない。
【００３３】
本発明の電圧ブースタ回路のプログラム動作について、図１〜４を参照して説明する。図４（ａ）〜（ｅ）に示すように、プログラム動作を始めるためには、信号ＥＮＶＰＰが図４（ａ）の時間ｔ１’で低い値から高い値に遷移しなければならない。そのため、ＰＭＯＳトランジスタＭＰ７及びＭＰ８と、ＮＭＯＳトランジスタＭＮ６とをターンオフさせ、ＰＭＯＳトランジスタＭＰ９及びＭＮ１０をターンオンさせる。
【００３４】
すなわち、ブースタコンデンサＣBOOST を駆動するための信号ＶＫＩＣＫは、ＰＭＯＳトランジスタＭＰ１０を介してＶＰＰに接続される。よって、ＶＰＰが高電圧チャージポンプ回路１５０によって充電されると、信号ＶＫＩＣＫもＰＭＯＳトランジスタＭＰ１０を介して充電される。その結果、図４（ｂ）５及び図４（ｄ）に示すように、ＶＰＰは時間ｔ２’から時間ｔ３’の間にプログラムレベルまで充電される。
【００３５】
上述したように、３状態ドライバ回路の出力ＶＫＩＣＫは、プレチャージモードの間は低状態（ＶＳＳ）、読出動作モードの間は高状態（ＶＣＣ）、そしてプログラム動作モードの間はワード線電圧ＶＰＰを有する。
さらに、プログラム動作モードの間はブースタコンデンサＣBOOST の両電極がＶＰＰに設定され、チャージポンプ回路１５０は容量性ロードＣL だけを充電する。
【００３６】
【発明の効果】
このように本発明によると、小さい電源電圧で効果的かつ効率的に動作可能な電圧ブースタ回路を提供することができる。
さらに、本発明によると、少ない消費電力で効果的に動作可能な電圧ブースタ回路を提供することができる。
さらに、本発明によると、小さなチャージポンプで、より大きいワード線電圧をポンプするために、プログラム動作モードの間はワード線供給ノードに大容量のブースタコンデンサを接続させない、３状態出力を発生する３状態ドライバ回路を含む電圧ブースタ回路を提供することができる。
さらに、本発明によると、ワード線電圧ＶＰＰをプログラムレベルまで充電するために要する時間の短い電圧ブースタ回路を提案することができる。
さらに、本発明によると、プログラムレベルのワード線電圧ＶＰＰを放電するために要する時間の短い電圧ブースタ回路を提案することができる。
【図面の簡単な説明】
【図１】本発明による高速３状態ブースタ回路のブロック図。
【図２】本発明による高速３状態ブースタ回路のプレチャージ論理回路の回路図。
【図３】本発明による高速３状態ブースタ回路の３状態ドライバ回路の回路図。
【図４】本発明による高速３状態ブースタ回路の各個所の、プログラム動作動作モード時の電圧を示す図。
【図５】従来の電圧ブースタ回路のブロック図。
【図６】従来の電圧ブースタ回路の有するノードの、読出動作モード時の電圧を示す図。
【図７】従来の電圧ブースタ回路の有するノードの、プログラム動作動作モード時の電圧を示す図。
【符号の説明】
１１０：プレチャージ論理回路
１３０：３状態ドライバ回路
１５０：チャージポンプ回路
【図１】
0003817396.tif 000006
【図２】
0003817396.tif 000007
【図３】
0003817396.tif 000008
【図４】
0003817396.tif 000009
【図５】
0003817396.tif 000010
【図６】
0003817396.tif 000011
【図７】
0003817396.tif 000012