(57)【特許請求の範囲】
【請求項１】
制御電源電圧の供給を受けて動作し外部回路に対し論理信号を出力する出力回路において、
前記外部回路に対し電流を流し出しまたは前記外部回路からの電流を吸い込む出力トランジスタと、
前記論理信号を出力するために必要な駆動制御信号を前記出力トランジスタの制御信号入力端子に与える論理回路と、
この論理回路において前記出力トランジスタの制御信号入力端子に対する前記駆動制御信号の伝達経路に設けられ、前記制御電源電圧が少なくとも前記論理回路が論理動作を正常に行い得る動作保証電圧レベルよりも低い場合、前記駆動制御信号に替えて前記出力トランジスタをオフ駆動するための出力遮断信号を出力する出力遮断制御回路と、
前記出力トランジスタの制御信号入力端子と制御信号基準端子との間に接続された抵抗性素子とを備え、
前記論理回路は、オン駆動制御信号に対応して前記出力トランジスタの制御信号入力端子に対し前記制御電源電圧を与えるための駆動用素子を備え、前記抵抗性素子の抵抗値の上限は、前記制御電源電圧が前記動作保証電圧レベルよりもさらに低下して前記出力遮断制御回路が前記出力遮断信号を正常に出力することができない状態である場合に、前記制御電源電圧を前記駆動用素子のオン抵抗値と前記抵抗性素子の抵抗値とで分圧して得られる電圧値が前記出力トランジスタをオンさせるのに必要なしきい値電圧以下となるように設定されており、前記抵抗性素子の抵抗値の下限は、前記制御電源電圧が前記動作保証電圧レベル以上である場合に、前記出力トランジスタが前記駆動制御信号に従ってオン状態となり得るように設定されていることを特徴とする出力回路。
【請求項２】
前記出力遮断制御回路は、
前記制御電源電圧が少なくとも前記動作保証電圧レベルよりも低い場合に前記出力遮断信号を生成する電源電圧判定回路と、
前記駆動制御信号と前記出力遮断信号とを入力し、前記駆動制御信号よりも前記出力遮断信号を優先的に出力するゲート回路とから構成されていることを特徴とする請求項１記載の出力回路。
【請求項３】
前記出力トランジスタは、Ｎチャネル型ＦＥＴからなるトーテムポール型接続回路を構成していることを特徴とする請求項１または２記載の出力回路。
【請求項４】
請求項１ないし３の何れかに記載の出力回路を内蔵して構成されていることを特徴とするマイクロコンピュータ。
【請求項５】
前記外部回路はコンデンサであって、そのコンデンサの端子電圧レベルを判定する電圧判定回路を備えていることを特徴とする請求項４記載のマイクロコンピュータ。
【請求項６】
車両に搭載され、車体に所定以上の衝撃が加えられたことを検出すると前記コンデンサを充電するように構成されていることを特徴とする請求項５記載のマイクロコンピュータ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、制御電源電圧の供給を受けて動作し外部回路に対し論理信号を出力する出力回路およびその出力回路を備えて構成されるマイクロコンピュータに関する。
【０００２】
【従来の技術】
図５は、ワンチップマイクロコンピュータの電気的構成の一部を示している。この図５において、マイクロコンピュータ１（以下、マイコン１と称す）は、例えば３．３Ｖの制御電源電圧ＶCC1 の供給を受けて動作するＣＰＵ２と、このＣＰＵ２から出力される論理信号を５Ｖ系の論理信号に変換した後出力端子３を介して外部回路４に出力する複数の出力ポート５（図５には１つのみを示す）とを備えている。このうち出力ポート５は、５Ｖの制御電源電圧ＶCC2 の供給を受けて動作するレベルシフト回路６、インバータ７、８、出力回路９および出力端子３から構成されている。出力回路９は、Ｐチャネル型ＭＯＳトランジスタ１０とＮチャネル型ＭＯＳトランジスタ１１とからなるトーテムポール型接続回路である。
【０００３】
このマイコン１は、種々の制御機器に適用可能である。例えば自動車などの車両に搭載されるＥＣＵ(Electronic Control Unit) に適用する場合には、電源回路（図示せず）がバッテリ電圧ＶＢに基づいて制御電源電圧ＶCC1 （３．３Ｖ）とＶCC2 （５Ｖ）とを生成するようになっている。
【０００４】
【発明が解決しようとする課題】
ところで、車両のイグニッションスイッチがオフ状態からオン状態とされる時、逆にオン状態からオフ状態とされる時、バッテリの消耗によってバッテリ電圧ＶＢが著しく低下している時、車両が衝突事故を起こした場合にバッテリ電圧ＶＢが瞬間的に低下する時などにおいては、上記制御電源電圧ＶCC1 、ＶCC2 はそれぞれ３．３Ｖと０Ｖとの中間的な値、５Ｖと０Ｖとの中間的な値となる。
【０００５】
ＣＭＯＳ回路の場合、論理回路を構成する素子は、一般に制御電源電圧がＭＯＳトランジスタのしきい値電圧Ｖth以下になると論理動作が不定となり出力レベルが定まらなくなる。また、２入力ＮＡＮＤ回路の場合には、正常にＬレベルを出力するためには原理的にしきい値電圧Ｖthの２倍以上の電圧値を持つ入力電圧の印加が必要となる。
【０００６】
従って、制御電源電圧ＶCC1 、ＶCC2 が上述した値以下となる低電圧状態では、ＣＰＵ２および出力ポート５の動作が不定となって、本来オフ状態としたいＭＯＳトランジスタ１０または１１がオン状態となる虞が生じる。この場合、ＭＯＳトランジスタ１０または１１がオンすると、出力端子３には制御電源電圧ＶCC2 または０Ｖが出力されるとともに外部回路４に電流が流れるので、その出力電圧または出力電流により外部回路４に誤った論理信号が伝達されたり誤った作用を生じさせてしまうことになる。
【０００７】
そこで、従来は制御電源電圧ＶCC1 、ＶCC2 の立ち上げ時、立ち下げ時における各ポートの状態をシミュレーションや試験により検証したり、全体としてマイコン１と外部回路４との協調を図った設計とする（例えば外部回路４がコンデンサである場合にその容量値を増大する）などの手段により、上記誤信号の出力を防止するようにしていた。しかし、こうした手段では接続できる外部回路が制限されたり、回路構成の複雑化に伴い検証作業や協調設計に多くの手間を必要とするため、より簡単で確実な解決手段が望まれていた。
【０００８】
本発明は上記事情に鑑みてなされたもので、その目的は、制御電源電圧が低下した場合に確実に所定の論理信号を出力可能な出力回路およびその出力回路を備えて構成されるマイクロコンピュータを提供することにある。
【０００９】
【課題を解決するための手段】
請求項１に記載した出力回路によれば、制御電源電圧が通常の電圧範囲にある場合、および制御電源電圧が低下した場合であっても論理回路が論理動作を正常に行い得る動作保証電圧レベル以上（または動作保証電圧レベルよりも高く設定された所定値以上）ある場合には、論理回路は駆動制御信号を出力トランジスタの制御信号入力端子に与え、出力トランジスタはその駆動制御信号に応じた論理信号を出力する。この場合、出力トランジスタは、その導電型や接続態様に応じて電流を流し出す動作（ソース動作）または電流を吸い込む動作（シンク動作）を行う。
【００１０】
本手段では、論理回路において出力トランジスタの制御信号入力端子に対する駆動制御信号の伝達経路に出力遮断制御回路が設けられているが、上述の場合、出力遮断制御回路は駆動制御信号をそのまま出力する。また、出力トランジスタの制御信号入力端子（ゲート、ベース）と制御信号基準端子（ソース、エミッタ）との間には抵抗性素子が接続されているが、出力トランジスタは抵抗性素子の存在にかかわらず駆動制御信号に従ってオンまたはオフする。従って、出力回路は、駆動制御信号に従った論理信号を出力する。
【００１１】
これに対し、制御電源電圧が上記動作保証電圧レベルよりも低下した場合には、論理回路が正常に論理動作を行わない不定動作となる虞が生じる。この場合には、出力遮断制御回路が駆動制御信号に替えて出力トランジスタをオフ駆動するための出力遮断信号を出力する。これにより、制御電源電圧の低下に伴い論理回路の動作が不定となっても、出力トランジスタをオフ駆動状態に制御できる。
【００１２】
しかし、さらに制御電源電圧が低下すると、能動素子を有して構成される出力遮断制御回路も出力遮断信号を正常に出力できない虞が生じる。この場合には、抵抗性素子が制御信号入力端子の電位を制御信号基準端子の電位へ近付けるように作用し、たとえ出力トランジスタにオン駆動制御信号が与えられても出力トランジスタはオフ状態を維持することができる。従って、本出力回路によれば、少なくとも制御電源電圧が動作保証電圧レベルよりも低下して論理回路が論理動作を正常に行えない場合に、出力トランジスタを確実に所定の状態つまりオフ状態に制御でき、外部回路に確実に所定の論理信号を出力することができる。
【００１３】
抵抗性素子の抵抗値の上限は、制御電源電圧が動作保証電圧レベルよりもさらに低下して出力遮断制御回路が出力遮断信号を正常に出力することができない状態である場合に、制御電源電圧を駆動用素子のオン抵抗値と抵抗性素子の抵抗値とで分圧して得られる電圧値が出力トランジスタをオンさせるのに必要なしきい値電圧以下となるように設定されている。抵抗性素子の抵抗値の下限は、制御電源電圧が動作保証電圧レベル以上である場合に、出力トランジスタが駆動制御信号に従ってオン状態となり得るように設定されている。その結果、出力遮断制御回路が出力遮断信号を正常に出力できない場合に、出力トランジスタを確実にオフ状態に制御でき、制御電源電圧が動作保証電圧レベル以上ある場合に、抵抗性素子の存在に起因して出力トランジスタの動作状態が制限されることがない。
【００１４】
請求項２に記載した出力回路によれば、出力遮断制御回路は電源電圧判定回路とゲート回路とから構成されている。制御電源電圧が動作保証電圧レベル以上（または上記所定値以上）の場合には、電源電圧判定回路は出力遮断信号を生成せず、ゲート回路は駆動制御信号をそのまま出力する。一方、制御電源電圧が動作保証電圧レベルよりも低い場合には、電源電圧判定回路は出力遮断信号を生成し、ゲート回路は出力遮断信号を出力する。
【００１６】
請求項３に記載した出力回路によれば、出力トランジスタは、Ｎチャネル型ＦＥＴからなるトーテムポール型接続回路を構成しているので、Ｎチャネル型ＦＥＴのＰ型基板の電位をグランド電位とすることで、寄生ダイオードはロウサイドにのみ形成される。従って、例えば外部回路がコンデンサである場合に、コンデンサの充電電荷が電源側に抜ける虞がなくなる。
【００１７】
請求項４に記載したマイクロコンピュータは、請求項１ないし３の何れかに記載の出力回路を内蔵して構成される。
請求項５に記載したマイクロコンピュータによれば、上記出力回路を介して外部回路であるコンデンサへの充放電を行うとともに、電圧判定回路によりコンデンサの端子電圧レベルを判定することにより、コンデンサをその電荷蓄積の有無に対応させた１ビットの記憶素子として用いることができる。この場合、マイクロコンピュータは、コンデンサの電荷制御回路として機能する。
【００１８】
請求項６に記載したマイクロコンピュータは、車両に搭載され車体に所定以上の衝撃が加えられたことを検出するとコンデンサを充電するので、コンデンサは衝撃記憶用の簡易メモリとして使用できる。従って、車両の衝突事故などが発生した場合のように制御電源電圧が低下することが予想され、論理素子から構成される記憶素子では記憶を保持することが困難な状態の変化についても、コンデンサの充電状態によって衝撃を受けたことを確実に記憶することができる。
【００１９】
【発明の実施の形態】
以下、本発明の一実施形態について図１ないし図４を参照しながら説明する。図１は、出力回路に係る部分を詳細に示すマイクロコンピュータの電気的構成図である。ワンチップ化されたマイクロコンピュータ２１（以下、マイコン２１と称す）は、車両に搭載されドアロック制御などを行うボデー用ＥＣＵに用いられるものである。このＥＣＵは、車両が衝突事故などを起こしたことを検知した場合に、ロック状態にある車両のドアをアンロック状態に切り換えて、乗員が車室外に脱出することを容易に行い得るようにする機能を備えている。
【００２０】
マイコン２１はＣＭＯＳ回路により構成されており、ＣＰＵ２２、出力回路２３、コンパレータ２４、基準電圧発生回路２５、通信制御回路などの機能回路ブロック（図示せず）を備えている。出力回路２３は複数設けても良く、コンパレータ２４と基準電圧発生回路２５は出力回路２３の用途などに応じて適宜設ければ良い。
【００２１】
コンパレータ２４（電圧判定回路に相当）は、ＩＣの端子２８の電圧と基準電圧発生回路２５が生成する基準電圧Ｖｒ（例えば０．６Ｖ）とを比較し、その比較結果をＣＰＵ２２に出力するようになっている。コンパレータ２４の入力部は高耐圧となるように構成されており、入力保護用のダイオードが不要となっている。
【００２２】
ＣＰＵ２２は電源線２６から３．３Ｖの制御電源電圧ＶCC1 の供給を受けて動作し、その他の回路部分は電源線２７から５Ｖの制御電源電圧ＶCC2 の供給を受けて動作するようになっている。ＥＣＵはバッテリ電圧ＶＢを入力とする電源回路（図示せず）を備えており、制御電源電圧ＶCC1 、ＶCC2 はこの電源回路により生成されている。
【００２３】
出力回路２３は、パッドセル部に形成されており、ＣＰＵ２２のレジスタが出力した論理信号を端子２８に接続されたコンデンサ２９（外部回路に相当）に出力する一種の出力ポートである。電源線２７と端子２８との間および端子２８とグランド３０との間には、それぞれＮチャネル型ＦＥＴ３１および３２（出力トランジスタに相当）の各ドレイン・ソース間が接続されており、これらハイサイド側のＦＥＴ３１およびロウサイド側のＦＥＴ３２によりトーテムポール型接続回路３３が構成されている。
【００２４】
ダイオード３４は、ＦＥＴ３１、３２に伴って形成される寄生ダイオードであり、ＦＥＴ３１、３２のバックゲートをグランド３０に接続することにより、ＦＥＴ３２のドレイン（ＦＥＴ３１のソース）とグランド３０との間に逆方向に接続されている。ＦＥＴ３１、３２のゲートおよびソースは、それぞれ本発明でいう制御信号入力端子および制御信号基準端子に相当する。
【００２５】
ＣＰＵ２２のレジスタからＦＥＴ３１、３２に至る論理回路の構成はＦＥＴ３１、３２ともに同じであり、図１において同一符号を付して示している。以下ＦＥＴ３２に至る論理回路を例に説明すれば、ＣＰＵ２２のレジスタ出力は、レベルシフト回路３５、ＮＯＲゲート３６、インバータ３７、３８を介してＦＥＴ３２のゲートに接続されている。ＦＥＴ３２のゲート・ソース間には、プルダウン用の抵抗３９（抵抗性素子に相当）が接続されている。
【００２６】
ＦＥＴ３２のゲートを駆動するインバータ３８は、図４に示すようにゲートおよびドレインが共通に接続されたＰチャネル型ＦＥＴ３８ａ（駆動用素子に相当）およびＮチャネル型ＦＥＴ３８ｂから構成されており、インバータ３７も同様にＰチャネル型ＦＥＴ３７ａおよびＮチャネル型ＦＥＴ３７ｂから構成されている。
【００２７】
論理回路に介在するレベルシフト回路３５は、ＣＰＵ２２が出力した３．３Ｖ系の論理信号を５Ｖ系の論理信号に変換するものである。電源線２７とグランド３０との間にはＦＥＴ４０と４１およびＦＥＴ４２と４３がそれぞれ直列に接続されており、ＦＥＴ４０のゲートはＦＥＴ４２と４３の共通ソースに接続され、ＦＥＴ４２のゲートはＦＥＴ４０と４１の共通ソースに接続されている。ＣＰＵ２２のレジスタ出力は、ＦＥＴ４１のゲートに直接接続されているとともに、インバータ４４を介してＦＥＴ４３のゲートに接続されている。また、ＦＥＴ４２と４３の共通ソースは、インバータ４５を介して上記ＮＯＲゲート３６の一方の入力端子に接続されている。なお、インバータ４４だけは、制御電源電圧ＶCC1 の供給を受けて動作するようになっている。
【００２８】
ＮＯＲゲート３６（ゲート回路に相当）は出力遮断制御回路４６の一部をなしている。この出力遮断制御回路４６は、制御電源電圧ＶCC2 が低下した時に、ＦＥＴ３１、３２のゲートに対しＣＰＵ２２からの論理信号（つまり駆動制御信号）に替えて出力遮断信号を出力する回路である。スタートアップ回路４７の出力端子４７ａは、ＮＯＲゲート４８、インバータ４９、ＮＡＮＤゲート５０、インバータ５１を介して、ＮＯＲゲート３６の他方の入力端子に接続されている。ここで、ＮＯＲゲート４８とＮＡＮＤゲート５０は単なるインバータとして機能するように入力処理が施されており、ＮＯＲゲート４８からインバータ５１までの回路部分は省略することも可能である。
【００２９】
制御電源電圧ＶCC2 が動作保証電圧レベルＶ１よりも低下すると、ＣＭＯＳ回路構成を持つ論理回路は論理動作を正常に行うことができなくなる虞が生じる。スタートアップ回路４７（電源電圧判定回路に相当）は、制御電源電圧ＶCC2 が上記動作保証電圧レベルＶ１よりも低下したことを検出する回路である。すなわち、電源線２７とグランド３０との間には、ゲート・ドレイン間が接続されたＰチャネル型ＦＥＴ５２と抵抗５３、５４との直列回路および抵抗５５とＮチャネル型ＦＥＴ５６との直列回路がそれぞれ接続されており、ＦＥＴ５６のゲートはガードリング構造とされた上で抵抗５３と５４の共通接続点に接続されている。上述した出力端子４７ａは、抵抗５５とＦＥＴ５６のドレインとの共通接続点である。
【００３０】
次に、本実施形態の作用について図２ないし図４も参照しながら説明する。  車両に衝突事故などが発生した場合において、その事故の衝撃を特定の状態変化として加速度センサ（図示せず）が検出して検出信号を出力すると、ＣＰＵ２２は、ＦＥＴ３１のゲートだけをＨレベルに駆動してオン状態にする。すると、コンデンサ２９は、電源線２７、ＦＥＴ３１、端子２８の経路を通して充電される。コンデンサ２９の容量は、例えば１μＦ程度である。
【００３１】
コンデンサ２９が充電された後ＦＥＴ３１がオフすると、端子２８はハイインピーダンス状態となってコンデンサ２９の充電電荷が保持される。この場合、寄生ダイオード３４は、グランド３０に対して逆方向となっているため、コンデンサ２９の充電電荷を放電させる経路はない。
【００３２】
その後、マイコン２２が一旦リセットされそのリセットが解除されると、ＣＰＵ２２は、コンパレータ２４の出力信号レベルを参照する。この場合、コンデンサ２９は充電されているので、コンパレータ２４の出力信号はＨレベルとなる。ＣＰＵ２２は、前記出力信号がＨレベルであることを認識すると、ＦＥＴ３２のゲートだけをＨレベルに駆動してオン状態にする。すると、コンデンサ２９は、端子２８、ＦＥＴ３２、グランド３０の経路を通して放電される。続いて、ＣＰＵ２２は、図示しないドアロック駆動回路に駆動制御信号を出力し、車両の全てのドアをロック状態からアンロック状態に切り換える制御を行う。なお、ＣＰＵ２２は、前記出力信号がＨレベルであることを認識した場合、まずドアのアンロック状態への切り換え制御を行い、その後ＦＥＴ３２のゲートをＨレベルに駆動してコンデンサ２９の電荷を放電するようにしても良い。
【００３３】
ところで、衝突事故が起こるとバッテリ電圧ＶＢが一時的に低下する場合がある。ボデー用ＥＣＵには車載バッテリからバッテリ電圧ＶＢが与えられており、図示しない電源回路は、まず制御電源電圧ＶCC2 を生成し、その制御電源電圧ＶCC2 を用いて制御電源電圧ＶCC1 を生成する。従って、バッテリ電圧ＶＢが低下すると、最初に制御電源電圧ＶCC2 が５Ｖから低下し始め、やがて制御電源電圧ＶCC1 が３．３Ｖから低下し始める。上述したコンデンサ２９は、このような制御電源電圧ＶCC1 、ＶCC2 の低下に伴うマイコン２２のリセットの間、「衝撃を受けたこと」を記憶させておく記憶素子として機能する。
【００３４】
しかしながら、出力回路２３などの論理回路は、制御電源電圧ＶCC2 が動作保証電圧レベルＶ１よりも低下すると論理動作が不定となる虞が生じる。このため、衝撃の有無を記憶したコンデンサ２９の充電状態を保持したいにもかかわらず、ＦＥＴ３１または３２がオンする虞が生じる。このような事態に対処するため、スタートアップ回路４７が制御電源電圧ＶCC2 を監視している。
【００３５】
制御電源電圧ＶCC2 が動作保証電圧レベルＶ１以上の場合、抵抗５４の両端電圧がＦＥＴ５６のしきい値電圧Ｖth以上となってＦＥＴ５６がオンとなり、出力端子４７ａがＬレベルとなってＮＯＲゲート３６にＬレベルが与えられる。その結果、レベルシフト回路３５から出力された駆動制御信号は、ＮＯＲゲート３６をそのまま通過しＦＥＴ３１、３２のゲートに与えられる。つまり、ＦＥＴ３１、３２は、ＣＰＵ２２のレジスタ出力に従って駆動される。
【００３６】
一方、制御電源電圧ＶCC2 が動作保証電圧レベルＶ１よりも低下した場合、抵抗５４の両端電圧がＦＥＴ５６のしきい値電圧Ｖth未満となってＦＥＴ５６がオフとなり、出力端子４７ａがＨレベルとなってＮＯＲゲート３６にＨレベルが与えられる。その結果、レベルシフト回路３５からの駆動制御信号にかかわらず、ＮＯＲゲート３６はＬレベルの出力遮断信号を出力し、その出力遮断信号はＦＥＴ３１、３２のゲートに与えられる。従って、ＦＥＴ３１、３２は、ＣＰＵ２２のレジスタ出力にかかわらずオフ駆動される。
【００３７】
以上の動作によれば、制御電源電圧ＶCC2 が低下して論理回路が論理動作を正常に行うことができなくなった場合に、ＦＥＴ３１、３２を強制的にオフ駆動し、コンデンサ２９に予期しない充放電電流が流れないようにすることができる。しかし、さらに制御電源電圧ＶCC2 が低下すると、出力遮断制御回路４６の動作も不定となり、上述した出力遮断機能を十分に果たせなく虞が生じる。
【００３８】
図２は、制御電源電圧ＶCC2 に対するＮＡＮＤゲート５０の出力電圧Ｖａおよびインバータ５１の出力電圧Ｖｂを示すシミュレーション結果である。この結果は１２５℃におけるもので、横軸は制御電源電圧ＶCC2 を示し、縦軸は出力電圧Ｖａ、Ｖｂを示している。制御電源電圧ＶCC2 が５Ｖから低下する場合、動作保証電圧レベルＶ１（１．８５Ｖ）に低下するまでの間は出力電圧Ｖｂが０Ｖ（Ｌレベル）であり、動作保証電圧レベルＶ１よりも低下すると出力電圧Ｖｂが制御電源電圧ＶCC2 （Ｈレベル）に変化している。この動作は上述した出力遮断動作の通りである。しかし、さらに制御電源電圧ＶCC2 が低下して電圧レベルＶ２  （０．４５Ｖ）になると、出力電圧Ｖｂが０Ｖ（Ｌレベル）に反転していることが分かる。これは、出力遮断制御回路４６がもはや出力遮断機能を果たせないことを示している。
【００３９】
そこで、本実施形態では、少なくとも制御電源電圧ＶCC2 が電圧レベルＶ２以下である期間において、ＮＯＲゲート３６の出力論理にかかわらずＦＥＴ３１、３２がオフ状態となるように抵抗３９の抵抗値Ｒ39を設定している。この場合、最もオフ状態になりにくい動作条件は、図４に示すようにＮＯＲゲート３６の出力（インバータ３７の入力）がＨレベルとなった場合である。この動作条件の下では、インバータ３８のハイサイド側のＦＥＴ３８ａがオン状態となり、ゲート電圧Ｖｇは次の（１）式で示される値となる。ここで、Ｒ38a はＦＥＴ３８ａのオン抵抗である。
Ｖｇ＝Ｒ39／（Ｒ38a ＋Ｒ39）×ＶCC2                 …（１）
【００４０】
従って、少なくとも制御電源電圧ＶCC2 が電圧レベルＶ２以下である期間においてＦＥＴ３１、３２がオフ状態となるためには、次の（２）式で示す条件が満たされるように抵抗値Ｒ39を設定すれば良い。
Ｒ39／（Ｒ38a ＋Ｒ39）×Ｖ２＜Ｖth                  …（２）
ここで、ＶthはＦＥＴ３１、３２のしきい値電圧
【００４１】
一方、制御電源電圧ＶCC2 が動作保証電圧レベルＶ１以上である期間においては、抵抗３９の存在にかかわらず、ＦＥＴ３１、３２はＮＯＲゲート３６の出力信号に従ってオンオフ駆動できなければならない。従って、次の（３）式で示す条件が満たされるように抵抗値Ｒ39を設定する。
Ｒ39／（Ｒ38a ＋Ｒ39）×Ｖ１＞Ｖth                  …（３）
【００４２】
図３は、図４に示す動作条件の下で、制御電源電圧ＶCC2 に対するＦＥＴ３２に流れる電流Ｉｄおよびゲート電圧Ｖｇを示すシミュレーション結果である。この結果は１２５℃におけるもので、横軸は制御電源電圧ＶCC2 を示し、縦軸は電流Ｉｄ（右側）とゲート電圧Ｖｇ（左側）を示している。また、図３に示す破線、一点鎖線、二点鎖線は、それぞれ抵抗３９の抵抗値Ｒ39が３ｋΩ（下限値）、７ｋΩ（標準値）、１４ｋΩ（上限値）の場合の特性を示している。これは、ＩＣの製造工程における抵抗値Ｒ39のばらつき範囲を考慮したものである。
【００４３】
抵抗値Ｒ39が小さくなるほどプルダウンの効果が大きくなり、ゲート電圧Ｖｇが低下して電流Ｉｄが減少する。電流Ｉｄが２００ｎＡ以下の場合にコンデンサ２９の電圧変化が十分に小さくなることを考慮し、その電流に対応したゲート電圧０．６Ｖをしきい値電圧Ｖthとしている。これによれば、抵抗値Ｒ39のばらつきにかかわらず、制御電源電圧ＶCC2 が１．０Ｖ以下になると抵抗３９の作用によってＦＥＴ３２を確実にオフ状態に維持できる。この電圧は、出力遮断制御回路４６が出力遮断機能を果たし得る電圧レベルＶ２（０．４５Ｖ）よりも高いため、制御電源電圧ＶCC2 について出力遮断制御回路４６が出力を遮断する範囲と抵抗３９が出力を遮断する範囲とがオーバーラップすることになり、全ての制御電源電圧ＶCC2 の範囲において出力状態を確実に制御可能となる。
【００４４】
また、抵抗値Ｒ39のばらつきにかかわらず、制御電源電圧ＶCC2 が１．６Ｖ以上になるとオン駆動制御信号に従ってＦＥＴ３２がオン状態となる。この電圧は、動作保証電圧レベルＶ１（１．８５Ｖ）よりも低いため、抵抗３９の存在によってＣＰＵ２２の駆動制御指令によるＦＥＴ３２のオンオフ動作が妨げられることもない。
【００４５】
以上説明したように、マイコン２１に搭載された出力回路２３は出力遮断制御回路４６を備えているので、制御電源電圧ＶCC2 が低下して動作保証電圧レベルＶ１よりも低下した場合に、出力遮断信号によりＦＥＴ３１、３２をオフ状態とすることができる。また、ＦＥＴ３１、３２のゲート・ソース間に接続された抵抗３９の抵抗値Ｒ39は（２）式を満たすように設定されているので、出力遮断制御回路４６の動作が不定となる虞のある一層低い制御電源電圧範囲においてもＦＥＴ３１、３２をオフ状態に維持することができる。
【００４６】
従って、動作保証電圧レベルＶ１よりも低い全ての制御電源電圧範囲において、出力回路２３の出力をハイインピーダンス状態とすることができ、コンデンサ２９に予期しない充放電電流が流れないようにすることができる。その結果、車両の衝突事故などが発生して一時的に制御電源電圧ＶCC1 、ＶCC2 が低下した場合であっても、車体への衝撃の有無を電荷量として記憶するコンデンサ２９の充電電荷を確実に保持することができる。マイコン２２は、乗員脱出のために、そのコンデンサ２９の端子電圧に基づいてドアのアンロック状態への切り換え制御を行うことができる。
【００４７】
また、抵抗３９は（３）式を満足するように設定されているので、少なくとも制御電源電圧ＶCC2 が動作保証電圧レベルＶ１以上ある場合には、抵抗３９の存在に起因してＦＥＴ３１、３２の動作状態が制限されることもない。
【００４８】
さらに、出力回路２３の出力部を、Ｎチャネル型ＦＥＴ３１、３２からなるトーテムポール型接続回路３３により構成し、ＦＥＴ３１、３２のバックゲートをグランド電位としたので、寄生ダイオード３４がロウサイド側にのみ形成され、コンデンサ２９の充電電荷が電源線２７側に抜けることがない。また、コンパレータ２４の入力部を高耐圧とすることで入力保護用のダイオードが不要となり、非反転入力端子をコンデンサ２９の正側端子に直接接続することができる。
【００４９】
なお、本発明は上記し且つ図面に示す実施形態に限定されるものではなく、例えば以下のように変形または拡張が可能である。
外部回路は、コンデンサ２９に限らず他のマイコンの入力回路や種々の負荷回路などであっても良い。
制御電源電圧ＶCC2 が動作保証電圧レベルＶ１よりも低下した場合に出力遮断制御回路４６が出力遮断信号を出力する構成としたが、余裕をみて動作保証電圧レベルＶ１よりも高く設定した所定の電圧レベルよりも低下した場合に出力遮断信号を出力する構成としても良い。
抵抗性素子は抵抗を有する素子であれば良く、例えばゲート・ドレイン間を接続したＦＥＴであっても良い。
電圧判定回路は、コンパレータ２４に代えてインバータで構成しても良い。  出力回路２３は、マイクロコンピュータの一部としてではなく他の回路とともに用いても良い。
【図面の簡単な説明】
【図１】本発明の一実施形態を示すマイクロコンピュータの電気的構成図
【図２】制御電源電圧ＶCC2 に対する電圧Ｖａ、Ｖｂのシミュレーション結果を示す図
【図３】制御電源電圧ＶCC2 に対する電流Ｉｄおよびゲート電圧Ｖｇのシミュレーション結果を示す図
【図４】図３に結果を示すシミュレーションの対象回路の電気的構成図
【図５】従来技術を示す図１相当図
【符号の説明】
２１はマイクロコンピュータ、２３は出力回路、２４はコンパレータ（電圧判定回路）、２９はコンデンサ（外部回路）、３１、３２はＦＥＴ（出力トランジスタ）、３３はトーテムポール型接続回路、３６はＮＯＲゲート（ゲート回路）、３８ａはＦＥＴ（駆動用素子）、３９は抵抗（抵抗性素子）、４６は出力遮断制御回路、４７はスタートアップ回路（電源電圧判定回路）である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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