(57)【特許請求の範囲】
【請求項１】
複数のメインビットラインと、
前記メインビットラインに対応する複数の奇数番サブビットラインと、
複数のグループのメモリセルと、
複数の偶数番サブビットラインと、
前記偶数番サブビットラインに対応する複数のグラウンドラインとを含み、
前記奇数番サブビットラインと前記偶数番サブビットラインとは相互に入り組み合い、１つの前記メインビットラインには２つの前記奇数番サブビットラインが対応し、２つの前記偶数番サブビットラインが１つの前記グラウンドラインに対応し、前記各グループ内のメモリセルは隣接する奇数番サブビットラインと偶数番サブビットラインとに並列に電気的に連結される、階層的なビットライン構造を持つ半導体読出専用メモリ装置において、
各々が前記メインビットラインの一端と前記各奇数番サブビットラインの一端との間に連結される複数の第１のスイッチと、
各々が前記各偶数番サブビットラインの一端と前記グラウンドラインの一端との間に連結される複数の第２のスイッチと、
前記奇数番サブビットライン中の少なくとも１つの選択された奇数番サブビットラインを通じたデーターセンシングのためのプリチャージが遂行される時、前記選択された奇数番サブビットラインに隣接する非選択された偶数番サブビットラインを前記選択された奇数番サブビットラインのプリチャージ電圧レベルまで充電する手段とを含み、
前記充電手段は、ビットラインプリチャージ制御信号に応答して前記奇数番サブビットラインのプリチャージ電圧と同一のバイアス電圧を発生する手段と、前記グラウンドラインの他端と前記バイアス電圧発生手段との間に連結される複数の第３のスイッチとを具備し、
前記偶数番サブビットラインのプリチャージ時間の間、前記選択された奇数番サブビットラインに隣接する前記非選択された偶数番サブビットラインに対応する第２のスイッチおよび第３のスイッチが各々オンされることを特徴とする半導体読出専用メモリ装置。
【請求項２】
複数のメインビットラインと、
前記メインビットラインに対応する複数の奇数番サブビットラインと、
複数のグループのメモリセルと、
複数の偶数番サブビットラインと、
前記偶数番サブビットラインに対応する複数のグラウンドラインとを含み、
前記奇数番サブビットラインと前記偶数番サブビットラインとは相互に入り組み合い、１つの前記メインビットラインには２つの前記奇数番サブビットラインが対応し、２つの前記偶数番サブビットラインが１つの前記グラウンドラインに対応し、前記各グループ内のメモリセルは隣接する奇数番サブビットラインと偶数番サブビットラインとに並列に電気的に連結され、
各々が前記メインビットラインの一端と前記各奇数番サブビットラインの一端との間に連結される複数の第１のスイッチと、
各々が前記各偶数番サブビットラインの一端と前記グラウンドラインの一端との間に連結される複数の第２のスイッチと、
ビットラインプリチャージ制御信号に応答して前記奇数番サブビットラインのプリチャージ電圧と同一のバイアス電圧を発生する手段と、
前記グラウンドラインの他端と前記バイアス電圧発生手段との間に連結される複数の第３のスイッチとを含む階層的ビットライン構造を持つ読出専用半導体メモリ装置の読出方法において、
前記奇数番サブビットライン中の少なくとも１つの選択された奇数番サブビットラインのプリチャージが遂行される時、前記選択された奇数番サブビットラインに隣接する非選択された偶数番サブビットラインに対応する第２のスイッチおよび第３のスイッチが各々オンされ、前記非選択された偶数番サブビットラインを前記選択された奇数番サブビットラインのプリチャージ電圧レベルまで充電する段階と、
前記選択された奇数番サブビットラインを通じたデーターセンシングを遂行する段階とを含むことを特徴とする半導体読出専用メモリ装置の読出方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体読出専用メモリ(read only memory; ROM）に係り、より詳しくは、メモリセル(memeory cells）を構成している酸化物半導体電界効果トランジスター(metal oxide semiconductor field effect transistor; MOSFET）が並列に連結され、アドレス遷移検出(address transition detection; ATD）を採用し、そして、階層的なビットライン構造(hierarchical bit line architecture)を持つノア型マスクロム(NOR type mask ROM）及びその読出方法に関するものである。
【０００２】
【従来の技術】
図１には、ATD 技術を使用する典型的なROM 装置が図示されている。図１を参照すると、このROM 装置はメモリセルアレイ(memory cell array)１０と、入力バッファー回路(input buffer circuits)１２，１４，１６，１８、カラムパス回路(column pass circuit)２０、感知増幅器回路(sense amplifier circuit)２２、データーラッチ回路(data latch circuit)２４、ロウプリデコーダー回路(row pre-decoder circuit)２６、カラムプリデコーダー回路(column pre-decoder circuit)２８、ATD 回路３０及び、データー出力バッファー回路(data output buffer circuit)３２を含んでいる。ATD 回路３０はショットパルス発生回路(short-pulse generation circuits)３４，３６及び３８、サメーター(summator)４０、読出制御回路(read control circuit)４２で構成される。
【０００３】
入力バッファー１２，１４，１６，１８には外部からチップエネーブル信号(chip enable signal)、ロウアドレス信号(row address signals）、カラムアドレス信号(column address signals)及び出力エネーブル信号(output enable signal)が各々印加される。入力バッファー１２，１４，１６，１８は入力された外部信号を内部信号 CEPi , RAPi , CAPi , OEi として各々出力する。ロウアドレスバッファー１４及びカラムアドレスバッファー１６からのロウアドレス信号RAPi及びカラムアドレス信号CAPiはロウプリデコーダー回路２６及びカラムプリデコーダー２８に各々印加される。プリデコーダー回路２６及び２８はロウアドレス信号RAPi及びカラムアドレス信号CAPiによりセルアレイ１０の特定メモリセルを選択する。
【０００４】
図１に示したように、入力バッファー１２，１４、１６からのチップエネーブル信号 CEPi 、ロウアドレス信号RAPi、カラムアドレス信号 CAPi はＡＴＤ回路３０内のショットパルス発生回路３４，３６，３８に各々印加される。ショットパルス発生回路３４はチップエネーブル信号の遷移が発生すると、ショットパルスを発生する。これと同じように、残りのショットパルス発生器３６，３８各々も、少なくとも１つの入力アドレスの遷移が発生すると、ショットパルスを発生する。ショットパルス発生回路３４，３６，３８の出力パルスはサメーター４０に印加される。サメーター４０はショットパルス発生回路３４，３６，３８からのパルスを一つに結合し、所定の幅を持つ１つのパルス信号ＳＭＯを発生する。読出制御回路４２はサメーター４０からのパルス信号ＳＭＯに応答し、プリチャージ制御信号(precharge control signal)ＰＲＥ及び感知増幅制御信号(sense-amp control signal)ＳＡＣＳを発生する。ビットラインのプリチャージ動作はプリチャージ制御信号ＰＲＥが所定の電圧レベルに維持される間に遂行される。
【０００５】
感知増幅器回路２２は、プリデコーダー回路２６及び２８により選択されたセルに貯蔵されたデーターを増幅してデーターラッチ回路２４に提供する。ラッチ回路２４からの出力データーは、出力エネーブル信号OEi に応答して動作するデーター出力バッファー回路３２を介して外部に出力される。
【０００６】
図２は広く使用されている従来のＮＯＲ型マスクＲＯＭ（“水平的な（ｌａｔｅｒａｌ）マスクＲＯＭ”とも言う）の１つのセルアレイブロック及びその周辺回路の等価回路図である。図２に示されたように、このＲＯＭの各セルアレイブロックでは、ビットラインが階層的に供給される。具体的には、ビットラインは基板上に規定（ｄｅｆｉｎｅ）された対応するカラムに従って、各々伸張するメインビットライン（ｍａｉｎ−ｂｉｔ  ｌｉｎｅｓ）ＭＢＬ１，ＭＢＬ２，…、とサブビットライン（ｓｕｂ−ｂｉｔ  ｌｉｎｅｓ）ＳＢＬ１，ＳＢＬ２，…、とで構成される。各メインビットラインはアルミニウム（Ａｌ）からなる金属ビットライン（ｍｅｔａｌ  ｂｉｔ  ｌｉｎｅ）であり、各サブビットラインは拡散層（ｄｉｆｆｕｓｉｏｎ  ｌａｙｅｒ）からなる拡散ビットライン（ｄｉｆｆｕｓｉｏｎ  ｂｉｔ  ｌｉｎｅ）である。１つのメインビットラインには２つのサブビットラインが対応する。各セルアレイブロックで、サブビットラインは２つのグループ（ｇｒｏｕｐ）に区分される。グループ中の１つは奇数番(odd-numbered)サブビットラインＳＢＬ１，ＳＢＬ３，…、で構成され、他の１つは偶数番(even-numbered）サブビットラインＳＢＬ２，ＳＢＬ４，…、で構成される。１つのメインビットラインには２つの奇数番サブビットラインが対応し、２つの偶数番サブビットラインは１つのグラウンドライン（ＧＬ）に対応する。各２つの奇数番サブビットラインと偶数番サブビットラインとは相互に手を組むように入組み合っている。
【０００７】
又、図２に示されたＲＯＭの各セルアレイブロックでは、ＭＯＳＦＥＴからなるメモリセル（Ｍｍｎ）（ｍ＝１，２，…、ｉ  ：  ｎ＝１，２，…、ｊ）がワードラインＷＬ１〜ＷＬｉに交差する複数のサブビットラインＳＢＬ１，ＳＢＬ２、…、に関して並列に連結される。具体的には、各メモリセル（Ｍｍｎ）はカラム方向に伸張する各対のサブビットラインＳＢＬ１及びＳＢＬ２，ＳＢＬ３及びＳＢＬ４，…、とロウ方向に伸張するワードラインＷＬ１〜ＷＬｉとが交差することにより規定される各セル領域に配置される。各ロウ上のメモリセルのゲートは対応するワードラインに連結される。よく知られているように、マスクＲＯＭで、ＭＯＳＦＥＴからなるセル各々はデーター“０”のオフ・セル状態(off-cell state)すなわち、高いスレッショルド電圧（例えば５Ｖ）を持つ状態とデーター“１”のオン・セル状態（on-cell state)すなわち、低いスレッショルド電圧（例えば０．５Ｖ）を持つ状態とのいずれかにプログラムされる。
【０００８】
各２つの隣接したサブビットライン、ＳＢＬ１とＳＢＬ２，ＳＢＬ２とＳＢＬ３，ＳＢＬ３とＳＢＬ４，…、の間の各カラム上のメモリセルＭ１ｋ，Ｍ２ｋ，…，Ｍｉｋ（ここで、ｋは１あるいはそれより大きい整数）は１つのストリング（ｓｔｒｉｎｇ）あるいはバンク（ｂａｎｋ）になる。各２つの隣接した奇数番サブビットラインＳＢＬ２ｋ−１及びＳＢＬ２ｋ＋１、すなわち、ＳＢＬ１とＳＢＬ３，ＳＢＬ３とＳＢＬ５等の間に、そして、各２つの隣接した偶数番サブビットラインＳＢＬ２ｋ及びＳＢＬ２ｋ＋２、すなわち、ＳＢＬ２とＳＢＬ４，ＳＢＬ４とＳＢＬ６等の間には各々２つづつのセルストリングが割り当てられる。各２つの隣接したストリングのセルのソース（ｓｏｕｒｃｅｓ）は対応する偶数番サブビットラインＳＢＬ２ｋに共通的に連結され、セルのドレイン（ｄｒａｉｎｓ）はストリング両側の２つの奇数番サブビットラインＳＢＬ２ｋ−１及びＳＢＬ２ｋ＋１に各々連結される。例えば、セルＭ１３及びＭ１４のソースはサブビットラインＳＢＬ４に共通的に連結され、セルＭ１３及びＭ１４のドレインはサブビットラインＳＢＬ３及びＳＢＬ５に各々連結される。奇数番サブビットラインＳＢＬ１，ＳＢＬ３，…、はストリング選択用(string selecting)ＭＯＳＦＥＴ、ＳＴ１，ＳＴ２，…、からなる第１のストリング選択回路を通じてメインビットラインＭＢＬ１，ＭＢＬ２…、と各々電気的に連結される。又、これと類似するように、偶数番サブビットラインＳＢＬ２，ＳＢＬ４，…、はグラウンド選択用(ground selecting)MOSFETであるＧＴ１，ＧＴ２，…、からなる第２のストリング選択回路を通じて、グラウンドラインＧＬ１，ＧＬ２，…、と各々電気的に連結される。
【０００９】
メインビットラインＭＢＬ１，ＭＢＬ２，…、は第１グループのカラム選択用ＭＯＳＦＥＴであるＢＴ１，ＢＴ２，…、を通じて感知増幅器ＳＡ１，ＳＡ２，…、と各々電気的に連結され、グラウンドラインＧＬ１，ＧＬ２…、は第２グループのカラム選択用ＭＯＳＦＥＴであるＧＢＴ１，ＧＢＴ２，…、を通じてグラウンドＶｓｓと電気的に連結される。
【００１０】
以上のような階層的なビットライン構造を持つＲＯＭでは、従来のＮＯＲ型ＲＯＭ装置に比べて、ビットライン上の寄生キャパシタンス(parasitic capcitance)を非常に減少させることができる。特に、拡散ビットラインが使用される時、ビットライン上の配線抵抗(wiring resistance）は非常に減少する。
【００１１】
【発明が解決しようとする課題】
しかし、セルデーターの読出のためのビットラインプリチャージ動作で、選択されるセルに隣接したセルのプログラミング状態により、次に説明するようにビットラインプリチャージ状態が著しく変わってしまうという問題が発生する。まず、選択されるセルに隣接したセルがオフ・セルとしてプログラミングされている場合には、選択されるセルと関連したメインビットラインのプリチャージングは正常に行われる。その結果、セル読出動作が正常に遂行される。しかし、例えば、図２のセルＭ１１，Ｍ１２，Ｍ１３及びＭ１４全てがオン・セルとしてプログラミングされてあり、セルＭ１５がオフ・セルとしてプログラミングされている場合には、メインビットラインＭＢＬ２のプリチャージングが始まった後、ワードラインＷＬ１が活性化されると共に、ストリング選択用ＭＯＳＦＥＴ（ＳＴ３）がターン・オンされることにより、セルＭ１５が選択される時からデーターセンシングが開始される時まで、メインビットラインＭＢＬ２のプリチャージレベルが一定に維持されない。これはワードラインＷＬ１が活性化される時、セルＭ１１，Ｍ１２，Ｍ１３及びＭ１４全てがターン・オンされているため、メインビットラインＭＢＬ２からサブビットラインＳＢＬ５，セルＭ１４，Ｍ１３，Ｍ１２及びＭ１１を順次を介してサブビットラインＳＢＬ４，ＳＢＬ３，ＳＢＬ２及びＳＢＬ１に漏洩電流が各々流れるためである。結局、この場合には、サブビットラインＳＢＬ４，ＳＢＬ３，ＳＢＬ２、ＳＢＬ１が選択されたメインビットラインＭＢＬ２の負荷（ｌｏａｄｓ）として作用する。このようなメインビットラインＭＢＬ２のプリチャージレベルの降下（ｄｒｏｐ）はデーターセンシングマージンを減少させ、電源電圧Ｖｃｃの引下げ及び高速読出動作への制限要素として作用する。
【００１２】
本発明の目的は低い電源電圧Ｖｃｃを有する高速ＮＯＲ型ＲＯＭを提供することである。
本発明の他の目的は安定されたビットラインプリチャージを遂行するＮＯＲ型ＲＯＭを提供することである。
本発明の他の目的はＮＯＲ型ＲＯＭの高速読出方法を提供することである。
【００１３】
【課題を解決するための手段】
上記目的を達成するための一つの特徴によると、階層的なビットライン構造を持つ半導体読出専用メモリ装置は、複数のメインビットラインと、メインビットラインに対応する複数の奇数番サブビットラインと、複数のグループのメモリセルと、複数の偶数番サブビットラインと、偶数番サブビットラインに対応する複数のグラウンドラインとを含み、奇数番サブビットラインと偶数番サブビットラインとは相互に入り組み合い、１つのメインビットラインには２つの奇数番サブビットラインが対応し、２つの偶数番サブビットラインが１つのグラウンドラインに対応し、各グループ内のメモリセルは隣接する奇数番サブビットラインと偶数番サブビットラインとに並列に電気的に連結され、各々がメインビットラインの一端と各奇数番サブビットラインの一端との間に連結される複数の第１のスイッチと、各々が各偶数番サブビットラインの一端とグラウンドラインの一端との間に連結される複数の第２のスイッチと、奇数番サブビットライン中の少なくとも１つの選択された奇数番サブビットラインを通じたデーターセンシングのためのプリチャージが遂行される時、選択された奇数番サブビットラインに隣接する非選択された偶数番サブビットラインを選択された奇数番サブビットラインのプリチャージ電圧レベルまで充電する手段とを含み、充電手段は、ビットラインプリチャージ制御信号に応答して奇数番サブビットラインのプリチャージ電圧と同一のバイアス電圧を発生する手段と、グラウンドラインの他端とバイアス電圧発生手段との間に連結される複数の第３のスイッチとを具備し、偶数番サブビットラインのプリチャージ時間の間、選択された奇数番サブビットラインに隣接する非選択された偶数番サブビットラインに対応する第２のスイッチおよび第３のスイッチが各々オンされる。
【００１６】
本発明の他の特徴によると、複数のメインビットラインと、メインビットラインに対応する複数の奇数番サブビットラインと、複数のグループのメモリセルと、複数の偶数番サブビットラインと、偶数番サブビットラインに対応する複数のグラウンドラインとを含み、奇数番サブビットラインと偶数番サブビットラインとは相互に入り組み合い、１つのメインビットラインには２つの奇数番サブビットラインが対応し、２つの偶数番サブビットラインが１つのグラウンドラインに対応し、各グループ内のメモリセルは隣接する奇数番サブビットラインと偶数番サブビットラインとに並列に電気的に連結され、各々がメインビットラインの一端と各奇数番サブビットラインの一端との間に連結される複数の第１のスイッチ及び、各々が各偶数番サブビットラインの一端とグラウンドラインの一端との間に連結される複数の第２のスイッチと、ビットラインプリチャージ制御信号に応答して奇数番サブビットラインのプリチャージ電圧と同一のバイアス電圧を発生する手段及び、グラウンドラインの他端とバイアス電圧発生手段との間に連結される複数の第３のスイッチとを含む階層的ビットライン構造を持つ読出専用メモリ装置の読出方法において、奇数番サブビットライン中の少なくとも１つの選択された奇数番サブビットラインのプリチャージが遂行される時、選択された奇数番サブビットラインに隣接する非選択された偶数番サブビットラインに対応する第２のスイッチおよび第３のスイッチが各々オンされ、非選択された偶数番サブビットラインを選択された奇数番サブビットラインのプリチャージ電圧レベルまで充電する段階と、選択された奇数番サブビットラインを通じたデーターセンシングを遂行する段階とを含む。
【００１７】
【発明の実施の形態】
次に、添付された図面により本発明の実施の形態について説明する。
図３は本発明の一実施例による階層的ビットライン構造を持つＮＯＲ型マスクＲＯＭの一つのセルアレイブロック及びその周辺回路の等価回路図である。図３を参照すると、ＮＯＲ型マスクＲＯＭはセルアレイブロック４４と、第１及び第２カラム選択回路４６及び４８，感知増幅器回路ＳＡ１〜ＳＡｊ、バイアス電圧発生回路Ｂ１〜Ｂｊ及び、バイアス選択回路５０を含んでいる。このＮＯＲ型マスクＲＯＭのビットラインは基板上に規定された対応するカラムに従って各々伸張するメインビットラインＭＢＬ１，ＭＢＬ２，…、とサブビットラインＳＢＬ１，ＳＢＬ２，…、とで構成される。各メインビットラインはアルミニウム（Ａｌ）などの金属からなり、各サブビットラインは拡散層からなる。一つのメインビットラインには２つのサブビットラインが対応する。各セルアレイブロック４４で、サブビットラインは２つのグループに区分される。一つは、グループ中の奇数番サブビットラインＳＢＬ１，ＳＢＬ３，…、であり、他の一つは偶数番サブビットラインＳＢＬ２，ＳＢＬ４，…、である。一つのメインビットラインには２つの奇数番サブビットラインが対応し、２つの偶数番サブビットラインには一つのグラウンドラインＧＬが対応する。各２つの奇数番サブビットラインと偶数番サブビットラインとは相互に手を組むように入組み合っている。
【００１８】
又、本実施例によるＲＯＭの各セルアレイブロック４４では、ＭＯＳＦＥＴからなるメモリセル（Ｍｍｎ）（ｍ＝１，２，…、ｉ  ：  ｎ＝１，２，…、ｊ）がワードラインＷＬ１〜ＷＬｉに交差する２つのサブビットライン、例えば、ＳＢＬ１，ＳＢＬ２、及びＳＢＬ４，…、に関して並列に連結される。具体的には、各メモリセル（Ｍｍｎ）はカラム方向に伸張する各対のサブビットラインＳＢＬ１及びＳＢＬ２，ＳＢＬ３及びＳＢＬ４，…、とロウ方向に伸張するワードラインＷＬ１〜ＷＬｉとが交差することにより規定される各セル領域に配置され、各ロウ上のメモリセルのゲートは対応するワードラインに連結される。
【００１９】
各２つの隣接したサブビットライン、ＳＢＬ１とＳＢＬ２，ＳＢＬ２とＳＢＬ３，ＳＢＬ３とＳＢＬ４，…、の間の各カラム上のメモリセルＭ１ｋ，Ｍ２ｋ，…、Ｍｉｋ（ここで、ｋは１あるいはそれより大きい整数）は一つのストリング（ｓｔｒｉｎｇ）あるいはバンク（ｂａｎｋ）になる。各２つの隣接した奇数番サブビットラインＳＢＬ２ｋ−１及びＳＢＬ２ｋ＋１、すなわち、ＳＢＬ１とＳＢＬ３，ＳＢＬ３とＳＢＬ５等の間に、そして、各２つの隣接した偶数番サブビットラインＳＢＬ２ｋ及びＳＢＬ２ｋ＋２、すなわち、ＳＢＬ２とＳＢＬ４、ＳＢＬ４とＳＢＬ６等の間には各々２つづつのセルストリングが割り当てられる。各２つの隣接したストリングのセルのソース（ｓｏｕｒｃｅｓ）は対応する偶数番サブビットラインＳＢＬ２ｋに共通的に連結され、セルのドレイン（ｄｒａｉｎｓ）はストリング両側の２つの奇数番サブビットラインＳＢＬ２ｋ−１及びＳＢＬ２ｋ＋１に各々連結される。例えば、セルＭ１３及びＭ１４のソースはサブビットラインＳＢＬ４に共通的に連結され、セルＭ１３及びＭ１４のドレインはサブビットラインＳＢＬ３及びＳＢＬ５に各々連結される。
【００２０】
奇数番サブビットラインＳＢＬ１，ＳＢＬ３，…、はストリング選択用(string selecting)ＭＯＳＦＥＴ、ＳＴ１，ＳＴ２，…、からなる第１のストリング選択回路を通じてメインビットラインＭＢＬ１，ＭＢＬ２…、と各々電気的に連結される。又、これと類似するように、偶数番サブビットラインＳＢＬ２，ＳＢＬ４，…、はグラウンド選択用MOSFETであるＧＴ１，ＧＴ２，…、からなる第２のストリング選択回路を通じて、グラウンドラインＧＬ１，ＧＬ２，…、と各々電気的に連結され得る。
【００２１】
メインビットラインＭＢＬ１〜ＭＢＬｊは第１グループのカラム選択用ＭＯＳＦＥＴであるＢＴ１，ＢＴ２，…、からなる第１のカラム選択回路４６を介して感知増幅器ＳＡ１〜ＳＡｊと各々電気的に連結される。図４には図３の各感知増幅器回路ＳＡｎ（ここで、ｎ＝１，２，…、ｊ）が示されている。図４に示されたように、本実施例による感知増幅器回路ＳＡｎは、第１カラム選択回路４６内の対応する選択ＭＯＳＦＥＴ（ＢＴｎ）を通じて対応するメインビットライン（ＭＢＬｎ）に電気的に連結されるデーターライン（ＤＬ）と、周知のダミーセル（dummy cell）（図示せず）からのデーターセンシングに必要な基準電圧(reference voltage）を受け入れるためのダミーデーターライン(dummy data line）あるいは基準ライン(DDL) と、ビットラインプリチャージ時間の間に対応するメインビットライン(MBLn)をプリチャージするための第１プリチャージ回路５２と、プリチャージ時間の間に対応するダミービットライン（図示せず）をプリチャージするための第２プリチャージ回路５４と、電流ミラー型差動増幅器(current mirror type differential amplifier)５６とを含んでいる。
【００２２】
プリチャージ回路５２は４つのｎＭＯＳＦＥＴであるＭＮ１〜ＭＮ４と２つのｐＭＯＳＦＥＴであるＭＰ１及びＭＰ２とで構成される。ｎＭＯＳＦＥＴ（ＭＮ１）のドレイン・ソースチャンネル、すなわち、電流通路は差動増幅器５６の１つの入力ノードＮ１とデーターラインＤＬとの間に連結される。ｎＭＯＳＦＥＴ（ＭＮ２）の電流通路はｎＭＯＳＦＥＴ（ＭＮ１）のゲートとグラウンドとの間に連結され、そのゲートは対応するデーターラインＤＬｎに連結される。ｎＭＯＳＦＥＴ（ＭＮ３）の電流通路はｎＭＯＳＦＥＴ（ＭＮ１）のゲートとグラウンドとの間に連結され、そのゲートは、ＡＴＤ回路（図１の３０参照）からのセンスアンプ制御信号（ＳＡＣＳ）の相補信号(complementary signal)（ＳＡＣＳ／バー） に連結される。ｐＭＯＳＦＥＴ（ＭＰ１）の電流通路は電源(power supply)とｎＭＯＳＦＥＴ（ＭＮ１）のゲートとの間に連結され、そのゲートは信号（SACS/ バー）に連結される。ｎＭＯＳＦＥＴ（ＭＮ４）の電流通路は電源と差動増幅器５６の入力ノード（Ｎ１）との間に連結され、そのゲートはＡＴＤ回路（図１の３０参照）からのプリチャージ制御信号（ＰＲＥ）に連結される。ｐＭＯＳＦＥＴ（ＭＰ２）の電流通路は電源とノードＮ１との間に連結され、そのゲートもノードＮ１に連結される。このプリチャージ回路５２で、ＦＥＴ（ＭＮ４及びＭＰ２）はビットラインプリチャージ時間の間に対応するメインビットラインに一定なプリチャージ電流を伝送（DELIVER）する電流源（current source）として作用し、ＦＥＴであるＭＮ１〜ＭＮ３及びＭＰ１は対応するデーターラインＤＬｎ、すなわち、対応するメイン及びサブビットラインの電圧レベルをｎＭＯＳＦＥＴ（ＭＮ２）のスレッショルドレベルと同一になるようにさせるバイアス回路として作用する。
【００２３】
プリチャージ回路５４も４つのｎＭＯＳＦＥＴであるＭＮ５〜ＭＮ８と２つのｐＭＯＳＦＥＴであるＭＰ３及びＭＰ４とで構成され、図示されたように、ｎＭＯＳＦＥＴ（ＭＮ５）が、差動増幅器５６の他の入力ノードＮ２とダミーデーターラインＤＤＬｎとの間に連結される電流通路を持つ他のものを除いては実際にプリチャージ回路５２の構成と同一である。このプリチャージ回路５４で、ＦＥＴであるＭＮ８及びＭＰ４もビットラインプリチャージ時間の間に対応するメインビットラインに一定なプリチャージ電流を伝送する電流源として作用し、ＦＥＴであるＭＮ５〜ＭＮ７及びＭＰ３は対応するダミーデーターラインＤＤＬｎ、すなわち、対応するダミーセルビットラインの電圧レベルがｎＭＯＳＦＥＴ（ＭＮ６）のスレッショルドレベルと同一となるようにさせるバイアス回路として作用する。
【００２４】
差動増幅器５６は、電源に接続される一対のｐＭＯＳＦＥＴであるＭＰ５及びＭＰ６と、このＭＰ５及びＭＰ６に各々連結されるｎＭＯＳＦＥＴであるＭＮ９及びＭＮ１０と、ＦＥＴであるＭＮ９及びＭＮ１０の接続点（ｃｏｎｔａｃｔ）とグラウンドとの間に連結されるｎＭＯＳＦＥＴであるＭＮ１１とで構成される。ＦＥＴであるＭＮ９及びＭＮ１０各々は同一な特性を持つ。ＦＥＴであるＭＮ９及びＭＮ１０のゲートはデーター感知区間の間にＦＥＴであるＭＮ５及びＭＮ１を通じて基準ラインＤＤＬｎ及びデーターラインＤＬｎに各々連結され、ＦＥＴ（ＭＮ１１）のゲートはセンスアンプ制御信号（ＳＡＣＳ）に連結される。
【００２５】
再び、図３に戻って、グラウンドラインＧＬ１〜ＧＬｊは第２グループのカラム選択用ＭＯＳＦＥＴのＧＢＴ１〜ＧＢＴｊからなる第２のカラム選択回路４８を介してグラウンドＶｓｓと電気的に連結することができる。又、グラウンドラインＧＬ１〜ＧＬｊは第３グループのカラム選択用ＭＯＳＦＥＴのＢＢＴ１〜ＢＢＴｊからなるバイアス選択回路５０を介してバイアス電圧発生回路Ｂ１〜Ｂｊと電気的に各々連結することができる。
【００２６】
図５には本実施例による各バイアス電圧発生回路Ｂｎが示されている。図５を参照すると、バイアス電圧発生回路は４つのｎＭＯＳＦＥＴのＱＮ１〜ＱＮ４と１つのｐＭＯＳＦＥＴのＱＰ１とで構成される。電源と対応するグラウンドラインＧＬｎとの間にはｎＭＯＳＦＥＴのＱＮ１及びＱＮ２の電流通路がそれぞれ直列に連結される。ｎＭＯＳＦＥＴのＱＮ１のゲートはプリチャージ制御信号ＰＥＲと連結される。ｎＭＯＳＦＥＴのＱＮ３の電流通路はｎＭＯＳＦＥＴのＱＮ２のゲートとグラウンドとの間に連結され、そのゲートはノードＮ３に連結される。ノードＮ３はバイアス選択回路５０の対応するＦＥＴのＢＢＴｎを介して対応するグラウンドラインのＧＬｎに連結される。ｎＭＯＳＦＥＴのＱＮ４の電流通路はｎＭＯＳＦＥＴのＱＮ２のゲートとグラウンドとの間に連結され、そのゲートはセンスアンプ制御信号（ＳＡＣＳ）の相補信号（ＳＡＣＳ／バー）に連結される。ｐＭＯＳＦＥＴのＱＰ１の電流通路は電源とｎＭＯＳＦＥＴのＱＮ２のゲートとの間に連結され、そのゲートは前記信号（ＳＡＣＳ／バー）に連結される。
【００２７】
上述のような構成を持つこの実施例で、第１のカラム選択回路４６，バイアス電圧発生回路Ｂ１〜Ｂｊ及び、バイアス選択回路５０は、メインビットラインＭＢＬ１〜ＭＢＬｊ中の少なくとも１つの選択されたラインを通じたデーターセンシングのためのプリチャージが遂行される時、サブビットラインＳＢＬ１，ＳＢＬ３，…、中の少なくとも１つの選択されたライン両側上の少なくとも１つの最も隣接した非選択されたサブビットラインを所定のプリチャージ電圧レベルまでに充電する機能を遂行する。次に、これに対して図６のタイミング図を参照しながら、具体的に説明する。
【００２８】
メモリセルＭ１５がオン・セル（データー“１”が貯蔵されたセル）としてプログラムされていたり、セルＭ１５両側の隣接したセルＭ１４及びＭ１６がオフ・セル（データー“０”が貯蔵されたセル）としてプログラムされている場合には、ビットラインプリチャージ時間の間に前述したような問題は発生しないので、周知の方式によりセルＭ１５に対する読出動作が次のように遂行される。外部からメモリセルＭ１５を選択するアドレスが入力されると、まず、カラムプリデコーダー２８によりブロック選択信号ＢＳ２が活性化されてメインビットラインＭＢＬ２が感知増幅器ＳＡ２に電気的に連結される。この時、ブロック選択信号ＧＢ２も活性化され、グラウンドラインＧＬ２がグラウンドに電気的に連結される。次に、感知増幅器ＳＡ２のプリチャージ回路５２及び５４がＡＴＤ回路３０からのプリチャージ制御信号ＰＲＥ、センスアンプ制御信号（ＳＡＣＳ／バー）に応答して、メインビットラインＭＢＬ２及び対応する基準ラインＤＤＬ２を各々所定の電圧レベルまでプリチャージさせる。以後、ロウプリデコーダー２６によりワードラインＷＬ１と共に、ストリング選択信号ＳＳ１が活性化されると、データーセンシングが始まる。この時、セルＭ１５がオン・セル、すなわち、低いスレッショルド電圧（例えば０．５Ｖ）を持つセルとしてプログラムされていると、ダミーセル（図示せず）を通じて流れる電流の量よりもセルＭ１５を通じて流れる電流の量が多いので、基準ラインの電圧レベルよりもメインビットラインＭＢＬ２の電圧レベルが低くなる。従って、差動増幅器５６はハイレベルのデーター信号Ｖｓａを出力する。このようにして、セルＭ１５がオン・セルであることが認識される。反面、セルＭ１５がオフ・セル、すなわち、高いスレッショルド電圧（例えば５Ｖ）を持つセルとしてプログラムされていると、ダミーセルを通じて流れる電流の量よりもセルＭ１５を通じて流れる電流の量が少ないので、基準ラインの電圧レベルよりもメインビットラインＭＢＬ２の電圧レベルが高くなる。従って、差動増幅器５６はローレベルのデーター信号Ｖｓａを出力する。このようにして、セルＭ１５がオフ・セルであることが認識される。
【００２９】
次に、例えば、図３のセルＭ１１，Ｍ１２，Ｍ１３，Ｍ１４全てがオン・セルとしてプログラミングされており、セルＭ１５がオフ・セルとしてプログラミングされている場合を説明する。外部からメモリセルＭ１５を選択するアドレスが入力されると、ブロック選択信号ＢＳ２及びＧＢ２が活性化される。又、この時、グラウンド選択信号ＧＳ２及びＧＢ２が活性化される。又、この時、グラウンド選択信号ＧＢ２及びバイアス選択信号ＢＩＡＳ１が活性化される。次に、ＡＴＤ回路３０からのプリチャージ制御信号ＰＲＥと、センスアンプ制御信号（ＳＡＣＳ／バー）とに応答して、バイアス電圧発生回路５２及び５４はサブビットラインＳＢＬ４、メインビットラインＭＢＬ２及び基準ラインＤＤＬ２を各々所定の電圧レベルまでプリチャージさせる。これで、ワードラインＷＬ１が活性化されてセルＭ１１〜Ｍ１４全てがターン・オンされても、サブビットラインＳＢＬ４がプリチャージされているので、セルＭ１５と関連するビットラインのローディングが小さくなる。その結果、ビットラインプリチャージ時間が早くなるので、データーセンシング速度が向上し、漏洩電流がないので、低いＶｃｃ動作が可能になる。
【００３０】
図７は本発明の他の階層的ビットライン構造を持つＮＯＲ型マスクＲＯＭの一つのセルアレイブロック及びその周辺回路の等価回路図である。図７を参照すると、この実施例のＲＯＭ装置は、バイアス電圧発生回路Ｂ１〜Ｂｊがバイアス選択回路５０ａを通じてメインビットラインＭＢＬ１〜ＭＢＬｊに各々電気的に連結されることを除いては、前の実施例の装置と同一な構成を持つ。
【００３１】
前述したのと同様に、例を取ると、図７のセルＭ１１，Ｍ１２，Ｍ１３，Ｍ１４全てがオン・セルとしてプログラムされており、セルＭ１５がオフ・セルとしてプログラムされている場合、外部からメモリセルＭ１５を選択するアドレスが入力されると、ブロック選択信号ＢＳ２及びＧＢ２が活性化される。また、この時、ストリング選択信号ＳＳ２及びバイアス選択信号（ＢＩＡＳ１）が活性化される。次に、ＡＴＤ回路３０からのプリチャージ制御信号ＰＲＥと、センスアンプ制御信号（ＳＡＣＳ／バー）とに応答して、バイアス電圧発生回路Ｂ１、プリチャージ回路５２及び４３はサブビットラインＳＢＬ３、メインビットラインＭＢＬ２及び基準ラインＤＤＬ２を各々所定レベルまでプリチャージさせる。これで、ワードラインＷＬ１が活性化されてセルＭ１１〜Ｍ１４全てがターンオンされても、サブビットラインＳＢＬ３がプリチャージされているので、セルＭ１５と関連するビットラインのローディングが少なくなる。
【００３２】
【発明の効果】
以上説明したように本発明によると、階層的ビットライン構造を持つＮＯＲ型ＲＯＭのビットラインプリチャージ時間が早くなり、漏洩電流がないので、低いＶｃｃ及び高速動作ができるようになる。
【図面の簡単な説明】
【図１】アドレス遷移検出（ＡＴＤ）を使用する典型的な半導体読出専用メモリ（ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ＲＯＭ）装置の構成を示すブロック図。
【図２】階層的なビットライン構造を持つ従来のマスク読出専用メモリ（ｍａｓｋ  ＲＯＭ）の中心部分を示す回路図。
【図３】本発明の一つの実施例によるマスク読出専用メモリの中心部分を示す回路図。
【図４】図３の感知増幅器回路の回路図。
【図５】図３のバイアス回路の回路図。
【図６】図３の本発明によるマスク読出専用メモリの動作タイミングの一例を示す図。
【図７】本発明の他の実施例によるマスク読出専用メモリの中心部分を示す回路図。
【符号の説明】
１８  ：  アドレス遷移検出回路
２６  ：  ショットパルス発生回路
４４  ：  セルアレイ
４６  ：  カラム選択回路
４８  ：  グラウンド選択回路
５０，５０ａ  ：  バイアス選択回路
ＷＬｉ  ：  ワードライン
ＭＢＬｊ  ：  メインビットライン
ＳＢＬｊ  ：  サブビットライン
ＧＢＬｊ  ：  グラウンドビットライン
ＳＡｊ  ：  感知増幅器
Ｂｊ  ：  バイアス回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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