(57)【特許請求の範囲】
【請求項１】
ビットｎ（ｎ＝０，１，２，…，Ｎ）のデジタル信号を電圧値に変換する変換器と、
前記電圧値に応じて、それぞれに異なる値の電流を出力する複数の増幅器と、前記それぞれに異なる値の電流を、前記ビットｎのデジタル信号をもとに重み付けして足し合わせる加算器と
を具備したことを特徴とするデジタルアナログ変換回路。
【請求項２】
前記変換器は、定電流源と第１の抵抗器およびこの第１の抵抗器に並列に接続された複数の第２の抵抗器を有する並列可変抵抗とを備え、
前記第１の抵抗器に接続される前記複数の第２の抵抗器の個数が、前記ビットｎのデジタル信号によって切り換えられることを特徴とする請求項１に記載のデジタルアナログ変換回路。
【請求項３】
前記複数の増幅器は、それぞれ、カレントミラー型のオペアンプと第１のトランジスタと第３の抵抗器とを有し、
前記カレントミラー型のオペアンプは、反転入力端が前記変換器に接続され、非反転入力端が前記第１のトランジスタのドレインに接続され、出力端が前記第１のトランジスタのゲートに接続され、
前記第３の抵抗器は、前記第１のトランジスタのドレインと接地との間に接続され、抵抗値が前記複数の増幅器ごとに異なる
ことを特徴とする請求項１に記載のデジタルアナログ変換回路。
【請求項４】
前記複数の増幅器は、少なくとも、第１の増幅器と第２の増幅器とからなり、
前記第１の増幅器は第１の電流を出力し、
前記第２の増幅器は、前記第１の電流よりも電流量が小さい第２の電流を出力する
ことを特徴とする請求項３に記載のデジタルアナログ変換回路。
【請求項５】
前記加算器は、複数の第２のトランジスタを有し、
前記複数の第２のトランジスタは、前記複数の増幅器における第１のトランジスタとそれぞれミラー接続され、かつ、そのチャネル幅の合計と前記第１のトランジスタのチャネル幅との比がＷａ：Ｗｂとされ、
前記複数の第２のトランジスタの少なくとも１つは、第２の電流をｎ／Ｎによって重み付けし、
前記複数の第２のトランジスタの少なくとも他の１つは、第１の電流を（Ｎ−ｎ）／Ｎによって重み付けする
ことを特徴とする請求項１に記載のデジタルアナログ変換回路。
【請求項６】
前記加算器は、さらに第３のトランジスタを有し、
前記第３のトランジスタは、ゲートおよびドレインが前記複数の第２のトランジスタの各ドレインに共通に接続されていることを特徴とする請求項５に記載のデジタルアナログ変換回路。
【請求項７】
前記加算器は、それぞれ、第１のトランスファーゲートと第２のトランスファーゲートとからなる複数のゲート対を有し、
前記第１のトランスファーゲートには第１の電流が供給され、
前記第２のトランスファーゲートには第２の電流が供給される
ことを特徴とする請求項１に記載のデジタルアナログ変換回路。
【請求項８】
前記第１のトランスファーゲートは、前記ビットｎのデジタル信号がロウレベルのときにオンし、
前記第２のトランスファーゲートは、前記ビットｎのデジタル信号がハイレベルのときにオンする
ことを特徴とする請求項７に記載のデジタルアナログ変換回路。
【請求項９】
前記複数のゲート対は、さらに第４のトランジスタをそれぞれ有し、
前記第４のトランジスタは各チャネル幅がＷｂ／Ｎであり、前記ビットｎのデジタル信号の数Ｎだけ設けられることを特徴とする請求項７に記載のデジタルアナログ変換回路。
【請求項１０】
【数１】
0003756808.tif 000002
【請求項１１】
【数２】
0003756808.tif 000003
【請求項１２】
前記第４のトランジスタの各ドレインは、第３のトランジスタのゲートおよびドレインに共通に接続されていることを特徴とする請求項９に記載のデジタルアナログ変換回路。
【請求項１３】
前記複数の増幅器は、少なくとも、第１の増幅器と第２の増幅器と第３の増幅器とからなり、
前記第１の増幅器は第１の電流を出力し、
前記第２の増幅器は、前記第１の電流よりも電流量が小さい第２の電流を出力し、
前記第３の増幅器は、前記第２の電流よりも電流量が小さい第３の電流を出力する
ことを特徴とする請求項３に記載のデジタルアナログ変換回路。
【請求項１４】
前記加算器は、それぞれ、第１のゲート対と第２のゲート対とからなる複数組のゲート対を有し、
前記第１のゲート対は、第１の電流が供給される第１のトランスファーゲートと第２の電流が供給される第２のトランスファーゲートとからなり、
前記第２のゲート対は、前記第２の電流が供給される第３のトランスファーゲートと第３の電流が供給される第４のトランスファーゲートとからなる
ことを特徴とする請求項１に記載のデジタルアナログ変換回路。
【請求項１５】
前記第１のトランスファーゲートは、前記ビットｎのデジタル信号のうち、ビットｎ（０）〜ビットｎ（Ｎ／２−１）がロウレベルのときにオンし、
前記第２のトランスファーゲートは、前記ビットｎのデジタル信号のうち、ビットｎ（０）〜ビットｎ（Ｎ／２−１）がハイレベルのときにオンし、
前記第３のトランスファーゲートは、前記ビットｎのデジタル信号のうち、ビットｎ（Ｎ／２＋１）〜ビットｎ（Ｎ）がロウレベルのときにオンし、
前記第４のトランスファーゲートは、前記ビットｎのデジタル信号のうち、ビットｎ（Ｎ／２＋１）〜ビットｎ（Ｎ）がハイレベルのときにオンする
ことを特徴とする請求項１４に記載のデジタルアナログ変換回路。
【請求項１６】
前記第１のゲート対にはさらに第５のトランスファーゲートが接続され、前記第２のゲート対にはさらに第６のトランスファーゲートが接続され、
前記第１のゲート対の、前記第５のトランスファーゲートは、前記ビットｎのデジタル信号のうち、ビットｎ（Ｎ／２）がロウレベルのときにオンし、
前記第２のゲート対の、前記第６のトランスファーゲートは、前記ビットｎのデジタル信号のうち、ビットｎ（Ｎ／２）がハイレベルのときにオンする
ことを特徴とする請求項１４に記載のデジタルアナログ変換回路。
【請求項１７】
前記複数組のゲート対は、さらに第４のトランジスタをそれぞれ有し、
前記第４のトランジスタは各チャネル幅が２＊Ｗｂ／Ｎであり、前記ビットｎのデジタル信号の数Ｎの１／２のだけ設けられることを特徴とする請求項１４に記載のデジタルアナログ変換回路。
【請求項１８】
前記第４のトランジスタの各ドレインは、第３のトランジスタのゲートおよびドレインに共通に接続されていることを特徴とする請求項１７に記載のデジタルアナログ変換回路。
【請求項１９】
ビットｎ（ｎ＝０，１，２，…，Ｎ）のデジタル信号を電圧値に変換する変換器、前記変換器で変換された前記電圧値に応じて、それぞれに異なる値の電流を出力する複数の増幅器、および、前記複数の増幅器より出力される前記それぞれに異なる値の電流を、前記ビットｎのデジタル信号をもとに重み付けして足し合わせる加算器を備えるデジタルアナログ変換回路と、
前記デジタルアナログ変換回路の出力を取り込み、その出力に応じて遅延量が変化する単位遅延素子からなる遅延線と、
前記遅延線の出力とリファレンス信号との位相を比較する位相検出器と、
前記位相検出器の出力をもとに、前記ビットｎのデジタル信号を生成する生成回路と
を具備したことを特徴とする同期回路。
【請求項２０】
ビットｎ（ｎ＝０，１，２，…，Ｎ）のデジタル信号を電圧値に変換する変換器、前記変換器で変換された前記電圧値に応じて、それぞれに異なる値の電流を出力する複数の増幅器、および、前記複数の増幅器より出力される前記それぞれに異なる値の電流を、前記ビットｎのデジタル信号をもとに重み付けして足し合わせ、その足し合わせた電流が供給される共通ノードがトランジスタのゲートとドレインとに接続された加算器を備えるデジタルアナログ変換回路と、
前記デジタルアナログ変換回路の出力を取り込み、その出力に応じて遅延量が変化する単位遅延素子からなる遅延線と、
前記遅延線の出力とリファレンス信号との位相を比較する位相検出器と、
前記位相検出器の出力をもとに、前記ビットｎのデジタル信号を生成する生成回路と
を具備したことを特徴とする同期回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、デジタルアナログ変換回路およびそれを用いた同期回路に関するもので、特に、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）などに用いられるアナログ型のＤＬＬ（Ｄｅｌａｙｅｄ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）に関する。
【０００２】
【従来の技術】
従来のＤＲＡＭには、デジタルアナログ変換回路を用いたアナログ型のＤＬＬが設けられている。上記アナログ型のＤＬＬは、入力クロック信号と出力クロック信号の立ち上がりのタイミングを一致させるために設けられる。
【０００３】
図１０は、上記アナログ型のＤＬＬの構成例を示すものである。図において、ＤＡＣ（Ｄｉｇｉｔａｌ−Ａｎａｌｏｇｕｅ  Ｃｏｎｖｅｒｔｅｒ）１は、デジタル信号（ビットｎ（ｎｘ））を電流量（アナログ信号ｎｏｕｔ）に変換する。上記デジタル信号（ビットｎ（ｎｘ））は、生成回路としてのビット制御回路（Ｂｉｔ  Ｃｏｎｔｒｏｌｌｅｒ）５より供給される。そして、そのアナログ信号ｎｏｕｔを遅延線（Ｄｅｌａｙ  Ｌｉｎｅ）２に出力する。上記遅延線２は、その電流量にしたがって、電流制御のための単位遅延素子であるＤｅｌａｙ  Ｕｎｉｔ（図示していない）の動作を制御する。こうすることによって、上記遅延線２は、リファレンス信号ｒｃｌｋと出力信号ｉｃｌｋとの間の遅延量を変化させる。
【０００４】
複製回路（Ｒｅｐｌｉｃａ）３は、上記遅延線２より出力される上記出力信号ｉｃｌｋから遅延信号ｄｃｌｋを生成する。そして、その遅延信号ｄｃｌｋを位相検出器（Ｐｈａｓｅ  Ｄｅｔｅｃｔｏｒ）４に出力する。上記位相検出器４は、上記遅延信号ｄｃｌｋと上記リファレンス信号ｒｃｌｋとの位相を比較する。そして、その位相差信号ｐｘを求め、上記ビット制御回路５に出力する。上記ビット制御回路５は、上記位相差信号ｐｘを上記デジタル信号（ビットｎ（ｎｘ））に変換する。
【０００５】
このような構成のアナログ型のＤＬＬの場合、並列可変抵抗型のＤＡＣが一般に用いられる。上記並列可変抵抗型のＤＡＣは、たとえば図１１に示すように、デジタル電圧変換器１０１、差動アンプ１０２、および、電流生成回路１０３を備えてなる。
【０００６】
上記デジタル電圧変換器１０１は、定電流源１０１ａと並列可変抵抗１０１ｂとからなる。上記並列可変抵抗１０１ｂは、抵抗Ｒ０および上記抵抗Ｒ０に並列に設けられた複数の抵抗ｒ０／ｎを有してなる（便宜上、図では複数の抵抗ｒ０を合成したかたち（ｒ０／ｎ）で示している）。すなわち、上記デジタル電圧変換器１０１は、上記デジタル信号（ビットｎ（ｎｘ））に応じて、上記並列可変抵抗１０１ｂの抵抗値を制御する。つまり、上記抵抗Ｒ０に接続される抵抗ｒ０の数ｎを切り変える。こうすることによって、上記デジタル電圧変換器１０１は、上記デジタル信号（ビットｎ（ｎｘ））に応じて、発生する電位Ｖｘを任意に変化させる。
【０００７】
Ｖｘ＝（Ｉ０）＊（Ｒ０＊ｒ０／ｎ）／（Ｒ０＋ｒ０／ｎ）
上記差動アンプ１０２は、カレントミラー型のオペアンプ１０２ａと、ＰＭＯＳトランジスタ（チャネル幅Ｗａ）１０２ｂと、抵抗Ｒとを有してなる。上記デジタル電圧変換器１０１からの電位Ｖｘは、上記オペアンプ１０２ａの反転入力（−）端に供給される。上記ＰＭＯＳトランジスタ１０２ｂのゲートは、上記オペアンプ１０２ａの出力端に接続されている。上記ＰＭＯＳトランジスタ１０２ｂのドレインは、上記オペアンプ１０２ａの非反転入力（＋）端に接続されている。上記抵抗Ｒは、上記ＰＭＯＳトランジスタ１０２ｂのドレインに接続されている。すなわち、上記差動アンプ１０２は、上記オペアンプ１０２ａの反転入力端の電位Ｖｘと非反転入力端の電位Ｖｙとが等しくなるように、上記抵抗Ｒに流れる電流Ｉｘを制御する。
【０００８】
上記電流生成回路１０３は、ＰＭＯＳトランジスタ（チャネル幅Ｗｂ）１０３ａとＮＭＯＳトランジスタ１０３ｂとを有してなる。上記ＰＭＯＳトランジスタ１０３ａは、上記ＰＭＯＳトランジスタ１０２ｂにミラー接続されている。上記ＮＭＯＳトランジスタ１０３ｂのゲートおよびドレインは、上記ＰＭＯＳトランジスタ１０３ａのドレインに接続されている。すなわち、上記電流生成回路１０３は、上記電流Ｉｘを上記各ＰＭＯＳトランジスタ１０２ｂ，１０３ａのチャネル幅比Ｗａ：Ｗｂによってミラーする。こうすることにより、上記電流生成回路１０３は、上記差動アンプ１０２の出力（電流Ｉｘ）をもとに、電流量（アナログ信号ｎｏｕｔ）Ｉを生成する。
【０００９】
Ｉ＝（Ｖｘ／Ｒ）＊（Ｗｂ／Ｗａ）
このように、アナログ型のＤＬＬでは、上記ＤＡＣ１により、デジタル信号（ビットｎ（ｎｘ））に応じて、上記遅延線２に供給する電流量Ｉを変化させる。そして、上記電流量Ｉにしたがって、上記遅延線２での遅延量を変化させる。こうすることにより、上記リファレンス信号ｒｃｌｋと上記出力信号ｉｃｌｋとの同期がとられる。
【００１０】
しかしながら、上記並列可変抵抗型のＤＡＣの場合、デジタル信号（ビットｎ（ｎｘ））に応じて、電流量Ｉを任意に変化させることが完全にはできない。なぜならば、上記並列可変抵抗型のＤＡＣには、以下のような二つの制約がある。
【００１１】
一つ目の制約は、カレントミラー型のオペアンプ１０２ａの入力電圧（反転入力端の電位Ｖｘ）に関するものである。すなわち、上記電位Ｖｘは、カレントミラーを安定に動作させることのできる電位でなければならない。たとえば、電源レベルが１．８Ｖの場合、カレントミラーが安定に動作するのに必要な電位は０．５〜１．５Ｖ程度である。ゆえに、上記遅延線２に供給する電流量Ｉの変化量ΔＩは、電位Ｖｘの変化量で決まる。つまり、カレントミラーの動作範囲で決まってしまう。
【００１２】
二つ目の制約は、高周波に関するものである。すなわち、高周波のクロック信号の同期をとるには、ある程度の電流を流さなければならない。なぜならば、上記遅延線２は、供給される電流量Ｉに応じて、パルスの立ち上がり／立ち下がりのスピードを変化させる。こうすることで、遅延量を変化させている。このため、高周波の場合、電流が少なすぎるとパルスが消滅してしまう。パルスが消滅してしまうと、同期がとれなくなる。
【００１３】
以上、これらの制約から、変化させうる電流量Ｉの変化量ΔＩは、ほぼ一意に決まってしまう。上記ＤＡＣ１での電流量Ｉの変化量ΔＩが決まってしまうと、上記遅延線２でつくることのできる遅延量も決まってしまう。遅延量を変えるには、遅延素子の数を変えることで対応せざるを得ない。そのため、同期させるクロック信号の周波数の範囲を広くしようとする場合には、多くの遅延素子が必要になる。
【００１４】
【発明が解決しようとする課題】
上記したように、従来のＤＡＣにおいては、デジタル信号のビットｎ（ｎｘ）に応じて、並列可変抵抗の抵抗値を変えることにより、遅延線に供給する電流量を変化させることができるものの、変化させうる電流量の変化量がほぼ一意に決まってしまうという問題があった。
【００１５】
そこで、この発明は、変化量の大きな電流を容易に発生することが可能なデジタルアナログ変換回路およびそれを用いた同期回路を提供することを目的としている。
【００１６】
【課題を解決するための手段】
上記の目的を達成するために、この発明のデジタルアナログ変換回路にあっては、ビットｎ（ｎ＝０，１，２，…，Ｎ）のデジタル信号を電圧値に変換する変換器と、前記電圧値に応じて、それぞれに異なる値の電流を出力する複数の増幅器と、前記それぞれに異なる値の電流を、前記ビットｎのデジタル信号をもとに重み付けして足し合わせる加算器とを具備したことを特徴とする。
【００１７】
この発明のデジタルアナログ変換回路によれば、１系統の電流を用いる場合よりも、電流の変化量を大きくできるようになる。これにより、カレントミラーの動作範囲によらず、変化させうる電流量の変化量をより大きくすることが可能となるものである。
【００１８】
また、この発明のデジタルアナログ変換回路を用いた同期回路にあっては、ビットｎ（ｎ＝０，１，２，…，Ｎ）のデジタル信号を電圧値に変換する変換器、前記変換器で変換された前記電圧値に応じて、それぞれに異なる値の電流を出力する複数の増幅器、および、前記複数の増幅器より出力される前記それぞれに異なる値の電流を、前記ビットｎのデジタル信号をもとに重み付けして足し合わせる加算器を備えるデジタルアナログ変換回路と、前記デジタルアナログ変換回路の出力を取り込み、その出力に応じて遅延量が変化する単位遅延素子からなる遅延線と、前記遅延線の出力とリファレンス信号との位相を比較する位相検出器と、前記位相検出器の出力をもとに、前記ビットｎのデジタル信号を生成する生成回路とを具備したことを特徴とする。
【００１９】
さらに、この発明のデジタルアナログ変換回路を用いた同期回路にあっては、ビットｎ（ｎ＝０，１，２，…，Ｎ）のデジタル信号を電圧値に変換する変換器、前記変換器で変換された前記電圧値に応じて、それぞれに異なる値の電流を出力する複数の増幅器、および、前記複数の増幅器より出力される前記それぞれに異なる値の電流を、前記ビットｎのデジタル信号をもとに重み付けして足し合わせ、その足し合わせた電流が供給される共通ノードがトランジスタのゲートとドレインとに接続された加算器を備えるデジタルアナログ変換回路と、前記デジタルアナログ変換回路の出力を取り込み、その出力に応じて遅延量が変化する単位遅延素子からなる遅延線と、前記遅延線の出力とリファレンス信号との位相を比較する位相検出器と、前記位相検出器の出力をもとに、前記ビットｎのデジタル信号を生成する生成回路とを具備したことを特徴とする。
【００２０】
この発明のデジタルアナログ変換回路を用いた同期回路によれば、変化量の大きな電流を容易に発生することが可能となるものである。
【００２１】
【発明の実施の形態】
以下、この発明の実施の形態について図面を参照して説明する。
【００２２】
（第１の実施形態）
図１は、本発明の第１の実施形態にかかる、同期回路としてのアナログ型のＤＬＬに用いられるＤＡＣの構成例を示すものである。すなわち、ＤＡＣ１’は、たとえば、変換器としてのデジタル電圧変換器（Ｄｉｇｉｔａｌ  Ｖｏｌｔａｇｅ  Ｃｏｎｖｅｒｔｅｒ）１１、第１，第２の増幅器である差動アンプ（Ｄｉｆｆｅｒｅｎｔｉａｌ  Ａｍｐｌｉｆｉｅｒ）１２Ａ，１２Ｂ、および、加算器としての電流合成回路（Ｃｕｒｒｅｎｔ  Ｍｉｘｅｒ）１３を備えてなる。
【００２３】
上記デジタル電圧変換器１１は、たとえば図２に示すように、定電流源１１ａと並列可変抵抗１１ｂとからなる。上記並列可変抵抗１１ｂは、第１の抵抗器としての抵抗Ｒ０、および、上記抵抗Ｒ０に並列に設けられた第２の抵抗器としての複数の抵抗ｒ０／ｎを有してなる（便宜上、図では複数の抵抗ｒ０を合成したかたち（ｒ０／ｎ）で示している）。すなわち、上記デジタル電圧変換器１１は、デジタル信号（ビットｎ（ｎｘ））（ただし、ｎｘ＝０，１，２，…，Ｎ）に応じて、上記並列可変抵抗１１ｂの抵抗値を制御する。つまり、上記抵抗Ｒ０に接続される抵抗ｒ０の数ｎを切り変える。こうすることによって、上記デジタル電圧変換器１１は、上記デジタル信号（ビットｎ（ｎｘ））に応じて、発生する電位Ｖｘを任意に変化させる。
【００２４】
Ｖｘ＝（Ｉ０）＊（Ｒ０＊ｒ０／ｎ）／（Ｒ０＋ｒ０／ｎ）
上記差動アンプ１２Ａは、たとえば図２に示すように、カレントミラー型のオペアンプ１２ａと、第１のトランジスタであるＰＭＯＳトランジスタ（チャネル幅Ｗａ）１２ｂと、抵抗（第３の抵抗器）Ｒとを有してなる。上記デジタル電圧変換器１１からの電位Ｖｘは、上記オペアンプ１２ａの反転入力（−）端に供給される。上記ＰＭＯＳトランジスタ１２ｂのゲートは、上記オペアンプ１２ａの出力端に接続されている。上記ＰＭＯＳトランジスタ１２ｂのドレインは、上記オペアンプ１２ａの非反転入力（＋）端に接続されている。上記抵抗Ｒは、上記ＰＭＯＳトランジスタ１２ｂのドレインに接続されている。すなわち、上記差動アンプ１２Ａは、上記オペアンプ１２ａの反転入力端の電位Ｖｘと非反転入力端の電位Ｖｙａとが等しくなるように、上記抵抗Ｒに流れる電流（第１の電流）Ｉｘを制御する。
【００２５】
上記差動アンプ１２Ｂは、たとえば図２に示すように、カレントミラー型のオペアンプ１２ａ’と、第１のトランジスタであるＰＭＯＳトランジスタ（チャネル幅Ｗａ）１２ｂ’と、抵抗（第３の抵抗器）ｂ＊Ｒとを有してなる。上記デジタル電圧変換器１１からの電位Ｖｘは、上記オペアンプ１２ａ’の反転入力（−）端に供給される。上記ＰＭＯＳトランジスタ１２ｂ’のゲートは、上記オペアンプ１２ａ’の出力端に接続されている。上記ＰＭＯＳトランジスタ１２ｂ’のドレインは、上記オペアンプ１２ａ’の非反転入力（＋）端に接続されている。上記抵抗ｂ＊Ｒは、上記ＰＭＯＳトランジスタ１２ｂ’のドレインに接続されている。上記抵抗ｂ＊Ｒの抵抗値は、上記抵抗Ｒのｂ倍（ｂ＞１）とされている。すなわち、上記差動アンプ１２Ｂは、上記オペアンプ１２ａ’の反転入力端の電位Ｖｘと非反転入力端の電位Ｖｙｂとが等しくなるように、上記抵抗ｂ＊Ｒに流れる電流（第２の電流）Ｉｘ／ｂを制御する。
【００２６】
上記電流合成回路１３は、たとえば図２に示すように、第２のトランジスタであるＰＭＯＳトランジスタ１３ａ，１３ａ’、および、第３のトランジスタであるＮＭＯＳトランジスタ１３ｂを有している。上記ＰＭＯＳトランジスタ１３ａのチャネル幅は、Ｗｂ＊（Ｎ−ｎ）／Ｎとなっている。上記ＰＭＯＳトランジスタ１３ａは、上記差動アンプ１２ＡのＰＭＯＳトランジスタ１２ｂとミラー接続されている。上記ＰＭＯＳトランジスタ１３ａ’のチャネル幅は、Ｗｂ＊ｎ／Ｎとなっている。上記ＰＭＯＳトランジスタ１３ａ’は、上記差動アンプ１２ＢのＰＭＯＳトランジスタ１２ｂ’とミラー接続されている。上記ＮＭＯＳトランジスタ１３ｂのゲートおよびドレインは、上記ＰＭＯＳトランジスタ１３ａ，１３ａ’の各ドレインに共通に接続されている。すなわち、上記電流合成回路１３は、上記電流Ｉｘ，Ｉｘ／ｂを、上記デジタル信号（ビットｎ（ｎｘ））を用いて重み付けして足し合わせる。つまり、上記電流Ｉｘは、上記各ＰＭＯＳトランジスタ１２ｂ，１３ａのチャネル幅比に応じてミラーされ、電流Ｉａとなる。また、上記電流Ｉｘ／ｂは、上記各ＰＭＯＳトランジスタ１２ｂ’，１３ａ’のチャネル幅比に応じてミラーされ、電流Ｉｂとなる。そして、上記電流Ｉａ，Ｉｂは、上記ＮＭＯＳトランジスタ１３ｂにて合成される。こうすることにより、上記電流合成回路１３は、電流量Ｉ（＝Ｉａ＋Ｉｂ）に応じたアナログ信号ｎｏｕｔを生成する。
【００２７】
なお、図２は概念図である。図３に、上記電流合成回路１３の構成をより具体化して示す。
【００２８】
ここで、デジタル信号（ビットｎ（ｎｘ））が、同期のとれるビット（たとえば、Ｎ／２）よりも小さい場合には、電流量Ｉを多くしたい。このような場合、ミラー後の電流Ｉａが、
Ｉａ＝（Ｉｘ）＊（Ｗｂ／Ｗａ）＊（Ｎ−ｎ）／Ｎ
となるようにする。こうして、電流Ｉｘが支配的になるようにする。
【００２９】
一方、デジタル信号（ビットｎ（ｎｘ））が、同期のとれるビットよりも大きい場合には、電流量Ｉを少なくしたい。このような場合、ミラー後の電流Ｉｂが、
Ｉｂ＝（Ｉｘ／ｂ）＊（Ｗｂ／Ｗａ）＊（ｎ／Ｎ）
となるようにする。こうして、電流Ｉｘ／ｂが支配的になるようにする。
【００３０】
すなわち、最終的に生成される電流量Ｉは、
Ｉ＝Ｉａ＋Ｉｂ＝（Ｉｘ）＊（Ｗｂ／Ｗａ）（（Ｎ−ｎ）／Ｎ＋ｎ／（ｂ＊Ｎ））
となる。
【００３１】
図３は、上記した電流合成回路１３の、より具体的な回路構成例を示すものである。図において、ゲート対ＴＧ（０）〜ＴＧ（Ｎ）は、上記デジタル信号（ビットｎ（ｎｘ））（ただし、ｎｘ＝０，１，２，…，Ｎ）に対応して設けられる。上記ゲート対ＴＧ（０）〜ＴＧ（Ｎ）は、それぞれ、第１のトランスファーゲートＴＧａと第２のトランスファーゲートＴＧｂとを備えてなる。
【００３２】
上記第１のトランスファーゲートＴＧａには、それぞれ、上記差動アンプ１２Ａのオペアンプ１２ａの出力（第１の電流）ｐｃｏｎａが供給される。上記デジタル信号（ビットｎ（ｎｘ））（ただし、ｎｘ＝０，１，２，…，Ｎ）がＬｏｗレベルのときに、上記第１のトランスファーゲートＴＧａはそれぞれオンする。上記第２のトランスファーゲートＴＧｂには、それぞれ、上記差動アンプ１２Ｂのオペアンプ１２ａ’の出力（第２の電流）ｐｃｏｎｂが供給される。上記デジタル信号（ビットｎ（ｎｘ））がＨｉｇｈレベルのときに、上記第２のトランスファーゲートＴＧｂはそれぞれオンする。なお、ｂｎ（ｎｘ）は、上記デジタル信号（ビットｎ（ｎｘ））の反転信号である。すなわち、上記各ゲート対ＴＧ（０）〜ＴＧ（Ｎ）は、上記デジタル信号（ビットｎ（ｎｘ））のレベルによって、上記出力ｐｃｏｎａまたは上記出力ｐｃｏｎｂのどちらのゲート電圧をミラーさせるかを制御する。
【００３３】
また、上記ゲート対ＴＧ（０）〜ＴＧ（Ｎ）には、それぞれ、第４のトランジスタであるＰＭＯＳトランジスタ１３1 が設けられている。上記ＰＭＯＳトランジスタ１３1 のチャネル幅は、それぞれ、Ｗｂ／Ｎとなっている。上記各ＰＭＯＳトランジスタ１３1 のチャネル幅はトータルでＷｂとなる。上記各ＰＭＯＳトランジスタ１３1 のドレインは、上記ＮＭＯＳトランジスタ１３ｂに共通に接続されている。
【００３４】
図４は、上記した構成のＤＡＣ１’において、デジタル信号（ビットｎ（ｎｘ））と電流量Ｉとの関係を示すものである。なお、ここでは、上記差動アンプ１２Ｂの抵抗ｂ＊Ｒにおけるｂの値を“３”とした場合について示している。また、デジタル信号のビットｎ（ｎｘ）の数を“５１２”とした場合について示している。
【００３５】
この場合、デジタル信号をビットｎ（０）〜ビットｎ（５１１）まで“１”増やすごとに、出力ｐｃｏｎａが支配的な状態から、徐々に、出力ｐｃｏｎｂが支配的な状態になるように、上記各ゲート対ＴＧ（０）〜ＴＧ（５１１）を制御する。すなわち、デジタル信号がビットｎ（０）のとき、たとえば、各ゲート対ＴＧ（０）〜ＴＧ（５１１）のビットｎ（０）〜ビットｎ（５１１）はすべてＬｏｗレベルとする。これにより、上記各ゲート対ＴＧ（０）〜ＴＧ（５１１）において、上記第１のトランスファーゲートＴＧａの各ゲート電圧をミラーさせる。こうして、上記ゲート対ＴＧ（０）〜ＴＧ（５１１）にそれぞれ対応する、上記ＰＭＯＳトランジスタ１３1 の各ゲートに出力ｐｃｏｎａが与えられるようにする。
【００３６】
デジタル信号がビットｎ（１）のとき、たとえば、ゲート対ＴＧ（０）のビットｎ（０）はＨｉｇｈレベルとする。これにより、上記ゲート対ＴＧ（０）において、上記第２のトランスファーゲートＴＧｂのゲート電圧をミラーさせる。こうして、上記ゲート対ＴＧ（０）に対応するＰＭＯＳトランジスタ１３1 のゲートに出力ｐｃｏｎｂが与えられるようにする。また、たとえば、ゲート対ＴＧ（１）〜ＴＧ（５１１）のビットｎ（１）〜ビットｎ（５１１）はＬｏｗレベルとする。これにより、上記ゲート対ＴＧ（１）〜ＴＧ（５１１）において、上記第１のトランスファーゲートＴＧａの各ゲート電圧をミラーさせる。こうして、上記ゲート対ＴＧ（１）〜ＴＧ（５１１）にそれぞれ対応する、上記ＰＭＯＳトランジスタ１３1 の各ゲートに出力ｐｃｏｎａが与えられるようにする。
【００３７】
以下、同様にして、デジタル信号がビットｎ（５１０）のとき、たとえば、ゲート対ＴＧ（０）〜ＴＧ（５１０）のビットｎ（０）〜ビットｎ（５１０）はＨｉｇｈレベルとする。これにより、上記ゲート対ＴＧ（０）〜ＴＧ（５１０）において、上記第２のトランスファーゲートＴＧｂの各ゲート電圧をミラーさせる。こうして、上記ゲート対ＴＧ（０）〜ＴＧ（５１０）にそれぞれ対応する、上記ＰＭＯＳトランジスタ１３1 の各ゲートに出力ｐｃｏｎｂが与えられるようにする。また、たとえば、ゲート対ＴＧ（５１１）のビットｎ（５１１）はＬｏｗレベルとする。これにより、上記ゲート対ＴＧ（５１１）において、上記第１のトランスファーゲートＴＧａのゲート電圧をミラーさせる。こうして、上記ゲート対ＴＧ（５１１）に対応する、上記ＰＭＯＳトランジスタ１３1 のゲートに出力ｐｃｏｎａが与えられるようにする。
【００３８】
デジタル信号がビットｎ（５１１）のとき、たとえば、各ゲート対ＴＧ（０）〜ＴＧ（５１１）のビットｎ（０）〜ビットｎ（５１１）はすべてＨｉｇｈレベルとする。これにより、上記各ゲート対ＴＧ（０）〜ＴＧ（５１１）において、上記第２のトランスファーゲートＴＧｂの各ゲート電圧をミラーさせる。こうして、上記ゲート対ＴＧ（０）〜ＴＧ（５１１）にそれぞれ対応する、上記ＰＭＯＳトランジスタ１３1 の各ゲートに出力ｐｃｏｎｂが与えられるようにする。
【００３９】
このように制御した場合、電流Ｉｘと電流Ｉｘ／ｂとを重み付けして足し合わせることによって得られる電流量Ｉは、図４に示すように、その変化量ΔＩを大きくできる。
【００４０】
なお、上記電流合成回路１３としては、ゲート対ＴＧ（ｎｘ）をデジタル信号のビットｎ（ｎｘ）に対応した数（“５１２”）だけ設ける必要はない。たとえば、ビットｎ（ｎｘ）の数を“５１２”とした場合、各ゲート対ＴＧ（ｎｘ）に対応するビットｎ（ｎｘ）の合計が“５１２”となるようにすればよい。具体的には、たとえば図５に示すように、デジタル信号のビットｎ（ｎｘ）（ただし、ｎｘ＝０，１，２，…，５１１）のうち、バイナリビットｎ（１，２，４，８，１６，３２，…，２５６）に対応させてのみ、ゲート対ＴＧ（ｎｘ）をそれぞれ設けるようにしてもよい。
【００４１】
または、ゲート対ＴＧ（ｎｘ）に対応するビットｎ（ｎｘ）の組み合わせにより、デジタル信号のビットｎ（ｎｘ）のすべてをカバーできるようにしてもよい。具体的には、たとえば図６に示すように、デジタル信号のビットｎ（ｎｘ）（ただし、ｎｘ＝０，１，２，…，５１１）のうち、ビットｎ（１，２，４，８）に各１個のゲート対ＴＧ（ｎｘ）と、ビットｎ（１６）にｎｃ個（この場合、３１個）のゲート対ＴＧ（ｎｘ）とを設けるようにすることも可能である。
【００４２】
図７は、上記した構成のＤＡＣ１’を用いてアナログ型のＤＬＬ（図１０参照）を構築するようにした場合の、デジタル信号（ビットｎ（ｎｘ））と遅延量との関係を示すものである。なお、ここでは、上記差動アンプ１２Ｂの抵抗ｂ＊Ｒにおけるｂの値を“３”とした場合について示している。また、デジタル信号のビットｎ（ｎｘ）の数を“５１２”とした場合について示している。
【００４３】
上記の図４からも明らかなように、ＤＡＣ１’を用いるようにした場合、カレントミラーの動作範囲によらず、電流量Ｉの変化量ΔＩを大きくできる。したがって、たとえば図７に示すように、一系統の電流（たとえば、Ｉｘ）のみを用いる場合よりも、遅延線２での遅延量の変化を格段に大きくできる。
【００４４】
因みに、電流Ｉｘの場合、約５．８ｎｓの遅延しか作れない。これに対し、電流量Ｉの場合、１５．６ｎｓの遅延を作ることが可能となった。このときの遅延素子の段数は“２８”である。これと同じ遅延（１５．６ｎｓ）を電流Ｉｘで作ろうとすると、遅延素子の段数は“７５（＝２８＊１５．６／５．８）”となる。
【００４５】
上記したように、デジタル信号のビットｎ（ｎｘ）により並列可変抵抗１１ｂの抵抗値を制御する。そして、抵抗Ｒ０に接続される抵抗ｒ０の数ｎの変化に対応して、変化量の異なる二系統の電流Ｉｘ，Ｉｘ／ｂを発生させる。また、発生させた電流Ｉｘ，Ｉｘ／ｂを、上記ビットｎ（ｎｘ）に応じて重み付けして足し合わせる。こうすることで、一系統の電流を用いる場合よりも、変化量ΔＩの大きい電流量Ｉが得られるようになる。これにより、本実施形態のＤＡＣ１’をアナログ型のＤＬＬに適用した場合には、遅延素子の数を増やしたりすることなしに、遅延量の変化を大きくできる。よって、同じ遅延量を得る場合には、逆に遅延素子の数を減少できる。そのため、レイアウト面積や消費電力の削減が可能となる。
【００４６】
しかも、電流量Ｉの変化量ΔＩを大きくした場合にも、高周波のクロック信号の同期を容易にとることが可能となる。したがって、同期させるクロック信号の周波数の範囲の拡大と大きな遅延量の確保とを両立できる。
【００４７】
（第２の実施形態）
図８は、本発明の第２の実施形態にかかる、アナログ型のＤＬＬに用いられるＤＡＣの（他の）構成例を示すものである。なお、ここでは、差動アンプを３つにした場合を示している。
【００４８】
図８において、ＤＡＣ１''は、たとえば、変換器としてのデジタル電圧変換器（Ｄｉｇｉｔａｌ  Ｖｏｌｔａｇｅ  Ｃｏｎｖｅｒｔｅｒ）１１、第１，第２，第３の増幅器である差動アンプ（Ｄｉｆｆｅｒｅｎｔｉａｌ  Ａｍｐｌｉｆｉｅｒ）１２Ａ，１２Ｂ，１２Ｃ、および、加算器としての電流合成回路（Ｃｕｒｒｅｎｔ  Ｍｉｘｅｒ）１３’を備えてなる。
【００４９】
上記デジタル電圧変換器１１は、定電流源１１ａと並列可変抵抗１１ｂとからなる。上記並列可変抵抗１１ｂは、第１の抵抗器としての抵抗Ｒ０、および、上記抵抗Ｒ０に並列に設けられた第２の抵抗器としての複数の抵抗ｒ０／ｎを有してなる（便宜上、図では複数の抵抗ｒ０を合成したかたち（ｒ０／ｎ）で示している）。すなわち、上記デジタル電圧変換器１１は、デジタル信号（ビットｎ（ｎｘ））（ただし、ｎｘ＝０，１，２，…，Ｎ）に応じて、上記並列可変抵抗１１ｂの抵抗値を制御する。つまり、上記抵抗Ｒ０に接続される抵抗ｒ０の数ｎを切り変える。こうすることによって、上記デジタル電圧変換器１１は、上記デジタル信号（ビットｎ（ｎｘ））に応じて、発生する電位Ｖｘを任意に変化させる。
【００５０】
Ｖｘ＝（Ｉ０）＊（Ｒ０＊ｒ０／ｎ）／（Ｒ０＋ｒ０／ｎ）
上記差動アンプ１２Ａは、カレントミラー型のオペアンプ１２ａと、第１のトランジスタであるＰＭＯＳトランジスタ（チャネル幅Ｗａ）１２ｂと、抵抗（第３の抵抗器）Ｒとを有してなる。上記デジタル電圧変換器１１からの電位Ｖｘは、上記オペアンプ１２ａの反転入力（−）端に供給される。上記ＰＭＯＳトランジスタ１２ｂのゲートは、上記オペアンプ１２ａの出力端に接続されている。上記ＰＭＯＳトランジスタ１２ｂのドレインは、上記オペアンプ１２ａの非反転入力（＋）端に接続されている。上記抵抗Ｒは、上記ＰＭＯＳトランジスタ１２ｂのドレインに接続されている。すなわち、上記差動アンプ１２Ａは、上記オペアンプ１２ａの反転入力端の電位Ｖｘと非反転入力端の電位Ｖｙａとが等しくなるように、上記抵抗Ｒに流れる電流（第１の電流）Ｉｘを制御する。
【００５１】
上記差動アンプ１２Ｂは、カレントミラー型のオペアンプ１２ａ’と、第１のトランジスタであるＰＭＯＳトランジスタ（チャネル幅Ｗａ）１２ｂ’と、抵抗（第３の抵抗器）ｂ＊Ｒとを有してなる。上記デジタル電圧変換器１１からの電位Ｖｘは、上記オペアンプ１２ａ’の反転入力（−）端に供給される。上記ＰＭＯＳトランジスタ１２ｂ’のゲートは、上記オペアンプ１２ａ’の出力端に接続されている。上記ＰＭＯＳトランジスタ１２ｂ’のドレインは、上記オペアンプ１２ａ’の非反転入力（＋）端に接続されている。上記抵抗ｂ＊Ｒは、上記ＰＭＯＳトランジスタ１２ｂ’のドレインに接続されている。上記抵抗ｂ＊Ｒの抵抗値は、上記抵抗Ｒのｂ倍（ｂ＞１）とされている。すなわち、上記差動アンプ１２Ｂは、上記オペアンプ１２ａ’の反転入力端の電位Ｖｘと非反転入力端の電位Ｖｙｂとが等しくなるように、上記抵抗ｂ＊Ｒに流れる電流（第２の電流）Ｉｘ／ｂを制御する。
【００５２】
上記差動アンプ１２Ｃは、カレントミラー型のオペアンプ１２ａ''と、第１のトランジスタであるＰＭＯＳトランジスタ（チャネル幅Ｗａ）１２ｂ''と、抵抗（第３の抵抗器）ｃ＊Ｒとを有してなる。上記デジタル電圧変換器１１からの電位Ｖｘは、上記オペアンプ１２ａ''の反転入力（−）端に供給される。上記ＰＭＯＳトランジスタ１２ｂ''のゲートは、上記オペアンプ１２ａ''の出力端に接続されている。上記ＰＭＯＳトランジスタ１２ｂ''のドレインは、上記オペアンプ１２ａ''の非反転入力（＋）端に接続されている。上記抵抗ｃ＊Ｒは、上記ＰＭＯＳトランジスタ１２ｂ''のドレインに接続されている。上記抵抗ｃ＊Ｒの抵抗値は、上記抵抗Ｒのｃ倍（ｃ＞ｂ＞１）とされている。すなわち、上記差動アンプ１２Ｃは、上記オペアンプ１２ａ''の反転入力端の電位Ｖｘと非反転入力端の電位Ｖｙｃとが等しくなるように、上記抵抗ｃ＊Ｒに流れる電流（第３の電流）Ｉｘ／ｃを制御する。
【００５３】
上記電流合成回路１３’は、上記差動アンプ１２Ａ，１２Ｂ，１２Ｃからの各電流Ｉｘ，Ｉｘ／ｂ，Ｉｘ／ｃを、上記デジタル信号（ビットｎ（ｎｘ））を用いて重み付けして足し合わせる。こうすることにより、上記電流合成回路１３’は、電流量Ｉに応じたアナログ信号ｎｏｕｔを生成する。
【００５４】
図９は、上記した電流合成回路１３’の、より具体的な回路構成例を示すものである。なお、ここでは、説明の簡略化のために、デジタル信号（ビットｎ（ｎｘ））（ただし、ｎｘ＝０，１，２，３，…，Ｎ）のビットｎ（Ｎ／２）のところで回路を区切った場合について説明する。
【００５５】
図に示すように、デジタル信号のビットｎ（０）に対応してゲート対ＴＧ（０）が、…、デジタル信号のビットｎ（Ｎ／２−１）に対応してゲート対ＴＧ（Ｎ／２−１）が、それぞれ設けられている。また、デジタル信号のビットｎ（Ｎ／２＋１）に対応してゲート対ＴＧ（Ｎ／２＋１）が、…、デジタル信号のビットｎ（Ｎ）に対応してゲート対ＴＧ（Ｎ）が、それぞれ設けられている。
【００５６】
上記ゲート対ＴＧ（０）〜ＴＧ（Ｎ／２−１）は、それぞれ、第１のトランスファーゲートＴＧａと第２のトランスファーゲートＴＧｂとを備えてなる。第１のトランスファーゲートＴＧａには、それぞれ、上記第１の電流Ｉｘに相当する、上記差動アンプ１２Ａのオペアンプ１２ａの出力ｐｃｏｎａが供給される。上記デジタル信号のビットｎ（０）〜ビットｎ（Ｎ／２−１）がＬｏｗレベルのときに、上記第１のトランスファーゲートＴＧａはそれぞれオンする。上記第２のトランスファーゲートＴＧｂには、それぞれ、上記第２の電流Ｉｘ／ｂに相当する、上記差動アンプ１２Ｂのオペアンプ１２ａ’の出力ｐｃｏｎｂが供給される。上記デジタル信号のビットｎ（０）〜ビットｎ（Ｎ／２−１）がＨｉｇｈレベルのときに、上記第２のトランスファーゲートＴＧｂはそれぞれオンする。なお、ｂｎ（０）〜ｂｎ（Ｎ／２−１）は、上記デジタル信号のビットｎ（０）〜ビットｎ（Ｎ／２−１）の反転信号である。
【００５７】
上記ゲート対ＴＧ（Ｎ／２＋１）〜ＴＧ（Ｎ）は、それぞれ、第３のトランスファーゲートＴＧｃと第４のトランスファーゲートＴＧｄとを備えてなる。上記第３のトランスファーゲートＴＧｃには、それぞれ、上記差動アンプ１２Ｂのオペアンプ１２ａ’の出力ｐｃｏｎｂが供給される。上記デジタル信号のビットｎ（Ｎ／２＋１）〜ビットｎ（Ｎ）がＬｏｗレベルのときに、上記第３のトランスファーゲートＴＧｃはそれぞれオンする。上記第４のトランスファーゲートＴＧｄには、それぞれ、上記差動アンプ１２Ｃのオペアンプ１２ａ''の出力ｐｃｏｎｃが供給される。上記デジタル信号のビットｎ（Ｎ／２＋１）〜ビットｎ（Ｎ）がＨｉｇｈレベルのときに、上記第４のトランスファーゲートＴＧｄはそれぞれオンする。なお、ｂｎ（Ｎ／２＋１）〜ｂｎ（Ｎ）は、上記デジタル信号のビットｎ（Ｎ／２＋１）〜ビットｎ（Ｎ）の反転信号である。
【００５８】
上記ゲート対ＴＧ（０）および上記ゲート対ＴＧ（Ｎ／２＋１）には、それぞれ、第５，第６のトランスファーゲート１３11が接続されている。上記各トランスファーゲート１３11は、第４のトランジスタであるＮＭＯＳトランジスタ１３12のゲートに共通に接続されている。…。上記ゲート対ＴＧ（Ｎ／２−１）および上記ゲート対ＴＧ（Ｎ）には、それぞれ、第５，第６のトランスファーゲート１３11が接続されている。上記各トランスファーゲート１３11は、第４のトランジスタであるＮＭＯＳトランジスタ１３12のゲートに共通に接続されている。
【００５９】
上記各ＮＭＯＳトランジスタ１３12は、チャネル幅が２＊Ｗｂ／Ｎとされている。そして、上記各ＮＭＯＳトランジスタ１３12のドレインは、上記ＮＭＯＳトランジスタ１３ｂに共通に接続されている。
【００６０】
本電流合成回路１３’の場合、たとえば、デジタル信号がビットｎ（０）〜ビットｎ（Ｎ／２−１）までの間は、上記ＮＭＯＳトランジスタ１３12のゲート電圧として、出力ｐｃｏｎａまたは出力ｐｃｏｎｂのどちらかが与えられる。このとき、デジタル信号のビットｎ（Ｎ／２＋１）〜ビットｎ（Ｎ）にそれぞれ対応するゲート対ＴＧ（Ｎ／２＋１）〜ＴＧ（Ｎ）では、上記ＮＭＯＳトランジスタ１３12のゲート電圧が出力ｐｃｏｎｂとなるように制御される。
【００６１】
また、たとえば、デジタル信号がビットｎ（Ｎ／２＋１）〜ビットｎ（Ｎ）までの間は、上記ＮＭＯＳトランジスタ１３12のゲート電圧として、出力ｐｃｏｎｂと出力ｐｃｏｎｃのどちらかが与えられる。このとき、デジタル信号のビットｎ（０）〜ビットｎ（Ｎ／２−１）にそれぞれ対応するゲート対ＴＧ（０）〜ＴＧ（Ｎ／２−１）では、上記ＮＭＯＳトランジスタ１３12のゲート電圧が出力ｐｃｏｎｂとなるように制御される。
【００６２】
このような構成において、電流Ｉｘ，Ｉｘ／ｂ，Ｉｘ／ｃを重み付けして足し合わせることによって得られる電流量Ｉは、
Ｉ＝（Ｉｘ＊Ｗｂ）／（２＊Ｗａ）［（１／ｂ）＋｛（Ｎ／２）−ｎ｝／（Ｎ／２）＋ｎ／（ｂ＊Ｎ／２）］  （ｎ＜Ｎ／２）
＝（Ｉｘ＊Ｗｂ）／（２＊Ｗａ）［（１／ｂ）＋（Ｎ−ｎ）／（ｂ＊Ｎ／２）＋｛ｎ−（Ｎ／２）｝／（ｃ＊Ｎ／２）］  （Ｎ／２≦ｎ＜Ｎ）
となる。
【００６３】
したがって、このような構成によっても、上述した第１の実施形態の場合とほぼ同様の効果が期待できる。すなわち、得られる電流量Ｉの変化量ΔＩを大きくできる。これにより、本実施形態のＤＡＣ１''をアナログ型のＤＬＬに適用した場合には、遅延素子の数を増やしたりすることなしに、遅延量の変化を大きくできる。
【００６４】
なお、上記第２の実施形態においては、電流合成回路１３’をデジタル信号のビットｎ（Ｎ／２）のところで区切った場合について説明した。これに限らず、区切るビットｎ（ｎｘ）は任意に選択できる。
【００６５】
また、差動アンプを３つにした場合を例に示したが、４つ以上にすることも可能である。
【００６６】
その他、本願発明は、上記（各）実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。さらに、上記（各）実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。たとえば、（各）実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題（の少なくとも１つ）が解決でき、発明の効果の欄で述べられている効果（の少なくとも１つ）が得られる場合には、その構成要件が削除された構成が発明として抽出され得る。
【００６７】
【発明の効果】
以上、詳述したようにこの発明によれば、変化量の大きな電流を容易に発生することが可能なデジタルアナログ変換回路およびそれを用いた同期回路を提供できる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態にかかる、アナログ型のＤＬＬに用いられるＤＡＣの構成例を示すブロック図。
【図２】同じく、図１に示したＤＡＣの一例を示す回路構成図。
【図３】同じく、図２に示したＤＡＣにおける電流合成回路のより具体的な構成例を示す回路図。
【図４】同じく、上記した構成のＤＡＣにおける、デジタル信号と電流量との関係を説明するために示す特性図。
【図５】同じく、図３に示した電流合成回路の他の構成例を示す回路図。
【図６】同じく、図３に示した電流合成回路のさらに別の構成例を示す回路図。
【図７】同じく、上記した構成のＤＡＣを用いてアナログ型のＤＬＬを構築した場合における、デジタル信号と遅延量との関係を説明するために示す特性図。
【図８】本発明の第２の実施形態にかかる、アナログ型のＤＬＬに用いられるＤＡＣの（他の）構成例を示す回路ブロック図。
【図９】同じく、図８に示したＤＡＣにおける電流合成回路のより具体的な構成例を示す回路図。
【図１０】電流制御遅延素子（Ｄｅｌａｙ  Ｕｎｉｔ）を用いたアナログ型のＤＬＬの構成例を示すブロック図。
【図１１】従来技術とその問題点を説明するために示す、ＤＡＣの回路構成図。
【符号の説明】
１’，１''…ＤＡＣ
１１…デジタル電圧変換器
１１ａ…定電流源
１１ｂ…並列可変抵抗
１２Ａ，１２Ｂ，１２Ｃ…差動アンプ
１２ａ…カレントミラー型のオペアンプ
１２ｂ…ＰＭＯＳトランジスタ
１３，１３’…電流合成回路
１３ａ…ＰＭＯＳトランジスタ
１３ｂ…ＮＭＯＳトランジスタ
１３1 …ＰＭＯＳトランジスタ
１３11…トランスファーゲート
１３12…ＮＭＯＳトランジスタ
Ｒ０，ｒ０…抵抗
Ｒ…抵抗
Ｉｘ…電流
ｂ＊Ｒ…抵抗
Ｉｘ／ｂ…電流
ｃ＊Ｒ…抵抗
Ｉｘ／ｃ…電流
Ｉａ…電流
Ｉｂ…電流
Ｉ…電流量
ΔＩ…変化量
ｎｏｕｔ…アナログ信号
ＴＧ（０）〜ＴＧ（Ｎ）…ゲート対
ＴＧａ…第１のトランスファーゲート
ＴＧｂ…第２のトランスファーゲート
ＴＧｃ…第３のトランスファーゲート
ＴＧｄ…第４のトランスファーゲート
ｎｘ…ビットｎ
【図１】
0003756808.tif 000004
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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