(57)【特許請求の範囲】
【請求項１】
映像信号の垂直ブランキング期間内における所定の水平期間内に挿入され、ペデスタルレベルを下回る期間を有する非標準パルスを除去する信号処理回路であって、
上記映像信号から抽出された同期信号における水平同期パルスの開始位置のエッジを入力トリガとして水平同期期間よりも短いとされる所定期間にわたってパルス信号を出力するようにして、ノンリトリガブル動作を行う非標準パルスキャンセル用単安定マルチバイブレータと、
上記非標準パルスキャンセル用単安定マルチバイブレータから出力されるパルス信号に対して波形整形を行うことで、水平同期パルス区間を含む所定幅のパルス信号を出力するように波形整形を行う波形整形手段と、
少なくとも上記波形整形手段の出力に基づいて上記同期信号に対するゲート処理を行うゲート手段と
を備え、
上記ゲート手段は、スイッチと基準電圧を印加する電圧印加手段とを有し、上記スイッチは、上記波形整形手段からの出力に基づき上記所定幅のパルス信号が得られるとされる期間においては上記同期信号を選択し、上記所定幅のパルス信号が得られないとされる期間においては上記電圧印加手段により印加される基準電圧を選択することにより上記ゲート処理を行うように構成されているとともに、上記基準電圧を、上記ペデスタルレベルとすること
を特徴とする信号処理回路。
【請求項２】
上記非標準パルスキャンセル用単安定マルチバイブレータは、
水平同期期間よりも短いとされる所定のパルス信号出力期間が設定されたリトリガブル単安定マルチバイブレータと、
上記リトリガブル単安定マルチバイブレータからパルス信号が出力されている期間内においては、上記リトリガブル単安定マルチバイブレータのトリガとなる信号をミュートするミュート手段と、
を備えて形成されることを特徴とする請求項１に記載の信号処理回路。
【請求項３】
上記波形整形手段は、
上記非標準パルスキャンセル用単安定マルチバイブレータから出力されるパルス信号のパルス開始位置又は終了位置を入力トリガとした単安定マルチバイブレータを備えて形成されることを特徴とする請求項１に記載の信号処理回路。
【請求項４】
上記波形整形手段を形成する単安定マルチバイブレータは、  上記波形整形手段から出力されるべき上記所定幅のパルス信号が得られるための信号出力期間が設定されたリトリガブル単安定マルチバイブレータと、
上記リトリガブル単安定マルチバイブレータからパルス信号が出力されている期間内においては、上記リトリガブル単安定マルチバイブレータの入力トリガとなる信号をミュートするミュート手段と、
を備えて形成されることを特徴とする請求項３に記載の信号処理回路。
【請求項５】
上記同期信号から抽出した垂直同期信号に基づいて垂直ブランキングパルスを生成することのできる垂直ブランキングパルス生成手段が設けられると共に、
上記ゲート手段は、上記所定幅のパルス信号と上記垂直ブランキングパルス生成手段から出力される垂直ブランキングパルスとがともに得られるとされる期間または上記垂直ブランキングパルスが得られないとされる期間においては、上記同期信号を選択し、垂直ブランキングパルスが得られるとされる期間であって、上記所定幅のパルス信号が得られない期間においては、上記基準電圧を選択することにより上記ゲート処理を行うように構成されていることを特徴とする請求項１に記載の信号処理回路。
【請求項６】
上記垂直ブランキングパルス生成手段は、
上記垂直同期信号における垂直同期パルスの開始位置を入力トリガとした単安定マルチバイブレータを備えて形成されることを特徴とする請求項５に記載の信号処理回路。
【請求項７】
上記垂直ブランキングパルス生成手段を形成する単安定マルチバイブレータは、
垂直ブランキング期間に対応する所定の信号出力期間が設定されたリトリガブル単安定マルチバイブレータと、
上記リトリガブル単安定マルチバイブレータからパルス信号が出力されている期間内においては、上記リトリガブル単安定マルチバイブレータの入力トリガとなる信号をミュートするミュート手段と、
を備えて形成されることを特徴とする請求項６に記載の信号処理回路。
【請求項８】
映像信号の垂直ブランキング期間内における所定の水平期間内に挿入され、ペデスタルレベルを下回る期間を有する非標準パルスを除去する信号処理回路であって、
上記映像信号から水平同期信号成分及び垂直同期信号成分よりなる複合同期信号を抽出する複合同期信号分離手段と、
上記複合同期信号分離手段にて得られた複合同期信号における水平同期パルスの開始位置のエッジを入力トリガとして水平同期期間よりも短いとされる所定期間にわたってパルス信号を出力するようにして、ノンリトリガブル動作を行う非標準パルスキャンセル用単安定マルチバイブレータと、
上記非標準パルスキャンセル用単安定マルチバイブレータから出力されるパルス信号に対して波形整形を行うことで、水平同期パルス区間を含む所定幅のパルス信号を出力するように波形整形を行う波形整形手段と、
上記複合同期信号から抽出した垂直同期信号に基づいて垂直ブランキングパルスを生成することのできる垂直ブランキングパルス生成手段と、
上記波形整形手段から出力されるパルス信号と、垂直ブランキングパルス生成手段から出力される垂直ブランキングパルスとに基づいて上記映像信号に対するゲート処理を行うゲート手段と
を備え、
上記ゲート手段は、スイッチと基準電圧を印加する電圧印加手段とを有し、上記スイッチは、上記波形整形手段からの出力に基づき上記所定幅のパルス信号が得られるとされる期間においては上記映像信号を選択し、上記所定幅のパルス信号が得られないとされる期間においては上記電圧印加手段により印加される基準電圧を選択することにより上記ゲート処理を行うように構成されているとともに、上記基準電圧を、上記ペデスタルレベルとすること
を特徴とする信号処理回路。
【請求項９】
上記非標準パルスキャンセル用単安定マルチバイブレータは、
水平同期期間よりも短いとされる所定の信号出力期間が設定されたリトリガブル単安定マルチバイブレータと、
上記リトリガブル単安定マルチバイブレータからパルス信号が出力されている期間内においては、上記リトリガブル単安定マルチバイブレータのトリガとなる信号をミュートするミュート手段と、
を備えて形成されることを特徴とする請求項８に記載の信号処理回路。
【請求項１０】
上記波形整形手段は、
上記非標準パルスキャンセル用単安定マルチバイブレータから出力されるパルス信号のパルス開始位置又は終了位置を入力トリガとした単安定マルチバイブレータを備えて形成されることを特徴とする請求項８に記載の信号処理回路。
【請求項１１】
上記波形整形手段を形成する単安定マルチバイブレータは、
上記波形整形手段から出力されるべき上記所定幅のパルス信号が得られるための信号出力期間が設定されたリトリガブル単安定マルチバイブレータと、
上記リトリガブル単安定マルチバイブレータからパルス信号が出力されている期間内においては、上記リトリガブル単安定マルチバイブレータの入力トリガとなる信号をミュートするミュート手段と、
を備えて形成されることを特徴とする請求項１０に記載の信号処理回路。
【請求項１２】
上記垂直ブランキングパルス生成手段は、
上記垂直同期信号における垂直同期パルスの開始位置を入力トリガとした単安定マルチバイブレータを備えて形成されることを特徴とする請求項８に記載の信号処理回路。
【請求項１３】
上記垂直ブランキングパルス生成手段を形成する単安定マルチバイブレータは、
垂直ブランキング期間に対応する所定の信号出力期間が設定されたリトリガブル単安定マルチバイブレータと、
上記リトリガブル単安定マルチバイブレータからパルス信号が出力されている期間内においては、上記リトリガブル単安定マルチバイブレータの入力トリガとなる信号をミュートするミュート手段と、
を備えて形成されることを特徴とする請求項１２に記載の信号処理回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、例えば映像信号の水平同期期間内に存在する非標準パルスを除去するための信号処理回路に関するものである。
【０００２】
【従来の技術】
映像信号の水平同期期間内には、例えばペデスタルレベル以下に突出するような非標準パルスが挿入されている場合がある。
このような非標準パルスとしては、垂直同期期間内の等化パルスのほかに、映像信号の記録を防止するためのコピーガード信号なども含まれる。例えば、デジタル衛星放送システム等においては諸事情により、視聴者側による放送番組の録画を防止する必要がある場合があって、このような番組の映像信号に対してコピーガード信号を挿入することが予定されている。
【０００３】
上記コピーガード信号は、例えば図９（ａ）に示すように垂直ブランキング期間内における所定の水平期間内に挿入され、この図では、第１２ラインから第１９ラインに対してコピーガード信号Ｓ・ＣＰＧが挿入されている。このコピーガード信号Ｓ・ＣＰＧは、１Ｈ（１ライン）の区間内では図９（ｂ）に示すように、輝度信号の位置に対して映像信号レベルを越えるか、あるいはペデスタルレベルに相当する範囲で変化するＡＧＣパルスｐｌｓを挿入するようにしている。
なお、等化パルスは、図９（ａ）に示す第１ライン〜第９ラインのうち、第１〜第３ラインと、第７〜第９ラインに対して挿入されている。
【０００４】
上記図９のようにしてコピーガード信号Ｓ・ＣＰＧが挿入された映像信号を、例えばＶＴＲ(Video Tape Recorder) などの記録／再生装置に入力した場合には、コピーガード信号Ｓ・ＣＰＧによって記録／再生装置におけるＡＧＣ(Automatic Gain Contorol) 回路が誤動作を起こすことになり、適正な映像信号が得られないことになるが、これにより不正な映像の録画を防止するようにしている。
【０００５】
ところで、デジタル信号処理回路を備えて構成されるようなモニタ装置においては、水平同期信号に基づいてクロックを生成して所要の映像信号処理を行うことが行われる。このために、例えば映像信号から水平同期信号成分を抜き出す必要があるが、この際、水平同期信号を利用した映像信号処理の確実な動作を確保するため、上記コピーガード信号Ｓ・ＣＰＧや等化パルスなどの非標準パルスを除去して、確実に水平同期信号成分のみを抽出する必要がある。
【０００６】
図７の回路図は、非標準パルスを除去して水平同期信号を抽出するための回路部位の構成例を示している。
この図においては、ＰＬＬ(Phase Locked Loop) 回路２０とＰＬＬ回路１０の２段のＰＬＬ回路が示されている。
【０００７】
ＰＬＬ回路２０は、映像信号から抽出された複合同期信号Ｓｙｎｃを入力して、非標準パルスの除去された水平同期信号Ｈ・Ｓｙｎｃを抽出する回路部とされる。ここで、複合同期信号Ｓｙｎｃとは水平同期信号と垂直同期信号が合成されている同期信号をいう。
このＰＬＬ回路２０の位相比較器２１では、入力された複合同期信号ＳｙｎｃとＶＣＯ(Voltage Controlled Oscillator) ２３を分周器２４に分周した分周周波数信号を入力して位相比較を行う。位相比較器２１から出力された位相誤差信号はローパスフィルタ２２により帯域制限された後に、発振制御信号としてＶＣＯ２３に入力される。ＶＣＯ２３では、発振制御信号に応じて可変された発振周波数を発生して分周器２４に出力する。分周器２４はＶＣＯ２３の発振周波数を所定の分周比によって分周する。この場合、分周器２４から出力される周波数信号は、水平同期信号の周波数に対応しているものとされて、後述するスイッチＳＷの切換え制御を行うためのゲート信号ＳＧとして利用されると共に位相比較器２１に対して分岐して入力される。
【０００８】
スイッチＳＷは、上記ゲート信号ＳＧがＨの期間には端子Ｔ１が端子Ｔ２に対して接続され、Ｌの期間には端子Ｔ１が端子Ｔ３に対して接続されるように切換えが行われる。端子Ｔ１には複合同期信号Ｓｙｎｃが入力され、端子Ｔ１には電源ラインＶｃｃが接続されている。端子Ｔ１は後段のＰＬＬ回路１０の位相比較器１１の入力と接続されている。
なお、ＰＬＬ回路１０の動作については後述する。
【０００９】
図８は、ＰＬＬ回路２０の動作を示すタイミングチャートである。
例えば、図８（ａ）に示すようにして非標準パルスｎｓｔが水平同期期間内に存在する複合同期信号Ｓｙｎｃが位相比較器２１に入力されているとする。ＰＬＬ回路２０がロックしている状態では、ＶＣＯ２３の分周周波数であるゲート信号ＳＧとしては、例えば図８（ｂ）に示すように水平同期パルスｐｌｓに同期したタイミングで所定期間Ｈレベルとなるパルスが現れる波形を得ることができる。ここでは、ゲート信号ＳＧには位相のジッターが発生しておらず、例えば、Ｌレベルとされている期間ａが安定して得られているものとする。
スイッチＳＷにおいては、上記図８（ｂ）に示すゲート信号ＳＧがＨレベルの期間だけ、端子Ｔ１と端子Ｔ２が接続されて複合同期信号Ｓｙｎｃを通過させることになるが、これによりスイッチＳＷの端子Ｔ１から出力される信号は、図８（ｃ）に示すようになる。つまり、複合同期信号Ｓｙｎｃから非標準パルスｎｓｔが除去され、水平同期パルスＨ・ｐｌｓ成分のみが抜き出された水平同期信号Ｈ・Ｓｙｎｃが得られることになる。
【００１０】
このようにして得られた水平同期信号Ｈ・Ｓｙｎｃは、例えば次段のＰＬＬ回路１０の位相比較器１１に入力される。ＰＬＬ回路１０は、位相比較器１１のほかに、ローパスフィルタ１２、ＶＣＯ１３、及び分周器１４を備えて構成さており、この場合には、位相比較器１１に入力された水平同期信号Ｈ・Ｓｙｎｃを利用して、水平同期信号Ｈ・Ｓｙｎｃを２倍に逓倍した周波数信号を出力信号Ｓｏｕｔとして出力し、例えばクロック等として所要の機能回路部に供給する。
【００１１】
【発明が解決しようとする課題】
ところで、上記図７に示した回路において、例えばＰＬＬ回路２０の精度等によっては、ノイズ等の外乱の影響によってＶＣＯ２３の発振周波数の位相位置についてジッターが発生する場合があるが、このようなジッターはゲート信号ＳＧの位相の乱れとして現れる。
ここで、図８（ｄ）に示すようにしてゲート信号ＳＧの位相が乱れたとする。つまり、図８（ｄ）において、Ｌレベルとされている期間ｂ，ｃについて、ｂ≠ｃとなったような場合である。このように位相が乱れたゲート信号ＳＧによりスイッチＳＷの切換え制御が行われた場合、端子Ｔ１を介して得られる水平同期信号Ｈ・Ｓｙｎｃとしては、図８（ｅ）に示すようにその水平同期パルスＨ・ｐｌｓの幅が削られてしまうような現象が発生することになる。また、図８（ｅ）には示していないが、ＰＬＬ回路１０の動作が著しく不安定になって、ゲート信号Ｓａの位相ずれが極端となったような時には、水平同期信号Ｈ・Ｓｙｎｃの水平同期パルスＨ・ｐｌｓが全く得られないような状態が発生する可能性も生じる。
【００１２】
例えば、上記図８（ｅ）に示したような水平同期パルスＨ・ｐｌｓパルスの幅にばらつきのある水平同期信号Ｈ・Ｓｙｎｃが次段のＰＬＬ回路１０に入力された場合、ＰＬＬ回路１０ではこれを位相誤差としてとらえて動作することになるため、ＰＬＬ回路２０ではそれだけ適正にロックした状態を保つことが難しくなる。このように、ＰＬＬ回路が複数段設けられる場合、初段のＰＬＬ回路の性能が多段ＰＬＬ回路全体の性能に大きく影響を与えるため、図８に示すような回路構成の場合には、ＰＬＬ回路１０に入力されるべき水平同期信号Ｈ・Ｓｙｎｃとして、水平同期パルスＨ・ｐｌｓの幅が安定した信号が安定して得られるようにすることが要求される。
【００１３】
【課題を解決するための手段】
そこで本発明は上記した課題を解決するため、最終的には非標準パルスが除去された安定した水平同期信号が得られるようにして、後段のＰＬＬ回路等の安定動作が図られるようにすることを目的とする。また、上記目的ができるだけ低コストで実現されるようにすると共に、弱電強度による映像信号に対応して良好な画像が維持されるようにすることも目的としている。
【００１４】
このため、映像信号の垂直ブランキング期間内における所定の水平期間内に挿入され、ペデスタルレベルを下回る期間を有する非標準パルスを除去する信号処理回路であって、第１には、映像信号から抽出された同期信号における水平同期パルスの開始位置のエッジを入力トリガとして水平同期期間よりも短いとされる所定期間にわたってパルス信号を出力するようにして、ノンリトリガブル動作を行う非標準パルスキャンセル用単安定マルチバイブレータと、上記非標準パルスキャンセル用単安定マルチバイブレータから出力されるパルス信号に対して波形整形を行うことで、水平同期パルス区間を含む所定幅のパルス信号を出力するように波形整形を行う波形整形手段と、少なくとも上記波形整形手段の出力に基づいて上記同期信号に対するゲート処理を行うゲート手段とを備え、上記ゲート手段は、スイッチと基準電圧を印加する電圧印加手段とを有し、上記スイッチは、上記波形整形手段からの出力に基づき上記所定幅のパルス信号が得られるとされる期間においては上記同期信号を選択し、上記所定幅のパルス信号が得られないとされる期間においては上記電圧印加手段により印加される基準電圧を選択することにより上記ゲート処理を行うとともに、上記基準電圧を、上記ペデスタルレベルとするように信号処理回路を構成することとした。
【００１５】
また、第２には、映像信号から水平同期信号成分及び垂直同期信号成分よりなる複合同期信号を抽出する複合同期信号分離手段と、上記複合同期信号分離手段にて得られた複合同期信号における水平同期パルスの開始位置のエッジを入力トリガとして水平同期期間よりも短いとされる所定期間にわたってパルス信号を出力するようにして、ノンリトリガブル動作を行う非標準パルスキャンセル用単安定マルチバイブレータと、上記非標準パルスキャンセル用単安定マルチバイブレータから出力されるパルス信号に対して波形整形を行うことで、水平同期パルス区間を含む所定幅のパルス信号を出力するように波形整形を行う波形整形手段と、上記複合同期信号から抽出した垂直同期信号に基づいて垂直ブランキングパルスを生成することのできる垂直ブランキングパルス生成手段と、上記波形整形手段から出力されるパルス信号と、垂直ブランキングパルス生成手段から出力される垂直ブランキングパルスとに基づいて上記映像信号に対するゲート処理を行うゲート手段とを備え、上記ゲート手段は、スイッチと基準電圧を印加する電圧印加手段とを有し、上記スイッチは、上記波形整形手段からの出力に基づき上記所定幅のパルス信号が得られるとされる期間においては上記映像信号を選択し、上記所定幅のパルス信号が得られないとされる期間においては上記電圧印加手段により印加される基準電圧を選択することにより上記ゲート処理を行うとともに、上記基準電圧を、上記ペデスタルレベルとするように構成することとした。
【００１６】
そして、上記第１及び第２の構成の下で、上記非標準パルスキャンセル用単安定マルチバイブレータは、水平同期期間よりも短いとされる所定の信号出力期間が設定されたリトリガブル単安定マルチバイブレータと、リトリガブル単安定マルチバイブレータからパルス信号が出力されている期間内においては、リトリガブル単安定マルチバイブレータのトリガとなる信号をミュートするミュート手段とを備えて形成することとした。
【００１７】
また、上記波形整形手段は、非標準パルスキャンセル用単安定マルチバイブレータから出力されるパルス信号のパルス開始位置又は終了位置を入力トリガとした単安定マルチバイブレータを備えて形成することとした。
そして、この波形整形手段を形成する単安定マルチバイブレータとしては、上記所定幅のパルス信号が得られるための信号出力期間が設定されたリトリガブル単安定マルチバイブレータと、このリトリガブル単安定マルチバイブレータからパルス信号が出力されている期間内においては、上記リトリガブル単安定マルチバイブレータの入力トリガとなる信号をミュートするミュート手段とを備えて形成することとした。
【００１８】
また、前者（第１）としての信号処理回路の基本的構成に対しては、上記同期信号から抽出した垂直同期信号に基づいて垂直ブランキングパルスを生成することのできる垂直ブランキングパルス生成手段が設けられると共に、上記ゲート手段は、上記所定幅のパルス信号と上記垂直ブランキングパルス生成手段から出力される垂直ブランキングパルスとがともに得られるとされる期間または上記垂直ブランキングパルスが得られないとされる期間においては、上記同期信号を選択し、垂直ブランキングパルスが得られるとされる期間であって、上記所定幅のパルス信号が得られない期間においては、上記基準電圧を選択することにより上記ゲート処理を行うように構成することとした。
【００１９】
更に、上記した第１及び第２の信号処理回路に備えられる垂直ブランキングパルス生成手段としては、垂直同期信号における垂直同期パルスの開始位置を入力トリガとした単安定マルチバイブレータを備えて形成することとし、更に、この垂直ブランキングパルス生成手段を形成する単安定マルチバイブレータとしては、垂直ブランキング期間に対応する所定の信号出力期間が設定されたリトリガブル単安定マルチバイブレータと、リトリガブル単安定マルチバイブレータからパルス信号が出力されている期間内においては、リトリガブル単安定マルチバイブレータの入力トリガとなる信号をミュートするミュート手段とを備えて形成することとした。
【００２０】
上記構成によれば、ノンリトリガブルとして動作する非標準パルスキャンセル用単安定マルチバイブレータの出力信号として、水平同期期間ごとに安定的パルス幅を有するパルス信号が得られる。そして、この非標準パルスキャンセル用単安定マルチバイブレータ手段の出力信号を利用して水平同期パルスのタイミングに応じて同期信号、或いは映像信号にゲートをかけるようにすれば、非標準パルスが除去されたうえで、安定的なパルス幅の水平同期信号、或いは安定的なパルス幅の水平同期パルスが挿入された映像信号が得られる。
そして、上記のようにして非標準パルスが除去された水平同期信号、或いは、非標準パルスが除去された映像信号から水平同期信号成分を分離して、例えばＰＬＬ回路に供給して、水平同期信号に同期した周波数信号（クロック等）を生成する場合、ＰＬＬ回路に入力される水平同期信号成分としては、その波形（パルス幅）が安定したものであるため、このＰＬＬ回路の動作として高性能を維持できることになる。
この際、水平同期パルスのタイミングに応じたゲート信号として、水平同期区間がそのパルス出力期間内に位置するようにされたパルス信号が波形整形手段から出力されるようにすることで、ゲート処理時においては、水平同期パルスの全区間を通過させるように動作させることが可能となる。
【００２１】
また、非標準パルスキャンセル用単安定マルチバイブレータについて、リトリガブル単安定マルチバイブレータに対してそのパルス信号の出力期間は入力信号をミュートするミュート回路を設ける構成とすることで、ノンリトリガブルとして動作する単安定マルチバイブレータを安価に得ることが可能になる。
【００２２】
同様に、波形整形手段、或いは垂直ブランキングパルス生成手段について、それぞれ単安定マルチバイブレータにより形成することとし、そのうえで、垂直ブランキングパルス生成手段を形成する単安定マルチバイブレータとして、リトリガブル単安定マルチバイブレータに対してそのパルス信号の出力期間は入力信号をミュートするミュート回路を設けることにより、ノンリトリガブルとして動作する単安定マルチバイブレータを得ることが可能とされる。
【００２３】
また、同期信号に対してゲート処理を行って非標準パルスを除去する構成の下では、垂直ブランキング信号に基づいてゲート処理を行うことで、垂直ブランキング期間においてのみ非標準パルスが除去され、垂直ブランキング期間以外の期間では非標準パルスが除去されないようにした同期信号を得ることができる。
【００２４】
【発明の実施の形態】
以降、本発明の信号処理回路について説明する。本実施の形態の信号処理回路が備えられるモニタ装置としては特に限定しないが、ここでは、先に本出願人により提案されているプラズマアドレス型液晶表示装置に適用されるものとする。なお、ここでは、説明の便宜上、プラズマアドレス型液晶表示装置の構成等の図示及び説明については省略し、本実施の形態の信号処理回路についての説明を行うこととする。
また、以降の説明は次の順序で行う。
１．第１の実施の形態
１−１．信号処理回路の全体構成
１−２．ゲート処理回路の構成
１−３．ノンリトリガブル単安定マルチバイブレータの構成
１−４．ゲート処理動作
２．第２の実施の形態
２−１．信号処理回路の全体構成
２−２．ゲート処理動作
【００２５】
１．第１の実施の形態
１−１．信号処理回路の全体構成
図１は、第１の実施の形態としての信号処理回路の構成例を示している。この図に示す信号処理回路は、主として、ゲート処理回路１、ＰＬＬ回路１０及びスイッチＳＷ１を備えて構成される。
【００２６】
この第１の実施の形態としての信号処理回路に対しては、例えば映像信号から抽出分離された複合同期信号Ｓｙｎｃが入力される。ここでいう複合同期信号とは、水平同期信号成分と及び垂直同期信号成分とから成る同期信号とされる。
この複合同期信号Ｓｙｎｃは、ゲート処理回路１及びスイッチＳＷ１の端子Ｔ２に対して分岐して供給される。
【００２７】
ゲート処理回路１は、入力された複合同期信号Ｓｙｎｃに基づいて、後述するようにしてゲート信号ＳＧを生成して出力することで、後述するようにしてスイッチＳＷ１の切換え制御を行う。
【００２８】
スイッチＳＷ１は端子Ｔ１，Ｔ２，Ｔ３を備えており、上記ゲート信号ＳＧにより端子Ｔ１が端子Ｔ２、又は端子Ｔ３の何れか一方に対して択一的に接続されるようにして切換えが行われる。
この場合、端子Ｔ２には複合同期信号Ｓｙｎｃが供給され、端子Ｔ３には抵抗Ｒにより電源ラインＶｃｃを分圧して得られる所定値の電圧が供給される。ここで、端子Ｔ３に対して供給される電圧としては、例えば、水平同期信号のＨレベルに相当する電圧値が設定されているものとする。
端子Ｔ１の出力である信号Ｓｏｕｔ１は、後述するＰＬＬ回路１０内の位相比較器１１の入力に供給される。また、この信号Ｓｏｕｔ１は、所要の機能回路部が利用すべき信号として、当該信号処理回路から分岐して出力させることもできるものとされる。なお、信号Ｓｏｕｔ１は後述する本実施の形態としてのゲート処理動作によって、複合同期信号Ｓｙｎｃから、少なくとも、垂直ブランキング期間内における非標準パルスが除去された信号とされる。
【００２９】
ＰＬＬ回路１０は、位相比較器１１のほか、ローパスフィルタ１２、ＶＣＯ１３、及び分周器１４を備えて構成されている。このＰＬＬ回路１０は、位相比較器１１に入力された同期信号（複合同期信号Ｓｙｎｃ又は水平同期信号Ｈ・ｓｙｎｃを利用して、例えば、水平同期信号を２倍に逓倍した周波数信号を信号Ｓｏｕｔ２として出力する。
【００３０】
例えば、プラズマアドレス型液晶表示装置の場合には、上記出力信号Ｓｏｕｔ１，Ｓｏｕｔ２を、ライン走査の制御クロックをはじめ、所要の信号処理のクロックとして用いるようにされる。また、例えば図示しないＰＬＬ回路１０より更に後段のＰＬＬ回路等によって上記出力信号Ｓｏｕｔ２を更に分周した周波数信号を生成して、画素駆動等のクロックとして利用することも行われる。
【００３１】
ここで、図１に示す本実施の形態の信号処理回路と、先に従来例として示した図７の信号処理回路とを比較した場合、本実施の形態の信号処理回路は、図７におけるＰＬＬ回路２０がゲート処理回路１に置き換わったものとみることができる。
【００３２】
１−２．ゲート処理回路の構成
図２は、上記ゲート信号処理回路１の内部構成例を示すブロック図である。本実施の形態のゲート信号処理回路１は、ノンリトリガブルにより動作する非標準パルスキャンセル用の単安定マルチバイブレータ２、波形整形回路３、ＡＮＤゲート４、同期分離回路５、垂直ブランキング信号生成回路６、ＯＲゲート４ａ，及びインバータＩＮＶにより形成される。
【００３３】
単安定マルチバイブレータ２は、複合同期信号Ｓｙｎｃを入力してそのノンリトリガブル動作により、後述するようにして信号Ｓ１を出力する。
波形整形回路３は上記信号Ｓ１について波形整形を行うことで、非標準パルスの除去された信号Ｓ２を出力してＡＮＤゲート４に対して分岐して入力する。
【００３４】
同期分離回路５は、複合同期信号Ｓｙｎｃを入力して垂直同期信号Ｖ・Ｓｙｎｃを抽出して垂直ブランキング信号生成回路６に出力する。垂直ブランキング信号生成回路６では、入力された垂直同期信号Ｖ・Ｓｙｎｃから、例えば垂直ブランキング期間にのみＨレベルとなる垂直ブランキング信号Ｖ・ＢＬＫを生成して出力する。この垂直ブランキング信号Ｖ・ＢＬＫはＡＮＤゲート４及びインバータＩＮＶに入力される。
ＡＮＤゲート４は、信号Ｓ２と垂直ブランキング信号Ｖ・ＢＬＫの論理積をＯＲゲート４ａに出力する。ＯＲゲート４ａは、ＡＮＤゲート４の出力とインバータＩＮＶの論理和の結果をスイッチＳＷ１に対するゲート信号ＳＧとして出力する。
本実施の形態おいてスイッチＳＷ１は、ゲート信号ＳＧ  がＨレベルの時には端子Ｔ１が端子Ｔ２に接続され、Ｌレベルの時には端子Ｔ１が端子Ｔ３に接続されるように切換えが行われるものとする。
【００３５】
１−３．ノンリトリガブル・モノマルチバイブレータの構成
ところで、単安定マルチバイブレータは、入力されたパルスをトリガとして、予め設定された所定幅のパルスを出力する回路であるが、この単安定マルチバイブレータにはリトリガブルとノンリトリガブルの２種類が存在する。リトリガブル単安定マルチバイブレータは、上記所定幅のパルスが出力されている期間に、トリガ入力があったときにはこれに応答してパルス出力をリスタートさせる動作を行い、ノンリトリガブル単安定マルチバイブレータは、パルスが出力されている期間にトリガ入力があっても、パルス出力が終了するまでトリガ入力は無効とする動作を行う。
【００３６】
そして、上記図２に示した本実施の形態のノンリトリガブルの単安定マルチバイブレータ２は、例えば図３に示すようにしてリトリガブル単安定マルチバイブレータを利用して構成することができる。
【００３７】
この図においては、リトリガブル単安定マルチバイブレータ７が示されている。このリトリガブル単安定マルチバイブレータ７の反転トリガ入力には抵抗Ｒ２を介して複合同期信号Ｓｙｎｃが入力されている。また、非反転出力は後段の波形整形回路３に出力されると共に、分岐して抵抗Ｒ４を介してトランジスタＴｒ１のベースに接続されている。
【００３８】
トランジスタＴｒ１のコレクタはリトリガブル単安定マルチバイブレータ７の反転トリガ入力と接続され、エミッタはアースに接地されている。ベースは抵抗Ｒ４を介して上記非反転出力と接続されると共に、抵抗Ｒ３を介して接地されている。
また、トリガ入力に対する出力パルスとしては、外付抵抗Ｒ１及び外付コンデンサＣ１により後述する所要のパルス幅が設定されることになる。
【００３９】
上記のように構成されるノンリトリガブルの単安定マルチバイブレータ２では、リトリガブル単安定マルチバイブレータ７からパルスが出力されている期間においてのみ、トランジスタＴｒ１のコレクタ−エミッタ間が導通してリトリガブル単安定マルチバイブレータ７のトリガ入力はアース電位となる。
このため、パルス出力期間におけるリトリガブル単安定マルチバイブレータ７のトリガ入力はミュートされて無効となり、リトリガブル単安定マルチバイブレータ７のパルス出力はリセットされないことになる。つまり、ノンリトリガブルの動作を行うことになる。
【００４０】
現状としてリトリガブル単安定マルチバイブレータが非常に安価で入手も容易であるのに対して、単体のノンリトリガブル単安定マルチバイブレータは相当に高価で入手も困難になってきている。そこで、上記図３に示すようにしてリトリガブル単安定マルチバイブレータを利用してノンリトリガブル単安定マルチバイブレータを構成することで、コストを大幅に削減することが可能になる。
【００４１】
そして、本実施の形態においては、図２に示した波形整形回路３及び，垂直ブランキング信号生成回路６についても単安定マルチバイブレータにより構成することができ、この場合も、上記図３による説明に準ずるようにしてリトリガブル単安定マルチバイブレータに対して入力信号をミュートするためのトランジスタを備えた構成によるノンリトリガブル単安定マルチバイブレータを採用することができる。
【００４２】
１−４．ゲート処理動作
続いて、第１の実施の形態の信号処理回路としてのゲート処理動作を、図４を参照して説明する。ここでいうゲート処理とは、ゲート信号ＳＧによりスイッチＳＷ１の端子切り換えタイミングを制御することで、複合同期信号Ｓｙｎｃから垂直ブランキング期間内における非標準パルスが除去された信号Ｓｏｕｔ１を得るための処理である。
【００４３】
図４は、図２に示す構成によるゲート処理回路１の動作と、これに伴うスイッチＳＷ１の切り換え動作から成るゲート処理動作を示すタイミングチャートである。
例えば、図４（ａ）に示すような波形による複合同期信号Ｓｙｎｃが、単安定マルチバイブレータ２の反転トリガ入力に入力されているとする。ここで、複合同期信号Ｓｙｎｃには水平同期期間内（水平同期パルスＨ・ｐｌｓ間）において、等化パルスやコピーガード信号などをはじめとする非標準パルスｎｓｔが挿入されている状態にある。
【００４４】
単安定マルチバイブレータ２では、上記複合同期信号Ｓｙｎｃの水平同期パルスＨ・ｐｌｓの立ち下がりをトリガとして、図４（ｂ）に示すようにパルス幅Ｃで示されるパルスとなる信号Ｓ１を出力する。ここでパルス幅Ｃは、水平同期期間（１Ｈ）に対応する幅よりも若干短い幅が設定されており、時間的に水平同期期間（１Ｈ）が６３．５５μｓであるとすると、パルス幅Ｃは６０μｓ前後の所定時間が設定される。
ここで、単安定マルチバイブレータ２はノンリトリガブル動作をするため、例え図４（ａ）に示すように水平同期期間内に非標準パルスｎｓｔが存在したとしても、非標準パルスｎｓｔにより単安定マルチバイブレータ２はリセットされず、信号Ｓ１は図４（ｂ）に示すように水平同期パルスＨ・ｐｌｓの立ち下がりごとに、パルス幅ＣによるＨレベルのパルスが出力される波形となる。
【００４５】
波形整形回路３は上記信号Ｓ１を入力して波形整形を行い、図４（ｃ）に示す信号Ｓ２を生成する。この信号Ｓ２は、波形整形回路３に入力されたパルスの立ち上がり（水平同期パルスＨ・Ｓｙｎｃの開始位置）に応答して、パルス幅Ｂで示されるＨレベルのゲートパルスＧ・ｐｌｓが現れる波形となる。
ここでゲートパルスＧ・ｐｌｓのパルス幅Ｂは、複合同期信号Ｓｙｎｃ内における正常状態での水平同期パルスＨ・ｐｌｓのパルス幅Ａに対して所定割合拡大した所定幅が設定され、例えば、パルス幅Ａが４．８μｓであるとすると、パルス幅Ｂは５μｓ程度に設定されればよい。前述のようにこのパルス幅Ｂは、リトリガブル単安定マルチバイブレータ（７）の外付け抵抗Ｒ１及び外付けコンデンサＣ１の時定数により決定される。
【００４６】
ここで、信号Ｓ２のゲートパルスＧ・ｐｌｓのパルス幅Ｂとして、上記パルス幅Ａよりも幾分広めの幅を設定するのは、ＯＲゲート４ａから出力される水平同期パルスに対応したタイミングのゲートウィンドウ期間（端子Ｔ１が端子Ｔ３に接続される期間）に余裕を与え、例えば、端子Ｔ１から出力される信号Ｓｏｕｔ１の水平同期パルスＨ・ｐｌｓとして完全な信号が得られるように保証するためである。
【００４７】
なお、図４（ｃ）に示す信号Ｓ２を得るには、信号Ｓ１の立ち上がりの入力をトリガとしてＨレベルのゲートパルスＧ・ｐｌｓが出力されるようにすればよいことから、波形整形回路３を形成するリトリガブル単安定マルチバイブレータ（７）の非反転トリガ入力（図３には図示せず）に対して信号Ｓ１を入力すると共に、非反転出力から信号Ｓ２を出力するようにすればよい。
【００４８】
同期分離回路５では、複合同期信号Ｓｙｎｃから、例えば図４（ｅ）に示すような垂直同期信号Ｖ・Ｓｙｎｃを抽出して出力する。そして、垂直ブランキング信号生成回路６では、垂直同期信号Ｖ・Ｓｙｎｃにおける垂直同期パルスＶ・ｐｌｓの開始位置（立ち下がり時点）を入力トリガとして、図４（ｆ）の垂直ブランキング信号Ｖ・ＢＬＫとして示すように、この期間から垂直ブランキング期間（２１Ｈ）に渡ってＨレベルの垂直ブランキングパルスＶＢＬＫ・ｐｌｓを出力するように動作する。
このような垂直ブランキング信号Ｖ・ＢＬＫを得るには、垂直ブランキング信号生成回路６を形成するリトリガブル単安定マルチバイブレータ（７）の反転トリガ入力に対して、垂直同期信号Ｖ・Ｓｙｎｃを入力するようにすればよい。
【００４９】
スイッチＳＷ１は、前述のようにＯＲゲート４ａの出力であるゲート信号ＳＧがＨレベルの時には端子Ｔ１が端子Ｔ２に接続され、Ｌレベルの時には端子Ｔ１が端子Ｔ３に接続されるように切換えが行われる。
【００５０】
ここで、ＡＮＤゲート４は図４（ｃ）に示す信号Ｓ２と図４（ｆ）に示す垂直ブランキング信号Ｖ・ＢＬＫの論理積をとることから、ＡＮＤゲート４の出力がＨレベルの時とは、垂直ブランキング期間内において信号Ｓ２のゲートパルスＧ・ｐｌｓが得られているタイミングとなる。これに対して、ＡＮＤゲート４の出力がＬレベルの時とは、垂直ブランキング期間内において信号Ｓ２がＬレベルとなっている期間、及び垂直ブランキング期間以外の期間となる。また、インバータＩＮＶの出力は、図４（ｆ）の信号を反転させた信号となる。
【００５１】
従って、ＯＲゲート４ａの出力であるゲート信号ＳＧがＨレベルの時とは、垂直ブランキング期間内において信号Ｓ２のゲートパルスＧ・ｐｌｓが得られている期間、及び垂直ブランキング信号Ｖ・ＢＬＫの垂直ブランキングパルスＶＢＬＫ・ｐｌｓが得られていない期間（垂直ブランキング期間以外の期間）となる。これは、言い換えれば、ゲート信号ＳＧは、垂直ブランキング期間内においては信号Ｓ２（図６（ｄ））に示す信号となり、垂直ブランキング期間以外の映像信号期間内においては、定常的にＨレベルとなる信号であるといえる。
【００５２】
これにより、先ず垂直ブランキング期間においては、図４（ｃ）の信号Ｓ２と同一の波形がゲート信号ＳＧとして出力されて、スイッチＳＷ１ではこのゲート信号ＳＧがＨレベルとなるタイミングで端子Ｔ１と端子Ｔ２を接続する（Ｌレベル期間は端子Ｔ１と端子Ｔ３を接続する）ようにしてゲート処理を行う。従ってこの時には、図４（ｄ）に示す波形による信号が端子Ｔ１から信号Ｓｏｕｔ１として出力されることになる。この信号は図４（ａ）の複合同期信号Ｓｙｎｃと比較して分かるように、非標準パルスの除去された水平同期信号Ｈ・Ｓｙｎｃに相当するものであると見ることができる。
【００５３】
この垂直ブランキング期間において得られる水平同期信号Ｈ・Ｓｙｎｃ（信号Ｓｏｕｔ１）は、単安定マルチバイブレータ２及び波形整形回路３の動作によって生成された安定的なタイミング及びパルス幅を有するゲート信号を利用したゲート処理によって、複合同期信号Ｓｙｎｃから抽出した信号である。従って図４（ｄ）に示す段階での水平同期パルスＨ・ｐｌｓのパルス幅としては安定したものが得られ、それだけ後段のＰＬＬ回路１０においても安定した動作を期待することができる。
【００５４】
また、垂直ブランキング期間以外とされて本来は垂直同期信号区間内に映像信号成分が挿入されているとされる期間内（映像表示期間）では、ＡＮＤゲート４の出力はＨレベルとなるが、ＯＲゲート４ａの出力はＨレベルであることから、ゲート信号ＳＧがＨレベルを継続することになり、この期間においても端子Ｔ１に対して端子Ｔ２が接続されるように切換えられることで、複合同期信号Ｓｙｎｃが端子Ｔ１を介して出力されることになる。
【００５５】
つまり、本実施の形態のゲート処理回路１及びスイッチＳＷ１は、複合同期信号Ｓｙｎｃについて、垂直ブランキング期間においてのみ非標準パルスの除去された水平同期信号Ｈ・Ｓｙｎｃに入れ替えるようにして出力するように動作することになる。
【００５６】
例えば後段のＰＬＬ回路１０においては外乱ノイズによりジッター成分が変動する。また、例えば外乱として弱電界信号を含んだ同期信号が入力されると一般にギザといわれる映像成分が表示画像に現れることが分かっているが、このギザの影響をキャンセルするには、同期信号に対してエラー信号成分を帯域的に均一に挿入するようにしている。
ここで、映像表示区間に相当する垂直ブランキング期間以外の期間においても非標準パルスの除去された水平同期信号Ｈ・Ｓｙｎｃを後段のＰＬＬ回路１０に入力したとすると、上記エラー信号成分も非標準パルスとして除去されることになるため、かえって表示画像の画質を劣化させる可能性がある。
そこで本実施の形態では、映像表示区間に相当する垂直ブランキング期間以外の期間では、上記エラー信号成分を含むとされる複合同期信号Ｓｙｎｃが入力されるようにしているものである。
【００５７】
また、本実施の形態では、例えば弱電界による映像信号の同期信号成分が入力されて垂直同期パルスが検出されなかったような時には、垂直ブランキング期間内であってもインバータＩＮＶの出力がＨレベルとなって、ＯＲゲート４ａの出力であるゲート信号ＳＧもＨレベルとなるように動作することになるが、これにより垂直ブランキング期間内であっても端子Ｔ１から複合同期信号Ｓｙｎｃが出力されることになる。
例えばある程度以下の電界強度による映像信号の同期信号成分が入力されるような状態では、かえって同期信号から非標準パルスを除去することが表示画像に悪影響を与える場合があるが、上記した動作によって、弱電界時には垂直ブランキング期間内であっても複合同期信号Ｓｙｎｃが得られることになるため、それだけ良好な画像を維持することが可能になる。
【００５８】
２．第２の実施の形態
２−１．信号処理回路の全体構成
続いて、本発明の第２の実施の形態としての信号処理回路について説明する。この第２の実施の形態では、最終的に、垂直ブランキング期間内において非標準パルスの除去された水平同期信号Ｈ・ｓｙｎｃ（信号Ｓｏｕｔ１）を得て、このＨ・ｓｙｎｃをＰＬＬ回路１０に入力するという点では、先に説明した第１の実施の形態と同様とされるが、この非標準パルスの除去された水平同期信号Ｈ・ｓｙｎｃを得る前段階において、非標準パルスの除去された映像信号を生成するようにされる。
そして、第２の実施の形態において、後述するゲート処理により垂直ブランキング期間内の非標準パルスが除去された水平同期信号Ｈ・ｓｙｎｃ及び映像信号としては、先の実施の形態と同様に、水平同期パルスＨ・ｐｌｓとしては安定的なパルス幅が得られるようにされるものである。
【００５９】
図５は、第２の実施の形態としての信号処理回路の構成を示すブロック図である。なお、この図において、先に第１の実施の形態として示した図１の信号処理回路の構成と同一部分については同一符号を付して説明を省略する。
【００６０】
図５に示す信号処理回路は、複合同期信号分離回路１５、ゲート処理回路１、スイッチＳＷ２、水平同期信号分離回路１６、及びＰＬＬ回路１０を備えて構成される。
【００６１】
この信号処理回路に対しては、映像信号Ｖｉｄｅｏ１が入力される。この映像信号Ｖｉｄｅｏ１は、複合同期信号分離回路１５及びスイッチＳＷ２の端子Ｔ２に対して分岐して供給される。
【００６２】
この場合の複合同期信号分離回路１５は、入力された映像信号Ｖｉｄｅｏ１から水平同期信号成分及び垂直同期信号成分を抽出し、これを複合同期信号Ｓｙｎｃとして、後段のゲート処理回路１に対して出力する。
【００６３】
ここで、ゲート処理回路１は、先に図１に示した構成と同様の構成を採るものとする。つまり、その内部構成としては、図２及び図３により説明した構成が採られるものである。
この場合、ゲート処理回路１は、同期分離回路１５から供給された複合同期信号Ｓｙｎｃに基づいて生成したゲート信号ＳＧ  を出力することで、後述するようにしてスイッチＳＷ２の切換え制御を行う。
【００６４】
スイッチＳＷ２は端子Ｔ１，Ｔ２，Ｔ３を備えており、上記ゲート信号ＳＧ  により端子Ｔ１が端子Ｔ２、又は端子Ｔ３の何れか一方に対して択一的に接続されるようにして切換えが行われる。
この場合には、端子Ｔ２には映像信号Ｖｉｄｅｏ１が入力され、端子Ｔ３には抵抗Ｒにより電源ラインＶｃｃを分圧して得られる所定値の電圧が供給される。ここでも、端子Ｔ３に対して供給される電圧としては、水平同期信号のＨレベルに相当する電圧値が設定されているものとされる。
【００６５】
この場合、スイッチＳＷ２の端子Ｔ１からは、後述するスイッチＳＷ２の端子切り換え動作としてのゲート処理によって、例えば映像信号Ｖｉｄｅｏ１の垂直ブランキング期間内に挿入されていた非標準パルスを除去して得られる映像信号Ｖｉｄｅｏ２が出力される。この際の垂直ブランキング期間内の水平同期パルスＨ・ｐｌｓとしても、後述するようにして安定的なパルス幅が得られるものである。
【００６６】
スイッチＳＷ２の端子Ｔ１から出力された映像信号Ｖｉｄｅｏ２は、水平同期信号分離回路１６に対して供給される。
なお、映像信号Ｖｉｄｅｏ２は、非標準パルス除去処理後の映像信号として、当該信号処理回路を含んで構成されるモニタ装置における所要の画像信号処理に利用したり、或いは外部に対して映像信号として出力させるために、端子Ｔ１から分岐して出力させるようにしてもよい。
【００６７】
水平同期信号分離回路１６では、入力された映像信号Ｖｉｄｅｏ２から水平同期信号Ｈ・Ｓｙｎｃを分離してＰＬＬ回路１０の位相比較器１１に対して入力する。
ここで、水平同期信号分離回路１６から出力された水平同期信号Ｈ・Ｓｙｎｃは、図１にて説明した信号Ｓｏｕｔ１に相当する。つまり、水平同期信号Ｈ・Ｓｙｎｃとしては、垂直ブランキング期間内の非標準パルスが除去されていると共に、この垂直ブランキング期間内に挿入される水平同期パルスＨ・ｐｌｓとしては、安定的なパルス幅を有している信号となる。
なお、この場合にも、信号Ｓｏｕｔ１は、所要の機能回路部が利用すべき信号として当該信号処理回路から分岐して出力させることもできるものとされる。
また、水平同期信号Ｈ・Ｓｙｎｃが入力されるＰＬＬ回路１０の動作としては、図１にて説明したとおりである。
【００６８】
２−２．ゲート処理動作
図６のタイミングチャートは、図５に示す構成による信号処理回路の動作を示している。この図に示す動作は主として、ゲート処理回路１の動作と、これに伴うスイッチＳＷ２の切り換え動作から成るゲート処理動作とされる。
【００６９】
ここで、図６（ａ）には同期分離回路１５に入力される映像信号Ｖｉｄｅｏ１が、水平同期信号周期により示されている。図６（ａ）には、映像信号Ｖｉｄｅｏ１に対して、水平同期期間内において、等化パルスやコピーガード信号などをはじめとする非標準パルスｎｓｔが挿入されている状態が示されている。
【００７０】
上記図６（ａ）に示す映像信号Ｖｉｄｅｏ１が、複合同期信号分離回路１５に入力されることにより得られる複合同期信号Ｓｙｎｃとしては、例えば図６（ｂ）に示すものが得られる。ここでは、複合同期信号Ｓｙｎｃについて水平同期信号周期により示すと共に、例えば、複合同期信号分離回路１５における映像信号Ｖｉｄｅｏ１に対するクランプ処理等によって、水平同期パルスＨ・ｐｌｓと同レベルとなった非標準パルスｎｓｔ２が含まれている状態が示されている。
図６（ｂ）に示す複合同期信号Ｓｙｎｃはゲート処理回路１内における単安定マルチバイブレータ２（図２参照）に入力される。
【００７１】
この場合も、ゲート処理回路１内における単安定マルチバイブレータ２では、上記図６（ｂ）に示す複合同期信号Ｓｙｎｃの水平同期パルスＨ・ｐｌｓの立ち下がりをトリガとして、図６（ｃ）に示すようにパルス幅Ｃで示されるパルスとなる信号Ｓ１を出力する。
【００７２】
なお、第２の実施の形態としても、第１の実施の形態と同様に、上記パルス幅Ｃは、水平同期期間（１Ｈ）に対応する幅よりも若干短い幅が設定されており、時間的に水平同期期間（１Ｈ）が６３．５５μｓであるとすると、パルス幅Ｃは、例えば６０μｓ前後の所定時間が設定されるものである。
【００７３】
また、ここでも、単安定マルチバイブレータ２はノンリトリガブル動作をするため、図６（ｂ）に示す複合同期信号Ｓｙｎｃの水平同期期間内に存在する非標準パルスｎｓｔ２の入力により単安定マルチバイブレータ２はリセットされず、信号Ｓ１は図６（ｃ）に示すように水平同期パルスＨ・ｐｌｓの立ち下がりごとに、パルス幅ＣによるＨレベルのパルスが出力される波形が得られる。
【００７４】
また、波形整形回路３の動作としても第１の実施の形態の場合とほぼ同様となる。つまり、ここでも波形整形回路３は上記信号Ｓ１を入力して信号Ｓ２を生成する。
但し、この場合には、波形整形回路３に入力された信号パルスの立ち下がり（パルス幅Ｃの立ち下がり；水平同期パルスＨ・Ｓｙｎｃの開始位置よりも３．５５μｓ程度前の位置）に応答して、図６（ｄ）に示すようにしてパルス幅Ｄで示されるＨレベルのゲートパルスＧ・ｐｌｓが現れる波形となる。
【００７５】
ところで、第１の実施の形態として図４（ｃ）に示した信号Ｓ２のゲートパルスＧ・ｐｌｓは、その立ち上がり位置が水平同期パルスＨ・ｐｌｓの開始位置と一致するタイミングとされているのであるが、第２の実施の形態として、図６（ｄ）に示した信号Ｓ２のゲートパルスＧ・ｐｌｓでは、その立ち上がり位置が信号Ｓ１のパルス幅Ｃの立ち下がりと一致するようにされる。このため第２の実施の形態では、結果として、ゲートパルスＧ・ｐｌｓのパルス幅Ｄ内に水平同期パルスＨ・ｐｌｓが含まれるようにされたうえで、水平同期パルスＨ・ｐｌｓの区間に対して前後にパルス幅Ｄの立ち上がりエッジ及び立ち下がりが位置するようにされる。
【００７６】
これにより、ゲートウィンドウ期間（端子Ｔ１が端子Ｔ３に接続される期間）としては、水平同期パルスＨ・ｐｌｓの区間の前後の両方に対してマージンが与えられることになる。これにより、例えば、図４（ｃ）に示した信号Ｓ２（ゲート信号ＳＧ）の場合よりも、完全な水平同期パルスＨ・ｐｌｓを得るための確実性を高めるようにしているものである。
ここでは、水平同期パルスＨ・ｐｌｓのパルス幅Ａが４．８μｓであるとすると、パルス幅Ｄは７μｓ程度に設定されればよい。
【００７７】
また、第１の実施の形態においても、信号Ｓ２について図６（ｄ）に示したようにして、水平同期パルスＨ・ｐｌｓの区間よりも前後にゲートパルスＧ・ｐｌｓのパルス幅Ｄの立ち上がりエッジ及び立ち下がりが位置するようにすることも当然可能である。
【００７８】
図６（ｄ）に示した信号Ｓ２のゲートパルスＧ・ｐｌｓを得るには、信号Ｓ１の立ち下がりエッジがトリガとなることから、波形整形回路３を形成するリトリガブル単安定マルチバイブレータ（７）の反転トリガ入力に対して信号Ｓ１を入力するようにすればよいことになる。
【００７９】
また、図６（ｆ）（ｇ）には、それぞれ、ゲート処理回路１の同期分離回路５（図２参照）から出力される垂直同期信号Ｖ・Ｓｙｎｃ、及び垂直ブランキング信号生成回路６（図２参照）から出力される垂直ブランキング信号Ｖ・ＢＬＫが示されている。垂直ブランキング信号Ｖ・ＢＬＫは、前述したように、垂直ブランキング期間（２１Ｈ）に渡ってＨレベルの垂直ブランキングパルスＶＢＬＫ・ｐｌｓが得られる信号である。
【００８０】
スイッチＳＷ２は、ＯＲゲート４ａ（図２参照）の出力であるゲート信号ＳＧがＨレベルの時には端子Ｔ１が端子Ｔ２に接続され、Ｌレベルの時には端子Ｔ１が端子Ｔ３に接続されるように切換えが行われる。
また、ＡＮＤゲート４は、図６（ｄ）に示す信号Ｓ２と図６（ｇ）に示す垂直ブランキング信号Ｖ・ＢＬＫの論理積をとり、ＯＲゲート４ａは、このＡＮＤゲート４の出力と、図６（ｇ）の垂直ブランキング信号Ｖ・ＢＬＫをインバータＩＮＶにより反転させた信号との論理和をとる。
【００８１】
従って、ゲート信号ＳＧとしては、第１の実施の形態と同様の信号が得られる。つまりは、垂直ブランキング期間内においては信号Ｓ２（図６（ｄ））に示す信号となり、垂直ブランキング期間以外の映像信号期間内においては、定常的にＨレベルとなる信号である。
【００８２】
これにより、先ず垂直ブランキング期間においては、図６（ｄ）の信号Ｓ２と同一の波形がゲート信号ＳＧとして出力されて、スイッチＳＷ２ではこのゲート信号ＳＧがＨレベルとなるタイミングで端子Ｔ１と端子Ｔ２を接続する（Ｌレベル期間は端子Ｔ１と端子Ｔ３を接続する）ようにしてゲート処理を行う。
従って、垂直ブランキング期間においては、非標準パルスの除去された水平同期信号Ｈ・Ｓｙｎｃが得られることになる。
【００８３】
また、垂直ブランキング期間以外の期間である映像表示期間においては、ゲート信号ＳＧが定常的にＨレベルとされることで、端子Ｔ２に供給されている映像信号Ｖｉｄｅｏ１が端子Ｔ１からそのまま出力されることになる。
このような動作の結果、図６（ｅ）に示すスイッチＳＷ２の端子Ｔ１の出力である映像信号Ｖｉｄｅｏ２としては、垂直ブランキング期間においては、非標準パルスの除去された水平同期信号Ｈ・Ｓｙｎｃが挿入され、それ以外の映像信号期間においては、通常の映像信号Ｖｉｄｅｏ１が得られる信号となる。つまり、映像表示期間内の画像信号成分を確保したうえで、垂直ブランキング期間においてのみ非標準パルスが除去された映像信号が得られることになる。
【００８４】
そして、第２の実施の形態においても、映像信号Ｖｉｄｅｏ２の垂直ブランキング期間において得られる水平同期信号Ｈ・Ｓｙｎｃ（信号Ｓｏｕｔ１）としては、安定したパルス幅の水平同期パルスＨ・ｐｌｓが得られることになり、後段のＰＬＬ回路１０における動作の安定が期待されることになる。
【００８５】
また、第２の実施の形態においては、映像信号Ｖｉｄｅｏ２としての画像信号成分（映像信号期間内の表示映像信号）を得るために、垂直ブランキング期間以外の映像表示期間においては、非標準パルスの除去された水平同期信号Ｈ・Ｓｙｎｃの成分を得るためのゲート処理を行わないことになるのであるが、結果的には、第１の実施の形態の場合と同様、映像信号期間内に意図的に挿入されるエラー信号成分が非標準パルスとして除去されなくなることで、表示画像の画質を劣化させる可能性がなくなるようにされるものである。
【００８６】
また、第２の実施の形態においても、例えば弱電界による映像信号の同期信号成分が入力されて垂直同期パルスが検出されなかったような時には、垂直ブランキング期間内であってもインバータＩＮＶの出力がＨレベルとなることで、垂直ブランキング期間内であっても、非標準パルスが除去されない映像信号Ｖｉｄｅｏ２が得られるようにし、良好な画像を維持するようにされるものである。
【００８７】
なお、上記各実施の形態は、垂直ブランキング期間内における非標準パルスを除去した同期信号、又は映像信号を得て、最終的には水平同期信号に同期したクロックを抽出するための信号処理回路として説明したが、これに限定されるものではなく、例えば、フィールド期間ごとの水平同期信号をカウントすることによって垂直同期信号の検出／補間を行う垂直同期信号補間回路系に入力する水平同期信号を生成するための信号処理回路等に適用することも考えられる。
これに伴い、例えば、第１の実施の形態であれば、常に非標準パルスの除去された水平同期信号が必要な場合には、例えば信号Ｓ２と垂直ブランキング信号Ｖ・ＢＬＫとの論理積を取らずに、信号Ｓ２を垂直ブランキング期間とそれ以外の期間の両期間においてゲート信号ＳＧとして利用することで、垂直ブランキング期間であるとないとに関わらず図４（ｄ）に示す状態の出力信号を得るように構成しても構わない。
また、本発明は上記各図に示した構成に限定されるものではなく、単安定マルチバイブレータを利用して非標準パルスの除去された安定的な垂直同期信号が得られればよく、例えば、ゲート信号処理回路１の具体的構成例も図２（及び図３）に示すものに限定される必要はなく、実際の使用条件等に応じて適宜変更が可能である。
【００８８】
【発明の効果】
以上説明したように本発明は、ノンリトリガブルにより動作する単安定マルチバイブレータを備えたゲート処理回路によってジッターの影響の無いゲート信号を生成するようにしており、これにより非標準パルスが除去された水平同期信号、或いは垂直ブランキング期間内において非標準パルスが除去された映像信号として、水平同期パルス幅の安定した信号を得ることが可能になる。
そして、例えば後段のＰＬＬ回路において、上記非標準パルスが除去された水平同期信号、又は非標準パルスが除去された映像信号から抽出した水平同期信号を利用して水平同期信号に同期したクロックを得る際には、このＰＬＬ回路の安定した動作が期待できることになる。
【００８９】
また、同期信号については垂直ブランキング期間内においてのみ非標準パルスが除去されるようにする、あるいは映像信号において同期パルスが得られない状態となった時には、同期信号及び映像信号について非標準パルスを除去しないように構成したことで、例えば弱電強度による映像信号が入力されても、できるだけ良好な画質が維持されることになる。
【００９０】
更に、本発明の信号処理回路として備えられるノンリトリガブルの単安定マルチバイブレータについて、安価で入手容易なリトリガブル単安定マルチバイブレータに対して入力信号をミュートするミュート回路を備えるだけの簡単な構成により形成することで、低コスト化を図ることが可能になると共に、回路構成も複雑にはならないようにすることが可能となるものである。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態としての信号処理回路の構成例を示すブロック図である。
【図２】本実施の形態のゲート処理回路の構成例を示すブロック図である。
【図３】本実施の形態において、リトリガブル単安定マルチバイブレータを利用したノンリトリガブル単安定マルチバイブレータの構成例を示す回路図である。
【図４】第１の実施の形態としてのゲート処理動作を示すタイミングチャートである。
【図５】本発明の第２の実施の形態としての信号処理回路の構成例を示すブロック図である。
【図６】第２の実施の形態としてのゲート処理動作を示すタイミングチャートである。
【図７】従来例としての信号処理回路の構成例を示すブロック図である。
【図８】図７における前段のＰＬＬ回路の動作を示すタイミングチャートである。
【図９】垂直ブランキング期間内における非標準パルスの挿入例を示す説明図である。
【符号の説明】
１  ゲート処理回路、２  単安定マルチバイブレータ（ノンリトリガブル）、３  波形整形回路、４  ＡＮＤゲート、４ａ  ＯＲゲート、５  同期分離回路、６  垂直ブランキング信号生成回路、７  リトリガブル単安定マルチバイブレータ、１５  複合同期信号分離回路、１６  水平同期信号分離回路、ＳＷ１，ＳＷ２  スイッチ、ＩＮＶ  インバータ、Ｔｒ  トランジスタ、Ｒ１    外付抵抗、Ｃ１    外付コンデンサ
【図１】
0003785632.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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