(57)【特許請求の範囲】
【請求項１】
各種の処理を実行する処理装置と、所定のデータや処理プログラムを記憶する主記憶装置と、この主記憶装置の主記憶データの複製を記憶する第１のバッファ記憶装置とを備え、前記主記憶装置からのデータ読出オーバーヘッドを低減した電子計算機システムであって、
エントリデータの有効を示す有効ビットと主記憶データの複製を格納できる記憶エントリを有しかつ前記主記憶装置の番地の一部に割り付けられた第２のバッファ記憶装置と、
前記第２のバッファ記憶装置の割付番地、記憶エントリ数および各記憶エントリの大きさの各情報を読出す構成読出手段とを具備し、
前記処理装置は、前記構成読出手段で読み出した各情報を基に第２のバッファ記憶装置に格納可能なデータ数を決定し、
その決定結果から前記主記憶装置から前記第２のバッファ記憶装置へのデータ読出命令を前記主記憶装置に与え、尚かつ前記主記憶装置へのメモリ読出要求に付加する前記主記憶装置への複数の読出要求を識別する要求識別子を前記主記憶装置に発行するとともに前記第２のバッファ記憶装置のエントリデータの有効を示す有効ビットに所定値をセットし、
前記主記憶装置は、データ読出命令により前記要求識別子と読出データを送出し、
前記処理装置は、前記要求識別子の識別情報を弁別し、その弁別結果に応じて前記第１のバッファ記憶装置あるいは前記第２のバッファ記憶装置に前記読出データを格納するようにしたことを特徴とする電子計算機システム。
【請求項２】
前記構成読出手段は、前記主記憶装置の読み出しに必要とされる概算時間に関する情報と、前記主記憶装置が同時処理可能な読出指示数に関する情報とを読み出すようにしたことを特徴とする請求項１記載の電子計算機システム。
【請求項３】
前記処理装置は、前記主記憶装置から送出された前記要求識別子の識別情報を弁別し、前記第２のバッファ記憶装置への読出データであれば、当該読出データを前記第２のバッファ記憶装置の対応する記憶エントリに書込みとともに前記記憶エントリの前記有効ビットを“１”とし、前記要求識別子の弁別結果が前記第１のバッファ記憶装置への読出データであれば、当該読出データを前記第１のバッファ記憶装置に書き込むようにしたことを特徴とする請求項１記載の電子計算機システム。
【請求項４】
前記処理装置は、前記第２のバッファ記憶装置の対応する記憶エントリの有効ビットが“１”のとき、該メモリ読出要求を前記第２のバッファ記憶装置の対応する番地の読出要求に変更し、この読出要求により前記第２のバッファ記憶装置から読み出した読出データを取り込むようにしたことを特徴とする請求項１記載の電子計算機システム。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は電子計算機システムに関し、特に記憶装置からの読み出しオーバーヘッドを低減してなる電子計算機システムに関する。
【０００２】
【従来の技術】
最近の電子技術の発達により、電子計算機を構成する演算処理装置の動作速度は、非常に向上している。しかしながら、電子計算機の演算データを格納する記憶装置の動作速度はあまり向上していない。そのため、電子計算機の演算処理装置が計算に必要とするデータを記憶装置から読み出すためのオーバーヘッドは相対的に増大する傾向にある。
【０００３】
図８に、記憶装置からデータの読出しオーバーヘッドを低減するための従来の電子計算機システムを示す。この電子計算機システム１０１は、各種の演算処理を実行する処理装置１０２と、この処理装置１０２に接続された主バスライン１０３と、この主バスライン１０３に接続されたメモリ要求バスライン１０４と、このメモリ要求バスライン１０４に接続された主記憶装置１０５と、同メモリ要求バスライン１０４に接続されたバッファ記憶装置１０６と、主記憶装置１０５とバッファ記憶装置１０６とを接続する主記憶データ読出バスライン１０８と、バッファ記憶装置１０６と主バスライン１０３とを接続するバッファデータ読出バスライン１０９とから構成されている。
【０００４】
この電子計算機システム１０１では、主記憶装置１０５から主記憶データを主記憶データ読出バスライン１０８を介してバッファ記憶装置１０６に記憶させることによりバッファ記憶装置１０６に主記憶データの複製を置く。そして、このバッファ記憶装置１０６から主記憶データの複製をバッファデータ読出バスライン１０９、主バスライン１０３を介して処理装置１０２に取り込むようにすることにより、平均的な読出し時間を短縮している。しかしながら、電子計算機における処理装置１０２の速度向上によって、バッファ記憶装置１０６に主記憶装置１０５の主記憶データの複製がない場合のオーバーヘッドがますます問題になってきている。
【０００５】
バッファ記憶装置１０６に主記憶装置１０５の主記憶データの複製がない場合のオーバーヘッドを低減する従来技術としては、次のようなものが提案されている。
【０００６】
（１）バッファ記憶装置１０６に主記憶装置１０５の記憶データの先読みを行う命令を用意するようにした方法（第１の従来技術）。
【０００７】
（２）主記憶装置１０５の参照パターンを予測してハードウエアでバッファ記憶装置１０６に先読みするようにした方法（第２の従来技術）。
【０００８】
（３）命令処理からは隠蔽されたレジスタを用意し、主記憶装置１０５からの主記憶データが到着していない命令を、該隠蔽されたレジスタに割り当て命令の順序を入れ換えることにより記憶装置から記憶データを読出しの遅延時間を他の命令で補うようにした方法（第３の従来技術）。
【０００９】
（４）多数のレジスタを命令セットにおいて用意し、このレジスタへの読出しを明示的な命令処理にて実現するようにした方法（第４の従来技術）。
【００１０】
【発明が解決しようとする課題】
しかしながら、第１の従来技術は、バッファ記憶装置からのデータの読出しと先読みを行う命令によって発行された先読み対象の記憶装置の領域との競合の検証を行う必要があるので、大量の先読みが必要な場合には実現困難な連想記憶装置を使う必要があるという問題を有している。また、プログラムがいつ先読みを行うべきかを判定する基準も与えられないので、十分な活用ができないという欠点もある。
【００１１】
また、第２の従来技術では、繰り返し処理などの特殊なケースでは効果をもつものの、先読みの判定を行うタイミイングが、参照パターンが出現してからと遅いのでプログラムの繰り返し部分の繰り返し回数が多い場合にしか効果はなく、電子計算機の処理装置の動作速度が高速になっていくと十分に記憶装置の読出しオーバーヘッドを解消できないという欠点がある。
【００１２】
また、第３の従来技術では、電子計算機の処理装置の速度が向上した場合に、オーバーヘッドを解消するために必要となるレジスタの数が著しく増大し、命令解読時に大きな負担となるという欠点がある。
【００１３】
さらに、第４の従来技術では、電子計算機の処理装置の速度が向上した場合に、オーバーヘッドを解消するため必要となるレジスタの数の増大に対して、命令セットの変更を伴う改造が必要となり、互換性を損なう欠点がある他、レジスタ数の増大によって命令解読時に大きな負担を強いて命令処理の性能を抑えるという欠点もある。
【００１４】
加えて、電子計算機は、その用途と予算に応じてさまざまな性能の機種に対する要求があるが、上記各従来技術のいずれにおいても性能が異なる機種に対してオーバーヘッド削減のために一貫した技術を提供するものではない。
【００１５】
そこで、本発明は、様々な性能の電子計算機の各々において、同一プログラムを適用可能とした記憶装置の読み出しオーバーヘッドを削減できるようにした電子計算機システムを提供することを第１の目的とする。また、本発明は、記憶装置の読み出しオーバーヘッドを削減できる技術を適用しても命令解読に大きな負担を強いない高性能な電子計算機システムを提供することを第２の目的とする。
【００１６】
【課題を解決するための手段】
かかる目的を達成するため、請求項１記載の発明は、各種の処理を実行する処理装置と、所定のデータや処理プログラムを記憶する主記憶装置と、この主記憶装置の主記憶データの複製を記憶する第１のバッファ記憶装置とを備え、前記主記憶装置からのデータ読出オーバーヘッドを低減した電子計算機システムであって、エントリデータの有効を示す有効ビットと主記憶データの複製を格納できる記憶エントリを有しかつ主記憶装置の番地の一部に割り付けられた第２のバッファ記憶装置と、前記第２のバッファ記憶装置の割付番地、記憶エントリ数および各記憶エントリの大きさの各情報を読出す構成読出手段とを具備し、前記処理装置は、前記構成読出手段で読み出した各情報を基に第２のバッファ記憶装置に格納可能なデータ数を決定し、その決定結果から前記主記憶装置から前記第２のバッファ記憶装置へのデータ読出命令を前記主記憶装置に与え、尚かつ主記憶装置へのメモリ読出要求に付加する主記憶装置への複数の読出要求を識別する要求識別子を前記主記憶装置に発行するとともに第２のバッファ記憶装置のエントリデータの有効を示す有効ビットに所定値をセットし、前記主記憶装置は、前記要求識別子と読出データを送出し、前記処理装置は、前記要求識別子の識別情報を弁別し、その弁別結果に応じて第１のバッファ記憶装置あるいは第２のバッファ記憶装置に前記読出データを格納するようにしている。
【００１７】
この電子計算機システムの場合、電子計算機の処理装置で処理するプログラムは、前記構成読出手段により第２のバッファ記憶の記憶エントリ数と各記憶エントリの大きさを読み出し、各記憶エントリにいくつの数値が格納可能かを決定する。そして、該情報に従って、演算に先立って、演算に必要なデータを前記第２のバッファ記憶装置へのデータ読出命令を発行することにより前記第２のバッファ記憶装置に読出指示を与える。該読出指示の個数は、プログラムが必要とするデータ数と、前記構成読出手段により読み出した第２のバッファ記憶の構成によって判定する。
【００１８】
前記データ読出命令が発行されると、電子計算機の処理装置は、読み出すべき前記第２のバッファ記憶装置のエントリ番号を含んだ要求識別子を付加した主記憶読出要求を主記憶装置に発行する。同時に前記第２のバッファ記憶装置の対応する記憶エントリの有効ビットを“０”にしてエントリを無効化する。
【００１９】
上記主記憶装置は、前記複数の読出指示のうち同時に処理可能な読出指示に対して受付確認信号を電子計算機の処理装置に送る。その同時処理可能な読出指示は、その各々の要求識別子とともに主記憶装置内に格納される。主記憶装置は、読出データを送出可能となった読出指示で指定された読出データとともに前記要求識別子を送出する。
【００２０】
前記電子計算機の処理装置は、主記憶装置から送出された前記要求識別子の識別情報を弁別し、前記第２のバッファ記憶装置への読出データであれば対応する記憶エントリに書込み、かつ該記憶エントリの前記有効ビットを“１”とする。一方、前記要求識別子の弁別結果が前記第１のバッファ記憶装置への読出しであると判定すると、該読出データを前記第１のバッファ記憶装置に書き込む。
【００２１】
電子計算機の処理装置で処理されるプログラムは、オペレーティングシステムから前記第２のバッファ記憶装置に格納される情報が、プログラムのアドレス空間のどの番地に当たるかの情報を得て、読出指示の応答を該番地へのメモリ読出命令を使用して当該情報を利用する。該応答が主記憶装置から得られていない場合、第２のバッファ記憶装置の対応する記憶エントリの有効ビットが“０”のままであり、プログラムの実行は停止され主記憶装置からの応答を持つ。
【００２２】
一方、前記第２のバッファ記憶装置の対応する記憶エントリの有効ビットが“１”の場合、該メモリ読出要求を前記第２のバッファ記憶装置の対応する番地の読出要求に変更し、電子計算機の処理装置に前記第２のバッファ記憶装置からの読出データが送出される。
【００２３】
ここで、前記構成読出手段は、主記憶装置の読み出しに必要とされる概算時間に関する情報と、主記憶装置が同時処理可能な読出指示数に関する情報とを読み出すようにしても良い。また、前記処理装置は、主記憶装置から送出された前記要求識別子の識別情報を弁別し、前記第２のバッファ記憶装置への読出データであれば、当該読出データを第２のバッファ記憶装置の対応する記憶エントリに書込みとともに前記記憶エントリの前記有効ビットを“１”とし、前記要求識別子の弁別結果が前記第１のバッファ記憶装置への読出データであれば、当該読出データを前記第１のバッファ記憶装置に書き込むようにしても良い。更に、前記処理装置は、前記第２のバッファ記憶装置の対応する記憶エントリの有効ビットが“１”のとき、該メモリ読出要求を前記第２のバッファ記憶装置の対応する番地の読出要求に変更し、この読出要求により前記第２のバッファ記憶装置から読み出した読出データを取り込むようにしても良い。
【００２４】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して説明する。
【００２５】
図１に本発明の電子計算機の実施の一形態を示す。この電子計算機システム１は、各種の演算処理を実行する処理装置２と、この処理装置２に接続された主バスライン３と、この主バスライン３に接続されたメモリ要求バスライン４と、このメモリ要求バスライン４に接続された主記憶装置５と、同メモリ要求バスライン４に接続されかつ従来から使用されている第１のバッファ記憶装置６と、同メモリ要求バスライン４に接続された第２のバッファ記憶装置７と、前記主記憶装置５、第１のバッファ記憶装置６および第２のバッファ記憶装置７とを接続する主記憶データ読出バスライン８と、バッファ記憶装置６と主バスライン３とを接続するバッファデータ読出バスライン９と、前記第２のバッファ記憶装置７の割り付け番地、記憶エントリ数および各記憶エントリ大きさの各情報を読み出す構成読出手段１０とから構成されている。
【００２６】
第１のバッファ記憶装置６は、図１に示すように、複数の記憶エントリ６１、６１、６１から構成されている。各記憶エントリ６１、６１、６１は、図１に示すように、エントリデータの有効を示す有効ビットＶと、エイデーアールＡＤＲと、記憶エントリ６１、６１、６１で記憶するデータＤＡＴＡとから構成されている。
【００２７】
第２のバッファ記憶装置７は、図１に示すように、複数の記憶エントリ７１、…、７１を有している。第２のバッファ記憶装置７の各記憶エントリ７１、…、７１は、図１に示すように、記憶エントリデータの有効を示す有効ビットＶと、記憶エントリ７１、…、７１で記憶するデータＤＡＴＡとから構成されている。
【００２８】
なお、処理装置２は、主記憶装置５から主記憶データ読出バスライン８に送出されたデータの内容を参照することができる。
【００２９】
このように構成された電子計算機の動作を、図１を基に図２〜図７を参照しながら説明する。ここで、図２〜図５に、上述した電子計算機で実行する処理のフローチャートの一例を示す。図６に上述した電子計算機の動作を説明するためのタイムチャートを示す。尚、図６では、処理装置２、構成読出手段１０、第２のバッファ記憶装置７および主記憶装置５を横軸に配置し、時間を縦軸にとっている。また、図７に主記憶読出要求および要求識別子の構成を示す。上記要求識別子は、例えば７ビットを用いて表すことができる１２８個の要求の内、１２０個を第２のバッファ記憶装置７の記憶エントリに割り付け、残り８個を第１のバッファ記憶装置６の要求のために使用するものとする。
【００３０】
電子計算機システム１において、構成読出手段１０は、第２のバッファ記憶装置７の記憶エントリ数と、各記憶エントリの大きさとからなる情報を読み出して処理装置２に与える（図２のＳＴＰ１０１、図６の時刻ｔ1 ）。
【００３１】
電子計算機システム１の処理装置２で処理するプログラムは、上記情報を基に、第２のバッファ記憶装置７の各記憶エントリ７１、…、７１にいくつの数値が格納可能かを決定する（ＳＴＰ１０２、時刻ｔ'1〜時刻ｔ2）。
【００３２】
上述したように決定した情報を基に、処理装置２は、演算に先立って必要なデータを第２のバッファ記憶装置７へのデータ読出命令により前記第２のバッファ記憶装置７に向けて読み出す指令をメモリ要求バスライン４を介して主記憶装置５に与える（ＳＴＰ１０３、時刻ｔ2 ）。ここで、読み出す指示の個数は、プログラムが必要とするデータ数と、構成読出手段１０により読み出した第２のバッファ記憶装置７の構成によって判断している。
【００３３】
前記データ読出命令が発行されると、電子計算機システム１の処理装置２は、読み出すべき第２のバッファ記憶装置７の記憶エントリ番号を含んだ要求識別子５０１を付加した主記憶読出要求５０２（図７参照）を、メモリ要求バスライン４を介して主記憶装置５に発行する（ＳＴＰ１０４、時刻ｔ3 ）。
【００３４】
同時に、処理装置２は、第２のバッファ記憶装置７の対応する記憶エントリ７１の有効ビットＶを“０”にして記憶エントリを無効にする（ＳＴＰ１０４、時刻ｔ3 ）。
【００３５】
なお、処理装置２は、受付確認信号を受信するまで、次の処理を実行しない（ＳＴＰ１０５：ＮＯ）。これにより、処理装置２から、さらに読み出し指示が発行されることが防止される。また、電子計算機システム１の処理装置２は、受付確認信号を受信すると次の処理に移行する（ＳＴＰ１０５：ＹＥＳ）。
【００３６】
主記憶装置５では、複数の読み出し指示のうち同時に処理可能な読出指示であるか否かを判断する。そして、同時処理可能な読出指示である場合には（ＳＴＰ２０１；ＹＥＳ）、受付確認信号を電子計算機システム１の処理装置２に送る（ＳＴＰ２０２、時刻ｔ4 ）。また、同時に処理可能な数を超えて読み出し指示を受け取ったときには（ＳＴＰ２０１；ＮＯ）、受付確認信号を送出しない処理を実行する（ＳＴＰ２０３）。
【００３７】
更に、同時に処理可能な読出指示である場合には、その各要求識別子とともに主記憶装置５に格納される（ＳＴＰ２０４）。また、前記主記憶装置５は、読出データを送出可能とされた読み出し指示で指示された読出データとともに、前記要求識別子５０１を主記憶データ読出バスライン８に送出する（ＳＴＰ２０５、時刻ｔ5 ）。
【００３８】
主記憶装置５が、読出データを送出可能とされた読み出し指示で指示された読出データと共に前記要求識別子５０１を主記憶データ読出バスライン８に送出したところで（ＳＴＰ２０５、時刻ｔ5）、図４のフローチャートの処理に入る。
【００３９】
処理装置２は、図４に示すフローチャートの処理に入ると、主記憶装置５から主記憶データ読出バスライン８に送出された要求識別子の識別情報を弁別する（ＳＴＰ１１０、時刻ｔ6 ）。
【００４０】
ここで、第２のバッファ記憶装置７への読出データであれば（ＳＴＰ１１１；ＹＥＳ）、第２のバッファ記憶装置７の対応する記憶エントリ７１のデータ領域ＤＡＴＡに書込み処理を行い（ＳＴＰ１１２、時刻ｔ7 ）、この記憶エントリ７１の有効ビットＶを“１”とする（ＳＴＰ１１３、時刻ｔ8 、ｔ9 ）。
【００４１】
また、処理装置２は、要求識別子５０１の弁別結果が第１のバッファ記憶装置６への読み出しであれば（図４のＳＴＰ１１１；ＮＯ）、当該読出データを第１のバッファ記憶装置６に書き込む（ＳＴＰ１１４）。
【００４２】
電子計算機システム１の処理装置２で処理されるプログラムは、適当なタイミングで、図５に示すフローチャートを実行する。即ち、前記プログラムは、オペレーティングシステムから第２のバッファ記憶装置７に格納される情報がプログラムのアドレス空間のどの番地にあたるかの情報を得て（ＳＴＰ１２１）、当該番地へのメモリ読出指示をメモリ要求バスライン４を経由して発行する（ＳＴＰ１２２）。
【００４３】
ついで、プログラムは、第２のバッファ記憶装置７の対応する記憶エントリ７１の有効ビットＶを見に行く。そして、主記憶装置５からの受付確認信号を処理装置２が受信していないとには、第２のバッファ記憶装置７の対応する記憶エントリ７１の有効ビットＶが“０”のままであり、プログラムは実行されないで主記憶装置５の対応を待った状態にいる（ＳＴＰ１２３）。
【００４４】
一方、プログラムが第２のバッファ記憶装置７の対応する記憶エントリ７１の有効ビットＶを見に行った結果、第２のバッファ記憶装置７の対応する記憶エントリ７１の有効ビットＶが“１”であったときには、データ読出命令を第２のバッファ記憶装置７の対応する番地の読出要求に変更し、第２のバッファ記憶装置７から読出データがバッファデータ読出バスライン９を介して電子計算機システム１の主バスライン３に送出される（ＳＴＰ１２３）。
【００４５】
しかして、本実施形態の電子計算機システム１によると、同時処理可能な読出要求数が異なる複数の主記憶装置と組み合わせて、異なる性能の電子計算機を容易に構成することができる。また、プログラムが構成を判定して最適な命令発行を制御することができるので、異なる性能の電子計算機に対して同一のプログラムで最適な性能を発揮することが可能となり、プログラムライブラリの構築が容易となる。さらに、電子計算機の処理速度と比較して低速な記憶素子のデータを演算に先立って読み出すようにした高性能な電子計算機の構成において、簡単な回路構成で数多くの読出指示を発行可能な電子計算機を容易に構成することができる。
【００４６】
なお、上述の実施形態は本発明の好適な実施の一例ではあるがこれに限定されるものではなく本発明の要旨を逸脱しない範囲において種々変形実施可能である。例えば、本実施形態の電子計算機システム１では、要求識別子は、例えば７ビットを用いて表すことができる１２８個の要求の内、１２０個を第２のバッファ記憶装置７の記憶エントリに割り付け、残り８個を第１のバッファ記憶装置６の要求のために使用したが、第１のバッファ記憶装置６と第２のバッファ記憶装置７の要求識別用に別途１ビットの情報を持たせるようにしてもよい。
【００４７】
また、構成読出手段１０が主記憶装置の読み出しに必要とされる概算時間に関する情報と、主記憶装置が同時処理可能な読み出し指示数に関する情報とを読み出すようにしてもよい。
【００４８】
加えて、さらに他の実施の形態として、第１のバッファ記憶装置、第２のバッファ記憶装置を同一の記憶装置の異なるアドレスに割り付けて構成してもよいし、第１のバッファ記憶装置および第２のバッファ記憶装置を別個の記憶装置に割り付けてもよい。
【００４９】
また、さらに他の実施の形態として、転送指示を行う命令において、第２のバッファ記憶装置への主記憶装置の主記憶情報の転送を指示するデータ読出命令により、第２のバッファ記憶装置内の転送先を第２のバッファ記憶装置の記憶エントリ番号によって示すこともできるし、第２のバッファ記憶装置の配置されるアドレス空間内の相対アドレスによって示すこともできるし、あるいは第２のバッファ記憶装置に配置されるアドレス空間内の論理アドレスによって示すこともできる。
【００５０】
【発明の効果】
以上の説明より明らかなように、本発明の電子計算機システムによれば、処理装置は構成読出手段で読み出した各情報を基に第２のバッファ記憶装置に格納可能なデータ数を決定し、その決定結果から主記憶装置から第２のバッファ記憶装置へのデータ読出命令を前記主記憶装置に与え、しかも、主記憶装置へのメモリ読出要求に付加する主記憶装置への複数の読出要求を識別する要求識別子を主記憶装置に発行するとともに第２のバッファ記憶装置のエントリデータの有効を示す有効ビットに所定値をセットし、かつ主記憶装置はデータ読出命令により要求識別子と読出データを送出し、処理装置は要求識別子の識別情報を弁別し、その弁別結果に応じて第１のバッファ記憶装置あるいは第２のバッファ記憶装置に読出データを格納するようにしたので、同時処理可能な読出要求数の異なる複数の主記憶装置と組み合わせて、異なる性能の電子計算機システムを容易に構成できる。
【００５１】
また、プログラムが第２のバッファ記憶装置の構成を判定して最適な命令発行を制御できるので、異なる性能の電子計算機に対して同一のプログラムで最適な性能を発揮することが可能となり、プログラムライブラリの構築が容易となる。
【００５２】
更に、電子計算機の処理速度と比較して低速な記憶素子のデータを演算に先立って読み出す高性能な電子計算機の構成にあって、簡単な回路構成で数多くの読出指示を発行可能な電子計算機を容易に構築することができる。
【図面の簡単な説明】
【図１】本発明の電子計算機システムの実施の形態を示すブロック図である。
【図２】同実施形態における電子計算機の読出し命令の処理動作を説明するためのフローチャートである。
【図３】同実施形態における電子計算機の主記憶装置の動作を説明するためのフローチャートである。
【図４】同実施形態における電子計算機のバッファ記憶装置の書き込み処理動作を説明するためのフローチャートである。
【図５】同実施形態における電子計算機のアドレス情報取得などの処理動作を説明するためのフローチャートである。
【図６】同実施の形態の動作を説明するためのタイミングチャートである。
【図７】同実施の形態で用いる主記憶読出要求等を示す図である。
【図８】従来の電子計算機システムを示すブロック図である。
【符号の説明】
１  電子計算機
２  処理装置
３  主バスライン
４  メモリ要求バスライン
５  主記憶装置
６  第１のバッファ記憶装置
７  第２のバッファ記憶装置
８  主記憶データ読出バスライン
９  バッファデータ読出バスライン
１０  構成読出手段
【図１】
0003799451.tif 000002
【図２】
0003799451.tif 000003
【図３】
0003799451.tif 000004
【図４】
0003799451.tif 000005
【図５】
0003799451.tif 000006
【図６】
0003799451.tif 000007
【図７】
0003799451.tif 000008
【図８】
0003799451.tif 000009