(57)【特許請求の範囲】
【請求項１】
一導電型半導体基板と、
該半導体基板上にゲート酸化膜を介して形成されたゲート電極と、
該ゲート電極によって分離され前記半導体基板とは逆導電型でＭＯＳトランジスタのドレインとソースとなる第１と第２の拡散領域と、
該第１と第２の拡散領域及び素子分離領域の下にこれらの領域と離間し、かつ連続して存在する第３の拡散領域と、
該第１と第２の拡散領域及び素子分離領域の下であり，かつ該第３の拡散領域の上に存在し、該半導体基板と同導電型の第４の拡散領域とを有し、
該第３の拡散領域の不純物濃度は、該半導体基板及び該第４の拡散領域の不純物濃度より高く、最も高い不純物濃度が該第１と第２の拡散領域表面より０．４μｍ以上０．６５μｍ以下の領域に存在し、
該ゲート電極及び該素子分離領域から離間した位置で、該ドレイン領域と該第３の拡散領域との間の空乏層が広がる領域においてブレークダウンする
ことを特徴とする半導体装置。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は，高耐圧MOS トランジスタを有する半導体装置に関する。
例えば，DRAMのブートストラップ・ワード線駆動回路部に使用する高耐圧MOS トランジスタを有する半導体装置に適用できる。
【０００２】
【従来の技術】
DRAMではメモリセルのキャパシタに十分高い電圧を印加して確実にデータを書き込むため，ワード線の電圧を電源電圧以上に昇圧することが一般的に行われている。
【０００３】
図25にワード線に昇圧した電圧を印加するためのブート・ストラップ・ワード線駆動回路を示す。図中，第１のNch 型MOS トランジスタM1と，第2 のNch 型  MOS トランジスタM2は直列に接続され，第3 のNch 型MOS トランジスタM3のドレインd3が第1 のMOS トランジスタM1のゲートg1にノードA で接続される。
【０００４】
トランジスタM1のドレインd1には昇圧回路（図示なし）からの昇圧電圧V0が印加され，トランジスタM3のゲートg3には電源（図示なし）電圧Ｖｃｃが印加される。トランジスタM3のソースs3にはデコーダ（図示なし）の出力信号が印加される。トランジスタM2のゲートg2はリセット信号線RLに接続される。トランジスタM1のソースs1とトランジスタM2のドレインd2はノードC で接続され，ノードC はワード線WLに接続されている。トランジスタM2のソースs2は接地されている。
【０００５】
デコーダの出力信号よりトランジスタM3が選択されオンとなると，ソースs3の電位はＶｃｃとなる。トランジスタM3のドレインd3の電位（ノードA の電位) はＶｃｃ-Vth3(Vth3はトランジスタM3のしきい値電圧) となる。従って，トランジスタM1はオンとなり，トランジスタM3はオフとなる。このとき，トランジスタM3のドレインd3はフローティング状態となる。ここで，ノードA の電位はトランジスタM1のゲート容量カップリングにより昇圧電圧V0以上に昇圧された電位Vrとなる。従って，ワード線WLにはノードC を介して昇圧電圧V 0 が電圧低下することなく印加される。
【０００６】
トランジスタM3のドレインd3には電源電圧Ｖｃｃが２重に昇圧された電圧Vrがかかる。このため，このドレインd3を構成する拡散層の耐圧は非常に重要である。トランジスタM3のドレインを構成する拡散層に十分な耐圧がないと，ノードＡの耐圧は次第に低下し，ワード線WLに印加する電圧を昇圧電圧V0に維持できなくなる。
【０００７】
更に，ゲート酸化膜のピンホールのスクリーニングのため等に，規格の電源電圧の範囲を超える高電圧を電源電圧として印加するバーンイン(Burn In) 試験中には，トランジスタM3には通常使用時より更に大きな電圧がかかることになる。
【０００８】
従来，トランジスタM3を高耐圧MOS トランジスタとする事で，MOS トランジスタのドレイン拡散層の耐圧を向上させ，ノードA の電位低下を防いできた。
図26，27に従来例を示す。図26に従来例１として示すNch 型高耐圧MOS トランジスタ１は低濃度のP 型ウェルに形成され，ドレイン拡散層が比較的低濃度で，幅広のN 型層により形成され，このN 型層とP 型ウェル (基板) との接合面に生じる空乏層を広くすることでドレイン拡散層の高耐圧化を可能にしている。
【０００９】
図27に従来例２として示すNch 型高耐圧MOS トランジスタ２は, 図26に示したトランジスタと同様にドレイン拡散層を比較的低濃度で形成し，且つゲート電極をリング形状とする事で，図26に示したトランジスタの高耐圧化の手段に加えて，ゲート電極とフィールド酸化膜の交差点での電界集中を避け，ドレイン拡散層の高耐圧化を可能にしている。
【００１０】
【発明が解決しようとする課題】
MOS トランジスタの耐圧を向上させる従来の方法には，デバイスの微細化に伴って限界がでてくる。
【００１１】
例えば，図26, 27に示した高耐圧MOS トランジスタ構造では，ドレインを構成する低濃度拡散層を広くとる必要があるが，デバイスの微細化に伴い，低濃度ドレイン拡散層を十分広くとれなくなる。
【００１２】
また，微細化によってMOS トランジスタのゲート酸化膜が薄膜化してくると，ドレインのN 型層とP 型ウェル (基板) との接合面にかかる電界が，ゲート電極近傍がより強くなり，ゲート電極近傍でブレークダウン（Gated Junctionブレークダウン) するようになる。
【００１３】
図28に示すNch 型MOS トランジスタにて，具体的に説明する。まず，図28の  MOS トランジスタのゲートにVg，基板にVbb をVg= Vbb=0vとなるように印加する。次にドレインにプラスの電圧Vdを印加していく。ここで，ドレインと基板とのPN接合部分の空乏層幅よりもゲート絶縁膜の方が薄い場合，ゲート電極近傍での電界Ｅ１はゲート絶縁膜の膜厚に反比例し，ゲート電極近傍を除くPN接合にかかる電界Ｅ２の大きさは空乏層幅に反比例する。ゲート絶縁膜の膜厚の方がPN接合の空乏層幅より薄いため，Ｅ１＞Ｅ２となる。従って，Vdを大きくしていったとき，PN接合のゲート電極近傍でブレークダウンが始まる。
【００１４】
これを，避けるためにはゲート酸化膜を厚くする方法があるが，デバイスの微細化に伴ってゲート酸化膜を薄膜化する近年の傾向と逆行してしまう。
最も重大な問題点は，ドレイン拡散層とP 型ウェル (基板) のPN接合がゲート電極近傍で完全にブレークダウンした場合，ドレイン拡散層の耐圧劣化を引き起こしてしまう事である。PN接合がブレークダウンするときに，ホール・エレクトロン対が発生するが，ゲート近傍でブレークダウンすると，その際発生したホールまたはエレクトロンがゲート酸化膜に注入される。その時にゲート酸化膜とP 型ウェル (基板) 界面に界面準位を作り, そこがPN接合の逆方向リーク電流のパスとなってリーク電流が増加，すなわち耐圧の劣化を引き起こす。
【００１５】
また，ドレイン拡散層とフィールド酸化膜の交差部においても，その近傍でブレークダウンすると同様なブレークダウンによるリーク電流増加が生じる。
このブレークダウンによって引き起こされる耐圧劣化はドレイン拡散層を低濃度拡散層で構成した従来からの高耐圧MOS トランジスタでも起こる事をわれわれは次の実験によって確認した。
【００１６】
実験に使用した高耐圧MOS トランジスタを図29に示す。図中, 401 はP 型基板，402 はP 型ウェル，403 はP 型チャネルストップ，404 はフィールド酸化膜，405 は比較的低濃度のN 型ドレイン拡散層，406 はLDD 構造のN 型ソース拡散層，407 はゲート酸化膜，408 はゲートPoly-Si 電極，409 は酸化膜スペーサー，410 は層間酸化膜，411 はドレインPoly-Si 電極，412 はソースPoly-Si 電極である。P 型ウェルから端子b ，ゲート電極から端子g ，ドレイン電極から端子d ，ソース電極から端子s を出す。
【００１７】
この高耐圧MOS トランジスタのゲート電極にVg=3.3v ，P 型ウェルにVbb=0v，ソース電極にVs=0v の電圧を与え，ドレイン電極に0vからプラスの電圧Vdを印加して，そのときのドレイン電流Idを測定する。
【００１８】
図30にその結果を示す。Vd=10v付近でId=1×10-10Aまで増え，Vd=13v付近からIdの急激な増加が確認できる。
次に，図31に示すように，ゲートにVg=3.3v ，ソースにVs=3.3v ，基板に    Vbb=-1v の電圧を与え，ドレインに定電流Idを流す条件でストレスを与える。ストレス電流Idは図30に示す結果から，ブレークダウンし始めた電流 1×10-10A以上の電流とする。このストレスを与えた後，Vg=0v ，Vbb=0v，Vd=7v の条件でドレインのリーク電流Id-leak を測定する。
【００１９】
ストレス時間とドレインのリーク電流Id-leak の関係を図32のグラフに示す。このグラフでは，いずれのストレス電流条件でも１秒程度ストレスを与えたところでリーク電流Id-leak の急激な増加が確認できる。これは，ゲート酸化膜と基板界面に界面準位が発生したことによるものであり，ゲート電極近傍でブレークダウンが起こっていることを示している。そしてドレイン拡散層の耐圧がストレスにより劣化したことを示している。
【００２０】
図33のグラフには，ストレス時間に対するMOS トランジスタのVth の変化量を示しているが, ストレスで与えた定電流Idの大きさによる差はあるにせよ，Vth が変化している事が現れている。
【００２１】
以上の実験結果から本発明者等は，従来型の高耐圧MOS トランジスタではドレイン拡散層のブレークダウンはゲート電極近傍で起こり, そのことによりドレイン拡散層の耐圧劣化が生じることを確認した。
【００２２】
Burn In 試験時に印加される高電圧よりドレイン拡散層のGated Junction耐圧が低いと，Burn In 試験によって耐圧劣化が引き起こされてしまう。従ってドレイン拡散層のGated Junction耐圧はBurn In 試験時にかかる電圧よりも高くする必要があるが，前述したように，高耐圧化はデバイスの微細化に伴って困難になっている。
【００２３】
また，Burn In 試験時のノイズによって瞬間的に更に高い電圧がかかる場合もあり，この場合，ドレイン拡散層のGated Junction耐圧がBurn In 試験時の電圧より高くても，耐圧劣化が起こる。
【００２４】
従って，従来の方法では高耐圧MOS トランジスタのドレイン拡散層がブレークダウンしたときの耐圧劣化，特にBurn In 試験時のブレークダウンによる耐圧劣化が大きな問題であるといえる。
【００２５】
本発明は, 高耐圧MOS トランジスタのドレイン拡散層の耐圧劣化を防止することを目的とする。
【００２６】
【課題を解決するための手段】
上記課題の解決は、１）一導電型半導体基板と、該半導体基板上にゲート酸化膜を介して形成されたゲート電極と、該ゲート電極によって分離され前記半導体基板とは逆導電型でＭＯＳトランジスタのドレインとソースとなる第１と第２の拡散領域と、該第１と第２の拡散領域及び素子分離領域の下にこれらの領域と離間し、かつ連続して存在する第３の拡散領域と、該第１と第２の拡散領域及び素子分離領域の下であり，かつ該第３の拡散領域の上に存在し、該半導体基板と同導電型の第４の拡散領域とを有し、該第３の拡散領域の不純物濃度は、該半導体基板及び該第４の拡散領域の不純物濃度より高く、最も高い不純物濃度が該第１と第２の拡散領域表面より０．４μｍ以上０．６５μｍ以下の領域に存在し、該ゲート電極及び該素子分離領域から離間した位置で、該ドレイン領域と該第３の拡散領域との間の空乏層が広がる領域においてブレークダウンすることを有する半導体装置により達成される。
【００２７】
本発明では，高耐圧MOS トランジスタのソース，ドレイン拡散層より深い部分に，基板濃度より濃い濃度の領域を形成している。
本発明を使用した高耐圧MOS トランジスタの構造を図 1に示す。図中, 901 はP 型Si基板，902 は高濃度P 型拡散領域 (第３の拡散領域），903 はP 型チャネルストップ拡散領域 (第４の拡散領域），904 はP 型拡散領域（チャネル形成層），905 はフィールド酸化膜，906 はゲート酸化膜，907 は比較的低濃度のN 型ドレイン拡散層，908 はLDD 構造のN 型ソース拡散層，909 はゲートPoly-Si 電極，910 は酸化膜スペーサー，911 は層間酸化膜，912 はドレインポリシリコン(Poly-Si) 電極，913 はソースPoly-Si 電極である。
【００２８】
ドレイン907 およびソース908 拡散層の下にチャネルストップ拡散領域903 が分布し，その下に高濃度P 型拡散領域902 が分布する。P 型拡散領域902 ，チャネルストップ拡散領域903 およびP 型拡散領域904 にてP 型ウェルを形成している。
【００２９】
ブレークダウンによって引き起こされる耐圧劣化は，ブレークダウンがゲート近傍あるいはフィールド酸化膜近傍で起こることにより，発生したホールまたはエレクトロンがゲート絶縁膜またはフィールド酸化膜に注入され，界面準位ができることが原因となっている。
【００３０】
本発明では，ドレイン拡散層とP 型ウェルとのPN接合の空乏層は，高濃度P 型拡散領域902 まで広がる。高濃度P 型拡散領域902 ではその高濃度の為空乏層の広がりが押さえられ，ブレークダウンする。そして，ブレークダウンが起こる場所はゲート酸化膜およびフィールド酸化膜から十分離れるようにプロファイルがコントロールされている。
【００３１】
ブレークダウンする場所がゲート酸化膜およびフィールド酸化膜よりはなれているため，発生したホールあるいはエレクトロンはゲート酸化膜膜中またはフィールド酸化膜に注入されることはなく，界面準位も発生しない。従って，特性の変動，劣化は起こらない。
【００３２】
本発明者等は，本発明の効果を次の実験で確認した。
実験に使用した高耐圧MOS トランジスタは，図 1に示す高耐圧型MOS トランジスタと同じ構造で，P 型ウェルから端子b ，ゲート電極から端子g ，ドレイン電極から端子d ，ソース電極から端子s を出す。
【００３３】
この高耐圧MOS トランジスタのゲート電極にVg=3.3v ，基板にVbb=0v，ソース電極にVs=0v の電圧を与え，ドレイン電極に0vからプラスの電圧Vdを印加して，そのときのドレイン電流Idを測定する。
【００３４】
図 2にその結果を示す。Vd=10v付近でId=1×10-10A以上の急激な電流増加が確認できる。図30に示した従来型の高耐圧MOS トランジスタのドレイン拡散層の耐圧特性と比較すると，図 2に示す結果の方がより低い電圧で電流は急激に増加している。
【００３５】
次に図31に示すようにゲートにVg=3.3v ，ソースにVs=3.3v ，基板にVbb=-1v の電圧を与えドレインに定電流Idを流す条件でストレスを与える。ストレス電流Idはブレークダウンし始めた電流 1×10-10A以上の電流とする。このストレスを与えた後，Vg=0v ，Vbb=0v，Vd=7v の条件でドレインのリーク電流Id-leak を測定する。
【００３６】
ストレス時間とドレインのリーク電流Id-leak の関係を図 3のグラフに示す。ストレス時間に依らずId-leak は一定の値であり，界面準位の発生が押さえられていることが分かる。つまり，本発明による高耐圧MOS トランジスタのブレークダウンは高濃度P 型拡散層902 とドレイン拡散層の間で起こり，基板と酸化膜界面より離れている事から発生したホール・エレクトロンが酸化膜に注入されることを防いでいることがわかる。
【００３７】
このMOS トランジスタにおいて，ストレス時間に対するVth の変化量を示したのが図 4である。ストレス時間に対して変化量は常に0 であり，ストレスに対して特性は変動していない。
【００３８】
図30のグラフと図 2グラフを比較したとき，本発明による高耐圧MOS トランジスタのドレイン拡散層の耐圧は従来の方法による高耐圧MOS トランジスタのドレイン拡散層の耐圧よりも低くなっているのは，従来型の高耐圧MOS トランジスタはゲート電極近傍のブレークダウンによりドレイン拡散層の逆方向電流が増加していたのが，本発明による高耐圧MOS トランジスタは，ゲート電極近傍のブレークダウンより低い電圧でゲート酸化膜より離れた高濃度P 型拡散層においてブレークダウンしているためである。
【００３９】
尚，Burn In 試験時及びノイズにより高電圧がかかった場合のドレイン拡散層がブレークダウンすることの問題点は，ブートストラップ・ ワード線駆動回路の高耐圧MOS トランジスタのドレイン拡散層の耐圧劣化だけであり，その他に問題は含んでいない。
【００４０】
本発明によれば，耐圧がさほど高くない高耐圧MOS トランジスタでも，通常動作での耐圧が保証されていれば，Burn In 試験時の高電圧がかかっている状態や，Burn In 試験時のノイズにより更に高い電圧がかかってブレークダウンしても耐圧が劣化することはない。従って，例えばDRAMにおいては，ブートストラップ・ ワード線駆動回路の高耐圧MOS トランジスタの耐圧に律速されることなく，デバイスの微細化を進めることができる。
【００４１】
また，Burn In 試験時のノイズが入った際にブートストラップ・ ワード線駆動回路の高耐圧MOS トランジスタがブレークダウンすることが可能であることにより，ノイズがワード線WLに直接印加されることを防ぎ，メモリセルのノイズによる破壊を防ぐ事ができる。
【００４２】
また，DRAMのワードデコーダの一部をセルアレイの各ブロックに隣接して配置し，ワード線の裏打ち線のピッチを緩和する技術として知られるサブワード・デコーダ方式において次に挙げる効果がある。
【００４３】
図25に例として上げる回路は各セルアレイに隣接して配置されるワード・デコーダ回路内において構成される。昇圧電圧V0をワード線に電圧降下なしに伝えるための方法は，前記従来技術の項で説明した方法以外に，図25の回路における  MOS トランジスタM1をPch 型MOS トランジスタとすることでも実現できる。しかし，この場合図1 の回路はNch 型MOS トランジスタとPch 型MOS トランジスタが混載するCMOS構造となり，ウェル領域を2 種類構成しなくてはならない。
【００４４】
つまり，Pch 型MOS トランジスタを採用すると，Nch 型MOS トランジスタだけで構成するよりも面積が拡大してしまう。しかもサブ・ワード・デコーダ方式では図25で示す回路がセルアレイの各ブロック毎に配置されるため，面積拡大は大きな問題である。
【００４５】
本発明によるNch 型高耐圧MOS トランジスタを図1 の回路のMOS トランジスタM3に使用するワード・デコーダはNch 型MOS トランジスタだけで構成できるため，サブワード・デコーダ方式における面積の拡大を防ぐことができる。
【００４６】
【発明の実施の形態】
第１の実施の形態として，サブワード・デコーダ方式のDRAMをその製造プロセスとともに図 5〜12に示す。
【００４７】
図 5(a) において,P型Si基板(1301)上に5nm の熱酸化膜( 図示なし) を成長したのち，CVD 法によりSiN 膜(1302)を100nm 程度成長する。活性化領域となる部分が残る形状にレジスト (図示なし) をパターニングし，熱酸化膜とSiN 膜をエッチングする。
【００４８】
次にN 型ウェルが形成される領域が露出するようにレジスト(1303)をパターニングし，イオン注入法によりN 型不純物の P+ をエネルギー 180keV,ドーズ量   1.5E13 cm-2で注入する。なお，図中の領域A にはブートストラップ・ ワード線駆動回路のNch 型高耐圧MOS トランジスタ，領域B にはブートストラップ・ワード線駆動回路のNch 型MOS トランジスタ，領域C にはDRAMのセルアレイが形成される。
【００４９】
図 5(b) において, 窒素雰囲気中で1100℃アニールにより，イオン注入した不純物を拡散させ，N 型ウェル(1304)を形成する。
図 6(c) において, LOCOS 法を用いて300nm の酸化膜 1305  (フィールド酸化膜) を形成し，素子分離領域を画定する。
【００５０】
図 6(d) において, P 型ウェルが形成される領域を露出するようにレジストをパターニングし，イオン注入法によりP 型不純物として B+ を180keVのエネルギーで 1.7E13 cm-2注入する。ここで注入された不純物は後の熱処理を経て高濃度P 型拡散領域を形成する。
【００５１】
本発明において，P 型ウェルの不純物プロファイルは重要である。特に，高濃度P 型拡散領域の不純物プロファイルは高耐圧MOS トランジスタのドレイン拡散層耐圧劣化を押さえるため，非常に重要である。
【００５２】
この高濃度P 型拡散層を形成する為のイオン注入の，ドーズ量および注入エネルギーとNch 型高耐圧MOS トランジスタのドレイン拡散層耐圧の依存性を調査した結果を図13, 14のグラフに示す。測定はNch 型MOS トランジスタのゲート電圧Vg=0v ，基板電圧Vbb=0v，ソース電圧Vs=0v とし，ドレイン電圧を0vからプラス側に印加し，ドレイン電流Idの急激な増加が発生したところとしてId=1nA流れた時のドレイン電圧をドレイン拡散層耐圧 (以下，耐圧と記す) とした。
【００５３】
図13に示すドーズ(Dose)量と耐圧の依存性を示すグラフでは，ドーズ量が大きくなると，耐圧が低下することが現れている。図14に示す注入エネルギーと耐圧の依存性を示すグラフでは，注入エネルギーが大きくなると耐圧が上昇することが現れている。
【００５４】
耐圧が高い場合，ブレークダウンは基板中の高濃度P 型拡散領域とドレイン拡散領域の間で発生するよりも先にゲート近傍で発生しており，ドレイン拡散層の耐圧劣化を引き起こす。耐圧が低い場合，DRAM通常使用時およびのBurn In 試験時にブレークダウンしやすくなってしまう。また，この場合ブレークダウンは高濃度P 型拡散領域とドレイン拡散領域の間で発生しているが，耐圧が低いことから分かるように高濃度P 型拡散領域が浅くなっており，ブレークダウンの場所がゲート酸化膜から十分離れていないためブレークダウンの際に発生したホール・エレクトロンがゲート酸化膜に注入され，やはりドレイン拡散層の耐圧劣化が起こる。
【００５５】
実施の形態のDRAMでは，耐圧が9.5v〜11.5v が良好な特性であり, 図13のグラフからDose量は1.3E13〜3.5E13，図14のグラフから注入エネルギーは130 〜190 keV が良好であることが分かる。
【００５６】
図15〜図19には高濃度P 型拡散領域形成のイオン注入条件に対する各々のP 型ウェルプロファイルを示すグラフを示す。横軸が基板表面からの深さ距離で，縦軸がP 型不純物濃度であり，ドレイン拡散層領域の下のプロファイルである。但し，ドレイン拡散層のプロファイルはP 型ウェルのプロファイルを分かりやすくするため図示しない。図15のイオン注入条件は B+ ,180keV, 1.0E13 ，図16のイオン注入条件は B+ ,180keV, 1.7E13 ，図17のイオン注入条件は B+ ,180keV , 2.4E13，図18のイオン注入条件は B+ ,160keV, 1.7E13 ，図19のイオン注入条件は B+ ,140keV, 1.7E13 である。
【００５７】
これらのプロファイルより高濃度P 型拡散領域のピークの濃度と深さをイオン注入条件依存としてプロットしたグラフを図20, 21に示す。図20は濃度のDose量依存，図21は深さの注入エネルギー依存である。
【００５８】
前記の良好な耐圧の得られるイオン注入条件の範囲と図20のグラフから高濃度P 型拡散領域の濃度は 5×1017〜12×1017cm-3，前記の良好な耐圧の得られるイオン注入条件の範囲と図21のグラフから高濃度P 型拡散領域の深さは0.40〜0.65μｍが良好であることが分かる。
【００５９】
従って, 本発明者等は高濃度P 型拡散領域を形成する為のイオン注入条件として B+ ,180keV, 1.7E13 を選択した。
図 7（e), 図 6(d) でのレジストパターンのまま，イオン注入法によりP 型不純物として B+ を100keVのエネルギーで 4.0E12 注入する。ここで注入された不純物は後の熱処理を経てP 型チャネルストップ領域を形成する。
【００６０】
図 7（f), 図 6(d) でのレジストパターンのまま，イオン注入法によりP 型不純物として B+ を50keV のエネルギーで1.5E12注入する。ここで注入された不純物は後の熱処理を経てP 型拡散領域を形成する。
【００６１】
図 8（g)において，MOS トランジスタのVth を制御する不純物を注入し (図示しない) ，基板表面を酸化しゲート酸化膜(1307)を10nm形成する。酸化の際の  900 ℃で20分の熱処理により，(d) 〜(f) の工程で注入した不純物が熱拡散し，高濃度P 型拡散領域(1308)，P 型チャネルストップ領域(1309)，およびP 型拡散領域(1310)を形成する。これらのP 型拡散領域にてP 型ウェルを形成する。
【００６２】
図 8 (h)において，ゲート酸化膜上にリンを含んだシリコン膜を150nm 成長し，ゲート電極の形状にパターニング，エッチングをし，ゲート電極(1311)を形成する。
【００６３】
図 9 (i)において，N 型不純物を例えば P+ を 30keV,  2E13 でイオン注入し，比較的濃度の薄いMOS トランジスタのソース・ ドレイン領域(1312)を形成する。ここで，前記高濃度P 型拡散領域(1308)はソース・ ドレイン領域(1312)より離れた深さに分布するプロファイルとなる。
【００６４】
図 9（j)において，CVD 法により酸化膜を100nm 程度成長し，それを異方性エッチングすることにより，ゲート電極側壁に酸化膜からなるスペーサー(1313)を形成する。
【００６５】
図10（k)において，高耐圧MOS トランジスタのソース(1314)側とN 型のLDD 構造のMOS トランジスタが形成される領域が露出するようにレジスト(1315)をパターニングし，このレジストと，ゲート電極，酸化膜スペーサー，及びフィールド酸化膜をマスクとしてN 型不純物をイオン注入する。例えば，As+ を 30keV,  5E15 で注入する。注入された領域はLDD 構造のMOS トランジスタのソースあるいはドレイン拡散層を形成する。高耐圧MOS トランジスタのドレイン(1306)はLDD 構造ではなく，比較的濃度の薄い拡散層によってのみ形成される。
【００６６】
図10（l)において，例えば, CVD 法による酸化膜により層間絶縁膜(1317)を形成し，ドレイン・ソース領域にコンタクトするホールより接続する，例えばリンを含むSi膜により電極(1318)を形成する。
【００６７】
図11（m)において，CVD 法によりボロン，リンを含む酸化膜を200nm 程度成長し，アニールによりリフローし層間絶縁膜(1319)を形成する。セルアレイ領域にメモリセルのキャパシタを形成する。この後配線工程を行う。
【００６８】
以上で形成されたNch 型高耐圧MOS トランジスタのドレイン下の不純物プロファイルを図22に， P型ウェルのフィールド酸化膜下の不純物プロファイルを図23に示す。
【００６９】
図22のピークA は高濃度P 型拡散領域，ピークB はP 型チャネルストップ領域ピークC はN 型ドレイン拡散領域である。ピークB の裾からピークC にかけて徐々に濃度が上がっているのはVth コントロールの為のP 型拡散領域の裾である。ドレインの下にP 型チャネルストップ領域が分布しその下に高濃度P 型拡散領域が分布する。高濃度P 型拡散領域の濃度は 6.4×1017cm-3で，表面からの深さは 0.6μｍにコントロールされていることが分かる。
【００７０】
図23のピークA は高濃度P 型拡散領域，ピークB はP 型チャネルストップ領域である。フィールド酸化膜直下にP 型チャネルストップが分布し，その下に高濃度P 型拡散領域が分布するプロファイルとなる。
【００７１】
図11(m) は，メモリセルの各ブロックに隣接する第1 のワードデコーダのブートストラップ・ワード線駆動回路と，メモリセルアレイの主要部を示している。上の断面図と下の回路図とは対応しており，Nch 型高耐圧MOS トランジスタM3のドレイン電極d3はNch 型MOS トランジスタM1のゲート電極g1に接続する。
【００７２】
Nch 型MOS トランジスタM2のドレインd2はNch 型MOS トランジスタM1のソースs1と拡散層で接続されることでMOS トランジスタM1とMOS トランジスタM2が直列に接続される。この拡散層からセルのワード線WLへ接続されMOS トランジスタM4のゲートg4へ接続される。MOS トランジスタM4はセルのトランジスタであり，キャパシタc1とともに1 トランジスタ，１キャパシタのメモリセルを形成する。
【００７３】
MOS トランジスタM3のゲートg3には電源電圧Ｖｃｃが印加され，ソースs3にはデコーダ (図示無し) からの出力信号が入力される。MOS トランジスタM2のゲートg2にはリセット信号線RLが接続し，ソースs2は接地されている。MOS トランジスタM1のドレインには昇圧電圧V0が印加される。
【００７４】
セルのMOS トランジスタM4のドレイン・ソース拡散層ds1 にはビット線BLが接続しＶｃｃ/2の電圧が印加され，もう一方のドレイン・ソース拡散層ds2 はキャパシタc1のストレージノードと接続する。キャパシタの対向にはＶｃｃ/2の電圧が印加される。
【００７５】
第1 のワード・デコーダを選択するための第2 のワード・デコーダ回路は離れた個所に配置されている。これらの配置の概略を図13(n) に示す。
以上をもって，本発明による高耐圧MOS トランジスタを有したブースストラップ・ワード線駆動回路を有するサブ・ワード・デコーダ方式のDRAMが完成する。
【００７６】
次に, 第２の実施の形態を図24に示す。図24 (a)は平面図，図24 (b)は断面図である。
ゲート電極1909を図24 (a)で示すリング形状とし，フィールド酸化膜1907と接することのない形状の本発明による高耐圧MOS トランジスタである。
【００７７】
図において，1901はP 型Si基板，1902は高濃度P 型拡散領域，1903はP 型チャネルストップ，1904はP 型拡散領域，1905は比較的低濃度のドレイン拡散領域，1906はLDD 構造のソース拡散領域，1907はフィールド酸化膜，1908はゲート酸化膜，1909はゲートPoly-Si 電極，1910は酸化膜スペーサー，1911は層間酸化膜，1912はソース拡散領域に接続するPoly-Si 電極，1913はドレイン拡散層に接続するPoly-Si 電極，1914はゲート電極に接続するPoly-Si 電極である。
【００７８】
作成方法は第1 実施例と同じであり，図11 (m)のブートストラップ・ワード線駆動回路のMOS トランジスタM3を構成する。
【００７９】
【発明の効果】
本発明によれば，高耐圧MOS トランジスタのドレイン拡散層がブレークダウンしたときの耐圧劣化を防止できる。特に，バーンイン試験時のブレークダウンによる耐圧劣化を防止する効果が顕著である。
【図面の簡単な説明】
【図１】  本発明によるNch 型高耐圧MOS FET の説明図
【図２】  実施の形態のVd-Id 特性の説明図
【図３】  実施の形態の定電流ストレス−ドレイン拡散層リーク電流特性の説明図
【図４】  実施の形態の定電流ストレス−Vth シフト量特性の説明図
【図５】  製造工程の実施の形態の説明図(1)
【図６】  製造工程の実施の形態の説明図(2)
【図７】  製造工程の実施の形態の説明図(3）
【図８】  製造工程の実施の形態の説明図(4）
【図９】  製造工程の実施の形態の説明図(5)
【図１０】  製造工程の実施の形態の説明図(6)
【図１１】  製造工程の実施の形態の説明図(7)
【図１２】  製造工程の実施の形態の説明図(8)
【図１３】  実施の形態における，Nch 型高耐圧MOS FET のドレイン拡散層耐圧の高濃度P 型拡散領域を形成するイオン注入条件依存の説明図(1)
【図１４】  実施の形態における，Nch 型高耐圧MOS FET のドレイン拡散層耐圧の高濃度P 型拡散領域を形成するイオン注入条件依存の説明図(2)
【図１５】  実施の形態における，高濃度P 型拡散領域形成の為のイオン注入条件とドレイン拡散層下の不純物プロファイルの関係の説明図(1)
【図１６】  実施の形態における，高濃度P 型拡散領域形成の為のイオン注入条件とドレイン拡散層下の不純物プロファイルの関係の説明図(2)
【図１７】  実施の形態における，高濃度P 型拡散領域形成の為のイオン注入条件とドレイン拡散層下の不純物プロファイルの関係の説明図(3）
【図１８】  実施の形態における，高濃度P 型拡散領域形成の為のイオン注入条件とドレイン拡散層下の不純物プロファイルの関係の説明図(4）
【図１９】  実施の形態における，高濃度P 型拡散領域形成の為のイオン注入条件とドレイン拡散層下の不純物プロファイルの関係の説明図(5)
【図２０】  図15〜19の各プロファイルより得られた高濃度P 型拡散領域の濃度のピークのイオン注入条件依存の説明図(1)
【図２１】  図15〜19の各プロファイルより得られた高濃度P 型拡散領域の濃度のピークのイオン注入条件依存の説明図(2)
【図２２】  実施の形態で示したNch 型高耐圧MOS FET のドレイン下の不純物プロファイル
【図２３】  実施の形態で示したP 型ウェルのフィールド酸化膜下の不純物プロファイル
【図２４】  第２の実施の形態の説明図
【図２５】  ブートストラップ・ワード線駆動回路
【図２６】  従来例(1) の説明図
【図２７】  従来例(2) の説明図
【図２８】   Gated Junction のブレークダウンの説明図
【図２９】  従来例のNch 型高耐圧MOS トランジスタの断面図
【図３０】  従来例のVd-Id 特性図
【図３１】  Nch 型高耐圧MOS FET に与える定電流ストレス条件の説明図
【図３２】  従来例の定電流ストレス−ドレイン拡散層リーク電流の特性説明図
【図３３】  従来例の定電流ストレス−Vth シフト量の特性説明図
【符号の説明】
901   P 型Si基板
902   高濃度P 型拡散領域
903   P 型チャネルストップ拡散領域
904   P 型拡散領域
905   フィールド酸化膜
906   ゲート酸化膜
907   比較的低濃度のN 型ドレイン拡散層
908   LDD 構造のN 型ソース拡散層
909   ゲートPoly-Si 電極
910   酸化膜スペーサー
911   層間酸化膜
912   ドレインPoly-Si 電極
913   ソースPoly-Si 電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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