(57)【特許請求の範囲】
【請求項１】
ＤＳ３Ｃビットパリティ方式に適合するディジタル信号としてのＤＳ３信号と該ＤＳ３信号よりも低速ディジタル信号としてのＤＳ１信号との間で多重／分離処理を施す多重／分離部と、
該多重／分離部のＤＳ１信号入出力側に介装され、該ＤＳ１信号を一旦記憶し、この記憶されたＤＳ１信号を読み出すことにより、該ＤＳ１信号を折り返すためのＤＳ１信号ループバック用記憶部と、
該多重／分離部のＤＳ３信号入出力側に介装され、該ＤＳ３信号を一旦記憶し、この記憶されたＤＳ３信号を読み出すことにより、入力されてきた信号形式のまま該ＤＳ３信号を折り返すＤＳ３信号ループバック用記憶部と、
該多重／分離部からのＤＳ３信号出力及び該ＤＳ３信号ループバック用記憶部からのＤＳ３ループバック信号のうちのいずれかを選択する選択部と、
該ＤＳ３信号のＣビットからループバック実行／解除情報を複数回検出すると、ループバックを実行又は解除する旨の検出結果を出力する保護段つき検出部と、
該保護段つき検出部での検出結果に基づいて、上記のＤＳ１信号ループバック用記憶部，ＤＳ３信号ループバック用記憶部及び選択部に対し、ループバックの実行又は解除のための制御を施すループバック制御部とをそなえて構成されたことを特徴とする、信号ループバック装置。
【請求項２】
該ＤＳ３信号ループバック用記憶部のための読み出しクロック，該多重／分離部における多重部用の動作クロックを発生するクロック発生部をそなえ、
該クロック発生部が、基準クロック発振部と、受信クロック及び該基準クロック発振部からの基準クロックのうちのいずれかを選択して選択されたクロックについて位相比較出力を出力するクロック選択式位相比較部と、該クロック選択式位相比較部からの位相比較出力に応じて上記の読み出しクロック又は動作クロックを出力するクロック発振部とを有するＰＬＬ回路として構成されていることを特徴とする、請求項１記載の信号ループバック装置。
【請求項３】
該ＤＳ３信号の信号形式がバイポーラ形式であって、該ＤＳ３信号ループバック用記憶部は、バイポーラ形式の該ＤＳ３信号を書き込むとともに、バイポーラ形式のまま該ＤＳ３信号を読み出すように構成されていることを特徴とする、請求項１記載の信号ループバック装置。
【請求項４】
該ＤＳ３信号ループバック用記憶部への書き込みが、受信クロックに同期した書き込みクロックで実行されるとともに、該ＤＳ３信号ループバック用記憶部からの読み出しが、該受信クロックに同期した読み出しクロックで実行されるように構成され、且つ、
上記の書き込みクロックと読み出しクロックとの位相関係を監視して、上記の書き込みクロックの位相と読み出しクロックの位相との位相差が所定値以下になると、上記の書き込みクロック及び読み出しクロックの一方を強制的に所定量シフトさせるクロック位相調整部が設けられたことを特徴とする、請求項１記載の信号ループバック装置。
【請求項５】
該保護段つき検出部が、ループバックを実行又は解除する旨の検出結果を保持する検出結果保持部をそなえて構成されるとともに、
該ループバック制御部が、ループバックの解除時に該保護段つき検出部での検出状態を強制的にリセットするための強制リセット信号を出力しうるように構成され、且つ、
該保護段つき検出部に、該ループバック制御部からの該強制リセット信号を受けると、該検出結果保持部で保持されている検出結果を強制的にリセットする強制リセット部が設けられていることを特徴とする、請求項１記載の信号ループバック装置。
【請求項６】
入力線を通じて入力されてきたディジタル入力信号を一旦記憶し、入力されてきた信号形式のまま該ディジタル入力信号を折り返して出力線へループバックしうるループバック部と、
該ディジタル入力信号からループバック実行／解除情報を複数回検出すると、ループバックを実行又は解除する旨の検出結果を出力する保護段つき検出部と、
該保護段つき検出部での検出結果に基づいて、該ループバック部に対し、ループバックの実行又は解除のための制御を施すループバック制御部とをそなえ、さらに、
受信クロックに同期した書き込みクロックと該受信クロックに同期した読み出しクロックとの位相関係を監視して、上記の書き込みクロックの位相と読み出しクロックの位相との位相差が所定値以下になると、上記の書き込みクロック及び読み出しクロックの一方を強制的に所定量シフトさせるクロック位相調整部が設けられたことを特徴とする、信号ループバック装置。
【請求項７】
入力線を通じて入力されてきたディジタル入力信号を一旦記憶し、入力されてきた信号形式のまま該ディジタル入力信号を折り返して出力線へループバックしうるループバック部と、
該ディジタル入力信号からループバック実行／解除情報を複数回検出すると、ループバックを実行又は解除する旨の検出結果を出力する保護段つき検出部と、
該保護段つき検出部での検出結果に基づいて、該ループバック部に対し、ループバックの実行又は解除のための制御を施すループバック制御部とをそなえ、さらに、
該保護段つき検出部が、ループバックを実行又は解除する旨の検出結果を保持する検出結果保持部をそなえて構成されるとともに、
該ループバック制御部が、ループバックの解除時に該保護段つき検出部での検出状態を強制的にリセットするための強制リセット信号を出力しうるように構成され、且つ、
該保護段つき検出部に、該ループバック制御部からの該強制リセット信号を受けると、該検出結果保持部で保持されている検出結果を強制的にリセットする強制リセット部が設けられていることを特徴とする、信号ループバック装置。
【請求項８】
該ループバック部が、該ディジタル入力信号を一旦記憶する記憶部をそなえ、該記憶部への書き込みが、受信クロックに同期した書き込みクロックで実行されるとともに、該記憶部からの読み出しが、該受信クロックに同期した読み出しクロックで実行されるように構成されていることを特徴とする、請求項６または７に記載の信号ループバック装置。
【発明の詳細な説明】
【０００１】
（目次）
発明の属する技術分野
従来の技術（図２０）
発明が解決しようとする課題
課題を解決するための手段（図１）
発明の実施の形態
・実施形態の説明（図２〜図１９，図２１）
発明の効果
【０００２】
【発明の属する技術分野】
本発明は、信号を折り返して遠隔地監視などに使用する信号ループバック装置に関し、特に北米ＤＳ３  Ｃビットパリティ（Ｃ−ｂｉｔ  Ｐａｒｉｔｙ）方式（ＴＲ−ＮＷＴ−０００４９９  Ｉｓｓｕｅ５）に適合したＤＳ３信号ループバック（Ｌｏｏｐｂａｃｋ）に用いて好適な信号ループバック装置に関する。
【０００３】
従来から使用されている北米ＤＳ３信号には、余剰なビットが無い為、遠隔地監視などネットワーク監視機能の高度化に整合しづらい問題があったが、それを解決する為に北米ＢｅｌｌｃｏｒｅよりＤＳ３  Ｃビットパリティ方式が技術勧告されている。
これは、元来スタッフ指示ビットであるＤＳ３信号中のＣビットを使って対局警報などの各種情報やデータリンク信号などを伝送する事を可能としている。
【０００４】
【従来の技術】
従来より、通信装置の保守を行なう際には、通信装置の送信側の構成の出力を、そのまま折り返して受信側の構成に接続し、自装置の機能が正常か否かを判定するループバックが行なわれている。
そして、ループバック制御信号の伝送については、スタッフビットを用いた方式を適用しており、また、ループバック回路については、入力されて折り返す信号と、通常送出している出力信号とをセレクタ回路などで２：１に選択する回路で実現している。
【０００５】
【発明が解決しようとする課題】
ところで、ループバック制御を誤って実行する事はサービス回線を瞬断させる事になる為できるだけ避けなくてはならない。特に、回線エラー（品質劣化）による誤動作の保護等を考慮する必要がある。
また、ループバック実行／解除信号はチャネル（ＣＨ）毎にそれぞれ独立に送出されるので、ハードウェアとしての検出回路はチャネル個別に、また、ループバック制御を解除しないまま対向局（制御局）が、故障してしまう可能性も考慮し対策が必要になる。更に、何らかの方法によって対局の故障を検出するだけでなく、この故障検出によって、故障以前のループバック制御状態をクリアする事も必要になってくる。
【０００６】
また、ＤＳ３Ｃビットパリティ方式に適合した信号ループバックに着目すると、ＤＳ３信号は４４．７３６ＭＨｚと高速であり出力波形のパルスマスクについてはＬＳＩなど論理回路から直接的に生成する事が多い為、その出力波形の歪みを回避する事が要求される。従来のセレクタによるクロック切り替えでは、ループバック実行時と通常運用時とでは論理的な回路が別であり、当然ながら出力波形の歪みにバラツキが発生する為、特性のバラツキに直結してしまう。
【０００７】
更に、ループバックする入力ＤＳ３信号を論理回路で折り返す場合には、復号回路でバイポーラ信号からＮＲＺ（Ｎｏｎ−Ｒｅｔｕｒｎ  ｔｏ  Ｚｅｒｏ）信号に復号してから折り返す構成とする事が多いが、本来は何ら手を加える事無く、折り返すことが望ましいという課題がある。
本発明は、このような課題に鑑み創案されたもので、品質劣化による信号の誤検出を考慮して誤動作からの保護を担保し、チャネル毎に送出されてくるループバック実行／解除信号を共通のハードウェアでチャネル個別に独立に検出し、対局の故障検出によって、故障以前のループバック制御状態をクリアする事をも実現できるようにした、信号ループバック装置を提供することを目的とする。
【０００８】
【課題を解決するための手段】
図１は、本発明の信号ループバック装置を示す原理ブロック図で、この図１に示す信号ループバック装置１０は、多重／分離部１，ＤＳ１信号ループバック用記憶部２，ＤＳ３信号ループバック用記憶部３，選択部４，保護段付き検出部５，ループバック制御部６及びクロック発生部７を備えて構成される。
【０００９】
多重／分離部１は、ＤＳ３Ｃビットパリティ方式に適合するディジタル信号としてのＤＳ３信号と該ＤＳ３信号よりも低速ディジタル信号としてのＤＳ１信号との間で多重／分離処理を施すものである。
ＤＳ１信号ループバック用記憶部２は、多重／分離部１のＤＳ１信号入出力側に介装され、ＤＳ１信号を一旦記憶し、この記憶されたＤＳ１信号を読み出すことにより、ＤＳ１信号を折り返すものである。
【００１０】
ＤＳ３信号ループバック用記憶部３は、多重／分離部１のＤＳ３信号入出力側に介装され、ＤＳ３信号を一旦記憶し、この記憶されたＤＳ３信号を読み出すことにより、入力されてきた信号形式のままＤＳ３信号を折り返すものである。
選択部４は、多重／分離部１からのＤＳ３信号出力及びＤＳ３信号ループバック用記憶部３からのＤＳ３ループバック信号のうちのいずれかを選択するものである。
【００１１】
保護段付き検出部５は、ＤＳ３信号のＣビットからループバック実行／解除情報を複数回検出すると、ループバックを実行又は解除する旨の検出結果を出力するものである。
クロック発生部７は、ＤＳ３信号ループバック用記憶部３のための読み出しクロック，多重／分離部１における多重部用の動作クロックを発生するものであるが、このクロック発生部７は、基準クロック発振部，クロック選択式位相比較部及びクロック発振部を有するＰＬＬ回路として構成されることが好ましい。
【００１２】
尚、クロック選択式位相比較部は、受信クロック及び基準クロック発振部からの基準クロックのうちのいずれかを選択して選択されたクロックについて位相比較出力を出力するものである。
更に、ＤＳ３信号ループバック用記憶部３が、バイポーラ形式のＤＳ３信号を書き込むとともに、バイポーラ形式のままＤＳ３信号を読み出すように構成されていることとしてもよい。
【００１３】
また、ＤＳ３信号ループバック用記憶部への書き込みが、受信クロックに同期した書き込みクロックで実行されるとともに、ＤＳ３信号ループバック用記憶部からの読み出しが、受信クロックに同期した読み出しクロックで実行されるように構成され、且つ、書き込みクロックと読み出しクロックとの位相関係を監視して、書き込みクロックの位相と読み出しクロックの位相との位相差が所定値以下になると、書き込みクロック及び読み出しクロックの一方を強制的に所定量シフトさせるクロック位相調整部を設けてもよい。
【００１４】
また、保護段付き検出部５が、ループバックを実行又は解除する旨の検出結果を保持する検出結果保持部をそなえて構成されるとともに、ループバック制御部６が、ループバックの解除時に保護段付き検出部５での検出状態を強制的にリセットするための強制リセット信号を出力しうるように構成され、且つ、保護段付き検出部５に、ループバック制御部６からの強制リセット信号を受けると、検出結果保持部で保持されている検出結果を強制的にリセットする強制リセット部強制リセット部を備えるようにしてもよい。
【００１５】
他方、本願の信号ループバック装置は、ＤＳ３信号及びＤＳ１信号に限らず、他のディジタル信号に対してもループバックの制御を行なうことができ、この場合は、ループバック部，保護段付き検出部，ループバック制御部を備えるように構成する。
以下、上述の構成の本発明装置を「他の信号ループバック装置」というとすると、図１に示す信号ループバック装置のブロック図を、この他の信号ループバック装置にあてはめるならば、図１中符号３で表記されるＤＳ３信号ループバック用記憶部がループバック部に相当し、図１中符号５で表記される保護段付き検出部が保護段付き検出部に相当し、図１中符号６で表記されるループバック制御部がループバック制御部に相当する。
【００１６】
ここで、ループバック部（図１中符号３参照）は、入力線を通じて入力されてきたディジタル入力信号を一旦記憶し、入力されてきた信号形式のままディジタル入力信号を折り返して出力線へループバックを行なうものである。
保護段付き検出部（図１中符号５参照）は、ディジタル入力信号からループバック実行／解除情報を複数回検出すると、ループバックを実行又は解除する旨の検出結果を出力するものである。
【００１７】
ループバック制御部（図１中符号６参照）は、保護段つき検出部での検出結果に基づいて、ループバック部に対し、ループバックの実行又は解除のための制御を施すものである。
また、ループバック部（図１中符号６参照）が、ディジタル入力信号を一旦記憶する記憶部をそなえ、記憶部への書き込みが、受信クロックに同期した書き込みクロックで実行されるとともに、記憶部からの読み出しが、受信クロックに同期した読み出しクロックで実行されるように構成してもよい。
【００１８】
更に、書き込みクロックと読み出しクロックとの位相関係を監視して、書き込みクロックの位相と読み出しクロックの位相との位相差が所定値以下になると、書き込みクロック及び読み出しクロックの一方を強制的に所定量シフトさせるクロック位相調整部を設けられることもこともできる。
尚、ディジタル入力信号の信号形式がバイポーラ形式であって、記憶部を、バイポーラ形式のディジタル入力信号を書き込むとともに、バイポーラ形式のままディジタル入力信号を読み出すように構成することも実施に際し好適である。
【００１９】
保護段つき検出部（図１中符号５参照）が、ループバックを実行又は解除する旨の検出結果を保持する検出結果保持部をそなえて構成されるとともに、ループバック制御部（図１中符号６参照）が、ループバックの解除時に保護段つき検出部での検出状態を強制的にリセットするための強制リセット信号を出力しうるように構成され、且つ、保護段つき検出部（図１中符号５参照）に、ループバック制御部（図１中符号６参照）からの強制リセット信号を受けると、検出結果保持部で保持されている検出結果を強制的にリセットする強制リセット部が設ける構成により実施をすることも望ましい。
【００２０】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を説明する。
さて、本実施形態にかかる信号ループバック装置は、基幹系に向けて設けられる多重分離装置に敷設される装置であり、例えば、図２１に示すように、電話器５０からの電気信号はＰＣＭ／ＭＵＸ５１により６４ｋＨｚの信号に変換され、更に多重部（ＭＵＸ部）５２により１．５４４ＭＨｚのＤＳ１信号に変換され、多重分離装置５３でＤＳ１入力信号が多重変換され４４．７３６ＭＨｚのＤＳ３信号として基幹系４０をそのままのＤＳ３信号又は、ＳＤＨあるいはＳＯＮＥＴ方式で伝送される。その後は、対向する多重分離装置６３でＤＳ３信号がＤＳ１信号に変換される。
【００２１】
尚、逆に、対向多重分離装置５３からのＤＳ３信号は、基幹系４０を通じ多重分離装置６３でＤＳ１信号に変換され、その後は順次低速信号に変換されて、最終的には電話機へ至る。これにより、双方向に送信が可能となる。勿論、端末は電話機に限らず、コンピュータ端末である場合も、上述のネットワークにおいて、同様の信号処理が行なうことがきる。
【００２２】
また、この対向多重分離装置６３には、ネットワーク監視部（ＮＭ）６４が接続されており、この多重分離装置６３を通じループバックの実行あるいは解除のための信号が基幹系４０を通じて多重分離装置５３へ送ることができるようになっていて、後述する手法で、この多重分離装置５３は、信号ループバックを実行したり、解除したりすることができるようになっている。
【００２３】
これにより、ネットワーク監視部（ＮＭ）６４で遠隔監視が可能になる。
このように、信号ループバック装置は、基幹系に対して信号を多重分離する多重分離装置に設けられていることになる。
図２は、本発明の信号ループバック装置の実施形態を示すブロック図であるが、この図２に示す信号ループバック装置２０は、上述のごとく、多重分離装置（５３，６３）内に組み込まれており、Ｍ１３ＤＭＵＸ／Ｍ１３ＭＵＸ部１１のほかに、ＤＳ１ループバックメモリ回路１２，ＤＳ３ループバックメモリ回路１３，セレクタ１４，ループバック信号検出回路１５，制御部１６及びクロック発生部１７を備えて構成される。
【００２４】
ここで、Ｍ１３ＤＭＵＸ／Ｍ１３ＭＵＸ部１１は、Ｍ１３ＤＭＵＸ部１１−１，Ｍ１３ＭＵＸ部１１−２を備えて構成され、Ｍ１３ＤＭＵＸ部１１−１は、ＤＳ３信号をＤＳ１＊２８ＣＨに分離する機能を有するものであり、Ｍ１３ＭＵＸ部１１−２は、ＤＳ１＊２８ＣＨを北米ＤＳ３信号に多重変換する機能を有するものである。
【００２５】
従って、Ｍ１３ＤＭＵＸ部１１−１とＭ１３ＭＵＸ部１１−２は、ＤＳ３Ｃビットパリティ方式に適合するディジタル信号としてのＤＳ３信号とＤＳ３信号よりも低速ディジタル信号としてのＤＳ１信号との間で多重／分離処理を施す多重／分離部としての機能を有する。
ＤＳ１ループバックメモリ回路１２は、通常の多重変換ＤＳ１データ２８ＣＨとループバック用のＤＳ１データ（出力ＤＳ１信号と同じ）２８ＣＨが入力されて、入力ＤＳ１データを非同期多重変換用の対応するチャネルメモリに書き込み動作を行ない、入力ＤＳ１クロックとマスタクロックから生成したＤＳ１クロックとの間で位相比較を行ない、その結果を非同期スタッフ制御信号としてＭ１３ＭＵＸ部１１−２に渡す事で非同期多重変換を実現するようにしたもので、それゆえ、多重／分離部のＤＳ１信号入出力側に介装され、ＤＳ１信号を一旦記憶し、この記憶されたＤＳ１信号を読み出すことにより、ＤＳ１信号を折り返すためのＤＳ１信号ループバック用記憶部としての機能を備えるものである。
【００２６】
ＤＳ３ループバックメモリ回路１３は、ループバック用のＤＳ３データ（ＤＳ３バイポーラデータ等）を、送られてきたデータ伝送形式と同じ伝送形式で送り返すために一時的に記憶するものである。
ここで、図３は、本発明の実施形態におけるＤＳ３ループバックメモリ回路１３の概略構成を示すブロック図であり、この図３に示すＤＳ３ループバックメモリ回路１３は、メモリ１３−１，パルスジェネレータ１３−２及び位相比較部１３−３を備えて構成される。
【００２７】
メモリ１３−１は、ＤＳ３信号を一旦記憶するものであり、ＤＳ３信号ループバックの際に、ＤＳ３ループバックメモリ回路１３に一時的に入力されてきたＤＳ３信号を保持するものである。
ここで、図４と図５は、メモリ１３−１の一例としてＰ／Ｎバイポーラデータ４ビットメモリ回路を示す図であり、この図４と図５に示すＰ／Ｎバイポーラデータ４ビットメモリ回路（１３−１−１，１３−１−２）は、シフトレジスタ（ｓｈｉｆｔ  ｒｅｇｉｓｔｅｒ）とＯＲ回路及びＡＮＤ回路を備えて構成される。
【００２８】
このＰ／Ｎバイポーラデータ４ビットメモリ回路（１３−１−１，１３−１−２）では、入力ＤＳ３バイポーラ信号を、受信クロックに基づいて生成されたライト（Ｗｒｉｔｅ）パルスのタイミングを基に、順次ストアしていくとともに、一方マスタクロック（送信クロック）に基づいたリード（Ｒｅａｄ）パルスによりシフトレジスタのデータを順次選択する事で読み出しクロック（マスタクロック）に同期したデータを出力するものである。
【００２９】
クロック／パルスに関しては、後述するが、上記を換言すると、Ｐ／Ｎバイポーラデータ（ＤＳ３信号）をメモリ回路内に書き込むタイミングは、受信クロックに基づいて生成されたライトパルスによりデータが書き込まれる一方、メモリ回路からのデータの読み出しタイミングは、マスタクロックに基づいて生成された読み出しタイミングパルスによりデータが読み出される。
【００３０】
更に、別言すれば、後述するメモリ内のフリップフロップ（ＦＦ）に、データを書き込むタイミングは、書き込みタイミングパルスに依存し、メモリ３−１のフリップフロップ（ＦＦ）からデータが読み出される際には、読み出しタイミングパルスに依存する。
パルスジェネレータ１３−２は、ＤＳ３バイポーラ信号をメモリ１３−１に書き込むときのライトパルスや、メモリ１３−１からＤＳ３バイポーラ信号を読み込むためのリードパルスを生成するものであり、このため、パルスジェネレータ１３−２は、例えば、図６に示すように、ライトパルスジェネレータ１３−２−１とリードパルスジェネレータ１３−２−２を備えて構成される。
【００３１】
ここで、ライトパルスジェネレータ１３−２−１は、リングカウンタ（ｒｉｎｇ  ｃｏｕｎｔｅｒ）として構成され、ライトパルスジェネレータ１３−２−１は、書き込みクロックによって書き込みタイミングパルス（ライトパルス）を生成するようになっている。
Ｎ／Ｐバイポーラデータ４ビットメモリ１３−１−１〜２では、各フリップフロップ（ＦＦ）にパルスジェネレータ１３−２から送られてくるライトパルスのタイミングを基に、データが各フリップフロップに順次書き込まれていくようになっている。
【００３２】
一方、リードパルスジェネレータ１３−２−２は、シフトレジスタとゲートを備えてリングカウンタ（ｒｉｎｇ  ｃｏｕｎｔｅｒ）として構成され、リードパルスジェネレータ１３−２−２は、読み出しクロックによってリードパルスを生成するようになっている。
Ｎ／Ｐバイポーラデータ４ビットメモリ１３−１−１〜２では、各フリップフロップ（ＦＦ）にパルスジェネレータ１３−２から送られてくるリードパルスのタイミングを基に、データが各フリップフロップから順次に読み出されていくようになっている。
【００３３】
尚、リードパルスジェネレータ１３−２−２は、位相比較部１３−３からの強制位相調整入力により、読み出し位置を最適な位置に強制的にリセットする事で読み出し位置の調整を行なうようになっている。
位相比較部１３−３は、ライトパルスとリードパルスの位相を監視し、書き込みタイミングに読み出しタイミングが近づいていた場合に、強制位相調整信号（リセット信号）をリードパルスジェネレータ１３−２−２に出力するものである。
【００３４】
ここで、図７は、位相比較部の一例を示す図であり、この図７に示す位相比較部は、４ビットメモリ回路に対応して４つの位相比較回路（１３−３−１〜１３−３−４）を備えて構成される。各位相比較回路（１３−３−１〜１３−３−４）は、３つのフリップフロップ（ＦＦ）を中心に構成されており、位相比較部は、Ｐ／Ｎバイポーラデータ４ビットメモリに対応して、４つの位相調整回路（１３−３−１〜１３−３−４）を備えて構成され、この各位相調整回路は、リードパルスジェネレータ１３−２−２のフリップフロップに対して作用するものである。
【００３５】
換言すると、例えば、位相比較回路１３−３−１は、メモリ１３−１内のフリップフロップＦＦ１に関し、ライトパルスとリードパルスの位相比較を行なうとともに、ライトパルスとリードパルスの位相差が所定値以下になると、フリップフロップＦＦ１からデータを読み出すリードパルスを生成するリードパルスジェネレータに、強制位相調整信号を出力するものである。
【００３６】
ここで、強制位相調整信号を受けた、リードパルスジェネレータは、フリップフロップＦＦ１からデータを読み出すリードパルスの生成を抑止され、強制位相調整信号が解除されると、リードパルスが生成される。
このように、位相比較部１３−３（若しくは各位相比較回路１３−３−１〜４）は、パルスジェネレータ１３−２により生成されるライトパルスとリードパルスとの位相比較を行なうようになっており、書き込みクロックと読み出しクロックとの位相関係を監視して、書き込みクロックの位相と読み出しクロックの位相との位相差が所定値以下になると、書き込みクロック及び読み出しクロックの一方を強制的に所定量シフトさせるクロック位相調整部としての機能を備えるものである。
【００３７】
ここで、図１５，図１６及び図１７は、ＤＳ３ループバックメモリ回路１３の動作を説明するためのタイムチャートである（尚、図１５等において用いるが（１）〜（１６）等の符号は、各図において共通である。）。
図１５は、ＤＳ３ループバックメモリ回路１３の通常動作時を示すタイムチャートであり、この図１５が示すように、入力データ（（Ｐ），（Ｎ）；Ａ〜Ｌ）は、受信クロックを基準として生成されたライトパルス（ＷＥ１〜４）に基づき、シフトレジスタ内のフリップフロップ（ＦＦ１〜４）に順次書き込まれ、一方では送信クロックを基準として生成されたリードパルス（ＲＥ１〜４）に基づきシフトレジスタ内のＦＦ１〜４から順次読み出され、出力データ（（Ｐ），（Ｎ）；Ａ〜Ｌ）として、ループバックが行なわれるようになっている。
【００３８】
一方、図１６は、ライトパルスＷＥ１の直後にリードパルスＲＥ１が位置している場合で、リードパルスＲＥ１がフリップフロップ（ＦＦ１）のデータ変化点に位置する場合ＤＳ３ループバックメモリ回路１３の動作説明するためのタイムチャートである。
この場合において、ＤＳ３ループバックメモリ回路１３内の位相比較部１３−３がリードパルスＲＥ１がデータ変化点にあることを検出することで、強制位相調整信号として、リードパルスＲＥ１のリセットイネーブル信号，リードパルスＲＥ１のリセット信号を出力する。
【００３９】
即ち、経時的に、ライトパルスＷＥ１とリードパルスＲＥ１とがフリップフロップＦＦ１に対して、同じタイミングとなると、リードパルスＲＥ１をシフトすべく、リードパルスＲＥ１のリセットイネーブルを出力し、所望のタイミングでリードパルスＲＥ１を出力する。
パルスジェネレータ内のリードパルスＲＥ１を発生させるリードパルスジェネレータに、リードパルスＲＥ１のリセットイネーブルとリードパルスＲＥ１のリセット出力信号とが強制位相調整入力される。
【００４０】
他方、図１７は、ライトパルスＷＥ１の直前にリードパルスＲＥ１が位置している場合、即ち、フリップフロップＦＦ１に関し、ライトパルスＷＥ１に対してリードパルスＲＥ１がデータの変化点にある状態における、ＤＳ３ループバックメモリ回路１３の動作を説明するためのタイムチャートである。
ライトパルスＷＥ１とリードパルスＲＥ１とが、経時的に同じタイミングで、フリップフロップＦＦ１に入力されることで、リードパルスＲＥ１のリセットイネーブルが出力され、リードパルスＲＥ１とライトパルスＷＥ１のタイミングが重なることから強制位相出力信号が出力され、リードパルスＲＥ１の位相調整が行なわれる。
【００４１】
このようにして、クロックの位相差が所定値以下になるとその一方を強制的に所定量シフトさせることができる。
上述のように、位相比較部１３−３は、ライトパルスとリードパルスとの位相関係を監視して、ライトパルスの位相とリードパルスの位相との位相差が所定値以下になると、ライトパルス，リードパルスの一方を強制的に所定量シフトさせるものであるから、クロック位相調整部としての機能を有する。
【００４２】
ところで、図２に示すセレクタ１４は、Ｍ１３ＭＵＸ部１１−１からのＤＳ３信号出力及びＤＳ３信号ループバックメモリ回路１３からのＤＳ３ループバック信号のうちいずれかを選択するものである。
換言すると、セレクタ１４は、Ｍ１３ＭＵＸ部１１−１からクロックに同期して送られてくるＤＳ３信号出力及びＤＳ３信号ループバックメモリ回路１３から送られてくるＤＳ３ループバック信号のうちいずれかをクロックの切り替えなしに選択するものである。
【００４３】
ループバック信号検出回路１５は、ＤＳ３バイポーラ信号からループバック信号等を検出するものであり、このため、このループバック信号検出回路１５は、図８に示すように、保護回路１５−１，受信判定コード判定部１５−２，受信コード検出保持部１５−３及び強制リセット部１５−４を備えて構成されている。保護回路１５−１は、ＤＳ３  Ｃビットパリティ方式のＤＳ３信号からＣ１３（ループバック実行／解除信号等を行なう旨の信号若しくは情報等を有するＣビット）を検出するものである。Ｃ１３に付加されている所定のコードを検出するに際して、ＤＳ３信号のＣビットからループバック実行／解除情報を複数回検出すると、ループバックを実行又は解除する旨の検出結果を出力するようになっている。
【００４４】
換言すると、保護回路１５−１は、入力ＤＳ３信号の回線品質劣化を考慮し、ある程度のビット誤りを許容するものである。
ここで、図９は、保護回路１５−１の一例を示す図であり、この図９に示す保護回路１５−１は、シリアルパターン検出部１５−１−１，６ビットコードの１０段保持回路１５−１−２，コード一致検出部１５−１−３，検出回路タイミング発生部１５−１−４，７／１０一致カウンタ及び判定部１５−１−５並びに検出コード保持部１５−１−６を備えて構成される。
【００４５】
図９に示す保護回路１５−１は、入力ＤＳ３信号（ループバック制御信号）を受信クロックに同期して入力し、ＤＳ３フレーム上のＣ１３位置を示すタイミングパルス（ＦＴＩＭＥタイミングパルス，図中「ＴｉＭＦＥＡＣ」と表記）にて必要なＦＥＡＣビットを抽出するようになっている。
抽出されたＦＥＡＣビットは、シリアルパタン検出部１５−１−１に入力され、１６ビットシリアルデータ単位で“１１１１１１１１０ｘｘｘｘｘｘ０”（最左が先，ｘ：不定）を監視する事でコードの先頭を判定すると同時に６ビットコード“ｘｘｘｘｘｘ”をパラレルに変換し（図中太線に６パラと表記）、６ビットパラレルコード１０段保持回路１５−１−２に入力されるようになっている。
【００４６】
６ビットパラレルコード１０段保持回路１５−１−２の出力は、コード一致検出部１５−１−３にて検出回路タイミング発生部１５−１−４の制御により１回目〜１０回目まで順次コードの一致／不一致を検出し、その結果を７／１０一致カウンタ及び判定部１５−１−５に入力するようになっている。尚、図９中の太線は、同様に６パラレル信号を意味するものである。
【００４７】
ここで、図９の第一検出回路タイミング発生回路１５−１−４−Ａと図１０に第二検出回路タイミング発生回路１５−１−４−Ｂとは、併せて検出回路タイミング発生部１５−１−４として機能するものである。
検出回路タイミング発生回路１５−１−４−Ａは、入力ＤＳ３信号からシリアルパターン検出部１５−１−１で検出されたときは、検出するコードを個別に捉えて、一致カウンタ及び判定部において、これから１０回連続して入ってくるコードの検出を図るタイミングを所望のときに発生させるものである。
【００４８】
一方、検出回路タイミング発生回路１５−１−４−Ｂは、検出回路タイミング発生回路１５−１−４−Ａのタイミング発生の開始から７／１０一致カウンタ及び判定部等でコードを１０個検出するためのタイミングを図るものである。１０回中７回以上一致するまでは、コード一致検出部１５−１−３は、最新コードとの比較によって一致／不一致判定するものである。
【００４９】
検出コードが７回以上一致した場合、その受信コードを検出コード保持部１５−１−６で保持し、ループバック実行判定部１５−２−Ａとループバック解除判定部１５−２−Ｂ及び受信コード判定部１５−２に保持コードとして入力するようになっている（図９に示すように、７／１０一致カウンタ及び判定部１５−１−５，検出コード保持部１５−１−６の検出結果は、図１１及び図１２に示すように、ループバック実行判定部１５−２−Ａとループバック解除判定部１５−２−Ｂ及び受信コード判定部１５−２に保持コードとして入力される（図１１に示す端子（符号「Ｃ」を表記）や図１２の端子（符号「Ｃ′」，「Ｃ″」と表記）に検出結果が、検出コード保持部１５−１−６から送られてくる。）。
【００５０】
尚、ここで、多図にわたって図中に表記されている同じ符号等は、共通して用いられている。
受信コード判定部１５−２は、保護回路１５−１にＤＳ３信号から抽出され、且つ、検出されたコードの判定を行なうものである。
ここで、図１１は、受信コード判定部１５−２の実施例を示す図であり、この図１２に示す受信コード判定部１５−２は、検出コードがＦＥＡＣコード（▲１▼Ａｌａｒｍ  ａｎｄ  Ｓｔａｔｕｓ，▲２▼Ｉｎ  Ｂａｎｄ  Ｌｏｏｐ  Ｂａｃｋ，▲３▼ＵＮＡＳＳＩＧＥＤ  ＣＯＤＥ）として具体的にいかなるコードかを判定するものであり、一方、図１２も、受信コード判定部１５−２を示すもので、この図１１に示す受信コード判定部１５−２は、ループバックの実行又は解除のコードか否かを判定するようになっている。
【００５１】
図１１及び図１２の入力端（端子「Ｃ」）からは、図９に示す保護回路１５−１の一致カウンタ及び判定部からの検出コードが入力され、図１１に示すループバック実行判定部１５−２−Ａでループバック実行のコードが検出されると、その検出結果を図１２に示す端子Ａから受信コード検出保持部１５−３に入力する、一方、ループバック解除判定部１５−２−Ｂでループバック解除のコードが検出されると、その検出結果を図１２に示す端子Ｂから受信コード検出保持部１５−３に入力するようになっている。
【００５２】
即ち、ループバック実行判定部１５−２−Ａは、“１１１０００”を検出し、ループバック解除判定部１５−２−Ｂは“００１１１０”を検出するものである。その検出結果は、受信コード検出保持部１５−３に入力され、ループバックの検出／解除条件として使用される。
他方、受信コード判定部１５−２は、受信コードをデコードして受信コード検出保持部１５−３に受信コードを入力するようになっている。
【００５３】
受信コード検出保持部１５−３は、判定されたコードを保持するものである。ここで、図１２は、受信コード検出保持部１５−３の実施例を示す図であり、この図１２に示す受信コード検出保持部１５−３は、受信コード毎に（例えば、チャネル個別に）保持することができるようになっている。
受信コード検出保持部１５−３は、ループバックを実行又は解除する旨の検出結果を保持する検出結果保持部としての機能を備えるものである。
【００５４】
即ち、受信コード検出保持部１５−３では、６２種類の“独立した検出結果保持回路”を備え受信結果を保持する機能を持つようになっている。
受信コード検出保持部１５−３の出力は、独立した出力として、ＮＭインタフェース部１６−１に通知する。
換言すると、受信コード判定部１５−２及び受信コード検出保持部１５−３チャネル毎に送出されてくるループバック実行／解除信号を共通のハードウェアでチャネル個別に独立に検出するものであり、チャネル個別に検出コードを保持するものである。
【００５５】
強制リセット部１５−４は、ＮＭインタフェース部１６−１からの信号に基づき受信コード検出保持部１５−３で保持されているコードを解除するものである。
強制リセット部１５−４は、ループバック制御部６からの強制リセット信号を受けると、検出結果保持部で保持されている検出結果を強制的にリセットする強制リセット部としての機能を備えるものである。
【００５６】
ここで、図１３は、強制リセット部１５−４を示す図であり、この図１３が示す強制リセット部１５−４は、ＮＭインタフェース部１６−１からの制御信号に基づきコードを保持している状態の解除を行なうものである。
また、リセットタイミング乗せ換え部１５−４−１では、ＮＭインタフェース部１６−１から入力される複数の“リセット制御信号”を処理しやすいようにマスタクロックであるＤＳ３入力クロックに乗せ換える機能を持つようになっている。
【００５７】
マスタクロックに乗せ換えられた“リセット制御信号”は、受信コード検出保持回路１５−３に入力され、対応する受信コード検出保持回路のリセット制御を行なうようになっている。
尚、ＮＭインタフェース部１６−１からのループバック実行／解除制御信号は、ループバック信号検出回路にも接続され、解除信号によって対応するループバック信号検出回路を初期化する機能を持つ。即ち、受信コード検出保持コード１５−３で保持されているコードを解除するようになっている。
【００５８】
従って、ループバック信号検出回路１５は、ＤＳ３信号のＣビットからループバック実行／解除情報を複数回検出すると、ループバックを実行又は解除する旨の検出結果を出力する保護段つき検出部としての機能を有するものである。
制御部１６は、ＮＭインタフェース部１６−１とネットワーク監視装置（ＮＭ）１６−２とにより構成されるものである。
【００５９】
ＮＭインタフェース部１６−１は、ループバック検出回路１５でコードが検出された場合に、そのコードをネットワーク監視装置（ＮＭ）１６−２に通知するものであるとともに、ネットワーク監視装置（ＮＭ）１６−２からの制御信号をループバック信号検出回路１５やＤＳ１ループバック回路に通知するものであり、ネットワーク監視装置（ＮＭ）１６−２と各回路（１２，１３，１５，１７等）間の接続機器である。
【００６０】
制御部１６−２は、ＤＳ３信号のＣ１３のフレームに付加されている情報，コードに基づいてループバックの実行又は解除のための制御を施すものである。
ここで、図１８は、ネットワーク監視装置（ＮＭ）１６−２でのループバック制御の手順例を示すフローチャートであり、１つのコードに着目して制御ステップを説明する。
【００６１】
ネットワーク監視装置（ＮＭ）１６−２でループバック制御がスタートとすると、ループバック信号検出回路１５で検出されるコードがループバック実行コードか否かを監視し（ステップＳ１）、ループバック実行コードが検出されないなら以後監視をし続ける。一方、ループバック実行コードが検出されるループバック制御コマンドを実行する用になっている（ステップＳ２）。
【００６２】
換言すると、コードに対応するチャネルをループバック制御すべく、そのチャネルのネットワーク監視装置（ＮＭ）１６−２内のアドレスを指定し、ループバック実行のコマンドを実行する。
ここで、ネットワーク監視装置（ＮＭ）１６−２は、ループバック実行のコマンドを実行すると、その旨をＮＭインタフェース部１６−１を通じてループバック信号検出回路１５，ＤＳ１ループバックメモリ回路１２等に通知するようになっている。
【００６３】
かたやループバックを実行後は、そのループバックを解除するコードを監視する、換言すると、ループバック信号検出回路１５で、ループバック解除コードが検出されているか監視するようになっており、ループバック解除コードが検出されないなら以後解除コードの監視をし続ける（ステップＳ３）。一方、ループバック解除コードが検出される際には、ループバック制御コマンドを解除する用になっている（ステップＳ５）。
【００６４】
即ち、コードに対応するチャネルのループバック制御すべく、そのチャネルのネットワーク監視装置（ＮＭ）内のアドレスを指定し、ループバック解除のコマンドを実行する。  ここで、ネットワーク監視装置（ＮＭ）１６−２は、ループバック解除のコマンドを実行すると、その旨をＮＭインタフェース部１６−１を通じてループバック信号検出回路１５，ＤＳ１ループバックメモリ回路１２等に通知するようになっている。
【００６５】
ループバック解除の旨の信号を受けた検出コード保持回路１５−３は、保持しているループバック実行のコードを解除（リセット）するようになっている。
他方、ループバック実行の制御後ループバックの解除コードが検出されないときは、ネットワーク監視装置（ＮＭ）１６−２は、ループバック解除コードを監視する他、ループバック実行状態を監視するようになっている（ステップＳ４）。
【００６６】
即ち、ループバック実行後に、解除する所望の要件（例えば実行後の時間監視）を具備するかを監視する。ループバック実行状態を監視して、解除するための所望の要件を具備するときに、ネットワーク監視装置（ＮＭ）１６−２は、検出コード保持回路１５−３で保持されているループバック実行コードを強制的にリセット（解除）するために強制リセット部１５−４にＮＭインタフェース部１６−１を通じて、その旨の信号を出力する一方、解除の要件を具備するに至らない場合には、ループバック実行状態を監視し続けるようになっている（ステップＳ４）。
【００６７】
尚、ループバック実行状態監視によりループバックの解除のコマンドが実行されたとき（ステップＳ４からステップ５）は、ループバック解除コードの監視は終了する。
このように、ＮＭインタフェース部１６−１とネットワーク監視装置（ＮＭ）１６−２を備える制御部１６は、ループバックの実行後所定の要件を具備するに至った場合は、ループバックの実行を解除するための制御を施す機能を備えるものであるとともに、ループバックの解除時に保護段付き検出部での検出状態を強制的にリセットするための強制リセット信号を出力しうるループバック制御部としての機能を備えるものである。
【００６８】
ここで、付言しておくが、先にも述べたが、図１８に示すフローチャートは、１つのコードに対する制御部１６でのループバック制御手順を示すものである。換言すると、各チャネル毎に、ループバック実行／解除のコード（全チャネルループバック制御を行なうときは、その旨のコード又は、ある特定のチャネルループバック制御を行なうときは、その旨のコード）を制御部で図１８の如く監視が行なわれるようになっている。
【００６９】
クロック発生部１７は、ＤＳ３信号ループバックメモリ回路１３のための読み出しクロック及び多重部であるＭ１３ＭＵＸ部１１−２の動作クロックを発生するものである。
ここで、図１４は、クロック発生部１７の一例を示す図であり、この図１４に示すクロック発生部１７は、ＸＯ（通常基準クロック発生部）１７−１，クロック選択回路１７−２及び電圧制御発振器としての送信クロック発信部（ＶＣＸＯ）１７−３を備えて構成される。
【００７０】
ここで、クロック選択回路１７−２は、セレクタ回路１７−２−１，位相比較回路１７−２−２，ローパスフィルタ（ＬＰ）１７−２−３を備えて構成され、ＸＯ（通常基準クロック発生部）１７−１，クロック選択回路１７−２とともにＰＬＬ回路（Ｐｈａｓｅ−Ｌｏｃｋｅｄ  Ｌｏｏｐ）を構成するものである。
セレクタ回路１７−２−１は、ＮＭインタフェース部１６−１からの信号に基づいて、受信クロックか送信（マスタ）クロックの何れかを選択するものである。即ち、セレクタ回路１７−２−１は、メモリ１３−１にデータを書き込む際には受信クロックを、一方、メモリ１３−１からデータを読み込む際には送信クロックを選択するようになっている。
【００７１】
即ち、セレクタ回路１７−２−１は、送信クロック発信にＶＣＸＯを用い位相比較の為の基準タイミングを切り替え可能としたものである。
換言すると、クロック選択回路１７−２は、受信クロックを基準クロックとして選択し、送信クロック源である外部ＶＣＸＯの位相比較を行ない、ＰＬＬ回路内をフィードバックさせることで、基準クロックと外部ＶＣＸＯのクロックを同期させることができるようになっている。
【００７２】
尚、ループバック制御信号等は、ＦＥＡＣ（ＦＥＡＣ；Ｆａｒ  Ｅｎｄ  Ａｌａｒｍ  ａｎｄ  Ｃｏｎｔｒｏｌ）コードとして伝送され、ＦＥＡＣコードは、ＤＳ３フレーム中のＣビット（Ｃ１３）のタイムスロットを使用し、１６ビットで示される。このＦＥＡＣコードは、３つに分類され、▲１▼Ａｌａｒｍ  ａｎｄ  Ｓｔａｔｕｓ（優先度順位），▲２▼Ｉｎ  Ｂａｎｄ  Ｌｏｏｐ  Ｂａｃｋ（ループバック信号），▲３▼ＵＮＡＳＳＩＧＮＥＤ  ＣＯＤＥである。
【００７３】
図２０（Ａ）は、ＤＳ３  Ｃビットパリティ方式のデータの伝送形態を簡略して示す図であり、この図２０（Ａ）が示すように、ＦＥＡＣコードは、同一コード（例えば、図中では「Ａ」あるいは「Ｂ」で表記される。）を１０回連続挿入して伝送することとなっており、ＦＥＡＣコードの挿入が無い場合には、アイドル（Ｉｄｌｅ）コード“１”を挿入する。
【００７４】
図２０（Ｂ）もＤＳ３  Ｃ−ビットパリティ方式のデータの伝送形態を簡略して示す図であり、この図２０（Ｂ）が示すように、▲２▼ループバック信号は、先ずループバック実行“１１１１１１１１  ０１１１００００”か解除“１１１１１１１１  ０００１１１００”を１０回送出した後、目的の制御実行チャネル（ＣＨ）＃１を指定するコードを１０回送出する。つまり、ループバック信号は合計２０回分のコードを使って判定される。
【００７５】
尚、図２０（Ｂ）は、ループバック実行（図中「実」と表記されいる。）を１０回送出した後に、目的の制御チャネル（ＣＨ）を指定するコード（図中では、例えば「♯１」と表記されている。）を１０回送出した例が示されている。
図２０（Ｃ）もＤＳ３  Ｃビットパリティ方式のデータの伝送形態を簡略して示す図であり、この図２０（Ｃ）が示すように、▲１▼と▲３▼のＦＥＡＣコードよりも、▲２▼ループバック信号のコード挿入を優先する。
【００７６】
このように、ＦＥＡＣコードのうちのループバック信号は、ループバック実行か解除を１０回送出した後、目的の制御チャネルを指定するコードを１０回送出することがわかる。
上述の構成により、ＤＳ３信号のＣ１３にコード（情報）が付加されている場合は、保護回路１５−１において連続して所定回数（例えば１０回中７回）同じコードが検出された場合には、そのコードを受信コード判定部１５−２に送り如何なるコードかを判別する。
【００７７】
受信コード判定部１５−２においては、保護回路１５−１から送られてきたコードをデコードして、判別する。
コードを判別するとそのコードは、受信コード検出保持部１５−３において保持されるとともに、ＮＭインタフェース部１６−１に通知される。
ここで、ループバックの実行をすべき旨のコード若しくは通知を受けたネットワーク監視装置（ＮＭ）１６−２は、ＮＭインタフェース部１６−１を通じて、ループバック信号検出回路１５，ＤＳ３ループバックメモリ回路１３若しくはＤＳ１ループバックメモリ回路１２，セレクタ１４及びクロック発生部１７にループバック実行信号を送る。
【００７８】
ＮＭインタフェース部１６−１からＤＳ３ループバック実行の信号を受けたＤＳ３ループバックメモリ回路１３は、位相比較部によるライトパルスとリードパルスとの位相を比較する監視の下、パルスジェネレータからのライトパルスにより、ＤＳ３信号のデータを４ビットメモリに記憶させ、その４ビットメモリに記憶されたデータが、リードパルスに基づいて読みだされることでループバックの実行が行なわれる。
【００７９】
ＤＳ３ループバック実行の信号を受けたクロック発生部１７のセレクタ回路１７−２−１は、ＤＳ３信号からのデータをメモリ３−１に書き込む際に、基準クロックとして受信クロックを選択する一方、メモリからデータを読み込む際には、基準クロックとして送信クロックを選択する。
ＤＳ３ループバック実行の信号を受けたセレクタ１４は、セレクタ回路はＤＳ３ループバック信号側を選択する。
【００８０】
また、ＮＭインタフェース部１６−１からＤＳ３信号ループバックの解除をすべき旨の信号を検出したときは、ＤＳ３信号のループバック解除をＤＳ３ループバックメモリ回路１３に対して指示する。ＤＳ３ループバックメモリ回路１３は、指示に従いＤＳ３入力信号の折り返しを止め、出力ＤＳ３信号を選択してＭ１３ＭＵＸ部１１−２の出力線を選択することで、ＤＳ３信号のループバックを解除する。
【００８１】
さらに、ＤＳ３ループバックの解除の信号を受けたループバック信号検出回路１５は、その解除するループバックに対応するループバック信号検出回路に保持されているループバック実行に対応するコードを解除（リセットする）する。
一方、ＤＳ１信号のループバックの実行／解除の制御として、例えば、ＤＳ１ＣＨ＃１（チャネル＃１）の実行信号がループバック信号検出回路１５で検出された場合、ネットワーク監視装置（ＮＭ）１６−２は、ＮＭインタフェース部１６−１を通じて、ＤＳ１ＣＨ＃１のループバック実行をＤＳ１ループバックメモリ回路１２に対して指示する。ＤＳ１ループバックメモリ回路１２は、指示に従いＤＳ１出力信号＃１を折り返しＭ１３ＭＵＸ部１１−２に入力する事で、ＤＳ１信号のループバックを実現する。
【００８２】
また、ループバック信号検出回路１５で、Ｃビットからループバックの実行／解除信号監視を常時行なっているので、ＤＳ１ＣＨ＃１のループバックの解除信号を検出した場合、ＮＭインタフェース部１６−１は、ＤＳ１ＣＨ＃１のループバック解除をＤＳ１ループバックメモリ回路１２に対して指示する。ＤＳ１ループバックメモリ回路１２は、ネットワーク監視装置（ＮＭ）１６−２の指示に従いＤＳ１出力信号＃１の折り返しを止め、入力ＤＳ１信号ＣＨ＃１を選択してＭ１３ＭＵＸ部１１−２に入力する事で、ＤＳ１信号のループバックを解除する。
【００８３】
ところで、ループバック信号検出回路１５で、ループバックを実行すべき旨のコードを検出した後において、ループバックを解除すべき旨のコードが検出されない場合には、ソフトウェアの制御により強制的にループバック実行に対応するコードを解除する。
即ち、ネットワーク監視装置（ＮＭ）１６−２は、ＮＭインタフェース部１６−１を通じて、ループバックを解除するよう強制リセット部１５−４に信号を出すことでループバックの解除が行なわれる。
【００８４】
更に、ループバック信号でないＦＥＡＣ（▲１▼Ａｌａｒｍ  ａｎｄ  Ｓｔａｔｕｓ，▲３▼ＵＮＡＳＳＩＧＥＤ  ＣＯＤＥ）コードに対しても、受信コード検出保持部１５−３でコードが保持されている状態を解除するように、強制リセット部１５−４へＮＭインタフェース部１６−１からその信号が出力され、リセットが行なわれる。
【００８５】
ここで、図１９は、ＦＥＡＣ（▲１▼Ａｌａｒｍ  ａｎｄ  Ｓｔａｔｕｓ；図１９において「Ａコード」と表記する。，▲３▼ＵＮＡＳＳＩＧＥＤ  ＣＯＤＥ；図１９中において「Ｂコード」と表記する。）コードの受信コード検出保持部１５−３と強制リセット部１５−４との関連における制御部１６との制御動作を簡略化して示すタイムチャートでである。
【００８６】
図１９（Ａ），（Ｂ）は、ループバック信号検出保護回路１５でのＦＥＡＣコードの受信状態を示すタイムチャートであり、受信コード判定部１５−２において、ＦＥＡＣ（▲１▼Ａｌａｒｍ  ａｎｄ  Ｓｔａｔｕｓ，▲３▼ＵＮＡＳＳＩＧＥＤ  ＣＯＤＥ）コードが検出されると、受信コード検出保持部１５−３において、制御部１６によるリードアクセス（図１９（Ｃ）中の点線矢印）が来るまで、検出されたコードを保持しておき（図１９（Ａ），（Ｂ））、制御部１６がコードをリードアクセスする際に、そのコード受信が続いていたなら受信コード検出保持部１５−３でそのコードを次のリードアクセスまで保持し（図１９（Ｄ））、一方、リードアクセスを行なう際に、そのコードが受信されていないときは、そのコードを保持する状態を解除する（図１９（Ｅ））。即ち、制御部１６からの強制リセット部１５−４へ、リセット信号が出力される。
【００８７】
このように、本発明にかかる信号ループバック装置２０によれば、ＤＳ３Ｃビットパリティ方式に適合するディジタル信号としてのＤＳ３信号とＤＳ１信号との間で多重／分離処理を施すＭ１３ＭＵＸ部１１−１，Ｄ１３ＭＵＸ部１１−２と、Ｍ１３ＭＵＸ部１１−１，Ｄ１３ＭＵＸ部１１−２のＤＳ１信号入出力側に介装され、ＤＳ１信号を一旦記憶し、この記憶されたＤＳ１信号を読み出すことにより、ＤＳ１信号を折り返すためのＤＳ１ループバックメモリ回路１２と、Ｍ１３ＭＵＸ部１１−１，Ｄ１３ＭＵＸ部１１−２のＤＳ３信号入出力側に介装され、ＤＳ３信号を一旦記憶し、この記憶されたＤＳ３信号を読み出すことにより、入力されてきた信号形式のままＤＳ３信号を折り返すＤＳ３ループバックメモリ回路１３と、Ｍ１３ＭＵＸ部１１−１，Ｄ１３ＭＵＸ部１１−２からのＤＳ３信号出力及びＤＳ３ループバックメモリ回路１３からのＤＳ３ループバック信号のうちのいずれかを選択するセレクタ７と、ＤＳ３信号のＣビットからループバック実行／解除情報を複数回検出すると、ループバックを実行又は解除する旨の検出結果を出力するループバック信号検出回路１５と、ループバック信号検出回路１５での検出結果に基づいて、ＤＳ１ループバックメモリ回路１２，ＤＳ３ループバックメモリ回路１３及びセレクタ１４に対し、ループバックの実行又は解除のための制御を施す制御部１６とをそなえることにより、回線エラー（品質劣化）状態でも、ループバック実行／解除が確実に実行できることにより、ループバックの誤制御が防止できるとともに、出力波形の歪みの要因である論理回路（ハードウェア）を１つ（共通）にする事によって、出力波形の歪みをループバックの実行／未実行状態によらず出力波形を一定とすることをもできる。
【００８８】
ループバック信号検出回路１５が、ループバックを実行又は解除する旨の検出結果を保持する検出コード保持部をそなえて構成されるとともに、ループバック制御部が、ループバックの解除時に保護段つき検出部での検出状態を強制的にリセットするための強制リセット部１５−４を備えて構成され、且つ、ループバック信号検出回路１５に、ループバック制御部からの強制リセット信号を受けると、検出コード保持部で保持されている検出結果を強制的にリセットする強制リセット部が設けられているので、回線エラー（品質劣化）状態でも、ループバック実行／解除が確実に実行できるとともに、ループバック制御を解除しないまま対向局（制御局）が故障するなど異常状態でもソフトウェア制御により検出回路の初期化が出来る事により、ループバックの誤制御を防止できる。
【００８９】
更に、メモリ３−１にて、Ｐ／Ｎバイポーラデータをそのまま記憶することから、ループバックする入力ＤＳ３信号を復号回路を用いる事無く、論理的バイポーラ信号そのまま折り返すことも実現できる。
また、位相比較部の作用により、常時書き込みタイミングの中央付近に読み出しタイミングが位置するようになり、電源変動や温度変動によってクロック変動が発生しても、読み出しデータの欠落を防止することができる。
【００９０】
尚、本願の信号ループバック装置は、ＤＳ３信号とＤＳ１信号をループバックする装置に限定されるものではなく、その他の通信信号（ディジタル信号）にも同様にして適応することができる。
更に、本願の信号ループバック装置の実施に際して、付言すると、ＤＳ３信号のＣ１３に付加されているＦＥＡＣコードがループバックコードでない場合においては、ループバックメモリ回路，Ｄ１３ＭＵＸ部，Ｍ１３ＭＵＸ部等は必ずしも必要ではなく、このような場合でも、信号の誤検出を十分に防止することができるなどの利点がある。
【００９１】
【発明の効果】
以上詳述したように、本発明の信号ループバック装置は、ＤＳ３Ｃビットパリティ方式に適合するディジタル信号としてのＤＳ３信号とＤＳ３信号よりも低速ディジタル信号としてのＤＳ１信号との間で多重／分離処理を施す多重／分離部と、多重／分離部のＤＳ１信号入出力側に介装され、ＤＳ１信号を一旦記憶し、この記憶されたＤＳ１信号を読み出すことにより、ＤＳ１信号を折り返すためのＤＳ１信号ループバック用記憶部と、多重／分離部のＤＳ３信号入出力側に介装され、ＤＳ３信号を一旦記憶し、この記憶されたＤＳ３信号を読み出すことにより、入力されてきた信号形式のままＤＳ３信号を折り返すＤＳ３信号ループバック用記憶部と、多重／分離部からのＤＳ３信号出力及びＤＳ３信号ループバック用記憶部からのＤＳ３ループバック信号のうちのいずれかを選択する選択部と、ＤＳ３信号のＣビットからループバック実行／解除情報を複数回検出すると、ループバックを実行又は解除する旨の検出結果を出力する保護段つき検出部と、保護段つき検出部での検出結果に基づいて、ＤＳ１信号ループバック用記憶部，ＤＳ３信号ループバック用記憶部及び選択部に対し、ループバックの実行又は解除のための制御を施すループバック制御部とをそなえて構成されているので、回線エラー（品質劣化）状態でも、ループバック実行／解除が確実に実行できることにより、ループバックの誤制御が防止できる利点があるとともに、多重／分離部からのＤＳ３信号出力及びＤＳ３信号ループバック用記憶部からのＤＳ３ループバック信号のうちのいずれかを選択する選択部により、クロックを切り替えることなく信号出力することができるので、出力波形の変動がなく、ループバックの実行／未確定状態によらず出力波形を一定とすることをもできる利点もある。
【００９２】
また、ＤＳ３信号ループバック用記憶部のための読み出しクロック，多重／分離部における多重部用の動作クロックを発生するクロック発生部をそなえ、クロック発生部が、基準クロック発振部と、受信クロック及び基準クロック発振部からの基準クロックのうちのいずれかを選択して選択されたクロックについて位相比較出力を出力するクロック選択式位相比較部と、クロック選択式位相比較部からの位相比較出力に応じて読み出しクロック又は動作クロックを出力するクロック発振部とを有するＰＬＬ回路として機能するので、ＤＳ３信号ループバック用記憶部のための読み出しクロックの発生部と多重／分離部における多重部用の動作クロックの発生部を共有化して、装置の簡素化を図ることができる。
【００９３】
また、ＤＳ３信号の信号形式がバイポーラ形式であって、ＤＳ３信号ループバック用記憶部は、バイポーラ形式のＤＳ３信号を書き込むとともに、バイポーラ形式のままＤＳ３信号を読み出すことができるので、ループバックする入力ＤＳ３信号を復号回路を用いる事無く、論理的バイポーラ信号そのまま折り返すことが実現できる利点もある。
【００９４】
更に、ＤＳ３信号ループバック用記憶部への書き込みが、受信クロックに同期した書き込みクロックで実行されるとともに、ＤＳ３信号ループバック用記憶部からの読み出しが、受信クロックに同期した読み出しクロックで実行されるように構成され、且つ、書き込みクロックと読み出しクロックとの位相関係を監視して、書き込みクロックの位相と読み出しクロックの位相との位相差が所定値以下になると、書き込みクロック及び読み出しクロックの一方を強制的に所定量シフトさせるクロック位相調整部が設けられるので、電源変動や温度変動によってクロック変動が発生しても、読み出しデータの欠落を防止できる利点もある。
【００９５】
また、保護段つき検出部が、ループバックを実行又は解除する旨の検出結果を保持する検出結果保持部をそなえて構成されるとともに、ループバック制御部が、ループバックの解除時に保護段つき検出部での検出状態を強制的にリセットするための強制リセット信号を出力しうるように構成され、且つ、保護段つき検出部に、ループバック制御部からの強制リセット信号を受けると、検出結果保持部で保持されている検出結果を強制的にリセットする強制リセット部が設けられているので、回線エラー（品質劣化）状態でも、ループバック実行／解除が確実に実行できるとともに、ループバック制御を解除しないまま対向局（制御局）が故障するなど異常状態でもソフトウェア制御により検出回路の初期化が出来る事により、ループバックの誤制御を確実に防止できる利点がある。
【００９６】
また、入力線を通じて入力されてきたディジタル入力信号を一旦記憶し、入力されてきた信号形式のままディジタル入力信号を折り返して出力線へループバックしうるループバック部と、ディジタル入力信号からループバック実行／解除情報を複数回検出すると、ループバックを実行又は解除する旨の検出結果を出力する保護段つき検出部と、保護段つき検出部での検出結果に基づいて、ループバック部に対し、ループバックの実行又は解除のための制御を施すループバック制御部とをそなることにより、回線エラー（品質劣化）状態でも、ループバック実行／解除を確実に実行できることにより、ループバックの誤制御が防止できる利点があるとともに、出力波形の歪みの要因である論理回路を１つにする事によって、出力波形の歪みをループバックの実行／未確定状態によらず一定とすることをもできる利点がある。
【００９７】
また、ループバック部が、ディジタル入力信号を一旦記憶する記憶部をそなえ、記憶部への書き込みが、受信クロックに同期した書き込みクロックで実行されるとともに、記憶部からの読み出しが、受信クロックに同期した読み出しクロックで実行されるので、データの損失を防止することができる利点がある。
【００９８】
更に、書き込みクロックと読み出しクロックとの位相関係を監視して、書き込みクロックの位相と読み出しクロックの位相との位相差が所定値以下になると、書き込みクロック及び読み出しクロックの一方を強制的に所定量シフトさせるクロック位相調整部が設けられるので、電源変動や温度変動によってクロック変動が発生しても、読み出しデータの欠落を防止できる利点もある。
【００９９】
また、ディジタル入力信号の信号形式がバイポーラ形式であって、記憶部は、バイポーラ形式のディジタル入力信号を書き込むとともに、バイポーラ形式のままディジタル入力信号を読み出すので、ループバックする入力ＤＳ３信号を復号回路を用いる事無く、論理的バイポーラ信号そのまま折り返すことが実現できる利点もある。
【０１００】
また、保護段つき検出部が、ループバックを実行又は解除する旨の検出結果を保持する検出結果保持部をそなえて構成されるとともに、ループバック制御部が、ループバックの解除時に該保護段つき検出部での検出状態を強制的にリセットするための強制リセット信号を出力しうるように構成され、且つ、保護段つき検出部に、ループバック制御部からの該強制リセット信号を受けると、検出結果保持部で保持されている検出結果を強制的にリセットする強制リセット部が設けられていることにより、回線エラー（品質劣化）状態でも、ループバック実行／解除を確実に実行できるとともに、ループバック制御を解除しないまま対向局（制御局）が故障するなど異常状態でもソフトウェア制御により検出回路の初期化が出来る事により、ループバックの誤制御を防止できる利点がある。
【図面の簡単な説明】
【図１】本発明の原理ブロック図である。
【図２】本発明の一実施形態を示すブロック図である。
【図３】    本発明の一実施形態におけるＤＳ３ループバックメモリ回路を示すブロック図である。
【図４】本発明の一実施形態におけるＮバイポーラデータ４ビットメモリを示す図である。
【図５】本発明の一実施形態におけるＰバイポーラデータ４ビットメモリを示す図である。
【図６】本発明の一実施形態におけるパルスジェネレータを示す図である。
【図７】本発明の一実施形態における位相比較部を示す図である。
【図８】本発明の一実施形態におけるループバック信号検出回路のブロック図である。
【図９】本発明の一実施形態における保護回路の要部構成を示す図である。
【図１０】本発明の一実施形態における第二検出回路タイミング発生回路を示す図である。
【図１１】本発明の一実施形態におけるループバック実行／解除判定部を示す図である。
【図１２】本発明の一実施形態における受信コード判定部及び受信コード検出保持部を示す図である。
【図１３】本発明の一実施形態における強制リセット部を示す図である。
【図１４】本発明の一実施形態におけるクロック発生部を示す図である。
【図１５】本発明の一実施形態におけるループバック回路の動作を説明するためのタイムチャートである。
【図１６】本発明の一実施形態におけるループバック回路の動作を説明するためのタイムチャートである。
【図１７】本発明の一実施形態におけるループバック回路の動作を説明するためのタイムチャートである。
【図１８】本発明の一実施形態における制御部の制御要領を説明するためのフローチャートである。
【図１９】（Ａ〜（Ｅ）は、本発明の一実施形態におけるＦＥＡＣコードに対するＮＭインタフェース部の制御動作を簡略化して示すタイムチャートである。
【図２０】（Ａ）〜（Ｃ）は、ＤＳ３  Ｃビットパリティ方式におけるＣ１３コードの伝送の動作を示す図である。
【図２１】本発明の一実施形態を適用したネットワークを簡略化して示す図である。
【符号の説明】
１  多重／分離部
１１  Ｍ１３ＤＭＵＸ／Ｍ１３ＭＵＸ部
１１−１  Ｍ１３ＤＭＵＸ部
１１−２  Ｍ１３ＭＵＸ部
２  ＤＳ１信号ループバック用記憶部
１２  ＤＳ１ループバックメモリ回路
３  ＤＳ３信号ループバック用記憶部
１３  ＤＳ３ループバックメモリ回路
１３−１  メモリ
１３−１−１  Ｎバイポーラデータ４ビットメモリ
１３−１−２  Ｐバイポーラデータ４ビットメモリ
１３−２  パルスジェネレータ
１３−２−１  ライトパルスジェネレータ
１３−２−２  リードパルスジェネレータ
１３−３  位相比較部
１３−３−１〜４  位相比較回路
４  選択部
１４  セレクタ（ＳＥＬ）
５  保護段付き検出部
１５  ループバック信号検出回路
１５−１  保護回路
１５−１−１  シリアルパターン検出部
１５−１−２  ６ビットコードの１０段保持回路
１５−１−３  コード一致検出部
１５−１−４  検出回路タイミング発生部
１５−１−４−Ａ  第一検出回路タイミング発生回路
１５−１−４−Ｂ  第二検出回路タイミング発生回路
１５−１−５  ７／１０一致カウンタ及び判定部
１５−１−６  検出コード保持部
１５−２  受信コード判定部
１５−２−Ａ  ループバック実行判定部
１５−２−Ｂ  ループバック実行解除部
１５−３  受信コード検出保持部
１５−４  強制リセット部
１５−４−１  リセットタイミング乗り換え部
６  ループバック制御部
１６  制御部
１６−１  ＮＭインタフェース部
１６−２  ネットワーク監視装置（ＮＭ）
７，１７  クロック発生部
１７−１  基準クロック発信部（ＸＯ）
１７−２  クロック選択回路
１７−３  送信クロック発信部（ＶＣＸＯ）
１７−２−１  セレクタ回路（ＳＥＬ）
１７−２−２  位相比較回路（ＰＤ）
１７−２−３  ループフィルタ（ＬＦ）
１７  クロック発生部
１０，２０  信号ループバック装置
４０  基幹系
５０，６０  電話機
５１，６１  ＰＣＭ／ＭＵＸ
５２  多重部
５３，６３  多重分離装置
６２  分離部
６４，５４  ネットワーク監視部（ＮＭ）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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