(57)【特許請求の範囲】
【請求項１】
少なくとも２２４個の単独ビット・メモリセルを有する半導体ダイであり、多層配線のうちの１層のみが、単位面積当たり１オーム未満の層抵抗を有する高導電性相互接続材料から成る単独デポジション層であり、多層配線の内の残りの層が、単位面積当たり１オームを超える層抵抗を有する半導体相互接続層である半導体ダイを特徴とするＤＲＡＭであって、
７．６２ミリメートル幅×１２．７０ミリメートル長さを上回らない外形寸法を有する前記半導体ダイを有し、
前記半導体ダイ上において各々が少なくとも２１８個のメモリセルを含むような複数のメモリ・アレイとして配列された少なくとも２２４個のメモリセルを有し、
前記高導電性相互接続材料から成る前記単独デポジション層が単位面積当たり１オーム未満の層抵抗を有する金属材料から成り、前記メモリ・アレイ内の前記メモリセルの部分を相互接続する複数のビット線と、前記半導体ダイの内部領域に形成された複数の内部ボンディング・パッド及び前記半導体ダイの周辺領域に形成された複数の周辺ボンディング・パッドとを形成すると共に、それらボンディング・パッドと、複数のメモリセル、複数の行アドレス・デコーダ、複数の列アドレス・デコーダ、並びに複数のセンス増幅器の内の種々の部分とを選択的に相互接続する配線を構成し、
前記半導体相互接続層が少なくともポリシリコン相互接続層を含み、前記メモリセル・アレイ内の前記メモリセルを相互接続する複数のワード線を形成すると共に、前記複数のメモリセル、前記複数の行アドレス・デコーダ、前記複数の列アドレス・デコーダ、並びに、前記複数のセンス増幅器の内の選択された部分を相互接続する配線を構成し、
前記複数の行アドレス・デコーダ、前記複数の列アドレス・デコーダ、並びに前記複数のセンス増幅器が前記半導体ダイの一部を構成しており、
前記半導体ダイが８．６３６ミリメートル幅×１７．１４５ミリメートル長さの外形寸法を有するＪＥＤＥＣ Ｒ−ＰＤＳＯ−Ｊ規格に準拠する業界規格パッケージの内部窪み内に嵌合するサイズであることによって前記ＤＲＡＭが更に特徴付けられており、
前記パッケージの内部窪みの上部及び前記半導体ダイの上部に取り付けられたリード・フレームを有し、前記リード・フレームの電力バス相互接続を前記半導体ダイの内部領域内に形成された内部ボンディング・パッドに相互接続することにより前記半導体ダイの内部へ電力接続をもたらすことから成るＤＲＡＭ。
【請求項２】
前記高導電性相互接続材料が、アルミニウム、タングステン、チタン、並びにチタン・タングステンから成るグループから選択されたものである、請求項１に記載のＤＲＡＭ。
【請求項３】
前記半導体相互接続層がポリシリコン相互接続層を少なくとも部分的に含む、請求項１に記載のＤＲＡＭ。
【請求項４】
前記ポリシリコン相互接続層が、ポリシリコン上にｓａｌｉｃｉｄｅ（自己整合シリサイド）が積層されて構成されている、請求項３に記載のＤＲＡＭ。
【請求項５】
前記ポリシリコン相互接続層の少なくとも一部が、ポリシリコン上にｓａｌｉｃｉｄｅ（自己整合シリサイド）が積層されて構成されている、請求項３に記載のＤＲＡＭ。
【請求項６】
前記ポリシリコン相互接続層が、ポリシリコン上にタングステンが積層されて構成されている、請求項３に記載のＤＲＡＭ。
【請求項７】
前記複数の単独ビット・メモリセルが複数のサブアレイ状に配置されている、請求項６に記載のＤＲＡＭ。
【請求項８】
前記複数のサブアレイが２１８個以下の単独ビット・メモリセルを含む、請求項７に記載のＤＲＡＭ。
【請求項９】
前記サブアレイを横切る複数のワード線が、前記複数の行アドレス・デコーダの種々の部分を前記単独ビット・メモリセルの種々の部分に相互接続する前記ポリシリコン相互接続層の一部である、請求項７に記載のＤＲＡＭ。
【請求項１０】
前記ポリシリコン相互接続層の少なくとも一部が、ポリシリコン上にシリサイドが積層されて構成されている、請求項３に記載のＤＲＡＭ。
【請求項１１】
前記複数の行アドレス・デコーダの少なくとも幾つかが、接地されたゲート絶縁を用いて絶縁されている、請求項１に記載のＤＲＡＭ。
【請求項１２】
前記複数の行アドレス・デコーダの少なくとも幾つかが、フィールド・インプラント絶縁を用いて絶縁されている、請求項１に記載のＤＲＡＭ。
【請求項１３】
前記複数のボンディング・パッドの内の少なくとも幾つかが、前記半導体ダイの内側に配置されている、請求項１に記載のＤＲＡＭ。
【請求項１４】
前記半導体ダイが、小型アウトライン・Ｊ-ウィング（ＳＯＪ）用にＪＥＤＥＣ  Ｒ-ＰＤＳＯ-Ｊ規格に準拠する業界規格パッケージ内に嵌合するように構成されている、請求項１に記載のＤＲＡＭ。
【請求項１５】
前記半導体ダイが、薄型小型アウトライン・パッケージング（ＴＳＯＰ）用にＪＥＤＥＣ  Ｒ-ＰＤＳＯ-Ｊ規格に準拠する業界規格パッケージ内に嵌合するように構成されている、請求項１に記載のＤＲＡＭ。
【請求項１６】
前記半導体ダイの構成要素幅が、０．５ミクロン或いはそれ以下である、請求項１に記載のＤＲＡＭ。
【請求項１７】
少なくとも２２４個の単独ビット・メモリセルを有し、多層配線のうちの１層のみが、単位面積当たり１オーム未満の層抵抗を有する高導電性相互接続材料から成る単独デポジション層であり、多層配線の内の残りの層が、単位面積当たり１オームを超える層抵抗を有する半導体相互接続層であるＤＲＡＭを製造する方法であって、
（１） ７．６２ミリメートル幅×１２．７０ミリメートル長さを上回らない外形寸法を各々が有する複数の半導体ダイをウェハー上に形成する半導体ダイ形成段階であり、
（ａ）前記半導体ダイ上において各々が少なくとも２１８個のメモリセルを含むような複数のアレイとして配列された少なくとも２２４個のメモリセルを製作すると共に、複数の行アドレス・デコーダ、複数の列アドレス・デコーダ、並びに複数のセンス増幅器を製作する段階と、
（ｂ）前記半導体ダイ上に前記単位面積当たり１オームを超える層抵抗を有する半導体相互接続層となる少なくとも１つのポリシリコン相互接続層を配置して、前記メモリ・アレイ内の前記メモリセルを相互接続する複数のワード線を形成すると共に、前記複数のメモリセル、前記複数の行アドレス・デコーダ、前記複数の列アドレス・デコーダ、並びに前記複数のセンス増幅器の内の選択された部分を相互接続する配線を形成する段階と、
（ｃ）前記半導体ダイ上に前記単独デポジション層となる金属層をデポジションして、当該単独デポジション層となる金属層が単位面積当たり１オーム未満の層抵抗を有するようにして前記メモリ・アレイ内の前記メモリセルの部分を相互接続する複数のビット線と、前記半導体ダイの内部領域に配置された複数の内部ボンディング・パッド及び前記半導体ダイの周辺領域に形成された複数の周辺ボンディング・パッドとを形成すると共に、それらボンディング・パッドと、前記複数のメモリセル、前記複数の行アドレス・デコーダ、前記複数の列アドレス・デコーダ、並びに前記複数のセンス増幅器の内の種々の部分と、を選択的に相互接続する配線とを形成する段階と、
から成る半導体ダイ形成段階と、
（２） 前記ウェハーから前記半導体ダイを個々に分離する段階と、
（３） 前記半導体ダイを、８．６３６ミリメートル幅×１７．１４５ミリメートル長さの外形寸法を有するＪＥＤＥＣ Ｒ−ＰＤＳＯ−Ｊ規格に準拠する業界規格パッケージの窪み内部へ挿入する段階と、
（４） 前記窪みの上部及び前記半導体ダイの上部の上にリード・フレームを取り付け、電力バス相互接続を前記半導体ダイの内部ボンディング・パッドへ相互接続して、電力を前記半導体ダイの内部領域へ分配できるようにする段階と、
の諸段階を含む方法。
【発明の詳細な説明】
【０００１】
技術分野
本発明は、概して集積回路メモリ設計に関し、特にダイナミックＲＡＭ設計に関する。
【０００２】
発明の背景
ダイナミックＲＡＭ（記憶保持動作が必要な随時書き込み読み出しメモリ）デバイスは、もっとも広く使用されている記憶装置の種類である。各ＤＲＡＭ内での単独ビット・アドレス指定可能メモリ位置の量は、更に大きなメモリ・パーツ密度に対するニーズが高まるに連れて増加している。この更に大きなメモリ密度に対する要求から世界的な市場が生まれ、その中では多くのメモリ・パーツが代替可能と考えられているメモリ・パーツ標準又は規格が生じることになった。このようにして、多くのメモリ・パーツは、ある製造業者のメモリ・パーツが別の製造業者のメモリ・パーツと差し込むだけで交換可能となるように、周知の世界的に採用された仕様に則って動作する。
【０００３】
技術においては、メモリ・パーツの過去の世代の実装要件内に適合可能なメモリ・パーツを生産するニーズが存在する。この「プラグ互換グレードアップ」に対するニーズは、メモリ密度のグレードアップが、既存のコンピュータ・システム及びビデオ・システムのような記憶装置を使用するその他のシステムで容易に達成されることを必要とする。これには、同じ信号及び電力ピン配列指定で、過去の世代のメモリ・パーツと同じ大きさのパッケージ内に更に大きな密度のメモリ・パーツが配置されることが必要である。
【０００４】
技術においては、高導電性相互接続の単独デポジション層を使用して、固定ダイ・サイズ内にもっとも多くのメモリ・セルを適合するためにスペース節約技法を活用するシーモス（ＣＭＯＳ）ダイナミックＲＡＭ半導体メモリ・パーツをより効率的に製造するという別のニーズが存在する。技術においては、更に高い競争力を持つ価格が設定されたメモリ・パーツを生産するためにより少ない工程ステップを使用して、このようなメモリ・パーツをより短い生産時間内に製造するというニーズも存在する。
【０００５】
発明の概要
本発明は、技術における前記ニーズ及び本明細書を読み、理解すると当業者により理解されるそれ以外のニーズを解決する。本発明は、（金属のような）高導電性相互接続が1度のデポジション・ステップで付着又はデポジションされる、独自に形成される少なくとも１６メガビット（２２４ビット）の記憶装置を含む。本発明は、1度のデポジション・ステップで高導電性相互接続から成るただ１つのデポジション層が付着される16メガビットのダイナミックＲＡＭ記憶装置の例示的な実施例を参照して記述される。結果として生じる半導体ダイまたはチップは、過去の二重金属デポジション層付き１６メガビットＤＲＡＭの物理的なアーキテクチャに優る、ほとんどまたはまったく速度の損失が起こらない、既存の業界標準又は業界規格の３００ミルのＳＯＪ（小型アウトラインＪ−ウィング）、ＴＳＯＰ（薄型小型アウトラインパッケージ）またはそれ以外の業界標準パッケージの範囲内に適合する。これは、更に小型で速度が最適化されたＤＲＡＭを考慮する、単独デポジション層金属から電力ブッシングのかなりの部分を取り除くためにリード・フレームを新規に使用するとともに、高速単独金属速度経路を考慮するダイ向きを使用して達成される。単独デポジション層金属設計を使用すると、ＤＲＡＭ、ＳＲＡＭ、ＶＲＡＭ、ＳＡＭ、並びに類似物を含むが、それらに限定されない、多岐に渡るメモリ・パーツの生産費が低減し、生産時間が短縮する。
【０００６】
好適実施例の説明
好適実施例の以下の詳細な説明においては、本明細書の一部を成し、図により本発明が実行される特定の好適実施例が示される添付図面が参照される。これらの実施例は、当業者が本発明を実行できるのに十分に詳細に記述され、その他の実施例を活用することができる旨、そしてに本発明の精神及び適用範囲を逸脱することなく、構造上、論理的、物理的、アーキテクチャ上、電気的な変更を加えることができる旨が理解されるべきである。したがって、以下の詳細な説明は、限定的な意味で捉えられるべきではなく、本発明の適用範囲は、添付請求項及びそれに同等なものによってだけ限定される。
【０００７】
設計の概要
本発明は、（金属等の）複数の高導電性相互接続がただ１度のデポジション・ステップで付着又はデポジションされる、記憶装置の新規の設計を目的とする。本発明は、単独デポジション層を使用し製作される少なくとも１，６００万（２２４）ビットの記憶容量を備え、業界標準の３００ミル幅パッケージに収まるように特別に製造された全体的なダイ・サイズのシーモス・ダイナミックＲＡＭ（ＤＲＡＭ）メモリ・パーツのような例示的な実施例で記述される。本発明の好適実施例においては、ダイ・サイズは約２１０ミル掛ける４４０ミルである。このメモリ・パーツは、オフチップ電力分配用のパッケージ内の改良型リード・フレーム、接地式ゲート技術のような絶縁技法を使用した改善型行デコーダ／ドライバ設計、接地式ゲート絶縁を活用するセンス増幅器設計用の新規レイアウト、並びに、高導電性相互接続から成る単独デポジション層を使用するより高い密度及びグローバル・ルーティングを可能とするためのピッチ・セル・レイアウト用の新規ジグザグ配列設計を具備する。高導電性の相互接続の使用を単独プロセス・ステップ内で付着される１つの層に制限することにより、メモリの設計の厳しい制限が加えられるが、新規の物理アーキテクチャ及びリード・フレームを使用することにより、本発明の単独デポジション層金属ＤＲＡＭ設計は、２つまたは３つ以上の金属層ＤＲＡＭ設計を実現するために過去に使用されていたのと同じ又は類似した領域で実施される。
【０００８】
本発明の開示のために、「高導電性相互接続」を言及することは、単位面積当たり1オームを下回る層抵抗又は面積抵抗を持つあらゆる相互接続物質を指すものとし、金属相互接続物質を含む。「単独デポジション層金属」を言及することは、1度のデポジション・ステップで付着されるマスク画成された高導電性相互接続層を指すものとする。デポジション技法は、半導体技術の当業者には既知の方法である。高導電性の相互接続の幾つかの例は、アルミニウム、タングステン、チタン、チタン窒化物、並びにチタン・タングステンを含むが、それらに限定されない。
【０００９】
更に、「半導体相互接続」とは、単位面積当たり1オームを超える面積抵抗を持つ物質から構成される任意の相互接続である。半導体相互接続物質及びその面積抵抗の幾つかの例は、以下の表１に提示される。当業者は、その他の高導電性相互接続及び半導体の相互接続物質が、本発明の適用範囲及び精神を逸脱することなく活用できることを容易に認識するだろう。前記例は、説明のために提供されたもので、排他的又は限定的となることを意図としない。
【００１０】
【表１】
0003790853.tif 000002
【００１１】
業界標準の実装
図１Ａ、図１Ｂ、並びに図１Ｃは、典型的な薄型小型アウトライン・パッケージ（ＴＳＯＰ）の機械的なアウトラインを示し、図２Ａ、図２Ｂ、並びに図２Ｃは、それぞれ業界標準又は業界規格の小型アウトラインＪ−ウィング（ＳＯＪ）を示す。これらの業界標準パッケージは、通常、横８．６３６乃至９．３９８ミリメートル掛ける縦１７．１４５ミリメートルであり、厚さは可変であり、ＪＥＤＥＣ標準番号Ｒ−ＰＤＳＯ−Ｊに準拠する。２つ或いはそれ以上の金属層１６メガビット（２２４Ｍｂ）のダイナミックＲＡＭ（ＤＲＡＭ）チップは、これらのパッケージのキャビティ内に収まる。これらのパッケージ用に設計された従来の技術のＤＲＡＭチップは、半導体ダイ上の様々な構成要素を相互接続するために少なくとも２つの金属層を必要とするプロセスを使用して製造される。例えば、シーモス（ＣＭＯＳ）・シリコン・ゲート・プロセスでは、４Ｍｂ掛ける４ビットのＤＲＡＭ構成（１６，７７７，２１６合計アドレス指定可能メモリ位置）が、パーツ番号ＭＴ４Ｃ４Ｍ４Ｂ１として本発明の譲受人であるマイクロン・セミコンダクター・インコーポレーテッド社(Micron Semiconductor Inc.,)により製造されている（本発明の譲受人であるマイクロン・セミコンダクター・インコーポレーテッド社により出版販売される、ここで引用することで本明細書に合体させる１９９５年マイクロンＤＲＡＭデータブックの２−５３ページを参照のこと）。このパーツは、標準動作パラメータが設定されるＳＯＪパッケージ及びＴＳＯＰパッケージで使用可能で、半導体記憶装置の市場における代替商品と見なされている。当業者は、２Ｍｂ掛ける８ビット、１６Ｍｂ掛ける１ビット及びビデオＲＡＭで使用されるようなその他の構成のような、多岐にわたる標準１６メガビットＤＲＡＭ構成及びピン配列が業界で入手可能であることを容易に認識するだろう。
【００１２】
図３は、４Ｍｂ掛ける４ビット構成内での単独デポジション層金属１６Ｍｂ  ＤＲＡＭの典型的な記憶装置の構成の機能ブロック図である。本発明は、この機能ブロック図に従って動作するように構成することができる。当業者は、本発明の物理的なアーキテクチャ及び単独デポジション層金属技術を使用して、異なった機能構成を実現可能であることを容易に理解するだろう。図３の４Ｍｂ掛ける4ビット構成は説明のためだけであり、本発明はそのように限定されない。本発明を使用するメモリ・パーツの実現は、７．６２ミリメートル幅のＳＯＪアウトライン及びＴＳＯＰパッケージ・アウトライン内で使用可能なその他の１６メガビットＤＲＡＭと同一に、及びプラグ互換で動作する、１６メガビットの単独デポジション層金属ＤＲＡＭの生産を可能にする。しかしながら、この技術が更に経済的に生産されるという事実は、消費者には見えない。
【００１３】
図３の機能ブロック図に示される記憶装置は、周知の原則に則って動作する。図３の左側に図示される１１本のアドレス線は、書込み或いは読取りが為されるメモリ・アレイ内の行を選択するために信号ＲＡＳ（行アドレス・ストローブ）によりＲＯＷ ＡＤＤＲＥＳＳ ＢＵＦＦＥＲ（行アドレス・バッファ）にクロックされる。後で、同じ１１本のアドレス線は、読取り或いは書き込みが為されるメモリ・アレイ内の列を選択するために信号ＣＡＳ（列アドレス・ストローブ）によりＣＯＬＵＭＮ ＡＤＤＲＥＳＳ ＢＵＦＦＥＲ（列アドレス・バッファ）にクロックされる。図３の右側に図示されるデータ線は、データの読取り及び書込みの両方に使用される双方向データ・ポートである。余分なメモリ・セル領域と製造後に不良であることが判明した領域を良品メモリ・セル領域で代用するために使用されるヒューズとを制御するための回路は、（通常エンド・ユーザには見えないため）図３に図示されていない。この回路は、製造後であるが、カスタマへの納品前のメモリ・チップの修理だけに使用される。
【００１４】
16メガビット単独デポジション層金属ＤＲＡＭアーキテクチャ
本発明の物理的なアーキテクチャは、図４のブロック図に図示される。全体的な半導体ダイ４００は、横約５．３３４ミリメートル掛ける縦１１．１７６ミリメートルであり、半導体ダイの縦方向の縁上に信号ボンディング・パッド４０１ａ、４０１ｂ、４０１ｃ等が図示される。半導体ダイの電力も、縦方向の縁上の周辺ボンディング・パッド４０５ａ、４０５ｂ、４０５ｃ等や、ダイの内部で発見される内部ボンディング・パッド４０４ａ、４０４ｂ、４０４ｃ等からも利用できる。単独金属デポジション設計を達成するために、半導体ダイ上の回路への電力ブッシングの一部は、チップの内部へのある程度の電力分配がリード・フレームを介して達成される新規リード・フレームを使用することによりオフチップで実行される。電力は、ダイ上部上に配置されるこの独自のリード・フレームから、内部ボンディング・パッド４０４a、４０４ｂ、４０４ｃ等を介してダイの内部領域にもたらされる。リード・フレームについては、更に完全に後述する。
【００１５】
再び図４を参照すると、１６Ｍｂ ＤＲＡＭの物理アーキテクチャには、メモリ・セル及び４つの象限に分けられたアクティブなサポート回路が備えられ、象限の間にはＩ／Ｏ経路領域４０３及び４０６がある。各象限にはメモリ・セル領域の４Ｍｂがあり、各象限は単独ビット・メモリ・セルの２５６キロビット（２１８ビット）から成る１６個のサブアレイに分割される（この場合１Ｋｂ＝１０２４ビット）。各２５６Ｋｂのセル・サブアレイは、総合的にピッチ・セルと呼ばれる、行デコーダ、列デコーダ、並びにセンス増幅器によってサービスが提供される。ピッチ・セルとは、行線及び列線に沿ったアレイ内のメモリ・セルと直線状に整列する回路のことである。ピッチ・セルは、セルが、ピッチ・セルによってサービスを提供されるメモリ・セルの線と同じピッチ上にあると言われていることからこのように呼ばれる。これらのピッチ・セルのレイアウトは、以下に詳細に後述する。
【００１６】
ダイ４００の本発明による実現ではただ１つのデポジション層金属しか使用されないため、セル・サブアレイの動作速度はもっとも重要である。信号線は、データをメモリ・アレイの中に、及びメモリ・アレイの外へ高速に分配するために、すべて高導電性相互接続線である。こうして、一実施例では、メモリ・セル・アレイ内のディジット線或いはビット線は、高導電性相互接続物質内で実現され、ワード線或いは行線は半導体物質内で実現される。代替実施例においては、メモリ・セル・アレイ内のワード線は高導電性相互接続物質内で実現され、ビット線は半導体物質内で実現される。当業者は、蒸着或いはその他の既知の技法を使用して付着されるチタン・アルミニウム、タングステン、チタン窒化物、チタン・タングステン等を含む金属のような、多岐にわたる高導電性の物質が、本発明の実現で使用できることを容易に認識するだろう。選択された金属種類の前記一覧は、説明のためだけのものであり、限定するものと意図されない。
【００１７】
高導電性相互接続の使用は、1度のデポジション・ステップに制限されるため、更に多くのピッチ・セル相互接続が拡散層や、そうした相互接続の抵抗及びキャパシタンスの増加のために必然的に金属より低速の信号経路であるポリシリコン内で実現される。相互接続の長尺な延在長に対する必要性を最小限に抑制するために、メモリ・セル領域は、小さな領域に細分化される。セル領域が細分化されるほど、それらのセル領域にサービスを提供するために更に多くのピッチ・セルが必要となる。ただし、従来の技術による複数金属層ＤＲＡＭパーツとほぼ同じサイズのままであるダイ・サイズの大局的な制限範囲内では、本発明のセル領域のサイズは縮小され、ピッチ・セルは、スペースを節約するために緊密な間隔となり、互い違い配列と為される。
【００１８】
図５を参照すると、図４のメモリ・セル領域及びアクティブ・サポート回路領域の一部の拡大図が示される。図5は、図４の半導体ダイの左上象限からメモリ・セルの複数の２５６Ｋｂサブアレイ４０２ａ、４０２ｂ、４０２ｃ、４０２ｄ等や、図４の半導体ダイの左下象限からメモリ・セルの複数の２５６Ｋｂサブアレイ、４０２ｅ、４０４ｆ、４０２ｇ、４０２ｈ等を示す。図４及び図５に図示される新規アーキテクチャは、特に、アレイ内のメモリ・セルにアクセスするための入出力（Ｉ／Ｏ）ピンの間の読取り回数及び書込み回数を最小限に抑えるように設計されている。入力ボンディング・パッドとアドレス指定されている実際のセルの間には長いリード長さが必要となる可能性があるが、出力ボンディング・パッドへのデータ線はきわめて短いだろう。補足の様式では、入力アドレス・ボンディング・パッドまでの物理的な接続が短いメモリ・セルは出力データ線まで長いデータ経路を持つ可能性がある。この様式では、任意の１つのセルの総体的なアクセス時間は７０ナノ秒または以下に平均化される。
【００１９】
メモリ・セルの２５６Ｋｂサブアレイは、アレイ内で５１２ビット掛ける５１２ビットとして配列される。サブアレイは、図５の縦の矩形内に図示される、ｎ−センス増幅器（ＮＳＡ）５０２ａ及びｐ−センス増幅器（ＰＳＡ）によりサービスの提供を受ける。メモリ・サブアレイ用の列アドレス・デコーダ（ＣＯＬ ＤＥＣＯＲＤＥＲ）は、縦の矩形領域５０３ａ内のｐ−センス増幅器と同じ場所に配置される。列アドレス・デコーダ及びｐ−センス増幅器の配置は、図７の向きのために、メモリ・サブアレイ用のｎ−センス増幅器（ＮＳＡ）１０２、メモリ・セル・アレイ４０２ｂ、ｐ−センス増幅器（ＰＳＡ）並びに列アドレス・デコーダ５０３ａが水平スタック内に現れる、図７に更に詳細に図示される。図７中の共通の領域５０３ａは、ＰＳＡ領域７０１、Ｉ／Ｏ経路領域７０２、列デコーダ領域７０３、更に多くのＩ／Ｏ領域７０４及び別のＰＳＡ領域７０５の位置を更に詳細に示す。これらの領域の特定のレイアウトは、以下に更に完全に記述される。
【００２０】
再び図５を参照すると、行アドレス・デコーダ（ＲＯＷＤＥＣ）は、メモリ・サブアレイ間の水平領域５０１ａ、５０４ａ、５０５ａ等に位置する。図５の上半分内のサブアレイの場合、アレイ制御、並びに出力データはダイの上部に向かって流れ、図５の下半分内のサブアレイの場合は、アレイ制御及び出力データがダイの下部に向かって流れる。
【００２１】
図６は、１２８ビット掛ける１２８ビットとして配列されるメモリ・セル領域の１６Ｋブロック６０３ａ、６０３ｂ、６０３ｃ等に更に分割されたサブアレイを示す。一実施例では、メモリ・セル・ブロック全体でのビット線またはディジット線６０１が、（金属のような）高導電性相互接続物質内で実現され、メモリ・セル領域６０３ｎを列デコーダに接続する。この実施例においては、メモリ・セル・ブロック６０３ｎ全体でのワード線６０２は、メモリ・セルを行デコーダに接続するポリシリコンである。セル領域へのデータ経路及びセル領域からのデータ経路は、領域５０３ａ内のデータ経路を、図６の左上に向かって位置するダイ周辺に向かって経路設定することにより接続される。当業者は、メモリ・セル・ブロック全体でのワード線６０２も、メモリ・セルを行デコーダに接続するための導電的にストラップで縛られたポリシリコンを使用して実現できることを容易に認識するだろう。
【００２２】
代替実施例では、ディジット線６０１がポリシリコン、または導電的にストラップ状態のポリシリコン内で実現される。この代替実施例では、メモリ・セル・ブロック６０３ｎ全体でのワード線は、メモリ・セルを行デコーダに接続するための高導電性相互接続物質内で実現される。
【００２３】
前記のように、行ドライバ、行デコーダ、列デコーダ、センス増幅器は、集合的にピッチ・セルと呼ばれる。ピッチ・セルは、セルがピッチ・セルによってサービスの提供を受けるメモリ・セルの線と同じピッチ上にあると言われていることからこのように呼ばれる。本発明のＤＲＡＭのピッチ・セル領域はダイ面積のだいたい１５％を構成するので、ピッチ・セルは、可能な限り小型かつ狭く保たれる。メモリ・セルはピッチ・セル・サイズに関して非常に小さいため、ピッチ・セルは、ピッチ・セルがピッチ上に存在できるように部分的にずらされ、緊密な間隔となっている。行デコーダは、わずかに高い電圧でメモリ・セルを書き込むためにわずかに上昇した電圧でワード線を駆動し、最大コンデンサ充電電圧を保証するので、行デコーダのトランジスタは、過電圧パンチスルーを防止するために強化されなければならない。通常、絶縁又は隔離のためだけに使用されるフィールド・インプラント(field implant)は、パンチスルーに対する抵抗を高めるために行デコーダのトランジスタ内で使用される。また、列デコーダ内のトランジスタをその隣接するものから適切に絶縁するために、以下の図１３及び図１５に関連して後述するように、フィールド酸化物での接地式ゲート絶縁が使用される。
【００２４】
電力及び信号分配
ダイ４００の回路へのＶＣＣ(電力)及びＶＳＳ(接地)接続は、ボンディング・パッドから回路までの金属接続を必要とする。相互接続の単独デポジション層金属を使用することの制限及び、ダイ・サイズにおける制限により、電力分配の少なくともいくらかがオフチップで実行されることが必要となる。これは、幾つかの電力ボンディング・パッドをダイ４００の内部領域内に配置し、図８にブロック図形式で図示される新規のリード・フレームを使用することによって達成される。リード・フレームの機械レイアウトは、図９に図示される。
【００２５】
図１Ａ及び図２Ａ内に図示される従来の技術によるパッケージでは、電力ピン及び接地ピンは、チップの縦方向の縁に沿って位置する。従来の技術による複数金属層ＤＲＡＭ設計では、電力は、周辺電力ボンディング・パッドをオンチップ電力バスに電力分配のために接続するオンチップ金属相互接続によりダイの内部に供給される。これには、ＶＣＣ（電力）及びＶＳＳ（接地）バスがその金属相互接続経路をダイ上で互いの上または下に通すことが必要とされた。本発明では、図８及び図９のリード・フレームを使用すると、ＶＣＣ及びＶＳＳが、オンチップ電力バスが互いの上または下を通らなくても、ダイの内部領域内から分配できるようになる。
【００２６】
図８に示されるリード・フレームは、ダイの電力ボンディング・パッド上でのリード・フレームの配列を示すために、図４のダイ・アーキテクチャ・レイアウト上にオーバレイすることができる。図８では、破線のアウトライン４００が、リード・フレームの下にある図４のダイの位置を示す。ＶＣＣ（電力）バスは、参照番号８０２ａ及び８０２ｂで識別される。ＶＳＳ（接地）バスは、参照番号８０３ａ及び８０３ｂで識別される。リード・フレーム・バス、８０２ａ、８０２ｂ、並びに８０３ｂは、ポリイミド・ダイ・コート及び２本の絶縁テープ・ストリップ８０１ａ及び８０１ｂによりダイの上部に接触しないように絶縁されている。絶縁テープ８０１ａ及び８０１ｂの主要な機能とは、リード・フレームの金属トレースに機械的な裏当てを提供することである。ＶＣＣ用の電力バス８０２ａ、８０２ｂならびにＶＳＳ用の接地バス８０３ａ及び８０３ｂは、ダイ４００の内部の上部の上に位置するため、バスは、電力及び接地の分配を完了するために、内部ボンディング・パッド４０４ａ、４０４ｂ、４０４ｃ等にワイヤ・ボンディングされる。
【００２７】
図８内のリード・フレームのブロック図も、斜交平行線で陰影が付けられた金属リード８０８、８０９等として各パッケージ・リードの一部を示す。複数のワイヤ・ボンドがＩ／Ｏ信号用にボンディング・パッドからリード・フレームに作られているため、パッケージ上のピンより更に多くのボンディング・パッドがダイ上に示されている。
【００２８】
図８に示されるピン配列は、既存のメモリ・パーツと差し込むだけで交換可能である。例えば、リード・フレーム・ピン８０８は、本発明の譲受け人であるマイクロン・テクノロジー・インコーポレーテッド社(Micron Technology,Inc.,)から入手可能なパーツ番号ＭＴ４Ｃ４Ｍ４Ｂ１の２４／２６ピンＳＯＪパッケージ及び２４／２６ＴＳＯＰパッケージ内ではピン番号２である、ピンＤＱ１（イン／アウト・データ線番号１）に対応するだろう。このパーツでは、ＶＣＣ電力バス８０２ｂはピン１の一部であり、ＶＳＳ接地バス８０３は、ピン２６の一部である。
【００２９】
図１０は、電力及び接地の分配を完了するためにリード・フレームのオフチップ電力ブッシングに依存するオンチップ電力ブッシング・アーキテクチャを示す。電力及び接地の分配には、通常、信号相互接続より相当大きなトレースが必要となる。リード・フレームは、電力分配のための高導電性相互接続層の消費を削減するために、ダイ全体での電力の分配を行う。リード・フレーム設計は、不必要な熱の消失及びダイの回路全体での電圧の傾斜を防止するために、大きな抵抗損なしにダイの範囲上で電力を分配しなければならない。図１０に図示される電力ボンディング・パッドは、図８及び図４に関連して示され、記述される電力ボンディング・パッドに対応する。
【００３０】
図１０では、ボンディング・パッド４０４ａ及び４０４ｂは、それぞれオンチップ・バス１００２ａ及び１００２ｂに沿ってＶＣＣをダイ４００の内部領域に分配するために、図８のリード・フレーム８００の電力バス８０２ａにワイヤ・ボンディングされている。図１０のボンディング・パッド４０４ｃ及び４０４ｄは、それぞれオンチップ・バス１００４ａ及び１００４ｂに沿ってＶＳＳをダイ４００の内部領域に分配するために、図８のリード・フレーム８００の接地バス８０３ａにワイヤ・ボンディングされている。図１０のボンディング・パッド４０７ａ及び４０７ｂも、それぞれオンチップ・バス１００１ａ及び１００１ｂに沿ってＶＳＳをダイ４００の内部領域に分配するために、図８のリード・フレーム８００の接地バス８０３ａにワイヤ・ボンディングされている。
【００３１】
コーナー・ボンディング・パッド４０５ａは、やはりボンディング・パッド４０７ａ及び４０４ｃと、バス１００１ａ及び１００４ａに接続されているオンチップ・バス１００３ａに沿ってＶＳＳをダイ４００の内部領域に分配するために、図８のリード・フレーム８００の接地バス８０３ｂにワイヤ・ボンディングされている。コーナー・ボンディング・パッド４０５ｄは、やはりボンディング・パッド４０７ｂ及び４０４ｄならびにバス１００１ｂ及び１００４ｂに接続されるオンチップ・バス１００３ｂに沿ってＶＳＳをダイ４００の内部領域に分配するために、図８のリード・フレーム８００の接地バス８０３ａにワイヤ・ボンディングされている。
【００３２】
コーナー・ボンディング・パッド４０５ｂは、やはりボンディング・パッド４０４ｂ及びコーナー・ボンディング・パッド４０５ｃに接続されるオン・チップ・バス１００５に沿って、ＶＣＣをダイ４００の内部領域に分配するために、図８のリード・フレーム８００の電力バス８０２ｂにワイヤ・ボンディングされている。コーナー・ボンディング・パッド４０５ｃは、やはりボンディング・パッド４０４ｂ及びコーナー・ボンディング・パッド４０５ｂに接続されているオンチップ・バス１００５に沿って、ＶＣＣをダイ４００の内部領域に分配するために、図８のリード・フレーム８００の電力バス８０２ａにワイヤ・ボンディングされている。
【００３３】
図１０に図示されるダイの左上端及び左下端に沿って、電力及び接地を出力ドライバに供給するために補助的な電力ボンディング・パッド及び接地ボンディング・パッドがある。ボンディング・パッド８０４は、オンチップ・バス１００７に沿って、ＶＣＣをダイ４００の出力ドライバ領域に分配するために、図８のリード・フレーム８００の電力バス８０２ｂにワイヤ・ボンディングされる。ボンディング・パッド８０７は、オンチップ・バス１００８に沿って、ＶＣＣをダイ４００の出力ドライバ領域に分配するために、図８のリード・フレーム８００の電力バス８０２ｂにワイヤ・ボンディングされる。ボンディング・パッド８０５は、オンチップ・バス１００６に沿ってＶＳＳをダイ４００の出力ドライバ領域に分配するために、図８のリード・フレーム８００の電力バス８０３ａにワイヤ・ボンディングされる。ボンディング・パッド８０６は、オンチップ・バス１００９に沿ってＶＳＳをダイ４００の出力ドライバ領域に分配するために、図８のリード・フレーム８００の電力バス８０３ｂにワイヤ・ボンディングされる。
【００３４】
単独デポジション層金属及び半導体相互接続
一般的には、本発明に従った好適実施例は、単独デポジション層金属を使用する緻密なパッキング・アーキテクチャ内でミクロンより下のプロセスを使用して実現される。ピッチ・セルに対する相互接続は、単独デポジション層と半導体相互接続の間で共有される。当業者は、複数の半導体相互接続を設計に取り入れることができることを容易に認識するだろう。例えば、一実施例では、半導体相互接続の導電率は、蒸着プロセスを使用し、金属をポリシリコンに焼きなまして、ポリシリコンを（タングステンやチタンのような）耐火金属とストラップで縛ることによって改善される。これは、高導電性相互接続デポジションに対する別個のステップとして実行される。更に、特定のアクティブな領域にシリサイド又は珪素化合物を選択して配置するためには、Ｓａｌｉｃｉｄｅ（Self-aligned silicide:自己調整されたシリサイド）プロセスを使用することができる。
【００３５】
相互接続の効率を得るために、ｎ−センス増幅器、ｐ−センス増幅器、並びに行デコーダ及び行ドライバが、メモリ・セル・アレイとともにピッチ上に配置される。ピッチ上の相互接続の方が重複する可能性が低く、回路を完成するために半導体の相互接続を必要とするために、ピッチ上の相互接続は、ピッチから外れた相互接続よりはるかに効率的に単独デポジション層金属を使用する。ピッチ・セルは、必然的にメモリ・セルより幅が広くなるため、ピッチ・セルは部分的にずらされ、更に幅広いピッチ・セルがメモリ・セルとピッチ上にとどまることができるようにする。ピッチ・セルは狭くなるように構築され、行ドライバ・ピッチ・セルの場合に行ドライバ・トランジスタが、それらがその供給に必要とされる電圧の上昇のための故障を特に免がれることが必要となる。パンチスルー及びチャネル漏れ電流の影響を排除するために絶縁回路を使用するジグザグ配列のピッチ上のレイアウトを実現する新規の行ドライバ設計について、以下に説明する。
【００３６】
本発明に従った好適実施例は、セルの読取り及びセルのリフレッシュのためにｎ−センス増幅器及びｐ−センス増幅器を取り入れる。もう一度図７を参照すると、ブロック図には、図５の列デコーダ／ＰＳＡ５０３ａの詳細な拡大図が示されている。本発明の設計の一実施例では、ｎ−センス増幅器５０２ａ、５０２ｂは、それぞれ隣接するメモリ・セル・アレイ４０２ａと４０２ｃ及び二重ｐ−センス増幅器７０１と７０５、サービス・メモリ・セル・アレイ４０２ａと４０２ｃの間で共有される。この実施例では、列デコーダ７０３は、Ｉ／Ｏ経路７０２と７０４の間に位置する。Ｉ／Ｏ経路７０２及び７０４は、メモリのある特定のワードにアクセスするために行アクセス・ストローブ（ＲＡＳ）コマンド及び列アクセス・ストローブ（ＣＡＳ）コマンドを実行する適切な行と列の選択の後の、データのデータ・ピンへの経路である。
【００３７】
図１１は、ｎ−センス増幅器及び関連する回路のある構成の概略図を示す。この構成では、メモリ・セル・サブアレイ１１０２は、メモリ・セルの状態を読み取り、各セルをそれが読み取られるとリフレッシュするために、ｎ−センス増幅器の任意のアレイに接続されている。ｎ−センス増幅器は、２つの交差連結されたｎ−チャネル機能拡張モード電界効果形トランジスタＱ１及びＱ２、ラッチ・トランジスタＱ３、並びにバイアス・ネットワーク・トランジスタＱ４，Ｑ５，Ｑ６，Ｑ７を具備する。ディジット線Ｄ及びＤ＊は、それぞれセルｘ１００３及びセルｙ１００４に接続される隣接するディジット線の組である。行復号化及び列復号化のハードウェアは、任意の単独メモリ・アクセスがＤまたはＤ＊のどちらを起動するが、決して同時に両方を起動しないように設計されている。例えば、本発明のアーキテクチャは折り返し式ビット線システムであるため、セルｘ１００３及びセルｙ１００４の両方を同時に読み取ったり、リフレッシュするメモリ・アクセスはない。これにより、アクセスごとに組の内の一方のディジット線だけをアクティブに使用することが可能になり、セル読取り中に組のもう一方のディジット線をセンス増幅器の電圧基準として使用することができるようになる。この構成により、ダイ領域を効率的に使用できる。
【００３８】
ｎ−センス増幅器の動作は、例を用いて最良な形で説明される。図１１を参照し、セルｘ１００３の内容を読み取り、（読み取りの破壊的な性質のために）セルｘ１００３をリフレッシュするために、セルｘのアクセスが希望されていたと想定する。トランジスタＱＸが起動される前に、本発明のｎ−センス増幅器は、線Ｄ及びＤ＊を、トランジスタＱ４、Ｑ５、Ｑ６、並びにＱ７を介して中間電圧ＤＶＣ２（ＶＣＣとＶＳＳの中間点）まで予備充電する。トランジスタＱ４及びＱ６は、基準電圧をＤ及びＤ＊に接続するための切替トランジスタである。トランジスタＱ５及びＱ７は、欠陥のあるセルがＤＶＣ２ソースを接地しようとする場合に、電流制限器として使用される長チャネル・トランジスタである。Ｑ５及びＱ７は、つねに「オン」である。
【００３９】
セルｘ１００３は、ディジット線Ｄに接続されており、したがって、Ｄ及びＤ＊の両方が電圧ＤＶＣ２に充電された後で、トランジスタＱｘが、コンデンサＣｘをＤに接続するためにオンに切り替えられ、Ｄ＊が電圧ＤＶＣ２での基準となる。ＣｘのキャパシタンスはＤのキャパシタンスよりはるかに少ないため、Ｃｘ上での電荷の量は、約１００ミリボルト、Ｄでの電圧を変化させる。この電圧差が、（セルＣｘの読取り動作中に）Ｑ３が起動されると起動される、交差連結されたトランジスタの組Ｑ１とＱ２に検出される。Ｑ１及びＱ２は、Ｃｘが読取りで論理ゼロであるとＤをローに駆動するために動作し、代わりにＣｘが読取りで論理１であるとＤ＊をローに駆動する。以下の項に説明するｐ−センス増幅器は、セルに論理１が含まれる場合にディジット線をハイに駆動し、代わりにセルに論理ゼロが含まれる場合に基準ディジット線をハイに駆動するために使用される。
【００４０】
ｎ−センス増幅器の代替実施例には、セル・コンデンサがディジット線の一方に接続される前に、ディジット線の電圧をつり合わせるためにオンに切り替えられる、つり合わせトランジスタＱ８を具備する。
【００４１】
トランジスタＱ９、Ｑ１０、Ｑ１１、並びにＱ１２から構成される絶縁回路は、ｎ−センス増幅器が前記のようにさまざまなメモリ・セル・アレイの間で共有できるようにする。例えば、前記セルｘ及びｙへのｎ−センス増幅器のアクセスを可能にするには、Ｑ９及びＱ１０はオンに切り替えられ、Ｑ１１及びＱ１２はオフに切り替えられる。Ｑ９及びＱ１０がオフに切り替えられ、Ｑ１１及びＱ１２がオンに切り替えられると、ｎ−センス増幅器は、セルｑ１００５を含む別のメモリ・セル・アレイに接続される。ｎ−センス増幅器の共有は、本発明の設計を制限されたダイ・サイズ内に収めることを可能にする別のスペース節約技法である。
【００４２】
ｐ−センス増幅器の１つの構成が図１２に示される。ｐ−センス増幅器の動作は、ｎ−センス増幅器の動作に類似しているが、通常、Ｑ２３はＱ３と同時にほぼ近く起動され、交差連結されたトランジスタＱ２１及びＱ２２は、更にハイなディジット線を論理ゼロではなく論理１に駆動するために動作する。
【００４３】
ディジット線は、データ・バスへの出力のための絶縁体として働くＩ／Ｑ装置ピッチ・セルと通信する。列デコーダ論理１１２０は、適切なＩ／Ｑ装置を起動するために使用され、1ビットがデータ・バスを駆動していることを確認する。
【００４４】
列デコーダ／ドライバ回路の１つの実施例が図１３に示される。行ドライバ回路の節約は、単独行ドライバ回路により駆動される列（ディジット線）の数を増加することにより得られる。行を駆動するために必要な電圧は、ワード線上でブーストされ、完全電圧「１」がセル・コンデンサに書き込まれるようにする。ただし、列の数の増加に従って更に高速な速度を可能とするためには、行あたりの列の数が増加するに従い、ブースト電圧も高められなければならない。したがって、行ドライバ・ピッチ・セルは、パンチスルーの影響及びその他の電圧上昇の影響から保護されるように設計される。
【００４５】
本発明の行ドライバ回路では、図１３のトランジスタＱ１−Ｑ１６は機能拡張モードｎ−チャネル・トランジスタである。「Φ」で示される信号入力（本明細書中では「ＰＨＩ（ファイ）」は、メモリ・セル・アレイの行起動を同期するために使用される復号とクロック両方の信号である。ＰＨＩがローになると、行デコーダのバンク全体が選択される。行を選択するには、Ａ１−Ａ８の内の１つがハイになってから、Ａ９−Ａ１６の内の１つがハイにならなければならない。例えば、Ａ１がハイになり、Ａ９がハイになると、行ｚが起動され、行ｚの各メモリ・セルごとのセル・スイッチ（ＦＥＴ）を起動するためにハイになる。これは、第１段復号１２０２をから第２段復号１２０４を通して、行ドライバ１２０６に伝搬するＰＨＩロー（低アクティブＰＨＩ）により達成される。行ドライバ１２０６は、行ｚワード線を駆動するためにＰＨＩローをハイ信号に反転するインバータ回路を具備する。ｎ−チャネル復号トランジスタを使用するには、各段がＰＨＩあたり個別にゲートされることが必要となる。トランジスタ１２１０及び１２１２は、各段電圧レベルを別個に制御し、線１２１１及び１２１３がそれぞれ浮動していないことを確認する。線１２１１及び１２１３をＰＨＩ切替の間にハイ・レベルにすることによって、Ｑ９が１２１１及び１２１３上での中間電圧のための不確定切替を経験しないことを確実にする。
【００４６】
行ドライバ回路をメモリ・セルとともにピッチ上に配置するために、行トランジスタ１２１４は緊密な間隔となり、ピッチ上でのドライバ・セルのメモリ・セルとの配置に対応するために短いチャネル素子を利用する。トランジスタのスペーシングとチャネル長の両方での削減により、トランジスタのパンチスルー及び漏れ電流の可能性が増す。これらの望ましくない影響は、高度なトランジスタ絶縁システムを使用し、後述するようにトランジスタのスレッショルド（閾値）電圧（「ＶＴ」）を増加することによって削減される。
【００４７】
行ドライバ・トランジスタの近接によって、行ドライバ・セルをメモリ・セルのアレイとともにピッチ上に配置することが可能になる。これにより、ピッチから外れたセル接触のための制限された高導電性相互接続のリアル・エステート（物的不動産）を使用し、それにより他の相互接続のために単独デポジション層金属を自由にする必要性を削減する。また、相互接続の大部分は重複せず、多くが単独デポジション層金属を使用して達成できるので、行ドライバをピッチ上に配置することにより、半導体の相互接続を使用する必要性も最小限に抑えられる。したがって、行ドライバ・セルをメモリ・セル・アレイとピッチ上に配置すると、最小の半導体相互接続により使用可能な単独デポジション金属層のリアル・エステートを使用する最大セル・アレイ密度が実現される。
【００４８】
行ドライバ・トランジスタ間でのスペースの縮小により、寄生トランジスタが生じる。この寄生トランジスタは、行ドライバ回路の動作中の不必要な漏れ電流及びパンチスルーを防止するために制御されなければならない。寄生トランジスタ・チャネル全体での最大電圧は供給電圧を越えて上昇するので、漏れ電流及びパンチスルーの問題は悪化する。漏れ電流及びパンチスルーの防止は、寄生トランジスタのスレッショルド電圧を増加するためにフィールド酸化絶縁物の下の寄生チャネル領域をｐ−ドーピングすることによって達成される。ｐ−タイプのドーピングは、イオン注入を使用して実行することができる。大きなフィールド酸化物の過形成及び接地された寄生ゲート構造は、パンチスルー保護を更に拡張する。本発明の一実施例では、接地されたゲートが、チタン・シリサイド物質とストラップで縛られるポリシリコンを使用して接地される。
【００４９】
非寄生トランジスタ間の削減されたチャネル長によっても、これらのトランジスタのチャネル領域を通る漏れ電流が増加する。電流の漏れは、ｎ−チャネル・トランジスタのゲートの下の基板領域をｐ−ドーピングすることで削減される。
【００５０】
図１４は、行デコーダ・ピッチ・セル領域及びメモリ・セル領域の一部を示すレイアウト図で、高導電性相互接続及び半導体の相互接続は以下の表２中のキーに従って識別される。フィールド・インプラント４０１上での接地式ゲートは、図１３の駆動トランジスタ１２１４に相当する領域１４０３内の隣接トランジスタから、領域１４０２内の駆動トランジスタを絶縁するのに役立つ、図１４のレイアウト図に図示される。インプラント１４０２は、領域１４０３内の各トランジスタを隣接するトランジスタへのパンチスルーから保護するのに役立つ。
【００５１】
【表２】
0003790853.tif 000003
【００５２】
図１５は、ｎ−センス増幅器ピッチ・セル領域及びメモリ・セル・アレイ領域の一部を示すレイアウト図であり、高導電性相互接続及び半導体の相互接続は、前記表２のキーに従って識別される。メモリ・アレイ領域は、図１４に示されるメモリ・アレイ領域と同じである。金属ビット線１４１６は、メモリ・アレイ内のセルを、図１１の線Ｄ及びＤ＊に相当するｎ−センス増幅器に接続する。接地されたゲート絶縁は、１５０１で実現される。
【００５３】
図１６は、図４の１６メガビット単独デポジション層金属ＤＲＡＭのアドレス・フロー及びデータ・フローの電気的な相互接続の詳細なブロック図である。図１６の電気概略図形式に示されるメモリ・アレイ全体は、通常、図４の物理的なレイアウト及びアーキテクチャに相当する。アレイの中心では、アドレス線１６０１が、例えば４０２ａ等のある特定のメモリ・サブアレイにアクセスするあめに、アドレス信号を分配する。各サブアレイには、前記のように、２５６Ｋｂのメモリ・セルが含まれる。アドレス線１６０１ａ及び１６０１ｂは、それぞれ線ドライバ１６０２ａ及び１６０２ｂにより駆動される。
【００５４】
アドレス分配はダイの中心から実行されるが、データ経路はダイの周辺部上にある。アレイからのデータ線は、マルチプレクサ１６０５及び線駆動回路１６０４を介して選択される。データ経路１６０３ａ及び１６０３ｂは、データＩ／Ｏピンがすべてダイのそれ側に配置されるため、図１６に図示されるダイの左側の例示的な実施例の中に位置するダイのデータＩ／Ｏパッドに接続される線ドライバで成端される。図１０を図１６上にオーバレイすることによって、（例示的な実施例の金属中で実現される）高導電性の電力分配バス及び接地分配バスが、どのようにして、やはりおもに金属のような高導電性相互接続内でも実行される、アドレス分配及びデータ分配と干渉しないのかを理解することができる。
【００５５】
結論
本明細書中では、特定の実施例が説明及び記述されたが、同じ目的を達成するために計算される任意の配置を、図示した特定の実施例の代わりに使用できることは当業者により理解されるだろう。本明細書は、本発明の適応策または変動をカバーすることを意図している。したがって、本発明が請求項及びその同等となものによってだけ制限されることは、はっきりと意図される。
【図面の簡単な説明】
類似した番号が幾つかの図を通して類似した構成部品を参照する図面においては、
【図１】図１Ａ、図１Ｂ、並びに図１Ｃは、16メガビットＤＲＡＭダイ用の業界標準プラグ互換パッケージとして使用されるＴＳＯＰ（小型薄型アウトラインパッケージ）用の従来の技術のパッケージを示す。
【図２】図２Ａ、図２Ｂ、並びに図２Ｃは、１６メガビットＤＲＡＭダイ用の業界標準プラグ互換パッケージとして使用されるＳＯＪ（小型アウトラインＪ−ウィング）用の従来の技術のパッケージを示す。
【図３】図３は、１６メガビット単独デポジション層金属ＤＲＡＭダイの１つの構成の機能ブロック図である。
【図４】図４は、１６メガビット単独デポジション層金属ＤＲＡＭダイのダイ表面全体の物理的なレイアウト図である。
【図５】図５は、図４の１６メガビット単独デポジション層金属ＤＲＡＭダイの物理的なレイアウト図の詳細な部分である。
【図６】図６は、図５の１６メガビット単独デポジション層金属ＤＲＡＭダイの物理的なレイアウト図の更に詳細な部分である。
【図７】図７は、メモリ・セル・アレイ、Ｉ／Ｏ経路、ｐ−センス増幅器、ｎ−センス増幅器、並びに列デコーダ回路の配置を示す、図５の１６メガビット単独デポジション層金属ＤＲＡＭダイの物理的なレイアウト図の詳細な断面図である。
【図８】図８は、図４の１６メガビット単独デポジション層金属ＤＲＡＭダイに使用されるリード・フレームのブロック図である。
【図９】図９は、図４の１６メガビット単独デポジション層金属ＤＲＡＭダイに使用されるリード・フレームの機械図である。
【図１０】図１０は、図４の１６メガビット単独デポジション層金属ＤＲＡＭ用電力ブッシング・アーキテクチャだけを示す図である。
【図１１】図１１は、予備充電回路、等化回路、並びに絶縁回路を含むｎ−センス増幅器の電気概略図である。
【図１２】図１２は、入出力回路を含む、ｎ−センス増幅器の電気概略図である。
【図１３】図１３は、図４の１６メガビット単独デポジション層金属ＤＲＡＭの１つの実施例での行デコーダ回路及び行ドライバ回路の電気概略図である。
【図１４】図１４は、高導電性相互接続及び半導体相互接続が識別された、行デコーダ・ピッチ・セル領域及びメモリ・セル・アレイ領域の一部を示すレイアウト図である。
【図１５】図15は、高導電性相互接続及び半導体相互接続が識別された、ｎ−センス増幅器ピッチ・セル領域及びメモリ・セル・アレイ領域の一部を示すレイアウト図である。
【図１６】図１６は、図４の１６メガビット単独デポジション層金属ＤＲＡＭのアドレス及びデータ・フローの電気相互接続の詳細なブロック図である。
【符号の説明】
４００    半導体ダイ
４０１ａ，４０１ｂ，４０１ｃ    ボンディング・パッド
４０２ａ，４０２ｂ，・・・・，４０２ｈ    サブアレイ
４０３，４０６    Ｉ／Ｏ経路領域
４０４ａ，４０４ｂ，４０４ｃ    ボンディング・パッド
４０５ａ，４０５ｂ，４０５ｃ，４０５ｄ    コーナー・ボンディング／パッド
４０７ａ，７０７ｂ    ボンディング・パッド
５０２ａ，５０２ｂ    ＮＳＡ
７０１    ＰＳＡ
【図１Ａ】
0003790853.tif 000004
【図１Ｂ】
0003790853.tif 000005
【図１Ｃ】
0003790853.tif 000006
【図２Ａ】
0003790853.tif 000007
【図２Ｂ】
0003790853.tif 000008
【図２Ｃ】
0003790853.tif 000009
【図３】
0003790853.tif 000010
【図４】
0003790853.tif 000011
【図５】
0003790853.tif 000012
【図６】
0003790853.tif 000013
【図７】
0003790853.tif 000014
【図８】
0003790853.tif 000015
【図９】
0003790853.tif 000016
【図１０】
0003790853.tif 000017
【図１１】
0003790853.tif 000018
【図１２】
0003790853.tif 000019
【図１３】
0003790853.tif 000020
【図１４】
0003790853.tif 000021
【図１５】
0003790853.tif 000022
【図１６】
0003790853.tif 000023