(57)【特許請求の範囲】
【請求項１】
複数のフレームレートのシリアルデータを受信して同期検出を行うマルチフレームレート同期検出方法であって、
受信したシリアルデータを最高フレームレートに合わせてシリアル／パラレル変換し、
前記シリアル／パラレル変換されたパラレルデータの各フレームレートに応じた所定範囲を同期検出用パターンと比較して一致検出を行い、
前記一致検出の周期が前回と同じ場合に同期状態と判定することを特徴とするマルチフレームレート同期検出方法。
【請求項２】
複数のフレームレートのシリアルデータを受信して同期検出を行うマルチフレームレート同期検出装置であって、
受信したシリアルデータを最高フレームレートに合わせてシリアル／パラレル変換するシリアル／パラレル変換手段と、
前記シリアル／パラレル変換されたパラレルデータの各フレームレートに応じた所定範囲を同期検出用パターンと比較して一致検出を行う一致検出手段と、
前記一致検出の周期が前回と同じ場合に同期状態と判定する同期判定手段を
有することを特徴とするマルチフレームレート同期検出装置。
【請求項３】
請求項２記載のマルチフレームレート同期検出装置において、
前記複数のフレームレートのシリアルデータは、ＳＯＮＥＴの同期転送モジュールＳＴＳ−４８，ＳＴＳ−１２，ＳＴＳ−３であることを特徴とするマルチフレームレート同期検出装置。
【請求項４】
請求項３記載のマルチフレームレート同期検出装置において、
前記各フレームレートに応じた所定範囲は、各同期転送モジュールのセクションオーバーヘッドにおけるＡ１バイトの最後の２バイトとＡ２バイトの最初の２バイトであることを特徴とするマルチフレームレート同期検出装置。
【請求項５】
請求項４記載のマルチフレームレート同期検出装置において、
前記同期検出用パターンは、１６進表示の値「Ｆ６Ｆ６２８２８」であることを特徴とするマルチフレームレート同期検出装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、マルチフレームレート同期検出方法及びその装置に関し、特に、複数のフレームレートのデータを入力されて同期検出を行うマルチフレームレート同期検出方法及びその装置に関する。
【０００２】
【従来の技術】
北米、台湾、香港等で使用されているＳＯＮＥＴ（Ｓｙｎｃｈｒｏｎｏｕｓ  Ｏｐｔｉｃａｌ  Ｎｅｔｗｏｒｋ）や、その他の国々で使用されているＳＤＨ（Ｓｙｎｃｈｒｏｎｏｕｓ  Ｄｉｇｉｔａｌ  Ｈｉｅｒａｒｃｈｙ）等の通信方式では複数のフレームレートが設定されている。
【０００３】
ＳＯＮＥＴについては、図１（Ａ）に示すフレームフォーマットの同期転送モジュールＳＴＳ−４８（通信速度２．４８８３２Ｇｂｐｓ、以下２．４Ｇｂｐｓと略す）、図１（Ｂ）に示すフレームフォーマットの同期転送モジュールＳＴＳ−１２（通信速度６２２．０８Ｍｂｐｓ、以下６２２Ｍｂｐｓと略す）、図１（Ｃ）に示すフレームフォーマットの同期転送モジュールＳＴＳ−３（通信速度１５５．５２Ｍｂｐｓ、以下１５６Ｍｂｐｓと略す）等のフレームレートが設定されている。
【０００４】
ＳＴＳ−４８フレームは、９行×１４４列のＳＯＨ（Ｓｅｃｔｉｏｎ  ＯｖｅｒＨｅａｄ）と９行×４１７６列のペイロードから構成され、第１行の各４８バイトのＡ１，Ａ２バイトがフレーム同期信号とされている。このうち、Ａ１バイトの最後の２バイト（＃４７，＃４８）と、Ａ２バイトの最初の２バイト（＃４９，＃５０）が０ｘＦ６Ｆ６２８２８（０ｘは１６進表示を表す）の固定の同期検出用パターンとされている。
【０００５】
ＳＴＳ−１２フレームは、９行×３６列のＳＯＨ（Ｓｅｃｔｉｏｎ  ＯｖｅｒＨｅａｄ）と９行×１０４４列のペイロードから構成され、第１行の各１２バイトのＡ１，Ａ２バイトがフレーム同期信号とされている。このうち、Ａ１バイトの最後の２バイト（＃１１，＃１２）と、Ａ２バイトの最初の２バイト（＃１３，＃１４）が０ｘＦ６Ｆ６２８２８（０ｘは１６進表示を表す）の固定の同期検出用パターンとされている。
【０００６】
ＳＴＳ−３フレームは、９行×９列のＳＯＨ（Ｓｅｃｔｉｏｎ  ＯｖｅｒＨｅａｄ）と９行×２６１列のペイロードから構成され、第１行の各３バイトのＡ１，Ａ２バイトがフレーム同期信号とされている。このうち、Ａ１バイトの最後の２バイト（＃２，＃３）と、Ａ２バイトの最初の２バイト（＃４，＃５）が０ｘＦ６Ｆ６２８２８（０ｘは１６進表示を表す）の固定の同期検出用パターンとされている。
【０００７】
図２は、従来のフレーム同期検出装置の一例のブロック図を示す。同図中、Ｏ／Ｅモジュール１０は、入力される単一フレームレートの光信号を電気信号に変換してシリアルに出力する。このＯ／Ｅモジュール１０から出力されるフレームデータ（固定レートｉＭｂｐｓ）は１：ｎのシリアル／パラレル変換回路（Ｓ／Ｐ）１２に供給され、ｎビットパラレル（固定レートｉ／ｎＭｂｐｓ×ｎ）の信号に変換されて同期検出回路１４に供給される。
【０００８】
同期検出回路１４は、同期転送モジュールフレームのセクションオーバーヘッドのＡ１バイト、Ａ２バイトの固定の同期検出用パターン３２ビット（０ｘＦ６Ｆ６２８２８）を格納しており、パラレル入力されるビット列と比較してフレームパターンを検出し、データ列（ｄａｔａ）とフレーム検出信号（ＳＥＬ）を出力する。バレルシフト部１６は、フレーム検出信号の入力タイミングに応じてデータ列をシフトして、図１（Ａ）、（Ｂ），（Ｃ）に示すようなフォーマットのデータ列（ｄａｔａ）とフレームパルス（ＦＰ）を出力する。
【０００９】
【発明が解決しようとする課題】
従来、複数のフレームレートを扱う場合には、予めフレームレート毎に同期検出回路を設けて、入力されるフレームレートによって使用する回路を選択していた。
【００１０】
図３は、従来のマルチフレームレート同期検出装置の一例のブロック図を示す。同図中、Ｏ／Ｅモジュール２０は、入力される光信号のフレームデータを電気信号に変換してシリアルに出力する。このフレームデータは制御回路２１においてシリアル／パラレル変換回路２２Ａ，２２Ｂ，２２Ｃのいずれかに振り分けられる。制御回路２１は、制御信号がＳＴＳ−４８を指示するときフレームデータをシリアル／パラレル変換回路２２Ａに供給し、ＳＴＳ−１２を指示するときフレームデータをシリアル／パラレル変換回路２２Ｂに供給し、ＳＴＳ−３を指示するときフレームデータをシリアル／パラレル変換回路２２Ｃに供給する。
【００１１】
シリアル／パラレル変換回路２２Ａは、周波数２．４ＧＨｚのクロックで２．４Ｇｂｐｓのフレームデータをｎビットパラレルのデータに変換して同期検出回路２４Ａに供給する。シリアル／パラレル変換回路２２Ｂは周波数６２２ＭＨｚのクロックで６２２Ｍｂｐｓのフレームデータをｎビットパラレルのデータに変換して同期検出回路２４Ｂに供給する。シリアル／パラレル変換回路２２Ｃは周波数１５６ＭＨｚのクロックで１５６Ｍｂｐｓのフレームデータをｎビットパラレルのデータに変換して同期検出回路２４Ｃに供給する。
【００１２】
同期検出回路２４Ａ，２４Ｂ，２４Ｃそれぞれは、同期検出用パターン３２ビット（０ｘＦ６Ｆ６２８２８）を格納しており、パラレル入力されるビット列と比較してフレームパターンを検出し、データ列（ｄａｔａ）とフレーム検出信号（ＳＥＬ）を出力する。
【００１３】
このように、従来のマルチフレームレート同期検出装置は、変換速度の異なるシリアル／パラレル変換回路と同期検出回路を各フレームレート毎に搭載しなければならず、回路規模が大きくなるという問題があった。
【００１４】
本発明は、上記の点に鑑みなされたものであり、複数のフレームレートの同期検出を単一回路で行うことができ、回路規模が小さくて済むマルチフレームレート同期検出方法及びその装置を提供することを目的とする。
【００１５】
【課題を解決するための手段】
請求項１に記載の発明は、受信したシリアルデータを最高フレームレートに合わせてシリアル／パラレル変換し、
前記シリアル／パラレル変換されたパラレルデータの各フレームレートに応じた所定範囲を同期検出用パターンと比較して一致検出を行い、
前記一致検出の周期が前回と同じ場合に同期状態と判定することにより、
複数のフレームレートの同期検出を単一回路で行うことができ、回路規模を小さくすることができる。
【００１６】
請求項２に記載の発明は、複数のフレームレートのシリアルデータを受信して同期検出を行うマルチフレームレート同期検出装置であって、
受信したシリアルデータを最高フレームレートに合わせてシリアル／パラレル変換するシリアル／パラレル変換手段と、
前記シリアル／パラレル変換されたパラレルデータの各フレームレートに応じた所定範囲を同期検出用パターンと比較して一致検出を行う一致検出手段と、
前記一致検出の周期が前回と同じ場合に同期状態と判定する同期判定手段を  有することにより、
複数のフレームレートの同期検出を単一回路で行うことができ、回路規模を小さくすることができる。
【００１７】
【発明の実施の形態】
図４は、本発明のマルチフレームレート同期検出装置の一実施例のブロック図を示す。同図中、Ｏ／Ｅモジュール３０は、光ケーブル３１から受信した複数のフレームレートの光信号のフレームデータを電気信号に変換してシリアルに出力する。Ｏ／Ｅモジュール３０から出力される任意のビットレート（ｍＭｂｐｓ）のフレームデータ列は、シリアル／パラレル変換回路３２に供給され、最高フレームレートのＳＴＳ−４８に合わせて周波数２．４ＧＨｚ（正確には２．４８８３２ＧＨｚ）のクロックを用いて１：１６の比率でパラレル化される。その出力ビットレートは１５６Ｍｂｐｓ（正確には１５５．５２Ｍｂｐｓ）である。
【００１８】
例えば図１（Ａ）に示すフレームフォーマットのＳＴＳ−４８フレームは、図５（Ａ）に示す形態でシリアルに伝送される。なお、図５（Ａ）の各セルはバイト単位で示している。これをシリアル／パラレル変換することにより、図５（Ｂ）に示す形態となる。但し、ここではＳＴＳ−４８フレームにおける最初のＡ１バイトのＭＳＢがシリアル／パラレル変換回路３２の出力１６チャネルのうち第１チャネルに出力される場合を示している。図５（Ｂ）の各セルはビット単位で示しており、左端列では、２バイト分のＡ１バイト＃１，＃２が出力される。なお、例えば「＃１−１」はバイト＃１の第１ビットを表しており、同期検出用パターンの位置を網掛けで示す。
【００１９】
上記シリアル／パラレル変換回路３２では、入力レートが出力レート（１５６Ｍｂｐｓ）の総和に満たない場合には、因果律を満たすためチャネル方向に延長されて出力される。このため、ＳＴＳ−１２フレームのシリアル／パラレル変換後の出力フォーマットは図６に示すようになる。図６の各セルは４ビット単位で示しており、セル内の各ビットの値は同一であり、同期検出用パターンの位置を網掛けで示す。
【００２０】
また、ＳＴＳ−３のシリアル／パラレル変換後の出力フォーマットは図７に示すようになる。図７の各セルは２バイト単位で示しており、セル内の各ビットの値は同一であり、同期検出用パターンの位置を網掛けで示す。
【００２１】
次に、シリアル／パラレル変換回路３２から出力されるデータ列は、図４に示す同期検出回路３４に供給される。同期検出回路３４は、フレームに含まれているＳＯＨにおけるＡ１バイトの最後の２バイトと、Ａ２バイトの最初の２バイトが、０ｘＦ６Ｆ６２８２８の固定の同期検出用パターンと一致するか否かを判定する。
【００２２】
この場合、ＳＴＳ−４８フレームでは、図８に示すようにシリアル／パラレル変換回路３２の出力１６チャネルの３クロック分を固定同期検出用パターンと一致するか否か比較する。ＳＴＳ−１２フレームでは、シリアル／パラレル変換回路３２の出力１６チャネルのうち、第１，第５，第９，第１３チャネルの９クロック分を固定同期検出用パターンと一致するか否か比較する。ＳＴＳ−３フレームでは、シリアル／パラレル変換回路３２の出力１６チャネルのうち、第１チャネルの３２クロック分を固定同期検出用パターンと一致するか否か比較する。
【００２３】
このため、図９に示すように各レートの検索範囲をカバーするレジスタ３５を同期検出回路３４内に用意しておき、シリアル／パラレル変換回路３２から出力される１６チャネルのパラレルデータ列を、上記レジスタ３５に格納して同期検出を行う。
【００２４】
図１０は、同期検出回路３４が実行する処理の一実施例のフローチャートを示す。なお、この処理の開始時には、同期はずれ状態が設定されている。同図中、ステップＳ１２でパラレルデータをレジスタ３５に格納する。次に、ステップＳ１４でＳＴＳ−３の検索範囲で同期検出用パターン０ｘＦ６Ｆ６２８２８と一致するか否かを判別し、また、ステップＳ１６でＳＴＳ−１２の検索範囲で同期検出用パターン０ｘＦ６Ｆ６２８２８と一致するか否かを判別し、また、ステップＳ１８でＳＴＳ−４８の検索範囲で同期検出用パターン０ｘＦ６Ｆ６２８２８と一致するか否かを判別する。なお、上記ステップＳ１４，Ｓ１６，Ｓ１８はどの順番で実行しても良く、例えば並列処理も可能である。
【００２５】
ステップＳ１４，Ｓ１６，Ｓ１８の全てで不一致の場合にはステップＳ１２に進み、ステップＳ１２〜Ｓ１８を繰り返す。一方、ステップＳ１４，Ｓ１６，Ｓ１８のいずれかで一致の場合にはステップＳ２０に進み、前回の検出と同レートであるか否かを判別する。ここで、同レートとは、前回の一致検出タイミングから今回の一致検出タイミングまでの期間が、前々の一致検出タイミングから前回の一致検出タイミングまでの期間と同じということである。
【００２６】
ステップＳ２０で同レートの場合にはステップＳ２２で同期状態に遷移して今回のレートを保持したのちステップＳ１２に進む。一方、同レートでない場合にはステップＳ２４で５回連続で同期状態のレートと異なるか否かを判別し、５回連続で同期状態のレートと異なる場合にはステップＳ２６で同期はずれ状態に遷移して今回のレートを保持したのちステップＳ１２に進み、そうでなければステップＳ２２で同期状態に遷移して今回のレートを保持したのちステップＳ１２に進む。
【００２７】
このように、同期検出回路３４は外部からのフレームレート情報を与えられることなく、レートを決定することが可能であり、１つのレジスタと１つの比較回路のみで構成でき、回路構成がシンプルになる。
【００２８】
各フレームレートの検出パターンは、１６ビットパラレルのデータ列を使用することから、ＳＴＳ−３を除き１６通り存在する。この１６通りのパターンは従来の技術を用いて同時にチェック可能である。
【００２９】
図１１に、ＳＴＳ−４８の検出ケースを示す。図１１（Ａ）は位相ずれがない検出ケース０におけるレジスタ３５（ＳＴＳ−４８の検索範囲のみ）のデータ格納状態を示しており、図１１（Ｂ）は１ビットの位相ずれがある検出ケース１におけるレジスタ３５のデータ格納状態を示している。以下同様にして、図１１（Ｃ）は１５ビットの位相ずれがある検出ケース１におけるレジスタ３５のデータ格納状態を示している。
【００３０】
同期検出回路３４では、上記検出ケースの番号を制御信号ＳＥＬとして、１６チャネルのパラレルデータ列と共に、図４に示すバイトスイッチ３６に供給する。図１２に、各検出ケースと、制御信号ＳＥＬの値と、位相合わせに必要なシフトビット数を示す。
【００３１】
バイトスイッチ３６の動作をＳＴＳ−４８の場合を例に説明する。同期検出回路３４で使用しているレジスタ３５（ＳＴＳ−４８の検索範囲のみ）の様子を図１３に示す。ここでは各フリップフロップＦＦ０〜ＦＦ４７に１ビット格納する。フリップフロップＦＦ３２〜ＦＦ４７に１６チャネルのデータＤ１〜Ｄ１６が供給され保持されると同時に、フリップフロップＦＦ３２〜ＦＦ４７の内容がフリップフロップＦＦ１６〜ＦＦ３１にシフトされ、フリップフロップＦＦ１６〜ＦＦ３１の内容がフリップフロップＦＦ０〜ＦＦ１５にシフトされる。
【００３２】
図１４は、バイトスイッチ３６の一実施例の回路図を示す。バイトスイッチ３６は、制御信号のＭＳＢ（ＳＥＬ３）に基づき２入力のいずれかを選択し８ビットシフトを行う２３個のセレクタと、制御信号の第３ビット（ＳＥＬ２）に基づき２入力（８ビットシフト出力）のいずれかを選択し４ビットシフトを行う１９個のセレクタと、制御信号の第２ビット（ＳＥＬ１）に基づき２入力（４ビットシフト出力）のいずれかを選択し２ビットシフトを行う１７個のセレクタと、制御信号のＬＳＢ（ＳＥＬ０）に基づき２入力（２ビットシフト出力）のいずれかを選択し１ビットシフトを行う１６個のセレクタとより構成されている。
【００３３】
この構成により、バイトスイッチ３６は、例えば図１５（Ａ）に示す検出ケース１５の位相ずれを補正して、図１５（Ｂ）に示すような位相ずれなしの状態として出力する。これと共に、図１５（Ａ）に示すバイト＃１，＃２の１６ビットの出力タイミングでハイレベルとなるフレームパルスを生成して出力する。
【００３４】
このようにして、本発明では、マルチフレームレートを扱うユニットにおいて、１つのシリアル／パラレル変換回路，同期検出回路の小規模な回路で同期検出を行うことができる。また、この方法を用いることで、あらゆるフォーマット、フレームレートに対応できる同期検出回路を構成できるという拡張性を備えている。
【００３５】
なお、上記実施例ではＳＯＮＥＴについて説明したが、ＳＤＨにおいても同様に適用でき、実施例に限定されるものではない。
【００３６】
なお、シリアル／パラレル変換回路３２が請求項記載のシリアル／パラレル変換手段に対応し、ステップＳ１４，Ｓ１６，Ｓ１８が一致検出手段に対応し、ステップＳ２０が同期判定手段に対応する。
【００３７】
【発明の効果】
上述の如く、請求項１，２に記載の発明によれば、複数のフレームレートの同期検出を単一回路で行うことができ、回路規模を小さくすることができる。
【図面の簡単な説明】
【図１】ＳＯＮＥＴのフレームフォーマットを示す図である。
【図２】従来のフレーム同期検出装置の一例のブロック図である。
【図３】従来のマルチフレームレート同期検出装置の一例のブロック図である。
【図４】本発明のマルチフレームレート同期検出装置の一実施例のブロック図である。
【図５】シリアル／パラレル変換を説明するための図である。
【図６】ＳＴＳ−１２フレームのシリアル／パラレル変換後の出力フォーマットを示す図である。
【図７】ＳＴＳ−３フレームのシリアル／パラレル変換後の出力フォーマットを示す図である。
【図８】検索範囲を示す図である。
【図９】レジスタの格納範囲を示す図である。
【図１０】同期検出回路が実行する処理の一実施例のフローチャートである。
【図１１】ＳＴＳ−４８の検出ケースを示す図である。
【図１２】各検出ケースと、制御信号ＳＥＬの値と、位相合わせに必要なシフトビット数を示す図である。
【図１３】レジスタの様子を示す図である。
【図１４】バイトスイッチの一実施例の回路図である。
【図１５】バイトスイッチによる位相補正を説明するための図である。
【符号の説明】
３０  Ｏ／Ｅモジュール
３１  光ケーブル
３２  シリアル／パラレル変換回路
３４  同期検出回路
３５  レジスタ
３６  バイトスイッチ
【図１】
0003768430.tif 000002
【図２】
0003768430.tif 000003
【図３】
0003768430.tif 000004
【図４】
0003768430.tif 000005
【図５】
0003768430.tif 000006
【図６】
0003768430.tif 000007
【図７】
0003768430.tif 000008
【図８】
0003768430.tif 000009
【図９】
0003768430.tif 000010
【図１０】
0003768430.tif 000011
【図１１】
0003768430.tif 000012
【図１２】
0003768430.tif 000013
【図１３】
0003768430.tif 000014
【図１４】
0003768430.tif 000015
【図１５】
0003768430.tif 000016