(57)【特許請求の範囲】
【請求項１】
メモリセルがマトリクス配列されたメモリセルアレイと、
このメモリセルアレイの不良ビット線を救済するための冗長カラムセルアレイと、
アドレスをデコードして前記メモリセルアレイ内のメモリセルを選択するデコード回路と、
このデコード回路により複数カラム分の前記メモリセルアレイからの読み出しデータ又はメモリセルアレイへの書き込みデータが転送される複数のデータ線と、
前記冗長カラムセルアレイからの読み出しデータ又は冗長カラムセルアレイへの書き込みデータが転送されるスペアデータ線と、
不良カラムがアクセスされたときにその不良カラムのデータが転送されるべきデータ線を起点としてそれより一方側に配置されたデータ線を一つずつシフトさせて前記スペアデータ線を含めてデータ入出力線に接続させるデータ線シフト回路と、
不良カラムのアドレスとこれに対応して前記データ線シフト回路によるデータ線シフトの起点毎に１ずつ増えるように各データ入出力線毎に割り付けられたシフト指示番号との対応関係を記憶し、不良カラムのアドレスが入力されたときに前記シフト指示番号に対応する選択信号を出力する選択回路と、
この選択回路から出力される選択信号と前記シフト指示番号との比較により前記データ線シフト回路に対してシフト制御信号を出力するシフト制御回路と、
を有することを特徴とする半導体記憶装置。
【請求項２】
前記冗長カラムセルアレイは少なくとも２つの部分を有し、その２つの部分は前記メモリセルアレイの両側に設けられ、
前記データ線シフト回路が、前記不良カラムの前記データが転送される前記起点としての前記データ線の一方の側に配置されるデータ線を１つずつシフトするとき、前記メモリセルアレイの右側及び左側に、前記メモリセルアレイの２つの不良カラムがあったならば、
前記データ線シフト回路は、前記右側の不良カラムに関しては前記データ線を右側へシフトし、前記左側にある不良カラムに関しては前記データ線を左側へシフトする請求項１に記載の半導体記憶装置。
【請求項３】
前記シフト指示番号は、ｎビットの２値データで表される２n個の番号であり、
前記選択回路は、カラムアドレス数×ｎ個の選択信号データがプログラミングされて保持される選択信号保持回路と、入力されたカラムアドレスをデコードしてそのデコード出力により前記選択信号保持回路から前記選択信号としてのｎビットデータを選択出力するカラムデコード回路とを有する
ことを特徴とする請求項１記載の半導体記憶装置。
【請求項４】
前記シフト指示番号は、ｎビットの２値データで表される２n個の番号であり、
前記シフト制御回路は、各データ入出力線毎に設けられて前記シフト指示番号がプログラミングされて保持されるシフト指示番号保持回路と、各データ入出力線毎に設けられて前記シフト指示番号保持回路の出力と前記選択回路から出力される選択信号とを比較して前記シフト制御信号を出力する判定回路とを有する
ことを特徴とする請求項１記載の半導体記憶装置。
【請求項５】
前記選択信号保持回路は、前記選択信号データがプログラミングされるフューズ群と、各フューズのデータが転送されて保持されるラッチ回路とを有する第１のフューズ回路である
ことを特徴とする請求項３記載の半導体記憶装置。
【請求項６】
前記シフト制御回路は、
非不良カラムのアドレスの場合、前記シフト指示番号保持回路に保持される前記シフト指示信号に対応しない、異なる選択信号を出力する請求項４に記載の半導体記憶装置。
【請求項７】
前記シフト指示番号保持回路は、各データ入出力線毎にｎ個ずつ設けられて前記シフト指示番号がプログラミングされるフューズ群と、各フューズのデータが転送されて保持されるラッチ回路とを有する第２のフューズ回路であることを特徴とする請求項４記載の半導体記憶装置。
【請求項８】
前記シフト指示番号保持回路は、前記データ入出力線の配線領域の外側に配置されたフューズ回路と、このフューズ回路のｎビットずつのフューズデータが電源投入により順次転送されて各データ入出力線毎に保持されるシフトレジスタとを有する
ことを特徴とする請求項４記載の半導体記憶装置。
【請求項９】
前記シフト指示番号保持回路は、前記データ入出力線の配線領域の外側に配置されたフューズ回路と、このフューズ回路の各ｎビットのフューズデータをそのインクリメント位置で"１"、それ以外で"０"となる１ビットデータに順次変換するデータ変換回路と、このデータ変換回路により得られたデータが順次転送されて各データ入出力線毎に保持されるシフトレジスタと、このシフトレジスタの各段毎に設けられて各段毎にｎビットのフューズデータを復元するための加算器とを有することを特徴とする請求項４記載の半導体記憶装置。
【請求項１０】
前記第１のフューズ回路は、電気的にプログラミングされるフューズを用いて構成されていることを特徴とする請求項５記載の半導体記憶装置。
【請求項１１】
前記第２のフューズ回路は、電気的にプログラミングさるフューズを用いて構成されていることを特徴とする請求項７記載の半導体記憶装置。
【請求項１２】
メモリセルがマトリクス配列されたメモリセルアレイと、
このメモリセルアレイの不良ビット線を救済するための冗長カラムセルアレイと、
アドレスをデコードして前記メモリセルアレイ内のメモリセルを選択するデコード回路と、
このデコード回路により複数カラム分の前記メモリセルアレイからの読み出しデータ又はメモリセルアレイへの書き込みデータが転送される複数のデータ線と、
前記冗長カラムセルアレイからの読み出しデータ又は冗長カラムセルアレイへの書き込みデータが転送されるスペアデータ線と、
不良カラムがアクセスされたときにその不良カラムのデータが転送されるべきデータ線を起点としてそれより一方側に配置されたデータ線を一つずつシフトさせて前記スペアデータ線を含めてデータ入出力線に接続させるデータ線シフト回路とを備えた半導体記憶装置において、
アドレスとデータ線シフトの起点を対応づける第１手段及び、データ入出力線番号とデータ線シフトの起点を対応づける第２手段を備え、前記第１手段及び前記第２手段を用いて入力されたアドレスに対する前記データ線シフト回路によるデータ線シフトの態様を決定するようにしたことを特徴とする半導体記憶装置。
【請求項１３】
前記第１手段及び前記第２手段は、データ線シフトのための前記起点を、アドレスを入力することにより決定する請求項１２記載の半導体記憶装置。
【請求項１４】
前記第１手段は、不良カラムのアドレスとこれに対応して前記データ線シフト回路によるデータ線シフトの起点毎に１ずつ増えるように各データ入出力線毎に割り付けられたシフト指示番号との対応関係を記憶し、不良カラムのアドレスが入力されたときに前記シフト指示番号に対応する選択信号を出力する選択回路を備え、
前記第２手段は、この選択回路から出力される選択信号と前記シフト指示番号との比較により前記データ線シフト回路に対してシフト制御信号を出力するシフト制御回路を備えた請求項１３記載の半導体記憶装置。
【請求項１５】
前記シフト指示番号は、ｎビットの２値データで表される２n個の番号であり、
前記選択回路は、カラムアドレス数×ｎ個の選択信号データがプログラミングされて保持される選択信号保持回路と、入力されたカラムアドレスをデコードしてそのデコード出力により前記選択信号保持回路から前記選択信号としてのｎビットデータを選択出力するカラムデコード回路とを有することを特徴とする請求項１記載の半導体記憶装置
【請求項１６】
前記シフト指示番号は、ｎビットの２値データで表される２n個の番号であり、
前記シフト制御回路は、各データ入出力線毎に設けられて前記シフト指示番号がプログラミングされて保持されるシフト指示番号保持回路と、
各データ入出力線毎に設けられて前記シフト指示番号保持回路の出力と前記選択回路から出力される選択信号とを比較して前記シフト制御信号を出力する判定回路とを有することを特徴とする請求項１４記載の半導体記憶装置。
【請求項１７】
前記選択信号保持回路は、前記選択信号データがプログラミングされるフューズ群と、各フューズのデータが転送されて保持されるラッチ回路とを有する第１のフューズ回路であることを特徴とする請求項１５記載の半導体記憶装置。
【請求項１８】
前記シフト指示番号保持回路は、各データ入出力線毎にｎ個ずつ設けられて前記シフト指示番号がプログラミングされるフューズ群と、各フューズのデータが転送されて保持されるラッチ回路とを有する第２のフューズ回路であることを特徴とする請求項１６記載の半導体記憶装置。
【請求項１９】
メモリセルアレイと、冗長カラムセルアレイと、前記メモリセルアレイに対応する第１信号線と、前記冗長カラムセルアレイに対応する第２信号線を備えた半導体記憶装置の信号線シフト方法であって、
不良カラムがアクセスされた場合、前記第１信号線と前記第２信号線とを入出力信号線に接続するため、不良カラムに対応する起点として機能する第１信号線の一方の側に配置された第１信号線を、１つずつシフトさせ、
アドレスと信号線シフトの起点との対応関係を確立するステップと
入出力線番号と信号線シフトの前記起点との間の対応関係を確立するステップと、
予め定められたアドレスを入力して前記対応関係を互いに比較し、この比較結果に基づいて信号線シフトの態様を決定するステップとを備えた
ことを特徴とする信号線シフト方法。
【請求項２０】
信号線シフトのための前記起点は、前記入出力線それぞれのシフト点情報が、前記アドレスに対応する信号線シフトのための前記起点の情報と一致する点である請求項１９記載の信号線シフト方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、ＤＲＡＭ等の半導体記憶装置に係り、特にデータ線のシフトによる不良カラムのデータが出力されるデータ線を残りの正常なデータ線とスペアデータ線によって置き換えるカラム冗長方式を用いた半導体記憶装置、及びそのような半導体記憶装置における信号線シフト方法に関する。
【０００２】
【従来の技術】
従来より、ＤＲＡＭ等において、不良ビットを救済して歩留まり向上を図るために、規定のメモリセルアレイに対して冗長セルアレイを配置する冗長回路方式が採用されている。通常の冗長回路方式では、不良アドレスを記憶するフューズ回路をチップに搭載する。そして、不良アドレスが入力されたときにフューズ回路に記憶された不良アドレスとの一致検出により置換信号を出力し、これにより不良カラム又は不良ロウに代わって、冗長カラム又は冗長ロウを選択するという置換制御が行われる。
【０００３】
しかしこの従来の冗長回路方式は、不良カラムと冗長カラムを１：１に対応させることが必要であるから、不良救済効率を高いものとするためには、多くの冗長回路を必要とするという難点がある。
これに対して、より少ない冗長回路で効率的な不良カラム救済を行う冗長回路方式として、データ線シフトを利用する方式が提案されている（例えば、特開平３−１７６８９９号公報、特開平５−１０１６４８号公報等）。この方式では、不良カラムアドレスが入力されたときに、その不良カラムのデータが出力されるべきデータ線を避けて、隣りの正常なデータ線を用いる。以下順次データ線を１つずつシフトさせることにより、データ線配列の端部に配置された１つのスペアデータ線を含んで正常なデータ線のみをデータ入出力線に接続するという、データ線シフトの制御を行う。
【０００４】
【発明が解決しようとする課題】
しかし、データ線シフトによる不良カラム救済方式において、不良カラムアドレスに対応してデータ線シフトの起点を記憶してシフト制御を行うものとすると、データ入出力線（Ｉ／Ｏ線）が大きい場合にはシフト制御のための選択信号線の
本数が大きくなり、データ線シフトのためのマルチプレクサ部の構成が複雑になる。
この発明は、データ線シフト制御のための選択信号線の本数を少なくした不良カラム救済方式の半導体記憶装置及び信号線シフト方法を提供することを目的としている。
【０００５】
【課題を解決するための手段】
この発明に係る半導体記憶装置は、メモリセルがマトリクス配列されたメモリセルアレイと、このメモリセルアレイの不良ビット線を救済するための冗長カラムセルアレイと、アドレスをデコードして前記メモリセルアレイ内のメモリセルを選択するデコード回路と、このデコード回路により複数カラム分の前記メモリセルアレイからの読み出しデータ又はメモリセルアレイへの書き込みデータが転送される複数のデータ線と、前記冗長カラムセルアレイからの読み出しデータ又は冗長カラムセルアレイへの書き込みデータが転送されるスペアデータ線と、不良カラムがアクセスされたときにその不良カラムのデータが転送されるべきデータ線を起点としてそれより一方側に配置されたデータ線を一つずつシフトさせて前記スペアデータ線を含めてデータ入出力線に接続させるデータ線シフト回路とを備えた半導体記憶装置において、アドレスとデータ線シフトの起点を対応づける手段及び、データ入出力線番号とデータ線シフトの起点を対応づける手段を備え、これらの手段を用いて入力されたアドレスに対する前記データ線シフト回路によるデータ線シフトの態様を決定するようにしたことを特徴とする。
【０００６】
この発明に係る半導体記憶装置は、より具体的には、メモリセルがマトリクス配列されたメモリセルアレイと、このメモリセルアレイの不良ビット線を救済するための冗長カラムセルアレイと、アドレスをデコードして前記メモリセルアレイ内のメモリセルを選択するデコード回路と、このデコード回路により複数カラム分の前記メモリセルアレイからの読み出しデータ又はメモリセルアレイへの書き込みデータが転送される複数のデータ線と、前記冗長カラムセルアレイからの読み出しデータ又は冗長カラムセルアレイへの書き込みデータが転送されるスペアデータ線と、不良カラムがアクセスされたときにその不良カラムのデータが転送されるべきデータ線を起点としてそれより一方側に配置されたデータ線を一つずつシフトさせて前記スペアデータ線を含めてデータ入出力線に接続させるデータ線シフト回路と、不良カラムのアドレスとこれに対応して前記データ線シフト回路によるデータ線シフトの起点毎に１ずつ増えるように各データ入出力線毎に割り付けられたシフト指示番号との対応関係を記憶し、不良カラムのアドレスが入力されたときに前記シフト指示番号に対応する選択信号を出力する選択回路と、この選択回路から出力される選択信号と前記シフト指示番号との比較により前記データ線シフト回路に対してシフト制御信号を出力するシフト制御回路とを有することを特徴としている。
【０００７】
この発明に係る半導体記憶装置において、前記シフト指示番号は一般的に、ｎビットの２値データで表される２n個の番号として設定される。このとき、選択回路は、カラムアドレス数×ｎ個の選択信号データがプログラミングされて保持される選択信号保持回路と、入力されたカラムアドレスをデコードしてそのデコード出力により前記選択信号保持回路から前記選択信号としてのｎビットデータを選択出力するカラムデコード回路とを備えて構成される。また、シフト制御回路は、各データ入出力線毎に設けられて前記シフト指示番号がプログラミングされて保持されるシフト指示番号保持回路と、各データ入出力線毎に設けられて前記シフト指示番号保持回路の出力と前記選択回路から出力される選択信号とを比較して前記シフト制御信号を出力する判定回路とを備えて構成される。
【０００８】
この発明に係る半導体記憶装置によると、データ線シフト制御回路に供給される選択信号線の本数は、ｎ本となる。例えば、シフト指示番号を０〜７の８通りとすれば、データ入出力線領域に配設される選択信号線の本数は３本となる。これは、並列にデータ入出力されるデータ入出力線が例えば１２８本として、それぞれにシフト指示番号０〜１２７を割り当てる場合に必要とされる７本の選択信号線（実際にはプリデコードが必要となり、１０本以上になる）に比べると、選択信号線数は少なくなる。
【０００９】
この発明に係る半導体記憶装置において、選択信号保持回路は例えば、選択信号データがプログラミングされるフューズ群と、各フューズのデータが転送されて保持されるラッチ回路とを有する第１のフューズ回路として構成される。また、シフト指示番号保持回路は例えば、各データ入出力線毎にｎ個ずつ設けられて前記シフト指示番号がプログラミングされるフューズ群と、各フューズのデータが転送されて保持されるラッチ回路とを有する第２のフューズ回路として構成される。
【００１０】
またこの発明に係る半導体記憶装置において、シフト指示番号保持回路を構成するフューズ回路は、データ入出力線の配線領域の外側に配置する事もできる。この場合、各データ入出力線毎にフューズデータを保持するラッチ回路は、フューズ回路のｎビットずつのフューズデータが電源投入により順次転送されて各データ入出力線毎に保持されるシフトレジスタとして構成することができる。更にこの場合、シフトレジスタは、各データ入出力線毎に１ビットずつとすることもできる。そのためには、データ入出力線の配線領域の外側に配置されたフューズ回路各フューズデータをそのインクリメント位置で"１"、それ以外で"０"となる１ビットデータに順次変換するデータ変換回路を備え、このデータ変換回路により得られたデータが順次転送されて各データ入出力線毎に保持されるシフトレジスタと、このシフトレジスタの各段毎に設けられて各段毎にｎビットのフューズデータを復元するための加算器とを備える。
【００１１】
この発明に係る半導体記憶装置において、第１及び第２のフューズ回路を構成するフューズは、好ましくは、電気的にプログラミングされるフューズであるものとする。これにより、フューズ回路領域上に更に配線を通すことができる。
また、この発明に係る信号線シフト方法は、メモリセルアレイと、冗長カラムセルアレイと、前記メモリセルアレイに対応する第１信号線と、前記冗長カラムセルアレイに対応する第２信号線を備えた半導体記憶装置の信号線シフト方法であって、不良カラムがアクセスされた場合、前記第１信号線と前記第２信号線とを入出力信号線に接続するため、不良カラムに対応する起点として機能する第１信号線の一方の側に配置された第１信号線を、１つずつシフトさせ、アドレスと信号線シフトの起点との対応関係を確立するステップと、入出力線番号と信号線シフトの前記起点との間の対応関係を確立するステップと、予め定められたアドレスを入力して前記対応関係を互いに比較し、この比較結果に基づいて信号線シフトの態様を決定するステップとを備えたことを特徴とする。
【００１２】
【発明の実施の形態】
以下、図面を参照して、この発明の実施の形態を説明する。
［実施の形態１］
図１は、この発明の実施の形態１によるＤＲＡＭのブロック構成を示す。ここではＤＲＡＭ部のみを示しているが、実際には同じチップ上にゲートアレイやスタンダードセルを用いて構成された論理回路部が搭載されているものとする。
メモリセルアレイ１は、図２に示すように、ダイナミック型メモリセルＭＣがマトリクス配列されている。各メモリセルＭＣは、複数本ずつのワード線ＷＬとビット線ＢＬ（実際は対をなす）の各交差部に配置されて、各ビット線ＢＬにはビット線センスアンプＳ／Ａが接続されている。
【００１３】
アドレスはアドレスバッファ３に取り込まれ、ロウアドレス及びカラムアドレスがそれぞれロウデコーダ４及びカラムデコーダ５によりデコードされる。メモリセルアレイ１のワード線ＷＬ及びビット線ＢＬはそれぞれ、ロウデコーダ４及びカラムデコーダ５により選択される。メモリセルアレイ１のビット線ＢＬは、カラムデコーダ５により駆動されるカラムゲート２により選択されてデータ線ＤＱ（ＤＱ０〜ＤＱ１２７）に接続される。
【００１４】
データ線ＤＱはこの実施の形態の場合、図２に模式的に示したように、メモリセルアレイ１を横切るようにメモリセルアレイ１上に複数本配列される。このデータ線ＤＱは、データ線センスアンプ回路６を介して更にデータ線ＲＤ（ＲＤ０〜ＲＤ１２７）に接続されている。データ線ＲＤ（ＲＤ０〜ＲＤ１２７）はここでは、データ読み出し用のデータ線を示しており、実際には各データ線ＲＤと並行して書き込み用のデータ線が配設されるが、図では省略している。
【００１５】
メモリセルアレイ１には、不良救済のための冗長回路として、この実施の形態の場合、ワード線方向の両端に冗長カラムセルアレイ１ａ，１ｂが設けられている。これらの冗長カラムセルアレイ１ａ，１ｂのビット線は、カラムゲート２を介してスペアデータ線ＳＤＱ０，ＳＤＱ１に接続される。スペアデータ線ＳＤＱ０，ＳＤＱ１はデータ線センスアンプ回路６を介して更にスペアデータ線ＳＲＤ０，ＳＲＤ１に接続されている。
【００１６】
この実施の形態において、データ読み出し時はメモリセルアレイ１からカラムゲートにより選択された１２８個のビット線データが同時に１２８本のデータ線ＤＱに転送され、またデータ書き込み時は１２８本のデータ線ＤＱを介して同時に、メモリセルアレイ１の選択された１２８本のビット線に転送されるものとする。このとき不良カラムの救済は、データ線ＲＤとデータ入出力線Ｉ／Ｏの接続関係を切り換えるマルチプレクサ７により行われる。即ち不良カラムアドレスが入力されたときには、マルチプレクサ７により、不良カラムのビット線データが出力されるべきデータ線ＲＤを回避して、一つずつデータ線ＲＤをシフトさせて、スペアデータ線ＳＲＤ０又はＳＲＤ１を含んでデー入出力線Ｉ／Ｏに接続させるという、データ線シフトの制御がなされる。この様なデータ線シフトの制御を行うために、選択回路１０が設けられている。また、マルチプレクサ回路７は、データ線シフト回路８と、選択回路１０から出力される制御信号によりシフト制御を行うシフト制御回路９とから構成されている。
【００１７】
選択回路１０は、後に説明するように、不良カラムのアドレスとこれに対応してデータ線シフト回路８によるデータ線シフトの起点毎に１ずつ増えるように各データ線毎に割り付けられたシフト指示番号との対応関係を記憶するフューズ回路（選択信号保持回路）を有し、不良カラムアドレスが入力されたときにシフト指示番号に対応する選択信号を出力するものである。マルチプレクサ７内のシフト制御回路９は、各データ線毎の上述したシフト指示番号を保持するフューズ回路（シフト指示番号保持回路）を有し、選択回路１０から出力される選択信号との比較により、シフト起点以上（或いは以下）のデータ線をシフトさせるシフト制御信号を出力するものである。
【００１８】
不良カラム救済のためのデータ線シフトを行うマルチプレクサ７及び選択回路１０の具体構成を説明する前に、この実施の形態でのデータ線シフトの原理的な考え方を、図３を用いて説明する。図３では、メモリセルアレイ１が複数個（図の場合３個示している）のサブアレイにより構成され、これらのサブアレイを横切ってデータ線ＤＱが配設されている。各サブアレイでは、図の例では１本のデータ線当たり、左からカラムＣｏｌ０〜Ｃｏｌ３の４本のビット線（実際は４対）が接続される。この図では、説明を簡単にするため、４カラムの例を示している。
【００１９】
また、図３では、×印により不良カラム位置を示している。即ち、データ線ＤＱ１では、カラムＣｏｌ１が不良、データ線ＤＱ２では、カラムＣｏｌ２とＣｏｌ３が不良、データ線ＤＱ５では、カラムＣｏｌ０が不良である例を示している。これらの不良カラムがアクセスされたときにデータ線シフトを行うために、この実施の形態では各データ線毎に割り当てられたシフト指示番号を用いる。このシフト指示番号は、図３に示すように、どのカラムアドレスで不良しているかに拘わらず、データ線配列の順に、不良カラムがある度に１ずつ増える番号である。即ち図３の例では、データ線配列の左側から、データ線ＤＱ０には不良がないため、シフト指示番号として「０］が割り当てられる。データ線ＤＱ１にはカラムＣｏｌ１に不良があるため、シフト番号は１だけ増えて「１」となる。データ線ＤＱ２ではカラムＣｏｌ２，Ｃｏｌ３に不良があるため、更に１増えて、シフト指示番号は「２」となる。データ線ＤＱ３，ＤＱ４は不良がないため、データ線ＤＱ２と同じシフト指示番号「２」が割り当てられる。以下、同様にして、不良がある毎に順に１ずつ増えるデータ線シフト指示番号が設定される。
【００２０】
シフト指示番号はこの実施の形態では、３ビットにより、０〜７の８通りの番号で示される。このシフト指示番号はカラム不良の数に対応し、不良カラムが８個あるときに、「７」までのシフト指示番号が用いられることになる。
また、シフト指示番号は、“１”以上は、シフトをすることを意味する。例えば、カラムアドレスとして“Ｃｏｌ１”が入力されると、このカラムアドレスに対応するシフト指示番号は「１」であり、１以上のシフト指示番号を持つデータ線がシフトの対象となる。即ち、データ線ＤＱ１に接続されるべきデータ入出力線Ｉ／Ｏ１は、これを避けて隣のデータ線ＤＱ２に接続され、以下順次一つずつデータ入出力線とデータ線の接続関係がシフトさせられ、最後のデータ入出力Ｉ／Ｏ１２７は、スペアデータ線ＳＲＤ１に接続される。同様に、カラムアドレスとしてＣｏｌ２又はＣｏｌ３が入力されたときは、データ線ＤＱ２以下がシフトの対象となり、Ｃｏｌ０が入力されると、データ線ＤＱ５以下がシフトの対象となる。
【００２１】
但し、ここまでの説明は、一方向のデータ線シフトのみについて行ったが、図１に示すように、メモリセルアレイ１の両側に冗長カラムセルアレイ１ａ，１ｂを配置し、これに対応してスペアデータ線（ＳＤＱ１，ＳＲＤ１），（ＳＤＱ０，ＳＲＤ０）を配置した場合には、データ線シフトの方向を両方向とする。例えば、データ線配列の中央部から右側の不良に対しては、データ線の右方向シフトにより、スペアデータ線（ＳＤＱ１，ＳＲＤ１）を用い、左側の不良に対してはデータ線の左方向シフトにより、スペアデータ線（ＳＤＱ０，ＳＲＤ０）を用いるようにする。
【００２２】
上述のように、各データ線についてシフト指示番号を設定した場合、実際にアドレスが入力されたときにデータ線シフトの起点を決定するためには、図３にしめしたデータ入出力線番号（Ｉ／ＯＮｏ．＝０〜１２７）が、いくつのシフト指示番号を持つかを決定する情報と、何番のカラムが何番のシフト指示番号を持つかを決定する情報の二つの情報が必要である。この実施の形態の場合、前者は図１のシフト制御回路９内にフューズ情報として保持し、後者は図１の選択回路１０内にフューズ情報として保持する。
【００２３】
図４は、選択回路１０の構成を示している。この例では、８個（３ビット）のカラムアドレスＣＡ＜０：２＞に８通り（３ビット）のシフト指示番号を割り付けている。そのために、図５に示すように、カラム数×３のフューズＦ００〜Ｆ０７，Ｆ１０〜Ｆ１７，Ｆ２０〜Ｆ２７が用いられている。これらのフューズは、レーザによる溶断を利用してプログラミングするタイプ（レーザプログラミング型）、電圧印加（又は電流印加）により端子間を切断又は導通させることによりプログラミングを行うタイプ（電気的プログラミング型）のいずれでもよいが、好ましくは電気的プログラミング型とする。シフト指示番号の３ビットに対応して、これら７個ずつのフューズを持つフューズ回路４１０，４１１，４１２は同じ構成を有し、それぞれフューズデータをラッチするための、ＮＭＯＳトランジスタＱＮ３，ＱＮ４とＰＭＯＳトランジスタＱＰ２，ＱＰ３により構成されたラッチ回路４０を有する。
【００２４】
フューズＦ００〜Ｆ０７，Ｆ１０〜Ｆ１７，Ｆ２０〜Ｆ２７は、先に図３で説明したように、不良のカラムアドレスに応じて設定されるシフト指示番号の各ビットデータがプログラミングされる。各ラッチ回路４０のノードＮ１は、ＮＭＯＳトランジスタＱＮ１を介して各フューズ端子に接続され、またＰＭＯＳトランジスタＱＰ１を介して電源Ｖｃｃに接続されている。ノードＮ１とＮＭＯＳトランジスタＱＮ３の間には、ラッチ回路４０を一時機能停止させるためのＮＭＯＳトランジスタＱＮ２が挿入されている。
【００２５】
プログラミングされたフューズデータのラッチ回路４０への転送は、クリア信号ＦＣＬＲｎとセット信号ＦＳＥＴにより制御される。即ち、電源投入後まず、ＦＣＬＲｎ＝Ｌとなり、ＮＭＯＳトランジスタＱＮ２がオフでラッチ回路４０は機能停止し、この状態でＰＭＯＳトランジスタＱＰ１を介してノードＮ１＝Ｈにプリセットされる。そして、ＦＣＬＲｎ＝Ｈ，ＦＳＥＴ＝Ｈとなることにより、フューズの切断、非切断に応じて、ノードＮ１はＨレベルを保持し、或いはＬになり、フューズデータがラッチ回路４０にセットされる。
【００２６】
この選択回路１０には、カラムアドレスＣＡ＜０：２＞が入力される。入力されたカラムアドレスは、カラムデコーダ４１によりデコードされて、相補信号ＹＦｔ＜０：７＞，ＹＦｃ＜０：７＞となる。各フューズ回路４１０，４１１，４１２のラッチ回路４０の各７個のノードＮ２には、デコードされた相補信号ＹＦｔ＜０：７＞，ＹＦｃ＜０：７＞により制御されるクロックト・インバータ４２が設けられている。これにより、入力されたカラムアドレスに対応して、各フューズ回路４１０，４１１，４１２が持つ７個ずつのフューズデータＦ０＜０：７＞，Ｆ１，０：７＞，Ｆ２＜０：７＞のなかから、３ビットが取り出され、インバータ４３を介して３ビットのフューズデータ（すなわち選択信号）Ｚ０ｎ，Ｚ１ｎ，Ｚ２ｎが出力される。この選択信号Ｚ０ｎ，Ｚ１ｎ，Ｚ２ｎは、正常なカラムのときは、オール”１”（＝Ｈ）であり、不良カラムアドレスが入力されたときには、図３で説明したように不良カラムアドレスに対応して設定されたシフト指示番号を意味するデータである。
【００２７】
図６は、選択回路１０からカラムアドレスに応じて出力される３ビットの選択信号が供給されるシフト制御回路９の構成である。シフト制御回路９は、各データ入出力線毎に設けられて、各データ入出力線毎に設定されたシフト指示番号をフューズデータとして保持するシフト指示番号保持回路６１と、この保持回路６１のフューズデータと、選択回路１０から送られる選択信号との比較判定により、シフト制御信号ＳＬｎ，ＳＲｎを出力する判定回路６２とを有する。シフト制御信号ＳＬｎ，ＳＲｎはそれぞれ左シフト、右シフトを指示する信号である。
【００２８】
シフト指示番号保持回路６１は、図７に示すように、各データ入出力線に割当てられた３ビットのシフト指示番号がプログラミングされるフューズＦ０〜Ｆ２を持つフューズ回路６１０〜６１２により構成される。これらのフューズもレーザプログラミング型まは電気的プログラミング型いずれでもよいが、好ましくは電気的プログラミング型とする。各フューズ回路６１０〜６１２は、プログラミングされたフューズＦ０〜Ｆ２のデータＦＤ０ｎ〜ＦＤ２ｎを保持するためのラッチ回路６０を持ち、制御信号ＦＣＬｎ，ＦＳＥＴによりそのラッチ制御がなされる。これは、図４の選択回路１０におけるフューズ回路４１０〜４１２と同様であり、詳細な説明は省く。
【００２９】
判定回路６２は、シフト指示番号保持回路６１の３ビットのフューズデータＦＤ０ｎ〜ＦＤ２ｎ（即ちシフト指示番号）と、選択回路１０から送られる選択信号Ｚ０ｎ〜Ｚ２ｎ（不良カラムアドレスが入力されたときには、対応するシフト指示番号となる）とを比較して、それらが一致するデータ線より右側（又は左側）のデータ線について、シフトを指示するシフト制御信号ＳＲｎ＝Ｌ（又は、ＳＬｎ＝Ｌ）を出力する、一種のデコード回路である。不良カラムアドレス以外のカラムアドレスが入力されたときは、ＳＬｎ＝ＳＲｎ＝Ｈである。即ち、図３の例で言えば、カラムＣｏｌ１のデータを読み出すアドレスが入力されたときに、２番目以降のＩ／Ｏ線Ｉ／Ｏ１は、データ線ＤＱ１を回避し、一つずつずれたデータ線に接続されるように、２番目以降のデータ入出力Ｉ／ＯについてＳＬｎ＝Ｌが出力される。
【００３０】
判定回路６２は具体的には、図８に示すように構成される。ここでは、左シフトを制御するシフト制御信号ＳＬｎを出力する部分を示したが、右シフトを制御するシフト制御信号ＳＲｎを出力する部分も同様の構成となる。簡単に説明すると、ここではシフト指示番号保持回路６１の各フューズデータＦＤ０〜ＦＤ２に対応する相補データ信号（ＦＤ０ｔｎ，ＦＤ０ｃｎ）〜（ＦＤ２ｔｎ，ＦＤ２ｃｎ）と、選択回路１０からの選択信号Ｚ０ｎ〜Ｚ２ｎを各対応ビット毎に比較してその大小関係を判定するロジックが組まれている。すなわち、選択信号Ｚ０ｎ〜Ｚ２ｎと、フューズデータＦＤ０ｎ〜ＦＤ２ｎとが一致するデータ線まで、ＳＬｎ＝”１”であり、それ以降のデータ線についてＳＬｎ＝”０”を出力するようになっている。
【００３１】
以上のようにシフト制御回路９から発生されるシフト制御信号ＳＬｎ，ＳＲｎにより制御されるデータ線シフト回路８は、データ読み出しについては、図９のようなシフト回路８Ｒとして構成され、データ書き込みについては図１０のようなシフト回路８Ｗとして構成される。読み出し用のシフト回路８Ｒについて説明すれば、各データ線ＲＤｉ毎に、ＮＡＮＤゲートＧ２１〜Ｇ２４を主体とするユニットゲート回路９１が構成されている。データ線ＲＤｉのデータと対応するシフト制御信号ＳＬｎ，ＳＲｎがＮＡＮＤゲートＧ２１に入り、データ線ＲＤｉのデータは同時に隣接するデータ線ＲＤｉ−１，ＲＤｉ＋１ようのユニットのＮＡＮＤゲートＧ２３，Ｇ２２にも入る。
【００３２】
例えばデータ線ＲＤｉに着目して説明すると、シフト制御信号がＳＬｎ＝Ｈ，ＳＲｎ＝Ｈのときは、このデータ線ＲＤｉのデータはＮＡＮＤゲートＧ２１を通り、更にＮＡＮＤゲートＧ２４を通って、対応する入出力線Ｉ／Ｏｉに取り出される。データ線ＲＤｉについて、シフト制御信号ＳＬｎ＝Ｌになると、このデータ線ＲＤｉのＮＡＮＤゲートＧ２１は非活性となり、代わってＮＡＮＤゲートＧ２２が活性になる。これにより、隣のデータ線ＲＤｉ−１のデータがＮＡＮＤゲートＧ２２を通り、更にＮＡＮＤゲートＧ２４を通って、データ線ＲＤｉ上のデータに代わって入出力線Ｉ／Ｏｉに取り出される。即ち、データ線のシフトが行われたことになる。
ＳＲｎ＝Ｌによる右シフトの制御も同様である。
【００３３】
データ書き込みの場合のシフト回路８Ｗについても、図１０に示すように、各書き込み用データ線ＷＤｉ（前述のように図１では省略されている）毎に、ＮＡＮＤゲートＧ３１〜Ｇ３４を主体とするユニットゲート回路１０１が構成されている。この場合、データ入出力線Ｉ／Ｏｉの書き込みデータと対応するシフト制御信号ＳＬｎ，ＳＲｎがＮＡＮＤゲートＧ２１に入り、同じ書き込みデータが同時に同じユニットゲート回路１０１内のＮＡＮＤゲートＧ３２，Ｇ３３にも入る。これらのＮＡＮＤゲートＧ３２，Ｇ３３はそれぞれシフト制御信号ＳＬｎ，ＳＲｎ＝Ｌのときに活性化され、それらの出力は隣接するユニットゲート回路のＮＡＮＤゲートＧ３４に入る。
【００３４】
例えばデータ入出力線Ｉ／Ｏｉに着目すると、シフト制御信号がＳＬｎ＝Ｈ，ＳＲｎ＝Ｈのときは、このＩ／ＯｉのデータはＮＡＮＤゲートＧ３１を通り、更にＮＡＮＤゲートＧ３４を通って、対応するデータ線ＷＤｉに転送される。データ入出力線Ｉ／Ｏｉについて、シフト制御信号ＳＬｎ＝Ｌになると、対応するＮＡＮＤゲートＧ３１は非活性となり、代わってＮＡＮＤゲートＧ３２が活性になる。これにより、データ入出力線Ｉ／ＯｉのデータがＮＡＮＤゲートＧ３２を通り、隣接するユニットゲート回路のＮＡＮＤゲートＧ３４を通って、隣のデータ線ＷＤｉ−１に転送される。即ち、データ線ＷＤｉを回避して、一つシフトしたデータ線ＷＤｉ−１にデータ転送される。
ＳＲｎ＝Ｌによる右シフトの制御も同様である。
【００３５】
［実施の形態２］
上記実施の形態においては、各データ入出力線毎に８通り（３ビット）のシフト指示番号を保持するために、図６に示すように、各データ入出力線毎にフューズ回路６１を配置した。しかし、通常フューズは大きなレイアウト面積を必要とするため、各データ入出力線毎に３個ずつフューズ回路を配置することは、エリアペナルティが大きい。
図１１は、この点を改善した実施の形態のシフト制御回路９の構成を、図６に対応させて示している。この実施の形態では、フューズ回路のうち、フューズ群６１０はＩ／Ｏ線配列の外側に配置し、そのフューズデータを順次転送して保持するシフトレジスタ６１１を各データ入出力線位置に配置している。フューズ群６１０のフューズデータは、電源投入時の初期化動作において自動的に読み出されてシフトレジスタ６１１に転送され、先の実施の形態と同様に各データ入出力線毎に設定されたシフト指示番号が保持されるようにする。
【００３６】
各シフトレジスタ６１１は、図１２に示すように、３ビットずつのフューズデータＦＩＮ〜ＦＩＮ２にそれぞれ対応して配置されて、相補クロックＦＣＬＫｔ，ＦＣＬＫｃにより交互に駆動されるトランスファゲートＴＧ１，ＴＧ２と、これらのトランスファゲートＴＧ１，ＴＧ２を転送されたデータを保持するラッチ回路ＬＡ１，ＬＡ２とから構成される。
この実施の形態によると、大きな面積を必要とするフューズ群をデータ入出力線の配線領域の外側に配置する事により、シフト指示番号を記憶保持するフューズ回路によるエリアペナルティを小さいものとすることができる。
【００３７】
［実施の形態３］
上記実施の形態２では、シフト制御回路９のシフトレジスタ６１１を、３ビットのシフト指示番号に対応して各データ入出力線毎に３ビットずつ設けたが、これを図１３に示すように、各データ入出力線毎に１ビットのシフトレジスタ６１１と加算器１３２により構成することができる。各加算器１３２は、３ビットのシフト指示番号となるフューズデータＦＤ０〜ＦＤ２を出力するものである。この場合、シフトレジスタ６１１には、シフト指示番号の大きい方からのデータ入力（図１３の場合、Ｉ／Ｏ１２７側からのデータ入力）により、図１４に示すように、シフト指示番号がインクリメントするＩ／Ｏ位置で”１”（＝Ｈ）となるフューズデータＦｐが設定されるようにする。そして、シフトレジスタ６１１がＦｐ＝”１”のＩ／Ｏ位置では、加算器１３２により、シフト方向後段の加算器出力とＦｐとを加算して、所望のシフト指示番号を出力するようにしている。
【００３８】
図１３のデータ変換回路１３１は、選択回路１０から出力されるフューズデータである３ビットの選択信号ＦＩＮ（＝Ｚ０ｎ〜Ｚ２ｎ）を、インクリメント位置で”１”、それ以外の位置で”０”となる１ビットデータに変換する回路である。これは例えば、図１５に示すように、カウンタ１３１ｂと、コンパレータ１３１ａとから構成することができる。図１４に示すように、シフト指示番号は、データ入出力線の例えば小さい番号から順にシフト起点位置で１ずつ増える数字であるから、カウンタ１３１ｂによりクロックＦＣＫをカウントすると同時に、コンパレータ１３１ａにおいて、フューズデータＦＩＮとカウント値を比較し、両者が等しい場合に”１”、カウント値が大きい場合には”０”とすれば、図１４に示すように、シフトレジスタ６１１に転送するための、シフト指示番号のインクリメント位置で”１”となるフューズデータＦｐが得られる。
【００３９】
図１６は、図１３における任意段のシフトレジスタ６１１と加算器１３２の具体的な構成である。シフトレジスタ６１１は、図１２と同様に、トランスファゲートＴＧ１，ＴＧ２を介して縦続するラッチ回路ＬＡ１，ＬＡ２により構成される。加算器１３２は、３個の排他的論理和ゲートＸＯＲ０〜ＸＯＲ２を用いて構成されている。図１３に示す各加算器１３２の３ビット出力であるフューズデータＦＤ０〜ＦＤ２について、図１６の着目する加算器１３２においては、前段からのデータをＦＤＡ０〜ＦＤＡ２として示し、当該段のデータをＦＤＢ０〜ＦＤＢ２として示している。
【００４０】
排他的論理和ゲートＸＯＲ０には、前段フューズデータの１ビット目ＦＤＡ０とシフトレジスタのデータＦｐが入る。排他的論理和ゲートＸＯＲ１には、シフトレジスタのデータＦｐ，Ｆｎにより制御されるトランスファゲートＴＧ１１を介して、前段フューズデータの１ビット目ＦＤＡ０と前段フューズデータの２ビット目ＦＤＡ１が入る。排他的論理和ゲートＸＯＲ２には、トランスファゲートＴＧ１１の出力により制御されるトランスファゲートＴＧ１２を介して、前段フューズデータの２ビット目ＦＤＡ１と前段フューズデータの３ビット目ＦＤＡ２が入る。
【００４１】
Ｆｐ＝”０”のときは、トランスファゲートＴＧ１１，ＴＧ１２共にオフであり、前段出力ＦＤＡ０〜ＦＤＡ２がそのまま排他的論理和ゲートＸＯＲ０〜ＸＯＲ２を通って、ＦＤＢ０〜ＦＤＢ２となる。排他的論理和ゲートＸＯＲ０では、ＦＤＡ０，Ｆｐのいずれか一方が”１”のとき、ＦＤＢ０＝”１”である。両方が”１”のときは、トランスファゲートＴＧ１１がオンして、ＦＤＡ０が桁上げ信号として次の排他的論理和ゲートＸＯＲ１に入り、ＦＤＡ１との和がとられる。以下同様にして、Ｆｐ＝”１”のＩ／Ｏ位置でインクリメントする、前述の各実施の形態と同様の３ビットのフューズデータが復元されることになる。
【００４２】
以上のように上記各実施の形態によると、不良カラム救済のためのデータ線シフトを行うために、各データ線毎に３ビットのシフト指示番号を設定する事により、同時に入出力するＩ／Ｏ端子が多い場合にも、Ｉ／Ｏ線領域に通すシフト制御のための選択信号線の本数をＩ／Ｏ線数に比べて少なくすることができ、データ線シフト制御のためのエリアペナルティを小さいものとすることができる。また、選択信号線の本数は、Ｉ／Ｏ線数に依らず一定とすることができるため、特にロジック混載型ＤＲＡＭ等の多ビット並列入出力型のメモリに有効である。
また上記実施の形態では、シフト指示番号として、３ビットで表される０〜７の番号を用いたが、一般にｎ（任意の正の整数）ビットで表される番号を設定することができる。
また上記各実施の形態において、特にフューズ回路に電気的プログラミング型のフューズを用いることは、Ｉ／Ｏ線のピッチを小さくする上で有効である。すなわち、レーザプログラミング型のフューズを用いた場合には、レーザ照射を行う必要上、その上に配線を通すことができないが、電気的プログラミング型フューズの場合には、その上に配線を通すことができるからである。
更にこの発明は、ＤＲＡＭに限られることなく、ＳＲＡＭ，ＥＥＰＲＯＭ等の他の半導体メモリにも同様に適用することが可能である。
【００４３】
【発明の効果】
以上述べたようにこの発明によれば、不良カラム救済のためのデータ線シフトを行うために、各データ線毎に、同時に入出力するＩ／Ｏ端子より少ないシフト指示番号を設定することにより、Ｉ／Ｏ線領域に通すシフト制御のための選択信号線の本数を減らすことができる。
【図面の簡単な説明】
【図１】この発明の実施の形態１によるＤＲＡＭのブロック構成を示す図である。
【図２】同実施の形態のＤＲＡＭのメモリセルアレイの構成を示す図である。
【図３】同実施の形態のデータ線シフト方式の原理を説明するための図である。
【図４】同実施の形態のＤＲＡＭにおける選択回路の構成を示す図である。
【図５】同選択回路のカラムアドレスとフューズ回路のフューズとの関係を示す図である。
【図６】同実施の形態のＤＲＡＭのシフト制御回路の構成を示す図である。
【図７】図６のシフト制御回路におけるフューズ回路の構成を示す図である。
【図８】図６のシフト制御回路における判定回路の構成を示す図である。
【図９】図１のデータ線シフト回路のデータ読み出し部の構成を示す図である。
【図１０】図１のデータ線シフト回路のデータ書き込み部の構成を示す図である。
【図１１】この発明の実施の形態２によるＤＲＡＭのシフト制御回路の構成を示す図である。
【図１２】図１１におけるシフトレジスタの構成を示す図である。
【図１３】この発明の実施の形態３によるＤＲＡＭのシフト制御回路の要部構成を示す図である。
【図１４】図１３のシフトレジスタに転送保持するデータ例を示す図である。
【図１５】図１３におけるデータ変換回路の構成を示す図である。
【図１６】図１３における加算器の構成を示す図である。
【符号の説明】
１…メモリセアレイ、１ａ，１ｂ…冗長カラムセルアレイ、…カラムゲート、３…アドレスバッファ、４…ロウデコーダ、５…カラムデコーダ、６…データ線センスアンプ回路、７…マルチプレクサ、８…データ線シフト回路、９…シフト制御回路、１０…選択回路、６１…シフト指示番号保持回路、６２…判定回路、６１１…シフトレジスタ、１３２…加算器。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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