(57)【特許請求の範囲】
【請求項１】
半導体素子（１００）の電極部（１０１）面に絶縁化層（１０２）を配置する第１の工程と、
前記絶縁化層（１０２）と前記電極部（１０１）と半導体素子（１００）とを貫通する貫通穴（１０３）をレーザーにより形成する第２の工程と、
前記貫通穴（１０３）の内壁部（１０４）を含む範囲に絶縁処理を施す絶縁処理層（１０５）を形成する第３の工程と、
前記電極部の絶縁層（１０２）を除去する第4の工程とを有し、
前記絶縁処理層（１０５）は熱可塑系樹脂を加熱溶融することにより形成することを特徴とする半導体素子の製造方法。
【請求項２】
半導体素子（１１０）の電極部（１１１）面に無電解メッキによる金めっき処理を行い金属層（１１６）を形成する第１の工程と、
前記電極部（１１１）と半導体素子（１１０）とを貫通する貫通穴（１１３）をレーザーにより形成する第２の工程と、
前記貫通穴の内壁部（１１４）を含む範囲に絶縁化処理を施し絶縁処理層（１１５）を形成する第３の工程とを、この順序で行うことを特徴とする半導体素子の製造方法。
【請求項３】
請求項１記載の半導体素子の製造方法において、前記絶縁化層（１０２）は、樹脂材料により形成されることを特徴とする半導体素子の製造方法。
【請求項４】
請求項３記載の前記絶縁化層（１０２）は、感光性樹脂により形成されることを特徴とする半導体素子の製造方法。
【請求項５】
請求項２記載の半導体素子の製造方法において、絶縁化処理を半導体素子の酸化により形成させることを特徴とする半導体素子の製造方法。
【請求項６】
請求項２記載の半導体素子の製造方法を実施することにより形成されることを特徴とする半導体素子。
【請求項７】
請求項６の半導体素子において、前記半導体素子の電極部を酸化防止機能を有する金属膜形成処理を実施していることを特徴とする半導体素子。
【請求項８】
半導体素子（１００）の電極部（１０１）面に絶縁化層（１０２）を配置する第１の工程と、
前記絶縁化層（１０２）と前記電極部（１０１）と前記半導体素子（１００）とを貫通する貫通穴（１０３）を形成する第２の工程と、
前記貫通穴（１０３）の内壁部（１０４）を含む範囲に絶縁処理を施す絶縁処理層（１０５）を形成する第３の工程と、
前記電極部（１０１）の前記絶縁層（１０２）を除去する第4の工程と、
前記半導体素子（１００）の前記電極部（１０１）の前記貫通穴（１０３）の位置に突起電極（２０２）を有する配線基板（２００）とを位置合わせする第５の工程と、
前記突起電極（２０２）を前記貫通穴（１０３）に挿入し接続する第６の工程とにより得られた半導体装置の前記貫通穴部（１０３）に電極処理を施し、突起電極（２１２）を形成し、
前記第１から第４の工程で作成した別の半導体素子（３００）を積層して構成されることを特徴とする実装モジュール。
【請求項９】
請求項８記載の実装モジュールの電極処理を、貫通穴部にワイヤーボンディングをすることにより形成することを特徴とする実装モジュール。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体素子の製造方法、および半導体素子、および半導体装置の製造方法、および半導体装置、ならびに実装モジュールに関する。特に、ベアチップのフリップチップ実装に関する。
【０００２】
【背景技術】
従来のベアチップ実装は、大きく３つの方式が提案されている。１つは、ワイヤーボンディング技術を用いた実装方式であり、たとえば、実装基板上にベアチップを能動面を上（通常フェイスアップと称する）に接着し、チップのＡｌ電極と基板上の電極配線とをＡｕのワイヤーにより接続する方式である。２つめの実装方式は、ＴＡＢ（Ｔａｐｅ  Ａｕｔｏｍａｔｅｄ  Ｂｏｎｄｉｎｇ）技術と云われる方式であり、例えば、ＰＩテープ上のＣｕリードとチップ上のバンプ電極とをＡｕ−Ｓｎの共晶合金により接続するものである。３つめは、フリップチップ実装と呼ばれる（フェイスダウン実装とも呼ばれる）もので、ベアチップのバンプ電極と基板上の電極をベアチップをフェイスダウンにして接続するものである。その実装方式は、はんだから樹脂系の接続方式まで各種提案されている。その場合の対向する電極は、チップのパッドに電極を凸型の電極を設け、基板側のパッドないしは、チップ側のパッドに、基板側の突起したパッド部を接合するいう、凸型−凸型、凸型−平坦形、平坦形−凸型の組み合わせにより、接合を行っている。
【０００３】
また、その接合では、その接合条件が信頼性のある接合条件の為の重要な品質要因であり、各種の実装工法に対してそれぞれ最適条件が決められていた。
【０００４】
【発明が解決しようとする課題】
ところで、ベアチップの回路動向として、接続配線の狭ピッチ化、多ピン化の要求が高まってきた。また、配線ルールの狭ピッチ化に伴い、それを受ける基板も複雑になり、基板の特性を考慮した実装が必要となってきた。
【０００５】
また、近年電子機器の小型化に伴い電子機器の電源端子や、入出力用の信号端子の端子面積を縮小して、さらに電子機器を小型化しようとする動きも活発になっている。この様な状況の中で、高密度実装を実現できるフリップチップ実装の要求が高まってきた。
【０００６】
本発明はこの様な要求に応えるべくなされたものであり、微細ピッチな接合をストレスを少なくして接合することを提供することにある。また、フリップチップの短所である接続部が隠れ、検査を実施しにくい問題点に対して、課題を解決させることにある。
【０００７】
【課題を解決するための手段】
本発明の半導体素子の製造方法は、半導体素子（１００）の電極部（１０１）面に絶縁化層（１０２）を配置する第１の工程と、
前記絶縁化層（１０２）と前記電極部（１０１）と半導体素子（１００）とを貫通する貫通穴（１０３）をレーザーにより形成する第２の工程と、
前記貫通穴（１０３）の内壁部（１０４）を含む範囲に絶縁処理を施す絶縁処理層（１０５）を形成する第３の工程と、
前記電極部の絶縁層（１０２）を除去する第4の工程とを有し、
前記絶縁処理層（１０５）は熱可塑系樹脂を加熱溶融することにより形成することを特徴とする。
【０００８】
本発明による半導体素子の製造方法によれば、電極導通部が露出され、かつ、絶縁処理された貫通穴を得ることができるので、電極部に凹形状のあるベアチップを提供することができる。
【０００９】
本発明の半導体素子の製造方法は、半導体素子（１１０）の電極部（１１１）面に無電解メッキによる金めっき処理を行い金属層（１１６）を形成する第１の工程と、
前記電極部（１１１）と半導体素子（１１０）とを貫通する貫通穴（１１３）をレーザーにより形成する第２の工程と、
前記貫通穴の内壁部（１１４）を含む範囲に絶縁化処理を施し絶縁処理層（１１５）を形成する第３の工程とを、この順序で行うことを特徴とする。
【００１０】
本発明による半導体素子の製造方法によれば、電極導通部が露出され、かつ、絶縁処理された貫通穴を得ることができるので、電極部に凹形状のあるベアチップを提供することができる。
【００１１】
本発明の半導体素子の製造方法は、請求項１記載の半導体素子の製造方法において、前記絶縁化層（１０２）は、樹脂材料により形成されることを特徴とする。
【００１２】
本発明による半導体素子の製造方法によれば、通常の安価なドライフイルムのようなレジスト材料を用いてラミネートすることができる。
【００１３】
本発明の半導体素子は、請求項３記載の前記絶縁化層（１０２）は、感光性樹脂により形成されることを特徴とする。
【００１４】
本発明による半導体素子の製造方法によれば、通常のスピンコートの技術を利用して製造することができる。
【００１５】
本発明の半導体素子は、請求項２記載の半導体素子の製造方法において、絶縁化処理を半導体素子の酸化により形成させることを特徴とする。
【００１６】
本発明による半導体素子の製造方法によれば、能動面の電極部にのみレジスト処理を行うことが可能となる。
【００１７】
本発明の実装モジュールは、半導体素子（１００）の電極部（１０１）面に絶縁化層（１０２）を配置する第１の工程と、
前記絶縁化層（１０２）と前記電極部（１０１）と前記半導体素子（１００）とを貫通する貫通穴（１０３）を形成する第２の工程と、
前記貫通穴（１０３）の内壁部（１０４）を含む範囲に絶縁処理を施す絶縁処理層（１０５）を形成する第３の工程と、
前記電極部（１０１）の前記絶縁層（１０２）を除去する第4の工程と、
前記半導体素子（１００）の前記電極部（１０１）の前記貫通穴（１０３）の位置に突起電極（２０２）を有する配線基板（２００）とを位置合わせする第５の工程と、
前記突起電極（２０２）を前記貫通穴（１０３）に挿入し接続する第６の工程とにより得られた半導体装置の前記貫通穴部（１０３）に電極処理を施し、突起電極（２１２）を形成し、
前記第１から第４の工程で作成した別の半導体素子（３００）を積層して構成されることを特徴とする。
【００１８】
本発明の実装モジュールは、請求項６記載の実装モジュールの電極処理を、貫通穴部にワイヤーボンディングをすることにより形成することを特徴とする。
【００１９】
本発明の半導体素子の製造方法は、請求項１ないし請求項２記載のいずれかの半導体素子の製造方法において、前記絶縁処理層（１０５／１１５）は、酸化物のスパッタにより形成することを特徴とする。
【００２０】
本発明による半導体素子の製造方法によれば、穴部の凹凸形状に対して安定して、膜付けを行うことが可能となる。
【００２１】
本発明の半導体素子の製造方法は、請求項２記載の半導体素子の製造方法において、絶縁化処理を半導体素子の酸化により形成させることを特徴とする。
【００２２】
本発明による半導体素子の製造方法によれば、加熱のみの工程で酸化膜付けが可能となり、安定的にかつ、穴部に対して、膜付けできる。
【００２３】
本発明の半導体素子の製造方法は、請求項１記載の半導体素子の製造方法において、第一の工程から第4の工程までを、ウエハ状態で行い、最終工程にてダイシングし、半導体素子とすることを特徴とする。
【００２４】
本発明による半導体素子の製造方法によれば、処理をウエハ状態で行うので、一括に処理することができ、高生産性が可能となる。
【００２５】
本発明の半導体素子の製造方法は、請求項２記載の半導体素子の製造方法において、第一の工程から第３の工程までを、ウエハ状態で行い、最終工程にてダイシングして、半導体素子とすることを特徴とする。
【００２６】
本発明による半導体素子の製造方法によれば、処理をウエハ状態で行うので、一括に処理することができ、高生産性が可能となる。
【００２７】
本発明の半導体素子の製造方法は、請求項１ないし請求項２記載のいずれかの貫通穴形成工程をレーザー加工により形成することを特徴とする半導体素子の製造方法。
【００２８】
本発明による半導体素子の製造方法によれば、高アスペクトの微細径の貫通穴を容易に加工することができる。
【００２９】
本発明の半導体素子の製造方法は、請求項１ないし請求項２記載のいずれかの半導体素子の製造方法を実施することにより形成されることを特徴とする。
【００３０】
また、本発明による半導体素子によれば、半導体素子の電極部に穴がある構造となり、実装基板の突起部を半導体素子の穴に挿入すれば接続は実現し、実装基板に対しての実装性が向上する。
【００３１】
本発明の半導体素子の製造方法は、請求項８の半導体素子において、前記半導体素子の電極部を酸化防止機能を有する金属膜形成処理を実施していることを特徴とする。
【００３２】
本発明による半導体素子によれば、その後の酸化膜付け工程に対して、反応することのない導電化層を維持できる。
【００３３】
本発明の半導体装置の製造方法は、請求項１０記載の半導体素子（１００／１１０）と、前記半導体素子の電極の貫通穴（１０３／１１３）の位置に突起電極（２０２）を有する配線基板（２００）とを位置合わせする工程と、前記突起電極（２０２）を貫通穴（１０３／１１３）に挿入する工程と接続する工程とを、この順序で行うことを特徴とする。
【００３４】
本発明による半導体装置の製造方法によれば、基板側の突起電極と、半導体素子側の電極とが容易に電気的接続の取れる構造を得ることができる。また、基板側の突起電極に対して、貫通穴部に突起電極の形状変形の逃げを有した構造をとることができる。また、貫通穴を通して、実装性を評価することができる。
【００３５】
本発明の半導体装置の製造方法は、請求項１４記載の製造方法において、前記挿入時に超音波を付加させることを特徴とする。
【００３６】
本発明による半導体装置の製造方法によれば、半導体素子の電極部の酸化膜を排除でき、また、接続による界面での合金層を成長させることができ安定した接続を得ることができる。
【００３７】
本発明の半導体装置は、請求項１４記載の製造方法を実施することにより形成されることを特徴とする。
【００３８】
本発明による半導体装置によれば、実装性検査性が容易な構造を提供できる。
【００３９】
本発明の半導体素子の製造方法は、半導体素子（１００）の電極部（１０１）面に絶縁化層（１０２）を配置する第１の工程と、
前記絶縁化層（１０２）と前記電極部（１０１）と前記半導体素子（１００）とを貫通する貫通穴（１０３）を形成する第２の工程と、
前記貫通穴（１０３）の内壁部（１０４）を含む範囲に絶縁処理を施す絶縁処理層（１０５）を形成する第３の工程と、
前記電極部（１０１）の前記絶縁層（１０２）を除去する第4の工程と、
前記半導体素子（１００）の前記電極部（１０１）の前記貫通穴（１０３）の位置に突起電極（２０２）を有する配線基板（２００）とを位置合わせする第５の工程と、
前記突起電極（２０２）を前記貫通穴（１０３）に挿入し接続する第６の工程とにより得られた半導体装置の前記貫通穴部（１０３）に電極処理を施し、突起電極（２１２）を形成し、
前記第１から第４の工程で作成した別の半導体素子（３００）を積層して構成されることを特徴とする。
【００４０】
本発明による実装モジュールによれば、３次元実装をすることが可能となり、実装密度を高められる。
【００４１】
本発明の半導体素子の製造方法は、請求項１０記載の実装モジュールの電極処理を、貫通穴部にワイヤーボンディングをすることにより形成することを特徴とする。
また、  【請求項１２】  半導体素子（１００）上に設けられる突起電極（２１２）と、配線基板（２００）上の電極（２０２）の電気的接続を、前記突起電極（２１２）形成時に、貫通穴（１０３）に圧入される前記突起電極（２１２）の部材により行うことを特徴とする。
【００４２】
本発明による実装モジュールによれば、容易に積層構造における上下導通電極を形成でき、３次元実装構造を提供できる。
【００４３】
【発明の実施の形態】
以下各図を参照して、本発明にかかわる半導体モジュール製造方法を詳細に述べる。
【００４４】
図１は、本発明の一実施例による概略図である。図にそって製造方法について、説明する。まず、ベアチップ１００の能動面にマスクテープとして、ラミネート処理を実施する。ラミネートテープ１０２は、ドライフイルム形態のレジスト剤を使用して、パッド部１０１を保護する。能動面にドライフイルムをラミネータにより貼付け、ベーキングし、レジストを作成した。次に、ベアチップのパッド部にレーザーによる穴あけを実施する。レーザーは、YAGの高調波を用いることで、パッド面積50μｍ□以内での穴あけが可能となり、２0〜３0μｍの貫通穴１０３を形成する。通常、パッドサイズは、１00μｍ角程度であり、パッドの中央部のみを加工した、他の能動面に欠陥を生じさせない穴あけが可能となる。次に、穴部１０４に絶縁処理を実施し、絶縁処理層１０５を作成する。絶縁処理は粘度の低い絶縁樹脂を用いて、毛細管現象により、穴部に樹脂を注入する。注入後、ベーキングし、樹脂を硬化させる。粘度を低粘度化することにより、貫通穴内壁面のみに絶縁処理をすることが可能である。ここで、ホットメルト系に代表される熱可塑系の樹脂を使用することにより、加熱により樹脂の粘度が下がり、容易に注入することが可能となる。次に、ラミネート剤をはがし、パッド部のみ導電部を露出させる。ウエットのエッチングにより、ドライフイルムからなるレジスト剤を剥離することができる。また、O２プラズマなどのドライのエッチングを能動面に対して行うことにより、パッドの電極を露出させることができる。このことにより、パッド部のみ導電化し、ほかの穴あけ部分を含めた部分は、絶縁化されたベアチップを作成することができる。
【００４５】
一方、図２に基板側の処理および半導体装置の実装方法について説明する。基板２００側の電極２０１に凸型の電極として、スタッドバンプ２０２を作成する。基板側にはあらかじめAuメッキ処理を施し、バンプ付けを行う。バンプは、ワイヤーボンディングの技術で、φ２5μｍ程度のAu線を用いて、ワイヤーボンディングの１次側の接続を行い、引き千切り方式により、突起電極を作成する。スタッドバンプにより、50μｍ高さ程度の円錐状の突起電極を形成させることができる。その後、前述の、バンプ部に貫通穴１０３を作成したベアチップ１００をフリップチップ実装する。接続では、基板の配線パターンと、チップの能動面パターンを個別に画像認識して、位置合わせを行う。その後、圧入により、チップの貫通穴部１０３に基板側のバンプ２０２を挿入する。スタッドバンプは、Au材で作られており、Auの延性により形状の変化が大きく取れ、十分な接続面積を得ることができる。また、接合では、圧入により行われるので、特別に加熱する必要はない。
【００４６】
バンプ付けは、スタッドバンプの例で説明したが、メッキバンプであっても接続は可能であり、Auの延性を利用して接続を確保できる。
【００４７】
また、接合に関しては、圧入時に超音波を与えることによりより確実な接合を得ることができる。ベアチップのパッドは通常Alで形成されるが、Ａｌは酸化されやすく強固な酸化膜を形成させやすい。そのため、接合時に超音波を与え、Alの酸化膜を除去し接合させれば安定した接合が得られる。なお、パッドを酸化しにくい金属でメタライズしておけば問題ない。
【００４８】
また、接合時に加熱することにより、スタッドバンプとバンプの金属との安定した金属間化合物が形成されより安定した接合が可能となる。接合後のベーキングにより金属間化合物を安定化させることもできる。通常の接続では、合意近接族の場合、合金組成の安定化、また接着剤による接続の場合、気泡の防止、樹脂硬化率の安定化などのために、接続条件はシビアに管理される。それに対して、本発明によれば、基本的には、突起電極を穴部に挿入すれば、電気的接続が得られることになり、非常に接続管理ポイントを少なくすることができる。
【００４９】
この方式によれば、微細ピッチ接続の場合、隣り合うバンプのショートが問題となるが、チップに貫通穴があることで、スタッドバンプのバンプ材の挿入に対して余剰のバンプの逃げる部分が形成されて、隣り合うバンプの変形によるショートの発生確率を下げることができる。また、基板を有機基板にした場合、基板の凹凸によりフリップチップ実装面内で１０数μｍの段差が発生し、それに対して、オープン、ショートの発生なく接続が取られなければならない。そのため、接合部のバンプはかなり変形し、特に基板の凸部である範囲ではチップと基板とのギャップが狭くなり、変形度合いが大きい。この要求に対して、本方式ではスタッドバンプの変形の逃げ先により対応ができる。
【００５０】
また図３に示すように、接続時にアンダーフィル材２１１を塗布し、フリップチップ実装を行い、アンダーフィルを形成させることができる。アンダーフィル材は、フリップチップ実装後の乾燥工程により、加熱硬化することができ、ボンディング工程そのものは、短時間での処理が可能となる。
【００５１】
また、接続部は、本方式によれば、Ａｕ材料であり、延性があることから、ワイヤーボンディングと同等に、熱膨張差による発生応力に対して、十分に応力緩和ができることになる。
【００５２】
また接続後に、貫通穴へのバンプ挿入量を管理することで、接続品質を管理することができる。また、電極接続部は、露出されており、チップの貫通穴を通して、搭載ずれをチェックすることが可能であるし、チップの貫通穴にピンを挿入することで、電気的接続検査を実施することも可能である。
【００５３】
また、貫通穴があることにより、接続前の位置合わせにおいて、同一方向のカメラから貫通穴を通して、貫通穴位置と基板の電極位置の認識が可能となる。
【００５４】
図４は、本発明の別の実施例である。まず、ベアチップ１１０のパッド１１１に対して、表面処理を行う。表面処理は、無電解メッキプロセスを用いて、パッドにメタライズ１１６を実施する。まず、Aｌパッドに対して、ジンケート処理を行い、次に、無電解処理として、Niメッキ、Auメッキを行う。Alパッドに対して、酸化防止膜を形成すれば良く、無電解Auメッキは１μｍ以下の薄い層で十分である。無電解メッキによれば、電極部に対して特にマスクを作成せずにメタライズが可能となり、低コストで処理が可能となる。次に、レーザーにより、パッド部の穴あけを実施する。先述の例と同様に、YAGの高調波により、数十μｍの貫通穴１１３を形成することが可能である。その後、穴部の絶縁処理として、酸化膜を作成する。酸化膜１１５は、加熱酸素雰囲気中による拡散で作成する。このことにより、チップ電極部のみ導電化され、その他のエリアは、酸化膜形成により絶縁されたチップが形成できる。このチップを用いることで、先に説明したように配線基板に対してチップを実装することができる。
【００５５】
上記内容は、ベアチップ単体について説明したが、ウエハに対して、上記プロセスを実施することができる。ウエハレベルで処理することにより、生産性が高く、一括に処理することができる。
【００５６】
また、説明では、レーザーによる貫通穴を作成したが、基板側のバンプがチップ側の穴に圧入できればよく、貫通穴である必要はない。
【００５７】
また、図５は、本方式を用いた積層実装モジュールの例である。先述の説明のように、ベアチップ１００／１１０を実装した後で、裏面を研磨し、チップ厚みを５０μｍ以下にする。もちろん、最初のベアチップの状態で５０μｍ以下にしておいてもよい。このことにより、チップ裏面に対して、チップ裏面から、能動面側の基板との接続端子部のＡｕ材までの深さである段差を２０μｍ程度にすることができる。その後、チップ側にスタッドバンプ２１２を作成する。バンプは、作成するバンプ径にもよるが、φ２5μｍのAu線を用い、スパーク径60μｍ径で作成した。チップ上面の貫通穴電極部に２０μｍ程度の段差があることになるが、その部分に、ワイヤーボンディングを行う。貫通穴部が薄いことにより、貫通穴部に金が圧入されて接続が可能となる。この際、貫通穴を通して、下の金電極と、チップ上面に形成したスタッドバンプとが、金−金の合金を形成し、接続信頼性をうることができる。その後、前述と同様に、このスタッドバンプによる突起電極を用いて、チップに貫通穴処理を施したチップ３００を実装する。
【００５８】
チップの積層は、メモリーのように同一端子を接続できる形態のものについて実施例があるが、本方式によれば、下側のチップに特に、電極を設ける必要はなく、下側のチップに回路形成をしない領域を作り、そこに貫通穴を空け、基板とは２段目のチップの電極と配線するようにすれば、チップサイズによらず、また、１段目と２段目で同一の共通電極を作らずに、段積みしての回路形成が可能となる。つまり、下段側のチップ設計を工夫することにより、パッドレイアウトが異なった、また、チップサイズが異なった、ベアチップの積層が容易に可能となる。
【００５９】
また、本例では、１段目と２段目の上下導通をワイヤーボンディングによるスタッドバンプ作成で説明したが、ピン等の導通材料の圧入により１段目のチップに対して、接続部の突起電極部を突出させ、２段目の挿入電極として使用することができる。
【００６０】
以上の実装モジュールによれば、チップの上下導通をチップ内に形成したビアにより行い、３次元的に、究極の省スペースで、チップ回路を構成することが可能となる。
【００６１】
【発明の効果】
本発明による半導体素子の製造方法によれば、電極導通部が露出され、かつ、絶縁処理された貫通穴を得ることができるので、電極部に凹形状のあるベアチップを提供することができる。
【００６２】
また、本発明による半導体素子の製造方法によれば、通常の安価なドライフイルムのようなレジスト材料を用いてラミネートすることができる。
【００６３】
また、本発明による半導体素子の製造方法によれば、通常のスピンコートの技術を利用して製造することができる。
【００６４】
また、本発明による半導体素子の製造方法によれば、能動面の電極部にのみレジスト処理を行うことが可能となる。
【００６５】
また、本発明による半導体素子の製造方法によれば、貫通穴部に絶縁層を容易に形成することができる。
【００６６】
また、本発明による半導体素子の製造方法によれば、穴部の凹凸形状に対して安定して、膜付けを行うことが可能となる。
【００６７】
また、本発明による半導体素子の製造方法によれば、加熱のみの工程で酸化膜付けが可能となり、安定的にかつ、穴部に対して、膜付けできる。
【００６８】
また、本発明による半導体素子の製造方法によれば、処理をウエハ状態で行うので、一括に処理することができ、高生産性が可能となる。
【００６９】
また、本発明による半導体素子の製造方法によれば、高アスペクトの微細径の貫通穴を容易に加工することができる。
【００７０】
また、本発明による半導体素子によれば、半導体素子の電極部に穴がある構造となり、実装基板の突起部を半導体素子の穴に挿入すれば接続は実現し、実装基板に対しての実装性が向上する。
【００７１】
本発明の半導体素子は、請求項１０の半導体素子において、前記半導体素子の電極部を酸化防止機能を有する金属膜形成処理を実施していることを特徴とする。
【００７２】
本発明による半導体素子によれば、その後の酸化膜付け工程に対して、反応することのない導電化層を維持できる。
【００７３】
本発明による半導体装置の製造方法によれば、基板側の突起電極と、半導体素子側の電極とが容易に電気的接続の取れる構造を得ることができる。また、基板側の突起電極に対して、貫通穴部に突起電極の形状変形の逃げを有した構造をとることができる。また、貫通穴を通して、実装性を評価することができる。
【００７４】
本発明による半導体装置の製造方法によれば、半導体素子の電極部の酸化膜を排除でき、また、接続による界面での合金層を成長させることができ安定した接続を得ることができる。
【００７５】
本発明による半導体装置によれば、実装性検査性が容易な構造を提供できる。
【００７６】
本発明による実装モジュールによれば、３次元実装をすることが可能となり、実装密度を高められる。
【００７７】
本発明による実装モジュールによれば、容易に積層構造における上下導通電極を形成でき、３次元実装構造を提供できる。
【図面の簡単な説明】
【図１】本発明の一実施例説明する概略図である。
【図２】本発明の一実施例説明する概略図である。
【図３】本発明の一実施例説明する概略図である。
【図４】本発明の一実施例説明する概略図である。
【図５】
【符号の説明】
１００  半導体素子
１０１  半導体素子の電極
１０２  絶縁化層
１０３  貫通穴
１０４  貫通穴の壁面
１０５  絶縁処理層
１１０  半導体素子
１１１  半導体素子の電極
１１３  貫通穴
１１４  貫通穴の壁面
１１５  電極のメタライズ面
２００  基板
２０１  基板の電極
２０２  突起電極
２０３  半導体装置の穴部
２１２  突起電極
３００  半導体素子
【図１】
0003731378.tif 000002
【図２】
0003731378.tif 000003
【図３】
0003731378.tif 000004
【図４】
0003731378.tif 000005
【図５】
0003731378.tif 000006