(57)【特許請求の範囲】
【請求項１】
シリコン基板上に、シリコン酸化膜よりも熱的に安定な金属酸化膜を含む絶縁膜を形成してなる半導体装置を製造する際に、前記絶縁膜表面に、窒素原子よりも原子半径の小さいＨｅまたはＮｅを導入したシリコン層又はＳｉＧｅ層のどちらかひとつを形成する工程を備えることを特徴とする半導体装置の製造方法。
【請求項２】
前記シリコン層又はＳｉＧｅ層のどちらかひとつを形成する工程は、昇温、シランガスフロー或いは降温雰囲気中にＨｅまたはＮｅを導入することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記シリコン層又はＳｉＧｅ層のどちらかひとつを形成する工程は、シランガスを用いて堆積したシリコン層又はＳｉＧｅ層中にＨｅまたはＮｅをイオン注入することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項４】
前記シリコン層又はＳｉＧｅ層のどちらかひとつを形成する工程は、シランガスを用いて堆積したシリコン層又はＳｉＧｅ層中にＨｅまたはＮｅをプラズマ照射により注入することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項５】
前記シランガスを用いて前記シリコン層又はＳｉＧｅ層のどちらかひとつを形成する工程は、堆積初期に６００℃より低い温度でシランガスを流すことを特徴とする請求項１記載の半導体装置の製造方法。
【請求項６】
シリコン基板上に、シリコン酸化膜よりも熱的に安定な金属酸化膜を含む絶縁膜を形成し、この絶縁膜上にシリコン層又はＳｉＧｅ層のどちらかひとつを形成してなる半導体装置を製造する際に、前記シリコン層又はＳｉＧｅ層の側壁に窒素原子よりも原子半径の小さいＨｅまたはＮｅを導入した側壁絶縁膜を形成する工程を備えることを特徴とする半導体装置の製造方法。
【請求項７】
前記側壁絶縁膜の形成工程は、前記側壁膜堆積雰囲気中にＨｅまたはＮｅを添加することを特徴とする請求項６の半導体装置の製造方法。
【請求項８】
前記側壁の絶縁膜形成工程は、側壁膜堆積後にＨｅまたはＮｅをイオン注入することを特徴とする請求項６の半導体装置の製造方法。
【請求項９】
前記側壁絶縁膜の形成工程は、側壁膜堆積後にＨｅまたはＮｅをプラズマ照射により注入することを特徴とする請求項６の半導体装置の製造方法。
【請求項１０】
シリコン基板上に、シリコン酸化膜よりも熱的に安定な金属酸化膜を含む絶縁膜を形成してなる半導体装置を製造する際に、前記絶縁膜上に窒素原子よりも原子半径の小さいＨｅまたはＮｅを導入したシリコン層又はＳｉＧｅ層のどちらかひとつを形成する工程と、前記シリコン層又はＳｉＧｅ層をエッチングしてゲート電極を形成する工程と、前記シリコン層又はＳｉＧｅ層を窒素原子よりも原子半径の小さいＨｅまたはＮｅを含んだ酸化ガス雰囲気中で酸化する工程を備えたことを特徴とする半導体装置の製造方法。
【請求項１１】
シリコン酸化膜よりも熱的に安定な金属酸化膜を含む絶縁膜を有する半導体装置において、前記絶縁膜上に窒素原子よりも原子半径の小さいＨｅまたはＮｅを導入したシリコン層又はＳｉＧｅ層のどちらかひとつを形成する工程と前記シリコン層又はＳｉＧｅ層をエッチングしてゲート電極を形成する工程と前記シリコン層又はＳｉＧｅ層を酸化する工程と酸化された前記シリコン層又はＳｉＧｅ層に窒素原子よりも原子半径の小さいＨｅまたはＮｅを含んだプラズマを照射する工程を特徴とする半導体装置の製造方法。
【請求項１２】
シリコン基板上に、シリコン酸化膜よりも熱的に安定な金属酸化膜を含む絶縁膜を形成してなる半導体装置を製造する際に、前記絶縁膜上に窒素原子よりも原子半径の小さいＨｅまたはＮｅを導入したシリコン層又はＳｉＧｅ層のどちらかひとつを形成する工程と、前記シリコン層又はＳｉＧｅ層をエッチングしてゲート電極を形成する工程と、前記シリコン層又はＳｉＧｅ層を窒素原子よりも原子半径の小さいＨｅまたはＮｅを含んだ酸化ガスプラズマ雰囲気中で酸化する工程を備えたことを特徴とする半導体装置の製造方法。
【請求項１３】
前記半導体装置はメモリであることを特徴とする請求項１又は６又は１０又は１１又は１２記載の半導体装置の製造方法。
【請求項１４】
シリコン酸化膜よりも熱的に安定な金属酸化膜を含む絶縁膜を有する半導体装置において、前記絶縁膜上に窒素原子よりも原子半径の小さいＨｅまたはＮｅを含有するシリコン層又はＳｉＧｅ層のどちらかひとつを備えること特徴とする半導体装置。
【請求項１５】
シリコン酸化膜よりも熱的に安定な金属酸化膜を含む絶縁膜とシリコンからなるゲート電極と前記シリコンゲート電極側壁に酸化膜を有する半導体装置において、窒素原子よりも原子半径の小さいＨｅまたはＮｅを含有する前記シリコンゲート電極側壁酸化膜を備えること特徴とする半導体装置。
【請求項１６】
前記金属酸化膜を構成する金属は、Ｚｒ若しくはＨｆの少なくとも１種であることを特徴とする請求項１４又は１５記載の半導体装置。
【請求項１７】
前記半導体装置はメモリであることを特徴とする請求項１４又は１５記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に係わり、特にＭＩＳ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造のＩ（Ｉｎｓｕｌａｔｏｒ）層に高誘電体絶縁膜を用いた半導体装置及び製造方法に関する。
【０００２】
【従来の技術】
シリコン半導体集積回路の微細化にともなって、ＭＩＳ型半導体素子の寸法が微細化している。ＩＴＲＳ（Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｔｅｃｈｎｏｌｏｇｙ  Ｒｏａｄｍａｐ  ｆｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒｓ）の２０００年ｕｐｄａｔｅ版によると、６０ｎｍのテクノロジー・ノードで、シリコン酸化膜換算膜厚（Ｅｑｕｉｖａｌｅｎｔ  Ｐｈｙｓｉｃａｌ  Ｏｘｉｄｅ  Ｔｈｉｃｋｎｅｓｓ；  以下、ＥＯＴと呼ぶ）が０．８−１．２ｎｍのゲート絶縁膜が必要とされている。この膜厚でリーク電流の抑制されたゲート絶縁膜を実現するためには、シリコン酸化膜若しくはシリコン酸窒化膜では不十分であり、誘電率の高い絶縁膜、すなわち高誘電体金属絶縁膜が必要とされている。
【０００３】
近年研究が活発に進められている次世代高誘電体ゲート絶縁膜として、Ｔａ２Ｏ５、ＴｉＯ２、Ａｌ２Ｏ３、ＺｒＯ２、ＨｆＯ２、Ｚｒシリケート（ＺｒＳｉＯｘ）及びＨｆシリケート（ＨｆＳｉＯｘ）が挙げられる。特にその中でもＳｉ基板上での熱力学的安定性が良く、誘電率及びバンドギャップが大きいＺｒＯ２、ＨｆＯ２及びそれらのシリケートがｓｕｂ−１ｎｍ世代のゲート絶縁膜として有望視されている。
【０００４】
しかしＭ−Ｓｉ−Ｏ（Ｍ＝Ｚｒ，Ｈｆ）等の３元系絶縁膜とＳｉ基板界面の熱的安定性において、以下の問題が指摘されている。一つは、これらの金属絶縁膜中の酸化種（Ｏ２、Ｈ２Ｏ）の拡散が比較的早く、各種熱処理工程において雰囲気中に微量に含まれる酸化種が絶縁膜中を容易に通り抜け、絶縁膜／Ｓｉ基板界面に厚いＳｉＯ２膜が形成されてしまう点である。これにより膜全体の誘電率が低下し、ＥＯＴ増加を招いている。また逆に熱処理雰囲気中の酸化種分圧を下げた超高真空中（Ｕｌｔｒａ  Ｈｉｇｈ  Ｖａｃｕｕｍ；  以下ＵＨＶと呼ぶ）の場合、９００℃以上の加熱処理により高誘電体絶縁膜とＳｉ基板界面においてシリサイド（ＭＳｉｘ）反応が生じ、モフォロジーの劣化が起きることが確認されている（２００１  ＭＲＳ  Ｓｐｒｉｎｇ  Ｍｅｅｔｉｎｇ，  Ｓｙｍｐｏｓｉｕｍ  Ｋ，  Ｇａｔｅ  Ｓｔａｃｋ  ａｎｄ  Ｓｉｌｉｃｉｄｅ  Ｉｓｓｕｅｓｉｎ  Ｓｉ  Ｐｒｏｃｅｓｓｉｎｇ  ＩＩなど）。この現象は金属絶縁膜／Ｓｉ基板界面のみならず、ｐｏｌｙ−Ｓｉ若しくはｐｏｌｙ−ＳｉＧｅゲート電極との界面においても同様の反応が起きる。これらの現象について、例えばＺｒＯ２に関しては以下の反応が考えられている。
ＺｒＯｘ＋（ｘ＋２）Ｓｉ→ＺｒＳｉ２＋ｘＳｉＯ↑（Ｄ．  Ｗｉｃａｋｓａｎａ  ｅｔ  ａｌ．，ＭＲＳ＿Ｋ１．７）                  ・・・（１）
Ｓｉ＋ＳｉＯ２＋ＺｒＯ２→ＺｒＳｉ２＋ＺｒＳｉ＋ＳｉＯ↑（Ｍ．  Ａ．  Ｇｒｉｂｅｌｙｕｋ  ｅｔ  ａｌ．，ＭＲＳ＿Ｋ２．８）        ・・・（２）
ＺｒＯ２＋６ＳｉＯ↑→ＺｒＳｉ２＋４ＳｉＯ２（Ｔ．  Ｓ．  Ｊｅｏｎ  ｅｔａｌ．，Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．７８，３６８（２００１）．）・・・（３）
【０００５】
これらの反応はＺｒＯ２に限ったことではなく、ＨｆＯ２及びそれらを含むシリケートにおいても同様に起きる。またこれらの反応式から、絶縁膜／Ｓｉ基板界面でのＳｉＯガスの発生がシリサイド形成のトリガーになることが分かる。
以上のことから、界面酸化膜を増やさないためには雰囲気中の酸化種の分圧を下げなければならないが、逆に下げ過ぎるとシリサイドの形成が起きてしまうという相反関係が存在する。酸化とシリサイド化を抑制する最適な酸化種分圧の範囲は非常に狭く、活性化アニール等の高温熱工程を多く有する現状の半導体プロセスにこれら高誘電体絶縁膜を適用する上で、この酸化種分圧制御が大きな障害となっている。
【０００６】
近年、これらの問題を解決する手法としてＨｅ添加アニールが提案されている（村岡、特願２００１−２９５３６７）。これによれば高温熱処理雰囲気中にＨｅを添加することで、拡散速度の大きいＨｅが絶縁膜／Ｓｉ基板界面まで到達し、界面から外方拡散しようとするＳｉＯにＨｅが衝突することで、物理的に脱離を押さえ込む効果がある。同時にＨｅが熱的に振動する界面のＳｉ−Ｏ結合を冷却するため、ＳｉＯの発生そのものを抑制している。この手法により、界面酸化膜増加抑制とシリサイド化抑制を両立させる最適な酸化種分圧範囲を広げることが可能となっている。
【０００７】
しかしながら、シリサイド化に関して新たに以下の問題が明らかになっている。まず一つ目はシランガスを用いたポリＳｉ堆積工程において、シランガスが熱分解して発生する水素が金属絶縁膜表面を一部還元し、シリサイド化し、局所的薄膜化及び欠陥形成によるリーク電流増加を引き起こすことが判明している。またポリＳｉ堆積後に活性化アニールとしてＨｅ添加アニールを行っても、ポリＳｉ層が厚く、Ｈｅ分圧が低い場合、ポリＳｉ／金属絶縁膜／Ｓｉ基板の両界面に充分にＨｅが拡散できず、ポリＳｉ／金属絶縁膜界面での局所的シリサイド化を完全に食い止めることは困難であった。
【０００８】
【発明が解決しようとする課題】
上記のように、金属絶縁膜表面のポリＳｉ堆積工程において、容易に金属酸化膜表面が一部還元・シリサイド化し、局所的薄膜化及び欠陥形成によるリーク電流増加を引き起こす。更にポリＳｉ層形成後の活性化アニール時に、ポリＳｉ／金属絶縁膜界面でシリサイド化が局所的に起きるため、ラフネス増加によりリーク電流バラツキが増大する。
本発明はこれらの問題点を解決するためになされたものであり、その目的は、ゲート電極形成中及び形成後の高温加熱にも係らず、シリサイド化を抑制可能なＭＩＳ構造の半導体装置および製造方法を提供することにある。
【００１３】
半導体装置の第１の製造方法は、シリコン酸化膜よりも熱的に安定な金属酸化膜を含む絶縁膜を有する半導体装置を製造するに際し、前記絶縁膜表面に窒素原子よりも原子半径の小さいＨｅまたはＮｅを導入したシリコン層又はＳｉＧｅ層のどちらかひとつを形成する工程を備えることを特徴とする。
【００１４】
第１の製造方法において、前記シリコン層又はＳｉＧｅ層のどちらかひとつを形成する工程は、昇温、シランガスフロー或いは降温雰囲気中にＨｅまたはＮｅを添加するか或いはシランガスを用いて堆積したシリコン層又はＳｉＧｅ層中にＨｅまたはＮｅをイオン注入する。またはシランガスを用いて堆積したシリコン層又はＳｉＧｅ層中にＨｅまたはＮｅをプラズマ照射により注入することが望ましい。
更に前記シランガスを用いた堆積工程は、堆積初期に６００℃より低い温度でシランガスを流すことが望ましい。
【００１５】
半導体装置の第２の製造方法は、シリコン酸化膜よりも熱的に安定な金属酸化膜を含む絶縁膜と前記絶縁膜上にシリコン層又はＳｉＧｅ層のどちらかひとつを有する半導体装置を製造するに際し、前記シリコン層又はＳｉＧｅ層の側壁に窒素原子よりも原子半径の小さいＨｅまたはＮｅを導入した絶縁膜を形成する工程を備えることを特徴とする。
【００１６】
第２の製造方法において、前記側壁膜形成工程は、前記側壁膜堆積雰囲気中にＨｅまたはＮｅを添加するか或いは側壁膜堆積後にＨｅまたはＮｅをイオン注入する。または側壁膜堆積後にＨｅまたはＮｅをプラズマ照射により注入することが望ましい。
【００１７】
ゲート電極加工後の本発明に係わる半導体装置の第３の製造方法は、シリコン酸化膜よりも熱的に安定な金属酸化膜を含む絶縁膜を有する半導体装置を製造するに際し、前記絶縁膜上に窒素原子よりも原子半径の小さいＨｅまたはＮｅを導入したシリコン層又はＳｉＧｅ層のどちらかひとつを形成する工程と、前記シリコン層又はＳｉＧｅ層をエッチングしてゲート電極を形成する工程と前記シリコン層又はＳｉＧｅ層を窒素原子よりも原子半径の小さいＨｅまたはＮｅを含んだ酸化ガス雰囲気中で酸化する工程を特徴とする。
【００１８】
半導体装置の第４の製造方法は、シリコン酸化膜よりも熱的に安定な金属酸化膜を含む絶縁膜を有する半導体装置を製造するに際し、前記絶縁膜上に窒素原子よりも原子半径の小さいＨｅまたはＮｅを導入したシリコン層又はＳｉＧｅ層のどちらかひとつを形成する工程と、前記シリコン層又はＳｉＧｅ層をエッチングしてゲート電極を形成する工程と、前記シリコン層又はＳｉＧｅ層を酸化する工程と、酸化された前記シリコン層又はＳｉＧｅ層に窒素原子よりも原子半径の小さいＨｅまたはＮｅを含んだプラズマを照射する工程を特徴とする。
【００１９】
半導体装置の第５の製造方法は、シリコン酸化膜よりも熱的に安定な金属酸化膜を含む絶縁膜を有する半導体装置を製造するに際し、前記絶縁膜上に窒素原子よりも原子半径の小さいＨｅまたはＮｅを導入したシリコン層又はＳｉＧｅ層のどちらかひとつを形成する工程と、前記シリコン層又はＳｉＧｅ層をエッチングしてゲート電極を形成する工程と、前記シリコン層又はＳｉＧｅ層を窒素原子よりも原子半径の小さいＨｅまたはＮｅを含んだ酸化ガスプラズマ雰囲気中で酸化する工程を特徴とする。
【００２０】
ここで前記第１及び第２及び第３及び第４及び第５の製造方法において、前記金属酸化膜を構成する金属はＺｒ若しくはＨｆの少なくとも１種であることが望ましい。
また、前記第１及び第２及び第３及び第４及び第５の製造方法において、前記半導体装置はメモリであることが望ましい。
【００２１】
第１の半導体装置は、シリコン酸化膜よりも熱的に安定な金属酸化膜を含む絶縁膜を有する半導体装置において、前記絶縁膜上に窒素原子よりも原子半径の小さいＨｅまたはＮｅを含有するシリコン層又はＳｉＧｅ層のどちらかひとつを備えること特徴とする。
【００２２】
次にゲート電極加工後に形成する本発明の第２の半導体装置は、シリコン酸化膜よりも熱的に安定な金属酸化膜を含む絶縁膜とシリコンからなるゲート電極と前記シリコンゲート電極側壁に酸化膜を有する半導体装置において、窒素原子よりも原子半径の小さいＨｅまたはＮｅからなる０族元素を含有する前記シリコンゲート電極側壁酸化膜を備えること特徴とする。
【００２３】
ここで前記第１及び第２の半導体装置において、前記金属酸化膜を構成する金属は、Ｚｒ若しくはＨｆの少なくとも１種であることが望ましい。
また、前記第１及び第２の半導体装置において、前記半導体装置はメモリであることが望ましい。
以上説明した本発明によれば、ゲート電極／金属絶縁膜及び金属絶縁膜／Ｓｉ基板界面のラフネスの低減と、金属絶縁膜の誘電率低下抑制の両立が可能となり、リーク電流の少ない高信頼ＭＩＳ型半導体装置を提供することができる。
【００２４】
【発明の実施の形態】
以下では、図面を参照しながら本発明の具体的な実施例を基に、実施の形態を説明する。
（第１の実施例）
本発明の概要を、ＭＩＳトランジスタ形成を例にして説明する。まず、図１に示すように、単結晶のｐ型シリコン基板１１の表面に、素子分離の役割を果たす深い溝を形成し、ＣＶＤ法によりシリコン酸化膜で埋め込み、素子分離領域１２を形成する。次に、図２に示すように、ＺｒＯ２膜１４を形成する（前処理も含めたＺｒＯ２膜の形成方法は、後で詳細に述べる）。次に、図３に示すように、ＺｒＯ２膜１４の上部にポリシリコン膜１５をＣＶＤ法によって形成する（ＣＶＤ法についても詳細に述べる）。次に、図４に示すように、ポリシリコン１５上にフォトレジストパターン１６を形成する。次に、図５に示すように、フォトレジストパターン１６をマスクとして、ポリシリコン膜１５を反応性イオンエッチングし、第１のゲート電極１５を形成した後、ゲート電極１５のエッジ領域の丸め酸化を行う。次に砒素のイオン注入を、例えば加速電圧４０ｋｅＶ、ドーズ量２×１０１５ｃｍ−２の条件で行い活性化アニールすることで、高不純物濃度のｎ＋型ゲート電極１５、ｎ＋型ソース領域１７、ｎ＋型ドレイン領域１８を同時に形成する（これについても後ほど詳細に述べる）。次に、図６に示すように、全面に３００ｎｍのシリコン酸化膜をＣＶＤ法により堆積し、ゲート電極側壁膜１９及び層間絶縁膜１９を形成する。この後、層間絶縁膜１９上にコンタクトホール形成用のフォトレジストパターン（不図示）を形成し、これをマスクとして反応性イオンエッチング法により層間絶縁膜１９をエッチングして、コンタクトホールを開口する。最後に、全面にＡｌ膜をスパッタ法により形成した後、これをパターニングして、ソース電極１１０、ドレイン電極１１１、および第２のゲート電極１１２を形成してｎ型ＭＯＳトランジスタが完成する。なお、本実施例では、ｎ型ＭＯＳトランジスタの製造工程を示したが、ｐ型ＭＯＳトランジスタでは導電型がｎ型とｐ型で入れ替わる点が異なるだけであり、基本的な製造工程はまったく同じである。
【００２５】
ここでＺｒＯ２膜１４の形成工程の詳細を説明する。まず、前処理としてシリコン・ウェハに対して表面汚染を効果的に除去するために、塩酸／オゾン水処理を用いた。これによりＳｉ表面に約１ｎｍの化学的に酸化膜（ＣｈｅｍｉｃａｌＯｘｉｄｅ膜）が形成される（ＥＯＴ低減のため、この後に希フッ酸処理を追加してもよい）。次に、前処理が終了したウェハをスパッタ装置中へ搬送する。ウェハの温度を室温に保ち、ＺｒＯ２ターゲットを用いてＡｒ／Ｏ２ガスＲＦプラズマ（４００Ｗ）によるスパッタを行い、Ｃｈｅｍｉｃａｌ  Ｏｘｉｄｅ上に約２ｎｍのＺｒＯ２膜を形成した。
【００２６】
次にＺｒＯ２膜１４表面にシランガスを供給してポリＳｉ層１５を堆積した。この時の堆積条件は以下の通り。
バックグランド真空度：１３３×５．４×１０−１０Ｐａ
・ＵＨＶ中で５００℃まで昇温（８．０×１０−１０Ｔｏｒｒ）
・ＳｉＨ４ガスフロー１０分（ＳｉＨ４＝２０ｓｃｃｍ、全圧１Ｔｏｒｒ）
・ＳｉＨ４ガス停止→降温
【００２７】
ポリＳｉ堆積前後でのＺｒＯ２／ＳｉＯ２積層膜の結合状態変化は、その場観察Ｘ線光電子分光法（Ｉｎ−ｓｉｔｕ  Ｘ−ｒａｙ  Ｐｈｏｔｏｅｌｅｃｔｒｏｎ  Ｓｐｅｃｔｒｏｓｃｏｐｙ；  以下Ｉｎ−ｓｉｔｕ  ＸＰＳと呼ぶ）により導出している。図７に各種堆積条件でのＺｒ３ｄスペクトル変化を示す。Ｘ線源はＭｇＫα、光電子脱出角度は４５°で測定を行っている。比較のため、堆積温度６００℃の結果も示す。Ｚｒ３ｄスペクトルより、６００℃以上ではＺｒＳｉ２が形成されるが、５００℃ではシリサイド化しないことが分かる。これはシランガスがＺｒＯ２表面で分解して水素を形成し（ＳｉＨ４→ＳｉＨ２＋Ｈ２）、６００℃以上ではＺｒＯ２膜を還元するとともにＳｉＨ２によるシリサイド化反応が起きているためである。これより、シランガスを用いたポリＳｉ堆積において、堆積初期は基板温度を６００℃よりも下げておく必要がある。一旦ＺｒＯ２表面をＳｉ層が覆えば、堆積温度を６００℃以上にしても界面でのシリサイド化反応は起きない。
【００２８】
前記ポリＳｉ層１５堆積後、パターニングによりゲート電極構造を形成する。ここで砒素のイオン注入の前にＨｅのイオン注入、例えば加速電圧４０ｋｅＶ、ドーズ量２×１０１５ｃｍ−２の条件で行う。または更に加速電圧を高くして、ＺｒＯ２膜１４中までＨｅを注入してもよい。これにより活性化アニール時にポリＳｉ層１５からＺｒＯ２膜１４中にＨｅ原子を充分供給することができ、界面でのＳｉＯ脱離・拡散を抑制できるため、ｐｏｌｙ−Ｓｉ／ＺｒＯ２界面でのシリサイド化を抑制できる。
【００２９】
またＨｅイオン注入以外にも、Ｈｅプラズマ照射におけるｐｏｌｙ−Ｓｉ層１５中へのＨｅガスの導入も可能である。その一例を示すと、たとえば容量結合放電や誘導結合放電やＥＣＲ放電などによりＨｅガスプラズマを生成する。電子密度の高い領域では電子温度は５ｅＶとなり基板に照射されるイオンのエネルギーを決定するシース電圧は１５ｅＶ程度となるため、約１５ｅＶの高エネルギーイオンがポリＳｉ層１５へ照射される。この手法を用いても同様の改善効果を確認している。
【００３０】
加えてポリＳｉ層１５の堆積時にＨｅを導入することも可能である。ゲート電極工程の一例を以下に示す。
＜ポリＳｉ堆積工程＞
バックグランド真空度：１３３×５．４×１０−１０Ｐａ
・Ｈｅ中で５００℃まで昇温（Ｈｅ＝１ｓｌｍ、Ｈｅ圧１０Ｔｏｒｒ）
・ＳｉＨ４ガス添加１０分（ＳｉＨ４／Ｈｅ＝２０／１２０ｓｃｃｍ、全圧３Ｔｏｒｒ）
・ＳｉＨ４ガス停止→降温→Ｈｅガス停止
＜活性化アニール工程＞
バックグランド真空度：５．４×１０−１０Ｔｏｒｒ
・Ｈｅ圧力：１Ｔｏｒｒ
・基板温度：９２０℃
・加熱時間：１０分
【００３１】
ポリＳｉ堆積＋活性化アニールによるＺｒＯ２／ＳｉＯ２積層膜の結合状態変化についても、Ｉｎ−ｓｉｔｕ  ＸＰＳを用いて評価している。図８に各種ゲート電極工程でのＺｒ３ｄスペクトル変化を示す。比較のため、堆積時にＨｅを添加しない場合（ＵＨＶ下）の結果も併せて示す。これより、ポリＳｉ層越しでＨｅアニールを行うとＺｒＳｉ２ピークが増大し、シリサイド化していることが分かる。これはポリＳｉ層が厚く、Ｈｅ圧力が低いため、ＺｒＯ２膜中に充分な量のＨｅが供給できないためで、この条件ではシリサイド化を完全に抑制できない。しかしポリＳｉ層堆積前、堆積中及び堆積後の雰囲気にＨｅを添加することで、あらかじめ充分な量のＨｅをＺｒＯ２膜中に導入しておけば、その後の高温アニール時における界面でのＳｉＯ脱離・拡散反応を物理的に抑制することができ、界面劣化を抑えることが可能である。
【００３２】
以上のことから、ポリＳｉ／ＺｒＯ２／ＳｉＯ２／Ｓｉ構造においてシリサイド化を抑制する条件として、シランガスを用いる場合、堆積初期温度を６００度℃よりも低くし、更に活性化アニール前にＨｅをポリＳｉ層中若しくはＺｒＯ２膜中に導入しておくことが必要となる。
Ｈｅ添加によるシリサイド化抑制のメカニズムについて図９を用いて説明する。従来方法では、Ｓｉ＋ＳｉＯ２→２ＳｉＯ↑反応により界面でＳｉＯガスを形成し、ＺｒＯ２膜中を拡散するＳｉＯガスがポリＳｉ層に到達することでシリサイド化反応を引き起こす。それに対しポリＳｉ層堆積前、堆積中、堆積後の雰囲気中にＨｅを添加する本発明は、高温アニール前にポリＳｉ／ＺｒＯ２／ＳｉＯ２／Ｓｉ中に高濃度のＨｅが閉じ込められているため、ＳｉＯ２／Ｓｉ界面から拡散しようとするＳｉＯにＨｅが衝突し、物理的に拡散を押さえ込む効果がある。同時にＨｅが熱的に振動する界面のＳｉ−Ｏ結合を冷却するため（クエンチ効果）、ＳｉＯの発生そのものを抑制している。また原子半径が小さいことがＳｉＯ２中のＨｅの固溶限を大きくし、ＳｉＯのＳｉＯ２中拡散を更に抑制できる。加えてＨｅは不活性ガスであるため、添加ガスそのものによる酸化・還元反応が起きないため、ゲート絶縁膜の膜質を劣化させることがない。
【００３３】
上記結果は主にＺｒＯ２膜に関して記載しているが、ＨｆＯ２膜でも同様の改善効果を確認している。
また本発明はポリＳｉゲートに限ることなく、ポリＳｉＧｅ等のＳｉ原子を含む全てのゲート電極材料においても有効である。
本実施例では、ｐｏｌｙ−Ｓｉ／ＺｒＯ２／ＳｉＯ２／Ｓｉ構造への導入元素としてＨｅを用いた場合の結果を主に示したが、窒素原子よりも原子半径の小さいＮｅ及びそれらの混合ガスでも同様の改善効果を確認している。
更にこれらのＨｅまたはＮｅを窒素ガス若しくは窒素原子よりも原子半径の大きい希ガス（Ａｒ、Ｋｒ、Ｘｅなど）で希釈しても、その効果は維持される。
【００３４】
本実施例では主にＺｒＯ２膜及びＨｆＯ２膜について述べたが、それらのシリケート膜、酸窒化膜、窒化膜、混合膜及び各種積層膜においても同様の効果が得られる。加えてＳｉＯ２膜よりも熱的に安定な金属絶縁膜に全て適用可能である。なぜならばシリサイド化はＳｉＯ２の熱破壊に伴い発生したＳｉＯガスをトリガーとしているため、ＳｉＯ２よりも安定な絶縁膜であれば同様のメカニズムでシリサイド化を抑制できる。即ち安定な金属絶縁膜として、ＢｅＯ、ＭｇＯ、ＣａＯ、ＳｒＯ、ＢａＯ、Ｙ２Ｏ３、ＣｅＯ２、ＰｒｘＯｙ、Ｎｄ２Ｏ３、ＴｈＯ２、ＲｕＯ２、ＩｒＯ２、Ａｌ２Ｏ３、Ｉｎ２Ｏ３などにも本発明は適用可能であり、それらのシリケート膜、酸窒化膜、窒化膜、混合膜及び各種積層膜にも有効である。更にこれらの金属絶縁膜の成膜手法に依らず、スパッタ以外にＡＬＣＶＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  ＣＶＤ）、蒸着及びプラズマＣＶＤ等で形成した金属絶縁膜であっても同様の効果を得ることができる。
【００３５】
（第２の実施例）
本発明の第２の実施例に係わるＭＩＳトランジスタの素子構造は、第１の実施例と同様なので詳細な説明は省略する。本実施例は、ＺｒＯ２膜形成工程が第１の実施例と異なる。そこで、この形成工程について図２を用いて説明する。
まず、前処理としてシリコン・ウェハに対して表面汚染を効果的に除去するために、塩酸／オゾン水処理を用いた。これによりＳｉ表面に約１ｎｍのＣｈｅｍｉｃａｌ  Ｏｘｉｄｅが形成される（ＥＯＴ低減のため、この後に希フッ酸処理を追加してもよい）。次に、前処理が終了したウェハをスパッタ装置中へ搬送する。次にウェハの温度を室温に保ち、ＮｅガスＲＦプラズマ照射（４００Ｗ）によりＣｈｅｍｉｃａｌ  ｏｘｉｄｅ越しにＳｉ基板１１中へＮｅを注入する。続いてＺｒＯ２ターゲットを用いてＮｅ／Ｏ２ガスＲＦプラズマ（４００Ｗ）によるスパッタを行い、Ｃｈｅｍｉｃａｌ  Ｏｘｉｄｅ上に約２ｎｍのＺｒＯ２膜１４を形成した。
【００３６】
これにより、ＺｒＯ２膜中及びＺｒＯ２／ＳｉＯ２／Ｓｉ基板界面に高濃度のＮｅを導入することができ、高温アニール時のＳｉＯ脱離の抑制が可能となる。更にこれらの金属絶縁膜の成膜手法に依らず、スパッタ以外にＡＬＣＶＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  ＣＶＤ）、蒸着及びプラズマＣＶＤ等で形成した金属絶縁膜であっても、成膜雰囲気中Ｎｅ添加による改善効果を得ることができる。またＺｒＯ２膜１４形成後にＮｅプラズマ照射を行ってもよい。但し本実施例で述べたプラズマ照射における絶縁膜中へのＨｅまたはＮｅの導入に関しては電子温度の非常に低いプラズマである事が望ましい。その一例を示すと、たとえば容量結合放電や誘導結合放電やＥＣＲ放電などによりＨｅまたはＮｅプラズマを生成する。電子密度の高い領域では電子温度は５ｅＶとなり基板に照射されるイオンのエネルギーを決定するシース電圧は１５ｅＶ程度となってしまい約１５ｅＶの高エネルギーイオンが基板へ照射されダメージが生じてしまう。一方、その領域から十分離れた電子温度が１ｅＶ以下の領域ではシース電圧が３ｅＶ程度となる。そこにおけるイオンのエネルギーは約３ｅＶとなる。よってその領域に基板を設置することで基板にダメージを与えることなく表面近傍を活性化してＨｅまたはＮｅの注入を行う事が可能となる。
【００３７】
加えてＮｅプラズマ照射の代わりにＮｅイオン注入、或いはＮｅアニールを行ってもよい。但しイオン注入を用いる場合は加速エネルギーを低くしてダメージを低減すると共に、ポストアニールによる欠陥修復が必要となる。
これら一連の工程における作用は実施例１の場合と基本的に同じであり、全ての半導体工程において実施例１で述べたのと同じ考え方に従い、特に金属絶縁膜形成工程において有効である。
【００３８】
（第３の実施例）
本発明の第３の実施例に係わるＭＩＳトランジスタの素子構造は、第１及び第２の実施例と同様なので詳細な説明は省略する。本実施例は、ポリＳｉ電極周辺工程が第１及び第２の実施例と異なる。そこで、この形成工程について図４、図５及び図６を用いて説明する。
【００３９】
まずＺｒＯ２膜１４上にポリＳｉ層１５を堆積後、レジストパターン１６を形成しゲート電極形成のためのエッチングをＨＣｌ／Ｃｌ２／Ｏ２のプラズマを用いて行う。その後ＴＥＯＳ／Ｏ３系のＣＶＤによりゲート電極周りに酸化膜１９を形成する。この成膜中にＨｅガスを添加することにより該酸化膜１９にＨｅガスが含まれる。これによりこの後にソースドレイン領域１７，１８の活性化アニールを行う場合にＺｒＯ２膜１４とポリＳｉ層１５の界面と該酸化膜１９とが接触する部分でのＳｉＯガスの発生・拡散が抑止され、それをトリガーとするシリサイド化を防ぐ事が出来る。
また別の電極形成工程として以下の方法も挙げられる。ＺｒＯ２膜１４上にポリＳｉ層１５を堆積後、レジストパターン１６を形成しゲート電極形成のためのエッチングをＨＢｒ系のプラズマを用いて行う。その後ＺｒＯ２膜１４とｐｏｌｙ−Ｓｉ層１５の界面のポリＳｉ層１５側のエッジを丸めるために酸化を行う。その際にＨｅガスを添加することにより丸まったエッジ部分の酸化膜層中にＨｅガスが添加される。たとえば具体的には酸素１０％とＨｅ９０％の圧力常圧下で温度８００度３０秒の酸化を行う。これによりこの後の工程におけるソースドレイン領域１７，１８の活性化アニール時に前記界面のエッジ部分におけるシリサイド化を防ぐ事が出来る。
【００４０】
またゲート電極周辺の絶縁膜１９及びエッジ部分の酸化膜層へのＨｅ添加は、Ｈｅプラズマ照射を用いて行ってもよい。但し本実施例で述べたプラズマ照射におけるゲート電極周辺へのＨｅまたはＮｅの導入に関しては電子温度の非常に低いプラズマである事が望ましい。その一例を示すと、たとえば容量結合放電や誘導結合放電やＥＣＲ放電などによりＨｅまたはＮｅプラズマを生成する。電子密度の高い領域では電子温度は５ｅＶとなり基板に照射されるイオンのエネルギーを決定するシース電圧は１５ｅＶ程度となってしまい約１５ｅＶの高エネルギーイオンが基板へ照射されダメージが生じてしまう。一方、その領域から十分離れた電子温度が１ｅＶ以下の領域ではシース電圧が３ｅＶ程度となる。そこにおけるイオンのエネルギーは約３ｅＶとなる。よってその領域に基板を設置することで基板にダメージを与えることなく表面近傍を活性化してＨｅまたはＮｅの注入を行う事が可能となる。
【００４１】
加えてＨｅプラズマ照射の代わりにＨｅイオン注入、或いはＨｅアニールを行ってもよい。但しイオン注入を用いる場合は加速エネルギーを低くしてダメージを低減すると共に、ポストアニールによる欠陥修復が必要となる。
これら一連の工程における作用は実施例１の場合と基本的に同じであり、全ての半導体工程において実施例１で述べたのと同じ考え方に従い、特にゲート電極周辺工程において有効である。
【００４２】
次に本発明の半導体装置について説明する。第１及び第２の実施例においてポリＳｉ／ＺｒＯ２／ＳｉＯ２／Ｓｉ中に高濃度のＨｅ或いはＮｅが取り込まれる。これらのＨｅまたはＮｅはポリＳｉ／ＺｒＯ２／ＳｉＯ２／Ｓｉの両界面の歪んだネットワークを広げ、応力を緩和すると共に、結合の熱的振動を冷却する効果、加えてｐｏｌｙ−Ｓｉ中の粒界に偏析することで水素或いはボロン等の不純物の拡散を防止する効果がある。またＳｉ基板中のＨｅも同様の効果を示すと共に、基板の熱伝導効率を高めることで、モビリティーを向上することもできる。更に第３の実施例においてゲート周辺の堆積絶縁膜中に取り込まれたＨｅ或いはＮｅは、堆積絶縁膜からの水素及び炭素の等の不純物拡散を防ぐことができる。これよりＺｒＯ２膜周辺にＨｅを添加することで界面準位及び固定電荷が低減されるだけでなく、電気的ストレスにも強く、高信頼ゲート絶縁膜とすることができる。
以上のことから、界面酸化膜厚増加抑制とシリサイド化抑制を両立させつつ高信頼ゲート絶縁膜を得るためには、高温熱処理工程前に、金属絶縁膜を取り囲む領域に窒素原子よりも原子半径の小さいＨｅまたはＮｅを高濃度導入しておくことが効果的である。このようなプロセス雰囲気及び膜構造の制御は、ゲート絶縁膜がＳｉＯ２膜よりも熱的に安定な金属酸化物を含む場合に、特に有効性が高い。
【００４３】
なお、上記でも述べたように、希ガスの中には、Ａｒ、Ｘｅ、Ｋｒなどもあるが、本発明においては、窒素原子よりも原子半径の小さいＨｅまたはＮｅガスが必要であり、Ａｒ、Ｘｅ、Ｋｒを導入した場合、上述した効果が期待できない。但し、ＨｅまたはＮｅガスとＡｒ、Ｘｅ、Ｋｒガスを併用して用いることは可能である。
また、本発明において、特に金属絶縁膜／Ｓｉ基板界面のラフネスの低減でき、その界面におけるリーク電流を少なくできるため、たとえば、上述したＭＩＳ構造の半導体装置をメモリとするとき、たとえば不揮発性メモリの金属絶縁膜にフローティングゲートを設けてメモリ機能を持たせたときは、その効果は絶大である。
【００４４】
【発明の効果】
以上述べたごとく、本発明によれば、ゲート電極／金属絶縁膜及び金属絶縁膜／Ｓｉ基板界面のラフネスの低減と、金属絶縁膜の誘電率低下抑制の両立が可能となり、リーク電流の少ない高信頼ＭＩＳ型半導体装置を提供することができる。
【図面の簡単な説明】
本発明のｎ型ＭＯＳトランジスタの製造工程を示す断面図。
【図１】本発明のｎ型ＭＯＳトランジスタの製造工程を示す断面図。
【図２】本発明のｎ型ＭＯＳトランジスタの製造工程を示す断面図。
【図３】本発明のｎ型ＭＯＳトランジスタの製造工程を示す断面図。
【図４】本発明のｎ型ＭＯＳトランジスタの製造工程を示す断面図。
【図５】本発明のｎ型ＭＯＳトランジスタの製造工程を示す断面図。
【図６】本発明のｎ型ＭＯＳトランジスタの製造工程を示す断面図。
【図７】本発明の第１の実施例に係わる各種堆積条件でのＺｒ３ｄスペクトル変化を示す図。
【図８】本発明の第１の実施例に係わる各種ゲート電極工程でのＺｒ３ｄスペクトル変化を示す図。
【図９】本発明の第１の実施例に係わる作用の説明するための図。
【符号の説明】
１１…ｐ型シリコン基板
１２…素子分離用の溝
１３…シリコン酸化膜（素子分離領域）
１４…ＺｒＯ２膜
１５…ポリシリコン膜
１６…フォトレジストパターン
１７…ｎ＋型ソース領域
１８…ｎ＋型ドレイン領域
１９…シリコン酸化膜（層間絶縁膜）
１１０…ソース電極（金属電極）
１１１…ドレイン電極（金属電極）
１１２…ゲート電極（金属電極）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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