(57)【特許請求の範囲】
【請求項１】
複数のチップを有し、ウェーハ段階でテストが行われる半導体装置において、
テスト信号入力対象のパッドを、前記テスト中、前記パッドへ信号を提供する必要なく、前記テストのための一定論理に維持するテスト信号発生手段を設け、
前記テスト信号発生手段が、ゲートが前記チップの電源電圧及び接地電圧の一方に接続され、ソースが前記チップの電源電圧及び接地電圧の他方に接続されるＭＯＳトランジスタと、前記パッドに一端を直接接続され、前記ＭＯＳトランジスタのドレインに他端を接続されるヒューズから構成されることを特徴とする半導体装置。
【請求項２】
テスト中に一定論理のテスト信号を印加するパッドと、複数のチップを有する半導体装置において、前記パッドから入力バッファへの配線に一端を接続したスイッチ素子と、該スイッチ素子と電源電圧端との間に設けた負荷素子と、を備え、
前記スイッチ素子がヒューズであり、
前記負荷素子がゲートを接地電圧端へ接続され、ソースが前記電源電圧端へ接続され、ドレインが前記ヒューズの他端へ接続されたＰＭＯＳトランジスタであって、
電源電圧と接地電圧が前記チップに供給された際に、前記パッドへ信号を提供する必要なく、前記入力パッドの電位が、前記ヒューズを通じて前記電源電圧に維持されることを特徴とする半導体装置。
【請求項３】
テスト中に一定論理のテスト信号を印加するパッドと、複数のチップを有する半導体装置において、前記パッドから入力バッファへの配線に一端を接続したスイッチ素子と、該スイッチ素子と接地電圧端との間に設けた負荷素子と、を備え、
前記スイッチ素子がヒューズであり、
前記負荷素子がゲートを電源電圧端へ接続され、ドレインが前記接地電圧端へ接続され、ソースが前記ヒューズの他端へ接続されたＮＭＯＳトランジスタであって、
電源電圧と接地電圧が前記チップに供給された際に、前記パッドへ信号を提供する必要なく、前記入力パッドの電位が、前記ヒューズを通じて前記接地電圧に維持されることを特徴とする半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置に関するもので、特に、そのウェーハ状態での信頼性試験に関する。
【０００２】
【従来の技術】
ＤＲＡＭやＳＲＡＭなどのメモリに代表される半導体装置では、チップ内回路の信頼性を検査するために各種テストが実行される。このようなデバイスの信頼性テストは、パッケージ工程前に実行されるウェーハテストとパッケージ後に実行されるパッケージテストに大別される。ウェーハ段階でテストを行うウェーハテストは、例えばメモリであれば、メモリセルの正常動作と周辺回路の動作状態をテストするもので、テストパターン(Test parrten)を形成してメモリセル及びその周辺回路の動作状態をテストする。
【０００３】
ウェーハテストでは単純なテストパターンを使用してチップのテストを進行する。即ち、各制御信号は、例えばＲＡＳ信号やＣＡＳ信号のように遷移するとはなく、一定の直流レベル、例えば電源電圧や接地電圧レベルの論理“ハイ”や“ロウ”に固定されるテストパターンとされる。そして、このような一定の直流レベルに固定される信号がチップの特定機能を選定する信号の入力パッドに供給されることで、テストが実行される。一例として、８メガの同期式グラフィックＤＲＡＭにおいてはＤＱＭ、ＤＳＦ(Difine Special Function) 、ＣＫＥのような入力信号の論理“ハイ”、“ロウ”に応じて機能選定する機能ピンをもつが、ウェーハテストでは、これに対応するパッドに、プローブカード(Probe card)やメンブレイムカード(Membrame card) を通じて一定の直流レベルの信号を供給することにより、テストを進行する。
【０００４】
図１は、ウェーハテスト時のチップパッド部分を示したもので、ウェーハ中の１つのチップ１０内に構成されたパッド１４とこれにつながる入力バッファ１６とが示されている。このパッド１４は、プローブカードのプローブを通じてウェーハテスト時に論理“ロウ”あるいは論理“ハイ”の直流電圧としたテスト信号が印加されるもので、これによりチップ１０の動作モードが設定される。プローブカードは、チップ１０のパッド配置に合わせてプローブをセッティングしてあり、これにより信号供給することでテストが行われるようにしてある。
【０００５】
【発明が解決しようとする課題】
半導体装置のテストでは、そのテスト時間が重要なファクターとなる。即ち、メモリの場合であればメモリ容量の増加につれてテスト時間も増加することになるが、テスト時間の増加はＴＡＴに影響するため、長時間化するほど製品コストに影響する。従って、テストカバレージを維持しながらテスト時間を減少させることが重要である。テスト時間を減少させる手法として現在代表的なのがマルチテスト(Multi test)であり、これは、ウェーハに作成されている多数のチップを同時にテストする手法である。
【０００６】
最近の高集積メモリは、高速動作と多様な機能を提供するために、多数のデータ入出力ピン（Ｍulti  ＤＱ；Ｘ１６，Ｘ３２）と多数の機能信号ピンが備えられるようになってきており、これに従いパッド数も増加している。このパッド数の増加は、マルチテストにとっての制約条件になる。つまり、ウェーハテストを行うウェーハ検査装置においてドライブ可能なパッド数は制約されているから、一度にテスト可能なチップ数が制限され、テスト時間の減少に寄与することができなくなる。
【０００７】
上記図１のように、一定レベルに維持するパッド１４を多数もつチップ１０が形成されたウェーハでマルチテストを行う場合に、テスト時間の減少のために一回で多くのチップ１０をテストするためには、プローブカードのプローブ数を１つでも減らす必要があるが、プローブカードのプローブはテスト対象のチップのパッド配置に合わせて製作されるので、テストパッド数が増えればその分増えることになる。従って、マルチテストで同時テスト可能なチップ数を増やすことは困難で、テスト時間の減少には限界がある。
【０００８】
このような解決課題に着目して本発明では、パッド数が増えてもテスト時間を短縮することが可能な構成をもった半導体装置を提供するものである。
【０００９】
【課題を解決するための手段】
この目的のために本発明は、ウェーハ段階でテストが行われる半導体装置において、テスト信号入力対象のパッドを、テストのための一定論理に維持するテスト信号発生手段を設けることを特徴とする。このテスト信号発生手段は、装置の電源電圧や接地電圧など所定の電圧端とパッドとの間に設けられ、テスト後にはオフ状態にすることの可能なスイッチ素子で構成することができる。このようなスイッチ素子としてはヒューズを用いるとよく、テスト後に切断することでオフとする。
【００１０】
また本発明は、テスト中に一定論理のテスト信号を印加するパッドをもつ半導体装置において、テスト中に前記パッドへ所定の電圧を提供するスイッチ素子を設けることを特徴とする。スイッチ素子にはヒューズを用いるようにし、テスト後に切断するのがよい。また、スイッチ素子と所定の電圧端との間に負荷素子を設けてもよく、このような負荷素子にはＭＯＳトランジスタを用いることができる。
【００１１】
より具体的には、本発明によれば、テスト中に一定論理のテスト信号を印加するパッドをもつ半導体装置において、前記パッドから入力バッファへの配線に接続したスイッチ素子と、該スイッチ素子と電源電圧端との間に設けた負荷素子と、を備えることを特徴とする。この場合、スイッチ素子はヒューズとし、負荷素子はゲートを接地電圧端へつないだＰＭＯＳトランジスタとすればよい。
【００１２】
更に本発明によれば、テスト中に一定論理のテスト信号を印加するパッドをもつ半導体装置において、前記パッドから入力バッファへの配線に接続したスイッチ素子と、該スイッチ素子と接地電圧端との間に設けた負荷素子と、を備えることを特徴とする。この場合、スイッチ素子はヒューズとし、負荷素子はゲートを電源電圧端へつないだＮＭＯＳトランジスタとすればよい。
【００１３】
【発明の実施の形態】
以下、本発明の実施形態につき添付図面を参照して詳細に説明する。
【００１４】
図２は、テスト信号発生手段をもつパッド（ターミナル）部分の構成を示す。この図２の例は、ウェーハテスト時にテスト信号を印加するパッド１４（つまり対応する入力バッファ１６の入力端）に対し、論理“ハイ”として電源電圧Ｖｃｃを自動提供するテスト信号発生手段である。
【００１５】
このテスト信号発生手段は、パッド１４と入力バッファ１６をむすぶ配線１８に接続した切断可能なヒューズ２０を備えている。このヒューズ２０は、テスト時にはオン状態にあり、テスト終了でオフ状態とされるスイッチ素子としての役割をもつ。ヒューズ２０には、負荷素子としてＶｃｃ端に接続して設けたゲート接地のＰＭＯＳトランジスタ２２が接続されており、このＰＭＯＳトランジスタ２２を介して電源電圧Ｖｃｃが供給される。負荷素子は場合に応じて設ければよく、省くことも可能である。このような構成のテスト信号発生手段が、チップ１０の多数のパッド中、テスト時に一定の直流レベルに維持されるパッド１４に形成されている。
【００１６】
ウェーハテストが開始され、プローブカードの電源供給用プローブからチップ１０の電源供給パッドへ電源電圧Ｖｃｃ及び接地電圧Ｖｓｓが供給されると、ゲートが電源電圧Ｖｓｓに接続されたＰＭＯＳトランジスタ２２が導通し、ソースから入力される電源電圧Ｖｃｃがヒューズ２０を通じてパッド１４（入力バッファ１６）へ供給される。従って、このパッド１４に関してはテスト開始と共に自動的に電源電圧Ｖｃｃレベルのテスト信号が設定され、これに応じてチップ１０が動作することができる。つまり、プローブカードを通じてテスト信号を印加する必要はなく、当該パッド１４についてのプロープは省略することができる。
【００１７】
テストが終了するとヒューズ２０を切断、即ちスイッチオフとすることで、その後の動作では入力信号によるパッド１４の使用が可能となる。ヒューズ２０の切断は、レーザービームを使用するのが容易であるが、電気的に切断する構成にしておくこともできる。
【００１８】
図３の実施形態は、テスト信号発生手段の他の例を示している。この例は、ウェーハテスト時にテスト信号を印加するパッド１４に対し、論理“ロウ”として接地電圧Ｖｓｓを自動提供するテスト信号発生手段である。即ち、図２のＰＭＯＳトランジスタ２２に代えて、ゲートを電源電圧ＶｃｃへつないだＮＭＯＳトランジスタ２４を負荷手段として設け、これを介して接地電圧Ｖｓｓが供給されるようにしてある。従って、テスト開始で電源供給されるとパッド１４に関して論理“ロウ”のテスト信号が自動設定される。
【００１９】
【発明の効果】
本発明によれば、テスト時に論理“ハイ”又は“ロウ”に固定されるテスト信号の印加パッドについては、そのテスト信号がメモリ内で自動的に設定されるようにしたので、当該パッドについては信号を提供する必要がなくなる。従って、その分のプローブを他へ回して有効に使用することが可能となり、マルチテストにおける同時テスト可能なチップ数を増加させることができ、テスト時間の短縮につなげられる。
【図面の簡単な説明】
【図１】従来のチップにおけるパッド部分の概略回路図。
【図２】本発明に係るテスト信号発生手段の一例を示すチップにおけるパッド部分の概略回路図。
【図３】本発明に係るテスト信号発生手段の他の例を示すチップにおけるパッド部分の概略回路図。
【符号の説明】
１４  パッド
１６  入力バッファ
１８  配線
２０  ヒューズ（スイッチ素子）
２２  ＰＭＯＳトランジスタ（負荷手段）
２４  ＮＭＯＳトランジスタ（負荷手段）
【図１】
0003808570.tif 000002
【図２】
0003808570.tif 000003
【図３】
0003808570.tif 000004