(57)【特許請求の範囲】
【請求項１】
位相比較器とチャージポンプとループフィルタと周波数可変発振回路と調整手段と前記周波数可変発振回路の出力を分周する分周器とを具備して成り、
前記周波数可変発振回路は、前記ループフィルタと前記分周器とに接続され、
上記位相比較器により検出される基準信号と上記分周器の出力信号との位相差に基づく信号を、前記チャージポンプと前記ループフィルタを通して前記周波数可変発振回路に入力することにより、前記周波数可変発振回路の発振周波数および位相が所定の値に制御され、
前記調整手段は、前記周波数可変発振回路と接続され、前記周波数可変発振回路の出力信号の発振周波数および位相の前記制御を開始する前に、前記周波数可変発振回路の周波数可変範囲が所定の周波数範囲を満たすように該周波数可変発振回路を自動調整し、
前記調整手段は、前記基準周波数と前記周波数可変発振回路の出力信号を入力として、前記周波数可変発振回路の発振周波数の上限を判定し、発振周波数の上限を設定する上限調整信号を出力する上限判定回路と、前記基準周波数と周波数可変発振回路の出力信号を入力として、前記発振周波数の下限を判定して発振周波数の下限を設定する下限調整信号を出力する下限判定回路と、前記上限および下限判定回路の切替え制御を行う制御回路とを備えることを特徴とする位相同期回路。
【請求項２】
請求項１において、
前記周波数可変発振回路は、接続される第１の可変電流源の電流に応じて遅延量が可変となる複数の遅延回路を縦続接続した遅延回路部を含んで構成され、
前記各遅延回路に接続される第１の可変電流源の数と接続される容量の数とを可変できる複数の容量と複数の第１の可変電流源を有し、
前記上限判定回路が前記発振周波数の上限を判定する場合は前記第１の可変電流源の数を増加させ、前記下限判定回路が前記発振周波数の下限を判定する場合は前記接続される容量の数を増加させて前記発振周波数を減少させることを特徴とする位相同期回路。
【請求項３】
請求項１において、
前記周波数可変発振回路は、接続される第１の可変電流源の電流量に応じて遅延量が可変となる複数の遅延回路を縦続接続した遅延回路部を含んで構成され、
前記各遅延回路に、接続される第１の可変電流源の数と接続される容量の数とを可変できる複数の容量と複数の第１の可変電流源を有することを特徴とする位相同期回路。
【請求項４】
請求項３において、
前記各遅延回路は、接続される前記第１の可変電流源の数が前記調整手段の前記上限調整信号により制御され、接続される前記可変容量の数が前記調整手段の前記下限調整信号により制御されることを特徴とする位相同期回路。
【請求項５】
請求項３または４のいずれかにおいて、
前記各遅延回路は、複数の前記第１の可変電流源に対して、互いに対称な第２の可変電流源がそれぞれさらに並列接続され、複数の前記第２の可変電流源の電流量を調整する端子が、前記複数の第１の可変電流源の電流量を調整する端子とは異なる１つの端子に接続されることを特徴とする位相同期回路。
【請求項６】
請求項１または２のいずれかにおいて、
前記周波数可変発振回路は、
前記ループフィルタの出力電位により電流量が可変となる第３の可変電流源、および、前記第３の可変電流源の電流を前記各遅延回路に分配する電流分配回路から構成される電圧電流変換器と、
電流量に応じて遅延量が可変となる複数の遅延回路を縦続接続した遅延回路部と
を少なくとも含んで構成され、
前記各遅延回路は、接続される容量の数を可変できる複数の容量を含んで構成され、前記電圧電流変換器は、前記第３の可変電流源に並列に接続される数を可変にでき、ゲート端子およびソース端子が接地された複数のデプレッション型トランジスタからなるバイアス電流源を含んで構成されることを特徴とする位相同期回路。
【請求項７】
請求項６において、
前記接続される容量の数と、前記接続されるデプレッション型トランジスタの数は、前記調整手段の前記上限・下限調整信号により制御され、前記上限判定回路が前記発振周波数の上限を判定する場合は前記接続される容量の数は変更せずに、前記接続されるデプレッション型トランジスタの数を増加させ、前記下限判定回路が前記発振周波数の下限を判定する場合は前記接続されるデプレッション型トランジスタの数は変化させずに、前記接続される容量の数を増加させて前記発振周波数を減少させることを特徴とする位相同期回路。
【請求項８】
請求項７において、
前記第３の可変電流源に対して、互いに対称な第４の可変電流源がさらに並列に接続され、前記第４の可変電流源の電流量を調整する端子が、前記第３の可変電流源の電流量を調整する端子とは異なる端子に接続されることを特徴とする位相同期回路。
【請求項９】
請求項２において、
前記各遅延回路は、
それぞれ２つのＭＯＳトランジスタを有する２つのインバータから成るインバータ対と、
ＭＯＳトランジスタを含んで成る正帰還回路と、
前記遅延回路に接続され、複数のトランジスタを含んで成る第１の可変電流源部と、
前記遅延回路に接続され、複数の容量を含んで成る容量部と、
前記第１の可変電流源部の電流値を変化させる前記周波数可変発振回路の制御電圧が入力される端子とを有して成り、
前記正帰還回路の１つのＭＯＳトランジスタのゲートは、前記正帰還回路の別のＭＯＳトランジスタのドレインと接続され、
前記正帰還回路のＭＯＳトランジスタのソースとドレインは、前記インバータ対の２つのＭＯＳトランジスタのソースとドレインに接続され、
前記正帰還回路のＭＯＳトランジスタのソースと前記インバータ対の２つのＭＯＳトランジスタのソースとは、前記第１の可変電流源部と共通に接続されていることを特徴とする位相同期回路。
【請求項１０】
請求項９において、
前記正帰還回路の前記ＭＯＳトランジスタと前記インバータ対の前記２つのＭＯＳトランジスタとはＮＭＯＳ回路であることを特徴とする位相同期回路。
【請求項１１】
請求項９において、
前記各遅延回路のそれぞれは、前記第１の可変電流源部に対して、互いに対称な第２の可変電流源部がさらに接続されていることを特徴とする位相同期回路。
【請求項１２】
請求項９において、
前記ループフィルタから前記第１の可変電流源部に対して、前記制御電圧が出力されることを特徴とする位相同期回路。
【請求項１３】
請求項１１において、
前記ループフィルタ以外の電圧源から前記第２の可変電流源部に対して、第２の制御電圧が出力されることを特徴とする位相同期回路。
【請求項１４】
請求項６において、
前記電圧電流変換器は、前記ループフィルタの出力電圧に対応して、電流が可変となるトランジスタを少なくとも１つ含んで構成されることを特徴とする位相同期回路。
【請求項１５】
請求項６において、
前記電圧電流変換器は、トランジスタで構成される電流分配回路を更に含んで構成されることを特徴とする位相同期回路。
【請求項１６】
請求項１において、
前記上限判定回路は、前記基準信号が入力される任意の正数の分周数の第１分周器と、前記第１分周器の出力と前記周波数可変回路の出力信号とを入力とする第１ＡＮＤゲートと、前記第１ＡＮＤゲートの出力パルスをカウントする第１カウンタと、前記第１分周器の出力を入力とする第２カウンタと、前記第１カウンタの出力が入力される第１検出器とを含んで成り、
前記下限判定回路は、前記基準信号が入力される任意の正数の分周数の第２分周器と、前記第２分周器の出力と前記周波数可変回路の出力信号とを入力とする第２ＡＮＤゲートと、前記第２ＡＮＤゲートの出力パルスをカウントする第３カウンタと、前記第２分周器の出力を入力とする第４カウンタと、前記第３カウンタの出力が入力される第２検出器とを含んで成り、
前記第１検出器は前記第１カウンタのオーバーフローを検出して第１検出信号を出力し、前記第２検出器は前記第３カウンタがオーバーフローしないことを検出して第２検出信号を出力することを特徴とする位相同期回路。
【請求項１７】
請求項１６において、
前記制御回路は、第１スイッチのオン・オフを制御する第１制御信号及び第２スイッチのオン・オフを制御する第２制御信号と、前記第２カウンタ及び第４カウンタのカウントとホールドとを切り替える切替え信号とを出力し、
前記第１スイッチは前記周波数可変発振回路の最低制御電圧を与える電源に接続され、
前記第２スイッチは最高制御電圧を与える電源に接続され、
前記第１スイッチおよび前記第２スイッチのそれぞれ他方は前記ループフィルタの出力に接続されると共に、さらに前記周波数可変発振回路の制御電圧として前記周波数可変発振回路に入力され、
前記第１スイッチは前記周波数可変発振回路の発振周波数の下限を判定する期間オンし、
前記第２スイッチは発振周波数の上限を判定する期間オンすることを特徴とする位相同期回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は位相同期回路に係り、特に周波数可変範囲を所定の範囲に自動的に設定可能な周波数可変発振回路を有する位相同期回路に関する。
【０００２】
【従来の技術】
ロジックLSI内部の高速クロックの生成や、LSI外部に接続されたRAMモジュールとの位相調整などを目的として、位相同期回路（PLL）がしばしば用いられている。PLLの構成については、例えば、I. Young著「A PLL Clock Generator with 5 to 110 MHz of Lock Range for Microprocessor」(IEEE Journal of solid-state circuits, vol. SC-27, pp.1599-1607, November 1992)などに詳しく述べられている。
【０００３】
図１にPLLの基本構成を示す。PLLは、位相比較器(PFD)1、チャージポンプ(CP)2、ループフィルタ(LF)3、電圧制御発振器(以下VCOと呼ぶ)4、および分周器(DV)5から構成される。位相比較器1は、一方の端子に入力される基準信号Frと他方の端子に入力されるフィードバック信号Fbとの位相差を検出して、位相差に応じたパルス信号UP,DNを出力する。チャージポンプ2はUP,DN信号に応じてループフィルタ3を駆動する。ループフィルタ3はチャージポンプ2の出力を平滑化し、VCO4の制御電圧Vlfを出力する。VCO4は、制御電圧Vlfに応じた周波数で発振を行う。VCO4の出力と、位相比較器1のフィードバック信号Fbが入力される他方の端子との間には、分周器5が設けられ、フィードバックループが構成される。
【０００４】
このような構成をとることにより、PLLは基準信号Frとフィードバック信号Fbの位相と周波数が一致するように制御される。ここで、分周器5の分周数Nには任意の正の整数を選択することができ、PLL収束時においてVCO4より出力される信号Foの周波数は基準信号のN倍となる。
【０００５】
上記PLL回路をクロック発生用としてLSIに搭載する場合、LSIが処理を行っている間は高周波数動作、スタンバイ時は低周波数動作など、設定に応じて１つのLSIが様々な周波数で動作可能であることが望まれる。したがって、PLLには、広い周波数範囲で動作できることが望まれる。
【０００６】
また、PLLがLSI内外のクロックの位相調整用に適用される場合も同様に、外部バスの動作周波数は、使用者の目標性能に応じて幅広く変化するため、PLLには広い周波数範囲で動作できることが要求される。
【０００７】
PLLがこのように広い周波数範囲で動作するためには、目標周波数範囲内すべてにおいて、VCO4が発振できることが重要である。しかし、半導体基板上にPLLを構成する際、プロセス変動や環境変動に応じて、VCO4の特性が変動する。この変動範囲が大きい場合、同一の設計では、所定の周波数範囲を満たすことができない場合がある。そこで、従来よりVCO4に発振特性を調整する機能を付加するとともに、所望の周波数範囲を満たすよう自動的に調整するキャリブレーション技術が適用されている。このような技術は、例えば特開2000-49597号公報に開示されている。以下、この従来のPLLを例に説明する。
【０００８】
図２に、キャリブレーション回路を有する従来のPLLの構成を示す。位相比較器(PFD)1、チャージポンプ(CP)2、ループフィルタ(LF)3および分周器(DV)5は、図１と同様の構成である。電圧制御発振器(VCO)4は、電圧を電流に変換するgmセル6と、電流制御発振器（ICO）7とから構成される。さらに、このPLLでは、VCO4に流れる電流を最適化するキャリブレーションコントロール回路(CC)8が付加されている。
【０００９】
図３にキャリブレーションコントロール回路8の具体例を示す。キャリブレーションコントロール回路8は、位相比較器1の出力信号UP,DNを入力とし、そのモニタ値に基づいて、gmセル6およびICO7に流れる電流値を調整するためのデータを生成するモニタ回路(MON)9を有する。このモニタ回路9から生成されたデータにより、gmセル6およびICO7の電流値が調整され、VCO4の周波数が変化する。
【００１０】
すなわち、キャリブレーションコントロール回路8は、シリアルインターフェース(SIF)10によって、モニタ回路9からデータレジスタ(DRG)11に、gmセル6およびICO7に流すべき電流を決定するデータを書き込み、データレジスタ11の出力によってgmセル6およびICO7に複数接続された電流源列12,13の接続数を変更する回路である。
【００１１】
次に、上述の回路を用いたVCO4のキャリブレーション動作について、図２および図３を参照して説明する。
キャリブレーションは、まず、PLLをオープンループとした後、制御電圧の下限値における周波数を計測し、所定の周波数以下となるまでVCO4を調整する下限設定と、制御電圧の上限における周波数を計測し、所定の周波数以上となるまでVCO4を調整する上限設定とを、VCO4が所定の周波数範囲を満たすまで繰り返すことにより行われる。
【００１２】
下限・上限設定では、位相比較器1のUP,DN信号を用いて周波数の判定が行われる。下限判定では、基準信号Frを下限に設定し、VCO4の制御電圧Vlfを下限に設定し、Mサイクルの間、UP,DN信号をモニタしてVCO4の周波数が所定の周波数範囲を満たしているか否かを判定する。下限周波数が所定の下限値を満たしていない場合は、電流源列12,13の付加数を削減し、再度、下限判定を行う。また、下限周波数が所定の下限値を満たしている場合は上限判定に移行する。
【００１３】
上限判定では、基準信号Frを上限に設定し、VCO4の制御電圧Vlfを上限に設定し、下限判定と同様に周波数判定を行う。上限周波数が所定の上限値を満たしていない場合は、電流源列12,13の付加数を増加して、再度、上限判定を行う。また、上限周波数が所定の上限値を満たしている場合は下限判定に移行する。
【００１４】
以上の上限・下限判定動作を繰り返すことにより、VCO4は所定の周波数範囲を満たすように調整される。
【００１５】
【発明が解決しようとする課題】
前述した従来例において、電圧制御発振器を低電圧で動作させる場合には、微細化された低しきい値トランジスタを用いる必要がある。このため、低電圧動作では、しきい値、温度、電源電圧などの変動が、周波数制御特性に影響する寄与度が大きくなり、さらにリーク電流が増加するという問題がある。
【００１６】
図４に、しきい値を−0.05Vとし、かつ、電源変動を±0.15V、製造プロセスのばらつきによるしきい値変動を±0.15Vとし、温度変動範囲−40℃〜125℃を考慮した電源電圧0.7VでのVCO4のシミュレーション例を示す。ここで、図４には、リーク電流最大条件でのシミュレーション結果の特性線MXと、速度最低条件における結果の特性線MNについてのみ示した。
【００１７】
図４より、VCO4を速度最低条件で発振周波数が50MHz〜200MHzの周波数範囲を満たすように設計しても、製造プロセスのばらつきによりリーク最大条件(しきい値が最も低い値)となったときには、リーク電流が大きく、制御可能な最低周波数は100MHzまでである。このような特性を有するVCO4を50MHzから200MHzで動作するPLLに用いると、製造プロセスのばらつきにより、リーク電流最大条件となったときには、50MHz〜100MHzの間でPLLが収束できないという問題が生じる。
【００１８】
しかし、VCO4の周波数範囲を従来技術により調整する場合、VCO4の調整を電流源サイズの調整のみで行っているため、リーク電流による発振周波数を低減できず、上記のようにキャリブレーションが正常に行えない条件が存在するということは考慮されていなかった。
【００１９】
また、周波数判定を位相比較器2のUP,DN信号をモニタして行っているが、この方法では、B. Razavi著“Monolithic Phase-locked Loops and Clock Recovery Circuits”(IEEE PRESS)に記載されているように、UPまたはDN信号のどちらか一方が連続して出力される構造ではないため、計測サイクルを長く取り、総パルスを比較するなどの処理が必要となり、キャリブレーション時間が大きくなる点について配慮されていなかった。
【００２０】
そこで、本発明の目的は、電圧制御発振器(VCO)がリーク電流により発振する周波数範囲であっても、VCOが所定の周波数範囲を満たすように自動調整できる位相同期回路を提供することにある。
【００２１】
また、本発明の他の目的は、VCOの周波数設定を高速に行える位相同期回路を提供することにある。
【００２２】
【課題を解決するための手段】
開示される本発明のうち代表的なものの概要を簡単に説明すれば、下記のとおりである。すなわち、本発明に係る位相同期回路は、位相比較器とチャージポンプとループフィルタと周波数可変発振回路と該周波数可変発振回路の出力を分周する分周器から成り、基準信号と分周器の出力信号を位相比較器にて検出した位相差信号をチャージポンプとループフィルタを通して周波数可変発振回路に入力することにより、該周波数可変発振回路の発振周波数および位相が所定の値に制御される位相同期回路であって、前記周波数可変発振回路の発振周波数および位相の前記制御を開始する前に、該周波数可変発振回路の周波数可変範囲が所定の周波数範囲を満たすように該周波数可変発振回路を自動調整する調整手段を設けることを特徴とするものである。すなわち、PLL収束を開始する前に予め電圧制御発振器が所望の周波数範囲を満たすように調整する。これにより、PLLが収束できるようになる。
【００２３】
前記調整手段は、前記基準周波数と前記周波数可変発振回路の出力信号を入力として、前記周波数可変発振回路の発振周波数の上限を判定して発振周波数の上限を設定する上限調整信号を出力する上限判定回路と、前記発振周波数の下限を判定して発振周波数の下限を設定する下限調整信号を出力する下限判定回路と、前記上限および下限判定回路の切替え制御を行う制御回路とを備えれば好適である。すなわち、基準周波数と周波数可変発振回路である電圧制御発振器の出力との比較手段と、周波数範囲が調整可能な電圧制御発振器と、この電圧制御発振器の発振周波数を上限・下限に設定する手段を設けることにより、周波数範囲を自動調整可能になる。
【００２４】
さらに電圧制御発振器に、可変電流源のサイズを可変できる可変電流源列と、出力に付加する容量サイズを可変できる可変容量列とを有する遅延回路を設けた構成とする。これにより、リーク電流による発振が起きる場合でも、電圧制御発振器の発振周波数を下げることが可能となる。
【００２５】
また、周波数比較手段として、電圧制御発振器の出力信号を所定区間切出し、そのパルス数をカウントする構成とすれば好適である。これにより、キャリブレーションを高速に行うことができる。
【００２６】
またさらに、上記遅延回路の可変電流源列と並列に可変電流源列を設ける構成とする。これにより、電圧制御発振器の周波数設定を高速に行うことができる。
【００２７】
【発明の実施の形態】
以下、本発明の好適な実施の形態について添付図面を参照しながら詳細に説明する。
【００２８】
＜実施の形態１＞
本発明に係る位相同期回路(PLL)の一実施の形態について説明する。
図５に、本実施の形態におけるPLLの構成を示す。本実施の形態例のPLLは、位相比較器(PFD)1、チャージポンプ(CP)2、ループフィルタ(LF)14、電圧制御発振器(VCO)4、および分周器(DV)5により構成されるPLL部と、VCO4の周波数範囲を自動調整するキャリブレーション回路14により構成される。
【００２９】
本実施の形態例のPLLは、VCO4の周波数制御特性が調整されるVCOキャリブレーション期間と、VCO調整終了後の通常PLLの収束動作を行うPLL収束期間の２つの動作状態をとる。
【００３０】
まず、VCOキャリブレーション期間について説明する。
キャリブレーション期間では、VCO4が所定の周波数範囲を満たすまで、上限判定、下限判定が繰り返され、VCO4の調整信号Hb,Lbが更新される。この動作について詳しく述べる。
【００３１】
キャリブレーションが開始されると、キャリブレーション回路14は、チャージポンプ2を停止して、PLLループをオープンループにする。また、VCO4の調整信号Hb,Lbをリセットして初期化する。さらに、制御信号VLによりスイッチSW1をオン、制御信号VHによりスイッチSW2をオフにしてループフィルタ3の出力Vlfをグランドに接続し、VCO4の出力Foの周波数を下限周波数とし、下限周波数判定を開始する。VCO4の出力Foは後述する下限周波数判定回路17に入力され、所定の周波数以下であると判定されるまで、調整信号Lbを更新しVCO4を調整する。調整信号Lbの更新およびVCO4の調整機能については後述する。なお、スイッチSW1,SW2としては、例えばMOSトランジスタを用いればよいが、これに限るものではなくスイッチ機能があるものであればよい。また、PLLループをオープンループにするためにチャージポンプ2の停止信号は、図５ではキャリブレーション回路14からSCP信号により行なったが、他のリセット信号により行ってもよい。例えば、調整信号Hb,Lbのリセット信号を兼用すればよい。
【００３２】
下限周波数判定を終了すると、調整信号Lbによる設定は保持され、制御信号VLによりスイッチSW1をオフ、制御信号VHによりスイッチSW2をオンにし、ループフィルタ3の出力Vlfを電源電圧に接続してVCO4を上限周波数に設定し、上限周波数判定を開始する。上限判定では、VCO4の出力Foが後述する上限判定回路16に入力され、所定の周波数以上であると判定されるまでVCO4の調整信号Hbを更新することにより、VCO4の周波数が上昇する。調整信号Hbの更新については後述する。上限判定が終了すると、調整信号Hbによる設定が保持され、再び下限周波数判定に戻る。
【００３３】
上記の動作は、同一の調整信号Hb,Lbによる設定で、上限・下限判定の両方を満たした時点で終了される。その後、上限・下限周波数が所定の周波数範囲を満たすことを再確認する期間を経た後、制御信号VH,VLによりスイッチSW2,SW1をオフにしてPLLループを形成し、収束期間に移行する。
【００３４】
次に、キャリブレーション回路14の構成と動作について説明する。図６に示すように、キャリブレーション回路14は、制御回路(CNT)15、上限判定回路16、下限判定回路17により構成される。
【００３５】
制御回路15は、上限・下限判定の切替え制御を行う回路である。この制御回路15は、上限判定回路16の出力する上限判定終了信号Hovおよび下限判定回路17の出力する下限判定終了信号Lovを受けて、スイッチSW1,SW2の制御信号VL,VHおよび、VCO4の設定を保持するカウンタB,Dのon/hold切替え信号Hs,Lsを出力する。
【００３６】
次に、上限判定回路16について説明する。
上限判定回路は、分周数Xの分周器18、ANDゲート19、カウンタA,B、および検出回路(DET)22により構成される。以下、X=2の場合を例にとり、上限判定回路16の動作を説明する。ここで、分周数Xの値はX=2に限ることなく、用途に応じて任意の正数を選択可能である。
【００３７】
上限判定回路16のタイムチャートを図７に示す。上限判定回路16は、基準信号Frを分周器18により１／２分周し、窓信号Hwを生成する。次に、VCO4の出力Foと窓信号Hwの論理積をとり、計測区間内のパルスHpを生成する。このパルスHpはカウンタAに入力され、検出回路22によるカウンタAのオーバーフロー検出により、所定の周波数以上であると判定し、検出信号Hovを出力する。VCO4は、このオーバーフロー検出が行われるまで繰り返し調整を受ける。このとき、カウンタBは調整回数を検出し、VCO4の調整信号Hbを出力する。
【００３８】
上述したように、上限判定回路16では、X=2すなわち、基準信号Frの２サイクルで周波数判定が可能であり、高速にキャリブレーションを行うことができる。
【００３９】
下限判定回路17は、上限判定回路16と同様に、分周数Yの分周器23、ANDゲート24、カウンタC,D、および検出回路(DET)27により構成される。動作についても上限判定回路と同様であるが、検出回路22がオーバーフローを検出するのに対し、検出回路27によりカウンタCがオーバーフローしないことを検出し、所定の周波数以下であると判定する点が異なる。カウンタDは調整回数を検出し、VCO4の調整信号Lbを出力する。下限判定回路についても、分周数Yは用途に応じて任意の正数を選択可能である。また、特にY=2とすることができるため、高速なキャリブレーションが可能である。
【００４０】
制御回路15は、調整信号Hb,Lbを同一設定としたまま、上限・下限周波数の双方を満たすとキャリブレーションを終了し、PLL収束期間へ移行する。
【００４１】
次に、VCO4について説明する。VCO4の構成を図８に示す。VCO4はリング状に接続された複数段の遅延回路28と、ロジックレベルへの信号変換を行うレベル変換回路29により構成される。参照符号60は、VCO4の制御電圧Vlfが入力される端子であり、制御電圧Vlfの電位によってVCO4の周波数が決定される。また、61,62はVCO4を調整する調整信号Hb,Lbが入力される端子である。これについては後述する。
【００４２】
遅延回路28は、入力端子Vi0,Vi1に入力された信号が、それぞれ遅延されて出力端子Vo0,Vo1に出力される回路である。この遅延回路28は、端子60に入力される制御電圧Vlfの電位を変化させることにより、遅延量が可変となる機能を有する。ここでは、遅延回路28を３段縦続接続した例を示したが、特に３段に限るものではない。
【００４３】
このような機能を有する遅延回路28は、例えば図９に示す構成で実現できる。図９に示す遅延回路28は、トランジスタ30,31からなるCMOSインバータと、これと対を成すトランジスタ32,33からなるCMOSインバータ(以下、CMOSインバータ対を構成するトランジスタ30〜33の回路部分を、便宜的に「差動対」と呼ぶ)と、NMOSトランジスタ34,35からなるフィードフォワード回路と、可変電流源列36を構成するトランジスタ列と、この可変電流源列36の接続・非接続を制御する調整信号Hbが入力される端子61'、容量列37、この容量列37の接続・非接続を制御する調整信号Lbが入力される端子62'、VCO4の制御電圧Vlfが入力される端子60'より構成される。
【００４４】
上記フィードフォワード回路を構成するNMOSトランジスタ34,35のソースとドレインはそれぞれ、NMOSトランジスタ31,33のソースとドレインに接続される。また、NMOSトランジスタ34のゲートはNMOSトランジスタ35のドレインに、NMOSトランジスタ35のゲートはNMOSトランジスタ34のドレインに接続される。さらに、これらのNMOSトランジスタ34,35とCMOSインバータのそれぞれのNMOSトランジスタ31,33のソースは共通接続されると共に、可変電流源列36に接続される構成である。
なお、図９において、Vi1,Vo1は遅延回路28の入力端子、Vo0,Vo1は遅延回路28の出力端子である。
【００４５】
図９に示した遅延回路28では、端子61'に入力される調整信号Hb及び端子62'に入力される調整信号Lbの値が決定されると、可変電流源列36のトランジスタサイズと出力端子Vo0,Vo1に付加される容量値が決定される。このとき、遅延時間は、可変電流源列36の電流値を変化させ、出力端子Vo0,Vo1に存在する容量を充放電する電流を変化させることにより可変となる。したがって、端子60'に入力される制御電圧Vlfの電位により可変電流源列36の電流値を変化させれば、遅延量を変化させることができる。
【００４６】
上述したように遅延回路28では、差動対を構成するトランジスタ30,31と32,33の出力を相互接続するようフィードフォワード回路を構成するトランジスタ34,35が挿入されている。これらのトランジスタ34,35は、１段あたりの利得を高めるよう動作するため、VCO4を構成する際に、遅延段数を削減できると共に、低ジッタ、低消費電力、高速動作などを実現できる利点を有する。
【００４７】
このように、CMOSインバータで構成される差動対の出力に、NMOSトランジスタからなるフィードフォワード回路を挿入した構成の遅延回路に関しては、柴原他２名、“1.2V 1GHz CMOS差動VCOの試作報告”、２０００年電子情報通信学会ソサイエティ大会A-1-38に述べられている。
【００４８】
なお、図９に示した遅延回路では、トランジスタ30〜33からなるＣＭＯＳインバータにより構成される差動対の出力に、ＮＭＯＳトランジスタ34,35からなるフィードフォワード回路を挿入した構成を用いたが、特にこれに限ることなく、例えば、特開平１１−２９８３０２号公報に述べられている、トランジスタ30〜33からなるＣＭＯＳインバータにより構成される差動対の出力に、トランジスタ70,71,72,73からなるフィードフォワード回路を挿入した構成を用いた図１６に示した遅延回路などを利用することも可能である。
【００４９】
可変電流源列36は、端子61'に入力される調整信号Hbにより、上記差動対との接続数が制御される。また、可変電流源列36の出力電流は、VCO4に入力される制御電圧Vlfにより決定される。したがって、可変電流源列36の接続数により、制御電圧Vlfに対する出力電流量が変化するため、制御電圧Vlfに対する遅延時間の変化量を変化させることが可能である。すなわち、接続数が増加すると、制御電圧Vlfに対する遅延時間の変化量が大きくなり、接続数が減少すると、制御電圧Vlfに対する遅延時間の変化量が小さくなる。
【００５０】
容量列37は、端子62'に入力される調整信号Lbにより遅延回路28の出力端子Vo1,Vo2への接続数が可変である。このような構成とすることにより、出力端子Vo1,Vo2に付加される駆動負荷を変化させることができるため、制御電圧Vlfに対する遅延時間の変化量を変化させることが可能である。すなわち、接続数を増加させると、制御電圧Vlfに対する遅延時間の変化量が小さくなり、接続数を減少させると、制御電圧Vlfに対する遅延時間の変化量が大きくなる。
【００５１】
図８に示したように遅延回路28をリング状に接続することにより、端子60に入力される制御電圧Vlfにより周波数が可変であるVCO4が構成される。上述したように、遅延回路28の遅延特性は可変電流源列36および容量列37の接続数により可変である。したがって、調整信号Hb,LbによりVCO4の周波数制御特性を変更することが可能である。
【００５２】
以上の構成を用いることにより、本実施の形態におけるキャリブレーション方式のPLLは、キャリブレーション期間においてVCO4を所定の周波数範囲に調整したのち、収束期間に移行する。
【００５３】
次に、収束期間におけるPLLの動作について説明する。図５において、位相比較器1は、基準信号Frとフィードバック信号Fbの位相差を検出し、位相差に応じたパルス幅の信号UP,DNを出力する。チャージポンプ2はUP,DN信号により、ループフィルタ3に対して電荷を充放電する。ループフィルタ3の出力信号はVCO4に入力され、VCO4の出力信号Foの発振周波数が制御される。出力信号Foは、N分周器5に入力され、位相比較器1のFb信号の入力端子に帰還される。このように、収束期間では、フィードバックループを形成することにより、基準信号FrのN倍の周波数を有する出力信号Foを出力する。
【００５４】
＜実施の形態２＞
次に、本発明に係る位相同期回路の第２の実施の形態を図１０に示す。本実施の形態は、第１の実施の形態と同様にキャリブレーション方式のPLLに関するものであるが、第１の実施の形態と比較し、電圧制御発振器(VCO)4の周波数を上限・下限間で切替える際の切り替え速度を高速化するため、VCO4の構成とキャリブレーション回路14の出力端子が異なる。
【００５５】
図１１にVCO4の構成を示す。図８に示した第１の実施の形態におけるVCO4と比較し、新たにVcal端子が付加されている点が異なる。Vcal端子については後述する。
【００５６】
図１２に遅延回路38を示す。遅延回路38は、前記実施の形態の図９で示した遅延回路28の可変電流源列36に対して、対称な可変電流源列39を付加した構成である。この可変電流源列39のゲート端子は、前述したVcal端子に接続されており、Vcal端子の電位により電流量が可変となる構成となっている。
【００５７】
図１２で示したように、可変電流源列36のゲート端子にはループフィルタ3の出力Vlfが接続される。第１の実施の形態で述べた遅延回路28では、VCO4の特性を計測する場合、ループフィルタ3の出力Vlfをグランドおよび電源電圧に複数回設定する必要がある。しかし、ループフィルタ3の時定数が大きく、高速な周波数設定ができないため、キャリブレーション時間が長くなる。
【００５８】
一方、遅延回路38では、PLLループをオープンループにして行うキャリブレーション時には、図１０に示す制御信号RstによりスイッチSW1をオンにしてループフィルタ3の出力Vlfをグランドに接続し、Vcal端子に印加される電位によりVCO4の周波数を上限値または下限値に設定する。
【００５９】
これにより、ループフィルタ3を駆動することなくVCO4の周波数が設定できるため、高速にキャリブレーションが可能となる。また、キャリブレーションが終了した後は、Vcal信号の端子をグランドに接続し、スイッチSW1をオフにしてループフィルタ3の出力Vlfの電位で制御することにより、PLLの収束動作も従来と同様に行うことが可能である。
【００６０】
上記可変電流源列39により、ループフィルタ3を駆動することなくVCO4の周波数設定が可能となるが、ループフィルタ3と、可変電流源列36のゲート端子を切断してPLLループをオープンループにできる機能を有すれば、他の構成でも本実施形態のようにVCO4のキャリブレーションが適用可能である。
【００６１】
VCO4の設定が終了すると、調整信号Hb,Lbの設定は保持される。また、可変電流源列38のゲート電位はグランドに接続され、PLLの収束を開始する。
【００６２】
以上のように、PLL収束開始前にVCO4を設定することにより、VCO4の可変範囲内に収束周波数が必ず存在するためPLLを収束させることが可能である。
【００６３】
＜実施の形態３＞
次に、第３の実施の形態を示す。ロジックLSI等の動作周波数が向上すると、数MHz〜数GHzの周波数範囲をカバーする電圧発振器(VCO)を用いたのでは、図１３(Ａ)に示した特性線ａのように、電圧周波数変換利得が高く、制御電圧に発生したノイズの影響を受けやすくなる。このため、VCOの感度を図１３(Ａ)に示す特性線ｂのように下げる必要がある。
【００６４】
VCOの感度を下げる回路構成例を図１４に示す。図１４のVCOは、ループフィルタの出力Vlfの電位により電流量が可変となるトランジスタ40、および、トランジスタ41,42,43からなる電流分配回路により構成される電圧電流（V-I）変換器と、トランジスタ45,46,47,48および容量列49により構成される各遅延回路DL1,DL2,DL3とから構成される。なお、図１４では、遅延回路DL1と遅延回路DL2,DL3は同様の構成である。また、図８に示したような最終段の遅延回路出力をロジックレベルの信号に変換するレベル変換回路29は省略してある。
【００６５】
さらに図１４では、しきい値が負であるトランジスタ（例えば、デプレッション型MOSトランジスタ）列44によりバイアス電流源を構成し、そのバイアス電流源を、トランジスタ40に並列に接続する構成としている。これにより、図１３(Ｂ)の特性線ｃのように、VCOの制御電圧が0VにおいてもVCOが発振し、さらに、目標とする周波数範囲f1〜f2を満たすことができる。
【００６６】
しかし、このような構成をとる場合、温度等の変動によってVCOを構成するトランジスタ列44の特性が変動し、この変動によりVCOの特性が、例えば図１３(Ｂ)の特性線ｄやｅのように変動するので、目標とする周波数f1〜f2の間の周波数範囲を満たせず、PLLが動作不良を起こすことを考慮する必要がある。
【００６７】
そこで、トランジスタ列44、および、容量列49の接続数を変更する調整信号Hb,Lbを用いて、前述した第１又は第２の実施の形態のキャリブレーション回路14により調整し、周波数範囲を自動調整できる構成とする。これにより、VCOが所定の周波数範囲を満たすよう調整できるため、動作不良を防止できる。但し、第２の実施の形態の図１０のPLL構成に適用する場合には、Vlfをグランドに接続してPLLループをオープンにしてキャリブレーションを行うので、図１２の可変電流源列39と同様に、図１４のトランジスタ４０に並列にゲート端子がVcal電位で制御される可変電流源として動作するトランジスタを設ける必要がある。
【００６８】
なお、本実施の形態では電流源としてトランジスタ列44を用いたが、その他の電流源構成も適用可能である。
【００６９】
＜実施の形態４＞
次に、本発明に係る位相同期回路(PLL)を、異なる半導体基板上に形成された２つの半導体集積回路間の、データ転送時の位相調整回路として用いた場合の実施の形態例について図１５を用いて説明する。
【００７０】
図１５は、回路基板（ボード）上に搭載した半導体集積回路チップ50Aと半導体集積回路チップ55の間でデータ転送を行なうための入出力系について示したものである。半導体集積回路チップ50Aは、例えばプロセッサであり、半導体集積回路チップ55は例えばDRAMなどの外部メモリである。勿論これに限るわけではない。例えば、半導体集積回路チップ50Aがグラフィックコントローラであり、半導体集積回路チップ55が液晶パネルコントローラの場合であっても良い。
【００７１】
以下、その動作について説明する。半導体集積回路チップ50A内部の入出力系の基準信号frは、出力回路52、入力回路53および位相同期回路54に入力される。位相同期回路54は、基準信号frと出力信号foの位相が一致するよう動作し、出力信号foは半導体集積回路チップ50Aの出力端子T1から外部の半導体集積回路チップ55のクロック端子CLKに接続される。外部の半導体集積回路チップ55は、データ送受信時に、このCLK信号を基準として動作する。
【００７２】
半導体集積回路チップ50Aからデータを送出する時、出力回路52はデータ送信回路50から出力されたデータD1を、基準信号frと同期して端子T3を介して外部の半導体集積回路チップ55のD1m端子に出力する。また、データ受信時は、入力回路53が基準信号frと同期して、外部の半導体集積回路チップ55からの信号D2mを端子T2を介して取り込み、データ受信回路51の受信端子D2に出力する。
以上の動作を行なうことにより、内部の基準信号frと同期してデータの転送ができるため、高速なデータ送受信が可能となる。
【００７３】
図１５では、基準信号frを直接外部の半導体集積回路チップ55に接続せず、位相同期回路54を介した後、外部の半導体集積回路チップ55との接続を行なった。外部の半導体集積回路チップ55に直接、基準信号f3を接続した場合、半導体集積回路チップ50A内部から見込んだ外部の半導体集積回路チップ55の負荷は数pFにもおよぶ。また、外部の半導体集積回路チップ数の変化により、その負荷は変動する。したがって、外部の半導体集積回路チップ55の基準信号CLKは、半導体集積回路チップ50Aの内部基準信号frに対して遅延量が大きく、また、予測できない値となり、出力回路52および入力回路53と、外部の基準信号CLKとの間に大きな位相差が生じる。これにより、信号タイミングの制約が厳しくなる高い周波数では、データ送受信を行なうことが困難になる。位相同期回路54は、この位相差を調整し、出力端子に常に基準信号frと同期した信号を供給するため、より高速なデータ送受信を行なうことを可能にする。
【００７４】
このような位相同期回路54に、前述した第１から第３の実施の形態で説明した本発明に係るいずれかの位相同期回路を用いれば、低しきい値トランジスタを形成して低電圧で動作させる半導体集積回路チップの場合でも、リークによる発振領域において必要な範囲の発振周波数に確実に高速キャリブレーションを行って自動設定することができ、動作不良を起こさずに確実にPLLが収束動作をすることができる。
【００７５】
【発明の効果】
本発明により、VCOが所望の周波数範囲を満たすことを確認してから収束を開始するため、PLLの動作不良を防止可能である。
【００７６】
また、周波数比較手段と、周波数範囲が調整可能なVCOと、VCOの周波数を上限・下限に設定する手段を設けたことにより、VCO周波数範囲の自動調整が可能となる。これは、VCO特性を電流源だけでなく容量でも調整することが可能であるため、電流源の可変だけでは調整できないリークによる発振領域においても周波数範囲を下げることが可能である。
【００７７】
さらに、ループフィルタの影響を排除して、VCO周波数範囲の上限・下限設定を行うことができるため、高速なキャリブレーションが可能である。
【図面の簡単な説明】
【図１】  PLLの一般的な基本構成を示すブロック回路図。
【図２】キャリブレーション回路を有する従来例のPLLの構成を示すブロック回路図。
【図３】従来例のキャリブレーション回路の構成を示すブロック回路図。
【図４】低しきい値トランジスタを用いたVCOの周波数制御特性を説明する図。
【図５】本発明に係るPLLの第１の実施の形態の構成を示すブロック回路図。
【図６】図５のPLLで用いるキャリブレーション回路の構成を示すブロック回路図。
【図７】図６のキャリブレーション回路で用いる上限判定回路のタイムチャート。
【図８】図５のPLLで用いるVCOの構成を示すブロック回路図。
【図９】図８のVCOで用いる遅延回路のを示す要部回路図。
【図１０】本発明に係るPLLの第２の実施の形態の構成を示すブロック回路図。
【図１１】図１０のPLLで用いるVCOの構成を示すブロック回路図。
【図１２】図１１のVCOで用いる遅延回路の構成を示す要部回路図。
【図１３】本発明に係るPLLの第３の実施の形態で用いるVCOの周波数制御特性を示す模式図。
【図１４】図１３で示した周波数制御特性を有するVCOの構成を示す要部回路図。
【図１５】本発明に係る第４の実施の形態を示すPLLの適用例を説明するための図。
【図１６】図９の遅延回路の別の構成例を示す要部回路図。
【符号の説明】
1…位相比較器(PFD)、2…チャージポンプ(CP)、3…ループフィルタ(LF)、4…電圧制御発振器(VCO)、5,18,23…分周器、6…gmセル、7…電流制御発振器(ICO)、8…キャリブレーションコントロール回路(CC)、9…モニタ回路(MON)、10…シリアルインターフェース、11…データレジスタ(DRG)、12,13…電流源列、14…キャリブレーション回路、15…制御回路、16…上限判定回路、17…下限判定回路、19,24…ANDゲート、22,27…検出回路、28,38…遅延回路、29…レベル変換回路、30〜35…トランジスタ、36,39…可変電流源列、37,49…容量列、40〜43,45〜48…トランジスタ、44…トランジスタ列、50…データ送信回路、50A…半導体集積回路チップ、51…データ受信回路、52…出力回路、53…入力回路、54…位相同期回路、55…外部の半導体集積回路チップ、70〜73…トランジスタ、A〜D…カウンタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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