(57)【特許請求の範囲】
【請求項１】
それぞれに共通の周波数制御電圧が与えられ、該周波数制御電圧に応じてそれぞれ異なる周波数可変範囲のＶＣＯ出力を発振する複数のＶＣＯと、
ＶＣＯ出力選択制御信号に基づいて前記複数のＶＣＯの中から１つのＶＣＯを選択するＶＣＯ出力選択器と、
プログラマブル分周器により前記１つのＶＣＯ出力を分周した分周出力と、基準周波数としての比較周波数とに基づいて上記周波数制御電圧を生成するＰＬＬと
を備えた集積回路であって、
隣り合うＶＣＯにおいて発振周波数が重なることによって可変周波数範囲同士が連続するように各周波数可変範囲を設定し、
上記ＰＬＬで設定しようとしている周波数に対して最適なＶＣＯかどうかを確認するために、上記ＰＬＬのプログラマブル分周器にセットするデータを複数切り替え、ＰＬＬで設定しようとしている周波数に対してＰＬＬのロック検出出力がロックを示しているかどうかにより、最適なＶＣＯかどうかを確認し、そのＶＣＯが不適切である場合は、別のＶＣＯを選択することで、必要なＶＣＯを決めることを特徴とする集積回路。
【請求項２】
それぞれに共通の周波数制御電圧が与えられ、該周波数制御電圧に応じてそれぞれ異なる周波数可変範囲のＶＣＯ出力を発振する複数のＶＣＯと、
ＶＣＯ出力選択制御信号に基づいて前記複数のＶＣＯの中から１つのＶＣＯを選択するＶＣＯ出力選択器と、
プログラマブル分周器により上記１つのＶＣＯ出力を分周した分周出力と、基準周波数としての比較周波数とに基づいて上記周波数制御電圧を生成するＰＬＬと
を備えた集積回路であって、
隣り合うＶＣＯにおいて発振周波数が重なることによって可変周波数範囲同士が連続するように各周波数可変範囲を設定し、
上記ＰＬＬで設定しようとしている周波数に対して最適なＶＣＯかどうかを確認するために、ＶＣＯの周波数可変範囲を一時的に狭くしたうえで、ＰＬＬがロックしているかどうかを確認し、そのＶＣＯが不適切である場合は、別のＶＣＯを選択することで、必要なＶＣＯを決めることを特徴とする集積回路。
【請求項３】
上記ＶＣＯの可変容量素子の制御端子を周波数制御端子から切り離し、固定電圧に接続することで、周波数カバー範囲を一時的に狭くすることを特徴とする請求項２に記載の集積回路。
【請求項４】
上記周波数可変範囲を狭くするのに、上限、下限のうちの片側だけを狭くすることを特徴とする請求項２に記載の集積回路。
【請求項５】
あるＶＣＯでロックしないことが分かった場合に、ロックしないＶＣＯの周波数制御電圧と基準電圧との大小関係に応じて、実際に使うＶＣＯを決めることを特徴とする請求項３に記載の集積回路。
【請求項６】
上記ロック検出出力を使ってＶＣＯの適否を確認する場合に、上記ＰＬＬの比較周波数を通常使用状態より上げることを特徴とする請求項１ないし５のいずれかに記載の集積回路。
【請求項７】
ＰＬＬで設定しようとしている周波数に対して最適なＶＣＯかどうかを調べるために、ＶＣＯの制御電圧がある範囲に入っているかどうかで判断することを特徴とする請求項１または２に記載の集積回路。
【請求項８】
上記ＶＣＯを内蔵した高周波ＩＣと、
上記高周波ＩＣとは別に、ＶＣＯを選択する制御回路を内蔵した制御ロジックＩＣとを備えたことを特徴とする請求項１ないし７のいずれかに記載の集積回路。
【請求項９】
各ＶＣＯがどの周波数可変範囲をカバーしているかをあらかじめ記憶するメモリーを備えたことを特徴とする請求項１または２に記載の集積回路。
【請求項１０】
ＶＣＯの周波数可変範囲から、演算により周波数とＶＣＯの割り当てを決めることを特徴とする請求項９に記載の集積回路。
【請求項１１】
ＰＬＬのロック信号を使ってＶＣＯの周波数可変範囲を確認するときに、ＰＬＬの比較周波数を上げることを特徴とする請求項１または２に記載の集積回路。
【請求項１２】
使用する周波数に対してどのＶＣＯを割り当てるかという情報を上記メモリーに記憶する作業として、本集積回路を使って生産する受信機の、工場での生産時に上記メモリーとしての不揮発性メモリーに書き込むことを特徴とする請求項９に記載の集積回路。
【請求項１３】
各ＶＣＯがどの周波数可変範囲をカバーしているかの情報を上記メモリーに記憶する作業として、本集積回路を使った受信機の電源オン時に上記メモリーに書き込むことを特徴とする請求項９に記載の集積回路。
【請求項１４】
請求項１ないし１３のいずれかに記載の集積回路を備えており、
受信した信号の周波数を、特定の中間周波数に変換する際に必要となる局部発振信号を作り出すのに、上記集積回路に備えられているＶＣＯを用いることを特徴とする受信装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、連続した広い周波数範囲で発振する発振回路を内蔵する集積回路、および、それを用いた、特に衛星放送受信機や、地上波テレビ放送、ケーブルテレビ（ＣＡＴＶ）放送用受信機として用いうる受信装置に関するものである。
【０００２】
【従来の技術】
衛星放送、地上波テレビ放送、ケーブルテレビ（ＣＡＴＶ）放送などのテレビ放送では、広い周波数範囲を使っている。例えば、衛星放送チューナ（屋内受信機）の入力周波数は９５０ＭＨｚから２１５０ＭＨｚ、ケーブルテレビ放送では５２ＭＨｚから８６４ＭＨｚが使われている。地上波テレビ放送も、ケーブルテレビ放送と同じような周波数帯域を使っている。情報量の多いテレビ信号を送るのに、広い周波数が必要であることに加え、多くの番組を視聴者が選べるように、多くの番組を多くのチャンネルを使って放送しているためである。
【０００３】
これらの広い周波数範囲を使っている放送を受信する受信機では、アンテナ信号入力を扱う回路ブロック（チューナ、フロントエンド）が、放送で使われている周波数を、特定の周波数（中間周波数）に変換する（ＣＡＴＶでは、２回変換される場合もある）。中間周波数に変換された受信信号は、増幅、フィルター、復調などの信号処理が行われ、映像や音声信号が得られる。この中間周波数に変換する過程で局部発振信号が受信機内部で必要になる。
【０００４】
受信機のフロントエンドでは、ミキサと呼ばれる回路ブロックがこの周波数変換を行う。ミキサでは、入力信号Ａsin ωRfと局部発振信号Ｂsin ωLOとの積を出力する。ミキサの出力Ｙは、次式になる。
Ｙ＝ｋＡＢsinωRfsin ωRO
＝ｋＡＢ｛０．５sin （ωRf＋ωLO ）＋０．５sin （ωRf−ωLO）｝
ここで、ｋは比例定数である。
【０００５】
この式から、入力信号周波数と局部発振周波数との差の周波数成分がミキサの出力から得ることができ、周波数変換できることが分かる。
【０００６】
デジタル衛星放送の場合は、中間周波数としてゼロ周波数を使う（ダイレクトコンバージョン方式）。この場合の局部発振周波数は受信周波数と同じ周波数９５０ＭＨｚから２１５０ＭＨｚが必要になる。また、ゼロ周波数に変換しても、元の情報が保存されるように、９０度位相差を持つ２つの局部発振信号で周波数変換を行い、その２つの出力信号を使う（これをベースバンド信号と呼ぶ）。
【０００７】
ケーブルテレビ放送では、非常に多くのチャンネルで放送するため、良好なひずみ特性が要求される。そのため一般に周波数変換を２回行う方式（ダイレクトコンバージョン方式）が使われる。１回目の周波数変換では、受信周波数より高い中間周波数に変換する。中間周波数を１０００ＭＨｚとすると、この場合に必要になる局部発振周波数は、１０５２ＭＨｚから１８６４ＭＨｚとなる。
【０００８】
上記の局部発振信号を発生させる局部発振回路は、広い発信周波数範囲を得ること以外に、温度や電源電圧の変化に対して周波数が安定であることが要求される。また、デジタル放送を受信する場合はさらに位相雑音が良好であることも必要である。
【０００９】
これらを満足させるため、通常は、インダクタ（Ｌ）とコンデンサ（Ｃ）からなる共振回路を含むＬＣ発振回路が使われる。周波数を変化させるためには、端子間の電圧で容量が変化するダイオード（バリキャップダイオード、Variable Capacity 、ＶＣ）が一般に使われる。これにより、電圧で周波数が変化する発振回路が得られる。これを通常、ＶＣＯ（Voltage Controlled Oscillator：電圧制御発振器）と呼ぶ。
【００１０】
ＬＣ発振回路の発振周波数（共振周波数）は、共振回路のインダクタンスをＬ（Ｈ）、容量をＣ（Ｆ）とすると、発振周波数ｆo （Ｈｚ）は次式で決まる。
ｆo ＝１／｛２π√（ＬＣ）｝
また、容量Ｃ＝Ｃmax （Ｃの最大値）、Ｃ＝Ｃmin （Ｃの最小値）のときの発振周波数をそれぞれｆomin、ｆomaxとすると、次式の関係が得られる。
ｆomax／ｆomin＝√（Ｃmax ／Ｃmin ）
すなわち、周波数の可変範囲としては、最大周波数と最小周波数との比が共振回路の容量の最大値と最小値との比（容量変化比）の平方根に一致する。最大発振周波数と最小発振周波数との比が大きいほど実現が困難になる。前述の例で考えると、デジタル衛星放送チューナでは、２１５０／９５０＝２．２６、ケーブルテレビチューナでは１８６４／１０５２＝１．７７となる。
【００１１】
従来の技術では、これらの周波数可変範囲を得るために、容量変化比の大きなバリキャップダイオードを使用している。また、容量変化比を得るためにバリキャップダイオードには最大３０Ｖの電圧を印加する。それでも必要は可変範囲を得られない場合は、共振回路のインダクタを切り替えたり、複数のＶＣＯを用意して切り替えたりしている。
【００１２】
【発明が解決しようとする課題】
集積回路の加工精度は年々微細化が進み、トランジスタの周波数特性は向上を続けている。トランジスタの周波数特性の性能は、遮断周波数ｆＴで示される。このｆＴは、実際に使用する周波数の１０倍以上が必要とされる。近年のバイポーラ、ＢｉＣＭＯＳ、ＲＦＣＭＯＳプロセスで作られるトランジスタのｆＴは２０ＧＨｚを超えている。衛星等のテレビ放送の受信フロントエンドをこれらのＩＣプロセスで作るのに十分な特性である。このため、大きな市場を形成している衛星等のテレビ放送用受信フロントエンドのＩＣ化を目指した開発が行われている。特に、高周波部分をすべて集積化したＩＣは、従来の金属ケースに覆われている、比較的大きなフロントエンドモジュールをＩＣで置き換えることが可能となり、放送受信機の小型化、低価格化に貢献する。
【００１３】
このような高周波ＩＣを実現する上で、広い周波数範囲のＶＣＯをいかに低価格で実現するかが課題となる。なぜなら、
（ａ）ＩＣ上で実現可能なバリキャップ素子の容量変化比が小さい
（ｂ）ＩＣ上で実現可能なインダクタのＱが低い
（ｃ）ＩＣ上で実現可能なインダクタの面積が比較的大きいため、価格に影響する
（ｄ）ＩＣプロセスのばらつきにより、周波数がばらつく
等の問題があるからである。
【００１４】
本発明は、上記問題点に鑑みなされたものであり、その目的は、ＩＣにＶＣＯを内蔵して全体を小型化できるとともに、ＩＣプロセスのばらつきにより周波数がばらついても、少ない個数のＶＣＯで広い周波数範囲をカバーでき、その結果いっそう小型化できる集積回路および受信装置を提供することにある。
【００１５】
【課題を解決するための手段】
上記の課題を解決するため、本発明の集積回路は、それぞれに共通の周波数制御電圧が与えられ、該周波数制御電圧に応じてそれぞれ異なる周波数可変範囲のＶＣＯ出力を発振する複数のＶＣＯと、ＶＣＯ出力選択制御信号に基づいて前記複数のＶＣＯの中から１つのＶＣＯを選択するＶＣＯ出力選択器と、プログラマブル分周器により前記１つのＶＣＯ出力を分周した分周出力と、基準周波数としての比較周波数とに基づいて上記周波数制御電圧を生成するＰＬＬとを備え、隣り合うＶＣＯにおいて発振周波数が重なることによって可変周波数範囲同士が連続するように各周波数可変範囲を設定したことを特徴としている。
【００１６】
（ア）上記の構成により、ＩＣにＶＣＯを内蔵している。それゆえ、ＩＣとＶＣＯとを含めた全体を小型化できる。
【００１７】
（イ）また、上記の構成により、ＩＣにすべてのＶＣＯを同一プロセスで作り込むことができ、その結果、各ＶＣＯ用素子形成時のプロセスばらつきをあらかじめパラメータとして考慮したうえで、できあがる素子（ＶＣＯ）の特性をシミュレーションしながら設計することで、すべてのＶＣＯについて、特性を略一様になるように制御することができる。
【００１８】
したがって、ＩＣ内の各ＶＣＯの周波数可変範囲のばらつきを同一方向にすることができる。
【００１９】
ここで、ＩＣ内の各ＶＣＯの周波数可変範囲のばらつきを同一方向にすることができることを利用して、各ＶＣＯの周波数可変範囲としては、ばらついても不変な範囲のみを採用するのではなく、ばらつくか否かにかかわらずカバーする範囲およびばらついた場合にのみカバーすることになる範囲の両方を採用する。
【００２０】
なお、これは、もし端の部分も使うことにすれば、すべての範囲を採用すればよいということである。
【００２１】
その際、隣り合うＶＣＯにおいて発振周波数が重なることによって周波数可変範囲同士が連続するように各周波数可変範囲を設定しておく。もし、低い方の周波数可変範囲を担当するＶＣＯの周波数可変範囲が低いほうへばらつき、高い方の周波数可変範囲を担当するＶＣＯの周波数可変範囲が高いほうへばらつけば、連続性を保つためには多くのＶＣＯが必要となるが、本構成では上記のようにすべてのＶＣＯについてばらつく方向（高くなる方向、または低くなる方向）が同じなので、連続性を保つのにＶＣＯの個数を多く必要としない。
【００２２】
なお、連続するように設定するというのは、例えば、ＶＣＯをＩＣに作り込む際に、シミュレーション等の手法も適宜用いて、可変容量素子やインダクタの値を種々選択して、それにより得られる周波数可変範囲が連続していることを確認していけばよい。
【００２３】
それゆえ、ＩＣプロセスのばらつきにより周波数がばらついても、少ない個数のＶＣＯで広い周波数範囲をカバーできる。その結果、集積回路をいっそう小型化できる。
【００２４】
本構成が備えるＶＣＯは、放送などの電波などの信号を受信して、受信した信号の周波数を、特定の周波数（中間周波数）に変換する際に必要となる局部発振信号を作り出すのに用いることができる。
【００２５】
また、それ以外にも、広い周波数範囲の発振周波数を得たい場合に広く用いることができる。
【００２６】
また、本発明の集積回路は、上記の構成に加えて、選局を行うＰＬＬで設定しようとしている周波数に対して最適なＶＣＯかどうかを、選局のたびに確認し、そのＶＣＯが不適切である場合は、別のＶＣＯを選択することで、必要なＶＣＯを決めることを特徴としている。
【００２７】
選局とは、ＰＬＬで周波数を設定することである。これにより、上記の構成による効果に加えて、常に最適なＶＣＯを決めることができる。
【００２８】
また、本発明の集積回路は、上記の構成に加えて、ＰＬＬで設定しようとしている周波数に対して最適なＶＣＯかどうかを、ＰＬＬのロック検出出力がロックを示しているかどうかで判断することを特徴としている。
【００２９】
これにより、上記の構成による効果に加えて、ＰＬＬのロック検出出力はロジック出力であるため、簡単に判断ができる。
【００３０】
また、本発明の集積回路は、上記の構成に加えて、ロック検出出力を使ってＶＣＯの適否を確認する場合に、ＰＬＬのプログラマブル分周器にセットするデータを複数切り替えて、ＰＬＬで設定しようとしている周波数に対してＰＬＬのロック検出出力がロックを示しているかどうかにより、最適なＶＣＯかどうかを確認することを特徴としている。
【００３１】
これにより、上記の構成による効果に加えて、使用周波数が、ＶＣＯのカバー範囲ぎりぎりになっていることを検出し、排除することができる。
【００３２】
また、本発明の集積回路は、上記の構成に加えて、ＰＬＬで設定しようとしている周波数に対して最適なＶＣＯかどうかを確認するのに、ＶＣＯの周波数カバー範囲を一時的に狭くしたうえで、ＰＬＬがロックしているかどうかを確認することを特徴としている。
【００３３】
これにより、上記の構成による効果に加えて、１回のロック確認で、使用周波数に対してそのＶＣＯが適切かどうかを確認することができる。
【００３４】
また、本発明の集積回路は、上記の構成に加えて、上記ＶＣＯの可変容量素子の制御端子を周波数制御端子から切り離し、固定電圧に接続することで、周波数カバー範囲を一時的に狭くすることを特徴としている。
【００３５】
これにより、上記の構成による効果に加えて、簡単に周波数可変範囲を狭くすることができる。
【００３６】
また、本発明の集積回路は、上記の構成に加えて、周波数可変範囲を狭くするのに、上限、下限のうちの片側だけを狭くすることを特徴としている。
【００３７】
これにより、上記の構成による効果に加えて、より簡単な回路で周波数可変範囲を狭くすることができる。
【００３８】
また、本発明の集積回路は、上記の構成に加えて、あるＶＣＯでロックしないことが分かった場合に、ロックしないＶＣＯの周波数制御端子の電圧と基準電圧との大小関係に応じて、実際に使うＶＣＯを決めることを特徴としている。
【００３９】
これにより、上記の構成による効果に加えて、ロックの判定を１回行うことで、適切なＶＣＯを決めることができるため、使うＶＣＯの判定が短時間でできる。
【００４０】
また、本発明の集積回路は、上記の構成に加えて、ロック検出出力を使ってＶＣＯの適否を確認する場合に、ＰＬＬの比較周波数を通常使用状態より上げることを特徴としている。
【００４１】
これにより、上記の構成による効果に加えて、ロックに要する時間を短縮することができる。
【００４２】
また、本発明の集積回路は、上記の構成に加えて、ＰＬＬで設定しようとしている周波数に対して最適なＶＣＯかどうかを調べるために、ＶＣＯの制御電圧がある範囲に入っているかどうかで判断することを特徴としている。
【００４３】
これにより、上記の構成による効果に加えて、最適なＶＣＯかどうかが容易にわかる。
【００４４】
また、本発明の集積回路は、上記の構成に加えて、上記ＶＣＯを内蔵した高周波ＩＣと、上記高周波ＩＣとは別に、ＶＣＯを選択する制御回路を内蔵した制御ロジックＩＣとを備えたことを特徴としている。
【００４５】
これにより、上記の構成による効果に加えて、一般的に面積あたりの価格が高い高周波ＩＣの面積を小さくすることができ、高周波ＩＣの価格を安くすることができる。また、高周波ＩＣと制御ロジックＩＣとの合計価格も安くすることができる。
【００４６】
また、本発明の集積回路は、上記の構成に加えて、各ＶＣＯがどの周波数可変範囲をカバーしているかをあらかじめ記憶するメモリーを備えたことを特徴としている。
【００４７】
これにより、上記の構成による効果に加えて、選局に要する時間を短くすることができる。
【００４８】
また、本発明の集積回路は、上記の構成に加え、ＶＣＯの周波数可変範囲を確認するのに、ＰＬＬのロック検出出力を使うことを特徴としている。
【００４９】
これにより、上記の構成による効果に加えて、容易に制御回路を構成することができる。
【００５０】
また、本発明の集積回路は、上記の構成に加えて、ＶＣＯの周波数可変範囲から、演算により周波数とＶＣＯの割り当てを決めることを特徴としている。
【００５１】
これにより、上記の構成による効果に加えて、ロジック回路だけで制御回路が構成できる。
【００５２】
また、本発明の集積回路は、上記の構成に加えて、周波数とＶＣＯの割り当てを決めるために、ＶＣＯの周波数可変範囲を一時的に狭くすることを特徴としている。
【００５３】
これにより、上記の構成による効果に加えて、ＶＣＯの割り当てが精度良くできる。
【００５４】
また、本発明の集積回路は、上記の構成に加えて、ＰＬＬのロック信号を使ってＶＣＯの周波数可変範囲を確認するときに、ＰＬＬの比較周波数を上げることを特徴としている。
【００５５】
これにより、上記の構成による効果に加えて、短時間でＶＣＯの周波数可変範囲を確認することができる。
【００５６】
また、本発明の集積回路は、上記の構成に加えて、使用する周波数に対してどのＶＣＯを割り当てるかという情報を上記メモリーに記憶する作業として、本集積回路を使って生産する受信機の、工場での生産時に上記メモリーとしての不揮発性メモリーに書き込むことを特徴としている。
【００５７】
これにより、上記の構成による効果に加えて、受信機の通常動作時にはＶＣＯの周波数確認動作が不要になる。
【００５８】
また、本発明の集積回路は、上記の構成に加えて、各ＶＣＯがどの周波数可変範囲をカバーしているかの情報を上記メモリーに記憶する作業として、本集積回路を使った受信機の電源オン時に上記メモリーに書き込むことを特徴としている。
【００５９】
これにより、上記の構成による効果に加えて、受信機の通常動作時にはＶＣＯの周波数確認動作が不要になる。
【００６０】
また、本発明の受信装置は、上記集積回路を備えており、受信した信号の周波数を、特定の中間周波数に変換する際に必要となる局部発振信号を作り出すのに、上記集積回路に備えられているＶＣＯを用いることを特徴としている。
【００６１】
これにより、安価な高周波ＩＣが実現できる。
【００６２】
例えば、本発明の受信装置は、ＰＬＬおよび上記ＶＣＯを、衛星放送受信用ダイレクトコンバージョン受信集積回路に内蔵することができる。
【００６３】
【発明の実施の形態】
〔実施の形態１〕
まず、本実施の形態にかかる構成との比較例として、６個のＶＣＯを１つの集積回路に内蔵したとして、周波数可変範囲がばらついてもはずれない範囲のみを使用した場合について述べる。周波数関係を図１４に示す。また、図５にＶＣＯの特性例を示し、図１５にブロック図を示す。
【００６４】
図１５に示すように、集積回路としてのＰＬＬシンセサイザ１０１は、高周波ＩＣ１０２とコントロールロジックＩＣ１０３とから成っている。このＰＬＬシンセサイザ１０１は、ＰＬＬ１０４およびループフィルタ１０８を備えている。また、図１４に示すＶＣＯ群を備えるとともに、それらの中から一つを選択するＶＣＯ選択信号、各ＶＣＯの出力を選択するＶＣＯ出力選択制御信号、ＰＬＬ１０４に適切な周波数制御データを与えるインターフェース回路１０５を備えている。また、ＶＣＯ出力選択制御信号に応じてＶＣＯ出力を選択するＶＣＯ出力選択器１０６を備えている。これらの回路は、その他受信機に必要な回路と一緒に高周波ＩＣ１０２に内蔵されている。
【００６５】
この高周波ＩＣ１０２は、別のコントロールロジックＩＣ１０３から、インターフェース回路１０５を通じて制御される。コントロールロジックＩＣ１０３は、各ＶＣＯがどの周波数可変範囲を担当しているかの情報（ＶＣＯ周波数情報１１１）を持っており、高周波ＩＣ１０２のＰＬＬ１０４をある周波数で動作させる場合、この情報から使うＶＣＯを周波数選択コントローラ１１０にて決め、インターフェース回路１０５を通じ、ＶＣＯ選択信号等を変化させ、必要なＶＣＯを動作させる。その後、ＰＬＬ１０４のプログラマブル分周器（図示せず）に周波数制御データをセットすることで、周波数のセットが完了する。
【００６６】
図３は、集積回路に内蔵されるＶＣＯの回路図である。インダクタＬａ、Ｌｂ、可変容量素子ＶＣａ、ＶＣｂからなる共振回路と、トランジスタＱａ、Ｑｂからなる能動回路（負性抵抗回路）からなる。ＶＣＯは各種の寄生素子を含めた共振回路の共振周波数で発振する。可変容量素子は、代表的には、ダイオード（可変容量ダイオード）もしくはＭＯＳＦＥＴのゲート容量（ＭＯＳバラクタ方式）が使われる。周波数制御端子に加える電圧（周波数制御電圧、単に制御電圧とも称する）を変化させると、可変容量素子に加わる電圧が変化する。図３では能動回路はバイポーラトランジスタで構成されているが、ＭＯＳＦＥＴでも同様に発振回路を構成することは可能である。図３のＶＣＯの周波数制御端子に加える電圧対、発振周波数の関係の一例は、図５のようになる。この例では、電圧が高い場合に周波数が高くなっている。
【００６７】
ここで、ＶＣＯの発振周波数可変範囲は、ＩＣプロセスのばらつきや、温度、電源電圧の変動により変動する。図１４において、ＶＣＯ１についてこの様子を示している。このため、ばらつきを考慮すると、ＶＣＯ１の有効な周波数範囲は、実際の可変範囲から周波数のばらつきや変動を差し引く必要があることになる。
【００６８】
また、可変周波数の上限や下限付近では、ＶＣＯの周波数制御感度（制御電圧の変化に対する周波数の変化の割合）が小さくなり、組み合わせて使うＰＬＬシンセサイザのループゲインを低下させる。これによりループ帯域幅の低下を起こしたりロック時間が長くなったりするため、使用には適さない。そのためさらに有効な周波数可変範囲が狭くなる（図５参照）。
【００６９】
この差し引いた残りが有効な周波数可変範囲となる。バンド１を担当するＶＣＯ１は、周波数がばらついたとしても、バンド１の周波数をカバーしなければならない。図１４では、それを有効な周波数可変範囲として示している。
【００７０】
図１４に示すようなＶＣＯ群を使うと、ＶＣＯ自身が持っている周波数の可変範囲に比べて、実質的な周波数可変範囲がかなり小さくなる。その結果、多くのＶＣＯが必要になる。極端な場合は、ばらつきが大きく可変範囲が狭いＶＣＯでは、ここでいう有効周波数可変範囲がゼロになる可能性さえある。
【００７１】
かりに、有効周波数可変範囲がとれたとしても、高周波ＩＣのプロセスばらつきに耐えるように多くのＶＣＯを使うと、チップ面積が大きくなり、不経済である。すなわち、ＩＣの価格が高くなる。また、ＶＣＯの数を減らすと、ばらつきにより高周波ＩＣの歩留まりが低下し、その結果ＩＣの価格が高くなる。
【００７２】
上記の例では、周波数がばらつくために、実質的に使える周波数が狭くなる。次に、各ＶＣＯの有する可変範囲を有効に活用し、ばらつきに強く、チップ面積を小さくでき、低価格のＩＣを実現する方法について述べる。
【００７３】
ここで重要視するのは、複数のＶＣＯが、連続した周波数をカバーすればよいという点である。そして、複数のＶＣＯを一つの集積回路に内蔵することにより、周波数がそれぞれ独立してばらつく分は少なく、各ＶＣＯが同じ方向にばらつくように設計することができる。
【００７４】
より詳細に述べれば、実際の集積回路における複数のＶＣＯの発振周波数のばらつきには、同じ方向にばらつく要因と、逆方向にばらつく要因とがある。ここでは、設計時に、後者の要因を回避する設計配慮を行うことで、前者の要因が支配的になるようにしている。
【００７５】
ＶＣＯの発振周波数は、タンク回路（共振回路）（図３参照）の共振周波数で決まる。タンク回路は、インダクタＬ（図３ではＬａ、Ｌｂ）と可変容量素子Ｃ（図３ではＶＣａ、ＶＣｂ）とで構成され、それらの素子定数により、共振周波数が決定される。
【００７６】
一般的に、インダクタは、アルミニウムのような導体を蒸着し、必要なところを化学処理により取り除くことで、任意のパターンを描ける配線層に幾何学的なパターンを描写（円形や角型のスパイラル状の線）することで実現することができる。
【００７７】
一方、可変容量素子は、ＰＮ接合の接合容量や、ＭＯＳトランジスタのゲートとソース−ドレイン間容量を用いて、印加する周波数制御電圧を可変することで実現することができる。
【００７８】
ＭＯＳ型可変容量素子の形成工程の一例を以下に示す。なお、図７（ａ）ないし図７（ｋ）は、それぞれ、図６（ａ）ないし図６（ｋ）を図中、上から見たものである。
【００７９】
図６（ａ）に示すように、ｐ型シリコン基板４１を形成し、図６（ｂ）に示すように、上記ｐ型シリコン基板４１上にｎ型層４２を形成し、図６（ｃ）に示すように、上記ｎ型層４２上にｐ型層４３を埋め込み、図６（ｄ）に示すように、全面に絶縁膜４４を形成し、図６（ｅ）に示すように、上記絶縁膜４４をパターニングしてゲート絶縁膜４５を形成する。図６（ｆ）に示すように、全面に導電膜４６を形成し、図６（ｇ）に示すように、上記導電膜４６をパターニングしてゲート電極４７を形成する。図６（ｈ）に示すように、全面に層間絶縁膜４８を形成し、図６（ｉ）に示すように、上記層間絶縁膜４８にビア４９を形成し、図６（ｊ）に示すように、ビア４９の部分も含めて全面に金属層５０を形成し、図６（ｋ）に示すように、上記金属層５０をパターニングして配線層５１を形成する。これによりＭＯＳ型可変容量素子が出来る。
【００８０】
インダクタの形成工程の一例を以下に示す。なお、図９（ａ）ないし図９（ｍ）は、それぞれ図８（ａ）ないし図８（ｍ）を図中、上から見たものである。
【００８１】
図８（ａ）に示すように、ｐ型シリコン基板６１を形成し、図８（ｂ）に示すように、上記ｐ型シリコン基板６１上にｎ型層６２を形成し、図８（ｃ）に示すように、全面に絶縁膜６３を形成し、図８（ｄ）に示すように、全面に第１金属層６４を形成し、図８（ｅ）に示すように、上記第１金属層６４をパターニングして第１配線層６５を形成する。図８（ｆ）に示すように、全面に絶縁膜６６を形成し、図８（ｇ）に示すように、上記絶縁膜６６にビア６７を形成し、図８（ｈ）に示すように、ビア６７の部分も含めて全面に第２金属層６８を形成し、図８（ｉ）に示すように、上記第２金属層６８をパターニングして第２配線層６９を形成する。図８（ｊ）に示すように、全面に絶縁膜７０を形成し、図８（ｋ）に示すように、上記絶縁膜７０にビア７１を形成し、図８（ｌ）に示すように、ビア７１の部分も含めて全面に第３金属層７２を形成し、図８（ｍ）に示すように、上記第３金属層７２をパターニングしてインダクタ部７３を形成する。これによりインダクタが出来る。
【００８２】
ところで、インダクタンス値を決定する主な要因は、パターンの線幅やターン数（何回巻いたか）であり、可変容量素子の容量値は、ＰＮ接合の面積や、ゲート幅等の物理的寸法のほか、素子の不純物の濃度等が主な要因となる。
【００８３】
これらの値は、集積回路の製造工程のばらつきにより変動するが、ウエハー上の１つの集積回路内でのばらつきの要因としては、ウエハー上の集積回路の素子定数が一様にばらつく絶対ばらつきと、１つの集積回路内であっても、異なる場所の素子定数がばらつく相対ばらつきとが存在する。
【００８４】
本発明のような発振回路の場合、タンク回路の容量値およびインダクタンス値が増加すると、発振周波数は低い方向に変動し、それぞれの値が減少すると、発振周波数は高い方向に変動する。
【００８５】
絶対ばらつきによる素子定数の変動は、集積回路全体に一様に影響するため、本発明のように、同じ発振回路形式であって、素子定数により発振周波数が異なるような場合は、その素子定数が同じ方向に変動するため、発振周波数特性も同じ方向に変化する。
【００８６】
一方、相対ばらつきは、同じ集積回路内であっても、素子ごとに素子定数の変動する方向が異なるため、発振回路の発振周波数も逆方向に変動する。しかし、絶対ばらつきの変動幅に対して、相対ばらつきの変動幅は、約１割程度と、小さい変動幅となる。そこで、本発明のように、複数のＶＣＯ回路を用いて、連続する広帯域ＶＣＯを実現しようとした場合、あらかじめ、この相対ばらつきにより、隣り合うＶＣＯの発振周波数がお互いに逆方向に変動したとしても、一定の発振周波数帯域の重なりを持つように、シミュレーション等を行って発振周波数の上限および下限を設計しておくことで、製造工程のばらつきが生じたとしても、発振周波数の連続性を維持することが可能となる。
【００８７】
上記のような設計時のシミュレーションにおいて、ばらつきによる発振周波数の変動により連続性が失われないように、インダクタンス値および容量値を調整することで、発振周波数の連続性を実現している。このシミュレーションは例えば、各素子のばらつきをパラメータとして入力することで、コンピュータ等を用いて行うことができる。
【００８８】
実際には、設計後に試作を行い、製造工程でのばらつきによる素子変動を測定したうえで、インダクタンス値および容量値の補正を行い、発振周波数の連続性を保証するようにすることが可能である。
【００８９】
このように設計した構成において、各ＶＣＯが固定的な担当周波数を持つのではなく、図１に示すように、必要な周波数可変範囲に、ばらつきによりずれる分を加えた周波数可変範囲を、連続してカバーするように、複数のＶＣＯの周波数可変範囲を設計し、集積回路内に配置する。すなわち、集積回路にすべてのＶＣＯを同一プロセスで作り込むことで、すべてのＶＣＯについて周波数可変範囲のばらつきを同一方向にし、各ＶＣＯの周波数可変範囲としては、ばらつくか否かにかかわらずカバーする範囲およびばらついた場合にのみカバーすることになる範囲の両方を採用し、各ＶＣＯの周波数可変範囲同士が連続するように各周波数可変範囲を設定している。そして、ある周波数を選択する場合に、周波数ばらつきに応じて、適切なＶＣＯを選択できるようにする。
【００９０】
図１から分かるように、必要とする周波数可変範囲を複数のＶＣＯでカバーできるように周波数を調整することにより、図１４の場合では６個のＶＣＯが必要な場合でも、４個のＶＣＯでカバーすることができる。ｆｍｉｎからｆｍａｘまでの間が必要な周波数可変範囲である。ばらつきによる周波数のずれが無い場合は、ｆｍｉｎからｆ１まではＶＣＯ１を選択し、ｆ１からｆ２まではＶＣＯ２を選択し、ｆ２からｆ３まではＶＣＯ３を選択し、ｆ３からｆｍａｘまではＶＣＯ４を選択する。なお、ｆ１、ｆ２、ｆ３は、ＶＣＯの周波数ばらつきに応じて変える必要がある。
【００９１】
図１４、図１５に示す６個のＶＣＯを使う必要がある構成例に対して、各ＶＣＯの周波数可変範囲、周波数ばらつきは同じとする。
【００９２】
この場合、図１に示すように、４個のＶＣＯで、必要な周波数をカバーすることができる。図２に、この構成例のＰＬＬシンセサイザのブロック図を示す。
【００９３】
図２に示すように、集積回路としてのＰＬＬシンセサイザ１は、高周波ＩＣ２とコントロールロジックＩＣ３とから成っている。このＰＬＬシンセサイザ１は、ＰＬＬ４およびループフィルタ８を備えている。また、図１に示すＶＣＯ群を備えるとともに、ＰＬＬ４からロック検出出力が入力され、それらのＶＣＯ群の中から一つを選択するＶＣＯ選択信号および各ＶＣＯの出力を選択するＶＣＯ出力選択制御信号を出力するＶＣＯ選択コントローラ７や、ＰＬＬ４に周波数制御データを与えるとともにＶＣＯ選択コントローラ７にＶＣＯ選択データを出力するインターフェース回路５を備えている。また、ＶＣＯ出力選択制御信号に応じてＶＣＯ出力を選択するＶＣＯ出力選択器６を備えている。これらの回路は、その他受信機に必要な回路と一緒に高周波ＩＣ２に内蔵されている。
【００９４】
この高周波ＩＣ２は、別のコントロールロジックＩＣ３から、インターフェース回路５を通じて制御される。コントロールロジックＩＣ３は、各ＶＣＯがどの周波数可変範囲を担当しているかの情報（ＶＣＯ周波数情報）を持っており、高周波ＩＣ２のＰＬＬ４をある周波数で動作させる場合、この情報から使うＶＣＯを周波数選択コントローラ１０にて決め、インターフェース回路５を通じ、ＶＣＯ選択信号等を変化させ、必要なＶＣＯを動作させる。その後、ＰＬＬ４のプログラマブル分周器（図示せず）に周波数制御データをセットすることで、周波数のセットが完了する。
【００９５】
図４に示すように、ＰＬＬ（位相同期回路、Phase Lock Loop ）４は、発振器３２、１／Ｍ分周器（リファレンスカウンタ）３３、位相検出器（Phase Detector、ＰＤ）３４、チャージポンプ（ＣＰ）３５、ループフィルタ３６、ＶＣＯ（ＶＣＯ）３７、１／Ｎ分周器（プログラマブルカウンタ）３８、ロック検出器３９を備えている。
【００９６】
水晶発振子３１は、高周波ＩＣ２の外部に備えられており、発振器３２に接続することで高安定な基準発振周波数を得ることができる。なお、発振器３２に水晶発振子３１を接続する代わりに、同じ安定度の基準周波数信号を入力してもよい。例えば、別のコントロールロジックＩＣ３において、同様の水晶発振子による基準周波数信号を必要とする場合は、水晶発振子３１をコントロールロジックＩＣ３の発振器に接続し、その発振器から得られる基準周波数信号を外部へ取り出して、高周波ＩＣ２の発振器３２に入力することも可能である。
【００９７】
ロック検出器３９は、周波数ｆｒと周波数ｆｐとの位相差が一定値以下になったことを検出するとロック検出信号を出力するものである。１／Ｎ分周器３８は、任意の分周比を得られるプログラム可能な分周器であり、ＶＣＯ３７の発振周波数を基準発振周波数と同じ周波数まで下げる処理を行うものである。１／Ｍ分周器３３は、ＰＬＬの制御レジスタのリファレンスカウンタであり、その設定値を変更することで、ＰＬＬの比較周波数（リファレンス周波数、基準周波数）を変化させることができるものである。
【００９８】
ＰＬＬ４は、水晶発振子３１を用いた高安定な基準発振周波数を比較周波数として用いて、ＶＣＯ３７の発振周波数とこの比較周波数とを比較し、その位相を一致させることで、ＶＣＯ３７の発振周波数を水晶発振子３１と同等の精度にしている。
【００９９】
水晶発振子３１から得られる基準発振周波数は一定であるため、ＶＣＯ３７の発振周波数を基準発振周波数に合わせる必要がある。そこで、ＰＬＬには、上述のように任意の分周比を得られるプログラム可能な分周器である１／Ｎ分周器３８を有しており、この１／Ｎ分周器３８により、ＶＣＯ３７の発振周波数を基準発振周波数と同じ周波数まで下げる処理を行う。例えば、比較周波数が１ＭＨｚで、受信周波数が９５０ＭＨｚである場合、１／Ｎ分周器３８の分周比は１／９５０となる。この分周比は整数の値しかとることができないため、この場合の周波数可変ステップは１ＭＨｚとなり、１ＭＨｚ間隔での受信が可能となる。
【０１００】
この周波数可変ステップを小さくするためには、比較周波数も下げる必要がある。すなわち、周波数ｆｐは、１／Ｎ分周器３８により変化させることができるが、それは１／Ｍ分周器の設定次第で決まる比較周波数ごとに変化することになる。ここで、１／Ｍ分周器３３での分周比Ｍを変更すれば、ＰＬＬの比較周波数を変化させることができる。例えば、水晶発振子３１が発振する周波数が４ＭＨｚである場合に、１／Ｍを１／４、１／８、１／１６、…と変えれば、比較周波数を１ＭＨｚ、５００ｋＨｚ、２５０ｋＨｚ、…と変化させることができる。この値を小さくすれば、周波数ｆｐの変化幅（可変ステップ）を細かくすること、すなわち、周波数分解能を高くすることができる。すなわち、周波数分解能とは、ＰＬＬを用いたＶＣＯ３７において、希望する発振周波数（実際には受信チャネルに相当する）に設定するときの周波数可変ステップ（受信チャネルの間隔）を表している。
【０１０１】
ただし、比較周波数を下げると、１／Ｎ分周器３８の分周比も大きくなることと、位相を比較する場合の時間も増加するため、ＰＬＬの応答時間が遅くなる。したがって、周波数の補正にかかる時間を少なくするためには、比較周波数はできるだけ高くしたほうが、処理時間が短縮できる。
【０１０２】
さて、本実施形態では、各ＶＣＯの周波数可変範囲、周波数ばらつき等の特性が同じＶＣＯを用いたとしても、発振周波数可変範囲の調整（タンク回路のインダクタンス値および容量値の設定）により、適正な発振周波数の重なりを持たせることと、６個のＶＣＯを４個に減らすことができる。
【０１０３】
すなわち、図１４の構成では、バンドごとにカバーするＶＣＯが決められているため、特定のＶＣＯは、必ず、決められたバンド内の発振周波数可変範囲で発振する必要がある。これに対し、図１の構成では、設計によって、隣り合うＶＣＯにおいて発振周波数が必ず重なるようになっている。このため、あらかじめ設定されたバンドの下限あるいは上限において、１つのＶＣＯのカバー範囲から外れたとしても、その上下のＶＣＯ（周波数可変範囲の隣り合った２つのうちのいずれかのＶＣＯ）のカバー範囲に入っていることで、バンド内の発振周波数の連続性を維持することができる。
【０１０４】
選局するたびにＰＬＬで設定しようとしている周波数に対して最適なＶＣＯかどうかをどのように確認するかについて述べる。このＰＬＬシンセサイザがある周波数ｆａを出力するものとする。その場合、可能性のあるＶＣＯの中から適切なＶＣＯを選ぶことになる。この様子を図１０に示す。
【０１０５】
通常、ＰＬＬの出力周波数が決まると、それに最も適切と思われるＶＣＯｎが決まり（ｎは番号、ｎ＝１、２、３、…）、ＩＣプロセスばらつきにより周波数がばらつき、ＶＣＯ（ｎ−１）、ＶＣＯ（ｎ＋１）のいずれかが最適になっているかもしれない。ただし、設計段階において、必ず隣のＶＣＯとの発振周波数の重なりを持つように、タンク回路の定数を決定することで回避することができるようにしている。したがって、３つのＶＣＯから最適なＶＣＯを選ぶ必要がある。図１０の場合は、ＶＣＯ２が適切である可能性が高く、ばらついた場合はＶＣＯ１、ＶＣＯ３の可能性もある。
【０１０６】
適切かどうかは、周波数可変範囲にｆａが収まっているか（含まれているか）どうかということと、可変範囲の端に対して適切な余裕があるかどうかで判断する。この余裕が不十分な場合、ＶＣＯの制御感度（ＭＨｚ／Ｖ）が低すぎて、ＰＬＬのロックアップ時間に影響を与えてしまう。極端な場合、選局した後に、温度等の変動により、ＶＣＯの発振周波数可変範囲が変化し、ロックが外れてしまう恐れがある。このような適切な余裕があるかどうかを、ＰＬＬシンセサイザが周波数をセットするたびに確認する。
【０１０７】
選択したＶＣＯが適切かどうかを判定する方法として、ＰＬＬのロック出力を用いることができる。ＰＬＬシンセサイザは、位相同期ループがロックしたかどうかが確認できるデジタル出力を有している。周波数ｆａに相当する周波数制御データをＰＬＬにセットし、ロック出力がロックを示せば、選局周波数ｆａをそのＶＣＯの周波数可変範囲に含んでいることがわかる。
【０１０８】
余裕があるかどうかは、次のようにして確認することができる。すなわち、図１１に示すように、余裕にあたる周波数Δだけずらせた周波数ｆａ＋Δ、ｆａ−Δでロックするかどうかを確認する。ｆａ＋Δ、ｆａ−Δの両方でロックすれば、余裕も含めてそのＶＣＯが適切であることが判定できる。
【０１０９】
Δの決め方について述べる。図１３に、発振周波数の隣り合う２つのＶＣＯのチューニング特性（周波数特性）を示す。ＰＬＬを使用してＶＣＯを適正に動作させるためには、ＶＣＯのチューニング感度（周波数制御感度）が大きく変化しない範囲でＶＣＯを使用する必要がある。同図では、この範囲をＶＣＯ１についてはｆ１Ｌからｆ１Ｈ、ＶＣＯ２についてはｆ２Ｌからｆ２Ｈとする。
【０１１０】
ここで、ＶＣＯ１について、受信可能な上限の周波数であるｆ１Ｈより少しだけ高い周波数を選局する場合について考えると、ｆ１Ｈ＋Δの周波数ではＶＣＯ１に対してＰＬＬがロックしないようにΔを設定すればよい。例えば、Δを同図に示すような値に設定すると、ｆ１Ｈより少しだけ高い周波数を選局する場合にはＶＣＯ１に対してＰＬＬはロックせず、ｆ１Ｈより少しだけ低い周波数を選局する場合にはＶＣＯ１に対してＰＬＬはロックする。
【０１１１】
ここで、ちょうどｆ１Ｈの周波数についていえば、同図のようにｆ１Ｈがｆ２Ｌよりも高い、すなわちチューニング特性の使用可能範囲に重なりを持たせてある場合には、ｆ１Ｈでもしロックしなくても、隣のＶＣＯ（この場合ＶＣＯ２）で確実にロックするので問題はなく、また、ｆ１ＨでＶＣＯ１に対してＰＬＬがロックした場合でも動作上全く問題はない。
【０１１２】
すなわち、Δは、基本的な考え方としては、同図に示すように、チューニング特性の端と実際に使用可能な限界の周波数との際に設定すればよい。
【０１１３】
図１２にこのＶＣＯ選択処理のフローを示す。なお、ＶＣＯ（ｎ−１）、ＶＣＯｎ、ＶＣＯ（ｎ＋１）の順に周波数可変範囲が高くなっているものとする。
【０１１４】
まず、位相比較周波数（比較周波数）を上げる（Ｓ１）。そして、ＶＣＯｎを選択し、ＰＬＬに、周波数ｆａ＋Δに対応するデータをセットし（Ｓ２）、一定時間待つ（Ｓ３）。ロックしたかどうかを調べ（Ｓ４）、ロックしなかった場合は、ＶＣＯ（ｎ＋１）を選択し（Ｓ５）、位相比較周波数を戻し、周波数ｆａでロックさせる（Ｓ６）。Ｓ４でロックした場合は、一旦ＶＣＯｎを選択し、ＰＬＬに、周波数ｆａ−Δに対応するデータをセットし（Ｓ７）、一定時間待つ（Ｓ８）。ロックしたかどうかを調べ（Ｓ９）、ロックした場合は、そのままＶＣＯｎを選択することとし、Ｓ６へ進む。Ｓ９でロックしなかった場合は、ＶＣＯ（ｎ−１）を選択し（Ｓ１１）、Ｓ６へ進む。
【０１１５】
このフローから分かるように、どのＶＣＯが適切かを判断するために、ロック動作を２回行っている。すなわち、ＶＣＯを決めた後に、実際に使うＶＣＯでもう一度ロックする必要がある。
【０１１６】
一般に、ＰＬＬのロックに要する時間は、前述の比較周波数が高いほうが短い。このため、ＶＣＯ選択のための上記２回のロック動作時だけ比較周波数を上げることにより、選局に要する時間を短縮することができる。比較周波数を上げることで前述の周波数分解能は粗くなるが、ＶＣＯ選択のためには充分である。
【０１１７】
なお、図２のブロック図では、上記フローは高周波ＩＣ内のＶＣＯ選択コントローラ７（ロジック回路）が制御する。高周波ＩＣでロジック回路を形成するのは、ロジック専用ＩＣで構成する場合に比べて一般的に面積当たりの価格が高いということと、さらにＩＣプロセスによっては１ゲート当たりの面積が大きい場合があり、いずれにしても価格が高くなる。その場合、図１６に示すように、ＶＣＯ選択コントローラ７はコントロールロジックＩＣ側に内蔵することも可能である。
【０１１８】
〔実施の形態２〕
次に、ＰＬＬのロック出力を使って、選択したＶＣＯが適切かどうかを判定する場合において、周波数の余裕を確認するのに、上記の例とは異なる方法を用いるやり方について述べる。
【０１１９】
すなわち、複数のＶＣＯで周波数が連続性を持つようにそれぞれ共通する周波数帯を持たせることで、集積回路に内蔵する広帯域ＶＣＯを実現する。この場合において、素子定数のばらつきによる絶対周波数のずれを補正する手段を考案する。その補正方法として、可変容量素子であるＭＯＳバラクタの可変範囲を、補正時においては可変領域の上限または下限、あるいは上限および下限を制限した状態とし、その状態で希望の選択周波数におけるＰＬＬのロック状態を検出することにより、絶対周波数のずれによる個々のＶＣＯの選択の補正を行うものである。
【０１２０】
いま、図１７におけるＶＣＯ２の発振周波数が、希望する周波数ｆａに対し余裕を持ってカバーしているかどうかを確認するとする。この例では、ＶＣＯ２の発振周波数可変範囲を一時的に狭くして（ＶＣＯ２’）、その状態でＰＬＬがロックするかどうかを確認する。ロックすることが確認できたら、狭くした分だけ周波数可変範囲の余裕が確保できていることになる。この場合、ロックを確認するのは、周波数ｆａで１回行うだけでよい。
【０１２１】
ＶＣＯの周波数可変範囲を一時的に狭くするには、例えば次のようにすればよい。すなわち、前述のように、図３は、集積回路に内蔵する場合のＶＣＯの回路図であるが、ここで、ＶＣＯの周波数可変範囲を狭くする切り替え機能を持たせるために、図１８に示すように、可変容量素子ＶＣａ、ＶＣｂをそれぞれ３つに分割する。図１８のＶＣａ１、ＶＣａ２、ＶＣａ３の合計の容量はＶＣａに等しい。ＶＣｂについても同様であり、ＶＣｂ１、ＶＣｂ２、ＶＣｂ３の合計の容量はＶＣｂに等しい。可変容量素子は小さい可変容量素子の並列接続として実現されるため、このように分割することは容易である。
【０１２２】
図１８の切り替えスイッチＳＷ１、ＳＷ２は、例えばＦＥＴ（field effect transistor ）で構成できる。これらが図中、上側にセットされている場合は、図３の回路と等価になり、周波数可変範囲は図３の場合と同じになる。一方、これらのスイッチが図中、下側にセットされている場合は、ＶＣａ２、ＶＣｂ２、ＶＣａ３、ＶＣｂ３が周波数制御から切り離される。
【０１２３】
ＶＣａ２、ＶＣｂ２に加えられる電圧は電源端子の電圧に固定される。なお、周波数の上限に相当する電圧であれば、必ずしも電源電圧でなくてもよい。これにより、周波数の低い側への周波数の可変幅が制限される。また、ＶＣａ３、ＶＣｂ３に加えられる電圧はグランド電位に固定される。なお、周波数の下限に相当する電圧であれば、必ずしもグランド電位でなくてもよい。これにより、周波数の高い側への周波数の可変幅が制限される。
【０１２４】
周波数可変範囲を切り替えた場合の制御電圧対周波数の例を図１９に示す。
【０１２５】
図２０、図２１に、この場合のブロック図を示す。図２３に処理フローを示す。ブロック図での図２や図１６との違いは、上記のようなＶＣＯを採用していること、ＶＣＯに対して可変範囲切り替え信号を与えていること、および、ＶＣＯの周波数制御電圧を入力するコンパレータとそれへの入力信号を生成する基準電圧発生回路を備えていることである。図２０と図２１との違いは、図２や図１６同様、ＶＣＯ選択コントローラ７を高周波ＩＣ２側に内蔵するのか、コントロールロジックＩＣ３側に内蔵するのかの違いだけである。
【０１２６】
まず、ＶＣＯの周波数可変範囲を狭い側にセットする（Ｓ２１）。ＶＣＯｎを選択し、ＰＬＬに、周波数ｆａに対応するデータをセットし（Ｓ２２）、一定時間待つ（Ｓ２３）。ロックしたかどうかを調べ（Ｓ２４）、ロックした場合は、ＶＣＯｎを選択し（Ｓ２５）、ＶＣＯの周波数可変範囲を広い側に戻す（Ｓ２６）。Ｓ２４でロックしなかった場合は、制御電圧と基準電圧とを比較し（Ｓ２７）、制御電圧が基準電圧より大きい場合は、ＶＣＯ（ｎ＋１）を選択し（Ｓ２８）、Ｓ２６に進む。Ｓ２７で制御電圧が基準電圧以下である場合は、ＶＣＯ（ｎ−１）を選択し（Ｓ２９）、Ｓ２６へ進む。
【０１２７】
このフローから分かるように、ＰＬＬのロックを判定するのは１回でよい。
【０１２８】
コンパレータ１４は、ＶＣＯの制御電圧が最大電圧になっているのか、最小電圧になっているかを判別するだけである。したがって、簡単なものでよい。すなわち、図２３のステップＳ２７では、ロックしていない場合のみ（Ｓ２４より）であるから、制御電圧が、ある所定の基準電圧より大きければ、それは必ず、そのＶＣＯ（ＶＣＯｎ）では制御電圧が最大電圧になっているということである。したがって、このような場合には、高い側の隣であるＶＣＯ（ｎ＋１）を使えばよいことになる。同様に、制御電圧が、その基準電圧より小さければ、それは必ず、そのＶＣＯ（ＶＣＯｎ）では制御電圧が最小電圧になっているということである。したがって、このような場合には、低い側の隣であるＶＣＯ（ｎ−１）を使えばよいことになる。
【０１２９】
〔実施の形態３〕
次に、上述のようにＶＣＯの周波数可変範囲を周波数の上下で狭くするのではなく、片側だけ狭くなる切り替え機能を有したＶＣＯを使う例について述べる。図２４に、そのＶＣＯの回路図を示す。図１８のＶＣＯと比べて、制御用に分割した可変容量素子の数とスイッチとが減っている。図２５に、このＶＣＯの制御電圧対、発振周波数の特性例を示す。また、図２６、図２７にブロック図を示す。図２０、図２１と比べて、コンパレータおよび基準電圧発生回路が無い点が異なる。図２６と図２７との違いは、図２や図１６同様、ＶＣＯ選択コントローラ７を高周波ＩＣ２側に内蔵するのか、コントロールロジックＩＣ３側に内蔵するのかの違いだけである。図２８に処理フローを示す。
【０１３０】
ＶＣＯは簡単になるが、ロックを２回行う必要があり、図１８の構成の場合と比べて、適切なＶＣＯを選択するのに時間がかかる。
【０１３１】
まず、ＶＣＯの周波数可変範囲を狭い側にセットする（Ｓ３１）。ＶＣＯ（ｎ＋１）を選択し、ＰＬＬに、周波数ｆａに対応するデータをセットし（Ｓ３２）、一定時間待つ（Ｓ３３）。ロックしたかどうかを調べ（Ｓ３４）、ロックした場合は、ＶＣＯ（ｎ＋１）を選択し（Ｓ３５）、ＶＣＯの周波数可変範囲を広い側に戻す（Ｓ３６）。Ｓ３４でロックしなかった場合は、ＶＣＯｎを選択し、ＰＬＬに、周波数ｆａに対応するデータをセットし（Ｓ３７）、一定時間待つ（Ｓ３８）。ロックしたかどうかを調べ（Ｓ３９）、ロックした場合は、ＶＣＯｎを選択し（Ｓ４０）、Ｓ３６に進む。Ｓ３８でロックしなかった場合は、ＶＣＯ（ｎ−１）を選択し（Ｓ４１）、Ｓ３６に進む。
【０１３２】
以下に、上記のように下限のみを制限した場合の補正アルゴリズムについて、より詳細に述べる。なお、上限のみの場合も同様に行うことができ、また、上限および下限を同時に制限することで検出ループ回数を削減できるが、補正に必要な処理時間と、可変容量素子への制御電圧切り替えのためのスイッチ回路を含むトータルの面積とのバランスから、ここでは下限のみを採用した場合を説明する。
【０１３３】
図２９中、実線は制限しない場合であり、破線は制限した場合である。
【０１３４】
図３０において、「○」は、選択したＶＣＯで、設定した周波数においてロックしたことを表し、「×」は、選択したＶＣＯで、設定した周波数においてロックしなかったことを表す。同図に示すように、周波数（ＢＡＮＤ）がｆ１のときは、ＶＣＯ（ｎ＋１）でロックし、ＶＣＯｎおよびＶＣＯ（ｎ−１）ではロックしない。そのため、ＶＣＯ（ｎ＋１）が選択される。
【０１３５】
周波数がｆ２のときやｆ２’のときは、ＶＣＯ（ｎ＋１）でもＶＣＯｎでもロックし、ＶＣＯ（ｎ−１）ではロックしない。この場合にはＶＣＯ（ｎ＋１）が選択される。すなわち、、上述のように下限を制限しているにもかかわらずＶＣＯ（ｎ＋１）でロックするということは、制限を解除した場合にも必ずｆ２のときやｆ２’のときにＶＣＯ（ｎ＋１）でロックするといえる。一方、ＶＣＯｎでもロックしているものの、ｆ２のときやｆ２’はＶＣＯｎの周波数可変範囲の端ぎりぎりに近い値である。したがって、このような状況ではＶＣＯ（ｎ＋１）を選択するようにするのである。
【０１３６】
〔実施の形態４〕
上記の例では、ＶＣＯがある周波数をカバーしているかどうかを、ＰＬＬのロック出力を用いて確認しているが、それ以外の方法について述べる。図３１、図３２にブロック図を示す。２つの違いは上記各例と同様である。図３３に処理フローを示す。
【０１３７】
この余裕の確認を行うのに、ＶＣＯの制御電圧をコンパレータに入力し、その制御電圧がある範囲に入っているかどうかを判定する。コンパレータは、制御電圧が下限の基準電圧（基準２）より小さいかの比較、制御電圧が上限の基準電圧（基準１）より大きいかの比較、比較結果がどちらにも当てはまらない、すなわち上限と下限との間であるか、を判別する機能を有している。
【０１３８】
そのために、コンパレータに入力する基準電圧としては、精度の良い電圧が必要である。基準電圧発生回路としては、図２２に示すように、電源ＶＣＣからレギュレータ４０を介し、抵抗分割することで、上記コンパレータに入力するための基準電圧Ｖ１、Ｖ２（必要に応じ、さらにＶ１’、Ｖ２’も）出力可能である。図５の場合であれば、例えば、制御電圧が、０．５Ｖ以上２．０Ｖ以下になっていれば、その制御電圧がある範囲に入っていると判断する。すなわち、この場合、Ｖ１（基準２）＝０．５Ｖ、Ｖ２（基準１）＝２．０Ｖである。
【０１３９】
周波数制御電圧が基準２すなわち下限の基準電圧より低い場合は、ＶＣＯ（ｎ−１）を用い、周波数制御電圧が基準１すなわち上限の基準電圧より高い場合は、ＶＣＯ（ｎ＋１）を用い、そして、基準２と基準１との間にある場合は、ＶＣＯｎを用いるという結果になる。
【０１４０】
すなわち、図３３に示すように、まず、ＶＣＯｎを選択し、ＰＬＬに、周波数ｆａに対応するデータをセットし（Ｓ５１）、一定時間待つ（Ｓ５２）。制御電圧と基準電圧（基準１、基準２）とを比較し（Ｓ５３）、制御電圧が基準２より小さい場合は、ＶＣＯ（ｎ−１）を選択する（Ｓ５４）。制御電圧が基準２より大きく基準１より小さい場合は、ＶＣＯｎを選択する（Ｓ５５）。制御電圧が基準１より大きい場合は、ＶＣＯ（ｎ＋１）を選択する（Ｓ５６）。なお、制御電圧が基準２と等しい場合は、ＶＣＯ（ｎ−１）とＶＣＯｎとのどちらを選択してもよい。同様に、制御電圧が基準１と等しい場合は、ＶＣＯｎとＶＣＯ（ｎ＋１）とのどちらを選択してもよい。
【０１４１】
より詳しく述べれば、ＶＣＯの発振周波数は、周波数制御電圧で変化する。図２５の広いほうの特性で考えると、周波数制御電圧が１Ｖのときに約３２００ＭＨｚで発振し、２Ｖのときは約３８００ＭＨｚで発振する。このとき、周波数制御電圧が０．５Ｖ以下、あるいは２．０Ｖ以上の領域では、電圧が変化しても、発振周波数はほとんど変化しない。つまり、この領域では、電圧に対する発振周波数の変化が小さい、すなわち周波数に対する電圧感度が小さいため、ＰＬＬのロックに時間がかかる、あるいはロックしない領域となる。つまり、コンパレータは、この不安定な領域であるかどうかを判定するために用いるものであり、周波数制御電圧と、周波数制御電圧として使用できない上限および下限となる２つの基準電圧とを比較し、下限の基準電圧以下なのか、上限の基準電圧以上なのかを検出して、それぞれを判定できる信号を出力している。
【０１４２】
〔実施の形態５〕
次の例では、選局のたびに適切なＶＣＯを選択するのではなく、あらかじめ、周波数とＶＣＯとの関係をメモリーに記憶しておく。
【０１４３】
図３４および図３５に、ＶＣＯの周波数配置の例を示す。図３６にブロック図を示し、図３７および図３８に処理フローを示す。
【０１４４】
図３７に示すように、ＶＣＯの周波数のばらつきを抽出するには、まず、ｋにｎを代入する（Ｓ６１）。ここで、ｎは、ＶＣＯの個数（例えば４個）であり、ｋは１以上ｎ以下の整数である。ＶＣＯｋの下限周波数ｆｋｍｉｎを探し（Ｓ６２）、見つかったｆｋｍｉｎにΔを加えた値をメモリーに記憶する（Ｓ６３）。ｋにｎ−１を代入することで次のＶＣ０へ対象を移し（Ｓ６４）、ｋが０かどうかを調べ（Ｓ６５）、ｋが０であればすべてのＶＣＯについて抽出が完了したということであるので終了する。Ｓ６５でｋが０でなければ、まだ調べるＶＣＯが残っているということなので、Ｓ６２へ戻る。
【０１４５】
上記図３７のＳ６２のＶＣＯの下限周波数の抽出処理は、図３８に示すように行う。すなわち、まずそのＶＣＯが確実に発振できる周波数ｆｋ０をＰＬＬにセットする（Ｓ７１）。ロックしたかどうかを調べ（Ｓ７２）、ロックした場合は、周波数を１ステップ下げて（Ｓ７３）、再度、Ｓ７２にて、ロックしたかどうかを調べる。Ｓ７２にてロックしなかった場合は、周波数を１ステップ上げて（Ｓ７４）、その周波数を下限周波数とみなし、終了する。
【０１４６】
メモリーは、高周波ＩＣよりも、コントロールロジックＩＣに内蔵するほうが容易である。
【０１４７】
ｆｍｉｎからｆ１まではＶＣＯ１が最適である。同様に、ｆ１からｆ２まではＶＣＯ２が、ｆ２からｆ３まではＶＣＯ３が、ｆ３からｆｍａｘまではＶＣＯ４が最適である。このｆ１、ｆ２、ｆ３をあらかじめ求める。ＶＣＯ４から順に、ＶＣＯ２までについて、各ＶＣＯの周波数の下限を求める。それぞれのＶＣＯの下限に一定値Δを加えた値をｆ１、ｆ２、ｆ３とする。このΔの決め方について、詳しくははすでに述べた通りである。すなわち、各ＶＣＯの下限周波数を求めた後、あらかじめ設定位置とのずれを求める。このずれの方向および量から上限の周波数を予測し、隣り合うＶＣＯの発振周波数の重なりの予測値を求め、その重なり幅の中心周波数を、それぞれの発振周波数領域の境界すなわちｆ１、ｆ２、ｆ３とする。
【０１４８】
この動作は、受信機の製造工程で行い、不揮発性メモリーに格納しておくか、受信機の電源オン時にメモリーに格納しておく。
【０１４９】
実際の受信動作時には、ｆ１、ｆ２、ｆ３と選局周波数との比較を行うことで、使用するＶＣＯを一意に決めることができる。チャンネル数の少ない場合は、チャンネルとＶＣＯとの関係の表の形式で記憶しておいてもよい。
【０１５０】
ＶＣＯの下限周波数を求める過程では、多くのＰＬＬロック動作を行うので、この場合には、前述したように位相の比較周波数を高くとり、ロック時間を早めることは特に有効である。
【０１５１】
〔実施の形態６〕
次の例では、あらかじめ周波数とＶＣＯとの関係をメモリーに記憶しておく点は前述の例と同じであるが、その関係を抽出するのに、Δを設定する代わりに、ＶＣＯ自身の周波数可変範囲を一時的に狭くする手法を利用する。なお、具体的にはすでに図２４等を用いて述べた通りであるので説明を省略する。図４１にブロック図を示し、図４２および図４３に処理フローを示す。
【０１５２】
まず、ＶＣＯ自身の周波数可変範囲を一時的に狭くしてからフローに入る。図４２に示すように、ＶＣＯの周波数のばらつきを抽出するには、まず、ｋにｎを代入する（Ｓ８１）。ここで、ｎは、ＶＣＯの個数（例えば４個）であり、ｋは１以上ｎ以下の整数である。ＶＣＯｋの下限周波数ｆｋｍｉｎを探し（Ｓ８２）、見つかったｆｋｍｉｎをメモリーに記憶する（Ｓ８３）。ｋにｎ−１を代入することで次のＶＣ０へ対象を移し（Ｓ８４）、ｋが０かどうかを調べ（Ｓ８５）、ｋが０であればすべてのＶＣＯについて抽出が完了したということであるので終了する。Ｓ８５でｋが０でなければ、まだ調べるＶＣＯが残っているということなので、Ｓ８２へ戻る。図４２のフローを抜けたら、ＶＣＯ自身の周波数可変範囲を基に戻す（広くする）。
【０１５３】
上記図４２のＳ８２のＶＣＯの下限周波数の抽出処理は、図４３に示すように行う。すなわち、まずそのＶＣＯが確実に発振できる周波数ｆｋ０をＰＬＬにセットする（Ｓ９１）。ロックしたかどうかを調べ（Ｓ９２）、ロックした場合は、周波数を１ステップ下げて（Ｓ９３）、再度、Ｓ９２にて、ロックしたかどうかを調べる。Ｓ９２にてロックしなかった場合は、周波数を１ステップ上げて（Ｓ９４）、その周波数を下限周波数とみなし、終了する。
【０１５４】
図３９および図４０にＶＣＯの周波数配置の例を示す。図３９は、周波数のずれがない場合であり、図４０は、周波数が、低いほうにずれた場合である。各図において、周波数可変範囲が通常の場合（上段）と、周波数可変範囲が狭い場合すなわち一時的に狭いほうに切り替えた場合（下段）とを並べて表している。周波数可変範囲を一時的に狭くした場合の周波数可変範囲の下限にあたる周波数を、境界の周波数ｆ１、ｆ２、ｆ３とする。これにより、より確実な、境界の周波数を得ることができる。
【０１５５】
〔実施の形態７〕
次の例は、本発明を、デジタル衛星放送受信機の高周波信号処理部に適応させた例である。図４６にブロック図を示す。図４４および図４５は、ＶＣＯの選択方法を示している。
【０１５６】
図４６に示すように、受信入力から、ゲイン可変高周波アンプ８１を経て２経路に分かれ、ミキサ８２、ゲイン可変ベースバンドアンプ８３、ローパスフィルタ８４、ベースバンドアンプ８５を経てベースバンド出力（１）・（２）が出力されるようになっている。
【０１５７】
また、ＰＬＬ８６、水晶発振子８７、制御ロジック８８、ＶＣＯ切替制御回路８９、ＶＣＯ出力切替器９０、分周方式９０度移相器９１が設けられている。
【０１５８】
水晶発振子８７を除いて、図４６の全体が一つの高周波ＩＣ２に内蔵されている。水晶発振子８７は、高周波ＩＣ２の外部に備えられており、ＰＬＬ８６の発振子接続端子に接続することで高安定な基準発振周波数を得ることができる。なお、ＰＬＬ８６の発振子接続端子に水晶発振子８７を接続する代わりに、同じ安定度の基準周波数信号を入力してもよい。例えば、別のコントロールロジックＩＣ３において、同様の水晶発振子による基準周波数信号を必要とする場合は、水晶発振子８７をコントロールロジックＩＣ３の発振器に接続し、その発振器から得られる基準周波数信号を外部へ取り出して、ＰＬＬ８６の発振子接続端子（Ｘｉｎ）に入力することも可能である。
【０１５９】
前記の例では、ＰＬＬにはＶＣＯの出力が直接加えられているのに対し、本構成では、ＶＣＯの出力を分周した出力をＰＬＬ８６に入力している。デジタル衛星放送受信機では、９０度位相差を持つ２つの局部発振信号が必要であり、それを、分周回路を利用して発生させているのである。そのため、ＶＣＯは、実際に必要な局部発振信号の２倍の周波数で発振し、ＰＬＬ８６には、この分周した出力の信号を与えるようにしている。
【０１６０】
また、衛星放送受信機の入力周波数可変範囲は一般的に９５０ＭＨｚから２１５０ＭＨｚであり、局部発振信号も同じ周波数が必要になる。このため、局部発振周波数の最高周波数と最低周波数との比は２倍以上が必要になる。２倍を超える部分は、分周方式９０度移相器の分周比を１／２と１／４とに切り替えることで対処し、ＶＣＯでカバーするのは２倍としている。
【０１６１】
より詳しくは、９５０ＭＨｚから２１５０ＭＨｚをカバーする局部発振周波数を確保する手段として、図４４のように、例えば７つのＶＣＯを用意し、ＶＣＯ１〜ＶＣＯ４は局部発振周波数の２倍の周波数で発振させ、ＶＣＯ５〜ＶＣＯ７は４倍の周波数で発振させる。
【０１６２】
ＶＣＯのカバー範囲の下限の周波数可変範囲（図４４中、最上段（「９５０ＭＨｚ〜９７５ＭＨｚ」））および上限の周波数可変範囲（図４４中、最下段（「２１３０ＭＨｚ〜２１５０ＭＨｚ」））については、ここでは、衛星放送受信機の入力周波数可変範囲（９５０ＭＨｚから２１５０ＭＨｚまで）に合わせて、この図のように、それぞれ、９５０ＭＨｚから、および、２１５０ＭＨｚまで、のように規定している。ただし、ＶＣＯの能力としては、ＶＣＯのプロセスのばらつきを考慮して、ＶＣＯのカバー範囲の下限の周波数可変範囲（図４４中、最上段）および上限の周波数可変範囲（図４４中、最下段）について、それぞれ、より低い下限周波数（例えば９００ＭＨｚ）、および、より高い上限周波数（例えば２３００ＭＨｚ）までカバーするように配慮している。
【０１６３】
ＰＬＬおよびＶＣＯの制御設定は、外部から通信信号入出力端子を通じて行い、希望する局部発振周波数を出力するためには、ＰＬＬ８６の内部のカウンタ（図示せず）へのデータ設定と、ＶＣＯバンドおよび分周比の設定とが必要となる。
【０１６４】
すなわち、図４４に示すように、上から順に１０個のバンド（周波数可変範囲）があり、ＰＬＬ８６から出力されるバンド選択信号ＢＡ２、ＢＡ１、ＢＡ０のそれぞれを０または１とすることにより、ＶＣＯ切替制御回路８９からＶＣＯ出力切替器９０に対し、０または１が送られる。ここでは負論理（「０」）でそのＶＣＯが選択されるものとしている。例えば、１段目のバンドでは、ＢＡ２、ＢＡ１、ＢＡ０としてそれぞれ１、０、１が送られ、それに基づき、ＶＣＯ５へは０が、ＶＣＯ５以外のＶＣＯへは１が、それぞれ送られ、よってＶＣＯ５が選択される。以下、１０個すべてのバンドにおいて選択すべきＶＣＯが確定する。
【０１６５】
ただし、これは、ここまで述べてきたような、隣のＶＣＯを選択するというようなことを行わない場合であり、図４５の１段目（ＵＰ＝０、ＤＯＷＮ＝０）の場合である。制御ロジック８８からＵＰおよびＤＯＷＮの組として、（０、０）、（１、０）、（０、１）のいずれかが出力され、それに応じて、図４５の各段に示すように、適宜隣のＶＣＯが選択されるようになっている。
【０１６６】
すなわち、ＶＣＯのばらつきの補正は、局部発振周波数設定ごとに行い、周波数可変幅切替信号により、ＶＣＯの発振周波数の下限または上限を狭め、そのときに正しくロックするかどうかをロック検出信号により確認する。そして、ＶＣＯバンド設定値に対して、ＶＣＯの選択を＋１（ＵＰ）あるいは−１（ＤＯＷＮ）させることで、適正なＶＣＯを選択する。
【０１６７】
なお、本発明は、一つの集積回路に複数のＶＣＯを集積化し、連続した広い周波数範囲をカバーするＰＬＬシンセサイザにおいて、必要とする周波数範囲にばらつきによりずれる分を加えた周波数範囲を連続して発振できるように各ＶＣＯの周波数を配置し、周波数と使うＶＣＯとの関係をＶＣＯの周波数のばらつきに合わせて変えるように構成することができる。
【０１６８】
また、本発明は、上記の構成において、そのＰＬＬがある周波数を選局するたびに、適切なＶＣＯを決めるように構成することができる。
【０１６９】
また、本発明は、上記の構成において、ＰＬＬシンセサイザのロック検出出力を確認することにより、適切なＶＣＯかどうかを確認するように構成することができる。
【０１７０】
また、本発明は、上記の構成において、ＰＬＬシンセサイザのプログラマブル分周器にセットするデータを変化させ、ＰＬＬがロックすることを確認することで、適切なＶＣＯかどうかを確認するように構成することができる。
【０１７１】
また、本発明は、上記の構成において、周波数可変幅を切り替えることができるＶＣＯを使い、周波数可変幅を狭くした状態で、ＰＬＬがロックすることを確認ことで、適切なＶＣＯかどうかを確認するように構成することができる。
【０１７２】
また、本発明は、上記の構成において、可変容量素子の一部を周波数制御電圧との接続を切り離す切り替え回路を有することで、周波数の可変範囲を周波数の高い側と、低い側との両方について狭くするように構成することができる。
【０１７３】
また、本発明は、上記の構成において、周波数可変幅を狭くするのに、周波数の高いほうと、周波数の低いほうのどちらか一方だけが狭くなるように構成することができる。
【０１７４】
また、本発明は、上記の構成において、ロックしない場合に、チューニング電圧（周波数制御電圧）を使い、正しいＶＣＯを選択するように構成することができる。
【０１７５】
また、本発明は、上記の構成において、ロック検出する場合だけ、ＰＬＬシンセサイザの比較周波数（基準周波数）を上げるように構成することができる。
【０１７６】
また、本発明は、上記の構成において、ＶＣＯのチューニング電圧（周波数制御電圧）がある範囲に入っているかを確認することにより、ＶＣＯが必要な周波数範囲をカバーしているかどうかを確認するように構成することができる。
【０１７７】
また、本発明は、上記構成において、ＶＣＯを選択する制御回路を、ＶＣＯを構成する集積回路とは別の集積回路に内蔵するように構成することができる。
【０１７８】
また、本発明は、上記の構成において、使用する周波数に対して、どのＶＣＯを割り当てるかという情報をメモリーに記憶しているように構成することができる。
【０１７９】
また、本発明は、上記の構成において、ＶＣＯの周波数可変範囲を確認するのに、ＰＬＬのロック検出出力信号を使うように構成することができる。
【０１８０】
また、本発明は、上記の構成において、ＶＣＯの周波数可変範囲から、演算により周波数とＶＣＯとの割り当てを決めるように構成することができる。
【０１８１】
また、本発明は、上記構成において、ＶＣＯの周波数可変範囲を一時的に狭くして、周波数とＶＣＯとの割り当てを決めるように構成することができる。
【０１８２】
また、本発明は、上記の構成において、ＰＬＬのロック信号を使ってＶＣＯの周波数可変範囲を確認するときにＰＬＬの比較周波数を上げるように構成することができる。
【０１８３】
また、本発明は、上記の構成において、使用する周波数に対して、どのＶＣＯを割り当てるかという情報をメモリーに記憶する作業を、本集積回路を使って生産する受信機の、工場での生産時に不揮発性メモリーに書き込むように構成することができる。
【０１８４】
また、本発明は、上記の構成において、使用する周波数に対して、どのＶＣＯを割り当てるかという情報をメモリーに記憶する作業を、本集積回路を使った受信機の電源オン時にメモリーに書き込むように構成することができる。
【０１８５】
また、本発明は、上記ＶＣＯとＰＬＬとを搭載した衛星放送受信用ダイレクトコンバージョン受信集積回路とすることができる。
【０１８６】
【発明の効果】
以上のように、本発明の集積回路は、それぞれに共通の周波数制御電圧が与えられ、該周波数制御電圧に応じてそれぞれ異なる周波数可変範囲のＶＣＯ出力を発振する複数のＶＣＯと、ＶＣＯ出力選択制御信号に基づいて前記複数のＶＣＯの中から１つのＶＣＯを選択するＶＣＯ出力選択器と、プログラマブル分周器により前記１つのＶＣＯ出力を分周した分周出力と、基準周波数としての比較周波数とに基づいて上記周波数制御電圧を生成するＰＬＬとを備え、隣り合うＶＣＯにおいて発振周波数が重なることによって可変周波数範囲同士が連続するように各周波数可変範囲を設定する構成である。
【０１８７】
これにより、ＩＣプロセスのばらつきにより周波数がばらついても、少ない個数のＶＣＯで広い周波数範囲をカバーできる。その結果、集積回路をいっそう小型化できるという効果を奏する。
【０１８８】
また、本発明の集積回路は、上記の構成に加えて、選局を行うＰＬＬで設定しようとしている周波数に対して最適なＶＣＯかどうかを、選局のたびに確認し、そのＶＣＯが不適切である場合は、別のＶＣＯを選択することで、必要なＶＣＯを決める構成である。
【０１８９】
これにより、上記の構成による効果に加えて、常に最適なＶＣＯを決めることができるという効果を奏する。
【０１９０】
また、本発明の集積回路は、上記の構成に加えて、ＰＬＬで設定しようとしている周波数に対して最適なＶＣＯかどうかを、ＰＬＬのロック検出出力がロックを示しているかどうかで判断する構成である。
【０１９１】
これにより、上記の構成による効果に加えて、ＰＬＬのロック検出出力はロジック出力であるため、簡単に判断ができるという効果を奏する。
【０１９２】
また、本発明の集積回路は、上記の構成に加えて、ロック検出出力を使ってＶＣＯの適否を確認する場合に、ＰＬＬのプログラマブル分周器にセットするデータを複数切り替えて、ある範囲でロックすることを確認することを構成である。
【０１９３】
これにより、上記の構成による効果に加えて、使用周波数が、ＶＣＯのカバー範囲ぎりぎりになっていることを検出し、排除することができるという効果を奏する。
【０１９４】
また、本発明の集積回路は、上記の構成に加えて、ＰＬＬで設定しようとしている周波数に対して最適なＶＣＯかどうかを確認するのに、ＶＣＯの周波数カバー範囲を一時的に狭くしたうえで、ＰＬＬがロックしているかどうかを確認する構成である。
【０１９５】
これにより、上記の構成による効果に加えて、１回のロック確認で、使用周波数に対してそのＶＣＯが適切かどうかを確認することができるという効果を奏する。
【０１９６】
また、本発明の集積回路は、上記の構成に加えて、上記ＶＣＯの可変容量素子の制御端子を周波数制御端子から切り離し、固定電圧に接続することで、周波数カバー範囲を一時的に狭くする構成である。
【０１９７】
これにより、上記の構成による効果に加えて、簡単に周波数可変範囲を狭くすることができるという効果を奏する。
【０１９８】
また、本発明の集積回路は、上記の構成に加えて、周波数可変範囲を狭くするのに、上限、下限のうちの片側だけを狭くする構成である。
【０１９９】
これにより、上記の構成による効果に加えて、より簡単な回路で周波数可変範囲を狭くすることができるという効果を奏する。
【０２００】
また、本発明の集積回路は、上記の構成に加えて、あるＶＣＯでロックしないことが分かった場合に、ロックしないＶＣＯの周波数制御端子の電圧と基準電圧との大小関係に応じて、実際に使うＶＣＯを決める構成である。
【０２０１】
これにより、上記の構成による効果に加えて、ロックの判定を１回行うことで、適切なＶＣＯを決めることができるため、使うＶＣＯの判定が短時間でできるという効果を奏する。
【０２０２】
また、本発明の集積回路は、上記の構成に加えて、ロック検出出力を使ってＶＣＯの適否を確認する場合に、ＰＬＬの比較周波数を通常使用状態より上げる構成である。
【０２０３】
これにより、上記の構成による効果に加えて、ロックに要する時間を短縮することができるという効果を奏する。
【０２０４】
また、本発明の集積回路は、上記の構成に加えて、ＰＬＬで設定しようとしている周波数に対して最適なＶＣＯかどうかを調べるために、ＶＣＯの制御電圧がある範囲に入っているかどうかで判断する構成である。
【０２０５】
これにより、上記の構成による効果に加えて、最適なＶＣＯかどうかが容易にわかるという効果を奏する。
【０２０６】
また、本発明の集積回路は、上記の構成に加えて、上記ＶＣＯを内蔵した高周波ＩＣと、上記高周波ＩＣとは別に、ＶＣＯを選択する制御回路を内蔵した制御ロジックＩＣとを備えた構成である。
【０２０７】
これにより、上記の構成による効果に加えて、一般的に面積あたりの価格が高い高周波ＩＣの面積を小さくすることができ、高周波ＩＣの価格を安くすることができる。また、高周波ＩＣと制御ロジックＩＣとの合計価格も安くすることができるという効果を奏する。
【０２０８】
また、本発明の集積回路は、上記の構成に加えて、各ＶＣＯがどの周波数可変範囲をカバーしているかをあらかじめ記憶するメモリーを備えた構成である。
【０２０９】
これにより、上記の構成による効果に加えて、選局に要する時間を短くすることができるという効果を奏する。
【０２１０】
また、本発明の集積回路は、上記の構成に加えて、ＶＣＯの周波数可変範囲を確認するのに、ＰＬＬのロック検出出力を使う構成である。
【０２１１】
これにより、上記の構成による効果に加えて、容易に制御回路を構成することができるという効果を奏する。
【０２１２】
また、本発明の集積回路は、上記の構成に加えて、ＶＣＯの周波数可変範囲から、演算により周波数とＶＣＯの割り当てを決める構成である。
【０２１３】
これにより、上記の構成による効果に加えて、ロジック回路だけで制御回路が構成できるという効果を奏する。
【０２１４】
また、本発明の集積回路は、上記の構成に加えて、周波数とＶＣＯの割り当てを決めるために、ＶＣＯの周波数可変範囲を一時的に狭くする構成である。
【０２１５】
これにより、上記の構成による効果に加えて、ＶＣＯの割り当てが精度良くできるという効果を奏する。
【０２１６】
また、本発明の集積回路は、上記の構成に加えて、ＰＬＬのロック信号を使ってＶＣＯの周波数可変範囲を確認するときに、ＰＬＬの比較周波数を上げる構成である。
【０２１７】
これにより、上記の構成による効果に加えて、短時間でＶＣＯの周波数可変範囲を確認することができるという効果を奏する。
【０２１８】
また、本発明の集積回路は、上記の構成に加え、使用する周波数に対してどのＶＣＯを割り当てるかという情報を上記メモリーに記憶する作業として、本集積回路を使って生産する受信機の、工場での生産時に上記メモリーとしての不揮発性メモリーに書き込む構成である。
【０２１９】
これにより、上記の構成による効果に加えて、受信機の通常動作時にはＶＣＯの周波数確認動作が不要になるという効果を奏する。
【０２２０】
また、本発明の集積回路は、上記の構成に加え、各ＶＣＯがどの周波数可変範囲をカバーしているかの情報を上記メモリーに記憶する作業として、本集積回路を使った受信機の電源オン時に上記メモリーに書き込む構成である。
【０２２１】
これにより、上記の構成による効果に加えて、受信機の通常動作時にはＶＣＯの周波数確認動作が不要になるという効果を奏する。
【０２２２】
また、本発明の受信装置は、上記集積回路を備えており、受信した信号の周波数を、特定の中間周波数に変換する際に必要となる局部発振信号を作り出すのに、上記集積回路に備えられているＶＣＯを用いる構成である。
【０２２３】
これにより、ＩＣプロセスのばらつきにより周波数がばらついても、少ない個数のＶＣＯで広い周波数範囲をカバーできる。その結果、集積回路をいっそう小型化でき、安価な高周波ＩＣが実現できるという効果を奏する。
【図面の簡単な説明】
【図１】  ばらつきに応じて使うＶＣＯを変える場合のＶＣＯの発振周波数可変範囲を示す説明図である。
【図２】  ＰＬＬシンセサイザの概略の構成例を示すブロック図である。
【図３】  ＶＣＯの構成例を示す回路図である。
【図４】  ＰＬＬの概略の構成例を示すブロック図である。
【図５】  ＶＣＯの周波数制御電圧と発振周波数との関係を示すグラフである。
【図６】  （ａ）ないし（ｋ）は、ＶＣＯを構成するＭＯＳ型可変容量素子の製造工程を示す説明図である。
【図７】  （ａ）ないし（ｋ）は、ＶＣＯを構成するＭＯＳ型可変容量素子の製造工程を示す説明図である。
【図８】  （ａ）ないし（ｍ）は、ＶＣＯを構成するインダクタの製造工程を示す説明図である。
【図９】  （ａ）ないし（ｍ）は、ＶＣＯを構成するインダクタの製造工程を示す説明図である。
【図１０】  周波数ｆａを出力する場合の発振周波数可変範囲との関係を示す説明図である。
【図１１】  周波数の余裕を確認する方法を示す説明図である。
【図１２】  ＶＣＯの選択処理を示すフローチャートである。
【図１３】  ＶＣＯを選択する様子を示す説明図である。
【図１４】  バンド分割とＶＣＯ発振周波数可変範囲を示す説明図である。
【図１５】  ＰＬＬシンセサイザの概略の構成例を示すブロック図である。
【図１６】  ＰＬＬシンセサイザの概略の構成例を示すブロック図である。
【図１７】  周波数の余裕を確認する方法を示す説明図である。
【図１８】  周波数可変範囲を狭くする切り替え機能を有するＶＣＯの構成例を示す回路図である。
【図１９】  周波数可変範囲を狭くする切り替え機能を有するＶＣＯの周波数制御電圧と発振周波数との関係を示すグラフである。
【図２０】  ＰＬＬシンセサイザの概略の構成例を示すブロック図である。
【図２１】  ＰＬＬシンセサイザの概略の構成例を示すブロック図である。
【図２２】  基準電圧発生回路の構成例を示す回路図である。
【図２３】  ＶＣＯの選択処理を示すフローチャートである。
【図２４】  周波数可変範囲を狭くする切り替え機能を有するＶＣＯの構成例を示す回路図である。
【図２５】  周波数可変範囲を狭くする切り替え機能を有するＶＣＯの周波数制御電圧と発振周波数との関係を示すグラフである。
【図２６】  ＰＬＬシンセサイザの概略の構成例を示すブロック図である。
【図２７】  ＰＬＬシンセサイザの概略の構成例を示すブロック図である。
【図２８】  ＶＣＯの選択処理を示すフローチャートである。
【図２９】  ＶＣＯを選択する様子を示す説明図である。
【図３０】  ＶＣＯを選択する様子を示す説明図である。
【図３１】  ＰＬＬシンセサイザの概略の構成例を示すブロック図である。
【図３２】  ＰＬＬシンセサイザの概略の構成例を示すブロック図である。
【図３３】  ＶＣＯの選択処理を示すフローチャートである。
【図３４】  バンド分割とＶＣＯ発振周波数可変範囲を示す説明図である。
【図３５】  バンド分割とＶＣＯ発振周波数可変範囲を示す説明図である。
【図３６】  ＰＬＬシンセサイザの概略の構成例を示すブロック図である。
【図３７】  ＶＣＯの周波数のばらつき抽出処理を示すフローチャートである。
【図３８】  ＶＣＯの下限周波数の抽出処理を示すフローチャートである。
【図３９】  バンド分割とＶＣＯ発振周波数可変範囲を示す説明図である。
【図４０】  バンド分割とＶＣＯ発振周波数可変範囲を示す説明図である。
【図４１】  ＰＬＬシンセサイザの概略の構成例を示すブロック図である。
【図４２】  ＶＣＯの周波数のばらつき抽出処理を示すフローチャートである。
【図４３】  ＶＣＯの下限周波数の抽出処理を示すフローチャートである。
【図４４】  ＶＣＯを選択する様子を示す説明図である。
【図４５】  ＶＣＯを選択する様子を示す説明図である。
【図４６】  受信装置の概略の構成例を示すブロック図である。
【符号の説明】
１    ＰＬＬシンセサイザ（集積回路）
２    高周波ＩＣ
３    コントロールロジックＩＣ
４    ＰＬＬ
５    インターフェース回路
６    ＶＣＯ出力選択器
７    ＶＣＯ選択コントローラ
８    ループフィルタ
１０    周波数選択コントローラ
３１    水晶発振子
３２    発振器
３３    １／Ｍ分周器
３４    位相検出器
３５    チャージポンプ
３６    ループフィルタ
３７    ＶＣＯ（ＶＣＯ）
３８    １／Ｎ分周器
３９    ロック検出器
４０    レギュレータ
４１    ｐ型シリコン基板
４２    ｎ型層
４３    ｐ型層
４４    絶縁膜
４５    ゲート絶縁膜
４６    導電膜
４７    ゲート電極
４８    層間絶縁膜
４９    ビア
５０    金属層
５１    配線層
６１    ｐ型シリコン基板
６２    ｎ型層
６３    絶縁膜
６４    第１金属層
６５    第１配線層
６６    絶縁膜
６７    ビア
６８    第２金属層
６９    第２配線層
７０    絶縁膜
７１    ビア
７２    第３金属層
７３    インダクタ部
８１    ゲイン可変高周波アンプ
８２    ミキサ
８３    ゲイン可変ベースバンドアンプ
８４    ローパスフィルタ
８５    ベースバンドアンプ
８６    ＰＬＬ
８７    水晶発振子
８８    制御ロジック
８９    ＶＣＯ切替制御回路
９０    ＶＣＯ出力切替器
９１    分周方式９０度移相器
１０１    ＰＬＬシンセサイザ
１０２    高周波ＩＣ
１０３    コントロールロジックＩＣ
１０４    ＰＬＬ
１０５    インターフェース回路
１０６    ＶＣＯ出力選択器
１０８    ループフィルタ
１１０    周波数選択コントローラ
１１１    ＶＣＯ周波数情報
Ｌａ、Ｌｂ  インダクタ
Ｑａ、Ｑｂ  トランジスタ
ＶＣａ、ＶＣｂ  可変容量素子
ＶＣＯ１、ＶＣＯ２、ＶＣＯ３、ＶＣＯ４    ＶＣＯ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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