(57)【特許請求の範囲】
【請求項１】
基板の第１主面側に形成された素子活性部に導電接続する第１の電極層と、前記基板の第２主面側に形成された第１導電型の低抵抗層に導電接続する第２の電極層と、前記素子活性部と前記低抵抗層との間に介在し、オン状態ではドリフト電流を縦方向に流すと共にオフ状態では空乏化する縦形ドリフト部と、前記縦形ドリフト部の周りで前記第１主面と前記低抵抗層との間に介在し、オフ状態では空乏化する耐圧構造部とを有し、前記縦形ドリフト部及び前記耐圧構造部が前記基板の厚み方向に配向する縦形第１導電型領域と前記基板の厚み方向に配向する縦形第２導電型領域とを交互に繰り返して接合して成る並列ｐｎ構造を有する半導体装置において、
前記耐圧構造部は、前記並列ｐｎ構造の前記第１主面側に接続する第１導電型の高抵抗層を有し、前記耐圧構造部の並列ｐｎ構造の長さが前記ドリフト部の並列ｐｎ構造の長さよりも短いことを特徴する半導体装置。
【請求項２】
請求項１において、前記高抵抗層が第１導電型と第２導電型の不純物の双方をドープして形成されていることを特徴する半導体装置。
【請求項３】
請求項１において、前記素子活性部の周りで前記縦形第２導電型領域に非接続で前記高抵抗層の主面側に形成された第２導電型のリングとを有することを特徴する半導体装置。
【請求項４】
請求項３において、前記第２導電型のリングが間隔をおいて複数形成されていることを特徴とする半導体装置。
【請求項５】
請求項１乃至請求項４のいずれか一項において、前記耐圧構造部の並列ｐｎ構造の長さは前記ドリフト部の並列ｐｎ構造の長さよりも前記第１主面側において短いことを特徴とする半導体装置。
【請求項６】
請求項１乃至請求項５のいずれか一項において、前記耐圧構造部の並列ｐｎ構造のｐｎ繰り返しピッチは前記縦形ドリフト部の並列ｐｎ構造のｐｎ繰り返しピッチよりも狭いことを特徴とする半導体装置。
【請求項７】
請求項１乃至請求項６のいずれか一項において、前記耐圧構造部の周囲に形成された第１導電型のチャネルストッパー領域を有することを特徴とする半導体装置。
【請求項８】
請求項７において、前記チャネルストッパー領域は第１導電型の側縁領域を介して前記低抵抗層に接続していることを特徴とする半導体装置。
【請求項９】
基板の第１主面側に形成された素子活性部に導電接続する第１の電極層と、前記基板の第２主面側に形成された第１導電型の低抵抗層に導電接続する第２の電極層と、前記素子活性部と前記低抵抗層との間に介在し、オン状態ではドリフト電流を縦方向に流すと共にオフ状態では空乏化する縦形ドリフト部と、前記縦形ドリフト部の周りで前記第１主面と前記低抵抗層との間に介在し、オフ状態では空乏化する耐圧構造部とを有し、前記縦形ドリフト部及び前記耐圧構造部が前記基板の厚み方向に配向する縦形第１導電型領域と前記基板の厚み方向に配向する縦形第２導電型領域とを交互に繰り返して接合して成る並列ｐｎ構造を有し、前記耐圧構造部は前記並列ｐｎ構造の主面側に接続する第１導電型の高抵抗層と前記素子活性部の周りで前記縦形第２導電型領域に非接続で前記高抵抗層の主面側に形成された第２導電型のリングとを有する半導体装置の製造方法であって、
第１導電型の低抵抗基体上の前記縦形ドリフト部及び前記耐圧構造部を形成すべき領域において、第１導電型高抵抗のエピタキシャル層を成長させた後、そのエピタキシャル層に離散的に配置した不純物導入窓を介して第２の導電型の不純物イオンを選択的に導入する工程を繰り返す第１の段階と、次いで、新たに第１導電型高抵抗のエピタキシャル層を成長させた後、前記耐圧構造部を形成すべき領域をマスクした状態で、前記縦形ドリフト部を形成すべき領域において第２の導電型の不純物イオンを離散的に配置した不純物導入窓を介して選択的に導入する工程を少なくとも１回行う第２の段階と、しかる後、熱処理を施して前記各エピタキシャル層に選択的に導入した前記不純物を熱拡散させて層違いの熱拡散領域同士を上下相互に接続し、前記並列ｐｎ構造を形成する第３の段階と、を有することを特徴とする半導体装置の製造方法。
【請求項１０】
基板の第１主面側に形成された素子活性部に導電接続する第１の電極層と、前記基板の第２主面側に形成された第１導電型の低抵抗層に導電接続する第２の電極層と、前記素子活性部と前記低抵抗層との間に介在し、オン状態ではドリフト電流を縦方向に流すと共にオフ状態では空乏化する縦形ドリフト部と、前記縦形ドリフト部の周りで前記第１主面と前記低抵抗層との間に介在し、オフ状態では空乏化する耐圧構造部とを有し、前記縦形ドリフト部及び前記耐圧構造部が前記基板の厚み方向に配向する縦形第１導電型領域と前記基板の厚み方向に配向する縦形第２導電型領域とを交互に繰り返して接合して成る並列ｐｎ構造を有し、前記耐圧構造部は前記並列ｐｎ構造の主面側に接続する第１導電型の高抵抗層と前記素子活性部の周りで前記縦形第２導電型領域に非接続で前記高抵抗層の主面側に形成された第２導電型のリングとを有する半導体装置の製造方法であって、
第１導電型の低抵抗基体上の前記縦形ドリフト部及び前記耐圧構造部を形成すべき領域において、第１導電型高抵抗のエピタキシャル層を成長させた後、そのエピタキシャル層に離散的に配置した不純物導入窓を介して第２の導電型の不純物イオンを選択的に導入する工程を繰り返す第１の段階と、次いで、新たに第１導電型高抵抗のエピタキシャル層を成長させた後、全面に第１の導電型の不純物イオンを導入してから、前記耐圧構造部を形成すべき領域での不純物導入窓のピッチと窓幅が前記縦形ドリフト部を形成すべき領域でのピッチと窓幅よりも狭いマスクを形成して第２の導電型の不純物イオンを選択的に導入する工程を少なくとも１回行う第２の段階と、しかる後、熱処理を施して前記各エピタキシャル層に選択的に導入した前記不純物を熱拡散させて層違いの熱拡散領域同士を上下相互に接続し、前記並列ｐｎ構造を形成する第３の段階と、を有することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＭＯＳＦＥＴ（絶縁ゲート型電界効果トランジスタ）、ＩＧＢＴ（伝導度変調型ＭＯＳＦＥＴ）、バイポーラトンラジスタ等の能動素子やダイオード等の受動素子に適用可能で高耐圧化と大電流容量化が両立する縦形パワー半導体装置及びその製造方法に関する。
【０００２】
基板の両面に電極部を備えてその基板の厚さ方向に電流を流す縦形ドリフト部を持つ縦形半導体装置においては、オン抵抗（電流容量）と耐圧との間にはトレードオフ関係が存在することから、縦形ドリフト部として、不純物濃度を高めたｎ型の縦形領域とｐ型の縦形領域とを基板の横方向へ交互に繰り返した並列ｐｎ構造を採用することが知られている。しかし、この並列ｐｎ構造の縦形ドリフト部では速く空乏化するものの、ドリフト部の周りの耐圧構造部では空乏層が外方向や基板深部へは拡がり難く、電界強度がシリコンの臨界電界強度に速く達し、耐圧構造部で耐圧が低下してしまうので、耐圧構造部にも並列ｐｎ構造を採用することが知られている。
【０００３】
図９は縦形ＭＯＳＦＥＴにおけるドリフト部及び素子外周部（耐圧構造部）を示す平面図、図１０は図９中のＡ−Ａ′線に沿って切断した状態を示す縦断面図、図１１は図９中のＢ−Ｂ′線に沿って切断した状態を示す縦断面図である。なお、図９ではドリフト部の１／４を斜線部分で示してある。
【０００４】
このｎチャネル縦形ＭＯＳＦＥＴは、裏側のドレイン電極１８が導電接触した低抵抗のｎ＋  ドレイン層（コンタクト層）１１の上に形成された第１の並列ｐｎ構造のドレイン・ドリフト部２２と、このドリフト部２２の表面層に選択的に形成された素子活性領域たる高不純物濃度のｐベース領域（ｐウェル，チャネル領域）１３ａと、そのｐベース領域１３ａ内の表面側に選択的に形成された高不純物濃度のｎ＋  ソース領域１４と、基板表面上にゲート絶縁膜１５を介して設けられたポリシリコン等のゲート電極層１６と、層間絶縁膜１９ａに開けたコンタクト孔を介してｐベース領域１３ａ及びｎ＋  ソース領域１４に跨って導電接触するソース電極１７とを有している。ウェル状のｐベース領域１３ａの中にｎ＋  ソース領域１４が浅く形成されており、２重拡散型ＭＯＳ部を構成している。なお、２６はｐ＋  コンタクト領域で、また、図示しない部分でゲート電極層１６の上に金属膜のゲート配線が導電接触している。
【０００５】
第１の並列ｐｎ構造のドレイン・ドリフト部２２は、基板の厚み方向に層状縦形のｎ型ドリフト電路領域２２ａと基板の厚み方向に層状縦形のｐ型仕切領域２２ｂとを交互に繰り返して接合した構造である。ｎ型のドリフト電路領域２２ａは、その上端がｐベース領域１３ａの挾間領域１２ｅに達し、その下端がｎ＋  ドレイン層１１に接している。また、ｐ型の仕切領域２２ｂは、その上端がｐベース領域１３ａのウェル底面に接し、その下端がｎ＋  ドレイン層１１に接している。
【０００６】
基板表面とｎ＋  ドレイン層１１との間で縦形ドリフト部２２の周りの耐圧構造部２０には、基板の厚さ方向に配向する層状縦形のｎ型領域２０ａと、基板の厚さ方向に配向する層状縦形のｐ型領域２０ｂとを交互に繰り返して接合して成る第２の並列ｐｎ構造が形成されている。耐圧構造部２０の第２の並列ｐｎ構造の表面上には、表面保護及び安定化のために、熱酸化膜又は燐シリカガラス（ＰＳＧ）から成る酸化膜（絶縁膜）２３が成膜されている。
【０００７】
耐圧構造部２０の表面側にはｐベース領域を取り囲むように多重のｐ型リング２０ｃが巡らされている。このｐ型リング２０ｃは第２の並列ｐｎ構造の多数のｐ型領域２０ｂと電気的に接続するものである。
【０００８】
ゲートをソースにショートし、ドレイン電位を正に高めていくと、ドリフト部２２の第１の並列ｐｎ構造は、ｎ型ドリフト電路領域２２ａがｎ＋  ドレイン層（コンタクト層）１１に導電接続していると共にｐ型の仕切領域２２ｂがｐベース領域１３ａに導電接続しているため、早期に空乏化し、ドリフト部２２から耐圧構造部２０へと空乏層が拡張する。ここで、ｐ型リング２０ｃがない場合、耐圧構造部２０の第２の並列ｐｎ構造のうち、一端がｐベース領域１３ａ又はドリフト部２２の仕切領域２２ｂに直接接続しているｐ型領域２０ｂｂ（図９のドリフト部２２からＹ方向の領域）ではＹ方向に空乏層が拡張するものの、一端がｐベース領域１３ａ又はドリフト部２２の仕切領域２２ｂに直接接続していないｐ型領域２０ｂａは電位浮遊状態でガードリングとしてのみ機能するために、ドリフト部２２から空乏層のＸ方向への拡張が弱く、臨界電界に達し易い。ところが、ｐ型リング２０ｃが存在すると、一端がｐベース領域１３ａ又はドリフト部２２の仕切領域２２ｂに直接接続していないｐ型領域２０ｂａはｐ型リング２０ｃを介して一端がｐベース領域１３ａ又はドリフト部２２の仕切領域２２ｂに直接接続しているｐ型領域２０ｂｂに電気的に接続されているため、ｐ型領域２０ｂａの電位浮遊状態が解消し、ｐ型領域２０ｂａはソース電位側に固定されるので、ｐ型領域２０ｂａでのｐｎ接合も確実に逆バイアスになり、空乏層がドリフト部２２からＸ方向へ拡張する。従って、高耐圧化を図ることができる。
【０００９】
【発明が解決しようとする課題】
しかしながら、図９乃至図１１に示す縦形ＭＯＳＦＥＴにあっては、次のような問題点があった。
【００１０】
即ち、並列ｐｎ構造はエピタキシャル層の成長と選択的イオン打ち込みとを繰り返した後熱拡散で形成するものであるから、耐圧構造部２０の並列ｐｎ構造はドリフト部２２の並列ｐｎ構造と同時に形成される。耐圧構造部２０の並列ｐｎ構造はドリフト部２２のオン抵抗の低減のために不純物濃度が高くなっているため、ｐ型領域２０ｂｂのｐ型リング２０ｃまでの距離に応じた電圧降下が少ないので、複数のｐ型リング２０ｃ間に相互電位差が現れ難く、耐圧構造部２０の表面電界が緩和され難くなる。耐圧構造部２０のｐ型領域２０ｂの幅がドレイン部２２の仕切領域２２ｂの幅よりも狭いと、抵抗断面の縮小によりｐ型領域２０ｂの距離に応じた電圧降下が現れるため、ｐ型領域２０ｂとｐ型リング２０ｃとの交差点の電位はある程度ドレイン部２２からの距離に応じた電位となるものの、ｐ型リング２０ｃの本数が増える。これでは、リング間隔を拡げざるを得ないため、耐圧構造部２０の占有面積の拡大を招き、集積化の障害になる。
【００１１】
そこで、上記問題点に鑑み、本発明の課題は、ドリフト部の周りの耐圧構造部が並列ｐｎ構造を有する半導体装置において、その耐圧構造部の占有面積の拡大を招かずに、耐圧構造部の表面電界を緩和でき、高耐圧化を図ることができる半導体装置及びその製造方法を提供することにある。
【００１２】
【課題を解決するための手段】
上記課題を解決するために、本発明に係る半導体装置の基本構造は、基板の第１主面側に形成された素子活性部に導電接続する第１の電極層と、基板の第２主面側に形成された第１導電型の低抵抗層に導電接続する第２の電極層と、素子活性部と低抵抗層との間に介在し、オン状態ではドリフト電流を縦方向に流すと共にオフ状態では空乏化する縦形ドリフト部と、縦形ドリフト部の周りで第１主面と低抵抗層との間に介在し、オフ状態では空乏化する耐圧構造部とを有し、縦形ドリフト部及び耐圧構造部が基板の厚み方向に配向する縦形第１導電型領域と基板の厚み方向に配向する縦形第２導電型領域とを交互に繰り返して接合して成る並列ｐｎ構造を有する。ここで、基板の第１主面側に形成された素子活性部とは、例えば縦型ＭＯＳＦＥＴの場合は第１主面側で反転層を形成するチャネル拡散層とソース領域を含むスイッチング部、バイポーラトランジスタの場合はエミッタ又はコレクタ領域を含むスイッチング部であり、ドリフト部の第１主面側の能動又は受動部分を指す。
【００１３】
そして、本発明においては、耐圧構造部が、並列ｐｎ構造の第１主面側に接続する第１導電型の高抵抗層を有し、耐圧構造部の並列ｐｎ構造の長さがドリフト部の並列ｐｎ構造の長さよりも短いことを特徴する。第１導電型の高抵抗層がない並列ｐｎ構造の場合に比して、表面電界を緩和できる。この高抵抗層は第１導電型と第２導電型の不純物の双方をドープして形成することができる。
【００１４】
また、本発明は、素子活性部の周りで縦形第２導電型領域に非接続で高抵抗層の主面側に形成された第２導電型のリングとを有することを特徴する。第２導電型のリングが耐圧構造部の縦形第２導電型領域に接続していないため、オフ状態の場合、耐圧構造部における縦形第２導電型領域の幅の広狭に拘わらず、第２導電型のリングには素子活性部又はドリフト部からの距離に応じた電圧降下が現れるので、耐圧構造部の表面電界が緩和される。
【００１５】
第２導電型のリングが間隔をおいて複数形成されている構造では、リング間隔を拡げずとも、耐圧構造部の表面電界を緩和できるので、耐圧構造部の占有面積を縮小でき、高集積化を図ることができる。
【００１６】
ここで、耐圧構造部の並列ｐｎ構造の長さはドリフト部の並列ｐｎ構造の長さよりも第１主面側において短いことが望ましい。
【００１７】
更に、耐圧構造部の並列ｐｎ構造のｐｎ繰り返しピッチを縦形ドリフト部の並列ｐｎ構造のｐｎ繰り返しピッチよりも狭くすることが望ましい。遮断瞬時では構造耐圧部での空乏層の拡張がドリフト部よりも早まり、ダイナミック・アバランシェ・ブレイクダウンが構造耐圧部では発生し難くなり、安定した耐圧の確保が可能である。
【００１８】
耐圧構造部の周囲には第１導電型のチャネルストッパー領域が形成されていることが望ましい。漏れ電流を低減できる。このチャネルストッパー領域は側縁領域を介して低抵抗層に接続していても良い。耐圧構造部の周囲が第２電極層の電位となるため、耐圧構造部の占有面積を縮小化でき、また素子耐圧の安定化を図ることができる。
【００１９】
次に、本発明は、基板の第１主面側に形成された素子活性部に導電接続する第１の電極層と、基板の第２主面側に形成された第１導電型の低抵抗層に導電接続する第２の電極層と、素子活性部と前記低抵抗層との間に介在し、オン状態ではドリフト電流を縦方向に流すと共にオフ状態では空乏化する縦形ドリフト部と、前記縦形ドリフト部の周りで第１主面と低抵抗層との間に介在し、オフ状態では空乏化する耐圧構造部とを有し、縦形ドリフト部及び耐圧構造部が基板の厚み方向に配向する縦形第１導電型領域と前記基板の厚み方向に配向する縦形第２導電型領域とを交互に繰り返して接合して成る並列ｐｎ構造を有し、耐圧構造部は並列ｐｎ構造の主面側に接続する第１導電型の高抵抗層と素子活性部の周りで縦形第２導電型領域に非接続で前記高抵抗層の主面側に形成された第２導電型のリングとを有する半導体装置の製造方法に関する。
【００２０】
この製造方法は、第１導電型の低抵抗基体上の縦形ドリフト部及び耐圧構造部を形成すべき領域において、第１導電型高抵抗のエピタキシャル層を成長させた後、そのエピタキシャル層に離散的に配置した不純物導入窓を介して第２の導電型の不純物イオンを選択的に導入する工程を繰り返す第１の段階と、次いで、新たに第１導電型高抵抗のエピタキシャル層を成長させた後、耐圧構造部を形成すべき領域をマスクした状態で、縦形ドリフト部を形成すべき領域において第２の導電型の不純物イオンを離散的に配置した不純物導入窓を介して選択的に導入する工程を少なくとも１回行う第２の段階と、しかる後、熱処理を施して各エピタキシャル層に選択的に導入した不純物を熱拡散させて層違いの熱拡散領域同士を上下相互に接続し、並列ｐｎ構造を形成する第３の段階と、を有することを特徴とする。なお、各エピタキシャル層毎の全面にイオン注入により第１導電型の不純物を導入し、形成される縦形のｎ型領域の不純物濃度を高め、縦形ドリフト部のオン抵抗の低減を図っても構わない。
【００２１】
このように、各エピタキシャル層に仕込んだ不純物を最後に熱拡散させて会合させ、縦形第１導電型領域と縦形第２導電型領域とを一気に形成するものであるから、並列ｐｎ構造の形成が容易であるが、第２の段階では耐圧構造部のエピタキシャル層がマスクで覆われているため、不純物イオンの導入が阻止されているので、耐圧構造部の並列ｐｎ構造の長さはドリフト部のそれに比して短くすることができ、耐圧構造部の並列ｐｎ構造の上に形成される第１導電型高抵抗のエピタキシャル層に第２導電型のリングを形成できる。ドリフト部及び耐圧構造部の並列ｐｎ構造が同じ長さの場合に比し、特段のプロセス追加を招かずに済む。
【００２２】
この製造方法においては、各エピタキシャル層毎の全面にイオン注入により第１導電型の不純物を導入する場合、上層側のエピタキシャル層での耐圧構造部では第１導電型の不純物導入を阻止するための専用のマスクの成膜及びその除去工程を必要とし、工程数の増加を招く。そこで、第２の段階としては、新たに第１導電型高抵抗のエピタキシャル層を成長させた後、全面に第１の導電型の不純物イオンを導入してから、耐圧構造部を形成すべき領域での不純物導入窓のピッチと窓幅が前記縦形ドリフト部を形成すべき領域でのピッチと窓幅よりも狭いマスクを形成して第２の導電型の不純物イオンを選択的に導入する工程を少なくとも１回行う方法を採用する。上層側のエピタキシャル層の耐圧構造部となるべき領域には、ドリフト部となるべき範囲での不純物導入窓のピッチ及び窓幅よりも狭いピッチ及び窓幅のマスクが覆われているので、熱拡散工程では、導入された分散的な狭限定領域の第２の不純物はその拡散により第１の不純物の拡散と混ざり合うことから、上層側のエピタキシャル層の耐圧構造部に当たる部分には第２導電型の領域が形成されず、略一様な第１導電型の高抵抗層が形成される。従って、第１導電型の不純物導入を阻止するための専用のマスクの成膜及びその除去工程を必要とせず、製造プロセスの簡略化と半導体装置の低コスト化を図ることができる。
【００２３】
【発明の実施の形態】
［実施例１］
図１は本発明の実施例１に係る縦形ＭＯＳＦＥＴ素子のチップを示す概略平面図、図２は図１中のＡ−Ａ′線に沿って切断した状態を示す縦断面図、図３は図１中のＢ−Ｂ′線に沿って切断した状態を示す縦断面図である。なお、図１ではドリフト部の１／４を斜線部分で示してある。
【００２４】
本例の縦形ＭＯＳＦＥＴは、裏側のドレイン電極１８が導電接触した低抵抗のｎ＋  ドレイン層（コンタクト層）１１の上に形成された第１の並列ｐｎ構造のドレイン・ドリフト部２２と、このドリフト部２２の表面層に選択的に形成された素子活性領域たる高不純物濃度のｐベース領域（ｐウェル）１３ａと、そのｐベース領域１３ａ内の表面側に選択的に形成された高不純物濃度のｎ＋  ソース領域１４と、基板表面上にゲート絶縁膜１５を介して設けられたポリシリコン等のゲート電極層１６と、層間絶縁膜１９ａに開けたコンタクト孔を介してｐベース領域１３ａ及びｎ＋  ソース領域１４に跨って導電接触するソース電極１７とを有している。ウェル状のｐベース領域１３ａの中にｎ＋  ソース領域１４が浅く形成されており、２重拡散型ＭＯＳ部を構成している。なお、２６はｐ＋  コンタクト領域で、また、図示しない部分でゲート電極層１６の上に金属膜のゲート配線が導電接触している。
【００２５】
第１の並列ｐｎ構造のドレイン・ドリフト部２２は、基板の厚み方向に層状縦形のｎ型ドリフト電路領域２２ａと基板の厚み方向に層状縦形のｐ型仕切領域２２ｂとを交互に繰り返して接合した構造である。ｎ型のドリフト電路領域２２ａは、その上端がｐベース領域１３の挾間領域１２ｅに達し、その下端がｎ＋  ドレイン層１１に接している。また、ｐ型の仕切領域２２ｂは、その上端がｐベース領域１３ａのウェル底面に接し、その下端がｎ＋  ドレイン層１１に接している。
【００２６】
縦形ドリフト部２２の周りの耐圧構造部１２０は、基板の厚さ方向に配向する層状縦形のｎ型領域１２０ａと、基板の厚さ方向に配向する層状縦形のｐ型領域１２０ｂとを交互に繰り返して接合して成る第２の並列ｐｎ構造を有している。この耐圧構造部１２０の第２の並列ｐｎ構造の長さ（基板厚方向の長さ）は縦形ドリフト部２２の第１の並列ｐｎ構造のそれよりも短くなっている。また本例の場合、耐圧構造部１２０の第２の並列ｐｎ構造の繰り返しピッチは縦形ドリフト部２２の第１の並列ｐｎ構造の繰り返しピッチと同じである。耐圧構造部１２０のうち、第２の並列ｐｎ構造の主面側にはｎ型の高抵抗層１２２が形成されている。そして、ｐベース領域１３ａの周りには複数のｐ型リング１２４ａ〜１２４ｅが形成されている。各ｐ型リング１２４ａ〜１２４ｅは第２の並列ｐｎ構造のｐ型領域１２０ｂに非接続で高抵抗層１２２の主面側に形成されており、図１に示すように、平面ｙ方向ではｐ型領域１２０ｂに直交し、平面ｘ方向ではｐ型領域１２０ｂに平行している。
【００２７】
耐圧構造部１２０の周りにはｎ型側縁領域１２６が形成されており、ｎ型側縁領域１２６の主面側にはｎ＋  のチャネルストッパー領域１２８が形成されている。なお、耐圧構造部１２０の主面上には、表面保護及び安定化のために、熱酸化膜又は燐シリカガラス（ＰＳＧ）から成る酸化膜（絶縁膜）２３が成膜されている。
【００２８】
このように、複数のｐ型リング１２４ａ〜１２４ｅが耐圧構造部１２０の第２の並列ｐｎ構造のｐ型領域１２０ｂに直接接続していないため、オフ状態では、ｐ型リング１２４ａ〜１２４ｅにはｐベース領域１３ａ又はドリフト部２２からの距離に応じた電圧降下が現れるので、耐圧構造部１２０の表面電界が緩和される。また、耐圧構造部１２０の占有面積を縮小でき、高集積化を図ることができる。
【００２９】
また、チャネルストッパー領域１２０が形成されているため、漏れ電流を低減できる。このチャネルストッパー領域１２０は側縁領域１２６を介してｎ＋  ドレイン層１１に接続されているため、耐圧構造部１２０の周囲がドレイン電圧となるため、耐圧構造部１２０の占有面積を縮小化でき、また素子耐圧の安定化を図ることができる。また、遮断瞬時では構造耐圧部１２０での空乏層の拡張がドリフト部２２よりも早まり、ダイナミック・アバランシェ・ブレイクダウンが耐圧構造部１２０では発生し難くなり、安定した耐圧の確保が可能である。
【００３０】
なお、本例ではｐ型リング１２４ａ〜１２４ｅの表面が酸化膜２３で覆われているが、ｐ型リング１２４ａ〜１２４ｅに接続してフィールドプレートが形成されていても耐圧を保持することができる。
【００３１】
［実施例２］
図４は本発明の実施例２に係る縦形ＭＯＳＦＥＴを示す部分縦断面図である。本例の実施例１と異なる点は、耐圧構造部２２０の第２の並列ｐｎ構造の繰り返しピッチが縦形ドリフト部２２の第１の並列ｐｎ構造の繰り返しピッチよりも狭いところにある。第２の並列ｐｎ構造のｐ型領域２２０ｂが幅狭になっても、ｐ型リング１２４ａ〜１２４ｅを幅狭に合わせる必要がなく、それらの間隔を自由に設計できる。また、遮断瞬時では構造耐圧部２２０での空乏層の拡張がドリフト部２２よりも早まり、ダイナミック・アバランシェ・ブレイクダウンが耐圧構造部２２０では発生し難くなり、安定した耐圧の確保が可能である。
【００３２】
［実施例３］
図５は本発明の実施例３に係る縦形ＭＯＳＦＥＴを示す部分縦断面図である。
【００３３】
本例と実施例１との違いは、ドリフト部２２２の第１の並列ｐｎ構造の上端側にも高抵抗層１２２が形成されており、ｐベース領域１３ａにはｐ型仕切領域２２ｂが接続していないと共に、ｎ型ドリフト電路領域２２ａもｐベース領域１３の挾間領域１２ｅに接続していないところにある。従って、ドリフト部２２２の第１の並列ｐｎ構造の上端と耐圧構造部１２０の第２の並列ｐｎ構造の上端とが斉一している。
【００３４】
本例の場合、実施例１及び２の場合に比し、並列ｐｎ構造を形成する際のエピタキシャル層の成長回数とイオン注入回数を減らすことができ、低コスト化を図ることができる。勿論、従来のＭＯＳＦＥＴに比べ、同じ耐圧クラスで十分に低いオン抵抗を得ることができる。なお、本例においても、実施例２と同様に、耐圧構造部１２０の第２の並列ｐｎ構造の繰り返しピッチをドリフト部２２の第１の並列ｐｎ構造の繰り返しピッチよりも狭くしても、同様の効果を得ることができる。
【００３５】
［実施例４］
図６（ａ）〜（ｇ）は本発明の実施例１の製造方法を示す工程断面図である。
【００３６】
まず、図６（ａ）に示す如く、ｎ＋  ドレイン層１１となるべきｎ型の低抵抗半導体基体の上に第１層目のｎ型高抵抗のエピタキシャル層３０ａを成長させる。
【００３７】
次いで、図６（ｂ）に示す如く、イオン注入法によりｎ型の不純物となる燐イオン３１を注入し、エピタキシャル層３０ａの表面下に燐原子３２を導入する。
【００３８】
次いで、図６（ｃ）に示す如く、エピタキシャル層３０ａの表面に、フォトリソグラフィーによりドリフト部２２及びその耐圧構造部１２０となるべき範囲で同一ピッチの不純物導入窓３３ａが開けられたレジストマスク３３を形成した後、イオン注入法によりｐ型の不純物となるホウ素イオン３４を注入し、エピタキシャル層３０ａの表面下にホウ素原子３５を選択的に導入する。なお、燐イオン３１の注入工程とホウ素イオン３４の注入工程はどちらを先にしても構わない。また、エピタキシャル層３０ａが高不純物濃度である場合は、その逆導電型のホウ素イオン３４の選択的導入だけで良い。
【００３９】
次いで、レジストマスク３３を除去した後、図６（ｄ）に示す如く、第１層目のエピタキシャル層３０ａの上に第２層目のｎ型高抵抗のエピタキシャル層３０ｂを成長させて、上記と同様な不純物導入工程を施し、更に、第３層目のｎ型高抵抗のエピタキシャル層３０ｃを成長させる。なお、要求される耐圧クラスに応じて、エピタキシャル層の成長工程と不純物導入工程とを交互に繰り返す。この後、ドリフト部２２となるべき範囲を窓開けしたレジストマスク３６で覆い、イオン注入法によりｎ型の不純物となる燐イオン３１を注入し、エピタキシャル層３０ｃのドリフト部２２となるべき表面下に燐原子３２を導入する。
【００４０】
次いで、図６（ｅ）に示す如く、レジストマスク３６の外、フォトリソグラフィーによりドリフト部２２となるべき範囲で同一ピッチの不純物導入窓３３ａが開けられたレジストマスク３３を形成した後、イオン注入法によりｐ型の不純物となるホウ素イオン３４を注入し、エピタキシャル層３０ｃの表面下にホウ素原子３５を選択的に導入する。
【００４１】
次いで、レジストマスク３６及びレジストマスク３３を除去した後、図６（ｆ）に示す如く、第４層目のｎ型高抵抗のエピタキシャル層３０ｄを成長させる。
【００４２】
しかる後、図６（ｇ）に示す如く、熱処理によってエピタキシャル層３０ａ〜３０ｄに導入されて仕込まれた燐元素３２とホウ素元素３５を同時に一斉熱拡散させて、各拡散中心から拡散する拡散単位領域を上下相互に接続させ、ドリフト部２２におけるｎ型のドリフト電路領域２２ａとｐ型の仕切領域２２ｂ並びに耐圧構造部１２０のｎ型領域１２０ａとｐ型領域１２０ｂとを同時に形成する。これらの縦形領域は拡散単位領域の相互連結で形成されたものであるから、熱拡散が十分であればｐｎ接合は略平坦面として観察できるが、拡散中心を最大濃度部として濃度分布を呈している。なお、並列ｐｎ構造のｐｎ接合は平坦面である必要もないことから、凹であっても構わない。
【００４３】
第３層目のエピタキシャル層３０ｃの耐圧構造部１２０となるべき領域にはレジストマスク３６が覆われていたので、不純物導入がなく、第４層目のエピタキシャル層３０ｄの耐圧構造部１２０に当たる部分がｎ型の高抵抗層１２２として残る。この後、第４層目のエピタキシャル層３０ｃ又はその上層の成長させたエピタキシャル層に通常のプロセスによりｐベース領域１３ａ及びｐ型リング１２４ａ〜１２４ｅを同時に形成し、２重拡散型ＭＯＳＦＥＴを完成する。
【００４４】
このように、各エピタキシャル層３０ａ〜３０ｄに仕込んだ不純物を最後に熱拡散させて会合させて並列ｐｎ構造を形成することができるが、耐圧構造部１２０のエピタキシャル層３０ｃがレジストマスク３６で覆われていたため、不純物イオンの導入が阻止されているので、耐圧構造部１２０の並列ｐｎ構造の長さはドリフト部２２のそれに比して短くすることができ、エピタキシャル層３０ｃにｐ型リング１２４ａ〜１２４ｅをｐベース領域１３ａと同時に形成できる。ドリフト部２２及び耐圧構造部１２０の並列ｐｎ構造が同じ長さの場合に比し、特段のプロセス追加を招かずに済み、低コスト化を図ることができる。
【００４５】
なお、実施例２のように、耐圧構造部２２０の第２の並列ｐｎ構造の繰り返しピッチが縦形ドリフト部２２の第１の並列ｐｎ構造の繰り返しピッチよりも狭い構造を得るためには、図６（ｃ）に示すレジストマスク３３を、ドリフト部２２となるべき範囲での不純物導入窓のピッチ及び窓幅よりも耐圧構造部２２０となるべき範囲での不純物導入窓３３ｃのピッチ及び窓幅を狭くする。
【００４６】
［実施例５］
図７（ａ）〜（ｇ）は本発明の実施例１に係る別の製造方法を示す工程断面図である。
【００４７】
本例においては、（ａ）〜（ｃ）の工程を繰り返すところまでは実施例４と同じである。次いで、レジストマスク３３を除去した後、図７（ｄ）に示す如く、第１層目のエピタキシャル層３０ａの上に第２層目のｎ型高抵抗のエピタキシャル層３０ｂを成長させて、上記と同様な不純物導入工程を施し、更に、第３層目のｎ型高抵抗のエピタキシャル層３０ｃを成長させる。なお、要求される耐圧クラスに応じて、エピタキシャル層の成長工程と不純物導入工程とを交互に繰り返す。この後、イオン注入法によりｎ型の不純物となる燐イオン３１を全面注入し、エピタキシャル層３０ｃの表面下に燐原子３２を導入する。
【００４８】
次いで、図７（ｅ）に示す如く、ドリフト部２２となるべき範囲での不純物導入窓３３ｂのピッチ及び窓幅よりも耐圧構造部１２０となるべき範囲での不純物導入窓３３ｃのピッチ及び窓幅が狭いレジストマスク３３′をフォトリソグラフィーにより形成した後、イオン注入法によりｐ型の不純物となるホウ素イオン３４を注入し、エピタキシャル層３０ｃの表面下にホウ素原子３５を選択的に導入する。
【００４９】
次いで、レジストマスク３３′を除去した後、図７（ｆ）に示す如く、第４層目のｎ型高抵抗のエピタキシャル層３０ｄを成長させる。
【００５０】
しかる後、図７（ｇ）に示す如く、熱処理によってエピタキシャル層３０ａ〜３０ｄに導入されて仕込まれた燐元素３２とホウ素元素３５を同時に一斉熱拡散させて、各拡散中心から拡散する拡散単位領域を上下相互に接続させ、ドリフト部２２におけるｎ型のドリフト電路領域２２ａとｐ型の仕切領域２２ｂ並びに耐圧構造部１２０のｎ型領域１２０ａとｐ型領域１２０ｂとを同時に形成する。これらの縦形領域は拡散単位領域の相互連結で形成されたものであるから、熱拡散が十分であればｐｎ接合は略平坦面として観察できるが、拡散中心を最大濃度部として濃度分布を呈している。なお、並列ｐｎ構造のｐｎ接合は平坦面である必要もないことから、凹であっても構わない。
【００５１】
第３層目のエピタキシャル層３０ｃの耐圧構造部１２０となるべき領域には、ドリフト部２２となるべき範囲での不純物導入窓３３ｂのピッチ及び窓幅よりも狭いピッチ及び窓幅のレジストマスク３６が覆われていたので、熱拡散工程では、導入された分散的な狭限定領域のホウ素原子３５はその拡散により燐元素３２の拡散と混ざり合うことから、第４層目のエピタキシャル層３０ｄの耐圧構造部１２０に当たる部分にはｐ型領域が形成されず、略一様なｎ型の高抵抗層１２２が形成される。従って、実施例５における図６（ｄ）のような、燐イオン３１の導入を阻止するための専用のレジストマスク３６の成膜及びその除去工程を間挿する必要がなく、製造プロセスの簡略化と半導体装置の低コスト化を図ることができる。
【００５２】
なお、この後、第４層目のエピタキシャル層３０ｃ又はその上層の成長させたエピタキシャル層に通常のプロセスによりｐベース領域１３ａ及びｐ型リング１２４ａ〜１２４ｅを同時に形成し、２重拡散型ＭＯＳＦＥＴを完成する。
【００５３】
［実施例６］
図８（ａ）〜（ｅ）は本発明の実施例３の製造方法を示す工程断面図である。
【００５４】
本例においては、（ａ）〜（ｃ）の工程を繰り返すところまでは実施例４と同じである。なお、要求される耐圧クラスに応じて、エピタキシャル層の成長工程と不純物導入工程とを交互に繰り返す。次いで、レジストマスク３３を除去した後、図７（ｄ）に示す如く、第１層目のエピタキシャル層３０ａの上に第２層目のｎ型高抵抗のエピタキシャル層３０ｂを成長させる。
【００５５】
しかる後、図８（ｅ）に示す如く、熱処理によってエピタキシャル層３０ａ〜３０ｄに導入されて仕込まれた燐元素３２とホウ素元素３５を同時に一斉熱拡散させて、各拡散中心から拡散する拡散単位領域を上下相互に接続させ、ドリフト部２２２におけるｎ型のドリフト電路領域２２ａとｐ型の仕切領域２２ｂ並びに耐圧構造部１２０のｎ型領域１２０ａとｐ型領域１２０ｂとを同時に形成する。これらの縦形領域は拡散単位領域の相互連結で形成されたものであるから、熱拡散が十分であればｐｎ接合は略平坦面として観察できるが、拡散中心を最大濃度部として濃度分布を呈している。なお、並列ｐｎ構造のｐｎ接合は平坦面である必要もないことから、凹であっても構わない。この後、通常のプロセスによりｐベース領域１３ａ及びｐ型リング１２４ａ〜１２４ｅを同時に形成し、２重拡散型ＭＯＳＦＥＴを完成する。本例の場合、並列ｐｎ構造を形成する際のエピタキシャル層の成長回数とイオン注入回数を減らすことができ、低コスト化を図ることができる。
【００５６】
以上説明したように、本発明においては、耐圧構造部が、並列ｐｎ構造の第１主面側に接続する第１導電型の高抵抗層を有し、耐圧構造部の並列ｐｎ構造の長さがドリフト部の並列ｐｎ構造の長さよりも短いことを特徴する。第１導電型の高抵抗層がない並列ｐｎ構造の場合に比して、表面電界を緩和できる。また、素子活性部の周りで縦形第２導電型領域に非接続で高抵抗層の主面側に形成された第２導電型のリングとを有することを特徴する。第２導電型のリングが耐圧構造部の縦形第２導電型領域に接続していないため、オフ状態の場合、耐圧構造部における縦形第２導電型領域の幅の広狭に拘わらず、第２導電型のリングには素子活性部又はドリフト部からの距離に応じた電圧降下が現れるので、耐圧構造部の表面電界が緩和される。
【００５７】
第２導電型のリングが間隔をおいて複数形成されている構造では、リング間隔を拡げずとも、耐圧構造部の表面電界を緩和できるので、耐圧構造部の占有面積を縮小でき、高集積化を図ることができる。
【００５８】
また、本発明の製造方法において、第２の段階では耐圧構造部のエピタキシャル層がマスクで覆われているため、不純物イオンの導入が阻止されているので、耐圧構造部の並列ｐｎ構造の長さはドリフト部のそれに比して短くすることができ、耐圧構造部の並列ｐｎ構造の上に形成される第１導電型高抵抗のエピタキシャル層に第２導電型のリングを形成できる。ドリフト部及び耐圧構造部の並列ｐｎ構造が同じ長さの場合に比し、特段のプロセス追加を招かずに済む。
【図面の簡単な説明】
【図１】本発明の実施例１に係る縦形ＭＯＳＦＥＴ素子のチップを示す概略平面図である。
【図２】図１中のＡ−Ａ′線に沿って切断した状態を示す縦断面図である。
【図３】図１中のＢ−Ｂ′線に沿って切断した状態を示す縦断面図である。
【図４】本発明の実施例２に係る縦形ＭＯＳＦＥＴを示す部分縦断面図である。
【図５】本発明の実施例３に係る縦形ＭＯＳＦＥＴを示す部分縦断面図である。
【図６】（ａ）〜（ｇ）は本発明の実施例１の製造方法を示す工程断面図である。
【図７】（ａ）〜（ｇ）は本発明の実施例１の別の製造方法を示す工程断面図である。
【図８】（ａ）〜（ｅ）は本発明の実施例３の製造方法を示す工程断面図である。
【図９】縦形ＭＯＳＦＥＴにおけるドリフト部及び素子外周部（耐圧構造部）を示す平面図である。
【図１０】図９中のＡ−Ａ′線に沿って切断した状態を示す縦断面図である。
【図１１】図９中のＢ−Ｂ′線に沿って切断した状態を示す縦断面図である。
【符号の説明】
１１…ｎ＋  ドレイン層（コンタクト層）
１２ｅ…ｐベース領域の挾間領域
１３ａ…ｐベース領域（ｐウェル）
１４…ｎ＋  ソース領域
１５…ゲート絶縁膜
１６…ゲート電極層
１７…ソース電極
１８…ドレイン電極
１９ａ…層間絶縁膜
２２，２２２…ドレイン・ドリフト部
２２ａ…層状縦形のｎ型ドリフト電路領域
２２ｂ…層状縦形のｐ型仕切領域
２３…酸化膜（絶縁膜）
２６…ｐ＋  コンタクト領域
３０ａ〜３０ｅ…ｎ型高抵抗のエピタキシャル層
３１…燐イオン
３２…燐原子
３３ａ〜３３ｃ…不純物導入窓
３３，３３′，３６…レジストマスク
３４…ホウ素イオン
３５…ホウ素原子
１２０，２２０…耐圧構造部
１２０ａ，２２０ａ…層状縦形のｎ型領域
１２０ｂ，２２０ｂ…層状縦形のｐ型領域
１２２…ｎ型の高抵抗層
１２４ａ〜１２４ｅ…ｐ型リング
１２６…ｎ型側縁領域
１２８…ｎ＋  のチャネルストッパー領域
【図１】
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【図２】
0003731520.tif 000003
【図３】
0003731520.tif 000004
【図４】
0003731520.tif 000005
【図５】
0003731520.tif 000006
【図６】
0003731520.tif 000007
【図７】
0003731520.tif 000008
【図８】
0003731520.tif 000009
【図９】
0003731520.tif 000010
【図１０】
0003731520.tif 000011
【図１１】
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