(57)【特許請求の範囲】
【請求項１】
第１導電形式の第１半導体層と、当該第１半導体層の上に積層された第２導電形式の第２半導体層と、当該第２半導体層の上面に選択的に形成された第１導電形式の第３半導体層と、を有する半導体基体を備え、前記半導体基体には、その上主面に沿って溝が選択的に形成されており、当該溝は実質的にストライプ状に配列された複数の溝部を含んでおり、かつ前記溝は前記上主面から前記第１半導体層にまで達するように形成されており、前記第２半導体層と前記第３半導体層は、隣合う前記溝部に挟まれた前記上主面に選択的に露出しており、前記溝には、当該溝の内壁を覆うように形成されたゲート絶縁膜を挟んで、ゲート電極が埋め込まれており、前記上主面に選択的に露出する前記第２および第３半導体層の双方に電気的に接続され、前記ゲート電極とは絶縁された第１主電極と、前記半導体基体の下主面に電気的に接続された第２主電極と、を更に備える絶縁ゲート型半導体装置において、
前記第３半導体層と前記第２半導体層との境界面と前記溝との交線上の点の中で、第２半導体層の前記上主面への露出面から最も遠い点までの距離として規定される最大距離Ｌｍａｘが、前記第２半導体層と前記第３半導体層との接合部に固有のビルト・イン・ポテンシャルＶｐｎ、前記第１主電極と前記第２主電極との間に当該装置の定格電流に相当する大きさの主電流を通電したときに、前記第３半導体層の直下の前記第２半導体層を流れる電流の密度Ｊｐｒ、および前記第３半導体層の直下における前記第２半導体層の比抵抗ρpnに対して、Ｖｐｎ＞Ｊｐｒ×ρpn×Ｌｍａｘで与えられるように、前記第３半導体層の形状が設定されていることを特徴とする絶縁ゲート型半導体装置。
【請求項２】
第１導電形式の第１半導体層と、当該第１半導体層の上に積層された第２導電形式の第２半導体層と、当該第２半導体層の上面に選択的に形成された第１導電形式の第３半導体層と、を有する半導体基体を備え、前記半導体基体には、その上主面に沿って溝が選択的に形成されており、当該溝は実質的にストライプ状に配列された複数の溝部を含んでおり、かつ前記溝は前記上主面から前記第１半導体層にまで達するように形成されており、前記第２半導体層と前記第３半導体層は、隣合う前記溝部に挟まれた前記上主面に選択的に露出しており、前記溝には、当該溝の内壁を覆うように形成されたゲート絶縁膜を挟んで、ゲート電極が埋め込まれており、前記上主面に選択的に露出する前記第２および第３半導体層の双方に電気的に接続され、前記ゲート電極とは絶縁された第１主電極と、前記半導体基体の下主面に電気的に接続された第２主電極と、を更に備える絶縁ゲート型半導体装置において、
前記第３半導体層と前記第２半導体層との境界面と前記溝との交線上の点の中で、第２半導体層の前記上主面への露出面から最も遠い点までの距離として規定される最大距離Ｌｍａｘが、前記第２半導体層と前記第３半導体層との接合部に固有のビルト・イン・ポテンシャルＶｐｎ、前記第１主電極と前記第２主電極との間に当該装置の定格電流に相当する大きさの主電流を通電したときに、前記第３半導体層の直下の前記第２半導体層を流れる電流の密度Ｊｐｒ、前記第１主電極と前記第２主電極との間に短絡負荷を接続したときの主電流の大きさと定格電流との比率ｎ、および前記第３半導体層の直下における前記第２半導体層の比抵抗ρpnに対して、Ｖｐｎ＞ｎ×Ｊｐｒ×ρpn×Ｌｍａｘで与えられるように、前記第３半導体層の形状が設定されていることを特徴とする絶縁ゲート型半導体装置。
【請求項３】
第１導電形式の第１半導体層と、当該第１半導体層の上に積層された第２導電形式の第２半導体層と、当該第２半導体層の上面に選択的に形成された第１導電形式の第３半導体層と、を有する半導体基体を備え、前記半導体基体には、その上主面に沿って溝が選択的に形成されており、当該溝は実質的にストライプ状に配列された複数の溝部を含んでおり、かつ前記溝は前記上主面から前記第１半導体層にまで達するように形成されており、前記第２半導体層と前記第３半導体層は、隣合う前記溝部に挟まれた前記上主面に選択的に露出しており、前記溝には、当該溝の内壁を覆うように形成されたゲート絶縁膜を挟んで、ゲート電極が埋め込まれており、前記上主面に選択的に露出する前記第２および第３半導体層の双方に電気的に接続され、前記ゲート電極とは絶縁された第１主電極と、前記半導体基体の下主面に電気的に接続された第２主電極と、を更に備える絶縁ゲート型半導体装置において、
前記第１主電極と前記第２主電極の間を流れる主電流の大きさを、所定の制限電流値を超えないように制限する過電流保護手段を更に備え、
前記第３半導体層と前記第２半導体層との境界面と前記溝との交線上の点の中で、第２半導体層の前記上主面への露出面から最も遠い点までの距離として規定される最大距離Ｌｍａｘが、前記第２半導体層と前記第３半導体層との接合部に固有のビルト・イン・ポテンシャルＶｐｎ、前記第１主電極と前記第２主電極との間に当該装置の定格電流に相当する大きさの主電流を通電したときに、前記第３半導体層の直下の前記第２半導体層を流れる電流の密度Ｊｐｒ、前記所定の制限電流値と前記定格電流との比率ｍ、および前記第３半導体層の直下における前記第２半導体層の比抵抗ρpnに対して、Ｖｐｎ＞ｍ×Ｊｐｒ×ρpn×Ｌｍａｘで与えられるように、前記第３半導体層の形状が設定されていることを特徴とする絶縁ゲート型半導体装置。
【請求項４】
請求項３に記載の絶縁ゲート型半導体装置において、
各々が前記複数の溝部の一つを有する複数の絶縁ゲート型半導体素子が前記半導体基体に配列されており、
絶縁ゲート型半導体装置は、当該装置の主電流の大きさまたは前記半導体基体の温度を検出するセンシング手段をさらに備え、当該センシング手段が前記複数の絶縁ゲート型半導体素子の中の複数個を有することを特徴とする絶縁ゲート型半導体装置。
【請求項５】
請求項３に記載の絶縁ゲート型半導体装置において、
各々が前記複数の溝部の一つを有するとともに互いに同一構造の複数の絶縁ゲート型半導体素子が前記半導体基体にその主面に沿って実質的にストライプ状に等間隔に配列されており、
前記第１主電極は、前記複数の絶縁ゲート型半導体素子へ前記半導体基体の前記上主面において接続されており、
前記絶縁ゲート型半導体装置は、
前記半導体基体の外部に設けられ、前記絶縁ゲート型半導体装置と外部の装置との間の電気的接続を行うための外部電極と、
一端が前記第１主電極に接続されるとともに他端が前記外部電極に接続され、そのことによって前記第１主電極と前記外部電極とを電気的に結合する複数の配線と、を更に備え、
前記複数の絶縁ゲート型半導体素子が前記上主面に占める領域を略均等に仮想的に分割してなる複数の単位領域の各１毎に前記複数の配線の各１が接続されていることを特徴とする絶縁ゲート型半導体装置。
【請求項６】
請求項５に記載の絶縁ゲート型半導体装置において、前記単位領域の面積が２ｍｍ2 〜４ｍｍ2 の範囲であることを特徴とする絶縁ゲート型半導体装置。
【請求項７】
請求項３に記載の絶縁ゲート型半導体装置において、
前記半導体基体には複数の絶縁ゲート型半導体素子が配設されており、
当該複数の絶縁ゲート型半導体素子が、各１毎に前記複数の溝部の各１を有するとともに、前記上主面および下主面に沿って実質的に直線的なストライプ状に配列されており、
前記絶縁ゲート型半導体装置は、
前記半導体基体の外部に設けられ、前記絶縁ゲート型半導体装置と外部の装置との間の電気的接続を行うための外部電極と、
一端が前記第１主電極に接続されるとともに他端が前記外部電極に接続され、それによって前記第１主電極と前記外部電極とを電気的に接続する配線と、をさらに備え、
前記配線は、当該配線の方向と前記絶縁ゲート型半導体素子の方向とが２０゜〜１６０゜の範囲の角度をもって交差するように前記第１主電極に接続されていることを特徴とする絶縁ゲート型半導体装置。
【請求項８】
第１導電形式の第１半導体層と、当該第１半導体層の上に積層された第２導電形式の第２半導体層と、当該第２半導体層の上面に選択的に形成された第１導電形式の第３半導体層と、を有する半導体基体を備え、前記半導体基体には、その上主面に沿って実質的にストライプ状に配列された複数の溝が、前記上主面から前記第１半導体層にまで達するように形成されており、前記第２半導体層と前記第３半導体層は、隣合う前記溝に挟まれた前記上主面に選択的に露出しており、前記溝には、当該溝の内壁を覆うように形成されたゲート絶縁膜を挟んで、ゲート電極が埋め込まれており、前記上主面に選択的に露出する前記第２および第３半導体層の双方に電気的に接続され、前記ゲート電極とは絶縁された第１主電極と、前記半導体基体の下主面に電気的に接続された第２主電極と、を更に備える絶縁ゲート型半導体装置において、
前記第１主電極と前記第２主電極の間を流れる主電流の大きさを、所定の制限電流値を超えないように制限する過電流保護手段を更に備え、
前記第３半導体層と前記第２半導体層との境界面と前記溝との交線上の点の中で、第２半導体層の前記上主面への露出面から最も遠い点までの距離として規定される最大距離Ｌｍａｘが、前記第２半導体層と前記第３半導体層との接合部に固有のビルト・イン・ポテンシャルＶｐｎ、前記第１主電極と前記第２主電極との間に当該装置の定格電流に相当する大きさの主電流を通電したときに、前記第３半導体層の直下の前記第２半導体層を流れる電流の密度Ｊｐｒ、前記所定の制限電流値と前記定格電流との比率ｍ、および前記第３半導体層の直下における前記第２半導体層の比抵抗ρpnに対して、Ｖｐｎ＞ｍ×Ｊｐｒ×ρpn×Ｌｍａｘで与えられるように、前記第３半導体層の形状が設定されており、
各々が前記複数の溝部の一つを有する複数の絶縁ゲート型半導体素子が前記半導体基体に配列されており、
前記複数の絶縁ゲート型半導体素子の各１は、直線状ないし滑らかな曲線状に形成されており、それにしたがい、前記複数の絶縁ゲート型半導体素子に属する前記複数の溝の各々は対応する前記絶縁ゲート型半導体素子に沿って直線状ないし滑らかな曲線状に形成されているとともに、他の絶縁ゲート型半導体素子に属する溝とは交差しないように形成されていることを特徴とする絶縁ゲート型半導体装置。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
この発明は、トレンチ・ゲートを有する絶縁ゲート型半導体装置に関する。
【０００２】
【従来の技術】
絶縁ゲート型半導体装置は、ｐ型およびｎ型の半導体層が交互に接合され、両端の半導体層には主電流が流れる主電極が電気的に接続され、少なくとも１つの半導体層には、電場を印加することによってチャンネルを形成するためのゲート電極が絶縁膜を介して接続された構造の半導体装置である。この絶縁ゲート型半導体装置では、ゲート電極に印加される電圧によって、２つの主電極の間を流れる電流すなわち主電流が制御される。ＭＯＳトランジスタ、および絶縁ゲート型バイポーラトランジスタ（Insulated Gate Bipolar Transistor ：以下、ＩＧＢＴと略記する）は、その代表例である。
【０００３】
電力用のＩＧＢＴでは、多数のＩＧＢＴ素子（以下、ユニットセルと呼称する）が並列接続された構造が一般的である。また、電力用のＭＯＳトランジスタにおいても同様である。また、その中でも、トレンチ・ゲートを有する絶縁ゲート型半導体装置、すなわちゲート電極が半導体基板の上面に形成された溝（トレンチ）の中に埋め込まれた構造を有する装置は、微細化が容易であるため集積度を高めることができる、製造工程が簡略であるなどの利点を備える優れた装置として注目を集めている。以下に、トレンチ・ゲートを有する従来の絶縁ゲート型半導体装置の２つの例について説明する。
【０００４】
＜第１の従来例＞
はじめに、ＵＳＰ４７６７７２２号公報に開示されるトレンチゲートを有するＭＯＳトランジスタ（以下、ＵＭＯＳと略記する）を取り上げる。図４０は、この装置の正面断面図である。この図４０には、１つのユニットセルの断面が描かれている。このＵＭＯＳ４０では、高濃度のＮ型不純物を含むＮ+  型半導体層１を構成する半導体基板の上に、低濃度のＮ型不純物を含んだＮ-  半導体層４が形成されており、更に、このＮ-  半導体層４の上にＰ型の不純物を拡散することによりＰベース層５が形成されている。更に、Ｐベース層５の上主面には、高濃度のＮ型不純物を選択的に拡散することによって、Ｎ+  エミッタ層６が選択的に形成されている。これらの４つの半導体層によって平板状の半導体基体２０が構成される。この半導体基体２０の上主面の中の、Ｎ+  エミッタ層６が露出する部分から深部に向かって溝７が形成されている。この溝７は、Ｎ+  エミッタ層６およびＰベース層５を貫通し、Ｎ-  半導体層４にまで達している。したがって、溝７の側面は、Ｎ+  エミッタ層６、Ｐベース層５、およびＮ-  半導体層４の上面部分に隣接する。
【０００５】
溝７の内壁面にはゲート絶縁膜９が形成されており、このゲート絶縁膜９の内側には、ポリシリコンで構成されるゲート電極１０が埋め込まれている。したがって、ゲート電極１０は、ゲート絶縁膜９を挟んで、Ｎ+  エミッタ層６、Ｐベース層５、およびＮ-  半導体層４の上面部分に対向している。ゲート電極１０に電圧が印加されることによって、Ｐベース層５にＮチャネルが形成される。すなわち、ゲート電極１０に対向するＰベース層５の領域が、チャネル領域８として機能する。半導体基体２０の下主面、すなわちＮ+  型半導体層１の下主面にはドレイン電極１３が形成されている。一方、半導体基体２０の上主面の中の、Ｎ+  エミッタ層６が露出する部分の一部領域と、Ｐベース層５が露出する部分とに跨って、ソース電極１２が形成されている。
【０００６】
図４１は、図４０に示したＵＭＯＳ４０の平面図である。この図４１には、ソース電極１２を除去したＵＭＯＳ４０の上主面、すなわち半導体基体２０の上主面が描かれている。図４１に示すように、ゲート電極１０は格子状に形成されており、Ｎ+  エミッタ層６は、この矩形のゲート電極１０に隣接した矩形の環状に半導体基体２０の上主面に露出している。さらに、Ｐベース層５は、環状のＮ+  エミッタ層６に包囲される矩形領域において半導体基体２０の上主面に露出している。図４１には、さらに、ソース電極１２が半導体基体２０の上主面と接触する領域の輪郭を点線で示している。すなわち、ソース電極１２は、矩形領域に露出するＰベース層５の全面と、その周囲に隣接するＮ+  エミッタ層６の一部とに電気的に接続されている。
【０００７】
このＵＭＯＳ４０を使用するには、まず、外部電源を接続することによって、ドレイン電極１３とソース電極１２の間に正方向にドレイン電圧ＶDSを印加する。この状態で、ゲート電極１０とソース電極１２の間に正方向に所定のゲート閾電圧ＶGS(th)を超えるゲート電圧ＶGSを印加する（すなわち、ゲートをオンする）と、Ｐ型のＰベース層５の一部であるＰ型のチャネル領域８が、Ｎ型へと反転することにより、チャネル領域８にＮ型のチャネルが形成される。このチャネルによってＰベース層５とＮ-  半導体層４の間が導通する。その結果、ドレイン電極１３からソース電極１２へと主電流が流れる。すなわち、ＵＭＯＳ４０が導通する。このときの、ドレイン電極１３とソース電極１２の間の抵抗は、オン抵抗Ｒ0Nと呼ばれる。ＵＭＯＳ４０の導通時の損失を低減するために、オン抵抗Ｒ0Nはできるだけ低いことが望ましい。
【０００８】
つぎに、ゲート電圧ＶGSをゼロあるいはマイナス（逆バイアス）の値に戻す（すなわち、ゲートをオフする）と、チャネル領域８に形成されたチャネルは消滅し、チャネル領域８は本来のＰ型の導電形式へ復帰する。その結果、Ｐベース層５とＮ-  半導体層４の間は遮断されるので、主電流は流れなくなる。すなわち、ＵＭＯＳ４０は非導通となる。
【０００９】
＜第２の従来例＞
つぎに、もう一つの従来装置の例を示す。図４２は、ＵＳＰ４９９４８７１号公報に開示されるトレンチゲートを有するＩＧＢＴ（以下に、ＵＭＯＳ−ＩＧＢＴと略記する）の部分断面斜視図である。この図４２には、３個のユニットセルが描かれている。このＵＭＯＳ−ＩＧＢＴ８０では、高濃度のＰ型不純物を含むＰ+  コレクタ層６２を構成する半導体基板の上に、高濃度のＮ型不純物を含んだＮ+  バッファ層６３が形成されており、更に、このＮ+  バッファ層６３の上に、低濃度のＮ型不純物を含んだＮ-  半導体層６４が形成されている。また、このＮ-  半導体層６４の上にはＰ型の不純物を拡散することによりＰベース層６５が形成されており、更に、Ｐベース層６５の上主面には、高濃度のＮ型不純物を選択的に拡散することによって、Ｎ+  エミッタ層６６がストライプ状に形成されている。すなわち、Ｎ+  エミッタ層６６とＰベース層６５は半導体基体６０の上主面に、交互にストライプ状に露出する。これらの５つの半導体層によって平板状の半導体基体６０が構成されている。
【００１０】
この半導体基体６０の上主面には、溝６７が形成されている。溝６７は、ストライプ状に形成され、しかもストライプ状のＮ+  エミッタ層６６と直交する方向に配列している。溝６７は、ＵＭＯＳ４０の溝７と同様に、半導体基体６０の上主面からＮ+  エミッタ層６６およびＰベース層６５を貫通し、Ｎ-  半導体層６４にまで達している。溝６７の内壁面には、ゲート絶縁膜６９が形成されており、その内側にはゲート電極７０が埋め込まれている。ゲート電極７０に対向し、しかもＮ+  エミッタ層６６とＮ-  半導体層６４とに挟まれたＰベース層６５の領域が、チャネル領域６８として機能する。
【００１１】
半導体基体６０の下主面、すなわちＰ+  コレクタ層６２の下主面にはコレクタ電極７３が形成されている。一方、半導体基体６０の上主面の中の、Ｎ+  エミッタ層６６が露出する部分と、Ｐベース層５が露出する部分とに、エミッタ電極７２が形成されている。
【００１２】
このＵＭＯＳ−ＩＧＢＴ８０を使用するには、まず、外部電源を接続することによって、コレクタ電極７３とエミッタ電極７２との間に正方向にコレクタ電圧ＶCEを印加する。この状態で、ゲート電極７０とエミッタ電極７２の間に正方向に、所定のゲート閾電圧ＶGE(th)を超えるゲート電圧ＶGEを印加する（すなわち、ゲートをオンする）と、Ｐ型のチャネル領域６８が、Ｎ型へと反転することにより、チャネル領域６８にＮ型のチャネルが形成される。エミッタ電極７２からＮ+  エミッタ層６６を経由した電子がＮ-  半導体層６４へ注入される。この注入された電子により、Ｐ+  コレクタ層６２とＮ-  半導体層６４（Ｎ+  バッファ層６３を含む）との間が順バイアスされるので、Ｐ+  コレクタ層６２からＮ-半導体層６４へとホールが注入される。その結果、Ｎ-  半導体層６４の抵抗が大幅に低下するので、コレクタ電極７３からエミッタ電極７２へと大きな主電流が流れる。このときの、コレクタ電極７３とエミッタ電極７２の間に発生する電圧は、オン電圧ＶCE(sat)  と呼ばれる。オン電圧ＶCE(sat)  を抵抗に換算したものが、前述のオン抵抗Ｒ0Nである。ＵＭＯＳ−ＩＧＢＴ８０の導通時の損失を低減するために、オン電圧ＶCE(sat)  またはオン抵抗Ｒ0Nはできるだけ低いことが望ましい。このようにＩＧＢＴは、Ｐ+  コレクタ層６２からのホールの注入によって、Ｎ-  半導体層６４の抵抗を下げるように構成されている。
【００１３】
つぎに、ゲート電圧ＶGEをゼロあるいはマイナス（逆バイアス）の値に戻す（ゲートをオフする）と、チャネル領域６８に形成されたチャネルは消滅し、チャネル領域８は本来のＰ型の導電形式へ復帰する。その結果、エミッタ電極７２からの電子の注入が止まるので、Ｐ+  コレクタ層６２からのホールの注入も停止する。その後、Ｎ-  半導体層６４（およびＮ+  バッファ層６３）に溜まっていた電子とホールは、それぞれコレクタ電極７３およびエミッタ電極７２へと回収されるか、または互いに再結合する。このとき、電子の減少よりもホールの減少が遅いので、このホールがエミッタ電極７２へと回収されるまでに流れる電流が、いわゆる「テール電流」をもたらす。ＵＭＯＳ−ＩＧＢＴでは、ＵＭＯＳと異なり、エミッタ電極７２からのホールの注入が重要な役割を果たしている。
【００１４】
【発明が解決しようとする課題】
ところで、ＵＭＯＳあるいはＵＭＯＳ−ＩＧＢＴでは、オン電圧ＶCE(sat)  を低減するためには、ユニットセルを縮小すること、すなわち微細化することが一般に有効であるといわれている。しかしながら、第１の従来例では、ソース電極１２とＮ+  エミッタ層６との間の電気的接触を確実に実現するためには、Ｎ+エミッタ層６の環状の露出面が、ある一定以上の幅をもつ必要がある。なぜならば、ソース電極１２と半導体基体２０の上主面との接触面を、環状のＮ+  エミッタ層６の内側部分を覆うように精度よく位置合わせを行うことに一定の限界があるために、いわゆる冗長設計を要するからである。
【００１５】
一方、第２の従来例では、ストライプ状のＮ+  エミッタ層６６とストライプ状のゲート電極７０とが直交するように配設されているので、エミッタ電極７２と半導体基体６０の上主面との接触面の位置がずれていても、Ｎ+  エミッタ層６６およびＰベース層６５とエミッタ電極７２との間の電気的接触が保証される。このため、第１の従来例において必要な冗長設計を必要としないので、微細化が行い易いという利点がある。しかしながら、第２の従来例では、ストライプ状のＮ+  エミッタ層６６がゲート電極７０と直交するので、Ｎ+  エミッタ層６がゲート電極１０に沿って形成されている第１の従来例とは異なり、Ｐベース層６５が半導体基体６０の上主面に露出する部分において、Ｎ+  エミッタ層６６はゲート電極７０に対向しない。すなわち、ゲート電極７０に沿って、チャネル領域６８は連続的には形成されておらず、Ｐベース層６５が露出する部分において中断する。このため、第２の従来例では、第１の従来例に比べて、チャネル領域６８の幅が短くなっている。このことは、オン電圧ＶCE(sat)  を高めるように作用する。すなわち、第２の従来例では、微細化は実現するものの、そのことがオン電圧ＶCE(sat)  の低減には効果的に結びつかないという問題点がある。
【００１６】
また、第１、第２の従来例のいずれにおいても、ユニット・セルの微細化をある程度以上に進めると、逆にオン電圧ＶCE(sat)  は上昇するという問題点がある。これは、微細化に伴って、主電流の主要な経路であるＮ+  エミッタ層６（Ｎ+  エミッタ層６６）とソース電極１２（エミッタ電極７２）とのコンタクト面積（接触面積）が過小となり、その結果これらの間のコンタクト抵抗が増大するからである。このコンタクト抵抗の増大はオン電圧ＶCE(sat)  （オン抵抗Ｒ0N）の増大をもたらす。
【００１７】
また、微細化に伴って、Ｐベース層５（Ｐベース層６５）とソース電極１２（エミッタ電極７２）との間のコンタクト面積も過小となる。このことは、ＵＭＯＳ−ＩＧＢＴ、ＵＭＯＳのいずれにおいても、寄生トランジスタの導通を誘引する。図４２に示すように、ＵＭＯＳ−ＩＧＢＴ８０には、Ｎ+  エミッタ層６６、Ｐベース層６５、およびＮ-  半導体層６４とによって、寄生的にバイポーラ・トランジスタが形成されている。この寄生トランジスタは、Ｎ-  半導体層６４の電位がＰベース層６５とＮ+  エミッタ層６６の間のビルトイン・ポテンシャルを超えると導通する。この寄生トランジスタは、ＵＭＯＳ−ＩＧＢＴ８０の中に存在する本来のトランジスタと共にサイリスタを寄生的に構成する。このため、寄生トランジスタが一旦導通すると、この寄生サイリスタがトリガされる。その結果、ＵＭＯＳ−ＩＧＢＴ８０はもはや、ゲート電極７０に印加するゲート電圧ＶGEによって主電流を制御することができなくなる。すなわち、主電流はゲート電圧ＶGEとは無関係に流れ続ける。このため、寄生トランジスタを導通させるとＵＭＯＳ−ＩＧＢＴ８０を破壊に至らしめる。このことはＩＧＢＴ一般に共通する。
【００１８】
さらに、ＵＭＯＳについても同様である。図４０に示すように、ＵＭＯＳ４０には、Ｎ+  エミッタ層６、Ｐベース層５、およびＮ-  半導体層４によってバイポーラ・トランジスタが寄生的に形成されている。この寄生トランジスタは、Ｎ-  半導体層４の電位がＰベース層５とＮ+  エミッタ層６の間のビルトイン・ポテンシャルを超えると導通する。この寄生トランジスタが導通すると、もはや、ゲート電極１０に印加するゲート電圧ＶGEによって主電流を制御することができなくなる。このため、寄生トランジスタを導通させるとＵＭＯＳ４０を破壊に至らしめる。このことはＵＭＯＳ一般に共通する。
【００１９】
Ｐベース層６５とエミッタ電極７２との間のコンタクト面積が過度に減少すると、これらの間のコンタクト抵抗が上昇するので、Ｐベース層６５の電位がＮ+エミッタ層６６の電位を超え易くなる。すなわち、寄生トランジスタが導通し易くなる。すなわち、ＵＭＯＳ−ＩＧＢＴ、ＵＭＯＳでは、過度に微細化を進めると、オン電圧ＶCE(sat)  の低減効果が期待できないと同時に、装置の破壊耐量（例えば、寄生トランジスタの導通を回避しつつ流し得る主電流の上限値の大きさによって評価することができる）が低下するという問題点がある。
【００２０】
第２の従来例であるＵＭＯＳ−ＩＧＢＴ８０では、寄生トランジスタの導通に起因する破壊を生じ難くするために、コレクタ電極７３の接触面積全体に占めるＮ+  エミッタ層６６との接触面積の割合を、４０％以下に抑えている。しかしながらこのことは、ＵＭＯＳ−ＩＧＢＴ８０ではＮ+  エミッタ層６６がゲート電極７０に直交するストライプ状であるために、チャネル領域６８の低下を伴う。その結果、オン電圧ＶCE(sat)  の増加がもたらされる。すなわち、従来の装置において、コレクタ電極７３との接触面積のＮ+  エミッタ層６６とＰベース層６５との間での配分を調整するだけでは、オン電圧ＶCE(sat)  の低減と破壊耐量の向上とを両立的に実現することは期待できない。
【００２１】
また、ＵＭＯＳ−ＩＧＢＴ８０を例として、破壊耐量について定量的な評価を行うと、わずか１２Ａ／ｃｍ2  であるという結果が得られる。このことは、コレクタ電極７３の接触面積全体に占めるＮ+  エミッタ層６６との接触面積の割合を４０％以下に抑えてもなお、寄生トランジスタの導通による破壊を防止するには不十分であることを示している。以下に、この評価の手順を示す。
【００２２】
図４３にＵＭＯＳ−ＩＧＢＴ８０の平面図を示す。この図４３には、エミッタ電極７２を除去したＵＭＯＳ−ＩＧＢＴ８０の上主面、すなわち半導体基体６０の上主面が描かれている。図４３に示すように、ユニット・セル幅Ｗｃｅｌ、ゲート電極７０の間隔すなわちトレンチ間隔Ｗｔ、Ｎ+  エミッタ層６６のストライプ幅Ｗｎ、およびＰベース層６５のストライプ幅Ｗｐをそれぞれ定義する。さらに、Ｎ+  エミッタ層６６とＰベース層６５との境界面と溝６７との交線上の点の中で、Ｐベース層６５の露出面から最も遠い点までの距離として最大距離Ｌｍａｘを定義する。この最大距離Ｌｍａｘは、Ｎ+  エミッタ層６６の直下のＰベース層６５における横方向抵抗を規定する一要因となる。ＵＭＯＳ−ＩＧＢＴ８０では、最大距離Ｌｍａｘは、ストライプ幅Ｗｎの半分に相当する。
【００２３】
また、最大距離Ｌｍａｘを規定する経路に沿ったＰベース層６５の電気抵抗Ｒｐｎを定義する。この電気抵抗Ｒｐｎは、Ｐベース層６５の深さ方向の比抵抗ρ（Ｌ、Ｄ、Ｗ）を、深さ方向Ｄ、幅方向Ｗ（図４３）に積分したものを、さらに長さ方向Ｌ（図４３）に沿ってゼロから最大距離Ｌｍａｘまで積分したものに相当する。すなわち、電気抵抗Ｒ0  ｐｎは、数１で与えられる。
【００２４】
【数１】
0003788958.tif 000002
【００２５】
幅方向Ｗに沿った単位幅当たりの電気抵抗および比抵抗を、それぞれＲｐｎ、ρ（Ｌ、Ｄ）で表現すると、電気抵抗Ｒｐｎは、数２で与えられる。
【００２６】
【数２】
0003788958.tif 000003
【００２７】
更に、比抵抗ρ（Ｌ、Ｄ）の深さＤ方向の積分値を比抵抗ρpnで表現すると、電気抵抗Ｒｐｎは、数３で与えられる。
【００２８】
【数３】
0003788958.tif 000004
【００２９】
したがって、電気抵抗Ｒｐｎは、数４で与えられる。
【００３０】
【数４】
0003788958.tif 000005
【００３１】
Ｎ+  エミッタ層６６の直下のＰベース層６５におけるホール電流密度Ｊｐは、Ｐベース層６５とＮ+  エミッタ層６６との接合部に、比抵抗ρpn、および最大距離Ｌｍａｘで決まる電圧を生じる。この電圧が、この接合部に固有のビルト・イン・ポテンシャルＶｐｎを超えると、寄生トランジスタが導通する。このため、寄生トランジスタの導通を避けるためには、電流密度Ｊｐは、数５で与えられる条件を満たす必要がある。
【００３２】
【数５】
0003788958.tif 000006
【００３３】
比抵抗ρpnは、ゲート閾電圧ＶGE(th)を規定するので、電力用半導体素子ではほぼ一定の値に設定されている。ゲート閾電圧ＶGE(th)は、通常１Ｖ〜５Ｖの範囲に設定されるので、Ｐベース層６５における不純物濃度は、概ね１×１０16〜１×１０17ｃｍ-3である。この濃度範囲では、比抵抗ρpnは５０Ωｃｍ〜０．５Ωｃｍの範囲で不純物濃度に反比例する。
【００３４】
ゲート閾電圧ＶGE(th)を代表的な値である４Ｖに選ぶと、比抵抗ρpnの値は、数６で与えられる。
【００３５】
【数６】
0003788958.tif 000007
【００３６】
ＵＭＯＳ−ＩＧＢＴ８０では、上述のように、コレクタ電極７３の接触面積全体に占めるＮ+  エミッタ層６６との接触面積の割合を、４０％以下に抑えている。このことは、ストライプ幅Ｗｎとストライプ幅Ｗｐの比率が、数７で与えられることに相当する。
【００３７】
【数７】
0003788958.tif 000008
【００３８】
代表的で妥当な値として、ストライプ幅Ｗｎに１２μｍ、ストライプ幅Ｗｐに１８μｍ、さらに、トレンチ間隔Ｗｔに３μｍをそれぞれ与え、ビルト・イン・ポテンシャルＶｐｎに代表的な０．６Ｖを与えると、寄生トランジスタを導通することなく流すことのできる電流密度Ｊｐの大きさは、数８で与えられる。
【００３９】
【数８】
0003788958.tif 000009
【００４０】
この電流密度Ｊｐで与えられる電流がユニット・セルを流れる。装置を流れる主電流（コレクタ電流）の中で、Ｐベース層６５を流れるホール電流が占める割合は、０．３程度である。このため、寄生トランジスタを導通することなく装置に流し得る主電流の大きさＪは、数９で与えられる。
【００４１】
【数９】
0003788958.tif 000010
【００４２】
すなわち、ＵＭＯＳ−ＩＧＢＴ８０では、寄生トランジスタの導通を避けつつ流し得る主電流の大きさは、わずかに１２Ａ／ｃｍ2  である。大電力用ＩＧＢＴの定格電流は、５０〜２００Ａ／ｃｍ2  であるので、このＵＭＯＳ−ＩＧＢＴ８０はそのままの構成では、大電力用として使用することができない。
【００４３】
また、ＵＭＯＳ−ＩＧＢＴ８０では、半導体基体６０に溝６７が形成されることによって、半導体基体６０の内部に欠陥を生じるという問題点がある。このことは、ＵＭＯＳ４０においても同様である。図４４に、この欠陥の様子を示す。この図４４は、ＵＭＯＳ４０の正面断面図であり、この断面をＳＥＭ（走査型電子顕微鏡）を用いて得られた像をもとに欠陥が描かれている。ＵＭＯＳ−ＩＧＢＴ８０についても同様の欠陥が観察される。図４４に示すように、溝７同士に挟まれた半導体基体２０の部分に欠陥１５が観察される。この欠陥１５は、溝７の開口部を起点として、半導体基体２０上主面に４５゜に傾斜した面に沿って発生している。すなわち、欠陥１５は半導体基体２０の＜１１１＞面に沿って発生したものと考えられる。また、溝７の底部からは欠陥が発生していないのは、この底部が比較的丸みを帯びているためであると考えられる。
【００４４】
この欠陥１５は、ＵＭＯＳでは実用上の問題を生起しないが、ＵＭＯＳ−ＩＧＢＴでは、オン電圧ＶCE(sat)  の上昇をもたらす。まぜなら、欠陥１５がＮ-  半導体層６４に到達すると、Ｎ-  半導体層６４が劣化する。ＵＭＯＳ−ＩＧＢＴではバイポーラ・バイポーラトランジスタが重要な役割を果たしているので、Ｎ-  半導体層６４の劣化が進行すると、オン電圧ＶCE(sat)  が上昇する。すなわち、従来のＵＭＯＳ−ＩＧＢＴでは、溝６７に起因する欠陥によってもオン電圧ＶCE(sat)  の低減が阻害されるという問題点があった。
【００４５】
また、電力用のＵＭＯＳ、ＵＭＯＳ−ＩＧＢＴでは、過度の温度上昇の防止、あるいは過電流を抑える目的で、これらをセンシングするためのセンス領域が、半導体基体６０の上主面にしばしば設置される。図４５は、ＵＭＯＳ−ＩＧＢＴ８０におけるこのセンス領域の近傍を示す平面図である。図４５には、エミッタ電極７２を除去したＵＭＯＳ−ＩＧＢＴ８０の上主面、すなわち半導体基体６０の上主面が描かれている。図４５に示すように、半導体基体６０の上主面には、ユニット・セル７６が配列されたセル領域７７に加えて、センスパッド７９およびセンス領域７８が形成されている。センス領域７８は、１本のユニット・セルで構成されている。このため、ユニット・セルの微細化を進めると、センス領域７８で検出し得る信号が過小となるので、センシング機能が十分に果たし得ない。すなわち、センシング機能を維持したままで、オン電圧ＶCE(sat)  を低減することが困難であるという問題点があった。
【００４６】
また、ＵＭＯＳ４０、ＵＭＯＳ−ＩＧＢＴ８０では、ユニット・セルの微細化を進めることによって、素子そのもののオン電圧ＶCE(sat)  の低減が実現されたとしても、エミッタ電極７２等と外部の電極とを電気的に接続し、主電流の経路となるワイヤに発生する電圧降下のために、そのことが装置全体としてのオン電圧ＶCE(sat)  の低減には十分には生かされないという問題点があった。
【００４７】
また、ＵＭＯＳ４０では、溝７が格子状に形成されているので、溝７において十字「＋」型に交差する部分が存在する。この十字型の交差部分では、ゲート電極１０の埋め込みが円滑に行い難いという問題点があった。また、ＵＭＯＳ−ＩＧＢＴ８０のように、溝７がストライプ状に形成されている装置においても、ストライプの端部などにおいては、Ｔ字「Ｔ」型、あるいはＬ字「Ｌ」型に交差する部分が存在する。これらのＴ字型、Ｌ字型の交差部分においても同様に、ゲート電極７０の埋め込みが困難である。すなわち、従来のＵＭＯＳ、ＵＭＯＳ−ＩＧＢＴでは、ゲート電極１０、７０の埋め込みが容易でないという問題点があった。この問題は、ユニット・セルの微細化が進むほど深刻である。
【００４８】
以上のように、従来のＵＭＯＳ、ＵＭＯＳ−ＩＧＢＴでは、オン電圧（オン抵抗）の低減を阻害する要因があり、また破壊耐量を低減することも困難であるという問題点があった。さらに、ユニットセルの微細化にともなって、溝へのゲート電極の埋め込みが一層困難であるという問題点があった。
【００４９】
この発明は、上記のような問題点を解消するためになされたもので、オン電圧が低く、破壊耐量が高く、加えてゲートの埋め込みが容易な絶縁ゲート型トランジスタを得ることを目的とする。
【００５０】
【課題を解決するための手段】
この発明にかかる請求項１に記載の絶縁ゲート型半導体装置は、第１導電形式の第１半導体層と、当該第１半導体層の上に積層された第２導電形式の第２半導体層と、当該第２半導体層の上面に選択的に形成された第１導電形式の第３半導体層と、を有する半導体基体を備え、前記半導体基体には、その上主面に沿って溝が選択的に形成されており、当該溝は実質的にストライプ状に配列された複数の溝部を含んでおり、かつ前記溝は前記上主面から前記第１半導体層にまで達するように形成されており、前記第２半導体層と前記第３半導体層は、隣合う前記溝部に挟まれた前記上主面に選択的に露出しており、前記溝には、当該溝の内壁を覆うように形成されたゲート絶縁膜を挟んで、ゲート電極が埋め込まれており、前記上主面に選択的に露出する前記第２および第３半導体層の双方に電気的に接続され、前記ゲート電極とは絶縁された第１主電極と、前記半導体基体の下主面に電気的に接続された第２主電極と、を更に備える絶縁ゲート型半導体装置において、前記第３半導体層と前記第２半導体層との境界面と前記溝との交線上の点の中で、第２半導体層の前記上主面への露出面から最も遠い点までの距離として規定される最大距離Ｌｍａｘが、前記第２半導体層と前記第３半導体層との接合部に固有のビルト・イン・ポテンシャルＶｐｎ、前記第１主電極と前記第２主電極との間に当該装置の定格電流に相当する大きさの主電流を通電したときに、前記第３半導体層の直下の前記第２半導体層を流れる電流の密度Ｊｐｒ、および前記第３半導体層の直下における前記第２半導体層の比抵抗ρpnに対して、Ｖｐｎ＞Ｊｐｒ×ρpn×Ｌｍａｘで与えられるように、前記第３半導体層の形状が設定されていることを特徴とする。
【００５１】
この発明にかかる請求項２に記載の絶縁ゲート型半導体装置は、第１導電形式の第１半導体層と、当該第１半導体層の上に積層された第２導電形式の第２半導体層と、当該第２半導体層の上面に選択的に形成された第１導電形式の第３半導体層と、を有する半導体基体を備え、前記半導体基体には、その上主面に沿って溝が選択的に形成されており、当該溝は実質的にストライプ状に配列された複数の溝部を含んでおり、かつ前記溝は前記上主面から前記第１半導体層にまで達するように形成されており、前記第２半導体層と前記第３半導体層は、隣合う前記溝部に挟まれた前記上主面に選択的に露出しており、前記溝には、当該溝の内壁を覆うように形成されたゲート絶縁膜を挟んで、ゲート電極が埋め込まれており、前記上主面に選択的に露出する前記第２および第３半導体層の双方に電気的に接続され、前記ゲート電極とは絶縁された第１主電極と、前記半導体基体の下主面に電気的に接続された第２主電極と、を更に備える絶縁ゲート型半導体装置において、前記第３半導体層と前記第２半導体層との境界面と前記溝との交線上の点の中で、第２半導体層の前記上主面への露出面から最も遠い点までの距離として規定される最大距離Ｌｍａｘが、前記第２半導体層と前記第３半導体層との接合部に固有のビルト・イン・ポテンシャルＶｐｎ、前記第１主電極と前記第２主電極との間に当該装置の定格電流に相当する大きさの主電流を通電したときに、前記第３半導体層の直下の前記第２半導体層を流れる電流の密度Ｊｐｒ、前記第１主電極と前記第２主電極との間に短絡負荷を接続したときの主電流の大きさと定格電流との比率ｎ、および前記第３半導体層の直下における前記第２半導体層の比抵抗ρpnに対して、Ｖｐｎ＞ｎ×Ｊｐｒ×ρpn×Ｌｍａｘで与えられるように、前記第３半導体層の形状が設定されていることを特徴とする。
【００５２】
この発明にかかる請求項３に記載の絶縁ゲート型半導体装置は、第１導電形式の第１半導体層と、当該第１半導体層の上に積層された第２導電形式の第２半導体層と、当該第２半導体層の上面に選択的に形成された第１導電形式の第３半導体層と、を有する半導体基体を備え、前記半導体基体には、その上主面に沿って溝が選択的に形成されており、当該溝は実質的にストライプ状に配列された複数の溝部を含んでおり、かつ前記溝は前記上主面から前記第１半導体層にまで達するように形成されており、前記第２半導体層と前記第３半導体層は、隣合う前記溝部に挟まれた前記上主面に選択的に露出しており、前記溝には、当該溝の内壁を覆うように形成されたゲート絶縁膜を挟んで、ゲート電極が埋め込まれており、前記上主面に選択的に露出する前記第２および第３半導体層の双方に電気的に接続され、前記ゲート電極とは絶縁された第１主電極と、前記半導体基体の下主面に電気的に接続された第２主電極と、を更に備える絶縁ゲート型半導体装置において、前記第１主電極と前記第２主電極の間を流れる主電流の大きさを、所定の制限電流値を超えないように制限する過電流保護手段を更に備え、前記第３半導体層と前記第２半導体層との境界面と前記溝との交線上の点の中で、第２半導体層の前記上主面への露出面から最も遠い点までの距離として規定される最大距離Ｌｍａｘが、前記第２半導体層と前記第３半導体層との接合部に固有のビルト・イン・ポテンシャルＶｐｎ、前記第１主電極と前記第２主電極との間に当該装置の定格電流に相当する大きさの主電流を通電したときに、前記第３半導体層の直下の前記第２半導体層を流れる電流の密度Ｊｐｒ、前記所定の制限電流値と前記定格電流との比率ｍ、および前記第３半導体層の直下における前記第２半導体層の比抵抗ρpnに対して、Ｖｐｎ＞ｍ×Ｊｐｒ×ρpn×Ｌｍａｘで与えられるように、前記第３半導体層の形状が設定されていることを特徴とする。
【００５３】
この発明にかかる請求項４に記載の絶縁ゲート型半導体装置は、請求項３に記載の絶縁ゲート型半導体装置において、各々が前記複数の溝部の一つを有する複数の絶縁ゲート型半導体素子が前記半導体基体に配列されており、絶縁ゲート型半導体装置は、当該装置の主電流の大きさまたは前記半導体基体の温度を検出するセンシング手段をさらに備え、当該センシング手段が前記複数の絶縁ゲート型半導体素子の中の複数個を有することを特徴とする。
【００５４】
この発明にかかる請求項５に記載の絶縁ゲート型半導体装置は、請求項３に記載の絶縁ゲート型半導体装置において、各々が前記複数の溝部の一つを有するとともに互いに同一構造の複数の絶縁ゲート型半導体素子が前記半導体基体にその主面に沿って実質的にストライプ状に等間隔に配列されており、前記第１主電極は、前記複数の絶縁ゲート型半導体素子へ前記半導体基体の前記上主面において接続されており、前記絶縁ゲート型半導体装置は、前記半導体基体の外部に設けられ、前記絶縁ゲート型半導体装置と外部の装置との間の電気的接続を行うための外部電極と、一端が前記第１主電極に接続されるとともに他端が前記外部電極に接続され、そのことによって前記第１主電極と前記外部電極とを電気的に結合する複数の配線と、を更に備え、前記複数の絶縁ゲート型半導体素子が前記上主面に占める領域を略均等に仮想的に分割してなる複数の単位領域の各１毎に前記複数の配線の各１が接続されていることを特徴とする。
【００５５】
この発明にかかる請求項６に記載の絶縁ゲート型半導体装置は、請求項５に記載の絶縁ゲート型半導体装置において、前記単位領域の面積が２ｍｍ2 〜４ｍｍ2 の範囲であることを特徴とする。
【００５６】
この発明にかかる請求項７に記載の絶縁ゲート型半導体装置は、請求項３に記載の絶縁ゲート型半導体装置において、前記半導体基体には複数の絶縁ゲート型半導体素子が配設されており、当該複数の絶縁ゲート型半導体素子が、各１毎に前記複数の溝部の各１を有するとともに、前記上主面および下主面に沿って実質的に直線的なストライプ状に配列されており、前記絶縁ゲート型半導体装置は、前記半導体基体の外部に設けられ、前記絶縁ゲート型半導体装置と外部の装置との間の電気的接続を行うための外部電極と、一端が前記第１主電極に接続されるとともに他端が前記外部電極に接続され、それによって前記第１主電極と前記外部電極とを電気的に接続する配線と、をさらに備え、前記配線は、当該配線の方向と前記絶縁ゲート型半導体素子の方向とが２０゜〜１６０゜の範囲の角度をもって交差するように前記第１主電極に接続されていることを特徴とする。
【００５７】
この発明にかかる請求項８に記載の絶縁ゲート型半導体装置は、第１導電形式の第１半導体層と、当該第１半導体層の上に積層された第２導電形式の第２半導体層と、当該第２半導体層の上面に選択的に形成された第１導電形式の第３半導体層と、を有する半導体基体を備え、前記半導体基体には、その上主面に沿って実質的にストライプ状に配列された複数の溝が、前記上主面から前記第１半導体層にまで達するように形成されており、前記第２半導体層と前記第３半導体層は、隣合う前記溝に挟まれた前記上主面に選択的に露出しており、前記溝には、当該溝の内壁を覆うように形成されたゲート絶縁膜を挟んで、ゲート電極が埋め込まれており、前記上主面に選択的に露出する前記第２および第３半導体層の双方に電気的に接続され、前記ゲート電極とは絶縁された第１主電極と、前記半導体基体の下主面に電気的に接続された第２主電極と、を更に備える絶縁ゲート型半導体装置において、前記第１主電極と前記第２主電極の間を流れる主電流の大きさを、所定の制限電流値を超えないように制限する過電流保護手段を更に備え、前記第３半導体層と前記第２半導体層との境界面と前記溝との交線上の点の中で、第２半導体層の前記上主面への露出面から最も遠い点までの距離として規定される最大距離Ｌｍａｘが、前記第２半導体層と前記第３半導体層との接合部に固有のビルト・イン・ポテンシャルＶｐｎ、前記第１主電極と前記第２主電極との間に当該装置の定格電流に相当する大きさの主電流を通電したときに、前記第３半導体層の直下の前記第２半導体層を流れる電流の密度Ｊｐｒ、前記所定の制限電流値と前記定格電流との比率ｍ、および前記第３半導体層の直下における前記第２半導体層の比抵抗ρpnに対して、Ｖｐｎ＞ｍ×Ｊｐｒ×ρpn×Ｌｍａｘで与えられるように、前記第３半導体層の形状が設定されており、各々が前記複数の溝部の一つを有する複数の絶縁ゲート型半導体素子が前記半導体基体に配列されており、前記複数の絶縁ゲート型半導体素子の各１は、直線状ないし滑らかな曲線状に形成されており、それにしたがい、前記複数の絶縁ゲート型半導体素子に属する前記複数の溝の各々は対応する前記絶縁ゲート型半導体素子に沿って直線状ないし滑らかな曲線状に形成されているとともに、他の絶縁ゲート型半導体素子に属する溝とは交差しないように形成されていることを特徴とする。
【００５８】
【作用】
＜請求項１に記載の発明の作用＞
この発明の装置では、Ｖｐｎ＞Ｊｐｒ×ρpn×Ｌｍａｘの関係を満たすように第３半導体層の形状が設定されているので、装置に定格電流に相当する大きさの主電流を通電しても第２半導体層と第３半導体層との間の接合部に発生するバイアス電圧は、ビルト・イン・ポテンシャルＶｐｎを超えることがない。
【００５９】
＜請求項２に記載の発明の作用＞
この発明の装置では、Ｖｐｎ＞ｎ×Ｊｐｒ×ρpn×Ｌｍａｘの関係を満たすように第３半導体層の形状が設定されているので、装置の負荷を短絡させた状態で主電流を通電しても第２半導体層と第３半導体層との間の接合部に発生するバイアス電圧は、ビルト・イン・ポテンシャルＶｐｎを超えることがない。
【００６０】
＜請求項３に記載の発明の作用＞
この発明の装置では、過電流保護手段が備わるので、装置の負荷を短絡させた状態で主電流を通電しても、主電流の大きさは制限電流値を超えない。しかも、Ｖｐｎ＞ｍ×Ｊｐｒ×ρpn×Ｌｍａｘの関係を満たすように第３半導体層の形状が設定されているので、装置の負荷を短絡させた状態で主電流を通電しても第２半導体層と第３半導体層との間の接合部に発生するバイアス電圧は、ビルト・イン・ポテンシャルＶｐｎを超えることがない。
【００６１】
＜請求項４に記載の発明の作用＞
この発明の装置では、センシング手段が複数の素子を有するので、素子の微細化にともなって１個の素子の出力信号の強さが低下しても、センシング手段全体の出力信号を高く維持することができる。
【００６２】
＜請求項５に記載の発明の作用＞
この発明の装置では、同一構造の複数の絶縁ゲート型半導体素子が等間隔に配列されているので、この絶縁ゲート型半導体素子が占める領域を均等に仮想分割されてなる単位領域には互いに均等の大きさの主電流が流れる。そして、略均等に仮想分割されてなる単位領域毎に配線の各１が接続されるので、各配線の接続部から絶縁ゲート型半導体素子までの主電流の経路の最長距離がほぼ最小となる。その結果、主電流によって主電極に引き起こされる電圧降下は、配線の数が一定である条件の下ではほぼ最低となる。
【００６３】
＜請求項６に記載の発明の作用＞
この発明の装置では、１本の配線が主電流を分担する単位領域の面積、言い替えると配線の本数が最適化されているので、絶縁ゲート型半導体素子自体のオン電圧に比べて、配線および主電極における電圧降下が十分に低い。
【００６４】
＜請求項７に記載の発明の作用＞
この発明の装置では、配線の方向と絶縁ゲート型半導体素子の方向とが最適な角度をもって交差するので、配線とゲート電極との間の短絡故障が発生し難い。
【００６５】
＜請求項８に記載の発明の作用＞
この発明の装置では、各絶縁ゲート型半導体素子に属するトレンチ・ゲートが直線状ないし滑らかな曲線状に形成されているので、トレンチ・ゲートにＬ字「Ｌ」型の折れ曲がり部が存在しない。しかも、他の素子に属するトレンチ・ゲートとは交差しないので、トレンチ・ゲートに十字「＋」、Ｔ字「Ｔ］等のいずれの交差部も存在しない。
【００６６】
【実施例】
＜実施例の装置の全体構成＞
はじめに、各実施例において取り上げるＵＭＯＳ−ＩＧＢＴおよびＵＭＯＳの全体構成、およびこれらの装置が組み込まれた製品の全体構成について説明する。
【００６７】
図２は、この実施例の装置が組み込まれた製品の全体構成の一例を示す部分透視斜視図である。この装置１００には、半導体チップとしての電力用ＵＭＯＳ−ＩＧＢＴ１１０が組み込まている。この装置９０は、大電力用として構成されている。ＵＭＯＳ−ＩＧＢＴ１１０は、基板１１４の上に固定されており、基板１１４は、更に放熱板１１５の上に固定されている。また、ＵＭＯＳ−ＩＧＢＴ１００は、匡体１１６の中に収納されている。匡体１１６には外部コレクタ電極１１１、外部エミッタ電極１１２、および外部ゲート電極１１３の一端が、それぞれ外側に露出している。これらの電極は、それぞれ、ＵＭＯＳ−ＩＧＢＴ１００の図示しないコレクタ電極、エミッタ電極、およびゲート電極と電気的に接続されている。コレクタ電極およびゲート電極と、それらの外部電極とは、例えばアルミニウムのワイヤ１１７を中継することによって電気的に接続されている。
【００６８】
図３は、図２の装置よりは定格電力が低い中電力用ＵＭＯＳ−ＩＧＢＴ１２０が組み込まれた装置の一例を示す斜視図である。図３は、モールド樹脂を除去して描かれており、モールド樹脂は２点鎖線で描かれている。この装置１０１では、ＵＭＯＳ−ＩＧＢＴ１２０は、補強材および放熱板として機能する銅フレーム１２５の上に固定されている。また、ＵＭＯＳ−ＩＧＢＴ１２０は、モールド樹脂１２６によって封止されている。モールド樹脂１２６の外部には、外部コレクタ電極１２１、外部エミッタ電極１２２、および外部ゲート電極１２３の一端が、それぞれ露出している。これらの電極は、それぞれ、ＵＭＯＳ−ＩＧＢＴ１２０の図示しないコレクタ電極、エミッタ電極、およびゲート電極に、電気的に接続されている。コレクタ電極およびゲート電極と、それらの外部電極とは、例えばアルミニウムのワイヤ１２７を中継することによって電気的に接続されている。
【００６９】
図４は、ＵＭＯＳ−ＩＧＢＴ１１０の平面図である。ＵＭＯＳ−ＩＧＢＴ１２０も同様の構成を取り得る。図４に示すように、ＵＭＯＳ−ＩＧＢＴ１１０の上面には、一辺の中央部に隣接するように矩形のゲートパッドＧＰが設けられ、ゲートパッドＧＰにはさらに一体的に形成されたゲート配線ＧＬが接続されている。ゲート配線ＧＬは、ＵＭＯＳ−ＩＧＢＴ１１０の上面の外周に沿って配設されるとともに、一辺から対向する他の一辺へ向かって櫛歯状に突出するように配設されている。
【００７０】
ゲート配線ＧＬに包囲された領域の一部に、センス・パッドＳＰが設置されている。センス・パッドＳＰを除く、ゲート配線ＧＬに包囲される領域の全面にわたって、エミッタ電極２１２が形成されている。図示を略するが、エミッタ電極２１２の下方（図４では、向かって奥側）には、ＩＧＢＴ素子で構成されるユニット・セルが、櫛歯状のゲート配線ＧＬに直交するストライプ状に多数配列している。このユニット・セルが配列される領域を”セル領域ＣＲ”と称する。これらゲート配線ＧＬ、ゲートパッドＧＰ、およびセンス・パッドＳＰは導電体、例えばアルミニウムで構成される。
【００７１】
以上の説明では、一例としてＵＭＯＳ−ＩＧＢＴを取り上げたが、ＵＭＯＳにおいても同様である。
【００７２】
＜第１実施例＞
つぎに、この発明の第１実施例について説明する。図１は、ＵＭＯＳ−ＩＧＢＴ１１０におけるセル領域ＣＲの一部領域１５１（図４）の直下に相当する部分を拡大して示す断面斜視図である。また、図５は、領域１５１の平面図である。領域１５１を切断するＡ−Ａ線（図４）を、図１および図５にも同時に示す。
【００７３】
これらの図１、図５には、２本のユニットセルが描かれている。図１に示すように、ＵＭＯＳ−ＩＧＢＴ１１０では、高濃度のＰ型不純物を含むＰ+  コレクタ層２０２を構成する半導体基板の上に、高濃度のＮ型不純物を含んだＮ+  バッファ層２０３が形成されており、更に、このＮ+  バッファ層２０３の上に、低濃度のＮ型不純物を含んだＮ-  半導体層（第１半導体層）２０４が形成されている。また、このＮ-  半導体層２０４の上にはＰ型の不純物を拡散することによりＰベース層（第２半導体層）２０５が形成されている。更に、Ｐベース層２０５の上主面には、高濃度のＮ型不純物を選択的に拡散することによって、Ｎ+  エミッタ層（第３半導体層）２０６が選択的に形成されている。これらの５つの半導体層によって平板状の半導体基体２００が構成されている。
【００７４】
この半導体基体２００の上主面には、溝（トレンチ）２０７が形成されている。溝２０７は、櫛歯状のゲート配線ＧＬ（図４）に直交するストライプ状に形成されている。Ｎ+  エミッタ層２０６は、溝２０７に挟まれたＰベース層２０５の上主面に梯子状に露出するように形成されている。溝２０７は、半導体基体２００の上主面からＮ+  エミッタ層２０６およびＰベース層２０５を貫通し、Ｎ-半導体層２０４にまで達している。溝２０７の内壁面には、ゲート絶縁膜２０９が形成されており、その内側にはポリシリコンで構成されるゲート電極（トレンチ・ゲート）２１０が埋め込まれている。ゲート電極２１０に対向し、しかもＮ+  エミッタ層２０６とＮ-  半導体層２０４とに挟まれたＰベース層２０５の領域が、チャネル領域２０８として機能する。
【００７５】
半導体基体２００の下主面、すなわちＰ+  コレクタ層２０２の下主面にはコレクタ電極２１３が形成されている。一方、半導体基体２００の上主面において、Ｎ+  エミッタ層２０６と、Ｐベース層２０５とに、エミッタ電極（第１主電極）２１２が接続されている。図１および図５では、エミッタ電極（第２主電極）２１２が接続される帯状領域（第１領域）Ｒａの境界線を２点鎖線で表現している。
【００７６】
このＵＭＯＳ−ＩＧＢＴ１１０を使用するには、まず、外部電源を接続することによって、コレクタ電極２１３とエミッタ電極２１２との間に正方向にコレクタ電圧ＶCEを印加する。この状態で、ゲート電極２１０とエミッタ電極２１２の間に正方向に、所定のゲート閾電圧ＶGE(th)を超えるゲート電圧ＶGEを印加する（すなわち、ゲートをオンする）と、Ｐ型のチャネル領域２０８が、Ｎ型へと反転することにより、チャネル領域２０８にＮ型のチャネルが形成される。エミッタ電極２１２からＮ+  エミッタ層２０６を経由した電子がＮ-  半導体層２０４へ注入される。この注入された電子により、Ｐ+  コレクタ層２０２とＮ-  半導体層２０４（Ｎ+  バッファ層２０３を含む）との間が順バイアスされるので、Ｐ+  コレクタ層２０２からＮ-  半導体層２０４へとホールが注入される。その結果、Ｎ-  半導体層２０４の抵抗が大幅に低下するので、コレクタ電極２１３からエミッタ電極２１２へと大きな主電流（コレクタ電流）が流れる。
【００７７】
つぎに、ゲート電圧ＶGEをゼロあるいはマイナス（逆バイアス）の値に戻す（ゲートをオフする）と、チャネル領域２０８に形成されたチャネルは消滅し、チャネル領域２０８は本来のＰ型の導電形式へ復帰する。その結果、エミッタ電極２０２からの電子の注入が止まるので、Ｐ+  コレクタ層２０２からのホールの注入も停止する。その後、Ｎ-  半導体層２０４（およびＮ+  バッファ層２０３）に溜まっていた電子とホールは、それぞれコレクタ電極２１３およびエミッタ電極２１２へと回収されるか、または互いに再結合する。
【００７８】
ＵＭＯＳ−ＩＧＢＴ１１０では、Ｎ+  エミッタ層２０６が溝２０７に挟まれた半導体基体２００の上主面に梯子状に露出するので、エミッタ電極２１２と半導体基体２００の上主面との接触面である帯状領域Ｒａの位置（図における２点鎖線）がずれていても、Ｎ+  エミッタ層２０６とエミッタ電極２１２との間の電気的接触が保証される。なぜなら帯状領域Ｒａは、その位置に依存することなく、梯子状に露出するＮ+  エミッタ層２０６の横木（クロスバー）に相当する”クロスバー領域”（第２領域）２０６ａとの重複部分が存在するからである。
【００７９】
また、梯子状のＮ+  エミッタ層２０６の露出面に囲まれたＰベース層２０５の矩形の露出面も、同様にエミッタ電極２１２との電気的接触が保証される。このため、冗長設計を必要としないので、ユニット・セルの微細化が行い易いという利点がある。
【００８０】
しかも、クロスバー領域２０６ａとともに”梯子”を構成するＮ+  エミッタ層２０６の”帯状領域”（第３領域）２０６ｂが溝２０７に沿って形成されているので、チャネル領域２０８は、ゲート電極２１０に沿って連続的に形成されている。このため、ＵＭＯＳ−ＩＧＢＴ１１０では、ユニット・セルの微細化が、オン電圧ＶCE(sat)  の低減に効果的に生かされるという利点がある。
【００８１】
なお、Ｎ+  エミッタ層２０６の露出面は、必ずしも”梯子”状でなくともよい。例えば帯状領域２０６ｂなどのように溝２０７の両側に沿った領域と、それらに挟まれた領域の一部領域とに露出するように形成されておれば、帯状領域Ｒａの位置精度が緩和される。また、この実施例で説明したＮ+  エミッタ層２０６の露出面の形状は、例えばＵＭＯＳにおいても同様の効果を奏する。
【００８２】
＜第２実施例＞
この第２実施例では、ＵＭＯＳ−ＩＧＢＴ１１０におけるエミッタ電極２１２と半導体基体２００との間の接触部分の構造について説明する。図６は、ＵＭＯＳ−ＩＧＢＴ１１０のＡ−Ａ線に沿った断面図である。
【００８３】
図６に示すように、ゲート電極２１０の上面を絶縁層２１１が覆っており、この絶縁層２１１によってエミッタ電極２１２とゲート電極２１０との間の絶縁が保たれている。また、エミッタ電極２１２と半導体基体２００の上主面との接触面には、白金シリサイド層（導電層）２１４が形成されている。すなわち、エミッタ電極２１２とＰベース層２０５の露出面、およびエミッタ電極２１２とＮ+エミッタ層２０６の露出面は、それぞれ白金シリサイド層２１４を介して電気的に接触している。この白金シリサイド層２１４によって、エミッタ電極２１２と２つの半導体層との間のコンタクト抵抗が低減される。好ましくは、エミッタ電極２１２と半導体基体２００との接触面の幅、すなわちコンタクト幅Ｗｃｏｎは、０．５μｍ〜３μｍに設定される。
【００８４】
この接触抵抗の低減効果を確認するために実証実験を行った。図７〜図１０は、この実証実験の結果を示すグラフである。この実証実験は、エミッタ電極２１２と半導体基体２００との接触面の部分を等価的に再現した試料を用いて行われた。接触面の形状は矩形に設定され、一辺の長さ、すなわちコンタクト長は５μｍに設定された。また、白金シリサイド層２１４の材料として２種類の白金シリサイド、すなわちＰｔＳｉ／ＡｌＳｉとＰｔＳｉ／ＴｉＷ／ＡｌＳｉが選ばれた。
【００８５】
図７および図８は、他の一辺の長さ、すなわちコンタクト幅Ｗｃｏｎを様々に変えたときのコンタクト抵抗の実測値を示す。図７および図８には、白金シリサイド層２１４の代わりに、従来一般的なＡｌＳｉまたはＴｉＷ／ＡｌＳｉで構成される層が形成された試料の実測値も、比較のために示している。図７はＮ+  エミッタ層２０６におけるコンタクト抵抗に関する結果であり、図８はＰベース層２０５に関するものである。
【００８６】
図７に示すように、Ｎ+  エミッタ層２０６におけるコンタクト抵抗は、ＰｔＳｉ／ＡｌＳｉまたはＰｔＳｉ／ＴｉＷ／ＡｌＳｉの何れを用いた試料でも、従来仕様、すなわちＡｌＳｉまたはＴｉＷ／ＡｌＳｉの何れの場合よりも、コンタクト幅Ｗｃｏｎが０．５μｍ〜３μｍの範囲では、１０分の１以下に低くなっている。
【００８７】
また、図８に示すように、Ｐベース層２０５におけるコンタクト抵抗は、ＰｔＳｉ／ＡｌＳｉまたはＰｔＳｉ／ＴｉＷ／ＡｌＳｉの何れを用いた試料でも、コンタクト幅Ｗｃｏｎが０．５μｍ〜３μｍの範囲では、ＴｉＷ／ＡｌＳｉを用いた従来仕様よりは１０分の１以下である。また、ＡｌＳｉを用いた従来仕様と比べると、ＰｔＳｉ／ＡｌＳｉを用いた試料ではほぼ同等であり、ＰｔＳｉ／ＴｉＷ／ＡｌＳｉを用いた試料では、約２分の１程度に低くなっている。
【００８８】
図９および図１０は、不純物濃度を様々に変えたときのコンタクト抵抗の実測値を示す。図９および図１０には、ＡｌＳｉまたはＴｉＷ／ＡｌＳｉを用いた従来仕様の試料における実測値も示している。図９はＮ+  エミッタ層２０６におけるコンタクト抵抗に関する結果であり、図１０はＰベース層２０５に関するものである。
【００８９】
図９に示すように、Ｎ+  エミッタ層２０６におけるコンタクト抵抗は、ＰｔＳｉ／ＡｌＳｉまたはＰｔＳｉ／ＴｉＷ／ＡｌＳｉの何れを用いた試料でも、従来仕様、すなわちＡｌＳｉまたはＴｉＷ／ＡｌＳｉの何れの場合よりも、少なくともリンの濃度が１０14ｃｍ-2  〜１０16ｃｍ-2  である実用的な範囲では、１０分の１以下に低くなっている。しかも、ＰｔＳｉ／ＡｌＳｉまたはＰｔＳｉ／ＴｉＷ／ＡｌＳｉの何れを用いた試料でも、不純物濃度に対して殆ど依存しないという特徴が見られる。従来仕様の試料においては、不純物濃度の増加にともなってコンタクト抵抗が下降しており、実施例の試料における特徴を際立たせている。
【００９０】
また、図１０に示すように、Ｐベース層２０５におけるコンタクト抵抗は、ＰｔＳｉ／ＡｌＳｉまたはＰｔＳｉ／ＴｉＷ／ＡｌＳｉの何れを用いた試料でも、少なくともボロンの濃度が１０14ｃｍ-2  〜１０16ｃｍ-2  の範囲では、ＴｉＷ／ＡｌＳｉを用いた従来仕様よりは１０分の１以下である。また、ＡｌＳｉを用いた従来仕様と比べると、ＰｔＳｉ／ＡｌＳｉを用いた試料ではほぼ同等であり、ＰｔＳｉ／ＴｉＷ／ＡｌＳｉを用いた試料でも幾分低くなっている。
【００９１】
以上の実証試験の結果から、ＵＭＯＳ−ＩＧＢＴ１１０では、白金シリサイド層２１４が形成されるので、まずＮ+  エミッタ層２０６とエミッタ電極２１２との間のコンタクト抵抗が低減される。このため、オン電圧ＶCE(sat)  が低減される。また、Ｎ+  エミッタ層２０６とエミッタ電極２１２との間のコンタクト抵抗が低減されるので、ユニット・セルの微細化によってＮ+  エミッタ層２０６とエミッタ電極２１２の間のコンタクト面積が過小となっても、オン電圧ＶCE(sat)  が上昇しない。すなわち、ユニット・セルの微細化がオン電圧ＶCE(sat)  の低減に効果的に生かされる。
【００９２】
さらに、Ｐベース層２０５とエミッタ電極２１２との間のコンタクト抵抗も低減されるので、寄生トランジスタの導通が導通し難い。すなわち、破壊耐量が向上する。また、ユニット・セルの微細化によってＰベース層２０５とエミッタ電極２１２の間のコンタクト面積が過小となっても、破壊耐量が劣化しない。すなわち、オン電圧ＶCE(sat)  の向上と破壊耐量の向上とが両立的に実現される。
【００９３】
なお、白金シリサイド層２１４によるオン電圧ＶCE(sat)  と破壊耐量の向上という効果は、Ｐベース層２０５、Ｎ+  エミッタ層２０６の露出面の形状が第１実施例で説明した梯子状である装置に限らず、従来装置にそのまま白金シリサイド層２１４を設けることによっても奏する。また、白金シリサイド層２１４は、ＵＭＯＳ−ＩＧＢＴに限らず、例えばＵＭＯＳにおいてもオン抵抗Ｒ0Nを低減するという効果をもたらす。
【００９４】
＜第３実施例＞
この第３実施例から第５実施例までは、Ｎ+  エミッタ層２０６の露出面の形状の最適化について説明する。図１１は、セル領域ＣＲの一部領域１５１に相当する半導体基体２００の上主面の構成を模式的に表現した平面図である。図１１には切断線Ａ−Ａも同時に描かれている。
【００９５】
図１１に示すように、ストライプ幅Ｗｎ、ストライプ幅Ｗｐ、トレンチ間隔Ｗｔ、およびユニット・セル幅Ｗｃｅｌを定義する。また、溝２０７に沿った方向をＬ方向と定義し、これに直交する方向すなわち溝２０７が配列する方向をＷ方向と定義する。すなわち、ストライプ幅Ｗｎはクロスバー領域２０６ａのＬ方向の幅であり、ストライプ幅ＷｐはＰベース層２０５の矩形の露出面におけるＬ方向の幅である。さらに、Ｎ+  エミッタ層２０６とＰベース層２０５との境界面と溝２０７との交線ＣＬ（図１参照）上の点の中で、Ｐベース層２０５の露出面から最も遠い点までの距離として最大距離Ｌｍａｘを定義する。この最大距離Ｌｍａｘは、Ｎ+  エミッタ層２０６の直下のＰベース層２０５における横方向抵抗を規定する一要因となる。ＵＭＯＳ−ＩＧＢＴ１１０では、最大距離Ｌｍａｘは、近似的にストライプ幅Ｗｎの半分に相当する。すなわち、最大距離Ｌｍａｘは、数１０で与えられる。
【００９６】
【数１０】
0003788958.tif 000011
【００９７】
Ｐベース層２０５とＮ+  エミッタ層２０６との接合部に固有のビルト・イン・ポテンシャルＶｐｎ、およびＵＭＯＳ−ＩＧＢＴ１１０に定格電流を流したときのＮ+  エミッタ層２０６の直下のＰベース層２０５を流れるホール電流の電流密度Ｊｐｒに対して、最大距離Ｌｍａｘが数１１を満足するように設定されるならば、寄生トランジスタの導通を避けつつＵＭＯＳ−ＩＧＢＴ１１０に定格電流を流すことができる。
【００９８】
【数１１】
0003788958.tif 000012
【００９９】
ここで、比抵抗ρpnは、Ｎ+  エミッタ層２０６の直下におけるＰベース層２０５の比抵抗である。装置を流れる主電流の中で、Ｐベース層２０５を流れるホール電流が占める割合は、上述したように０．３程度である。この割合についてマージンを見込んで０．５と安全側に設定することによって、装置の定格電流密度Ｊｒに対して、最大距離Ｌｍａｘが数１２を満足するように設定されるならば、寄生トランジスタの導通を避けつつＵＭＯＳ−ＩＧＢＴ１１０に余裕をもって定格電流を流すことができる。
【０１００】
【数１２】
0003788958.tif 000013
【０１０１】
例えば、２００Ａの定格電流に対して、最大距離Ｌｍａｘが数１１あるいは数１２によって与えられる大きさになるように、Ｎ+  エミッタ層２０６の形状あるいはストライプ幅Ｗｎを設定するならば、寄生トランジスタの導通を防止しつつ、この２００Ａもの大きな定格電流をＵＭＯＳ−ＩＧＢＴ１１０に流すことが可能である。
【０１０２】
なお、Ｎ+  エミッタ層２０６の露出面の形状が、梯子型である場合について述べたが、Ｎ+  エミッタ層２０６の露出面の形状が図４３に示したストライプ形状である場合においても同様である。すなわち、Ｎ+  エミッタ層２０６の露出面の形状がストライプ形状であっても、最大距離Ｌｍａｘを数１１または数１２で与えられる大きさに選ぶことによって、寄生トランジスタの導通を避けつつＵＭＯＳ−ＩＧＢＴ１１０に余裕をもって定格電流を流すことができる。なお、Ｎ+  エミッタ層２０６の露出面の形状がストライプ形状である場合には、最大距離Ｌｍａｘとストライプ幅Ｗｎとの関係は、数１３で与えられる。
【０１０３】
【数１３】
0003788958.tif 000014
【０１０４】
また、この実施例で示した最大距離Ｌｍａｘの最適値は、ＵＭＯＳ−ＩＧＢＴに限らず、例えばＵＭＯＳにおいても適用することができ、ＵＭＯＳ−ＩＧＢＴと同様の効果をもたらす。
【０１０５】
＜第４実施例＞
この第４実施例では、Ｎ+  エミッタ層２０６の露出面の形状についてのもう一つの最適化について説明する。
【０１０６】
Ｐベース層２０５とＮ+  エミッタ層２０６との接合部に固有のビルト・イン・ポテンシャルＶｐｎ、ＵＭＯＳ−ＩＧＢＴ１１０に定格電流を流したときのＮ+  エミッタ層２０６の直下のＰベース層２０５を流れるホール電流の電流密度Ｊｐｒ、およびＵＭＯＳ−ＩＧＢＴ１１０が短絡状態であるときの主電流すなわち短絡電流の定格電流への比率ｎに対して、最大距離Ｌｍａｘが数１４を満足するように設定されるならば、寄生トランジスタの導通を避けつつＵＭＯＳ−ＩＧＢＴ１１０に短絡電流を流すことができる。
【０１０７】
【数１４】
0003788958.tif 000015
【０１０８】
ここで、比抵抗ρpnは、Ｎ+  エミッタ層２０６の直下におけるＰベース層２０５の比抵抗である。装置を流れる主電流の中で、Ｐベース層２０５を流れるホール電流が占める割合は、上述したように０．３程度である。この割合についてマージンを見込んで０．５と安全側に設定することによって、装置の定格電流密度Ｊｒ対して、最大距離Ｌｍａｘが数１５を満足するように設定されるならば、寄生トランジスタの導通を避けつつＵＭＯＳ−ＩＧＢＴ１１０に余裕をもって短絡電流を流すことができる。
【０１０９】
【数１５】
0003788958.tif 000016
【０１１０】
すなわち、最大距離Ｌｍａｘを数１４または数１５で与えられる大きさに設定することによって、ＵＭＯＳ−ＩＧＢＴ１１０に接続される負荷が短絡しても、寄生トランジスタの導通を防止することができる。
【０１１１】
なお、Ｎ+  エミッタ層２０６の露出面の形状が、梯子型である場合について述べたが、Ｎ+  エミッタ層２０６の露出面の形状が図４３に示したストライプ形状である場合においても同様である。すなわち、Ｎ+  エミッタ層２０６の露出面の形状がストライプ形状であっても、最大距離Ｌｍａｘを数１４または数１５で与えられる大きさに選ぶことによって、ＵＭＯＳ−ＩＧＢＴ１１０の負荷が短絡しても寄生トランジスタの導通を避けることができる。
【０１１２】
また、この実施例で示した最大距離Ｌｍａｘの最適値は、ＵＭＯＳ−ＩＧＢＴに限らず、例えばＵＭＯＳにおいても適用することができ、ＵＭＯＳ−ＩＧＢＴと同様の効果をもたらす。
【０１１３】
＜第５実施例＞
この第５実施例では、Ｎ+  エミッタ層２０６の露出面の形状に対する更に別の最適化について説明する。図４では図示を略するが、半導体基体２００の一部には、主電流が所定の大きさを超えて流れることを防止する過電流保護回路として機能するＲＴＣ（リアル・タイム・クランプ）回路が設置されている。ＲＴＣ回路の働きによって、主電流は定格電流の一定因子ｍ（＜１）倍に制限される。
【０１１４】
Ｐベース層２０５とＮ+  エミッタ層２０６との接合部に固有のビルト・イン・ポテンシャルＶｐｎ、ＵＭＯＳ−ＩＧＢＴ１１０に定格電流を流したときのＮ+  エミッタ層２０６の直下のＰベース層２０５を流れるホール電流の電流密度Ｊｐｒ、および因子ｍに対して、最大距離Ｌｍａｘが数１６を満足するように設定されるならば、ＵＭＯＳ−ＩＧＢＴ１１０の負荷が短絡しても寄生トランジスタが導通することがない。
【０１１５】
【数１６】
0003788958.tif 000017
【０１１６】
ここで、比抵抗ρpnは、Ｎ+  エミッタ層２０６の直下におけるＰベース層２０５の比抵抗である。装置を流れる主電流の中で、Ｐベース層２０５を流れるホール電流が占める割合は、上述したように０．３程度である。この割合についてマージンを見込んで０．５と安全側に設定することによって、装置の定格電流密度Ｊｒ対して、最大距離Ｌｍａｘが数１７を満足するように設定されるならば、寄生トランジスタの導通を避けつつＵＭＯＳ−ＩＧＢＴ１１０の負荷を余裕をもって短絡させることができる。
【０１１７】
【数１７】
0003788958.tif 000018
【０１１８】
すなわち、最大距離Ｌｍａｘを数１６または数１７で与えられる大きさに設定することによって、ＵＭＯＳ−ＩＧＢＴ１１０に接続される負荷が短絡しても、寄生トランジスタの導通を防止することができる。因子ｍは、第４実施例における比率ｎに比べて小さい。すなわち、因子ｍと比率ｎの大きさにおける関係は、数１８で与えられる。
【０１１９】
【数１８】
0003788958.tif 000019
【０１２０】
言い替えると、数１６または数１７は、数１４または数１５と同様に、ＵＭＯＳ−ＩＧＢＴ１１０の負荷が短絡しても寄生トランジスタが導通しないための条件であるが、数１６または数１７では、数１４または数１５におけるよりも最大距離Ｌｍａｘに対する条件が緩和されている。これは、数１６、数１７では、短絡電流がＲＴＣ回路によって制限されることを見込んでいるからである。数１４、数１５は、ＵＭＯＳ−ＩＧＢＴ１１０がＲＴＣ回路を備えない場合、あるいはＲＴＣ回路が正常に作動しない場合においてもなお、短絡負荷のもとで寄生サイリスタが導通することを防止するための条件を与える。
【０１２１】
なお、Ｎ+  エミッタ層２０６の露出面の形状が、梯子型である場合について述べたが、Ｎ+  エミッタ層２０６の露出面の形状が図４３に示したストライプ形状である場合においても同様である。すなわち、Ｎ+  エミッタ層２０６の露出面の形状がストライプ形状であっても、最大距離Ｌｍａｘを数１６または数１７で与えられる大きさに選ぶことによって、ＲＴＣ回路を備えるＵＭＯＳ−ＩＧＢＴ１１０の負荷が短絡しても寄生トランジスタの導通を避けることができる。
【０１２２】
また、この実施例で示した最大距離Ｌｍａｘの最適値は、ＵＭＯＳ−ＩＧＢＴに限らず、例えばＵＭＯＳにおいても適用することができ、ＵＭＯＳ−ＩＧＢＴと同様の効果をもたらす。
【０１２３】
＜第６実施例＞
つぎに、この第６実施例では、ストライプ状の溝２０７の間隔および深さと、Ｐベース層２０５の深さとの関係が最適に設定されている点について説明する。図１２は、ＵＭＯＳ−ＩＧＢＴ１１０における半導体基体２００の上主面付近の正面断面図であり、図４における切断線Ａ−Ａに沿った断面を描いている。半導体基体２００の上主面は、＜１００＞面に沿っている。半導体基体２００の上主面における溝２０７の線状の開口端２２１を含むとともに、上主面と４５゜の傾斜角をもって傾斜する仮想平面２２２を定義し、さらに、この仮想平面２２２と、隣に配設される溝２０７の壁面との交線２２３を定義する。ＵＭＯＳ−ＩＧＢＴ１１０では、このように定義された交線２２３よりも、Ｐベース層２０５が深くなるように構成されている。すなわち、Ｐベース層２０５とＮ-  半導体層２０４の境界面が、交線２２３よりもある間隔Ｄｍをもって下方に位置するように、溝２０７の形状およびＰベース層２０５の深さが最適化されている。
【０１２４】
ＵＭＯＳ−ＩＧＢＴ１１０では、このように設定されているので、開口端２２１を起点として発生する欠陥が、半導体基体２００の＜１１１＞面、すなわち仮想平面２２２に沿って伝播しても、交線２２３でその伝播が止まる。そして、Ｎ-  半導体層２０４の上面は、この交線２２３よりも下方に位置するので、欠陥がＮ-  半導体層２０４にまで到達することはない。すなわち、半導体基体２００に欠陥が発生しても、それはＰベース層２０５の中だけに制限され、Ｎ-  半導体層２０４へ侵入することはない。このため、Ｎ-  半導体層２０４の劣化が欠陥によって促進されることがないので、Ｎ-  半導体層２０４の劣化に起因するオン電圧ＶCE(sat)  の上昇が抑えられる。なお、溝２０７の底部の形状は、丸みを帯びるように設定されている。したがって、この底部からは欠陥が発生し難い。
【０１２５】
＜第７実施例＞
この第７実施例では、センス領域の構成について説明する。図１３は、ＵＭＯＳ−ＩＧＢＴ１１０の半導体基体２００の上主面におけるセンス・パッドＳＰとセル領域ＣＲの境界付近の領域１５２（図４）を拡大して示す拡大平面図である。
【０１２６】
図１３に示すように、ＵＭＯＳ−ＩＧＢＴ１１０では、センス・パッドＳＰとセル領域ＣＲの境界部分に、複数のユニット・セルＵｓで構成されるセンス領域（センシング手段）２３０が形成されている。センス領域２３０は、過度の温度上昇の防止、あるいは過電流を抑える目的で、これらをセンシングするために設置されている。ユニット・セル（絶縁ゲート半導体素子）Ｕｓは、セル領域ＣＲに配設されるユニット・セル（絶縁ゲート半導体素子）Ｕｃと同一構造を有する。
【０１２７】
このように、ＵＭＯＳ−ＩＧＢＴ１１０では、センス領域２３０は、複数本のユニット・セルＵｓで構成されているので、ユニット・セルＵｃ、Ｕｓの微細化を進めても、微細化の度合いに応じてＵｓの本数を増やすことによって、センス領域２３０で検出し得る信号の大きさを所定の大きさ以上に維持することができる。すなわち、センシング機能を維持したままで、微細化を進めることができるので、センシング機能の確保とオン電圧ＶCE(sat)  を低減とを両立的に実現することができるという利点がある。
【０１２８】
なお、ここではＵＭＯＳ−ＩＧＢＴについて説明したが、ＵＭＯＳについても同様にセンス領域を複数のユニットセルで構成することができ、そのことによってセンシング機能の確保とオン電圧ＶCE(sat)  を低減とを両立的に実現することができる。
【０１２９】
＜第８実施例＞
第８実施例から第１０実施例では、ＵＭＯＳ−ＩＧＢＴ１１０の上面におけるワイヤ１１７、１２７（図２、図３）の接続部について説明する。図１４は、ＵＭＯＳ−ＩＧＢＴ１１０の上面をエミッタ・ワイヤとともに示す平面図である。この図１４には、エミッタ電極２１２の下方に配列するユニット・セルＵｃの一部（点線）をも図示している。
【０１３０】
図１４に示すように、エミッタ電極２１２には、外部エミッタ電極１１２、１２２との接続を行うためのエミッタ・ワイヤ（配線）２２５の一端が接続され（打たれ）ている。エミッタ・ワイヤ２２５は、櫛歯状のゲート配線ＧＬで仕切られたセル領域ＣＲに、ほぼ均等に打たれている。すなわち、各エミッタ・ワイヤ２２５は、セル領域ＣＲにおいて面積が互いに略均等な範囲を分担している。このため、各エミッタワイヤ２２５のエミッタ電極２１２との接続部から、ユニット・セルＵｃまでの主電流の経路の最長距離がほぼ極小となるので、エミッタ電極２１２における電圧降下がほぼ最低となる。このため、ユニット・セルＵｃの微細化等によって実現するＵＭＯＳ−ＩＧＢＴ１１０の素子自体のオン電圧ＶCE(sat)  の低減効果が、装置全体としてのオン電圧ＶCE(sat)  の低減に無駄なく生かされるという利点がある。
【０１３１】
なお、ここではＵＭＯＳ−ＩＧＢＴについて説明したが、ＵＭＯＳについても同様に構成することができ、そのことによって同様の効果を奏する。
【０１３２】
＜第９実施例＞
この実施例でも、図１４を参照する。図１４に示されるように、セル領域ＣＲの上に２列８本のエミッタ・ワイヤ２２５が打たれている。この本数は、１列６本のエミッタ・ワイヤが打たれていた従来のＵＭＯＳ−ＩＧＢＴに比べて多い。そして、１本のエミッタ・ワイヤ２２５が分担するセル領域ＣＲ内の面積は、４ｍｍ2  以下である。このため、主電流がもたらすエミッタ・ワイヤ２２５における電圧降下が十分に引き下げされる。
【０１３３】
以下に、この効果を実証するために行った実証試験について説明する。この実証試験で用いられたＵＭＯＳ−ＩＧＢＴでは、ＵＭＯＳ−ＩＧＢＴ１１０と同様に、セル領域ＣＲは櫛歯上のゲート配線ＧＬによって４領域に仕切られている。ただし、センス・パッドＳＰは設けられていない。図１５および図１６は試験の結果を示すグラフである。
【０１３４】
図１５は、エミッタ・ワイヤ２２５を含めたオン電圧ＶCE(sat)  とエミッタ・ワイヤ２２５の本数との間の関係を示す。このグラフから理解できるように、１列６本のエミッタ・ワイヤが打たれた従来のＵＭＯＳ−ＩＧＢＴ（図１５における黒丸印）に比べて、２列８本、３列１６本、あるいは３列２４本のエミッタ・ワイヤが打たれたＵＭＯＳ−ＩＧＢＴでは、オン電圧ＶCE(sat)  が０．１５Ｖないしそれ以上低くなっている。また、２列８本よりも本数または列数を増やしても、オン電圧ＶCE(sat)  の低減効果は余り変わらない。このことは、エミッタ・ワイヤが２列８本あれば、エミッタ・ワイヤにおける電圧降下は、素子自体のオン電圧ＶCE(sat)  に比べて十分低いことを示唆している。
【０１３５】
このことを立証するために、実証試験に用いたエミッタ・ワイヤ自体の抵抗と本数との関係を更に調べた。図１６は、その結果を示すグラフである。このグラフから理解できるように、エミッタ・ワイヤ自体の抵抗は、エミッタ・ワイヤが６本以上であれば、ほぼ一定である。すなわち、エミッタ・ワイヤが２列８本あれば、エミッタ・ワイヤにおける電圧降下は、素子自体のオン電圧ＶCE(sat)  に比べて十分低いことがわかる。また、図１５に示すように、エミッタ・ワイヤが２列８本よりも多いほど、それにともなってオン電圧ＶCE(sat)  がわずかに低下するのは、エミッタ電極における電圧降下が減少するためであると推定される。
【０１３６】
以上のように、素子自体のオン電圧ＶCE(sat)  の低減が装置全体としてのオン電圧ＶCE(sat)  の低減に有効に結びつくためには、エミッタ・ワイヤ２２５は２列８本あれば十分であると結論できる。この実証試験で用いられたＵＭＯＳ−ＩＧＢＴでは、セル領域ＣＲの面積に略相当するエミッタ電極の面積は、２５ｍｍ2  であるので、エミッタ・ワイヤの１本が分担する領域の面積は、２５／８＝３．１２ｍｍ2  に相当する。すなわち、エミッタ・ワイヤが一本当たりに分担するセル領域ＣＲの面積（エミッタ電極の面積と概ね同一）が、３．１２ｍｍ2  を中心とする概ね２ｍｍ2  〜４ｍｍ2  の範囲にあれば、素子自体のオン電圧ＶCE(sat)  の低減が装置全体としてのオン電圧ＶCE(sat)  の低減に十分に生かされる。
【０１３７】
なお、ここではＵＭＯＳ−ＩＧＢＴについて説明したが、ＵＭＯＳについても同様に構成することができ、そのことによって同様の効果を奏する。
【０１３８】
＜第１０実施例＞
この実施例では、エミッタ・ワイヤ２２５とゲート電極２１０の間の好ましい角度について説明する。図１７は、ＵＭＯＳ−ＩＧＢＴ１１０における１本のエミッタ・ワイヤ２２５とエミッタ電極２１２との接続部分を拡大して示す拡大斜視図である。図１７には、エミッタ電極２１２の下層に配列するユニット・セルＵｃを点線で示している。ストライプ上に配列するユニット・セルＵｃに沿ってゲート電極２１０（図１７では図示を略する。図５参照。）が配列している。エミッタ・ワイヤ２２５は、このゲート電極２１０の方向、言い替えるとユニット・セルＵｃの方向に対して、２０゜〜１６０゜の範囲の角度をもってエミッタ電極２１２に接続されている。すなわち、図１７における角度θは２０゜〜１６０゜の範囲に設定されている。角度θが、この範囲にあるときには、エミッタ電極２１２とゲート電極２１０との間の短絡故障が発生し難いという利点がある。
【０１３９】
図１８は、このことを実証するために行った実証試験の結果を示すグラフである。この図１８は、エミッタ・ワイヤ２１２とゲート電極２１０との間の短絡故障、すなわちゲート配線ショートの発生率と角度θの間の関係を示している。このグラフから解るように、角度θが０または１８０゜であるとき、すなわち、エミッタ・ワイヤ２２５がゲート電極２１０と同じ方向に打たれたときに最も高い。一方、エミッタ・ワイヤ２２５を打つ方向を、ゲート電極２１０の方向から、わずかに２０゜ほどずらすだけで、ゲート配線ショートは起こり難くなる。すなわち、角度θを２０゜〜１６０゜の範囲に設定することによって、ゲート配線ショートを低減することができる。
【０１４０】
なお、ここではＵＭＯＳ−ＩＧＢＴについて説明したが、ＵＭＯＳについても同様に構成することができ、そのことによって同様の効果を奏する。
【０１４１】
＜第１１実施例＞
この実施例では、ＵＭＯＳ−ＩＧＢＴ１１０における溝２０７の配設形状について説明する。図１９は、ＵＭＯＳ−ＩＧＢＴ１１０におけるセル領域ＣＲの一部領域１５１（図４）の直下に相当する半導体基体２００の上主面部分を拡大して示す平面図である。図１９に示すように、溝２０７は、互いに等間隔に並んだストライプ状に形成されている。溝２０７に埋め込まれたゲート電極２１０は、ストライプ状の溝２０７の両端に形成されているゲート配線ＧＬに電気的に接続されている。また、ストライプは１本毎に離れている。すなわち、１本のストライプに埋め込まれたゲート電極２１０は、ゲート配線ＧＬのみを通じて、他のストライプのゲート電極２１０と電気的に結合している。すなわち、溝２０７には、十字「＋」型、Ｔ字「Ｔ」型、あるいはＬ字「Ｌ」型に交差する部位が存在しない。このため、ＵＭＯＳ−ＩＧＢＴ１１０では、従来の装置とは異なり、溝２０７へのゲート電極２１０の埋め込みが容易に行い得るという利点がある。
【０１４２】
なお、この実施例では溝２０７が、直線的なストライプ状に形成された例を説明したが、直線的である代わりに滑らかな曲線的であってもよい。溝２０７が曲線的なストライプ状であっても、十字「＋」型、Ｔ字「Ｔ」型、あるいはＬ字「Ｌ」型に交差する部位は存在しないので、この実施例と同様の効果を奏する。また、ここで述べたように溝２０７が、互いに離れたストライプ状に形成された構成は、ＵＭＯＳにおいても同様に実施することが可能であり、また実施することによって同様の効果が得られる。
【０１４３】
＜第１２実施例＞
以下では、ＵＭＯＳ−ＩＧＢＴ１１０の好ましい製造方法について説明する。図２０〜図３４は、この実施例の方法を示す製造工程図である。
【０１４４】
このＵＭＯＳ−ＩＧＢＴ１１０を製造するには、図２０に示すように、まず、Ｐ型不純物を高濃度に含むシリコン基板を準備する。このシリコン基板は、Ｐ+コレクタ層２０２に相当する。
【０１４５】
つぎに、図２１に示すように、Ｐ+  コレクタ層２０２の上に、エピタキシャル成長によって、Ｎ型不純物を高濃度に含むＮ+  バッファ層２０３を形成する。
【０１４６】
つづいて、図２２に示すように、エピタキシャル成長によって、Ｎ+  バッファ層２０３の上に、Ｎ型不純物を低濃度に含むＮ-  半導体層３０１を形成する。この工程によって、半導体基体２００が形成される。
【０１４７】
つぎに、図２３に示すように、Ｎ-  半導体層３０１の上面にＰ型不純物を注入し、その後、アニールを施すことによって、Ｎ-  半導体層２０４とその上に積層されたＰベース層２０５とを形成する。
【０１４８】
つぎに、図２４に示すように、所定のパターンを有するマスク（第１マスク）３０２を、写真製版によってＰベース層２０５の上面に形成した後、このマスク３０２を遮蔽体として用いることによって、Ｎ型不純物をＰベース層２０５の上面に選択的に注入する。つぎに、マスク３０２を除去した後、アニールを施すことによってＮ+  エミッタ層２０６をＰベース層２０５の上面に選択的に形成する。
【０１４９】
図２５に、この工程終了後の半導体基体２００の上主面を示す。図２５には、マスク３０２の輪郭も同時に示している。マスク３０２は、矩形領域がマトリックス状に配列して成る。したがって、Ｎ+  エミッタ層２０６は、半導体基体２００の上主面に格子状に露出するように形成される。その後、マスク３０２を除去する。
【０１５０】
つぎに、図２６に示すように、半導体基体２００の上主面の上に、写真製版によって所定のパターンを有するマスク（第２マスク）３０３を形成する。マスク３０３は、図２６および図２７に示すように、格子状に露出するＮ+  エミッタ層２０６の帯状部分３０４に沿って開口するように形成される。この開口部は帯状部分３０４の幅方向端部よりも内側に位置している。なお、図２７は平面図であり、図２６は図２７に示す切断線Ｂ−Ｂに沿った正面断面図である。このマスク３０３を遮蔽体として半導体基体２００の上主面にＲＩＥ（Reactive Ion Etching）を実行する。その結果、図２６に示すように、マスク３０３が開口する帯状の領域に沿って溝２０７が形成される。この溝２０７は、Ｎ+  エミッタ層２０６の上面からＰベース層２０５を貫通し、Ｎ-  半導体層２０４にまで達するように、その深さが調整される。その後、マスク３０３を除去する。
【０１５１】
つぎに、図２８に示すように、半導体基体２００の上主面および溝２０７の内壁に熱酸化膜３０９を形成する。つづいて、熱酸化膜３０９の表面に、不純物をドープしたポリシリコン層３０６をデポジションする。ポリシリコン層３０６は、熱酸化膜３０９で覆われた溝２０７を充填するとともに、熱酸化膜３０９で覆われた半導体基体２００の上主面の全体に積層するように形成される。
【０１５２】
つぎに、図２９に示すように、ポリシリコン層３０６の上面に、エッチングを適度に施すことにより、ポリシリコン層３０６の上面部分を除去することによって、半導体基体２００の上主面からの厚さがゲート配線ＧＬの厚さに相当するポリシリコン層３０７を形成する。なお、図２９にはゲート配線ＧＬが配設されるべき領域（図における左端部）を含めて図示している。
【０１５３】
つぎに、図３０に示すように、ゲート配線ＧＬを配設すべき領域を選択的に覆うようにマスク３０８をポリシリコン層３０７の上に形成する。その後、マスク３０８を遮蔽体として用いつつポリシリコン層３０７を選択的にエッチ・バックすることによって、図３０に示すように、ゲート配線ＧＬおよび、ゲート電極２１０を形成する。すなわち、半導体基体２００の上主面の上には、ポリシリコン層３０７は、ゲート配線ＧＬ以外は除去されている。その後、マスク３０８を除去する。
【０１５４】
つぎに、図３１に示すように、絶縁膜３１０を半導体基体２００の上面およびゲート配線ＧＬの上にデポジションする。
【０１５５】
つづいて、図３２に示すように、所定のパターンを有するマスク（第３マスク）３１２を絶縁膜３１０の上に形成する。このマスク３１２は、ストライプ状の溝２０７で挟まれた半導体基体２００の上主面をなす帯状の領域に沿って帯状に開口している。その後、このマスク３１２を遮蔽体として絶縁膜３１０および熱酸化膜３０９を選択的にエッチングする。この結果、ゲート電極２１０の上を覆う絶縁層２１１が形成されるとともに、半導体基体２００の上主面が帯状に露出し、さらに、熱酸化膜３０９の残された部分によってゲート電極２１０と半導体基体２００とを絶縁するゲート絶縁膜２０９が形成される。その後、マスク３１２を除去する。
【０１５６】
つづいて、図３３に示すように、半導体基体２００の上主面における帯状の露出面、すなわち絶縁層２１１の開口部に相当する部分に、選択的に白金をスパッタし、その後熱処理を施すことにより、この帯状の露出面に白金シリサイド層２１４を形成する。
【０１５７】
つぎに、図３４に示すように、上面全体、すなわち絶縁層２１１および白金シリサイド層２１４の上に、アルミニウムをデポジションすることによって、白金シリサイド層２１４と電気的に接続されたエミッタ電極２１２を形成する。また、半導体基体２００の下主面すなわちＰ+  コレクタ層２０２の下面に、例えばＴｉ−Ｎｉ−Ａｌ膜を形成することにより、Ｐ+  コレクタ層２０２の下面に電気的に接続されたコレクタ電極２１３を得る。
【０１５８】
以上の工程によって、ＵＭＯＳ−ＩＧＢＴ１１０が得られる。
【０１５９】
＜第１３実施例＞
ここでは、白金シリサイド層２１４を備えない点のみがＵＭＯＳ−ＩＧＢＴ１１０とは異なるＵＭＯＳ−ＩＧＢＴの好ましい製造方法について説明する。このＵＭＯＳ−ＩＧＢＴを製造するには、図３３に示した工程、すなわち白金をスパッタするとともにその後に熱処理を施す工程を省いて、図３２に示した工程を実行した後、図３４に示した工程を直接に実行すればよい。このように実行することによって、白金シリサイド層２１４が存在しない半導体基体２００の帯状の露出面に、エミッタ電極２１２が直接に接続される。
【０１６０】
＜第１４実施例＞
ここでは、ゲート配線ＧＬはゲート電極２１０と同じポリシリコンで形成されない点のみがＵＭＯＳ−ＩＧＢＴ１１０とは異なるＵＭＯＳ−ＩＧＢＴの好ましい製造方法について説明する。このＵＭＯＳ−ＩＧＢＴを製造するには、図２０〜図２８に示した工程を実行した後、図２９および図３０に示した工程を実行することなく、ポリシリコン層３０６を一挙にエッチ・バックすることによって、図３５の工程図に示すように、半導体基体２００の上主面の上からポリシリコン層３０６を除去するとよい。その結果、ゲート電極２１０が形成される。ゲート配線ＧＬは、別途作成する。その後、第１２実施例における図３１以降の工程を実行するとよい。
【０１６１】
＜第１５実施例＞
ここでは、従来装置であるＵＭＯＳ−ＩＧＢＴ８０と同様に、Ｎ+  エミッタ層が溝２０７と直交するストライプ状に半導体基体の上主面に露出する点のみが、ＵＭＯＳ−ＩＧＢＴ１１０とは異なるＵＭＯＳ−ＩＧＢＴの好ましい製造方法について説明する。このＵＭＯＳ−ＩＧＢＴを製造するには、図２０〜図２３に示した工程を実行した後、図２４に示した工程と同様に、所定のパターンを有するマスクを、写真製版によってＰベース層２０５の上面に形成する。このマスクは、マスク３３１とは異なり、ストライプ状である。その後、このマスクを遮蔽体として用いることによって、Ｎ型不純物をＰベース層２０５の上面に選択的に注入する。つぎに、マスクを除去した後、アニールを施すことによってＮ+  エミッタ層をＰベース層２０５の上面に選択的に形成する。
【０１６２】
図３６に、この工程終了後の半導体基体の上主面を示す。図３６には、この工程で使用したストライプ状のマスク３３１の輪郭も同時に示している。この工程で形成されたＮ+  エミッタ層２５６とＰベース層２０５とは、半導体基体の上主面にストライプ状に交互に露出する。
【０１６３】
つぎに、図２６に示した工程と同様に、半導体基体の上主面の上に、写真製版によって所定のパターンを有するマスクを形成する。このマスク３３２は、図３７の平面図に示すように、ストライプ状のＮ+  エミッタ層２５６と直交するストライプ状に形成される。このマスク３３２を遮蔽体として半導体基体の上主面にＲＩＥ（Reactive Ion Etching）を実行する。その結果、ストライプ状のＮ+エミッタ層２５６に直交するようにストライプ状の溝２０７が形成される。この溝２０７は、Ｎ+  エミッタ層２５６の上面からＰベース層２０５を貫通し、Ｎ-  半導体層２０４にまで達するように、その深さが調整される。
【０１６４】
その後の工程は、第１２実施例における図２８以降に示した工程と同様である。
【０１６５】
＜第１６実施例＞
第１２実施例において、図３０に示されるポリシリコンのゲート配線ＧＬおよびゲート電極２１０を形成するのに、ポリシリコン層３０６をあらかじめゲート配線ＧＬに相当する厚さにデポジションしてもよい。すなわち、図２８に示した工程において、ポリシリコン層３０６のデポジションの進行を調整することによって、半導体基体２００の上主面からの厚さがゲート配線ＧＬの厚さに相当するポリシリコン層３０７（図２９）を直接に形成してもよい。
【０１６６】
＜第１７実施例＞
ここでは、半導体基体２００の中にＰ+  コレクタ層２０２が存在しない点のみが、ＵＭＯＳ−ＩＧＢＴ１１０とは異なるＵＭＯＳの好ましい製造方法について述べる。このＵＭＯＳを製造するには、まず、図３８に示すように、Ｎ型不純物を低濃度に含むシリコン基板４０１を準備する。
【０１６７】
つぎに、図３９に示すように、このシリコン基板４０１の下主面にＮ型不純物を高濃度に注入し、その後、アニールを施すことにより、Ｎ型半導体層４０２の下面にＮ型不純物を高濃度に含むＮ+  型半導体層４０３が形成される。この工程によって、半導体基体４００が形成される。Ｎ型不純物を注入する代わりに、シリコン基板４０１の下主面に、エピタキシャル成長によってＮ型不純物を高濃度に含むＮ+  型半導体層４０３を形成してもよい。
【０１６８】
これにつづく工程は、第１２実施例における、図２３以降の工程と同様である。
【０１６９】
＜第１８実施例＞
以上の実施例では、ＵＭＯＳ−ＩＧＢＴおよびＵＭＯＳを例として説明したが、この発明は、例えばＥＳＴ（Emitter Switched Thyristor）、ＭＣＴ（MOS Controlled Thyristor）などの、他の絶縁ゲート型半導体装置に対しても実施が可能である。
【０１７０】
＜第１９実施例＞
また、以上の実施例では、Ｎチャネル型のＵＭＯＳ−ＩＧＢＴ等について説明したが、Ｐチャネル型の絶縁ゲート型半導体装置についても実施が可能である。
【０１７１】
【発明の効果】
＜請求項１に記載の発明の効果＞
この発明の装置では、Ｖｐｎ＞Ｊｐｒ×ρpn×Ｌｍａｘの関係を満たすように第３半導体層の形状が設定されているので、装置に定格電流に相当する大きさの主電流を通電しても第２半導体層と第３半導体層との間の接合部に発生するバイアス電圧は、ビルト・イン・ポテンシャルＶｐｎを超えることがない。このため、寄生トランジスタの導通を招くことなく装置に定格電流を通電し得るという効果がある。
【０１７２】
＜請求項２に記載の発明の効果＞
この発明の装置では、Ｖｐｎ＞ｎ×Ｊｐｒ×ρpn×Ｌｍａｘの関係を満たすように第３半導体層の形状が設定されているので、装置の負荷を短絡させた状態で主電流を通電しても第２半導体層と第３半導体層との間の接合部に発生するバイアス電圧は、ビルト・イン・ポテンシャルＶｐｎを超えることがない。このため、寄生トランジスタの導通を招くことなく装置に短絡電流を通電し得るという効果がある。
【０１７３】
＜請求項３に記載の発明の効果＞
この発明の装置では、過電流保護手段が備わるので、装置の負荷を短絡させた状態で主電流を通電しても、主電流の大きさは制限電流値を超えない。しかも、Ｖｐｎ＞ｍ×Ｊｐｒ×ρpn×Ｌｍａｘの関係を満たすように第３半導体層の形状が設定されているので、装置の負荷を短絡させた状態で主電流を通電しても第２半導体層と第３半導体層との間の接合部に発生するバイアス電圧は、ビルト・イン・ポテンシャルＶｐｎを超えることがない。このため、寄生トランジスタの導通を招くことなく装置に短絡電流を通電し得るという効果がある。さらに、過電流保護手段によって短絡電流が制限されるので、過電流保護回路を備えない装置に比べて最大距離Ｌｍａｘに対する条件が緩和されるという効果がある。
【０１７４】
＜請求項４に記載の発明の効果＞
この発明の装置では、センシング手段が複数の素子を有するので、素子の微細化にともなって１個の素子の出力信号の強さが低下しても、センシング手段全体の出力信号を高く維持することができる。すなわち、センシング機能の確保と微細化に伴うオン電圧の低減とを両立的に実現し得るという効果がある。
【０１７５】
＜請求項５に記載の発明の効果＞
この発明の装置では、同一構造の複数の絶縁ゲート型半導体素子が等間隔に配列されており、しかも、略均等に仮想分割されてなる単位領域毎に配線の各１が接続されるので、主電流によって主電極に引き起こされる電圧降下は、配線の数が一定である条件の下ではほぼ最低となる。このため、絶縁ゲート型半導体素子の微細化に伴う素子自体のオン電圧の低減効果が、装置全体におけるオン電圧の低減に有効に生かされるという効果がある。
【０１７６】
＜請求項６に記載の発明の効果＞
この発明の装置では、１本の配線が主電流を分担する単位領域の面積が最適化されている。すなわち配線の本数が最適化されているので、絶縁ゲート型半導体素子自体のオン電圧に比べて、配線および主電極における電圧降下が十分に低い。このため、絶縁ゲート型半導体素子の微細化に伴う素子自体のオン電圧の低減効果が、装置全体におけるオン電圧の低減に有効に生かされるという効果がある。
【０１７７】
＜請求項７に記載の発明の効果＞
この発明の装置では、配線の方向と絶縁ゲート型半導体素子の方向とが最適な角度をもって交差するので、配線とゲート電極との間の短絡故障が発生し難いという効果がある。
【０１７８】
＜請求項８に記載の発明の効果＞
この発明の装置では、各絶縁ゲート型半導体素子に属するトレンチ・ゲートが直線状ないし滑らかな曲線状に形成され、しかも、他の素子に属するトレンチ・ゲートとは交差しないので、トレンチ・ゲートにＬ字「Ｌ」型の折れ曲がり部、および、十字「＋」、Ｔ字「Ｔ］等の交差部が存在しない。このため、ゲート電極をトレンチへ容易に埋め込むことができるという効果がある。
【図面の簡単な説明】
【図１】  この発明の実施例のＵＭＯＳ−ＩＧＢＴの断面斜視図である。
【図２】  この発明の実施例のＵＭＯＳ−ＩＧＢＴが組み込まれた製品の部分透視斜視図である。
【図３】  この発明の実施例のＵＭＯＳ−ＩＧＢＴが組み込まれた製品の斜視図である。
【図４】  この発明の実施例のＵＭＯＳ−ＩＧＢＴの上面図である。
【図５】  この発明の実施例のＵＭＯＳ−ＩＧＢＴの部分平面図である。
【図６】  この発明の実施例のＵＭＯＳ−ＩＧＢＴの正面断面図である。
【図７】  この発明の実施例のＵＭＯＳ−ＩＧＢＴに関する実証試験の結果を示すグラフである。
【図８】  この発明の実施例のＵＭＯＳ−ＩＧＢＴに関する実証試験の結果を示すグラフである。
【図９】  この発明の実施例のＵＭＯＳ−ＩＧＢＴに関する実証試験の結果を示すグラフである。
【図１０】  この発明の実施例のＵＭＯＳ−ＩＧＢＴに関する実証試験の結果を示すグラフである。
【図１１】  この発明の実施例のＵＭＯＳ−ＩＧＢＴの部分平面図である。
【図１２】  この発明の実施例のＵＭＯＳ−ＩＧＢＴの正面断面図である。
【図１３】  この発明の実施例のＵＭＯＳ−ＩＧＢＴの部分平面図である。
【図１４】  この発明の実施例のＵＭＯＳ−ＩＧＢＴの平面図である。
【図１５】  この発明の実施例のＵＭＯＳ−ＩＧＢＴに関する実証試験の結果を示すグラフである。
【図１６】  この発明の実施例のＵＭＯＳ−ＩＧＢＴに関する実証試験の結果を示すグラフである。
【図１７】  この発明の実施例のＵＭＯＳ−ＩＧＢＴの部分斜視図である。
【図１８】  この発明の実施例のＵＭＯＳ−ＩＧＢＴに関する実証試験の結果を示すグラフである。
【図１９】  この発明の実施例のＵＭＯＳ−ＩＧＢＴの部分平面図である。
【図２０】  この発明の実施例のＵＭＯＳ−ＩＧＢＴの製造方法に関する工程図である。
【図２１】  この発明の実施例のＵＭＯＳ−ＩＧＢＴの製造方法に関する工程図である。
【図２２】  この発明の実施例のＵＭＯＳ−ＩＧＢＴの製造方法に関する工程図である。
【図２３】  この発明の実施例のＵＭＯＳ−ＩＧＢＴの製造方法に関する工程図である。
【図２４】  この発明の実施例のＵＭＯＳ−ＩＧＢＴの製造方法に関する工程図である。
【図２５】  この発明の実施例のＵＭＯＳ−ＩＧＢＴの製造方法に関する工程図である。
【図２６】  この発明の実施例のＵＭＯＳ−ＩＧＢＴの製造方法に関する工程図である。
【図２７】  この発明の実施例のＵＭＯＳ−ＩＧＢＴの製造方法に関する工程図である。
【図２８】  この発明の実施例のＵＭＯＳ−ＩＧＢＴの製造方法に関する工程図である。
【図２９】  この発明の実施例のＵＭＯＳ−ＩＧＢＴの製造方法に関する工程図である。
【図３０】  この発明の実施例のＵＭＯＳ−ＩＧＢＴの製造方法に関する工程図である。
【図３１】  この発明の実施例のＵＭＯＳ−ＩＧＢＴの製造方法に関する工程図である。
【図３２】  この発明の実施例のＵＭＯＳ−ＩＧＢＴの製造方法に関する工程図である。
【図３３】  この発明の実施例のＵＭＯＳ−ＩＧＢＴの製造方法に関する工程図である。
【図３４】  この発明の実施例のＵＭＯＳ−ＩＧＢＴの製造方法に関する工程図である。
【図３５】  この発明の実施例のＵＭＯＳ−ＩＧＢＴの製造方法に関する工程図である。
【図３６】  この発明の実施例のＵＭＯＳ−ＩＧＢＴの製造方法に関する工程図である。
【図３７】  この発明の実施例のＵＭＯＳ−ＩＧＢＴの製造方法に関する工程図である。
【図３８】  この発明の実施例のＵＭＯＳの製造方法に関する工程図である。
【図３９】  この発明の実施例のＵＭＯＳの製造方法に関する工程図である。
【図４０】  従来のＵＭＯＳの正面断面図である。
【図４１】  従来のＵＭＯＳの平面図である。
【図４２】  従来のＵＭＯＳ−ＩＧＢＴの断面斜視図である。
【図４３】  従来のＵＭＯＳ−ＩＧＢＴの平面図である。
【図４４】  従来のＵＭＯＳの正面断面図である。
【図４５】  従来のＵＭＯＳ−ＩＧＢＴの部分平面図である。
【符号の説明】
２０４  Ｎ-  半導体層（第１半導体層）、２０５  Ｐベース層（第２半導体層）、２０６  Ｎ+  エミッタ層（第３半導体層）、２００  半導体基体、２０７  溝、２０９  ゲート絶縁膜、２１０  ゲート電極（トレンチ・ゲート）、２１２  エミッタ電極（第１主電極）、２１３  コレクタ電極（第２主電極）、Ｒａ  帯状領域（第１領域）、２０６ａ  クロスバー領域（第２領域）、２０６ｂ帯状領域（第３領域）、２１４  白金シリサイド層（導電層）、Ｌｍａｘ  最大距離、２２１  開口端、２２２  仮想面、２２３  交線、２３０  センス領域（センシング手段）、Ｕｃ，Ｕｓ  ユニット・セル（絶縁ゲート型半導体素子）、２２５  エミッタ・ワイヤ（配線）、３０２  マスク（第１マスク）、３０３マスク（第２マスク）、３１２  マスク（第３マスク）、３０９  第１絶縁膜、３１０  第２絶縁膜、３０６  ポリシリコン層、ＧＬ  ゲート配線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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