(57)【特許請求の範囲】
【請求項１】
それぞれ同期データと所定量のデジタル画像データ、当該同期ブロックの番号を示すＩＤデータ及びパリティデータを含む複数の同期ブロックから構成され、前記パリティデータを用いて誤り訂正符号化されたデジタルデータを記録媒体から再生する再生手段と、
前記再生手段により再生されたパリティデータとデジタル画像データとを記憶する記憶手段と、
前記記憶手段に対してアクセスし、前記パリティデータを用いて前記デジタル画像データ中のエラーを訂正する誤り訂正手段と、
前記ＩＤデータに従って前記デジタル画像データ及びパリティデータの前記記憶手段における書き込みアドレスを決定すると共に、前記パリティデータを用いて前記同期ブロック単位で前記デジタル画像データ中のエラーを検出し、前記エラーの検出結果に従って前記記憶手段に対する前記再生手段から出力されたパリティデータ及びデジタル画像データの記憶動作を制御する制御手段とを備える再生装置。
【請求項２】
前記制御手段は、エラーを含まない前記同期ブロックの前後ｎ（ｎは整数）ブロック分のデジタル画像データ及びパリティデータを前記記憶手段に書き込むことを特徴とする請求項１記載の再生装置。
【請求項３】
前記再生デジタルデータと前記パリティデータとを（２ｎ＋１）同期ブロック期間分遅延させて前記記憶手段に出力する遅延手段を備えたことを特徴とする請求項２記載の再生装置。
【請求項４】
前記記録媒体は多数のヘリカルトラックが形成されたテープ状記録媒体を含み、前記再生手段は前記テープ状記録媒体をトレースして前記デジタル画像データを再生する回転ヘッド手段を含むことを特徴とする請求項１記載の再生装置。
【請求項５】
前記制御手段は、前記誤り訂正手段が前記エラーを訂正するために必要な生成多項式よりも少ない生成多項式の演算を行う演算手段を有することを特徴とする請求項１記載の再生装置。
【請求項６】
前記制御手段は、前記パリティデータを用いて前記デジタル画像データ中のエラーを訂正せずに前記エラーの検出を行うことを特徴とする請求項１記載の再生装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は再生装置に関し、特には、デジタル信号の再生装置に関する。
【０００２】
【従来の技術】
この種の装置として、従来より、画像信号をデジタル信号として磁気テープに記録再生するデジタルＶＴＲが知られている。
【０００３】
デジタルＶＴＲにおいては通常、記録再生に伴うエラーを訂正するためのパリティデータをデジタル画像信号に付加することにより誤り訂正符号化して記録しており、再生されたデジタル画像信号をメモリに記憶し、誤り訂正回路がこのメモリにアクセスすることにより再生信号中のエラーを訂正している。
【０００４】
そして、デジタルＶＴＲにおいては、テープを記録時と同じ速度で搬送してデジタル信号を再生する通常再生モードの他、テープを記録時よりも高速、あるいは低速で搬送してデジタル信号を再生するサーチモードやスロー再生モードを備えるものもある。
【０００５】
【発明が解決しようとする課題】
ここで、スロー再生を考えてみる。
【０００６】
テープ上の各トラックに対してアジマス記録によりデジタル信号を記録している場合、スロー再生時においては各ヘッドの１回のトレースにより得られる再生信号のエンベロープが変動してしまう。その結果、エンベロープの大きい部分についてはエラーが少ないかもしくは訂正可能であるが、エンベロープの小さい部分についてはエラーが多すぎて訂正不能となるか、もしくは、誤訂正のおそれがある。
【０００７】
また、前述の通り、スロー再生時にはテープを記録時よりも低速で搬送してデジタル信号を再生するため、テープ上の各トラックはヘッドにより複数回トレースされる。
【０００８】
そして、デジタルＶＴＲにおいては通常、デジタル信号に付加されたＩＤデータに従って再生された画像信号をメモリに書き込んでいる。
【０００９】
即ち、スロー再生時においては、同じＩＤデータを有する画像信号が複数回再生されるため、同じトラックから再生された信号であっても、エラーが少ない（信頼性の高い）信号がメモリに書き込まれた後、再度同じトラックから再生されたエラーの多い（信頼性の低い）信号が上書きされてしまうおそれがあった。
【００１０】
本発明は前述の如き問題点を解決することを目的とする。
【００１１】
本発明の他の目的は、再生信号中、信頼性の高い信号をメモリに書き込み可能とする処にある。
【００１２】
【課題を解決するための手段】
前記課題を解決し、目的を達成するため、本発明は、それぞれ同期データと所定量のデジタル画像データ、当該同期ブロックの番号を示すＩＤデータ及びパリティデータを含む複数の同期ブロックから構成され、前記パリティデータを用いて誤り訂正符号化されたデジタルデータを記録媒体から再生する再生手段と、前記再生手段により再生されたパリティデータとデジタル画像データとを記憶する記憶手段と、前記記憶手段に対してアクセスし、前記パリティデータを用いて前記デジタル画像データ中のエラーを訂正する誤り訂正手段と、前記ＩＤデータに従って前記デジタル画像データ及びパリティデータの前記記憶手段における書き込みアドレスを決定すると共に、前記パリティデータを用いて前記同期ブロック単位で前記デジタル画像データ中のエラーを検出し、前記エラーの検出結果に従って前記記憶手段に対する前記再生手段から出力されたパリティデータ及びデジタル画像データの記憶動作を制御する制御手段とを備える。
【００１３】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を用いて詳細に説明する。
【００１４】
図１は本発明を適用したデジタルＶＴＲの構成を示す図である。
【００１５】
図１において、隣接するトラック間で互いにアジマス角が異なる多数のヘリカルトラックが形成されたテープＴより、ヘッド部１０１によりデジタル画像信号を再生し、アンプ１０３、イコライザ１０５を介して２値化回路１０７及びクロック生成回路１３９に出力する。本形態では、ヘッド部１０１は互いにアジマスが異なる２つの回転ヘッドを有し、これら回転ヘッドによりテープＴを交互にトレースしてデジタル信号を再生する。
【００１６】
なお、本形態のデジタルＶＴＲは、テープＴを記録時と同じ速度で搬送してデジタル信号を再生する通常再生モードの他、テープＴを通常再生モード時よりも遅い速度で搬送してデジタル信号を再生するスロー再生モード、テープＴを通常再生モード時よりも高速で搬送してデジタル信号を再生するサーチ再生モードを有し、これらのモードを不図示のシステムコントローラにより切り換えている。
【００１７】
クロック生成回路１３９はＰＬＬ回路及びカウンタを有し、再生データに位相同期したシンボルクロックを生成し、カウンタ１１１に出力すると共に、カウンタを用いてこのシンボルクロックを分周し、バイトクロック、１シンクブロック毎のクロック等を出力する。
【００１８】
２値化回路１０７は入力されたデジタル信号を１サンプル１ビットのデジタル信号に復元し、同期検出回路１０９、ＩＤ検出回路１１３及びＦＩＦＯ１１５に出力する。
【００１９】
本形態のデジタルＶＴＲでは、所定量のデジタル画像信号毎に同期データＳＹＮＣ、ＩＤデータ及びＩＤデータの誤り検出用のＩＤパリティを付加してシンクブロックを形成し、更に、１トラック分の記録データ毎に外符号パリティＣ２及び内符号パリティＣ１を付加して誤り訂正符号化して記録している。
【００２０】
図２（ａ）は１シンクブロックのデータの構成を示す。
【００２１】
本形態では、各シンクブロックを９０バイトのデータで構成し、先頭にシンクデータ、次にシンクブロックの番号等を含むＩＤデータ、ＩＤデータの誤りを検出するためのＩＤパリティデータ、画像・音声データ等の情報データ、最後に誤り訂正用のＣ１パリティデータの順で構成されている。
【００２２】
さて、図１に戻って、同期検出回路１０９は再生されたデジタル信号列から前述の各シンクブロックのシンクデータを検出し、シンクデータを検出したタイミングでカウンタ１１１に同期検出信号を出力する。カウンタ１１１は同期検出回路１０９からの同期検出信号に応じてクリアされ、クロック生成回路１３９により生成された再生デジタル信号のサンプルの周波数に対応したシンボルクロックをカウントする。従って、カウンタ１１１のカウント値は各シンクブロック内のデータの先頭からの位置を示している。カウンタ１１１のカウント結果はＩＤ検出回路１１３及びデータパリティ検出回路１２３に出力される。
【００２３】
ＩＤ検出回路１１３はカウンタ１１１からのカウント値に従って、２値化回路１０７から供給される再生データ中から各シンクブロックのＩＤデータ及びＩＤパリティを抽出し、得られたＩＤデータが正しいか否かをＩＤパリティを用いて検出する。その結果、再生ＩＤデータが正しい場合にはそのデータ（シンクブロック番号）を保持し、誤っていた場合には保持されている１つ前のシンクブロックの番号に１を加えた値をシンクブロック番号として保持する。ＩＤ検出回路１１３により検出されたシンクブロック番号データは後述のようにメモリ１２７への再生信号の書き込み動作に用いられる。
【００２４】
また、データパリティ検出回路１２３はカウンタ１１１からのカウント値に従って、２値化回路１０７から供給される再生データ中から各シンクブロックの情報データ及びＣ１パリティを抽出する。そして、抽出した情報データとＣ１パリティとを決められたガロア体の多項式に入力して演算を行い、情報データ中にエラーがあるか否かを検出する。そして、エラーがなかった場合には論理Ｈを、エラーがあった場合には論理Ｌを示す１ビットのエラーフラグデータをモノマルチ１２５に出力する。
【００２５】
データパリティ検出回路１２３について図３を用いて説明する。
【００２６】
図３はデータパリティ検出回路１２３の要部の構成を示す図である。図において、不図示の抽出部より抽出され、８ビット単位に並列に出力された再生データは端子２０１よりＥＸＯＲ回路２０２及び２０３に供給される。ＥＸＯＲ回路２０２はスイッチ２０４、ラッチ２０７を介してフィードバックされた８ビットのデータと入力データとのの排他的論理和演算を行い、スイッチ２０４に出力する。スイッチ２０４はカウンタ１１１のカウント値が各シンクブロックのデータエリアの先頭の位置を示す値となった場合に不図示のタイミング信号発生部より出力される信号が供給されたタイミングで“００００００００”のデータを選択し、それ以外に場合にはＥＸＯＲ回路２０２の出力を選択する。そして、これ以降ＥＸＯＲ回路２０２は入力データに対して８ビット単位で排他的論理和演算を行うことになる。
【００２７】
また、ＥＸＯＲ回路２０３はスイッチ２０５、ラッチ２０８及び変換回路２０６を介してフィードバックされた８ビットのデータと入力データとの排他的論理和演算を行い、スイッチ２０５に出力する。スイッチ２０５はスイッチ２０４と同様に、各シンクブロックのデータエリアの先頭で“００００００００”のデータを選択し、それ以外に場合にはＥＸＯＲ回路２０３の出力を選択する。
【００２８】
ここで、変換回路２０６は図４の様に構成されており、ラッチ２０８から供給される８ビットのデータの各ヒットの論理を図のように変換してＥＸＯＲ回路２０３に出力する。
【００２９】
ラッチ２０７、２０８からの８ビットの出力データはそれぞれＮＡＮＤ回路２０９、２１０に出力され、各ＮＡＮＤ回路の出力は更にＡＮＤ回路２１１に出力される。ＡＮＤ回路２１１の出力はスイッチ２１２を介してラッチ２１３に出力され、１シンクブロック毎にラッチされる。
【００３０】
ここで、スイッチの動作タイミングについて説明する。
【００３１】
スイッチ２１２は、カウンタ１１１のカウント値が各シンクブロックのデータパリティの最後、つまり各シンクブロックのデータエリアの先頭から数えて８５バイト目の位置を示す値となった次のタイミングで不図示のタイミング信号発生部より供給される信号に応じてＡＮＤ回路２１１の出力をラッチ２１３に出力する。
【００３２】
本形態では、各シンクブロックのデータエリアの先頭からＥＸＯＲ２０２、２０３により８ビット毎に演算を行い、データパリティの最後の１バイトのデータの演算が終了した時、エラーがない場合、ＮＡＮＤ２０９、２１０より論理Ｈが出力される。
【００３３】
スイッチ２１２は、この最後の１バイトのデータまで演算した結果のみをラッチ２１３に出力するためのものであり、ラッチ２１３でラッチされた演算結果は１シンクブロック期間保持される。
【００３４】
スイッチ２０４、２０５及びスイッチ２１２の動作タイミングを図２（ｂ），（ｃ）に示す。スイッチ２０４、２０５は図２（ｂ）に示したタイミング信号に応じて“００００００００”を選択する。また、スイッチ２１２は図２（ｃ）に示したタイミングＡＮＤ２１１の出力を選択する。
【００３５】
この様に、ラッチ２１３によりラッチされたデータは、ＥＸＯＲ回路２０２及び２０３によりそれぞれ１シンクブロックのデータに対して演算を行った結果の論理積を示しており、本形態においては、演算の結果が論理Ｌ、即ち、各ＮＡＮＤ回路２０９、２１０が論理Ｈを出力しているときにはエラーなしを示している。
【００３６】
通常、８ビットのデータを並列処理する場合はガロア体の生成多項式は８つあり、エラー訂正を行う際にはすべての多項式を計算しなければならないが、本形態のようにエラーの有無を検出するだけでよい場合には、図３のように２つもしくは３つ程度の多項式演算を行い、それらの論理積をとれば十分である。
【００３７】
さて、図１において、データパリティ検出回路１２３からの出力はモノマルチ１２５に供給される。モノマルチ１２５はデータパリティ検出回路１２３より論理Ｈの信号が入力されると、（２ｎ＋１）シンクブロック期間の間論理Ｈの信号を出力して論理Ｌに戻る。また、論理Ｈを出力しているときに更に論理Ｈが供給された場合、その時点から更に（２ｎ＋１）シンクブロック期間論理Ｈを出力するように、いわゆるリトリガブルに構成されている。
【００３８】
本形態では、ｎ＝２とし、モノマルチ１２５を４つのＤ−ＦＦと論理和回路で構成している。
【００３９】
モノマルチ１２５の出力はスイッチ１１９と１２１の制御のために用いられ、各スイッチはモノマルチ１２５の出力が論理Ｈのときに閉成される。
【００４０】
一方、２値化回路１０７の出力はＦＩＦＯ１１５により（ｎ＋１）シンクブロック期間遅延され、モノマルチ１２５からの出力が論理Ｈの場合スイッチ１１９を介してトラックメモリ１２７に出力される。
【００４１】
同様にＩＤ検出回路１１３により検出されたＩＤデータはＦＩＦＯ１１７により（ｎ＋１）シンクブロック期間遅延され、モノマルチ１２５からの出力が論理Ｈの場合スイッチ１２１を介してメモリ制御回路１４１に出力される。
【００４２】
メモリ制御回路１４１はスイッチ１２１を介して供給されたＩＤデータに従って再生データの書き込みアドレスを決定し、スイッチ１１９を介して供給される再生データをトラックメモリ１２７の該当するアドレスに書き込む。
【００４３】
メモリ制御回路１４１は１トラック分の再生データをトラックメモリ１２７に書き込むとその旨をエラー訂正回路１２９に知らせ、エラー訂正回路１２９を起動する。
【００４４】
ここで、図５に１トラック分の画像データの構成を示す。
【００４５】
本形態では、１トラック分の画像データは１５１個のシンクブロックで構成され、シンクブロック番号０〜１４０までが画像データが含まれるシンクブロック、１４１〜１５１までが画像データに対する外符号Ｃ２パリティデータを含むシンクブロックとなっている。
【００４６】
エラー訂正回路１２９はメモリ１２７に記憶された積符号構成のデータに対してＣ１方向、Ｃ２方向の順で数回エラー訂正処理を施す。
【００４７】
エラー訂正回路１２９により訂正された画像データは伸長回路１３１に出力される。本形態において記録されている画像データはＤＣＴ，可変長符号化等によりその情報量が圧縮されており、伸長回路１３１は可変長符号復号、逆ＣＤＴ等により再生された画像データの情報量を伸長し、ビデオメモリ１３３に書き込む。
【００４８】
ビデオメモリ１３３に書き込まれた画像データはラスタスキャンの順に読み出され、輝度信号はＤ／Ａ変換器１３５を介して端子１３９より出力され、色差信号はＤ／Ａ変換器１３７を介して端子１３９より出力される。
【００４９】
ここで、ＦＩＦＯ１１５の出力データと、モノマルチ１２５を介してメモリ制御回路１４１に出力されるデータパリティ検出回路１２３の出力との関係を図６を用いて説明する。
【００５０】
図において、２値化回路１０７より出力された１シンクブロック分のデータをＡとする。Ｂはこの１シンクブロック分のデータのデータパリティ検出回路１２３による検出結果を示している。即ち、情報データにエラーがあるか否かはＣ１パリティがすべて入力されなければわからないため、データパリティ検出回路１２３から検出結果が出力されるのはＢに示すタイミングとなる。
【００５１】
そして、データパリティ検出回路１２３の出力がモノマルチ１２５に供給され、モノマルチ１２５から出力された結果がＣである。
【００５２】
本形態では、あるシンクブロックにエラーがなかった場合、その前後のシンクブロックがエラーである可能性が少ないことから、Ａに示したシンクブロックにエラーがなく、データパリティ１２３より論理Ｈの信号が出力された場合、Ｂに示した１シンクブロック期間を含めて前後２シンクブロック期間、合わせて５シンクブロック期間の間モノマルチ１２５より論理Ｈの信号が出力され、メモリ１２７に対するＦＩＦＯ１１５からの再生データの書き込みを許可している。この様子をＤに示す。
【００５３】
このように、本形態では、再生データをメモリに書き込み、メモリに書き込まれたデータに対して誤り訂正処理を施す際、メモリに書き込む前に再生データ中のエラーの有無を検出し、その検出結果に従ってメモリへの書き込みを制御している。
【００５４】
従って、スロー再生時のように同じトラックからデータを複数回再生するような場合であっても、エラーが多く、信頼性の低いデータを誤り訂正用のメモリに書き込む前に検出でき、良好な再生データをメモリに書き込んだ後、エラーの多いデータを上書きしてしまうことを防止することができる。
【００５５】
なお、本形態では、モノマルチ１２５では５シンクブロック期間論理Ｈとなる信号を出力したが、ｎの値を適当に設定し、３シンクブロック期間や７シンクブロック期間としてもよい。
【００５６】
また、本形態ではＦＩＦＯ１１５、１１７により再生データ及びアドレスデータ有無を遅延していたが、ＦＩＦＯを設けず、そのままメモリ及びメモリ制御回路に供給する様にしてもよい。
【００５７】
【発明の効果】
以上説明したように、本発明によれば、誤り訂正用の記憶手段に再生データを記憶する前に再生データ中のエラーの有無を検出することができ、信頼性の低いデータを書き込んでしまうのを防ぐことができる。
【図面の簡単な説明】
【図１】本発明の実施形態としてのデジタルＶＴＲの構成を示す図である。
【図２】図１の装置によるデータのフォーマットを示す図である。
【図３】図１におけるデータパリティ検出回路の構成を示す図である。
【図４】図３における変換回路の構成を示す図である。
【図５】図１の装置によるデータのフォーマットを示す図である。
【図６】図１の装置の動作を説明するためのタイミングチャートである。
【符号の説明】
１１３  ＩＤ検出回路
１２３  データパリティ検出回路
１２７  トラックメモリ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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