(57)【特許請求の範囲】
【請求項１】
炭化珪素よりなる第１導電型の低抵抗な半導体基板（１）と、前記半導体基板の上に形成され該半導体基板よりも高抵抗な第１の半導体層（２）と、前記第１の半導体層の表層部に形成された第２導電型のベース領域（３）を含むと共に該ベース領域の上に設けられたゲート電極層（８）に電圧を印加することによって電流のスイッチング動作を行うＦＥＴをユニットセルとし、
該ユニットセルを複数個有してなるセル領域と、
前記セル形成領域の外周部において該セル領域から所定間隔離間して該セル領域を囲むように形成された少なくとも１つの第２導電型のウェル領域（２１）と、
前記ウェル領域のうち最外周に位置するものの上に絶縁膜を介して配置されると共に該最外周のウェル領域と電気的に接続されており、該最外周のウェル領域よりも前記セル領域から離れる側に張り出して延設されたフィールドプレート（２２）と、
前記ゲート電極層と電気的に接続されたゲート電極（２４）と、
前記ベース領域と電気的に接続されたソース電極（１０）と、
前記半導体基板の裏面側と電気的に接続されたドレイン電極とを備え、
前記ウェル領域は、前記ベース領域よりも高抵抗となっていることを特徴とする炭化珪素半導体装置。
【請求項２】
前記セル領域とウェル領域との間には、前記半導体層の表層部において前記セル領域を囲むように形成された第２導電型の接合用領域（２０）が形成されており、この接合用領域は前記ウェル領域と同等の抵抗値で形成されるとともに前記ベース領域と電気的に接続されていることを特徴とする請求項１に記載の炭化珪素半導体装置。
【請求項３】
前記セル領域は、前記ＦＥＴと前記ウェル領域の間において、前記半導体層の表層部に形成された第２導電型の引き込み用領域を含む引き込み用セル領域を有し、前記引き込み用領域が前記ソース電極と電気的に接続されて、前記半導体層に介在するキャリアを前記ソース電極に引き込むようになっていることを特徴とする請求項２に記載の炭化珪素半導体装置。
【請求項４】
前記ウェル領域それぞれの間、前記ウェル領域と前記接合用領域との間、及び前記接合用領域と前記引き込み用領域との間における前記半導体層の上部には、該半導体層よりも高抵抗な半導体薄膜層（２５）が形成されていることを特徴とする請求項３に記載の炭化珪素半導体装置。
【請求項５】
前記ウェル領域と前記接合用ウェル層の抵抗が、前記ベース領域の３倍以上高くなっていることを特徴とする請求項２乃至４のいずれか１つに記載の炭化珪素半導体層装置。
【請求項６】
前記第ベース領域は、前記ウェル領域よりも接合深さが深く形成されたディープベース層（３０）を備えていることを特徴とする請求項１乃至５のいずれか１つに記載の炭化珪素半導体装置。
【請求項７】
炭化珪素よりなる第１導電型の半導体基板（１）の主表面上に該半導体基板よりも高抵抗な炭化珪素よりなる第１導電型の半導体層（２）を形成する工程と、
第１のマスクを用いてイオン注入を行い、前記半導体層の表層部の所定領域に、所定深さを有する第２導電型の複数個のベース領域（３）を形成する工程と、
前記ベース領域内の表層部の所定領域に、該ベース領域よりも接合深さの浅い第１導電型のソース領域（４）を形成する工程と、
前記第１のマスクとは異なる第２のマスクを用いてイオン注入を行い、前記ベース領域を囲むように、所定深さを有すると共に該ベース領域よりも高抵抗な第２導電型のウェル領域（２１）を少なくとも１つ形成する工程と、
前記ソース領域と前記半導体層との間における前記ベース領域の上にゲート電極層（８）を形成する工程と、
前記ベース領域及び前記ソース領域に接するソース電極（１０）を形成する工程と、
前記ウェル層のうち最外周に位置するものから外側に電気的に接続されるフィールドプレート（２２）を、絶縁膜（７）を介して、該ウェル層の上から前記ベース領域から離れる側に延設する工程と、を備えていることを特徴とする炭化珪素半導体装置の製造方法。
【請求項８】
前記ウェル領域を形成する工程では、該ウェル領域と前記ベース領域との間において、前記ウェル領域から所定間隔離間して配置される第２導電型の接合用領域を、前記ウェル領域と同時に形成することを特徴とする請求項７に記載の炭化珪素半導体装置の製造方法。
【請求項９】
前記接合用領域を前記ベース領域から所定間隔離間して形成することを特徴とする請求項８に記載の炭化珪素半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、炭化珪素半導体装置及びその製造方法に関し、特に絶縁ゲート型電界効果トランジスタ、とりわけ大電力用の縦型パワーＭＯＳＦＥＴに関するものである。
【０００２】
【従来の技術】
パワーＭＯＳＦＥＴを形成したセル領域における電界を偏りなく弱くするためのガードリング構造が特開平８−１６７７１３号公報に示されている。このガードリング構造を採用した半導体装置を図６に示す。
この図６に示される従来の半導体装置では、シリコン（Ｓｉ）を用いた場合においてガードリング構造を採用している。図６に示すように、ｎ- 型エピタキシャル層１０２の表層部には、ｐ型ベース領域１０３が形成されており、このベース領域１０３の表層部にはｎ+ 型ソース領域１０４が形成されている。そして、ｎ+ 型ソース領域１０４及びｎ- 型エピタキシャル層１０２の間におけるベース領域１０３の表層部をチャネル領域としてドレイン電流のスイッチングを行うＭＯＳＦＥＴをユニットセルとしている。
【０００３】
このようなユニットセルが複数形成されたセル領域の外周部領域には、セル領域から所定間隔離間してｐ型ウェル領域１０５が形成されている。このｐ型ウェル領域１０５がガードリングである。このｐ型ウェル層１０５は、セル領域を囲むように形成されており、電界が偏りなくセル領域から外側へ延びるようにすることで、電界集中を緩和して所定の耐圧を持たせる役割を果たしている。このｐ型ウェル領域１０５は、ｐ型ベース領域１０３と同一のマスクによって形成される。
【０００４】
【発明が解決しようとする課題】
上記役割を果たすためには、ガードリングとなるｐ型ウェル領域１０５の間隔が１０〜２０μｍとなるように設計することが必要とされる。この場合、ｐ型ウェル領域１０５の形成に使用するイオン注入マスクの開口部のバラツキ（エッチング量のバラツキであり、最大約０．５μｍ程度発生する）を、見込んでマスク寸法の設定を行えば、上記役割を果たせるガードリング構造が実現できると考えられる。
【０００５】
しかしながら、炭化珪素（ＳｉＣ）に上記ガードリング構造を採用した場合において、所定の耐圧を持たせようとした場合、ＴＭＡ社製シミュレーションソフトを用いて計算した結果、セル耐圧に比べて１００Ｖ以上の耐圧マージンを得るためには、図７に示すようにｐ型ウェル領域１０５の間隔を１〜２μｍ以下で設計しなければならないことが判った。
【０００６】
つまり、炭化珪素を用いた半導体装置では、臨界電界強度がシリコンに比して１桁大きい特徴に基づいて低オン抵抗化を図りたいという要望に応じて、シリコンよりも不純物濃度を２桁高くしてドリフト層を形成しており、逆バイアス電圧が印加された場合に空乏層が延びなくなってしまうため、間隔を狭くしなければならないのである。
【０００７】
しかし、このように狭い間隔に上記エッチング量のバラツキを見込むことができないため、耐圧が大幅に変動してしまうことが判った。また、このような狭い間隔でマスク寸法を設計することは困難であり、マスクそのものを安定に形成することができないという問題も発生する。
本発明は上記問題に鑑みてなされ、炭化珪素を用いる場合においてもマスクのバラツキを見込んだ間隔でガードリング構造を構成することができる炭化珪素半導体装置及びその製造方法を提供することを目的とする。
【０００８】
【課題を解決するための手段】
上記目的を達成するため、以下の技術的手段を採用する。
請求項１乃至７に記載の発明においては、セル形成領域の外周部においてセル領域から所定間隔離間してセル領域を囲むように形成された第２導電型のウェル領域（２１）を、ＦＥＴ内のベース領域（２）よりも高抵抗とすることを特徴としている。
【０００９】
このように、ガードリング構造を構成するウェル領域をベース領域よりも低濃度のもので形成するようにすれば、ウェル領域に空乏層が伸び易くなりウェル領域における耐圧が向上するため、ウェル領域の間隔を広げることができる。このため、このような構造の炭化珪素半導体装置とすることにより、エッチング量のバラツキによってウェル領域を形成するときのマスクにバラツキが生じたとしても、このバラツキを見込んだ間隔でガードリング構造を構成することができる。
【００１０】
また、請求項２に示すように、ウェル領域とセル領域との間に接合用領域を形成することもできる。
ただし、この接合用領域を高抵抗のもので形成した場合、接合用領域を介して引き抜かれるべきキャリア（正孔）が引き抜かれ難くなる。このため、セル領域のうち最も外周に位置するものに電流集中してしまい、寄生トランジスタが動作して素子を破壊してしまうという問題が発生する場合がある。
【００１１】
そこで、請求項３に記載の発明においては、セル領域は、ＦＥＴと接合用領域（２０）の間において、半導体層の表層部に形成された第２導電型の引き込み用領域（３ａ）を含む引き込み用セルを有し、引き込み用領域がソース電極（１０）と電気的に接続されていることを特徴としている。
このように、ＦＥＴと接合用領域の間において、引き込み用セルを備えておくことにより、半導体層に介在するキャリアをソース電極に引き込むようにすることができる。これにより、寄生トランジスタを動作させることがなく、素子破壊を防止することができる。
【００１２】
請求項４に記載の発明においては、ウェル領域それぞれの間、ウェル領域と接合用領域との間、及び接合用領域と引き込み用領域との間における半導体層の上部には、該半導体層よりも高抵抗な第１導電型の半導体薄膜層（２５）が形成されていることを特徴としている。
このように、ウェル領域それぞれの間、ウェル領域と接合用領域との間、及び接合用領域と引き込み用領域との間に高抵抗な第１導電型の半導体薄膜層を形成すると、この間における電界集中が緩和することができる。これにより、より偏りなく空乏層をセル領域の外側に延ばすことができ、耐圧を向上させることができる。
【００１３】
請求項５に記載の発明においては、ウェル領域と接合用領域の抵抗が、ベース領域の３倍以上高くなっていることを特徴としている。
このように、ウェル領域と接合用領域の抵抗値をベース領域の３倍以上高くすると、ウェル領域や接合用領域でパンチスルー現象が発生する前に、セル領域でアバランシェブレークダウンさせるようにすることができる。ウェル領域や接合用領域でパンチスルー現象が発生してしまった場合には、セル領域の最外周部分に電流集中が起きてしまうが、その前にセル領域でアバランシェブレークダウンさせることによって、セル領域全体に略均等に電流が流れるようにすることができ、より耐圧を向上させることができる。
【００１４】
請求項６に記載の発明においては、ベース領域は、ウェル領域よりも接合深さが深く形成されたディープベース層（３０）を備えていることを特徴としている。このように、ディープベース層（３０）を備えることにより、このディープベース層でアバランシェブレークダウンをより起こし易くすることができるため、スイッチングした場合に生じる誘導性負荷サージ耐量を向上させることができる。
【００１５】
請求項７に記載の発明においては、第１のマスク（６１）を用いてイオン注入を行い、半導体層（２）の表層部の所定領域に、所定深さを有する第２導電型の複数個のベース領域（３）を形成し、第１のマスクとは異なる第２のマスク（６３）を用いてイオン注入を行い、ベース領域を囲むように、所定深さを有すると共に該ベース領域よりも高抵抗な第２導電型のウェル領域（２１）を少なくとも１つ形成することを特徴としている。
【００１６】
このように、ベース領域とウェル領域とを別のマスクで形成することによって、ベース領域を所望の抵抗値にしておきつつウェル領域を高抵抗にすることができる。これにより、ウェル層と第１導電型の半導体層で構成されるＰＮダイオードの逆耐圧を上げることとなり、所定耐圧を維持したままウェル層の間隔を広げることができ、マスクのバラツキを見込んでガードリング構造を構成することができる。
【００１７】
しかしながら、このように、ウェル領域とベース領域とを別々のマスクで形成する場合には、マスクずれによってウェル領域とベース領域との形成位置関係にズレが生じてしまう可能性がある。このため、ウェル領域とベース領域との間隔が変動して、耐圧を変動させるという問題が発生する場合がある。
また、上記マスクずれによってウェル領域とベース領域とが相互に近づく方向にズレてしまう場合がある。このズレが大きいと、ウェル領域とベース領域とが重なって、ウェル領域がベース領域と同電位（つまり接地状態）となってしまう場合も発生しうる。このような場合には、ウェル領域がフローティング状態でなくなってしまうため、ガードリングとしての役割を果たさなくなってしまう。
【００１８】
そこで、請求項８に記載の発明においては、ウェル領域を形成する工程では、該ウェル領域とベース領域との間において、ウェル領域から所定間隔離間して配置される第２導電型の接合用領域（２０）を、ウェル領域と同時に形成することを特徴としている。このように、ウェル領域から所定間隔離間して配置される接合用領域を、ウェル領域と同時に形成すれば、これらの間隔は一定となるため、耐圧を変動させないようにすることができる。また、セル領域とウェル領域との間にソース電極と電的に接続される接合用領域を備えることによって、マスクずれが大きくなったとしても接合用領域がベース領域と重なるだけであり、ウェル領域はベース領域と重ならないため、ウェル領域のフローティング状態を維持することができる。なお、接合用領域は、ベース領域と重なったとしても、もともとソース電極に接触するようにしているものであるため、特に問題はない。
【００１９】
【発明の実施の形態】
以下、本発明を図に示す実施形態について説明する。
（第１実施形態）
本実施形態に示される縦型パワーＭＯＳＦＥＴを図１に示す。この図に基づき縦型パワーＭＯＳＦＥＴの説明を行う。
【００２０】
縦型パワーＭＯＳＦＥＴは、ｎ+ 型炭化珪素半導体基板１及びこの上に成長させたｎ- 型炭化珪素エピ層２を基板とし、この基板にセル領域及びこのセル領域を囲む外周部領域を形成した構成となっている。
セル領域は、複数のＭＯＳＦＥＴで構成されている。本実施形態では、ＭＯＳＦＥＴとして、プレーナ型ＭＯＳＦＥＴを採用している。
【００２１】
セル領域におけるｎ- 型炭化珪素エピ層２の表層部には、所定深さを有するｐ+ 型炭化珪素ベース領域３が複数離間して形成されている。このうち、セル領域の最も外周に位置するｐ+ 型炭化珪素ベース領域３ａ（以下、引き抜き用ベース領域３ａという）は、キャリア（正孔）引き抜き用のセルとして働くものであり、それより内周側に位置するものはＭＯＳＦＥＴとして働くものである。
【００２２】
ｐ+ 型炭化珪素ベース領域３のうちＭＯＳＦＥＴとして働くものには、表層部の所定領域に、該ベース領域３よりも浅いｎ+ 型ソース領域４が形成されている。ただし、引き抜き用ベース領域３ａにはｎ+ 型ソース領域４は形成されていない。
また、ｐ+ 型炭化珪素ベース領域３の中央部には、ｎ+ 型ソース領域４と概ね重ならない位置において部分的に深くされたディープベース層３０を備えている。このディープベース層３０により、該ディープベース層３０の下のｎ- 型炭化珪素エピ層２を薄くして、ｐ+ 型炭化珪素ベース領域３とｎ+ 型炭化珪素半導体基板１との距離が短くなるようにしている。
【００２３】
このディープベース層３０によって、ディープベース層３０の下のｎ- 型炭化珪素エピ層２における電界強度を高くして、この部分でアバランシェブレークダウンし易くさせ、さらに上記位置にディープベース層３０を形成することで寄生トランジスタを動作させにくい経路でサージエネルギーが引き抜けるようにして、Ｌ負荷耐量を十分に持たせられるようにしている。
【００２４】
なお、このディープベース層３０は、後述する接合用ｐ- 型領域２０及びｐ- 型ウェル領域２１よりも接合深さが深く形成されており、このディープベース層３０で優先的にアバランシェブレークダウンが起こるようになっている。
さらに、複数のｎ+ 型ソース領域４それぞれの間におけるｎ- 型炭化珪素エピ層２およびｐ+ 型炭化珪素ベース領域３の表面部にはｎ- 型ＳｉＣ層５が延設されている。つまり、ｐ+ 型炭化珪素ベース領域３の表面部においてソース領域４とｎ- 型炭化珪素エピ層２とを繋ぐようにｎ- 型ＳｉＣ層５が配置されている。このｎ+ 型ＳｉＣ層５は、デバイスの動作時にデバイス表面においてチャネル形成層として機能する。以下、このｎ- 型ＳｉＣ層５を表面チャネル層という。
【００２５】
表面チャネル層５のドーパント濃度は、１×１０15ｃｍ-3〜１×１０17ｃｍ-3程度の低濃度となっており、かつ、ｎ- 型炭化珪素エピ層２及びｐ+ 型炭化珪素ベース領域３のドーパント濃度以下となっている。これにより、低オン抵抗化が図られている。
表面チャネル層５の上面およびｎ+ 型ソース領域４の上面にはゲート絶縁膜（シリコン酸化膜）７が形成されている。さらに、ゲート絶縁膜７の上にはポリシリコンからなるゲート電極層８が形成されており、このゲート電極層８はＬＴＯ（Ｌｏｗ  Ｔｅｍｐｅｒａｔｕｒｅ  Ｏｘｉｄｅ）からなる絶縁膜９にて覆われている。その上にはソース電極１０が形成され、ソース電極１０はｎ+ 型ソース領域４およびｐ+ 型炭化珪素ベース領域３と接している。また、ｎ+ 型炭化珪素半導体基板１の裏面には、ドレイン電極１１が形成されている。
【００２６】
一方、外周部領域は、ｎ- 型炭化珪素エピ層２の表層部においてセル領域を囲むように形成された接合用ｐ- 型層７と、ｎ- 型炭化珪素エピ層２の表層部において接合用ｐ- 型層７を数周囲むように形成された複数のｐ- 型ウェル領域２１と、ｐ- 型ウェル領域２１のうち最も外周側と電気的に接続された電極２２とを備えて構成されている。
【００２７】
接合用ｐ- 型領域２０は、引き抜き用ベース領域３ａから外側に所定長さ有して延設されており、図１とは別断面でソース電極と電気的に接続されている。この接合用ｐ- 型領域２０の上には、厚肉形成された絶縁膜２３を介してゲート電極層８が形成されている。そして、このゲート電極層８が絶縁膜１８を介してゲート電極２４と電気的に接続されている。
【００２８】
ｐ- 型ウェル領域２１はガードリングを構成するものであり、接合用ｐ- 型領域２０から所定間隔おきに複数個形成されている。このｐ- 型ウェル領域２１のそれぞれの間、及びｐ- 型ウェル領域２１と接合用ｐ- 型領域２０との間、さらにｐ- 型ウェル領域２１のうち最も外周に位置するものからさらにセル領域の外側（セル領域から離れる側）において、ｎ- 型炭化珪素エピ層２の上部には、ｎ- 型炭化珪素エピ層よりも不純物濃度が低いｎ--型薄膜層２５が形成されている。具体的には、ｎ--型薄膜層２５は１×１０16ｃｍ-3、膜厚が０．３μｍで構成されている。このｎ--型薄膜層２５によって空乏層がよりセル領域の外側に向けて偏りなく延びるようにできる。
【００２９】
電極２２は、ｐ- 型ウェル領域２１の最も外周に位置するものからセル領域の外側に向かって延設されており、フィールドプレートを構成する。
このように構成された縦型パワーＭＯＳＦＥＴにおいて、接合用ｐ- 型層２０及びｐ- 型ウェル領域２１は、同じ深さ、同じ不純物濃度で構成されており、ｐ+ 型炭化珪素ベース領域３よりも不純物濃度が薄く形成されている。具体的には、ｐ+ 型炭化珪素ベース領域３が１×１０18ｃｍ-3、接合用ｐ- 型領域２０及びｐ- 型ウェル領域２１が１×１０17〜３×１０17ｃｍ-3の不純物濃度となっている。
【００３０】
このようにガードリングを構成するｐ- 型ウェル領域２１を低濃度のもので構成しているため、ｐ- 型ウェル領域２１の間隔を広げても所定の耐圧を確保することができる。具体的には、ｐ- 型ウェル領域２１の間隔を２〜３μｍという２μｍを超える広い間隔にすることができる。
次に、上記構成を有する縦型パワーＭＯＳＦＥＴの動作について説明する。
【００３１】
本ＭＯＳＦＥＴはノーマリオフ型の蓄積モードで動作するものであって、ゲート電極層８に電圧を印加しない場合は、表面チャネル層５においてキャリアは、ｐ+ 型炭化珪素ベース領域３と表面チャネル層５との間の静電ポテンシャルの差、及び表面チャネル層５とゲート電極層８との間の仕事関数の差により生じた電位によって全域空乏化される。ゲート電極層８に電圧を印加することにより、表面チャネル層５とゲート電極層８との間の仕事関数の差と外部からの印加電圧の和により生じる電位差を変化させる。このことにより、チャネルの状態を制御することができる。
【００３２】
つまり、ゲート電極層８の仕事関数を第１の仕事関数とし、ｐ+ 型炭化珪素ベース領域３の仕事関数を第２の仕事関数とし、表面チャネル層５の仕事関数を第３の仕事関数としたとき、第１〜第３の仕事関数の差を利用して、表面チャネル層５のｎ型のキャリアを空乏化する様に第１〜第３の仕事関数と表面チャネル層５の不純物濃度及び膜厚を設定することができる。
【００３３】
また、オフ状態において、空乏領域は、ｐ+ 型炭化珪素ベース領域３及びゲート電極層８により作られた電界によって、表面チャネル層５内に形成される。この状態からゲート電極層８に対して正のバイアスを供給すると、ゲート絶縁膜（ＳｉＯ2 ）７と表面チャネル層５との間の界面においてｎ+ 型ソース領域４からｎ- 型炭化珪素エピ層２（ドリフト領域）方向へ延びるチャネル領域が形成され、オン状態にスイッチングされる。このとき、電子は、ｎ+ 型ソース領域４から表面チャネル層５を経由し表面チャネル層５からｎ- 型炭化珪素エピ層２に流れる。そして、ｎ- 型炭化珪素エピ層２（ドリフト領域）に達すると、電子は、ｎ+ 型炭化珪素半導体基板１（ｎ+ ドレイン）へ垂直に流れる。
【００３４】
このようにゲート電極層８に正の電圧を印加することにより、表面チャネル層５に蓄積型チャネルを誘起させ、ソース電極１０とドレイン電極１１との間にキャリアが流れる。
また、上記縦型パワーＭＯＳＦＥＴの耐圧について説明する。図２（ａ）、（ｂ）に、外周部領域における耐圧、接合用ｐ- 型領域２０及びｐ- 型ウェル領域２１の内部に拡がった空乏層が絶縁膜９、２３に接して、パンチスルー現象を起こすときのドレイン−ソース間電圧（ＶＤＳ）を測定した結果を示す。なお、図２（ａ）は接合用ｐ- 型領域２０及びｐ- 型ウェル領域２１の不純物濃度を１×１０17ｃｍ-3にした場合を示し、図２（ｂ）は接合用ｐ- 型領域２０及びｐ- 型ウェル領域２１の不純物濃度を３×１０17ｃｍ-3にした場合を示している。また、図中の等電位線は、ドレイン−ソース間電圧（ＶＤＳ）を１５分割したものである。
【００３５】
図２（ａ）に示す場合では、ドレイン−ソース間に７６７．５Ｖを印加したとき（ＶＤＳ＝７６７．５）に、パンチスルー現象が発生していることが判る。また、図２（ｂ）に示す場合では、ドレイン−ソース間に７００．０Ｖを印加したとき（ＶＤＳ＝７００．０）に、バンチスルー現象が発生していることが判る。一方、図示しないがセル領域における耐圧をｐ+ 型炭化珪素ベース領域３の不純物濃度が１×１０18ｃｍ-3で計算したところ６６０．０Ｖでアバランシェブレークダウンが発生した。
【００３６】
従って、図２（ａ）に示すように、接合用ｐ- 型領域２０及びｐ- 型ウェル領域２１の不純物濃度を３×１０17ｃｍ-3にした場合には、セル領域よりも外周部領域の耐圧の方が非常に大きくなるため、確実にセル領域でアバランシェブレークダウンが起きるようにすることができる。また、図２（ｂ）に示すように、接合用ｐ- 型領域２０及びｐ- 型ウェル領域２１の不純物濃度を１×１０17ｃｍ-3にした場合には、セル領域と外周部領域の耐圧の差があまりないため、セル領域で確実にアバランシェブレークダウンさせるためには、不純物濃度を３×１０17ｃｍ-3程度にすることが好ましい。
【００３７】
耐圧は実際に接合用ｐ- 型領域２０の基板表面からの深さも関係するため、その深さとその不純物濃度がセル領域でアバランシェブレークダウンするよりも先にパンチスルーを生じさせないような値になっているといえる。
また、ドレイン電極１１に静電気が発生した時やＬ負荷のスイッチング時において、接合用ｐ- 型領域２０が低濃度で形成されているために、接合用ｐ- 型領域２０の下部で発生した正孔が接合用ｐ- 型領域２０を通じて引き抜かれにくくなる。このため、セル領域の末端で電流集中が発生し、寄生トランジスタを動作させてしまい、素子破壊を起こすという可能性がある。しかしながら、接合用ｐ- 型領域２０の近傍には、引き抜き用ベース領域３ａが形成されているため、この引き抜き用ベース領域３ａを通じて接合用ｐ- 型領域２０の下部で発生した正孔を引き抜くことができ、素子破壊を起こさないようにすることができる。
【００３８】
次に、図１に示される縦型パワーＭＯＳＦＥＴの製造工程について、図３〜図５に基づいて説明する。
〔図３（ａ）に示す工程〕
低抵抗のｎ+ 型炭化珪素半導体基板１を用意し、このｎ+ 型炭化珪素半導体基板１上に高抵抗のｎ- 型炭化珪素半導体層２をエピタキシャル成長させる。
【００３９】
〔図３（ｂ）に示す工程〕
マスク材６１を用いて、ｎ- 型炭化珪素半導体層２の表層部のうち、ユニットセル形成予定領域にｐ型炭化珪素ベース領域３を形成する。
ここで、ｐ型炭化珪素ベース領域３を後に形成するｐ- 型ウェル領域２１や接合用ｐ- 型領域２０と同時に形成することも考えられるが、ユニットセルをノーマリオフ型とするため、つまりｐ+ 型炭化珪素ベース領域３から表面チャネル層５に空乏層が大きく延びるようにするために、ｐ+ 型炭化珪素ベース領域３を高濃度にすることが要求されるため、別々で形成するようにしている。
【００４０】
〔図３（ｃ）に示す工程〕
マスク材６２を用いて、ｐ+ 型炭化珪素ベース領域３の中央部に、該ｐ+ 型炭化珪素ベース領域３を部分的に深くするディープベース層３０を形成する。このとき、ディープベース層３０の接合深さが、後の工程で形成されるｐ- 型ウェル領域２１や接合用ｐ+ 型領域２０よりも深くなるようにしている。
【００４１】
〔図４（ａ）に示す工程〕
ｐ+ 型炭化珪素ベース領域３上を含むｎ- 型炭化珪素半導体層２上にエピタキシャル成長法によってｎ--型薄膜層５０を形成する。このｎ--型薄膜層５０がチャネル形成用の表面チャネル層５を構成すると共に、各ｐ- 型ウェル領域２１の間の上に介在する熱酸化膜９の界面における電界強度を低減する役割を果たすｎ--型薄膜層２５を構成する。
【００４２】
〔図４（ｂ）に示す工程〕
ｎ型不純物をイオン注入し、ｐ+ 型炭化珪素ベース領域３上の所定領域にｎ+ 型ソース領域４と、外周部領域の所定領域にコンタクト用のｎ+ 型層４０を形成する。さらに、ｐ型不純物をイオン注入し、セル領域において、ｐ+ 型炭化珪素ベース領域３とのコンタクトが取れるように、ｐ+ 型炭化珪素ベース領域３上におけるｎ--型薄膜層５０のうち、チャネル形成する部分以外（図中ではｎ+ 型ソース層４の間）をｐ型に反転させる。
〔図４（ｃ）に示す工程〕
マスク材６３を用いて、外周部領域において、接合用ｐ- 型領域２０を形成すると共にこの接合用ｐ- 型領域２０からユニットセル領域の外側に向けてガードリンクとなるｐ- 型ウェル領域２１を複数個形成する。このとき、ｐ- 型ウェル領域２１を不純物濃度が低いもので形成しているため、各ｐ- 型ウェル領域２１の間隔を比較的広い２〜３μｍとすることができる。このため、マスクを開口させる時のエッチング量のバラツキを考慮してｐ- 型ウェル領域２１の間隔を設定することができる。
【００４３】
このとき、電流集中を防止して耐圧を向上させるという理由より、先に形成されている引き抜き用ベース領域３ａから非常に近い位置、具体的には引き抜き用ベース領域３ａから１μｍ程度離れた位置に接合用ｐ- 型領域２０が形成されるように、マスク材のアライメントを設定している。
ここで、本実施形態ではｐ- 型ウェル領域２１とセル領域との間に接合用ｐ- 型領域２０を形成しているが、これらが形成してある理由について説明する。
【００４４】
上述したように、ｐ- 型ウェル領域２１とｐ+ 型炭化珪素ベース領域３とは別のマスクを用いて形成する。しかしながらマスクずれによってｐ- 型ウェル領域２１とｐ+ 型炭化珪素ベース領域３との形成位置がずれた場合には、これらの間隔を変動させ、耐圧を変動させてしまう。このため、ｐ- 型ウェル領域２１とｐ+ 型炭化珪素ベース領域３との間に接合用ｐ- 型領域２０を形成し、この接合用ｐ- 型領域２０をｐ- 型ウェル領域２１と同一マスクで形成することにより、接合用ｐ- 型領域２０とｐ- 型ウェル領域２１との間隔が一定になるようにすることで耐圧が一定になるようにしている。
【００４５】
このような理由で接合用ｐ- 型領域２０を形成している。しかしながら、接合用ｐ- 型領域２０をウェル領域９と同時に形成しているため、低濃度のものとなってしまい、Ｌ負荷（誘導性負荷）を駆動した場合や静電気エネルギーがドレイン電極に印加された場合のように接合用ｐ- 型領域２０の下部で発生した正孔が引き抜きにくくなってしまう。このため、引き抜き用ベース領域３ａを備えることによって、正孔が引き抜き易くなるようにしている。
【００４６】
また、ｐ- 型ウェル領域２１及び接合用ｐ- 型領域２０をｐ+ 型炭化珪素ベース領域３とは別マスクで形成するようにしているため、マスクずれ（アライメントずれ）によってこれらが相互に近づくように形成される場合がある。このマスクずれが大きいと、接合用ｐ- 型領域２０と引き抜き用ベース領域３ａとが重なって形成される場合がある。
【００４７】
仮に、接合用ｐ- 型領域２０を備えなかったとすると、ｐ- 型ウェル領域２１が引き抜き用ベース領域３ａと重なって形成された場合、ｐ- 型ウェル領域２１が引き抜き用ベース領域３ａと同電位となり、フローティング状態ではなくなってしまうため、ガードリングとしての役割が果たせなくなる。
しかしながら、接合用ｐ- 型領域２０を備えているため、マスクずれが大きくなって接合用ｐ- 型領域２０が引き抜き用ベース領域３ａと重なったとしても、もともとソース電極１０と接触させる接合用ｐ- 型領域２０が引き抜き用ベース領域３ａと重なるだけであるから特に問題にならずに、マスクずれによる不都合を回避することができる。
【００４８】
なお、接合用ｐ- 型領域２０と引き抜き用ベース領域３ａとが重なった場合には、この部分の不純物濃度が増加することになるが、接合用ｐ- 型領域２０が低濃度であるため、耐圧変動にあまり影響を与えることはない。
〔図５（ａ）に示す工程〕
フォトリソグラフィ工程を経て、接合用ｐ- 型領域２０上に所定膜厚の酸化膜（ＳｉＯ2 ）２３を形成する。
【００４９】
〔図５（ｂ）に示す工程〕
熱酸化によってウェハ全面に熱酸化膜７を形成する。この熱酸化膜７がゲート酸化膜を構成する。そして、ポリシリコン等を堆積したのち、パターニングしてゲート電極層８を形成する。
〔図５（ｃ）に示す工程〕
ゲート絶縁膜７上を含むウェハ上に層間絶縁膜９を形成する。
【００５０】
この後、層間絶縁膜９にコンタクトホールを形成したのち、アルミ配線をパターニングし、ゲート電極２４、ソース電極１０、及びフィールドプレートを構成する電極２２を形成する。そして、ゲート電極２４、ソース電極１０、及び電極２２上にパッシベーション膜１３を形成し、さらにｎ+ 型炭化珪素半導体基板１の裏面側にドレイン電極１１を形成して、図１に示す縦型パワーＭＯＳＦＥＴが完成する。
【００５１】
（他の実施形態）
上記実施形態では、接合用ｐ- 型領域２０や引き抜き用ベース領域３ａを形成しているが、これらをなくしてもかまわない。但し、上記理由より、これらを設けるほうがより好ましいと言える。
また、上記実施形態では、引き抜き用ベース領域３ａに他のｐ+ 型炭化珪素ベース領域３に形成したｎ+ 型ソース領域４と同様なものを形成していないが、少なくとも引き抜き用ベース領域３ａのうちディープベース領域３０よりもセル領域外側にｎ+ 型ソース領域４と同様なものを形成しないようにすればよい。
【００５２】
つまり、ドレイン電極１１に静電気が発生した時やＬ負荷のスイッチング時に接合用ｐ- 型領域２０の下部に発生する正孔を引き抜き用ベース領域３ａで引き抜くようにしているが、この引き抜き用ベース領域３ａ、特にディープベース領域３０よりもセル領域外側にソース領域４と同様のものが形成されていると、寄生トランジスタが形成されるため、この寄生トランジスタを動作させてしまう可能性があるからである。
【図面の簡単な説明】
【図１】第１実施形態におけるプレーナ型パワーＭＯＳＦＥＴを示す断面図である。
【図２】ｐ型層の不純物濃度を変化させた場合の耐圧計算の結果を示す図である。
【図３】図１に示すプレーナ型パワーＭＯＳＦＥＴの製造工程を示す図である。
【図４】図３に続くプレーナ型パワーＭＯＳＦＥＴの製造工程を示す図である。
【図５】図４に続くプレーナ型パワーＭＯＳＦＥＴの製造工程を示す図である。
【図６】従来におけるに出願した縦型パワーＭＯＳＦＥＴの構成を示す断面図である。
【図７】図６に示す縦型パワーＭＯＳＦＥＴにおける外周構造を炭化珪素半導体に適用した場合のＦＬＲ（フィールドリミッティングリング）の間隔と耐圧の計算結果を示す図である。
【符号の説明】
１…ｎ+ 型炭化珪素半導体基板、２…ｎ- 型炭化珪素エピタキシャル層、
３…ｐ+ 型炭化珪素ベース領域、４…ｎ+ 型ソース領域、
５…表面チャネル層（ｎ- 型ＳｉＣ層）、７…ゲート絶縁膜、
８…ゲート電極、９…絶縁膜、１０…ソース電極、１１…ドレイン電極、
２０…接合用ｐ- 型領域、２１…ｐ- 型ウェル領域、２２…電極、
２４…ゲート電極、２５…ｎ--型薄膜層、３０…ディープベース層。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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