(57)【特許請求の範囲】
【請求項１】
非対称アナログ入力信号（Ｓ１）を、特に対称アナログ入力をもったアナログ／ディジタル変換器（４）に供給するために対称出力信号（Ｓ２、Ｓ３）に変換する平衡化回路配列であって、
第１の増幅器（２）と第２の増幅器（３）を含み、
上記第１の増幅器（２）の非反転入力にはアナログ入力信号（Ｓ１）が供給され、その出力（Ｓ２）が負帰還路を経てその反転入力に帰還されており、
上記第２の増幅器（３）の非反転入力が接地点に接続されており、その反転入力には直列抵抗（Ｒ２）を経て上記第１の増幅器（２）の出力信号（Ｓ２）が供給され、上記第２の増幅器（３）の出力信号（Ｓ３）が負帰還抵抗（Ｒ１）によって負帰還形式でその反転入力に帰還されており、上記負帰還抵抗（Ｒ１）と上記直列抵抗（Ｒ２）は同じ抵抗値を有し、
特徴として、上記アナログ入力信号（Ｓ１）の信号源（１）の基準点が上記第２の増幅器（３）の出力に接続されており、それによって上記信号源（１）は、上記第１の増幅器（２）と、上記直列抵抗（Ｒ２）と、上記第２の増幅器（３）と、上記信号源（１）とを含む負帰還ループの構成要素を形成しており、平衡化された端子信号が信号源（１）に対する２つの接続点に発生する、
上記平衡化回路配列。
【請求項２】
第１の増幅器（２）からの出力信号（Ｓ２）が分圧器（Ｒ３、Ｒ４）を経て該第１の増幅器（２）の反転入力に負帰還形式で帰還されており、上記分圧器（Ｒ３、Ｒ４）のタップが上記第１の増幅器（２）の反転入力に接続されていることを特徴とする、請求項１に記載の平衡化回路配列。
【請求項３】
第２の増幅器（３）の出力信号（Ｓ３）が分圧器（Ｒ５、Ｒ６）を経てアナログ入力信号（Ｓ１）の信号源（１）の基準点に負帰還形式で帰還されており、上記分圧器（Ｒ５、Ｒ６）のタップが上記信号源（Ｓ１）の基準点に接続されていることを特徴とする、請求項１または２に記載の平衡化回路配列。
【発明の詳細な説明】
【０００１】
本発明は、請求項１の前文の部分（プリアンブル）で特定されているような平衡化回路配列に関するものである。このような形式の回路配列は一般に知られている。
【０００２】
アナログ信号、例えばコンデンサマイクロフォン（可変容量マイクロフォン）カプセルの出力信号をディジタル信号に変換するためには通常高解像度デルタ−シグマ変換器が使用されている。技術的な理由から、この形式の変換器は＋５ボルトの電圧で動作し、対称アナログ入力をもっている。この場合、完全に制御するための指定された許容アナログ入力レベルは、各入力接続に対して逆相の最大＋／−１．２５ボルトで、これは＋／−２．５ボルトの差信号に相当する。例えばコンデンサマイクロフォン・カプセルによって与えられるような非対称アナログ入力信号はインピーダンス変換器の後に、常にさらに反転されなければならない。図１はこの目的のための従来技術による平衡化回路並列を示している。
【０００３】
図１では、入力信号源１、例えばマイクロフォン・カプセルからの出力信号は第１の増幅器２の非反転入力に供給される。こゝで、第１の増幅器２はＶ＝＋１の増幅度をもっており、その出力信号Ｓ２は負帰還の形式でこの増幅器２の反転入力に帰還される。信号Ｓ２はまたアナログ／ディジタル変換器４の非反転入力に供給される。さらに、第１の増幅器２からの出力信号Ｓ２は直列抵抗Ｒ２を経て第２の増幅器３の反転入力に供給される。第２の増幅器３の非反転入力は接地点すなわち基準電位点に接続されている。第２の増幅器３からの出力信号Ｓ３はアナログ／ディジタル変換器４の反転入力に供給され、また抵抗Ｒ１を経て負帰還形式で第２の増幅器３の反転入力に帰還される。負帰還抵抗Ｒ１は直列抵抗Ｒ２と同じ値をもっている。この接続により、第２の増幅器３はその入力信号Ｓ２に対してＶ＝−１の増幅度をもつようになる。第２の増幅器３からの出力信号Ｓ３の出力率（出力の大きさ）は第１の増幅器２からの出力信号Ｓ２のそれに等しく、且つ信号Ｓ２に対して反転されている。アナログ／ディジタル変換器４の出力に発生したディジタル信号Ｓ４は、この変換器４の入力信号Ｓ２とＳ３の間の差信号を表わし、従って信号Ｓ２の値の２倍に相当する。
【０００４】
図１による平衡化回路配列には次のような欠点がある。
−  アナログ／ディジタル変換器４の対称入力に関して、信号源１からの入力信号Ｓ１は増幅係数２で増幅され、それによって信号源の＋／−１．２５ボルトの最大信号レベルしか処理されない。しかしながら、近年のコンデンサマイクロフォン・カプセルで処理されるピーク振幅は非常に高い。
−  第２の増幅器３はそれ自体のノイズの不釣り合いに大きい割合を第１の増幅器２からのノイズに加える。この理由は、第２の増幅器３で発生するノイズは常にあたかもその反転入力に供給されるかのように現れることによる。従って、第２の増幅器３の有効信号に対する増幅度は抵抗Ｒ１、Ｒ２によってＶ＝−１になるように調整されるが、第２の増幅器３からのノイズは、その非反転入力に供給される信号に対するのと同様に、式（Ｒ１＋Ｒ２）／Ｒ２＝２に従って増幅される。
【０００５】
従って、本発明の目的は、信号源のより高い最大レベルの信号を処理することができ、しかも発生するノイズが小さい平衡化回路配列を構成することにある。
【０００６】
この課題は、請求項１の特徴を具えた本発明によって解決される。
【０００７】
請求項１による平衡化回路配列の好ましい実施例および変形例は従属請求項により明らかである。
【０００８】
以下、図示の実施例によって本発明をさらに詳細に説明する。
【０００９】
図２に示す平衡化回路配列は基本的には図１に示す平衡化回路配列と同じ回路構成をもっている。しかしながら図１とは違って第２の増幅器３からの出力信号Ｓ３は該第２の増幅器３の反転入力に負帰還形式で帰還されるのみならず、同時に信号源１の基準点にも帰還されている。これによって負帰還の効果が生じ、反対符号をもった信号源１の基準点は、信号源１の出力信号Ｓ１と比較されるようになる。２つの信号電圧Ｓ１とＳ２を予め指定された正しい符号関係で加算することにより、信号源１によって２つの端子間に発生される電圧の大きさが自動的に得られる。
【００１０】
信号源１の基準点への信号Ｓ３の負帰還の結果として、基準点すなわち接地点を基準とする信号電圧Ｓ１は、
−１／２×Ｖｇｅｓ
に従って信号電圧Ｓ３の大きさだけ減少する。こゝで、Ｖｇｅｓは信号源１の出力と基準点との間の回路配列に対する閉制御回路の総合増幅度を表わす。図１による回路配列の場合の総合増幅度Ｖｇｅｓは、Ｖｇｅｓ＝−１の値をもっている。従って、信号電圧Ｓ１は図１による回路配列の信号電圧の値の半分に減少する。このようにして、信号電圧源１はその両端子接続に、増幅器２と３の出力間すなわちアナログ／ディジタル変換器４の対称入力間の差信号と同じ値をもった対称信号を持ち込む。この場合、信号源１とアナログ／ディジタル変換器４の入力との間の増幅度は、Ｖ＝１にすぎず、最大で＋／−２．５ボルトのＳ１に対する信号振幅を伝送することができる。
【００１１】
別の重要な効果として、増幅器３からの好ましくない内部ノイズは、差信号に対して作用するアナログ／ディジタル変換器４の入力に関して完全に除去されることがある。この効果を得るために、増幅器３の出力に発生するノイズは減衰することなく信号源１の基準点を経て第１の増幅器２の入力または出力に伝搬し、そこに同じレベルで且つ第２の増幅器３の出力と同じ位相で現れる。第１の増幅器２の出力は、同時に抵抗Ｒ１とＲ２によって形成される負帰還分圧器の基準点を構成しているので、その内部ノイズである第２の増幅器３からの非反転信号成分はもはやその反転入力の方向に分割されない。その結果、このノイズは図１による回路構成の場合のように増幅係数２で増幅されることはなく、Ｖ＝１で増幅される。第２の増幅器３の出力には第１の増幅器２の出力と同様に同じレベルのノイズが同じ位相で存在するので、このノイズは反対位相の信号に対してのみ作用するアナログ／ディジタル変換器４によってもはや拾い上げられることはなく、抑制される。この動作メカニズムは、信号源１とアナログ／ディジタル変換器４との間で信号増幅が望まれるある種の動作状態についても維持される。
【００１２】
この形式の増幅度は、図３の例で示すように増幅器２の負帰還路中の分圧器によって調整される。図３ではこの目的のために抵抗Ｒ３とＲ４が使用されている。閉制御ループの作用により、第２の増幅器３の出力におけるノイズは第１の増幅器２の調整された増幅度で負に増幅され、このことはノイズが充分に抑制されることを意味し、一方、増幅度Ｖ＝１の第１の増幅器２の出力では変化せずに存在し続ける。信号源１によって伝送された信号電圧Ｓ１は、基準電位すなわち接地点に関してもはや対称には現れず、信号電圧Ｓ１とＳ３の和としてのみ現れる。こゝで、信号電圧Ｓ３は信号電圧Ｓ１よりも第１の増幅器２の増幅度だけ大きくなる。一般的に、このことは第２の増幅器３からのノイズ電圧は、図１による公知の回路構成に対する状態に比して、アナログディジタル変換器４への入力で殆ど半分に減衰される。
【００１３】
好ましくは抵抗Ｒ１とＲ４と同じ分圧比をもった別の分圧器Ｒ５、Ｒ６を挿入することにより、信号源１の基準点に帰還される信号Ｓ３は第１の増幅器２の増幅度の大きさだけ弱められる。ノイズ信号を抑制することと信号源（信号電圧源）１からの信号Ｓ１の対称性に関して、図２による実施例によって説明した効果と同じ有利な効果が得られる。
【図面の簡単な説明】
【図１】  図１は従来技術による平衡化回路配列の電気回路図である。
【図２】  図２は本発明による平衡化回路配列の第１の実施例の電気回路図である。
【図３】  図３は本発明による平衡化回路配列の他の実施例の電気回路図である。
【図１】
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【図２】
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【図３】
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