(57)【特許請求の範囲】
【請求項１】
高レベル状態に相当する論理値１の読出しタイミングを示す論理レベルと低レベル状態に相当する論理値０の書込みタイミングを示す論理レベルを有する２値の書込み／読出し信号を入力し、正常時には前記書込み／読出し信号が論理値１の時に当該論理値１より高レベルの論理値２の出力信号を発生し、書込み／読出し信号が論理値０の時に論理値１の出力信号を発生すると共に故障時には前記書込み／読出し信号の論理レベルに拘わらず出力が論理値１又は論理値０となる信号レベル変換部と、
信号レベル変換部の出力信号を入力し入力レベルが論理値２のときのみ出力信号を発生し故障時に出力信号が発生しない第１レベル検定部と、
信号レベル変換部の出力信号を入力し入力レベルが論理値１のときのみ出力信号を発生し故障時に出力信号が発生しない第２レベル検定部と、
前記第１レベル検定部の出力信号が停止した時をデータ出力タイミングとするデータ出力タイミング制御部と、
前記第２レベル検定部の出力信号を書込み命令信号として入力し、該書込み命令信号が入力した時に前記データ出力タイミング制御部から論理値１のデータ信号が発生しているとき出力信号を発生すると共に故障時に出力信号が発生しないデータを記憶保持するデータ記憶部と、
該データ記憶部の出力信号の立ち下がりを遅延させる遅延部と、
前記第１レベル検定部の出力信号を読出し命令信号として入力し、該読出し命令信号が入力した時に前記遅延部の出力信号が論理値１であるとき出力信号を発生すると共に故障時に出力信号を発生しないデータ出力部と、
を備えて構成したことを特徴とする記憶回路。
【請求項２】
停電時のバックアップ電源電圧を生成するバックアップ電源部を設け、該バックアップ電源部に、前記信号レベル変換部、第２レベル検定部、データ出力タイミング制御部、データ記憶部及び遅延部を接続し、データ記憶部の論理値１の記憶データを停電時に保持すると共に電源復帰時に論理値１の記憶データを前記データ出力部から出力するよう構成した請求項１記載の記憶回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、故障時に安全を示してはならない場合に危険を示す出力が発生する非対称の出力特性を持つ記憶回路に関する。
【０００２】
【従来の技術】
一般的に、記憶デバイスとしては半導体メモリが用いられている。
図５は、16ビット以上のスタティックＲＡＭで用いられる半導体メモリのメモリセルの基本モデルを示している（電子情報通信ハンドブック，（社）電子情報通信学会，オーム社（１９８８））。
【０００３】
このメモリセルでは、２値データ（１，０）は、トランジスタＴ1 がＯＮ、トランジスタＴ2 がＯＦＦして節点Ａが低レベル、節点Ｂが高レベルの状態と、トランジスタＴ1 がＯＦＦ、トランジスタＴ2 がＯＮして節点Ａが高レベル、節点Ｂが低レベルの状態としてそれぞれ記憶される。
【０００４】
【発明が解決しようとする課題】
しかし、半導体メモリは、故障時にメモリデータが反転してしまう問題点を持つ。即ち、例えば、トランジスタＴ1 がＯＮ、トランジスタＴ2 がＯＦＦの状態（節点Ａが低レベル、節点Ｂが高レベルの状態）の時、トランジスタＴ1 のドレインが断線すると、トランジスタＴ2 がＯＮして節点Ａが高レベル、節点Ｂが低レベルとなって記憶データが反転し、データ１は０に誤り、データ０は１に誤る。
【０００５】
このような故障時の特性を有する半導体メモリは安全に直接関わるデータを扱うには問題である。例えば安全を示す信号を論理値１で表すものとした場合、半導体メモリの場合、危険を示す論理値０のデータが記憶されている時に故障により安全を示す論理値１に誤り、記憶データが危険を示すデータにも拘らず故障により記憶データが安全を示すデータ（論理値１）に反転し、誤って安全を示すデータが出力される虞れがある。
【０００６】
このため、半導体メモリを使用して安全に直接関わるデータを扱う場合、データに冗長性を持たせてコード化（例えば１ビット誤り検出可能コード）し、１ビット程度の誤りで誤って処理しないように誤り検出処理回路を備える場合が多い。
しかし、半導体メモリに多重の誤りを生じた場合、誤り検出処理回路ではこれらの誤りを必ずしも検出できない。また、誤り検出処理回路自身に故障を生じた場合、半導体メモリに故障を生じているにも拘わらずメモリ正常と判定する虞れがある。
【０００７】
このため、安全に直接関わるデータの記憶回路として、通常の半導体メモリの機能を単純化した自己保持回路が用いられる。
図６は、故障時に出力が論理値０となるフェールセーフなウインドウコンパレータ／ＡＮＤゲートで構成した自己保持回路のモデル図を示し、図７には図６の自己保持回路の各信号のタイムチャートを示す。
【０００８】
図６において、Ａは故障時に出力が論理値０となるフェールセーフなＡＮＤゲート、Ｂは倍電圧整流回路、Ｒは帰還抵抗であり、これらにより自己保持回路が構成される。
自己保持とは、ホールド信号Ｈが高レベル（論理値１）で入力している時、トリガ信号Ｔが高レベル（論理値１）になると、トリガ信号の出力状態を記憶して出力信号ｙを生成し、ホールド信号Ｈが印加され続ける間、出力信号ｙの生成を継続する処理をいう。図６の自己保持回路では、ＡＮＤゲートＡにホールド信号Ｈが高レベル（論理値１）で入力している時、トリガ信号Ｔが高レベル（論理値１）になると、ＡＮＤゲートＡから出力信号ｙ（論理値１）が発生し、この出力信号ｙを倍電圧整流回路Ｂ及び帰還抵抗Ｒを介してＡＮＤゲートＡのトリガ信号入力端子に帰還し、トリガ信号Ｔが消滅してもホールド信号Ｈが高レベルの間は、ＡＮＤゲートＡから論理値１の出力信号ｙが継続して発生して、トリガ信号Ｔの論理値１の出力状態を記憶保持する。
【０００９】
かかる自己保持回路を用いれば、自己保持回路が故障した場合は出力信号ｙが危険を示す論理値０に誤り、安全を示す論理値１の出力が発生することはない。
ところで、自己保持回路を記憶回路として使用する場合は、記憶したいトリガ信号Ｔの出力状態を記憶するために高レベルのホールド信号Ｈを印加し続ける必要がある。このため、停電等によりホールド信号ＨがＯＦＦ（低レベル）になると、例えＡＮＤゲートＡにバッテリ等で給電したとしても自己保持機能が消滅して記憶データが失われるという問題がある。
【００１０】
尚、半導体メモリの場合は、バッテリ等でメモリに給電しておけば停電時でも記憶データを保存することは可能である。
本発明は上記の問題点に着目してなされたもので、故障時に決して安全を示してはならないにもかかわらず安全を示す出力状態になることはなく必ず危険を示す出力側に誤る特性を有し、且つ、停電時も記憶データが保存可能な記憶回路を提供することを目的とする。
【００１１】
【課題を解決するための手段】
このため請求項１記載の発明の記憶回路では、高レベル状態に相当する論理値１の読出しタイミングを示す論理レベルと低レベル状態に相当する論理値０の書込みタイミングを示す論理レベルを有する２値の書込み／読出し信号を入力し、正常時には前記書込み／読出し信号が論理値１の時に当該論理値１より高レベルの論理値２の出力信号を発生し、書込み／読出し信号が論理値０の時に論理値１の出力信号を発生すると共に故障時には前記書込み／読出し信号の論理レベルに拘わらず出力が論理値１又は論理値０となる信号レベル変換部と、信号レベル変換部の出力信号を入力し入力レベルが論理値２のときのみ出力信号を発生し故障時に出力信号が発生しない第１レベル検定部と、信号レベル変換部の出力信号を入力し入力レベルが論理値１のときのみ出力信号を発生し故障時に出力信号が発生しない第２レベル検定部と、前記第１レベル検定部の出力信号が停止した時をデータ出力タイミングとするデータ出力タイミング制御部と、前記第２レベル検定部の出力信号を書込み命令信号として入力し、該書込み命令信号が入力した時に前記データ出力タイミング制御部から論理値１のデータ信号が発生しているとき出力信号を発生すると共に故障時に出力信号が発生しないデータを記憶保持するデータ記憶部と、該データ記憶部の出力信号の立ち下がりを遅延させる遅延部と、前記第１レベル検定部の出力信号を読出し命令信号として入力し、該読出し命令信号が入力した時に前記遅延部の出力信号が論理値１であるとき出力信号を発生すると共に故障時に出力信号を発生しないデータ出力部とを備えて構成した。
【００１２】
かかる構成において、書込み／読出し信号が論理値１のとき信号レベル変換部の論理値２の出力信号により第１レベル検定部から出力が発生する。この状態からデータの書込みタイミングになって書込み／読出し信号が論理値０になると信号レベル変換部の論理値１の出力により第２レベル検定部から出力信号が発生しデータ記憶部に書込み命令信号として入力する。信号レベル変換部から論理値１の出力信号が発生した時は、第１レベル検定部の出力信号が停止し、この停止によりデータ出力タイミング制御部はデータの出力タイミングとしてデータ記憶部にデータを入力する。この時の入力データが論理値１の場合に、前記書込み命令信号の入力によりデータ記憶部に論理値１のデータが書き込まれ記憶保持されて出力される。その後、読出しタイミングとなって書込み／読出し信号が論理値１になると第１レベル検定部から論理値１の読出し命令信号が発生してデータ出力部に入力する。これと同時に第２レベル検定部からの書込み命令信号は消滅してデータ記憶部の出力信号も消滅するが、遅延部によりデータ記憶部の出力信号の消滅が遅延されるので、前記読出し命令信号の入力よりデータ出力部から論理値１のデータ信号が出力される。
【００１３】
そして、信号レベル変換部、第１レベル検定部、第２レベル検定部、データ記憶部及びデータ出力部が、故障時にいずれも高レベル（信号レベル変換部は論理値２）の出力信号が発生しない構成としたことにより、論理値１が安全を示すものとした場合、故障により論理値１のデータが危険を示す論理値０のデータに反転することはなく、また、読出しタイミング以外の時に論理値１の出力信号が発生することもない等、安全に関わるデータを扱う記憶回路として好適なものとなる。
【００１４】
また、請求項２記載の発明では、停電時のバックアップ電源電圧を生成するバックアップ電源部を設け、該バックアップ電源部に、前記信号レベル変換部、第２レベル検定部、データ出力タイミング制御部、データ記憶部及び遅延部を接続し、データ記憶部の論理値１の記憶データを停電時に保持すると共に電源復帰時に論理値１の記憶データを前記データ出力部から出力するよう構成した。
【００１５】
かかる構成において、停電時には記憶保持したデータをそのまま保持することができ、且つ、電源復帰時に記憶保持したデータを読み出すことが可能となる。
【００１６】
【発明の実施の形態】
以下、本発明の実施形態を図面に基づいて説明する。
図１は本発明の記憶回路の第１の実施形態を示す回路図である。
図１において、本実施形態の記憶回路は、信号レベル変換部10と、第１レベル検定部20と、第２レベル検定部30と、データ出力タイミング制御部40と、データ記憶部50と、遅延部としてのコンデンサＣ2 と、データ出力部60とを備えて構成される。
【００１７】
前記信号レベル変換部10は、書込み／読出し信号ＲＤ／ＷＲ（バー）が共通入力端子に入力する第１ＡＮＤゲートＡ1と、交流信号を発生する信号発生器11と、信号発生器11の交流信号を整流し電源電圧ＶCCに重畳して出力する第１倍電圧整流回路12と、前記第１ＡＮＤゲートＡ1の出力信号を整流し前記第１倍電圧整流回路12の整流信号レベルを重畳して出力信号を発生する第２倍電圧整流回路13とで構成されている。前記第１ＡＮＤゲートＡ1は、書込みタイミングを示す低レベルの書込み／読出し信号ＲＤ／ＷＲ（バー）が入力した時は出力はなく（論理値０）、読出しタイミングを示す高レベルの書込み／読出し信号ＲＤ／ＷＲ（バー）が入力した時に交流の出力信号を発生する（論理値１）と共に故障時に出力信号が発生しないフェールセーフな構成である。従って、信号発生器11及び第１ＡＮＤゲートＡ1の各交流信号の整流された直流レベルをＶDとすると、第２倍電圧整流回路13の出力信号Ｄ−ＣＮＴ（信号レベル変換部10の出力となる）の出力レベルは、書込み／読出し信号ＲＤ／ＷＲ（バー）が高レベルの時にＶCC＋２ＶD（論理値２）となり、書込み／読出し信号ＲＤ／ＷＲ（バー）が低レベルの時にＶCC＋ＶD（論理値１）となる。即ち、信号レベル変換部10によって、論理値１と０の２値の書込み／読出し信号ＲＤ／ＷＲ（バー）を、論理レベルが多値の信号に変換している。
【００１８】
前記第１レベル検定部20は、所定の上限閾値ＴｈＨ1 と下限閾値ＴｈＬ1 を有する第１ウィンドウコンパレータＷ1 と、第３及び第４倍電圧整流回路21，22とで構成される。第１ウィンドウコンパレータＷ1 の上限閾値ＴｈＨ1 と下限閾値ＴｈＬ1 は、図２に示すように設定されている。従って、第１ウィンドウコンパレータＷ1 は、信号レベル変換部10の出力信号Ｄ−ＣＮＴが、ＶCC＋２ＶD （論理値２）の時のみ交流の出力信号を発生し（論理値１）、第４倍電圧整流回路22で整流した出力信号を実質的な読出し命令信号ＲＤ′として後述するデータ出力部60に出力する。また、第１ウィンドウコンパレータＷ1 は、故障時に出力信号が発生しないフェールセーフな構成である。
【００１９】
第２レベル検定部30は、所定の上限閾値ＴｈＨ2 と下限閾値ＴｈＬ2 を有する第２ウィンドウコンパレータＷ2 と、第５倍電圧整流回路31とで構成される。第２ウィンドウコンパレータＷ2 の上限閾値ＴｈＨ2 と下限閾値ＴｈＬ2 は、図２に示すように設定されている。従って、第２ウィンドウコンパレータＷ2 は、信号レベル変換部10の出力信号Ｄ−ＣＮＴが、ＶCC＋ＶD （論理値１）の時のみ交流の出力信号を発生し（論理値１）、第５倍電圧整流回路31で整流した出力信号を書込み命令信号ＷＲ（バー）′として後述するデータ記憶部50に出力する。また、第２ウィンドウコンパレータＷ2 は、故障時に出力信号が発生しないフェールセーフな構成である。
【００２０】
データ出力タイミング制御部40は、第１レベル検定部20の第３倍電圧整流回路21からの整流出力信号とデータ信号Ｄ−ＩＮの論理積演算を行う第２ＡＮＤゲートＡ2 と、第２ＡＮＤゲートＡ2 の交流の出力信号を倍電圧整流する第６倍電圧整流回路41と、第６倍電圧整流回路41の整流出力信号の立ち下がりを遅延させる第１コンデンサＣ1 とで構成される。前記第２ＡＮＤゲートＡ2 は、故障時に出力信号が発生しないフェールセーフな構成である。このデータ出力タイミング制御部40は、第１レベル検定部20の出力信号が停止した時、即ち、書込み／読出し信号ＲＤ／ＷＲ（バー）が書込みタイミングを示す低レベルになった時、第１コンデンサＣ1 の遅延出力を実質的なデータ信号Ｄ−ＩＮ′として出力するものである。
【００２１】
データ記憶部50は、前記データ出力タイミング制御部40のデータ信号Ｄ−ＩＮ′をトリガ入力端子に入力し、第２レベル検定部30の書込み命令信号ＷＲ（バー）′をリセット入力端子にそれぞれ入力する２入力の第３ＡＮＤゲートＡ3 と、該第３ＡＮＤゲートＡ3 の交流の出力信号を倍電圧整流して帰還抵抗Ｒｆを介してトリガ入力端子に帰還する第７倍電圧整流回路51と、第３ＡＮＤゲートＡ3 の交流の出力信号を倍電圧整流してデータ出力部60に出力する第８倍電圧整流回路52とで構成され、前記第３ＡＮＤゲートＡ3 と第７倍電圧整流回路51及び帰還抵抗Ｒｆとで自己保持回路を構成している。そして、第２レベル検定部30から書込み命令信号ＷＲ（バー）′が入力した時にデータ出力タイミング制御部40からのデータ信号Ｄ−ＩＮ′が高レベルであれば、交流の出力信号を発生してトリガ入力端子に帰還することで、高レベルのデータ信号Ｄ−ＩＮ′を自己保持回路により記憶保持する。また、第３ＡＮＤゲートＡ3 は、故障時に出力信号が発生しないフェールセーフな構成である。
【００２２】
データ出力部60は、第１レベル検定部20の読出し命令信号ＲＤ′とデータ記憶部50の記憶データに対応した記憶信号Ｄ−ＭＥＭの第２コンデンサＣ2 による遅延された記憶信号Ｄ−ＭＥＭ′を入力する第４ＡＮＤゲートＡ4 及び第９倍電圧整流回路61とで構成される。そして、第１レベル検定部20から読出し命令信号ＲＤ′が入力した時にデータ記憶部50からの第２コンデンサＣ2 で遅延された記憶信号Ｄ−ＭＥＭ′が高レベルであれば、交流の出力信号を発生して第９倍電圧整流回路61で整流してデータ出力信号Ｄ−ＯＵＴを発生する。また、第４ＡＮＤゲートＡ4 は、故障時に出力信号が発生しないフェールセーフな構成である。
【００２３】
ここで、前記第１〜４ＡＮＤゲートＡ1 〜Ａ4 と第１及び第２ウィンドウコンパレータＷ1 ，Ｗ2 は、例えば特開昭６３−２０５５７５号公報等で開示された従来公知のものであり、複数のトランジスタと抵抗とで構成され、入力端子に電源電圧ＶCCよりも高いレベルの所定閾値範囲の入力信号が入力した時に発振して交流の出力を発生する構成である。また、故障時には出力を発生しないフェールセーフな構成となっている。そして、２つの入力端子にそれぞれ設定される上限及び下限の閾値の上限閾値を十分高く設定することで、第１〜４ＡＮＤゲートＡ1 〜Ａ4 が構成され、また、２つの入力端子を互いに接続して共通入力端子として入力信号の閾値レベルを設定することで１入力の第１及び第２ウィンドウコンパレータＷ1 ，Ｗ2 が構成される。
【００２４】
次に本実施形態の記憶回路の動作を図３のタイムチャートを参照しながら説明する。
まず、変換部の動作について説明する。
電源投入により信号発生器11から交流信号が発生し、第１倍電圧整流回路12で整流されて第２倍電圧整流回路13のバイアスレベルＶCC＋ＶD を与える。第１ＡＮＤゲートＡ1 は、書込み／読出し信号ＲＤ／ＷＲ（バー）が高レベルのとき、交流出力を生じ第２倍電圧整流回路13で整流されて、信号レベル変換部10の出力信号Ｄ−ＣＮＴの出力レベルはＶCC＋２ＶD （論理値２）となる。この出力信号Ｄ−ＣＮＴは、第１及び第２ウィンドウコンパレータＷ1 ，Ｗ2 に入力するが、図２に示すように第１及び第２ウィンドウコンパレータＷ1 ，Ｗ2 の閾値範囲が設定されているので、第１ウィンドウコンパレータＷ1 のみが発振し、第３倍電圧整流回路21で整流され、データ出力タイミング制御部40の第２ＡＮＤゲートＡ2 の一方の入力端子に印加される。このとき、データ信号Ｄ−ＩＮが高レベルならば第２ＡＮＤゲートＡ2 は交流出力を生じ、第６倍電圧整流回路41で整流され、実質的なデータ信号Ｄ−ＩＮ′としてデータ記憶部50の第３ＡＮＤゲートＡ3 のトリガ入力端子に印加される。しかし、この時、第２レベル検定部30からの実質的な書込み命令信号ＷＲ（バー）′はなく、第３ＡＮＤゲートＡ3 から出力信号は発生しない。
【００２５】
この状態で、図３に示すように、書込み／読出し信号ＲＤ／ＷＲ（バー）が書込みタイミングを示す低レベルに立ち下がると、第１ＡＮＤゲートＡ1 の交流出力信号は停止し、信号レベル変換部10の出力信号Ｄ−ＣＮＴの出力レベルはＶCC＋ＶD （論理値１）となる。これにより、第１及び第２ウィンドウコンパレータＷ1 ，Ｗ2 の閾値範囲が、図２に示すように設定されているので、第１ウィンドウコンパレータＷ1 の出力は停止し、第２ウィンドウコンパレータＷ2 のみが発振して第５倍電圧整流回路31で整流されて書込み命令信号ＷＲ（バー）′がデータ記憶部50の第３ＡＮＤゲートＡ3 のリセット入力端子に印加される。第１レベル検定部20では、第２レベル検定部30からの書込み命令信号ＷＲ（バー）′の発生と同時に出力が停止するが、第１コンデンサＣ1 で第６倍電圧整流回路41からのデータ信号Ｄ−ＩＮ′の立ち下がりが所定時間ＴOFF1遅延されるので、前記書込み命令信号ＷＲ（バー）′の印加と同時に第３ＡＮＤゲートＡ3 が交流の出力信号を発生し、自己保持され、データ信号Ｄ−ＩＮの出力状態が記憶保持される。
【００２６】
第３ＡＮＤゲートＡ3 の出力信号は第８倍電圧整流回路52で整流され記憶信号Ｄ−ＭＥＭ′としてデータ出力部60の第４ＡＮＤゲートＡ4 の一方の入力端子に印加される。しかし、第１レベル検定部20の出力は停止しているので、実質的な読出し命令信号ＲＤ′は入力せず第４ＡＮＤゲートＡ4 から出力信号は発生しない。  その後、書込み／読出し信号ＲＤ／ＷＲ（バー）が読出しタイミングを示す高レベルに立ち上がると、第１レベル検定部20の第１ウィンドウコンパレータＷ1 から出力信号が発生し第４倍電圧整流回路22で整流されて読出し命令信号ＲＤ′としてデータ出力部60の第４ＡＮＤゲートＡ4 に入力する。一方、第１ウィンドウコンパレータＷ1 の出力発生と同時に第２レベル検定部30の第２ウィンドウコンパレータＷ2 の出力信号が停止し、データ記憶部50で自己保持出力である記憶信号Ｄ−ＭＥＭが消滅するが、記憶信号Ｄ−ＭＥＭ′の立ち下がりが第２コンデンサＣ2 で所定時間ＴOFF2遅延されるので、第１レベル検定部20からの読出し命令信号ＲＤ′の印加と同時に第４ＡＮＤゲートＡ4 から出力信号が発生し第９倍電圧整流回路61で整流されて、データ記憶部50に記憶保持されていた論理値１の記憶データが論理値１のデータ出力信号Ｄ−ＯＵＴとして発生する。
【００２７】
ここで、安全を示す信号を論理値１（高レベル）で表すものとすると、故障しても危険側誤り出力、即ち、故障時に安全を示す論理値１の出力を生じないメモリとは、少なくとも以下の１）〜３）の特性を持たねばならない。
１）データ信号Ｄ−ＩＮが論理値０（低レベル）の場合、これを書き込んで読み出すときデータ出力信号Ｄ−ＯＵＴとして論理値１（高レベル）を生じないこと。即ち、危険（論理値０）として記憶したデータ信号を、誤って安全（論理値１）を示す信号として出力しないこと。
【００２８】
２）書込み命令がないのに誤ってデータ信号Ｄ−ＩＮを記憶しないこと。或いは、誤ってデータ信号を記憶した場合にはこれを出力しないこと。
３）読出し命令がないのに誤って論理値１のデータ出力信号Ｄ−ＯＵＴを生成しないこと。
上述の１）は記憶している間に論理値０（危険を示すデータ信号）が誤って論理値１（安全を示すデータ信号）に反転してはならないことを意味する。
【００２９】
上述の２）、３）は、書込み／読出しのタイミングの誤りに関わる。
２）は書込みすべき時、データ信号が論理値０（危険）であるのに、タイミングがずれてデータ信号が論理値１（安全）のとき誤って書き込んでしまい、この書き込んだ誤ったデータ信号が読み出す時に出力されてしまうことがあってはならないことを意味する。３）は読出しすべきでない時、メモリが誤って論理値１（安全を示すデータ信号）を出力してしまうことがあってはならないことを意味する。
【００３０】
図１に示す本実施形態の記憶回路は、データ記憶部50の第３ＡＮＤゲートＡ3 は故障時に出力が発生しない構成であるので、記憶している論理値０のデータが故障により論理値１に反転することはない。
また、書込み／読出し信号ＲＤ／ＷＲ（バー）が高レベルで書込みタイミングでない時に第３ＡＮＤゲートＡ3 は論理値１のデータ信号Ｄ−ＩＮを記憶することはあり得る。例えば、第１ＡＮＤゲートＡ1 の出力に断線故障を生ずれば、書込み／読出し信号ＲＤ／ＷＲ（バー）が高レベル（書込みタイミングでない）であるのに、第２レベル検定部30から書込み命令信号ＷＲ（バー）′が発生してこの時にデータ信号Ｄ−ＩＮが高レベルであれば、論理値１のデータ信号は第３ＡＮＤゲートＡ3 でサンプル／ホールドされて第３ＡＮＤゲートＡ3 に出力を生じ論理値１のデータ信号が記憶保持される。しかし、これ以降、信号レベル変換部10の出力信号Ｄ−ＣＮＴは、再び論理値２となることはなく、第１レベル検定部20の第１ウィンドウコンパレータＷ1 から出力信号が発生することはなく、データ出力部60への読出し命令信号ＲＤ′が生成されない。従って、タイミングを誤って書き込まれたデータが、データ出力部60の第４ＡＮＤゲートＡ4 を介してデータ出力信号Ｄ−ＯＵＴとして出力されることはない。即ち、本実施形態の記憶回路では、タイミングのずれで論理値１のデータを誤って記憶してしまうことはあるが、この記憶したデータが出力されることはない。
【００３１】
更に、書込み／読出し信号ＲＤ／ＷＲ（バー）が低レベルのとき、即ち、読出しのタイミングでないときは、第１レベル検定部20からの読出し命令信号ＲＤ′は生成されないので、データ出力部60の第４ＡＮＤゲートＡ4 が出力信号を発生することはなく、データが出力されることはない。
また、本実施形態において、データ出力タンミング制御部40は、データ記憶部50へのデータ出力タイミングを制御してデータ書込みの信頼性を高めるものである。
【００３２】
次に、図４に本発明の第２の実施形態の回路図を示し説明する。
図４は、図１の記憶回路に停電時の自動バックアップ機能を設けた実施形態である。尚、図１と同一構成要素には同一符号を付して説明を省略する。
図４において、本実施形態では、図１の構成に、バックアップ電源部70を加えて構成されている。前記バックアップ電源部70は、ＮＰＮトランジスタ71と、該トランジスタ71のベース印加電圧を一定に制御するツェナーダイオードＺＤと、抵抗Ｒ1 と、ダイオードＤ及び大容量コンデンサＣx （例えば電気２重層コンデンサ等）とで構成されている。そして、電源電圧Ｅを入力してトランジスタ71のコレクタ出力電圧を定電圧ＶCCに制御している。このバックアップ電源部70の出力電圧ＶCCは、信号レベル変換部10の信号発生器11及び第１倍電圧整流回路12、第２レベル検定部30の第２ウィンドウコンパレータＷ2 及び第５倍電圧整流回路31、データ出力タイミング制御部40の第１コンデンサＣ1 、データ記憶部50の第３ＡＮＤゲートＡ3 及び第７倍電圧整流回路51、第２コンデンサＣ2 にそれぞれ供給される。
【００３３】
また、その他の、第１ＡＮＤゲートＡ1 、第１ウィンドウコンパレータＷ1 、第２ＡＮＤゲートＡ2 、第４ＡＮＤゲートＡ4 等は大本の電源から駆動電源電圧として定電圧ＶCCが供給され、停電時には動作が停止する。
図４の記憶回路のデータ記憶動作及びデータ出力動作は、図１と同様であるので説明を省略し、ここでは、電源が停電した時の動作について説明する。
【００３４】
停電になって電源がＯＦＦすると、第１ＡＮＤゲートＡ1 、第１ウィンドウコンパレータＷ1 、第２ＡＮＤゲートＡ2 、第４ＡＮＤゲートＡ4 等は動作が停止するが、信号レベル変換部10の信号発生器11及び第１倍電圧整流回路12、第２レベル検定部30の第２ウィンドウコンパレータＷ2 及び第５倍電圧整流回路31、データ出力タイミング制御部40の第１コンデンサＣ1 、データ記憶部50の第３ＡＮＤゲートＡ3 及び第７倍電圧整流回路51、第２コンデンサＣ2 は、バックアップ電源部70からの給電で動作状態に維持される。
【００３５】
そして、電源ＯＦＦにより、信号レベル変換部10の出力信号Ｄ−ＣＮＴがＶCC＋ＶDとなり論理値１となって、バックアップ電源部70からの給電により動作が維持される第２レベル検定部30から書込み命令信号ＷＲ（バー）′が発生する。これにより、例えばその時点でデータ記憶部50に入力するデータ信号Ｄ−ＩＮ′が高レベル（論理値１）である時、バックアップ電源部70の給電により第３ＡＮＤゲートＡ3の自己保持動作で論理値１のデータが記憶保持され、第２コンデンサＣ2によりＶCCが重畳されてデータ出力部60の第４ＡＮＤゲートＡ4の一方に入力する。電源ＯＦＦ時は、第１レベル検定部20からの読出し命令信号ＲＤ′は発生しないので、データ出力部60からデータ出力信号Ｄ−ＯＵＴは発生しない。電源復帰時に第１レベル検定部20から読出し命令信号ＲＤ′が発生し、データ出力部60の第４ＡＮＤゲートＡ4に入力するので、データ出力部60から停電時に記憶保持した論理値１の記憶データが、出力信号Ｄ−ＯＵＴとして発生する。
【００３６】
以上のように、図４に示す第２の実施形態では、図１に示す第１の実施形態のフェールセーフな記憶回路に停電時の自動バックアップ電源部70を設けたことにより、停電時にデータが記憶保持でき、電源復帰時に記憶保持したデータを出力することができるという効果が得られる。
【００３７】
【発明の効果】
以上説明したように請求項１記載の発明によれば、書込み／読出し信号の立ち下がりによってデータを記憶し、書込み／読出し信号が低レベル状態にある時にデータを記憶保持すると共に、書込み／読出し信号の立ち上がりで記憶したデータを出力する構成としたので、従来のデータ記憶保持のためのホールド信号が不要となり、停電時にもデータ記憶部にバックアップ電源を供給しておけば、データが失われることを防止できる。また、故障に起因して記憶データが反転することもなく、更に、危険側の誤り出力の発生も防止できる。従って、安全に関わるデータを扱う記憶回路として好適であるという効果を有する。
【００３８】
また、請求項２記載の発明によれば、停電時に自動的にデータ記憶のバックアップ機能が動作してデータの記憶保持が確実に行えるという効果を有する。
【図面の簡単な説明】
【図１】本発明の記憶回路の第１の実施形態を示す回路図
【図２】同上第１の実施形態に適用した各ウィンドウコンパレータの閾値範囲の説明図
【図３】同上第１の実施形態の動作を説明するためのタイムチャート
【図４】本発明の記憶回路の第２の実施形態を示す回路図
【図５】従来の半導体メモリのメモリセルの基本モデル図
【図６】従来の自己保持回路のモデル図
【図７】図６の自己保持回路の自己保持動作を説明するタイムチャート
【符号の説明】
10    信号レベル変換部
20    第１レベル検定部
30    第２レベル検定部
40    データ出力タイミング制御部
50    データ記憶部
60    データ出力部
70    バックアップ電源部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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