(57)【特許請求の範囲】
【請求項１】
フラッシュメモリ素子において、
複数のワードラインと複数のビットラインによって複数のフラッシュメモリセルが連結された第１フラッシュメモリセルアレイと、
前記第１フラッシュメモリセルアレイのそれぞれのビットラインに連結された複数のスイッチング手段と、
複数のワードラインと複数のビットラインによって複数のフラッシュメモリセルが連結されて構成され、前記複数のスイッチング手段の共通端子と前記それぞれのワードラインが連結された第２フラッシュメモリセルアレイとを含んでなることを特徴とするフラッシュメモリ素子。
【請求項２】
前記複数のスイッチング手段は、消去時にはローパルスによって駆動され、読み出し時には読み出し電圧が印加される複数のＰＭＯＳトランジスタからなることを特徴とする請求項１記載のフラッシュメモリ素子。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、フラッシュメモリ素子に係り、特に、フラッシュメモリセルアレイのワードラインそれぞれに消去スイッチを連結し、消去スイッチの共通端子に他のフラッシュメモリセルアレイを連結してキャパシタとして使用することにより、自己収斂消去方式を使用しながらもチップサイズを増加させないため、製品の製造コストを減らすことが可能なフラッシュメモリ素子に関する。
【０００２】
【従来の技術】
電気的にプログラム及び消去が可能な不揮発性メモリ素子のフラッシュメモリセルは、ノートブック、ＰＤＡｓ、携帯電話のような携帯用電子製品、コンピュータＢＩＯＳ及びプリンタなどに用いられる半導体素子である。このようなフラッシュメモリセルは、１００Å程度の薄いトンネル酸化膜に強い電気場による電子が移動しながら、セルのしきい値電圧を変化させてプログラム及び消去機能を行う。
【０００３】
一般的なフラッシュメモリセルは、図１に示すように、半導体基板１１上の所定の領域にトンネル酸化膜１２、フローティングゲート１３、誘電体膜１４及びコントロールゲート１５が積層されたスタックゲートを形成し、半導体基板１１上の所定の領域にソース１６及びドレイン１７を形成してなる。トンネル酸化膜１２は約１００Åの厚さに形成し、電荷を蓄積するためのフローティングゲート１３はポリシリコン膜で形成する。また、誘電体膜１４は高誘電率を持たせるために下部酸化膜、窒化膜及び上部酸化膜の積層構造を使用し、コントロールゲート１５はセルのワードラインの役割を果たすもので、ポリシリコン膜で形成する。
【０００４】
このように構成されるフラッシュメモリセルは、ソースと半導体基板を接地させた状態で約９Ｖ程度の高電圧をコントロールゲートに印加し、ドレインに約５Ｖ程度の電圧を５μｓｅｃのパルスで印加して、発生するチャネルホットエレクトロンがトンネル酸化膜の電位障壁を越えてフローティングゲートに蓄積されてプログラムを実施する。そして、消去動作は、約−８Ｖのネガティブ高電圧をコントロールゲートに印加し、半導体基板に約８Ｖの高電圧を印加して、ＦＮトンネリングによってフローティングゲートに蓄積された電子を抜き出して実施する。
【０００５】
このような積層式フラッシュメモリセルでは、消去動作を行う場合、製造工程上の欠陥またはトンネル酸化膜の縁部の酸化などの原因でセル間の消去程度が異なり、トンネリングによる自己制限がなされず、過消去されたセルが発生してセル分布が悪くなるという問題点が発生する。
【０００６】
このように過消去されたセルによる問題点を解決するために、図２に示すように、フラッシュメモリセルアレイ内に適切なキャパシタを連結した。すなわち、それぞれのビットラインＢ／Ｌに、所定のバイアスによって駆動される多数のスイッチング手段としてのＰＭＯＳトランジスタが接続され、多数のＰＭＯＳトランジスタと接地端子ＶＳＳとの間にキャパシタが接続される。このようなフラッシュメモリセルアレイはセルを消去した後ドレインとバルク間のダイオード逆バイアス状態で発生するホットエレクトロンを用いた自己収斂方式のソフトプログラムによって過消去問題を解決した。ところで、このような方式で１セクタ（０.５Ｍｂｉｔｓ）を消去するのに必要なキャパシタンスは、約１００ｐＦ〜３００ｐＦ程度であって、ゲート酸化膜のみで構成する場合、３００μｍ２〜１０００μｍ２の面積を必要とする。すなわち、セルの分布を改善することはできるが、チップサイズの面において多くの損失を被る。
【０００７】
【発明が解決しようとする課題】
本発明の目的は、フラッシュメモリセルアレイのドレインに別のフラッシュメモリセルアレイを接続してキャパシタの役割を行わせることにより、自己収斂方式のソフトプログラムを発生させ、従来のキャパシタの追加時よりチップサイズを増加させることなくセルの分布を改善して、消去方法の改善及び電力消耗を防止することが可能なフラッシュメモリ素子を提供することにある。
【０００８】
【課題を解決するための手段】
従来の技術では、フラッシュメモリセルアレイ内に適切なキャパシタを連結すると、セルの消去後にドレインとバルク間のダイオード逆バイアス状態で発生するホットエレクトロンを用いた自己収斂方式のソフトプログラムによって過消去問題を解決することはできるが、この際、キャパシタの実現のためにチップサイズが増加してしまう。従って、本発明では、フラッシュメモリセルアレイのドレインに他のセルアレイを連結してキャパシタとして使用することにより、チップサイズを増加させることなく自己収斂方式のソフトプログラムを使用できるようにする。
【０００９】
本発明に係るフラッシュメモリ素子は、多数のワードラインと多数のビットラインによって多数のフラッシュメモリセルが連結された第１フラッシュメモリセルアレイと、前記第１フラッシュメモリセルアレイのそれぞれのビットラインに連結された多数のスイッチング手段と、多数のワードラインと多数のビットラインによって多数のフラッシュメモリセルが連結されて構成され、前記多数のスイッチング手段の共通端子と前記それぞれのワードラインが連結された第２フラッシュメモリセルアレイとを含んでなることを特徴とする。
【００１０】
また、前記多数のスイッチング手段は、消去時にはローパルスによって駆動され、読み出し時には読み出し電圧が印加される多数のＰＭＯＳトランジスタからなることを特徴とする。
【００１１】
【発明の実施の形態】
以下、添付図に基づいて本発明を詳細に説明する。
【００１２】
図３は本発明に係るフラッシュメモリ素子の概略図である。本発明に係るフラッシュメモリ素子の構成は次のとおりである。
【００１３】
多数のワードラインと多数のビットラインによって多数のフラッシュメモリセルが連結された一セクタのフラッシュメモリセルアレイのビットラインそれぞれに、多数のスイッチング手段となる消去スイッチとしてＰＭＯＳトランジスタが連結される。そして、多数のＰＭＯＳトランジスタの共通端子と他のセクタのフラッシュメモリセルアレイを連結するが、他のセクタのフラッシュメモリセルのそれぞれのワードラインとＰＭＯＳトランジスタの共通端子が接続されるようにする。この際、他のセクタのフラッシュメモリセルアレイがキャパシタの役割をする。
【００１４】
次に、他のフラッシュメモリセルアレイがキャパシタの役割を行う理由を説明する。フラッシュメモリセル自体は、誘電体膜とトンネル酸化膜によるキャパシタを直列に連結しておいた構造を有する。即ち、フラッシュメモリセル特性が約８Ｖ程度のゲートストレスに対して安定すると、フラッシュメモリセル自体をキャパシタとして用いることができる。ここで、ゲートストレス電圧を約８Ｖに定めた理由は、次のとおりである。セルの消去動作時、バルクには約８Ｖの電圧が印加され、ソースとドレインはフローティングされるが、バルクとドレインは順方向バイアス電圧がかかるのでドレイン電圧は、ドレインがフローティング状態であるが、ほぼ８Ｖ、実験的には７.２Ｖの電圧が印加される。ところで、図３に示すように、この電圧がＰＭＯＳトランジスタを介して他のセルアレイのゲートへ伝達されるので、キャパシタの役割をするセルアレイは８Ｖのゲートストレスを受けることになる。フラッシュメモリセルのゲートストレス特性は図４に示されている通りである。図４はソース及びドレインをフローティングさせ、基板に０Ｖを印加した状態で１０Ｖのゲートストレスを加えた場合の特性曲線であって、２秒までの特性のみを示したが、１０Ｖのストレスに数時間程度までもセルの状態には何の変化がない。従って、他のセクタをキャパシタとして用いるのには何の変化もない。
【００１５】
図３のように構成されたフラッシュメモリ素子の消去のための消去パルスタイミング図を図５に示す。図５に示すように、フラッシュメモリ素子の所定のセクタを消去するためには、ソースとドレインをフローティングさせた状態でゲートに−８Ｖを印加し、基板に８Ｖの電圧を印加し、ＰＭＯＳトランジスタを駆動させるためにローパルスを印加する。すると、フローティング状態を維持するソースとドレインに約７.２Ｖの電圧がかかる。
【００１６】
０.２５μｍテクノロジー（technology）のフラッシュメモリセル一つのキャパシタンスは約０.３ｆＦ程度であって、１セクタ（０.５ＭＢ）のキャパシタンスは約３００ｐＦ程度になる。従って、一つのセクタのみ用いても、十分に消去セルの分布を改善しながらチップサイズを増加させないキャパシタとして使用することができ、もし８Ｍのフラッシュチップにおいて全体セクタをキャパシタとして使用すれば、セルの大きさが１／１０程度に減っても依然として追加キャパシタを連結しなくてもよい。
【００１７】
ところで、本発明によるフラッシュメモリ素子のセクタ構造では、セルのゲートが他のセクタのドレイン側に消去スイッチとして作用するＰＭＯＳトランジスタに連結されているので、セル読み出し動作時に他のセクタセルのドレイン側に電流が抜け出すことを防ぐために、別途に消去スイッチＰＭＯＳトランジスタ電圧を調整しなければならない。すなわち、ＰＭＯＳトランジスタへ抜け出す電流を防止するために、セルのゲート電圧と消去スイッチのゲート電圧を同じ読み出し電圧に設定すれば、他のセクタセルのドレイン側に電流が抜け出さない。それに対するパルスタイミング図は図６のとおりである。
【００１８】
【発明の効果】
上述したように、本発明によれば、フラッシュメモリセルアレイのワードラインそれぞれに消去スイッチを連結し、消去スイッチの共通端子に他のフラッシュメモリセルアレイを連結してキャパシタとして使用することにより、自己収斂消去方式を使用しながらもチップサイズを増加させないため、製品の製造コストを減らすことができる。
【図面の簡単な説明】
【図１】一般的なフラッシュメモリセルの断面図である。
【図２】従来の消去セルの分布を改善するためのフラッシュメモリセルアレイを示す図である。
【図３】本発明に係る消去セルの分布とチップサイズを減らすためのフラッシュメモリセルアレイを示す図である。
【図４】フラッシュメモリセルのゲートストレス特性を示すグラフである。
【図５】フラッシュメモリセルの消去パルスのタイミング図である。
【図６】フラッシュメモリセルの読み出しパルスのタイミング図である。
【符号の説明】
１１  半導体基板
１２  トンネル酸化膜
１３  フローティングゲート内部回路
１４  誘電体膜
１５  コントロールゲート
１６  ソース
１７  ドレイン
Ｗ／Ｌ  ワードライン
Ｂ／Ｌ  ビットライン
Ｃ ａ ｐ  キャパシタ
ＶＳＳ  接地端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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