(57)【特許請求の範囲】
【請求項１】
主面を有する半導体からなる基体と、
前記主面から所定の深さに位置する底面と、平面視上で所定の方向に延在する開孔部とを有して前記基体に選択的に形成され、前記所定の方向に平行に配列される複数の溝部と、
前記溝部の内壁上に形成された絶縁膜と、
前記絶縁膜を介して前記溝部の内部に充填され、前記溝部の前記所定の方向の端部を覆って前記主面の上方に至る制御電極層と、
前記制御電極層上に、前記主面より突出して形成された絶縁層と
を備え、
前記端部における前記開孔部のエッジ及び前記端部における前記底面の少なくとも一方が丸みを帯びた緩やかな面を有する半導体装置。
【請求項２】
前記端部における前記開孔部の前記エッジの断面形状において、前記開孔部の前記エッジの丸みを有する面の曲率半径のうち、最も小さい曲率半径を有する面の接線と前記主面との成す角度が３０〜６０°の範囲であることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記端部における前記底面の断面形状がＵ字型を呈することを特徴とする請求項１記載の半導体装置。
【請求項４】
前記絶縁層は前記溝部内において前記制御電極層上で前記主面より突出することを特徴とする請求項１記載の半導体装置。
【請求項５】
前記主面内に前記所定の深さよりも浅く形成され、前記基体の導電型と反対の導電型の第１半導体層と、
前記第１半導体層内に前記基体から離れて形成され、前記所定の方向に沿って前記開孔部に隣接し、前記基体の導電型と同じ導電型の第２半導体層と、
を更に備える請求項１記載の半導体装置。
【請求項６】
前記第１半導体層と共に前記基体を挟み、前記基体と同じ導電型で前記基体よりも不純物濃度が高い第３半導体層
を更に備える請求項５記載の半導体装置。
【請求項７】
前記基体と共に前記第３半導体層を挟み、前記第１半導体層と同じ導電型で前記第１半導体層よりも不純物濃度が高い第４半導体層
を更に備える請求項６記載の半導体装置。
【請求項８】
前記主面内に前記所定の深さよりも深く形成され、前記基体の導電型と反対の導電型の第１半導体層と、
前記第１半導体層内に形成され、前記所定の方向に沿って前記開孔部に隣接し、前記基体の導電型と同じ導電型の第２半導体層と
を更に備える請求項１記載の半導体装置。
【請求項９】
前記主面内に前記所定の深さよりも浅く形成され、前記基体の導電型と反対の導電型の第１半導体層と、
前記主面内に前記第１半導体層よりも浅く形成され、前記基体と同じ導電型であって前記基体よりも不純物濃度が高い第２半導体層と、
前記第２半導体層内に前記第１半導体層と離れ、前記所定の方向に沿って前記開孔部に隣接して形成され、前記第１半導体層と同じ導電型で、前記第１半導体層よりも不純物濃度が高い第３半導体層と、
前記第１半導体層と共に前記基体を挟み、前記第２半導体層と同じ導電型であって前記第２半導体層よりも不純物濃度が高い第４半導体層と、
前記基体と共に前記第４半導体層を挟み、前記第１半導体層と同じ導電型で、前記第１半導体層よりも不純物濃度が高い第５半導体層と
を更に備える、請求項１記載の半導体装置。
【請求項１０】
前記主面内に前記所定の深さよりも浅く、前記所定の方向に沿って前記開孔部に隣接して形成され、前記基体と同じ導電型で、前記基体よりも不純物濃度の高い第１半導体層と、
前記主面と反対側で前記基体に接触し、前記基体の導電型と反対の導電型の第２半導体層と
を更に備える請求項１記載の半導体装置。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
この発明は半導体装置特に、パワーデバイスに適用するトレンチＭＯＳゲートを形成する技術及び素子分離技術に関するものである。
【０００２】
【従来の技術】
図６５〜図７２は、トレンチＭＯＳゲート部を形成する従来のプロセスを工程順に示す断面図であり、特に図７２はトレンチＭＯＳゲート部１３１が形成された時点での断面図である。
【０００３】
図６５に戻って以下順に説明する。まずＳｉなどからなる半導体基板１の上面にＰ型不純物濃度領域２を形成し、更にその上面に選択的にＮ型高不純物濃度領域３を形成する。そして得られた構造の上面に酸化膜２１を形成する。その後、酸化膜２１並びにＰ型不純物濃度領域２及びＮ型高不純物濃度領域３を貫通するトレンチ（溝）４を形成する（図６５）。
【０００４】
次にトレンチ４の内部にシリコン酸化膜７を形成する（図６６）。この後、酸化膜７，２１を除去した後（図６７）に、ゲート酸化膜９としてシリコン酸化膜を形成する（図６８）。
【０００５】
シリコン酸化膜７のように、一旦形成された後に直ちに除去される酸化膜を以下「犠牲酸化膜」と称することもある。後で完成する素子の構造に残らずに、溝の形状を整え、かつ、溝内部の欠陥、歪、汚染等を除去するために犠牲となるためである。シリコン酸化膜７は例えば９５０℃乃至１１００℃で酸素雰囲気において１００〜３００ｎｍ程度形成される。
【０００６】
ゲート酸化膜９は通常１０００℃以下の水蒸気雰囲気において熱酸化されて形成される。これは一般には、酸素雰囲気において熱酸化によって形成された酸化膜に対し、水蒸気雰囲気において熱酸化によって形成された酸化膜の方が欠陥が少なく、また温度が低い方が欠陥が少ないとされているためである。
【０００７】
そして、例えば低抵抗多結晶シリコン１０をトレンチ４に充填し（図６９）、トレンチ４内部にゲート電極２２を形成する。そしてゲート電極２２上にシリコン酸化膜１１を形成する（図７０）。ここまでの工程で得られた構造の上面に、更にＣＶＤ酸化膜１２を形成し（図７１）、エッチングによりこれを整形してトレンチＭＯＳゲート部１３１が形成される（図７２）。
【０００８】
なお、本件に関連ある文献として下記特許文献がある。
【０００９】
【特許文献１】
特開平１−１９２１７５号公報
【特許文献２】
特開昭５９−４０５７９号公報
【特許文献３】
特開平４−１８８８７７号公報
【特許文献４】
特開平３−５８４８５号公報
【特許文献５】
特開平３−２３２２７６号公報
【特許文献６】
特開平５−３３５５８２号公報
【００１０】
【発明が解決しようとする課題】
ところが、図６７に示されるように、シリコン酸化膜７を一旦形成して除去した後のトレンチ４の形状には特徴がある。つまり、トレンチ４の開孔部の形状５ｃ、及び底部の形状６ｃは共に角張っている。
【００１１】
トレンチ４はこのような形状を有しているため、ゲート酸化膜９をトレンチ４の内部に形成すると、その膜厚がトレンチ内部で不均一になってしまう。特に、トレンチ４の開孔部における形状５ｄ及びトレンチ４の底部における形状６ｄを反映して、ゲート酸化膜９の膜厚が最も顕著に薄くなる。
【００１２】
このようにトレンチ４内において、特にトレンチ４の開孔部及び底部でゲート酸化膜９が薄くなると、ゲート破壊場所となり、耐圧不良を招くという問題点があった。しかもゲート酸化膜９のリーク電流が増加する。
【００１３】
さらに、トレンチ４の形状５ｃ，６ｃが角張ると、トレンチＭＯＳゲート部１３１の特性が悪化する。またトレンチ４を形成する工程において、その周囲には欠陥が発生し易い。この欠陥はゲート電極２２に所定の電位を与えたときに形成されるチャネルの特性を悪化させ、トレンチＭＯＳゲート部１３１を有するパワーデバイスは、その基本特性であるＭＯＳゲートのチャネル移動度が、ＭＯＳゲート界面近傍の欠陥や歪や汚染のために低下し、その結果オン電圧が上昇するという問題点もあった。
【００１４】
（ａ−２）第２従来技術とその問題点：
図７３乃至図８１はＳＯＩ構造（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）においてトレンチ分離される横型ＩＧＢＴの製造工程を工程順に示す断面図である。
【００１５】
図７３において、例えばシリコンからなる基板１ｅ，１ｄはシリコン酸化膜２５を介して貼り合わされており、半導体基板１ｅの上部においてＰ層４１、Ｎ+層４２が選択的に形成されている。そして半導体基板１ｅの上方の全面にはシリコン酸化膜４３が形成されている。
【００１６】
シリコン酸化膜４３を、Ｐ層４１、Ｎ+  層４２の一部が露呈するように、選択的に除去し（図７４）、残置されたシリコン酸化膜４３をマスクとしてシリコンのエッチングを行う。これによって半導体基板１ｅは選択的に掘り下げられ、トレンチ４４が穿孔される（図７５）。
【００１７】
この後、熱酸化することによりトレンチ４４の内壁に犠牲酸化膜４５を一旦形成し（図７６）、その後シリコン酸化膜のエッチングを行う。これによってシリコン酸化膜２５の一部並びに犠牲酸化膜４５及びシリコン酸化膜４３の全てが除去され、トレンチ４４は半導体基板１ｅの底よりも低く掘り下げられる（図７７）。そして１０００℃以下の水蒸気雰囲気において熱酸化することにより、残置された半導体基板１ｅ（Ｐ層４１、Ｎ+  層４２を含む）の周囲に分離酸化膜４６を形成する（図７８）。
【００１８】
図７８で得られた構造の全面に多結晶シリコン４７を堆積させ、トレンチ４４を多結晶シリコン４７で充填する（図７９）。その後半導体基板１ｅの上方に存在する多結晶シリコン４７を選択的に除去してトレンチ４４内部にのみ多結晶シリコン４７を残置させ、フィールド酸化膜４８によって多結晶シリコン４７を覆う。この際、フィールド酸化膜４８は半導体基板１ｅの表面においてＰ層４１、Ｎ+  層４２の間にも設けられる（図８０）。その後更に所定の不純物層を形成して、トレンチ構造を有する分離部１３ａによって分離されつつ、横型ＩＧＢＴが形成される（図８１）。
【００１９】
このようにして分離部１３ａを構成した場合、その分離酸化膜４６の厚さについて、第１従来技術と同様の問題点が生じる。即ち、図７８において示されるような、トレンチ４４の開孔部４４ａと底部４４ｂにおいて、半導体基板１ｅ（Ｐ層４１、Ｎ+  層４２を含む）が角張っており、ここにおいて分離酸化膜４６の厚さが他の部分と比較して顕著に薄くなる。特に底部４４ｂにおいて分離酸化膜４６が破壊され易くなり、分離部１３ａによる分離耐圧が低下するという問題点が招来される。
【００２０】
この発明は、上記のような問題を解決するために発明されたもので、トレンチＭＯＳゲート部の特性を向上させることにより、トレンチＭＯＳゲート部を有するパワーデバイスの特性、特にオン電圧を容易なプロセスで改善する技術を提供することを目的とする。
【００２１】
また、この発明はＳＯＩ構造（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）において素子分離を行うトレンチ分離における分離耐圧を向上させることも目的とする。
【００２２】
【課題を解決するための手段】
この発明にかかる半導体装置は、主面を有する半導体からなる基体と、前記主面から所定の深さに位置する底面と、平面視上で所定の方向に延在する開孔部とを有して前記基体に選択的に形成され、前記所定の方向に平行に配列される複数の溝部と、前記溝部の内壁上に形成された絶縁膜と、前記絶縁膜を介して前記溝部の内部に充填され、前記溝部の前記所定の方向の端部を覆う制御電極層と、前記制御電極層上に、前記主面より突出して形成された絶縁層とを備える。そして、前記端部における前記開孔部のエッジ及び前記底面の少なくとも一方が丸みを帯びた緩やかな面を有する。
【００２３】
【実施の形態】
Ｂ．第１の製造方法：
第１の製造方法は、トレンチにおける従来とは異なるゲート酸化膜の製造方法を示すものである。
【００２４】
（ｂ−１）実施の形態１：
図１〜図５はこの発明の実施の形態１である、トレンチＭＯＳゲート部１３２の形成方法を工程順に示した断面図である。まずシリコンからなる基板１上に酸化膜２１を形成する。そして酸化膜２１を選択的に開孔し、これをマスクとしてシリコンの異方性エッチングを施すことによりにより、基板１の厚さ方向に延びるトレンチ４を形成する（図１）。この時、トレンチ４の開孔部の形状５及び底部の形状６はいずれも角張っている。次に犠牲酸化膜７を、例えば９５０℃乃至１１００℃で酸素雰囲気において１００〜３００ｎｍ程度形成し（図２）、これを除去する（図３）。ここまでの工程は図６５乃至図６７において示された第１従来技術の工程と同様である。
【００２５】
この後、実施の形態１においては、１０００℃以上（例えば１２１５℃）の酸素雰囲気において熱酸化を施すことにより、ゲート酸化膜９を形成する（図４）。
【００２６】
その後の工程は第１従来技術と同様に進められ、トレンチＭＯＳゲート部１３２が形成される（図５）。図５（ａ）は図５（ｂ）のＡＡ断面図であり、図５（ｂ）はトレンチＭＯＳゲート部１３２近傍を示す平面図である。また、図５（ｃ）は図５（ｂ）のＢＢ断面図である。例えば従来の技術では、トレンチＭＯＳゲート部１３１近傍の平面図も図５（ｂ）で表されるが、そのＡＡ断面及びＢＢ断面は図５（ｄ）及び図５（ｅ）に示される。
【００２７】
図６はトレンチ周辺部に拡散層を設けない単純なキャパシタンス構造を形成した場合の印加電圧Ｖｇとリーク電流Ｉｇとの関係（リーク特性）を示すグラフである。曲線Ｇ131  ，Ｇ132  はそれぞれ従来例のトレンチ開孔部や底が角張っている場合の図５（ｄ），（ｅ）に示すトレンチＭＯＳゲート部１３１と、本発明を適用した図５（ａ），（ｃ）に示すトレンチＭＯＳゲート部１３２の特性を示す。
【００２８】
印加電圧Ｖｇは基板１とゲート電極２２との間に印加される。但し、トレンチＭＯＳゲート部１３１は図７２で示された構造において、基板１上にＰ型不純物濃度領域２とＮ型高不純物濃度領域３を形成していない場合について測定した。そしてトレンチＭＯＳゲート部１３１，１３２のゲート酸化膜厚がほぼ７５０オングストロームと等しくなるように設定されている。
【００２９】
トレンチＭＯＳゲート部１３１のリーク特性は印加電圧Ｖｇが３０Ｖを超える辺りから急激に悪化し、絶縁破壊電圧はおよそ５５Ｖ程度であることが解る。
【００３０】
一方、トレンチＭＯＳゲート部１３２のリーク特性は印加電圧Ｖｇが４０Ｖを超えても殆ど悪化せず、絶縁破壊電圧も６０Ｖを超える。
【００３１】
このようにゲート酸化膜９の形成条件を従来とは異ならせることにより、トレンチ４の形状が改善される理由は明かではない。しかし、このようにしてトレンチ４の形状が改善される結果、トレンチＭＯＳゲート部１３２は第１従来技術によって得られたトレンチＭＯＳゲート部１３１と比較してリーク特性及び絶縁破壊電圧が改善される。
【００３２】
Ｃ．第２の製造方法：
第２の製造方法は、等方性プラズマエッチングを行うことにより、トレンチの形状をなだらかにする技術を示すものである。
【００３３】
（ｃ−１）実施の形態２：
図７乃至図１４はこの発明の実施の形態２である、トレンチＭＯＳゲート部１３３の形成方法を工程順に示した断面図である。まず、実施の形態１と同様にして図１に示された構造を得る。既述のように、トレンチ４の開孔部の形状５及び底部の形状６はいずれも角張っている。
【００３４】
この後、酸化膜２１のうち、トレンチ４の開孔部近傍に存在する部分を選択的に除去し、酸化膜２１をトレンチ４から距離ｘだけ退かせる（図７）。その後、Ｏ2  ／ＣＦ4  系のガスを用いて、シリコンの等方性プラズマエッチングを行う。これにより、トレンチ４の開孔部が面とりされ、底部の形状６ｅは丸くなって角張った部分が無くなる。この際、詳細は後述するが、トレンチ４の底近傍に酸化膜系の膜９１が生成されている（図８）。
【００３５】
膜９１及び酸化膜２１を除去した後、一旦犠牲酸化膜７を形成し（図９）、更にこれを除去することによってトレンチ４の開孔部の形状５ｆは一層なだらかとなる（図１０）。トレンチ４の開孔部近傍を拡大すると、形状５ｆは直線部分Ｕを有することがあり、その場合には直線部分Ｕと基板１の上面との成す角度θを測定した場合にはその値は３０〜６０゜に収まる。また、形状５ｆが直線部分Ｕを有しない場合には、形状５ｆの有する最も曲率半径の小さな箇所から引かれた接線と基板１の上面との成す角度をθとして測定するとこれも値は３０〜６０゜に収まる。
【００３６】
その後、１０００℃以下（例えば９５０℃）の水蒸気雰囲気において熱酸化することによってゲート酸化膜９を形成する（図１１）。実施の形態１においてはゲート酸化膜９の形成のために１０００℃以上の酸素雰囲気において熱酸化を行っていた。しかし、一旦等方性プラズマエッチングを行った後は１０００℃以下の水蒸気雰囲気において熱酸化を行う方が良い特性が得られる。しかし、その理由は現在のところ良く解っていない。
【００３７】
この後、トレンチ４を低抵抗多結晶シリコンで充填し、ゲート電極２２を形成する。更にシリコン酸化膜１１をゲート電極２２上部に形成し、例えばＣＶＤ法によって酸化膜１２を全面に堆積させ、更にエッチングを行ってゲート酸化膜９及び酸化膜１２を選択的に残置し、トレンチＭＯＳゲート部１３３を形成する（図１２）。この際、ゲート電極２２は図１３及び図１４に示されるように基板１の上面よりも突出しても良い。また、ゲート電極２２を形成するに際しては、上述の低抵抗多結晶シリコン以外のものでも良く、金属膜（Ｗ，Ｍｏ，Ａｌ，Ｔｉ）や金属化合物（ＷＳｉ，ＭｏＳｉ2，ＡｌＳｉ，ＴｉＳｉ2）等でも良い。
【００３８】
このようにして形成されたトレンチＭＯＳゲート部１３３のリーク特性は図６に曲線Ｇ133  として示されている。実施の形態１で紹介されたトレンチＭＯＳゲート部１３２と比較すると、印加電圧Ｖｇが低い領域（４０Ｖ以下）ではリーク特性が１桁近く劣るものの、印加電圧Ｖｇが高い領域（５０Ｖ以上）ではリーク特性は勝る。つまり、本発明を主耐圧がゲート酸化膜の絶縁破壊電圧以下である素子に適用する場合には、トレンチＭＯＳゲート部１３２の方がトレンチＭＯＳゲート部１３３よりも適している。逆に主耐圧がゲート酸化膜の絶縁破壊電圧以上である素子に本発明を適用する場合には、トレンチＭＯＳゲート部１３３の方がトレンチＭＯＳゲート部１３２よりも適している。
【００３９】
もし実施の形態２において、ゲート酸化膜９の形成のために１０００℃以上の酸素雰囲気において熱酸化を行うと、得られるトレンチＭＯＳゲート部のリーク特性は、印加電圧Ｖｇが高い領域（５０Ｖ以上）においてトレンチＭＯＳゲート部１３２とほぼ同等か、それよりも劣る。
【００４０】
なお、酸化膜２１がトレンチ４の開孔部から退く距離ｘは１００ｎｍ以上４００ｎｍ以下であることが望ましい。図１５は距離ｘが１００ｎｍ未満の場合に、図１６は距離ｘが４００ｎｍよりも大きい場合に、それぞれ等方性プラズマエッチングを行った場合のトレンチ４の開孔部近傍を拡大した断面図である。破線は等方性プラズマエッチングされない時点での基板１の形状を示している。
【００４１】
距離ｘが１００ｎｍ未満の場合にはトレンチ４の開孔部は角５１が生じ、距離ｘが４００ｎｍよりも大きい場合には基板１の厚さ方向のエッチングが進み、トレンチ４の開孔部は酸化膜２１の形状をそのまま反映して面とりされない。そのため距離ｘは１００ｎｍ以上４００ｎｍ以下であることが望ましいのである。
【００４２】
また、等方性プラズマエッチングにおいて用いられるガスの比率Ｒ＝Ｏ2  ／ＣＦ4  は１＜Ｒ＜５であることが望ましい。図１７はガスの比率Ｒを変化させたときのシリコンのエッチングレートと、酸化膜系の膜のデポジションレートとがどのように変化するかを示すグラフである。ガスの比率Ｒを高める程エッチングレートは低下し、膜のデポジションレートは上昇することが示されている。
【００４３】
Ｒが１以下であれば、エッチングレートは５０ｎｍ／ｍｉｎにも及び、その一方では殆ど膜は堆積しないので、エッチング表面は平滑化されず、むしろ表面荒れを起こす。しかし、Ｒ＞１であれば、エッチング表面は平滑化される。図１８はＲが１より大なる場合におけるシリコン（例えば基板１）のエッチングされる面の断面を誇張して示す断面模式図である。破線はエッチングされる前のシリコンの形状を示す。酸化膜系の膜９２が堆積することで凹部が充填され、エッチングされることで凸部が消失する。その結果エッチングされる面の形状が平滑化されると考えられる。
【００４４】
但し、Ｒが５以上であれば、シリコンのエッチングレートと、酸化膜系の膜のデポジションレートとがほぼ等しくなる。このため、実質的なエッチングレートが１５ｎｍ／ｍｉｎ以下となり、トレンチ４の開孔部の面とり等に必要な２００〜３００ｎｍのエッチングには数十分要する。これは生産性を著しく低下させ、且つエッチング中の試料の温度の制御も困難となり実際的ではない。従ってＲ＜５であることが望ましい。
【００４５】
このようにシリコンのエッチングの際に同時に膜の堆積を行わせることによってトレンチ４の内壁を平滑化することができるので、トレンチＭＯＳゲート部１３３の耐圧が高められると考えられる。
【００４６】
図１９はガスの比率Ｒを変化させたときのトレンチＭＯＳゲート部１３３の耐圧の変化を示すグラフであり、Ｒが３以下の領域で実測されている。Ｒ＞３では実測されていないが、グラフの上側の枝Ｌ１は酸化膜系の膜のデポジションレートから予想される耐圧であり、グラフの下側の枝Ｌ２はエッチングレートから予想される耐圧である。従って、実際にはこれらの枝Ｌ１，Ｌ２の間の領域の耐圧が得られるものと思われる。
【００４７】
（ｃ−２）実施の形態３：
実施の形態２において犠牲酸化膜７を形成／除去する工程を省いても、第１の従来技術で紹介されたトレンチＭＯＳゲート部１３１よりもその特性は改善される。この場合に形成されるトレンチＭＯＳゲート部１３４のリーク特性は図６において曲線Ｇ134  で示されている。
【００４８】
トレンチＭＯＳゲート部１３４のリーク特性はトレンチＭＯＳゲート部１３１よりもリーク電流が抑制され、耐圧も向上するが、トレンチＭＯＳゲート部１３３と比較するとそのリーク特性は劣る。これは犠牲酸化膜７を形成／除去する工程によってトレンチの開孔部の形状が一層丸くなるか、そうでないかに起因するものと思われる。
【００４９】
従って、数十Ａ以上の大容量の電流を扱う素子に本発明を適用する場合には、ターンオン／ターンオフ時にゲートにおいて生じる変位電流が大きいため、ゲート耐圧を高める必要があり、実施の形態２を適用することが望ましい。
【００５０】
しかし、リーク電流Ｉｇが１０-8Ａ程度以下ではトレンチＭＯＳゲート部１３３，１３４の間でリーク特性の差異は小さいので、工程が少ないトレンチＭＯＳゲート部１３４の方がコストパフォーマンス上有利である。つまり実施の形態２及び実施の形態３は適用される素子の用途に応じて使い分けて適用することができる。
【００５１】
（ｃ−３）比較例：
なお、図６には比較のために基板１の表面に平行なタイプのＭＯＳゲート構造１３５のリーク特性も曲線Ｇ135  として示している。図２０はＭＯＳゲート構造１３５の構成を例示する断面図である。分離酸化膜Ｆによって囲まれてゲート酸化膜９が基板１上に形成され、その上にゲート電極２２が形成され、ゲート電極２２はシリコン酸化膜１１によって覆われる。ゲート酸化膜９は実施の形態２と同様に１０００℃以下の水蒸気雰囲気での熱酸化によって形成される。印加電圧Ｖｇは基板１及びゲート電極２２の間に印加される。
【００５２】
トレンチＭＯＳゲート部１３２，１３３，１３４はＭＯＳゲート構造１３５と比較してやや劣るものの、これに近い良好な特性を得ることができることが図６から解る。
【００５３】
（ｃ−４）パワー素子への適用：
実施の形態１乃至実施の形態３で示されたトレンチＭＯＳゲート部１３２，１３３，１３４は各種の縦型パワー素子に適用することができる。
【００５４】
図２１はトレンチゲート型ＭＯＳＦＥＴ１００の構造を示す断面図である。Ｎ型半導体基板１上にＰ型不純物濃度領域２が、Ｐ型不純物濃度領域２の上面内に選択的にＮ型高不純物濃度領域３が、それぞれ形成されている。そしてＰ型不純物濃度領域２、Ｎ型高不純物濃度領域３を貫通し、Ｎ型半導体基板１に達するトレンチが掘られ、トレンチＭＯＳゲート部１３が形成されている。そしてソース電極１４ａがＰ型不純物濃度領域２上にＮ型高不純物濃度領域３と接して形成されており、ドレイン電極１４ｃがＮ型半導体基板１に接して形成されている。このトレンチＭＯＳゲート部１３に本発明を適用することによりリーク特性を改善することができる。
【００５５】
図２２は他のトレンチゲート型ＭＯＳＦＥＴ２００の構造を示す断面図である。トレンチゲート型ＭＯＳＦＥＴ１００と比較してＮ+  層１ｂをドレイン電極１４ｃとＮ型半導体基板１との間に介在させた構成となっている。このような素子にも本発明を適用することができる。
【００５６】
トレンチゲート型ＭＯＳＦＥＴは、従来のＭＯＳＦＥＴの構造に比べて高集積化されるためにＯＮ抵抗が低下するという改善がなされる。この様なパワーデバイスに対して本発明のトレンチＭＯＳゲート部形成方法を用いると、ゲート電極２２近傍での電界集中が抑制されるので、ゲート耐圧が改善されるという効果がある。
【００５７】
図２３はトレンチゲート型ＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）３００の構造を例示する断面図である。トレンチゲート型ＭＯＳＦＥＴ２００のＮ+  層１ｂの下面（Ｎ型半導体基板１が設けられていない面）に更にＰ+  層１ｃを設けた構成を有している。この場合、Ｐ+  層１ｃに接してコレクタ電極１４ｂが設けられる。トレンチゲート型ＭＯＳＦＥＴ２００におけるソース電極１４ａはトレンチゲート型ＩＧＢＴ３００においてはエミッタ電極として機能する。ゲート電極２２に所定の電位を印加する事により、ゲート酸化膜９の周囲のＰ型不純物濃度領域２にチャネル領域１５が形成される。
【００５８】
図２４〜図２７は、トレンチゲート型ＩＧＢＴやトレンチゲート型ＭＯＳＦＥＴの上部構造を示す平面図である。トレンチゲート型ＭＯＳＦＥＴ１００，２００やトレンチゲート型ＩＧＢＴ３００はこれらの平面図で示されるような構造をとることができる。但し、図２６や図２７に示された上部構造をとる場合には、その断面図でみた構造は図２２や図２３で示された構造とはやや異なる。
【００５９】
図２８は図２６の一部分を抜き出して示したものである。図２９及び図３０はそれぞれ、図２８のＡＡ断面及びＢＢ断面を示す断面図である。図２９及び図３０は図２２で示された構造とは異なっている。
【００６０】
図３１はトレンチＭＯＳゲート部１３を有する横型トレンチゲート型ＭＯＳＦＥＴ４００を示す断面図である。横型トレンチゲート型ＭＯＳＦＥＴ４００は、図２２に示されたトレンチゲート型ＭＯＳＦＥＴ２００からＮ+  層１ｂ及びドレイン電極１４ｃを省略した構成を有しており、電極１４ａの一方はソース電極として、他方はドレイン電極として、それぞれ機能する。
【００６１】
横型ＭＯＳＦＥＴにトレンチゲート構造を適用した横型トレンチゲート型ＭＯＳＦＥＴは、従来の横型ＭＯＳＦＥＴに比べてチャネル１５の長さが長くなり、微細化することにより生じる短チャネル効果を防ぐことができる。図３２はトレンチ型ＭＣＴ（ＭＯＳ  Ｃｏｎｔｒｏｌｌｅｄ  Ｔｈｙｒｉｓｔｏｒ）５００の構造を示す断面図である。
【００６２】
これらの素子のトレンチＭＯＳゲート部１３にも実施の形態１乃至実施の形態３で示された製造方法を適用することができる。その場合、異方性エッチングにより生じたトレンチ４の内壁のダメージ、汚染が取り除かれるので、チャネルにおけるキャリア移動度が改善される。従ってＯＮ状態でのチャネル抵抗が減少して素子全体のＯＮ抵抗が低くなる。
【００６３】
また図３３はトレンチ型ダイオード６００の構造を示す断面図である。このような構造においてはオン状態ではゲート電極２２に正電位を印加しないが、オフ状態ではゲート電極２２に負電位を印加するので、電界集中を回避する事ができる。
【００６４】
Ｄ．第３の製造方法：
第３の製造方法では犠牲酸化膜を２回形成する技術を示す。
【００６５】
（ｄ−１）実施の形態４：
図３４〜図４３はこの発明の一実施の形態である、トレンチＭＯＳゲート部の形成方法を工程順に示した断面図である。まず従来の技術と同様にして基板１上にＰ型不純物濃度領域２とＮ型高不純物濃度領域３を形成し、これらの上面に酸化膜２１を形成する。そして酸化膜２１をＮ型高不純物濃度領域３の上部において選択的に開孔する。そして異方性エッチングにより、Ｐ型不純物濃度領域２とＮ型高不純物濃度領域３を貫通するトレンチ４を形成する（図３４）。この時、トレンチ４の開孔部の形状５及び底部の形状６はいずれも角張っている。
【００６６】
次に図３５において、比較的高い温度ＴH  で、酸素雰囲気でトレンチ４の内部にシリコン酸化膜７を形成する。温度ＴH  は１０００℃以上であり、例えば１１００℃を用いる。また雰囲気は例えば１００％酸素雰囲気を用いる。１０００℃以上で形成された酸化膜は柔らかくなるので、トレンチ４の開孔部は形状５ｇが示すように丸くなる。そしてシリコン酸化膜７，２１をエッチングにより除去する（図３６）。
【００６７】
さらに、スチーム雰囲気でトレンチ４の内部にシリコン酸化膜８を形成する（図３７）。このような条件においてシリコン酸化膜８の形成を行うと、トレンチ４の底部の形状６ｂは丸くなり、開孔部の形状も更に丸くなって形状５ｂを呈する。この際に用いられる温度ＴL  は温度ＴH  よりも低く、例えば９５０℃を用いる。
【００６８】
一般にトレンチ４のアスペクト比、即ちトレンチ４の開孔部の寸法と深さとの比が２〜３０のトレンチ４に対してこの発明を適用する場合には、上記のシリコン酸化膜７，８の膜厚を開孔部の寸法の１／２０〜１／５程度に選択することができる。即ち、幅１μｍのトレンチ４に対して形成されるシリコン酸化膜７，８の膜厚は、５０〜２００ｎｍ程度、例えば１００ｎｍに選択される。
【００６９】
次に図３８においてシリコン酸化膜８をエッチングにより除去する。このように上記条件で２回にわたってシリコン酸化膜７，８を形成し、除去することにより、トレンチ４の形状は、形状５ｂ，６ｂが示すように開孔部及び底部共に丸くなる。
【００７０】
次に、トレンチ４の内部にゲート酸化膜９としてシリコン酸化膜を形成する（図３９）。トレンチ４の形状は開孔部及び底部共に丸くなるので、従来の技術で生じていたゲート酸化膜９が薄くなるという現象が防止され、トレンチ４内部にゲート酸化膜９が均一に形成できる。
【００７１】
次に、ここまでの工程で得られた構造の上面に低抵抗多結晶シリコン１０を堆積させ、ゲート酸化膜９を介してトレンチ４を低抵抗多結晶シリコン１０で充填する（図４０）。そして、エッチング技術により低抵抗多結晶シリコン１０を選択的に残置し、トレンチ４の内部に低抵抗多結晶シリコン１０からなるゲート電極２２を形成する。更にシリコン酸化膜１１をゲート電極２２上部に形成し（図４１）、例えばＣＶＤ法によって酸化膜１２を全面に堆積させる（図４２）。更にエッチングを行って酸化膜１２を選択的に残置し、トレンチＭＯＳゲート部１３を形成する（図４３）。
【００７２】
以上の様にして形成されたトレンチＭＯＳゲート部１３において、トレンチ４の開孔部及び底部でゲート酸化膜９が薄くなるという現象が防止されるので、ゲート電極２２にゲート電圧を与えた場合に、この箇所で電界が集中することも回避される。よってゲート酸化膜９のリーク電流が抑制され、ゲート破壊も回避される。
【００７３】
良好なＭＯＳゲート特性を得るためには、工程が複雑にはなるが、請求項３に示した様に、一回目の犠牲酸化膜形成を１０００℃以上の温度ＴH  で行うことにより、トレンチ４を異方性エッチングで掘ったことによって生じたトレンチ４の周囲の半導体（基板１、Ｐ型不純物濃度領域２、Ｎ型高不純物濃度領域３）の欠陥をアニール効果により低減すると同時にトレンチ４の内壁近傍にゲッタリングすることができる。
【００７４】
そして、その後で温度ＴH  よりも低い温度ＴL  で二回目の犠牲酸化膜形成を行うので、一旦トレンチ４の内壁近傍へゲッタリングした欠陥をシリコン酸化膜８中に吸い出すことができる。従ってトレンチ４周辺の半導体の欠陥を従来よりも低減することができる。
【００７５】
欠陥が低減することにより、ゲート電極２２に所定の電位を与えたときに、トレンチ４の周囲の半導体に形成するチャネルにおけるキャリアの移動度を改善することができる。
【００７６】
実施の形態４に示された製造方法を、図２３に示されたトレンチゲート型ＩＧＢＴ３００のトレンチＭＯＳゲート部１３の形成に適用することにより、ＯＮ電圧を改善することができる。
【００７７】
図４４はトレンチゲート型ＩＧＢＴの基本特性であるＯＮ電圧を示している。条件Ａは本発明を適用して得られたトレンチゲート型ＩＧＢＴ１００のＯＮ電圧である。一方、条件Ｂは一回目と二回目の犠牲酸化条件を反対にした場合に得られるトレンチＭＯＳゲート部を有するトレンチゲート型ＩＧＢＴのＯＮ電圧である。また、条件Ｃは従来の製造方法によって得られたトレンチＭＯＳゲート部を有するトレンチゲート型ＩＧＢＴのＯＮ電圧である。ただし、ターンオフ時間は各条件とも一定（２００ｎｓ）である。
【００７８】
図４４から解るように、この実施の形態で示したトレンチＭＯＳゲート部の形成方法を用いることにより、トレンチゲート型ＩＧＢＴのＯＮ電圧を低くすることができる。これにより電力損失は大きく改善される。
【００７９】
つまり、トレンチ４の形状が丸くなり、基板１のトレンチ内壁の汚染やトレンチ近傍の欠陥や残留応力が低減され、チャネル領域１５における界面準位やキャリアの移動度が改善されるので、トレンチＭＯＳゲートの特性が向上する。その結果、パワーデバイスの基本特性であるＯＮ電圧が低下し、スイッチング特性も改善されるので、電力損失が低下するのである。
【００８０】
実施の形態４に示された製造方法を、図２１及び図２２にそれぞれ示されたトレンチゲート型ＭＯＳＦＥＴ１００，２００、図３１に示された横型トレンチゲート型ＭＯＳＦＥＴ４００、図３２に示されたトレンチ型ＭＣＴ５００に対して適用することができる。この様なパワーデバイスに対して実施の形態４を適用すると、チャネル領域１５の電子の移動度が上昇するという改善がなされる。
【００８１】
また、当然、実施の形態４を図３３に示されたトレンチ型ダイオード６００に適用することもできる。
【００８２】
（ｄ−２）実施の形態５：
実施の形態４においては一回目の犠牲酸化によって形成されるシリコン酸化膜７の膜厚をトレンチ４の開孔部の寸法の１／２０〜１／５程度に選択していた。しかし１／１０以上に選択すれば、更にトレンチ４の開孔部の形状は丸くなり、二回目の犠牲酸化を省略してシリコン酸化膜８を形成しなくてもゲート酸化膜９の耐圧が改善できる。よって、工程の簡略化を図ることができる。
【００８３】
但し、トレンチ４を埋め尽くしてトレンチ４の底部を歪ませないように、シリコン酸化膜７の膜厚はトレンチ４の開孔部の寸法の３／１０以下に選択することが望ましい。
【００８４】
（ｄ−３）材料の選択：
半導体基板１の材料として、ＳｉＣx  （０＜ｘ＜１）もしくはＳｉＧｅy  （０＜ｙ＜１）のような半導体化合物を用いることにより、更に利点を得ることができる。
【００８５】
基板としてＳｉＣx  を用いた場合には、そのバンドギャップが大きいので、高い温度においても使用でき、また高い耐圧に対応する素子においてはその厚さを低減する事ができる。また、ＳｉＧｅy  を用いた場合には、そのバンドギャップが小さく、移動度も大きいので、素子の高速動作を図ることができる。
【００８６】
Ｅ．第４の製造方法：
第４の製造方法はＳＯＩ構造においてトレンチ分離を行う技術について示す。
【００８７】
（ｅ−１）実施の形態６：
実施の形態６は実施の形態１と同様に、トレンチの内壁に形成する酸化膜を１０００℃以上、酸素雰囲気で形成する技術を示している。
【００８８】
以下、実施の形態６を第２従来技術に対比させて説明する。第２の従来技術と同様にして、シリコンからなる基板１ｅ，１ｄをシリコン酸化膜２５を介して貼り合せ、半導体基板１ｅの上部においてＰ層４１、Ｎ+  層４２を選択的に形成する。そして半導体基板１ｅの上方の全面にシリコン酸化膜４３を形成する（図７３）。そしてシリコン酸化膜４３を、Ｐ層４１、Ｎ+  層４２の一部が露呈するように、選択的に除去し（図７４）、残置されたシリコン酸化膜４３をマスクとしてシリコンのエッチングを行う。これによって半導体基板１ｅは選択的に掘り下げられ、トレンチ４４が穿孔される（図７５）。
【００８９】
この後、熱酸化することによりトレンチ４４の内壁に犠牲酸化膜４５を一旦形成し（図７６）、その後シリコン酸化膜のエッチングを行う。これによってシリコン酸化膜２５の一部並びに犠牲酸化膜４５及びシリコン酸化膜４３の全てが除去され、トレンチ４４は半導体基板１ｅの底よりも低く掘り下げられる（図７７）。
【００９０】
ここまでは第２従来技術と同様であるが、１０００℃以上の酸素雰囲気において熱酸化することにより、残置された半導体基板１ｅ（Ｐ層４１、Ｎ+  層４２を含む）の周囲に分離酸化膜４６を形成する。図４５は実施の形態６におけるここまでの工程で得られた構造を示す断面図である。このようにして分離酸化膜４６を形成することにより、実施の形態１で示されたのと同様、半導体基板１ｅの角が丸められる。例えばトレンチ４４の底部４４ｃは、図７８において示された底部４４ｂよりも丸くなる。
【００９１】
この後に第２従来技術と同様の工程（即ちトレンチ４４を多結晶シリコン４７で充填し、フィールド酸化膜４８によって多結晶シリコン４７を覆い、所定の不純物層を形成する工程）を進めて横型ＩＧＢＴを形成する。図４６はこのようにして製造された横型ＩＧＢＴの構造を示す断面図である。
【００９２】
このようにして横型ＩＧＢＴを構成した場合、トレンチ構造を有する分離部１３ｂは、第２従来技術で示された分離部１３ａと比較して、分離酸化膜４６が局所的に薄くなるということがない。このため、分離耐圧が低下するという問題点を解消することができる。
【００９３】
（ｅ−２）実施の形態７：
図４７乃至図５５はこの発明の請求項１０〜１４にかかる半導体装置の製造方法を工程順に示す断面図である。
【００９４】
まず第２従来技術と同様にして図７５において示された構造を得る。その後シリコン酸化膜の等方性エッチングを行って、トレンチエッチングマスクであるシリコン酸化膜４３が横方向にエッチングされ後退すると同時に、トレンチ４４の下において、シリコン酸化膜２５には凹部６１が形成される。そして基板１ｅの角が凹部６１において距離ｘだけ露出する（図４７）。
【００９５】
次いでシリコンの等方性エッチングを行うことにより、凹部６１において露出していた基板１ｅの角が丸められ、トレンチ４４の底部４４ｅは面とりされる。その後、シリコンの等方性エッチングにおいて堆積する酸化膜系の膜を除去する（図４８）。実施の形態２と同様、距離ｘは１００〜４００ｎｍであることが望ましい。また、エッチングガスはＯ2  ／ＣＦ4  系ガスを用い、その比率は１＜Ｒ＜５であることが望ましい。
【００９６】
その後熱酸化することによりトレンチ４４の内壁に犠牲酸化膜４５を一旦形成し（図４９）、その後シリコン酸化膜のエッチングを行う。これによって犠牲酸化膜４５及びシリコン酸化膜４３の全てが除去され、トレンチ４４の底部４４ｆは一層丸められる（図５０）。そして１０００℃以下の水蒸気雰囲気において熱酸化することにより、残置された半導体基板１ｅ（Ｐ層４１、Ｎ+  層４２を含む）の周囲に分離酸化膜４６を形成する（図５１）。
【００９７】
図５１で得られた構造の全面に多結晶シリコン４７を堆積させ、トレンチ４４（凹部６１を含む）を多結晶シリコン４７で充填する（図５２）。その後半導体基板１ｅの上方に存在する多結晶シリコン４７を選択的に除去してトレンチ４４内部にのみ多結晶シリコン４７を残置させ（図５３）、フィールド酸化膜４８によって多結晶シリコン４７を覆う。この際、フィールド酸化膜４８は半導体基板１ｅの表面においてＰ層４１、Ｎ+  層４２の間にも設けられる（図５４）。その後更に所定の不純物層を形成して、トレンチ構造を有する分離部１３ｃによって分離されつつ、横型ＩＧＢＴが形成される（図５５）。
【００９８】
このようにして形成された分離部１３ｃにおいても、分離酸化膜４６が局所的に薄くなるということがない。このため、分離耐圧が低下するという問題点を解消することができる。
【００９９】
なお、図４７において示されたシリコン酸化膜のエッチングの際、シリコン酸化膜４３がトレンチ４４の開孔部から距離ｙだけ退いてもよい。例えばシリコン酸化膜４３の厚さが距離ｘに対して十分厚ければこれをレジストなどで覆う必要はない。その結果Ｐ層４１、Ｎ+  層４２がトレンチ４４に距離ｙだけ露呈しても、距離ｙは距離ｘとほぼ同程度の寸法であるので、シリコンの等方性エッチングを行うことによりトレンチ４４の開孔部４４ｄも丸められる。これは本発明の副次的な好ましい効果である。しかし、開孔部４４ｄはその後フィールド酸化膜４８によって覆われてしまうので、本発明の効果を妨げるものでもない。
【０１００】
また実施の形態３と同様に、犠牲酸化膜４５の形成／除去を省いても、トレンチ４４の底部４４ｅは面とりされているので、第２の従来技術と比較して分離酸化膜４６が局所的に薄くなることを抑制できる。
【０１０１】
（ｅ−３）実施の形態８：
図５６乃至図６１はこの発明の請求項１５〜１６にかかる半導体装置の製造方法を工程順に示す断面図である。
【０１０２】
まず第２従来技術と同様にして図７７において示された構造を得る。例えばシリコン酸化膜２５は２００〜３００ｎｍの深さにエッチングされてトレンチ４４が伸びる。この後、多結晶シリコン７１を２００〜３００ｎｍの厚さで全面に堆積させる。これによってトレンチ４４の内面には多結晶シリコン７１が露呈することになる（図５６）。一般に多結晶シリコンは段差被覆性が良好であるので、トレンチ４４の底部４４ｂにおいて基板１ｅの角が張り出していてもトレンチのこの角を覆っている。
【０１０３】
そして８００〜１２５０℃の熱酸化を行って多結晶シリコン７１をシリコン酸化膜７２にする（図５７）。この結果分離酸化膜として機能するシリコン酸化膜７２は厚さが２００〜３００ｎｍであって、局所的に薄くなるということはない。
【０１０４】
更に第２従来技術、実施の形態７と同様にして多結晶シリコン４７を堆積させ、トレンチ４４を多結晶シリコン４７で充填する（図５８）。その後半導体基板１ｅの上方に存在する多結晶シリコン４７を選択的に除去してトレンチ４４内部にのみ多結晶シリコン４７を残置させ（図５９）、フィールド酸化膜４８によって多結晶シリコン４７を覆い（図６０）、所定の不純物層を形成して、トレンチ構造を有する分離部１３ｄによって分離されつつ、横型ＩＧＢＴが形成される（図６１）。
【０１０５】
このようにして形成された分離部１３ｄにおいても、分離耐圧が低下するという問題点を解消することができる。
【０１０６】
（ｅ−４）素子分離の他の例：
実施の形態６乃至実施の形態８においては横型ＩＧＢＴ同士の分離に分離部１３ｂ，１３ｃ，１３ｄを用いた場合について説明したが、異なる素子間の分離においても勿論上記実施の形態を適用することができる。
【０１０７】
図６２は横型ダイオード、横型ＩＧＢＴ、ＭＯＳＦＥＴを互いに分離した様子を示す断面図であり、実施の形態６及び実施の形態７が適用された場合を示している。基板１ｅは分離部の底部において丸められており、この部分でシリコン酸化膜が局所的に薄くなることがない。
【０１０８】
（ｅ−５）実施の形態９：
実施の形態４に示した条件の下で二回の酸化を行うことにより得られるトレンチ４の形状の整形は、トレンチ分離に適用することができる。図６３は、実施の形態４で示されたトレンチ形成プロセスをトレンチ分離に適用した、高耐圧パワーＩＣ中の横型ＩＧＢＴ７００を示す断面図である。
【０１０９】
横型ＩＧＢＴ７００は、半導体基板１ｅにおいて形成されている。半導体基板１ｅは、半導体基板１ｄ上に形成されたシリコン酸化膜２５の直上に重ねて形成されている。分離部１３ｅは、シリコン酸化膜９ａを形成後、多結晶シリコン１０を充填する事によって形成される。但し、多結晶シリコン１０はゲートとしては機能せず、分離部１３ｅはデバイス間の分離に用いられる。また、分離部１３ｅの幅が狭い（例えば１μｍ以下）場合や、幅が広くても厚膜のＣＶＤシリコン酸化膜を短時間（例えば数時間）で形成できる場合には、分離部１３ｅを全てシリコン酸化膜９ａで充真しても良く、多結晶シリコン１０を用いる必要はない。更に、多結晶シリコン１０のかわりに、他の膜（例えばシリコン窒化膜）を用いても良い。
【０１１０】
実施の形態４で示されたトレンチ形成プロセスを用いて分離部１３ｅを形成する事により、この分離部分でのリーク（もれ）が少なくなる等の利点が得られる。
【０１１１】
図６４は、図６２と同様に横型ダイオード、横型ＩＧＢＴ、ＭＯＳＦＥＴを互いに分離した様子を示す断面図であり、実施の形態９を適用した場合を示す。
【０１１２】
【発明の効果】
本発明にかかる半導体装置によれば、制御電極層が主面の上方に至るので、外部との接続が可能であり、かつこれが覆う溝部の端部における電界集中が回避できる。
【図面の簡単な説明】
【図１】  この発明にかかる実施の形態１を工程順に示す断面図である。
【図２】  この発明にかかる実施の形態１を工程順に示す断面図である。
【図３】  この発明にかかる実施の形態１を工程順に示す断面図である。
【図４】  この発明にかかる実施の形態１を工程順に示す断面図である。
【図５】  この発明にかかる実施の形態１を工程順に示す断面図である。
【図６】  この発明にかかる実施の形態１の効果を示すグラフである。
【図７】  この発明にかかる実施の形態２を工程順に示す断面図である。
【図８】  この発明にかかる実施の形態２を工程順に示す断面図である。
【図９】  この発明にかかる実施の形態２を工程順に示す断面図である。
【図１０】  この発明にかかる実施の形態２を工程順に示す断面図である。
【図１１】  この発明にかかる実施の形態２を工程順に示す断面図である。
【図１２】  この発明にかかる実施の形態２を工程順に示す断面図である。
【図１３】  この発明にかかる実施の形態２を工程順に示す断面図である。
【図１４】  この発明にかかる実施の形態２を工程順に示す断面図である。
【図１５】  この発明にかかる実施の形態２を説明する断面図である。
【図１６】  この発明にかかる実施の形態２を説明する断面図である。
【図１７】  この発明にかかる実施の形態２を説明するグラフである。
【図１８】  この発明にかかる実施の形態２を説明する断面模式図である。
【図１９】  この発明にかかる実施の形態２を説明するグラフである。
【図２０】  比較例の構成を例示する断面図である。
【図２１】  実施の形態１乃至実施の形態３の適用される素子の断面図である。
【図２２】  実施の形態１乃至実施の形態３の適用される素子の断面図である。
【図２３】  実施の形態１乃至実施の形態３の適用される素子の断面図である。
【図２４】  実施の形態１乃至実施の形態３の適用される素子の平面図である。
【図２５】  実施の形態１乃至実施の形態３の適用される素子の平面図である。
【図２６】  実施の形態１乃至実施の形態３の適用される素子の平面図である。
【図２７】  実施の形態１乃至実施の形態３の適用される素子の平面図である。
【図２８】  実施の形態１乃至実施の形態３の適用される素子の平面図である。
【図２９】  実施の形態１乃至実施の形態３の適用される素子の断面図である。
【図３０】  実施の形態１乃至実施の形態３の適用される素子の断面図である。
【図３１】  実施の形態１乃至実施の形態３の適用される素子の断面図である。
【図３２】  実施の形態１乃至実施の形態３の適用される素子の断面図である。
【図３３】  実施の形態１乃至実施の形態３の適用される素子の断面図である。
【図３４】  この発明にかかる実施の形態４を工程順に示す断面図である。
【図３５】  この発明にかかる実施の形態４を工程順に示す断面図である。
【図３６】  この発明にかかる実施の形態４を工程順に示す断面図である。
【図３７】  この発明にかかる実施の形態４を工程順に示す断面図である。
【図３８】  この発明にかかる実施の形態４を工程順に示す断面図である。
【図３９】  この発明にかかる実施の形態４を工程順に示す断面図である。
【図４０】  この発明にかかる実施の形態４を工程順に示す断面図である。
【図４１】  この発明にかかる実施の形態４を工程順に示す断面図である。
【図４２】  この発明にかかる実施の形態４を工程順に示す断面図である。
【図４３】  この発明にかかる実施の形態４を工程順に示す断面図である。
【図４４】  この発明にかかる実施の形態４の効果を示す説明図である。
【図４５】  この発明にかかる実施の形態６を工程順に示す断面図である。
【図４６】  この発明にかかる実施の形態６を工程順に示す断面図である。
【図４７】  この発明にかかる実施の形態７を工程順に示す断面図である。
【図４８】  この発明にかかる実施の形態７を工程順に示す断面図である。
【図４９】  この発明にかかる実施の形態７を工程順に示す断面図である。
【図５０】  この発明にかかる実施の形態７を工程順に示す断面図である。
【図５１】  この発明にかかる実施の形態７を工程順に示す断面図である。
【図５２】  この発明にかかる実施の形態７を工程順に示す断面図である。
【図５３】  この発明にかかる実施の形態７を工程順に示す断面図である。
【図５４】  この発明にかかる実施の形態７を工程順に示す断面図である。
【図５５】  この発明にかかる実施の形態７を工程順に示す断面図である。
【図５６】  この発明にかかる実施の形態８を工程順に示す断面図である。
【図５７】  この発明にかかる実施の形態８を工程順に示す断面図である。
【図５８】  この発明にかかる実施の形態８を工程順に示す断面図である。
【図５９】  この発明にかかる実施の形態８を工程順に示す断面図である。
【図６０】  この発明にかかる実施の形態８を工程順に示す断面図である。
【図６１】  この発明にかかる実施の形態８を工程順に示す断面図である。
【図６２】  この発明にかかる実施の形態８を示す断面図である。
【図６３】  この発明にかかる実施の形態９を示す断面図である。
【図６４】  この発明にかかる実施の形態９を示す断面図である。
【図６５】  第１従来技術を工程順に示す断面図である。
【図６６】  第１従来技術を工程順に示す断面図である。
【図６７】  第１従来技術を工程順に示す断面図である。
【図６８】  第１従来技術を工程順に示す断面図である。
【図６９】  第１従来技術を工程順に示す断面図である。
【図７０】  第１従来技術を工程順に示す断面図である。
【図７１】  第１従来技術を工程順に示す断面図である。
【図７２】  第１従来技術を工程順に示す断面図である。
【図７３】  第２従来技術を工程順に示す断面図である。
【図７４】  第２従来技術を工程順に示す断面図である。
【図７５】  第２従来技術を工程順に示す断面図である。
【図７６】  第２従来技術を工程順に示す断面図である。
【図７７】  第２従来技術を工程順に示す断面図である。
【図７８】  第２従来技術を工程順に示す断面図である。
【図７９】  第２従来技術を工程順に示す断面図である。
【図８０】  第２従来技術を工程順に示す断面図である。
【図８１】  第２従来技術を工程順に示す断面図である。
【符号の説明】
１，１ｅ  半導体基板、７，８，７２  シリコン酸化膜、４７，７１  多結晶シリコン、９  ゲート酸化膜、１３１〜１３４  トレンチＭＯＳゲート部、１３ａ〜１３ｅ  分離部、４，４４  トレンチ、４４ａ，４４ｄ  開孔部、４４ｂ，４４ｃ，４４ｅ，４４ｆ  底部、２１  酸化膜。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図３０】
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【図７９】
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【図８１】
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