(57)【特許請求の範囲】
【請求項１】
(a) ガラス基板上に、端縁が互いに間隔をおいて対向するソース電極とドレイン電極を形成するステップと、
(b) 上記ソース電極及び上記ドレイン電極が形成された上記基板の一面にプラズマ処理を施して、表面層に不純物原子が拡散されたドープト表面層を形成するステップと、
(c) 上記ソース電極と上記ドレイン電極間を覆い、それら電極の端部にまたがるようにa-Ｓi の半導体層を上記ドープト表面層の上に形成するステップと、
(d) 上記半導体層の上から上記基板の全面に渡ってゲート絶縁膜を形成するステップと、
(e) 上記ゲート絶縁膜上に金属より成るゲート電極を、上記ソース電極と上記ドレイン電極の間において、それらから内側に所定の間隔だけ離れて位置し、上記半導体層と対向するように形成するステップと、
(f) 上記ゲート電極をマスクとして、上記基板面に直角にレーザ光を照射し、半導体層の上記レーザ光で照射された領域を上記不純物が拡散されたpolyＳi 層に変化させてそれぞれソース領域及びドレイン領域とし、上記半導体層の上記ゲート電極でマスクされた領域をa-Ｓi のチャネル部とするステップと、
を含むトップゲート型薄膜トランジスタの製造方法。
【請求項２】
上記ステップ(a) は、上記ソース電極及びドレイン電極を形成する前に上記基板の全面に透明絶縁膜を形成するステップを含む、請求項１記載の方法。
【請求項３】
(a) ガラス基板上に予め決めた幅のライトシールドを形成するステップと、
(b) 上記ライトシールドの上から上記基板の一面に渡って透明絶縁膜を形成するステップと、
(c) 上記透明絶縁膜上に、ソース電極とドレイン電極を、それらの端縁が上記ライトシールドの両側縁から互いに外側に所定距離だけ離れて対向するように形成するステップと、
(d) 上記ソース電極及びドレイン電極の上から上記基板の一面にプラズマ処理を施して、不純物原子が拡散されたドープト表面層を形成するステップと、
(e) 上記ソース電極と上記ドレイン電極との間を覆い、それら電極の端部にまたがるようにa-Ｓi の半導体層を上記ドープト表面層の上に形成するステップと、
(f) 上記半導体層の上から上記基板の一面にゲート絶縁膜を形成するステップと、
(g) 上記ライトシールドをマスクとして、上記基板の裏面からの露光によるフォトリソグラフィにより上記ライトシールドの陰になる上記ゲート絶縁膜上に透明導電膜より成るゲート電極を形成するステップと、
(h) 上記ライトシールドをマスクとして、上記基板裏面に直角にレーザ光を照射し、半導体層の上記レーザ光で照射された領域を上記不純物が拡散されたpolyＳi 層に変化させてそれぞれソース領域及びドレイン領域とし、上記半導体層の上記ライトシールドでマスクされた領域をa-Ｓi のチャネル部とするステップと、
を含むトップゲート型薄膜トランジスタの製造方法。
【請求項４】
上記ソース電極及びドレイン電極はＩＴＯにより形成する、請求項１または３記載の方法。
【請求項５】
上記ソース電極及びドレイン電極は少なくともＭo より成る金属により形成する、請求項１又は３記載の方法。
【請求項６】
上記プラズマ処理はＰＨ3 によるプラズマ処理であり、上記不純物原子はＰ原子であり、上記ソース領域及びドレイン領域はn+型polyＳi 層である、請求項１又は３記載の方法。
【請求項７】
上記プラズマ処理はＢ2Ｈ6によるプラズマ処理であり、上記不純物原子はＢ原子であり、上記ソース領域及びドレイン領域はp+型polyＳi 層である、請求項１又は３記載の方法。
【請求項８】
(a) ガラス基板上に一面にプラズマ処理を施して、表面層に不純物原子が拡散されたドープト表面層を形成するステップと、
(b) 上記ドープト表面層の上にほぼ矩形の半導体層をa-Ｓi で形成するステップと、
(c) 上記半導体層の上から上記基板の一面に渡ってゲート絶縁膜を形成するステップと、
(d) 上記ゲート絶縁膜上に上記半導体層の両側縁から所定距離だけ内側に位置する両側縁を有するように金属のゲート電極を形成するステップと、
(e) 上記ゲート電極をマスクとして上記基板面に直角にレーザ光を照射し、上記半導体層の上記レーザ光で照射された領域を上記不純物が拡散されたpolyＳi層に変化させてそれぞれソース領域及びドレイン領域とし、上記半導体層の上記ゲート電極でマスクされた領域をa-Ｓi のチャネル部とするステップと、
(f) 上記ゲート電極の側縁近傍において上記ソース領域及びドレイン領域達するコンタクトホールを上記ゲート絶縁膜に形成するステップと、
(g) それぞれの一端が上記コンタクトホールを埋めて上記ソース領域及びドレイン領域と接触し、上記ゲート絶縁膜上を延びるソース電極とドレイン電極を形成するステップと、
を含むトップゲート型薄膜トランジスタの製造方法。
【請求項９】
上記ステップ(a) は、上記プラズマ処理の前に上記基板の全面に透明絶縁膜を形成するステップを含む、請求項８記載の方法。
【請求項１０】
(a) ガラス基板上に予め決めた幅のライトシールドを形成するステップと、
(b) 上記ライトシールドの上から上記ガラス基板の一面に渡って透明絶縁膜を形成するステップと、
(c) 上記透明絶縁膜の上から上記ガラス基板の一面に渡ってプラズマ処理を施して、表面層に不純物原子が拡散されたドープト表面層を形成するステップと、
(d) 上記ドープト表面層の上に、上記ライトシールドと対向し、その両側縁より外側に両端が延長したほぼ矩形の半導体層をa-Ｓi で形成するステップと、
(e) 上記半導体層の上から上記基板の一面に渡ってゲート絶縁膜を形成するステップと、
(f) 上記ライトシールドをマスクとして、上記基板の裏面からの露光によるフォトリソグラフィにより上記ライトシールドの陰になる上記ゲート絶縁膜上に透明導電膜より成るゲート電極を形成するステップと、
(g) 上記ライトシールドをマスクとして、上記基板裏面に直角にレーザ光を照射し、半導体層の上記レーザ光で照射された領域を上記不純物が拡散されたpolyＳi 層に変化させてそれぞれソース領域及びドレイン領域とし、上記半導体層の上記ライトシールドでマスクされた領域をa-Ｓi のチャネル部とするステップと、
(h) 上記ゲート電極の側縁近傍において上記ソース領域及びドレイン領域達するコンタクトホールを上記ゲート絶縁膜に形成するステップと、
(i) それぞれの一端が上記コンタクトホールを埋めて上記ソース領域及びドレイン領域と接触し、上記ゲート絶縁膜上を延びるソース電極とドレイン電極を形成するステップと、
を含むトップゲート型薄膜トランジスタの製造方法。
【請求項１１】
上記プラズマ処理はＰＨ3 によるプラズマ処理であり、上記不純物原子はＰ原子であり、上記ソース領域及びドレイン領域はn+型polyＳi 層である、請求項８又は１０記載の方法。
【請求項１２】
上記プラズマ処理はＢ2Ｈ6によるプラズマ処理であり、上記不純物原子はＢ原子であり、上記ソース領域及びドレイン領域はp+型polyＳi 層である、請求項８又は１０記載の方法。
【請求項１３】
上記レーザ光はエキシマレーザ光である、請求項１、３、８又は１０記載の方法。
【請求項１４】
上記レーザ光の代わりに赤外ランプによる赤外光を用いる、請求項１、３、８又は１０記載の方法。
【請求項１５】
ガラス基板と、
上記ガラス基板上に、端縁が互いに間隔をおいて対向して形成されたソース電極及びドレイン電極と、
上記ソース電極及び上記ドレイン電極が形成された上記基板の一面にプラズマ処理により不純物原子が拡散されたドープト表面層と、
上記ソース電極と上記ドレイン電極間を覆い、それら電極の端部にまたがるように形成された半導体層と、
上記半導体層の上から上記基板の全面に渡って形成されたゲート絶縁膜と、
上記ゲート絶縁膜上に、上記ソース電極と上記ドレイン電極の間において、それらから内側に所定の間隔をあけて位置し、上記半導体層と対向するように形成された金属より成るゲート電極と、を含み、上記半導体層は、上記ゲート電極の両側縁からそれぞれ外側の上記不純物が拡散されたpolyＳi のソース領域及びドレイン領域と、上記ゲート電極でマスクされたa-Ｓi のチャネル領域部とを含むトップゲート型薄膜トランジスタ。
【請求項１６】
ガラス基板と、
上記ガラス基板上に形成された予め決めた幅のライトシールドと、
上記ライトシールドの上から上記基板の一面に渡って形成された透明絶縁膜と、
上記透明絶縁膜上に、端縁が上記ライトシールドの両側縁から互いに外側に所定距離だけ離れて対向するように形成されたソース電極及びドレイン電極と、
上記ソース電極及びドレイン電極の上から上記基板の一面にプラズマ処理により不純物原子が拡散されたドープト表面層と、
上記ソース電極と上記ドレイン電極との間を覆い、それら電極の端部にまたがる半導体層と、
上記半導体層の上から上記基板の一面に形成したゲート絶縁膜と、
上記ライトシールドをマスクとして、上記基板の裏面からの露光によるフォトリソグラフィにより上記ゲート絶縁膜上に形成され、上記ライトシールドの両側縁と一致した側縁を有する透明導電膜より成るゲート電極と、を含み、上記半導体層は、上記ライトシールドの両側縁からそれぞれ外側の上記不純物が拡散されたpolyＳi のソース領域及びドレイン領域と、上記ライトシールドでマスクされたa-Ｓi のチャネル領域部と、
を含むトップゲート型薄膜トランジスタ。
【請求項１７】
ガラス基板と、
上記ガラス基板上に一面にプラズマ処理により不純物原子が拡散されたドープト表面層と、
上記ドープト表面層の上に形成したほぼ矩形の半導体層と、
上記半導体層の上から上記基板の一面に渡って形成したゲート絶縁膜と、
上記ゲート絶縁膜上に形成され、上記半導体層の両側縁から所定距離だけ内側に位置する両側縁を有する金属のゲート電極と、
上記ゲート電極の側縁近傍において上記ゲート絶縁膜に形成した上記ソース領域及びドレイン領域に達するコンタクトホールと、
上記ゲート絶縁膜上に形成され、それぞれの一端が上記コンタクトホールを埋めて上記ソース領域及びドレイン領域と接触したソース電極及びドレイン電極と、を含み、上記半導体層は、上記ゲート電極の両側縁からそれぞれ外側の上記不純物が拡散されたpolyＳi のソース領域及びドレイン領域と、上記ゲート電極でマスクされたa-Ｓi のチャネル領域部と、
を含むトップゲート型薄膜トランジスタ。
【請求項１８】
ガラス基板と、
上記ガラス基板上に形成され予め決めた幅を有するライトシールドと、
上記ライトシールドの上から上記ガラス基板の一面に渡って形成された透明絶縁膜と、
上記透明絶縁膜の上から上記ガラス基板の一面に渡ってプラズマ処理により不純物原子が拡散されたドープト表面層と、
上記ドープト表面層の上に上記ライトシールドと対向して形成され、上記ライトシールドの両側縁より外側にそれぞれ位置する側縁を有するほぼ矩形の半導体層と、
上記半導体層の上から上記基板の一面に渡って形成されたゲート絶縁膜と、
上記ライトシールドをマスクとして、上記基板の裏面からの露光によるフォトリソグラフィにより上記ゲート絶縁膜上に形成され、上記ライトシールドの両側縁と一致した側縁を有する透明導電膜より成るゲート電極と、
上記ゲート電極の側縁近傍において上記ゲート絶縁膜に形成され、上記ソース領域及びドレイン領域達するコンタクトホールと、
上記ゲート絶縁膜上に形成され、それぞれの一端が上記コンタクトホールを埋めて上記ソース領域及びドレイン領域と接触したソース電極及びドレイン電極と、を含み、上記半導体層は、上記ライトシールドの両側縁からそれぞれ外側の上記不純物が拡散されたpolyＳi のソース領域及びドレイン領域と、上記ライトシールドでマスクされたa-Ｓi のチャネル領域と、
を含むトップゲート型薄膜トランジスタ。
【請求項１９】
上記不純物原子はＰ原子であり、上記ソース領域及びドレイン領域はn+型polyＳi 層である、請求項１５乃至１８記載のいずれかの薄膜トランジスタ。
【請求項２０】
上記不純物原子はＢ原子であり、上記ソース領域及びドレイン領域はp+型polyＳi 層である、請求項１５乃至１８記載のいずれかの薄膜トランジスタ。
【請求項２１】
上記透明絶縁膜はＳiＯ2である、請求項１６又は１８記載の薄膜トランジスタ。
【請求項２２】
上記透明絶縁膜はＳiＮXである、請求項１６又は１８記載の薄膜トランジスタ。
【請求項２３】
上記ゲート電極は少なくともＡl より成る金属である、請求項１５又は１７記載の薄膜トランジスタ。
【請求項２４】
上記ゲート絶縁膜はＳiＮXである、請求項１５乃至１８記載のいずれかの薄膜トランジスタ。
【請求項２５】
上記ゲート絶縁膜はＳiＯ2である、請求項１５乃至１８記載のいずれかの薄膜トランジスタ。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
この発明は、トップゲート型a-Ｓi 薄膜トランジスタ及びその製造方法に関し、特にエキシマレーザアニールによるセルフアライメントを行う製造方法及びそれによって製造される薄膜トランジスタに係わる。
【０００２】
【従来の技術】
例えば液晶表示パネルにはその表示領域全面にマトリクス状に配列された画素電極が形成され、それぞれの画素電極にはそれらと隣接して形成された薄膜トランジスタ（以降ＴＦＴと略記する）のドレイン電極が接続されている。各行のＴＦＴのゲート電極は対応する駆動線（ゲートバス）に接続され、各列のＴＦＴのソース電極は対応する信号線（ソースバス）に接続されている。選択したゲートバスに駆動電圧を印加することによりそのゲートバスに接続されているＴＦＴがＯＮとなり、それらＯＮとされたＴＦＴに対しソースバスを通して画像信号がそれぞれ供給され、対応する画素電極に画像信号に応じた電荷がチャージされる。
【０００３】
この様なマトリクス配列中の各ＴＦＴの構造は、例えばトップゲート形ＴＦＴの場合の一例を図１に示すように、ガラス基板１の一面に形成された絶縁膜２上にソース引き出し線３とドレイン引き出し線４がそれぞれの端縁が間隔をおいて平行に対向するよう形成され、その両端縁間に渡って延び、かつそれぞれの端縁部と重なるようにアモーファスシリコン（a-Ｓi） の半導体層５が形成され、その半導体層５の上にゲート絶縁膜６が形成され、そのゲート絶縁膜６の上に半導体層５と対向してゲート電極７が形成された構造となっている。
【０００４】
図１のようなＴＦＴでは、ソース電極３ａとドレイン電極４ａの間のチャネル領域５ｃにおいて、半導体層５にゲート電圧が印加されない部分があるとＴＦＴのＯＮ抵抗が高くなるため、ゲート電極７の両側縁とソース及びドレイン電極３ａ，４ａの端縁の位置が一致するようにゲート電極７を形成することが好ましいが、図１の例ではソース及びドレイン電極に対するゲート電極７の位置合わせの誤差を許容するために、ゲート電極７の両端がソース電極３ａ及びドレイン電極４ａのエッジからｄの長さだけ重なるように形成されている。その結果、ＴＦＴのオン抵抗は小さくなるが、ゲート電極７とソース電極３ａ間及びゲート電極７とソース電極４ａ間にそれぞれ寄生容量が形成されるため、ＴＦＴの応答特性が悪くなる。
【０００５】
これらの問題を解決する１つの方法がSakoda, Matsumura らにより提案されている（'IN-SITU CRYSTALLIZATION AND DOPING OF a-Si FILM BY MEANS OF SPIN-ON-GLASS' Mat.Res.Soc.Symp.Proc.Vol.336.1994）。その方法を図２を参照して説明すると、ガラス基板１上に絶縁膜としてＰ原子がドープされたＳＯＧ（Spin-On-Glass ）９をコーティングし、４５０℃で焼成後、その上ににa-Ｓi 半導体層５を形成し、更にその上を覆うようにゲート絶縁膜６を形成する。次にソース引き出し線３及びドレイン引き出し線４を形成する前に、ゲート電極７を形成し、そのゲート電極７をマスクとしてエキシマレーザ光８を照射することにより、ゲート電極の陰とならない斜線で示す部分の半導体層５は溶融し、ＳＯＧ膜９からＰ原子が拡散され、レーザ照射終了後、半導体層溶融部分は冷却して高導電率のn-形poly-Ｓi層となる。次に、ゲート電極７の両側においてゲート絶縁膜６に半導体層５の両側縁部に達するコンタクトホール６Ｈが形成され、更に、一端がそれらのコンタクトホール６Ｈを埋めて半導体層５と接触するソース及びドレイン引き出し線３、４がゲート絶縁膜６上に形成される。その結果、半導体層のチャネル部５ｃはa-Ｓi のままであるが、斜線のn+形poly-Ｓi部がソース領域及びドレイン領域としての機能を果たすので、寄生容量及びオン抵抗を小さくすることができる。
【０００６】
【発明が解決しようとする課題】
しかしながら、ＳＯＧ膜９はスピンコートにより基板に塗布するため膜厚分布が悪く、またＳＯＧ膜を焼成するため、膜厚が大の場合はクラックが生じることがあり、大きな表示面全体に渡って欠陥無しに均一に形成することが困難である。この様なクラックは、画素欠陥、ソースバスやゲートバスの断線、ＴＦＴ欠陥、等の原因になる。しかもＳＯＧの焼成は４００℃以上と高いため、ガラス基板に歪や収縮が生じやすい欠点がある。
【０００７】
この発明の目的は、この様な解決すべき問題の多いＳＯＧを使わないで寄生容量が小さく、かつオン抵抗が小さいＴＦＴ及びその製造方法を提供することである。
【０００８】
【課題を解決するための手段】
この発明の第１の観点によるトップゲート型薄膜トランジスタは、以下のステップにより製造される：
(a) ガラス基板上に、端縁が互いに間隔をおいて対向するソース電極とドレイン電極を形成し、
(b) 上記ソース電極及び上記ドレイン電極が形成された上記基板の一面にプラズマ処理を施して、表面層に不純物原子が拡散されたドープト表面層を形成し、
(c) 上記ソース電極と上記ドレイン電極間を覆い両端がそれら電極の端部にまたがるようにa-Ｓi の半導体層をドープト表面層１２の上に形成し、
(d) 上記半導体層の上から上記基板の全面に渡ってゲート絶縁膜を形成し、
(e) 上記ゲート絶縁膜上に金属より成るゲート電極を、上記ソース電極と上記ドレイン電極の間において、それらから内側に所定の間隔だけ離れて位置し、上記半導体層と対向するように形成し、
(f) 上記ゲート電極をマスクとして、上記基板面に直角にレーザ光を照射し、半導体層の上記レーザ光で照射された領域を上記不純物が拡散されたpolyＳi 層に変化させてそれぞれソース領域及びドレイン領域とし、上記半導体層の上記ゲート電極でマスクされた領域をa-Ｓi のチャネル部とする。
【０００９】
この発明の第２の観点によるトップゲート型薄膜トランジスタは、以下のステップにより製造される：
(a) ガラス基板上に予め決めた幅のライトシールドを形成し、
(b) 上記ライトシールドの上から上記基板の一面に渡って透明絶縁膜を形成し、
(c) 上記透明絶縁膜上に、ソース電極とドレイン電極を、それらの端縁が上記ライトシールドの両側縁から互いに外側に所定距離だけ離れて対向するように形成し、
(d) 上記ソース電極及びドレイン電極の上から上記基板の一面にプラズマ処理を施して、不純物原子が拡散されたドープト表面層を形成し、
(e) 上記ソース電極と上記ドレイン電極との間を覆い両端がそれら電極の端部にまたがるようにa-Ｓi の半導体層をドープト表面層の上に形成し、
(f) 上記半導体層の上から上記基板の一面にゲート絶縁膜を形成し、
(g) 上記ライトシールドをマスクとして、上記基板の裏面からの露光によるフォトリソグラフィにより上記ライトシールドの陰になる上記ゲート絶縁膜上に透明導電膜より成るゲート電極を形成し、
(h) 上記ライトシールドをマスクとして、上記基板裏面に直角にレーザ光を照射し、半導体層の上記レーザ光で照射された領域を上記不純物が拡散されたpolyＳi 層に変化させてそれぞれソース領域及びドレイン領域とし、上記半導体層の上記ライトシールドでマスクされた領域をa-Ｓi のチャネル部とする。
【００１０】
この発明の第３の観点によるトップゲート型薄膜トランジスタは、以下のステップにより製造される：
(a) ガラス基板上に一面にプラズマ処理を施して、表面層に不純物原子が拡散されたドープト表面層を形成し、
(b) 上記ドープト表面層の上にほぼ矩形の半導体層をa-Ｓi で形成し、
(c) 上記半導体層の上から上記基板の一面に渡ってゲート絶縁膜を形成し、
(d) 上記ゲート絶縁膜上に上記半導体層の両側縁から所定距離だけ内側に位置する両側縁を有するように金属のゲート電極を形成し、
(e) 上記ゲート電極をマスクとして上記基板面に直角にレーザ光を照射し、上記半導体層の上記レーザ光で照射された領域を上記不純物が拡散されたpolyＳi 層に変化させてそれぞれソース領域及びドレイン領域とし、上記半導体層の上記ゲート電極でマスクされた領域をa-Ｓi のチャネル部とし、
(f) 上記ゲート電極の側縁近傍において上記ソース領域及びドレイン領域達するコンタクトホールを上記ゲート絶縁膜に形成し、
(g) それぞれの一端が上記コンタクトホールを埋めて上記ソース領域及びドレイン領域と接触し、上記ゲート絶縁膜上を延びるソース電極とドレイン電極を形成する。
【００１１】
この発明の第４の観点によるトップゲート型薄膜トランジスタは、以下のステップにより製造される：
(a) ガラス基板上に予め決めた幅のライトシールドを形成し、
(b) 上記ライトシールドの上から上記ガラス基板の一面に渡って透明絶縁膜を形成し、
(c) 上記透明絶縁膜の上から上記ガラス基板の一面に渡ってプラズマ処理を施して、表面層に不純物原子が拡散されたドープト表面層を形成し、
(d) 上記ドープト表面層の上に、上記ライトシールドと対向し、その両側縁より外側に両端が延長したほぼ矩形の半導体層をa-Ｓi で形成し、
(e) 上記半導体層の上から上記基板の一面に渡ってゲート絶縁膜を形成し、
(f) 上記ライトシールドをマスクとして、上記基板の裏面からの露光によるフォトリソグラフィにより上記ライトシールドの陰になる上記ゲート絶縁膜上に透明導電膜より成るゲート電極を形成し、
(g) 上記ライトシールドをマスクとして、上記基板裏面に直角にレーザ光を照射し、半導体層の上記レーザ光で照射された領域を上記不純物が拡散されたpolyＳi 層に変化させてそれぞれソース領域及びドレイン領域とし、上記半導体層の上記ライトシールドでマスクされた領域をa-Ｓi のチャネル部とし、
(h) 上記ゲート電極の側縁近傍において上記ソース領域及びドレイン領域達するコンタクトホールを上記ゲート絶縁膜に形成し、
(i) それぞれの一端が上記コンタクトホールを埋めて上記ソース領域及びドレイン領域と接触し、上記ゲート絶縁膜上を延びるソース電極とドレイン電極を形成する。
【００１２】
上記第１、第２、第３又は第４の観点の発明において、上記プラズマ処理はＰＨ3 によるプラズマ処理であり、上記不純物原子はＰ原子であり、上記ソース領域及びドレイン領域はn+型polyＳi 層である。
上記第１、第２、第３又は第４の観点の発明において、上記プラズマ処理はＢ2Ｈ6によるプラズマ処理であり、上記不純物原子はＢ原子であり、上記ソース領域及びドレイン領域はp+型polyＳi 層である。
【００１３】
上記第１、第２、第３又は第４の発明において、上記レーザ光はエキシマレーザ光である。
【００１４】
【実施例】
第１実施例
この発明の第１の実施例を図３Ａ〜３Ｆを参照して工程順に説明し、それによって形成されるＴＦＴの平面図を図３Ｇに示す。図３Ｇの平面図は液晶表示パネルに形成されている１つのＴＦＴがソースバス３ｂ，画素電極４ｐ，ゲートバス７ｂに接続されている状態を示しており、後述の他の実施例の図４Ｇ，５Ｇ，６Ｇも同様である。
【００１５】
(a) ガラス基板１上に一面にＳiＯ2またはＳiＮXのような透明絶縁膜２を形成する（図３Ａ）。
(b) 透明絶縁膜２上にＩＴＯ（インジウム・スズ酸化物），Ｍo またはＭo 合金によりソース引出し線３及びドレイン引出し線４を形成する（図３Ｂ、３Ｇ）。引き出し線３、４の端部はそれぞれソース電極３ａ及びドレイン電極４ａを構成し、これら電極３ａ，４ａのエッジ３ｅ，４ｅは互いに間隔をおいて平行とされている。
【００１６】
(c) 基板面に一面にＰＨ3 プラズマ処理を施し、表面層にＰを拡散させ、ドープト表面層１２を形成する（図３Ｃ）。
(d) ソース及びドレイン電極３ａ，４ａの間の透明絶縁膜２を覆い、電極３ａ，４ａの上に両端が跨るように、ほぼ矩形のa-Ｓi 半導体層５を形成した後、基板面に一面にＳiＮXまたはＳiＯ2のようなゲート絶縁膜６を形成する（図３Ｄ）。n+型a-Ｓi の半導体層５は、例えばホスフィンガス（ＰＨ3 ）を混入したシランガス（ＳiＨ4）中でプラズマＣＶＤ法により生成し、不純物原子Ｐがドープされて電子が過剰とされた導電性の高いアモーファスシリコンが得られる。
【００１７】
(e) ゲート絶縁膜６上にＡl またはＡl 合金より成るゲート電極７を形成する（図３Ｅ）。ゲート電極７は、その両側縁が電極３ａ，４ａのエッジ３ｅ，４ｅより距離Ｌだけ内側となり、かつゲート絶縁膜６を介して電極３ａ，４ａ間のa-Ｓi 半導体層５と対向するように形成される。距離Ｌは、ゲート電極７の位置誤差を考慮してゲート電極７がソース電極３ａ及びドレイン電極４ａのいずれとも重ならないような大きさに設定される。
【００１８】
(f) ゲート電極７をマスクとして、エキシマレーザ光８を基板面に短時間直角に照射する。これによりレーザ光が照射された領域のa-Ｓi 半導体層は溶融し、下側の電極３ａ，４ａ及び透明絶縁膜２との界面から不純物としてＰを取り込み、その後、レーザ光８の照射が停止されると、Ｓi は温度が下がって多結晶化されて導電性の高いn+型polyＳi のソース領域５ｂ及びドレイン領域５ｃが形成される。ゲート電極７の陰になる領域の半導体層はa-Ｓi のままであり、チャネル領域５ａとして作用する（図３Ｆ）。なお、レーザ光としてエキシマレーザ光を選定するのは、ＴＦＴのドレイン引き出し線４が接続される図示してない画素電極を構成するＩＴＯの導電性及びソース引き出し線３やドレイン引き出し線４をＩＴＯで形成した場合のその導電性を低下させるなどの悪影響を与えることがないためである。
【００１９】
上述のように、この実施例ではゲート電極７をマスクとして半導体層５にエキシマレーザ光を照射することによりチャネル部５ａ，ソース領域５ｂ及びドレイン領域５ｃを形成すると、図２の場合と同様にゲート電極７とソース及びドレイン領域５ｂ、５ｃとは重なり合う部分がないので、それらの間の寄生容量が大幅に減少する。また、ソース電極３ａとドレイン電極４ａとの間において、ゲート電極７と対向しない部分の半導体層５は導伝率の高いn+型polyＳi となるので、ソース電極３ａとドレイン電極間のＯＮ抵抗も減少するする。しかも、この実施例ではＳＯＧを用いず、プラズマ処理で電極３ａ，４ａの表面及びそれら電極間における絶縁膜２の表面層にＰ原子を拡散させ、それらの上に形成されたa-Ｓi 半導体層５に、ゲート電極をマスクとしてレーザ照射してＰを拡散させるので、ガラス基板１をＳＯＧ法で必要とされるような高温にしないでＴＦＴを形成することができる。また、ＳＯＧを使用した場合に生じるＳＯＧのクラックの問題も生じない。
第２実施例
この発明の第２の実施例を図４Ａ〜４Ｆを参照して説明し、それによって形成されるＴＦＴの平面図を図５Ｇに示す。図３Ａ〜３Ｇの実施例と異なる点は、ソース及びドレイン引出し線３、４を図２のように、ゲート電極７と同じゲート絶縁膜６上に形成し、ゲート絶縁膜６に形成したコンタクトホール６Ｈを通してソース５ｂ及びドレイン５ｃと接続していることである。
【００２０】
(a) ガラス基板１上の一面にＳiＯ2またはＳiＮXのような透明絶縁膜２を形成する（図４Ａ）。
(b) 透明絶縁膜２上をＰＨ3 プラズマ処理して、表面層にＰを拡散させ、ドープト表面層１２を形成する（図４Ｂ）。
(c) プラズマ処理により形成されたドープト表面層１２の上にほぼ矩形のa-Ｓi 半導体層５を形成し、その上から基板一面にＳiＮXまたはＳiＯ2のようなゲート絶縁膜６を形成する（図４Ｃ）。
【００２１】
(d) ゲート絶縁膜６上に半導体層５と対向して長方形のゲート電極７をＡl またはＡl 合金などにより形成する（図４Ｄ、４Ｇ）。ゲート電極７の両側縁は半導体層５の両側縁からそれぞれほぼ同じ距離だけ内側に位置している。
(e) ゲート電極７をマスクとして、試料上面に直角に短時間エキシマレーザ光８を照射し、それによって半導体層５のレーザ光が照射された領域をn+型polyＳi のソース領域５ｂ及びドレイン領域５ｃとする（図４Ｅ）。ゲート電極７の陰になった領域の半導体層はa-Ｓi のままであり、チャネル領域５ａとして作用する。
【００２２】
(f) ゲート絶縁膜６に、ゲート電極７と近接してソース領域５ｂ及びドレイン領域５ｃに達するコンタクトホール６Ｈをそれぞれ形成する。一端がそれらコンタクトホール６Ｈを埋めてソース領域５ｂ及びドレイン領域５ｃとそれぞれ接触するソース引出し線３及びドレイン引出し線４を金属のスパッタリング等によりゲート絶縁膜６の上に形成する（図４Ｆ）。
第３実施例
前述の図３Ａ〜３Ｇの実施例において、ゲート電極７をＩＴＯのような透明導電膜で形成する場合にはa-Ｓi 半導体層５の部分的多結晶化のためのレーザアニール時にゲート電極７をマスクとして使えない。そのような場合には、Ｓi 半導体層５の光導電効果の影響を低減するために使用されるライトシールドをセルフアライメント法に利用することによりこの発明を実施することができる。その例を図５Ａ〜５Ｆに示し、それによって形成されるＴＦＴの底面図を図５Ｇに示す。
【００２３】
図５Ａに示すように、ガラス基板１上に金属層により長方形のライトシールド２１を形成した後、その上を覆うように基板一面に透明絶縁膜２を形成する。図５Ｂ〜５Ｄでは図３Ｂ〜３Ｄと同様に、一端が間隔をおいて互いに対向するソース電極３ａとドレイン電極４ａとされたソース引き出し線３及びドレイン引き出し線４を形成する。このとき、ライトシールド２１の両端縁とソース電極３ａ及びドレイン電極４ａとの間の距離Ｌは図３Ｅにおけるゲート電極７と電極３ａ、４ａとの間の距離Ｌと同じにする。次に、全面にＰＨ3 プラズマ処理を行ってＰ原子を表面層に拡散させ（図５Ｃ）、これらソース、ドレイン電極３ａ，４ａ間にまたがるa-Ｓi 半導体層５を形成する（図５Ｄ）。
【００２４】
次に図５Ｅに示すようにライトシールド２１をマスクとして、背面露光２２によるフォトリソグラフィにより、ライトシールド２１の陰になるゲート絶縁膜上にＩＴＯのような透明導電膜より成るゲート電極７を形成する。このようにするとゲート電極７はライトシールド２１に重なる位置に正確にパターニングできる。更に図５Ｆに示すようにレーザ光照射によるa-Ｓi のアニール（不純物Ｐ原子のＳi への拡散とその後の多結晶化）を、ライトシールド２１をマスクとして試料の裏面側より行えばよい。ゲート電極７をマスクとした図３Ａ〜３Ｆの場合とほゞ同様の精度でセルフアライメントを行える。
第４実施例
前述の図４Ａ〜４Ｇの実施例においても、ゲート電極７をＩＴＯで形成する場合は、図５Ａ〜５Ｆと同様にライトシールド２１を形成して、それをマスクとしてゲート電極７をパターニングし、更にライトシールド２１をマスクとしてa-Ｓi 層５をレーザアニールすればよい。その場合のＴＦＴ製造工程を図６Ａ〜６Ｆに示し、それによって形成されたＴＦＴの底面図を図６Ｇに示すが、それらの工程は図４Ａ〜４Ｆ及び図５Ａ〜５Ｆの例から明らかなので説明を省略する。
【００２５】
上述の各実施例においては、プラズマ処理された下地のドープト表面層１２からレーザアニールによりＰ原子をa-Ｓi 層に拡散させ、それを冷却して得られるn+型polyＳi の導伝性がa-Ｓi より十分大となることに基づいている。このことを次に示す実験で確認した。
ガラス基板１上に透明絶縁膜（ＳiＯ2）を形成し、その表面をＰ処理（ＰＨ3 プラズマ処理して表面層にＰを拡散させる）してからその上にa-Ｓi 層を成膜した試料＃１と、Ｐ処理を行わなかった試料＃２とに対しＸｅＦエキシマレーザアニールを行った場合のレーザエネルギに対する抵抗率の測定結果を図７に示す。
【００２６】
試料＃１，＃２は、a-Ｓi 表面をレーザアニール後、図８Ａに示すように長さＤ、幅Ｗの矩形部２５Ａの両端に一辺がＷより大の正方形の端子部２５Ｂ，２５Ｃを有するパターンに形成した後、図８Ｂに示すように端子部２５Ｂ，２５Ｃ上にＡl 電極２６Ａ，２６Ｂを形成したものである。電極間の電流−電圧特性を測定して抵抗Ｒを求め、次式より抵抗率ρを求めている。
【００２７】
ρ＝Ｒ・ｄ・Ｗ／Ｄ
こゝでｄはＳi の膜厚で６０ｎｍ，Ｗ／Ｄ＝１００μｍ／２００μｍである。
図７において、試料＃２の抵抗率の低下が少ないのに対して、試料＃１の抵抗率は大幅に低下している。この理由は、試料＃２はレーザエネルギによりa-Ｓi が溶融後、冷却時に多結晶化するだけであるのに対して、試料＃１はレーザエネルギにより溶融したＳi にＳiＯ2の表面層から不純物としてＰ原子を取り込み、冷却時にn+polyＳi になるためと考えられている。
【００２８】
図３Ａ〜３Ｆ，図４Ａ〜４Ｆにおいて、ガラス基板１上に形成する透明絶縁膜２は、ガラス基板１表面に傷や凹凸があっても、これを平坦にすることによりＴＦＴの電気的特性のばらつきを抑える効果があるが、コスト低減のために省略する場合もある。
これまでの説明では、レーザ光を照射してセルフアライメントするものとしたが、レーザ光の代わりに赤外線ランプ等の赤外光を照射してもよい。
【００２９】
これまでの説明では、ＰＨ3 プラズマ処理して、Ｐを拡散し、ｎ型ＴＦＴを作製する場合を述べたが、同様にＢ2Ｈ6プラズマ処理して、Ｂ（ボロン）を拡散し、ｐ型ＴＦＴを作製することもできる。その場合にはソース領域５ｂ及びドレイン領域５ｃはp+型polyＳi になる。
以上説明したように、この発明では、下地表面層にプラズマ処理によりＰあるいはＢを拡散させ、その上に形成したa-Ｓi 層にゲート電極７をマスクとしてレーザ光を照射することにより、ゲート電極と同じ幅のa-Ｓi チャネル部５ａと隣接して両側にn+型あるいはp+型polyＳi のソース領域５ｂ及びドレイン領域５ｃをそれぞれ形成することができる。従って、ゲート電極７とソース領域５ｂ，ドレイン領域５ｃとが重なる部分がないので、従来の図２のＴＦＴと同様に電極間の寄生容量を大幅に減少することができ、かつソース・ドレイン間のＯＮ抵抗を低減できる。一方、ＳＯＧを使用しないので、ガラス基板を４００℃以上の高温にしないでＴＦＴを形成することができる。そのため、この発明を大画面ＬＣＤのＴＦＴの製造に適用した場合、従来と同じプロセス温度で済むため、ガラス基板の歪や収縮が問題にならない程度に小さい。更に、ＳＯＧを使用した場合のようなクラックの問題もない。
【００３０】
この発明の製法で得られるＴＦＴをＴＦＴＬＣＤのスイッチング素子として用いた場合、寄生容量が小さいので表示画像の焼きつき現象が起こりにくい。また、セルフアライメントのためソースまたはドレイン引出し線とゲート電極との位置精度を緩めることができる。
【図面の簡単な説明】
【図１】従来のトップゲート型ＴＦＴの１例の構造を示す断面図。
【図２】従来のトップゲート型ＴＦＴの他の例の構造を示す断面図。
【図３】この発明の第１の製造方法の工程を示す図であり、Ａは第１工程、Ｂは第２工程、Ｃは第３工程、Ｄは第４工程、Ｅは第５工程、Ｆは第６工程、ＧはＴＦＴの平面図を示す。
【図４】この発明の第２の製造方法の工程を示す図であり、Ａは第１工程、Ｂは第２工程、Ｃは第３工程、Ｄは第４工程、Ｅは第５工程、Ｆは第６工程、ＧはＴＦＴの平面図を示す。
【図５】この発明の第３の製造方法の工程を示す図であり、Ａは第１工程、Ｂは第２工程、Ｃは第３工程、Ｄは第４工程、Ｅは第５工程、Ｆは第６工程、ＧはＴＦＴの底面図を示す。
【図６】この発明の第４の製造方法の工程を示す図であり、Ａは第１工程、Ｂは第２工程、Ｃは第３工程、Ｄは第４工程、Ｅは第５工程、Ｆは第６工程、ＧはＴＦＴの底面図を示す。
【図７】Ｓi Ｏ2 上にＰ処理してa-Ｓi を成膜した試料＃１とＰ処理を行わない試料＃２とにＸｅＦエキシマレーザアニールを行った場合の照射エネルギに対する抵抗率の測定結果のグラフである。
【図８】測定試料の構成を示し、Ａは図７の試料＃１，＃２のa-Ｓi 層のパターンを示す平面図、ＢはＡの端子部に電極２６Ａ、２６Ｂを形成した平面図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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