(57)【特許請求の範囲】
【請求項１】
複数の乗算器を有し入力信号をデルタシグマ変調して量子化信号を出力するデルタシグマ変調回路と、上記量子化信号に基づいてスイッチング素子をスイッチングして該量子化信号をパルス増幅するパルス増幅回路とを備え、上記パルス増幅回路の出力を上記デルタシグマ変調回路に負帰還すると共に、上記パルス増幅回路の出力をフィルタを介して復調するスイッチング増幅回路において、
上記スイッチング素子の遅延時間を検出する遅延時間検出回路と、
検出された上記遅延時間に基づいて上記各乗算器の係数値を切り替える乗算器係数切替回路とを備えていることを特徴とするスイッチング増幅回路。
【請求項２】
検出された上記遅延時間に基づいて切替信号を出力する切替回路を備え、
上記乗算器係数切替回路は、上記切替信号に基づいて上記各乗算器の係数値を複数のものから一つを選択することを特徴とする請求項１に記載のスイッチング増幅回路。
【請求項３】
上記遅延時間検出回路は、
上記量子化信号よりも十分周期の短いパルスを生成するパルス発生回路と、
上記量子化信号を入力すると上記パルスのカウントを開始すると共に上記パルス増幅回路の出力信号を入力すると上記パルスのカウントを停止するパルスカウント回路とを備え、
上記切替回路は、上記パルスカウント回路のパルスのカウント数に基づいて上記切替信号を乗算器係数切替回路に出力することを特徴とする請求項２に記載のスイッチング増幅回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、オーディオ信号を電力増幅するものであり、特に、デルタシグマ変調によって得られる量子化信号をスイッチング制御信号としてパルス増幅するスイッチング増幅回路に関するものである。
【０００２】
【従来の技術】
デルタシグマ変調（ΔΣ変調）によって得られる１ビット信号は、積分器の係数値を適宜設定することによって、有効周波数帯域を広くしたり、またはダイナミックレンジを広くしたりすることができ、これにより、音源等に応じた周波数を設定できるという優れた特徴を有している。このため、ＣＤ（コンパクトディスク）やＤＶＤ（デジタルビデオディスク）の新しい規格では、この１ビット信号が採用され、製品化が行われようとしている。
【０００３】
一方、上記デルタシグマ変調によって得られる１ビット信号は、音響信号の記録や、機器間の伝送にあたって使用されるだけではない。従来のＰＷＭ（パルス幅変調）方式のスイッチング増幅回路よりも高品位なオーディオ増幅器として、高速標本化１ビット方式によるスイッチング増幅回路は、オーディオ分野に適応することが可能である。
【０００４】
上記のスイッチング増幅回路は、半導体電力増幅素子（スイッチング素子）を備えており、上記１ビット信号をそのまま半導体電力増幅素子に入力してスイッチングし、得られた大電圧のスイッチングパルスをＬＰＦ（ローパスフィルタ）によって高周波成分を除去するだけで、電力増幅された復調アナログ音響信号を得ることができる。
【０００５】
しかも、上記半導体電力増幅素子は、従来の増幅器のように、その線形域（不飽和域）で使用されるのではなく、非線形域（飽和域）で使用されるので、このようなデルタシグマ変調を用いた高速標本化１ビット方式によるスイッチング増幅回路は、極めて高効率に電力増幅を行えるという利点を有している。
【０００６】
以上のように、高速標本化１ビット方式による上記スイッチング増幅回路は、オーディオ分野に適応することが可能であるが、このためには、アナログ出力部からアナログ入力部に対して負帰還をかけることによって、スイッチング増幅回路自身の歪率やＳ／Ｎの改善を図ることが必要とされる。
【０００７】
ここで、典型的な従来技術のデルタシグマ変調を応用したスイッチング増幅回路について、図７を参照しながら以下に説明する。
【０００８】
図７に示したスイッチング増幅回路は、積分器群１１と加算器１２・１８、量子化器１３、パルス増幅回路１４、ローパスフィルタ１５、及び減衰器１６から構成されている。
【０００９】
デルタシグマ変調回路１９は、上記積分器群１１、上記加算器１２・１８、及び上記量子化器１３から構成されている。上記デルタシグマ変調回路１９の具体的な構成例を図８に示す。
【００１０】
上記デルタシグマ変調回路１９は、アナログ入力信号を１ビット信号に変換するものであり、例えば、図８に示すように、上記アナログ信号を順次積分してゆくためのカスケード接続された７次の積分器Ｈ１〜Ｈ７を有している。各積分器Ｈ１〜Ｈ６の出力は、乗算器Ａ１〜Ａ６においてそれぞれ所定の係数値が乗算された後、次段の積分器Ｈ２〜Ｈ７に入力される。
【００１１】
また、上記の積分器Ｈ２及びＨ３に関連して、乗算器Ａ１１及び加算器Ｋ３からなり、積分器Ｈ３の出力が遅延器Ｄ１にて遅延され、所定の係数値が乗算された後、上記の積分器Ｈ２への入力から減算する負帰還ループＦＢ１が形成されている。同様に、積分器Ｈ５の出力側から積分器Ｈ４の入力側にかけて、遅延器Ｄ２、乗算器Ａ１２、及び加算器Ｋ４からなる負帰還ループＦＢ２が、積分器Ｈ７の出力側から積分器Ｈ６の入力側にかけて、遅延器Ｄ３、乗算器Ａ１３、及び加算器Ｋ５からなる負帰還ループＦＢ３がそれぞれ形成されている。
【００１２】
そして、積分器Ｈ１〜Ｈ７の全ての出力は、加算器１２で相互に加減算され、上記の量子化器１３で「−１」又は「＋１」の１ビット信号に量子化された後、スイッチング制御信号として、図７のパルス増幅回路１４に送られる。
【００１３】
上記のパルス増幅回路１４では、ＦＥＴ等のスイッチング素子を用いてスイッチング制御信号を電力増幅し（＋Ｖと−Ｖとの間でスイッチングを行い電力増幅し）、ローパスフィルタ１５で不要な信号成分を除去した後、出力端子を介して外部へ出力される。
【００１４】
また、図７に示すように、上記パルス増幅回路１４の出力は、上記の減衰器１６を介して上記の加算器１８に負帰還される（帰還ループを形成する）ようになっており、電力増幅された１ビット信号は減衰器１６によって減衰された後、第１段目の積分器Ｈ１の入力側に帰還され、加算器１８によって上記アナログ入力信号から減算される。
【００１５】
【発明が解決しようとする課題】
しかしながら、上記従来のスイッチング増幅回路では、以下のような問題点を有している。
【００１６】
すなわち、上記従来のスイッチング増幅回路では、スイッチング素子から発生する遅延、例えばスイッチング素子がＦＥＴの場合、ＦＥＴのゲート入力容量に起因して発生する入力−出力間の遅延から、帰還ループによって負帰還されるフィードバック信号に遅延が発生する。
【００１７】
すなわち、スイッチング素子の遅延時間が帰還ループに影響を与えるということになり、デルタシグマ変調回路１９内の乗算器Ａ１〜Ａ６、及び乗算器Ａ１１〜Ａ１３の各係数値を設計する際には、スイッチング素子の遅延時間を含む帰還ループを想定して係数値を決める必要がある。
【００１８】
その結果、乗算器Ａ１〜Ａ６、及び乗算器Ａ１１〜Ａ１３の各係数値がそれぞれＣ１〜Ｃ６、及びＣ１１〜Ｃ１３に設計されていた場合、この設計値に係る帰還ループ遅延時間にしか対応できない。したがって、従来のスイッチング増幅回路によれば、乗算器Ａ１〜Ａ６、及び乗算器Ａ１１〜Ａ１３の各係数値は、帰還ループ遅延時間が１００ｎｓ、帰還ループ遅延時間が２００ｎｓ、又は帰還ループ遅延時間が３００ｎｓの何れか一つの場合に限定されてしまう。例えば、帰還ループ遅延時間が１００ｎｓを想定して乗算器Ａ１〜Ａ６、及び乗算器Ａ１１〜Ａ１３の各係数値が設計されている場合、帰還ループ遅延時間が３００ｎｓのケースに対しては、設計どおりの所望動作は保証されなくなる。
【００１９】
したがって、従来のスイッチング増幅回路において、設計時に想定していなかった帰還ループ遅延時間を有するスイッチング素子を使用すると、想定していた帰還ループ遅延時間とは異なるので、デルタシグマ変調回路１９のアルゴリズムが設計どおりに動作しなくなる。その結果、発振限界値やＳ／Ｎといった性能が設計どおりに得られないことになる。それゆえ、設計変更や性能改善等で帰還ル
ープ遅延時間の異なるスイッチング素子に変更しなければならない場合、スイッチング素子の変更だけではなくて、デルタシグマ変調回路１９の変更も必要であった。
【００２０】
【課題を解決するための手段】
本発明に係るスイッチング増幅回路は、上記課題を解決するために、複数の乗算器を有し入力信号をデルタシグマ変調して量子化信号を出力するデルタシグマ変調回路と、上記量子化信号に基づいてスイッチング素子をスイッチングして該量子化信号をパルス増幅するパルス増幅回路とを備え、上記パルス増幅回路の出力を上記デルタシグマ変調回路に負帰還すると共に、上記パルス増幅回路の出力をフィルタを介して復調するスイッチング増幅回路において、以下の措置を講じたことを特徴としている。
【００２１】
すなわち、上記スイッチング増幅回路は、上記スイッチング素子の遅延時間を検出する遅延時間検出回路と、検出された上記遅延時間に基づいて上記各乗算器の係数値を切り替える乗算器係数切替回路とを備えていることを特徴としている。
【００２２】
上記の発明によれば、デルタシグマ変調回路は、入力信号をデルタシグマ変調し、量子化信号をパルス増幅回路に出力する。パルス増幅回路では、量子化信号に基づいて、スイッチング素子がスイッチングされて、上記量子化信号がパルス増幅される。パルス増幅回路の出力は、フィルタを介して復調され、外部へアナログ信号として出力される。
【００２３】
上記パルス増幅回路の出力は、上記デルタシグマ変調回路に負帰還される。この際、パルス増幅回路内のスイッチング素子において遅延が発生する。この遅延の発生に伴って、上記デルタシグマ変調回路に負帰還されるときに、負帰還信号に遅延が発生する。
【００２４】
すなわち、スイッチング素子の遅延時間が帰還ループに影響を与えるということになり、デルタシグマ変調回路内の複数の乗算器の各係数値を設計する際には、スイッチング素子の遅延時間を含む帰還ループを想定して、各乗算器の係数値が決定（固定）されることが必要となる。
【００２５】
この場合、当然のことながら、スイッチング増幅回路は、この固定の遅延時間にしか対応できない。したがって、これとは異なる遅延時間が生じた場合（これは、設計の際に想定した以外のスイッチング素子を使用する場合に対応する。）、想定していた帰還ループ遅延時間とは異なるので、デルタシグマ変調回路のアルゴリズムが設計どおりに動作しないことになり、発振限界値やＳ／Ｎといった性能が設計どおりに得られないことになる。そのため、設計変更や性能改善等の理由で帰還ループ遅延時間の異なるスイッチング素子に変更しなければならない場合、スイッチング素子の変更だけではなくて、デルタシグマ変調回路そのものの変更も必要となるという不具合を招来する。
【００２６】
そこで、上記発明によれば、上記不具合を克服するために、上記スイッチング増幅回路は、乗算器係数切替回路を備え、上記遅延時間検出回路により検出された上記遅延時間に基づいて、上記各乗算器の係数値を切り替えている。つまり、遅延時間を特定の一つのものに固定しないで複数のものから選択できるようにしている。したがって、設計後に設計変更や性能改善等で帰還ループ遅延時間の異なるスイッチング素子に変更しなければならない場合にも、所望の性能を維持した状態で適切に対応でき、しかも、この際、デルタシグマ変調回路そのものの変更を不要とすることが可能となる。
【００２７】
上記のスイッチング増幅回路は、検出された上記遅延時間に基づいて切替信号を出力する切替回路を備え、上記乗算器係数切替回路は、上記切替信号に基づいて上記各乗算器の係数値を複数のものから一つを選択する構成とすることが望ましい。
【００２８】
この場合、上記スイッチング素子の遅延時間が遅延時間検出回路によって検出される。このように検出された遅延時間に基づいて、切替回路は切替信号を出力する。この切替信号を受けると、上記乗算器係数切替回路は、上記切替信号に基づいて、上記各乗算器の係数値を複数のものから一つを選択するようになっている。このように、自動的に各遅延時間に最適な各乗算器の係数値の選択が可能となる。
【００２９】
上記遅延時間検出回路は、上記量子化信号よりも十分周期の短いパルスを生成するパルス発生回路と、上記量子化信号を入力すると上記パルスのカウントを開始すると共に上記パルス増幅回路の出力信号を入力すると上記パルスのカウントを停止するパルスカウント回路とを備え、上記切替回路は上記パルスカウント回路のパルスのカウント数に基づいて上記切替信号を乗算器係数切替回路に出力することが好ましい。
【００３０】
この場合、上記量子化信号よりも十分周期の短いパルスがパルス発生回路によって生成される。このパルスは、パルスカウント回路に入力される。このパルスカウント回路には、上記量子化信号および上記パルス増幅回路の出力信号も入力される。上記パルスカウント回路は、上記量子化信号を受けると、パルス発生回路からの上記パルスのカウントを開始する一方、上記パルス増幅回路の出力信号を受けると上記パルスのカウントを停止する。このようにして、パルス発生回路によって、量子化信号を受けてからパルス増幅回路の出力信号を受けるまでの間にカウントされたパルス数に基づいて、上記切替回路は、上記切替信号を上記乗算器係数切替回路に出力する。このように、上記各乗算器の係数値の切り替えを簡単な構成で高精度に行える。
【００３１】
【発明の実施の形態】
本発明の実施の一形態について図１〜図６に基づいて説明すれば、以下のとおりである。
【００３２】
本発明のスイッチング増幅回路は、図１に示すように、積分器群３１と加算器３２・３８、量子化器３３、パルス増幅回路３４、ローパスフィルタ３５、及び減衰器３６から構成されている。
【００３３】
デルタシグマ変調回路３９は、上記積分器群３１、上記加算器３２・３８、及び上記量子化器３３から構成されている。上記デルタシグマ変調回路３９の具体的な構成例を図２に示す。
【００３４】
上記デルタシグマ変調回路３９は、アナログ入力信号を１ビット信号に変換するものであり、例えば、図２に示すように、上記アナログ信号を順次積分してゆくためのカスケード接続された７次の積分器ｈ１〜ｈ７を有している。各積分器ｈ１〜ｈ６の出力は、乗算器ａ１〜ａ６においてそれぞれ所定の係数値が乗算された後、次段の積分器ｈ２〜ｈ７にそれぞれ入力される。積分器ｈ１の出力は加算器ｋ６を介して乗算器ａ１に入力される。
【００３５】
また、上記の積分器ｈ２及びｈ３に関連して、乗算器ａ１１及び加算器ｋ３からなり、積分器ｈ３の出力が遅延器ｄ１にて遅延され、所定の係数値が乗算された後、上記の積分器ｈ２への入力から減算する負帰還ループｆｂ１が形成されている。同様に、積分器ｈ５の出力側から積分器ｈ４の入力側にかけて、遅延器ｄ２、乗算器ａ１２、及び加算器ｋ４からなる負帰還ループｆｂ２が形成されている。又、積分器ｈ７の出力側から積分器ｈ６の入力側にかけて、遅延器ｄ３、乗算器ａ１３、及び加算器ｋ５からなる負帰還ループｆｂ３が形成されている。
【００３６】
そして、積分器ｈ１〜ｈ７の各出力は、加算器３２で相互に加減算され、上記の量子化器３３で「−１」又は「＋１」の１ビット信号に量子化された後、スイッチング制御信号として、図１のパルス増幅回路３４に送られる。
【００３７】
上記のパルス増幅回路３４では、ＦＥＴ等のスイッチング素子（図示しない）を用いてスイッチング制御信号を電力増幅し（＋Ｖと−Ｖとの間でスイッチングを行い電力増幅し）、ローパスフィルタ３５で不要な信号成分が除去された後、出力端子を介して外部へ出力される。
【００３８】
また、図１に示すように、上記パルス増幅回路３４の出力は、上記の減衰器３６を介して上記の加算器３８に負帰還される（帰還ループ３７が形成される。）ようになっており、電力増幅された１ビット信号は減衰器３６によって減衰された後、第１段目の積分器ｈ１の入力側に帰還され、加算器３８によって上記アナログ入力信号から減算された後、上記積分器ｈ１に入力される。
【００３９】
本発明のスイッチング増幅回路においては、上記の乗算器ａ１〜ａ６、及び乗算器ａ１１〜ａ１３の各係数値が、乗算器係数切替回路３０からの切替信号ｋｓ（説明の便宜上、乗算器ａ１〜ａ６、及び乗算器ａ１１〜ａ１３に対する切替信号ｋｓ１〜ｋｓ６、及びｋｓ１１〜ｋｓ１３を包括してｋｓと称す。）に基づいて切り替えられるようになっている。例えば、乗算器係数切替回路３０からの切替信号ｋｓ１に基づいて、乗算器ａ１において、係数値を３段階に切り替えることができる場合の構成例を図３に示す。
【００４０】
この場合、乗算器ａ１は、図３に示すように、上記加算器ｋ６の出力がスイッチＳＷ１を介して、抵抗Ｒ１−１、抵抗Ｒ１−２、及び抵抗Ｒ１−３のうちの何れか一つの一端に接続され、他端は互いに接続されて差動増幅器Ｄｉｆ１の反転入力端子に接続されている。この反転入力端子と差動増幅器Ｄｉｆ１の出力とはコンデンサｃ１を介して接続されており、差動増幅器Ｄｉｆ１の出力は上記加算器ｋ３に接続されている。なお、差動増幅器Ｄｉｆ１の非反転入力端子はグランドに接続されている。
【００４１】
上記構成において、乗算器係数切替回路３０からの切替信号ｋｓ１を受けると、スイッチＳＷ１は、その接続先を上記３つの抵抗のうちの一つに選択する。これにより、乗算器ａ１の係数値は３段階に可変できることになる。
【００４２】
なお、説明の便宜上、乗算器ａ１を例示して説明したが、上記乗算器ａ２〜ａ６、及び上記乗算器ａ１１〜ａ１３についても、ＳＷ２〜ＳＷ６、及びＳＷ１１〜ＳＷ１３（いずれも図示しない）の接続先が図２の接続関係に基づいて変わるだけであり、乗算器自体の動作は乗算器ａ１と同じであるので、ここでは説明を省略する。また、上記スイッチＳＷ１〜ＳＷ６、及びＳＷ１１〜ＳＷ１３は、説明の便宜上、包括してスイッチＳＷと称す。
【００４３】
なお、図４に示すように、乗算器ｇ１と積分器ｆ１とが直列に接続されている場合（例えば、図２においては、乗算器ａ２と積分器ｈ３との直列接続、乗算器ａ４と積分器ｈ５との直列接続、及び乗算器ａ６と積分器ｈ７との直列接続に対応する。）、図５に示すような構成で回路を実現できる。図５は、抵抗Ｒ、コンデンサＣ、及び差動増幅器Ｄｉｆからなっており、この場合の乗算器の係数値は、ｆｓをサンプリング周波数とすると、１／（ｆｓ×Ｃ×Ｒ）で表される。
【００４４】
ここで、フィードバック信号の遅延時間によって積分器群３１に入力される信号は変化し、その結果、量子化器３３の出力も変化すること、及びスイッチング素子の遅延時間と各乗算器の係数値の関係について説明する。
【００４５】
図１及び図２から明らかなように、帰還ループ３７により負帰還されてくるフィードバック信号が入力信号から加算器３８において減算された後、上記積分器群３１に入力される。上記積分器群３１内の乗算器の係数値は同じだが、フィードバック信号の遅延時間が異なる系αと系βの動作を考えると、系αも系βも共に入力信号は同一であるが、負帰還信号は系αと系βとでは異なる。その結果、上記積分器群３１に入力される信号の値は系αと系βでは異なるものとなる。したがって、上記量子化器３３に入力される信号も系αと系βとで異なるため、系αと系βでは互いに異なる出力信号となる。
【００４６】
通常、乗算器の係数値は、使用するスイッチング素子の遅延値に応じてフィードバック信号の遅延時間を想定し、係数値の絞り込みを行って出力信号の調整を行う。設計した乗算器の係数値で設計どおりの出力信号を得るためには、設計時に想定したフィードバック信号の遅延時間で動作することが必要となる。設計時に想定していないフィードバック信号の遅延時間で動作すると、上述の理由により、出力信号が設計時とは異なってしまうため、発振限界値やＳ／Ｎといった性能が設計どおりに得られないことになってしまう。
【００４７】
上記スイッチング素子の遅延時間は、遅延時間検出回路４０によって検出される。上記の乗算器係数切替回路３０は、この遅延時間検出回路４０によって検出された遅延時間に基づいて、予め設定された各乗算器の係数値に切り替えるように上記切替信号ｋｓを生成して各乗算器に出力するようになっている。
【００４８】
例えば、帰還ループ遅延時間が、１００ｎｓの場合、２００ｎｓの場合、及び３００ｎｓの場合の乗算器の係数値をそれぞれ設計しておき、上記遅延時間検出回路４０によって、約１００ｎｓの遅延時間が検出されたときには上記の乗算器係数切替回路３０は１００ｎｓの場合の係数値に切り替える切替信号を、２００ｎｓの遅延時間が検出されたときには上記の乗算器係数切替回路３０は２００ｎ
ｓの場合の係数値に切り替える切替信号を、３００ｎｓの遅延時間が検出されたときには上記の乗算器係数切替回路３０は３００ｎｓの場合の係数値に切り替える切替信号をそれぞれ生成して出力するようになっている。
【００４９】
ここで、図６を参照しながら、上記遅延時間検出回路４０の具体例について、以下に詳細に説明する。
【００５０】
上記遅延時間検出回路４０は、例えば図６に示すように、パルス発生器４１とパルスカウント器４２とから主として構成されている。上記パルス発生器４１は、上記パルス増幅回路３４内のスイッチング素子への入力信号（つまり、デルタシグマ変調回路１９内の量子化器３３の出力である１ビット信号（量子化信号））に対して十分周期の短いパルスを生成し、このパルスを上記パルスカウント器４２に送る。上記遅延時間検出回路４０は、上記スイッチング素子の入力と出力をモニタし、該スイッチング素子の入力−出力間の遅延時間を検出する。
【００５１】
上記パルスカウント器４２には、スイッチング素子への入力信号（つまり、上記１ビット信号）が入力されると共に、上記スイッチング素子の出力信号（つまり、上記パルス増幅回路３４の出力信号）が入力される。上記パルスカウント器４２は、上記１ビット信号が入力されるタイミングで、上記パルス発生器４１から送られてくるパルスのカウントを開始し、上記パルス増幅回路３４の出力信号が入力されるタイミングでパルスのカウントを停止する。これにより、カウントしたパルス数に基づいて、スイッチング素子の遅延時間が判別できる。
【００５２】
より具体的には、例えば、上記カウントしたパルス数がどの範囲内にあるかに応じて、上記パルスカウント器４２は、上記切替信号ｋｓを生成すればよい。このように、上記パルスカウント器４２は、カウントしたパルス数（つまり、遅延時間）に応じて変化する信号を上記切替信号ｋｓとして上記各乗算器内のスイッチＳＷに出力する。
【００５３】
上記パルスカウント器４２は、例えば、イネーブル入力端子付のバイナリカウンタで実現できる。この場合、クロック入力端子に上記パルス発生器４１のパルスを入力し、イネーブル入力端子に上記１ビット信号を入力し、リセット入力端子に上記パルス増幅回路３４の出力信号を入力すればよい。
【００５４】
この場合、上記乗算器係数切替回路３０は、例えば、上記パルスカウント器４２からの出力をデコードするデコーダで構成することができ、デコード結果を上記切替信号ｋｓとして上記スイッチＳＷに出力することになる。スイッチＳＷ自体がデコード機能を備えたものでもよい。この場合、スイッチＳＷは、上記乗算器係数切替回路３０の機能を兼ね備えることになり、構成が簡素化する。
【００５５】
ここで、図３で示す乗算器ａ１の場合（係数値を３段階に切り替える場合）についての動作を説明する。なお、本発明は、係数値を３段階に切り替える場合に限定されるものではなく、係数値を複数段階に切り替える場合にも適用できる。
また、その他の乗算器ａ２〜ａ６、及び乗算器ａ１１〜ａ１３についても、同じように動作するので、詳細な説明を省略する。
【００５６】
図３で示す乗算器ａ１において、抵抗Ｒ１−１、抵抗Ｒ１−２、及び抵抗Ｒ１−３は、遅延時間が１００ｎｓ、２００ｎｓ、及び３００ｎｓにそれぞれ対応しているとする。なお、これらの遅延時間は説明の便宜上挙示したまでであり、本発明はこれらの遅延時間に限定されるものではない。
【００５７】
この場合、例えば、上記パルス発生器４１が出力する１００個のパルスが１００ｎｓに相当すると仮定すると共に、１５０個未満のパルスが上記パルスカウント器４２によってカウントされた場合（遅延時間が１５０ｎｓ未満）には１００ｎｓ用の係数値を選択する切替信号ｋｓ１を上記スイッチＳＷ１に出力し、１５
０個以上２５０個未満のパルスが上記パルスカウント器４２によってカウントされた場合（遅延時間が１５０ｎｓ以上２５０ｎｓ未満）には２００ｎｓ用の係数値を選択する切替信号ｋｓ１を上記スイッチＳＷ１に出力し、２５０個以上（遅延時間が２５０ｎｓ以上）のパルスが上記パルスカウント器４２によってカウントされた場合には３００ｎｓ用の係数値を選択する切替信号ｋｓ１を上記スイッチＳＷ１に出力すると仮定する。
【００５８】
この場合、上記パルスカウント器４２は、カウントしたパルス数（つまり、遅延時間）に応じて変化する信号を上記切替信号ｋｓ１として上記スイッチＳＷ１に出力し、このスイッチＳＷ１は、上記切替信号ｋｓ１に応じて、乗算器ａ１の係数値を３段階に切り替えることができる。
【００５９】
例えば、１５０個未満のパルスが上記パルスカウント器４２によってカウントされた場合（遅延時間が１５０ｎｓ未満）には、上記抵抗Ｒ１−１が上記スイッチＳＷによって選択される。１５０個以上２５０個未満のパルスが上記パルスカウント器４２によってカウントされた場合（遅延時間が１５０ｎｓ以上２５０ｎｓ未満）には、上記抵抗Ｒ１−２が上記スイッチＳＷによって選択される。また、２５０個以上（遅延時間が２５０ｎｓ以上）のパルスが上記パルスカウント器
４２によってカウントされた場合には、上記抵抗Ｒ１−３が上記スイッチＳＷによって選択される。なお、本発明はこのような選択に限定されるものではなく、適用されるケース毎に適切な選択を行える構成であればよい。
【００６０】
以上は、遅延時間検出回路４０を使用して、乗算器の係数値を最適に選択する例について説明したが、本発明はこれに限定されるものではなく、例えば、遅延時間検出回路４０を設ける代わりに、ディップスイッチ等を介して、マニュアルで選択すべき係数値を外部から指示する構成でもよい。この場合、構成を簡素化できる。
【００６１】
本発明のスイッチング増幅回路は、以上のように、デルタシグマ変調信号をスイッチング制御信号とし、これに基づいて定電圧印加をスイッチングすることによりパルス増幅したスイッチング信号を生成するスイッチング増幅回路であって、使用するスイッチング素子の遅延時間に応じて乗算器係数の切り替えを指示する乗算器係数切替手段を設けている。
【００６２】
上記スイッチング増幅回路によれば、乗算器係数切替手段によって、スイッチング素子で発生する遅延時間に応じて最適な係数値が各乗算器ごとに選択されるので、遅延時間の異なる複数のスイッチング素子の使用が可能となる。
【００６３】
スイッチング素子の遅延時間に応じて、デルタシグマ変調部の各乗算器の係数値を切り替える手段を設けることによって、複数の遅延時間の異なるスイッチング素子に、発振限界値やＳ／Ｎといった性能を維持したまま対応することができる。したがって、設計変更や性能改善等で遅延時間の異なるスイッチング素子に変更しなければならない場合においても、デルタシグマ変調部はそのままでスイッチング素子のみの変更でよく、コストの削減等を図ることが可能となる。
【００６４】
上記スイッチング増幅回路において、スイッチング素子の遅延時間を検出する遅延時間検出手段を設けていることが好ましい。この場合、係数値の最適な選択は、遅延時間検出手段及び乗算係数切替手段が連動して自動的に行われる。
【００６５】
上記スイッチング素子で発生する遅延時間に応じて遅延時間に最適な乗算器係数に切り替える係数切り替えの指示を外部から、例えばディップスイッチなどを介して行うことによって、遅延時間検出手段と乗算器係数切替手段を連動させることが省略でき、回路の簡素化を図ることができる。
【００６６】
【発明の効果】
本発明に係るスイッチング増幅回路は、以上のように、複数の乗算器を有し入力信号をデルタシグマ変調して量子化信号を出力するデルタシグマ変調回路と、上記量子化信号に基づいてスイッチング素子をスイッチングして該量子化信号をパルス増幅するパルス増幅回路とを備え、上記パルス増幅回路の出力を上記デルタシグマ変調回路に負帰還すると共に、上記パルス増幅回路の出力をフィルタを介して復調するスイッチング増幅回路において、上記スイッチング増幅回路は、上記スイッチング素子の遅延時間を検出する遅延時間検出回路と、検出された上記遅延時間に基づいて上記各乗算器の係数値を切り替える乗算器係数切替回路とを備えていることを特徴としている。
【００６７】
上記の発明によれば、デルタシグマ変調回路は、入力信号をデルタシグマ変調し、量子化信号をパルス増幅回路に出力する。パルス増幅回路では、量子化信号に基づいて、スイッチング素子がスイッチングされて、上記量子化信号がパルス増幅される。パルス増幅回路の出力は、フィルタを介して復調され、外部へアナログ信号として出力される。
【００６８】
上記パルス増幅回路の出力は、上記デルタシグマ変調回路に負帰還される。この際、パルス増幅回路内のスイッチング素子において遅延が発生する。この遅延の発生に伴って、上記デルタシグマ変調回路に負帰還されるときに、負帰還信号に遅延が発生する。  すなわち、スイッチング素子の遅延時間が帰還ループに影響を与えるということになり、デルタシグマ変調回路内の複数の乗算器の各係数値を設計する際には、スイッチング素子の遅延時間を含む帰還ループを想定して、各乗算器の係数値が決定（固定）されることが必要となる。
【００６９】
この場合、当然のことながら、スイッチング増幅回路は、この固定の遅延時間にしか対応できない。したがって、これとは異なる遅延時間が生じた場合（これは、設計の際に想定した以外のスイッチング素子を使用する場合に対応する。）、想定していた帰還ループ遅延時間とは異なるので、デルタシグマ変調回路のアルゴリズムが設計どおりに動作しないことになり、発振限界値やＳ／Ｎといった性能が設計どおりに得られないことになる。
【００７０】
そこで、上記発明によれば、上記デルタシグマ変調回路が、上記スイッチング素子の遅延時間に応じて上記各乗算器の係数値を切り替えている。つまり、遅延時間を特定の一つのものに固定しないで複数のものから選択できるようにしている。したがって、設計後に設計変更や性能改善等で帰還ループ遅延時間の異なるスイッチング素子に変更しなければならない場合にも、所望の性能を維持した状態で適切に対応でき、しかも、この際、デルタシグマ変調回路そのものの変更を不要とすることが可能となるという効果を併せて奏する。
【００７１】
上記のスイッチング増幅回路は、検出された上記遅延時間に基づいて切替信号を出力する切替回路を備え、上記乗算器係数切替回路は、上記切替信号に基づいて上記各乗算器の係数値を複数のものから一つを選択する構成とすることが望ましい。
【００７２】
この場合、上記スイッチング素子の遅延時間が遅延時間検出回路によって検出される。このように検出された遅延時間に基づいて、切替回路は切替信号を出力する。この切替信号を受けると、上記乗算器係数切替回路は、上記切替信号に基づいて、上記各乗算器の係数値を複数のものから一つを選択するようになっている。このように、自動的に各遅延時間に最適な各乗算器の係数値の選択が可能となるという効果を併せて奏する。
【００７３】
上記遅延時間検出回路は、上記量子化信号よりも十分周期の短いパルスを生成するパルス発生回路と、上記量子化信号を入力すると上記パルスのカウントを開始すると共に上記パルス増幅回路の出力信号を入力すると上記パルスのカウントを停止するパルスカウント回路とを備え、上記切替回路は上記パルスカウント回路のパルスのカウント数に基づいて上記切替信号を乗算器係数切替回路に出力することが好ましい。
【００７４】
この場合、上記量子化信号よりも十分周期の短いパルスがパルス発生回路によって生成される。このパルスは、パルスカウント回路に入力される。このパルスカウント回路には、上記量子化信号および上記パルス増幅回路の出力信号も入力される。上記パルスカウント回路は、上記量子化信号を受けると、パルス発生回路からの上記パルスのカウントを開始する一方、上記パルス増幅回路の出力信号を受けると上記パルスのカウントを停止する。このようにして、パルス発生回路によって、量子化信号を受けてからパルス増幅回路の出力信号を受けるまでの間にカウントされたカウントパルス数に基づいて上記切替回路は、上記切替信号を上記乗算器係数切替回路に出力する。このように、上記各乗算器の係数値の切り替えを簡単な構成で高精度に行えるという効果を併せて奏する。
【図面の簡単な説明】
【図１】  本発明のスイッチング増幅回路の構成例を示すブロック図である。
【図２】  図１のデルタシグマ変調回路の具体的な構成例を示す回路図である。
【図３】  上記スイッチング増幅回路の乗算器の係数値を切り替えるための構成例を示す回路図である。
【図４】  デルタシグマ変調回路において乗算器と積分器とが直列接続されている箇所を示す回路図である。
【図５】  図４の構成例を示す回路図である。
【図６】  上記スイッチング増幅回路内の遅延時間検出回路の構成例を示すブロック図である。
【図７】  従来の典型的なデルタシグマ変調回路を備えたスイッチング増幅回路例を示すブロック図である。
【図８】  図７のデルタシグマ変調回路の具体的な構成例を示す回路図である。
【符号の説明】
３０  乗算器係数切替回路
３１  積分器群
３２  加算器
３３  量子化器
３４  パルス増幅回路
３５  ローパスフィルタ
３６  減衰器
３９  デルタシグマ変調回路
４０  遅延時間検出回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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