(57)【特許請求の範囲】
【請求項１】
半導体基板上に形成される上下２層の電極とその電極間の誘電体膜とにより構成される第１および第２のサンプリングキャパシタと、
前記第１のサンプリングキャパシタの充放電を行う第１のスイッチ群と、
前記第２のサンプリングキャパシタの充放電を行う第２のスイッチ群と、
負入力端子と正出力端子との間に第１の積分キャパシタを接続するとともに、正入力端子と負出力端子との間に第２の積分キャパシタを接続する全差動オペアンプとを備え、
前記第１のスイッチ群は、前記第１のサンプリングキャパシタを、第１のタイミングでは第１の入力端子と接地との間に接続し、第２のタイミングでは第２の入力端子と前記全差動オペアンプの負入力端子との間に接続するようになっており、
前記第２のスイッチ群は、前記第２のサンプリングキャパシタを、前記第１のタイミングでは前記第２の入力端子と接地との間に接続し、前記第２のタイミングでは前記第１の入力端子と前記全差動オペアンプの正入力端子との間に接続するようになっており、
さらに、前記第１のサンプリングキャパシタと前記第２のサンプリングキャパシタの接続方向を、互いに逆になるようにし、
前記正出力端子と前記負出力端子から全差動出力を取り出すときに、前記第１及び第２のサンプリングキャパシタの電圧依存性の１次係数に係る誤差をキャンセルすることを特徴とする全差動型サンプリング回路。
【請求項２】
半導体基板上に形成される上下２層の電極とその電極間の誘電体膜とにより構成される第１および第２のサンプリングキャパシタと、
前記第１のサンプリングキャパシタの充放電を行う第１から第４の各スイッチと、
前記第２のサンプリングキャパシタの充放電を行う第５から第８の各スイッチと、
負入力端子と正出力端子との間に第１の積分キャパシタを接続するとともに、正入力端子と負出力端子との間に第２の積分キャパシタを接続する全差動オペアンプとを備え、
前記第１のサンプリングキャパシタの一方の電極を、前記第１のスイッチを介して第１の入力端子に接続するとともに前記第３のスイッチを介して第２の入力端子に接続し、かつ、前記第１のサンプリングキャパシタの他方の電極を、前記第２のスイッチを介して接地するとともに前記第４のスイッチを介して前記全差動オペアンプの一方の入力端子に接続し、
さらに、前記第２のサンプリングキャパシタの一方の電極を、前記第５のスイッチを介して前記第２の入力端子に接続するとともに前記第７のスイッチを介して第１の入力端子に接続し、かつ、前記第２のサンプリングキャパシタの他方の電極を、前記第６のスイッチを介して接地するとともに前記第８のスイッチを介して前記全差動オペアンプの他方の入力端子に接続し、
かつ、前記第１のサンプリングキャパシタと前記第２のサンプリングキャパシタにおける前記各接続は、前記両サンプリングキャパシタの接続方向が互いに逆方向になるようにし、
前記正出力端子と前記負出力端子から全差動出力を取り出すときに、前記第１及び第２のサンプリングキャパシタの電圧依存性の１次係数に係る誤差をキャンセルすることを特徴とする全差動型サンプリング回路。
【請求項３】
前記第１および第２の積分キャパシタは、半導体基板上に形成される上下２層の電極とその電極間の誘電体膜とにより構成され、
前記第１の積分キャパシタと第２の積分キャパシタとは、その同一の電極が前記全差動オペアンプの対応する入力端子側にそれぞれ接続されていることを特徴とする請求項１または請求項２に記載の全差動型サンプリング回路。
【請求項４】
前記全差動オペアンプは、正負のフィードバックパスを含み、前記正負のフィードバックパスは、半導体基板上に形成される上下２層の電極とその電極間の誘電体膜とにより構成される第１の帰還キャパシタと第２の帰還キャパシタとを少なくとも含み、かつ、前記第１の帰還キャパシタと前記第２の帰還キャパシタの接続方向が同一であることを特徴とする請求項１乃至請求項３のいずれかに記載の全差動型サンプリング回路。
【請求項５】
デルタシグマ型変調器において、
前記請求項１乃至請求項４のいずれかに記載の全差動型サンプリング回路を、前記デルタシグマ型変調器におけるサンプルホールド機能及び初段の積分機能として使用するようにしたことを特徴とする全差動型デルタシグマ型変調器。
【請求項６】
前記請求項５に記載の全差動型デルタシグマ型変調器と、デジタルデシメーションフィルタと、により構成するようにしたことを特徴とするオーバーサンプリングデルタシグマ型Ａ／Ｄコンバータ。
【請求項７】
スイッチトキャパシタフィルタ回路において、
前記請求項１乃至請求項４のいずれかに記載の全差動型サンプリング回路を、初段の回路として配置したことを特徴とする全差動型スイッチトキャパシタフィルタ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、シングルエンド入力信号を追加の反転アンプ無しで全差動サンプル／ホールドして全差動サンプリング信号に変換すると同時に、半導体集積回路上で構成されるキャパシタの容量値の電圧依存性の一次項を相補的にキャンセルして入力信号サンプリング時に発生するサンプリング誤差を低減すること、即ちそのキャパシタ容量値の電圧依存性の一次項によって通常発生していた２次高調波歪みを軽減することを特徴とした、シングルエンド入力用の全差動サンプリング回路、およびこれを利用したオーバーサンプリングデルタシグマ型Ａ／Ｄコンバータ等に関する。
【０００２】
【従来の技術】
近年、半導体集積回路にてアナログ信号を扱う場合には、連続時間系のアナログ信号をそのままオペアンプと抵抗とキャパシタで扱う場合と、アナログ信号を所定のサンプリングレートにてサンプリングしてサンプリング時間系で処理する場合とがある。
【０００３】
後者の場合には、入力差動対がＭＯＳトランジスタで構成されている為に入力リーク電流が存在しないＭＯＳオペアンプが開発されてから、そのオペアンプとＭＯＳスイッチ及びキャパシタで構成されるいわゆるスイッチトキャパシタ回路が登場し、最近までのアナログ信号処理の中心技術になっている。
このスイッチトキャパシタ回路技術は、単なるスイッチトキャパシタフィルタだけでなく、多段のインテグレータ（積分器）と少数ビットのＡ／Ｄ変換器を組み合わせ、そのＡ／Ｄ変換の結果を初段へフィードバックする、いわゆるデルタシグマ変調器に適用可能であり、最近のオーディオ帯域で主流となっているオーバーサンプリング・デルタシグマ型Ａ／Ｄコンバータにも使用されている。
【０００４】
このようなスイッチトキャパシタ回路は、当初は信号パスが１系統のみである、いわゆるシングルエンド型で登場してきた。しかし、近年のファインプロセス化の進展による高速デジタル回路との１チップ化とそのノイズ対策の要請に対して、信号パスを正側と負側の２系統に分けてこれらの差を信号レベルとすることにより、高速デジタルノイズを同相ノイズとしてキャンセルさせることが可能な、いわゆる全差動型スイッチトキャパシタ回路が主流になってきた。
【０００５】
一方、通常の自然界のアナログ信号は、ある入力基準電位を中心としたシングルエンド信号のため、上記全差動スイッチトキャパシタ回路に取り込む為には、その入力信号を全差動信号化せねばならない。即ち、入力シングルエンド信号を正信号とした場合、これを反転した負信号を作らねばならない。
この為の最も一般的な手法は、連続時間系のまま反転アンプで反転された負信号を作り、正及び負の両信号を全差動スイッチトキャパシタ回路に供給することであり、図６に示すように、シングルエンド入力信号を正信号として後段の全差動スイッチトキャパシタ回路２の正信号入力端子３に供給すると同時に、シングルエンドオペアンプ４と入力抵抗５とフィードバック抵抗６にて構成される反転アンプ７にて反転信号を作り、これを全差動スイッチトキャパシタ回路２の負信号入力端子９へ供給するものである。
【０００６】
全差動スイッチトキャパシタ回路２では、スイッチトキャパシタ動作クロック（ＣＫ）に基づき、いわゆるサンプル／ホールド動作を実施して正信号入力と負信号入力との差である全差動入力信号をサンプリングし、その回路の所定のスイッチトキャパシタ動作を実施して正信号出力端子１１と負信号出力端子１２とから正・負の両出力信号をそれぞれ出力し、これら両出力信号の差が全差動出力信号となる。
【０００７】
全差動スイッチトキャパシタ回路の具体例としては、以下の説明をサンプル／ホールド機能とその高精度化に焦点を絞ることを目的とするので、スイッチトキャパシタ回路の基本要件である、サンプル／ホールド機能を有する全差動スイッチトキャパシタ型インテグレータ（積分器）を実例として、図７に示す。
また、半導体基板上で構成されるキャパシタ１５は、図８（Ａ）に示す如く、通常はリン等のＮ型不純物を含んだ２層のポリシリコン電極板１６、１７と、この電極板１６、１７間に配置される酸化膜等の誘電体膜１８とにより、シリコン基板のような半導体基板１９上に構成される。ここで、回路図に示す記号としては、下層である第１ポリシリコン側と上層である第２ポリシリコン側を区別して表現する為に、前者を曲線，後者を直線で示したキャパシタ記号を採用するものとする（図８（Ｂ）参照）。
【０００８】
図７に示す全差動スイッチトキャパシタ型インテグレータは、負及び正の入力端子２１，２２と正及び負の出力端子２３，２４を有する全差動オペアンプ２０と、この全差動オペアンプ２０の負入力端子と正出力端子間に配置される容量値Ｃi なる第１積分キャパシタ２５と、正入力端子と負出力端子間に配置される容量値Ｃｉなる第２積分キャパシタ２６と、正信号のサンプル／ホールド機能を実施する為に入力端子３と全差動オペアンプ２０の負入力端子（いわゆる正側サミングノード）２１との間に配置される容量値Ｃs なる第１サンプリングキャパシタ２７と、４個のスイッチ３１〜３４と、負信号のサンプル／ホールド機能を実施する為に入力端子９と全差動オペアンプの正入力端子（いわゆる負側サミングノード）２２との間に配置される容量値Ｃｓなる第２のサンプリングキャパシタ２８と、４個のスイッチ４１〜４４とで構成される。
【０００９】
次に、このような構成の積分器の動作について説明する。
動作クロックＣＫが正相（φ＝Ｈ，φＢ＝Ｌ）の場合には、スイッチ３１、３２、４１、４２がＯＮに、スイッチ３３、３４、４３、４４がＯＦＦになる。このため、第１サンプリングキャパシタ２７の下層電極がスイッチ３１を介して入力端子３に、その上層電極がスイッチ３２を介して動作コモン電位（アナロググランド）にそれぞれ接続される。また、第２サンプリングキャパシタ２８の下層電極がスイッチ４１を介して入力端子９に、その上層電極がスイッチ４２を介して動作コモン電位にそれぞれ接続される。
【００１０】
この結果、入力端子３からの正信号と入力端子９からの負信号が第１及び第２サンプリングキャパシタ２７、２８にサンプリングされ、入力端子３の電位をＶＩＮ+ 、入力端子９の電位をＶＩＮ- とすると、第１及び第２サンプリングキャパシタ２７、２８の下層電極２７ａ、２８ａには、次式のような電荷Ｑ１、Ｑ２がそれぞれ蓄積される。
【００１１】
Ｑ１＝（ＶＩＮ+ ）・Ｃs
Ｑ２＝（ＶＩＮ- ）・Ｃs
また、サンプリングキャパシタ２７、２８の上層電極２７ｂ、２８ｂには、次式のような電荷Ｑ１’、Ｑ２’がそれぞれ蓄積される。
Ｑ１’＝−Ｑ１＝−（ＶＩＮ+ ）・Ｃs
Ｑ２’＝−Ｑ２＝−（ＶＩＮ- ）・Ｃs
一方、動作クロックＣＫが逆相（φ＝Ｌ，φＢ＝Ｈ）の場合には、スイッチ３１、３２、４１、４２がＯＦＦに、スイッチ３３、３４、４３、４４がＯＮになる。このため、第１サンプリングキャパシタ２７の下層電極がスイッチ３３を介して動作コモン電位に、その上層電極がスイッチ３４を介して入力端子２１に接続される。また、第２サンプリングキャパシタ２８の下層電極がスイッチ４３を介して動作コモン電位に、その上層電極がスイッチ４４を介して入力端子２２に接続される。
【００１２】
この結果、各サンプリングキャパシタ２７、２８に蓄積されていた電荷Ｑ１’及びＱ２’が開放されて第１及び第２積分キャパシタ２５、２６の上層電極に移動する。
従って、第１及び第２積分キャパシタ２５、２６の出力端子側の下層電極には、次のような電荷−Ｑ１’、−Ｑ２’が集められる。
【００１３】
−Ｑ１’＝（ＶＩＮ+ ）・Ｃs
−Ｑ２’＝（ＶＩＮ- ）・Ｃs
このため、全差動オペアンプにおける正側出力端子１１の電位ＶＯＵＴ+ と、負側出力端子１２の電位ＶＯＵＴ- とは、以下のようになる。
ＶＯＵＴ+ ＝−Ｑ１’／Ｃi ＝（ＶＩＮ+ ）・Ｃs ／Ｃi
ＶＯＵＴ- ＝−Ｑ２’／Ｃi ＝（ＶＩＮ- ）・Ｃs ／Ｃi
この結果、その全差動出力ＶＯＵＴdiffは、次のようになる。
【００１４】
ＶＯＵＴdiff＝（ＶＯＵＴ+ ）−（ＶＯＵＴ- ）＝〔（ＶＩＮ+ ）−（ＶＩＮ- ）〕・Ｃs ／Ｃi
即ち、全差動出力ＶＯＵＴdiffは、全差動入力信号（ＶＩＮ+ ）−（ＶＩＮ- ）をサンプリングし、Ｃs ／Ｃi なる積分ゲインで積分した出力となる。また、反転信号ＶＩＮ- が入力信号ＶＩＮ+ を反転したもの、即ち、ＶＩＮ- ＝−ＶＩＮ+ ＝−ＶＩＮであるので、全差動出力ＶＯＵＴdiffは、次のようになる。
【００１５】
ＶＯＵＴdiff＝２・ＶＩＮ・（Ｃs ／Ｃi ）
従って、全差動出力ＶＯＵＴdiffは、シングルエンド入力信号ＶＩＮを動作クロックＣＫの１サイクル毎にサンプリングして２・（Ｃs ／Ｃi ）なる積分ゲインにて積分した出力となる。
以上が、一般的な連続時間系で全差動信号を生成して全差動スイッチトキャパシタ回路に供給する場合の通常動作説明であるが、ここで注意されるべきことは、追加される反転アンプには十分に高性能のものを採用しなければならないことである。
【００１６】
即ち、後段の全差動回路の入力端子に接続されるサンプリングスイッチのＯＮ／ＯＦＦ動作に起因したフィードスルーノイズを十分に吸収できるだけの駆動力を有することと、フリッカーノイズや熱雑音が十分に低いことが要求される。その理由は、ここで発生されたノイズは正信号側とは無相関である為、全差動回路でもキャンセルできず、そのまま本来の信号に付加されてＳ／Ｎ比（信号対ノイズ比）を劣化させる要因となるからであり、当然の帰結として面積が大きく消費電流も大きなオペアンプが使用されてきた。
【００１７】
また、２個の抵抗は熱雑音の原因となるため、可能な限り小さくしたいが、小さな抵抗を駆動するにはそのオペアンプの駆動能力をさらに向上させる必要があり、さらなる消費電流増加要因となる。さらに、両抵抗比が正確に実現できない場合には、反転信号のゲイン誤差を発生してしまう為、レイアウトや製造工程には十分な注意が必要である等の難しさも含んでおり、その反転アンプそのものを削除する手法がコスト・消費電流削減とアナログ性能向上の観点から待ち望まれていた。
【００１８】
このような観点から、連続時間系での反転信号を生成せず余分な反転アンプを不要とする手法、即ち、シングルエンド入力信号に対応したいわゆるディファレンシャル・サンプリング手法が考案されてきたので、図９に示す積分器を具体例としてその構成と動作内容を以下に説明する。
図９に示す積分器では、動作クロックＣＫが逆相（φ＝Ｌ，φＢ＝  Ｈ）の場合には、第１サンプリングキャパシタ２７の下層電極２７ａを放電する為のスイッチ３３’が入力端子９へ接続され、第２サンプリングキャパシタ２８の下層電極２８ａを放電する為のスイッチ  ４３’が入力端子３へ接続されており、入力端子３からはシングルエンド入力信号がそのまま正信号として供給され、入力端子９はその入力信号の動作基準電位であるアナロググランドに接続されるものであり、その他の構成は図７に示した通常の全差動回路と同一である。
【００１９】
次に、その動作について説明する。
動作クロックＣＫが正相（φ＝Ｈ，φＢ＝Ｌ）の場合には、スイッチ３１、３２、４１、４２がＯＮに、スイッチ３３’、３４、４３’、４４がＯＦＦになる。このため、第１サンプリングキャパシタ２７の下層電極２７ａが入力端子３に、その上層電極２７ａが動作コモン電位に接続される。また、第２サンプリングキャパシタ２８の下層電極２８ａが入力端子９に、その上層電極２８ｂが動作コモン電位に接続される。
【００２０】
この結果、入力端子３には正信号電位ＶＩＮ+ が入力され、入力端子９はアナロググランドに接続されるので、第１及び第２サンプリングキャパシタ２７、２８の下層電極２７ａ、２８ａには、次のような電荷Ｑ１、Ｑ２がそれぞれ蓄積される  。
Ｑ１＝（ＶＩＮ+ ）・Ｃs
Ｑ２＝０
また、サンプリングキャパシタ２７、２８の上層電極２７ｂ、２８ｂには、次のような電荷Ｑ１’、Ｑ２’がそれぞれ蓄積される。
【００２１】
Ｑ１’＝−（ＶＩＮ+ ）・Ｃs
Ｑ２’＝０
即ち、第１サンプリングキャパシタ２７は入力信号をサンプリングし、第２サンプリングキャパシタ２８は放電状態となる。
一方、動作クロックＣＫが逆相（φ＝Ｌ，φＢ＝Ｈ）の場合には、スイッチ３１、３２、４１、４２がＯＦＦに、スイッチ３３’、３４、４３’、４４がＯＮになる。このため、第１サンプリングキャパシタ２７の下層電極２７ａがスイッチ３３’を介してアナロググランドに、その上層電極２７ｂが入力端子２１に接続される。また、第２サンプリングキャパシタ２８の下層電極２８ａがスイッチ４３’を介して入力端子３に、上層電極２８ｂが入力端子２２に接続される。
【００２２】
従って、第１サンプリングキャパシタ２７に蓄積されていた電荷Ｑ１’は開放されて第１積分キャパシタ２５に移動し、第１積分キャパシタ２５の出力端子側電極には、−Ｑ１’＝（ＶＩＮ+ ）・Ｃs なる電荷が集められ、正側出力端子１１の電位ＶＯＵＴ+ は、次のようになる。
ＶＯＵＴ+ ＝−Ｑ１’／Ｃｉ＝（ＶＩＮ+ ）・（Ｃs ／Ｃi ）
一方、動作クロックが正相にて放電されていた第２サンプリングキャパシタ２８では、下層端子２８ａが入力端子３に接続されて電位ＶＩＮ+ になるので、その上層端子２８ｂにはＱ２’＝−（ＶＩＮ+ ）・Ｃs なる電荷が第２積分キャパシタ２６から供給される。その結果として、第２積分キャパシタ２６の入力端子２２側の電極には−Ｑ２’が集まり、出力端子側の電極にはＱ２’＝−（ＶＩＮ+ ）・Ｃs なる電荷が集められ、負側出力端子１２の電位ＶＯＵＴ- は、次のようになる。
【００２３】
ＶＯＵＴ- ＝Ｑ２’／Ｃi ＝−（ＶＩＮ+ ）・（Ｃs ／Ｃi ）
その結果、全差動出力ＶＯＵＴdiffは、次のようになる。
ＶＯＵＴdiff＝（ＶＯＵＴ+ ）−（ＶＯＵＴ- ）＝２・（ＶＩＮ+ ）・（Ｃs ／Ｃi ）
上式からわかるように、図６、図７を用いて説明した連続時間系で反転信号を生成する通常の全差動回路の場合と同じ結果を、余分な反転アンプ無しで実現可能である。
【００２４】
以上のように、図９で示したシングルエンド入力対応のディファレンシャルサンプリング手法は、反転信号生成用の反転アンプを必要とせず、コスト，消費電流、ノイズ等の観点からも優れた手法であるが、最近の半導体プロセスの微細化と共に、別の問題点が顕在化してくるようになってきた。
即ち、周波数ωなる入力信号に対して、周波数２ωなる２次高調波歪みが顕著に観測されるようになってきており、以下に説明するキャパシタの電圧依存性が大きくなるにつれて悪影響がでることが観測されてきた。以下では、その原因を簡単に説明する。
【００２５】
半導体基板上に形成されるキャパシタの代表例は、図８を用いて先に示したように、電極となる上下２層のポリシリコン膜とそれらの間の酸化膜等の層間膜で形成されるが、プロセスの微細化と共に、当然の要求として単位面積あたりの容量値が大きなキャパシタ構造が開発されるようになってきた。単位面積あたり容量値を増大する為には、上下２層のポリシリコン膜同士を近づけること、即ち層間膜である酸化膜の膜厚を薄くしていくことになる。
【００２６】
一方、ポリシリコン等は完全な金属ではなく、Ｎ型もしくはＰ型の不純物を含有することで導体となったものであり、これら上下のポリシリコン電極に電圧を加えた場合には、その電圧の向きに応じた空乏層が上層ポリシリコン電極の底面と層間膜である酸化膜との界面、もしくは下層ポリシリコン電極の上面と層間膜である酸化膜との界面にて発達することとなり、電気的に見た層間膜厚が印加電圧に応じて変動することになる。
【００２７】
空乏層そのものの厚さは通常十分に薄いものである為、旧式のプロセスのように層間膜厚が大きい場合には影響度も小さかったが、近年の微細化プロセスのように層間膜が数百Åへと薄くなるにつれてその影響は顕著になってきている。この影響は、キャパシタに電圧を印加した場合の容量値変化、即ちキャパシタ容量値の電圧依存性として表現される。
【００２８】
具体例として、下層である第１ポリシリコン電極を基準電位とした時に、上層である第２ポリシリコン電極の電位を変化させた場合を図１０に示す。横軸は、第２ポリシリコン電極側に第１ポリシリコン電極を基準とした時に印加される電位である。縦軸は、電圧印加されている状態での両電極間の容量値Ｃ（Ｖｃ）を印加電圧なし（Ｖｃ＝０Ｖ時）での基準容量値Ｃ0 に対する比率で表現したものである。
【００２９】
図１０では、具体例の一つとして印加電圧の上昇に応じて緩やかなカーブを描きながら容量値が減少する場合を紹介しているが、このようなグラフは製造プロセスの特性により、上昇カーブになる場合もありうるが、電圧依存性の一次係数をα、二次係数をβとした一般式では、
Ｃ（Ｖｃ）＝Ｃ（１＋αＶｃ＋βＶｃ2 ＋・・・）
と表現され、α＞０の場合が上昇カーブを示し、α＜０の場合が下降カーブを示すことになる。
【００３０】
最近の微細化プロセスでは、上記の説明からも明らかなように、一次係数αが従来プロセスに比べて非常に大きくなり、二次係数βの数十倍〜数百倍程度となり、支配的要因となっている。従って、以下では、説明の簡略化を目的に一次項までの近似式を用いて説明するが、これは実用面から考えても十分妥当な近似である。
【００３１】
まず、図６及び図７にて説明した反転アンプを使用した通常の全差動回路では、動作クロックＣＫの正相と逆相にて成立する１サイクル動作により、第１及び第２サンプリングキャパシタ２７、２８にてサンプリングされて各インテグレータキャパシタ２５、２６へ転送される電荷量Ｑ１、Ｑ２は、次式となる。
Ｑ１＝（ＶＩＮ+ ）・Ｃs ＝（ＶＩＮ+ ）・Ｃs 0 （１＋αＶｃ）
Ｑ２＝（ＶＩＮ- ）・Ｃs ＝（ＶＩＮ- ）・Ｃs 0 （１＋αＶｃ）
ここで、Ｖｃの値は入力側の第１ポリシリコン電極を基準としているので、電荷量Ｑ１、Ｑ２は、次式のようになる。
【００３２】
Ｑ１＝（ＶＩＮ+ ）・Ｃs 0 （１＋α（−ＶＩＮ+ ））
Ｑ２＝（ＶＩＮ- ）・Ｃs 0 （１＋α（−ＶＩＮ- ））
ここで、ＶＩＮ- ＝−ＶＩＮ+ であるから、電荷量Ｑ２は、次式となる。
Ｑ２＝−（ＶＩＮ+ ）・Ｃs 0 （１＋α（ＶＩＮ+ ））
従って、全差動信号として寄与する転送電荷量は、次のようになる。
【００３３】
Ｑ１−Ｑ２＝（ＶＩＮ+ ）・Ｃs 0 （１＋α（−ＶＩＮ+ ）＋１＋α（ＶＩＮ+ ））＝２・（ＶＩＮ+ ）・Ｃs 0 
この結果、電圧依存性の一次係数αは完全に削除されることになる。
しかしながら、図９にて説明したディファレンシャルサンプリング方式では、動作クロックの１サイクルにて転送される電荷量は、第１サンプリングキャパシタ２７では上記と同様、以下のようになる。
【００３４】
0003795338.tif 000002
一方、第２サンプリングキャパシタ２８からの転送電荷量は、以下のようになる。
0003795338.tif 000003
従って、全差動信号として寄与する転送電荷量は、次のようになる。
【００３５】
Ｑ１−Ｑ２＝（ＶＩＮ+ ）・Ｃs 0 （１−α（ＶＩＮ+ ）＋１−α（ＶＩＮ+ ））＝（ＶＩＮ+ ）・Ｃs 0 ・（２−２α（ＶＩＮ+ ））＝２・（ＶＩＮ+ ）・Ｃs 0 −２α（ＶＩＮ+ ）2 ・Ｃs 0 
従って、電圧依存性一次係数αの項が第２項として残り、これがサンプリング誤差成分となる。入力信号として、周波数ωで振幅がA なる正弦波を考えた場合、ＶＩＮ+ ＝Ａsin （ωｔ）であり、上記の第２項は、次のようになる。
【００３６】
0003795338.tif 000004
上式はｃｏｓ（２ωt ）を含むので、入力信号の２倍の周波数成分、すなわち２次高調波歪み成分が生成されることになる。この２次高調波歪み成分を、入力信号に対する本来のサンプリング電荷量で正規化すれば、αＡ／２となり、Ａ＝１Ｖにてαが１００ｐｐｍ／Ｖ以下であれば２次高調波歪みは−８６ｄＢ程度が得られる。
【００３７】
【発明が解決しようとする課題】
しかし、近年の半導体集積回路の微細化プロセスでは、αが数百ｐｐｍ／Ｖから１０００ｐｐｍ／Ｖ程度にまで増加している場合が多く、仮に１０００ｐｐｍ／Ｖの場合には、２次高調波歪みは−６６ｄＢ程度まで増加することになる。
オーディオに使用されるＡ／Ｄコンバータを始めとする各種のアナログＩＣでは、入力信号に対する高調波歪み成分の許容レベルは−８０ｄＢ以下が最低限のレベルであることが近年において通常であり、上記の−６６ｄＢ程度の高調波歪みは使用に適さないアナログ特性レベルである。
【００３８】
そこで、本発明の第１の目的は、上記の点に鑑み、半導体基板上に構成されるキャパシタの容量値の電圧依存性に起因するサンプリング誤差を低減して２次高調波成分の発生を抑制できるようにした全差動型サンプリング回路を提供することにある。
本発明の第２の目的は、上記の全差動サンプリング回路を含むことにより、低コスト化と高精度化を実現可能できる、デルタシグマ型変調器、Ａ／Ｄコンバータ、およびスイッチトキャパシタフィルタ回路を提供することにある。
【００３９】
【課題を解決するための手段】
上記課題を解決し、本発明の第１の目的を達成するために、請求項１から請求項４に記載の各発明は、以下のように構成した。
請求項１に記載の発明は、半導体基板上に形成される上下２層の電極とその電極間の誘電体膜とにより構成される第１および第２のサンプリングキャパシタと、前記第１のサンプリングキャパシタの充放電を行う第１のスイッチ群と、前記第２のサンプリングキャパシタの充放電を行う第２のスイッチ群と、負入力端子と正出力端子との間に第１の積分キャパシタを接続するとともに、正入力端子と負出力端子との間に第２の積分キャパシタを接続する全差動オペアンプとを備え、前記第１のスイッチ群は、前記第１のサンプリングキャパシタを、第１のタイミングでは第１の入力端子と接地との間に接続し、第２のタイミングでは第２の入力端子と前記全差動オペアンプの負入力端子との間に接続するようになっており、前記第２のスイッチ群は、前記第２のサンプリングキャパシタを、前記第１のタイミングでは前記第２の入力端子と接地との間に接続し、前記第２のタイミングでは前記第１の入力端子と前記全差動オペアンプの正入力端子との間に接続するようになっており、さらに、前記第１のサンプリングキャパシタと前記第２のサンプリングキャパシタの接続方向を、互いに逆になるようにし、前記正出力端子と前記負出力端子から全差動出力を取り出すときに、前記第１及び第２のサンプリングキャパシタの電圧依存性の１次係数に係る誤差をキャンセルすることを特徴とする。
【００４０】
請求項２に記載の発明は、半導体基板上に形成される上下２層の電極とその電極間の誘電体膜とにより構成される第１および第２のサンプリングキャパシタと、前記第１のサンプリングキャパシタの充放電を行う第１から第４の各スイッチと、前記第２のサンプリングキャパシタの充放電を行う第５から第８の各スイッチと、負入力端子と正出力端子との間に第１の積分キャパシタを接続するとともに、正入力端子と負出力端子との間に第２の積分キャパシタを接続する全差動オペアンプとを備え、前記第１のサンプリングキャパシタの一方の電極を、前記第１のスイッチを介して第１の入力端子に接続するとともに前記第３のスイッチを介して第２の入力端子に接続し、かつ、前記第１のサンプリングキャパシタの他方の電極を、前記第２のスイッチを介して接地するとともに前記第４のスイッチを介して前記全差動オペアンプの一方の入力端子に接続し、さらに、前記第２のサンプリングキャパシタの一方の電極を、前記第５のスイッチを介して前記第２の入力端子に接続するとともに前記第７のスイッチを介して第１の入力端子に接続し、かつ、前記第２のサンプリングキャパシタの他方の電極を、前記第６のスイッチを介して接地するとともに前記第８のスイッチを介して前記全差動オペアンプの他方の入力端子に接続し、かつ、前記第１のサンプリングキャパシタと前記第２のサンプリングキャパシタにおける前記各接続は、前記両サンプリングキャパシタの接続方向が互いに逆方向になるようにし、前記正出力端子と前記負出力端子から全差動出力を取り出すときに、前記第１及び第２のサンプリングキャパシタの電圧依存性の１次係数に係る誤差をキャンセルすることを特徴とする。
【００４１】
請求項３に記載の発明は、請求項１または請求項２に記載の全差動型サンプリング回路において、前記第１および第２の積分キャパシタは、半導体基板上に形成される上下２層の電極とその電極間の誘電体膜とにより構成され、前記第１の積分キャパシタと第２の積分キャパシタとは、その同一の電極が前記全差動オペアンプの対応する入力端子側にそれぞれ接続されていることを特徴とするものである。
【００４２】
すなわち、第１の積分キャパシタの上側電極が差動オペアンプの負入力端子に接続される場合には、第２の積分キャパシタの上側電極も差動オペアンプの正入力端子に接続され、第１の積分キャパシタの下側電極が差動オペアンプの負入力端子に接続される場合には、第２の積分キャパシタの下側電極も差動オペアンプの正入力端子に接続される。
【００４３】
請求項４に記載の発明は、請求項１乃至請求項３のいずれかに記載の全差動型サンプリング回路において、前記全差動オペアンプは、正負のフィードバックパスを含み、前記正負のフィードバックパスは、半導体基板上に形成される上下２層の電極とその電極間の誘電体膜とにより構成される第１の帰還キャパシタと第２の帰還キャパシタとを少なくとも含み、かつ、前記第１の帰還キャパシタと前記第２の帰還キャパシタの接続方向が同一であることを特徴とするものである。
【００４４】
すなわち、第１の帰還キャパシタの上層電極側が全差動オペアンプの負入力端子に接続される場合には、第２の帰還キャパシタの上層電極側も全差動オペアンプの正入力端子側に接続され、第１の帰還キャパシタの下層電極側が全差動オペアンプの負入力端子に接続される場合には、第２の帰還キャパシタの下層電極側も全差動オペアンプの正入力端子側に接続される。
【００４５】
このように、請求項１〜請求項４に記載の各発明では、第１および第２のサンプリングキャパシタとが、半導体基板上に形成される上下２層の電極とその電極間の誘電体膜とにより構成するとともに、その接続方向が互いに逆になるようにした。
このため、請求項１〜請求項４に記載の各発明によれば、半導体基板上に形成されるキャパシタの容量値の電圧係数に依存して発生していた従来の２次高調波歪みを排除でき、高性能化を実現できる。
【００４６】
また、請求項１〜請求項４に記載の各発明では、反転アンプが不要であっても、シングルエンド入力信号から全差動のサンプリングができる構成のため、反転アンプの省略に伴う製作コストの低減化を実現できる。
本発明の第２の目的を達成するために、請求項５〜請求項７に記載の各発明は、以下のように構成した。
【００４７】
請求項５に記載の発明は、デルタシグマ型変調器において、前記請求項１乃至請求項４のいずれかに記載の全差動型サンプリング回路を、前記デルタシグマ型変調器におけるサンプルホールド機能及び初段の積分機能として使用するようにしたことを特徴とするものである。
請求項６に記載の発明は、前記請求項５に記載の全差動型デルタシグマ型変調器と、デジタルデシメーションフィルタと、により構成するようにしたことを特徴とするものである。
【００４８】
請求項７に記載の発明は、スイッチトキャパシタフィルタ回路において、
前記請求項１乃至請求項４のいずれかに記載の全差動型サンプリング回路を、初段の回路として配置したことを特徴とするものである。
このように、請求項５〜請求項７に記載の各発明によれば、本発明にかかる全差動型サンプリング回路を含むようにしたので、低コスト化と高精度化を実現できる。
【００４９】
【発明の実施の形態】
以下、本発明の好適な実施形態について、図面を参照しつつ説明する。
本発明の第１実施形態の構成について、図１を参照して説明する。
この第１実施形態は、シングルエンド入力信号を反転アンプを使用せずに動作クロックの１サイクル毎に差動的なサンプリングをして全差動積分していくためのシングルエンド入力差動型サンプリング方式の全差動型積分器である。
【００５０】
この第１実施形態に係る全差動型積分器は、図１に示すように、第１サンプリングキャパシタ２７および第２サンプリングキャパシタ２８と、第１サンプリングキャパシタ２７の充放電を行う４つのスイッチ３１、３２、３３’、３４と、第２サンプリングキャパシタ２８の充放電を行う４つのスイッチ４１、４２、４３’、４４と、第１積分キャパシタ２５および第２積分キャパシタ２６を含む全差動オペアンプ２０とを備え、第２サンプリングキャパシタ２８の上層電極２８ｂと下層電極２８ａの接続の方向（状態）が、第１のサンプリングキャパシタ２７の場合とは逆方向になるようにしたことを特徴とするものである。
【００５１】
このように、この第１実施形態に係る全差動型積分器は、図９に示す従来回路と共通部分を有し、その大きな差異は、第２サンプリングキャパシタ２８の上層電極２８ｂと下層電極２８ａの接続の方向を、第１のサンプリングキャパシタ２７の場合とは逆方向になるようにした点などである。従って、以下の構成の説明では、従来回路と同一の構成要素には同一符号を付し、その差異について主に説明する。
【００５２】
すなわち、図１に示すように、第１サンプリングキャパシタ２７の下層電極２７ａは、第１のスイッチであるスイッチ３１を介して入力端子３に接続されるとともに、第３のスイッチであるスイッチ３３’を介して入力端子９に接続されている。また、第１サンプリングキャパシタ２７の上層電極２７ｂは、第２のスイッチであるスイッチ３２を介して接地されるとともに、第４のスイッチであるスイッチ３４を介して全差動オペアンプ２０の負入力端子２１に接続されている。
【００５３】
さらに、第２サンプリングキャパシタ２８の上層電極２８ｂは、第５のスイッチであるスイッチ４１を介して入力端子９に接続されるとともに、第７のスイッチであるスイッチ４３’を介して入力端子３に接続されている。また、第２サンプリングキャパシタ２８の下層電極２８ａは、第６のスイッチであるスイッチ４２を介して接地されるとともに、第８のスイッチであるスイッチ４４を介して全差動オペアンプ２０の正入力端子２２に接続されている。
【００５４】
ここで、スイッチ３１、３２、３３’、３４と、スイッチ４１、４２、４３’、４４とは、動作クロックにより開閉制御が行われるようになっている。例えば、その動作クロックが正相（φ＝Ｈ、φＢ＝Ｌ）のときには、スイッチ３１、３２、４１、４２がＯＮになるとともに、スイッチ３３’、３４、４３’、４４がＯＦＦになり、その動作クロックが逆相（φ＝Ｌ、φＢ＝Ｈ）のときにはその逆の動作をするようになっている。
【００５５】
第１積分キャパシタ２５は、その上側電極２５ｂと下側電極２５ａとが、全差動オペアンプ２０の負の入力端子２１と正の出力端子２３とにそれぞれ接続されている。また、第２積分キャパシタ２６は、その上側電極２６ｂと下側電極２６ａとが、全差動オペアンプ２０の正の入力端子２２と負の出力端子２４とにそれぞれ接続されている。従って、第１積分キャパシタ２５と第２積分キャパシタ２６とは、同一の接続方向になるように設けられている。
【００５６】
次に、このような構成からなる第１実施形態に係る全差動型積分器が、従来の方式で問題となるキャパシタの電圧依存性の一次係数αが全差動サンプリング信号としてキャンセルされ、入力信号に対する２次高調波歪みを低減可能であることを説明する。
いま、動作クロックが正相（φ＝Ｈ、φＢ＝Ｌ）の場合には、スイッチ３１、３２、４１、４２がＯＮになるとともに、スイッチ３３’、３４、４３’、４４がＯＦＦになる。
【００５７】
このため、第１サンプリングキャパシタ２７の下層電極２７ａが、スイッチ３１を介して入力端子３に接続され、その上層電極２７ｂがスイッチ３２を介して動作コモン電位（アナロググランド）に接続される。また、第２サンプリングキャパシタ２８の上層電極２８ｂが、スイッチ４１を介して入力端子９に接続され、その下層電極２８ａがスイッチ４２を介して動作コモン電位に接続される。
【００５８】
なお、入力端子９は、入力信号の動作基準電圧であるアナロググランドに接続されている。
この結果、入力端子３に入力信号（正信号電位）ＶＩＮ+ が供給されている場合には、第１サンプリングキャパシタ２７の下層電極２７ａには、次のような電荷Ｑ１が蓄積される。
【００５９】
Ｑ１＝（ＶＩＮ+ ）・Ｃs ＝（ＶＩＮ+ ）・Ｃs0（１＋αＶc ）
また、第１サンプリングキャパシタ２７の上層電極２７ｂには、相対電荷として、Ｑ１’＝−Ｑ１が蓄積される。一方、第２サンプリングキャパシタ２８の上層電極２８ｂでの蓄積電荷Ｑ２と、その下層電極２８ａでの蓄積電荷Ｑ２’とは、共に放電されるので、Ｑ２＝Ｑ２’＝０となる。
【００６０】
従って、第１サンプリングキャパシタ２７は入力信号ＶＩＮ+ をサンプリングし、第２サンプリングキャパシタ２８は放電状態となる。
なお、キャパシタの電圧依存性については、上述のように、一次係数をαとして一次項までの近似式を使用し、Ｖc を下層電極である第１ポリシリコンを基準に上層電極である第２ポリシリコンの電位として定義したものであるので、Ｖc ＝−ＶＩＮ+ を上式に代入すると、次式が得られる。
【００６１】
Ｑ１＝（ＶＩＮ+ ）・Ｃs0（１＋α（−ＶＩＮ+ ））
次に、動作クロックが逆相（φ＝Ｌ、φＢ＝Ｈ）の場合には、スイッチ３１、３２、４１、４２がＯＦＦになるとともに、スイッチ３３’、３４、４３’、４４がＯＮになる。
このため、第１サンプリングキャパシタ２７の下層電極２７ａが、スイッチ３３’を介して動作コモン電位に接続され、その上層電極２７ｂがスイッチ３４を介して全差動オペアンプ２０の負の入力端子２１に接続される。また、第２サンプリングキャパシタ２８の上層電極２８ｂが、スイッチ４３’を介して入力端子３に接続され、その下層電極２８ａがスイッチ４４を介して全差動オペアンプ２０の正の入力端子２２に接続される。
【００６２】
この結果、第１サンプリングキャパシタ２７に蓄積されていた電荷Ｑ１’は、第１積分キャパシタ２５の上側電極２５ｂに移動し、その下側電極２５ａには、−Ｑ１’＝Ｑ１なる電荷が集められ、正側の出力端子１１の電位ＶＯＵＴ+ は、次のようになる。
ＶＯＵＴ+ ＝−Ｑ１’／Ｃi ＝Ｑ１／Ｃi
一方、動作クロックが正相の際に放電されていた第２サンプリングキャパシタ２８では、その上層電極２８ｂには、次のような電荷Ｑ２が集められる。
【００６３】
Ｑ２＝（ＶＩＮ+ ）・Ｃs ＝（ＶＩＮ+ ）・Ｃs0（１＋αＶc ）
このため、第２サンプリングキャパシタ２８の下層電極２８ａには、相対電荷として、Ｑ２’＝−Ｑ２なる電荷が、第２積分キャパシタ２６の上層電極２６ｂから供給される。
その結果、第２積分キャパシタ２６では、上層電極２６ｂ側には電荷−Ｑ２’が集まり、その下側電極２６ａ側にはＱ２’＝−Ｑ２なる電荷が集められ、負側の出力端子１１の電位ＶＯＵＴ- は、次のようになる。
【００６４】
ＶＯＵＴ- ＝Ｑ２’／Ｃi ＝−Ｑ２／Ｃi
従って、その全差動出力ＶＯＵＴdiffは、次のようになる。
ＶＯＵＴdiff＝（ＶＯＵＴ+ ）−（ＶＯＵＴ- ）＝（Ｑ１＋Ｑ２）／Ｃi
上式からわかるように、１動作サイクル毎の全差動電荷転送量は、Ｑ１＋Ｑ２となる。
【００６５】
ここで、第２サンプリングキャパシタ２８に加わる電位は、第１サンプリングキャパシタ２７とは逆方向に接続されて上層電極２８ｂがＶＩＮ+ となり、下層電極２８ａがアナロググランドとなるため、Ｖc ＝ＶＩＮ+ となり、その上層電極２８ａの電荷Ｑ２は、次式となる。
Ｑ２＝（ＶＩＮ+ ）・Ｃs0（１＋α（ＶＩＮ+ ））
従って、この第１実施形態における全差動サンプル／ホールド機能としての１サイクル毎の全差動電荷転送量Ｑ１＋Ｑ２は、次式のようになる。
【００６６】
Ｑ１＋Ｑ２＝（ＶＩＮ+ ）・Ｃs0（１＋α（−ＶＩＮ+ ）＋１＋α（ＶＩＮ+ ））＝（ＶＩＮ+ ）・Ｃs0・２
上式からわかるように、電圧依存性の一次係数αが、完全にキャンセルされることになる。従って、第１実施形態によれば、従来技術で２次高調波発生の主因として問題となっていたサンプリングキャパシタの電圧依存性によるサンプリング誤差が発生しない全差動サンプリング回路を提供できる。
【００６７】
次に、第１積分キャパシタ２５および第２積分キャパシタ２６における電圧依存性の影響について、以下に説明する。
この第１実施形態では、第１積分キャパシタ２５および第２積分キャパシタ２６の各電極が同一方向に接続されているので（図１参照）、第１積分キャパシタ２５と第２積分キャパシタ２６の各印加電極Ｖc1、Ｖc2は、次のようになる。
【００６８】
Ｖc1＝−ＶＯＵＴ+ 
Ｖc2＝−ＶＯＵＴ- 
また、印加電圧Ｖc ＝０のときの基準容量値をＣi0とした場合の各容量値Ｃi1、Ｃi2は、次のようになる。
Ｃi1＝Ｃi0（１−α（ＶＯＵＴ+ ））
Ｃi2＝Ｃi0（１−α（ＶＯＵＴ- ））
これらＣi1、Ｃi2を、上述の出力端子の各電位ＶＯＵＴ+ 、ＶＯＵＴ- の式に代入し、α≪１の場合の近似式、すなわち、
１／（１−αＶc ）＝（１＋αＶc ）／（（１−（αＶc ）2 ）≒１＋αＶc 
を用いると、各電位ＶＯＵＴ+ 、ＶＯＵＴ- は次のようになる。
【００６９】
0003795338.tif 000005
ここで、ＶＯＵＴ- ＝−ＶＯＵＴ+ であるので、出力端子１２の電位ＶＯＵＴ- は次のようになる。
【００７０】
ＶＯＵＴ- ＝−（ＶＩＮ+ ）・Ｃs0（１＋α（ＶＩＮ+ ））・（１−α（ＶＯＵＴ+ ））／Ｃi0
従って、全差動出力ＶＯＵＴdiffは、次のようになる。
ＶＯＵＴdiff＝（ＶＯＵＴ+ ）−（ＶＯＵＴ- ）≒（ＶＩＮ+ ）・Ｃs0（２−２α2 （ＶＩＮ+ ）（ＶＯＵＴ+ ））／Ｃi0
上式からわかるように、αの１次項は相互にキャンセルされて、２次項のみが残る。αは１０００ｐｐｍ／Ｖ程度であるので、α2 は１ｐｐｍ／Ｖ2 程度に十分に小さく無視できる値である。従って、全差動出力ＶＯＵＴdiffは、次のようになる。
【００７１】
ＶＯＵＴdiff＝２（ＶＩＮ+ ）・Ｃs0／Ｃi0
上式からわかるように、この第１実施形態によれば、キャパシタの電圧依存性が十分に無視できるまでキャンセルされ、２次高調波歪みのない高精度なサンプル／ホールド機能と全差動の積分機能が実現できる。
なお、以上説明した第１実施形態では、説明を簡単にするために、両サンプリングキャパシタ２７、２８の接続方法および両入力端子３、９に入力される入力信号を１種類に限定して説明したが、本発明は上記に限定されない。
【００７２】
すなわち、第１サンプリングキャパシタ２７の上層電極２７ｂを入力端子３側に接続し、第２サンプリングキャパシタ２８の下層電極２８ａを入力端子９側に接続する場合には、上記の第１実施形態と同じく両サンプリングキャパシタ２７、２８の接続方法を相対的に逆方向に接続したものとなり、上記と同様の結果を得ることができる。
【００７３】
また、用途によっては、図１の入力端子９からシングルエンド入力信号を供給し、入力端子ＰＩＮをアナロググランドに固定することも可能である。
さらに、両積分キャパシタ２５、２６については、上記のように両者の相対方向が同一であれば良い。従って、第１積分キャパシタ２５の下側電極２５ａが全差動オペアンプ２０の負の入力端子２１側に接続されるとともにその上側電極２５ｂがその正の出力端子２３側に接続され、第２積分キャパシタ２６の下側電極２６ａが全差動オペアンプ２０の正の入力端子２２側に接続されるとともにその上側電極２６ｂがその負の出力端子２４側に接続される場合であっても、上記と同一の効果を得ることができる。
【００７４】
次に、本発明の第２実施形態として、シングルエンド入力用全差動サンプリング方式を初段のサンプル／ホールド機能として使用する全差動スイッチトキャパシタフィルタ回路について、図面を参照して説明する。
スイッチトキャパシタフィルタ回路は、一般的に、１次ないし２次構成のフィルタ段を複数作って縦続接続して構成し、これらを全差動回路で構成する場合には、最初の連続時間系信号の取り込み、すなわちサンプル／ホールド回路以外は全て全差動化されたサンプリング値として全差動スイッチトキャパシタ回路で扱える。
【００７５】
従って、最初のフィルタ段におけるシングルエンド入力から全差動サンプリング値への変換時に、本発明にかかる方法を適用して高精度のサンプリングをするだけで所望の目的を達成できる。
すなわち、後段に関しては、全差動信号化されたサンプリング値をサンプリングして処理していくものであり、従来技術での全差動信号を扱う場合と同様に、キャパシタの電圧依存性の係数αの影響を相補的にキャンセルした全差動信号処理が可能である。
【００７６】
従って、この第２実施形態では、シングルエンド入力信号を差動サプリングする初段にてスイッチトキャパシタ・フィードバックパスが存在する場合の構成について、図２を参照して説明する。
この第２実施形態は、説明を簡略化するために、図１に示す全差動型積分器に対して全差動フィードバックパスを追加することで１次ローパスフィルタを構成するようにしたものである。従って、以下の構成の説明では、図１の全差動型積分器と同一の構成要素には同一符号を付し、その追加された全差動フィードバックパスにかかる部分の構成について主に説明する。
【００７７】
すなわち、この第２実施形態では、図２に示すように、容量値Ｃｆからなる第１帰還キャパシタ５１および４個のスイッチ５２〜５５からなる正信号フィードバックパスと、容量値Ｃｆからなる第２の帰還キャパシタ６１および４個のスイッチ６２〜６５からなる負信号フィードバックパスとが追加されている。
帰還キャパシタ５１、６１は、その上下層の電極の向きが相対的に等しく配置されていることを特徴とし、この例では、全差動オペアンプ２０の出力端子２３、２４側を各下層電極５１ａ、６１ａとし、全差動オペアンプ２０の入力端子２１、２２側を各上層電極５１ｂ、６１ｂとしている。
【００７８】
すなわち、第１帰還キャパシタ５１は、その下層電極５１ａがスイッチ５４を介して全差動オペアンプ２０の正の出力端子２３に接続されるとともに、その上層電極５１ｂがスイッチ５５を介して全差動オペアンプ２０の負の入力端子２１に接続されている。同様に、第２帰還キャパシタ６１は、その下層電極６１ａがスイッチ６４を介して全差動オペアンプ２０の負の出力端子２４に接続されるとともに、その上層電極６１ｂがスイッチ６５を介して全差動オペアンプ２０の正の入力端子２２に接続されている。
【００７９】
ここで、スイッチ５２〜５５と、スイッチ６２〜６５とは、動作クロックにより開閉制御が行われるようになっている。例えば、その動作クロックが正相（φ＝Ｈ、φＢ＝Ｌ）のときには、スイッチ５２、５３、６２、６３がＯＮになるとともに、スイッチ５４、５５、６４、６５がＯＦＦになり、その動作クロックが逆相（φ＝Ｌ、φＢ＝Ｈ）のときにはその逆の動作をするようになっている。
【００８０】
次に、このような構成からなる第２実施形態に係る全差動スイッチトキャパシタ回路のうち、正信号フィードバックパスと負信号フィードバックパスの動作について説明する。
いま、動作クロックが正相（φ＝Ｈ、φＢ＝Ｌ）の場合には、スイッチ５２、５３、６２、６３がＯＮになるとともに、スイッチ５４、５５、６４、６５がＯＦＦになる。
【００８１】
このため、第１帰還キャパシタ５１の下層電極５１ａと上層電極５１ｂは、共にアナロググランドに接続されて放電状態になるとともに、第２帰還キャパシタ６１の下層電極６１ａと上層電極６１ｂは、共にアナロググランドに接続されて放電状態になる。
一方、動作クロックが逆相（φ＝Ｌ、φＢ＝Ｈ）の場合には、スイッチ５２、５３、６２、６３がＯＦＦになるとともに、スイッチ５４、５５、６４、６５がＯＮになる。
【００８２】
このため、第１帰還キャパシタ５１は、その下層電極５１ａがスイッチ５４を介して全差動オペアンプ２０の正の出力端子２３に接続されるとともに、その上層電極５１ｂがスイッチ５５を介して全差動オペアンプ２０の負の入力端子２１に接続される。また、第２帰還キャパシタ６１は、その下層電極６１ａがスイッチ６４を介して全差動オペアンプ２０の負の出力端子２４に接続されるとともに、その上層電極６１ｂがスイッチ６５を介して全差動オペアンプ２０の正の入力端子２２に接続される。
【００８３】
従って、第１帰還キャパシタ５１の下層電極５１ａには、以下のような電荷  Ｑ３が吸収される。
0003795338.tif 000006
また、第１帰還キャパシタ５１の上層電極５１ｂには、相対電荷−Ｑ３が全差動オペアンプ２０の負の入力端子２１から吸収される。これらの吸収された電荷は、次の動作クロックの正相のときにアナロググランドに放電される。
【００８４】
すなわち、これは、第１積分キャパシタ２５における蓄積電荷量からＱ３なる電荷量を減算することに相当し、１動作サイクル毎に、以下のような出力電位変化が実施される。
Δ（ＶＯＵＴ+ ）＝−Ｑ３／Ｃｉ
同様に、第２帰還キャパシタ６１の下層電極６１ａには、以下のような電荷  Ｑ４が吸収される。
【００８５】
0003795338.tif 000007
また、第２帰還キャパシタ６１の上層電極６１ｂには、相対電荷−Ｑ４が全差動オペアンプ２０の正の入力端子２２から吸収される。これらの吸収された電荷は、次の動作クロックの正相のときにアナロググランドに放電される。
【００８６】
すなわち、これは、第２積分キャパシタ２６における蓄積電荷量からＱ４なる電荷量を減算することに相当し、１動作サイクル毎に、以下のような出力電位変化が実施される。
Δ（ＶＯＵＴ- ）＝−Ｑ４／Ｃｉ
ここで、ＶＯＵＴ- ＝−ＶＯＵＴ+ であるので、上記の電荷Ｑ４は以下のようになる。
【００８７】
Ｑ４＝−（ＶＯＵＴ+ ）・Ｃf0・（１＋α（ＶＯＵＴ+ ））
従って、１動作サイクルにおいて本フィードバックパスが実施する全差動信号としての減算電荷量Ｑ３−Ｑ４は、以下のようになる。
Ｑ３−Ｑ４＝（ＶＯＵＴ+ ）・Ｃf0・２
このため、全差動出力信号レベル変化は、次のようになる。
【００８８】
Δ（ＶＯＵＴdiff）＝−（Ｑ３−Ｑ４）／Ｃｉ＝−２（ＶＯＵＴ+ ）・Ｃf0／Ｃｉ
従って、電圧依存性の１次係数αの項は全差動信号として相補的にキャンセルされ、正確なフィードバックパスが実現可能である。
なお、両サンプリングキャパシタ２７、２８に関する動作、および両積分キャパシタ２５、２６における電圧依存性に関しては上記の通りであるので、その説明は省略する。
【００８９】
従って、この第２実施形態によれば、シングルエンド入力信号に対して反転アンプが不要であり、しかも２次高調波歪みの原因となるキャパシタの電圧依存性１次係数の影響が排除された高精度のスイッチトキャパシタフィルタ回路の実現が可能である。
次に、本発明をオーバーサンプリング・デルタシグマ型Ａ／Ｄコンバータに適用した場合の第３実施形態について説明する。
【００９０】
オーバーサンプリング・デルタシグマ型Ａ／Ｄコンバータとは、高オーバーサンプリング比にて量子化ノイズを目的帯域外である高周波数域にシフトさせる少ビット（ｂｉｔ）数のＡ／Ｄ変換を行うデルタシグマ変調器と、その変調器からの出力である高サンプリング周波数、少数ビットデータをデジタルデシメーションフィルタ（周波数間引きフィルタ）を通して高周波数域ノイズを削除しながら低サンプリング周波数へデシメーション（周波数間引き）して、多ビットのＰＣＭデータに変換する方式のＡ／Ｄコンバータである。
【００９１】
変調方式としては、各種のものが提案されているが、全ての方式に共通するのは、入力アナログ信号をサンプリングする初段に対して、上記の少数ビット出力をＤ／Ａ変換してフィードバックすることである。
次に、そのデルタシグマ変調器の具体例として、４次１ビットデルタシグマ変調器の概略を図３に示し、図４はこれを正および負の全差動信号入力を前提とした従来型の全差動スイッチトキャパシタ回路で表現したものである。
【００９２】
このデルタシグマ変調器は、図３に示すように、離散値系の積分器１０１〜１０４と、重み係数がａ１〜ａ４の係数器１０５〜１０８と、重み係数がｂ０の係数器１０９と、加算器１１０〜１１２と、１ビット量子化器１１３とを備えたものである。
そして、このデルタシグマ変調器は、４個の積分器１０１〜１０４を図示のように縦続接続し、その各積分器１０１〜１０４の各出力に、係数器１０５〜１０８の各重み係数ａ１〜ａ４を乗じて加算器１１２で加算して出力する構成により、４次ループフィルタを形成している。また、その加算器１１２の出力を１ビット量子化器１１３で１ビット量子化し、その１ビット出力を正または負のフルスケール値としてＤ／Ａ変換し、入力Ｘを取り込む初段の加算器１１０へ１動作サイクル遅れでフィードバックするように構成されている。
【００９３】
ここで、変調器の出力Ｙは１ビットであるので、Ｙ＝１の場合には正のフルスケール値出力を意味し、初段へは負のフルスケール値がフィードバック供給され、Ｙ＝０の場合には負のフルスケール値出力を意味し、初段へは正のフルスケール値がフィードバック供給されるものである。
図４について説明すると、複数の積分器１０１〜１０４は、図７の積分器の相当するものであるので、初段の積分器１０１のみに符号を付し、２〜４段目の積分器１０２〜１０４は詳細な符号は省略している。また、初段の積分器１０１は、後述するようなフルスケール値・フィードバックパス１１４を含んでいる。
【００９４】
ところで、図３において、４次ループフィルタの伝達関数をＨ（ｚ）、１ビット量子化器にて付加される量子化ノイズＱｎ（ｚ）とすれば、出力Ｙ（ｚ）は次のようになる。
Ｙ（ｚ）＝（Ｘ（ｚ）−Ｙ（ｚ-1））・Ｈ（ｚ）＋Ｑｎ（ｚ）
従って、上式は次のようになる。
【００９５】
（１＋ｚ-1・Ｈ（ｚ））・Ｙ（ｚ）＝Ｘ（ｚ）・Ｈ（ｚ）＋Ｑｎ（ｚ）
ここで、ｚ＝１近傍の低周波数域では、Ｈ（ｚ）は４次積分特性であって、Ｈ（ｚ）≫１であるので、Ｙ（ｚ）は次のように近似できる。
Ｙ（ｚ）≒Ｘ（ｚ）＋Ｑｎ（ｚ）／Ｈ（ｚ）
従って、量子化ノイズＱｎ（ｚ）は１／Ｈ（ｚ）なる特性でノイズシェーピングされる。
【００９６】
すなわち、１ビット量子化により加えられた量子化ノイズの殆どは高周波数域に分布し、目的の信号帯域である低周波数域での量子化ノイズ分布が非常に低いものが構成可能である。しかも、高周波数域に分布する量子化ノイズは、後段のデジタルデシメーションフィルタによりほぼ完全に削除可能である。
従って、オーバーサンプリング比を例えば６４倍程度にとることで、量子化ノイズに関してはＳ／Ｎ比を１００ｄＢ以上のＡ／Ｄコンバータが理論上は容易に作れることになる。
【００９７】
ところが、実際のＬＳＩでは、上記量子化ノイズ以外に、オペアンプを始めとした各種アナログ素子に起因するノイズやスイッチトキャパシタ回路のＣ／ｋＴノイズや各種デジタルノイズの混入などが発生し、上記の量子化ノイズに付加されるため、ＴＨＤ（全高調波歪み）が−８０ｄＢ以下で、Ｓ／Ｎ比が９０ｄＢ以上のオーディオ用Ａ／Ｄコンバータを作るのは容易ではない。
【００９８】
しかし、デジタルシグマ方式の特徴として系全体の閉ループを組む構成であることを考慮すれば、入力信号を供給するバッファからサンプル／ホールド機能とフルスケール値フィードバックを実施するための初段の積分器までの回路が、全体のアナログ特性を支配的に決定するものであると理解される。
従って、本発明にかかるシングルエンド入力対応の全差動サンプル／ホールド手法を初段の積分器に適用することは、上記の各実施形態の説明でも明らかのように、余分な反転アンプを不要として、２次高調波歪みが軽減された高精度のＡ／Ｄ変換器を低コストで提供できる。
【００９９】
そこで、本発明を適用したシングルエンド入力対応の全差動デルタシグマ型変調器の構成例について、図５に示す。
この変調器は、図５に示すように、初段の積分器１２１の他に２段目から４段目までの積分器１２２〜１２４や１ビット量子化器１１３を含み、初段の積分器１２１は、図１に示す積分器に正および負のフルスケール値を１ビットデータに応じてフィードバックするための正負のフルスケール値・フィードバックパスを追加し、２段目〜４段目の積分器１２２〜１２４は、図７に示す通常の全差動スイッチトキャパシタ型積分器と基本的に同様に構成するものである。
【０１００】
正のフルスケール値・フィードバックパスは、容量値がＣｒからなる第１レファレンス・キャパシタ７１や、スイッチ７２〜７５などから構成される。また、負のフルスケール値・フィードバックパスは、容量値がＣｒからなる第２レファレンス・キャパシタ８１や、スイッチ８２、８３、８５などから構成される。そして、１ビット量子化器１１３から出力される１ビットデータの値に応じて電荷伝送の経路を切り換えるためのパス選択スイッチＰ１、Ｐ２、Ｎ１、Ｎ２を含んでいる。また、スイッチ７２の一端とスイッチ８２の一端とには、直流の電源が接続されている。
【０１０１】
ここで、スイッチ７２〜７５とスイッチ８２、８３、８５とは、動作クロックに応じて後述のように開閉するようになっている。また、スイッチＰ１、Ｐ２、Ｎ１、Ｎ２は、１ビット量子化器１１３から出力される１ビットデータの値に応じて、後述のように開閉するようになっている。
なお、初段の積分器１２１の他の部分の構成は、図１の積分器の構成と同様であるので、同一の構成要素には同一符号を付してその説明は省略する。
【０１０２】
また、スイッチ７４は、正負の基準電圧ＶＲＥＦをサンプリングしたノード７６、８６を短絡することが目的であるので、両フルスケール値・フィードバックパスに対して１個のみ配置するようにしている。
次に、このような構成からなる全差動デルタシグマ変調器おけるフルスケール値・フィードバックパスの動作について、以下に説明する。
【０１０３】
いま、動作クロックが正相の場合には、スイッチ７２、７３、８２、８３がＯＮになり、スイッチ７４、７５、８５がＯＦＦになる。
このため、正のフルスケール値・フォードバックパスでは、第１レファレンス・キャパシタ７１において、ＱＰ＝（＋ＶＲＥＦ）・Ｃｒからなる電荷がサンプリングされる。また、負のフルスケール値・フォードバックパスでは、第２レファレンス・キャパシタ８１において、ＱＮ＝（−ＶＲＥＦ）・Ｃｒからなる電荷がサンプリングされる。
【０１０４】
一方、動作クロックが逆相の場合には、スイッチ７２、７３、８２、８３がＯＦＦになり、スイッチ７４、７５、８５がＯＮになる。このとき、スイッチＰ１、Ｐ２、Ｎ１、Ｎ２は、１ビット量子化器１１３から出力される１ビットデータの値に応じて、その開閉が制御される。このため、上記の電荷ＱＰ、ＱＮは、その１ビットデータの値に応じて、積分キャパシタ２５または積分キャパシタ２６に選択的に転送される。
【０１０５】
すなわち、１ビット量子化器１１３から出力される１ビットデータが「１」である場合（Ｙ＝Ｈ）には、パス選択スイッチＰ１、Ｐ２がＯＮになる。この結果、正の電荷ＱＰは負の積分キャパシタ２６に転送され、負の電荷ＱＮは正の積分キャパシタ２５に転送されて、正のフルスケール値減算が実施される。
逆に、その１ビットデータが「０」である場合（Ｙ＝Ｌ）には、パス選択スイッチＮ１、Ｎ２がＯＮになる。この結果、正の電荷ＱＰは正の積分キャパシタ２５に転送され、負の電荷ＱＮは負の積分キャパシタ２６に転送されて、負のフルスケール値減算が実施される。
【０１０６】
ところで、図５に示すような構成では、両レファレンス・キャパシタ７１、８１の電圧依存性一次係数の影響については、両キャパシタ７１、８１の接続方向だけでなく、基準電位±ＶＲＥＦと内部動作基準電位であるアナログクランド（通常は電源電圧の１／２を使用）との相対関係できまる。
従って、多種多様な組み合わせが考えられるが、サンプリングされる基準電位±ＶＲＥＦが固定値であるため、一動作サイクルでの全差動信号としての電荷転送量（ＱＰ−ＱＮ）は一定になり、高周波歪みの原因とはならず、Ａ／Ｄ変換のフルスケール値の微小誤差にしかならない。
【０１０７】
このため、１０００ｐｐｍ／Ｖ程度の一次係数αの項が残ったとしても、それは基準電位±ＶＲＥＦの値そのものに対する１／１０００程度の誤差を示すことになり、通常の基準電位±ＶＲＥＦの値の製造ばらつき精度が１％程度であることを考慮すれば、十分に無視可能なレベルである。
従って、レファレンス・キャパシタ７１、８１の接続方向は、特に問題となることはない。
【０１０８】
図５では、一例として、両レファレンス・キャパシタ７１、８１の接続方向が同じ場合であり、基準電圧＋ＶＲＥＦを与える端子７８、８８の電位Ｖ１、Ｖ２は、内部のアナロググランド（ＶＣＯＭ）を基準とした正負の電位である場合には、次のようになる。
Ｖ１＝ＶＣＯＭ＋ＶＲＥＦ
Ｖ２＝ＶＣＯＭ−ＶＲＥＦ
この結果、電荷ＱＰ、ＱＮは、以下のようになる。
【０１０９】
ＱＰ＝＋ＶＲＥＦ・Ｃｒ0 ・（１−α（＋ＶＲＥＦ））
ＱＮ＝−ＶＲＥＦ・Ｃｒ0 ・（１−α（−ＶＲＥＦ））
従って、全差動信号としての転送電荷量（ＱＰ−ＱＮ）は、以下のようになり、電圧依存性一次係数αの一次項がキャンセルされる。
（ＱＰ−ＱＮ）＝ＶＲＥＦ・Ｃｒ0 ・２
ここで、上式中のＣｒ0 は、レファレンス・キャパシタの印加電圧が０の場合の基準容量値である。
【０１１０】
一方、内部アナロググランド（ＶＣＯＭ）と共通の電位をＶ１端子に使用し、Ｖ２端子を電源グランドである０Ｖに使用して回路全体のコストを図る場合には、ＶＣＯＭ＝２・ＶＲＥＦとなり、電荷ＱＰ、ＱＮは、以下のようになる。
ＱＰ＝＋ＶＲＥＦ・Ｃｒ0 ・（１＋α・ＶＲＥＦ）
ＱＮ＝−ＶＲＥＦ・Ｃｒ0 ・（１＋３α・ＶＲＥＦ）
従って、全差動信号としての転送電荷量（ＱＰ−ＱＮ）は、以下に示すようになる。
【０１１１】
0003795338.tif 000008
上式によれば、電圧依存性一次係数αの一次項が残るが、これは、２ＶＲＥＦ＝ＶＣＯＭなるフルスケールレベルを（１＋α・ＶＣＯＭ）倍するゲイン誤差になるだけで、サンプリングキャパシタの場合にみられるような高調波歪みを発生するものでないことは、式からも明確である。
【０１１２】
なお、α＝１０００ｐｐｍ／Ｖ、ＶＣＯＭ＝２．５Ｖの場合には、（１＋α・ＶＣＯＭ）＝１．００２５倍のゲイン誤差、すなわち目標値の０．２５％程度に収まり、ＶＣＯＭとして通常のバンドギャップ型の基準電源を使用したときの１％〜２％程度の製造ばらつきに比べて、実用上問題のない範囲であることは明らかである。
【０１１３】
この実施形態に係るデルタシグマ変調器では、シングルエンド入力信号に対するサンプルング手法は上記の通りであり、実際の全差動信号としての信号電荷の取り込みから積分器までの積分機能等には、電圧依存性の一次係数αの影響が相補的にキャンセルされてアナログ特性に何ら悪影響がないことは上記の通りである。従って、余分な負信号を生成する反転アンプを不要としつつ、２次高調波歪みが十分に低減された良好な特性のＡ／Ｄコンバータを提供できる。
【０１１４】
【発明の効果】
以上説明したように、請求項１〜請求項４にかかる各発明では、第１および第２のサンプリングキャパシタとが、半導体基板上に形成される上下２層の電極とその電極間の誘電体膜とにより構成するとともに、その接続方向が互いに逆になるようにした。
【０１１５】
このため、請求項１〜請求項４にかかる各発明によれば、半導体基板上に形成されるキャパシタの容量値の電圧係数に依存して発生していた従来の２次高調波歪みを排除でき、高性能化を実現できる。
また、請求項５〜請求項７にかかる各発明によれば、本発明に係る全差動型サンプリング回路を含むようにしたので、低コスト化と高精度化を実現できる。
【図面の簡単な説明】
【図１】本発明の全差動型サンプリング回路を、全差動型積分器に適用した場合の実施形態の構成を示す回路図である。
【図２】本発明の全差動型スイッチトキャパシタ回路の実施形態の構成を示す回路図である。
【図３】本発明にかかるデルタシグマ変調器の構成を説明するブロック図である。
【図４】そのデルタシグマ変調器を、正および負の全差動信号入力を前提とした従来型の全差動スイッチトキャパシタ回路で表現したものである。
【図５】本発明のデルタシグマ変調器の実施形態の構成を示す回路図である。
【図６】従来の全差動化インターフェースの構成を示す図である。
【図７】従来の全差動スイッチトキャパシタ型積分器の構成を示す図である。
【図８】（Ａ）は半導体基板上に形成されるキャパシタの説明図、（Ｂ）はその表記記号を示す図である。
【図９】従来の他の全差動スイッチトキャパシタ型積分器の構成を示す図である。
【図１０】キャパシタの印加電圧と容量値との関係の一例を示す図である。
【符号の説明】
３  正信号入力端子
９  負信号入力端子
１１  正信号出力端子
１２  負信号出力端子
２０  全差動オペアンプ
２５  第１積分キャパシタ
２６  第２積分キャパシタ
２７  第１サンプリングキャパシタ
２８  第２サンプリングキャパシタ
３１、３２、３３’、３４  スイッチ
４１、４２、４３’、４４  スイッチ
５１  第１帰還キャパシタ
５２〜５５  スイッチ
６１  第２帰還キャパシタ
６２〜６５  スイッチ
７１  第１レファレンス・キャパシタ
７２〜７５  スイッチ
８１  第２レファレンス・キャパシタ
８２、８３、８５  スイッチ
【図１】
0003795338.tif 000009
【図２】
0003795338.tif 000010
【図３】
0003795338.tif 000011
【図４】
0003795338.tif 000012
【図５】
0003795338.tif 000013
【図６】
0003795338.tif 000014
【図７】
0003795338.tif 000015
【図８】
0003795338.tif 000016
【図９】
0003795338.tif 000017
【図１０】
0003795338.tif 000018