(57)【特許請求の範囲】
【請求項１】
複数の画素を有する液晶表示素子と、
前記液晶表示素子の前記画素を駆動する駆動手段と、
前記駆動手段に表示データ、表示制御信号を送出する表示制御装置と、
前記駆動手段に電源電圧を供給する電源回路と、
前記電源回路と前記駆動手段との間に設けられるスイッチ手段とを具備する液晶表示装置であって、
前記表示制御装置は、あるサンプリング期間内に、外部から入力される外部クロックと、液晶表示装置内で生成され、前記外部クロックよりも低い周波数の内部クロックとの論理積の結果をカウントするカウンタと、
前記カウンタでのカウント値が０の場合に、前記スイッチ手段に対して、前記スイッチ手段をオフとする制御信号を送出し、前記カウント値が前記外部クロックの周波数が規定範囲外であることを示す場合に、前記液晶表示素子に「黒」あるいは「白」の表示を行わせるような制御を行う判定手段とを有することを特徴とする液晶表示装置。
【請求項２】
複数の画素を有する液晶表示素子と、
前記液晶表示素子の前記画素を駆動する駆動手段と、
前記駆動手段に表示データ、表示制御信号を送出する表示制御装置と、
前記駆動手段に電源電圧を供給する電源回路とを具備する液晶表示装置であって、
前記表示制御装置は、あるサンプリング期間内に、外部から入力される外部クロックと、液晶表示装置内で生成され、前記外部クロックよりも低い周波数の内部クロックとの比較結果をカウントするカウンタと、
前記カウンタのカウント値から、前記外部クロックが規定範囲周波数であるか否かを判別する比較判定回路とを有することを特徴とする液晶表示装置。
【請求項３】
前記比較判定回路は、前記カウンタのカウント値より、前記外部クロックの周波数が規定範囲外であることを示す場合に、前記液晶表示素子に「黒」あるいは「白」の表示を行わせるような制御を行うことを特徴とする請求項２に記載の液晶表示装置。
【請求項４】
前記電源回路は発振回路を有し、
前記内部クロックは、前記電源回路の前記発振回路から出力される出力信号、あるいは、ｎ（ｎ≧２）分周された前記電源回路の前記発振回路から出力される出力信号であり、
前記カウンタは、前記内部クロックが、Ｈレベル（またはＬレベル）の間、前記外部クロックのクロック数をカウントすることを特徴とする請求項１ないし請求項３の何れか１項に記載の液晶表示装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、液晶表示装置に係わり、特に、液晶表示装置に異常信号が入力された場合に、表示画面の乱れなどを防止する液晶表示装置に関する。
【０００２】
【従来の技術】
図７は、従来の液晶表示装置の概略構成を示すブロック図である。
図７に示すように、従来の液晶表示装置４０は、液晶表示パネル１と、ゲートドライバ部２、ソースドライ部３と、表示制御回路４１と、電源回路６とを具備する。
ここで、ゲートドライバ部２には、複数個のゲートドライバが配置され、また、ソースドライバ部３には、複数個のソースドライバ（または、ドレインドライバともいう）が配置される。
パーソナルコンピュータ（ＰＣ；以下、パソコンと称する。）本体３９から液晶表示装置４０に送出されるＩ／Ｆ信号は、表示制御回路４１に入力され、表示制御回路４１において、タイミング調整と、液晶表示パネル１の各画素の液晶に直流電圧が印加されないようにする（交流化）ための表示制御信号を生成し、これらの表示制御信号と表示データとをソースドライ部３の各ドライバ、また、表示制御信号をゲートドライバ部２の各ドライバに送出することにより、液晶表示パネル１の表示画面に画像が表示される。
ここで、パソコン本体３９から送出されるＩ／Ｆ信号には、ＴＦＴ表示データ、ドットクロック（ＤＣＬＫ）、水平同期信号（Ｈｓｙｎｃ）、垂直同期信号（Ｖｓｙｎｃ）、およびディスプレイタイミング信号（ＤＴＭＧ）がある。
【０００３】
液晶表示パネル１は、現在、ＸＧＡ表示モードの解像度が１０２４×７６８のものが一般に広く使われており、以下説明においては、前記解像度を備えた液晶表示装置について述べる。
また、パソコン本体３９と液晶表示装置４０との間のＩ／Ｆ信号は、アナログ信号、または、ディジタル信号で伝送する方式があり、一般に、後者のディジタル伝送方式は、例えば、ＬＶＤＳ（Low Voltage Differential Signaling）インターフェースが広く使用されている。
このＬＶＤＳインターフェースでは、パソコン本体３９にＬＶＤＳドライバＩＣ（図示せず）を、液晶表示装置４０にＬＶＤＳレシーバＩＣ（図示せず）を配置し、パソコン本体３９から送出されるＩ／Ｆ信号（前述した、ＴＦＴ表示データ、ドットクロック（ＤＣＬＫ）、水平同期信号（Ｈｓｙｎｃ）、垂直同期信号（Ｖｓｙｎｃ）、ディスプレイタイミング信号（ＤＴＭＧ）など）を、低電圧の差動信号により転送するものである。
【０００４】
【発明が解決しようとする課題】
例えば、パソコン本体３９と液晶表示装置４０との間のＩ／Ｆ信号の伝送方式として、前述したようなＬＶＤＳインターフェースを備えた液晶表示装置４０において、電源投入後、パソコン本体３９が起動するある一定期間、パソコン本体３９から、液晶表示装置４０の規格外の周波数やタイミングで信号が出力される場合があり、このような場合には、液晶表示パネル１に表示される表示画像が一時的に乱れる、または、液晶表示パネル１に画像が表示されなくなる現象が発生する。
例えば、液晶表示装置４０は、液晶表示パネル１の各画素の液晶に直流電圧が印加されないように、表示制御回路４１で交流化を行なっているが、パソコン本体３９の起動時にドットクロック（ＤＣＬＫ）が一時的に停止する場合があり、この場合には、表示制御回路４１において、交流化を行うための表示制御信号が生成できなくなり、ゲートドライバ部２およびソースドライバ部３の各ドライバに表示制御信号を送出することができなくなる。
その結果、液晶表示パネル１の各画素の液晶に直流電圧が印加され、液晶が劣化するという問題が生じる。
【０００５】
また、一時的にも、液晶表示パネル１の各画素の液晶に直流電圧が印加されると、液晶表示パネル１に表示する画像を代えても、以前表示された画像が焼き付いた状態で残り、液晶表示パネル１に表示される表示画像の表示品質を低下させる。
また、パソコン本体３９は、一般に、ＶＥＳＡ（Video Electronics Standards Association）で規定されたドットクロック（ＤＣＬＫ）が２５．１７５ＭＨｚ、解像度が６４０×４８０のＶＧＡ表示モードから、ドットクロック（ＤＣＬＫ）が６５ＭＨｚ、解像度が１０２４×７６８のＸＧＡ表示モードに遷移しながら起動する。
その際、クロック切り替え時に周波数が不安定となり、垂直同期信号のｎ倍の期間に渡って、ドットクロック（ＤＣＬＫ）、水平同期信号、および垂直同期信号の周波数が、液晶表示装置４０の規定範囲外まで任意に可変することが原因となり、結果して、表示制御回路４１で生成される信号に、タイミングエラーが発生し、液晶表示パネル１の表示画面の横方向または縦方向にスジ状ノイズ、フリッカが生じるという問題点があった。
【０００６】
本発明は、前記従来技術の問題点を解決するためになされたものであり、本発明の目的は、液晶表示装置において、外部から入力される外部クロックが停止した場合に、液晶表示素子に直流電圧が印加されるのを防止することが可能となる技術を提供することにある。
本発明の他の目的は、液晶表示装置において、外部から入力される外部クロックの周波数が規定範囲外の周波数となった場合に、液晶表示素子の表示画面の画面乱れを防止することが可能となる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述及び添付図面によって明らかにする。
【０００７】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記の通りである。
即ち、本発明は、複数の画素を有する液晶表示素子と、前記液晶表示素子の前記画素を駆動する駆動手段と、前記駆動手段に表示データ、表示制御信号を送出する表示制御装置と、前記駆動手段に電源電圧を供給する電源回路と、前記電源回路と前記駆動手段との間に設けられるスイッチ手段とを具備する液晶表示装置に適用される。
本発明において、前記表示制御装置は、あるサンプリング期間内に、外部から入力される外部クロックのクロック数をカウントするカウンタと、前記カウンタでのカウント値が０の場合に、前記スイッチ手段に対して、前記スイッチ手段をオフとする制御信号を送出する判定手段とを有する。
【０００８】
前記手段によれば、前記表示制御装置は、あるサンプリング期間内に、外部から入力される外部クロックのクロック数をカウントし、カウント値が０の場合に、前記スイッチ手段に対して、前記スイッチ手段をオフとする制御信号を送出して、前記電源回路から前記駆動手段に対する電源電圧の供給をオフとする。
これにより、外部から入力される外部クロックが停止した場合に、液晶表示素子に直流電圧が印加されるのを防止することが可能となる。
【０００９】
また、本発明は、複数の画素を有する液晶表示素子と、前記液晶表示素子の前記画素を駆動する駆動手段と、前記駆動手段に表示データ、表示制御信号を送出する表示制御装置と、前記駆動手段に電源電圧を供給する電源回路とを具備する液晶表示装置に適用される。
本発明において、前記表示制御装置は、あるサンプリング期間内に、外部から入力される外部クロックのクロック数をカウントするカウンタと、Ｎを前記カウンタでの前記サンプリング期間内における、前記外部クロックの正規なクロック数、Ｎｍｉｎを前記Ｎのクロック数に基づき予め決定され、Ｎより小さな数、Ｎｍａｘを前記Ｎのクロック数に基づき予め決定され、Ｎより大きな数とするとき、前記カウンタでのカウント値（Ｎ０）が、Ｎ０＜Ｎｍｉｎ、あるいは、Ｎ０＞Ｎｍａｘのときに、「黒」あるいは「白」の表示データを前記駆動手段に対して送出する判定手段とを有する。
【００１０】
前記手段によれば、前記表示制御装置は、あるサンプリング期間内に、外部から入力される外部クロックのクロック数をカウントし、カウント値（Ｎ０）が、Ｎ０＜Ｎｍｉｎ、あるいは、Ｎ０＞Ｎｍａｘのときに、「黒」あるいは「白」の表示データを前記駆動手段に対して送出する。
ここで、Ｎｍｉｎは、前記カウンタでの前記サンプリング期間内における、前記外部クロックの正規なクロック数（Ｎ）に基づき予め決定され、Ｎより小さな数、Ｎｍａｘは、前記Ｎのクロック数に基づき予め決定され、Ｎより大きな数である。
これにより、外部から入力される外部クロックの周波数が規定範囲外の周波数となった場合に、液晶表示素子の表示画面は、「黒」あるいは「白」の表示画面となるので、表示画面の画面乱れを防止することが可能となる。
【００１１】
本発明の好ましい実施の形態では、前記表示制御装置の外部あるいは内部に設けられる発振回路を備え、前記表示制御装置の前記カウンタは、前記発振回路から出力される出力信号、あるいは、ｎ（ｎ≧２）分周された前記発振回路から出力される出力信号が、Ｈレベル（またはＬレベル）の間、前記外部クロックのクロック数をカウントすることを特徴とする。
本発明の好ましい実施の形態では、前記電源回路は発振回路を有し、前記表示制御装置の前記カウンタは、前記電源回路の前記発振回路から出力される出力信号、あるいは、ｎ（ｎ≧２）分周された前記電源回路の前記発振回路から出力される出力信号が、Ｈレベル（またはＬレベル）の間、前記外部クロックのクロック数をカウントすることを特徴とする。
本発明の好ましい実施の形態では、前記表示制御装置の前記カウンタは、前記電源回路の内部で生成されるパルス信号、あるいは、ｎ（ｎ≧２）分周された前記電源回路の内部で生成されるパルス信号が、Ｈレベル（またはＬレベル）の間、前記外部クロックのクロック数をカウントすることを特徴とする。
【００１２】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。
なお、実施の形態を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
図１は、本発明の実施の形態の液晶表示装置の概略構成を示す図である。
本実施の形態の液晶表示装置４２は、液晶表示パネル１と、ゲートドライバ部２と、ソースドライバ部３と、表示制御回路４と、液晶表示パネル１を駆動するために必要な内部電源を生成する電源回路６と、前記電源回路の出力のＯＮ／ＯＦＦ制御するスイッチ回路３８と、前記電源回路６のパルス制御信号を表示制御回路４の電源レベルに変換するバッファ回路（または、レベル変換回路）５とを有する。
本実施の形態の液晶表示装置４２も、図７に示す従来の液晶表示装置４０と同様に、ＬＶＤＳＩ／Ｆ入力に対応した液晶表示装置４２である。
また、液晶表示パネル１は、マトリクス状に配置された画素を有する。
【００１３】
図１に示す電源回路６は、各画素を駆動するために必要な内部電源電圧、例えば、＋１５Ｖ，＋２０Ｖ，−５Ｖ等の電圧を、＋３Ｖの入力電圧から生成して、ゲートドライバ部２およびソースドライバ部３の各ドライバに供給する。
内部電源電圧を生成するために、電源回路６は、ある一定周波数のパルス制御信号で駆動されている。
本実施の形態の液晶表示装置４２は、前述一定周波数のパルス制御信号により生成されるパルス信号を表示制御回路４に入力し、表示制御回路４において、前記一定周波数のパルス信号に基づき、外部から入力されるドットクロック（外部クロック；以下、単に、ＤＣＬＫと称する。）の停止、および周波数が規定範囲外の周波数であることを検出する。
【００１４】
まず、電源回路６のパルス信号を表示制御回路４に送るためのバッファ回路５の詳細手段について以下に述べる。
図２は、本実施の形態の電源回路、および、バッファ回路５の一例の回路構成示す回路図である。
図２に示す電源回路６は、Ｖｉｎの入力電源電圧から、一般的な昇圧ＤＣ／ＤＣコンバータ回路により、Ｖｉｎより高い、Ｖｏ１の出力電圧を生成し、さらに、一般的なチャージポンプ回路（ＣＰ）１８により、Ｖｏ１より高いＶｏ２の出力電圧Ｖｏ２を生成する回路を表している。
具体的には、ダイオード７、インダクタ８、ｎｐｎ型トランジスタ（以下、ＮＰＮと称する。）９、平滑コンデンサ１０からなる昇圧回路部と、パルス幅変調方式（以下、ＰＷＭ（Pulse Width Modulation）と称する。）によるフィードバック制御を行なうＩＣ回路１３とで構成されている。
【００１５】
このＩＣ回路１３は、発振器１６（ＯＳＣ）と、出力制御部１７のブロックからなり、発振器１６では、抵抗１４、コンデンサ１５の時定数により任意の電源制御周波数（一般的には、１００ＫＨｚ〜５００ＫＨｚの発振周波数）を決定し、出力制御部１７では、ＮＰＮ９のＯＮ／ＯＦＦ制御と、抵抗（１１，１２）によるフィードバック制御により、電源回路６からＶｏ１の電源電圧を出力する。
ここで、出力制御部１７は、発振器１６からの一定周波数の出力電圧（または、出力電流）に応じて、ＮＰＮ９をＯＮ／ＯＦＦするデューティー比を可変しており、ＮＰＮ９のコレクタ側、つまり図中（Ａ）点のインダクタ８とダイオード７との接続点には、Ｖｏ１より高い電圧のパルス信号が現われる。
このパルス信号を、表示制御回路４に伝送するためのバッファ回路５の構成について説明する。
【００１６】
図２に示すバッファ回路５は、電源回路６とＡＣ結合するためのカップリング・コンデンサ１９、ダイオード２０、ＮＰＮ２３、ＮＰＮ２３にバイアス電圧を印加するバイアス抵抗（２１，２２）、および、負荷抵抗２４で構成されており、前述した（Ａ）点のパルス信号を、表示制御回路４のＶｉｎの電源電圧レベルのパルス信号に変換する回路である。
このバッファ回路５では、コンデンサ１９から入力されたパルス信号を、ダイオード２０により、パルス信号のローレベルをダイオード２０の順方向電圧（ＶＦ：約０．７Ｖ）以下にクランプし、このクランプ信号でＮＰＮ２３をＯＮ／ＯＦＦさせる。
ＮＰＮ２３の負荷抵抗２４は、表示制御回路４と同等の電圧（Ｖｉｎ）に接続されているため、入力されるパルス信号とは位相が１８０度異なり、かつ、電圧レベルが、０〜ＶＣＣのパルス信号（ＤＤＣＬＫ）が得られる。
【００１７】
本実施の形態において、前述のパルス信号（ＤＤＣＬＫ）を得る手段として、前述したＡＣ結合による手法以外に、ＩＣ回路１３の発振器１６の出力信号を直接利用するようにしてもよく、その場合の、バッファ回路５の回路構成を図３に示す。
図３に示す電源回路６は、図２に示す回路と同じ回路構成であるので、回路構成及び動作の説明を省略する。
図３に示すＩＣ回路１３の発振器１６は、前述したように、抵抗１４とコンデンサ１５の時定数による充放電により発振周波数を決定しているが、この時、一般的なＩＣ回路１３において、図３の（Ａ）点の電圧波形は、周波数一定で、且つ、０．７Ｖ以上の振幅の三角波となる。
この三角波を、バッファ回路５のバイアス抵抗２５を経由して、ＮＰＮ２７のベース電極に印加することで、ＮＰＮ２７がＯＮ／ＯＦＦし、バッファ回路５に入力される小振幅の信号から、電圧レベルが、０〜ＶＣＣのパルス信号（ＤＤＣＬＫ）が得られる。
【００１８】
次に、バッファ回路５から出力されるパルス信号（ＤＤＣＬＫ）を基に、表示制御回路４において、外部から入力されるドットクロック（ＤＣＬＫ）の停止、および、外部から入力されるドットクロック（ＤＣＬＫ）の周波数が規定範囲外の周波数であることを検出する異常検出回路について説明する。
図４は、本実施の形態の表示制御回路内の異常検出回路３５の回路構成を示すブロック図である。
図４に示す異常検出回路３５は、バッファ回路５から出力されるクロック信号（ＤＤＣＬＫ）を分周する分周回路２９と、分周回路２９で分周されたパルス信号（Ｄ）とドットクロック（ＤＣＬＫ）との論理積をとる２入力ＡＮＤ回路３１と、分周回路２９で分周されたパルス信号（Ｄ）がＨｉｇｈレベル（以下、Ｈレベルと称する。）期間内に動作するカウンタ（ＣＵ１）回路３０と、カウンタ回路３０のカウント値から、ドットクロック（ＤＣＬＫ）の停止、および、ドットクロック（ＤＣＬＫ）の周波数が規定範囲外の周波数であることを判別する比較判定回路３２と、判定信号等からデータのイネーブル制御信号を生成するための３入力ＡＮＤ回路と、ある一定時間遅延（ＴＤ１）を行なうカウンタ（ＣＵ２）回路３４と、ＤＤＯＮＰ信号を生成する２入力ＡＮＤ回路３６、ＴＦＴ表示データをラツチし、遅延するフリップフロップ（例えば、以下、ＦＦと称する。）３７とを有する。
【００１９】
図４に示すカウンタ回路３４は、分周回路２９で分周されたパルス信号のカウントが終了した時点で、出力信号（Ａ）がＨレベルとなる。
また、比較判定回路３２は、ドットクロック（ＤＣＬＫ）が停止した場合、出力信号（Ｂ）がＬｏｗレベル（以下、Ｌレベルと称する。）、周波数が規定範囲外の周波数である場合に、出力信号（Ｆ）がＨレベルとなる。
また、出力信号（Ｂ）、および出力信号（Ｆ）は、ドットクロック（ＤＣＬＫ）が正常である場合には、Ｈレベルの状態を維持する。
図４に示す異常検出回路３５は、周波数が規定範囲外の周波数であるドットクロック（ＤＣＬＫ）が入力されると、ＦＦ回路３７を制御して、ソースドライバに送出するＴＦＴ表示データを、「１」または「０」として、液晶表示パネル１の表示画面を、全て黒状態、あるいは、白状態の画面とする。
また、ドットクロック（ＤＣＬＫ）が停止すると、液晶表示パネル内の液晶層に直流電圧が印加されないように、スイッチ回路３８をＯＦＦとするＤＤＯＮＰ信号を生成し、これにより、スイッチ回路３８をＯＦＦとして、電源回路６から、ゲートドライバ部２およびソースドライバ部３の各ドライバに供給する電源電圧を遮断する。
【００２０】
前述した動作を、図５、図６に示すタイミングチャートを用いて説明する。
図５は、表示制御回路４に、周波数が規定範囲外の周波数であるドットクロック（ＤＣＬＫ）が入力された場合の、異常検出回路３５の動作を説明するためのタイミングチャートである。
図５中の（Ａ）、（Ｄ）、（Ｅ）、（Ｆ）の各信号は、図４中の出力信号（Ａ）、出力信号（Ｄ）、出力信号（Ｅ）、出力信号（Ｆ）の各信号に対応する。
図５中のＲＥＳＥＴ信号は、表示制御回路４の電源が入力されるとＬレベルからＨレベルに遷移し、同時に、カウンタ回路３４が、分周回路２９で分周されたパルス信号を、ＴＤ１の時間分だけカウントし、出力信号（Ａ）をＨレベルにした後、カウンタ回路３４は停止する。
この時、表示制御回路４には、正常なドットクロック（ＤＣＬＫ）が入力されているため、比較判定回路３２の出力信号（Ｂ）がＨレベルとなり、ＤＤＯＮＰ信号が、ＬレベルからＨレベルに遷移する。
これにより、図１に示すスイッチ回路３８がＯＮし、電源回路６から、ゲートドライバ部２およびソースドライバ部３の各ドライバに電源電圧が供給されるので、液晶表示パネル１の表示画面に画像が表示される。
【００２１】
図５中（Ｄ）の信号は、図４に示す分周回路２９の分周比（ｎ）をｎ＝２とすれば、ドットクロック（ＤＣＬＫ）を２分周した信号が得られる。
ＡＮＤ回路３１で、ドットクロック（ＤＣＬＫ）を２分周した信号と、ドットクロック（ＤＣＬＫ）との論理積を取った出力信号（Ｅ）を、カウンタ回路３０でカウントする。
ここで、図５に示すように、表示制御回路４に入力されるドットクロック（ＤＣＬＫ）の周波数が、一時的に正常な周波数から規定範囲外の周波数になった場合、例えば、表示制御回路４におけるドットクロック（ＤＣＬＫ）の許容周波数範囲より低くなる、または、高くなった場合には、図５中の異常信号期間にカウンタ回路３０でカウントされる値（Ｎ０）は、ドットクロック（ＤＣＬＫ）の周波数に依存して増滅する。
今、比較判定回路３２にセットされた比較判定値の最小値をＮｍｉｎ、最大値をＮｍａｘとすれば、カウンタ回路３０のカウント値（Ｎ０）が、Ｎｍｉｎ＜Ｎ０＜Ｎｍａｘの条件の場合、比較判定回路３２は、入力されるドットクロック（ＤＣＬＫ）は正常と判定する。
【００２２】
これに対して、異常信号期間では、Ｎ０＜Ｎｎｉｎ、あるいは、Ｎ０＞Ｎｍａｘとなるため、比較判定回路３２は、入力されるドットクロック（ＤＣＬＫ）は、異常であると判定し、比較判定回路３２の出力信号（Ｆ）をＨレベルからＬレベルに変化させる。
出力信号（Ｆ）がＬレベルになると、３入力ＡＮＤ回路３３の出力信号がＬレベルとなり、これにより、ＦＦ回路３７の出力が、Ｌレベル（黒表示）、又はＨレベル（白表示）にセットされる。
即ち、ソースドライバに送出されるＴＦＴ表示データが、「１」または「０」となり、液晶表示パネル１の表示画面は、黒状態、あるいは、白状態の画面となる。
これにより、異常信号期間内に、液晶表示パネル１の表示画面に、乱れた画像が表示されるの防止することが可能となる。
【００２３】
なお、異常信号期間内に、ＤＤＯＮＰ信号をＬレベルに変化させ、図１に示すスイッチ回路３８をＯＦＦとし、電源回路６から、ゲートドライバ部２およびソースドライバ部３の各ドライバに供給される電源電圧をＯＦＦとしても良い。
しかしながら、この場合には、パソコン起動時に、規定範囲外の周波数のドットクロック（ＤＣＬＫ）が、ある低い周期で連続入力された場合、ゲートドライバ部２およびソースドライバ部３の各ドライバに供給される電源電圧のＯＮ／ＯＦＦが頻繁におこり、液晶表示パネル１の表示画面がフラッシュバックする問題がある。
したがって、本実施の形態のように、異常信号期間に、ＴＦＴ表示データだけを制御し、液晶表示パネル１の表示画面に、乱れた画像が表示されるの防止するほうが好ましい。
【００２４】
次に、ドットクロック（ＤＣＬＫ）が停止した場合の異常検出回路３５の動作について図６を用いて説明する。
図６は、表示制御回路４に入力されるドットクロック（ＤＣＬＫ）が一時的に停止した場合の、異常検出回路３５の動作を説明するためのタイミングチャートである。
図中（Ａ）〜（Ｅ）の信号は、図４中に示した出力（Ａ）、出力信号（Ｂ）、出力信号（Ｃ）、出力信号（Ｄ）、出力信号（Ｅ）、出力信号（Ｆ）の各信号に対応する。
ドットクロック（ＤＣＬＫ）が停止する信号停止期間においては、カウンタ回路３０にクロックが入力されないため、カウンタ回路３０のカウント値は、ｎ＝０となる。
カウント値が０の場合に、比較判定回路３２では、信号停止と判定し、出力信号（Ｂ）をＨレベルからＬレベルに変化させる。
これにより、ＤＤＯＮＰ信号がＨレベルからＬレベルに変化するので、図１に示すスイッチ回路３８がＯＦＦとなり、電源回路６から電源電圧が、ゲートドライバ部２およびソースドライバ部３の各ドライバに供給されなくなり、液晶表示パネル１の各画素の液晶に直流電圧が印加されるのを防止することが可能となる。
【００２５】
次に、ドットクロック（ＤＣＬＫ）が正常に入力されると、出力信号（Ｂ）はＬレベルからＨレベルになるが、同時に、比較判定回路３２の出力信号（Ｃ）（出力信号（Ｂ）を微分した信号）により、カウンタ回路３４のカウント値がクリアされるため、カウンタ回路３４の出力信号（Ａ）がＬレベルとなり、ＤＤＯＮＰ信号はＬレベルを維持する。
一方、カウンタ回路３４は、再度、分周回路２９で分周されたパルス信号を、ＴＤ１の時間分だけカウントし、出力信号（Ａ）をＨレベルにした後、カウンタ回路３４は停止する。
その結果として、ＤＤＯＮＰ信号がＨレベルとなり、電源回路６から、ゲートドライバ部２およびソースドライバ部３の各ドライバに、電源電圧が供給されるので、液晶表示パネル１の表示画面に画像が表示される。
このように、本実施の形態では、ドットクロック（ＤＣＬＫ）の停止を判別することができるので、例えば、パソコンで使用されるサスペンドモード等の省電力制御を簡単に実行することが可能となる。
【００２６】
この場合に、一時的に、正常→信号停止→正常が早い周期で連続すると、この周期で、電源回路６から、ゲートドライバ部２およびソースドライバ部３の各ドライバに供給される電源電圧もＯＮ／ＯＦＦし、液晶表示パネル１の表示画面がフラッシュバックするだけでなく、電源ＯＮ時に流れる過大な突入電流により、電源回路６の回路寿命が低下する問題が発生する。
本実施の形態においては、ＤＤＯＮＰ信号がＨレベルとなる時点を、前述した周期より長いＴＤ１の時間だけを遅延させて、この問題を回避している。
なお、前述の説明では、電源回路６の内部で生成されるパルス信号の電圧レベルを、バッファ回路５でレベル変換して、パルス信号（ＤＤＣＬＫ）を生成し、このパルス信号（ＤＤＣＬＫ）を、表示制御回路４の異常検出回路３５に入力して、外部から入力されるドットクロック（ＤＣＬＫ）の停止状態、あるいは、外部から入力されるドットクロック（ＤＣＬＫ）が規定範囲外の周波数である状態を検出する場合について説明したが、本発明はこれに限定されるものではなく、表示制御回路４の外部、または内部に、新たに発振回路を設け、この発振回路の出力をパルス信号（ＤＤＣＬＫ）としてもよい。
【００２７】
ただし、電源回路６はパルス制御信号が必要とされ、その内部に、発振回路を内蔵するのが一般的であり、本実施の形態のように、電源回路６の内部で生成されるパルス信号をパルス信号（ＤＤＣＬＫ）とするほうが効率的である。
さらに、前述の説明では、本発明をＴＦＴ方式の液晶表示装置に適用した場合について説明したが、本発明はこれに限定されるものではなく、例えば、ＳＴＮ方式の液晶表示装置にも適用可能である。
以上、本発明者によってなされた発明を、前記実施の形態に基づき具体的に説明したが、本発明は、前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
【００２８】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。
（１）本発明の液晶表示装置によれば、外部から入力される外部クロックが停止した場合に、液晶表示素子に直流電圧が印加されるのを防止することが可能となる。
（２）本発明の液晶表示装置によれば、外部から入力される外部クロックの周波数が規定範囲外の周波数となった場合に、液晶表示素子の表示画面の画面乱れを防止することが可能となる。
【図面の簡単な説明】
【図１】本発明の実施の形態の液晶表示装置の概略構成を示す図である。
【図２】本発明の実施の形態の電源回路、および、バッファ回路の一例の回路構成示す回路図である。
【図３】本発明の実施の形態のバッファ回路の他の例の回路構成示す回路図である。
【図４】本発明の実施の形態の表示制御回路内の異常検出回路の回路構成を示すブロック図である。
【図５】本発明の実施の形態の表示制御回路に、周波数が規定範囲外の周波数であるドットクロック（ＤＣＬＫ）が入力された場合の、異常検出回路の動作を説明するためのタイミングチャートである。
【図６】本発明の実施の形態の表示制御回路に入力されるドットクロック（ＤＣＬＫ）が一時的に停止した場合の、異常検出回路の動作を説明するためのタイミングチャートである。
【図７】従来の液晶表示装置の概略構成を示すブロック図である。
【符号の説明】
１…液晶表示パネル、２…ゲートドライバ部、３…ソースドライバ部、４，４１…表示制御回路、５…バッファ回路、６…電源回路、７，２０…ダイオード、８…インダクタ、９，２３，２７…ｎｐｎ型トランジスタ、１０，１５，１９…コンデンサ、１１，１２，１４，２１，２２，２４，２５，２６，２８…抵抗、１３…ＩＣ回路、１６…発振器（ＯＳＣ）、１７…出力制御部、１８…チャージポンプ回路（ＣＰ）２９…分周回路、３０…カウンタ回路（ＣＵ１）、３１，３６…２入力ＡＮＤ回路、３２…比較判定回路、３３…３入力ＡＮＤ回路、３４…カウンタ回路（ＣＵ２）、３５…異常検出回路、３７…フリップフロップ回路（ＦＦ）、３８…スイッチ回路、３９…パーソナルコンピュータ本体、４０，４２…液晶表示装置。
【図１】
0003739284.tif 000002
【図２】
0003739284.tif 000003
【図３】
0003739284.tif 000004
【図４】
0003739284.tif 000005
【図５】
0003739284.tif 000006
【図６】
0003739284.tif 000007
【図７】
0003739284.tif 000008