(57)【特許請求の範囲】
【請求項１】
入力クロック信号に同期したＮ相のクロック信号を発生する第１のクロック信号発生回路と、
前記第１のクロック信号発生回路によって発生されたＮ相のクロック信号の内の選択された１つに同期したＭ相のクロック信号を発生する第２のクロック信号発生回路であって、ここでＮ≠Ｍである、前記第２のクロック信号発生回路と、
Ｎ相のクロック信号及びＭ相のクロック信号を用いてサンプリングされたシリアル伝送データの論理値に基づいて、Ｎ相のクロック信号の内の１つを選択するために用いる制御値を求める計算回路と、
を具備する半導体集積回路。
【請求項２】
前記第２のクロック信号発生回路が、前記計算回路が求めた制御値に基づいて、前記第１のクロック信号発生回路によって発生されたＮ相のクロック信号の内の１つを基準位相として選択する、請求項１記載の半導体集積回路。
【請求項３】
前記第１のクロック信号発生回路が、等間隔のＮ相のクロック信号を発生し、前記第２のクロック信号発生回路が、等間隔のＭ相のクロック信号を発生する、請求項１記載の半導体集積回路。
【請求項４】
前記第１のクロック信号発生回路と前記第２のクロック信号発生回路との内の少なくとも一方が、フェーズロックドループ回路とディレイロックドループ回路との内の一方を含む、請求項１記載の半導体集積回路。
【請求項５】
前記第１のクロック信号発生回路が、フェーズロックドループ回路を含み、前記第２のクロック信号発生回路が、ディレイロックドループ回路を含む、請求項１記載の半導体集積回路。
【請求項６】
前記第１のクロック信号発生回路が、ディレイロックドループ回路を含み、前記第２のクロック信号発生回路が、フェーズロックドループ回路を含む、請求項１記載の半導体集積回路。
【請求項７】
入力クロック信号に同期したＮ相のクロック信号を発生する第１のクロック信号発生回路と、
入力クロック信号に同期したＭ相のクロック信号を発生する第２のクロック信号発生回路と、
Ｎ相のクロック信号及びＭ相のクロック信号を用いてサンプリングされたシリアル伝送データの論理値に基づいて、Ｎ相のクロック信号とＭ相のクロック信号との位相関係を変化させるために用いる制御値を求める計算回路と、
を具備し、前記第２のクロック信号発生回路が、前記計算回路が求めた制御値に基づいて、Ｍ相のクロック信号の位相をＮ相のクロック信号の１位相差期間を単位としてずらすことを特徴とする半導体集積回路。
【請求項８】
入力クロック信号に同期したＮ相のクロック信号を発生する第１のクロック信号発生回路と、
入力クロック信号に同期したＭ相のクロック信号を発生する第２のクロック信号発生回路と、
Ｎ相のクロック信号及びＭ相のクロック信号を用いてサンプリングされたシリアル伝送データの論理値に基づいて、Ｎ相のクロック信号とＭ相のクロック信号との位相関係を変化させるために用いる制御値を求める計算回路と、
を具備し、前記第１及び第２のクロック信号発生回路がそれぞれ発生するＮ相のクロック信号及びＭ相のクロック信号が、入力クロック信号の１周期において１個の共通のサンプリング点を含む（Ｎ＋Ｍ−１）個の異なるサンプリング点を与えることを特徴とする半導体集積回路。
【請求項９】
前記計算回路が、（Ｎ＋Ｍ−１）個の異なるサンプリング点においてシリアル伝送データをサンプリングすることにより得られたパラレルデータの（Ｎ＋Ｍ−１）ビットの内の所定の２ビットの複数の組合せにそれぞれ対応する値の総和を求めることにより、シリアル伝送データのＭ相クロック信号に対する位相アライメントの変位を表す制御値を求める、請求項８記載の半導体集積回路。
【請求項１０】
前記計算回路が、パラレルデータの所定の２ビットとして、Ｎ相のクロック信号が表すＮ個のサンプリング点の内の第１のサンプリング点と、Ｍ相のクロック信号が表すＭ個のサンプリング点の内の該第１のサンプリング点に隣接する第２のサンプリング点とにおいてサンプリングされた２ビットを用いる、請求項９記載の半導体集積回路。
【請求項１１】
前記計算回路が、（Ｎ＋Ｍ−１）個の異なるサンプリング点においてシリアル伝送データをサンプリングすることにより得られたパラレルデータの（Ｎ＋Ｍ−１）ビットの内の所定の２ビットの複数の組合せにそれぞれ対応する値の絶対値の総和を求めることにより、シリアル伝送データの品位に関する値を求める、請求項８記載の半導体集積回路。
【請求項１２】
可変ゲインを有する増幅器と、
前記計算回路が求めたシリアル伝送データの品位に関する値に基づいて、前記増幅器のゲインを変化させる制御回路と、
をさらに具備する請求項１１記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般的に半導体集積回路に関し、特に、シリアル伝送データを受信する受信回路を実現するための半導体集積回路に関する。
【背景技術】
【０００２】
従来、ディジタル信号（データ）の高速シリアル伝送において、シリアル伝送データを受信する際には、シリアル伝送データのビットレートと等しい周波数を有しシリアル伝送データに同期したサンプリングクロック信号を用いてシリアル伝送データをサンプリングする方式が一般的に用いられていた。
【０００３】
しかしながら、このように単純なサンプリング方式によれば、サンプリングクロック信号を用いてシリアル伝送データのサンプリングを行う際に、伝送路における信号の遅延の偏りによって、シリアル伝送データの位相がサンプリングクロック信号の位相に対してずれたり（スキュー）、シリアル伝送データ自体の波形が劣化することにより、シンボル値を完全に検出できないことがある。
【０００４】
そこで、高速シリアル伝送されるディジタル信号を受信する受信回路の設計においては、そのように劣化したシリアル伝送データを受信した場合でも、シンボル値を安定して検出できる回路技術が重要となっている。
【０００５】
近年において、伝送路において波形が劣化したシリアル伝送データを受信する場合においてもシンボル値を安定して検出するために有効なサンプリング方式として、シリアル伝送データのビット数よりも多いサンプリング点においてシンボル値を検出するオーバーサンプリング方式が用いられている。
【０００６】
例えば、Ｕ．Ｓ．Ｐ．５，８０２，１０３号は、高速シリアル伝送において、オーバーサンプリング方式を用いて受信データを検出する全二重（ｆｕｌｌｙ  ｄｕｐｌｅｘｅｄ）伝送システムの一例を開示している。この文献に開示されているように、３倍オーバーサンプリング方式を用いると、シリアル伝送データの位相がサンプリングクロック信号の位相に対してずれたとしても、シンボルピリオド（クロック周波数に１つのデータブロックのビット数をかけた数の逆数）に対して最大±３０％の位相のずれを許容できるようになる。
【０００７】
図１は、オーバーサンプリング方式を用いた従来の受信回路の一例を示すブロック図である。この例においては、１つのデータブロックのビット数が８ビットであり、シリアル伝送データのビットレートに対して３倍のオーバーサンプリングを行っている。
【０００８】
図１に示すように、この受信回路は、入力クロック信号から、シリアル伝送データのビットレートの３倍のサンプリングレートを与える多相クロック信号を発生するＰＬＬ又はＤＬＬ回路２１０と、この多相クロック信号を用いてシリアル伝送データをオーバーサンプリングするサンプリングレジスタ２２０と、オーバーサンプリングの結果に基づいて、１つのデータブロックに含まれる８ビットのシンボル値を決定する論理値決定回路２３０とを含んでいる。
【０００９】
サンプリングレジスタ２２０に入力された１ブロック（８ビット）のシリアル伝送データは、シンボルビット数の３倍の２４個のサンプリング点においてオーバーサンプリングされて、２４ビットのパラレルデータとして出力される。
【００１０】
論理値決定回路２３０は、これらのパラレルデータを用いて確率計算を行うことにより、シリアル伝送データの遷移点を求める。さらに、論理値決定回路２３０は、これらの遷移点に基づいて、オーバーサンプリングによって得られた２４ビットのパラレルデータの内から適切な８ビットのパラレルデータを選択する再サンプリングを行うことにより、最終的に８ビットのシンボル値を決定する。
【００１１】
図２は、図１に示す受信回路の動作を論理値で説明するための図である。受信回路に入力されたシリアル伝送データの１データブロックは、そのビットレートの３倍の周波数を有する多相クロック信号でオーバーサンプリングされた結果、シリアル伝送データの論理値を反映した２４ビットのパラレルデータとして出力される。
【００１２】
これらのパラレルデータを用いて確率計算を行うことにより、遷移点２０１〜２０５が決定される。例えば、サンプリングされたパラレルデータにおいて、同じ論理値が２回連続すれば、遷移点が存在すると決定される。このようにして決定された遷移点に基づいて、２４ビットのパラレルデータの内から８ビットのシンボル値が決定される。
【００１３】
しかしながら、オーバーサンプリング方式によれば、サンプリングクロック数及びサンプリング回路数が増加するので、半導体集積回路において必要となる基板面積や消費電流が増大してしまう。そのため、３〜４倍以上のオーバーサンプリング方式を用いる半導体集積回路の設計においては、より微細な半導体テクノロジーを用いることによりこの問題に対処しているが、製造コストが増大してしまうという問題があった。
【発明の開示】
【発明が解決しようとする課題】
【００１４】
そこで、上記の点に鑑み、本発明の目的は、シリアル伝送データの受信に際し、伝送路における信号の遅延の偏りによってシリアル伝送データの位相がサンプリングクロック信号に対してずれたりシリアル伝送データの波形が劣化した場合においてもシンボル値を安定して検出できると共に、サンプリングクロック数やサンプリング回路数の増加を抑えた受信回路を実現する半導体集積回路を提供することである。
【課題を解決するための手段】
【００１５】
以上の課題を解決するため、本発明の第１の観点に係る半導体集積回路は、入力クロック信号に同期したＮ相のクロック信号を発生する第１のクロック信号発生回路と、第１のクロック信号発生回路によって発生されたＮ相のクロック信号の内の選択された１つに同期したＭ相のクロック信号を発生する第２のクロック信号発生回路であって、ここでＮ≠Ｍである、第２のクロック信号発生回路と、Ｎ相のクロック信号及びＭ相のクロック信号を用いてサンプリングされたシリアル伝送データの論理値に基づいて、Ｎ相のクロック信号の内の１つを選択するために用いる制御値を求める計算回路とを具備する。
【００１６】
また、本発明の第２の観点に係る半導体集積回路は、入力クロック信号に同期したＮ相のクロック信号を発生する第１のクロック信号発生回路と、入力クロック信号に同期したＭ相のクロック信号を発生する第２のクロック信号発生回路と、Ｎ相のクロック信号及びＭ相のクロック信号を用いてサンプリングされたシリアル伝送データの論理値に基づいて、Ｎ相のクロック信号とＭ相のクロック信号との位相関係を変化させるために用いる制御値を求める計算回路とを具備し、第２のクロック信号発生回路が、計算回路が求めた制御値に基づいて、Ｍ相のクロック信号の位相をＮ相のクロック信号の１位相差期間を単位としてずらすことを特徴とする。
さらに、本発明の第３の観点に係る半導体集積回路は、入力クロック信号に同期したＮ相のクロック信号を発生する第１のクロック信号発生回路と、入力クロック信号に同期したＭ相のクロック信号を発生する第２のクロック信号発生回路と、Ｎ相のクロック信号及びＭ相のクロック信号を用いてサンプリングされたシリアル伝送データの論理値に基づいて、Ｎ相のクロック信号とＭ相のクロック信号との位相関係を変化させるために用いる制御値を求める計算回路とを具備し、第１及び第２のクロック信号発生回路がそれぞれ発生するＮ相のクロック信号及びＭ相のクロック信号が、入力クロック信号の１周期において１個の共通のサンプリング点を含む（Ｎ＋Ｍ−１）個の異なるサンプリング点を与えることを特徴とする。
【発明の効果】
【００１７】
本発明は、入力クロック信号に同期し、且つ、単位時間当りのパルス数の異なる、即ち、周波数の異なる２種類の多相クロック信号を用いることを特徴とする。第１群の多相クロック信号は、シリアル伝送データの位相アライメントを測定するために用いられ、第２群の多相クロック信号は、シリアル伝送データの位相アライメントを測定するためと、シリアル伝送データのシンボル値を求めるために用いられる。位相アライメントの測定結果を用いて第２群の多相クロック信号の位相を調整することにより、伝送データに対して常に最適なサンプリングクロック信号の位相を確保することができる。
【００１８】
その結果、シリアル伝送データの受信に際し、伝送路における信号の遅延の偏りによってシリアル伝送データの位相がサンプリングクロック信号に対してずれたりシリアル伝送データの波形が劣化した場合においても、シンボル値を安定して検出できると共に、サンプリングクロック数やサンプリング回路数の増加を抑えることができる。
【発明を実施するための最良の形態】
【００１９】
本発明の利点及び特徴は、以下の詳細な説明と図面とを関連させて考察すれば明らかになる。これらの図面において、同じ参照番号は同じ構成要素を指している。
図３は、本発明の第１の実施形態に係る半導体集積回路によって実現される受信回路の構成を示すブロック図である。本実施形態においては、１つのデータブロックのビット数が８ビットであり、シリアル伝送データのビットレートに対して３倍のオーバーサンプリングを行った場合と同等以上の位相調整能力を実現している。
【００２０】
この受信回路は、入力クロック信号から等間隔のＮ相のクロック信号を発生する第１のＰＬＬ又はＤＬＬ回路１０と、これらＮ相のクロック信号が有するＮ種類の位相の内の１種類の位相に同期した等間隔のＭ相のクロック信号を発生する第２のＰＬＬ又はＤＬＬ回路２０とを含んでいる。Ｎ相のクロック信号は、シリアル伝送データの位相アライメントを測定するために用いられ、Ｍ相のクロック信号は、シリアル伝送データの位相アライメントを測定するためと、シリアル伝送データのシンボル値を求めるために用いられる。本実施形態においては、Ｎ相のクロック信号として７相クロック信号を用い、Ｍ相のクロック信号として、８相クロック信号を用いている。
【００２１】
また、この受信回路は、７相クロック信号と８相クロック信号とにおいて重複しない１４（＝Ｎ＋Ｍ−１）個のサンプリング点においてシリアル伝送データをサンプリングするサンプリングレジスタ３０を含んでいる。サンプリングレジスタ３０に入力されたシリアル伝送データは、シンボルビット数の１.７５倍のビットレートでパラレル化され、１４ビットのサンプルデータとして出力される。
【００２２】
さらに、この受信回路は、入力された１４ビットのサンプルデータを用いて確率計算を行うことにより、最終的に８ビットのシンボル値と、アライメント変位値と、伝送品位値とを決定するアライメント計算回路４０を含んでいる。アライメント計算回路４０から出力されるアライメント変位値は、第２のＰＬＬ又はＤＬＬ回路２０に供給される。
【００２３】
図４は、図３に示す受信回路の動作を論理値で説明するための図である。入力されたシリアル伝送データは、１データブロック（８ビット）の期間を７等分する第１群のサンプリング点１１〜１７と、１データブロックの期間を８等分する第２群のサンプリング点２１〜２８とにおいてサンプリングされた結果、１４ビットのサンプルデータ３１、３２ａ、３２ｂ、３３ａ、３３ｂ、３４ａ、３４ｂ、３５、３６ａ、３６ｂ、３７ａ、３７ｂ、３８ａ、３８ｂとして出力される。
【００２４】
図３に示すアライメント計算回路４０は、これら１４ビットのサンプルデータを用いて、シリアル伝送データの適切な位相アライメント位置からの変位値を計算する。
以下に、シリアル伝送データの適切な位相アライメント位置からの変位値を計算する方法の一例について説明する。
【００２５】
まず、アライメント計算回路の内部レジスタ４１〜４７における値が「０」にリセットされる。次に、アライメント計算回路は、サンプルデータ３２ａの論理値がサンプルデータ３２ｂの論理値と等しいか否かを判定し、これらが等しければ「−１」を内部レジスタ４２に格納する。同様に、アライメント計算回路は、サンプルデータ３３ａの論理値がサンプルデータ３３ｂの論理値と等しいか否かを判定し、これらが等しければ「−１」を内部レジスタ４３に格納する。同様に、アライメント計算回路は、サンプルデータ３４ａの論理値がサンプルデータ３４ｂの論理値と等しいか否かを判定し、これらが等しければ「−１」を内部レジスタ４４に格納する。
【００２６】
一方、アライメント計算回路は、サンプルデータ３６ａの論理値がサンプルデータ３６ｂの論理値と等しいか否かを判定し、これらが等しければ「＋１」を内部レジスタ４５に格納する。同様に、アライメント計算回路は、サンプルデータ３７ａの論理値がサンプルデータ３７ｂの論理値と等しいか否かを判定し、これらが等しければ「＋１」を内部レジスタ４６に格納する。同様に、アライメント計算回路は、サンプルデータ３８ａの論理値がサンプルデータ３８ｂの論理値と等しいか否かを判定し、これらが等しければ「＋１」を内部レジスタ４７に格納する。
【００２７】
内部レジスタ４１〜４７にそれぞれ格納されている値の総和を求めることにより、シリアル伝送データの適切な位相アライメント位置からの変位量を表すアライメント変位値を計算することができる。シリアル伝送データが適切な位相アライメント位置に存在する場合には、アライメント変位値が「０」となる。また、内部レジスタ４１〜４７にそれぞれ格納されている値の絶対値の総和を求めることにより、伝送路の品位を表す品位値を計算することができる。伝送路の品位が良好である場合には、伝送品位値が「６」となる。
【００２８】
同時に、１データブロックの期間を８等分する第２群のサンプリング点２１〜２８においてシリアル伝送データをサンプリングすることにより得られたシンボル値が、検出信号として出力される。
【００２９】
次に、シリアル伝送データの適切な位相アライメント位置からの変位値を計算する方法の他の例について説明する。
先の例においては内部レジスタ４１〜４７に「０」、「−１」、又は、「＋１」を格納したが、本例においては内部レジスタ４１〜４７に「０」又は「１」を格納する。即ち、アライメント計算回路は、比較すべき２つのサンプルデータの論理値が等しければ、「１」をそれぞれの内部レジスタに格納する。その後、アライメント計算回路は、内部レジスタ４１〜４４にそれぞれ格納されている値の和ＳＵＭ１と内部レジスタ４５〜４７にそれぞれ格納されている値の和ＳＵＭ２とを求め、これらの差（ＳＵＭ２−ＳＵＭ１）を求めることにより、シリアル伝送データの適切な位相アライメント位置からの変位量を表すアライメント変位値を計算することができる。
【００３０】
図５は、本実施形態に係る受信回路において、入力されるシリアル伝送データの位相がサンプリングクロック信号の位相に対してずれている場合の動作を論理値レベルで説明するための図である。このような状況は、伝送路における信号遅延時間がシリアル伝送データとクロック信号との間で異なることにより生じる劣化の一例である。
【００３１】
入力されたシリアル伝送データは、１つのサンプリング点を共有する第１群のサンプリング点１１〜１７と第２群のサンプリング点２１〜２８とにおいてサンプリングされた結果、１４ビットのサンプルデータ５１、５２ａ、５２ｂ、５３ａ、５３ｂ、５４ａ、５４ｂ、５５、５６ａ、５６ｂ、５７ａ、５７ｂ、５８ａ、５８ｂとして出力される。
【００３２】
シリアル伝送データのサンプリングクロック信号に対する位相アライメントがずれている為に、アライメント計算回路において内部レジスタ４１〜４７にそれぞれ格納されている値の総和、即ち、アライメント変位値を求めると、アライメント変位値が「０」とならずに「＋２」となる。このアライメント変位値に基づいて、サンプリングクロック信号を発生する第２のＰＬＬ又はＤＬＬ回路２０（図３）において、入力される７相クロック信号の内から基準位相として選択されるクロック信号を変更することにより、位相アライメントの調整が行われる。また、アライメント計算回路において、内部レジスタ４１〜４７にそれぞれ格納されている値の絶対値の総和、即ち、伝送品位値を求めると、伝送品位値が「６」とならずに「４」となる。これは、伝送路等の影響により受信データの品位が低下していることを表している。
【００３３】
図６は、図５に示す位相ずれを調整した後の動作を論理値レベルで説明するための図である。図５において、計算されたアライメント変位値が「＋２」であったので、第２のＰＬＬ又はＤＬＬ回路２０（図３）において選択されるクロック信号を「−２」だけずらして、サンプリング点１１を与えるクロック信号からサンプリング点１６を与えるクロック信号に変更すると共に、内部レジスタ４１〜４７をリセットする。あるいは、計算されたアライメント変位値を所定の時間に渡って積分して平均化した後に、選択されるクロック信号を決定するようにしても良い。
【００３４】
入力されたシリアル伝送データは、新たに配列されたサンプリング点においてサンプリングされた結果、１４ビットのサンプルデータ６３ａ、６３ｂ、６４ａ、６４ｂ、６５、６６ａ、６６ｂ、６７ａ、６７ｂ、６８ａ、６８ｂ、６１、６２ａ、６２ｂとして出力される。その後、内部レジスタ４１〜４７にそれぞれ格納された値を用いてアライメント変位値を再度計算する。基準となるサンプリング点が「−２」だけずれたことにより、アライメント変位値は再び「０」となる。また、伝送品位値が「６」に戻る。
【００３５】
以上のように、アライメント計算回路の計算結果を用いてシリアル伝送データとサンプリングクロック信号との位相関係を常に調整することにより、少ないデータサンプリング数によって、伝送路における信号波形の劣化（スキュー等）に対してシンボル値を安定に検出することが可能となる。
【００３６】
図７Ａは、本発明において用いられるＮ相クロック信号及びＭ相クロック信号を用いたサンプリング方式において、最低限必要なサンプル数とシリアル伝送データの位相調整範囲とを示している。一方、図７Ｂは、従来例において用いられるＸ倍のオーバーサンプリング方式において、最低限必要なサンプル数とシリアル伝送データの位相調整範囲とを示している。両者を比較すると、Ｎ≦Ｍの場合に、（Ｍ／Ｎ−１）が１／３よりも小さければ、本発明において用いられる方式の方が、従来例において用いられる３倍オーバーサンプリング方式よりも細かい位相調整が可能であることが分る。なお、Ｎ＞Ｍとしても良く、その場合には、（Ｎ／Ｍ−１）が１／３よりも小さければ、本発明において用いられる方式の方が、従来例において用いられる３倍オーバーサンプリング方式よりも細かい位相調整が可能となる。
【００３７】
図８は、図３に示す受信回路において、入力されるシリアル伝送データの位相がサンプリングクロック信号の位相に対して非平衡にずれている場合の動作を論理値レベルで説明するための図である。このような状況は、平衡伝送路において信号遅延時間がシリアル伝送データとクロック信号との間で異なることに加えて、平衡伝送路に含まれる２つの伝送路間においても信号遅延時間に違いが生じることにより生じる劣化の一例である。
【００３８】
入力されたシリアル伝送データは、１データブロックの期間を７等分する第１群のサンプリング点１１〜１７と、その内の１つのサンプリング点（図８においてはサンプリング点１１）に同期して１データブロックの期間を８等分する第２群のサンプリング点２１〜２８とにおいてサンプリングされた結果、１４ビットのサンプルデータ７１、７２ａ、７２ｂ、７３ａ、７３ｂ、７４ａ、７４ｂ、７５、７６ａ、７６ｂ、７７ａ、７７ｂ、７８ａ、７８ｂとして出力される。
【００３９】
図８においては、入力されたシリアル伝送データの立下りエッジがサンプリングクロック信号の位相に対してずれている為に、アライメント計算回路４０（図３）において、入力された１４ビットのサンプルデータに基づいてアライメント変位値を計算した結果、アライメント変位値が「０」にならず「＋１」になる。このアライメント変位値に基づいて、サンプリングクロック信号を発生する第２のＰＬＬ又はＤＬＬ回路２０におけるクロック信号の選択を変更することにより、位相アライメントの調整が行われる。
【００４０】
図９は、図８に示す非平衡な位相ずれを調整した後の動作を論理値レベルで説明するための図である。計算されたアライメント変位値が「＋１」であったので、サンプリング点１１〜１７を与える７相クロック信号の内で選択されるクロック信号を「−１」だけずらして、サンプリング点１１を与えるクロック信号からサンプリング点１７を与えるクロック信号に変更する。あるいは、計算されたアライメント変位値を所定の時間に渡って積分して平均化した後に、選択されるクロック信号を変更するようにしても良い。
【００４１】
入力されたシリアル伝送データは、新たに配列されたサンプリング点においてサンプリングされた結果、１４ビットのサンプルデータ８２ａ、８２ｂ、８３ａ、８３ｂ、８４ａ、８４ｂ、８５、８６ａ、８６ｂ、８７ａ、８７ｂ、８８ａ、８８ｂ、８１として出力される。これらのサンプルデータを用いてアライメント変位値を計算すると、サンプリングクロック信号の位相が「−１」だけずれたことで、アライメント変位値は再び「０」となる。
【００４２】
図９において、アライメント変位値は「０」となったものの、内部レジスタ４１〜４７に保持されている値の絶対値の総和である伝送品位値が、図４及び図６における「６」と異なり、「４」であることに注意してほしい。平衡伝送路においてシリアル伝送データが単にサンプリングクロック信号に対して遅延している図５に示す場合と異なり、平衡伝送路に含まれる２つの伝送路間においても遅延時間に違いが生じているような劣悪な波形を有するシリアル伝送データを受信している場合には、位相アライメントが合った状態においても伝送品位値が小さくなる。
【００４３】
このように、本実施形態によれば、アライメント計算回路の内部レジスタに格納されている値の総和を求めることにより、位相アライメントの修正方向を知ることができるのに加えて、アライメント計算回路の内部レジスタに格納されている値の絶対値の総和を求めることにより、伝送路の品位を把握することが可能となる。
【００４４】
一般のシリアル伝送路においては、その伝送路の品位がダイナミックに変動することが容易に起こり得る。この場合に、簡易な方法で伝送路の品位（劣化程度）を測定することができれば、伝送路の品位に対応した送信方法を選択することが可能になる。例えば、劣化の激しい伝送路においては、ビットレートを下げてシリアル伝送データを送信するように送信回路を制御することにより、シリアル伝送データを安定に送信することが可能になる。同様に、伝送路の品位に対応した受信方法を選択することも可能である。例えば、劣化の激しい伝送路においては、受信回路において増幅器の初段のゲインを増加させたり波形等化を行うことにより、シリアル伝送データを安定に受信することが可能になる。
【００４５】
本実施形態によれば、従来のオーバーサンプリング方式と同等以上の位相調整能力を有する受信回路を、オーバーサンプリング方式に必要なクロック信号数よりも大幅に少ないクロック信号を用いて実現することが可能となる。これにより、オーバーサンプリング方式と同等以上の性能を、より少ない消費電力で実現することができる。
【００４６】
さらに、従来のオーバーサンプリング方式においてはシリアル伝送データの品位をダイナミックに測定することは困難であったが、本実施形態によれば、これが容易に可能となる。これにより、伝送路の品位にダイナミックに適応することができる。
【００４７】
本実施形態においては、入力クロック信号に同期するＮ相のクロック信号を発生するためにＰＬＬ又はＤＬＬ回路を用いると共に、Ｎ相の多相クロック信号の内の選択された１つのクロック信号に同期するＭ相のクロック信号を発生するためにＰＬＬ又はＤＬＬ回路を用いた例を説明したが、等間隔の多相クロック信号を発生することができる他の回路を用いても、本発明は実現可能且つ有効である。また、多相クロック信号の数については、Ｎ≠Ｍであれば、如何なるＮとＭの値を用いても、本発明は実現可能且つ有効である。
【００４８】
次に、本発明の第２の実施形態に係る半導体集積回路について説明する。本実施形態は、本発明をＲＧＢディジタル画像信号用の３チャンネルの受信回路に適用したものである。本実施形態においては、１データブロックのビット数を１０ビットとし、４倍のオーバーサンプリングと同等以上の位相調整能力を付与している。
【００４９】
図１０は、本発明の第２の実施形態に係る半導体集積回路によって実現される受信回路の構成を示すブロック図である。
この受信回路は、共通回路ブロック１００Ｃ、Ｒチャンネル回路ブロック１００Ｒ、Ｇチャンネル回路ブロック１００Ｇ、及び、Ｂチャンネル回路ブロック１００Ｂを含んでいる。
【００５０】
入力された平衡クロック信号と３チャンネルの平衡シリアル伝送データは、差動増幅器９０〜９３によってそれぞれ増幅される。差動増幅器９０〜９３の各々は、制御回路５０から供給される制御信号に従って、初段のゲインを調整する機能を有する。増幅された平衡クロック信号は、第１のＤＬＬ回路１１０において、入力された平衡クロック信号と同期した等間隔の９相のアライメント測定用クロック信号に変換される。
【００５１】
位相アライメント回路６０によって制御されるクロック信号選択回路７０において、第１のＤＬＬ回路１１０から出力される９相クロック信号の内の１つのクロック信号が選択される。第２のＤＬＬ回路１２０は、選択されたクロック信号に基づいて、入力された平衡クロック信号に同期した１０相のシンボルサンプリング用クロック信号を出力する。
【００５２】
ローカルバッファ８０において波形整形された９相クロック信号と、第２のＤＬＬ回路１２０から出力された１０相クロック信号は、サンプリング回路１３０に入力される。サンプリング回路１３０は、これらのクロック信号に基づいて、差動増幅器９１によって増幅されたシリアル伝送データをサンプリングし、１８（＝１０＋９−１）ビットのサンプルデータを出力する。
【００５３】
位相アライメント回路６０は、１８ビットのサンプリングデータに基づいて、シリアル伝送データの位相アライメントに関する情報を表すアライメント変位値を求め、これをクロック信号選択回路７０にフィードバックする。
【００５４】
同時に、位相アライメント回路６０は、１８ビットのサンプリングデータに基づいて、シリアル伝送データの伝送品位に関する情報を表す伝送品位値を求め、これを制御回路５０にフィードバックする。制御回路５０は、３チャンネル分の伝送品位値に基づいて差動増幅器９０〜９３の初段のゲインを設定することにより、シリアル伝送データの伝送品位に応じたゲイン調整を行うことができる。
【００５５】
一方、第２のＤＬＬ回路１２０から出力されるサンプリングクロック信号によってサンプルされた１０ビットのデータは、ワードアライメント回路９０によってビット位置合わせされた後、パラレルデータとして出力される。
【００５６】
以上、ＲＧＢの３つのチャンネルの回路ブロックの内のＲチャンネル回路ブロックについて説明したが、残りの２つのチャンネルも同様の回路ブロックで構成されている。これにより、３チャンネルのシリアル伝送データが独立にクロック信号に対して位相遅延を生じたとしても、本実施形態に係る受信装置を用いることで安定にデータを受信することができる。
以上、本発明は実施形態に基づいて説明されたが、本発明はこれらの実施形態に限定されることなく、請求の範囲に記載されている範囲内で自由に変形及び変更が可能である。
【産業上の利用可能性】
【００５７】
本発明に係る半導体集積回路は、シリアル伝送データを受信する受信回路を有する液晶ディスプレイ等の装置において、利用することが可能である。
【図面の簡単な説明】
【００５８】
【図１】オーバーサンプリング方式を用いた従来の受信回路の一例を示すブロック図である。
【図２】図１に示す受信回路の動作を論理値で説明するための図である。
【図３】本発明の第１の実施形態に係る半導体集積回路によって実現される受信回路の構成を示すブロック図である。
【図４】図３に示す受信回路の動作を論理値で説明するための図である。
【図５】図３に示す受信回路において、入力されるシリアル伝送データの位相がサンプリングクロック信号の位相に対してずれている場合の動作を論理値レベルで説明するための図である。
【図６】図５に示す位相ずれを調整した後の動作を論理値レベルで説明するための図である。
【図７Ａ】本発明において用いられるサンプリング方式において最低限必要なサンプル数とシリアル伝送データの位相調整範囲とを示す図であり、
【図７Ｂ】従来例において用いられるオーバーサンプリング方式において最低限必要なサンプル数とシリアル伝送データの位相調整範囲とを示す図である。
【図８】図３に示す受信回路において、入力されるシリアル伝送データの位相がサンプリングクロック信号の位相に対して非平衡にずれている場合の動作を論理値レベルで説明するための図である。
【図９】図８に示す非平衡な位相ずれを調整した後の動作を論理値レベルで説明するための図である。
【図１０】本発明の第２の実施形態に係る半導体集積回路によって実現される受信回路の構成を示すブロック図である。
【符号の説明】
【００５９】
１０  第１のＰＬＬ又はＤＬＬ回路
２０  第２のＰＬＬ又はＤＬＬ回路
３０  サンプリングレジスタ
４０  アライメント計算回路
４１〜４７  アライメント計算回路の内部レジスタ
５０  制御回路
６０  位相アライメント回路
７０  クロック信号選択回路
８０  ローカルバッファ
９０〜９３  差動増幅器
１００Ｃ  共通回路ブロック
１００Ｒ  Ｒチャンネル回路ブロック
１００Ｇ  Ｇチャンネル回路ブロック
１００Ｂ  Ｂチャンネル回路ブロック
１１０  第１のＤＬＬ回路
１２０  第２のＤＬＬ回路
１３０  サンプリング回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７Ａ】
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【図７Ｂ】
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【図８】
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【図９】
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【図１０】
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