(57)【特許請求の範囲】
【請求項１】
同期クロックと所定の回路から入力する信号とのスキューを低減するスキュー低減回路を備えた半導体集積回路であって、
前記スキュー低減回路は、前記同期クロックと前記所定の回路からの入力信号とのスキューを低減するために該入力信号の位相を制御する位相制御情報を使用して、該半導体集積回路から該所定の回路へ出力する信号の位相を制御するようになっていることを特徴とする半導体集積回路。
【請求項２】
請求項１記載の半導体集積回路において、前記スキュー低減回路は、前記所定の回路からの入力信号に対して前記同期クロックと前記所定の回路からの入力信号とのスキューに応じた遅延時間を与える入力用遅延回路と、該半導体集積回路から該所定の回路への出力信号に対して該入力用遅延回路と同じ遅延時間を与える出力用遅延回路とを具備することを特徴とする半導体集積回路。
【請求項３】
請求項２記載の半導体集積回路において、前記入力用遅延回路および前記出力用遅延回路を、それぞれＤＬＬ回路として構成したことを特徴とする半導体集積回路。
【請求項４】
請求項３記載の半導体集積回路において、前記スキュー低減回路は、さらに、前記同期クロックと前記所定の回路からの入力信号とのスキューを比較検出する位相比較回路と、該位相比較回路によるスキューの検出結果に応じて前記入力用遅延回路および前記出力用遅延回路の遅延時間を同じ値として制御するシフトレジスタを具備することを特徴とする半導体集積回路。
【請求項５】
請求項２記載の半導体集積回路において、前記半導体集積回路は、キャリブレーションモードを有し、該キャリブレーションモードにおいて、前記同期クロックと前記所定の回路からの入力信号とのスキューを補正するようになっていることを特徴とする半導体集積回路。
【請求項６】
請求項１記載の半導体集積回路において、前記半導体集積回路は、前記所定の回路へ信号を出力する際に、同時にタイミング信号を出力するようになっていることを特徴とする半導体集積回路。
【請求項７】
請求項６記載の半導体集積回路において、前記半導体集積回路は、キャリブレーションモードを有し、該キャリブレーションモードにおいて、前記同期クロックと前記タイミング信号とのスキューを補正するようになっていることを特徴とする半導体集積回路。
【請求項８】
請求項７記載の半導体集積回路において、前記所定の回路は、前記キャリブレーションモードにおいてタイミング信号を出力するようになっていることを特徴とする半導体集積回路。
【請求項９】
請求項８記載の半導体集積回路において、前記スキュー低減回路は、さらに、前記キャリブレーションモードにおいて、前記同期クロックと前記所定の回路から入力するタイミング信号とのスキューに応じた遅延時間を与えるタイミング信号のための入力用遅延回路と、該半導体集積回路から該所定の回路へ出力される前記タイミング信号に対して該タイミング信号のための入力用遅延回路と同じ遅延時間を与えるタイミング信号のための出力用遅延回路とを具備することを特徴とする半導体集積回路。
【請求項１０】
請求項９記載の半導体集積回路において、前記タイミング信号のための入力用遅延回路および前記タイミング信号のための出力用遅延回路を、それぞれＤＬＬ回路として構成したことを特徴とする半導体集積回路。
【請求項１１】
請求項１０記載の半導体集積回路において、前記スキュー低減回路は、さらに、前記同期クロックと前記所定の回路から入力するタイミング信号とのスキューを比較検出するタイミング信号のための位相比較回路と、該タイミング信号のための位相比較回路によるスキューの検出結果に応じて前記タイミング信号のための入力用遅延回路および前記タイミング信号のための出力用遅延回路の遅延時間を同じ値として制御するタイミング信号のためのシフトレジスタを具備することを特徴とする半導体集積回路。
【請求項１２】
請求項１〜１１のいずれか１項に記載の半導体集積回路を使用した半導体集積回路システムであって、前記所定の回路はＣＰＵであり、該半導体集積回は該ＣＰＵに対してバス接続された半導体記憶装置であることを特徴とする半導体集積回路システム。
【請求項１３】
請求項１２記載の半導体集積回路システムであって、前記半導体記憶装置は、複数個設けられていることを特徴とする半導体集積回路システム。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体集積回路および半導体集積回路システムに関し、特に、高速動作を行うクロック同期式の半導体集積回路に関する。
近年、ＣＰＵ（Central Processing Unit:マイクロプロセッサ) の動作周波数（動作クロック）および性能の向上には著しいものがあり、これに伴って、ＤＲＡＭ（Dynamic Random Access Memory) 等のメモリに対しても高速動作が要求されている。そこで、クロックの高速化と共に、例えば、クロックの立ち上がりタイミングだけでなくクロックの立ち下がりタイミングにおいてもデータアクセスを行うＤＤＲ（Double Data Rate）型のＤＲＡＭ等も提案されている。このように、アクセス−アクセス間隔或いはクロック周波数が短くなると、例えば、ＣＰＵとメモリ間でデータの転送を行う各配線（データバス）の配線負荷に起因する遅延と、ＣＰＵおよび各メモリに対して同期クロックを供給する配線（クロック線）の配線負荷に起因する遅延とが異なって、各信号間のスキューが問題になってくる。そこで、各信号間のスキューを低減させることのできる半導体集積回路の提供が要望されている。
【０００２】
【従来の技術】
図１は半導体集積回路が適用されるシステムの一例を示すブロック図である。図１において、参照符号１０１は第１の半導体集積回路（ＣＰＵ）を示し、また、１０２は第２の半導体集積回路（半導体記憶装置：メモリ；ＤＲＡＭ）を示している。
【０００３】
図１に示されるように、例えば、ＣＰＵ１０１およびメモリ１０２は、同期クロックＣＬＫが供給されるクロック線１３１、並びに、それぞれデータＥｘｔＡおよびＥｘｔＢが転送されるデータ線（データバス）１３２，１３３等を介して接続されている。
ところで、クロックＣＬＫの速度（周波数）が、例えば、百ＭＨz を越えるような高速になると、これらのクロック線１３１およびデータ線１３２，１３３等における配線負荷の大きさの違いに起因して、転送される信号の速度（遅延時間、或いは、位相）の違いが無視できなくなる。
【０００４】
すなわち、例えば、ＣＰＵ１０１からメモリ１０２へデータ転送をする時に、メモリ１０２において、転送されたデータ（ＥｘｔＡ，ＥｘｔＢ）とクロックＣＬＫとの間にスキューが存在し、メモリの動作速度を高速化する上での障害になっている。
そこで、この各信号間におけるスキューを低減するスキュー低減回路（１０５）を備えたＤＲＡＭが研究・開発されている。
【０００５】
図２は図１のシステムにおける関連技術としての半導体集積回路（スキュー低減回路を備えたＤＲＡＭ）を概略的に示すブロック図である。図２において、参照符号１０５はスキュー低減回路、１０６はメモリ部、１４１ａ，１４１ｂは入力バッファ、１４２ａ，１４２ｂは出力トランジスタ、１４３ａ，１４３ｂはラッチ回路、そして、１４４ａ，１４４ｂは出力バッファを示している。
【０００６】
図２に示されるように、スキュー低減回路（De-skew circuit)１０５は、クロック線１３１を介して供給されるクロックＣＬＫと、データ線１３２および１３３を介してＣＰＵ１０１から供給される各データ（例えば、書き込みデータ）ＥｘｔＡおよびＥｘｔＢとのスキューを低減させるために、それぞれシフトレジスタ１５２ａ，１５２ｂ、遅延回路（入力用遅延回路）１５３ａ，１５３ｂ、および、位相比較回路１５５ａ，１５５ｂを備えて構成されている。なお、これらシフトレジスタ１５２ａ，１５２ｂ、入力用遅延回路１５３ａ，１５３ｂ、および、位相比較回路１５５ａ，１５５ｂは、各データＥｘｔＡ，ＥｘｔＢを転送するデータ線１３２，１３３の数に応じて設けられることになる。
【０００７】
この図２に示すメモリ（ＤＲＡＭ：半導体記憶装置）は、各データ線１３２，１３３および入力バッファ１４１ａ，１４１ｂを介して供給される信号Ａ０，Ｂ０に対して、遅延回路１５３ａ，１５３ｂを設け、該遅延回路１５３ａ，１５３ｂの出力信号Ａ１，Ｂ１をラッチ回路１４３ａ，１４３ｂへ供給するようになっている。ここで、遅延回路１５３ａ，１５３ｂは、ＤＬＬ回路（Delay Locked Loop Circuit ）の一部を構成している。遅延回路１５３ａ，１５３ｂにおける遅延量（遅延段の数）は、シフトレジスタ１５２ａ，１５２ｂにより規定され、該シフトレジスタ１５２ａ，１５２ｂに設定される値（遅延段の数に対応）は、遅延部１５１を介して供給されるクロックＣＬＫと遅延回路１５３ａ，１５３ｂの出力とを位相比較し、スキューが最小となるように（同期するように）して決められる。
【０００８】
ここで、クロック（同期クロック）ＣＬＫに対して所定の遅延量を与える遅延部１５１は、クロックＣＬＫをデータＥｘｔＡおよびＥｘｔＢよりも遅れたタイミングとし、データＥｘｔＡおよびＥｘｔＢを遅延回路１５３ａ，１５３ｂにより遅延して該クロックＣＬＫとのタイミングを合わせるために設けられている。なお、上記のクロックＣＬＫと遅延回路１５３ａ，１５３ｂの出力との比較およびシフトレジスタ１５２ａ，１５２ｂによる遅延段数の設定は、例えば、キャリブレーションモードを設け、該キャリブレーションモードにおいてだけ行うようになっている。
【０００９】
図３は図２のスキュー低減回路１０５の動作を説明するためのタイミング図である。
図３におけるラッチ回路１４３ａおよび１４３ｂのデータ取り込みタイミングを制御するクロックＣＬＫＡおよびＣＬＫＢと、該ラッチ回路１４３ａおよび１４３ｂに入力される信号Ａ１およびＢ１との比較から明らかなように、異なる信号線（データ線）１３２および１３３を介してＣＰＵ（１０１）から転送されるデータＥｘｔＡおよびＥｘｔＢとクロック線１３１を介して供給されるクロックＣＬＫとの間のスキューが低減されているのが判る。すなわち、スキュー低減回路１０５により、データウィンドウＤＷ１の大きさ（ウインドウ幅）を、データウィンドウＤＷ２と小さく（狭く）することができ、その結果、ラッチ回路１４３ａおよび１４３ｂの出力信号Ａ２およびＢ２のデータ保持期間を短くして高速動作を行うことが可能になる。
【００１０】
なお、メモリ部１０６から出力される信号（データ：読み出しデータ）は、出力バッファ１４４ａ，１４４ｂ、出力トランジスタ１４２ａ，１４２ｂ、および、データ線１３２，１３３を介してＣＰＵ１０１へ転送されるようになっている。
【００１１】
【発明が解決しようとする課題】
上述した図１〜図３に示す半導体集積回路（メモリ）１０２において、スキュー低減回路１０５は、あくまでもデータをＣＰＵ１０１から受けとる際（データ入力時：書き込みデータ）に機能するものであり、該メモリ１０２からデータを出力する際（データ出力出力：読み出しデータ）には機能せず、例えば、該メモリ１０２からの読み出しデータを受け取るＣＰＵ１０１側でのスキューに対しては何ら考慮されていなかった。
【００１２】
しかしながら、例えば、ＣＰＵ１０１側にスキュー低減回路を設ける場合、ＣＰＵ１０１が複数のメモリＩＣ或いはメモリモジュールからのデータを受け取るように構成されていると、データを出力する各メモリＩＣ（メモリモジュール）によってもスキューが異なることになり、キャリブレーションモードによる固定的なスキュー補正では対応することが困難であるだけでなく、スキューを補正する大きさ（遅延量）も大きなものとなって回路規模が増大することにもなる。
【００１３】
本発明は、上述した関連技術としての半導体集積回路が有する課題に鑑み、所定の回路から入力する信号のスキューを低減するだけでなく、所定の回路へ出力する信号に対しても入力信号のスキュー情報を利用して、該半導体集積回路から出力される信号を受け取る所定の回路においてもスキューの低減を図ることを目的とする。
【００１４】
【課題を解決するための手段】
本発明によれば、同期クロックと所定の回路から入力する信号とのスキューを低減するスキュー低減回路を備えた半導体集積回路であって、前記スキュー低減回路は、前記同期クロックと前記所定の回路からの入力信号とのスキューを低減するために該入力信号の位相を制御する位相制御情報を使用して、該半導体集積回路から該所定の回路へ出力する信号の位相を制御するようになっていることを特徴とする半導体集積回路が提供される。
【００１５】
本発明の半導体集積回路におけるスキュー低減回路は、同期クロックと所定の回路から入力する信号とのスキューを低減するだけでなく、この同期クロックと所定の回路からの入力信号とのスキューを低減するために該入力信号の位相を制御する位相制御情報を使用して、半導体集積回路から所定の回路へ出力する信号の位相も制御するようになっている。
これにより、所定の回路から入力する信号のスキューを低減することができるだけでなく、半導体集積回路から出力される信号を受け取る所定の回路においてもスキューの低減が可能になる。
【００１６】
【発明の実施の形態】
以下、図面を参照して本発明に係る半導体集積回路の実施例を説明する。
図４は本発明に係る半導体集積回路が適用されるシステムの一例を示すブロック図である。図４において、参照符号１は所定の回路（第１の半導体集積回路：ＣＰＵ）を示し、２は半導体集積回路（第２の半導体集積回路：メモリ；ＤＲＡＭ）を示し、そして、５はメモリ２に設けられたスキュー低減回路を示している。
【００１７】
図４に示されるように、例えば、ＣＰＵ１およびメモリ２は、同期クロックＣＬＫが供給されるクロック線３１、並びに、それぞれデータＥｘｔＡ１，ＥｘｔＡ２およびＥｘｔＢ１，ＥｘｔＢ２が転送されるデータ線（データバス）３２，３３等を介して接続されている。ここで、データＥｘｔＡ１およびＥｘｔＢ１はＣＰＵ１の入出力部におけるデータ（ＣＰＵ１からの信号はデータバス３２，３３による遅延の影響の無い信号であり、また、メモリ２からの信号はデータバス３２，３３による遅延の影響を受けた信号である）を示し、データＥｘｔＡ２およびＥｘｔＢ２はメモリ２の入出力部におけるデータ（ＣＰＵ１からの信号はデータバス３２，３３による遅延の影響を受けた信号であり、また、メモリ２からの信号はデータバス３２，３３による遅延の影響の無い信号である）を示している。
【００１８】
図５は図４のシステムにおける本発明の半導体集積回路の一実施例（スキュー低減回路を備えたＤＲＡＭ）を概略的に示すブロック図である。図５において、参照符号５はスキュー低減回路、６はメモリ部、４１ａ，４１ｂは入力バッファ、４２ａ，４２ｂは出力トランジスタ、４３ａ，４３ｂはラッチ回路、そして、４４ａ，４４ｂは出力バッファを示している。
【００１９】
図５に示されるように、スキュー低減回路５は、クロック線３１を介して供給されるクロックＣＬＫと、データ線３２および３３を介してＣＰＵ１から供給される各データ（例えば、書き込みデータ）ＥｘｔＡ２およびＥｘｔＢ２とのスキューを低減させるために、それぞれシフトレジスタ５２ａ，５２ｂ、入力用遅延回路５３ａ，５３ｂ、および、位相比較回路５５ａ，５５ｂを備えて構成されている。さらに、スキュー低減回路５は、出力バッファ４４ａ，４４ｂと出力トランジスタ４２ａ，４２ｂとの間に挿入された出力用遅延回路５４ａ，５４ｂを備えて構成されている。なお、これらシフトレジスタ５２ａ，５２ｂ、入力用遅延回路５３ａ，５３ｂ、位相比較回路５５ａ，５５ｂ、および、出力用遅延回路５４ａ，５４ｂは、各データＥｘｔＡ２，ＥｘｔＢ２を転送するデータ線３２，３３の数に応じて設けられる。
【００２０】
この図５に示すメモリ（ＤＲＡＭ：半導体記憶装置）は、各データ線３２，３３および入力バッファ４１ａ，４１ｂを介して供給される信号（データ）Ａ０１，Ｂ０１に対して、入力用遅延回路（前述した図２における遅延回路１５３ａ，１５３ｂに対応）５３ａ，５３ｂを設け、該入力用遅延回路５３ａ，５３ｂの出力信号Ａ１１，Ｂ１１をラッチ回路４３ａ，４３ｂへ供給するようになっている。ここで、入力用遅延回路５３ａ，５３ｂにおける遅延量（各遅延段の数）は、シフトレジスタ５２ａ，５２ｂにより規定され、該シフトレジスタ５２ａ，５２ｂに設定される値（遅延段の数に対応）は、遅延部５１を介して供給されるクロックＣＬＫと入力用遅延回路５３ａ，５３ｂの出力とを位相比較回路５５ａ，５５ｂにおいて位相比較し、スキューが最小となるように（同期するように）して決められる。なお、これらシフトレジスタ５２ａ，５２ｂ、入力用遅延回路５３ａ，５３ｂ、位相比較回路５５ａ，５５ｂ、および、出力用遅延回路５４ａ，５４ｂは、各データＥｘｔＡ２，ＥｘｔＢ２を転送するデータ線３２，３３の数に応じて設けられることになる。
【００２１】
ここで、クロック（同期クロック）ＣＬＫに対して所定の遅延量を与える遅延部５１は、クロックＣＬＫをデータＥｘｔＡ２およびＥｘｔＢ２よりも遅れたタイミングとし、データＥｘｔＡ２およびＥｘｔＢ２を入力用遅延回路５３ａ，５３ｂにより遅延して該クロックＣＬＫとのタイミングを合わせるようにするために設けられている。なお、上記のクロックＣＬＫと入力用遅延回路５３ａ，５３ｂの出力との比較およびシフトレジスタ５２ａ，５２ｂによる遅延段数の設定は、例えば、キャリブレーションモードを設け、該キャリブレーションモードにおいてだけ行うようになっている。
【００２２】
上述したＣＰＵ（１）からメモリ２へ供給される信号（入力信号：書き込みデータ）に対するスキュー低減回路５の機能は、前述の図２および図３を参照して説明した動作と同様である。従って、関連技術として図３を参照して説明したように、異なる信号線３２および３３を介してＣＰＵ（１）から転送されるデータＥｘｔＡ２およびＥｘｔＢ２とクロック線３１を介して供給されるクロックＣＬＫとの間のスキューを低減することができ、ラッチ回路４３ａおよび４３ｂの出力信号Ａ２１およびＢ２１のデータ保持期間を短くして高速動作を行うことが可能になる。
【００２３】
図５に示す本実施例の半導体集積回路（メモリ）において、スキュー低減回路５は、さらに、出力バッファ４４ａ，４４ｂと出力トランジスタ４２ａ，４２ｂとの間に挿入された出力用遅延回路５４ａ，５４ｂを備え、この出力用遅延回路５４ａ，５４ｂの遅延時間（遅延量）を入力用遅延回路５３ａ，５３ｂの遅延時間と同じとなるように設定する。具体的に、ＤＬＬ回路として構成された入力用遅延回路５３ａ，５３ｂおよび出力用遅延回路５４ａ，５４ｂに対して同じ遅延量を持たせるように遅延ユニットの段数（遅延段の数）をシフトレジスタ５２ａ，５２ｂにより設定するようになっている（なお、スキュー低減回路５の各回路およびその動作は、図１０以降を参照して後に詳述する）。
【００２４】
すなわち、本実施例の半導体集積回路は、ＣＰＵ１からメモリ２へ供給される入力信号（書き込みデータ）と同期クロックＣＬＫとのスキューの情報に基づいて、メモリ２からＣＰＵ１へ出力される出力信号（読み出しデータ）の出力タイミングを経路（クロック線３１；データ線３２，３３）のスキューを見込んでずらすことにより、ＣＰＵ１における信号（ＥｘｔＡ１，ＥｘｔＢ１）のスキューを低減させるようになっている。
【００２５】
図６は図５のスキュー低減回路５の動作を説明するためのタイミング図であり、メモリ部６（メモリ２）からＣＰＵ１へ出力される信号（読み出しデータ）Ａ２２，Ｂ２２に対するスキュー低減回路５の動作を示すものである。
図６に示されるように、メモリ部６からの出力信号（読み出しデータ）Ａ２２，Ｂ２２と、出力バッファ４４ａ，４４ｂの出力タイミングを制御するクロックＣＬＫＡおよびＣＬＫＢとは同期しているが、各出力４４ａおよび４４ｂと各出力トランジスタ４２ａおよび４２ｂとの間に、それぞれ出力用遅延回路５４ａおよび５４ｂを挿入し、各出力用遅延回路５４ａおよび５４ｂの遅延時間（遅延量）をそれぞれ対応する入力用遅延回路５３ａおよび５３ｂの遅延時間と同じになるように各シフトレジスタ５２ａおよび５２ｂで設定する。
【００２６】
すなわち、メモリ２からＣＰＵ１へ出力される信号（読み出しデータ）であってメモリ２の入出力部におけるデータＥｘｔＡ２およびＥｘｔＢ２には、それぞれクロック線３１と各データ線３２および３３との間で生じるであろうスキューに対応した時間ＳＣＡおよびＳＣＢだけ遅延（スキュー補正）される。その結果、図６に示されるように、メモリ２からＣＰＵ１への出力信号（データＥｘｔＡ２およびＥｘｔＢ２）が各データ線３２および３３を介してＣＰＵ１まで転送されたデータＥｘｔＡ１およびＥｘｔＢ１（ＣＰＵ１の入出力部におけるデータ）は、クロックＣＬＫに対するスキューが低減され、従って、各信号（ＣＰＵ１へ転送された読み出しデータ）ＥｘｔＡ１とＥｘｔＢ１との間のスキューも低減されることになる。その結果、ＣＰＵ１においてスキュー低減回路を無くすか、或いは、スキュー低減回路を設けても補正する遅延時間（遅延段数）を低減することが可能になる。
【００２７】
図７は本発明の半導体集積回路が適用されるシステムの他の例を示すブロック図であり、図８は図７のシステムの動作を説明するためのタイミング図である。図７において、参照符号１はＣＰＵ（第１の半導体集積回路），２１〜２３はそれぞれ半導体集積回路（メモリ；ＤＲＡＭ）を示している。
前述の図４〜図６を参照して説明した実施例は、１つのＣＰＵ１に対して１つのメモリ２で構成されるシステムには有効なものであるが、例えば、１つのＣＰＵ１に対して複数のメモリ（２１〜２３）で構成されるシステム（半導体集積回路システム）においては、メモリ間の物理的な配置が異なるため、各々のメモリ２１〜２３からデータが到達する時間に差が出てしまうために好ましくない。
【００２８】
そこで、図７に示されるように、１つのＣＰＵ１に対して複数のメモリ２１〜２３を設けたシステムにおいては、ＣＰＵ１と各メモリ２１〜２３とを結ぶ信号線（タイミング信号用の配線）３４を設け、例えば、ＣＰＵ１からそれぞれのメモリ２１〜２３に対してデータ（書き込みデータ）を出力する場合、ＣＰＵ１は、データの出力と同時にタイミング信号ＴＣＬＫを各メモリ２１〜２３に対して出力し、また、各メモリ２１〜２３は、ＣＰＵ１に対してデータ（読み出しデータ）を出力するのと同時にタイミング信号ＴＣＬＫを出力するようになっている。
【００２９】
これにより、図８に示されるように、ＣＰＵ１（ＣＰＵ１のデータ入力部）において、例えば、各メモリ２１〜２３からのデータを受け取る場合には、当該各メモリ２１〜２３から送られてきたタイミング信号ＴＣＬＫに同期したデータ（読み出しデータ）を受け取ることができる。
図９は図７のシステムにおける本発明の半導体集積回路の変形例の要部を概略的に示すブロック図である。
【００３０】
上述したように、図７に示すシステムに適用される半導体集積回路は、タイミング信号ＴＣＬＫを使用するが、このタイミング信号ＴＣＬＫに対してもスキューの問題があるため、データ信号（ＥｘｔＡ，ＥｘｔＢ）におけるスキューの低減と同様に、遅延部５１，シフトレジスタ（タイミング信号のためのシフトレジスタ）５２ｃ，入力用遅延回路（タイミング信号のための入力用遅延回路）５３ｃ，出力用遅延回路（タイミング信号のための出力用遅延回路）５４ｃ，および，位相比較回路（タイミング信号のための位相比較回路）５５ｃを設け、ＣＰＵ１から各メモリ２１〜２３へ供給されるタイミング信号ＴＣＬＫ（例えば、キャリブレーションモードにおいて出力される）と同期クロックＣＬＫとのスキュー情報に基づいて、各メモリ２１〜２３からＣＰＵ１へデータと同時に出力するタイミング信号ＴＣＬＫの位相を制御して、ＣＰＵ１におけるタイミング信号ＴＣＬＫのスキューも低減させるようになっている。すなわち、図７に示すシステムに適用される半導体集積回路におけるスキュー低減回路は、図５に示す構成（５）と共に図７に示す構成（５０）も備えている。すなわち、このスキュー低減回路は、タイミング信号ＴＣＬＫに関しても、入力バッファ４１ｃ，出力トランジスタ４２ｃ，ラッチ回路４３ｃ，および，出力バッファ４４ｃを備えている。なお、出力バッファ４４ｃは、例えば、電源電圧Ｖｉｉに固定した信号を入力すればよい。
【００３１】
このように、所定の回路（ＣＰＵ１）と複数の半導体集積回路（メモリ２１〜２３）との間でデータの転送を行う場合には、タイミング信号ＴＣＬＫをデータの出力と同じタイミングで出力し、また、このタイミング信号ＴＣＬＫに対しても入力時のスキュー情報から入力用遅延回路５３ｃおよび出力用遅延回路５４ｃに対して同じ遅延量を与えて補正することにより、前述した図４〜図６の実施例と同様にスキュー低減の効果を発揮させることができる。なお、タイミング信号ＴＣＬＫのスキューの補正は、例えば、キャリブレーションモードにおいて、所定の回路（ＣＰＵ１）から各半導体集積回路（メモリ２１〜２３）に対して順次タイミング信号ＴＣＬＫを出力して各シフトレジスタ５２ｃによる入力用遅延回路５３ｃおよび出力用遅延回路５４ｃの遅延量の設定を行う。ここで、所定の回路から各半導体集積回路へ出力されるタイミング信号（図７中の二重の矢印で示す）は、例えば、所定の回路内部において、同期クロックで制御されるスイッチ手段により生成される。
【００３２】
以下、本発明の半導体集積回路におけるスキュー低減回路の各構成回路を詳述する。
図１０は図５（図９）のスキュー低減回路におけるシフトレジスタ５２ａ（５２ｂ，５２ｃ）の一構成例を示す回路図である。なお、シフトレジスタ５２ａ，５２ｂ，および，５２ｃは同様の構成とされている。
【００３３】
図１０に示されるように、シフトレジスタ５２ａ（５２ｂ，５２ｃ）は、点線で囲った１ビット分の遅延制御回路４３０−２が後述する遅延回路（入力用遅延回路５４ａおよび出力用遅延回路５４ｂ）の遅延段に対応するビット数だけ接続された構成となっており、各段の出力が各遅延段のイネーブル信号φＥ−１，φＥ−２，φＥ−３になる。なお、図７では３ビット分だけ描かれているが、実際には、遅延回路の遅延段に対応してｎビット分だけ設けられている。また、イネーブル信号φＥ−１，φＥ−２，φＥ−３，…は、その内の１つだけが高レベル“Ｈ”で、他の全てが低レベル“Ｌ”になっている。
【００３４】
具体的に、１ビット分の遅延制御回路４３０−２は、ＮＡＮＤゲート４３２−２と、インバータ４３３−２で構成されるフリップフロップと、該フリップフロップの両端にそれぞれ直列に接続されたトランジスタ４３５−２、４３７−２、４３８−２、４３９−２、および、ＮＯＲゲート４３１−２を備えて構成されている。トランジスタ４３８−２のゲートは、前段の遅延制御回路のノード５ａ−２に接続され、また、トランジスタ４３９−２のゲートは、後段の遅延制御回路のノード５ａ−５に接続されて、前段と後段の信号を受け取るようになっている。さらに、直列接続されているトランジスタには、カウントアップする時のセット信号φＳＥおよびφＳＯと、カウントダウンする時のリセット信号φＲＥおよびφＲＯが１ビット置きの回路に接続されている。
【００３５】
すなわち、図１０に示されるように、遅延制御回路４３０−２では、トランジスタ４３５−２のゲートにセット信号φＳＯが供給され、トランジスタ４３７−２にリセット信号φＲＯが供給され、また、遅延制御回路４３０−２の前段および後段の両側の回路の各対応するトランジスタのゲートにはそれぞれセット信号φＳＥおよびリセット信号φＲＥが供給されている。また、ＮＯＲゲート４３１−２には、左側の（前段の）回路のノード５ａ−１の信号、および、回路４３０−２のノード５ａ−４の信号が入力される構成になっている。なお、φＲは、シフトレジスタ５２ａ（５２ｂ，５２ｃ）における各遅延制御回路をリセットするためのリセット信号であり、電源投入後およびキャリブレーション開始時等において一時的に低レベル“Ｌ”レベルになり、その後は高レベル“Ｈ”に固定される。
【００３６】
図１１は図１０の遅延制御回路の動作を説明するためのタイミング図である。
図１１に示されるように、まず、リセット信号φＲが一時的に低レベル“Ｌ”になり、ノード５ａ−１，５ａ−３，５ａ−５が高レベル“Ｈ”、また、５ａ−２，５ａ−４，５ａ−６が低レベル“Ｌ”にリットされる。そして、カウントアップする時には、カウントアップ信号（セット信号）φＳＥおよびφＳＯが交互に高レベル“Ｈ”と低レベル“Ｌ”を繰り返す。
【００３７】
セット信号φＳＥが低レベル“Ｌ”から高レベル“Ｈ”になると、ノード５ａ−１は接地されて低レベル“Ｌ”になり、また、ノード５ａ−２は高レベル“Ｈ”に変化する。ノード５ａ−２が高レベル“Ｈ”に変化したのを受けて、出力信号（イネーブル信号）φＥ−１は高レベル“Ｈ”から低レベル“Ｌ”に変化する。この状態はフリップフロップにラッチされるので、セット信号φＳＥが低レベル“Ｌ”に戻ったとしても、イネーブル信号φＥ−１は低レベル“Ｌ”のままである。
【００３８】
ノード５ａ−１が低レベル“Ｌ”に変化したことを受けて、イネーブル信号（出力信号）φＥ−２が低レベル“Ｌ”から高レベル“Ｈ”に変化する。さらに、ノード５ａ−２が高レベル“Ｈ”に変化したので、トランジスタ４３８−２はオン状態になり、セット信号φＳＯが低レベル“Ｌ”から高レベル“Ｈ”になると、ノード５ａ−３は接地されて低レベル“Ｌ”に、また、ノード５ａ−４は高レベル“Ｈ”に変化する。そして、ノード５ａ−４が高レベル“Ｈ”に変化したのを受けて、イネーブル信号φＥ−２は高レベル“Ｈ”から低レベル“Ｌ”に変化する。この状態はフリップフロップにラッチされるので、セット信号φＳＯが低レベル“Ｌ”に戻ったとしても、イネーブル信号φＥ−２は低レベル“Ｌ”のままである。
【００３９】
そして、ノード５ａ−３が低レベル“Ｌ”に変化したことを受けて、イネーブル信号φＥ−３が低レベル“Ｌ”から高レベル“Ｈ”に変化する。図１１では、セット信号φＳＥおよびφＳＯが１パルスずつ出ているだけであるが、遅延制御回路が何段にも接続されており、セット信号φＳＥおよびφＳＯが交互に高レベル“Ｈ”と低レベル“Ｌ”を繰り返せば、出力信号（イネーブル信号）φＥ（φＥ−１，φＥ−２，…，）が高レベル“Ｈ”になる段の位置が順次右側にシフトする。従って、図５（または、図９）における位相比較回路５５ａ，５５ｂ（５５ｃ）の比較結果により遅延量を増加させる必要がある場合には、交互にセット信号φＳＥおよびφＳＯのパルスを入力すればよい。
【００４０】
カウントアップ信号（セット信号）φＳＥおよびφＳＯと、カウントダウン信号（リセット信号）φＲＥおよびφＲＯとが出力されない状態、すなわち低レベル“Ｌ”である状態が維持されれば、イネーブル信号φＥ（φＥ−１，φＥ−２，…，）が高レベル“Ｈ”になる段の位置は固定される。従って、位相比較回路５５ａ，５５ｂ（５５ｃ）の比較結果により遅延量を維持する必要がある場合には、信号φＳＥ、φＳＯ、φＲＥおよびφＲＯのパルスを入力しないようにする。
【００４１】
カウントダウンする時には、リセット信号φＲＥおよびφＲＯのパルスを交互に入力すると、カウントアップ時と逆に出力φＥが高レベル“Ｈ”になる段の位置が順次左側にシフトする。従って、図５（または、図９）における位相比較回路５５ａ，５５ｂ（５５ｃ）の比較結果により遅延量を減少させる必要がある場合には、交互にセット信号φＳＥおよびφＳＯのパルスを入力すればよい。
【００４２】
図１２は図５（図９）のスキュー低減回路における入力用遅延回路５３ａ，（５３ｂ，５３ｃ）および出力用遅延回路５４ａ，（５４ｂ，５４ｃ）の一構成例を示す回路図であり、図１３は図１２の各遅延回路（１ビット分の遅延段）の動作を説明するためのタイミング図である。
図１２に示されるように、１ビット分の遅延段（遅延回路ユニット）４００は、２個のＮＡＮＤゲート４０１，４０２、および、インバータ４０３を備えて構成されている。この１ビット分の遅延回路ユニットの動作は、図１３に示されるように、イネーブル信号φＥ（図１０における各ＮＯＲゲートの出力信号φＥ−１，φＥ−２，φＥ−３，…）が高レベル“Ｈ”の時にそのイネーブル信号が供給された遅延段が動作する。ここで、イネーブル信号φＥ−１，φＥ−２，φＥ−３，…は、その内の１つだけが高レベル“Ｈ”で他の全てが低レベル“Ｌ”になっており、この高レベル“Ｈ”になって選択される遅延段までの遅延量が入力用遅延回路５３ａ（５３ｂ，５３ｃ）および出力用遅延回路５４ａ（５４ｂ，５４ｃ）に設定される。なお、シフトレジスタ５２ａ（５２ｂ，５２ｃ）の出力により選択される遅延段は、入力用遅延回路および出力用遅延回路において同じ位置になっており、従って、入力用遅延回路および出力用遅延回路における遅延量（遅延時間）は等しい値になる。図１２では、イネーブル信号φＥ−２だけが高レベル“Ｈ”になって該イネーブル信号φＥ−２が供給される遅延段までの遅延量が入力ＩＮ（信号Ａ０１（Ｂ０１，Ｃ０１）および信号Ａ１２（Ｂ１２，Ｃ１２))に与えられ、出力ＯＵＴ（信号Ａ１１（Ｂ１１，Ｃ１１）および信号Ａ０２（Ｂ０２，Ｃ０２))  が得られるようになっている。
まず、１つの遅延段４００に着目すると、信号φＮが低レベル“Ｌ”の時には、出力信号ｏｕｔは常に低レベル“Ｌ”になり、また、信号φＮが高レベル“Ｈ”で信号φＥ（φＥ−２）が低レベル“Ｌ”の時には、出力信号ｏｕｔは高レベル“Ｈ”になる。そして、図１３に示されるように、信号φＮが高レベル“Ｈ”で信号φＥ（φＥ−２）が高レベル“Ｈ”の時に、入力信号ｉｎが低レベル“Ｌ”であれば出力信号ｏｕｔは高レベル“Ｈ”になり、入力信号ｉｎが高レベル“Ｈ”になれば出力信号ｏｕｔは低レベル“Ｌ”になる。
【００４３】
図１２に示されるように、遅延回路（入力用および出力用遅延回路）は、１ビット分の遅延段（４００）を複数段カスケード接続して構成され、例えば、入力信号ｉｎ（ＩＮ）が低レベル“Ｌ”から高レベル“Ｈ”に変化すると、該入力信号ＩＮは、高レベル“Ｈ”になるイネーブル信号φＥ−２が供給されたＮＡＮＤゲート４０１−２だけを通り抜け、他のＮＡＮＤゲートでは止められてしまう。
【００４４】
すなわち、ＮＡＮＤゲート４０１の一方の入力として供給されているイネーブル信号φＥ−２は高レベル“Ｈ”レベルなので、該ＮＡＮＤゲート４０１の他方の入力として供給されている入力信号ＩＮは反転されてＮＡＮＤゲート４０２へ伝えられる。ここで、遅延段４００の右側の遅延段の出力（信号φＮ）は高レベル“Ｈ”であるから、ＮＡＮＤゲート４０１の出力（４ａ−１）は、ＮＡＮＤゲート４０２で反転され、さらに、インバータ４０３で反転されて左側の遅延段へ伝えられる。
【００４５】
イネーブル信号φＥは、φＥ−２以外は低レベル“Ｌ”になっているので、各遅延段（遅延段４００の左側の遅延段）では伝えられた信号を直列接続されたＮＡＮＤゲートおよびインバータにより２回反転して次段（さらに左側）の遅延段に伝える。ここで、各遅延段におけるＮＡＮＤゲートおよびインバータによる反転動作に伴う遅延が順次加算され、最終的な出力信号ＯＵＴとして取り出される。
【００４６】
このように、活性化された１ビット分の遅延段（４００）を介して、入力信号ＩＮは折り返されるように信号伝達され、最終的な出力信号ＯＵＴになる。つまり、どの部分のイネーブル信号φＥを高レベル“Ｈ”にするかにより、遅延量を制御することができる。ここで、１ビット分の遅延量は、ＮＡＮＤゲートとインバータの合計の信号伝搬時間で決定され、この時間がＤＬＬ回路の遅延単位時間になる。そして、遅延回路全体の遅延時間（遅延量）は、１ビット分の遅延量に通過する段数を乗じた量になる。
【００４７】
以上、説明したように、図１０および図１２に示すシフトレジスタおよび遅延回路（入力用および出力用遅延回路）により、制御信号φＳＥ，φＳＯ，φＲＥ，φＲＯとしてパルスを入力することにより、イネーブル信号φＥ（φＥ−１，φＥ−２，…，）が高レベル“Ｈ”になる段の位置を１つずつ移動させ、これらのイネーブル信号φＥで遅延回路を制御して遅延量を１単位（遅延ユニット）ずつ制御するようになっている。
【００４８】
図１４は図５（図９）のスキュー低減回路における位相比較回路（位相比較部）の一構成例を説明するための図であり、図１５は図１４の位相比較回路の動作を説明するためのタイミング図である。
位相比較回路５５ａ（５５ｂ，５５ｃ）は、図１４に示す位相比較部と後述する図１６に示すカウント信号発生部の２つの回路部分で構成されている。
【００４９】
図１４において、参照符号φｏｕｔおよびφｅｘｔは、この位相比較回路で比較する比較対象信号（入力信号：Ａ１１，Ｂ１１，Ｃ１１）と比較基準信号（クロック信号：ＣＬＫＡ，ＣＬＫＢ，ＣＬＫＣ）を示し、信号φｅｘｔを基準として信号φｏｕｔの位相が判定され、また、φａ〜φｅは増幅回路に接続される出力信号を示している。
【００５０】
図１４に示されるように、位相比較回路５５ａ（５５ｂ，５５ｃ）の位相比較部は、２個のＮＡＮＤゲートで構成されたフリップフロップ回路４２１並びに４２２、その状態をラッチするラッチ回路４２５並びに４２６、ラッチ回路の活性化信号を生成する回路４２４、および、外部クロック信号φｅｘｔの位相許容値を得る１遅延分の遅延回路４２３を備えて構成されている。
【００５１】
図１５（ａ）は比較対象信号φｏｕｔが比較基準信号φｅｘｔよりも位相が進んでいる場合、すなわち、信号φｏｕｔが信号φｅｘｔより先に低レベル“Ｌ”から高レベル“Ｈ”になる場合を示している。信号φｏｕｔと信号φｅｘｔが共に低レベル“Ｌ”の時には、フリップフロップ回路４２１および４２２のノード６ａ−２、６ａ−３、６ａ−４、６ａ−５は全て高レベル“Ｈ”になっている。信号φｏｕｔが低レベル“Ｌ”から高レベル“Ｈ”に変化すると、ノード６ａ−２および６ａ−４は共に高レベル“Ｈ”から低レベル“Ｌ”に変化する。その後、信号φｅｘｔが低レベル“Ｌ”から高レベル“Ｈ”になり、また、１遅延分遅れてノード６ａ−１が低レベル“Ｌ”から高レベル“Ｈ”になるが、フリップフロップの両端の電位はすでに確定しているので、何ら変化は生じない。結局、ノード６ａ−２は低レベル“Ｌ”、ノード６ａ−３は高レベル“Ｈ”、ノード６ａ−４は低レベル“Ｌ”、そして、ノード６ａ−５は高レベル“Ｈ”を維持する。
【００５２】
一方、信号φｅｘｔが低レベル“Ｌ”から高レベル“Ｈ”に変化したのに応じて、回路４２４の出力信号φａは低レベル“Ｌ”から高レベル“Ｈ”に変化し、ノード６ａ−６には、一時的に高レベル“Ｈ”レベルになるパルスが印加される。このノード６ａ−６はラッチ回路４２５および４２６のＮＡＮＤゲートの入力になっているので、該ＮＡＮＤゲートが一時的に活性化されて、フリップフロップ回路４２１および４２２の両端の電位状態をラッチ回路４２５および４２６に取り込むことになる。最終的には、出力信号φｂが高レベル“Ｈ”、出力信号φｃが低レベル“Ｌ”、出力信号φｄが高レベル“Ｈ”、そして、出力信号φｅが低レベル“Ｌ”になる。
【００５３】
次に、図１５（ｂ）は比較対象信号φｏｕｔと比較基準信号φｅｘｔの位相がほぼ同じで、信号φｏｕｔが信号φｅｘｔとほぼ同時に低レベル“Ｌ”から高レベル“Ｈ”になる場合を示している。信号φｅｘｔの立ち上がり時点とノード６ａ−１の立ち上がり時点との時間差内に、信号φｏｕｔが低レベル“Ｌ”から高レベル“Ｈ”に変化した時、まず、信号φｅｘｔが低レベル“Ｌ”から高レベル“Ｈ”になることによってフリップフロップ４２１のノード６ａ−３が高レベル“Ｈ”から低レベル“Ｌ”に変化する。フリップフロップ４２２では、ノード６ａ−１が低レベル“Ｌ”のままなので、逆に、ノード６ａ−４が高レベル“Ｈ”から低レベル“Ｌ”に変化する。その後、ノード６ａ−１が高レベル“Ｈ”から低レベル“Ｌ”に変化するが、フリップフロップ４２２の状態はすでに決まっているので、何ら変化は生じない。その後、ノード６ａ−６が一時的に高レベル“Ｈ”になるので、ラッチ回路にはこの状態が記憶され、結局、出力信号φｂが低レベル“Ｌ”、出力信号φｃが高レベル“Ｈ”、出力信号φｄが高レベル“Ｈ”、そして、出力信号φｅが低レベル“Ｌ”になる。
【００５４】
さらに、図１５（ｃ）は比較対象信号φｏｕｔが比較基準信号φｅｘｔよりも位相が遅れており、φｏｕｔがφｅｘｔより後に低レベル“Ｌ”から高レベル“Ｈ”になる場合を示している。この場合は、φｅｘｔによって２個のフリップフロップ回路４２１と４２２に変化が生じて、６ａ−３と６ａ−５が高レベル“Ｈ”から低レベル“Ｌ”に変化する。そして、最終的には、φｂが低レベル“Ｌ”、φｃが高レベル“Ｈ”、φｄが低レベル“Ｌ”、φｅが高レベル“Ｈ”になる。
【００５５】
このように、信号（比較基準信号）φｅｘｔの立ち上がり時間を基準として、信号（比較対象信号）φｏｕｔの立ち上がり時間がそれ以前に高レベル“Ｈ”になったか、ほぼ同時であったか、或いは、遅れて高レベル“Ｈ”になったかを検出することが可能になる。これらの検出結果を出力信号φｂ、φｃ、φｄ、および、φｅの値としてラッチしておき、その値に基づいて遅延制御回路をカウントアップするか、カウントダウンするかを決めることになる。
【００５６】
図１６は図５（図９）のスキュー低減回路における位相比較回路（カウント信号発生部）の一構成例を説明するための図であり、図１７は図１６の位相比較回路におけるＪＫフリップフロップの動作を説明するためのタイミング図である。
図１６に示されるように、位相比較回路５５ａ（５５ｂ，５５ｃ）のカウント信号発生部は、ＪＫフリップフロップ４２７と、ＮＡＮＤゲートおよびインバー  タで構成される増幅部４２８との２つの部分を備えて構成されている。ＪＫフリ  ップフロップ４２７には、図１４の位相比較部からの出力信号φａが入力され、  信号φａが低レベル“Ｌ”であるか高レベル“Ｈ”であるかに応じてノード７ａ  −９および７ａ−１１の電位が交互に低レベル“Ｌ”と高レベル“Ｈ”を繰り返  す仕組みになている。増幅部４２８は、ＪＫフリップフロップ４２７の出力信号  と、信号φｂおよびφｄの信号を受けて増幅して出力する。
まず、ＪＫフリップフロップ４２７の動作を図１７のタイミングチャートを参照して説明する。時間Ｔ１で、信号φａが高レベル“Ｈ”から低レベル“Ｌ”に変化すると、ノード７ａ−１および７ａ−１０が低レベル“Ｌ”から高レベル“Ｈ”に変化する。一方、ノード７ａ−１の変化に応じて、ノード７ａ−５，７ａ−６および７ａ−７が変化するが、信号φａが低レベル“Ｌ”であるために、ノード７ａ−８は変化しない。結局、出力（ノード）７ａ−９は変化せず、出力７ａ−１１のみが低レベル“Ｌ”から高レベル“Ｈ”になる。次に、時間Ｔ２になって、φａが低レベル“Ｌ”から高レベル“Ｈ”に変化すると、時間Ｔ１での動きと逆にノード７ａ−８は高レベル“Ｈ”から低レベル“Ｌ”に、７ａ−１０は７ａ−７が変化しないので変化せず、出力７ａ−９は低レベル“Ｌ”から高レベル“Ｈ”に変化し、出力７ａ−１１は変化しない。このように、ＪＫフリップフロップ回路４２７は、信号φａの動きに応じて出力７ａ−９および７ａ−１１が交互に高レベル“Ｈ”と低レベル“Ｌ”を繰り返す動きをする。
【００５７】
図１８は図１６の位相比較回路におけるカウント信号発生部の動作を説明するためのタイミング図（カウントアップ時）であり、図１９は図１６の位相比較回路におけるカウント信号発生部の動作を説明するためのタイミング図（カウント維持時）であり、そして、図２０は図１６の位相比較回路におけるカウント信号発生部の動作を説明するためのタイミング図（カウントダウン時）である。次に、増幅部４２８の動作を、図１８〜図２０を参照して説明する。
【００５８】
図１８は、比較基準信号φｅｘｔの立ち上がりに対して、比較対象信号φｏｕｔが先に低レベル“Ｌ”から高レベル“Ｈ”になる場合を示している。この場合の位相比較部からの入力信号は、信号φｂが高レベル“Ｈ”、信号φｃが低レベル“Ｌ”、信号φｄが高レベル“Ｈ”、そして、信号φｅが低レベル“Ｌ”である。結局、ノード７ａ−１２が高レベル“Ｈ”になり、ノード７ａ−１３が低レベル“Ｌ”に固定され、セット信号φＳＯおよびφＳＥはＪＫフリップフロップの状態に応じて変化するが、リセット信号φＲＯおよびφＲＥは７ａ−１３が低レベル“Ｌ”のために変化しない。
【００５９】
図１９は、比較対象信号φｏｕｔが比較基準信号φｅｘｔとほぼ同時に低レベル“Ｌ”から高レベル“Ｈ”になる場合を示している。この場合の位相比較部からの入力信号は、信号φｂが低レベル“Ｌ”、信号φｃが高レベル“Ｈ”、信号φｄが高レベル“Ｈ”、そして、信号φｅが低レベル“Ｌ”である。結局、ノード７ａ−１２および７ａ−１３が低レベル“Ｌ”に固定され、リセット信号φＳＯおよびφＳＥはＪＫフリップフロップの出力が増幅部に影響することはなく、信号φＳＯ，φＳＥ，φＲＯおよびφＲＥは低レベル“Ｌ”に固定されたままになる。
【００６０】
図２０は、比較対象信号φｏｕｔが比較基準信号φｅｘｔの立ち上がりに対して遅れて低レベル“Ｌ”から高レベル“Ｈ”になる場合を示している。この場合の位相比較部からの入力信号は、信号φｂが低レベル“Ｌ”、信号φｃが高レベル“Ｈ”、信号φｄが低レベル“Ｌ”、そして、信号φｅが高レベル“Ｈ”である。結局、ノード７ａ−１２が低レベル“Ｌ”に固定され、ノード７ａ−１３が高レベル“Ｈ”に固定され、リセット信号φＲＯおよびφＲＥはＪＫフリップフロップの状態に応じて変化するが、セット信号φＳＯおよびφＳＥはノード７ａ−１３が低レベル“Ｌ”のために変化しない。
【００６１】
上述したように、本実施例の半導体集積回路（メモリ）によれば、ＣＰＵから入力する信号（書き込みデータ）のスキューを低減するだけでなく、ＣＰＵへ出力する信号（読み出しデータ）に対しても入力信号のスキュー情報を利用して、該メモリから出力される信号を受け取るＣＰＵにおいてもスキューを低減することができる。なお、以上の説明では、本発明に係る半導体集積回路をメモリ（半導体記憶装置）を例として説明したが、同期クロックにより制御され各信号間のスキューの低減を必要とするものであれば他の様々な半導体集積回路に適用されるのはもちろんである。
【００６２】
【発明の効果】
以上、詳述したように、本発明の半導体集積回路によれば、所定の回路から入力する信号のスキューを低減するだけでなく、所定の回路へ出力する信号に対しても入力信号のスキュー情報を利用して、該半導体集積回路から出力される信号を受け取る所定の回路においてもスキューの低減を図ることができ、その結果、半導体集積回路の動作クロックをさらに高速化すことが可能になる。
【図面の簡単な説明】
【図１】半導体集積回路が適用されるシステムの一例を示すブロック図である。
【図２】図１のシステムにおける関連技術としての半導体集積回路を概略的に示すブロック図である。
【図３】図２のスキュー低減回路の動作を説明するためのタイミング図である。
【図４】本発明に係る半導体集積回路が適用されるシステムの一例を示すブロック図である。
【図５】図４のシステムにおける本発明の半導体集積回路の一実施例を概略的に示すブロック図である。
【図６】図５のスキュー低減回路の動作を説明するためのタイミング図である。
【図７】本発明の半導体集積回路が適用されるシステムの他の例を示すブロック図である。
【図８】図７のシステムの動作を説明するためのタイミング図である。
【図９】図７のシステムにおける本発明の半導体集積回路の他の実施例を概略的に示すブロック図である。
【図１０】図５（図９）のスキュー低減回路におけるシフトレジスタの一構成例を示す回路図である。
【図１１】図１０のシフトレジスタの動作を説明するためのタイミング図である。
【図１２】図５（図９）のスキュー低減回路における入力用遅延回路および出力用遅延回路の一構成例を示す回路図である。
【図１３】図１２の各遅延回路の動作を説明するためのタイミング図である。
【図１４】図５（図９）のスキュー低減回路におけるにおける位相比較回路（位相比較部）の一構成例を説明するための図である。
【図１５】図１４の位相比較回路の動作を説明するためのタイミング図である。
【図１６】図５（図９）のスキュー低減回路におけるにおける位相比較回路（カウント信号発生部）の一構成例を説明するための図である。
【図１７】図１６の位相比較回路におけるＪＫフリップフロップの動作を説明するためのタイミング図である。
【図１８】図１６の位相比較回路におけるカウント信号発生部の動作を説明するためのタイミング図（カウントアップ時）である。
【図１９】図１６の位相比較回路におけるカウント信号発生部の動作を説明するためのタイミング図（カウント維持時）である。
【図２０】図１６の位相比較回路におけるカウント信号発生部の動作を説明するためのタイミング図（カウントダウン時）である。
【符号の説明】
１…所定の回路（第１の半導体集積回路：ＣＰＵ）
２…半導体集積回路（第２の半導体集積回路：メモリ；ＤＲＡＭ）
３１…クロック線
３２，３３…データ線（データバス）
４１ａ，４１ｂ…入力バッファ
４２ａ，４２ｂ…出力トランジスタ
４３ａ，４３ｂ…ラッチ回路
４４ａ，４４ｂ…出力バッファ
５…スキュー低減回路
５１…遅延部
５２ａ，５２ｂ…シフトレジスタ
５３ａ，５３ｂ…入力用遅延回路
５４ａ，５４ｂ…出力用遅延回路
５５ａ，５５ｂ…位相比較回路
６…メモリ部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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