(57)【特許請求の範囲】
【請求項１】
電源端子と、
論理グランド端子と、
一端が負荷グランド端子に接続可能である負荷の他端に接続可能な出力電圧端子と、
第１及び第２の電力用電極と制御電極とを有したＭＯＳゲート型電力用半導体素子と、
前記第１の電力用電極は前記出力電圧端子に接続され、前記第２の電力用電極は前記電源端子に接続され、
前記電力用半導体素子をオフまたはオンさせる信号を生成する入力回路と、
前記電力用半導体素子の第１電力用電極と制御電極の間に接続され、オンしたときに前記電力用半導体素子をオフさせる主制御用ＭＯＳＦＥＴと、
前記電力用半導体素子の転流が要求されるまで、実質的に一定の制御電圧を維持する信号レベル変換回路と、
前記入力回路と信号レベル変換回路に接続されたインバータ回路とを備え、
前記信号レベル変換回路は、前記主制御用ＭＯＳＦＥＴに接続されて入力されたターンオン信号に応答して前記主制御用ＭＯＳＦＥＴをターンオフし、前記主制御用ＭＯＳＦＥＴが導通する閾値電圧は、ＭＯＳゲート型電力用半導体素子が導通する閾値電圧よりも低い、ことを特徴とする高圧側スイッチ回路。
【請求項２】
前記ＭＯＳゲート型電力用半導体素子はパワーＭＯＳＦＥＴである、ことを特徴とする請求項１記載の回路。
【請求項３】
前記電力用半導体素子および前記主制御用ＭＯＳＦＥＴは共通の半導体チップに集積化されたＮチャネル型素子であり、前記インバータ回路および前記変換回路も前記共通の半導体チップに集積化されている、ことを特徴とする請求項１記載の回路。
【請求項４】
前記信号レベル変換回路は、直列に接続され節点を持つ抵抗および第２の制御用ＭＯＳＦＥＴを有し、前記抵抗の一端は前記論理グランド端子に接続され、前記第２の制御用ＭＯＳＦＥＴの一端は前記出力電圧端子に接続され、前記抵抗と前記第２の制御用ＭＯＳＦＥＴとの間の前記節点は前記主制御用ＭＯＳＦＥＴのゲートに接続され、前記実質的に一定の制御電圧が前記第２の制御用ＭＯＳＦＥＴのゲートに印加される、ことを特徴とする請求項１記載の回路。
【請求項５】
前記第２の制御用ＭＯＳＦＥＴのゲートと前記出力電圧端子との間に接続されたツェナー・ダイオードをさらに備える、ことを特徴とする請求項４記載の回路。
【請求項６】
制限用抵抗を介して前記電力用半導体素子のゲートと、前記論理グランド端子との間に接続された第３のＭＯＳＦＥＴをさらに備え、前記入力回路は該第３のＭＯＳＦＥＴのゲートに接続されている、ことを特徴とする請求項４記載の回路。
【請求項７】
前記信号レベル変換回路は、同一構成の第１および第２の変換用ＭＯＳＦＥＴと、同一構成の第１および第２の変換用抵抗とを有し、前記第１及び第２の変換用ＭＯＳＦＥＴは前記第１及び第２の変換用抵抗とそれぞれ直列に接続され、前記第１および第２の変換用ＭＯＳＦＥＴは前記出力電圧端子に接続され、前記第１の変換用抵抗は前記論理グランド端子に接続され、前記第１の変換用ＭＯＳＦＥＴと前記第１の変換用抵抗との間の節点は前記第１および第２の変換用ＭＯＳＦＥＴのゲートに接続され、前記第２の変換用ＭＯＳＦＥＴと前記第２の変換用抵抗との間の節点は前記第２の制御用ＭＯＳＦＥＴのゲートに接続され、前記インバータ回路は前記第２の変換用抵抗を前記入力回路に結合する、ことを特徴とする請求項１記載の回路。
【請求項８】
前記インバータ回路は、前記電源端子に接続されたプルアップ抵抗に直列に接続されたインバータＭＯＳＦＥＴを有し、該インバータＭＯＳＦＥＴのゲートは前記入力回路に接続され、前記インバータＭＯＳＦＥＴと前記プルアップ抵抗との間の節点はバイポーラ・トランジスタのベースに接続され、さらに、前記インバータ回路は、前記バイポーラ・トランジスタのエミッタと前記第２の変換用抵抗との間に接続されたツェナー・ダイオードを含む、ことを特徴とする請求項７記載の回路。
【請求項９】
制限用抵抗を介して前記電力用半導体素子のゲートと、前記論理グランド端子との間に接続された第３のＭＯＳＦＥＴを備え、前記入力回路は該第３ＭＯＳＦＥＴのゲートに接続されている、ことを特徴とする請求項７記載の回路。
【請求項１０】
前記インバータ回路は、前記電源端子に接続されたプルアップ抵抗に直列に接続されたインバータＭＯＳＦＥＴを有し、該インバータＭＯＳＦＥＴのゲートは前記入力回路に接続され、前記インバータＭＯＳＦＥＴと前記プルアップ抵抗との間の節点はバイポーラ・トランジスタのベースに接続され、さらに、前記インバータ回路は、前記バイポーラ・トランジスタのエミッタと前記第２の変換用抵抗との間に接続された調整手段を含む、ことを特徴とする請求項７記載の回路。
【請求項１１】
前記インバータ回路は第１のインバータＭＯＳＦＥＴと、反転ゲート端子を有する第２のインバータＭＯＳＦＥＴと、第３のインバータＭＯＳＦＥＴとを有し、前記第１及び第２のインバータＭＯＳＦＥＴのゲート並びに前記第２のインバータＭＯＳＦＥＴのドレインは前記電源端子に接続され、前記第１のインバータＭＯＳＦＥＴのソースは論理グランド端子に接続され、前記第２のインバータＭＯＳＦＥＴのソースは前記第１及び第３のインバータＭＯＳＦＥＴのドレインに接続され、前記第２のインバータＭＯＳＦＥＴのソースはさらに前記第３のインバータＭＯＳＦＥＴのゲートに接続され、前記第３のインバータＭＯＳＦＥＴのソースは第２の変換用抵抗に接続される、ことを特徴とする請求項７記載の回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、集積化されたＭＯＳゲート型電力用半導体素子に関するものであり、更に詳しくは、接地された負荷をＭＯＳゲート型電力用半導体素子に対する少ない電力消費で駆動する高電圧側スイッチ（a high side switch)の迅速なターンオフを可能にする新規な回路に関する。
【０００２】
【従来の技術】
集積化された制御回路を有する一つ又は複数のＭＯＳゲート型電力用半導体素子を使用する高電圧側スイッチはよく知られており、例えば、本発明の譲受人であるインターナショナル・レクティファイア社(International Rectifier Corporation)によって製造されているＩＲ６０００という素子がある。このような素子が自動車での使用におけるように誘導性の負荷を駆動するとき、ＭＯＳゲート型素子は、ターンオフが容易ではなく、ターンオフ中に誘導性電流によって相当な量の電力を消費しなければならないこともある。さらに、高電圧側スイッチのためのロジック・グランド(logic ground)が負荷回路のグランドとは異なる電位にあるとき、ＭＯＳゲート型電力用半導体素子は、意に反して導通し、その素子を破壊しうる大きい電力を消費するようになることもある。
【０００３】
これらの問題を解消する回路が知られているが、このような回路は新たな問題を引き起こし、これにより、出力電圧が主たるＭＯＳゲート型電力用半導体素子のゲートをクランプする制御用ＭＯＳＦＥＴの閾値電圧よりも低くなれば、主たるＭＯＳゲート型電力用半導体素子を指令通りにオンさせることができなくなる。
【０００４】
【発明が解決しようとする課題】
そこで本発明では、指令通りにオンできない事態を回避しつつ、誘導性負荷に対しても容易にターンオフでき、意に反して導通することのないようにしたＭＯＳゲート型電力用半導体素子を使用する高電圧側スイッチ回路を提供することを目的とする。
【０００５】
【課題を解決するための手段】
本発明によれば、ターンオフ信号に応じて電力用半導体素子のゲートをそのソースまたは他の電力用端子に接続する制御用ＭＯＳＦＥＴを制御するために新規な回路が提供される。レベル変換回路が入力信号線をインバータ回路に接続し、インバータ回路は制御用ＭＯＳＦＥＴに接続されて、出力電圧が負のときに制御用ＭＯＳＦＥＴをオンさせることができるようになっている。
【０００６】
この制御用ＭＯＳＦＥＴの閾値電圧は、電力用半導体素子の閾値電圧よりも低くなるように選定されていて、導通することにより、電力用半導体素子が導通する前にその電力用半導体素子のゲートをそのソースに短絡させる。このようにして、ターンオフの過程において電力用半導体素子の意図しないターンオンを防止する。そのとき、より高い負のクランプ電圧をその回路に印加してターンオフ中のｄｉ／ｄｔを増大させることにより、ターンオフ時間を短縮することができる。また、制御用ＭＯＳＦＥＴを駆動するレベル変換回路を使用して意図通りのターンオン信号で電力用半導体素子をオンさせることができる。
【０００７】
【発明の実施の形態】
まず図１を参照すると、そこにはモノリシックなチップ内に形成された高電圧側スイッチの主要構成要素から成る回路図が示されている。ここに示すように、ＮチャネルのＭＯＳゲート型電力用半導体素子２０が主たる電力用素子であり、制御要素と同一のモノリシックなチップ内に形成されている。そして、このモノリシック・チップはパッケージ２１に収められている。電力用半導体素子２０は、ＮチャネルのパワーＭＯＳＦＥＴとして示されているが、ＩＧＢＴのような他の如何なるＭＯＳゲート型の素子又はその種の他のものであってもよい。
【０００８】
図１に示す回路は、ＭＯＳＦＥＴ２０のドレインに接続されるＶcc入力電圧端子２２、および、ＭＯＳＦＥＴ２０のソースに接続される出力端子２３を有している。端子２２、２３はパッケージ２１の端子となる。このパッケージ２１は、ロジックのグランドピン２４および入力信号ピン２５とともに、点線で輪郭が図示されている。
【０００９】
また、ＭＯＳＦＥＴ２０と同一のチップには、従来型のチャージポンプ回路２６、ターンオフ用ＮチャネルＭＯＳＦＥＴ２７、＊論理制御回路２８、および、そのチップの例えば電圧や電流、温度の状態を監視して選ばれた状態の下でＭＯＳＦＥＴ２０をオフさせる保護回路２９が内蔵されている。論理制御回路２８への入力端子２５は使用者のマイクロコントローラなどに接続されていて、所定のシーケンスで所定の条件の下でＭＯＳＦＥＴをオンおよびオフさせる。
【００１０】
出力端子２３は、それ自身の電力用グランド(power ground)３１に接続された負荷３０に接続可能である。この電力用グランドは、ロジックのグランド端子２４と同一の電位にあるものとされている。負荷３０の代表的なものは、自動車で用いられる負荷などであって、自動車で使用された場合には約１２ボルトとなる電圧Ｖccで動作できる。チャージポンプ２６は、電力用ＭＯＳＦＥＴ２０をオンさせることができるＶccよりも高い５〜１０ボルトの電圧を、ＭＯＳＦＥＴ２０のゲートに供給する。
【００１１】
補助ＭＯＳＦＥＴ２７は、ＭＯＳＦＥＴ２７がオンのときにＭＯＳＦＥＴ２０のゲートをグランドに接続することによってＭＯＳＦＥＴ２０をオフさせるために使用される。
【００１２】
図１に示した回路には二つの大きな問題がある。第１の問題は負荷３０が誘導性負荷のときに顕著に現れる。誘導性負荷を駆動すると、出力電圧はＭＯＳＦＥＴ２０のターンオフの際に（−Ｖgs）にクランプされる。ここでＶgsは、負荷電流が流れている状態のＭＯＳＦＥＴ２０におけるゲートとソースの間の電圧である。この電圧は、通常３〜５ボルトである。ターンオフ中の負荷インダクタンスにおける負の低電圧によりソース電流についてのｄｉ／ｄｔが小さい値となり、したがって電流が零になるまでに長時間を要することになる。この結果、ＭＯＳＦＥＴ２０における電力消費がより大きくなり、負荷に対する応答時間が長くなる。
【００１３】
この現象は、図２（ａ）、２（ｂ）および２（ｃ）からわかる。このように、入力端子は信号を時刻ｔ1に論理制御回路２８に与え、論理制御回路２８は図２（ａ）に示すターンオフ信号を生成する（ＭＯＳＦＥＴ２７のゲートにおけるＨｉｇｈ信号）。そのとき、ＭＯＳＦＥＴ２７は図２（ａ）、２（ｂ）および２（ｃ）における時刻ｔ1にオンし、負荷電圧（図２（ｂ））が（−Ｖgs）に向かって減少し始める。そのとき負荷電流は時刻ｔ2において零に到達するまで緩やかに減少し（図２（ｃ））、負荷電圧は零に戻る。
【００１４】
第２の問題は、電力用グランド３１例えば自動車のシャシーの電位がロジック・グランド２４の電位と異なるときに図１に示した回路において生じる。これは、寄生インダクタンスや、抵抗、腐食、コネクタが偶発的に外れること等によって生じる可能性がある。これにより、図１において電池４０によって示されているオフセット電圧が生じる。このオフセット電圧によりロジック・グランドが電力用グランド３１に対して電力用ＭＯＳＦＥＴ２０の閾値電圧である１以上高くなれば、電力用ＭＯＳＦＥＴ２０が大電流をＶcc端子２２からグランド３１へと流し、ＭＯＳＦＥＴ２０において多くの電力を消費する。これにより高電圧側スイッチの破壊に至るおそれがある。
【００１５】
上述の欠点は、図３に示すように適切なクランプ回路を図１の回路に追加することにより解消されてきた。ここに示すように、チャージポンプ２６とＭＯＳＦＥＴ２０との間に、抵抗５０、抵抗５１、ツェナー・ダイオード５２、および第２の制御用ＭＯＳＦＥＴすなわちトランジスタ５３から成るクランプ回路が追加されている。トランジスタ５３は、電力用ＭＯＳＦＥＴ２０の閾値電圧よりも低い閾値電圧を有するように設計されている。この既知の構成は、本発明の譲受人であるインターナショナル・レクティファイア社によって製造されているＩＲ６０００という高電圧側スイッチにおいて採用されている。
【００１６】
図３に示す回路では、ＭＯＳＦＥＴ２０はオンしていて負荷が駆動されているものとする。いまＭＯＳＦＥＴ２７へのオフ信号がＨｉｇｈに変化すると（図４（ａ）および４（ｂ）における時刻ｔ1）、ＭＯＳＦＥＴ２７は「オン」に切り換わる。これによりＭＯＳＦＥＴ２０のゲートの電荷がグランドへ放電され、ＭＯＳＦＥＴ２０はオフする（図４（ｂ）におけるゲート電圧Ｖg20参照）。負荷３０が誘導性であって電力用グランド３１がロジック・グランド２４よりも低ければ、端子２３における出力電圧Ｖ23が負の値になる。
【００１７】
したがって図４（ｂ）に示すように、ソース電圧は（−ＶTH53）（ＭＯＳＦＥＴ５３の閾値電圧の負値）まで低下し、その結果、図４（ｂ）における時刻ｔ2においてトランジスタ５３がオンし、ＭＯＳＦＥＴ２０のゲートをそのソースに接続する。これは、ＭＯＳＦＥＴ５３がＭＯＳＦＥＴ２０よりも低い閾値電圧を有しているため、ＭＯＳＦＥＴ２０が導通を開始する前に生じる。出力電圧Ｖ23が負のより大きい値になると、ＭＯＳＦＥＴ５３がオンとなるためＭＯＳＦＥＴ２０はオフ状態にとどまる。
【００１８】
上記の過程において、抵抗５１およびツェナー・ダイオード５２はＭＯＳＦＥＴ５３におけるゲートとソースの間の電圧を安全な値に制限する。抵抗５０はＭＯＳＦＥＴ５３を流れる電流を制限する。
【００１９】
出力電圧が到達する実際の負の電圧（−ＶCLAMP）（図４（ｂ））は、外部回路の状態に依存し、グランドのオフセット値、ＭＯＳＦＥＴ２０のアバランシェ電圧または内部のクランプ電圧である。この電圧は、図２に示すＶgsONよりもかなり高くなる可能性があり、これによって、ｄｉ／ｄｔが図２（ｃ）に示すｄｉ／ｄｔよりも大きくなり、スイッチがより速くオフする。これによって得られる電圧（−ＶCLAMP）と増大したｄｉ／ｄｔも、図２（ｂ）および２（ｃ）において点線でそれぞれ示されている。
【００２０】
図３に示した従来の回路は、図１に示した回路に対して言及された二つの問題を解決するが、新たな問題をもたらす。このように、端子２３における出力電圧Ｖ23はＭＯＳＦＥＴ５３の負の閾値電圧（−Ｖth）よりも低くなるが、パワーＭＯＳＦＥＴ２０をオンさせることはできない。この動作は、図５（ａ）および５（ｂ）に示されている。図５（ａ）は入力信号の補信号を示し、これはオフ信号としてＭＯＳＦＥＴ２７のゲートに印加される。図５（ａ）では、時刻ｔ1においてオフ信号がＬｏｗへと変化することにより、ＭＯＳＦＥＴ２７をオフさせＭＯＳＦＥＴ２０をオンさせる。しかし、図４（ｂ）について説明したように、本素子は、図５（ｂ）における時刻ｔ1での新たなターンオン信号を受け入れる前に、誘導性負荷がエネルギの供給を完全に停止されるまで待機しなければならず、時刻ｔ3以降の或る時刻、例えば時刻ｔ4まではオンすることができない。また、図３に示した電力用グランド３１がロジック・グランド２４に対してＭＯＳＦＥＴ５３の閾値電圧以上低下すると、ＭＯＳＦＥＴ２０をオンさせることができなくなる。
【００２１】
本発明は、図６に示す回路で開示されているようにして、図３の回路の他の利点を保持しつつ上記問題を解消する。図６に示した構成要素のうち図１および図３に示した構成要素と同じものは、同一の識別符号を有し、同一の機能を持っている。追加された構成要素は、抵抗６０、６１および６２と、ＭＯＳＦＥＴ６３、６４、６５および６６と、バイポーラ・トランジスタ６７と、ツェナー・ダイオード６８、６９および７０である。構成要素６０、６１、６３、６４、６５、６８および６９は、ＭＯＳＦＥＴ５３のためのレベル変換器として機能する。構成要素６２、６６、６７および７０は、入力オフ信号に対するインバータとして機能し、Ｖccを基準としている。
【００２２】
図６に示した新規な回路は以下のように動作する。
トランジスタ６６および２７へのオフ信号がＨｉｇｈであれば、この回路は図３の回路のように動作する。すなわち、トランジスタ６６はオンとなり、節点８０はＬｏｗとなる。さらに、節点８１は、トランジスタ６７のＶbeにツェナー・ダイオード７０のツェナー電圧を加えた値だけ負となり、トランジスタ６４および６５を同一のものとすることにより、同一の抵抗６０と６１に等しい電流が流れ、その結果、抵抗６０と６１において同一の電圧降下が生じる。したがって、節点８２の電位は節点８３よりも低くなる。トランジスタ６５のゲートはその閾値電圧Ｖth付近にまでバイアスされているため、トランジスタ６３はその閾値Ｖthよりも低い値にバイアスされてオフ状態となる。ＭＯＳＦＥＴ６３がオフ状態であるため、この回路の残りの部分は、入力信号すなわちオフ信号がＨｉｇｈのとき、図３について説明したように動作する。
【００２３】
いま図６におけるオフ信号をＬｏｗとすると、ＭＯＳＦＥＴ６６はオフとなり、節点８０はＨｉｇｈとなる。ツェナー・ダイオード７０は、節点８１が正となるように、［Ｖcc−Ｖbe（６７）］よりも小さいツェナー電圧を有している。抵抗６０と６１による電圧降下は同一であるため、節点８２の電位は節点８３の電位よりも高い。ＭＯＳＦＥＴ６５のゲートはその閾値電圧Ｖth付近までバイアスされているため、ＭＯＳＦＥＴ６３のゲートはその閾値電圧Ｖthよりも高い値までバイアスされていて、ＭＯＳＦＥＴ６３が導通する。これにより、図７（ａ）および７（ｂ）に示すように、出力電圧がＭＯＳＦＥＴ５３の閾値電圧（−Ｖth）よりも低くても、ＭＯＳＦＥＴ５３がオフとなってパワーＭＯＳＦＥＴ２０がオンできるようになる。したがって、図７（ｂ）において、図７（ａ）における入力信号がＬｏｗへと変化するとすぐに、時刻ｔ2においてＭＯＳＦＥＴ２０をオンさせることができる。したがって、図３の回路によってもたらされた主要な問題が解消される。
【００２４】
また、図６に示した回路は保護機能を付加する。すなわち、Ｖccがトランジスタ６７のＶbeにツェナー・ダイオード７０のツェナー電圧を加えた値よりも小さい場合は、節点８１の電位は、端子２３における出力電圧が負になるときはいつも負となる。これにより、Ｖccが低くて出力電圧が負のときはいつも、パワーＭＯＳＦＥＴ２０はオフ状態に保たれる。これは望ましい保護機能的特徴である。
【００２５】
図６に示した回路の構成要素は、ＮチャネルＭＯＳＦＥＴとＮＰＮバイポーラトランジスタによって容易に実現することができる。したがって、この回路は容易にモノリシックな集積回路とすることができる。説明した機能に対して他の構成要素を選定できることは明らかであろう。
【００２６】
本発明の他の実施形態を図８に示す。図８において、図６に示したものと同一の構造および機能を持つ構成要素は同一の識別符号を有している。入力オフ信号を受け取るインバータの変換器は、３個のＭＯＳＦＥＴ９０、９１および９２から構成されている。これらは、図６の場合のように、入力オフ信号がＬｏｗになると節点８１の電位がグランド電位よりも高くなり、入力オフ信号がＨｉｇｈになると節点８１の電位がグランド電位よりも低くなるように動作する。したがって、図８に示した回路において図６に示した回路の利点が得られる。
【００２７】
本発明は特定の実施形態について説明されたが、他の多くの変形や他の用途が当業者にとっては明らかである。したがって、本発明は、この中での特定の開示内容によって限定されるものではなく、請求の範囲によってのみ限定される。
【図面の簡単な説明】
【図１】  電力用グランドを有する負荷に接続された、ロジック・グランドを有する従来の代表的なモノリシック高電圧側スイッチを示す回路図。
【図２】  誘導性負荷を有する図１の回路についての、オフ信号、負荷電圧、および負荷電流を共通の時間軸でそれぞれ示す図（ａ）、（ｂ）および（ｃ）。
【図３】  誘導性負荷の下でターンオフ時間を短縮し、オフセット・グランド電圧によるＭＯＳゲート型電力用半導体素子の意に反するターンオンを防止する、図１の従来の回路の変形例を示す回路図。
【図４】  図３の回路のターンオフ信号を時間の関数として示す図（ａ）、および、図３のＭＯＳゲート型電力用半導体素子についての出力電圧Ｖ23とゲート電圧Ｖg20を図４（ａ）と同一の時間尺度で示す図（ｂ）。
【図５】  図３の回路におけるターンオフ信号の複数サイクルを時間の関数として示す図（ａ）、および、図３の回路の出力電圧を図５（ａ）と同一の時間尺度で示し、意図するターンオンの抑止を表す図（ｂ）。
【図６】  図６は、トランジスタ−トランジスタ・インバータとレベル変換回路を使用した本発明の好ましい実施形態を示す回路図。
【図７】  図６の回路におけるターンオフ信号を時間の関数として示す図（ａ）、および、図６の回路における出力電圧を時間の関数として示す図（ｂ）。
【図８】  インバータ回路にＣＭＯＳ回路が使用されている本発明の他の実施形態を示す回路図。
【符号の説明】
２０      …ＭＯＳゲート型電力用半導体素子
２２      …Ｖcc電圧端子
２３      …出力端子
２４      …ロジック・グランド端子
２７      …ターンオフ用ＭＯＳＦＥＴ
５０、５１…抵抗
５２      …ツェナー・ダイオード
５３、６３…制御用ＭＯＳＦＥＴ
６１、６０…変換用抵抗
６２      …プルアップ抵抗
６４、６５…変換用ＭＯＳＦＥＴ
６６      …ＭＯＳＦＥＴ
６７      …バイポーラ・トランジスタ
８０〜８２…節点
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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