(57)【特許請求の範囲】
【請求項１】
実装電極を有する表面実装容器に水晶片とＩＣチップとを収容してなる表面実装用の水晶発振器において、
前記ＩＣチップは、前記水晶片とともに構成する発振回路と、前記発振回路による発振周波数を基準周波数として動作するところの電圧制御発振回路を有するＰＬＬ回路と前記ＰＬＬ回路の出力周波数をｆo1又はｆo2に設定する第１記憶回路と第２記憶回路とが集積化され、
前記第１記憶回路と前記第２記憶回路とは、前記実装電極のうちの選択端子をアース電位に接地又は非接地とすることによってハイレベル又はローレベルの出力とする、アース電位に対して切り替え自在のスイッチング素子に接続し、
前記スイッチング素子はそれぞれゲートを共通接続した第１と第２ＣＭＯＳからなり、前記第１と第２ＣＭＯＳの一方のＦＥＴはドレインを電源に接続して他方のＦＥＴはソースをアース電位に接地し、前記第１ＣＭＯＳの一方のＦＥＴのソースと他方のＦＥＴのドレインとの接続点は前記第２ＣＭＯＳのゲートに接続し、
前記第１ＣＭＯＳのゲートは電源に接続するとともに前記選択端子に接続し、前記第２ＣＭＯＳの一方のＦＥＴのドレインと他方のＦＥＴのソースとの接続点は前記第１記憶回路のアドレス線に接続し、前記第２ＣＭＯＳのゲートは前記第２記憶回路のアドレス線に接続し、
前記第１記憶回路又は第２記憶回路は、前記スイッチング素子によるハイレベル又はローレベルの出力によっていずれか一方が選択され、前記第１記憶回路又は第２記憶回路による前記出力周波数ｆo1又はｆo2を供給することを特徴とする２周波切替水晶発振器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は表面実装用の水晶発振器（表面実装発振器とする）を産業上の技術分野とし、特に第１と第２の記憶回路例えばＰＲＯＭ（Programmable Read Only  Memory）によってＰＬＬ（Phase Locked Loop）回路に二つの発振周波数ｆo1、ｆo2を設定してこれを切り替える表面実装発振器に関する。
【０００２】
【従来の技術】
（発明の背景）表面実装発振器は小型・軽量であることから、特にデジタルカメラ等の携帯機器に周波数及び時間の基準源として適用される。近年では、例えば時間の基準源として２周波数のいずれかを選択できる表面実装発振器が求められている。
【０００３】
（従来技術の一例）第３図は一従来例を説明する表面実装発振器の断面図である。
表面実装発振器は、表面実装容器１に水晶片２とＩＣチップ３とを収容してなる。表面実装容器１は、積層セラミックからなる容器本体４とカバー５から形成される。容器本体４は一主面側に内壁に段部を設けた凹部を備え、外周表面における四角部の底面及び側面に実装電極６を有する。実装電極６は電源、出力、アース、及び例えばスタンバイ端子からなる。
【０００４】
水晶片２は両主面に励振電極７を有し、例えば一端部両側に引出電極８を延出する（第４図）。そして、一端部両側を容器本体４の段部に導電性接着剤９によって固着する。また、ＩＣチップ３は、水晶片（水晶振動子）２と発振回路を形成する増幅器等の発振素子及びその他の回路素子を集積化する。そして、例えばバンプ１０を用いた超音波熱圧着によって凹部底面に固着される。
【０００５】
【発明が解決しようとする課題】
（従来技術の問題点）しかしながら、上記構成の表面実装発振器では基本的に一周波数のみを出力する。一方、デジタルカメラ等のセット機器では、例えば画像をテレビに取り込む場合、日本及び米国圏と欧州圏とではクロック周波数（同期信号）が異なる。
【０００６】
このため、セットメーカでは、２つのクロック周波数に応じた発振周波数の表面実装発振器を各セット基板に搭載し、２種類のセット基板を在庫する。そして、出荷時に一方のセット基板を選択する。あるいは、クロック周波数に応じた２個の表面実装発振器をセット基板に搭載して在庫する。そして、出荷時に一方の表面実装発振器を選択して動作させていた。
【０００７】
しかし、前者の場合は、一方のクロック周波数のセット機器が販売不振の場合には、表面実装発振器のみならずセット基板に装着される高価なＣＣＤ等のセット素子が無駄になる。また、後者の場合は他方の表面実装発振器が無駄になるとともに小型化を阻害する問題があった。
【０００８】
これらのことから、例えば電圧制御発振回路を有するＰＬＬ回路を用いて多数の発振周波数（３周波以上）をＰＲＯＭにより設定して各発振周波数に応じた出力端子を有する所謂プログラマブルＩＣと水晶振動子との２素子によって２周波数を切り替える水晶発振器の採用が考えられている。
【０００９】
しかし、このようなものでは、一般に、プログラマブルＩＣは発振周波数（出力周波数）に応じた端子を両側に導出して樹脂モールした所謂デュアルインタイプで構成されるため、外形が大きくなる。また、ＩＣと水晶振動子の２素子で構成されるため、大型化が不可避の問題があった。
【００１０】
また、ＰＲＯＭによって発振周波数が任意に設定されるＰＬＬ回路を集積化したＩＣチップ３（プログラマブルＩＣチップ３Ａとする）と水晶片２とを表面実装発振器１に収容したものもある。しかし、この場合には、ＰＲＯＭによって発振周波数を設定した後は単一の周波数のみが供給されるため、出力周波数を選択できない問題があった。
【００１１】
（発明の目的）本発明は、プログラマブルＩＣチップを用いて２つの発振周波数を切り替えられて、小型化を維持した表面実装発振器を提供することを目的とする。
【００１２】
【課題を解決するための手段】
（着目点）本発明は、前述したＰＲＯＭによってＰＬＬ回路の発振周波数を設定するプログラマブルＩＣチップを採用し、これを２周波として切り替える点に着目した。
【００１３】
（解決手段）本発明は、実装電極を有する表面実装容器に水晶片とＩＣチップとを収容してなる表面実装用の水晶発振器において、前記ＩＣチップは、前記水晶片とともに構成する発振回路と、前記発振回路による発振周波数を基準周波数として動作するところの電圧制御発振回路を有するＰＬＬ回路と前記ＰＬＬ回路の出力周波数をｆo1又はｆo2に設定する第１記憶回路と第２記憶回路とが集積化され、前記第１記憶回路と前記第２記憶回路とは、前記実装電極のうちの選択端子をアース電位に接地又は非接地とすることによってハイレベル又はローレベルの出力とする、アース電位に対して切り替え自在のスイッチング素子に接続し、前記スイッチング素子はそれぞれゲートを共通接続した第１と第２ＣＭＯＳからなり、前記第１と第２ＣＭＯＳの一方のＦＥＴはドレインを電源に接続して他方のＦＥＴはソースをアース電位に接地し、前記第１ＣＭＯＳの一方のＦＥＴのソースと他方のＦＥＴのドレインとの接続点は前記第２ＣＭＯＳのゲートに接続し、  前記第１ＣＭＯＳのゲートは電源に接続するとともに前記選択端子に接続し、前記第２ＣＭＯＳの一方のＦＥＴのドレインと他方のＦＥＴのソースとの接続点は前記第１記憶回路のアドレス線に接続し、前記第２ＣＭＯＳのゲートは前記第２記憶回路のアドレス線に接続し、  前記第１記憶回路又は第２記憶回路は、前記スイッチング素子によるハイレベル又はローレベルの出力によっていずれか一方が選択され、前記第１記憶回路又は第２記憶回路による前記出力周波数ｆo1又はｆo2を供給する構成とする。
【００１４】
【作用】
本発明では、プログラマブルＩＣチップ内にＰＬＬ回路の出力周波数を設定（決定）する第１及び第２記憶回路を設けたので、これを切り替えることによっていずれか一方の出力周波数を選択する。また、記憶回路の切り替えは、実装電極のうちの一つの電位を制御することによって実現されるので、出力周波数に応じた出力端子を要しない。以下、本発明の一実施例を説明する。
【００１５】
【実施例】
第１図は、本発明の一実施例を説明する２周波切り替え用とした表面実装発振器のブロック回路図である。なお、前従来例図と同一部分には同番号を付与してその説明は簡略又は省略する。
表面実装発振器は、前述したように、容器本体４の底面及び側面に実装電極６を有する表面実装発振器１に、水晶片２とＩＣチップ３とを収容してなる（前第３図参照）。但し、ＩＣチップ３は、前述したプログラマブルＩＣチップ３Ａとする。ここでのプログラマブルＩＣチップ３Ａは、少なくとも、発振回路（ＸＯ）１１と、ＰＬＬ回路１２と、ＰＲＯＭ１３とを集積化してなる。発振回路１１は前述したように水晶振動子（水晶片２）とともに構成されて、その発振周波数をＰＬＬ回路１２の基準周波数ｆrとする。
【００１６】
ＰＬＬ回路１２は、周知のように第１分周器１４と、位相比較器（ＰＣ）１５と、ローパスフィルタ（ＬＰＦ）１６と、電圧制御発振器（ＶＣＯ）１７と、第２分周器１８と、第３分周器１９からなる。概説すると、第１分周器１４は発振回路１１の基準周波数ｆrを１／Ｑに分周する。ここでの分周周波数を入力分周周波数ｆqとする。
【００１７】
位相比較器１５は入力分周周波数ｆqと帰還分周周波数ｆpとの位相を比較し、位相差に基づく差電圧を発生する。但し、帰還分周周波数ｆpは、電圧制御発振器１７の発振周波数（制御周波数とする）ｆvを第２分周器１８によって、１／Ｐに分周された周波数である。ローパスフィルタ１６は位相差電圧から高周波成分を除去して平滑し、制御電圧を生成する。
【００１８】
電圧制御発振器１７は例えば図示しないＣＲやＬＣ発振回路からなり、電圧によって端子間の容量が変化する電圧可変容量素子を発振閉ループ内に挿入してなる。そして、電圧可変容量素子に印加される制御電圧によって制御周波数ｆvを変化させる。第３分周器１９は電圧制御発振器１７の制御周波数ｆvを１／Ｎに分周してＰＬＬ回路の出力周波数ｆoとする。
【００１９】」
このようなものでは、ＰＬＬ回路１２の位相がロックされた状態では、基準周波数ｆr、制御周波数ｆv及び出力周波数ｆoとの間には次の関係式が成立する。
すなわち、ｆr／Ｑ＝ｆv／Ｐであることから、
ｆo＝ｆv／Ｎ＝（Ｐｆv）／（ＱＮ）
となる。したがって、各分周器１８，１４，１９による分周比ＰＱＮを設定することにより、任意の出力周波数ｆoを得ることができる。
【００２０】
ＰＲＯＭ１３は、第２図に示したように、それぞれ複数の記憶素子２２を有する一点鎖線で囲む第１記憶回路２０と第２記憶回路２１を有する。第１記憶回路２０は、第１出力周波数ｆo1を決定するデジタル信号を記憶して保持する。すなわち、少なくとも第１、第２及び第３分周器１４，１８，１９の分周比Ｑ1、Ｐ1、Ｎ1を設定するデジタル信号を記憶して保持する。第２記憶回路２１は第２出力周波数ｆo2を決定するデジタル信号を記憶して保持する。すなわち、少なくとも第１、第２及び第３分周器１４，１８，１９の分周比Ｑ2、Ｐ2、Ｎ2を設定するデジタル信号を記憶して保持する。
【００２１】
各記憶素子２２は、ＣＭＯＳ（ＰＭＯＳとＮＭＯＳとの一対のＦＥＴ）からなり、電源Ｖddと出力（データ）線Ｄ（１〜ｎ）の間に、一対のＦＥＴの一方のドレインを他方のソースを接続する。そして、第１及び第２記憶回路２０、２１は第１及び第２アドレス線Ａ、Ｂに接続する。すなわち、第１記憶回路２０は各記憶素子２２における一方のＦＥＴのゲートが第１アドレス線Ａに接続する。第２記憶回路２１は各記憶素子２２における一方のＦＥＴのゲートが第２アドレス線Ｂに接続する。
【００２２】
なお、各記憶素子２２における他方のＦＥＴのベースに予めの書込によって（−）電荷を蓄電（チァージ）されると、ゲートに電圧を印加された状態（ゲートが閉じた状態）で導通になり、非蓄電の場合は非導通となる。ここでは、例えば第１記憶回路２０の１列目及び第２記憶回路２１の２列目における他方のＦＥＴに（−）電荷が蓄電された場合を示している。したがって、例えばアドレス線Ａが選択されると、第１記憶回路２０における第１列目の一方のＦＥＴのゲートも閉じて導通し、即ち一対のＦＥＴからなるＣＭＯＳが導通するので、電源電圧Ｖddが出力線にハイレベル信号（１信号）として現れる。
【００２３】
これとは逆に、例えば第２記憶回路２１の第１列目のように他方のＦＥＴが非導通の場合は、アドレス線Ｂが選択されてもＣＭＯＳは非導通なので電源電圧Ｖddは遮断され出力線にはローレベル信号（０信号）が現れる。これにより、第１及び第２記憶回路２１の各記憶素子２２には、他方のＦＥＴのゲートに（−）電荷を蓄電するか否かで、第１及び第２出力周波数ｆo1、ｆo2を決定するデジタル信号を記憶保持できる。
【００２４】
第１及び第２アドレス線Ａ、Ｂはスイッチング素子２３に接続する。ここでのスイッチング素子２３は、それぞれがゲートを共通接続した第１と第２ＣＭＯＳ２４、２５からなる。そして、各ＣＭＯＳ２４，２５における一対のＦＥＴの一方はドレインを電源に他方はソースをアース電位に接地する。第１ＣＭＯＳ２４のドレインとソースの接続点（図中のＸ点）は第２ＣＭＯＳ２５のゲートに接続する。第１アドレ線Ａは第２ＣＭＯＳ２５のドレインとソースの接続点（Ｙ点）に、第２アドレス線Ｂは第２ＣＭＯＳ２５のゲートに接続する。なお、符号２６は、電源Ｖddと第１ＣＭＯＳ２４のゲート間のプルアップ抵抗である。
【００２５】
そして、ここでは、スイッチング素子２３における第１ＣＭＯＳ２４のゲート端子（選択端子とする）２７を、前述した表面実装容器１の実装電極６の一つに接続する。この例では、従来のスタンバイ端子を排除して、実装電極６は電源、出力、アース及び選択端子２７の４端子とする。
【００２６】
このようなものでは、前述したように第１及び第２記憶回路２０、２１に、第１及び第２出力周波数ｆo1、ｆo2を記憶させる。そして、選択端子２７を非接地として浮いた状態にすると次になる。すなわち、この場合には、第１ＣＭＯＳ２４は抵抗２６を経てゲートに電源電圧ＶDDが印加されて、ドレインとソースの接続点（Ｘ点）は、アース電位に接地される。また、第２ＣＭＯＳ２５のゲートはアース電位に接地されるので、ドレインとソースの接続点（Ｙ点）は電源電圧Ｖdｄの電位となる。すなわち、第１アドレス線Ａは電源電圧Ｖdd即ちハイレベル（１）の電位となり、又第２アドレス線Ｂはアース電位即ちローレベルの電位（０）となる。したがって、第１記憶回路２０を動作する第１アドレス線Ａが選択されて、電圧制御発振器は（ＶＣＯ）１７は第１出力周波数ｆo1に制御されて発振する。
【００２７】
また、選択端子２７を例えば表面実装発振器の装着されるセット基板のアース電位に接地すると次になる。すなわち、この場合には、先とは逆に、第１ＣＭＯＳ２４はゲートがアース電位に接地されてドレインとソースの接続点（Ｘ点）は電源電圧Ｖdd電位となる。また、第２ＣＭＯＳ２５のゲートは電源電圧Ｖddとなるのでドレインとソースの接続点（Ｙ点）はアース電位に接地される。すなわち、第１アドレス線Ａはアース電位に接地され、第２アドレス線Ｂは電源電圧Ｖdd電位となる。したがって、第２記憶回路２１を動作する第２アドレス線Ｂが選択されて、電圧制御発振器は（ＶＣＯ）１７は第２出力周波数ｆo2に制御されて発振する。
【００２８】
このような構成であれば、表面実装発振器を搭載したセット基板の在庫時には、表面実装発振器の選択端子２７を使用可能性の高い例えば第１出力周波数ｆo1とする非接地状態にする。そして、第２出力周波数ｆo2が必要な場合には、選択端子２７を接地状態にすることによって、出力周波数ｆoを第１出力周波数ｆo1から第２出力周波数ｆo2に簡単に切り替えられる。要するに、２つの出力周波数をもって、必要に応じていずれか一方を供給する表面実装発振器を得ることができる。
【００２９】
そして、選択端子２７の接地又は非接地によって第１及び第２記憶回路２０及び第１又は第２出力周波数ｆo1、ｆo2を選択するので、出力周波数に応じた出力端子を要しない。したがって、従来のように出力周波数に応じた多くの出力端子を要しないので、表面実装発振器として小型化を維持できる。
【００３０】
【他の事項】
上記実施例では、ＰＬＬ回路は第３分周器１９を設けたが、第１及び第２分周器１４、１８のみで出力周波数ｆoを制御してもよい。この場合、出力周波数ｆoはｆo＝ｑｆv＝ｐｆrとなる。但し、第３分周器１９を設けた方が出力周波数を広範囲に制御できるので有利である。
【００３１】
また、表面実装発振器の実装電極６は、電源、出力、アース及び選択端子の４端子としたが、例えばスタンバイ端子を付加して５端子としてもよくその数には制限を受けない。要は、表面実装型を維持できる端子数であれば問題はない。
【００３２】
また、表面実装発容器は段部を有する凹状の容器本体４とカバー５とから形成したが、例えば両面に凹部を有する容器本体でも、平板状の容器本体として凹状のカバーを被せてもよく、表面実装用の電極を有する表面実装容器であればよい。
【００３３】
また、ＰＲＯＭ１３は第１と第２記憶回路２０、２１を設けたが、３つ以上の記憶回路を有していてもその内の二つを利用すれば適用できる。但し、記憶素子が増えるので高価になる。また、ＰＲＯＭとしたが、要は第１と第２記憶回路２０、２１及びこれによって周波数が選択されるＰＬＬ回路を有して本発明の趣旨を実現するＩＣであればよい。
【００３４】
【発明の効果】
本発明は、実装電極を有する表面実装容器に水晶片とＩＣチップとを収容してなる表面実装用の水晶発振器において、前記ＩＣチップは、前記水晶片とともに構成する発振回路と、前記発振回路による発振周波数を基準周波数として動作するところの電圧制御発振回路を有するＰＬＬ回路と前記ＰＬＬ回路の出力周波数をｆo1又はｆo2に設定する第１記憶回路と第２記憶回路とが集積化され、前記第１記憶回路と前記第２記憶回路とは、前記実装電極のうちの選択端子をアース電位に接地又は非接地とすることによってハイレベル又はローレベルの出力とする、アース電位に対して切り替え自在のスイッチング素子に接続し、前記スイッチング素子はそれぞれゲートを共通接続した第１と第２ＣＭＯＳからなり、前記第１と第２ＣＭＯＳの一方のＦＥＴはドレインを電源に接続して他方のＦＥＴはソースをアース電位に接地し、前記第１ＣＭＯＳの一方のＦＥＴのソースと他方のＦＥＴのドレインとの接続点は前記第２ＣＭＯＳのゲートに接続し、  前記第１ＣＭＯＳのゲートは電源に接続するとともに前記選択端子に接続し、前記第２ＣＭＯＳの一方のＦＥＴのドレインと他方のＦＥＴのソースとの接続点は前記第１記憶回路のアドレス線に接続し、前記第２ＣＭＯＳのゲートは前記第２記憶回路のアドレス線に接続し、前記第１記憶回路又は第２記憶回路は、前記スイッチング素子によるハイレベル又はローレベルの出力によっていずれか一方が選択され、前記第１記憶回路又は第２記憶回路による前記出力周波数ｆo1又はｆo2を供給する構成とする。したがって、プログラマブルＩＣチップを用いて２つの発振周波数を切り替えられて、小型化を維持した表面実装発振器を提供できる。
【図面の簡単な説明】
【図１】本発明の一実施例を説明する表面実装発振器のブロック回路図である。
【図２】本発明の一実施例を説明するＰＲＯＭの回路図である。
【図３】従来例を説明する表面実装発振器の断面図である。
【図４】従来例を説明する水晶片の平面図である。
【符号の説明】
１  表面実装容器、２  水晶片、３  ＩＣチップ、４  容器本体、５  カバー、６  実装電極、７  励振電極、８  引出電極、９  導電性接着剤、１０  バンプ、１１  発振回路、１２  ＰＬＬ、１３  ＰＲＯＭ、１４、１８、１９  分周器、１５  位相比較器、１６  ローパスフィルタ、１７  電圧制御発振器、２０、２１  記憶回路、２２  記憶素子、２３  スイッチング素子、２４、２５  ＣＭＯＳ、２６  抵抗、２７  選択端子．
【図１】
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【図２】
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【図３】
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【図４】
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