(57)【特許請求の範囲】
【請求項１】
本体部の一面側に複数の配線パッドが形成されている半導体集積回路装置であって、
前記本体部の表面より所定深さの位置に各配線パッドが露出して設けられているとともに、前記各配線パッドの終端部から本体部の一方側端にかけて、前記配線パッドの幅と同等もしくは広い幅で且つ前記配線パッド毎に、それぞれ本体部に切り欠きが設けられていることを特徴とする半導体集積回路装置。
【請求項２】
本体部の一面側に複数の配線パッドが形成されている半導体集積回路装置であって、前記本体部の表面より所定深さの位置に各配線パッドが露出して設けられているとともに、前記各配線パッドの終端部から本体部の一方側端にかけて、前記配線パッドの幅と同等もしくは広い幅で且つ前記配線パッド毎に、それぞれ本体部に切り欠きが設けられている第１の半導体集積回路装置と、
一面側に複数の突起電極が設けられた基板もしくは第２の半導体集積回路装置であって、前記複数の突起電極は、前記第１の半導体集積回路装置の前記複数の配線パッドにそれぞれ対応して設けられ、且つ当接面の幅が前記切り欠きに収まる幅にされるとともに、前記当接面の長さが前記配線パッドの当接面よりも前記切り欠きの方向に長くされている基板もしくは第２の半導体集積回路装置とを備え、
前記第１の半導体集積回路装置の前記複数の配線パッドと前記基板もしくは第２の半導体集積回路装置の前記複数の突起電極がそれぞれ接合されていることを特徴とする半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、基板または他の半導体集積回路装置と組み合わせて用いられる半導体集積回路装置、および組み合わされた半導体装置に関し、特にその接続部の構成に関する。
【０００２】
【従来の技術】
従来、半導体集積回路の高集積度化に伴って、特性の異なる２種類の半導体集積回路装置、例えばバイポーラチップとＣＭＯＳチップ、アナログ系チップとディジタル系チップ、カスタムチップとスタンダードチップなど、を小さい空間に実装する手段として第１の半導体集積回路装置を第２の半導体集積回路装置の上に搭載するチップオンチップ方式の半導体装置が実用されている。
【０００３】
図５は、従来のチップオンチップ方式で実装された半導体装置の構造を示す図である。同図において、第１の半導体集積回路装置５１０には配線パッド５１１が形成され、この配線パッド５１１に突起電極、すなわちバンプ５１２が形成されている。第２の半導体集積回路装置５２０には、第１の半導体集積回路装置５１０の配線パッド５１１に対向するように、配線パッド５２１が形成され、この配線パッド５２１に突起電極、すなわちバンプ５２２が形成されている。
【０００４】
第１の半導体集積回路装置５１０と第２の半導体集積回路装置５２０との間は、対向するバンプ５１２とバンプ５２２で電気的に所要の接続が行われている。
【０００５】
このように第１の半導体集積回路装置５１０と接続された第２の半導体集積回路装置５２０が、基板５３０に載置される。そして、第２の半導体集積回路装置５２０の周辺部に形成されている電極５２３と基板５３０の周辺部に形成されている電極５３１とがワイヤーボンディングされたリードワイヤーＷで接続され、また、基板５３０の裏面側から、外部接続用半田バンプＢが導出される。
【０００６】
そして、樹脂によりモールドして、最終的にパッケージし、第１の半導体集積回路装置を第２の半導体集積回路装置の上に搭載し、一体化構成したチップオンチップ方式の半導体装置５０が形成されている。
【０００７】
また、図６は、従来のチップオンチップ方式で実装された、他の半導体装置の構造を示す図である。同図において、第１の半導体集積回路装置６１０には配線パッド６１１が形成され、この配線パッド６１１に突起電極すなわちバンプ６１２が形成されている。第２の半導体集積回路装置６２０には、第１の半導体集積回路装置６１０の配線パッド６１１に対向するように、配線パッド６２１が形成され、この配線パッド６２１に突起電極すなわちバンプ６２２が形成されている。
【０００８】
第１の半導体集積回路装置６１０と第２の半導体集積回路装置６２０との間は、対向するバンプ６１２とバンプ６２２で電気的に所要の接続が行われている。
【０００９】
このように第１の半導体集積回路装置６１０と接続された第２の半導体集積回路装置６２０に接続電極６２３が設けられる。この接続電極６２３から、ワイヤーボンディングされたリードワイヤーＷにより、外部接続用リード端子Ｔが導出される。
【００１０】
そして、樹脂によりモールドして、最終的にパッケージし、第１の半導体集積回路装置を第２の半導体集積回路装置の上に搭載し、一体化構成したチップオンチップ方式の半導体装置６０が形成されている。
【００１１】
このように、第２の半導体集積回路装置である親チップ５２０、６２０の上に第１の半導体集積回路装置である子チップ５１０、６１０が搭載され一体化されており、比較的小さい空間に実装することができる。
【００１２】
また、図示していないが、第２の半導体集積回路装置である親チップ５２０、６２０を用いず、第１の半導体集積回路装置である子チップ５１０、６１０を直に基板に取り付ける場合には、基板側に子チップ５１０、６１０のバンプ５１２、６１２と対向するバンプを形成して接続することになる。
【００１３】
【発明が解決しようとする課題】
しかし、この従来のチップオンチップ方式による一体化構成の半導体装置５０等では、対向して接続される双方のチップ或いは基板にそれぞれバンプを形成する必要があり、このバンプの形成に時間を要していた。
【００１４】
また、双方のチップのバンプの形成される位置は正確に対向している必要があり、その選択の自由度が制限されていた。
【００１５】
そこで、本発明は、チップオンチップ方式による一体化構成の半導体装置等を構成する半導体集積回路装置のバンプを不要とし、また組み合わされる基板または他の半導体集積回路装置の選択の自由度を向上することを目的とする。
【００１６】
【課題を解決するための手段】
請求項１の半導体集積回路装置は、本体部の一面側に複数の配線パッドが形成されている半導体集積回路装置であって、
前記本体部の表面より所定深さの位置に各配線パッドが露出して設けられているとともに、前記各配線パッドの終端部から本体部の一方側端にかけて、前記配線パッドの幅と同等もしくは広い幅で且つ前記配線パッド毎に、それぞれ本体部に切り欠きが設けられていることを特徴とする。
【００１７】
請求項２の半導体装置は、本体部の一面側に複数の配線パッドが形成されている半導体集積回路装置であって、前記本体部の表面より所定深さの位置に各配線パッドが露出して設けられているとともに、前記各配線パッドの終端部から本体部の一方側端にかけて、前記配線パッドの幅と同等もしくは広い幅で且つ前記配線パッド毎に、それぞれ本体部に切り欠きが設けられている第１の半導体集積回路装置と、
一面側に複数の突起電極が設けられた基板もしくは第２の半導体集積回路装置であって、前記複数の突起電極は、前記第１の半導体集積回路装置の前記複数の配線パッドにそれぞれ対応して設けられ、且つ当接面の幅が前記切り欠きに収まる幅にされるとともに、前記当接面の長さが前記配線パッドの当接面よりも前記切り欠きの方向に長くされている基板もしくは第２の半導体集積回路装置とを備え、
前記第１の半導体集積回路装置の前記複数の配線パッドと前記基板もしくは第２の半導体集積回路装置の前記複数の突起電極がそれぞれ接合されていることを特徴とする。
【００１８】
本発明の半導体集積回路装置、半導体装置に依れば、請求項１の半導体集積回路装置、請求項２の第１の半導体集積回路装置には、配線パッドを形成するのみでよく、突起電極すなわちバンプを形成しなくとも良いから、バンプ形成の工程が簡略化できる。
【００１９】
またリードワイヤによる接続手段を採る場合には、切り欠けを設けていることによって、リードワイヤによる導出のためのループ高さを低くすることができる。したがって、半導体装置としての厚みに制限を受けることなく、薄型化を図ることができる。
【００２０】
また、配線パッドから本体部の一方側端にかけてそれぞれ本体部に切り欠きが設けられているから、組み合わされる基板または他の半導体集積回路装置の選択の自由度を向上することができる。
【００２１】
さらに、バンプの形状及び設置位置に種々のバリエーションを持たせることが可能となる。
【００２２】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照して、順次説明する。
【００２３】
図１は、本発明の第１の実施の形態に係る、半導体集積回路装置１０の構造を示す図であり、同図（ａ）は断面図を、同図（ｂ）は平面図をそれぞれ模式的に示す図である。
【００２４】
図１において、半導体集積回路装置１０は、半導体集積回路装置本体１０１の一面側に、他の装置との電気的接続を行うための配線パッド１０２を複数設けている。通常、この配線パッド１０２にはその表面に接続用に突起電極すなわちバンプが設けられるが、本発明ではバンプは設けずに、配線パッド１０２のみを設けている。
【００２５】
この配線パッド１０２はそれ自体一定の厚みを有し、また半導体集積回路装置本体１０１の表面から所定の深さの位置に、露出して設けられている。
【００２６】
そして、配線パッド１０２の設けられている深さで、配線パッド１０２の位置から半導体集積回路装置本体１０１の一方の側端に向けて、半導体集積回路装置本体１０１が配線パッド１０２の幅と同等或いはやや広い幅で切り欠かれている。すなわち、配線パッド１０２ごとに切り欠き部１０４が形成されている。
【００２７】
また、切り欠け部１０４は、図１では同図（ｂ）に示されるように配線パッド１０２からほぼ同じ幅で設けられているが、これに代えて切り欠け部１０４の幅を配線パッド１０２の基部から図中破線で例示するように徐々に広くするなど、任意の形状に形成することができる。
【００２８】
半導体集積回路装置においては一般に、内部素子の形成後に、電極を配線し、その後に半導体集積回路を保護するためにパッシベーション膜を形成する。本発明では、切り欠き部１０４を形成する手段として、配線パッド１０２形成後にパッシベーション膜１０３を形成する際に、配線パッド１０２とこれに続く半導体集積回路装置本体１０１の側端方向を除いて、パッシベーション膜１０３を必要な厚さに形成することにより、配線パッド１０２の所定深さでの露出と、切り欠き部１０４の形成とを同時に行うことができる。
【００２９】
なお、この切り欠き部１０４の形成は上記パッシベーション膜１０３の形成と別に、半導体集積回路装置本体１０１に配線パッド１０２等を設けた後に、所要の部分を削り取ることに依って形成することもできる。
【００３０】
この半導体集積回路装置１０は、配線パッド１０２が、基板もしくは他の半導体集積回路装置の突起電極すなわちバンプと接合されて、使用される。或いは、配線パッド１０２からリードワイヤによって基板とか他の半導体集積回路装置の接続部位に接続される。
【００３１】
このリードワイヤによる接続手段を採る場合には、切り欠け部１０４を設けていることによって、リードワイヤによる導出のためのループ高さを低くすることができる。したがって、半導体装置としての厚みに制限を受けることなく、薄型化を図ることができる。
【００３２】
また、この切り欠け部１０４の幅を前述のように、配線パッド１０２の基部から徐々に広くする等の手段を採用することで、リードワイヤの配線方向をそのループ高さを低く保ったまま、任意に決定でき、リードワイヤによる接続の自由度を確保することができる。
【００３３】
図２は、本発明の第２の実施の形態に係り、図１の半導体集積回路装置１０を基板２０と組み合わせた半導体装置の構造を示す図である。
【００３４】
図２において、半導体集積回路装置本体１０１と配線パッド１０２とから構成される半導体集積回路装置１０は図１におけると同じものであるので、説明を省略する。
【００３５】
基板２０は、基板本体２０１と突起電極すなわちバンプ２０２と外部接続用半田バンプＢとから構成される。基板本体２０１の一面側にはバンプ２０２が形成されている。このバンプ２０２は、半導体集積回路装置１０の配線パッド１０２に対応して設けられており配線パッド１０２に当接し、電気的に接続される。そして、バンプ２０２の図中奥行き方向の幅は半導体集積回路装置本体１０１の切り欠け部１０４に収まるような幅とされており、図中横方向への長さは、配線パッド１０２の長さよりも長くされている。また、基板本体２０１の他面側から外部接続用半田バンプＢが導出されている。
【００３６】
そして、基板２０に半導体集積回路装置１０が載置され、基板２０のバンプ２０２が半導体集積回路装置１０の１０４にはまり込み、配線パッド１０２とバンプ２０２が当接し電気的に接続される。
【００３７】
この後、樹脂によりモールドして最終的にパッケージしても良いし、また別の容器に収納してもよく、半導体装置として完成される。
【００３８】
この本発明の半導体集積回路装置及び半導体装置はこのように構成されるから、半導体集積回路装置１０は、配線パッド１０２を形成するのみでよく、バンプを形成しなくとも良いから、その分バンプ形成の工程が簡略化できる。
【００３９】
また、配線パッド１０２から半導体集積回路装置本体１０１の一方側端にかけてそれぞれ半導体集積回路装置本体１０１に切り欠きが設けられているから、バンプ２０２の位置が多少配線パッド１０２の位置とずれていたとしても組み合わせることができ、バンプ２０２の長さが多少短く或いは長くとも組み合わせることができる。このように、組み合わされる基板２０の選択の自由度を向上することができ、バンプの形状及び設置位置に種々のバリエーションを持たせることが可能となる。また、製作上の位置ズレに対する許容値を大きくすることができる。
【００４０】
また、半導体集積回路装置１０と基板２０とを組み合わせた状態で、バンプ２０２が半導体集積回路装置本体１０１の側方に露出するように長く形成される場合には、このバンプ２０２を用いてプロービングを実施することができるから、組み合わせた状態での電気的特性の測定を容易に行うことができる。
【００４１】
図３は、本発明の第３の実施の形態に係り、図１の半導体集積回路装置１０を他の半導体集積回路装置３０と組み合わせた半導体装置の構造を示す図である。
【００４２】
図３において、図中半導体集積回路装置本体１０１と配線パッド１０２とから構成される半導体集積回路装置１０は図１におけると同じものであるので、説明を省略する。なお、説明の便宜のために、この半導体集積回路装置１０を第１の半導体集積回路装置または子チップと表現し、上記他の半導体集積回路装置３０を第２の半導体集積回路装置または親チップと表現する。
【００４３】
第２の半導体集積回路装置すなわち親チップ３０は、半導体集積回路装置本体３０１と配線パッド３０２と突起電極すなわちバンプ３０３とから構成される。半導体集積回路装置本体３０１の一面側には配線パッド３０２が、子チップ１０の配線パッド１０２に対応して設けられている。そして、突起電極すなわちバンプ３０３が形成されており、配線パッド１０２に当接し電気的に接続される。
【００４４】
そして、バンプ３０３の図中奥行き方向の幅は半導体集積回路装置本体１０１の切り欠け部１０４に収まるような幅とされており、図中横方向への長さは、配線パッド１０２の長さよりも長くされている。したがって、親チップ３０に子チップ１０が載置され、親チップ３０のバンプ３０３が子チップ１０の切り欠き部１０４にはまり込み、配線パッド１０２とバンプ３０３が当接し電気的に接続される。
【００４５】
なお、親チップ３０から外部へのリード端子の導出は、従来例の図５のように基板を用いて行うことも、或いは従来例の図６のようにリードワイヤで行うこともできる。その後、樹脂によりモールドして最終的にパッケージしても良いし、また別の容器に収納してもよく、半導体装置として完成される。
【００４６】
本実施の形態においても、半導体集積回路装置１０は、第１，第２の実施の形態と同様の効果を奏することができる。
【００４７】
また、配線パッド１０２から半導体集積回路装置本体１０１の一方側端にかけてそれぞれ半導体集積回路装置本体１０１に切り欠きが設けられているから、配線パッド３０２、バンプ３０３の位置が多少配線パッド１０２の位置とずれていたとしても組み合わせることができ、バンプ３０３の長さが多少短く或いは長くとも組み合わせることができる。
【００４８】
このように、組み合わされる親チップ３０の選択の自由度を向上することができ、バンプの形状及び設置位置に種々のバリエーションを持たせることが可能となる。また、製作上の位置ズレに対する許容値を大きくすることができる。
【００４９】
また、子チップ１０と親チップ３０とを組み合わせた状態で、バンプ３０３が半導体集積回路装置本体１０１の側方に露出するように長く形成される場合には、このバンプ３０３を用いてプロービングを実施することができるから、組み合わせた状態での電気的特性の測定を容易に行うことができる。
【００５０】
図４は、本発明の第４の実施の形態に係り、図１の半導体集積回路装置１０を他の半導体集積回路装置４０と組み合わせた半導体装置の構造を示す図である。
【００５１】
図４において、図中半導体集積回路装置本体１０１と配線パッド１０２とから構成される半導体集積回路装置すなわち子チップ１０は図１におけると同じものであるので、説明を省略する。
【００５２】
第２の半導体集積回路装置すなわち親チップ４０は、半導体集積回路装置本体４０１と配線パッド４０２と突起電極すなわちバンプ４０３とから構成される。半導体集積回路装置本体４０１の一面側には配線パッド４０２が、子チップ１０の配線パッド１０２に対応して、しかし、ずれた位置に設けられている。そして、突起電極すなわちバンプ４０３が形成されており、配線パッド１０２に当接し電気的に接続される。
【００５３】
そして、バンプ４０３の図中奥行き方向の幅は半導体集積回路装置本体１０１の切り欠け部１０４に収まるような幅とされており、図中横方向への長さは、配線パッド１０２と配線パッド４０２の位置のずれに応じて、配線パッド１０２の長さよりも長くされている。したがって、親チップ４０に子チップ１０が載置され、親チップ４０のバンプ４０３が子チップ１０の切り欠き部１０４にはまり込み、配線パッド１０２とバンプ３０３が当接し電気的に接続される。
【００５４】
なお、親チップ４０から外部へのリード端子の導出は、第３の実施の形態におけると同様に、従来例の図５のように基板を用いて行うことも、或いは従来例の図６のようにリードワイヤで行うこともできる。その後、樹脂によりモールドして最終的にパッケージしても良いし、また別の容器に収納してもよく、半導体装置として完成される。
【００５５】
本実施の形態においても、半導体集積回路装置１０は、第１，第２の実施の形態と同様の効果を奏することができる。
【００５６】
また、配線パッド１０２から半導体集積回路装置本体１０１の一方側端にかけてそれぞれ半導体集積回路装置本体１０１に切り欠きが設けられているから、配線パッド４０２、バンプ４０３の位置が多少配線パッド１０２の位置とずれていたとしても組み合わせることができ、バンプ４０３の長さが多少短く或いは長くとも組み合わせることができる。
【００５７】
このように、組み合わされる親チップ４０の選択の自由度を向上することができ、特に、バンプの形状及び設置位置に種々のバリエーションを持たせることが可能となる。また、製作上の位置ズレに対する許容値を大きくすることができる。
【００５８】
また、子チップ１０と親チップ４０とを組み合わせた状態で、バンプ４０３が半導体集積回路装置本体１０１の側方に露出するように長く形成される場合には、このバンプ４０３を用いてプロービングを実施することができるから、組み合わせた状態での電気的特性の測定を容易に行うことができる。
【００５９】
【発明の効果】
本発明の半導体集積回路装置、半導体装置に依れば、請求項１の半導体集積回路装置、請求項２の第１の半導体集積回路装置には、配線パッドを形成するのみでよく、突起電極すなわちバンプを形成しなくとも良いから、バンプ形成の工程が簡略化できる。
【００６０】
また、リードワイヤによる接続手段を採る場合には、切り欠けを設けていることによって、リードワイヤによる導出のためのループ高さを低くすることができ、半導体装置としての厚みに制限を受けることなく、薄型化を図ることができる。
【００６１】
また、配線パッドから本体部の一方側端にかけてそれぞれ本体部に切り欠きが設けられているから、組み合わされる基板または他の半導体集積回路装置の選択の自由度を向上することができる。
【００６２】
さらに、バンプの形状及び設置位置に種々のバリエーションを持たせることが可能となる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係る半導体集積回路装置の構造を示す図。
【図２】本発明の第２の実施の形態に係る半導体装置の構造を示す図。
【図３】本発明の第３の実施の形態に係る半導体装置の構造を示す図。
【図４】本発明の第４の実施の形態に係る半導体装置の構造を示す図。
【図５】従来の一体化構成の半導体装置を示す図。
【図６】従来の他の一体化構成の半導体装置を示す図。
【符号の説明】
１０  半導体集積回路装置、子チップ
１０１  半導体集積回路装置本体
１０２  配線パッド
２０  基板
１０３  パッシベーション膜
１０４  切り欠き部
２０１  基板本体
２０２  バンプ
３０，４０  親チップ
３０１，４０１  半導体集積回路装置本体
３０２，４０２  配線パッド
３０３，４０３  バンプ
【図１】
0003771097.tif 000002
【図２】
0003771097.tif 000003
【図３】
0003771097.tif 000004
【図４】
0003771097.tif 000005
【図５】
0003771097.tif 000006
【図６】
0003771097.tif 000007