(57)【特許請求の範囲】
【請求項１】
ヒューズを用いて欠陥回路を冗長回路で置換する冗長回路のリペア回路において、
前記ヒューズが絶縁破壊により短絡されて、プログラミングされるアンチヒューズであり、
前記アンチヒューズのプログラミング状態によって欠陥回路を冗長回路で代替させ、
前記アンチヒューズをプログラミングする回路は、
ハーフ電源電圧でプリチャージさせる動作スイッチ部と、
前記動作スイッチ部に連結され、過電流が流れる場合、絶縁破壊されるアンチヒューズと、
前記アンチヒューズのプログラミングされた状態を確認するため、感知信号を受信する感知信号入力部と、
前記アンチヒューズの絶縁破壊のため、電源電圧を供給する破壊電圧供給部と、
前記感知信号入力部の信号に応じて、前記アンチヒューズのプログラミング状態についての制御信号を出力する出力部と、
前記出力部の制御信号を受信して、アンチヒューズにハーフ電源電圧で強く安定させるラッチ部と、
を備えることを特徴とする冗長回路のリペア回路。
【請求項２】
前記動作スイッチ部は、ハーフ電源電圧端と前記アンチヒューズとの間に介在され、プリチャージ信号に応じて動作されるＰＭＯＳを有することを特徴とする請求項１に記載の冗長回路のリペア回路。
【請求項３】
前記感知信号入力部は、前記アンチヒューズと接地端との間に介在され、前記感知信号に応じて動作されるＮＭＯＳを有することを特徴とする請求項１または２記載の冗長回路のリペア回路。
【請求項４】
前記出力部は、前記アンチヒューズに連結され、ハーフ電源電圧で駆動されて、前記アンチヒューズの出力信号を反転させ、制御信号として出力する第１インバータと、
ハーフ電源電圧で駆動されて、前記第１インバータの出力信号を反転させる第２インバータとからなることを特徴とする請求項１〜３のいずれか１つに記載の冗長回路のリペア回路。
【請求項５】
前記ラッチ部は、プログラミング信号に応じて動作され、ハーフ電源電圧を前記アンチヒューズに供給するＰＭＯＳと、
前記ＰＭＯＳに直列連結され、前記出力部の制御信号に応じて前記アンチヒューズとハーフ電源電圧との経路を断続するＰＭＯＳを有することを特徴とする請求項１〜４のいずれか１つに記載の冗長回路のリペア回路。
【請求項６】
前記アンチヒューズをプログラミングする回路は、
前記出力部の信号に応じて、高速低電力で強く帰還させる帰還部と、
前記帰還部の信号を受信して、前記破壊電圧供給部から前記アンチヒューズに供給される電流パスを断続する電流遮断部と、
前記帰還部から前記出力部に流れる電流の流れを遮断するための逆電流防止部と、
をさらに含むことを特徴とする請求項１〜５のいずれか１つに記載の冗長回路のリペア回路。
【請求項７】
前記破壊電圧供給部は、電源電圧端と前記電流遮断部との間に介在され、プログラミング信号に応じて動作されるＰＭＯＳを有することを特徴とする請求項６に記載の冗長回路のリペア回路。
【請求項８】
前記電流遮断部は、前記破壊電圧供給部の出力端と前記アンチヒューズとの間に介在され、前記帰還部の出力信号に応じて動作されるＰＭＯＳを有することを特徴とする請求項６または７に記載の冗長回路のリペア回路。
【請求項９】
前記帰還部は、ハーフ電源電圧で動作される前記出力部の出力電圧を強く維持させるため、電源電圧で動作されるクロスカップルされたフィードバックループであることを特徴とする請求項６〜８のいずれか１つに記載の冗長回路のリペア回路。
【請求項１０】
前記逆電流防止部は、電源電圧で動作される前記帰還部の出力電圧が前記出力部に流れることを防止するため、ハーフ電源電圧で動作されるトランジスタを有することを特徴とする請求項６〜９のいずれか１つに記載の冗長回路のリペア回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は冗長回路のリペア回路に関するもので、より詳しくはメモリ素子の生産時、欠陥が発生する場合、冗長回路で代替するためのリペア時、ヒューズを切断して代替する代わりに、絶縁破壊により連結されるアンチヒューズを用いて、パッケージ段階でリペアし得るようにした冗長回路のリペア回路に関するものである。
【０００２】
【従来の技術】
メモリ素子において、多い微細セルのなかで、一つでも欠陥があれば、ＤＲＡＭとしての役を務め得ないので、不良品として処理される。しかし、ＤＲＡＭの集積度が増加するにしたがい、少量のセルにだけ欠陥が発生する確率が高いことにもかかわらず、これを不良品として廃棄することは、収率を低める非効率的な処理方式である。したがって、この場合、予めＤＲＡＭ内に設置しておいた冗長メモリセルを用いて不良メモリセルを代替させることで、収率を高める方式を採用する。冗長回路を設置することにより、チップの面積が増加し、欠陥救済に必要なテストの増加などが問題となるが、ＤＲＡＭにおいては、チップの面積増加が余り大きくなくて、６４Ｋ〜２５６Ｋ  ＤＲＡＭから本格的に採用されている。
【０００３】
メモリセルの冗長回路は、サブアレイブロック別に設置するが、スペアの列（ロー）と行（カラム）を予め設置しておくことにより、欠陥が発生して不良となったメモリセルをロー／カラム単位で冗長メモリセルで置換する方式が主として使用される。ウェハ処理が終了されると、テストにより不良メモリセルを選び出し、それに相当するアドレスをスペアセルのアドレス信号で取り替えるプログラミングを内部回路で行い、これにより、実使用時、不良ラインに相当するアドレスが入力されると、その代わりに、予備ラインに選択が変更される。このプログラミング方式としては、過電流でヒューズを溶断させる電気ヒューズ方式と、レーザービームでヒューズを燃やして切る方式と、レーザービームで接合部を短絡させる方式と、ＥＰＲＯＭに関連プログラムを貯蔵する方式とがある。これら方式のうち、レーザーで切断する方法が、単純で確実でありながらもレイアウトも容易であるので、広く用いられ、ヒューズの材料としては、ポリシリコン配線又はメタル配線がある。
【０００４】
図１は従来の一般的なヒューズを用いて欠陥回路をリペアするためのリペア回路を示す回路図である。
【０００５】
同図に示すように、このリペア回路は、相補プリチャージ信号（ｐｒｅｃｈｂ）により電源電圧（ＶＣＣ）でプリチャージさせる動作スイッチ部１０’と、ヒューズ（ＰＦ）を介して動作スイッチ部１０’と接地との間に連結され、欠陥回路のアドレス信号（ＡＤＤＲ）によりターンオンされて、ヒューズ（ＰＦ）の切断状態を感知するための感知信号入力部２０’と、動作スイッチ部１０’及びヒューズ（ＰＦ）の一端の電圧値を出力するための出力部３０’と、ヒューズ（ＰＦ）のプログラミング時、出力部３０’の値を安定させるためのラッチ部８０’とからなる。
【０００６】
このように構成される一般的なリペア回路を説明すると次のようである。
【０００７】
相補プリチャージ信号（ｐｒｅｃｈｂ）が低電位で入力されると、動作スイッチ部１０’がターンオンされ、電源電圧（ＶＣＣ）がヒューズ（ＰＦ）に印加される。この状態で、アドレス信号（ＡＤＤＲ）が入力されると、感知信号入力部２０’がターンオンされ、動作スイッチ部１０’を通じて供給された電源電圧（ＶＣＣ）は感知信号入力部２０’を介してパスを形成して、ヒューズ（ＰＦ）の一端の電位は低電位を有することとなる。この値は出力部３０’のインバータにより反転されることにより、正常状態で相補リペア（ｒｅｐｂ）値は高電位を維持する。
【０００８】
この状態で、ポリシリコンのヒューズをレーザービームで切断すると、動作スイッチ部１０’を通じてヒューズ（ＰＦ）を介して感知信号入力部２０’に形成された電流パスが遮断され、ヒューズ（ＰＦ）の一端の電位は高電位となる。この値は出力部３０’のインバータにより反転されるので、相補リペア（ｒｅｐｂ）値は低電位に変化する。そして、この出力値はラッチ部８０’に帰還されラッチ部８０’のＰＭＯＳをターンオンさせて、電源電圧（ＶＣＣ）が出力部３０’の前端に供給されるようにすることにより、相補プリチャージ信号（ｐｒｅｃｈｂ）が入力されなくても、安定した出力値を維持し得るようにする。
【０００９】
この相補リペア（ｒｅｐｂ）値を受け、欠陥回路を余分の冗長回路で交替して、正常動作を行うようにする。
【００１０】
【発明が解決しようとする課題】
ところで、前述した方法のうち、過電流を流し送る方式には、高電流ドライバー及びヒューズブローイングパッドが必要であるので、面積で不利であるだけでなく、断線時に発生する残留物が存在し、スイッチオフ現象が発生する。
【００１１】
また、ポリシリコンをレーザービームにて切断する場合は、正確にレーザービームを照射するための誤差が発生し、断線時に発生する残留物が生ずる。更に、レーザー切断装備は、作業時間が長くかかり、取り扱いが難しく、不正確であるという問題点があり、パッケージレベルでの修理が不可能であるため、経済性及び信頼性が低下するという問題点がある。
【００１２】
このような問題点を解決するため、パッケージレベルでも簡単にプログラミングし得るアンチヒューズという新たな素子を導入することとなった。
【００１３】
アンチヒューズは、プログラム時、上部電極と下部電極との間に印加される電位差に応じて、上部電極と下部電極との間にある絶縁膜が絶縁破壊電圧で容易に絶縁破壊されるようにして、２電極が短絡されるようにしたヒューズである。
【００１４】
すなわち、一般的なヒューズの場合、断線させることでプログラミングを行う方式であるが、アンチヒューズの場合は、互いに連結させることでプログラミングを行う方式である。
【００１５】
したがって、このようなアンチヒューズをプログラミングし、プログラミングされた結果を確認するための回路が必要となる。
【００１６】
本発明は前記のような問題点を解決するためになされたもので、本発明の目的は、上部電極と下部電極との間に印加される電位差によって、上部電極と下部電極との間の絶縁膜の絶縁破壊を引き起こして、二つの電極を短絡させることにより、プログラミングし得るアンチヒューズを用いてパッケージレベルでも欠陥回路をリペアし得るようにした冗長回路のリペア回路を提供することにある。
【００１７】
【課題を解決するための手段】
前記目的を実現するための本発明は、ヒューズを用いて欠陥回路を冗長回路で置換する冗長回路のリペア回路において、ヒューズが絶縁破壊により短絡されて、プログラミングされる。
【００１８】
アンチヒューズは、低電圧では絶縁状態を維持し、高電圧が印加される場合、絶縁破壊されて短絡されるように設定された素子である。
【００１９】
そして、前記アンチヒューズをプログラミングする回路は、ハーフ電源電圧でプリチャージさせる動作スイッチ部と、動作スイッチ部に連結され、過電流が流れる場合、絶縁破壊されるアンチヒューズと、アンチヒューズのプログラミングされた状態を確認するため、感知信号を受信する感知信号入力部と、アンチヒューズの絶縁破壊のため、電源電圧を供給する破壊電圧供給部と、感知信号入力部の信号に応じて、アンチヒューズのプログラミング状態を出力する出力部と、出力部の信号を受信して、アンチヒューズにハーフ電源電圧で強く安定させるラッチ部とからなることを特徴とする。また、出力部の信号に応じて、高速低電力で強く帰還させる帰還部と、帰還部の信号を受信して、破壊電圧供給部からアンチヒューズに供給される電流パスを断続する電流遮断部と、帰還部から出力部に流れる電流の流れを遮断するための逆電流防止部と、をさらに有することが好適である。
【００２０】
一般的な状態、つまりプログラミング信号が入力されないときは、動作スイッチを通じて、ハーフ電源電圧がプログラミング回路に供給されてプリチャージされ、プリチャージ電圧が不安定であるとき、ラッチ部により、ハーフ電源電圧が強く維持される。
【００２１】
このような状態で、アンチヒューズをプログラミングするためのプログラミング信号が入力されると、破壊電圧供給部により電源電圧がアンチヒューズに供給されて絶縁破壊されることにより、プログラミングされる。
【００２２】
このように、アンチヒューズがプログラミングされた後には、アンチヒューズのプログラミングされた状態を確認するため、感知信号入力部を通じて信号が入力されると、アンチヒューズが絶縁破壊された状態が出力部を通じて出力される。
【００２３】
また、アンチヒューズが絶縁破壊されることにより、破壊電圧供給部を通じて電源電圧が供給される電流パスが形成され、電流遮断部で出力部の信号を受信し電流パスを遮断することで、それ以上の電流が消耗されることを防止することとなる。
【００２４】
電流遮断部の動作のため、出力部の信号は帰還部を通じて強く帰還されることにより、電流の遮断を高速低電力で遮断し、逆電流防止部により、帰還部から出力部に流れる逆電流を遮断することとなる。
【００２５】
このように、ヒューズをパッケージ段階でプログラミングし、デコーディング部の出力信号を変化させて、基準電圧発生器の微細調整部を調整して、出力値を温度と外部電圧変動に応じて安定に一定電圧を発生させ得るようにする。
【００２６】
【発明の実施の形態】
以下、本発明の好ましい実施形態を添付図面を参照して説明する。また、本発明の実施形態は本発明の権利範囲を限定するものではなく、単に例示的に提示するものであり、従来構成と同一構成は同一符号及び名称を使用する。
【００２７】
図２は本発明による実施形態を示すもので、アンチヒューズを使用する冗長回路のリペア回路を示す回路図である。
【００２８】
同図に示すように、動作スイッチ部１０は、アンチヒューズプログラミング回路を動作させるため、断続してアンチヒューズプログラミング回路をハーフ電源電圧（ＨＶＣＣ）にプリチャージさせる第１ＰＭＯＳ（Ｐ１）よりなる。
【００２９】
第１ＰＭＯＳ（Ｐ１）は、ドレインがハーフ電源電圧（ＨＶＣＣ）に連結され、ソース端がアンチヒューズ９０の一端に連結される。そして、相補プリチャージ信号（ｐｒｅｃｈｂ）がゲート端に入力されることにより、動作される。
【００３０】
以後、アンチヒューズ９０の一端と第１ＰＭＯＳ（Ｐ１）のソースが連結された部分をノード“ａ”と呼ぶ。
【００３１】
感知信号入力部２０は、接地とアンチヒューズ９０の他端にそれぞれソースとドレインに連結され、ゲートには、不良の発生したアドレス信号（ＡＤＤＲ）が連結された第３ＮＭＯＳ（Ｎ３）よりなる。
【００３２】
出力部３０は、ノード“ａ”の信号を反転する第１インバータ（ＩＮＶ１）と、第１インバータ（ＩＮＶ１）の出力を反転する第２インバータ（ＩＮＶ２）とからなる。
【００３３】
この際に、第１インバータ（ＩＮＶ１）と第２インバータ（ＩＮＶ２）はハーフ電源電圧で動作され、出力が高電位であるとき、ハーフ電源電圧（ＨＶＣＣ）となる。
【００３４】
帰還部４０は、出力電圧の変化を高速に帰還させるため、電源電圧（ＶＣＣ）で動作されるクロスカップルされたフィードバックループで、第６ＰＭＯＳ（Ｐ６）と第７ＰＭＯＳ（Ｐ７）とからなる。すなわち、第６ＰＭＯＳ（Ｐ６）と第７ＰＭＯＳ（Ｐ７）のドレインは電源電圧（ＶＣＣ）に連結され、第６ＰＭＯＳ（Ｐ６）のゲートは第７ＰＭＯＳ（Ｐ７）のソースに連結され、第７ＰＭＯＳ（Ｐ７）のゲートは第６ＰＭＯＳ（Ｐ６）のソースに連結される。そして、第６ＰＭＯＳ（Ｐ６）のソースは第１ＮＭＯＳ（Ｎ１）を介して第１インバータ（ＩＮＶ１）の出力端に連結され、第７ＰＭＯＳ（Ｐ７）のソースは第２ＮＭＯＳ（Ｎ２）を介して第２インバータ（ＩＮＶ２）の出力端に連結される。
【００３５】
以下、第６ＰＭＯＳ（Ｐ６）のソースと第１ＮＭＯＳ（Ｎ１）のドレインが連結された部分をノード“ｂ”と呼び、第７ＰＭＯＳ（Ｐ７）のソースと第２ＮＭＯＳ（Ｎ２）のドレインが連結された部分をノード“ｃ”と呼ぶ。
【００３６】
前記第１ＮＭＯＳ（Ｎ１）と第２ＮＭＯＳ（Ｎ２）は逆電流防止部５０であり、ゲートにハーフ電源電圧（ＨＶＣＣ）が連結されているので、常にターンオンされている。
【００３７】
第１ＮＭＯＳ（Ｎ１）と第２ＮＭＯＳ（Ｎ２）は、ノード“ｂ”とノード“ｃ”に電源電圧（ＶＣＣ）が印加される場合、第１インバータ（ＩＮＶ１）と第２インバータ（ＩＮＶ２）に電流パスが形成され、電流が逆方向に流れることとなる。しかし、第１ＮＭＯＳ（Ｎ１）と第２ＮＭＯＳ（Ｎ２）はハーフ電源電圧（ＨＶＣＣ）でターンオンされているため、第１ＮＭＯＳ（Ｎ１）と第２ＮＭＯＳ（Ｎ２）に流れ得る電流はハーフ電源電圧（ＨＶＣＣ）としきい値電圧（Ｖｔ）との差だけ流れるので、逆方向に流れる電流を防止することができる。
【００３８】
そして、破壊電圧供給部６０は、相補プログラミング信号（ｐｇｍｂ）により動作されて、電源電圧（ＶＣＣ）をノード“ａ”に供給するためのもので、第２ＰＭＯＳ（Ｐ２）よりなる。
【００３９】
この際に、破壊電圧供給部６０により供給されるアンチヒューズ９０の破壊電圧、つまり電源電圧（ＶＣＣ）を遮断して、アンチヒューズ９０のプログラミング後に発生する電流パスを遮断するための電流遮断部７０として第３ＰＭＯＳ（Ｐ３）が連結される。
【００４０】
前記第２ＰＭＯＳ（Ｐ２）は、ドレインに電源電圧（ＶＣＣ）が接続され、ソースに電流遮断部７０の第３ＰＭＯＳ（Ｐ３）のドレインが連結され、第３ＰＭＯＳ（Ｐ３）のソースはノード“ａ”に連結される。そして、第２ＰＭＯＳ（Ｐ２）のゲートには、相補プログラミング信号（ｐｇｍｂ）が入力され、第３ＰＭＯＳ（Ｐ３）のゲートには、ノード“ｂ”が連結され、強い電源電圧（ＶＣＣ）で動作されるように連結される。
【００４１】
ラッチ部８０は、ノード“ａ”に印加される電圧の不安定により出力信号値が変化しないように強く安定させるためのプログラミング信号（ｐｇｍ）により動作される第４ＰＭＯＳ（Ｐ４）と、第１インバータ（ＩＮＶ１）の出力信号に応じて動作される第５ＰＭＯＳ（Ｐ５）とからなる。前記第４ＰＭＯＳ（Ｐ４）のドレインはハーフ電源電圧（ＨＶＣＣ）に連結され、ソースは第５ＰＭＯＳ（Ｐ５）のドレインに連結される。そして、第５ＰＭＯＳ（Ｐ５）のソースはノード“ａ”に連結される。
【００４２】
したがって、一般的な状態では、プログラミング信号（ｐｇｍ）が低電位であるため、第４ＰＭＯＳ（Ｐ４）がターンオンされ、ノード“ａ”は相補プリチャージ信号（ｐｒｅｃｈｂ）によりハーフ電源電圧（ＨＶＣＣ）でプリチャージされているため、第１インバータ（ＩＮＶ１）の出力が低電位となり、第５ＰＭＯＳ（Ｐ５）がターンオンされる。それで、ハーフ電源電圧（ＨＶＣＣ）がノード“ａ”に印加されることにより、安定した状態が維持される。
【００４３】
しかし、アンチヒューズ９０をプログラムさせるため、プログラミング信号（ｐｇｍ）が高電位に変化すると、第４ＰＭＯＳ（Ｐ４）がオフされ、かつ第５ＰＭＯＳ（Ｐ５）もアンチヒューズがプログラミングされ、第１インバータ（ＩＮＶ１）の出力が高電位に変化してオフされる。したがって、アンチヒューズ９０をプログラミングするため、ノード“ａ”に印加された電源電圧（ＶＣＣ）がハーフ電源電圧（ＨＶＣＣ）に流れる電流パスを遮断することとなる。
【００４４】
前記アンチヒューズ９０のプログラミングされた状態を確認するための出力端（ｒｅｐｂ）はノード“ｃ”とする。
【００４５】
図３は本発明による実施形態での入出力信号を示すシミュレーショングラフである。
【００４６】
このようなリペア回路の動作を図３の入出力信号を示すシミュレーショングラフを参照して説明すると次のようである。
【００４７】
まず、正常状態時を述べる。
【００４８】
正常状態で、動作スイッチ部１０の相補プリチャージ信号（ｐｒｅｃｈｂ）が低電位状態で第１ＰＭＯＳ（Ｐ１）をターンオンさせて、ハーフ電源電圧がノード“ａ”に印加されるようにして、アンチヒューズプログラミング回路をプリチャージさせる。
【００４９】
すると、出力部３０の出力値は、ノード“ａ”が高電位と設定されるため、第１インバータ（ＩＮＶ１）により反転されて、ノード“ｂ”が低電位となり、再びこの値は第２インバータ（ＩＮＶ２）により再度反転されて、ノード“ｃ”が高電位となる。
【００５０】
帰還部４０では、ノード“ｂ”が低電位となることにより、第７ＰＭＯＳ（Ｐ７）がターンオンされ、ノード“ｃ”には電源電圧（ＶＣＣ）が印加されて、出力端（ｒｅｐｂ）が高電位となり、ノード“ｃ”が高電位となることにより、第６ＰＭＯＳ（Ｐ６）が強くオフされて、ノード“ｂ”は低電位を維持することとなる。このノード“ｂ”の値が電流遮断部７０の第３ＰＭＯＳ（Ｐ３）のゲートに入力されて、第３ＰＭＯＳ（Ｐ３）がターンオンされた状態を維持することとなる。
【００５１】
また、ラッチ部８０は、ノード“ａ”がプリチャージされて高電位となることにより、第１インバータ（ＩＮＶ１）により反転され、この値が再び第５ＰＭＯＳ（Ｐ５）のゲートに印加されることにより、第５ＰＭＯＳ（Ｐ５）がターンオンされた状態を維持する。
【００５２】
このようにプリチャージされた状態で、相補プリチャージ信号（ｐｒｅｃｈｂ）が高電位に転移され、感知信号入力部２０を通じてアドレス信号（ＡＤＤＲ）が入力されて、第３ＮＭＯＳ（Ｎ３）がターンオンされた状態となっても、未だプログラミング信号（ｐｇｍ）が入力されないため、アンチヒューズ９０が続けて絶縁状態を維持して、ノード“ａ”の電位は変化しない。
【００５３】
以後、プログラミング信号（ｐｇｍ）が入力されると、ラッチ部８０の第４ＰＭＯＳ（Ｐ４）がオフされて、ハーフ電源電圧（ＨＶＣＣ）がノード“ａ”に供給されることを遮断し、相補プログラミング信号（ｐｇｍｂ）が破壊電圧供給部６０の第２ＰＭＯＳ（Ｐ２）をターンオンさせることで、電源電圧（ＶＣＣ）が第３ＰＭＯＳ（Ｐ３）を通じてアンチヒューズ９０に供給され、第３ＮＭＯＳ（Ｎ３）を通じて電流パスが形成されることにより、アンチヒューズ９０が絶縁破壊されてプログラミングされる。
【００５４】
すると、ノード“ａ”の電位は低電位に変化し、第１インバータ（ＩＮＶ１）により反転されて、出力値が高電位となる。この値は第１ＮＭＯＳ（Ｎ１）を通じて伝達されて、ノード“ｂ”も高電位となる。第１インバータ（ＩＮＶ１）の出力値を動作信号として受ける第５ＰＭＯＳ（Ｐ５）はオフされて、ノード“ａ”が電源電圧（ＶＣＣ）に維持されることにより、逆方向に流れる電流を遮断することとなる。
【００５５】
また、ノード“ｂ”が高電位となることにより、破壊電圧供給部６０を通じて電源電圧（ＶＣＣ）がノード“ａ”に供給するため、ターンオンされている第３ＰＭＯＳ（Ｐ３）をオフさせることにより、アンチヒューズ９０がプログラミングされて形成された電流パスを遮断して、それ以上の電流が流れないようにする。
【００５６】
第３ＰＭＯＳ（Ｐ３）を帰還部４０の電源電圧（ＶＣＣ）で強くオフさせることで、高速に第３ＰＭＯＳ（Ｐ３）をオフさせることができ、帰還部４０により安定状態を維持させることができる。
【００５７】
このように、アンチヒューズ９０が絶縁破壊されてプログラミングされると、第３ＮＭＯＳ（Ｎ３）のターンオンによりノード“ａ”が低電位となり、この値は第１インバータ（ＩＮＶ１）を通じて反転されてから第２インバータ（ＩＮＶ２）を通じて反転された低電位値がノード“ｃ”に印加され、出力端（ｒｅｐｂ）を通じて低電位値が出力される。
【００５８】
したがって、ノード“ｃ”が低電位となることにより、第６ＰＭＯＳ（Ｐ６）がターンオンされ、ノード“ｂ”は高電位となる。すると、第７ＰＭＯＳ（Ｐ７）はオフされ、第２インバータ（ＩＮＶ２）の出力値がそのまま維持される。このように、帰還部４０により出力値は早く安定化され、電源電圧（ＶＣＣ）により駆動されることにより、第２インバータ（ＩＮＶ２）のハーフ電源電圧（ＨＶＣＣ）による出力値より強く電流遮断部７０を動作させて、電力消費を防止することができる。
【００５９】
このようにアンチヒューズを用いて欠陥回路をパッケージ段階で小さい電力消費でリペアすることができる。
【００６０】
【発明の効果】
以上説明したように、本発明は、メモリ素子の生産時に欠陥が発生する場合、冗長回路で代替するためのリペア時、ヒューズを切断して代替する代わりに、絶縁破壊により連結されるアンチヒューズを用いて、パッケージ段階でリペアして生産収率を向上させることができる利点がある。
【００６１】
また、リペア時に使用されるアンチヒューズのリペア回路出力部に電源電圧で駆動されるクロスカップルされた帰還回路を置いて、アンチヒューズのプログラミング後に発生する電流パスを短時間に低電力で強く遮断することにより、電流の消耗を著しく減らし得るという利点がある。
【図面の簡単な説明】
【図１】  従来のヒューズを用いる冗長回路のリペア回路を示す回路図である。
【図２】  本発明によるアンチヒューズを使用する冗長回路のリペア回路を示す回路図である。
【図３】  本発明によるアンチヒューズを有するリペア回路の入出力信号を示すシミュレーショングラフである。
【符号の説明】
１０，１０’  動作スイッチ部、２０，２０’  感知信号入力部、３０，３０’  出力部、４０  帰還部、５０  逆電流防止部、６０  破壊電圧供給部、７０電流遮断部、８０，８０’  ラッチ部、９０  アンチヒューズ、ＩＮＶ１  第１インバータ、ＩＮＶ２  第２インバータ、Ｎ１  第１ＮＭＯＳ、Ｎ２  第２ＮＭＯＳ、Ｎ３  第３ＮＭＯＳ、Ｐ１  第１ＰＭＯＳ、Ｐ２  第２ＰＭＯＳ、Ｐ３第３ＰＭＯＳ、Ｐ４  第４ＰＭＯＳ、Ｐ５  第５ＰＭＯＳ、Ｐ６  第６ＰＭＯＳ、Ｐ７  第７ＰＭＯＳ、ＰＦ  ヒューズ。
【図１】
0003756016.tif 000002
【図２】
0003756016.tif 000003
【図３】
0003756016.tif 000004