(57)【特許請求の範囲】
【請求項１】
撮像手段と、
ノンインタレース形式で、撮像手段から第１、第２のフレーム画像を順次読み出すように駆動する駆動手段と、
動画モードの際に、前記撮像手段から読み出された前記第１のフレーム画像から生成された奇数フィールドの画像を圧縮処理制御し、前記撮像手段から読み出された前記第２のフレーム画像から生成された偶数フィールドの画像を圧縮処理制御する制御手段と
を有し、
前記制御手段は、撮像手段から読み出される１つのフレーム画像に対して、奇数フィールド、偶数フィールドのうちの一方のフィールド画像を圧縮処理制御することを特徴とする撮像装置。
【請求項２】
撮像手段と、
ノンインタレース形式で、撮像手段から第１、第２のフレーム画像を順次読み出すように駆動する駆動手段と、
前記撮像手段から読み出された前記第１、第２のフレーム画像をデジタル信号に変換するＡ／Ｄコンバータと、
１つのフレーム画像に含まれる複数の奇数ラインの信号及び複数の偶数ラインの信号の処理用に共通に設けられ、前記Ａ／Ｄコンバータから出力された前記第１、第２のフレーム画像が入力されると、前記撮像手段から出力された前記第１のフレーム画像から奇数フィールドの画像を生成し、前記撮像手段から出力された前記第２のフレーム画像から偶数フィールドの画像を生成する信号処理手段と、
動画モードの際に、前記信号処理手段から出力された前記奇数フィールドの画像を圧縮処理制御し、前記信号処理手段から出力された前記偶数フィールドの画像を圧縮処理制御する制御手段と
を有し、
前記制御手段は、撮像手段から読み出される１つのフレーム画像に対して、奇数フィールド、偶数フィールドのうちの一方のフィールド画像を圧縮処理制御することを特徴とする撮像装置。
【請求項３】
請求項２に記載の撮像装置において、前記信号処理手段は、色差信号と、輝度信号とを生成する処理を行うことを特徴とする撮像装置。
【請求項４】
請求項２又は３に記載の撮像装置において、前記信号処理手段は、ホワイトバランス処理、ガンマ補正、色信号抑圧処理の少なくとも１つを行うことを特徴とする撮像装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は撮像素子を用いて撮像されたビデオ信号を記録するビデオカメラ等の撮像装置に関する。
【０００２】
【従来の技術】
従来の撮像装置においては、カメラ信号処理回路の出力するビデオデータは、インタレースされたフィールド単位データである。図６に従来の撮像装置のブロック図を示す。
図６において、１はレンズ、２は被写体像を光電変換する撮像素子としてのＣＣＤ、３はアナログ信号をディジタル信号に変換するＡ／Ｄコンバータ、４はディジタル化されたＣＣＤ２の出力をフィールド単位のビデオ信号に変換するカメラ信号処理回路、５はビデオ信号をデータ圧縮すると共に磁気記録に適する記録データに変換するビデオ信号処理回路、６は記録データを磁気テープ等に磁気記録する記録装置、７はＣＣＤ２の撮像タイミングを制御するＣＣＤ駆動ドライバ、８は画像データを蓄積する画像メモリ、９は画像メモリ８の書き込みアドレス／読み出しアドレスを制御するメモリアドレス制御回路である。
【０００３】
次に動作について説明する。
レンズ１を通過した被写体像は、撮像素子であるＣＣＤ２によって光電変換され、偶数ラインもしくは奇数ライン情報であるフィールド単位の電気信号となる。ＣＣＤ２の出力はＡ／Ｄコンバータ３によりディジタル信号に変換され、カメラ信号処理回路４に入力される。カメラ信号処理回路４では、アパーチャ処理、高輝度色抑圧処理、ホワイトバランス処理、ガンマ処理、マトリクス演算処理、同期信号付加処理、ＡＦ検波、ＡＥ検波等の処理が行われ、インターレースされたフィールド単位の輝度信号と２種の色差信号を時分割多重した色差時分割多重信号とが出力される。これらの輝度信号、色差時分割多重信号はビデオ信号処理回路５に入力される。
【０００４】
ビデオ信号処理回路５においては、メモリアドレス制御回路９により制御される画像メモリ８を用いて、連続する２枚のフィールド単位の画像データによりフレーム単位の画像データを作成し、これをブロック化する。そしてブロック単位の画像データの読み出し順を１フレーム領域から均等に読み出す順序とするシャフリング処理、ブロック単位の画像データをＤＣＴ変換等の直交変換により直交変換係数に変換する直交変換処理、ブロック内のＤＣＴ係数等の直交変換係数の低域もしくは高域への偏り具合に応じてブロック単位の直交変換係数を量子化し、データ量を削減する量子化処理、ハフマン符号等によりデータ量を削減する符号化処理が行われる。
【０００５】
また、メモリアドレス制御回路９に制御される画像メモリ８を用い、シャフリングされているブロック単位量子化データをデシャッフルするデシャフリング処理が行われる。こうして輝度信号、色差信号は、データ量をデータ圧縮された符号化データに変換される。
【０００６】
さらにビデオ信号処理回路５は作成した符号化データを磁気記録に適した記録データに変調し、この記録データは、記録回路６に入力されて磁気メディアに記録される。
【０００７】
【発明が解決しようとする課題】
上述した従来の撮像装置を用いて、静止画を記録する方法として、異るタイミングで撮像された２枚のフィールドデータを用いてフレームデータを作成する方法や、１フィールドデータから両フィールドデータを作成しフレームデータとする方法等があるが、データの時間差のためにエッジの乱れや垂直解像度が低下する問題があった。この問題を解決するために、フィールド単位期間にフレーム画像を撮像可能な撮像素子（全画素読み出し方式撮像素子）を用いると、カメラ信号処理回路４から２系統のフィールドデータを出力することが可能となる。つまり、あるフィールド単位期間では、奇数ライン情報であるＯＤＤフィールドデータを出力し、次のフィールド単位時間では、偶数ライン情報であるＥＶＥＮフィールドデータを出力する系と、反対のフィールドデータ（上記ＯＤＤフィールドデータが出力されている期間のＥＶＥＮフィールドデータ、上記ＥＶＥＮフィールドデータが出力されている期間のＯＤＤフィールドデータ）を出力する系とを存在させることが可能となる。
【０００８】
このように全画素読み出し方式の撮像素子を使用した場合は、カメラ信号処理回路４より撮像タイミングの等しい２フィールドデータを出力させることが可能となり、静止画記録に用いることができる。しかし動画記録時には、スムースな動画を表示あるいは記録するために、撮像タイミングの異る２フィールドデータにより１フレームデータを作成する信号出力が必要となり、従って１系統のフィールドデータのみで充分である。このため、カメラ信号処理回路４から出力されるビデオ信号２系統の内１系統を用いて、映像処理を行う場合は、他の１系統のビデオ信号は破棄することになる。従って、ビデオ信号処理回路５で信号処理する必要はなくなり、さらに破棄される信号に対して信号処理を行うことは電力消費量を増大させ、バッテリ駆動方式を用いている装置においては、駆動時間の低減の原因となる。
【０００９】
本発明は、撮像手段からノンインタレース形式で出力する場合に、適切な動画処理を行う撮像装置を得ることを目的とする。
【００１０】
【課題を解決するための手段】
本発明においては、撮像手段と、ノンインタレース形式で、撮像手段から第１、第２のフレーム画像を順次読み出すように駆動する駆動手段と、動画モードの際に、前記撮像手段から読み出された前記第１のフレーム画像から生成された奇数フィールドの画像を圧縮処理制御し、前記撮像手段から読み出された前記第２のフレーム画像から生成された偶数フィールドの画像を圧縮処理制御する制御手段とを有し、前記制御手段は、撮像手段から読み出される１つのフレーム画像に対して、奇数フィールド、偶数フィールドのうちの一方のフィールド画像を圧縮処理制御することを特徴とする。
【００１１】
【作用】
本発明によれば、動画モードの際に、第１のフレーム画像から奇数フィールドを生成し、第２のフレーム画像から偶数フィールドを生成し、１つのフレーム画像に対して、奇数フィールド、偶数フィールドのうちの一方のフィールド画像を圧縮処理制御することにより、電力消費量を増大させることなく、適切な動画処理をすることができる。
【００１２】
【発明の実施の形態】
図１は本発明の実施の形態を示すブロック図である。図１において１〜９は図７の同一符号部分と実質的に対応しているので説明を省略する。
【００１３】
図１において、１０はモード選択スイッチ１１が指示するモードに応じてビデオ信号処理回路４を制御するメモリ入力バッファ制御回路、１１は動画記録モード又は静止画記録モードを選択するモード選択スイッチである。
【００１４】
また、ＣＣＤ２としては、ＣＣＤ駆動ドライバ７により駆動される１フィールド期間に１フレーム画像を撮像可能なプログレッシブスキャンあるいは全画素読み出しと呼ばれる方式の撮像素子を用いている。
【００１５】
次に動作について説明する。
レンズ１を通過した被写体像は、ＣＣＤ２によって光電変換され１フレーム単位の画像情報を持つ電気信号となる。
【００１６】
全画素読み出し方式ＣＣＤ２は、偶数ライン出力と奇数ライン出力との２系統の出力を持つ。ＣＣＤ２の出力はＡ／Ｄコンバータ３によりディジタル信号に変換された後、カメラ信号処理回路４に入力される。カメラ信号処理回路４においては、前述した各種処理が行われると共に、さらに１フレーム単位の画像信号から２種のフィールド単位のビデオ信号への分離が行われ、それぞれインターレースされたフィールド単位の輝度信号および色差時分割多重信号が２系統出力される。この２系統のビデオ信号はビデオ信号処理回路４に入力される。ビデオ信号処理回路４はモード選択スイッチ１１の指示する記録モードに応じて後述するバッファメモリへ書き込むデータを制御するメモリ入力バッファ制御回路１０により制御されている。
【００１７】
ビデオ信号処理回路５においては、モード選択スイッチ１１の指示する記録モードに応じて、シャフリング処理、直交変換処理、量子化処理、符号化処理及び変調処理等が行われる。変調された記録データは、記録回路６に入力され、磁気メディアに記録される。
【００１８】
図２はカメラ信号処理回路４の構成例を示すブロック図である。図２において、４０１、４０２は１Ｈディレイライン、４０３はＣＣＤ出力を輝度信号とＲＧＢ信号とに分離し、２系統のデータを時分割多重を行う色分離・時分割多重回路、４０４はアパーチャ補正回路、４０５はガンマ補正回路、４０６は同期付加回路、４０７はホワイトバランス回路、４０８はガンマ補正回路、４０９はマトリクス回路、４１０は高輝度色抑圧回路、４１１は時分割多重回路、４１２、４１３はセレクタである。
【００１９】
次に動作について説明する。
Ａ／Ｄコンバータ３出力は、２ラインデータを同時に出力する２系列の出力端子を持つ。１Ｈディレイライン４０１、４０２、色分離・時分割多重回路４０３により輝度信号ＹとＲＧＢ信号とに分離され、２系列のデータ（２ラインデータ）は時分割多重処理が施される。輝度信号Ｙはアパーチャ補正回路４０４により高域を補正され、ガンマ補正回路４０８によりガンマ補正され、同期付加回路４０６により同期信号が付加されてセレクタ４１２に入力される。
【００２０】
一方、ＲＧＢ信号は、ホワイトバランス回路４０７によりホワイトバランス調整され、ガンマ補正回路４０８によりガンマ補正された後、マトリクス回路４０９により色差信号（Ｒ−Ｙ，Ｂ−Ｙ）となる。この色差信号はホワイトバランス回路４０７に入力されてホワイトバランスの調整に用いられる。また、上記色差信号は上記輝度信号Ｙに応じて高輝度色抑圧回路４１０により高輝度時には色信号抑圧が行われた後、色差信号時分割多重回路４１１により時分割多重されてセレクタ４１３に入力される。
【００２１】
輝度信号Ｙ及び色差時分割多重信号は、セレクタ４１２、４１３により時分割され、また、各出力はフィールドデータ出力単位で偶数／奇数ラインが交互になるように選択される。従って、２系統の出力（Ｙ１，Ｃ１）、（Ｙ２，Ｃ２）としては、共に撮像タイミングの異なるフィールドデータを連続して出力されることになる。
【００２２】
図３はカメラ信号処理回路４の出力信号のタイミングを示す図である。
図３においては連続した撮像タイミングで撮像されたフレーム画像Ｆ１、Ｆ２、Ｆ３が示されている。このフレーム撮像タイミングは、従来からのフィールド撮像タイミング（ＮＴＳＣ：約６０Ｈｚ）である。このとき、カメラ信号処理回路４の出力（Ｙ１，Ｃ１）には、フレーム画像Ｆ１の奇数ラインデータｏ１（輝度信号Ｙ，色差時分割多重信号）、フレーム画像Ｆ２の偶数ラインデータｅ２（輝度信号Ｙ，色差時分割多重信号）、フレーム画像Ｆ３の奇数ラインデータｏ３（輝度信号Ｙ，色差時分割多重信号）、が出力される。また、出力（Ｙ２，Ｃ２）には、フレーム画像Ｆ１の偶数ラインデータｅ１（輝度信号Ｙ，色差時分割多重信号）、フレーム画像Ｆ２の奇数ラインデータｏ２（輝度信号Ｙ，色差時分割多重信号）、フレーム画像Ｆ３の偶数ラインデータｅ３（輝度信号Ｙ，色差時分割多重信号）が出力される。
【００２３】
図５はビデオ信号処理回路の構成例を示すブロック図である。
図５において５、８、９、１０、１１は図１と同じブロックである。
５０１、５０２、５０３、５０４、５０９は画像メモリ８にデータを書き込むための入力バッファ、５０５、５１０は画像メモリ８からデータを読み出すための出力バッファ、５０６はＤＣＴ変換等を行う直交変換回路、５０７は量子化回路、５０８は符号化回路、５１１は変調回路である。
【００２４】
次に動作について説明する。
モード選択スイッチ１１によって静止画記録モードが選択されているとき、カメラ信号処理回路４の出力するフィールド単位の２系統のビデオ信号（輝度信号Ｙ，色差時分割多重信号）はビデオ信号処理回路５に入力される。モード選択スイッチ１１の出力する静止画記録モード信号はメモリ入力バッファ制御回路１０に入力される。メモリ入力バッファ制御回路１０は、同じ撮像タイミングデータ、つまり同じタイミングでＹ１、Ｃ１、Ｙ２、Ｃ２として入力される２フィールドデータを画像メモリ８に書き込むように、入力バッファ５０１〜５０４を制御する。
【００２５】
また、上記静止画記録モード信号はメモリアドレス制御回路９にも入力され、同じタイミングでＹ１、Ｃ１、Ｙ２、Ｃ２として入力される２フィールドデータから１枚のフレームデータが合成されるように書き込みアドレスを制御する。読み出しアドレスは、フレームデータ内の上記信号Ｙ、色差信号をブロック化し、１フレーム内から均等に読み出すように定められた順序でブロックデータを読み出す（シャフリングする）ように与えられる。
【００２６】
画像メモリ８から読み出されたブロックデータは、直交変換回路５０６においてブロック単位でＤＣＴ変換等の直交変換が行われ、直交変換係数データが出力される。この直交変換係数データは、量子化回路５０７において直交変換係数データの偏りに応じて、逆変換時に復号データに視覚上大きな変化がないように定められた量子化係数によって量子化される。この量子化データは符号化回路５０８に入力され、ブロック内でジグザクスキャン、ハフマン符号化のデータ量を削減するための符号化が行われる。
【００２７】
符号化されたデータは、再び画像メモリ８に書き込まれ、シャフリングされたデータを従来のフレームデータの配置に戻すデシャフリングが行われるように画像メモリ８から読み出される。デシャフリングされた符号化データは、記録回路６による記録特性が高められ、精度の高い記録・再生等化が行えるように変調される。
【００２８】
次に、モード選択スイッチ１１によって動画記録モードが選択されているときにも、カメラ信号処理回路４の出力するフィールド単位の２系統のビデオ信号（上記信号Ｙ，色差時分割多重信号）はビデオ信号処理回路５に入力される。モード選択スイッチ１１の出力する動画記録モード信号はメモリ入力バッファ制御回路１０に入力される。メモリ入力バッファ制御回路１０は、撮像タイミングの異なる２枚のフィールドデータ、つまり（Ｙ１，Ｃ１）又は（Ｙ２，Ｃ２）の何れかの連続する２フィールドデータを画像メモリ８に書き込むように、入力バッファ５０１〜５０４を制御する。
【００２９】
（Ｙ１，Ｃ１）側のフィールドデータが用いられる場合は、入力バッファ５０３、５０４は、▲１▼入力バッファの電源をオフにするための信号をメモリ入力バッファ制御回路１０から受け取る。▲２▼入力バッファに入力されるクロック信号がメモリ入力バッファ制御回路１０の出力信号とのゲート出力となっており、メモリ入力バッファ制御回路１０により入力バッファに入力されるクロックはオフになる。
以上のような方法▲１▼、▲２▼の少なくとも１つの方法により、入力バッファ５０１〜５０４の駆動は、メモリ入力バッファ制御回路１０により制御されている。
【００３０】
さらに、上記動画記録モード信号はメモリアドレス制御回路９に入力され、１系統のビデオ信号（上記の例においてはＹ１、Ｃ１）から入力される連続した２フィールドデータから１枚のフレームデータが合成されるように書き込みアドレスを制御する。
また、読み出しアドレスは、フレームデータ内の信号Ｙ、色差信号をブロック化し、１フレーム内から均等に読み出すように定められた順序（シャフリング）でブロックデータを読み出すように与えられる。シャフリング処理以降の直交変換処理、量子化処理、符号化処理、変調処理は動画記録モードにおいても静止画記録モードと同様である。
【００３１】
図５に入力バッファ５０１〜５０４を制御する制御回路のブロック図を記す。図５（Ａ）は上記（１）（上記丸付きの１）の方法を実行するためのブロック図であり、図５（Ｂ）は上記（２）（上記丸付きの２）の方法を実行するためのブロック図である。図５（Ａ）の５１２、５１３は電源制御回路、図５（Ｂ）の５１４、５１５はクロックゲートである。上述のように、（Ｙ１，Ｃ１）側のフィールドデータが使用されるときは、入力バッファ５０１、５０２が電源又はゲート通過クロックが供給される。このとき、入力バッファ５０３、５０４は電源もしくはゲート通過クロックが供給されないように、電源供給回路５１２、５１３又はクロックゲート５１４、５１５が動作する。
【００３２】
【発明の効果】
本発明によれば、電力消費量を増大させることなく、適切な動画処理をすることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態を示すブロック図である。
【図２】カメラ信号処理回路の構成例を示すブロック図である。
【図３】カメラ信号処理回路の出力を示すタイミングチャートである。
【図４】ビデオ信号処理回路の構成例を示すブロック図である。
【図５】入力バッファを制御する制御回路の構成例を示すブロック図である。
【図６】従来の撮像装置を示すブロック図である。
【符号の説明】
２  ＣＣＤ
４  カメラ信号処理回路
５  ビデオ信号処理回路
７  メモリアドレス制御回路
８  画像メモリ
９  メモリアドレス制御回路
１０  メモリ入力バッファ制御回路
１１  モード選択スイッチ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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