(57)【特許請求の範囲】
【請求項１】
制御信号に基づいてオンオフ動作され、そのオン動作時に外部電源電圧に基づいて内部電源に対して補給電流を出力するＭＯＳトランジスタと、
前記外部電源電圧のレベルに応じて前記制御信号のレベルを調整するレベル調整回路と
を備えた半導体集積回路装置であって、
前記レベル調整回路は、
前記制御信号を出力するＣＭＯＳインバータ回路と、
外部から入力される定電圧と等しい出力電圧を出力する第１の差動増幅回路、及び、前記第１の差動増幅回路の出力電圧と基準電圧との電位差を抵抗分割回路による抵抗分割にて分圧した電圧が、前記外部電源電圧を抵抗分割回路による抵抗分割にて分圧した電圧と等しくなるように動作して前記外部電源電圧のレベルに応じた前記基準電圧を生成する第２の差動増幅回路を備えた基準電圧生成回路と、
前記基準電圧と等しい電圧を前記ＣＭＯＳインバータ回路に電源電圧として供給する差動増幅回路と
を備えたことを特徴とする半導体集積回路装置。
【請求項２】
前記差動増幅回路の出力段を構成する抵抗を、ＭＯＳトランジスタにて構成したことを特徴とする請求項１に記載の半導体集積回路装置。
【請求項３】
前記差動増幅回路は、非活性化信号に基づいて該差動増幅回路を非活性状態に切り換えるスイッチ回路を備えたことを特徴とする請求項１又は２に記載の半導体集積回路装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体集積回路装置に係り、詳しくは、外部から供給される外部電源電圧を降圧した内部電源電圧を生成する内部電源生成回路に対し、電流容量を補完する内部電源補助回路を備えた半導体集積回路装置に関する。
【０００２】
近年の半導体集積回路装置は、更なる高集積化が要求されている。そのため、内部素子の微細化が進み、このことがトランジスタの耐圧を低下させる原因となっている。そこで、このような半導体集積回路装置には、外部電源電圧を降圧した内部電源電圧を生成する内部電源生成回路が備えられる。また、該装置には、内部電源生成回路にて生成される内部電源の電流容量が不足するとき、例えば半導体記憶装置（ＤＲＡＭ等）のセンスアンプが動作を開始するとき、外部電源に基づいて生成した電流を内部電源生成回路に補給する内部電源補助回路が備えられている。そして、このようにして生成される内部電源を常に安定化させ、無用な消費電流の増大を防止することが必要となっている。
【０００３】
【従来の技術】
図７は、従来の内部電源生成回路に電流を補給する内部電源補助回路２０を示す。内部電源補助回路２０はパルススイッチド方式のレギュレータよりなり、詳しくはパルス信号生成部２１、ドライバ駆動部２２、及び電流供給ドライバ２３を備える。
【０００４】
パルス信号生成部２１は、ＮＡＮＤ回路２４ａ〜２４ｃ及びインバータ回路２５ａ〜２５ｆから構成される。外部から入力される入力信号ｉｎは、ＮＡＮＤ回路２４ａ〜２４ｃにそれぞれ入力される。また、入力信号ｉｎは、インバータ回路２５ａ，２５ｂを介してＮＡＮＤ回路２４ａに入力される。ＮＡＮＤ回路２４ａの出力信号は、インバータ回路２５ｃを介してＮＡＮＤ回路２４ｂに入力される。ＮＡＮＤ回路２４ｂの出力信号は、インバータ回路２５ｄ，２５ｅを介してＮＡＮＤ回路２４ｃに入力される。ＮＡＮＤ回路２４ｃの出力信号は、インバータ回路２５ｆを介して制御パルス信号Ｐｓとしてドライバ駆動部２２に出力される。
【０００５】
そして、前記パルス信号生成部２１は、入力信号ｉｎがＬレベルになると、直ちにＬレベルの制御パルス信号Ｐｓを出力し、入力信号ｉｎがＨレベルになると、ＮＡＮＤ回路２４ａ〜２４ｃ及びインバータ回路２５ａ〜２５ｆの動作遅延時間だけＨレベルの制御パルス信号Ｐｓを出力するように構成されている。
【０００６】
ドライバ駆動部２２は、ＣＭＯＳインバータ回路から構成される。ＣＭＯＳインバータ回路のＰＭＯＳトランジスタＴＰ１のソースには外部電源電圧ＶCCが供給され、ＮＭＯＳトランジスタＴＮ１のソースはグランドＧＮＤに接続される。ＣＭＯＳインバータ回路の入力端子、即ち両トランジスタＴＰ１，ＴＮ１のゲートには、前記制御パルス信号Ｐｓが入力される。そして、ＣＭＯＳインバータ回路の出力端子、即ち両トランジスタＴＰ１，ＴＮ１のドレインからは、駆動パルス信号Ｐgateが電流供給ドライバ２３に出力される。
【０００７】
電流供給ドライバ２３は、ＰＭＯＳトランジスタＴＰ２から構成される。ＰＭＯＳトランジスタＴＰ２のソースには、外部電源電圧ＶCCが供給される。ＰＭＯＳトランジスタＴＰ２のゲートには、前記駆動パルス信号Ｐgateが入力される。そして、ＰＭＯＳトランジスタＴＰ２のドレインは、内部電源生成回路の出力端子に接続される。
【０００８】
このように構成された内部電源補助回路２０では、内部電源生成回路の出力端子から負荷に供給される負荷電流が過大となるとき（例えば、ＤＲＡＭのセンスアンプ回路が動作を開始するとき）に、入力信号ｉｎがＬレベルからＨレベルに切り換わる。
【０００９】
入力信号ｉｎがＨレベルになると、パルス信号生成部２１は、ＮＡＮＤ回路２４ａ〜２４ｃ及びインバータ回路２５ａ〜２５ｆの動作遅延時間だけＨレベルの制御パルス信号Ｐｓを出力する。
【００１０】
制御パルス信号ＰｓがＨレベルになると、ＰＭＯＳトランジスタＴＰ１がオフ、ＮＭＯＳトランジスタＴＮ１がオンされ、ドライバ駆動部２２はグランドＧＮＤレベルの駆動パルス信号Ｐgateを出力する。
【００１１】
そして、駆動パルス信号ＰgateがグランドＧＮＤレベルになると、ＰＭＯＳトランジスタＴＰ２がオンされて、電流供給ドライバ２３は、該トランジスタＴＰ２がオンされたとき、内部電源生成回路に補給電流Ｉｓを出力する。
【００１２】
即ち、内部電源補助回路２０は、内部電源生成回路から出力される負荷電流が増大するタイミングに同期して、補給電流Ｉｓを内部電源生成回路に出力する。
【００１３】
【発明が解決しようとする課題】
ところが、電流供給ドライバ２３のＰＭＯＳトランジスタＴＰ２のサイズは、外部電源電圧ＶCCが低電圧であっても内部電源に充分な補給電流Ｉｓを供給可能なサイズに設定されている。
【００１４】
そのため、図８に示すような高電圧の外部電源電圧ＶCCがＰＭＯＳトランジスタＴＰ２に供給されると、ＰＭＯＳトランジスタＴＰ２から出力される補給電流Ｉｓが過剰となる。このことが、消費電流を増大させる原因となっていた。
【００１５】
本発明は、上記問題点を解決するためになされたものであって、その目的は、外部から供給される外部電源電圧の電圧値にかかわらず、内部電源に安定した補給電流を供給して消費電流を低減し得る内部電源補助回路を備えた半導体集積回路装置を提供することにある。
【００１６】
【課題を解決するための手段】
図１は、請求項１の原理説明図である。即ち、ＭＯＳトランジスタよりなる出力トランジスタ１は、制御信号Ｐに基づいてオンオフ動作され、そのオン動作時に外部電源電圧ＶCCに基づいて内部電源に対して補給電流Ｉｓを出力する。レベル調整回路２は、前記外部電源電圧ＶCCのレベルに応じて前記制御信号Ｐのレベルを調整する。
前記レベル調整回路２は、前記制御信号Ｐを出力するＣＭＯＳインバータ回路と、外部から入力される定電圧と等しい出力電圧を出力する第１の差動増幅回路、及び、前記第１の差動増幅回路の出力電圧と基準電圧との電位差を抵抗分割回路による抵抗分割にて分圧した電圧が、前記外部電源電圧ＶCCを抵抗分割回路による抵抗分割にて分圧した電圧と等しくなるように動作して前記外部電源電圧ＶCCのレベルに応じた前記基準電圧を生成する第２の差動増幅回路を備えた基準電圧生成回路と、前記基準電圧と等しい電圧を前記ＣＭＯＳインバータ回路に電源電圧として供給する差動増幅回路とを備えている。
【００２０】
請求項２に記載の発明は、前記差動増幅回路の出力段を構成する抵抗を、ＭＯＳトランジスタにて構成した。
【００２１】
請求項３に記載の発明は、前記差動増幅回路は、非活性化信号に基づいて該差動増幅回路を非活性状態に切り換えるスイッチ回路を備えた。
【００２５】
（作用）
請求項１に記載の発明によれば、基準電圧生成回路は、外部電源電圧のレベルに応じた基準電圧を生成する。差動増幅回路は、基準電圧と等しい電圧をＣＭＯＳインバータ回路に電源電圧として供給する。すると、レベル調整回路は、差動増幅回路の動作によって、ＣＭＯＳインバータ回路の電源電圧を変化させて制御信号のレベルを調整し、ＭＯＳトランジスタのゲート・ソース間電圧が外部電源電圧のレベルにかかわらず略一定にする。そのため、外部電源電圧のレベルが変動しても、ＭＯＳトランジスタから出力される内部電源に対する補給電流の増大は抑制される。従って、外部電源電圧の電圧値にかかわらず内部電源に安定した補給電流が供給できるため、補給電流が無用に増大することはなく、消費電流を低減することができる。
また、前記基準電圧生成回路は、外部電源電圧に基づいて基準電圧を生成し、第１の差動増幅回路は外部から入力される定電圧と等しい出力電圧を出力する。第２の差動増幅回路は、第１の差動増幅回路の出力電圧と前記基準電圧との電位差を抵抗分割にて分圧した電圧を、外部電源電圧を抵抗分割にて分圧した電圧と等しくなるように動作する。すると、外部電源電圧の変化に対する基準電圧の変化の割合は、抵抗分割回路の各抵抗値を変更することで適宜変更可能となる。従って、外部電源電圧の変化に対する基準電圧の変化の割合を容易に設定することができる。
【００２６】
請求項２に記載の発明によれば、差動増幅回路の出力段を構成する抵抗を、ＭＯＳトランジスタにて構成されることから、半導体チップ上にポリシリコン抵抗あるいは拡散層による抵抗を形成することに比べて回路面積を縮小することができる。
【００２８】
請求項３に記載の発明によれば、差動増幅回路には非活性化信号に基づいて該差動増幅回路を非活性状態に切り換えるスイッチ回路が備えられることから、差動増幅回路による無用な電流消費を抑制することができる。
【００３０】
【発明の実施の形態】
以下、本発明を具体化した一実施の形態を図２〜図５に従って説明する。尚、説明の便宜上、図７に示す従来の内部電源補助回路２０と同様の構成については同一の符号を付して、その詳細な説明を省略する。
【００３１】
図２は、本実施の形態の内部電源補助回路１０を示す。ドライバ駆動部２２のＮＭＯＳトランジスタＴＮ１のソースは、ゲート電位調整回路１１のＮＭＯＳトランジスタＴＮ２を介してグランドＧＮＤに接続される。このＮＭＯＳトランジスタＴＮ２のドレインには、該トランジスタＴＮ２のオン抵抗より充分高い抵抗値の抵抗Ｒ１を介して外部電源電圧ＶCCが供給される。
【００３２】
前記抵抗Ｒ１とＮＭＯＳトランジスタＴＮ２との間のノードＮ１は、カレントミラー型差動増幅回路１２の非反転入力端子としてのＰＭＯＳトランジスタＴＰ３のゲートに接続される。ＰＭＯＳトランジスタＴＰ３のドレインは、ＮＭＯＳトランジスタＴＮ３を介してグランドＧＮＤに接続される。
【００３３】
前記差動増幅回路１２の反転入力端子としてのＰＭＯＳトランジスタＴＰ４のゲートには、図３に示す基準電圧生成回路１３で生成される基準電圧Ｖref が入力される。ＰＭＯＳトランジスタＴＰ４のドレインは、ＮＭＯＳトランジスタＴＮ４を介してグランドＧＮＤに接続される。
【００３４】
ＮＭＯＳトランジスタＴＮ３，ＴＮ４のゲートは、互いに接続されるとともに、ＮＭＯＳトランジスタＴＮ３のドレインに接続される。即ち、ＮＭＯＳトランジスタＴＮ３，ＴＮ４は、カレントミラー部を構成している。
【００３５】
前記ＰＭＯＳトランジスタＴＰ３，ＴＰ４のソースには、スイッチ回路を構成するＰＭＯＳトランジスタＴＰ５を介して外部電源電圧ＶCCが供給される。ＰＭＯＳトランジスタＴＰ５のゲートには、外部からイネーブル信号ｅｎが入力される。
【００３６】
ＰＭＯＳトランジスタＴＰ４とＮＭＯＳトランジスタＴＮ４との間のノードＮ２は、スイッチ回路を構成するＮＭＯＳトランジスタＴＮ５を介してグランドＧＮＤに接続される。ＮＭＯＳトランジスタＴＮ５のゲートには、前記イネーブル信号ｅｎが入力される。
【００３７】
前記ノードＮ２は差動増幅回路１２の出力端子であって、前記ＮＭＯＳトランジスタＴＮ２のゲートに接続される。因みに、このような前記ＮＭＯＳトランジスタＴＮ２及び抵抗Ｒ１は、差動増幅回路１２の出力段を構成している。
【００３８】
このように構成されたゲート電位調整回路１１は、Ｌレベルのイネーブル信号ｅｎに基づいて活性化される。即ち、Ｌレベルのイネーブル信号ｅｎに基づいて、ＰＭＯＳトランジスタＴＰ５はオン状態となり、ＮＭＯＳトランジスタＴＮ５はオフ状態となる。
【００３９】
ここで、ノードＮ１の電位が基準電圧Ｖref より低くなると、ＰＭＯＳトランジスタＴＰ３のドレイン電流が増加し、ＰＭＯＳトランジスタＴＰ４のドレイン電流が減少する。また、ＰＭＯＳトランジスタＴＰ３のドレイン電流の増加に伴って、ＮＭＯＳトランジスタＴＮ３，ＴＮ４のドレイン電流が増加する。すると、ノードＮ２の電位が下降する。ノードＮ２の電位が下降すると、ＮＭＯＳトランジスタＴＮ２のドレイン電流が減少し、前記ノードＮ１の電位が上昇する。
【００４０】
一方、ノードＮ１の電位が基準電圧Ｖref より高くなると、ＰＭＯＳトランジスタＴＰ３のドレイン電流が減少し、ＰＭＯＳトランジスタＴＰ４のドレイン電流が増加する。また、ＰＭＯＳトランジスタＴＰ３のドレイン電流の減少に伴って、ＮＭＯＳトランジスタＴＮ３，ＴＮ４のドレイン電流が減少する。すると、ノードＮ２の電位が上昇する。ノードＮ２の電位が上昇すると、ＮＭＯＳトランジスタＴＮ２のドレイン電流が増加し、前記ノードＮ１の電位が下降する。
【００４１】
そして、このような動作を繰り返すことにより、ゲート電位調整回路１１は、ノードＮ１の電位、即ち前記ドライバ駆動部２２のＮＭＯＳトランジスタＴＮ１のソース電位を基準電圧Ｖref に一致させるように動作する。
【００４２】
図３は、基準電圧生成回路１３を示す。基準電圧生成回路１３のＮＭＯＳトランジスタＴＮ６のドレインには、該トランジスタＴＮ６のオン抵抗より充分高い抵抗値の抵抗Ｒ２を介して外部電源電圧ＶCCが供給される。ＮＭＯＳトランジスタＴＮ６のソースは、グランドＧＮＤに接続される。
【００４３】
前記抵抗Ｒ２とＮＭＯＳトランジスタＴＮ６との間のノードＮ３は、前記基準電圧Ｖref を出力する出力端子である。また、ノードＮ３は、抵抗Ｒ３を介してカレントミラー型差動増幅回路１４の非反転入力端子としてのＰＭＯＳトランジスタＴＰ６のゲートに接続される。ＰＭＯＳトランジスタＴＰ６のドレインは、ＮＭＯＳトランジスタＴＮ７を介してグランドＧＮＤに接続される。
【００４４】
前記差動増幅回路１４の反転入力端子としてのＰＭＯＳトランジスタＴＰ７のゲートには、抵抗Ｒ４，Ｒ５にて外部電源電圧ＶCCを抵抗分割した第１の基準電圧Ｖref1が入力される。ＰＭＯＳトランジスタＴＰ７のドレインは、ＮＭＯＳトランジスタＴＮ８を介してグランドＧＮＤに接続される。
【００４５】
ＮＭＯＳトランジスタＴＮ７，ＴＮ８のゲートは、互いに接続されるとともに、ＮＭＯＳトランジスタＴＮ７のドレインに接続される。即ち、ＮＭＯＳトランジスタＴＮ７，ＴＮ８は、カレントミラー部を構成している。
【００４６】
前記ＰＭＯＳトランジスタＴＰ６，ＴＰ７のソースには、ＰＭＯＳトランジスタＴＰ８を介して外部電源電圧ＶCCが供給される。ＰＭＯＳトランジスタＴＰ８のゲートは、グランドＧＮＤに接続される。
【００４７】
ＰＭＯＳトランジスタＴＰ７とＮＭＯＳトランジスタＴＮ８との間のノードＮ４は差動増幅回路１４の出力端子であって、前記ＮＭＯＳトランジスタＴＮ６のゲートに接続される。因みに、このような前記ＮＭＯＳトランジスタＴＮ６及び抵抗Ｒ２は、差動増幅回路１４の出力段を構成している。
【００４８】
また、ＮＭＯＳトランジスタＴＮ９のドレインには、該トランジスタＴＮ９のオン抵抗より充分高い抵抗値の抵抗Ｒ６を介して外部電源電圧ＶCCが供給される。ＮＭＯＳトランジスタＴＮ９のソースは、グランドＧＮＤに接続される。
【００４９】
前記抵抗Ｒ６とＮＭＯＳトランジスタＴＮ９との間のノードＮ５は、抵抗Ｒ７を介して前記ＰＭＯＳトランジスタＴＰ６のゲートに接続される。また、ノードＮ５は、カレントミラー型差動増幅回路１５の非反転入力端子としてのＰＭＯＳトランジスタＴＰ９のゲートに接続される。ＰＭＯＳトランジスタＴＰ９のドレインは、ＮＭＯＳトランジスタＴＮ１０を介してグランドＧＮＤに接続される。
【００５０】
前記差動増幅回路１５の反転入力端子としてのＰＭＯＳトランジスタＴＰ１０のゲートには、外部から第２の基準電圧Ｖref2が入力される。この第２の基準電圧Ｖref2は、図４に示すように外部電源電圧ＶCCの上昇とともに同じ傾きで上昇し、所定電圧値ｖで定電圧となる電圧信号であり、公知の定電圧生成回路により生成される。ＰＭＯＳトランジスタＴＰ１０のドレインは、ＮＭＯＳトランジスタＴＮ１１を介してグランドＧＮＤに接続される。
【００５１】
ＮＭＯＳトランジスタＴＮ１０，ＴＮ１１のゲートは、互いに接続されるとともに、ＮＭＯＳトランジスタＴＮ１０のドレインに接続される。即ち、ＮＭＯＳトランジスタＴＮ１０，ＴＮ１１は、カレントミラー部を構成している。
【００５２】
前記ＰＭＯＳトランジスタＴＰ９，ＴＰ１０のソースには、ＰＭＯＳトランジスタＴＰ１１を介して外部電源電圧ＶCCが供給される。ＰＭＯＳトランジスタＴＰ１１のゲートは、グランドＧＮＤに接続される。
【００５３】
ＰＭＯＳトランジスタＴＰ１０とＮＭＯＳトランジスタＴＮ１１との間のノードＮ６は差動増幅回路１５の出力端子であって、前記ＮＭＯＳトランジスタＴＮ９のゲートに接続される。因みに、このような前記ＮＭＯＳトランジスタＴＮ９及び抵抗Ｒ６は、差動増幅回路１５の出力段を構成している。
【００５４】
このように構成された基準電圧生成回路１３では、差動増幅回路１４，１５が前記ゲート電位調整回路１１の差動増幅回路１２と同様に構成されていることから同様に動作する。従って、差動増幅回路１５にてＮＭＯＳトランジスタＴＮ９が制御され、ノードＮ５の電位が第２の基準電圧Ｖref2に一致するように変化する。また、差動増幅回路１４にてＮＭＯＳトランジスタＴＮ６が制御され、ノードＮ３，Ｎ５を抵抗Ｒ３，Ｒ７にて抵抗分割したＰＭＯＳトランジスタＴＰ６のゲート電位が第１の基準電圧Ｖref1に一致するように変化する。そして、ノードＮ３から、図４に示すように外部電源電圧ＶCCに応じた基準電圧Ｖref が出力されるようになっている。
【００５５】
詳述すると、図４に示すように、外部電源電圧ＶCCが所定電圧値ｄとなるとき、第１の基準電圧Ｖref1が第２の基準電圧Ｖref2と一致、即ち所定電圧値ｖとなる。差動増幅回路１５の動作にて、ノードＮ５の電位が第２の基準電圧Ｖref2と同電位になる。また、差動増幅回路１４の動作にて、ＰＭＯＳトランジスタＴＰ６のゲート電位がＰＭＯＳトランジスタＴＰ７のゲート電位（第１の基準電圧Ｖref1）と同電位となる。
【００５６】
すると、ノードＮ５の電位とＰＭＯＳトランジスタＴＰ６のゲート電位とが同電位となることから、差動増幅回路１４はＮＭＯＳトランジスタＴＮ６のドレイン電流を制御してノードＮ３も同電位にする。従って、ノードＮ３から出力される基準電圧Ｖref は所定電圧値ｖとなる。
【００５７】
また、外部電源電圧ＶCCが所定電圧値ｄより高くなるとき、第１の基準電圧Ｖref1が第２の基準電圧Ｖref2より高くなる。そのため、差動増幅回路１４の動作にて、ＰＭＯＳトランジスタＴＰ６のゲート電位がノードＮ５の電位より高くなる。
【００５８】
すると、差動増幅回路１４は、ＮＭＯＳトランジスタＴＮ６のドレイン電流を制御してノードＮ３の電位をＰＭＯＳトランジスタＴＰ６のゲート電位、即ち第１の基準電圧Ｖref1より抵抗Ｒ３の電圧降下分だけ高くする。従って、ノードＮ３から出力される基準電圧Ｖref は、第１の基準電圧Ｖref1より抵抗Ｒ３の電圧降下分だけ高い電圧値となる。
【００５９】
一方、外部電源電圧ＶCCが所定電圧値ｄより低くなるとき、第１の基準電圧Ｖref1が第２の基準電圧Ｖref2より低くなる。そのため、差動増幅回路１４の動作にて、ＰＭＯＳトランジスタＴＰ６のゲート電位がノードＮ５の電位より低くなる。
【００６０】
すると、差動増幅回路１４は、ＮＭＯＳトランジスタＴＮ６のドレイン電流を制御してノードＮ３の電位をＰＭＯＳトランジスタＴＰ６のゲート電位、即ち第１の基準電圧Ｖref1より抵抗Ｒ３の電圧降下分だけ低くする。従って、ノードＮ３から出力される基準電圧Ｖref は、第１の基準電圧Ｖref1より抵抗Ｒ３の電圧降下分だけ低い電圧値となる。
【００６１】
即ち、基準電圧生成回路１３において、差動増幅回路１５は外部から入力される所定電圧値ｖで定電圧となる第２の基準電圧Ｖref2と等しい電圧をノードＮ５に供給し、差動増幅回路１４はノードＮ３の電位（基準電圧Ｖref ）とノードＮ５の電位（第２の基準電圧Ｖref2）とを抵抗Ｒ３，Ｒ７で抵抗分圧した電圧が、外部電源電圧ＶCCを抵抗Ｒ４，Ｒ５で抵抗分圧した第１の基準電圧Ｖref1と一致するように動作する。
【００６２】
そして、このように動作することで基準電圧生成回路１３は、図４に示すような外部電源電圧ＶCCに応じた基準電圧Ｖref を生成し、前記ゲート電位調整回路１１に供給している。
【００６３】
尚、図４に示す外部電源電圧ＶCCの変化に対する基準電圧Ｖref の変化の割合（図４における基準電圧Ｖref の傾き）は、抵抗分割回路を構成する抵抗Ｒ３〜Ｒ５，Ｒ７の抵抗値を変更することによって適宜変更可能である。そのため、外部電源電圧ＶCCの変化に対する基準電圧Ｖref の電位直線を容易に設定することができる。そして、本実施の形態では、外部電源電圧ＶCCの傾きに対して基準電圧Ｖref の傾きが最適となるように、抵抗Ｒ３〜Ｒ５，Ｒ７の抵抗値が予め設定される。
【００６４】
次に、上記のように構成された本実施の形態の内部電源補助回路１０の作用を説明する。
本実施の形態の内部電源補助回路１０では、従来と同様に、内部電源生成回路の出力端子から負荷に供給される負荷電流が過大となるとき（例えば、ＤＲＡＭのセンスアンプ回路が動作を開始するとき）に、入力信号ｉｎがＬレベルからＨレベルに切り換わる。
【００６５】
入力信号ｉｎがＨレベルになると、パルス信号生成部２１は、ＮＡＮＤ回路２４ａ〜２４ｃ及びインバータ回路２５ａ〜２５ｆの動作遅延時間だけＨレベルの制御パルス信号Ｐｓを出力する。
【００６６】
制御パルス信号ＰｓがＨレベルになると、ＰＭＯＳトランジスタＴＰ１がオフ、ＮＭＯＳトランジスタＴＮ１がオンされ、ドライバ駆動部２２はＮＭＯＳトランジスタＴＮ１のソース電位、即ちノードＮ１の電位の駆動パルス信号Ｐgateを出力する。
【００６７】
このとき、ゲート電位調整回路１１は、ノードＮ１の電位を図４に示す基準電圧生成回路１３にて生成される基準電圧Ｖref と一致するように変動させる。従って、ゲート電位調整回路１１は、外部電源電圧ＶCCが低いときにはノードＮ１の電位をグランドＧＮＤレベルにし、そして外部電源電圧ＶCCの上昇に伴って、その上昇に応じてノードＮ１の電位を上昇させる。
【００６８】
即ち、ドライバ駆動部２２から出力される駆動パルス信号Ｐgateは、図５に示すようにゲート電位調整回路１１にてＬレベル側の電位が外部電源電圧ＶCCの上昇に伴って上昇する。そのため、外部電源電圧ＶCCの上昇しても、ＰＭＯＳトランジスタＴＰ２のオン動作時における該トランジスタＴＰ２のゲート・ソース間電圧が大きくなることはない。
【００６９】
従って、本実施の形態の内部電源補助回路１０では、内部電源生成回路から出力される負荷電流が増大するタイミングに合わせて該生成回路に補給電流Ｉｓを出力するとともに、ゲート電位調整回路１１の動作によって外部電源電圧ＶCCが上昇しても、ＰＭＯＳトランジスタＴＰ２のゲート・ソース間電圧が略一定となるようにゲート・ソース間電圧の拡大が抑制され、補給電流Ｉｓが一定に維持される。
【００７０】
このように、本実施の形態では、以下に示す作用効果がある。
（１）ゲート電位調整回路１１は、基準電圧生成回路１３にて外部電源電圧ＶCCの上昇に応じて生成される基準電圧Ｖref に基づきドライバ駆動部２２のＮＭＯＳトランジスタＴＮ１のソース電位（ノードＮ１の電位）を上昇させる。すると、外部電源電圧ＶCCが上昇しても、ＰＭＯＳトランジスタＴＰ２が略一定となるようにゲート・ソース間電圧の拡大が抑制される。従って、無用な補給電流Ｉｓの増大を抑制できることから、消費電流を低減することができる。
【００７１】
（２）基準電圧生成回路１３では、抵抗分割回路を構成する抵抗Ｒ３〜Ｒ５，Ｒ７の抵抗値を変更することで、外部電源電圧ＶCCの傾きに対する基準電圧Ｖref の傾きが設定される。従って、外部電源電圧ＶCCに応じた基準電圧Ｖref を容易に設定することができる。
【００７２】
（３）ゲート電位調整回路１１には、スイッチ回路を構成するＰＭＯＳトランジスタＴＰ５及びＮＭＯＳトランジスタＴＮ５が備えられる。そして、Ｌレベルのイネーブル信号ｅｎに基づいて、ＰＭＯＳトランジスタＴＰ５がオンされ、ＮＭＯＳトランジスタＴＮ５がオフされる。従って、ＰＭＯＳトランジスタＴＰ２から内部電源に電流補給が必要なときのみイネーブル信号ｅｎをＬレベルとすれば、差動増幅回路１２による無用な電流消費を抑制することができる。
【００７３】
尚、本発明は前記実施の形態の他、以下の態様で実施するようにしてもよい。
○上記実施の形態では、ゲート電位調整回路１１を図２に示すように、カレントミラー型差動増幅回路１２とＮＭＯＳトランジスタＴＮ２等で構成したが、上記と同様に動作可能であれば、この回路構成に限定されるものではない。
【００７４】
○上記実施の形態では、ゲート電位調整回路１１におけるＮＭＯＳトランジスタＴＮ２のドレインと外部電源電源ＶCCとの間に抵抗Ｒ１を介在させたが、例えば図６に示すように、ＰＭＯＳトランジスタＴＰ１２を介在させ、そのゲートをグランドＧＮＤに接続した構成としてもよい。このようにすれば、半導体チップ上にポリシリコン抵抗あるいは拡散層による抵抗を形成することに比べて回路面積を縮小することができる。
【００７５】
○上記実施の形態では、基準電圧生成回路１３を図３に示すように、カレントミラー型差動増幅回路１４，１５とＮＭＯＳトランジスタＴＮ６，ＴＮ９等で構成したが、上記と同様に動作可能であれば、この回路構成に限定されるものではない。
【００７６】
○上記実施の形態では、基準電圧生成回路１３におけるＮＭＯＳトランジスタＴＮ６，ＴＮ９のドレインと外部電源電源ＶCCとの間に抵抗Ｒ２，Ｒ６を介在させたが、図６と同様に構成したＭＯＳトランジスタを介在させてもよい。このようにすれば、上記と同様に、その回路面積を縮小することができる。
【００７７】
○上記実施の形態では、図４に示すように基準電圧生成回路１３にて生成される基準電圧Ｖref の傾きを、外部電源電圧ＶCCの傾きよりも大きくなるように抵抗Ｒ３〜Ｒ５，Ｒ７の抵抗値を予め設定したが、上記と同様に動作可能であれば、抵抗Ｒ３〜Ｒ５，Ｒ７の抵抗値を適宜変更してもよく、図４に示すような外部電源電圧ＶCCに対する基準電圧Ｖref を生成しなくてもよい。
【００７８】
○上記実施の形態では、ゲート電位調整回路１１には、スイッチ回路を構成するＰＭＯＳトランジスタＴＰ４及びＮＭＯＳトランジスタＴＮ５を設けたが、特に設けなくてもよい。
【００７９】
○上記実施の形態では、電流供給ドライバ２３をＰＭＯＳトランジスタＴＰ２にて構成したが、ＮＭＯＳトランジスタであってもよい。この場合、ゲート電位調整回路を本実施の形態のゲート電位調整回路１１と対称的に構成する必要がある。また、ＭＯＳトランジスタに限らずバイポーラトランジスタで構成してもよい。
【００８０】
【発明の効果】
以上詳述したように、本発明によれば、外部から供給される外部電源電圧の電圧値にかかわらず、内部電源に安定した補給電流を供給して消費電流を低減し得る内部電源補助回路を備えた半導体集積回路装置を提供することができる。
【図面の簡単な説明】
【図１】  本発明の原理説明図である。
【図２】  本実施の形態の内部電源補助回路を示す回路図である。
【図３】  基準電圧生成回路を示す回路図である。
【図４】  外部電源電圧と基準電圧の関係を示す説明図である。
【図５】  内部電源補助回路の動作を示す波形図である。
【図６】  別例の内部電源補助回路を示す回路図である。
【図７】  従来の内部電源補助回路を示す回路図である。
【図８】  内部電源補助回路の動作を示す波形図である。
【符号の説明】
１      出力トランジスタ
２      レベル調整回路
Ｉｓ    補給電流
Ｐ      制御信号
ＶCC    外部電源電圧
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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