(57)【特許請求の範囲】
【請求項１】
メモリセルを有する半導体記憶装置の内部に組み込まれ、前記メモリセルの機能をテストする組込み自己テスト回路において、
組込み自己テスト回路及びメモリセルの電気的接続をテストするための設計検証用パターンを発生するパターン生成回路を備え、
前記設計検証用パターンが、メモリセルのアドレス番号を２n（ｎは整数）毎に指定するパターンを有することを特徴とする組み込み自己テスト回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、組込み自己テスト回路及び設計検証方法に関し、更に詳しくは、設計検証パターンを生成する組込み自己テスト回路に関する。
【０００２】
【従来の技術】
ＬＳＩの回路動作のテストを、ＬＳＩに組み込んだ回路自身によって行う組込み自己テスト（Built-in Self Test：ＢＩＳＴ）回路が知られている。ＬＳＩは、一般にその回路が完成した時点で、このＢＩＳＴ回路によって健全性が評価される。図１１を参照して、特開平８−１５３８２号に記載された、システムＬＳＩ（ロジック回路）で採用される従来のＢＩＳＴ回路について説明する。
【０００３】
システムＬＳＩ６１の回路上には、テストモードが選択されると、回路内部の全てのフリップフロップを複数のグループに分け、各グループをシリアルに（縦続）接続するスキャンパス６２が形成される。各スキャンパス６２には、スキャン・イン・ピン６５が付属し、このスキャン・イン・ピン６５からスキャン信号（スキャンパターン）が入力される。各スキャン信号は、スキャンパス６２内でクロック信号が供給されるフリップフロップによって、順次後段にシフト移送され、スキャンパス６２を通過する。
【０００４】
スキャンパス６２を通過した各スキャン信号は、対応する論理ゲート６６に入力し、スキャン・イン・ピン６５から直接に入力したスキャン信号との間で論理演算による信号比較が行われる。比較結果は、データ圧縮器６４に入力される。信号比較を行う論理演算では、外部入力ピン６７から所定の信号を入力し、スキャンパスを通過した際にデータが不安定となる信号をマスクして除いている。データ圧縮器６４からのデータは、図示しないスキャン・アウト・ピンを経由して外部に取り出される。データ圧縮器６４からのデータを参照することで、ＬＳＩの内部回路における回路故障の有無が判定される。ロジック回路の回路テストでは、ＬＳＩ内部のフリップフロップを順次につなぎ、これをクロック信号によって順次に後段にシフトする構成を採用するので、多大の時間が必要になる。
【０００５】
ＢＩＳＴ回路は、ＤＲＡＭ等の半導体記憶装置の各メモセルの健全性評価にも一般的に利用される。メモセルの評価に際しては、マーチングパターンやチェッカーボードパターンなど多数種類のテストパターンが利用される。ＢＩＳＴ回路は、これら各パターンを生成するテストパターン生成回路を備え、この生成回路でアドレス０から最終アドレスまでのメモセルの全てを指定するアドレスパターンを生成する。更に、アドレスパターンで指定されたアドレス番号に、データ“１”又は “０”の書込み及び読出しを行い、書込みデータと読出しデータとを相互に比較することで、各メモセル及び配線接続の健全性を評価する。ＤＲＡＭに用いられるＢＩＳＴ回路では、ＤＲＡＭの機能をテストするために必要なパターン数が極めて多いので、テストパターン生成回路が大規模になりがちである。
【０００６】
特開２０００−７６８９４号公報には、ＤＲＡＭのテストにおいて、一連のテストパターンによるテストが終了すると、次のテストパターンをカウンタによって生成するテストパターン生成回路を備えるＢＩＳＴ回路が記載されている。この公報に記載のＢＩＳＴ回路では、回路規模の増大を抑えながらも多数のテストパターンが生成可能となる。
【０００７】
ＢＩＳＴ回路は、上記のように、ロジック回路及び／又はメモリ装置を含むＬＳＩにおけるチップの製造不良の有無をテストする目的で設計される。しかし、ＢＩＳＴ回路自体も電気回路であるから、ＢＩＳＴ回路が正しく設計されていないと、その機能を果たすことが出来ない。ＢＩＳＴ回路を含むＬＳＩの機能は、上記テストパターンを生成するＢＩＳＴ回路の作動及びそのテスト結果によって、検証又は故障発見が可能である。
【０００８】
【発明が解決しようとする課題】
ところで、ＬＳＩの設計段階においても、設計された配線接続の検証を行うことが、その後の不良発生を抑えて、ＬＳＩのコストやＴＡＴの削減に有効となる。この場合、内部回路及びＢＩＳＴ回路の双方でその健全性が検証されなければならない。このような配線接続の設計検証に際しては、前記ＢＩＳＴ回路のテストパターン生成回路が生成するテストパターンが有効に利用できる。
【０００９】
しかし、上記パターン生成回路が生成するテストパターンは、ＬＳＩの物理的故障の検出をその主目的とするので、テストパターンの種類がきわめて多い。このため、ＢＩＳＴ回路の設計検証に際して、ＢＩＳＴ回路自身が発生するテストパターンを利用すると、その検証に多大の時間を要することになる。また、これに代えて、ＢＩＳＴ回路を検証するためのテストパターンを別に人手によって作成するのは、かなりの工数を要し、ＬＳＩのコスト上昇につながる。
【００１０】
本発明は、上記に鑑み、テストパターンを生成する組込み自己テスト回路（ＢＩＳＴ回路）を含むＬＳＩの設計検証を容易にするＢＩＳＴ回路を提供することを目的とする。
【００１１】
本発明は、また、上記ＢＩＳＴ回路を用いて設計検証を容易に行うことが出来る設計検証方法を提供することを目的とする。
【００１２】
【課題を解決するための手段】
上記目的を達成するために、本発明の組込み自己テスト回路は、メモリセルを有する半導体記憶装置の内部に組み込まれ、前記メモリセルの機能をテストする組込み自己テスト回路において、
組込み自己テスト回路及びメモリセルの電気的接続をテストするための設計検証用パターンを発生するパターン生成回路を備え、
前記設計検証用パターンが、メモリセルのアドレス番号を２n（ｎは整数）毎に指定するパターンを有することを特徴とする。
【００１３】
本発明の組込み自己テスト回路では、組込み自己テスト回路及び内部回路の電気的接続をテストするための設計検証用パターンを、組込み自己テスト回路の内部で生成させる構成を採用し、これを設計段階での健全性評価に利用する。この検証用パターンには、例えば拡散工程やエッチング工程等に起因するＬＳＩの物理的故障の検出に必要なパターンは不要であり、単に接続誤りがないことを検証するためのテストパターンで足りる。従って、回路の物理的故障検出のためのテストパターンに比して、必要なパターン数が削減できる。このため、多くの種類のパターンを繰り返すことによって検証に多大の時間が掛かることが防止でき、また、設計検証用パターンはＣＡＤ等を利用した自動設計工程で作成できるので、組込み自己テスト回路検証のための設計検証用パターンを別に生成する工数が削減できる。
【００１４】
本発明の組込み自己テスト回路は、好ましくは、ＤＲＡＭなどの半導体記憶装置に組み込まれる。ＤＲＡＭに組み込むことにより、例えば検証に要する時間が削減できる。
【００１６】
本発明の組込み自己テスト回路を半導体記憶装置、例えばＲＡＭに組み込むと、メモセルのアドレス線の接続誤りに起因する故障の有無は全て検証できる。アドレス番号を２n（ｎは整数）毎に指定するパターンは、例えばシフトレジスタによって生成される。
【００１７】
前記設計検証用パターンが、上記アドレス番号を指定するパターンに加えて、メモセルのデータを０又は１に指定するパターン、及び、読出し又は書込みを指定するパターンを含むことが好ましい。この場合、接続検証に必要なテストは全て可能になり、且つ、拡散工程やエッチング工程の不具合に起因する故障の有無を検証するテストは省くことができるので、設計検証として必要且つ十分な検証が可能になる。
【００１８】
前記パターン生成回路が、更に、メモセルのアドレス番号を全て指定するパターンを有する回路検査用パターンを生成することも本発明の好ましい態様である。この場合、ＬＳＩの完成後の検査は、この回路検査用パターンによって行われ、全てのメモセルについて、拡散工程やエッチング工程等の不具合に起因する故障の有無がテストできる。この場合、設計検証用パターンによるテストは、回路検査用パターンによるテストを補完できる。
【００２０】
ここで、本発明の設計検証方法は、上記本発明に係る組込み自己テスト回路を用いてＬＳＩの設計段階で設計検証を行うことを特徴とする。上記組込み回路を利用して設計検証を行うことで、前記本発明の目的が達成される。
【００２１】
【発明の実施の形態】
以下、図面を参照し、本発明の実施形態例に基づいて本発明を更に詳細に説明する。
【００２２】
図１は、本発明の第１の実施形態例に係るＢＩＳＴ回路を備える半導体記憶装置の構成を示すもので、ランダム・アクセス・メモリ（ＲＡＭ）に本発明を適用した例である。半導体記憶装置１０は、ＲＡＭ部１１、ＢＩＳＴ回路１２、アドレス入力をテストモード時と通常動作モード時とで切り替えるアドレス切替スイッチ１３、及び、入出力データをテストモード時と通常動作モード時とで切り替えるデータ切替スイッチ１４で構成され、これらは１つのチップ上に形成される。
【００２３】
ＲＡＭ部１１は、多数のメモリセルがアレイ状に配設されたメモリセルアレイ１５と、アドレス入力をメモリセルアレイに受け渡すアドレスバッファ１６と、アドレスバッファ１６を経由して入力されたアドレスをデコードするデコーダ１７、１８と、メモリセルアレイ１５と外部回路との間でデータを受け渡すデータバッファ１９とで構成される。
【００２４】
デコーダは、アドレスバッファ１６から入力されるアドレスの内のロウアドレスをデコードするロウアドレスデコーダ１７と、アドレスバッファ１６から入力されるアドレスの内のカラムアドレスをデコードし、データバッファ１９とメモリセルアレイ１５の指定されたカラムとの間でデータを受け渡すカラムアドレスデコーダ１８とから構成される。
【００２５】
アドレス切替スイッチ１３は、その入力端子が外部アドレスピンとＢＩＳＴ回路１２のアドレス端子とに接続され、出力端子がアドレスバッファ１６に接続される。アドレス切替スイッチ１３は、テストモード信号入力ピンから入力するテストモード信号に制御され、通常動作モード時にはチップ外部から入力されるアドレスを選択し、テスト時にはＢＩＳＴ回路１２から出力されるアドレスを選択する。データ切替スイッチ１４は、同様にテストモード信号によって制御され、通常動作モード時には外部データピンとデータバッファ１９とを接続し、テスト動作モード時にはＢＩＳＴ回路１２のデータ出力端子とデータバッファ１９とを接続する。
【００２６】
ＢＩＳＴ回路１２には、テストモード信号入力ピン、テスト結果出力ピン、及び、クロック（ＣＬＫ）入力ピンが接続される。ＢＩＳＴ回路１２は、テストモード選択の際にアクティブとなるテストモード信号によって活性化し、その内部でテスト用のアドレス入力、テスト用の書込みデータ、及び、テスト時のデータ期待値を自動的に生成する。ＢＩＳＴ回路１２が発生するデータ期待値と、テスト動作時にメモリセルアレイ１５から読み出されたデータとがＢＩＳＴ回路１２内部で比較され、その比較結果がＢＩＳＴ回路１２からテスト結果出力ピンを介して外部に出力される。ＢＩＳＴ回路１２は、通常動作モード選択の際にインアクティブとなるテストモード信号によって不活性となり、ＲＡＭ部１１は、外部回路との間で、データ入出力ピンを介して通常の読出し、書込み動作を行う。
【００２７】
図２は、図１に示したＢＩＳＴ回路１２の構成を示している。ＢＩＳＴ回路１２は、検証パターン生成回路３１、マーチングパターン生成回路３２、及び、チェッカーボードパターン生成回路３３を含むパターン生成部３０と、アドレス生成回路３４と、データ入力生成回路３５と、データ期待値生成回路３６と、比較器３７とから構成される。
【００２８】
パターン生成部３０の各パターン生成回路３１、３２、３３は、夫々が所定のパターンを有するパターンを生成し、その内のアドレスパターン３０１をシリアル信号としてアドレス生成回路３４に与える。アドレス生成回路３４は、デコーダ回路として構成され、ロウ及びカラムアドレスを含むアドレス信号３０２を切替スイッチを介してＲＡＭ部１１に入力する。各パターン生成回路３１、３２、３３が生成するパターンの内の書込みデータ信号３０３は、データ入力生成回路３５に入力される。データ入力生成回路３５は、これに基づいてＲＡＭ部１１の各メモセルに与える書込みデータ３０４を生成し、これを切替スイッチ１４を介してＲＡＭ部１１のデータ端子に入力する。
【００２９】
データ入力生成回路３５は、具体的には、データをＲＡＭへ供給するタイミングを制御する回路であって、そのタイミングはＲＡＭに供給されるアドレスとタイミングがとられている。各パターン生成回路の生成するパターンの内読出しデータ信号３０５は、データ期待値生成回路３６に入力され、そこで各メモリセル毎の期待値データとして比較器３７に入力される。データ期待値生成回路３６は、具体的には、データ入力生成回路３５と同様のタイミングコントロール回路である。比較器３７は、ＲＡＭ部１１の各メモリセルから読み出された読出しデータ３０７と期待値データ３０６とを比較し、その比較結果をテスト結果信号３０８として外部ピン２４を介して外部に出力される。
【００３０】
ＳＴＡＲＴ信号は、テストモード信号が活性化された時点でアクティブとなって、ＢＩＳＴ回路１２を活性化する。ＲＡＭ部１２、ＢＩＳＴ回路１２の各回路３１〜３７は夫々、ＣＡＤの回路レベルで個々に回路検証が行われる。検証パターン生成回路３１は、ＢＩＳＴ回路１２とＲＡＭ部１１とが正しく接続されていることを検証するために導入されている。
【００３１】
パターン生成回路３０では、ＳＴＡＲＴ信号がアクティブになると、まず、検証パターン生成回路３１が動作し、それに基づく接続試験が終了すると、マーチングパターン生成回路３２、及び、チェッカーボードパターン生成回路３３が順次に作動して、ＲＡＭ部１１の動作試験が行われる。設計検証に際して、検証パターン生成回路３１のみを作動させて検証を終了する場合には、その動作の終了後にＢＩＳＴ回路１２へのクロック供給を停止する。
【００３２】
図３は、マーチングパターン生成回路３２により生成されるマーチングパターンによって行われるテストの様子を、そのときに記憶されている各メモリセルのデータ内容で示している。まず、初期化によってメモリセルアレイの全て（Ｎ個）のメモリセル（アドレス０〜アドレスＮ−１）にデータ０が昇順に書き込まれる。この様子を図３（ａ）に示した。次いで、アドレス０のメモリセルのデータ“０”を読み出し、読み出されたデータとデータ期待値とを照合する。次いで、このアドレス０のメモリセルにデータ“１”を書込み、引き続き、そのデータ“１”を読み出す。読み出したデータ”１“とデータ期待値とを照合する。
【００３３】
次いで、次の行であるアドレス１に移り、アドレス０と同様な処理を行う。順次に次の行のアドレスで同様な処理を行う。アドレス３における処理が終了した時点でのデータ内容を図３（ｂ）に示す。最初の列での処理が終了すると次の列に移り、アドレスの昇順にメモリセルを選択し、同様な処理を繰り返す。最終的に最後の列で最後の行のアドレス（アドレスＮ−１）での処理が終了すると、マーチングパターンによる第１段階の処理を終了する。そのときの状態を図３（ｃ）に示した。
【００３４】
引き続き、アドレスＮ−１のメモリセルから、書き込まれたデータ“１”を読み出し、これをデータ期待値と照合する。更に、アドレスＮ−１のメモリセルにデータ“０”を書込み、データ期待値と照合する。この処理をアドレス０のメモリセルまで降順に行う第２段階の処理を行い、マーチングパターンによるテストを終了する。メモリセルのデータは、図３（ｂ）の状態を経て最終的に図３（ａ）に示した状態となる。
【００３５】
マーチングパターンによるテストは、メモリセルのデータが固定される縮退故障の検出、或るメモリセルの書込みに際してこれに隣接するメモリセルが連動して書き込まれるカップリング故障、及び、アドレスデコーダの故障が検出される。
【００３６】
図４は、チェッカーボード生成回路３３が生成するチェッカーボードパターンによるテストにおける処理の様子示す。まず、初期化処理として、アドレス０から最終アドレスＮ−１までのメモリセルに“０１０１０１．．．”となるようにデータを順次に書き込む。この初期化後の様子を図４（ａ）に示した。次いで、アドレス０から最終アドレスＮ−１までのデータを順次に読み出し、データ期待値と照合する。次いで、アドレス０から最終アドレスまでのメモリセルに、“１０１０１０．．．”となるようにデータを順次に書き込む。この書込み後のデータの様子を図４（ｂ）に示した。最後に、この書き込まれたデータをアドレス０から最終アドレスＮ−１まで順次に読み出し、データ期待値と照合する。アドレスの選択は、全て昇順に行われる。このチェッカードパターンによるテストでは、縮退故障の他にパターンセンシティブ故障が検出される。
【００３７】
検証パターン生成回路３１が生成する設計検証パターンによる書込み及び読出しのデータ及びアドレスの順序は、マーチングパターンによるテストと同様であるが、そのアドレス選択数に相違がある。つまり、設計検証パターンによるアドレス選択では、アドレスが２n毎に選択されるように間引きされる。これは、配線接続の検証では、ロウアドレス線及びカラムアドレス線が夫々１回ずつ選択されれば、その接続の健全性が検証できることを考慮したからである。選択されたアドレスの夫々で初期化の書込みデータ“０”を読み出し、期待値データと照合した後にこれを“１”に書き替え、次いで、これを読み出して期待値データと照合する。その後に、次の選択アドレスでの処理に移行する。昇順による処理が終了したら、降順による処理を行う。
【００３８】
上記２n毎の間引きアドレスは、以下のようにして得られる。まず、昇順アドレスでは、最初の選択アドレスを１とし、次いでそのアドレスを２倍し、次いでそのアドレスを更に２倍するというようにして、１、２、４、８、．．．．番目のアドレスを選択し、選択アドレスが最終アドレス（Ｎ−１）を越えるまで上記処理を行う。降順アドレスでは、パラメータＡを１とし、最初の選択アドレスを、「最終アドレス−Ａ」とする。次いで、Ａ＝Ａ×２として、次の選択アドレスを、「最終アドレス−Ａ」とする。更にこれを順次繰り返し、パラメータＡがＲＡＭの最終アドレスを越えた時点でアドレス選択を終了する。このような、アドレスは、クロック数をカウントするカウンタ及びそのカウント数を演算する論理回路によって構成できる。或いは、シフトレジスタを利用して構成することが出来る。
【００３９】
図５に各パターン生成回路の回路構成を例示した。検証パターン生成回路３１は、同図（ａ）に示すように、アドレスパターン３０１を生成するシフトレジスタ部４１と、書込みデータ３０３及び期待値データ３０５を生成する検証データ生成部４２とで構成される。テスト用のクロックＣＬＫをシフトレジスタ部４１に入力してアドレスパターンを生成し、そのシフトレジスタ部４１の出力を図２のアドレス生成回路３４に入力する。初期化では、シフトレジスタ部４１の出力が変化する毎に書込みデータ“０”が出力される。初期化が終了すると、マーチング処理に移行し、シフトレジスタ部４１の出力を一旦全て“０”にし、クロックパルスに同期してデータ“１”を入力し、これを順次にシフトさせる。このシフトレジスタ部４１の出力変化の様子を、４ビットのアドレスの場合を例として図６（ａ）に示した。
【００４０】
検証データ生成部４２は、選択されるアドレス毎に、まず、データ期待値としてデータ “０”を出力し、次いで、同じアドレスの出力中に、書込みデータ“１”を出力し、次いで、データ期待値“１”を出力する。これらのデータ出力は、シフトレジスタ部４１の出力が変化すると、同様なパターンとして繰り返される。降順のアドレスでは、シフトレジスタ部４１の出力を全て“１”としておき、データ“０”を順次にシフトさせる。
【００４１】
マーチングパターン生成回路は、図５（ｂ）に示すように、クロックパルスをカウントしてアドレスを生成するアップダウン・カウンタ４３と、このカウンタ４３の出力が変化すると、図５（ａ）の検証パターン生成回路３１と同様な書込みデータ及びデータ期待値を生成するマーチングデータ生成部４４とから構成される。アップダウン・カウンタ４３におけるアップカウント中の出力変化の様子を、４ビットのアドレスの場合を例として図６（ｂ）に示した。
【００４２】
チェッカードパターン生成回路３３は、図５（ｃ）に示すように、クロックパルスをカウントしてアドレスを生成するカウンタ４５と、このカウンタ４５の所定数（Ｎ−１）のカウント中は、データ“０”及び “１”を交互に出力するチェッカードデータ生成部４６とから構成される。カウンタ４５は、Ｎ−１でカウントアップして、全てのアドレスを２回繰り返して出力する。
【００４３】
図７は、パターン生成回路３０の別の構成を示している。この例では、パターン生成回路３０を１つのパターン生成回路で構成し、このパターン生成回路３０に、検証パターン生成モード信号４０１、マーチングパターン生成モード信号４０２、又は、チェッカードパターン生成モード信号４０３を入力し、夫々のモードで作動させる。パターン生成回路３０は、アドレスパターンを各モード毎に記憶してアドレス信号３０１を出力するレジスタ部４７と、クロックで作動して各パターンの書込みデータ３０３及び期待値データ３０４を生成するパターンデータ生成部４８とで構成される。
【００４４】
図８は、本発明の第２の実施形態例に係るＢＩＳＴ回路を含むシステムＬＳＩの構成を例示する。本実施形態例例は、ＢＩＳＴ回路を、システム・オン・チップ（ＳＯＣ）として構成されるシステムＬＳＩに適用した例である。同図において、ＬＳＩ（２０）は、所定の演算処理を行う１つのロジックコア部２１と、ロジックコア部２１のためのデータを一時的に保存する複数のＲＡＭ（記憶部）２２と、ロジックコア部２１のデータをユーザ装置で認識できるデータに変換するユーザロジック部２３と、システムＬＳＩ２０の動作モードをテストモードに設定するテスト制御部２４と、ロジックコア部２１のための組込み自己テスト回路（ＢＩＳＴ回路）２５と、各ＲＡＭ部２２毎に設置されるＢＩＳＴ回路２６とを有する。ＢＩＳＴ回路２５、２６は、ＬＳＩの完成時の物理的テストのみならず、ＬＳＩの設計段階における設計検証にも利用される。
【００４５】
テスト制御部２４は、テストリセット信号によってアクティブとなり、テストクロック信号及びテスト開始信号を各ＢＩＳＴ回路２５、２６に転送する。各ＢＩＳＴ回路２５、２６は、これら信号によってアクティブとなり、所定のテストを行い、その結果をテスト結果信号としてテスト制御部２４に返す。全てのＢＩＳＴ回路２５、２６からテスト結果が送信されると、テスト制御部２４は、その結果を外部に出力する。ここで、ＲＡＭ部２２に付属するＢＩＳＴ回路２６は、第１の実施形態例におけるＢＩＳＴ回路１２と同様な構成を有し、その詳細な説明を省略する。
【００４６】
図９は、ロジックコア部２１に付属するＢＩＳＴ回路２５の構成を示す。ＢＩＳＴ回路２５は、検証パターン生成回路５１、テストパターン生成回路５２、データ入力生成回路５３、データ出力圧縮回路５４、スキャン入力生成回路５５、及び、スキャン出力圧縮回路５６から構成され、ロジックコア部２１のためのテストを行う。
【００４７】
検証パターン生成回路５１は、前記テスト制御部２４からテスト開始信号２０１及びテストクロック信号２０２を受けるとアクティブとなって、例えばシリアル信号である設計検証パターン２０３を生成し、データ入力生成回路５３及びデータ出力圧縮回路５４に与える。データ入力生成回路５３は、この設計検証パターン２０３に基づいて、例えばパラレル信号である入力信号パターン２０４を生成して、これをロジックコア部２１の各入力ピンに入力する。データ出力圧縮回路５４は、検証パターン生成回路５１から入力した設計検証パターン２０３に基づいて出力信号の期待値パターンを生成し、この期待値パターンとロジックコア部２１の各出力ピンからの出力信号２０５とを比較し、その比較結果を圧縮してテスト結果信号２０６としてテスト制御部２４に入力する。
【００４８】
テストパターン生成回路５２は、テスト開始信号２０１の発生から所定時間後で設計検証パターンによるテストが終了した時点でアクティブとなり、ロジックコア部２１におけるスキャンパス検査のためのスキャンテスト・パターン２０７を生成する。同時に、ロジックコア部２０９のスキャンモード・ピンに、スキャンパス信号２０８を入力し、ロジックコア部２１の内部回路のフリップフロップがスキャンパスとなるように接続する。スキャン入力生成回路５５は、テストパターンパターン生成回路５２からシリアル信号であるスキャンテスト・パターン２０８を受け取り、各スキャンパスのためのテストパターン２０９を生成し、各スキャン・イン・ピンに入力する。スキャン出力圧縮回路５６は、テストパターン生成回路５２から入力したスキャンテスト・パターン２０７に基づいて、スキャンパス出力パターンを生成し、これをスキャン・アウト・ピンからの出力２１０と比較し、その結果をテスト結果信号として、テスト制御部２４に入力する。
【００４９】
システムＬＳＩの実際の回路の製造が完了し、回路テストが必要になった時点で、テストリセット信号を入力する。これによって、まず、検証パターンによる接続回路テストが実行される。検証パターンによるテストが終了すると、テストパターン生成回路５２が生成するテストパターンによるテストが行われる。双方のテストの結果は、テスト制御部２４に集められ、そこから外部に出力される。
【００５０】
上記各実施形態例のＢＩＳＴ回路１２，２５，２６は、以下のように利用される。まず、ＬＳＩの設計が、回路の接続を規定する回路設計が終了した段階に至ると、上記ＢＩＳＴ回路を利用した設計検証が行われる。つまり、回路設計終了後の設計段階で、ＣＡＤシステムのシミュレーションによって、検証パターン生成回路３１、５１が生成する検証パターンを利用した接続検証が行われる。この検証では、ロジックＬＳＩをスキャンパスに比較して極めて短時間でテストが可能な通常モードでテストし、また、ＤＲＡＭを少ない種類の検証パターン数で検査するので、何れも極めて短時間での検証が可能である。設計段階で、ＢＩＳＴ回路を含む内部回路の接続検証を行うことで、その後の手戻りを防止する。
【００５１】
設計検証パターンの元となるテストベンチは、従来から設計者がＲＴＬなどの初期設計段階で使用しているものを、ゲートレベルの設計検証に利用する。一般にこのようなシミュレーションは、実際のテストに比して極めて多くの時間を要するものであるが、検証パターンを配線接続の正確性を検出するためのパターンに限定することで、必要なパターン種類を減らすことが出来る。
【００５２】
検証パターン生成回路３１，５１が作成した設計検証パターンによる設計検証が終わると、この段階ではテストパターン生成回路５２が生成するテストパターンによる回路テストは行わずにシミュレーションを終了する。
【００５３】
上記各実施形態例のＢＩＳＴ回路では、共通のテストリセット信号によって、検証パターンによる接続検証、及び、テストパターンによる回路検証の双方が順次に実行される例を示したが、接続検証と回路検証とは別のテストリセット信号によって実行するようにしても良い。
【００５４】
以上、本発明をその好適な実施形態例に基づいて説明したが、本発明のＢＩＳＴ回路は、上記実施形態例の構成にのみ限定されるものではなく、上記実施形態例の構成から種々の修正及び変更を施したものも、本発明の範囲に含まれる。
【００５５】
【発明の効果】
以上、説明したように、本発明の組込み自己テスト回路によると、設計段階における接続検証に要する時間及びそのパターン生成に要する工数が削減できるので、ＬＳＩのコスト及びＴＡＴの低減が可能となる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態例に係るＢＩＳＴ回路を有する半導体記憶装置の構成を示すブロック図。
【図２】図１に示したＢＩＳＴ回路のブロック図。
【図３】マーチングパターンによるテストにおける各段階毎のメモリセルのデータ内容を示すブロック図。
【図４】チェッカードパターンによるテストにおける各段階毎のデータ内容を示すブロック図。
【図５】（ａ）〜（ｃ）は夫々、検証パターン生成回路、マーチングパターン生成回路、及び、チェッカードパターン生成回路のブロック図
【図６】（ａ）及び（ｂ）は夫々、検証パターン生成回路及びマーチングパターン生成回路が生成するアドレスの変化を例示するパターン図。
【図７】パターン生成回路の別の例を示すブロック図。
【図８】本発明の第２の実施形態例に係るＢＩＳＴ回路を有するシステムＬＳＩのブロック図。
【図９】ロジックコア部のＢＩＳＴ回路のブロック図。
【図１０】従来のＢＩＳＴ回路を含むＬＳＩのブロック図。
【符号の説明】
１０：半導体記憶装置
１１：ＲＡＭ部
１２：ＢＩＳＴ回路
１３：アドレス切替スイッチ
１４：データ切替スイッチ
１５：メモリセルアレイ
１６：アドレスバッファ
１７：アドレスデコーダ
１８：ロウデコーダ
１９：データバッファ
２０：システムＬＳＩ
２１：ロジックコア部
２２：ＲＡＭ部
２３：ユーザロジック部
２４：テスト制御部
２５：ＢＩＳＴ回路
２６：ＢＩＳＴ回路
３０：パターン生成回路
３１：検証パターン生成回路
３２：マーチングパターン生成回路
３３：チェッカードパターン生成回路
３４：アドレス生成回路
３５：データ入力生成回路
３６：データ期待値生成回路
３７：比較器
４１：シフトレジスタ部
４２：検証データ生成部
４３：アップダウンカウンタ部
４４：マーチングパターン生成部
４５：カウンタ部
４６：チェッカーボードパターン生成部
４７：レジスタ部
４８：パターンデータ生成部
５１：検証パターン生成回路
５２：テストパターン生成回路
５３：データ入力生成回路
５４：データ出力圧縮回路
５５：スキャン入力生成回路
５６：スキャン出力圧縮回路
【図１】
0003795822.tif 000002
【図２】
0003795822.tif 000003
【図３】
0003795822.tif 000004
【図４】
0003795822.tif 000005
【図５】
0003795822.tif 000006
【図６】
0003795822.tif 000007
【図７】
0003795822.tif 000008
【図８】
0003795822.tif 000009
【図９】
0003795822.tif 000010
【図１０】
0003795822.tif 000011