(57)【特許請求の範囲】
【請求項１】
セキュリティ強化を図った半導体回路構成であって：
半導体ウエハ上の第１半導体ダイ領域内に配置された半導体回路の第１部分；
前記半導体ウエハ上の、前記第１半導体ダイ領域および隣接する第２半導体ダイ領域間に位置する分離領域内に配置された半導体回路の第２部分；
から成り、
前記半導体回路の第２部分は、前記半導体回路の第１部分に結合され、前記半導体回路の第１部分に対するアクセスを可能にするアクセス回路を内蔵し、該アクセス回路は複数のプローブ・パッドを含み、
前記半導体回路の第２部分は、前記分離領域に配置され、前記複数のプローブ・パッドを含む前記アクセス回路を、前記分離領域から破壊的に除去することにより、前記半導体回路の第１部分を、前記半導体回路の第２部分を介してのアクセスを不可能とする状態に維持し、
前記半導体回路構成は、半導体回路の第２部分の除去に続いて半導体回路の第１部分を電気的に分離するために前記第１半導体ダイ領域内に分離回路をさらに含む、半導体回路構成。
【請求項２】
前記分離回路はトランスミッションゲート手段を含む、請求項１に記載の半導体回路構成。
【請求項３】
セキュリティ強化を図った半導体素子であって：
ウエハ上に製造された半導体ダイ・サイト上に配置された半導体回路の第１部分であって、前記ウエハは、該ウエハ上の該半導体ダイ・サイトに隣接する分離領域内に配置された半導体回路の第２部分も含み、該半導体回路の第２部分は、前記半導体回路の第１部分に結合され、プローブ・パッドを含むアクセス回路を内蔵し、前記プローブ・パッドを介して前記半導体の第１部分に対するアクセスを可能とし、前記半導体回路の第２部分を除去した後は、該半導体回路の第２部分を介した前記半導体回路の第１部分に対するアクセスを不可能な状態に維持する、半導体回路の第１部分：および
前記半導体ダイ・サイト内に配置され、前記半導体回路の第２部分の除去の後、前記半導体回路の第１部分を電気的に分離する分離回路；
から成ることを特徴とする半導体素子。
【請求項４】
セキュリティを強化した半導体回路の製造方法であって：
半導体ウエハ上の第１半導体ダイ領域内に半導体回路の第１部分を形成する段階；
前記半導体回路の第１部分から分離された前記半導体ウエハ上に配置され、かつ前記第１半導体ダイ領域および隣接する第２半導体ダイ領域の間に位置する分離領域内に配置される半導体回路の第２部分を形成する段階；
前記半導体回路の第２部分は、前記半導体回路の第１部分に結合され、前記半導体回路の第１部分に対するアクセスを可能にするアクセス回路を内蔵し、該アクセス回路は前記半導体回路の第１部分にアクセスする複数のプローブ・パッドを含み、
前記複数のプローブ・パッドを含む前記半導体回路の第２部分を前記ウエハから破壊的に除去し、前記半導体回路の第２部分を介した前記半導体回路の第１部分へのアクセスを不可能な状態に維持する段階；
から成り、
前記半導体回路は、半導体回路の前記第２部分の除去に続いて半導体回路の前記第１部分を電気的に分離するための分離回路をさらに含むことを特徴とする方法。
【請求項５】
前記半導体の第２部分を前記ウエハから破壊的に除去する前記段階は、前記分離領域内の前記ウエハ表面上において、前記半導体回路の第１部分を破壊的に除去するには十分であり、前記ウエハを切断するには不十分な深さで、第１ソーイング処理を行う段階を含むことを特徴とする請求項４に記載の半導体回路製造方法。
【請求項６】
前記ウエハ上において、前記ウエハを切断するのに十分な深さで第２ソーイング処理を行なうことをさらに含む、請求項５に記載の半導体回路製造方法。
【請求項７】
分解回路はトランスミッションゲート手段を含む、請求項４に記載の半導体回路製造方法。
【請求項８】
前記破壊的除去の段階の後前記ウエハを個々のダイにダイシングすることをさらに含む、請求項４に記載の半導体回路製造方法。
【発明の詳細な説明】
発明の分野
本発明は、一般的に、高いセキュリティを要求する半導体電子素子に関するものである。
発明の背景
かかる電子素子は、一般的に、無許可のアクセス即ち「ハッキング(hacking)」から安全に保持しなければならないデータ（例えば、財務上のデータまたは個人データのような）を保持するために用いらている。
特定のセキュリティ構造のための電子回路を、半導体電子素子のアクティブ・ダイ領域(active die area)に組み込むことが提案されている。しかしながら、かかる提案には、組み込まれたセキュリティ回路がハッカに（顕微鏡による検査によって）見ることができるので、ハッカは容易にリバース・エンジニアリングを行うことができてしまうという欠点がある。また、かかる組み込みセキュリティ回路は、製造の間の素子検査可能性（testability）が制限される可能性があるので、製品の品質低下の恐れがある。また、新たな検査方法(test philosophy)を設計し実施するには、多大な努力を要するであろう。
また、製造設備から素子を出荷する前に、製造の間検査に用いるボンド／プローブ・パッドや検査回路のような物理的構造を、検査済み素子から分離することも既知である。典型的に、素子検査モードは、素子データおよび構造全体に対するアクセスを提供するので、検査モードへのアクセスを除去することによって、素子データのセキュリティを向上させることになる。しかしながら、これら既知の分離方法は、単に、ボンド／プローブ・パッドや検査回路のような構造を素子から切断するだけに過ぎず、残りの導体や回路は相変わらず可視状態であり、アクティブのままである。したがって、これら既知の方法では、ハッカが分離されているボンド／プローブ・パッドや検査回路を入手することができれば、必要な回路の再接続、即ち、リバース・エンジニアリングを行い、素子の検査モードへのアクセスを得ることが考えられる。
発明の概要
本発明の目的は、上述の欠点を克服するか、あるいは少なくとも軽減する、半導体回路構成，半導体素子およびその製造方法を提供することである。
本発明の第１の態様によれば、請求項１に請求するような半導体回路構成が提供される。
本発明の第２の態様によれば、請求項３に請求するような半導体素子が提供される。
本発明の第３の態様によれば、請求項４に請求するような半導体回路の製造方法が提供される。
【図面の簡単な説明】
これより、添付図面を参照しながら、一例としてのみ、１つの電子素子およびその製造方法について説明する。図面において、
第１図は、個々の素子の分離以前における、電子素子およびそれらに関連する検査回路のアレイを含む半導体ウエハの一部を示す。
第２図は、検査が終了し第１図のウエハから分離された後の、出荷準備が整った個々の電子素子を示す。
第３図は、製造および検査の間検査回路を接続する際に以前に用いた導体を電気的に分離するために、第２図の素子に用いた分離回路の概略回路図である。
実施例の詳細な説明
最初に第１図を参照すると、半導体ウエハ１０は、電子素子ダイ１２のアレイ（その内４つのみを、図１に描いたウエハの部分に示す）を含む。電子素子ダイ１２は同一であり、各々、フィールドにおける素子の使用において安全に保持されなければならないデータを保持する、メモリ回路１４を含む。本好適実施例では、素子はマイクロコントローラであり、メモリ回路１４はリード・オンリ・メモリ（ＲＯＭ）の形態で提供されるが、本発明は、データを安全に保持するべきあらゆる電子素子に、更に広く適用可能であることは理解されよう。
従来からの半導体製造技術を用いてウエハを処理し、その上にダイ１２を形成する。このダイ１２の製造の間、全体として１６で示す検査回路およびボンド／プローブ・パッドを、ダイ１２間のウエハ上に形成する。検査回路およびボンド／プローブ・パッド１６については、後に一層詳しく説明する。以下で説明する理由のために、検査回路およびボンド／プローブ・パッド１６は、破線対１８，２０および２２，２４で囲まれた領域内に形成する。また、検査回路およびボンド／プローブ・パッド１６は、導体２６によって、それらの各素子ダイ１２に接続する。
ウエハ１０の製造が完了したなら、ボンド／プローブ・パッド１６に接触するようにプローブを挿入し、プローブと接触させたボンド／プローブ・パッドに信号を印加し、検査モードで素子を活性化させ、そのメモリ１４を含む素子の構造を（既知の方法で）検査することによって、各素子ダイ１２に対して個別に検査を行う。かかる検査は既知の方法で行われ、検査回路およびボンド／プローブ・パッド１６にイネーブリング電圧(enabling voltage)を印加し、導体２６を分離させないことが必要であることを除いて（以下で説明する）、これ以上詳しい説明は不要であろう。
各素子１２の個別検査が完了し合格した場合、ウエハに第１ソーイング処理(sawing operation)を行う。即ち、破線対１８，２０および２２，２４に沿って、およびその間にソー切断(saw cut)を行う。この第１ソーイング処理では、各破線対１８，２０および２２，２４間の間隔に等しい幅を有する鋸歯を用いて、ウエハの表面内部に切り込む程度の浅い深さであるが、ウエハを完全に切断しない程度の深さに切断を行う。このソーイング処理は、したがって、破線１８，２０および２２，２４間の検査回路およびボンド／プローブ・パッド１６全てを破壊的に除去することになる。
検査回路およびボンド／プローブ・パッドは、この時点においてそれらの各素子ダイから除去されてしまうので、通常では素子の検査はこれ以上不可能であることは認められよう。更に、検査回路およびボンド／プローブ・パッドは、その除去において破壊されるので、それらの目視検査またはリバース・エンジニアリングは事実上不可能となり、ハッカによるアクセスに対して、素子のセキュリティを一層強化することも認められよう。更にまた、破壊されたが素子１２に接続され続けている導体２６は、素子の電気的動作または構造を検査するための使用はもはや不可能なことも認められよう。何故なら、これらの導体は、以前は存在したが今では破壊されてしまった検査回路１６からのイネーブリング信号がないので、分離されそのままの状態となっているからである。
最後に、ウエハ１０に第２ソーイング処理を行う。第１ソーイング処理によって残された溝に沿って、破線対１８，２０および２２，２４の各々に沿って、およびその間にソー切断を行う。この第２ソーイング処理では、第１ソーイング処理におけるよりも幅が狭いソー・ブレードを用いて、ウエハを完全に切断する。こうして、第２ソーイング処理によって、図２に示すように、ウエハを個々の素子ダイに完全に分離する。これによって、不許可のアクセスに対するセキュリティの強化を図ることができる。
次に第３図を参照し、上述のように、分離回路３０を、素子ダイ１２内に設ける。回路３０は、２つの電界効果トランジスタ（ＦＥＴ）３２，３４から成る、トランスミッション・ゲート構成(transmission gate arrangement)を含む。ＦＥＴ３２はｐ−チャネル素子であり、ＦＥＴ３４はｎ−チャネル素子である。ＦＥＴ３２，３４は、それらのソース電極が互いに接続され、それらのドレイン電極も互いに接続されている。ＦＥＴ３２，３４は、それらのソース電極およびドレイン電極が、検査回路１６および素子ダイ１２の残りの部分の間の導体２６に直列に接続されている。ＦＥＴ３２のゲート電極は、検査回路１６からの導体に接続され、ＦＥＴ３４のゲート電極は、反転器３６を介して、検査回路１６からの同じ導体に結合されている。
回路３０は、トランスミッション・ゲートとして機能し、そのゲート電極に検査回路から印加されるイネーブル信号によってイネーブルされた場合、そのソース電極およびドレイン電極間の導体２６に、その他の信号を通過させることは理解されよう。検査回路からのイネーブル信号がない場合、トランスミッション・ゲート回路は、あらゆる信号がそのソース電極およびドレイン電極間を通過するのを禁止し、こうして検査回路から関連する導体２６を分離する。
上述のように検査回路を破壊的にウエハから分離すると、素子ダイ１２上に残る導体２６の部分は、それによって素子ダイの残りの部分から電気的に分離されることは認められよう。したがって、既にこれまでに説明したように、分離された各素子１２に接続されている残りの導体２６は、今や素子の電気的動作や構造を検査するためには使用不可能であるので、無許可のアクセスに対する素子のセキュリティが強化されることが認められよう。
添付図面には示されていないが、窒化シリコンのような絶縁物質の１つ以上の層の下に導体２６を「埋め込み」（例えば、インプラントによって、または後続の被覆層を形成することによって）、分離した素子１２におけるコンタクトへのプローブ接触(probing)、またはそれらの目視検査を一層困難にすることによって、素子１２のセキュリティは更に強化される。
上述の好適実施例の代案として、レーザ遮断(laser obliteration)，ダイアモンド・スクライブ(diamond scribe)，また選択的化学エッチングのような追加のウエハ処理工程を、検査回路を破壊的に除去するためのソーイングの代わりに使用可能であることが認められよう。
更に、上述の実施例では、検査回路およびボンド／プローブ・パッドという形態の構造を破壊的に除去することによって、最終素子（完成品）のセキュリティ強化を図ったが、最終素子のセキュリティ強化は、拡張検査モード回路，あるいは素子のバス，中央演算装置またはメモリへの（何らかの方法でスクランブルされた）アクセスのスクランブルを解除する回路のような、その他の構造に対する破壊的除去によっても可能であることも認められよう。
【図１】
0003856156.tif 000002
【図２】
0003856156.tif 000003
【図３】
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