(57)【特許請求の範囲】
【請求項１】
同期信号に同期して装置全体を制御するメイン制御手段と、複数の編集手段と、上記複数の編集手段に対応して設けられ、上記メイン制御手段の制御に基づいて各編集手段の動作制御を行う複数のサブ制御手段と、上記複数のサブ制御手段と上記メイン制御手段を一斉同報バスによりバス型接続する接続手段とを備え、上記メイン制御手段は、上記一斉同報バスにより上記複数のサブ制御手段に対して制御情報を同時に送出し、又は、上記複数のサブ制御手段に対して制御情報を選択的に送出し、上記複数のサブ制御手段は、各々、上記一斉同報バスを介して送出された上記メイン制御手段からの制御情報が、対応する編集手段に対するものであった場合に、上記制御情報に基づいて上記編集手段の動作制御を行う分散処理型の編集装置であって、
上記メイン制御手段は、エラーに対応するための再処理を含む編集処理を実行するための編集プログラムと時間軸に沿って送出処理を行う送出プログラムに基づいて、編集処理における制御シーケンスのリストである編集リストを作成し、上記制御情報として、作成した編集リストを上記一斉同報バスにより上記複数のサブ制御手段に対して送出するとともに、上記一斉同報バスにより編集処理の準備を指示する準備命令を上記複数のサブ制御手段に対して送出し、システム時刻、編集処理の開始時刻及び編集処理時間を上記複数のサブ制御手段に対して個々に設定し、上記一斉同報バスにより編集処理の実行開始を指示する開始命令を送出することを特徴とする分散処理型の編集装置。
【請求項２】
上記メイン制御手段は、上記制御情報として、制御プログラム情報を送出することを特徴とする請求項１記載の分散処理型の編集装置。
【発明の詳細な説明】
技術分野
本発明は、例えば、装置全体を制御するＣＰＵ（Central Processing Unit）と、ビデオ編集等の編集処理に必要な複数の機器を各々制御する複数のＣＰＵとで構成された分散処理型の編集装置に関するものである。
背景技術
例えば、計算機システムがジョブを処理する形態として、分散処理方式がある。この分散処理方式とは、１台の計算機に全てのジョブを集中して処理させる集中処理方式に対して、ジョブ毎に、あるいは１つのジョブを小さい単位に分割したものを、相互に結合された計算要素に分散して処理する方式である。
上述のような分散処理方式を採用した編集装置は、装置全体を制御するMain ＣＰＵと、編集処理に必要な各種の編集機器や入出力機器を制御する複数のSub ＣＰＵとで構成されており、Main ＣＰＵと複数のSub ＣＰＵは、通信回線で接続されている。また、各Sub ＣＰＵには、編集処理の一部の処理を実行するプロセスが置かれている。そして、Main ＣＰＵは、各Sub ＣＰＵに対して命令を送出し、命令を受けたSub ＣＰＵは、その命令に基いてプロセスを実行することにより編集機器の動作制御等を行う。
このようにして、分散処理方式を採用した従来の編集装置では、通信回線で接続された複数のＣＰＵが互いに情報を授受しあうことにより、編集処理を進めるようになされている。
しかし、上述のような従来の編集装置では、Main ＣＰＵが個々のSub ＣＰＵに対して別々に命令を送出しなければならなかった。このため、Sub ＣＰＵの増加に伴って、Main ＣＰＵの制御プログラムが複雑になると共に、処理速度が低下してしまっていた。また、ビデオ編集等を行う場合、幾つかの編集機器（以下、デバイスと言う。）を同時に制御する必要があるが、その制御のための同期をとることが困難であった。
また、上述したように、ビデオ編集等を行う場合には同期をとる必要があるため、Main ＣＰＵの制御プログラムには、タイミング制御処理が組み込まれている。しかし、ビデオ編集等では、タイミング合わせが単一時間に集中してしまうため、システムの拡張等で異なるタイミングのデバイスを追加する場合、又はデバイスのタイミングを変更する場合等には、Main ＣＰＵの制御プログラムを大幅に修正する必要があった。また、制御すべきデバイスのタイミングを予測することは困難であるため、徐々に拡張修正する必要があった。さらに、拡張による制御プログラムの大幅な修正に対して、修正作業やデバック作業に多大な時間が費やされてしまっていた。さらにまた、従来のタイミングを維持した状態で異なるタイミングのデバイスを追加する、又はデバイスのタイミングを変更することは困難であった。
また、高度な編集処理を行う編集装置を開発しようとした場合、編集処理の制御プログラムは、Main ＣＰＵに集中して組み込まれていたため、開発時間や、制御プログラムの修正作業及びデバック作業に多大な時間が費やされてしまっていた。
上述のようなことにより、従来の編集装置では、装置の拡張や規模の拡大等をスムーズに行うことができなかった。また、装置の拡張や規模の拡大等を行った場合には、それに伴って、装置の性能が低下してしまっていた。
そこで、本発明は、上述の如き従来の実情に鑑みてなされたものであり、次のような目的を有するものである。
即ち、本発明の目的は、編集処理を円滑に行い、装置内の同期を正確に、かつ容易にとることができる編集装置を提供することにある。
また、本発明の目的は、装置の性能が低下することなく、拡張及び規模の拡大を容易に行うことができる編集装置を提供することにある。
発明の開示
上述の課題を解決するために、本発明は、同期信号に同期して装置全体を制御するメイン制御手段と、複数の編集手段と、上記複数の編集手段に対応して設けられ、上記メイン制御手段の制御に基づいて各編集手段の動作制御を行う複数のサブ制御手段と、上記複数のサブ制御手段と上記メイン制御手段を一斉同報バスによりバス型接続する接続手段とを備え、上記メイン制御手段は、上記一斉同報バスにより上記複数のサブ制御手段に対して制御情報を同時に送出し、又は、上記複数のサブ制御手段に対して制御情報を選択的に送出し、上記複数のサブ制御手段は、各々、上記一斉同報バスを介して送出された上記メイン制御手段からの制御情報が、対応する編集手段に対するものであった場合に、上記制御情報に基づいて上記編集手段の動作制御を行う分散処理型の編集装置であって、上記メイン制御手段は、エラーに対応するための再処理を含む編集処理を実行するための編集プログラムと時間軸に沿って送出処理を行う送出プログラムに基づいて、編集処理における制御シーケンスのリストである編集リストを作成し、上記制御情報として、作成した編集リストを上記一斉同報バスにより上記複数のサブ制御手段に対して送出するとともに、上記一斉同報バスにより編集処理の準備を指示する準備命令を上記複数のサブ制御手段に対して送出し、システム時刻、編集処理の開始時刻及び編集処理時間を上記複数のサブ制御手段に対して個々に設定し、上記一斉同報バスにより編集処理の実行開始を指示する開始命令を送出することを特徴とする。
本発明に係る分散処理型の編集装置において、上記メイン制御手段は、上記制御情報として、制御プログラム情報を送出する。
このような構成の分散処理型の編集装置では、メイン制御手段は、エラーに対応するための再処理を含む編集処理を実行するための編集プログラムと時間軸に沿って送出処理を行う送出プログラムに基づいて、編集処理における制御シーケンスのリストである編集リストを作成し、制御情報として、作成した編集リストを一斉同報バスにより複数のサブ制御手段に対して送出するとともに、上記一斉同報バスにより編集処理の準備を指示する準備命令を上記複数のサブ制御手段に対して送出し、システム時刻、編集処理の開始時刻及び編集処理時間を上記複数のサブ制御手段に対して個々に設定し、上記一斉同報バスにより編集処理の実行開始を指示する開始命令を送出し、複数のサブ制御手段は、各々、一斉同報バスを介して送出されたメイン制御手段からの制御情報が、対応する編集手段に対するものであった場合に、上記制御情報に基づいて上記編集手段の動作制御を行うので、上記メイン制御手段は、編集手段固有の処理やタイミング等を細かく制御する必要がない。このため、新規の編集手段の追加や、異なるタイミングの編集手段を装置に組み込む場合にも、メイン制御手段の制御プログラムを修正する必要を最小限に押さえることができる。また、追加する編集手段に対応するサブ制御手段に制御プログラムを追加することにより、容易に対応することができる。したがって、この編集装置は、装置の性能を低下させることなく、装置の拡張や規模の拡大をスムーズに行うことができる。
また、本発明に係る編集装置においてメイン制御手段は、上記制御情報として、上記一斉同報バスにより編集処理の実行開始を指示する開始命令を送出するので、水平分散型の編集処理を円滑に行うことができると共に、装置内の同期を容易に、且つ正確に取ることができる。
さらに、本発明に係る編集装置における上記制御情報は、例えば制御プログラム情報である。すなわち、メイン制御手段は、接続手段の一斉同報バスにより複数のサブ制御手段に対して制御プログラム情報を同時に送出する。これにより、個々の編集装置に同じ制御プログラム情報が送出されることとなる。したがって、編集処理の制御プログラムがメイン制御手段に集中するということを防ぐことができる。このため、高度な編集処理を行う編集装置を開発する場合等においても、修正やデバック等の作業を軽減することができ、装置の拡張や規模の拡大をスムーズに行うことができる。
【図面の簡単な説明】
図１は、本発明に係る編集装置の構成を示すブロック図である。
図２は、上記編集装置のMain ＣＰＵとSub ＣＰＵの接続状態を説明するための図である。
図３は、上記Main ＣＰＵの制御処理を示すフローチャートである。
図４は、上記Sub ＣＰＵの制御処理を示すフローチャートである。
発明を実施するための最良の形態
以下、本発明を実施するための最良の形態を図面を参照しながら詳細に説明する。
本発明に係る編集装置は、例えば図１のブロック図に示すように構成される。この編集装置１００は、Main ＣＰＵ Module１０と複数のSub ＣＰＵ Module ２０，３０，・・・，ｎ０，・・・と割り込みラッチ回路３００を備えており、Main ＣＰＵ Module１０と複数のSub ＣＰＵ Module ２０，３０，・・・，ｎ０，・・・と割り込みラッチ回路３００がシステムバス２００によりバス接続されている。
Main ＣＰＵ Module１０は、Main ＣＰＵ１１とMain Memory １２とMain ＣＰＵ Device１３とからなり、図示していないが、ディスプレイ装置等のマンマシン・インターフェース装置、上位システムや他のシステム等と接続されており、それらの装置やシステムとの通信やインターフェース制御を行うとともに、装置全体の動作制御を行う。また、Main ＣＰＵ Module１０として、例えば、２５ＭＨｚのＣＰＵを用いている。
Sub ＣＰＵ Module ２０，３０，・・・，ｎ０，・・・は、それぞれ共有メモリ２１，３１，・・・，ｎ１，・・・と、Sub ＣＰＵ ２２，３２，・・・，ｎ２，・・・と、Sub ＣＰＵ Device ２３，３３，・・・，ｎ３，・・・とからなり、各Sub ＣＰＵ ２２，３２，・・・，ｎ２，・・・がMain ＣＰＵ１１からの情報に応じて各Sub ＣＰＵ Device ２３，３３，・・・，ｎ３，・・・を制御するようになっている。また、各Sub ＣＰＵ ２２，３２，・・・，ｎ２，・・・として、例えば、上述したようなMain ＣＰＵ１１と同様の２５ＭＨｚのＣＰＵを用いている。
Sub ＣＰＵ Device ２３，３３，・・・，ｎ３，・・・は、編集処理に必要な各種の編集機器や入出力機器である例えばスイッチャー、画像効果を発生させるエフェクタ、ビデオソースを出力するビデオテープレコーダ、カメラ、及び文字や図形を出力するコンピュータ等に相当するものである。そして、Sub ＣＰＵ Device ２３，３３，・・・，ｎ３，・・・は、Sub ＣＰＵ Module ２０，３０，・・・，ｎ０，・・・から制御されることにより、各々動作するようになされている。
システムバス２００は、データバス２０１及びアドレスバス２０２を有し、データバス２０１及びアドレスバス２０２としては、一斉同報バスを用いている。また、システムバス２００は、例えばシリアルリンク方式により、Main ＣＰＵ Module１０とSub ＣＰＵ Module２０，３０，・・・，ｎ０，・・・を接続している。したがって、このようなシステムバス２００を介して、Main ＣＰＵ Module １０からSub ＣＰＵ Module ２０，３０，・・・，ｎ０，・・・に対して、又はSub ＣＰＵ Module ２０，３０，・・・，ｎ０，・・・からMain ＣＰＵ Module１０に対して各種の情報を伝達することができる。
上述したようにMain ＣＰＵ１１及びSub ＣＰＵ ２２，３２，・・・，ｎ２，・・・として、各々、２５ＭＨｚのＣＰＵを用いているため、各ＣＰＵにおけるデータの転送速度は、各々１clock４０nsecとなる。したがって、２wait１サイクルで行えた場合、１２０nsec×Bus幅４byteで３３Mbyte/secのデータ転送を行うことができることとなる。また、Main ＣＰＵ１１とSub ＣＰＵ ２２，３２，・・・，ｎ２，・・・は、シリアルリンク方式を用いたシステムバス２００により接続されているため、２０Mbpsで最大転送速度は、１．３Mbyte/secとなる。
次に、Main ＣＰＵ１１とSub ＣＰＵ ２２，３２，・・・，ｎ２，・・・の接続状態について具体的に説明する。
Main ＣＰＵ１１は、当該Main ＣＰＵ１１から送出される信号が全Sub ＣＰＵに送られる同報情報信号なのか特定のSub ＣＰＵに対して送られる個別情報信号なのかを示すBroadcast信号、特定のSub ＣＰＵに対して情報を伝送する場合にSub ＣＰＵの指定をするＩ／Ｏ Select信号、情報の読み出しか書き込みかの動作モードを示すＩ／Ｏ Read信号とＩ／Ｏ Write信号、データを送受信するためのData信号、及び、アドレス情報を送受信するためのAddress信号をそれぞれ出力あるいは入力している。そして、Ｉ／Ｏ Select信号、Ｉ／Ｏ Read信号及びＩ／Ｏ Write信号は、図２に示すように、ＡＮＤ回路１１ｂに入力され、ＡＮＤ回路１１ｂからの出力とBroadcast信号とがＯＲ回路１１ａに入力されている。
また、Sub ＣＰＵ Module ２０，３０，・・・，ｎ０，・・・は、各々が同様の構成をしたものであり、例えば、図２に示すように、Sub ＣＰＵ Module ｎ０は、共有メモリｎ１とSub ＣＰＵ ｎ２を有しており、Sub ＣＰＵ ｎ２が情報の読み出しか書き込みかの動作モードを示すＩ／Ｏ Read信号とＩ／Ｏ Write信号、データを送受信するためのData信号、及び、アドレス情報を送受信するためのAddress信号をそれぞれ入出力している。そして、Ｉ／Ｏ Read信号及びＩ／Ｏ Write信号は、ＯＲ回路ｎ２ａに入力されている。
そして、Main ＣＰＵ１１からの各信号すなわちＯＲ回路１１ａの出力信号、Ｉ／Ｏ Write信号、Data信号及びAddress信号がシステムバス２００を介して、全Sub ＣＰＵ Module ２０，３０，・・・，ｎ０，・・・の各共有メモリ２１，３１，・・・，ｎ１，・・・の端子ＣＳ，Ｒ／Ｗ，Ｄ０・・・Ｄｎ，Ａ０・・・Ａｎに供給されている。また、各共有メモリ２１，３１，・・・，ｎ１，・・・のもう一方の端子ＣＳ，Ｒ／Ｗ，Ｄ０・・・Ｄｎ，Ａ０・・・Ａｎには、Sub ＣＰＵ ｎ２からの各信号すなわちＯＲ回路ｎ２ａの出力信号、Ｉ／Ｏ Write信号、Data信号及びAddress信号がシステムバス２００を介して供給されている。
尚、Sub ＣＰＵ２２，３２，・・・，ｎ２，・・・は、各々Sub ＣＰＵ ｎ２と同様のものであるため、その詳細説明を省略する。
上述したように各Sub ＣＰＵ Module ２０，３０，・・・，ｎ０，・・・には、各Sub ＣＰＵ ModuleとMain ＣＰＵ１１が共有して使用することができる共有メモリが設けられている。そして、Main ＣＰＵ１１からSub ＣＰＵ ｎ２への情報伝達は、上述したような一斉同報バスを用いたデータバス２０１及びアドレスバス２０２を経て共有メモリを介して行われる。
この時、Main ＣＰＵ１１から送出されるBroadcast信号は、各Sub ＣＰＵに対して送るAddress信号が全Sub ＣＰＵ ２２，３２，・・・，ｎ２，・・・に一斉に同じアドレスを送る信号すなわち同報アドレス信号であるか、あるいは任意のSub ＣＰＵを選択してそのSub ＣＰＵのみにアドレスを送る信号すなわち個別アドレス信号であるかを示す信号である。
具体的に言うと、Main ＣＰＵ１１は、例えば、同期を必要とする命令等の情報を全Sub ＣＰＵ Module ２０，３０，・・・，ｎ０，・・・に対して送出する場合、送出するAddress信号を同報アドレス信号とする。これにより、Sub ＣＰＵ ｎ２を含む全てのSub ＣＰＵ ２２，３２，・・・，ｎ２，・・・には、同じ命令等の情報が送られることとなる。そして、Main ＣＰＵ１１から命令等の情報を受けた全てのSub ＣＰＵ ２２，３２，・・・，ｎ２，・・・は、各々、自らのデバイスに対して送出された情報であるか否かを判断し、その判断結果に応じて同一Module内のSub ＣＰＵ Deviceの動作制御を行う。
また、Main ＣＰＵ１０は、例えば特定の、Sub ＣＰＵ ｎ２に対してのみ、Sub ＣＰＵ Device ｎ３を制御するための制御情報を送ったり、Sub ＣＰＵ ｎ２の設定等を行ったりする場合、Sub ＣＰＵ ｎ２へ送るAddress信号を個別アドレス信号とする。これにより、Sub ＣＰＵ ｎ２が選択され、Sub ＣＰＵ ｎ２に対して通常のアドレス割り付けが行われることとなる。そして、Main ＣＰＵ１１は、Sub ＣＰＵ ｎ２に対するデータの読み書きを行う。
一方、各Sub ＣＰＵ Module ２０，３０，・・・，ｎ０，・・・からMain ＣＰＵ１１に対して情報伝達する場合、個々のSub ＣＰＵは、Interrupt信号とMain ＣＰＵ１１の個別アドレスを用いることにより、Main ＣＰＵ１１をアクセスすることができる。
そこで、例えば、Sub ＣＰＵ ｎ２からMain ＣＰＵ Module１１に対して情報伝達する場合、Sub ＣＰＵ ｎ２は、上述した共有メモリｎ１に情報を書き込み、Main ＣＰＵ１１に対してInterrupt信号を用いて割り込みを掛ける。Main ＣＰＵ１１は、割り込みラッチ回路３００からのInterrupt信号により、Sub ＣＰＵ ｎ２からの割り込みが掛かったことを認識する。そして、Main ＣＰＵ１１は、上述したSub ＣＰＵ ｎ２に対するアクセス時と同様にして、Ｉ／Ｏ Select信号をSub ＣＰＵ ｎ２とし、Ｉ／Ｏ Read信号及びＩ／Ｏ Write信号を用いることにより、Sub ＣＰＵ Module ｎ０内の共有メモリｎ１からの情報を読み出す。
上述のように、編集装置１００は、データバス２０１及びアドレスバス２０２に一斉同報バスを用いているため、Main ＣＰＵ１１は、多数のSub ＣＰＵが存在しようが、存在するSub ＣＰＵの数に関わり無く、１回の書き込みで全てのSub ＣＰＵに対して情報伝達することができる。また、このため、Main ＣＰＵ Module １０は、Interrupt信号を用いることにより、全てのSub ＣＰＵに対して、同時に割り込みを掛けることができる。
次に、Main ＣＰＵ１１及びSub ＣＰＵ ２２，３２，・・・，ｎ２，・・・における制御処理について具体的に説明する。
まず、Main ＣＰＵ１１に組み込まれる制御プログラムは、使用目的やアプリケーションにより異なるが、ここでは、編集装置１００をビデオシステムに用いるものとする。このため、Main ＣＰＵ１１は、水平周期信号に同期して装置全体を制御する必要がある。
そこで、Main ＣＰＵ１１に組み込まれる制御プログラムは、編集処理用の制御プログラム（以下、編集プログラムと言う。）と送出処理用の制御プログラム（以下、送出プログラムと言う。）とからなり、何れの制御プログラムとも、水平同期信号に従って各種制御対象を制御するようになされている。
Main ＣＰＵ１１は、上述のような各制御プログラムに基づいて、制御リストの作成、作成した制御リストのSub ＣＰＵ ２２，３２，・・・，ｎ２，・・・への送出、時刻の設定、実行の開始等の処理を行う。
ここで、例えば、編集プログラムと送出プログラムでは、上述した水平同期信号による制御という点は共通しているが、以下の点が異なる。編集プログラムは、頭出し等の待ち合わせが発生するため、エラーが発生した場合でも再度処理を行わなければならないが、送出プログラムは、待ち合わせはなく、また、再度処理を行う必要も殆どなく、時間軸に沿って処理するようになされている。
そこで、編集装置１００では、編集プログラムと送出プログラムの共通点である水平同期信号によるSub ＣＰＵの制御を、Main ＣＰＵ１１がデータバス２０１及びアドレスバス２０２すなわち一斉同報バスを用いることにより行われる。また、個々のSub ＣＰＵ Device２３，３３，・・・，ｎ３，・・・からMain ＣＰＵ１１への情報は、上述したような個々のSub ＣＰＵからMain ＣＰＵ１１への個別アドレスによる情報伝達により行われる。
図３及び図４は、Main ＣＰＵ１１及びSub ＣＰＵ ２２，３２，・・・，ｎ２，・・・の制御処理を示したフローチャートである。以下、上記図３及び図４を用いて各制御処理について説明する。
先ず、上記図３に示すように、例えば、図示していないキーボードによりMain ＣＰＵ１１に対して編集実行の指示が与えられると、Main ＣＰＵ１１は、編集処理における制御シーケンスのリスト（以下、編集リストと言う。）を作成する（ステップＳ１）。そして、Main ＣＰＵ１１は、一斉同報バスにより、作成した編集リストを全Sub ＣＰＵ ２２，３２，・・・，ｎ２，・・・に対して送出する（ステップＳ２）。また、これと同時に、Main ＣＰＵ１１は、一斉同報バスにより、各Sub ＣＰＵ Device ２３，３３，・・・，ｎ３，・・・に対する準備の指示（以下、ＳＴ−ＢＹ命令と言う。）をSub ＣＰＵ ２２，３２，・・・，ｎ２，・・・に対して送出する（ステップＳ３）。
次に、Main ＣＰＵ１１は、Sub ＣＰＵ ２２，３２，・・・，ｎ２，・・・がＳＴ−ＢＹ命令を受信し、Sub ＣＰＵ ２２，３２，・・・，ｎ２，・・・のＳＴ−ＢＹ命令に基いた制御によりSub ＣＰＵ Device ２３，３３，・・・，ｎ３，・・・が待ち状態となったか否かを判断する（ステップＳ４）。そして、Main ＣＰＵ１１は、Sub ＣＰＵ Device ２３，３３，・・・，ｎ３，・・・が待ち状態となるまで本ステップ処理を繰り返す。
Sub ＣＰＵ Device ２３，３３，・・・，ｎ３，・・・が待ち状態となると、Main ＣＰＵ１１は、システム時刻、編集処理の開始時刻、及び編集処理時間等をSub ＣＰＵ ２２，３２，・・・，ｎ２，・・・に対して個々に設定する（ステップＳ５）。
次に、Main ＣＰＵ１１は、一斉同報バスにより、実行開始の指示（以下、開始命令と言う）。をSub ＣＰＵ ２２，３２，・・・，ｎ２，・・・に対して送出する（ステップＳ６）。
次に、Main ＣＰＵ１１は、Sub ＣＰＵ ２２，３２，・・・，ｎ２，・・・が開始命令を受信し、Sub ＣＰＵ ２２，３２，・・・，ｎ２，・・・の開始命令に基いた制御によりSub ＣＰＵ Device ２３，３２，・・・，ｎ３，・・・が各々の編集処理を終了したか否かを判断する（ステップＳ７）。そして、Main ＣＰＵ１１は、Sub ＣＰＵ Device ２３，３３，・・・，ｎ３，・・・が各々の編集処理を終了するまで本ステップ処理を繰り返す。その後、Sub ＣＰＵ Device ２３，３２，・・・，ｎ３，・・・が各々の編集処理を終了すると、Main ＣＰＵ１１は、本処理を終了する。
次に、Sub ＣＰＵ ２２，３２，・・・，ｎ２，・・・は、例えば、Sub ＣＰＵ ｎ２は、上記図４に示すように、Main ＣＰＵ１１からのコマンドを受信したか否かを判断し（ステップＳ１１）、Main ＣＰＵ１１からのコマンドを受信するまで本ステップ処理を繰り返す。
Main ＣＰＵ１１からのコマンドを受信すると、Sub ＣＰＵ ｎ２は、そのコマンドが編集リストを示すものであるか否かを判断する（ステップＳ１２）。
Sub ＣＰＵ ｎ２が受信したコマンドが編集リストを示すものであると判断した場合、Sub ＣＰＵ ｎ２は、Main ＣＰＵ１１からの編集リストを一斉同報バスを介して取り込む（ステップＳ１３）。そして、図示していないが、Sub ＣＰＵ ｎ２は、取り込んだ編集リストを基にして、Sub ＣＰＵ Device ｎ３の制御に必要なプロトコル等を作成して本処理を終了する。したがって、このプロトコルに基いて、以降に示す処理が行われることとなる。
一方、ステップＳ１２にて、Sub ＣＰＵ ｎ２が受信したコマンドが編集リストを示すものでないと判断した場合、Sub ＣＰＵ ｎ２は、受信したコマンドがＳＴ−ＢＹ命令を示すものであるか否かを判断する（ステップＳ１４）。
Sub ＣＰＵ ｎ２が受信したコマンドがＳＴ−ＢＹ命令を示すものであると判断した場合、Sub ＣＰＵ ｎ２は、Sub ＣＰＵ Device ｎ３に対してＳＴ−ＢＹ命令を送出する（ステップＳ１５）。これにより、Sub ＣＰＵ Device ｎ３は、例えば、頭だし、ファイルのオープン、及びファイルのシーク等の準備動作を行う。
次に、Sub ＣＰＵ ｎ２は、Sub ＣＰＵ Device ｎ３がＳＴ−ＢＹ命令を受信し、上述したような動作準備が完了（以下、ＳＴ−ＢＹ完了と言う）。したか否かを判断し（ステップＳ１６）、Sub ＣＰＵ Device ｎ３がＳＴ−ＢＹ完了状態となるまで本ステップ処理を繰り返す。
Sub ＣＰＵ Device ｎ３がＳＴ−ＢＹ完了状態となると、Sub ＣＰＵ ｎ２は、Sub ＣＰＵ Device ｎ３がＳＴ−ＢＹ完了したことを認識し、Sub ＣＰＵ Device ｎ３の待ち状態を設定して（ステップＳ１７）本処理を終了する。
一方、ステップＳ１４にて、受信したコマンドがＳＴ−ＢＹ命令を示すものでないと判断した場合、Sub ＣＰＵ ｎ２は、受信したコマンドが開始命令であるか否かを判断する（ステップＳ１８）。
受信したコマンドが開始命令であると判断した場合、Sub ＣＰＵｎ２は、Main ＣＰＵ１１からのシステム時刻を取り込む（ステップＳ１９）。
次に、Sub ＣＰＵ ｎ２は、取り込んだシステム時刻が、上記図３に示したステップＳ５の処理において、Main ＣＰＵ１１により設定された編集処理の開始時刻、すなわちSub ＣＰＵ Device ｎ３の動作開始時刻となったか否かを判断し（ステップＳ２０）、システム時刻がSub ＣＰＵ Device ｎ３の動作開始時刻となるまで、ステップＳ１９及びステップＳ２０の各処理を繰り返す。また、この時、Sub ＣＰＵ ｎ２は、設定された動作開始時刻に応じて、Sub ＣＰＵ Device ｎ３のディレイ等の調整を行う。
システム時刻がSub ＣＰＵ Device ｎ３の動作開始時刻となると、Sub ＣＰＵ ｎ２は、Sub ＣＰＵ Device ｎ３の動作実行タイミングの調整を行って、動作を開始するようにSub ＣＰＵ Device ｎ３を制御する（ステップＳ２１）。その後、Sub ＣＰＵ ｎ２は、本処理を終了する。
一方、ステップＳ１８にて、受信したコマンドが開始命令でないと判断した場合、すなわち上述した編集リスト、ＳＴ−ＢＹ命令、及び開始命令以外の命令を示すコマンドであると判断した場合、Sub ＣＰＵ ｎ２は、受信したコマンドが示す命令に基いた処理を行って（ステップＳ２２）本処理を終了する。
上述のように、Main ＣＰＵ１１は、デバイス固有の処理やタイミング等を細かく制御する必要がない。このため、新規のデバイスの追加や、異なるタイミングのデバイスを装置に組み込む場合にも、Main ＣＰＵ１１の制御プログラムを修正する必要を最小限に押さえることができる。また、この場合には、追加するデバイスのSub ＣＰＵに制御プログラムを追加することにより、容易に対応することができる。したがって、編集装置１００は、装置の性能を低下させることなく、装置の拡張や規模の拡大等をスムーズに行うことができる。
また、一斉同報バスにより、同期を必要とする命令、例えば、記録開始、再生開始、一時停止等の同期命令は、個々のデバイスに同じ命令が送出されることとなる。したがって、水平分散型の編集処理を円滑に行うことができると共に、装置内の同期を容易に取ることができる。また、例えは、Main ＣＰＵ１１が共通時刻を全てのSub ＣＰＵ ２２，３２，・・・，ｎ２，・・・に対して伝達する場合には、時刻遅れが生じないため、特に有効である。
尚、上述した編集装置１００では、Mian ＣＰＵ１１とSub ＣＰＵ２２，３２，・・・，ｎ２，・・・をシリアルリンク方式により接続するものとしたが、同軸ケーブルを用いたEthernet方式（ゼロックス社）により接続してもよい。この場合、１０Mbpsであれば、最大転送速度は、８００Kbyte/secとなる。
ただし、Ethernet方式のようなシリアルバス方式により各ＣＰＵを接続した場合、Sub ＣＰＵ ２２，３２，・・・，ｎ２，・・・がMain ＣＰＵ１１に対して同時に送信しようとした際の送信データの衝突等が発生する。このため、この場合には、シリアルバスを介して上述したような同報アドレスを転送する一斉同報バスとして用いることができるようになされており、Main ＣＰＵ１がSub ＣＰＵ ２２，３２，・・・，ｎ２，・・・からの送信を個別に対応することができるようになされているものとする。これにより、シリアルバスによる送信データの衝突を回避することができ、かつ高速なＣＰＵをMain ＣＰＵ１１及びSub ＣＰＵ ２２，３２，・・・，ｎ２，・・・として用いることができる。また、Sub ＣＰＵ Module２０，３０，・・・，ｎ０，・・・の接続数の制限を大幅に減らすことができる。
【図１】
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【図２】
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【図３】
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【図４】
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