(57)【特許請求の範囲】
【請求項１】
多層構造を有する半導体集積回路装置上に形成された回路であって、前記半導体集積回路装置の１つ以上の層において、マスクにより電気的に接続された状態、又は電気的に切断された状態に形成された導体が、前記１つ以上の層の各層に形成され、前記各層に形成された各導体が直列に接続されてなるパスを形成し、前記パスが複数並列に接続されてなることを特徴とする回路。
【請求項２】
前記回路において、前記各パスに含まれる前記各導体が、（１）全て電気的に接続された状態
（２）１層において電気的に切断され、他層において電気的に接続された状態
（３）２層において電気的に切断され、他層において電気的に接続された状態の何れかの状態に形成されていること
を特徴とする請求項１に記載の回路。
【請求項３】
複数の入力端と、  前記各入力端に対応して設けられ、対応する前記入力端にそれぞれの一端が接続されている、請求項１乃至請求項２の何れかに記載の複数の回路と、全ての前記回路の他端が接続されている出力端とを備えることを特徴とする信号選択回路。
【請求項４】
スタンダードセルベースレイアウト領域を有する半導体集積回路を構成するスタンダードセルであって、  前記スタンダードセルは、請求項１乃至請求項２の何れかに記載の回路を備えることを特徴とするスタンダードセル。
【請求項５】
前記スタンダードセルは、  前記スタンダードセルの外部と接続される複数の入力端と、  前記各入力端に対応して設けられ、対応する前記入力端にそれぞれの一端が接続されている請求項１乃至請求項２の何れかに記載の複数の回路と、  全ての前記回路の他端に接続されていて、かつ前記スタンダードセルの外部と接続される出力端とを備える  ことを特徴とする請求項４に記載のスタンダードセル。
【請求項６】
請求項４に記載の複数のスタンダードセルからなるスタンダードセル群であって、
前記スタンダードセル群は、入力用アサインセルと出力用アサインセルとからなり、  前記入力用アサインセルは、  前記入力用アサインセルの外部と接続される第１入力端と、  前記第１入力端に一端が接続されている請求項１乃至請求項２の何れかに記載の第１の回路と、  前記第１の回路の他端に接続されている第１中継出力端とを備え、  前記出力用アサインセルは、  前記出力用アサインセルの外部と接続される第２入力端と、  前記第２入力端に一端が接続されている請求項１乃至請求項２の何れかに記載の第２の回路と、  第１中継入力端と、  前記第２の回路の他端、及び前記第１中継入力端に接続されていて、かつ前記出力用アサインセルの外部と接続される出力端とを備え、  前記第１中継出力端と、前記第１中継入力端とが接続されるように配置されている  ことを特徴とするスタンダードセル群。
【請求項７】
前記スタンダードセル群は、さらに中継用アサインセルを含み、  前記中継用アサインセルは、前記中継用アサインセルの外部と接続される第３入力端と、前記第３入力端に一端が接続されている請求項１乃至請求項２の何れかに記載の第３の回路と、第２中継入力端と、前記第３の回路の他端、及び前記第２中継入力端に接続されている、第２中継出力端とを備え、  前記第１中継出力端と、前記第２中継入力端とが接続され、前記第２中継出力端と、前記第１中継入力端とが接続されるように配置されている  ことを特徴とする請求項６に記載のスタンダードセル群。
【請求項８】
前記スタンダードセルは、  プルダウン回路、又はプルアップ回路と、  一端が前記プルダウン回路、他端が電源に接続されている請求項１乃至請求項２の何れかに記載の回路、若しくは、一端が前記プルアップ回路、他端がグランドに接続されている請求項１乃至請求項２の何れかに記載の回路と、  何れかの前記回路の前記一端に接続されていて、かつ前記スタンダードセルの外部と接続される出力端とを備える  ことを特徴とする請求項４に記載のスタンダードセル。
【請求項９】
前記スタンダードセルは、  プルダウン回路、又はプルアップ回路と、  一端が前記プルダウン回路、他端が電源に接続されている請求項１乃至請求項２の何れかに記載の回路、若しくは、一端が前記プルアップ回路、他端がグランドに接続されている請求項１乃至請求項２の何れかに記載の回路と、  前記スタンダードセルの外部とそれぞれ接続される第１入力端及び第２入力端と、  何れかの前記回路の前記一端から得られた信号に応じて、前記第１入力端及び第２入力端の何れかに与えられた信号を選択するゲート回路と、  前記ゲート回路により選択された信号を前記スタンダードセルの外部へ出力する出力端とを備える  ことを特徴とする請求項４に記載のスタンダードセル。
【請求項１０】
入力信号を遅延させることにより、遅延時間の異なる１つ以上の遅延信号を生成する信号遅延回路と、  前記入力信号及び前記各遅延信号が各入力端に与えられている請求項３に記載の信号選択回路と  を備えることを特徴とする遅延時間選択回路。
【請求項１１】
複数の機能を実行する半導体集積回路装置であって、  請求項１乃至請求項２の何れかに記載の回路を１つ以上備え、  前記回路の状態により特定される機能の実行を抑制する
ことを特徴とする半導体集積回路装置。
【請求項１２】
利用者に対し秘匿されるべき第１情報が内部において発生する半導体集積回路装置であって、  請求項１乃至請求項２の何れかに記載の１つ以上の回路と、  前記回路の状態により特定されるキー情報を用いて前記第１情報を暗号化することにより、第２情報を生成する暗号化回路とを備え、  前記第２情報を外部へ出力する  ことを特徴とする半導体集積回路装置。
【請求項１３】
前記半導体集積回路装置は、さらに、  前記第１情報及び前記第２情報が入力端に与えられている請求項３に記載の信号選択回路を備え、  前記信号選択回路の出力端から得られた信号を外部へ出力する  ことを特徴とする請求項１２に記載の半導体集積回路装置。
【請求項１４】
請求項１に記載の回路を表す設計情報について、切断状態にある回路を表す設計情報を、接続状態にある他の回路を表すように変更する設計方法であって、  前記設計情報は、前記回路の個々のパスに対応して、前記パスに含まれる各導体が、接続状態及び切断状態の何れに形成されるべきかを表しており、  変更対象層を識別する識別情報を取得する取得ステップと、  前記変更対象層の導体が切断状態を表し、他層の導体が接続状態を表している前記パスに対応する前記設計情報について、前記変更対象層の導体が接続状態を表すよう、前記設計情報を変更する接続ステップと  を含むことを特徴とする設計方法。
【請求項１５】
請求項１に記載の回路を表す設計情報について、接続状態にある回路を表す設計情報を、切断状態にある他の回路を表すように変更する設計方法であって、  前記設計情報は、前記回路の個々のパスに対応して、前記パスに含まれる各導体が、接続状態及び切断状態の何れに形成されるべきかを表しており、  変更対象層を識別する識別情報を取得する取得ステップと、  前記変更対象層を含む各層の導体が接続状態を表しているパスに対応する前記設計情報について、前記変更対象層の導体が切断状態を表すよう、前記設計情報を変更する切断ステップと  を含むことを特徴とする設計方法。
【請求項１６】
請求項２に記載の回路を表す設計情報について、切断状態にある回路を表す設計情報を、接続状態にある他の回路を表すように変更する設計方法であって、  前記設計情報は、前記回路の個々のパスに対応して、前記パスに含まれる各導体が、接続状態及び切断状態の何れに形成されるべきかを表しており、  変更対象層を識別する識別情報を取得する取得ステップと、  前記変更対象層の導体が切断状態を表し、他層の導体が接続状態を表しているパスに対応する設計情報について、前記変更対象層の導体が接続状態を表すよう、前記設計情報を変更する接続ステップと、  前記変更対象層と異なる参照層の導体が切断状態を表し、他層の導体が接続状態を表しているパスに対応する設計情報について、前記変更対象層の導体が切断状態を表すよう、前記設計情報を変更する補充ステップと  を含むことを特徴とする設計方法。
【請求項１７】
前記設計方法は、前記設計情報に対して行われた変更履歴を表す状態式を用いて行われる方法であって、さらに、前記変更対象層、及び前記状態式に応じた書き換え規則T１＋（Aｘ−Bｋｘ）→T１  ・・・［i］
T→T＋（C−Ak）  ・・・［ii］ここで、ｋは、前記変更対象層を示す層番号、ｘは、ｋでない任意の層番号、 Cは全ての層で電気的に接続された状態、
Akは第ｋ層において電気的に切断され、他層において電気的に接続された状態、
Axは第ｘ層において電気的に切断され、他層において電気的に接続された状態、
Bkxは第ｋ層と第ｘ層において電気的に切断され、他層において電気的に接続された状態、
T１＋（Aｘ−Bｋｘ）→T１は、複数のパスの中の第１のパスが状態Bkxとなっているところを、第ｋ層を接続して状態Axとすること、
T→T＋（C−Ak）は、前記複数のパスの中の前記第１のパスと異なる第２のパスが状態Akとなっているところを、前記第ｋ層を接続して状態Cとすること、
を適用して、前記状態式を書き換える状態式更新ステップと、前記［i］及び［ii］を適用して書き換えが行われた場合、それぞれ、［i］第ｘ層の導体が切断状態を表し、他層の導体が接続状態を表しているパスに対応する設計情報について前記補充ステップを実行させ、［ii］前記接続ステップを実行させる制御ステップとを含むことを特徴とする請求項１６に記載の設計方法。
【請求項１８】
請求項２に記載の回路を表す設計情報について、接続状態にある回路を表す設計情報を、切断状態にある他の回路を表すように変更する設計方法であって、  前記設計情報は、前記回路の個々のパスに対応して、前記パスに含まれる各導体が、接続状態及び切断状態の何れに形成されるべきかを表しており、  変更対象層を識別する識別情報を取得する取得ステップと、  各層の導体が接続状態を表しているパスに対応する前記設計情報について、前記変更対象層の導体が切断状態を表すよう、前記設計情報を変更する切断ステップと、  前記変更対象層の導体と、前記変更対象層と異なる第１参照層の導体とが切断状態を表し、他層の導体が接続状態を表しているパスに対応する設計情報について、前記変更対象層の導体が接続状態を表すよう、前記設計情報を変更する第１補充ステップと、  前記変更対象層と異なる第２参照層の導体が切断状態を表し、他層の導体が接続状態を表しているパスに対応する設計情報について、前記変更対象層の導体が切断状態を表すよう、前記設計情報を変更する第２補充ステップと  を含むことを特徴とする設計方法。
【請求項１９】
前記設計方法は、前記設計情報に対して行われた変更履歴を表す状態式を用いて行われる方法であって、さらに、  前記変更対象層、及び前記状態式に応じた書き換え規則
Ｔ1＋(Ａx−Ｂmx)→Ｔ1 …[i]
Ｔ2＋(Ｃ−Ａm)→Ｔ2 …[ii]
Ｔ3＋(Ｃ−Ａy)→Ｔ3＋(Ａm−Ｂmy) …[iii]
ここで、mは、前記変更対象層を示す層番号、
x,yは、mでない任意の層番号、
Cは全ての層で電気的に接続された状態、
Amは第ｍ層において電気的に切断され、他層において電気的に接続された状態、
Axは第ｘ層において電気的に切断され、他層において電気的に接続された状態、
Ayは第ｙ層において電気的に切断され、他層において電気的に接続された状態、
Bmxは第ｍ層と第ｘ層において電気的に切断され、他層において電気的に接続された状態、
Bmyは第ｍ層と第ｙ層において電気的に切断され、他層において電気的に接続された状態、
Ｔ1＋(Ａx−Ｂmx)→Ｔ1は、複数のパスの中の第１のパスが状態Bkxとなっているところを、第ｍ層を接続して状態Ａxとすること、
Ｔ2＋(Ｃ−Ａm)→Ｔ2は、前記複数のパスの中の前記第１のパスと異なる第２のパスが状態Ａｍとなっているところを、前記第ｍ層を接続して状態Ｃとすること、
Ｔ3＋(Ｃ−Ａy)→Ｔ3＋(Ａm−Ｂmy) は、前記複数のパスの中の前記第１，第２のパスと異なる第３，第４のパスがそれぞれ状態Ｃ，Ａｙとなっているところを、それぞれ前記第ｍ層を切断して、それぞれ状態Ａｍ，Ｂmyとすること、
を適用して、前記状態式を書き変える状態式更新ステップと、  前記[i]、[ii]及び[iii]を適用して書き換えが行われた場合、それぞれ、[i]第ｘ層の導体が切断状態を表し、他層の導体が接続状態を表しているパスに対応する設計情報について前記第２補充ステップを実行させ、[ii]前記切断ステップを実行させ、[iii]前記切断ステップ、並びに、前記変更対象層の導体と、第ｙ層の導体とが切断状態を表し、他層の導体が接続状態を表しているパスに対応する設計情報について前記第１補充ステップを実行させる制御ステップと  を含むことを特徴とする請求項１８に記載の設計方法。
【請求項２０】
請求項２に記載の回路を表す設計情報について、切断状態にある回路を表す設計情報を、接続状態にある他の回路を表すように変更する設計を支援する設計支援装置であって、  前記回路の個々のパスに対応して、前記パスに含まれる各導体が、接続状態及び切断状態の何れに形成されるべきかを表した設計情報を記憶している設計情報記憶手段と、  前記設計情報に対して行われた変更履歴を表す状態式を記憶している状態式記憶手段と、  請求項１７に記載の書き換え規則を適用して前記状態式を書き変える状態式更新手段と、  前記書き換えの結果に応じて、前記設計情報を変更する設計情報変更手段と  を備えることを特徴とする設計支援装置。
【請求項２１】
請求項２に記載の回路を表す設計情報について、接続状態にある回路を表す設計情報を、切断状態にある他の回路を表すように変更する設計を支援する設計支援装置であって、  前記回路の個々のパスに対応して、前記パスに含まれる各導体が、接続状態及び切断状態の何れに形成されるべきかを表した設計情報を記憶している設計情報記憶手段と、  前記設計情報に対して行われた変更履歴を表す状態式を記憶している状態式記憶手段と、  請求項１９に記載の書き換え規則を適用して前記状態式を書き変える状態式更新手段と、  前記書き換えの結果に応じて、前記設計情報を変更する設計情報変更手段と  を備えることを特徴とする設計支援装置。
【請求項２２】
請求項1に記載の回路の構成を決定する設計方法であって、
２ａ：繰り返して切断／接続状態を反転させたい回数、
ｎ：層の数
Ak：第ｋ層において電気的に切断され、他層において電気的に接続されたパス、
Bkx：第ｋ層と第ｘ層において電気的に切断され、他層において電気的に接続されたパス、とするとき、
前記繰り返して切断／接続状態を反転させたい回数２aと、前記変更可能な層数ｎとを取得する取得ステップと、
ａ×ｎ＜ｎ＋ｎ×（ｎ−１）÷２が成立する場合、A1,A2・・・Anからなるパスをａ組有する回路構成とし、前記不等式が成立しない場合、A1,A2,・・・Anと、B12,B13,・・B(n-1)nとからなるパスを有する回路構成とすることによって、１層の導体の状態を変更することで、少なくとも前記回数繰り返して、接続／切断状態を順次反転させることができ、かつパス数が最小となるような、前記回路の構成を決定する決定ステップと
を含むことを特徴とする設計方法。
【請求項２３】
請求項１乃至請求項２の何れかに記載の回路を備える第１スタンダードセルに対し、接続／切断状態を反転させた他の回路を備える第２スタンダードセルを選択する設計方法であって、  前記設計方法は、スタンダードセルが備える回路を、１層の導体の状態を変更することで接続／切断状態を反転させた他の回路に置き換えて得られる入替スタンダードセルを、各スタンダードセル及び各層に対応して識別する入替セル情報を用いて行われ、  変更対象層を識別する識別情報を取得する対象層取得ステップと、  前記第１スタンダードセル及び前記変更対象層に対応して前記入替セル情報によって識別される入替スタンダードセルを、前記第２スタンダードセルとして選択する選択ステップと  を含むことを特徴とする設計方法。
【請求項２４】
請求項１乃至請求項２の何れかに記載の回路を備える第１スタンダードセルを表す設計情報を、接続／切断状態を反転させた他の回路を備える第２スタンダードセルを表すように変更する設計を支援する設計支援装置であって、  スタンダードセルが備える回路を、１層の導体の状態を変更することで接続／切断状態を反転させた他の回路に置き換えて得られる入替スタンダードセルを、各スタンダードセル及び各層に対応して識別する入替セル情報を、予め記憶している入替セル情報記憶手段と、  前記第１スタンダードセルを表す設計情報を記憶している設計情報記憶手段と、
変更対象層を識別する識別情報を取得する対象層取得手段と、  前記設計情報によって表される第１スタンダードセル、及び前記変更対象層に対応して前記入替セル情報により識別される入替スタンダードセルを表すように、前記設計情報を変更する設計情報変更手段と  を備えることを特徴とする設計支援装置。
【請求項２５】
請求項１に記載の回路を表す設計情報について、切断状態にある回路を表す設計情報を、接続状態にある他の回路を表すように変更する設計を、コンピュータを用いて行う場合に用いられるコンピュータ実行可能なプログラムであって、  前記設計情報は、前記回路の個々のパスに対応して、前記パスに含まれる各導体が、接続状態及び切断状態の何れに形成されるべきかを表しており、  変更対象層を識別する識別情報を取得する取得ステップと、  前記変更対象層の導体が切断状態を表し、他層の導体が接続状態を表している前記パスに対応する前記設計情報について、前記変更対象層の導体が接続状態を表すよう、前記設計情報を変更する接続ステップと  を前記コンピュータに実行させることを特徴とするプログラム。
【請求項２６】
請求項１に記載の回路を表す設計情報について、接続状態にある回路を表す設計情報を、切断状態にある他の回路を表すように変更する設計を、コンピュータを用いて行う場合に用いられるコンピュータ実行可能なプログラムであって、  前記設計情報は、前記回路の個々のパスに対応して、前記パスに含まれる各導体が、接続状態及び切断状態の何れに形成されるべきかを表しており、  変更対象層を識別する識別情報を取得する取得ステップと、  前記変更対象層を含む各層の導体が接続状態を表しているパスに対応する前記設計情報について、前記変更対象層の導体が切断状態を表すよう、前記設計情報を変更する切断ステップと  を前記コンピュータに実行させることを特徴とするプログラム。
【請求項２７】
請求項２に記載の回路を表す設計情報について、切断状態にある回路を表す設計情報を、接続状態にある他の回路を表すように変更する設計を、コンピュータを用いて行う場合に用いられるコンピュータ実行可能なプログラムであって、  前記設計情報は、前記回路の個々のパスに対応して、前記パスに含まれる各導体が、接続状態及び切断状態の何れに形成されるべきかを表しており、  変更対象層を識別する識別情報を取得する取得ステップと、  前記変更対象層の導体が切断状態を表し、他層の導体が接続状態を表しているパスに対応する設計情報について、前記変更対象層の導体が接続状態を表すよう、前記設計情報を変更する接続ステップと、  前記変更対象層と異なる参照層の導体が切断状態を表し、他層の導体が接続状態を表しているパスに対応する設計情報について、前記変更対象層の導体が切断状態を表すよう、前記設計情報を変更する補充ステップとを前記コンピュータに実行させることを特徴とするプログラム。
【請求項２８】
前記設計は、前記設計情報に対して行われた変更履歴を表す状態式を用いて行われ、  前記プログラムは、さらに、  前記変更対象層、及び前記状態式に応じた書き換え規則
Ｔ1＋(Ａx−Ｂkx)→Ｔ1   …[i]
Ｔ→Ｔ＋(Ｃ−Ａk)   …[ii]
ここで、kは、前記変更対象層を示す層番号、
xは、kでない任意の層番号、
Cは全ての層で電気的に接続された状態、
Akは第ｋ層において電気的に切断され、他層において電気的に接続された状態、
Axは第ｘ層において電気的に切断され、他層において電気的に接続された状態、
Bkxは第ｋ層と第ｘ層において電気的に切断され、他層において電気的に接続された状態、
T１＋（Aｘ−Bｋｘ）→T１は、複数のパスの中の第１のパスが状態Bkxとなっているところを、第ｋ層を接続して状態Axとすること、
T→T＋（C−Ak）は、前記複数のパスの中の前記第１のパスと異なる第２のパスが状態Akとなっているところを、前記第ｋ層を接続して状態Cとすること、
を適用して、前記状態式を書き変える状態式更新ステップと、  前記[i]及び[ii]を適用して書き換えが行われた場合、それぞれ、[i]第ｘ層の導体が切断状態を表し、他層の導体が接続状態を表しているパスに対応する設計情報について前記補充ステップを実行させ、[ii]前記接続ステップを実行させる制御ステップと  を前記コンピュータに実行させることを特徴とする請求項２７に記載のプログラム。
【請求項２９】
請求項２に記載の回路を表す設計情報について、接続状態にある回路を表す設計情報を、切断状態にある他の回路を表すように変更する設計を、コンピュータを用いて行う場合に用いられるコンピュータ実行可能なプログラムであって、  前記設計情報は、前記回路の個々のパスに対応して、前記パスに含まれる各導体が、接続状態及び切断状態の何れに形成されるべきかを表しており、  変更対象層を識別する識別情報を取得する取得ステップと、  各層の導体が接続状態を表しているパスに対応する前記設計情報について、前記変更対象層の導体が切断状態を表すよう、前記設計情報を変更する切断ステップと  前記変更対象層の導体と、前記変更対象層と異なる第１参照層の導体とが切断状態を表し、他層の導体が接続状態を表しているパスに対応する設計情報について、前記変更対象層の導体が接続状態を表すよう、前記設計情報を変更する第１補充ステップと、  前記変更対象層と異なる第２参照層の導体が切断状態を表し、他層の導体が接続状態を表しているパスに対応する設計情報について、前記変更対象層の導体が切断状態を表すよう、前記設計情報を変更する第２補充ステップと  を前記コンピュータに実行させることを特徴とするプログラム。
【請求項３０】
前記設計は、前記設計情報に対して行われた変更履歴を表す状態式を用いて行われ、  前記プログラムは、さらに、  前記変更対象層、及び前記状態式に応じた書き換え規則
Ｔ1＋(Ａx−Ｂmx)→Ｔ1 …[i]
Ｔ2＋(Ｃ−Ａm)→Ｔ2   …[ii]
Ｔ3＋(Ｃ−Ａy)→Ｔ3＋(Ａm−Ｂmy) …[iii]
ここで、mは、前記変更対象層を示す層番号、
x,yは、mでない任意の層番号、
Cは全ての層で電気的に接続された状態、
Amは第ｍ層において電気的に切断され、他層において電気的に接続された状態、
Axは第ｘ層において電気的に切断され、他層において電気的に接続された状態、
Ayは第ｙ層において電気的に切断され、他層において電気的に接続された状態、
Bmxは第ｍ層と第ｘ層において電気的に切断され、他層において電気的に接続された状態、
Bmyは第ｍ層と第ｙ層において電気的に切断され、他層において電気的に接続された状態、
Ｔ1＋(Ａx−Ｂmx)→Ｔ1は、複数のパスの中の第１のパスが状態Bkxとなっているところを、第ｍ層を接続して状態Ａxとすること、
Ｔ2＋(Ｃ−Ａm)→Ｔ2は、前記複数のパスの中の前記第１のパスと異なる第２のパスが状態Ａｍとなっているところを、前記第ｍ層を接続して状態Ｃとすること、
Ｔ3＋(Ｃ−Ａy)→Ｔ3＋(Ａm−Ｂmy) は、前記複数のパスの中の前記第１，第２のパスと異なる第３，第４のパスがそれぞれ状態Ｃ，Ａｙとなっているところを、それぞれ前記第ｍ層を切断して、それぞれ状態Ａｍ，Ｂmyとすること、
を適用して、前記状態式を書き変える状態式更新ステップと、  前記[i]、[ii]及び[iii]を適用して書き換えが行われた場合、それぞれ、[i]第ｘ層の導体が切断状態を表し、他層の導体が接続状態を表しているパスに対応する設計情報について前記第２補充ステップを実行させ、[ii]前記切断ステップを実行させ、[iii]前記切断ステップ、並びに、前記変更対象層の導体と、第ｙ層の導体とが切断状態を表し、他層の導体が接続状態を表しているパスに対応する設計情報について前記第１補充ステップを実行させる制御ステップと  を前記コンピュータに実行させることを特徴とする請求項２９に記載のプログラム。
【請求項３１】
請求項1に記載の回路の構成を決定する設計を、コンピュータを用いて行う場合に用いられるコンピュータ実行可能なプログラムであって、２ａ：繰り返して切断／接続状態を反転させたい回数、
ｎ：層の数
Ak：第ｋ層において電気的に切断され、他層において電気的に接続されたパス、
Bkx：第ｋ層と第ｘ層において電気的に切断され、他層において電気的に接続されたパス、とするとき、
前記繰り返して切断／接続状態を反転させたい回数２aと、前記変更可能な層数ｎとを取得する取得ステップと、
ａ×ｎ＜ｎ＋ｎ×（ｎ−１）÷２が成立する場合、A1,A2・・・Anからなるパスをａ組有する回路構成とし、前記不等式が成立しない場合、A1,A2,・・・Anと、B12,B13,・・B(n-1)nとからなるパスを有する回路構成とすることによって、１層の導体の状態を変更することで、少なくとも前記回数繰り返して、接続／切断状態を順次反転させることができ、かつパス数が最小となるような、前記回路の構成を決定する決定ステップとを前記コンピュータに実行させることを特徴とするプログラム。
【請求項３２】
請求項１乃至請求項２の何れかに記載の回路を備える第１スタンダードセルに対し、接続／切断状態を反転させた他の回路を備える第２スタンダードセルを選択する設計を、コンピュータを用いて行う場合に用いられるコンピュータ実行可能なプログラムであって、  前記設計は、スタンダードセルが備える回路を、１層の導体の状態を変更することで接続／切断状態を反転させた他の回路に置き換えて得られる入替スタンダードセルを、各スタンダードセル及び各層に対応して識別する入替セル情報を用いて行われ、  変更対象層を識別する識別情報を取得する対象層取得ステップと、  前記第１スタンダードセル及び前記変更対象層に対応して前記入替セル情報によって識別される入替スタンダードセルを、前記第２スタンダードセルとして選択する選択ステップと  を前記コンピュータに実行させることを特徴とするプログラム。
【請求項３３】
請求項２５乃至請求項３２の何れかに記載のプログラムを記録していることを特徴とするコンピュータ読取り可能な記録媒体。
【請求項３４】
前記回路において、前記１つ以上の層の数はＮ層であり、前記各パスは、前記各パスのいずれもが電気的に接続されていない状態において、（１）それぞれの異なる１層において電気的に切断され、他層において電気的に接続された状態のパスがＮ個、（２）それぞれの互いに異なる２層において電気的に切断され、他層において電気的に接続された状態のパスがＮ×（Ｎ−１）÷２個あることを特徴とする請求項２に記載の回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路、半導体集積回路の設計方法、半導体集積回路の設計支援装置、プログラム、及びプログラム記録媒体に関し、特に、多層構造を有する半導体集積回路装置上に形成された所定回路、前記回路を含む半導体集積回路装置、前記回路を表す設計情報の変更方法、及び前記回路を表す設計情報の変更を支援する設計支援装置に関する。
【０００２】
【従来の技術】
近年、半導体集積回路装置に対する小型化、高速化、省電力化の要求に応えて、多層構造を有する半導体集積回路装置が実用化されている。多層構造を有する半導体集積回路装置は、絶縁層、金属配線、ウェル、コンタクト、ポリシリコン等の回路構成要素が、半導体基板上において複数回積層して形成されたものである。
【０００３】
多層構造を有する半導体集積回路装置においては、半導体基板上に立体的な回路が形成されるため、回路の実装密度を向上することができ、プロセスの微細化とあいまって、半導体集積回路装置の小型化、高速化、省電力化が達成される。前記半導体集積回路装置の製造工程の一例において、各層における前記回路構成要素は、各層のレイアウトパターンを個別に示す複数枚のマスクを、対応する層毎に用いて、前記半導体基板を繰り返し加工することにより形成される。
【０００４】
従来の多層構造を有する半導体集積回路装置には、種々の用途に供されるスイッチを備えたものがある。
ここで言うスイッチとは、所定層において、電気的に接続された状態、又は電気的に切断された状態に形成される目的部分を指し、前記目的部分は、具体的には、前記所定層に対応するレイアウトパターンに応じて、導体である金属配線又はポリシリコン等が形成されることによって接続状態を実現するか、若しくは絶縁体のまま放置されることによって切断状態を実現する。
【０００５】
前記スイッチは、例えば試作バージョン毎、又は製品ロット毎等に状態が変更され、次のような用途に供される。
（１）タイミング調整が予期される信号に対し、前記スイッチの状態に応じた時間、前記信号を遅延させる回路を設けておき、ある試作バージョンの半導体集積回路装置において前記信号のタイミングに起因する不具合が発見された場合、前記スイッチの状態を変更することにより、前記信号のタイミングを変更した新たなバージョンの半導体集積回路装置において、前記不具合を解消する。
【０００６】
（２）前記スイッチの状態を、設計バージョン毎に変更することにより、設計バージョンを識別する識別番号を示す。
（３）前記スイッチの状態に応じて、機能の全部又は一部を実行するよう設計された一つのレイアウトパターンから、前記スイッチを変更することにより実行機能の範囲が異なる多種のレイアウトパターンを生成し、付加価値の異なる多種の半導体集積回路装置を効率よく製造する。
【０００７】
このように、従来、半導体集積回路装置には、例えば試作バージョン毎、又は製品ロット毎等に状態が変更されるスイッチが組み込まれ、不具合修正、バージョン識別、製造効率化といった種々の目的を果たしている。
なお、従来、前記スイッチの状態が変更された新たな半導体集積回路装置の製造は、前記スイッチが形成されている層に対応する新たなレイアウトパターンを設計者が考案し、前記層に対応するマスクを前記考案された新たなレイアウトパターンに従って作り直し、作り直したマスクを含む各層のマスクを用いて、新たに半導体基板を加工することにより行われている。
【０００８】
【発明が解決しようとする課題】
前記マスクは、昨今、配線の微細化に適応すべく光近接効果補正の手法等を用いて作成されるため、前記マスクの作成に必要な期間、コストともに非常に大きくなっている。このため、半導体集積回路装置の変更製造において、作り直すマスクの枚数をいかに削減するかが、製造期間及び製造コストを低減する上で重要な課題となっている。
【０００９】
しかしながら、上記従来技術のスイッチは、半導体集積回路装置において、特定１層に設けられるため、スイッチの状態が変更された新たな半導体集積回路装置を製造する際、当然に、前記特定１層に対応するマスクの変更が必要となる。このため、前記製造において同時に、前記特定１層と異なる層のマスクが、例えば、不具合修正、その他の理由で変更される場合、少なくとも２層のマスクの作り直しが必要となり、作り直しが必要となるマスクの枚数が嵩み、製造期間及び製造コストが低減されないという問題がある。
【００１０】
上記の問題に鑑み、本発明は、多層構造を有する半導体集積回路装置上に形成された回路であって、任意の１層における変更により、無限回又は所定の有限回数繰り返して、接続状態及び切断状態を順次反転させた他のスイッチ回路を構成することができるスイッチ回路、前記スイッチ回路を含む半導体集積回路装置、前記スイッチ回路を表す設計情報の変更方法、及び前記スイッチ回路を表す設計情報の変更設計を支援する設計支援装置の提供を目的とする。
【００１１】
【課題を解決するための手段】
（１）上記問題を解決するため、本発明の回路は、多層構造を有する半導体集積回路装置上に形成された回路であって、前記半導体集積回路装置の１つ以上の層において、電気的に接続された状態、又は電気的に切断された状態に形成された目的部分が、直列に接続されてなるパスが、複数並列に接続されてなることを特徴とする。
【００１２】
（２）また、前記（１）の回路において、各パスは、前記半導体集積回路装置の各層に形成された前記目的部分が、直列に接続されてなるとしてもよい。
（３）また、前記（２）の回路において、各パスに含まれる前記各目的部分が、全て電気的に接続された状態、１層において電気的に切断され他層において電気的に接続された状態、及び、２層において電気的に切断され他層において電気的に接続された状態の、何れかの状態に形成されているとしてもよい。
【００１３】
（４）上記問題を解決するため、本発明の設計方法は、前記（１）又は（２）の回路を表す設計情報について、切断状態にある回路を表す設計情報を、接続状態にある他の回路を表すように変更する設計方法であって、前記設計情報は、前記回路の個々のパスに対応して、前記パスに含まれる各目的部分が、接続状態及び切断状態の何れに形成されるべきかを表しており、変更対象層を識別する識別情報を取得する取得ステップと、前記変更対象層の目的部分が切断状態を表し、他層の目的部分が接続状態を表している前記パスに対応する前記設計情報について、前記変更対象層の目的部分が接続状態を表すよう、前記設計情報を変更する接続ステップとを含む。
【００１４】
（５）また、本発明の設計方法は、前記（１）又は（２）の回路を表す設計情報について、接続状態にある回路を表す設計情報を、切断状態にある他の回路を表すように変更する設計方法であって、前記設計情報は、前記回路の個々のパスに対応して、前記パスに含まれる各目的部分が、接続状態及び切断状態の何れに形成されるべきかを表しており、変更対象層を識別する識別情報を取得する取得ステップと、前記変更対象層を含む各層の目的部分が接続状態を表しているパスに対応する前記設計情報について、前記変更対象層の目的部分が切断状態を表すよう、前記設計情報を変更する切断ステップとを含む。
【００１５】
（６）また、本発明の設計方法は、前記（３）の回路を表す設計情報について、切断状態にある回路を表す設計情報を、接続状態にある他の回路を表すように変更する設計方法であって、前記設計情報は、前記回路の個々のパスに対応して、前記パスに含まれる各目的部分が、接続状態及び切断状態の何れに形成されるべきかを表しており、変更対象層を識別する識別情報を取得する取得ステップと、前記変更対象層の目的部分が切断状態を表し、他層の目的部分が接続状態を表しているパスに対応する設計情報について、前記変更対象層の目的部分が接続状態を表すよう、前記設計情報を変更する接続ステップと、前記変更対象層と異なる参照層の目的部分が切断状態を表し、他層の目的部分が接続状態を表しているパスに対応する設計情報について、前記変更対象層の目的部分が切断状態を表すよう、前記設計情報を変更する補充ステップとを含む。
【００１６】
（７）また、前記（６）の設計方法は、前記設計情報に対して行われた変更履歴を表す状態式を用いて行われる方法であって、さらに、前記変更対象層、及び前記状態式に応じた書き換え規則
0003768841.tif 000002
を適用して、前記状態式を書き変える状態式更新ステップと、前記(i)及び(ii)を適用して書き換えが行われた場合、それぞれ、(i)第ｘ層の目的部分が切断状態を表し、他層の目的部分が接続状態を表しているパスに対応する設計情報について前記補充ステップを実行させ、(ii)前記接続ステップを実行させる制御ステップとを含んでもよい。
【００１７】
（８）また、本発明の設計方法は、前記（３）の回路を表す設計情報について、接続状態にある回路を表す設計情報を、切断状態にある他の回路を表すように変更する設計方法であって、前記設計情報は、前記回路の個々のパスに対応して、前記パスに含まれる各目的部分が、接続状態及び切断状態の何れに形成されるべきかを表しており、変更対象層を識別する識別情報を取得する取得ステップと、各層の目的部分が接続状態を表しているパスに対応する前記設計情報について、前記変更対象層の目的部分が切断状態を表すよう、前記設計情報を変更する切断ステップと、前記変更対象層の目的部分と、前記変更対象層と異なる第１参照層の目的部分とが切断状態を表し、他層の目的部分が接続状態を表しているパスに対応する設計情報について、前記変更対象層の目的部分が接続状態を表すよう、前記設計情報を変更する第１補充ステップと、前記変更対象層と異なる第２参照層の目的部分が切断状態を表し、他層の目的部分が接続状態を表しているパスに対応する設計情報について、前記変更対象層の目的部分が切断状態を表すよう、前記設計情報を変更する第２補充ステップとを含む。
【００１８】
（９）また、前記（８）の設計方法は、前記設計情報に対して行われた変更履歴を表す状態式を用いて行われる方法であって、さらに、前記変更対象層、及び前記状態式に応じた書き換え規則
0003768841.tif 000003
を適用して、前記状態式を書き変える状態式更新ステップと、前記[i]、[ii]及び[iii]を適用して書き換えが行われた場合、それぞれ、[i]第ｘ層の目的部分が切断状態を表し、他層の目的部分が接続状態を表しているパスに対応する設計情報について前記第２補充ステップを実行させ、[ii]前記切断ステップを実行させ、[iii]前記切断ステップ、並びに、前記変更対象層の目的部分と、第ｙ層の目的部分とが切断状態を表し、他層の目的部分が接続状態を表しているパスに対応する設計情報について前記第１補充ステップを実行させる制御ステップとを含んでもよい。
【００１９】
（１０）上記問題を解決するため、本発明の設計支援装置は、請求項３に記載の回路を表す設計情報について、接続状態にある回路を表す設計情報を、切断状態にある他の回路を表すように変更する設計を支援する設計支援装置であって、前記回路の個々のパスに対応して、前記パスに含まれる各目的部分が、接続状態及び切断状態の何れに形成されるべきかを表した設計情報を記憶している設計情報記憶手段と、前記設計情報に対して行われた変更履歴を表す状態式を記憶している状態式記憶手段と、前記（７）に記載した書き換え規則を適用して前記状態式を書き変える状態式更新手段と、前記書き換えの結果に応じて、前記設計情報を変更する設計情報変更手段とを備える。
【００２０】
（１１）また、本発明の設計支援装置は、請求項３に記載の回路を表す設計情報について、接続状態にある回路を表す設計情報を、切断状態にある他の回路を表すように変更する設計を支援する設計支援装置であって、前記回路の個々のパスに対応して、前記パスに含まれる各目的部分が、接続状態及び切断状態の何れに形成されるべきかを表した設計情報を記憶している設計情報記憶手段と、前記設計情報に対して行われた変更履歴を表す状態式を記憶している状態式記憶手段と、前記（９）に記載した書き換え規則を適用して前記状態式を書き変える状態式更新手段と、前記書き換えの結果に応じて、前記設計情報を変更する設計情報変更手段とを備える。
【００２１】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照しながら説明する。
１．第１の実施の形態
第１の実施の形態におけるスイッチ回路は、多層構造を有する半導体集積回路装置上に形成されたスイッチ回路であって、パスが並列に接続されてなる。ここで、前記パスとは、前記半導体集積回路装置の１つ以上の層において、電気的に接続された状態、又は電気的に切断された状態に形成された目的部分である単位スイッチが、直列に接続されてなる回路を言う。
１．１  構成
図１（Ａ）は、一例として、３層構造を有する半導体集積回路装置上に形成されたスイッチ回路１００の各構成要素の配置を示す上面図である。
【００２２】
同図中、最上行から下へ順に、第１パス、第２パス、及び第３パスが示されている。相異なる模様を施した１１０、１２０、及び１３０は、それぞれ第１層、第２層、及び第３層に形成された導体、１１１〜１１３、１２２、１３１〜１３３は、それぞれ第１層、第２層、及び第３層にある単位スイッチ領域、１５１〜１５４はコンタクトである。
【００２３】
模様が施された前記単位スイッチ領域は、導体が形成され電気的に接続されている（以降、この状態を単位スイッチがＯＮ状態にあると称する）ことを示し、白地の前記単位スイッチ領域は、導体が形成されておらず電気的に切断されている（以降、この状態を単位スイッチがＯＦＦ状態にあると称する）ことを示している。
【００２４】
第１パスは、単位スイッチ領域１３１を含む導体１３０、単位スイッチ領域１１１を含む導体１１０、及び導体１３０と導体１１０とを接続するコンタクト１５１から構成される。ここで、単位スイッチ領域１３１はＯＦＦ状態であり、導体１３０は当該領域によって分断されているため、第１パスには導通がない。
図１（Ｂ）は、前記第１パスを示す断面図であり、前記上面図のＸ断面に相当する。同図中、前記上面図に表されている構成要素には、前記上面図中の符号と同一の符号を付して示している。１５０は半導体基板、１５１〜１５３は、それぞれ第１層、第２層、及び第３層に形成された絶縁体である。
【００２５】
第２パスは、単位スイッチ領域１３２を含む導体１３０、単位スイッチ領域１２２を含む導体１２０、単位スイッチ領域１１２を含む導体１１０、導体１３０と導体１２０とを接続するコンタクト１５２、及び導体１２０と導体１１０とを接続するコンタクト１５３により構成される。ここで、単位スイッチ領域１２２はＯＦＦ状態であり、導体１２０は当該領域により分断されているため、第２のパスには導通がない。
【００２６】
図１（Ｃ）は、前記第２パスを示す断面図であり、前記上面図のＹ断面に相当する。符号に関する説明は前述と同様である。
前記スイッチ回路における第３のパスは、単位スイッチ領域１３３を含む導体１３０、単位スイッチ領域１１３を含む導体１１０、及び導体１３０と導体１１０とを接続するコンタクト１５４から構成される。ここで、単位スイッチ領域１１３はＯＦＦ状態であり、導体１３０は当該領域により分断されているため、第３パスには導通がない。
【００２７】
図１（Ｄ）は、前記第３パスを示す断面図であり、前記上面図のＺ断面に相当する。符号に関する説明は前述と同様である。
１．２  等価機能回路
図２（Ａ）は、スイッチ回路１００の等価機能回路２００を示す回路図である。同図は、左列から右へ順に、第１パスから第３パスに含まれ、最下行から上へ順に、第１層から第３層にある単位スイッチのＯＮ／ＯＦＦ状態を表している。ここで、第１パス及び第３パスの第２層にあたる単位スイッチが表されていないのは、両パスが第２層に単位スイッチ領域を有しないためである。
【００２８】
同図中、図１（Ａ）の構成要素に対応する回路要素を、図１（Ａ）中の符号と同一の符号を付して示している。端子１１０及び１３０、スイッチ１１１〜１３３、並びに接続点１５１〜１５４は、それぞれ、図１（Ａ）の導体１１０及び１３０、単位スイッチ領域１１１〜１３３、及びコンタクト１５１〜１５４に対応する。点線枠２０１、２０２、及び２０３に含まれる回路要素は、それぞれ第１層、第２層、及び第３層に存在する構成要素を示している。
【００２９】
図２（Ｂ）は、スイッチ回路１００の、他の等価機能回路２１０を示す回路図である。スイッチ回路１００は、全体として切断／接続状態の何れかを実現する一つのスイッチとして機能することを示している。
以降、この種のスイッチ回路を表す場合、当該スイッチ回路の各構成要素の配置は、各単位スイッチ領域を含めて別途定められているものとし、前記各単位スイッチのＯＮ／ＯＦＦ状態を、等価機能回路を用いて表す。
１．３  スイッチ回路の状態反転
図３（Ａ）は、再び、スイッチ回路１００を、図２（Ａ）と同様の表記法を用いて表した等価機能回路図である。
【００３０】
スイッチ回路１００の各パスに含まれる単位スイッチは、それぞれ相異なる１層の単位スイッチがＯＦＦ状態にあり、他層の単位スイッチはＯＮ状態にある。スイッチ回路１００は切断状態にある。
スイッチ回路１００に対し、任意１層における単位スイッチの状態が異なり、かつ接続状態にある目的スイッチ回路を構成できる。
【００３１】
具体的には、変更対象層を第３層、第２層、及び第１層の何れか１層とした場合、スイッチ回路１００に対し、それぞれ、第１パス第３層の単位スイッチ１３１、第２パス第２層の単位スイッチ１２２、及び第３パス第１層の単位スイッチ１１３がＯＮ状態に反転されたスイッチ回路が、前記目的スイッチ回路である。このことは、前記スイッチ回路の製造に用いられた、個々の層に対応するマスクのうち、任意の１層に対応するマスクを作り直すことにより、前記目的のスイッチ回路を製造するためのマスクセットを作成できることを示している。
【００３２】
図３（Ｂ）は、スイッチ回路１００と同様配置の単位スイッチ領域を有し、全ての単位スイッチがＯＮ状態にあるスイッチ回路１０１を示す等価機能回路図である。スイッチ回路１０１は接続状態にある。
スイッチ回路１０１に対し、任意１層における単位スイッチの状態が異なり、かつ切断状態にある目的スイッチ回路を形成できる。
【００３３】
具体的には、変更対象層を第３層、第２層、及び第１層の何れか１層とした場合、スイッチ回路１０１に対し、それぞれ、単位スイッチ１３１、１３２、及び１３３、又は、単位スイッチ１２２、若しくは、単位スイッチ１１１、１１２、及び１１３がＯＦＦ状態に反転されたスイッチ回路が、前記目的スイッチ回路である。
１．４  まとめ
以上説明した構成によれば、（１）各パスにおいてそれぞれ相異なる１層の単位スイッチがＯＦＦ状態、他層の単位スイッチがＯＮ状態に形成され、全体で切断状態にあるスイッチ回路、及び（２）全ての単位スイッチがＯＮ状態に形成され、全体で接続状態にあるスイッチ回路に対し、任意１層の単位スイッチの状態が異なり、かつ切断／接続状態が反転された目的のスイッチ回路を、それぞれ構成することができる。
【００３４】
このことは、前記スイッチ回路に対し、何れの層を変更対象層とした場合であっても、当該変更対象層に対応するマスクを作り直すことによって、切断／接続状態が反転された目的のスイッチ回路を製造するためのマスクセットを、少なくとも１回作成できることを意味している。
前記スイッチ回路の状態を反転した他の半導体集積回路装置を作り直す必要が生じた際、例えば、別途の不具合修正等のため特定層のマスクの作り直しが同時に行われるならば、当該特定層を兼用して、変更マスク数を増やすことなく、前記スイッチ回路の状態反転が可能である。これにより、変更マスク枚数が抑制され、前記半導体集積回路装置の変更に係る製造期間及び製造コスト低減が達成される。
２．第２の実施の形態
第２の実施の形態における設計方法は、第１の実施の形態において説明したスイッチ回路を表す設計情報を、指定された１層の単位スイッチの状態が異なり、かつ切断／接続状態が反転された他のスイッチ回路を表すように変更する設計方法である。
２．１  設計情報
図４は、一例として、３層構造を有する半導体集積回路装置上に形成された３つのパスからなるスイッチ回路を表す設計情報を示している。
【００３５】
前記設計情報は、例えば、設計情報テーブル２５０に格納されている。設計情報テーブル２５０の各列及び各行は、それぞれパス及び層に対応して設けられており、層番号欄２５１は各行に対応する層番号を示し、パス識別名欄２５２は各列に対応するパスを識別するパス識別名を示し、各行各列の交差欄である単位スイッチ状態欄２５３はパス識別名で識別されるパスについて、層番号で示される層の単位スイッチがＯＮ状態又はＯＦＦ状態の何れに形成されるべきかを示す記号、若しくは対応する単位スイッチ領域がないことを示す−記号の何れかを保持している。
２．２  接続変更処理
図５は、前記設計情報に対する接続変更処理を示すフローチャートである。当該接続変更処理は、前記設計情報が切断状態のスイッチ回路を表している場合、即ち、全ての単位スイッチがＯＮ又は−と示されたパスが前記設計情報に含まれていない場合に、前記設計情報を以下の手順に従って変更する。
（ステップＳ１０１）変更対象層番号を取得する。
（ステップＳ１０２）変更対象層の単位スイッチがＯＦＦと示され、他層の単位スイッチがＯＮ又は−と示されているパスを前記設計情報から検索し、１つ以上のパスが発見された場合、ステップＳ１０３を実行し、パスが発見されない場合、ステップＳ１０４を実行する。
（ステップＳ１０３）前記発見されたパスの一つについて、前記変更対象層の単位スイッチ状態欄をＯＮに変更する。
（ステップＳ１０４）前記設計情報は接続変更不能と判定する。
２．３  切断変更処理
図６は、前記設計情報に対する切断変更処理を示すフローチャートである。当該切断変更処理は、前記設計情報が接続状態のスイッチ回路を表している場合、即ち、全ての単位スイッチがＯＮ又は−と示されたパスが前記設計情報に含まれている場合に、前記設計情報を以下の手順に従って変更する。
（ステップＳ１１１）変更対象層番号を取得する。
（ステップＳ１１２）変更対象層の単位スイッチがＯＮと示され、他層の単位スイッチがＯＮ又は−と示されたパスを前記設計情報から検索し、１つ以上のパスが発見された場合、ステップＳ１１３を実行し、パスが発見されない場合、ステップＳ１１４を実行する。
（ステップＳ１１３）前記発見されたパスの全てについて、前記変更対象層の単位スイッチ状態欄をＯＦＦに変更する。
（ステップＳ１１４）前記設計情報は接続変更不能と判定する。
２．４  まとめ
この設計方法によれば、第１の実施の形態において説明したスイッチ回路を表す設計情報を、指定された１層の単位スイッチの状態を変更することで、切断／接続状態が反転された他のスイッチ回路を表すように変更するか、又は変更不能であることを判定することができる。
３．第３の実施の形態
第３の実施の形態におけるスイッチ回路は、多層構造を有する半導体集積回路装置上に形成されたスイッチ回路であって、パスが並列に接続されてなる。ここで、前記パスとは、前記半導体集積回路装置の各層において、電気的に接続された状態、又は電気的に切断された状態に形成された目的部分である単位スイッチが、直列に接続されてなる回路を言う。
３．１  構成
図７は、一例として、３層構造を有する半導体集積回路装置上に形成されたスイッチ回路３００の各構成要素の配置を示す上面図である。スイッチ回路３００は、それぞれ、各層に一つずつ設けられた単位スイッチ領域を含む６つのパスが、並列に接続されてなる。
【００３６】
同図中、最上行から下へ、第１パス、第２パスの順に、第６パスまでが示されている。同図の表記法及び凡例に関する説明は、図１（Ａ）と同様である。３３０及び３１０は、それぞれ第１層及び第３層に形成された導体、３１１〜３１６、３２１〜３２６、及び３３１〜３３６は、それぞれ第１層、第２層、及び第３層にある単位スイッチ領域である。
【００３７】
第１パスは、単位スイッチ領域３３１を含む導体３３０、単位スイッチ領域３２１を含む導体３２０、単位スイッチ領域３１１を含む導体３１０、導体３３０と導体３２０とを接続するコンタクト、及び導体３２０と導体３１０とを接続するコンタクトから構成される。ここで、単位スイッチ領域３３１はＯＦＦ状態であり、導体３３０は当該領域によって分断されているため、第１パスには導通がない。
【００３８】
第２パス乃至第６パスは、第１パスと同一の位置関係を有する導体、単位スイッチ領域、及びコンタクトを有し、差異は各単位スイッチ領域の状態のみであるため、詳細な説明を省略する。
３．２  等価機能回路
図８は、スイッチ回路３００の等価機能回路４００を示す回路図である。同図は、左列から右へ順に、第１パスから第６パスに含まれ、最下行から上へ順に、第１層から第３層にある単位スイッチのＯＮ／ＯＦＦ状態を表している。
【００３９】
同図中、図７の構成要素に対応する回路要素を、図７中の符号と同一の符号を付して示している。端子３１０及び３３０、スイッチ３１１〜３３６は、それぞれ、図７の導体３１０及び３３０、単位スイッチ領域３１１〜３３６に対応する。点線枠４０１、４０２、及び４０３に含まれる回路要素は、それぞれ第１層、第２層、及び第３層に存する構成要素に対応する。なお、コンタクトに対応する接続点の表記は省略した。
【００４０】
以降、この種のスイッチ回路を表す場合、当該スイッチ回路の各構成要素の配置は、各単位スイッチ領域を含めて別途定められているものとし、前記各単位スイッチのＯＮ／ＯＦＦ状態を、等価機能回路を用いて表す。
３．３  スイッチ回路の状態反転
図９（Ａ）は、再び、スイッチ回路３００を、図８と同様の表記法を用いて表した等価機能回路図である。同図中、最左列から右へ順に、第１パス、第２パス、及び第３パスは、それぞれ、第３層、第２層、及び第１層の各１層で切断された状態にあり、第４パス、第５パス、及び第６パスは、それぞれ第３層と第２層、第３層と第１層、及び第２層と第１層の各２層で切断された状態にあり、スイッチ回路３００は、切断状態にある。
【００４１】
スイッチ回路３００のように、（１）各層に対応して設けられ、対応層において切断されているパス、及び（２）２層を選ぶ組み合わせの各々に対応して設けられ、選ばれた２層において切断されているパスからなるスイッチ回路を、以降、基準スイッチ回路と称する。スイッチ回路３００は、３層の場合の基準スイッチ回路である。
【００４２】
基準スイッチ回路を初期状態として、任意１層における単位スイッチの状態が異なり、かつ切断／接続状態を反転させた目的スイッチ回路を、順次繰り返し構成していくことができる。以下、スイッチ回路３００の例により、説明する。
まず、スイッチ回路３００に対し、任意１層における単位スイッチの状態が異なり、かつ接続状態にある第１の目的スイッチ回路を構成できる。
【００４３】
具体的には、変更対象層を第３層、第２層、及び第１層の何れか１層とした場合、スイッチ回路３００に対し、それぞれ、単位スイッチ３３１、単位スイッチ３２２、及び単位スイッチ３１３がＯＮ状態に反転されたスイッチ回路が、前記目的スイッチ回路である。
図９（Ｂ）は、スイッチ回路３００に対し、単位スイッチ３３１がＯＮ状態に反転されたスイッチ回路３０１を示す等価機能回路図である。スイッチ回路３０１は、接続状態にある。
【００４４】
さらに、スイッチ回路３０１に対し、任意１層における単位スイッチの状態が異なり、かつ切断状態にある第２の目的スイッチ回路を構成できる。
具体的には、変更対象層を第３層、第２層、及び第１層の何れか１層とした場合、スイッチ回路３０１に対し、それぞれ、単位スイッチ３３１がＯＦＦ状態に反転されたスイッチ回路、単位スイッチ３２１がＯＦＦ状態に反転され、単位スイッチ３２４がＯＮ状態に反転されたスイッチ回路、及び、単位スイッチ３１１がＯＦＦ状態に反転され、単位スイッチ３１５がＯＮ状態に反転されたスイッチ回路が、前記第２の目的のスイッチ回路である。
【００４５】
図９（Ｃ）は、スイッチ回路３０１に対し、単位スイッチ３１１がＯＦＦ状態に反転され、単位スイッチ３１５がＯＮ状態に反転されたスイッチ回路３０２を示す等価機能回路図である。スイッチ回路３０２は、切断状態にある。
スイッチ回路３０２において、第１パスは、第３層のみで切断されている状態に復旧しない。しかしながら、そのような状態のパスは、変更対象層を第３層として接続状態のスイッチ回路を構成する場合に必要となるため、単位スイッチ３１５をＯＮ状態に反転させることで第５パスから補充している。
【００４６】
さらに、スイッチ回路３０２に対し、任意１層における単位スイッチの状態が異なり、かつ接続状態にある第３の目的スイッチ回路を構成できる。
具体的には、変更対象層を第３層、第２層、及び第１層の何れか１層とした場合、スイッチ回路３０２に対し、それぞれ、単位スイッチ３３１がＯＦＦ状態に反転され、単位スイッチ３３５がＯＮ状態に反転されたスイッチ回路、単位スイッチ３２２がＯＮ状態に反転されたスイッチ回路、及び単位スイッチ３１１がＯＮ状態に反転され、単位スイッチ３１５がＯＦＦ状態に反転されたスイッチ回路が、前記第３の目的スイッチ回路である。
【００４７】
図９（Ｄ）は、スイッチ回路３０２に対し、単位スイッチ３３１がＯＦＦ状態に反転され、単位スイッチ３３５がＯＮ状態に反転されたスイッチ回路３０３を示す等価機能回路図である。スイッチ回路３０３は、接続状態にある。
スイッチ回路３０３において、第５パスは、第１層と第３層との２層で切断されている状態に復旧しない。しかしながら、そのような状態のパスは、第１層または第３層の何れか１層で切断されているパスを補充する場合に必要であるため、単位スイッチ３３１をＯＦＦ状態に反転させることで第１パスから補充している。
３．４  まとめ
第３の実施の形態におけるスイッチ回路の各パスは、全ての層の単位スイッチを含む。この構成によれば、任意１層の単位スイッチの状態が異なり、かつ切断／接続状態が反転された目的スイッチ回路を構成できる場合が、第１の実施の形態よりも増える。
【００４８】
また、１層で切断されているパスと２層で切断されているパスとを相互に補充しあうことにより、切断／接続状態が反転された目的スイッチ回路を、繰り返して構成していくことができる。
４．第４の実施の形態
第４の実施の形態における設計方法は、第３の実施の形態において説明したスイッチ回路を表す設計情報を、指定された１層の単位スイッチの状態が異なり、かつ切断／接続状態が反転された他のスイッチ回路を表すように変更する設計方法である。
４．１  設計情報
図１０は、一例として、３層構造を有する半導体集積回路装置上に形成された６つのパスからなるスイッチ回路を表す設計情報を示している。
【００４９】
前記設計情報は、例えば、設計情報テーブル４５０に格納されている。設計情報テーブル４５０の各列及び各行は、それぞれパス及び層に対応して設けられており、層番号欄４５１は各行に対応する層番号を示し、パス識別名欄４５２は各列に対応するパスを識別するパス識別名を示し、各行各列の交差欄である単位スイッチ状態欄４５３はパス識別名で識別されるパスについて、層番号で示される層の単位スイッチがＯＮ状態又はＯＦＦ状態の何れに形成されるべきかを示す記号を保持している。
４．２  接続変更処理
図１１は、前記設計情報に対する接続変更処理を示すフローチャートである。当該接続変更処理は、前記設計情報が切断状態のスイッチ回路を表している場合、即ち、全ての単位スイッチがＯＮと示されたパスが前記設計情報に含まれていない場合に、前記設計情報を以下の手順に従って変更する。
（ステップＳ２０１）変更対象層番号を取得する。
（ステップＳ２０２）変更対象層の単位スイッチがＯＦＦと示され、他層の単位スイッチがＯＮと示されているパスの一つについて、前記変更対象層の単位スイッチ状態欄をＯＮに変更する。
（ステップＳ２０３）第２補充処理を実行する。
４．２  第２補充処理
図１２は、前記設計情報に対する第２補充処理を示すフローチャートである。当該第２補充処理は、前記接続変更処理、及び後述する切断変更処理から呼び出され、前記設計情報を以下の手順に従って変更することにより、２層で切断されたパスを補充する。
（ステップＳ２１１）変更対象層と異なる各参照層について、以下を実行する。（ステップＳ２１２）変更対象層と参照層との単位スイッチがＯＦＦと示され、他層の単位スイッチがＯＮと示されているパスを前記設計情報から検索し、パスが発見されない場合、以下を実行する。
（ステップＳ２１３）参照層の単位スイッチがＯＦＦと示され、他層の単位スイッチがＯＮと示されているパスを前記設計情報から検索し、１つ以上のパスが発見された場合、以下を実行する。
（ステップＳ２１４）前記発見されたパスの一つについて、前記変更対象層の単位スイッチ状態欄をＯＦＦに変更する。
（ステップＳ２１５）他の参照層について、ステップＳ２１１から繰り返す。
４．４  切断変更処理
図１３は、前記設計情報に対する切断変更処理を示すフローチャートである。当該切断変更処理は、前記設計情報が接続状態のスイッチ回路を表している場合、即ち、全ての単位スイッチがＯＮと示されたパスが前記設計情報に含まれている場合に、前記設計情報を以下の手順に従って変更する。
（ステップＳ２２１）変更対象層番号を取得する。
（ステップＳ２２２）全ての単位スイッチがＯＮと示されたパスについて、前記変更対象層の単位スイッチ状態欄をＯＦＦに変更する。
（ステップＳ２２３）第１補充処理を実行する。
（ステップＳ２２４）第２補充処理を実行する。
４．５  第１補充処理
図１４は、前記設計情報に対する第１補充処理を示すフローチャートである。当該第１補充処理は、前記切断変更処理から呼び出され、前記設計情報を以下の手順に従って変更することにより、１層で切断されたパスを補充する。
（ステップＳ２３１）変更対象層と異なる各参照層について、以下を実行する。（ステップＳ２３２）参照層の単位スイッチがＯＦＦと示され、他層の単位スイッチがＯＮと示されているパスを前記設計情報から検索し、パスが発見されない場合、以下を実行する。
（ステップＳ２３３）変更対象層と参照層との単位スイッチがＯＦＦと示され、他層の単位スイッチがＯＮと示されているパスを前記設計情報から検索し、パスが発見された場合、以下を実行する。
（ステップＳ２３４）発見されたパスについて、前記変更対象層の単位スイッチ状態欄をＯＮに変更する。
（ステップＳ２３５）他の参照層について、ステップＳ２３１から繰り返す。
４．６  まとめ
この設計方法によれば、第３の実施の形態で説明したスイッチ回路を表す設計情報を、指定された１層の単位スイッチの状態が異なり、かつ切断／接続状態が反転された他のスイッチ回路を表すように変更することができる。
【００５０】
前記設計方法は、２層で切断されているパスから１層で切断されているパスを補充する第１補充処理と、１層で切断されているパスから２層で切断されているパスを補充する第２補充処理とを含むため、１層の単位スイッチの変更により、前記設計情報が表すスイッチ回路の切断／接続状態を繰り返し反転させることができる。
５．第５の実施の形態
第５の実施の形態における設計方法は、第４の実施の形態における第１補充処理及び第２補充処理を、それぞれ好適な場合に実行することにより、前記基準スイッチ回路を表す設計情報に対し、１層の単位スイッチの状態変更によって、前記設計情報が表すスイッチ回路の切断／接続状態を、無限回反転させることができる方法である。
【００５１】
本設計方法は、指定された変更対象層、及び前記設計情報に施された変更履歴を表す状態式に応じて好適な変更を判断し、前記設計情報に施すと同時に、前記状態式を更新する。
５．１  設計情報
図１５は、一般に、多層構造を有する半導体集積回路上に形成された、複数のパスからなるスイッチ回路を表す設計情報を示している。
【００５２】
前記設計情報は、例えば、設計情報テーブル４６０に格納されている。設計情報テーブル４６０の各列は、それぞれパスに対応して設けられ、パス識別名欄４６１は各列に対応するパスを識別するパス識別名を示し、パス状態欄４６２はパス識別名で識別されるパスのパス状態、即ち当該パスに含まれる各単位スイッチがＯＮ状態又はＯＦＦ状態の何れに形成されるべきかを示す次の記号（１）Ｃ  全ての単位スイッチがＯＮ状態に形成されるべきことを示す（２）Ａｉ  第ｉ層の単位スイッチがＯＦＦ状態、他層の単位スイッチがＯＮ状態に形成されるべきことを示す（３）Ｂｉｊ  第ｉ層及びｉと異なる第ｊ層の単位スイッチがＯＦＦ状態、他層の単位スイッチがＯＮ状態に形成されるべきことを示すの何れかを保持している。ｉ、ｊは、それぞれ具体的な数字により示される。
【００５３】
設計情報テーブル４６０は、３層の基準スイッチ回路を表す設計情報を保持した例を示している。
５．２  状態式
前記状態式は、定数項Ｓ、Ｃ、Ａ１、…、Ｂ１２、…を、記号＋、−、（、及び）で結合してなる式であり、設計情報に含まれ各パス状態にあるパス数、及び前記設計情報に対する変更履歴を表すよう、設計情報の変更に対応して更新される。
【００５４】
前記状態式は、前記各パス数、及び前記変更履歴を、次のように表している。定数項Ｓは、基準スイッチ回路に含まれるパス数、即ちパス状態Ａ１、…、Ｂ１２、…にあるパス数がそれぞれ１であることを表す。＋及び−で結合された他の定数項は、それぞれ、各定数項と同一の記号で示されるパス状態にあるパス数の、基準スイッチ回路からの増加数及び減少数を表す。（、及び）で括った範囲は、一回の変更により生じた増加及び減少を表す。
【００５５】
前記状態式は、一具体例としてＳ＋（Ｃ−Ａ１）等と表される。この状態式は、設計情報に含まれる各パス数が、基準スイッチ回路からＣ状態のパスが１増加し、Ａ１状態のパスが１減少した数であることを表すと同時に、前記設計情報に含まれＡ１状態にあったパスがＣ状態のパスに変更された履歴を表している。この状態式は、基準スイッチ回路を表す設計情報を、第１層において接続状態に変更した設計情報に対応している。
５．３  書き換え規則
図１６は、指定された変更対象層、及び前記状態式に応じて適用される、前記状態式に対する書き換え規則、及び前記書き換え規則が適用された場合に設計情報に施される変更を示した対応表である。規則欄４７１は各書き換え規則を識別する規則名、状態式更新欄４７２は書き換え規則、設計情報変更欄４７３は前記変更を表している。
【００５６】
書き換え規則ｆ１、及びｆ２は、切断状態にあるスイッチ回路を表す設計情報を接続状態に変更する場合に適用され、書き換え規則ｇ１、ｇ２、及びｇ３は、接続状態にあるスイッチ回路を表す設計情報を切断状態に変更する場合に適用される。
以下、個々の書き換え規則について詳細に説明した後、全体処理について説明し、さらに設計情報の変更が無限回可能であることを証明する。
５．３．１  書き換え規則ｆ１
書き換え規則ｆ１は、
0003768841.tif 000004
と表される。
【００５７】
書き換え規則ｆ１は、kでない任意の層番号xについて、前記状態式が＋(Ａx−Ｂkx)に合致する定数項を含む場合に適用される。＋(Ａx−Ｂkx)は書き換え規則ｇ３の適用によって生じた項であり、設計情報に対し前述した第１補充処理が行われ、Ｂkx状態にあったパスがＡx状態のパスに変更された履歴を表している。
書き換え規則ｆ１が適用された場合、前記状態式は、前記状態式から＋(Ａx−Ｂkx)に合致する定数項を除いた部分式Ｔ1に更新され、同時に、設計情報に対し前述した第２補充処理が行われ、Ａx状態にあるパスがＢkx状態のパスに変更される。
５．３．２  書き換え規則ｆ２
書き換え規則ｆ２は、
0003768841.tif 000005
と表される。
【００５８】
書き換え規則ｆ２は、前記状態式に含まれる定数項によらず適用される。
書き換え規則ｆ２が適用された場合、前記状態式は、前記状態式に定数項＋(Ｃ−Ａk)を加えた式Ｔ＋(Ｃ−Ａk)に更新され、同時に、設計情報に含まれＡk状態にあるパスがＣ状態のパスに変更される。
５．３．３  書き換え規則ｇ１
書き換え規則ｇ１は、
0003768841.tif 000006
と表される。
【００５９】
書き換え規則ｇ１は、mでない任意の層番号xについて、前記状態式が＋(Ａx−Ｂmx)に合致する定数項を含む場合に適用される。＋(Ａx−Ｂmx)は書き換え規則ｇ３の適用によって生じた項であり、設計情報に対し前述した第１補充処理が行われ、Ｂmx状態にあったパスがＡx状態のパスに変更された履歴を表している。書き換え規則ｇ１が適用された場合、前記状態式は、前記状態式から＋(Ａx−Ｂmx)に合致する定数項を除いた部分式Ｔ1に更新され、同時に、設計情報に対し前述した第２補充処理が行われ、Ａx状態にあるパスがＢmx状態のパスに変更される。
５．３．４  書き換え規則ｇ２
書き換え規則ｇ２は、
0003768841.tif 000007
と表される。
【００６０】
書き換え規則ｇ２は、前記状態式が定数項＋(Ｃ−Ａm)を含む場合に適用される。＋(Ｃ−Ａm)は、書き換え規則ｆ２の適用によって生じた項であり、設計情報に含まれＡm状態にあったパスがＣ状態のパスに変更された履歴を表している。
書き換え規則ｇ２が適用された場合、前記状態式は、前記状態式から＋(Ｃ−Ａm)に合致する定数項を除いた部分式Ｔ2に更新され、同時に、設計情報に含まれＣ状態にあるパスがＡm状態のパスに変更される。
５．３．５  書き換え規則ｇ３
書き換え規則ｇ３は、
0003768841.tif 000008
と表される。
【００６１】
書き換え規則ｇ３は、mでない任意の層番号yについて、前記状態式が＋(Ｃ−Ａy)に合致する定数項を含む場合に適用される。＋(Ｃ−Ａy)は、書き換え規則ｆ２の適用によって生じた項であり、設計情報に含まれＡy状態にあったパスがＣ状態のパスに変更された履歴を表している。
書き換え規則ｇ２が適用された場合、前記状態式は、前記状態式から＋(Ｃ−Ａy)に合致する定数項を除いた部分式Ｔ3に定数項＋(Ａm−Ｂmy)を加えた式Ｔ3＋(Ａm−Ｂmy)に更新され、同時に、設計情報に含まれＣ状態にあるパスがＡm状態のパスに変更され、Ｂmy状態にあるパスがＡy状態のパスに変更される。
【００６２】
基準スイッチ回路を表す設計情報、及び状態式Ｓを初期状態として、前記書き換え規則を適用して前記設計情報の変更と前記状態式の更新とを行った場合、各書き換え規則の定義から明らかに、前記状態式は、前記設計情報に含まれ各パス状態にあるパス数、及び前記設計情報に対する変更履歴を表す。
５．４  全体処理
図１７は、本実施の形態における設計情報変更処理の全体を示すフローチャートである。本フローチャートは、各書き換え規則の適用順序の一例を示すものである。
（ステップＳ２５１）変更対象層番号を取得する。
（ステップＳ２５２）状態式が定数項Ｃを含む場合、ステップＳ２７１以降を実行し、含まない場合、ステップＳ２６１以降を実行する。
（ステップＳ２６１）取得された変更対象層番号をkとする。
（ステップＳ２６２）変更対象層以外の各層について、層番号をxとして以下を実行する。
（ステップＳ２６３）状態式が定数項＋(Ａx−Ｂkx)を含む場合、次のステップを実行する。
（ステップＳ２６４）書き換え規則ｆ１を適用して、状態式の更新、及び設計情報の変更を行う。
（ステップＳ２６５）他の層について、ステップＳ２６２から繰り返す。
（ステップＳ２６６）書き換え規則ｆ２を適用して、状態式の更新、及び設計情報の変更を行う。
（ステップＳ２７１）取得された変更対象層番号をmとする。
（ステップＳ２７２）変更対象層以外の各層について、層番号をxとして以下を実行する。
（ステップＳ２７３）状態式が定数項＋(Ａx−Ｂkx)を含む場合、次のステップを実行する。
（ステップＳ２７４）書き換え規則ｇ１を適用して、状態式の更新、及び設計情報の変更を行う。
（ステップＳ２７５）他の層について、ステップＳ２７２から繰り返す。
（ステップＳ２７６）状態式が定数項＋(Ｃ−Ａm)を含む場合、ステップＳ２７７を実行し、その他の場合、ステップＳ２７８を実行する。
（ステップＳ２７７）書き換え規則ｇ２を適用して、状態式の更新、及び設計情報の変更を行う。
（ステップＳ２７８）書き換え規則ｇ３を適用して、状態式の更新、及び設計情報の変更を行う。
【００６３】
図１８は、状態式Ｓ及び３層の基準スイッチ回路を表す設計情報を初期状態として、図１７のフローチャートに示した処理を繰り返し実行した場合の具体例である。回数欄４８１は初期状態からの変更回数、区分欄４８２は変更処理が接続変更か切断変更かを示す区分、対象層欄４８３は変更対象層、適用規則欄４８４は変更処理において適用された書き換え規則を示す規則名、状態式欄４８５は書き換え規則適用後の状態式、及び、設計情報欄４８６は書き換え規則適用後の設計情報に含まれる各パスのパス状態を、それぞれ表している。
【００６４】
なお、設計情報欄４８６において、書き換え規則の適用により変更されたパスを、下線を付して示した。
５．５  無限回変更可能性の証明
基準スイッチ回路を表す設計情報、及び状態式Ｓを初期状態として、図１７のフローチャートに示した処理を繰り返し実行した場合、適用された書き換え規則に対応する変更が、設計情報に対して必ず実施できることを示す。この場合の状態式は、前述したように、設計情報に含まれる各パス状態のパス数を、基準スイッチ回路からの増加数及び減少数によって表している。
【００６５】
さて、再び図１６を参照すれば、書き換え規則ｆ１、ｆ２、ｇ１、ｇ２、及びｇ３が適用された場合に、対応する変更が設計情報に対して実施できるためには、それぞれ、Ａx状態のパス、Ａk状態のパス、Ａx状態のパス、Ｃ状態のパス、及び、Ｃ状態のパスとＢmy状態のパスとが、設計情報に含まれていればよい。
書き換え規則ｆ１、及びｆ２は、初期状態、若しくは、書き換え規則ｇ２又はｇ３が適用された直後の切断状態において適用される。このとき状態式は、何れのxについても定数項＋(Ｃ−Ａx)を含んでいない。Ａx状態のパスの減少数を表す−Ａxが含まれないから、書き換え規則ｆ１が適用される場合の状態式はＡx状態のパスが２つ以上、書き換え規則ｆ２が適用される場合の状態式はＡk状態のパスが少なくとも１つ、設計情報に含まれていることを表している。従って、対応する設計情報の変更が可能である。
【００６６】
書き換え規則ｇ１、ｇ２、及びｇ３は、書き換え規則ｆ２が適用された直後の接続状態において適用される。このとき状態式はあるxについて定数項＋(Ｃ−Ａx)を１つ含んでいる。あるxについて１つ−Ａxが含まれるから、書き換え規則ｇ１が適用される場合の状態式はＡx状態のパスが１つ以上、設計情報に含まれていることを表している。従って、設計情報の変更Ａx→Ｂmxが実施可能である。
【００６７】
書き換え規則ｇ２、及びｇ３が適用される場合の状態式はＣ状態のパスが設計情報に含まれていることを表している。従って、設計情報の変更Ｃ→Ａmが実施可能である。
書き換え規則ｇ３に対応する設計情報の変更Ｂmy→Ａyについて、当該変更が実施されたことがなく、従って設計情報にＢmy状態のパスが含まれている場合は、明らかに実施可能である。当該変更が実施され設計情報からＢmy状態のパスが失われた後、再びＢmy状態のパスが変更対象となる場合、当該パスは、それまでに次のようにして必ず補充される。
【００６８】
当該パスが再び変更対象となる時点は、当該パスが失われた後、第y層を変更対象層とする接続変更処理と、第m層を変更対象層とする切断変更処理とが連続して行われる場合、又は、第m層を変更対象層とする接続変更処理と、第y層を変更対象層とする切断変更処理とが連続して行われる場合の、それぞれの切断変更処理に含まれる書き換え規則ｇ３の適用時である。
【００６９】
Ｂmy状態のパスが失われた設計情報に対応する状態式は、Ｔ＋(Ａm−Ｂmy)、又はＴ＋(Ａy−Ｂmy)の何れかで表される。
場合ごとに、Ｂmy状態のパスが、書き換え規則ｇ３に対応して再び使用されるまでに補充されることを示す。
（１）状態式Ｔ＋(Ａm−Ｂmy)を第y層で接続変更し第m層で切断変更した場合
第y層で接続   ｆ２(ｆ１(Ｔ＋(Ａm−Ｂmy)))＝ｆ２(Ｔ)＝Ｔ＋(Ｃ−Ａy)
第m層で切断   ｇ３(Ｔ＋(Ｃ−Ａy))＝Ｔ＋(Ａm−Ｂmy)
書き換え規則ｆ１に対応してＡm状態のパスからＢmy状態のパスが補充され、その後、書き換え規則ｇ３に対応して再びＡm状態のパスに変更される。
【００７０】
（２）状態式Ｔ＋(Ａm−Ｂmy)を第m層で接続変更し第y層で切断変更した場合
0003768841.tif 000009
書き換え規則ｇ１に対応してＡm状態のパスからＢmy状態のパスが補充され、直ちに、書き換え規則ｇ３に対応して再びＡm状態のパスに変更される。
【００７１】
（３）状態式Ｔ＋(Ａy−Ｂmy)を第y層で接続し第m層で切断した場合
0003768841.tif 000010
書き換え規則ｇ１に対応してＡy状態のパスからＢmy状態のパスが補充され、直ちに、書き換え規則ｇ３に対応して再びＡy状態のパスに変更される。
【００７２】
（４）状態式Ｔ＋(Ａy−Ｂmy)を第m層で接続し第y層で切断した場合
第m層で接続   ｆ２(ｆ１(Ｔ＋(Ａy−Ｂmy)))＝ｆ２(Ｔ)＝Ｔ＋(Ｃ−Ａm)
第y層で切断   ｇ３(Ｔ＋(Ｃ−Ａm))＝Ｔ＋(Ａy−Ｂmy)
書き換え規則ｆ１に対応してＡy状態のパスからＢmy状態のパスが補充され、その後、書き換え規則ｇ３に対応して再びＡy状態のパスに変更される。
【００７３】
以上説明したように、基準スイッチ回路を表す設計情報、及び状態式Ｓを初期状態として、図１７のフローチャートに示した処理を繰り返し実行した場合、適用された書き換え規則に対応する設計情報の変更は必ず実施できる。従って、図１７のフローチャートに示した処理は無限回繰り返し実行可能である。
５．６  まとめ
この設計方法によれば、指定された変更対象層、及び前記状態式に応じた書き換え規則を適用して、前記状態式を更新すると同時に、適用された書き換え規則に対応する変更を設計情報に施すことによって、前記基準スイッチ回路を表す設計情報に対し、１層の単位スイッチの状態変更によって、設計情報が表すスイッチ回路の切断／接続状態を、無限回繰り返して反転させることができる。
６．第６の実施の形態
第６の実施の形態における設計方法は、第３の実施の形態で説明したスイッチ回路に対し、１層の単位スイッチの状態変更によって、少なくとも所望回数繰り返して切断／接続状態を反転させることができ、かつパス数が最小となるスイッチ回路の構成を決定する設計方法である。
【００７４】
本設計方法は、前記所望の回数を取得する取得ステップを含む。当該取得ステップで取得された所望の回数を２ａ、前記スイッチ回路の層数をｎとする。
１層の単位スイッチの状態変更によって、少なくとも２ａ回繰り返して切断／接続状態を反転させることができる第１候補回路は、第３の実施の形態で説明したスイッチ回路の一種であり、各層に対応して、対応層の単位スイッチがＯＦＦ状態にあり、他層の単位スイッチがＯＮ状態にあるバスがａ個設けられ、並列に接続されたスイッチ回路である。このスイッチ回路の各パスには、対応層を含む全ての層に形成された単位スイッチが直列に接続される。このスイッチ回路に含まれるパス数は、ａ×ｎ個である。
【００７５】
第２の実施の形態で説明した設計方法に従って、このスイッチ回路の切断／接続状態を、少なくとも２ａ回繰り返して反転させることができる。
また、１層の単位スイッチの状態変更によって、少なくとも２ａ回繰り返して切断／接続状態を反転させることができる第２候補回路は、前述した基準スイッチ回路である。前記基準スイッチ回路に含まれるパス数は、1Ｃn＋2Ｃn＝ｎ＋ｎ×（ｎ−１）÷２個である。
【００７６】
第５の実施の形態で説明した設計方法に従って、前記基準スイッチ回路の切断／接続状態を、無限回繰り返して反転させることができる。
本設計方法は、前記第１候補回路及び前記第２候補回路の構成のうち、パス数がより少ない構成に決定する決定ステップを含む。当該決定ステップは、前記ａ及びｎに応じて、ａ×ｎ＜ｎ＋ｎ×（ｎ−１）÷２である場合、前記第１候補回路の構成に決定し、その他の場合、前記第２候補回路の構成に決定する。
７．第７の実施の形態
第７の実施の形態における設計支援装置は、第３の実施の形態で説明したスイッチ回路を表す設計情報を変更する設計を、第５の実施の形態で説明した設計方法に基づいて支援する設計支援装置である。
７．１  構成
図１９は、設計支援装置５００の全体構成を示す機能ブロック図である。設計支援装置５００は、入力部５０１、状態式記憶部５０２、状態式更新部５０３、設計情報記憶部５０４、設計情報変更部５０５、及び、出力部５０６から構成される。
【００７７】
設計支援装置５００は、具体的に、プロセッサ、プログラムを記憶しているＲＯＭ（Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）、作業用のＲＡＭ（ＲａｎｄｏｍＡｃｃｅｓｓ  Ｍｅｍｏｒｙ）、ハードディスク装置等のハードウェアにより実現される。設計支援装置５００の各構成要素の機能は、前記プロセッサがＲＯＭに記憶されているプログラムを実行することにより実現される。前記各構成要素間での情報の受け渡しは、前記ＲＡＭ及びハードディスク装置を介して行う。
【００７８】
入力部５０１は、変更対象層を示す変更対象層番号を外部から取得し、取得された変更対象層番号を状態式更新部５０３へ通知する。
状態式記憶部５０２は、第５の実施の形態で説明した状態式を記憶している。
状態式更新部５０３は、第５の実施の形態で説明した書き換え規則と、設計情報に対する変更指示とを対応させて、図１６に示したテーブルに記憶している。状態式更新部５０３は、状態式記憶部５０２に記憶されている状態式、及び前記変更対象層番号に応じて書き換え規則を選択し、選択された書き換え規則を適用して状態式記憶部５０２に記憶されている状態式を更新すると同時に、設計情報変更部５０５に対し、前記書き換え規則に対応する変更指示を通知する。
【００７９】
設計情報記憶部５０４は、第３の実施の形態で説明したスイッチ回路を表す単位スイッチ領域情報、及びレイアウト情報を記憶している。
設計情報変更部５０５は、状態式更新部５０３から変更指示が通知された場合、通知された変更指示に従って、前記設計情報記憶部５０４に記憶されているレイアウト情報を変更する。
【００８０】
出力部５０６は、変更された前記レイアウト情報を表示する。
７．２  設計情報
図２０は、設計情報記憶部５０４において、単位スイッチ領域テーブル５１０に記憶されている単位スイッチ領域情報の一例であり、３層のスイッチ回路を表した例である。
【００８１】
単位スイッチ領域テーブル５１０の各列及び各行は、それぞれ、パス及び層に対応して設けられており、層番号欄５１１は各行に対応する層番号を示し、パス識別名欄５１２は各列に対応するパスを識別するパス識別名を示し、各行各列の交差欄である単位スイッチ領域欄５１３は、パス識別名で識別されるパスについて、層番号で示される層の単位スイッチが占めるレイアウト上の領域を保持している。単位スイッチ領域情報は、予め設定されているものとする。
【００８２】
図２１は、設計情報記憶部５０４において、レイアウトテーブル５２０に記憶されているレイアウト情報の一例であり、３層のスイッチ回路を表した例である。
レイアウトテーブル５２０の各行は、層に対応して設けられており、層番号欄５２１は各行に対応する層番号を示し、導体配置情報欄５２２は層番号で示される層において導体が形成される領域を示す導体配置情報を保持している。
【００８３】
レイアウト情報は、設計情報変更部５０５によって参照され、変更される。
設計情報変更部５０５は、状態式更新部５０３から、パス状態の変更指示を通知される。設計情報変更部５０５は、前記パス状態の変更指示に対し、前記レイアウト情報を、次のように対応させ、変更する。
まず、単位スイッチ領域情報を参照して各パスに含まれる各層の単位スイッチが占めるレイアウト上の領域を識別し、次に、各層の導体箔配置情報における前記識別された領域が、導体が形成されるべき領域として示されているか否かによって、単位スイッチのＯＮ／ＯＦＦ状態を識別して、パス状態を認識する。さらに、認識されたパス状態に応じて、変更対象層の導体箔配置情報において変更対象パスの単位スイッチが占める領域を変更する。
７．３  動作
設計支援装置５００は、前述したように、設計情報の変更処理が細部において異なる他は、第５の実施の形態における設計方法について図１７に示したフローチャートと同一の手順で、変更対象層番号の取得、書き換え規則の適用判断、状態式の更新、及び設計情報の変更を行う。
８．第８の実施の形態
第８の実施の形態における信号選択回路は、第１又は第３の実施の形態で説明したスイッチ回路を用いて構成される信号選択回路である。
【００８４】
図２２（Ａ）は、信号選択回路６００の各構成要素の配置を示す上面図である。信号選択回路６００は、選択対象となる信号に対応して設けられたスイッチ回路６１０、及び６２０を含み、前記各信号は、それぞれ対応するスイッチ回路の一端６１１、及び６２１に与えられる。全てのスイッチ回路の他端は接続され出力端６０１を構成する。各スイッチ回路内部の詳細な配置は、第１又は第３の実施の形態で説明した配置と同様であり、説明を省略する。
【００８５】
図２２（Ｂ）は、信号選択回路６００を示す等価機能回路図である。同図中、図２２（Ａ）の構成要素に対応する回路要素を、図２２（Ａ）中の符号と同一の符号を付して示している。
信号選択回路６００に含まれるスイッチ回路のうち１つが接続状態におかれ、他は切断状態におかれることによって、接続状態のスイッチ回路に対応する信号が選択され、出力端６０１に出力される。
【００８６】
この構成によれば、信号選択回路６００は、任意１層にある単位スイッチの変更によって、選択される信号を変更することができる。
９．第９の実施の形態
第９の実施の形態におけるスタンダードセルは、スタンダードセルベースレイアウト領域を有する半導体集積回路を構成する信号選択スタンダードセルであり、第１又は第３実施の形態で説明したスイッチ回路を複数備えている。
【００８７】
図２３は、前記信号選択スタンダードセル７００のレイアウトの一例を示す模式図である。信号選択スタンダードセル７００は、それぞれ外部と接続される第１入力部７０１、第２入力部７０２、及び第３入力部７０３と、各入力部に対応して設けられ、それぞれ、対応する入力部に一端が接続されている第１スイッチ回路７０４、第２スイッチ回路７０５、及び第３スイッチ回路７０６と、全ての前記スイッチ回路の他端に接続されている出力部７０７と、電源部７０８と、グランド部７０９とを備えている。
【００８８】
信号選択スタンダードセル７００は、各スイッチ回路のうち１つが接続状態におかれ、他は切断状態におかれることによって、接続状態のスイッチ回路に対応する入力部に与えられた信号を選択し、出力部７０７に出力する。
この構成によれば、信号選択スタンダードセル７００は、各スイッチ回路の接続／切断状態を任意１層にある単位スイッチの変更によって反転させ、選択される信号を変更することができる。
１０．第１０の実施の形態
第１０の実施の形態におけるスタンダードセル群は、スタンダードセルベースレイアウト領域を有する半導体集積回路を構成する信号選択スタンダードセル群であり、入力用アサインセルと、出力用アサインセルとからなる。前記各セルは、第１又は第３実施の形態で説明したスイッチ回路を１つ備えている。
【００８９】
図２４（Ａ）は、前記入力用アサインセル７１０のレイアウトの一例を示す模式図である。入力用アサインセル７１０は、外部と接続される入力部７１１と、入力部７１１に一端が接続されているスイッチ回路７１２と、スイッチ回路７１２の他端に接続されている中継出力部７１３と、電源部７１８と、グランド部７１９とを備えている。
【００９０】
図２４（Ｂ）は、前記出力用アサインセル７２０のレイアウトの一例を示す模式図である。出力用アサインセル７２０は、外部と接続される入力部７２１と、入力部７２１に一端が接続されているスイッチ回路７２２と、中継入力部７２３と、スイッチ回路７２２の他端、及び中継入力部７２３に接続されている出力部７２４と、電源部７２８と、グランド部７２９とを備えている。
【００９１】
入力用アサインセル７１０、及び出力用アサインセル７２０が隣接するセルブロックに配置された場合、中継出力部７１３と中継入力部７２３とは、互いに接続されるように配置されている。
この構成によれば、スイッチ回路７１２、及びスイッチ回路７２２の接続／切断状態を任意１層にある単位スイッチの変更によって反転させることによって、それぞれ、入力用アサインセル７１０、及び出力用アサインセル７２０の信号選択／非選択状態を変更することができる。
【００９２】
前記信号選択スタンダードセル群は、入力用アサインセル７１０、及び出力用アサインセル７２０を隣接するセルブロックに配置し、一方を信号選択状態とし、他方を非選択状態とすることによって、信号選択状態のセルの入力部に与えられた信号を、出力部７２４に出力する。
前記信号選択スタンダードセル群は、さらに中継用アサインセルを含んでもよい。前記中継用アサインセルは、第１又は第３実施の形態で説明したスイッチ回路を１つ備えている。
【００９３】
図２５は、前記中継用アサインセル７３０のレイアウトの一例を示す模式図である。中継用アサインセル７３０は、外部と接続される入力部７３１と、入力部７３１に一端が接続されているスイッチ回路７３２と、中継入力部７３３と、スイッチ回路７３２の他端、及び中継入力部７３３に接続されている中継出力部７３４と、電源部７３８と、グランド部７３９とを備えている。
【００９４】
入力用アサインセル７１０、及び中継用アサインセル７３０が隣接するセルブロックに配置された場合、中継出力部７１３と中継入力部７３３とは、互いに接続されるように配置されている。
中継用アサインセル７３０、及び出力用アサインセル７２０が隣接するセルブロックに配置された場合、中継出力部７３４と中継入力部７２３とは、互いに接続されるように配置されている。
【００９５】
２つの中継用アサインセル７３０が隣接する隣接するセルブロックに配置された場合、中継出力部７３４と他の中継入力部７３３とは、互いに接続されるように配置されている。
この構成によれば、スイッチ回路７３２の接続／切断状態を任意１層にある単位スイッチの変更によって反転させることによって、中継用アサインセル７３０の信号選択／非選択状態を変更することができる。
【００９６】
前記信号選択スタンダードセル群は、入力用アサインセル７１０、１つ以上の中継用アサインセル７３０、及び出力用アサインセル７２０を、順に隣接するセルブロックに配置し、このうちの１つを信号選択状態とし、他を非選択状態とすることによって、信号選択状態のセルの入力部に与えられた信号を、出力部７２４に出力する。
【００９７】
信号選択スタンダードセル群は、第９の実施の形態で説明した信号選択スタンダードセルに比べ、より少ない種類のセルの組み合わせによって、同じ入力数の信号選択回路を構成できる。即ち、単位スイッチの組み合わせに応じて各スイッチ回路にｎ種類の状態があるとしたとき、任意層の変更で選択信号を変更可能なｐ入力信号選択回路を構成するために準備すべきセルの種類は、前記信号選択スタンダードセルの構成によればｎp種類であり、前記信号選択スタンダードセル群の構成によれば高々ｎ×３種類である。
１１．第１１の実施の形態
第１１の実施の形態におけるスタンダードセルは、スタンダードセルベースレイアウト領域を有する半導体集積回路を構成する二値論理信号出力スタンダードセルであり、第１又は第３実施の形態で説明したスイッチ回路を１つ備えている。
【００９８】
図２６は、前記二値論理信号出力スタンダードセル７４０のレイアウトの一例を示す模式図である。二値論理信号出力スタンダードセル７４０は、電源部７４８と、プルダウン回路７４２と、一端がプルダウン回路７４２に接続され、他端が電源部７４８に接続されているスイッチ回路７４１と、スイッチ回路７４１の前記一端に接続されている出力部７４４と、グランド部７４９とを備えている。
【００９９】
プルダウン回路７４２は、内部の抵抗回路７４３によって、スイッチ回路７４１の前記一端とグランド部７４９とを接続している。
この構成によれば、二値論理信号出力スタンダードセル７４０は、スイッチ回路７４１の接続／切断状態に応じて、ハイレベル又はローレベルの二値論理信号を出力し、出力信号のレベルを任意１層にある単位スイッチの変更によって反転させることができる。
【０１００】
なお、二値論理信号出力スタンダードセルの構成は、前記例に限定されない。例えば、プルアップ回路と、一端が前記プルアップ回路に接続され、他端がグランド部に接続されているスイッチ回路とを用いても、同一機能を有する二値論理信号出力スタンダードセルを構成できる。
１２．第１２の実施の形態
第１２の実施の形態におけるスタンダードセルは、スタンダードセルベースレイアウト領域を有する半導体集積回路を構成する２入力信号選択スタンダードセルであり、第１又は第３実施の形態で説明したスイッチ回路を１つ備えている。
【０１０１】
図２７は、前記信号選択スタンダードセル７５０のレイアウトの一例を示す模式図である。信号選択スタンダードセル７５０は、電源部７５８と、プルダウン回路７５２と、一端がプルダウン回路７５２に接続され、他端が電源部７５８に接続されているスイッチ回路７５１と、第１入力部７５３と、第２入力部７５４と、スイッチ回路７４１の前記一端から得られた信号レベルに応じて、第１入力部７５３又は第２入力部７５４に与えられた何れかの信号を出力端に出力するゲート回路７５５と、ゲート回路７５５の前記出力端と接続されている出力部７５６と、グランド部７５９とを備えている。
【０１０２】
ゲート回路７５５は、一例として３つのＮＡＮＤゲート７６１、７６２、７６４、及びＮＯＴゲート７６３を用いて構成される。
ゲート回路７５５は、スイッチ回路７５１に比べて、より小さな領域に形成できる。従って、この構成によれば、信号選択スタンダードセル７５０は、第８の実施の形態で説明した信号選択スタンダードセルに倣って２つのスイッチ回路を用いて構成した信号選択スタンダードセルに対し、より小さな領域に形成できる。また、単一のスイッチ回路を変更することで選択信号を変更できる。
１３．第１３の実施の形態
第１３の実施の形態における設計方法は、１つ以上のスイッチ回路を備えるスタンダードセルについて、半導体集積回路装置において現に用いられているスタンダードセルに対し、接続／切断状態を反転させたスイッチ回路を備える他のスタンダードセルを選択する設計方法である。
１３．１  入替セル情報
図２８は、本設計方法において用いられる入替セル情報の一例である。
【０１０３】
前記入替セル情報は、例えば、入替セル情報テーブル８００に格納されている。入替セル情報テーブル８００において、現行セル番号欄８０１はスタンダードセルを識別する現行セル番号、反転指示情報欄８０２、８０３、及び８０４は、前記現行セル番号で識別されるスタンダードセルに含まれる各スイッチ回路に対し切断／接続状態の反転又は維持を指示する反転指示情報、変更対象層欄８０５は、層を識別する層番号、入替セル番号欄８０６は、前記現行セル番号で識別されるスタンダードセルに対し、反転指示情報によって反転を指示されたスイッチ回路を、層番号で識別される層の単位スイッチの変更によって切断／接続状態反転させて得られる他のスタンダードセルを識別する入替セル番号を、それぞれ保持している。
【０１０４】
前記入替セル情報は、予め算出され、前記入替セル情報テーブル８００に格納されている。
１３．２  処理
図２９は、本設計方法を用いた場合に行われる処理を示すフローチャートである。
（ステップＳ３０１）半導体集積回路装置において現に用いられているスタンダードセルを識別する現行セル番号を取得する。
（ステップＳ３０２）前記スタンダードセルに含まれる各スイッチ回路を、それぞれ反転するか維持するかを示す反転指示情報を取得する。
（ステップＳ３０３）変更対象層を指定する層番号を取得する。
（ステップＳ３０４）前記入替セル情報テーブルにおいて、前記取得された現行セル番号、反転指示情報、及び層番号を含む行に記録されている、入替セル番号で識別されるスタンダードセルを選択する。
１３．３  まとめ
この設計方法によれば、スタンダードセルを、スイッチ回路の状態が反転された目的のスタンダードセルに入れ替える場合、各スタンダードセル、反転させるスイッチ回路の各組み合わせ、及び各変更対象層に対して予め算出しておいた入替セル情報を検索することにより、前記目的のスタンダードセルを容易に知ることができる。
１４．第１４の実施の形態
第１４の実施の形態における設計支援装置は、半導体集積回路装置において現に用いられているスタンダードセルを示す設計情報を、第１３の実施の形態で説明した設計方法に基づいて変更する設計を支援する設計支援装置である。
１４．１  構成
図３０は、設計支援装置８１０の全体構成を示す機能ブロック図である。設計支援装置８１０は、入力部８１１、設計情報変更部８１２、設計情報記憶部８１３、及び、入替セル情報記憶部８１４から構成される。
【０１０５】
設計支援装置８１０は、具体的に、プロセッサ、プログラムを記憶しているＲＯＭ（Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）、作業用のＲＡＭ（Ｒａｎｄｏｍ
Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）、ハードディスク装置等のハードウェアにより実現される。設計支援装置８１０の各構成要素の機能は、前記プロセッサがＲＯＭに記憶されているプログラムを実行することにより実現される。前記各構成要素間での情報の受け渡しは、前記ＲＡＭ及びハードディスク装置を介して行う。
【０１０６】
入力部８１１は、変更対象セルが配置されているセル区画を示すセルブロック番号、変更対象セルにおいて反転対象となるスイッチ回路を示す反転指示情報、及び変更対象層を示す変更対象層番号を外部から取得し、取得されたセルブロック番号、反転指示情報、及び変更対象層番号を、設計情報変更部８１２へ通知する。
【０１０７】
設計情報記憶部８１３は、各セル区画に現に配置されているスタンダードセルを識別する現行セル情報を記憶している。
設計情報変更部８１２は、入力部８１１から通知された、セルブロック番号、反転指示情報、及び変更対象層番号に基づいて、前記設計情報記憶部８１３に記憶されている現行セル情報を変更する。
【０１０８】
入替セル情報記憶部８１４は、第１３の実施の形態で説明した入替セル情報を、図２８に示した入替セル情報テーブル８００に記憶している。
１４．２  設計情報
図３１は、設計情報記憶部８１３において、現行セル情報テーブル８２０に記憶されている現行セル情報の一例である。
【０１０９】
現行セル情報テーブル８２０において、セルブロック番号欄８２１は、半導体集積回路においてスタンダードセルが配置される区画を示すセルプロック番号、現行セル番号欄８２２は、セルブロック番号で示される区画に現に配置されているスタンダードセルを識別する現行セル番号を、それぞれ保持している。
１４．３  動作
設計支援装置８１０は、第１３の実施の形態における設計方法について図２９に示したフローチャートと同一の手順で動作する。
（ステップＳ３０１）入力部８１１は外部からセルブロック番号を取得し、設計情報変更部８１２は、設計情報記憶部８１３の現行セル情報テーブル８２０から、前記セルブロック番号を含む行に保持されている現行セル番号を取得する。
（ステップＳ３０２）入力部８１１は外部から反転指示情報を取得する。
（ステップＳ３０３）入力部８１１は外部から変更対象層番号を取得する。
（ステップＳ３０４）設計情報変更部８１２は、入替セル情報記憶部８１４の入替セル情報テーブル８００において、前記現行セル番号、反転指示情報、及び変更対象層番号を含む行に保持されている入替セル番号を取得し、現行セル情報テーブル８２０に保持されている前記現行セル番号を、当該入替セル番号に更新する。
１５．第１５の実施の形態
第１５の実施の形態における遅延時間選択回路は、第８の実施の形態で説明した信号選択回路を用いて構成された遅延時間選択回路である。
【０１１０】
図３２は、前記遅延時間選択回路を示す機能ブロック図である。遅延時間選択回路８５０は、入力端８６０、入力端８６０に与えられている入力信号を遅延させ、遅延時間の異なる１つ以上の遅延信号を生成する信号遅延回路８７０、前記入力信号及び信号遅延回路８７０により生成された各遅延信号が入力され、そのうちの何れか１つを出力する信号選択回路８８０、及び前記信号選択回路８８０の出力と接続されている出力端８９０から構成される。
【０１１１】
信号遅延回路８７０は、一例として、直列に接続された複数のゲート８７１〜８７３により構成され、各段のゲート出力を、前記各遅延信号として出力する。信号選択回路８８０は、第８の実施の形態で説明した信号選択回路である。
遅延時間選択回路８５０は、タイミング調整が予見される信号に対して設けられ、タイミング調整が必要となった場合に、任意１層の変更によって信号の遅延時間を変更する。
【０１１２】
特に、遅延時間の変更が任意の１層において可能であるため、例えば、タイミング調整と同時に他の不具合修正が特定１層において行われた場合、当該特定１層を兼用して、変更マスク数を増やすことなく、タイミング調整を行うことができる。
信号遅延回路８７０は、信号の遅延をゲートにより発生させるのみならず、配線容量、又は配線長の差異等により発生させてもよい。例えば、信号選択回路の内部において各信号を伝達する配線長を相違えて構成した回路も、本発明に含まれる。
【０１１３】
本発明の遅延時間選択回路は、スタンダードセルとして実現されてもよく、前記遅延時間選択回路を実現したスタンダードセルも、本発明に含まれる。
１６．第１６の実施の形態
第１６の実施の形態における半導体集積回路装置は、複数の機能を実行する半導体集積回路装置であって、第１又は第３の実施の形態で説明したスイッチ回路を備え、前記スイッチ回路の状態によって特定される機能の実行を抑制する。
【０１１４】
図３３は、前記半導体集積回路装置の一例を示す機能ブロック図である。半導体集積回路装置９００は、第１機能ブロック９０１、第２機能ブロック９０２、第３機能ブロック９０３、機能制御ブロック９０４、入出力ブロック９０５、抑制機能指示ブロック９０６から構成さる。
抑制機能指示ブロック９０６は、各機能ブロックに対応して、機能の実行許可／禁止を指示するためのスイッチ回路９０７〜９０９を備えており、機能制御ブロック９０４は、スイッチ回路９０７〜９０９が接続状態の場合には、それぞれ機能ブロック９０１〜９０３を実行するが、切断状態の場合には実行しない。
【０１１５】
半導体集積回路装置９００は、一例として、携帯情報端末等の目的装置に組み込まれ複数のサービス機能を実現する制御装置であって、各機能ブロック９０１〜９０３は、前記サービス機能の各々に対応して設けられ、対応するスイッチ回路９０７〜９０９の状態を変更することにより実行を許可又は禁止される。
この構成により、異なる範囲のサービス機能を利用者に提供する多種の目的装置に対応する制御装置を、１つの半導体集積回路装置９００に含まれるスイッチ回路を変更することにより容易に実現できる。
【０１１６】
特に、各種類の目的装置に対応させるための変更が、任意１層において可能であるため、例えば、半導体集積回路装置９００の特定１層において不具合修正が行われた場合、当該特定１層を兼用して、変更マスク数を増やすことなく、各種類の目的装置に対応せることができる。
１７．第１７の実施の形態
第１７の実施の形態における半導体集積回路装置は、利用者に対し秘匿されるべき情報が内部において発生する半導体集積回路装置であり、前記半導体集積回路装置の開発者が当該装置の動作検証を行うために、前記情報を外部から取得するための構成を備えている。
【０１１７】
図３４は、前記半導体集積回路装置の一例を示す機能ブロック図である。半導体集積回路装置９５０は、第１機能ブロック９６０、第２機能ブロック９７０、及び検証用データ出力ブロック９８０から構成される。
半導体集積回路装置９５０は、例えば、デジタル放送受信装置であるとしてもよく、その場合、第１機能ブロック９６０は、暗号化デジタルコンテンツ情報を受信して復号回路９６１により復号し、復号された平文デジタルコンテンツ情報を第２機能ブロック９７０へ出力する。第２機能ブロック９７０は、前記平文デジタルコンテンツ情報をアナログ映像音声信号に変換して外部へ出力する。
【０１１８】
ところで、この平文デジタルコンテンツ情報は、著作権保護の観点から利用者に対し秘匿されるべきものとされている。前記情報が利用者に取得された場合、利用者は、複製権限を持たない場合であっても、劣化のない複製を際限なく行うことができるからである。
半導体集積回路装置９５０が前記情報を外部へ出力するための構成を持たない場合、利用者が前記情報を取得することは非常に困難であり、著作権保護の観点から好ましい。しかしながら、半導体集積回路装置９５０の開発者が、当該装置の動作検証を行うために、前記情報を取り出したい場合がある。検証用データ出力ブロック９８０は、そのために設けられている。
【０１１９】
検証用データ出力ブロック９８０は、前記平文デジタルコンテンツ情報を、暗号化回路９８１により、キー生成回路９８２がスイッチ回路群９８３の状態に応じて生成したキー情報を用いて暗号化し、検証用情報を生成する。さらに、信号選択回路９８４は、前記平文デジタルコンテンツ情報、又は前記検証用情報の何れかを出力回路９８５へ出力し、出力回路９８５は信号選択回路９８４から入力された情報を、装置外部へ出力する。
【０１２０】
ここで、スイッチ回路群９８３は、第１又は第３の実施の形態で説明したスイッチ回路であり、信号選択回路９８４は、第８の実施の形態で説明した信号選択回路である。
この構成によれば、前記平文デジタルコンテンツ情報を、利用者に内容が秘匿できる前記検証用情報に変換して取り出すか、又は、試作段階では平文のまま取り出すことができる。
【０１２１】
特に、前記検証用情報、及び前記平文の何れを取り出すかの切り替えが、任意１層における変更により可能であるため、試作段階から製品段階へ移る際、最後の不具合修正が行われた層を兼用して、変更マスク数を増やすことなく、前記の切り替えを行うことができる。
また、前記検証用情報を生成する際のキー情報が、任意１層において変更できるため、例えば、他の不具合修正が行われた層を兼用してキー情報を変更することにより、変更マスク数を増やすことなく、前記検証用情報の暗号強度を維持することができる。
（その他の変形例）
なお、本発明を上記の実施の形態に基づいて説明してきたが、本発明は、上記の実施の形態に限定されないのはもちろんである。以下のような場合も本発明に含まれる。
【０１２２】
（１）本発明は、実施の形態で説明したステップを含む方法であるとしてもよい。また、これらの方法を、コンピュータシステムを用いて実現するためのコンピュータプログラムであるとしてもよいし、前記プログラムを表すデジタル信号であるとしてもよい。
また、本発明は、前記プログラム又は前記デジタル信号を記録したコンピュータ読取り可能な記録媒体、例えば、フレキシブルディスク、ハードディスク、ＣＤ―ＲＯＭ、ＭＯ、ＤＶＤ、ＤＶＤ−ＲＯＭ、ＤＶＤ−ＲＡＭ、半導体メモリ等であるとしてもよい。
【０１２３】
また、本発明は、電気通信回線、無線又は有線通信回線、若しくはインターネットに代表されるネットワーク等を経由して伝送される前記コンピュータプログラム又は前記デジタル信号であるとしてもよい。
また、本発明は、マイクロプロセッサ及びメモリを備えたコンピュータシステムであり、前記メモリは前記プログラムを記憶しており、前記マイクロプロセッサは前記メモリに記憶されている前記プログラムに従って動作することにより、前記方法を実現するとしてもよい。
【０１２４】
また、前記プログラム又は前記デジタル信号は、前記記録媒体に記録されて移送され、若しくは、前記ネットワーク等を経由して移送され、独立した他のコンピュータシステムにおいて実施されるとしてもよい。
（２）第３の実施の形態で説明したスイッチ回路における各パスには、隣接する層に形成された単位スイッチが順次直列に接続されているとしてもよい。
【０１２５】
この構成によれば、全てのコンタクトが１層分の厚みに形成され、コンタクト長の合計が最小となるため、スイッチ回路の信号遅延時間を小さくできる。
【０１２６】
【発明の効果】
（１）本発明の回路は、多層構造を有する半導体集積回路装置上に形成された回路であって、前記半導体集積回路装置の１つ以上の層において、電気的に接続された状態、又は電気的に切断された状態に形成された目的部分が、直列に接続されてなるパスが、複数並列に接続されてなることを特徴とする。
【０１２７】
この構成によれば、前記回路において、各パスは、１つ以上の層に設けられた目的部分を有するので、任意１層にある目的部分の状態を変更することで切断／接続状態を順次反転させた他の回路を、この回路から少なくとも１回以上、繰り返して構成することができる。
前記回路の状態を反転した他の半導体集積回路装置を作り直す必要が生じた際、例えば、別途の不具合修正等のため特定層のマスクの作り直しが同時に行われるならば、当該特定層を兼用して、変更マスク数を増やすことなく、前記回路の状態反転が可能である。
【０１２８】
これにより、変更マスク枚数が抑制され、前記半導体集積回路装置の変更製造に係る製造期間の短縮、並びに製造コストの低減が達成される。
また、上記の構成によれば、前記半導体集積回路装置の変更製造が、マスクの作り直し以外の方法、例えば、ＦＩＢ（Ｆｏｒｃｕｓｅｄ  Ｉｏｎ  Ｂｅａｍ）を用いた加工により行われる場合であっても、加工対象層数を最小限に抑えることができることから、製造期間の短縮、並びに製造コストの低減が、同様に達成される。
【０１２９】
（２）また、前記（１）の回路において、前記各パスは、前記半導体集積回路装置の各層に形成された前記目的部分が、直列に接続されてなるとしてもよい。この構成によれば、前記回路において、各パスが各層に目的部分を有するため、この回路から、任意１層にある目的部分の状態を変更することで切断／接続状態を順次反転させた他の回路を、前記（１）よりも多くの回数、繰り返して構成することができる。
【０１３０】
これにより、前記半導体集積回路装置の変更製造に係る製造期間の短縮、並びに製造コストの低減が、前記（１）よりも多くの変更回数にわたって達成される。
（３）また、前記（２）の回路において、前記各パスに含まれる前記各目的部分が、全て電気的に接続された状態、１層において電気的に切断され他層において電気的に接続された状態、及び、２層において電気的に切断され他層において電気的に接続された状態の、何れかの状態に形成されているとしてもよい。
【０１３１】
この構成によれば、前記回路に対する状態変更の際、１層で切断されているパスと２層で切断されているパスとを相互に補充しあうことができ、当該補充を好適な場合に行うことにより、この回路から切断／接続状態を順次反転させた他の回路を、無限回繰り返して構成することができる。
これにより、前記半導体集積回路装置の変更製造に係る製造期間の短縮、並びに製造コストの低減が、無限回にわたって達成される。
【０１３２】
（４）また、前記（２）の回路において、前記各パスは、隣接する層にある前記各目的部分が順次直列に接続されてなるとしてもよい。
この構成によれば、前記（２）の効果に加えて、全てのコンタクトが１層分の厚みに形成され、コンタクト長の合計が最小となるため、前記回路における信号遅延時間を最小限に抑えることができる。
【０１３３】
（５）本発明の信号選択回路は、複数の入力端と、前記各入力端に対応して設けられ、対応する前記入力端にそれぞれの一端が接続されている、前記（１）乃至（４）の何れかに記載の複数の回路と、全ての前記回路の他端が接続されている出力端とを備える。
この構成によれば、任意１層にある目的部分の状態を変更することで選択される信号を変更した他の信号選択回路を、前記信号選択回路から、所望の回数繰り返して構成することができる。
【０１３４】
（６）本発明のスタンダードセルは、スタンダードセルベースレイアウト領域を有する半導体集積回路を構成するスタンダードセルであって、前記スタンダードセルは、前記（１）乃至（４）の何れかに記載の回路を備える。
この構成によれば、前記スタンダードセルは、前記（１）乃至（４）と同様の効果を有する。
【０１３５】
（７）また、前記（６）のスタンダードセルは、前記スタンダードセルの外部と接続される複数の入力端と、前記各入力端に対応して設けられ、対応する前記入力端にそれぞれの一端が接続されている前記（１）乃至（４）の何れかに記載の複数の回路と、全ての前記回路の他端に接続されていて、かつ前記スタンダードセルの外部と接続される出力端とを備えてもよい。
【０１３６】
この構成によれば、前記スタンダードセルは、前記（５）と同様の効果を有する。
（８）また、本発明のスタンダードセル群は、前記（６）に記載の複数のスタンダードセルからなるスタンダードセル群であって、前記スタンダードセル群は、入力用アサインセルと出力用アサインセルとからなり、前記入力用アサインセルは、前記入力用アサインセルの外部と接続される第１入力端と、前記第１入力端に一端が接続されている前記（１）乃至（４）の何れかに記載の第１の回路と、前記第１の回路の他端に接続されている第１中継出力端とを備え、前記出力用アサインセルは、前記出力用アサインセルの外部と接続される第２入力端と、前記第２入力端に一端が接続されている前記（１）乃至（４）の何れかに記載の第２の回路と、第１中継入力端と、前記第２の回路の他端、及び前記第１中継入力端に接続されていて、かつ前記出力用アサインセルの外部と接続される出力端とを備え、前記第１中継出力端と、前記第１中継入力端とが接続されるように配置されているとしてもよい。
【０１３７】
この構成によれば、前記スタンダードセル群は、前記（５）と同様の効果に加え、前記（７）よりも少ない種類のスタンダードセルで、同数の入力信号を選択する回路を構成できる。
（９）また、前記（８）のスタンダードセル群は、さらに中継用アサインセルを含み、前記中継用アサインセルは、前記中継用アサインセルの外部と接続される第３入力端と、前記第３入力端に一端が接続されている前記（１）乃至（４）の何れかに記載の第３の回路と、第２中継入力端と、前記第３の回路の他端、及び前記第２中継入力端に接続されている、第２中継出力端とを備え、前記第１中継出力端と、前記第２中継入力端とが接続され、前記第２中継出力端と、前記第１中継入力端とが接続されるように配置されているとしてもよい。
【０１３８】
この構成によれば、前記スタンダードセル群は、前記（８）と同様の効果を有する。
（１０）また、前記（６）のスタンダードセルは、プルダウン回路、又はプルアップ回路と、一端が前記プルダウン回路、他端が電源に接続されている前記（１）乃至（４）の何れかに記載の回路、若しくは、一端が前記プルアップ回路、他端がグランドに接続されている前記（１）乃至（４）の何れかに記載の回路と、何れかの前記回路の前記一端に接続されていて、かつ前記スタンダードセルの外部と接続される出力端とを備えるとしてもよい。
【０１３９】
この構成によれば、任意１層における変更により、出力信号レベルを交互に反転した他のスタンダードセルを、前記スタンダードセルから所望の回数繰り返して構成することができる。
（１１）また、前記（６）のスタンダードセルは、プルダウン回路、又はプルアップ回路と、一端が前記プルダウン回路、他端が電源に接続されている前記（１）乃至（４）の何れかに記載の回路、若しくは、一端が前記プルアップ回路、他端がグランドに接続されている前記（１）乃至（４）の何れかに記載の回路と、前記スタンダードセルの外部とそれぞれ接続される第１入力端及び第２入力端と、何れかの前記回路の前記一端から得られた信号に応じて、前記第１入力端及び第２入力端の何れかに与えられた信号を選択するゲート回路と、前記ゲート回路により選択された信号を前記スタンダードセルの外部へ出力する出力端とを備えるとしてもよい。
【０１４０】
この構成によれば、前記スタンダードセルは、前記（７）と同様の効果を有し、前記（７）よりも小さな領域に形成することができる。
（１２）本発明の遅延時間選択回路、入力信号を遅延させることにより、遅延時間の異なる１つ以上の遅延信号を生成する信号遅延回路と、前記入力信号及び前記各遅延信号が各入力端に与えられている前記（５）に記載の信号選択回路とを備える。
【０１４１】
この構成によれば、任意１層における変更により信号の遅延時間を変更した他の遅延時間選択回路を、前記遅延時間選択回路から所望の回数繰り返して構成することができる。
（１３）本発明の半導体集積回路は、複数の機能を実行する半導体集積回路装置であって、前記（１）乃至（４）の何れかに記載の回路を１つ以上備え、前記回路の状態により特定される機能の実行を抑制することを特徴とする。
【０１４２】
この構成によれば、前記半導体集積回路装置に対し、任意１層における変更により機能抑制範囲を変更した他の半導体集積回路装置を構成できる。
不具合修正、その他の理由で特定層のマスク変更を伴って他の半導体集積回路装置が製造される場合、当該特定層を兼用して前記機能抑制範囲を変更すれば、製造期間の長期化、並びに製造コストの増加を招くことなく、相異なる実行機能範囲を有する多種の半導体集積回路装置を構成できる。
【０１４３】
（１４）本発明の半導体集積回路は、利用者に対し秘匿されるべき第１情報が内部において発生する半導体集積回路装置であって、前記（１）乃至（４）の何れかに記載の１つ以上の回路と、前記回路の状態により特定されるキー情報を用いて前記第１情報を暗号化することにより、第２情報を生成する暗号化回路とを備え、前記第２情報を外部へ出力することを特徴とする。
【０１４４】
この構成によれば、前記半導体集積回路装置に対し、任意１層における変更によりキー情報を変更した他の半導体集積回路装置を構成できる。
不具合修正、その他の理由で特定層のマスク変更を伴って他の半導体集積回路装置が製造される場合、当該特定層を兼用して前記キー情報を変更すれば、製造期間の長期化、並びに製造コストの増加を招くことなく、前記第２情報の暗号強度を維持することができる。
【０１４５】
（１５）また、前記（１４）の半導体集積回路は、さらに、前記第１情報及び前記第２情報が入力端に与えられている前記（５）に記載の信号選択回路を備え、前記信号選択回路の出力端から得られた信号を外部へ出力するとしてもよい。この構成によれば、前記半導体集積回路装置に対し、任意１層における変更により出力情報を変更した他の半導体集積回路装置を構成できる。
【０１４６】
不具合修正、その他の理由で特定層のマスク変更を伴って他の半導体集積回路装置が製造される場合、当該特定層を兼用して出力情報を変更すれば、製造期間の長期化、並びに製造コストの増加を招くことなく、所望の出力情報に変更することができる。
（１６）本発明の設計方法は、前記（１）又は（２）に記載の回路を表す設計情報について、切断状態にある回路を表す設計情報を、接続状態にある他の回路を表すように変更する設計方法であって、前記設計情報は、前記回路の個々のパスに対応して、前記パスに含まれる各目的部分が、接続状態及び切断状態の何れに形成されるべきかを表しており、変更対象層を識別する識別情報を取得する取得ステップと、前記変更対象層の目的部分が切断状態を表し、他層の目的部分が接続状態を表している前記パスに対応する前記設計情報について、前記変更対象層の目的部分が接続状態を表すよう、前記設計情報を変更する接続ステップとを含む。
【０１４７】
この構成によれば、前記設計方法は、指定された１層の目的部分の状態を変更することで状態を反転させた他の回路を表すように前記設計情報を変更するか、又は変更不能であることを判定することができる。
前記設計情報が表す回路を含む半導体集積回路装置の設計変更に際し、不具合修正、その他の理由で特定層が変更対象となる場合、当該特定層を指定して前記回路の状態を反転させれば、変更マスク枚数を抑制でき、製造期間の短縮、並びに製造コストの低減に寄与できる。
【０１４８】
（１７）本発明の設計方法は、前記（１）又は（２）に記載の回路を表す設計情報について、接続状態にある回路を表す設計情報を、切断状態にある他の回路を表すように変更する設計方法であって、前記設計情報は、前記回路の個々のパスに対応して、前記パスに含まれる各目的部分が、接続状態及び切断状態の何れに形成されるべきかを表しており、変更対象層を識別する識別情報を取得する取得ステップと、前記変更対象層を含む各層の目的部分が接続状態を表しているパスに対応する前記設計情報について、前記変更対象層の目的部分が切断状態を表すよう、前記設計情報を変更する切断ステップとを含む。
【０１４９】
この構成によれば、前記設計方法は、前記（１６）と同様の効果を有する。
（１８）本発明の設計方法は、前記（３）に記載の回路を表す設計情報について、切断状態にある回路を表す設計情報を、接続状態にある他の回路を表すように変更する設計方法であって、前記設計情報は、前記回路の個々のパスに対応して、前記パスに含まれる各目的部分が、接続状態及び切断状態の何れに形成されるべきかを表しており、変更対象層を識別する識別情報を取得する取得ステップと、前記変更対象層の目的部分が切断状態を表し、他層の目的部分が接続状態を表しているパスに対応する設計情報について、前記変更対象層の目的部分が接続状態を表すよう、前記設計情報を変更する接続ステップと、前記変更対象層と異なる参照層の目的部分が切断状態を表し、他層の目的部分が接続状態を表しているパスに対応する設計情報について、前記変更対象層の目的部分が切断状態を表すよう、前記設計情報を変更する補充ステップとを含む。
【０１５０】
この構成によれば、前記設計方法は、前記（１６）と同様の効果を有する。さらに、（１８）及び（２０）の設計方法を交互に適用すれば、指定された１層の目的部分の状態を変更することで状態を交互に反転させた他の回路を表すように前記設計情報を繰り返して変更できる。
これにより、前記設計情報が表す半導体集積回路装置の変更製造に係る製造期間の短縮、並びに製造コストの低減に、繰り返して寄与できる。
【０１５１】
（１９）また、前記（１８）の設計方法は、前記設計情報に対して行われた変更履歴を表す状態式を用いて行われる方法であって、さらに、前記変更対象層、及び前記状態式に応じた書き換え規則
0003768841.tif 000011
を適用して、前記状態式を書き変える状態式更新ステップと、前記[i]及び[ii]を適用して書き換えが行われた場合、それぞれ、[i]第ｘ層の目的部分が切断状態を表し、他層の目的部分が接続状態を表しているパスに対応する設計情報について前記補充ステップを実行させ、[ii]前記接続ステップを実行させる制御ステップとを含んでもよい。
【０１５２】
この構成によれば、前記設計方法は、前記（１６）と同様の効果を有する。さらに、（１９）及び（２１）の設計方法を交互に適用すれば、指定された１層の目的部分の状態を変更することで状態を反転させた他の回路を順次表すように前記設計情報を無限回繰り返して変更できる。
これにより、前記設計情報が表す半導体集積回路装置の変更製造に係る製造期間の短縮、並びに製造コストの低減に、無限回繰り返して寄与できる。
【０１５３】
（２０）本発明の設計方法は、前記（３）に記載の回路を表す設計情報について、接続状態にある回路を表す設計情報を、切断状態にある他の回路を表すように変更する設計方法であって、前記設計情報は、前記回路の個々のパスに対応して、前記パスに含まれる各目的部分が、接続状態及び切断状態の何れに形成されるべきかを表しており、変更対象層を識別する識別情報を取得する取得ステップと、各層の目的部分が接続状態を表しているパスに対応する前記設計情報について、前記変更対象層の目的部分が切断状態を表すよう、前記設計情報を変更する切断ステップと、前記変更対象層の目的部分と、前記変更対象層と異なる第１参照層の目的部分とが切断状態を表し、他層の目的部分が接続状態を表しているパスに対応する設計情報について、前記変更対象層の目的部分が接続状態を表すよう、前記設計情報を変更する第１補充ステップと、前記変更対象層と異なる第２参照層の目的部分が切断状態を表し、他層の目的部分が接続状態を表しているパスに対応する設計情報について、前記変更対象層の目的部分が切断状態を表すよう、前記設計情報を変更する第２補充ステップとを含む。
【０１５４】
この構成によれば、前記設計方法は、前記（１８）と同様の効果を有する。
（２１）また、前記（２０）の設計方法は、前記設計情報に対して行われた変更履歴を表す状態式を用いて行われる方法であって、さらに、前記変更対象層、及び前記状態式に応じた書き換え規則
0003768841.tif 000012
を適用して、前記状態式を書き変える状態式更新ステップと、
前記[i]、[ii]及び[iii]を適用して書き換えが行われた場合、それぞれ、
[i]第ｘ層の目的部分が切断状態を表し、他層の目的部分が接続状態を表しているパスに対応する設計情報について前記第２補充ステップを実行させ、
[ii]前記切断ステップを実行させ、
[iii]前記切断ステップ、並びに、前記変更対象層の目的部分と、第ｙ層の目的部分とが切断状態を表し、他層の目的部分が接続状態を表しているパスに対応する設計情報について前記第１補充ステップを実行させる制御ステップとを含んでもよい。
【０１５５】
この構成によれば、前記設計方法は、前記（１９）と同様の効果を有する。
（２２）本発明の設計支援装置は、前記（３）に記載の回路を表す設計情報について、切断状態にある回路を表す設計情報を、接続状態にある他の回路を表すように変更する設計を支援する設計支援装置であって、前記回路の個々のパスに対応して、前記パスに含まれる各目的部分が、接続状態及び切断状態の何れに形成されるべきかを表した設計情報を記憶している設計情報記憶手段と、前記設計情報に対して行われた変更履歴を表す状態式を記憶している状態式記憶手段と、前記（１９）に記載の書き換え規則を適用して前記状態式を書き変える状態式更新手段と、前記書き換えの結果に応じて、前記設計情報を変更する設計情報変更手段とを備える。
【０１５６】
この構成によれば、前記設計支援装置は、前記（１９）と同様の効果を有する。
（２３）本発明の設計支援装置は、前記（３）に記載の回路を表す設計情報について、接続状態にある回路を表す設計情報を、切断状態にある他の回路を表すように変更する設計を支援する設計支援装置であって、前記回路の個々のパスに対応して、前記パスに含まれる各目的部分が、接続状態及び切断状態の何れに形成されるべきかを表した設計情報を記憶している設計情報記憶手段と、前記設計情報に対して行われた変更履歴を表す状態式を記憶している状態式記憶手段と、前記（２１）に記載の書き換え規則を適用して前記状態式を書き変える状態式更新手段と、前記書き換えの結果に応じて、前記設計情報を変更する設計情報変更手段とを備える。
【０１５７】
この構成によれば、前記設計支援装置は、前記（２１）と同様の効果を有する。
（２４）本発明の設計方法は、前記（２）に記載の回路の構成を決定する設計方法であって、回数を取得する取得ステップと、１層の目的部分の状態を変更することで、少なくとも前記回数繰り返して、接続／切断状態を順次反転させることができ、かつパス数が最小となるような、前記回路の構成を決定する決定ステップとを含む。
【０１５８】
この構成によれば、前記設計方法は、前記回路の構成を、最小の領域に形成できるように決定する。
（２５）本発明の設計方法は、前記（１）乃至（４）の何れかに記載の回路を備える第１スタンダードセルに対し、接続／切断状態を反転させた他の回路を備える第２スタンダードセルを選択する設計方法であって、前記設計方法は、スタンダードセルが備える回路を、１層の目的部分の状態を変更することで接続／切断状態を反転させた他の回路に置き換えて得られる入替スタンダードセルを、各スタンダードセル及び各層に対応して識別する入替セル情報を用いて行われ、変更対象層を識別する識別情報を取得する対象層取得ステップと、前記第１スタンダードセル及び前記変更対象層に対応して前記入替セル情報によって識別される入替スタンダードセルを、前記第２スタンダードセルとして選択する選択ステップとを含む。
【０１５９】
この構成によれば、前記設計方法は、スタンダードセルを、前記回路の状態が反転された目的のスタンダードセルに入れ替える場合、各スタンダードセル、及び各変更対象層に対して予め算出しておいた入替セル情報を検索することにより、前記目的のスタンダードセルを知ることができる。
これにより、設計者が各層のレイアウトパターンを考案する作業が省かれ、前記回路の変更設計の効率化に寄与できる。
【０１６０】
（２６）本発明の設計支援装置は、前記（１）乃至（４）の何れかに記載の回路を備える第１スタンダードセルを表す設計情報を、接続／切断状態を反転させた他の回路を備える第２スタンダードセルを表すように変更する設計を支援する設計支援装置であって、スタンダードセルが備える回路を、１層の目的部分の状態を変更することで接続／切断状態を反転させた他の回路に置き換えて得られる入替スタンダードセルを、各スタンダードセル及び各層に対応して識別する入替セル情報を、予め記憶している入替セル情報記憶手段と、前記第１スタンダードセルを表す設計情報を記憶している設計情報記憶手段と、変更対象層を識別する識別情報を取得する対象層取得手段と、前記設計情報によって表される第１スタンダードセル、及び前記変更対象層に対応して前記入替セル情報により識別される入替スタンダードセルを表すように、前記設計情報を変更する設計情報変更手段とを備える。
【０１６１】
この構成によれば、前記設計支援装置は、前記（２５）と同様の効果を有する。
（２７）本発明のプログラムは、前記（１）又は（２）に記載の回路を表す設計情報について、切断状態にある回路を表す設計情報を、接続状態にある他の回路を表すように変更する設計を、コンピュータを用いて行う場合に用いられるコンピュータ実行可能なプログラムであって、前記設計情報は、前記回路の個々のパスに対応して、前記パスに含まれる各目的部分が、接続状態及び切断状態の何れに形成されるべきかを表しており、変更対象層を識別する識別情報を取得する取得ステップと、前記変更対象層の目的部分が切断状態を表し、他層の目的部分が接続状態を表している前記パスに対応する前記設計情報について、前記変更対象層の目的部分が接続状態を表すよう、前記設計情報を変更する接続ステップとを前記コンピュータに実行させる。
【０１６２】
この構成によれば、前記プログラムは、前記（１６）と同様の効果を有する。（２８）本発明のプログラムは、前記（１）又は（２）に記載の回路を表す設計情報について、接続状態にある回路を表す設計情報を、切断状態にある他の回路を表すように変更する設計を、コンピュータを用いて行う場合に用いられるコンピュータ実行可能なプログラムであって、前記設計情報は、前記回路の個々のパスに対応して、前記パスに含まれる各目的部分が、接続状態及び切断状態の何れに形成されるべきかを表しており、変更対象層を識別する識別情報を取得する取得ステップと、前記変更対象層を含む各層の目的部分が接続状態を表しているパスに対応する前記設計情報について、前記変更対象層の目的部分が切断状態を表すよう、前記設計情報を変更する切断ステップとを前記コンピュータに実行させる。
【０１６３】
この構成によれば、前記プログラムは、前記（１７）と同様の効果を有する。（２９）本発明のプログラムは、前記（３）に記載の回路を表す設計情報について、切断状態にある回路を表す設計情報を、接続状態にある他の回路を表すように変更する設計を、コンピュータを用いて行う場合に用いられるコンピュータ実行可能なプログラムであって、前記設計情報は、前記回路の個々のパスに対応して、前記パスに含まれる各目的部分が、接続状態及び切断状態の何れに形成されるべきかを表しており、変更対象層を識別する識別情報を取得する取得ステップと、前記変更対象層の目的部分が切断状態を表し、他層の目的部分が接続状態を表しているパスに対応する設計情報について、前記変更対象層の目的部分が接続状態を表すよう、前記設計情報を変更する接続ステップと、前記変更対象層と異なる参照層の目的部分が切断状態を表し、他層の目的部分が接続状態を表しているパスに対応する設計情報について、前記変更対象層の目的部分が切断状態を表すよう、前記設計情報を変更する補充ステップとを前記コンピュータに実行させる。
【０１６４】
この構成によれば、前記プログラムは、前記（１８）と同様の効果を有する。（３０）また、前記設計は、前記設計情報に対して行われた変更履歴を表す状態式を用いて行われ、前記（２９）のプログラムは、さらに、前記変更対象層、及び前記状態式に応じた書き換え規則
0003768841.tif 000013
を適用して書き換えが行われた場合、それぞれ、[i]第ｘ層の目的部分が切断状態を表し、他層の目的部分が接続状態を表しているパスに対応する設計情報について前記補充ステップを実行させ、[ii]前記接続ステップを実行させる制御ステップとを、前記コンピュータに実行させてもよい。
【０１６５】
この構成によれば、前記プログラムは、前記（１９）と同様の効果を有する。（３１）本発明のプログラムは、前記（３）に記載の回路を表す設計情報について、接続状態にある回路を表す設計情報を、切断状態にある他の回路を表すように変更する設計を、コンピュータを用いて行う場合に用いられるコンピュータ実行可能なプログラムであって、前記設計情報は、前記回路の個々のパスに対応して、前記パスに含まれる各目的部分が、接続状態及び切断状態の何れに形成されるべきかを表しており、変更対象層を識別する識別情報を取得する取得ステップと、各層の目的部分が接続状態を表しているパスに対応する前記設計情報について、前記変更対象層の目的部分が切断状態を表すよう、前記設計情報を変更する切断ステップと前記変更対象層の目的部分と、前記変更対象層と異なる第１参照層の目的部分とが切断状態を表し、他層の目的部分が接続状態を表しているパスに対応する設計情報について、前記変更対象層の目的部分が接続状態を表すよう、前記設計情報を変更する第１補充ステップと、前記変更対象層と異なる第２参照層の目的部分が切断状態を表し、他層の目的部分が接続状態を表しているパスに対応する設計情報について、前記変更対象層の目的部分が切断状態を表すよう、前記設計情報を変更する第２補充ステップとを前記コンピュータに実行させる。
【０１６６】
この構成によれば、前記プログラムは、前記（２０）と同様の効果を有する。（３２）また、前記設計は、前記設計情報に対して行われた変更履歴を表す状態式を用いて行われ、前記（３１）のプログラムは、さらに、前記変更対象層、及び前記状態式に応じた書き換え規則
0003768841.tif 000014
を適用して、前記状態式を書き変える状態式更新ステップと、前記[i]、[ii]及び[iii]を適用して書き換えが行われた場合、それぞれ、[i]第ｘ層の目的部分が切断状態を表し、他層の目的部分が接続状態を表しているパスに対応する設計情報について前記第２補充ステップを実行させ、[ii]前記切断ステップを実行させ、[iii]前記切断ステップ、並びに、前記変更対象層の目的部分と、第ｙ層の目的部分とが切断状態を表し、他層の目的部分が接続状態を表しているパスに対応する設計情報について前記第１補充ステップを実行させる制御ステップとを、前記コンピュータに実行させてもよい。
【０１６７】
この構成によれば、前記プログラムは、前記（２１）と同様の効果を有する。（３３）本発明のプログラムは、前記（２）に記載の回路の構成を決定する設計を、コンピュータを用いて行う場合に用いられるコンピュータ実行可能なプログラムであって、回数を取得する取得ステップと、１層の目的部分の状態を変更することで、少なくとも前記回数繰り返して、接続／切断状態を順次反転させることができ、かつパス数が最小となるような、前記回路の構成を決定する決定ステップとを前記コンピュータに実行させる。
【０１６８】
この構成によれば、前記プログラムは、前記（２４）と同様の効果を有する。（３４）本発明のプログラムは、前記（１）乃至（４）の何れかに記載の回路を備える第１スタンダードセルに対し、接続／切断状態を反転させた他の回路を備える第２スタンダードセルを選択する設計を、コンピュータを用いて行う場合に用いられるコンピュータ実行可能なプログラムであって、前記設計は、スタンダードセルが備える回路を、１層の目的部分の状態を変更することで接続／切断状態を反転させた他の回路に置き換えて得られる入替スタンダードセルを、各スタンダードセル及び各層に対応して識別する入替セル情報を用いて行われ、変更対象層を識別する識別情報を取得する対象層取得ステップと、前記第１スタンダードセル及び前記変更対象層に対応して前記入替セル情報によって識別される入替スタンダードセルを、前記第２スタンダードセルとして選択する選択ステップとを、前記コンピュータに実行させる。
【０１６９】
この構成によれば、前記プログラムは、前記（２５）と同様の効果を有する。（３５）本発明のプログラム記録媒体は、コンピュータ読取り可能な記録媒体であって、前記（２７）乃至（３４）の何れかに記載のプログラムを記録している。
この構成によれば、前記プログラム記録媒体は、前記（２７）乃至（３４）の何れかの効果を有する。
【図面の簡単な説明】
【図１】（Ａ）第１の実施の形態におけるスイッチ回路を示す上面図である。
（Ｂ）前記スイッチ回路のＸ断面図である。
（Ｃ）前記スイッチ回路のＹ断面図である。
（Ｄ）前記スイッチ回路のＺ断面図である。
【図２】（Ａ）及び（Ｂ）前記スイッチ回路を示す等価機能回路図である。
【図３】（Ａ）及び（Ｂ）接続／切断状態を反転させた前記スイッチ回路の例である。
【図４】前記スイッチ回路を表す設計情報の一例である。
【図５】前記設計情報を変更する接続処理を示すフローチャートである。
【図６】前記設計情報を変更する切断処理を示すフローチャートである。
【図７】第３の実施の形態におけるスイッチ回路を示す上面図である。
【図８】前記スイッチ回路を示す等価機能回路図である。
【図９】（Ａ）乃至（Ｄ）接続／切断状態を反転させた前記スイッチ回路の例である。
【図１０】前記スイッチ回路を表す設計情報の一例である。
【図１１】前記設計情報を変更する接続処理を示すフローチャートである。
【図１２】前記接続処理に含まれる第２補充処理の詳細を示すフローチャートである。
【図１３】前記設計情報を変更する切断処理を示すフローチャートである。
【図１４】前記切断処理に含まれる第１補充処理の詳細を示すフローチャートである。
【図１５】前記スイッチ回路を表す他の設計情報の一例である。
【図１６】状態式の更新と設計情報の変更との対応付けを説明する表である。
【図１７】前記設計情報が表す接続／切断状態を反転させる処理を示すフローチャートである。
【図１８】前記処理により更新及び変更された状態式及び設計情報の一例である。
【図１９】第７の実施の形態における設計支援装置を表す機能ブロック図である。
【図２０】前記設計支援装置に保持される単位スイッチ領域情報の一例である。
【図２１】前記設計支援装置に保持されるレイアウト情報の一例である。
【図２２】（Ａ）第８の実施の形態における信号選択回路を示す上面図である。（Ｂ）前記信号選択回路を示す等価機能回路図である。
【図２３】第９の実施の形態における信号選択スタンダードセルを示す模式図である。
【図２４】第１０の実施の形態における信号選択スタンダードセル群に含まれる入力用セル及び出力用セルを示す模式図である。
【図２５】第１０の実施の形態における信号選択スタンダードセル群に含まれる中継用セルを示す模式図である。
【図２６】第１１の実施の形態における二値論理信号出力スタンダードセルを示す模式図である。
【図２７】第１２の実施の形態における信号選択スタンダードセルを示す模式図である。
【図２８】入替セル情報の一例である。
【図２９】前記入替セル情報を用いてセルを選択する処理を示すフローチャートである。
【図３０】第１４の実施の形態における設計支援装置を表す機能ブロック図である。
【図３１】前記設計支援装置に保持される設計情報の一例である。
【図３２】第１５の実施の形態における遅延時間選択装置を表す機能ブロック図である。
【図３３】第１６の実施の形態におけるモード選択装置を表す機能ブロック図である。
【図３４】第１７の実施の形態における情報秘匿装置を表す機能ブロック図である。
【符号の説明】
１００、１０１  スイッチ回路
１１０    導体
１１１〜１３３  単位スイッチ
１２０、１３０  導体
１５１〜１５４  コンタクト
２００、２１０  等価機能回路
２５０    設計情報テーブル
２５１    層番号欄
２５２    パス識別名欄
２５３    単位スイッチ状態欄
３００〜３０３  スイッチ回路
３１０    導体
３１１〜３３６  単位スイッチ
３２０、３３０  導体
４００    等価機能回路
４５０    設計情報テーブル
４５１    層番号欄
４５２    パス識別名欄
４５３    単位スイッチ状態欄
４６０    設計情報テーブル
４６１    パス識別名欄
４６２    パス状態欄
４７１    規則欄
４７２    状態式更新欄
４７３    設計情報変更欄
４８１    回数欄
４８２    区分欄
４８３    対象層欄
４８４    適用規則欄
４８５    状態式欄
４８６    設計情報欄
５００    設計支援装置
５０１    入力部
５０２    状態式記憶部
５０３    状態式更新部
５０４    設計情報記憶部
５０５    設計情報変更部
５０６    出力部
５１０    単位スイッチ領域テーブル
５１１    層番号欄
５１２    パス識別名欄
５１３    単位スイッチ領域欄
５２０    レイアウトテーブル
５２１    層番号欄
５２２    導体配置情報欄
６００    信号選択回路
６０１    出力端
６１０    スイッチ回路
６１１    入力端
７００    信号選択スタンダードセル
７０１〜７０３  入力部
７０４〜７０６  スイッチ回路
７０７    出力部
７０８    電源部
７０９    グランド部
７１０    入力用アサインセル
７１１    入力部
７１２    スイッチ回路
７１３    中継出力部
７１８    電源部
７１９    グランド部
７２０    出力用アサインセル
７２１    入力部
７２２    スイッチ回路
７２３    中継入力部
７２４    出力部
７２８    電源部
７２９    グランド部
７３０    中継用アサインセル
７３１    入力部
７３２    スイッチ回路
７３３    中継入力部
７３４    中継出力部
７３８    電源部
７３９    グランド部
７４０    二値論理信号出力スタンダードセル
７４１    スイッチ回路
７４２    プルダウン回路
７４３    抵抗回路
７４４    出力部
７４８    電源部
７４９    グランド部
７５０    信号選択スタンダードセル
７５１    スイッチ回路
７５２    プルダウン回路
７５３、７５４  入力部
７５５    ゲート回路
７５６    出力部
７５８    電源部
７６１    ＮＡＮＤゲート
７６３    ＮＯＴゲート
８００    設計支援装置
８００    入替セル情報テーブル
８０１    現行セル番号欄
８０２    反転指示情報欄
８０５    変更対象層欄
８０６    入替セル番号欄
８１０    設計支援装置
８１１    入力部
８１２    設計情報変更部
８１３    設計情報記憶部
８１４    入替セル情報記憶部
８２０    現行セル情報テーブル
８２１    セルブロック番号欄
８２２    現行セル番号欄
８５０    遅延時間選択回路
８６０    入力端
８７０    信号遅延回路
８７１〜８７３  ゲート
８８０    信号選択回路
８９０    出力端
９００    半導体集積回路装置
９０１〜９０３  機能ブロック
９０４    機能制御ブロック
９０５    入出力ブロック
９０６    抑制機能指示ブロック
９０７〜９０９  スイッチ回路
９５０    半導体修正回路装置
９６０    第１機能ブロック
９６１    復号回路
９７０    第２機能ブロック
９８０    検証用データ出力ブロック
９８１    暗号化回路
９８２    キー生成回路
９８３    スイッチ回路群
９８４    信号選択回路
９８５    出力回路
【図１】
0003768841.tif 000015
【図２】
0003768841.tif 000016
【図３】
0003768841.tif 000017
【図４】
0003768841.tif 000018
【図５】
0003768841.tif 000019
【図６】
0003768841.tif 000020
【図７】
0003768841.tif 000021
【図８】
0003768841.tif 000022
【図９】
0003768841.tif 000023
【図１０】
0003768841.tif 000024
【図１１】
0003768841.tif 000025
【図１２】
0003768841.tif 000026
【図１３】
0003768841.tif 000027
【図１４】
0003768841.tif 000028
【図１５】
0003768841.tif 000029
【図１６】
0003768841.tif 000030
【図１７】
0003768841.tif 000031
【図１８】
0003768841.tif 000032
【図１９】
0003768841.tif 000033
【図２０】
0003768841.tif 000034
【図２１】
0003768841.tif 000035
【図２２】
0003768841.tif 000036
【図２３】
0003768841.tif 000037
【図２４】
0003768841.tif 000038
【図２５】
0003768841.tif 000039
【図２６】
0003768841.tif 000040
【図２７】
0003768841.tif 000041
【図２８】
0003768841.tif 000042
【図２９】
0003768841.tif 000043
【図３０】
0003768841.tif 000044
【図３１】
0003768841.tif 000045
【図３２】
0003768841.tif 000046
【図３３】
0003768841.tif 000047
【図３４】
0003768841.tif 000048