(57)【特許請求の範囲】
【請求項１】
ドレインが負荷回路を介して第１電源電圧入力端子に接続され、ソースが共通接続されて定電流回路を介して第２電源電圧入力端子に接続されたデプレッション型Ｎチャネル電界効果トランジスタとエンハンスメント型Ｎチャネル電界効果トランジスタを具備し、前記デプレッション型Ｎチャネル電界効果トランジスタと前記エンハンスメント型Ｎチャネル電界効果トランジスタのそれぞれのドレインから取り出した電位に基づいて基準電圧を生成して基準電圧出力ラインを介して出力する基準電圧源用半導体装置であって、
前記デプレッション型Ｎチャネル電界効果トランジスタのドレイン側に、該デプレッション型Ｎチャネル電界効果トランジスタの実効ゲートサイズを調整して温度特性を補正する第１の温度特性補正回路を設け、前記エンハンスメント型Ｎチャネル電界効果トランジスタのドレイン側に、該エンハンスメント型Ｎチャネル電界効果トランジスタの実効ゲートサイズを調整して温度特性を補正する第２の温度特性補正回路を設けたことを特徴とする基準電圧源用半導体装置。
【請求項２】
前記第１の温度特性補正回路は、少なくとも１つ以上の温度調整用デプレッション型Ｎチャネル電界効果トランジスタとレーザートリミング用の単一のヒューズとが並列に接続された調整回路が少なくとも１段以上直列に接続されて構成され、前記第２の温度特性補正回路は、少なくとも１つ以上の温度調整用エンハンスメント型Ｎチャネル電界効果トランジスタとレーザートリミング用の単一のヒューズとが並列に接続された調整回路が少なくとも１段以上直列に接続されて構成され、前記レーザートリミング用のヒューズが選択的にレーザトリミング（切断）されることを特徴とする請求項１に記載の基準電圧源用半導体装置。
【請求項３】
前記直列に接続された各調整回路を構成する温度調整用デプレッション型Ｎチャネル電界効果トランジスタの個数を２n個（但し、ｎは各段ごとに異なる整数０，１，２，３，・・）とし、また、前記直列に接続された各調整回路を構成する温度調整用エンハンスメント型Ｎチャネル電界効果トランジスタの個数を２m個（但し、ｍは各段ごとに異なる整数０，１，２，３，・・）としたことを特徴とする請求項２記載の基準電圧源用半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、トランジスタで構成される基準電圧源に関し、特に、ＰＤＡ（Ｐｅｒｓｏｎａｌ  Ｄｉｇｉｔａｌ  Ａｓｓｉｓｔａｎｔ）等の携帯情報機器、ＰＤＣ（Ｐｅｒｓｏｎａｌ  Ｄｉｇｉｔａｌ  Ｃｅｌｌｕｌａｒ）やＰＨＳ（Ｐｅｒｓｏｎａｌ  Ｈａｎｄｙｐｈｏｎｅ  Ｓｙｓｔｅｍ）等の携帯電話、もしくはＭＤ（Ｍｉｎｉ  Ｄｉｓｃ）プレーヤ等の携帯型オーディオ機器に代表される携帯機器に実装される基準電圧源用半導体装置、または携帯機器に利用されているリチウムイオン電池を過充電、過放電、過電流から保護する保護ＩＣ（集積回路）に内蔵される過充電、過放電、過電流を検知する回路に用いられる基準電圧を発生するための基準電圧源用半導体装置に関する。
【０００２】
【従来の技術】
従来この種の基準電圧源用半導体装置としては、例えば、特開平１−２１７６１１号公報（第１従来技術、図８参照）に示すようなものがある。
【０００３】
すなわち、第１従来技術は、複数のＭＯＳトランジスタ３Ａ〜１４Ａの直列回路を高抵抗２Ａを介して直流電源１Ａに接続し、その直列回路の両端に生じる電圧降下から定電圧を得るように構成され、更に、開閉動作がプログラミング可能な複数の開閉素子１５Ａ〜１９Ａを備え、その開閉素子１５Ａ〜１９Ａの一端がＭＯＳトランジスタ３Ａ〜７Ａの各接続点に各々接続されると共に、他端が相互に短絡され、その短絡部から定電圧出力を得るように構成されていた。
【０００４】
また他の基準電圧源用半導体装置としては、例えば、特開平６−２３０８３６号公報（第２従来技術、図９参照）に示すようなものがある。
【０００５】
すなわち、第２従来技術は、コレクタおよびベースが電流源１Ｂに接続された第１のトランジスタ２Ｂと、コレクタが第１のトランジスタ２Ｂのエミッタに接続された第２のトランジスタ３Ｂと、第１のトランジスタ２Ｂのベースと第２のトランジスタ３Ｂのベースとの間に接続された第１の抵抗素子４Ｂと、第２のトランジスタ３Ｂのベースおよびエミッタ間に接続された第２の抵抗素子５Ｂとにより構成し、第１および第２のトランジスタ２Ｂ，３Ｂのエミッタサイズと第１および第２の抵抗素子４Ｂ，５Ｂの抵抗値を適切な値に設定することにより、出力電圧Ｖ0の温度依存性をなくすように構成されていた。これにより、簡単な構成で、設定電圧に対して温度による変動が小さく、多少の電流変動に対しても安定な定電圧回路を実現している。
【０００６】
【発明が解決しようとする課題】
しかしながら、このような第１従来技術または第２従来技術の基準電圧源用半導体装置では、製造プロセスバラツキ、特にゲートの膜厚やドーズ量のバラツキに起因して、基準電圧の温度特性のバラツキが大きくなってしまうという問題点があった。このため、基準電圧源用半導体装置の出力電圧（基準電圧）を利用するような電圧検出器、レギュレータなどでも、基準電圧に関する温度特性補償が難しいという技術的課題があった。
【０００７】
また、温度補償範囲で良好な動作を確保できる基準電圧源用半導体装置の歩留まりは、前述の製造プロセスバラツキに起因して低下してしまう可能性があるという問題点もあった。
【０００８】
本発明は、このような従来の問題点を解決することを課題としており、特に、後工程としてのレーザートリミングによって簡単に基準電圧源を構成するトランジスタのゲートサイズ（ゲート幅もしくはゲート長）を微調整することにより、基準電圧の温度特性補償の向上を図り、更に、基準電圧源用半導体装置の歩留まり向上を図ることを目的としている。
【０００９】
【課題を解決するための手段】
上記課題を解決するためになされた請求項１に記載の発明は、ドレインが負荷回路を介して第１電源電圧入力端子（ＶＤＤ）に接続され、ソースが共通接続されて定電流回路を介して第２電源電圧入力端子（ＶＳＳ）に接続されたデプレッション型Ｎチャネル電界効果トランジスタ（Ｑ３）とエンハンスメント型Ｎチャネル電界効果トランジスタ（Ｑ４）を具備し、前記デプレッション型Ｎチャネル電界効果トランジスタと前記エンハンスメント型Ｎチャネル電界効果トランジスタのそれぞれのドレインから取り出した電位に基づいて基準電圧（Ｖｒｅｆ）を生成して基準電圧出力ラインを介して出力する基準電圧源用半導体装置であって、前記デプレッション型Ｎチャネル電界効果トランジスタのドレイン側に、該デプレッション型Ｎチャネル電界効果トランジスタの実効ゲートサイズを調整して温度特性を補正する第１の温度特性補正回路（２２）を設け、前記エンハンスメント型Ｎチャネル電界効果トランジスタのドレイン側に、該エンハンスメント型Ｎチャネル電界効果トランジスタの実効ゲートサイズを調整して温度特性を補正する第２の温度特性補正回路（２４）を設けたことを特徴とする基準電圧源用半導体装置である。
【００１１】
請求項１記載の発明によれば、デプレッション型Ｎチャネル電界効果トランジスタの実効的なゲートサイズを調整でき、デプレッション型Ｎチャネル電界効果トランジスタの閾値電圧の温度特性を調節することができる。
【００１２】
また、エンハンスメント型Ｎチャネル電界効果トランジスタの実効的なゲートサイズを調整でき、エンハンスメント型Ｎチャネル電界効果トランジスタの閾値電圧の温度特性を調節することができる。
【００１３】
このように、デプレッション型Ｎチャネル電界効果トランジスタの閾値電圧の温度特性とエンハンスメント型Ｎチャネル電界効果トランジスタの閾値電圧の温度特性とを各々独立に調整することにより、これらの線形関数で定義される基準電圧の温度特性を所定の基準範囲内に調整することができるようになる。
【００１４】
請求項２記載の発明は、請求項１記載の基準電圧源用半導体装置において、第１の温度特性補正回路（１２，２２）は、少なくとも１つ以上の温度調整用デプレッション型Ｎチャネル電界効果トランジスタとレーザートリミング用の単一のヒューズとが並列に接続された調整回路が少なくとも１段以上直列に接続されて構成される。
【００１５】
また、第２の温度特性補正回路（１４，２４）は、少なくとも１つ以上の温度調整用エンハンスメント型Ｎチャネル電界効果トランジスタとレーザートリミング用の単一のヒューズとが並列に接続された調整回路が少なくとも１段以上直列に接続されて構成され、前記レーザートリミング用のヒューズが選択的にレーザトリミング（切断）されることを特徴とする基準電圧源用半導体装置である。
【００１６】
基準電圧源用半導体装置から出力される基準電圧の温度特性は、デプレッション型Ｎチャネル電界効果トランジスタの閾値電圧とエンハンスメント型Ｎチャネル電界効果トランジスタの閾値電圧との線形関数で定義できる。
【００１７】
このため、後工程のレーザートリミングにおいて、第１の温度特性補正回路内の各段のヒューズを選択的にレーザートリミングし、また第２の温度特性補正回路内の各段のヒューズを選択的に後工程でレーザートリミングすることにより、簡単に基準電圧源用半導体装置の実効的なゲートサイズ（ゲート幅もしくはゲート長）を微調整できるようになる。
【００１８】
その結果、デプレッション型Ｎチャネル電界効果トランジスタやエンハンスメント型Ｎチャネル電界効果トランジスタの製造プロセスバラツキを補正できるようになり、温度特性が製造プロセスバラツキに依存しなくなるので、温度特性補償が可能となり、また歩留まり向上が可能となる。
【００１９】
請求項３記載の発明は、請求項２記載の基準電圧源用半導体装置において、前記直列に接続された各調整回路を構成する温度調整用デプレッション型Ｎチャネル電界効果トランジスタの個数を２ｎ個（但し、ｎは各段ごとに異なる整数０，１，２，３，・・）とし、また、前記直列に接続された各調整回路を構成する温度調整用エンハンスメント型Ｎチャネル電界効果トランジスタの個数を２ｍ個（但し、ｍは各段ごとに異なる整数０，１，２，３，・・）としたことを特徴とする基準電圧源用半導体装置である。
【００２０】
請求項３記載の発明によれば、温度調整用のトランジスタの数を各段毎に異なる２のべき乗にしたため、各段温度特性補正回路内の各段ヒューズを選択的に後工程でレーザートリミングすることにより温度特性の補正を系統的にかつ正確に行なうことが可能になる。
【００２１】
【発明の実施の形態】
以下、図面に基づき、本発明の一実施形態を説明する。
【００２２】
初めに、基準電圧源用半導体装置の回路構成を説明する。図２は、図１の基準電圧源用半導体装置１０の動作原理を説明するための回路図である。
【００２３】
図２に示す基準電圧源用半導体装置２０は、後述する基準電圧源用半導体装置１０（図１参照）の基本回路であって、第１電源電圧ＶDDの入力端子と第２電源電圧ＶSSの入力端子との間にデプレッション型ＮチャネルＭＯＳトランジスタＱ1とエンハンスメント型ＮチャネルＭＯＳトランジスタＱ2とが直列に接続され、デプレッション型ＮチャネルＭＯＳトランジスタＱ1のゲートとエンハンスメント型ＮチャネルＭＯＳトランジスタＱ2のゲートとがこの基準電圧出力点に共通接続されて構成され、この基準電圧出力点から基準電圧Ｖrefを出力する回路構成となっている。
【００２４】
具体的には、基準電圧源用半導体装置２０は、第１電源の電圧ＶDDにデプレッション型ＮチャネルＭＯＳトランジスタＱ1のドレイン端子に接続され、デプレッション型ＮチャネルＭＯＳトランジスタＱ1のソース端子及びゲート端子とエンハンスメント型ＮチャネルＭＯＳトランジスタＱ2のドレイン端子及びゲート端子とが基準電圧出力点に共通接続され、エンハンスメント型ＮチャネルＭＯＳトランジスタＱ2のソース端子が第２電源電圧入力端子ＶSSに接続され、この基準電圧出力点から基準電圧Ｖrefを出力する回路構成となっている。
【００２５】
図１は、本発明の基準電圧源用半導体装置１０の基本構成を示す回路図である。
【００２６】
図１に示す基準電圧源用半導体装置１０は、前述の基準電圧源用半導体装置２０の回路構成に、基準電圧Ｖrefのラインと第１電源電圧ＶDDの入力端子との間に上段温度特性補正回路１２が付加され、基準電圧Ｖrefのラインと第２電源電圧ＶSSの入力端子との間に下段温度特性補正回路１４が付加されている点に特徴を有している。
【００２７】
デプレッション型ＮチャネルＭＯＳトランジスタＱ1のソース端子は、スイッチング用のエンハンスメント型ＮチャネルＭＯＳトランジスタＭ18のドレイン端子に接続されている。エンハンスメント型ＮチャネルＭＯＳトランジスタＱ2のソース端子は、第２電源電圧入力端子ＶSSに接続されている。
【００２８】
スイッチング用のエンハンスメント型ＮチャネルＭＯＳトランジスタＭ18は、スタンバイ時にＯＦＦになり、前述の基準電圧源用半導体装置１０を非動作とする役目をする素子である。
【００２９】
上段温度特性補正回路１２は、第１電源の電圧ＶDDと基準電圧Ｖref間に、上段第１段目（Ｍ20，Ｆ3）と上段第２段目（Ｍ19，Ｍ22，Ｆ2）と上段第３段目（Ｍ15，Ｍ23，Ｍ24，Ｍ25，Ｆ1）とが直列に接続された回路構成となっている。
【００３０】
まず、上段第１段目の構成について説明する。
上段第１段目（Ｍ20，Ｆ3）は、１（＝２0）つのデプレッション型Ｎチャネル電界効果トランジスタＭ20と、ヒューズＦ3とが並列に接続された回路構成となっている。
【００３１】
デプレッション型Ｎチャネル電界効果トランジスタＭ20は、ゲート端子が前述の基準電圧出力点Ｖrefに共通接続され、ソース端子がデプレッション型ＮチャネルＭＯＳトランジスタＱ1のドレイン端子に接続され、ウェル（サブストレート）がデプレッション型ＮチャネルＭＯＳトランジスタＱ1のソース端子（＝基準電圧Ｖrefを出力する端子）に接続されている。ヒューズＦ3は、デプレッション型Ｎチャネル電界効果トランジスタＭ20のソース−ドレイン端子間に並列接続されて、これらのソース−ドレイン端子間を短絡しており、これは後工程でレーザートリミングにより選択的に切断される。
【００３２】
次に、上段第２段目の構成について説明する。
上段第２段目（Ｍ19，Ｍ22，Ｆ2）は、２（＝２1）つのデプレッション型ＮチャネルＭＯＳトランジスタＭ19，Ｍ20と、ヒューズＦ2とが並列に接続された回路構成となっている。
【００３３】
デプレッション型ＮチャネルＭＯＳトランジスタＭ19とデプレッション型ＮチャネルＭＯＳトランジスタＭ22のドレイン端子及びヒューズＦ2の一端は、デプレッション型ＮチャネルＭＯＳトランジスタＭ15のソース端子に共通接続されている。デプレッション型ＮチャネルＭＯＳトランジスタＭ19とデプレッション型ＮチャネルＭＯＳトランジスタＭ22のソース端子及びヒューズＦ2の他端は、デプレッション型ＮチャネルＭＯＳトランジスタＭ20のドレイン端子に共通接続されている。
【００３４】
デプレッション型ＮチャネルＭＯＳトランジスタＭ19とデプレッション型ＮチャネルＭＯＳトランジスタＭ22のゲート端子は、デプレッション型ＮチャネルＭＯＳトランジスタＱ1のゲート端子に共通接続されている。デプレッション型ＮチャネルＭＯＳトランジスタＭ19とデプレッション型ＮチャネルＭＯＳトランジスタＭ22のウェル（サブストレート）は、デプレッション型ＮチャネルＭＯＳトランジスタＱ1のソース端子（＝基準電圧Ｖrefを出力する端子）に接続されている。
【００３５】
上段第２段目のヒューズＦ2は、デプレッション型ＮチャネルＭＯＳトランジスタＭ19とデプレッション型ＮチャネルＭＯＳトランジスタＭ22のソース−ドレイン端子間に並列接続されて、これらのソース−ドレイン端子間を短絡しており、これは後工程でレーザートリミングにより選択的に切断される。
【００３６】
次に、上段第３段目の構成について説明する。
上段第３段目（Ｍ15，Ｍ23，Ｍ24，Ｍ25，Ｆ1）は、４（＝２2）つのデプレッション型ＮチャネルＭＯＳトランジスタＭ15，Ｍ23，Ｍ24，Ｍ25と、ヒューズＦ1とが並列に接続され各々のゲートが基準電圧出力点に共通接続された回路構成となっている。
【００３７】
４つのデプレッション型ＮチャネルＭＯＳトランジスタＭ15，Ｍ23，Ｍ24，Ｍ25のドレイン端子、及びヒューズＦ1の一端は、第１電源電圧入力端子ＶDDに共通接続されている。デプレッション型ＮチャネルＭＯＳトランジスタＭ15，Ｍ23，Ｍ24，Ｍ25のソース端子、及びヒューズＦ1の他端は、デプレッション型ＮチャネルＭＯＳトランジスタＭ19（及びデプレッション型ＮチャネルＭＯＳトランジスタＭ22）のドレイン端子に共通接続されている。デプレッション型ＮチャネルＭＯＳトランジスタＭ15，Ｍ23，Ｍ24，Ｍ25のゲート端子は、デプレッション型ＮチャネルＭＯＳトランジスタＱ1のゲート端子に共通接続されている。
【００３８】
デプレッション型ＮチャネルＭＯＳトランジスタＭ15，Ｍ23，Ｍ24，Ｍ25のウェル（サブストレート）は、デプレッション型ＮチャネルＭＯＳトランジスタＱ1のソース端子（＝基準電圧Ｖrefを出力する端子）に接続されている。
【００３９】
上段第３段目のヒューズＦ1は、デプレッション型ＮチャネルＭＯＳトランジスタＭ15，Ｍ23，Ｍ24，Ｍ25のソース−ドレイン端子間に並列接続されて、これらのソース−ドレイン端子間を短絡しており、これは後工程でレーザートリミングにより選択的に切断される。
【００４０】
このような回路構成の上段温度特性補正回路１２によれば、１（＝２0）つのデプレッション型ＮチャネルＭＯＳトランジスタＭ20と並列に接続されたヒューズＦ3、２（＝２1）つのデプレッション型ＮチャネルＭＯＳトランジスタＭ19，Ｍ22と並列に接続されたヒューズＦ2、または４（＝２2）つのデプレッション型ＮチャネルＭＯＳトランジスタＭ15，Ｍ23，Ｍ24，Ｍ25と並列に接続されたヒューズＦ1を選択的に後工程でレーザートリミングすることにより、デプレッション型ＮチャネルＭＯＳトランジスタＱ1の実効的なゲート幅Ｗとゲート長Ｌの比率（Ｗ／Ｌ）を調整する。これにより、デプレッション型ＮチャネルＭＯＳトランジスタＱ1の閾値電圧Ｖtndの温度特性を調節できるようになる。
【００４１】
このため、後工程のレーザートリミングにおいて、上段温度特性補正回路１２内のヒューズＦ3、ヒューズＦ2、またはヒューズＦ1を選択的に後工程でレーザートリミングすることによりデプレッション型ＮチャネルＭＯＳトランジスタＱ1の実効的なゲート幅Ｗとゲート長Ｌの比率（Ｗ／Ｌ）を微調整でき、簡単に基準電圧源用半導体装置１０の実効的なゲート幅Ｗとゲート長Ｌの比率（Ｗ／Ｌ）を微調整できるようになる。その結果、デプレッション型ＮチャネルＭＯＳトランジスタＱ1の製造プロセスバラツキを補正できるようになり、温度特性が製造プロセスバラツキに依存しなくなるので、温度特性補償が可能となり、また歩留まり向上が可能となる。
【００４２】
一方、下段温度特性補正回路１４は、下段第１段目（Ｍ17，Ｆ5）と、下段第２段目（Ｍ16，Ｍ27，Ｆ4）とから構成されている。
【００４３】
下段第１段目（Ｍ17，Ｆ5）と下段第２段目（Ｍ16，Ｍ27，Ｆ4）とは、エンハンスメント型ＮチャネルＭＯＳトランジスタＱ2のドレイン端子とスイッチング用のエンハンス型ＮチャネルＭＯＳトランジスタＭ18のソース端子間に直列に接続されている。
【００４４】
次に、下段第１段目の構成について説明する。
下段第１段目（Ｍ17，Ｆ5）は、１（＝２0）つのエンハンスメント型ＮチャネルＭＯＳトランジスタＭ17と、ヒューズＦ5とが並列に接続された回路構成となっている。
【００４５】
エンハンスメント型ＮチャネルＭＯＳトランジスタＭ17は、ドレイン端子がヒューズＦ5の一端と共通接続され、ソース端子がエンハンスメント型ＮチャネルＭＯＳトランジスタＱ2のドレイン端子とヒューズＦ5の他端とに共通接続され、ゲート端子がエンハンスメント型ＮチャネルＭＯＳトランジスタＱ2のゲート端子に共通接続されている。エンハンスメント型ＮチャネルＭＯＳトランジスタＭ17のウェル（サブストレート）は、エンハンスメント型ＮチャネルＭＯＳトランジスタＱ2のソース端子（＝第２電源電圧入力端子ＶSS）に接続されている。
【００４６】
ヒューズＦ5は、エンハンスメント型ＮチャネルＭＯＳトランジスタＭ17のソース−ドレイン端子間に並列接続されて、これらのソース−ドレイン端子間を短絡しており、これは後工程でレーザートリミングにより選択的に切断される。
【００４７】
次に、下段第２段目の構成について説明する。
下段第２段目（Ｍ16，Ｍ27，Ｆ4）は、２（＝２1）つのエンハンスメント型ＮチャネルＭＯＳトランジスタＭ16，Ｍ27と、ヒューズＦ4とが並列に接続された回路構成となっている。
【００４８】
エンハンスメント型ＮチャネルＭＯＳトランジスタＭ16，Ｍ27は、各々のドレイン端子がスイッチング用のエンハンス型ＮチャネルＭＯＳトランジスタＭ18のソース領域に共通接続され、各々のソース端子がエンハンスメント型ＮチャネルＭＯＳトランジスタＭ17のドレイン端子に共通接続され、各々のゲート端子がエンハンスメント型ＮチャネルＭＯＳトランジスタＱ2のゲート端子に共通接続されている。
【００４９】
ヒューズＦ4は、その一端がエンハンスメント型ＮチャネルＭＯＳトランジスタＭ16，Ｍ27のドレイン端子に共通接続され、他端がエンハンスメント型ＮチャネルＭＯＳトランジスタＭ16，Ｍ27のソース端子に共通接続されている。
【００５０】
ヒューズＦ4は、エンハンスメント型ＮチャネルＭＯＳトランジスタＭ16，Ｍ27のソース−ドレイン端子間に並列接続されて、これらの端子間を短絡しており、これは後工程でレーザートリミングにより選択的に切断される。
【００５１】
このような回路構成の下段温度特性補正回路１４によれば、１（＝２0，ＬＳＢ）つのエンハンスメント型ＮチャネルＭＯＳトランジスタＭ17と並列に接続されたヒューズＦ5、または２（＝２1）つのエンハンスメント型ＮチャネルＭＯＳトランジスタＭ16，Ｍ27と並列に接続されたヒューズＦ4を選択的に後工程でレーザートリミングすることにより、エンハンスメント型ＮチャネルＭＯＳトランジスタＱ2の実効的なゲート幅Ｗとゲート長Ｌの比率（Ｗ／Ｌ）を調整する。これにより、エンハンスメント型ＮチャネルＭＯＳトランジスタＱ2の閾値電圧Ｖtneの温度特性を調節できるようになる。
【００５２】
このため、後工程のレーザートリミングにおいて、下段温度特性補正回路１４内の下段第１段目のヒューズＦ5または下段第２段目のヒューズＦ4を選択的に後工程でレーザートリミングすることによりエンハンスメント型ＮチャネルＭＯＳトランジスタＱ2の実効的なゲート幅Ｗとゲート長Ｌの比率（Ｗ／Ｌ）を微調整できるようになり、簡単に基準電圧源用半導体装置１０の実効的なゲート幅Ｗとゲート長Ｌの比率（Ｗ／Ｌ）を微調整できるようになる。その結果、エンハンスメント型ＮチャネルＭＯＳトランジスタＱ2の製造プロセスバラツキを補正できるようになり、温度特性が製造プロセスバラツキに依存しなくなるので、温度特性補償が可能となり、また歩留まり向上が可能となる。
【００５３】
次に、基準電圧源用半導体装置１０における、基準電圧Ｖrefの温度特性の補正方法を説明する。
【００５４】
基準電圧源用半導体装置２０を２種以上の異なる温度特性を持つトランジスタ（デプレッション型ＮチャネルＭＯＳトランジスタＱ1とエンハンスメント型ＮチャネルＭＯＳトランジスタＱ2）で構成するとき、それぞれのトランジスタのしきい値がほぼ標準値である場合は、基準電圧源用半導体装置２０の温度特性がフラットになるように（温度依存性がないように）、デプレッション型ＮチャネルＭＯＳトランジスタＱ1やエンハンスメント型ＮチャネルＭＯＳトランジスタＱ2の実効的なゲート幅Ｗとゲート長Ｌの比率（Ｗ／Ｌ）を設定している。
【００５５】
ここで、デプレッション型ＮチャネルＭＯＳトランジスタＱ1やエンハンスメント型ＮチャネルＭＯＳトランジスタＱ2のしきい値が、製造バラツキに起因して標準値から外れると、基準電圧源用半導体装置２０の温度特性がフラットでなくなる。
【００５６】
そこで本実施形態の基準電圧源用半導体装置１０では、上段温度特性補正回路１２内の上段第１段目のヒューズＦ3、上段第２段目のヒューズＦ2、または上段第３段目のヒューズＦ1を選択的にレーザートリミングしてデプレッション型ＮチャネルＭＯＳトランジスタＱ1のゲート幅Ｗとゲート長Ｌの比率（Ｗ／Ｌ）を調整し、また、下段温度特性補正回路１４内の下段第１段目のヒューズＦ5または下段第２段目のヒューズＦ4を選択的にレーザートリミングしてエンハンスメント型ＮチャネルＭＯＳトランジスタＱ2のゲート幅Ｗとゲート長Ｌの比率（Ｗ／Ｌ）を調整し、デプレッション型ＮチャネルＭＯＳトランジスタＱ1の温度特性とエンハンスメント型ＮチャネルＭＯＳトランジスタＱ2の温度特性とを調整する。これによって、基準電圧Ｖrefの温度特性を所定の基準範囲内に調整している。
【００５７】
具体的には、あらかじめデプレッション型ＮチャネルＭＯＳトランジスタＱ1やエンハンスメント型ＮチャネルＭＯＳトランジスタＱ2の製造プロセスバラツキを考慮し、デプレッション型ＮチャネルＭＯＳトランジスタＱ1やエンハンスメント型ＮチャネルＭＯＳトランジスタＱ2のゲート幅Ｗもしくはゲート長Ｌを微調整できるように、デプレッション型ＮチャネルＭＯＳトランジスタＭ15，Ｍ19，Ｍ20，Ｍ22，Ｍ23，Ｍ24，Ｍ25やエンハンスメント型ＮチャネルＭＯＳトランジスタＭ16，Ｍ17，Ｍ27とレーザートリミング用の上段第３段目のヒューズＦ1、上段第２段目のヒューズＦ2、上段第１段目のヒューズＦ3、下段第２段目のヒューズＦ4、あるいは下段第１段目のヒューズＦ5を挿入しておくことにより、デプレッション型ＮチャネルＭＯＳトランジスタＱ1やエンハンスメント型ＮチャネルＭＯＳトランジスタＱ2の製造プロセスバラツキによる基準電圧源用半導体装置２０の温度特性バラツキを抑えることができる。
【００５８】
図２に示すように、デプレッション型ＮチャネルＭＯＳトランジスタＱ1とエンハンスメント型ＮチャネルＭＯＳトランジスタＱ2で、ウエハテスト時の基準電圧Ｖrefを発生する基準電圧源用半導体装置２０の基本回路を構成している。
【００５９】
デプレッション型ＮチャネルＭＯＳトランジスタＱ1，エンハンスメント型ＮチャネルＭＯＳトランジスタＱ2の温度特性傾斜が同一のときは、上段第３段目のヒューズＦ1、上段第２段目のヒューズＦ2、上段第１段目のヒューズＦ3、下段第２段目のヒューズＦ4、あるいは下段第１段目のヒューズＦ5を切断することなく基準電圧源用半導体装置２０の温度特性がフラットとなるようにデプレッション型ＮチャネルＭＯＳトランジスタＱ1，エンハンスメント型ＮチャネルＭＯＳトランジスタＱ2のゲート長Ｌ、ゲート幅Ｗを調整してある。
【００６０】
デプレッション型ＮチャネルＭＯＳトランジスタＱ1，エンハンスメント型ＮチャネルＭＯＳトランジスタＱ2の温度特性傾斜が、プロセスのバラツキに起因してずれてくると、基準電圧源用半導体装置２０の温度特性は傾斜を持ってくる。
【００６１】
そこで、この傾斜分を標準品と同等に戻すため、デプレッション型ＮチャネルＭＯＳトランジスタＭ15，Ｍ23，Ｍ24，Ｍ25と並列接続関係にある上段第３段目のヒューズＦ1、デプレッション型ＮチャネルＭＯＳトランジスタＭ19，Ｍ22と並列接続関係にある上段第２段目のヒューズＦ2、デプレッション型ＮチャネルＭＯＳトランジスタＭ20と並列接続関係にある上段第１段目のヒューズＦ3を選択的に切断して温度傾斜を相殺する。
【００６２】
同様の主旨で、エンハンスメント型ＮチャネルＭＯＳトランジスタＭ16，Ｍ27と並列接続関係にあると下段第２段目のヒューズＦ4、エンハンスメント型ＮチャネルＭＯＳトランジスタＭ17と並列接続関係にある下段第１段目のヒューズＦ5を選択的に切断して温度傾斜を相殺する。
【００６３】
これらデプレッション型ＮチャネルＭＯＳトランジスタＱ1，エンハンスメント型ＮチャネルＭＯＳトランジスタＱ2の温度特性傾斜はそれぞれの閾値電圧Ｖthに最も依存性が高いので、チップ検査時に測定してディスクなどに保存していたチップ毎の閾値電圧Ｖthに相当するデータを取り込み、そのデータとあらかじめ別途保存していた上段第３段目のヒューズＦ1、上段第２段目のヒューズＦ2、上段第１段目のヒューズＦ3、下段第２段目のヒューズＦ4、あるいは下段第１段目のヒューズＦ5を切断した時の温度特性傾斜率のデータを参照して、温度特性をフラットにする段が決定される。
【００６４】
すなわち、図４に示すように、通常、エンハンスメント型ＮチャネルＭＯＳトランジスタの閾値電圧Ｖtneの温度特性曲線Ｌ1，Ｌ2，Ｌ3の温度傾斜が同一であるので、デプレッション型ＮチャネルＭＯＳトランジスタＱ1に製造プロセスバラツキがなければ、基準電圧値Ｖrefの温度特性は一定となるが、デプレッション型ＮチャネルＭＯＳトランジスタＱ1には通常製造プロセスバラツキがあり、図５に示すように、閾値電圧Ｖtndの温度特性曲線Ｌ4，Ｌ5，Ｌ6が異なる温度傾斜を有する。そこで、本例では、前述したヒューズＦ1、Ｆ2、Ｆ3を選択的に切断することにより、図６の破線で示すように温度傾斜をフラットになるように、すなわち、基準電圧値Ｖrefの温度特性が一定となるようにする。
【００６５】
更に詳しく、基準電圧Ｖrefの温度特性の補正方法を説明する。
【００６６】
図２において、飽和の条件を満たしているので基準電圧源用半導体装置２０の基準電圧値Ｖrefは次式で表される。
【００６７】
Ｖref＝Ｖtne−ＳＱＲＴ［ＫＤ1／ＫＥ1］・Ｖtnd        …式（１）
ここで、ＳＱＲＴ［］は平方根演算を意味している。また、ＫＤ1およびＫＥ1は、デプレッション型ＮチャネルＭＯＳトランジスタおよびエンハンスメント型ＮチャネルＭＯＳトランジスタの導電係数にそれらの実効的なゲート幅Ｗとゲート長Ｌの比率（Ｗ／Ｌ）を乗じたものである。
【００６８】
図３は、図１の基準電圧源用半導体装置１０における温度特性補正回路を用いたゲート長Ｌ／ゲート幅Ｗの微調整動作を説明するための図である。図５は、デプレッション型ＮチャネルＭＯＳトランジスタの閾値電圧Ｖtndの温度に対する変化（温度特性）を表す図である。また、図６は、基準電圧Ｖref値の温度特性を表す図である。
【００６９】
製造プロセスバラツキに起因して、エンハンスメント型ＮチャネルＭＯＳトランジスタＱ2の閾値電圧Ｖtneの温度特性曲線Ｌ1，Ｌ3がエンハンスメント型ＮチャネルＭＯＳトランジスタＱ2の閾値電圧Ｖtneの標準温度特性曲線Ｌ2から０．１Ｖずれた場合（図４）、あるいは、デプレッション型ＮチャネルＭＯＳトランジスタＱ1の閾値電圧Ｖtndの温度特性曲線Ｌ4，Ｌ6がデプレッション型ＮチャネルＭＯＳトランジスタＱ1の閾値電圧Ｖtndの標準温度特性曲線Ｌ5から０．１Ｖずれた場合（図５）、閾値電圧Ｖtneの温度に対する閾値電圧Ｖthの変化量はほぼ一定であるのに対し、閾値電圧Ｖtndの温度に対する閾値電圧Ｖthの変化量は、大きくばらついている。
【００７０】
従って、閾値電圧Ｖtndの製造プロセスバラツキが、基準電圧値Ｖrefの温度特性に最も大きな影響を与えることとなる。よって、基準電圧値Ｖrefの温度特性（基準電圧Ｖref値の温度特性曲線Ｌ7，Ｌ8，Ｌ9）は図６の実線のようになる。
【００７１】
一方基準電圧値Ｖrefの温度変化量は、式（１）から式（２）のように表せる。
【００７２】
ΔＶref＝ΔＶtne−ＳＱＲＴ（ΔＫＤ1／ΔＫＥ1）・ΔＶtnd)  …式（２）
ここで、ΔＶrefは基準電圧温度変化量、ΔＶtneは閾値電圧変化量、ΔＶtndは閾値電圧変化量である。
【００７３】
式（２）において、閾値電圧変化量ΔＶtneと閾値電圧変化量ΔＶtndは、温度に対して負の温度特性を持っており、閾値電圧Ｖtndの絶対値｜Ｖtnd｜が最大のとき、
｜閾値電圧変化量ΔＶtnd｜＞｜閾値電圧変化量ΔＶtne｜
が成り立ち、逆に閾値電圧Ｖtndの絶対値｜Ｖtnd｜が最小のとき、
｜閾値電圧変化量ΔＶtnd｜≦｜閾値電圧変化量ΔＶtne｜
となることが、図４、図５から分かる。
【００７４】
ここで、図１のように、図２の基準電圧源用半導体装置２０を構成するデプレッション型ＮチャネルＭＯＳトランジスタＱ1やエンハンスメント型ＮチャネルＭＯＳトランジスタＱ2に対して直列に同一の種類のトランジスタ（具体的には、デプレッション型ＮチャネルＭＯＳトランジスタ）Ｍ15，Ｍ19，Ｍ20，Ｍ22，Ｍ23，Ｍ24，Ｍ25や、エンハンスメント型ＮチャネルＭＯＳトランジスタＭ16，Ｍ17，Ｍ27）を複数段挿入し、その挿入した各トランジスタに対し並列にレーザートリミング用上段第３段目のヒューズＦ1、上段第２段目のヒューズＦ2、上段第１段目のヒューズＦ3、下段第２段目のヒューズＦ4、あるいは下段第１段目のヒューズＦ5を配列する。
【００７５】
図３は、図１の基準電圧源用半導体装置１０における温度特性補正回路を用いたゲート長Ｌ／ゲート幅Ｗの微調整動作を説明するための図である。
【００７６】
上段第３段目のヒューズＦ1、上段第２段目のヒューズＦ2、上段第１段目のヒューズＦ3、下段第２段目のヒューズＦ4、および下段第１段目のヒューズＦ5を切断していない（レーザートリミングしていない）時は、第１電源電圧入力端子ＶDDとＱ1のドレインはショートされ、また、基準電圧値ＶrefとＱ2のドレインもショートされているので、図２と同一の回路構成となる。
【００７７】
また上段第３段目のヒューズＦ1の両端には、上段第１段目のヒューズＦ3の両端に対し、並列に配置されたトランジスタを４個並列に配置する。同様に上段第２段目のヒューズＦ2の両端には、上段第１段目のヒューズＦ3の両端に対し、並列に配置されたトランジスタを２個並列に配置する。このように配置し、ヒューズを切断することにより、デプレッション型ＮチャネルＭＯＳトランジスタＱ1のゲート長Ｌを最大で３段分長くすること（図３に示すように、ゲートサイズ比を、Ｌ／８Ｗ，Ｌ／４Ｗ，３Ｌ／８Ｗ，１Ｌ／２Ｗ，５Ｌ／８Ｗ，３Ｌ／４Ｗ，７Ｌ／８Ｗ，Ｌ／Ｗに変更すること）が可能となる（図３参照）。
【００７８】
また、下段第２段目のヒューズＦ4の両端には、下段第１段目のヒューズＦ5の両端に対し、並列に配置されたトランジスタを２個並列に配置することにより、エンハンスメント型ＮチャネルＭＯＳトランジスタＱ2のゲート長Ｌを最大２段分長くすることが可能となる。
【００７９】
ここで、Ｑ1やＱ2に対する補正用トランジスタのサイズは、図４、図５のようなトランジスタの特性により異なるが、通常、実効ゲート長Ｌeffに対して１／１０程度以下のサイズ比となる。このサイズ比を最適にすることにより、図６の温度傾斜をトリミングによりどの程度の温度傾斜にするかが選択可能となる。
【００８０】
前述の式（２）において、閾値電圧Ｖtndの絶対値｜Ｖtnd｜が標準値のとき、第１項と第２項がほぼ等しくなるように、Ｑ1とＱ2のゲートサイズ比（ゲート長Ｌとゲート幅Ｗとの比率）を調整してあるので、ゲート長Ｌの微調整を必要としない。
【００８１】
また式（２）において、製造プロセスバラツキに起因して閾値電圧Ｖtndの絶対値｜Ｖtnd｜が最大のとき、第２項の方が第１項より大であり、基準電圧温度変化量ΔＶrefは正の温度特性となる。従って、デプレッション型Ｎチャネルトランジスタのゲート長Ｌを大きくすることにより、第１項と第２項を等しくなるように微調整し、基準電圧温度変化量ΔＶrefの絶対値｜ΔＶref｜を小さく抑えられる。
【００８２】
一方、式（２）で閾値電圧Ｖtndの絶対値｜Ｖtnd｜が最小のとき、第１項の方が第２項より大であり、基準電圧温度変化量ΔＶrefは負の温度特性となる。従って、エンハンスメント型ＮチャネルＭＯＳトランジスタのゲート長Ｌを大きくすることにより、第１項と第２項を等しくなるように微調整し、基準電圧温度変化量ΔＶrefの絶対値｜ΔＶref｜を小さく抑えられる。
【００８３】
以上のように、製造プロセスバラツキがあったとしても、式（２）の第１項と第２項をほぼ等しくなるようにゲート長Ｌの微調整をすることにより、基準電圧値Ｖrefの温度特性を一定の範囲に抑えられる。
【００８４】
前述のように、基準電圧値Ｖrefの温度特性が、前工程の閾値電圧Ｖtndの製造プロセスバラツキに起因して大きくなったとき、図１のようにゲート長Ｌを微調整できるようにレーザートリミング用上段第３段目のヒューズＦ1、上段第２段目のヒューズＦ2、上段第１段目のヒューズＦ3、下段第２段目のヒューズＦ4、あるいは下段第１段目のヒューズＦ5とデプレッション型ＮチャネルＭＯＳトランジスタＭ15，Ｍ19，Ｍ20，Ｍ22，Ｍ23，Ｍ24，Ｍ25やエンハンスメント型ＮチャネルＭＯＳトランジスタＭ16，Ｍ17，Ｍ27を挿入し、製造プロセスバラツキに応じた上段第３段目のヒューズＦ1、上段第２段目のヒューズＦ2、上段第１段目のヒューズＦ3、下段第２段目のヒューズＦ4、あるいは下段第１段目のヒューズＦ5をトリミングし、式（２）におけるＫＤ1，ＫＥ1を変化させることにより温度特性のバラツキを抑えることが可能になる。
【００８５】
なお、デプレッション型ＮチャネルＭＯＳトランジスタＭ15，Ｍ19，Ｍ20，Ｍ22，Ｍ23，Ｍ24，Ｍ25のゲートサイズ比とデプレッション型ＮチャネルＭＯＳトランジスタＱ1のゲートサイズ比、及びエンハンスメント型ＮチャネルＭＯＳトランジスタＭ16，Ｍ17，Ｍ27のゲートサイズ比とエンハンスメント型ＮチャネルＭＯＳトランジスタＱ2とは、前述の標準温度補正範囲に応じて、実験的に求めることができる。本実施形態では、デプレッション型ＮチャネルＭＯＳトランジスタＭ15，Ｍ19，Ｍ20，Ｍ22，Ｍ23，Ｍ24，Ｍ25のゲートサイズ比を１３．５／４．５とし、エンハンスメント型ＮチャネルＭＯＳトランジスタＭ16，Ｍ17，Ｍ27のゲートサイズ比を２２．５／５とする。
【００８６】
以上説明したように、本実施形態によれば、上段温度特性補正回路１２内の上段第１段目のヒューズＦ3、上段第２段目のヒューズＦ2、または上段第３段目のヒューズＦ1を選択的に後工程でレーザートリミングすることにより、デプレッション型ＮチャネルＭＯＳトランジスタＱ1の実効的なゲート幅Ｗとゲート長Ｌの比率（Ｗ／Ｌ）を調整する。これにより、デプレッション型ＮチャネルＭＯＳトランジスタＱ1の閾値電圧Ｖtndの温度特性を調節する。同様に、下段温度特性補正回路１４内の下段第１段目のヒューズＦ5または下段第２段目のヒューズＦ4を選択的に後工程でレーザートリミングすることにより、エンハンスメント型ＮチャネルＭＯＳトランジスタＱ2の実効的なゲート幅Ｗとゲート長Ｌの比率（Ｗ／Ｌ）を調整する。これにより、エンハンスメント型ＮチャネルＭＯＳトランジスタＱ2の閾値電圧Ｖtneの温度特性を調節する。このように、デプレッション型ＮチャネルＭＯＳトランジスタＱ1の閾値電圧Ｖtndの温度特性とエンハンスメント型ＮチャネルＭＯＳトランジスタＱ2の閾値電圧Ｖtneの温度特性とを各々独立に調整することにより、これらの線形関数で定義される基準電圧Ｖrefの温度特性を所定の基準範囲内に調整することができるようになる。
【００８７】
一方、基準電圧源用半導体装置１０から出力される基準電圧Ｖrefの温度特性は、デプレッション型ＮチャネルＭＯＳトランジスタＱ1の閾値電圧Ｖtndとエンハンスメント型ＮチャネルＭＯＳトランジスタＱ2の閾値電圧Ｖtneとの線形関数で定義できる。
【００８８】
このため、後工程のレーザートリミングにおいて、上段温度特性補正回路１２内の上段第１段目のヒューズＦ3、上段第２段目のヒューズＦ2、または上段第３段目のヒューズＦ1を選択的にレーザートリミングし、下段温度特性補正回路１４内の下段第１段目のヒューズＦ5または下段第２段目のヒューズＦ4を選択的に後工程でレーザートリミングすることにより、簡単に基準電圧源用半導体装置１０の実効的なゲート幅Ｗとゲート長Ｌの比率（Ｗ／Ｌ）を微調整できるようになり、その結果、デプレッション型ＮチャネルＭＯＳトランジスタＱ1やエンハンスメント型ＮチャネルＭＯＳトランジスタＱ2の製造プロセスバラツキを補正できるようになる。これにより、温度特性が製造プロセスバラツキに依存しなくなるので、温度特性補償が可能となり、また歩留まり向上が可能となる。
【００８９】
上記基準電圧源用半導体装置の説明では、上段温度特性補正回路を上段第１段目〜上段第３段目の３段で構成し、下段温度特性補正回路を下段第１段目〜下段第２段目の２段で構成した例を示したが、段数はこれらに限らず、設計時に要求される補正精度などを勘案して設計者が任意に選択できる。また、上記実施形態では、第ｎ段目に対して２n個のデプレッション型ＮチャネルＭＯＳトランジスタを設け、上段第１段目に１個（２0）、上段第２段目に２個（２1）、上段第３段目に４個（２2）ているが、必ずしも第ｎ段目に対して２n個のデプレッション型ＮチャネルＭＯＳトランジスタを設けるようにする必要はなく、例えば、各段ごとに異なる整数０，１，２，３，・・のうちの一つをｎとして与え、その段の温度調整用デプレッション型Ｎチャネル電界効果トランジスタの個数を２n個とするようにしてもよい。この場合は、例えば、上段第１段目は２個（２1）、上段第２段目は４個（２2）、上段第３段目は１個（２0）となる。下段温度特性補正回路についても同様である。
【００９０】
次に、本発明に係る基準電圧源用半導体装置の別の実施形態を説明する。
上述した図１および図２に示した実施形態は、第１電源電圧ＶDDと第２電源電圧ＶSSの間に、デプレッション型ＮチャネルＭＯＳトランジスタＱ1とエンハンスメント型ＮチャネルＭＯＳトランジスタＱ2を直列に接続して両トランジスタに同量の電流を流し、両トランジスタの接続点から基準電圧を出力させるもので、デプレッション型ＮチャネルＭＯＳトランジスタＱ1のドレイン側に上段温度特性補正回路を、エンハンスメント型ＮチャネルＭＯＳトランジスタＱ2のソース側に下段温度特性補正回路を設けて温度特性を調整するようにしたものであるが、ここで説明する実施態様は、デプレッション型ＮチャネルＭＯＳトランジスタとエンハンスメント型ＮチャネルＭＯＳトランジスタを並列に接続し、それぞれのトランジスタのドレインを抵抗を介して第１電源電圧に、ソースを共通接続して定電流回路を介して第２電源電圧に接続する構成の基準電圧源用半導体装置に前述と同様の温度特性補正回路を組み込んだものである。
【００９１】
図７は、この実施形態の構成例を示す図である。同図に示すように、第１電源電圧ＶDDと第２電源電圧ＶSSの間にデプレッション型ＮチャネルＭＯＳトランジスタＱ3とエンハンスメント型ＮチャネルＭＯＳトランジスタＱ4を並列に接続し、デプレッション型ＮチャネルＭＯＳトランジスタＱ3のドレインからの信号を演算増幅器Ｏｐｅ-Ａｍｐ（オペレーション  アンプリファイア）のマイナス入力に、エンハンスメント型ＮチャネルＭＯＳトランジスタＱ4のドレイン側からの信号を演算増幅器Ｏｐｅ-Ａｍｐのプラス入力に接続し、演算増幅器Ｏｐｅ-Ａｍｐの出力を基準電圧として出力するとともに、エンハンスメント型ＮチャネルＭＯＳトランジスタＱ4のゲートにフィードバックするようにしている。本実施形態では、さらに、デプレッション型ＮチャネルＭＯＳトランジスタＱ3のドレインと演算増幅器Ｏｐｅ-Ａｍｐへの接続点との間に、前述した温度特性補正回路１２と同様の構成の第１の温度特性補正回路を、エンハンスメント型ＮチャネルＭＯＳトランジスタＱ4のドレインと演算増幅器Ｏｐｅ-Ａｍｐへの接続点との間に、前述した温度特性補正回路１４と同様の構成の第２の温度特性補正回路を、それぞれ接続したものである。
【００９２】
本実施形態においても、簡単に基準電圧源用半導体装置の実効的なゲート幅Ｗとゲート長Ｌの比率（Ｗ／Ｌ）を微調整できるようになり、その結果、デプレッション型ＮチャネルＭＯＳトランジスタＱ3やエンハンスメント型ＮチャネルＭＯＳトランジスタＱ4の製造プロセスバラツキを補正できるようになる。これにより、温度特性が製造プロセスバラツキに依存しなくなるので、温度特性補償が可能となり、また歩留まり向上が可能となる。
【００９３】
【発明の効果】
本発明にかかる基準電圧源用半導体装置によれば、デプレッション型ＮチャネルＭＯＳトランジスタ側の温度特性補正回路（上段温度特性補正回路または第１の温度特性補正回路）内の第１段目〜第３段目のヒューズを選択的に後工程でレーザートリミングすることにより、デプレッション型Ｎチャネル電界効果トランジスタの実効的なゲート幅Ｗとゲート長Ｌの比率（Ｗ／Ｌ）を調整する。これにより、上段基準電圧発生用トランジスタの閾値電圧の温度特性を調節できるようになる。
【００９４】
同様に、エンハンスメント型Ｎチャネル電界効果トランジスタ側の温度特性補正回路（下段温度特性補正回路または第２の温度特性補正回路）内の第１段目または第２段目のヒューズを選択的に後工程でレーザートリミングすることにより、エンハンスメント型Ｎチャネル電界効果トランジスタの実効的なゲート幅Ｗとゲート長Ｌの比率（Ｗ／Ｌ）を調整できるようになる。これにより、エンハンスメント型Ｎチャネル電界効果トランジスタの閾値電圧の温度特性を調節できるようになる。
【００９５】
このように、デプレッション型ＮチャネルＭＯＳトランジスタの閾値電圧の温度特性とエンハンスメント型Ｎチャネル電界効果トランジスタの閾値電圧の温度特性とを各々独立に調整することにより、これらの線形関数で定義される基準電圧の温度特性を所定の基準範囲内に調整することができるようになる。
【００９６】
このため、後工程のレーザートリミングにおいて、デプレッション型ＮチャネルＭＯＳトランジスタ側の温度特性補正回路（上段温度特性補正回路または第１の温度特性補正回路）内の第１段目〜第３段目のヒューズを選択的にレーザートリミングし、エンハンスメント型Ｎチャネル電界効果トランジスタ側の温度特性補正回路（下段温度特性補正回路または第２の温度特性補正回路）内の第１段目または第２段目のヒューズを選択的に後工程でレーザートリミングすることにより、簡単に基準電圧源用半導体装置の実効的なゲート幅Ｗとゲート長Ｌの比率（Ｗ／Ｌ）を微調整できるようになり、その結果、デプレッション型Ｎチャネル電界効果トランジスタやエンハンスメント型Ｎチャネル電界効果トランジスタの製造プロセスバラツキを補正できる。これにより、温度特性が製造プロセスバラツキに依存しなくなるので、温度特性補償が可能となり、また歩留まり向上が可能となる。
【図面の簡単な説明】
【図１】本発明の基準電圧源用半導体装置の一実施形態を示す回路図である。
【図２】図１の基準電圧源用半導体装置の動作原理を説明するための基本回路図である。
【図３】図１の基準電圧源用半導体装置における温度特性補正回路を用いたゲート幅Ｗとゲート長Ｌの比率（Ｗ／Ｌ）の微調整動作を説明するための図である。
【図４】エンハンスメント型Ｎチャネル電界効果トランジスタの閾値電圧Ｖtneの温度に対する変化（温度特性）を表す図である。
【図５】デプレッション型Ｎチャネル電界効果トランジスタの閾値電圧Ｖtndの温度に対する変化（温度特性）を表す図である。
【図６】基準電圧値Ｖrefの温度特性を表す図である。
【図７】本発明の基準電圧源用半導体装置の別の実施形態を示す回路図である。
【図８】第１従来技術の基準電圧源用半導体装置の基本構成を示す回路図である。
【図９】第２従来技術の基準電圧源用半導体装置の基本構成を示す回路図である。
【符号の説明】
１０，２０…基準電圧源用半導体装置
１２…上段温度特性補正回路
１４…下段温度特性補正回路
２２…デプレッション型Ｎチャネル電界効果トランジスタ側温度特性補正回路
２４…エンハンスメント型Ｎチャネル電界効果トランジスタ側温度特性補正回路
Ｆ1…上段第３段目のヒューズ（２2）
Ｆ2…上段第２段目のヒューズ（２1）
Ｆ3…上段第１段目のヒューズ（２0）
Ｆ4…下段第２段目のヒューズ（２1）
Ｆ5…下段第１段目のヒューズ（２0）
Ｌ…ゲート長
Ｌ1，Ｌ2，Ｌ3…エンハンスメント型Ｎチャネル電界効果トランジスタＱ2の閾値電圧tneの温度特性曲線
Ｌ4，Ｌ5，Ｌ6…デプレッション型Ｎチャネル電界効果トランジスタＱ1の閾値電圧tndの温度特性曲線
Ｌ7，Ｌ8，Ｌ9…基準電圧値Ｖrefの温度特性曲線
Ｍ15，Ｍ19，Ｍ20，Ｍ22，Ｍ23，Ｍ24，Ｍ25…デプレッション型Ｎチャネル電界効果トランジスタ
Ｍ16，Ｍ17，Ｍ18，Ｍ27…エンハンスメント型Ｎチャネル電界効果トランジスタ
Ｑ1,Ｑ3…デプレッション型Ｎチャネル電界効果トランジスタ
Ｑ2,Ｑ4…エンハンスメント型Ｎチャネル電界効果トランジスタ
ＶDD…第１電源電圧入力端子
Ｖref…基準電圧
ＶSS…第２電源電圧入力端子
Ｖtne…エンハンスメント型Ｎチャネル電界効果トランジスタの閾値電圧
Ｖth…ＭＯＳトランジスタの閾値電圧
Ｖtnd…デプレッション型Ｎチャネル電界効果トランジスタの閾値電圧
ΔＶref…基準電圧温度変化量
ΔＶtnd…閾値電圧変化量
ΔＶtne…閾値電圧変化量
Ｗ…ゲート幅
Ｏｐｅ-Ａｍｐ…演算増幅器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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