(57)【特許請求の範囲】
【請求項１】
（a）基板にトレンチを形成する段階と
（ｂ）前記トレンチ内にケイ酸ヒ素ガラス（Arsenic Silicate Glass: 
ASG）凹層を形成する段階と、
（ｃ）前記トレンチ内の前記ASG凹層を被覆するように酸化層を形成する段階と、
（ｄ）アニ―ルプロセスにより、前記ASG凹層への不純物を前記基板内に拡散させ、前記基板内において前記トレンチに隣接する埋め込み電極を形成する段階と、
（e）前記酸化層および前記トレンチ内の前記ASG凹層を除去する段階と、
（ｆ）前記トレンチ内に誘電体層を形成する段階と、
（ｇ）前記トレンチ内に厚みが５０Å以下のSiGe層を堆積し、前記誘電体層を被覆する段階と、
（ｈ）前記トレンチ内に多結晶シリコン充填物を堆積する段階とからなる
半導体装置製造方法。
【請求項２】
前記半導体装置はDRAMであることを特徴とする請求項１に記載の半導体装置製造方法。
【請求項３】
前記基板はシリコン基板であることを特徴とする請求項１または２に記載の半導体装置製造方法。
【請求項４】
前記段階（ｂ）は前記トレンチにASG層を形成する段階と、前記トレンチ内のASG層からASG凹層を形成する段階とからなることを特徴とする請求項１乃至３のうちいずれか一項に記載の半導体装置製造方法。
【請求項５】
前記段階（e）においてエッチングで前記酸化層および前記ASG凹層を除去することを特徴とする請求項１乃至４のうちいずれか一項に記載の半導体装置製造方法。
【請求項６】
前記誘電体層はNO層であることを特徴とする請求項１乃至５のうちいずれか一項に記載の半導体装置製造方法。
【請求項７】
前記段階（ｆ）は窒化物層を堆積する段階と、該窒化物層を酸化する段階とからなることを特徴とする請求項１乃至６のうちいずれか一項に記載の半導体装置製造方法。
【請求項８】
前記窒化物を堆積する段階はLPCVD法を利用して行われることを特徴とする請求項７に記載の半導体装置製造方法。
【請求項９】
前記SiGe層の組成はSixGe1-xで表れ、
ｘ＝１の場合は、前記SiGe層のエネルギーレベルEgは0.67eVであり、
ｘ＝０の場合、前記SiGe層のエネルギーレベルEgは1.1eVであることを特徴とする請求項１に記載の半導体装置製造方法。
【請求項１０】
前記多結晶シリコン充填物はAsを含む多結晶シリコン充填物であることを特徴とする請求項１乃至９のうちいずれか一項に記載の半導体装置製造方法。
【請求項１１】
トレンチを有する基板と、前記基板内であって前記トレンチの周囲にある埋め込み電極と、前記トレンチを被覆する誘電体層と、前記誘電体層を被覆する厚みが５０Å以下のSiGe層と、前記トレンチ内に充填される多結晶シリコン充填物とからなる半導体装置。
【請求項１２】
前記半導体装置はDRAMであることを特徴とする請求項１１に記載の半導体装置。
【請求項１３】
前記誘電体層はNO層であることを特徴とする請求項１１または１２に記載の半導体装置。
【請求項１４】
前記NO層は窒化物層を堆積してから該窒化物層を酸化することにより形成されることを特徴とする請求項１３に記載の半導体装置。
【請求項１５】
前記SiGe層の組成はSixGe1-xで表れ、
ｘ＝１の場合は、前記SiGe層のエネルギーレベルEgは0.67eVであり、
ｘ＝０の場合、前記SiGe層のエネルギーレベルEgは1.1eVであることを特徴とする請求項１１に記載の半導体装置。
【請求項１６】
前記多結晶シリコン充填物はAsを含む多結晶シリコン充填物であることを特徴とする請求項１１乃至１５のうちいずれか一項に記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置及びその製造方法に関わり、特に深トレンチ型動的随時アクセスメモリ（DRAM）及びその製造方法に関する。
【０００２】
【従来の技術】
DRAMユニットサイズが縮小しつつあるが、一方、DRAM設計規則がますます厳しくなった。空乏層による容量損失を最小限にするために埋め込み電極に対し高濃度でドーピングする必要がある。
【０００３】
従来、ドーピング濃度を（１E20As/cm3以上に）増加し埋め込み電極の空乏容量（空間電荷）を抑えるために、気相ドーピング（GPD）またはプラズマドーピング（PLDA）を用いる。しかし、多結晶シリコンのドーピングの濃度は約５E19As(またはP)/cm3であるため、ドーピングのバランスをとることができない。これにより、C-V特性及び外形（profile）が非対称的となる。外形が非対称的となるのはパワー関数の差異による化学ポテンシャルエネルギーの整合性の欠如またはフェルミエネルギーレベルの偏移のためである。即ち、ある節点は零ボルトのバイアス電圧に印加されても偏移電圧△Vによりバイシングされる。或いは、該節点はV0のバイアス電圧に印加される場合偏移電圧△V+  V0によりバイシングされる。このため、漏電流が増加し節点の真性が崩壊する。
【０００４】
即ち、層内の非対称的電荷の滲入からみると、二元窒化物／酸化物（NO）の窒化物層の誘電節点の状況は普通の窒化物／酸化物／窒化物（ONO）層の状況より劣化する（E.Wu  et.al.の「Thichness  and  Polarity  Dependence  of  Intrinsic  Breakdown  of  Ultra-Thin  Reoxidized-Nitride  for  DRAM  Technology  Application」参照）。窒化層内の非対称的電荷の滲入により、電圧の偏移が一層増大し、そして電気的応力が増加し節点の真性が崩壊する。
【０００５】
二元窒化物／酸化物（NO）には前記のような弱点があるにもかかわらず、その優れた拡張性を利用する観点から、先端のDRAM製造法では依然として二元窒化物／酸化物（NO）を用いる。
【０００６】
よって、多結晶シリコン及び節点誘電体層の間に低エネルギーの隙間層を入れて補償静電圧を印加することにより、ドーピング濃度が異なる埋め込み電極と多結晶シリコンの間の静電圧を降下するという方法は、半導体業界にとって最優先利用しようとするものである。そこで、例えば、その組成を表す式の変数ｘを調整することにより静電圧（または表面的化学ポテンシャルエネルギー）のバランスをとることができる。
【０００７】
【発明が解決しようとする課題】
本発明の第一の目的は、多結晶シリコンを堆積する前に薄いSiGe層を堆積することにより空乏容量に影響を与えずに化学ポテンシャルエネルギーのバラスを調節し対称的C-V外形が得られる半導体装置及びその製造方法を提供することにある。
【０００８】
また、本発明の第二の目的は、従来よりバイアス電圧が高い状態で動作できる半導体装置及びその製造方法を提供することにある。
【０００９】
更に、本発明の第三の目的は、誘電体層厚み変化が対称的即ち外形が安定的であり、且つ／または、窒化物と酸化物の間の厚みが調整できる半導体装置及びその製造方法を提供することにある。
【００１０】
【課題を解決するための手段】
前記目的を達成するための本発明の半導体装置製造方法は（a）基板にトレンチを形成する段階と、（ｂ）前記トレンチ内にケイ酸ヒ素ガラス（Arsenic Silicate Glass: ASG）凹層を形成する段階と、（ｃ）前記トレンチ内の前記ASG凹層を被覆するように酸化層を形成する段階と、（ｄ）アニ―ルプロセスにより、前記ASG凹層への不純物を前記基板内に拡散させ、前記基板内において前記トレンチに隣接する埋め込み電極を形成する段階と、（e）前記酸化層および前記トレンチ内の前記ASG凹層を除去する段階と、（ｆ）前記トレンチ内に誘電体層を形成する段階と、（ｇ）前記トレンチ内に厚みが５０Å以下のSiGe層を堆積し、前記誘電体層を被覆する段階と、（ｈ）前記トレンチ内に多結晶シリコン充填物を堆積する段階とからなる。
【００１１】
また、本発明の目的を達成するための半導体装置は、トレンチを有する基板と、前記基板内であって前記トレンチの周囲にある埋め込み電極と、前記トレンチを被覆する誘電体層と、前記誘電体層を被覆する厚みが５０Å以下のSiGe層と、前記トレンチ内に充填される多結晶シリコン充填物とからなる半導体装置。
【００１２】
【発明の実施の形態】
以下、本発明の実施例の構成とその作用を添付図面に基づき詳細に説明する。
【００１３】
図１乃至図９は本発明の実施例に係る半導体装置（例えばDRAM）の製造方法を説明する断面図である。先ず、図１に示すように、基板（例えばシリコン基板）１０にトレンチ１１を形成する。
【００１４】
次に、トレンチ１１内にケイ酸ヒ素ガラス（Arsenic Silicate Glass: 
ASG）凹層１４を形成する（図３）。該凹層１４の形成方法は（１）図２に示すように、トレンチ１１内にASG層１２を形成する段階と、（２）図３に示すように、トレンチ１１内のASG層１２からASG凹層１４を形成する段階とから構成して良い。
【００１５】
次に、図４に示すように、トレンチ１１内のASG凹層１４を被覆するようにトレンチ１１内において酸化層１５を堆積する。
【００１６】
次に、図５に示すように、既に形成された構造に対しアニ―ルプロセスを施すことにより、不純物を基板１０内に拡散させ埋め込み電極１６を形成する。
【００１７】
次に、図６に示すように、酸化層１５及びASG凹層１４を除去する。
【００１８】
次に、図７に示すように、トレンチ１１内において誘電体層（例えばNO層）１７を形成する。該誘電体層１７の形成方法は、（１）例えばLPCVD法で窒化物層を堆積する段階と、（２）該窒化物層に対し酸化プロセスを施す段階とから構成して良い。
【００１９】
次に、図８に示すように、誘電体層１７を被覆するようにトレンチ１１内において薄い応変層１８を堆積する。ここで、薄い応変層１８はその厚みが５０Å以下のSiGe層である。なお、SiGe層の組成式はSixGe1-xであり、そのエネルギーレベル（Eg）はｘ＝１の場合0.67eV、ｘ＝０の場合1.1eVである。
【００２０】
次に、図９に示すように、トレンチ１１内において多結晶シリコン充填物（例えばAs多結晶シリコン充填物）１９を堆積する。
【００２１】
前記段階を経て形成した半導体装置において更にその他の素子を形成し最終的半導体装置を形成しても良い。
【００２２】
一方、本発明では、前記方法による半導体装置も含む。該半導体装置はトレンチを有する基板と、前記基板内であって前記トレンチの周囲にある埋め込み電極と、前記トレンチを被覆する誘電体層と、前記誘電体層を被覆する薄い応変層と、前記トレンチ内に充填される多結晶シリコン充填物とから構成される。
【００２３】
当然ながら、前述した本発明の半導体装置は他の方法により形成することもできる。
【００２４】
本発明の特徴とするところは、多結晶シリコンを堆積する前に薄い応変層（SiGe層）を堆積することにより埋め込み電極と多結晶シリコンの間の化学ポテンシャルエネルギーのアンバランス（パワー関数の差異によるもの）を調整することにある。該薄い応変層（SiGe層）はエネルギーが低い特性を有するため、従来と同様なドーピング濃度において化学ポテンシャルエネルギーを降下させることができる。これにより、異なるドーピングにおける化学ポテンシャルエネルギーのバランスが達成される。なお、化学ポテンシャルエネルギーの調整は組成式の変数ｘの調整により行われる。
【００２５】
化学ポテンシャルエネルギーを最適に調整すると、誘電節点の信頼性及び強さ向上し、特に、二元窒化物／酸化物（NO）誘電節点の場合、非対称的電荷の滲入及び電荷注入特性を抑えることができる。
【００２６】
また、本発明の半導体装置は、静電圧補償で節点のパンチスルーを防ぐ構成となっているため、節点の厚み及び組合せを変えずにバイアス電圧が従来のそれより高い状態で動作することができる。
【００２７】
本発明は前記実施例の如く提示されているが、これは本発明を限定するものではなく、当業者は本発明の要旨と範囲内において変形と修正をすることができる。
【００２８】
【発明の効果】
本発明では、多結晶シリコンを堆積する前に薄い応変SiGe層を堆積するため、空乏容量に影響を与えずに化学ポテンシャルエネルギーのバラスを調節することができて対称的C-V外形が得られる。
【００２９】
また、半導体装置は節点の厚み及び組合せを変えずにバイアス電圧が従来のそれより高い状態で動作することもできる。
【００３０】
更に、誘電体層厚み変化が対称的、即ち、外形が安定的となり、窒化物と酸化物の間の厚みを調節することができる。
【図面の簡単な説明】
【図１】  本発明による半導体装置製造方法の一部の段階を示す断面図である。
【図２】  図１に示す段階の後続の段階を示す断面図である。
【図３】  図２に示す段階の後続の段階を示す断面図である。
【図４】  図３に示す段階の後続の段階を示す断面図である。
【図５】  図４に示す段階の後続の段階を示す断面図である。
【図６】  図５に示す段階の後続の段階を示す断面図である。
【図７】  図６に示す段階の後続の段階を示す断面図である。
【図８】  図７に示す段階の後続の段階を示す断面図である。
【図９】  図８に示す段階の後続の段階を示す断面図である。
【符号の説明】
１０  基板
１１  トレンチ
１２  ASG層
１４  SAG凹層
１５  酸化物層
１６  埋め込み電極
１７  誘電体層
１８  薄い応変層
１９  多結晶シリコン充填物
【図１】
0003795383.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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