(57)【特許請求の範囲】
【請求項１】
バンク、ブロック、及びコラムアドレスグループによるリダンダンシモードを設定するための第１、第２、及び第３モード信号を発生するモード設定回路と、
前記第１モード信号に応答して複数のバンク選択信号を発生し、前記第２モード信号に応答して複数のブロック選択信号を発生し、前記第３モード信号に応答して複数のコラムアドレスグループごとの選択信号を発生するモード入力選択回路と、
前記モードごとの入力選択回路から出力される複数の選択信号を入力して前記複数の選択信号それぞれに該当する複数ビットの不良アドレスを設定する不良アドレス設定回路と、
前記不良アドレス設定回路から出力される不良アドレスをデコーディングして複数のデコーディング出力信号を発生する複数のデコーダを具備したリダンダントデコーダと、
を備えたことを特徴とするリダンダンシー回路。
【請求項２】
前記モード設定回路は、
プリセット信号に応答して第１、第２、及び第３ノードをそれぞれプルアップする第１、第２、及び第３プルアップトランジスタと、
前記第１、第２、及び第３ノードのそれぞれと接地電圧間にそれぞれ直列接続されて前記第１、第２、及び第３ノードのそれぞれをプルダウンする第１ヒューズ及び第１プルダウントランジスタ、第２ヒューズ及び第２プルダウントランジスタ、及び第３ヒューズ及び第３プルダウントランジスタと、
前記第１、第２、及び第３ノードのそれぞれの信号を反転してラッチする第１、第２、及び第３ラッチと、
前記第１、第２、及び第３ラッチのそれぞれから出力される信号を反転して前記第１、第２、及び第３モード信号をそれぞれ発生する第１、第２、及び第３インバータと、
を備えたことを特徴とする請求項１記載のリダンダンシー回路。
【請求項３】
前記モード入力選択回路は、
前記複数のバンク選択信号のそれぞれに応答して前記複数のブロック選択信号をそれぞれ出力する複数の第１選択手段と、
前記第１、第２、及び第３モード選択信号のそれぞれに応答して前記複数のバンク選択信号、前記複数の第１選択手段ごとの出力信号、及び前記複数のコラムアドレスグループごとの選択信号をそれぞれ発生する複数の第２選択手段と、
を備えたことを特徴とする請求項１記載のリダンダンシー回路。
【請求項４】
前記不良アドレス設定回路は、
リダンダント制御信号を設定するリダンダント動作制御信号設定回路と、
前記複数ビットの不良アドレスを発生する複数のアドレス設定回路と、
をそれぞれ備えたことを特徴とする請求項１記載のリダンダンシー回路。
【請求項５】
前記リダンダント動作制御信号設定回路は、
クロック信号に応答して第４ノードをプルアップする第４プルアップトランジスタと、
前記第４ノードに接続されたドレインと前記モードごとの入力選択回路から出力される複数の選択信号がそれぞれ印加されるゲートを有した並列接続された複数の第４プルダウントランジスタと、
前記複数の第４プルダウントランジスタのソースと第５ノード間に共通で接続された複数の第１ヒューズと、
前記クロック信号の反対位相の信号に応答して前記第５ノードをプルダウンする第５プルダウントランジスタと、
前記クロック信号の反対位相の信号に応答して前記第４ノードから出力される信号を転送する第１転送ゲートと、
前記第１転送ゲートからの信号を反転してラッチする第４ラッチと、
前記第４ラッチの出力信号をバッファして前記リダンダント制御信号を発生する第４インバータと、
を備えたことを特徴とする請求項１記載のリダンダンシー回路。
【請求項６】
前記複数のアドレス設定回路それぞれは、
クロック信号に応答して第６ノードをプルアップする第５プルアップトランジスタと、
前記第６ノードに接続されたドレインと前記モード別入力選択回路から出力される複数の選択信号がそれぞれ印加されるゲートを有した並列接続された複数の第６プルダウントランジスタと、
前記複数の第６プルダウントランジスタのソースと第７ノード間に共通で接続された複数の第２ヒューズと、
前記クロック信号の反対位相の信号に応答して前記第７ノードをプルダウンする第７プルダウントランジスタと、
前記クロック信号の反対位相の信号に応答して前記第７ノードから出力される信号を転送する第２転送ゲートと、
前記第２転送ゲートからの信号を反転してラッチする第５ラッチと、
前記第５ラッチの出力信号をバッファして前記１ビットのアドレスを発生する第５インバータと、
を備えたことを特徴とする請求項４記載のリダンダンシー回路。
【請求項７】
前記デコーディング回路は、
複数のデコーダで構成されたことを特徴とする請求項１記載のリダンダンシー回路。
【請求項８】
前記複数のデコーダのそれぞれは、
クロック信号に応答して第８ノードをプルアップする第６プルアップトランジスタと、
前記第８ノードに接続されたドレインと前記モードごとの入力選択回路から出力する複数の選択信号がそれぞれ印加されるゲートを有した並列接続された複数の第８プルダウントランジスタと、
前記複数の第８プルダウントランジスタのソースと第９ノード間に共通で接続された複数の第３ヒューズと、
前記クロック信号の反対位相の信号に応答して前記第９ノードをプルダウンする第９プルダウントランジスタと、
前記クロック信号の反対位相の信号に応答して前記第８ノードから出力される信号を転送する第３転送ゲートと、
前記第３転送ゲートからの信号を反転してラッチする第６ラッチと、
前記第６ラッチの出力信号をバッファして前記デコーディング出力信号を発生する第６インバータと、
を備えたことを特徴とする請求項７記載のリダンダンシー回路。
【請求項９】
複数のメモリセルアレイバンクと、
前記複数のメモリセルアレイバンクごとの複数のメモリセルアレイブロックと、
複数のデータ入出力ライン対のそれぞれに接続される前記複数のメモリセルアレイブロックごとの複数の部分ブロックと所定数のリダンダントデータ入出力ライン対のそれぞれに接続される前記複数のメモリセルアレイブロックごとの所定数のリダンダント部分ブロックと、
前記複数の部分ブロックそれぞれのコラムアドレスグループによる複数の部分ブロックおよび前記所定数のリダンダント部分ブロックそれぞれのコラムアドレスグループによる所定数のリダンダント部分ブロックを備えた半導体メモリ装置において、
バンク、ブロック、及びコラムアドレスグループによるリダンダンシモードを設定するために第１、第２、及び第３モード信号を発生するモード設定回路と、
前記第１モード信号に応答して複数のバンク選択信号を発生し、前記第２モード信号に応答して複数のブロック選択信号を発生し、前記第３モード信号に応答して複数のコラムアドレスグループごとの選択信号を発生するモード入力選択回路と、
前記モード入力選択回路から出力される複数の選択信号を入力して前記複数の選択信号それぞれに該当する複数ビットの不良アドレスを設定する不良アドレス設定回路と、
前記不良アドレス設定回路から発生される不良アドレスをデコーディングして前記複数のデータ入出力ライン対と前記所定数のリダンダントデータ入出力ライン対間の連結を制御するために複数のデコーディング出力信号を発生する複数のデコーダと、
前記複数のデコーダのそれぞれから出力される複数のデコーディング出力信号のそれぞれに応答して前記複数のデータ入出力ライン対から出力されるデータの代りに前記所定数のリダンダントデータ入出力ライン対から出力されるデータを選択して出力し、前記複数のデータ入出力ライン対で入力する代りに前記所定数のリダンダントデータ入出力ライン対で入力する複数の選択手段と、
を備えたことを特徴とする半導体メモリ装置。
【請求項１０】
前記モード設定回路は、
プリセット信号に応答して第１、第２、及び第３ノードをそれぞれプルアップする第１、第２、及び第３プルアップトランジスタと、
前記第１、第２、及び第３ノードのそれぞれと接地電圧間にそれぞれ直列接続されて前記第１、第２、及び第３ノードのそれぞれをプルダウンする第１ヒューズ及び第１プルダウントランジスタ、第２ヒューズ及び第２プルダウントランジスタ、及び第３ヒューズ及び第３プルダウントランジスタと、
前記第１、第２、及び第３ノードのそれぞれの信号を反転してラッチする第１、第２、及び第３ラッチと、
前記第１、第２、及び第３ラッチのそれぞれから出力される信号を反転して前記第１、第２、及び第３モード信号をそれぞれ発生する第１、第２、及び第３インバータと、
を備えたことを特徴とする請求項９記載の半導体メモリ装置。
【請求項１１】
前記モードごとの入力選択回路は、
前記複数のバンク選択信号のそれぞれに応答して前記複数のメモリセルアレイバンクそれぞれの複数のブロック選択信号をそれぞれ出力する複数の第１選択手段と、
前記第１、第２、及び第３モード選択信号のそれぞれに応答して前記複数のバンク選択信号、前記複数の第１選択手段それぞれの出力信号、及び前記複数のコラムアドレスグループごとの選択信号をそれぞれ発生する複数の第２選択手段と、
を備えたことを特徴とする請求項９記載の半導体メモリ装置。
【請求項１２】
前記不良アドレス設定回路は、
リダンダント制御信号を設定するリダンダント動作制御信号設定回路と、
前記複数ビットの不良アドレスを発生する複数のアドレス設定回路と、
をそれぞれ備えたことを特徴とする請求項１０記載の半導体メモリ装置。
【請求項１３】
前記リダンダント動作制御信号設定回路は、
クロック信号に応答して第４ノードをプルアップする第４プルアップトランジスタと、
前記第４ノードに接続されたドレインと前記モードごとの入力選択回路から出力する複数の選択信号がそれぞれ印加されるゲートを有した並列接続された複数の第４プルダウントランジスタと、
前記複数の第４プルダウントランジスタのソースと第５ノード間に共通で接続された複数の第１ヒューズと、
前記クロック信号の反対位相の信号に応答して前記第５ノードをプルダウンする第５プルダウントランジスタと、
前記クロック信号の反対位相の信号に応答して前記第４ノードから出力する信号を転送する第１転送ゲートと、
前記第１転送ゲートからの信号を反転してラッチする第４ラッチと、
前記第４ラッチの出力信号をバッファして前記リダンダント制御信号を発生する第４インバータと、
を備えたことを特徴とする請求項１２記載の半導体メモリ装置。
【請求項１４】
前記複数の設定回路のそれぞれは、
クロック信号に応答して第６ノードをプルアップする第５プルアップトランジスタと、
前記第６ノードに接続されたドレインと前記モードごとの入力選択回路から出力する複数の選択信号がそれぞれ印加されるゲートを有した並列接続された複数の第６プルダウントランジスタと、
前記複数の第６プルダウントランジスタのソースと第７ノード間に共通で接続された複数の第２ヒューズと、
前記クロック信号の反対位相の信号に応答して前記第７ノードをプルダウンする第７プルダウントランジスタと、
前記クロック信号の反対位相の信号に応答して前記第７ノードから出力される信号を転送する第２転送ゲートと、
前記第２転送ゲートからの信号を反転してラッチする第５ラッチと、
前記第５ラッチの出力信号をバッファして前記１ビットのアドレスを発生する第５インバータと、
を備えたことを特徴とする請求項１２記載の半導体メモリ装置。
【請求項１５】
複数のメモリセルアレイバンクと、
前記複数のメモリセルアレイバンクごとの複数のメモリセルアレイブロックと、
複数のデータ入出力ライン対のそれぞれに接続される前記複数のメモリセルアレイブロックそれぞれの複数の部分ブロックと所定数のリダンダントデータ入出力ライン対のそれぞれに接続される前記複数のメモリセルアレイブロックそれぞれの所定数のリダンダント部分ブロックと、
前記複数の部分ブロックそれぞれのコラムアドレスグループによる複数の部分ブロックと前記所定数のリダンダント部分ブロックそれぞれのコラムアドレスグループによる所定数のリダンダント部分ブロックを備えた半導体メモリ装置において、
前記半導体メモリ装置に対するテストを実行する段階と、
前記テスト結果によってバンク、ブロック、及びコラムアドレスグループごとにリダンダンシモードのうち、２種以上のリダンダンシモードを設定するモード設定段階と、
前記モード設定信号によって該当の選択信号を発生するモード選択信号発生段階と、
前記選択信号それぞれに対する不良アドレスを設定し、前記不良アドレスをデコーディングして前記複数のデータ入出力ライン対と前記所定数のリダンダントデータ入出力ライン対間の連結を制御するための複数のデコーディング出力信号を発生する段階と、
を備えたことを特徴とする半導体メモリ装置のリダンダンシー方法。
【請求項１６】
複数のメモリセルアレイバンクと、
前記複数のメモリセルアレイバンクごとの複数のメモリセルアレイブロックと、
複数のデータ入出力ライン対ごとに接続される前記複数のメモリセルアレイブロックごとの複数の部分ブロックと所定数のリダンダントデータ入出力ライン対ごとに接続される前記複数のメモリセルアレイブロックごとの所定数のリダンダント部分ブロックと、
前記複数の部分ブロックごとのコラムアドレスグループによる複数の部分ブロックと前記所定数のリダンダント部分ブロックごとのコラムアドレスグループによる所定数のリダンダント部分ブロックを具備した半導体メモリ装置において、
バンク、ブロック、及びコラムアドレスグループによるリダンダンシモードを設定するための第１、第２、及び第３モード信号を発生するモード設定回路と、
前記第１モード信号に応答して複数のバンク選択信号を発生し、前記第２モード信号に応答して複数のブロック選択信号を発生し、前記第３モード信号に応答して複数のコラムアドレスグループごとの選択信号を発生するモード入力選択回路と、
前記モード入力選択回路から出力される複数の選択信号を入力して前記複数のデータ入出力ライン対と前記所定数のリダンダントデータ入出力ライン対間の連結を制御するために複数のデコーディング出力信号を発生する複数のデコーダと、
前記複数のデコーダのそれぞれから出力される複数のデコーディング出力信号にそれぞれ応答して該当のデータ入出力ライン対から出力されるデータの代わりに該当のデータ入出力ライン対に隣接しているデータ入出力ライン対から出力されるデータを出力し、前記入力データを該当のデータ入出力ライン対に入力する代りに前記該当のデータ入出力ライン対に隣接しているデータ入出力ライン対に出力するための複数の選択手段と、
を備えたことを特徴とする半導体メモリ装置。
【請求項１７】
前記モード設定回路は、
プリセット信号に応答して第１、第２、及び第３ノードをそれぞれプルアップするための第１、第２、及び第３プルアップトランジスタと、
前記第１、第２、及び第３ノードそれぞれと接地電圧間にそれぞれ直列接続されて前記第１、第２、及び第３ノードそれぞれをプルダウンする第１ヒューズと第１プルダウントランジスタ、第２ヒューズと第２プルダウントランジスタ、及び第３ヒューズと第３プルダウントランジスタと、
前記第１、第２、及び第３ノードそれぞれの信号を反転してラッチする第１、第２、及び第３ラッチと
前記第１、第２、及び第３ラッチのそれぞれから出力される信号を反転して前記第１、第２、及び第３モード信号をそれぞれ発生する第１、第２、及び第３インバータを備えたことを特徴とする請求項１６記載の半導体メモリ装置。
【請求項１８】
前記モードごとの入力選択回路は、
前記複数のバンク選択信号それぞれに応答して前記複数のメモリセルアレイバンクごとの複数のブロック選択信号をそれぞれ出力する複数の第１選択手段と、
前記第１、第２、及び第３モード選択信号それぞれに応答して前記複数のバンク選択信号、前記複数の第１選択手段それぞれの出力信号、及び前記複数のコラムアドレスグループごとの選択信号をそれぞれ発生する複数の第２選択手段と、
を備えたことを特徴とする請求項１６記載の半導体メモリ装置。
【請求項１９】
前記複数のデコーダのそれぞれは、
クロック信号に応答して第４ノードをプルアップする第４プルアップトランジスタと、
前記第４ノードに接続されたドレインと前記モードごとの入力選択回路から出力される複数の選択信号がそれぞれ印加されるゲートを有した並列接続された複数の第４プルダウントランジスタと、
前記複数の第４プルダウントランジスタのソースと第５ノードとの間に共通で接続された複数の第１ヒューズと、
前記クロック信号の反対位相の信号に応答して前記第５ノードをプルダウンする第５プルダウントランジスタと、
前記クロック信号の反対位相の信号に応答して前記第４ノードから出力される信号を転送する第１転送ゲートと、
前記第１転送ゲートからの信号を反転してラッチする第４ラッチと、
前記第４ラッチの出力信号をバッファして前記デコーディング出力信号を発生する第４インバータと、
を備えたことを特徴とする請求項１６記載の半導体メモリ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体メモリ装置に関するものであり、特に半導体メモリ装置及びこの装置のリダンダンシー方法に関するものである。
【０００２】
【従来の技術】
グラフィックシステムは、高解像度及び３次元機能を遂行するために大容量の半導体メモリ装置を要求している。これを満足させるための半導体メモリ装置としてはＲＡＭバス動的（Ｄｙｎａｍｉｃ）半導体メモリ装置とＭＭＬ(Ｍｅｒｇｅｄ  Ｍｅｍｏｒｙ  Ｌｏｇｉｃ)とがある。
このような半導体メモリ装置は、入出力データのビット数を増やすためにコラム選択ラインの数に比べて多くのデータ入出力ラインを持っている。すなわち、このような半導体メモリ装置はワードラインとコラム選択ラインとが同一な方向に配置されて、データ入出力ラインとビットラインとがワードラインと直交する方向に配置されている。
【０００３】
上述したような構造を有する半導体メモリ装置のリダンダンシー方法は欠陥があるメモリセルと結合されたデータ入出力ラインをリダンダンシーメモリセルに連結されたリダンダントデータ入出力ラインに代えるようになる。
このリダンダンシー回路を利用して、リダンダンシー方法は欠陥が生じたバンク、ブロック、またはコラムアドレスグループをリダンダントバンク、ブロック、またはコラムアドレスグループで代える。
図１は、従来のバンクリダンダンシー方法を利用した半導体メモリ装置のブロック図であり、この装置は正常なブロックＮＢとリダンダントブロックＲＢとで構成された４個のメモリセルアレーブロックＢＬＡ、ＢＬＢ、ＢＬＣ、ＢＬＤで各々構成された２個のメモリセルアレーバンクＢＡＮＫ０、ＢＡＮＫ１で構成されている。
【０００４】
バンクリダンダンシー方法では、メモリセルアレーバンクＢＡＮＫ０のメモリセルアレーブロックＢＬＡの部分ブロック▲１▼とメモリセルアレーバンクＢＡＮＫ１のメモリセルアレーブロックＢＬＡの部分ブロック▲２▼とに不良があれば、メモリセルアレーブロックＢＬＡの部分ブロック▲１▼、▲２▼と同一な位置に位置した部分ブロックとをメモリセルアレーブロックＢＬＡ、ＢＬＢ、ＢＬＣ、ＢＬＤのリダンダントブロックＲＢに代える。したがって、リダンダントブロックＲＢはメモリセルアレーブロックＢＬＡ、ＢＬＢ、ＢＬＣ、ＢＬＤの左側部分に斜線影付けた部分のブロックを代用する。したがって、代えられたブロックと結合されたデータ入出力ラインＩＯ１とがリダンダントデータ入出力ラインＲＩＯで代えられる。
【０００５】
もしも、メモリセルアレーバンクＢＡＮＫ１のメモリセルアレーブロックＢＬＡの部分ブロック▲２▼とメモリセルアレーバンクＢＡＮＫ１のメモリセルアレーブロックＢＬＢの部分ブロック▲３▼とに不良があれば、メモリセルアレーバンクＢＡＮＫ１のメモリセルアレーブロックＢＬＡ、ＢＬＢの部分ブロック▲２▼、▲３▼中の一つの部分ブロックはリダンダントメモリセルアレーブロックＲＢで代えることができるが、他の一つの部分ブロックはリダンダントメモリセルアレーブロックＲＢで代えられない。したがって、このような形態の不良が生じた半導体メモリ装置はリペアできなくなる。
すなわち、バンクリダンダンシー方法は、二つ以上のデータ入出力ラインが不良があるメモリセルと結合された時はその不良をリペアできない。しかし、ブロックリダンダンシー方法によっては部分ブロック▲２▼、▲３▼のリペアが可能である。
【０００６】
図２は、従来のブロックリダンダンシー方法を利用した半導体メモリ装置のブロック図であり、図１に示したブロック構成と同一である。
図２を見れば、バンクＢＡＮＫ０のメモリセルアレーブロックＢＬＡの部分ブロック▲１▼'とメモリセルアレーブロックＢＬＢの部分ブロック▲２▼'とに不良があれば、ブロックリダンダンシー方法は不良部分ブロック▲１▼'、▲２▼'はバンクＢＡＮＫ０のメモリセルアレーブロックＢＬＡとメモリセルアレーブロックＢＬＢとのリダンダント部分ブロックＲＢに代えられる。この方法はバンクＢＡＮＫ０の部分ブロック▲１▼'、▲２▼'に対応するように位置したバンクＢＡＮＫ１のメモリセルアレーブロックの部分ブロック(部分ブロック▲１▼'、▲２▼'と同じ方法で斜線影付けた)がメモリセルアレーブロックＢＬＡ、ＢＬＢのリダンダントブロックＲＢに代えられる。すなわち、この方法ではデータ入出力ラインＩＯ１、ＩＯ４がアクセシング(ａｃｃｅｓｓｉｎｇ)されたアレーに依存してリダンダントデータ入出力ラインＲＩＯで代えられる。
【０００７】
ところで、もしもバンクＢＡＮＫ０のメモリセルアレーブロックＢＬＡの部分ブロック▲１▼'、▲３▼'に不良があれば、メモリセルアレーブロックＢＬＡの部分ブロック▲１▼'、▲３▼'中の一つの部分ブロックのみアレーブロックＢＬＡのリダンダント部分ブロックＲＢで代えることができる。
すなわち、ブロックリダンダンシー方法は、同一なメモリセルアレー内でいくつかの不良部分ブロックをリペアできない。
図３は、従来のコラムアドレスグループ別リダンダンシー方法を利用した半導体メモリ装置のブロック図であり、コラムアドレスグループにより区別される４部分を含む各部分ブロックを除いては図１に示したブロック構成と同一である。
【０００８】
もしも、バンクＢＡＮＫ０のメモリセルアレーブロックＢＬＡの不良部分▲１▼"、▲２▼"が他のコラムアドレスグループにあれば、コラムアドレスグループリダンダンシー方法はバンクＢＡＮＫ０の不良部分▲１▼"、▲２▼"と同一なコラム内の部分▲１▼"、▲２▼"のようなバンクＢＡＮＫ０、ＢＡＮＫ１のあらゆる部分を不良部分▲１▼"、▲２▼"のように同一なコラムアドレスグループと各々連合したリダンダント部分ブロックＲＢの部分と代える。図３の各メモリセルアレーブロックＢＬＡ、ＢＬＢ、ＢＬＣ、ＢＬＤで斜線影付けた部分ブロック各々が両側に斜線影付けた部分ブロックに代えられる。すなわち、該当不良部分▲１▼"、▲２▼"のコラムをアクセシングする時データ入出力ラインＩＯ１及びデータ入出力ラインＩＯ４がリダンダントデータ入出力ラインＲＩＯで代えられる。
【０００９】
しかし、もしも同一なコラムアドレスグループに結合された部分▲１▼"、▲３▼"に不良があれば、コラムアドレスグループリダンダンシー方法は不良部分▲１▼"、▲３▼"中一つのみをリダンダント部分ブロックＲＢの該当部分に代えることができる。
すなわち、コラムアドレス別グループリダンダンシー方法はこういう種の不良パターンをリペアできない。
従来の半導体メモリ装置は、上述した３種のリダンダンシー方法中の一種のリダンダンシー方法のみを選択して適用するのであらゆる種の不良メモリセルパターンをリペアできない。
【００１０】
【発明が解決しようとする課題】
本発明の目的は、不良の形態によってバンク、ブロック、及びコラムアドレスグループ別にリペアできるようにすることによってリペア効率を増加できる半導体メモリ装置を提供する。
本発明の他の目的は、前記目的を達成するための装置のリダンダンシー方法を提供する。
【００１１】
【課題を解決するための手段】
前記のような目的を達成するための本発明による半導体メモリ装置は、半導体メモリ装置のリダンダンシー回路である。そのリダンダンシー回路はリダンダンシーモードに各々該当するモード信号を生じるためのモード設定回路、モード信号に応答してモード選択信号を生じるための入力選択回路、及び半導体メモリ装置で不良メモリセルと結合されたデータ入出力ラインと代わりを始めるためにモード選択信号に応答してデコーディング信号を生じるためのデコーディング回路を含む。
【００１２】
デコーディング回路はモード選択信号を受けてリダンダンシー作動制御信号及びデータ入出力ライン対アドレス信号を生じるための不良アドレス設定回路、リダンダンシー各種制御信号及びアドレス信号を受けてプリデコーディング信号を生じるためのプリデコーダ、及びプリデコーディング信号をデコードしてデコーディング信号を生じるためのデコーダを含む。
モード信号は、バンクリダンダンシーモード信号、ブロックリダンダンシーモード信号及びコラムアドレスグループリダンダンシーモード信号を含み、またモード選択信号はバンク選択信号、ブロック選択信号及びコラムアドレスグループ選択信号を含む。
【００１３】
本発明の他の例はモード設定回路、入力選択回路及びデコーディング回路を含む半導体メモリ装置のためのリダンダンシー方法である。このリダンダンシー方法はモード設定回路でリダンダンシーモードに各々該当するリダンダンシーモード信号を生じて、入力選択回路ではリダンダンシーモード信号に応答してモード選択信号を生じ、デコーディング回路ではモード選択信号に応答して不良メモリセルと結合したデータ入出力ライン対の代わりを始めるためのデコーディング信号を生じる。
このリダンダンシー方法の一例では、デコーディング信号は不良データ入出力ライン対の位置を指すので不良データ入出力ライン対はリダンダントデータ入出力ライン対により代えられる。他の実施例ではデコーディング信号が不良データ入出力ライン対の位置を指すので不良データ入出力ライン対の一方にあるデータ入出力ライン対はリダンダントデータ入出力ライン対が移動する時まで一つずつ移動することにより不良データ入出力ラインを代える。
【００１４】
【発明の実施の形態】
以下、添付した図面を参照しながら本発明をより詳細に説明する。
図４は、本発明の実施形態による半導体メモリ装置１００のブロック図であり、半導体メモリ装置１００は４個のメモリセルアレーブロックＢＬＡＡ、ＢＬＢＡ、ＢＡＣＡ、ＢＬＤＡとＢＬＡＢ、ＢＬＢＢ、ＢＬＣＢ、ＢＬＤＢとＢＬＡＣ、ＢＬＢＣ、ＢＬＣＣ、ＢＬＤＣとＢＬＡＤ、ＢＬＢＤ、ＢＬＣＤ、ＢＬＤＤとを各々備えたメモリセルアレーバンクＢＡ、ＢＢ、ＢＣ、ＢＤを含む。メモリ装置１００の周辺回路はセンス増幅器１０−１、１０−２、．．．、１０−３３、データ入力ドライバ１２−１、１２−２、．．．、１２−３３、マルチプレクサ１４−１、１４−２、．．．、１４−３２、デマルチプレクサ１６−１、１６−２、．．．、１６−３２、データ出力バッファ１８−１、１８−２、．．．、１８−３２、データ入力バッファ２０−１、２０−２、．．．、２０−３２、デコーダ２２−１、２２−２、．．．、２２−３２、不良アドレス設定回路２６、入力選択回路２８、及びモード設定回路３０で構成されている。
【００１５】
半導体メモリ装置１００は、メモリセルアレーバンクＢＡ、ＢＢ、ＢＣ、ＢＤに連設されたデータ入出力ライン対ＩＯ１、ＩＯ１ＢとＩＯ２、ＩＯ２Ｂと．．．とＩＯ３２、ＩＯ３２Ｂと一つのリダンダントデータ入出力ライン対ＲＩＯ、ＲＩＯＢとを含む。
図４では、センス増幅器はＳＡで、データ入力ドライバはＤＩＤで、マルチプレクサはＭＵＸで、デマルチプレクサはＤＥＭＵＸで、データ出力バッファはＤＯＢで、データ入力バッファはＤＩＢで各々示して、メモリセルアレーバンクＢＡ、ＢＢ、ＢＣ、ＢＤ各々を選択するためのバンク選択信号を各々ＳＢＡ、ＳＢＢ、ＳＢＣ、ＳＢＤで、選択されたバンクでメモリセルアレーバンク各々の同一メモリセルアレーブロックＢＬＡＡ、ＢＬＡＢ、ＢＬＡＣ、ＢＬＡＤと、ＢＬＢＡ、ＢＬＢＢ、ＢＬＢＣ、ＢＬＢＤと、ＢＬＣＡ、ＢＬＣＢ、ＢＬＣＣ、ＢＬＣＤと、ＢＬＤＡ、ＢＬＤＢ、ＢＬＤＣ、ＢＬＤＤと各々を選択するためのブロック選択信号をＳＢＬＡ、ＳＢＬＢ、ＳＢＬＣ、ＳＢＬＤで、アクセシングのためのコラムアドレスグループ各々を選択するためのコラム選択信号を各々ＣＡＧ０、ＣＡＧ１、ＣＡＧ２、ＣＡＧ３で示した。
【００１６】
図４を見れば、センス増幅器１０−１、１０−２、．．．、１０−３２各々は、リード動作遂行時にデータ入出力ライン対ＩＯ１、ＩＯ１ＢとＩＯ２、ＩＯ２Ｂと．．．とＩＯ３２、ＩＯ３２Ｂと或いはデータを増幅する。そして、センス増幅器１０−３３はリード動作遂行時にリダンダントデータ入出力ライン対ＲＩＯ、ＲＩＯＢを通してデータを増幅する。マルチプレクサ１４−１、１４−２、．．．、１４−３２はセンス増幅器１０−１、１０−２、．．．、１０−３２の出力信号またはセンス増幅器１０−３３の出力信号を各々選択して出力する。データ入力ドライバ１２−１、１２−２、．．．、１２−３２はライト動作遂行時にライトデータをデータ入出力ライン対ＩＯ１、ＩＯ１ＢとＩＯ２、ＩＯ２Ｂと．．．とＩＯ３２、ＩＯ３２Ｂと各々に伝送する。そして、データ入力ドライバ１２−３３はライト動作遂行時にリダンダントデータ入出力ライン対ＲＩＯ、ＲＩＯＢでライトデータを伝送する。特に、デマルチプレクサ１６−１、１６−２、．．．、１６−３２各々は入力データビットをデータ入力バッファ２０−１、２０−２、．．．、２０−３２から各データ入力ドライバ１２−１、１２−２、．．．、１２−３２に提供する。
【００１７】
センス増幅器１０−３３とデータ入力ドライバ１２−３３とはリダンダンシー動作遂行時にのみ用いられ、したがってメモリセルに不良がない時には用いられない。マルチプレクサ１４−１、１４−２、．．．、１４−３２はセンス増幅器１０−１、１０−２、．．．、１０−３２の出力信号とまたはセンス増幅器１０−３３の出力信号間でデコーダ２２−１、２２−２、．．．、２２−３２の出力信号に各々応答して選択する。デマルチプレクサ１６−１、１６−２、．．．、１６−３２はデコーダ２２−１、２２−２、．．．、２２−３２の出力信号各々にしたがってデータ入力バッファ２０−１、２０−２、．．．、２０−３２から信号を受けて各データ入力ドライバ１２−１、１２−２、．．．、１２−３２及びデータ入力ドライバ１２−３３に再び信号を伝送する。データ出力バッファ１８−１、１８−２、．．．、１８−３２各々はマルチプレクサ１４−１、１４−２、．．．、１４−３２から出力される信号をバッファしてメモリ装置１００のデータ入出力端子ＤＱ１、ＤＱ２、．．．、ＤＱ３２でバッファされたデータ信号を出力する。データ入力バッファ２０−１、２０−２、．．．、２０−３２はデータ入出力端子ＤＱ１、ＤＱ２、．．．、ＤＱ３２から入力されるデータ信号をバッファしてデマルチプレクサ１６−１、１６−２、．．．、１６−３２各々でバッファされたデータ信号を出力する。
【００１８】
モード設定回路３０は、バンクリダンダンシーを遂行するためのモード信号Ｍ１、ブロックリダンダンシーを遂行するためのモード信号Ｍ２、またはコラムアドレスグループ別リダンダンシーを遂行するためのモード信号Ｍ３を選択的に生じて生じたモード信号を入力選択回路２８に送る。信号ＳＢＡ、ＳＢＢ、ＳＢＣ、ＳＢＤ、ＳＢＬＡ、ＳＢＬＢ、ＳＢＬＣ、ＳＢＬＤ、ＣＡＧ０、ＣＡＧ１、ＣＡＧ２、ＣＡＧ３はリード及びライト作動遂行時メモリ装置１００に入力されたアドレス信号から生じる。モード別入力選択回路２８はモード選択回路３０から生じたモード信号によって、バンク信号ＳＢＡ、ＳＢＢ、ＳＢＣ、ＳＢＤ、ブロック信号ＳＢＬＡ、ＳＢＬＢ、ＳＢＬＣ、ＳＢＬＤ、またはコラムアドレスグループ信号ＣＡＧ０、ＣＡＧ１、ＣＡＧ２、ＣＡＧ３を用いて信号Ｄ０、Ｄ１、Ｄ２、Ｄ３を不良アドレス設定回路２６で生じる。不良アドレス設定回路２６は、信号Ｄ０、Ｄ１、Ｄ２、Ｄ３を受けて信号Ａ０、Ａ１、Ａ２、Ａ３、Ａ４及び制御信号ＥＱをプリデコーダ２４に出力する。信号Ａ０、Ａ１、Ａ２、Ａ３、Ａ４はリダンダント入出力ラインＲＩＯ、ＲＩＯＢによる代わりのために入出力ライン対ＩＯ１、ＩＯ１Ｂと．．．とＩＯ３２、ＩＯ３２Ｂと中一対を定める。プリデコーダ２４は制御信号ＥＱに応答して信号Ａ０、Ａ１、Ａ２、Ａ３、Ａ４をプリデコーディングしてデコーディング出力信号ＰＡ０１、ＰＡ２３、ＰＡ４をデコーダ２２−１、２２−２、．．．、２２−３２に出力する。デコーディング信号ＰＡ０１、ＰＡ２３、ＰＡ４はアドレスデコーディングを促進してアドレス信号Ａ０、Ａ１、Ａ２、Ａ３、Ａ４とその補助物の論理的組合せを示すマルチビット信号である。デコーダ２２−１、２２−２、．．．、２２−３２は信号ＰＡ０１、ＰＡ２３、ＰＡ４をデコーディングしてマルチプレクサ１４−１、１４−２、．．．、１４−３２とデマルチプレクサ１６−１、１６−２、．．．、１６−３２各々のための制御信号を出力する。
【００１９】
図５は、図４に示したメモリセルアレーバンクＢＡの部分ブロック図であり、メモリセルアレーバンクＢＡは４個の各メモリセルアレーブロックＢＬＡＡ、ＢＬＢＡ、ＢＬＣＡ、ＢＬＤＡで各々構成されて、各データ入出力ライン対ＩＯ１、ＩＯ１Ｂと．．．とＩＯ３２、ＩＯ３２Ｂとは各メモリセルアレーブロックＢＬＡＡ、ＢＬＢＡ、ＢＬＣＡ、ＢＬＤＡに４対のビットラインに対応する。例えば、入出力ラインＩＯ１、ＩＯ１ＢはメモリセルアレーＢＬＡＡのビットラインＢＬ１、ＢＬ１Ｂ、ＢＬ２、ＢＬ２Ｂ、ＢＬ３、ＢＬ３Ｂ、ＢＬ４、ＢＬ４Ｂに対応する。コラム選択ライン対ＣＳＬ２、ＣＳＬ０とＣＳＬ１、ＣＳＬ３とはメモリセルアレーブロックＢＬＡＡ、ＢＬＢＡ、ＢＬＣＡ、ＢＬＤＡに隣接して、入出力ライン対ＩＯ１、ＩＯ１Ｂと．．．とＩＯ３２、ＩＯ３２Ｂとを各アレーＢＬＡＡ、ＢＬＢＡ、ＢＬＣＡ、ＢＬＤＡに対応するビットライン対に連結して動作する。
【００２０】
また、メモリセルアレーブロックＢＬＡＡはデータ入出力ライン対ＩＯ１、ＩＯ１Ｂと．．．とＩＯ３２、ＩＯ３２Ｂと各々に連結される３２個の部分ブロックＢＬＡＡ１、．．．、ＢＬＡＡ３２とリダンダントデータ入出力ライン対ＲＩＯ、ＲＩＯＢに連結されるリダンダントブロックＲＢＬＡＡで構成されている。他のメモリセルアレーブロックＢＬＢＡ、ＢＬＣＡ、ＢＬＤＡ各々も３２個の部分ブロックＢＬＢＡ１、．．．、ＢＬＢＡ３２とＢＬＣＡ１、．．．、ＢＬＣＡ３２とＢＬＤＡ１、．．．、ＢＬＤＡ３２とリダンダントブロックＲＢＬＢＡ、ＲＢＬＣＡ、ＲＢＬＤＡとで構成されている。
【００２１】
そして、部分ブロックＢＬＡＡ１は、コラム選択ラインＣＳＬ０、ＣＳＬ１、ＣＳＬ２、ＣＳＬ３に各々連結されたデータ入出力ゲートＩＯＧ１、ＩＯＧ２、ＩＯＧ３、ＩＯＧ４とデータ入出力ゲートＩＯＧ１、ＩＯＧ２、ＩＯＧ３、ＩＯＧ４とビットライン対ＢＬ１、ＢＬ１ＢとＢＬ２、ＢＬ２ＢとＢＬ３、ＢＬ３ＢとＢＬ４、ＢＬ４Ｂと各々に連結されたセンス増幅器４０−１、４０−２、４０−３、４０−４で構成されている。残りあらゆる部分ブロック及びリダンダントブロックＲＢＬＡＡ、ＲＢＬＢＡ、ＲＢＬＣＡ、ＲＢＬＤＡの構成は部分ブロックＢＬＡＡ１と同一に構成されている。
【００２２】
そして、各部分ブロックＢＬＢＡ１、．．．、ＢＬＢＡ３２とＢＬＣＡ１、．．．、ＢＬＣＡ３２とＢＬＤＡ１、．．．、ＢＬＤＡ３２及びリダンダントブロックＲＢＬＢＡ、ＲＢＬＣＡ、ＲＢＬＤＡはコラム選択ラインＣＳＬ０、ＣＳＬ１、ＣＳＬ２、ＣＳＬ３中一つに連結された４個の部分ブロック(図示せず)各々を含む。すなわち、４個の部分ブロックはデータ入出力ゲートＩＯＧ１、ＩＯＧ２、ＩＯＧ３、ＩＯＧ４及びビットライン対ＢＬ１、ＢＬ１ＢとＢＬ２、ＢＬ２ＢとＢＬ３、ＢＬ３ＢとＢＬ４、ＢＬ４Ｂと各々に連結されるメモリセル(図示せず)である。
【００２３】
図６は、図４に示したモード設定回路３０の実施形態の回路図であり、モード設定回路３０はモード選択信号Ｍ１、Ｍ２、Ｍ３を各々生じるためのモード選択信号発生回路５０、５２、５４で構成されている。
モード選択信号発生回路５０は、ＰＭＯＳトランジスタＰ１、ＮＭＯＳトランジスタＮ１、ヒューズＦ１、インバータＩ１、Ｉ２で構成されたラッチＬ１、及びインバータＩ３で構成されている。そして、モード選択信号を生じるための回路５２はＰＭＯＳトランジスタＰ２、ＮＭＯＳトランジスタＮ１、ヒューズＦ２、インバータＩ４、Ｉ５で構成されたラッチＬ２、及びインバータＩ６で構成されており、モード選択信号を生じるための回路５４はＰＭＯＳトランジスタＰ３、ＮＭＯＳトランジスタＮ３、ヒューズＦ３、インバータＩ７、Ｉ８で構成されたラッチＬ３、及びインバータＩ９で構成されている。
【００２４】
図６で、モード選択発生回路５０、５２、５４は、リダンダンシーモードを選択するためにカッティングされるヒューズＦ１、Ｆ２、Ｆ３を除いては同一に構成される。
モード選択信号発生回路５０の動作では、パワーオン時には"ロー"レベルのプリセット信号(ＰＲＥＳＥＴ)に応答してＰＭＯＳトランジスタＰ１がオンされて、ヒューズＦ１がカッティングされるとＰＭＯＳトランジスタＰ１がラッチＬ１に"ハイ"レベルの信号を出力する。ラッチＬ１は"ハイ"レベルの信号を反転してラッチして"ロー"レベルの信号を出力する。インバータＩ３は"ロー"レベルの信号を反転して"ハイ"レベルの信号を出力する。
そして、ヒューズＦ１がカッティングされなければＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ２とがラッチＬ１に"ロー"レベルの信号を生じて、ラッチＬ１は"ロー"レベルの信号を反転してラッチして"ハイ"レベルの信号を出力する。インバータＩ３は"ハイ"レベルの信号を反転して"ロー"レベルの信号を出力する。
【００２５】
すなわち、モード選択信号発生回路５０は、ヒューズＦ１をカッティングすることにより"ハイ"レベルのモード選択信号Ｍ１を生じる。
モード選択信号発生回路５２、５４の動作はモード選択信号発生回路５０の動作と同一である。
メモリ装置１００がヒューズＦ１をカッティングして、ヒューズＦ２、Ｆ３をカッティングしないことによりバンクリダンダンシーモードに設定すれば、モード選択信号Ｍ１は"ハイ"レベルにして、モード選択信号Ｍ２、Ｍ３は"ロー"レベルとする。
【００２６】
メモリ装置１００がヒューズＦ２をカッティングして、ヒューズＦ１、Ｆ３をカッティングしないことによりブロックリダンダンシーモードに設定すれば、モード選択信号Ｍ２は"ハイ"レベルにして、モード選択信号Ｍ１、Ｍ３は"ロー"レベルとする。
メモリ装置１００がヒューズＦ３をカッティングして、ヒューズＦ１、Ｆ２をカッティングしないことによりコラムアドレスグループ別リダンダンシーモードに設定すれば、モード選択信号Ｍ３は"ハイ"レベルにして、モード選択信号Ｍ１、Ｍ２は"ロー"レベルとする。
【００２７】
図７は、図４に示した入力選択回路２８のブロック図であり、入力選択回路２８は４の４−１マルチプレクサ６０、６２、６４、６６、及び４個の３−１マルチプレクサ６８、７０、７２、７４で構成されている。
バンク選択信号ＳＢＡ、ＳＢＢ、ＳＢＣ、ＳＢＤ各々は、メモリセルアレーバンクＢＡ、ＢＢ、ＢＣ、ＢＤを選択するために作動して、図４のアレー選択信号ＳＢＬＡ、ＳＢＬＢ、ＳＢＬＣ、ＳＢＬＤは４ビットの信号で信号ＳＢＬＡＡ、ＳＢＬＡＢ、ＳＢＬＡＣ、ＳＢＬＡＤとＳＢＬＢＡ、ＳＢＬＢＢ、ＳＢＬＢＣ、ＳＢＬＢＤとＳＢＬＣＡ、ＳＢＬＣＢ、ＳＢＬＣＣ、ＳＢＬＣＤとＳＢＬＤＡ、ＳＢＬＤＢ、ＳＢＬＤＣ、ＢＬＤＤとで各々構成される。信号ＳＢＬＡＡ、ＳＢＬＡＢ、ＳＢＬＡＣ、ＳＢＬＡＤとＳＢＬＢＡ、ＳＢＬＢＢ、ＳＢＬＢＣ、ＳＢＬＢＤとＳＢＬＣＡ、ＳＢＬＣＢ、ＳＢＬＣＣ、ＳＢＬＣＤとＳＢＬＤＡ、ＳＢＬＤＢ、ＳＢＬＤＣ、ＢＬＤＤとはメモリセルアレーＢＬＡＡ、ＢＬＡＢ、ＢＬＡＣ、ＢＬＡＤとＢＬＢＡ、ＢＬＢＢ、ＢＬＢＣ、ＢＬＢＤとＢＬＣＡ、ＢＬＣＢ、ＢＬＣＣ、ＢＬＣＤとＢＬＤＡ、ＢＬＤＢ、ＢＬＤＣ、ＢＬＤＤとを選択する。コラムアドレスグループ選択信号ＣＡＧ０、ＣＡＧ１、ＣＡＧ２、ＣＡＧ３各々はコラム選択信号ラインＣＳＬ０、ＣＳＬ１、ＣＳＬ２、ＣＳＬ３各々対応のための信号を各々示す。
【００２８】
図７を見れば、マルチプレクサ６０は、バンク選択信号ＳＢＡ、ＳＢＢ、ＳＢＣ、ＳＢＤ各々に応答してメモリセルアレーバンクＢＡ、ＢＢ、ＢＣ、ＢＤ各々のブロック選択信号ＳＢＬＡＡ、ＳＢＬＡＢ、ＳＢＬＡＣ、ＳＢＬＡＤ中一つを選択して、選択された一つをマルチプレクサ６８に出力する。マルチプレクサ６２はバンク選択信号ＳＢＡ、ＳＢＢ、ＳＢＣ、ＳＢＤ各々に応答して信号ＳＢＬＢＡ、ＳＢＬＢＢ、ＳＢＬＢＣ、ＳＢＬＢＤ中一つを選択して、選択された一つをマルチプレクサ７０に出力する。マルチプレクサ６４はバンク選択信号ＳＢＡ、ＳＢＢ、ＳＢＣ、ＳＢＤ各々に応答して信号ＳＢＬＣＡ、ＳＢＬＣＢ、ＳＢＬＣＣ、ＳＢＬＣＤ中一つを選択して、選択された一つをマルチプレクサ７２に出力する。マルチプレクサ６６はバンク選択信号ＳＢＡ、ＳＢＢ、ＳＢＣ、ＳＢＤ各々に応答して信号ＳＢＬＤＡ、ＳＢＬＤＢ、ＳＢＬＤＣ、ＳＢＬＤＤ中一つを選択して、選択された一つをマルチプレクサ７４に出力する。したがって、マルチプレクサ６０、６２、６４、６６はアクセシングされるメモリセルアレーバンクＢＡ、ＢＢ、ＢＣ、ＢＤによって、信号セットＳＢＬＡＡ、ＳＢＬＡＢ、ＳＢＬＡＣ、ＳＢＬＡＤとＳＢＬＢＡ、ＳＢＬＢＢ、ＳＢＬＢＣ、ＳＢＬＢＤとＳＢＬＣＡ、ＳＢＬＣＢ、ＳＢＬＣＣ、ＳＢＬＣＤとＳＢＬＤＡ、ＳＢＬＤＢ、ＳＢＬＤＣ、ＢＬＤＤと中一つを生じる。
【００２９】
マルチプレクサ６８は、バンク選択信号ＳＢＡ、マルチプレクサ６０から出力される信号及びコラムアドレスグループ選択信号ＣＡＧ０を受ける。モード選択信号Ｍ１、Ｍ２、Ｍ３に応答してマルチプレクサ６８はバンク選択信号ＳＢＡ、マルチプレクサ６０から出力される信号及びコラムアドレスグループ選択信号ＣＡＧ０各々を選択して選択された信号を信号Ｄ０として出力する。マルチプレクサ７０はバンク選択信号ＳＢＢ、マルチプレクサ６２から出力される信号及びコラムアドレスグループ選択信号ＣＡＧ１を受ける。モード選択信号Ｍ１、Ｍ２、Ｍ３に応答してマルチプレクサ７０はバンク選択信号ＳＢＢ、マルチプレクサ６２から出力される信号及びコラムアドレスグループ選択信号ＣＡＧ１各々を選択して選択された信号を信号Ｄ１として出力する。マルチプレクサ７２はバンク選択信号ＳＢＣ、マルチプレクサ６４から出力される信号及びコラムアドレスグループ選択信号ＣＡＧ２を受ける。モード選択信号Ｍ１、Ｍ２、Ｍ３に応答してマルチプレクサ７２はバンク選択信号ＳＢＣ、マルチプレクサ６４から出力される信号及びコラムアドレスグループ選択信号ＣＡＧ２各々を選択して選択された信号を信号Ｄ２として出力する。マルチプレクサ７４はバンク選択信号ＳＢＤ、マルチプレクサ６６から出力される信号及びコラムアドレスグループ選択信号ＣＡＧ３を受ける。モード選択信号Ｍ１、Ｍ２、Ｍ３に応答してマルチプレクサ７４はバンク選択信号ＳＢＤ、マルチプレクサ６６から出力される信号及びコラムアドレスグループ選択信号ＣＡＧ３各々を選択して選択された信号を信号Ｄ３として出力する。
【００３０】
図８（ａ）は、図４に示した不良アドレス設定回路の信号発生回路の実施形態であり、信号ＥＱの発生回路では、"ロー"レベルのクロック信号ＰＣＬＫに応答してＰＭＯＳトランジスタＰ４はオンされて、ＮＭＯＳトランジスタＮ４はオフされる。したがって、ＰＭＯＳトランジスタＰ４はノードＡに"ハイ"レベルの信号を伝送してノードＡがプリチャージされる。
リダンダンシー動作が必要でない場合にはヒューズＦ４、Ｆ５、Ｆ６、Ｆ７がカッティングされない。信号Ｄ０、Ｄ１、Ｄ２、Ｄ３中一つの信号が"ハイ"レベルになれば、ノードＡが"ロー"レベルになってクロック信号ＰＣＬＫが"ハイ"レベルになる。"ハイ"レベルのクロック信号ＰＣＬＫがＮＭＯＳトランジスタＮ９に印加されることに応答して"ロー"レベルのノードＡの信号がラッチＬ４に伝送される。ラッチＬ４は"ロー"レベルの信号を反転してラッチして"ハイ"レベルの信号を生じる。インバータＩ１２はラッチＬ４の"ハイ"レベルの信号を反転して"ロー"レベルの信号ＥＱを生じる。
【００３１】
リダンダンシー動作が必要な場合に"ハイ"レベルの信号を受けたＮＭＯＳトランジスタに連結されたヒューズがカッティングされる。例えば、もしもリダンダンシー動作時信号Ｄ０、Ｄ１、Ｄ２、Ｄ３中信号Ｄ１のみ"ハイ"になれば、ヒューズＦ５はカッティングされヒューズＦ４、Ｆ６、Ｆ７がカッティングされない。すなわち、リダンダンシー動作はノードＡに"ハイ"レベルの信号を維持する。"ハイ"レベルのクロック信号ＰＣＬＫがＮＭＯＳトランジスタＮ９に印加されることに応答して"ハイ"レベルのノードＡの信号をラッチＬ４に伝送する。ラッチＬ４はノードＡの"ハイ"レベルの信号を反転してラッチして"ロー"レベルの信号を生じる。インバータＩ１２は"ロー"レベルの信号を反転して"ハイ"レベルの信号ＥＱを生じる。
【００３２】
図４と図８（ａ）とのバンクリダンダンシー動作は次のようである。
もしも、メモリセルアレーバンクＢＡ、ＢＣに不良がある場合にバンクリダンダンシーモードでバンクＢＡ、ＢＣを各々アクセシングする時ＮＭＯＳトランジスタＮ４、Ｎ６に印加される信号Ｄ０、Ｄ２が"ハイ"レベルであるためにヒューズＦ４、Ｆ６はカッティングされ、バンクＢＡ、ＢＣを各々アクセシングする時ＮＭＯＳトランジスタＮ５、Ｎ７に印加される信号Ｄ１、Ｄ３が"ロー"レベルであるためにヒューズＦ５、Ｆ７はカッティングされない。リダンダンシー作動時には信号Ｄ０、Ｄ２中の一つは"ハイ"レベルになる。信号Ｄ０が"ハイ"レベルであれば、信号Ｄ１、Ｄ２、Ｄ３が"ロー"レベルになって、信号Ｄ２が"ハイ"レベルであれば、信号Ｄ０、Ｄ１、Ｄ３が"ロー"レベルになる。信号Ｄ０、Ｄ２中の一つが"ハイ"レベルであればノードＡの信号が"ハイ"レベルに維持されて、"ハイ"レベルの信号ＥＱが生じる。この信号ＥＱはリダンダンシー動作をイネーブルする。
【００３３】
図８（ｂ）は、図４に示した不良アドレス設定回路２６のアドレス発生回路の実施形態の回路図であり、アドレス発生回路はＮＭＯＳトランジスタＮ１０、Ｎ１１、Ｎ１２、Ｎ１３、Ｎ１４、Ｎ１５、ＰＭＯＳトランジスタＰ５、ヒューズＦ８、Ｆ９、Ｆ１０、Ｆ１１、インバータＩ１４、Ｉ１５で構成されたラッチＬ５、及びインバータＩ１６で構成されている。
アドレス発生回路は、ビットアドレスＡ０、Ａ１、Ａ２、Ａ３、Ａ４中１ビットを生じる。したがって、不良アドレス設定回路２６は５個のビットアドレスＡ０、Ａ１、Ａ２、Ａ３、Ａ４ビットを生じるための５個のアドレス発生回路で構成される。
【００３４】
図８（ｂ）を見れば、ＰＭＯＳトランジスタＰ５とＮＭＯＳトランジスタＮ１４"ロー"レベルのクロック信号ＰＣＬＫに応答して各々オンオフされ、これがノードＢを"ハイ"レベルにプリチャージする。"ハイ"レベルの信号Ｄ０、Ｄ１、Ｄ２、Ｄ３が印加されるＮＭＯＳトランジスタに連結されたヒューズがカッティングされると、ＮＭＯＳトランジスタＮ１５は"ハイ"レベルのクロック信号ＰＣＬＫに応答して"ハイ"レベルの信号をノードからラッチＬ５に伝送する。ラッチＬ５は伝送された"ハイ"レベルの信号を反転することによって"ロー"レベルの信号を生じて"ロー"レベルの信号をラッチする。インバータＩ１６は"ロー"レベルの信号を反転して"ハイ"レベルのアドレス信号Ａｉを生じる。反面、ヒューズＦ８、Ｆ９、Ｆ１０、Ｆ１１がカッティングされないと、クロック信号ＰＣＬＫと信号Ｄ０、Ｄ１、Ｄ２、Ｄ３と中一つだけでも"ハイ"レベルである時ノードＢ信号が"ロー"レベルで伝送される。したがって、ノードＢの"ロー"レベル信号がラッチＬ１５にＮＭＯＳトランジスタＮ１５の"ハイ"レベルのクロック信号ＰＣＬＫに応答して伝送される。ラッチＬ５は"ロー"レベルの信号を反転することによって"ハイ"レベルの信号を生じて"ハイ"レベルの信号をラッチする。インバータＩ１６は"ハイ"レベルの信号を反転して"ロー"レベルのアドレス信号Ａｉを生じる。
【００３５】
上述したように、５個のアドレス発生回路を含んでいる不良アドレス設定回路２６は３２対のデータ入出力ライン対ＩＯ１、ＩＯ１Ｂと．．．とＩＯ３２、ＩＯ３２Ｂとのアドレスに該当する５個のアドレス信号Ａ０、Ａ１、Ａ２、Ａ３、Ａ４を生じる。その５ビットのアドレスの値は不良メモリセルに連結された入出力ライン対を指す。例えば、各０、０、０、０、０で設定された５ビットアドレス信号Ａ０、Ａ１、Ａ２、Ａ３、Ａ４は入出力ライン対ＩＯ１、ＩＯ１Ｂを指定する。各１、０、０、０、０で設定された５ビットアドレス信号Ａ０、Ａ１、Ａ２、Ａ３、Ａ４は入出力ライン対ＩＯ２、ＩＯ２Ｂを指定する。信号Ｄ０、Ｄ１、Ｄ２、Ｄ３の特定値に応答してこのアドレスを生じるためには、アドレス発生回路Ａ０で"ハイ"レベルの信号を受けるＮＭＯＳトランジスタに連結されたヒューズのみカッティングされ他のヒューズはカッティングされない。もしもデータ入出力ライン対ＩＯ２、ＩＯ２Ｂが０、１、０、１、０でアドレスされたとすれば、アドレス発生回路Ａ１、Ａ２、Ａ３で"ハイ"レベルの信号を受けるＮＭＯＳトランジスタに連結されたヒューズのみカッティングされ他のヒューズはカッティングされない。メモリセルアレー中不良メモリセルに連結されたデータ入出力ライン対はリダンダントデータ入出力ライン対ＲＩＯ、ＲＩＯＢにより代えられる。
【００３６】
ブロック、及びコラムアドレスグループ別にリダンダンシーを遂行する場合にも同一な方法で不良アドレスを設定するようになる。
図９は、図４に示したプリデコーダ２４の実施形態の回路図であり、プリデコーダ２４はアドレス信号Ａ０、Ａ１をデコーディングするための第１プリデコーダ８０、アドレス信号Ａ２、Ａ３をデコーディングするための第２プリデコーダ８２、及びアドレス信号Ａ４をデコーディングするための第３プリデコーダ８４で構成されている。
【００３７】
プリデコーダ８０は、６個のインバータＩ１７、Ｉ１８、Ｉ１９、Ｉ２０、Ｉ２１、Ｉ２２、及び４個のＮＡＮＤゲートＮＡ１、ＮＡ２、ＮＡ３、ＮＡ４で構成されており、プリデコーダ８２は６個のインバータＩ２３、Ｉ２４、Ｉ２５、Ｉ２６、Ｉ２７、Ｉ２８、及び４個のＮＡＮＤゲートＮＡ５、ＮＡ６、ＮＡ７、ＮＡ８で構成されている。プリデコーダ８４は３個のインバータＩ２９、Ｉ３０、Ｉ３１、及び２個のＮＡＮＤゲートＮＡ９、ＮＡ１０で構成されている。
【００３８】
インバータＩ１７、Ｉ１８は、アドレス信号Ａ０、Ａ１を各々反転して反転アドレスを生じる。信号ＥＱとインバータＩ１７、Ｉ１８の出力信号とがすべて"ハイ"レベルの場合にインバータＩ１９のデコーディング出力信号Ａ０Ｂ１Ｂは"ハイ"レベルである。信号ＥＱ、アドレス信号Ａ０、及びインバータＩ１８の出力信号がすべて"ハイ"レベルの場合にインバータＩ２０のデコーディング出力信号Ａ０１Ｂは"ハイ"レベルである。信号ＥＱ、アドレス信号Ａ１、及びインバータＩ１７の出力信号がすべて"ハイ"レベルの場合にインバータＩ２１のデコーディング出力信号Ａ０Ｂ１は"ハイ"レベルである。信号ＥＱ及びアドレス信号Ａ０、Ａ１がハイ"レベルの場合にインバータＩ２２のデコーディング出力信号Ａ０１は"ハイ"レベルである。プリデコーダ８２はプリデコーダ８０が出力信号Ａ０Ｂ１Ｂ、Ａ０１Ｂ、Ａ０Ｂ１、Ａ０１を生じる方法と類似の方法でデコーディング出力信号Ａ２Ｂ３Ｂ、Ａ２３Ｂ、Ａ２Ｂ３、Ａ２３を生じる。
【００３９】
インバータＩ２９は、アドレス信号Ａ４を反転する。インバータＩ３０またはインバータＩ３１は信号ＥＱが"ハイ"レベルであり信号Ａ４が"ハイ"レベルであるか"ロー"レベルの場合にデコーディング出力信号Ａ４Ｂやデコーディング出力信号Ａ４を動作させる。例えば、アドレス信号Ａ４が"ロー"レベルの場合にデコーディング出力信号Ａ４Ｂが"ハイ"レベルになって、アドレス信号Ａ４が"ハイ"レベルの場合にはデコーディング出力信号Ａ４が"ハイ"レベルになる。
【００４０】
図１０は、図４に示したマルチプレクサ１４−１とデマルチプレクサ１６−１とを制御する制御信号を生じるデコーダ２２−１の回路図であり、デコーダ２２−１はＮＡＮＤゲートＮＡ１１とインバータＩ３２とで構成されている。信号ＰＡ０１、ＰＡ２３、ＰＡ４中から、信号Ａ０Ｂ１Ｂ、Ａ２Ｂ３、Ａ４ＢはＮＡＮＤゲートＮＡ１１の入力端子に印加される。信号ＰＡ０１、ＰＡ２３、ＰＡ４中の入力信号のこの組合せはデコーダ２２−１に連結されたアドレスに唯一に連結される。特に、デコーダ２２−１はアドレス０００００ｂに連結されて、プリデコーダ２４はリダンダンシースキーム（ｓｃｈｅｍｅ）が入出力ラインＩＯ１、ＩＯ１Ｂをリダンダント入出力ラインＲＩＯ、ＲＩＯＢに代える時、"ハイ"レベルの信号Ａ０Ｂ１Ｂ、Ａ０Ｂ３Ｂ、Ａ４Ｂのみを動作させる。デコーダ２２−２、．．．２２−３２各々は信号ＰＡ０１、ＰＡ２３、ＰＡ４中から選択された各々異なる入力信号を除いてはデコーダ２２−１と同一な構造を有する。
【００４１】
図４を見れば、デコーダ２２−１、．．．２２−３２各々は、信号Ａ０Ｂ１Ｂ、Ａ０１Ｂ、Ａ０Ｂ１、Ａ０１中の一つ、信号Ａ２Ｂ３Ｂ、Ａ２３Ｂ、Ａ２Ｂ３、Ａ２３中の一つ、及び信号Ａ４Ｂ、Ａ４中の一つの各々異なる組合せを受ける。例えば、図４のデコーダ２２−１に対する信号ＰＡ０１、ＰＡ２３、ＰＡ４は各々信号Ａ０Ｂ１Ｂ、Ａ２Ｂ３Ｂ、Ａ４Ｂである。また図４のデコーダ２２−３２は信号ＰＡ０１、ＰＡ２３、ＰＡ４で単に信号Ａ０１、Ａ２３、Ａ４を用いる。
【００４２】
図１１は、本発明の他の実施形態の半導体メモリ装置のブロック図であり、他のリダンダンシーデコーディング及び代わりシステムを有するという点を除いては図４のメモリ装置と類似である。デコーダ３２−１、３２−２、．．．、３２−３２は図４に示したデコーダ２２−１、２２−２、．．．、２２−３２、プリデコーダ２４、及び不良アドレス設定回路２６を代えて、また図１１のメモリ装置では、マルチプレクサ１０−１、１０−２、．．．、１０−３２各々が隣接するセンス増幅器１０−１、１０−２、．．．、１０−３２、１０−３３から出力されるデータを受ける。図１１のメモリ装置では、デマルチプレクサ１２−１、１２−２、．．．、１２−３２各々がデータ入力ドライバ１２−１、１２−２、．．．、１２−３２、１２−３３中の一つに出力する。
【００４３】
デコーダ３２−１、３２−２、．．．、３２−３２各々は、入力選択回路２８から出力される信号Ｄ０、Ｄ１、Ｄ２、Ｄ３を受けて、不良メモリセルに連結されたデータ入出力ライン対を不良メモリセルに連結されたデータ入出力ライン対の右側に位置したデータ入出力ライン対で代えるようにプログラムされる。不良メモリセルに連結されたデータ入出力ライン対の右側に位置したあらゆるデコーダはデータ入出力ライン対を右側で選択する。例えば、データ入出力ライン対ＩＯ１、ＩＯ１Ｂが代えられた場合に、あらゆるデコーダ３２−１、３２−２、．．．、３２−３２は"ハイ"レベルの制御信号を動作させる。そうすると、マルチプレクサ１４−１、１４−２、．．．、１４−３２各々は隣接したセンス増幅器１０−２、．．．、１０−３３の制御信号を選択して受ける。すなわち、不良メモリセルのデータ入出力ライン対を代えるために、不良メモリセルのデータ入出力ライン対に対するデコーダだけでなくこのデコーダの右側に位置したデコーダがすべて"ハイ"レベルの制御信号を生じる。そうすると、"ハイ"レベル信号を生じるデコーダに連結されたデータ入出力ライン対各々は隣接した右側データ入出力ライン対で代えられる。
【００４４】
図１２は、図１１に示したデコーダ３２−１の実施形態の回路図であり、デコーダ３２−２、．．．、３２−３２はデコーダ３２−１と同一な構造を有する。デコーダ３２−１はＰＭＯＳトランジスタＰ６、ＮＭＯＳトランジスタＮ１６、Ｎ１７、Ｎ１８、Ｎ１９、Ｎ２０、Ｎ２１、ヒューズＦ１２、Ｆ１３、Ｆ１４、Ｆ１５、インバータＩ３３、Ｉ３４で構成されたラッチ、及びインバータＩ３５で構成されている。
デコーダ３２−１の構造は、図８に示した信号ＥＱ発生回路の構成と同一である。したがって、デコーダ３２−１の動作は信号ＥＱ発生回路の動作と同一である。
【００４５】
図１１、１２に関して、"ロー"レベルのクロック信号ＰＣＬＫがＰＭＯＳトランジスタＰ６をオンされるようにしてノードＣを"ハイ"レベルの信号にプリチャージする。リダンダンシー動作が必要でない場合にはヒューズＦ１２、Ｆ１３、Ｆ１４、Ｆ１５がカッティングされない。この時、信号Ｄ０、Ｄ１、Ｄ２、Ｄ３中の一つの信号が"ハイ"レベルになれば、クロック信号ＰＣＬＫが"ハイ"レベルに遷移される時ノードＣが"ロー"レベルに遷移される。ＮＭＯＳトランジスタＮ２１がクロック信号ＰＣＬＫが"ハイ"レベルになってＮＭＯＳトランジスタＮ２１がオンされることに応答してノードＣの"ロー"レベルの信号をラッチＬ６に伝送する。ラッチＬ６は"ロー"レベルの信号を反転してラッチして"ハイ"レベルの信号を生じる。インバータＩ３５は"ハイ"レベルの信号を反転して"ロー"レベルの信号ＰＡＢを生じる。したがって、ヒューズＦ１２、Ｆ１３、Ｆ１４、Ｆ１５がカッティングされないと、制御信号ＰＡＢは"ロー"レベルに維持される。
【００４６】
リダンダンシー動作が必要な場合に、ヒューズＦ１２、Ｆ１３、Ｆ１４、Ｆ１５中"ハイ"レベルの信号を受けるＮＭＯＳトランジスタＮ１６、Ｎ１７、Ｎ１８、Ｎ１９に連結された該ヒューズはカッティングされる。例えば、もしも信号Ｄ０、Ｄ１、Ｄ２、Ｄ３中の一つの信号Ｄ１が"ハイ"レベルになれば、入出力ライン対の代わりが必要である時ヒューズＦ１３はカッティングされヒューズＦ１２、Ｆ１４、Ｆ１５はそのまま維持される。したがって、信号Ｄ１のみ"ハイ"レベルになれば、ノードＣの"ハイ"レベルの信号が維持される。"ハイ"レベルのクロック信号ＰＣＬＫに応答してノードＣの"ハイ"レベルの信号がラッチＬ６に伝送される。ラッチＬ６はノードＣの"ハイ"レベルの信号を反転してラッチして"ロー"レベルの信号を生じる。インバータＩ３５は"ロー"レベルの信号を反転して"ハイ"レベルの信号ＰＡＢを生じる。もしもクロック信号ＰＣＬＫが"ロー"レベルである時信号Ｄ０、Ｄ１、Ｄ２、Ｄ３中"ハイ"レベルがあれば、トランジスタＮ２０はディスチャージすることによりノードＣを維持する。
【００４７】
図１１、１２を見れば、"ロー"レベルの信号ＰＡＢは、マルチプレクサ１４−１、１４−２、．．．、１４−３２をマルチプレクサに連結されたセンス増幅器対中残された一つから出力された出力信号を受けるように作る。例えば、"ロー"レベルの信号ＰＡＢでマルチプレクサ１４−１はセンス増幅器１０−２でなくセンス増幅器１０−１から信号を選択する。反対に、"ハイ"レベルの信号ＰＡＢは連結されたマルチプレクサをそのマルチプレクサに連結されたセンス増幅器中右側対から出力された出力信号を受けるように作る。例えば、"ハイ"レベルの信号ＰＡＢでマルチプレクサ１４−１はセンス増幅器１０−１でなくセンス増幅器１０−２から信号を選択する。
【００４８】
上述したように、不良メモリセルのデータ入出力ライン対の代わりのために、不良メモリセルのデータ入出力ライン対に対するデコーダだけでなくそのデコーダの右側にあるデコーダも"ハイ"レベルの信号ＰＡＢを生じるようにプログラムすべきである。左側のデコーダは"ロー"レベルの信号ＰＡＢを生じるようにプログラムすべきである。例えば、メモリセルアレーバンクＢＡのデータ入出力ライン対ＩＯ４、ＩＯ４Ｂに連結されたメモリセルに不良が生じた場合に、"ロー"レベルの信号ＰＡＢを生じるためにデコーダ３２−１、３２−２、．．．、３２−３２のヒューズがカッティングされない。しかし、デコーダ３２−４、．．．、３２−３２でＮＭＯＳトランジスタＮ１６に連結されてヒューズＦ１２に該当するヒューズは信号Ｄ０が"ハイ"レベルで動作する時、"ハイ"レベルの信号ＰＡＢを出力するためにカッティングされる。
上述したように、バンクリダンダンシーモードでバンクＢＡがアクセシングされメモリが動作する時、入力選択回路２８は信号Ｄ０を動作させる。したがって、このリダンダンシー動作遂行時、データ入出力ライン対ＩＯ１、ＩＯ１ＢとＩＯ３、ＩＯ３Ｂと．．．とＲＩＯ、ＲＩＯＢとはバンクＢＡのアクセシングのために用いられる。
【００４９】
たとえ、本発明によるリダンダンシー方法が待ち時間動作なしになったが、ＣＡＳ待ち時間のようによく知られた待ち時間動作はリダンダンシー方法と融合されることができる。また、上述したリダンダンシー方法は但し一対のリダンダントデータ入出力ライン対を有するようにしたが、多数のリダンダントデータ入出力ライン対も他のグループのデータ入出力ライン対に対して各々リダンダントデータ入出力ライン対を有するようにすることができる。
前記では本発明の望ましい実施形態を参照して説明したが、該技術分野の熟練された当業者は前記の特許請求の範囲に記載された本発明の思想及び領域から外れない範囲内で本発明を多様に修正及び変更させることができることを理解できることである。
【００５０】
【発明の効果】
本発明の半導体メモリ装置及びこの装置のリダンダンシー方法は不良メモリセルによってバンク、ブロック、及びコラムアドレスグループ別リダンダンシー方法中選択できる。
したがって、本発明の半導体メモリ装置は、従来の半導体メモリ装置が一種のリダンダンシー方法で固定されていたためにリペアできなかった不良の形態がリペアできることにより収率が向上する。
【図面の簡単な説明】
【図１】  従来の半導体メモリ装置のバンクリダンダンシー方法を説明するためのメモリセルアレーの部分ブロック図である。
【図２】  従来の半導体メモリ装置のブロックリダンダンシー方法を説明するためのメモリセルアレーの部分ブロック図である。
【図３】  従来の半導体メモリ装置のコラムアドレスグループ別リダンダンシー方法を説明するためのメモリセルアレーの部分ブロック図である。
【図４】  本発明の半導体メモリ装置の一実施形態のブロック図である。
【図５】  図４に示したメモリセルアレーバンクの回路図である。
【図６】  図４に示したモード設定回路の回路図である。
【図７】  図４に示した入力選択回路のブロック図である。
【図８】  （ａ）は、図４に示した不良アドレス設定回路の信号ＥＱ発生回路の回路図であり、（ｂ）は、図４に示したブロック図の不良アドレス設定回路のアドレス発生回路の回路図である。
【図９】  図４に示したプリデコーダの回路図である。
【図１０】  図４に示したデコーダの回路図である。
【図１１】  本発明の他の実施形態の半導体メモリ装置のブロック図である。
【図１２】  図１１に示したデコーダの回路図である。
【符号の説明】
１０：センス増幅器
１２：データ入力ドライバ
１４：マルチプレクサ
１６：デマルチプレクサ
１８：データ出力バッファ
２０：データ入力バッファ
２２：デコーダ
２４：プリデコーダ
２６：不良アドレス設定回路
２８：入力選択回路
３０：モード設定回路
１００：半導体メモリ装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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