(57)【特許請求の範囲】
【請求項１】
クロック信号に基づいて動作する半導体集積回路装置であって、
半導体ウェハ上に形成された複数の前記半導体集積回路装置に一括して検査を行なう際に、前記複数の半導体集積回路装置のうちの一の半導体集積回路装置を識別するためのチップＩＤを保持すると共に、前記一の半導体集積回路装置を選択するＩＤ選択信号が入力されることにより、前記チップＩＤを出力するチップＩＤ保持手段と、
前記ＩＤ選択信号と前記チップＩＤと外部クロック信号とを受け、前記チップＩＤの値に基づいて内部クロック信号の出力を開始するクロック信号制御手段とを備えていることを特徴とする半導体集積回路装置。
【請求項２】
前記クロック信号制御手段は、
前記チップＩＤのうちの最大値を上限とする周期を持つように前記外部クロック信号のパルス数を積算するカウンタと、
前記カウンタの所定値と前記外部クロック信号とを用いて前記内部クロック信号を生成するクロック生成部とを有していることを特徴とする請求項１に記載の半導体集積回路装置。
【請求項３】
半導体ウェハ上に形成された複数の半導体集積回路装置に一括して検査を行なう際に、前記複数の半導体集積回路装置のうちの一の半導体集積回路装置を識別するためのチップＩＤを保持すると共に、該チップＩＤと同一の値を持つＩＤデータが入力されることにより、前記一の半導体集積回路装置が選択されたことを示すチップ選択信号を出力するチップＩＤ保持手段と、
前記チップ選択信号を受け、前記一の半導体集積回路装置に固有の電気的特性を示す電気信号を出力する固有データ出力手段とを備えていることを特徴とする半導体集積回路装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体ウェハ上に形成されたチップの複数の集積回路をウェハ状態で同時に検査する際に、複数の集積回路の動作に互いに遅延を生じさせながら検査を行なえ、また、複数の集積回路のうちの特定の集積回路の検査を行なえる半導体集積回路装置に関する。
【０００２】
【従来の技術】
近年、半導体集積回路装置を搭載した電子機器の小型化及び低価格化の進歩は目ざましく、これに伴って、半導体集積回路装置に対する小型化及び低価格化の要求が強くなっている。
【０００３】
通常、半導体集積回路装置は、半導体チップとリードフレームとがボンディングワイヤによって電気的に接続された後、半導体チップが樹脂又はセラミクスにより封止された状態で供給され、プリント基板に実装される。ところが、電子機器の小型化の要求から、半導体集積回路装置を半導体から切り出したままの状態（以後、この状態の半導体集積回路装置をベアチップ又は単にチップと呼ぶ。）で直接回路基板に実装する方法が開発され、品質が保証されたベアチップを低価格で供給することが望まれている。
【０００４】
ベアチップに対して品質保証を行なうためには、半導体集積回路装置をウェハ状態でバーンインする必要がある。
【０００５】
しかしながら、半導体ウェハ状態で一括に行なうバーンイン（以下、ウェハ・バーンインと呼ぶ。）は、半導体ウェハの取り扱いが非常に複雑になるので、低価格化の要求に応えられない。また、一の半導体ウェハ上に形成されている複数のベアチップを１個又は数個ずつ何度にも分けてバーンインを行なうのは、多くの時間を要するので、時間的にもコスト的にも現実的でないので、すべてのベアチップをウェハ状態で一括して同時にバーンインを行なうことが要求される。
【０００６】
ここで、特開平８−５６６６号公報に開示されたウェハ・バーンインが行なえるバーンイン装置を説明する。
【０００７】
図７は従来のウェハ・バーンイン装置の概観を示している。図７に示すように、ウェハ・バーンイン装置１００は、ウェハトレイ１０１とプローブカード１０２とが減圧されて互いに圧着されるウェハカセット１０３を複数収納できるラック１１０と、ウェハカセット１０３の減圧状態を維持する真空ポンプ１１１と、ウェハカセット１０３に保持されている半導体ウェハに形成されている複数の半導体集積回路装置をそれぞれ電気的に駆動する駆動回路１１２とから構成されている。
【０００８】
【発明が解決しようとする課題】
しかしながら、前記従来のウェハ・バーンイン装置においては、半導体ウェハに行列状に形成された複数の半導体集積回路装置に対して、一括に又は行ごと（列ごと）に並ぶ半導体集積回路装置に対して検査を行なうため、外部の装置から選択された複数の半導体集積回路装置に流れる電流が、動作開始時の数十ナノ秒程度の間に過渡的に増大するので、検査する側のバーンイン装置、プローブカード及び選択された各半導体集積回路装置が電気的に不安定となる問題を有している。
【０００９】
また、一の半導体ウェハ上に形成された複数の半導体集積回路装置に対して一括して検査を行なうため、検査中に半導体集積回路装置の個々の状態が把握できないという問題を有している。
【００１０】
本発明は、前記従来の問題を解決し、ウェハレベルで複数の半導体集積回路装置の検査を行なう際に、選択された半導体集積回路装置の動作開始時の電流を分散させるようにすることを第１の目的とし、複数の半導体集積回路装置のうちの一の半導体集積回路装置の状態を検査中にモニタできるようにすることを第２の目的とする。
【００１１】
【課題を解決するための手段】
前記の第１の目的を達成するため、本発明に係る第１の半導体集積回路装置は、クロック信号に基づいて動作する半導体集積回路装置であって、半導体ウェハ上に形成された複数の半導体集積回路装置に一括して検査を行なう際に、複数の半導体集積回路装置のうちの一の半導体集積回路装置を識別するためのチップＩＤを保持すると共に、一の半導体集積回路装置を選択するＩＤ選択信号が入力されることにより、チップＩＤを出力するチップＩＤ保持手段と、ＩＤ選択信号とチップＩＤと外部クロック信号とを受け、チップＩＤの値に基づいて内部クロック信号の出力を開始するクロック信号制御手段とを備え、クロック信号制御手段は、チップＩＤの最大値を上限とする周期を持つように、外部クロック信号のパルス数を積算するカウンタを有している。
【００１２】
第１の半導体集積回路装置によると、複数の半導体集積回路装置のうちの一の半導体集積回路装置を識別するためのチップＩＤを保持するチップＩＤ保持手段は、該半導体集積回路装置を選択する（活性化する）ＩＤ選択信号が入力されると、該チップＩＤを出力し、チップＩＤとＩＤ選択信号と外部クロック信号とを受けるクロック信号制御手段は、該チップＩＤの値に基づいて内部クロック信号の出力を開始するため、複数の半導体集積回路装置のそれぞれに固有のＩＤを持たせれば、固有のＩＤごとに内部クロック信号の出力開始時期がずれることになる。
【００１３】
第１の半導体集積回路装置において、クロック信号制御手段は、チップＩＤのうちの最大値を上限とする周期を持つように外部クロック信号のパルス数を積算するカウンタと、該カウンタの所定値と外部クロック信号とを用いて内部クロック信号を生成するクロック生成部とを有していることが好ましい。
【００１４】
前記の第２の目的を達成するため、本発明に係る第２の半導体集積回路装置は、半導体ウェハ上に形成された複数の半導体集積回路装置に一括して検査を行なう際に、複数の半導体集積回路装置のうちの一の半導体集積回路装置を識別するためのチップＩＤを保持すると共に、該チップＩＤと同一の値を持つＩＤデータが入力されることにより、一の半導体集積回路装置が選択されたことを示すチップ選択信号を出力するチップＩＤ保持手段と、チップ選択信号を受け、一の半導体集積回路装置に固有の電気的特性を示す電気信号を出力する固有データ出力手段とを備えている。
【００１５】
第２の半導体集積回路装置によると、複数の半導体集積回路装置のうちの一の半導体集積回路装置を識別するためのチップＩＤを保持するチップＩＤ保持手段は、該半導体集積回路装置のチップＩＤと一致するＩＤデータが入力されると、選択されたことを示すチップ選択信号を出力し、該チップ選択信号を受け、該半導体集積回路装置に固有の電気的特性を示す電気信号を出力する固有データ出力手段を備えているため、例えば、チップに固有の電気信号である内部電圧等を外部に出力することができる。
【００１６】
【発明の実施の形態】
本願は、一の半導体ウェハに形成されている複数の半導体集積回路装置に一括して安定した検査を行なえるような個々の半導体集積回路装置を得ることを目的としている。しかしながら、以下に示す各実施形態においては、説明の都合上、各半導体集積回路装置に組み込まれた発明の構成要素のみを説明している。
【００１７】
（第１の実施形態）
本発明の第１の実施形態について図面を参照しながら説明する。
【００１８】
図１は本発明の第１の実施形態に係る半導体集積回路装置の内部クロック信号生成回路の回路構成を示している。本実施形態においては、ロジック回路、マイコン又はシンクロナスＤＲＡＭのように複数回のクロック信号で動作する半導体集積回路装置を想定している。
【００１９】
図１に示すように、内部クロック信号生成回路３０は、チップＩＤ保持回路１０とクロック信号制御回路２０とから構成されている。
【００２０】
チップＩＤ保持回路１０は、第１のチップＩＤ（ＩＤ０）を記録する第１のチップＩＤ記録部１１と、第２のチップＩＤ（ＩＤ１）を記録する第２のチップＩＤ記録部１２と、第３のチップＩＤ（ＩＤ２）を記録する第３のチップＩＤ記録部１３とからなり、各チップＩＤ記録部１１，１２，１３は、それぞれが、例えば、バーンイン装置が出力するＩＤ選択信号１をゲートに受け、ドレインに電源電圧が印加され、ソースが出力端子側に接続されると共にソースに接続されたヒューズを介して接地されたトランジスタを有しており、各トランジスタの出力データはクロック信号制御回路２０にそれぞれ出力される。ここで、各チップＩＤ記録部１１，１２，１３のヒューズの有無がチップＩＤを決定し、この場合は、チップＩＤ記録部が３つ設けられているため、２の３乗通り、すなわち、０から７までの８通りのＩＤを振ることができる。
【００２１】
クロック信号制御回路２０は、ＩＤ選択信号１と、外部クロック信号２と、第１〜第３のチップＩＤ記録部１１〜１３の各出力とを受け、キャリー信号Ｂを出力するカウンタ２１を有している。さらに、ＡＮＤ−ＯＲ回路とインバータ回路とシフトレジスタとからなり、キャリー信号Ｂをラッチするラッチ回路２２と、該ラッチ回路２２の出力と外部クロック信号２とから内部クロック信号３を生成して出力するクロック生成部としての生成回路２３とを有している。
【００２２】
チップＩＤ保持回路１０は、３つのチップＩＤ記録部を有し、図１に示すように、第１のチップＩＤ記録部１１及び第３のチップＩＤ記録部１３のヒューズがあらかじめ切断されているため、ゲートがオンになった場合には、第１及び第３のチップＩＤ記録部１１，１３からはハイデータが出力される共に、第２のチップＩＤ記録部１２からはヒューズを介して接地電位であるローデータが出力される。従って、第１のチップＩＤ（ＩＤ０）側をＭＳＢとすると、３ビットデータとしての１０１Ｂ（Ｂは２進数を表わす。以下、同様とする。）を表わしていることになる。すなわち、本集積回路装置のチップＩＤは１０進数で５となり、このチップＩＤの５がカウンタ２１の初期値となる。
【００２３】
一方、クロック信号制御回路２０におけるカウンタ２１は、カウンタ値が０，１，…，６，７，０，１，…のように３ビットデータの最大値で一の周期をなすと共に、７から０に戻るタイミングでキャリー信号Ｂを出力する、例えば、累算器（レジスタ）から構成されている。
【００２４】
以下、前記のように構成された内部クロック信号生成回路３０の動作について図面を参照しながら説明する。
【００２５】
図２（ａ）はチップＩＤが５の場合の内部クロック信号３が生成されるタイミングを表わしており、図２（ｂ）はチップＩＤが３の場合の内部クロック信号３が生成されるタイミングを表わしている。図２（ａ）に示すように、まず、ＩＤ選択信号１が入力されると、チップＩＤ保持回路１０から、カウンタ２１に対してチップＩＤの５が出力される。ここで、カウンタの初期値となるチップＩＤがチップＩＤ保持回路１０からカウンタ２１に完全に入力されるまでのロードタイミングを設けているため、ＩＤ選択信号１は所定の遅延を生じたロード信号Ａとなってカウンタ２１に入力される。
【００２６】
次に、カウンタ２１に外部クロック信号２が入力されるたびに、カウンタ２１の積算値は初期値の５から１つずつ積算され、積算値が０に戻るとキャリー信号Ｂを生成してラッチ回路２２に出力する。次の外部クロック信号２が入力されたタイミングで、生成回路２３において外部クロック信号２とラッチ信号Ｃとから内部クロック信号３が出力される。
【００２７】
同様に、図２（ｂ）においては、チップＩＤが３であるため、カウンタ２１からキャリー信号Ｂが出力されるタイミングが、チップＩＤが５の場合に比べてずれることになる。
【００２８】
このように、本実施形態によると、一の半導体ウェハに形成された複数の半導体集積回路装置の電気的特性を一括して検査する場合に、複数の半導体集積回路装置のそれぞれに、互いに異なるチップＩＤを記録しておき、このチップＩＤに応じて一の周期を有するカウンタの初期値を決定しているため、該カウンタが０クリアされるタイミングがそれぞれ異なるので、内部クロック信号がずれて生成されることになる。これにより、外部装置からＩＤ選択信号１が一斉にオン（ハイ）にされ、複数の半導体集積回路装置が選択されたとしても、各半導体集積回路装置に電流が流れ始める時期が互いにずれて遅延が生じるため、検査装置や各半導体集積回路装置の動作が不安定になることがなくなる。
【００２９】
なお、チップＩＤ保持回路１０におけるチップＩＤ記録部１１〜１３の各ヒューズは、レーザビームを用いたトリミングで容易に溶断することができる。
【００３０】
また、ヒューズに限らず、アンチヒューズやＥＰＲＯＭ等の記憶素子とすれば、電気的にＩＤを設定することができる。
【００３１】
また、チップＩＤは、必ずしも半導体集積回路装置ごとにすべてが異なる必要はなく、選択されるブロック単位でユニークであればよい。
【００３２】
さらには、一の半導体ウェハに形成されている半導体集積回路装置の数が非常に多く、且つ、内部クロック信号生成回路３０を簡略化したい場合には、電流量の増大を抑制できる範囲で、適当な数の半導体集積回路装置に同一のチップＩＤを割り当ててもよい。
【００３３】
（第２の実施形態）
以下、本発明の第２の実施形態について図面を参照しながら説明する。
【００３４】
図３は本発明の第２の実施形態に係る半導体集積回路装置の内部電圧モニタの回路構成を示している。図３に示すように、内部電圧モニタ３１は、チップＩＤ保持回路４０と、固有データ出力手段としての内部電圧出力回路５０とから構成されている。
【００３５】
チップＩＤ保持回路４０は４つのチップＩＤ記録部４１〜４４を有しており、チップＩＤを４ビットデータとして保持できることを示している。各チップＩＤ記録部４１〜４４はそれぞれ、一端に電源電圧が印加され、他端が出力端子に接続された抵抗と、チップＩＤを決定するヒューズが出力端子と接地との間に接続されて構成されている。図３に示すように、あらかじめ、チップＩＤ記録部４１，４２のヒューズは切断されており、一方、チップＩＤ記録部４３，４４のヒューズは接続されているため、チップＩＤ記録部４４側をＭＳＢとすると、このチップＩＤは００１１Ｂとなり、１０進数で３を表わすことになる。
【００３６】
また、チップＩＤ保持回路４０は、外部の検査装置からのＩＤデータとクロック信号ＣＬＫとを受けて該ＩＤデータを出力するシフトレジスタ４５と、ＥＸＮＯＲ回路からなり、シフトレジスタ４５が出力するＩＤデータと各チップＩＤ記録部４１〜４４からそれぞれ出力される各ＩＤ信号とを受けて比較し、比較結果が真ならばハイデータを出力する第１の比較器４６と、各第１の比較器４６が出力する比較結果を判定し、判定した結果が真ならば選択されたことを示すチップ選択信号Ｄを出力する第２の比較器４７とを有している。
【００３７】
内部電圧出力回路５０は、チップ選択信号Ｄをゲートに受け、ドレインに内部電圧Ｖccが印加され、ソースが内部パッド６０に接続されたトランジスタから構成されている。
【００３８】
内部パッド６０は、検査用のプローブカードのプローブ端子に接続されており、該プローブ端子からモニタ信号線として検査装置に接続されている。
【００３９】
以下、前記のように構成された内部電圧モニタ３１の動作について図面を参照しながら説明する。
【００４０】
図４はチップ選択信号Ｄが生成されるタイミングを表わしている。本実施形態においては、ＩＤデータＤ０〜Ｄ３はシリアル信号として入力されるため、チップＩＤ記録部４１，４２，４３，４４には、それぞれクロック信号ＣＬＫの１周期ごとにシフトして、最終的にＤ０，Ｄ１，Ｄ２及びＤ３の順にＩＤデータが入力された時点で、外部から入力されたＩＤデータが３であるならば、チップＩＤ保持回路４０における第２の比較器４７からは、チップ選択信号Ｄが出力され、その結果、選択された半導体集積回路装置における内部電圧出力回路５０から内部電圧Ｖccが読み出されることになる。
【００４１】
当然のことながら、外部から入力されたＩＤデータが３以外の値の場合には、該内部電圧出力回路５０からは内部電圧値は出力されない。
【００４２】
なお、チップＩＤ保持回路４０におけるチップＩＤ記録部４１〜４４の各ヒューズは、レーザビーム用いたトリミングで容易に溶断することができる。
【００４３】
また、ヒューズに限らず、アンチヒューズやＥＰＲＯＭ等の記憶素子とすれば、電気的にＩＤを設定することができる。
【００４４】
このように、本実施形態によると、一の半導体ウェハに形成された複数の半導体集積回路装置の電気的特性を一括して検査する場合に、複数の半導体集積回路装置のそれぞれに、互いに異なるチップＩＤを記録しておき、外部の検査装置から、所望のチップＩＤを入力すれば、入力したチップＩＤに該当する半導体集積回路装置の内部電圧Ｖccを読み出すことができる。従って、複数の半導体集積回路装置のうちの一の半導体集積回路装置の固有データを読み出すことが可能となるため、電気的に異常が生じているか否かの特定をすることができる。
【００４５】
また、モニタ用の出力データ線を共有化できるので、プローブカード等の配線を簡略化できる。
【００４６】
また、本実施形態においては、内部電圧Ｖccをモニタ対象としたが、これに限らず、基板電位等の固有データであってもよい。
【００４７】
（第２の実施形態の一変形例）
以下、本発明の第２の実施形態の一変形例について図面を参照しながら説明する。
【００４８】
図５は本発明の第２の実施形態の一変形例に係る半導体集積回路装置の内部電圧モニタの回路構成を示している。図５において、図３に示す構成要素と同一の構成要素には同一の符号を付すことにより説明を省略する。図５に示すように、内部電圧モニタ３１は、チップＩＤ保持回路４０Ａと、固有データ出力手段としての内部電圧出力回路５０とから構成されている。
【００４９】
本変形例は、第２の実施形態と異なり、外部装置から入力されるＩＤデータＤ３〜Ｄ０がパラレル入力される場合に対応できる構成としている。
【００５０】
すなわち、チップＩＤ保持回路４０Ａにおける各第１の比較器４６が各チップＩＤ記録部４１〜４４のそれぞれの出力を受けると共に、チップＩＤ記録部４４側の第１の比較器４６から順に、外部装置から入力されるＩＤデータがＤ３，Ｄ２，Ｄ１及びＤ０として並行に入力される。
【００５１】
また、第２の比較器４７は出力側がＩＤ選択信号１に起動されるシフトレジスタ４５に接続されており、該シフトレジスタ４５の出力信号がチップ選択信号Ｄとなって内部電圧出力回路５０へ出力される。
【００５２】
以下、前記のように構成された内部電圧モニタ３１の動作について図面を参照しながら説明する。
【００５３】
図６はチップ選択信号Ｄが生成されるタイミングを表わしている。本変形例においては、ＩＤデータＤ３〜Ｄ０はパラレル信号として入力されるため、ＩＤデータＤ３〜Ｄ０が入力されると共に、ＩＤ選択信号１が入力されると、入力されたＩＤデータＤ３〜Ｄ０が３であるならば、チップＩＤ保持回路４０Ａにおけるシフトレジスタ４５からは、チップ選択信号Ｄが出力され、その結果、選択された半導体集積回路装置における内部電圧出力回路５０から内部電圧Ｖccが読み出されることになる。
【００５４】
また、ＩＤデータＤ３〜Ｄ０の入力手段として、ＤＱ信号線やアドレス信号線を用いることにより、プローブカード等において配線数が増大することを抑制できる。
【００５５】
このように、本実施形態によると、一の半導体ウェハに形成された複数の半導体集積回路装置の電気的特性を一括して検査する場合に、複数の半導体集積回路装置のそれぞれに、互いに異なるチップＩＤを記録しておき、外部の検査装置から、所望のチップＩＤを入力すれば、入力したチップＩＤに該当する半導体集積回路装置の内部電圧Ｖccを読み出すことができる。従って、複数の半導体集積回路装置のうちの一の半導体集積回路装置の固有データを読み出すことが可能となるため、電気的に異常が生じているか否かの特定をすることができる。
【００５６】
また、モニタ用の出力データ線を共有化できるので、プローブカード等の配線が簡略化される。
【００５７】
また、本実施形態においては、内部電源Ｖccをモニタ対象としたが、これに限らず、基板電位等の固有データであってもよい。
【００５８】
【発明の効果】
本発明に係る第１の半導体集積回路装置によると、一の半導体ウェハに複数の半導体集積回路装置が形成された状態でこれら複数の半導体集積回路装置を一括して検査する際に、チップＩＤ保持手段が、半導体集積回路装置が選択されたことを示すＩＤ選択信号が入力されると、該チップＩＤを出力し、チップＩＤとＩＤ選択信号と外部クロック信号とを受けるクロック信号制御手段は、該チップＩＤの値に基づいて内部クロック信号の出力を開始するため、複数の半導体集積回路装置のそれぞれに固有のＩＤを持たせれば、固有のＩＤごとに内部クロック信号の出力開始時がずれることになる。その結果、外部装置からＩＤ選択信号が入力され、複数の半導体集積回路装置が選択されたとしても、各半導体集積回路装置には、互いに異なるチップＩＤに基づいて別々に動作し始める内部クロックによって電流が流れ始めるため、選択された直後の極わめて短時間に発生する大電流が分散する。従って、各半導体集積回路装置において、それぞれ電流が流れ始める時期がずれるため、検査装置や各半導体集積回路装置の動作が不安定になることがない。
【００５９】
第１の半導体集積回路装置において、チップＩＤのうちの最大値を上限とする周期を持つように外部クロック信号のパルス数を積算するカウンタと、該カウンタの所定値と外部クロック信号とを用いて内部クロック信号を生成するクロック生成部とを有していると、カウンタの初期値がチップＩＤ保持手段から与えられるため、チップＩＤのうちの最大値を上限とする周期を持つカウンタは外部クロック信号のパルスの積算を付与された初期値から開始することになる。このため、クロック生成部が、例えば、カウンタが最大値を超えてリセット状態に戻るのをトリガとし、外部クロック信号に基づいて内部クロック信号を出力し始めれば、チップＩＤごとに内部クロック信号の開始時期を確実にずらせることができる。
【００６０】
本発明に係る第２の半導体集積回路装置によると、一の半導体ウェハに複数の半導体集積回路装置が形成された状態でこれら複数の半導体集積回路装置を一括して検査する際に、半導体集積回路装置のチップＩＤと一致するＩＤデータが入力されると、該半導体集積回路装置が選択されたことを示すチップ選択信号を出力し、該チップ選択信号を受け、該半導体集積回路装置に固有の電気的特性を示す電気信号を出力する固有データ出力手段を備えているため、例えば、チップに固有の電気信号である内部電圧等を外部に出力することができる。従って、複数の半導体集積回路装置のうちの一の半導体集積回路装置の固有データを読み出すことが可能となるため、電気的に異常が生じているか否かの特定をすることができる。
【００６１】
また、モニタ用の出力データ線を共有化できるので、プローブカード等の配線を簡略化することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る半導体集積回路装置の内部クロック信号生成回路の回路図である。
【図２】（ａ）は本発明の第１の実施形態に係る半導体集積回路装置の内部クロック信号生成回路の動作を示すタイミングチャート図である。
（ｂ）は本発明の第１の実施形態に係る半導体集積回路装置の内部クロック信号生成回路の動作を示すタイミングチャート図である。
【図３】本発明の第２の実施形態に係る半導体集積回路装置の内部電圧モニタを示す回路図である。
【図４】本発明の第２の実施形態に係る半導体集積回路装置の内部電圧モニタの動作を示すタイミングチャート図である。
【図５】本発明の第２の実施形態の一変形例に係る半導体集積回路装置の内部電圧モニタを示す回路図である。
【図６】本発明の第２の実施形態の一変形例に係る半導体集積回路装置の内部電圧モニタの動作を示すタイミングチャート図である。
【図７】従来のウェハ・バーンイン装置を示す概観図である。
【符号の説明】
１      ＩＤ選択信号
２      外部クロック信号
３      内部クロック信号
Ａ      ロード信号
Ｂ      キャリー信号
Ｃ      ラッチ信号
Ｄ      チップ選択信号
１０    チップＩＤ保持回路
１１    第１のチップＩＤ記録部
１２    第２のチップＩＤ記録部
１３    第３のチップＩＤ記録部
２０    クロック信号制御回路
２１    カウンタ
２２    ラッチ回路
２３    生成回路（クロック生成部）
３０    内部クロック信号生成回路
３１    内部電圧モニタ
４１    チップＩＤ記録部
４２    チップＩＤ記録部
４３    チップＩＤ記録部
４４    チップＩＤ記録部
４５    シフトレジスタ
４６    第１の比較器
４７    第２の比較器
５０    内部電圧出力回路（固有データ出力手段）
６０    内部パッド
【図１】
0003811556.tif 000002
【図２】
0003811556.tif 000003
【図３】
0003811556.tif 000004
【図４】
0003811556.tif 000005
【図５】
0003811556.tif 000006
【図６】
0003811556.tif 000007
【図７】
0003811556.tif 000008