(57)【特許請求の範囲】
【請求項１】
アドレス遷移時にアドレス遷移パルスを活性化させるアドレス遷移検出回路を備えたＳＲＡＭのビットラインプリチャージ回路において、
ビットライン対に接続されて電流を提供する少なくとも１対のチャージトランジスタと、前記チャージトランジスタの導通度を調整するためのビットライン制御信号を出力するビットライン制御信号発生回路と、を備え、
前記ビットライン制御信号発生回路は、電源電圧に接続した１以上の電圧降下トランジスタと、前記電圧降下トランジスタと接地電圧との間に直列接続され、アドレス遷移パルスによる制御で相補的に動作する第１及び第２トランジスタと、前記第１及び第２トランジスタ間の接続ノードと接地電圧との間に直列接続された１以上の電圧設定トランジスタと、を有し、前記第１及び第２トランジスタ間の接続ノードから前記ビットライン制御信号を発生することを特徴とするビットラインプリチャージ回路。
【請求項２】
前記ビットライン制御信号発生回路の内部インピーダンスがＭＯＳトランジスタのチャネル抵抗で形成されることを特徴とする請求項１記載のビットラインプリチャージ回路。
【請求項３】
前記チャージトランジスタがＰＭＯＳトランジスタであることを特徴とする請求項１又は請求項２記載のビットラインプリチャージ回路。
【請求項４】
アドレス遷移時にアドレス遷移パルスを活性化させるアドレス遷移検出回路を備えたＳＲＡＭのビットラインプリチャージ回路において、前記アドレス遷移パルスに応答して、電源電圧を所定のしきい値電圧分降下させた電圧と接地電圧との間でスイングするビットライン制御信号を出力するビットライン制御信号発生回路と、電源電圧とビットライン対との間に設けられて前記ビットライン制御信号により導通制御されるチャージトランジスタと、を備え、
前記ビットライン制御信号発生回路は、電源電圧に接続した１以上の電圧降下トランジスタと、前記電圧降下トランジスタと接地電圧との間に直列接続され、アドレス遷移パルスによる制御で相補的に動作する第１及び第２トランジスタと、前記第１及び第２トランジスタ間の接続ノードと接地電圧との間に直列接続された１以上の電圧設定トランジスタと、を有し、前記第１及び第２トランジスタ間の接続ノードから前記ビットライン制御信号を発生することを特徴とするビットラインプリチャージ回路。
【請求項５】
前記電圧降下トランジスタ及び前記第１トランジスタがＰＭＯＳトランジスタであり、前記第２トランジスタ及び前記電圧設定トランジスタがＮＭＯＳトランジスタであることを特徴とする請求項４記載のビットラインプリチャージ回路。
【請求項６】
前記チャージトランジスタがＰＭＯＳトランジスタであることを特徴とする請求項４又は請求項５に記載のビットラインプリチャージ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体メモリ装置に関するもので、特に、ＳＲＡＭ（スタティックランダムアクセスメモリ）のビットラインプリチャージ回路に関する。
【０００２】
【従来の技術】
一般にＳＲＡＭの典型的なビットラインプリチャージ方式には、アドレス遷移検出回路の出力により制御されるパルスチャージトランジスタと、常に導通状態にあるスタティックチャージトランジスタと、からなる方式が使用される。そのスタティックチャージトランジスタは、消費電流の大小とスピードに応じてその大きさが決定される重要な構成要素である。また、長サイクル動作時にはチャージされているビットラインレベルがビットライン漏れ電流(Leakage Current) によって低下し誤動作の原因となるので、これを防ぐためにスタティックチャージトランジスタを使用することは必要不可欠である。
【０００３】
図１〜図３は、ＳＲＡＭのビットラインプリチャージ回路の構成を示すものである。図１に示すのは、外部アドレス信号を受けてアドレス信号を発生するアドレスバッファ１０と、このアドレス信号の変化時にアドレス遷移パルスＰＵＬＳＥを出力するアドレス遷移検出回路（ＡＴＤ）１１のブロック図である。また、図２に示すのは、ブロック選択信号ＢＳＩで制御され、アドレス遷移パルスＰＵＬＳＥ及び書込信号バーＷＥに応答してビットライン制御信号バーＰＢＬ１，バーＰＢＬ２をそれぞれ出力するＮＡＮＤゲート１２，１３からなるビットライン制御信号発生回路の回路図である。そして、図３に示すのはビットラインのプリチャージを行うトランジスタ群で、ビットライン制御信号バーＰＢＬ１により制御されるＰＭＯＳトランジスタ１４Ａ，１４Ｂと、ビットライン制御信号バーＰＢＬ２により制御されるＰＭＯＳトランジスタ１５Ａ，１５Ｂ，１６と、ビットライン対ＢＬ，バーＢＬの電圧に従うＰＭＯＳトランジスタ１７，１８と、である。通常、ＰＭＯＳトランジスタ１５Ａ，１５ＢはＰＭＯＳトランジスタ１４Ａ，１４Ｂに比べて相対的に大きくされる。
【０００４】
ビットライン制御信号バーＰＢＬ１の制御を受けるＰＭＯＳトランジスタ１４Ａ，１４Ｂは、読出モードで常時導通しているスタティックチャージトランジスタとして使用される。ビットライン制御信号バーＰＢＬ２の制御を受けるＰＭＯＳトランジスタ１５Ａ，１５Ｂ，１６は、アドレス遷移時に導通するパルスチャージトランジスタとして使用される。そして、ＰＭＯＳトランジスタ１７，１８は、ビットラインＢＬと相補ビットラインバーＢＬとの間に交差接続されており、書込時に長サイクルモードでのビットラインレベルの低下を補償するスタティックチャージトランジスタとして設けられている。
【０００５】
図４は、プリチャージ時とプリチャージ後のビットラインデベロープを示すタイミング図である。
【０００６】
外部アドレスＸＡi の遷移を検出したアドレス遷移検出回路１１からアドレス遷移パルスＰＵＬＳＥがエネーブルされると、ビットライン制御信号バーＰＢＬ２が発生され、これ従いパルスチャージトランジスタであるＰＭＯＳトランジスタ１５Ａ，１５Ｂが導通してビットラインがプリチャージされる。また、書込動作時には書込信号バーＷＥが論理“ロウ”になり、ビットライン制御信号バーＰＢＬ１は論理“ハイ”になる。従って、この場合にはスタティックチャージトランジスタであるＰＭＯＳトランジスタ１４Ａ，１４Ｂは非道通で書込駆動回路（図示略）によりビットラインがデベロープされ、このとき長サイクルモードになると、ビットライン漏れ電流によるビットラインレベルの低下を防ぐために、ＰＭＯＳトランジスタ１７，１８の補償が行われる。更に、読出動作時つまり書込信号バーＷＥが論理“ハイ”になるときには、ビットライン制御信号バーＰＢＬ１が論理“ロウ”になってＰＭＯＳトランジスタ１４Ａ，１４Ｂが導通し、負荷電流が提供される。
【０００７】
【発明が解決しようとする課題】
上記のように従来回路では、パルスチャージトランジスタ及びスタティックチャージトランジスタの両方を設けなければならないためトランジスタ数が多くなり、プリチャージ回路がビットラインごとに設けられることを考えると集積性に与える影響が大きい。また、チャージトランジスタ数が多いため必要以上に消費電流も多く、且つその制御も複雑である。
【０００８】
従って本発明の目的は、より集積性に優れ、プリチャージ制御の容易なＳＲＡＭのビットラインプリチャージ回路を提供することにある。
【０００９】
【課題を解決するための手段】
この目的のために本発明は、アドレス遷移時にアドレス遷移パルスを活性化させるアドレス遷移検出回路を備えたＳＲＡＭのビットラインプリチャージ回路において、ビットライン対に接続されて電流を提供する少なくとも１対のチャージトランジスタと、前記アドレス遷移パルスの活性時には前記チャージトランジスタを完全オンの状態にし、そして前記アドレス遷移パルスの非活性時には内部インピーダンス比により決定される制御電圧を出力して前記チャージトランジスタの導通度を調整するビットライン制御信号発生回路と、備えてなることを特徴とする。ビットライン制御信号発生回路の内部インピーダンスはＭＯＳトランジスタのチャネル抵抗で形成すればよい。
【００１０】
或いは本発明は、アドレス遷移時にアドレス遷移パルスを活性化させるアドレス遷移検出回路を備えたＳＲＡＭのビットラインプリチャージ回路において、前記アドレス遷移パルスに応答して、電源電圧を所定のしきい値電圧分降下させた電圧と接地電圧との間でスイングするビットライン制御信号を出力するビットライン制御信号発生回路と、電源電圧とビットライン対との間に設けられて前記ビットライン制御信号により導通制御されるチャージトランジスタと、を備えてなることを特徴とする。ビットライン制御信号発生回路は、電源電圧に接続した１以上の電圧降下トランジスタと、この電圧降下トランジスタと接地電圧との間に直列接続され、アドレス遷移パルスによる制御で相補的に動作する第１及び第２トランジスタと、この第１及び第２トランジスタ間の接続ノードと接地電圧との間に直列接続された１以上の電圧設定トランジスタと、からなり、前記第１及び第２トランジスタ間の接続ノードからビットライン制御信号を発生する構成とすることができる。この場合、電圧降下トランジスタ及びこれに接続される第１トランジスタをＰＭＯＳトランジスタ、第２トランジスタ及び電圧設定トランジスタをＮＭＯＳトランジスタとするとよい。
【００１１】
【発明の実施の形態】
以下、本発明の実施形態につき添付図面を参照して詳細に説明する。
【００１２】
図５〜図７に、ビットラインプリチャージ回路の実施回路を示してある。図５に示すのは、外部アドレス信号を受けてアドレス信号を発生するアドレスバッファ１０と、このアドレス信号の遷移時にアドレス遷移パルスＮＰＵＬＳＥを発生するアドレス遷移検出回路１１とのブロック図である。また、図６に示すのは、インピーダンス１９，２０の分圧比によりビットライン制御信号バーＰＢＬを決定するビットライン制御信号発生回路２６のブロック図である。そして、図７に、ビットラインのチャージトランジスタとしてＰＭＯＳトランジスタ３０，４０が示されている。
【００１３】
図８の回路図には、ビットライン制御信号発生回路２６の詳細を示してある。このビットライン制御信号発生回路２６は、電源電圧と接地電圧との間にチャネルを直列接続したＭＯＳトランジスタ２１〜２３と、ＰＭＯＳトランジスタ２２のドレインとＮＭＯＳトランジスタ２３のドレインとの接続ノードからなる出力端子と接地電圧との間にチャネルを直列接続したＮＭＯＳトランジスタ２４，２５と、で構成されている。ＰＭＯＳトランジスタ２１はゲートをダイオード接続した電圧降下トランジスタで、１以上設けることができる。また、ＰＭＯＳトランジスタ２２及びＮＭＯＳトランジスタ２３でＣＭＯＳインバータが構成され、そのゲートにアドレス遷移パルスＮＰＵＬＳＥが入力される。そして、これらＭＯＳトランジスタ２２，２３の接続ノードからビットライン制御信号バーＰＢＬが出力される。ＮＭＯＳトランジスタ２４，２５は所定のチャネル抵抗をもち、１以上直列接続して設けることができる。
【００１４】
図９に、動作時のタイミングチャートを示し本回路のプリチャージについて説明する。
【００１５】
アドレス遷移を検出したアドレス遷移検出回路１１からアドレス遷移パルスＮＰＵＬＳＥがエネーブルされてビットライン制御信号発生回路２６へ入力されると、その論理“ハイ”に応じてＮＭＯＳトランジスタ２３が導通し、ビットライン制御信号バーＰＢＬは論理“ロウ”状態で出力される。これに従いチャージトランジスタ３０，４０が完全オンの状態で導通し、ビットラインのチャージが行われる。即ち、この場合にチャージトランジスタ３０，４０は、パルスチャージトランジスタとして機能する。
【００１６】
一方、アドレス遷移パルスＮＰＵＬＳＥが論理“ロウ”にある場合、ＮＭＯＳトランジスタ２３がオフ、ＰＭＯＳトランジスタ２２がオンになり、このとき、ＰＭＯＳトランジスタ２１のドレインとＰＭＯＳトランジスタ２２のソースが接続されたノードＮ１には電圧ＶＣＣ−Ｖt （ＶＣＣは電源電圧、Ｖｔはしきい値電圧）が印加される。そして、ＮＭＯＳトランジスタ２４，２５は、ゲートに電源電圧を受けて所定のチャネル抵抗を発生することによりビットライン制御信号バーＰＢＬの電圧レベルを調節するための電圧設定トランジスタとなり、ビットライン制御信号バーＰＢＬの電圧レベルは、ＰＭＯＳトランジスタ２１，２２とＮＭＯＳトランジスタ２４，２５とのチャネル抵抗比、つまりインピーダンス比によって決定されることになる。従って、ビットライン制御信号バーＰＢＬのレベルはＶＣＣ−Ｖt 以下のレベルに制御され、これによりチャージトランジスタ３０，４０をゲート制御することで所望の電流をビットラインへ流すことが可能になる。
【００１７】
このようにビットライン制御信号発生回路２６の動作により、ビットライン制御信号バーＰＢＬはアドレス遷移パルスＮＰＵＬＳＥが論理“ハイ”の場合を除いて常にＶＣＣ−Ｖt 以下に調整され、チャージトランジスタ３０，４０の導通度が制御される。つまり、チャージトランジスタ３０，４０の電流をビットライン制御信号バーＰＢＬによって制御し、スタティックチャージトランジスタとして使用することが可能になっている。
【００１８】
以上、図面を中心に実施形態を説明したが、この他にも多様な形態が可能であることは勿論である。
【００１９】
【発明の効果】
本発明によれば、ビットラインごとのチャージトランジスタ数を大幅に減らすことが可能となるので、集積性に非常に優れる。また、１つのビットライン制御信号をアドレス遷移パルスに従って論理制御するだけの簡単な制御ですむのでタイミング制御が単純であり、チャージトランジスタ数が少ないので消費電流を抑制することができる。
【図面の簡単な説明】
【図１】従来のビットラインプリチャージ回路におけるアドレス遷移検出回路のブロック図。
【図２】従来のビットラインプリチャージ回路におけるビットライン制御信号発生回路の回路図。
【図３】従来のビットラインプリチャージ回路におけるチャージトランジスタの回路図。
【図４】従来のビットラインプリチャージ回路の動作タイミングを示す信号波形図。
【図５】本発明によるビットラインプリチャージ回路におけるアドレス遷移検出回路のブロック図。
【図６】本発明によるビットラインプリチャージ回路におけるビットライン制御信号発生回路のブロック図。
【図７】本発明によるビットラインプリチャージ回路におけるチャージトランジスタの回路図。
【図８】図６に示すビットライン制御信号発生回路の回路図。
【図９】本発明によるビットラインプリチャージ回路の動作タイミングを示す信号波形図。
【符号の説明】
１０  アドレスバッファ
１１  アドレス遷移検出回路
２６  ビットライン制御信号発生回路
３０，４０  チャージトランジスタ
ＮＰＵＬＳＥ  アドレス遷移パルス
バーＰＢＬ  ビットライン制御信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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