(57)【特許請求の範囲】
【請求項１】
第１のキャパシタと、
第１のクロック信号に応じて上記第１のキャパシタを充電開始し、上記第１のクロック信号から遅れた第２のクロック信号に応じて上記充電を停止する第１の電流源回路と、
第２のキャパシタと、
上記第２のクロック信号に応じて上記第２のキャパシタを充電開始する第２の電流源回路と、
上記第１、第２のキャパシタの充電電圧を比較し、これらが一致した際にタイミング信号を発生する比較回路とを具備し、
上記比較回路は、
一端に上記第１のキャパシタの充電電圧が与えられる第１のスイッチと、
一端に上記第２のキャパシタの充電電圧が与えられ、他端が上記第１のスイッチの他端に共通に接続された第２のスイッチと、
一端が上記第１及び第２のスイッチの他端の共通接続ノードに接続された第３のキャパシタと、
上記第３のキャパシタの他端が入力ノードに接続され、出力ノードから上記タイミング信号を出力する第１の増幅回路と、
上記第１の増幅回路の閾値電圧に相当する電圧を上記第３のキャパシタの他端に供給制御する第３のスイッチとを有して構成され、
上記第１及び第３のスイッチが導通するとき上記第２スイッチは非導通状態に制御され、上記第２のスイッチが導通するとき上記第１及び第３のスイッチは非導通状態に制御されることを特徴とするアナログ同期回路。
【請求項２】
前記第１のキャパシタの容量と前記第１の電流源回路の電流量の比が、前記第２のキャパシタの容量と前記第２の電流源回路の電流量の比と実質的に等しいことを特徴とする請求項１記載のアナログ同期回路。
【請求項３】
前記第１の増幅回路が一方及び他方の入力ノードを有する差動増幅回路であり、この差動増幅回路の一方の入力ノードに前記第３のキャパシタの他端が接続され、他方の入力ノードに閾値電圧に相当する前記電圧が入力されることを特徴とする請求項１または２記載のアナログ同期回路。
【請求項４】
前記第１の増幅回路が反転回路であり、この反転回路の入力ノードに前記第３のキャパシタの他端が接続され、前記第３のスイッチがこの反転回路の入力ノードと出力ノードとの間に接続されていることを特徴とする請求項１または２記載のアナログ同期回路。
【請求項５】
前記第１ないし第４のスイッチのそれぞれがＣＭＯＳトランスファゲートで構成されていることを特徴とする請求項１ないし４のいずれか１項記載のアナログ同期回路。
【請求項６】
前記第１及び第２のキャパシタのそれぞれがインバージョン（inversion）領域で動作するＭＯＳ型トランジスタを用いたＭＯＳ型キャパシタで構成されていることを特徴とする請求項１ないし５のいずれか１項記載のアナログ同期回路。
【請求項７】
前記ＭＯＳ型トランジスタが、バックゲートが接地電圧の供給ノードに接続された低閾値電圧を有するトランジスタである請求項６項記載のアナログ同期回路。
【請求項８】
前記ＭＯＳ型トランジスタが、バックゲートが接地電圧の供給ノードに接続されたデプレッション型のトランジスタである請求項６項記載のアナログ同期回路。
【請求項９】
前記第１及び第２のキャパシタのそれぞれがアキュムレーション（accumulation）領域で動作するＭＯＳ型トランジスタを用いたＭＯＳ型キャパシタで構成されていることを特徴とする請求項１ないし５のいずれか１項記載のアナログ同期回路。
【請求項１０】
前記ＭＯＳ型トランジスタは、
ｐ型半導体領域と、
上記ｐ型半導体領域に形成されたｎ型ウエル領域と、
上記ｎ型ウエル領域に形成されたｐ型ウエル領域とを有する半導体基板の上記ｐ型ウエル領域内に形成されており、
上記ｎ型ウエル領域及び上記ｐ型ウエル領域に対して電源電圧が供給されることを特徴とする請求項９記載のアナログ同期回路。
【請求項１１】
前記ＭＯＳ型トランジスタは、
ｎ型半導体領域と、
上記ｎ型半導体領域に形成されたｐ型ウエル領域とを有する半導体基板の上記ｐ型ウエル領域内に形成されており、
上記ｐ型ウエル領域に対して電源電圧が供給されることを特徴とする請求項９記載のアナログ同期回路。
【請求項１２】
前記ＭＯＳ型トランジスタは、
ｐ型半導体領域と、
上記ｐ型半導体領域に形成されたｎ型ウエル領域とを有する半導体基板の上記ｎ型ウエル領域内に形成されており、
上記ｎ型ウエル領域に対して接地電圧が供給されることを特徴とする請求項９記載のアナログ同期回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、例えばシンクロナスＤＲＡＭ等の半導体記憶装置内に設けられ、外部クロック信号からこれに同期した内部クロック信号を発生するアナログ同期回路に関する。
【０００２】
【従来の技術】
この種の半導体記憶装置においては、チップの外部から供給される外部クロック信号に対して、チップの内部で発生される内部クロック信号を同期させる必要がある。チップ内では、外部クロック信号を入力バッファで受け、この外部クロック信号をチップ内部で分配すると、バッファや配線による遅延のため、チップ内部と外部でクロック信号の位相が異なってしまう。これを避けるために、内部クロック信号を外部クロック信号に同期させる同期回路が種々開発されている。
【０００３】
この同期回路としては、例えば「 T.Saeki.et al.“A 2.5ns Clock Access 250MHz 256Mb SDRAM with a Synchronous Mirror Delay”,ISSCC Digest of Technical Papers, pp.374-375, Feb.   1996」で用いられているＳＭＤ（Synchronous Mirror Delay）や、本出願人による特願平８−１００９７６号の出願に記載されているＳＴＢＤ（Synchronous Traced Backward Delay）等を含むミラータイプＤＬＬ（Delay Locked Loop）がある。ミラータイプＤＬＬは同期速度が速く、外部クロック信号の３クロック目から外部クロック信号に同期した内部クロック信号を発生させることができる。
【０００４】
図２６は、従来のミラータイプＤＬＬの一例を示している。このミラータイプＤＬＬは、入力バッファ（ＩＢ）、出力バッファ（ＯＢ）、これらバッファのレプリカ回路により構成され、これらの遅延時間をモニタするディレイモニタ（ＤＭ）、及び遅延線（ＤＬ）とから構成されている。遅延線（ＤＬ）は、前進パルス用遅延線ＤＬ１と後退パルス用遅延線ＤＬ２の２個からなり、前進パルス用遅延線における遅延時間を後退パルス用遅延線に反映させるミラー動作により同期動作を行っている。このため、両遅延線での遅延時間を如何に正確に等しくできるかが同期精度を決める上で大きな要因となっている。
【０００５】
【発明が解決しようとする課題】
ところで、従来の遅延線（ＤＬ）は、インバータ回路等の複数のロジックゲートが直列接続されて構成されている。遅延線における遅延時間は、前進パルスが前進パルス用遅延線ＤＬ１を構成するロジックゲートを何段進んだかという情報に基づいて、後退パルスが後退パルス用遅延線ＤＬ２を構成するロジックゲートを何段通過するかで決まる。このように、遅延時間はロジックゲートの段数という量子化された量となる。
【０００６】
このため、図２７に示すように、前進パルス用遅延線での遅延量と、後退パルス用遅延線での遅延量が等しくならず、量子誤差を発生してしまう。
【０００７】
この発明は上記のような事情を考慮してなされたものであり、その目的は、量子誤差の発生を防止し、前進パルスと後退パルスの遅延量を実質的に等しくすることが可能なアナログ同期回路を提供することにある。
【０００８】
【課題を解決するための手段】
この発明のアナログ同期回路は、第１のキャパシタと、第１のクロック信号に応じて上記第１のキャパシタを充電開始し、上記第１のクロック信号から遅れた第２のクロック信号に応じて上記充電を停止する第１の電流源回路と、第２のキャパシタと、上記第２のクロック信号に応じて上記第２のキャパシタを充電開始する第２の電流源回路と、上記第１、第２のキャパシタの充電電圧を比較し、これらが一致した際にタイミング信号を発生する比較回路とを具備し、上記比較回路は、一端に上記第１のキャパシタの充電電圧が与えられる第１のスイッチと、一端に上記第２のキャパシタの充電電圧が与えられ、他端が上記第１のスイッチの他端に共通に接続された第２のスイッチと、一端が上記第１及び第２のスイッチの他端の共通接続ノードに接続された第３のキャパシタと、上記第３のキャパシタの他端が入力ノードに接続され、出力ノードから上記タイミング信号を出力する第１の増幅回路と、上記第１の増幅回路の閾値電圧に相当する電圧を上記第３のキャパシタの他端に供給制御する第３のスイッチとを有して構成され、上記第１及び第３のスイッチが導通するとき上記第２スイッチは非導通状態に制御され、上記第２のスイッチが導通するとき上記第１及び第３のスイッチは非導通状態に制御されることを特徴とする。
【０００９】
【発明の実施の形態】
以下、図面を参照してこの発明の実施の形態を説明する。
【００１０】
（第１の実施の形態）
図１は、本出願人の一部が先に出願した特願平１１−２２８７１０号に記載されているアナログ同期回路の全体の回路構成を示している。この回路は、基本的にはミラータイプＤＬＬと同様な構成であり、外部クロック信号ＥＣＬＫが供給される入力バッファ（ＩＢ）１１、この入力バッファ１１から出力されるクロック信号ＩＣＬＫが供給されるディレイモニタ（ＤＭ）１２、外部クロック信号ＥＣＬＫと同期したクロック信号ＣＫを出力する出力バッファ（ＯＢ）１３を有している。
【００１１】
さらに、図１に示すように、２個のチャージ・バランス・ディレイ（以下、ＣＢＤと略称する）１４、１５を有している。これらのＣＢＤ１４、１５は、従来のミラータイプＤＬＬにおける遅延線に相当する。各ＣＢＤ１４、１５は後述するように、外部クロック信号の連続する２サイクルでそれぞれ１回動作する。このため、２つのＣＢＤ１４、１５は交互に動作し、これら２つのＣＢＤ１４、１５の出力信号はＯＲ回路１６を介して先の出力バッファ１３に供給される。
【００１２】
また、図１中のＡＮＤ回路１７、１８は、２つのＣＢＤ１４、１５は交互に動作させるために、信号Ｔ２、／Ｔ２（／は反転信号を示す）に応じてクロック信号ＩＣＬＫを振り分けている。なお、信号Ｔ２はクロック信号ＩＣＬＫを分周して生成される信号である。
【００１３】
図２は、クロック信号ＩＣＬＫと信号Ｔ２、／Ｔ２の位相関係を示している。
【００１４】
また、上記のような交互動作を行うため、ＣＢＤ１４、１５に入力されるクロック信号ｅ−ＣＬ、ｏ−ＣＬは、クロック信号ＩＣＬＫからそれぞれＡＮＤ回路１段分だけ遅れる。これを補償するために、ディレイモニタ１２の後段にＡＮＤ回路１９、２０の直列回路及びＡＮＤ回路２１、２２の直列回路が設けられている。ＡＮＤ回路２０、２２はダミーであり、それぞれ一方の入力ノードが“Ｈ”レベル例えば電源電圧Ｖｃｃに接続されている。ＡＮＤ回路１９、２１の一方の入力ノードには信号Ｔ２′、／Ｔ２′が供給されている。これらの信号Ｔ２′、／Ｔ２′はタイミング調整用の信号であり、先の信号Ｔ２、／Ｔ２を適当に遅延して生成された信号である。
【００１５】
ＣＢＤ１４、１５は同一構成であるため、ＣＢＤ１４で代表してその内部構成を説明する。ＣＢＤ１４は、２個のキャパシタＣ１、Ｃ２と、これらキャパシタＣ１、Ｃ２を充電する定電流源回路Ｓ１、Ｓ２と、キャパシタＣ１、Ｃ２における充電電圧Ｖ１、Ｖ２を比較する比較器（ＣＭＰ）２３と、キャパシタＣ１、Ｃ２の充電電圧を放電してリセットするためのＮチャネルＭＯＳトランジスタＮ１、Ｎ２、及び遅延回路（ＤＬ）２４とから構成されている。ここで、キャパシタＣ１は前進パルス用遅延線に、キャパシタＣ２は後退パルス用遅延線にそれぞれ相当している。
【００１６】
キャパシタＣ１、Ｃ２の容量は実質的に互いに等しく、定電流源回路Ｓ１、Ｓ２の電流量も実質的に互いに等しく設定されている。定電流源回路Ｓ１はＣＢＤ１４の入力ノードＤｉｎに供給されるパルス信号ｅ−ｄｍＣＬに応じて電流出力動作が開始され、パルス信号ｅ−ＣＬに応じて電流出力動作が停止される。また、定電流源回路Ｓ２はパルス信号ｅ−ＣＬに応じて電流出力動作が開始され、比較器２３から出力されるパルス信号ｅ−ＣＫを遅延回路２４により遅延した信号に応じて電流出力動作が停止される。
【００１７】
リセット用のトランジスタＮ１はＡＮＤ回路１８から出力されるクロック信号ｏ−ＣＬに応じてリセットされ、トランジスタＮ２は遅延回路２４から出力される信号に応じてリセットされる。定電流源回路Ｓ１、Ｓ２及び比較器２３の詳細な構成については後述する。
【００１８】
次に、図３を参照して、上記ＣＢＤ１４の動作を説明する。ＡＮＤ回路２０から出力されるパルス信号ｅ−ｄｍＣＬが入力ノードＤｉｎに供給されると、定電流源回路Ｓ１によりキャパシタＣ１の充電が開始される。このキャパシタＣ１は定電流で充電されるため、定電流源回路Ｓ１との接続ノードの電圧Ｖ１は一定の割合で増加する。この後にＡＮＤ回路１７からパルス信号ｅ−ＣＬが供給されると、キャパシタＣ１の充電が停止されると同時にキャパシタＣ２の充電が開始される。比較器２３は、定電流源回路Ｓ２とキャパシタＣ２との接続ノードの電圧Ｖ２が、充電停止後のキャパシタＣ２１の充電電圧Ｖ１と等しくなるとパルス信号ｅ−ＣＫを出力ノードＤｏｕｔに出力する。このパルス信号ｅ−ＣＫは、遅延回路２４を介して定電流源回路Ｓ２に供給され、定電流源回路Ｓ２の動作が停止される。
【００１９】
キャパシタＣ１、Ｃ２の容量は互いに等しく、定電流源回路Ｓ１、Ｓ２の供給電流量が同じであるために、キャパシタＣ１の充電電圧Ｖ１がＶ３に達するのに要する時間と、キャパシタＣ２の充電電圧Ｖ２がＶ３までに達するのに要する時間は等しくなる。これにより、図３に示すように、入力ノードＤｉｎにパルス信号ｅ−ｄｍＣＬが供給されてからパルス信号ｅ−ＣＬが供給されるまでの時間と同じ時間が、パルス信号ｅ−ＣＬが供給されてから出力ノードＤｏｕｔにパルス信号ｅ−ＣＫが出力されるまでの時間にミラーされて出力される。図３に示す電圧Ｖ１、Ｖ２は共にアナログ量であるため、充電時間をミラーする際に量子化誤差は実質上発生しない。
【００２０】
なお、リセット用のトランジスタＮ１は、ＣＢＤ１５にＡＮＤ回路１８から出力されるパルス信号０−ＣＬが供給される際に導通し、これによりキャパシタＣ１がリセットされる。また、トランジスタＮ２は、遅延回路２４により遅延された比較器２３からのパルス信号ｅ−ＣＫにより導通し、これによりキャパシタＣ２がリセットされる。ＣＢＤ１５内の図示しないトランジスタＮ１はＡＮＤ回路１７から出力されるパルス信号ｅ−ＣＬにより導通し、ＣＢＤ１５内のキャパシタＣ１がリセットされる。
【００２１】
図４（ａ）は、クロック信号ＩＣＬＫから信号Ｔ２、／Ｔ２を生成する分周回路の一部の構成を示している。図４（ｂ）は、図４（ａ）の回路で用いられている遅延回路（ＤＬ）の一例を示している。図４（ｂ）に示す遅延回路において、クロックドインバータ回路の動作は、図４（ａ）の回路で発生される信号ａ、／ａにより制御される。
【００２２】
図５及び図６は、図１中の定電流源回路Ｓ１、Ｓ２の原理を示している。この場合、例えば図５に示すようなＮチャネルＭＯＳトランジスタは、ゲート電圧ＶＧを適当に設定することにより、ドレイン（Drain）・ソース（Source）間の電圧ＶＤＳが変動しても電流量ＩＤＳが変化しない。このため、その特性は図６に示すようになり、定電流源として用いることができる。また、ＮチャネルＭＯＳトランジスタのみではなく、ＰチャネルＭＯＳトランジスタも同様にゲート電圧を適当に設定することにより、定電流源として用いることができる。キャパシタを接地電圧から充電する場合、ソース電圧の変動が少いため、ＰチャネルＭＯＳトランジスタを定電流源として用いる方が、ＮチャネルＭＯＳトランジスタを用いる場合よりも、定電流特性が優れている。
【００２３】
ところで、上記のようなアナログ方式によるミラータイプＤＬＬでは、外部クロック信号ＥＣＬＫの周波数が変動すると、ＣＢＤ１４、１５内のキャパシタＣ１、Ｃ２における充電時間が変化し、それに伴って比較器２３で比較すべき電圧も変化する。図７（ａ）は外部クロック信号ＥＣＬＫの周波数が比較的高く、周期が比較的短い場合のキャパシタＣ１、Ｃ２の充電電圧の変化状態を示しており、図７（ｂ）は逆に外部クロック信号ＥＣＬＫの周波数が比較的低く、周期が比較的長い場合のキャパシタＣ１、Ｃ２の充電電圧の変化状態を示している。
【００２４】
図７から分かるように、外部クロック信号ＥＣＬＫの周波数が比較的高い場合には、キャパシタＣ１、Ｃ２が充電されている期間が短くなるので、それぞれの充電電圧はそれ程高くはならない。しかし、外部クロック信号ＥＣＬＫの周波数が比較的低い場合には、キャパシタＣ１、Ｃ２が充電されている期間が長くなるので、それぞれの充電電圧はある程度高くなる。
【００２５】
このような状況において、図１中の比較器２３として、例えば図８（ａ）のシンボル図、及び図８（ｂ）の詳細な回路図に示す一般的な差動増幅回路を用いるとすると、この差動増幅回路で比較のための基準電圧として供給される充電電圧Ｖ１の値が周波数に応じて変化するために、この差動増幅回路自体で生じる遅延時間も変化することになる。従って、外部クロック信号に対する内部クロック信号のオフセットが変化し、広い周波数範囲での高精度な同期動作を妨げることになる。
【００２６】
そこで、この実施の形態では、比較器２３として図９に示すような構成のものを用いる。図９に示す比較器では、前記キャパシタＣ１における充電電圧Ｖ１がスイッチＳＷ１の一端のノードに供給される。同様に、前記キャパシタＣ２における充電電圧Ｖ２がスイッチＳＷ２の一端のノードに供給される。上記両スイッチＳＷ１、Ｓ２の他端のノードは共通に接続されている。また、スイッチＳＷ１、Ｓ２の他端ノードの共通接続ノードＮａにはキャパシタＣｃの一端のノードが接続され、このキャパシタＣｃの他端のノードは正相入力ノード（＋）及び逆相入力ノード（−）を有する差動増幅回路３１の正相入力ノードに接続されている。上記差動増幅回路３１の逆相入力ノードには、図示しない回路で生成される一定電圧が比較用の基準電圧Ｖｒｅｆとして供給される。
【００２７】
また、上記キャパシタＣｃと差動増幅回路３１の正相入力ノードとの共通接続ノードＮｂにはスイッチＳＷ３の一端のノードが接続されており、このスイッチＳＷ３の他端のノードは上記基準電圧Ｖｒｅｆの供給ノードに接続されている。
【００２８】
次に、図９に示す比較器の動作を、図１０を参照して説明する。なお、図１０において、スイッチＳＷ１、ＳＷ２、ＳＷ３は、それぞれ“Ｈ”レベルのときに導通し、“Ｌ”レベルのときは非導通状態になるとする。また、この比較器の動作はプリチャージ期間と比較期間とに別れており、プリチャージ期間中はスイッチＳＷ１、ＳＷ３が共に導通し、スイッチＳＷ２が非導通状態になり、比較期間ではスイッチＳＷ１、ＳＷ３は共に非導通状態となり、スイッチＳＷ２が導通する。
【００２９】
プリチャージ期間に、先の図１の回路において、パルス信号ｅ−ｄｍＣＬがＣＢＤ１４の入力ノードＤｉｎに供給されると、キャパシタＣ１の充電が開始され、電圧Ｖ１が一定の割合で増加する。このキャパシタＣ１の充電期間では、スイッチＳＷ１が導通しているので、キャパシタＣｃの一端のノードであるノードＮａの電圧は充電電圧Ｖ１と同様に増加していく。このとき、スイッチＳＷ３も導通しているので、キャパシタＣｃの他端のノードであるノードＮｂの電圧は基準電圧Ｖｒｅｆに等しく、一定となる。
【００３０】
次に比較期間に遷移し、図１の回路において、ＡＮＤ回路１７からパルス信号ｅ−ＣＬが出力されると、キャパシタＣ１の充電が停止されると同時にキャパシタＣ２の充電が開始される。また、これに同期してスイッチＳＷ１とスイッチＳＷ３が共に非導通状態に変わり、スイッチＳＷ２が導通する。スイッチＳＷ１が非導通状態になり、スイッチＳＷ２が導通すると、キャパシタＣｃの一端のノードであるノードＮａの電圧はキャパシタＣ２の充電電圧Ｖ２に等しくなる。また、キャパシタＣ２の充電期間ではスイッチＳＷ３は非導通状態なので、キャパシタＣｃの他端のノードであるノードＮｂの電圧は、このキャパシタＣｃのカップリング作用により、Ｖｒｅｆから（Ｖ１−Ｖ２）だけ電位が低下する。なお、スイッチＳＷ１からＳＷ２に切り替わった直後ではキャパシタＣ２の充電電圧Ｖ２は接地電圧Ｖｓｓの０Ｖなので、ノードＮｂの電圧はＶｒｅｆ−Ｖ１に低下する。
【００３１】
差動増幅回路３１の逆相入力ノードには基準電圧Ｖｒｅｆが供給されているので、その後、ノードＮａの電圧がキャパシタＣ２の充電電圧Ｖ２と同様に増加していき、Ｖ２が基準電圧Ｖｒｅｆに達すると、差動増幅回路３１の出力信号ＯＵＴが“Ｌ”レベルから“Ｈ”レベルに反転し、先のパルス信号ｅ−ＣＫがＣＢＤ１４の出力ノードＤｏｕｔから出力される。
【００３２】
以上の動作において、外部クロック信号ＥＣＬＫの周波数が変化して、キャパシタＣ１、Ｃ２の充電時間が変化しても、差動増幅回路３１に入力される基準電圧Ｖｒｅｆの値は常に一定である。このため、差動増幅回路３１自体に生じる信号遅延時間は、外部クロック信号ＥＣＬＫの周波数によって変動しない。しかも、基準電圧Ｖｒｅｆは、キャパシタＣ１、Ｃ２の充電電圧Ｖ１、Ｖ２によらずに任意に設定することができるため、差動増幅回路３１の最も感度のよい電圧を選ぶことができ、広い周波数範囲での高精度な同期動作が実現される。
【００３３】
図１１は、図１０の比較器で用いられるスイッチＳＷ１、ＳＷ２、ＳＷ３の具体的な回路例を示している。これらの各スイッチとして、ソース・ドレイン間が並列に接続されたＮチャネルＭＯＳトランジスタ３２及びＰチャネルＭＯＳトランジスタ３３と、ＮチャネルＭＯＳトランジスタ３２のゲート制御に用いる制御信号ｇａｔｅを反転してＰチャネルＭＯＳトランジスタ３３のゲートに供給するインバータ３４とから構成されているＣＭＯＳトランスファゲートを用いることができる。
【００３４】
上記第１の実施の形態によれば、ミラータイプＤＬＬにおける遅延回路を定電流源回路Ｓ１、Ｓ２により充電されるキャパシタＣ１、Ｃ２、及びこれらキャパシタの充電電圧を比較する比較器２３により構成し、前進パルス、後退パルスの遅延時間をキャパシタに蓄積された電荷量に置き換えている。すなわち、前進パルスの遅延時間に相当する時間だけ定電流源回路Ｓ１によりキャパシタＣ１を充電し、キャパシタＣ１と同一の容量を有するキャパシタＣ２を、定電流源回路Ｓ１と同一の電流量の定電流源回路Ｓ２により充電し、これらキャパシタＣ１、Ｃ２の充電電圧Ｖ１、Ｖ２を比較器２３で比較し、これら両電圧が一致した時点で信号を出力している。従って、パルス信号の遅延時間をアナログ値に置き換えて制御しているため、従来のような量子化誤差の発生を防止することができる。
【００３５】
しかも、キャパシタＣ１、Ｃ２の容量は互いに等しく、定電流源回路Ｓ１、Ｓ２の電流量は互いに等しく設定されている。従って、キャパシタＣ１がある電圧まで充電されるのに要する時間と、キャパシタＣ２がこの電圧と同じ電圧まで充電されるのに要する時間とが等しくなるため、キャパシタＣ１の充電時間をキャパシタＣ２の充電時間に正確にミラーできる。
【００３６】
また、従来のように、遅延回路を複数のロジックゲートによって構成した場合、遅延回路の動作に伴いノイズが発生するが、この実施の形態のようにキャパシタによって構成することにより、ノイズの発生を抑えることができる。
【００３７】
さらに、定電流源回路は、電圧により制御されるＰチャネルＭＯＳトランジスタあるいはＮチャネルＭＯＳトランジスタによって構成できるため、回路構成を簡単化できる利点も有している。
【００３８】
しかも、キャパシタＣ１、Ｃ２の充電電圧Ｖ１、Ｖ２を比較する比較器として、キャパシタＣ１、Ｃ２の充電電圧に左右されない一定の基準電圧Ｖｒｅｆと、キャパシタカップリングを用いて生成される充電電圧Ｖ１及びＶ２間の差電圧とを比較する差動増幅回路を用いるようにしているので、外部クロック信号の周波数によって比較器自体で生じる遅延時間を常に一定にすることができ、広い周波数範囲での高精度な同期動作を実現することができる。
【００３９】
また、キャパシタＣ１の容量を定電流源回路Ｓ１の電流量で割った値が、キャパシタＣ２の容量を定電流源回路Ｓ２の電流量で割った値と等しければ、すなわち、キャパシタＣ１の容量と定電流源回路Ｓ１の電流量との比と、キャパシタＣ２の容量と定電流源回路Ｓ２の電流量との比とが所定の比率になっていれば、必ずしもキャパシタの容量と定電流源回路の電流量のどちらかを等しくする必要はない。
【００４０】
さらに、キャパシタＣ１、Ｃ２を充電する回路は、必ずしも定電流源回路に限定されるものではなく、電流源回路であってもよい。
【００４１】
（第２の実施の形態）
図１２は、この発明の第２の実施の形態における比較器２３の構成を示している。この比較器では、図９に示す比較器の差動増幅回路３１の代わりに、増幅回路としてインバータ３５を用いている。インバータ３５は入力ノードが１つしかないので、前記基準電圧Ｖｒｅｆの代わりにこのインバータ３５の回路閾値電圧を利用する。インバータの回路閾値電圧は、入力ノードと出力ノードとを短絡した際に自動的に発生する。図１３はインバータの入出力特性を示している。入力ノードと出力ノードとを短絡することによって、インバータの入力電圧Ｖｉｎと出力電圧Ｖｏｕｔとが一致するので、プロセス変動によってインバータの入出力特性が変化しても（図中の破線で示した特性）、図中の実線で示すような特性に揃えられ、インバータの回路閾値電圧はＶｉｎ＝Ｖｏｕｔの直線と入出力特性曲線との交点である論理閾値電圧に設定される。
【００４２】
従って、この実施の形態の場合、前記スイッチＳＷ３はインバータ３５の入力ノードと出力ノードとの間に接続される。
【００４３】
図１２に示す比較器の各ノードの信号波形を図１４に示す。図１２の比較器では、図９中の前記差動増幅回路３１の代わりにインバータ３５を用いているので、差動増幅回路３１の出力信号ＯＵＴに対して、インバータ３５の出力信号ＯＵＴは論理レベルが反転している。しかし、図９の場合と同様の論理レベル持つ出力信号ＯＵＴを得るには、インバータ３５の後段にインバータを設けて、信号ＯＵＴを反転させればよい。
【００４４】
この実施の形態の場合にも、外部クロック信号ＥＣＬＫの周波数が変化して、キャパシタＣ１、Ｃ２の充電時間が変化しても、インバータ３５の回路閾値電圧の値は常に一定である。このため、比較器自体に生じる信号遅延時間は、外部クロック信号ＥＣＬＫの周波数によって変動しない。しかも、インバータ３５の回路閾値電圧は、キャパシタＣ１、Ｃ２の充電電圧Ｖ１、Ｖ２によらずに、電源電圧と接地電圧とのほぼ中間の値に自動的に設定されるので、インバータ３５の最も感度のよい電圧となり、広い周波数範囲での高精度な同期動作が実現される。
【００４５】
（第３の実施の形態）
次に、前記キャパシタＣ１を充電している期間と、キャパシタＣ２を充電している期間とにおける前記比較器２３の入力容量の変化を低減するための実施の形態について説明する。
【００４６】
すなわち、キャパシタＣ１、Ｃ２の充電期間では比較器２３の入力容量が異なる。ここで、前記図９中の差動増幅回路３１や図１２中のインバータ３５からなる増幅回路の入力容量をＣinvlとする。キャパシタＣ１に対して充電が行われ、スイッチＳＷ１とＳＷ３とが導通し、スイッチＳＷ２が非導通状態となる、比較器２３のプリチャージ期間では、図１５の等価回路に示すように、スイッチＳＷ３が導通しているので、増幅回路の入力容量Ｃinvlは見えなくなり、比較器２３の入力容量は、キャパシタＣｃのみとなる。他方、キャパシタＣ２に対して充電が行われ、スイッチＳＷ２のみが導通する、比較器２３の比較期間では、図１６の等価回路に示すように、スイッチＳＷ３が非導通状態になっているので、増幅回路の入力容量ＣinvlがキャパシタＣｃに対して直列接続された状態となり、比較器２３の入力容量はＣinvl//Ｃｃとなる。ただし、Ｃinvl//ＣｃはＣinvlとＣｃの直列容量値を表し、Ｃinvl・Ｃｃ／（Ｃinvl＋Ｃｃ）である。プリチャージ期間と比較期間とで、比較器２３の入力容量の値が異なると、キャパシタＣ１、Ｃ２の充電速度が異なり、これが同期誤差として出力に現れる。
【００４７】
そこで、この実施の形態では、図１７（ａ）、（ｂ）の等価回路に示すように、２個のスイッＳＷ１、ＳＷ２を除いたその他の構成が比較器２３と等価な回路構成を有するダミー回路２３′を追加するようにしている。ダミー回路２３′内のキャパシタＣｃ′は比較器２３内のキャパシタＣｃと同じ容量を持つキャパシタであり、一方のノードはキャパシタＣｃのノードＮａに接続されている。Ｃｉｎｖｌ′は比較器２３内の増幅回路の入力容量Ｃinvlと同じ容量であり、この入力容量ＣinvlにはキャパシタＣｃ′の他方のノードＮｂ′が接続されている。スイッチＳＷ３′は比較器２３内のスイッチＳＷ３と同じ構成のものである。ただし、スイッチＳＷ３′はスイッチＳＷ３とは逆相で動作するように制御される。
【００４８】
ここで、図１７（ａ）の等価回路は、比較器２３内のスイッチＳＷ３が導通している状態であり、ダミー回路２３′内のスイッチＳＷ３′は非導通になっている。この等価回路を簡略化して示したのが図１７（ｂ）の等価回路図である。
【００４９】
上記とは逆に、比較器２３内のスイッチＳＷ３が非導通状態となり、ダミー回路２３′内のスイッチＳＷ３′が導通する際にも、図１７（ｂ）の等価回路図示すものと同じ等価回路になる。
【００５０】
図１８は、このような考え方を、図９に示すように増幅回路として差動増幅回路３１を用いた比較器に適用したものであり、図９の回路に対して、キャパシタＣｃ′と、差動増幅回路３１′とスイッチＳＷ３′とからなるダミー回路２３′が追加されている。
【００５１】
図１９は、このような考え方を、図１２に示すように増幅回路としてインバータ３５を用いた比較器に適用したものであり、図１２の回路に対して、キャパシタＣｃ′と、インバータ３５′とスイッチＳＷ３′とからなるダミー回路２３′が追加されている。
【００５２】
このように、この実施の形態によれば、ダミー回路２３′を追加することによって、キャパシタＣ１、Ｃ２の充電時は共に比較器２３の入力容量を等しくすることができ、キャパシタＣ１、Ｃ２の充電速度が等しくなるので、比較器２３の入力容量が異なることによる同期誤差を低減させることができるという効果をさらに得ることができる。
【００５３】
（第４の実施の形態）
上記した第１ないし第３の実施の形態では、比較器２３の比較基準電圧の値が外部クロック信号の周波数によらずに常に一定となり、比較器２３の遅延時間の変動が小さく抑えることができるが、この実施の形態では、この変動をさらに抑えるための技術について説明する。
【００５４】
比較器では、比較電圧の値が一定であっても、この比較電圧に到達するまでの入力電圧の変化速度が変動すると、遅延時間が変化する。このため、キャパシタＣ１、Ｃ２の充電速度が外部クロック信号の周期によらずに一定であることが望ましい。キャパシタＣ１、Ｃ２の充電速度はそれぞれ、ｄＶ／ｄｔ＝Ｉｃ／（Ｃcap ＋Ｃcom ）で表される。ただし、Ｉｃは前記定電流源回路Ｓ１及びＳ２の電流量であり、Ｃcap はキャパシタＣ１及びＣ２の容量であり、Ｃcom は比較器２３の入力容量である。ｄＶ／ｄｔを一定にするためにはＩｃが一定でかつ（Ｃcao ＋Ｃcom ）の容量が一定である必要がある。
【００５５】
一般に、キャパシタＣ１及びＣ２は、ＬＳＩ中では、図２０（ａ）のシンボルで示すようなＭＯＳトランジスタを用いて構成されることが多い。図２０（ｂ）は、図２０（ａ）に示すＭＯＳトランジスタの素子構造を示している。すなわち、ｐ型半導体領域（p-sub）４１上にはｎ＋型拡散領域からなるソース（source)４２及びドレイン（drain）４３と、p＋型拡散領域からなるバックゲートコンタクト（back-gate）４４とが設けられており、さらにソース、ドレイン間のチャネル領域上にはゲート絶縁膜（gate oxide）４５を介して、ゲート電極（gate）４６が設けられている。
【００５６】
そして、図２１に示すように、ＭＯＳトランジスタのソース、ドレイン間を短絡し、バックゲートを接地電圧のノードに接続して、ゲート電極とバックゲートとの間に生じているゲート容量を前記キャパシタとして利用するＭＯＳ型キャパシタを使用する。
【００５７】
しかるに、ＭＯＳトランジスタのバックゲートに対するゲート電圧Ｖ（gate）と容量Ｃ（gate）との関係は、例えば図２０に示したＮチャネルのＭＯＳトランジスタでは図２２（ａ）に示すようになる。これによれば、バックゲート電圧が接地電圧（Ｖｓｓ）のときに、ゲート電圧Ｖ（gate）を接地電圧の０Ｖから充電していくと、閾値電圧Ｖｔｈに達するまでのデプレッション（depletion）期間では、充電電圧に応じて容量が変動してしまう。
【００５８】
そこで、この実施の形態では、前記キャパシタＣ１、Ｃ２として、通常のＭＯＳトランジスタよりも閾値電圧Ｖｔｈが低いＭＯＳトランジスタを用いることにより、ゲート容量が変動する領域をゲート電圧が低い領域に抑え、ある程度ゲート電圧が上昇するとゲート容量が一定になるようにする。さらに、デプレッション型のＭＯＳトランジスタを用いるようにすると、図２２（ｂ）に示すように、ゲート電圧が接地電圧に等しいときでもインバージョン（inversion）領域で動作し、ゲート容量が一定となる。
【００５９】
（第５の実施の形態）
上記第４の実施の形態では、容量が一定のキャパシタとして、インバージョン領域で動作するＭＯＳ型キャパシタを用いる場合を説明した。しかるに、前記ゲート電極の導電材料としてポリシリコンを用いるポリシリコンゲートＭＯＳトランジスタでは、インバージョン領域において、ゲートの空乏層化により、図２２（ｃ）に示すように、ゲート容量の低下が起きてしまう。この影響を避けるためには、アキュムレーション（accumulation）領域で動作させるようにすればよい。ＮチャネルＭＯＳトランジスタをアキュムレーション領域で動作させるための方法は、例えばバックゲートを電源電圧Ｖｃｃに設定すればよい。さらに、バックゲートを電源電圧Ｖｃｃに設定するためには、ＮチャネルＭＯＳトランジスタのバックゲートを基板から電気的に分離する必要がある。
【００６０】
このためには、図２３に示すような素子構造のＮチャネルＭＯＳトランジスタを使用する。図２３において、ｐ型半導体領域（p-sub）５１上にはｎ型ウエル領域（n-well）５２が設けられ、このｎ型ウエル領域上５２にはｐ型ウエル領域（p-well）５３が設けられ、さらにこのｐ型ウエル領域５３上にｎ＋型拡散領域からなるソース（source)５４及びドレイン（drain）５５と、ｐ＋型拡散領域からなるバックゲートコンタクト（back-gate）５６とが設けられており、さらにソース、ドレイン間のチャネル領域上にはゲート絶縁膜（gate oxide）５７を介して、ゲート電極（gate）５８が設けられている。また、上記ｎ型ウエル領域５２上には、このｎ型ウエル領域５２に対して所定のバイアス電圧（n-well bias）を供給するためのｎ＋型拡散領域からなるウエルコンタクト５９が設けられている。
【００６１】
このようにトリプル・ウエル（triple well）構造を採用して、ウエルコンタクト５９と共にバックゲートコンタクト５６を電源電圧Ｖｃｃに接続すれば、図２４の等価回路に示すように、ＭＯＳ型キャパシタのバックゲートを電源電圧Ｖｃｃに設定することが可能になり、このＭＯＳ型キャパシタをアキュムレーション領域で動作させることが可能になる。これによって、ゲート電圧Ｖ（gate）と容量Ｃ（gate）との関係は図２２（ｄ）に示すようになり、ゲート電圧に対してゲート容量は常に一定となる。
【００６２】
なお、ｎ型ウエル領域によってｐ型半導体領域から電気的に分離されたｐ型ウエル領域を形成することは、例えばＤＲＡＭではセル領域を基板から分離するために通常行われていることであり、この工程と共通してｐ型ウエル領域の分離工程を行えば、工程の増加は起こらない。
【００６３】
（第６の実施の形態）
上記第５の実施の形態では、トリプル・ウエル構造を採用することによって、ＭＯＳ型キャパシタのバックゲートであるウエルコンタクトを電源電圧Ｖｃｃに接続する場合を説明したが、トリプルウエル構造が採用できないＬＳＩにおいては、ｎ型半導体領域（n-sub）を用い、このｎ型半導体領域上にｐ型ウエル領域（p-well）を形成し、さらにこのｐ型ウエル領域に形成されたＮチャネルＭＯＳトランジスタのバックゲートであるｐ型ウエル領域に対して電源電圧Ｖｃｃを接続すればよい。
【００６４】
また、ｎ型半導体領域（n-sub）を用いることができない場合には、ｐ型半導体領域（p-sub）上のｎ型ウエル領域（n-well）に形成されたＰチャネルＭＯＳトランジスタを用いることができる。通常、ｎ型半導体領域（n-sub）は電源電圧Ｖｃｃにバイアスされるが、ＭＯＳ型キャパシタ（Ｃ１、Ｃ２）が形成されているｎ型ウエル領域（n-well）のみ接地電圧にバイアスすればよい。この場合、さらにＭＯＳ型キャパシタ（Ｃ１、Ｃ２）の充放電を、図１の場合のように接地電圧から電源電圧Ｖｃｃに充電し、接地電圧にリセットするのではなく、予め電源電圧Ｖｃｃにリセットしておき、そこから接地電圧に放電するようにすることが望ましい。
【００６５】
（第７の実施の形態）
上記第１ないし第６の実施の形態では、キャパシタＣ１、Ｃ２のリセット電圧として、接地電圧または電源電圧Ｖｃｃを用いる場合について説明したが、ＭＯＳ型キャパシタとして使用するＭＯＳトランジスタを意図するインバージョン領域やアキュムレーション領域で動作させることができるならば、別の電圧を用いるようにしてもよく、この実施の形態では接地電圧及び電源電圧Ｖｃｃ以外のリセット電圧を用いるようにする。
【００６６】
（第８の実施の形態）
上記した各実施の形態では、比較器２３内の増幅回路として差動増幅回路やインバータを用いる場合について説明したが、この実施の形態では、図２５に示すように、差動増幅回路及びインバータ以外の増幅回路３６を用いるようにしたものである。この場合、前記スイッチＳＷ３には、前記基準電圧Ｖｒｅｆの代わりに増幅回路３６の回路閾値電圧に相当する電圧が供給される。
【００６７】
【発明の効果】
以上、説明したようにこの発明によれば、遅延時間を電荷量というアナログ量で検出できるため、ロジックゲートを遅延線に用いた従来のミラータイプＤＬＬにおいて問題となっていた量子化誤差の発生を防止することができる。従って、前進パルスと後退パルスの遅延量を等しくすることが可能なアナログ同期回路を提供することができる。
【００６８】
しかも、２個のキャパシタの充電電圧を比較して出力信号を得るための比較器として、キャパシタの充電電圧に左右されない一定の電圧を比較のための基準電圧として用いるようにしているので、外部クロック信号の周波数によって比較器自体で生じる遅延時間を常に一定にすることができ、広い周波数範囲での高精度な同期動作を実現することができる。
【図面の簡単な説明】
【図１】第１の実施の形態に係るアナログ同期回路の全体の回路図。
【図２】図１の回路で使用される一部の信号の波形図。
【図３】図１の回路の動作を説明するための信号の波形図。
【図４】図１の回路で使用される一部の信号を生成する回路の回路図。
【図５】図１の回路で使用される定電流源回路の原理を説明するためのシンボル図。
【図６】図１の回路で使用される定電流源回路の原理を説明するための特性図。
【図７】図１の回路の動作を説明するための信号の波形図。
【図８】図１の回路で比較器として使用することが変えられる差動増幅回路のシンボル図及び詳細な回路図。
【図９】図１の回路で使用される比較器の詳細な構成を示す回路図。
【図１０】図９の比較器の動作を説明するための一部の信号の波形図。
【図１１】図９の比較器で使用されるスイッチの詳細な構成を示す回路図。
【図１２】第２の実施の形態に係るアナログ同期回路で使用される比較器の詳細な構成を示す回路図。
【図１３】図１２の比較器で用いられているインバータの入出力特性を示す図。
【図１４】図１２の比較器の動作を説明するための一部の信号の波形図。
【図１５】図９及び図１２の比較器を含むアナログ同期回路の等価回路図。
【図１６】図９及び図１２の比較器を含むアナログ同期回路の等価回路図。
【図１７】第３の実施の形態に係るアナログ同期回路の原理を説明するための等価回路図。
【図１８】第３の実施の形態に係るアナログ同期回路で使用される比較器の詳細な構成を示す回路図。
【図１９】第３の実施の形態に係るアナログ同期回路で使用される図１８とは異なる比較器の詳細な構成を示す回路図。
【図２０】上記各実施の形態で使用されるキャパシタをＬＳＩ中で実現する際のＭＯＳトランジスタのシンボル図及び素子構造を示す断面図。
【図２１】図２０に示すＭＯＳトランジスタを用いて構成されるＭＯＳ型キャパシタを示す図。
【図２２】第４及び第５の各実施の形態を含む各実施の形態で使用されるＮチャネルＭＯＳトランジスタにおいてバックゲートに対するゲート電圧Ｖ（gate）と容量Ｃ（gate）との関係を示す特性図。
【図２３】上記第５の実施の形態で使用されるＮチャネルＭＯＳトランジスタの素子構造を示す断面図。
【図２４】図２３に示すＭＯＳトランジスタを用いて構成されるＭＯＳ型キャパシタを示す図。
【図２５】第８の実施の形態に係るアナログ同期回路で使用される比較器の詳細な構成を示す回路図。
【図２６】従来のミラータイプＤＬＬの一例を示すブロック図。
【図２７】従来の問題点を説明するための特性図。
【符号の説明】
１１…入力バッファ（ＩＢ）、
１２…ディレイモニタ（ＤＭ）、
１３…出力バッファ（ＯＢ）、
１４、１５…チャージ・バランス・ディレイ（ＣＢＤ）、
１６…ＯＲ回路、
１７、１８、１９、２０、２１、２２…ＡＮＤ回路、
２３…比較器（ＣＭＰ）、
２３′…ダミー回路、
２４…遅延回路（ＤＬ）、
３１…差動増幅回路、
３５…インバータ、
３６…増幅回路、
Ｃ１、Ｃ２…キャパシタ、
Ｓ１、Ｓ２…定電流源回路、
Ｎ１、Ｎ２…ＮチャネルＭＯＳトランジスタ、
ＳＷ１、ＳＷ２、ＳＷ３、ＳＷ３′…スイッチ、
Ｃｃ、Ｃｃ′…キャパシタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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