(57)【特許請求の範囲】
【請求項１】
透明基板上に形成された薄膜電界効果トランジスタと、前記薄膜電界効果トランジスタに隣接する容量領域とを備える半導体装置であって、
前記薄膜電界効果トランジスタは、前記透明基板上に形成され、チャネル領域と前記チャネル領域に隣接する導電領域とを有する半導体膜を含み、
前記容量領域は、
前記透明基板上に形成された下電極と、
前記下電極上に対向するように形成され、開口部を有する上電極とを含み、さらに、
前記導電領域上と前記上電極上とに形成され、上部表面を有し、その上部表面から前記導電領域にまで到達する第１のコンタクトホールと、前記上部表面から前記下電極にまで到達する第２のコンタクトホールとが形成された絶縁膜と、
前記第１および第２のコンタクトホールの内部から前記絶縁膜の上部表面上にまで延在し、前記導電領域と前記容量領域の下電極とを接続する接続導電体膜とを備える、半導体装置。
【請求項２】
前記第２のコンタクトホールは、前記絶縁膜の上部表面から前記上電極の開口部を介して前記下電極にまで到達する、請求項１に記載の半導体装置。
【請求項３】
前記上電極の開口部は、前記上電極の平面外形における凹部である、請求項２に記載の半導体装置。
【請求項４】
前記下電極は、前記半導体膜と同一レイヤによって構成され、かつ、前記半導体膜とは分離して形成されている、請求項１〜３のいずれか１項に記載の半導体装置。
【請求項５】
前記下電極は、前記導電体膜と同一レイヤによって構成され、かつ、前記半導体膜と接触するように形成されている、請求項１〜３のいずれか１項に記載の半導体装置。
【請求項６】
前記薄膜電界効果トランジスタの導電型はｎ型である、請求項１〜５のいずれか１項に記載の半導体装置。
【請求項７】
請求項１〜６のいずれか１項に記載の半導体装置を備える液晶表示装置。
【請求項８】
第１の薄膜電界効果トランジスタと、前記第１の薄膜電界効果トランジスタとは異なる導電型の第２の薄膜電界効果トランジスタと、前記第２の薄膜電界効果トランジスタに隣接する容量領域とを備える半導体装置の製造方法であって、
基板上に前記第１の薄膜電界効果トランジスタの導電領域となるべき第１の半導体膜と、前記第２の薄膜電界効果トランジスタの導電領域を含む第２の半導体膜と、前記容量領域の下電極とを形成する下層準備工程と、
前記第１および第２の半導体膜と下電極との上に、前記第１および第２の薄膜電界効果トランジスタのゲート電極と前記容量領域の上電極とになるべき上部導電体膜を形成する工程と、
前記上部導電体膜において、前記第１の薄膜電界効果トランジスタのゲート電極となるべき領域と、前記第２の半導体膜上に位置する領域と、前記下電極上であって前記第２の半導体膜上に位置する領域から間隔を隔てた領域との上にそれぞれレジスト膜を形成する工程と、
前記レジスト膜をマスクとして前記導電体膜をエッチングにより部分的に除去することにより、前記第１の薄膜電界効果トランジスタのゲート電極と、前記第２の半導体膜上に位置する第１の残存導電体膜と、前記第１の残存導電体膜と間隔を隔てて、前記下部電極上に位置する第２の残存導電体膜とを形成する工程と、
前記レジスト膜を除去する工程と、
前記第１の薄膜電界効果トランジスタのゲート電極と前記第１および第２の残存導電体膜とをマスクとして用いて、前記第１の半導体膜に導電性不純物を注入する工程と、
前記第１の半導体膜に導電性不純物を注入した後、前記第１の残存導電体膜において前記第２の薄膜電界効果トランジスタのゲート電極が形成されるべき領域上に一方レジスト膜を形成し、かつ、前記第２の残存導電体膜上に前記一方レジスト膜と間隔を隔てて配置され、かつ、前記容量領域の上電極が形成されるべき領域上に他方レジスト膜を形成する工程と、
前記一方および他方レジスト膜をマスクとして前記第１および第２の残存導電体膜を部分的にエッチングにより除去することにより、前記第２の薄膜電界効果トランジスタのゲート電極と前記容量領域の上電極とを形成する上層準備工程とを備える、半導体装置の製造方法。
【請求項９】
前記上層準備工程では、前記容量領域の上電極に開口部を形成し、さらに、
前記第２の薄膜電界効果トランジスタの導電領域上から前記容量領域の上電極上にまで延在するように上層絶縁膜を形成する工程と、
前記上層絶縁膜において、前記上層絶縁膜の上部表面から前記導電領域にまで到達する第１のコンタクトホールを形成するとともに、前記上層絶縁膜の上部表面から前記容量領域の上電極の開口部を介して前記容量領域の下電極にまで到達する第２のコンタクトホールを形成する工程と、
前記第１のコンタクトホールの内部から前記上層絶縁膜の上部表面を介して前記第２のコンタクトホールの内部にまで延在し、前記第２の薄膜電界効果トランジスタの導電領域と前記容量領域の下電極とを電気的に接続する接続導電体膜を形成する工程とを備える、請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記上層準備工程では、前記容量領域の上電極の平面外形において凹部を形成し、さらに、
前記第２の薄膜電界効果トランジスタの導電領域上から前記容量領域の上電極上にまで延在するように上層絶縁膜を形成する工程と、
前記上層絶縁膜において、前記上層絶縁膜の上部表面から前記導電領域にまで到達する第１のコンタクトホールを形成するとともに、前記上層絶縁膜の上部表面から前記容量領域の上電極の平面外形における凹部を介して前記容量領域の下電極にまで到達する第２のコンタクトホールを形成する工程と、
前記第１のコンタクトホールの内部から前記上層絶縁膜の上部表面を介して前記第２のコンタクトホールの内部にまで延在し、前記第２の薄膜電界効果トランジスタの導電領域と前記容量領域の下電極とを電気的に接続する接続導電体膜を形成する工程とを備える、請求項８に記載の半導体装置の製造方法。
【請求項１１】
前記上層準備工程ではウエットエッチングを用いる、請求項１０に記載の半導体装置の製造方法。
【請求項１２】
前記下層準備工程では、前記第２の半導体膜と前記下電極とが間隔を隔てて形成される、請求項８〜１１のいずれか１項に記載の半導体装置の製造方法。
【請求項１３】
前記下層準備工程では、前記第２の半導体膜と前記下電極とが同一レイヤによって接触するように形成される、請求項８〜１１のいずれか１項に記載の半導体装置の製造方法。
【請求項１４】
前記第２の薄膜電界効果形トランジスタの導電型はｎ型である、請求項８〜１３のいずれか１項に記載の半導体装置の製造方法。
【請求項１５】
請求項８〜１４のいずれか１項に記載の半導体装置の製造方法を用いる液晶表示装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体装置およびその製造方法と液晶表示装置およびその製造方法に関し、より特定的には、薄膜電界効果トランジスタとこの薄膜電界効果トランジスタに隣接する容量領域とを備える半導体装置およびその製造方法と液晶表示装置およびその製造方法に関する。
【０００２】
【従来の技術】
従来、液晶表示装置の１つとして、薄膜電界効果トランジスタを用いた液晶表示装置が知られている。図５３は、従来の液晶表示装置を示す平面模式図であり、液晶表示装置の表示画素領域を示している。図５４は従来の液晶表示装置を示す断面模式図であり、図５３の線分５００−５００における断面と図５３に示された液晶表示装置の駆動回路領域の断面とを示す。図５３および５４を参照して、従来の液晶表示装置を説明する。
【０００３】
図５３および５４を参照して、液晶表示装置は表示画素領域と駆動回路領域とを備える。表示画素領域においては、ガラス基板１０１上にシリコン窒化膜とシリコン酸化膜との２層膜からなる下地膜１０２が形成されている。下地膜１０２上には画素用薄膜電界効果トランジスタ１３６と容量１３７とが形成されている。
【０００４】
下地膜１０２上にはｎ+型不純物領域１０３ａ、１０３ｂ、１０３ｈとｎ型不純物領域１０４ａ〜１０４ｄとｎ-型不純物領域１０５ａ〜１０５ｅとチャネル領域１０６ａ、１０６ｂと容量電極１０９とが形成された半導体膜が形成されている。この半導体膜上には画素用薄膜電界効果トランジスタ１３６のゲート絶縁膜および容量１３７の誘電体膜として作用する絶縁膜１０７が形成されている。絶縁膜１０７上には、チャネル領域１０６ａ、１０６ｂ上に位置する領域において画素用薄膜電界効果トランジスタ１３６のゲート電極１０８ａが形成されている。また、絶縁膜１０７上において、容量電極１０９上に位置する領域には容量１３７の上部電極としての容量電極１０８ｂが形成されている。このように、ソース／ドレイン領域としてのｎ+型不純物領域１０３ａ、１０３ｂ、１０３ｈ、ｎ型不純物領域１０４ａ〜１０４ｄおよびｎ-型不純物領域１０５ａ〜１０５ｄと、チャネル領域１０６ａ、１０６ｂとゲート絶縁膜としての絶縁膜１０７とゲート電極１０８ａとから画素用薄膜電界効果トランジスタ１３６は構成されている。また、下電極としての容量電極１０９と誘電体膜としての絶縁膜１０７と上電極としての容量電極１０８ｂとから容量１３７は構成されている。
【０００５】
ゲート電極１０８ａと容量電極１０８ｂとの上には層間絶縁膜１１０が形成されている。層間絶縁膜１１０のｎ+型不純物領域１０３ａ、１０３ｈ上に位置する領域には、コンタクトホール１１１ａ、１１１ｂが形成されている。コンタクトホール１１１ａ、１１１ｂの内部から層間絶縁膜１１０の上部表面上にまで延在するように、メタル配線１１２ａ、１１２ｂが形成されている。メタル配線１１２ａ、１１２ｂ上にはパッシベーション膜（図示せず）が形成され、このパッシベーション膜上に平坦化膜１１３が形成されている。平坦化膜１１３とパッシベーション膜とにはコンタクトホール１１４が形成されている。このコンタクトホール１１４の内部から平坦化膜１１３の上部表面上にまで延在するように、メタル配線１１２ｂと電気的に接続された画素電極１１５が形成されている。画素電極１１５上には配向膜１１６ａが形成されている。
【０００６】
このような画素用薄膜電界効果トランジスタ１３６と容量１３７とが形成された基板１０１に対向するように、上ガラス基板１１７が配置されている。上ガラス基板１１７のガラス基板１０１に対向する面上にはカラーフィルタ１１８が配置されている。カラーフィルタ１１８のガラス基板１０１に対向する面上には対向電極１１９が形成されている。対向電極１１９のガラス基板１０１に対向する面上には配向膜１１６ｂが形成されている。配向膜１１６ａと配向膜１１６ｂとに挟まれた領域には液晶１２０が注入され封止されている。
【０００７】
液晶表示装置の駆動回路領域においては、表示画素領域と同様にガラス基板１０１上にシリコン窒化膜とシリコン酸化膜との２層膜からなる下地膜１０２が形成されている。この下地膜１０２上には駆動回路を構成するｐ型薄膜電界効果トランジスタ１３８とｎ型薄膜電界効果トランジスタ１３９とが形成されている。
【０００８】
下地膜１０２上には、ｐ型薄膜電界効果トランジスタ１３８のソース／ドレイン領域であるｐ型不純物領域１２７ａ、１２７ｂとチャネル領域１０６ｄとを含む半導体膜が形成されている。この半導体膜上にはｐ型薄膜電界効果トランジスタのゲート絶縁膜となる絶縁膜１０７が形成されている。絶縁膜１０７上のチャネル領域１０６ｄ上に位置する領域にはゲート電極１０８ｃが形成されている。このゲート電極１０８ｃとゲート絶縁膜としての絶縁膜１０７とｐ型不純物領域１２７ａ、１２７ｂとチャネル領域１０６ｄとからｐ型薄膜電界効果トランジスタ１３８が構成されている。また、下地膜１０２上には、ｎ型薄膜電界効果トランジスタ１３９のソース／ドレイン領域であるｎ+型不純物領域１０３ｅ、１０３ｆとｎ型不純物領域１０４ｅ、１０４ｆとｎ-型不純物領域１０５ｆ、１０５ｇと、チャネル領域１０６ｃとを含む半導体膜が形成されている。半導体膜上にはｎ型薄膜電界効果トランジスタ１３９のゲート絶縁膜となるべき絶縁膜１０７が形成されている。絶縁膜１０７上には、チャネル領域１０６ｃ上に位置する領域においてゲート電極１０８ｄが形成されている。このゲート電極１０８ｄと絶縁膜１０７とチャネル領域１０６ｃとｎ+型不純物領域１０３ｅ、１０３ｆとｎ型不純物領域１０４ｅ、１０４ｆとｎ-型不純物領域１０５ｆ、１０５ｇとからｎ型薄膜電界効果トランジスタ１３９が構成されている。ゲート電極１０８ｃ、１０８ｄ上には層間絶縁膜１１０が形成されている。層間絶縁膜１１０と絶縁膜１０７とには、ｐ型不純物領域１２７ａ、１２７ｂとｎ+型不純物領域１０３ｅ、１０３ｆとの上に位置する領域にコンタクトホール１１１ｄ〜１１１ｇがそれぞれ形成されている。コンタクトホール１１１ｄの内部から層間絶縁膜１１０の上部表面上にまで延在するようにメタル配線１１２ｃが形成されている。コンタクトホール１１１ｅ、１１１ｆの内部から層間絶縁膜１１０の上部表面上にまで延在するようにメタル配線１１２ｄが形成されている。コンタクトホール１１１ｇの内部から層間絶縁膜１１０の上部表面上にまで延在するようにメタル配線１１２ｅが形成されている。メタル配線１１２ｃ〜１１２ｅ上にはパッシベーション膜が形成され、このパッシベーション膜上には平坦化膜１１３が形成されている。また、ガラス基板１０１に対向するように上ガラス基板１１７が配置され、この上ガラス基板１１７とガラス基板１０１との間には液晶１２０が注入、封止されている。
【０００９】
次に、図５５〜７２を参照して図５３および５４に示した液晶表示装置の製造工程を説明する。図５５〜６２は、図５３および５４に示した液晶表示装置の製造工程を説明するための平面模式図であり、図６３〜７２は、図５３および５４に示した液晶表示装置の製造工程を説明するための断面模式図である。図５５〜６２に示した平面模式図は、図５３における領域２００の平面模式図を示している。また、図６３〜７２に示した断面模式図における表示画素領域は、図５３における線分５００−５００における断面模式図に対応する。
【００１０】
まず、表示画素領域および駆動回路領域において、ガラス基板１０１（図６３参照）上にシリコン酸化膜とシリコン窒化膜との２層膜からなる下地膜１０２（図６３参照）を形成する。この下地膜１０２上にＣＶＤ（Chemical Vapor Deposition）法を用いてアモルファスシリコン膜１２２を形成する。そして、図６３に示すようにアモルファスシリコン膜１２２にレーザ光を照射することによってレーザアニールを行なう。このようにしてアモルファスシリコン膜１２２をポリシリコン化する。
【００１１】
次に、図５５に示すように、表示画素領域において画素用薄膜電界効果トランジスタ１３６のソース／ドレイン領域およびチャネル領域１０６ａ、１０６ｂ（図５４参照）と容量電極１０９（図５４参照）とになるべきポリシリコン膜１２５ａ（図６４参照）を形成するため、アモルファスシリコン膜１２２をポリシリコン化したポリシリコン膜上にレジスト膜１２３を形成する。このレジスト膜１２３をマスクとして用いて、上記ポリシリコン膜を部分的に除去することにより、ポリシリコン膜１２５ａを形成する。また、このとき同時に液晶表示装置の駆動回路領域においては、上記ポリシリコン膜上にｐ型薄膜電界効果トランジスタ１３８のｐ型不純物領域１２７ａ、１２７ｂとチャネル領域１０６ｄとになるべきポリシリコン膜１２５ｂ（図６４参照）およびｎ型薄膜電界効果トランジスタ１３９のソース／ドレイン領域とチャネル領域１０６ｃとなるべきポリシリコン膜を同様の手法により形成する。
【００１２】
次に、ポリシリコン膜１２５ａ〜１２５ｃ上に絶縁膜１０７（図６４参照）を形成する。絶縁膜１０７上に、写真製版加工技術を用いて、図５６および６４に示すように、所定のパターンを有するレジスト膜１２４ａ〜１２４ｃを形成する。レジスト膜１２４ａは画素用薄膜電界効果トランジスタ１３６のゲート電極１０８ａが形成されるべき領域上に形成されている。また、レジスト膜１２４ｂは、駆動回路領域においてｐ型薄膜電界効果トランジスタ１３８が形成されるべき領域を覆うように形成されている。レジスト膜１２４ｃは、ｎ型薄膜電界効果トランジスタ１３９のゲート電極１０８ｄが形成されるべき領域上に形成されている。そして、図６４に示すように、レジスト膜１２４ａ〜１２４ｃをマスクとしてｎ型の導電性不純物をポリシリコン膜の所定の領域に注入することにより、ｎ+型不純物領域１０３ａ、１０３ｂ、１０３ｅ〜１０３ｇとチャネル領域１０６ａ〜１０６ｃとを形成する。その後、レジスト膜１２４ａ〜１２４ｃを除去する。
【００１３】
次に、絶縁膜１０７上にゲート電極１０８ａ、１０８ｃ、１０８ｄと容量電極１０８ｂとなるべき導電体膜（図示せず）を形成する。図５７に示すように表示画素領域において、この導電体膜上に写真製版加工技術を用いて画素用薄膜電界効果トランジスタ１３６と容量１３７とが形成されるべき領域を覆うようにレジスト膜１４２を形成する。また、このとき駆動回路領域においては、ｐ型薄膜電界効果トランジスタ１３８のゲート電極１０８ｃが形成されるべき領域上に他のレジスト膜を形成し、同時にｎ型薄膜電界効果トランジスタ１３９が形成されるべき領域を覆うようにもう１つのレジスト膜を形成する。このレジスト膜１４２をマスクとして導電体膜を部分的にエッチングにより除去することにより、図６５に示すように画素用薄膜電界効果トランジスタ１３６と容量１３７とが形成されるべき領域上に延在する導電体膜１２６ａを得ることができる。この導電体膜１２６ａの平面形状は図５７に示したレジスト膜１４２の平面形状とほぼ同一である。また、このエッチング工程において、駆動回路領域ではｎ型薄膜電界効果トランジスタ１３９が形成されるべき領域を覆うように導電体膜１２６ｂ（図６５参照）が形成されている。また、このエッチング工程においてはｐ型薄膜電界効果トランジスタ１３８のゲート電極１０８ｃ（図６５参照）が形成されている。
【００１４】
次に、図６６に示すように、導電体膜１２６ａ、１２６ｂとゲート電極１０８ｃとをマスクとしてポリシリコン膜にボロン（Ｂ）イオンを注入することにより、ｐ型不純物領域１２７ａ、１２７ｂを形成する。このボロンイオンの注入工程においては、導電体膜１２６ａ、１２６ｂがマスクとして作用するので、容量電極１０９および画素用薄膜電界効果トランジスタ１３６のソース／ドレイン領域およびチャネル領域となるべきポリシリコン膜１２５ａにはボロンイオンは注入されない。
【００１５】
次に、図６７および５８に示すように、写真製版加工技術を用いて導電体膜１２６ａ、１２６ｂおよびゲート電極１０８ｃ上にレジスト膜１２９ａ〜１２９ｄを形成する。このときレジスト膜１２９ａは画素用薄膜電界効果トランジスタ１３６のゲート電極１０８ａが形成されるべき領域上に形成されている。また、レジスト膜１２９ｂは容量１３７の容量電極１０８ｂが形成されるべき領域上に形成されている。そして、レジスト膜１２９ｄはｎ型薄膜電界効果トランジスタ１３９のゲート電極１０８ｄが形成されるべき領域上に形成されている。また、レジスト膜１２９ｃはｐ型薄膜電界効果トランジスタ１３８を覆うように形成されている。次に、このレジスト膜１２９ａ〜１２９ｄをマスクとして導電体膜１２６ａ、１２６ｂを部分的に除去することにより、ゲート電極１０８ａ、１０８ｄと容量電極１０８ｂ（図６８参照）とを形成する。
【００１６】
そして、図６８に示すように、ポリシリコン膜の所定領域にリン（Ｐ）イオンを注入することにより、ｎ型不純物領域１０４ａ〜１０４ｆ、およびｎ+型不純物領域１０３ｈを形成する。ここで、レジスト膜１２９ａ、１９２ｄの幅は、図６４におけるレジスト膜１２４ａ、１２４ｃの幅よりも小さくなるように形成されている。このため、図６４に示したリンイオンの注入工程によりリンイオンが注入されていない領域（ゲート電極１０８ａ、１０８ｄに隣接する領域）に図６８に示した工程においてリンイオンを注入できる。このように図６８に示した工程において初めてリンイオンが注入された領域がｎ型不純物領域１０４ａ〜１０４ｆとなっている。また、上述のエッチング工程においては、ゲート電極１０８ａ、１０８ｄの側面はレジスト膜１２９ａ、１２９ｄの側面の位置よりも後退した位置となるようにエッチングが行なわれている。これはエッチング工程においてウエットエッチングを用い、導電体膜１２６ａ、１２６ｂをオーバーエッチングするなど、エッチング条件を調整することにより容易に実施することができる。そして、図６８に示したリンイオンの注入工程の後、レジスト膜１２９ａ〜１２９ｄを除去する。
【００１７】
次に、図６９に示すように、ゲート電極１０８ａ、１０８ｄと容量電極１０８ｂとをマスクとしてポリシリコン膜の所定領域に低濃度のリンイオンを注入する。ここで、上述のようにゲート電極１０８ａ、１０８ｄの幅はレジスト膜１２９ａ、１２９ｄの幅よりも小さくなっているため、図６９に示したリンイオンの注入工程において初めてリンイオンが注入される領域が発生する。この図６９に示した工程において低濃度のリンイオンを初めて注入された領域がｎ-型不純物領域１０５ａ〜１０５ｇとなる。
【００１８】
次に、図７０に示すように、ゲート電極１０８ａ、１０８ｃ、１０８ｄと容量電極１０８ｂとの上に層間絶縁膜１１０を形成する。
【００１９】
次に、図５９に示すように、層間絶縁膜１１０上に写真製版加工技術を用いて所定のパターンを有するレジスト膜１３０を形成する。レジスト膜１３０には、コンタクトホール１１１ａ、１１１ｂ（図７１参照）が形成されるべき領域上にそれぞれ開口部１３１ａ、１３１ｂが形成されている。このレジスト膜１３０をマスクとして層間絶縁膜１１０および絶縁膜１０７を部分的にエッチングにより除去することにより、コンタクトホール１１１ａ、１１１ｂ（図７１参照）を形成する。また、レジスト膜１３０には、駆動回路領域においてコンタクトホール１１１ｄ〜１１１ｇが形成されるべき領域上にも同様に開口部が形成されている。このため、上述したコンタクトホール１１１ａ、１１１ｂを形成するためのエッチング工程により、駆動回路領域ではコンタクトホール１１１ｄ〜１１１ｇが形成される。その後、レジスト膜１３０を除去する。
【００２０】
次に、層間絶縁膜１１０上にメタル膜（図示せず）を形成する。このメタル膜は層間絶縁膜１１０の上部表面上からコンタクトホール１１１ａ、１１１ｂ、１１１ｄ〜１１１ｇの内部にまで延在するように形成される。このメタル膜上において、図６０に示すように、メタル配線１１２ａ〜１１２ｅが形成されるべき領域上に写真製版加工技術を用いて所定のパターンを有するレジスト膜１３２ａ、１３２ｂを形成する。図６０を参照して、レジスト膜１３２ａはメタル配線１１２ａが形成されるべき領域上に形成されている。また、レジスト膜１３２ｂはメタル配線１１２ｂが形成されるべき領域上に形成されている。このレジスト膜１３２ａ、１３２ｂをマスクとしてメタル膜をエッチングにより部分的に除去することにより、メタル配線１１２ａ、１１２ｂを形成する。また、駆動回路領域においても同様の工程によりメタル配線１１２ｃ〜１１２ｅを形成する。その後レジスト膜１３２ａ、１３２ｂを除去する。このようにして図７１に示すような構造を得る。
【００２１】
次に、メタル配線１１２ａ〜１１２ｅ上にパッシベーション膜（図示せず）を形成する。パッシベーション膜上に平坦化膜１１３（図７２参照）を形成する。平坦化膜１１３上に写真製版加工技術を用いて所定のパターンを有するレジスト膜１３３（図６１参照）を形成する。
【００２２】
図６１を参照して、レジスト膜１３３には、平坦化膜１１３のコンタクトホール１１４（図７２参照）が形成されるべき領域上に開口部１３４が形成されている。このレジスト膜１３３をマスクとしてエッチングにより平坦化膜１１３およびパッシベーション膜を部分的に除去することにより、コンタクトホール１１４を形成する。この後レジスト膜１３３を除去する。
【００２３】
次に、平坦化膜１１３の上部表面上からコンタクトホール１１４の内部にまで延在するように透明電極となるべき透明性導電体膜（図示せず）を形成する。この透明性導電体膜上に図６２に示すように写真製版加工技術を用いてレジスト膜１３５を形成する。レジスト膜１３５は画素電極１１５が形成されるべき領域上に形成されている。このレジスト膜１３５をマスクとして透明性導電体膜を部分的に除去することにより、画素電極１１５（図７２参照）を得る。この後レジスト膜１３５を除去する。このようにして、図７２に示すような構造を得る。
【００２４】
この後、画素電極１１５上に配向膜１１６ａを形成し、カラーフィルタ１１８、対向電極１１９および配向膜１１６ｂを備える上ガラス基板１１７（図５４参照）を準備する。この上ガラス基板１１７をガラス基板１０１に対向するように配置し、この上ガラス基板１１７とガラス基板１０１との間に液晶１２０を注入、封止することにより、図５３および５４に示した液晶表示装置を得ることができる。
【００２５】
【発明が解決しようとする課題】
上記のような従来の液晶表示装置においては、以下に示すような問題があった。すなわち、図６６に示すボロンの注入工程において、ポリシリコン膜１２５ａに不要なボロンイオンが注入されることを防止するための保護膜として導電体膜１２６ａを用いている。そして、この導電体膜１２６ａは、図５８および６７に示したように、レジスト膜１２９ａ、１２９ｂをマスクとしたエッチングによりゲート電極１０８ａと容量電極１０８ｂとに分離される。この場合、ゲート電極１０８ａと容量電極１０８ｂとの間に位置する導電体膜１２６ａの部分をエッチングする工程は上述のエッチング工程１回だけである。このエッチング工程において、基板表面に付着している異物やレジスト中の異物などに起因してレジスト膜１２９ａ、１２９ｂにパターン欠陥、具体的にはレジスト膜１２９ａとレジスト膜１２９ｂとの間に異物が存在することによってレジスト膜１２９ａ、１２９ｂの間が分離されないなどのパターン欠陥が発生する場合があった。このようなレジスト膜１２９ａ、１２９ｂの欠陥が発生した場合、ゲート電極１０８ａと容量電極１０８ｂとの間に導電体膜１２６ａの一部がエッチング後に残存し、結果的にゲート電極１０８ａと容量電極１０８ｂとが短絡する場合があった。このような短絡の発生は液晶表示装置の製造歩留り低下の大きな原因となっていた。
【００２６】
この発明は、上記のような課題を解決するためになされたものであり、この発明の１つの目的は、薄膜電界効果トランジスタとその薄膜電界効果トランジスタに隣接して形成された容量とを備える半導体装置において、その薄膜電界効果トランジスタのゲート電極と容量電極との間の短絡などの不良の発生を防止することが可能な半導体装置およびその製造方法を提供することである。
【００２７】
この発明のもう１つの目的は、薄膜電界効果トランジスタとその薄膜電界効果トランジスタに隣接して形成された容量とを備える液晶表示装置において、この薄膜電界効果トランジスタのゲート電極と容量の容量電極との間の短絡などの不良の発生を防止することが可能な液晶表示装置およびその製造方法を提供することである。
【００２８】
【課題を解決するための手段】
この発明の１の局面における半導体装置は、透明基板上に形成された薄膜電界効果トランジスタと、薄膜電界効果トランジスタに隣接する容量領域とを備える半導体装置であって、薄膜電界効果トランジスタは、透明基板上に形成され、チャネル領域とチャネル領域に隣接する導電領域とを有する半導体膜を含む。容量領域は、透明基板上に形成された下電極と、この下電極上に対向するように形成され、開口部を有する上電極とを含む。さらに、半導体装置は、導電領域上と上電極上とに形成され、上部表面を有し、その上部表面から導電領域にまで到達する第１のコンタクトホールと、上部表面から下電極にまで到達する第２のコンタクトホールとが形成された絶縁膜と、第１および第２のコンタクトホールの内部から絶縁膜の上部表面上にまで延在し、導電領域と容量領域の下電極とを接続する接続導電体膜とを備える（請求項１）。
【００２９】
このように、接続導電体膜を備えるので、後述する製造方法において示すように、半導体膜と下電極とが分離して形成されていても、接続導電体膜によって半導体膜の導電領域と下電極とを確実に電気的に接続することができる。このため、後述する製造工程において、この半導体膜および下電極に不要な導電性不純物が注入されることを防止するための保護膜として用いられ、かつ薄膜電界効果トランジスタのゲート電極および容量領域の上電極を形成するための導電体膜を形成する場合に、この半導体膜上に位置する部分と下電極上に位置する部分とを完全に分離して形成することが可能になる。そして、この導電体膜を再度エッチングすることによりゲート電極と上電極とを形成すれば、この薄膜電界効果トランジスタのゲート電極と容量領域の上電極との間に位置する領域は少なくとも２回エッチングを受けることになる。そのため、たとえ２回のうちのどちらかのエッチング工程において不純物などの影響によりレジスト膜にパターン不良が発生しても、他の一方のエッチング工程において所定の形状のパターンが形成されれば、ゲート電極と上電極との間の領域がエッチングされる。この結果、ゲート電極と容量領域の上電極とが短絡するといった不良の発生確率を低減することができる。これにより、半導体装置の製造歩留りを向上させることができる。
【００３０】
上記１の局面における半導体装置では、第２のコンタクトホールは、絶縁膜の上部表面から上電極の開口部を介して下電極にまで到達することが好ましい（請求項２）。
【００３１】
このように、上電極に開口部を形成し、この開口部を介して接続導電体膜が形成される第２のコンタクトホールを形成すれば、接続導電体膜と容量領域の下電極との接続領域を確保するために、下電極の形成された領域より外側に位置し、上電極とは平面的に重ならない領域にまで下電極を延在させるといった必要がない。このため、容量領域の下電極が占有する面積を必要以上に大きくする必要がないので、半導体装置を容易に高集積化できる。
【００３２】
上記１の局面における半導体装置では、上電極の開口部は上電極の平面外形における凹部であることが好ましい（請求項３）。
【００３３】
この場合、上電極の平面外形に凹部を形成して、この凹部を介して接続導電体膜を形成するための第２のコンタクトホールが形成されるので、上電極に開口部を形成する場合と同様に、第２のコンタクトホールと下電極との接続領域を確保するために、下電極が形成されるべき領域から外側へ下電極を延在させる必要がない。この結果、容量領域が占有する面積を削減できる。
【００３４】
また、上電極にウエットエッチングなどを用いて開口部を形成する場合、エッチング工程において開口部が形成されない、あるいは開口部の形状が所定の形状とは異なるというようなエッチング不良がある確率で発生する。しかし、上電極の平面外形に凹部を形成するようなエッチングにおいては、上記のような開口部を形成する場合に発生するエッチング不良は発生しない。このため、半導体装置の製造歩留りが上記のような不良に起因して低下することを防止できる。
【００３５】
また、絶縁膜の上部表面には、上電極の存在に起因して段差部が形成される。しかし、上電極の平面外形における凹部を通るように第２のコンタクトホールを形成するので、この第２のコンタクトホールは上電極の平面外形における周辺部に位置することになる。このため、接続導電体膜を、上電極と平面的に重ならない領域を介して第２のコンタクトホール内まで延在するように形成することができる。つまり、上電極の存在に起因する絶縁膜の上部表面における段差部上に接続導電体膜が形成されることを防止できる。この結果、この段差部の存在に起因して接続導電体膜が断線するといった不良の発生を防止できる。
【００３６】
上記１の局面または他の局面における半導体装置では、下電極は、半導体膜と同一レイヤによって構成され、かつ、半導体膜とは分離して形成されていることが好ましい（請求項４）。
【００３７】
この場合、後述する製造方法において示すように、半導体膜と下電極とが分離して形成されるため、この半導体膜および下電極に不要な導電性不純物が注入されることを防止するためのマスクとして用いられ、かつ薄膜電界効果トランジスタのゲート電極および容量領域の上電極を形成するための導電体膜を、この半導体膜上に位置する部分と下電極上に位置する部分とに完全に分離した２つの導電体膜としてエッチング工程（第１回目のエッチング工程）を用いて形成することができる。そして、この２つの導電体膜を再度エッチング（第２回目のエッチング工程）することによりゲート電極と上電極とを形成すれば、この薄膜電界効果トランジスタのゲート電極と容量領域の上電極との間に位置する導電体膜部分は、少なくとも上記第１および第２のエッチング工程という２回のエッチングを受けることになる。そのため、たとえ２回のうちの一方のエッチング工程において不純物などの影響によりレジスト膜にパターン不良が発生しても、２回のうちの他方のエッチング工程において所定の形状のパターンが形成されれば、ゲート電極と上電極との間の領域に位置する導電体膜はエッチングを受けることになる。この結果、エッチング不良によりゲート電極と上電極との間の領域に位置する導電体膜が残存することに起因するゲート電極と容量領域の上電極との短絡といった不良の発生確率を低減することができる。これにより、半導体装置の製造歩留りを向上させることができる。
【００３８】
上記１の局面または他の局面における半導体装置では、下電極が導電体膜と同一レイヤによって構成され、かつ、半導体膜と接触するように形成されていてもよい（請求項５）。
【００３９】
このようにすれば、導電領域が形成された半導体膜と下電極とは同一レイヤにより構成されているため、半導体膜と下電極との接続部に段差は形成されない。このため、半導体膜と下電極との接続部上に位置する領域では、絶縁膜の上部表面上に半導体膜と上電極との接続部に起因する段差は形成されず、絶縁膜の上部表面を比較的平坦な形状とすることができる。この結果、接続導電体膜をこの導電体膜と下電極との接続部上の領域に形成すれば、上記段差に起因する接続導電体膜の断線などの不良の発生を防止できる。
【００４０】
上記１の局面または他の局面における半導体装置では、薄膜電界効果トランジスタの導電型はｎ型であることが好ましい（請求項６）。
【００４１】
この場合、ｎ型の薄膜電界効果トランジスタはｐ型の薄膜電界効果トランジスタよりもキャリアの移動度が高いため、高い動作速度を示す薄膜電界効果トランジスタを実現できる。このような本発明による半導体装置を、薄膜電界効果トランジスタと容量領域とを備える液晶表示装置の表示画素などに適用すれば、液晶表示装置において製造歩留りを向上させることができると同時に高い応答性を実現できる。
【００４２】
この発明の別の局面における液晶表示装置は、上記１の局面または他の局面における半導体装置を備える（請求項７）。
【００４３】
このようにすれば、本発明による半導体装置は、上述のように薄膜電界効果トランジスタとその薄膜電界効果トランジスタに隣接する容量領域とを備えるが、この構造は液晶表示装置の表示画素領域の構造に適用できる。そして、このように本発明による半導体装置を液晶表示装置に適用することにより、液晶表示装置の歩留りの向上を図ることができる。
【００４４】
この発明のもう一つの局面における半導体装置の製造方法は、第１の薄膜電界効果トランジスタと、この第１の薄膜電界効果トランジスタとは異なる導電型の第２の薄膜電界効果トランジスタと、第２の薄膜電界効果トランジスタに隣接する容量領域とを備える半導体装置の製造方法であって、基板上に第１の薄膜電界効果トランジスタの導電領域となるべき第１の半導体膜と、第２の薄膜電界効果トランジスタの導電領域を含む第２の半導体膜と、容量領域の下電極とを形成する下層準備工程を実施する。第１および第２の半導体膜と下電極との上に、第１および第２の薄膜電界効果トランジスタのゲート電極と容量領域の上電極とになるべき上部導電体膜を形成する工程を実施する。上部導電体膜において、第１の薄膜電界効果トランジスタのゲート電極となるべき領域と、第２の半導体膜上に位置する領域と、下電極上であって第２の半導体膜上に位置する領域から間隔を隔てた領域との上にそれぞれレジスト膜を形成する工程を実施する。レジスト膜をマスクとして導電体膜をエッチングにより部分的に除去することにより、第１の薄膜電界効果トランジスタのゲート電極と、第２の半導体膜上に位置する第１の残存導電体膜と、第１の残存導電体膜と間隔を隔てて、下部電極上に位置する第２の残存導電体膜とを形成する工程を実施する。レジスト膜を除去する。第１の薄膜電界効果トランジスタのゲート電極と第１および第２の残存導電体膜とをマスクとして用いて、第１の半導体膜に導電性不純物を注入する工程を実施する。第１の半導体膜に導電性不純物を注入した後、第１の残存導電体膜において第２の薄膜電界効果トランジスタのゲート電極が形成されるべき領域上に一方レジスト膜を形成し、かつ、第２の残存導電体膜上に一方レジスト膜と間隔を隔てて配置され、かつ、容量領域の上電極が形成されるべき領域上に他方レジスト膜を形成する工程を実施する。一方および他方レジスト膜をマスクとして第１および第２の残存導電体膜を部分的にエッチングにより除去することにより、第２の薄膜電界効果トランジスタのゲート電極と容量領域の上電極とを形成する上層準備工程を実施する（請求項８）。
【００４５】
このようにすれば、第１および第２の残存導電体膜を形成する工程におけるエッチングにより、第１の残存導電体膜と第２の残存導電体膜との間に位置する領域の上部導電体膜は１回目のエッチングを受ける。そして、第２の薄膜電界効果トランジスタのゲート電極は第１の残存導電体膜から形成され、容量領域の上電極は第２の残存導電体膜を部分的にエッチングすることにより形成される。つまり上層準備工程において第１の残存導電体膜と第２の残存導電体膜との間に位置する領域（第２の薄膜電界効果トランジスタのゲート電極と容量領域の上電極との間に位置する領域）は２回目のエッチングを受ける。すなわち、第２の薄膜電界効果トランジスタのゲート電極と容量領域の上電極との間に位置する上部導電体膜の部分は２回のエッチングを受ける。そのため、この２回のうち一方のエッチング工程におけるレジスト膜において基板上の不純物などに起因するパターン不良などが発生しても、この２回のうち他方のエッチング工程におけるレジスト膜のパターンが所定の形状となっていれば、第２の薄膜電界効果トランジスタのゲート電極と容量領域の上電極とを分離して形成できる。つまり、第２の薄膜電界効果トランジスタのゲート電極と容量領域の上電極との間において短絡が発生することを防止できる。このため、上記短絡に起因する半導体装置の製造歩留りの低下を防止できる。
【００４６】
上記もう一つの局面における半導体装置の製造方法では、上層準備工程において容量領域の上電極に開口部を形成することが好ましい。さらに、第２の薄膜電界効果トランジスタの導電領域上から容量領域の上電極上にまで延在するように上層絶縁膜を形成する工程と、上層絶縁膜において、この上層絶縁膜の上部表面から導電領域にまで到達する第１のコンタクトホールを形成するとともに、上層絶縁膜の上部表面から容量領域の上電極の開口部を介して容量領域の下電極にまで到達する第２のコンタクトホールを形成する工程と、第１のコンタクトホールの内部から上層絶縁膜の上部表面を介して第２のコンタクトホールの内部にまで延在し、第２の薄膜電界効果トランジスタの導電領域と容量領域の下電極とを電気的に接続する接続導電体膜を形成する工程とを備えることが好ましい（請求項９）。
【００４７】
この場合、上電極の開口部を介して接続導電体膜が容量領域の下電極と接触するので、接続導電体膜と容量領域の下電極との接続領域を確保するために、下電極の形成された領域より外側に位置し、上電極とは平面的に重ならない領域にまで下電極を延在させるといった必要がない。このため、容量領域が占める領域の面積を小さくすることができる。この結果、半導体装置を微細化することがより容易になる。
【００４８】
上記もう一つの局面における半導体装置の製造方法は、上層準備工程にて容量領域の上電極の平面外形において凹部を形成することが好ましい。さらに、第２の薄膜電界効果トランジスタの導電領域上から容量領域の上電極上にまで延在するように上層絶縁膜を形成する工程と、上層絶縁膜において、上層絶縁膜の上部表面から導電領域にまで到達する第１のコンタクトホールを形成するとともに、上層絶縁膜の上部表面から容量領域の上電極の平面外形における凹部を介して容量領域の下電極にまで到達する第２のコンタクトホールを形成する工程と、第１のコンタクトホールの内部から上層絶縁膜の上部表面を介して第２のコンタクトホールの内部にまで延在し、第２の薄膜電界効果トランジスタの導電領域と容量領域の下電極とを電気的に接続する接続導電体膜を形成する工程とを備えることが好ましい（請求項１０）。
【００４９】
この場合、上電極の平面外形の凹部を介して下電極に接続導電体膜が接触しているので、上電極に開口部を形成する場合と同様に、第２のコンタクトホールと下電極との接続領域を確保するために、下電極が形成されるべき領域から外側へ下電極を延在させる必要がない。このため、容量領域の占有面積を小さくできる。この結果、容易に半導体装置を微細化できる。
【００５０】
また、上電極に開口部を形成するエッチング工程では、確率的に開口部の形状が所定の形状からずれる、あるいは開口部が形成されないというような不良が発生する。しかし、上電極の平面外形の凹部を形成するエッチングにおいては、上記のような不良はほとんど発生しない。このため、開口不良に起因する半導体装置の製造歩留りの低下を防止できる。
【００５１】
また、絶縁膜の上部表面には、上電極の存在に起因して段差部が形成されるが、上電極の平面外形における凹部を通るように第２のコンタクトホールを形成するので、この第２のコンタクトホールは上電極の平面外形における周辺部に位置することになる。このため、接続導電体膜を、上電極と平面的に重ならない領域を介して第２のコンタクトホール内まで延在するように形成することができる。つまり、上電極の存在に起因する絶縁膜の上部表面における段差部上に接続導電体膜が形成されることを防止できる。この結果、この段差部の存在に起因して接続導電体膜が断線するといった不良の発生を防止できる。
【００５２】
上記もう一つの局面における半導体装置の製造方法では、上層準備工程においてウエットエッチングを用いることが好ましい（請求項１１）。
【００５３】
この場合、ウエットエッチングではエッチング時間などを制御することによりより正確にエッチング量を変更できる。この結果、高い加工精度を実現できる。
【００５４】
上記もう一つの局面における半導体装置の製造方法では、下層準備工程において、第２の半導体膜と下電極とが間隔を隔てて形成されることが好ましい（請求項１２）。
【００５５】
このように、第２の半導体膜と下電極とが間隔を隔てて形成されることにより、第１の半導体膜に導電性不純物を注入する工程において第１および第２の残存導電体膜をたがいに間隔を隔てて形成しても、この第１および第２の残存導電体膜の間の空隙下に半導体膜および下電極の一部が位置することを防止できる。このため、上記第１の半導体膜に導電性不純物を注入する工程において、半導体膜および下電極に導電性不純物が注入されることはない。この結果、第１の半導体膜および下電極に必要以上に導電性不純物が注入されることに起因する半導体装置の電気的特性の劣化を防止できる。
【００５６】
上記もう一つの局面における半導体装置の製造方法では、下層準備工程において、第２の半導体膜と下電極とが同一レイヤによって接触するように形成されていてもよい（請求項１３）。
【００５７】
この場合、第２の半導体膜と下電極との間に間隔が形成された場合には、この第２の半導体膜と下電極との間に位置する領域に段差が発生するが、このように第２の半導体膜と下電極とが接触するように形成されれば上記段差は発生しない。このため、第２の薄膜電界効果トランジスタの導電領域と下電極とを電気的に接続する接続導電体膜を上記第２の半導体膜と下電極との間の領域上に形成すれば、このような段差に起因する接続導電体膜の断線などの不良の発生を防止できる。
【００５８】
上記もう一つの局面における半導体装置の製造方法では、第２の薄膜電界効果形トランジスタの導電型はｎ型であることが好ましい（請求項１４）。
【００５９】
ここで、ｎ型の薄膜電界効果トランジスタはｐ型の薄膜電界効果トランジスタよりもキャリアの移動度が高いため、動作速度を向上させることが可能である。そして、本発明による半導体装置の製造方法により得られる半導体装置は第２の薄膜電界効果トランジスタとこの第２の薄膜電界効果トランジスタに隣接する容量領域とを備えるが、このような構造は液晶表示装置の表示画素領域において用いられる。そして、この液晶表示装置の表示画素領域においては液晶表示装置の表示特性を向上させるために、薄膜電界効果トランジスタにおいて高い応答特性が求められている。そのため、本発明による半導体装置の製造方法をこのような液晶表示装置の表示画素領域の製造方法に適用すれば、製造歩留りを向上させることができるとともに、液晶表示装置の表示特性を向上させることができる。
【００６０】
この発明のさらに他の局面における液晶表示装置の製造方法は、上記もう一つの局面における半導体装置の製造方法を用いる（請求項１５）。
【００６１】
このようにすれば、液晶表示装置の製造歩留りを向上させることができる。
【００６２】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を説明する。なお、以下の図面において同一または相当する部分には同一の参照番号を付しその説明は繰返さない。
【００６３】
（実施の形態１）
図１は、本発明による液晶表示装置の実施の形態１を示す平面模式図である。図１は、液晶表示装置の表示画素領域を示している。図２は、本発明による液晶表示装置の実施の形態１を示す断面模式図であって、図１における線分１００−１００における表示画素領域の断面と、本発明による液晶表示装置の駆動回路領域における断面とを示している。図１および２を参照して、液晶表示装置を説明する。
【００６４】
図１および２を参照して、液晶表示装置の表示画素領域では、ガラス基板１上にシリコン窒化膜とシリコン酸化膜との２層膜からなる下地膜２が形成されている。下地膜２上には画素用薄膜電界効果トランジスタ３６と、この画素用薄膜電界効果トランジスタ３６と間隔を隔てて容量３７とが形成されている。
【００６５】
下地膜２上には、導電領域としてのソース／ドレイン領域であるｎ+型不純物領域３ａ〜３ｃ、ｎ型不純物領域４ａ〜４ｄおよびｎ-型不純物領域５ａ〜５ｄとチャネル領域６ａ、６ｂとを有する半導体膜が形成されている。半導体膜上にはゲート絶縁膜となる絶縁膜７が形成されている。絶縁膜７上には、チャネル領域６ａ、６ｂ上に位置する領域に金属膜からなるゲート電極８ａが形成されている。ゲート電極８ａとゲート絶縁膜としての絶縁膜７とｎ+型不純物領域３ａ〜３ｃ、ｎ型不純物領域４ａ〜４ｄ、ｎ-型不純物領域５ａ〜５ｄとチャネル領域６ａ、６ｂとから画素用薄膜電界効果トランジスタ３６が構成されている。
【００６６】
また、下地膜２上にはｎ+型不純物領域３ｄとｎ-型不純物領域５ｅ、５ｆとを含む、容量３７の下電極９が形成されている。下電極９上には誘電体膜としての絶縁膜７が形成されている。絶縁膜７上には、下電極９上に位置する領域に上電極としての上電極８ｂが形成されている。上電極８ｂには開口部２１が形成されている。ゲート電極８ａと上電極８ｂとの上には層間絶縁膜１０が形成されている。ｎ+型不純物領域３ａ、３ｃ、３ｄ上に位置する領域には、絶縁膜７と層間絶縁膜１０とにコンタクトホール１１ａ〜１１ｃが形成されている。コンタクトホール１１ｃは、層間絶縁膜１０の上部表面から上電極８ｂの開口部２１を介して下電極９のｎ+型不純物領域３ｄにまで到達するように形成されている。ｎ+型不純物領域３ａと電気的に接続され、コンタクトホール１１ａの内部から層間絶縁膜１０の上部表面上に延在するようにメタル配線１２ａが形成されている。また、第１のコンタクトホールとしてのコンタクトホール１１ｂおよび第２のコンタクトホールとしてのコンタクトホール１１ｃの内部から層間絶縁膜１０の上部表面上にまで延在し、導電領域としてのｎ+型不純物領域３ｃと下電極９のｎ+型不純物領域３ｄとを接続する接続導電体膜としてのメタル配線１２ｂが形成されている。メタル配線１２ａ、１２ｂ上にはパッシベーション膜（図示せず）が形成されている。パッシベーション膜上には平坦化膜１３が形成されている。平坦化膜１３には、上電極８ｂの開口部２１上に位置する領域にコンタクトホール１４が形成されている。コンタクトホール１４の内部から平坦化膜１３の上部表面上にまで延在し、メタル配線１２ｂと電気的に接続された透明性導電体からなる画素電極１５が形成されている。画素電極１５上には配向膜１６ａが形成されている。
【００６７】
画素用薄膜電界効果トランジスタ３６と容量３７とが形成されたガラス基板１に対向するように上ガラス基板１７が配置されている。上ガラス基板１７のガラス基板１に対向する面上にはカラーフィルタ１８が形成されている。カラーフィルタ１８のガラス基板１に対向する面上には対向電極１９が形成されている。対向電極１９のガラス基板１に対向する面上には配向膜１６ｂが形成されている。配向膜１６ａと配向膜１６ｂとの間には液晶２０が注入され封止されている。
【００６８】
駆動回路領域においては、ガラス基板１上にシリコン窒化膜とシリコン酸化膜とからなる下地膜２が形成されている。下地膜２上にはｐ型薄膜電界効果トランジスタ３８とｎ型薄膜電界効果トランジスタ３９とが形成されている。このｎ型薄膜電界効果トランジスタ３９とｐ型薄膜電界効果トランジスタ３８とは駆動回路の一部を構成する。
【００６９】
下地膜２上にはｐ型不純物領域２７ａ、２７ｂとチャネル領域６ｃとを含む半導体膜が形成されている。この半導体膜上にはゲート絶縁膜となる絶縁膜７が形成されている。絶縁膜７上には、チャネル領域６ｃ上に位置する領域にゲート電極８ｃが形成されている。ゲート電極８ｃとゲート絶縁膜としての絶縁膜７とチャネル領域６ｃとｐ型不純物領域２７ａ、２７ｂとからｐ型薄膜電界効果トランジスタ３８が構成されている。
【００７０】
また、駆動回路領域においては、下地膜２上にチャネル領域６ｄとソース／ドレイン領域としてのｎ+型不純物領域３ｅ、３ｆ、ｎ型不純物領域４ｅ、４ｆおよびｎ-型不純物領域５ｇ、５ｈとを含む半導体膜が形成されている。この半導体膜上にはゲート絶縁膜としての絶縁膜７が形成されている。絶縁膜７上においては、チャネル領域８ｄ上に位置する領域にゲート電極８ｄが形成されている。ゲート電極８ｄとゲート絶縁膜としての絶縁膜７とチャネル領域６ｄとＬＤＤ構造を有するソース／ドレイン領域としてのｎ+型不純物領域３ｅ、３ｆ、ｎ型不純物領域４ｅ、４ｆおよびｎ-型不純物領域５ｇ、５ｈとからｎ型薄膜電界効果トランジスタ３９が構成される。
【００７１】
ゲート電極８ｃ、８ｄ上には層間絶縁膜１０が形成されている。ｐ型不純物領域２７ａ、２７ｂとｎ+型不純物領域３ｅ、３ｆとの上に位置する領域においては、絶縁膜７と層間絶縁膜１０との一部を除去することによりコンタクトホール１１ｄ〜１１ｇが形成されている。コンタクトホール１１ｄの内部から層間絶縁膜１０の上部表面上にまで延在するようにメタル配線１２ｃが形成されている。コンタクトホール１１ｅの内部から層間絶縁膜１０の上部表面を介してコンタクトホール１１ｆの内部にまで延在し、ｐ型不純物領域２７ｂとｎ+型不純物領域３ｅとを電気的に接続するメタル配線１２ｄが形成されている。コンタクトホール１１ｇの内部から層間絶縁膜１０の上部表面上にまで延在し、ｎ+型不純物領域３ｆと電気的に接続されたメタル配線１２ｅが形成されている。メタル配線１２ｃ〜１２ｅ上にはパッシベーション膜（図示せず）が形成され、このパッシベーション膜上には平坦化膜１３が形成されている。このｐ型薄膜電界効果トランジスタ３８とｎ型薄膜電界効果トランジスタ３９とが形成されたガラス基板１に対向するように上ガラス基板１７が配置されている。この上ガラス基板１７とガラス基板１との間の領域には液晶２０が注入され封止されている。
【００７２】
ここで、図１および２からわかるように、画素用薄膜電界効果トランジスタ３６のチャネル領域６ａ、６ｂと導電領域としてのｎ+型不純物領域３ｃとを有する半導体膜と容量３７の下電極９とは後述する製造工程からも明らかなように同一レイヤによって構成され、かつ、間に間隔が形成されるように分離して形成されている。このため、後述する製造工程において示すように、この半導体膜および下電極９に不要な導電性不純物が注入されることを防止するためのマスクとして用いられ、かつｎ型薄膜電界効果トランジスタ３６のゲート電極８ａおよび容量３７の上電極８ｂを形成するための導電体膜を、この半導体膜上に位置する部分と下電極９上に位置する部分とに完全に分離した２つの導電体膜としてエッチング工程（第１回目のエッチング工程）を用いて形成することができる。そして、この２つの導電体膜を再度エッチング（第２回目のエッチング工程）することによりゲート電極８ａと上電極８ｂとを形成すれば、この薄膜電界効果トランジスタ３６のゲート電極８ａと容量３７の上電極８ｂとの間に位置する導電体膜部分は、少なくとも上記第１および第２のエッチング工程という２回のエッチングを受けることになる。そのため、たとえ２回のうちの一方のエッチング工程において不純物などの影響によりレジスト膜にパターン不良が発生しても、２回のうちの他方のエッチング工程において所定の形状のパターンが形成されれば、ゲート電極８ａと上電極８ｂとの間の領域に位置する導電体膜はエッチングを受けることになる。この結果、エッチング不良によりゲート電極８ａと上電極８ｂとの間の領域に位置する導電体膜が残存することに起因するゲート電極８ａと容量３７の上電極８ｂとの短絡といった不良の発生確率を低減することができる。
【００７３】
また、ｎ+型不純物領域３ｃと下電極９とはメタル配線１２ｂによって電気的に接続されるので、このｎ+型不純物領域３ｃと下電極９との間の電気的接続を確実に行なうことができる。
【００７４】
また、メタル配線１２ｂが下電極９に接続されるコンタクトホール１１ｃは、上電極８ｂに形成された開口部２１を介して層間絶縁膜１０の上部表面から下電極９のｎ+型不純物領域３ｄにまで到達するように形成されている。このため、このメタル配線１２ｂと下電極９との接続部を形成するため、下電極９を上電極８ｂが形成された領域より外側へと延在するように形成する必要がない。この結果、容量３７が占める領域の面積を小さくできる。
【００７５】
また、画素用薄膜電界効果トランジスタ３６の導電型はｎ型であるが、このようなｎ型の薄膜電界効果トランジスタはｐ型の薄膜電界効果トランジスタよりもキャリアの移動度が大きい。このため、液晶の表示特性を向上させるために高い応答特性が求められる表示画素領域においては、本発明の実施の形態１に示したようなｎ型の薄膜電界効果トランジスタを画素用薄膜電界効果トランジスタ３６として用いることが特に有効である。
【００７６】
次に、図３〜２０を参照して図１および２に示した液晶表示装置の製造工程を説明する。図３〜図１０は、図１および２に示した液晶表示装置の製造方法を説明するための平面模式図であり、図１の領域２００の部分を示している。また、図１１〜２０は、図１および２に示した液晶表示装置の製造方法を説明するための断面模式図であり、図２に示した断面模式図に対応する。
【００７７】
まず、ガラス基板１（図１１参照）上にシリコン窒化膜とシリコン酸化膜との２層膜からなる下地膜２（図１１参照）を形成する。下地膜２上にアモルファスシリコン膜２２（図１１参照）を形成する。そして、図１１に示すように、レーザ光をアモルファスシリコン膜２２に照射することによりレーザアニール工程を実施する。このレーザアニール工程により、アモルファスシリコン膜２２はポリシリコン化される。
【００７８】
次に、アモルファスシリコン膜２２がポリシリコン化された膜上に、図３に示すような所定の形状を有するレジスト膜２３ａ、２３ｂを形成する。このレジスト膜２３ａ、２３ｂをマスクとしてエッチングにより上記アモルファスシリコン膜２２がポリシリコン化したポリシリコン膜を部分的に除去することにより、チャネル領域６ａ、６ｂおよびｎ+型不純物領域３ａ〜３ｃなどが形成されるべき半導体膜と下電極９となる半導体膜とを形成する。なお、チャネル領域６ａ、６ｂなどが形成されるべき半導体膜の平面形状は図３に示したレジスト膜２３ａの平面形状とほぼ等しく、また、下電極９となるべき半導体膜の平面形状は図３に示したレジスト膜２３ｂの平面形状とほぼ等しい。また、駆動回路領域においても、同様の工程によりアモルファスシリコン膜２２がポリシリコン化された膜からチャネル領域６ｃおよびｐ型不純物領域２７ａ、２７ｂが形成されるべき半導体膜であるポリシリコン膜２５ｂ（図１２参照）とチャネル領域６ｄが形成されるべき半導体膜とが形成されている。
【００７９】
次に、上記レジスト膜を除去した後、上記半導体膜上に絶縁膜７（図１２参照）を形成する。次に、図４および１２に示すように、絶縁膜７上に所定の形状を有するレジスト膜２４ａ〜２４ｃを形成する。ここで、レジスト膜２４ａはゲート電極８ａ（図２参照）が形成されるべき領域上に形成されている。また、レジスト膜２４ｂは駆動回路領域においてｐ型薄膜電界効果トランジスタ３８が形成されるべき領域を覆うように形成されている。また、レジスト膜２４ｃはｎ型薄膜電界効果トランジスタ３９（図２参照）のゲート電極８ｄ（図２参照）が形成されるべき領域上に形成されている。そして、レジスト膜２４ａ〜２４ｃをマスクとして、上記半導体膜の所定の領域にリンイオンを図１２に示すように注入する。このリンイオンの注入によりｎ+型不純物領域３ａ〜３ｃ、３ｅ、３ｆと下電極９とが形成される。なお、レジスト膜２４ａ、２４ｃ下に位置する領域にリンイオンは注入されないため、このレジスト膜２４ａ、２４ｃ下に位置する半導体膜の領域にはチャネル領域６ａ、６ｂ、６ｄが形成される。その後レジスト膜２４ａ〜２４ｃを除去する。
【００８０】
次に、絶縁膜７上にゲート電極８ａ、８ｃ、８ｄおよび上電極８ｂとなるべき金属膜などからなる導電体膜（図示せず）を形成する。この導電体膜上に図５に示したようなパターンを有するレジスト膜２８ａ、２８ｂを形成する。また、駆動回路領域においては、ｐ型薄膜電界効果トランジスタのゲート電極８ｃ上に位置する領域とｎ型薄膜電界効果トランジスタ３９が位置する領域を覆うような領域とにそれぞれレジスト膜（図示せず）を形成する。そして、レジスト膜２８ａ、２８ｂをマスクとして導電体膜をエッチングにより除去する。ここで、図５を参照して、レジスト膜２８ａは表示画素領域の画素用薄膜電界効果トランジスタ３６が形成されるべき領域を覆うように形成されている。また、レジスト膜２８ｂは下電極９（図２参照）が形成されるべき領域を覆うように形成されている。そして、上記エッチング工程が終了した後、レジスト膜２８ａ、２８ｂおよび駆動回路領域において形成されていたレジスト膜を除去する。この結果、図１３に示すような構造を得る。
【００８１】
図１３を参照して、画素用薄膜電界効果トランジスタ３６が形成されるべき領域上には絶縁膜７上に第１の残存導電体膜としての導電体膜２６ａが形成されている。また、下電極９上に位置する領域には、絶縁膜７上に下電極９を覆うように第２の残存導電体膜としての導電体膜２６ｂが形成されている。導電体膜２６ａ、２６ｂの平面形状は図５に示したレジスト膜２８ａ、２８ｂの平面形状とほぼ等しい。また、駆動回路領域においても、ｐ型薄膜電界効果トランジスタ３８のゲート電極８ｃが形成され、ｎ型薄膜電界効果トランジスタ３９が形成されるべき領域には、ｎ型薄膜電界効果トランジスタ３９が形成されるべき領域を覆うように導電体膜２６ｃが形成されている。
【００８２】
ここで、図５および１３を参照して説明したエッチング工程においては、レジスト膜２８ｂはレジスト膜２８ａから間隔を隔てて形成されている。このため、レジスト膜２８ａ、２８ｂの間に位置する領域における導電体膜は上記エッチング工程においてエッチングを受け、図１３に示すように導電体膜２６ａ、２６ｂの間に位置していた導電体膜部分はエッチングにより除去されている。すなわち、このエッチング工程により、ゲート電極８ａとなるべき部分を含む導電体膜２６ａと、上電極８ｂとなるべき導電体膜２６ｂとは分離して形成されている。
【００８３】
次に、図１４に示すように、導電体膜２６ａ〜２６ｃとゲート電極８ｃとをマスクとして、所定領域にボロンイオンを注入することにより、ｐ型不純物領域２７ａ、２７ｂを形成する。そして、ゲート電極８ｃ下に位置する部分にボロンイオンは注入されないため、ポリシリコン膜２５ｂのこの部分はチャネル領域６ｃとなる。
【００８４】
次に、図６および１５に示すように、導電体膜２６ａ〜２６ｃおよびゲート電極８ｃ上にレジスト膜２９ａ〜２９ｄを形成する。レジスト膜２９ａはゲート電極８ａが形成されるべき領域上に形成されている。また、レジスト膜２９ｂは上電極８ｂを形成するためのレジスト膜であるが、このレジスト膜２９ｂには開口部３０が形成されている。
【００８５】
そして、レジスト膜２９ａ〜２９ｄをマスクとしてエッチングにより導電体膜２６ａ〜２６ｃを部分的に除去することにより、ゲート電極８ａ、８ｄおよび上電極８ｂ（図１６参照）を形成する。上電極８ｂには、このエッチング工程によりレジスト膜２９ｂの開口部３０下に位置する領域に開口部２１（図１６参照）が形成されている。なお、このエッチング工程においては、エッチングのプロセス条件を調整してゲート電極８ａ、８ｄの側壁をエッチングにより所定の幅除去することにより、ゲート電極８ａ、８ｄの側壁の位置をレジスト膜２９ａ、２９ｄの側壁の位置よりも後退させる。
【００８６】
このゲート電極８ａ、８ｄおよび上電極８ｂを形成するためのエッチング工程においては、ゲート電極８ａと上電極８ｂとの間に位置する領域（図６においてレジスト膜２９ａとレジスト膜２９ｂとの間の領域）に位置する導電体膜２６ａ、２６ｂはエッチングを受けることになる。つまり、図５で説明した１回目のエッチング工程に加えて、図６および１５において説明した２回目のエッチング工程が実施される。このため、レジスト膜２９ａ、２９ｂにおいてガラス基板１上に存在する異物などによるパターン形状不良などが発生する場合、この１回目および２回目のエッチング工程に用いるレジスト膜２８ａ、２８ｂ、２９ａ、２９ｂにおいて全く同一の位置にそのような欠陥が発生する確率は極めて低い。そのため、１回目および２回目のエッチング工程の少なくともいずれかにおいてゲート電極８ａと上電極８ｂとの間の領域に位置する導電体膜がエッチングを受ける確率を極めて高くすることができる。この結果、エッチング不良に起因してゲート電極８ａと上電極８ｂとの間が短絡するなどの不良の発生確率を低減できる。
【００８７】
また、図１４に示したボロンイオンの注入工程においては、チャネル領域６ａ、６ｂが形成された半導体膜と下電極９との間には間隔が形成されているので、図５を参照して説明した１回目のエッチング工程において導電体膜２６ａ、２６ｂ間が分離されていても、この導電体膜２６ａ、２６ｂ間の間隔下には上記半導体膜も下電極９も延在しない。このため、図１４に示した注入工程にて上記半導体膜もしくは下電極９にボロンイオンが不必要に注入されるという問題の発生を防止できる。
【００８８】
次に、図１６に示すように、レジスト膜２９ａ〜２９ｄをマスクとして、リンイオンを所定の領域に注入することにより、ｎ型不純物領域４ａ〜４ｆとｎ+型不純物領域３ｄとを形成する。
【００８９】
ここで、レジスト膜２９ａ、２９ｄの幅は図１２に示したレジスト膜２４ａ、２４ｃの幅よりも小さくなるように設定されている。そのため、図１６に示した注入工程において、図１２に示した注入工程ではリンイオンが注入されていなかった領域（ゲート電極８ａ、８ｄに隣接する領域）に新たにリンイオンを注入することができる。そしてこの新たにリンイオンを注入された領域がｎ型不純物領域４ａ〜４ｆとなっている。なお、レジスト膜２９ｃは、ｐ型薄膜電界効果トランジスタ３８に過剰なリンイオンが注入されることを防止する保護膜として作用している。その後、レジスト膜２９ａ〜２９ｄを除去する。
【００９０】
次に、図１７に示すように、リンイオンをゲート電極８ａ、８ｄおよび上電極８ｂをマスクとして所定の領域に注入することにより、ｎ-型不純物領域５ａ〜５ｈを形成する。ここで、図１６に示したように、ゲート電極８ａ、８ｄの側壁の位置はレジスト膜２９ａ、２９ｄの側壁の位置よりも後退している。そのため、図１７に示した注入工程においては、図１６に示した注入工程においてリンイオンが注入されていなかった領域、すなわちゲート電極８ａ、８ｄの側壁下の位置からレジスト膜２９ａ、２９ｄの側壁下の位置までの間の領域に位置する半導体膜の部分に初めてリンイオンが注入されることになる。そして、この部分がｎ-型不純物領域５ａ〜５ｈとなる。なお、図１７に示した注入工程におけるリンイオンのドーピング量は極めて低濃度であるため、ｐ型薄膜電界効果トランジスタ３８について特に保護膜などを設けなくても、ｐ型薄膜電界効果トランジスタ３８の電気的特性が図１７に示した注入工程によって注入されるリンイオンにより影響を受けることはほとんどない。
【００９１】
次に、図１８に示すように、ゲート電極８ａ、８ｃ、８ｄおよび上電極８ｂ上に層間絶縁膜１０を形成する。
【００９２】
次に、図７に示すように、層間絶縁膜１０上にレジスト膜３０を形成する。このレジスト膜３０には、コンタクトホール１１ａ〜１１ｃが形成されるべき領域上にそれぞれ開口部３１ａ〜３１ｃが形成されている。また、駆動回路領域においても、同様に層間絶縁膜１０上に開口部が形成されたレジスト膜が形成されている。それぞれの開口部はコンタクトホール１１ｄ〜１１ｇが形成されるべき領域上に形成されている。このレジスト膜３０をマスクとして層間絶縁膜１０と絶縁膜７とをエッチングにより部分的に除去する。この結果コンタクトホール１１ａ〜１１ｇが形成される。その後レジスト膜３０を除去する。
【００９３】
次に、層間絶縁膜１０の上部表面上からコンタクトホール１１ａ〜１１ｇの内部にまで延在するようにメタル膜（図示せず）を形成する。このメタル膜上に図８に示すようなレジスト膜３２ａ、３２ｂを形成する。また、駆動回路領域においても、メタル膜上に所定のパターンを有するレジスト膜を形成する。図８を参照して、レジスト膜３２ａはメタル配線１２ａ（図１９参照）が形成されるべき領域上に配置される。また、レジスト膜３２ｂはメタル配線１２ｂ（図１９参照）が形成されるべき領域上に配置される。また、駆動回路領域においては、メタル配線１２ｃ〜１２ｅが形成されるべき領域上にそれぞれレジスト膜が形成される。このレジスト膜３２ａ、３２ｂをマスクとしてメタル膜を部分的にエッチングにより除去することにより、メタル配線１２ａ〜１２ｅを形成する。その後レジスト膜３２ａ、３２ｂを除去する。このようにして、図１９に示すような構造を得る。
【００９４】
ここで、メタル配線１２ｂは、第１および第２のコンタクトホールとしてのコンタクトホール１１ｂ、１１ｃの内部から絶縁膜としての層間絶縁膜１０の上部表面上にまで延在し、導電領域としての３ｃと容量の下電極９とを接続する接続導電体膜として作用している。このため、ｎ+型不純物領域３ｃと下電極９とを確実に電気的に接続することができる。
【００９５】
この後、メタル配線１２ａ〜１２ｅ上にパッシベーション膜（図示せず）と平坦化膜１３（図２０参照）とを形成する。
【００９６】
図９に示すように、平坦化膜１３上にレジスト膜３３を形成する。レジスト膜３３には、コンタクトホール１４（図２０参照）が形成されるべき領域上に開口部３４が形成されている。このレジスト膜３３をマスクとして平坦化膜１３とパッシベーション膜との一部をエッチングにより除去することにより、コンタクトホール１４（図２０参照）を形成する。その後レジスト膜３３を除去する。
【００９７】
そして、平坦化膜１３の上部表面からコンタクトホール１４の内部にまで延在するように画素電極となる透明性導電体膜（図示せず）を形成する。この透明性導電体膜上に図１０に示すように所定の形状のレジスト膜３５を形成する。レジスト膜３５をマスクとして透明性導電体膜をエッチングにより部分的に除去することにより、画素電極１５（図２０参照）を形成する。なお、図１０に示したレジスト膜３５の平面形状は画素電極１５（図２０参照）の平面形状とほぼ同一である。その後レジスト膜３５を除去する、このようにして、図２０に示したような構造を得る。
【００９８】
この後、画素電極１５上に配向膜１６ａ（図２参照）を形成する。そして、カラーフィルタ１８、対向電極１９および配向膜１６ｂが形成された上ガラス基板１７（図２参照）をガラス基板１に対向するように配置して、配向膜１６ａ、１６ｂ間に液晶２０（図２参照）を注入、封止することにより、図１および２に示した液晶表示装置を得ることができる。
【００９９】
（実施の形態２）
図２１および２２は、本発明による液晶表示装置の実施の形態２を示す平面模式図および断面模式図である。図２１は図１に対応する。また、図２２は図２に対応する。なお、図２２の表示画素領域は、図２１における線分３００−３００での断面模式図に対応している。図２１および２２を参照して、液晶表示装置を説明する。
【０１００】
図２１および２２を参照して、液晶表示装置は基本的には図１および２に示した液晶表示装置と同様の構造を備える。ただし、上電極８ｂの平面外形に凹部４０が形成されている。そして、第２のコンタクトホールとしてのコンタクトホール１１ｃは、層間絶縁膜１０の上部表面からこの凹部４０を介して下電極９のｎ+型不純物領域３ｄにまで到達するように形成されている。
【０１０１】
ここで、本発明の実施の形態１に示したように、上電極８ｂにおいてコンタクトホール１１ｃを形成するための領域を確保するため、上電極８ｂに開口部２１(図１および２参照）を形成する場合を考える。この場合、この開口部２１を形成するためのエッチング工程においては確率的に開口部２１の形状が所定の形状とならない、あるいは開口部２１が全く形成されないといったエッチング不良が発生していた。しかし、図２１および２２に示すように、上電極８ｂの平面外形に凹部４０を形成するようなエッチングを行なう場合、開口部２１を形成する場合に発生する上記のようなエッチング不良はほとんど発生しない。このため、エッチング不良に起因する液晶表示装置の構造欠陥の発生を防止できる。この結果、液晶表示装置の製造歩留りが上記のような構造欠陥によって低下することを防止できる。
【０１０２】
また、図１および２に示した液晶表示装置においては、コンタクトホール１１ｃは上電極８ｂの開口部２１が形成された領域に形成されているので、コンタクトホール１１ｂとコンタクトホール１１ｃとの間には上電極８ｂの一部分が存在することになる。このため、このコンタクトホール１１ｂとコンタクトホール１１ｃとの間では、層間絶縁膜１０の上部表面上にこの上電極８ｂの一部分の存在に起因する段差部４３が形成されている。そして、メタル配線１２ｂはこの段差部４３上に形成された状態となっている。このような段差部４３上にメタル配線１２ｂを形成する場合、この段差部４３においてメタル配線１２ｂが断線するなどの危険性がある。しかし、図２１および２２に示した液晶表示装置においては、コンタクトホール１１ｂとコンタクトホール１１ｃとの間には上電極８ｂの一部分は存在しない。このため、この領域における層間絶縁膜１０の上部表面には上電極８ｂの一部分が存在することに起因する段差部は形成されていない。そのため、このコンタクトホール１１ｂとコンタクトホール１１ｃとの間に位置する領域においては上記のような段差部上にメタル配線１２ｂが形成されることはない。これにより、段差部の存在に起因してメタル配線１２ｂが断線するなどの不良の発生を抑制できる。この結果、このようなメタル配線１２ｂの断線などに起因する液晶表示装置の製造歩留りの低下を防止できる。
【０１０３】
次に、図２３〜３３を参照して、図２１および２２にし示した液晶表示装置の製造工程を説明する。図２３〜２７は図２１における領域２００に対応する平面模式図である。また、図２８〜図３３は図２２に対応する断面模式図である。
【０１０４】
まず、本発明の実施の形態１における図３〜５および図１１〜１４に示した製造工程を実施する。その後、図２３および２８に示すように、導電体膜２６ａ、２６ｂ、２６ｃおよびゲート電極８ｃ上に所定のパターンを有するレジスト膜２９ａ〜２９ｄを形成する。この工程は、本発明による液晶表示装置の実施の形態１の製造工程における図６および図１５に示した工程に対応する。しかし、図２３および２８に示した工程においては、レジスト膜２９ｂの形状が本発明による液晶表示装置の実施の形態１の製造工程とは異なる。すなわち、レジスト膜２９ｂは上電極８ｂ（図２１および２２参照）を形成するためのマスクとして用いられるが、上電極８ｂの凹部４０（図２１および２２参照）を形成するため、このレジスト膜２９ｂには凹部４１が形成されている。
【０１０５】
この後、本発明による液晶表示装置の実施の形態１の製造工程と同様に、レジスト膜２９ａ〜２９ｄをマスクとして用いて、エッチングにより導電体膜２６ａ、２６ｂ、２６ｃを部分的に除去することにより、ゲート電極８ａ、８ｄおよび上電極８ｂ（図２９参照）を形成する。このとき、上電極８ｂにはレジスト膜２９ｂの凹部４１が形成された領域下に凹部４０が形成されている。このエッチング工程にはウエットエッチングを用いることができる。
【０１０６】
この上電極８ｂを形成するためのエッチング工程において、本発明の実施の形態１のように開口部２１（図１および２参照）を形成する場合には一定の確率で開口部２１の形状が所定の形状とならない、あるいは開口部２１が形成されないといったようなエッチング不良が発生する。しかし、本発明の実施の形態２のように上電極８ｂの平面外形に凹部４０を形成する場合、上述のようなエッチング不良が発生する確率はほとんどない。このため、凹部４０が形成されない、あるいは凹部４０の形状が所定の形状とならないといったようなエッチング不良に起因して液晶表示装置の製造歩留りが低下するという問題の発生を防止できる。
【０１０７】
また、上記エッチング工程においてウエットエッチングを用いているが、この場合エッチング時間などのプロセスパラメータを制御することによりエッチング量などを正確に制御することができる。
【０１０８】
また、本発明の実施の形態１と同様に、メタル配線１２ｂ（図２１および２２参照）と下電極９との接続領域を形成するため、下電極９を上電極８ｂとは平面的に重ならない領域にまで延在するように形成する必要がないので、結果的に容量３７が占有する面積を小さくすることができる。
【０１０９】
なお、上述のエッチング工程においては、本発明の実施の形態１と同様にゲート電極８ａ、８ｄの側壁の位置はレジスト膜２９ａ、２９ｄの側壁の位置よりも後退した状態となるようにプロセス条件が制御されている。
【０１１０】
その後、図２９に示すように、所定の領域にリンイオンを注入する。このリンイオンを注入する工程のプロセス条件等は基本的に図１６に示した本発明の実施の形態１における液晶表示装置の製造工程と同様である。その後、レジスト膜２９ａ〜２９ｄを除去する。
【０１１１】
次に、図３０に示すようにリンイオンの注入工程を実施する。このリンイオンの注入工程におけるプロセス条件は基本的に図１７に示した本発明の実施の形態１における液晶表示装置の製造工程と同様である。
【０１１２】
次に、図３１に示すように、ゲート電極８ａ、８ｃ、８ｄと上電極８ｂとの上に層間絶縁膜１０を形成する。この図３１に示した工程は、基本的には図１８に示した本発明の実施の形態１における液晶表示装置の製造工程と同様である。
【０１１３】
次に、図２４に示すように、層間絶縁膜１０上に所定のパターンを有するレジスト膜３０を形成する。このレジスト膜３０には、表示画素領域において、コンタクトホール１１ａ〜１１ｃが形成されるべき領域上に開口部３１ａ〜３１ｃが形成されている。また、駆動回路領域においても、本発明の実施の形態１と同様に所定の領域にコンタクトホール１１ｄ〜１１ｇを形成するための開口部が形成されている。そして、このレジスト膜３０をマスクとして層間絶縁膜１０と絶縁膜７との一部をエッチングにより除去することにより、コンタクトホール１１ａ〜１１ｇ（図３２参照）を形成する。その後、レジスト膜３０を除去する。
【０１１４】
次に、本発明の実施の形態１と同様に、層間絶縁膜１０上に導電体膜（図示せず）を形成する。この導電体膜上に図２５に示すようにレジスト膜３２ａ、３２ｂを形成する。この図２５に示した工程は基本的には本発明の実施の形態１における液晶表示装置の製造工程の図８に示した工程と同様である。このレジスト膜３２ａ、３２ｂをマスクとして導電体膜をエッチングにより部分的に除去することにより、メタル配線１２ａ、１２ｂ（図３２参照）を形成する。また、駆動回路領域においても同様にエッチングによりメタル配線１２ｃ〜１２ｅを形成する。その後レジスト膜３２ａ、３２ｂを除去する。このようにして、図３２に示すような構造を得る。
【０１１５】
次に、本発明の実施の形態１と同様に、メタル配線１２ａ〜１２ｅ上にパッシベーション膜（図示せず）と平坦化膜１３（図３３参照）とを形成する。図２６に示すように、この平坦化膜１３上に所定のパターンを有するレジスト膜３３を形成する。このレジスト膜３３には、コンタクトホール１４（図３３参照）が形成されるべき領域上に開口部３４が形成されている。このレジスト膜３３をマスクとして平坦化膜１３とパッシベーション膜との一部をエッチングにより除去することにより、コンタクトホール１４（図３３参照）を形成する。その後レジスト膜３３を除去する。
【０１１６】
次に、本発明の実施の形態１と同様に平坦化膜１３上に透明性導電体膜（図示せず）を形成する。次に、図２７に示すように、この透明性導電体膜上に所定のパターンを有するレジスト膜３５を形成する。このレジスト膜３５は、基本的に画素電極１５（図３３参照）の平面形状と同一の平面形状を有する。そして、このレジスト膜３５をマスクとして、透明性導電体膜の一部をエッチングにより除去することにより、画素電極１５（図３３参照）を形成する。その後レジスト膜３５を除去する。その結果、図３３に示すような構造を得る。
【０１１７】
この後、本発明の実施の形態１と同様に、画素電極１５上に配向膜１６ａを形成する。さらにカラーフィルタ１８、対向電極１９および配向膜１６ｂが形成された上ガラス基板１７を準備する。この上ガラス基板１７をガラス基板１と対向するように配置し、液晶２０を注入し封止する工程を実施することにより、図２１および２２に示したような液晶表示装置を得ることができる。
【０１１８】
（実施の形態３）
図３４および３５は、本発明による液晶表示装置の実施の形態３を示す平面模式図および断面模式図である。図３４は図１に対応し、図３５は図２に対応している。そして、図３５における表示画素領域の断面模式図は、図３４に示した線分４００−４００における断面模式図である。図３４および３５を参照して、液晶表示装置を説明する。
【０１１９】
図３４および３５を参照して、液晶表示装置は基本的には図２１および２２に示した本発明による液晶表示装置の実施の形態２と同様の構造を備える。ただし、図３４および３５に示した液晶表示装置では、導電領域としてのｎ+型不純物領域３ｃが形成された半導体膜と同一レイヤによって下電極９が構成され、かつ、下電極９は上記半導体膜と接触するように、つまり１つの連続した半導体膜により形成されている。このため、コンタクトホール１１ｂとコンタクトホール１１ｃとの間に位置する領域においては、ｎ+型不純物領域３ｃが形成された半導体膜の端部および下電極９の端部の存在に起因する層間絶縁膜１０の上部表面における段差部は形成されていない。つまり、このコンタクトホール１１ｂ、１１ｃ間の領域では層間絶縁膜１０の上部表面に上記のような段差部が存在しないため、平坦な層間絶縁膜１０の上部表面上に接続導電体膜としてのメタル配線１２ｂを形成している。この結果、上記のような段差部の存在に起因してメタル配線１２ｂが断線するなどの不良の発生を確実に防止できる。
【０１２０】
次に、図３６〜５２を参照して、図３４および３５に示した液晶表示装置の製造方法を説明する。図３６〜４３は図３４における領域２００に対応する平面模式図であり、図４４〜５２は図３５に対応する断面模式図である。
【０１２１】
まず、図１１に示した工程を実施した後、図３６に示すようにアモルファスシリコン膜２２がレーザアニールによってポリシリコン化されたポリシリコン膜上にレジスト膜２３ｃを形成する。なお、図３６は図３に対応する。ここで図３６に示したレジスト膜２３ｃは、図３に示したレジスト膜２３ａ、２３ｂとは異なり、画素用薄膜電界効果トランジスタ３６の導電領域としてのｎ+型不純物領域３ｃが形成された半導体膜と容量３７の下電極９とが接触して連続して形成されるようにパターニングされている。つまり、上記半導体膜をエッチングにより形成するためのレジスト膜部分と下電極９をエッチングにより形成するためのレジスト膜部分とがつながっている。
【０１２２】
このレジスト膜２３ｃをマスクとして上記レーザアニールによって形成されたポリシリコン膜をエッチングにより部分的に除去することにより、ポリシリコン膜２５ｃ（図４４参照）を形成する。また、駆動回路領域においては、同様のエッチング工程によりｐ型薄膜電界効果トランジスタ３８のチャネル領域６ｃおよびｐ型不純物領域２７ａ、２７ｂが形成されるべき半導体膜とｎ型薄膜電界効果トランジスタ３９のチャネル領域６ｄとｎ+型不純物領域３ｅ、３ｆおよびｎ型不純物領域４ｅ、４ｆとが形成されるべき半導体膜とが下地膜２上に形成される。この後、レジスト膜２３ｃを除去する。
【０１２３】
次に、ポリシリコン膜２５ｃおよび駆動回路領域の上記半導体膜上に絶縁膜７（図４４参照）を形成する。
【０１２４】
次に、図３７および４４に示すように、絶縁膜７上にレジスト膜４２ａ〜４２ｃを形成する。表示画素領域においては、レジスト膜４２ａは画素用薄膜電界効果トランジスタ３８の導電領域であるソース／ドレイン領域としてのｎ+型不純物領域３ａ〜３ｃ、ｎ型不純物領域４ａ〜４ｄとチャネル領域６ａ、６ｂとなるべき領域を覆うように形成されている。また、駆動回路領域においても、上述のｐ型薄膜電界効果トランジスタ３８およびｎ型薄膜電界効果トランジスタ３９が形成されるべき領域上を覆うようにそれぞれレジスト膜４２ｂ、４２ｃが形成されている。そして、図４４に示すように、レジスト膜４２ａ〜４２ｃをマスクとしてボロンイオンを所定領域に注入する。この結果、下電極９となるべきｐ型不純物領域２７ｄが形成される。その後レジスト膜４２ａ〜４２ｃを除去する。
【０１２５】
次に、絶縁膜７上にゲート電極８ａ、８ｃ、８ｄおよび上電極８ｂとなるべき金属膜などの導電体膜（図示せず）を形成する。この導電体膜上に図３８に示すようにレジスト膜２８ａ、２８ｂを形成する。レジスト膜２８ａはゲート電極８ａが形成されるべき領域および画素用薄膜電界効果トランジスタ３６のｎ+型不純物領域３ａ〜３ｃ、ｎ型不純物領域４ａ〜４ｄが形成されるべき領域上を覆うように形成されている。また、レジスト膜２８ｂは容量３７の上電極８ｂが形成されるべき領域上を覆うように形成されている。レジスト膜２８ｂには上電極８ｂの平面外形の凹部４０を形成するための凹部４１が形成されている。また、駆動回路領域においては、Ｐ型薄膜電界効果トランジスタ３８のゲート電極８ｃが形成されるべき領域上およびｎ型薄膜電界効果トランジスタ３９が形成されるべき領域上を覆うようにレジスト膜が形成されている。
【０１２６】
これらのレジスト膜２８ａ、２８ｂおよび駆動回路領域に形成されたレジスト膜をマスクとして導電体膜をエッチングにより部分的に除去することにより、導電体膜２６ａ〜２６ｃおよびゲート電極８ｃ（図４５参照）を形成する。その後レジスト膜２８ａ、２８ｂおよび駆動回路領域において形成されたレジスト膜を除去する。このようにして、図４５に示すような構造を得る。この時、上電極８ｂとなるべき導電体膜２６ｂには上電極８ｂの平面外形の凹部４０が既に形成されている。
【０１２７】
次に、図４６に示すように、導電体膜２６ａ〜２６ｃおよびゲート電極８ｃをマスクとして半導体膜の所定領域にボロンイオンを注入する。この図４６に示した工程は基本的に図１４に示した工程と同様である。このとき、導電体膜２６ａは画素用薄膜電界効果トランジスタ３６が形成されるべき領域上を覆うように形成されているので、ボロンイオンがこの画素用薄膜電界効果トランジスタ３６を形成するための半導体膜に余分に注入されることを防止する保護膜として作用している。また、導電体膜２６ｂも同様にボロンイオンが半導体膜へと余分に注入されることを防ぐための保護膜として作用するので、図４６に示した工程ではこの導電体膜２６ｂ下に位置する半導体膜にボロンイオンは注入されない。
【０１２８】
次に、図３９および４７に示すように、導電体膜２６ａ〜２６ｃおよびゲート電極８ｃ上にレジスト膜２９ａ〜２９ｄを形成する。レジスト膜２９ａはゲート電極８ａを形成するためのエッチングにおけるマスクとして用いられる。また、レジスト膜２９ｄはゲート電極８ｄを形成するためのエッチング工程におけるマスクとして用いられる。
【０１２９】
次に、レジスト膜２９ａ、２９ｂ、２９ｄをマスクとして導電体膜２６ａ〜２６ｃをエッチングにより部分的に除去することにより、ゲート電極８ａ、８ｄ（図４８参照）を形成する。このゲート電極８ａ、８ｄを形成するためのエッチング工程では、基本的に本発明の実施の形態１における液晶表示装置の製造工程における図１５および１６で説明した工程と同様に、レジスト膜２９ａ、２９ｄの側壁の位置よりもゲート電極８ａ、８ｄの側壁の位置が後退した状態となるようにエッチングのプロセス条件が調整されている。
【０１３０】
次に、図４８に示すように、レジスト膜２９ａ〜２９ｄをマスクとしてリンイオンを注入する。この図４８に示したリンイオンの注入工程は基本的には図１６に示したリンイオンの注入工程と同様である。図４８に示した注入工程においては、レジスト膜２９ａ、２９ｂ、２９ｄをマスクとしてリンイオンを注入することによりｎ+型不純物領域３ａ〜３ｃ、３ｅ、３ｆを形成している。その後、レジスト膜２９ａ〜２９ｄを除去する。
【０１３１】
次に、図４９に示すように、ゲート電極８ａ、８ｄおよび上電極８ｂをマスクとして所定領域に低濃度のリンイオンを注入する。この低濃度のリンイオン注入工程は基本的には図１７に示したリンイオンの注入工程と同様である。図４９に示した工程においては、レジスト膜２９ａ、２９ｄよりも幅の狭いゲート電極８ａ、８ｄをマスクとして低濃度のリンイオンを注入している。つまり、図４９においてゲート電極８ａ、８ｄに隣接する領域下に位置する半導体膜にはこの工程で初めてリンイオンが注入される領域が形成されている。この部分がｎ型不純物領域４ａ〜４ｆとなっている。なお、図４９において注入されるリンの濃度は極めて低いため、ｐ型薄膜電界効果トランジスタ３８および下電極９におけるｐ型不純物領域２７ｃについてはその電気的特性に特に悪影響を及ぼすことはない。
【０１３２】
次に、図５０に示すように、ゲート電極８ａ、８ｃ、８ｄおよび上電極８ｂ上に層間絶縁膜１０を形成する。このとき、画素用薄膜電界効果トランジスタ３６の導電領域であるｎ+型不純物領域３ｃが形成された領域と下電極９とは連続して１つのレイヤによって形成されているので、このゲート電極８ａと上電極８ｂとの間に位置する層間絶縁膜１０の上部表面には特に段差などが形成されることなく平坦な形状となっている。このため、このゲート電極８ａと上電極８ｂとの間の領域にメタル配線１２ｂ（図５１参照）を形成する場合、層間絶縁膜１０の上部表面上には段差などが形成されていないことから、このような段差に起因してメタル配線１２ｂが断線するといった不良の発生を防止できる。
【０１３３】
次に、図４０に示すように、層間絶縁膜１０上に所定のパターンを有するレジスト膜３０を形成する。レジスト膜３０には、コンタクトホール１１ａ〜１１ｃ（図５１参照）が形成されるべき領域上にこのコンタクトホール１１ａ〜１１ｃを形成するための開口部３１ａ〜３１ｃが形成されている。なお、図４０は本発明の実施の形態１における液晶表示装置の製造工程の図７を参照して説明した工程に対応する。また、駆動回路領域においては、本発明の実施の形態１および２と同様に、レジスト膜３０においてコンタクトホール１１ｅ〜１１ｇが形成されるべき領域上に開口部が形成されている。このレジスト膜３０をマスクとして層間絶縁膜１０および絶縁膜７の一部をエッチングにより除去することにより、コンタクトホール１１ａ〜１１ｇを形成する。その後レジスト膜３０を除去する。
【０１３４】
次に、層間絶縁膜１０上にメタル配線１２ａ〜１２ｅとなるべきメタル膜（図示せず）を形成する。次に、図４１に示すように、このメタル膜上にレジスト膜３２ａ、３２ｂを形成する。レジスト膜３２ａはメタル配線１２ａが形成されるべき領域上に形成されている。また、レジスト膜３２ｂはメタル配線１２ｂが形成されるべき領域上に形成されている。また、駆動回路領域においても、メタル配線１２ｃ〜１２ｅが形成されるべき領域上にそれぞれレジスト膜が形成されている。このレジスト膜３２ａ、３２ｂおよび駆動回路領域におけるレジスト膜をマスクとしてメタル膜を部分的にエッチングにより除去することにより、メタル配線１２ａ〜１２ｅを形成する。その後レジスト膜３２ａ、３２ｂおよび駆動回路領域におけるレジスト膜を除去する。このようにして図５１に示すような構造を得る。
【０１３５】
次に、本発明の実施の形態１および２に示した液晶表示装置の製造方法と同様に、メタル配線１２ａ〜１２ｅ上にパッシベーション膜および平坦化膜１３（図５２参照）を形成する。平坦化膜１３の上部表面上に図４２に示すようにレジスト膜３３を形成する。レジスト膜３３にはコンタクトホール１４が形成されるべき領域上に開口部３４が形成されている。このレジスト膜３３をマスクとしてエッチングにより平坦化膜１３およびパッシベーション膜を部分的に除去することによりコンタクトホール１４（図５２参照）を形成する。その後レジスト膜を除去する。
【０１３６】
次に、平坦化膜１３上に画素電極となるべき透明性導電体膜（図示せず）を形成する。この透明性導電体膜上に図４３に示すようにレジスト膜３５を形成する。このレジスト膜３５の平面外形は画素電極１５の平面外形と同一である。このレジスト膜３５をマスクとして透明性導電体膜を部分的にエッチングにより除去することにより、画素電極１５（図５２参照）を形成する。その後レジスト膜３５を除去する。このようにして、図５２に示すような構造を得る。
【０１３７】
この後、本発明の実施の形態１および２における液晶表示装置の製造方法と同様に、画素電極１５上に配向膜１６ａを形成し、またカラーフィルタ１８、対向電極１９および配向膜１６ｂを備える上ガラス基板１７を準備して所定の位置に配置する。さらに、ガラス基板１と上ガラス基板１７との間に液晶２０を注入、封止するなどの工程を実施することにより、図３４および３５に示した液晶表示装置を得ることができる。
【０１３８】
なお、容量３７の導電型はｐ型およびｎ型のいずれの導電型としてもよい。
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した実施の形態ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０１３９】
【発明の効果】
このように、本発明によれば、薄膜電界効果トランジスタのゲート電極と、その薄膜電界効果トランジスタに隣接する容量の容量電極とが短絡するなどの不良の発生を防止できるので、高い製造歩留りを実現することが可能な半導体装置およびその製造方法ならびに液晶表示装置およびその製造方法を提供することができる。
【図面の簡単な説明】
【図１】  本発明による液晶表示装置の実施の形態１を示す平面模式図である。
【図２】  本発明による液晶表示装置の実施の形態１を示す断面模式図である。
【図３】  図１および２に示した液晶表示装置の製造工程の第２工程を説明するための平面模式図である。
【図４】  図１および２に示した液晶表示装置の製造工程の第３工程を説明するための平面模式図である。
【図５】  図１および２に示した液晶表示装置の製造工程の第４工程を説明するための平面模式図である。
【図６】  図１および２に示した液晶表示装置の製造工程の第７工程を説明するための平面模式図である。
【図７】  図１および２に示した液晶表示装置の製造工程の第１１工程を説明するための平面模式図である。
【図８】  図１および２に示した液晶表示装置の製造工程の第１２工程を説明するための平面模式図である。
【図９】  図１および２に示した液晶表示装置の製造工程の第１４工程を説明するための平面模式図である。
【図１０】  図１および２に示した液晶表示装置の製造工程の第１５工程を説明するための平面模式図である。
【図１１】  図１および２に示した液晶表示装置の製造工程の第１工程を説明するための断面模式図である。
【図１２】  図１および２に示した液晶表示装置の製造工程の第３工程を説明するための断面模式図である。
【図１３】  図１および２に示した液晶表示装置の製造工程の第５工程を説明するための断面模式図である。
【図１４】  図１および２に示した液晶表示装置の製造工程の第６工程を説明するための断面模式図である。
【図１５】  図１および２に示した液晶表示装置の製造工程の第７工程を説明するための断面模式図である。
【図１６】  図１および２に示した液晶表示装置の製造工程の第８工程を説明するための断面模式図である。
【図１７】  図１および２に示した液晶表示装置の製造工程の第９工程を説明するための断面模式図である。
【図１８】  図１および２に示した液晶表示装置の製造工程の第１０工程を説明するための断面模式図である。
【図１９】  図１および２に示した液晶表示装置の製造工程の第１３工程を説明するための断面模式図である。
【図２０】  図１および２に示した液晶表示装置の製造工程の第１６工程を説明するための断面模式図である。
【図２１】  本発明による液晶表示装置の実施の形態２を示す平面模式図である。
【図２２】  本発明による液晶表示装置の実施の形態２を示す断面模式図である。
【図２３】  図２１および２２に示した液晶表示装置の製造工程の第１工程を説明するための平面模式図である。
【図２４】  図２１および２２に示した液晶表示装置の製造工程の第５工程を説明するための平面模式図である。
【図２５】  図２１および２２に示した液晶表示装置の製造工程の第６工程を説明するための平面模式図である。
【図２６】  図２１および２２に示した液晶表示装置の製造工程の第８工程を説明するための平面模式図である。
【図２７】  図２１および２２に示した液晶表示装置の製造工程の第９工程を説明するための平面模式図である。
【図２８】  図２１および２２に示した液晶表示装置の製造工程の第１工程を説明するための断面模式図である。
【図２９】  図２１および２２に示した液晶表示装置の製造工程の第２工程を説明するための断面模式図である。
【図３０】  図２１および２２に示した液晶表示装置の製造工程の第３工程を説明するための断面模式図である。
【図３１】  図２１および２２に示した液晶表示装置の製造工程の第４工程を説明するための断面模式図である。
【図３２】  図２１および２２に示した液晶表示装置の製造工程の第７工程を説明するための断面模式図である。
【図３３】  図２１および２２に示した液晶表示装置の製造工程の第１０工程を説明するための断面模式図である。
【図３４】  本発明による液晶表示装置の実施の形態３を示す平面模式図である。
【図３５】  本発明による液晶表示装置の実施の形態３を示す断面模式図である。
【図３６】  図３４および３５に示した液晶表示装置の製造工程の第１工程を説明するための平面模式図である。
【図３７】  図３４および３５に示した液晶表示装置の製造工程の第２工程を説明するための平面模式図である。
【図３８】  図３４および３５に示した液晶表示装置の製造工程の第３工程を説明するための平面模式図である。
【図３９】  図３４および３５に示した液晶表示装置の製造工程の第６工程を説明するための平面模式図である。
【図４０】  図３４および３５に示した液晶表示装置の製造工程の第１０工程を説明するための平面模式図である。
【図４１】  図３４および３５に示した液晶表示装置の製造工程の第１１工程を説明するための平面模式図である。
【図４２】  図３４および３５に示した液晶表示装置の製造工程の第１３工程を説明するための平面模式図である。
【図４３】  図３４および３５に示した液晶表示装置の製造工程の第１４工程を説明するための平面模式図である。
【図４４】  図３４および３５に示した液晶表示装置の製造工程の第２工程を説明するための断面模式図である。
【図４５】  図３４および３５に示した液晶表示装置の製造工程の第４工程を説明するための断面模式図である。
【図４６】  図３４および３５に示した液晶表示装置の製造工程の第５工程を説明するための断面模式図である。
【図４７】  図３４および３５に示した液晶表示装置の製造工程の第６工程を説明するための断面模式図である。
【図４８】  図３４および３５に示した液晶表示装置の製造工程の第７工程を説明するための断面模式図である。
【図４９】  図３４および３５に示した液晶表示装置の製造工程の第８工程を説明するための断面模式図である。
【図５０】  図３４および３５に示した液晶表示装置の製造工程の第９工程を説明するための断面模式図である。
【図５１】  図３４および３５に示した液晶表示装置の製造工程の第１２工程を説明するための断面模式図である。
【図５２】  図３４および３５に示した液晶表示装置の製造工程の第１５工程を説明するための断面模式図である。
【図５３】  従来の液晶表示装置を示す平面模式図である。
【図５４】  従来の液晶表示装置を示す断面模式図である。
【図５５】  図５３および５４に示した液晶表示装置の製造工程の第２工程を説明するための平面模式図である。
【図５６】  図５３および５４に示した液晶表示装置の製造工程の第３工程を説明するための平面模式図である。
【図５７】  図５３および５４に示した液晶表示装置の製造工程の第４工程を説明するための平面模式図である。
【図５８】  図５３および５４に示した液晶表示装置の製造工程の第７工程を説明するための平面模式図である。
【図５９】  図５３および５４に示した液晶表示装置の製造工程の第１１工程を説明するための平面模式図である。
【図６０】  図５３および５４に示した液晶表示装置の製造工程の第１２工程を説明するための平面模式図である。
【図６１】  図５３および５４に示した液晶表示装置の製造工程の第１４工程を説明するための平面模式図である。
【図６２】  図５３および５４に示した液晶表示装置の製造工程の第１５工程を説明するための平面模式図である。
【図６３】  図５３および５４に示した液晶表示装置の製造工程の第１工程を説明するための断面模式図である。
【図６４】  図５３および５４に示した液晶表示装置の製造工程の第３工程を説明するための断面模式図である。
【図６５】  図５３および５４に示した液晶表示装置の製造工程の第５工程を説明するための断面模式図である。
【図６６】  図５３および５４に示した液晶表示装置の製造工程の第６工程を説明するための断面模式図である。
【図６７】  図５３および５４に示した液晶表示装置の製造工程の第７工程を説明するための断面模式図である。
【図６８】  図５３および５４に示した液晶表示装置の製造工程の第８工程を説明するための断面模式図である。
【図６９】  図５３および５４に示した液晶表示装置の製造工程の第９工程を説明するための断面模式図である。
【図７０】  図５３および５４に示した液晶表示装置の製造工程の第１０工程を説明するための断面模式図である。
【図７１】  図５３および５４に示した液晶表示装置の製造工程の第１３工程を説明するための断面模式図である。
【図７２】  図５３および５４に示した液晶表示装置の製造工程の第１６工程を説明するための断面模式図である。
【符号の説明】
１  ガラス基板、２  下地膜、３ａ〜３ｇ  ｎ+型不純物領域、４ａ〜４ｆ  ｎ型不純物領域、５ａ〜５ｈ  ｎ-型不純物領域、６ａ〜６ｄ  チャネル領域、７  絶縁膜、８ａ，８ｃ，８ｄ  ゲート電極、８ｂ  上電極、９  下電極、１０層間絶縁膜、１１ａ〜１１ｇ，１４  コンタクトホール、１２ａ〜１２ｅ  メタル配線、１３  平坦化膜、１５  画素電極、１６ａ，１６ｂ  配向膜、１７  上ガラス基板、１８  カラーフィルタ、１９  対向電極、２０  液晶、２１，３１ａ〜３１ｃ，３４  開口部、２２  アモルファスシリコン膜、２３ａ〜２３ｃ，２４ａ〜２４ｃ，２８ａ，２８ｂ，２９ａ〜２９ｄ，３２ａ，３２ｂ，３３，３０，３５，４２ａ〜４２ｃ  レジスト膜、２５ａ〜２５ｃ  ポリシリコン膜、２６ａ〜２６ｃ  導電体膜、２７ａ〜２７ｄ  ｐ型不純物領域、３６  画素用薄膜電界効果トランジスタ、３７  容量、３８  ｐ型薄膜電界効果トランジスタ、３９ｎ型薄膜電界効果トランジスタ、４０，４１  凹部、４３  段差部。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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【図６３】
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【図６４】
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【図６５】
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【図６６】
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【図６７】
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【図６８】
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【図６９】
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【図７０】
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【図７１】
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【図７２】
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