(57)【特許請求の範囲】
【請求項１】
半導体基板と、
この半導体基板上に形成されたメモリセルの複数のストレージノードと、
この複数のストレージノードと併設され、前記半導体基板と電気的に接続された少なくとも１個のダミーストレージノードと、
このダミーストレージノードを除いて前記複数のストレージノード上に形成された誘電膜と、
この複数のストレージノード上に前記誘電膜を介して形成され前記ダミーストレージノードに電気的に接続されたプレート電極と、
前記ダミーストレージノードを介して前記プレート電極と半導体基板との間に電気的に接続されたヒューズと、
を具備する半導体記憶装置。
【請求項２】
前記ダミーストレージノードは前記半導体基板と同じ導電型で前記半導体基板より高い不純物濃度の拡散層を介して前記半導体基板に電気的に接続される、請求項１に記載の半導体記憶装置。
【請求項３】
前記ダミーストレージノードは前記半導体基板とショットキー接合を形成する少なくとも一つの金属コンタクトによって半導体基板に電気的に接続される、請求項１に記載の半導体記憶装置。
【請求項４】
前記ダミーストレージノードは前記半導体基板に直接接続された少なくとも一つの金属コンタクトによって半導体基板に電気的に接続される、請求項１に記載の半導体記憶装置。
【請求項５】
前記ダミーストレージノードは前記半導体基板に直接接続された少なくとも一つの多結晶半導体コンタクトによって半導体基板に電気的に接続される、請求項１に記載の半導体記憶装置。
【請求項６】
ｎ型の半導体基板と、
このｎ型の半導体基板上に形成されたｐ型ウエルと、
このｐ型ウエル上に形成された複数の第１のｎ型領域と、
この複数の第１のｎ型領域に夫々電気的に接続され、メモリセル上に形成された複数のストレージノードと、
前記ｎ型の半導体基板上に形成された少なくとも１個の第２のｎ型領域と、
前記複数のストレージノードと併設されるように前記第２のｎ型領域に電気的に接続された少なくとも１個のダミーストレージノードと、
このダミーストレージノードを除いて前記複数のストレージノード上に形成された誘電膜と、
この複数のストレージノード上に前記誘電膜を介して形成され前記ダミーストレージノードに電気的に接続されたプレート電極と、
前記プレート電極と前記ダミーストレージノードとの間に電気的に接続されたヒューズと、
を具備する半導体記憶装置。
【請求項７】
ｐ型の半導体基板と、
このｐ型の半導体基板上に形成されたｎ型ウエルと、
このｎ型ウエルの表面に形成された複数の第１のｐ型領域と、
この複数の第１のｐ型領域に夫々電気的に接続されたメモリセルの複数のストレージノードと、
前記ｐ型の半導体基板の表面に形成された少なくとも１個の第２のｐ型領域と、
前記複数のストレージノードと併設されるように前記第２のｐ型領域に電気的に接続された少なくとも１個のダミーストレージノードと、
このダミーストレージノードを除いて前記複数のストレージノード上に形成された誘電膜と、
この複数のストレージノード上に前記誘電膜を介して形成され前記ダミーストレージノードに電気的に接続されたプレート電極と、
前記プレート電極と前記ダミーストレージノードとの間に電気的に接続されたヒューズと、
を具備する半導体記憶装置。
【請求項８】
前記ダミーストレージノードは、前記第２のｐ型領域を介して前記ｐ型の半導体基板に電気的に接続される、請求項７に記載の半導体記憶装置。
【請求項９】
前記ダミーストレージノードは前記ｐ型の半導体基板とショットキー接合を形成する金属コンタクトによって前記ｐ型の半導体基板に電気的に接続される、請求項７に記載の半導体記憶装置。
【請求項１０】
前記ダミーストレージノードは前記ｐ型の半導体基板に直接接続された金属コンタクトによって前記ｐ型の半導体基板に電気的に接続される、請求項７に記載の半導体記憶装置。
【請求項１１】
前記ダミーストレージノードは前記ｐ型の半導体基板に直接接続された多結晶半導体コンタクトによって前記ｐ型の半導体基板に電気的に接続される、請求項７に記載の半導体記憶装置。
【請求項１２】
ｐ型の半導体基板と、
このｐ型の半導体基板上に形成されたｎ型ウエルと、
このｎ型ウエル内に形成されたｐ型ウエルと、
このｐ型ウエルの表面に形成された複数のｎ型領域と、
この複数のｎ型領域に夫々電気的に接続されたメモリセルの複数のストレージノードと、
前記ｐ型の半導体基板の表面に形成された少なくとも１個のｐ型領域と、
前記複数のストレージノードと併設されるように前記ｐ型領域に電気的に接続された少なくとも１個のダミーストレージノードと、
このダミーストレージノードを除いて前記複数のストレージノード上に形成された誘電膜と、
この複数のストレージノード上に前記誘電膜を介して形成され前記ダミーストレージノードに電気的に接続されたプレート電極と、
前記プレート電極と前記半導体基板との間に前記ダミーストレージノードを介して電気的に接続されたヒューズと、
を具備する半導体記憶装置。
【請求項１３】
ｎ型の半導体基板と、
このｎ型の半導体基板上に形成されたｐ型ウエルと、
このｐ型ウエル内に形成されたｎ型ウエルと、
このｎ型ウエルの表面に形成された複数の第１のｐ型領域と、
この複数の第１のｐ型領域に夫々電気的に接続されたメモリセルの複数のストレージノードと、
前記ｎ型の半導体基板の表面に形成された少なくとも１個の第２のｐ型領域と、
前記複数のストレージノードと併設されるように前記第２のｐ型領域に電気的に接続された少なくとも１個のダミーストレージノードと、
このダミーストレージノードを除いて前記複数のストレージノード上に形成された誘電膜と、
この複数のストレージノード上に前記誘電膜を介して形成され前記ダミーストレージノードに電気的に接続されたプレート電極と、
前記プレート電極と前記ダミーストレージノードとの間に電気的に接続されたヒューズと、
を具備する半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、スタック型メモリセルを有するダイナミック型半導体記憶装置（ＤＲＡＭ）に関する。
【０００２】
【従来の技術】
スタック型メモリセルを有する従来のダイナミック型半導体記憶装置では、複数のストレージノードとプレート電極との間に誘電体膜を介してストレージセルキャパシタが形成される。
【０００３】
図１５は従来のスタック型メモリセルの構成の一部を示し、図示しない半導体基板の上に形成された複数のストレージノード１４１の上部には誘電膜１４２を介してプレート電極１４３が形成される。このプレート電極１４３までをスピンコーター、スパッタ、ＣＶＤ等の方法により形成した後、プレート電極１４３および誘電膜１４２を所定の形状に形成するために、このプレート電極１４３の上をレジスト１４４で覆ってからＲＩＥ，ＣＤＥ等の荷電粒子１４５を用いたドライエッチング技術により加工していた。
【０００４】
【発明が解決しようとする課題】
しかし、これらドライエッチング技術は電界により加速された荷電粒子１４５を用いるものであり、荷電粒子１４５が直接プレート電極１４３へ衝突する。
【０００５】
図１６に示したように、このエッチングはプレート電極１４３の表面を所定の深さまで行うため、これら加工工程において電気的に浮遊しているプレート電極１４３でチャージアップが起こってしまう。プレート電極１４３は導電性物質でできているため、チャージアップした電荷はプレート電極１４３中を移動し、実際に加工している部分から離れた場所にあるすべてのストレージノ一ド１４１上のキャパシタを構成する誘電膜１４２に電気的ストレスが加わり、場合によっては放電１４６が生じて誘電膜１４２に損傷を与えるという問題がある。
【０００６】
また、プレート電極を加工後は、その上に図１７に示したようにＳｉＯ２等の層間絶縁膜１４７を形成する。これは、ＤＲＡＭ動作時にプレート電極１４３にある特定の電位を与える為に、図示しない電庄発生回路とプレート電極１４３を接続する為に、プレート電極１４３の上の層間絶緑膜１４７に対してコンタクトホール１４８を開ける必要があるためである。
【０００７】
このコンタクトホール１４８の加工も、図１６に示したプレート電極１４３の加工と同様にドライエッチング技術により形成されている。図１７に示したように層間絶縁膜１４７が残っているとコンタクト抵抗が高くなる為、そのエッチングを十分に行う必要がある事から、コンタクトホール１４８のドライエッチングは孔の底が図１８に示したようにプレート電極１４３に達した後も若干多めに行い、プレート電極１４３に浅く孔が掘られるようにオーバーエッチングを行う。
【０００８】
この時もプレート電極１４３はチャージアップして、誘電膜１４２に損傷を与えるという問題が起きる。
【０００９】
また、プレート電極１４３の上にコンタクトホール１４８を開けた後、図示しないがコンタクトホール１４８をコンタクト材料で埋め込み、上部配線層を形成した後、この配線層もドライエッチングを用いて加工を行う。この場合にも上記と同様に配線層、コンタクト等の導電性物質を経由した電荷により、プレート電極１４３がチャージアップし、キャパシタの誘電膜１４２に損傷を与えるという問題が起きる。
【００１０】
また、誘電膜１４２の材料として誘電率の高いものを使い、その厚みを薄く形成できれば小型化、高速化が可能となるが、従来の装置では上述の問題があるために不可能であった。
【００１１】
したがって、この発明の目的は、ドライエッチングの加工工程において、セルキャパシタのプレート電極のチャージアップを回避する事でキャパシタ誘電膜の損傷を防止し、歩留まりと信頼性の向上、さらなる誘電膜の薄膜化、新たな誘電膜材料の採用を可能とし、且つ、製造プロセス終了時にプレート電極と半導体基板との接続を容易に切断できる構成を有する半導体記憶装置を提供することである。
【００１２】
【課題を解決するための手段】
本発明はスタックセルキャパシタを有するダイナミック型半導体記情装置（ＤＲＡＭ）のプレート電極を半導体基板と電気的に接続する事により、プレート電極及びその上部配線層のドライエッチング加工時にセルキヤパシタ部分にかかる電気的ストレスを緩和し、製造プロセス終了時には前記プレート電極と半導体基板との接続を容易に切断できる構成を有する半導体記憶装置である。
【００１３】
この発明の半導体記憶装置は、半導体基板と、この半導体基板上に形成されたメモリセルの複数のストレージノードと、この複数のストレージノードと併設され、前記半導体基板と電気的に接続された少なくとも１個のダミーストレージノードと、このダミーストレージノードを除いて前記複数のストレージノード上に共通に形成された誘電膜と、この複数のストレージノード上に前記誘電膜を介して形成され前記ダミーストレージノードに電気的に接続されたプレート電極と、前記ダミーストレージノードを介して前記プレート電極と半導体基板との間に電気的に接続されたヒューズとを具備することを特徴とする。
【００１４】
上記の構成により、電気的なストレスを緩和できる事からセルキャパシタの誘電膜材料の劣化を防ぐことにより寿命、信頼性の向上をはかるとともに、さらなる誘電膜の薄膜化、新たな誘電膜材料の採用を可能とし、製造プロセス終了時にはプレート電極と半導体基板との接続を容易に切断できる構成を持つ半導体記憶装置を提供できる。
【００１５】
【発明の実施の形態】
以下、この発明の実施の形態について説明する前に、図１乃至図４を参照してこの発明に関連する半導体装置の断面構成を説明する。図１において、ｎ型のシリコン基板１０にｐ型のウエル１１を形成し、このウエル１１の表面にトランスファーゲート１２を形成するための２個のｎ＋型拡散領域１３ａ，１３ｂを形成する。
【００１６】
この２個のｎ＋型拡散領域１３ａ，１３ｂを形成する際に前記ｎ型のシリコン基板１０のｐ型のウエル１１の外側にも同時にｎ＋型拡散領域１４を形成する。
【００１７】
２個のｎ＋型拡散領域１３ａ，１３ｂが形成されたｐウエル１１の表面にはゲート絶縁膜１５を介してゲート電極となるワード線１６が形成され、さらに全体が層間絶縁膜１７が形成される。
【００１８】
この層間絶縁膜１７にはコンタクト孔１８が一方のｎ＋型拡散領域１３ａまで到達するように形成され、このコンタクト孔１８には導電材が充填され、その後、層間絶縁膜１７上にはビット線１９が形成される。
【００１９】
ビット線１９の上にはさらに層間絶縁膜１７が形成され、この層間絶縁膜１７にはストレージノード孔２０が他方のｎ＋型拡散領域１３ｂまで到達するように形成され、このストレージノード孔２０には導電材が充填され、その後、層間絶縁膜１７上にはストレージノード２１が形成される。
【００２０】
同様にして、ｐ型ウエル１１の外側に形成されたｎ＋型拡散領域１４に接続されストレージノード２１と同様の形状をしたダミー端子孔２２が形成され、このダミー端子孔２２が導電性材料で充填された後、ダミー端子２３が形成される。このように形成されたストレージノード２１およびダミー端子２３の上面には図２に示したように共通にキャパシタ誘電膜２４が形成され、さらにその上にはレジスト２５が形成される。
【００２１】
このレジスト２５をマスクとして誘電膜２４を所定のパターンに形成する前に、ダミー端子２３に対応する位置の誘電膜２４をＲＩＥ，ＣＤＥなどの荷電粒子２６を用いたドライエッチグ技術により除去し、図３に示したようにダミー端子２３を露出させる。
【００２２】
その後、レジスト２５を除去して誘電膜２４を露出させ、この誘電膜２４とダミー端子２３の上面に図４に示したようにプレート電極２７を形成する。
【００２３】
このように、この構成ではプレート電極２７をダミー端子２２、２３を介してｎ基板１０の拡散領域１４に接続して接地するように構成されている。なお、このｎ基板１０の接地はこの半導体記憶装置の製造工程中のものであって、たとえば製造ラインのｎ基板１０を載せる台を接地しておけばよい。
【００２４】
図１に示したように、通常のストレージノ一ド２１はトランスフアーゲート１２であるＭＯＳＦＥＴのソース／ドレイン１３ｂに接続されている。トランスファーゲート１２は通常はｐウエル１１の内部に形成されており基板１０とは直接電気的に接続されていない。
【００２５】
このため、このストレージノ一ド２１と同様の形状をしたダミー端子２２、２３は基板１０と電気的に接続されるように、ウエル１１の外側の場所に設置する。
【００２６】
図１のようにｎ形基板１０に設けたＰウエル１１内に形成されたｎ形ＭＯＳＦＥＴがトランスファーゲート１２となっている例では、ストレージノ一ド２１と同様の形状をしたダミー端子２２、２３はｎ形基板１０と直接電気的に接続されるように基板１０と同じ導電形であるｎ＋拡散層１４を用いているから、この場合ストレージノ一ド２１と同時に同じプロセスでダミー端子２２、２３を形成出来る。したがって、ストレージノ一ド２１と同様の形状をしたダミー端子２２、２３を設ける事によるプロセスの増加は無い。
【００２７】
また、プレート電極２７をダミー電極２２、２３を用いて接地後は、その上に図５に示したようにＳｉＯ２等の層間絶縁膜３０を形成し、その上にさらにレジスト３１を形成する。
【００２８】
次に、ＤＲＡＭ動作時にプレート電極２７にある特定の電位を与える為に、図示しない電庄発生回路とプレート電極２７を接続する為に、プレート電極２７の上の層間絶緑膜３０に対してコンタクトホール３２を開ける。
【００２９】
このコンタクトホール３２の加工時には、プレート電極２７の表面がオーバーエッチングされるように荷電粒子３３にてドライエッチング処理される。
【００３０】
この時にプレート電極２７はチャージアップされるが、その電荷はダミー電極２２、２３を介して接地部に放電されるので誘電膜２４に損傷を与えるという問題は生じない。
【００３１】
また、図示しないが、プレート電極２７の上にコンタクトホール３２を開けた後、コンタクトホール３２を導電性コンタクト材料で埋め込み、上部配線層を形成した後、この配線層もドライエッチングを用いて加工を行う。この場合にも上記と同様に配線層、コンタクト等の導電性物質を経由した電荷により、プレート電極２７がチャージアップされるが、同様に放電されるため、スタックセルのキャパシタの誘電膜２４に損傷を与えることはない。
【００３２】
また、プレート電極２７がチャージアップされるのを防止できるので、誘電膜２４の材料として誘電率の高いものを使い、その厚みを従来より薄く形成でき、ＤＲＡＭの小型化、高速化が可能となる。
【００３３】
この構成ではプレート電極２７と基板１０を接続する為に、ｎ形基板１０に設けたｎ＋拡散層１４を用いているが、基板１０、ウエル１１、トランスファーゲート１２の導電型を逆にしても同様に構成できる。
【００３４】
図６はその一例を示し、ｐ形基板４０にｐ＋拡散層４４を形成してダミー電極５２、５３をｐ基板４０を介して接地する事ができる。図６の構成例は図１の構成例と導電型が異なるのみでその構成は同じである。
【００３５】
即ち、ｐ基板４０に形成されたｎウエル４１内にはトランスファーゲート４２のソース／ドレインを構成するｐ＋拡散領域４３ａ，４３ｂが形成される。このｐ＋拡散領域４３ａ，４３ｂの間には、ゲートとしてのワード線４６をゲート酸化膜４５を介して形成し、層間絶縁膜４７に形成したコンタクト４８によりｐ＋拡散層４３ａとビット線４９とを接続する。
【００３６】
さらに、層間絶縁膜４７中にコンタクト孔５０、５２を形成し、夫々の先端にストレージノード５１、ダミー端子５３を形成する。
【００３７】
この後で図５に示したと同様にダミー端子５３に接続されるプレート電極を形成すれば、その後のドライエッチングを用いる製造工程において荷電粒子でプレート電極がチャージアップされてもこのプレート電極とストレージノードとの間に形成されるキャパシタ誘電膜に電気的なストレスが掛かることが防止できる。
【００３８】
なお、図５の構成において、誘電膜２４の上下電極、つまりダミー電極２３の誘電膜２４と接する部分及びプレート電極２７の誘電膜２４と接する部分が同一の導電材料で形成されている場合は、両者を直接接続すると電気的により良好な接続となる。
【００３９】
一方、ダミー電極２３とプレート電極２７の材料が異なる場合は、その組合わせによっては、その接続部にバリアメタルが必要となる。この場合には、図３において誘電膜２４をドライエッチングした後で、残ったレジスト２５をマスクとしてダミー電極２３の上に、図示しないバリアメタルを形成し、その後、レジスト２５をリフトオフする事によりダミー電極２３の部分にのみバリアメタルを形成できる。
【００４０】
また、図６に示した構成例において、ｎウエル４１の中にさらにｐウエルを形成し、その中にトランスファーゲートを形成するようにしても同様に実施できる。図７はその一例を示す。図７の構成例ではトランスファゲート４２がｐ基板４０上に設けられた二重拡散ウエル６１内に形成される以外は図６の構成例と同じであり、同一の参照番号を付して詳細な説明は省略する。
【００４１】
尚、図７において、ｐ，ｎの導電型を逆にしてもよいことは勿論である。
【００４２】
製造プロセスが終了し、ＤＲＡＭが完成した後は、動作時にプレート電極２７にある電位を印加する。この方法はプレート電極２７の上部の配線層からプレート電極に印加することも、基板１０からプレート電極に印加することも両方可能である。
【００４３】
図５の構成においてＤＲＡＭが製造された後での動作時に半導体基板１０とプレート電極２７とが同じ電位となる場合にはこの両者の接続はそのままでよいが、動作時の電位が異なる場合には出荷時に両者の接続を切断しておかなければならない。
【００４４】
即ち、図示しないが、半導体基板上に直接トランスファーゲートとなるＭＯＳＦＥＴが形成されている場合は、このＭＯＳＦＥＴにバックゲート電圧を印加する為、プレート電極と異なる電位を半導体基板に印加する必要がある。そのためには半導体基板とプレート電極とを電気的に分離する必要がある。その方法として、この発明の一実施形態では、製造時にプレート電極を接地する為の経路をヒューズを介して半導体基板に接続しておき、製造プロセス終了時にそのヒューズを切断する構成を取る。
【００４５】
図８、図９はこの切断手段の一例としてヒューズを用いたこの発明の一実施形態を示し、ストレージノード６１に対向するプレート電極部分６７とダミー端子２３に対向する接地電極部分６８との間をヒューズ６９として用いられる細長い接続部分とを形成する。
【００４６】
このプレート電極部分６７と接地電極部分６８との間にヒューズ６９を設ける場合、図２ないし図４と全く同じ工程を経て図８、図９に示したストレージノード６１に対向するプレート電極部分６７と、ダミー端子２３に対向する接地電極部分６８と、ヒューズ６９として用いられる細長い接続部分とを形成することができる。
【００４７】
図２ないし図４の構成と異なる点は、図８、図９に示すようにプレート電極全体の形状が、ストレージノ一ド６１に対向する部分６７とストレージノ一ドと同様の形状をしたダミー端子６２に接する部分６８との間にヒューズ６９を設ける点である。
【００４８】
ＤＲＡＭ製造後にヒューズ６９を切る方法としてはレーザーブロウを用いる方法がある。この場合には、ブロウ用の窓をヒューズ６９の上に開けておく必要がある。この窓は、例えば図５に示したプレート電極２７に電位を与える為のコンタクトホール３２を形成するプロセスと共通化して絶縁膜３０のヒューズ６９に対応する部分に形成することができるため、このことによりプロセスの増加は発生しない。また、レーザーブロウ以外にも電気的にヒューズを切断する電流ヒューズ等の方法も用いる事も出来る。
【００４９】
また、ヒューズを設ける配線層として、この実施形態ではプレート電極の配線層を用いたが、ワード線配線層、ビット線配線層、ストレージノード配線層のいずれでも設置する事が可能である。
【００５０】
以上説明した実施形態ではＤＲＡＭが１個のプレート電極の下に複数のスタック型のメモリセルが形成された構成を有するものとしたが、実際には１個のＤＲＡＭチップには複数のプレート電極が必要であり、各々のプレート電極の下に複数のチップが形成される。
【００５１】
これらのプレート電極はＤＲＡＭの用途により色々の形態で接続される。その接続の仕方により以下のように分類される。
【００５２】
１．互いに接続されていないプレート電極が複数存在する場合。
【００５３】
この場合にはプレート電極ごとにダミー電極に接続される接地電極が必要であるから、両者を切断するためのヒューズも必要となる。さらに、動作時にプレート電極を所定の電位に保つためのプレート電位発生回路も必要である。
【００５４】
２．ＤＲＡＭチップ内で複数のプレート電極が互いに接続されている場合。
【００５５】
この場合には、図１０の実施形態に示したように、ＤＲＡＭチップ７１上に形成されたすべてのプレート電極７７ー１１、７７ー１２．．．７７−ｍｎに対して１個の接地電極７８、１個のヒューズ７９を設けるのみでよい。但し、ヒューズ７９の信頼性を考慮して複数形成してもよいことは勿論である。また、プレート電位発生回路（ＶＰＬ  ｇｅｎ．）８０も１個でよい。
【００５６】
このプレート電位（ＶＰＬ）発生回路８０は図１０の実施形態ではＤＲＡＭチップ７１の隅の部分に形成されているが、形成する位置は設計の段階で自由に選択できる。
【００５７】
また、プレート電極とＶＰＬ発生回路との接続もプレート電極より上層或いは下層に形成された配線層を介して行うことができる。
【００５８】
例えば、図１２に示したように、プレート電極２７の上に層間絶縁膜３０を介して形成された配線層９１ＡをＶＰＬ発生回路８０に接続する。プレート電極２７と配線層９１Ａとの接続は層間絶縁膜３０に形成されたコンタクト９０Ａを介して行う。
【００５９】
図１３の例では、プレート電極２７とＶＰＬ発生回路８０とを、ビット線１９と同じ層に形成された配線層９１Ｂとをコンタクト９０Ｂを介して接続した状態を示している。
【００６０】
さらに、図１４の例では、メモリセルのトランスファーゲート１２が形成されているＰウエル１１内にＶＰＬ発生回路８０の出力ゲート９３のｎ＋拡散領域９４ａに直接コンタクト９０Ｃを介してプレート電極２７を接続している。但し、このＶＰＬ発生回路８０はトランスファーゲート１２と同じＰウエル１１内に形成せずに別々のウエルに形成してもよいことは勿論である。
【００６１】
なお、複数のプレート電極相互間の接続はプレート電極の層よりも上部に形成された配線層を用いることもできる。この場合にはヒューズをプレート電極ごとに設ける必要がある。
【００６２】
或いはプレート電極の層か或いはそれよりも下部の配線層を用いて行うこともできる。この場合には、全体に対して１個のヒューズを形成するのみでよい。
【００６３】
また、図１０の実施形態ではＤＲＡＭチップ７１の内部でヒューズを形成しているが、一般的にＤＲＡＭチップはシリコンウエハー上に複数個を同時に形成し、最後にダイシングラインに沿って切断して完成品とすることから、ヒューズをこのダイシングラインに沿ってチップの外側に形成しておけば、ダイシングの時にヒューズも切断されることになり、ヒューズの切断工程を省略することができる。
【００６４】
図１１はその一例を示す実施形態であり、シリコンウエハー上に形成されたＤＲＡＭチップ（ここでは３個のチップ８１Ａ，８１Ｂ，８１Ｃのみを示している）を製造工程の最後にダイシングラインｘ、ｙで切断すれば、例えばＤＲＡＭチップ８１Ａ上に形成されたプレート電極群８７Ａ，８７Ｂ，８７Ｃからダイシングラインｘ，ｙ中に引き出された半導体基板とのコンタクトを取るための接地電極８８Ａ，８８Ｂ，８８Ｃおよびヒューズ８９Ａ，８９Ｂ，８９Ｃがすべてダイシングにより除去される。
【００６５】
なお、図１１に示した実施形態では半導体基板とのコンタクトを取るための接地電極８８Ａ，８８Ｂ，８８Ｃおよびヒューズ８９Ａ，８９Ｂ，８９Ｃとして特定の形状を持つものとして表示してあるが、特にヒューズ８９Ａ，８９Ｂ，８９Ｃはこの場合はレーザまたは電流による溶断工程を経ずに除去されるので、通常の配線層を形成すればよいことになる。
【００６６】
【発明の効果】
以上詳述したようにこの発明によれば、製造プロセス中には、スタックセルキャパシタの劣化を抑えられ歩留まりを向上でき、高い電圧ストレスに起因するリーク電流が減少する事により、電荷保持特性が向上するとともに、従来のプレート電極加工では劣化して用いる事が出来なかった薄さの誘電層によるセルキャパシタを使用でき、さらに、従来のプレート電極加工では電気的破壊、劣化により用いる事が出来なかった新たなキャパシタ材料の使用が可能となるとともに、製造プロセス終了時には容易にヒューズを切断できる構成の半導体記憶装置を提供することができる。
【図面の簡単な説明】
【図１】この発明に関連する半導体記憶装置の製造工程の途中における半製品の構成を示す断面図。
【図２】図１の後工程の状態を示す断面図。
【図３】図２の後工程の状態を示す断面図。
【図４】図３の後工程のプレート電極形成工程を示す断面図。
【図５】図４のさらに後工程のドライエッチング工程を示す断面図。
【図６】この発明に関連する他の半導体記憶装置の製造工程の途中における半製品の構成を示す断面図。
【図７】この発明に関連するさらに他の半導体記憶装置の製造工程の途中における半製品の構成を示す断面図。
【図８】この発明の一実施形態の半導体装置のヒューズ付のプレート電極の部分を示す断面図。
【図９】図８の部分を上から見た平面図。
【図１０】この発明の更に他の実施形態の形成された１個のＤＲＡＭチップにおけるプレート電極群の配置構造を示す平面図。
【図１１】この発明の更に他の実施形態によりシリコンウエハー上に形成された複数のＤＲＡＭチップを示す平面図。
【図１２】この発明の更に他の実施形態におけるプレート電極とプレート電位発生回路との接続方法の一例を示す断面図。
【図１３】プレート電極とプレート電位発生回路との接続方法の他の例を示す断面図。
【図１４】プレート電極とプレート電位発生回路との接続方法のさらに他の例を示す断面図。
【図１５】従来のスタック型メモリセルの製造工程の一部を示す断面図。
【図１６】図１５の後工程を示す断面図。
【図１７】さらに後工程の途中の状態を示す断面図。
【図１８】図１７の工程の最終段階を示す断面図。
【符号の説明】
１０…ｎ基板
１４…ｎ＋拡散領域
２１…ストレージノード
２３…ダミー端子
２４…誘電膜
２７…プレート電極
３０…層間絶縁膜
３１…レジスト
３２…コンタクトホール
３３…荷電粒子
６９…ヒューズ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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