(57)【特許請求の範囲】
【請求項１】
コントロール信号に応じた基準電圧を生成する基準電圧生成手段と、
入力信号を前記基準電圧と比較して、前記比較の結果を示す信号を出力する増幅手段とを含む半導体集積回路であって、
前記基準電圧生成手段と前記増幅手段との間に接続され、前記基準電圧生成手段と前記増幅手段とを所定のタイミングにおいて所定期間切断するスイッチング手段と、を備え、
前記スイッチング手段と並列に接続され、前記スイッチング手段が切断されている期間、前記増幅手段の入力電位を保持する抵抗素子を備えたこと、
ことを特徴とする半導体集積回路。
【請求項２】
前記スイッチング手段は、前記コントロール信号に同期して切り替えられることを特徴とする、請求項１記載の半導体集積回路。
【請求項３】
前記増幅手段に接続された前記スイッチング手段に一方が接続され、他方が固定電位に接続された容量素子を含む、
ことを特徴とする請求項１又は２記載の半導体集積回路。
【請求項４】
前記基準電圧生成手段は可変抵抗を含み、該可変抵抗は前記コントロール信号によって制御されることを特徴とする請求項１ないし３いずれか記載の半導体集積回路。
【請求項５】
前記可変抵抗は抵抗とスイッチを直列接続した抵抗手段を複数並列に接続したことを特徴とする請求項４に記載の半導体集積回路。
【請求項６】
前記各抵抗の値は２のべき乗に比例して増加することを特徴とする請求項５記載の半導体集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路に関し、さらに詳しくは、安定動作を実現する半導体集積回路に関するものである。
【０００２】
【従来の技術】
近年、半導体装置は広い周波数帯域で高精度に動作することが要求されている。従って、半導体装置内部の信号間のタイミング又は外部から供給されるクロックと半導体装置内部のクロックとのタイミングを調整する遅延回路は、広い周波数帯域で高精度に信号を遅延することが求められる。
従来、遅延回路は、例えば反転回路，ＮＡＮＤ回路等の論理回路を複数直列接続することにより、通過する信号を遅延させていた。なお、信号の遅延時間は通過する論理回路の段数を増減することにより調整される。
【０００３】
つまり、従来の遅延回路は、通過する論理回路の段数に比例するように信号の遅延時間を調整していた。
【０００４】
しかしながら、論理回路の段数により信号の遅延時間を調整する遅延回路は、遅延時間の調整単位が一の論理回路の遅延時間となり、それ以上の調整精度を得ることができない。従って、従来の遅延回路は、一の論理回路を通過する信号の遅延時間以上の精度を原理上実現できないという問題があった。
【０００５】
また、広い周波数帯域で高精度に信号を遅延する遅延回路を実現できなければ、半導体装置内部の信号間のタイミング又は外部から供給されるクロックと半導体装置内部のクロックとのタイミングを広い周波数帯域で高精度に調整することができない。従って、広い周波数帯域で高精度に動作する半導体装置を実現することができないという問題もあった。
【０００６】
一方、近年の半導体集積回路においては、該回路内において基準電圧を生成し、それを利用するものが多々あるが、該基準電圧に生じる過渡的なノイズにより半導体集積回路の安定動作が損なわれることがある。そのため、従来から該ノイズを除去する技術が必要とされている。
【０００７】
より具体的には、従来の半導体集積回路においては、基準電圧発生回路と該基準電圧発生回路で生成された基準電圧を用いた回路との間にローパスフィルタ（ＬＰＦ）を挿入し、過渡的なノイズを平滑化していた。しかし、このようにローパスフィルタを挿入すると、基準電圧の変化に対する応答性は損なわれるという問題があり、基準電圧は一定であることが要求されていた。
【０００８】
従って、基準電圧が逐次変化するような場合には、ローパスフィルタを挿入することは困難となるため、従来の半導体集積回路においては、該基準電圧が変化する際の過渡的なノイズをフィルタリングすることは困難であった。
【０００９】
【発明が解決しようとする課題】
本発明は、上記の問題を解消するためになされたもので、信号の遅延時間を広い周波数帯域で高精度に調整することができ、信号間のタイミングを高精度に調整することができる遅延回路及びその回路を用いた半導体装置と、基準電圧が変動する場合においても安定動作を実現する半導体集積回路を提供することを目的とする。
【００１０】
【課題を解決するための手段】
本発明の目的は、コントロール信号に応じた基準電圧を生成する基準電圧生成手段と、入力信号を前記基準電圧と比較して、比較の結果を示す信号を出力する増幅手段とを含む半導体集積回路であって、基準電圧生成手段と増幅手段との間に接続され、基準電圧生成手段と増幅手段とを所定のタイミングにおいて所定期間切断するスイッチング手段を備え、スイッチング手段と並列に接続され、前記スイッチング手段が切断されている期間、増幅手段の入力電位を保持する抵抗素子を備えたこと、を特徴とする半導体集積回路を提供することにより達成される。
【００１１】
このような手段によれば、基準電圧生成手段により生成された基準電圧に生じたノイズが、増幅手段へ伝達されることを回避することができる。
また、スイッチング手段が切断されている期間、抵抗素子が増幅手段の入力電位を保持することで、コントロール信号の変化により基準電圧が変更される際に生じるノイズの増幅手段への伝達をより確実に回避することができると共に、増幅手段に供給される電圧を安定化することができる。
【００１２】
ここで、スイッチング手段は、コントロール信号に同期して切り替えられるものとすれば、コントロール信号の変化により基準電圧が変更される際に生じるノイズの増幅手段への伝達を確実に回避することができる。
【００１３】
また、基準電圧生成手段と増幅手段との間においてスイッチング手段と並列に接続され、増幅手段に供給される基準電圧の電位を保持する電位保持手段をさらに備え、スイッチング手段は、コントロール信号の遷移時から所定期間オフするものとすることができる。
【００１６】
また、基準電圧生成手段は可変抵抗を含み、該可変抵抗は前記コントロール信号によって制御されるものとすることができる。
【００１７】
また、可変抵抗は抵抗とスイッチを直列接続した抵抗手段を複数並列に接続したものとすることができる。
【００１８】
また、各抵抗の値は２のべき乗に比例して増加するものとすることができる。
【００２１】
【発明の実施の形態】
以下において、本発明の実施の形態を図面を参照しつつ説明する。なお、図中同一符号は同一または相当部分を示す。
［実施の形態１］
最初に、本発明の原理について、図１を参照して説明する。図１は、本発明の実施の形態１に係る遅延回路の原理を説明する回路図を示す。
【００２２】
図１に示された遅延回路は、反転回路１０に供給する制御電流Ｉを調整することにより遅延時間ｔｄを調整する。これは、制御電流Ｉを増減して次段の負荷容量への充電時間を調整することにより、論理閾値に達する迄の時間を調整するものである。
【００２３】
例えば、制御電流Ｉ０のときの遅延時間をｔｄ０，その制御電流Ｉ０からΔＩ変化したときの遅延時間の変化をΔｔｄとすると以下の式（１），（２）が成り立つ。
【００２４】
Ｉ０×ｔｄ０＝Ｃ×Ｖｔ・・・・（１）
（Ｉ０−ΔＩ）×（ｔｄ０＋Δｔｄ）＝Ｃ×Ｖｔ・・・・（２）
なお、式（１），（２）において、Ｖｔは遅延回路１０，１２の論理閾値，Ｃは次段の負荷容量とする。そして、式（１），（２）から以下の式（３）を算出することができる。
【００２５】
ΔＩ＝Ｉ０×Δｔｄ／（ｔｄ０＋Δｔｄ）・・・・（３）
したがって、所望の遅延時間を得る為の制御電流Ｉは、以下の式（４）により算出することができる。
【００２６】
Ｉ＝Ｉ０−ΔＩ＝Ｉ０×ｔｄ０／（ｔｄ０＋Δｔｄ）・・・・（４）
以上、式（４）を満たすように制御電流Ｉを調整することにより、所望の遅延時間を得ることが可能である。そこで、式（４）を満たす電流Ｉを生成する回路について図２を参照して説明する。
【００２７】
図２は、本発明の実施の形態１に係る遅延回路の構成を示す回路図である。なお、図２は、該遅延回路のうち説明に必要な部分を示したものである。ここで、図２に示されるように、電流源２２の出力ノードは抵抗２０と可変抵抗２１、及びオペアンプ２３の反転入力端子に接続されている。
【００２８】
また、抵抗２０は抵抗値Ｒの抵抗であり、可変抵抗２１は例えば自然数Ｎに対してＮ×ｒ（定数）の抵抗値となる可変抵抗である。そして、抵抗２０及び可変抵抗２１は、電流源２２とグランドＶｓｓとの間に並列接続されている。また、オペアンプ２３の出力は、ＰチャネルＭＯＳトランジスタ２４のゲートに供給される。
【００２９】
ＰチャネルＭＯＳトランジスタ２４はソースに電源が接続され，ドレインにオペアンプ２３の非反転入力端子及び可変抵抗２５を介してグランドが接続されている。可変抵抗２５は、可変抵抗２１と同様に、自然数Ｎに対してＮ×ｒ（定数）の抵抗値となる可変抵抗である。
【００３０】
まず、オペアンプ２３の反転入力端子に供給される電圧Ｖは、以下の式（５）のように表わすことができる。
【００３１】
Ｖ＝（Ｒ×Ｎｒ）／（Ｒ＋Ｎｒ）×Ｉ０・・・・（５）
ここで、一方をグランドＶｓｓに接続した可変抵抗２５における他方のノード２６の電圧は、式（５）により示された電圧Ｖと等しくなるため、可変抵抗２５に流れる電流Ｉは以下の式（６）のように表わすことができる。
【００３２】
Ｉ＝Ｖ／Ｎｒ＝Ｉ０×Ｒ／（Ｒ＋Ｎｒ）・・・・（６）
上記式（６）と式（４）とを比較すると、Ｒとｔｄ０，ＮｒとΔｔｄとが対応していることが分かる。つまり、Ｒ，ｒの値を適当に設定すれば、Ｎを１，２，３，・・・・・と増加していったときに遅延時間が線形に変化する制御電流Ｉを生成することができる。
【００３３】
例えば、図２に示されるように、ＰチャネルＭＯＳトランジスタ２４のゲート電圧ｐｃｏｎを図１の電流制御型反転回路１０の電流源を構成するＰチャネルＭＯＳトランジスタ１３のゲートに供給すれば、可変抵抗２１，２５の変化に対応して遅延時間が線形に変化する制御電流Ｉを生成することが可能である。
［実施の形態２］
図３は、本発明の実施の形態２に係る遅延回路の構成を示す回路図である。なお、図３は、該遅延回路のうち説明に必要な部分を示したものである。また、図３に示された回路は図２に示された回路と一部を除いて同様なものである。
【００３４】
図３に示されるように、電流源２２の出力ノードは抵抗２０と可変抵抗３０、及びオペアンプ２３の反転入力端子に接続されている。また、可変抵抗３０は例えば自然数Ｎに対してｒ（定数）／Ｎの抵抗値となる可変抵抗であり、抵抗２０及び可変抵抗３０は、電流源２２とグランドＶｓｓとの間に並列接続されている。
【００３５】
ＰチャネルＭＯＳトランジスタ２４はソースに電源が接続され，ドレインにオペアンプ２３の非反転入力端子及び抵抗３１を介してグランドが接続されている。抵抗３１は、抵抗値Ｒの抵抗である。
【００３６】
まず、オペアンプ２３の反転入力端子に供給される電圧Ｖは、以下の式（７）のように表わすことができる。
【００３７】
Ｖ＝（Ｒ×ｒ／Ｎ）／（Ｒ＋（ｒ／Ｎ））×Ｉ０・・・・（７）
ここで、一方をグランドＶｓｓに接続した抵抗３１の他方のノード２６における電圧は、式（７）に示される電圧Ｖと等しくなるため、抵抗３１に流れる電流Ｉは以下の式（８）のように表わすことができる。
【００３８】
Ｉ＝Ｖ／Ｒ＝Ｉ０×ｒ／（ＮＲ＋ｒ）・・・・（８）
上記式（８）と式（４）とを比較すると、ｒとｔｄ０，ＮＲとΔｔｄとが対応していることが分かる。つまり、Ｒ，ｒの値を適当に設定すれば、Ｎを１，２，３，・・・・・と増加していったときに遅延時間が線形に変化する制御電流Ｉを生成することができる。
【００３９】
したがって、上記実施の形態１と同様に、ＰチャネルＭＯＳトランジスタ２４のゲート電圧ｐｃｏｎを図１の電流制御型反転回路１０の電流源を構成するＰチャネルＭＯＳトランジスタ１３のゲートに供給すれば、可変抵抗３０の変化に対応して遅延時間が線形に変化する制御電流Ｉを生成することが可能である。
【００４０】
次に、図４，５を参照して可変抵抗２１，２５，３０について説明する。図４は、抵抗値Ｎｒの可変抵抗２１，２５の一例の回路図を示す。図５は、抵抗値ｒ／Ｎの可変抵抗３０の一例を示す回路図である。なお、ｒは任意の値を有するものとする。
【００４１】
図４の可変抵抗は、２ｎ−１×ｒ（ｎ＝１〜９）の抵抗と、その抵抗夫々に並列に接続されているスイッチＳＷ１〜９とを直列接続するように構成されている。この可変抵抗は、スイッチＳＷ１〜９のオン／オフの組み合わせにより、ｒ〜（２ｎ−１）ｒの抵抗値を任意に生成できる。なお、図４ではｎ＝１〜９の例について説明したが、これに限らない。
【００４２】
図５の可変抵抗は、ｒ／２ｎ−１（ｎ＝１〜９）の抵抗と、その抵抗夫々に直列に接続されているスイッチＳＷ１〜９とを並列接続するように構成されている。この可変抵抗は、スイッチＳＷ１〜９のオン／オフの組み合わせにより、ｒ〜ｒ／（２ｎ−１）の抵抗値を任意に生成できる。なお、図５ではｎ＝１〜９の例について説明したが、これに限らない。
【００４３】
また、例えば図４では２ｎ−１×ｒの抵抗値を持つｎ種類の抵抗から構成されているが、２ｋ−１×ｒの抵抗値を持つ抵抗と、２ｋ×ｒの抵抗値を持つ抵抗との組み合わせでもよい。なお、図５の可変抵抗でも同様に実現可能である。
【００４４】
図３の遅延回路を利用して生成した制御電流Ｉにより複数段直列接続された電流制御型反転回路の遅延時間を制御すると、上記Ｎと遅延時間との関係は例えば図６に示すようになる。図６は、遅延時間とＮとの関係を説明する一例の図を示す。
【００４５】
図６では、Ｎ＝０〜５１１に対する遅延時間（ｎｓ）が示されており、Ｎに対して遅延時間が線形に変化していることが分かる。また、遅延時間は約４０ｐｓ（４０ｐｓ＝２０ｎｓ／５１２）単位で調整することができ、高精度に遅延時間の制御が可能である。なお、精度を更に向上させる場合、Ｎを増加すれば実現が可能である。
［実施の形態３］
次に、上記遅延回路を備えた実施の形態３に係る半導体装置について、図７を参照して説明する。図７は、上記半導体装置の構成を示すブロック図である。なお、図７に示された半導体装置１００においては、本発明に係る遅延回路を説明するために必要な部分のみが示され、その他の部分は省略されている。
【００４６】
半導体装置１００は、演算処理回路１０２，アドレス入力回路１０４，コマンド入力回路１０６，遅延回路１０８，及びデータ入出力回路１１０を含むように構成される。遅延回路１０８は外部クロックＣＬＫが供給され、その外部クロックＣＬＫと半導体装置１００内部で利用する内部クロックとのタイミングを調整する。
【００４７】
具体的には、遅延回路１０８は、供給された外部クロックＣＬＫを前述したように遅延させて内部クロックを生成している。そして、生成された内部クロックを半導体装置１００内の各部分に供給している。
【００４８】
このように、本発明の遅延回路１０８を用いた半導体装置は、外部から供給されるクロックと半導体装置内部のクロックとのタイミングを広い周波数帯域で高精度に調整することができる。なお、図７では外部から供給されるクロックと半導体装置内部のクロックとのタイミングを調整する例について説明したが、半導体装置内部の信号間のタイミングを調整することも同様に可能である。
【００４９】
なお、特許請求の範囲に記載した遅延手段は例えば反転回路１０に対応し、制御電流調整手段は例えば抵抗２０，可変抵抗２１，２５，及びオペアンプ２３に対応し、抵抗値可変手段は例えば抵抗２０，可変抵抗２１，２５に対応し、制御電流制御手段は例えばオペアンプ２３に対応し、第１抵抗値可変手段は例えば抵抗２０，可変抵抗２１に対応し、第２抵抗値可変手段は例えば可変抵抗２５に対応する。
［実施の形態４］
図８は、本発明の実施の形態４に係る半導体集積回路の構成を示す回路図である。図８に示されるように、本実施の形態４に係る半導体集積回路は、基準電圧生成回路４０と、スイッチＳＷと、抵抗Ｒ１と、オペアンプ２３と、ＰチャネルＭＯＳトランジスタ２４と、ノード２６と、抵抗３１とを備える。そして、基準電圧生成回路４０は直列接続された電流源２２及び可変抵抗４１と、該電流源２２と可変抵抗４１との間に位置するノード４２とを含む。
【００５０】
ここで、ＰチャネルＭＯＳトランジスタ２４と抵抗３１とは直列接続され、ノード２６はＰチャネルＭＯＳトランジスタ２４と抵抗３１との間に位置する。また、スイッチＳＷ及び抵抗Ｒ１は、ノード４２とオペアンプ２３のマイナス端子との間に並列接続され、オペアンプ２３の出力端はＰチャネルＭＯＳトランジスタ２４のゲートに接続される。さらに、オペアンプ２３のプラス端子はノード２６に接続される。なお、可変抵抗４１には抵抗値を決定するコントロール信号ＣＳが供給される。ここで、可変抵抗４１はコントロール信号ＣＳに応じて離散的な抵抗値を有するように変化する。また、スイッチＳＷにはオン／オフを制御する切替信号ＳＰが供給され、オペアンプ２３にはバイアス電圧ＮＢが供給される。
【００５１】
また、上記のような構成を有する半導体集積回路は、ノード２６から出力電圧ＶＯを出力する。以下において、図８に示された本実施の形態４に係る半導体集積回路の動作を説明する。
【００５２】
基準電圧生成回路４０は、可変抵抗４１に供給されるコントロール信号ＣＳに応じて、ノード４２から基準電圧ｒｅｆを出力する。そして、オペアンプ２３のマイナス端子には、該基準電圧ｒｅｆがスイッチＳＷを介して供給されることにより、基準電圧ｒｅｆ１を有する入力信号ＭＩＮが入力される。一方、オペアンプ２３のプラス端子にはノード２６から入力信号ＰＩＮが供給される。
【００５３】
そして、上記オペアンプ２３と、ＰチャネルＭＯＳトランジスタ２４と、抵抗３１とにより電圧レギュレータを構成し、該電圧レギュレータはノード２６から基準電圧ｒｅｆ１と同じ大きさの出力電圧ＶＯを出力する。なお、オペアンプ２３の出力ノードからは、信号ＡＯがＰチャネルＭＯＳトランジスタ２４のゲートへ供給される。
【００５４】
ここで、図９（ｂ）に示されるように、可変抵抗４１に供給されるコントロール信号ＣＳが時刻Ｔ１，Ｔ２，Ｔ３において遷移するものとすると、スイッチＳＷに供給される切替信号ＳＰは、図９（ａ）に示されるように、コントロール信号ＣＳが遷移する時刻Ｔ１，Ｔ２，Ｔ３においてロウレベルからハイレベルへ遷移する（立ち上がる）周期信号とされる。そして、図９（ｃ）に示されるように、スイッチＳＷはコントロール信号ＣＳがハイレベルの期間においてオフされ、ロウレベルの期間においてオンされる。
【００５５】
図１０は、図８に示された半導体集積回路における動作シミュレーションの結果を示すグラフである。図１０に示されるグラフは、縦軸が電圧（Ｖ）を示し、横軸が時間（ｎｓ）を示す。このグラフにおいては、図８に示された基準電圧ｒｅｆが時間の経過と共に逐次低減される場合が示される。
【００５６】
ここで、図１０に示されるように、基準電圧ｒｅｆのレベルが下がるときにおいては、スパイク状のイレギュラーな変化（ノイズ）が生じる場合があることが分かる。そして、より詳しく調べると、このようなノイズは、可変抵抗４１に供給されるコントロール信号ＣＳに応じて基準電圧ｒｅｆが変化したとき、該変化後における一定の短い期間内のみに生じていることが分かる。
【００５７】
従って、このようなシミュレーション結果に基づいて、図８に示されたスイッチＳＷを例えば時刻Ｔ１から時刻Ｔ２の間の短い期間内にオフさせ、基準電圧ｒｅｆ１が安定する時刻Ｔ２においてスイッチＳＷをオンする。なお、スイッチＳＷをオンすることにより、オペアンプ２３のマイナス端子とノード４２とが短絡され、基準電圧ｒｅｆ１の大きさが基準電圧ｒｅｆの大きさと等しいものとなる。
【００５８】
そして、スイッチＳＷをこのように切り替えることにより、基準電圧ｒｅｆ１は図１０に示された破線に示されるように変化し、基準電圧ｒｅｆに生じる該ノイズの影響が回避される。また、上記のようなスパイク状のノイズが生じ得る期間、例えば時刻Ｔ１から時刻Ｔ２の間を除いて、オペアンプ２３のマイナス端子とノード４２とを短絡することにより、該ノイズの影響をオペアンプ２３へ与えないようにすると共に、基準電圧生成手段４０の動作に対するオペアンプ２３の応答性を担保することができる。
【００５９】
なお、図１０には上記のようにスイッチＳＷが切り替えられるときの出力電圧ＶＯの経時変化が示されるが、該グラフを参照すると、このような場合には出力電圧ＶＯにおいても基準電圧ｒｅｆに生じるノイズの影響が回避されることが分かる。
【００６０】
図１１は、図８に示された半導体集積回路の具体例を示す回路図である。図１１に示されるように、図８に示された電流源２２はゲートにバイアス電圧ＰＢが供給されるＰチャネルＭＯＳトランジスタＰＴ１により構成され、スイッチＳＷは反転回路ＩＮＶ２と、並列接続されたＮチャネルＭＯＳトランジスタＮＴ１及びＰチャネルＭＯＳトランジスタＰＴ２とにより構成される。また、図８に示された抵抗Ｒ１は並列接続されたＮチャネルＭＯＳトランジスタＮＴ２及びＰチャネルＭＯＳトランジスタＰＴ３により構成される。
【００６１】
さらに、図１１に示される半導体集積回路は、コントロール信号生成回路４５を備え、切替信号ＳＰに基づいてコントロール信号ＣＳ１〜ＣＳ４を生成し可変抵抗４１に供給する。また、上記切替信号ＳＰは、反転回路ＩＮＶ１を介してスイッチＳＷを構成するＮチャネルＭＯＳトランジスタＮＴ１のゲート及び反転回路ＩＮＶ２へ供給される。また、図１１に示された半導体集積回路は、オペアンプ２３のマイナス端子と接地ノードとの間に接続される容量素子Ｃ１を備える。
【００６２】
ここで、図１１に示された可変抵抗４１の構成例が、図１２の回路図に示される。図１２に示されるように、可変抵抗４１はノード４２と接地ノードとの間に並列接続され大きさがそれぞれｒ、ｒ／２、ｒ／４、ｒ／８の抵抗と、それらの抵抗と上記接地ノードとの間に接続されるＮチャネルＭＯＳトランジスタＮＴ３〜ＮＴ６とを含む。そして、上記ＮチャネルＭＯＳトランジスタＮＴ３〜ＮＴ６のゲートには、それぞれ対応するコントロール信号ＣＳ１〜ＣＳ４が供給される。
【００６３】
一方、図１１に示されたオペアンプ２３の構成例が、図１３に示される。図１３に示されるように、オペアンプ２３は、ＮチャネルＭＯＳトランジスタＮＴ７〜ＮＴ９とＰチャネルＭＯＳトランジスタＰＴ４，ＰＴ５とにより構成されるカレントミラー回路からなる。ここで、ＮチャネルＭＯＳトランジスタＮＴ７のゲートには入力信号ＰＩＮが供給され、ＮチャネルＭＯＳトランジスタＮＴ８のゲートには入力信号ＭＩＮが供給される。また、ＮチャネルＭＯＳトランジスタＮＴ９のゲートにはバイアス電圧ＮＢが供給され、出力ノード４３から信号ＡＯが出力される。
【００６４】
以下において、上記のような構成を有する半導体集積回路の動作を説明する。コントロール信号生成回路４５は、図９（ａ）及び図９（ｂ）に示されるように、切替信号ＳＰがロウレベルからハイレベルに遷移するいわゆる立ち上がりタイミング（時刻Ｔ１から時刻Ｔ３）に対し同期するよう変化するコントロール信号ＣＳ１〜ＣＳ４を生成する。
【００６５】
そして、このコントロール信号ＣＳ１〜ＣＳ４は、図１２に示されたＮチャネルＭＯＳトランジスタＮＴ３〜ＮＴ６のゲートに供給されることにより、可変抵抗４１の抵抗値が所望の値にセットされる。一方、上記切替信号ＳＰはスイッチＳＷへ供給されるが、切替信号ＳＰがハイレベルの期間においては図１１に示されたＮチャネルＭＯＳトランジスタＮＴ１及びＰチャネルＭＯＳトランジスタＰＴ２は共にオフされ、ロウレベルの期間においてはオンされる。
【００６６】
これにより、可変抵抗４１へ新たな抵抗値がセットされる時に生じる過渡的なノイズは、そのオペアンプ２３への伝達が回避されるため、上記のようなスイッチＳＷの動作は、抵抗Ｒ１にノイズを除去する一種のフィルタとしての役割を果たさせていることとなる。
【００６７】
なお、コントロール信号ＣＳ１〜ＣＳ４が可変抵抗４１に供給され、ノード４２から出力される基準電圧ｒｅｆが変化するまでには所定の時間がかかるため、実際上においては基準電圧ｒｅｆが変化する直前からスイッチＳＷがオフされることになる。
【００６８】
また、抵抗Ｒ１はスイッチＳＷがオフの期間において、オペアンプ２３の入力ノードがフローティング状態となることを回避する役目を果たす。さらに、容量素子Ｃ１は入力信号ＭＩＮに生じるノイズを吸収する役割を果たす。
【００６９】
以上より、本発明の実施の形態４に係る半導体集積回路によれば、基準電圧生成回路４０と、基準電圧生成回路４０により生成された基準電圧ｒｅｆを参照するオペアンプ２３との間にロウパスフィルタを挿入することなく、基準電圧ｒｅｆの遷移時に発生するノイズをフィルタリングすることが可能であるため、応答性を損なうことなく半導体集積回路の精密かつ安定な制御を実現することができる。
（付記１）  信号の遅延時間を調整する遅延回路において、制御電流が供給され、その制御電流に従って前記信号の遅延時間を調整する遅延手段と、抵抗値の変化量に応じて前記信号の遅延時間が線形に変化するように前記制御電流を調整する制御電流調整手段とを有する遅延回路。
（付記２）  前記遅延手段は、前記制御電流に従って前記信号を遅延させる論理素子により構成されることを特徴とする付記１に記載の遅延回路。
（付記３）  前記制御電流調整手段は、抵抗値を可変する抵抗値可変手段と、前記抵抗値に応じた電圧値を生成し、前記制御電流を生成する制御電流生成手段を制御する制御電流制御手段とを有することを特徴とする付記１に記載の遅延回路。
（付記４）  前記制御電流調整手段は、第１の電圧を生成する第１抵抗値可変手段と、第２の電圧を生成する第２抵抗値可変手段と、前記第１及び第２の電圧に応じた電圧値を生成し、前記制御電流を生成する制御電流生成手段を制御する制御電流制御手段とを有することを特徴とする付記１に記載の遅延回路。
（付記５）  前記第１抵抗値可変手段は抵抗器と第１可変抵抗器とで構成され、前記第２抵抗値可変手段は前記第１可変抵抗器と同じ抵抗値である第２可変抵抗器で構成されることを特徴とする付記４に記載の遅延回路。
（付記６）  前記第１抵抗値可変手段は第１抵抗器と可変抵抗器とで構成され、前記第２抵抗値可変手段は第２抵抗器で構成されることを特徴とする付記４に記載の遅延回路。
（付記７）  前記第１可変抵抗器，第２可変抵抗器，及び可変抵抗器は、Ｎ段階に抵抗値が変化することを特徴とする付記５又は付記６のいずれかに記載の遅延回路。
（付記８）  信号の遅延時間を調整する遅延回路を用いた半導体装置において、付記１乃至付記７のいずれかに記載の遅延回路を含む半導体装置。
（付記９）  コントロール信号に応じた基準電圧を生成する基準電圧生成手段と、入力信号を前記基準電圧と比較して、前記比較の結果を示す信号を出力する増幅手段とを含む半導体集積回路であって、前記基準電圧生成手段と前記増幅手段との間に接続され、前記基準電圧生成手段と前記増幅手段とを所定のタイミングにおいて所定期間切断するスイッチング手段を備えたことを特徴とする半導体集積回路。
（付記１０）  前記スイッチング手段は、前記コントロール信号に同期して切り替えられる付記９に記載の半導体集積回路。
（付記１１）  前記基準電圧生成手段と前記増幅手段との間において前記スイッチング手段と並列に接続され、前記増幅手段に供給される前記基準電圧の電位を保持する電位保持手段をさらに備え、前記スイッチング手段は、前記コントロール信号の遷移時から所定期間オフする付記９に記載の半導体集積回路。
（付記１２）  前記電位保持手段は抵抗からなる付記１１に記載の半導体集積回路。
（付記１３）  前記増幅手段は前記基準電圧生成手段で生成された前記基準電圧を入力する基準電圧入力ノードを含み、前記基準電圧入力ノードと接地ノードとの間に接続された容量素子をさらに備えた付記９に記載の半導体集積回路。
【００７２】
【発明の効果】
また、基準電圧生成手段と増幅手段との間に接続され、基準電圧生成手段と増幅手段とを所定のタイミングにおいて所定期間切断するスイッチング手段を備えたことを特徴とする半導体集積回路によれば、基準電圧生成手段により生成された基準電圧に生じたノイズが、増幅手段へ伝達されることを回避することができるため、半導体集積回路の安定動作を実現することができる。
【００７３】
ここで、スイッチング手段が、コントロール信号に同期して切り替えられるものとすれば、コントロール信号の変化により基準電圧が変更される際に生じるノイズの増幅手段への伝達を確実に回避することができるため、動作の信頼性を高めることができる。
【００７４】
また、増幅手段に供給される基準電圧の電位を保持する電位保持手段をさらに備え、スイッチング手段は、コントロール信号の遷移時から所定期間オフするものとすれば、コントロール信号の変化により基準電圧が変更される際に生じるノイズの増幅手段への伝達をより確実に回避することができると共に、増幅手段に供給される電圧を安定化することができるため、動作の信頼性を高めることができる。
【図面の簡単な説明】
【図１】本発明に係る遅延回路の原理を説明する回路図である。
【図２】本発明の実施の形態１に係る遅延回路の構成を示す回路図である。
【図３】本発明の実施の形態２に係る遅延回路の構成を示す回路図である。
【図４】抵抗値Ｎｒの可変抵抗の一例を示す回路図である。
【図５】抵抗値ｒ／Ｎの可変抵抗の一例を示す回路図である。
【図６】遅延時間とＮとの関係の一例を示す図である。
【図７】本発明に係る遅延回路を備えた半導体装置の構成を示すブロック図である。
【図８】本発明の実施の形態４に係る半導体集積回路の構成を示す回路図である。
【図９】図８に示された半導体集積回路の動作を示すタイミングチャートである。
【図１０】図８に示された半導体集積回路における動作シミュレーションの結果を示すグラフである。
【図１１】図８に示された半導体集積回路の具体例を示す回路図である。
【図１２】図１１に示された可変抵抗の具体的な構成例を示す回路図である。
【図１３】図１１に示されたオペアンプの構成例を示す回路図である。
【符号の説明】
１０，１２，ＩＮＶ１，ＩＮＶ２  反転回路
１３，１５，２４，ＰＴ１〜ＰＴ５  ＰチャネルＭＯＳトランジスタ
１４，１６，ＮＴ１〜ＮＴ９  ＮチャネルＭＯＳトランジスタ
２０，３１，Ｒ１  抵抗
２２  電流源
２３  オペアンプ
２６，４２  ノード
２１，２５，３０，４１  可変抵抗
４０  基準電圧生成回路
４５  コントロール信号生成回路
４７  出力ノード
１００  半導体装置
１０２  演算処理回路
１０４  アドレス入力回路
１０６  コマンド入力回路
１０８  遅延回路
１１０  データ入出力回路
ＳＷ，ＳＷ１〜ＳＷ９  スイッチ
ｐｃｏｎ  ゲート電圧
Ｉ  制御電流
Ｃ  負荷容量
Ｃ１  容量素子
【図１】
0003795733.tif 000002
【図２】
0003795733.tif 000003
【図３】
0003795733.tif 000004
【図４】
0003795733.tif 000005
【図５】
0003795733.tif 000006
【図６】
0003795733.tif 000007
【図７】
0003795733.tif 000008
【図８】
0003795733.tif 000009
【図９】
0003795733.tif 000010
【図１０】
0003795733.tif 000011
【図１１】
0003795733.tif 000012
【図１２】
0003795733.tif 000013
【図１３】
0003795733.tif 000014