(57)【特許請求の範囲】
【請求項１】
第１導電型の半導体基板内に第２導電型不純物をイオン注入し拡散することで第２導電型ウエル領域を形成する第１の工程と、前記第２導電型ウエル領域の所定領域内に第１導電型不純物を注入し拡散することで第１導電型ボディー領域を形成する第２の工程と、前記基板上をフィールド酸化して絶縁膜を形成した後に当該絶縁膜上の所定領域に形成したレジスト膜をマスクにし当該絶縁膜をパターニングして第１のゲート絶縁膜を形成する第３の工程と、前記第１のゲート絶縁膜以外の基板上に第２のゲート絶縁膜を形成し、この第１，第２のゲート絶縁膜上に跨るようにゲート電極を形成する第４の工程と、前記第１導電型ボディー領域内に形成するソース形成領域上及び前記第２導電型ウエル領域内に形成するドレイン形成領域上に開口を有するレジスト膜をマスクにして第２導電型不純物を注入してソース・ドレイン領域を形成する第５の工程とを有し、各工程が第１の工程から第５の工程へと順次行なわれることを特徴とする半導体装置の製造方法。
【請求項２】
前記第１のゲート絶縁膜を形成する第３の工程が、素子分離膜を形成する工程と同一工程であることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第１のゲート絶縁膜を形成する第３の工程が、少なくとも前記基板表面位置よりも下には形成しないことを特徴とする請求項１または請求項２のいずれかに記載の半導体装置の製造方法。
【請求項４】
前記第１のゲート絶縁膜を形成する第３の工程が、少なくとも前記第１導電型ボディー領域の端部と当該第１のゲート絶縁膜の端部との間で局部電流密集が発生しないように前記基板表面位置よりも下には形成しないことを特徴とする請求項１乃至請求項３のいずれかに記載の半導体装置の製造方法。
【請求項５】
前記第１のゲート絶縁膜を形成する第３の工程の前に、前記第２導電型ウエル領域の所定領域内に第２導電型不純物を注入し拡散することで低濃度の第２導電型層を形成する工程を有することを特徴とする請求項１乃至請求項４のいずれかに記載の半導体装置の製造方法。
【請求項６】
前記第１のゲート絶縁膜を形成する第３の工程が、その側壁部がテーパー形状となるようにパターニング形成することを特徴とする請求項１乃至請求項５のいずれかに記載の半導体装置の製造方法。
【請求項７】
前記第２のゲート絶縁膜を形成する工程が、前記基板上を熱酸化して形成することを特徴とする請求項１乃至請求項６のいずれかに記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置とその製造方法に関し、更に言えば、例えば液晶駆動用ＩＣ等に利用される高電圧素子としてのＬＤ（Lateral Double Diffused）ＭＯＳトランジスタ技術に関する。
【０００２】
【従来の技術】
ここで、ＬＤＭＯＳトランジスタ構造とは、半導体基板表面側に形成した領域に対して、導電型の異なる不純物を拡散させて、新たな領域を形成し、これらの領域の横方向拡散の差を実効チャネル長として利用するものであり、短いチャネルが形成されることで、低オン抵抗化に適した素子となる。
【０００３】
図９は、従来のＬＤＭＯＳトランジスタを説明するための断面図であり、一例としてＮチャネル型のＬＤＭＯＳトランジスタ構造について図示してある。尚、Ｐチャネル型のＬＤＭＯＳトランジスタ構造についての説明は省略するが、導電型が異なるだけで、同様な構造となっているのは周知の通りである。
【０００４】
図９において、５１は一導電型、例えばＰ型の半導体基板（Ｐ−Ｓｕｂ）で、５２はＮ型ウエル領域で、このＮ型ウエル領域（Ｎウエル）５２内にＰ型ボディー領域（ＰＢ）５３が形成されると共に、このＰ型ボディー領域５３内にはＮ型（Ｎ＋）領域５４が形成され、また前記Ｎ型ウエル領域５２内にＮ型（Ｎ＋）領域５５が形成されている。基板表面には第１のゲート絶縁膜５６と当該第１のゲート絶縁膜５６よりも膜厚の薄い第２のゲート絶縁膜５７とに跨るようにゲート電極５８が形成されており、このゲート電極５８直下のＰ型ボディー領域５３の表面領域にはチャネル領域５９が形成されている。
【０００５】
そして、前記Ｎ＋領域５４をソース領域、Ｎ＋領域５５をドレイン領域とし、Ｎ型ウエル領域５２をドリフト領域としている。また、６０は素子分離膜、Ｓはソース電極、Ｇはゲート電極、Ｄはドレイン電極であり、６１はＰ型ボディー領域５３の電位を取るためのＰ型（Ｐ＋）領域で、６２は層間絶縁膜である。
【０００６】
上記ＬＤＭＯＳトランジスタにおいては、Ｎ型ウエル領域５２を拡散形成することで、Ｎ型ウエル領域５２表面での濃度が高くなり、Ｎ型ウエル領域５２表面での電流が流れ易くなると共に、高耐圧化を図ることができる。
【０００７】
【発明が解決しようとする課題】
上述したようなＬＤＭＯＳトランジスタにおいて、前記Ｐ型ボディー領域５３の端部と、第１のゲート絶縁膜５６の端部との間で局部電流密集（図９に示すＡ領域）が発生し、ドレイン−ソース間で電流が非常に流れ難くなっていることがシミュレーションの結果からわかった。
【０００８】
そのため、特にドレイン電圧が低いときに駆動能力が足りず、オン動作しづらかった。
【０００９】
これは、前記第１のゲート絶縁膜５６の端部（壁）とＰ型ボディー領域５３の端部（壁）に囲まれた空間で、等電位線が密集することが局部電流密集の原因である。更に言えば、前記第１のゲート絶縁膜５６の端部（壁）とＰ型ボディー領域５３の端部（壁）に囲まれた空間を広げることで等電位線を分散させることはできるが、微細化の妨げとなる。
【００１０】
従って、本発明では、半導体基板（Ｓｉ）とゲート絶縁膜（ＳｉＯ2膜）界面での凹凸領域をなくすことで等電位線を分散させ、局部電流密集を低減させることを目的とする。
【００１１】
【課題が解決するための手段】
そこで、上記課題に鑑みて本発明の半導体装置の製造方法は、第１導電型の半導体基板内に第２導電型不純物をイオン注入し拡散することで第２導電型ウエル領域を形成する第１の工程と、前記第２導電型ウエル領域の所定領域内に第１導電型不純物を注入し拡散することで第１導電型ボディー領域を形成する第２の工程と、前記基板上をフィールド酸化して絶縁膜を形成した後に当該絶縁膜上の所定領域に形成したレジスト膜をマスクにし当該絶縁膜をパターニングして第１のゲート絶縁膜を形成する第３の工程と、前記第１のゲート絶縁膜以外の基板上に第２のゲート絶縁膜を形成し、この第１，第２のゲート絶縁膜上に跨るようにゲート電極を形成する第４の工程と、前記第１導電型ボディー領域内に形成するソース形成領域上及び前記第２導電型ウエル領域内に形成するドレイン形成領域上に開口を有するレジスト膜をマスクにして第２導電型不純物を注入してソース・ドレイン領域を形成する第５の工程とを有し、各工程が第１の工程から第５の工程へと順次行なわれることを特徴とする。
【００１２】
また、前記第１のゲ−ト絶縁膜を形成する第３の工程が、素子分離膜を形成する工程と同一工程であることを特徴とする。
【００１３】
更に、前記第１のゲ−ト絶縁膜を形成する第３の工程が、少なくとも前記基板表面位置よりも下には形成しないことを特徴とする。
【００１４】
また、前記第１のゲ−ト絶縁膜を形成する第３の工程が、少なくとも前記第１導電型ボディー領域の端部と当該第１のゲ−ト絶縁膜の端部との間で局部電流密集が発生しないように前記基板表面位置よりも下には形成しないことを特徴とする。
【００１５】
また、前記第１のゲ−ト絶縁膜を形成する第３の工程の前に、前記第２導電型ウエル領域の所定領域内に第２導電型不純物を注入し拡散することで低濃度の第２導電型層を形成する工程を有することを特徴とする。
【００１６】
更に、前記第１のゲ−ト絶縁膜を形成する第３の工程が、その側壁部がテーパー形状となるようにパターニング形成することを特徴とする。
また、前記第２のゲ−ト絶縁膜を形成する工程が、前記基板上を熱酸化して形成することを特徴とする。
【００１７】
【発明の実施の形態】
以下、本発明の半導体装置とその製造方法に係る一実施形態について図面を参照しながら説明する。
【００１８】
図８は本発明の半導体装置、特にＬＤＭＯＳトランジスタを説明するための断面図であり、一例としてＮチャネル型のＬＤＭＯＳトランジスタ構造について図示してある。尚、Ｐチャネル型のＬＤＭＯＳトランジスタ構造についての説明は省略するが、導電型が異なるだけで、同様な構造となっているのは周知の通りである。
【００１９】
図８において、１は一導電型、例えばＰ型の半導体基板（Ｐ−Ｓｕｂ）で、２はＮ型ウエル領域（Ｎウエル）で、このＮ型ウエル領域２内にＰ型ボディー領域（ＰＢ）４が形成されると共に、このＰ型ボディー領域４内にはＮ型（Ｎ＋）領域１１が形成され、また前記Ｎ型ウエル領域２内にＮ型（Ｎ−）領域３が形成されると共に、このＮ−領域３内にはＮ型（Ｎ＋）領域１２が形成されている。
【００２０】
また、基板表面には第１のゲート絶縁膜７Ａと当該ゲート絶縁膜７Ａよりも膜厚の薄い第２のゲート絶縁膜８とに跨るようにゲート電極９が形成されており、このゲート電極９直下のＰ型ボディー領域４の表面領域にはチャネル領域１３が形成されている。
【００２１】
そして、前記Ｎ＋領域１１をソース領域、Ｎ−領域３及びＮ＋領域１２をドレイン領域とし、Ｎ型ウエル領域２をドリフト領域としている。また、７Ｂは素子分離膜、Ｓはソース電極、Ｇはゲート電極、Ｄはドレイン電極であり、１４はＰ型ボディー領域４の電位を取るためのＰ型（Ｐ＋）領域で、１５は層間絶縁膜である。
【００２２】
ここで、本発明の半導体装置の特徴は、図８に示すように第１のゲート絶縁膜７Ａが、少なくとも半導体基板１の表面位置よりも下には形成されていないことである。
【００２３】
これにより、従来（図９）のような第１のゲート絶縁膜５６が基板表面下にも形成される構造のものに比して、本発明ではＰ型ボディー領域の端部と第１のゲート絶縁膜の端部との間で局部電流密集が発生しない構造となっている。
【００２４】
以下、上記半導体装置の製造方法について図面を参照しながら説明する。
【００２５】
先ず、図１において、例えばＰ型の半導体基板１上に形成したレジスト膜（図示省略）をマスクにして前記基板１の所望領域にＮ型不純物をイオン注入し、当該不純物を拡散させることで、Ｎ型ウエル領域２を形成する。ここで、前記Ｎ型ウエル領域２は、ドリフト領域を構成することになる。尚、本工程では、Ｎ型不純物として、例えばリンイオンをおよそ１６０ＫｅＶの加速電圧で、およそ５．０×１０12／ｃｍ2の注入条件で行い、このリンイオンをおよそ１２００℃、１３時間で熱拡散させている。
【００２６】
また、前記基板１上に形成した第１のレジスト膜（図示省略）をマスクにしてＮ型不純物（例えば、リンイオン）を注入し、当該第１のレジスト膜を除去した後に前記基板１上に形成した第２のレジスト膜（図示省略）をマスクにしてＰ型不純物（例えば、ボロンイオン）を注入し拡散することで、前記Ｎ型ウエル領域２内にそれぞれＮ−領域３及びＰ型ボディー領域４を形成する。尚、本工程では、例えば、リンイオンをおよそ１００ＫｅＶの加速電圧で、およそ４．０×１０12／ｃｍ2の注入量で注入し、また、例えばボロンイオンをおよそ８０ＫｅＶの加速電圧で、およそ１．５×１０13／ｃｍ2の注入量で注入した後に、およそ１０５０℃で２時間熱拡散させている。
【００２７】
続いて、図３において、前記基板１上に形成したパッド酸化膜及び所定領域に開口を有する耐酸化性膜（例えば、シリコン窒化膜）を形成し（共に図示省略）、当該耐酸化性膜及びパッド酸化膜をマスクにＬＯＣＯＳ法によりフィールド酸化することで、およそ１１００ｎｍの膜厚の絶縁膜５を形成する。
【００２８】
次に、図４において、前記絶縁膜５上の所定領域に形成した第３のレジスト膜６をマスクにして当該絶縁膜５をパターニングして第１のゲート絶縁膜７Ａ及び素子分離膜７Ｂを形成する。尚、本工程では、前記絶縁膜５をフッ酸等を用いて等方性エッチングすることで、その側壁部がテーパ−形状となるようにパターニングしている。また、等方性ガスを用いたドライエッチングや、ウェットとドライとを組み合わせた等方性エッチング処理でも良い。
【００２９】
続いて、図５において、前記第１のゲート絶縁膜７Ａ及び前記素子分離膜７Ｂ以外の基板上を熱酸化しておよそ４５ｎｍの膜厚の第２のゲート絶縁膜８を形成し、この第２のゲート絶縁膜８から前記第１のゲート絶縁膜７Ａ上に跨るようにゲート電極９をおよそ４００ｎｍ程度の膜厚で形成する。尚、本実施形態のゲート電極９は、ＰＯＣｌ3を熱拡散源にしてリンドープし導電化を図ったポリシリコン膜から構成されている。更に言えば、このポリシリコン膜の上にタングステンシリサイド（ＷＳｉｘ）膜等が積層されて成るポリサイド電極としても良い。
【００３０】
また、図６において、前記Ｐ型ボディー領域４内に形成するソース形成領域上及び前記Ｎ−領域３内に形成するドレイン形成領域上に開口部を有する第４のレジスト膜１０をマスクにしてＮ型不純物を注入してソース・ドレイン領域となるＮ型（Ｎ＋）領域１１，１２を形成する。尚、本工程において、例えば、いわゆるＬＤＤ構造のソース・ドレイン領域を形成する場合には、先ず、図６に示すレジスト膜１０をマスクにして、例えば、リンイオンをおよそ７０ＫｅＶの加速電圧で、およそ１．０×１０14／ｃｍ2の注入量で注入した後に、図示した説明は省略するが、前記ゲート電極９の側壁部にサイドウォールスペーサ膜を形成し、再度、第４のレジスト膜を形成した状態で、例えば、ヒ素イオンをおよそ８０ＫｅＶの加速電圧で、およそ６．０×１０15／ｃｍ2の注入量で注入する。尚、本実施形態において、ソース・ドレイン領域はＬＤＤ構造に限定されるものではないことは言うまでもないことである。
【００３１】
また、図７において、前記Ｐ型ボディー領域４の電位を取るために、第５のレジスト膜１３をマスクにして前記Ｎ＋領域１１に隣接する位置にＰ型不純物（例えば、二フッ化ボロンイオン）を注入してＰ型（Ｐ＋）領域１４を形成する。尚、本工程では、例えば、二フッ化ボロンイオンをおよそ６０ＫｅＶの加速電圧で、４×１０15／ｃｍ2の注入量で注入する。
【００３２】
そして、図８において、全面を被覆するように層間絶縁膜１５を形成し、ソース電極Ｓ，ゲート電極Ｇ，ドレイン電極Ｄを形成した後に、不図示のパッシベーション膜を形成して半導体装置を完成させる。
【００３３】
以上説明したように、本発明では、従来のような第１のゲート絶縁膜並びに素子分離膜の形成方法とは異なり、半導体基板１上にＬＯＣＯＳ法により絶縁膜５を形成し、これを所望形状にパターニングすることで、第１のゲート絶縁膜７Ａ並びに素子分離膜７Ｂを形成しているため、前記第１のゲート絶縁膜７Ａは、少なくとも前記基板表面位置よりも下には形成されることがない。従って、本発明では、半導体基板（Ｓｉ）とゲート絶縁膜（ＳｉＯ2膜）界面での凹凸領域がなくなり、従来（図９）のようなＰ型ボディー領域４の端部と第１のゲート絶縁膜５６の端部との間で局部電流密集が発生することがない。そのため、ソース−ドレイン間で電流が流れ易くなり、低オン抵抗化が図れる。
【００３４】
また、上記構造を採用することで、前記第１のゲート絶縁膜７Ａの端部（壁）とＰ型ボディー領域４の端部（壁）に囲まれた空間を広げることで等電位線を分散させる必要がなくなり、微細化を妨げることがない。
【００３５】
尚、本実施形態では、前記基板１上をＬＯＣＯＳ法によりフィールド酸化することで絶縁膜５を形成し、これをパターニングすることで、前記第１のゲート絶縁膜７Ａや素子分離膜７Ｂを形成しているが、本発明はこれに限定されるものではなく、例えば、基板上にＣＶＤ法により酸化膜を形成し、これを所望形状にパターニングすることで、前記第１のゲート絶縁膜７Ａや素子分離膜７Ｂを形成させても良い。
【００３６】
このように本発明は、ＬＯＣＯＳ法でもＣＶＤ法でも可能であるが、更に言えば、ＣＶＤ法とＬＯＣＯＳ法とを比較すると、ＬＯＣＯＳ法では以下の利点がある。
【００３７】
先ず、ＣＶＤ法により形成される酸化膜に比べ、ＬＯＣＯＳ法により形成される熱酸化膜はより高品質であるため、信頼性が向上する。また、ＣＶＤ酸化膜を形成することによる工程の増加がない。更に、他の領域、他のデバイスとの整合性が良い。即ち、例えば、本実施形態で説明したようにＬＯＣＯＳ法によればＬＯＣＯＳ素子分離膜を従来通り使えるのに対して、ＣＶＤ法を採用した場合には、他の領域においてもＬＯＣＯＳ膜を使用できなくなる。
【００３８】
【発明の効果】
本発明によれば、第１のゲート絶縁膜が、少なくとも基板表面位置よりも下には形成されていないため、従来のように一導電型ボディー領域の端部と第１のゲート絶縁膜の端部との間で局部電流密集が発生することがない。
【００３９】
また、ＬＯＣＯＳ法により形成される高品質な絶縁膜を用いているため、信頼性が向上する。
【００４０】
更に、本発明の製造方法によれば、ＬＯＣＯＳ法により絶縁膜を形成しているため、他の領域、他のデバイスとの整合性が良い。
【図面の簡単な説明】
【図１】本発明の一実施形態の半導体装置の製造方法を示す断面図である。
【図２】本発明の一実施形態の半導体装置の製造方法を示す断面図である。
【図３】本発明の一実施形態の半導体装置の製造方法を示す断面図である。
【図４】本発明の一実施形態の半導体装置の製造方法を示す断面図である。
【図５】本発明の一実施形態の半導体装置の製造方法を示す断面図である。
【図６】本発明の一実施形態の半導体装置の製造方法を示す断面図である。
【図７】本発明の一実施形態の半導体装置の製造方法を示す断面図である。
【図８】本発明の一実施形態の半導体装置の製造方法を示す断面図である。
【図９】従来の半導体装置を示す断面図である。
【図１】
0003831602.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
0003831602.tif 000008
【図８】
0003831602.tif 000009
【図９】
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