(57)【特許請求の範囲】
【請求項１】
直交方向に交差するように配置された第１の配線および第２の配線と、
前記第１、第２の配線の交点に対応して配置され、磁性膜からなる固定層と自由層との間に非磁性層が挟まれた構造によってトンネル磁気抵抗効果を有し、長方形の長辺が前記第２の配線に沿い、短辺が前記第１の配線に沿い、長辺方向に沿うようにスピン方向が付与され、長辺軸を中心として短辺方向の中央部が上に凸となるように弯曲した形状を有する上面及び長辺軸を中心として短辺方向の中央部が下に凹となるように弯曲した形状を有する下面を有するトンネル磁気抵抗素子と、
前記トンネル磁気抵抗素子の上面を覆うように形成された導電性のハードマスクと、
前記ハードマスクと前記第１の配線とを電気的に接続する導電性のコンタクトと、
前記トンネル磁気抵抗素子の下面に接する接続用配線と、
前記接続用配線と前記第２の配線との間に介在する層間絶縁膜
とを具備することを特徴とする磁気ランダムアクセスメモリ。
【請求項２】
前記ハードマスクの材質はタンタルであることを特徴とする請求項１記載の磁気ランダムアクセスメモリ。
【請求項３】
前記層間絶縁膜は、前記トンネル磁気抵抗素子の下面に対向する部分がそれに連なる他の部分よりも突出していることを特徴とする請求項１または２記載の磁気ランダムアクセスメモリ。
【請求項４】
前記トンネル磁気抵抗素子の弯曲状態の短辺の両先端間の弦の長さよりも前記第２の配線の幅の方が狭いことを特徴とする請求項１乃至３のいずれか１項に記載の磁気ランダムアクセスメモリ。
【請求項５】
前記トンネル磁気抵抗素子は、半導体基板上で複数の第１の配線と複数の第２の配線がそれぞれ交差する各交点に対応してアレイ状に配置されており、
前記第１の配線は書き込み／読み出し用のビット線であり、前記第２の配線は書き込みワード線であることを特徴とする請求項３または４記載の磁気ランダムアクセスメモリ。
【請求項６】
前記接続用配線を介して前記トンネル磁気抵抗素子に直列に電気的に接続され、前記半導体基板に形成されたドレイン・ソース領域を有する読み出しスイッチ用トランジスタをさらに具備することを特徴とする請求項１乃至５のいずれか１項に記載の磁気ランダムアクセスメモリ。
【請求項７】
直交方向に交差するように配置された第１の配線および第２の配線と、
前記第１、第２の配線の交点に対応して配置され、磁性膜からなる固定層と自由層との間に非磁性層が挟まれた構造によってトンネル磁気抵抗効果を有し、長方形の長辺が前記第２の配線に沿い、短辺が前記第１の配線に沿い、長辺方向に沿うようにスピン方向が付与され、短辺軸を中心として長辺方向の中央部が上に凹となるように弯曲した形状を有する上面及び短辺軸を中心として長辺方向の中央部が下に凸となるように弯曲した形状を有する下面を有するトンネル磁気抵抗素子と、
前記トンネル磁気抵抗素子の上面を覆うように形成された導電性のハードマスクと、
前記ハードマスクと前記第１の配線とを電気的に接続する導電性のコンタクトと、
前記トンネル磁気抵抗素子の下面に接する接続用配線と、
前記接続用配線と前記第２の配線との間に介在する層間絶縁膜
とを具備することを特徴とする磁気ランダムアクセスメモリ。
【請求項８】
前記ハードマスクの材質はタンタルであることを特徴とする請求項７記載の磁気ランダムアクセスメモリ。
【請求項９】
前記層間絶縁膜は、前記トンネル磁気抵抗素子の下面に対向する部分がそれに連なる他の部分よりも凹没していることを特徴とする請求項７または８記載の磁気ランダムアクセスメモリ。
【請求項１０】
前記トンネル磁気抵抗素子の弯曲状態の長辺の両先端間の弦の長さよりも前記第１の配線の幅の方が狭いことを特徴とする請求項７至９のいずれか１項に記載の磁気ランダムアクセスメモリ。
【請求項１１】
前記トンネル磁気抵抗素子は、複数の第１の配線と複数の第２の配線がそれぞれ交差する各交点に対応してアレイ状に配置されており、
前記第１の配線はビット線であり、前記第２の配線は書き込みワード線であることを特徴とする請求項９または１０記載の磁気ランダムアクセスメモリ。
【請求項１２】
前記接続用配線を介して前記トンネル磁気抵抗素子に直列に電気的に接続され、前記半導体基板に形成されたドレイン・ソース領域を有する読み出しスイッチ用トランジスタをさらに具備することを特徴とする請求項７乃至１１のいずれか１項に記載の磁気ランダムアクセスメモリ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、磁気ランダムアクセスメモリ（Magnetic Random Access Memory; MRAM）に係り、特にトンネル型磁気抵抗効果により"1"/"0" 情報の記憶を行う素子を利用して構成した磁気メモリセルを行列状に配置したMRAMにおけるメモリセルの構造に関する。
【０００２】
【従来の技術】
近年、新たな原理により情報を記憶するメモリが数多く提案されているが、そのうちの一つに、トンネル型磁気抵抗(Tunneling Magneto Resistive: 以後、TMR と表記する) 効果を用いて"1"/"0" 情報の記憶を行う強磁性トンネル接合（Magnetic Tunnel Junction; MTJ）素子を利用して構成した磁気メモリセルを行列状に配置したMRAMが提案されている（例えば、非特許文献１参照）。
【０００３】
図８は、従来のMRAMで用いられるMTJ 素子の断面構造を概略的に示す。
【０００４】
このMTJ 素子は、２つの磁性層（強磁性層、強磁性体膜）71,72 で１つの非磁性層（トンネルバリア膜）73を挟んだ構造を有し、２つの磁性層71,72 のスピンの向きが平行であるか反平行であるかによって“１”／“０”情報を記憶する。
【０００５】
通常、２つの磁性層71,72 の一方側には反強磁性層74が配置される。反強磁性層74は、一方側の磁性層72のスピンの向きを固定することによって、他方側の磁性層71のスピンの向きのみを変えることにより情報を容易に書き換えるための部材である。ここで、スピン可変側の磁性層71は自由層（または記録層）、スピン固定側の磁性層72は固定層（またはピン層）と呼ばれる。
【０００６】
図９（ａ）および（ｂ）は、図８に示したMTJ 素子の２つの磁性層71,72 のスピンの向きを示している。
【０００７】
図９（ａ）に示すように、２つの磁性層71,72 のスピンの向き（図示矢印の向き）が平行（同じ）である場合は、２つの磁性層71,72 に挟まれた絶縁層73のトンネル抵抗は最も低くなる（トンネル電流が最も大きくなる）。
【０００８】
図９（ｂ）に示すように、２つの磁性層71,72 のスピンの向きが反平行である場合は、２つの磁性層71,72 に挟まれた絶縁層73のトンネル抵抗は最も高くなる（トンネル電流が最も小さくなる）。
【０００９】
MRAMでは、MTJ 素子の抵抗値が異なる２つの状態を、“１”情報の記憶状態（“１”状態）および“０”情報の記憶状態（“０”状態）に対応させている。
【００１０】
図１０は、MRAMのセルアレイの一部の平面的なレイアウトの一例を模式的に示す図である。
【００１１】
複数の書き込み／読み出し用のビット線BLと複数の書き込みワード線WWL が直交方向に配設され、その各交点に対応してMTJ 素子が配設される。このMTJ 素子は、長方形の長辺が書き込みワード線WWL に沿い、短辺がビット線BLに沿い、長辺方向に沿うようにスピン方向が付与されている。
【００１２】
各ビット線BLは、同一行（または列）の複数のMTJ 素子の各固定層に接続されており、各書き込みワード線WWL は同一列（または行）の複数のMTJ 素子の各自由層に近接して対向するように配置されている。
【００１３】
図１１は、図１０中のＡ−Ａ線に沿って書き込みワード線に垂直な断面におけるメモリセルの１個分に着目して構造の一例を示す断面図である。
【００１４】
図１２は、図１０中のＢ−Ｂ線に沿ってビット線に垂直な断面における構造の一例を示す断面図である。
【００１５】
図１１および図１２において、10は半導体基板（例えばP 型Si基板）、11はシャロウトレンチ型の素子分離領域(STI) 、12はゲート酸化膜、13はスイッチ素子用のNMOSFET のドレイン領域またはソース領域となる不純物拡散層(N+)、14はゲート電極GC（読み出しワード線RWL ）、15は第１金属配線層(M1)、16は第２金属配線層(M2)、17は第３金属配線層(M3)からなるMTJ 接続用配線、18は第１金属配線層15を拡散層13へ電気的に接続するための導電性のコンタクト、19は第２金属配線層16から第１金属配線層15へ電気的に接続するための導電性のコンタクト、20は第３金属配線層17から第２金属配線層16へ電気的に接続するための導電性のコンタクト、21はMTJ 素子、22は第４配線層(M4)、23は第４金属配線層22をMTJ素子21へ電気的に接続するための導電性のコンタクト、24は層間絶縁膜である。
【００１６】
なお、図中、配線の用途として、(BL)は書き込み／読み出し用のビット線、(WWL) は書き込みワード線、(SL)はソース線、(RWL) は読み出しワード線を表わしており、ソース線(SL)は接地電位に接続される。
【００１７】
次に、図１０乃至図１２を参照してMTJ 素子に対する書き込み動作原理を説明する。
【００１８】
MTJ 素子に対する書き込みは、書き込みワード線WWL およびビット線（データ選択線）BLに電流を流し、両配線に流れる電流により作られる磁界を用いてMTJ素子のスピンの向きを平行または反平行にすることにより達成される。
【００１９】
即ち、MTJ 素子へ情報を書き込む時には、ビット線BLには書き込みデータに応じて第１の方向またはそれとは逆の第２の方向に向かう電流を流して磁界Hxを発生させ、書き込みワード線WWL には第１の方向に向かう電流のみを流して磁界Hyを発生させることにより、合成磁界を用いて情報を書き込む。この際、ビット線BLに第１の方向に向かう電流を流すと、MTJ 素子のスピンの向きは平行となり、ビット線BLに第２の方向に向かう電流を流すと、MTJ 素子のスピンの向きは反平行となる。
【００２０】
MTJ 素子から情報を読み出す時には、読み出しワード線RWL を活性化させ、選択されたMTJ 素子に接続されるスイッチ素子のみをオン状態として電流経路を作り、選択されたビット線BLから接地電位へ電流を流す。その結果、選択されたMTJ 素子のみにその抵抗値に応じた電流が流れるので、その電流値を検出することにより情報を読み出すことができる。
【００２１】
次に、MTJ 素子のスピンの向きが変わる仕組みについて簡単に説明する。
【００２２】
図１３は、MTJ 素子の印加磁界の反転による抵抗値の変化特性（TMR 曲線）を示している。
【００２３】
図１４は、MTJ 素子のアステロイド曲線を示している。
【００２４】
図１３に示すTMR 曲線のように、MTJ 素子の長辺（Easy-Axis 、容易軸）方向に磁界Hxをかけると、MTJ 素子の抵抗値は例えば17％程度変化する。この変化率（変化の前後の抵抗の比）は、MR比と呼ばれる。なお、MR比は、MTJ 素子の磁性層の性質により変化する。現在では、MR比が50％程度のMTJ 素子も得られている。
【００２５】
MTJ 素子には、Easy-Axis 方向の磁界HxとHard-Axis （困難軸）方向の磁界Hyとの合成磁界が印加される。図１３中の実線および点線に示すように、Hard-Axis 方向の磁界Hyの大きさによって、MTJ 素子の抵抗値を変えるために必要なEasy-Axis 方向の磁界Hxの大きさも変化する。
【００２６】
この現象を利用することにより、アレイ状に配置されるメモリセルのうち、選択された書き込みワード線WWL および選択されたビット線BLの交点に対応して配置されているMTJ 素子のみにデータを書き込むことができる。この様子を図１４に示すアステロイド曲線を用いて説明する。
【００２７】
図１４中に示すように、Easy-Axis 方向の磁界HxとHard-Axis 方向の磁界Hyとの合成磁界の大きさがアステロイド曲線の外側（例えば、黒丸の位置）にあれば、MTJ 素子の磁性層のスピンの向きを反転させることができる。
【００２８】
逆に、Easy-Axis 方向の磁界HxとHard-Axis 方向の磁界Hyとの合成磁界の大きさがアステロイド曲線の内側（例えば、白丸の位置）にある場合には、MTJ 素子の磁性層のスピンの向きを反転させることはできない。
【００２９】
従って、Easy-Axis 方向の磁界HxとHard-Axis 方向の磁界Hyとの合成磁界の大きさを変え、合成磁界の大きさのHx-Hy 平面内における位置を変えることにより、MTJ 素子に対するデータの書き込みを制御できる。
【００３０】
ところで、書き込みワード線WWL とMTJ 素子との間の距離が書き込みビット線とMTJ 素子との間の距離よりも長く、書き込みワード線により多くの電流を流さなければならない。この書き込みワード線WWL から発生した磁界は、ループ状の曲線に沿って分布しており、従来は、MTJ 素子の自由層の中心部と端部で印加される磁界強度が異なっており、反転磁界に起因して書き込み電流が大きくなり、実用化の課題となっている。
【００３１】
【非特許文献１】
Roy Scheuerlein et.al."A 10ns Read and Write Non-Volatile Memory Array Using a Magnetic Tunnel Junction and FET Switch in each Cell",ISSCC2000 Technical Digest pp.128〜pp.129
【００３２】
【発明が解決しようとする課題】
上記したように従来のMRAMは、書き込み電流が大きい点が実用化上の課題となっている。
【００３３】
本発明は上記の問題点を解決すべくなされたもので、書き込み電流を低減し得る磁気ランダムアクセスメモリを提供することを目的とする。
【００３４】
【課題を解決するための手段】
本発明の第１の態様に係る磁気ランダムアクセスメモリは、交方向に交差するように配置された第１の配線および第２の配線と、前記第１、第２の配線の交点に対応して配置され、磁性膜からなる固定層と自由層との間に非磁性層が挟まれた構造によってトンネル磁気抵抗効果を有し、長方形の長辺が前記第２の配線に沿い、短辺が前記第１の配線に沿い、長辺方向に沿うようにスピン方向が付与され、長辺軸を中心として短辺方向の中央部が上に凸となるように弯曲した形状を有する上面及び長辺軸を中心として短辺方向の中央部が下に凹となるように弯曲した形状を有する下面を有するトンネル磁気抵抗素子と、前記トンネル磁気抵抗素子の上面を覆うように形成された導電性のハードマスクと、前記ハードマスクと前記第１の配線とを電気的に接続する導電性のコンタクトと、前記トンネル磁気抵抗素子の下面に接する接続用配線と、前記接続用配線と前記第２の配線との間に介在する層間絶縁膜とを具備することを特徴とする。
【００３５】
本発明の第２の態様に係る磁気ランダムアクセスメモリは、直交方向に交差するように配置された第１の配線および第２の配線と、前記第１、第２の配線の交点に対応して配置され、磁性膜からなる固定層と自由層との間に非磁性層が挟まれた構造によってトンネル磁気抵抗効果を有し、長方形の長辺が前記第２の配線に沿い、短辺が前記第１の配線に沿い、長辺方向に沿うようにスピン方向が付与され、短辺軸を中心として長辺方向の中央部が上に凹となるように弯曲した形状を有する上面及び短辺軸を中心として長辺方向の中央部が下に凸となるように弯曲した形状を有する下面を有するトンネル磁気抵抗素子と、前記トンネル磁気抵抗素子の上面を覆うように形成された導電性のハードマスクと、前記ハードマスクと前記第１の配線とを電気的に接続する導電性のコンタクトと、前記トンネル磁気抵抗素子の下面に接する接続用配線と、前記接続用配線と前記第２の配線との間に介在する層間絶縁膜とを具備することを特徴とする。
【００３６】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。
【００３７】
＜第１の実施形態＞
第１の実施形態に係るMRAMは、図１０を参照して前述したようなMTJ 素子のアレイを有するものであり、複数の書き込み／読み出し用のビット線BL（第１の配線）と複数の書き込みワード線WWL （第２の配線）が直交方向に配設され、その各交点に対応してMTJ 素子が配設されている。
【００３８】
図１は、本発明の第１の実施形態に係るMRAMにおけるセルアレイの一部に沿って書き込みワード線に垂直な断面におけるメモリセルの１個分に着目してMTJ 素子部およびスイッチ用NMOSFET 部の構造の一例を示す断面図である。
【００３９】
図２は、図１中のビット線に垂直な断面における構造の一例を示す断面図である。
【００４０】
図１および図２において、10は半導体基板（例えばP 型Si基板）、11はシャロウトレンチ型の素子分離領域(STI) 、12はゲート酸化膜、13はスイッチ素子用のNMOSFET のドレイン領域またはソース領域となる不純物拡散層(N+)、14はゲート電極GC（読み出しワード線RWL ）、15は第１金属配線層(M1)、16は第２金属配線層(M2)、17a は第３金属配線層(M3)からなるMTJ 接続用配線、18は第１金属配線層15を拡散層13へ電気的に接続するための導電性のコンタクト、19は第２金属配線層16から第１金属配線層15へ電気的に接続するための導電性のコンタクト、20は第３金属配線層17から第２金属配線層16へ電気的に接続するための導電性のコンタクト、21a はMTJ 素子、22は第４金属配線層(M4)、23は第４金属配線層22をMTJ 素子21a へ電気的に接続するための導電性のコンタクト、24は層間絶縁膜である。
【００４１】
なお、図中、配線の用途として、(BL)は書き込み／読み出し用のビット線、(WWL) は書き込みワード線、(SL)はソース線、(RWL) は読み出しワード線を表わしており、ソース線(SL)は接地電位に接続される。
【００４２】
本例で使用されているMTJ 素子21a は、図８を参照して前述した従来のMTJ 素子と比べて、長方形（あるいは楕円形）の長辺軸を中心として短辺方向の中央部がビット線BLの方向に向かって膨らむ状態、つまり上面が長辺軸を中心として短辺方向の中央部が上に凸となるように弯曲した形状を有し、かつ下面が長辺軸を中心として短辺方向の中央部が下に凹となるように弯曲した形状を有する点が異なり、その他は同じである。即ち、スピン可変側の自由層71とスピン固定側の固定層72との間にトンネルバリア膜73が挟まれた構造によってトンネル磁気抵抗効果を有する。そして、長辺が書き込みワード線WWL に沿い、短辺がビット線BLに沿い、長辺方向に沿うように書き込み容易軸（スピン方向）が付与されている。
【００４３】
このMTJ 素子21a の上面を覆うように導電性のハードマスク（例えばタンタルTa）25が形成され、MTJ 素子21a とビット線BLはハードマスク25を介して導電性のコンタクト23により電気的に接続されており、MTJ 素子21a の下面に接するように金属（例えばタンタルTa）からなるMTJ 接続用配線17a が形成されており、この接続用配線17a と書き込みワード線WWL との間に層間絶縁膜24が介在している。この層間絶縁膜24は、MTJ 素子21a の弯曲上下に対向する部分がそれに連なる他の部分よりもビット線BLの方向に向かって突出している。
【００４４】
上記した第１の実施形態のMRAMは、MTJ 素子21a の長辺方向（スピン方向）がビット線BLと直交しており、書き込みワード線WWL から発生する磁界曲線にほぼ一致させるようにMTJ 素子21a を反らせている。これにより、弯曲状態のMTJ 素子21a の自由層71の幅方向（短辺方向）の中心部と端部で印加される磁界強度が等しくなる。結果として、反転磁界が低減され、書き込み効率が向上し、書き込み電流が低減される。この場合、MTJ 素子21a の自由層の幅方向の端部に印加される磁界強度を強めるために、弯曲状態のMTJ 素子21a の短辺の両先端間の弦の長さが書き込みワード線WWL の幅よりも広いことが望ましい。
【００４５】
図３は、図１および図２に示した構造の形成工程の一例の一部について書き込みワード線に垂直な断面における構造を示す断面図である。層間絶縁膜24は複数層の絶縁膜からなり、ここでは説明の簡単化のために一部241 のみ説明する。
【００４６】
まず、P 型Si基板10の表層部に選択的に素子分離領域STI 11を形成し、スイッチ用NMOSFET のゲート絶縁膜12、ゲート電極(GC)（読み出しワード線RWL ）14、N+拡散層13からなるドレイン領域およびソース領域を形成する。次に、ドレイン領域上およびソース領域上にコンタクト18を形成し、さらに第１金属配線層(M1)15を形成する。次に、第１金属配線層15上にコンタクト19を形成し、さらに第２金属配線層(M2)（例えばCu配線）16を形成し、600nm 程度の厚さの層間絶縁膜241 （例えばHDP ）および300nm 程度の厚さの窒化シリコン(SiN) 膜31を堆積する。
【００４７】
次に、リソグラフィー技術および反応性イオンエッチング(RIE) 技術を用いてSiN 膜31を所望のパターン形状にし、このSiN 膜31のパターンをマスクとして層間絶縁膜241 を斜めに角度を持たせてエッチング加工（ミリング）する。
【００４８】
この場合、後でMTJ 素子21a を繰り返しパターンとして形成するために、MTJ素子21a 相互間のスペース領域が溝となるように繰り返しパターンとして形成する。これにより、層間絶縁膜241 のうちで後工程でその上にMTJ 素子21a が形成される部分は、他の部分よりも上側に凸の状態になる。
【００４９】
次に、SiN 膜31のパターンを除去した後、図１中に示したように、第２金属配線層16上にコンタクト20を形成し、さらに第３金属配線層(M3)（例えばTa）17aを30nm程度の厚さに堆積し、さらにMTJ 素子21a の各層を順次堆積し、さらに、ハードマスク（例えばTa）25を150nm 程度の厚さに形成する。ここで、MTJ 素子21a の自由層は、通常、NiFeが使用されるが、CoNiFe,CoFe,CoCr,CoPt などを用いることも可能である。
【００５０】
そして、リソグラフィー技術とRIE 技術を用いて、ハードマスク25およびMTJ 素子21a を所望のパターン形状に加工し、さらに、リソグラフィー技術とRIE 技術を用いて、第３金属配線層17a を所望のパターンに加工してMTJ 接続用配線を形成する。この場合、第３金属配線層17a の一部（前述したように層間絶縁膜241のうちで上側に凸の状態の部分上に形成されている部分）およびその上に形成されているMTJ 素子21a は、それぞれ上側に凸の状態に弯曲している。
【００５１】
次に、MTJ 素子21a の上面側のハードマスク25にコンタクトするコンタクト23および第４金属配線層(M4)22を形成する。
【００５２】
なお、MTJ 素子21a とハードマスク25の厚さの比や材質の違いによる熱膨脹係数の違いを利用して前記したように弯曲させることも可能である。
【００５３】
図４は、図１中のMTJ 素子21a 部を取り出してその積層構造の一例について詳細に説明する。
【００５４】
この積層構造は、図１中の第３金属配線層(M3)17a （例えばTa、30nm程度の厚さ）上に、バッファ層70、反強磁性層74、固定層72、トンネルバリア膜73、自由層71、キャップ層75が順次積層されており、その上に図１中のハードマスク（例えばTa、150nm 程度の厚さ）25が形成される。
【００５５】
ここで、バッファ層70は、例えばRuからなり、3nm 程度の厚さである。反強磁性層74は、例えばIrMnからなり、10nm程度の厚さである。固定層72は、例えばCoFeからなり、3nm 程度の厚さである。トンネルバリア膜73は、例えばAl2 O3 からなり、1.5nm 程度の厚さである。自由層71は、例えばNiFeからなり、6nm 程度の厚さである。キャップ層75は、例えばRuからなり、10nm程度の厚さである。
【００５６】
MTJ 素子21a 部のサイズの一例として、短辺方向の幅Ｗが0.4 μｍ、長辺方向の長さＬが1.2 μｍとすると、短辺方向の中央の頂点Ａに対して両端Ｂがそれぞれ例えば5nm 低くなるように上側に凸の状態に弯曲しており、その場合の曲率半径は4 μｍ程度である。
【００５７】
＜第２の実施形態＞
第２の実施形態に係るMRAMは、図１０を参照して前述したようなMTJ 素子のアレイを有するものであり、複数の書き込み／読み出し用のビット線BL（第１の配線）と複数の書き込みワード線WWL （第２の配線）が直交方向に配設され、その各交点に対応してMTJ 素子21b が配設されている。
【００５８】
図５は、本発明の第２の実施形態に係るMRAMにおけるセルアレイの一部に沿ってビット線に垂直な断面における構造の一例を示す断面図である。
【００５９】
図６は、図５中の書き込みワード線に垂直な断面におけるメモリセルの１個分に着目してMTJ 素子部およびスイッチ用NMOSFET 部の構造の一例を示す断面図である。
【００６０】
図５および図６に示す構造は、図１および図２に示した構造と比べて、MTJ 素子21b の弯曲状態が異なり、その他は同じであるので図１中および図２中と同じ符号を付してその説明を省略する。
【００６１】
即ち、本例で使用されているMTJ 素子21b は、長方形（あるいは楕円形）の短辺軸を中心として長辺方向の中央部が書き込みワード線WWL の方向に向かって膨らむ状態、つまり上面が短辺軸を中心として長辺方向の中央部が上に凹となるように弯曲した形状を有し、かつ下面が短辺軸を中心として長辺方向の中央部が下に凸となるように弯曲した形状を有する。即ち、図８に示したように、スピン可変側の自由層71とスピン固定側の固定層72との間にトンネルバリア膜73が挟まれた構造によってトンネル磁気抵抗効果を有する。そして、長辺が書き込みワード線WWL に沿い、短辺がビット線BLに沿い、長辺方向に沿うように書き込み容易軸（スピン方向）が付与されている。
【００６２】
このMTJ 素子21b の上面を覆うように導電性のハードマスク（例えばタンタルTa）26が形成され、MTJ 素子21b とビット線BLはハードマスク26を介して導電性のコンタクト23により電気的に接続されており、MTJ 素子21b の下面に接するように金属（例えばタンタルTa）からなるMTJ 接続用配線17b が形成されており、この接続用配線17b と書き込みワード線WWL との間に層間絶縁膜24の一部が介在している。この層間絶縁膜24の一部は、MTJ 素子21b の弯曲上下に対向する部分がそれに連なる他の部分よりも書き込みワード線WWL の方向に向かって凹没している。
【００６３】
上記した第２の実施形態のMRAMは、MTJ 素子21b の長辺方向（スピン方向）がビット線BLと直交しており、ビット線BLから発生する磁界曲線にほぼ一致させるようにMTJ 素子21b を反らせている。これにより、弯曲状態のMTJ 素子21b の自由層の長さ方向（長辺方向）の中心部と端部で印加される磁界強度が等しくなる。結果として、反転磁界が低減され、書き込み効率が向上し、書き込み電流が低減される。この場合、MTJ 素子21b の自由層の長さ方向の端部に印加される磁界強度を強めるために、弯曲状態のMTJ 素子21b の長辺の両先端間の弦の長さがビット線BLの幅よりも広いことが望ましい。
【００６４】
図７は、図５および図６に示した構造の形成工程の一例の一部についてビット線に垂直な断面における構造を示す断面図である。層間絶縁膜24は複数層の絶縁膜からなり、ここでは説明の簡単化のために一部241 のみ説明する。
【００６５】
まず、P 型Si基板10の表層部に選択的に素子分離領域STI 11を形成し、スイッチ用NMOSFET のゲート絶縁膜12、ゲート電極(GC)（読み出しワード線RWL ）14、N+拡散層13からなるドレイン領域およびソース領域を形成する。次に、ドレイン領域上およびソース領域上にコンタクト18を形成し、さらに第１金属配線層(M1)15を形成する。次に、第１金属配線層15上にコンタクト19を形成し、さらに第２金属配線層(M2)（例えばCu配線）16を形成し、600nm 程度の厚さの層間絶縁膜241 （例えばHDP ）および300nm 程度の厚さの窒化シリコン(SiN) 膜31を堆積する。
【００６６】
次に、リソグラフィー技術およびRIE 技術を用いてSiN 膜31を所望のパターン形状にし、このSiN 膜31のパターンをマスクとして層間絶縁膜241 を斜めに角度を持たせてエッチング加工（ミリング）する。この場合、後でMTJ 素子21b を繰り返しパターンとして形成するために、MTJ 素子21b の配置予定領域が溝となるように繰り返しパターンとして形成する。
【００６７】
次に、SiN 膜31のパターンを除去した後、図５中に示したように、第２金属配線層16上にコンタクト20を形成し、さらに第３金属配線層(M3)（例えばTa）17aを30nm程度の厚さに堆積し、さらにMTJ 素子21b の各層を順次堆積し、さらに、ハードマスク（例えばTa）26を150nm 程度の厚さに形成する。ここで、MTJ 素子21b の自由層は、通常、NiFeが使用されるが、CoNiFe,CoFe,CoCr,CoPt などを用いることも可能である。
【００６８】
そして、リソグラフィー技術とRIE 技術を用いて、ハードマスク26およびMTJ 素子21b を所望のパターン形状に加工し、さらに、リソグラフィー技術とRIE 技術を用いて、第３金属配線層17b を所望のパターンに加工してMTJ 接続用配線を形成する。
【００６９】
次に、MTJ 素子21b の上面側のハードマスク26にコンタクトするコンタクト23および第４金属配線層(M4)22を形成する。
【００７０】
なお、MTJ 素子21b とハードマスク26の厚さの比や材質の違いによる熱膨脹係数の違いを利用して前記したように弯曲させることも可能である。
【００７１】
また、前記各実施形態において、大容量化、高密度実装のために、複数のMTJ素子が行列状に配置されたメモリセルアレイ、複数本の書き込みワード線WWL 、複数本のビット線BLなどにより１つのセルアレイユニットを構成し、複数のセルアレイユニットを半導体基板上に積み重ねらてセルアレイ積層構造を構成することも可能である。
【００７２】
また、本発明は、前記各実施形態におけるMTJ 素子の記録層が多層構造からなる場合にも適用可能である。
【００７３】
【発明の効果】
上述したように本発明の磁気ランダムアクセスメモリによれば、書き込み電流を低減させることができる。
【図面の簡単な説明】
【図１】  本発明の第１の実施形態に係るMRAMにおけるセルアレイの一部に沿って書き込みワード線に垂直な断面におけるメモリセルの１個分に着目してMTJ 素子部およびスイッチ用NMOSFET 部の構造の一例を示す断面図。
【図２】  図１中のビット線に垂直な断面における構造の一例を示す断面図。
【図３】  図１および図２に示した構造の形成工程の一例の一部について書き込みワード線に垂直な断面における構造を示す断面図。
【図４】  図１中のMTJ 素子部を取り出してその積層構造の一例を詳細に示す断面図。
【図５】  本発明の第２の実施形態に係るMRAMにおけるセルアレイの一部に沿ってビット線に垂直な断面における構造の一例を示す断面図。
【図６】  図５中の書き込みワード線に垂直な断面におけるメモリセルの１個分に着目してMTJ 素子部およびスイッチ用NMOSFET 部の構造の一例を示す断面図。
【図７】  図５および図６に示した構造の形成工程の一例の一部についてビット線に垂直な断面における構造を示す断面図。
【図８】  従来のMRAMで用いられるMTJ 素子の構造を概略的に示す断面図。
【図９】  図８中のMTJ 素子の２つの磁性層のスピンの向きを示す図。
【図１０】  MRAMのセルアレイの一部の平面的なレイアウトの一例を模式的に示す図。
【図１１】  図１０中のＡ−Ａ線に沿ってメモリセルの１個分に着目して断面構造の一例を模式的に示す図。
【図１２】  図１０中のＢ−Ｂ線に沿ってメモリセルの１個分に着目して断面構造の一例を模式的に示す図。
【図１３】  MTJ 素子の印加磁界の反転による抵抗値の変化特性（TMR 曲線）を示す特性図。
【図１４】  MTJ 素子のアステロイド曲線を示す特性図。
【符号の説明】
10…半導体基板（P 型Si基板）、11…素子分離領域、12…ゲート酸化膜、13…ドレイン領域またはソース領域となる不純物拡散層(N+)、14…ゲート電極、15…第１金属配線層、16…第２金属配線層、17a …第３金属配線層（例えばタンタルTa）からなるMTJ 接続用配線、18,19,20,23 …コンタクト、21a …MTJ 素子、22…第４金属配線層、24…層間絶縁膜、25…導電性のハードマスク（例えばタンタルTa）、(BL)…ビット線、(WWL) …書き込みワード線、(SL)…ソース線、(RWL) …読み出しワード線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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