(57)【特許請求の範囲】
【請求項１】
絶縁膜上に形成された半導体層と、
前記半導体層内に形成された第１および第２のトランジスタが直列接続されたメモリセルが複数個マトリックス状に配置形成され、前記メモリセルの一方側がビット線に接続され、他方側に基準電位を与えられたメモリセルアレイと、
を備えた半導体メモリ装置。
【請求項２】
前記トランジスタがＭＩＳ型部分空乏化トランジスタであることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項３】
前記第１および第２のトランジスタが同一導電型であり、前記第１のトランジスタのゲートには第１のワード線が接続され、前記第２のトランジスタのゲートには前記第１のワード線と対になる逆論理の第２のワード線が接続されたことを特徴とする請求項１または２に記載の半導体メモリ装置。
【請求項４】
前記第１のワード線と前記逆論理の第２のワード線は同期して状態が変化するように制御されるものであることを特徴とする請求項３に記載の半導体メモリ装置。
【請求項５】
前記第１のワード線と前記逆論理の第２のワード線は一方の状態変化から所定遅延時間後に他方の状態変化を生じるように制御されるものであることを特徴とする請求項３に記載の半導体メモリ装置。
【請求項６】
前記第１のワード線と前記第２のワード線との間に信号レベルを反転させるインバータが設けられたことを特徴とする請求項３に記載の半導体メモリ装置。
【請求項７】
前記同一導電型のトランジスタはｎチャネル型であることを特徴とする請求項３に記載の半導体メモリ装置。
【請求項８】
前記第１のトランジスタと前記第２のトランジスタとは互いに逆導電型であり、前記第１のトランジスタおよび前記第２のトランジスタのそれぞれのゲートには共通のワード線が接続されたことを特徴とする請求項１または２に記載の半導体メモリ装置。
【請求項９】
第１および第２のトランジスタでなるメモリセルが素子分離領域で囲まれた領域内に形成されたものであることを特徴とする請求項１または２に記載の半導体メモリ装置。
【請求項１０】
前記絶縁膜および前記半導体層は半導体基板上に形成されたものであることを特徴とする請求項１または２に記載の半導体メモリ装置。
【請求項１１】
前記絶縁膜は絶縁基板であることを特徴とする請求項１または２に記載の半導体メモリ装置。
【請求項１２】
前記素子分離領域がトレンチ型素子分離膜であることを特徴とする請求項９に記載の半導体メモリ装置。
【請求項１３】
絶縁膜上に形成された半導体層と、
前記半導体層内に形成された第１および第２のトランジスタが直列接続されたメモリセルが複数個マトリックス状に配置形成され、前記メモリセルの一方側がビット線に接続され、他方側に基準電位を与えられたメモリセルアレイとを備え、
選択されたメモリセル中の一方のトランジスタのボディ領域への電荷注入および吐き出しの制御によりしきい値を制御し、これによりデータの記憶を行うことを特徴とする半導体メモリ装置。
【請求項１４】
前記トランジスタがＭＩＳ型部分空乏化トランジスタであることを特徴とする請求項１３に記載の半導体メモリ装置。
【請求項１５】
前記部分空乏化トランジスタのボディ領域への電荷注入はチャネル電流が流れることにより発生するインパクトイオンにより行われることを特徴とする請求項１４に記載の半導体メモリ装置。
【請求項１６】
半導体基板上に酸化層とシリコン活性層を積層し、
前記シリコン活性層を素子形成領域ごとに分離する素子分離領域を前記シリコン活性層とほぼ同一平面をなすように形成し、
前記シリコン活性層上にゲート電極材料を堆積させてパターニングすることにより、対となる２つのトランジスタのゲート電極を近接させて形成し、
前記ゲート電極をイオン注入マスクとして拡散層形成領域に所定のイオンを注入し、
熱工程により注入されたイオンを活性化することにより、前記対となるトランジスタを形成し、
前記対となるトランジスタのうち、一方側のゲート電極に接続された第１のワード線および他方側のゲート電極に接続された第２のワード線を形成し、
前記対となるトランジスタのそれぞれの拡散層のうちの一方同士を電気的に接続し、
前記対となるトランジスタの残りの２つの拡散層のうち、一方側に接続されたビット線および他方側に接続された基準電位線を形成する、
半導体メモリ装置の製造方法。
【請求項１７】
前記対となるトランジスタがＭＩＳ型部分空乏化トランジスタであることを特徴とする請求項１６に記載の半導体メモリ装置の製造方法。
【請求項１８】
前記半導体基板上への酸化層とシリコン活性層の積層は、シリコン半導体基板に酸素イオンをイオン注入し、
続いて熱処理を行うことにより得られることを特徴とする請求項１６に記載の半導体メモリ装置の製造方法。
【請求項１９】
前記半導体基板上への酸化層とシリコン活性層の積層は、底面に酸化層を有するシリコン活性層を前記シリコン半導体基板上に貼り付けるものであることを特徴とする請求項１６に記載の半導体メモリ装置の製造方法。
【請求項２０】
前記シリコン活性層はエッチングにより所望厚さまで薄膜化されることを特徴とする請求項１６に記載の半導体メモリ装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体メモリ装置に関するもので、特に、絶縁膜上に形成されたＳＯＩ（Silicon On Insulator）素子を用いるＭＩＳ型半導体メモリ装置に関する。
【０００２】
【従来の技術】
金属―絶縁体―半導体（ＭＩＳ：Metal-Insulator-Semiconductor）型半導体素子を用いたメモリＬＳＩにおいては、素子集積度の向上およびこれに伴うメモリ容量の増加が性能改善の重要な項目の１つである。集積度の向上は、従来、その素子サイズを縮小することによって達成されている。
【０００３】
メモリＬＳＩとしてはＳＲＡＭ（Static Random Access Memory）およびＤＲＡＭ(Dynamic Random Access Memory)が良く知られているが、ＤＲＡＭにおいては、電荷を保持する為の１つのキャパシタと電荷の注入および放出を制御する１つのトランジスタとの組み合わせにより、１つの記憶セルが形成される。このため、ＤＲＡＭにおいては、ＳＲＡＭのような交差接続されたトランジスタは不要となって、メモリセルサイズを小さくできるため、高集積化に適しており、実際にＤＲＡＭは高集積化の一途をたどって来た。
【０００４】
しかしながら、トランジスタの小型化に比べてキャパシタの小型化は困難であるため、ＬＳＩの集積度が向上するに伴い、比較的大きな面積を必要とするキャパシタの占有面積が相対的に増加し、確実な動作を保証する容量のキャパシタを形成することが困難になっている。一方、キャパシタ製造工程が別に必要なことから、製造方法の複雑化を招いており、製造期間の長期化、コストの増加、良品率（歩留まり）の低化を引き起こしている。
【０００５】
このようなキャパシタの存在に伴う問題を解決するため、種々の提案がなされている。その一つとして、絶縁膜上に素子を形成するＳＯＩ(Silicon On Insulator)構造を採用するメモリセルが知られている。これは、部分空乏型のＳＯＩ素子を用いて、その浮遊状態にあるボディ領域に記憶データに応じて電荷を蓄積あるいは吐き出させることによって素子のしきい電圧を変動させ、読み出し時にはこのしきい値を検知することでデータを識別するという原理に基づくものである。
【０００６】
このようなＳＯＩ素子を用いたメモリセル１００の基本的な回路図を図１３に示す。部分空乏型のトランジスタＴｒのゲートをワード線ＷＬに、ソース、ドレインの一方をビット線ＢＬに、他方をＶssに接続している。
【０００７】
このメモリセルの動作を説明する。なお、ここでは、nチャネル型ＭＯＳＦＥＴ（ｎＭＯＳ）を用いた例を示す。
【０００８】
まず、浮遊状態にあるボディ領域にデータの書き込みをするときには、ゲート電極であるワード線ＷＬを高電位（ハイ）状態、例えばVccに設定し、ビット線BLをハイ状態、例えば同様にVccにすると、チャネル電流が流れるとインパクトイオンが発生し、ホールがボディ領域に蓄積する。また、ビット線が接続されている拡散層とボディ領域の間に存在するｐｎ接合とは逆方向にバイアスされるため、逆方向リーク電流が発生し、これらの結果、ボディ領域の電位は上昇し、素子のしきい電圧は低下する。この状態を例えばデータ“1”の書き込みとする。
【０００９】
一方、ワード線をハイ状態、例えばVccに設定し、ビット線を低電位（ロウ）状態、例えば−Vccにすると、ビット線が接続されている拡散層とボディ領域の間に存在するｐｎ接合とは順方向にバイアスされる為、ボディ領域に存在するホールがビット線側に流れ込み、ボディ領域のホール濃度が低下する。その結果、ボディ領域の電位が低下し、素子のしきい電圧は上昇する。この状態をデータ“0”の書き込みとする。
【００１０】
このように、部分空乏化トランジスタのしきい値変化を記憶されるデータに対応させることが可能となる。
【００１１】
このような手法によれば、従来専有面積の上で問題であったキャパシタを用いることなく１つのトランジスタのみで１つのメモリセルを作成することができ、高集積化、製造方法の簡略化、コストの低減等を達成することが可能となる。
【００１２】
【発明が解決しようとする課題】
しかしながら、このような構成を採用した場合、データ“0”の書き込みを行うためにビット線に-Vccを印加したときにもチャネル電流が流れてしまい、効率的にボディ領域のホールを引き抜くことが困難になり、データ“0”の書き込みに時間がかかったり、あるいは書き込みが不安定になるという問題が生じていた。
【００１３】
本発明は、このような問題を解決するためになされたものであり、絶縁膜上に形成されたＭＩＳ型半導体装置を用いたキャパシタの不要なメモリセルにおいて、安定的にデータを書き込むことが可能な半導体メモリ装置を提供することを目的とする。
【００１４】
また、本発明はこのような半導体メモリ装置を容易かつ低コストで製造することのできる半導体メモリ装置の製造方法を提供することを目的とする。
【００１５】
【課題を解決するための手段】
本発明にかかる半導体メモリ装置によれば、
絶縁膜上に形成された半導体層と、
前記半導体層内に形成された第１および第２のトランジスタが直列接続されたメモリセルが複数個マトリックス状に配置形成され、前記メモリセルの一方側がビット線に接続され、他方側に基準電位を与えられたメモリセルアレイとを備えたことを特徴とする。
【００１６】
また、本発明にかかる半導体メモリ装置の製造方法によれば、
半導体基板上に酸化層とシリコン活性層を積層し、
前記シリコン活性層を素子形成領域ごとに分離する素子分離領域を前記シリコン活性層とほぼ同一平面をなすように形成し、
前記シリコン活性層上にゲート電極材料を堆積させてパターニングすることにより、対となる２つのトランジスタのゲート電極を近接させて形成し、
前記ゲート電極をイオン注入マスクとして拡散層形成領域に所定のイオンを注入し、
熱工程により注入されたイオンを活性化することにより、前記対となるトランジスタを形成し、
前記対となるトランジスタのうち、一方側のゲート電極に接続された第１のワード線および他方側のゲート電極に接続された第２のワード線を形成し、
前記対となるトランジスタのそれぞれの拡散層のうちの一方同士を電気的に接続し、
前記対となるトランジスタの残りの２つの拡散層のうち、一方側に接続されたビット線および他方側に接続された基準電位線を形成する製造方法が提供される。
【００１７】
【発明の実施の形態】
以下、図面を参照しながら、本発明の実施の形態を詳細に説明する。
図１は本発明にかかる半導体メモリ装置の実施の一形態に用いられるメモリセル１０の基本的概念を示す模式図である。
【００１８】
図１を参照すると、メモリセルは絶縁膜上に形成された半導体層（ＳＯＩ）に形成された２つのnチャネル型部分空乏化ＭＯＳＦＥＴ（ｎＭＯＳ）であるトランジスタTr1およびトランジスタTr2を直列に接続し、そのうちトランジスタTr1の一方側の拡散層をビット線BLに接続し、他方側の拡散層にトランジスタTr2の一方側の拡散層を接続し、トランジスタTr2の他方側の拡散層を接地として表わされている電源Vssに接続している。トランジスタTr1の他方側とトランジスタTr2の一方側との接続ノードはフローティング状態となっており、このノードをノードｆと称することとする。
【００１９】
また、トランジスタTr1のゲートには、メモリセルの選択信号線である第１のワード線ＷＬが接続され、トランジスタTr2のゲートには、第１のワード線とは逆論理の選択信号線である第２のワード線／ＷＬが接続されている。
【００２０】
図１に示したメモリセル１０を複数個用いてメモリセルアレイを形成した模様を図２および図３の概略接続図に示す。
【００２１】
図２においては、図１に示すメモリセル１０をマトリクス状に配置し、ワード線ＷＬとワード線／ＷＬを交互にメモリセル間に縦方向に配置して各メモリセル１０のゲート電極に接続し、ビット線ＢＬと接地電源電位Ｖssを交互にメモリセル１０間に横方向に通してこれらとメモリセル１０の各端子を接続したものである。このような配置においては、隣接列に属するメモリセル１０は互いに鏡像関係になるような位置関係となる。また、各ワード線ＷＬおよび／ＷＬを完全に独立に選択できるようにすることにより、メモリセル列を容易に選択することができる。
【００２２】
図３においてはメモリセル１０の配置等は図２の場合と同じであるが、ワード線ＷＬと／ＷＬは対になっており、ワード線／ＷＬについてはこれと対になるワード線ＷＬの信号レベルをインバータＩＮＶにより反転させたものを供給することにより相補的な関係を得ている。
【００２３】
次に、上述のような部分空乏型ＳＯＩを用いるメモリセルの動作について詳細に説明する。ここでは図１に示したように、２つのｎＭＯＳを用いて一つのメモリセル１０を形成した場合の動作実施例を示すものとし、特に明記しない限りビット線およびワード線の電位は低電位（ロウ）レベルを例えばVss、高電位（ハイ）レベルを例えばVccとして説明する。
【００２４】
まず、メモリセルが非選択の場合には、第１のワード線はロウ電位となってトランジスタTr1はオフ状態になり、第２のワード線はハイ電位となりトランジスタTr2はオン状態にある。従って、トランジスタTr1とトランジスタTr2で共有されているノードｆにはVssの電位が現れている。
【００２５】
図4は、選択されたメモリセル１０にデータ“1”を書き込む際の動作を示すタイミングチャートである。まず時刻ｔ１において第１のワード線ＷＬをVssからVccに、同時に第２のワード線／ＷＬをVccからVssへ変化させる。これにより、トランジスタTr1がオン、トランジスタTr2がオフとなる。この時、ワード線とトランジスタTr1のボディ領域間の容量結合により、トランジスタTr1のボディ電位Vbody1は上昇する。
【００２６】
次に、時刻ｔ１よりわずかに遅れた時刻ｔ２においてビット線ＢＬをVssからVccへ変化させる。この時、ビット線のつながる拡散層と、ボディ領域間に存在するｐｎ接合の容量結合により、トランジスタTr1のボディ電位は上昇する。この際、ビット線ＢＬを任意の電位にプリチャージすることが通常行なわれるが、本実施の形態においても適用可能である。なお、このプリチャージ電位は限定されることはなく、動作に問題を引き起こさない限り任意の電位を採用することができる。このビット線ＢＬの電位変化に伴い、トランジスタTr1にはチャネル電流が流れる。このチャネル電流に対応して、インパクトイオン化が発生し、ホールがボディ領域に流れ、ボディ電位が徐々に上昇する。この時、ビット線ＢＬに接続された拡散層とボディ領域の間に存在するｐｎ接合が逆方向バイアス状態になり、逆方向リーク電流が流れる事によってボディ領域にはホールがさらに注入される。この結果、ノードｆの電位はVccに漸近し、達した後Vccが維持される。なお、第１および第２のワード線の電位変化より先にビット線ＢＬが変化したときにも、同様のチャネル電流がトランジスタTr1には流れ、同様のインパクトイオン化が発生し、トランジスタTr1のボディ電位は上昇する。
【００２７】
次に、時刻ｔ３において、ビット線を例えばVccより例えばVssに変化させる。この時、前述のｐｎ接合容量結合により、ボディ電位は一瞬低化するが、トランジスタTr1にはチャネル電流が流れ、これに対応するインパクトイオン化が発生し、ホールがボディ領域に流れ、更にトランジスタTr1のボディ電位は維持される。なお、ノードｆの電位はVssに漸近していく。
【００２８】
その後、時刻ｔ４において第１のワード線ＷＬをVssより例えばVccへ、第２のワード線／ＷＬをVssよりVccへ変化させることにより、データ書き込み動作が終了する。この時にも、前述の容量結合により、ボディ電位はVccよりもわずかに低下する。
【００２９】
なお、第１および第２のワード線の電位変化を、ビット線ＢＬの電位変化より先に行っても良いが、その場合はインパクトイオン化が発生しないため、前述したようにビット線を先に変化させるほうが望ましい。
【００３０】
図５は、選択されたメモリセル１０にデータ“0”を書き込む場合の動作を示すタイミングチャートである。
まず、データ“1”の書き込みの場合と同様に、時刻ｔ11において、第１のワード線ＷＬをVssからVccに、同時に第２のワード線／ＷＬをVccからVssへ変化させる。これにより、トランジスタTr1がオン状態、トランジスタTr2がオフ状態となる。この時、第１のワード線とトランジスタTr1のボディ領域間の容量結合により、トランジスタTr1のボディ電位Vbody１は上昇する。
【００３１】
ビット線のロウ電位に対応する電位を実現するためには、トランジスタTr1のボディ領域にあるホールを十分に引き抜く必要がある。したがって、時刻ｔ12においてビット線ＢＬをVssからプリチャージ電位−Vccへ変化させる。これにより、ビット線ＢＬに接続された拡散層と、ボディ領域間に存在するｐｎ接合との容量結合により、トランジスタTr1のボディ電位は低下する。なお、このプリチャージ電位は任意の電位にすることが可能で、この実施の形態においても他の電位を使用することが可能である。
【００３２】
このビット線の電位変化に伴い、トランジスタTr1のボディ領域と、ビット線ＢＬに接続されている拡散層とノードf間に存在するｐｎ接合は順方向にバイアスされるので、ボディ領域にあるホールが吐き出され、トランジスタTr1のボディ電位Vbody１は更に低下する。同時に、ノードfの電位は−Vccに漸近していく。なお、トランジスタTr2の状態がオフである為に、ノードｆはフローティング状態となって、トランジスタTr1にはチャネル電流がほとんど流れず、ボディ領域のホールは効果的に引き抜かれて、安定的にロウ電位を書き込むことができる。
【００３３】
その後、時刻ｔ13においてワード線ＷＬをVssへ、ワード線／ＷＬをVccに変化させると、トランジスタTr1のボディ電位Vbody１は低下する。そして、直後の時刻ｔ14においてビット線を−Vccより例えばVssに変化させることでデータの書き込み動作が終了する。
【００３４】
この際にも、前述の容量結合によりボディ電位Vbody１は上昇する。
【００３５】
なお、図４で説明したとおり、ビット線ＢＬの電位変化を、ワード線ＷＬやワード線／ＷＬの電位変化より先に行っても良い。
【００３６】
以上の様な制御を行うことにより、ビット線の電圧を例えば−1Vとしたとき、ボディ領域との間のｐｎ接合は順方向にバイアスされているので、瞬時にボディの電位は約−0.5Vまで変位することが可能となって、データ“0”を書き込む際のマージン向上を達成している。
【００３７】
以上の書き込み動作例においては、第１のワード線と第２のワード線を同期させて、それぞれ相補的な電位が与えられる例を示したが、各ワード線での電位変化を非同期で制御することもできる。
【００３８】
次に、データ読み出しについて説明する。データを読み出すには、記憶されたデータによるトランジスタTr1の素子しきい電圧の差に基づく電流値の差を、例えば電流センス型のセンスアンプを用いて検知することによって行う。
【００３９】
図６は記憶データの内容によってデータ読み出し時のドレイン電流が変化する様子を示すグラフであり、横軸はゲート電位Vg、縦軸はドレイン電流の対数を示している。このグラフから明らかなように、同じドレイン電流を流すのに必要なゲート電圧は、データ“1”が書き込まれたトランジスタTr1よりもデータ“0”が書き込まれたトランジスタTr1の方が高い。したがって、データ“1”が書き込まれたトランジスタTr1のしきい値は低下し、“0”が書き込まれたトランジスタTr1しきい電圧は上昇する。このため、破線で示された所定のワード線電位を用いてデータ読み出しを行うと、データ“1”が書き込まれたトランジスタTr1のドレイン電流はデータ“0”が書き込まれたトランジスタTr1のドレイン電流よりも高い値となる。これらの電流値の差を検知することによりデータ“1”とデータ“0”の判定を行うことができる。
【００４０】
具体的には、判定に使用するゲート電位、すなわちワード線電位として、通常の電源電圧の半分、例えばＶcc／２を用いる。
【００４１】
図７はデータ“1”が書き込まれている場合の読み出し動作波形を示すタイミングチャートである。
【００４２】
ここでは、非選択時にビット線は Vcc／２にプリチャージされており、読み出し開始の時刻ｔ21で選択されたメモリセルは、ワード線ＷＬと／ＷＬが共にVcc／２に設定される。このとき、トランジスタTr1のボディ電位Vbody１が上昇していることに伴い、ビット線へ流れる電流が大きくなってビット線電位ＢＬが上昇することを検出してデータ“1”と判定することができる。
【００４３】
一方、図８はデータ“0”が書き込まれている場合の読み出し動作波形を示すタイミングチャートである。図７の場合と同様に、ビット線がVcc／２にプリチャージされ、読み出し開始時刻ｔ31でワード線ＷＬと／ＷＬはVcc／２に設定される。しかし、トランジスタTr1のボディ電位Vbody１が低下しているため、時刻ｔ31後でもVbody１はマイナスとなっている。このため、ビット線に流れる電流が図７の場合よりも小さく、ビット線電位ＢＬは低下する。これを検出してデータ“0”と判定することができる。
【００４４】
以上説明した実施の形態では、２つのｎＭＯＳを用いた例で説明したが、２つのｐチャネルＭＯＳトランジスタ（ｐＭＯＳ）を採用しても同様に実現することができる。ただし、ｎＭＯＳにおけるデータ“1”の書き込みマージンはｐＭＯＳの場合よりも大きいので、ｎＭＯＳを採用した方が、同じ書き込み条件ならばより小型化できる。
【００４５】
また、２つのトランジスタの導電型を互いに逆のものとしたＣＭＯＳ構成とすることも可能であり、同様の効果を得ることができる。これについては後述する。
【００４６】
さらに、トランジスタTr1とトランジスタTr2の構成をそのままにし、ビット線とVssを逆に動作させ、且つ、第２のワード線によりその信号タイミングを制御することにより、トランジスタTr1のボディ領域にデータを書き込みながら、トランジスタTr2のボディにも同様にデータを書き込むことにより、２つの素子で２つのデータを保持することが可能となる。
【００４７】
図９Ａ、９Ｂ、９Ｃ、９Ｄは、図１に示した半導体メモリ装置の製造方法の実施の一形態を示す工程別素子断面図である。
【００４８】
先ず、シリコン半導体基板に酸素イオンをイオン注入した後に熱処理を行って酸化層とその上のシリコン層を得るＳＩＭＯＸ(Separation by Implantation of Oxygen)法又はシリコン半導体基板表面に、底面に酸化膜を形成したシリコン板を貼り合わせる貼り合わせ法等により、半導体基板１１上に例えばシリコン酸化膜よりなる埋め込み酸化膜（ＢＯＸ：BuRIEd Oxide)１２を介して形成されたＳＯＩ活性層１３を有するＳＯＩ構造を得る。そして、このＳＯＩ活性層は、例えば熱酸化法とNH4Fによるエッチングにより、例えば１５０ｎｍ程度の所望膜厚まで薄膜化される。
【００４９】
次に、図９Ａに示すように、ＳＯＩ活性層１３を素子形成領域ごとに電気的に分離するために素子分離領域１４を、例えば浅いトレンチを絶縁膜で埋め込んだＳＴＩ(Shallow Trench Isolation)法により形成する。
【００５０】
次に、素子しきい電圧を調整するために、素子形成領域のＳＯＩ活性層１３に不純物を、例えばイオン注入法により例えばドーズ量１．５×１０−１２ｃｍ−２で導入する。
【００５１】
続いて、図９Ｂに示すように、ＳＯＩ活性層１３上にゲート絶縁膜となる絶縁膜１５を例えば熱酸化法により形成する。さらに、その上に多結晶シリコン１６をＣＶＤ(Chemical Vapor Deposition)法により２００ｎｍの膜厚に堆積する。
【００５２】
次に図９Ｃに示すように、レジスト等をマスクとして、例えば反応性イオンエッチング（ＲＩＥ：Reactive Ion Etching)を用いてソース及びドレイン領域上の多結晶シリコン１６をエッチング除去することによりパターニングし、ゲート電極１７を得る。
【００５３】
これらのゲート電極１７をイオン注入マスクとして、拡散層形成領域に、例えばイオン注入法によって不純物を導入する。その後、熱工程、例えばＲＴＡ(Rapid Thermal Annealing)法を用いたアニールを行うことにより、イオン注入によって導入された不純物を活性化する。
【００５４】
その後、図９Ｄに示すように、層間絶縁膜１８を堆積し、必要箇所にコンタクト孔を形成し、アルミニウム等の電極配線材料をこれらをのコンタクト孔を埋め込むとともに層間絶縁膜１８の上に形成し、これをパターニングして第１のワード線（ＷＬ）電極配線１９、第２のワード線（／ＷＬ）電極配線２０、ビット線電極配２１及びVss電極配線２２を形成して所望の部分空乏型ＳＯＩ半導体装置を完成する。なお、配線は要求仕様にしたがって多層配線とすることもできる。
【００５５】
図１０は以上の工程により形成された素子の平面図であって、図９Ｄに示されたものと同じ構成要素には同じ参照番号を付してある。
【００５６】
図１１Ａから図１１Ｅまでに、本発明にかかる半導体メモリ装置の製造方法の他の実施の形態を示す工程別断面図であって、ＣＭＯＳ型のメモリセル５０を用いる例を示している。
【００５７】
先ず、ＳＩＭＯＸ(Separation by Implantation of Oxygen)法又は貼り合わせ法等により、半導体基板５１上に例えばシリコン酸化膜よりなる埋め込み酸化膜（BOX：BuＲＩＥd Oxide)５２を介して形成されたＳＯＩ活性層５３を有するＳＯＩ構造を得る。そして、このＳＯＩ活性層５３は、例えば熱酸化法とNH4Fによるエッチングにより、例えば１５０ｎｍ程度の所望膜厚まで薄膜化される。
【００５８】
次に、図１１Ａに示すように、ＳＯＩ活性層１３を素子形成領域ごとに電気的に分離するためにトレンチ形状の素子分離領域５４を、例えばＳＴＩ(Shallow Trench Isolation)法により形成する。
【００５９】
次に、図１１Ｂに示すように、素子しきい電圧を調整するために、素子形成領域のＳＯＩ活性層５３に不純物を、例えばイオン注入法により導入する。この実施の形態ではＣＭＯＳ構造を採用するため、時、導入するイオンに合わせて導入領域以外の領域をマスクするレジスト５５を選択的に形成する。図１１ＢではｐＭＯＳ形成領域に不純物を導入する様子を示しており、不純物としてボロンイオンを例えばドーズ量１．５×１０１３ｃｍ−２で導入する。同様のイオン注入工程がｎＭＯＳ形成領域についても行われ、不純物としてリンイオンを例えばドーズ量１．５×１０１３ｃｍ−２で導入する。
【００６０】
その後、図１１Ｃに示すように、ＳＯＩ活性層５３上にゲート絶縁膜５６を例えば熱酸化法により形成する。さらに、その上に多結晶シリコン５７をＣＶＤ(Chemical Vapor Deposition)法により２００ｎｍの膜厚に堆積する。
【００６１】
次に図１１Ｄに示すように、レジスト等をマスクとして、例えば反応性イオンエッチング（ＲＩＥ：Reactive Ion Etching)を用いてソース及びドレイン領域上の多結晶シリコン５７をエッチング除去することによりパターニングし、ゲート電極５８を得る。
【００６２】
これらのゲート電極５８をイオン注入マスクとして、拡散層形成領域に、例えばイオン注入法によって不純物を導入する。この場合、ｐＭＯＳとｎＭＯＳでは導入するイオンが異なるため、図１１Ｅに示されるｐＭＯＳの拡散層を形成する場合には、ｎＭＯＳ領域はレジスト５９でマスクされ、例えばボロンイオンがドーズ量３×１０１５ｃｍ−２で注入される。同様に、ｎＭＯＳの拡散層を形成する場合にはｐＭＯＳ領域がレジストでマスクされ、例えばリンイオンがドーズ量３×１０１５ｃｍ−２で注入されることになる。その後、熱工程、例えばＲＴＡ(Rapid Thermal Annealing)法を用いたアニールを行うことにより、イオン注入によって導入された不純物を活性化してソース、ドレインとなる高濃度不純物拡散層が形成される。
【００６３】
その後、図１１Ｆに示すように、ソース領域上、ドレイン領域上、及びゲート電極上に、シリサイド６０、例えばCoSi2、を自己整合的に堆積させるサリサイド工程により形成する。
【００６４】
続いて層間絶縁膜６１を堆積させ、必要箇所にコンタクト孔６２を形成し、アルミニウム等の電極配線材料６３を蒸着してこれらのコンタクト孔６２を埋め込むとともに層間絶縁膜６０の上に形成する。層間絶縁膜６０上の電極配線材料をパターニングして第１のワード線（ＷＬ）電極配線６４、第２のワード線（／ＷＬ）電極配線（図示せず）、ビット線ＢＬの電極配６５及びVss電極配線６６を形成して所望の部分空乏型ＳＯＩ半導体装置を完成する。この半導体装置では、ｎＭＯＳの拡散層をビット線に、ｐＭＯＳの拡散層をVss電源線に接続している。
【００６５】
図１２に以上のように形成されたメモリセル５０の平面図を示す。これはＣＭＯＳ型のメモリセルであるため、第１の実施の形態の場合のように、第２のワード線を第１のワード線から電気的に分離する必要はなく、ｎＭＯＳとｐＭＯＳで同一のゲート電極６４を共有することが可能となる。
【００６６】
なお、本発明は実施の形態に示した素子形成プロセスや、デバイスパラメータに限定されることはなく適宜変更して実施することができる。例えば、前述した実施の形態では配線は単層となっているが、要求仕様にしたがって多層配線とすることもできる。その場合、上層の配線層形成のために再度層間絶縁膜の形成、コンタクト孔形成、電極材料の蒸着、パターニングの工程を繰り返すことになる。
【００６７】
また、実施の形態ではＳＯＩ基板を用いたｎＭＯＳＦＥＴやＣＭＯＳＦＥＴを用いて説明を行ったが、これに限定されることはなく、例えばｐＭＯＳＦＥＴや、ＳＯＳ(Silicon On Sapphire)等の基板を用いることが可能である。
【００６８】
その他、本発明の要旨を逸脱しない範囲で、種々変形して実施することができる。
【００６９】
【発明の効果】
上述したように本発明によれば、メモリセルを２つのトランジスタを直列接続して構成しており、キャパシタが不要で高集積化が可能な特徴を生かすとともに安定的にデータを書き込むことを可能としている。
【００７０】
また、本発明によれば、キャパシタを必要としない、ＭＩＳ型素子のみで構成されるDRAM素子を容易に製造することが可能となる。
【図面の簡単な説明】
【図１】本発明にかかる半導体メモリ装置に用いられるメモリセルの実施の一形態による基本的概念を示す模式図である。
【図２】図１に示したメモリセルを複数個用いてメモリセルアレイを形成した模様を示す概略接続図である。
【図３】図１に示したメモリセルを複数個用いてメモリセルアレイを形成した模様を示す接続概略図である。
【図４】選択されたメモリセルにデータ“1”を書き込む際の動作を示すタイミングチャートである。
【図５】選択されたメモリセルにデータ“0”を書き込む場合の動作を示すタイミングチャートである。
【図６】記憶データの内容によってデータ読み出し時のドレイン電流が変化する様子を示すグラフである。
【図７】データ“1”が書き込まれている場合の読み出し動作波形を示すタイミングチャートである。
【図８】データ“0”が書きこまれている場合の読み出し動作波形を示すタイミングチャートである。
【図９Ａ】図１に示した半導体メモリ装置を製造する本発明にかかる製造方法の実施の一形態における一工程を示す素子断面図である。
【図９Ｂ】図９Ａに続く工程を示す素子断面図である。
【図９Ｃ】図９Ｂに続く工程を示す素子断面図である。
【図９Ｄ】図９Ｃに続く工程を示す素子断面図である。
【図１０】図９Ａ〜図９Ｄの工程により形成された素子の平面図である。
【図１１Ａ】本発明にかかる半導体メモリ装置の製造方法の他の実施の形態における一工程を示す素子断面図である。
【図１１Ｂ】図１１Ａに続く工程を示す素子断面図である。
【図１１Ｃ】図１１Ｂに続く工程を示す素子断面図である。
【図１１Ｄ】図１１Ｃに続く工程を示す素子断面図である。
【図１１Ｅ】図１１Ｄに続く工程を示す素子断面図である。
【図１１Ｆ】図１１Ｅに続く工程を示す素子断面図である。
【図１２】図１１Ａ〜図１１Ｄの工程により形成された素子の平面図である。
【図１３】従来のＳＯＩ素子を用いたメモリセルの基本構成を示す回路図である。
【符号の説明】
１０、５０、１００  メモリセル
１１、５１  シリコン基板
１２、５２  埋め込み酸化膜
１３、５３  ＳＯＩ活性層
１４、５４  素子分離領域
１５、５６  絶縁膜
１７、５８  ゲート電極
１９、２０、ＷＬ  ワード線
２１、２２、ＢＬ  ビット線
５５、５９  レジスト（イオン注入マスク）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９Ａ】
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【図９Ｂ】
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【図９Ｃ】
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【図９Ｄ】
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【図１０】
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【図１１Ａ】
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【図１１Ｂ】
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【図１１Ｃ】
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【図１１Ｄ】
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【図１１Ｅ】
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【図１１Ｆ】
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【図１２】
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【図１３】
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