(57)【特許請求の範囲】
【請求項１】
複数の信号線で構成されるバスと連結されて使われる半導体装置において、
前記複数の信号線の各々のインピーダンスに対応する別個の抵抗と連結される第１のパッドと、
前記複数の信号線に各々連結される第２の複数のパッドと、
所定の基準電圧レベルを発生する基準電圧レベル発生器と、
コード信号に応答して調整された正の電流を前記第１のパッドに供給する電流源と、
前記第１のパッド上の電圧と前記基準電圧とを比較して、前記２つの電圧が互いに相違する時に、制御信号を発生する比較器と、
前記制御信号に応答して前記コード信号を発生するコード発生器と、
前記第２のパッドと連結された前記信号線上にデータ信号を出力するデータ駆動部と、
を備え、
前記コード発生器は、アップダウンカウンタを含み、
前記アップダウンカウンタは、少なくとも２ビットの２進論理値の前記コード信号を発生し、
前記基準電圧レベル発生器は、
電源電圧に接続される第１電源端子と、
接地電圧に接続される第２電源端子と、
前記基準電圧を出力するための出力端子と、
前記出力端子と前記第２電源端子の間に並列に連結され、前記２進論理値のコード信号によって各々制御される複数の第１のＭＯＳトランジスタを有する第１のトランジスタアレイと、
前記２進論理値のコード信号を各々反転させるインバーターと、
前記第１電源端子と前記出力端子の間に並列に連結され、前記インバータの出力によって各々制御される複数の第２のＭＯＳトランジスタを有する第２のトランジスタアレイと、を含み、
前記データ駆動部のインピーダンスは、前記コード信号に応答して、前記信号線のインピーダンスと同一になるように調整されることを特徴とする半導体装置。
【請求項２】
前記第１のＭＯＳトランジスタはＮＭＯＳトランジスタであり、前記第２のＭＯＳトランジスタはＰＭＯＳトランジスタであることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ＮＭＯＳトランジスタとそれに対応する前記ＰＭＯＳトランジスタの比は１：１であり、前記ＮＭＯＳトランジスタとそれに対応する前記ＰＭＯＳトランジスタのオン抵抗値は同一であることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記複数のＮＭＯＳトランジスタの幅は互いに異なり、前記複数のＰＭＯＳトランジスタの幅も互いに異なることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記電流源は、前記第１の電源端子と前記第１のパッドとの間に並列に連結され、前記インバータの出力によって各々制御される複数のＰＭＯＳトランジスタを含み、前記複数のＰＭＯＳトランジスタの幅は互いに異なることを特徴とする請求項１に記載の半導体装置。
【請求項６】
前記データ駆動部は、前記第２のパッドに各々連結される複数の駆動回路を含み、前記複数の駆動回路の各々は、対応する前記第２のパッドに並列に連結され、前記コード信号の論理値に従って制御される駆動器で構成されることを特徴とする請求項１に記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明が属する技術分野】
本発明は、半導体装置に関するものであり、より詳しくは、バスの各信号線のインピーダンスとデータ駆動器のインピーダンスを自動的に内部的に調整するインピーダンス調整回路を備えた半導体装置に関するものである。
【０００２】
【従来の技術】
半導体装置、特に半導体メモリ装置が超高速同期型装置として構成されるのに伴って、信号伝達の際の反射（ｒｅｆｌｅｃｔｉｏｎ）によりエラー比率が増加する。従って、高周波信号を伝達する場合は、半導体メモリ装置に含まれるインターフェス回路（即ち、データ駆動回路）のインピーダンスとバスの各信号線のインピーダンスとを一致させて、反射によるエラーを防止しなければならない。高周波信号を伝達する時、反射を減少させるための最善の方法は、インターフェース回路のインピーダンスとバスの信号線のインピーダンスとを整合（ｍａｔｃｈｉｎｇ）させることである。
【０００３】
プリント配線基盤（ｐｒｉｎｔｅｄ  ｃｉｒｃｕｉｔ  ｂｏａｒｄ：以下ＰＣＢという）を設計する使用者らは、半導体装置及び半導体メモリ装置に連結されるバスの各信号線のインピーダンスに対応する別個の抵抗（ｄｉｓｃｒｅｔｅ  ｒｅｓｉｓｔｏｒ）（或いは、外部抵抗）を前記の各装置に夫々接続する。各装置は、この別個の抵抗を利用して、各装置のインターフェース回路（即ち、データ駆動回路）のインピーダンスがバスの信号線のインピーダンスに一致するように自動的に調整する。超高速同期型装置には、一般に、以上のような機能を実行するインピーダンス調整回路（ｉｍｐｅｄａｎｃｅ  ａｄｊｕｓｔｉｎｇ  ｃｉｒｃｕｉｔ）が備えられる。
【０００４】
図１は、ＭＯＳトランジスタのＶDS−ＩDS特性を示す図面である。図２は、バスの信号線のインピーダンスに対応する抵抗値ＲZQを変化させた時のＭＯＳトランジスタの動作点の変化を示す図面である。
【０００５】
使用者は、バスの各信号線のインピーダンスとそれに対応する各データ駆動回路のインピーダンスとが一致しているか否かを測定する。即ち、使用者が設定した測定条件の下で、各データ駆動回路のインピーダンスが測定される。測定条件の一例では、例えば、電圧がＶＤＤＱ／２である時のデータ駆動回路のインピーダンスが測定される。この時、データ駆動回路を構成するＭＯＳトランジスタのオン抵抗値（ｏｎ−ｒｅｓｉｓｔａｎｃｅ）は、図１に示すように、ＶＤＤＱ／２の動作点で決定される。ここで、ＶＤＤＱはデータ駆動回路の電源である。
【０００６】
インピーダンス調整回路は、ＭＯＳトランジスタから構成されたトランジスタアレイ（ｔｒａｎｓｉｓｔｏｒ  ａｒｒａｙ）を利用してデータ駆動回路のインピーダンスを調整する。しかし、インピーダンス調整回路に連結される別個の抵抗値が変化すると、トランジスタアレイのＭＯＳトランジスタの動作点（ｏｐｅｒａｔｉｎｇ  ｐｏｉｎｔ）は、点ｂ（ＶＤＤＱ／２）から例えば点ａ或いは点ｃに変化する。この場合、データ駆動回路のインピーダンスの測定値は、測定条件がＶＤＤＱ／２の下で決定される一方で、トランジスタアレイのインピーダンスは、データ駆動回路のインピーダンス測定条件（ＶＤＤＱ／２）と異なる条件（例えば、点ａ或いは点ｃ）で決定される。
【０００７】
この結果、インピーダンス調整回路により決定されるデータ駆動回路のインピーダンスが、バスの信号線のインピーダンス（ｓｉｇｎａｌ  ｌｉｎｅ  ｉｍｐｅｄａｎｃｅ）と正確に一致しないという問題点が生じる。この場合、インピーダンス不整合により、信号を伝達する際に発生する反射が増加することになる。
【０００８】
【発明が解決しようとする課題】
従って、本発明の目的は、例えば、データ駆動回路のインピーダンスとバスの信号線のインピーダンスとを正確に一致させることができるインピーダンス調整回路を備えた半導体装置を提供することである。
【０００９】
【課題を解決するための手段】
上述したような目的を達成するための本発明の一つの特徴によると、複数の信号線で構成されるバスと連結されて使われる半導体装置において、信号線の各々のインピーダンスに対応する別個の抵抗と連結される第１のパッドと、信号線に各々連結される第２の複数のパッドと、所定の基準電圧レベルを発生する基準電圧レベル発生器と、コード信号に応答して調整された正の電流を第１のパッドに供給する電流源と、第１のパッド上の電圧と基準電圧とを比較して２つの電圧が互いに相違する時に、制御信号を発生する比較器と、制御信号に応答してコード信号を発生するコード発生器と、第２のパッドと連結された信号線上にデータ信号を出力するデータ駆動部とを備え、データ駆動部のインピーダンスは、コード信号に応答して、信号線のインピーダンスと同一になるように調整されることを特徴とする。
【００１０】
本発明の他の特徴によると、複数の信号線で構成されるバスと連結されて使われる半導体装置において、信号線の各々のインピーダンスに対応する別個の抵抗と連結される第１のパッドと、信号線に各々連結される第２の複数のパッドと、コード信号に応答して自己のインピーダンスが信号線のインピ−ダンスと同一になるように調整されながら、第２のパッドと連結された信号線上にデータ信号を出力する駆動するデータ駆動部と、第１のパッドに連結され、別個の抵抗の値によりデータ駆動部のインピーダンスを調整するためのコード信号を出力するインピーダンス調整回路とを備え、インピーダンス調整回路が、ａ）所定の基準電圧レベルを発生する基準電圧レベル発生器と、ｂ）コード信号に応答して調整された正の電流を第１のパッドに供給する電流源と、ｃ）第１のパッド上の電圧と基準電圧を比較して２つの電圧が互いに相違する時に、制御信号を発生する比較器と、ｄ）制御信号に応答してコード信号を発生するコード発生器とを有することを特徴とする。
【００１１】
上記の装置によれば、例えば、インピーダンス調整回路のＭＯＳトランジスタのインピーダンスがデータ駆動回路の測定条件と同一条件の下で決定される。
【００１２】
【発明の実施の形態】
以下、図３乃至図５を参照しながら本発明の好適な実施の形態を詳細に説明する。
【００１３】
以下では、本発明の理解を容易にするため、本発明の具体的な実施の形態を説明するが、当業者であれば、以下の説明を参照するまでもなく、上記の説明に基づいて本発明を実施することができるであろう。
【００１４】
図３は、本発明の好適な実施の形態に係るインピーダンス調整回路を具備した半導体装置の構成を示すブロック図である。図４は、調整可能なインピーダンスを持つデータ駆動器を示す回路図である。
【００１５】
図３に示すように、本発明の好適な実施の形態に係る半導体装置、特に高速同期型半導体メモリ装置１００は、データ駆動器（ｄａｔａ  ｄｒｉｖｅｒ）１０１及びインピーダンス調整回路（ｉｍｐｅｄａｎｃｅ  ａｄｊｕｓｔｉｎｇ  ｃｉｒｃｕｉｔ）１０２を含む。
【００１６】
データ駆動器１０１は、入出力パッド１０３に連結されており、インピーダンス調整回路１０２は、ＺＱパッド１０４に連結されている。ＺＱパッド１０４には、別個の抵抗（ｄｉｓｃｒｅｔｅ  ｒｅｓｉｓｔｏｒ）ＲZQが連結されている。別個の抵抗ＲZQは、バスの該当する信号線のインピーダンスに対応する抵抗値を有する。
【００１７】
別個の抵抗ＲZQの値は、使用者により、通常は、データ駆動器１０１のインピーダンスの５倍の値に設定される。即ち、信号線のインピーダンスが５０Ωであると、別個の抵抗ＲZQの値は２５０Ωに設定され、信号線のインピーダンスが３５Ωであると、別個の抵抗ＲZQの値は１７５Ωに設定される。
【００１８】
データ駆動器１０１は、入出力パッド１０３を通じて連結されるバスの信号線１０５を、不図示のメモリセルアレイの選択されたセルのデータを感知増幅したデータ（ＤＯＵ／ＤＯＤ）に従って駆動する。
【００１９】
この駆動の際、データ駆動器１０１のインピーダンスがバスの信号線１０５のインピーダンスと整合されていない場合は、反射によるエラーが発生し得る。
【００２０】
データ駆動器１０１のインピーダンスは、使用者が設定した測定条件（即ち、データ駆動器に供給される電源の半分に相当するレベル）の下で測定される。この時、データ駆動器１０１を構成するＭＯＳトランジスタのオン抵抗値は、図１に示すように、点ｂ（ＶＤＤＱ／２）で決定される。なお、電圧ＶＤＤＱは、データ駆動器１０１に提供される電源である。
【００２１】
図４に示すように、データ駆動器１０１は、入出力パッド１０３に対して並列に連結された３つの駆動器１０１ａ、１０１ｂ及び１０１ｃを含む。駆動器１０１ａは、２つのＮＡＮＤゲート２及び８、２つのインバータ４及び１０、並びに２つのＮＭＯＳトランジスタ６及び１２で構成されている。他の駆動器１０１ｂ及び１０１ｃも、駆動器１０１ａと同一の構成を有する。
【００２２】
インバータ４及び１０は、対応するＮＡＮＤゲート２及び８の出力端子に各々連結されている。ＮＡＮＤゲート２及び８は、２つの入力端子を有し、一方の入力端子は、ライン１１０ａに共通に連結されている。ＮＡＮＤゲート２及び８の他方の入力端子には、信号ＤＯＵ及びＤＯＤが各々供給される。
【００２３】
信号ＤＯＵ及びＤＯＤは、前述のように、メモリセルアレイから選択されたセルのデータを感知増幅したデータであり、最終端の感知増幅回路（不図示）から供給される。信号ＤＯＵ及びＤＯＤは、相補的な信号である。ＮＭＯＳトランジスタ６及び１２の電流通路は、電源ＶＤＤＱと接地ＶＳＳＱの間に直列に形成され、トランジスター６及び１２のゲートは、対応するインバータ４及び１０に各々連結されている。また、トランジスタ６及び１２の電流通路の一つは入出力パッド１０３に共通に連結されている。
【００２４】
駆動器１０１ａ、１０１ｂ及び１０１ｃは、ライン１１０ａ〜１１０ｃ上の電圧レベルの組み合わせ応じて活性化され、それに従ってデータ駆動器１０１のインピーダンスが決定される。即ち、ライン１１０ａ〜１１０ｃの電圧レベルの組み合わせが”１００”であると、駆動器１０１ａだけが活性化されて、データ駆動器１０１のインピーダンスは、その活性化された駆動器１０１ａにより決定される。
【００２５】
図３に示すように、インピーダンス調整回路１０２は、ＺＱパッド１０４に連結されている。インピーダンス調整回路１０２は、ＺＱパッド１０４に連結された別個の抵抗ＲZQの値が変化すると、それに応じてライン１１０ａ〜１１０ｃ上の電圧レベルの組み合わせを変更する。これにより、データ駆動器１０１のインピーダンスも再調整される。
【００２６】
インピーダンス調整回路１０２は、基準電圧レベル発生器（ｒｅｆｅｒｅｎｃｅ  ｖｏｌｔａｇｅ  ｌｅｖｅｌ  ｇｅｎｅｒａｔｏｒ）１０６、電流源（ｃｕｒｒｅｎｔ  ｓｏｕｒｃｅ）１０９、比較器（ｃｏｍｐａｒａｔｏｒ）１１１及びコード発生器（ｃｏｄｅ  ｇｅｎｅｒａｔｏｒ）１１２を含む。
【００２７】
基準電圧レベル発生器１０６は、ライン１１０ａ〜１１０ｃ上の電圧レベルの組み合わせに関係なく、データ駆動器１０１のインピーダンス測定レベル（即ち、ＶＤＤＱ／２）を持つ基準電圧（Ｖｒｅｆ）を継続して発生する。基準電圧レベル発生器１０６は、第１及び第２のトランジスタアレイ１０７及び１０８と、３つのインバータ１９，２０及び２１とを含む。
【００２８】
この実施の形態では、第１のトランジスタアレイ１０７は、３つのＰＭＯＳトランジスタ１３、１４及び１５で構成されている。トランジスタ１３、１４及び１５の電流通路は、電源ＶＤＤＱと基準電圧Ｖｒｅｆを出力するためのノード２５との間に並列に形成されている。トランジスター１３、１４、１５のゲートは、ライン１１０ａ’、１１０ｂ’、１１０ｃ’、即ち、対応するインバータ１９，２０、２１を介してライン１１０ａ、１１０ｂ、１１０ｃに各々連結されている。
【００２９】
トランジスタ１３，１４及び１５は、互いに異なるゲート幅を有する。即ち、トランジスタ１３，１４及び１５のゲート幅の比は、互いに２のべき乗の関係（ａ  ｂｉｎａｒｙ  ｒｅｌａｔｉｏｎａｓｈｉｐ）により決定される。この関係は、図３では、”１×”、”２×”、”４×”の符号で示されている。符号”×”は、倍数を意味する。即ち、トランジスタ１４のゲート幅は、トランジスタ１３のゲート幅の２倍であり、トランジスタ１５のゲート幅は、トランジスタ１３のゲート幅の４倍である。
【００３０】
第２のトランジスタアレイ１０８は、３つのＮＭＯＳトランジスタ１６、１７及び１８で構成されている。トランジスタ１６、１７及び１８の電流通路は、ノード２５と接地ＶＳＳＱとの間に並列に形成されている。トランジスタ１６，１７、１８のゲートは、対応するライン１１０ａ、１１０ｂ、１１０ｃに各々連結されている。トランジスタ１６、１７及び１８は、互いに異なる幅を有する。
【００３１】
同一のゲート幅を有する一対のＰＭＯＳ及びＮＭＯＳトランジスタ１３及び１６、１４及び１７、並びに１５及び１８は、各々ライン１１０ａ、１１０ｂ、１１０ｃの電圧レベルに応じて活性化される。
【００３２】
ここで、各対をなすＰＭＯＳ及びＮＭＯＳトランジスタのゲート幅は各々同一であるので、ライン１１０ａ〜１１０ｃの電圧レベルの組み合わせに関係なく、ノード２５は、一定の電位（この例では、ＶＤＤＱ／２）を維持する。即ち、基準電圧レベル発生器１０６は、ライン１１０ａ〜１１０ｃの電圧レベルの組み合わせに関係なく、ＶＤＤＱ／２のレベルを持つ基準電圧（Ｖｒｅｆ）を継続して発生する。
【００３３】
電流源１０９は、ＺＱパッド１０４を介して別個の抵抗ＲZQに連結されている。電流源１０９は、ライン１１０ａ’、１１０ｂ’及び１１０ｃ’の電圧レベルの組み合わせに従って調整される正の電流をパッド１０４に供給する。
【００３４】
電流源１０９は、この実施の形態では、並列に連結された３つのＰＭＯＳトランジスタ２２、２３及び２４を含む。トランジスタ２２、２３及び２４の電流通路は、電源ＶＤＤＱとＺＱパッド１０４の間に並列に形成され、各ゲートは、ライン１１０ａ’、１１０ｂ’及び１１０ｃ’に各々連結されている。ライン１１０ａ’、１１０ｂ’、１１０ｃ’の電圧レベルは、各々ライン１１０ａ、１１０ｂ、１１０ｃの電圧レベルを反転させたレベルである。
【００３５】
比較器１１１は、基準電圧ＶｒｅｆとＺＱパッド１０４に誘起される電圧ＶZQを入力する。比較器１１１は、２つの電圧Ｖｒｅｆ及びＶZQを比較して、該２つの電圧Ｖｒｅｆ及びＶZQが相違する場合に、制御信号Ｕ／ＤＣＴＬを発生する。
【００３６】
コード発生器１１２は、制御信号Ｕ／ＤＣＴＬに応じてライン１１０ａ、１１０ｂ及び１１０ｃ上で２進論理値（ｂｉｎａｒｙ  ｌｏｇｉｃ  ｖａｌｕｅｓ）のコードを発生する。コード発生器１１２は、この実施の形態では、アップ／ダウンカウンタ（ｕｐ／ｄｏｗｎ  ｃｏｕｎｔｅｒ）を含む。
【００３７】
即ち、電圧ＶZQのレベルが基準電圧Ｖｒｅｆのレベルより低い時は、制御信号Ｕ／ＤＣＴＬは、アップ／ダウンカウンタがカウントアップする方向に動作するようにハイレベル（或いはローレベル）に駆動される。一方、電圧ＶZQのレベルが基準電圧Ｖｒｅｆのレベルより高い時は、制御信号Ｕ／ＤＣＴＬは、アップ／ダウンカウンターがカウントダウンする方向に動作するようにローレベル（或いはハイレベル）に駆動される。
【００３８】
以上のように、ライン１１０ａ〜１１０ｃの電圧レベルの組み合わせは、２つの電圧のレベルが相違する場合は、アップ／ダウンカウンタにより変更され、２つの電圧のレベルが一致する場合は、アップ／ダウンカウンタにより固定される。アップ／ダウンカウンタの出力が固定された時、データ駆動器１０１のインピーダンスは、対応するバスの信号線のインピーダンスと同一になるように決定されている。
【００３９】
図５は、本発明の好適な実施の形態において、別個の抵抗の値が変化した時のＺＱパッドの電圧の変化を示す図面である。以下、本発明の好適な実施の形態の動作を図３乃至図５を参照して説明する。
【００４０】
図３に示す回路において、バスの信号線のインピーダンスに対応する抵抗ＲZQの値が変化した場合、即ち、バスの信号線のインピーダンスが変化した場合、ＺＱパッド１０４に誘起される電圧ＶZQも変化する。
【００４１】
ここで、変化した電圧ＶZQがデータ駆動器１０１のインピーダンス測定レベル（即ちＶＤＤＱ／２）に比べて低くなる（即ち、抵抗値が小さくなる）と仮定しよう。この場合、比較器１１１は、基準電圧ＶｒｅｆとＺＱパッドの電圧とを比較して、ハイレベルの制御信号Ｕ／ＤＣＴＬを発生する。コード発生器１１２、即ちアップ／ダウンカウンタは、制御信号Ｕ／ＤＣＴＬに応答してカウントアップ動作を実行し、その結果を示すコード（即ち、３つの２進論理値）をライン１１０ａ、１１０ｂ及び１１０ｃ上に出力する。
【００４２】
ライン１１０ａ、１１０ｂ及び１１０ｃの電圧レベルの組み合わせ、即ちコードにより、データ駆動器１０１のインピーダンスは、以前のインピーダンスに比べて小さくなり、基準電圧レベル発生器１０６のトランジスタアレイ１０７及び１０８のインピーダンスも小さくなる。この時、以前に比べてより多くのＰＭＯＳ及びＮＭＯＳトランジスタの対が導電するため、基準電圧レベル発生器１０６のインピーダンスは小さくなるが、該基準電圧レベル発生器１０６で発生する基準電圧Ｖｒｅｆは、データ駆動器のインピーダンス測定電圧と同一のレベルを維持する。
【００４３】
また、ライン１１０ａ〜１１０ｃ上のコードが変化することにより、電流源１０９のＰＭＯＳトランジスタも以前に比べてより多く導電される。これにより、ＺＱパッド１０４に誘起される電圧ＶZQが上昇する。
【００４４】
以上の動作の繰り返しにより、ＺＱパッド１０４の電圧ＶZQは、データ駆動器１０１のインピーダンス測定電圧と同一のレベルに調整される。
【００４５】
逆に、バスの信号線のインピーダンスに対応する抵抗ＲZQの値が変更され、ＺＱパッド１０４に誘起される電圧ＶZQが使用者が設定するインピーダンス測定レベル（即ちＶＤＤＱ／２）に比べて高くなる（即ち、抵抗値が大きくなる）と仮定しよう。この場合、変化した電圧ＶZQは、前述の動作と同様にして、データ駆動器１０１のインピーダンス測定電圧と同一になるように調整される。
【００４６】
以上のように、ＺＱパッド１０４に連結された抵抗ＲZQの値が変化しても、従来とは異なり、本発明の好適な実施の形態に係るインピーダンス調整回路１０２を構成するＭＯＳトランジスタのオン抵抗値は、使用者のインピーダンス測定レベル（即ち、ＶＤＤＱ／２）と同一の条件の下で決定される。即ち、図１に示されているように、データ駆動器１０１及びインピーダンス調整回路１０２を構成するＭＯＳトランジスタのオン抵抗値は、データ駆動器１０１のインピーダンス測定電圧（ＶＤＤＱ／２）の下で決定される。
【００４７】
更に具体的には、従来は、インピーダンス調整回路１０２を構成するＭＯＳトランジスタのオン抵抗値が決定される動作点は、抵抗ＲZQの値が変化すると、それに応じて変化する（例えば、図１の例では、例えば点ｂから点ｃ或いは点ａに変化する）。このため、従来は、インピーダンス調整回路１０２及びデータ駆動器１０１のＭＯＳトランジスタのオン抵抗値が互いに異なる条件で決定される。これに対して、本発明の好適な実施の形態によれば、インピーダンス調整回路１０２及びデータ駆動器１０１のＭＯＳトランジスタのオン抵抗値は同一の条件、即ち、データ駆動器１０１のインピーダンス測定電圧（ＶＤＤＱ／２）の下で決定される。具体的には、本発明の好適な実施の形態によれば、コード発生器１１２でコードを生成する際のコード生成条件と、データ駆動器１０１のインピーダンスの測定条件（ＶＤＤＱ／２）とを同一にして、データ駆動器１０１のインピーダンスをバスの信号線のインピーダンスと正確に一致させることができる。すなわち、データ駆動器１０１のインピーダンスとバスの信号線のインピーダンスとの誤差を最小化することができる。
【００４８】
以上、特定の実施の形態の回路構成及び動作を通して本発明を説明したが、これは本発明の実施の形態の一例に過ぎず、特許請求の範囲に記載された技術的思想の範囲を逸脱しない範囲で、該特定の実施の形態に対して様々な変形を加えることは容易であり、かかる変形例も本発明の技術的範囲に含まれる。
【００４９】
【発明の効果】
本発明によれば、インピーダンス調整回路により決定されるデータ駆動回路のインピーダンスをバスの信号線のインピーダンスと正確に一致させるにより、インピーダンス不整合による信号伝達時の反射を減少させることができる。
【図面の簡単な説明】
【図１】ＭＯＳトランジスタのＶDS−ＩDS特性を示す図である。
【図２】バスの信号線インピーダンスに対応する抵抗ＲZQが変化する際のＭＯＳトランジスタの動作点の変化を示す図である。
【図３】本発明の好適な実施の形態に係るインピーダンス調整回路を具備した半導体装置の構成を示すブロック図である。
【図４】図３に示すデータ駆動器を具体例を示す回路図である。
【図５】本発明の好適な実施の形態に係る別個の抵抗値が変化する際のＺＱパッドの電圧の変化を示す図である。
【符号の説明】
１００  半導体装置
１０１  データ駆動器
１０２  インピダンス調整回路
１０６  基準電圧レベル発生器
１０９  電流源
１１１  比較器
１１２  コード発生器
【図１】
0003831886.tif 000002
【図２】
0003831886.tif 000003
【図３】
0003831886.tif 000004
【図４】
0003831886.tif 000005
【図５】
0003831886.tif 000006