(57)【特許請求の範囲】
【請求項１】
データ保護用メモリセルアレイに格納するデータに基づいてデータ領域メモリセルアレイの該当エリアに記憶するデータを保護すると共に、該データ保護用メモリセルアレイおよびデータ領域メモリセルアレイのメモリセルの情報をリファレンスセルを用いて読み出し可能とした不揮発性半導体記憶装置において、データ保護用メモリセルのデータを消去する際に、該リファレンスセルのデータも同時に消去するセキュリティ回路を備えた不揮発性半導体記憶装置。
【請求項２】
前記メモリセルは、少なくともゲート、ドレインおよびソースを有し、電気的に情報の書き込みおよび消去可能な浮遊ゲート電界効果トランジスタで構成されており、
前記データ保護用メモリセルアレイは、前記データ領域メモリセルアレイの該当エリアのメモリセルに格納されたデータを書換えおよび消去不可能とするためのデータ保護情報を格納した請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記セキュリティ回路は、前記データ保護用メモリセルのゲートと、前記リファレンスセルのゲートとが共通接続されており、該各ゲートに同時に消去電圧を印加可能とするゲート電圧供給手段と、該データ保護用メモリセルのソースと該リファレンスセルのソースとが共通接続されており、該各ソースに同時に消去電圧を印加可能とするソース電圧供給手段とを有した請求項２載の不揮発性半導体記憶装置。
【請求項４】
前記ソース電圧供給手段が、前記データ保護用メモリセルアレイのメモリセルおよびリファレンスセルの各ソースに同時に高電圧を印加し、かつ前記ゲート電圧供給手段が、該両セルのゲートに同時に負電圧を印加することにより、該両セルのうち一方のセルのしきい値電圧を低下させる場合に該両セルのしきい値電圧を同時に低下させるようにした請求項３記載の不揮発性半導体記憶装置。
【請求項５】
前記リファレンスセルは、該データ領域メモリセルアレイおよびデータ保護用メモリセルアレイ内のメモリセルへの書き込み、消去の際の該メモリセルのしきい値電圧を検証するための検証用リファレンスセルおよび、読出しの際のしきい値電圧比較用リファレンスセルを有した請求項１〜４の何れかに記載の不揮発性半導体記憶装置。
【請求項６】
前記消去するリファレンスセルは、読出しの際のしきい値電圧比較用リファレンスセルのみである請求項２記載の不揮発性半導体記憶装置。
【請求項７】
前記リファレンスセルは、読出しの際のしきい値電圧比較用リファレンスセルのみである請求項６記載の不揮発性半導体記憶装置。
【請求項８】
前記データ領域メモリセルアレイは消去がブロック単位で行われ、前記データ保護用の該当エリアもブロック単位で設定されている請求項１〜７の何れかに記載の不揮発性半導体記憶装置。
【請求項９】
前記データ保護用メモリセルに格納されるデータ保護情報は、前記データ領域メモリセルアレイのブロックに対応した情報である請求項８記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、第３者によるデータ改竄防止などデータ保護が可能なセキュリティ回路を持つ例えばフラッシュメモリやＥＥＰＲＯＭなどの不揮発性半導体記憶装置に関する。
【０００２】
【従来の技術】
近年、不揮発性半導体記憶装置において、データの保護機能が求められており、１度しかデータを書き込むことができないＯＴＰ（One Time Program）領域、製造工場からの製品出荷時にデータを書き込み、以後、消去などを行えないようにするパーマネントロックビットなど、第３者がデータを消去できないようなデータ保護用メモリセルアレイが搭載されている。
【０００３】
このデータ保護用メモリセルアレイは、通常のデータ領域とは別にデータ保護用にデータ領域がアドレス設定されており、その設定されたデータ領域に対して特定の方法でデータの書き込みを行い、その所定アドレス情報に対応したデータ領域に対してデータ保護が行われるようになっている。
【０００４】
そのデータ保護用のデータ領域に対してデータの書き込み／消去を行う際には、特開昭６２−２３６０５３号公報にあるように、これらのデータ保護用メモリセルアレイに書き込まれたデータ保護情報（設定アドレスなど）を参照することによって、指定したデータ領域が書き換え／消去可能かどうか、即ちデータ保護用のデータ領域かどうかを判定し、その指定領域が書き換え／消去が不可能な場合、即ちデータ保護用のデータ領域の場合には、ユーザに対して、書き込み／消去を許可しないような回路構成をとっている。
【０００５】
このように、ユーザが、データ保護用メモリセルアレイにアドレスを一旦書き込むと、書き換えられないような回路構成をとっている。このため、これらのデータ保護用メモリセルアレイに書込まれたデータは、二度と消去できないような回路構成になっている。仮に、このデータ保護用メモリセルアレイに記憶させたデータ保護情報が消去されてしまうと、データ領域に格納する保護されるべきデータが保護されなくなってしまうからである。
【０００６】
しかしながら、テスタビリティを考慮すると、このデータ保護用メモリセルアレイをテスト時に消去するための回路を内蔵する必要がある。この消去回路として、従来は、データ保護用メモリセルアレイのソース、ワードラインにそれぞれ消去電圧印加回路を接続し、特定の操作を行うことによってデータ保護情報のクリアを行っていた。
【０００７】
ところが、データ保護用メモリセルアレイに対する消去回路を内蔵した場合には、第３者によってデータ保護用メモリセルアレイの保護データが書き換えられる可能性がある。データ保護用メモリセルアレイのデータが書き換えられると、ＯＴＰなどに対するデータ保護情報が無効になってしまう。このため、第３者によるデータの改竄を許してしまう。
【０００８】
以上を前提として、最も一般的に用いられているフラッシュメモリとしてＥＴＯＸ（Ｉｎｔｅｌ社の登録商標）型フラッシュメモリのメモリセルの模式的な断面図を図９に示し、これを従来例１として具体的に説明する。
【０００９】
図９に示すように、メモリセル１００はフローティングゲート構造を有しており、Ｐ型半導体基板１０１内にソースＳとドレインＤが設けられ、ソースＳとドレインＤ間のＰ型半導体基板（Ｐウェル）１０１上にトンネル酸化膜Ｒ１を介してフローティングゲートＦＧが設けられ、フローティングゲートＦＧ上に層間絶縁膜Ｒ２を介してコントロールゲートＣＧが設けられて構成されている。
【００１０】
このメモリセル１００への書き込み（プログラム）時は、表１に示すように、コントロールゲートＣＧに正の高電圧（例えばＤＣ１０Ｖ）が印加され、ドレインＤには正電圧（例えばＤＣ６Ｖ）が印加され、ソースＳおよびＰ型半導体基板（ウェル）１０１には基準電圧（例えば０Ｖ）が印加される。
【００１１】
【表１】
0003758079.tif 000002
【００１２】
これにより、ドレインＤとソースＳ間のチャネル層では、多くの電流がドレインＤからソースＳへと流れ、ドレインＤ領域付近の電界の高い部分でチャネルホットエレクトロンが発生し、フローティングゲートＦＧに電子が注入されることでメモリセルのしきい値電圧を上昇させ、書き込み状態にする。
【００１３】
一方、メモリセル１００に対するデータ消去（イレース）時は、表１に示すように、コントロールゲートＣＧには負電圧（例えばＤＣ−９Ｖ）が印加され、ソースＳには正電圧（例えばＤＣ５Ｖ）が印加され、Ｐ型半導体基板（ウェル）１０１には基準電圧（例えば０Ｖ）が印加され、さらにドレインＤはオープン状態にする。
【００１４】
これにより、フローティングゲートＦＧからソースＳ領域に電子を引き抜いて、メモリセル１００のしきい値電圧が低下し、消去状態にする。
【００１５】
また、メモリセル１００からのデータ読出し時は、表１に示すように、読み出すべきメモリセル１００のコントロールゲートＣＧに正電圧（例えばＤＣ５Ｖ）を印加し、メモリセル１００のドレインＤおよび、別途設置されている読出し用リファレンスセル（前もって、所定の消去状態のメモリセルのしきい値電圧を有する）のドレインＤに、例えばＤＣ１Ｖを印加して、双方のセルに流れる電流値をセンスアンプＳ／Ａにて比較して電圧値に変換することで、格納されているデータを検出している。
【００１６】
書き込み（プログラム）状態のメモリセル１００のしきい値電圧Ｖｔｈと、消去（イレース）状態のメモリセル１００のしきい値電圧Ｖｔｈとは異なっており、その分布状態を図１０に示している。
【００１７】
図１０において、横軸にメモリセルのしきい値電圧Ｖｔｈ、縦軸にメモリセルの個数を示しており、消去状態のメモリセルのしきい値電圧ＶｔｈはＤＣ１．５Ｖ〜３．０Ｖに収まり、書き込み状態のメモリセルのしきい値電圧Ｖｔｈは、４．５Ｖ以上に収まるように書き込みおよび消去条件の制御が為されている。
【００１８】
この制御は、書き込み動作では書き込みパルスを印加後、後述の書き込み用リファレンスセルのしきい値電圧Ｖｔｈとの比較（書き込みベリファイ）を行いながら、一方、消去動作では、消去パルスを印加後、後述の消去用リファレンスセルのしきい値電圧Ｖｔｈとの比較（消去ベリファイ）を行いながら、さらに、書き込みまたは消去パルスを印加することで、所定しきい値電圧Ｖｔｈに収めるように制御が為される。
【００１９】
データ領域メモリセルアレイの１ブロック分のメモリセルアレイの一例を図１１に示している。一般的には、ブロックが複数個集まってデータ領域メモリセルアレイを構成しており、１ブロック分のデータ領域メモリセルアレイは、図１１に示すように、複数のメモリセル１００が行列（縦横）方向に配置されている。ワード線ＷＬ０にはｍ個のメモリセル１００のコントロールゲートＣＧが接続され、以下、ワード線ＷＬ１〜ＷＬｎ−１も同様である。また、ビット線ＢＬ０にはｎ個のメモリセル１００のドレインＤが接続され、以下、ビット線ＢＬ１〜ＢＬｍ−１も同様である。同一ブロック内のメモリセルのソースＳは、共通化した共通ソース線ＳＬに接続されている。
【００２０】
図１２は、従来のデータ保護用メモリセルアレイを持つフラッシュメモリの要部構成を示すブロック図である。図１２において、フラッシュメモリ１１０は、データ領域メモリセルアレイ１１１と、リファレンスセルアレイ１１２と、データ保護用メモリセルアレイ１１３と、ワード線電圧供給回路部１１４と、共通ソース線電圧供給回路部１１５と、ビット線電圧供給回路／センスアンプ回路部１１６と、各部を制御する制御回路部１１７とを有している。
【００２１】
データ領域メモリセルアレイ１１１は、本来のデータを格納するものである。
【００２２】
リファレンスセルアレイ１１２は、書き込み検証用リファレンスセル、消去検証用リファレンスセル、読出し用リファレンスセルなどのファレンスメモリセルから構成されている。
【００２３】
データ保護用メモリセルアレイ１１３は、データ領域メモリセルアレイ１１１の所定エリアを特定してそのエリアに対してデータ保護を行うためのアドレスなどを格納するものである。これらのリファレンスセルアレイ１１２およびデータ保護用メモリセルアレイ１１３も基本的には、データ領域メモリセルアレイ１１１と同じメモリセルで構成されている。
【００２４】
ワード線電圧供給回路部１１４は、データ領域メモリセルアレイワード線電圧供給回路１１４Ａと、リファレンスセルアレイワード線電圧供給回路１１４Ｂと、データ保護用メモリセルアレイワード線電圧供給回路１１４Ｃとを有しており、制御回路部１１７からの制御信号およびアドレス信号に基づいて、上記表１のような各種電圧に昇圧させたりしてワード線ＷＬ０〜ＷＬｎ−１を選択的に駆動するものである。
【００２５】
共通ソース線電圧供給回路１１５は、データ領域メモリセルアレイ共通ソース線電圧供給回路１１５Ａと、リファレンスセルアレイ共通ソース線電圧供給回路１１５Ｂと、データ保護用メモリセルアレイ共通ソース線電圧供給回路１１５Ｃとを有しており、制御回路部１１７からの制御信号およびアドレス信号に基づいて、同一ブロック内のソースＳを共通化した共通ソース線ＳＬを選択して上記表１（または後述する表２）のような電圧に昇圧させたりして共通ソース線ＳＬを駆動するものである。
【００２６】
ビット線電圧供給回路／センスアンプ回路部１１６は、制御回路部１１７からの制御信号とアドレス信号に基づいて、データ領域メモリセルアレイ１１１およびデータ保護用メモリセルアレイ１１３のビット線ＢＬ０〜ＢＬｍ−１を、上記表１（または後述する表２）のような電圧に昇圧させたりして選択的に駆動すると共に、書き込み時、消去時、読出し時は選択ビット線を流れる電流を、別に設置されているリファレンスセルアレイ１１２内の書き込み検証用、消去検証用、読出し用各々のリファレンスセルに流れる電流と比較してセンスアンプ回路で判定し、検証またはデータ読出しを行っている。
【００２７】
ここで、データ保護用メモリセルアレイ１１３と関連回路の一回路例を図１３に示している。
【００２８】
図１３において、データ保護用メモリセルアレイ１１３は、複数のメモリセルがコントロールゲートＣＧを共通にした一つのワード線が、データ保護用メモリセルアレイワード線電圧供給回路１１４Ｃに接続され、また、各々のソースが共通化されて、データ保護用メモリセルアレイソース線電圧供給回路１１５Ｃに接続されている。また、データ保護用メモリセルアレイ１１３のメモリセルのドレインＤは各々のビット線を介して、ビット線電圧供給回路／センスアンプ回路部１１６に接続されている。
【００２９】
データ保護用メモリセルアレイ１１３に格納されているアドレスデータに応じて、データ領域メモリセルアレイ１１１の該当するエリアにセキュリティをかけたり、逆に該当エリア以外に対してはセキュリティをかけないように制御回路部１１７が制御する。つまり、データ保護用メモリセルアレイ１１３内のメモリセルに格納されたセキュリティ情報（アドレス）により、データ領域メモリセルアレイ１１１内の該当エリアに対するデータ保護の有無が決定される。
【００３０】
あるデータ保護用メモリセルアレイ１１３内の一つのメモリセルを書き込み状態（しきい値電圧を４．５Ｖ以上）にしておくと、ビット線電圧供給回路／センスアンプ回路部１１６で読み出され、そのメモリセルが書き込み状態であると判定し、その情報を制御回路部１１７に出力する。
【００３１】
制御回路部１１７は、以後、データ領域メモリセルアレイ１１１内の該当するエリアの消去および書き込み（データ改竄）を禁止することにより、データ保護が為される。
【００３２】
逆に、あるデータ保護用メモリセルアレイ１１３内の一つのメモリセルを消去状態（しきい値電圧が１．５Ｖ〜３．０Ｖ）にしておくと、ビット線電圧供給回路／センスアンプ回路部１１６で読み出され、そのメモリセルが消去状態であると判定し、その情報を制御回路部１１７に出力する。
【００３３】
制御回路部１１７は、データ領域メモリセルアレイ１１１内の該当するエリアの消去および書き込みを禁止せず、ユーザはデータの書換えを自由に行うことができる。
【００３４】
このように、データ保護用メモリセルアレイ１１３のメモリセルを消去することで、今までセキュリティがかかっていたデータ領域メモリセルアレイ１１１内の該当するエリアのデータ保護を解除することができる。なお、以上の書き込み、消去および読み出しは、先に説明した通り、上記表１に示す各種電圧をメモリセルの各部に印加することで実現している。
【００３５】
【発明が解決しようとする課題】
ところが、上記従来の製造過程において、製造過程の何らかの原因で、データ保護用メモリセルアレイ１１３のしきい値電圧が高くなり、データ保護用メモリセルアレイ１１３のメモリセルにセットが為された場合、データ保護用メモリセルアレイ１１３の該当エリアのデータが保護されてしまい、上記したような消去回路を有しない場合には、テストが行えなくなってしまう。これらデータ保護用メモリセルアレイ１１３に対するデータ消去をデバイスのテスト初期段階で行う必要がある。
【００３６】
しかしながら、上記したような消去回路を有する場合には、製品出荷後に、第三者によってデータ保護用メモリセルアレイが消去されるようなことがあると、保護されていたデータの改竄を許すことになるため、製造工場から製品出荷前に消去を防止するための何らかのセキュリティ回路を追加する必要がある。
【００３７】
これは、前述したように、製造工程でしきい値電圧が高く推移してしまった場合、書込み状態になるとセキュリティが働いてしまい、テストが行えなくなってしまうからである。フューズ型マスクＲＯＭのように配線などを切断してセキュリティ情報を書き込むレーザートリムという方法もあるが、別工程が加わることで、コストが上昇してしまい、あまり良い方法とは言えない。
【００３８】
本発明は、上記従来の事情に鑑みてなされたもので、第三者によるセキュリティ情報の変更によるデータ改竄を防止すると共にテスタビリティの向上を図ることができる不揮発性半導体記憶装置を提供することを目的とする。
【００３９】
【課題を解決するための手段】
本発明の不揮発性半導体記憶装置は、データ保護用メモリセルアレイに格納するデータに基づいてデータ領域メモリセルアレイの該当エリアに記憶するデータを保護すると共に、データ保護用メモリセルアレイおよびデータ領域メモリセルアレイのメモリセルの情報をリファレンスセルを用いて読み出し可能とした不揮発性半導体記憶装置において、データ保護用メモリセルのデータを消去する際に、リファレンスセルのデータも同時に消去するセキュリティ回路を備えたものであり、そのことにより上記目的が達成される。
【００４０】
また、好ましくは、本発明の不揮発性半導体記憶装置におけるメモリセルは、少なくともゲート、ドレインおよびソースを有し、電気的に情報の書き込みおよび消去可能な浮遊ゲート電界効果トランジスタで構成されており、データ保護用メモリセルアレイは、データ領域メモリセルアレイの該当エリアのメモリセルに格納されたデータを書換えおよび消去不可能とするためのデータ保護情報を格納する。
【００４１】
さらに、好ましくは、本発明の不揮発性半導体記憶装置におけるセキュリティ回路は、データ保護用メモリセルのゲートと、リファレンスセルのゲートとが共通接続されており、各ゲートに同時に消去電圧を印加可能とするゲート電圧供給手段と、データ保護用メモリセルのソースとリファレンスセルのソースとが共通接続されており、各ソースに同時に消去電圧を印加可能とするソース電圧供給手段とを有する。
【００４２】
さらに、好ましくは、本発明の不揮発性半導体記憶装置におけるソース電圧供給手段が、データ保護用メモリセルアレイのメモリセルおよびリファレンスセルの各ソースに同時に高電圧を印加し、かつゲート電圧供給手段が、両セルのゲートに同時に負電圧を印加することにより、両セルのうち一方のセルのしきい値電圧を低下させる場合に両セルのしきい値電圧を同時に低下させるようにする。
【００４３】
さらに、好ましくは、本発明の不揮発性半導体記憶装置におけるリファレンスセルは、データ領域メモリセルアレイおよびデータ保護用メモリセルアレイ内のメモリセルへの書き込み、消去の際の該メモリセルのしきい値電圧を検証するための検証用リファレンスセルおよび、読出しの際のしきい値電圧比較用リファレンスセルを有する。
【００４４】
さらに、好ましくは、本発明の不揮発性半導体記憶装置において、消去するリファレンスセルは、読出しの際のしきい値電圧比較用リファレンスセルのみである。
【００４５】
さらに、好ましくは、本発明の不揮発性半導体記憶装置におけるリファレンスセルは、読出しの際のしきい値電圧比較用リファレンスセルのみである。
【００４６】
さらに、好ましくは、本発明の不揮発性半導体記憶装置において、データ領域メモリセルアレイは消去がブロック単位で行われ、データ保護用の該当エリアもブロック単位で設定されている。
【００４７】
さらに、好ましくは、本発明の不揮発性半導体記憶装置において、データ保護用メモリセルに格納されるデータ保護情報は、データ領域メモリセルアレイのブロックに対応した情報である。
【００４８】
さらに、好ましくは、本発明の不揮発性半導体記憶装置におけるセキュリティ回路は、請求項４の回路構成ではソースに高電圧を与えていたところを、半導体基板内のソースとドレイン間のチャネル（ウェル）に与えるようにして、両メモリセルアレイ中のメモリセルのしきい値電圧を低下させる。
【００４９】
さらに、好ましくは、本発明の不揮発性半導体記憶装置におけるセキュリティ回路は、双方のソースに請求項４より高い電圧を同時に与えることによって、両メモリセルアレイ中のメモリセルのしきい値電圧を低下させる。
【００５０】
さらに、好ましくは、本発明の不揮発性半導体記憶装置におけるセキュリティ回路は、双方のソースに請求項４より高い電圧を同時に与えていたところを、チャネルに与えるようにして、両メモリセルアレイ中のメモリセルのしきい値電圧を低下させる。
【００５１】
さらに、好ましくは、本発明の不揮発性半導体記憶装置におけるセキュリティ回路は、双方のソースに負電圧を与え、ワードラインに高電圧を与えるようにして、両メモリセルアレイ中のメモリセルのしきい値電圧を上昇させる。
【００５２】
さらに、好ましくは、本発明の不揮発性半導体記憶装置におけるセキュリティ回路は、双方のソースに負電圧を与えていたところを、チャネルに与えるようにして、両メモリセルアレイ中のメモリセルのしきい値電圧を上昇させる。
【００５３】
さらに、好ましくは、本発明の不揮発性半導体記憶装置におけるセキュリティ回路は、上記したワードラインに与える高い電圧よりも更に高い電圧を与えるようにして、両メモリセルアレイ中のメモリセルのしきい値電圧を上昇させる。
【００５４】
上記構成により、データ保護用メモリセルアレイの消去時に、同時に、リード／プログラムベリファイ、イレースベリファイ時に使用しているリファレンスビットに接続されたリファレンスセルの情報も消去することによって、万が一セキュリティ情報が消去された場合、読み出し、書込、消去という動作ができないデバイスとなるため、第３者によるデータの改竄を防ぐことができる。また、データ保護用メモリセルアレイの消去時に、同時に、リファレンスセルの情報も消去するので、テスタビリティの向上を図ることが可能となる。
【００５５】
【発明の実施の形態】
以下、本発明の不揮発性半導体記憶装置の実施形態としてフラッシュメモリに適用した場合について図面を参照しながら説明する。
【００５６】
図１は、データ保護用メモリセルアレイを持つ本発明のフラッシュメモリの一実施形態を示すブロック図である。
【００５７】
図１において、フラッシュメモリ１は、データ領域メモリセルアレイ２と、リファレンスセルアレイ３と、データ保護用メモリセルアレイ４と、ワード電圧供給手段としてのワード線電圧供給回路部５と、ソース電圧供給手段としての共通ソース線電圧供給回路部６と、ビット線電圧供給回路／センスアンプ回路部７と、各部を制御する制御回路部８とを有している。
【００５８】
データ領域メモリセルアレイ２は、複数のブロックＢｉ（ｉ＝０〜３；Ｂ０〜Ｂ３）が集まって構成されており、本来のデータを格納するものである。
【００５９】
リファレンスセルアレイ３は、書き込み検証用リファレンスセルと、消去検証用リファレンスセルと、読出し用リファレンスセルとからなっている。
【００６０】
データ保護用メモリセルアレイ４は、データ領域メモリセルアレイ２の所定エリアを特定してそのエリアに対してデータ保護を行うためのアドレス（データ保護情報）などを格納するものである。
【００６１】
ワード線電圧供給回路部５は、データ領域メモリセルアレイワード線電圧供給回路５Ａと、リファレンスセルアレイ／データ保護用メモリセルアレイワード線電圧供給回路５Ｂとを有し、制御回路部８からの制御信号およびアドレス信号に基づいて、上記表１のような各種電圧に昇圧させたりしてワード線ＷＬ０〜ＷＬｎ−１を選択的に駆動する。
【００６２】
共通ソース線電圧供給回路部６は、データ領域メモリセルアレイ共通ソース線電圧供給回路６Ａと、リファレンスセルアレイ／データ保護用メモリセルアレイ共通ソース線電圧供給回路６Ｂとを有し、制御回路部８からの制御信号およびアドレス信号に基づいて、同一ブロック内のソースＳを共通化した共通ソース線ＳＬを、上記表１（または後述する表２）のような各種電圧に昇圧させたりして選択的に駆動する。
【００６３】
ビット線電圧供給回路／センスアンプ回路部７は、制御回路部８からの制御信号およびアドレス信号に基づいて、データ領域メモリセルアレイ２およびびデータ保護用メモリセルアレイ４のビット線ＢＬ０〜ＢＬｍ−１を、上記表１（または後述する表２）のような各種電圧に昇圧させたりして選択的に駆動すると共に、書き込み時、消去時、読出し時は選択ビット線を流れる電流を、別に設置されているリファレンスセルアレイ３内の書き込み検証用、消去検証用、読出し用各々のリファレンスセルに流れる電流と比較してセンスアンプ回路で判定し、検証またはデータの読み出しを行っている。
【００６４】
本発明の特徴は、リファレンスセルアレイ３とデータ保護用メモリセルアレイ４に対して、ワード線電圧供給回路５、ソース線電圧供給回路６が共通化されて、同じワード線駆動電圧および同じソース線駆動電圧が印加される点である。これら回路は、制御回路部８からの制御信号に基づき、上記表１のような各種電圧に昇圧させたりして各々のワード線およびビット線を駆動するものである。
【００６５】
ここで、本発明の特徴部分の関連回路、即ち、リファレンスセルアレイ３、データ保護用メモリセルアレイ４、リファレンスセルアレイ／データ保護用メモリセルアレイワード線電圧供給回路５Ｂ、リファレンスセルアレイ／データ保護用メモリセルアレイ共通ソース線電圧供給回路６Ｂ、ビット線電圧供給回路／センスアンプ回路部７および制御回路部８を有するセキュリティ回路について、図２および図３を用いて更に詳細に説明する。
【００６６】
図２および図３において、フラッシュメモリ１におけるデータ保護用メモリセルアレイ４に対する読出し／判定回路１０は、リファレンスセルアレイ３と、リファレンスセルアレイ／データ保護用メモリセルアレイワード線電圧供給回路５Ｂと、リファレンスセルアレイ／データ保護用メモリセルアレイ共通ソース線電圧供給回路６Ｂと、ビット線電圧供給回路７Ａとセンスアンプ回路７Ｂからなるビット線電圧供給回路／センスアンプ回路部７と、制御回路部８とを有している。制御回路部８は、ここでは、センスアンプ回路７ＢのセンスアンプＳ／Ａの出力を入力すると共に、ビット線選択信号ＣＳＥＬ０〜ＣＳＥＬ３および制御信号ＲＳＥＬ ＰＶ，ＲＳＥＬ ＥＶ，ＲＳＥＬ ＲＥを出力するものである。
【００６７】
データ保護用メモリセルアレイ４は、複数のデータ保護用メモリセルＢＳｉ（ｉ＝０〜３；ＢＳ０〜ＢＳ３）からなり、例えば、データ保護用メモリセルＢＳｉが書き込み状態であれば、書込んだアドレスに対応するデータ領域メモリセルアレイ２のブロック（またはその該当エリア）にはセキュリティが働き、そのブロック（またはその該当エリア）のデータの消去および書換えはできなくなるように構成されている。
【００６８】
一方、データ保護用メモリセルＢＳｉ（ｉ＝０〜３）が消去状態であれば、対応するデータ領域メモリセルアレイ２のメモリセル領域（データ領域）のブロック（またはその該当エリア）はセキュリティは働かず、そのブロック（またはその該当エリア）のデータの消去および書換えは自由にできる。
【００６９】
データ保護用メモリセルアレイ４は、ここでは４つのデータ保護用メモリセルＢＳｉが各コントロールゲートＣＧを共通にして一つのワード線ＷＬＳとして、データ保護用メモリセルＢＳｉのワード線電圧供給回路５Ｂに接続され、また、各々のソースを共通にして、データ保護用メモリセルＢＳｉのソース線電圧供給回路６Ｂに接続されている。
【００７０】
さらに、リファレンスセルアレイ３の読出し用リファレンスセルＣｅｌｌ ＲＥ、書き込み検証用リファレンスセルＣｅｌｌ ＰＶ、消去検証用リファレンスセルＣｅｌｌ ＥＶの各コントロールゲートＣＧを共通にして、一つのワード線ＷＬｒｅｆとして、先のデータ保護用メモリセルアレイ４からのワード線ＷＬＳと接続されており、また、各々のソース線ＳＬも共通化され、先のデータ保護用メモリセルアレイ４からのソース線と接続されている。
【００７１】
まず、データ保護用メモリセルアレイ４とその関連回路について、その作用を説明する。
【００７２】
データ領域メモリセルアレイ２が４つのブロックＢ０〜Ｂ３からなり、例えば一つのブロック内に格納されているデータにセキュリティをかけるか否かの情報を、データ保護用メモリセルアレイ４内の一つのメモリセルが受け持っている。
【００７３】
つまり、データ保護用メモリセルアレイ４内の一つのメモリセルのセキュリティ情報により、データ領域メモリセルアレイ２内の所定ブロックのデータ保護の要否が決められる。
【００７４】
あるデータ保護用メモリセルアレイ４内の一つのメモリセルを書き込み状態（しきい値電圧を４．５Ｖ以上）にしておくと、ビット線電圧供給回路／センスアンプ回路部７で読出し、そのメモリセルが書き込み状態であると判定し、そのメモリセルの判定情報をセンスアンプＳ／Ａから制御回路部８に出力する。
【００７５】
制御回路部８は、以後、データ領域メモリセルアレイ２内の該当するブロックの消去および書き込みを禁止することで、第３者によるデータ改竄不可、即ち、データ保護が為される。
【００７６】
逆に、あるデータ保護用メモリセルアレイ４内の一つのメモリセルを消去状態（しきい値電圧が１．５Ｖ〜３．０Ｖ）にしておくと、ビット線電圧供給回路／センスアンプ回路７で読出し、そのメモリセルが消去状態であると判定し、そのメモリセルの判定情報をセンスアンプＳ／Ａから制御回路部８に出力する。
【００７７】
制御回路部８は、データ領域メモリセルアレイ２内の該当するブロックの書き込みおよびび消去を禁止せず、データの書換えが自由にできる。
【００７８】
また、データ保護用メモリセルアレイ４のメモリセルを消去することで、今までセキュリティがかかっていたデータ領域メモリセルアレイ２内の該当するブロックのデータ保護を解除することができるように動作する。
【００７９】
なお、以上の書き込み、消去および読み出しは、先に説明した通りであり、上記表１に示す各種電圧をメモリセルに印加することで実現している。
【００８０】
まず、データ保護用メモリセルＢＳｉへの書き込みは、ワード線ＷＬＳに正の高電圧（例えばＤＣ１０Ｖ）を、書き込みを行うメモリセルのビット線には正電圧（例えばＤＣ６Ｖ）を、書き込みを行わないメモリセルのビット線には基準電圧（例えば０Ｖ）を印加し、ソースＳおよびＰ型半導体基板（チャネル；Ｐウェル）には基準電圧（例えば０Ｖ）を印加する（表１を参照）。
【００８１】
これにより、ソースＳとドレインＤ間のチャネル層では多くの電流がドレインＤからソースＳへと流れ、ドレインＤ領域付近の電界の高い部分でチャネルホットエレクトロンが発生し、フローティングゲートＦＧに電子が注入されることでメモリセルのしきい値電圧を上昇させ、書き込み状態にする。
【００８２】
一方、消去（イレース）は、ワード線ＷＬＳには負電圧（例えばＤＣ−９Ｖ）が、ソースＳには正電圧（例えば、５Ｖ）を、Ｐ型半導体基板（Ｐウェル）には基準電圧（例えば０Ｖ）を印加し、さらに、ドレインＤをオープンにする。
【００８３】
これにより、フローティングゲートＦＧからソースＳ領域に電子を引き抜いて、メモリセルのしきい値電圧を低下させて、消去状態にする。この消去は、データ保護メモリセルアレイ４とリファレンスセルアレイ３（読出し用、書き込み検証用、消去検証用）を、同時に行うものである。
【００８４】
次に、データ保護用メモリセルアレイ４の読出しについて、リファレンスセルアレイ３とその関連回路について、その作用を説明する。
【００８５】
データ保護用メモリセルアレイ４のデータ保護用メモリセルＢＳｉのコントロールゲートＣＧに入力されるワード線ＷＬＳに正電圧（例えばＤＣ５．０Ｖ）を印加する。また、各メモリセルのソースＳに接続される共通ソース線ＳＬおよびＰ型半導体基板（チャネル；Ｐウェル）は基準電圧０Ｖにする。
【００８６】
メモリセルのドレインＤに接続されるビット線ＢＬ０〜ＢＬ３から、読み出すべきメモリセルに接続されているビット線（例えばＢＬ０）を選択するため、制御回路部８からのビット線選択信号ＣＳＥＬ０をハイレベルにしてＭＯＳトランジスタＴ００をオンさせる。他のビット線選択トランジスタＴ０１〜Ｔ０３はオフ状態とする。
【００８７】
メモリセルのしきい値電圧の検証は、既に書き込みが行われて所定のしきい値電圧になっている読出し用リファレンスメモリセルＣｅｌｌ＿ＲＥのしきい値電圧（例えば３．８Ｖ）と比較して行う。なお、書き込み検証用リファレンスメモリセルＣｅｌｌ＿ＰＶ（しきい値電圧４．５Ｖ）、消去検証用リファレンスメモリセルＣｅｌｌ＿ＥＶ（しきい値電圧３．０Ｖ）も設置されているが、同様であるので、ここでの説明は省略する。
【００８８】
読出し用リファレンスセルＣｅｌｌ＿ＲＥにつながるＭＯＳトランジスタＴrREをオンさせるために、制御回路部８からの選択信号ＲＳＥＬ＿ＲＥをハイレベルにして、読出し用リファレンスメモリセルＣｅｌｌ＿ＲＥを選択する。
【００８９】
リファレンスセル用ワード線Ｗｌｒｅｆ線（先述のデータ保護用メモリセルアレイのワード線ＷＬＳと接続）にも、ワード線ＷＬＳと同じ正電圧（例えばＤＣ５Ｖ）が印加されている。
【００９０】
メモリセルのドレインＤには、読出し時、メモリセルへのディスターブを考慮して、ドレインバイアス（Drain#bias）回路７１およびリファレンスドレインバイアス（Drain#bias#Ref）回路７２により、メモリセルへ接続されるノードＢＬ＿ＭＥＭおよびノードＢＬ＿Ｒｅｆが１Ｖ以下になるように制限されている。
【００９１】
負荷回路（ＬＯＡＤ）７３を介して電源Ｖｃｃより電流を、選択されたデータ保護用メモリセルに供給されると共に、負荷回路（ＬＯＡＤ）７４を介して電源Ｖｃｃより電流を、選択された読出し用リファレンスセルＣｅｌｌ＿ＲＥに供給される。
【００９２】
データ保護用メモリセルアレイ４内の選択されたメモリセルでは、書き込みまたは消去状態に応じて電流が流れる。ここで、選択されたメモリセルのしきい値電圧が、書き込み状態（しきい値電圧が４．５Ｖ以上）であれば、ノードＢＬ＿ＭＥＭを流れる電流は、リファレンスセル側のノードＢＬ＿Ｒｅｆを流れる電流より少なくなる。この電流値の違いは、センスアンプＳ／Ａの入力段のノードＳＡＩＮおよびノードＳＡＩＮ＿Ｒｅｆでは電圧値の違いに変換されてセンスアンプＳ／Ａの入力段に入力される。
【００９３】
この場合は、負荷回路７３，７４による電圧降下により、センスアンプＳ／Ａに入力される電圧ＶＳＡＩＮが電圧ＶＳＡＩＮ＿Ｒｅｆよりも高い電圧となる。これにより、センスアンプＳ／Ａは、ハイレベル「１」を制御回路部８に出力する。
【００９４】
逆に、データ保護用メモリセルアレイ４内の選択されたメモリセルが消去状態（しきい値電圧が１．５Ｖ〜３．０Ｖ）であれば、負荷回路７３，７４による電圧降下により、センスアンプＳ／Ａに入力される電圧ＶＳＡＩＮが電圧ＶＳＡＩＮ＿Ｒｅｆよりも低い電圧となる。これにより、センスアンプＳ／Ａは、ロウレベル「０」を制御回路部８に出力する。
【００９５】
これにより、読出し用リファレンスセルＣｅｌｌ＿ＲＥを用いてのデータ保護用メモリセルＢＳｉの読出しができる。
【００９６】
読出し結果は制御回路部８に出力され、制御回路部８において、読出し結果「１」または「０」に応じて、データ領域メモリセルアレイ２の該当ブロックのセキュリティの要否が判定され、セキュリティ要（該当するデータ保護用メモリセルが書き込み状態）であれば、該当するブロックへの消去および書き込みは禁止される。
【００９７】
一方、セキュリティ否（該当するデータ保護用メモリセルが消去状態）であれば、該当するブロックへの消去および書き込みは自由にできる。
【００９８】
データ領域メモリセルアレイ２のデータ読出しは、この読出し用リファレンスセルＣｅｌｌ＿ＲＥを用いて、データ保護用メモリセルを読出した方法と同様にして行う。この場合、図３のデータ保護用メモリセルアレイ４をデータ領域メモリセルアレイ２に置換えた形となる。
【００９９】
ところが、第三者がセキュリティのかかっているデータ領域メモリセルアレイ２のブロックのデータを改竄（データ書換え）するため、まず、該当するデータ保護用メモリセルＢＳｉを消去しようとすると、本発明の場合、同時にリファレンスセルアレイ（読出し用、書き込み検証用、消去検証用リファレンスセル）も消去され、消去状態となる。
【０１００】
これにより、データ保護用メモリセルＢＳｉに対して、一旦セキュリティ解除のため消去動作を行ったった不揮発性半導体半導体装置は、読出し用リファレンスセルのしきい値電圧が消去状態のしきい値電圧（１．５Ｖ〜３．０Ｖ）として低くなっているため、以後、データ領域メモリセルのデータを読出すと、本来、消去状態でセンスアンプＳ／Ａの出力が確実に「０」になるべきデータが格納されたメモリセルにおいて、「１」の出力も出てくることになり、正しいデータの読出しができなくなる。
【０１０１】
さらに、書き込み検証用リファレンスセルおよび消去検証用リファレンスセルも同様に消去状態となり、予め設定していたしきい値電圧値（４．５Ｖ、３．０Ｖ）が変更されてしまうため、以後、書き込み時および消去時において、所定の値に到達したかどうかの検証（ベリファイ）ができなくなるため、不揮発性半導体記憶装置は、本来の機能が果たせなくなり、デバイスとしての使用が不可能となる。
【０１０２】
さらに繰り返して説明すると、データ保護情報を記録するためのデータ保護用メモリセルアレイ４と、リード／ベリファイ用リファレンスセル３の消去用の回路を共通にし、同時に消去を行う。リード／ベリファイ用リファレンスセル３を消去するとその不揮発性メモリはメモリとしての役割を果たせなくなるため、結果としてデータの改竄を防ぐ。
【０１０３】
これにより、第３者により、改竄が行われ、データが書換えられた不揮発性半導体メモリ装置を識別し、市場から排除することができる。
【０１０４】
また、工場からの製品出荷前のテスト工程において、不揮発性半導体記憶装置を一括消去（データ保護用メモリセルも消去状態）にした後、全メモリセルの書き込み、読出し、消去のテストを容易にでき、製品出荷後の保護データの改竄防止のために特別な回路は不用であることから、これによる回路規模の増大もない。
【０１０５】
また、データ保護用メモリセルアレイ４とリファレンスセルアレイ３は、ワード線ＷＬ、ソース線ＳＬが共有化されており、同時に消去できると共に同時にテストできるため、テストのシーケンスが簡略化できるので、製品出荷前のテスト時間を短縮化することができる。
【０１０６】
なお、本実施形態では、データ保護用メモリセルアレイ４と、リファレンスセルアレイ３（書き込み検証用、消去検証用、読出し用）とが同時に消去されるような構成にしたことがポイントであり、特に説明しなかったが、上記２つのメモリセルアレイ３，４が不揮発性半導体記憶装置で構成されていれば適用可能である。したがって、例えば、メモリセルアレイ３，４の構成の異なるＮＡＮＤ型、ＡＮＤ型、ＮＯＲ型、ＡＣＴ（Asymmetrical Contactless Transistor）型メモリセルアレイ構成などにも、容易に適用可能である。
【０１０７】
また、ＡＣＴ型メモリセルアレイ構成では、書き込み状態と消去状態のしきい値電圧値が逆転し、書き込み状態がしきい値電圧３．０Ｖ以下、消去状態が４．５Ｖ以上となるが、この場合でも、一括して消去状態にした後、セキュリティ用のブロックを担当しているデータ保護用メモリセルを書き込み状態にすることでセキュリティをかけることができ、上記本実施形態の場合と同様である。
【０１０８】
また、上記した書き込み印加電圧、消去印加電圧、読出し時印加電圧は、あくまで一例である。例えば、消去時、ワード線ＷＬに負電圧を印加する例で説明しているが、基準電圧０Ｖを印加する方式でも勿論良い。
【０１０９】
また、これまでの説明は、「１」の値、「０」の値の２値不揮発性半導体記憶装置で、説明を行っているが、４値、８値のような多値不揮発性半導体記憶装置であっても、本発明を適用できることは言うまでもないことである。
【０１１０】
また、本実施形態では、ホットエレクトロンを用いた書き込みおよび消去を例に挙げて説明したが、メモリセル構成として、トリプルウェル構造（図１４のように、Ｐ型半導体基板とチャネル層のあるＰウェルとを電気的に分離するＮウェルを有した構造）でＰウェルに所定の電圧を印加させ、ソースＳおよびドレインＤとそれらの間のチャネル層とを同電位にして、ソースＳおよびドレインＤ間のチャネル層とフローティングゲートＦＧ間でＦＮ（ファウラーノーデハイム）トンネル現象により電子を注入または引き抜くことで、メモリセルのしきい値電圧を低下させる方式においても本発明は容易に適用できる。この場合の電圧印加例を表２に示している。
【０１１１】
【表２】
0003758079.tif 000003
【０１１２】
上記表２は、書き込みはホットエレクトロンを用い、消去はＦＮトンネル現象によりフローティングゲートＦＧからチャネル層に電子を引き抜くチャネル消去の例である。なお、上記表１および表２の書込み時のドレイン印加電圧の記載は、書込むべきメモリセルのドレインＤには６Ｖを、書込みを行わないメモリセルのドレインＤには０Ｖを印加するという意味である。
【０１１３】
また、本実施形態では、データ保護用メモリセルアレイ４は、データ領域メモリセルアレイ２の所定ブロックに対応して設置された例であるが、その所定ブロックは幾つかのブロックに分割しても良いし、所定ブロック内または、所定ブロック間にまたがる所定エリアに対応していてもよく、他の方法でもよい。例えば、ビット単位でメモリセルのアドレスを格納（最初のアドレス、最後のアドレス）する方式でも良い。
【０１１４】
ただ、データ保護用メモリセルＢＳｉに格納されたアドレス（保護データ）は、ブロック単位でブロックナンバーを利用した方が、データ保護用メモリセルＢＳｉも少なくてすみ、また、不揮発性半導体記憶装置の場合、消去はブロック単位または全ブロック一括となるため、整合性も良い。
【０１１５】
また、本実施形態では、データ保護用メモリセルの消去は、リファレンスセル全て消去状態になる例について説明したが、例えば、読出し用リファレンスセルだけが消去される場合でも読出しが不可となり簡易なセキュリティは実現できるが、これは読出し用リファレンスセルのコントロールゲートＣＧに接続されるワード線ＷＬのみデータ保護用メモリセルアレイと共通化することにより、簡単に実現できる。
【０１１６】
なお、本発明では、データ保護用メモリセルアレイ４にデータ改竄のため、消去動作を行ったものは、不揮発性半導体記憶装置としての正常な動作は不可となるが、データ領域メモリセルのセキュリティをかけるブロックを、のちにさらに別のブロックにも追加したい場合は、該当するデータ保護用メモリセルを書き込み状態にするだけであるので、容易に実現できる。
【０１１７】
なお、本実施形態では、特に説明しなかったが、ワード線電圧供給回路５（ゲート電圧供給手段）の一具体例についてさらに詳細に説明する。
【０１１８】
図４のワード線電圧供給回路５は、ワード線出力部、電圧切換部（Ｖｃｃレベルとｈｎｖｎｅｇレベルの切換）、正の高電圧レベルシフタ回路ＨＶおよび負の高電圧レベルシフタ回路ＮＶからなっている。
【０１１９】
正の高電圧レベルシフタ回路ＨＶの回路の具体例を図５に示し、負の高電圧レベルシフタ回路ＮＶの回路の具体例を図６に示している。
【０１２０】
図５において、正の高電圧レベルシフタ回路ＨＶは、入力信号ｉｎが、ハイレベル（電源電圧Ｖｃｃレベル）の時、ハイレベル（電圧ｈｈｉｎレベル）にレベル変換し、一方、入力信号ｉｎがロウレベル（基準電圧０Ｖレベル）の時、ロウレベル（基準電圧０Ｖレベル）にレベル変換して出力ｈｈｏｕｔから出力する回路である。なお、ｈｈｏｕｔｂは、ｈｈｏｕｔの反転出力端子である。
【０１２１】
図６において、負の高電圧レベルシフタ回路ＮＶは、入力信号ｉｎが、ハイレベル（電源電圧Ｖｃｃレベル）の時、ハイレベル（電源電圧Ｖｃｃレベル）にレベル変換し、一方、入力信号ｉｎがロウレベル（基準電圧０Ｖレベル）の時、ロウレベル（負の高電圧ｈｎｉｎレベル）にレベル変換して出力ｈｎｏｕｔから出力する回路である。なお、ｈｎｏｕｔｂは、ｈｎｏｕｔの反転出力端子である。
【０１２２】
まず、データ保護用メモリセルへの書き込みは、信号線ｈｈｗｌｍｘおよびｈｈｉｎに、例えば、１０Ｖを出力し、制御信号ｍｗｌｏｎをハイレベルにする。
【０１２３】
これにより、正の高電圧レベルシフタ回路ＨＶの出力端子ｈｈｏｕｔｂはロウレベルとなるため、ワード線出力部のＭＯＳトランジスタＰ１がオンして、ＭＯＳトランジスタＮ１がオフ状態であることから、ワード線には１０Ｖが出力される。
【０１２４】
なお、本実施形態では、特に説明しなかったが、ソース線電圧供給回路６（ソース電圧供給手段）の一具体例についてさらに詳細に説明する。
【０１２５】
図７において、ソース線電圧供給回路６は、ソース線ＳＬへの出力部と、正の高電圧レベルシフタ回路ＨＶからなっている。制御信号ｅｒｓｗｅｌをロウレベル（基準電圧レベル）にすることで、正の高電圧レベルシフタ回路ＨＶの出力は、ｈｈｏｕｔｂがハイレベル（ｈｖｓ電圧レベル）となることから、出力部のＭＯＳトランジスタＰ１はオフとなり、ＭＯＳトランジスタＮ１はオン状態となることから、ソース線ＳＬには基準電圧０Ｖが出力される。
【０１２６】
続いて、ビット線電圧供給回路／センスアンプ回路７のうちビット線電圧供給回路７Ａのみを図８に示している。
【０１２７】
図８において、ビット線電圧供給回路７Ａは、ビット線への出力部（ＭＯＳトランジスタＮ０〜Ｎ３）と、各出力部に接続された正の高電圧レベルシフタＨＶからなっている。
【０１２８】
なお、このビット線電圧供給回路７Ａの各出力は、ＭＯＳトランジスタ（Ｔｒ１０〜Ｔｒ１３は書き込み時、オン状態、それ以外はオフ状態）を介して、出力端子（ｍｂｌ０〜ｍｂｌ３）となり、データ保護用メモリセルアレイの各々のドレインＤに接続されている。
【０１２９】
制御信号ｏｎｉ（ｉ＝０〜３）がハイレベル（電源電圧Ｖｃｃレベル）の時、正の高電圧レベルシフタＨＶの出力端子ｈｈｏｕｔがハイレベルとなることから、出力部のＭＯＳトランジスタＮｉ（ｉ＝０〜３）がオンすることでＭＯＳトランジスタＴｒｉ（ｉ＝０〜３）を介して、出力端子ｍｂｌｉ（ｉ＝０〜３）にｈｄの値、例えば、６Ｖが出力されるものである。
【０１３０】
データ保護用メモリセル内の書き込むべきメモリセルが、例えば、ＢＳ０とすれば、制御信号ｏｎ０がハイレベルで入力され、メモリセルＢＳ０のドレインに接続される出力端子ｍｂｌ０に、例えば、６Ｖが印加される。
【０１３１】
一方、書き込みを行わないデータ保護用メモリセルＢＳ１〜ＢＳ３のドレインには基準電圧０Ｖを印加するため、制御信号ｏｎ１〜ｏｎ３をロウレベル（基準電圧０Ｖレベル）にする。
【０１３２】
図２に図示していないが、リファレンスセル側のドレインＤにも同様なビット線電圧供給回路が設置されており、各ドレインＤを基準電圧０Ｖに印加している。
【０１３３】
これにより、メモリセルＢＳ０のフローティングゲートＦＧに電子を注入し、そのしきい値電圧Ｖｔｈを書き込み状態（４．５Ｖ以上）にすることで、データ領域の該当するブロックＢ０のデータ保護機能が有効となる。
【０１３４】
次に、データ保護用メモリセルアレイ４の消去であるが、この時はデータ保護用メモリセルと、全てのリファレンスセルが一括して消去される。
【０１３５】
図４のワード線電圧供給回路部５では、ｈｎｖｎｅｇに、例えば、−９Ｖが出力され、制御信号ｅｒｓｏｎがハイレベル（電源電圧Ｖｃｃレベル）に立ち上がり、制御信号ｍｗｌｏｎはロウレベル（基準電圧０Ｖレベル）にする。
【０１３６】
これにより、正の高電圧レベルシフタＨＶの出力端子ｈｈｏｕｔｂは、ハイレベル（ｈｈｗｌｍｘレベル）となることから、出力部のＭＯＳトランジスタＰ１はオフ状態、一方、ＭＯＳトランジスタＮ１はオン状態となる。
【０１３７】
また、負の高電圧レベルシフタＮＶの出力端子ｈｎｏｕｔは、ハイレベルとなることから電圧切換部のＭＯＳトランジスタＰ２はＯＦＦ状態、Ｎ２はＯＮ状態となる。
【０１３８】
従って、ワード線には、ｈｎｖｎｅｇレベル（例えば、−９Ｖ）が出力されることになる。
【０１３９】
ソース線電圧供給回路部６では、制御信号ｅｒｓｗｅｌをハイレベル（電源電圧Ｖｃｃレベル）に立ち上げる。これにより、正の高電圧レベルシフタＨＶの出力端子ｈｈｏｕｔｂはロウレベル（基準電圧）を出力し、出力部のＭＯＳトランジスタＰ１はＯＮ状態、一方、ＭＯＳトランジスタＮ１はオフ状態となるため、ｈｖｓが５Ｖであれば、ソース線には５Ｖが出力される。
【０１４０】
さらに、ビット線電圧供給回路／センスアンプ回路部７は、ＭＯＳトランジスタＴｒ１０〜Ｔｒ１３（図８を参照）、ＭＯＳトランジスタＴｒ００〜Ｔｒ０３（図２参照）、ＭＯＳトランジスタＴｒｐｖ、Ｔｒｅｖ、Ｔｒｒｅ（図２参照）をＯＦＦ状態に制御するため、各ドレインはオープン状態となる。
【０１４１】
以上において説明したように、表１にメモリセルの消去時の印加電圧を示しているが、データの保護機能を無効にする際には、ワード線に図４に示すワード線電圧供給回路部５においてｅｒｓｏｎ信号がハイレベルとなりｈｎｖｎｅｇ電圧（例えばＤＣ−９Ｖ）がゲートに出力される。このように、ワード線電圧供給回路部５から負電圧をゲートに印加し、ソース線電圧供給回路部６から高電圧を印加して、ソースＳとコントロールゲートＣＧ間に高電界を発生させ、ＦＮトンネル電流を利用して注入した電位を引き抜くことによって、データ保護用メモリセルアレイ４に書き込まれたセキュリティ情報およびリード／ベリファイ用リファレンスセルアレイ３に書き込まれているリファレンスの情報が消去される。
【０１４２】
最後に読出しについては、まず、ワード線電圧供給回路５において、制御信号ｍｗｌｏｎをロウレベル（基準電圧レベル）に、一方、制御信号ｅｒｓｏｎをロウレベル（基準電圧レベル）にする。
【０１４３】
これにより、負の高電圧レベルシフタ回路ＮＶの出力端子ｈｎｏｕｔはロウレベル（ｈｎｖｎｅｇレベル）となることから、電圧切換部のＭＯＳトランジスタＰ２はＯＮ状態、ＭＯＳトランジスタＮ２はＯＦＦ状態となり、電圧切換部からはＶｃｃレベルが出力される。
【０１４４】
そして、正の高電圧レベルシフタ回路ＨＶの出力端子ｈｈｏｕｔｂからハイレベル（ｈｈｗｌｍｘ電圧レベル）が出力されるため、出力部のＭＯＳトランジスタＰ１はオフ状態、一方、ＭＯＳトランジスタＮ１はオン状態となり、結果、ワード線には５Ｖが出力される。
【０１４５】
ソース線電圧供給回路部６は、書き込み時と同じ制御を行い、即ち、制御信号ｅｒｓｗｅｌをロウレベル（基準電圧レベル）にすることで、正の高電圧レベルシフタ回路ＨＶの出力は、ｈｈｏｕｔｂがハイレベル（ｈｖｓ電圧レベル）となることから、出力部のＭＯＳトランジスタＰ１はＯＦＦとなり、ＭＯＳトランジスタＮ１はオン状態となることから、ソース線には基準電圧０Ｖが出力される。
【０１４６】
一方、ビット線電圧供給回路／センスアンプ回路部７は、先に説明した通り、読み出し用リファレンスセルとの比較を行うことで、読出しを行うものである。
【０１４７】
【発明の効果】
以上のように、本発明によれば、データ保護用メモリセルアレイに記録されたセキュリティ情報を消去する場合には、それに対応したリード／ベリファイ用リファレンスセルも同時に消去することにより、デバイスそのものの読出、書込、消去といった基本的な機能を使用不能にするため、セキュリティを保つと共にテスト時間の短縮も視野に入れた、不揮発性半導体記憶装置のセキュリティ回路を得ることができるものである。
【図面の簡単な説明】
【図１】データ保護用メモリセルアレイを持つ本発明のフラッシュメモリの一実施形態を示すブロック図である。
【図２】本発明のフラッシメモリにおける読み出し／判定回路の一構成例を示す回路図である。
【図３】本発明の一実施形態の不揮発性半導体記憶装置におけるセキュリティ回路の一構成例を示すブロック図である。
【図４】図１のワードライン電圧供給回路の一構成例を示す回路図である。
【図５】高電圧レベルシフタ回路の一構成例を示す回路図である。
【図６】負電圧レベルシフタ回路の一構成例を示す回路図である。
【図７】図１のソース電圧供給回路の一構成例を示す回路図である。
【図８】図１のビットライン電圧供給回路の一構成例を示す回路図である。
【図９】従来のフラッシュメモリにおけるメモリセルの基本構造を示す断面図である。
【図１０】従来のフラッシュメモリにおけるメモリセルのしきい値電圧分布図である。
【図１１】メモリセルアレイの１ブロック分の回路図図である。
【図１２】データ保護用メモリセルアレイを持つ従来のフラッシュメモリのブロック図である。
【図１３】従来のセキュリティ回路の一構成例を示す回路図である。
【図１４】従来のフラッシュメモリにおけるトリプルセル構造を持つメモリセルの断面図である。
【符号の説明】
１    フラッシュメモリ
２    データ領域メモリセルアレイ
３    リファレンスセルアレイ
４    データ保護用メモリセルアレイ
５    ワード線電圧供給回路部
６    共通ソース線電圧供給回路部
７    ビット線電圧供給回路／センスアンプ回路部
８    制御回路部
【図１】
0003758079.tif 000004
【図２】
0003758079.tif 000005
【図３】
0003758079.tif 000006
【図４】
0003758079.tif 000007
【図５】
0003758079.tif 000008
【図６】
0003758079.tif 000009
【図７】
0003758079.tif 000010
【図８】
0003758079.tif 000011
【図９】
0003758079.tif 000012
【図１０】
0003758079.tif 000013
【図１１】
0003758079.tif 000014
【図１２】
0003758079.tif 000015
【図１３】
0003758079.tif 000016
【図１４】
0003758079.tif 000017