(57)【特許請求の範囲】
【請求項１】
半導体シリコン基板上にゲート酸化膜を介して形成されたゲート電極を具備する半導体装置におけるゲート酸化膜とゲート電極との界面に存在する不良を解析する半導体装置の不良解析方法において、
前記ゲート電極はポリシリコンゲート電極又はポリサイドゲート電極であり、
前記半導体シリコン基板上に形成されたＢＰＳＧ膜から成る層間絶縁膜を、ＣＨＦ３ガスを用いて全てエッチング除去する第１のエッチング工程と、
該第１のエッチング工程により露出した半導体シリコン基板及びゲート電極の全面を、ＳＦ６ガスを用いて前記ゲート酸化膜の表面が露出するまでエッチング除去する第２のエッチング工程と、を有し、
前記第２のエッチング工程における真空度及びＲＦ出力の条件値は前記第１のエッチング工程における条件値よりも低く設定していることを特徴とする半導体装置の不良解析方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の不良解析方法に関し、ＬＳＩの検査解析時のエッチング技術に関する。
【０００２】
【従来の技術】
現状のＬＳＩの不良解析では、発見できない欠陥も数多く存在している。その欠陥の一つには、ウエハプロセス中に発生したダストであり、ゲート酸化膜とポリシリコン膜等から成るゲート電極との界面に付着していると推定されている。
【０００３】
従って、欠陥を特定するためには、前記ゲート酸化膜の表面にダメージを与えることなしに、ゲート酸化膜の表面を露出させる必要がある。そして、このゲート酸化膜とゲート電極との界面とを露出させる方法として、砥石で研磨する研磨法が一般的である。
【０００４】
【発明が解決しようとする課題】
しかしながら、前述した砥石で研磨する研磨法では、成功した場合でもある特定の場所に限定されるし、失敗も多い。しかも、厳密に言えば、完全な平坦面でない砥石で、チップ全体を均一に削ることは不可能である。
【０００５】
そこで、従来、薬品によるウエットエッチング装置やプラズマエッチング装置を用いたエッチング方法が検討されていたが、所望の成果は得られなかった。
【０００６】
即ち、従来の方法で、ＢＰＳＧ膜等から成る層間絶縁膜を除去すると、ＢＰＳＧ膜とゲート電極及びゲート酸化膜との間で、高いエッチング選択比がとれないために、同時にゲート電極及びゲート酸化膜も除去されてしまい、ゲート酸化膜とゲート電極との界面に存在している欠陥も消失してしまう。
【０００７】
このように従来では、ＢＰＳＧ膜とゲート電極及びゲート酸化膜との間で、高いエッチング選択比がとれないため、ＢＰＳＧ膜だけを、ゲート電極だけを、それぞれエッチングすることは非常に困難であり、従来の選択的なエッチング方法では、ＬＳＩの不良解析には不向きであった。
【０００８】
従って、本発明ではＬＳＩの不良解析を行う上で、有効なエッチング方法を用いた半導体装置の不良解析方法を提供することを目的とする。
【０００９】
【課題を解決するための手段】
そこで、本発明に係る半導体装置の不良解析方法は、半導体シリコン基板上にゲート酸化膜を介して形成されたゲート電極を具備する半導体装置におけるゲート酸化膜とゲート電極との界面に存在する不良を解析するものにおいて、前記ゲート電極はポリシリコンゲート電極又はポリサイドゲート電極であり、前記半導体シリコン基板上に形成されたＢＰＳＧ膜から成る層間絶縁膜を、ＣＨＦ３ガスを用いて全てエッチング除去する第１のエッチング工程と、該第１のエッチング工程により露出した半導体シリコン基板１及びゲート電極３の全面を、ＳＦ６ガスを用いて前記ゲート酸化膜の表面が露出するまでエッチング除去する第２のエッチング工程と、を有し、前記第２のエッチング工程における真空度及びＲＦ出力の条件値は前記第１のエッチング工程における条件値よりも低く設定していることを特徴とする。
【００１０】
【発明の実施の形態】
以下、本発明の半導体装置の不良解析方法に係る一実施形態について図面を参照しながら説明する。
【００１１】
図１において、一導電型、例えばＰ型の半導体シリコン基板１上にゲート酸化膜２を介しておよそ１０００Åの膜厚のポリシリコン膜とおよそ１５００Åの膜厚のタングステンシリサイド（ＷＳｉｘ）膜の積層膜であるポリサイドゲート電極３が形成されている。４はサイドウォールスペーサ膜であり、５は素子分離膜であり、６はおよそ３００Åの膜厚のバリア膜としてのシリコン窒化膜及びおよそ６０００Åの膜厚のＢＰＳＧ膜等から成る層間絶縁膜である。尚、便宜的に図示していないが、前記ポリサイドゲート電極３に隣接するように、前記シリコン基板１の表層にＮ型のソース・ドレイン領域が形成され、このソース・ドレイン領域にコンタクトするように、前記層間絶縁膜６を介して金属配線が形成されることにより、例えば、０．８μｍルールの半導体装置が完成する。
【００１２】
このような半導体装置における不良解析方法を図２に基づいて説明する。
【００１３】
先ず、図２（ａ）に示すように前記ポリサイドゲート電極３を残して、前記層間絶縁膜６及び素子分離膜５をエッチング除去する。
【００１４】
本工程のエッチング条件１は、反応性イオンエッチング（ＲＩＥ）装置を用いて、例えば流量が８０ｓｃｃｍのＣＨＦ3ガス、真空度が２．６６Ｐａ、ＲＦ出力が１６０Ｗ、エッチング時間が３０分である完全異方性のエッチング法とする。
【００１５】
次に、図２（ｂ）（エッチング途中）及び図２（ｃ）に示すように前記ゲート酸化膜２を残して、前記ポリサイドゲート電極３をエッチング除去する。即ち、エッチングの進行により全面（前記ポリサイドゲート電極３と前記シリコン基板１）がエッチングされて、前記ポリサイドゲート電極３と前記シリコン基板１はエッチング途中のゲート電極３Ａとエッチングされたシリコン基板面１Ａとなり、更にエッチングが進行することで図２（ｃ）に示すように前記エッチング途中のゲート電極３Ａが完全に除去され、エッチングされたシリコン基板面１Ａは更にエッチングされて、更にエッチングされたシリコン基板面１Ｂとなる。
【００１６】
このように本発明の特徴は、シリコン基板１の表面を含めた全面エッチング法を適用することで、従来不可能であったゲート電極とゲート酸化膜との界面を露出させることに成功した。
【００１７】
本工程のエッチング条件２は、ＲＩＥ装置を用いて、例えば流量が８０ｓｃｃｍのＳＦ6ガス、真空度が５３．２Ｐａ、ＲＦ出力が２０Ｗ、エッチング時間が３５分である完全異方性エッチング法と全面エッチング法とを組み合わせたものとし、シリコン基板１上のパターン形状を維持しながらゲート電極３とシリコン基板１を同時に除去することで、ゲート酸化膜２の表面にダメージを与えることなしにゲート電極３の除去が可能になる。このとき、エッチングレートが比較的遅くなるように前述したエッチング条件１に比して真空度及びＲＦ出力を低く設定している。これにより、時間をパラメータとしたときのエッチング時間の制御が容易となり、ゲート酸化膜２に与えるエッチングダメージを最小限に止めることができる。また、エッチングレートが遅いため、仮にサンプル品がオーバーエッチング気味になったとしても、ゲート酸化膜がなくなってしまい解析ができなくなるといったトラブルが発生する可能性は少ない。尚、アンダーエッチからオーバーエッチ気味までの様子をＳＥＭ観察したが、オーバーエッチ気味のサンプル品であっても、ゲート酸化膜への大きなダメージは無く、不良解析用として十分に使えることを確認した。
【００１８】
尚、使用したＲＩＥ装置は、カソード・カップリング方式の枚葉式装置であり、現段階では、当社で採用の０．３５μｍルールまでの微細化プロセスにおける半導体装置の不良解析に適用できることが確認できた。当社０．３５μｍルール微細化プロセスの半導体装置の構成は、前述した０．８μｍルールプロセスの半導体装置と同様にポリサイドゲート電極を形成した上に、常圧ＣＶＤ法により形成したおよそ１０００Åの膜厚のＴＥＯＳ膜，およそ３００Åの膜厚のバリア膜としてのシリコン窒化膜及びおよそ６０００Åの膜厚のＢＰＳＧ膜等から成る層間絶縁膜が形成されている。
【００１９】
この場合における層間絶縁膜をエッチング除去するためのエッチング条件１は、ＲＩＥ装置を用いて、例えば流量が８０ｓｃｃｍのＣＨＦ3ガス、真空度が２．６６Ｐａ、ＲＦ出力が１００Ｗ、エッチング時間が５０分であり、エッチング条件２は、ＲＩＥ装置を用いて、例えば流量が８０ｓｃｃｍのＳＦ6ガス、真空度が５３．２Ｐａ、ＲＦ出力が１０Ｗ、エッチング時間が２０分とする。このようにエッチングガス、ＲＦ出力、真空度及びエッチング時間を最適化するだけで、各種デザインルールプロセスの半導体装置の不良解析が可能となる。
【００２０】
以上説明したように本発明では、エッチング選択比の自由度を広くできるドライエッチング方法を提供し、このエッチング方法を採用することで、ゲート酸化膜の表面にダメージを与えることなしに、ゲート酸化膜とゲート電極との界面を露出させることができ、ＳＥＭ観測によってゲート酸化膜上に存在する欠陥が確実に観測できるようになる。
【００２１】
また、本発明の実施形態では、ポリサイドゲート電極であったが、ポリシリコンゲート電極であっても良い。
【００２２】
【発明の効果】
本発明によれば、層間絶縁膜とゲート電極とゲート酸化膜との間の、エッチング選択比の自由度を広くでき、このエッチング方法を採用することで、層間絶縁膜とゲート電極との界面に存在する欠陥、更にゲート酸化膜とゲート電極との界面に存在する欠陥を、ＳＥＭ観測によって確実に観測できるようになる。
【図面の簡単な説明】
【図１】本発明の一実施形態の半導体装置の不良解析方法を示す断面図である。
【図２】本発明の一実施形態の半導体装置の不良解析方法を示す断面図である。
【図１】
0003806533.tif 000002
【図２】
0003806533.tif 000003