(57)【特許請求の範囲】
【請求項１】
複数の電流発生手段を有し、デイジタルデータに応じて上記複数の電流発生手段を動作させ、発生した電流を加算して出力することにより上記デイジタルデータに応じたアナログ信号を出力するデイジタルアナログ変換器において、
入力された上記デイジタルデータを所定ビツト数のラインデータに変換するデコード手段と、
上記ラインデータに基づいて所望の電流発生手段を動作させ、発生した電流を第１の出力端に出力した後、基準クロツクの半クロツク分後に第２の出力端に切り換えて上記電流を出力することにより当該第２の出力端に上記デイジタルデータに応じたアナログ信号を出力する複数の電流発生手段と
を具えることを特徴とするデイジタルアナログ変換器。
【請求項２】
動作モードを第１又は第２の動作モードに切り換えるための切換手段を有し、
上記複数の電流発生手段は、
第１の動作モードのときには、上記ラインデータに基づいて所望の電流発生手段を動作させ、発生した電流を第１の出力端に出力した後、基準クロツクの半クロツク分後に第２の出力端に切り換えて上記電流を出力することにより当該第２の出力端に上記デイジタルデータに応じたアナログ信号を出力し、第２の動作モードのときには、上記複数の電流発生手段を全て動作させて発生した電流を上記第１の出力端に出力しておき、上記ラインデータに基づいた所望の電流発生手段の出力端を上記第２の出力端に切り換えて当該所望の電流発生手段によつて発生した電流を出力することにより当該第２の出力端に上記デイジタルデータに応じたアナログ信号を出力する
ことを特徴とする請求項１に記載のデイジタルアナログ変換器。
【発明の詳細な説明】
【０００１】
【目次】
以下の順序で本発明を説明する。
【０００２】
発明の属する技術分野
従来の技術（図５〜図１３）
発明が解決しようとする課題
課題を解決するための手段
発明の実施の形態（図１〜図４）
発明の効果
【０００３】
【発明の属する技術分野】
本発明はデイジタルアナログ変換器に関し、例えば電流源セル・マトリクス型デイジタルアナログコンバータに適用して好適なものである。
【０００４】
【従来の技術】
従来、この種の電流源セル・マトリクス型デイジタルアナログコンバータ（以下、これを電流源セル・マトリクス型Ｄ／Ａコンバータと呼ぶ）においては、ｎビツトのＤ／Ａ変換に対して「２n −１」個の定電流回路（以下、これを電流源セルと呼ぶ）が「ｎ×ｎ」個のマトリクス状に配置して形成され、このうち、デコードされたデイジタル入力データに対応する数の電流源がオンされ、これらオンされた電流源の電流を加算して出力した後、出力端に接続された外部抵抗での電圧降下により出力電圧を得、これをＤ／Ａ変換アナログ出力としている。
【０００５】
図５に示すように、例えば４ビツトのシングルエンド出力電流源セル・マトリクス型Ｄ／Ａコンバータ１においては、１５個の電流源セル（Ｃ１〜Ｃ１５）が「４×４」個のマトリクス状に配置して形成されている。このシングルエンド出力電流源セル・マトリクス型Ｄ／Ａコンバータ１は、４ビツトのデイジタル入力データ（Ｓ１〜Ｓ４）のうち、上位２ビツトのデイジタル入力データＳ１及びＳ２をロー・デコーダ２に入力し、下位２ビツトのデイジタル入力データＳ３及びＳ４をカラム・デコーダ３に入力する。ロー・デコーダ２はデイジタル入力データＳ１及びＳ２を所定ビツト数のラインデータ（Ｓ５〜Ｓ７）にデコードしてラツチ４に出力する。一方、カラム・デコーダ３はデイジタル入力データＳ３及びＳ４を所定ビツト数のラインデータ（Ｓ８〜Ｓ１０）にデコードしてラツチ５に出力する。
【０００６】
ロー・デコーダ２及びカラム・デコーダ３は、デイジタル入力データ（Ｓ１〜Ｓ４）に対して、図６に示すようなデコードを施すことにより、ラインデータ（Ｓ５〜Ｓ１０）にデコードする。例えば、デイジタル入力データ（Ｓ１〜Ｓ４）が論理レベル「００００」のとき、当該デイジタル入力データ（Ｓ１〜Ｓ４）は論理レベル「００００００」のラインデータ（Ｓ５〜Ｓ１０）にデコードされ、論理レベル「０００１」のとき論理レベル「０００００１」にデコードされ、論理レベル「００１０」のとき論理レベル「００００１１」にデコードされる。なお、論理レベル「１」は論理レベル「Ｈ」を示し、論理レベル「０」は論理レベル「Ｌ」を示している。
【０００７】
このようにデイジタル入力データ（Ｓ１〜Ｓ４）がインクリメントされることに伴つてラインデータ（Ｓ５〜Ｓ１０）もインクリメントされ、デイジタル入力データ（Ｓ１〜Ｓ４）が論理レベル「１１１０」のとき、当該デイジタル入力データ（Ｓ１〜Ｓ４）は論理レベル「１１１０１１」のラインデータ（Ｓ５〜Ｓ１０）にデコードされ、論理レベル「１１１１」のとき論理レベル「１１１１１１」にデコードされる。
【０００８】
ラツチ４はラインデータ（Ｓ５〜Ｓ７）を取り込み一時的に保持した後、ラインデータＳ５を電流源セル（Ｃ８〜Ｃ１５）に出力し、ラインデータＳ６を電流源セル（Ｃ４〜Ｃ１１）に出力し、ラインデータＳ７を電流源セル（Ｃ１〜Ｃ７）に出力する。また電流源セル（Ｃ１〜Ｃ３）は電源６に接続されるので、常に論理レベル「１」のラインデータＳ１１が入力されており、さらに電流源セル（Ｃ１２〜Ｃ１５）はアースラインＧＮＤに接続されるので、常に論理レベル「０」のラインデータＳ１２が入力されている。
【０００９】
一方、ラツチ５はラインデータ（Ｓ８〜Ｓ１０）を取り込み一時的に保持した後、ラインデータＳ８を電流源セル（Ｃ３、Ｃ７、Ｃ１１、Ｃ１５）に出力し、ラインデータＳ９を電流源セル（Ｃ２、Ｃ６、Ｃ１０、Ｃ１４）に出力し、ラインデータＳ１０を電流源セル（Ｃ１、Ｃ５、Ｃ９、Ｃ１３）に出力する。また電流源セル（Ｃ４、Ｃ１２）は電源６に接続されるので、常に論理レベル「１」のラインデータＳ１１が入力されており、さらに電流源セルＣ８は電源７に接続されるので、常に論理レベル「１」のラインデータＳ１３が入力されている。
【００１０】
電流源セル（Ｃ１〜Ｃ１５）は入力されるラインデータ（Ｓ５〜Ｓ１３）に基づいて各電流源セルのオン・オフ動作を行い、オンされたとき所定の電流Ｉ1 を抵抗Ｒに流し、オフされたときは電流を流さない。図６に示すように、例えば論理レベル「００００００」のラインデータ（Ｓ５〜Ｓ１０）が入力され電流源セル（Ｃ１〜Ｃ１５）が全てオフ（図中、論理レベル「０」で示す。）されている状態において、論理レベル「０００００１」のラインデータ（Ｓ５〜Ｓ１０）が入力されると、電流源セルＣ１がオン（図中、論理レベル「１」で示す）され、論理レベル「００００１１」のラインデータ（Ｓ５〜Ｓ１０）が入力されると、電流源セルＣ１及びＣ２がオンされる。
【００１１】
このようにラインデータ（Ｓ５〜Ｓ１０）がインクリメントされることに伴つて電流源セル（Ｃ１〜Ｃ１５）は「Ｃ１、Ｃ２、・・」の順にオンされ、論理レベル「１１１０１１」のラインデータ（Ｓ５〜Ｓ１０）が入力されると、電流源セル（Ｃ１〜Ｃ１４）がオンされ、論理レベル「１１１１１１」のラインデータ（Ｓ５〜Ｓ１０）が入力されると、電流源セル（Ｃ１〜Ｃ１５）が全てオンされる。従つて電流源セル（Ｃ１〜Ｃ１５）は、デイジタル入力データ（Ｓ１〜Ｓ４）がインクリメントされることに伴つて、図７に示すように、「Ｃ１、Ｃ２、・・、Ｃ１５」の順にオンされる。
【００１２】
かくしてシングルエンド出力電流源セル・マトリクス型Ｄ／Ａコンバータ１においては、電流源セル（Ｃ１〜Ｃ１５）のうちオンされた電流源セルから所定の大きさの電流が出力され、これらを加算して得た出力電流Ｉ1 が抵抗Ｒを流れることにより、当該抵抗Ｒでの電圧降下からアナログ出力電圧Ｖ1 を得る。図６に示すように、例えば電流源セル（Ｃ１〜Ｃ１５）が全てオフされ抵抗Ｒからアナログ出力電圧Ｖ1 「０．０００Ｉ1 Ｒ」を得ている状態において、電流源セルＣ１がオンされると、アナログ出力電圧Ｖ1 「０．０６７Ｉ1 Ｒ」を得、電流源セルＣ１及びＣ２がオンされると、アナログ出力電圧Ｖ1 「０．１３３Ｉ1 Ｒ」を得る。
【００１３】
このようにアナログ出力電圧Ｖ1 は、電流源セル（Ｃ１〜Ｃ１５）が順にオンされることに伴つて、約「０．０６７Ｉ1 Ｒ」ずつ加算される。従つて電流源セル（Ｃ１〜Ｃ１４）がオンされると、アナログ出力電圧Ｖ1 「０．９３３Ｉ1 Ｒ」を得、電流源セル（Ｃ１〜Ｃ１５）が全てオンされると、アナログ出力電圧Ｖ1 「１．０００Ｉ1 Ｒ」を得る。
【００１４】
ところで電流源セル（Ｃ１〜Ｃ１５）は全て同じ回路構成になつているため、これらのうち電流源セルＣ１についてのみ図８を用いて説明する。この電流源セルＣ１においては、ラツチ５から送出されるラインデータＳ１０と、電源６から送出されるラインデータＳ１１とをアンド回路１１に入力すると共に、ラツチ４から送出されるラインデータＳ７をノア回路１２に入力する。アンド回路１１はラインデータＳ１０とラインデータＳ１１の論理積をとり、その結果得られるアンド出力データＳ２１をノア回路１２に出力する。ノア回路１２はアンド出力データＳ２１とラインデータＳ７との論理積否定をとり、その結果得られる制御データＳ２２をラッチ１３に出力する。ラツチ１３は制御データＳ２２を取り込み一時的に保持した後、スイツチＳＷ１に出力する。
【００１５】
スイツチＳＷ１は電界効果トランジスタ（以下、これをＦＥＴと呼ぶ）Ｑ１でなり、制御データＳ２２をＦＥＴＱ１のゲートに入力する。このＦＥＴＱ１のドレインは出力端に接続され、一方、ソースはカスケード型電流源１４を形成するＦＥＴＱ２のドレインに接続される。カスケード型電流源１４はＦＥＴＱ２及びＦＥＴＱ３の直列回路でなり、ＦＥＴＱ２及びＦＥＴＱ３のゲートにはバイアス電圧が印加され、ＦＥＴＱ２のソースはＦＥＴＱ３のドレインに接続され、一方、ＦＥＴＱ３のソースは電源１５に接続される。
【００１６】
このカスケード型電流源１４は、印加されるバイアス電圧によつて電流を決定し、スイツチＳＷ１のオン・オフ動作に連動してオン・オフ動作を行う。すなわち電流源セルＣ１においては、スイツチＳＷ１に入力される制御データＳ２２が論理レベル「０」のとき、当該スイツチＳＷ１をオンしてカスケード型電流源１４を立ち上げることにより電流ｉ1 を流し、スイツチＳＷ１に入力される制御データＳ２２が論理レベル「１」のとき、当該スイツチＳＷ１をオフしてカスケード型電流源１４をオフすることにより電流ｉ1 を流さないようになされている。
【００１７】
例えば論理レベル「００００００」のラインデータ（Ｓ５〜Ｓ１０）が電流源セル（Ｃ１〜Ｃ１５）に入力されると、電流源セルＣ１は論理レベル「０」のラインデータＳ１０と論理レベル「１」のラインデータＳ１１をアンド回路１１に入力すると共に、論理レベル「０」のラインデータＳ７をノア回路１２に入力する。アンド回路１１は、論理レベル「０」のラインデータＳ１０と、論理レベル「１」のラインデータＳ１１との論理積をとり、その結果得た論理レベル「０」のアンド出力データＳ２１をノア回路１２に出力する。ノア回路１２は、論理レベル「０」のアンド出力データＳ２１と、論理レベル「０」のラインデータＳ７との論理和否定をとり、その結果得た論理レベル「１」の制御データＳ２２をラツチ１３を介してスイツチＳＷ１に出力する。これによりスイツチＳＷ１がオフされ、電流ｉ1 が出力されない。
【００１８】
また、例えば論理レベル「０００００１」のラインデータ（Ｓ５〜Ｓ１０）が電流源セル（Ｃ１〜Ｃ１５）に入力されると、電流源セルＣ１は論理レベル「１」のラインデータＳ１０と論理レベル「１」のラインデータＳ１１をアンド回路１１に入力すると共に、論理レベル「０」のラインデータＳ７をノア回路１２に入力する。アンド回路１１は、論理レベル「１」のラインデータＳ１０と、論理レベル「１」のラインデータＳ１１との論理積をとり、その結果得た論理レベル「１」のアンド出力データＳ２１をノア回路１２に出力する。ノア回路１２は、論理レベル「１」のアンド出力データＳ２１と、論理レベル「０」のラインデータＳ７との論理和否定をとり、その結果得た論理レベル「０」の制御データＳ２２をラツチ１３を介してスイツチＳＷ１に出力する。これによりスイツチＳＷ１がオンされ、電流ｉ1 が出力される。
【００１９】
ここでシングルエンド出力電流源セル・マトリクス型Ｄ／Ａコンバータ１のタイミングチヤートを図９に示し、デイジタル入力データ（Ｓ１〜Ｓ４）を論理レベル「００００」（０番目）から「１１１１」（１５番目）まで１ビツトずつインクリメントして入力する場合、（ｎ−１）番目のデイジタル入力データ（Ｓ１〜Ｓ４）が入力されている状態で、ｎ番目のデイジタル入力データ（Ｓ１〜Ｓ４）が入力されるときのシングルエンド出力電流源セル・マトリクス型Ｄ／Ａコンバータ１の動作を説明する。
【００２０】
図９（Ａ）はラツチ（４、５、１３）に与えるクロツク（ＣＬＫ）を示し、図９（Ｂ）はデイジタル入力データ（Ｓ１〜Ｓ４）を示す。図９（Ｃ）及び（Ｄ）に示すように、ラツチ４及び５は、（ｎ−１）番目のラインデータ（Ｓ５〜Ｓ１０）を保持して出力しているホールド状態において、クロツクの立ち下がりタイミングｔa に同期してｎ番目のラインデータ（Ｓ５〜Ｓ１０）を取り込みデータを書き換えて出力する。このスルー状態において、ラツチ４及び５は、クロツクの立ち上がりタイミングｔb に同期してｎ番目のラインデータ（Ｓ５〜Ｓ１０）を保持してこれらを出力する。
【００２１】
続いて図９（Ｅ）及び（Ｆ）に示すように、ラツチ１３は、（ｎ−１）番目の制御データＳ２２を保持しこれらを出力しているホールド状態において、クロツクの立ち上がりタイミングｔb に同期してｎ番目の制御データＳ２２を取り込みデータを書き換えてスイツチＳＷ１に出力する。このスルー状態において、ラツチ１３は、クロツクの立ち下がりタイミングｔc に同期してｎ番目の制御データＳ２２を保持してこれらをスイツチＳＷ１に出力する。
【００２２】
従つて図９（Ｇ）〜（Ｉ）に示すように、ｎ番目（電流源セルＣ「ｎ」）のスイツチＳＷ１は、クロツクの立ち上がりタイミングｔb でオンされ、同タイミングｔb でｎ番目のカスケード型電流源１４がオンされるので、合計してｎ個のカスケード型電流源１４がオンされることになる。かくして図９（Ｊ）に示すように、シングルエンド出力電流源セル・マトリクス型Ｄ／Ａコンバータ１は、オンされた電流源セル（Ｃ１〜Ｃ「ｎ」）から出力される電流ｉ1 をそれぞれ加算し、その結果得た出力電流Ｉ1 （＝ｎｉ1 ）を抵抗Ｒに流すことにより、抵抗Ｒでの電圧降下からアナログ出力電圧Ｖ1 （＝Ｉ1 Ｒ）を得る。
【００２３】
ところでシングルエンド出力電流源セル・マトリクス型Ｄ／Ａコンバータ１においては、スイツチＳＷ１のオン・オフ動作と同タイミングでカスケード型電流源１４がオン・オフ動作を行うことから、オフ状態にあるカスケード型電流源１４が完全にオン状態になつてアナログ出力電圧Ｖ1 が安定するまで、またオン状態にあるカスケード型電流源１４が完全にオフ状態になつてアナログ出力電圧Ｖ1 が安定するまでに一定の時間を必要とし、高速動作を行えないという問題があつた。
【００２４】
さらにシングルエンド出力電流源セル・マトリクス型Ｄ／Ａコンバータ１においては、図８に示すように、ＦＥＴＱ３とＦＥＴＱ２の接続点Ｖａや、ＦＥＴＱ２とＦＥＴＱ１の接続点Ｖｂに電荷が蓄積されるため、スイツチＳＷ１のオン・オフ動作を行つたとき、切り換えノイズであるグリツチがアナログ出力電圧Ｖ1 に発生する問題があつた。
【００２５】
このようなグリツジの発生を回避するものとして、電源１５と電流源１４の間にスイツチを接続したシングルエンド出力電流源セル・マトリクス型Ｄ／Ａコンバータ２０が提案されている。図８との対応部分に同一符号を付して示す図１０は、シングルエンド出力電流源セル・マトリクス型Ｄ／Ａコンバータ２０の電流源セルＣ２１を示し、スイツチＳＷ２とカスケード型電流源２１の構成を除いて、シングルエンド出力電流源セル・マトリクス型Ｄ／Ａコンバータ１の電流源セルＣ１と同様に構成され、この場合スイツチＳＷ２は電源１５とカスケード型電流源２１の間に接続されている。
【００２６】
スイツチＳＷ２はＦＥＴＱ４でなり、制御データＳ２２をＦＥＴＱ４のゲートに入力する。このＦＥＴＱ４のソースは電源１５に接続され、ドレインはカスケード型電流源２１を形成するＦＥＴＱ５のソースに接続される。カスケード型電流源２１はＦＥＴＱ５とＦＥＴＱ６の直列回路でなり、ＦＥＴＱ５及びＦＥＴＱ６のゲートにはバイアス電圧が印加され、ＦＥＴＱ５のドレインはＦＥＴＱ６のソースに接続され、一方ＦＥＴＱ６のドレインは出力端に接続される。このようにカスケード型電流源２１と電源１５をスイツチＳＷ２を介して接続することにより、電荷がＦＥＴ（Ｑ４〜Ｑ６）の接続点に蓄積されることを防止し得、従つてグリツチの発生を回避することができる。
【００２７】
ところでこのシングルエンド出力電流源セル・マトリクス型Ｄ／Ａコンバータ２０においては、カスケード型電流源２１を形成するＦＥＴＱ５のソース電位を電源１５に固定できないことから、カスケード型電流源１４を形成するＦＥＴＱ３のソース電位を電源１５に固定した電流源セルＣ１に比して、カスケード型電流源２１の動作が安定するまでに一定の時間を必要としていた。またこのシングルエンド出力電流源セル・マトリクス型Ｄ／Ａコンバータ２０においては、カスケード型電流源２１のドレイン容量がアナログ出力電圧に現れるため、高速動作ができず、使用し得るカスケード型電流源２１のサイズや種類にも制限があつた。
【００２８】
これらの問題を解決するものとして、全ての電流源を常にオン状態にしている差動出力電流源セル・マトリクス型Ｄ／Ａコンバータが提案されている。図５との対応部分に同一符号を付して示す図１１は、差動出力電流源セル・マトリクス型Ｄ／Ａコンバータ３０を示し、電流源セル（Ｃ２１〜Ｃ３５）の構成を除いてシングルエンド出力電流源セル・マトリクス型Ｄ／Ａコンバータ１と同様に構成されている。
【００２９】
この場合、電流源セル（Ｃ２１〜Ｃ３５）においては、抵抗Ｒを介してアースラインＧＮＤに接続される出力端（以下、これをＩＯ端と呼ぶ）と、直接アースラインに接続される出力端（以下、これをＸＩＯ端と呼ぶ）とが設けられる。そこで電流源セル（Ｃ２１〜Ｃ３５）においては、全ての電流源が常にオン状態に維持され、入力されるラインデータ（Ｓ５〜Ｓ１３）に基づいて出力端をＩＯ端又はＸＩＯ端に切り換えることにより、出力電流Ｉ3 が抵抗Ｒを流れ当該抵抗Ｒでの電圧降下からアナログ出力電圧Ｖ3 を得る。
【００３０】
例えば、論理レベル「００００００」のラインデータ（Ｓ５〜Ｓ１０）が入力され電流源セル（Ｃ２１〜Ｃ３５）は全てＸＩＯ端に出力している状態において、論理レベル「０００００１」のラインデータ（Ｓ５〜Ｓ１０）が入力されると、電流源セルＣ２１の出力端はＸＩＯ端からＩＯ端に切り換えられ、論理レベル「００００１１」のラインデータ（Ｓ５〜Ｓ１０）が入力されると、電流源セルＣ２２の出力端はＸＩＯ端からＩＯ端に切り換えられる。
【００３１】
このようにラインデータ（Ｓ５〜Ｓ１０）がインクリメントされることに伴つて電流源セル（Ｃ２１〜Ｃ３５）の出力端は「Ｃ２１、Ｃ２２、・・」の順にＸＩＯ端からＩＯ端に切り換えられ、論理レベル「１１１０１１」のラインデータ（Ｓ５〜Ｓ１０）が入力されると、電流源セルＣ３４の出力端はＸＩＯ端からＩＯ端に切り換えられ、論理レベル「１１１１１１」のラインデータ（Ｓ５〜Ｓ１０）が入力されると、電流源セルＣ３５の出力端はＸＩＯ端からＩＯ端に切り換えられ電流源セル（Ｃ２１〜Ｃ３５）の出力端は全てＩＯ端に切り換えられる。従つて電流源セル（Ｃ２１〜Ｃ３５）の出力端は、入力データ（Ｓ１〜Ｓ４）がインクリメントされることに伴つて、「Ｃ２１、Ｃ２２、・・、Ｃ３５」の順にＸＩＯ端からＩＯ端に切り換えられる。
【００３２】
ところで図８との対応部分に同一符号を付して示す図１２は、差動出力電流源セル・マトリクス型Ｄ／Ａコンバータ３０の電流源セルＣ２１を示し、スイツチＳＷ１１及びＳＷ１２の構成を除いてシングルエンド出力電流源セル・マトリクス型Ｄ／Ａコンバータ１の電流源セルＣ１と同様に構成され、電流源セル（Ｃ２１〜Ｃ３５）は全て同じ回路構成になつているため、これらのうち電流源セルＣ２１についてのみ説明する。
【００３３】
この場合、ノア回路１２は制御データＳ３１をラツチ１３を介してスイツチＳＷ１１に出力すると共に、インバータ３１に出力する。インバータ３１は制御データＳ３１の極性を反転し、これを制御データＳ３２としてスイツチＳＷ１２に出力する。スイツチＳＷ１１はＦＥＴＱ１１でなり、制御データＳ３１をＦＥＴＱ１１のゲートに入力する。このＦＥＴＱ１１のドレインはＩＯ端に接続され、ソースはカスケード型電流源１４に接続される。一方、スイツチＳＷ１２はＦＥＴＱ１２でなり、制御データＳ３２をＦＥＴＱ１２のゲートに入力する。このＦＥＴＱ１２のドレインはＸＩＯ端に接続され、ソースはカスケード型電流源１４に接続される。
【００３４】
従つて電流源セルＣ２１においては、論理レベル「０」の制御データＳ３１がスイツチＳＷ１１に入力されると、当該スイツチＳＷ１１がオンされると共に、インバータ３１によつて極性が反転された論理レベル「１」の制御データＳ３２がスイツチＳＷ１２に入力され、当該スイツチＳＷ１２がオフされる。これにより電流ｉ3 はＩＯ端に出力される。これに対して、論理レベル「１」の制御データＳ３１がスイツチＳＷ１１に入力されると、当該スイツチＳＷ１１がオフされると共に、インバータ３１によつて極性が反転された論理レベル「０」の制御データＳ３２がスイツチＳＷ１２に入力され、当該スイツチＳＷ１２がオンされる。これにより電流ｉ3 はＸＩＯ端に出力される。
【００３５】
ここで差動出力電流源セル・マトリクス型Ｄ／Ａコンバータ３０のタイミングチヤートを図１３に示し、デイジタル入力データ（Ｓ１〜Ｓ４）を論理レベル「００００」から「１１１１」まで１ビツトずつインクリメントして入力する場合、（ｎ−１）番目のデイジタル入力データ（Ｓ１〜Ｓ４）が入力されている状態で、ｎ番目のデイジタル入力データ（Ｓ１〜Ｓ４）が入力されるときの差動出力電流源セル・マトリクス型Ｄ／Ａコンバータ３０の動作を説明する。
【００３６】
差動出力電流源セル・マトリクス型Ｄ／Ａコンバータ３０においても同様に、図１３（Ａ）〜（Ｆ）の動作は、図９（Ａ）〜（Ｆ）の動作と同タイミングで行われる。従つて図１３（Ｇ）及び（Ｈ）に示すように、ｎ番目のスイツチＳＷ１２がオンされ電流ｉ3 をＸＩＯ端に出力している状態において、ｎ番目のスイツチＳＷ１１がクロツクの立ち上がりタイミングｔb でオンされると共に、同タイミングでｎ番目のスイツチＳＷ１２がオフされるので、ｎ番目の電流源セルは出力端をＸＩＯ端からＩＯ端に切り換えて電流ｉ3 をＩＯ端に出力する。図１３（Ｉ）はｎ番目のカスケード型電流源１４が常にオン状態にあることを示し、図１３（Ｊ）は全てのカスケード型電流源１４が常にオン状態にあることを示す。
【００３７】
かくして図１３（ｋ）に示すように、差動出力電流源セル・マトリクス型Ｄ／Ａコンバータ３０においては、スイツチＳＷ１１がオンされた電流源セルから出力される電流ｉ3 が加算され、その結果得た出力電流ｎｉ3 が抵抗Ｒに流れることにより、抵抗Ｒでの電圧降下からアナログ出力電圧ｎｉ3 Ｒを得る。
【００３８】
このように電流源セル（Ｃ２１〜Ｃ３５）においては、スイツチＳＷ１１及びＳＷ１２のオン・オフ動作によつて、オン状態にあるカスケード型電流源１４の出力端をＩＯ端又はＸＩＯ端に切り換えるようになされている。従つて、差動出力電流源セル・マトリクス型Ｄ／Ａコンバータ３０においては、スイツチＳＷ１１及びＳＷ１２のオン・オフ動作をするときカスケード型電流源１４がオン状態で安定していることから、シングルエンド出力電流源セル・マトリクス型Ｄ／Ａコンバータ１に比して、出力時のセトリングタイムを小さくすることができ、高速動作が可能になる。
【００３９】
またこの電流源セル（Ｃ２１〜Ｃ３５）においては、カスケード型電流源１４をスイツチＳＷ１１及びＳＷ１２を介して出力端に接続しているため、カスケード型電流源１４のドレイン容量がアナログ出力電圧Ｖ3 に現れず、使用し得るカスケード型電流源１４のサイズや種類に制限がない。
【００４０】
【発明が解決しようとする課題】
ところでかかる構成の差動出力電流源セル・マトリクス型Ｄ／Ａコンバータ３０においては、全ての電流源セル（Ｃ２１〜Ｃ３５）が常にオン状態にあつて、各電流源セル（Ｃ２１〜Ｃ３５）の電流ｉ3 がＩＯ端又はＸＩＯ端のいずれかに出力されていることから、合計して常に１５ｉ3 の電流が出力されていることになる。このように差動出力電流源セル・マトリクス型Ｄ／Ａコンバータ３０は、全ての電流源セル（Ｃ２１〜Ｃ３５）を常に立ち上げているので、消費電力が大きくなる問題があつた。
【００４１】
本発明は以上の点を考慮してなされたもので、高速動作を維持した上で従来に比して一段と消費電力を低減し得るデイジタルアナログ変換器を提案しようとするものである。
【００４２】
【課題を解決するための手段】
かかる課題を解決するため本発明においては、複数の電流発生手段を有し、デイジタルデータに応じて複数の電流発生手段を動作させ、発生した電流を加算して出力することによりデイジタルデータに応じたアナログ信号を出力するデイジタルアナログ変換器において、入力されたデイジタルデータを所定ビツト数のラインデータに変換するデコード手段と、ラインデータに基づいて所望の電流発生手段を動作させ、発生した電流を第１の出力端に出力した後、基準クロツクの半クロツク分後に第２の出力端に切り換えて電流を出力することにより当該第２の出力端にデイジタルデータに応じたアナログ信号を出力する複数の電流発生手段とを設けるようにした。
【００４３】
このようにラインデータに基づいて所望の電流発生手段を動作させ、発生した電流を第１の出力端に出力した後、基準クロツクの半クロツク分後に第２の出力端に切り換えて電流を出力するようにしたことにより、電流発生手段を動作させ、発生した電流の出力端を第１の出力端から第２の出力端に切り換えるまでに限り、電流が増加することによつて電流発生手段を安定させることができる。
【００４４】
【発明の実施の形態】
以下図面について、本発明の一実施例を詳述する。
【００４５】
図１１との対応部分に同一符号を付して示す図１は、実施例による電流源セル・マトリクス型Ｄ／Ａコンバータ４０を示し、ロー・デコーダ２及びカラム・デコーダ３の構成を除いて、差動出力電流源セル・マトリクス型Ｄ／Ａコンバータ３０と異なつて構成されている。
【００４６】
この電流源セル・マトリクスＤ／Ａコンバータ４０においては、４ビツトのデイジタル入力データ（Ｓ１〜Ｓ４）のうち、上位２ビツトのデイジタル入力データＳ１及びＳ２をロー・デコーダ２に入力し、下位２ビツトのデイジタル入力データＳ３及びＳ４をカラム・デコーダ３に入力する。ロー・デコーダ２及びカラム・デコーダ３は、デイジタル入力データ（Ｓ１〜Ｓ４）に対して、上述した図６に示すようなデコードを施すことにより、所定ビツト数のラインデータ（Ｓ５〜Ｓ１０）にデコードする。例えば、入力データ（Ｓ１〜Ｓ４）が論理レベル「０１０１」のとき、これは論理レベル「００１００１」のラインデータ（Ｓ５〜Ｓ１０）にデコードされる。
【００４７】
ロー・デコーダ２はラインデータＳ５を電流源セル（Ｃ４８〜Ｃ５５）に出力し、ラインデータＳ６を電流源セル（Ｃ４４〜Ｃ５１）に出力し、ラインデータＳ７を電流源セル（Ｃ４１〜Ｃ４７）に出力する。また電流源セル（Ｃ４１〜Ｃ４３）は電源６に接続されて論理レベル「１」のラインデータＳ１１が入力されており、さらに電流源セル（Ｃ５２〜Ｃ５５）はアースラインＧＮＤに接続されて論理レベル「０」のラインデータＳ１２が入力されている。
【００４８】
一方、カラム・デコーダ３はラインデータＳ８を電流源セル（Ｃ４３、Ｃ４７、Ｃ５１、Ｃ５５）に出力し、ラインデータＳ９を電流源セル（Ｃ４２、Ｃ４６、Ｃ５０、Ｃ５４）に出力し、ラインデータＳ１０を電流源セル（Ｃ４１、Ｃ４５、Ｃ４９、Ｃ５３）に出力する。また電流源セル（Ｃ４４、Ｃ５２）は電源６に接続されて論理レベル「１」のラインデータＳ１１が入力されており、さらに電流源セルＣ４８は電源７に接続されて論理レベル「１」のラインデータＳ１３が入力されている。
【００４９】
電流源セル（Ｃ４１〜Ｃ５５）は入力されるラインデータ（Ｓ５〜Ｓ１３）に基づいてオン・オフ動作を行い、オンされた電流源セルは所定の電流をまず第１の出力端（以下、これをＸＩＯ端と呼ぶ）に出力して電流源を安定させた後、第２の出力端（以下、これをＩＯ端と呼ぶ）に切り換える。従つて電流源セル・マトリクスＤ／Ａコンバータ４０においては、電流源セル（Ｃ４１〜Ｃ５５）のうち、オンされた電流源セルから出力される電流を加算し、その結果得た出力電流Ｉ4 が抵抗Ｒに流れることにより、抵抗Ｒでの電圧降下からアナログ出力電圧Ｖ4 を得る。
【００５０】
ところで電流源セル（Ｃ４１〜Ｃ５５）は全て同じ回路構成になつているため、これらのうち電流源セルＣ４１についてのみ図２を用いて説明する。この電流源セルＣ４１においては、カラム・デコーダ３から送出されるラインデータＳ１０と、電源６から送出されるラインデータＳ１１とをアンド回路４１に入力すると共に、ロー・デコーダ２から送出されるラインデータＳ７をノア回路４２に入力する。
【００５１】
アンド回路４１はラインデータＳ１０とラインデータＳ１１の論理積をとり、その結果得られるアンド出力データＳ４１をノア回路４２に出力する。ノア回路４２はアンド出力データＳ４１とラインデータＳ７との論理積否定をとり、その結果得られる制御データＳ４２をラッチ４３に出力する。ラツチ４３は制御データＳ４２を取り込みデータを書き換えてラツチ４４及びインバータ４５に出力する。
【００５２】
インバータ４５は制御データＳ４２の極性を反転し、その結果得たインバータ出力データＳ４３をナンド回路４６に出力する。ナンド回路４６は、このインバータ出力データＳ４３と、ラツチ４４に保持されていた制御データＳ４２との論理積否定をとり、その結果得た制御データＳ４４をスイツチＳＷ１２に出力する。その後、ラツチ４４はラツチ４３から送出される制御データＳ４２を取り込むことにより、保持されていた制御データＳ４２を書き換え一時的に保持した後、スイツチＳＷ１１及びナンド回路４６に出力する。ナンド回路４６は、書き換えられた制御データＳ４２と、インバータ出力データＳ４３との論理積否定をとり、その結果得た制御データＳ４４をスイツチＳＷ１２に出力する。
【００５３】
スイツチＳＷ１１はＦＥＴＱ１１でなり、制御データＳ４２をＦＥＴＱ１１のゲートに入力する。このＦＥＴＱ１１のドレインはＩＯ端に接続され、ソースはカスケード型電流源１４を形成するＦＥＴＱ２のドレインに接続される。一方スイツチＳＷ１２はＦＥＴＱ１２でなり、制御データＳ４４をＦＥＴＱ１２のゲートに入力する。このＦＥＴＱ１２のドレインはＸＩＯ端に接続され、ソースはカスケード型電流源１４を形成するＦＥＴＱ２のドレインに接続される。
【００５４】
カスケード型電流源１４はＦＥＴＱ２及びＦＥＴＱ３の直列回路でなり、ＦＥＴＱ２及びＦＥＴＱ３のゲートにはバイアス電圧が印加され、一方、ＦＥＴＱ２のソースはＦＥＴＱ３のドレインに接続され、ＦＥＴＱ３のソースは電源１５に接続される。
【００５５】
例えば論理レベル「０００００１」のラインデータ（Ｓ５〜Ｓ１０）が電流源セル（Ｃ４１〜Ｃ５５）に入力されると、電流源セルＣ４１は論理レベル「１」のラインデータＳ１０と論理レベル「１」のラインデータＳ１１をアンド回路４１に入力すると共に、論理レベル「０」のラインデータＳ７をノア回路４２に入力する。アンド回路４１は、論理レベル「１」のラインデータＳ１０と、論理レベル「１」のラインデータＳ１１との論理積をとり、その結果得た論理レベル「１」のアンド出力データＳ４１をノア回路４２に出力する。
【００５６】
ノア回路４２は、論理レベル「１」のアンド出力データＳ４１と、論理レベル「０」のラインデータＳ７との論理和否定をとり、その結果得た論理レベル「０」の制御データＳ４２をラツチ４３に出力する。ラツチ４３は制御データＳ４２を取り込みデータを書き換えてラツチ４４及びインバータ４５に出力する。インバータ４５は論理レベル「０」の制御データＳ４２の極性を反転し、その結果得た論理レベル「１」のナンド出力データＳ４３をナンド回路４６に出力する。
【００５７】
ナンド回路４６は、論理レベル「１」のナンド出力データＳ４３と、ラツチ４４に保持されていた論理レベル「１」の制御データＳ４２との論理積否定をとり、その結果得た論理レベル「０」の制御データＳ４４をスイツチＳＷ１２に出力する。これにより電流源セルＣ４１においては、スイツチＳＷ１２がオンされＸＩＯ端に電流ｉ4 を出力する。
【００５８】
ラツチ４４はラツチ４３から送出される論理レベル「０」の制御データＳ４２を取り込むことにより、保持されていた論理レベル「１」の制御データＳ４２を書き換え一時的に保持した後、当該論理レベル「０」の制御データＳ４２をスイツチＳＷ１１及びナンド回路４６に出力する。ナンド回路４６は、書き換えられた論理レベル「０」の制御データＳ４２と、論理レベル「１」のナンド出力データＳ４３との論理積否定をとり、その結果得た論理レベル「１」の制御データＳ４４をスイツチＳＷ１２に出力する。これにより電流源セルＣ４１においては、スイツチＳＷ１２がオフされると共にスイツチＳＷ１１がオンされるので、電流ｉ4 の出力端をＸＩＯ端からＩＯ端に切り換える。
【００５９】
ここで電流源セル・マトリクス型Ｄ／Ａコンバータ４０のタイミングチヤートを図３に示し、デイジタル入力データ（Ｓ１〜Ｓ４）を論理レベル「００００」（０番目）から「１１１１」（１５番目）まで１ビツトずつインクリメントして入力する場合、（ｎ−１）番目のデジタル入力データ（Ｓ１〜Ｓ４）が入力されている状態で、ｎ番目のデイジタル入力データ（Ｓ１〜Ｓ４）が入力されるときの電流源セル・マトリクス型Ｄ／Ａコンバータ４０の動作を説明する。
【００６０】
図３（Ａ）はラツチ４３及び４４に与えるクロツク（ＣＬＫ）を示し、図３（Ｂ）はデイジタル入力データ（Ｓ１〜Ｓ４）を示す。図３（Ｃ）及び（Ｄ）に示すように、ラツチ４３は、（ｎ−１）番目の制御データＳ４２（論理レベル「１」）を保持してこれらを出力しているホールド状態において、クロツクの立ち下がりタイミングｔa に同期してｎ番目の制御データＳ４２（論理レベル「０」）を取り込みデータを書き換えてラツチ４４及びインバータ４５に出力する。
【００６１】
インバータ４５はｎ番目の制御データＳ４２（論理レベル「０」）の極性を反転し、その結果得たｎ番目のナンド出力データＳ４３（論理レベル「１」）をナンド回路４６に出力する。ナンド回路４６は、ｎ番目のナンド出力データＳ４３（論理レベル「１」）と、ラツチ４４に保持されていた（ｎ−１）番目の制御データＳ４２（論理レベル「１」）との論理積否定をとり、その結果得た論理レベル「０」の制御データＳ４４をスイツチＳＷ１２に出力する。これにより、スイツチＳＷ１２がオンされ（図３（Ｈ））、ＸＩＯ端に電流ｉ4 を出力する。この状態において、ラツチ４３は、クロツクの立ち上がりタイミングｔb に同期してｎ番目の制御データＳ４２（論理レベル「０」）を保持してこれらをラツチ４４及びインバータ４５に出力する。
【００６２】
続いて図３（Ｅ）及び（Ｆ）に示すように、ラツチ４４は、（ｎ−１）番目の制御データＳ４２（論理レベル「１」）を保持してこれらを出力しているホールド状態において、クロツクの立ち上がりタイミングｔb に同期してｎ番目の制御データＳ４２（論理レベル「０」）を取り込むことにより、保持されていた（ｎ−１）番目の制御データＳ４２（論理レベル「１」）をｎ番目の制御データＳ４２（論理レベル「０」）に書き換え一時的に保持した後、当該ｎ番目の制御データＳ４２（論理レベル「０」）をスイツチＳＷ１１及びナンド回路４６に出力する。ナンド回路４６は、書き換えられたｎ番目の制御データＳ４２（論理レベル「０」）と、ｎ番目のナンド出力データＳ４３（論理レベル「１」）との論理積否定をとり、その結果得た論理レベル「１」の制御データＳ４４をスイツチＳＷ１２に出力する。これにより、スイツチＳＷ１２がオフされる（図３（Ｈ））と共に、スイツチＳＷ１１がオンされる（図３（Ｇ））ので、電流ｉ4 の出力端をＸＩＯ端からＩＯ端に切り換える。
【００６３】
従つて図３（Ｉ）及び（Ｊ）に示すように、タイミングｔa に同期してｎ番目のカスケード型電流源１４がオンされるので、全体としてｎ個のカスケード型電流源１４がオンされる。かくして図３（ｋ）に示すように、電流源セル・マトリクス型Ｄ／Ａコンバータ４０においては、オンされた電流源セルから出力される電流ｉ4 が加算され、その結果得た出力電流ｎｉ4 が抵抗Ｒを流れることにより、抵抗Ｒでの電圧降下からアナログ出力電圧ｎｉ4 Ｒを得る。
【００６４】
以上の構成において、電流源セル（Ｃ４１〜Ｃ５５）は、まずクロツクの立ち下がりタイミングｔa に同期してスイツチＳＷ１２をオンすることにより、カスケード型電流源１４を立ち上げて電流ｉ4 をＸＩＯ端に出力する。この状態において、電流源セル（Ｃ４１〜Ｃ５５）は、次のクロツクの立ち上りタイミングｔb に同期してスイツチＳＷ１２をオフすると共にスイツチＳＷ１１をオンすることにより、電流ｉ4 の出力端をＸＩＯ端からＩＯ端に切り換える。従つて電流源セル・マトリクスＤ／Ａコンバータ４０においては、出力電流Ｉ4 をＩＯ端に出力するとき、立ち上がつたカスケード型電流源１４はオン状態で既に安定しているので、高速動作できる。
【００６５】
また電流源セル・マトリクスＤ／Ａコンバータ４０においては、電流Ｉ4 の出力端をＸＩＯ端からＩＯ端に切り換える直前（ハーフクロツク前）にカスケード型電流源１４を立ち上げるようにしたことにより、常にカスケード型電流源１４を立ち上げている差動出力電流源セル・マトリクス型Ｄ／Ａコンバータ３０の約半分に消費電力を低減できる。
【００６６】
因みに、この電流源セル・マトリクスＤ／Ａコンバータ４０においては、電流源セル（Ｃ４１〜Ｃ５５）内にロジツク回路を増やすことになるが、ロジツク回路の動作に必要な消費電力は全体の消費電力に比して非常に小さいので無視することができる。また電流源セル（Ｃ４１〜Ｃ５５）のセルサイズに占めるロジツク回路の割合は非常に小さいので、当該電流源セル（Ｃ４１〜Ｃ５５）のセルサイズに影響を与えず、セルサイズが大きくなることはない。
【００６７】
以上の構成によれば、カスケード型電流源１４の出力をＸＩＯ端からＩＯ端に切り換える直前（ハーフクロツク前）に当該カスケード型電流源１４を立ち上げるようにしたことにより、カスケード型電流源１４を立ち上げて電流ｉ4 の出力端をＸＩＯ端からＩＯ端に切り換えるまでに限り、電流ｉ4 が増加することによつてカスケード型電流源１４を安定させることができ、かくして高速動作を維持した上で従来に比して一段と消費電力を低減し得る。
【００６８】
なお上述の実施例においては、本発明を電流源セル・マトリクス型Ｄ／Ａコンバータ４０に適用するようにした場合について述べたが、本発明はこれに限らず、図２との対応部分に同一符号を付して示す図４のように、インバータ４５をナンド回路５１に代えて当該ナンド回路５１の一方の入力端子にスイツチＳＷ２１を接続し、当該スイツチＳＷ２１の第１の入力端子を電源に接続し、第２の入力端子をアースラインＧＮＤに接続することにより、スイツチＳＷ２１が第１の入力端子に接続されているとき、電流源セル・マトリクスＤ／Ａコンバータ４０として動作し、これに対して第２の入力端子に接続されているとき、差動出力電流源セル・マトリクス型Ｄ／Ａコンバータ３０として動作するようにしても良い。
【００６９】
スイツチＳＷ２１が第１の入力端子に接続されているとき、論理レベル「１」の切換データＳ５１がナンド回路５１に入力される。ナンド回路５１は、論理レベル「１」の切換データＳ５１と、ラツチ４３から送出される制御データＳ４２との論理積否定をとり、その結果得たナンド出力データＳ５２をナンド回路４６に出力する。この場合、制御データＳ４２が論理レベル「１」のとき、ナンド出力データＳ５２は論理レベル「０」となり、一方、制御データＳ４２が論理レベル「０」のとき、ナンド出力データＳ５２は論理レベル「１」となるので、インバータと同じ動作を行うことになる。これにより、スイツチＳＷ２１が第１の入力端子に接続されているとき、電流源セル・マトリクス型Ｄ／Ａコンバータ４０と同じ動作を行う。
【００７０】
これに対して、スイツチＳＷ２１が第２の入力端子に接続されているとき、論理レベル「０」の切換データＳ５１がナンド回路５１に入力される。ナンド回路５１は、論理レベル「０」の切換データＳ５１と、ラツチ４３から送出される制御データＳ４２との論理積否定をとり、その結果得たナンド出力データＳ５２をナンド回路４６に出力する。この場合、制御データＳ４２が論理レベル「０」のとき、ナンド出力データＳ５２は論理レベル「１」となり、一方、制御データＳ４２が論理レベル「１」のときも、ナンド出力データＳ５２は論理レベル「１」となる。これにより、スイツチＳＷ２１が第２の入力端子に接続されているとき、ナンド回路５１は入力される制御データＳ４２に関係なく、論理レベル「１」のナンド出力データＳ５２をナンド回路４６に出力する。
【００７１】
従つてナンド回路４６は、論理レベル「１」のナンド出力データＳ５２と、ラツチ４４から送出される制御データＳ４２との論理積否定をとり、その結果得た制御データＳ５３をスイツチＳＷ１２に出力する。この場合、制御データＳ４２が論理レベル「１」のとき、ナンド出力データＳ５３は論理レベル「０」となり、一方、制御データＳ４２が論理レベル「０」のとき、ナンド出力データＳ５３は論理レベル「１」となるので、インバータと同じ動作を行うことになる。これにより、スイツチＳＷ２１が第２の入力端子に接続されているとき、差動出力電流源セル・マトリクス型Ｄ／Ａコンバータ３０と同じ動作を行う。
【００７２】
かくしてユーザはスイツチＳＷ２１を切り換えるだけで、上述した電流源セルＣ６１を有する電流源セル・マトリクスＤ／Ａコンバータを、電流源セル・マトリクスＤ／Ａコンバータ４０として、或いは差動出力電流源セル・マトリクス型Ｄ／Ａコンバータ３０として使用することができる。
【００７３】
また上述の実施例においては、まずクロツクの立ち下がりタイミングｔa に同期してカスケード型電流源１４を立ち上げ、続いて半クロツク後のクロツクの立ち上がりタイミングｔb に同期して出力端をＸＩＯ端からＩＯ端に切り換えるようにした場合について述べたが、本発明はこれに限らず、クロツクのデユーテイを変更してクロツクの立ち下りタイミングｔa から立ち上がりタイミングｔb までの時間をできるだけ短くすれば、さらに消費電力を削減できる。
【００７４】
さらに上述の実施例においては、電流発生手段としてカスケード型電流源１４からなる電流源セル（Ｃ４１〜Ｃ５５）を適用するようにした場合について述べたが、本発明はこれに限らず、例えばカレントミラー型電流源からなる電流源セルのように、この他種々の電流発生手段を適用するようにしても良い。
【００７５】
さらに上述の実施例においては、スイツチ素子としてＦＥＴＱ１１及び１２を適用するようにした場合について述べたが、本発明はこれに限らず、例えばバイポーラトランジスタ等のように、この他種々のスイツチ素子を適用するようにしても良い。
【００７６】
さらに上述の実施例においては、インバータ４５及びナンド回路４６を用いてスイツチＳＷ１２のオン・オフ動作をするようにした場合について述べたが、本発明はこれに限らず、まずクロツクの立ち下りタイミングｔa に同期してスイツチＳＷ１２をオンし、続いて半クロツク後のクロツクの立ち上がりタイミングｔb に同期してスイツチＳＷ１２をオフすることができれば、この他種々のロジツク回路の組合せを用いるようにしても良い。
【００７７】
【発明の効果】
上述のように本発明によれば、ラインデータに基づいて所望の電流発生手段を動作させ、発生した電流を第１の出力端に出力した後、基準クロツクの半クロツク分後に第２の出力端に切り換えて電流を出力するようにしたことにより、電流発生手段を動作させ、発生した電流の出力端を第１の出力端から第２の出力端に切り換えるまでに限り、当該電流が増加することによつて電流発生手段を安定させることができ、かくして高速動作を維持した上で従来に比して一段と消費電力を低減し得る。
【図面の簡単な説明】
【図１】本発明の一実施例による電流源セル・マトリクス型Ｄ／Ａコンバータの構成を示すブロツク図である。
【図２】電流源セルの回路構成を示す接続図である。
【図３】電流源セル・マトリクス型Ｄ／Ａコンバータのタイミングチヤートを示す略線図である。
【図４】他の実施例による電流源セルの回路構成である。
【図５】シングルエンド出力電流源セル・マトリクス型Ｄ／Ａコンバータの構成を示す略線図である。
【図６】デイジタル入力データとアナログ出力電圧の関係を示す図表である。
【図７】電流源セルのスイツチング順序を示す略線図である。
【図８】電流源セルの回路構成を示す接続図である。
【図９】シングルエンド出力電流源セル・マトリクス型Ｄ／Ａコンバータのタイミングチヤートを示す略線図である。
【図１０】電流源セルの回路構成を示す接続図である。
【図１１】差動出力電流源セル・マトリクス型Ｄ／Ａコンバータの構成を示すブロツク図である。
【図１２】電流源セルの回路構成を示す接続図である。
【図１３】差動出力電流源セル・マトリクス型Ｄ／Ａコンバータのタイミングチヤートを示す略線図である。
【符号の説明】
２……ロー・デコーダ、３……カラム・デコーダ、４０……実施例による電流源セル・マトリクス型Ｄ／Ａコンバータ、Ｃ４１〜Ｃ５５……電流源セル、４３、４４……ラツチ、４５……インバータ、４６……ナンド回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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