(57)【特許請求の範囲】
【請求項１】
映像信号に重畳された所定の規格に応じたＣＲＩ信号を含む規定信号およびＣＲＩ信号を含まない規定信号に付加されているデータをスライスレベルに基づいて分離するデータスライス回路であって、
映像信号から複合同期信号を分離する複合同期分離回路と、
上記複合同期分離回路から出力された同期信号に基づいて、所望のＣＲＩ信号を含む規定信号が重畳されているラインまたはＣＲＩ信号を含まない規定信号が重畳されているラインを検出し、検出したラインの期間のみライン検出パルスを出力するライン検出回路と、
上記ライン検出回路のライン検出パルスを受けて、上記規定信号がＣＲＩ信号を含む場合には、当該ＣＲＩ信号の期間にアクティブとなるパルスを生成し、ＣＲＩ信号を含まずリファレンス信号のみ含む場合には、複合同期信号の入力から所定の期間にアクティブとなるパルスを生成するウィンドウパルス発生回路と、
上記ウィンドウパルス発生回路が出力したパルスの期間のみ、上記規定信号の平均電圧をサンプリングし、ホールドして、データスライス基準電圧を検出するデータスライス基準電圧検出回路と、
第１の直流電圧および当該第１の直流電圧より高い第２の直流電圧が供給され、上記データスライス基準電圧検出回路の出力電圧に、上記ライン検出回路から出力されたライン検出パルスに応じて変化させた直流電圧を加算して上記スライスレベルを発生するデータスライスレベル発生回路と、を有し、
上記データスライスレベル発生回路は、
上記規定信号がＣＲＩ信号を含む場合には、上記データスライス基準電圧検出回路の出力電圧をそのままのレベルでデータスライスレベルとして発生し、ＣＲＩ信号を含まずリファレンス信号のみ含む場合には、上記データスライス基準電圧検出回路の出力電圧に上記第２の直流電圧から第１の直流電圧を減じた電圧を加算したレベルでデータスライスレベルとして発生する
データスライス回路。
【請求項２】
上記規定信号は映像信号の垂直ブランキング期間に重畳され、
上記ウィンドウパルス発生回路は、上記規定信号がＣＲＩ信号を含む場合には、当該ＣＲＩ信号の期間にアクティブとなるパルスを生成し、ＣＲＩ信号を含まずリファレンス信号のみ含む場合には、複合同期信号の立上がり直後のバックポーチの期間にアクティブとなるパルスを生成する
請求項１記載のデータスライス回路。
【請求項３】
上記データスライス基準電圧検出回路は、上記規定信号がＣＲＩ信号を含む場合には、ＣＲＩ信号の平均電圧値を出力し、ＣＲＩ信号を含まずリファレンス信号のみ含む場合には、ペデスタルレベルの電圧値を出力する
請求項２記載のデータスライス回路。
【請求項４】
上記第１の直流電圧はペデスタルレベルより低い電圧であり、上記第２の直流電圧はペデスタルレベルより高い電圧である
請求項２記載のデータスライス回路。
【請求項５】
上記第１の直流電圧はペデスタルレベルより低い電圧であり、上記第２の直流電圧はペデスタルレベルより高い電圧であり、
上記データスライスレベル発生回路は、上記規定信号がＣＲＩ信号を含む場合には、上記データスライス基準電圧検出回路の出力電圧をそのままのレベルでデータスライスレベルとして発生し、ＣＲＩ信号を含まずリファレンス信号のみ含む場合には、上記ペデスタレベルに上記第２の直流電圧から第１の直流電圧を減じた電圧を加算したレベルでデータスライスレベルとして発生する
請求項３記載のデータスライス回路。
【請求項６】
映像信号に重畳された所定の規格に応じたＣＲＩ信号を含む規定信号およびＣＲＩ信号を含まない規定信号に付加されているデータをスライスレベルに基づいて分離するデータスライス回路であって、
映像信号をシンクチップクランプするシンクチップクランプ回路と、
映像信号から複合同期信号を分離する複合同期分離回路と、
上記複合同期分離回路から出力された同期信号に基づいて、所望のＣＲＩ信号を含む規定信号が重畳されているラインまたはＣＲＩ信号を含まない規定信号が重畳されているラインを検出し、検出したラインの期間のみライン検出パルスを出力するライン検出回路と、
上記ライン検出回路のライン検出パルスを受けて、上記規定信号がＣＲＩ信号を含む場合には、当該ＣＲＩ信号の期間にアクティブとなるパルスを生成し、ＣＲＩ信号を含まずリファレンス信号のみ含む場合には、複合同期信号の入力から所定の期間にアクティブとなるパルスを生成するウィンドウパルス発生回路と、
上記ウィンドウパルス発生回路が出力したパルスの期間のみ、上記シンクチップクランプ回路でクランプされた上記規定信号の平均電圧をサンプリングし、ホールドして、データスライス基準電圧を検出するデータスライス基準電圧検出回路と、
第１の直流電圧および当該第１の直流電圧より高い第２の直流電圧が供給され、上記データスライス基準電圧検出回路の出力電圧に、上記ライン検出回路から出力されたライン検出パルスに応じて変化させた直流電圧を加算して上記スライスレベルを発生するデータスライスレベル発生回路と、を有し、
上記データスライスレベル発生回路は、
上記規定信号がＣＲＩ信号を含む場合には、上記データスライス基準電圧検出回路の出力電圧をそのままのレベルでデータスライスレベルとして発生し、ＣＲＩ信号を含まずリファレンス信号のみ含む場合には、上記データスライス基準電圧検出回路の出力電圧に上記第２の直流電圧から第１の直流電圧を減じた電圧を加算したレベルでデータスライスレベルとして発生する
データスライス回路。
【請求項７】
上記規定信号は映像信号の垂直ブランキング期間に重畳され、
上記ウィンドウパルス発生回路は、上記規定信号がＣＲＩ信号を含む場合には、当該ＣＲＩ信号の期間にアクティブとなるパルスを生成し、ＣＲＩ信号を含まずリファレンス信号のみ含む場合には、複合同期信号の立上がり直後のバックポーチの期間にアクティブとなるパルスを生成する
請求項６記載のデータスライス回路。
【請求項８】
上記データスライス基準電圧検出回路は、上記規定信号がＣＲＩ信号を含む場合には、ＣＲＩ信号の平均電圧値を出力し、ＣＲＩ信号を含まずリファレンス信号のみ含む場合には、ペデスタルレベルの電圧値を出力する
請求項７記載のデータスライス回路。
【請求項９】
上記第１の直流電圧はペデスタルレベルより低い電圧であり、上記第２の直流電圧はペデスタルレベルより高い電圧である
請求項７記載のデータスライス回路。
【請求項１０】
上記第１の直流電圧はペデスタルレベルより低い電圧であり、上記第２の直流電圧はペデスタルレベルより高い電圧であり、
上記データスライスレベル発生回路は、上記規定信号がＣＲＩ信号を含む場合には、上記データスライス基準電圧検出回路の出力電圧をそのままのレベルでデータスライスレベルとして発生し、ＣＲＩ信号を含まずリファレンス信号のみ含む場合には、上記ペデスタレベルに上記第２の直流電圧から第１の直流電圧を減じた電圧を加算したレベルでデータスライスレベルとして発生する
請求項８記載のデータスライス回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ビデオ信号処理回路に係り、特に、入力ビデオ信号に重畳された各種データを分離するデータスライス回路に関するものである。
【０００２】
【従来の技術】
データスライス回路は、テレビジョン（ＴＶ）やデジタルＴＶ等の映像信号の垂直ブランキング期間（以下、ＶＢＩと呼ぶ）に重畳された規定信号（以下、ＶＢＩ信号と呼ぶ）、たとえばクローズドキャプション（ＥＩＡ−６０８）、ＩＤ−１（ＥＩＡＪ−ＣＰＲ１２０４）、欧州テレテキスト（Teletext）／VPS などのＶＢＩ信号に付加されている（載せられている）データを分離し、デジタル化して出力する。
【０００３】
そして、ＴＶやデジタルＴＶ等の映像信号の垂直ブランキング期間に重畳されるＶＢＩ信号は、大きく分けると、クローズドキャプションやテレテキスト（Teletext）のようにClock-Run-In（以下、ＣＲＩと呼ぶ）信号を持つ（含む）ものと、ＩＤ−１のようにＣＲＩ信号は持たず（含まず）にリファレンス信号しか持たないものがある。
【０００４】
ＣＲＩ信号を持つＶＢＩ信号のデータの分離を行う従来のデータスライス回路としては、たとえば特開平１０−３３６８０９号公報に記載された回路が知られている。
また、リファレンス信号しか持たないＶＢＩ信号のデータの分離を行う従来のデータスライス回路としては、たとえば特開平６−２５３１７０号公報に記載された回路が知られている。
【０００５】
図８は、特開平１０−３３６８０９号公報に記載されているＣＲＩ信号を持つＶＢＩ信号のデータの分離を行う従来のデータスライス回路を示す回路図である。
【０００６】
このデータスライス回路１０は、図８に示すように、トップピーク検出器１１、ボトムピーク検出器１２、サンプル・ホールド回路１３、複合同期信号分離回路１４、ＣＲＩウィンドウ回路１５、コンパレータ１６、および抵抗素子Ｒ１１，Ｒ１２を有している。
【０００７】
このデータスライス回路１０においては、入力されたビデオ信号であるＶＢＩ信号のトップピークがトップピーク検出器１１で検出され、ボトムピークがボトムピーク検出器１２で検出される。
入力されたＶＢＩ信号のトップピークおよびボトムピークを検出したトップピーク検出回路１１とボトムピーク検出回路１２の出力が、抵抗素子Ｒ１１，Ｒ１２で分割される。抵抗素子Ｒ１１，Ｒ１２は同じ抵抗値に設定されていることから、トップレベルとボトムレベルの中間電圧値がノードＰからサンプル・ホールド回路１３に供給される。
また、ＣＲＩウィンドウ回路１４には、複合同期信号分離回路１４で分離された複合同期信号ＣＳＳが供給される。ＣＲＩウィンドウ回路１４では、複合同期信号ＣＳＳに基づいてサンプリングおよびホールディング動作を制御するための制御信号Ｓ１５が生成されて、サンプル・ホールド回路１３に出力される。
サンプル・ホールド回路１３においては、ＣＲＩウィンドウ回路１４による制御信号Ｓ１５に応じて、ＣＲＩ信号期間にサンプルおよびホールドした電圧を基準電圧（スライスレベル）として、コンパレータ１６に出力される。
そして、コンパレータ１６において、入力されたＶＢＩ信号とスライスレベルとが比較されることによりデータの分離が行われる。
【０００８】
図９は、特開平６−２５３１７０号公報に記載されている、リファレンス信号しか持たないＶＢＩ信号のデータの分離を行う従来のデータスライス回路を示す回路図である。
【０００９】
このデータスライス回路２０は、図９に示すように、同期信号クランプ回路２１、基準電圧源２２、バッファ２３，２４、サンプル・ホールド（Ｓ／Ｈ）回路２５、オペアンプ２６、コンパレータ２７，２８、クランプキャパシタＣ２１、および抵抗素子Ｒ２１〜Ｒ２４を有している。
【００１０】
このデータスライス回路２０においては、入力されたＶＢＩ信号は、クランプキャパシタＣ２１を介して同期信号クランプ回路２１に入力される。同期信号クランプ回路２１では、ＶＢＩ信号に含まれる同期信号が基準電圧源２２によって供給されるクランプレベルＶｃにクランプされ、クランプ後のＶＢＩ信号は、コンパレータ２７および２８にスライスされる信号として供給され、また、バッファ２３を介してサンプル・ホールド回路２５に供給される。
サンプル・ホールド回路２５では、コンパレータ２７，２８におけるスライスレベルを演算するため、クランプ後のＶＢＩ信号をペデスタルパルスによってサンプルおよびホールドされて、ペデスタルレベルＶｐが検出され、バッファ２４を介してオペアンプ２６に供給される。
また、検出されたペデスタルレベルＶｐとクランプレベルＶｃとの電位差が抵抗素子Ｒ２１，Ｒ２２で分圧され、その分圧レベルＶｓ１がスライスレベルとしてコンパレータ２７に供給される。これにより、コンパレータ２７において、同期信号を分離する処理が行われる。
オペアンプ２６では、非反転入力端子（＋）に検出されたペデスタルレベルＶｐが入力され、反転入力端子（−）にクランプレベルＶｃが抵抗素子Ｒ２３を介して供給される。そして、オペアンプ２６から、ペデスタルレベルＶｐ、クランプレベルＶｃ、抵抗素子Ｒ２３の抵抗値、および帰還抵抗素子Ｒ２４の抵抗値に基づくスライスレベルＶｓ２がコンパレータ２８のスライスレベルとして生成され、コンパレータ２８に出力される。これにより、コンパレータ２８において、入力されたＶＢＩ信号の垂直ブランキング期間等に重畳されたデータをスライスする処理が行われる。
【００１１】
【発明が解決しようとする課題】
上述したように、図８の回路においては、入力されたＶＢＩ信号のトップピークおよびボトムピークを検出するトップピーク検出回路１１とボトムピーク検出回路１２の出力を抵抗素子Ｒ１１，Ｒ１２で分割した中間電圧値をＣＲＩウィンドウ回路１５の出力パルス（制御信号）を用いて、ＣＲＩ信号期間にサンプル・ホールド回路１３によりサンプルおよびホールドした電圧を基準電圧（スライスレベル）として、コンパレータ１６によりデータの分離を行う。
したがって、図８の回路は、ＣＲＩ信号を持つＶＢＩ信号からデータの分離を行うことには適しているが、リファレンス信号しか持たないＶＢＩ信号に対しては、うまくスライスレベルを生成することができないか、またはうまくリファレンス信号をコンパレータ１６により分離することができない。
【００１２】
また、図９の回路においては、入力されたＶＢＩ信号のペデスタルレベルＶｐをサンプルホールド回路２５で検出し、シンクチップレベルＶｃとペデスタルレベルＶｐに基づいて相対的なスライスレベルＶｓ１，Ｖｓ２を設定し、このスライスレベルＶｓ１，Ｖｓ２を用いてコンパレーター２７，２８で同期分離やデータスライスを行う。
したがって、図９の回路は、ＶＢＩ信号のデータ部分とは無関係にスライスレベルを生成するため、リファレンスしか持たないＶＢＩ信号のデータの分離には適しているが、ＣＲＩ信号を持つＶＢＩ信号のデータの分離を行うには最適とは言えない。
【００１３】
本発明は、かかる事情に鑑みてなされたものであり、その目的は、規格の異なるＶＢＩ信号等に対して最適なデータスライスレベルを生成でき、確実にデータの分離／デジタル化を行うことができるデータスライス回路を提供することにある。
【００１４】
【課題を解決するための手段】
上記目的を達成するため、本発明は、映像信号に重畳された所定の規格に応じたＣＲＩ信号を含む規定信号およびＣＲＩ信号を含まない規定信号に付加されているデータをスライスレベルに基づいて分離するデータスライス回路であって、映像信号から複合同期信号を分離する複合同期分離回路と、上記複合同期分離回路から出力された同期信号に基づいて、所望のＣＲＩ信号を含む規定信号が重畳されているラインまたはＣＲＩ信号を含まない規定信号が重畳されているラインを検出し、検出したラインの期間のみライン検出パルスを出力するライン検出回路と、上記ライン検出回路のライン検出パルスを受けて、上記規定信号がＣＲＩ信号を含む場合には、当該ＣＲＩ信号の期間にアクティブとなるパルスを生成し、ＣＲＩ信号を含まずリファレンス信号のみ含む場合には、複合同期信号の入力から所定の期間にアクティブとなるパルスを生成するウィンドウパルス発生回路と、上記ウィンドウパルス発生回路が出力したパルスの期間のみ、上記規定信号の平均電圧をサンプリングし、ホールドして、データスライス基準電圧を検出するデータスライス基準電圧検出回路と、第１の直流電圧および当該第１の直流電圧より高い第２の直流電圧が供給され、上記データスライス基準電圧検出回路の出力電圧に、上記ライン検出回路から出力されたライン検出パルスに応じて変化させた直流電圧を加算して上記スライスレベルを発生するデータスライスレベル発生回路と、を有し、上記データスライスレベル発生回路は、上記規定信号がＣＲＩ信号を含む場合には、上記データスライス基準電圧検出回路の出力電圧をそのままのレベルでデータスライスレベルとして発生し、ＣＲＩ信号を含まずリファレンス信号のみ含む場合には、上記データスライス基準電圧検出回路の出力電圧に上記第２の直流電圧から第１の直流電圧を減じた電圧を加算したレベルでデータスライスレベルとして発生する。
【００１５】
また、本発明は、映像信号に重畳された所定の規格に応じたＣＲＩ信号を含む規定信号およびＣＲＩ信号を含まない規定信号に付加されているデータをスライスレベルに基づいて分離するデータスライス回路であって、映像信号をシンクチップクランプするシンクチップクランプ回路と、映像信号から複合同期信号を分離する複合同期分離回路と、上記複合同期分離回路から出力された同期信号に基づいて、所望のＣＲＩ信号を含む規定信号が重畳されているラインまたはＣＲＩ信号を含まない規定信号が重畳されているラインを検出し、検出したラインの期間のみライン検出パルスを出力するライン検出回路と、上記ライン検出回路のライン検出パルスを受けて、上記規定信号がＣＲＩ信号を含む場合には、当該ＣＲＩ信号の期間にアクティブとなるパルスを生成し、ＣＲＩ信号を含まずリファレンス信号のみ含む場合には、複合同期信号の入力から所定の期間にアクティブとなるパルスを生成するウィンドウパルス発生回路と、上記ウィンドウパルス発生回路が出力したパルスの期間のみ、上記シンクチップクランプ回路でクランプされた上記規定信号の平均電圧をサンプリングし、ホールドして、データスライス基準電圧を検出するデータスライス基準電圧検出回路と、第１の直流電圧および当該第１の直流電圧より高い第２の直流電圧が供給され、上記データスライス基準電圧検出回路の出力電圧に、上記ライン検出回路から出力されたライン検出パルスに応じて変化させた直流電圧を加算して上記スライスレベルを発生するデータスライスレベル発生回路と、を有し、上記データスライスレベル発生回路は、上記規定信号がＣＲＩ信号を含む場合には、上記データスライス基準電圧検出回路の出力電圧をそのままのレベルでデータスライスレベルとして発生し、ＣＲＩ信号を含まずリファレンス信号のみ含む場合には、上記データスライス基準電圧検出回路の出力電圧に上記第２の直流電圧から第１の直流電圧を減じた電圧を加算したレベルでデータスライスレベルとして発生する。
【００１６】
本発明では、上記規定信号は映像信号の垂直ブランキング期間に重畳され、上記ウィンドウパルス発生回路は、上記規定信号がＣＲＩ信号を含む場合には、当該ＣＲＩ信号の期間にアクティブとなるパルスを生成し、ＣＲＩ信号を含まずリファレンス信号のみ含む場合には、複合同期信号の立上がり直後のバックポーチの期間にアクティブとなるパルスを生成する。
【００１７】
また、本発明では、上記データスライス基準電圧検出回路は、上記規定信号がＣＲＩ信号を含む場合には、ＣＲＩ信号の平均電圧値を出力し、ＣＲＩ信号を含まずリファレンス信号のみ含む場合には、ペデスタルレベルの電圧値を出力する。
【００１８】
また、本発明では、上記第１の直流電圧はペデスタルレベルより低い電圧であり、上記第２の直流電圧はペデスタルレベルより高い電圧である。
また、上記第１の直流電圧はペデスタルレベルより低い電圧であり、上記第２の直流電圧はペデスタルレベルより高い電圧であり、上記データスライスレベル発生回路は、上記規定信号がＣＲＩ信号を含む場合には、上記データスライス基準電圧検出回路の出力電圧をそのままのレベルでデータスライスレベルとして発生し、ＣＲＩ信号を含まずリファレンス信号のみ含む場合には、上記ペデスタレベルに上記第２の直流電圧から第１の直流電圧を減じた電圧を加算したレベルでデータスライスレベルとして発生する。
【００１９】
本発明によれば、たとえばデータスライスレベル発生回路には、ペデスタルレベルより低い第１の直流電圧Ｖref0とペデスタルレベルより高い第２の直流（ＤＣ）電圧Ｖref1が供給される。
そして、規定信号がたとえばＣＲＩ信号を持つ場合、シンクチップクランプ回路において、入力された規定信号に対してシンクチップクランプ処理が施され、たとえば複合同期分離回路、およびデータスライス基準電圧検出回路に出力される。
複合同期分離回路では、複合同期信号が分離され、ライン検出回路に出力される。
ライン検出回路では、複合同期分離回路の出力同期信号に基づいて、所望のＣＲＩ信号を持つ規定信号が重畳されているラインであると検出（あるいは認識）されると、検出したラインの期間のみ、ライン検出パルスが生成されてウィンドウパルス発生回路に出力される。
【００２０】
ウィンドウパルス発生回路では、ライン検出回路から出力されるライン検出パルスに応じて、ラインに重畳される規定信号を平均化する期間を変化させたウィンドウパルスが生成されて、データスライス基準電圧検出回路に出力される。
データスライス基準電圧検出回路では、ウィンドウパルス発生回路から出力されるウィンドウパルスがアクティブの期間のみ、シンクチップクランプ回路でクランプされた規定信号の平均電圧がサンプル、ホールドされ、データスライス基準電圧としてデータスライスレベル発生回路に出力される。
データスライスレベル発生回路においては、供給される第１のＤＣ電圧Ｖref0および第２のＤＣ電圧Ｖref1を受けて、データスライス基準電圧検出回路から出力されるデータスライス基準電圧にライン検出回路から出力されるライン検出パルスに応じて変化させたＤＣ電圧が加算され、データスライスレベルとして出力される。
このとき、データスライスレベル発生回路では、ライン検出パルスがアクティブの期間に、出力電圧にはＤＣ電圧「（ＶrefO−ＶrefO）＝０Ｖ」が加算されたことになる。すなわち、データスライスレベル発生回路では、データスライス基準電圧検出回路の出力電圧をそのままのレベルでデータスライスレベルとして出力される。
そして、データスライスレベル発生回路の出力電圧と入力された規定信号とが比較され、これにより、規定信号からデータが分離し、デジタル化したデータが得られる。
【００２１】
また、規定信号がＣＲＩ信号を持たず、リファレンス信号のみを持つ場合、ライン検出回路では、複合同期分離回路の出力同期信号に基づいて、所望のリファレンス信号を持つ規定信号が重畳されているラインが検出（あるいは認識）されると、検出したラインの期間のみ、ライン検出パルスが生成されてウィンドウパルス発生回路に出力される。
ウィンドウパルス発生回路では、ライン検出回路から出力されるライン検出パルスに応じて、ラインに重畳される規定信号を平均化する期間を変化させたウィンドウパルスが生成されて、データスライス基準電圧検出回路に出力される。
データスライス基準電圧検出回路では、ウィンドウパルス発生回路から出力されるウィンドウパルスがアクティブの期間のみ、シンクチップクランプ回路でクランプされた規定信号の平均電圧がサンプル、ホールドされ、データスライス基準電圧としてデータスライスレベル発生回路に出力される。
データスライス基準電圧検出回路では、サンプリングする規定信号がリファレンス信号しか持たない場合は、ペデスタルレベルの電圧値がデータスライス基準電圧として出力される。
データスライスレベル発生回路においては、供給される第１のＤＣ電圧Ｖref0および第２のＤＣ電圧Ｖref1を受けて、データスライス基準電圧検出回路から出力されるデータスライス基準電圧にライン検出回路から出力されるライン検出パルスに応じて変化させたＤＣ電圧が加算され、データスライスレベルとして出力される。
このとき、データスライスレベル発生回路では、ライン検出パルスがアクティブの期間に、出力電圧にはＤＣ電圧「（Ｖref1−ＶrefO）」が加算されたことになる。すなわち、データスライスレベル発生回路では、第２のＤＣ電圧と第１のＤＣ電圧の差分に応じた電圧を加算したレベルでデータスライスレベルとして出力される。
そして、データスライスレベル発生回路の出力電圧と入力された規定信号とが比較され、これにより、規定信号からデータが分離し、デジタル化したデータが得られる。
【００２２】
このように、データのスライスを行いたい規定信号の規格に応じて、信号の平均電圧値をサンプリングする期間を可変にし、サンプリングした平均電圧に加算するＤＣ電圧値も可変にすることで、規格の異なるほとんどの規定信号に対して、最適な方法で、最適なデータスライスレベルを発生し、データの分離を行うことが可能なとなる。
【００２３】
【発明の実施の形態】
図１は、本発明に係るデータスライス回路の一実施形態を示すブロック図である。
【００２４】
本データスライス回路３０は、図１に示すように、シンクチップクランプ回路３１、複合同期分離回路３２、ライン検出回路３３、ウィンドウパルス発生回路３４、データスライス基準電圧検出回路３５、基準電圧発生回路３６、データスライスレベル発生回路３７、およびコンパレータ３８を有している。
【００２５】
シンクチップクランプ回路３１は、たとえば図示しないキャパシタで直流（ＤＣ）成分がカットされて入力されたビデオ信号であるＶＢＩ信号を、基準電圧発生回路３６で発生された基準電圧Ｖｃに基づいてシンクチップクランプし、複合同期分離回路３２、データスライス基準電圧検出回路３５、およびコンパレータ３８に出力する。
【００２６】
複合同期分離回路３２は、基準電圧発生回路３６で発生された基準電圧（スライスレベル）Ｖｓに基づいて入力されたＶＢＩ信号から複合同期信号を分離するシンクスライス回路３２１と、シンクスライス回路３２１で分離されたと分離同期信号から水平同期信号ＳＨを分離し、ライン検出回路３３に出力する水平同期信号分離回路３２２と、シンクスライス回路３２１で分離されたと分離同期信号から垂直同期信号ＳＶを分離し、ライン検出回路３３に出力する垂直同期信号分離回路３２３とを有する。
【００２７】
ライン検出回路３３は、複合同期分離回路３２の出力、具体的には、水平同期信号分離回路３２２により分離された水平同期信号ＳＨ、および垂直同期信号分離回路３２３により分離された垂直同期信号ＳＶに基づいて、所望のＣＲＩ信号を持つＶＢＩ信号が重畳されているラインであると検出（あるいは認識）した場合は検出したラインの期間のみ、出力ラインＬ３３１にライン検出パルスＰＬＣを生成して出力し、所望のリファレンス信号を持つＶＢＩ信号が重畳されているラインを検出（あるいは認識）した場合は検出したラインの期間のみ、出力ラインＬ３３２にライン検出パルスＰＬＲを生成して出力する。
ライン検出回路３３は、生成したライン検出パルスＰＬＣおよびライン検出パルスＰＬＲを、ウィンドウパルス発生回路３４、データスライス基準電圧検出回路３５、およびデータスライスレベル発生回路３７に供給する。
【００２８】
ウィンドウパルス発生回路３４は、ライン検出回路３３から出力されるライン検出パルスＰＬＣ，ＰＬＲに応じて、ラインに重畳されるＶＢＩ信号を平均化する期間を変化させたウィンドウパルスＰＣＲＩ，ＰＰＥＤを生成しデータスライス基準電圧検出回路３５に出力する。
【００２９】
図２（Ａ）〜（Ｅ）に、入力されるＶＢＩ信号（映像信号）と、映像信号ライン検出回路３３が生成するライン検出パルスＰＬＣ，ＰＬＲ、およびウィンドウパルス発生回路３４の生成するウィンドウパルスＰＣＲＩ，ＰＰＥＤの出力タイミングを示す。
図２（Ａ）〜（Ｅ）において、（１）で示す列がＶＢＩ信号がＣＲＩ信号を持つ場合の波形を示し、（２）で示す列がＶＢＩ信号がＣＲＩ信号を持たず、リファレンス信号しかもたない場合の波形を示している。
【００３０】
図２（Ａ），（Ｂ），（Ｃ）に示すように、ライン検出回路３３は検出したラインの複合同期信号の立ち上がりからラインの終了する複合同期信号の立下りまでの期間（たとえば、６４μｓ）、ハイレベル”Ｈ”となるライン検出パルスＰＬＣおよびＰＬＲを出力する。
【００３１】
ウィンドウパルス発生回路３４は、図２（Ａ），（Ｂ），（Ｄ）に示すように、出力ラインＬ３３１を通して入力するライン検出パルスＰＬＣがハイレベル”Ｈ”の期間はＣＲＩ信号の期間にハイレベル”Ｈ”となるウィンドウパルスＰＣＲＩを出力する。
具体的には、ウィンドウパルス発生回路３４は、たとえば出力ラインＬ３３１を通して入力するライン検出パルスＰＬＣの立上がり時（入力時）から数μｓ後に、たとえば２μｓ幅のウィンドウパルスＰＣＲＩを生成し出力する。
【００３２】
また、ウィンドウパルス発生回路３４は、図２（Ａ），（Ｃ），（Ｅ）に示すように、出力ラインＬ３３２を通して入力するライン検出パルスＰＬＲがハイレベル”Ｈ”の期間は、複合同期信号の立ち上がり直後のバックポーチの期間にハイレベル”Ｈ”となるウィンドウパルスＰＰＥＤを出力する。
具体的には、ウィンドウパルス発生回路３４は、たとえば出力ラインＬ３３２を通して入力するライン検出パルスＰＬＲの立上がり時（入力時）から数μｓ後に、たとえば１μｓ幅のウィンドウパルスＰＰＥＤを生成し出力する。
【００３３】
データスライス基準電圧検出回路３５は、ウィンドウパルス発生回路３４から出力されるウィンドウパルスＰＣＲＩまたはＰＰＥＤがハイレベル”Ｈ”の期間のみ、シンクチップクランプ回路３１でクランプされたＶＢＩ信号の平均電圧をサンプルし、ホールドし、データスライス基準電圧ＶＤＳＶとしてデータスライスレベル発生回路３７に出力する。
【００３４】
図３は、データスライス基準電圧検出回路３５の具体的な構成例を示す回路図である。
【００３５】
このデータスライス基準電圧検出回路３５Ａは、図３に示すように、２入力ＯＲ回路３５０１，３５０２、インバータ３５０３、アナログスイッチ３５０４、抵抗素子Ｒ３５およびキャパシタＣ３５を含むローパスフィルタ（ＬＰＦ）３５０５、およびオペアンプ（ＯＰ−ＡＭＰ）３５０６を有している。
アナログスイッチ３５０４は、ｐチャネルＭＯＳ（ＰＭＯＳ）トランジスタＰＴ３５とｎチャネルＭＯＳ（ＮＭＯＳ）トランジスタＮＴ３５のソース・ドレイン同士を接続して構成されている。
【００３６】
ＯＲ回路３５０１の２つの入力端子はそれぞれウィンドウパルスＰＣＲＩ、ＰＲＥＤの入力ラインに接続され、出力端子はアナログスイッチ３５０４のＮＭＯＳトランジスタＮＴ３５のゲートおよびインバータ３５０３の入力端子に接続されている。そして、インバータ３５０３の出力端子がアナログスイッチ３５０４のＰＭＯＳトランジスタＰＴ３５のゲートに接続されている。
ＯＲ回路３５０２の２つの入力端子はそれぞれライン検出パルスＰＬＣ、ＰＬＲの入力ラインに接続され、出力端子はオペアンプ３５０６の制御端子に接続されている。
【００３７】
アナログスイッチ３５０４の一方の入出力端子がシンクチップクランプ回路３１でクランプされたＶＢＩ信号の入力ラインに接続され、他方の入出力端子がローパスフィルタ３５０５の抵抗素子Ｒ３５の一端に接続されている。
抵抗素子Ｒ３５の他端がキャパシタＣ３５の一方の電極、およびオペアンプ３５０６の非反転入力端子（＋）に接続され、キャパシタＣ３５の他方の電極が接地されている。
また、オペアンプ３５０６の反転入力端子（−）は自身の出力端子が接続されている。
【００３８】
このような構成を有するデータスライス基準電圧検出回路３５Ａでは、ライン検出回路３３の出力パルスＰＬＣまたＰＬＲがハイレベル”Ｈ”で、かつウィンドウパルス発生回路３４が出力したウィンドウパルスＰＣＲＩまたはＰＰＥＤがハイレベルの期間に、アナログスイッチ３５０４がオンして、クランプされたＶＢＩ信号が入力され、ローパスフィルタ３５０５によりＶＢＩ信号のＤＣ成分のみが出力される。
ライン検出回路３３の出力パルスＰＬＣまたＰＬＲがハイレベル”Ｈ”で、かつウィンドウパルスＰＣＲＩまたはＰＰＥＤがローレベル“Ｌ”の期間は、アナログスイッチ３５０４がオフとなり、サンプリングされた電圧値はキャパシタＣ３５によってホールドされ、オペアンプ３５０６によりバッファリングされる。この電圧がデータスライスレベル基準電圧ＶＤＳＶとなる。
【００３９】
図４は、データスライス基準電圧検出回路３５の他の具体的な構成例を示す回路図である。
【００４０】
このデータスライス基準電圧検出回路３５Ｂは、図４に示すように、２入力ＯＲ回路３５１１，３５１２、ピークホールド回路３５１３、ボトムホールド回路３５１４、および多入力オペアンプ３５１５を有している。
【００４１】
ＯＲ回路３５１１の２つの入力端子はそれぞれウィンドウパルスＰＣＲＩ、ＰＲＥＤの入力ラインに接続され、その出力信号はピークホールド回路３５１３およびボトムホールド回路３５１４に供給される。
ＯＲ回路３５１２の２つの入力端子はそれぞれライン検出パルスＰＬＣ、ＰＬＲの入力ラインに接続され、その出力信号はピークホールド回路３５１３およびボトムホールド回路３５１４に供給されるともに、オペアンプ３５１５の制御端子に供給される。
また、ピークホールド回路３５１３およびボトムホールド回路３４１４には、シンクチップクランプ回路３１でクランプされたＶＢＩ信号が供給される。
【００４２】
多入力オペアンプ３５１５は、第１非反転入力端子＋（ＩＮＰ０）、第２非反転入力端子＋（ＩＮＰ１）、並びに、第１反転入力端子−（ＩＮＮ０）、第２反転入力端子−（ＩＮＮ１）を有している。
第１非反転入力端子＋（ＩＮＰ０）がピークホールド回路３５１３の出力ラインに接続され、第２非反転入力端子＋（ＩＮＰ１）がボトムホールド回路３５１４の出力ラインに接続されている。
そして、第１反転入力端子−（ＩＮＮ０）および第２反転入力端子−（ＩＮＮ１）は、共通に自身の出力端子に接続されている。
【００４３】
このような構成を有するデータスライス基準電圧検出回路３５Ｂでは、ライン検出回路３３の出力パルスＰＬＣまたＰＬＲがハイレベル”Ｈ”で、かつウィンドウパルス発生回路３４が出力したウィンドウパルスＰＣＲＩまたはＰＰＥＤがハイレベルの期間は、ピークホールド回路３５１３が入力されたＶＢＩ信号の最大電圧値を検出し、ボトムホールド回路３５１４が入力されたＶＢＩ信号の最小電圧値を検出する。
ライン検出回路３３の出力パルスＰＬＣまたＰＬＲがハイレベル”Ｈ”で、かつウィンドウパルスＰＣＲＩまたはＰＰＥＤがローレベル“Ｌ”の期間は、ピークホールド回路３５１３、ボトムホールド回路３５１４ともにサンプリングした電圧値をホールドし、それらの電圧値をオペアンプ３５１５により平均化した電圧がデータスライスレベル基準電圧ＶＤＳＶとなる。
【００４４】
したがって、データスライス基準電圧検出回路３５は、サンプリングするＶＢＩ信号がＣＲＩ信号を持つ場合はＣＲＩ信号の平均電圧値を、サンプリングするＶＢＩ信号がリファレンス信号しか持たない場合は、ペデスタルレベルＶｐの電圧値を出力することになる。
【００４５】
基準電圧発生回路３６は、シンクチップクランプ用基準電圧Ｖｃを生成してシンクチップクランプ回路３１に供給し、シンクスライス用基準電圧（スライスレベル）Ｖｓを生成して複合同期分離回路３２のシンクスライス回路３２１に供給し、また、データスライス用の第１のＤＣ電圧Ｖref0および第２のＤＣ電圧Ｖref1を生成してデータスライスレベル発生回路３７に出力する。
データスライスレベル発生回路３７は、第１のＤＣ電圧Ｖref0の値を、ペデスタルレベルＶｐ、たとえば１．４５Ｖより低い値、たとえば１．４０Ｖに設定する。
また、データスライスレベル発生回路３７は、第２のＤＣ電圧Ｖref1の値を、ペデスタルレベルＶｐ、たとえば１．４５Ｖより高い値、たとえば１．５０Ｖに設定する。
【００４６】
データスライスレベル発生回路３７は、基準電圧発生回路３６により生成された第１のＤＣ電圧Ｖref0および第２のＤＣ電圧Ｖref1を受けて、データスライス基準電圧検出回路３５から出力されるデータスライス基準電圧ＶＤＳＶにライン検出回路３３から出力されるライン検出パルスＰＬＣ，ＰＬＲに応じて変化させたＤＣ電圧を加算する。
【００４７】
図５は、データスライスレベル発生回路３７の具体的な構成例を示す回路図である。
【００４８】
このデータスライスレベル発生回路３７Ａは、図５に示すように、２入力ＯＲ回路３７０１、インバータ３７０２，３７０３、アナログスイッチ３７０４，３７０５、および多入力オペアンプ（ＯＰ−ＡＭＰ）３７０６を有している。
アナログスイッチ３７０４は、ＰＭＯＳトランジスタＰＴ３７１とＮＭＯＳトランジスタＮＴ３７１のソース・ドレイン同士を接続して構成されている。
同様に、アナログスイッチ３７０５は、ＰＭＯＳトランジスタＰＴ３７２とＮＭＯＳトランジスタＮＴ３７２のソース・ドレイン同士を接続して構成されている。
多入力オペアンプ３７０６は、第１非反転入力端子＋（ＩＮＰ０）、第２非反転入力端子＋（ＩＮＰ１）、並びに、第１反転入力端子−（ＩＮＮ０）、第２反転入力端子−（ＩＮＮ１）を有しており、第１非反転入力端子＋（ＩＮＰ０）および第２非反転入力端子＋（ＩＮＰ１）に入力された電圧の合計と、第１反転入力端子−（ＩＮＮ０）および第２反転入力端子−（ＩＮＮ１）に入力された電圧の合計とが等しくなるように動作する。
【００４９】
ＯＲ回路３７０１の２つの入力端子はそれぞれライン検出パルスＰＬＣ、ＰＬＲの入力ラインに接続され、出力端子はオペアンプ３７０６の制御端子に接続されている。
インバータ３７０２の入力端子はライン検出パルスＰＬＣの入力ラインに接続され、出力端子がアナログスイッチ３７０４のＰＭＯＳトランジスタＰＴ３７１のゲートに接続されている。また、アナログスイッチ３７０４のＮＭＯＳトランジスタＮＴ３７１のゲートがライン検出パルスＰＬＣの入力ラインに接続されている。
アナログスイッチ３７０４の一方の入出力端子が第１のＤＣ電圧Ｖref0の供給ラインに接続され、他方の入出力端子がオペアンプ３７０６の第２非反転入力端子＋（ＩＮＰ１）に接続されている。
【００５０】
インバータ３７０３の入力端子はライン検出パルスＰＬＲの入力ラインに接続され、出力端子がアナログスイッチ３７０５のＰＭＯＳトランジスタＰＴ３７２のゲートに接続されている。また、アナログスイッチ３７０５のＮＭＯＳトランジスタＮＴ３７２のゲートがライン検出パルスＰＬＲの入力ラインに接続されている。
アナログスイッチ３７０５の一方の入出力端子が第２のＤＣ電圧Ｖref1の供給ラインに接続され、他方の入出力端子がオペアンプ３７０６の第２非反転入力端子＋（ＩＮＰ１）に接続されている。
【００５１】
また、オペアンプ３７０６の第１非反転入力端子＋（ＩＮＰ０）がデータスライス基準電圧ＶＤＳＶの供給ラインに接続され、第２反転入力端子−（ＩＮＮ１）が  第１のＤＣ電圧Ｖref0の供給ラインに接続され、第１反転入力端子−（ＩＮＮ０）は、共通に自身の出力端子に接続されている。
【００５２】
このような構成を有するデータスライスレベル発生回路３７Ａは、データスライス基準電圧検出回路３５の出力したデータスライス基準電圧ＶＤＳＶに対して、多入力オペアンプ３７０６を用いてＤＣレベルを加算して出力する。
具体的には、ライン検出パルスＰＬＣがハイレベル”Ｈ”の期間はアナログスイッチ３７０４がオンし、出力電圧にはＤＣ電圧「（ＶrefO−ＶrefO）＝０Ｖ」が加算されたことになる。
一方、ライン検出パルスＰＬＲがハイレベル”Ｈ”の期間にはアナログスイッチ３７０５がオンし，出力電圧にはＤＣ電圧「（Ｖref1−ＶrefO）」が加算されたことになる。
【００５３】
したがって、データスライスレベル発生回路３７は、ＣＲＩ信号を持つＶＢＩ信号に対しては、ＣＲＩ信号を平均化した電圧値をデータスライスレベルＶＤＳＬとしてコンパレータ３８に出力する。
一方、データスライスレベル発生回路３７は、リファレンス信号しか持たないＶＢＩ信号に対しては、ペデスタルレベルＶｐに特定のＤＣ電圧（Ｖref1−ＶrefO）を加算した電圧値をデータスライスレベルＶＤＳＬとして出力する。
このとき、加算するＤＣ電圧にオペアンプ、コンパレータ等の回路のオフセット電圧をキャンセルするＤＣ電圧をあらかじめ加えておくことで、オペアンプ、コンパレータ等のオフセット電圧をキャンセルし、データをスライスする精度を高めることができる。本図では、アナログスイッチ３７０４を第１のＤＣ電圧Ｖref0の供給ラインに接続しているが、これを第３の電圧Ｖref2（たとえば）の供給ラインに接続し、Ｖref2を最適に設定することで、ＣＲＩ信号を平均化した電圧値に対しても、オペアンプ・コンパレータ等の回路のオフセット電圧をキャンセルするＤＣ電圧を加えることが可能である。
【００５４】
コンパレータ３８は、非反転入力端子（＋）に入力されたＶＢＩ信号が供給され、反転入力端子（−）にデータスライスレベルＶＤＳＬが供給され、データスライスレベル発生回路３７の出力電圧ＶＤＳＬと入力されたＶＢＩ信号とを比較することによりＶＢＩ信号からデータを分離し、デジタル化したデータＤＴを出力する。
【００５５】
次に、上記構成による動作を、ＶＢＩ信号がＣＲＩ信号を持つ場合と、ＣＲＩ信号を持たずリファレンス信号しか持たない場合に分けて、図６（Ａ）〜（Ｈ）および図７（Ａ）〜（Ｈ）のタイミングチャートに関連付けて説明する。
【００５６】
まず、ＶＢＩ信号がＣＲＩ信号を持つ場合の動作を図６（Ａ）〜（Ｈ）に関連付けて説明する。
【００５７】
基準電圧発生回路３６において、シンクチップクランプ用基準電圧Ｖｃが生成されシンクチップクランプ回路３１に供給され、また、シンクスライス用基準電圧（スライスレベル）Ｖｓが生成され複合同期分離回路３２のシンクスライス回路３２１に供給される。また、基準電圧発生回路３６において、図６（Ｃ）および（Ｄ）に示すように、データスライス用の第１のＤＣ電圧Ｖref0および第２のＤＣ電圧Ｖref1が生成されてデータスライスレベル発生回路３７に供給される。
【００５８】
そして、図６（Ａ）に示すように、シンクチップクランプ回路３１において、たとえば図示しないキャパシタで直流（ＤＣ）成分がカットされて入力されたＶＢＩ信号が、基準電圧発生回路３６で発生された基準電圧Ｖｃに基づいてシンクチップクランプ処理が施され、複合同期分離回路３２、データスライス基準電圧検出回路３５、およびコンパレータ３８に出力される。
複合同期分離回路３２では、基準電圧発生回路３６で発生された基準電圧（スライスレベル）Ｖｓに基づいて入力されたＶＢＩ信号から複合同期信号が分離され、さらに水平同期信号ＳＨおよび垂直同期信号ＳＶが分離されてライン検出回路３３に出力される。
【００５９】
ライン検出回路３３では、複合同期分離回路３２の出力同期信号に基づいて、所望のＣＲＩ信号を持つＶＢＩ信号が重畳されているラインであると検出（あるいは認識）されると、検出したラインの期間のみ、図６（Ｇ）に示すようなライン検出パルスＰＬＣが生成されて出力ラインＬ３３１に出力される。
出力ラインＬ３３１に出力されたライン検出パルスＰＬＣは、ウィンドウパルス発生回路３４、データスライス基準電圧検出回路３５、およびデータスライスレベル発生回路３７に供給される。
なお、ライン検出パルスＰＬＣは、図６（Ａ）および（Ｇ）に示すように、検出したラインの複合同期信号の立ち上がりからラインの終了する複合同期信号の立下りまでの期間、ハイレベル”Ｈ”となる。
【００６０】
ウィンドウパルス発生回路３４では、ライン検出回路３３から出力されるライン検出パルスＰＬＣに応じて、ラインに重畳されるＶＢＩ信号を平均化する期間を変化させたウィンドウパルスＰＣＲＩが生成されて、データスライス基準電圧検出回路３５に出力される。
ウィンドウパルスＰＣＲＩは、図６（Ａ）および（Ｈ）に示すように、ＣＲＩ信号の期間にハイレベル”Ｈ”となる。
【００６１】
データスライス基準電圧検出回路３５では、ウィンドウパルス発生回路３４から出力されるウィンドウパルスＰＣＲＩがハイレベル”Ｈ”の期間のみ、シンクチップクランプ回路３１でクランプされたＶＢＩ信号の平均電圧がサンプル、ホールドされ、データスライス基準電圧ＶＤＳＶとしてデータスライスレベル発生回路３７に出力される。
データスライス基準電圧検出回路３５では、サンプリングするＶＢＩ信号がＣＲＩ信号を持つ場合は、図６（Ａ）および（Ｂ）示すように、ＣＲＩ信号の平均電圧値がデータスライス基準電圧ＶＤＳＶとして出力される。
【００６２】
データスライスレベル発生回路３７においては、基準電圧発生回路３６により生成された第１のＤＣ電圧Ｖref0および第２のＤＣ電圧Ｖref1を受けて、データスライス基準電圧検出回路３５から出力されるデータスライス基準電圧ＶＤＳＶにライン検出回路３３から出力されるライン検出パルスＰＬＣに応じて変化させたＤＣ電圧が加算され、データスライスレベルＶＤＳＬとしてコンパレータ４８に出力される。
このとき、データスライスレベル発生回路３７では、ライン検出パルスＰＬＣがハイレベル”Ｈ”の期間に、出力電圧にはＤＣ電圧「（ＶrefO−ＶrefO）＝０Ｖ」が加算されたことになる。
したがって、データスライスレベル発生回路３７からは、ＣＲＩ信号を持つＶＢＩ信号に対しては、ＣＲＩ信号を平均化した電圧値がデータスライスレベルＶＤＳＬとしてコンパレータ３８に出力される。
【００６３】
コンパレータ３８では、データスライスレベル発生回路３７の出力電圧ＶＤＳＬと入力されたＶＢＩ信号とが比較され、これにより、ＶＢＩ信号からデータが分離し、デジタル化したデータＤＴが出力される。
【００６４】
次に、ＶＢＩ信号がＣＲＩ信号を持たず、リファレンス信号のみを持つ場合の動作を図７（Ａ）〜（Ｈ）に関連付けて説明する。
【００６５】
この場合も、基準電圧発生回路３６において、シンクチップクランプ用基準電圧Ｖｃが生成されシンクチップクランプ回路３１に供給され、また、シンクスライス用基準電圧（スライスレベル）Ｖｓが生成され複合同期分離回路３２のシンクスライス回路３２１に供給される。また、基準電圧発生回路３６において、図７（Ｃ）および（Ｄ）に示すように、データスライス用の第１のＤＣ電圧Ｖref0および第２のＤＣ電圧Ｖref1が生成されてデータスライスレベル発生回路３７に供給される。
【００６６】
そして、図７（Ａ）に示すように、シンクチップクランプ回路３１において、たとえば図示しないキャパシタで直流（ＤＣ）成分がカットされて入力されたＶＢＩ信号が、基準電圧発生回路３６で発生された基準電圧Ｖｃに基づいてシンクチップクランプ処理が施され、複合同期分離回路３２、データスライス基準電圧検出回路３５、およびコンパレータ３８に出力される。
複合同期分離回路３２では、基準電圧発生回路３６で発生された基準電圧（スライスレベル）Ｖｓに基づいて入力されたＶＢＩ信号から複合同期信号が分離され、さらに水平同期信号ＳＨおよび垂直同期信号ＳＶが分離されてライン検出回路３３に出力される。
【００６７】
ライン検出回路３３では、複合同期分離回路３２の出力同期信号に基づいて、所望のリファレンス信号を持つＶＢＩ信号が重畳されているラインを検出（あるいは認識）されると、検出したラインの期間のみ、図７（Ｇ）に示すようなライン検出パルスＰＬＲが生成されて出力ラインＬ３３２に出力される。
出力ラインＬ３３２に出力されたライン検出パルスＰＬＲは、ウィンドウパルス発生回路３４、データスライス基準電圧検出回路３５、およびデータスライスレベル発生回路３７に供給される。
なお、ライン検出パルスＰＬＲは、図７（Ａ）および（Ｇ）に示すように、検出したラインの複合同期信号の立ち上がりからラインの終了する複合同期信号の立下りまでの期間、ハイレベル”Ｈ”となる。
【００６８】
ウィンドウパルス発生回路３４では、ライン検出回路３３から出力されるライン検出パルスＰＬＲに応じて、ラインに重畳されるＶＢＩ信号を平均化する期間を変化させたウィンドウパルスＰＰＥＤが生成されて、データスライス基準電圧検出回路３５に出力される。
ウィンドウパルスＰＰＥＤは、図７（Ａ）および（Ｈ）に示すように、複合同期信号の立ち上がり直後のバックポーチの期間にハイレベル”Ｈ”となる。
【００６９】
データスライス基準電圧検出回路３５では、ウィンドウパルス発生回路３４から出力されるウィンドウパルスＰＰＥＤがハイレベル”Ｈ”の期間のみ、シンクチップクランプ回路３１でクランプされたＶＢＩ信号の平均電圧がサンプル、ホールドされ、データスライス基準電圧ＶＤＳＶとしてデータスライスレベル発生回路３７に出力される。
データスライス基準電圧検出回路３５では、サンプリングするＶＢＩ信号がリファレンス信号しか持たない場合は、図７（Ａ）および（Ｂ）示すように、ペデスタルレベルＶｐの電圧値がデータスライス基準電圧ＶＤＳＶとして出力される。
【００７０】
データスライスレベル発生回路３７においては、基準電圧発生回路３６により生成された第１のＤＣ電圧Ｖref0および第２のＤＣ電圧Ｖref1を受けて、データスライス基準電圧検出回路３５から出力されるデータスライス基準電圧ＶＤＳＶにライン検出回路３３から出力されるライン検出パルスＰＬＲに応じて変化させたＤＣ電圧が加算され、データスライスレベルＶＤＳＬとしてコンパレータ４８に出力される。
このとき、データスライスレベル発生回路３７では、ライン検出パルスＰＬＲがハイレベル”Ｈ”の期間に、出力電圧にはＤＣ電圧「（Ｖref1−ＶrefO）」が加算されたことになる。
したがって、データスライスレベル発生回路３７からは、リファレンス信号しか持たないＶＢＩ信号に対しては、ペデスタルレベルＶｐに特定のＤＣ電圧（Ｖref1−ＶrefO）を加算した電圧値がデータスライスレベルＶＤＳＬとしてコンパレータ３８に出力される。
【００７１】
コンパレータ３８では、データスライスレベル発生回路３７の出力電圧ＶＤＳＬと入力されたＶＢＩ信号とが比較され、これにより、ＶＢＩ信号からデータが分離し、デジタル化したデータＤＴが出力される。
【００７２】
以上説明したように、本実施形態によれば、ＤＣカットされて入力された映像信号をシンクチップクランプするシンクチップクランプ回路３１と、映像信号から複合同期信号を分離する複合同期分離回路３２と、複合同期分離回路３２の出力から所望のＣＲＩ信号を持つＶＢＩ信号が重畳されているラインを検出した場合は検出したラインの期間のみライン検出パルスＰＬＣを出力し、所望のリファレンス信号を持つＶＢＩ信号が重畳されているラインを検出した場合は検出したラインの期間のみライン検出パルスＰＬＲを出力するライン検出回路３３と、ライン検出回路の出力検出パルスＰＬＣ，ＰＬＲに応じて、ラインに重畳されるＶＢＩ信号を平均化する期間を変化させたパルスＰＣＲＩ，ＰＰＥＤを出力するウィンドウパルス発生回路３４と、ウィンドウパルス発生回路３４の出力ＰＣＲまたはＰＰＥＤが”Ｈ”の期間のみ、シンクチップクランプ回路３１でクランプされたＶＢＩ信号の平均電圧をサンプルし、ホールドするデータスライス基準電圧検出回路３５と、データスライス基準電圧検出回路３５の出力電圧にライン検出パルスＰＬＣ，ＰＬＲに応じて変化させたＤＣ電圧を加算するデータスライスレベル発生回路３７と、データスライスレベル発生回路３７の出力電圧と入力されたＶＢＩ信号とを比較することによりＶＢＩ信号からデータを分離し、デジタル化したデータを出力するコンパレータ３８とを設けたので、データのスライスを行いたいＶＢＩ信号の規格に応じて、信号の平均電圧値をサンプリングする期間を可変にし、サンプリングした平均電圧に加算するＤＣ電圧値も可変にすることで、規格の異なるほとんどのＶＢＩ信号に対して、最適な方法で、最適なデータスライスレベルを発生し、データの分離を行うことが可能となる利点がある。
【００７３】
すなわち、ＣＲＩ信号を持つＶＢＩ信号に対してでも、リファレンス信号しか持たないＶＢＩ信号に対してでも、最適な方法で最適なデータスライスレベルを生成し、データの分離／デジタル化を行うことができるので、本発明に係るデータスライス回路ひとつで、ほとんどの規格のＶＢＩ信号から精度良くデータをスライスすることができる。
また、ＶＢＩ信号から検出したスライスレベルの基準となるＤＣ電圧値に対して、ＤＣ電圧を加算することでスライスレベルを生成するので、加算するＤＣ電圧値にオペアンプ、コンパレータのオフセット電圧をキャンセルするＤＣ電圧を加えることで、オペアンプ、コンパレータ等の回路のオフセット電圧をキャンセルすることができる。その結果、高精度にデータの分離が行えるだけでなく、回路のオフセットが原因となるＩＣの不良率を低減することができる。
このように、データのスライスを行いたいＶＢＩ信号の規格に応じて、信号の平均電圧値をサンプリングする期間を可変にし、サンプリングした平均電圧に加算するＤＣ電圧値も可変にすることで、規格の異なる複数のＶＢＩ信号に対しても最適なデータスライスレベルを発生し、データの分離を行うことが可能である。
【００７４】
なお、データスライスレベル発生回路において、シンクチップレベルとサンプリングした平均電圧値との差の電圧値に対して積算を行い、かつ、検出されたラインに応じて積算する倍数値を可変にする回路に置き換えても同様の効果を現出させることができる。
【００７５】
【発明の効果】
以上説明したように、本発明によれば、規格の異なるＶＢＩ信号等に対して最適な方法で、最適なデータスライスレベルを生成し、データの分離／デジタル化を行うことができる。
したがって、本発明に係るデータスライス回路ひとつで、ほとんどの規格のＶＢＩ信号から精度良くデータをスライスすることができる。
【図面の簡単な説明】
【図１】本発明に係るデータスライス回路の一実施形態を示すブロック図である。
【図２】本発明に係るライン検出回路およびウィンドウパルス発生回路の出力波形を示す図である。
【図３】本発明に係るデータスライス基準電圧検出回路の具体的な構成例を示す回路図である。
【図４】本発明に係るデータスライス基準電圧検出回路の具体的な他の構成例を示す回路図である。
【図５】本発明に係るデータスライスレベル発生回路の具体的な構成例を示す回路図である。
【図６】ＶＢＩ信号がＣＲＩ信号を持つ場合の図１の回路の各部の出力波形を示す図である。
【図７】ＶＢＩ信号がＣＲＩ信号を持たない場合の図１の回路の各部の出力波形を示す図である。
【図８】ＣＲＩ信号を持つＶＢＩ信号のデータの分離を行う従来のデータスライス回路を示す回路図である。
【図９】リファレンス信号しか持たないＶＢＩ信号のデータの分離を行う従来のデータスライス回路を示す回路図である。
【符号の説明】
３０…データスライス回路、３１…シンクチップクランプ回路、３２…複合同期分離回路、３３…ライン検出回路、３４…ウィンドウパルス発生回路、３５，３５Ａ，３５Ｂ…データスライス基準電圧検出回路、３５０１，３５０２…２入力ＯＲ回路、３５０３…インバータ、３５０４…アナログスイッチ、３５０５…ローパスフィルタ（ＬＰＦ）、３５０６…オペアンプ（ＯＰ−ＡＭＰ）、３５１１，３５１２…２入力ＯＲ回路、３５１３…ピークホールド回路、３５１４…ボトムホールド回路、３５１５…多入力オペアンプ、３６…基準電圧発生回路、３７，３７Ａ…データスライスレベル発生回路、３７０１…２入力ＯＲ回路、３７０２，３７０３…インバータ、３７０４，３７０５…アナログスイッチ、３７０６…多入力オペアンプ（ＯＰ−ＡＭＰ）、３８…コンパレータ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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