(57)【特許請求の範囲】
【請求項１】
ビデオレコーダの同期ディジタル制御信号を生成する方法であって、
ａ）時間的な零点の定義に使用され、ヘッドの回転の周期を定める位置パルスを受けるステップと、
ｂ）上記位置パルスを参照して、次の周期に必要とされる制御信号の全ての時間的な標識を計算し、夫々の時間的な標識に関係する上記制御信号のビットパターンを計算するステップと、
ｃ）データ語として、上記時間的な標識と、出力されるべき上記ビットパターンとを記憶するステップと、
ｄ）前の時間的な標識が通過すると、夫々の時間的な標識のデータ語を、該夫々の時間的な標識の到達と共に対応するデータ語の出力を行う出力メモリにロードすることによって、対応する時間的な標識に関し、対応するビットパターンを並列に出力するステップと、
を有することを特徴とする方法。
【請求項２】
上記時間的な零点がビデオフレームの開始と一致することを特徴とする請求項１記載の方法。
【請求項３】
ｎ個のデータ語は、ｋビットの幅を有し、データフィールドとして記憶されることを特徴とする請求項１記載の方法。
【請求項４】
上記位置パルスが走査モータ上の検知器により生成されることを特徴とする請求項１乃至３のうちいずれか１項記載の方法。
【請求項５】
上記位置パルスを受ける捕獲レジスタ、タイマ、計算ユニット及び比較器の機能ブロックを有するマイクロコントローラと、
制御可能な出力メモリとを有し、
上記比較器は、上記計算ユニットにより供給された所望の時間的な標識の値を上記タイマの現在の時間的な標識と比較し、
その比較の結果が一致している場合に、出力されるべきデータ語が上記計算ユニットからロードされた上記制御可能な出力メモリが、上記データ語を出力する請求項１乃至４のうちいずれか１項記載の方法を行う回路。
【請求項６】
上記制御可能な出力メモリはラッチにより実現されることを特徴とする請求項５記載の回路。
【請求項７】
上記比較器によりセット入力がドライブされ、上記計算ユニットによりリセット入力がドライブされ、ストローブパルスを生成するフリップフロップが、上記ラッチと上記比較器の間に設けられることを特徴とする請求項６記載の回路。
【請求項８】
ある時間的な標識の出力されるべきデータ語が、上記計算ユニットから、上記ラッチのデータの条件を設ける直列／並列変換器に、直列バスを介して伝達されることを特徴とする請求項７記載の回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ビデオレコーダ、特に、ディジタルビデオレコーダの同期ディジタル制御信号を生成する方法及び装置に関する。
【０００２】
【従来の技術】
従来のディジタルビデオレコーダのサーボシステムは、精巧なクロック制御回路を有する。厳密に定められたタイミングを備えた制御信号が、モータ制御の間の協働又は結合、ヘッド増幅器のスイッチング、及び、コーデックとサーボシステムの間のデータ交換のため必要とされる。このタイプの制御信号を定義するため、検知器は、走査モータ又はヘッドドラムの各回転と共に、制御信号の同期用の基準を形成する位置パルスＰＵを供給する。特に、上記の走査モータの位置パルスは、到来ビデオピクチャー又はビデオフレームとの同期を行うため使用される。この場合の制御信号の所望の境界条件は、ジッタ、同期、プログラマブル位相偏移、及び、制御器の小さい実時間ローディングが全くないことである。
【０００３】
ビデオレコーダ、特に、ディジタルビデオレコーダの所望の基本及び特別の機能を実現するため、少なくとも、以下のスイッチングパルス、即ち、
１８０°のオフセットがあるヘッド１とヘッド２を切換えるヘッドスイッチング信号ＨＳ１と、
１８０°のオフセットがあるヘッド３とヘッド４を切換えるヘッドスイッチング信号ＨＳ２と、
記録又は再生の切換え信号と、
縦方向のトラックによる交互のトラッキング制御の同期トラック信号とを利用、生成することが必要である。
【０００４】
ＳＤ（単密度）及びＨＤ（高密度）の両方のレコーダは、柔軟性のある制御可能なヘッドスイッチング信号、例えば、書込み及び読み出し範囲を画定するＨＳ１及びＨＳ２を必要とする。４ヘッドシステムの場合に、二つのヘッドの間の約５５０μｍの小さい間隙は、ヘッドスイッチング信号の二つのエッジの間の非常に短い時間間隔が実現可能でなければならないことを意味し、上記のヘッドの間隙の場合に、上記の時間間隔は略５５μｓである。ディジタルビデオコーデック（ＤＶＣ）規格に規定された仕様に従うため、テープの縁を基準として書込みの開始を設定することが必要である。この場合、ヘッドドラムに取付けられ、上記のＰＵ信号を生成する検知器と、ヘッドスイッチング信号のスイッチオンのエッジの間のプログラム可能な時間遅延によって、機械的公差を補償することが可能である。この補償は、手動の調整操作によって行ってもよく、マイクロコンピュータ又はマイクロコントローラを用いて自動的に行ってもよい。テープ上の特定の情報項目及びその時間的な割当てを評価することにより、夫々の装置の機械的条件を正規化し、要求されたＤＶＣ規格を満足させる時間遅延の値が決められる。
【０００５】
【発明が解決しようとする課題】
記録又は再生信号は、トラックの開始又はフレームの開始（ピクチャーの開始）と時間的に同期して切換えられる。例えば、アセンブル編集、字幕編集、音声ダビングのような種々の特殊な動作モードにおいて、データは、ビデオテープのトラック上の全く特定の点で読み出し及び挿入される必要がある。従って、トラックの開始を基準として、正確なタイミングを有し、データの書込みを制御する書込みウィンドウを生成することが必要である。
【０００６】
従って、本発明は、正確なタイミングを有する同期制御信号が生成される方法及び装置の提供を目的とする。
【０００７】
【課題を解決するための手段】
上記の本発明の目的は、請求項１及び７に記載された特徴を用いて達成される。本発明の更なる有利な改良が従属項に記載される。
本発明は、ビデオレコーダ、特に、ディジタルビデオレコーダのディジタル同期制御信号を生成する方法に係り、上記方法は、
ａ）時間的な零点の定義に使用され、走査モータ、即ち、ヘッドドラムの回転周期を定める走査モータ又はヘッドドラムの位置パルスＰＵを検出する段階と、ｂ）次の周期に必要とされる制御信号の時間的な標識ｔ1 ，ｔ2 ，．．．，ｔn と、対応する時間的な標識に対する制御信号のビットパターンを計算する段階と、
ｃ）上記時間的な標識ｔ1 乃至ｔn と、対応する時間的な標識に関係するビットパターンとを記憶する段階と、
ｄ）対応する時間的な標識の到達と共に対応するビットパターンを並列に出力する段階とからなる。
【０００８】
一般的に時間的な零点はビデオフレームの開始と一致する。
時間的な標識は、少なくとも１個の略方形波状の制御信号がそのレベルを変える時点を指定する。従って、ある時間的な標識に対し、個別の信号のレベルを含む夫々のビットパターンがある。ｋが信号の個数、即ち、回路構成の点で考慮された制御線の本数を表わすならば、上記の時間的な標識ｔ1 ，ｔ2 ，．．．，ｔn のビットパターンは、ｋビットの幅を有するデータ語として記憶される。
【０００９】
時間的な標識の個数と同数の上記データ語がデータフィールド、即ち、ｋ×ｎのマトリックスとして記憶される。
更に、１≦ｉ≦ｎの場合に、時間的な標識ｔi のデータ語は、前の時間的な標識ｔi-1 が通過した後、正確な時間的な標識ｔi のデータ語の出力を行う制御可能な出力メモリにロードされる。即ち、データフィールドは、前のマトリックスの定義に従う列で出力される。
【００１０】
更に、本発明は上記方法を実行する回路を含み、この回路はマイクロコントローラと制御可能な出力メモリとにより構成され、マイクロコントローラは、捕獲レジスタ、タイマ、計算ユニット及び比較器の機能ブロックを有する。この例の場合に、捕獲レジスタは位置パルスＰＵを受ける機能を行い、タイマは、位置パルスＰＵによりトリガされ、時点ｔ0 から経過した時間を判定する機能を行い、比較器は、計算ユニットにより供給された所望の時間的な標識の値を、時点ｔ0 から実際に経過し、タイマによって得られた時間と比較し、その結果として、一致している場合に、出力されるべきデータ語が計算ユニットからロードされた制御可能な出力メモリは、上記データ語を出力する。
【００１１】
制御可能な出力メモリをラッチにより実現する方が有利である。ラッチをトリガするため、ストローブパルスを生成するフリッププロップが本発明の回路のラッチと比較器の間に設けられ、フリップフロップのセット入力は比較器によりドライブされ、フリップフロップのリセット入力は計算ユニットによりドライブされる。
【００１２】
好ましい一実施例において、ある時間的な標識の出力されるべきデータ語が、計算ユニットから、ラッチのデータの条件を設ける直列／並列変換器に、直列バスを介して伝達される。
直列／並列変換器とラッチは、以下ＰＬＤと略記されるプログラマブル論理デバイスにより形成された方が有利であり、ある時間的な標識の出力されるべきデータ語は、ＰＬＤのクロック入力及びデータ入力によりＰＬＤにクロック動作入力され、ストローブパルスによりＰＬＤの出力ラッチにロードされ、出力される。
【００１３】
更に、ある時間的な標識のデータ語がＰＬＤの出力ラッチから出力された後に、出力されるべき次のデータ語がＰＬＤに連続的に読まれ、その結果として、ＰＬＤはデータ語を出力する準備ができる。換言すると、時間的な標識ｔi-1 のデータ語が出力された直後に、時間的な標識ｔi のデータ語がＰＬＤにロードされ、その結果として、時間的な標識ｔi が到達したときに、データ語が出力される。
【００１４】
最後に、本発明による回路のＰＬＤは、プログラム可能なキャプスタンＦＧ（周波数発生器）ドライバとして付加的に使用される。
【００１５】
【発明の実施の形態】
以下、添付図面を参照して本発明の方法及び回路の好ましい実施例を説明する。図１の上側には、例えば、５個の不可欠な信号のタイミングチャートが示され、最上部のチャートはビデオ又はフレーム信号Ｆを表わし、第２番目のチャートは走査モータにより供給され、時点ｔ0 、即ち、時間的な零点を定め、フレーム信号Ｆと同期した位置信号ＰＵを表わす。第３、４及び５番目のチャートに示された出力信号は、夫々、Ａ、Ｂ及びＣにより指定され、チャネルＡはヘッドスイッチング信号ＨＳ１を表わし、チャネルＢはヘッドスイッチング信号ＨＳ２を表わし、チャネルＣは制御信号ＣＴＲＬを表わす。上記のタイミングチャートから明らかなように、制御信号ＣＴＲＬと同期したヘッドスイッチング信号ＨＳ１の立ち上がりエッジは時間的な標識ｔ1 を定め、２個のヘッドが使用されたとき、ヘッドの間隔のため時間的に５５μｓずつ偏移させられる第２のヘッドスイッチング信号ＨＳ２の立ち上がりエッジは時間的な標識ｔ2 を定め、制御信号ＣＴＲＬの終了が時間的な標識ｔ3 を定め、第１のヘッドスイッチング信号ＨＳ１の終了は時間的な標識ｔ4 を定め、第２のヘッドスイッチング信号ＨＳ２の立ち下がりエッジは時間的な標識ｔ5 を定め、制御信号ＣＴＲＬの立ち上がりエッジは更なる時間的な標識ｔ6 を定め、関連した制御信号ＣＴＲＬの立ち下がりエッジは更なる時間的な標識ｔ7 を定める。この例の場合、数ｎ＝７は、それに限定されることのない例であり、特に、他のより大きい数でも構わない点が理解されるべきである。
【００１６】
図１の下側には、時間的な標識に割当てられ、３個の制御チャネルＡ、Ｂ、Ｃに対応したデータフィールドが示される。データフィールドは、３ビットの幅を有し、この例の場合に時間的な標識ｔ1 乃至ｔ7 に対応して順次に配置されたデータ語により構成され、その結果として、この例の場合に列状に処理されるルックアップマトリックス又はルックアップテーブルが形成される。タイミングチャートの時間的な標識ｔ1 乃至ｔ7 への割当てにより、時間的な標識ｔ1 がビットパターン１０１に、時間的な標識ｔ2 がビットパターン１１１に、時間的な標識ｔ3 がビットパターン１１０に、時間的な標識ｔ4 がビットパターン０１０に、時間的な標識ｔ5 がビットパターン０００に、時間的な標識ｔ6 がビットパターン００１に、時間的な標識ｔ7 がビットパターン０００に関係することが分かる。上記のビットは、左から右に、チャネルＡ、Ｂ、Ｃの順に割当てられる。この例の場合に、チャネルＡのビットは最下位ビット（ＬＳＢ）として、チャネルＣが最上位ビット（ＭＳＢ）として定義されるが、この割当ては任意であり、アプリケーションに依存する。
【００１７】
ルックアップテーブル又はデータフィールドを作成するアルゴリズムは、位置パルスＰＵの到達により定められる時間的な零点ｔ0 から始めて、制御パルスの切換えが１本の制御線上で生じる必要がある時間的な標識ｔ1 乃至ｔ7 を計算し、一般的な場合に、ｎが時間的な標識に必要とされる個数に対応した自然数を表わすならば、ｔ1 乃至ｔn を計算する。この方法により計算されたビットパターンは、データフィールドに格納され、時間的な標識の到達と共に、この例において、Ａ、Ｂ、Ｃで表わされた信号線上に配置される。
【００１８】
【実施例】
図２は図１に示された方法の回路構成に関する実現例を表わす。この例の回路は、本質的に、マイクロプロセッサ１と、例えば、８段の出力メモリの一形態２により実現された制御可能な出力メモリ２とからなる。マイクロコントローラ１は、捕獲レジスタ３と、１６ビットの幅を有するタイマ４と、適当な主メモリ（図示しない）を備えた計算ユニット５と、比較器６の機能を実現又は含む。上記回路は以下の通り機能する。即ち、ヘッドドラムの位置を示す位置パルスＰＵの捕獲レジスタ３への入力と共に、時間的な零点が定義され、このパルスＰＵの入力と共に、計算ユニット５が必要な時間的な標識を計算し、それらをデータフィールドに格納する。タイマ４は、位置パルスＰＵの入力によりトリガされ、その実際の値を比較器６に伝達する。マイクロコントローラ１の比較レジスタにより形成され得る比較器６は、計算ユニット５により計算された次の時間的な標識を所望の値として受ける。比較器６において、実際の値と所望の値が一致したならば、パルスがフリップフロップ７のセット入力に供給され、フリップフロップ７は、このセット入力に応答してストローブパルスを生成し、出力メモリの一形態２に出力する。出力メモリの一形態２は、計算ユニット５から直列／並列変換器８を介して時間的な標識が到達する前にロードされた対応する時間的な標識の出力されるべきデータを格納する。出力メモリの一形態２へのストローブ信号の到達と共に、出力メモリの一形態２はスイッチング又は制御信号として使用されるデータを並列に出力し、その結果として、それらの信号の正確な同期が与えられる。
【００１９】
上記の好ましい実施例において、計算ユニット５と直列／並列変換器８の間の接続は、２線式バスとして設計される。変換器８と出力メモリの一形態２の間の接続は、この例の場合には８ビット幅の並列の設計である。
図３には、プログラマブル論理デバイス（ＰＬＤ）の形で実現された出力メモリの一形態２と直列／並列変換器８が示される。２本の線“データ”及び“クロック”を用いることにより、８ビット幅のデータ語及び５ビット幅のキャプスタンＦＧ分周器の値（これ以上の説明は行われない）が、複合１３ビットデータ語として、マイクロコントローラからＰＬＤ９の中に連続的にクロック動作入力される。図１に関し、３個の制御信号ＨＳ１、ＨＳ２及びＣＴＲＬの説明しか行われていないが、必要ならば、更なる並列の制御信号を発生させ得ることは言うまでもない。ストローブ信号の到達と共に、２個のデータ語セグメントがＰＬＤ９の２個のラッチにロードされ、出力される。制御信号がＰＬＤ９のラッチ１０を介して出力されたならば、出力されるべき次のデータ語をＰＬＤ内に連続的に読む込むことが可能である。
【００２０】
【発明の効果】
本発明による方法及び回路の利点は、種々の同期制御信号の高速の生成と、ジッタの無い時間的な限界パルスの出力と、ピン配置及びマイクロコントローラの処理時間に関して費用効果の優れたハードウェア及びソフトウェアの解決法と、異なるサーボシステム、ヘッド構造、ヘッドドラムの回転速度等への簡単な適合とにある。
【図面の簡単な説明】
【図１】上側に不可欠な信号のタイミングチャートを表わし、下側に関係したデータフィールドと共に時間的な標識を表わす図である。
【図２】本発明の方法を実行する回路のブロック図である。
【図３】直列／並列変換器及びラッチとして使用されるプログラマブル論理デバイスＰＬＤの基本的な構成図である。
【符号の説明】
１    マイクロコントローラ
２    出力メモリ（ラッチ）
３    捕獲レジスタ
４    １６ビットタイマ
５    計算ユニット
６    比較器
７    フリップフロップ
８    直列／並列変換器
９    プログラマブル論理デバイス
１０，１１    ラッチ
Ａ，Ｂ，Ｃ    出力
ＨＳ１，ＨＳ２    ヘッドスイッチング信号
ＣＴＲＬ    制御信号
ＰＵ    位置パルス
Ｆ    フレーム信号
【図１】
0003809235.tif 000002
【図２】
0003809235.tif 000003
【図３】
0003809235.tif 000004