(57)【特許請求の範囲】
【請求項１】
基板上に形成された第１レーザ部と、この第１レーザ部上に形成され、上記第１レーザ部のレーザ光の波長と異なる波長のレーザ光を発生する第２レーザ部とを少なくとも有する１チップの半導体レーザ素子であって、
上記第１レーザ部および上記第２レーザ部の電流狭窄層の導電型がｎ型であり、
上記第１レーザ部および上記第２レーザ部には埋め込みリッジ構造の互いに略平行なリッジストライプが形成され、
上記第１レーザ部のリッジストライプの上方に位置すると共に、上記第１,第２レーザ部のリッジストライプに略平行、かつ、上記第２レーザ部の発光層よりも深く、かつ、上記第１レーザ部の電流経路を遮断しない深さを有する溝を備えることを特徴とする半導体レーザ素子。
【請求項２】
請求項１に記載の半導体レーザ素子において、
上記第１レーザ部の上面電極と上記第２レーザ部の上面電極とが段差を有するように分離されていると共に、上記第２レーザ部の上面電極と上記第２レーザ部の下面電極とが段差を有するように分離されていることを特徴とする半導体レーザ素子。
【請求項３】
請求項２に記載の半導体レーザ素子において、
上記第１レーザ部の上面電極であるＰ電極と上記第２レーザ部の下面電極であるＮ電極とを共通の電極としていることを特徴とする半導体レーザ素子。
【請求項４】
請求項１乃至３のいずれか１つに記載の半導体レーザ素子の製造方法であって、
上記第２レーザ部の成長温度は上記第１レーザ部の成長温度よりも低いことを特徴とする半導体レーザ素子の製造方法。
【請求項５】
請求項１乃至３のいずれか１つに記載の半導体レーザ素子の製造方法であって、
上記第２レーザ部を固体ソース分子線エピタキシー法により成長させることを特徴とする半導体レーザ素子の製造方法。
【請求項６】
請求項１乃至３のいずれか１つに記載の半導体レーザ素子の製造方法であって、
上記第１,第２レーザ部の上面電極および上記第２レーザ部の下面電極を設けるためのフォトリソグラフィー工程ではネガレジストを使用することを特徴とする半導体レーザ素子の製造方法。
【請求項７】
請求項６に記載の半導体レーザ素子の製造方法において、
上記フォトリソグラフィー工程における現像後の表面処理及びレジスト除去を、ＵＶ−Ｏ３アッシングにより行うことを特徴とする半導体レーザ素子の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、例えば光情報記録再生システム等に用いられる半導体レーザ素子及びその製造方法に関する。
【０００２】
【従来の技術】
近年、光情報記録再生システムのキーデバイスとして半導体レーザ素子は積極的に研究開発されている。その中で、ＣＤ（コンパクトディスク）からさらに高密度、大容量化の要請によってＤＶＤ（デジタルバーサタイルディスク）が実用化されてきた。そして、ＤＶＤ用光情報記録再生システムに対しては、現在までの光情報記録再生システムやデータを継承・活用するために、ＣＤの再生や、ＣＤのデータの読み出しを行えるように要望されている。
【０００３】
さて、ＤＶＤ用のピックアップでは波長が６３５〜６５０ｎｍ帯の半導体レーザを用いる。一方、ＣＤ用のピックアップでは７８０ｎｍ帯の半導体レーザを用いている。一般的に波長が短ければ読み出し光のビーム径が小さくなるので、ＤＶＤ用の６３５〜６５０ｎｍ帯の半導体レーザでもほとんどのＣＤ、例えば音楽用ＣＤ,ＣＤ−ＲＯＭ（リードオンリメモリ）の再生や、ＣＤのデータの読み出しは可能であるが、ＣＤ−Ｒ（レコーダブル）については記録面の反射率が６３５〜６５０ｎｍの波長の光に対して低く、ＣＤ−Ｒの再生、ＣＤ−Ｒのデータの読み出しは不可能である。
【０００４】
そこで、ＤＶＤ,ＣＤの両方に対して、再生、データの読み出しを可能にするために、１つのピックアップ内に２つの半導体レーザを内臓したピックアップが考案され、実用化されている。しかしながら、１つのピックアップ内に２つの半導体レーザを内臓した結果、ピックアップのサイズが大きくなるという問題が生じると共に、部品点数の増加によるコスト高を招くという問題があった。
【０００５】
従来、これらの問題を解消するための半導体レーザ素子としては、例えば特開平１１−１１２１０８号公報に示すものがある。特開平１１−１１２１０８号公報の半導体レーザ素子は、図１９に示すように、下部レーザ１０５０と、この下部レーザ１０５０上に形成され、この下部レーザ１０５０が出射する光の波長と異なる波長の光を出射する上部レーザ１０６０とを備えている。つまり、図１９の半導体レーザ素子は、各々異なる波長の光を発光する２つの発光領域を備えている。
【０００６】
上記下部レーザ１０５０は、ｎ型ＧａＡｓ基板１０１１、ｎ型ＡｌＧａＩｎＰクラッド層１０１２、ＧａＩｎＰウエル層とＡｌＧａＩｎＰバリア層とＡｌＧａＩｎＰガイド層とからなる量子井戸活性層１０１３、第１ｐ型ＡｌＧａＩｎＰクラッド層１０１４、ＡｌＧａＩｎＰエッチングストップ層１０１５、第２ｐ型ＡｌＧａＩｎＰクラッド層１０１６、ｎ型ＧａＡｓブロック層１０１７、及びｐ型ＧａＡｓコンタクト層１０１８で構成されている。また、上記上部レーザ１０６０は、ｐ型ＡｌＧａＡｓクラッド層１０２２、ＡｌＧａＡｓ活性層１０２３、第１ｎ型ＡｌＧａＡｓクラッド層１０２４、ＡｌＧａＡｓエッチングストップ層１０２５、第２ｎ型ＡｌＧａＡｓクラッド層１０２６、ｐ型ＧａＡｓブロック層１０２７、及びｎ型ＧａＡｓコンタクト層１０２８からなる。なお、１０３２,１０３６はｎ（−）電極、１０３４はｐ（＋）電極を示す。
【０００７】
【発明が解決しようとする課題】
しかしながら、図１９の半導体レーザ素子では、上部レーザ１０６０の電流ブロック層（電流狭窄層）１０２７がｐ型であるために、上部レーザ１０６０がターンオンしやすく、上部レーザ１０６０に電流リークが発生しやすいという欠点がある。
【０００８】
そこで、本発明の課題は、下部レーザと上部レーザとを互いに独立して確実に発光させることができる半導体レーザ素子及びその製造方法を提供することにある。
【０００９】
【課題を解決するための手段】
上記課題を解決するために本発明の半導体レーザ素子は、基板上に形成された第１レーザ部と、この第１レーザ部上に形成され、上記第１レーザ部のレーザ光の波長と異なる波長のレーザ光を発生する第２レーザ部とを少なくとも有する１チップの半導体レーザ素子であって、上記第１レーザ部および上記第２レーザ部の電流狭窄層の導電型がｎ型であり、上記第１レーザ部および上記第２レーザ部には埋め込みリッジ構造の互いに略平行なリッジストライプが形成され、上記第１レーザ部のリッジストライプの上方に位置すると共に、上記第１,第２レーザ部のリッジストライプに略平行、かつ、上記第２レーザ部の発光層よりも深く、かつ、上記第１レーザ部の電流経路を遮断しない深さを有する溝を備えることを特徴とする。
【００１０】
上記構成の半導体レーザ素子によれば、上記第１レーザ部および上記第２レーザ部の電流狭窄層の導電型がｎ型であることにより、第２レーザ部を発光させているときに、第２レーザ部の電流狭窄層がターンオンしにくくなり、第２レーザ部に電流リークが発生しない。また、上記第１レーザ部と第２レーザ部とを互いに独立して確実に発光させることができる。
【００１１】
【００１２】
また、上記第１レーザ部および上記第２レーザ部には埋め込みリッジ構造の互いに略平行なリッジストライプが形成されていることにより、通常の１チップ１波長レーザと同様の良好な特性を得ることができる。
【００１３】
【００１４】
また、上記溝を形成することによって、第１レーザ部のリッジストライプの上方に位置する未成長部及びｐ型に反転した部分が除去される。その結果、上記第２レーザ部における電流リークの発生を確実に防止することができる。
【００１５】
一実施形態の半導体レーザ素子は、上記第１レーザ部の上面電極と上記第２レーザ部の上面電極とが段差を有するように分離されていると共に、上記第２レーザ部の上面電極と上記第２レーザ部の下面電極とが段差を有するように分離されている。
【００１６】
これにより、第１レーザ部の上面電極、第２レーザ部の上面電極、および第２レーザ部の下面電極の各コンタクト層に対して最適なオーミック電極を形成することができる。
【００１７】
一実施形態の半導体レーザ素子は、上記第１レーザ部の上面電極であるＰ電極と上記第２レーザ部の下面電極であるＮ電極とを共通の電極としている。
【００１８】
これにより、リードボンドの回数を少なくすることができ、リードボンド領域が広くなり、工程を簡便化することができる。
【００１９】
一実施形態の半導体レーザ素子の製造方法は、上記第２レーザ部の成長温度は上記第１レーザ部の成長温度よりも低い。
【００２０】
これにより、第１レーザ部中のドーパント拡散を抑えることができる。上記第２レーザ部の低温成長を可能にする方法としては、例えば分子線エピタキシー（以下、ＭＢＥという）法がある。
【００２１】
一実施形態の半導体レーザ素子の製造方法は、上記第２レーザ部を固体ソース分子線エピタキシー法により成長させる。
【００２２】
これにより、上記第１レーザ部がＡｌＧａＩｎＰ系であっても、第２レーザ部の成長中に分解した活性な水素により、第１レーザ部のｐ型ドーパント（不純物）が不活性とならない。したがって、上記第１レーザ部におけるキャリア濃度の低下を阻止できる。
【００２３】
一実施形態の半導体レーザ素子の製造方法は、上記第１,第２レーザ部の上面電極および上記第２レーザ部の下面電極を設けるためのフォトリソグラフィー工程ではネガレジストを使用する。
【００２４】
これにより、上記フォトリソグラフィー工程においてポジレジストを使用した場合のような、段差の側壁にＵＶ露光不足によるレジスト残りが発生せず、不要な電極材料が残留してしまうこともない。すなわち、上記第１,第２レーザ部の上面電極および第２レーザ部の下面電極を設けるためのフォトリソグラフィー工程でネガレジストを使用するので、第１,第２レーザ部の上面に段差があっても、段差の側壁にレジストが残らず、不要な電極材料を完全に除去できて、電流リークの発生を確実に防止できる。
【００２５】
一実施形態の半導体レーザ素子の製造方法は、上記フォトリソグラフィー工程における現像後の表面処理及びレジスト除去を、ＵＶ−Ｏ３アッシングにより行う。
【００２６】
これにより、上記フォトリソグラフィー工程でネガレジストを使用しても、半導体層にダメージが生じるのを阻止できると共に、レジストを完全に除去することができる。
【００２７】
上記フォトリソグラフィー工程における現像後の表面処理をプラズマアッシング等の強い処理にすると、半導体層にダメージを与えてしまう。そして、プラズマアッシング等の強い処理は、レジスト除去時においても半導体層にダメージを与えてしまう。また、通常の有機洗浄やリムーバ処理ではレジストを完全に除去しきれない。
【００２８】
【発明の実施の形態】
以下、本発明の半導体レーザ素子を図示の実施の形態により詳細に説明する。
【００２９】
図１は本発明の実施の一形態の半導体レーザ素子の構造を示す図である。この半導体レーザ素子は、図１に示すように、１チップの半導体レーザ素子であって、ｎ型ＧａＡｓ基板１上に形成された第１レーザ部としての下部レーザ５０と、この下部レーザ５０上に形成され、下部レーザ５０のレーザ光の波長と異なる波長のレーザ光を発生する第２レーザ部としての上部レーザ６０とを備えている。上記下部レーザ５０および上部レーザ６０には、埋め込みリッジ構造の互いに平行なリッジストライプ５１,６１が形成されている。
【００３０】
上記下部レーザ５０は、ｎ型ＧａＡｓバッファー層２、ｎ型Ａｌ０．５ＧａＡｓクラッド層３、発光層としてのノンドープＡｌＧａＡｓＭＱＷ（多重量子井戸：Multiple Quantum Well）活性層４、ｐ型Ａｌ０．５ＧａＡｓ第１クラッド層５、及びｐ型ＧａＡｓエッチングストップ層６をｎ型ＧａＡｓ基板１上に有している。そして、上記ｐ型ＧａＡｓエッチングストップ層６上にはリッジストライプ５１を設けている。このリッジストライプ５１は、ｐ型Ａｌ０．５ＧａＡｓ第２クラッド層７とｐ型ＧａＡｓキャップ層８とで構成されている。また、上記リッジストライプ５１は、ｎ型Ａｌ０．７ＧａＡｓ層９、ｎ型ＧａＡｓ層１０、及びｐ型ＧａＡｓ層１１からなる電流狭窄層５２で両側方側から挟み込まれている。つまり、上記リッジストライプ５１の両側面は電流狭窄層５２により埋め込まれている。そして、上記リッジストライプ５１及び電流狭窄層５２の上には、ｐ型ＧａＡｓコンタクト層１２、ノンドープＡｌ０．５ＧａＡｓエッチングストップ層１３を順に積層している。
【００３１】
また、上記上部レーザ６０は、ｎ型ＧａＡｓコンタクト層１４、ｎ型ＧａＡｓバッファー層１５、ｎ型ＧａＩｎＰバッファー層１６、ｎ型（Ａｌ０．７２Ｇａ）ＩｎＰクラッド層１７、発光層としてのノンドープＧａＩｎＰ／ＡｌＧａＩｎＰＭＱＷ活性層１８、ｐ型（Ａｌ０．７２Ｇａ）ＩｎＰ第１クラッド層１９、及びノンドープＧａＩｎＰエッチングストップ層２０を有している。そして、上記ノンドープＧａＩｎＰエッチングストップ層２０上には、ｐ型（Ａｌ０．７２Ｇａ）ＩｎＰ第２クラッド層２１とｐ型ＧａＩｎＰ中間層２２とｐ型ＧａＡｓキャップ層２３とで構成されたリッジストライプ６１を設けている。このリッジストライプ６１はｎ型ＧａＡｓ電流狭窄層２４で両側方側から挟み込まれている。つまり、上記リッジストライプ６１の両側面はｎ型ＧａＡｓ電流狭窄層２４で埋め込まれている。また、上記リッジストライプ６１は、下部レーザ５０のリッジストライプ５１と横方向に１０μｍ以上離れるように設けている。そして、上記リッジストライプ５１及び電流狭窄層２４の上にはｐ型ＧａＡｓコンタクト層２５が設けられている。
【００３２】
また、上記下部レーザ５０のＮ（−）電極は、ｎ型ＧａＡｓ基板１下に設けられ、ＡｎＧｅ／Ｎｉ電極２６とＭｏ／Ａｕ電極２７とで構成されている。そして、上記下部レーザ５０のＰ（＋）電極として、ｐ型ＧａＡｓコンタクト層１２より上をエッチング除去された部分にＡｕ／ＡｕＺｎ電極３１を設けている。一方、上記上部レーザ６０のＮ電極として、ｎ型ＧａＡｓバッファー層１５より上を選択的にエッチング除去された部分にＡｕＧｅ電極３０を設けている。そして、上記上部レーザ６０のＰ電極は、Ａｕ／ＡｕＺｎ電極２８とＭｏ／Ａｕ電極２９とからなり、ｐ型ＧａＡｓコンタクト層２５上に設けられている。ここでは、上記Ａｕ／ＡｕＺｎ電極２８とＭｏ／Ａｕ電極２９とからなる電極が、上部レーザ６０の上面電極である。また、上記ＡｕＧｅ電極３０が上部レーザ６０の下面電極であり、Ａｕ／ＡｕＺｎ電極３１は下部レーザ５０の上面電極である。そして、上記上部レーザ６０の上面電極とはｎ型ＧａＡｓ基板１と反対側の電極のことであり、上部レーザ６０の下面電極とはｎ型ＧａＡｓ基板１側の電極のことである。また、上記下部レーザ５０の上面電極とはｎ型ＧａＡｓ基板１と反対側の電極のことである。
【００３３】
このような上記上部レーザ６０のＮ電極と下部レーザ５０のＰ電極とを共通電極とするために、ＡｕＧｅ電極３０とＡｕ／ＡｕＺｎ電極３１との上にＭｏ／Ａｕ電極３２が設けられている。このように、上記下部レーザ５０の上面電極であるＰ電極と上部レーザ６０の下面電極であるＮ電極とを共通の電極とすることにより、リードボンドの回数を少なくすることができ、リードボンド領域が広くなり、工程を簡便化することができる。
【００３４】
また、上記上部レーザ６０において、下部レーザ５０のリッジストライプ５１の上方に位置する部分には溝３３を形成している。この溝３３は、Ｍｏ／Ａｕ電極２９の上面からｎ型ＧａＩｎＰバッファー層１６の上面まで達している。
【００３５】
上記構成の半導体レーザ素子は以下のようにして作製することができる。
【００３６】
まず、図２に示すように、ｎ型ＧａＡｓ基板１に対して、ＭＯＣＶＤを成長温度６８５〜７５０℃で行う。これにより、上記ｎ型ＧａＡｓ基板１上に、厚み０．５μｍのｎ型ＧａＡｓバッファー層２、厚み１．６μｍのｎ型Ａｌ０．５ＧａＡｓクラッド層３、ノンドープＭＱＷ活性層４として厚み６０ÅのＡｌ０．２７ＧａＡｓ＋（厚み１００ÅのＡｌ０．１２８ＧａＡｓ×８、厚み５０ÅのＡｌ０．３５ＧａＡｓ×７）＋厚み６０ÅのＡｌ０．２７ＧａＡｓ、ｐ型Ａｌ０．５ＧａＡｓ第１クラッド層５、厚み２８Åのｐ型ＧａＡｓエッチングストップ層６、厚み１．２３μｍのｐ型Ａｌ０．５ＧａＡｓ第２クラッド層１０７、及び厚み０．７５μｍのｐ型ＧａＡｓキャップ層１０８を順次成長させる。
【００３７】
次に、フォトリソグラフィーとエッチングにより、ｐ型Ａｌ０．５ＧａＡｓ第２クラッド層１０７及びｐ型ＧａＡｓキャップ層１０８をリッジ形状に形成して、図３に示すようなリッジストライプ５１をｐ型ＧａＡｓエッチングストップ層６上に設ける。ここでは、硫酸と過酸化水素水の混合液を用いて、ｐ型Ａｌ０．５ＧａＡｓ第２クラッド層１０７の途中までエッチングした後、ＧａＡｓに対して選択性を有する弗化水素酸を用いてｐ型ＧａＡｓエッチングストップ層６でエッチングを停止させる。なお、図３の３４は上記フォトリソグラフィーで形成されるレジストマスクである。
【００３８】
続いて、図４に示すように、上記レジストマスク３４を除去し、２回目のＭＯＣＶＤを成長温度６８５〜７５０℃で行う。これにより、上記ｐ型ＧａＡｓエッチングストップ層６上に、厚み１．０μｍのｎ型Ａｌ０．７ＧａＡｓ層９、厚み０．３μｍのｎ型ＧａＡｓ層１０、及び厚み０．６５μｍのｐ型ＧａＡｓ層１１が順次積層して、リッジストライプ５１の側方両側に電流狭窄層５２が形成される。すなわち、上記リッジストライプ５１の側面の埋め込みが行われる。このとき、上記電流狭窄層５２の形成に伴って、リッジストライプ５１上に不要層３６が積層されてしまう。
【００３９】
続いて、図５に示すように、上記電流狭窄層５２上にレジストマスク３５を積層した後、このレジストマスク３５をマスクとして用いて、レジスト開口部から露出した不要層３６を完全にエッチング除去する。すなわち、そのエッチング除去は、ｐ型ＧａＡｓキャップ層８の表面が露出するまで行われる。ここでは、硫酸と過酸化水素水の混合液を用いて時間制御でエッチング除去を行なっている。
【００４０】
次に、図６に示すように、上記レジストマスク３５を除去した後、３回目のＭＯＣＶＤを成長温度５８５〜７００℃で行う。これにより、上記リッジストライプ５１及び電流狭窄層５２上に、厚み５．５μｍのｐ型ＧａＡｓコンタクト層１２、厚み１００ÅのノンドープＡｌ０．５ＧａＡｓエッチングストップ層１１３、及び厚み２．０μｍのｎ型ＧａＡｓコンタクト層１１４が順次成長する。
【００４１】
次に、成長前処理として硫酸処理を行なった後、固体ソースＭＢＥ法を成長温度４８０〜４９０℃で行う。これにより、図７に示すように、ｎ型ＧａＡｓコンタクト層１１４上に、厚み０．２５μｍのｎ型ＧａＡｓバッファー層１１５、厚み０．２５μｍのｎ型ＧａＩｎＰバッファー層１１６、厚み１．２μｍのｎ型（Ａｌ０．７２Ｇａ）ＩｎＰクラッド層１１７、ノンドープＭＱＷ活性層１１８として厚み５００Åの（Ａｌ０．５Ｇａ）ＩｎＰ＋（厚み５０ÅのＩｎＧａＰ×４、厚み５０Åの（Ａｌ０．５Ｇａ）ＩｎＰ×３）＋厚み５００Åの（Ａｌ０．５Ｇａ）ＩｎＰ、厚み０．１７μｍのｐ型（Ａｌ０．７２Ｇａ）ＩｎＰＩｎＰ第１クラッド層１１９、厚み８０ÅのノンドープＧａＩｎＰエッチングストップ層１２０、厚み１．０３μｍのｐ型（Ａｌ０．７２Ｇａ）ＩｎＰ第２クラッド層１２１、ｐ型ＧａＩｎＰ中間層１２２、及びｐ型ＧａＡｓキャップ層１２３を順次成長させる。
【００４２】
次に、図８に示すように、ＥＢ（電子ビーム）蒸着により厚み１５００Åのアルミナ膜をｐ型ＧａＡｓキャップ層１２３表面に蒸着させた後、フォトリソグラフィーとエッチングにより、ｐ型（Ａｌ０．７２Ｇａ）ＩｎＰ第２クラッド層２１、ｐ型ＧａＩｎＰ中間層２２、ｐ型ＧａＡｓキャップ層２３をリッジ形状に形成する。これにより、上記ノンドープＧａＩｎＰエッチングストップ層１２０上にリッジストライプ６１が形成される。このとき、上記リッジストライプ６１は、下部レーザ５０のリッジストライプ５１と横方向に１０μｍ以上離れるように設けている。ここでは、硫酸と過酸化水素水の混合液を用いて、ｐ型ＧａＡｓキャップ層１２３をエッチングする。その後、臭素とリン酸の混合液を用いて、ｐ型ＧａＩｎＰ中間層１２２とｐ型（Ａｌ０．７２Ｇａ）ＩｎＰ第２クラッド層２１の途中までエッチングする。そして、ＧａＩｎＰに対して選択性を有するリン酸を用いて、ノンドープＧａＩｎＰエッチングストップ層１２０でエッチングを停止させる。なお、図８の３７はパターニングされたアルミナ膜であり、３８はレジストマスクである。
【００４３】
次に、図９に示すように、上記レジストマスク３８を除去した後、２回目の固体ソースＭＢＥ法を成長温度６００℃で行う。これにより、上記リッジストライプ６１の側方両側に、厚み１．５８μｍのｎ型ＧａＡｓ電流狭窄層２４が形成される。すなわち、上記リッジストライプ６１の埋め込みが行われる。このとき、上記ｎ型ＧａＡｓ電流狭窄層２４の形成に伴って、アルミナ膜３７上に不要層４０が積層されてしまう。
【００４４】
続いて、図１０に示すように、レジストマスク３９をマスクとして用いて、レジスト開口部から露出した不要層４０を完全にエッチング除去する。すなわち、そのエッチング除去は、アルミナ膜３７の表面が露出するまで行われる。ここでは、アルミナ膜に対して選択性を有する硫酸と過酸化水素水の混合液を用いて、アルミナ膜３７でエッチングを停止させる。
【００４５】
次に、図１１に示すように、レジストマスク３９を除去した後、アルミナ膜３７を弗化水素酸により除去する。そして、３回目の固体ソースＭＢＥ成長法を成長温度６００℃で行うことにより、リッジストライプ６１及びｎ型ＧａＡｓ電流狭窄層１２４上に、厚み４．０μｍのｐ型ＧａＡｓコンタクト層１２５を成長させる。このときの要部の拡大構造図が図１８である。図１８では、下部レーザ５０のリッジストライプ５１の上方に位置するＭＢＥ成長部を小円で囲み、その小円で囲んだ部分、つまりＭＢＥ成長部を拡大して大円内に図示している。図１８の大円内に示すように、ｎ型ＧａＩｎＰバッファー層１１６より上のＰ系成長層は凹凸のため未成長となる。また、ｎ型ＧａＡｓ電流狭窄層１２４は特にドーパントにＳｉを用いた場合には凹凸による面方位の違いによりｐ型に反転してしまう。すなわち、上記ｎ型ＧａＡｓ電流狭窄層１２４にｐｎ反転層（図１８の斜線部）が形成されてしまう。
【００４６】
次に、電極形成工程として、図１２に示すように、フォトリソグラフィーと、矩形領域に対するエッチングを行って、ｐ型ＧａＡｓコンタクト層２２５、ｎ型ＧａＡｓ電流狭窄層２２４、ノンドープＧａＩｎＰエッチングストップ層２２０、ｐ型（Ａｌ０．７２Ｇａ）ＩｎＰ第１クラッド層２１９、ノンドープＭＱＷ活性層２１８、ｎ型（Ａｌ０．７２Ｇａ）ＩｎＰクラッド層２１７、及びｎ型ＧａＩｎＰバッファー層１６を形成する。ここでは、ＧａＩｎＰに対して選択性を有するアンモニアと過酸化水素水の混合液を用いて、ｐ型ＧａＡｓコンタクト層１２５、ｎ型ＧａＡｓ電流狭窄層１２４をノンドープＧａＩｎＰエッチングストップ層１２０に達するまでエッチング除去する。そして、更に、ＧａＡｓに対して選択性を有する塩酸でノンドープＧａＩｎＰエッチングストップ層１２０、ｐ型（Ａｌ０．７２Ｇａ）ＩｎＰＩｎＰ第１クラッド層１１９、ノンドープＭＱＷ活性層１８、ｎ型（Ａｌ０．７２Ｇａ）ＩｎＰクラッド層１１７、およびｎ型ＧａＩｎＰバッファー層１１６の各一部をエッチング除去する。このエッチング除去は、ｎ型ＧａＡｓバッファー層１１５が露出するまで行われる。
【００４７】
そして更に、図１３に示すようにフォトリソグラフィーと、矩形領域に対するエッチングを行って、ｎ型ＧａＡｓバッファー層１５、ｎ型ＧａＡｓコンタクト層１４、及びノンドープＡｌ０．５ＧａＡｓエッチングストップ層１３を形成する。ここでは、Ａｌ０．５ＧａＡｓに対して選択性を有するクエン酸と過酸化水素水の混合液がノンドープＡｌ０．５ＧａＡｓエッチングストップ層１１３に達するまで、ｎ型ＧａＡｓバッファー層１１５とｎ型ＧａＡｓコンタクト層１１４とのエッチング除去を行う。そして、更に、ＧａＡｓに対して選択性を有する弗化水素酸がｐ型ＧａＡｓコンタクト層１２に達するまで、ノンドープＡｌ０．５ＧａＡｓエッチングストップ層１１３のエッチング除去を行う。その後、弗化水素酸のレジストダメージによる表面変成物を除去するために硫酸処理を行なっている。
【００４８】
次に、図１４に示すように、表面にＡｕＧｅを蒸着して、フォトリソグラフィーとエッチングとを行うことによって、ＡｕＧｅ膜をパターニングし、上部レーザ６０のＮ電極としてのＡｕＧｅ電極３０を形成している。ここでは、上記フォトリソグラフィーで使用するレジストはネガレジストを用いて行なっている。なぜならば、仮に、本工程でポジレジストを用いた場合、矩形型の段差部に付くレジスト膜厚は他の部分よりも厚くなり、露光時に紫外線が浸透せずレジスト残りが発生し、電極エッチングが阻害され、不良な電極層が残り、電流リークの原因となるためである。したがって、上記フォトリソグラフィーで使用するレジストをネガレジストにしているから、電流リークの発生を確実に阻止することができる。また、上記エッチングは、ヨウ素とヨウ化アンモニウムとエタノールの混合液で行なっている。そして、上記ネガレジスト使用時の現像後の表面処理及びレジスト除去はＵＶ−Ｏ３アッシャーを用いて行なう。これにより、プラズマアッシングを用いた時のように半導体層にダメージ与えることなく、有機洗浄やリムーバ処理のようにレジストを除去しきれなかったりすることがない。すなわち、レジストを完全かつ確実に除去することができる。
【００４９】
次に、図１５に示すように、フォトリソグラフィーによって上部レーザ６０のＰ電極と、下部レーザ５０のＰ電極のパターンを作製し、それらの上方からＡｕ／ＡｕＺｎの蒸着を行った後、リフトオフを行って、下部レーザ５０のＰ電極としてのＡｕ／ＡｕＺｎ電極３１を形成すると共に、上部レーザ６０のＰ電極の一構成部となるＡｕ／ＡｕＺｎ電極１２８を形成する。
【００５０】
引き続き、図１６に示すように、表面にＭｏ／Ａｕを蒸着させた後、フォトリソグラフィーとエッチングと行うことによって、Ｍｏ／Ａｕ電極３２,１２９を形成する。このＭｏ／Ａｕ電極３２の形成により、下部レーザ５０のＰ電極と上部レーザ６０のＮ電極とが共通の電極となる。ここでは、特に、上記フォトリソグラフィーで使用するレジストはネガレジストを用いて行なう。なぜならば、仮に、本工程でポジレジストを用いた場合、矩形型の段差部に付くレジスト膜厚は他の部分よりも厚くなり、露光時に紫外線が浸透せずレジスト残りが発生し、電極エッチングが阻害され、電流リークの原因となるためである。したがって、上記フォトリソグラフィーで使用するレジストをネガレジストにしているから、電流リークの発生を確実に阻止することができる。また、Ａｕのエッチングはヨウ素とヨウ化アンモニウムとエタノールの混合液で行ない、Ｍｏのエッチングは過酸化水素水を用いて行なう。そして、上記ネガレジスト使用時の現像後の表面処理及びレジスト除去はＵＶ−Ｏ３アッシャーを用いて行なう。これにより、プラズマアッシングを用いた時のように半導体層にダメージ与えることなく、有機洗浄やリムーバ処理のようにレジストを除去しきれなかったりすることがない。すなわち、レジストを完全かつ確実に除去することができる。
【００５１】
そして、図１７に示すように、フォトリソグラフィーとエッチングを行うことによって、下部レーザ５０のリッジストライプ５１の上方に位置すると共に、リッジストライプ５１,６１に平行、かつ、上部レーザ６０のノンドープＧａＩｎＰ／ＡｌＧａＩｎＰＭＱＷ活性層１８よりも深く、かつ、下部レーザ５０の電流経路を遮断しない深さを有する溝３３を形成する。つまり、この溝３３を形成するために、エッチング除去はｎ型ＧａＩｎＰバッファー層１６の表面が露出するまで行われている。これにより、上記Ｍｏ／Ａｕ電極２９、Ａｕ／ＡｕＺｎ電極２８、ｐ型ＧａＡｓコンタクト層２５、ｎ型ＧａＡｓ電流狭窄層２４、ノンドープＧａＩｎＰエッチングストップ層２０、ｐ型（Ａｌ０．７２Ｇａ）ＩｎＰＩｎＰ第１クラッド層１９、ノンドープＭＱＷ活性層１８、及びｎ型（Ａｌ０．７２Ｇａ）ＩｎＰクラッド層１７が形成される。ここでは、上記Ｍｏ／Ａｕ電極１２９のエッチングは、Ａｕのエッチングにはヨウ素とヨウ化アンモニウムとエタノールの混合液を用いて行ない、Ｍｏのエッチングには過酸化水素水を用いて行なった。またＡｕ／ＡｕＺｎ電極２８のエッチングは、ヨウ素とヨウ化アンモニウムとエタノールの混合液を用いて行い、ＧａＩｎＰに対して選択性を有するアンモニアと過酸化水素水の混合液でｐ型ＧａＡｓコンタクト層２５、ｎ型ＧａＡｓ電流狭窄層２４のｐｎ反転層をエッチング除去している。そして、そのアンモニアと過酸化水素水の混合液を用いて、ｎ型ＧａＩｎＰバッファー層１６の表面が露出するまでエッチングを続けている。
【００５２】
最後に、上記ｎ型ＧａＡｓ基板１下に、下部レーザ５０のＮ電極としてのＡｕＧｅ／Ｎｉ電極２６をスパッタで形成し、電極アロイを行なった後、Ｍｏ／Ａｕ２７をスパッタで形成することにより図１に示すように本実施の形態の半導体レーザ素子が得られる。
【００５３】
このように作製された半導体レーザ素子によれば、下部レーザ５０を駆動する場合は電極３２,２７間に駆動電圧を印加して電流を注入する一方、上部レーザ６０を駆動する場合は電極２９,３２間駆動電圧を印加して電流を注入する。このとき、上記上部レーザ６０の電流狭窄層がｎ型であるから、上部レーザ６０が駆動しているときに、上部レーザ６０の電流狭窄層がターンオンしにくくなっている。したがって、上記上部レーザ６０の電流リークが押さえられ、下部レーザ５０と上部レーザ６０を互いに独立して確実に駆動することができる。
【００５４】
また、上記下部レーザ５０および上部レーザ６０に、埋め込みリッジ構造の互いに平行なリッジストライプ５１,６１を形成しているから、通常の１チップ１波長レーザと同様の良好な特性を得ることができる。
【００５５】
また、図１８に示すように、下部レーザ５０のリッジストライプ５１凹凸の影響を受けて、リッジストライプ５１の上方にＭＢＥ未成長部及びｐｎ反転層が形成され、上部レーザ６０におけるｐｎ反転層の部分において電流リークの発生が心配されるが、下部レーザ５０のリッジストライプ５１の上方に溝３３を形成しているから、ｐ型に反転した部分による電流経路が遮断され、上部レーザ６０における電流リークの発生を確実に防止することができる。
【００５６】
また、上記下部レーザ５０の上面電極と上部レーザ６０の上面電極とが段差を有するように分離されていると共に、上部レーザ６０の上面電極と上部レーザ６０の下面電極とが段差を有するように分離されているから、下部レーザ５０,上部レーザ６０の各コンタクト層に対して最適なオーミック電極を形成することができる。つまり、ｐ型ＧａＡｓコンタクト層１２、ｐ型ＧａＡｓコンタクト層２５、およびｎ型ＧａＡｓバッファー層１５の夫々に対して最適なオーミック電極を形成することができる。そして、上記下部レーザ５０の上面電極と上部レーザ６０の下面電極とが共通の電極となっているので、下部レーザ５０の上面電極と上部レーザ６０の下面電極とに対するリードボンドを容易に行うことができる。
【００５７】
また、上記上部レーザ６０の成長温度を下部レーザ５０の成長温度よりも低くしているから、下部レーザ５０中のドーパント拡散を抑えることができる。
【００５８】
また、上記上部レーザ６０を固体ソースＭＢＥ法により成長させるから、下部レーザ５０におけるキャリア濃度の低下を阻止できる。
【００５９】
尚、本発明には数多くの実施の形態があり、使用する半導体材料、電極材料など上記実施例に限定されるものではない。また、上記半導体レーザ素子の各層の膜厚は一例である。
【００６０】
また、上記実施の形態では、下部レーザ５０のリッジストライプ５１と、上部レーザ６０のリッジストライプ６１とは互いに平行であったが、リッジストライプ５１,６１は互いに略平行であってもよい。
【００６１】
また、上記実施の形態では、溝３３はリッジストライプ５１,６１に平行であったが、リッジストライプ５１,６１に略平行であってもよい。そして、上記溝３３は、Ｍｏ／Ａｕ電極２９の上面からｎ型ＧａＩｎＰバッファー層１６の上面まで達していたが、溝は下部レーザ５０のｐ型コンタクト層を貫通しなけばよい。要するに、上記下部レーザ５０のリッジストライプ５１の上方に形成する溝は、ノンドープＧａＩｎＰ／ＡｌＧａＩｎＰＭＱＷ活性層１８よりも深く、ｐ型ＧａＡｓコンタクト層の下面より浅ければよい。
【００６２】
【発明の効果】
本発明にあっては、１チップ内に異なる発振波長を発生する複数の半導体レーザ素子積層した構造において各々の半導体レーザ素子において良好な特性を持たせることができると同時に工程を簡略化することができる。
【図面の簡単な説明】
【図１】  図１は本発明の実施の一形態の半導体レーザ素子の構造図である。
【図２】  図２は上記半導体レーザ素子の製造の一工程を説明するための構造図である。
【図３】  図３は上記半導体レーザ素子の製造の一工程を説明するための構造図である。
【図４】  図４は上記半導体レーザ素子の製造の一工程を説明するための構造図である。
【図５】  図５は上記半導体レーザ素子の製造の一工程を説明するための構造図である。
【図６】  図６は上記半導体レーザ素子の製造の一工程を説明するための構造図である。
【図７】  図７は上記半導体レーザ素子の製造の一工程を説明するための構造図である。
【図８】  図８は上記半導体レーザ素子の製造の一工程を説明するための構造図である。
【図９】  図９は上記半導体レーザ素子の製造の一工程を説明するための構造図である。
【図１０】  図１０は上記半導体レーザ素子の製造の一工程を説明するための構造図である。
【図１１】  図１１は上記半導体レーザ素子の製造の一工程を説明するための構造図である。
【図１２】  図１２は上記半導体レーザ素子の製造の一工程を説明するための構造図である。
【図１３】  図１３は上記半導体レーザ素子の製造の一工程を説明するための構造図である。
【図１４】  図１４は上記半導体レーザ素子の製造の一工程を説明するための構造図である。
【図１５】  図１５は上記半導体レーザ素子の製造の一工程を説明するための構造図である。
【図１６】  図１６は上記半導体レーザ素子の製造の一工程を説明するための構造図である。
【図１７】  図１７は上記半導体レーザ素子の製造の一工程を説明するための構造図である。
【図１８】  図１８は上記半導体レーザ素子における下部レーザのリッジストライプの上方のＭＢＥ未成長部及びｐｎ反転層を示す図である。
【図１９】  図１９は従来の半導体レーザ素子の構造図である。
【符号の説明】
１    ｎ型ＧａＡｓ基板
２    ｎ型ＧａＡｓバッファー層
３    ｎ型Ａｌ０．５ＧａＡｓクラッド層
４    ノンドープＡｌＧａＡｓＭＱＷ活性層
５    ｐ型Ａｌ０．５ＧａＡｓ第１クラッド層
６    ｐ型ＧａＡｓエッチングストップ層
７    ｐ型Ａｌ０．５ＧａＡｓ第２クラッド層
８    ｐ型ＧａＡｓキャップ層
９    ｎ型Ａｌ０．７ＧａＡｓ層
１０  ｎ型ＧａＡｓ層
１１  ｐ型ＧａＡｓ層
１２  ｐ型ＧａＡｓコンタクト層
１３  ノンドープＡｌ０．５ＧａＡｓエッチングストップ層
１４  ｎ型ＧａＡｓコンタクト層
１５  ｎ型ＧａＡｓバッファー層
１６  ｎ型ＧａＩｎＰバッファー層
１７  ｎ型（Ａｌ０．７２Ｇａ）ＩｎＰクラッド層
１８  ノンドープＧａＩｎＰ／ＡｌＧａＩｎＰＭＱＷ活性層
１９  ｐ型（Ａｌ０．７２Ｇａ）ＩｎＰ第１クラッド層
２０  ノンドープＧａＩｎＰエッチングストップ層
２１  ｐ型（Ａｌ０．７２Ｇａ）ＩｎＰ第２クラッド層
２２  ｐ型ＧａＩｎＰ中間層
２３  ｐ型ＧａＡｓキャップ層
２４  ｎ型ＧａＡｓ電流狭窄層
２５  ｐ型ＧａＡｓコンタクト層
２６  ＡｎＧｅ／Ｎｉ電極
２７  Ｍｏ／Ａｕ電極
２８  Ａｕ／ＡｕＺｎ電極
２９  Ｍｏ／Ａｕ電極
３０  ＡｕＧｅ電極
３１  Ａｕ／ＡｕＺｎ電極
３２  Ｍｏ／Ａｕ電極
３３  溝
３７  アルミナ膜
４０  不要層
５０  下部レーザ
５１  下部レーザのリッジストライプ
５２  電流狭窄層
６０  上部レーザ
６１  上部レーザのリッジストライプ
【図１】
0003795332.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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