(57)【特許請求の範囲】
【請求項１】
複数の放射素子を有するフェイズドアレイアンテナに対してシリアルデータを伝送するフェイズドアレイアンテナのシリアルデータ伝送装置において、
各放射素子に対応して設けられた複数のモジュールと、
上記モジュールに供給すべきデータをシリアルデータとして各モジュールに対し供給する位相演算回路と、
各モジュールに対しデータ伝送を行うためのシリアルデータ伝送期間における電波送信のタイミングを判定する送信判定回路とを備え、
上記送信判定回路が、シリアルデータ伝送期間における電波の最終送信タイミングを判定し、
上記位相演算回路が、上記送信判定回路の判定結果に基づいて、シリアルデータ伝送期間における電波の非送信期間であって、シリアルデータ伝送期間中における電波送信の終了後に各モジュールに対しシリアルデータを供給することを特徴とするフェイズドアレイアンテナのシリアルデータ伝送装置。
【請求項２】
複数の放射素子を有するフェイズドアレイアンテナに対してシリアルデータを伝送するフェイズドアレイアンテナのシリアルデータ伝送装置において、
各放射素子に対応して設けられた複数のモジュールと、
上記モジュールに供給すべきデータをシリアルデータとして各モジュールに対し供給する位相演算回路と、
各モジュールに対しデータ伝送を行うためのシリアルデータ伝送期間における電波送信のタイミングを判定する送信判定回路とを備え、
上記位相演算回路が、上記送信判定回路の判定結果に基づいて、シリアルデータ伝送期間における電波の非送信期間に各モジュールに対しシリアルデータを供給するとともに、シリアルデータ伝送期間中に２以上の電波が送信される場合における電波送信間の非送信期間にモジュールに対しシリアルデータを供給することを特徴とする請求項１に記載のフェイズドアレイアンテナのシリアルデータ伝送装置。
【請求項３】
複数の放射素子を有するフェイズドアレイアンテナに対してシリアルデータを伝送するフェイズドアレイアンテナのシリアルデータ伝送装置において、
各放射素子に対応して設けられた複数のモジュールと、
上記モジュールに供給すべきデータをシリアルデータとして各モジュールに対し供給する位相演算回路と、
各モジュールに対しデータ伝送を行うためのシリアルデータ伝送期間における電波送信のタイミングを判定する送信判定回路とを備え、
上記送信判定回路が、電波送信間の非送信期間を判定し、
上記位相演算回路が、上記送信判定回路の判定結果に基づいて、シリアルデータ伝送期間における電波の非送信期間に各モジュールに対しシリアルデータを供給するとともに、モジュールを単位としてシリアルデータを２以上に分割し、２以上の非送信期間において供給することを特徴とする請求項１に記載のフェイズドアレイアンテナのシリアルデータ伝送装置。
【請求項４】
複数の放射素子を有するフェイズドアレイアンテナに対してシリアルデータを伝送するフェイズドアレイアンテナのシリアルデータ伝送装置において、
各放射素子に対応して設けられた複数のモジュールと、
上記モジュールに供給すべきデータをシリアルデータとして各モジュールに対し供給する位相演算回路と、
各モジュールに対しデータ伝送を行うためのシリアルデータ伝送期間における電波送信のタイミングを判定する送信判定回路と、
送信判定回路の判定結果に基づいて、シリアルデータが供給されていることを示すデータイネーブル信号を生成し、当該データイネーブル信号を各モジュールへ供給するデータイネーブル信号発生回路とを備え、
上記位相演算回路が、上記送信判定回路の判定結果に基づいて、シリアルデータ伝送期間における電波の非送信期間に各モジュールに対しシリアルデータを供給し、
各モジュールは、データイネーブル信号の受信期間を計測するイネーブル信号幅判定回路と、計測されたデータイネーブル信号幅をモジュールごとの所定値と比較する一致検出回路とを有し、一致検出回路の比較結果に基づいて当該モジュールに対するシリアルデータを判別し、受信データを取り込むことを特徴とする請求項１に記載のフェイズドアレイアンテナのシリアルデータ伝送装置。
【請求項５】
複数の放射素子を有するフェイズドアレイアンテナに対してシリアルデータを伝送するフェイズドアレイアンテナのシリアルデータ伝送装置において、
各放射素子に対応して設けられた複数のモジュールと、
上記モジュールに供給すべきデータをシリアルデータとして各モジュールに対し供給する位相演算回路と、
各モジュールに対しデータ伝送を行うためのシリアルデータ伝送期間における電波送信のタイミングを判定する送信判定回路と、
シリアルデータ伝送期間ごとに所定のパルス幅を有するトリガ信号を生成し、当該トリガ信号を各モジュールへ供給するトリガ信号発生回路とを備え、
上記位相演算回路が、上記送信判定回路の判定結果に基づいて、シリアルデータ伝送期間における電波の非送信期間に各モジュールに対しシリアルデータを供給し、
上記各モジュールが、トリガ信号のパルス幅を検出し、検出されたパルス幅に基づいて受信したシリアルデータを当該モジュールの内部回路へ出力することを特徴とする請求項１に記載のフェイズドアレイアンテナのシリアルデータ伝送装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、フェイズドアレイアンテナのシリアルデータ伝送装置およびレーダ装置に係り、更に詳しくは、フェイズドアレイアンテナを構成する各放射素子に対する位相制御信号等をシリアルデータとして伝送するレーダ装置の改良に関する。
【０００２】
【従来の技術】
図７は、従来のフェイズドアレイアンテナのシリアルデータ伝送装置の構成を示したブロック図である。図７に示すシリアルデータ伝送装置は、フェイズドアレイアンテナが備える複数の放射素子のそれぞれに対応して設けられたｎ個のモジュール１２を備えている。以下、それらのモジュール１２には、それぞれ♯０〜♯ｎ−１の何れかの番号が順に付されているものとする。ｎ個のモジュール１２は、それぞれレジスタ１４、シフトレジスタ１６、一致検出回路１８、およびカウンタ２０を備えている。
【０００３】
全てのモジュール１２は、ビーム走査制御器２２によって制御されている。ビーム走査制御器２２は、全てのモジュール１２に対して、所定周期で繰り返し発生されるクロック信号や、所定のタイミングを特定するトリガ信号を供給する。また、ビーム走査制御器２２は、位相演算回路２４およびタイミング発生回路２６を備えている。
【０００４】
位相演算回路２４は、個々のモジュール１２に供給すべきデータを生成し、全てのモジュール１２に対応するデータを連続的にシリアルデータとして出力する回路である。位相演算回路２４から出力されるデータは、全てのモジュール１２に供給される。
【０００５】
タイミング発生回路２６は、位相演算回路２４から有効なデータが送信されている間だけ所定周期で繰り返されるストローブ信号を生成する回路である。ストローブ信号は、クロック信号やトリガ信号と同様に、全てのモジュール１２に対して供給される。
【０００６】
モジュール１２のカウンタ２０には、ビーム走査制御器２２よりトリガ信号とストローブ信号とが供給されている。カウンタ２０は、ストローブ信号の入力数を計数し、トリガ信号を受信することでその計数値をリセットするように設けられている。カウンタ２０の計数値は、一致検出回路１８に供給されている。
【０００７】
一致検出回路１８には、カウンタ２０の計数値と共に、それぞれのモジュール１２に対して予め定められている位置情報２８が供給されている。一致検出回路１８は、カウンタの計数値と位置情報２８とが一致する場合に、すなわち、リセット後に入力されたストローブ信号の数がそれぞれのモジュールの位置情報２８と一致する場合にシフトイネーブル信号を発生する。このようにして生成されるシフトイネーブル信号はシフトレジスタ１６に供給される。
【０００８】
シフトレジスタ１６は、シフトイネーブル信号を受信している間、位相演算回路２４から出力されるシリアルデータをストローブ信号と同期して取り込むことができる。読み込まれたデータは、パラレルデータの形式でシフトレジスタ１６に保持され、トリガ信号の発生と同期してレジスタ１４にラッチされる。
【０００９】
レジスタ１４には、図示しない内部回路が接続されている。内部回路は、それぞれのモジュール１２に対応する放射素子に所望の位相で送受信波を発生させるための移相器や、その移相器を駆動する移相器ドライバ等（何れも図示せず）で構成されている。上記の内部回路は、レジスタ１４にラッチされたデータに基づいて個々の放射素子から発せられる送受信波の位相を制御する。
【００１０】
図８は、従来のシリアルデータ伝送装置の動作を説明するためのタイミングチャートを示す。図８（ｃ）はビーム走査制御器２２の位相演算回路２４からシリアルデータが出力されるタイミングを示す。同図に示すように、位相演算回路２４からは、ｎ個のモジュール１２のそれぞれに対するシリアルデータが時分割で連続的に出力される。
【００１１】
位相演算回路２４から有効なデータが出力されている間は、図８（ｂ）に示すように所定の繰り返し周期でストローブ信号が出力される。全てのモジュール１２では、そのストローブ信号の発生数が計数され、その計数値が位置情報２８と一致するかが一致検出回路１８により判別される。
【００１２】
位相演算回路２４から♯０のモジュール１２に対応するデータが出力されている間は、♯０のモジュール１２に属する一致検出回路１８によってシフトイネーブル信号が生成される。従って、その間は、♯０のシフトレジスタ１６にシリアルデータが書き込まれる。同様にして、位相演算回路２４から♯ｉ（ｉ＝２〜ｎ−１）用のデータが出力されている間は、♯ｉのモジュール１２に属する一致検出回路１８によってシフトイネーブル信号が生成され、♯ｉのシフトレジスタ１６にシリアルデータが書き込まれる。このように、位相演算回路２４から連続的に出力されるシリアルデータは、順次全てのモジュール１２のシフトレジスタ１６に分割して格納される。
【００１３】
シリアルデータの格納が終了すると、全てのモジュール１２に対して、図８（ａ）に示すようにトリガ信号が供給される。このトリガ信号が発生すると、全てのモジュール１２において、シフトレジスタ１６に格納されているデータが一斉にレジスタ１４にラッチされると共に、カウンタ２０の計数値がリセットされる。
【００１４】
個々のモジュールは、それぞれレジスタ１４にラッチされたデータに基づいて移相器ドライバおよび移相器を動作させ、放射素子から所望の位相で送受信波を出力させる。その結果、フェイズドアレイアンテナより、所定方向に向かう送受信波が出力される。ビーム走査制御器２２から各モジュール１２へのシリアルデータデータ伝送はトリガ信号によって完了し、トリガ信号から次のトリガ信号までのシリアルデータ伝送期間ごとに、ビーム走査制御器２２から各モジュール１２へのデータ伝送が繰り返し行われる。
【００１５】
各放射素子による電波送信は、図８（ｄ）に示すように、シリアルデータ伝送期間中に行われている。この図では、１つのシリアルデータ伝送期間中に２回以上の電波送信が行われ、シリアルデータ伝送期間における最初の電波送信の終了後に、ビーム走査制御器２２から全てのモジュール１２に対する一連のシリアルデータ伝送が行われ、シリアルデータ伝送の完了後に２回目以降の電波送信が行われている。
【００１６】
【発明が解決しようとする課題】
従来のシリアルデータ伝送装置では、シリアルデータの送出後に、電波送信が行われているため、電波送信の影響により、ストローブ信号、トリガ信号などにノイズが混入し、データ伝送エラーを生じる場合があった。
【００１７】
例えば、モジュール１２がトリガ信号線に混入したノイズをトリガ信号であると誤認識することが考えられる。この場合、ビーム走査制御器２２からトリガ信号が出力される前に、シフトレジスタ１６に格納されているデータがレジスタ１４にラッチされ、カウンタ２０の計数値がリセットされてしまうという問題が生ずる。
【００１８】
また、モジュール１２がノイズをストローブ信号であると誤認識することが考えられる。この場合、ビーム走査制御器２２からストローブ信号が出力されていないにもかかわらず、データ信号線上の無効データをシフトレジスタ１６に格納してしまうという問題が生ずる。
【００１９】
また、従来のシリアルデータ伝送装置では、１回目の電波送信と２回目の電波送信との間において、当該シリアルデータ伝送期間に伝送されるべき全データの伝送を行っている。このため、電波送信の間隔を、全データの伝送時間よりも長くなるようにしておく必要があった。
【００２０】
本発明は、上記のような問題点を解消する為になされたもので、ビーム走査制御器から放射素子に対応した各モジュールへシリアルデータを伝送する際の信頼性を向上させたフェーズドアレイアンテナのシリアル伝送装置及びレーダ装置を提供することを目的とする。また、電波送信間隔の制約を軽減させたフェーズドアレイアンテナのシリアル伝送装置及びレーダ装置を提供することを目的とする。
【００２１】
【課題を解決するための手段】
請求項１に記載の本発明によるフェイズドアレイアンテナのシリアルデータ伝送装置は、複数の放射素子を有するフェイズドアレイアンテナに対してシリアルデータを伝送するフェイズドアレイアンテナのシリアルデータ伝送装置であって、各放射素子に対応して設けられた複数のモジュールと、上記モジュールに供給すべきデータをシリアルデータとして各モジュールに対し供給する位相演算回路と、各モジュールに対しデータ伝送を行うためのシリアルデータ伝送期間における電波送信のタイミングを判定する送信判定回路とを備え、上記送信判定回路が、シリアルデータ伝送期間における電波の最終送信タイミングを判定し、上記位相演算回路が、上記送信判定回路の判定結果に基づいて、シリアルデータ伝送期間における電波の非送信期間であって、シリアルデータ伝送期間中における電波送信の終了後に各モジュールに対しシリアルデータを供給することを特徴とする。
【００２２】
請求項２に記載の本発明によるフェイズドアレイアンテナのシリアルデータ伝送装置は、複数の放射素子を有するフェイズドアレイアンテナに対してシリアルデータを伝送するフェイズドアレイアンテナのシリアルデータ伝送装置であって、各放射素子に対応して設けられた複数のモジュールと、上記モジュールに供給すべきデータをシリアルデータとして各モジュールに対し供給する位相演算回路と、各モジュールに対しデータ伝送を行うためのシリアルデータ伝送期間における電波送信のタイミングを判定する送信判定回路とを備え、上記位相演算回路が、上記送信判定回路の判定結果に基づいて、シリアルデータ伝送期間における電波の非送信期間に各モジュールに対しシリアルデータを供給するとともに、シリアルデータ伝送期間中に２以上の電波が送信される場合における電波送信間の非送信期間にモジュールに対しシリアルデータを供給することを特徴とする。
【００２３】
請求項３に記載の本発明によるフェイズドアレイアンテナのシリアルデータ伝送装置は、複数の放射素子を有するフェイズドアレイアンテナに対してシリアルデータを伝送するフェイズドアレイアンテナのシリアルデータ伝送装置であって、各放射素子に対応して設けられた複数のモジュールと、上記モジュールに供給すべきデータをシリアルデータとして各モジュールに対し供給する位相演算回路と、各モジュールに対しデータ伝送を行うためのシリアルデータ伝送期間における電波送信のタイミングを判定する送信判定回路とを備え、上記送信判定回路が、電波送信間の非送信期間を判定し、上記位相演算回路が、上記送信判定回路の判定結果に基づいて、シリアルデータ伝送期間における電波の非送信期間に各モジュールに対しシリアルデータを供給するとともに、モジュールを単位としてシリアルデータを２以上に分割し、２以上の非送信期間において供給することを特徴とする。
【００２４】
請求項４に記載の本発明によるフェイズドアレイアンテナのシリアルデータ伝送装置は、複数の放射素子を有するフェイズドアレイアンテナに対してシリアルデータを伝送するフェイズドアレイアンテナのシリアルデータ伝送装置であって、各放射素子に対応して設けられた複数のモジュールと、上記モジュールに供給すべきデータをシリアルデータとして各モジュールに対し供給する位相演算回路と、各モジュールに対しデータ伝送を行うためのシリアルデータ伝送期間における電波送信のタイミングを判定する送信判定回路と、送信判定回路の判定結果に基づいて、シリアルデータが供給されていることを示すデータイネーブル信号を生成し、当該データイネーブル信号を各モジュールへ供給するデータイネーブル信号発生回路とを備え、上記位相演算回路が、上記送信判定回路の判定結果に基づいて、シリアルデータ伝送期間における電波の非送信期間に各モジュールに対しシリアルデータを供給し、各モジュールが、データイネーブル信号の受信期間を計測するイネーブル信号幅判定回路と、計測されたデータイネーブル信号幅をモジュールごとの所定値と比較する一致検出回路とを有し、一致検出回路の比較結果に基づいて当該モジュールに対するシリアルデータを判別し、受信データを取り込むことを特徴とする。
【００２５】
請求項５に記載の本発明によるフェイズドアレイアンテナのシリアルデータ伝送装置は、複数の放射素子を有するフェイズドアレイアンテナに対してシリアルデータを伝送するフェイズドアレイアンテナのシリアルデータ伝送装置であって、各放射素子に対応して設けられた複数のモジュールと、上記モジュールに供給すべきデータをシリアルデータとして各モジュールに対し供給する位相演算回路と、各モジュールに対しデータ伝送を行うためのシリアルデータ伝送期間における電波送信のタイミングを判定する送信判定回路と、シリアルデータ伝送期間ごとに所定のパルス幅を有するトリガ信号を生成し、当該トリガ信号を各モジュールへ供給するトリガ信号発生回路とを備え、上記位相演算回路が、上記送信判定回路の判定結果に基づいて、シリアルデータ伝送期間における電波の非送信期間に各モジュールに対しシリアルデータを供給し、上記各モジュールが、トリガ信号のパルス幅を検出し、検出されたパルス幅に基づいて受信したシリアルデータを当該モジュールの内部回路へ出力することを特徴とする。
【００２８】
【発明の実施の形態】
実施の形態１．
図１は、本発明の実施の形態１によるレーダ装置の主要部の一構成例を示したブロック図であり、フェイズドアレイアンテナのシリアルデータ伝送装置が示されている。当該レーダ装置は、複数の放射素子を有するフェイズドアレイアンテナ（図示せず）と、フェイズドアレイアンテナへのデータ伝送を行うシリアルデータ伝送装置からなる。図１のシリアルデータ伝送装置は、ビーム走査制御器２２と、各放射素子に対応して設けられたｎ個のモジュール１２からなり、全てのモジュール１２が、ビーム走査制御器２２によって制御されている。
【００２９】
ビーム走査制御器２２は、位相演算回路２４と、タイミング発生回路２６と、送信タイミング判定回路３０からなり、全てのモジュール１２に対して、トリガ信号、ストローブ信号、シリアルデータ及びクロック信号を供給している。
【００３０】
位相演算回路２４は、個々のモジュール１２に供給すべきデータを生成し、全てのモジュール１２に対応するデータを連続的にシリアルデータとして出力する回路である。位相演算回路２４から出力されるデータは、全てのモジュール１２に供給される。
【００３１】
タイミング発生回路２６は、位相演算回路２４から有効なデータが送信されている間だけ所定周期で繰り返されるストローブ信号を生成する回路である。このストローブ信号は、クロック信号やトリガ信号と同様に、全てのモジュール１２に対して供給される。
【００３２】
送信タイミング判定回路３０は、電波が送信されるタイミングを判定する回路であり、この判定結果に基づいて、ビーム走査制御器２２はシリアルデータ及びストローブ信号を出力する。つまり、送信タイミング判定回路の判定結果に基づいて、位相演算回路２４が各モジュール１２に供給すべきデータを生成し、タイミング発生回路２６が各モジュール１２に供給されるストローブ信号を生成する。
【００３３】
各モジュール１２は、レジスタ１４と、シフトレジスタ１６と、一致検出回路１８と、カウンタ２０からなり、全てのモジュール１２は、ビーム走査制御器２２によって制御されている。
【００３４】
カウンタ２０には、ビーム走査制御器２２よりトリガ信号とストローブ信号とが供給されている。カウンタ２０は、ストローブ信号の入力数を計数し、トリガ信号を受信することでその計数値をリセットするように設けられている。カウンタ２０の計数値は、一致検出回路１８に供給されている。
【００３５】
一致検出回路１８には、カウンタ２０の計数値と共に、それぞれのモジュール１２に対して予め定められている位置情報２８が供給されている。一致検出回路１８は、カウンタの計数値と位置情報２８とが一致する場合に、すなわち、リセット後に入力されたストローブ信号の数がそれぞれのモジュールの位置情報２８と一致する場合にシフトイネーブル信号を発生する。このようにして生成されるシフトイネーブル信号はシフトレジスタ１６に供給される。
【００３６】
シフトレジスタ１６は、一致検出回路１８からのシフトイネーブル信号を受信している間、位相演算回路２４から出力されるシリアルデータをストローブ信号と同期して取り込むことができる。読み込まれたデータは、パラレルデータの形式でシフトレジスタ１６に保持され、トリガ信号の発生と同期してレジスタ１４にラッチされる。
【００３７】
レジスタ１４には、図示しない内部回路が接続されている。内部回路は、それぞれのモジュール１２に対応する放射素子に所望の位相で送受信波を発生させるための移相器や、その移相器を駆動する移相器ドライバ等（何れも図示せず）で構成されている。上記の内部回路は、レジスタ１４にラッチされたデータに基づいて個々の放射素子から発せられる送受信波の位相を制御する。
【００３８】
ビーム走査制御器２２から各モジュール１２に対し順次に出力されるシリアルデータは、トリガ信号によって、レジスタ１４にラッチされ確定される。このため、トリガ信号から次のトリガ信号までの期間において、全てのモジュール１２に対するデータ伝送が行われており、この期間をシリアルデータ伝送期間と呼ぶことにする。つまり、フェイズドアレイアンテナは、このシリアルデータ伝送期間ごとにシリアルデータに基づいて動作する。
【００３９】
ビーム走査制御器２２は、送信タイミング判定回路３０による判定結果に基づき、シリアルデータ伝送期間中における電波送信が終了した後に、各モジュール１２に対するデータ伝送を行う。特に、シリアルデータ伝送期間中に２以上の送信が行われる場合には、最終送信の終了後に、各モジュール１２対するデータ伝送が行われる。
【００４０】
図２は、図１のシリアルデータ伝送装置の動作の一例を説明するためのタイミングチャートであり、図中の（ａ）はトリガ信号、（ｂ）ストローブ信号、（ｃ）は伝送データ、（ｄ）は電波送信の各動作を示している。トリガ信号からトリガ信号までの期間が、シリアルデータ伝送期間である。このシリアルデータ伝送期間中に３回の送信動作が行われている。
【００４１】
ビーム走査制御器２２の送信タイミング判定回路３０は、最後の送信タイミング、つまり、３回目の送信を判定し、その判定結果を位相演算回路２４、タイミング発生回路２６へ出力する。この送信タイミング判定は、例えば、送信タイミング判定回路３０に対しシリアルデータ伝送期間における送信回数を予め与えておけば、送信回数を計数することによって実現できる。
【００４２】
位相演算回路２４は、送信タイミング判定回路３０の判定結果に基づいて、最終送信後に各モジュール１２に対するデータを生成し、タイミング発生回路２６は、送信タイミング判定回路３０の判定結果に基づいて、最終送信後に各モジュール１２に対するストローブ信号を生成する。このため、（ｃ）及び（ｄ）に示すように、データ伝送が最終送信後に開始される。
【００４３】
この様にして、シリアルデータ伝送期間における全ての送信が終了した後にデータ伝送を行えば、データの伝送後に当該データを確定するトリガ信号が入力されるまでの間に、送信が行われることがない。従って、電波送信に伴うノイズによって生じていた伝送エラーを抑制することができる。
【００４４】
実施の形態２．
図３は、本発明の実施の形態２によるレーダ装置の主要部の一構成例を示したブロック図であり、フェイズドアレイアンテナのシリアルデータ伝送装置が示されている。このシリアルデータ伝送装置は、図１のシリアルデータ伝送装置と同様、ビーム走査制御器２２と、各放射素子に対応して設けられたｎ個のモジュール１２からなる。
【００４５】
このシリアルデータ伝送装置は、従来のシリアルデータ伝送装置と比較すると、ビーム走査制御器２２が、ストローブ信号に代えてデータイネーブル信号を供給し、トリガ信号を所定の時間幅を有するパルス信号として供給する点で異なっている。また、各モジュール１２が、カウンタ２０及び一致検出回路１８に代えてデータイネーブル信号幅判定回路２１及び一致検出回路３４を備えるとともに、トリガ信号幅判定回路３２を備えている点で異なる。
【００４６】
ビーム走査制御器２２のタイミング発生回路２６は、位相演算回路２４によって生成された有効なデータがビーム走査制御器２２から出力中であることを示すデータイネーブル信号を生成する。このデータイネーブル信号は電圧レベル信号であり、データが有効である期間中に出力される。
【００４７】
各モジュール１２のデータイネーブル信号幅判定回路２１には、ビーム走査制御器２２からのデータイネーブル信号と、トリガ信号幅判定回路３２におけるトリガ信号の検出結果が供給されている。データイネーブル信号幅判定回路２１は、データイネーブル信号が供給される累積時間を計測し、データイネーブル信号長を求めている。この計測値は、トリガ信号の検出によってリセットされる。つまり、データイネーブル信号幅判定回路２１は、シリアルデータ伝送期間におけるデータイネーブル信号長を計測している。データイネーブル信号幅判定回路２１によって計測されたデータイネーブル信号長は、一致検出回路３４へ供給される。
【００４８】
一致検出回路３４は、データイネーブル信号長とともに、それぞれのモジュール１２に対して予め定められているデータ長情報２８が供給されている。一致検出回路３４は、データイネーブル信号幅判定回路２１の計測値とデータ長情報２８を比較し、これらが一致した場合に、シフトレジスタ１６のデータをレジスタ１４の前段に設けられたレジスタ３６にラッチさせる。
【００４９】
トリガ信号幅判定回路３２は、ビーム走査制御器２２から供給されるトリガ信号を検出している。トリガ信号幅判定回路３２においてトリガ信号が所定時間連続して検出された場合、最終レジスタ１４へラッチ信号が出力され、レジスタ３６のデータが、最終レジスタ１４へ取り込まれる。つまり、トリガ信号の検出はエッジ検出ではなく、パルス幅判定によって行われ、所定の時間幅以下のノイズはトリガ信号として誤検出されることがない。
【００５０】
図４は、図３のシリアルデータ伝送装置の動作の一例を説明するためのタイミングチャートであり、図中の（ａ）はトリガ信号、（ｂ）データイネーブル信号、（ｃ）は伝送データ、（ｄ）は電波送信の各動作を示している。
【００５１】
実施の形態１で説明した通り、データ伝送は、シリアルデータ伝送期間中の最終送信後であることが望ましいが、非送信期間であれば必ずしも最終送信後でなくてもよい。このタイミングチャートでは、従来のシリアルデータ伝送装置と同様、１回目の送信と２回目の送信の間でデータ伝送が行われている。
【００５２】
ビーム走査制御器２２からシリアルデータが出力される期間には、データイネーブル信号が出力され、各モジュール１２では、データイネーブル信号長に応じて順次に受信データをシフトレジスタ１６に取り込み、レジスタ３６にラッチしていく。
【００５３】
この様な構成により、ノイズによるデータ化けが各モジュールのデータ長情報以上継続し、あるいは、トリガ信号の検出時間以上継続しなければ、ビーム走査制御装置から各モジュールへ正常にデータ伝送を行うことができる。一般にノイズは、送信の立ち上がり又は立ち下がり時に発生するために、ノイズ発生の時間は、上記時間と比較して十分に小さく、ノイズによる影響を低減することができる。
【００５４】
実施の形態３．
図５は、本発明の実施の形態３によるレーダ装置の主要部の一構成例を示したブロック図であり、フェイズドアレイアンテナのシリアルデータ伝送装置が示されている。このシリアルデータ伝送装置は、図３のシリアルデータ伝送装置と比較すると、ビーム走査制御器２２が、送信間隔判定回路３１を備えて構成される点で異なっている。
【００５５】
ビーム走査制御器２２は、シリアルデータ伝送期間に伝送されるデータを分割して送出している。データの分割は、１つのモジュール１２に供給されるデータ長の整数倍で分割される。つまり、モジュールを単位として分割され、同一モジュールに対するデータが分割されることはない。
【００５６】
送信間隔判定回路３１は、シリアルデータ伝送期間内に２以上の電波送信が行われる場合における送信と送信の間隔を検出している。この検出結果に基づいて、位相演算回路２４が各モジュール１２に対するデータを生成し、タイミング発生回路２６がデータイネーブル信号を生成する。この様にして、伝送データは、送信間隔（非送信期間）に応じて分割され送出される。
【００５７】
図６は、図５のシリアルデータ伝送装置の動作の一例を説明するためのタイミングチャートであり、図中の（ａ）はトリガ信号、（ｂ）データイネーブル信号、（ｃ）は伝送データ、（ｄ）は電波送信の各動作を示している。
【００５８】
このタイミングチャートでは、送信間隔に基づいて、全てのモジュール１２に対する一連の伝送データを♯０〜♯２のモジュールに対するデータと、♯３〜♯ｎ−１のモジュールに対するデータとに分割している。シリアルデータ伝送期間における１回目の送信後に、♯０〜♯２のモジュール１２に対するデータ伝送が行われ、２回目の送信後に♯３〜♯ｎ−１のモジュールに対するデータ伝送が行われている。いずれの場合も非送信期間にデータ伝送が行われ、データ伝送終了後に３回目の送信が行われている。
【００５９】
なお、実施の形態２の場合と同様、伝送データが有効である期間中は、ビーム走査制御器２２からデータイネーブル信号が全てのモジュール１２に対して送出される。各モジュール１２では、データイネーブル信号幅判定回路２１が、データイネーブル信号長を計測して、一致検出回路３４が、データ長情報２８と比較して、当該モジュール１２に対する伝送データか否かを判別している。このため、伝送データを分割して送出した場合でも正しく受信することができる。
【００６０】
この様にして、送電データを分割し、２以上の非送信期間に分けてビーム走査制御器２２から各モジュール１２へ伝送することにより、送信間隔を全モジュール１２に対するデータ長以上とする必要がなくなる。従って、シリアルデータ伝送期間における非送信期間が全モジュールに対するデータ長以上であれば、シリアルデータ伝送期間においてデータ伝送を行うことができ、送信間隔の制約が緩和される。
【００６１】
【発明の効果】
本発明によれば、ビーム走査制御器から放射素子に対応した各モジュールへシリアルデータを伝送する際の信頼性を向上させたフェーズドアレイアンテナのシリアル伝送装置及びレーダ装置を提供することができる。また、電波送信間隔の制約を軽減させたフェーズドアレイアンテナのシリアル伝送装置及びレーダ装置を提供することができる。
【図面の簡単な説明】
【図１】  本発明の実施の形態１によるレーダ装置の主要部の一構成例を示したブロック図であり、フェイズドアレイアンテナのシリアルデータ伝送装置が示されている。
【図２】  図１のシリアルデータ伝送装置の動作の一例を説明するためのタイミングチャートである。
【図３】  本発明の実施の形態２によるレーダ装置の主要部の一構成例を示したブロック図であり、フェイズドアレイアンテナのシリアルデータ伝送装置が示されている。
【図４】  図３のシリアルデータ伝送装置の動作の一例を説明するためのタイミングチャートである。
【図５】  本発明の実施の形態３によるレーダ装置の主要部の一構成例を示したブロック図であり、フェイズドアレイアンテナのシリアルデータ伝送装置が示されている。
【図６】  図５のシリアルデータ伝送装置の動作の一例を説明するためのタイミングチャートである。
【図７】  従来のフェイズドアレイアンテナのシリアルデータ伝送装置の構成を示したブロック図である。
【図８】  従来のシリアルデータ伝送装置の動作を説明するためのタイミングチャートを示す。
【符号の説明】
１２  モジュール、１４  レジスタ、１６  シフトレジスタ、
１８  一致検出回路、２０  カウンタ、
２１  データイネーブル信号幅判定回路、２２  ビーム走査制御器、
２４  位相演算回路、２６  タイミング発生回路、２８  データ長情報、
３０  送信タイミング判定回路、３１  送信間隔判定回路、
３２  トリガ信号幅判定回路、３４  一致検出回路、３６  レジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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