(57)【特許請求の範囲】
【請求項１】
複数のサブセルアレイと、前記各サブセルアレイを横切る方向に形成される複数のメイングローバルビットライン及び少なくとも一対の参照グローバルビットラインと、前記各メイングローバルビットライン及び参照グローバルビットラインに対応してそれぞれのサブセルアレイ内に形成されるメインローカルビットライン及び参照ローカルビットラインと、 前記各ローカルビットラインと該グローバルビットラインの間に構成されるスイッチング素子とを含むメインセルアレイ部;
前記メインセルアレイ部の下部または上部に形成され、前記一対の参照グローバルビットラインのうち、１本のビットラインを介して印加されるグローバルビットライン信号をシフティングして参照電圧を出力するレベルシフト及び前記グローバルビットライン信号によって前記参照グローバルビットラインをプルダウンさせるプルダウンコントローラを含む参照センスアンプで構成される参照ビットラインコントローラ;
前記参照ビットラインコントローラの一側に形成され、前記メイングローバルビットラインごとに連結されて前記参照電圧を受けて該グローバルビットラインを介して印加される信号をセンシングする複数のメインセンスアンプで構成されるメインビットラインコントローラ;
前記メインセルアレイ部の一側に形成されて、前記各サブセルアレイの各単位セルに連結される一対の第１及び第２スプリットワードラインを駆動させるためのスプリットワードライン駆動部を含んで構成されることを特徴とする非揮発性強誘電体メモリ装置。
【請求項２】
前記サブセルアレイ部は、
第１スプリットワードラインと第２スプリットワードラインとが一対になって前記各サブセルアレイの各単位セルに連結されて前記グローバルビットラインと交差する方向に複数の対が形成されるスプリットワードライン対と、
奇数番目メインローカルビットラインに連結され、複数の前記第１スプリットワードラインと第２スプリットワードラインの間ごとに形成される第１単位セルと、
偶数番目メインローカルビットラインに連結され、複数の前記第１スプリットワードラインと第２スプリットワードラインの間ごとに形成される第２単位セルをさらに含むことを特徴とする請求項１記載の非揮発性強誘電体メモリ装置。
【請求項３】
前記第１単位セルは
ゲート端子が前記第１スプリットワードライン（ＳＷＬ１）に連結され、ソース端子が前記奇数番目ローカルビットラインに連結され、ドレイン端子と前記第２スプリットワードライン（ＳＷＬ２）との間に第１強誘電体キャパシタ（ＦＣ１）が構成されることを特徴とする請求項２に記載の不揮発性強誘電体メモリ装置。
【請求項４】
前記第２単位セルは
ゲート端子が前記第２スプリットワードライン（ＳＷＬ２）に連結され、ソース端子は前記偶数番目ローカルビットラインに連結され、ドレイン端子と前記第１スプリットワードライン（ＳＷＬ１）との間に第２強誘電体キャパシタ（ＦＣ２）が構成されることを特徴とする請求項２に記載の不揮発性強誘電体メモリ装置。
【請求項５】
前記メインビットラインコントローラは
前記隣接したグローバルビットラインを互いに一定レベルにプリチャージさせるビットラインプリチャージ回路部をさらに含むことを特徴とする請求項１に記載の不揮発性強誘電体メモリ装置。
【請求項６】
前記任意のグローバルビットラインには該ローカルビットラインに連結された複数の単位セルのうち、一つの単位セルのデータのみが選択的に印加されることを特徴とする請求項２に記載の不揮発性強誘電体メモリ装置。
【請求項７】
前記ビットラインプリチャージ回路部は、
複数のグローバルビットラインと、
各グローバルビットラインの間に構成されたビットライン等化スイッチ部と、
ビットラインプリチャージレベル供給部から出力されるプリチャージ信号を前記それぞれのグローバルビットラインにスイッチングする複数のビットラインプリチャージスィッチ部とを含むことを特徴とする請求項５記載の非揮発性強誘電体メモリ装置。
【請求項８】
前記プリチャージ信号がビットラインプリチャージレベル供給部から供給され、そのビットラインプリチャージレベル供給部が
電源端と第１ノードの間に連結されて活性化信号によってコントロールされる第１ＰＭＯＳトランジスタと、
前記第１ノードと第２ノードの間に連結されてゲートが前記第２ノードに連結される第２ＰＭＯＳトランジスタと、
前記第１ノードと第３ノードの間に連結されてゲートが前記第２ノードに連結される第１ＮＭＯＳトランジスタと、
前記第２ノードと接地の間に連結されてゲートが前記第３ノードに連結される第２ＮＭＯＳトランジスタと、
前記第３ノードと接地の間に連結されてゲートが第３ノードに連結される第３ＮＭＯＳトランジスタと、
前記第１ノードと第７ノードの間に接続されてゲートが前記第７ノードに連結される第３ＰＭＯＳトランジスタと、
前記第１ノードと出力端の間に連結されてゲートが前記第７ノードに連結される第７ＮＭＯＳトランジスタと、
前記第７ノードと接地の間に連結されてゲートが前記出力端に連結される第８ＮＭＯＳトランジスタと、
前記第１ノードと第４ノードの間に接続されてゲートが第５ノードに接続される第４ＰＭＯＳトランジスタと、
前記第４ノードと第６ノードの間に接続されてゲートが前記第３ノードに連結される第４ＮＭＯＳトランジスタと、
前記第６ノードと接地の間に接続されてゲートが前記第５ノードに連結される第６ＮＭＯＳトランジスタと、
前記第１ノードと前記第５ノードの間に接続されてゲートが前記第５ノードに連結される第５ＰＭＯＳトランジスタと、
前記第５ノードと前記第６ノードの間に連結されてゲートが前記出力端に連結される第５ＮＭＯＳトランジスタと、
前記出力端と第８ノードの間に接続されてゲートが前記第４ノードに接続される第９ＮＭＯＳトランジスタと、
前記第８ノードと接地の間に連結されてベースが接地されるバイポーラートランジスタで構成されることを特徴とする請求項７記載の非揮発性強誘電体メモリ装置。
【請求項９】
前記参照センスアンプは、
参照グローバルビットラインを介して印加される信号のレベルをシフティングさせるレベルシフターと、前記参照グローバルビットラインをプルダウンさせるプルコントローラとで構成され、
前記レベルシフターは、レベルシフターをイネーブルさせるイネーブル信号によってコントロールされ、電源端と第１ノードの間に連結された第１ＰＭＯＳトランジスタと、
前記第１ノードと第２ノードの間に接続されてゲートが前記第２ノードに連結される第２ＰＭＯＳトランジスタと、
前記第１ノードと第３ノードの間に接続されてゲートが前記第２ノードに連結される第３ＰＭＯＳトランジスタと、
前記第２ノードと第４ノードの間に接続され、参照グローバルビットラインによりコントロールされる第１ＮＭＯＳトランジスタと、
前記第１ノードと前記第３ノードの間に接続されてゲートが前記第３ノードに接続される第４ＰＭＯＳトランジスタと、
前記第４ノードと接地の間に接続されてゲートが前記第２ノードに接続される第３ＮＭＯＳトランジスタと、
前記第１ノードと出力端の間に接続されてゲートが前記第３ノードに接続される第４ＮＭＯＳトランジスタと、
前記出力端と接地の間に接続されてゲートが第５ノードに連結される第５ＮＭＯＳトランジスタと、
前記第３ノードと前記第４ノードの間に接続されてゲートが前記出力端に連結される第２ＮＭＯＳトランジスタと、
前記第１ノードと前記出力端の間に接続されてゲートが前記第５ノードに接続される第５ＰＭＯＳトランジスタと、
前記第１ノードと第５ノードの間に接続されてゲートが第６ノードに接続される第６ＰＭＯＳトランジスタと、
前記第１ノードと前記第６ノードの間に接続されてゲートが前記第６ノードに接続される第７ＰＭＯＳトランジスタと、
前記第５ノードと第７ノードの間に接続され、ゲートに印加されるグローバルビットライン信号によってコントロールされる第６ＮＭＯＳトランジスタと、
前記第６ノードと前記第７ノードの間に接続されてゲートが前記出力端に連結される第７ＮＭＯＳトランジスタと、
前記第７ノードと接地の間に接続されてゲートが前記第６ノードに連結される第８ＮＭＯＳトランジスタと
を含むことを特徴からする請求項１記載の非揮発性強誘電体メモリ装置。
【請求項１０】
前記メインセンスアンプは、
上部のメインセルと連結されるグローバルビットラインと第１ノード（ＳＮ１）の間に連結されて活性化信号（ＢＳＥＬ）によって制御される第５ＮＭＯＳトランジスタと、
上部の参照セルと連結される参照グローバルビットラインと第２ノード（ＳＮ２）の間に連結されて活性化信号（ＲＳＥＬ）によって制御される第７ＮＭＯＳトランジスタと、
前記第１ノード（ＳＮ１）と第３ノード（ＳＮ３）の間に接続されて活性化信号（ＳＡＥＬ）によって制御される第１ＮＭＯＳトランジスタと、
前記第２ノード（ＳＮ２）と第４ノード（ＳＮ４）の間に接続されて前記活性化信号（ＳＡＥＬ）によって制御される第２ＮＭＯＳトランジスタと、
電源端と前記第３ノード（ＳＮ３）の間に接続されてゲートが前記第４ノード（ＳＮ４）に接続される第１ＰＭＯＳトランジスタと、
前記電源端と前記第４ノード（ＳＮ４）の間に接続されてゲートが前記第３ノード（ＳＮ３）に接続される第２ＰＭＯＳトランジスタと、
前記第３ノード（ＳＮ３）と前記第４ノード（ＳＮ４）の間に接続されてセンスアンプ等化信号（ＳＡＥＱ）によって制御される第３ＰＭＯＳトランジスタと、
前記第３ノード（ＳＮ３）と制御信号（ＳＥＮ）が入力される端子との間に接続され、ゲートが前記第２ノード（ＳＮ２）に連結される第３ＮＭＯＳトレンジストと、
前記第４ノード（ＳＮ４）と制御信号（ＳＥＮ）が入力される端子との間に接続され、ゲートが前記第１ノードに連結される第４ＮＭＯＳトレンジストと、
下部のメインセルと連結されるグローバルビットラインと第１ノード（ＳＮ１）の間に連結されて活性化信号（ＢＳＥＬＢ）によってコントロールされる第６ＮＭＯＳトランジスタと、
下部の参照セルと連結される参照グローバルビットラインと第２ノード（ＳＮ２）の間に連結されて活性化信号（ＲＳＥＬＢ）によって制御される第８ＮＭＯＳトランジスタとを含むことを特徴とする請求項１記載の非揮発性強誘電体メモリ装置。
【請求項１１】
前記第３ノード（ＳＮ３）とデータバスの間に接続されてカラム選択信号によって選択的にスイッチングする第９ＮＭＯＳトランジスタと、  
前記第４ノード（ＳＮ４）とデータバスの間に接続されて前記カラム選択信号によって選択的にスイッチングする第１０ＮＭＯＳトランジスタとをさらに含むことを特徴とする請求項１０記載の非揮発性強誘電体メモリ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体メモリ装置に関し、具体的には不揮発性強誘電体メモリ装置に関する。
【０００２】
【従来の技術】
一般的に、半導体記憶素子として広く使用されるＤＲＡＭ（Dynamic Random Access Memory）程度のデータ処理速度を持ち、電源のオフ時にもデータが保存される強誘電体メモリ、即ち、ＦＲＡＭ（Ferroelectrc Random Access Memory)が次世代記憶素子として注目を浴びている。
ＦＲＡＭはＤＲＡＭと類似の構造の記憶素子であって、キャパシタの材料として強誘電体を使用し、強誘電体の特性である高い残留分極を用いたものである。
このような残留分極特性により、電界を除去してもデータが消滅されない。
【０００３】
図１は一般的な強誘電体のヒステリーシスルーフを示す特性図である。
図１のように、電界により誘起された分極が電界を除去しても残留分極（又は自発分極）の存在によって消滅されずに一定量（ｄ、ａ状態）を維持していることが分かる。ｄ，ａ状態をそれぞれ１、０に対応させ記憶素子として応用したのである。
【０００４】
以下、従来の技術による不揮発性強誘電体メモリ素子を添付図面を参照して説明する。
図２は、従来の技術の不揮発性強誘電体メモリ素子による単位セル構成図である。
図２に示すように、このメモリ素子は、一方向に形成されたビットラインＢ／Ｌと、ビットラインと交差する方向に形成されたワードラインＷ／Ｌと、ワードラインに平行に一定間隔離して配置されたプレートラインＰ−／Ｌとを備えている。そのワードラインとプレートラインの対及び１本のビットラインにトランジスタとキャパシタとからなる単位セルが配置されている。いうまでもなく、単位セルはこれらのラインに多数配置されている。トランジスタＴ１はゲートがワードラインに、ソースがビットラインＢ／Ｌに、ドレインがキャパシタＦＣ１に接続されている。キャパシタＦＣ１はトランジスタＴ１のドレインとプレートラインＰ−／Ｌとの間に接続されている。
【０００５】
以下、このような従来の強誘電体メモリ装置による駆動回路を説明する。
図３は従来の強誘電体メモリ素子を駆動するための駆動回路を示す。
従来１Ｔ／１Ｃ構造の強誘電体メモリを駆動するための駆動回路は、参照電圧を発生する参照電圧発生部１と、参照電圧安定化部２と、第１参照電圧記憶部３と、第１等化部４と、第１メインセルアレイ部５、第１センスアンプ部６と、第２メインセルアレイ部７と、第２参照電圧記憶部８と、第２センスアンプ部９とを含む。参照電圧安定化部２は、参照電圧発生部１から出力される参照電圧を直ちにセンスアンプに供給することができないので、隣接した二つのビットラインの参照電圧を安定化させるためのもので、複数のトランジスタＱ１〜Ｑ４、キャパシタＣ１からなる。第１参照電圧記憶部３は、前記した単位セル構造のトランジスタＱ６、Ｑ７とキャパシタＣ２、Ｃ３からなり、それぞれ接続されたビットラインにロジック値“１”と“０”の参照電圧を記憶している。第１等化部４はトランジスタＱ５からなり、隣接した二つのビットラインを等電位化させる。第１メインセルアレイ部５は、前記した単位セル構成がワードラインとプレートラインに連結されデータを記憶する。第１センスアンプ部６は、複数のトランジスタＱ１０〜Ｑ１５、Ｐ−センスアンプＰＳＡなどからなり、第１メインセルアレイ部５の複数のセルのうちワードラインにより選択されたセルのデータをセンシングする。第２メインセルアレイ部７は、第１アレイ部同様にデータを記憶する。第２参照電圧記憶部８も、同様に単位セル構造のトランジスタＱ２８〜Ｑ２９、キャパシタＣ９〜Ｃ１０などからなり、接続されたビットラインにそれぞれロジック値“１”と“０”の参照電圧を記憶している。第２センスアンプ部９は複数のトランジスタＱ１６〜Ｑ２５、Ｎ−センスアンプＮＳＡ等からなり、第２メインセルアレイ部７のデータをセンシングして出力する。
【０００６】
このように構成された従来の強誘電体メモリ素子によるデータの入出力動作に付いて説明する。
図４は、従来の技術による強誘電体メモリ素子の書込みモードの動作を示すタイミング図であり、図５は、読出しモードの動作を示すタイミング図である。
まず、書込みモードの場合、外部から印加されるチップイネーブル信号ＣＳＢｐａｄがハイからローに活性化され、同時に書込みインエーブル信号ＷＥＢｐａｄをハイからローに遷移させて書込みモードが始まる。
次いで、書込みモードでのアドレスデコードが始まると、ワードラインに印加されるパルスが“ロー”から“ハイ”に遷移されてセルが選択される。
このように、ワードラインが“ハイ”状態を維持している区間で、プレートラインには一定区間の“ハイ”信号と一定区間の“ロー”信号が順に印加される。そして、選択されたセルにロジック値“１”又は“０”を書くために、ビットラインに書込みイネーブル信号ＷＥＢｐａｄに同期する“ハイ”又は“ロー”信号を印加する。
即ち、ビットラインに“ハイ”信号を印加し、ワードラインに印加される信号が“ハイ”状態の区間でプレートラインに印加される信号が“ロー”であれば、強誘電体キャパシタにはロジック値“１”が記録される。そして、ビットラインに“ロー”信号を印加し、プレートラインに印加される信号が“ハイ”信号であれば、強誘電体キャパシタにはロジック値“０”が記録される。
【０００７】
このような書込みモードの動作によりセルに記憶されたデータを読み出すための動作は次の通りである。
まず、外部でチップイネーブル信号ＣＳＢｐａｄを“ハイ”から“ロー”に活性化させると、ワードラインが選択される前に、まず全てのビットラインを等化信号により“ロー”電圧にする。
【０００８】
即ち、図３で、等化部４に“ハイ”信号を印加し、トランジスタＱ１６〜Ｑ１９に“ハイ”信号を印加すると、ビットラインはトランジスタＱ１９を介して接地されるので、低電圧Ｖｓｓとされる。そして、トランジスタＱ５，Ｑ１６〜Ｑ１９をオフさせ各ビットラインを不活性化させた後、アドレスをデコードし、デコードされたアドレスによってワードラインが“ハイ”に遷移されセルを選択する。
選択されたセルのプレートラインに“ハイ”信号を印加し、強誘電体メモリに記憶されたロジック値“１”に対応するデータを破壊させる。
もし、強誘電体メモリにロジック値“０”が記憶されていれば、それに対応するデータは破壊されない。
【０００９】
このように、破壊されたデータと破壊されてないデータは、前記のヒステリシスループの原理によって異なる値を出力し、センスアンプはロジック値“１”又は“０”をセンシングする。
即ち、データが破壊された場合は、図１のヒステリシスループのｄからｆに変更される場合であり、データが破壊されてない場合は、ａからｆに変更される場合である。従って、一定時間が経過した後センスアンプがイネーブルされると、データが破壊された場合は、増幅されてロジック値“１”を出力し、データが破壊されてない場合は、ロジック値“０”を出力する。
【００１０】
このように、センスアンプからデータを出力した後には、元のデータに戻さなければならないので、特に破壊されたデータを復活させなければならないので、ワードラインに“ハイ”信号を印加した状態でプレートラインを“ハイ”から“ロー”に不活性化させる。
【００１１】
このような１Ｔ／１Ｃ構造を有する従来の強誘電体メモリ素子においては、データの入出力動作時、参照セルがメインセルより多く動作しなければならない。
【００１２】
【発明が解決しようとする課題】
上記のような従来の強誘電体メモリ装置は次のような問題点があった。
強誘電体膜の特性が完璧な状態ではない。したがって、一つの参照セルがメモリアレイのセルよりも約数百倍以上多くの回数メインセルの読み出し動作時に使用されるように構成されているため、参照セルはメインセルよりさらに多く動作しなければならない。そのゆえ、参照セルの特性が急激に悪化し、参照電圧が安定しない。したがって、素子の動作特性を悪化させ、寿命を短縮させる。
【００１３】
本発明は、上記の従来技術の問題点を解決するために成されたもので、メインセルと参照セルのアクセスされる数をほぼ同じくすることで、参照セルによるビットライン誘導電圧とメインセルによるビットライン誘導電圧を一定に維持させて動作特性を向上させ、寿命を延長させることができるような不揮発性強誘電体メモリ装置を提供することが目的である。
【００１４】
【課題を解決するための手段】
上記の目的を達成するための本発明の第１実施態様による不揮発性強誘電体メモリ装置は、複数のサブセルアレイと、前記各サブセルアレイを横切る方向に形成される複数のメイングローバルビットライン及び少なくとも一対の参照グローバルビットラインと、前記各メイングローバルビットライン及び参照グローバルビットラインに対応して形成されるメインローカルビットライン及び参照ローカルビットラインと、前記各ローカルビットラインと該グローバルビットラインの間に構成されるスイッチング素子とを含むメインセルアレイ部；前記メインセルアレイ部の下部又は上部に形成され、前記一対の参照グローバルビットラインのうち、一ビットラインを介して印加される信号をセンシングして参照電圧を出力する参照センスアンプで構成される参照ビットラインコントローラ；前記参照ビットラインコントローラの一側に形成され、前記メイングローバルビットラインごとに連結され前記参照電圧を受けて該グローバルビットラインを介して印加される信号をセンシングする複数のメインセンスアンプで構成されるメインビットラインコントローラ；前記メインセルアレイ部の一側に形成されるスプリットワードラインである駆動部を含み、本発明の第２実施態様による不揮発性強誘電体メモリ装置は、複数のサブセルアレイと、前記各サブセルアレイを横切る方向に形成される複数のメイングローバルビットライン及び少なくとも一対の参照グローバルビットラインと、前記各メイングローバルビットライン及び参照グローバルビットラインに対応して形成されるメインローカルビットライン及び参照ローカルビットラインと、前記各ローカルビットラインと該グローバルビットラインの間に構成されるスイッチング素子を含むメインセルアレイ部；前記メインセルアレイ部の上部に形成され、前記一対の参照グローバルビットラインのうち、一ビットラインを介して印加される信号をセンシングして第１参照電圧を出力する第１参照センスアンプで構成される第１参照ビットラインコントローラ；前記メインセルアレイ部の下部に形成され、第１参照電圧と同一電圧を出力する第２参照センスアンプからなる第２参照ビットラインコントローラ；前記第１参照ビットラインコントローラの一側に形成され、前記複数のメイングローバルビットラインのうち、偶数番目メイングローバルビットラインごとに連結され、前記第１参照電圧を受けて該グローバルビットラインを介して印加される信号をセンシングするメインセンスアンプで構成される第１メインビットラインコントローラ；前記第２参照ビットラインコントローラの一側に形成され、前記複数のメイングローバルビットラインのうち、奇数番目メイングローバルビットラインごとに連結され、前記第２参照電圧を受けて該グローバルビットラインを介して印加される信号をセンシングするメインセンスアンプで構成される第２メインビットラインコントローラ；前記メインセルアレイ部の一側に形成されるスプリットワードライン駆動部を含むことを特徴とする。
【００１５】
【発明の実施の形態】
以下、本発明実施形態の不揮発性強誘電体メモリ装置を添付図面に基づいて説明する。本明細書における方向を示す上下、左右などはいずれも単に図面での方向を示すもので素子の絶対的な方向を示すものではない。
図６は、二つの単位セルからなる本発明の不揮発性強誘電体メモリセルの構成図である。
本実施形態は、ワードラインとプレートラインとで構成させずに、１本のラードラインを二つの分岐させて、ワードラインを第１スプリットワードラインＳＷＬ１と、第２スプリットワードラインＳＷＬ２とで構成させている。スプリットワードラインＳＷＬ１、ＳＷＬ２に交差する方向に互いに一定の間隔でビットラインが配置されている。図では、第１ビットラインＢｉｔ#ｎと第２ビットラインＢｉｔ#ｎ＋１とが表示されている。一つの単位セルは、第１スプリットワードラインＳＷＬ１にゲート端子が連結され、ソース端子が第１ビットラインＢｉｔ#ｎに連結され、ドレイン端子が第１強誘電体キャパシタＦＣ１の一方の端子に連結される第１スイッチングトランジスタＴ１と第１強誘電体キャパシタＦＣ１とで構成されている。ここで、第１強誘電体キャパシタＦＣ１の他の一側端子は第２スプリットワードラインＳＷＬ２に連結されている。他方の単位セルは、同様にトランジスタＴ２とキャパシタＦＣ２とで構成されているが、そのスイッチングトランジスタＴ２は、ゲート端子が第２スプリットワードラインＳＷＬ２に連結され、ソース端子が第２ビットラインＢｉｔ＿ｎ＋１に連結され、ドレイン端子は第２強誘電体キャパシタＦＣ２に連結される。第２強誘電体キャパシタＦＣ２の他の端子は第１スプリットワードラインＳＷＬ１に連結される。
このように、本実施形態による不揮発性強誘電体メモリセルの基本構成は、２本のスプリットワードラインと２本のビットライン、そして各ビットラインとワードラインの間に構成された二つのスイッチングトランジスタ及び二つの強誘電体キャパシタからなる。
【００１６】
一方、図７は図６に図示されたメモリセルを１Ｔ／１Ｃ構造の単位セルで分離して示したものであって、図７ａと図７ｂを結合すると、二つの単位セルを一対とするメモリセルの基本構成が形成される。
単位セルＣ１１１は、図７ａに示すように、第１スプリットワードラインＳＷＬ１と、それに平行に配列される第２スプリットワードラインＳＷＬ２と、第１，第２スプリットワードラインＳＷＬ１，ＳＷＬ２と交差する方向に配列される第１ビットラインＢｉｔ＿ｎと、ゲート端子が第１スプリットワードラインＳＷＬ１に連結され、ソース端子が第１ビットラインＢｉｔ＿ｎに連結される第１トランジスタＴ１と、第１トランジスタＴ１のドレイン端子と第２スプリットワードラインＳＷＬ２の間に接続された第１強誘電体キャパシタＦＣ１とで構成される。
【００１７】
そして、他方の単位セルＣ１２１は、図７ｂに示すように、第１スプリットワードラインＳＷＬ１と、それに並列に配列される第２スプリットワードラインＳＷＬ２と、第１，第２スプリットワードラインＳＷＬ１，ＳＷＬ２に交差する方向に配列される第２ビットラインＢｉｔ＿ｎ＋１と、ゲート端子が第２スプリットワードラインＳＷＬ２に連結され、ソース端子は第２ビットラインＢｉｔ＿ｎ＋１に連結される第２トランジスタＴ２と、第２トランジスタＴ２のドレイン端子と第１スプリットワードラインＳＷＬ１の間に接続された第２強誘電体キャパシタＦＣ２とで構成される。
本発明による不揮発性メモリセルアレイ部は、図６のように、二つの単位セルが一対となり連続的に繰り返して構成される。
【００１８】
以下、前記のような単位セルを利用した本実施形態の不揮発性強誘電体メモリ装置をより詳細に説明する。
図８ａは本発明の第１実施形態による不揮発性強誘電体メモリ装置のセルアレイを示すブロック構成図である。
図８ａに示すように、メインセルアレイ部７１と，その右隣に形成されたスプリットワードラインドライバ部７３と，メインセルアレイ部７１の下側に形成されたメインビットラインコントローラ７５と、メインビットラインコントローラ７５右隣に形成された参照ビットラインコントローラ７７とを含む。
ここで、メインセルアレイ部７１は、複数のセルアレイ部から成っている。
【００１９】
このような図８ａの構成を反復的に構成すると図８ｂのような構造となる。
【００２０】
一方、図９は、本発明によるメインセルアレイ部の詳細構成図であって、前述したように、メインセルアレイ部は複数のセルアレイ部（以下、”サブセルアレイ部”）で構成される。
この複数のサブセルアレイ部７１＿１、７１＿２，７１＿３，．．．７１＿ｎのうち活性化されるサブセルアレイ部はただ一つである。
【００２１】
図１０は、図９をより詳細に示す図面である。
図１０に示すように、各サブセルアレイ部７１＿１，７１＿２，．．．を横切るようにグローバルビットラインＢＬＧ＿ｎ，ＢＬＧ＿ｎ＋１，．．．が配置されている。そして、各サブセルアレイ部７１＿１，７１＿２，．．．内には、グローバルビットラインＢＬＧ＿ｎ，ＢＬＧ＿ｎ＋１，．．．に対応させてローカルビットラインＢＬＬ１＿ｎ，  ＢＬＬ２＿ｎ，．．．，  ＢＬＬｎ＿ｎが配置されている。
即ち、各ローカルビットラインとグローバルビットラインの間には、スイッチング素子ＳＷＬ１１，ＳＷＬ１２，．．．ＳＷＬ１ｎ／ＳＷＬ２１，ＳＷＬ２２，．．．ＳＷＬ２ｎ／ＳＷＬｎ１，ＳＷＬｎ２，．．．ＳＷＬｎｎが構成され、スイッチング素子によりローカルビットラインとグローバルビットラインとが電気的に連結されている。
【００２２】
図１１は一つのサブセルアレイ部をより詳細に示すものである。
図１１に示すように、第１スプリットワードラインＳＷＬ１と第２スプリットワードラインＳＷＬ２からなる一対のスプリットワードラインが反復的に配置されている。
そして、スプリットワードラインＳＷＬ１,ＳＷＬ２対と交差する方向に複数のグローバルビットラインＢＬＧ＿ｎ，ＢＬＧ＿ｎ＋１，．．．が形成されるが、２本のグローバルビットラインＢＬＧ＿ｎ，ＢＬＧ＿ｎ＋１が対となっている。この対とされた２本のうち１本のグローバルビットラインＢＬＧ＿ｎには、図７ａのように構成された単位セルＣ１１１，Ｃ１１２，．．．．Ｃ１１ｎが連結され、また他のグローバルビットラインＢＬＧ＿ｎ＋１に、図７ｂのように構成された単位セルＣ１２１，Ｃ１２２，．．．．，Ｃ１２ｎが連結される。
このように、２本のグローバルビットラインＢＬＧ＿ｎ，ＢＬＧ＿ｎ＋１と２本のスプリットワードラインＳＷＬ１，ＳＷＬ２、そして二つのスイッチングトランジスタＴ１，Ｔ２と二つの強誘電体キャパシタＦＣ１，ＦＣ２からなる一対のメモリセルが反復的に構成され、一つのサブセルアレイ部７１＿１を成す。
【００２３】
上記のように構成されたサブアレイ部のセルを選択する過程は次の通りである。
前述したように、メインセルアレイ部は図１１のように成るサブセルアレイ部の反復的構成により成される。
【００２４】
このような複数のサブセルアレイ部のうち、一つのサブセルアレイ部のみが活性化されるが、そのうち一対のスプリットワードラインのみが活性化される。  したがって、ある一対のスプリットワードラインが活性化されると、前記活性化されたスプリットワードラインに連結された単位セルに記憶されたデータは、ローカルビットラインを介してグローバルビットラインに伝達される。
複数のグローバルビットラインには、ローカルビットラインを介して伝達されたデータが印加され、再び前記活性化されたスプリットワードラインに連結されビットラインコントローラ（図示しない）に伝達される。
ビットラインコントローラは、前述したように、各グローバルビットラインごとに連結されるセンスアンプ（図示しない）で構成される。
したがって、複数のセンスアンプのうち、一つのセンスアンプから出力されるデータのみがデータラインを介して外部に出力される。
【００２５】
図１２は図８ａの詳細構成図であり、前述したように、メインセルアレイ部７１は複数のサブセルアレイ部７１＿１，７１＿２，．．．からなる。
そして、サブセルアレイ部７１＿１，７１＿２，．．．を横切るメイングローバルビットラインＢＬＧ＿ｎ，ＢＬＧ＿ｎ＋１，．．．はメインビットラインコントローラ７５と連結され、参照グローバルビットラインＢＬＲＧ＿１，ＢＬＲＧ＿２は参照ビットラインコントローラ７７と連結されている。
ここで、参照ビットラインコントローラ７７は二つの参照グロバールビットラインＢＬＲＧ＿１，ＢＬＲＧ＿２を備えている。
【００２６】
図面にも示したように、各サブセルアレイ部内には、メイングローバルビットラインと対応してローカルビットラインが配置されている。
１本のメイングローバルビットラインＢＬＧ＿ｎには、複数のメインローカルビットラインＢＬＬ１＿ｎ，ＢＬＬ２＿ｎ，．．．が連結される。そして、メインローカルビットラインとメイングローバルビットラインの間にはスイッチング素子ＳＷ１１，ＳＷ２１，．．．が配置されている。
【００２７】
一方、参照グローバルビットラインＢＬＲＧ＿１，ＢＬＲＧ＿２には、参照ローカルビットラインＢＬＬＲ１＿１，ＢＬＬＲ１＿２／ＢＬＬＲ２＿１，ＢＬＬＲ２＿２／，．．．／ＢＬＬＲｎ＿１，ＢＬＬＲｎ＿２が接続されている。
そして、各参照ローカルビットラインと参照グローバルビットラインＢＬＲＧ＿１，ＢＬＲＧ＿２の間には、スイッチング素子ＳＷＲ１１，ＳＷＲ１２／ＳＷＲ２１，ＳＷＲ２２／ＳＷＲｎ１，ＳＷＲｎ２，．．．が配置される。
【００２８】
したがって、サブセルアレイ部７１＿１，７１＿２，．．．のうち任意のサブセルアレイ部が選択されると、サブセルアレイ部内のメインローカルビットラインからメイングローバルビットラインに連結され、最終的にメインビットラインコントローラ７５にデータが伝達される。
【００２９】
これと同様に、サブセルアレイ部内の参照ローカルビットラインが参照グローバルビットラインに連結され、最終的に参照ビットラインコントローラ７７にデータが伝達される。
【００３０】
一方、図１３は図８ａの構成ブロックのうち、メインビットラインコントローラと参照ビットラインコントローラを中心により詳細に示した。
図１３に示すように、メイングローバルビットラインＢＬＧ＿ｎ，ＢＬＧ＿ｎ＋１，．．．に対応してそれぞれメインセンスアンプＳＡ１，ＳＡ２，．．．（７５＿１，７５＿２，．．．）が連結される。
２本の参照グローバルビットラインＢＬＲＧ＿１，ＢＬＲＧ＿２のうち一方が参照センスアンプ７７ａに連結され、参照センスアンプ７７ａから出力する参照電圧ＣＲＥＦがそれぞれのメインセンスアンプ７５＿１，７５＿２，．．．に共通に印加される。
このとき、互いに隣接したメイングローバルビットラインＢＬＧ＿ｎとＢＬＧ＿ｎ＋１又はＢＬＧ＿ｎ＋１とＢＬＧ＿ｎ＋２，．．．の間には、ビットラインプリチャージ回路部７６＿１，７６＿２，．．．（ＢＰＣ）が配置される。
ここで、最後のメイングローバルビットラインＢＬＧ＿ｎ＋ｎと参照センスアンプ７７ａに連結された参照グローバルビットラインＢＬＲＧ＿２の間にもビットラインプリチャージ回路部７７＿１が形成される。
そして、参照センスアンプ７７ａに連結されない１本の参照グローバルビットラインＢＬＲＧ＿１には、一定の電圧が印加される。
【００３１】
一方、図１４は本発明の第１実施形態によるビットラインプリチャージ回路部をより詳細に示したものである。
図１４に示すように、複数のグローバルビットラインＢＬＧ＿ｎ，ＢＬＧ＿ｎ＋１，．．．と、各グローバルビットラインＢＬＧ＿ｎ，ＢＬＧ＿ｎ＋１，．．．の間に構成されたビットライン等化スイッチ部７８＿１，７８＿２，．．．ＢＱＥＳＷ）と、ビットラインプリチャージレベル供給部（図示しない）から出力される信号ＢＥＱＬＥＶをそれぞれのグローバルビットラインＢＬＧ＿ｎ，ＢＬＧ＿ｎ＋１，．．．にスイッチングする複数のビットラインプリチャージスイッチ部７９＿１，７９＿２，．．．ＢＰＣＳＷ）とを含む。
ここで、ビットライン等化スイッチ部７８＿１，７８＿２，．．．やビットラインプリチャージスイッチ部７９＿１，７９＿２，．．．はＮＭＯＳトランジスタを含む。
したがって、ビットラインプリチャージレベル供給部から出力される信号のレベルは、そのＮＭＯＳトランジスタのしきい値電圧と同一であるか多少高い。
【００３２】
結果的にビットラインプリチャージレベル供給部の出力信号は、ビットラインプリチャージスイッチ部７９＿１，７９＿２，．．．を介してグローバルビットラインのレベルをプリチャージさせる。
そして、ビットライン等化スイッチ部７８＿１，７８＿２，．．．は、スイッチ制御信号により、ターンオンとなり、隣接した二つのグローバルビットラインを同一レベルに等しくさせる。
一方、図１５はビットラインプリチャージレベルを供給するビットラインプリチャージレベル供給部の詳細構成図である。
【００３３】
図１５に示すように、ソースが電源端Ｖｃｃに連結され、ビットラインプリチャージレベル供給部を活性化させるための活性化信号ＥＱＬＥＮによりコントロールされる第１ＰＭＯＳトランジスタＭＰ１と、ソースが前記第１ＰＭＯＳトランジスタＭＰ１のドレインに連結され、ドレインとゲートが共通に連結される第２ＰＭＯＳトランジスタＭＰ２と、第１ＰＭＯＳトランジスタＭＰ１のドレインに対して第２ＰＭＯＳトランジスタＭＰ２と共に並列的に連結され、ゲートが第２ＰＭＯＳトランジスタＭＰ２のゲートと共通に連結される第１ＮＭＯＳトランジスタＭＮ１と、第２ＰＭＯＳトランジスタＭＰ２に直列に連結され、ゲートは第１ＮＭＯＳトランジスタのソースに連結される第２ＮＭＯＳトランジスタＭＮ２と、第１ＮＭＯＳトランジスタＭＮ１のソースにゲートとドレインが共通に連結され、ソースは接地端Ｖｓｓに連結される第３ＮＭＯＳトランジスタＭＮ３と；前記第１ＮＭＯＳトランジスタＭＮ１のソースにゲートが連結され、前記ソース電圧によりコントロールされる第４ＮＭＯＳトランジスタＭＮ４と、第４ＮＭＯＳトランジスタＭＮ４と向き合うように構成され、ソースが前記第４ＮＭＯＳトランジスタＭＮ４のソースと共通に連結される第５ＮＭＯＳトランジスタＭＮ５と；ドレインが第４，第５ＮＭＯＳトランジスタＭＮ４、ＭＮ５の共通ソースに連結され、ソースは接地端に連結される第６ＮＭＯＳトランジスタＭＮ６と、第４ＮＭＯＳトランジスタＭＮ４のドレインと第１ＰＭＯＳトランジスタＭＰ１のドレインの間に連結される第４ＰＭＯＳトランジスタＭＰ４と、第５ＮＭＯＳトランジスタＭＮ５のドレインと第１ＰＭＯＳトランジスタＭＰ１のドレインの間に連結される第５ＰＭＯＳトランジスタＭＰ５と、第１ＰＭＯＳトランジスタＭＰ１のドレインに対して前記第１ＮＭＯＳトランジスタＭＮ１と共に並列的に構成され、ドレインとゲートが共通に連結される第３ＰＭＯＳトランジスタＭＰ３と、第３ＰＭＯＳトランジスタＭＰ３と向き合うように構成され、ゲートが第３ＰＭＯＳトランジスタＭＰ３のゲートと共通に連結される第７ＮＭＯＳトランジスタＭＮ７と、ゲートが第７ＮＭＯＳトランジスタＭＮ７のソースに連結され、ドレインは第３ＰＭＯＳトランジスタＭＰ３のドレインに連結される第８ＮＭＯＳトランジスタＭＮ８と、第４ＰＭＯＳトランジスタＭＰ４のドレイン電圧によりコントロールされ、第７ＮＭＯＳトランジスタＭＮ７と直列に連結される第９ＮＭＯＳトランジスタＭＮ９と、第９ＮＭＯＳトランジスタＭＮ９のソースにエミッタが連結され、コレクタとベースが共通に接地端に連結されるバイポーラトランジスタＰＮＰ１とを含んむ。
ここで、第５ＮＭＯＳトランジスタＭＮ５は、ビットラインをプリチャージさせるビットラインプリチャージ電圧によりコントロールされる。
以下、ビットラインプリチャージレベル供給部の動作をより詳細に説明する。
【００３４】
図１５に示すように、ビットラインプリチャージレベル供給部の活性化信号が正常動作時ローに遷移すると、第１ＰＭＯＳトランジスタＭＰ１が活性化され、ノードＮ１の電位をハイレベルにさせる。
最初、第２ＮＭＯＳトランジスタＭＮ２のドレイン側電圧、すなわちノードＮ２がローであれば、第２ＰＭＯＳトランジスタＭＰ２がオンとなり、ノードＮ２のレベルも上昇する。
したがって、ノードＮ２にゲートが連結された第１ＮＭＯＳトランジスタＭＮ１がオンとなり、ノードＮ３のレベルが上昇する。
ノードＮ３のレベルが第３ＮＭＯＳトランジスタＭＮ３のしきい値電圧以上に上昇すると、第３ＮＭＯＳトランジスタＭＮ３はオンとなり、電流を接地端に放出する。
したがって、ノードＮ３のレベルはしきい値電圧に固定される。
そして、ノードＮ３のレベルによって第２ＮＭＯＳトランジスタＭＮ２がオンとなり、ノードＮ２のレベルは次第に低くなる。
ノードＮ２のレベルが低くなると、第１ＮＭＯＳトランジスタＭＮ１のオン抵抗が大きくなり、結局ノードＮ３に供給する電流は小さくなる。
したがって、第１ＮＭＯＳトランジスタＭＮ１及び第２ＰＭＯＳトランジスタＭＰ２と、第２ＮＭＯＳトランジスタＭＮ２及び第３ＮＭＯＳトランジスタＭＮ３のフィードバックループを利用してしきい値電圧レベルを持つノードＮ３の電圧を得る。
【００３５】
一方、最初ノードＮ７がローであれば、第３ＰＭＯＳトランジスタＭＰ３がオンとなり、ノードＮ７のレベルが上昇する。
ノードＮ７のレベルが第７ＮＭＯＳトランジスタＭＮ７のしきい値電圧以上に上昇すると、第７ＮＭＯＳトランジスタＭＮ７がオンとなり、ノードＮ８に連結されたバイポーラトランジスタＰＮＰ１を介して電流を接地端に放出する。
したがって、ビットラインプリチャージレベル供給部の出力端のレベルは、ノードＮ３のレベルのようなしきい値電圧水準に固定される。
ここで、バイポーラトランジスタＰＮＰ１は、コレクタとベースが共通に接地端に連結され、エミッタはノードＮ８に連結されるＰＮダイオード機能をする。
また、しきい値電圧レベルを維持するビットラインプリチャージレベル供給部の出力端により第８ＮＭＯＳトランジスタＭＮ８がオンとなるので、ノードＮ７の電圧は低くなる。ノードＮ７の電圧が低くなると、第７ＮＭＯＳトランジスタＭＮ７のオン抵抗が増加し、ビットラインプリチャージレベル供給部の出力端に印加される電流は減少する。
したがって、第７，第８，第９ＮＭＯＳトランジスタＭＮ７、ＭＮ８，ＭＮ９と第３ＰＭＯＳトランジスタＭＰ３、そしてＰＮダイオードとして動作するバイポーラトランジスタＰＮＰ１のフィードバックループを利用してしきい値電圧水準の出力電圧が得られる。
ここで、第４，第５，第６ＮＭＯＳトランジスタＭＮ４，ＭＮ５，ＭＮ６と第４、第５ＰＭＯＳトランジスタＭＰ４，ＭＰ５が増幅部を構成するので、ノードＮ４の信号は第４，第５ＮＭＯＳトランジスタＭＮ４，ＭＮ５のゲート入力によって増幅される。
【００３６】
このように動作する本発明によるビットラインプリチャージレベル供給部において、ノードＮ３の電圧がいかに出力端（ビットラインプリチャージレベル供給部の出力端）の電圧と同じくなるかについて調べてみる。
【００３７】
ノードＮ３の電圧が第４ＮＭＯＳトランジスタＭＮ４のゲート入力に使用され、本回路の出力端電圧は第５ＮＭＯＳトランジスタＭＮ５のゲート入力に使用される。
もし、ノードＮ３の電圧が出力端の電圧より大きければ、ノードＮ４の電圧は小さくなりノードＮ５の電圧は大きくなる。
小さくなったノードＮ４の電圧は、第９ＮＭＯＳトランジスタＭＮ９にフィードバックされ、第９ＮＭＯＳトランジスタＭＮ９のオン抵抗を大きくするので、出力端に放出される電流量は減少し、結局出力端のレベルを上昇させる。
もし、ノードＮ３の電圧が出力端の電圧より小さければ、ノードＮ５の電圧は小さくなりノードＮ４の電圧は大きくなる。
大きくなったノードＮ４の電圧は、第９ＮＭＯＳトランジスタＭＮ９にフィードバックされ、第９ＮＭＯＳトランジスタＭＮ９のオン抵抗を小さくするので、出力端に放出される電流量が増加し、結局出力端のレベルを減少させる。
この際、出力端のレベルが過度に減少することを防ぐために、ＰＮダイオードで動作するバイポーラトランジスタＰＮＰ１がノードＮ８と接地端との間に構成される。すなわち、ＰＮダイオードのしきい値電圧以下ではＰＮダイオードがオフとなり、電流の放出を防ぐ。
【００３８】
一方、図１６ａは本発明による参照センスアンプの簡略化された構成ブロック図である。
図１６ａに示すように、参照ビットラインコントローラとして構成される参照センスアンプは、参照グローバルビットラインＢＬＲＧ＿２の信号を受けてその信号のレベルをシフトし、メインセンスアンプ７５＿１，７５＿２，．．．に印加される参照電圧ＣＲＥＦを出力するレベルシフター８０と、参照グローバルビットラインＢＬＲＧ＿２の信号を受けて参照ビットラインをプルダウンさせるプルダウンコントローラ８０ａとで構成される。
【００３９】
一方、図１６ａに示すように、レベルシフター８０を利用してレベルをシフトし、メインセンスアンプに印加される参照電圧を出力する方法以外に、図１６ｂに示すように、レベルシフターを使用せず、参照グローバルビットラインの信号をそのまま参照電圧ＣＲＥＦとして使用することも可能である。
【００４０】
図１６ｂのように、レベルシフターを使用しなくてもよいのは、大容量を要求しないＩＣカードなどの数百ビット以下を用いる場合であって、センスアンプの数もまた多くなく、ハイ信号でも十分な参照電圧が作られる場合である。
しかし、図１６ａのように、センスアンプの数か多い場合には、レベルシフターを利用し、ロー信号で参照電圧を作る。
ここで、図１６ａに図示されたレベルシフターをより詳細に説明する。
【００４１】
図１７は、図１６ａに図示されたレベルシフターの詳細構成図である。
図１７に示すように、レベルシフターをイネーブルさせるイネーブル信号ＬＳＥＮによりコントロールされ、ソースが電源端Ｖｃｃに連結された第１ＰＭＯＳトランジスタＭＰ１と、第１ＰＭＯＳトランジスタＭＰ１のドレインから分岐接続された第２ＰＭＯＳトランジスタＭＰ２及び第３ＰＭＯＳトランジスタＭＰ３と、参照グローバルビットラインによりコントロールされ、第２ＰＭＯＳトランジスタＭＰ２と連結された第１ＮＭＯＳトランジスタＭＮ１と、第１ＮＭＯＳトランジスタＭＮ１と第３ＰＭＯＳトランジスタＭＰ３の間に構成された第２ＮＭＯＳトランジスタＭＮ２と、第１ＮＭＯＳトランジスタＭＮ１と接地端Ｖｓｓの間に構成された第３ＮＭＯＳトランジスタＭＮ３と、第１ＰＭＯＳトランジスタＭＰ１と前記第２ＮＭＯＳトランジスタＭＮ２の間で第３ＰＭＯＳトランジスタＭＰ３と並列的に形成された第４ＰＭＯＳトランジスタＭＰ４と、第３ＰＭＯＳトランジスタＭＰ３の出力信号によりコントロールされ、ドレインが第１ＰＭＯＳトランジスタＭＰ１に連結される第４ＮＭＯＳトランジスタＭＮ４と、接地端と第４ＮＭＯＳトランジスタＭＮ４の間に形成された第５ＮＭＯＳトランジスタＭＮ５と、第１ＰＭＯＳトランジスタＭＰ１と出力端ＣＲＥＦの間に形成された第５ＰＭＯＳトランジスタＭＰ５と、グローバルビットラインの信号によりコントロールされる第６ＮＭＯＳトランジスタＭＮ６と、第６ＮＭＯＳトランジスタＭＮ６と第１ＰＭＯＳトランジスタＭＰ１の間に形成された第６ＰＭＯＳトランジスタＭＰ６と、ゲートが第６ＰＭＯＳトランジスタＭＰ６のゲートと共通に連結され、ソースは第１ＰＭＯＳトランジスタＭＰ１のドレインに連結される第７ＰＭＯＳトランジスタＭＰ７と、第６ＮＭＯＳトランジスタＭＮ６のソースとソースが共通に接続され、ドレインが第７ＰＭＯＳトランジスタＭＰ７のドレインに接続され、ゲートが出力ＣＲＥＦに接続された第７ＮＭＯＳトランジスタＭＮ７と、接地端Ｖｓｓと第６ＮＭＯＳＭＮ６、第７ＮＭＯＳトランジスタＭＮ７の間に連結される第８ＮＭＯＳトランジスタＭＮ８とを含む。
【００４２】
以下、このように構成されたレベルシフターの動作を説明する。
図１７で第１ＰＭＯＳトランジスタＭＰ１のゲートに印加される信号ＬＳＥＮはレベルシフターを活性化させるための信号である。
すなわち、活性化信号ＬＳＥＮが動作時ローに遷移し、信号ＣＲＥＦを出力する。そして、チップが非活性化時にはＬＳＥＮ信号をハイとして電流の流れを遮断する。
ＬＳＥＮがローに遷移すると、第１ＰＭＯＳトランジスタＭＰ１が活性化され、ノードＮ１をハイレベルとさせる。
最初にノードＮ３がローであれば、第４ＰＭＯＳトランジスタＭＰ４がオンとなり、ノードＮ３のレベルも上昇する。
したがって、第４ＮＭＯＳトランジスタＭＮ４がオンとなって出力端ＣＲＥＦのレベルも上昇するが、出力端のレベルは参照グローバルビットラインＢＬＲＧ＿２の電圧と同じか或いは小さくすることができる。
ここで、第１，第２，第３ＮＭＯＳトランジスタＭＮ１，ＭＮ２，ＭＮ３と第２，第３ＰＭＯＳトランジスタＭＰ２，ＭＰ３が一つの増幅部を構成するので、第１ＮＭＯＳトランジスタＭＮ１と第２ＮＭＯＳトランジスタＭＮ２の入力に従ってノードＮ３の出力が増幅される。
【００４３】
第６，第７，第８ＮＭＯＳトランジスタＭＮ６，ＭＮ７，ＭＮ８と第６，第７ＰＭＯＳトランジスタＭＰ６，ＭＰ７も一つの増幅部を構成するので、第６ＮＭＯＳトランジスタＭＮ６と第７ＮＭＯＳトランジスタＭＮ７の入力に従ってノードＮ５の出力が増幅される。
ここで、第１，第５ＮＭＯＳトランジスタＭＮ１，ＭＮ５のサイズが第２，第７ＮＭＯＳトランジスタＭＮ２，ＭＮ７より大きければ、出力端ＣＲＥＦの電圧を、グローバルビットライン電圧より素子の大きさの差に比例して大きくすることができる。
逆に、第１，第６ＮＭＯＳトランジスタＭＮ１，ＭＮ６のサイズが第２，第７ＮＭＯＳトランジスタＭＮ２、ＭＮ７より小さければ、出力端ＣＲＥＦの電圧をグローバルビットライン電圧より素子の大きさの差に比例して小さくすることができる。
そして、第１，第２ＮＭＯＳトランジスタＭＮ１，ＭＮ２のサイズと第２，第７ＮＭＯＳトランジスタＭＮ２，ＭＮ７のサイズが同一であれば、出力端の電圧をグローバルビットラインの電圧と同じくすることができる。
【００４４】
ここで、前記第１，第６ＮＭＯＳトランジスタＭＮ１，ＭＮ６と第２，第７ＮＭＯＳトランジスタＭＮ２，ＭＮ７のサイズが同一である場合のレベルシフターの動作を説明する。
【００４５】
まず、グローバルビットラインＢＬＲＧ−２の電圧が出力端ＣＲＥＦより大きい場合、第１，第２ＮＭＯＳトランジスタＭＮ１、ＭＮ２によってノードＮ２の電圧は小さくなり、ノードＮ３の電圧は大きくなる。
大きくなったノードＮ３の電圧は第４ＮＭＯＳトランジスタＭＮ４にフィードバックされ、第４ＮＭＯＳトランジスタＭＮ４のオン抵抗を小さくするので、出力端ＣＲＥＦに流入される電流が増加し、結局、出力端の電圧を上昇させる。
【００４６】
以後、第６，第７ＮＭＯＳトランジスタＭＮ６，ＭＮ７によってノードＮ５の電圧は小さくなり、ノードＮ６の電圧は大きくなる。
小さくなったノードＮ５の電圧は第５ＮＭＯＳトランジスタＭＮ５と第５ＰＭＯＳトランジスタＭＰ５にフィードバックされ、第５ＮＭＯＳトランジスタＭＮ５のオン抵抗を小さくするので、出力端に流入される電流が増加し、結局、出力端の電圧を上昇させる。
したがって、第４ＮＭＯＳトランジスタＭＮ４と第５ＰＭＯＳトランジスタＭＰ５によって電圧上昇が早く起こるようにする。
【００４７】
もし、グローバルビットラインの電圧が出力端ＣＲＥＦの電圧より小さい場合、第１ＮＭＯＳトランジスタＭＮ１と第２ＮＭＯＳトランジスタＭＮ２によってノードＮ２の電圧は大きくなり、ノードＮ３の電圧は小さくなる。
小さくなったノードＮ３の電圧は第４ＮＭＯＳトランジスタＭＮ４にフィードバックされ、第４ＮＭＯＳトランジスタＭＮ４のオン抵抗を大きくするので、出力端ＣＲＥＦに流入される電流量は減る。
したがって、出力端ＣＲＥＦの電圧を減少させる。
【００４８】
以後、第６ＮＭＯＳトランジスタＭＮ６と第７ＮＭＯＳトランジスタＭＮ７によってノード５の電圧は大きくなり、ノード６の電圧は小さくなる。
大きくなったノードＮ５の電圧は第５ＮＭＯＳトランジスタＭＮ５と第５ＰＭＯＳトランジスタＭＰ５にフィードバックされ、第５ＮＭＯＳトランジスタＭＮ５のオン抵抗を小さくし、第５ＰＭＯＳトランジスタＭＰ５のオン抵抗を大きくする。
したがって、出力端ＣＲＥＦに流入される電流量が減り、結果的に出力端の電圧を下降させる。このように第５ＮＭＯＳトランジスタＭＮ５によって電圧下降が早く起こる。
【００４９】
図１８は本発明によるセンスアンプの第１実施形態を詳細に示した。
まず、前述した図８ａの構成が反復されることから成される図８ｂのように、ビットラインコントローラ７５は二つのメインセルアレイ部７１の間に構成される。
したがって、メインビットラインコントローラ７５を構成しているセンスアンプは、上部のメインセルアレイ部７１と下部のメインセルアレイ部７１のデータを全てセンシングできるように構成するのが望ましい。
すなわち、上部のメインセルアレイ部と下部のメインセルアレイ部が一つのビットラインコントローラを共有できるように構成する。
【００５０】
図面でＢＬＧＴは上部のセルアレイ部と連結されるメイングローバルビットラインであり、ＢＬＧＢは下部のセルアレイ部と連結されるメイングローバルビットラインである。
そして、ＣＲＥＦは上部の参照セルと連結される参照グローバルビットラインであり、ＣＲＥＦＢは下部の参照セルと連結される参照グローバルビットラインである。
【００５１】
その構成を見ると、ソースがＢＬＧＴ及びＢＬＧＢに連結された第１ＮＭＯＳトランジスタＭＮ１と、ソースがＣＲＥＦ及びＣＲＥＦＢに連結され、ゲートは第１ＮＭＯＳトランジスタＭＮ１のゲートに共通連結された第２ＮＭＯＳトランジスタＭＮ２と、第１ＮＭＯＳトランジスタＭＮ１を介して入るＢＬＧＴ又はＢＬＧＢ信号を増幅する第３ＮＭＯＳトランジスタＭＮ３と、第２ＮＭＯＳトランジスタＭＮ２を介して入るＣＲＥＦ又はＣＲＥＦＢ信号を増幅する第４ＮＭＯＳトランジスタＭＮ４と；ソースがそれぞれ電源端Ｖｃｃに連結され、ドレインが第１ＮＭＯＳトランジスタＭＮ１の出力端と第２ＮＭＯＳトランジスタＭＮ２の出力端にそれぞれ連結される第１ＰＭＯＳトランジスタＭＰ１及び第２ＰＭＯＳトランジスタＭＰ２（第１ＰＭＯＳトランジスタのドレインは第２ＰＭＯＳトランジスタのゲートに連結され、前記第２ＰＭＯＳトランジスタのドレインは第１ＰＭＯＳトランジスタのゲートに連結される）と、センスアンプ等化信号ＳＡＥＱによって第１ＮＭＯＳトランジスタＭＮ１の出力端と第２ＮＭＯＳトランジスタＭＮ２の出力端を等しくさせる第３ＰＭＯＳトランジスタＭＰ３とを含む。
ここで、第１ＮＭＯＳトランジスタＭＮ１のソースとＢＬＧＴの間に第５ＮＭＯＳトランジスタＭＮ５が構成され、第１ＮＭＯＳトランジスタＭＮ１のソースとＢＬＧＢの間に第６ＮＭＯＳトランジスタＭＮ６がさらに構成される。
【００５２】
また、第２ＮＭＯＳトランジスタＭＮ２のソースとＣＲＥＦの間に第７ＮＭＯＳトランジスタＭＮ７が構成され、第２ＮＭＯＳトランジスタＭＮ２のソースとＣＲＥＦＢの間に第８ＮＭＯＳトランジスタＭＮ８がさらに配置される。
そして、カラム選択信号ＣＯＬＳＥＬによりデータバス（Ｄａｔａ  Ｂｕｓ）とセンスアンプの出力端を選択的にスイッチングする第９ＮＭＯＳトランジスタＭＮ９と、データバーバス（Ｄａｔａ  Ｂａｒ  Ｂｕｓ）とセンスアンプの出力端をスイッチングする第１０ＮＭＯＳトランジスタＭＮ１０とがさらに配置される。
ここで、第５ＮＭＯＳトランジスタＭＮ５はセンスアンプとＢＬＧＴ間のスイッチングを担当し、第６ＮＭＯＳトランジスタＭＮ６はセンスアンプとＢＬＧＢ間のスイッチングを担当する。
そして、第７ＮＭＯＳトランジスタＭＮ７はセンスアンプとＣＲＥＦ間のスイッチングを担当し、第８ＮＭＯＳトランジスタＭＮ８はセンスアンプとＣＲＥＦＢ間のスイッチングを担当する。
【００５３】
このように構成されたセンスアンプの第１実施形態の動作を説明する。
以下で説明するセンスアンプの第１実施形態による動作の説明は、上部のメインセルに記憶されたデータをセンシングする場合に当たる。
すなわち、図１８に示すように、第５ＮＭＯＳトランジスタＭＮ５を活性化させる活性化信号ＢＳＥＬと第７ＮＭＯＳトランジスタＭＮ７を活性化させる活性化信号ＲＳＥＬにより第５，第７ＮＭＯＳトランジスタＭＮ５，ＭＮ７が活性化されると、第６、第８ＮＭＯＳトランジスタＭＮ６、ＭＮ８は不活性化状態になる。
【００５４】
逆に、第６，第８ＮＭＯＳトランジスタＭＮ６、ＭＮ８が活性化されると、第５，第７ＮＭＯＳトランジスタＭＮ５，ＭＮ７は不活性化状態になる。
センスアンプが初期の増幅期間にはカラム選択信号ＣＯＬＳＥＬにより不活性化され、外部のデータバスとセンスアンプの内部ノードは断絶される。
この際、センスアンプを活性化させるために、センスアンプ等化信号ＳＡＥＱによってノードＳＮ３とノードＳＮ４を等電位とする。
【００５５】
初期には、第１ＮＭＯＳトランジスタＭＮ１と第２ＮＭＯＳトランジスタＭＮ２は不活性化状態を維持する。以後、ノードＳＮ３とＳＮ４が等電位となると、メインセルのデータは上部のグローバルビットラインＢＬＧＴに伝達される。
そして、第５ＮＭＯＳトランジスタＭＮ５を介してノードＳＮ１に伝達される。参照電圧はＣＲＥＦに伝達され、以後、第７ＮＭＯＳトランジスタＭＮ７を介してノードＳＮ２に伝達される。
メインセルのデータと参照電圧がそれぞれノードＳＮ１とＳＮ２に十分伝達されてから、センスアンプの参照電圧を接地電圧に遷移させる。
これによって、ノードＳＮ１とノードＳＮ２の電圧差だけに第３ＮＭＯＳトランジスタＭＮ３のゲート電圧と第４ＮＭＯＳトランジスタＭＮ４のゲート電圧の差が生じる。したがって、第３ＮＭＯＳトランジスタＭＮ３に流れる電流と第４ＮＭＯＳトランジスタＭＮ４に流れる電流も差が発生し、この状態で増幅が始まると、増幅電圧はノードＳＮ３とＳＮ４の電圧差として表れる。
【００５６】
ノードＳＮ３とＳＮ４に誘起されるそれぞれの電圧は第１ＰＭＯＳトランジスタＭＰ１と第２ＰＭＯＳトランジスタＭＰ２により再び増幅される。
第１ＰＭＯＳトランジスタＭＰ１と第２ＰＭＯＳトランジスタＭＰ２で十分に増幅された後、第５，第７ＮＭＯＳトランジスタＭＮ５，ＭＮ７を不活性化させる。
【００５７】
また、第１，第２ＮＭＯＳトランジスタＭＮ１，ＭＮ２を活性化させ、ノードＳＮ３とＳＮ４の増幅電圧を再びＳＮ１とＳＮ２にフィードバックして増幅を維持し続ける。
この際、フィードバックルーフが完了されると、第９，第１０ＮＭＯＳトランジスタＭＮ９，ＭＮ１０を活性化させ、外部のデータバス及びデータバーバスとセンスアンプとのデータ伝達が行われるようにする。
【００５８】
また、第５ＮＭＯＳトランジスタＭＮ５を再び活性化させ、ノードＳＮ１の電圧をＢＬＧＴに伝達させ、メインセルにフィードバックして再記憶できるようにする。
このようなセンスアンプの動作によれば、第３ＮＭＯＳトランジスタＭＮ３と第４ＮＭＯＳトランジスタＭＮ４が第１増幅部１００を構成し、第１ＰＭＯＳトランジスタＭＰ１と第２ＰＭＯＳトランジスタＭＰ２が第２増幅部１０３を構成する。
ここで、未説明符号ＳＥＮはセンスアンプ活性化信号で、ローアクティブ信号であり、ＳＡＬＥ信号は第１ＮＭＯＳトランジスタＭＮ１と第２ＮＭＯＳトランジスタＭＮ２を活性化させる信号で、ハイアクティブ信号である。
【００５９】
一方、図１９は本発明のセンスアンプの第２実施形態を示した。
第１実施形態によるセンスアンプと比べて第２増幅部１０３が異なっている。
すなわち、第１実施形態による第２増幅部１０３は、ＰＭＯＳの第１，第２トランジスタで構成され、第１トランジスタのドレインが第２トランジスタのゲートに連結され、第２トランジスタのドレインは第１トランジスタのゲートに連結される構成となっていた。
【００６０】
それに対して、第２実施形態による第２増幅部１０３はラッチ回路で構成される。すなわち、ＰＭＯＳとＮＭＯＳで構成される第１インバータ１０３ａ及び第２インバータ１０３ｂで構成されるが、第１インバータ１０３ａを構成しているＰＭＯＳ及びＮＭＯＳトランジスタの共通ゲートは、第２インバータ１０３ｂを構成しているＰＭＯＳトランジスタのドレインに連結される。
そして、第２インバータ１０３ｂを構成しているＰＭＯＳ及びＮＭＯＳトランジスタの共通ゲートは、第１インバータ１０３ａを構成しているＰＭＯＳトランジスタのドレインに連結される。
この第２増幅部１０３を除いた他の部分は第１実施形態によるセンスアンプと同一であるので説明を省略する。
第１実施形態の図面の部号と第２実施形態の図面の符号は同一に示した。
【００６１】
以下、前記のように構成されたセンスアンプの第２実施形態による動作を説明する。
前述した第１実施形態のセンスアンプと同様に、センスアンプの上部側に位置したセルアレイと下部側に位置したセルアレイのいずれか一方のみが活性化される。すなわち、上部側に位置したセルアレイが活性化されると、第５ＮＭＯＳトランジスタＭＮ５が活性化され、センスアンプは上部側に位置したセルアレイ部からデータが伝達されるメイングローバルビットラインＢＳＧＴに連結され、第７ＮＭＯＳトランジスタＭＮ７が活性化され、センスアンプは参照グローバルビットラインを介して参照電圧ＣＲＥＦを受ける。
【００６２】
また、下部側に位置したセルアレイが活性化されると、第６ＮＭＯＳトランジスタＭＮ６が活性化され、センスアンプは下部側に位置したセルアレイ部からデータが伝達されるメイングローバルビットラインＢＳＧＢに連結され、第８ＮＭＯＳトランジスタＭＮ８が活性化され、センスアンプは参照電圧ＲＣＲＥＦＢを受ける。
【００６３】
図１９でＳＥＮ信号はセンスアンプを活性化させる信号であり、ＳＡＥＱ信号はノードＳＮ３とＳＮ４を等電位にする信号であって、ＳＡＥＱ信号により動作するトランジスタは、図面のように、ＰＭＯＳトランジスタで構成することもでき、またはＮＭＯＳトランジスタで構成することもできる。
【００６４】
このような第１、第２実施形態によるセンスアンプの動作タイミング図を図２０と図２１及び図２２にそれぞれ示した。
すなわち、図２０は本発明の第１，第２実施形態によるセンスアンプの動作タイミング図であり、図２１は読出しモードにおけるセンスアンプの動作タイミング図である。そして、図２２は書込みモードにおけるセンスアンプの動作タイミング図である。
【００６５】
図２１によれば、第１スプリットワードラインＳＷＬ１と第２スプリットワードラインＳＷＬ２ともにハイである区間で、図１８に示した第１、第２ＮＭＯＳトランジスタＭＮ１，ＭＮ２を活性化させる信号ＳＡＬＥがハイレベルに遷移されると、カラム選択信号が順次にハイレベルに遷移される。ここで、カラム選択信号の遷移動作は、ｔ１０区間まで順次に行われる。
【００６６】
このような読出しモードとは異なって書込みモードの場合には、図２２に示すように、カラム選択信号の遷移動作が第１スプリットワードラインＳＷＬ１と第２スプリットワードラインＳＷＬ２ともにハイである区間のｔ６〜ｔ７区間内でのみ順次に行われる。
すなわち、カラム選択信号ＣＯＬＳＥＬ１，ＣＯＬＳＥＬ２，ＣＯＬＳＥＬ３，．．．ＣＯＬＳＥＬｎは第１，第２スプリットワードラインＳＷＬ１，ＳＷＬ２がともにハイである区間で、図１８に図示した第１，第２ＮＭＯＳトランジスタＭＮ１、ＭＮ２を活性化させる信号ＳＡＬＥがハイレベルに遷移されると、ｔ６〜ｔ７区間内で順次に遷移される。
このように、カラム選択信号が全て遷移されると、第１スプリットワードラインＳＷＬ１はローに遷移され、第１スプリットワードラインＳＷＬ１がローからハイに再び遷移時、第２スプリットワードラインＳＷＬ２はローに遷移される。
【００６７】
一方、図２３は本発明の第２実施形態による不揮発性強誘電体メモリ装置によるセルアレイの構成図である。
図２３に示したセルアレイを図８ａと比べると、メインビットラインコントローラや参照ビットラインコントローラがメインセルアレイ部の下側にのみならず、上側にも構成されていることが分かる。
これはレイアウトをより効率的に利用するためである。
すなわち、図２３に示すように、メインセルアレイ部２０１、メインセルアレイ部２０１の上側と下側とにそれぞれ配置された第１メインビットラインコントローラ２０３ａと第２メインビットラインコントローラ２０３ｂ、メインセルアレイ部２０１の右隣に配置されたスプリットワードライン駆動部２０５、第１，第２メインビットラインコントローラ２０３ａ、２０３ｂの右隣に配置された第１参照ビットラインコントローラ２０７ａと第２参照ビットラインコントローラ２０７ｂで構成される。
【００６８】
図２４は前記の構成をメインセルアレイ部を中心により詳細に示したものである。
図２４に示すように、メインセルアレイ部２０１に構成されたメイングローバルビットラインのうち、奇数番目メイングローバルビットラインＢＬＧ＿ｎ、ＢＬＧ＿ｎ＋２、ＢＬＧ＿ｎ＋４，．．．は下側に構成された第２メインビットラインコントローラ２０３ｂに連結され、偶数番目メイングローバルビットラインＢＬＧ＿ｎ＋１、ＢＬＧ＿ｎ＋３、ＢＬＧ＿ｎ＋５，．．．は上側に構成された第１メインビットラインコントローラ２０３ａに連結される。
そして、参照グローバルビットラインＢＬＲＧ＿１、ＢＬＲＧ＿２は、メインセルアレイ部２０１の上、下側に形成された参照ビットラインコントローラ２０７ａ、２０７ｂと連結されるが、この参照ビットラインコントローラ２０７ａ、２０７ｂは二つの参照グローバルビットラインＢＬＲＧ＿１、ＢＬＲＧ＿２からの信号を受け取る。
【００６９】
また、前述したように、メインセルアレイ部２０１は複数のサブセルアレイ部２０１＿１，２０１＿２，．．．）で構成される。
各サブセルアレイ部にはメイングローバルビットラインに対応してメインローカルビットラインが構成されるが、１本のメイングローバルビットラインＢＲＧ＿ｎ）に複数のメインローカルビットラインＢＬＬ１＿ｎ、ＢＬＬ２＿ｎ，．．．ＢＬＬｎ＿ｎが配置される。
そして、参照グローバルビットラインＢＬＲＧ＿１、ＢＬＲＧ＿２にも参照ローカルビットラインが配置されるが、１本の参照グローバルビットラインＢＬＲＧ＿１に複数の参照ローカルビットラインＢＬＬＲ１＿１、ＢＬＬＲ２＿１，．．．ＢＬＬＲｎ＿１が配置されている。
ここで、各サブセルアレイ部ごとに形成されたメインローカルビットラインは、メイングローバルビットラインとスイッチング素子ＳＷ１１〜ＳＷｎｎを介して連結又は断絶される。
したがって、スイッチング素子が選択的にオン／オフとなるに従ってメインローカルビットラインがメイングローバルビットラインと連結される。
ここで、任意のサブセルアレイ部、例えば一番目サブセルアレイ部２０１１内のスイッチング素子ＳＷ１１，ＳＷ１２，ＳＷ１３，．．．ＳＷ１ｎのうち、ターンオンされた任意のスイッチング素子が奇数番目メイングローバルビットラインＢＬＧ＿ｎ又はＢＬＧ＿ｎ＋２又はＢＬＧ＿ｎ＋４，．．．に連結されていると、そのメインローカルビットラインのデータは第２メインビットラインコントローラ２０３ｂ内のメインセンスアンプ（図示しない）に伝達される。
もし、偶数番目メイングローバルビットラインＢＬＧ＿ｎ＋１又はＢＬＧ＿ｎ＋３又はＢＬＧ＿ｎ＋５，．．．）に連結されていれば、第１メインビットラインコントローラ２０３ａ内の参照センスアンプ（図示しない）にデータが伝達される。
【００７０】
図２５は図２３の構成のうち、第１メインビットラインコントローラ及び第１参照ビットラインコントローラを中心により詳細に示したものである。
図２５に示すように、第１参照ビットラインコントローラ２０７ａには一つの参照センスアンプ２０４ａが配置され、第１メインビットラインコントローラ２０３ａには偶数番目メイングローバルビットラインＢＬＧ＿ｎ＋１、ＢＬＧ＿ｎ＋３、ＢＬＧ＿ｎ＋５，．．．とにメインセンスアンプ２０６＿ｎ＋１、２０６＿ｎ＋３、２０６＿ｎ＋５，．．．が構成されている。
そして、奇数番目メイングローバルビットラインＢＬＧ＿ｎ、ＢＬＧ＿ｎ＋２、ＢＬＧ＿ｎ＋４，．．．は第２メインビットラインコントローラ（図示しない）に連結されるので、第２メインビットラインコントローラにもメインセンスアンプ（図示しない）が配置されている。
【００７１】
また、図１３に図示した本発明の第１実施形態と同様に、隣接したメイングローバルビットラインの間にはビットラインプリチャージ回路部２０８ａ＿１、２０８ａ＿２，．．．がそれぞれ構成される。
そして、メイングローバルビットラインのうち、最後のメイングローバルビットラインと参照センスアンプ２０４ａに連結される参照グローバルビットラインＢＬＲＧ＿２の間にもビットラインプリチャージ回路部２１０ａが接続される。
ここで、第１参照ビットラインコントローラ２０７ａは２本の参照グローバルビットラインＢＬＲＧ＿１、ＢＬＲＧ＿２が接続されるが、このうち１本は参照センスアンプ２０４ａに連結され、他の１本は一定の電圧が印加される。
【００７２】
また、第１メインビットラインコントローラ２０３ａ内のメインセンスアンプ２０６＿ｎ＋１、２０６＿ｎ＋３，．．．には参照センスアンプ２０４ａから提供される参照電圧ＣＲＥＦが共通に印加される。
【００７３】
図２６は図２３の構成のうち、第２メインビットラインコントローラ及び第２参照ビットラインコントローラを中心により詳細に示したものである。
図２６に示すように、第２メインビットラインコントローラ２０３ｂや第２参照ビットラインコントローラ２０７ｂの構成は、前述した第１メインビットラインコントローラ２０３ａ及び第１参照ビットラインコントローラ２０７ａの構成と同一である。
すなわち、第２参照ビットラインコントローラ２０７ｂには一つの参照センスアンプ２０４ｂが配置され、第２メインビットラインコントローラ２０３ｂには奇数番目メイングローバルビットラインＢＬＧ＿ｎ、ＢＬＧ＿ｎ＋２，．．．ごとにメインセンスアンプ２０６＿ｎ、２０６＿ｎ＋２，．．．が接続される。
参照センスアンプ２０４ｂには１本の参照グローバルビットラインＢＬＲＧ＿２）が連結され、他の一つには一定の電圧が印加される。
そして、隣接したメイングローバルビットラインの間にはビットラインプリチャージ回路部２０８ｂ＿１、２０８ｂ＿２，．．．が接続され、メインセンスアンプ２０６＿ｎ、２０６＿ｎ＋２，．．．には参照センスアンプ２０４ｂから提供される参照電圧（ＣＲＥＦ）が共通に印加される。
ここで、図示してはないが、本発明の第２実施形態によるサブセルアレイ部の詳細構成は、本発明の第１実施形態で説明した図１１と同一であるので、以下省略する。
そして、本発明の第２実施形態の不揮発性メモリ装置によるセンスアンプ及びレベルシフター、ビットラインプリチャージレベル供給部の構成は、前述した本発明の第１実施形態と同一である。
【００７４】
【発明の効果】
本発明は、参照セルとメインセルのアクセスされる回数が同一であるので、参照セルの過度なアクセスによる熱化を防止でき、素子の寿命を延長することができる。
【００７５】
また、請求項８の発明は、ビットラインのプリチャージレベルを、ＮＭＯＳトランジスタのしきい値電圧のレベルに供給するビットラインプリチャージレベル供給部を構成し、ビットラインのプリチャージレベルを接地電圧とすることに比べより効率的にセンスアンプを利用することができる。
【００７６】
請求項９の発明は、ビットラインの数が少ない場合、すなわち、センスアンプの数が少ない場合は関係ないが、一つのセルアレイ内に多数のビットラインを構成する場合には、センスアンプの数も多くなるので、センスアンプで必要とするレベルをレベルシフターを介して供給することができる。
【００７７】
請求項１０乃至請求項１７の発明は、ＭＮ３とＭＮ４によりデータを１次増幅する時、ＳＮ１とＳＮ３がＭＮ１により分離され、ＳＮ２とＳＮ４がＭＮ２により分離されているため、前記ＭＮ３とＭＮ４により１次増幅時ビットラインと断絶されている状態を維持し、隣接したビットラインと参照ラインによるクロースカップリングを最小にするので、ノイズを最小にすることができる。
以後、ＭＮ１とＭＮ２をターンオンすると、ノイズを最大限除去したデータ信号がラッチ増幅動作を行い、安定したデータでセンシングできる。
【図面の簡単な説明】
【図１】  一般的な強誘電体のヒステリシスループを示す特性図である。
【図２】  従来技術の不揮発性強誘電体メモリ素子による単位セル構成図である。
【図３】  従来の強誘電体メモリ素子を駆動するための駆動回路である。
【図４】  従来の技術による強誘電体メモリ素子の書込みモード（write mode)の動作を示すタイミング図である。
【図５】  読出しモード（read mode)の動作を示すタイミング図である。
【図６】  二つの単位セルからなる本発明の不揮発性強誘電体メモリセルの構成図である。
【図７】  図６に図示したメモリセルを１Ｔ／１Ｃ構造の単位セルで分離して示す図面である。
【図８】  本発明の第１実施形態による不揮発性強誘電体メモリ装置によるセルアレイを示すブロック構成図（ａ）と８ａの構成を繰り返して配列した場合のセルアレイを示すブロック構成図（ｂ）である。
【図９】  本発明によるメインセルアレイ部の詳細構成図である。
【図１０】  図９の詳細構成図である。
【図１１】  本発明によるサブセルアレイ部をより詳細に示す図面である。
【図１２】  図８ａの詳細構成図である。
【図１３】  図８ａの構成ブロックのうち、メインビットラインコントローラと参照ビットラインコントローラを中心により詳細に示す図面である。
【図１４】  本発明の第１実施形態によるビットラインプリチャージ回路部をより詳細に示す図面である。
【図１５】  ビットラインプリチャージレベルを供給するビットラインプリチャージレベル供給部の詳細構成図である。
【図１６】  本発明による参照センスアンプを簡略化した構成ブロック図（ａ）と、本発明による参照センスアンプの他の実施形態の構成ブロック図（ｂ）である。
【図１７】  図１６に示したレベルシフターの詳細構成図である。
【図１８】  本発明によるセンスアンプの第１実施形態を詳細に示す図面である。
【図１９】  本発明のセンスアンプによる第２実施形態を示す図面である。
【図２０】  本発明の第１，第２実施形態によるセンスアンプの動作タイミング図である。
【図２１】  読出しモード時センスアンプの動作タイミング図である。
【図２２】  書込みモード時センスアンプの動作タイミング図である。
【図２３】  本発明の第２実施形態による不揮発性強誘電体メモリ装置によるセルアレイの構成図である。
【図２４】  図２３の構成のうち、メインセルアレイ部を中心により詳細に示す図面である。
【図２５】  図２３の構成のうち、第１メインビットラインコントローラおよび第１参照ビットラインコントローラを中心により詳細に示す図面である。
【図２６】  図２３の構成のうち、第２メインビットラインコントローラおよび第２参照ビットラインコントローラを中心により詳細に示す図面である。
【符号の説明】
７１，２０１  メインセルアレイ部
７３  スプリットワードライン駆動部
７５  メインビットラインコントローラ
７７  参照ビットラインコントローラ
７１＿１，７１＿２，７１＿３，．．．  サブセルアレイ部
７５＿１，７５＿２，．．．  メインセンスアンプ
７７ａ  参照センスアンプ
７８＿１，７８＿２，．．．  ビットライン等化スイッチ部
７９＿１，７９＿２，．．．  ビットラインプリチャージスイッチング部
１００  第１増幅部
１０３  第２増幅部
【図１】
0003756714.tif 000002
【図２】
0003756714.tif 000003
【図３】
0003756714.tif 000004
【図４】
0003756714.tif 000005
【図５】
0003756714.tif 000006
【図６】
0003756714.tif 000007
【図７】
0003756714.tif 000008
【図８】
0003756714.tif 000009
【図９】
0003756714.tif 000010
【図１０】
0003756714.tif 000011
【図１１】
0003756714.tif 000012
【図１２】
0003756714.tif 000013
【図１３】
0003756714.tif 000014
【図１４】
0003756714.tif 000015
【図１５】
0003756714.tif 000016
【図１６】
0003756714.tif 000017
【図１７】
0003756714.tif 000018
【図１８】
0003756714.tif 000019
【図１９】
0003756714.tif 000020
【図２０】
0003756714.tif 000021
【図２１】
0003756714.tif 000022
【図２２】
0003756714.tif 000023
【図２３】
0003756714.tif 000024
【図２４】
0003756714.tif 000025
【図２５】
0003756714.tif 000026
【図２６】
0003756714.tif 000027