(57)【特許請求の範囲】
【請求項１】
出力がローレベル電圧からハイレベル電圧へ遷移するときの立ち上がり時間と、出力が前記ハイレベル電圧からローレベル電圧へ遷移するときの立ち下がり時間とが異なるスタンダードセルと、
前記スタンダードセルの前段に配置され、クロック信号が“Ｈ”の期間及び“Ｌ”の期間のいずれか一方の期間では、クロック信号の直前のサイクルに入力された入力信号を出力し、前記クロック信号が前記一方の期間と異なる他方の期間では、前記ハイレベル電圧及びローレベル電圧のいずれか一方の電圧に出力が固定される第１のフリップフロップと、
前記クロック信号が“Ｈ”の期間及び“Ｌ”の期間の前記一方の期間では入力された信号をそのまま出力し、前記クロック信号が前記他方の期間では、前記一方の期間で出力していた前記信号を保持するラッチ回路と、
前記ラッチ回路の後段に配置された第２のフリップフロップとを具備し、
前記第１のフリップフロップは、前記入力信号を出力する前に、前記スタンダードセルの出力を、前記遷移の速度が遅い側の前記ハイレベル電圧及びローレベル電圧のいずれか一方の電圧に設定し、
前記遷移の速度が遅い側の前記ハイレベル電圧及びローレベル電圧のいずれかの電圧が前記第１のフリップフロップから出力されている期間は前記ラッチ回路を閉じることによって、前記遷移の速度が遅い側のハイレベル電圧及びローレベル電圧のいずれかを前記第２のフリップフロップまで到達させないことを特徴とする半導体集積回路。
【請求項２】
出力がローレベル電圧からハイレベル電圧へ遷移するときの立ち上がり時間と、出力が前記ハイレベル電圧からローレベル電圧へ遷移するときの立ち下がり時間とが異なる第１のスタンダードセルと、
前記第１のスタンダードセルの前段に配置され、クロック信号が“Ｈ”の期間及び“Ｌ”の期間のいずれか一方の期間では、クロック信号の直前のサイクルに入力された入力信号を出力し、前記クロック信号が前記一方の期間と異なる他方の期間では、前記ハイレベル電圧及びローレベル電圧のいずれか一方の電圧に出力が固定されるフリップフロップと、
前記第１のスタンダードセルの後段に配置され、前記クロック信号が入力されるクロック端子を持ち、前記クロック信号が“Ｈ”の期間及び“Ｌ”の期間のいずれか一方の期間に前記遷移の速度が遅い側の前記ハイレベル電圧及びローレベル電圧のいずれかの電圧を出力する第２のスタンダードセルとを具備し、
前記フリップフロップは、前記入力信号を出力する前に、前記第１のスタンダードセルの出力を、前記遷移の速度が遅い側の前記ハイレベル電圧及びローレベル電圧のいずれか一方の電圧に設定することを特徴とする半導体集積回路。
【請求項３】
出力がローレベル電圧からハイレベル電圧へ遷移するときの立ち上がり時間と、出力が前記ハイレベル電圧からローレベル電圧へ遷移するときの立ち下がり時間とが異なる第１のスタンダードセルと、
クロック信号が入力されるクロック端子を持ち、前記クロック信号が“Ｈ”の期間及び“Ｌ”の期間のいずれか一方の期間に前記遷移の速度が遅い側の前記ハイレベル電圧及びローレベル電圧のいずれかの電圧を出力する第２のスタンダードセルと、
前記第１のスタンダードセル及び第２のスタンダードセルを通過した通過信号を受け取り、前記クロック信号が“Ｈ”の期間及び“Ｌ”の期間のいずれか一方の期間では前記通過信号をそのまま出力し、前記クロック信号が前記一方の期間と異なる他方の期間では、前記一方の期間で出力していた前記通過信号を保持するラッチ回路と、
を具備することを特徴とする半導体集積回路。
【請求項４】
前記クロック信号は、“Ｈ”の期間と、“Ｌ”の期間とが異なることを特徴とする請求項１乃至３のいずれか１つに記載の半導体集積回路。
【請求項５】
前記スタンダードセルの全ての入力端子に、前記遷移の速度が遅い側の信号であるハイレベル電圧及びローレベル電圧のいずれかの電圧を供給することを特徴とする請求項１に記載の半導体集積回路。
【請求項６】
前記第１、第２のスタンダードセルの各々の全ての入力端子に、前記遷移の速度が遅い側の信号であるハイレベル電圧あるいはローレベル電圧のいずれかの電圧を供給することを特徴とする請求項２または３に記載の半導体集積回路。
【請求項７】
前記スタンダードセルはｎチャネルＭＯＳトランジスタとｐチャネルＭＯＳトランジスタを有し、これらｎチャネルＭＯＳトランジスタとｐチャネルＭＯＳトランジスタのうち、いずれか一方のしきい値電圧を下げることにより、前記ローレベル電圧からハイレベル電圧へ遷移及び前記ハイレベル電圧からローレベル電圧へ遷移のうちのいずれか一方の遷移の速度を高速化したことを特徴とする請求項１に記載の半導体集積回路。
【請求項８】
前記第１、第２のスタンダードセルはｎチャネルＭＯＳトランジスタとｐチャネルＭＯＳトランジスタを有し、これらｎチャネルＭＯＳトランジスタとｐチャネルＭＯＳトランジスタのうち、いずれか一方のしきい値電圧を下げることにより、前記ローレベル電圧からハイレベル電圧へ遷移及び前記ハイレベル電圧からローレベル電圧へ遷移のうちのいずれか一方の遷移の速度を高速化したことを特徴とする請求項２または３に記載の半導体集積回路。
【請求項９】
前記スタンダードセルはｎチャネルＭＯＳトランジスタとｐチャネルＭＯＳトランジスタを有し、ｎチャネルＭＯＳトランジスタが形成されたウェル領域とｐチャネルＭＯＳトランジスタが形成されたウェル領域との境界を前記スタンダードセル内で変更することにより、前記ｎチャネルＭＯＳトランジスタと前記ｐチャネルＭＯＳトランジスタのいずれか一方のゲート幅を広げることを特徴とする請求項１に記載の半導体集積回路。
【請求項１０】
前記第１、第２のスタンダードセルはｎチャネルＭＯＳトランジスタとｐチャネルＭＯＳトランジスタを有し、ｎチャネルＭＯＳトランジスタが形成されたウェル領域とｐチャネルＭＯＳトランジスタが形成されたウェル領域との境界を前記スタンダードセル内で変更することにより、前記ｎチャネルＭＯＳトランジスタと前記ｐチャネルＭＯＳトランジスタのいずれか一方のゲート幅を広げることを特徴とする請求項２または３に記載の半導体集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体集積回路における回路動作の高速化に関するものである。
【０００２】
【従来の技術】
半導体集積回路における、ｎＭＯＳトランジスタ及びｐＭＯＳトランジスタのサイズの比（Ｗｎ／Ｗｐ）と、立ち上がり時間及び立ち下がり時間（Delay time）との関係を図２５に示す。この図より、ｎＭＯＳトランジスタのサイズを大きくするほど立ち下がり時間が速くなるが、逆にｐＭＯＳトランジスタのサイズが小さくなることにより、立ち上がり時間が遅くなってしまうことがわかる。
【０００３】
従来の半導体集積回路の設計においては、“Ｌ(Low)”レベル電圧から“Ｈ(High)”レベル電圧への遷移と、“Ｈ(High)”レベル電圧から“Ｌ(Low)”レベル電圧への遷移の２つの遷移が起こるため、通常は立ち上がり時間と立ち下がり時間とが同一になるように設計している。これら２つの時間が異なるように設計した場合は、遅いほうの遷移のために信号の伝達が間に合わず、動作周波数を上げることができないからである。
【０００４】
また、ドミノ回路においては、立ち上がり及び立ち下がりの遷移のうち、片側の遷移だけを問題にするため、片側の遷移のみを速くする設計を行える。
【０００５】
【発明が解決しようとする課題】
しかしながら、ドミノ回路では、信号が一度遷移してしまうと、元に戻ることが不可能であるために遷移方向を一方向のみに限定する正論理しか扱えない。この結果、回路における論理段数が多くなってしまう。また、ドミノ回路はノイズに弱いため、自動設計を行うのが難しい。
【０００６】
そこでこの発明は、前記課題に鑑みてなされたものであり、論理段数の増大を招くことなく、ノイズにも強い回路設計が行えると共に、信号伝達を高速化することができる半導体集積回路を提供することを目的とする。
【０００７】
【課題を解決するための手段】
前記目的を達成するために、この発明に係る半導体集積回路は、出力がローレベル電圧からハイレベル電圧へ遷移するときの立ち上がり時間と、出力が前記ハイレベル電圧からローレベル電圧へ遷移するときの立ち下がり時間とが異なるスタンダードセルと、前記スタンダードセルの前段に配置され、クロック信号が“Ｈ”の期間及び“Ｌ”の期間のいずれか一方の期間では、クロック信号の直前のサイクルに入力された入力信号を出力し、前記クロック信号が前記一方の期間と異なる他方の期間では、前記ハイレベル電圧及びローレベル電圧のいずれか一方の電圧に出力が固定される第１のフリップフロップと、前記クロック信号が“Ｈ”の期間及び“Ｌ”の期間の前記一方の期間では入力された信号をそのまま出力し、前記クロック信号が前記他方の期間では、前記一方の期間で出力していた前記信号を保持するラッチ回路と、前記ラッチ回路の後段に配置された第２のフリップフロップとを具備し、前記第１のフリップフロップは、前記入力信号を出力する前に、前記スタンダードセルの出力を、前記遷移の速度が遅い側の前記ハイレベル電圧及びローレベル電圧のいずれか一方の電圧に設定し、前記遷移の速度が遅い側の前記ハイレベル電圧及びローレベル電圧のいずれかの電圧が前記第１のフリップフロップから出力されている期間は前記ラッチ回路を閉じることによって、前記遷移の速度が遅い側のハイレベル電圧及びローレベル電圧のいずれかを前記第２のフリップフロップまで到達させないことを特徴とする。
【０００８】
また、この発明に係る半導体集積回路の設計方法は、スタンダードセルを有する論理回路を論理多項式で表す工程と、前記論理多項式から相補的な信号を探索する工程と、前記相補的な信号を検出したとき、この相補的な信号を生成する多項式を複製する工程と、複製した前記多項式に従って論理回路を生成する工程と、前記スタンダードセルの各々における、立ち上がり遷移及び立ち下がり遷移のいずれかの遷移方向を高速化する工程とを具備することを特徴とする。
【０００９】
【発明の実施の形態】
以下、図面を参照してこの発明の実施の形態について説明する。説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【００１０】
［第１の実施の形態］
この発明の第１の実施の形態の半導体集積回路について説明する。
【００１１】
まず、出力の立ち上がり時間と立ち下がり時間とが異なるスタンダードセルを設計する。これは、ｎＭＯＳトランジスタとｐＭＯＳトランジスタのサイズを変えることで容易に設計できる。
【００１２】
片側方向のみの遷移時間を速く設計した場合、当然反対方向の遷移時間は遅くなってしまう。これを避けるために、予め前のサイクルで遅い遷移方向に遷移させておいて、本来の信号が遷移の必要な方向であれば、遷移させるという手法を用いる。この場合、信号遷移の方向は速い方向に遷移するため、高速に信号を伝達することができる。
【００１３】
具体的な例を以下に述べる。
【００１４】
図１（ａ）〜図１（ｃ）は、フリップフロップ間の回路のツリーを示す図である。
【００１５】
フリップフロップＦ１とＦ２との間には、抵抗Ｒ、ＮＡＮＤ回路Ｄ１、Ｄ２、及びＮＯＲ回路Ｎ１が接続されている。フリップフロップＦ１は、長い配線から生じた抵抗Ｒを介してＮＡＮＤ回路Ｄ１の第１入力端に接続されている。ＮＡＮＤ回路Ｄ１の第２入力端には、フリップフロップＦ３が接続されている。このＮＡＮＤ回路Ｄ１の出力端は、ＮＡＮＤ回路Ｄ２の第１入力端に接続されている。ＮＡＮＤ回路Ｄ２の第２入力端には、フリップフロップＦ４がインバータＩ１を介して接続されている。さらに、ＮＡＮＤ回路Ｄ２の出力端は、ＮＯＲ回路Ｎ１の第１入力端に接続されている。ＮＯＲ回路Ｎ１の第２入力端子には、フリップフロップＦ５が接続されている。
【００１６】
この図１（ａ）に示した回路において、フリップフロップＦ１とＦ２との間の抵抗Ｒ、ＮＡＮＤ回路Ｄ１、Ｄ２、及びＮＯＲ回路Ｎ１を通る信号線がクリティカルパスである。このクリティカルパスを高速化すれば、回路全体を高速化することが可能である。また、このクリティカルパスが突出して遅延時間の大きなパスであれば、このクリティカルパスにつながっている他のパスからの信号はクリティカルパスを通ってくる信号よりも十分に速く到達していると考えてよいはずである。
【００１７】
まず、図１（ｂ）に示すように、遷移が遅い遷移方向に予め遷移させる信号（以下これをpre-charge信号と呼ぶ）を、ＮＡＮＤ回路Ｄ１の第１入力端に伝達する。ここでは、フリップフロップＦ１から“Ｌ”を第１入力端に伝達する。また、フリップフロップＦ３から“Ｈ”を第２入力端に伝達する。これにより、ＮＡＮＤ回路Ｄ１は、遷移が遅い“Ｌ”側に予め遷移される。なお、フリップフロップＦ３から“Ｌ”が第２入力端に伝達された場合には、ＮＡＮＤ回路Ｄ１の出力は第１入力端に伝達される信号にかかわらず常に“Ｈ”になるため、フリップフロップＦ１とＮＡＮＤ回路Ｄ１との間がクリティカルパスにならない。
【００１８】
その後、図１（ｃ）に示すように、本来の信号（以下これをevaluate信号と呼ぶ）をＮＡＮＤ回路Ｄ１の第１入力端に送る。evaluate信号によって、ＮＡＮＤ回路Ｄ１において遷移が行われる場合、すなわち“Ｈ”側への遷移は、速い方向の遷移であるためにクリティカルパスの伝達時間を速くすることができる。
【００１９】
図２は、pre-charge信号とevaluate信号のタイミングを示すである。フリップフロップＦ１から出力される信号Ｑの立ち上がりがevaluate信号であり、信号Ｑの立ち下がりがpre-charge信号である。図３に示すように、evaluate信号の半サイクル後に、必ずpre-charge信号を送るようなフリップフロップを設計する。このフリップフロップを使用すれば、evaluate信号が入力される前にpre-charge信号を送ることができる。このようなフリップフロップは、図４または図５に示すような回路により実現できる。
【００２０】
図４及び図５は、信号Ｄを半サイクルだけ出力するフリップフロップの回路図である。図４に示すフリップフロップは、信号ＤがクロックドインバータＣ１に入力される。このクロックドインバータＣ１の出力端は、直列接続されたクロックドインバータＣ２、ＮＡＮＤ回路Ｄ３、クロックドインバータＣ３に接続されている。クロックドインバータＣ１とＣ２との間には、ラッチ回路を構成するインバータＩ２とクロックドインバータＣ４が接続されている。さらに、クロックドインバータＣ２とＮＡＮＤ回路Ｄ３との間には、ラッチ回路を構成するインバータＩ３とクロックドインバータＣ５が接続されている。
【００２１】
また、図５に示すフリップフロップでは、信号ＤがクロックドインバータＣ６に入力される。このクロックドインバータＣ６の出力端は、ｎＭＯＳトランジスタＮＴ１のゲートに接続されている。クロックドインバータＣ６とｎＭＯＳトランジスタＮＴ１のゲートとの間には、ラッチ回路を構成するインバータＩ４とクロックドインバータＣ７が接続されている。また、ｎＭＯＳトランジスタＮＴ１のソースは、ｎＭＯＳトランジスタＮＴ２を介して接地電位に接続され、ｎＭＯＳトランジスタＮＴ１のドレインは、ｐＭＯＳトランジスタＰＴ１、ｐＭＯＳトランジスタＰＴ２をそれぞれに介して電源電圧ＶDDに接続されている。さらに、ｎＭＯＳトランジスタＮＴ１のドレインはインバータＩ５に接続され、このインバータＩ５の出力端はインバータＩ６に接続されている。さらに、ｐＭＯＳトランジスタＰＴ１のゲートとｎＭＯＳトランジスタＮＴ２のゲートには、クロック信号ＣＬＫが入力されている。また、ｐＭＯＳトランジスタＰＴ２のゲートはインバータＩ５とＩ６との間に接続されている。
【００２２】
ところで前述したevaluate信号は、フリップフロップＦ１とＦ２との間を１サイクル以内に伝達しなければならないが、pre-charge信号は１．５サイクル以内に伝達すればよい。ＮＡＮＤ回路Ｄ１、Ｄ２、及びＮＯＲ回路Ｎ１における立ち上がりまたは立ち下がりの遷移のうち、一方の遷移を速くして１サイクル以内に伝達させる。一方、反対側の遷移は１．５サイクル以内に伝達するように設計すればよい。
【００２３】
図６に示すように、フリップフロップＦ１から出力されるevaluate信号により、反転することが連続して起こった場合でも、次段のフリップフロップＦ２が動作するまでにevaluate信号が常にフリップフロップＦ２に到達する。したがって、次のステージへの影響はない、すなわちフリップフロップＦ２以降の動作に不具合を生じさせることはない。
【００２４】
上述した第１の実施の形態の構成及び動作をまとめると以下の通りである。
【００２５】
前記半導体集積回路は、図１（ｂ）に示すように、スタンダードセルとしてのＮＡＮＤ回路Ｄ１とフリップフロップＦ１とを有する。ＮＡＮＤ回路Ｄ１では、出力がローレベル電圧からハイレベル電圧へ遷移するときの立ち上がり時間と、出力がハイレベル電圧からローレベル電圧へ遷移するときの立ち下がり時間とが異なる。フリップフロップＦ１は、ＮＡＮＤ回路Ｄ１の前段に配置されており、クロック信号の立ち上がり及び立ち下がりのいずれかに同期して前記クロック信号の直前のサイクルに入力された第１入力信号をＮＡＮＤ回路Ｄ１へ出力した後に、ハイレベル電圧及びローレベル電圧のいずれか一方の電圧に出力が固定される。そして、第１入力信号の次にフリップフロップＦ１から出力される第２入力信号がＮＡＮＤ回路Ｄ１に到達する前に、フリップフロップＦ１から出力されるハイレベル電圧及びローレベル電圧のいずれかの電圧によって、ＮＡＮＤ回路Ｄ１の出力が、前記遷移の速度が遅い、ハイレベル電圧及びローレベル電圧のいずれか一方の電圧に設定されるように構成されている。
【００２６】
また、言い換えると以下のように表現することもできる。
【００２７】
前記半導体集積回路は、図１（ｂ）に示すように、スタンダードセルとしてのＮＡＮＤ回路Ｄ１とフリップフロップＦ１とを有する。ＮＡＮＤ回路Ｄ１では、出力がローレベル電圧からハイレベル電圧へ遷移するときの立ち上がり時間と、出力がハイレベル電圧からローレベル電圧へ遷移するときの立ち下がり時間とが異なる。フリップフロップＦ１は、ＮＡＮＤ回路Ｄ１の前段に配置されており、クロック信号が“Ｈ”の期間及び“Ｌ”の期間のいずれか一方の期間では、クロック信号の直前のサイクルに入力された入力信号を出力し、前記クロック信号が前記一方の期間と異なる他方の期間では、ハイレベル電圧及びローレベル電圧のいずれか一方の電圧に出力が固定される。そして、フリップフロップＦ１は、前記入力信号を出力する前に、ＮＡＮＤ回路Ｄ１の出力を、前記遷移の速度が遅い、ハイレベル電圧及びローレベル電圧のいずれか一方の電圧に設定するように構成されている。
【００２８】
以上説明したようにこの第１の実施の形態では、論理回路素子において遷移が遅い遷移方向に予め遷移させるpre-charge信号を入力しておき、本来の信号が遷移の必要な方向であれば遷移させることにより、信号伝達を高速化することができる。
【００２９】
［第２の実施の形態］
次に、この発明の第２の実施の形態の半導体集積回路について説明する。
【００３０】
前記第１の実施の形態では、半導体集積回路の動作テスト時などに動作周波数を下げたときに、pre-charge信号が０．５サイクル以内に到達してしまうと、誤動作するという問題がある。そのため、テスト時用に、クロック信号が“Ｈ”の期間と“Ｌ”の期間が異なるクロック信号を用意して動作させればよい。
【００３１】
図７は、前述した“Ｈ”の期間と“Ｌ”の期間が異なるクロック信号のタイミングチャートである。このようなクロック信号では、pre-charge信号の後にevaluate信号が出るまでの期間が同じであるため、pre-charge信号が伝播して誤動作するという問題は発生しない。なお、図７に示すような信号は、ＰＬＬ回路の出力の外にカウンタを付加することにより実現することができる。
【００３２】
［第３の実施の形態］
次に、この発明の第３の実施の形態の半導体集積回路について説明する。この第３の実施の形態は、前記第２の実施の形態と同様に、低周波での動作を保証する回路方式を実現する方法である。
【００３３】
この実施の形態では、クロック信号の半サイクルにおいて入力をそのまま出力し、残りの半サイクルにおいては出力を固定するラッチ（これは通常の半導体集積回路の設計に用いられるものと同じ）を使用する。例として、クロック信号が“Ｈ”になる瞬間に出力を行うフリップフロップを用いた回路で考える。クロック信号が“Ｈ”の間は入力をそのまま出力し、“Ｌ”の期間は出力を固定するタイプのラッチをフリップフロップＦ１１とＦ１２との間のパスに挿入し、pre-charge信号が伝達するのを防ぐ。
【００３４】
図８及び図９は、第３の実施の形態の半導体集積回路の構成を示すブロック図である。
【００３５】
フリップフロップＦ１１は、スタンダードセルＳ１１、Ｓ１２を介してハイスルーラッチＨＬ１１に接続されている。このハイスルーラッチＨＬ１１は、スタンダードセルＳ１３、Ｓ１４、Ｓ１５を介してフリップフロップＦ１２に接続されると共に、スタンダードセルＳ１６、Ｓ１７を介してフリップフロップＦ１３に接続されている。前記スタンダードセルＳ１１、Ｓ１２には、フリップフロップＦ１４、Ｆ１５がそれぞれ接続されている。
【００３６】
このように構成された回路では、クロック信号が“Ｈ”の期間に、図８に示すようにフリップフロップＦ１１が本来の信号（evaluate信号）を出力する。この期間にevaluate信号はハイスルーラッチＨＬ１１を通過するように設計しておく。逆にいうと、そのような位置にハイスルーラッチＨＬ１１を挿入しておく。
【００３７】
前記クロック信号のその半サイクル後（クロック信号が“Ｌ”の期間）に、図９に示すように、フリップフロップＦ１１がpre-charge信号を出力すると共に、パス間に挿入されたハイスルーラッチＨＬ１１を閉じる。こうすることにより、pre-charge信号はハイスルーラッチＨＬ１１の入り口で止まることになる。また、evaluate信号は次のフリップフロップＦ１２、Ｆ１３の入り口まで到達することにより、正しく信号を伝達することができる。
【００３８】
次に、クロック信号が“Ｈ”になった瞬間に、ハイスルーラッチＨＬ１１からpre-charge信号が伝達される。同時に、前段のフリップフロップＦ１１からevaluate信号が出力される。このevaluate信号が遷移を必要とする信号であれば、ハイスルーラッチＨＬ１１から出力されたpre-charge信号の後を追いかけて、このpre-charge信号を消してしまう。evaluate信号は、pre-charge信号よりも速く伝達されるからである。
【００３９】
一方、evaluate信号が遷移を必要としない信号であるならば、次にクロック信号が“Ｈ”になる期間までにpre-charge信号が次段のフリップフロップＦ１２、Ｆ１３に到達しておけばよい。このように、pre-charge信号がフリップフロップＦ１１とフリップフロップＦ１２（あるいはＦ１３）との間を１．５サイクルかけて到達することにより、正しく信号処理が行われる。
【００４０】
図１０（ａ）は前記第３の実施の形態の回路構成を模式的に示す図であり、図１０（ｂ）は前記回路におけるevaluate（Ｅｖ）信号及びpre-charge（Ｐｃ）信号のタイミング制約を模式的に示す図である。
【００４１】
図１０（ａ）に示すように、フリップフロップＦ１１は、ｃＭＯＳ回路を有するスタンダードセルＳ１１、Ｓ１２を介してハイスルーラッチＨＬ１１に接続されている。さらに、ハイスルーラッチＨＬ１１は、ｃＭＯＳ回路を有するスタンダードセルＳ１３〜Ｓ１５を介してフリップフロップＦ１２に接続される。ハイスルーラッチＨＬ１１は、フリップフロップＦ１１から出力されたpre-charge信号が次段のフリップフロップＦ１２に０．５サイクル以内に伝播しないように、フリップフロップＦ１１とＦ１２との間に配置されている。
【００４２】
また、この第３の実施の形態の具体的な例として、配線遅延を削減するためのリピータに適用した例を図１１に示す。フリップフロップＦ１１とハイスルーラッチＨＬ１１との間には、直列接続されたインバータＩ１１〜Ｉ１４が配置される。さらに、ハイスルーラッチＨＬ１１とフリップフロップＦ１２との間には、直列接続されたインバータＩ１５〜Ｉ１８が配置されている。
【００４３】
上述した第３の実施の形態の構成及び動作をまとめると以下の通りである。
【００４４】
前記半導体集積回路は、前記第１の実施の形態の半導体集積回路に対して、さらにラッチ回路ＨＬ１１を有する。ラッチ回路ＨＬ１１は、クロック信号が“Ｈ”の期間及び“Ｌ”の期間のいずれか一方の期間では入力された信号をそのまま出力し、前記クロック信号が前記一方の期間と異なる他方の期間では、前記一方の期間で出力していた前記信号を保持する。そして、図９に示したように、前記遷移の速度が遅い側のハイレベル電圧及びローレベル電圧のいずれかの電圧がフリップフロップＦ１１から出力されている期間はラッチ回路ＨＬ１１を閉じることによって、前記遷移の速度が遅い側のハイレベル電圧及びローレベル電圧のいずれかをフリップフロップＦ１１の次段に配置されたフリップフロップＦ１２まで到達させないように構成されている。
【００４５】
以上説明したようにこの第３の実施の形態では、pre-charge信号及びevaluate信号のタイミング設計により、動作周波数が低いときでも正しく動作させることができる。
【００４６】
［第４の実施の形態］
次に、この発明の第４の実施の形態の半導体集積回路について説明する。この第４の実施の形態では、pre-charge信号のタイミング制約を緩めるために、pre-charge信号を前段のフリップフロップから受け取るのではなく、直接、クロック信号で受け取ることができるセルを使用する。
【００４７】
図１２（ａ）〜図１２（ｃ）は、入力されたクロック信号を直接、pre-charge信号として使用した例を示す回路図である。図１２（ａ）は通常のＮＡＮＤ回路である。図１２（ｂ）は出力を遷移動作が遅い“Ｌ”に遷移させるＮＡＮＤ回路であり、図１２（ｃ）は出力を遷移動作が遅い“Ｈ”に遷移させるＮＡＮＤ回路である。なお、出力を遷移動作が遅い“Ｌ”または“Ｈ”に予め遷移させる動作を以降pre-chargeと記す。
【００４８】
図１２（ａ）及び図１２（ｂ）に示すような回路により、出力を“Ｈ”にpre-chargeする回路や“Ｌ”にpre-chargeする回路を設計することができる。出力を“Ｈ”にpre-chargeする回路では、“Ｌ”に遷移させる信号がevaluate信号である。よって、ｎＭＯＳトランジスタのサイズを大きくして“Ｈ”→“Ｌ”の遷移が速くなるように設計しておく。逆に、出力を“Ｌ”にpre-chargeする回路では、“Ｈ”に遷移させる信号がevaluate信号である。よって、ｐＭＯＳトランジスタのサイズを大きくして“Ｌ”→“Ｈ”への遷移が速くなるように設計しておく。
【００４９】
図１３（ａ）は前記第４の実施の形態の回路構成を模式的に示す図であり、図１３（ｂ）は前記回路におけるevaluate（Ｅｖ）信号及びpre-charge（Ｐｃ）信号のタイミング制約を模式的に示す図である。
【００５０】
図１３（ａ）に示すように、フリップフロップＦ２１は、スタンダードセルＳ２１、Ｓ２２、Ｓ２３、Ｓ２４、及びＳ２５を介してハイスルーラッチＨＬ２１に接続されている。このハイスルーラッチＨＬ２１は、スタンダードセルＳ２６、Ｓ２７、Ｓ２８、Ｓ２９、及びＳ３０を介してフリップフロップＦ２２に接続される。さらに、このフリップフロップＦ２２は、スタンダードセルＳ３１、Ｓ３２、Ｓ３３、Ｓ３４、及びＳ３５を介してハイスルーラッチＨＬ２２に接続されている。前記スタンダードセルＳ２１、Ｓ２３、Ｓ２５、Ｓ２６、Ｓ２８、Ｓ３０、Ｓ３１、Ｓ３３、及びＳ３５は、クロック信号を伴わないｃＭＯＳ回路を有するスタンダードセルである。スタンダードセルＳ２２、Ｓ２４、Ｓ２７、Ｓ２９、Ｓ３２、及びＳ３４は、クロック信号を伴ったｃＭＯＳ回路を有するスタンダードセルである。
【００５１】
このような構成を持つ回路では、図１３（ｂ）に示すように、フリップフロップＦ２１からpre-charge信号が出力されると同時に、その後段のパス中に接続されたスタンダードセルＳ２２、Ｓ２４、Ｓ２７、Ｓ２９、Ｓ３２、及びＳ３４からもpre-charge信号が出力される。フリップフロップＦ２１からevaluate信号が出力される期間は、その後段のパス中のスタンダードセルＳ２２、Ｓ２４はpre-charge信号を受ける入力端子がオフの状態になっている。このため、パス中のスタンダードセルＳ２２、Ｓ２４は、信号処理を行うことができる。
【００５２】
このように、前記第３の実施の形態で用いたスタンダードセルを、pre-charge信号の出力が可能なスタンダードセルに置き換えることにより、pre-charge信号のタイミング制約を緩めることができる。図１３（ｂ）に示したように、pre-charge信号は、フリップフロップＦ２１からpre-charge用のスタンダードセルＳ２２まで、及びこのスタンダードセルＳ２２からpre-charge用のスタンダードセルＳ２４までをそれぞれ０．５サイクル内に伝達すればよい。ただし、スタンダードセル間にハイスルーラッチＨＬ２１が挿入されている場合は、１サイクル以内でよい。
【００５３】
また、この第４の実施の形態の具体的な例として、pre-charge用の端子を持つスタンダードセルを用いた例を図１４（ａ）に、長距離配線の配線内にリピータを挿入し、他の論理回路に接続した例を図１４（ｂ）に示す。
【００５４】
図１４（ａ）に示した例では、フリップフロップＦ２１とハイスルーラッチＨＬ２１との間に、直列接続されたインバータＩ２１、Ｉ２２、ＮＡＮＤ回路Ｄ２１、及びインバータＩ２３、Ｉ２４が配置される。さらに、ハイスルーラッチＨＬ２１とフリップフロップＦ２２との間に、直列接続されたインバータＩ２５〜Ｉ２７、ＮＡＮＤ回路Ｄ２２、及びインバータＩ２８、Ｉ２９が配置されている。
【００５５】
また、図１４（ｂ）に示した例では、フリップフロップＦ２１とハイスルーラッチＨＬ２１との間は、直列接続されたインバータＩ３１、Ｉ３２、ＮＡＮＤ回路Ｄ３１、及びインバータＩ３３、Ｉ３４が配置される。さらに、ハイスルーラッチＨＬ２１とフリップフロップＦ２２、Ｆ２３との間には、直列接続されたインバータＩ３５、ＮＡＮＤ回路Ｄ３２、インバータＩ３６、Ｉ３７、及びロジック回路ＬＯ１が配置されている。
【００５６】
上述した第４の実施の形態の構成及び動作をまとめると以下の通りである。
【００５７】
前記半導体集積回路は、図１３（ａ）に示すように、スタンダードセルＳ２１、スタンダードセルＳ２２、及びラッチ回路ＨＬ２１を有する。スタンダードセルＳ２１では、出力がローレベル電圧からハイレベル電圧へ遷移するときの立ち上がり時間と、出力がハイレベル電圧からローレベル電圧へ遷移するときの立ち下がり時間とが異なる。スタンダードセルＳ２２は、クロック信号が入力されるクロック端子を持ち、クロック信号が“Ｈ”の期間及び“Ｌ”の期間のいずれか一方の期間に前記遷移の速度が遅い側のハイレベル電圧及びローレベル電圧のいずれかの電圧を出力する。ラッチ回路ＨＬ２１は、スタンダードセルＳ２１及びスタンダードセルＳ２２を通過した通過信号を受け取り、クロック信号が“Ｈ”の期間及び“Ｌ”の期間のいずれか一方の期間では前記通過信号をそのまま出力し、クロック信号が前記一方の期間と異なる他方の期間では、前記一方の期間で出力していた前記通過信号を保持する。
【００５８】
以上説明したようにこの第４の実施の形態では、pre-charge信号が出力可能なスタンダードセルをフリップフロップ間に配置することにより、pre-charge信号のタイミング制約を緩めることができる。
【００５９】
［第５の実施の形態］
次に、この発明の第５の実施の形態の半導体集積回路について説明する。前記第４の実施の形態まではフリップフロップベースの設計を行ったが、この実施の形態では、フリップフロップベースの設計ではなく、ラッチベースの設計を行った場合を考える。
【００６０】
図１５（ａ）は第５の実施の形態の回路構成を模式的に示す図であり、図１５（ｂ）は前記回路におけるevaluate（Ｅｖ）信号及びpre-charge（Ｐｃ）信号のタイミング制約を模式的に示す図である。
【００６１】
図１５（ａ）に示すように、ロースルーラッチ（ＬＴＬ）ＬＬ３１は、スタンダードセルＳ２１、Ｓ２２、Ｓ２３、Ｓ２４、及びＳ２５を介してハイスルーラッチＨＬ３１に接続されている。このハイスルーラッチＨＬ３１は、スタンダードセルＳ２６、Ｓ２７、Ｓ２８、Ｓ２９、及びＳ３０を介してロースルーラッチＬＬ３２に接続される。さらに、このロースルーラッチＬＬ３２は、スタンダードセルＳ３１、Ｓ３２、Ｓ３３、Ｓ３４、及びＳ３５を介してハイスルーラッチＨＬ３２に接続されている。
【００６２】
このような構成を持つ回路においても、図１５（ａ）に示すpre-charge用のスタンダードセルＳ２２、Ｓ２４、Ｓ２７、Ｓ２９、Ｓ３２、及びＳ３４を用いてpre-charge信号を伝達する。クロック信号が“Ｈ”の期間に閉じているロースルーラッチＬＬ３１では、そのラッチの後段のパスにはevaluate信号が伝播していて、その期間中に次段のハイスルーラッチＨＬ３１をevaluate信号が通過するようにしておく。なお、前記ハイスルーラッチＨＬ３１は、“Ｈ”の期間は開き、“Ｌ”の期間は閉じるラッチである。
【００６３】
図１５（ｂ）に示したように、pre-charge信号は、pre-charge用のスタンダードセル間、すなわちスタンダードセルＳ２２からスタンダードセルＳ２４までを０．５サイクル以内に伝達すればよい。ただし、スタンダードセル間にハイスルーラッチＨＬ３１が挿入されている場合は、１サイクル以内でよい。
【００６４】
また、evaluate信号は、前記ラッチ間を０．５サイクル以内にで伝達すればよいが、前段のラッチを通過して閉じるまでに到達していたところから０．５サイクル以内に次段のラッチに到達すればよい。このため、ラッチの前後でタイミングの貸し借り（いわゆるborrowing）が可能である。
【００６５】
以上説明したようにこの第５の実施の形態では、pre-charge信号が出力可能なスタンダードセルをラッチ間に配置することにより、pre-charge信号のタイミング制約を緩めることができる。
【００６６】
［第６の実施の形態］
次に、この発明の第６の実施の形態の半導体集積回路について説明する。この第６の実施の形態は、フリップフロップとラッチが混在する回路に、pre-charge信号が出力可能なスタンダードセルを配置した例である。
【００６７】
図１６（ａ）は第６の実施の形態の回路構成を模式的に示す図であり、図１６（ｂ）は前記回路におけるevaluate（Ｅｖ）信号及びpre-charge（Ｐｃ）信号のタイミング制約を模式的に示す図である。
【００６８】
図１６（ａ）に示すように、フリップフロップＦ４１は、スタンダードセルＳ４１、Ｓ４２、Ｓ４３を介してハイスルーラッチＨＬ４１に接続されている。ハイスルーラッチＨＬ４１は、スタンダードセルＳ４４、Ｓ４５、Ｓ４６を介してロースルーラッチＬＬ４１に接続されている。ロースルーラッチＬＬ４１は、スタンダードセルＳ４７、Ｓ４８、Ｓ４９を介してハイスルーラッチＨＬ４２に接続されている。さらに、ハイスルーラッチＨＬ４２は、スタンダードセルＳ５０、Ｓ５１、Ｓ５２を介してフリップフロップＦ４２に接続されている。前記スタンダードセルＳ４１、Ｓ４３、Ｓ４４、Ｓ４６、Ｓ４７、Ｓ４９、Ｓ５０、及びＳ５２は、クロック信号を伴わないｃＭＯＳ回路を有するスタンダードセルである。スタンダードセルＳ４２、Ｓ４５、Ｓ４８、及びＳ５１は、クロック信号を伴ったｃＭＯＳ回路を有するスタンダードセルである。
【００６９】
図１６（ｂ）に示すように、pre-charge信号は、フリップフロップＦ４１からpre-charge用のスタンダードセルＳ４２までを０．５サイクル内に伝達すればよい。ただし、スタンダードセル間にハイスルーラッチあるいはロースルーラッチが挿入されている場合は、１サイクル以内でよい。また、evaluate信号は、前記各々のラッチ間を０．５サイクル以内にで伝達すればよい。
【００７０】
図１６（ａ）に示したように、フリップフロップとラッチとの間に、pre-charge信号が出力可能なスタンダードセルを配置することにより、片側遷移のみを高速化した回路が形成できる。
【００７１】
［第７の実施の形態］
次に、この発明の第７の実施の形態の半導体集積回路について説明する。通常のスタンダードセルを用いた設計においては、それぞれのスタンダードセルに入力される信号のタイミングはそれぞればらばらであるために、パス中のノードが何回も遷移する可能性がある。パス中のノードが何回も遷移すると、消費電力を増加させると共に、遷移動作が遅い遷移（pre-charge信号によるの遷移）が発生し、信号の伝達時間を遅くしてしまう。
【００７２】
このような信号の伝達遅延を避けるために、図１７に示すように、ＮＡＮＤ回路Ｄ４１、ＮＯＲ回路Ｎ４１、ＮＡＮＤ回路Ｄ４２に入力される端子を全て同じ方向にpre-charge信号によって遷移させておく。こうすることにより、それぞれのＮＡＮＤ回路Ｄ４１、Ｄ４２、ＮＯＲ回路Ｎ４１の出力は最大でも一度しか遷移しないことになる。この結果、余分な消費電力を発生しないと共に、信号の遅延時間の増大も防ぐことができる。なお、ＡＮＤ回路、ＯＲ回路に対しても、入力される端子を全て同じ方向にpre-charge信号によって遷移させておくことによって、同様の効果を得ることができる。
【００７３】
上述した第７の実施の形態の構成及び動作をまとめると以下の通りである。
【００７４】
前記半導体集積回路は、フリップフロップＦ５１、Ｆ５２、Ｆ５３と、スタンダードセルとしてのＮＡＮＤ回路Ｄ４１、ＮＯＲ回路Ｎ４１、及びＮＡＮＤ回路Ｄ４２を有する。そして、フリップフロップＦ５１、Ｆ５２、Ｆ５３からそれぞれＮＡＮＤ回路Ｄ４１、ＮＯＲ回路Ｎ４１、及びＮＡＮＤ回路Ｄ４２の全ての入力端子に、前記遷移の速度が遅い側の信号であるハイレベル電圧及びローレベル電圧のいずれかの電圧が供給されるように構成されている。
【００７５】
以上説明したようにこの第７の実施の形態では、各々の論理回路素子の入力端子を全て同じ方向にpre-charge信号によって遷移させておくことにより、低消費電力化を図ると共に、信号の遅延時間の増大も防ぐことができる。
【００７６】
次に、前記第１〜第７の実施の形態で使用したスタンダードセルにおいて、立ち上がりまたは立ち下がりの遷移を速くする手法について、以降の第８〜第１０の実施の形態で説明する。
【００７７】
前述したように、スタンダードセルを用いた設計において、信号の遷移方向（High-LevelからLow-Level、またはその逆）の一方を高速にすることにより、全体の信号伝搬速度を高速化する方法がある。例えば、図１８に示す回路に、一方向の遷移を高速にしたスタンダードセルを適用する場合を考える。図１９に示すように、全てのセルを“Ｌ”レベルから“Ｈ”レベルの遷移（以下rise遷移と記す）が速くなるようにした場合、各セルのrise遷移方向が２０％高速化されていれば、回路全体が２０％高速になる。図中の右上がりの矢印は、rise遷移を示している。
【００７８】
スタンダードセルを遷移方向に高速化する場合、例えばrise遷移方向を高速化するには、セル中のｐＭＯＳトランジスタのゲート幅を大きくする方法がある。しかし、“Ｈ”レベルから“Ｌ”レベルの遷移（以下fall遷移と記す）方向の速度を維持するためには、ｎＭＯＳトランジスタのサイズを維持すると、スタンダードセルの高さが変わってしまう。スタンダードセルの高さとは、ｐＭＯＳトランジスタとｎＭＯＳトランジスタを挟むように配置された２つに電源配線間の長さをいう。
【００７９】
スタンダードセルは、高さを一定（或いは基準高さの整数倍）にすることにより、電源配線の共通化が可能となり、設計の自由化を容易にしている。従って、セルの高さを変えてしまうと、従来のスタンダードセルと置き換えたり、混在させたりすることが困難となる。さらに、回路面積の増加が無視できず、配線の遅延が増加して、高速化の効果を相殺してしまう。
【００８０】
そこで、後述する第８の実施の形態では、スタンダードセルの高さを変えずに、特定の遷移方向を高速化したレイアウトを提案する。提案するレイアウトは、セル中のトランジスタのうち、ｐＭＯＳトランジスタ、ｎＭＯＳトランジスタのいずれか一方のしきい値電圧を下げることにより、スタンダードセルの形を変えずに特定の遷移方向を高速化する。
【００８１】
また、第９の実施の形態では、スタンダードセルの高さを維持したまま、セル中のトランジスタの部分のみ、ウェル境界を変え、セルの両端でウェル境界の整合をとることによって、一方の遷移方向に高速化するレイアウトを提案する。先のしきい値電圧Ｖｔｈを一方だけ変える手法で適用できない場合、例えばｎＭＯＳトランジスタ及びｐＭＯＳトランジスタ共にしきい値電圧を限界まで下げていた場合にも、セルの幅が数〜数十％大きくなるが、セル高さを変えずに、特定の遷移方向を高速化できる。
【００８２】
さらに、第１０の実施の形態では、ウェル境界を変更して高速化した場合に、回路全体を効率良く高速化できる、高速化設計手法を提案する。ウェル境界を変更した場合、高速化した遷移と逆方向の遷移は遅くなるので、論理多項式上で信号が相補的に使われている回路（多項式の中のＡとnot-Ａが共にある場合）では、単純にスタンダードセルを通常のものから遷移方向に高速化することはできない。しかし、提案する手法では、回路の一部を複製することより、信号が相補的に用いられる回路でも、効率よく高速化できる。
【００８３】
［第８の実施の形態］
まず、この発明の第８の実施の形態の半導体集積回路について説明する。図２０（ａ）は通常のインバータを構成するスタンダードセルのレイアウト図であり、図２０（ｂ）は第８の実施の形態のfall遷移を高速化した、インバータを構成するスタンダードセルのレイアウト図である。
【００８４】
これらのスタンダードセルは、ｎＭＯＳトランジスタＮＴ１とｐＭＯＳトランジスタＰＴ１からなり、インバータを構成している。入力電極１１にはｎＭＯＳトランジスタＮＴ１のゲート電極１２とｐＭＯＳトランジスタＰＴ１のゲート電極１３が接続されている。さらに、ｎＭＯＳトランジスタＮＴ１のゲート電極１２を挟持するように、ソース電極１４とドレイン電極１５とが配置されている。ソース電極１４は“Ｌ”レベルの電圧配線１６に接続され、ドレイン電極１５は出力電極１７に接続されている。
【００８５】
また、ｐＭＯＳトランジスタＰＴ１のゲート電極１３を挟持するように、ソース電極１８とドレイン電極１９とが配置されている。ソース電極１８は“Ｈ”レベルの電圧配線２０に接続され、ドレイン電極１９は出力電極１７に接続されている。
【００８６】
このようにレイアウトされたスタンダードセルにおいて、図２０（ｂ）に示すスタンダードセルでは、ｎＭＯＳトランジスタＮＴ１のチャネル領域２１への不純物のイオン注入量を変えることにより、ｎＭＯＳトランジスタＮＴ１のしきい値電圧を下げる。これにより、スタンダードセルのfall遷移の速度が高速化する。一方、rise遷移の速度は、ｐＭＯＳトランジスタＰＴ１のしきい値電圧を変えなければ、図２０（ａ）に示すイオン注入量を変える前の通常のスタンダードセルと変わらない。
【００８７】
しきい値電圧を変える場合、イオン注入工程にて用いるマスクパターンをしきい値電圧ごとに用意すれば、プロセス上の処理で対処できる。このため、図２０（ｂ）に示したスタンダードセルの形状は、図２０（ａ）に示したスタンダードセルと全く同じにすることができる。
【００８８】
以上説明したようにこの第８の実施の形態では、ｎＭＯＳトランジスタのチャネル領域への不純物導入量を調節して、ｎＭＯＳトランジスタのしきい値電圧を下げることにより、fall遷移の速度を高速化することができる。
【００８９】
［第９の実施の形態］
前述した図２０（ｂ）に示した例では、しきい値電圧を下げることができる場合に、スタンダードセルの形状を変えずに、特定の遷移方向を高速化できる。しかし、クリティカルパスになるような回路では、ｎＭＯＳトランジスタ及びｐＭＯＳトランジスタが共にしきい値電圧を限界まで下げて高速化されている場合がある。このような場合には、しきい値電圧を変えることにより、遷移方向別に高速化を行うことができない。
【００９０】
そこで、この実施の形態では、ウェル領域の境界をずらしてトランジスタのゲート幅を変えることにより、遷移方向別に高速化を行う。
【００９１】
図２１（ａ）は通常のインバータを構成するスタンダードセルのレイアウト図であり、図２１（ｂ）は第９の実施の形態のトランジスタのゲート幅を変えたスタンダードセルのレイアウト図である。
【００９２】
図２１（ａ）に示すスタンダードセルには、ｎＭＯＳトランジスタＮＴ１が形成されたウェル領域２２と、ｐＭＯＳトランジスタＰＴ１が形成されたウェル領域２３が配置されている。このようなスタンダードセルに対して、図２１（ｂ）に示すスタンダードセルでは、ウェル領域２２とウェル領域２３との境界２４を変更して、ｎＭＯＳトランジスタＮＴ１のウェル領域２２の幅を広げる。これにより、ｎＭＯＳトランジスタＮＴ１のゲート幅を大きくすることによって、スタンダードセルのfall遷移を高速化する。
【００９３】
例えば、ＳＯＩ構造を有する半導体基板のように、ウェル領域の配置を自由に行える場合は、ウェル領域の境界をずらすだけでよい。ＳＯＩ構造でない半導体基板では、ウェル領域の位置関係について整合を取る必要がある場合、隣接するスタンダードセルとの間でウェル領域の境界の整合を保つために、スタンダードセルの両端側にウェル領域の境界を合わせる領域２５を設ける。
【００９４】
このように、スタンダードセルの高さ（電圧配線１６と２０との間の距離）を維持したままで、ウェル領域の境界をずらし、必要に応じてスタンダードセルの端部でウェル領域境界の整合を取ることにより、しきい値電圧を低く（高速に）したスタンダードセルに対しても、遷移方向別に高速化を行うことができる。
【００９５】
以上説明したようにこの第９の実施の形態では、ｎＭＯＳトランジスタあるいはｐＭＯＳトランジスタのウェル領域の幅を広げ、いずれかのトランジスタのゲート幅を大きくすることにより、スタンダードセルのfall遷移あるいはrise遷移を高速化することができる。
【００９６】
［第１０の実施の形態］
前述した図２１（ｂ）に示した例では、スタンダードセルのウェル境界を移動することで高速化したため、高速化したい遷移方向とは逆の遷移方向については遅くなる。したがって、相補的な信号を用いる場合、例えば論理多項式で回路を表現したとき“Ａ”と“not-Ａ”がともに共存するような場合、スタンダードセル毎に高速化することができない場合がある。すなわち、スタンダードセルにおけるrise遷移とfall遷移のうち、一方の遷移の速度を変えずに、他方の遷移の速度だけを速くすることができない場合がある。
【００９７】
図２２に、スタンダードセル毎に高速化できない場合の論理回路図を示す。この図２２に示す例おいて、信号Ｚ１の出力と信号Ｚ２の出力ではそれぞれrise遷移、fall遷移方向に高速化できる。しかし、信号Ｚ３の出力では、必ず信号Ｅの出力と信号Ｚ２の出力とが逆方向に速くなるため、これらの信号が入力されるＯＲ回路３１の遷移を、一方の遷移方向に高速化できない。
【００９８】
図２２に示した回路図にある信号Ｚ３のような、信号の生成上、“Ｄ”と“〜Ｄ”が必要となる論理回路は、２つの中から一方を選択するセレクト回路等、設計上頻繁に存在する。そこで、この実施の形態では、回路の一部を複製することにより、図２２に示したような例でも高速化できる手法を提案する。
【００９９】
図２３は、第１０の実施の形態の高速化手法の構成を示す論理回路図である。
【０１００】
図２２に示した論理回路を高速化するに当たり、この論理回路で相補的に用いられている信号Ｄを生成する回路を複製し、論理回路２６を形成する。新たに形成された論理回路２６の信号をＤ′とすると、信号Ｄの生成回路と信号Ｄ′の生成回路は、高速化する遷移方向をそれぞれ独立に決めることができる。信号Ｄの生成回路ではrise遷移を高速にし、一方、信号Ｄ′の生成回路では、逆にfall遷移を高速にする。これにより、信号Ｚ３の生成回路におけるrise遷移を高速にすることができる。この結果、図２３に示した全てのスタンダードセルを、rise遷移またはfall遷移のいずれかの方向に高速化できる。以上により、スタンダードセルで構成された回路全体を高速化することができる。
【０１０１】
図２４は、前記第１０の実施の形態の高速化手法において、信号Ｄの生成回路を複製する手順を示すフローチャートである。
【０１０２】
まず、高速化したい論理回路を論理多項式で表す（ステップＳ１）。次に、論理多項式から、相補的な信号を探索し（ステップＳ２）、相補的な信号があるか否かを判定する（ステップＳ３）。相補的な信号がある場合は、検出した信号を生成する個所を複製して、２つの式にする（ステップＳ４）。相補的な信号が検出できなくなるまで、前記ステップＳ２からステップＳ４の処理を繰り返す。
【０１０３】
相補的な信号が検出できなくなったら、複製した論理多項式を論理回路に置き換える（ステップＳ５）。続いて、各スタンダードセルを、rise遷移またはfall遷移のいずれか一方に高速化する（ステップＳ６）。
【０１０４】
上述した第１０の実施の形態の半導体集積回路の設計方法の手順をまとめると以下の通りである。半導体集積回路の設計方法は、ステップＳ１〜ステップＳ６を有する。ステップＳ１では、スタンダードセルを有する論理回路を論理多項式で表す。ステップＳ２、Ｓ３では、前記論理多項式から相補的な信号を探索し、相補的な信号があるか否かを判定する。ステップＳ４では、相補的な信号を検出したとき、この相補的な信号を生成する多項式を複製する。ステップＳ５では、複製した前記多項式に従って論理回路を生成する。ステップＳ６では、前記スタンダードセルの各々における、立ち上がり遷移及び立ち下がり遷移のいずれかの遷移方向を高速化する。
【０１０５】
以上説明したようにこの第１０の実施の形態では、相補的に用いられる信号Ｄを生成する回路を複製し、高速化する遷移方向をそれぞれ回路で独立に決めることにより、スタンダードセルで構成された回路全体を高速化することができる。
【０１０６】
この発明の実施の形態の半導体集積回路では、ｃＭＯＳ回路の片側遷移のみを速くしたスタンダードセルを用いて高速化を行うことが可能である。また、基本的な構造は、ｃＭＯＳ回路であるために正論理、負論理の両方を扱うことができるため、ドミノ回路で問題となった論理段数の増大という問題もなく、ノイズにも強い回路設計が実現できる。すなわち、この発明の実施の形態によれば、半導体集積回路中での信号伝達を高速に行うことができる、高速なＬＳＩを設計することができる。また、ドミノ回路に比べて、ノイズに強く、さらに正論理だけでなく負論理も扱えるため、論理段数が増大するという問題もない。
【０１０７】
また、前述した各実施の形態はそれぞれ、単独で実施できるばかりでなく、適宜組み合わせて実施することも可能である。さらに、前述した各実施の形態には種々の段階の発明が含まれており、各実施の形態において開示した複数の構成要件の適宜な組み合わせにより、種々の段階の発明を抽出することも可能である。
【０１０８】
【発明の効果】
以上述べたようにこの発明によれば、論理段数の増大を招くことなく、ノイズにも強い回路設計が行えると共に、信号伝達を高速化できる半導体集積回路を提供することが可能である。
【図面の簡単な説明】
【図１】この発明の第１の実施の形態の半導体集積回路の構成を示す論理回路図である。
【図２】前記第１の実施の形態の半導体集積回路におけるpre-charge信号とevaluate信号のタイミングチャートである。
【図３】前記第１の実施の形態の半導体集積回路においてevaluate信号の半サイクル後にpre-charge信号を送るタイミングを示すタイミングチャートである。
【図４】図３に示したタイミングを生成する第１例のフリップフロップを含む回路の回路図である。
【図５】図３に示したタイミングを生成する第２例のフリップフロップを含む回路の回路図である。
【図６】前記第１の実施の形態の半導体集積回路においてevaluate信号により反転することが連続して起こった場合の動作を示すタイミングチャートである。
【図７】この発明の第２の実施の形態の半導体集積回路において用いられる、“Ｈ”の期間と“Ｌ”の期間が異なるクロック信号のタイミングチャートである。
【図８】この発明の第３の実施の形態の半導体集積回路の構成を示すブロック図である。
【図９】前記第３の実施の形態の半導体集積回路の構成を示すブロック図である。
【図１０】（ａ）は前記第３の実施の形態の半導体集積回路の構成を模式的に示す図であり、（ｂ）は前記回路におけるevaluate（Ｅｖ）信号及びpre-charge（Ｐｃ）信号のタイミング制約を模式的に示す図である。
【図１１】前記第３の実施の形態の半導体集積回路の具体的な例を示す回路図である。
【図１２】この発明の第４の実施の形態においてクロック信号を直接、pre-charge信号として使用した例を示す回路図である。
【図１３】（ａ）は前記第４の実施の形態の半導体集積回路の構成を模式的に示す図であり、（ｂ）は前記回路におけるevaluate（Ｅｖ）信号及びpre-charge（Ｐｃ）信号のタイミング制約を模式的に示す図である。
【図１４】前記第４の実施の形態の半導体集積回路の具体的な例を示す回路図である。
【図１５】（ａ）はこの発明の第５の実施の形態の半導体集積回路の構成を模式的に示す図であり、（ｂ）は前記回路におけるevaluate（Ｅｖ）信号及びpre-charge（Ｐｃ）信号のタイミング制約を模式的に示す図である。
【図１６】（ａ）はこの発明の第６の実施の形態の半導体集積回路の構成を模式的に示す図であり、（ｂ）は前記回路におけるevaluate（Ｅｖ）信号及びpre-charge（Ｐｃ）信号のタイミング制約を模式的に示す図である。
【図１７】この発明の第７の実施の形態の半導体集積回路の構成を示す回路図である。
【図１８】スタンダードセルの一例の論理回路図である。
【図１９】図１８に示した回路において、一方向の遷移を高速にした論理回路図である。
【図２０】（ａ）は通常のインバータを構成するスタンダードセルのレイアウト図であり、（ｂ）はこの発明の第８の実施の形態のfall遷移を高速化した、インバータを構成するスタンダードセルのレイアウト図である。
【図２１】（ａ）は通常のインバータを構成するスタンダードセルのレイアウト図であり、（ｂ）はこの発明の第９の実施の形態のトランジスタのゲート幅を変えたスタンダードセルのレイアウト図である。
【図２２】スタンダードセル毎に高速化できない場合の１例を示す論理回路図である。
【図２３】この発明の第１０の実施の形態の半導体集積回路のおける高速化手法の構成を示す論理回路図である。
【図２４】前記第１０の実施の形態の高速化手法における、信号Ｄの生成回路を複製する手順を示すフローチャートである。
【図２５】半導体集積回路における、ｎＭＯＳトランジスタ及びｐＭＯＳトランジスタのサイズの比（Ｗｎ／Ｗｐ）と、立ち上がり時間及び立ち下がり時間（Delay time）との関係を示す図である。
【符号の説明】
Ｆ１、Ｆ２、Ｆ３、Ｆ４、Ｆ５…フリップフロップ
Ｒ…抵抗
Ｄ１、Ｄ２、Ｄ３…ＮＡＮＤ回路
Ｎ１…ＮＯＲ回路
Ｉ１、Ｉ２、Ｉ３、Ｉ４、Ｉ５、Ｉ６…インバータ
Ｃ１、Ｃ２、Ｃ３、Ｃ４、Ｃ５、Ｃ６、Ｃ７…クロックドインバータ
ＮＴ１、ＮＴ２…ｎＭＯＳトランジスタ
ＰＴ１、ＰＴ２…ｐＭＯＳトランジスタ
ＣＬＫ…クロック信号
Ｆ１１、Ｆ１２、Ｆ１３、Ｆ１４、Ｆ１５…フリップフロップ
Ｓ１１、Ｓ１２…スタンダードセル
ＨＬ１１…ハイスルーラッチ（ＨＴＬ）
Ｉ１１、Ｉ１２、Ｉ１３、Ｉ１４、Ｉ１５、Ｉ１６、Ｉ１７、Ｉ１８…インバータ
Ｆ２１、Ｆ２２、Ｆ２３…フリップフロップ
Ｓ２１、Ｓ２２、Ｓ２３、Ｓ２４、Ｓ２５、Ｓ２６、Ｓ２７、Ｓ２８、Ｓ２９…スタンダードセル
ＨＬ２１、ＨＬ２２…ハイスルーラッチ
Ｓ３０、Ｓ３１、Ｓ３２、Ｓ３３、Ｓ３４、Ｓ３５…スタンダードセル
Ｄ２１、Ｄ２２、Ｄ３１…ＮＡＮＤ回路
Ｉ２１、Ｉ２２、Ｉ２３、Ｉ２４、Ｉ２５〜Ｉ２７、Ｉ２８、Ｉ２９…インバータ
Ｉ３１、Ｉ３２、Ｉ３３、Ｉ３４、Ｉ３５、Ｉ３６、Ｉ３７…インバータ
Ｄ３１、Ｄ３２…ＮＡＮＤ回路
ＬＯ１…ロジック回路
ＬＬ３１、ＬＬ３２、ＬＬ４１…ロースルーラッチ（ＬＴＬ）
ＨＬ３１、ＨＬ３２、ＨＬ４１、ＨＬ４２…ハイスルーラッチ
Ｆ４１、Ｆ４２…フリップフロップ
Ｓ４１、Ｓ４２、Ｓ４３、Ｓ４４、Ｓ４５、Ｓ４６、Ｓ４７、Ｓ４８、Ｓ４９…スタンダードセル
Ｓ５０、Ｓ５１、Ｓ５２…スタンダードセル
Ｄ４１、Ｄ４２…ＮＡＮＤ回路
Ｎ４１…ＮＯＲ回路
Ｆ５１、Ｆ５２、Ｆ５３…フリップフロップ
１１…入力電極
１２、１３…ゲート電極
１４…ソース電極
１５…ドレイン電極
１６…“Ｌ”レベルの電圧配線
１７…出力電極
１８…ソース電極
１９…ドレイン電極
２０…“Ｈ”レベルの電圧配線
２１…チャネル領域
２２、２３…ウェル領域
２４…ウェル領域２２とウェル領域２３の境界
２５…領域
２６…論理回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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