(57)【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の上方に形成され、下部電極と、前記下部電極上に形成された容量絶縁膜と、前記容量絶縁膜上に形成された上部電極とを有する容量素子と、
少なくとも前記容量素子の上方又は下方に形成されたシールド層と、
前記容量素子と前記シールド層との間に形成され、前記下部電極又は前記上部電極に電気的に接続された引き出し配線層とを有し、
前記シールド層及び前記引き出し配線層に、それぞれ複数の孔が形成されており、
前記シールド層及び前記引き出し配線層が、メッシュ状のパターンになっており、
前記シールド層のパターンと前記引き出し配線層のパターンとが、互いにずれている
ことを特徴とする半導体装置。
【請求項２】
半導体基板と、
前記半導体基板の上方に形成され、下部電極と、前記下部電極上に形成された容量絶縁膜と、前記容量絶縁膜上に形成された上部電極とを有する容量素子と、
少なくとも前記容量素子の上方又は下方に形成されたシールド層と、
前記容量素子と前記シールド層との間に形成され、前記下部電極又は前記上部電極に電気的に接続された引き出し配線層とを有し、
前記シールド層及び前記引き出し配線層に、それぞれ複数の孔が形成されており、
前記シールド層が、前記半導体基板に埋め込まれている
ことを特徴とする半導体装置。
【請求項３】
請求項２記載の半導体装置において、
前記シールド層及び前記引き出し配線層が、メッシュ状のパターンになっている
ことを特徴とする半導体装置。
【請求項４】
請求項３記載の半導体装置において、
前記シールド層のパターンと前記引き出し配線層のパターンとが、互いにずれている
ことを特徴とする半導体装置。
【請求項５】
請求項１乃至４のいずれか１項に記載の半導体装置において、
前記容量素子の下方の前記半導体基板に、前記シールド層を隔てて形成された半導体素
子を更に有する
ことを特徴とする半導体装置。
【請求項６】
請求項１乃至５のいずれか１項に記載の半導体装置において、
前記容量素子の少なくとも上方又は下方に、前記シールド層を隔てて形成された配線層を更に有する
ことを特徴とする半導体装置。
【請求項７】
請求項１乃至６のいずれか１項に記載の半導体装置において、
前記容量素子の周囲に、前記容量素子の上面の高さとほぼ等しい高さを有する絶縁膜が形成されている
ことを特徴とする半導体装置。
【請求項８】
請求項１乃至７のいずれか１項に記載の半導体装置において、
前記容量素子のパターンは、前記容量素子の内側の部分を構成する第１の基本パターンと、前記容量素子の周縁を含む部分を構成する第２の基本パターンと、前記容量素子の角を含む部分を構成する第３の基本パターンとが、それぞれ複数組み合わさって構成されている
ことを特徴とする半導体装置。
【請求項９】
半導体基板と、
前記半導体基板の上方に形成され、下部電極と、前記下部電極上に形成された容量絶縁膜と、前記容量絶縁膜上に形成された上部電極とを有する容量素子と、
前記容量素子の下方に形成された下部シールド層と、
前記容量素子の上方に形成された上部シールド層と、
前記容量素子と前記下部シールド層との間に形成され、前記下部電極に電気的に接続された下部電極引き出し配線層と、
前記容量素子と前記上部シールド層との間に形成され、前記上部電極に電気的に接続された上部電極引き出し配線層とを有し、
前記下部シールド層、前記上部シールド層、前記下部電極引き出し配線層及び前記上部電極引き出し配線層に、それぞれ複数の孔が形成されており、
前記下部シールド層、前記上部シールド層、前記下部電極引き出し配線層及び前記上部電極引き出し配線層が、メッシュ状のパターンになっており、
前記下部シールド層のパターンと前記下部電極引き出し配線層のパターンとが、互いにずれており、
前記上部シールド層のパターンと前記上部電極引き出し配線層のパターンとが、互いにずれており、
前記下部シールド層と前記下部電極引き出し配線層との間の寄生容量と、前記上部シールド層と前記上部電極引き出し配線層との間の寄生容量とが、ほぼ等しくなるように、前記下部シールド層と前記下部電極引き出し配線層とが対向する部分の面積と、前記上部シールド層と前記上部電極引き出し配線層とが対向する部分の面積とが、それぞれ設定されている
ことを特徴とする半導体装置。
【請求項１０】
半導体基板の上方に、下部電極と、前記下部電極上に形成された容量絶縁膜と、前記容量絶縁膜上に形成された上部電極とを有する容量素子を形成する工程を有する半導体装置の製造方法において、
前記容量素子を形成する工程の前に、複数の孔が形成された下部シールド層を形成する工程と、複数の孔が形成された下部電極引き出し配線層を形成する工程とを有し、
前記容量素子を形成する工程の後に、複数の孔が形成された上部電極引き出し配線層を形成する工程と、複数の孔が形成された上部シールド層を形成する工程とを有し、
前記下部シールド層、前記下部電極引き出し配線層、前記上部電極引き出し配線層及び前記上部シールド層が、メッシュ状のパターンになっており、
前記下部シールド層のパターンと前記下部電極引き出し配線層のパターンとが、互いにずれており、
前記上部電極引き出し配線層のパターンと前記上部シールド層のパターンとが、互いにずれている
ことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に係り、特にＭＩＭ（Metal-Insulator-Metal）容量を有する半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
アナログ回路を有するＬＳＩ等においては、容量素子が重要な構成要素である。
【０００３】
従来は、ポリシリコン層や不純物拡散層等を電極として用いて容量素子が構成されていたが、近時では、ＭＩＭ容量という容量素子が注目されている。
【０００４】
ＭＩＭ容量は、金属より成る一対の電極の間に容量絶縁膜を挟んで構成された容量素子である。ＭＩＭ容量は、容量精度の向上や、周波数特性の向上を図ることが可能であるため、大きな注目を集めている。
【０００５】
【発明が解決しようとする課題】
しかしながら、上述した容量素子は、いずれも外来ノイズの影響を受けやすかった。このため、容量素子に対してノイズの影響を受けにくくする技術が待望されていた。
【０００６】
本発明の目的は、ＭＩＭ容量へのノイズの結合を防止し得る半導体装置及びその製造方法を提供することにある。
【０００７】
【課題を解決するための手段】
上記目的は、半導体基板と、前記半導体基板の上方に形成され、下部電極と、前記下部電極上に形成された容量絶縁膜と、前記容量絶縁膜上に形成された上部電極とを有する容量素子と、少なくとも前記容量素子の上方又は下方に形成されたシールド層と、前記容量素子と前記シールド層との間に形成され、前記下部電極又は前記上部電極に電気的に接続された引き出し配線層とを有し、前記シールド層及び前記引き出し配線層に、それぞれ複数の孔が形成されており、前記シールド層及び前記引き出し配線層が、メッシュ状のパターンになっており、前記シールド層のパターンと前記引き出し配線層のパターンとが、互いにずれていることを特徴とする半導体装置により達成される。
また、上記目的は、半導体基板と、前記半導体基板の上方に形成され、下部電極と、前記下部電極上に形成された容量絶縁膜と、前記容量絶縁膜上に形成された上部電極とを有する容量素子と少なくとも前記容量素子の上方又は下方に形成されたシールド層と、前記容量素子と前記シールド層との間に形成され、前記下部電極又は前記上部電極に電気的に接続された引き出し配線層とを有し、前記シールド層及び前記引き出し配線層に、それぞれ複数の孔が形成されており、前記シールド層が、前記半導体基板に埋め込まれていることを特徴とする半導体装置により達成される。
【０００８】
また、上記目的は、半導体基板と、前記半導体基板の上方に形成され、下部電極と、前記下部電極上に形成された容量絶縁膜と、前記容量絶縁膜上に形成された上部電極とを有する容量素子と、前記容量素子の下方に形成された下部シールド層と、前記容量素子の上方に形成された上部シールド層と、前記容量素子と前記下部シールド層との間に形成され、前記下部電極に電気的に接続された下部電極引き出し配線層と、前記容量素子と前記上部シールド層との間に形成され、前記上部電極に電気的に接続された上部電極引き出し配線層とを有し、前記下部シールド層、前記上部シールド層、前記下部電極引き出し配線層及び前記上部電極引き出し配線層に、それぞれ複数の孔が形成されており、前記下部シールド層、前記上部シールド層、前記下部電極引き出し配線層及び前記上部電極引き出し配線層が、メッシュ状のパターンになっており、前記下部シールド層のパターンと前記下部電極引き出し配線層のパターンとが、互いにずれており、前記上部シールド層のパターンと前記上部電極引き出し配線層のパターンとが、互いにずれており、前記下部シールド層と前記下部電極引き出し配線層との間の寄生容量と、前記上部シールド層と前記上部電極引き出し配線層との間の寄生容量とが、ほぼ等しくなるように、前記下部シールド層と前記下部電極引き出し配線層とが対向する部分の面積と、前記上部シールド層と前記上部電極引き出し配線層とが対向する部分の面積とが、それぞれ設定されていることを特徴とする半導体装置により達成される。
【０００９】
また、上記目的は、半導体基板の上方に、下部電極と、前記下部電極上に形成された容量絶縁膜と、前記容量絶縁膜上に形成された上部電極とを有する容量素子を形成する工程を有する半導体装置の製造方法において、前記容量素子を形成する工程の前に、複数の孔が形成された下部シールド層を形成する工程と、複数の孔が形成された下部電極引き出し配線層を形成する工程とを有し、前記容量素子を形成する工程の後に、複数の孔が形成された上部電極引き出し配線層を形成する工程と、複数の孔が形成された上部シールド層を形成する工程とを有し、前記下部シールド層、前記下部電極引き出し配線層、前記上部電極引き出し配線層及び前記上部シールド層が、メッシュ状のパターンになっており、前記下部シールド層のパターンと前記下部電極引き出し配線層のパターンとが、互いにずれており、前記上部電極引き出し配線層のパターンと前記上部シールド層のパターンとが、互いにずれていることを特徴とする半導体装置の製造方法により達成される。
【００１０】
【発明の実施の形態】
［第１実施形態］
本発明の第１実施形態による半導体装置及びその製造方法を図１乃至図１９を用いて説明する。
【００１１】
（半導体装置）
まず、本実施形態による半導体装置について図１乃至図３を用いて説明する。図１は、本実施形態による半導体装置を示す断面図である。図２及び図３は、本実施形態による半導体装置を示す平面図である。図１は、図２及び図３のＡ−Ａ′線断面図である。
【００１２】
図１に示すように、例えばシリコンより成る半導体基板１０上には、例えばＳｉＯ2より成る層間絶縁膜１２が形成されている。
【００１３】
層間絶縁膜１２には、Ｃｕより成る下部シールド層１４が埋め込まれている。下部シールド層１４は、容量素子、即ちＭＩＭ容量４０にノイズが結合するのを防止するためのものである。
【００１４】
下部シールド層１４には、図２（ａ）に示すように、複数の孔１６が形成されている。下部シールド層１４は、メッシュ状のパターンになっている。下部シールド層１４のメッシュ状のパターンのピッチは、例えば１μｍに設定されている。
【００１５】
下部シールド層１４が埋め込まれた層間絶縁膜１２上には、ＳｉＮより成るキャップ層１８が形成されている。
【００１６】
キャップ層１８上には、例えばＳｉＯ2より成る層間絶縁膜２０が形成されている。
【００１７】
層間絶縁膜２０には、Ｃｕより成る下部電極引き出し配線層２２が埋め込まれている。
【００１８】
下部電極引き出し配線層２２には、図２（ａ）に示すように、複数の孔２４が形成されている。下部電極引き出し配線層２２は、メッシュ状のパターンになっている。下部電極引き出し配線層２２のパターンのピッチは、下部シールド層１４のパターンのピッチと等しく設定されている。
【００１９】
下部電極引き出し配線層２２のメッシュ状のパターンと、下部シールド層１４のメッシュ状のパターンとは、図２（ａ）に示すように、互いに半ピッチ（１／２ピッチ）ずれている。
【００２０】
下部電極引き出し配線層２２が埋め込まれた層間絶縁膜２０上には、ＳｉＮより成るキャップ層２４が形成されている。
【００２１】
キャップ層２４上には、例えばＳｉＯ2より成る層間絶縁膜２６が形成されている。
【００２２】
層間絶縁膜２６及びキャップ層２４には、下部電極引き出し配線層２２に達するビア２８が埋め込まれている。
【００２３】
また、層間絶縁膜２６には、下部電極裏打ち配線層３０が埋め込まれている。下部電極裏打ち配線層３０には、図２（ｂ）に示すように、複数の孔３２が形成されている。下部電極裏打ち配線層３０は、メッシュ状のパターンになっている。下部電極裏打ち配線層３０のパターンのピッチは、下部シールド層１４や下部電極引き出し配線層２２のパターンのピッチと等しく設定されている。
【００２４】
ビア２８及び下部電極裏打ち配線層３０は、同一のＣｕ層により一体に形成されている。
【００２５】
下部電極裏打ち配線層３０上には、ＴｉＮより成る下部電極３４と、ＳｉＯ2より成る容量絶縁膜３６と、ＴｉＮより成る上部電極３８とが形成されている。これら下部電極３４、容量絶縁膜３６及び上部電極３８により、ＭＩＭ容量４０が構成されている。
【００２６】
また、ＭＩＭ容量４０の周囲の領域の層間絶縁膜２６上には、ＳｉＮより成るキャップ層４２が形成されている。キャップ層４２上には、ＳｉＯ2より成る絶縁膜４４が形成されている。絶縁膜４４は、キャップ層４２をパターニングする際に、ハードマスクとして機能するものである。絶縁膜４４の上面の高さは、ＭＩＭ容量４０の上面の高さとほぼ等しくなっている。ＭＩＭ容量４０の周囲に、ＭＩＭ容量４０の上面とほぼ等しい高さを有する絶縁膜４４が形成されているのは、ＭＩＭ容量４０及び絶縁膜４４上に、表面の高さが全体として均一な層間絶縁膜４６を形成するためである。
【００２７】
ＭＩＭ容量４０、キャップ層４２、及び絶縁膜４４が形成された層間絶縁膜２６上には、層間絶縁膜４６が形成されている。
【００２８】
層間絶縁膜４６には、ＭＩＭ容量４０の上部電極３８に達するビア４８が埋め込まれている。
【００２９】
また、層間絶縁膜４６には、上部電極引き出し配線層５０が埋め込まれている。上部電極引き出し配線層５０には、図３に示すように複数の孔５２が形成されている。上部電極引き出し配線層５０は、メッシュ状のパターンになっている。上部電極引き出し配線層５０のパターンのピッチは、例えば１μｍに設定されている。
【００３０】
ビア４８及び上部電極引き出し配線層５０は、同一のＣｕ層により一体に形成されている。
【００３１】
上部電極引き出し配線層５０が埋め込まれた層間絶縁膜４６上には、ＳｉＮより成るキャップ層５４が形成されている。
【００３２】
キャップ層５４上には、例えばＳｉＯ2より成る層間絶縁膜５６が形成されている。
【００３３】
層間絶縁膜５６には、Ｃｕより成る上部シールド層５８が埋め込まれている。上部シールド層５８には、図３に示すように、複数の孔６０が形成されている。上部シールド層５８は、メッシュ状のパターンになっている。上部シールド層５８のパターンのピッチは、上部電極引き出し配線層５０のパターンのピッチと等しく設定されている。また、上部シールド層５８のパターンと、上部電極引き出し配線層５０のパターンとは、互いに半ピッチずれている。
【００３４】
上部シールド層５８が埋め込まれた層間絶縁膜５６上には、ＳｉＮより成るキャップ層６２が形成されている。
【００３５】
こうして、本実施形態による半導体装置が構成されている。
【００３６】
下部シールド層１４、下部電極引き出し配線層２２、下部電極裏打ち配線層３０、上部電極引き出し配線層５０、及び上部シールド層５８のメッシュ状のパターンの幅やピッチは、以下のような点を考慮して設定することが望ましい。
【００３７】
まず、所定の設計ルールを満たすことが望ましい。具体的には、パターンの最小幅、最大幅、最小面積、最大面積、面積占有率等の設計ルールを満たすことが望ましい。
【００３８】
また、下部シールド層１４や上部シールド層５８については、十分なシールド効果が得られるようにパターンの幅やパターンのピッチを設定することが望ましい。近年の半導体装置の動作周波数は１００ＭＨｚ程度が一般的であり、ハイエンドのプロセッサでは動作周波数が１ＧＨｚ程度のものも存在する。将来的には、動作周波数が１０ＧＨｚ程度まで向上することも考えられる。動作周波数を１０ＧＨｚとすると、動作周波数の１０倍の高調波成分は１００ＧＨｚとなり、動作周波数の１００倍の高調波成分は１ＴＨｚとなる。また、ＲＦアプリケーションの使用周波数は、数百ＭＨｚ〜数十ＧＨｚ程度である。そうすると、半導体装置の動作周波数やＲＦアプリケーションの使用周波数の高調波成分は、高くても１ＴＨｚ程度と考えられる。ここで、１ＴＨｚの高調波成分を波長に換算すると、１００μｍ以上である。メッシュ状のパターンのピッチを１μｍに設定した場合、メッシュ状のパターンのピッチは、上述した高調波成分の波長の１／１００程度である。よって、シールド層のメッシュ状のパターンのピッチを例えば１μｍ以下に設定すれば、シールド層をベタ状に形成した場合と同様のシールド効果が得られると考えられる。
【００３９】
本実施形態による半導体装置は、ＭＩＭ容量の上方や下方にシールド層が形成されていることに主な特徴の一つがある。
【００４０】
従来の半導体装置では、ＭＩＭ容量にノイズが結合してしまうことがあったが、本実施形態によれば、ＭＩＭ容量の上方や下方にシールド層が形成されているため、ＭＩＭ容量にノイズが結合するのを防止することができる。
【００４１】
また、本実施形態による半導体装置は、シールド層や引き出し配線層等のパターンがメッシュ状になっていることにも主な特徴の一つがある。
【００４２】
近年では、配線の面積占有率を所定の設計ルールの範囲内、例えば３０％〜８０％の範囲内に収めることが要求されている。殊に、Ｃｕ配線等の場合には、アルミ配線等の場合より配線の面積占有率に関する設計ルールが厳しく、例えば２０μｍ□の微小領域内でも配線の面積占有率を所定の範囲内に収めることが要求されている。シールド層や引き出し配線層のパターンをベタ状に形成した場合には、配線の面積占有率が局所的に１００％になってしまう。このため、単にシールド層や引き出し配線層をベタ状に形成した場合には、所定の設計ルールを満たすことができない。
【００４３】
これに対し、本実施形態では、下部シールド層１４、下部電極引き出し配線層２２、下部電極裏打ち配線層３０、上部電極引き出し配線層５０、及び上部シールド層５８のパターンがいずれもメッシュ状に形成されている。このため、本実施形態によれば、所定の設計ルールを満たしつつ、ＭＩＭ容量にノイズが結合するのを防止することができる。
【００４４】
また、本実施形態による半導体装置は、下部シールド層１４のメッシュ状のパターンと下部電極引き出し配線層２２のメッシュ状のパターンとの位置関係が、互いに半ピッチずれていること、また、上部電極引き出し配線層５０のメッシュ状のパターンと上部シールド層５８のメッシュ状のパターンとの位置関係も互いに半ピッチずれていることにも、主な特徴の一つがある。
【００４５】
シールド層のメッシュ状のパターンと引き出し配線層のメッシュ状のパターンとの相対的な位置関係が一致している場合には、シールド層と引き出し配線層との対向面積が大きくなり、シールド層と引き出し配線層との間に、ある程度の大きさの寄生容量が存在し、電気的特性に悪影響を及ぼす。
【００４６】
これに対し、本実施形態によれば、下部シールド層１４のメッシュ状のパターンと下部電極引き出し配線層２２のメッシュ状のパターンとの相対的な位置関係が、互いに半ピッチずれているため、下部シールド層１４と下部電極引き出し配線層２２との対向面積が小さくなり、下部シールド層１４と下部電極引き出し配線層２２との間の寄生容量を極めて小さくすることができる。また、本実施形態によれば、上部電極引き出し配線層５０のメッシュ状のパターンと上部シールド層５８のメッシュ状のパターンとの相対的な位置関係が、互いに半ピッチずれているため、上部電極引き出し配線層５０と上部シールド層５８との対向面積が小さくなり、上部電極引き出し配線層５０と上部シールド層５８との間の寄生容量を極めて小さくすることができる。このため、本実施形態によれば、寄生容量を小さく抑えつつ、ノイズがＭＩＭ容量４０に結合するのを防止することができる。
【００４７】
（半導体装置の製造方法）
次に、本実施形態による半導体装置の製造方法を図４乃至図１９を用いて説明する。図４乃至図１９は、本実施形態による半導体装置の製造方法を示す工程断面図である。図４（ａ）は平面図であり、図４（ｂ）及び図４（ｃ）は断面図である。図４（ｂ）は、図４（ａ）のＡ−Ａ′線断面図である。図５（ａ）は断面図であり、図５（ｂ）は平面図であり、図５（ｃ）は断面図である。図５（ａ）は、図５（ｂ）のＡ−Ａ′線断面図である。図６（ａ）は平面図であり、図６（ｂ）及び図６（ｃ）は断面図である。図７（ａ）は断面図であり、図７（ｂ）は平面図である。図７（ａ）は、図７（ｂ）のＡ−Ａ′線断面図である。図８（ａ）は平面図であり、図８（ｂ）及び図８（ｃ）は断面図である。図８（ａ）は、図８（ｂ）のＡ−Ａ′線断面図である。図９（ａ）は平面図であり、図９（ｂ）及び図９（ｃ）は断面図である。図９（ｂ）は、図９（ａ）のＡ−Ａ′線断面図である。図１０（ａ）及び図１０（ｂ）は断面図であり、図１０（ｃ）は平面図である。図１０（ｂ）は、図１０（ｃ）のＡ−Ａ′線断面図である。図１１（ａ）は平面図であり、図１１（ｂ）は断面図である。図１２（ａ）乃至図１３（ｂ）は断面図である。図１４（ａ）は断面図であり、図１４（ｂ）は平面図である。図１４（ａ）は平面図であり、図１４（ｂ）は断面図である。図１５（ａ）は平面図であり、図１５（ｂ）は断面図である。図１５（ｂ）は、図１５（ａ）のＡ−Ａ′線断面図である。図１６（ａ）及び図１６（ｂ）は、断面図である。図１７（ａ）及び図１７（ｂ）は平面図である。図１８（ａ）乃至図１９は断面図である。図１８（ａ）は、図１７（ｂ）のＡ−Ａ′線断面図である。
【００４８】
まず、例えばシリコンより成る半導体基板１０上に、プラズマＣＶＤ法により、例えば膜厚６００ｎｍのＳｉＯ2より成る層間絶縁膜１２を形成する（図４（ａ）及び図４（ｂ）参照）。
【００４９】
次に、全面に、スピンコート法により、レジスト膜６４を形成する。
【００５０】
次に、フォトリソグラフィ技術を用い、レジスト膜６４をパターニングする。これにより、レジスト膜６４にメッシュ状のパターンが形成される。
【００５１】
次に、レジスト膜６４をマスクとして、層間絶縁膜１２をエッチングする。これにより、層間絶縁膜１２に、下部シールド層１４を埋め込むためのメッシュ状の溝６６が形成される。
【００５２】
次に、図４（ｃ）に示すように、全面に、めっき法により、例えば厚さ６００ｎｍのＣｕ層６８を形成する。Ｃｕ層６８は、下部シールド層１４を形成するためのものである。
【００５３】
次に、図５（ａ）に示すように、ＣＭＰ法により、層間絶縁膜１２の表面が露出するまで、Ｃｕ層を研磨する。これにより、層間絶縁膜１２に形成されたメッシュ状の溝６６内に、Ｃｕより成る下部シールド層１４が埋め込まれる。
【００５４】
こうして、図５（ｂ）に示すように、メッシュ状のシールド層１４が形成される。
【００５５】
次に、図５（ｃ）に示すように、全面に、プラズマＣＶＤ法により、例えば厚さ５０ｎｍのＳｉＮより成るキャップ層１８を形成する。
【００５６】
次に、全面に、例えばＳｉＯ2より成る層間絶縁膜２０を形成する（図６（ａ）及び図６（ｂ）参照）。
【００５７】
次に、全面に、スピンコート法により、レジスト膜６８を形成する。
【００５８】
次に、フォトリソグラフィ技術を用い、レジスト膜６８をパターニングする。これにより、レジスト膜６８に、メッシュ状のパターンが形成される。
【００５９】
次に、レジスト膜６８をマスクとして、層間絶縁膜２０をエッチングする。これにより、層間絶縁膜２０に、下部電極引き出し配線層２２を埋め込むためのメッシュ状の溝７０が形成される。
【００６０】
次に、図６（ｃ）に示すように、全面に、めっき法により、厚さ６００ｎｍのＣｕ層７２を形成する。Ｃｕ層７２は、下部電極引き出し配線層２２を形成するためのものである。
【００６１】
次に、ＣＭＰ法により、層間絶縁膜２０の表面が露出するまで、Ｃｕ層７２を研磨する。これにより、層間絶縁膜２０に形成されたメッシュ状の溝７０内に、Ｃｕより成る下部電極引き出し配線層２２が埋め込まれる（図７（ａ）参照）。
【００６２】
こうして、図７（ｂ）に示すように、メッシュ状のシールド層２２が形成される。
【００６３】
次に、全面に、例えば厚さ５０ｎｍのＳｉＮより成るキャップ層２４を形成する。
【００６４】
次に、全面に、例えばＳｉＯ2より成る層間絶縁膜２６を形成する（図８（ａ）及び図８（ｂ）参照）。
【００６５】
次に、全面に、スピンコート法により、レジスト膜７４を形成する。
【００６６】
に、フォトリソグラフィ技術を用い、レジスト膜７４をパターニングする。これにより、レジスト膜７４に、層間絶縁膜２６に達する開口部７６が形成される。
【００６７】
次に、レジスト膜７４をマスクとして、層間絶縁膜２６をエッチングする。これにより、層間絶縁膜２６に、キャップ層２４に達するコンタクトホール７８が形成される（図８（ｃ）参照）。
【００６８】
次に、全面に、スピンコート法により、レジスト膜８０を形成する（図９（ａ）及び図９（ｂ）参照）。
【００６９】
次に、フォトリソグラフィ技術を用い、レジスト膜８０をパターニングする。これにより、レジスト膜８０に、メッシュ状のパターンが形成される。
【００７０】
次に、レジスト膜８０をマスクとして、層間絶縁膜２６をエッチングする。これにより、層間絶縁膜２６に、ビア２８及び下部電極裏打ち配線層３０を埋め込むためのメッシュ状の溝８２が形成される。
【００７１】
次に、図９（ｃ）に示すように、コンタクトホール７８内に露出しているキャップ層２４をエッチングする。こうして、下部電極引き出し配線層２２に達するコンタクトホール７８が形成される。
【００７２】
次に、図１０（ａ）に示すように、全面に、めっき法により、厚さ６００ｎｍのＣｕ層８４を形成する。Ｃｕ層８４は、下部電極裏打ち配線層３０及びビア２８を形成するためのものである。
【００７３】
次に、ＣＭＰ法により、層間絶縁膜２６の表面が露出するまで、Ｃｕ層８４を研磨する。こうして、層間絶縁膜２６に形成された溝８２内にＣｕより成るメッシュ状の下部電極裏打ち配線層３０が埋め込まれるとともに、コンタクトホール７８内にＣｕより成るビア２８が埋め込まれる（図１０（ｂ）、図１０（ｃ）参照）。
【００７４】
次に、全面に、プラズマＣＶＤ法により、厚さ５０ｎｍのＳｉＮより成るキャップ層４２を形成する（図１１（ａ）及び図１１（ｂ）参照）。
【００７５】
次に、全面に、プラズマＣＶＤ法により、膜厚１５０ｎｍのＳｉＯ2より成る絶縁膜４４を形成する。絶縁膜４４は、キャップ層４２をエッチングする際に、ハードマスクとして機能するものである。
【００７６】
次に、全面に、スピンコート法により、レジスト膜８６を形成する。この後、フォトリソグラフィ技術を用い、レジスト膜８６に開口部８８を形成する。
【００７７】
次に、レジスト膜８６をマスクとして、絶縁膜４４をエッチングする。
【００７８】
次に、絶縁膜４４をマスクとして、キャップ層４２をエッチングする。
【００７９】
次に、図１２（ａ）に示すように、全面に、スパッタ法により、膜厚７０ｎｍのＴｉＮ膜３３を形成する。ＴｉＮ膜３３は、下部電極３４を形成するためのものである。
【００８０】
次に、全面に、プラズマＣＶＤ法により、膜厚３０ｎｍのＳｉＯ2膜３５を形成する。ＳｉＯ2膜３５は、容量絶縁膜３６を形成するためのものである。
【００８１】
次に、全面に、スパッタ法により、膜厚１００ｎｍのＴｉＮ膜３７を形成する。ＴｉＮ膜３７は、上部電極３８を形成するためのものである。
【００８２】
こうして、ＴｉＮ膜３３、ＳｉＯ2膜３５及びＴｉＮ膜３７より成る積層膜３９が形成される。
【００８３】
次に、全面に、スピンコート法により、レジスト膜９０を形成する。この後、フォトリソグラフィ技術を用い、レジスト膜９０をパターニングする（図１２（ｂ）参照）。レジスト膜９０は、積層膜３９をＭＩＭ容量４０の形状にパターニングするためのものである。
【００８４】
次に、レジスト膜９０をマスクとして積層膜３９をエッチングする。絶縁膜４４は、表面の高さを均一化するスペーサとして機能する。こうして、積層膜３９より成るＭＩＭ容量４０が形成される（図１３（ａ）参照）。
【００８５】
次に、図１３（ｂ）に示すように、全面に、例えば高密度プラズマＣＶＤ法により、膜厚２０００ｎｍのＳｉＯ2より成る層間絶縁膜４６を形成する。ＭＩＭ容量４０の上面の高さと絶縁膜４４の上面の高さとがほぼ等しいため、層間絶縁膜４６の表面の高さは全体としてほぼ均一になる。
【００８６】
なお、ＭＩＭ容量４０が形成されている領域と絶縁膜４４が形成されている領域との間の部分では、図１３（ｂ）に示すように、層間絶縁膜４６の表面に凹み９２が生じるが、層間絶縁膜４６の表面の高さが全体としてほぼ均一になるため、後工程で層間絶縁膜４６の表面をＣＭＰ法により均一に研磨することが可能である。
【００８７】
次に、ＣＭＰ法により、層間絶縁膜４６の表面を研磨する。これにより、表面が平坦化された層間絶縁膜４６が得られる（図１４（ａ）及び図１４（ｂ）参照）。
【００８８】
次に、全面に、スピンコート法により、レジスト膜９４を形成する（図１５（ａ）及び図１５（ｂ）参照）。
【００８９】
次に、フォトリソグラフィ技術を用い、レジスト膜９４をパターニングする。これにより、レジスト膜９４に、コンタクトホール９８を形成するための開口部９６が形成される。
【００９０】
次に、レジスト膜９４をマスクとして、層間絶縁膜４６をエッチングする。これにより、層間絶縁膜４６に、ＭＩＭ容量４０の上部電極３８に達するコンタクトホール９８が形成される（図１６（ａ）参照）。
【００９１】
次に、フォトリソグラフィ技術を用い、層間絶縁膜４６に、メッシュ状の溝１００を形成する（図１６（ｂ）参照）。メッシュ状の溝１００は、層間絶縁膜４６に、上部電極引き出し配線層５０を埋め込むためのものである。
【００９２】
次に、全面に、めっき法により、例えば厚さ６００ｎｍのＣｕ層を形成する。Ｃｕ層は、コンタクトホール９８内にビア４８を埋め込むとともに、メッシュ状の溝１００内に上部電極引き出し配線層５０を埋め込むためのものである。
【００９３】
次に、ＣＭＰ法により、層間絶縁膜４６の表面が露出するまでＣｕ層の表面を研磨する。こうして、コンタクトホール９８内にＣｕより成るビア４８が埋め込まれるとともに、メッシュ状の溝１００内に上部電極引き出し配線層５０が埋め込まれる。こうして、メッシュ状の上部電極引き出し配線層５０が形成される（図１７（ａ）参照）。
【００９４】
次に、全面に、プラズマＣＶＤ法により、厚さ５０ｎｍのＳｉＮより成るキャップ層５４を形成する。
【００９５】
次に、全面に、プラズマＣＶＤ法により、膜厚６００ｎｍのＳｉＯ2より成る層間絶縁膜５６を形成する（図１７（ｂ）及び図１８（ａ）参照）。
【００９６】
次に、全面に、スピンコート法により、レジスト膜１０２を形成する。
【００９７】
次に、リソグラフィ技術を用い、レジスト膜１０２をパターニングする。これにより、レジスト膜１０２に、メッシュ状の溝１０４を形成するためのパターンが形成される。
【００９８】
次に、レジスト膜１０２をマスクとして、層間絶縁膜５６をエッチングする。これにより、層間絶縁膜５６に、上部シールド層５８を埋め込むためのメッシュ状の溝１０４が形成される。
【００９９】
次に、図１８（ｂ）に示すように、全面に、めっき法により、厚さ６００ｎｍのＣｕ層１０６を形成する。
【０１００】
次に、ＣＭＰ法により、層間絶縁膜５６の表面が露出するまでＣｕ層１０６を研磨する。これにより、メッシュ状の溝１０４内にＣｕより成る上部シールド層５８が埋め込まれる（図１９参照）。
【０１０１】
次に、全面に、厚さ１５０ｎｍのＳｉＮより成るキャップ層６２を形成する。
【０１０２】
こうして、本実施形態による半導体装置が製造される。
【０１０３】
本実施形態による半導体装置の製造方法は、ＭＩＭ容量４０が形成される領域の周囲に、ＭＩＭ容量４０の上面の高さとほぼ等しい高さを有する絶縁膜４４を形成し、ＭＩＭ容量４０を形成した後に、絶縁膜４４を除去することなく、層間絶縁膜４６を形成することに主な特徴がある。
【０１０４】
配線層等の材料としてＣｕ等を用いる場合には、ダマシン法を用いて層間絶縁膜に配線層等を埋め込むが、ダマシン法を用いて層間絶縁膜に配線層等を埋め込むためには、層間絶縁膜の表面が平坦であることが必要である。ＭＩＭ容量の上方に単に層間絶縁膜を形成した場合、ＭＩＭ容量の上方で層間絶縁膜の表面が盛り上がってしまい、層間絶縁膜の表面に段差が生じてしまう。この場合に層間絶縁膜の表面に生じる段差は、ＣＭＰ法により平坦化し得る限界を超えるものである。このため、ＭＩＭ容量の上方に単に層間絶縁膜を形成した場合には、ダマシン法を用いて層間絶縁膜に配線層等を埋め込むことは困難であった。
【０１０５】
なお、配線層等の材料としてエッチングが容易な材料を用いる場合には、ダマシン法を用いる必要がないため、表面に段差が生じた層間絶縁膜上に配線層等を形成することは可能である。しかし、表面に段差が生じた層間絶縁膜上に配線層等を形成した場合には、配線層等に断線が生じる虞があり、高い信頼性を得ることができない。また、表面に段差が生じていると、フォトリソグラフィにおける焦点深度を確保することが困難であるため、微細なパターンを形成することは困難である。このため、従来は、ＭＩＭ容量を形成しうる層は、最上層付近に限定されていた。
【０１０６】
これに対し、本実施形態によれば、ＭＩＭ容量４０の周囲に、ＭＩＭ容量４０の上面とほぼ等しい高さを有する絶縁膜４４を形成するため、層間絶縁膜４６の表面がＭＩＭ容量４０の上方で盛り上がってしまうのを防止することができ、層間絶縁膜４６の表面の高さを全体としてほぼ均一にすることができる。このため、本実施形態によれば、層間絶縁膜４６の表面をＣＭＰ法により平坦化することが可能となり、ダマシン法により上部電極引き出し配線層５０等を層間絶縁膜４６等に埋め込むことが可能となる。従って、本実施形態によれば、上部電極引き出し配線層５０等の材料としてＣｕ等を用いることが可能となる。
【０１０７】
また、本実施形態によれば、表面の平坦な層間絶縁膜４６に上部電極引き出し配線層５０を埋め込むことができるので、上部電極引き出し配線層５０に断線等が生じるのを防止することができ、高い信頼性を得ることが可能となる。
【０１０８】
また、本実施形態によれば、ＭＩＭ容量４０上に層間絶縁膜４６等を平坦に形成することが可能となるため、ＭＩＭ容量４０より上層に微細パターンを形成することが可能となり、最上層付近に限定されることなくＭＩＭ容量４０を形成することが可能となる。
【０１０９】
また、本実施形態によれば、最上層付近に限定されることなくＭＩＭ容量４０を形成することができるため、ＭＩＭ容量４０や上部電極引き出し配線層５０の上方に上部シールド層５８等を形成することも可能となる。
【０１１０】
また、本実施形態によれば、絶縁膜４４は、キャップ層４２をパターニングするためのハードマスクを兼ねるものである。従って、本実施形態によれば、工程の増加を招くことなく、表面の高さがほぼ均一な層間絶縁膜４６を形成することが可能となる。
【０１１１】
（変形例（その１））
次に、本実施形態の変形例（その１）による半導体装置を図２０を用いて説明する。図２０は、本変形例による半導体装置を示す断面図である。
【０１１２】
本変形例による半導体装置は、ＭＩＭ容量４０ａの上部電極３８ａの厚さが２００ｎｍと厚く設定されていることに主な特徴がある。
【０１１３】
図２０に示すように、層間絶縁膜２６に配線層１０８が埋め込まれている場合、上層の配線層（図示せず）と配線層１０８とを電気的に接続するため、配線層１０８に達するコンタクトホール１１０を形成することが必要となる。
【０１１４】
配線層１０８に達するコンタクトホール１１０は、キャップ層４２をエッチングストッパとして層間絶縁膜４６及び絶縁膜４４をエッチングし、更に、露出したキャップ層４２をエッチングすることにより形成される。
【０１１５】
しかし、ＭＩＭ容量４０ａの上部電極３８ａに達するコンタクトホール９８の深さに比べて、配線層１０８に達するコンタクトホール１１０の深さの方が深いため、コンタクトホール１１０を形成する過程で、コンタクトホール９８内に露出したＭＩＭ容量４０ａの上部電極３８ａの表面がエッチングされる場合があり得る。この場合、ＭＩＭ容量４０ａの上部電極３８ａの厚さが薄いと、コンタクトホール９８がＭＩＭ容量４０ａの上部電極３８ａを突き抜けて、容量絶縁膜３６にまで達してしまうこととなる。
【０１１６】
そこで、本変形例では、ＭＩＭ容量４０ａの上部電極３８ａの厚さを厚く設定することにより、コンタクトホール１１０を形成する過程でコンタクトホール９８がＭＩＭ容量４０ａの上部電極３８を突き抜けて容量絶縁膜３６に達してしまうのを防止している。
【０１１７】
なお、上部電極３８ａを厚く形成するのに伴い、絶縁膜４４についても厚く形成し、絶縁膜４４の高さとＭＩＭ容量４０ａの高さとを等しく設定することが望ましい。
【０１１８】
このように本変形例によれば、ＭＩＭ容量４０ａの上部電極３８ａが厚く形成されているため、配線層１０８に達する深いコンタクトホール１１０を形成する場合であっても、コンタクトホール９８がＭＩＭ容量４０ａの上部電極３８を突き抜けて容量絶縁膜３６に達してしまうのを防止することができる。
【０１１９】
（変形例（その２））
次に、本実施形態の変形例（その２）による半導体装置を図２１を用いて説明する。図２１は、本変形例による半導体装置を示す断面図である。
【０１２０】
本変形例による半導体装置は、ＭＩＭ容量４０ｂ上に、エッチングストッパ膜１１２が形成されていることに主な特徴がある。
【０１２１】
図２１に示すように、本変形例では、ＭＩＭ容量４０ｂ上にＳｉＮより成る膜厚５０ｎｍのエッチングストッパ膜１１２が形成されている。
【０１２２】
図２０に示す半導体装置では、ＭＩＭ容量４０ａの上部電極３８ａを厚く形成することにより、コンタクトホール９８がＭＩＭ容量４０ｂの上部電極３８ａを突き抜けて容量絶縁膜３６に達してしまうのを防止していたが、本変形例では、ＭＩＭ容量４０ｂの上部電極３８ｂ上にエッチングストッパ膜１１２を形成することにより、コンタクトホール９８がＭＩＭ容量４０ｂの上部電極３８ｂを突き抜けて容量絶縁膜３６に達してしまうのを防止している。
【０１２３】
このように、ＭＩＭ容量４０ｂ上にエッチングストッパ膜１１２を形成することによっても、コンタクトホール９８がＭＩＭ容量４０ｂの上部電極３８ｂを突き抜けて容量絶縁膜３６に達してしまうのを防止することができる。
【０１２４】
［第２実施形態］
本発明の第２実施形態による半導体装置を図２２を用いて説明する。図２２は、本実施形態による半導体装置のパターンのレイアウトを示す平面図である。図１乃至図２１に示す第１実施形態による半導体装置及びその製造方法と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。
【０１２５】
本実施形態による半導体装置は、ＭＩＭ容量、引き出し配線層、シールド層等が形成される領域が、内部の基本ブロック１１４と、周辺部の基本ブロック１１６と、コーナー部の基本ブロック１１８とに区分されており、これらの基本ブロック１１４、１１６、１１８を適宜組み合わせることによりＭＩＭ容量、引き出し配線層及びシールド層等が構成されていることに主な特徴がある。
【０１２６】
内部の基本ブロック１１４は、ＭＩＭ容量４０の内側の部分を構成する基本ブロックである。内部の基本ブロック１１４のパターンは、ＭＩＭ容量４０の内側の部分を構成する基本パターン４０P1と、上部電極引き出し配線層５０の内側の部分を構成する基本パターン５０P1と、上部シールド層５８の内側の部分を構成する基本パターン５８P1と、下部電極裏打ち配線層３０の内側の部分を構成する基本パターン（図示せず）と、下部電極引き出し配線層２２の内側の部分を構成する基本パターン（図示せず）と、下部シールド層１４の内側の部分を構成する基本パターン（図示せず）とにより構成されている。なお、下部電極裏打ち配線層３０の内側の部分を構成する基本パターンの形状及び下部電極引き出し配線層２２の内側の部分を構成する基本パターンの形状は、上部電極引き出し配線層５０の内側の部分を構成する基本パターン５０P1の形状と等しく設定されている。また、下部シールド層１４の内側の部分を構成する基本パターンの形状は、上部シールド層５８の内側の部分を構成する基本パターン５８P1の形状と等しく設定されている。
【０１２７】
周辺部の基本ブロック１１６は、ＭＩＭ容量４０の周縁を含む部分を構成する基本ブロックである。周辺部の基本ブロック１１６のパターンは、ＭＩＭ容量４０の周縁部を含む部分を構成する基本パターン４０P2と、上部電極引き出し配線層５０の周縁を含む部分を構成する基本パターン５０P2と、上部シールド層５８の周縁を含む部分を構成する基本パターン５８P2と、下部電極裏打ち配線層３０の周縁を含む部分を構成する基本パターン（図示せず）と、下部電極引き出し配線層２２の周縁を含む部分を構成する基本パターン（図示せず）と、下部シールド層１４の周縁を含む部分を構成する基本パターン（図示せず）とにより構成されている。下部電極裏打ち配線層３０の周縁を含む部分を構成する基本パターンの形状、及び下部電極引き出し配線層２２の周縁を含む部分を構成する基本パターンの形状は、上部電極引き出し配線層５０の周縁を含む部分を構成する基本パターン５０P2の形状と等しく設定されている。また、下部シールド層１４の周縁を含む部分を構成する基本パターンの形状は、上部シールド層５８の周縁を含む部分のパターンを構成する基本パターン５８P2の形状と等しく設定されている。
【０１２８】
コーナー部の基本ブロック１１８は、ＭＩＭ容量４０の角を含む部分を構成する基本ブロックである。コーナー部の基本ブロック１１８のパターンは、ＭＩＭ容量４０の角を含む部分を構成する基本パターン４０P3と、上部電極引き出し配線層５０の角を含む部分を構成する基本パターン５０P3と、上部シールド層５８の角を含む部分を構成する基本パターン５８P3と、下部電極裏打ち配線層３０の角を含む部分を構成する基本パターン（図示せず）と、下部電極引き出し配線層２２の角を含む部分を構成する基本パターン（図示せず）と、下部シールド層１４の角を含む部分を構成する基本パターン（図示せず）とにより構成されている。下部電極裏打ち配線層３０の角を含む部分を構成する基本パターンの形状、及び下部電極引き出し配線層２２の角を含む部分を構成する基本パターンの形状は、上部電極引き出し配線層５０の角を含む部分を構成する基本パターン５０P3の形状と等しく設定されている。また、下部電極引き出し配線層２２の角を含む部分を構成する基本パターンの形状は、上部シールド層５８の角を含む部分を構成する基本パターン５８P3の形状と等しく設定されている。
【０１２９】
内部の基本ブロック１１４、周辺部の基本ブロック１１６、及びコーナー部の基本ブロック１１８の繰り返しピッチは、例えば１μｍに設定されている。ここで、繰り返しピッチとは、これらの基本ブロック１１４、１１６、１１８のパターンを繰り返して配置する際のピッチのことである。
【０１３０】
内部の基本ブロック１１４の基本パターンは、ＭＩＭ容量４０の内側の領域に、例えば横４列、縦３列で配置されている。
【０１３１】
また、周辺部の基本ブロック１１６の基本パターンは、ＭＩＭ容量４０の周縁を含む領域に、例えば合計で１４個配置されている。
【０１３２】
また、コーナー部の基本ブロック１１８の基本パターンは、ＭＩＭ容量４０の角を含む領域に、合計で４個配置されている。
【０１３３】
このようにして基本ブロック１１４、１１６、１１８のパターンを組み合わせると、例えば横５μｍ、縦４μｍのＭＩＭ容量４０のパターンが構成される。なお、ここでは、基本ブロック１１４、１１６、１１８のパターンの重ねしろは０μｍに設定されている。
【０１３４】
内部の基本ブロック１１４を１つ配置した場合に得られるＭＩＭ容量４０の容量値をＣ1とし、周辺部の基本ブロック１１６を１つ配置した場合に得られるＭＩＭ容量４０の容量値をＣ2とし、コーナー部の基本ブロック１１８を１つ配置した場合に得られるＭＩＭ容量４０の容量値をＣ3とし、内部の基本ブロック１１４の配置数をｎ1、周辺部の基本ブロックの配置数をｎ2、コーナー部の基本ブロックの配置数をｎ3とすると、これらの基本ブロック１１４、１１６、１１８を配置して得られるＭＩＭ容量４０の容量値Ｃは、
Ｃ  ＝  Ｃ1×ｎ1  ＋  Ｃ2×ｎ2  ＋Ｃ3×ｎ3
で表される。
【０１３５】
図２２から分かるように、周辺部の基本ブロック１１６におけるＭＩＭ容量４０を構成する部分の基本パターン４０P2の面積は、内部の基本ブロック１１４におけるＭＩＭ容量４０を構成する部分の基本パターン４０P1の面積の１／２である。そうすると、周辺部の基本ブロック１１６を１つ配置した場合に得られるＭＩＭ容量４０の容量値Ｃ2は、
Ｃ2  ＝  Ｃ1／２
で表される。
【０１３６】
また、図２２から分かるように、コーナー部の基本ブロック１１８におけるＭＩＭ容量４０の部分を構成する基本パターン４０P3の面積は、内部の基本ブロック１１４におけるＭＩＭ容量４０を構成する基本パターン４０P1の面積の１／４である。そうすると、コーナー部の基本ブロック１１８を１つ配置した場合に得られるＭＩＭ容量４０の容量値Ｃ3は、
Ｃ3  ＝  Ｃ1／４
で表される。
【０１３７】
また、上述したように、本実施形態では、内部の基本ブロック１１４の配置数ｎ1は１２であり、周辺部の基本ブロック１１６の配置数ｎ2は１４であり、コーナー部の基本ブロック１１８の配置数ｎ3は４個としている。
【０１３８】
そうすると、ＭＩＭ容量４０の容量値Ｃは、
0003842111.tif 000002
となる。
【０１３９】
ここで、容量値Ｃ1が例えば１ｐＦである場合には、ＭＩＭ容量４０の容量値Ｃは、上記の式により例えば２０ｐＦと算出することができる。
【０１４０】
このように、本実施形態によれば、各基本ブロック１１４、１１６、１１８の配置により得られる容量値Ｃ1、Ｃ2、Ｃ3と、各基本ブロック１１４、１１６、１１８の配置数ｎ1、ｎ2、ｎ3とにより、ＭＩＭ容量４０の容量値Ｃを容易に算出することができる。
【０１４１】
なお、基本パターンの幅は、最大配線幅、最小配線幅、最小配線間隔、配線の面積占有率等の設計ルールを満足するように設定することが望ましい。例えば、最大配線幅の制限が２μｍ、最小配線幅の制限が０．３μｍ、最小配線間隔の制限が０．３μｍ、配線の面積占有率の制限が２０μｍ□領域内で３０〜８０％である場合には、基本ブロックを配置する周期を１μｍ、配線幅を０．４μｍ、繰り返しピッチを１μｍとすれば、最大配線幅の制限、最小配線幅の制限、最小配線間隔の制限等を十分満足し得る。この場合、内部の基本ブロック１１４において、引き出し配線層やシールド層のパターンの面積占有率を、１μｍ□の領域内で例えば６４％程度とすることができる。
【０１４２】
また、図２２から分かるように、周辺部の基本ブロック１１６やコーナー部の基本ブロック１１８では、内部の基本ブロック１１４と比較して、配線の面積占有率が小さくなるが、１μｍ□程度の微小領域内における面積占有率は、必ずしも厳密に満たす必要はないため、特段の問題はない。１μｍ□の微小領域内における面積占有率を厳密に満たすことが必要な場合には、周辺部の基本ブロック１１６やコーナー部の基本ブロック１１８にダミーパターンを配置するようにしてもよい。
【０１４３】
このように、本実施形態によれば、複数の基本ブロックを適宜配置することによりＭＩＭ容量、引き出し配線層、及びシールド層等のパターンを構成することができるため、ＣＡＤ等を用いてＭＩＭ容量、引き出し配線層、及びシールド層等のパターンを容易に構成することができる。
【０１４４】
また、本実施形態によれば、各基本ブロックの配置により得られる容量値Ｃ1、Ｃ2、Ｃ3と各基本ブロックの配置数ｎ1、ｎ2、ｎ3とから、容易にＭＩＭ容量の容量値Ｃを算出することができるため、設計の容易化を図ることができる。
【０１４５】
（変形例）
次に、本実施形態による半導体装置及びその製造方法の変形例を図２３を用いて説明する。図２３は、本変形例による半導体装置のパターンのレイアウトを示す平面図である。
【０１４６】
図２３に示すように、本変形例による半導体装置は、ＭＩＭ容量の大きさに対して、シールド層が一回り大きく形成されていることに主な特徴がある。
【０１４７】
本変形例による半導体装置は、ＭＩＭ容量４０等が形成される領域が、内部の基本ブロック１１４、内側周辺部の基本ブロック１２０、内側コーナー部の基本ブロック１２２、外側周辺部の基本ブロック１２４、外側コーナー部の基本ブロック１２６とに区分されており、これら基本ブロック１１４、１２０、１２２、１２４、１２６を適宜組み合わせることによりＭＩＭ容量４０等が構成されていることに主な特徴がある。
【０１４８】
内部の基本ブロック１１４については、図２２を用いて上述した内部の基本ブロック１１４と同様であるため、ここでは説明を省略する。
【０１４９】
内側周辺部の基本ブロック１２０は、ＭＩＭ容量４０の周縁を含む部分を構成する基本ブロックである。内側周辺部の基本ブロック１２０のパターンは、ＭＩＭ容量４０の周縁部を含む部分を構成する基本パターン４０P4と、上部電極引き出し配線層５０ａの内側の部分を構成する基本パターン５０P4と、上部シールド層５８ａの周縁を含む部分を構成する基本パターン５８P4と、下部電極裏打ち配線層（図示せず）の内側の部分を構成する基本パターン（図示せず）と、下部電極引き出し配線層（図示せず）の内側の部分を構成する基本パターン（図示せず）と、下部シールド層（図示せず）の内側の部分を構成する基本パターン（図示せず）とにより構成されている。なお、下部電極裏打ち配線層の内側の部分を構成する基本パターンの形状、及び下部電極引き出し配線層の内側の部分を構成する基本パターンの形状は、上部電極引き出し配線層５０ａの内側の部分を構成する基本パターン５０P4の形状と等しく設定されている。また、下部シールド層の内側の部分を構成する基本パターンの形状は、上部シールド層５８ａの周縁を含む部分を構成する基本パターン５８P4の形状と等しく設定されている。
【０１５０】
内部コーナー部の基本ブロック１２２は、ＭＩＭ容量４０の角を含む部分を構成する基本ブロックである。コーナー部の基本ブロック１２２のパターンは、ＭＩＭ容量４０の角を含む部分を構成する基本パターン４０P5と、上部電極引き出し配線層５０ａの内側の部分を構成する基本パターン５０P5と、上部シールド層５８ａの内側の部分を構成する基本パターン５８P5と、下部電極裏打ち配線層（図示せず）の内側の部分を構成する基本パターン（図示せず）と、下部電極引き出し配線層（図示せず）の内側の部分を構成する基本パターン（図示せず）と、下部シールド層（図示せず）の内側の部分を構成する基本パターン（図示せず）とにより構成されている。なお、下部電極裏打ち配線層の内側の部分を構成する基本パターンの形状、及び、下部電極引き出し配線層の内側の部分を構成する基本パターンの形状は、上部電極引き出し配線層５０ａの内側の部分を構成する基本パターン５０P5の形状と等しく設定されている。また、下部シールド層の内側の部分を構成する基本パターンの形状は、シールド層５８ａの内側の部分を構成する基本パターン５８P5の形状と等しく設定されている。
【０１５１】
外側周辺部の基本ブロック１２４は、上部電極引き出し配線層５０ａの周縁を含む部分を構成する基本ブロックである。外側周辺部の基本ブロック１２４のパターンは、上部電極引き出し配線層５０ａの周縁を含む部分のパターンを構成する基本パターン５０P6と、上部シールド層５８ａの周縁を含む部分のパターンを構成する基本パターン５８P6と、下部電極裏打ち配線層（図示せず）の周縁を含む部分のパターンを構成する基本パターン（図示せず）と、下部電極引き出し配線層（図示せず）の周縁を含む部分のパターンを構成する基本パターン（図示せず）と、下部シールド層（図示せず）の周縁を含む部分のパターンを構成する基本パターン（図示せず）とにより構成されている。なお、下部電極裏打ち配線層の周縁を含む部分のパターンを構成する基本パターンの形状、及び下部電極引き出し配線層の周縁を含む部分のパターンを構成する基本パターンの形状は、上部電極引き出し配線層５０ａの周縁を含む部分のパターンを構成する基本パターン５０P6の形状と等しく設定されている。また、下部シールド層の周縁を含む部分のパターンを構成する基本パターンの形状は、上部シールド層５８ａの周縁を含む部分のパターンを構成する基本パターン５８P6の形状と等しく設定されている。
【０１５２】
外側コーナー部の基本ブロック１２６は、上部電極引き出し配線層５０ａの角を含む部分を構成する基本ブロックである。外部コーナー部の基本ブロック１２４のパターンは、上部電極引き出し配線層５０ａの角を含む部分を構成する基本パターン５０P7と、上部シールド層５８ａの角を含む部分を構成する基本パターン５８P7と、下部電極裏打ち配線層（図示せず）の角を含む部分を構成する基本パターン（図示せず）と、下部電極引き出し配線層２２の角を含む部分を構成する基本パターン（図示せず）と、下部シールド層（図示せず）の角を含む部分を構成する基本パターン（図示せず）とにより構成されている。なお、下部電極裏打ち配線層の角を含む部分を構成する基本パターンの形状、及び下部電極引き出し配線層の角を含む部分を構成する基本パターンの形状は、上部電極引き出し配線層５０ａの角を含む部分を構成する基本パターン５０P7の形状と等しく設定されている。また、下部シールド層の角を含む部分を構成する基本パターンの形状は、上部シールド層５８ａの角を含む部分を構成する基本パターン５８P7の形状と等しく設定されている。
【０１５３】
このように、本変形例によれば、ＭＩＭ容量４０の大きさに対してシールド層が一回り大きく形成されているため、ＭＩＭ容量にノイズが結合するのを、より防止することができる。
【０１５４】
［第３実施形態］
本発明の第３実施形態による半導体装置を図２４及び図２５を用いて説明する。図２４は、本実施形態による半導体装置を示す断面図である。図２５は、本実施形態による半導体装置を示す平面図である。図２５（ａ）は、上部シールド層、上部電極引き出し配線層及びＭＩＭ容量を示す平面図である。図２５（ｂ）は、下部シールド層、下部電極引き出し配線層及びＭＩＭ容量を示す平面図である。図１乃至図２３に示す第１又は第２実施形態による半導体装置及びその製造方法と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。
【０１５５】
本実施形態による半導体装置は、下部電極引き出し配線層２２と下部シールド層１４ａとの間隔が、上部電極引き出し配線層５０と上部シールド層５８ｂとの間隔と異なる場合に、下部シールド層１４ａのパターンと上部シールド層５８ｂのパターンとを異なる幅に設定することにより、下部電極引き出し配線層２２と下部シールド層１４ａとの間の寄生容量と、上部電極引き出し配線層５０と上部シールド層５８ｂとの間の寄生容量とをほぼ等しく設定することに主な特徴がある。
【０１５６】
図２５に示すように、下部シールド層１４ａのメッシュ状のパターンの幅ｗSLは、例えば０．３μｍに設定されている。
【０１５７】
下部電極引き出し配線層２２のメッシュ状のパターンの幅ｗOLは、例えば０．４μｍに設定されている。
【０１５８】
下部電極裏打ち配線層３０のメッシュ状のパターンの幅は、下部電極引き出し配線層２２のメッシュ状のパターンの幅と等しく設定されている。
【０１５９】
層間絶縁膜２０ａの厚さｄLは、例えば４００ｎｍとなっている。
【０１６０】
層間絶縁膜５６ａの厚さｄUは、例えば８００ｎｍとなっている。
【０１６１】
層間絶縁膜２０ａの材料と層間絶縁膜５６ａの材料は、同一の材料が用いられており、層間絶縁膜２０ａの誘電率εと層間絶縁膜５６ａの誘電率εとは互いに等しくなっている。
【０１６２】
上部電極引き出し配線層５０のメッシュ状のパターンの幅ｗOUは、例えば０．４μｍに設定されている。
【０１６３】
上部シールド層５８のメッシュ状のパターンの幅ｗSUは、例えば０．６μｍに設定されている。
【０１６４】
ここで、下部シールド層１４、下部電極引き出し配線層２２、上部電極引き出し配線層５０及び上部シールド層５８のメッシュ状のパターンの幅の設計手法について説明する。
【０１６５】
下部電極引き出し配線層２２と下部シールド層１４ａとの間の対向面積をＳLとし、上部電極引き出し配線層５０と上部シールド層５８ｂとの間の対向面積をＳUとする。また、下部電極引き出し配線層２２と下部シールド層１４ａとの間の寄生容量をＣLとし、上部電極引き出し配線層５０と上部シールド層５８ｂとの間の寄生容量をＣUとする。
【０１６６】
下部電極引き出し配線層２２と下部シールド層１４ａとの間の寄生容量ＣLは、
ＣL＝ε×（ＳL／ｄL）
により表される。
【０１６７】
また、上部電極引き出し配線層５０と上部シールド層５８ｂとの間の寄生容量ＣUは、
ＣU＝ε×（ＳU／ｄU）
により表される。
【０１６８】
ここで、ｄL／ｄU＝ａとおくと、ＣL＝ＣUとなるためには、ＳL／ＳU＝ａとなることが必要である。
【０１６９】
下部電極引き出し配線層２２のメッシュ状のパターンと下部シールド層１４ａのメッシュ状のパターンとが対向する部分の数をｎとすると、対向面積ＳLは、ＳL＝ｎ×（ｗOL×ｗSL）
により表される。
【０１７０】
また、上部電極引き出し配線層５０のメッシュ状のパターンと上部シールド層５８ｂのメッシュ状のパターンとが対向する部分の数をｎとすると、対向面積ＳUは、
ＳU＝ｎ×（ｗOU×ｗSU）
により表される。
【０１７１】
よって、下部シールド層１４ａ、下部電極引き出し配線層２２、上部電極引き出し配線層５０、及び上部シールド層５８ｂのメッシュ状のパターンの幅は、
ＳL／ＳU＝（ｗOL×ｗSL）／（ｗOU×ｗSU）＝ａ
となるように、それぞれ設定すればよい。
【０１７２】
メッシュ状のパターンについては、上述したような設計ルールを満足するように設定することを要するが、上述したように、下部シールド層１４ａのメッシュ状のパターンの幅ｗSLを０．３μｍとし、下部電極引き出し配線層２２のメッシュ状のパターンの幅ｗOLを０．４μｍとし、上部電極引き出し配線層５０のメッシュ状のパターンの幅ｗOUを０．４μｍとし、上部シールド層５８ｂのメッシュ状のパターンの幅ｗSUを０．６μｍとすれば、上述した設計ルールを満足するため特段の問題はない。
【０１７３】
このように、本実施形態によれば、下部シールド層１４ａと下部電極引き出し配線層２２との間隔ｄLと、上部電極引き出し配線層５０と上部シールド層５８ｂとの間隔ｄUが異なる場合であっても、下部シールド層１４ａの幅ｗSLと上部シールド層５８ａの幅ｗSUとを異ならせることにより、下部シールド層１４ａと下部電極引き出し配線層２２との間の寄生容量ＣLと、上部電極引き出し配線層５０と上部シールド層５８ａとの間の寄生容量ＣUとをほぼ等しく設定することができる。本実施形態によれば、下部シールド層１４ａと下部電極引き出し配線層２２との間の寄生容量ＣLと、上部電極引き出し配線層５０と上部シールド層５８ｂとの間の寄生容量ＣUとをほぼ等しくすることができるため、電気的特性の対称性を向上することができる。
【０１７４】
（変形例）
次に、本実施形態の変形例による半導体装置を図２６及び図２７を用いて説明する。図２６は、本変形例による半導体装置を示す断面図である。図２７は、本変形例による半導体装置を示す平面図である。図２７（ａ）は、上部シールド層、上部電極引き出し配線層及びＭＩＭ容量を示す平面図である。図２７（ｂ）は、下部シールド層、下部電極引き出し配線層及びＭＩＭ容量を示す平面図である。
【０１７５】
本変形例による半導体装置は、下部シールド層１４ｂのメッシュ状のパターンの幅ｗSLを狭く設定しているのみならず、下部電極引き出し配線層２２ａのメッシュ状のパターンの幅ｗOLをも狭く設定し、また、上部シールド層５８ｃのメッシュ状のパターンの幅ｗSUを広く設定しているのみならず、上部電極引き出し配線層５０ａのメッシュ状のパターンの幅ｗOUをも広く設定していることに主な特徴がある。
【０１７６】
図２６及び図２７に示すように、下部シールド層１４ａのメッシュ状のパターンの幅ｗSLは、例えば０．３μｍに設定されている。
【０１７７】
下部電極引き出し配線層２２ａのメッシュ状のパターンの幅ｗOLも、下部シールド層１４ａのメッシュ状のパターンの幅ｗSLと同様に、例えば０．３μｍに設定されている。
【０１７８】
層間絶縁膜２０ａの厚さｄLは、例えば４００ｎｍとなっている。
【０１７９】
層間絶縁膜５６ａの厚さｄUは、例えば８００ｎｍとなっている。
【０１８０】
層間絶縁膜２０ａの材料と層間絶縁膜５６ａの材料は、同一の材料が用いられている。層間絶縁膜２０ａの誘電率と層間絶縁膜５６ａの誘電率とは、互いに等しくなっている。
【０１８１】
上部電極引き出し配線層５０ａのメッシュ状のパターンの幅ｗOUは、例えば０．４２μｍに設定されている。
【０１８２】
上部シールド層５８ｃのメッシュ状のパターンの幅ｗSUも、上部電極引き出し配線層５０ａのメッシュ状のパターンの幅ｗOUと同様に、例えば０．４２μｍに設定されている。
【０１８３】
下部シールド層１４ａ、下部電極引き出し配線層２２ａ、上部電極引き出し配線層５０ａ、上部シールド層５８ｃのメッシュ状のパターンの幅ｗSL、ｗOL、ｗOU、ｗOSは、それぞれ上述した設計手法により設定すればよい。
【０１８４】
下部シールド層１４ａのパターンの幅ｗSL及び下部電極引き出し配線層２２ａのパターンの幅ｗOLを例えば０．３μｍとし、上部電極引き出し配線層５０ａのパターンの幅ｗOUと上部シールド層５８ｃのパターンの幅ｗSUを例えば０．４２μｍとしても、上記のような設計ルールを満足するため、特段の問題はない。
【０１８５】
このように、下部シールド層１４ｂのメッシュ状のパターンの幅ｗSLを狭く設定しているのみならず、下部電極引き出し配線層２２ａのメッシュ状のパターンの幅ｗOLをも狭く設定し、また、上部シールド層５８ｃのメッシュ状のパターンの幅ｗSUを広く設定しているのみならず、上部電極引き出し配線層５０ａのメッシュ状のパターンの幅ｗOUをも広く設定しても、下部シールド層１４ｂと下部シールド層２２ａとの間の寄生容量ＣLと、上部電極引き出し配線層５０ａと上部シールド層５８ｃとの間の寄生容量ＣUとをほぼ等しく設定することができる。従って、本変形例によっても、下部シールド層１４ａと下部電極引き出し配線層２２ａとの間の寄生容量ＣLと、上部電極引き出し配線層５０ａと上部シールド層５８ｃとの間の寄生容量ＣUとをほぼ等しくすることができ、電気的特性の対称性を向上することができる。
【０１８６】
［第４実施形態］
本発明の第４実施形態による半導体装置を図２８を用いて説明する。図２８は、本実施形態による半導体装置を示す断面図及び平面図である。図２８（ｂ）は、本実施形態による半導体装置を示す平面図である。図２８（ａ）は、図２８（ｂ）のＢ−Ｂ′線断面図である。図１乃至図２７に示す第１乃至第３実施形態による半導体装置及びその製造方法と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。
【０１８７】
本実施形態による半導体装置は、絶縁膜４４の側壁部分に残存した積層膜３９が、下部シールド層１４や上部シールド層５８に電気的に接続されていることに主な特徴がある。
【０１８８】
図２８に示すように、層間絶縁膜２０及びキャップ層１８には、下部シールド層１４に電気的に接続されたビア１２８及び導電層１３０が埋め込まれている。ビア１２８及び導電層１３０は、下部電極引き出し配線層２２と同一のＣｕ層により構成されている。
【０１８９】
層間絶縁膜２６及びキャップ層２４には、導電層１３０に電気的に接続されたビア１３２及び導電層１３４が埋め込まれている。ビア１３２及び導電層１３４は、同一のＣｕ層により構成されている。
【０１９０】
絶縁膜４４の側壁部分には、積層膜３９が残存している。絶縁膜４４の側壁部分に残存した積層膜３９は、図２８（ｂ）に示すようにリング状になっている。
【０１９１】
積層膜３９を構成するＴｉＮ膜３３は、導電層１３４に電気的に接続されている。
【０１９２】
層間絶縁膜４６には、導電層１３４に電気的に接続されたビア１３６及び導電層１３８が埋め込まれている。ビア１３６及び導電層１３８は、同一のＣｕ層により構成されている。ビア１３６は、積層膜３９を構成するＴｉＮ膜３７に電気的に接続されている。
【０１９３】
層間絶縁膜５６に埋め込まれた上部シールド層５８は、層間絶縁膜５６及びキャップ層５４に埋め込まれたビア１４０を介して導電層１３８に電気的に接続されている。
【０１９４】
下部シールド層１４及び上部シールド層５８は、例えばグランド（図示せず）等の固定電位に接続される。
【０１９５】
このように本実施形態による半導体装置は、絶縁膜４４の側壁部分に残存した積層膜３９が、下部シールド層１４や上部シールド層５８に電気的に接続されていることに主な特徴がある。
【０１９６】
絶縁膜４４の側壁部分に積層膜３９が残存している場合、積層膜３９はＭＩＭ容量４０に対する寄生容量となり得る。このため、絶縁膜４４の側壁部分に残存した積層膜３９が固定電位に接続されることなくフローティング状態になっていると、ＭＩＭ容量４０の静電容量が変動しまうこともあり得る。
【０１９７】
これに対し、本実施形態では、絶縁膜４４の側壁部分に残存した積層膜３９が、ビア１２８、１３２、１３６、１４０、導電層１３０、１３４、１３８、下部シールド層１４、上部シールド層５８等を介して固定電位に接続されるため、ＭＩＭ容量４０の静電容量が変動するのを防止することができる。
【０１９８】
［第５実施形態］
本発明の第５実施形態による半導体装置を図２９を用いて説明する。図２９は、本実施形態による半導体装置を示す断面図である。図１乃至図２８に示す第１乃至第４実施形態による半導体装置及びその製造方法と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。
【０１９９】
本実施形態による半導体装置は、ＭＩＭ容量４０の下方の半導体基板１０に、配線や半導体素子が形成されていることに主な特徴がある。
【０２００】
図２９に示すように、シリコンより成る半導体基板１０には、素子領域１４２を画定する素子分離領域１４４が形成されている。
【０２０１】
素子分離領域１４４により画定された素子領域１４２には、ｐチャネルＭＯＳトランジスタ１４６とｎチャネルＭＯＳトランジスタ１４８とを有するＣＭＯＳ回路１５０が形成されている。
【０２０２】
ｐチャネルＭＯＳトランジスタ１４６は、側面にサイドウォール絶縁膜１５２が形成されたｐ形のゲート電極１５４と、ゲート電極１５４の両側に形成されたｐ形のソース／ドレイン領域１５６ａ、１５６ｂとを有している。
【０２０３】
ｎチャネルＭＯＳトランジスタ１４８は、側面にサイドウォール絶縁膜１５２が形成されたｎ形のゲート電極１５８と、ゲート電極１５８の両側に形成されたｎ形のソース／ドレイン領域１６０ａ、１６０ｂとを有している。
【０２０４】
ｐチャネルＭＯＳトランジスタ１４６及びｎチャネルＭＯＳトランジスタ１４８が形成された半導体基板１０上には、ＳｉＯ2より成る層間絶縁膜１６２が形成されている。
【０２０５】
層間絶縁膜１６２には、ビア１６４ａ、１６４ｂ及び配線層１６６ａ、１６６ｂが埋め込まれている。ビア１６４ａ、１６４ｂ及び配線層１６６ａ、１６６ｂは、同一のＣｕ層により構成されている。
【０２０６】
ビア１６４ａ及び配線層１６６ａは、ｐチャネルＭＯＳトランジスタ１４６のソース／ドレイン領域１５６ａに電気的に接続されている。
【０２０７】
ビア１６４ｂ及び配線層１６６ｂは、ｎチャネルＭＯＳトランジスタ１４８のソース／ドレイン領域１６０ｂに電気的に接続されている。
【０２０８】
ビア１６４ａ、１６４ｂ及び配線層１６０ａ、１６０ｂが埋め込まれた層間絶縁膜１６２上には、ＳｉＯ2より成る層間絶縁膜１６８が形成されている。
【０２０９】
層間絶縁膜１６８には、ビア１７０及び配線層１７２が埋め込まれている。ビア１７０及び配線層１７２は、同一のＣｕ層により構成されている。ビア１７０及び配線層１７２は、配線層１６６ａに電気的に接続されている。
【０２１０】
ビア１７０及び配線層１７２が埋め込まれた層間絶縁膜１６８上には、ＳｉＯ2より成る層間絶縁膜１７４が形成されている。
【０２１１】
層間絶縁膜１７４には、ビア１７６及び配線層１７８が埋め込まれている。ビア１７６及び配線層１７８は、同一のＣｕ層により構成されている。ビア１７６及び配線層１７８は、配線層１７２に電気的に接続されている。
【０２１２】
ビア１７６及び配線層１７８が埋め込まれた層間絶縁膜１７４上には、層間絶縁膜１２が形成されている。
【０２１３】
キャップ層６２上には、ＳｉＯ2より成る層間絶縁膜１８０が形成されている。
【０２１４】
層間絶縁膜１８０には、Ｃｕよりなる配線層１８２が埋め込まれている。
【０２１５】
配線層１８２が埋め込まれた層間絶縁膜１８０上には、キャップ層１８４が形成されている。
【０２１６】
このように本実施形態による半導体装置は、ＭＩＭ容量４０の下方に配線層や半導体素子等が形成されており、また、ＭＩＭ容量の上方に配線層等が形成されていることに主な特徴がある。
【０２１７】
ＭＩＭ容量の下方や上方に単に配線層や半導体素子等を形成した場合には、ＭＩＭ容量にノイズが結合してしまうこととなる。このため、従来は、ＭＩＭ容量の下方や上方に配線層や半導体素子を設けることができなかった。このため、従来は、ＭＩＭ容量を形成した場合には、ＭＩＭ容量を形成するスペースを、配線層や半導体素子を形成する領域と異なる領域に確保しなければならなかった。
【０２１８】
これに対し、本実施形態によれば、ＭＩＭ容量４０の下方に下部シールド層１４が形成されているため、ＭＩＭ容量４０を下部シールド層１４によりシールドすることができる。従って、本実施形態によれば、ＭＩＭ容量４０の下方に、トランジスタ等の半導体素子や配線層等を配置することができる。
【０２１９】
また、本実施形態によれば、ＭＩＭ容量の上方に上部シールド層５８が形成されているため、ＭＩＭ容量４０を上部シールド層５８によりシールドすることができる。従って、本実施形態によれば、ＭＩＭ容量４０の上方に配線層１８２等を配置することができる。
【０２２０】
このように、本実施形態によれば、ＭＩＭ容量の上方や下方に配線層や半導体素子等を配置することができるため、省スペース化を図ることができ、チップ面積を小さくすることができる。従って、本実施形態によれば、ＭＩＭ容量を有する半導体装置を安価に提供することが可能となる。
【０２２１】
［第６実施形態］
本発明の第６実施形態による半導体装置を図３０を用いて説明する。図３０は、本実施形態による半導体装置を示す断面図である。図１乃至図２９に示す第１乃至第５実施形態による半導体装置及びその製造方法と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。
【０２２２】
本実施形態による半導体装置は、メッシュ状の下部シールド層１４ｃが、半導体基板１０に埋め込まれていることに主な特徴がある。
【０２２３】
図３０に示すように、半導体基板１０には、ＳｉＯ2より成る四角柱状の絶縁層１４４ａが複数埋め込まれている。絶縁層１４４ａは、例えばＳＴＩ（Shallow Trench Isolation）法により形成されている。絶縁層１４４ａは、素子分離領域１４４を形成するのと同時に同一工程で形成することができる。
【０２２４】
半導体基板１０には、メッシュ状の下部シールド層１４ｃが埋め込まれている。下部シールド層１４ｃは、絶縁層１４４ａに自己整合で半導体基板１０に不純物を導入することにより形成されている。下部シールド層１４ｃは、ソース／ドレイン領域１６０ａ、１６０ｂを形成するのと同時に同一工程で形成することができる。
【０２２５】
下部シールド層１４ｃが形成された半導体基板１０上には、層間絶縁膜１６２が形成されている。
【０２２６】
層間絶縁膜１６２には、下部電極引き出し配線層２２が埋め込まれている。また、層間絶縁膜１６２には、ビア１８６及び配線層１８８が埋め込まれている。配線層１８８及びビア１８６は、ソース／ドレイン領域１６０ｂに電気的に接続されている。
【０２２７】
こうして、本実施形態による半導体装置が構成されている。
【０２２８】
このように、下部シールド層１４ｃを半導体基板１０に埋め込むようにしてもよい。
【０２２９】
［変形実施形態］
本発明は上記実施形態に限らず種々の変形が可能である。
【０２３０】
例えば、上記実施形態では、ＭＩＭ容量の上方及び下方の両方にそれぞれシールド層を設けたが、シールド層は必ずしもＭＩＭ容量の上方及び下方の両方に設けなくてもよく、必要に応じてＭＩＭ容量の上方又は下方のいずれか一方にのみ設けるようにしてもよい。
【０２３１】
また、上記実施形態では、下部電極裏打ち配線層を形成したが、必ずしも下部電極裏打ち配線層を形成しなくてもよい。例えば、下部電極裏打ち配線層を形成することなく、下部電極引き出し配線層上にＭＩＭ容量を形成してもよい。
【０２３２】
また、上記実施形態では、ビアの材料としてＣｕを用いたが、ビアの材料はＣｕに限定されるものではなく、例えばＷ（タングステン）等あらゆる材料を用いることができる。
【０２３３】
また、上記実施形態では、配線の材料としてＣｕを用いたが、配線の材料はＣｕに限定されるものではなく、例えばＡｌ等あらゆる材料を用いることができる。
【０２３４】
また、上記実施形態では、シールド層のメッシュ状のパターンのピッチと引き出し配線層のメッシュ状のパターンのピッチとを等しく設定したが、シールド層のメッシュ状のパターンのピッチと引き出し配線層のメッシュ状のパターンのピッチとを必ずしも等しく設定しなくてもよい。例えば、シールド層のメッシュ状のパターンのピッチと引き出し配線層のメッシュ状のパターンのピッチとの比が、ほぼ整数になるようにピッチを設定してもよい。
【０２３５】
また、上記実施形態では、シールド層や引き出し配線層等をメッシュ状に形成したが、メッシュ状のみならず、例えばストライプ状に形成してもよい。但し、メッシュ状のシールド層の方が、ストライプ状のシールド層と比べて、シールド効果の方向依存性がない点で優れている。また、メッシュ状のシールド層の方が、ストライプ状のシールド層と比べて、ＣＡＤによる自動設計において自由度が高い。
【０２３６】
また、上記実施形態では、シールド層や引き出し配線層等をメッシュ状に形成したが、シールド層や引き出し配線層に例えば複数の孔を形成してもよい。シールド層や引き出し配線層に複数の孔を形成した場合であっても、上述した設計ルールを満たしつつ、上記実施形態と同様のシールド効果を奏することが可能である。
【０２３７】
また、上記実施形態では、下部シールド層１４のメッシュ状のパターンと下部電極引き出し配線層２２のメッシュ状のパターンとの相対的な位置関係を、互いに半ピッチずらし、上部電極引き出し配線層５０のメッシュ状のパターンと上部シールド層５８のメッシュ状のパターンとの相対的な位置関係を、互いに半ピッチずらしたが、必ずしも半ピッチずらさなくてもよい。メッシュ状のパターンの相対的な位置関係を適宜ずらせば、寄生容量を適宜小さくすることが可能である。
【０２３８】
また、第３実施形態では、上部電極引き出し配線層と上部シールド層との間隔ｄUと、下部電極引き出し配線層と下部シールド層との間隔ｄLとが異なる場合を例に説明したが、上部電極引き出し配線層と上部シールド層との間の層間絶縁膜５６ａの誘電率と、下部電極引き出し配線層と下部シールド層との間の層間絶縁膜２０ａの誘電率とが異なる場合にも適用することができる。
【０２３９】
また、第４実施形態では、絶縁膜４４の側壁部分に残存した積層膜３９を下部シールド層１４や上部シールド層５８に電気的に接続する場合を例に説明したが、絶縁膜４４の側壁部分に残存した積層膜３９は、必ずしも、下部シールド層１４や上部シールド層５８に電気的に接続する必要はなく、あらゆる固定電位に接続することができる。例えば、絶縁膜４４の側壁部分に残存した積層膜３９を、電源線や接地線等の固定電位に接続するようにしてもよい。
【０２４０】
（付記１）  半導体基板と、前記半導体基板の上方に形成され、下部電極と、前記下部電極上に形成された容量絶縁膜と、前記容量絶縁膜上に形成された上部電極とを有する容量素子と、少なくとも前記容量素子の上方又は下方に形成されたシールド層と、前記容量素子と前記シールド層との間に形成され、前記下部電極又は前記上部電極に電気的に接続された引き出し配線層とを有し、前記シールド層及び前記引き出し配線層に、それぞれ複数の孔が形成されていることを特徴とする半導体装置。
【０２４１】
（付記２）  付記１記載の半導体装置において、前記シールド層及び前記引き出し配線層が、メッシュ状のパターンになっていることを特徴とする半導体装置。
【０２４２】
（付記３）  付記１記載の半導体装置において、前記シールド層及び前記引き出し配線層が、ストライプ状のパターンになっていることを特徴とする半導体装置。
【０２４３】
（付記４）  付記２又は３記載の半導体装置において、前記シールド層のパターンのピッチと、前記引き出し配線層のパターンのピッチとの比が、ほぼ整数になっていることを特徴とする半導体装置。
【０２４４】
（付記５）  付記２乃至４のいずれかに記載の半導体装置において、前記シールド層のパターンと前記引き出し配線層のパターンとが、互いにずれていることを特徴とする半導体装置。
【０２４５】
（付記６）  付記１乃至５のいずれかに記載の半導体装置において、
前記シールド層は、前記容量素子が形成されている範囲より広い範囲に形成されている
ことを特徴とする半導体装置。
【０２４６】
（付記７）  付記１乃至６のいずれかに記載の半導体装置において、前記容量素子の下方の前記半導体基板に、前記シールド層を隔てて形成された半導体素子を更に有することを特徴とする半導体装置。
【０２４７】
（付記８）  付記１乃至７のいずれかに記載の半導体装置において、前記容量素子の少なくとも上方又は下方に、前記シールド層を隔てて形成された配線層を更に有することを特徴とする半導体装置。
【０２４８】
（付記９）  付記１乃至８のいずれかに記載の半導体装置において、前記シールド層が、前記半導体基板に埋め込まれていることを特徴とする半導体装置。
【０２４９】
（付記１０）  付記１乃至９のいずれかに記載の半導体装置において、前記容量素子の周囲に、前記容量素子の上面の高さとほぼ等しい高さを有する絶縁膜が形成されていることを特徴とする半導体装置。
【０２５０】
（付記１１）  付記１０記載の半導体装置において、前記絶縁膜の側壁部分に残存した導電膜が、固定電位に接続されることを特徴とする半導体装置。
【０２５１】
（付記１２）  付記１１記載の半導体装置において、前記導電膜は、前記シールド層に電気的に接続されていることを特徴とする半導体装置。
【０２５２】
（付記１３）  付記１乃至１２のいずれかに記載の半導体装置において、前記上部電極の厚さが、前記下部電極の厚さより厚いことを特徴とする半導体装置。
【０２５３】
（付記１４）  付記１乃至１３のいずれかに記載の半導体装置において、前記上部電極上に、エッチングストッパ膜が形成されていることを特徴とする半導体装置。
【０２５４】
（付記１５）  付記１乃至１４のいずれかに記載の半導体装置において、前記容量素子のパターンは、前記容量素子の内側の部分を構成する第１の基本パターンと、前記容量素子の周縁を含む部分を構成する第２の基本パターンと、前記容量素子の角を含む部分を構成する第３の基本パターンとが、それぞれ複数組み合わさって構成されていることを特徴とする半導体装置。
【０２５５】
（付記１６）  付記１５記載の半導体装置において、前記引き出し配線層のパターンは、前記第１乃至前記第３の基本パターンにそれぞれ対応するように形成された複数の基本パターンが組み合わさって構成されていることを特徴とする半導体装置。
【０２５６】
（付記１７）  付記１５又は１６記載の半導体装置において、前記シールド層のパターンは、前記第１乃至前記第３の基本パターンにそれぞれ対応するように形成された複数の基本パターンが組み合わさって構成されていることを特徴とする半導体装置。
【０２５７】
（付記１８）  付記１乃至１７のいずれかに記載の半導体装置において、前記シールド層及び前記引き出し配線層が、前記容量素子の上方及び下方にそれぞれ形成されていることを特徴とする半導体装置。
【０２５８】
（付記１９）  半導体基板と、前記半導体基板の上方に形成され、下部電極と、前記下部電極上に形成された容量絶縁膜と、前記容量絶縁膜上に形成された上部電極とを有する容量素子と、前記容量素子の下方に形成された下部シールド層と、前記容量素子の上方に形成された上部シールド層と、前記容量素子と前記下部シールド層との間に形成され、前記下部電極に電気的に接続された下部電極引き出し配線層と、前記容量素子と前記上部シールド層との間に形成され、前記上部電極に電気的に接続された上部電極引き出し配線層とを有し、前記下部シールド層、前記上部シールド層、前記下部電極引き出し配線層及び前記上部電極引き出し配線層に、それぞれ複数の孔が形成されており、前記下部シールド層と前記下部電極引き出し配線層との間の寄生容量と、前記上部シールド層と前記上部電極引き出し配線層との間の寄生容量とが、ほぼ等しくなるように、前記下部シールド層と前記下部電極引き出し配線層とが対向する部分の面積と、前記上部シールド層と前記上部電極引き出し配線層とが対向する部分の面積とが、それぞれ設定されていることを特徴とする半導体装置。
【０２５９】
（付記２０）  付記１９記載の半導体装置において、前記下部シールド層と前記下部電極引き出し配線層との間隔と、前記上部シールド層と前記上部電極引き出し配線層との間隔が、互いに異なっていることを特徴とする半導体装置。
【０２６０】
（付記２１）  付記１９又は２０記載の半導体装置において、前記下部シールド層と前記下部引き出し配線層との間に形成された第１の絶縁膜の誘電率と、前記上部シールド層と前記上部引き出し配線層との間に形成された第２の絶縁膜の誘電率とが、互いに異なっていることを特徴とする半導体装置。
【０２６１】
（付記２２）  半導体基板の上方に、下部電極と、前記下部電極上に形成された容量絶縁膜と、前記容量絶縁膜上に形成された上部電極とを有する容量素子を形成する工程を有する半導体装置の製造方法において、前記容量素子を形成する工程の前に、複数の孔が形成された下部シールド層を形成する工程と、複数の孔が形成された下部電極引き出し配線層を形成する工程とを有することを特徴とする半導体装置の製造方法。
【０２６２】
（付記２３）  半導体基板の上方に、下部電極と、前記下部電極上に形成された容量絶縁膜と、前記容量絶縁膜上に形成された上部電極とを有する容量素子を形成する工程を有する半導体装置の製造方法において、前記容量素子を形成する工程の後に、複数の孔が形成された上部電極引き出し配線層を形成する工程と、複数の孔が形成された上部シールド層を形成する工程とを有することを特徴とする半導体装置の製造方法。
【０２６３】
（付記２４）  半導体基板の上方に、下部電極と、前記下部電極上に形成された容量絶縁膜と、前記容量絶縁膜上に形成された上部電極とを有する容量素子を形成する工程を有する半導体装置の製造方法において、前記容量素子を形成する工程の前に、複数の孔が形成された下部シールド層を形成する工程と、複数の孔が形成された下部電極引き出し配線層を形成する工程とを有し、前記容量素子を形成する工程の後に、複数の孔が形成された上部電極引き出し配線層を形成する工程と、複数の孔が形成された上部シールド層を形成する工程とを有することを特徴とする半導体装置の製造方法。
【０２６４】
（付記２５）  付記２２乃至２４のいずれかに記載の半導体装置の製造方法において、前記容量素子を形成する工程の前に、前記容量素子が形成される領域の周囲に、前記容量素子の上面とほぼ等しい高さを有する第１の絶縁膜を形成する工程と、前記容量素子を形成する工程の後に、前記容量素子上及び前記第１の絶縁膜上に第２の絶縁膜を形成する工程と、前記第２の絶縁膜の表面を平坦化する工程とを更に有することを特徴とする半導体装置の製造方法。
【０２６５】
【発明の効果】
以上の通り、本発明によれば、ＭＩＭ容量の上方や下方にシールド層がシールド層が形成されているため、ＭＩＭ容量にノイズが結合するのを防止することができる。
【０２６６】
また、本発明によれば、下部シールド層、下部電極引き出し配線層、下部電極裏打ち配線層、上部電極引き出し配線層、及び上部シールド層のパターンがいずれもメッシュ状に形成されているため、所定の設計ルールを満たしつつ、ＭＩＭ容量にノイズが結合するのを防止することができる。
【０２６７】
また、本発明によれば、下部シールド層のメッシュ状のパターンと下部電極引き出し配線層のメッシュ状のパターンとの相対的な位置関係が、互いにずれているため、下部シールド層と下部電極引き出し配線層との間の寄生容量を極めて小さくすることができる。また、本発明によれば、上部電極引き出し配線層のメッシュ状のパターンと上部シールド層のメッシュ状のパターンとの相対的な位置関係が、互いにずれているため、上部電極引き出し配線層と上部シールド層との間の寄生容量を極めて小さくすることができる。このため、本発明によれば、寄生容量により電気的特性に悪影響が及ぶのを防止することができる。
【０２６８】
また、本発明によれば、ＭＩＭ容量の周囲に、ＭＩＭ容量の上面とほぼ等しい高さを有する絶縁膜を形成するため、層間絶縁膜の表面がＭＩＭ容量の上方で盛り上がってしまうのを防止することができ、層間絶縁膜の表面の高さを全体としてほぼ均一にすることができる。このため、本発明によれば、層間絶縁膜の表面をＣＭＰ法により平坦化することが可能となり、ダマシン法により上部電極引き出し配線層等を層間絶縁膜等に埋め込むことが可能となる。従って、本発明によれば、上部電極引き出し配線層等の材料としてＣｕ等を用いることが可能となる。
【０２６９】
また、本発明によれば、表面の平坦な層間絶縁膜に上部電極引き出し配線層を埋め込むことができるので、上部電極引き出し配線層に断線等が生じるのを防止することができ、高い信頼性を得ることが可能となる。
【０２７０】
また、本発明によれば、ＭＩＭ容量上に層間絶縁膜等を形成することが可能となるため、最上層付近に限定されることなくＭＩＭ容量を形成することが可能となる。
【０２７１】
また、本発明によれば、最上層付近に限定されることなくＭＩＭ容量を形成することができるため、ＭＩＭ容量や上部電極引き出し配線層の上方に上部シールド層等を形成することも可能となる。
【０２７２】
また、本発明によれば、ＭＩＭ容量の周囲に形成されるＭＩＭ容量の上面とほぼ等しい高さを有する絶縁膜は、積層膜をパターニングしてＭＩＭ容量を形成する際に下地がエッチングされるのを防止するハードマスクを兼ねるものである。従って、本発明によれば、工程の増加を招くことなく、表面の高さがほぼ均一な層間絶縁膜を形成することが可能となる。
【０２７３】
また、本発明によれば、ＭＩＭ容量の上部電極が厚く形成されているため、配線層に達する深いコンタクトホールを形成する場合であっても、コンタクトホールがＭＩＭ容量の上部電極を突き抜けて容量絶縁膜に達してしまうのを防止することができる。
【０２７４】
また、本発明によれば、ＭＩＭ容量上にエッチングストッパ膜が形成されているので、コンタクトホールがＭＩＭ容量の上部電極を突き抜けて容量絶縁膜に達してしまうのを防止することができる。
【０２７５】
また、本発明によれば、複数の基本ブロックを適宜配置することによりＭＩＭ容量、引き出し配線層、及びシールド層等のパターンを構成することができるため、ＣＡＤ等を用いてＭＩＭ容量、引き出し配線層、及びシールド層等のパターンを容易に構成することができる。
【０２７６】
また、本発明によれば、各基本ブロックの配置により得られる容量値Ｃ1、Ｃ2、Ｃ3と、各基本ブロックの配置数ｎ1、ｎ2、ｎ3とから、容易にＭＩＭ容量の容量値Ｃを算出することができるため、設計の容易化を図ることができる。
【０２７７】
また、本発明によれば、ＭＩＭ容量の大きさに対してシールド層が一回り大きく形成することにより、ＭＩＭ容量にノイズが結合するのを、より防止することができる。
【０２７８】
また、本発明によれば、下部シールド層と下部電極引き出し配線層との間隔ｄLと、上部電極引き出し配線層と上部シールド層との間隔ｄUが異なる場合であっても、下部シールド層の幅ｗSLと上部シールド層の幅ｗSUとを異ならせることにより、下部シールド層と下部電極引き出し配線層との間の寄生容量ＣLと、上部電極引き出し配線層と上部シールド層との間の寄生容量ＣUとをほぼ等しく設定することができる。本発明によれば、下部シールド層と下部電極引き出し配線層との間の寄生容量ＣLと、上部電極引き出し配線層と上部シールド層との間の寄生容量ＣUとをほぼ等しくすることができるため、より効果的にノイズをシールドすることができる。
【０２７９】
また、本発明によれば、下部シールド層のメッシュ状のパターンの幅ｗSLを狭く設定しているのみならず、下部電極引き出し配線層のメッシュ状のパターンの幅ｗOLをも狭く設定し、また、上部シールド層のメッシュ状のパターンの幅ｗSUを広く設定しているのみならず、上部電極引き出し配線層のメッシュ状のパターンの幅ｗOUをも広く設定しても、下部シールド層と下部シールド層との間の寄生容量ＣLと、上部電極引き出し配線層と上部シールド層との間の寄生容量ＣUとをほぼ等しく設定することができる。
【０２８０】
また、本発明によれば、絶縁膜の側壁部分に残存した積層膜が、ビア、導電層、下部シールド層、上部シールド層等を介して固定電位に接続されるため、ＭＩＭ容量の静電容量が変動するのを防止することができる。
【０２８１】
また、本発明によれば、ＭＩＭ容量の上方や下方に配線層や半導体素子等を配置することができるため、省スペース化を図ることができ、チップ面積を小さくすることができる。従って、本発明によれば、ＭＩＭ容量を有する半導体装置を安価に提供することが可能となる。
【図面の簡単な説明】
【図１】本発明の第１実施形態による半導体装置を示す断面図である。
【図２】本発明の第１実施形態による半導体装置を示す平面図（その１）である。
【図３】本発明の第１実施形態による半導体装置を示す平面図（その２）である。
【図４】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図５】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図６】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その３）である。
【図７】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その４）である。
【図８】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その５）である。
【図９】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その６）である。
【図１０】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その７）である。
【図１１】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その８）である。
【図１２】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その９）である。
【図１３】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その１０）である。
【図１４】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その１１）である。
【図１５】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その１２）である。
【図１６】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その１３）である。
【図１７】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その１４）である。
【図１８】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その１５）である。
【図１９】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その１６）である。
【図２０】本発明の第１実施形態の変形例（その１）による半導体装置を示す工程断面図である。
【図２１】本発明の第１実施形態の変形例（その２）による半導体装置を示す工程断面図である。
【図２２】本発明の第２実施形態による半導体装置のパターンのレイアウトを示す平面図である。
【図２３】本発明の第２実施形態の変形例による半導体装置のパターンのレイアウトを示す平面図である。
【図２４】本発明の第３実施形態による半導体装置を示す断面図である。
【図２５】本発明の第３実施形態による半導体装置を示す平面図である。
【図２６】本発明の第３実施形態の変形例による半導体装置を示す断面図である。
【図２７】本発明の第３実施形態の変形例による半導体装置を示す平面図である。
【図２８】本発明の第４実施形態による半導体装置を示す断面図及び平面図である。
【図２９】本発明の第５実施形態による半導体装置を示す断面図である。
【図３０】本発明の第６実施形態による半導体装置を示す断面図である。
【符号の説明】
１０…半導体基板
１２…層間絶縁膜
１４、１４ａ、１４ｂ…下部シールド層
１６…孔
１８…キャップ層
２０、２０ａ…層間絶縁膜
２２、２２ａ…下部電極引き出し配線層
２４…キャップ層
２６…層間絶縁膜
２８…ビア
３０…下部電極裏打ち配線層
３２…孔
３３…ＴｉＮ膜
３４…下部電極
３５…ＳｉＯ2膜
３６…容量絶縁膜
３７…ＴｉＮ膜
３８、３８ａ、３８ｂ…上部電極
３９…積層膜
４０、４０ａ、４０ｂ…ＭＩＭ容量
４０P1〜４０P5…基本パターン
４２…キャップ層
４４…絶縁膜
４６…層間絶縁膜
４８…ビア
５０、５０ａ…上部電極引き出し配線層
５０P1〜５０P7…基本パターン
５２…孔
５４…キャップ層
５６、５６ａ…層間絶縁膜
５８、５８ａ〜５８ｃ…上部シールド層
５８P1〜５８P7…基本パターン
６０…孔
６２…キャップ層
６４…レジスト膜
６６…溝
６８…Ｃｕ層
７０…溝
７２…Ｃｕ層
７４…レジスト膜
７６…開口部
７８…コンタクトホール
８０…レジスト膜
８２…溝
８４…Ｃｕ層
８６…レジスト膜
８８…開口部
９０…レジスト膜
９２…凹み
９４…レジスト膜
９６…開口部
９８…コンタクトホール
１００…溝
１０２…レジスト膜
１０４…溝
１０６…Ｃｕ層
１０８…配線層
１１０…コンタクトホール
１１２…エッチングストッパ膜
１１４…基本ブロック
１１６…基本ブロック
１１８…基本ブロック
１２０…基本ブロック
１２２…基本ブロック
１２４…基本ブロック
１２６…基本ブロック
１２８…ビア
１３０…導電層
１３２…ビア
１３４…導電層
１３６…ビア
１３８…導電層
１４０…ビア
１４２…素子領域
１４４…素子分離領域
１４６…ｐチャネルＭＯＳトランジスタ
１４８…ｎチャネルＭＯＳトランジスタ
１５０…ＣＭＯＳ回路
１５２…サイドウォール絶縁膜
１５４…ゲート電極
１５６ａ、１５６ｂ…ソース／ドレイン領域
１５８…ゲート電極
１６０ａ、１６０ｂ…ソース／ドレイン領域
１６２…層間絶縁膜
１６４ａ、１６４ｂ…ビア
１６６ａ、１６６ｂ…配線層
１６８…層間絶縁膜
１７０…ビア
１７２…配線層
１７４…層間絶縁膜
１７６…ビア
１７８…配線層
１８０…層間絶縁膜
１８２…配線層
１８４…キャップ層
１８６…ビア
１８８…配線層
【図１】
0003842111.tif 000003
【図２】
0003842111.tif 000004
【図３】
0003842111.tif 000005
【図４】
0003842111.tif 000006
【図５】
0003842111.tif 000007
【図６】
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【図７】
0003842111.tif 000009
【図８】
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【図９】
0003842111.tif 000011
【図１０】
0003842111.tif 000012
【図１１】
0003842111.tif 000013
【図１２】
0003842111.tif 000014
【図１３】
0003842111.tif 000015
【図１４】
0003842111.tif 000016
【図１５】
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【図１６】
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【図１７】
0003842111.tif 000019
【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
0003842111.tif 000026
【図２５】
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【図２６】
0003842111.tif 000028
【図２７】
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【図２８】
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【図２９】
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【図３０】
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