(57)【特許請求の範囲】
【請求項１】
複数の抵抗素子で電源電圧を分圧して得られたアナログ電圧を出力するとともに、所定値以上の電流を流すことによって切断することができ、また、前記抵抗素子に比して抵抗値が充分小さいヒューズ素子が前記抵抗素子に並列に接続されており、前記ヒューズ素子を切断することによって出力するアナログ電圧の値を調整することができる集積回路装置である電圧出力回路装置において、
前記ヒューズ素子に並列に接続されたスイッチング素子と、入力された信号に応じて前記スイッチング素子のＯＮ／ＯＦＦを制御する制御手段とを有することを特徴とする電圧出力回路装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
出力する基準電圧等のアナログ電圧の値を調整することができる電圧出力回路装置に関するものである。
【０００２】
【従来の技術】
出力電圧値を調整可能な電圧出力回路装置の従来の一構成例を図３に示す。同図において、Ｒ−０、Ｒ−１、Ｒ−２、…、Ｒ−ｉ、Ｒ−（ｉ＋１）、…、Ｒ−（ｎ−１）、Ｒ−ｎ、Ｒ−（ｎ＋１）は高抵抗な抵抗素子であり、Ｈ−１、Ｈ−２、…、Ｈ−ｉ、Ｈ−（ｉ＋１）、…、Ｈ−（ｎ−１）、Ｈ−ｎは抵抗素子Ｒ−０〜Ｒ−（ｎ＋１）に比して充分低い抵抗値を示すとともに、所定値以上の電流を所定時間以上流すことによって切断できるヒューズ素子である。
【０００３】
抵抗素子Ｒ−０、Ｒ−１、Ｒ−２、…、Ｒ−ｉ、Ｒ−（ｉ＋１）、…、Ｒ−（ｎ−１）、Ｒ−ｎ、Ｒ−（ｎ＋１）は、電源電圧ＶDDを示す電位点とグランド電圧ＧＮＤを示す電位点との間に直列に接続されている。尚、抵抗素子Ｒ−０、Ｒ−１、Ｒ−２、…、Ｒ−ｉ、Ｒ−（ｉ＋１）、…、Ｒ−（ｎ−１）、Ｒ−ｎ、Ｒ−（ｎ＋１）の順に電源電圧ＶDD側に接続されている。また、抵抗Ｒ−ｉ、Ｒ−（ｉ＋１）同士の接続点に出力用のパッドＰ−ＯＵＴが接続されている。
【０００４】
ヒューズ素子Ｈ−１、Ｈ−２、…、Ｈ−ｉ、Ｈ−（ｉ＋１）、…、Ｈ−（ｎ−１）、Ｈ−ｎは、抵抗素子Ｒ−１、Ｒ−２、…、Ｒ−ｉ、Ｒ−（ｉ＋１）、…、Ｒ−（ｎ−１）、Ｒ−ｎに並列にそれぞれ接続されている。
【０００５】
そして、各ヒューズ素子Ｈ−１、Ｈ−２、…、Ｈ−ｉ、Ｈ−（ｉ＋１）、…、Ｈ−（ｎ−１）、Ｈ−ｎの電源電圧ＶDD側にはパッドＰ−１、Ｐ−２、Ｐ−３、…、Ｐ−ｉ、Ｐ−（ｉ＋１）、…、Ｐ−（ｎ−１）、Ｐ−ｎがそれぞれ接続されており、また、ヒューズ素子Ｈ−ｎのグランド電圧ＧＮＤ側にはパッドＰ−（ｎ＋１）が接続されている。
【０００６】
以上の構成により、出力端子ＯＵＴからは電源電圧ＶDDが抵抗素子Ｒ−０〜Ｒ−（ｎ＋１）によって分圧されて出力されるが、ヒューズ素子Ｈ−ｋ（但し、ｋ＝１、２、…、ｎである）が切断されていない場合は、ヒューズ素子Ｈ−ｋが低抵抗であるため、抵抗素子Ｒ−ｋが短絡された状態であるのに対して、ヒューズ素子Ｈ−ｋが切断されると、抵抗素子Ｒ−ｋの短絡が解除されるので、電源電圧ＶDDが分圧される分圧比が変化する。
【０００７】
そして、パッドＰ−ｋとパッドＰ−（ｋ＋１）との間に所定の電圧が印加されると、ヒューズ素子Ｈ−ｋに所定の電流が流れ、ヒューズ素子Ｈ−ｋが切断される。したがって、適切な２つのパッド間に所定の電圧を印加することによって、出力電圧を所望の値に調整することができる。
【０００８】
【発明が解決しようとする課題】
しかしながら、上記従来例の電圧出力回路装置では、ヒューズ素子を切断するためのパッドが（ヒューズ素子の数＋１）個必要となるため、ヒューズ素子の数に比例してチップ面積が大きくなるという問題があった。また、パッケージ後に出力電圧の調整を可能とするためには、ヒューズ素子を切断するための各パッドをピンに接続しておけなければならないので、新たに（ヒューズ素子の数＋１）個のピンを増設する必要があり、ヒューズ素子の数に比例してピン数が増大するという問題があった。
【０００９】
そこで、本発明は、チップ面積の縮小及びピン数の削減を実現した電圧出力回路装置を提供することを目的とする。
【００１０】
【課題を解決するための手段】
上記の目的を達成するため、本発明では、複数の抵抗素子で電源電圧を分圧して得られたアナログ電圧を出力するとともに、所定値以上の電流を流すことによって切断することができ、また、前記抵抗素子に比して抵抗値が充分小さいヒューズ素子が前記抵抗素子に並列に接続されており、前記ヒューズ素子を切断することによって出力するアナログ電圧の値を調整することができる集積回路装置である電圧出力回路装置において、前記ヒューズ素子に並列に接続されたスイッチング素子と、入力された信号に応じて前記スイッチング素子のＯＮ／ＯＦＦを制御する制御手段とを設けている。
【００１１】
この構成により、信号入力によりヒューズ素子を切断することができるようになるので、ヒューズ素子を切断するために必要なパッドの数を、ヒューズ素子の数に関係なく一定とすることができる。
【００１２】
【発明の実施の形態】
以下に、本発明の実施形態を図面を参照しながら説明する。図１は本発明の一実施形態である電圧出力回路装置の構成を示す図である。同図において、Ｔｒ−０、Ｔｒ−１、Ｔｒ−２、…、Ｔｒ−ｉ、Ｔｒ−（ｉ＋１）、…、Ｔｒ−（ｎ−１）、Ｔｒ−ｎ、Ｔｒ−（ｎ＋１）はスイッチング手段としてのＭＯＳ型トランジスタである。Ｄはデコーダである。尚、従来技術として図３に示した電圧出力回路装置と同一部分には同一符号を付して説明を省略する。
【００１３】
トランジスタＴｒ−ｋ（但し、ｋ＝１、２、…、ｎである）は、ヒューズ素子Ｈ−ｋに並列に接続されている。トランジスタＴｒ−０、Ｔｒ−（ｎ＋１）はそれぞれ抵抗素子Ｒ−０、Ｒ−（ｎ＋１）に並列に接続されている。
【００１４】
ここで、トランジスタＴｒ−０及びトランジスタＴｒ−（ｎ＋１）がＯＦＦである場合には、抵抗素子Ｒ−０及びＲ−（ｎ＋１）を介して直列に接続されたｎ個のヒューズ素子Ｈ−１〜Ｈ−ｎに電流が流れるが、抵抗Ｒ−０及びＲ−（ｎ＋１）の抵抗値が大きいため、その電流値は小さく、各ヒューズ素子が切断されることはない。
【００１５】
尚、本実施形態では、トランジスタのみが並列に接続された抵抗素子は、抵抗素子Ｒ−０及びＲ−（ｎ＋１）の２つであるが、その他の２つの抵抗素子であってもよい。また、トランジスタのみが並列に接続された抵抗素子の数は、それらの抵抗素子を介して直列に接続された複数のヒューズ素子に電流が流れても、各ヒューズ素子が切断されないように、設定すればよい。
【００１６】
一方、トランジスタＴｒ−０及びトランジスタＴｒ−（ｎ＋１）がＯＮすると、抵抗素子Ｒ−０及びＲ−（ｎ＋１）が短絡され、直列に接続されたｎ個のヒューズ素子Ｈ−１〜Ｈ−ｎに電流が流れるが、ヒューズ素子Ｈ−１〜Ｈ−ｎのうち、並列に接続されたトランジスタがＯＮしているヒューズ素子についてはトランジスタで短絡されるため切断されないが、並列に接続されたトランジスタがＯＦＦしているヒューズ素子については所定値以上の電流が流れて切断される。
【００１７】
次に、デコーダＤについて説明する。デコーダＤは、クロック信号ＣＬＫを入力する端子ＴCLK、データ信号ＤＡＴＡを入力する端子ＴDATA、ストローブ信号ＳＴＲＢを入力する端子ＴSTRB、及び、モード信号ＭＯＤＥを入力する端子ＴMODEを有しており、これら４つの入力端子に入力される信号に基づいてトランジスタＴｒ−０〜Ｔｒ−（ｎ＋１）のゲートに電圧を印加して、各トランジスタＴｒ−０〜Ｔｒ−（ｎ＋１）のＯＮ／ＯＦＦを制御する。尚、クロック信号ＣＬＫ、データ信号ＤＡＴＡ、ストローブ信号ＳＴＲＢ、及び、モード信号ＭＯＤＥは１ビットのデジタル信号である。
【００１８】
具体的には、モード信号ＭＯＤＥが通常モードを示すとき（例えばモード信号ＭＯＤＥがローレベルであるとき）には、トランジスタＴｒ−０〜Ｔｒ−（ｎ＋１）の全てをＯＦＦにする。
【００１９】
一方、モード信号ＭＯＤＥが設定モードを示すとき（例えばモード信号ＭＯＤＥがハイレベルであるとき）には、以下のような動作を行う。まず、データ信号ＤＡＴＡをクロック信号ＣＬＫに同期して取り込んで記憶するとともに、記憶した内容に基づいて切断すべきヒューズ素子を把握し、切断すべきヒューズ素子に並列に接続されたトランジスタの全てをＯＦＦにし、それ以外のヒューズ素子をＯＮにする。そして、ストローブ信号ＳＴＲＢに同期して（例えばストローブ信号ＳＴＲＢのローレベルからハイレベルへの立ち上がりで）、トランジスタＴｒ−０及びＴｒ−（ｎ＋１）をＯＮにする。
【００２０】
以上の構成により、本実施形態の電圧出力回路装置では、例えば図２に示すようなタイミングでクロック信号ＣＬＫ、データ信号ＤＡＴＡ、ストローブ信号ＳＴＲＢ、及び、モード信号ＭＯＤＥをデコーダＤに入力すると、クロック信号ＣＬＫの各立ち上がり（図２中のＥ点）でデータ信号ＤＡＴＡが示すデータＤ0、Ｄ1、…、ＤNが取り込まれて記憶され、図２中のＣ点までに、トランジスタＴｒ−１〜Ｔｒ−ｎのうち、切断すべきヒューズ素子に並列に接続されたトランジスタがＯＦＦになるとともに、その他のトランジスタがＯＮになり、そして、図２中のＣ点でトランジスタＴｒ−０及びＴｒ−（ｎ＋１）がＯＮになり、切断すべきヒューズ素子の全てが一度に切断される。尚、切断すべきヒューズ素子は、記憶されたデータＤ0、Ｄ1、…、ＤNに基づいて把握される。
【００２１】
したがって、クロック信号ＣＬＫ、データ信号ＤＡＴＡ、ストローブ信号ＳＴＲＢ、及び、モード信号ＭＯＤＥの４つの信号を適切なタイミングで入力し、且つ、データ信号ＤＡＴＡとして適切な信号を入力することによって、出力電圧を所望の値に調整することができる。
【００２２】
このように、信号入力によってヒューズ素子を切断することができるようになるので、ヒューズ素子を切断するために必要となるパッドとしては、ヒューズ素子の数に関係なく、デコーダＤに入力する４つの信号ＣＬＫ、ＤＡＴＡ、ＳＴＲＢ、ＭＯＤＥ信号をそれぞれ入力するための４つのパッドＰ−ＣＬＫ、Ｐ−ＤＡＴＡ、Ｐ−ＳＴＲＢ、Ｐ−ＭＯＤＥで済むので、チップ面積を縮小することができる。また、パッケージ後に出力電圧の調整を可能とする場合も、４つのパッドに接続される４つのピンを増設するだけでよいので、ピン数を削減することができる。
【００２３】
尚、本実施形態の電圧出力回路装置では、切断すべきヒューズ素子の全てを一度に切断するようになっているが、例えば、トランジスタＴｒ−１〜Ｔｒ−ｎを全てＯＮにした状態で、トランジスタＴｒ−０及びＴｒ−（ｎ＋１）をＯＮにし、その後、トランジスタＴｒ−１〜Ｔｒ−ｎのうち、切断すべきヒューズ素子に並列に接続されたトランジスタを１つずつ順次ＯＦＦにすることによって、ヒューズ素子を１つずつ切断するようにしてもよい。
【００２４】
その他には、ヒューズ素子の数が多く、あるいは、電源電圧ＶDDが低く、切断すべきヒューズ素子の全てを一度に切断しようとすると、ヒューズ素子を切断するのに充分な電流が流れない虞がある場合は、切断すべきヒューズ素子の数が閾値を越えているか否かを判定し、閾値を越えていない場合は、切断すべきヒューズ素子の全てを一度に切断し、一方、閾値を越えている場合は、切断すべきヒューズ素子の数に応じた回数に分けてヒューズ素子を順次切断するようにしてもよい。
【００２５】
【発明の効果】
以上説明したように、本発明の電圧出力回路装置によれば、信号入力によりヒューズ素子を切断することができるようになるので、ヒューズ素子を切断するために必要なパッドの数を、ヒューズ素子の数に関係なく一定とすることができ、これにより、チップ面積の縮小及びピン数の削減を実現することができる。また、パッケージ後でもヒューズ素子を切断することが可能なので、実装後でもトリミングすることが可能となる。さらに、一度電圧値を設定した後でも、切断していないヒューズ素子を用いて電圧値の再設定も可能なので、経時的な変化を減少させることも可能になる。
【図面の簡単な説明】
【図１】  本発明の一実施形態である電圧出力回路装置の構成を示す図である。
【図２】  デコーダに入力される各信号のタイミングチャートである。
【図３】  従来例の電圧出力回路装置の構成を示す図である。
【符号の説明】
Ｒ−０〜Ｒ−（ｎ＋１）      抵抗素子（高抵抗）
Ｈ−１〜Ｈ−ｎ      ヒューズ素子（低抵抗）
Ｔｒ−０〜Ｔｒ（ｎ＋１）      トランジスタ
Ｄ      デコーダ
【図１】
0003856599.tif 000002
【図２】
0003856599.tif 000003
【図３】
0003856599.tif 000004