(57)【特許請求の範囲】
【請求項１】
１構成単位から２ビット以上の情報量を読み出す多値不揮発性半導体メモリであって、
複数のしきい値が設定可能であるとともに入力されるワード線レベルがしきい値より大きいか否かに応じてオン／オフする複数のメモリセルと、
メモリセルからの情報の読み出しに際して、各しきい値の読み出し期間毎に所定のワード線レベルを発生させるワード線レベル発生手段と、
メモリセルのオン／オフに応じて情報を読み出すメモリセル読み出し手段と、
上記ワード線レベルが入力され、上記メモリセルと同様なしきい値に対してメモリセルより遅くオンするダミーメモリセルと、
上記ダミーメモリセルがオンした段階で上記ワード線レベル発生手段を制御してワード線レベル上昇を停止させるとともに、上記メモリセル読み出し手段を制御して情報の読み出しを終了させる読み出し終了時制御手段とを具備することを特徴とする多値不揮発性半導体メモリ。
【請求項２】
上記請求項１に記載の多値不揮発性半導体メモリにおいて、
上記ダミーメモリセルは、メモリセルと同様な構成のセルがワード線の最終端部に設けられてなることを特徴とする多値不揮発性半導体メモリ。
【請求項３】
上記請求項１または請求項２に記載の多値不揮発性半導体メモリにおいて、
上記ダミーメモリセルは、メモリセルの製造過程において周囲のイオン注入量が多いことによってしきい値が高めになっているセルにて構成されることを特徴とする多値不揮発性半導体メモリ。
【請求項４】
上記請求項１〜請求項３のいずれかに記載の多値不揮発性半導体メモリにおいて、
メモリセルの個数に対するダミーメモリセルの個数を増加させることにより、個々のメモリセルのしきい値がばらついている場合でも読み出し期間を高精度で制御することを特徴とする多値不揮発性半導体メモリ。
【請求項５】
上記請求項１〜請求項４のいずれかに記載の多値不揮発性半導体メモリにおいて、
上記メモリセルの最始点にメモリセルと同様な構成のセルを設け、このセルがオンしたか否かによってメモリセルがオンした時点を検出することを特徴とする多値不揮発性半導体メモリ。
【請求項６】
上記請求項１〜請求項５のいずれかに記載の多値不揮発性半導体メモリにおいて、
上記読み出し終了時制御手段は、上記メモリセル読み出し手段を制御して情報の読み出しを終了させる際に、上記ワード線レベル発生手段にてワード線レベルの上昇を停止させた後、若干の遅延を持たせることにより十分な読み出し期間を確保することを特徴とする多値不揮発性半導体メモリ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、多値不揮発性半導体メモリに関し、特に、安定した読み出しを行うことが可能な多値不揮発性半導体メモリに関する。
【０００２】
【従来の技術】
１構成単位から２ビット以上の情報量を読み出す多値不揮発性半導体メモリにおいて、従来は図９に示すような構成でメモリセルの一定の読み出し期間およびワードレベルを制御していた。同図において、情報を記憶する構成単位は複数のしきい値が設定可能なメモリセル９０１からなる。このメモリセルは各々のしきい値にあわせたワードレベルを発生させるワードレベル発生回路９０２と、情報の読み出しを行うセンスアンプ９０３とに接続されている。
【０００３】
これらのワードレベル発生回路９０２とセンスアンプ９０３とは遅延（ＤＥＬＡＹ）回路９０４に接続されており、この遅延回路９０４はメモリセル９０１の一定の読み出し期間とワードレベル発生期間とを制御するようになっている。すなわち、遅延回路９０４に読み出し信号９０５が入力されることによりこの遅延回路９０４から図１０に示すように読み出し開始パルスが出力され、センスアンプ９０３にて読み出しを開始する。
【０００４】
このとき、ワードレベル発生回路９０２ではワードレベル１〜３までの電圧を順に発生させていき、それぞれのワードレベル発生期間中にセンスアンプ９０３は読み出し期間１〜３の動作にてメモリセル９０１の各構成単位のうち、しきい値がＶＴ０〜ＶＴ２のそれぞれでオンするものから情報を読み出す。
【０００５】
一方、多値不揮発性半導体メモリにおいてはメモリセルに対してダミーメモリセルを構成する手法がしばしば使用されている。
【０００６】
たとえば、特開平６−６０６７８号公報に開示された技術においては、メモリアレイのワード線の選択レベルに対して高いしきい値電圧を持つようにされたダミーセルに対して、メモリアレイと選択動作に同期して選択するダミー選択回路を通して読み出し電流を供給するソース入力の増幅ＭＯＳＦＥＴを含む初段増幅回路を設け、この増幅ＭＯＳＦＥＴのドレイン出力に基づいて読み出し終了のタイミング信号を発生させている。
【０００７】
【発明が解決しようとする課題】
上述した前者の多値不揮発性半導体メモリにおいては次のような課題があった。すなわち、多値不揮発性半導体メモリでの技術的に困難な点として、製造段階でのメモリセルのＶＴの制御と均一化が難しい点が挙げられ、主に以下の問題が生じる。第一に挙げられる点としては、遅延回路９０４を用いた一定の読み出し期間制御においての問題がある。図１１はセンスアンプが読み出しを行うのに必要となる期間であるセンスアンプ能力を示しており、同図において、横軸は電圧であり、縦軸はセンスアンプ能力を示している。
【０００８】
ここで、実線で示すように低電圧になるほど読み出しに必要な期間が長くなり、センスアンプ能力としては悪化するし、高電圧側ではある程度まで読み出し期間が下がるとそれ以下には下がらなくなる。すなわち、点線で示すような遅延回路９０４で制御する一定の読み出し期間はセンスアンプの読み出し能力に対し電源電圧が高電圧側、低電圧側に変化すると不足が生じる。従って、オンするＶＴのメモリセルがオンする前に読み出し期間が終了してしまうなどして正常読み出しができなくなる場合がある。
【０００９】
また、読み出し期間に対する対策として読み出し期間の延長が考えられるが、読み出し期間はスピード規格により制限されるため限界があり、読み出し期間の設定にはスピード規格に対し速くなるような余裕を持った設定を余儀なくされる。さらに、遅延回路９０４で発生される一定期間の読み出しは周囲温度の影響をうけやすいという問題もある。
【００１０】
このように読み出し期間を延長した場合に発生する別の問題として、オフするＶＴのメモリセルまでオンとなってしまうことが挙げられる。図１２はメモリセルにワードレベルを与えたときのワードレベルの時間的変化を示している。同図においては、オンするメモリセルＶＴの上限とオフすべきメモリセルＶＴの下限が十分なＶＴ差がない場合、もしくはワードレベルがワードレベルＡのように高目になっている場合を示している。
【００１１】
この場合、読み出し期間が延長されるとオンするＶＴのセルは全てオンされるが、オフすべきＶＴのメモリセルがオンされる場合がある。このように、必要以上の読み出し期間を与えられるとワードレベルのわずかな上昇が影響し、オフすべきメモリセルがオンのメモリセルと誤判定されてしてしまう。
【００１２】
また、ワードレベル発生回路９０２は各々のセルＶＴを基準としてオンセルＶＴ＋αのワードレベルを発生させているが、前に述べたようにメモリセルＶＴは制御と均一化が難しく、よってワードレベルの制御性も困難となっている。すなわち、図１２のワードレベルＢのようにオンセルＶＴに対し余裕がない低目の場合、ＯＫ２の領域に入るまで読み出し期間を長く設定しなければならないし、ワードレベルＡのように高すぎる場合は読み出しが長くなるとＮＧ１の領域に入りオフセルをオンセルとして誤判定してしまう場合がある。
【００１３】
このように、メモリセルからの読み出しを行うには読み出し期間とワードレベルとの整合性をとるのが重要である。しかし、従来の回路構成においてはメモリセルＶＴの制御、均一化がうまくできない場合にはメモリセルの読み出し期間とワードレベルの制御を行うのは困難である。
【００１４】
一方、後述した特開平６−６０６７８号公報の技術においては、多値方式でワードレベルの検知制御を行うことについてはなんら開示されていない。
【００１５】
本発明は上記課題にかんがみてなされたもので、電源電圧、周囲温度でセンスアンプ能力に見合った最適な読み出し期間を得ると同時に、精度の高いワードレベル制御を行って安定した読み出しを行うことが可能な多値不揮発性半導体メモリを提供することを目的とする。
【００１６】
【課題を解決するための手段】
上記目的を達成するため、請求項１にかかる発明は、１構成単位から２ビット以上の情報量を読み出す多値不揮発性半導体メモリであって、複数のしきい値が設定可能であるとともに入力されるワード線レベルがしきい値より大きいか否かに応じてオン／オフする複数のメモリセルと、メモリセルからの情報の読み出しに際して、各しきい値の読み出し期間毎に所定のワード線レベルを発生させるワード線レベル発生手段と、メモリセルのオン／オフに応じて情報を読み出すメモリセル読み出し手段と、上記ワード線レベルが入力され、上記メモリセルと同様なしきい値に対してメモリセルより遅くオンするダミーメモリセルと、上記ダミーメモリセルがオンした段階で上記ワード線レベル発生手段を制御してワード線レベル上昇を停止させるとともに、上記メモリセル読み出し手段を制御して情報の読み出しを終了させる読み出し終了時制御手段とを具備する構成としてある。
【００１７】
すなわち、この多値不揮発性半導体メモリは１構成単位から２ビット以上の情報量を読み出すようになっており、メモリセルのＶＴ値の変動やばらつきがあっても高精度で読み出し期間を制御することが可能に構成される。このため、メモリセルは、複数のしきい値が設定可能であるとともに入力されるワード線レベルがしきい値より大きいか否かに応じてオン／オフするようになっている。また、ワード線レベル発生手段は、メモリセルからの情報の読み出しに際して、各しきい値の読み出し期間毎に所定のワード線レベルを発生させる。そして、メモリセル読み出し手段がメモリセルのオン／オフに応じて情報を読み出すようになっている。
【００１８】
ここで、ワード線レベル発生手段によって発生されるワード線電圧はメモリセルに入力されるが、それと同時にダミーメモリセルにはこの所定のワード線レベルが入力され、このダミーメモリセルは上記メモリセルと同様なしきい値に対してメモリセルより遅くオンするようになっている。読み出し終了時制御手段は、上記ダミーメモリセルがオンした段階で上記ワード線レベル発生手段を制御してワード線レベル上昇を停止させるとともに、上記メモリセル読み出し手段を制御して情報の読み出しを終了させるようになっている。
【００１９】
このように、ダミーメモリセルはメモリセルと同様なしきい値に対して、最も遅くオンするものである。従って、このダミーメモリセルがオンするときには、所定のしきい値のメモリセルは全てオンしている。ここで、読み出し終了時制限手段はダミーメモリセルがオンした段階で情報の読み出しを終了させるようにワード線レベル発生手段とメモリセル読み出し手段とを制御するので、容易にワード線レベルの制御を行うことができ、あらゆる電源電圧に対して最適な読み出し期間にて読み出しを行うことができる。
【００２０】
ここで、ワード線レベル発生手段は、メモリセルに用意された複数のしきい値に対してオン／オフを行わせるような電圧を順番に発生させることができればよく、回路内に所定のしきい値を準備しそのしきい値をもとにレベルダウンさせてワードレベルを発生させるなどすればよい。また、メモリセルは複数のしきい値を設定可能であればよく、例えば浮遊ゲート中に注入するイオンをコントロールすることにより行うことができる。
メモリセル読み出し手段は、メモリセルから情報を読み出すことができればよく、例えば、いわゆるセンスアンプにて構成することができる。読み出し終了時制御手段は、ダミーメモリセルのオンに応じてワード線レベル発生手段とメモリセル読み出し手段に所定の信号を送出することができればよく、いわゆるセンスアンプにて構成することができる。
【００２１】
ダミーメモリセルは、動作としてはメモリセルと同様であり、そのオンするタイミングが異なるのみである。従って、ダミーメモリセルはメモリセルの回路等を工夫することによって具現化することが可能である。その構成の一例として、請求項２にかかる発明は、請求項１に記載の多値不揮発性半導体メモリにおいて、上記ダミーメモリセルは、メモリセルと同様な構成のセルがワード線の最終端部に設けてある。
【００２２】
すなわち、ダミーメモリセルといってもメモリセルと同様な素子で構成すればよく、このダミーメモリセルがオンするタイミングが一番遅くなるようにワード線の最終端部に設けてある。メモリセルは複数の構成単位のゲートが所定のワード線に接続されているので、このワード線の最終端部のセルをダミーメモリセルとして使用することにより、メモリセルより遅くオンする素子としてダミーメモリセルを構成することが可能となる。
【００２３】
さらに、読み出し期間を制御する意味で、上述の従来例の課題にあるように、しきい値の電圧を制御することも重要である。そこで、ダミーメモリセルにて読み出し期間を制御するときの構成として、請求項３にかかる発明は、請求項１または請求項２に記載の多値不揮発性半導体メモリにおいて、上記ダミーメモリセルは、メモリセルの製造過程において周囲のイオン注入量が多いことによってしきい値が高めになっている。
【００２４】
すなわち、メモリセルの物理的配置を考えたときに、あるメモリセルに着目すると、この着目するメモリセルのしきい値は周囲のメモリセルのしきい値によって影響を受ける。このことがメモリセルしきい値の均一化を困難にしている一因であるが、これは、メモリセルのパターンによって目的のしきい値に対して高めのものができたり低めのものができたりすることを意味する。
そこで、ダミーメモリセルは、メモリセルの製造過程において周囲のイオン注入量が多いことによってしきい値が高めになっているセルにて構成する。この結果、ダミーメモリセルのしきい値は高めになり、ダミーメモリセルのオンタイミングが最も遅くなることに寄与する。
【００２５】
このように、ダミーメモリセルの出力によってメモリセルの読み出し期間を制御するためには、複数のメモリセルに対してダミーメモリセルは一つで十分である。しかし、ダミーメモリセルの個数を増やしてより便利な構成にすることができ、その構成の一例として、請求項４にかかる発明は、請求項１〜請求項３のいずれかに記載の多値不揮発性半導体メモリにおいて、メモリセルの個数に対するダミーメモリセルの個数を増加させることにより、個々のメモリセルのしきい値がばらついている場合でも読み出し期間を高精度で制御する構成としてある。
【００２６】
すなわち、あるメモリセルの後段にダミーメモリセルを配置すると、このダミーメモリセルがオンした段階で、当該メモリセルはオンしていると判別することができる。また、しきい値電圧もダミーメモリセルの方が高めになるようにする。この結果、より高精度で、当該メモリセルの読み出し期間を制御することができる。
【００２７】
さらに、他の構成の一例として、請求項５にかかる発明は、請求項１〜請求項４のいずれかに記載の多値不揮発性半導体メモリにおいて、上記メモリセルの最始点にメモリセルと同様な構成のセルを設け、このセルがオンしたか否かによってメモリセルがオンした時点を検出する構成としてある。
【００２８】
すなわち、メモリセルの読み出し期間を制御する際には、読み出し終了時のみならず読み出し開始時を把握したい場合がある。このため、上述のダミーメモリセルのようにメモリセルの開始点にメモリセルと同様な構成のセルを設け、このセルがオンしたか否かによってメモリセルがオンした時点を検出するようにする。この結果、メモリセルの読み出し開始時が把握される。
【００２９】
このように、本発明ではダミーメモリセルのオンを読み出し終了時制御手段によって読み出しつつ制御する。ここで、ワード線レベルの上昇を停止させるタイミングとメモリセルの読み出しを停止するタイミングとをずらすことも可能である。その構成の一例として、請求項６にかかる発明は、請求項１〜請求項５のいずれかに記載の多値不揮発性半導体メモリにおいて、上記読み出し終了時制御手段は、上記メモリセル読み出し手段を制御して情報の読み出しを終了させる際に、上記ワード線レベル発生手段にてワード線レベルの上昇を停止させた後、若干の遅延を持たせることにより十分な読み出し期間を確保する構成としてある。
【００３０】
すなわち、ワード線レベルの上昇を停止させるタイミングとメモリセルからの情報の読み出しを停止させるタイミングとでは時間的なずれがある場合がある。このずれに対応するため、読み出し終了時制御手段は、上記メモリセル読み出し手段を制御して情報の読み出しを終了させる際に、上記ワード線レベル発生手段にてワード線レベルの上昇を停止させた後、若干の遅延を持たせることにより十分な読み出し期間を確保する。この結果、確実にメモリセルからの情報の読み出しがなされる。
【００３１】
【発明の実施の形態】
以下、図面にもとづいて本発明の実施形態を説明する。
図１は本発明の実施形態の概略構成を示すブロック図である。上述の従来例では遅延回路で読み出し期間を制御していたが、本実施形態においては、読み出し期間の制御のためにダミーメモリセルとダミーセンスアンプとを備えている。
同図において、情報を記憶する構成単位は複数のＶＴが設定可能なメモリセル１００からなっている。このメモリセル１００は、各々のＶＴにあわせたワードレベルを発生させるワードレベル発生回路２００と、情報の読み出しを行うセンスアンプ３００とに接続されている。
【００３２】
この実施例では、メモリセル１００には「ＶＴ０，ＶＴ１，ＶＴ２，ＶＴ３」の４つのＶＴが存在している。また、ワードレベル発生回路２００が発生するワードレベルは３段階あり、「ＶＴ０」がオンするワードレベル１，「ＶＴ１」がオンするワードレベル２，「ＶＴ２」がオンするワードレベル３となっている。そして、メモリセル１００のＶＴ情報はセンスアンプ３００により読み出され出力される。従って、センスアンプ３００が上記メモリセル読み出し手段を構成する。
【００３３】
さらに、ワードレベル発生回路２００は、メモリセル１００と同様な素子からなるダミーメモリセル４００と接続されており、ワードレベル発生回路２００が発生するワードレベル電圧はメモリセル１００とともにダミーメモリセル４００に印加される。ダミーメモリセル４００はダミーセンスアンプ５００に接続されており、このダミーセンスアンプ５００はさらに、ワードレベル発生回路２００とセンスアンプ３００とに接続されている。
【００３４】
ダミーセンスアンプ５００はセンスアンプ３００と同様の構成を有しており、ダミーメモリセル４００に印加されるワードレベルに応じて情報が読み出される。すなわち、ダミーメモリセル４００にはその読み出し期間時にオフからオンするＶＴ値が準備されており、本実施形態においてはオンするＶＴの「ＶＴ０，ＶＴ１，ＶＴ２」の３つが準備してある。ここで、ダミーメモリセル４００はオンするスピードが一番遅くなければならないため、ワードレベルの遅延が最も大きいワード線の最終端部に設ける。また、同一ＶＴ値の中でもＶＴが高めでなければならないため、セルＶＴが高目に推移するように周囲のセルＶＴも考慮したマスクパターンの構成を適用している。
【００３５】
そして、ダミーセンスアンプ５００は、ダミーメモリセル４００が所定のＶＴ値でオンになることによって信号を出力する。この出力信号は読み出し完了信号５０１としてワードレベル発生回路２００とセンスアンプ３００とに入力される。ワードレベル発生回路２００はこの読み出し完了信号５０１によってワードレベルの上昇を止めるようになっており、センスアンプ３００はこの読み出し完了信号５０１によって読み出しを行うのに十分な時間を確保するため、若干の遅延の後に読み出しを終了するようになっている。このように、ダミーセンスアンプ５００が上記読み出し終了時制御手段を構成する。
【００３６】
また、情報の読み出しを指示する読み出し開始信号６００はワードレベル発生回路２００とセンスアンプ３００とダミーセンスアンプ５００とに入力されるようになっている。すなわち、この読み出し開始信号６００が入力されることにより、ワードレベル発生回路２００とセンスアンプ３００とダミーセンスアンプ５００とが各動作を開始し、ダミーセンスアンプ５００が出力する読み出し完了信号５０１によって、読み出しが終了するようになっている。
【００３７】
以下、図２に示すタイミングチャートに基づいて本実施例の動作を説明する。同図において、上から一段目はワードレベル発生回路２００で発生するワードレベル，二段目はセンスアンプ３００の動作タイミング，三段目は読み出し開始信号６００の入力タイミング，四段目はダミーセンスアンプ５００が出力する読み出し完了信号５０１の出力タイミングを示している。
【００３８】
メモリセル１００から読み出しを行う際に、アドレス入力が行われることによって読み出し開始信号６００が発せられ、この読み出し開始信号６００はワードレベル発生回路２００，センスアンプ３００，ダミーセンスアンプ５００へ入力される。ワードレベル発生回路２００はメモリセル１００，ダミーメモリセル４００へワードレベルの昇圧を開始し、ワードレベルはワードレベル１，ワードレベル２，ワードレベル３の順に上昇する。
【００３９】
センスアンプ３００は、ワードレベル１ではＶＴ０のオンを判定し、ワードレベル２ではＶＴ１のオンを判定し、ワードレベル３ではＶＴ２のオンを判定する。このタイミングは、図２においては、それぞれ読み出し期間１，読み出し期間２，読み出し期間３として示してある。ダミーセンスアンプ５００は、ワードレベル１ではダミーメモリセルのＶＴ０のオンを判定し、ワードレベル２ではダミーメモリセルのＶＴ１のオンを判定し、ワードレベル３ではダミーメモリセルのＶＴ２のオンを判定する。
【００４０】
センスアンプ３００はメモリセル１００，ダミーセンスアンプ５００はダミーメモリセル４００の読み出しを同時に開始しており、ダミーセンスアンプ５００はセンスアンプ３００の読み出しと同一のＶＴを同時に読み出し始めている。ここで、ダミーセンスアンプ５００は同一のＶＴにおいてオンするスピードが最も遅いセルのオン／オフを判定しているので、ダミーセンスアンプ５００がこの判定により出力する読み出し完了信号５０１の出力タイミングは、メモリセル１００においてオンするＶＴのメモリセルが全てオンした時点である。
【００４１】
ここで、読み出し完了信号５０１は、ワードレベル発生回路２００にも供給され、ワード線のワードレベルの上昇を中止する。センスアンプ３００へは若干の遅延をもたせた後、読み出し完了信号５０１が供給され十分な読み出し期間が得られることとなる。従って、この読み出し完了信号５０１が各読み出し期間での読み出し終了を指示する信号となっており、当該読み出し期間が読み出し期間１である場合には読み出し期間２を開始し、読み出し期間２である場合には読み出し期間３を開始する。そして、３期間終了したところで１つのメモリセルの多値の情報は読み出し完了となる。
【００４２】
このように、本実施例ではダミーセンスアンプ５００とダミーメモリセル４００を有し、このダミーセンスアンプ５００から読み出し完了信号５０１を出力することにより、メモリセル１００の読み出しを終了し、ワードレベル発生回路２００はワードレベルの上昇を中止する。ここで、読み出しを終了させるタイミングはダミーメモリセル４００のオン／オフに基づいており、そのタイミングはメモリセル１００のうちオンするメモリセルが全てオンした時点で読み出し完了である。従って、最適の読み出し終了タイミングに制御されることとなる。
【００４３】
より具体的には、ダミーセンスアンプ５００はセンスアンプ３００と同様な構成により実現するので、読み出し能力を考えたとき、図３に示すようにその電圧−時間特性も同様となる。つまり、センスアンプ３００の読み出し能力に対して電源電圧（周囲温度）の変化にうまく追従するため、短すぎず長すぎない最適な読み出し期間を得られる効果がある。その結果として高電圧，低電圧（低温，高温）での動作の限界範囲が向上し安定した読み出しが得られることとなる。
【００４４】
さらに読み出し期間１，読み出し期間２，読み出し期間３の３つの読み出し期間を経て１つのメモリセルは読み出しが完了するが、本発明によって図１１に示すような遅延回路を用いた読み出し期間のようにセンスアンプ能力との差により発生する無駄な期間がなくなっている。従って、スピードの高速化の効果も得られる。
【００４５】
また、ダミーセンスアンプ５００の信号がワードレベル発生回路２００にも供給されてワードレベルの上昇を中止することにより、必要以上にワードレベルが上昇しないよう制御する。従って、図４に示すようにオンセル上限とオフセル下限に対してワードレベルの上昇を安定させることが可能となる。この結果、上述の図１２のようにオフすべきオフセルＶＴ下限に余裕がない場合にメモリセルがオン（図１２ＮＧ１領域）していると誤判定されるのを防止して、安定した読み出しが可能となる。
【００４６】
さらにワードレベル発生回路２００においては、従来はワードレベル１，ワードレベル２，ワードレベル３の３段階のワードレベル発生が必要とされた。しかし、ダミーセンスアンプ５００からの読み出し完了信号５０１によりワードレベルの上昇を中止，制御するため、一段階の電圧上昇を可能に構成しておいて電圧上昇を停止させるように制御すれば３段階のワードレベル発生と同様な効果が得られる。従って、回路規模の縮小，簡素化を図ることができる。
【００４７】
上述の発明においては、複数のメモリセルに対して一つのダミーメモリセルを構成すれば十分であったが、このメモリセルに対するダミーメモリセルの個数を増加させることによって、より有用な多値不揮発性半導体メモリを構成することが可能となる。このような、本発明の他の実施例として、センスアンプの個数に対してダミーメモリセルの個数を増加させることが考えられる。すなわち、ｎ個のセンスアンプに対し、ｎ個のダミーセンスアンプ、ｎ個のダミーメモリセルを配置する。図５はこの実施例の構成の要部を示しており、同図において、各センスアンプに対し、ダミーセンスアンプを対応させて交互に配置している。
【００４８】
この実施例におけるワードレベル発生回路２５０にはワード線が接続されており、このワード線にはメモリセルとダミーメモリセルが接続されている。メモリセルとダミーメモリセルとは同数であって、メモリセルＭ１〜Ｍ３．．．にダミーメモリセルＤ１〜Ｄ３．．．が対応している。また、これらのメモリセルＭ１〜Ｍ３．．．はそれぞれセンスアンプ３０１〜３０３．．．に接続されており、ダミーメモリセルＤ１〜Ｄ３．．．はダミーセンスアンプ５０１〜５０３．．．に接続されている。
【００４９】
ここで、ワードレベル発生回路２５０の上昇を制御するためのタイミングを指示するために、ワード線の最終端部に配置されるダミーセンスアンプからの信号が供給される。このような構成をとると、セルＶＴがメモリセル内でばらついた分布を持つ場合であっても、一つのセンスアンプに対して一つのダミーセンスアンプが交互に配置されているため、センスアンプ読み出し期間のより高い制御が可能となる。
もちろん、ダミーセンスアンプ１つに対してのセンスアンプの個数の比率は自由に変更可能である。（ダミーセンスアンプとダミーメモリセル個数の比率も自由に変更可能である。）このように、ダミーセンスアンプとセンスアンプ個数の比率が小さくなるに従い読み出し期間のより高い制御が可能になる。
【００５０】
上述の各実施例では、オンするスピードが最も遅くなるダミーメモリセルを準備し、そのダミーメモリセルがオンするとオンすべきメモリセルがオンしていると判別できるという効果を用いてワードレベルの制御をしていた。しかし、オンするスピードが最も速いダミーメモリセルを準備し、そのダミーメモリセルがオンしたことを検知させてワードレベル制御などに使用することも考えられる。
【００５１】
そのための構成を、第３の実施例として図６，７に示す。本構成では読み出し期間の最も早いタイミングと遅いタイミングとを検知できるようにワード線の最始点部と最終端部とにダミーメモリセルを配置する。つまり図６に示すように、ワードレベル発生回路２５１に接続される所定のワード線において、最始点部にダミーメモリセルＤ１１が介装されており、最終端部にダミーメモリセルＤ１２が接続されている。ダミーメモリセルＤ１１とＤ１２との間にはｎ個のメモリセルＭ１１〜Ｍ１ｎが構成されている。ここで、ダミーメモリセルＤ１１，Ｄ１２はマスクパターン構成としても読み出し期間の最も早いタイミングと遅いタイミングとを検知できるようになっている。
【００５２】
また、図７は本構成のブロック図であり、上述の従来例と同様にワードレベル発生回路２５１，メモリセルＭ１１〜Ｍ１ｎ，センスアンプ３１１〜３１ｎを有している。上述の従来例のダミーメモリセル４００とダミーセンスアンプ５００とに対応するのは、それぞれダミーメモリセルＤ１２とダミーセンスアンプ５１２とである。従って、ダミーセンスアンプ５１２はワードレベル発生回路２５１とセンスアンプ３１１〜３１ｎと接続されており、読み出し期間の終了タイミングを制御するようになっている。
【００５３】
ダミーメモリセルＤ１１はダミーセンスアンプ５１１に接続されており、ダミーセンスアンプ５１１の出力信号はワードレベル発生回路２５１に入力される。そして、ダミーメモリセルＤ１１がオンすることによってダミーセンスアンプ５１１から信号が出力されることにより各読み出し期間における読み出し開始タイミングが指示されるようになっている。
【００５４】
このような構成において基本的動作は上述の実施例と同じであるが、ワード線最始点部に接続されたダミーメモリセルＤ１１によって読み出し期間の開始を検出することができる。すなわち、ダミーメモリセルＤ１１が各読み出し期間においてメモリセルＭ１１〜Ｍ１ｎと比較して最も速くオンし、これに伴って図８に示すようにダミーセンスアンプ５１１が読み出し開始信号５２１を出力する。
【００５５】
この出力された読み出し開始信号５２１はワードレベル発生回路２５１に入力し、この読み出し開始信号５２１を受けたワードレベル発生回路２５１は出力経路の切り替えを行い、ワードレベルの供給源に高抵抗を介するようになっている。すると、ワードレベル発生回路２５１においてこの高抵抗を介してワードレベルを供給することによりワードレベルの上昇が急激に鈍化する。その後、遅れて最も遅くオンするダミーメモリセルＤ２１のオンを検知したダミーセンスアンプ５１２の読み出し完了信号５２２がワードレベル発生回路に供給される。
【００５６】
この読み出し完了信号５２２を受けたワードレベル発生回路２５１は、ワードレベルの上昇を中止する。さらに所定の遅延の後センスアンプ３１１〜３１ｎは読み出しを終了させる。このように、本実施例では読み出し開始タイミングを把握することによりワードレベルの上昇速度を制御することが可能となるので、ワードレベルの制御性が向上する。またメモリセルがオンし始めるまでのワードレベルの上昇速度を高速化することができる。従って、上述の実施例よりさらに読み出しスピードの高速化につながるという相乗的な効果を奏する。
【００５７】
このように、本発明では複数のしきい値が設定可能な多値不揮発性半導体メモリにおいて、メモリセルに対するダミーメモリセルを構成する。このダミーメモリセルは予めメモリセルに対してどのようなタイミングでオンするか明らかになっているものを使用しており、このダミーメモリセルのオンを検知するダミーセンスアンプの出力によって各部のタイミングを制御することができる。従って、電源電圧、周囲温度でセンスアンプ能力に見合った最適な読み出し期間を得ると同時に、精度の高いワードレベル制御を行って安定した読み出しを行うことが可能な多値不揮発性半導体メモリを提供することができる。
【００５８】
【発明の効果】
以上説明したように本発明によれば、電源電圧、周囲温度でセンスアンプ能力に見合った最適な読み出し期間を得ると同時に、精度の高いワードレベル制御を行って安定した読み出しを行うことが可能な多値不揮発性半導体メモリを提供することができる。
また、請求項２にかかる発明によれば、簡易な構成により最も遅くオンするセルを実現することができる。
さらに、請求項３にかかる発明によれば、簡単に目的としたしきい値が同一のメモリセルにおいて、最も高めのしきい値となるセルを選択することができる。
【００５９】
さらに、請求項４にかかる発明によれば、より高精度の読み出し期間制御を行うことができる。
さらに、請求項５にかかる発明によれば、読み出し期間の開始タイミングを把握することができる。
さらに、請求項６にかかる発明によれば、十分な読み出し期間を確保することができる。
【図面の簡単な説明】
【図１】本発明の実施形態の概略構成を示すブロック図である。
【図２】本実施形態の各部の動作を示すタイミングチャートである。
【図３】センスアンプとダミーセンスアンプとの読み出し能力を示す図である。
【図４】本実施形態におけるワードレベル上昇を示す図である。
【図５】本発明の第二の実施例の要部構成を示す図である。
【図６】本発明の第三の実施例の要部構成を示す図である。
【図７】本発明の第三の実施例の構成を示すブロック図である。
【図８】本発明の第三の実施例における各部の動作を示すタイミングチャートである。
【図９】従来の多値不揮発性半導体メモリの概略構成を示すブロック図である。
【図１０】従来の多値不揮発性半導体メモリにおける各部の動作を示すタイミングチャートである。
【図１１】従来の多値不揮発性半導体メモリのセンスアンプの読み出し能力を示す図である。
【図１２】従来の多値不揮発性半導体メモリにおけるワードレベルの時間的変化を示す図である。
【符号の説明】
１００  メモリセル
２００  ワードレベル発生回路
３００  センスアンプ
４００  ダミーメモリセル
５００  ダミーセンスアンプ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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