(57)【特許請求の範囲】
【請求項１】
アナログセルとデジタルセルを含む回路領域と複数のボンディングパッドを有する第１の半導体チップと、
複数のボンディングパッドを有し前記第１の半導体チップに装着される第２の半導体チップと、を有し、
前記第１及び第２の半導体チップのボンディングパッドをワイヤボンディングによって接続してなるマルチチップモジュールにおいて、
前記第１の半導体チップのボンディングパッドの少なくとも一部は、前記回路領域の内部に配置され、前記第１の半導体チップと前記第２の半導体チップとを接続するワイヤが、前記アナログセルに交差しないことを特徴とするマルチチップモジュール。
【請求項２】
前記第２の半導体チップは、
前記第１の半導体チップ上の前記デジタルセルに重畳して装着されていることを特徴とする請求項１に記載のマルチチップモジュール。
【請求項３】
アナログセルとデジタルセルを含む回路領域、複数のＩ／Ｏセルからなる第１のＩ／Ｏセル群、複数のＩ／Ｏセルからなる第２のＩ／Ｏセル群とを有する第１の半導体チップと、
複数のＩ／Ｏセルからなる第３のＩ／Ｏセル群を有し、前記第１の半導体チップの前記デジタルセル上に装着される第２の半導体チップと、を有し、
前記第１のＩ／Ｏセル群の少なくとも一部は、外部回路と接続されるために用いられ、
前記第２のＩ／Ｏセル群と前記第３のＩ／Ｏセル群とを接続してなるマルチチップモジュールにおいて、
前記第２のＩ／Ｏセル群は、前記アナログセルと前記デジタルセルとの間に配置されていることを特徴とするマルチチップモジュール。
【請求項４】
前記アナログセルと前記デジタルセルとの間に配置された前記第２のＩ／Ｏセル群のＩ／Ｏセルは、前記デジタルセル側にバッファトランジスタが配置され、前記アナログセル側にボンディングパッドが配置されていることを特徴とする請求項３に記載のマルチチップモジュール。
【請求項５】
前記第２の半導体チップは、
前記第１の半導体チップ上の前記デジタルセルに重畳して装着されていることを特徴とする請求項３又は４に記載のマルチチップモジュール。
【請求項６】
前記第２のＩ／Ｏセル群に含まれるバッファトランジスタは、前記第１のＩ／Ｏセル群に含まれるバッファトランジスタに比較してサイズが小さいことを特徴とする請求項３乃至５のいずれか１項に記載のマルチチップモジュール。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体チップの上に別の半導体チップを装着する、いわゆるマルチチップモジュールに関し、特にアナログセルを含む半導体チップに別の半導体チップを装着する技術に関する。
【０００２】
【従来の技術】
半導体集積回路は年々集積度を向上させるとともに、様々な回路を集積し、多機能化が進んでいる。より多機能化した半導体チップを実現するために、半導体チップ（本明細書では特にマザーチップと称する）に別の半導体チップ（本明細書ではスタックチップと称する）を装着する、いわゆるマルチチップモジュールが実用化されている。マルチチップモジュールは全く異なる機能を有するチップを重ねることによって実装面積を縮小するとともに、基板に実装するチップの個数を減らすことによって回路の製造コストを低減することができる。
【０００３】
マルチチップモジュールの代表的な適用例としては、アナログ、デジタル混載の演算回路やある特定の機器を制御するための制御回路が形成されたマザーチップ上に、この回路が使用するデータを格納するためのＤＲＡＭ（ダイナミックランダムアクセスメモリ）のスタックチップを装着する場合が挙げられる。
【０００４】
ところで、現在の半導体チップはアナログセルとデジタルセルの混載である場合が多い。アナログセルは、アナログ値の信号をデータとして用いる回路の総称であり、例えば位相ロックループ（ＰＬＬ）や、アナログ／デジタル変換回路、デジタル／アナログ変換回路、位相比較回路等が含まれる。デジタルセルとはデジタル値の信号をデータとして用いる回路の総称であり、各種の論理回路によって構成される演算回路やメモリなどが含まれる。一般的にデジタル回路はデジタル信号を扱うため、ノイズに強く、また微弱な信号で動作できるので高速、低消費電力である。通常のCDプレイヤーやディスプレイなどの電子機器の制御は、例えばモータのトルク制御などのように、アナログ信号によって動作制御されるので、例えば電子機器の動作を制御する制御回路の入出力はアナログ信号である必要がある。そこで、そのような制御回路には、アナログ信号が入力され、アナログ信号をデジタルに変換し、各種の演算処理を行い、その結果を再度アナログに変換して外部に出力する。従って、電子機器の制御回路にはアナログ・デジタル混載の半導体チップが多用されるのである。
【０００５】
図５は従来のマルチチップモジュールを示し、図５（ａ）はその平面図、図５（ｂ）はその断面図をそれぞれ示している。マザーチップ１０１は基板１０２上に回路領域１０３が形成されており、回路領域１０３は、一部分がアナログセル１０４、別の部分がデジタルセル１０５となっている。マザーチップ１０１の周辺部分はチップ外部との信号授受を行うインプット／アウトプット用のセル（以降I/Oセルと称する）を並べて配置したI/Oセル領域１０６が配置されている。I/Oセル領域１０６は複数のI/Oセルの集合体であって、それぞれのI/Oセルは、アナログセル１０４やデジタルセル１０５の所定の回路に接続される配線と、バッファトランジスタ１０７、及びそれらを外部と接続するためのボンディングパッド１０８を有する。バッファトランジスタ１０７は、内部で扱う微弱な信号を外部回路に出力するために増幅（バッファリング）したり、外部から入力される信号に混ざるノイズから内部回路を保護するために設けられており、回路領域１０３を構成する素子に比較して例えば数百倍というように非常に大きなサイズを有するトランジスタである。ボンディングパッド１０８は図示しないリードフレームにワイヤボンディングするための電極である。半導体チップ内で扱う全ての信号はI/Oセル領域１０６を介して外部回路と授受される。
【０００６】
そして、回路領域１０３上に絶縁膜１０９がコーティングされ、その上にスタックチップ１１０が装着されている。スタックチップ１１０もボンディングパッド１１１を有し、I/Oセル領域１０６のボンディングパッド１０８とワイヤ１１２で接続され、スタックチップ１１０と回路領域１０３の所定の回路とが接続されている。
【０００７】
回路領域１０３のアナログセル１０４は、例えば図６に示すように、デジタルセル１０５のデジタル値の出力をデジタル／アナログ変換回路１２１によってアナログ変換し、I/Oセル１２３を介して外部へ出力するなど、アナログ値、例えば電圧値や電流値を信号として扱う。その際の信号授受を正確に行うために、回路同士のインピーダンスや信号遅延などが調整され、配線１２４、１２６の長さや幅が最適化されて設計されている。
【０００８】
そのようなアナログセル１０４や配線１２４、１２６に、スタックチップ１１０のワイヤ１１２が交差すると、ワイヤ１１２が発する電界がノイズとなってアナログセル１０４に乗ってしまい、アナログセル１０４の動作に不具合が生じたり特性が悪化する恐れがある。またスタックチップ１１０に接続されるI/Oセル１２３からは、多くの場合デジタルセル１０５に接続される配線１２５が配置されるので、配線１２５からのノイズも同様の問題を起こす恐れがある。そこで、通常のマルチチップモジュールでは、図５に示したように、アナログセル４を回路領域３の四隅に分割して配置するなどして、スタックチップのワイヤ１１２が交差しない位置に配置する必要があった。
【０００９】
【発明が解決しようとする課題】
上述したような、スタックチップとI/Oバスとの間にはアナログセル１０４が配置できないということは、マザーチップのレイアウト設計上の重大な制約となっており、より設計自由度を高めることが求められている。特に、配置すべきアナログセルの面積が大きく、四隅に分割して配置することができない場合、マルチチップモジュール化を断念せざるを得ないこともあった。
【００１０】
また、スタックチップのワイヤボンディングの接続先は、ほとんどの場合マザーチップ内部の所定回路であり、マザーチップ外部との接続は、電源などごく一部に限られている場合が多い。それにもかかわらず、ワイヤボンディングのためのワイヤは、交差して接続することができず、ワイヤ同士の角度を均等に割り付ける必要性から、全てのワイヤがI/Oバス上のボンディングパッドに接続され、I/Oバスの面積増大の要因となっていた。I/Oバスの面積は、I/Oセルを所定数並べて配置する必要からマルチチップモジュールの外周の長さを必要とする。従って、回路領域の部分をいくら縮小しても、I/Oセルの長さを短くしない限り、マザーチップの面積をそれ以上縮小できないという問題が生じていた。
【００１１】
そこで本発明は、より設計の自由度が高く、より面積の小さいマルチチップモジュールを提供することを目的とする。
【００１２】
【課題を解決するための手段】
本発明は上記課題を解決するために成されたものであり、回路領域と複数のボンディングパッドを有する第１の半導体チップと、複数のボンディングパッドを有し第１の半導体チップに装着される第２の半導体チップと、を有し、第１及び第２の半導体チップのボンディングパッドをワイヤボンディングによって接続してなるマルチチップモジュールにおいて、第１の半導体チップのボンディングパッドの少なくとも一部は、回路領域の内部に配置されているマルチチップモジュールである。
【００１３】
更に、前記回路領域はアナログセルとデジタルセルを有し、この回路領域の内部に配置されているボンディングパッドの少なくとも１つはアナログセルとデジタルセルとの間に配置されている。
【００１４】
更に、第１の半導体チップ上のデジタルセルに重畳して装着されている。
【００１５】
また、回路領域と複数のI/Oセルからなる第１のI/Oセル群と複数のI/Oセルからなる第２のI/Oセル群とを有する第１の半導体チップと、複数のI/Oセルからなる第３のI/Oセル群を有し、第１の半導体チップに装着される第２の半導体チップとを有し、第１のI/Oセル群の少なくとも一部は、外部回路と接続されるために用いられ、第２のI/Oセル群と第３のI/Oセル群とを接続してなるマルチチップモジュールにおいて、第２のI/Oセル群の少なくとも一部は、回路領域の内部に配置されている。
【００１６】
更に、回路領域はアナログセルとデジタルセルを有し、回路領域の内部に配置されているI/Oセルの少なくとも１つはアナログセルとデジタルセルとの間に配置されている。
【００１７】
更に、第１の半導体チップ上のデジタルセルに重畳して装着されている。
【００１８】
更に、I/Oセルはバッファトランジスタを有し、第２のI/Oセル群に含まれるバッファトランジスタは、第１のI/Oセル群に含まれるバッファトランジスタに比較してサイズが小さい。
【００１９】
【発明の実施の形態】
図１は本発明の第１の実施形態にかかるマルチチップモジュールを示し、図１（ａ）はその平面図、図１（ｂ）はその断面図を示す。マザーチップ１は基板２上に回路領域３が形成されており、回路領域３は、一部分がアナログセル４、異なる一部分がデジタルセル５となっている。マザーチップ１の周辺部分は外部との信号授受を行うI/Oセル領域６が配置されている。I/Oバスはアナログセル４やデジタルセル５の所定の回路に接続される配線と、バッファトランジスタ７、及びそれらを外部と接続するためのボンディングパッド８からなる複数のI/Oセルとを有する。そして、回路領域３上に絶縁膜９がコーティングされ、その上にスタックチップ１０が装着されている。スタックチップ１０は複数のボンディングパッド１１を有する。以上は従来のマルチチップモジュールと同様の構成である。そして、本実施形態のマルチチップモジュールは電子機器の制御回路であり、スタックチップ１０はＤＲＡＭである。
【００２０】
本実施形態の特徴とするところは、マザーチップ１上の回路領域３内部に所定以上の間隔をあけてボンディングパッド２０とバッファトランジスタ２１が配置されたI/Oセル群２２がスタックチップ１０の四方に配置され、このボンディングパッド２０とスタックチップ１０のボンディングパッド１１が互いにワイヤ２３で接続されている点である。
【００２１】
このように、回路領域３の内部にスタックチップと接続するためのI/Oセルを配置したI/Oセル群２２を設けることで、I/Oセル領域６に配置されるI/Oセルの数を減らしてI/Oセルの長さを短くし、I/Oセル領域６の面積を縮小した。これによって、従来のマルチチップモジュールに比較して、マザーチップ１の面積、即ちマルチチップモジュールの面積を縮小した。
【００２２】
次に、本実施形態におけるマザーチップ１上の回路配置について説明する。図２は本実施形態のマルチチップモジュールのうち、スタックチップ１０とワイヤ２３を取り外した、マザーチップ１のみの回路配置を示している。本実施形態の回路領域３は、その中心付近にデジタルセル５が集中的に配置され、回路領域３の周辺部、即ち、I/Oセル領域６とデジタルセル５との間にアナログセル４が配置されている。I/Oセル群２２は、そのデジタルセル５とアナログセル４との間に配置されている。そして、図１（ａ）に示したように、スタックチップ１０がデジタルセル５に重畳する位置に配置され、ワイヤ２３によってデジタルセル５に接続されている。デジタルセル５は、その中心付近に少なくともスタックチップ１０を重畳して配置できるように広い部分を有するように回路配置されている。
【００２３】
本実施形態のマルチチップモジュールは、I/Oセル群２２がアナログセル４とデジタルセル５の間に配置され、かつスタックチップ１０がデジタルセル５に重畳して設置されているので、I/Oセル群２２を回路領域３内に配置しても、スタックチップ１０とI/Oセル群２２とを接続するワイヤ２３や、図６に示したようにI/Oセル１２３とデジタルセル１０５とを結ぶ配線１２５が、アナログセル４に交差することはない。
【００２４】
ところで、本実施形態のスタックチップ１０は、この演算回路が使用するＤＲＡＭであって、デジタル回路５に接続されている。即ち、スタックチップ１０がマザーチップ１と授受するデータは全てデジタルデータであり、アナログデータの授受は行わない。このような場合であっても、I/Oセル群２２は、デジタルセル５の内部ではなくアナログセル４とデジタルセル５の間に配置することが望ましい。なぜならば、I/Oセル群２２の周囲をデジタルセル５が囲って配置すると、I/Oセル群２２を挟んでデジタルセル５内部の素子を接続する必要が生じる場合がある。もちろんI/Oセル群２２を迂回して配線すれば良いのだが、その場合、当然配線長が長くなる。また、自動的に配線設計をするCADソフトを使用する場合、そのような迂回に最適化して設計ができないので、手作業で設計せねばならず、非効率的になってしまう。I/Oセル群２２をアナログセル４とデジタルセル５との間に配置すれば、デジタルセル５の回路設計を最適化しやすい。
【００２５】
また、スタックチップ１０は、デジタルセル５に重畳して装着すると良い。スタックチップ１０の動作によって生じる電界や磁界は、アナログセル４にとってノイズ源となるが、デジタルセル５はデジタルデータを扱うのでノイズの影響を受けにくいためである。
【００２６】
本実施形態のI/Oセル群２２に配置されるI/Oセルは、マザーチップ１の周辺部分に配置されるI/Oセル領域６に配置されるI/Oセルと同様、バッファトランジスタ２１とボンディングパッド２０からなるが、I/Oセル群２２に配置されるバッファトランジスタ２１は、I/Oセル領域６のバッファトランジスタ７に比較して小さいサイズとすることができる。これは、I/Oセル領域６の信号がマザーチップ１外部と授受されるのに比較して、I/Oセル群２２が扱う信号は、マルチチップモジュール内部に封止されるスタックチップ１０と授受されるだけであり、I/Oセル群２２のバッファトランジスタは駆動能力が小さくてよいからである。また、外部と接続するワイヤと異なり、マザーチップ１とスタックチップ１０との間のワイヤ２３で回路に損傷を与えるほどのノイズを拾う確率も低く、保護素子としてのバッファトランジスタも小さいサイズで充分である。従って、I/Oセル群２２のI/Oセルは、I/Oセル領域６に設けられるI/Oセルに比較して面積を小さくすることができる。従って、本実施形態のI/Oセル領域６とI/Oセル群２２とを足した面積は、従来のI/Oセル領域１０６の面積よりも小さい。
【００２７】
また、I/Oセル群２２に配置されるI/Oセルは、デジタルセル５側にバッファトランジスタ２１が、アナログセル４側にボンディングパッド２０がそれぞれ配置されている。スタックチップ１０に接続されるワイヤ２３は、バッファトランジスタ２１の上を越えてボンディングパッド２０に接続される。これは、本実施形態のスタックチップ１０がＤＲＡＭであって、バッファトランジスタ２１を介して専らデジタルセル５に接続されているためであって、バッファトランジスタ２１をデジタルセル５側に配置すれば、配線長をより短くできるからである。
【００２８】
図３に本発明の第２の実施形態にかかるマルチチップモジュールを示す。図３（ａ）は平面図、図３（ｂ）はその断面図である。第１の実施形態と同様の構成については同一の番号を付し、説明を省略する。
【００２９】
本実施形態の第１の実施形態との差違は、I/Oセル群２２は、スタックチップ１０の左右に２個所設置されており、スタックチップ１０の上下方向には配置されていない点である。本実施形態は、第１の実施形態に比較してデジタルセル５の面積をより大きく確保する必要がある場合である。スタックチップ１０に接続されるワイヤの一部２３’は、I/Oセル領域６に配置されたボンディングパッド２０’に接続され、バッファトランジスタ２１’を介してデジタルセル５に接続されている。
【００３０】
本実施形態は、I/Oセル領域２３が少ないため、回路領域３の領域をアナログセル４、デジタルセル５により多く振り分けることができ、回路領域３を縮小している。その上で、一部のI/OセルはI/Oセル領域２３に配置されている。このように、I/OセルをI/Oセル領域２３に配置したり、I/Oセル領域６に配置したりして、回路領域３の面積と、I/Oセル領域６の長さを最適化することによって、マザーチップ１を最小に設計することができる。
【００３１】
もちろんI/Oセル２３をどのように配置するかは、設計時の都合で任意に配置することができる。例えば図４に示したように、スタックチップ１０の２辺に対応するI/Oセル領域２５を合体させて配置しても良い。また、任意の辺に対応するI/OセルをI/Oセル領域６に配置しても良い。
【００３２】
【発明の効果】
以上に説明したように、本発明のマルチチップモジュールは、マザーチップのボンディングパッドの少なくとも一部が、回路領域の内部に配置されているので、I/Oバスの面積を縮小、即ちマザーチップの外周長さを短くすることができるので、より小型のマルチチップモジュールとすることができる。また、スタックチップのワイヤ２３がマザーチップ外周部のI/Oセル領域６まで延びていないので、アナログセル４を分割して配置するなどの必要はなく、アナログセル４の設計を高い自由度で行うことができる。
【００３３】
更に、前記ボンディングパッドはアナログセルとデジタルセルとの間に配置されているので、アナログセル内部、デジタルセル内部に配置するのに比較して、回路の配線長を短くすることができ、かつ回路配置を設計ソフトを用いて自動で最適化することができる。
【００３４】
更に、スタックチップは、マザーチップのデジタルセルに重畳して装着されているので、スタックチップの動作によって生じるノイズがアナログセルにのることを防止できる。
【００３５】
更に、回路領域内のI/Oセル領域に配置されるI/Oセルのバッファトランジスタは、マザーチップ周囲のI/Oバスに配置されるI/Oセルのバッファトランジスタに比較して小さくできるので、マザーチップをより小型化できる。
【図面の簡単な説明】
【図１】第１の実施形態のマルチチップモジュールを示す図である。
【図２】第１の実施形態のマザーチップを示す平面図である。
【図３】第２の実施形態のマルチチップモジュールを示す図である。
【図４】第３の実施形態のマルチチップモジュールを示す図である。
【図５】従来のマルチチップモジュールを示す図である。
【図６】マルチチップモジュールの部分拡大図である。
【符号の説明】
１：マザーチップ
４：アナログセル
５：デジタルセル
６：I/Oバス
１０：スタックチップ
２２：I/Oセル領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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