(57)【特許請求の範囲】
【請求項１】
第１の入力信号が入力される第１の入力端子と、
第２の入力信号が入力される第２の入力端子と、
第１の出力信号が出力される第１の出力端子と、
第２の出力信号が出力される第２の出力端子と、
遅延制御信号が入力される遅延制御端子と、
対応する上記遅延制御信号が第１の論理レベルとされるとき伝達状態にされて上記第１の入力信号を上記第１の出力信号として第１信号伝達方向に向かう上記第１の出力端子に伝達する第１のクロックドインバータと、
対応する上記遅延制御信号が第１の論理レベルとされるとき伝達状態にされて上記第２の入力信号を上記第２の出力信号として第１信号伝達方向とは逆方向の第２信号伝達方向に向かう上記第２の出力端子に伝達する第２のクロックドインバータと、
対応する上記遅延制御信号が第２の論理レベルとされるとき伝達状態にされて上記第１の入力信号を上記第２の出力信号として上記第２の出力端子に伝達する第３のクロックドインバータと、
をそれぞれ含む複数の単位遅延回路を有し、
上記複数の単位遅延回路は、上記第１信号伝達方向に上記第１の出力端子及び第１の入力端子がそれぞれ順次直列結合され、上記第２信号伝達方向に上記第２の出力端子及び第２の入力端子がそれぞれ順次直列結合され、
上記第１信号伝達方向における初段の上記単位遅延回路の上記第１の入力端子に入力信号が供給され、
上記第１信号伝達方向における最終段の上記単位遅延回路の上記第１の出力端子と上記第２の入力端子とが接続され、
上記第２信号伝達方向における初段の上記単位遅延回路の上記第２の出力端子から出力信号を得る可変遅延回路を具備することを特徴とする半導体装置。
【請求項２】
請求項１において、
上記可変遅延回路は、所定の遅延量制御信号をデコードして対応する上記各単位遅延回路に供給される遅延制御信号を第１の論理レベル又は第２論理レベルとする遅延制御回路を含むものであって、
上記半導体装置は、ＣＭＯＳ論理回路を基本素子とするＡＳＩＣであることを特徴とする半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は半導体装置に関し、例えば、可変遅延回路を含むＡＳＩＣ（特定用途向け集積回路）ならびにその可変遅延回路の遅延特性の改善及び診断処理の効率化に利用して特に有効な技術に関するものである。
【０００２】
【従来の技術】
Ｐチャンネル及びＮチャンネルＭＯＳＦＥＴ（金属酸化物半導体型電界効果トランジスタ。この明細書では、ＭＯＳＦＥＴをして絶縁ゲート型電界効果トランジスタの総称とする）が組み合わされてなるＣＭＯＳ（相補型ＭＯＳ）回路を基本素子とし、可変遅延回路を含むＡＳＩＣがある。可変遅延回路は、所定の内部制御信号の立ち上がり又は立ち下がりタイミングあるいはパルス幅等の設定・調整に供され、その遅延特性は、ＡＳＩＣひいてはこれを含むデジタルシステムのサイクルタイムやタイミング仕様に比較的大きな影響を与える。
【０００３】
【発明が解決しようとする課題】
従来のＡＳＩＣ等において、可変遅延回路は、例えば図５，図７あるいは図８のような回路構成とされ、それぞれ固有の問題点を抱える。すなわち、図５の可変遅延回路では、それぞれ２個，４個あるいは６個のインバータＶ３〜Ｖ４，Ｖ５〜Ｖ８あるいはＶ９〜ＶＥが直列結合されてなる３組の遅延回路が並列形態に設けられ、その出力信号つまり内部信号Ｓａ，ＳｂあるいはＳｃを遅延制御信号ｃ１〜ｃ３に従って択一的に伝達するためのトランスファゲートＧ１〜Ｇ３が設けられる。ＡＳＩＣの前段回路から入力される入力信号Ｓｉは、図６に示されるように、バッファＢ１の遅延時間ｔｂ１と、２個のインバータＶ３及びＶ４の遅延時間２ｔｏ（ここで、ｔｏは、インバータＶ３〜ＶＥの１個あたりの遅延時間を表す。以下同様）の和つまりｔｂ１＋２ｔｏだけ遅延されて内部信号Ｓａとなる。また、バッファＢ１と４個のインバータＶ５〜Ｖ８の遅延時間ｔｂ１＋４ｔｏだけ遅延されて内部信号Ｓｂとなり、バッファＢ１と６個のインバータＶ９〜ＶＥの遅延時間ｔｂ１＋６ｔｏだけ遅延されて内部信号Ｓｃとなる。
【０００４】
内部信号Ｓａ〜Ｓｃは、例えば遅延制御信号ｃ２が択一的にハイレベルとされることで、対応する内部信号ＳｂのみがトランスファゲートＧ２を介してバッファＢ２に伝達され、これらのトランスファゲート及びバッファの遅延時間ｔｂ２だけ遅延されて、可変遅延回路の出力信号Ｓｏとなる。
【０００５】
つまり、図５の方法では、所望する遅延時間の選択肢数に応じて遅延回路を並列接続し、その出力信号つまり内部信号Ｓａ〜Ｓｃ等をトランスファゲートＧ１〜Ｇ３等により択一的に選択して所望の遅延時間を得る訳であるが、ＡＳＩＣの高性能化が進み遅延時間の選択肢数が増えるに従って、ファンアウト数の多い入力側のバッファＢ１やその出力端子が論理結合されるトランスファゲートＧ１〜Ｇ３等の出力負荷容量が増大し、最小遅延時間が大きくなる。また、そのインバータ段数の異なる複数の遅延回路の配置位置やその分岐点及び論理結合点の相対位置が分散し、配線容量が異なることで、各遅延回路の遅延時間管理が難しくなり、設計した通りの遅延特性を得ることが困難となる。
【０００６】
一方、図７の可変遅延回路では、直列結合される例えば４個のインバータＶＦ〜ＶＩの出力端子と回路の接地電位との間に、可変キャパシタＣ１〜Ｃ４がそれぞれ設けられ、これらの可変キャパシタのそれぞれは、同図下方の可変キャパシタＣ１に代表されるように、下部電極が共通結合された３個のキャパシタＣａ〜Ｃｃを含む。これらのキャパシタの上部電極は、対応する遅延制御信号ｃ１〜ｃ３のハイレベルを受けて選択的にオン状態となるスイッチＱ１〜Ｑ３を介して共通結合される。言うまでもなく、インバータＶＦ〜ＶＩの遅延時間は、対応する可変キャパシタＣ１〜Ｃ４の容量値が大きくなるに従って大きくなる。
【０００７】
これらのことから、図７の方法では、所望する遅延時間の選択肢数が増えるに従って可変キャパシタＣ１〜Ｃ４の所要素子数が増え、そのレイアウト所要面積が増大するとともに、信号が固定的に通過すべきインバータの段数が多いため、可変遅延回路の最小遅延時間が大きくなる。また、ＡＳＩＣの試験・診断処理を考慮した場合、従来の試験方法では可変キャパシタＣ１〜Ｃ４部の断線を検出することができず、ＡＳＩＣの試験診断精度が低下する。
【０００８】
次に、図８の場合、可変遅延回路は、直列結合される４個のインバータＶＪ〜ＶＭを備え、これらのインバータのそれぞれは、その電源電圧側に設けられるＰチャンネル型の電流制御ＭＯＳＦＥＴＰ１〜Ｐ４と、その接地電位側に設けられるＮチャンネル型の電流制御ＭＯＳＦＥＴＮ１〜Ｎ４を含む。このうち、ＭＯＳＦＥＴＰ１〜Ｐ４のゲートには、ＡＳＩＣの図示されない制御回路から所定の電流制御信号ｉｃｐが共通に供給され、ＭＯＳＦＥＴＮ１〜Ｎ４のゲートには、電流制御信号ｉｃｎが共通に供給される。これにより、電流制御信号ｉｃｐ及びｉｃｎの電位に応じてインバータＶＪ〜ＶＭの動作電流が制御され、これらのインバータからなる遅延回路の遅延時間が制御される。
【０００９】
ところが、この方法では、電流制御ＭＯＳＦＥＴＰ１〜Ｐ４ならびにＮ１〜Ｎ４のゲートに供給される電流制御信号ｉｃｐ及びｉｃｎがいわゆるアナログ量であるため、マクロセル等には応用できるものの、ＡＳＩＣの設計者が既存の標準ゲートを組み合わせて構成する訳にいかず、ＡＳＩＣの設計工数が増大する。また、インバータＶＪ〜ＶＭの電源経路に電流制御ＭＯＳＦＥＴＰ１〜Ｐ４ならびにＮ１〜Ｎ４が追加されることで、各インバータの言わば電源インピーダンスが大きくなり、可変遅延回路としての最小遅延時間が大きくなる。
【００１０】
この発明の目的は、その最小遅延時間及びレイアウト所要面積が小さく、その設計及び遅延時間の管理が容易であり、かつ試験診断性に優れた可変遅延回路を提供することにある。この発明の他の目的は、可変遅延回路を含むＡＳＩＣ等の高速化を図り、その試験診断精度を高めることにある。
【００１１】
この発明の前記ならびにその他の目的と新規な特徴は、この明細書の記述及び添付図面から明らかになるであろう。
【００１２】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、次の通りである。すなわち、ＡＳＩＣ等に搭載される可変遅延回路を、対応する遅延制御信号が例えばロウレベルとされるとき第１の入力端子を介して入力される第１の入力信号を第１の出力端子に伝達する第１の論理ゲートと、このとき第２の入力端子を介して入力される実質的な第２の入力信号を第２の出力端子に伝達する第２の論理ゲートと、対応する遅延制御信号が例えば択一的にハイレベルとされるとき実質的な第１の入力信号を第２の出力端子に伝達する第３の論理ゲートとをそれぞれ含み、第１の出力端子及び第１の入力端子ならびに第２の出力端子及び第２の入力端子がそれぞれ順次直列結合される複数の単位遅延回路と、所定ビットの遅延量制御信号をデコードして対応する上記遅延制御信号を例えば択一的にハイレベルとする遅延制御回路とをもとに構成する。
【００１３】
上記した手段によれば、同一パターンとされる任意数の単位遅延回路を積み上げるだけで、往復信号経路がほぼ同じ可変遅延回路を構成することができる。これにより、その最小遅延時間が先頭に設けられた単位遅延回路の１個又は２個の論理ゲートの遅延時間に対応して小さく、レイアウト所要面積が小さく、設計及び遅延時間の管理が容易で、かつ試験診断性に優れた可変遅延回路を実現することができる。この結果、可変遅延回路を含むＡＳＩＣ等のタイミング設計を容易にしてその高速化を図り、その試験診断精度を高めることができる。
【００１４】
【発明の実施の形態】
図１には、この発明が適用された可変遅延回路の一実施例のブロック図が示されている。また、図２には、図１の可変遅延回路を構成する単位遅延回路Ｄ０の第１の実施例の回路図が示され、図３には、図１の可変遅延回路の一実施例の遅延特性図が示されている。これらの図をもとに、この実施例の可変遅延回路の構成及び動作ならびにその特徴について説明する。なお、この実施例の可変遅延回路は、特に制限されないが、ＡＳＩＣに搭載され、所定の内部制御信号の立ち上がり又は立ち下がりタイミングあるいはパルス幅等の設定・調整に供される。図１の各ブロックを構成する回路素子は、公知のＣＭＯＳ集積回路の製造技術により、単結晶シリコンのような１個の半導体基板上に形成される。また、以下の回路図において、そのチャンネル（バックゲート）部に矢印が付されるＭＯＳＦＥＴはＰチャンネル型であって、矢印の付されないＮチャンネルＭＯＳＦＥＴと区別して示される。さらに、以下の記述では、図２の単位遅延回路Ｄ０に関する説明をもって、単位遅延回路Ｄ０〜Ｄｎの具体的構成等を説明する。
【００１５】
図１において、この実施例の可変遅延回路は、ｎ＋１個の単位遅延回路Ｄ０〜Ｄｎを含み、これらの単位遅延回路のそれぞれは、二つの入力端子ｉ（第１の入力端子）及びｊ（第２の入力端子）と、二つの出力端子ｘ（第１の出力端子）及びｙ（第２の出力端子）と、一つの遅延制御端子ｃとを備える。第１段の単位遅延回路Ｄ０の入力端子ｉには、ＡＳＩＣの図示されない前段回路から所定の内部制御信号つまり入力信号Ｓｉが供給され、その出力端子ｘは、次段の単位遅延回路Ｄ１の入力端子ｉに結合される。また、その入力端子ｊは、次段の単位遅延回路Ｄ１の出力端子ｙに結合され、その出力端子ｙにおける出力信号は、可変遅延回路の出力信号ＳｏとしてＡＳＩＣの後段回路に供給される。
【００１６】
第２段の単位遅延回路Ｄ１の出力端子ｘは、第３段の単位遅延回路Ｄ２の入力端子ｉに結合され、その入力端子ｊは、第３段の単位遅延回路Ｄ２の出力端子ｙに結合される。以下、各単位遅延回路は、その出力端子ｘが次段の単位遅延回路の入力端子ｉに結合され、その出力端子ｙが前段の単位遅延回路の入力端子ｊに結合される形で順次直列結合される。なお、最終段の単位遅延回路Ｄｎの出力端子ｘは、その入力端子ｊに結合される。また、単位遅延回路Ｄ０〜Ｄｎの遅延制御端子ｃには、遅延制御回路ＤＣＴＬから対応する遅延制御信号ｃ０〜ｃｎがそれぞれ供給され、遅延制御回路ＤＣＴＬには、ＡＳＩＣの図示されない制御回路からｍ＋１ビットの遅延量制御信号ｄｃ０〜ｄｃｍが供給される。
【００１７】
遅延制御回路ＤＣＴＬは、遅延量制御信号ｄｃ０〜ｄｃｍをデコードして、遅延制御信号ｃ０〜ｃｎの対応するビットを択一的にハイレベルとする。これにより、遅延制御信号ｃ０〜ｃｎは、通常すべてロウレベル（第１の論理レベル）とされ、遅延量制御信号ｄｃ０〜ｄｃｍが対応する組み合わせとされるとき選択的にかつ択一的にハイレベル（第２の論理レベル）とされる。
【００１８】
ここで、単位遅延回路Ｄ０〜Ｄｎのそれぞれは、図２の単位遅延回路Ｄ０に代表されるように、第１の論理ゲートつまりナンド（ＮＡＮＤ）ゲートＮＡ１（第１のナンドゲート）と、第２の論理ゲートつまりナンドゲートＮＡ２（第２のナンドゲート）と、第３の論理ゲートつまりナンドゲートＮＡ３（第３のナンドゲート）とを含む。このうち、ナンドゲートＮＡ１の一方の入力端子には、入力端子ｉを介して入力信号ｉ（第１の入力信号）つまり例えばＳｉが供給される。また、その他方の入力端子には、遅延制御回路ＤＣＴＬから遅延制御端子ｃを介して遅延制御信号ｃつまり例えばｃ０が供給され、その出力信号は、出力端子ｘを経て単位遅延回路Ｄ０の出力信号ｘ（第１の出力信号）となる。なお、ナンドゲートＮＡ１〜ＮＡ３は、同一の遅延時間ｔｄを有すべく設計される。
【００１９】
次に、ナンドゲートＮＡ２の一方の入力端子には、入力端子ｊを介して入力信号ｊ（第２の入力信号）つまり例えば第２段の単位遅延回路Ｄ１の出力信号ｙが供給される。また、その他方の入力端子には、ナンドゲートＮＡ３の出力信号が供給され、その出力信号は、出力端子ｙを経て出力信号ｙ（第２の出力信号）つまり例えば可変遅延回路の出力信号Ｓｏとなる。なお、後述の説明から明らかなように、ナンドゲートＮＡ３の出力信号は、実質的な入力信号ｉの反転信号に対応し、入力信号ｊは、ナンドゲートＮＡ１による実質的な入力信号ｉの反転信号に対応する。したがって、ナンドゲートＮＡ２は、実質的にはいわゆる負論理のオア（ＯＲ）ゲートとして機能するものとなる。
【００２０】
ナンドゲートＮＡ３の一方の入力端子には、入力端子ｉを介して入力信号ｉつまり例えばＳｉが供給される。また、その他方の入力端子には、対応する遅延制御信号ｃつまり例えばｃ０のインバータＶ１による反転信号が供給され、その出力信号は、ナンドゲートＮＡ２の他方の入力端子に供給される。
【００２１】
対応する遅延制御信号ｃつまり例えばｃ０がロウレベルとされるとき、単位遅延回路Ｄ０では、ナンドゲートＮＡ１及びＮＡ２が伝達状態とされ、ナンドゲートＮＡ３は非伝達状態とされる。このため、入力信号ｉつまり例えばＳｉは、ナンドゲートＮＡ１によりその遅延時間ｔｄだけ遅延・反転されて出力端子ｘに伝達される。また、入力信号ｊつまり第２段の単位遅延回路Ｄ１の出力信号ｙは、ナンドゲートＮＡ２によりその遅延時間ｔｄだけ遅延・反転されて出力端子ｙに伝達され、出力信号ｙつまり可変遅延回路の出力信号Ｓｏとなる。
【００２２】
一方、対応する遅延制御信号ｃつまり例えばｃ０が択一的にハイレベルとされると、単位遅延回路Ｄ０では、ナンドゲートＮＡ１及びＮＡ２が非伝達状態とされ、代わってナンドゲートＮＡ３が伝達状態とされる。このため、入力信号ｉつまり例えばＳｉは、ナンドゲートＮＡ３によりその遅延時間ｔｄだけ遅延・反転されてナンドゲートＮＡ２の他方の入力端子に伝達された後、さらにその遅延時間ｔｄだけ遅延・反転されて出力端子ｙに伝達される。
【００２３】
このように、可変遅延回路の先頭つまり第１段の単位遅延回路Ｄ０の入力端子ｉに入力された入力信号Ｓｉは、直列結合される単位遅延回路Ｄ０〜Ｄｎの出力端子ｘから入力端子ｉを介して順次正順で遅延・伝達される。そして、遅延制御信号ｃ０〜ｃｎの対応するビットが択一的にハイレベルとされる単位遅延回路で折り返された後、今度は単位遅延回路Ｄ０〜Ｄｎの出力端子ｙから入力端子ｊを介して順次逆順で遅延・伝達され、最後は第１段の単位遅延回路Ｄ０の出力端子ｙから可変遅延回路の出力信号Ｓｏとなって出力される。また、各単位遅延回路では、折り返し時を含めて伝達すべき信号の反転がそれぞれ２回ずつ行われるため、常に入力信号Ｓｉと同じ論理レベルでの信号授受が行われる。
【００２４】
したがって、入力信号Ｓｉ及び出力信号Ｓｏ間の位相差つまり可変遅延回路全体としての遅延時間Ｔｄは、折り返しが行われる単位遅延回路の段数をｋとし、各単位遅延回路のナンドゲートＮＡ１〜ＮＡ３の遅延時間をｔｄとするとき、
0003763432.tif 000002
となり、単位遅延回路Ｄ０〜Ｄｎの単位遅延時間δを、
δ＝２×ｔｄ
とするとき、
Ｔｄ＝ｋ×δ
となる。
【００２５】
以上の結果、可変遅延回路の遅延特性は、図３に示されるように、その最小遅延時間つまり遅延量制御信号ｄｃ０〜ｄｃｍによる遅延制御量がゼロの場合の遅延時間Ｔｄをδとし、遅延制御量の単位変化量Δに対する遅延時間の単位変化量をδとするステップ状の直線となり、その最大遅延時間Ｔｄｍａｘは、
Ｔｄｍａｘ＝（ｎ＋１）×δ
となる。
【００２６】
この実施例において、可変遅延回路を構成する単位遅延回路Ｄ０〜Ｄｎは、すべて同一の回路構成とされ、それぞれが信号伝達経路の往路及び復路を同一期間だけ分担して構成する。また、これらの単位遅延回路は、そのレイアウトパターンを共通化し、かつ標準化しておくことにより、その任意数を積み上げ、任意の最大遅延時間Ｔｄｍａｘを有する可変遅延回路を容易に実現することができる。このとき、可変遅延回路としての最小遅延時間は、上記のように、単位遅延回路Ｄ０〜Ｄｎの単位遅延時間δつまり例えば１００ないし数百ｐｓ（ピコ秒）程度に小さくすることができ、遅延量制御信号の単位制御量Δに対する遅延時間の単位変化量も、この単位遅延時間δとすることができる。さらに、いかに多数の単位遅延回路を積み上げて可変遅延回路を構成する場合でも、遅延量制御信号ｄｃ０〜ｄｃｍの指定により任意の単位遅延回路を択一的に指定して折り返し試験を行うことができ、その正常性を確認することもできる。
【００２７】
この結果、その最小遅延時間が先頭に設けられた単位遅延回路の１個又は２個の論理ゲートの遅延時間に対応して小さく、レイアウト所要面積が小さく、設計及び遅延時間の管理が容易で、かつ試験診断性に優れた可変遅延回路を実現することができ、これによって遅延回路を含むＡＳＩＣのタイミング設計を容易にしてその高速化を図り、その試験診断精度を高めることができる。
【００２８】
図４には、図１の可変遅延回路を構成する単位遅延回路Ｄ０の第２の実施例の回路図が示されている。なお、この実施例は、前記図２の実施例を基本的に踏襲するものであるため、これと異なる部分についてのみ説明を追加する。
【００２９】
図４において、この実施例の単位遅延回路Ｄ０は、３個のクロックドインバータＣＶ１（第１の論理ゲート），ＣＶ２（第２の論理ゲート）ならびにＣＶ３（第３の論理ゲート）を含む。このうち、クロックドインバータＣＶ１の入力端子は、単位遅延回路Ｄ０の入力端子ｉ（第１の入力端子）に結合され、その出力端子は出力端子ｘ（第１の出力端子）に結合される。また、クロックドインバータＣＶ２の入力端子は、単位遅延回路Ｄ０の入力端子ｊ（第２の入力端子）に結合され、その出力端子は出力端子ｙ（第２の出力端子）に結合される。クロックドインバータＣＶ３の入力端子は入力端子ｉに結合され、その出力端子は出力端子ｙに結合される。クロックドインバータＣＶ１及びＣＶ２の反転制御端子には、遅延制御信号ｃつまり例えばｃ０が供給され、クロックドインバータＣＶ３の反転制御端子には、そのインバータＶ２による反転信号が供給される。
【００３０】
これにより、クロックドインバータＣＶ１は、対応する遅延制御信号ｃつまり例えばｃ０がロウレベル（第１の論理レベル）とされることで選択的に伝達状態となり、入力端子ｉにおける入力信号ｉ（第１の入力信号）つまり例えばＳｉを出力信号ｘ（第１の出力信号）として出力端子ｘに伝達する。同様に、クロックドインバータＣＶ２は、対応する遅延制御信号ｃつまり例えばｃ０がロウレベルとされることで選択的に伝達状態となり、入力端子ｊにおける入力信号ｊ（第２の入力信号）つまり例えば第２段の単位遅延回路Ｄ１の出力信号ｙを、出力信号ｙ（第２の出力信号）として出力端子ｙに伝達する。
【００３１】
一方、クロックドインバータＣＶ３は、対応する遅延制御信号ｃつまり例えばｃ０がハイレベル（第２の論理レベル）とされることによって選択的に伝達状態となり、入力端子ｉおける入力信号ｉつまり例えばＳｉを、出力信号ｙとしてそのまま出力端子ｙに折り返して伝達する。
【００３２】
以上の結果、この実施例の場合も、前記図２の実施例と同様な作用効果を得ることができ、これによって遅延回路を含むＡＳＩＣ等のさらなる高速化を図り、その試験診断精度を高めることができる。なお、この実施例の場合、遅延・伝達される信号は、折り返し時にその論理レベルが反転されたままとなるため、第１段の単位遅延回路Ｄ０の出力信号ｙつまり出力信号Ｓｏをインバータ等によりもう１回反転させる必要がある。したがって、単位遅延回路Ｄ０を含む可変遅延回路の最小遅延時間Ｔｄｍｉｎは、このインバータの遅延時間をｔｄｏとし、クロックドインバータＣＶ１〜ＣＶ３の遅延時間をｔｄとするとき、
Ｔｄｍｉｎ＝ｔｄ＋ｔｄｏ
となり、その遅延量制御信号の単位制御量Δに対する可変遅延回路の遅延時間の単位遅延量Ｔｄδは、
Ｔｄδ＝２×ｔｄ
となる。これらの最小遅延時間及び単位遅延量は、前記図２の単位遅延回路Ｄ０を用いる場合に比較して約二分の一程度に小さなものとなる。
【００３３】
なお、この実施例の単位遅延回路では、クロックドインバータＣＶ１が非伝達状態とされるときその出力端子ｘがハイインピーダンス状態となり、後段の単位遅延回路のクロックドインバータＣＶ１及びＣＶ２に貫通電流が流れるおそれがある。これに対処するため、各単位遅延回路には、その入力端子ｉがフローティング状態となるのを防止するための図示されない手段が設けられる。
【００３４】
以上の実施例から得られる作用効果は、下記の通りである。すなわち、
（１）ＡＳＩＣ等に搭載される可変遅延回路を、対応する遅延制御信号が例えばロウレベルとされるとき第１の入力端子を介して入力される実質的な第１の入力信号を第１の出力端子に伝達する第１の論理ゲートと、このとき第２の入力端子を介して入力される実質的な第２の入力信号を第２の出力端子に伝達する第２の論理ゲートと、対応する遅延制御信号が例えば択一的にハイレベルとされるとき実質的な第１の入力信号を第２の出力端子に伝達する第３の論理ゲートとをそれぞれ含み、第１の出力端子及び第１の入力端子ならびに第２の出力端子及び第２の入力端子がそれぞれ順次直列結合される複数の単位遅延回路と、所定ビットの遅延量制御信号をデコードして対応する上記遅延制御信号を例えば択一的にハイレベルとする遅延制御回路とをもとに構成することで、同一パターンとされる任意数の単位遅延回路を積み上げ、往復信号経路がほぼ同じ可変遅延回路を容易に構成することができるという効果が得られる。
【００３５】
（２）上記（１）項により、その最小遅延時間が先頭に設けられる単位遅延回路の１個又は２個の論理ゲートの遅延時間に対応して小さく、レイアウト所要面積が小さく、設計及び遅延時間の管理が容易で、かつ試験診断性に優れた可変遅延回路を実現することができるという効果が得られる。
（３）上記（１）項及び（２）項により、可変遅延回路を含むＡＳＩＣ等の高速化を図り、その試験診断精度を高めることができるという効果が得られる。
【００３６】
（４）上記（１）項〜（３）項において、第１ないし第３の論理ゲートをクロックドインバータにより構成することで、可変遅延回路の最小遅延時間及び単位遅延量をさらに小さくして、可変遅延回路を含むＡＳＩＣ等のさらなる高速化及び高性能化を図ることができるという効果が得られる。
【００３７】
以上、本発明者によってなされた発明を実施例に基づき具体的に説明したが、この発明は、上記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。例えば、図１において、遅延制御信号ｃ０等は、例えば１個おきあるいは所定数個おきに単位遅延回路Ｄ０〜Ｄｎに入力することができる。この場合、遅延制御信号が入力されない単位遅延回路では、その遅延制御端子ｃをロウレベルに固定する必要がある。遅延制御信号ｃ０〜ｃｎの論理レベルは、単位遅延回路Ｄ０〜Ｄｎの各論理ゲートの伝達条件を入れ換えることにより、反転させることができる。
【００３８】
図２及び図４において、単位遅延回路Ｄ０〜Ｄｎは、例えばノア（ＮＯＲ）ゲートを組み合わせることにより構成できるし、例えばトランスファゲートとインバータを組み合わせることによっても構成できる。また、図４の実施例において第１段の単位遅延回路Ｄ０の出力端子ｙ側に設けられるとした論理反転用のインバータは、例えばクロックドインバータＣＶ３の出力端子と単位遅延回路の出力端子ｙとの間に設けてもよい。図３において、可変遅延回路の具体的遅延特性はほんの一例であって、本発明の主旨に制約を与えない。
【００３９】
以上の説明では、主として本発明者によってなされた発明をその背景となった利用分野であるＡＳＩＣならびにその可変遅延回路に適用した場合について説明したが、これに限定されるものではなく、例えば、同様な可変遅延回路を含む各種のメモリ集積回路や各種の論理集積回路装置又はマイクロコンピュータ等にも適用できる。この発明は、少なくとも可変遅延回路を含む半導体装置ならびにこのような半導体装置を含む装置又はシステムに広く適用できる。
【００４０】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。すなわち、ＡＳＩＣ等に搭載される可変遅延回路を、対応する遅延制御信号が例えばロウレベルとされるとき第１の入力端子を介して入力される実質的な第１の入力信号を第１の出力端子に伝達する第１の論理ゲートと、このとき第２の入力端子を介して入力される実質的な第２の入力信号を第２の出力端子に伝達する第２の論理ゲートと、対応する遅延制御信号が例えば択一的にハイレベルとされるとき実質的な第１の入力信号を第２の出力端子に伝達する第３の論理ゲートとをそれぞれ含み、第１の出力端子及び第１の入力端子ならびに第２の出力端子及び第２の入力端子がそれぞれ順次直列結合される複数の単位遅延回路と、所定ビットの遅延量制御信号をデコードして対応する上記遅延制御信号を例えば択一的にハイレベルとする遅延制御回路とをもとに構成することで、同一パターンとされる任意数の単位遅延回路を積み上げ、往復信号経路がほぼ同じ可変遅延回路を容易に構成することができる。これにより、その最小遅延時間が先頭に設けられた単位遅延回路の１個又は２個の論理ゲートの遅延時間に対応して小さく、そのレイアウト所要面積が小さく、設計及び遅延時間の管理が容易で、かつ試験診断性に優れた可変遅延回路を容易に実現することができる。この結果、可変遅延回路を含むＡＳＩＣ等のタイミング設計を容易にしてその高速化を図り、その試験診断精度を高めることができる。
【図面の簡単な説明】
【図１】この発明が適用された可変遅延回路の一実施例を示すブロック図である。
【図２】図１の可変遅延回路に含まれる単位遅延回路の第１の実施例を示す回路図である。
【図３】図１の可変遅延回路の一実施例を示す遅延特性図である。
【図４】図１の可変遅延回路に含まれる単位遅延回路の第２の実施例を示す回路図である。
【図５】従来の可変遅延回路の一例を示す回路図である。
【図６】図５の可変遅延回路の一例を示す信号波形図である。
【図７】従来の可変遅延回路の他の一例を示す回路図である。
【図８】従来の可変遅延回路のさらに他の一例を示す回路図である。
【符号の説明】
Ｓｉ……入力信号、Ｓｏ……出力信号、Ｄ０〜Ｄｎ……単位遅延回路、ｉ，ｊ……入力端子、ｘ，ｙ……出力端子、ｃ……遅延制御端子、ｃ０〜ｃｎ……遅延制御信号、ＤＣＴＬ……遅延制御回路、ｄｃ０〜ｄｃｍ……遅延量制御信号。
Δ……単位遅延制御量、δ……単位遅延量。
ｔｂ１〜ｔｂ２……バッファ遅延時間、ｔｏ……単位遅延時間。
ｉｃｐ，ｉｃｎ……電流制御信号。
ＮＡ１〜ＮＡ３……ナンド（ＮＡＮＤ）ゲート、Ｖ１〜ＶＭ……インバータ、Ｂ１〜Ｂ４……バッファ、Ｇ１〜Ｇ３……トランスファゲート、Ｃ１〜Ｃ４，Ｃａ〜Ｃｃ……キャパシタ、Ｑ１〜Ｑ３……スイッチＭＯＳＦＥＴ、ＣＶ１〜ＣＶ３……クロックドインバータ、Ｐ１〜Ｐ８……ＰチャンネルＭＯＳＦＥＴ、Ｎ１〜Ｎ８……ＮチャンネルＭＯＳＦＥＴ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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