(57)【特許請求の範囲】
【請求項１】
ＱＰＳＫ変調方式を用いるスペクトラム拡散通信用受信機において、
受信信号に基づき得られた中間周波数信号を、直交するベースバンド信号に変換する直交検波回路と、
前記ベースバンド信号と拡散符号との間の相関をそれぞれ算出する二つの相関器と、
前記ベースバンド信号の各シンボル周期における有効ビット数を算出する有効ビット数算出手段、および、算出された有効ビット数に基づき、相関器から出力されたＩ成分およびＱ成分をそれぞれ示すｍビットのデータから、符号ビットと、（有効ビット数−１）桁目のビットから連続する（ｎ−１）ビットとを含むｎ（ｍ＞ｎ）ビットのデータを取り出すデータ選択手段を有する自動利得制御回路と、
当該自動利得制御回路にて得られたｎビットのデータに基づき、Ｉ成分とＱ成分との比から位相を算出するとともに、算出された位相を差動復号してデータを復号する復号回路とを備えたことを特徴とするスペクトラム拡散受信機。
【請求項２】
前記利得制御回路の有効ビット数算出手段が、
前記直交するベースバンド信号のそれぞれについて各シンボル周期における絶対値の最大値を検出する最大値検出回路と、
前記最大値と、所定の閾値とを比較する比較回路とを備え、
比較回路の出力が有効ビット数を示すように構成されたことを特徴とする請求項１に記載のスペクトラム拡散受信機。
【請求項３】
前記有効ビット数算出手段の比較回路が、（有効ビット数−１）桁目のビットが略変化する位置に対応する値を閾値として有していることを特徴とする請求項２に記載のスペクトラム拡散受信機。
【請求項４】
ＱＰＳＫ変調方式を用いるスペクトラム拡散通信用受信機において、ベースバンド信号と拡散符号との間の相関を算出する二つの相関器のそれぞれの出力と、相関値のＩ成分およびＱ成分との比から位相を算出する位相計算回路との間の信号路に配置された自動利得制御回路であって、
前記ベースバンド信号の各シンボル周期における有効ビット数を算出する有効ビット数算出手段と、
算出された有効ビット数に基づき、相関器から出力されたＩ成分およびＱ成分をそれぞれ示すｍビットのデータから、符号ビットと、（有効ビット数−１）桁目のビットから連続する（ｎ−１）ビットとを含むｎ（ｍ＞ｎ）ビットのデータを取り出すデータ選択手段を有することを特徴とする自動利得制御回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、スペクトラム拡散受信機及びスペクトラム拡散受信機の自動利得制御回路に係り、特に、復調器のビット幅を少なくするスペクトラム拡散受信機及びスペクトラム拡散受信機の自動利得制御回路を提供することを目的とする。
【０００２】
【従来の技術】
スペクトラム拡散（Spread Spectrum）における拡散信号の発生方式のうち、直接拡散（Direct Sequence:DS）といわれる拡散方式は、拡散符号（ＰＮ系列）という擬似ランダム符号により、送信信号のスペクトルを拡散するものである。一般的にＱＰＳＫ方式におけるスペクトラム拡散変調は、一次変調と二次変調の二段階に分けられる。一次変調は、変調前の原デジタルデータを２ビットごとに±１の値をとるベースバンド信号に分割し、分割したそれぞれのデータを位相が９０°ずれている搬送波にて変調する直交位相変調である。ここで、各ベースバンド信号をそれぞれＩ信号、Ｑ信号という。二次変調は、直交位相変調された一次変調信号（Ｉ信号、Ｑ信号）を、ＰＮ系列発生器から供給されたＰＮ系列符号でそれぞれ乗算しスペクトラム拡散をするものである。ここで、ＰＮ系列とは、原データのビット状態の変化速度より速い速度で変化するランダムな矩形波をいう。このＰＮ系列の擬似ランダム信号における１ ビット区間を１チップといい、その期間の長さをチップ区間（chip duration：以下Ｔｃと記す）という。二次変調された送信信号は、重畳され送信される。
【０００３】
一般に、ＱＰＳＫ方式により送信されたスペクトラム拡散された送信信号は、次の手順で復調される。すなわち、受信信号は、フロントエンド増幅器にて増幅され、直交検波回路にて互いに位相の９０°異なる搬送波にて直交検波され、Ｉｒ信号、Ｑｒ信号に変換される。この二つのベースバンド信号には、送信時と同じＰＮ系列発生器から供給された拡散符号が乗算され、逆拡散が行われる。逆拡散を行うにあたり、送信信号に含まれるベースバンド信号の直交軸と直交検波されたベースバンド信号の直交軸との位相差（位相誤差という）を少なくする必要がある。また、クロック再生においては通信初期に同期捕捉を行う。一旦同期が捕捉されれば、遅延ロックループ回路（ＤＬＬ）等を用いて捕捉時の位相のままＰＮ系列の逆拡散を持続する。
【０００４】
従来のこの種の技術を開示した文献として次のものがある。
【０００５】
特開平３−１０１５３４号には、信号処理の周波数帯域を低下させて回路のLSI化を可能にするために、準同期検波を行う直接スペクトル拡散通信方式の受信装置が開示されている。
【０００６】
特開平７−１３１３７９号には、ＢＰＳＫ信号を復調するスペクトラム拡散通信用受信機の復調装置が開示されている。
【０００７】
特開平７−１８３８３１号には、直接拡散されて変調された受信信号を１ビット量子化して標本化し、等価的に多ビット量子化と同等な復調を行うデジタル通信方法及びデジタル通信装置が開示されている。この装置はアナログ−デジタ変換器（A/D）及び自動利得制御回路（AGC）を必要としない。
【０００８】
特開平８―８７８２号には、AGC回路を備え、A/Dにおける入力信号に対する量子化レベルの値をC/Nに適合する値に設定することにより、受信信号のC/Nに応じてA/D変換器の入力振幅レベルを最適化する直接スペクトル拡散通信方式が開示されている。
【０００９】
特開平８−３２４８７号には、キャリア振幅の一定な位相変調方式を用い、スペクトル拡散の自己相関特性を応用することにより、QAM変調方式と同様の振幅情報をもたせることができるスペクトル拡散通信システムが開示されている。
【００１０】
【発明が解決しようとする課題】
ところで、直接スペクトラム拡散方式において、受信側のベースバンドで逆拡散する場合、DMF(Digital  Matched  Filter)やSC(Sliding  Correlator)などの相関器が用いられるが、これら相関器が（拡散符号長）×（オーバーサンプリング数）の加算を行うため、出力のビット幅が増大するという問題点があった。これに伴いハードウエアの規模が大きくなるとともに、消費電力が増加するという問題点があった。
【００１１】
この発明は、かかる問題点に鑑みてなされたものであり、ビット誤り率を劣化させることなく、復調器のビット幅を少なくすることができるスペクトラム拡散受信機及びスペクトラム拡散受信機の自動利得制御回路を提供する。併せて、小型化および省電力化を図ることを目的とする。
【００１２】
【課題を解決するための手段】
この発明は、ＱＰＳＫ変調方式を用いるスペクトラム拡散通信用受信機において、受信信号に基づき得られた中間周波数信号を、直交するベースバンド信号に変換する直交検波回路と、前記ベースバンド信号と拡散符号との間の相関をそれぞれ算出する二つの相関器と、前記ベースバンド信号の各シンボル周期における有効ビット数を算出する有効ビット数算出手段、および、算出された有効ビット数に基づき、相関器から出力されたＩ成分およびＱ成分をそれぞれ示すｍビットのデータから、符号ビットと、（有効ビット数−１）桁目のビットから連続する（ｎ−１）ビットからなるｎ（ｍ＞ｎ）ビットのデータを取り出すデータ選択手段を有する自動利得制御回路と、当該自動利得制御回路にて得られたｎビットのデータに基づき、Ｉ成分とＱ成分との比から位相を算出するとともに、算出された位相を差動復号してデータを復号する復号回路とを備えたものである。
【００１３】
この発明の好ましい態様においては、前記利得制御回路の有効ビット数算出手段が、前記直交するベースバンド信号のそれぞれについて各シンボル周期における絶対値の最大値を検出する最大値検出回路と、前記最大値と、所定の閾値とを比較する比較回路とを備え、比較回路の出力が有効ビット数を示すように構成されている。さらに、有効ビット数算出手段の比較回路が、（有効ビット数−１）桁目のビットが略変化する位置に対応する値を閾値として有しているのが好ましい。
【００１５】
【発明の実施の形態】
発明の実施の形態１．
以下、この発明の実施の形態１につき説明を加える。この実施の形態においては、図示しない送信側で同相成分と遅延回路により時間差Ｔｄを与えた直交成分のＱＰＳＫ変調を行っている。
【００１６】
＜全体説明＞
図１は、図示しない送信機に対応する受信機の概略を示すブロック図である。
【００１７】
図示しない送信機からの送信信号は、受信機の図示しない受信アンテナにより受信され、図示しないフロントエンドにおいて中間周波数信号（ＩＦ）  ＤＡＴＡに変換される。ＤＡＴＡは２つに分岐され、それぞれ乗算器２１ａ，２１ｂに入力される。また、乗算器２１ａには局部発振器２２からの搬送波が、乗算器２１ｂには移相器２３によりπ／２だけ位相がずらされた搬送波が供給される。乗算器２１ａ，２１ｂにおいて直交検波がなされ、Ｉチャネルの信号、Ｑチャネルの信号がそれぞれ出力される。アナログ−デジタル（Ａ／Ｄ）変換器２４ａ，２４ｂはそれぞれＩチャネルの信号、Ｑチャネルの信号をデジタル信号に変換する。変換されたＩＱチャネルのデジタル信号はそれぞれDMF(Digital  Matched  Filter)３３ａ，３３ｂ及びＡＧＣ３４に入力される。
【００１８】
ＤＭＦ３３ａ，３３ｂは、拡散符号と入力データとの相関を求めて出力する。
【００１９】
位相計算機(phase calculator)２８は、クロック１に基づき、サンプリングされた相関値Ｉｓ及びＱｓに基づき位相φを計算する。差動復号回路(differential decoder)２９は、クロック１に基づき、シンボル周期間の位相の変化分φｄを求める。
【００２０】
自動周波数制御回路（ＡＦＣ）３０は、クロック１に基づき、上記位相の変化量φｄからキャリア周波数誤差を計算し補正するとともに、補正された位相の変化分θを出力する。
【００２１】
復号回路(decision)３１は、クロック再生回路３２がクロック１とともに発生するクロック２に基づき、データの復号を行う。
【００２２】
クロック再生回路(clock recovery circuit)３２は、相関値の直交成分ｑ  ｃｏｒｒと同相成分ｉ  ｃｏｒｒに基づき同期捕捉及び同期追従を行い、クロック１及び２を出力する。
【００２３】
図１に示すように、ＤＭＦ３３ａ、３３ｂの後段に、自動利得制御（ＡＧＣ）回路３４が設けられている。ＤＭＦ３３ａ、３３ｂは、逆拡散を実行するように構成されている。位相演算回路３５の機能は、この実施の形態においては、位相角φの演算（後述の式(１)および式(２)参照）のために、予め位相角を記憶したＲＯＭ(Read Only Memory)を用いている。相関値の同相成分を示すデータｉ  ｃｏｒｒおよび相関値の直交成分を示すデータｑ  ｃｏｒｒは、それぞれ、ｍビットのデータであると考える。
【００２４】
ＡＧＣ回路３４は、Ａ／Ｄ変換器２４ａ、２４ｂからのデータにしたがって、受け入れたｍビットのデータｉ  ｃｏｒｒおよびｑ  ｃｏｒｒから、ｎ（ｍ＞ｎ）ビットのデータｉ  ａｇｃおよびｑ  ａｇｃを得て、得られたデータを位相演算回路３５およびクロック再生回路３２に出力する。
【００２５】
＜ＡＧＣ回路＞
次に、本実施の形態にかかるＡＧＣ回路３４の構成を、図２を参照して、より詳細に説明する。図２に示すように、ＡＧＣ回路３４は、Ａ／Ｄ変換器２４ａ、２４ｂからの出力を受けて、受け入れたデータの絶対値をそれぞれ算出する絶対値回路３４１ａ、３４１ｂ、絶対値回路３４１ａ、３４１ｂからのデータを受け入れて、これらの最大値を検出する最大値検出回路３４２と、所定の閾値と、最大値検出回路３４２から与えられた最大値とを比較する比較器３４３と、比較器３４３からの出力にしたがって、ｍビットのデータ（ｉ  ｃｏｒｒおよびｑ  ｃｏｒｒ）から、ｎビットのデータ（ｉ  ａｇｃおよびｑ  ａｇｃ）を、それぞれ取出すセレクタ３４４ａ、３４４ｂとを備えている。
【００２６】
絶対値回路３４１ａには、乗算器２１ａにおいて直交検波により得られたＩチャンネルの信号をディジタル化したデータが与えられ、その一方、絶対値回路３４１ｂには、乗算器２１ｂにおいて得られたＱチャンネルの信号をディジタル化したデータが与えられる。これら絶対値回路３４１ａ、３４１ｂは、それぞれ、直交成分ｑおよび同相成分ｉの絶対値を求める。
【００２７】
絶対値回路３４１ａ、３４１ｂにより得られた絶対値は、最大値回路３４２に与えられる。最大値回路３４２は、再生したシンボル周期に同期して、これらの値の最大値を検出する。なお、ノイズにより瞬間的に値が過度に大きくなったとき、これを最大値回路３４２において最大値として検出するのを防止するためのノイズ影響除去手段／方法として、最小継続時間を設定して、最小継続時間を超えてその値が維持された場合に、その値を、最大値回路３４２において最大値として検出するように構成しても良い。
【００２８】
シンボルタイミングに同期して出力された最大値は、比較器３４３にて、所定の閾値と比較される。図３は、この実施の形態にかかる比較器３４３にて用いられる閾値の一例を説明するための図である。この例では、ＤＭＦへの入力ビット数が６（そのうち最上位ビットは符号ビット）、ＤＭＦでの演算に用いられる拡散率が１１、オーバーサンプリング数が２、ＤＭＦの出力ビット数が１１である。この例においては、ＤＭＦへの入力データの絶対値は、０≦|入力値|≦３１となる。その一方、拡散率およびオーバーサンプリング数を考慮すると、ＤＭＦからの出力データの絶対値は、０≦|出力値|≦６８２(＝31×11×2)となる。
【００２９】
そこで、出力値の絶対値の有効ビットを考慮すると、２４≦|入力値|≦３１の場合には、出力データの絶対値は、略１０ビットで表わされる。これは、５０７(１ＦＢ(HEX))≦|出力値|≦６８２（２ＡＡ(HEX)）となるからである。また、１２≦|入力値|≦２３の場合には、出力データの絶対値は、略９ビットで表わされる。これは、２４３（０Ｅ９(HEX)）≦|出力値|≦５０６（１ＦＡ(HEX)）となるからである。さらに、６≦|入力値|≦１１の場合には、出力データの絶対値は、略８ビットで表わされる。これは、１１１（０６F(HEX)）≦|出力値|≦２４２（０Ｅ８(HEX)）となるからである。同様に、３≦|入力値|≦５、|入力値|≦２、および、|入力値|≦１の場合には、出力データの絶対値は、それぞれ、略７ビット、略６ビットおよび略５ビットで表わされる。したがって、符号ビット（１ビット）を付加すると、ＤＭＦの出力データの有効ビット数は、図３の「有効ビット欄」に示すようになる。
【００３０】
そこで、本実施の形態においては、比較器３４３が、上述した複数の閾値を用いて、入力データの最大値のレベルを分類し、ＤＭＦ３３ａ、３３ｂから出力されるデータのレベル（有効ビット数）を想定している。比較器３４３は、比較結果（たとえば、有効ビット数、つまり符号ビットを除く最大ビットの桁数）をセレクタ３４４ａ、３４４ｂに出力する。
【００３１】
セレクタ３４４ａ、３４４ｂのそれぞれにおいて、ＤＭＦからのｍビットの出力から、有効ビットを含むように、符号ビットおよび連続する(ｎ−１)ビットのデータが選択され、選択されたｎビットのデータ（ｉ  ａｇｃおよびｑ  ａｇｃ）が出力される。
【００３２】
たとえば、上述した例において、入力データの絶対値が２４≦|入力値|≦３１である場合には、図３に示すように、有効ビットは１１ビットであるため、符号ビット（最上位ビット）および１０ビット目から連続して５ビットからなる６ビットのデータが、セレクタ３４４ａ、３４４ｂにて、それぞれ選択されて、６ビットのデータ（ｉ  ａｇｃおよびｑ  ａｇｃ）が出力される（図４（ａ）参照）。
【００３３】
また、入力データの絶対値が１２≦|入力値|≦２３である場合には、有効ビットは１０ビットであるため、符号ビット（最上位ビット）および９ビット目から連続して５ビットからなる６ビットのデータが出力される（図４（ｂ）参照）。
【００３４】
同様に、入力データの絶対値が６≦|入力値|≦１１である場合には、有効ビットは９ビットであるため、符号ビット（最上位ビット）および８ビット目から連続して５ビットからなる６ビットのデータが出力される（図４（ｃ）参照）。
【００３５】
このようにして、ＡＧＣ回路３４により、１１ビットのデータ（ｉ  ｃｏｒｒおよびｑ  ｃｏｒｒ）から、符号ビットおよび有効ビットのうち上位５ビットからなる６ビットのデータ（ｉ  ａｇｃおよびｑ  ａｇｃ）を得ることができる。
【００３６】
なお、通常のAGC回路はフィードバックループを備えるが、本実施の形態のAGC回路はフィードバックループを備えない。したがって安定であるとともに、ある時点の影響が有限の時間内で収束するという特徴を備える。
【００３７】
＜ＡＧＣ回路３４以降の回路の動作＞
位相演算回路３５においては、クロック再生回路３２からのクロック（Ｃｌｏｃｋ  １）に基づき、ＡＧＣ回路３４からの出力ｉ  ａｇｃおよびｑ  ａｇｃを、それぞれサンプリングし、次いで、サンプリングされたＩＱ相関値ＩｓおよびＱｓをアドレスとして、位相角を記憶したＲＯＭ（図示せず）からの出力（対応する位相角）を得る。さらに、位相演算回路３５においては、シンボル周期間の位相差φｄを求めることができる（式(３)参照）。
【００３８】
なお、本実施の形態においては、ｍビットのデータ（ｉ  ｃｏｒｒおよびｑ  ｃｏｒｒ）ではなく、上記ｍビットのデータから有効ビットを考慮して取出されたｎ（ｍ＞ｎ）ビットのデータ（ｉ  ａｇｃおよびｑ  ａｇｃ）を用いて、ＩＱ相関値ＩｓおよびＱｓ、位相角φ並びに位相差φｄを算出している。ここで、式(１)および式(２)に示すように、位相角φは、
φ(t1)＝arctan（Ｑｓ(t1)／Ｉｓ(t1)）                          （１）
φ(t2)＝−arctan（Ｉｓ(t2)／Ｑｓ(t2)）                        （２）
と表わされる。なお、Ｑｓ／ＩｓおよびＩｓ／Ｑｓは、ｍビットのデータ（ｉ  ｃｏｒｒおよびｑ  ｃｏｒｒ）に基づき得た場合と、ｎビットのデータ（ｉ  ａｇｃおよびｑ  ａｇｃ）に基づき得た場合とで、略同じ値となる。したがって、ＡＧＣ回路３４の出力であるデータ（ｉ  ａｇｃおよびｑ  ａｇｃ）を用いた場合であっても、適切な位相角φおよび位相差φｄを求めることが可能となる。
【００３９】
このように求められたφ(t1)、φ(t2)とにより、１シンボル前の信号と差分をとることにより位相角φおよび位相差φｄを得ることができる。
【００４０】
位相演算回路３５にて求められた位相差φｄは、自動周波数制御回路（ＡＦＣ）３０に与えられ、ＡＦＣ３０において、位相差φｄからキャリア周波数誤差が算出され、補正された位相の変化分θが出力される。
【００４１】
0003763947.tif 000002
また、復号回路３１においては、クロック（Ｃｌｏｃｋ２）にしたがって、データが復号されて、受信信号ＲＸ  ＤＡＴＡが出力される。
【００４２】
本実施の形態によれば、ＡＧＣ回路により、相関値の同相成分および直交成分をそれぞれ示すｍビットのデータｉ  ｃｏｒｒおよびｑ  ｃｏｒｒの有効ビットを考慮して、ｎビットのデータｉ  ａｇｃおよびｑ  ａｇｃを取り出し、これらデータｉ  ａｇｃおよびｑ  ａｇｃを用いて、位相角および位相差を演算している。このため、位相演算におけるビット数（或いはＲＯＭのデータ数）を縮小することができ、これにより、ビット誤り率（ＢＥＲ）を劣化させることなく、位相演算回路の回路規模を小さくすることが可能となる。
【００４３】
たとえば、上述したように、ｍ＝９およびｎ＝６と仮定して、位相演算回路に設けられたＲＯＭのサイズを考えてみる。なお、この場合に、位相の量子化ビット数を８ビットとし、ＲＯＭのサイズを小さくするために、位相平面を１／４に折り畳むことを考え、ＲＯＭの出力（位相角）のビット数を６ビットと仮定する。
【００４４】
ここで、ｍビットのデータ（ｉ  ｃｏｒｒおよびｑ  ｃｏｒｒ）に基づき、ＲＯＭの出力を得ることを考えると、アドレスとして、１６（(９−１)×２）ビット、データ６ビットを必要とする。このため、従来方式におけるＲＯＭの容量は、約６６ｋバイトとなる。これに対して、本実施の形態に記載されたように、ｎビットのデータ（ｉ  ａｇｃおよびｑ  ａｇｃ）に基づき、ＲＯＭの出力を得ることを考えると、アドレスとして、１０（(６−１)×２）ビット、データ６ビットを必要とする。このため、ＲＯＭの容量は、約１ｋバイトとなり、必要なＲＯＭの容量は、ｍビットのデータを使用する場合と比較して、１／６４以下となる。
【００４５】
＜シミュレーション結果＞
本出願人は、本実施の形態に関して、ビット誤り率（ＢＥＲ）を劣化させることなく、ｍビットのデータ（ｉ  ｃｏｒｒおよびｑ  ｃｏｒｒ）から、ＡＧＣ回路により、ｎビットのデータ（ｉ  ａｇｃおよびｑ  ａｇｃ）を得る際のビット数につき、シミュレーションを行った。その結果を以下に示す。
【００４６】
このシミュレーションの条件は次のとおりである。
【００４７】
0003763947.tif 000003
図５は、ＡＷＧＮ（白色ガウス雑音）環境下（Eb/No＝−２ｄＢ）でのＤＭＦの出力ビット幅とビット誤り率（ＢＥＲ）との関係を示す図である。
【００４８】
図５は、縦軸がBER、横軸がDMF出力ビット幅を示す。この図によればDMF出力ビット幅が増えればBERが減少することを示す。この図には示されていないが１１ビットのときにはこの発明の実施の形態のAGCを備えない場合と同じになる。この図は、４ビットのときBER＝８．５×１０-3、５ビットのときBER＝１．８×１０-3、６ビットのときBER＝１．２×１０-3、７ビットのときBER＝１．２×１０-3、８ビットのときBER＝１．１×１０-3である。
【００４９】
図５に示すように、４ビットから６ビットの間は、ビット数の増加に応じてBERは減少するものの、その後はビット数を増加しても大してBERは改善されない。したがって、BERの劣化なく復調するためには最低でも６ビット必要であるものの、それ以上増やしてもあまり意味がないことがわかる。そこで、この実施の形態では（DMF出力ビット幅）＝６に設定したのである。なお、多少のBERの劣化を容認できる場合では５ビットでもよいし、ビット数を増やせる場合は７ビット以上でもよい。
【００５０】
また、図６は、本実施の形態にかかるＡＧＣ回路のAWGN環境下におけるＢＥＲ特性を示す図である。ここでは、上述した例と同様に、ｍ＝９、ｎ＝６と設定している。図６において、曲線１５０１が、従来のもののように、ｍ（＝９）ビットのデータを、そのまま用いた場合に対応するＢＥＲ特性であり、曲線１５０２が、ＡＧＣ回路によりｎ（＝６）ビットのデータを用いた場合に対応するＢＥＲ特性である。図６に示すように、ビット幅を９ビットから６ビットに減少した場合でも、ＢＥＲの劣化は、０．３ｄＢ以下であることが理解できる。このBER特性劣化量に関しては、例えば、エリア半径100mのシステムを考えた場合、0.3dBの劣化は1mにも満たない距離となり、フェージングなどの影響で10dB以上劣化することを考えれば全く問題にならない程度である。
【００５１】
また、図７は、本実施の形態にかかるＡＧＣ回路のフェージング(flat  Rayleigh  fading(fD＝１０Hz))環境下におけるＢＥＲ特性を示す図である。ここでは、上述した例と同様に、ｍ＝９、ｎ＝６と設定している。図７において、曲線１６０１が、従来のもののように、ｍ（＝９）ビットのデータを、そのまま用いた場合に対応するＢＥＲ特性であり、曲線１６０２が、ＡＧＣ回路によりｎ（＝６）ビットのデータを用いた場合に対応するＢＥＲ特性である。図７に示すように、ビット幅を９ビットから６ビットに減少した場合でも、ＢＥＲの劣化は、０．２ｄＢ以下であることが理解できる。前述のように、このBER特性劣化量は全く問題にならない程度である。
【００５２】
【発明の効果】
以上のように、本発明によれば、相関器と位相角計算回路との間に、自動利得制御回路を配置し、この自動利得制御回路において、有効ビット数を考慮して、相関値の同相成分および直交成分をそれぞれ示すｍビットのデータから、ｎ（ｍ＞ｎ）ビットのデータを取出しているので、ビット数の増加を抑制し、ビット誤り率（ＢＥＲ）を劣化させることなく、位相角計算回路の回路規模を小さくすることができ、これにより、受信機の省電力化を図ることが可能となる。したがって、陸上移動体通信機器において、ROMサイズが削減できることにより消費電力が削減出来るので、バッテリー駆動型の携帯型機器のような低消費電力化が求められる製品に特に有効である。
【図面の簡単な説明】
【図１】本発明の発明の実施の形態１にかかる受信機の概略を示すブロック図である。
【図２】本発明の実施の形態１にかかるＡＧＣ回路を示すブロック図である。
【図３】本発明の実施の形態１にかかる比較器にて用いられる閾値の一例を説明するための図である。
【図４】本発明の実施の形態１にかかるＡＧＣ回路にて得られるデータを説明するための図である。
【図５】本発明の実施の形態１にかかるDMF出力ビット幅とビットエラーレート（BER）との関係のシミュレーション結果を示す図である。
【図６】本発明の実施の形態１にかかるAWGN環境下のBERのシミュレーション結果を示す図である。
【図７】本発明の実施の形態１にかかるフェージング環境下のBERのシミュレーション結果を示す図である。
【符号の説明】
２１  乗算器
２２  局部発振器
２３  移相器
２４  アナログ−デジタル（Ａ／Ｄ）変換器
３０  自動周波数制御回路（ＡＦＣ）
３１  復号回路
３２  クロック再生回路
３３  DMF（Digital  Matched  Filter）
３４  自動利得制御回路
３４１  絶対値回路
３４２  最大値検出回路
３４３  比較器
３４４  セレクタ
【図１】
0003763947.tif 000004
【図２】
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【図３】
0003763947.tif 000006
【図４】
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【図５】
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【図６】
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【図７】
0003763947.tif 000010