(57)【特許請求の範囲】
【請求項１】
複数個の半セクタ（４０２、４０４．．．）から構成されるアレイ手段を有する半導体集積回路メモリ装置において、前記複数個の半セクタの各々は、
ワード線の行（４０８−０．．．４０８−ｉ）と前記ワード線の行（４０６−０．．．４０６−ｋ）に交差するビット線の列とのアレイ状に形成される複数個のメモリセルを含み、前記メモリセルの各々は、ソースとドレインとフローティングゲートと制御ゲートとを有するフローティングゲートトランジスタを含み、さらに
複数個の半セクタビット線手段（ＳＢＬ−０．．．ＳＢＬ−ｋ）を含み、前記半セクタビット線手段の各々は、前記半セクタビット線手段に接続された前記メモリ手段が列を形成し、かつ前記列中の前記メモリセルが前記複数個の半セクタビット線手段に平行に接続されるように、各前記行のメモリセルのドレインに接続され、さらに
前記複数個の半セクタビット線手段に作動的に結合されて半セクタを選択するための手段（４１０−０．．．４１０−ｋ）を含み、
各前記行の前記メモリセルの前記制御ゲートは前記ワード線の１つに接続され、前記メモリセルの前記ソースは別個のそれぞれの接地線（４１２ｎ）に接続され、さらに
半セクタ接地線信号（ＡＲＶＳＳｎｍ）を発生するための接地線回路手段（３２２）を含み、前記複数個のセクタ中の選択されないセクタは前記選択されたセクタの消去動作の間に影響を受けず、
前記別個のそれぞれの接地線は前記接地線回路手段に接続されて前記半セクタ接地線信号を受け、
前記接地線回路手段は、半セクタ選択信号（Ｓｎ０ｍ）に応答して、前記半セクタが選択されると消去の間に所定の正電位となり、前記半セクタが選択されないと消去の間に接地電位となる、半セクタ接地線信号を発生し、
前記接地線回路手段は、第１および第２のインバータゲート（３２４、３２６）と、ＮＡＮＤ論理ゲート（３２８）と、第１および第２のＰチャネルＭＯＳトランジスタ（Ｐ３３０、Ｐ３３４）と、第１および第２のＮチャネルＭＯＳトランジスタ（Ｎ３３６、Ｎ３４０）と、抵抗器（Ｒ３４２）とを含み、
前記ＮＡＮＤ論理ゲートは、前記半セクタ接地線信号を受けるように接続される第１の入力と、前記第１のインバータゲートを介してＮウェル電圧（ＶＮＷｎｍ）を受けるように結合される第２の入力と、前記第２のインバータゲートの入力に接続される出力とを有
し、
前記第１のＰチャネルＭＯＳトランジスタは、電源電圧（ＶＣＣ）に接続されるソースと、前記第２のインバータゲートの出力に接続されるゲートと、前記第１のＮチャネルＭＯＳトランジスタのドレインに結合されるドレインとを有し、前記第１のＮチャネルＭＯＳトランジスタは、前記第２のインバータゲートの出力に接続されるゲートと、接地電位に接続されるソースとを有し、
前記第２のＰチャネルＭＯＳトランジスタは、電源電圧に接続されるソースと、前記第１のＰチャネルＭＯＳトランジスタのドレインに接続されるゲートと、前記第２のＮチャネルＭＯＳトランジスタのドレインに結合されるドレインとを有し、前記アレイ手段の半セクタの対応する１つに前記半セクタ接地線信号を与え、前記第２のＮチャネルＭＯＳトランジスタは、前記第１のＮチャネルＭＯＳトランジスタのドレインに接続されるゲートと、接地電位に接続されるソースとを有する、半導体集積回路メモリ装置。
【請求項２】
前記半セクタを選択するための手段は、各々がソースとドレインとゲートとを有する複数個の半セクタ選択トランジスタを含む、請求項１に記載の半導体集積回路メモリ装置。
【請求項３】
各前記半セクタビット線手段は前記半セクタ選択トランジスタのうちの１つのソースに接続される、請求項２に記載の半導体集積回路メモリ装置。
【請求項４】
前記半セクタ選択トランジスタの前記ゲートは半セクタ選択信号を受けるように接続される、請求項３に記載の半導体集積回路メモリ装置。
【請求項５】
前記所定の正電位は約＋５．０ボルトである、請求項１に記載の半導体集積回路メモリ装置。
【請求項６】
消去の間に選択されたセクタ中の前記メモリの前記制御ゲートに相対的に負の電位を発生しかつ供給するための負の供給手段をさらに含む、請求項１に記載の半導体集積回路メモリ装置。
【請求項７】
前記負の電位は約−１２．０ボルトである、請求項６に記載の半導体集積回路メモリ装置。
【請求項８】
複数個の半セクタ（４０２、４０４．．．）から構成されるアレイ手段を有する半導体集積回路メモリ装置において、前記複数個の半セクタの各々は、
ワード線の行（４０８−０．．．４０８−ｉ）と前記ワード線の行（４０６−０．．．４０６−ｋ）に交差するビット線の列とのアレイ状に形成される複数個のメモリセルを含み、前記メモリセルの各々は、ソースとドレインとフローティングゲートと制御ゲートとを有するフローティングゲートトランジスタを含み、さらに
複数個の半セクタビット線手段（ＳＢＬ−０．．．ＳＢＬ−ｋ）を含み、各前記半セクタビット線手段は、前記半セクタビット線手段に接続される前記メモリ手段が列を形成し、かつ前記列中の前記メモリセルが前記複数個の半セクタビット線手段に平行に接続されるように、各前記行のメモリセルのドレインに接続され、さらに
前記複数個の半セクタビット線手段に作動的に結合されて半セクタを選択するための手段（４１０−０．．．４１０−ｋ）を含み、
各前記行の前記メモリセルの前記制御ゲートは前記ワード線のうちの１つに接続され、前記メモリセルの前記ソースは別個のそれぞれの接地線（４１２ｎ）に接続され、さらに
複数の半セクタ接地線信号（ＡＲＶＳＳｎｍ）を発生するための複数個の接地線回路手段（３２２）を含み、前記複数個のセクタ中の選択されないセクタは前記選択されたセクタの消去動作の間に影響を受けず、
前記別個のそれぞれの接地線は前記複数個の接地線回路手段のうちの関連した１つに接続されて、前記複数の半セクタ接地線信号のうちの対応する１つを受け、
前記複数個の接地線回路手段の各々は、対応する半セクタ選択信号（Ｓｎ０ｍ）に応答して、前記半セクタが選択されると消去の間に所定の正電位となり、前記半セクタが選択されないと消去の間に接地電位となる、複数の半セクタ接地線信号のうちの対応する１つを発生し、
前記複数の接地線回路手段の各々は、第１および第２のインバータゲート（３２４、３
２６）と、ＮＡＮＤ論理ゲート（３２８）と、第１および第２のＰチャネルＭＯＳトランジスタ（Ｐ３３０、Ｐ３３４）と、第１および第２のＮチャネルＭＯＳトランジスタ（Ｎ３３６、Ｎ３４０）と、抵抗器（Ｒ３４２）とを含み、
前記ＮＡＮＤ論理ゲートは、前記半セクタ接地線信号の対応する１つを受けるように接続される第１の入力と、前記第１のインバータゲートを介してＮウェル電圧（ＶＮＷｎｍ）を受けるように結合される第２の入力と、前記第２のインバータゲートの入力に接続される出力とを有し、
前記第１のＰチャネルＭＯＳトランジスタは、電源電圧（ＶＣＣ）に接続されるソースと、前記第２のインバータゲートの出力に接続されるゲートと、前記第１のＮチャネルＭＯＳトランジスタのドレインに結合されるドレインとを有し、前記第１のＮチャネルＭＯＳトランジスタは、前記第２のインバータゲートの出力に接続されるゲートと、接地電位に接続されるソースとを有し、
前記第２のＰチャネルＭＯＳトランジスタは、電源電圧に接続されるソースと、前記第１のＰチャネルＭＯＳトランジスタのドレインに接続されるゲートと、前記第２のＮチャネルＭＯＳトランジスタのドレインに結合されるドレインとを有し、前記アレイ手段の半セクタの対応する１つに前記複数の半セクタ接地線信号の対応する１つを与え、前記第２のＮチャネルＭＯＳトランジスタは、前記第１のＮチャネルＭＯＳトランジスタのドレインに接続されるゲートと、接地電位に接続されるソースとを有する、半導体集積回路メモリ装置。
【請求項９】
前記半セクタを選択するための手段は、各々がソースとドレインとゲートとを有する複数個の半セクタ選択トランジスタを含む、請求項８に記載の半導体集積回路メモリ装置。
【請求項１０】
各前記半セクタビット線手段は前記半セクタ選択トランジスタのうちの１つのソースに接続される、請求項９に記載の半導体集積回路メモリ装置。
【請求項１１】
前記半セクタ選択トランジスタの前記ゲートは半セクタ選択信号を受けるように接続される、請求項１０に記載の半導体集積回路メモリ装置。
【請求項１２】
前記所定の正電位は約＋５．０ボルトである、請求項８に記載の半導体集積回路メモリ装置。
【請求項１３】
消去の間に選択されたセクタ中の前記メモリセルの前記制御ゲートに相対的に負の電位を発生しかつ供給するための負の供給手段をさらに含む、請求項８に記載の半導体集積回路メモリ装置。
【請求項１４】
前記負の電位は約−１２．０ボルトである、請求項１３に記載の半導体集積回路メモリ装置。
【請求項１５】
複数個の半セクタから構成されるアレイ手段を有する半導体集積回路メモリ装置において、前記複数個の半セクタの各々は、ワード線の行と前記ワード線の行に交差するビット線の列とのアレイ状に形成される複数個のメモリセルを含み、前記メモリセルの各々は、フローティングゲートと、制御ゲートと、個別の独立した接地線に接続されたソース領域と、ビット線のそれぞれ１つに結合されたドレイン領域とを含み、各メモリセルは主にホットエレクトロンをフローティングゲートに移すことによってプログラム可能であり、かつ主にエレクトロンをフローティングゲートからソース領域にトンネルすることによって消去可能であり、前記複数個の半セクタの各々は、
フラッシュ消去の間に相対的に負の電位を受ける各メモリセルの前記制御ゲートと、
半セクタ接地線信号（ＡＲＶＳＳｎｍ）を発生するための接地線回路手段（３２２）とを含み、前記別個の独立した接地線（４１２ｎ）は前記接地線回路手段に接続されて前記半セクタ接地線信号を受け、
前記接地線回路手段は、半セクタ選択信号（Ｓｎ０ｍ）に応答して、前記半セクタが選択されると消去の間に所定の正電位となり、前記半セクタが選択されないと消去の間に接地電位となる、半セクタ接地線信号を発生し、
前記接地線回路手段は、第１および第２のインバータゲート（３２４、３２６）と、ＮＡＮＤ論理ゲート（３２８）と、第１および第２のＰチャネルＭＯＳトランジスタ（Ｐ３
３０、Ｐ３３４）と、第１および第２のＮチャネルＭＯＳトランジスタ（Ｎ３３６、Ｎ３４０）と、抵抗器（Ｒ３４２）とを含み、
前記ＮＡＮＤ論理ゲートは、前記半セクタ接地線信号を受けるように接続される第１の入力と、前記第１のインバータゲートを介してＮウェル電圧（ＶＮＷｎｍ）を受けるように結合される第２の入力と、前記第２のインバータゲートの入力に接続される出力とを有し、
前記第１のＰチャネルＭＯＳトランジスタは、電源電圧（ＶＣＣ）に接続されるソースと、前記第２のインバータゲートの出力に接続されるゲートと、前記第１のＮチャネルＭＯＳトランジスタのドレインに結合されるドレインとを有し、前記第１のＮチャネルＭＯＳトランジスタは、前記第２のインバータゲートの出力に接続されるゲートと、接地電位に接続されるソースとを有し、
前記第２のＰチャネルＭＯＳトランジスタは、電源電圧に接続されるソースと、前記第１のＰチャネルＭＯＳトランジスタのドレインに接続されるゲートと、前記第２のＮチャネルＭＯＳトランジスタのドレインに結合されるドレインとを有し、前記アレイ手段の半セクタの対応する１つに前記半セクタ接地線信号を与え、前記第２のＮチャネルＭＯＳトランジスタは、前記第１のＮチャネルＭＯＳトランジスタのドレインに接続されるゲートと、接地電位に接続されるソースとを有する、半導体集積回路メモリ装置。
【発明の詳細な説明】
【０００１】
【発明の背景】
本発明は一般に、ページ指定消去アーキテクチャを有するフラッシュ電気的消去可能プログラマブル読出専用メモリ（ＥＥＰＲＯＭ）セルのアレイなどのフローティングゲートメモリ装置に関する。より特定的には、本発明は、耐久性を大きくしかつ性能を向上するために複数の独立したアレイ接地回路を含むページ指定消去を有するフラッシュＥＥＰＲＯＭセルのアレイのための改良されたアーキテクチャに関する。
【０００２】
【先行技術の説明】
１９９１年１２月３１日発行のサメール・エス・ハダド（Sameer S. Haddad）らへの米国特許第5,077,691 号には、負ゲート電圧消去動作を有するフラッシュＥＥＰＲＯＭアレイが開示される。'691特許は本発明と同一の譲受人に譲渡され、そのすべてがここに引用により援用される。正の消去電圧をフラッシュＥＥＰＲＯＭ中のすべてのメモリセルのソース領域にソース共通線を介して同時に与える代わりに、負の消去電圧をワード線を介して制御ゲートに与えることによって得られる利点の１つは、チップのメモリセルすべてを同時に消去しなければならない代わりに１行ごとに消去を選択的に行なうことができることである。好ましくは、１セクタを規定する各グループがページ選択可能な消去ブロックを与えるように行のグループが形成される。たとえば、大きな数からなるメモリアレイでは、Ｎ×Ｍ（つまり１０００以上）個のかかるメモリセルは典型的にはＮ×Ｍマトリックス形状で１つの集積回路チップ上に形成され、Ｎは列の数に相当し、Ｍは行の数に相当する。このマトリックスが１００万個（つまり１０２４×１０２４）のセルを有すると仮定すれば、各１２８行からなるグループはマトリックスを８つのセクタに分割するように協働して形成され得る。さらに、各セクタは２つのセグメント（左セクタおよび右セクタ）に分割され得る。したがって、メモリアレイは典型的には１６の半セクタから形成され得る。したがって、メモリアレイはすべてのメモリセルを同時に消去するのではなくて、所与の数の半セクタについて半セクタごとに選択的に消去され得る。
【０００３】
１９９２年６月３０日発行のアントニオ・ジェイ・モンタルボ（Antonio J. Montalvo ）らへの米国特許第5,126,808 号には、ページ指定消去アーキテクチャを有するフラッシュＥＥＰＲＯＭアレイが開示される。この'808特許は本発明と同一の譲受人に譲渡され、その全体がここに引用によって援用される。このページ指定消去アーキテクチャを用いると、ページの消去の間に相対的に高い−１２ボルトの負電位が数百ミリ秒の間選択されたページのワード線を介してトランジスタセルのすべての制御ゲートに与えられる。さらに、選択されたページ中のトランジスタセルのソース領域は約＋５．５ボルトの正電圧へと引き上げられ、そのドレイン領域はフローティングすることが可能となる。代替的に、１つの行を選択的に消去するために、選択されたページ中の１つのワード線のみに負電圧を加えることもできる。選択されないすべてのページについては、ワード線に０ボルトが加えられる。先行技術のアーキテクチャの問題点は、選択されたページの消去の間に選択されないページのトランジスタセルもなお妨害されることである。これは、選択されないページ中のワード線は接地されているにもかかわらず、フラッシュＥＥＰＲＯＭアレイ中のすべてのトランジスタセルのソース領域に結合される共通ソース線を介して、選択されたページのソース領域に＋５．０ボルトが加えられるためである。したがって、アレイ中で消去ディスターバンスが発生する。
【０００４】
さらに、'808特許では、この消去ディスターバンス（フローティングゲート上に記憶される電荷をディスターブすること）を完全に排除するために、選択されないページ中のすべてのワード線にＶＣＣレベルの＋５．０ボルトを加えることが提案されている。しかしながら、この技術には、制御ゲートおよびソース領域の容量が充電および放電されなければならないために各セルごとの電力消費が増大することから生じる欠点があった。この結果、１００万個以上のセルを有するメモリアレイ（メガバイトチップ）に必要な電力が実質的に増大し得る。この先行技術の第２の欠点は選択されないセクタ中のトランジスタメモリセル上での放電および充電の周期によって引き起こされ、これは耐久性を減じ、最終的には物理的損傷につながる。
【０００５】
同時係属中かつ同一譲受人に譲渡された１９９２年１０月２２日出願の「負電源（Negative Power Spply）」と題されたエム・エー・バン・バスカーク（M. A. Van Buskirk ）らへの米国特許出願連続番号第07/964,807号（対応の日本出願は特願平５−２６２４９５、１９９３年１０月２０日出願）には、フラッシュ消去の動作モードの間にワード線を介して、選択されたメモリセルトランジスタの制御ゲートに調整された電位を発生しかつ供給するための負電源が開示される。この出願連続番号第07/964,807号はその全体がここに引用により援用される。'807出願の図１には、消去の間に選択されたメモリセルのソース領域にＶＣＣレベルの＋５．０ボルトを供給するために使用されるアレイＶＳＳ回路２２を含む負電源１０のブロック図が示される。アレイＶＳＳ回路２２の概略の回路図は'807出願の図９に示される。アレイＶＳＳ回路２２は全メモリアレイのために一度使用され、このアレイのためにたった１つの大域接地線ＶＳＳを与える。したがって、'808特許に関してここに議論したのと同じ欠点が'807出願にも同様に見られる。
【０００６】
本発明は、上述の'808特許および'807出願の各々に示される、メモリアレイのために１つの大域接地線ＶＳＳを用いる先行技術に対して大幅な改良を示す。本発明は各々が半セクタ接地線信号を発生する複数個の接地線回路を含む。各半セクタ中のすべてのメモリセルトランジスタのソース領域は別個の独立した接地線に接続される。別個の独立した接地線の各々は、対応する接地線回路の１つに接続されて、フラッシュ消去の間に所定の正電位である関連した半セクタ接地線信号を受ける。
【０００７】
【発明の概要】
したがって、本発明の一般的な目的は、ページ指定消去を有するフラッシュＥＥＰＲＯＭセルのアレイのための改良されたアーキテクチャを提供し、かつ先行技術のページ指定消去アーキテクチャの欠点を克服することである。
【０００８】
本発明の１つの目的は、耐久性を高めかつ性能を向上させるために複数の独立したアレイ接地線回路を含む、ページ指定消去を有するフラッシュＥＥＰＲＯＭセルのアレイのための改良されたアーキテクチャを提供することである。
【０００９】
本発明の他の目的は、その各々が半セクタと関連して、消去の間に所定の正電位である半セクタ接地線信号を発生するための複数個の接地線回路を含む、ページ指定消去を有するフラッシュＥＥＰＲＯＭセルのアレイのための改良されたアーキテクチャを提供することである。
【００１０】
本発明のさらに他の目的は、各半セクタ中の接地線が半セクタ接地信号を発生するために用いられ、かつ別個の独立した接地線が各半セクタ中のメモリセルトランジスタのソースおよび対応する接地線回路に接続されて半セクタ接地線信号を受ける、ページ指定消去を有するフラッシュＥＥＰＲＯＭセルのアレイのための改良されたアーキテクチャを提供することである。
【００１１】
これらの目標および目的に従って、本発明は複数個の半セクタから形成されるアレイ手段を有する半導体集積回路メモリ装置を提供することに関する。複数個の半セクタの各々はワード線の行とワード線の行に交差するビット線の列とのアレイ状に形成される複数個のメモリセルを含む。各メモリセルは、ソース、ドレイン、フローティングゲートおよび制御ゲートを有するフローティングゲートトランジスタを含む。複数個の半セクタビット線の各々は、半セクタビット線に接続されるメモリセルが１つの列を形成し、かつ列中のメモリセルが半セクタビット線に平行に接続されるように、各行のメモリセルのドレインに接続される。複数個の半セクタビット線に作動的に結合されて１つの半セクタを選択するための手段が設けられる。
【００１２】
各行のメモリセルの制御ゲートはワード線のうちの１つに接続される。メモリセルのソースは別個の独立した接地線に接続される。接地線回路は半セクタ接地線信号を発生するために設けられる。複数個のセクタ中の選択されないセクタは選択されたセクタのフラッシュ消去動作の間に影響を受けない。別個の独立した接地線は接地線回路に接続されて半セクタ接地線信号を受ける。
【００１３】
本発明のこれらのおよび他の目的および利点は添付の図面とともに考慮する場合に以下の詳細な説明からより完全に明白となるであろう。添付図面中、類似の参照番号は対応部分を示す。
【００１４】
【実施例】
ここで図面を詳細に参照して、図１にブロック図が示され、これは上述の'807出願の図１に対応するもので、フラッシュ消去動作モードの間に、選択されたメモリセルトランジスタの制御ゲートにワード線を介して調整された負電位を発生しかつ供給するための先行技術の負電源１０である。負電源１０は、Ｎ×Ｍマトリックスに配列された多数のフラッシュＥＥＰＲＯＭメモリセルを有するアレイを含む１つの集積回路チップ（図示せず）の一部として構成される。典型的には＋５．０ボルトである外部またはオフチップ電源電位ＶＣＣ（これも図示せず）が集積回路チップに供給され、かつ負電源１０の入力に与えられる。フラッシュＥＥＰＲＯＭメモリセルのアレイは列および行を規定するように基板上に形成され、基板は少なくとも行の１つに沿って延びる共通ソース線と各列に沿って延びる複数個のビット線とを含む。各メモリセルは共通ソース線に結合されたＮ型ソース領域と、制御ゲートと、フローティングゲートと、チャネル領域と、ビット線のそれぞれ１つに結合されるＮ型ドレイン領域とを含む。さらに、各メモリセルは、ホットエレクトロンをフローティングゲート中へ移すことによって主としてプログラム可能であり、かつエレクトロンをフローティングゲートからソース領域へトンネルすることによって主として消去可能である。
【００１５】
図１の負電源１０は４段のクロック回路１４に応答して相対的に高い負電位ＮＥＧＯＵＴをライン３６上に発生するためのＰチャネルチャージポンプ回路１２を含む。電源１０はまた外部電源電圧ＶＣＣに関して負の高電圧を調整するための負の調整器回路１６と、負のウェル電圧ＶＮＷをライン３４上に発生するために使用される負のウェル回路２０中のＰチャネルプルアップ装置の酸化物を保護するための保護回路１８とを含む。さらに、負電源はアレイＶＳＳ信号をライン６４上に発生するためのアレイＶＳＳ回路２２を含む。アレイＶＳＳ信号は消去の間に、選択されたメモリセルのソース領域に＋５．０ボルトを加える。
【００１６】
メモリアレイがたとえば物理的に１０２４行×１０２４列のマトリックスに配列されている場合は、ページ選択可能消去ブロックを規定するセクタを形成するように所定数の行がグループにされ得るということを理解されたい。たとえば１０２４行は各々同数の行（各１２８行）からなる８つのセクタに分割され得る。しかしながら、各セクタは同一ではない数の行から形成されてもよいということが当業者には明白である。さらに、列は各セクタが左側と右側とを有するようにセグメントに分割され得る。
【００１７】
したがって、点線内のポンプ回路１２および負のウェル回路２０は、８つのセクタの各々について各側（左および右）に１度ずつ１６回繰返されるということが理解される。参照符号ｎ＝０，１，…，７であり、かつ参照符号ｍ＝Ｌ（左）またはＲ（右）である。しかしながら、アレイＶＳＳ回路２２は一度しか反復されず、８つの左セクタと８つの右セクタとに１つずつ形成される。
【００１８】
図１のアレイＶＳＳ回路はライン６６上で消去制御信号ＤＯ  ＥＲＡＳＥを受取り、このライン６６はノードＥＲに接続される。さらに、アレイＶＳＳ回路は入力ノードＥＲＰＵＢ０ＭないしＥＲＰＵＢ７Ｍを含み、これらはライン６２を介してのノードＥＲＰＵＢＮＭ上の出力信号と同様、他の負のウェル回路上の他の対応する出力信号に接続される。アレイＶＳＳ回路２２はその出力上でアレイＶＳＳ信号をライン６４に発生する。
【００１９】
図２には図１のアレイＶＳＳ回路２２の詳細な概略の回路図が示される。アレイ回路２２は複数個（８）のＰチャネル消去プルアップトランジスタＰ９００−Ｐ９０７を有する。トランジスタＰ９００−Ｐ９０７の各々はアレイの特定の半分中の８つのセクタの１つに関連する。トランジスタＰ９００−Ｐ９０７のソースは電源電位ＶＣＣに接続される。これらのトランジスタのゲートはデコード信号ＥＲＰＵＢ０ｍ−ＥＲＰＵＢ７ｍのうちのそれぞれ１つを受けるように接続される。これらのトランジスタのドレインは負荷抵抗器Ｒ９００−Ｒ９０７の各々１つを介して共通ノード１１６に結合される。ノード１１６はアレイ信号ＡＲＶＳＳｍを与える。
【００２０】
非消去動作モードの間、デコード信号ＥＲＰＵＢ０ｍ−ＥＲＰＵＢ７ｍのすべてはトランジスタＰ９０１−Ｐ９０７のすべてがオフになるようにハイである。さらに、消去信号ＥＲは、ＮＯＲゲートの出力がハイになってプルダウントランジスタＮ９０１をオンにするように、非消去モードの間はローである。この結果アレイ信号ＡＲＶＳＳｍは接地される。なお、この先行技術では、アレイの各半分中のフラッシュＥＥＰＲＯＭセルのソースはすべて共通結合され、このアレイ信号ＡＲＶＳＳｍを受けるように接続される。
【００２１】
消去モードの間、消去信号ＥＲは、ＮＯＲゲートの出力がローとなりプルダウントランジスタＮ９０１をオフにするようにハイになる。したがって、アレイの半分中の８つのセクタのうちの１つが消去モードの間に選択される場合、その対応するデコード信号はローとなり、関連する消去プルアップトランジスタをオンにする。この結果、アレイ信号ＡＲＶＳＳｍは、アレイ半分の選択されたセクタ中のメモリセルのソースに消去動作の間に＋５．０ボルトが加えられるように、電源電位ＶＣＣにされる。しかしながら、これによりアレイ半分中の選択されないセクタ中のメモリセルのすべてのソースにも同様に＋５．０ボルトが加えられるという望ましくない影響を及ぼす。このことはセルトランジスタの充電および放電の周期を増大させ、これにより耐久性を減じ性能を悪化させる。
【００２２】
周期充電という所望されない影響を克服するために、本発明は大域型アレイＶＳＳ回路２２を複数個の半セクタベースのアレイＡＲＶＳＳｎｍ接地線回路３２２と取換える。アレイＡＲＶＳＳｎｍ接地線回路の各々は、選択されない経路セクタ中のメモリセルのソース領域が消去の間に接地電位に保持されるように、個々の半セクタ接地線信号を発生するために用いられる。特に、メモリアレイが１６の半セクタ（左側および右側の各々に８つの半セクタ）に分割される場合、各々が対応する半セクタの１つに関連する１６のかかるアレイＡＲＶＳＳｎｍ接地線回路３２２が設けられる。半セクタベースのアレイＡＲＶＳＳｎｍ回路３２２の１つの詳細な概略の回路図が図３に示される。
【００２３】
アレイＡＲＶＳＳｎｍ回路３２２は、インバータゲート３２４、３２６と、ＮＡＮＤ論理ゲート３２８と、ＰチャネルＭＯＳトランジスタＰ３３０−Ｐ３３４と、ＮチャネルＭＯＳトランジスタＮ３３６−Ｎ３４０と、抵抗器Ｒ３４２とを含む。ＮＡＮＤ論理ゲート３２８の第１の入力は、半セクタ選択信号Ｓｎ０ｍを受けるように接地線回路３２２の第１の入力端子３４４に接続される。ＮＡＮＤゲートの第２の入力はＮウェル電圧ＶＮＷｍを受けるためにインバータゲート３２４を介して接地線回路の第２の入力端子３４６に結合される。出力端子３４８はアレイの半セクタのために別個の独立した半セクタ接地線信号ＡＲＶＳＳｎｍを発生するために用いられる。
【００２４】
非消去動作の間、半セクタ選択信号Ｓｎ０ｍはローの論理レベルであり、かつＮウェル電圧ＶＮＷｎｍはハイの論理レベルである。これによりＮＡＮＤゲート３２８の出力がハイになり、トランジスタＰ３３０を導通し、かつトランジスタＮ３３６を非導通にする。この結果、出力プルダウントランジスタＮ３４０はオンにされ、かつ出力プルアップトランジスタＰ３３４はオフにされる。こうして、別個の独立した接地線信号ＡＲＶＳＳｎｍはローになる。
【００２５】
消去動作モードの間、負のウェル電圧ＶＮＷｎｍはローの論理レベルになる。また、半セクタ選択信号Ｓｎ０ｍは半セクタが選択された場合にのみハイになる。選択された半セクタについては、ＮＡＮＤゲート３２８の出力はローの論理レベルに変化する。これによりトランジスタＮ３３６を導通状態にし、かつトランジスタＰ３３０を非導通状態にする。この結果、出力プルダウントランジスタＮ３４０はオフにされ、かつ出力プルアップトランジスタはオンにされる。したがって、信号ＡＲＶＳＳｎｍは選択された半セクタについてのみハイになる。トランジスタＰ３３２およびＮ３３８の抵抗ならびにトランジスタＰ３３４のゲート容量は、クローバ電流効果を回避するようにトランジスタＮ３４０がＰ３３４がオンになる前にまずオフになることを保証するように働く。
【００２６】
半セクタ選択信号は選択されない半セクタについてはローであるため、アレイ接地線回路３２２中のＮＡＮＤゲート３２８の出力は選択されない半セクタについてはハイの論理レベルにとどまるということを理解されたい。したがって、別個の独立した接地線信号ＡＲＶＳＳｎｍは選択されない半セクタについては接地電位に維持される。本発明では先行技術のようにゲートディスターバンスを排除するために選択されない半セクタ中のメモリセルのゲートを上げる必要はなく、これはなぜなら消去の間に選択されない半セクタについてゲートもまた接地状態のままでいることが可能なためである。この態様によって消去の間の所望されない周期の効果が排除される。
【００２７】
図４には本発明のアーキテクチャを用いるフラッシュＥＥＰＲＯＭメモリセルアレイの２つの半セクタの概略の回路図が示される。２つの半セクタ４０２（セクタｎ）および４０４（セクタｎ＋１）はフラッシュＥＥＰＲＯＭメモリセルアレイ４００中に配列される。各セクタ４０２および４０４の構成は同一のため、セクタ４０２についてのみ説明を行なう。セクタ４０２は列４０６−０ないし４０６−ｋおよび行４０８−０ないし４０８−ｉのアレイに配列された多数のＥＥＰＲＯＭセルを含む。各フラッシュＥＥＰＲＯＭセルトランジスタは、ソースと、ドレインと、フローティングゲートと、制御ゲートとを含む。セクタ４０２には、そのセクタのフラッシュＥＥＰＲＯＭセルのゲートに結合される複数個のワード線ＷＬが設けられる。たとえば、行４０８−０内ではワード線ＷＬｎｍはその行のＥＥＰＲＯＭセルの制御ゲートに接続される。
【００２８】
セクタ４０２はまた、行ｐに配列された多数の半セクタ選択トランジスタ４１０−０ないし４１０−ｋを含む。選択トランジスタの数は列の数に対応する。各選択トランジスタはドレインとソースとゲートとを有する。行ｐでは、選択トランジスタのゲートはともに接続されて共通半セクタ選択信号ＳＳＥＬ０ｎを受け、これは図３の信号Ｓｎ０ｍに対応する。各選択トランジスタのドレインは、選択トランジスタが含まれる半セクタ中の列に関連したアレイビット線に接続される。たとえば、選択トランジスタ４１０−０のドレインは列４０６−０に関連し、アレイビット線ＢＬｊに接続される。各列４０６−０ないし４０６−ｋ中のフラッシュＥＥＰＲＯＭセルのドレインは関連するセクタビット線ＳＢＬ−０ないしＳＢＬ−ｋに接続される。セクタビット線はまた関連する選択トランジスタ４１０−０ないし４１０−ｋのソースに接続される。先行技術のフラッシュＥＥＰＲＯＭアレイアーキテクチャとは異なり、半セクタ４０２内のフラッシュＥＥＰＲＯＭセルのソースＳはすべてともに結合され、別個の独立したまたは個々の半セクタ接地線４１２ｎに結合される。
【００２９】
たとえば、別個の個々の接地線４１２ｎはセクタ４０２（セクタｎ）中のセルのソースのすべておよび内部ノード４１４ｎに接続される。ノード４１４ｎは図３のアレイＡＲＶＳＳｎｍ接地線回路３２２から個々の接地線信号ＡＲＶＳＳｎｍを受ける。したがって、個々の接地線信号ＡＲＶＳＳｎは、もし半セクタ４０２が他の選択されないセクタの妨害なしに選択されれば、消去の間に＋５．０ボルトに上げられる。言い換えれば、選択されないセクタはその対応する別個の接地線信号を接地電位にとどめる。
【００３０】
上述の詳細な説明より、本発明はページ指定消去を有するフラッシュＥＥＰＲＯＭセルのアレイのための改良されたアーキテクチャを提供することが理解される。アレイは複数個の半セクタから形成される。各半セクタでは、メモリセルトランジスタのソースが別個のそれぞれの接地線に接続される。接地線回路は半セクタ接地線信号を発生するために設けられる。別個のそれぞれの接地線は接地線回路に接続されて半セクタ接地線信号を受ける。
【００３１】
本発明の好ましい実施例と現在のところ考えられるものを例示しかつ説明してきたが、様々な変更および修正が可能であり、かつ本発明の真の範囲を逸脱することなくそのエレメントを等価物と取り替えることが可能であるということが当業者には理解される。さらに、本発明の中心範囲を逸脱することなく特定の状況または材料を本発明の教示に採り入れるために多数の修正がなされ得る。したがって、本発明は、本発明を実行するために企図されるベストモードとして開示される具体的実施例に限定されるものではなく、前掲の特許請求の範囲内のすべての実施例を含むと意図する。
【図面の簡単な説明】
【図１】先行技術のアレイＶＳＳ回路の負電源のブロック図である。
【図２】図１のアレイＶＳＳ回路の詳細な概略回路図である。
【図３】本発明の原理に従って構成された、半セクタ接地線回路の１つの概略の回路図である。
【図４】本発明のアーキテクチャを用いるフラッシュＥＥＰＲＯＭメモリセルアレイの２つのセクタを示す図である。
【符号の説明】
３２２  アレイＡＲＶＳＳｎｍ回路
３２４、３２６  インバータゲート
３２８  ＮＡＮＤ論理ゲート
Ｐ３３０−Ｐ３３４  ＰチャネルＭＯＳトランジスタ
Ｎ３３６−Ｎ３４０  ＮチャネルＭＯＳトランジスタ
Ｒ３４２  抵抗器
【図１】
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【図２】
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【図３】
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【図４】
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