(57)【特許請求の範囲】
【請求項１】
オーバーサンプリングΔΣ変換方式が採用されたΔΣモジュレータにおいて、
入力信号を減衰する減衰手段と、
前記減衰後の信号に対して１サンプル周期の遅延を与える遅延手段と、
前記遅延後の信号から、１サンプル周期の遅延を与えられて帰還した量子化後の信号を減算する減算手段と、
前記減算結果に対して積分を行うｎ（２以上の整数）段構成の積分手段と、
前記各積分手段出力と前記減衰後の信号とを加算する加算手段と、
前記加算結果を量子化し、当該量子化結果を出力信号とし、同時に、当該出力信号を帰還させる量子化手段と、
を備えることを特徴とするΔΣモジュレータ。
【請求項２】
前記減衰手段、遅延手段、減算手段、積分手段、加算手段、量子化手段、で構成される第１ステージのモジュレータに、前ステージにおける量子化誤差を入力信号とするｍ（整数）個のモジュレータをカスケード接続し、
各ステージの量子化結果に対して所定の補正処理を施し、
当該補正後の全信号の加算結果を出力信号とすることを特徴とする請求項１に記載のΔΣモジュレータ。
【請求項３】
前記量子化手段を多ビット化することを特徴とする請求項１または２に記載のΔΣモジュレータ。
【請求項４】
入力信号を減衰する減衰手段と、
前記減衰後の信号に対して１サンプル周期の遅延を与える遅延手段と、
前記遅延後の信号から、１サンプル周期の遅延を与えられて帰還した量子化後の信号を減算する減算手段と、
前記減算結果に対して積分を行うｎ（２以上の整数）段構成の積分手段と、
前記各積分手段出力と前記減衰後の信号とを加算する加算手段と、
前記加算結果を量子化し、当該量子化結果を出力信号とし、同時に、当該出力信号を帰還させる量子化手段と、
を有するΔΣモジュレータを備えることを特徴とするＡ／Ｄコンバータ。
【請求項５】
前記減衰手段、遅延手段、減算手段、積分手段、加算手段、量子化手段、で構成される第１ステージのモジュレータに、前ステージにおける量子化誤差を入力信号とするｍ（整数）個のモジュレータをカスケード接続し、各ステージの量子化結果に対して所定の補正処理を施し、当該補正後の全信号の加算結果を出力信号とするΔΣモジュレータ、
を備えることを特徴とする請求項４に記載のＡ／Ｄコンバータ。
【請求項６】
入力信号を減衰する減衰手段と、
前記減衰後の信号に対して１サンプル周期の遅延を与える遅延手段と、
前記遅延後の信号から、１サンプル周期の遅延を与えられて帰還した量子化後の信号を減算する減算手段と、
前記減算結果に対して積分を行うｎ（２以上の整数）段構成の積分手段と、
前記各積分手段出力と前記減衰後の信号とを加算する加算手段と、
前記加算結果を量子化し、当該量子化結果を出力信号とし、同時に、当該出力信号を帰還させる量子化手段と、
を有するΔΣモジュレータを備えることを特徴とするＤ／Ａコンバータ。
【請求項７】
前記減衰手段、遅延手段、減算手段、積分手段、加算手段、量子化手段、で構成される第１ステージのモジュレータに、前ステージにおける量子化誤差を入力信号とするｍ（整数）個のモジュレータをカスケード接続し、各ステージの量子化結果に対して所定の補正処理を施し、当該補正後の全信号の加算結果を出力信号とするΔΣモジュレータ、
を備えることを特徴とする請求項６に記載のＤ／Ａコンバータ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、オーディオ帯域のＡ／ＤコンバータおよびＤ／Ａコンバータとして広く用いられているオーバーサンプリングΔΣモジュレータに関するものであり、特に、信号伝達関数の周波数特性を改善可能なフィードフォワード構成のΔΣモジュレータに関するものである。
【０００２】
【従来の技術】
以下、従来のΔΣモジュレータについて説明する。現在、オーディオ帯域のＡ／ＤコンバータおよびＤ／Ａコンバータとしては、オーバーサンプリングΔΣ変換方式が広く用いられている。図１３は、オーバーサンプリングΔΣ変換方式が採用された従来のフィードフォワード構成のΔΣモジュレータの構成を示す図である。図１３において、１０１はアッテネータブロック（ｂ）であり、１０２，１０５は加算器（Ａｄｄ）であり、１０３，１０４は積分器（Ｉｎｔ）であり、１０６は量子化器（Ｑ）であり、１０７は遅延素子（ｚ-1）である。
【０００３】
なお、ΔΣモジュレータには、過振幅の入力を防ぐために、入力部にアッテネータブロック１０１を設ける。具体的にいうと、ΔΣモジュレータでは、高次になるにつれて積分器の段数が増え、最終段での振幅が大きくなるため、発振を防ぐ上でアッテネータブロックが必要不可欠となる。
【０００４】
ここで、上記従来のΔΣモジュレータの動作について説明する。フィードフォワード方式では、加算器１０２が、アッテネータブロック１０１出力の入力信号から、１サンプル周期だけ遅延を与えられた量子化後の信号を減算し、２段構成の積分器がその減算結果に対して積分を行い、加算器１０５が２段構成の各積分器出力を加算し、量子化器１０６が当該加算結果を量子化する。そして、当該量子化結果（入力信号成分＋量子化雑音）を、遅延素子１０７を介してΔΣモジュレータの入力に帰還させる。
【０００５】
上記従来のΔΣモジュレータでは、このような帰還ループにより、量子化雑音を次数に応じて変調することによって、すなわち、量子化雑音の周波数分布を高域に集中させ、低い周波数領域における雑音の影響を小さくすることによって（図１４参照）、ＳＮＲ（Signal to Noise Ratio）特性を向上させる。
【０００６】
【発明が解決しようとする課題】
しかしながら、上記、従来のΔΣモジュレータにおいては、下記の（１）式に示すように、信号伝達関数（ＳＴＦ：Signal Transfer Function）における量子化雑音の周波数特性が傾きを持つこととなり、高域でピーキングや減衰を起こす場合がある。
【０００７】
【数１】
0003785361.tif 000002
【０００８】
なお、（１）式では、ｂＸ＋ｂ（１−ｚ-1）Ｘの部分が上記周波数特性を表す。
【０００９】
したがって、従来のΔΣモジュレータでは、たとえば、信号帯域が周波数の高い領域に及ぶ場合、信号帯域内の周波数特性を補正するために、前後に補正用のフィルタが必要になる、という問題があった。
【００１０】
本発明は、上記に鑑みてなされたものであって、簡単な回路ブロックを挿入することにより、信号伝達関数の周波数特性を一定に保持することが可能なフィードフォワード構成のΔΣモジュレータを得ることを目的とする。
【００１１】
【課題を解決するための手段】
上述した課題を解決し、目的を達成するために、本発明にかかるΔΣモジュレータにあっては、入力信号を減衰する減衰手段と、前記減衰後の信号に対して１サンプル周期の遅延を与える遅延手段と、前記遅延後の信号から、１サンプル周期の遅延を与えられて帰還した量子化後の信号を減算する減算手段と、前記減算結果に対して積分を行うｎ（２以上の整数）段構成の積分手段と、前記各積分手段出力と前記減衰後の信号とを加算する加算手段と、前記加算結果を量子化し、当該量子化結果を出力信号とし、同時に、当該出力信号を帰還させる量子化手段と、を備えることを特徴とする。
【００１２】
つぎの発明にかかるΔΣモジュレータにあっては、前記減衰手段、遅延手段、減算手段、積分手段、加算手段、量子化手段、で構成される第１ステージのモジュレータに、前ステージにおける量子化誤差を入力信号とするｍ（整数）個のモジュレータをカスケード接続し、各ステージの量子化結果に対して所定の補正処理を施し、当該補正後の全信号の加算結果を出力信号とすることを特徴とする。
【００１３】
つぎの発明にかかるΔΣモジュレータにあっては、前記量子化手段を多ビット化することを特徴とする。
【００１４】
つぎの発明にかかるＡ／Ｄコンバータにあっては、入力信号を減衰する減衰手段と、前記減衰後の信号に対して１サンプル周期の遅延を与える遅延手段と、前記遅延後の信号から、１サンプル周期の遅延を与えられて帰還した量子化後の信号を減算する減算手段と、前記減算結果に対して積分を行うｎ（２以上の整数）段構成の積分手段と、前記各積分手段出力と前記減衰後の信号とを加算する加算手段と、前記加算結果を量子化し、当該量子化結果を出力信号とし、同時に、当該出力信号を帰還させる量子化手段と、を有するΔΣモジュレータを備えることを特徴とする。
【００１５】
つぎの発明にかかるＡ／Ｄコンバータにあっては、前記減衰手段、遅延手段、減算手段、積分手段、加算手段、量子化手段、で構成される第１ステージのモジュレータに、前ステージにおける量子化誤差を入力信号とするｍ（整数）個のモジュレータをカスケード接続し、各ステージの量子化結果に対して所定の補正処理を施し、当該補正後の全信号の加算結果を出力信号とするΔΣモジュレータ、を備えることを特徴とする。
【００１６】
つぎの発明にかかるＤ／Ａコンバータにあっては、入力信号を減衰する減衰手段と、前記減衰後の信号に対して１サンプル周期の遅延を与える遅延手段と、前記遅延後の信号から、１サンプル周期の遅延を与えられて帰還した量子化後の信号を減算する減算手段と、前記減算結果に対して積分を行うｎ（２以上の整数）段構成の積分手段と、前記各積分手段出力と前記減衰後の信号とを加算する加算手段と、前記加算結果を量子化し、当該量子化結果を出力信号とし、同時に、当該出力信号を帰還させる量子化手段と、を有するΔΣモジュレータを備えることを特徴とする。
【００１７】
つぎの発明にかかるＤ／Ａコンバータにあっては、前記減衰手段、遅延手段、減算手段、積分手段、加算手段、量子化手段、で構成される第１ステージのモジュレータに、前ステージにおける量子化誤差を入力信号とするｍ（整数）個のモジュレータをカスケード接続し、各ステージの量子化結果に対して所定の補正処理を施し、当該補正後の全信号の加算結果を出力信号とするΔΣモジュレータ、を備えることを特徴とする。
【００１８】
【発明の実施の形態】
以下に、本発明にかかるΔΣモジュレータ，Ａ／ＤコンバータおよびＤ／Ａコンバータの実施の形態を図面に基づいて詳細に説明する。なお、この実施の形態によりこの発明が限定されるものではない。
【００１９】
実施の形態１．
図１は、本発明にかかるΔΣモジュレータの実施の形態１の構成を示す図である。ここでは、オーバーサンプリングΔΣ変換方式を採用するフィードフォワード構成のΔΣモジュレータについて説明する。図１において、１はアッテネータブロック（ｂ（１））であり、２，５は加算器であり、３は積分器（Ｉｎｔ（１））であり、４は積分器（Ｉｎｔ（２））であり、６は量子化器であり、７，８は遅延素子（ｚ-1）であり、９はアッテネータブロック１と同じ値を持つアッテネータブロック（ｂ（２））である。
【００２０】
なお、ΔΣモジュレータには、過振幅の入力を防ぐために、入力部にアッテネータブロック１を設ける。具体的にいうと、ΔΣモジュレータでは、高次になるにつれて積分器の段数が増え、最終段での振幅が大きくなるため、発振を防ぐ上でアッテネータブロックが必要不可欠となる。
【００２１】
ここで、上記実施の形態１のΔΣモジュレータの動作について説明する。本実施の形態のΔΣモジュレータでは、入力信号Ｘをアッテネータブロック１にて減衰し、加算器２が、減衰後の信号ｂＸに対して１サンプル周期だけ遅延を与えた信号（遅延素子８出力：ｂｚ-1Ｘ）から、１サンプル周期だけ遅延を与えられた量子化後の信号（遅延素子７出力：ｚ-1Ｙ）を減算し、２段構成の積分器が、その減算結果に対して積分を行う。加算器５では、２段構成の各積分器出力と、入力信号Ｘをアッテネータブロック９にて減衰した信号ｂＸと、を加算し、量子化器６では、当該加算結果を量子化する。そして、当該量子化結果を出力信号Ｙとして出力する。同時に、当該量子化結果Ｙを、遅延素子７を介して加算器２の入力に帰還させる。
【００２２】
具体的にいうと、実施の形態１におけるΔΣモジュレータの出力信号Ｙは、図１に従って、以下の（２）式のように表すことができる。ただし、ｑは量子化誤差を表す。
【００２３】
【数２】
0003785361.tif 000003
【００２４】
このように、上記実施の形態１のΔΣモジュレータでは、上記帰還ループにより、量子化雑音を次数に応じて変調することによって、すなわち、量子化雑音の周波数分布を高域に集中させ、かつ低い周波数領域における雑音の影響を小さくすることによって、ＳＮＲ（Signal to Noise Ratio）特性を向上させる。
【００２５】
また、簡単な回路ブロックの挿入により、すなわち、加算器２に遅延素子８を介した信号ｂｚ-1Ｘを入力し、加算器５にアッテネータブロック９にて減衰した信号ｂＸを入力することにより、信号伝達関数の周波数特性を一定に保持する（（２）式参照）。これにより、本実施の形態においては、高域におけるピーキングや減衰を防止することができる。
【００２６】
なお、本実施の形態においては、同じ値を持つ２つのアッテネータブロックを備える構成としたが、これに限らず、図２に示すように、加算器５にアッテネータブロック１にて減衰した信号ｂＸを入力することとしてもよい。これにより、上記と同様の効果が得られるとともに、さらに、回路規模を削減することができる。
【００２７】
実施の形態２．
図３は、本発明にかかるΔΣモジュレータの実施の形態２の構成を示す図である。図３において、３−１，３−２，…，３−ｎは積分器（Ｉｎｔ（１），Ｉｎｔ（２），…，Ｉｎｔ（ｎ））である。なお、前述の実施の形態１と同様の構成については、同一の符号を付してその説明を省略する。また、前述した実施の形態１の図１と同様に、２つのアッテネータブロックを備える構成としてもよい。
【００２８】
ここで、本実施の形態のΔΣモジュレータの動作を説明する前に、従来の高次（ｎ次）のΔΣモジュレータの一例について説明する。図４は、従来のｎ次のΔΣモジュレータの構成を示す図である。従来のｎ次のΔΣモジュレータでは、加算器２が、減衰後の信号ｂＸから、１サンプル周期だけ遅延を与えられた量子化後の信号（遅延素子７出力：ｚ-1Ｙ）を減算し、ｎ段構成の積分器が、その減算結果に対して積分を行う。そして、加算器５では、ｎ段構成の各積分器出力を加算する。
【００２９】
具体的にいうと、図４のΔΣモジュレータの出力信号Ｙは、以下の（３）式のように表すことができる。
【００３０】
【数３】
0003785361.tif 000004
【００３１】
このように、図４に示すΔΣモジュレータは、従来技術において説明した図１３の積分器を単にｎ段構成にし、さらに高い周波数領域に量子化雑音を集中させることにより、高精度化を図っていた。しかしながら、このようなΔΣモジュレータは、量子化雑音の周波数特性が傾きを持つこととなり、高域でピーキングや減衰を起こす場合がある問題に加えて、さらに、量子化雑音の周波数特性が複雑化する、という問題も発生する。
【００３２】
そこで、本実施の形態においては、ΔΣモジュレータの高精度化の一例として、図３に示すように、積分器をｎ次構成とし、さらに、加算器２に減衰後の信号ｂＸに対して１サンプル周期だけ遅延を与えた信号ｂｚ-1Ｘを入力し、加算器５に減衰後の信号ｂＸを入力する。
【００３３】
すなわち、本実施の形態のΔΣモジュレータでは、加算器２が、減衰後の信号ｂＸに対して１サンプル周期だけ遅延を与えた信号（遅延素子８出力：ｂｚ-1Ｘ）から、１サンプル周期だけ遅延を与えられた量子化後の信号（遅延素子７出力：ｚ-1Ｙ）を減算し、ｎ段構成の積分器が、その減算結果に対して積分を行う。そして、加算器５では、ｎ段構成の各積分器出力と、入力信号Ｘをアッテネータブロック１にて減衰した信号ｂＸと、を加算する。
【００３４】
したがって、実施の形態２におけるΔΣモジュレータの出力信号Ｙは、図３に従って、以下の（４）式のように表すことができる。
【００３５】
【数４】
0003785361.tif 000005
【００３６】
このように、上記実施の形態２のΔΣモジュレータでは、量子化雑音の周波数分布を実施の形態１よりもさらに高域に集中させ、かつ低い周波数領域における雑音の影響を小さくすることによって、さらにＳＮＲ（Signal to Noise Ratio）特性を向上させる。
【００３７】
また、簡単な回路ブロックの挿入により、すなわち、加算器２に遅延素子８を介した信号ｂｚ-1Ｘを入力し、加算器５にアッテネータブロック１にて減衰した信号ｂＸを入力することにより、信号伝達関数の周波数特性を一定に保持する（（４）式参照）。これにより、ΔΣモジュレータの高精度化を実現できる。
【００３８】
実施の形態３．
図５は、本発明にかかるΔΣモジュレータの実施の形態３の構成を示す図である。図５において、１０，１２は加算器であり、１１は補正ロジック部である。なお、前述の実施の形態１および２と同様の構成については、同一の符号を付してその説明を省略する。
【００３９】
ここで、本実施の形態のΔΣモジュレータの動作を説明する前に、従来のカスケード接続のΔΣモジュレータの一例について説明する。図６は、従来のカスケード接続のΔΣモジュレータの構成を示す図である。従来のカスケード接続のΔΣモジュレータでは、まず、第１ステージにて信号Ｙ（１）を出力する。ここでは、加算器２が、減衰後の信号ｂＸから、１サンプル周期だけ遅延を与えられた量子化後の信号ｚ-1Ｙ（１）を減算し、２段構成の積分器が、その減算結果に対して積分を行う。そして、加算器５では、２段構成の各積分器出力を加算し、量子化器６では、当該加算結果を量子化する（量子化結果：Ｙ（１））。同時に、当該量子化結果Ｙ（１）を、遅延素子７を介して加算器２の入力に帰還させる。
【００４０】
具体的にいうと、図６に示す第１ステージの出力信号Ｙ（１）は、以下の（５）式のように表すことができる。
【００４１】
【数５】
0003785361.tif 000006
【００４２】
つぎに、第２ステージにて信号Ｙ（２）を出力する。ここでは、第１ステージ出力の量子化誤差ｑ（１）を入力とし（量子化器６の入出力の差）、加算器２が、量子化誤差を減衰した信号ｃｑ（１）から、１サンプル周期だけ遅延を与えられた量子化後の信号ｚ-1Ｙ（２）を減算し、２段構成の積分器が、その減算結果に対して積分を行う。そして、加算器５では、２段構成の各積分器出力を加算し、量子化器６では、当該加算結果を量子化する（量子化結果：Ｙ（２））。同時に、当該量子化結果Ｙ（２）を、遅延素子７を介して加算器２の入力に帰還させる。
【００４３】
具体的にいうと、図６に示す第２ステージの出力信号Ｙ（２）は、以下の（６）式のように表すことができる。
【００４４】
【数６】
0003785361.tif 000007
【００４５】
補正ロジック部１１では、（７）式に示す補正処理を行い、信号Ｙ（３）を出力する。
【００４６】
【数７】
0003785361.tif 000008
【００４７】
最後に、加算器１２では、（８）式に示すように信号Ｙ（１）と信号Ｙ（３）を加算し、信号Ｙを出力する。
【００４８】
【数８】
0003785361.tif 000009
【００４９】
このように、図６に示すΔΣモジュレータは、従来技術において説明した図１３の積分器を単にカスケード接続し、これにより高い周波数領域に量子化雑音を集中させることにより、高精度化を図っていた。しかしながら、このようなΔΣモジュレータは、量子化雑音の周波数特性が傾きを持つだけでなく、さらに、低次のノイズシェーピング項を有するため、十分な精度が得られない、という問題が発生する。（８）式では（１−ｚ-1）3ｑの部分が上記ノイズシェーピング項を表す。
【００５０】
そこで、本実施の形態においては、ΔΣモジュレータの高精度化の一例として、図５（ａ）に示すように、第１ステージにおいて、加算器５に入力信号Ｘを減衰した信号ｂＸを入力し、加算器２に減衰後の信号ｂＸに対して１サンプル周期だけ遅延を与えた信号ｂｚ-1Ｘを入力する。また、第２ステージにおいて、加算器５に第１ステージの量子化誤差ｑ（１）を減衰した信号ｃｑ（１）を入力し、加算器２に減衰後の信号ｃｑ（１）に対して１サンプル周期だけ遅延を与えた信号ｃｚ-1ｑ（１）を入力する。このとき、第１ステージと第２ステージには、同一次数かつ同一ビット数のモジュレータを用いる。
【００５１】
本実施の形態のカスケード接続のΔΣモジュレータでは、まず、図５（ａ）に示す第１ステージにて信号Ｙ（１）を出力する。ここでは、加算器２が、減衰後の信号ｂＸに対して１サンプル周期だけ遅延を与えた信号ｂｚ-1Ｘから、１サンプル周期だけ遅延を与えられた量子化後の信号ｚ-1Ｙを減算し、２段構成の積分器が、その減算結果に対して積分を行う。そして、加算器５では、２段構成の各積分器出力と、入力信号Ｘをアッテネータブロック９にて減衰した信号と、を加算し、量子化器６では、当該加算結果を量子化する（量子化結果：Ｙ（１））。同時に、当該量子化結果Ｙ（１）を、遅延素子７を介して加算器２の入力に帰還させる。
【００５２】
具体的にいうと、図５（ａ）に示す第１ステージの出力信号Ｙ（１）は、以下の（９）式のように表すことができる。
【００５３】
【数９】
0003785361.tif 000010
【００５４】
つぎに、図５（ａ）における第２ステージにて信号Ｙ（２）を出力する。ここでは、第１ステージ出力の量子化誤差ｑ（１）を入力とし（量子化器６の入出力の差）、加算器２が、量子化誤差を減衰した信号ｃｑ（１）に対して１サンプル周期だけ遅延を与えた信号ｃｚ-1ｑ（１）から、１サンプル周期だけ遅延を与えられた量子化後の信号ｚ-1Ｙ（２）を減算し、２段構成の積分器が、その減算結果に対して積分を行う。そして、加算器５では、２段構成の各積分器出力と、量子化誤差をアッテネータブロック９にて減衰した信号と、を加算し、量子化器６では、当該加算結果を量子化する（量子化結果：Ｙ（２））。同時に、当該量子化結果Ｙ（２）を、遅延素子７を介して加算器２の入力に帰還させる。
【００５５】
具体的にいうと、図５（ａ）に示す第２ステージの出力信号Ｙ（２）は、以下の（１０）式のように表すことができる。
【００５６】
【数１０】
0003785361.tif 000011
【００５７】
補正ロジック部１１では、（１１）式に示す補正処理を行い、信号Ｙ（３）を出力する。
【００５８】
【数１１】
0003785361.tif 000012
【００５９】
最後に、加算器１２では、（１２）式に示すように信号Ｙ（１）と信号Ｙ（３）を加算し、信号Ｙを出力する。
【００６０】
【数１２】
0003785361.tif 000013
【００６１】
このように、上記実施の形態３のΔΣモジュレータでは、量子化雑音の周波数分布を実施の形態１よりもさらに高域に集中させ、かつ低い周波数領域における雑音の影響を小さくすることによって、さらにＳＮＲ（Signal to Noise Ratio）特性を向上させる。
【００６２】
また、簡単な回路ブロックの挿入により、すなわち、第１ステージにおいて、加算器５に入力信号Ｘを減衰した信号ｂＸを入力し、加算器２に減衰後の信号ｂＸに対して１サンプル周期だけ遅延を与えた信号ｂｚ-1Ｘを入力し、第２ステージにおいて、加算器５に第１ステージの量子化誤差ｑ（１）を減衰した信号ｃｑ（１）を入力し、加算器２に減衰後の信号ｃｑ（１）に対して１サンプル周期だけ遅延を与えた信号ｃｚ-1ｑ（１）を入力することにより、信号伝達関数の周波数特性を一定に保持するとともに、低次のノイズシェーピング項を除去する。これにより、ΔΣモジュレータの高精度化を実現できる。
【００６３】
なお、実施の形態３の構成については、上記図５（ａ）に限らず、たとえば、図５（ｂ）のように補正ロジック部（１１ａ）を変更しても上記と同様の効果が得られる。この場合、出力信号Ｙは、（１３）式のように表すことができる。
【００６４】
【数１３】
0003785361.tif 000014
【００６５】
また、図５においては、各ステージにおいて、同じ値を持つ２つのアッテネータブロックを備える構成としたが、これに限らず、図７に示すように、加算器５にアッテネータブロック１にて減衰した信号ｂＸを入力することとしてもよい。すなわち、各ステージにおいて、１つのアッテネータブロックを共有する構成としてもよい。これにより、上記と同様の効果が得られるとともに、さらに、回路規模を削減することができる。
【００６６】
また、図５および図７においては、第１ステージと第２ステージの量子化器のビット数を同一としたが、これに限らず、図８のように、第２ステージの量子化器６ａのビット数を、第１ステージの量子化器６のビット数よりも多く設定することとしてもよい。これにより、さらにΔΣモジュレータの精度を向上させることができる。この場合、出力信号Ｙは、（１４）式のように表すことができる。
【００６７】
【数１４】
0003785361.tif 000015
【００６８】
また、図５、図７および図８においては、各ステージの次数を同一としたが、これに限らず、図９のように、第２ステージの次数を、第１のステージの次数よりも高くすることとしてもよい。これにより、さらにΔΣモジュレータの精度を向上させることができる。この場合、出力信号Ｙは、（１５）式のように表すことができる。
【００６９】
【数１５】
0003785361.tif 000016
【００７０】
実施の形態４．
図１０は、本発明にかかるΔΣモジュレータの実施の形態４の構成を示す図である。図１０において、１３，１５は加算器であり、１４は補正ロジック部である。なお、前述の実施の形態１，２および３と同様の構成については、同一の符号を付してその説明を省略する。ここでは、前述の実施の形態３と異なる動作についてのみ説明する。
【００７１】
ここで、上記実施の形態４のΔΣモジュレータの動作について説明する。本実施の形態では、ΔΣモジュレータのさらなる高精度化の一例として、３つ以上のステージを有するΔΣモジュレータについて説明する。なお、ここでは、説明の便宜上、３つのステージを有するΔΣモジュレータを用いる。具体的にいうと、図１０（ａ）に示すように、第１ステージにおいて、加算器５に入力信号Ｘを減衰した信号ｂＸを入力し、加算器２に減衰後の信号ｂＸに対して１サンプル周期だけ遅延を与えた信号ｂｚ-1Ｘを入力する。また、第２ステージにおいて、加算器５に第１ステージの量子化誤差ｑ（１）を減衰した信号ｃｑ（１）を入力し、加算器２に減衰後の信号ｃｑ（１）に対して１サンプル周期だけ遅延を与えた信号ｃｚ-1ｑ（１）を入力する。また、第３ステージにおいて、加算器５に第１ステージの量子化誤差ｑ（２）を減衰した信号ｄｑ（２）を入力し、加算器２に減衰後の信号ｄｑ（２）に対して１サンプル周期だけ遅延を与えた信号ｄｚ-1ｑ（２）を入力する。このとき、第１ステージと第２ステージと第３ステージには、同一次数かつ同一ビット数のモジュレータを用いる。
【００７２】
本実施の形態のカスケード接続のΔΣモジュレータでは、第１ステージ，第２ステージの後、図１０（ａ）における第３ステージにて信号Ｙ（３）を出力する。ここでは、第２ステージ出力の量子化誤差ｑ（２）を入力とし、加算器２が、量子化誤差を減衰した信号ｄｑ（２）に対して１サンプル周期だけ遅延を与えた信号ｄｚ-1ｑ（２）から、１サンプル周期だけ遅延を与えられた量子化後の信号ｚ-1Ｙ（３）を減算し、２段構成の積分器が、その減算結果に対して積分を行う。そして、加算器５では、２段構成の各積分器出力と、量子化誤差ｑ（３）をアッテネータブロック１にて減衰した信号と、を加算し、量子化器６では、当該加算結果を量子化する（量子化結果：Ｙ（３））。同時に、当該量子化結果Ｙ（３）を、遅延素子７を介して加算器２の入力に帰還させる。
【００７３】
具体的にいうと、図１０（ａ）に示す第３ステージの出力信号Ｙ（３）は、以下の（１６）式のように表すことができる。
【００７４】
【数１６】
0003785361.tif 000017
【００７５】
補正ロジック部１４では、（１７）式に示す補正処理を行い、信号Ｙ（４）を出力する。
【００７６】
【数１７】
0003785361.tif 000018
【００７７】
加算器１５では、（１８）式に示すように信号Ｙ（２）と信号Ｙ（４）を加算し、信号Ｙ（５）を出力する。
【００７８】
【数１８】
0003785361.tif 000019
【００７９】
補正ロジック部１１では、（１９）式に示す補正処理を行い、信号Ｙ（６）を出力する。
【００８０】
【数１９】
0003785361.tif 000020
【００８１】
最後に、加算器１２では、（２０）式に示すように信号Ｙ（１）と信号Ｙ（６）を加算し、信号Ｙを出力する。
【００８２】
【数２０】
0003785361.tif 000021
【００８３】
このように、上記実施の形態４のΔΣモジュレータでは、量子化雑音の周波数分布を実施の形態１よりもさらに高域に集中させ、かつ低い周波数領域における雑音の影響を小さくすることによって、さらにＳＮＲ（Signal to Noise Ratio）特性を向上させる。
【００８４】
また、簡単な回路ブロックの挿入により、すなわち、第１ステージにおいて、加算器５に入力信号Ｘを減衰した信号ｂＸを入力し、加算器２に減衰後の信号ｂＸに対して１サンプル周期だけ遅延を与えた信号ｂｚ-1Ｘを入力し、第２ステージにおいて、加算器５に第１ステージの量子化誤差ｑ（１）を減衰した信号ｃｑ（１）を入力し、加算器２に減衰後の信号ｃｑ（１）に対して１サンプル周期だけ遅延を与えた信号ｃｚ-1ｑ（１）を入力し、第３ステージにおいて、加算器５に第２ステージの量子化誤差ｑ（２）を減衰した信号ｄｑ（２）を入力し、加算器２に減衰後の信号ｄｑ（２）に対して１サンプル周期だけ遅延を与えた信号ｄｚ-1ｑ（２）を入力することにより、さらなる高精度化を実現できる。
【００８５】
なお、実施の形態４の構成については、上記図１０（ａ）に限らず、たとえば、図１０（ｂ）のように補正ロジック部（１１ａおよび１４ａ）を変更しても上記と同様の効果が得られる。この場合、出力信号Ｙは、（２１）式のように表すことができる。
【００８６】
【数２１】
0003785361.tif 000022
【００８７】
実施の形態５．
図１１は、実施の形態１〜４のΔΣモジュレータを用いたアナログ／ディジタル（Ａ／Ｄ）コンバータの構成を示す図であり、２１は実施の形態１〜４のΔΣモジュレータであり、２２はデシメーションフィルタである。
【００８８】
このように、実施の形態１〜４のΔΣモジュレータを用いることにより、信号伝達関数の周波数特性を一定に保持することが可能なＡ／Ｄコンバータを提供することができる。
【００８９】
実施の形態６．
図１２は、実施の形態１〜４のΔΣモジュレータを用いたディジタル／アナログ（Ｄ／Ａ）コンバータの構成を示す図であり、３１はインターポレーションフィルタであり、３２は内部ＤＡＣ（Ｄ／Ａコンバータ）であり、３３はアナログローパスフィルタである。
【００９０】
このように、実施の形態１〜４のΔΣモジュレータを用いることにより、信号伝達関数の周波数特性を一定に保持することが可能なＤ／Ａコンバータを提供することができる。
【００９１】
【発明の効果】
以上、説明したとおり、本発明によれば、減算手段に、減衰後の入力信号に対して１サンプル周期の遅延を与えた信号と、１サンプル周期の遅延を与えられて帰還した量子化後の信号と、を入力し、さらに、加算手段に、各積分手段出力と減衰後の入力信号とを入力する構成とした。これにより、信号伝達関数の周波数特性を一定に保持することができるため、高域におけるピーキングや減衰を防止することができる、という効果を奏する。
【００９２】
つぎの発明によれば、第１ステージにおいては、減算手段に、減衰後の入力信号に対して１サンプル周期の遅延を与えた信号と、１サンプル周期の遅延を与えられて帰還した量子化後の信号と、を入力し、さらに、加算手段に、各積分手段出力と減衰後の入力信号とを入力する構成とした。また、その他の第ｎステージにおいては、減算手段に、減衰後の前ステージの量子化誤差に対して１サンプル周期の遅延を与えた信号と、１サンプル周期の遅延を与えられて帰還した量子化後の信号と、を入力し、さらに、加算手段に、各積分手段出力と減衰後の前ステージの量子化誤差とを入力する構成とした。これにより、信号伝達関数の周波数特性を一定に保持するとともに、低次のノイズシェーピング項を除去することができるため、さらなる高精度化を実現できる、という効果を奏する。
【００９３】
つぎの発明によれば、たとえば、第２ステージの量子化手段のビット数を第１ステージの量子化手段のビット数よりも多く設定する。これにより、さらにΔΣモジュレータの精度を向上させることができる、という効果を奏する。
【００９４】
つぎの発明によれば、信号伝達関数の周波数特性を一定に保持することが可能なＡ／Ｄコンバータを得ることができる、という効果を奏する。
【００９５】
つぎの発明によれば、信号伝達関数の周波数特性を一定に保持するとともに、低次のノイズシェーピング項を除去することが可能なＡ／Ｄコンバータを得ることができる、という効果を奏する。
【００９６】
つぎの発明によれば、信号伝達関数の周波数特性を一定に保持することが可能なＤ／Ａコンバータを得ることができる、という効果を奏する。
【００９７】
つぎの発明によれば、信号伝達関数の周波数特性を一定に保持するとともに、低次のノイズシェーピング項を除去することが可能なＤ／Ａコンバータを得ることができる、という効果を奏する。
【図面の簡単な説明】
【図１】  本発明にかかるΔΣモジュレータの実施の形態１の構成を示す図である。
【図２】  本発明にかかるΔΣモジュレータの実施の形態１の構成を示す図である。
【図３】  本発明にかかるΔΣモジュレータの実施の形態２の構成を示す図である。
【図４】  従来のｎ次のΔΣモジュレータの構成を示す図である。
【図５】  本発明にかかるΔΣモジュレータの実施の形態３の構成を示す図である。
【図６】  従来のカスケード接続のΔΣモジュレータの構成を示す図である。
【図７】  本発明にかかるΔΣモジュレータの実施の形態３の構成を示す図である。
【図８】  本発明にかかるΔΣモジュレータの実施の形態３の構成を示す図である。
【図９】  本発明にかかるΔΣモジュレータの実施の形態３の構成を示す図である。
【図１０】  本発明にかかるΔΣモジュレータの実施の形態４の構成を示す図である。
【図１１】  本発明のΔΣモジュレータを用いたアナログ／ディジタル（Ａ／Ｄ）コンバータの構成を示す図である。
【図１２】  本発明のΔΣモジュレータを用いたディジタル／アナログ（Ｄ／Ａ）コンバータの構成を示す図である。
【図１３】  従来のΔΣモジュレータの構成を示す図である。
【図１４】  量子化雑音のモジュレーションの概念を示す図である。
【符号の説明】
１，９  アッテネータブロック、２，５，１０，１２，１３，１５  加算器、３，３−１，３−２，３−ｎ，４  積分器、６，６ａ  量子化器、７，８  遅延素子、１１，１１ａ，１４，１４ａ  補正ロジック部、２１  ΔΣモジュレータ、２２  デシメーションフィルタ、３１  インターポレーションフィルタ、３２内部ＤＡＣ（Ｄ／Ａコンバータ）、３３  アナログローパスフィルタ。
【図１】
0003785361.tif 000023
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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