(57)【特許請求の範囲】
【請求項１】
少なくとも２ビットの情報をプリデコードしたプリデコード情報を伝える第１の信号線群と、
前記第１の信号線群に並行するとともに、少なくとも２つの第１の部分および第２の部分に分割された、少なくとも２ビットの情報を伝える第２の信号線群と、
前記第２の信号線群の第１の部分と前記第２の信号線群の第２の部分との間に設けられ、前記第１の部分に伝わる情報を、そのロジックを反転させて前記第２の部分に伝える中継器群と、
前記第１の部分に伝わる情報をプリデコードする第１のプリデコード回路群と、
前記第１のプリデコード回路群と同じ構成を持ち、前記第２の部分に伝わる情報をプリデコードする第２のプリデコード回路群と、
前記第１のプリデコード回路のプリデコード情報と前記第１の信号線群に伝わるプリデコード情報とをデコードする第１のデコード回路群と、
前記第１のデコード回路群と同じ構成を持ち、前記第２のプリデコード回路のプリデコード情報と前記第１の信号線群に伝わるプリデコード情報とをデコードする第２のデコード回路群と
を具備することを特徴とする半導体集積回路装置。
【請求項２】
前記中継器群は、前記第１、第２のプリデコード回路群、および前記第１、第２のデコード回路群が選択されたときに活性化し、前記第１、第２のプリデコード回路群、および前記第１、第２のデコード回路群が選択されていないときに非活性化することを特徴とする請求項１に記載の半導体集積回路装置。
【請求項３】
前記第１、第２のプリデコード回路群、および前記第１、第２のデコード回路群は、ローデコーダ、およびカラムデコーダのいずれかを構成することを特徴とする請求項１および請求項２いずれか一項に記載の半導体集積回路装置。
【請求項４】
少なくとも３つの第１の部分、第２の部分、および第３の部分に分割された、複数ビットの情報を伝える信号線群と、
前記信号線群の第１の部分に伝わる前記複数ビットの情報を前記第２の部分に伝えるとともに、少なくとも１ビットの情報により制御される第１の中継器群と、
前記信号線群の第２の部分に伝わる前記複数ビットの情報をデコードする第１のデコード回路群と、
前記信号線群の第２の部分に伝わる前記複数ビットの情報を前記第３の部分に伝えるとともに、前記少なくとも１ビットの情報と相補な少なくとも１ビットの情報により制御される第２の中継器群と、
前記第１のデコード回路群と同じ構成を持ち、前記信号線群の第３の部分に伝わる前記複数ビットの情報をデコードする第２のデコード回路群と
を具備することを特徴とする半導体集積回路装置。
【請求項５】
前記第１、第２の中継器群は、前記第１、第２のデコード回路群が選択されたときに活性化し、前記第１、第２のプリデコード回路群、および前記第１、第２のデコード回路群が選択されていないときに非活性化することを特徴とする請求項４に記載の半導体集積回路装置。
【請求項６】
前記第１、第２のデコード回路群は、ローデコーダ、およびカラムデコーダのいずれかを構成することを特徴とする請求項４および請求項５いずれか一項に記載の半導体集積回路装置。
【請求項７】
複数の救済単位を含み、該複数の救済単位各々に、複数のメモリセル、およびスペアセルが配置されたセルアレイと、
前記複数の救済単位各々に、前記複数のスペアセルのうち、任意のスペアセルを選択するために設けられた複数のスペア選択線と、
前記複数の救済単位各々に、前記複数のスペア選択線それぞれに対応して設けられ、各対応するスペア選択線を駆動するスペア選択線ドライバと、
前記各スペア選択線ドライバそれぞれに対応して設けられ、各対応するスペア選択線ドライバを駆動するための置換制御情報が伝わる置換制御信号線群と、
前記置換制御信号線群のうち、一部の置換制御信号線群に対応して設けられた複数の冗長判定回路から構成される第１の冗長判定回路群と、
前記置換制御信号線群のうち、前記一部の置換制御信号線以外の置換制御信号線に対応して設けられた複数の冗長判定回路から構成される第２の冗長判定回路群とを具備し、
前記複数の冗長判定回路は各々、セルアレイの不良アドレス情報がプログラムされる不良アドレス指定用プログラム回路、前記不良アドレス情報プログラム回路にプログラムされた不良アドレス情報が入力アドレス情報に一致するか否かを検出する一致検出回路、前記置換制御信号線群との対応関係情報がプログラムされるマッピング用プログラム回路、前記一致検出回路の検出結果と前記マッピング用プログラム回路の対応関係情報とに基いて、前記置換制御信号線に対して前記置換制御情報を出力する出力回路とを少なくとも含み、
前記救済単位のうち、同じ救済単位内の前記スペア選択線を制御する置換制御信号線は、前記冗長判定回路の出力回路の出力をワイヤードオア接続せず、
前記救済単位のうち、異なる救済単位内の前記スペア選択線を制御する置換制御信号線のみ、前記冗長判定回路群の出力回路の出力をワイヤードオア接続することを特徴とする半導体集積回路装置。
【請求項８】
前記セルアレイは、行列状に配置された複数のサブアレイから構成され、
前記スペア選択線は、行方向、または列方向に沿ったサブアレイどうしで共有されることを特徴とする請求項７に記載の半導体集積回路装置。
【請求項９】
前記一部の置換制御信号線以外の置換制御信号線の数は、前記一部の置換制御信号線の数に等しいことを特徴とする請求項７に記載の半導体集積回路装置。
【請求項１０】
前記第１の冗長判定回路群は、前記第２の冗長判定回路群と並行して配置されていることを特徴とする請求項７乃至請求項９いずれか一項に記載の半導体集積回路装置。
【請求項１１】
前記第１のデコード回路群は、
前記第１の信号線群に伝わるプリデコード情報を受けるトランジスタ、及び前記第１のプリデコード回路のプリデコード情報を受けるトランジスタを含む第１の複数のデコード回路を含み、
前記第２のデコード回路群は、
前記第１の信号線群に伝わるプリデコード情報を受けるトランジスタ、及び前記第２のプリデコード回路のプリデコード情報を受けるトランジスタを含む第２の複数のデコード回路を含み、
前記第１のプリデコード回路のプリデコード情報を受けるトランジスタは、前記第１の複数のデコード回路で共有され、
前記第２のプリデコード回路のプリデコード情報を受けるトランジスタは、前記第２の複数のデコード回路で共有されることを特徴とする請求項１に記載の半導体集積回路装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体集積回路装置の動作の高速化に関し、特に大規模な記憶容量を有した半導体記憶装置に使用されるものである。
【０００２】
【従来の技術】
近年、1トランジスタ／１キャパシタ型のメモリセル構造を持つダイナミック型半導体記憶装置（ＤＲＡＭ）は、メモリセルの改良・微細加工技術及び回路設計技術の進歩により、その高集積化、およびその微細化が著しく進んでおり、今後もこの流れは続くと思われる。
【０００３】
ＤＲＡＭの高集積化、つまり記憶容量の大規模化に伴い、１チップに集積される周辺回路の数は益々多くなっている。たとえばアドレス情報をデコードし、セルアレイの行、または列を選択するローデコーダやカラムデコーダ、あるいは不良アドレス情報と入力アドレス情報とを比較し、予備のセルアレイを活性化させる救済回路等、その数は、次第に増大する傾向にある。
【０００４】
また、近年、ＤＲＡＭにおいては、記憶容量の大規模化とともに、その動作の高速化の要求も高まってきている。
【０００５】
【発明が解決しようとする課題】
しかし、ローデコーダやカラムデコーダ、あるいは救済回路等の数が増大した結果、動作の高速化の要求に対して不利な状況になってきた。
【０００６】
ローデコーダやカラムデコーダ、あるいは救済回路等の回路は、アドレス信号線に接続され、アドレス情報を処理するアドレス情報処理回路である。つまり、アドレス情報処理回路の数が増大した結果、アドレス信号線の負荷容量の増加が顕著になってきたためである。
【０００７】
アドレス信号線の負荷容量の増大は、動作の高速化の要求に対しては大変不利である。たとえばアドレス信号線の負荷容量が増大して、アドレス信号線の伝搬遅延が大きくなると、ローデコーダ、カラムデコーダ、あるいは救済回路等の処理動作が遅れ、この結果、読み出し速度、あるいは書き込み速度が遅くなってしまう。
【０００８】
この発明は、上記の事情に鑑み為されたもので、その目的は、高集積化の要求を満たしつつ、高集積化に伴った動作速度の低下を抑制することが可能な半導体集積回路装置を提供することにある。
【０００９】
【課題を解決するための手段】
この発明の第１の態様に係る半導体集積回路装置は、少なくとも２ビットの情報をプリデコードしたプリデコード情報を伝える第１の信号線群と、前記第１の信号線群に並行するとともに、少なくとも２つの第１の部分および第２の部分に分割された、少なくとも２ビットの情報を伝える第２の信号線群と、前記第２の信号線群の第１の部分と前記第２の信号線群の第２の部分との間に設けられ、前記第１の部分に伝わる情報を、そのロジックを反転させて前記第２の部分に伝える中継器群と、前記第１の部分に伝わる情報をプリデコードする第１のプリデコード回路群と、前記第１のプリデコード回路群と同じ構成を持ち、前記第２の部分に伝わる情報をプリデコードする第２のプリデコード回路群と、前記第１のプリデコード回路のプリデコード情報と前記第１の信号線群に伝わるプリデコード情報とをデコードする第１のデコード回路群と、前記第１のデコード回路群と同じ構成を持ち、前記第２のプリデコード回路のプリデコード情報と前記第１の信号線群に伝わるプリデコード情報とをデコードする第２のデコード回路群とを具備する。
【００２１】
上記第１の態様に係る半導体集積回路装置によれば、少なくとも２ビットの情報を伝える第２の信号線群を、少なくとも２つの第１の部分および第２の部分に分割し、これら第１の部分と第２の部分との間に中継器群を設ける。この中継器によって上記第２の信号線群の負荷容量は分割され、その負荷容量を減らすことができる。
【００２２】
また、上記第２の信号線群を、少なくとも２ビットの情報をプリデコードしたプリデコード情報を伝える第１の信号線群に並行させる。この構成により、プリデコードしたプリデコード情報を伝える信号線群のみを互いに並行させる場合に比べて、信号線群の数を減らすことができる。
【００２３】
また、信号線群が減ることで、第１、第２のデコード回路群に入力される信号数を減らすことができる。
【００２４】
よって、高集積化の要求を満たしつつ、高集積化に伴った動作速度の低下を抑制することが可能となる。
【００２５】
この発明の第２の態様に係る半導体集積回路装置は、少なくとも３つの第１の部分、第２の部分、および第３の部分に分割された、複数ビットの情報を伝える信号線群と、前記信号線群の第１の部分に伝わる前記複数ビットの情報を前記第２の部分に伝えるとともに、少なくとも１ビットの情報により制御される第１の中継器群と、前記信号線群の第２の部分に伝わる前記複数ビットの情報をデコードする第１のデコード回路群と、前記信号線群の第２の部分に伝わる前記複数ビットの情報を前記第３の部分に伝えるとともに、前記少なくとも１ビットの情報と相補な少なくとも１ビットの情報により制御される第２の中継器群と、前記第１のデコード回路群と同じ構成を持ち、前記信号線群の第３の部分に伝わる前記複数ビットの情報をデコードする第２のデコード回路群とを具備する。
【００２６】
上記第２の態様に係る半導体集積回路装置によれば、複数ビットの情報を伝える信号線群は、第１、第２の中継器群によって分割されるので、その負荷容量を減らすことができる。
【００２７】
また、第１の中継器群を少なくとも１ビットの情報により制御し、第２の中継器群をその相補な情報により制御するようにしたので、第１、第２のデコード回路群を構成するデコード回路への入力信号数を減らすことができる。
【００２８】
よって、高集積化の要求を満たしつつ、高集積化に伴った動作速度の低下を抑制することが可能となる。
【００２９】
この発明の第３態様に係る半導体集積回路装置は、複数の救済単位を含み、該複数の救済単位各々に、複数のメモリセル、およびスペアセルが配置されたセルアレイと、  前記複数の救済単位各々に、前記複数のスペアセルのうち、任意のスペアセルを選択するために設けられた複数のスペア選択線と、前記複数の救済単位各々に、前記複数のスペア選択線それぞれに対応して設けられ、各対応するスペア選択線を駆動するスペア選択線ドライバと、前記各スペア選択線ドライバそれぞれに対応して設けられ、各対応するスペア選択線ドライバを駆動するための置換制御情報が伝わる置換制御信号線群と、前記置換制御信号線群のうち、一部の置換制御信号線群に対応して設けられた複数の冗長判定回路から構成される第１の冗長判定回路群と、前記置換制御信号線群のうち、前記一部の置換制御信号線以外の置換制御信号線に対応して設けられた複数の冗長判定回路から構成される第２の冗長判定回路群とを具備し、前記複数の冗長判定回路は各々、セルアレイの不良アドレス情報がプログラムされる不良アドレス指定用プログラム回路、前記不良アドレス情報プログラム回路にプログラムされた不良アドレス情報が入力アドレス情報に一致するか否かを検出する一致検出回路、前記置換制御信号線群との対応関係情報がプログラムされるマッピング用プログラム回路、前記一致検出回路の検出結果と前記マッピング用プログラム回路の対応関係情報とに基いて、前記置換制御信号線に対して前記置換制御情報を出力する出力回路とを少なくとも含み、前記救済単位のうち、同じ救済単位内の前記スペア選択線を制御する置換制御信号線は、前記冗長判定回路の出力回路の出力をワイヤードオア接続せず、前記救済単位のうち、異なる救済単位内の前記スペア選択線を制御する置換制御信号線のみ、前記冗長判定回路群の出力回路の出力をワイヤードオア接続する。
【００３０】
上記第３の態様に係る半導体集積回路装置によれば、複数の冗長判定回路を、置換制御信号線群のうちの一部の置換制御信号線群と、この一部以外の置換制御信号線群とにそれぞれ対応させて設ける。これにより、一つの置換制御信号線に接続される冗長判定回路の数を減らすことができ、その負荷容量を軽減することができる。
【００３１】
また、冗長判定回路は、一部の置換制御信号線群、または一部以外の置換制御信号線群に対応させて設けるから、冗長判定回路を一つの置換制御信号線に対応させる場合に比べて、救済効率が高まり、高集積化に有利である。
【００３２】
よって、高集積化の要求を満たしつつ、高集積化に伴った動作速度の低下を抑制することが可能になる。
【００３３】
【発明の実施の形態】
以下、この発明の実施形態を図面を参照して説明する。
【００３４】
［第１の実施形態］
図１は、この発明の第１の実施形態に係る半導体記憶装置の概略構成を示すブロック図である。
【００３５】
図１に示すように、第１の実施形態は、４つのセルアレイ１-1〜１-4と、セルアレイ１-2、１-3に対応した２つの救済回路２Ａ-1、２Ａ-2と、セルアレイ１-1、１-4に対応した２つの救済回路２Ｂ-1、２Ｂ-2と、アドレス発生回路（ＡＤＢ）３と、２つの中継器４-1、４-2とから構成されている。
【００３６】
アドレス発生回路３は、アドレス信号をアドレス信号線５Ａに対して出力する。アドレス信号線５Ａは、救済回路２Ａ-1、２Ａ-2、中継器４-1、４-2にそれぞれ接続されている。
【００３７】
中継器４-1は、アドレス信号線５Ａに伝わるアドレス信号のレベルを増幅し、アドレス信号線５Ｂ-1に対して出力する。この第１の実施形態では、中継器４-1はインバータであり、アドレス信号線５Ａに伝わるアドレス信号のロジックを反転させて、アドレス信号線５Ｂ-1に対し出力する。アドレス信号線５Ｂ-1は、救済回路２Ｂ-1に接続されている。
【００３８】
中継器４-2は、アドレス信号線５Ａに伝わるアドレス信号のレベルを増幅し、アドレス信号線５Ｂ-2に対して出力する。この第１の実施形態では、中継器４-2はインバータであり、アドレス信号線５Ａに伝わるアドレス信号のロジックを反転させて、アドレス信号線５Ｂ-2に対し出力する。アドレス信号線５Ｂ-2は、救済回路２Ｂ-2に接続されている。
【００３９】
第１の実施形態において、救済回路２Ｂ-1、２Ｂ-2は、救済回路２Ａ-1、２Ａ-2と異なる構成を持ち、逆のロジックでアドレス信号を処理する。
【００４０】
図２は、救済回路２の一構成例を示すブロック図である。図２には、２ビットのアドレス信号ADD0、ADD1をデコードする救済回路２を例示する。
【００４１】
図２に示すように、救済回路２は、複数の冗長判定回路１０（１０-1〜１０-4）を含む。冗長判定回路１０はそれぞれ、一度に不良セルを置き換えるための単位（救済単位）に対応する。
【００４２】
冗長判定回路１０は、その判定回路を使うことを示すイネーブル用ヒューズ回路（ENABLE FUSE）１１と、各ビット毎に設けられたアドレス比較回路１２（１２-1、１２-2）と、判定回路（ヒューズ情報一致検出回路）１３とを含む。
【００４３】
イネーブル用ヒューズ回路１１はヒューズ（図示せず）を含む。このヒューズには、冗長判定回路１０を使用するか否かの情報（以下イネーブル情報）がプログラムされる。
【００４４】
アドレス比較回路１２もそれぞれヒューズ（図示せず）を含む。これらヒューズには、セルアレイの不良アドレス情報がプログラムされる。プログラムされた不良アドレス情報は、入力アドレス情報と比較される。
【００４５】
判定回路１３は、イネーブル用ヒューズ回路１１の出力ＦOUT0、アドレス比較回路１２-1の出力ＦOUT1、比較回路１２-2の出力ＦOUT2を入力し、それらの信号が全て一致情報を出していれば、そのアドレスを置換する旨を指示する制御信号を出力回路１４に対し出力する。
【００４６】
出力回路１４は、冗長判定回路１０-1〜１０-4それぞれの出力信号を入力とする、たとえばＮＡＮＤ回路である。出力回路１４は、冗長判定回路１０-1〜１０-4の出力が一つでも“LOW”レベルであれば、その出力bSPRONを“HIGH”レベルとする。出力bSPRONは、スペア駆動回路を活性化する旨を指示する置換制御信号である。
【００４７】
図３（Ａ）はアドレス比較回路１２の一回路例を示す回路図である。
【００４８】
まず、図３（Ａ）に示すように、アドレス比較回路１２は、不良アドレス指定用ヒューズ回路２１、複数のインバータから構成されるラッチ回路２２、およびトランスファ回路２３を含む。
【００４９】
不良アドレス指定用ヒューズ回路２１はヒューズ（Fuse）を含む。このヒューズには、セルアレイの不良アドレス情報がプログラムされる。ラッチ回路２２は、ヒューズ回路２１から出力された不良アドレス情報をラッチする。トランスファ回路２３は、ラッチ回路２２にラッチされた不良アドレス情報に基いて、アドレス信号ADD、およびその相補信号（反転信号）であるbADDのどちらか片方を選択し、出力する。
【００５０】
図３（Ｂ）はアドレス比較回路１２の一動作例を示す動作波形図である。
【００５１】
図３（Ｂ）に示す信号bFUP、信号FDWNは、電源投入時に活性となる信号である。まず、電源の投入とともに電源電位Vccは“HIGH”レベルに向かって上昇する。これにともなって信号bFUPの電位が上昇する（時刻ｔＯＮ）。
【００５２】
電源電位Vccが“HIGH”レベルになって一定の時間が経過した後、信号bFUPの電位は“LOW”レベルに遷移する。これにより、信号bFUPをゲートに受けるヒューズ回路２１のＰＭＯＳ３１がオンする（時刻ｔ１）。ＰＭＯＳ３１が導通することで、ヒューズ回路２１の出力ノード（FLAT）は“HIGH”レベルとなり、ラッチ回路２２は“HIGH”レベルの初期情報をラッチする。信号bFUPは、ラッチ回路２２が、出力レベル（FLAT）の“HIGH”レベルをラッチするのに十分な時間が経過した後、“HIGH”レベルに遷移する。これにより、ＰＭＯＳ３１がオフする。
【００５３】
信号bFUPが“HIGH”レベルに遷移した後、信号FDWNが“HIGH”レベルに遷移する。これにより、信号FDWNをゲートに受けるヒューズ回路２１のＮＭＯＳ３２がオンする（時刻ｔ２）。ＮＭＯＳ３２が導通することで、ヒューズ回路２１の出力ノード（FLAT）は、ヒューズが“切れていない”とき“LOW”レベルに遷移し、“切れている”とき“HIGH”レベルを保つ。これにより、ラッチ回路２２は、ヒューズの状態に応じた情報をラッチする。信号FDWNは、ラッチ回路２２が、出力レベル（FLAT）の“LOW”レベルをラッチするのに十分な時間が経過した後、“LOW”レベルに遷移する。これにより、ＮＭＯＳ３２がオフする。
【００５４】
このようにしてラッチ回路２２には、ヒューズが“切れている”か、“切れていない”かに応じた不良アドレス情報がラッチされる。ラッチされた不良アドレス情報は、トランスファ回路２３に供給される。
【００５５】
ここで、比較回路１２の出力FOUTが“LOW”レベルとなったときに、“不良アドレス情報と入力アドレス情報とがマッチしたと判定する”、と仮定する。この場合、アドレス信号ADD=HIGHのとき、不良アドレス情報と入力アドレス情報とをマッチさせたい時には、ヒューズを切れば良い。この結果、ラッチ回路２２の出力によって、アドレス信号ADDをトランスファするトランスファゲート３３を“オフ”させた状態、アドレス信号bADDをトランスファするトランスファゲート３４を“オン”させた状態にできる。アドレス信号ADD=HIGHであれば、アドレス信号bADD=LOWであるため、出力FOUTは“LOW”レベルとなる。図３（Ｃ）に、ヒューズの状態と出力FOUTとの関係を示しておく。
【００５６】
次に、救済回路２の一動作例を説明する。
【００５７】
まず、半導体記憶装置を出荷前に試験する。
【００５８】
この試験によって不良セルが見つかった場合、まず、イネーブル用ヒューズ回路１１内のヒューズ（以下イネーブルヒューズ）を切り、“その冗長判定回路１０を使用する”、というイネーブル情報をプログラムする。さらにアドレス比較回路１２-1、１２-2内のヒューズを切り、“不良セルのアドレス情報”などをプログラムする。
【００５９】
実使用時、各冗長判定回路１０-1〜１０-4にはそれぞれ、外部からアドレス信号ADD0、ADD1が、入力アドレス情報として入力される。入力アドレス情報は、各冗長判定回路１０-1〜１０-4それぞれに設けられたアドレス比較回路１２-1、１２-2において、不良アドレス情報と比較される。不良アドレス情報と入力アドレス情報との比較情報、即ち出力FOUT1、FOUT2はそれぞれ、判定回路１３に入力される。判定回路１３は、さらにイネーブル情報を示す出力FOUT0を参照し、イネーブルヒューズが切られている場合のみ、一致したか否かの情報を出力する。
【００６０】
各冗長判定回路１０-1〜１０-4それぞれに設けられた判定回路１３のいずれか一つでも“不良アドレス情報と入力アドレス情報とがマッチした”という信号を出力すれば、出力回路１４は置換制御信号bSPRONを活性化し、通常のセルが、スペアのセルに置き換えられる。
【００６１】
このような構成にした場合、一つでも多くの不良セルを救済しようとするならば、その分、冗長判定回路１０の数を増やさなければならない。また、冗長判定回路１０の数は、メモリセルの高密度化・微細化が進むにつれ、製造歩留まりを下げないようにするためにも増やす必要がある。
【００６２】
これらの要因から、冗長判定回路１０の数は、増える傾向にある。冗長判定回路１０の数の増加は、主としてチップ面積に対して影響を与えるが、アドレス信号ADD0、bADD0、ADD1、bADD1が伝わるアドレス信号線５の負荷容量の増大、という事情をも招く。アドレス信号線５の負荷容量の増大は、動作速度に対して影響を与える。このような負荷容量の増大に対応するためには、アドレス発生回路３のドライブ能力の増強などが必要である。アドレス発生回路３のドライブ能力を増強するためには、たとえばアドレス信号線５をドライブするＭＯＳＦＥＴのサイズを大きくしなければならず、チップ面積を増大させてしまう。
【００６３】
これに対し、第１の実施形態では、アドレス信号線５を、第１の部分５Ａ、第２の部分５Ｂ-1（または５Ｂ-2）に分割し、これら第１の部分５Ａと第２の部分５Ｂ-1（または５Ｂ-2）との間に、中継器４-1（または４-2）を設けている。この結果、アドレス信号線５のうち、アドレス発生回路３に接続される第１の部分５Ａの負荷容量は、冗長判定回路１０をそれぞれ含む４つの救済回路２のうち、救済回路２Ａ-1、２Ａ-2の２つ分となり、その負荷容量の増大が抑制される。よって、アドレス発生回路３のドライブ能力は、それほど増強されなくても、救済回路２Ａ-1、２Ａ-2を高速に動作させることが可能になり、また、救済回路２Ｂ-1、２Ｂ-2は、中継器４-1、４-2によって高速に動作させることが可能となる。
【００６４】
よって、第１の実施形態によれば、チップの面積の増加を抑制しつつ、動作の高速化を図ることができる。
【００６５】
また、従来の救済回路２は全て、同じ構成を持つ回路である。このため、救済回路２間に中継器４を設けることを想定すると、中継器４を２段以上の偶数段のインバータにより構成する必要がある。このため、中継器４に必要な回路数の増加、および中継器４を介することによるアドレス信号の遅延等を考慮した場合、面積の増加の抑制、および動作の高速化に不利である。
【００６６】
これに対し、第１の実施形態は、中継器４を１段、あるいは奇数段のインバータにより構成し、救済回路２Ｂ-1、２Ｂ-2を、救済回路２Ａ-1、２Ａ-2と逆のロジックでアドレス信号を処理するようにしている。
【００６７】
救済回路２Ｂ-1、２Ｂ-2を、救済回路２Ａ-1、２Ａ-2と逆のロジックでアドレス信号を処理するようにするためには、たとえば図３（Ａ）に示すラッチ回路２２の出力ノード３５を、トランスファゲート３３のＰＭＯＳ、およびトランスファゲート３４のＮＭＯＳに接続し、インバータ３６の出力を、トランスファゲート３３のＮＭＯＳ、およびトランスファゲート３４のＰＭＯＳに接続するようにすれば良い。
【００６８】
このような構成によれば、救済回路２を全て同じ回路構成とする場合に比べ、中継器４を構成するインバータを減らすことができ、チップ面積の増大の抑制に有利となる、という効果を得ることができる。
【００６９】
また、中継器４を構成するインバータを減らせるので、アドレス発生回路３から救済回路２Ｂ-1、２Ｂ-2までのアドレス信号の遅延を抑制でき、動作の高速化にも有利となる、という効果も合わせて得ることができる。
【００７０】
［第２の実施形態］
図４（Ａ）、（Ｂ）はそれぞれ、この発明の第２の実施形態に係るアドレス比較回路の一回路例を示す回路図である。なお、図４（Ａ）、（Ｂ）において、図３（Ａ）と共通する部分には共通する参照符号を付す。
【００７１】
図４（Ａ）に示すように、アドレス比較回路１２Ａは、不良アドレス指定用ヒューズ回路２１、複数のインバータから構成されるラッチ回路２２、アドレス信号ADDを受けるインバータ３７Ａ、インバータ３７Ａをトランスファするトランスファ回路２３Ａなどから構成されている。不良アドレス指定用ヒューズ回路２１、およびラッチ回路２２はそれぞれ、図３（Ａ）に示すしたアドレス比較回路１２と同様のものである。
【００７２】
トランスファ回路２３Ａは、クロックドインバータ３８Ａ、およびトランスファゲート３９Ａをそれぞれ含む。
【００７３】
クロックドインバータ３８Ａは、ラッチ回路２２の出力（出力ノード３５）が“HIGH”レベルのときに“オフ”し、“LOW”レベルのときに“オン”する。トランスファゲート３９Ａは、ラッチ回路２２の出力（出力ノード３５）が“HIGH”レベルのときに“オン”し、“LOW”レベルのときに“オフ”する。
【００７４】
インバータ３７Ａは、クロックドインバータ３８Ａの入力およびトランスファゲート３９Ａの入力それぞれに、アドレス信号ADDの論理レベルを反転させて供給する。
【００７５】
図４（Ｂ）に示すアドレス比較回路１２Ｂが、アドレス比較回路１２Ａと異なるところは、まず、トランスファ回路２３Ｂの回路構成である。
【００７６】
トランスファ回路２３Ｂは、クロックドインバータ３８Ｂ、およびトランスファゲート３９Ｂをそれぞれ含む。
【００７７】
クロックドインバータ３８Ｂは、ラッチ回路２２の出力（出力ノード３５）が“HIGH”レベルのときに“オン”し、“LOW”レベルのときに“オフ”する。トランスファゲート３９Ｂは、ラッチ回路２２の出力（出力ノード３５）が“HIGH”レベルのときに“オフ”し、“LOW”レベルのときに“オン”する。
【００７８】
また、インバータ３７Ｂは、クロックドインバータ３８Ｂの入力およびトランスファゲート３９Ｂの入力それぞれに、反転アドレス信号bADDの論理レベルを反転させて供給する。
【００７９】
このような第２の実施形態に係るアドレス比較回路１２Ａ、１２Ｂによれば、アドレス信号ADD、あるいはbADDを、インバータ３７Ａ、あるいは３７Ｂで受ける。このため、インバータ３７Ａ、あるいは３７Ｂより後段の回路、たとえばトランスファ回路２３Ａ、あるいは２３Ｂの容量や、出力FOUTが伝わる配線の容量が、アドレス信号線５に加わらなくなる。よって、救済回路２の数の増大に伴ったアドレス信号線５の負荷容量の増大を抑制することができる。
【００８０】
また、第２の実施形態を、第１の実施形態と組み合わせた場合には、さらに下記の効果を得ることができる。
【００８１】
たとえばアドレス比較回路１２Ａを、図１に示す救済回路２Ａ-1、２Ａ-2に用い、アドレス比較回路１２Ｂを、図１に示す救済回路２Ｂ-1、２Ｂ-2に用いる。
【００８２】
アドレス比較回路１２Ａのラッチ回路２２の出力（出力ノード３５）は、ヒューズ（Fuse）を切った状態のとき“LOW”レベルである。このため、クロックドインバータ３８Ａが“オン”、トランスファゲート３９Ａが“オフ”する。このため、アドレス信号ADD=LOWの時に、出力FOUT=LOWとなる。
【００８３】
また、アドレス比較回路１２Ｂのラッチ回路２２の出力（出力ノード３５）は、ヒューズ（Fuse）を切った状態のとき“LOW”レベルである。このため、クロックドインバータ３８Ｂが“オフ”、トランスファゲート３９Ｂが“オン”する。このため、アドレス信号bADD＝HIGH、即ちアドレス信号ADD=LOWの時に出力FOUT=LOWとなり、アドレス比較回路１０Ａの出力FOUT、およびアドレス比較回路１０Ｂの出力FOUTがともに“LOW”レベルとなり、同じ結果となる。つまり、第２の実施形態に係るアドレス比較回路１０Ａ、１０Ｂを用いることで、従来、相補で必要であったアドレス信号線５を、いずれか一方で済ませることができ、アドレス信号線５の配線数を減らすことができる。よって、チップ面積の増大を抑制できる。
【００８４】
この場合、救済回路２Ａ-1、２Ａ-2にはアドレス比較回路１０Ａが用いられ、また、救済回路２Ｂ-1、２Ｂ-2にはアドレス比較回路１０Ｂが用いられる。このために、救済回路２Ａ-1、２Ａ-2と救済回路２Ｂ-1、２Ｂ-2とで、アドレス比較回路が異なることになるが、たとえばヒューズを切るロジックを変更すれば、救済回路２Ａ-1、２Ａ-2と救済回路２Ｂ-1、２Ｂ-2とで、同じアドレス比較回路を用いることも可能である。このことは第１の実施形態でも同様である。
【００８５】
［第３の実施形態］
第３の実施形態は、第２の実施形態に係る比較回路１０Ａ、１０Ｂを用いた半導体記憶装置の他の例である。
【００８６】
図５は、この発明の第３の実施形態に係る半導体記憶装置の概略構成を示すブロック図である。
【００８７】
図５に示すように、第３の実施形態では、アドレス信号線５には中継器を用いない。また、アドレス信号線５は、従来と同様に相補で用いる。図５中、アドレス信号線/５は、反転アドレス信号bADDが伝わる信号線であり、信号線５と相補な信号線である。そして、救済回路２Ａ-1、２Ａ-2にはアドレス比較回路１０Ａが用いられ、救済回路２Ｂ-1、２Ｂ-2にはアドレス比較回路１０Ｂが用いられる。
【００８８】
このような第３の実施形態によれば、インバータ３７Ａ、あるいは３７Ｂより後段の回路、たとえばトランスファ回路２３Ａ、あるいは２３Ｂの容量や、出力FOUTが伝わる配線の容量が、アドレス信号線５、/５に加わらなくなる。よって、第１、第２の実施形態と同様に、救済回路２の数の増大に伴ったアドレス信号線５、/５の負荷容量の増大を抑制することができる。
【００８９】
また、中継器４を省略でき、さらに従来に比べてアドレス信号線に接続される救済回路の数が減るために、アドレス発生回路３から救済回路２Ｂ-1、あるいは２Ｂ-2までのアドレス信号の遅延を最小限に抑えることができる。
【００９０】
［第４の実施形態］
第４の実施形態は、第２の実施形態に係る比較回路１０Ａ、１０Ｂを有した半導体記憶装置のさらに他の例である。第３の実施形態では、あるセルアレイに対応する救済回路２は全て同じ回路であった。しかし、もちろんその必要はない。第４の実施形態は、各々のセルアレイに対応する救済回路２に、比較回路１０Ａ、１０Ｂを混在させた例である。
【００９１】
図６は、この発明の第４の実施形態に係る半導体記憶装置の概略構成を示すブロック図である。
【００９２】
図６に示すように、セルアレイ１-1には救済回路２Ａ-11、２Ｂ-11が対応する。救済回路２Ａ-11の回路規模は、救済回路２Ａ-1のたとえば半分であり、同様に救済回路２Ｂ-11の回路規模は、救済回路２Ｂ-1のたとえば半分である。また、セルアレイ１-2には救済回路２Ａ-22、２Ｂ-22が、セルアレイ１-3には救済回路２Ａ-33、救済回路２Ｂ-33が、セルアレイ１-4には救済回路２Ａ-44、２Ｂ-44がそれぞれ対応する。救済回路２Ａ-22、２Ａ-33、２Ａ-44の回路規模はそれぞれ、たとえば救済回路２Ａ-1の半分であり、救済回路２Ｂ-22、２Ｂ-33、２Ｂ-44はそれぞれ、たとえば救済回路２Ｂ-1の半分である。
【００９３】
このような構成にしても第３の実施形態と同様の効果を得ることができる。
【００９４】
［第５の実施形態］
第５の実施形態は、プリデコード方式を用いたアドレスデコーダ、たとえばローデコーダやカラムデコーダに関する。第５の実施形態の説明に先立ち、アドレス信号のプリデコード方式について説明する。
【００９５】
図７は、アドレス信号を直接にデコードするアドレスデコーダの回路図である。
【００９６】
図７に示すように、４ビットのアドレス信号ADD<0:3>には、２4＝１６通りの組み合わせがある。１６セットのデコード回路５０-0〜５０-15にはそれぞれ、アドレス信号ADD<0:3>が１６通りの組み合わせに応じて入力される。
【００９７】
デコード回路５０-0〜５０-15は、たとえば４入力のＮＡＮＤ回路であり、４つの入力が全て“HIGH”レベルのときのみ、その出力ノードR<0:15>を、“LOW”レベルとする。４ビットのアドレス信号ADD<0:3>を直接にデコードする場合、１つのアドレス信号線は、１６セットのデコード回路５０-0〜５０-15のうち、８セットに接続される。
【００９８】
図８（Ａ）はプリデコード方式を用いたアドレスデコーダを示す回路図、図８（Ｂ）はプリデコード回路の回路図である。
【００９９】
図７に示したデコーダに対して、プリデコード方式を用いたデコーダは、まず、図８（Ｂ）に示すプリデコード回路を用いて、４ビットのアドレス信号ADD<0:3>をプリデコードし、プリデコード信号XA<0:3>、XB<0:3>を作る。これらプリデコード信号XA<0:3>、XB<0:3>を、図８（Ａ）に示すように、１６セットのデコード回路５０-0〜５０-15に入力する。図８（Ｃ）にプリデコード回路の入力（アドレス信号ADD<0:3>、bADD<0:3>）と出力（プリデコード信号XA<0:3>、XB<0:3>）との関係を示しておく。
【０１００】
プリデコード方式を用いた場合、アドレス信号線に相当するプリデコード信号線が、１６セットのデコード回路５０-0〜５０-15のうち、４セットに接続されれば良い。よって、プリデコード信号線の負荷を半分にでき、また、デコード回路５０-0〜５０-15についても２入力で済み、デコード回路５０-0〜５０-15を簡略化できる利点がある。
【０１０１】
このようにプリデコード方式は、それを採用しない場合に比べて信号線の負荷容量を減らすことができ、かつデコード回路を簡略化できる利点から、広く使われている。
【０１０２】
図９（Ａ）は、この発明の第５の実施形態に係るプリデコード方式を用いたアドレスデコーダを示す回路図、図９（Ｂ）は、プリデコード回路の回路図である。
【０１０３】
まず、図９（Ａ）に示すように、アドレス信号bADD2、bADD3は、アドレス信号線５に伝えられる。アドレス信号線５は、第１の部分５Ａ、第２の部分５Ｂに分割されており、これら第１の部分５Ａと第２の部分５Ｂとの間に中継器４が設けられている。中継器４の一例はインバータであり、第１の部分５Ａに伝わるアドレス信号bADD2、bADD3のロジックを反転させて、第２の部分５Ｂに伝える。
【０１０４】
第１の部分５Ａには、第１のアドレス信号処理回路６０Ａが接続されており、また、第２の部分５Ｂには、第２のアドレス信号処理回路６０Ｂが接続されている。
【０１０５】
第１のアドレス信号処理回路６０Ａは、プリデコード回路群６１Ａ（６１-0、６１-1）、およびその近傍に配置されたデコード回路群６２Ａ（６２-0〜６２-7）を含む。プリデコード回路群６１Ａは、アドレス信号bADD2、bADD3をプリデコードし、プリデコード信号XB0、XB1を出力する。デコード回路群６２Ａは、プリデコード信号XB0、XB1と、プリデコード信号線群６３に伝わるプリデコード信号XA0〜XA3とをデコードし、デコード出力R0〜R7を出力する。プリデコード信号XA0〜XA3は、図９（Ｂ）に示すプリデコード回路により、アドレス信号ADD0、ADD1をプリデコードして得られる。プリデコード信号線群６３は、アドレス信号線５と並行に配置される。
【０１０６】
第２のアドレス信号処理回路６０Ｂは、プリデコード回路群６１Ｂ（６１-2、６１-3）、およびその近傍に配置されたデコード回路群６２Ｂ（６２-8〜６２-15）を含む。プリデコード回路群６１Ｂは、第２の部分５Ｂに伝わる、アドレス信号ADD2、ADD3と同じ位相を持つ信号をプリデコードし、プリデコード信号XB3、XB4を出力する。デコード回路群６２Ｂは、プリデコード信号XB3、XB4と、プリデコード信号線群６３に伝わるプリデコード信号XA0〜XA3とをデコードし、デコード出力R8〜R15を出力する。図９（Ｃ）に、アドレス信号ADD<0:3>、bADD<0:3>とプリデコード信号XA<0:3>0-3、XB<0:3>との関係を示しておく。
【０１０７】
第５の実施形態に係るアドレスデコーダによれば、プリデコード方式と同様に、アドレス信号を直接デコーダに入力する場合に比べて、信号線の負荷容量を小さくできる。また、アドレス信号線５は、中継器４を設けることで、その負荷容量を減らすことができる。
【０１０８】
また、４ビットのアドレス信号ADD<0:3>をデコードする場合、互いに並行して配置されるアドレス信号線の配線数は、８本である。これは、図８に示すプリデコード方式を用いる場合でも変わらない。しかし、第５の実施形態では、プリデコード信号線６３が４本、アドレス信号線５が２本と合計６本にでき、互いに並行して配置される信号線の数を減らすことができる。このことにより、チップ面積の増大を抑制することができる。
【０１０９】
また、図９（Ａ）に示すように、第１のアドレス信号処理回路６０Ａの回路と、第１のアドレス信号処理回路６０Ｂの回路とは互いに同じ回路である。
【０１１０】
つまり、第１のアドレス信号処理回路６０Ａの回路と、第１のアドレス信号処理回路６０Ｂの回路とを集積回路チップに形成する際、同じ回路パターンで形成することができる。このことは、回路パターンの均一化に寄与する。回路パターンの均一化もまた、高集積化に有用である。
【０１１１】
次に、この発明の第５の実施形態の変形例について説明する。
【０１１２】
図１０は、この発明の第５の実施形態の変形例に係るアドレスデコーダを示す回路図である。
【０１１３】
図１０に示すように、デコード回路６２（６２-0〜６２-3）が、たとえばＮＡＮＤ回路である場合、そのプリデコード信号XB<0:3>を受けるＮＭＯＳ６４は、互いに共有化することができる。この場合、プリデコード回路６１（６１-0〜６１-3）の負荷を軽減でき、また、ＮＭＯＳの数を減らせるので、デコード回路６２の面積の縮小などの効果を得ることができる。
【０１１４】
なお、第５の実施形態では、ＣＭＯＳ型ＮＡＮＤ回路を用いたアドレスデコーダを例示したが、ＣＭＯＳ型ＮＯＲ回路を用いたデコーダ、あるいはプリチャージ信号によって制御されるダイナミック型のデコーダとしても良い。
【０１１５】
また、第５の実施形態が適用されるアドレスデコーダとしては、たとえばローデコーダや、カラムデコーダが好ましい。
【０１１６】
また、図９、図１０に示した回路は、ローデコーダやカラムデコーダの全てを構成すること、あるいはその一部を構成すること、そのどちらにも対応できる。
【０１１７】
［第６の実施形態］
図１１は、この発明の第６の実施形態に係るプリデコード方式を用いたアドレスデコーダを示す回路図である。
【０１１８】
以下、図１１を参照して、第６の実施形態を、６４セットの単位領域R<0:63>から構成されるブロックにおけるデコード方式を例にして説明する。
【０１１９】
図１１に示すように、１６セットでまとめられているデコーダ７０（７０-0〜７０-3）は、プリデコード信号XA<0:3>、XB<0:3>、XC<0:3>からデコードされる単位であり、６４セットの単位領域R<0:63>をデコードする。
【０１２０】
プリデコード信号XB<0:3>は、アドレス信号bADD<2:3>から作られる。bADD<2:3>は、図１１において示されるブロックをイネーブルにする信号bBLKSELによりＮＯＲ回路７１（７１-0〜７１-3）でゲーティングされ、かつ反転増幅されて３２のデコード単位で、アドレス信号ADD<2:3>と同相の信号に変換される。
【０１２１】
このようにアドレス信号bADD<2:3>をゲートで受け、かつ反転増幅し、さらに実際にデコード制御に用いる信号線５Ａ’、５Ｂ’に分割することでも、信号線の負荷容量を減らすことができる。よって、デコード制御の高速化を図ることができる。
【０１２２】
また、たとえアドレス信号bADD<2:3>が、図１１と同様な他のブロックにも使用されるグローバル配線７２に供給される場合、このグローバル配線７２からは、ＮＯＲ回路７１により、プリデコード回路７３Ａ、７３Ｂの容量や配線の容量が分離される。よって、グローバル配線７２の負荷容量についても小さく抑えることができる。
【０１２３】
プリデコード信号XC<0:3>は、１６セット単位で使用される。これは、第５の実施形態とよく似ているが、異なる点は、アドレス信号bADD<4:5>が、図１１に示すブロック内で反転されることがないグローバル配線７４に供給されていることである。
【０１２４】
アドレス信号bADD<4:5>は、図１１に示す単位領域R<0:31>に対しては、グローバル配線７４からローカルな反転回路、この回路例ではＮＯＲ回路７５（７５-0、７５-1）を介して、プリデコード回路７６Ａに供給される。プリデコード回路７６Ａはプリデコード信号XC<0:1>を出力する。
【０１２５】
また、アドレス信号bADD<4:5>は、図１１に示す単位領域R<32:63>に対しては、グローバル配線７４から直接プリデコード回路７６Ｂに供給される。プリデコード回路７６Ｂはプリデコード信号XC<2:3>を出力する。
【０１２６】
このような方式でも、グローバル配線７４からは、ＮＯＲ回路７５やプリデコード回路７６Ｂによって、デコーダ７０の容量が分離される。よって、グローバル配線７４の負荷容量についても小さく抑えることができる。
【０１２７】
また、図１１において示されるブロックをイネーブルにする信号bBLKSELをＮＯＲ回路７１（７１-0〜７１-3）に入力し、アドレス信号bADD<2:5>を信号bBLKSELでゲーティングする。
【０１２８】
このような構成によれば、不要な電流消費を減らすことが可能であり、さらにプリデコード信号XC<0:3>で用いられているような方式とすれば、アドレス信号bADD<4:5>がリセットされていればプリデコード信号XC<0:3>も必ずリセットすることができる。
【０１２９】
また、図９、図１０で示したような例においても、中継器４を、ブロックをイネーブルにする信号bBLKSELによって制御すれば、上記同様、不要な電流消費を減らすことができる。
【０１３０】
［第７の実施形態］
図１２は、この発明の第７の実施形態に係るプリデコード方式を用いたアドレスデコーダを示す回路図である。以下、図１２を参照して、第７の実施形態を、１６セットの単位領域R<0:15>から構成されるブロックにおけるデコード方式を例にして説明する。
【０１３１】
図１２に示すように、第７の実施形態においては、アドレス信号線群５が、少なくとも３つの第１の部分５Ａ、第２の部分５Ｂ、および第３の部分５Ｃに分割されている。第１の部分５Ａと第２の部分５Ｂとの間には、複数の同相型の中継器から構成される中継器群８０-1が設けられている。この回路例では、中継器群８０-1を構成する同相型の中継器はそれぞれ、３入力のＡＮＤ回路であり、最上位のアドレス信号ADD3を反転させた信号、イネーブル信号BLKSEL、およびアドレス信号ADD<0:2>のいずれか一つが入力される。中継器群８０-1は、イネーブル信号BLKSELが“HIGH”レベルのとき、アドレス信号ADD3を反転させた信号とアドレス信号ADD<0:2>とのＡＮＤ論理を取り、第２の部分５Ｂに伝える。
【０１３２】
第２の部分５Ｂと第２の部分５Ｃとの間には、複数の同相型の中継器から構成される中継器群８０-2が設けられている。この回路例では、中継器群８０-1を構成する同相型の中継器はそれぞれ、３入力のＡＮＤ回路であり、最上位のアドレス信号ADD3、イネーブル信号BLKSEL、および中継器群８０-1からの３つの出力のうちいずれか一つが入力される。中継器群８０-2は、イネーブル信号BLKSELが“HIGH”レベルのとき、アドレス信号ADD3と中継器群８０-1からの３つの出力のうちいずれか一つとのＡＮＤ論理を取り、第３の部分５Ｃに伝える。
【０１３３】
第２の部分５Ｂにはデコード回路群８１Ａ（８１-0〜８１-7）が接続されている。デコード回路群８１Ａは、第２の部分５Ｂに伝わる信号をデコードし、単位領域R<0:7>のいずれか一つを選択する。
【０１３４】
第３の部分５Ｃにはデコード回路群８１Ｂ（８１-8〜８１-15）が接続されている。デコード回路群８１Ｂの回路構成は、デコード回路群８１Ａと同じ構成を持つ。デコード回路群８１Ｂは、第３の部分５Ｃに伝わる信号をデコードし、単位領域R<8:15>のいずれか一つを選択する。
【０１３５】
このような第７の実施形態は、これまでのような信号を反転させるタイプではなく同相型の中継器群８０（８０-1、８０-2）を複数持ち、これらの中継器群８０を構成する中継器をそれぞれ、デコードに用いられる最上位のアドレス信号と、その相補信号とにより制御することが特徴である。
【０１３６】
１６セットの単位領域R<0:15>を、アドレス信号ADD<0:3>の４ビットの信号でデコードする場合、次のようなアドレスの割付が考えられる。
【０１３７】
【表１】
0003808667.tif 000002
【０１３８】
表１からわかるように、最上位のアドレス信号ADD3は単位領域R<0:7>、あるいは単位領域R<8:15>で同じ値を持つ。また、単位領域R<0:7>、単位領域R<8:15>では、アドレス信号ADD<0:2>によりデコードされる方法は全く同じである。
【０１３９】
したがって、単位領域R<7>と単位領域R<8>との間と、単位領域R<0>の直前とにそれぞれ、中継器群８０-1、８０-2をそれぞれ入れた場合、これら中継器群８０-1、８０-2をアドレス信号ADD3、およびその相補な信号でそれぞれ制御する。これにより、信号線の数を削減でき、デコード回路群８１Ａ、８１Ｂを構成するデコード回路８１-0〜８１-15それぞれに入力される信号の数を減らすことができる。
【０１４０】
例えば図７に示した例では、４ビットのアドレス信号ADD<0:3>をデコードするために必要な信号線の数は８本となるが、第７の実施形態では、BLKSEL線を入れても５本に抑えることができる。
【０１４１】
また、図８で示したプリデコード方式の例と比べても、配線数を減らすことができるだけでなく、デコード回路８１に入力される信号の数を減らすことができる。よって、チップ面積、動作速度の観点からも有利である。
【０１４２】
また、図１２に示す回路構成にした場合、信号BLKSELを非活性としても、少なくともアドレス信号ADD<0:3>が全て“LOW”レベルであれば、たとえば単位領域R<0>が選択された状態になってしまう。これを改善する場合には、たとえばデコード回路群８１を構成するデコード回路をそれぞれラッチ型にすれば良い。
【０１４３】
以上第１〜第７の実施形態により説明した発明においては、負荷容量の重い信号線に、中継器を挿入することで複数に分割し、さらにその信号線を入力とする回路の構成を分割された信号線ごとに逆相で動作する様に配置することで、中継器を含めた回路の動作をさせるためのゲートの段数を増やすことなく、アドレス信号の負荷容量も減らすことができる。その結果として、動作速度の低下を抑制できると同時に、チップ面積の増加を抑制することができる。
【０１４４】
また、救済回路２を構成する比較回路において、アドレス信号をインバータで受けて、その信号をヒューズの情報によりそのまま、あるいは反転させて出力する構成とすることで、アドレス信号線の負荷容量を軽減することができる。その結果として、ＤＲＡＭの集積度の増大に伴う動作速度の低下を抑制できると同時に、チップ面積の増加を抑制することができる。
【０１４５】
［第８の実施形態］
現在、一般的に用いられているリダンダンシ技術の方式は、セルアレイの複数行、または複数列を救済のためのセルアレイ単位として、テストの結果、欠陥のあったセルアレイ単位を、それと同じ大きさのスペアエレメント（リダンダントアレイ）で置き換える方式である。
【０１４６】
欠陥のあったセルアレイ単位のアドレス情報を記憶するには、不揮発性の記憶素子を用いる必要があり、通常ヒューズが用いられている。アドレス情報は複数ビットで構成されるため、複数ビットに応じた複数本のヒューズを含むヒューズセットがリダンダンシの単位となる。
【０１４７】
通常、スペアエレメントとヒューズセットとは１対１に対応され、チップ内にはスペアエレメントと同数のヒューズセットが設けられる。スペアエレメントを使用する場合には、それに対応するヒューズセット内のヒューズをアドレスに応じて切断する。
【０１４８】
近年、動作の高速化のために、ＲａｍｂｕｓＤＲＡＭのように、チップ内部に複数のバンクを持ち、それらのバンクが同時活性される状態を取り得るようなメモリチップが種々提案されている。このようなメモリチップでは、バンクを越えたメモリセルをカバーするようなスペアエレメントを持つことはできないので、救済効率が良いと言われているスペアエレメント集中配置方式（1995年、VLSI symp.予稿集、p108）を採用できず、各バンクに独立にスペアエレメントを用意する必要がある。この時、スペアエレメントとヒューズセットを１対１に対応させる方式では膨大な数のヒューズセットが必要となってしまう。即ち、バンク数や高速動作の制限等からスペアエレメントが狭い範囲しかカバーできない場合に、欠陥が偏在した場合にも対応できるようにする為には、この狭いセルアレイ領域ごとに、スペアエレメントを設けなければならない。これはチップ全体としてみると、チップあたりの平均欠陥数を大幅に越えたスペアエレメントをチップに組み込むことになるため、面積効率を悪化させていることになる。さらにスペアエレメントとヒューズセットとを１対１に対応させる方式では、スペアエレメントの増加に伴ってヒューズセットの数も増加してしまう。
【０１４９】
この問題に対処する方式として、スペアエレメントとヒューズセットとをフレキシブルに対応させるものが提案されている。基本的な考えとしてスペアエレメント数の増加は仕方がないものとするが、ヒューズセットに関しては１対１対応をくずすことで、歩留まりを落とすことなく、チップに組み込むヒューズセットの数の増加を抑えることが可能にできる。以下、この方式を、フレキシブルマッピングリダンダンシーと呼ぶ。
【０１５０】
（参考文献：ISSC '99 "A 1.6GB/s DRAM with Flexible Mapping Redundancy Technique and Additional Refresh Scheme"）フレキシブルマッピングリダンダンシーにおいては、不良アドレスを記憶する記憶回路（以下ヒューズセット）内に、スペアエレメント（以下リダンダントアレイ）とのマッピング情報も記憶させ、ヒューズセットがどのリダンダントアレイと対応させるかの情報を保持する。これにより、１ヒューズセットあたりのヒューズ数は、従来のリダンダントアレイとヒューズセットとを１対１に対応させる方式に比較して、このマッピング情報分増えるわけだが、１チップあたりの平均欠陥数に適した数のヒューズセット数を用意すればよいので、ヒューズセット数は前述の１対１対応に比較して減らすことができ、トータルのヒューズ数（＝ヒューズセット数×１ヒューズセットあたりのヒューズ数）が減る、という利点を持つ。従って、不良が偏在した場合にも自由度の高い不良救済を可能としながら、不良救済に必要なヒューズ数が減ることで、リダンダンシ回路の面積効率向上を図ることができる。
【０１５１】
第８の実施形態は、このようなフレキシブルマッピングリダンダンシーに関するものである。
【０１５２】
第８の実施形態の説明に先立ち、参考例として、フレキシブルマッピングリダンダンシーを説明する。
【０１５３】
図１３は、この発明の第８の実施形態の第１の参考例に係る半導体記憶装置のメモリセルアレイを示す図である。
【０１５４】
まず、図１３に示すように、メモリセルアレイ１００は、ｍ列×ｎ行のマトリクス状のサブアレイＡ(m,n)に分割されている。この例ではメモリセルアレイは行方向に沿ってｍ＝４個、列方向に沿ってｎ＝１６個の計４×１６＝６４個のサブアレイに分割されている。サブアレイはリダンダントアレイにより救済される救済単位の範囲ともなっている。
【０１５５】
行方向に沿って並ぶ４個のサブアレイＡ(0,n)〜Ａ(4,n)は、１つのバンクを構成していて、この例では１６個のバンクBANKn（n＝0〜15）が配置されている。同様に列方向に沿って並ぶ１６個のサブアレイＡ(m,0)〜Ａ(m,15)は、１つのセグメントを構成していて、この例では４個のセグメントSEGMENTm（m＝0〜3）が配置されている。外部からアドレスバッファを介して供給されるローアドレス（ROW ADD）、およびカラムアドレス（COLUMN ADD）が入力されると、それぞれがローデコーダ（ＲＤ）、カラムデコーダ（ＣＤ）でデコードされ、サブアレイ中のワード線（ＷＬ）、カラム選択線（ＣＳＬ）が選択され、そのアドレスにより指定されたメモリセルに書き込みや読み出しといった動作が行うことができる。
【０１５６】
図１３に示すように、各サブアレイＡ(m,n)の行方向に沿った両端に、冗長セルアレイとしてリダンダントアレイＲＡ（m,n）；m＝0〜7、n＝0〜15が配置されている。リダンダントアレイＲＡ（m,n）の総数は、８×１６＝１２８個である。リダンダントアレイＲＡ（m,n）はスペアカラム選択線（ＳＣＳＬ０〜ＳＣＳＬ７）によって選択される。スペアカラム選択線（ＳＣＳＬ０〜ＳＣＳＬ７）は、カラム選択線（ＣＳＬ）と平行に配置され、同一セグメントの全バンクに関して共有化されている。このようなスペアカラム選択線（ＳＣＳＬ０〜ＳＣＳＬ７）は、スペアカラム選択線ドライバ（ＳＣＤ）により駆動される。
【０１５７】
サブアレイＡ（m,n）中のメモリセルに不良があった場合、その不良メモリセルを含むセルアレイ単位に対応するカラム選択線ＣＳＬをスペアカラム選択線ＳＣＳＬで置き換えることで、リダンダントアレイＲＡ(m,n)への置き換えが行われる。どのアドレスに関して、置き換えを行うか否かの制御情報は、不揮発性記憶回路にプログラムされる。不揮発性記憶回路は一般にヒューズが用いられる。この例では、不揮発性記憶回路として、１４個のヒューズセット（ＦＡ０〜ＦＡ１３）が用意され、それぞれカラムデコーダ、およびスペアカラム駆動回路に沿ってアレイ状に配置されている（以下、便宜上、ヒューズセットアレイと呼ぶ）。ヒューズセット（ＦＡ０〜ＦＡ１３）は不良セルの置き換えを実行するか否かを判定する冗長判定回路である。そして、１つのヒューズセットは、１本のスペアカラム選択線ＳＣＳＬを指定する。
【０１５８】
図１４は、この発明の第８の実施形態の第１の参考例に係るヒューズセットアレイを示す図である。なお、図１４中のＡ点〜Ｐ点はそれぞれ、図１３中のＡ点〜Ｐ点それぞれに接続されているものとする。
【０１５９】
図１３、および図１４に示すように、フレキシブルマッピングリダンダンシーでは、ヒューズセット（ＦＡ０〜ＦＡ１３）をそれぞれ、リダンダントアレイＲＡ(m,n)にフレキシブルに対応させる。この例では、１４個のヒューズセット（ＦＡ０〜ＦＡ１３）がそれぞれ、１２８個のリダンダントアレイＲＡ(m,n)のいずれにも対応できる。このため、各ヒューズセット（ＦＡ０〜ＦＡ１３）の出力はそれぞれ、リダンダンシー置き換えをするか否かの置換制御信号線ＲＤＨＩＴ０〜ＲＤＨＩＴ７に、ワイヤドオア接続されている。置換制御信号線ＲＤＨＩＴｎの電位は、通常“LOW”レベルであるが、ｎ番目のスペアカラム選択線ＳＣＳＬｎを駆動するとき、“HIGH”レベルとなる。この場合、ｎ番目の置換制御信号線ＲＤＨＩＴｎに対応するノーマルセルアレイのカラム選択線（ＣＳＬ）は駆動されない。
【０１６０】
図１５は、ヒューズセットの一回路例を示す回路図である。
【０１６１】
図１５に示すように、ヒューズセットは、不良アドレス指定用ヒューズ回路２０１、アドレス比較回路２０２、ヒューズ情報一致検出回路２０３、イネーブル用ヒューズ回路２０４、デコーダ２０５、およびマッピング用ヒューズ回路２０６を含む。
【０１６２】
不良アドレス指定用ヒューズ回路２０１は、不良アドレス情報をヒューズの状態（切断か非切断）に対応させて記憶する。この回路例に係るヒューズ回路２０１の出力はヒューズが切断されている場合“HIGH”レベルとなり、切断されていない場合“LOW”レベルとなる。ヒューズＦＳ（ＦＳ(1)〜ＦＳ(11)）は、救済単位を示すアドレスの数だけ設けられている。この例では、カラム選択線（ＣＳＬ）を指定するためのアドレスａ０〜ａ６、およびバンクを指定するためのアドレスｂ０〜ｂ３にそれぞれ対応して合計１１個設けられている。ヒューズ回路２０１は、ヒューズＦＳ(1)〜ＦＳ(11)ごとに合計１１の不良アドレス情報を出力する。ヒューズ回路２０１の各出力はそれぞれ、アドレス比較回路（ＣＭＰ）２０２（２０２-a0〜２０２-a6、２０２-b0〜２０２-b3）に入力される。
【０１６３】
アドレス比較回路２０２は、ヒューズ回路２０１の出力と、入力アドレス（ａ０〜ａ６、ｂ０〜ｂ３）とを比較する。この回路例に係るアドレス比較回路２０２は、入力アドレス情報が不良アドレス情報に一致した場合、その出力が“HIGH”レベルとなる。比較回路２０２の出力は、ヒューズ情報一致検出回路（ＡＮＤ）２０３に入力される。
【０１６４】
ヒューズ情報一致検出回路２０３は、たとえばＡＮＤ回路であり、イネーブル用ヒューズ回路２０４の出力によってイネーブル／デッセーブルされる。この回路例に係るイネーブル用ヒューズ回路２０４のヒューズＦＳ(12)は、ヒューズ情報一致検出回路２０３をイネーブルするとき、切断される。ヒューズＦＳ(12)が切断されている場合、ヒューズ回路２０４の出力は“HIGH”レベルとなり、ヒューズ情報一致検出回路２０３はイネーブルされる。一方、ヒューズＦＳ(12)が切断されていない場合、ヒューズ回路２０４の出力は“LOW”レベルとなり、ヒューズ情報一致検出回路２０３はデッセーブルされる。
【０１６５】
ヒューズ情報一致検出回路２０３は、アドレス比較回路２０２の出力、およびイネーブル用ヒューズ回路２０４の出力が全て“HIGH”レベルのとき、その出力を“HIGH”レベルとする。ヒューズ情報一致検出回路２０３の出力はデコーダ２０５に入力される。
【０１６６】
デコーダ２０５は、ヒューズ情報一致検出回路２０３の出力が“HIGH”レベルのときにイネーブルされ、マッピング用ヒューズ回路２０６からのマッピング情報をデコードし、置換制御信号線ＲＤＨＩＴ０〜ＲＤＨＩＴ７の一つを“HIGH”レベルとする。
【０１６７】
マッピング用ヒューズ回路２０６は、ヒューズセットと冗長セルアレイとの対応関係情報、即ちマッピング情報を、ヒューズの状態（切断か非切断）に対応させて記憶する。この回路例におけるマッピング情報は、該ヒューズセットを、８個のスペアカラム選択線ＳＣＳＬのどれに対応させるのかの情報であり、３個のヒューズＦＳ(13)〜ＦＳ(15)それぞれの状態の組み合わせ、即ち８通りの組み合わせにより記憶される。
【０１６８】
フレキシブルマッピングリダンダンシーでは、確かにヒューズセットの削減を図れる。しかし、ヒューズセットとリダンダントアレイの対応がフレキシブルであるために、チップの集積度が上がりヒューズセットの数もそれに応じて増加させたとき、一つの置換制御信号線（ＲＤＨＩＴｎ）には、増加させたヒューズセットがそれぞれ接続されることになる。この結果、一つの置換制御信号線（ＲＤＨＩＴｎ）に付加されるジャンクション容量は、増加させたヒューズセットの最終段の出力トランジスタ分増え、その負荷容量が増す。これは置換制御信号線（ＲＤＨＩＴｎ）に伝搬する信号の遅延を招く。一般に、置換制御信号線（ＲＤＨＩＴｎ）のパスはクリティカルパスなので、動作の高速化を妨げる。
【０１６９】
図１６は、第２の参考例に係る３２バンク構成のメモリセルアレイを示す図、図１７はそのヒューズセルアレイを示す図である。なお、図１６中のＡ点〜Ｐ点はそれぞれ、図１７中のＡ点〜Ｐ点それぞれに接続されているものとする。
【０１７０】
たとえば図１６、図１７それぞれに示すように、１６バンク構成から、３２バンク構成に集積度が上がった場合、救済効率を落とさないために、２８個のヒューズセット（ＦＡ０〜ＦＡ１３、ＦＢ０〜ＦＢ１３）を設けたとする。この場合、一つの置換制御信号線（ＲＤＨＩＴｎ）に付加されるジャンクション容量は、図１４に示した１４個のヒューズセット（ＦＡ０〜ＦＡ１３）の場合の２倍となり、置換制御信号線（ＲＤＨＩＴｎ）における信号遅延の影響は、無視できないものとなる。
【０１７１】
また、１４個のヒューズセット（ＦＡ０〜ＦＡ１３）を含むヒューズセットアレイの長さＬ-FSAが、ほぼメモリセルアレイ１００の行方向に沿った長さＬ-MCAに等しかった場合、ヒューズセットを２８個設けるためには、図１７に示すように、ヒューズセットアレイを１４個ずつ、２列にしなければならない。
【０１７２】
チップにおけるヒューズセット配置部のエリアペナルティーの点から考えると、ヒューズセット配置部の面積は、下地となるトランジスタ形成部の面積よりも、配線層の数、および配線層間のピッチに律速される。
【０１７３】
図１７に示すように、ヒューズセット配置部にヒューズセットアレイを２列に配置した場合、このヒューズセット配置部には、８本の置換制御信号線（ＲＤＨＩＴ０〜ＲＤＨＩＴ７）が折り返されて、１６本配置される。このようにヒューズセット配置部に配置される配線層、即ち、置換制御信号線（ＲＤＨＩＴ０〜ＲＤＨＩＴ７）の増加は、ヒューズセット配置部の面積増加、ひいてはチップの面積増加に直結する。
【０１７４】
以上の状況に鑑み、第８の実施形態は、フレキシブルマッピングリダンダンシーを用いた半導体記憶装置において、高集積化の要求を満たしつつ、置換制御信号線の負荷容量を減らすことを目的とする。
【０１７５】
図１８は、この発明の第８の実施形態に係る半導体記憶装置が具備するヒューズセットアレイを示す図である。なお、図１８中のＡ点〜Ｐ点はそれぞれ、図１６中のＡ点〜Ｐ点それぞれに接続されているものとする。
【０１７６】
図１８に示すように、８本の置換制御信号線ＲＤＨＩＴ０〜ＲＤＨＩＴ７は、図１６に示した８個のスペア選択線ドライバ（ＳＣＤ）それぞれに対応して設けられている。置換制御信号線ＲＤＨＩＴ０〜ＲＤＨＩＴ７にはそれぞれ、各対応するスペア選択線ドライバ（ＳＣＤ）を駆動するための置換制御情報が伝わる。置換制御信号線ＲＤＨＩＴ０、ＲＤＨＩＴ１は、４つのセグメントSEGMENT0〜SEGMENT3のうち、SEGMENT0に対応する。同様に置換制御信号線ＲＤＨＩＴ２、ＲＤＨＩＴ３はSEGMENT1、置換制御信号線ＲＤＨＩＴ４、ＲＤＨＩＴ５はSEGMENT2、置換制御信号線ＲＤＨＩＴ６、ＲＤＨＩＴ７はSEGMENT3に対応する。置換制御情報は、ヒューズセットＦＡ０〜ＦＡ１３、またはＦＢ０〜ＦＢ１３から出力される。
【０１７７】
この第８の実施形態では、ヒューズセットＦＡ０〜ＦＡ１３は、８本の置換制御信号線ＲＤＨＩＴ０〜ＲＤＨＩＴ７のうち、４本の置換制御信号線ＲＤＨＩＴ０、ＲＤＨＩＴ２、ＲＤＨＩＴ４、ＲＤＨＩＴ６に対応して設けられ、ヒューズセットＦＢ０〜ＦＢ１３は、他の４本の置換制御信号線ＲＤＨＩＴ１、ＲＤＨＩＴ３、ＲＤＨＩＴ５、ＲＤＨＩＴ７に対応して設けられている。
【０１７８】
図１９は、ヒューズセット（ＦＡ０〜ＦＡ１３）の一回路例を示す回路図である。
【０１７９】
図１９に示すように、ヒューズセットは、図１５に示した参考例と同様に、不良アドレス指定用ヒューズ回路２０１、アドレス比較回路２０２、ヒューズ情報一致検出回路２０３、イネーブル用ヒューズ回路２０４、デコーダ２０５、およびマッピング用ヒューズ回路２０６を含む。
【０１８０】
図１９に示すヒューズセットが、図１５に示したヒューズセットと異なるところは、次の通りである。
【０１８１】
第１に、バンクが“１６”から、“３２”に増えたことにより、バンクを指定するためのアドレスｂ４が１本追加されている。これにより、不良アドレス指定用ヒューズ回路２０１のヒューズＦＳは、カラム選択線（ＣＳＬ）を指定するためのアドレスａ０〜ａ６、およびバンクを指定するためのアドレスｂ０〜ｂ４にそれぞれ対応して合計１２個（ＦＳ１〜ＦＳ１２）設けられる。
【０１８２】
第２に、マッピング用ヒューズ回路２０６は、４本の置換制御信号線のいずれか１本を指定すれば良い。このため、マッピング用ヒューズ回路２０６のヒューズＦＳが１個減り、２個（ＦＳ１４、ＦＳ１５）となる。
【０１８３】
このような第８の実施形態によれば、図１７に示した参考例に係るヒューズセットと比較して、同じセグメント内（救済単位）の二つのスペアカラム選択線ＳＣＳＬ、例えば図１６中のスペアカラム選択線ＳＣＳＬ０、およびＳＣＳＬ１を制御する置換制御信号線ＲＤＨＩＴ０、ＲＤＨＩＴ１に接続されるヒューズセットからの複数の出力はそれぞれ独立となりワイヤードオア接続されていない。
【０１８４】
一方、異なるセグメント（救済単位）どうしでは、参考例のフレキシブルマッピングリダンダンシーの同様に、対応するヒューズセット（図１８中ではＲＤＨＩＴ０、ＲＤＨＩＴ２、ＲＤＨＩＴ４、ＲＤＨＩＴ６に対して、ＦＡ０〜ＦＡ１３、ＲＤＨＩＴ１、ＲＤＨＩＴ３、ＲＤＨＩＴ５、ＲＤＨＩＴ７に対して、ＦＢ０〜ＦＢ１３）の出力同士はワイヤードオア接続されている。結果として、図１７と図１８とを比較してわかるとおり、救済効率を落とさない範囲で、一つの置換制御信号線に接続されるヒューズセットの数を減らすことができる。この例では、２本のスペアカラム選択線それぞれで１６バンク以上を救済しなければならないような確率が極めて低い場合に有効である。従って、一つの置換制御信号線に付加される寄生容量である、ヒューズセットの最終段の出力トランジスタのジャンクション容量が減り、クリティカルパスの一部をなす、置換制御信号線における置換制御情報の遅延を抑えることができる。
【０１８５】
また、図１８に示すように、ヒューズセット配置部に配置される配線層の数、即ち置換制御信号線の数を８本に、図１７に示す参考例の半分に減らせる。このため、置換制御信号線のピッチに律則されているヒューズセット配置部の面積を、その分減らすことができ、チップ面積増加を抑制に効果がある。
【０１８６】
さらに図１７に示す参考例では、マッピング用ヒューズ回路が８本の置換制御信号線のうち、いずれか一つを指定する必要があったが、第８の実施形態では４本の置換制御信号線のうち、いずれか一つを指定するだけで良い。このため、マッピング用ヒューズ回路のヒューズの数を減らせる、という利点もある。
【０１８７】
［第９の実施形態］
図２０は、この発明の第９の実施形態に係る半導体記憶装置が具備するヒューズセットアレイを示す図である。なお、図２０中のＡ点〜Ｐ点はそれぞれ、図１６中のＡ点〜Ｐ点それぞれに接続されているものとする。
【０１８８】
図２０に示すように、第８の実施形態と同様に、２８個のヒューズセットＦＡ０〜ＦＡ１３、ＦＢ０〜ＦＢ１３の２８個のヒューズが設けられている。
【０１８９】
ヒューズセットＦＡ０〜ＦＡ１３の列は、ヒューズセットＦＢ０〜ＦＢ１３の列と並行に配置されている。これらの列の間には、４本の配線層が配置されている。４本の配線層はそれぞれ、これらの列の中間（この例ではヒューズセットＦＡ６とＦＡ７との間、およびＦＢ６とＦＢ７との間）で分離されている。ヒューズセットＦＡ０〜ＦＡ６とヒューズセットＦＢ０〜ＦＢ６との間に配置された４本の配線層はそれぞれ、置換制御信号線ＲＤＨＩＴ０〜ＲＤＨＩＴ３を構成する。また、ヒューズセットＦＡ７〜ＦＡ１３と、ヒューズセットＦＢ７〜ＦＢ１３との間に配置された４本の配線層はそれぞれ、置換制御信号線ＲＤＨＩＴ４〜ＲＤＨＩＴ７を構成する。ヒューズセットＦＡ０〜ＦＡ６、ＦＢ０〜ＦＢ６はそれぞれ、置換制御信号線ＲＤＨＩＴ０〜ＲＤＨＩＴ３に接続され、ヒューズセットＦＡ７〜ＦＡ１３、ＦＢ７〜ＦＢ１３はそれぞれ、置換制御信号線ＲＤＨＩＴ４〜ＲＤＨＩＴ７に接続されている。
【０１９０】
このような第９の実施形態によれば、第８の実施形態と同様に、一つの置換制御信号線（ＲＤＨＩＴｎ）に接続されるヒューズセットの数が減る。これにより、置換制御信号線（ＲＤＨＩＴｎ）に付加されるジャンクション容量が減り、その負荷容量を減らすことができる。よって、置換制御信号線における置換制御情報の遅延を抑制できる。
【０１９１】
また、第９の実施形態では、図２０に示すように、配線層４本分のスペースに、８本の置換制御信号線ＲＤＨＩＴ０〜ＲＤＨＩＴ７を配置することができる。このようにヒューズセット配置部に配置される置換制御信号線の数は、実質的に４本まで減らせるので、ヒューズセット配置部の面積の増加は、さらに抑制しやすくなる。
【０１９２】
ただし、第９の実施形態では、一つのセグメントに対応するヒューズセットの数が、第８の実施形態の２８個から１４個に減るので、救済効率は第８実施形態に比較してやや低下する。しかし、実施に際しては、救済効率の向上を求める場合には第８の実施形態を選択し、チップ面積の増加の抑制をより強く求める場合には第９の実施形態を選択すれば良い。いずれにせよ、一つの置換制御信号線に付加されるジャンクション容量は減るので、その負荷容量は減る。
【０１９３】
［第１０の実施形態］
図２１はこの発明の第１０の実施形態に係る半導体記憶装置のメモリセルアレイを示す図、図２２はそのヒューズセルアレイを示す図である。なお、図２１中のＡ点〜Ｐ点はそれぞれ、図２２中のＡ点〜Ｐ点それぞれに接続されているものとする。
【０１９４】
図２１に示すように、第１０の実施形態は、１つのサブアレイＡ(m,n)に対して、３つのリダンダントアレイＲＡ(m,n)を設けたものである。即ち、各サブアレイＡ(m,n)の行方向に沿った一端に２つ、他端に１つ、冗長セルアレイとしてリダンダントアレイＲＡ（m,n）；m＝0〜11、n＝0〜31が配置されている。リダンダントアレイＲＡ（m,n）の総数は、１２×３２＝３８４個である。リダンダントアレイＲＡ（m,n）はスペアカラム選択線（ＳＣＳＬ０〜ＳＣＳＬ１１）によって選択される。
【０１９５】
また、図２２に示すように、ヒューズセットアレイには、１２本の置換制御信号線ＲＤＨＩＴ０〜ＲＤＨＩＴ１１が、図２１に示した１２個のスペア選択線ドライバ（ＳＣＤ）それぞれに対応して設けられている。置換制御信号線ＲＤＨＩＴ０〜ＲＤＨＩＴ１１にはそれぞれ、各対応するスペア選択線ドライバ（ＳＣＤ）を駆動するための置換制御情報が伝わる。
【０１９６】
置換制御信号線ＲＤＨＩＴ０〜ＲＤＨＩＴ２は、４つのセグメントSEGMENT0〜SEGMENT3のうち、SEGMENT0に対応する。同様に置換制御信号線ＲＤＨＩＴ３〜ＲＤＨＩＴ５はSEGMENT1、置換制御信号線ＲＤＨＩＴ６〜ＲＤＨＩＴ８はSEGMENT2、置換制御信号線ＲＤＨＩＴ９〜ＲＤＨＩＴ１１はSEGMENT3に対応する。置換制御情報は、ヒューズセットＦＡ０〜ＦＡ１３、またはＦＢ０〜ＦＢ１３から出力される。
【０１９７】
この第１０の実施形態では、ヒューズセットＦＡ０〜ＦＡ１３は、１２本の置換制御信号線ＲＤＨＩＴ０〜ＲＤＨＩＴ１１のうち、６本の置換制御信号線ＲＤＨＩＴ０、ＲＤＨＩＴ２、ＲＤＨＩＴ４、ＲＤＨＩＴ６、ＲＤＨＩＴ８、ＲＤＨＩＴ１０に対応して設けられている。また、ヒューズセットＦＢ０〜ＦＢ１３は、他の６本の置換制御信号線ＲＤＨＩＴ１、ＲＤＨＩＴ３、ＲＤＨＩＴ５、ＲＤＨＩＴ７、ＲＤＨＩＴ９、ＲＤＨＩＴ１１に対応して設けられている。
【０１９８】
このような第１０の実施形態においても、第８、第９の実施形態と同様に、一つの置換制御信号線に接続されるヒューズセットの数を減らせるので、置換制御信号線の負荷容量を減らすことができる。
【０１９９】
また、複数の置換制御信号線をそれぞれ、複数のヒューズセットそれぞれに分割して対応させる場合には、互いに等しい数ずつに分割して対応させるのが好ましい。
【０２００】
つまり、置換制御信号線が８本の場合には、第８、第９の実施形態のように４本ずつに分割し、それぞれ１４個のヒューズセットに対応させる。また、置換制御信号線が１２本の場合には、第１０の実施形態のように６本ずつに分割し、それぞれ１４個のヒューズセットに対応させる等である。このように等しい数ずつに分割することで、救済効率の低下を抑制できる。
【０２０１】
たとえば１２本の置換制御信号を８本と４本とに分割し、それぞれ１４個のヒューズセットに対応させた場合、置換制御信号線の負荷容量が減る効果はもちろんあるが、救済効率は、いずれか一方、即ち８本の置換制御信号に対応する１４個のヒューズセットに律則されて低下してしまう。このような事情は、６本ずつ、それぞれ１４個のヒューズセットに対応させることで解消することができる。よって、置換制御信号線は、互いに等しい数ずつに分割するのが好ましい。
【０２０２】
［第１１の実施形態］
以上、第８〜第１０の実施形態により説明した基本構成を基にすると、ヒューズセットの数、置換制御信号線の分割の仕方、同一セグメント内のリダンダントアレイの数（あるいは１つのサブアレイに対するリダンダントアレイの数）等には、種々のバリエーションが考えられる。その一例を第１１の実施形態として説明する。
【０２０３】
図２３はこの発明の第１１の実施形態に係る半導体記憶装置のメモリセルアレイを示す図、図２４はそのヒューズセルアレイを示す図である。なお、図２３中のＡ点〜Ｐ点はそれぞれ、図２４中のＡ点〜Ｐ点それぞれに接続されているものとする。
【０２０４】
第１１の実施形態は、ヒューズセットの数を５６個、置換制御信号線を４本ずつに４分割、さらにリダンダントアレイ数は、１つのサブアレイＡ(m,n)に対して４つとしたものである。
【０２０５】
図２３に示すように、第１１の実施形態は、各サブアレイＡ(m,n)の行方向に沿った両端にそれぞれ２つずつ、冗長セルアレイとしてリダンダントアレイＲＡ（m,n）；m＝0〜15、n＝0〜31が配置されている。リダンダントアレイＲＡ（m,n）の総数は、１６×３２＝５１２個である。リダンダントアレイＲＡ（m,n）はスペアカラム選択線（ＳＣＳＬ０〜ＳＣＳＬ１５）によって選択される。
【０２０６】
また、図２４に示すように、ヒューズセットアレイには、１６本の置換制御信号線ＲＤＨＩＴ０〜ＲＤＨＩＴ１５が、図２１に示した１６個のスペア選択線ドライバ（ＳＣＤ）それぞれに対応して設けられている。置換制御信号線ＲＤＨＩＴ０〜ＲＤＨＩＴ１５にはそれぞれ、各対応するスペア選択線ドライバ（ＳＣＤ）を駆動するための置換制御情報が伝わる。
【０２０７】
置換制御信号線ＲＤＨＩＴ０〜ＲＤＨＩＴ３は、４つのセグメントSEGMENT0〜SEGMENT3のうち、SEGMENT0に対応する。同様に置換制御信号線ＲＤＨＩＴ４〜ＲＤＨＩＴ７はSEGMENT1、置換制御信号線ＲＤＨＩＴ８〜ＲＤＨＩＴ１１はSEGMENT2、置換制御信号線ＲＤＨＩＴ１２〜ＲＤＨＩＴ１５はSEGMENT3に対応する。置換制御情報は、ヒューズセットＦＡ０〜ＦＡ１３、またはＦＢ０〜ＦＢ１３、またはヒューズセットＦＣ０〜ＦＣ１３、またはヒューズセットＦＤ０〜ＦＤ１３、から出力される。
【０２０８】
この第１０の実施形態では、ヒューズセットＦＡ０〜ＦＡ１３は、１６本の置換制御信号線ＲＤＨＩＴ０〜ＲＤＨＩＴ１５のうち、４本の置換制御信号線ＲＤＨＩＴ０、ＲＤＨＩＴ４、ＲＤＨＩＴ８、ＲＤＨＩＴ１２に対応して設けられている。また、ヒューズセットＦＢ０〜ＦＢ１３は、他の４本の置換制御信号線ＲＤＨＩＴ１、ＲＤＨＩＴ５、ＲＤＨＩＴ９、ＲＤＨＩＴ１３に対応して設けられている。また、ヒューズセットＦＣ０〜ＦＣ１３は、さらに別の４本の置換制御信号線ＲＤＨＩＴ２、ＲＤＨＩＴ６、ＲＤＨＩＴ１０、ＲＤＨＩＴ１４に対応して設けられている。また、ヒューズセットＦＤ０〜ＦＤ１３は、残りの４本の置換制御信号線ＲＤＨＩＴ３、ＲＤＨＩＴ７、ＲＤＨＩＴ１１、ＲＤＨＩＴ１５に対応して設けられている。
【０２０９】
このような第１１の実施形態においても、第８〜第１０の実施形態と同様に、一つの置換制御信号線に接続されるヒューズセットの数を減らせるので、置換制御信号線の負荷容量を減らすことができる。
【０２１０】
このような第１１の実施形態以外にも、ヒューズセットの数、置換制御信号線の分割の仕方、同一セグメント内のリダンダントアレイの数（あるいは１つのサブアレイに対するリダンダントアレイの数）等は、種々のバリエーションが考えられる。
【０２１１】
また、同一セグメント内の全てのリダンダントアレイについて、互いにワイヤードオア接続されることのないヒューズセット列にそれぞれ分割できない場合も考えられる。この場合、分割可能な範囲で、あるいは分割可能な範囲の一部のみ、分割すれば良い。
【０２１２】
また、同じセグメント内の二つのＳＣＳＬ、たとえばスペアカラム選択線ＳＣＳＬ０を制御する置換制御信号線ＲＤＨＩＴ０に接続されるヒューズセットＦＡ０〜ＦＡ１３からの出力は、スペアカラム選択線ＳＣＳＬ１を制御する置換制御信号線ＲＤＨＩＴ１に接続されるヒューズセットＦＢ０〜ＦＢ１３からの出力とそれぞれ独立となり、ワイヤードオア接続されていない。しかし、この概念的に分割されたヒューズセットＦＡ０〜１３、ＦＢ０〜１３は実際のチップ内でいかように配置しても良い。ただし、実際問題としては、チップの集積度が上がりヒューズセットの増加と共に、ヒューズセットを一列に並べて配置することは難しくなり、第８〜第１０の実施形態のように２列、あるいは３列、あるいは第１１の実施形態のように４列と並べて配置する方向にある。
【０２１３】
以上、第８〜第１１の実施形態はあくまで一例であり、不良アドレス記憶回路の記憶素子としてはヒューズ以外の素子、たとえばＰＲＯＭセルや、コンデンサを絶縁破壊して記憶する記憶素子（アンチヒューズ）等が使用されても良い。
【０２１４】
また、ヒューズ回路としては、他の構成の回路が用いられても良い。また、ヒューズ回路の配置、数等が異なるもの、実施形態中では、バンクやセグメントといった言葉で代表させているが、概念的には同じもので構成されたアレイといったものについても適用され得るものである。
【０２１５】
また、第８〜第１１の実施形態は、スペアカラム選択線に置き換える方式を例示したが、この発明は、スペアワード線に置き換える方式にも適用できることはもちろんである。
【０２１６】
以上、説明したように、リダンダントアレイとヒューズセットをフレキシブルに対応させる、フレキシブルマッピングリダンダンシーにおいては、通常、リダンダントアレイを駆動するドライバに入力される置換制御信号ＲＤＨＩＴは、各ヒューズセットからの複数の出力端子のそれぞれ対応するもの同士がワイヤードオア接続されている。
【０２１７】
これに対し、第８〜第１１の実施形態に係る半導体記憶装置によれば、同一救済範囲内の複数のリダンダントアレイにおいては、各リダンダントアレイを駆動するドライバに入力される置換制御信号ＲＤＨＩＴに対して、複数のヒューズセット列を各ヒューズセットからの出力端子がワイヤードオア接続されることのないヒューズセット列に分割する。これにより、リダンダンシーによる救済効率を落とすことなく、置換制御信号に対する寄生容量の低下による高速化、及びヒューズ部内の配線数を抑えることが可能になることによるヒューズ部の面積増加の抑制の効果を得ることができる。
【０２１８】
【発明の効果】
以上説明したように、この発明によれば、高集積化の要求を満たしつつ、高集積化に伴った動作速度の低下を抑制することが可能な半導体集積回路装置を提供できる。
【図面の簡単な説明】
【図１】図１はこの発明の第１の実施形態に係る半導体記憶装置の概略構成を示すブロック図。
【図２】図２は救済回路の一構成例を示すブロック図。
【図３】図３（Ａ）はアドレス比較回路の一回路例を示す回路図、図３（Ｂ）はアドレス比較回路の一動作例を示す動作波形図、図３（Ｃ）はヒューズ（Fuse）の状態と出力（FOUT）との関係を示す図。
【図４】図４（Ａ）、（Ｂ）はそれぞれこの発明の第２の実施形態に係るアドレス比較回路の一回路例を示す回路図。
【図５】図５はこの発明の第３の実施形態に係る半導体記憶装置の概略構成を示すブロック図。
【図６】図６はこの発明の第４の実施形態に係る半導体記憶装置の概略構成を示すブロック図。
【図７】図７はアドレス信号で直接デコードされるデコーダの回路図。
【図８】図８（Ａ）はプリデコード方式を用いたデコーダの回路図、図８（Ｂ）はプリデコード回路の回路図、図８（Ｃ）はプリデコード回路の入力と出力との関係を示す図。
【図９】図９（Ａ）はこの発明の第５の実施形態に係るプリデコード方式を用いたアドレスデコーダを示す回路図、図９（Ｂ）はプリデコード回路の回路図、図９（Ｃ）はプリデコード回路の入力と出力との関係を示す図。
【図１０】図１０はこの発明の第５の実施形態の変形例に係るアドレスデコーダを示す回路図である。
【図１１】図１１はこの発明の第６の実施形態に係るプリデコード方式を用いたアドレスデコーダを示す回路図。
【図１２】図１２はこの発明の第７の実施形態に係るプリデコード方式を用いたアドレスデコーダを示す回路図。
【図１３】図１３はこの発明の第８の実施形態の第１の参考例に係るメモリセルアレイを示す図。
【図１４】図１４はこの発明の第８の実施形態の第１の参考例に係るヒューズセットアレイを示す図
【図１５】図１５はヒューズセットの一回路例を示す回路図。
【図１６】図１６はこの発明の第８の実施形態の第２の参考例に係るメモリセルアレイを示す図。
【図１７】図１７はこの発明の第８の実施形態の第２の参考例に係るヒューズセットアレイを示す図
【図１８】図１８はこの発明の第８の実施形態に係る半導体記憶装置が具備するヒューズセットアレイを示す図。
【図１９】図１９はこの発明の第８の実施形態に係る半導体記憶装置が具備するヒューズセットの一回路例を示す回路図。
【図２０】図２０はこの発明の第９の実施形態に係る半導体記憶装置が具備するヒューズセットアレイを示す図。
【図２１】図２１はこの発明の第１０の実施形態に係る半導体記憶装置が具備するヒューズセットアレイを示す図。
【図２２】図２２はこの発明の第１０の実施形態に係る半導体記憶装置が具備するヒューズセットの一回路例を示す回路図。
【図２３】図２３はこの発明の第１１の実施形態に係る半導体記憶装置が具備するヒューズセットアレイを示す図。
【図２４】図２４はこの発明の第１１の実施形態に係る半導体記憶装置が具備するヒューズセットの一回路例を示す回路図。
【符号の説明】
１…セルアレイ、
２Ａ、２Ｂ…救済回路、
３…アドレス発生回路、
４…中継器、
５、５Ａ、５Ｂ、５Ｃ…アドレス信号線、
１０…冗長判定回路、
１１…イネーブル用ヒューズ回路、
１２…アドレス比較回路、
１３…判定回路、
１４…出力回路、
２１…不良アドレス指定用ヒューズ回路、
２２…ラッチ回路、
２３、２３Ａ、２３Ｂ…トランスファ回路、
３１…ＮＭＯＳ、
３２…ＰＭＯＳ、
３３、３４…トランスファゲート、
３５…ラッチ回路２２の出力ノード、
３６、３７Ａ、３７Ｂ…インバータ、
３８Ａ、３８Ｂ…クロックドインバータ、
３９Ａ、３９Ｂ…トランスファゲート、
６０Ａ、６０Ｂ…アドレス信号処理回路、
６１Ａ、６１Ｂ…プリデコード回路群、
６２Ａ、６２Ｂ…デコード回路群、
６３…プリデコード信号線群、
６４…共有化されたＮＭＯＳ、
７０…デコーダ、
７１…ＮＯＲ回路、
７２…グローバル配線、
７３Ａ、７３Ｂ…プリデコード回路、
７４…グローバル配線、
７５…ＮＯＲ回路、
７６Ａ、７６Ｂ…プリデコード回路、
８０…中継器群、
８１Ａ、８１Ｂ…デコード回路群、
１００…メモリセルアレイ、
２０１…不良アドレス指定用ヒューズ回路、
２０２…アドレス比較回路、
２０３…ヒューズ情報一致検出回路、
２０４…イネーブル用ヒューズ回路、
２０５…デコーダ、
２０６…マッピング用ヒューズ回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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