(57)【特許請求の範囲】
【請求項１】
外部から周期的に繰返し与えられるクロック信号に同期して動作する同期型半導体記憶装置であって、
データ出力端子に結合され、活性化時、与えられたデータを前記データ出力端子に出力するための出力バッファ回路、
外部から与えられるデータ読出指示信号に応答して、データ読出を指示するデータリードイネーブル信号を発生するためのリードイネーブル信号発生手段、
外部から与えられる読出データマスク指示信号の活性化に応答して、前記出力バッファ回路を非活性化するための出力マスク指示信号を出力するマスク信号発生手段、および
前記データリードイネーブル信号と前記出力マスク指示信号とを受け、前記出力バッファ回路の活性・非活性を制御する出力制御手段を備え、
前記出力制御手段は、
前記データ読出指示信号が与えられてから前記出力バッファ回路を介して前記データ出力端子のデータが出力されるまでに必要とされるクロックサイクル期間に応じて設定されるクロック数前記データリードイネーブル信号を遅延するデータリードイネーブル信号クロックシフト回路と、前記読出データマスク指示信号が与えられてから前記データ出力端子のデータがマスクされるまでに必要とされるクロックサイクル期間に応じたクロック数前記出力マスク指示信号を遅延する出力マスク指示信号クロックシフト回路を含み、
前記データリードイネーブル信号クロックシフト回路と前記出力マスク指示信号クロックシフト回路とで一部のクロックシフト段を共用し、該共用される一部のシフト段は、前記データリードイネーブル信号および前記出力マスク指示信号の論理合成信号をシフトすることを特徴とする、同期型半導体記憶装置。
【請求項２】
前記データリードイネーブル信号発生手段は、前記データ読出指示信号の活性化に応答して、バースト長として定められた前記クロック信号のサイクル期間の間前記データリードイネーブル信号を活性状態とする手段を備える、請求項１記載の同期型半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、同期型半導体記憶装置に関し、特に、クロック信号に同期してデータを出力する出力バッファ回路の活性／非活性を制御するデータ出力制御部の構成に関する。
【０００２】
【従来の技術】
同期型半導体記憶装置（以下、ＳＤＲＡＭと称す）は、外部から与えられるたとえばシステムクロックに同期して外部制御信号およびアドレス信号ならびにデータを取込み、またこのクロック信号に同期してデータを出力する。ＳＤＲＡＭの内部動作態様は、通常、このクロック信号の立上がりエッジにおける外部制御信号の状態により決定される。このクロック信号の立上がり時における外部制御信号の状態の組合せは、通常「コマンド」と呼ばれる。クロック信号に同期してＳＤＲＡＭは、外部制御信号を取込んでコマンドの種類を判別するため、外部制御信号のスキューなどに対するタイミングマージンを考慮する必要がなく、内部動作の開始タイミングを早くすることができる。また、クロック信号に同期してデータの入出力が行なわれるため、ＳＤＲＡＭの動作速度をクロック信号により決定することができ、高速動作するＳＤＲＡＭを実現することができる。
【０００３】
しかしながら、通常データ読出動作時においてはリードコマンドが与えられてから、内部でメモリセルを選択して、有効データを出力するまで内部動作が必要とされる。リードコマンドが与えられてから有効データが出力されるまでに必要とされるクロック信号のサイクル数はＺＣＡＳレイテンシと呼ばれる。このＺＣＡＳレイテンシは、外部からの信号により、１、２、３、４などの適当な値に設定することができる。
【０００４】
また同期型半導体記憶装置においては、１回のアクセス（列選択動作）により複数のメモリセルが同時に選択され、これらの同時に選択されたメモリセルが順次クロック信号に同期してアクセスされる。この場合、外部の処理装置であるＣＰＵ（中央演算処理装置）が必要としないデータが含まれる場合もある。このような場合、外部から与えられるマスク指示信号ＤＱＭをＨレベルの活性状態とすることにより出力データがマスクされる。通常、このマスク指示信号ＤＱＭがＨレベルの活性状態とされてからＤＱＭレイテンシと呼ばれるクロックサイクル数が経過したサイクルのデータがマスクされて出力されない。通常、ＤＱＭレイテンシは２に設定される。
【０００５】
図５は、従来のＳＤＲＡＭの全体の構成を概略的に示す図である。図５において、ＳＤＲＡＭは、行および列のマトリックス状に配列される複数のメモリセルを有するメモリアレイ１と、クロック信号ＣＬＫに同期して外部から与えられるアドレス信号ビットＡ０〜Ａｎを取込み内部アドレス信号を生成するアドレスバッファ２と、データ読出時に活性化され、このメモリアレイ１においてアドレス信号により指定されたメモリセルデータの読出を行なう読出回路４と、読出回路４から読出されたデータをデータ入出力端子ＤＱへ順次出力する出力バッファ回路６を含む。図５においては、メモリアレイ１における行および列を選択する回路部分は図面を簡略化するために示していない。
【０００６】
ＳＤＲＡＭは、さらに、外部から与えられる制御信号、すなわち、外部ロウアドレスストローブ信号ｅｘｔＺＲＡＳ、外部コラムアドレスストローブ信号ｅｘｔＺＣＡＳおよび外部ライトイネーブル信号ｅｘｔＺＷＥを取込み、内部制御信号を生成する制御バッファ回路８と、この制御バッファ回路８から与えられる内部制御信号の状態を判定し、指定された動作モードを活性化するトリガ信号を出力するコマンドデコーダ１０と、このコマンドデコーダ１０から与えられる内部動作トリガ信号（行または列選択動作の活性化信号）に従って、メモリアレイ１において対応の指定された内部動作を行なうための制御信号を出力してメモリアレイ１へ与えるアレイ制御回路１２と、コマンドデコーダ１０から与えられるリード動作トリガ信号Ｒの活性化に応答してデータリードイネーブル信号ＯＥＭＦおよびＯＥＭＦＤを生成するリードイネーブル回路１４と、外部から与えられるデータマスク指示信号ｅｘｔＤＱＭをクロック信号ＣＬＫに同期して取込み内部マスク指示信号ＱＭを生成するＤＱＭバッファ１６と、ＤＱＭバッファ１６から与えられる内部マスク指示信号ＱＭを所定期間遅延させてマスクイネーブル信号ＺＱＭＤを生成するマスクイネーブル回路１８と、リードイネーブル回路１４からのデータリードイネーブル信号ＯＥＭＦＤおよびマスクイネーブル回路１８からのマスクイネーブル信号ＺＱＭＤに従って出力バッファ回路６のデータ出力動作をイネーブル（活性化）する出力イネーブル信号ＯＥＭを出力する出力制御回路２０を含む。
【０００７】
リードイネーブル回路１４は、リード動作トリガ信号Ｒの活性化に応答して所定期間（バースト長で示されるクロックサイクル期間）活性状態とされるデータリードイネーブル信号ＯＥＭＦを出力する。またこのリードイネーブル回路１４は、このデータリードイネーブル信号ＯＥＭＦを、所定期間（ＺＣＡＳレイテンシよりも１クロックサイクル期間短い期間）遅延することにより、リードイネーブル信号ＯＥＭＦＤを出力する。マスクイネーブル回路１８は、マスク指示信号ＱＭを１クロックサイクル期間遅延してマスクイネーブル信号ＺＱＭＤを生成する。
【０００８】
出力制御回路２０は、このデータリードイネーブル信号ＯＥＭＦＤが活性状態にありかつマスクイネーブル信号ＺＱＭＤが非活性状態のときに出力イネーブル信号ＯＥＭを活性状態とする。マスクイネーブル信号ＺＱＭＤが活性状態とされて出力データのマスクを指示するときには、出力制御回路２０は、この出力イネーブル信号ＯＥＭを非活性状態とする。次に、この図５に示すＳＤＲＡＭのデータ読出動作を図６に示すタイミングチャート図を参照して説明する。ここで、図６においては、バースト長（１回のリードコマンドにより連続して読出されるデータの数）が８であり、ＺＣＡＳレイテンシが３であり、ＤＱＭレイテンシが２である場合のデータ読出動作が示される。
【０００９】
時刻Ｔ０以前のある時刻においてメモリセル選択動作開始を指示するアクティブコマンドが与えられ、メモリアレイ１においては既にメモリセルが選択状態とされている。
【００１０】
時刻Ｔ０において、データ読出を指示するリードコマンドが与えられ（外部制御信号ｅｘｔＺＲＡＳ、ｅｘｔＺＣＡＳ、およびｅｘｔＺＷＥが、クロック信号ＣＬＫの立上がり時点において所定の状態に設定される）、この制御バッファ回路８から与えられる内部制御信号に従って、コマンドデコーダ１０が、リード動作トリガ信号Ｒを所定期間Ｈレベルの活性状態とする。このリード動作トリガ信号Ｒに応答して、リードイネーブル回路１４がデータリードイネーブル信号ＯＥＭＦを活性状態とする。このデータリードイネーブル信号ＯＥＭＦは、リードコマンドが与えられたクロックサイクルから８クロックサイクル（バースト長）の間活性状態とされる。また、このリードイネーブル回路１４は、データリードイネーブル信号ＯＥＭＦを、２クロックサイクル遅延させて、リードイネーブル信号ＯＥＭＦＤを活性状態とする。したがって、データリードイネーブル信号ＯＥＦＭＤは、時刻Ｔ０に与えられたリードコマンドにしたがって、２クロックサイクル経過後（時刻Ｔ２で始まるサイクル）から８クロックサイクルの間活性状態とされる。このデータリードイネーブル信号ＯＥＭＦの活性化に応答して読出回路４が活性化され、メモリアレイ１において選択されたメモリセルのデータの読出を行なう。ここで、リードコマンドは、列選択動作をも指定しており、メモリアレイ１において先にアクティブコマンドに従って選択されていたメモリセルからさらにメモリセルを選択する。
【００１１】
時刻Ｔ２から始まるクロックサイクルにおいて、データリードイネーブル信号ＯＥＭＦＤが活性状態とされる。このときまだマスクイネーブル信号ＺＱＭＤはＨレベルの非活性状態にあり、出力制御回路２０は、データ出力イネーブル信号ＯＥＭを活性状態とする。これにより、出力バッファ回路６がイネーブル状態とされ、読出回路４からクロック信号に同期して与えられたデータを出力する。
【００１２】
時刻Ｔ３のクロック信号ＣＬＫの立上がりにおいて、外部マスク指示信号ｅｘｔＤＱＭがＨレベルの活性状態とされる。この活性状態とされたマスク指示信号ｅｘｔＤＱＭに応答して、ＤＱＭバッファ１６から、所定期間Ｈレベルとされるマスクイネーブル信号ＱＭが出力される。このマスク指示信号ＱＭは、マスクイネーブル回路１８により２クロックサイクル期間遅延される。したがって、時刻Ｔ４においては、依然マスクイネーブル信号ＺＱＭＤは、非活性状態のＨレベルであり、このサイクルにおいても、出力イネーブル信号ＯＥＭは活性状態にあり、出力バッファ回路６は、データを出力する。
【００１３】
時刻Ｔ５において、マスクイネーブル回路１８からのマスクイネーブル信号ＺＱＭＤがＬレベルの活性状態とされ、応じて出力制御回路２０は、出力イネーブル信号ＯＥＭを非活性状態とする。これにより、出力バッファ回路６は非活性状態とされ、データ出力動作が停止される。したがって、この時刻Ｔ５で始まるサイクルにおいては、データは出力されない。
【００１４】
外部マスク指示信号ｅｘｔＤＱＭは、１クロックサイクル期間のみ活性状態とされているため、時刻Ｔ６から始まるクロックサイクルにおいては、マスクイネーブル信号ＺＱＭＤが再び非活性状態とされ、応じてデータ出力イネーブル信号ＯＥＭが活性状態とされる。これにより、出力バッファ回路６が、読出回路４から与えられたデータをデータ出力端子ＤＱへ出力する。
【００１５】
時刻Ｔ８で始まるクロックサイクルにおいて、リードイネーブル信号ＯＥＭＦが、非活性状態のＬレベルとされ（後に説明するバースト長カウンタから出力されるリセット信号ＲＥＳＥＴによりこのデータリードイネーブル信号ＯＥＭＦがリセットされる）、これにより読出回路４が非活性状態とされる。この読出回路４から出力バッファ回路６に対するデータ伝達においては、遅延が存在する。データリードイネーブル信号ＯＥＭＦＤは活性状態にあるため、出力制御回路２０からの出力イネーブル信号ＯＥＭは活性状態を維持し、出力バッファ回路６は、読出回路４から順次クロック信号ＣＬＫに同期して与えられていたデータを出力する。時刻Ｔ１０から始まるクロックサイクルにおいて、このリードイネーブル信号ＯＥＭＦＤが非活性状態とされ、応じて出力イネーブル信号ＯＥＭが非活性状態とされ、出力バッファ回路６が非活性状態となり、出力ハイインピーダンス状態とされる。
【００１６】
上述のように、クロック信号ＣＬＫに同期してデータを順次出力することができ、高速でデータを読出すことができる。
【００１７】
また、マスク指示信号ｅｘｔＤＱＭを利用することにより、不必要なデータの出力を禁止することができる。
【００１８】
このリードコマンドが与えられる時刻Ｔ０から有効データが最初にデータ入出力端子ＤＱに現れる時刻Ｔ３までの間のクロックサイクル数をＺＣＡＳレイテンシと呼び、また外部マスク指示信号ｅｘｔＤＱＭが活性状態とされる時刻Ｔ３から出力データのマスクが行なわれる時刻Ｔ５までの期間をＤＱＭレイテンシと呼ぶ。
【００１９】
【発明が解決しようとする課題】
図７は、図６に示すリードイネーブル回路１４、マスクイネーブル回路１８および出力制御回路２０の構成を概略的に示す図である。図７において、リードイネーブル回路１４は、リード動作トリガ信号Ｒに応答して所定期間活性状態とされるリードイネーブル信号ＯＥＭＦを発生するＯＥＭＦ発生回路１４ａと、ＯＥＭＦ発生回路１４ａから与えられるリードイネーブル信号ＯＥＭＦを（Ｎ−１）クロックサイクル遅延する（Ｎ−１）クロックシフト回路１４ｂを含む。ここで、Ｎは、ＺＣＡＳレイテンシを示す。
【００２０】
マスクイネーブル回路１８は、マスク指示信号ＱＭを受けるインバータ１８ａと、インバータ１８ａの出力信号を１クロックサイクル遅延する１クロックシフト回路１８ｂを含む。
【００２１】
出力制御回路２０は、（Ｎ−１）クロックシフト回路１４ｂからの遅延リードドイネーブル信号ＯＥＭＦＤと１クロックシフト回路１８ｂからのマスクイネーブル信号ＺＱＭＤを受けて出力イネーブル信号ＯＥＭを出力する２入力ＡＮＤ回路２０ａを含む。
【００２２】
（Ｎ−１）クロックシフト回路１４ｂおよび１クロックシフト回路１８ｂは、その入力部に与えられた信号をクロック信号ＣＬＫに同期してシフトすることにより、必要とされる遅延を入力信号に対して与える。
【００２３】
図７に示すように、リードイネーブル回路１４およびマスクイネーブル回路１８は、シフト回路１４ｂおよび１８ｂをそれぞれ別々に備えている。したがって、データ出力動作を制御する部分のレイアウト面積が増大するという問題が生じる。
【００２４】
図８は、データ出力イネーブル信号ＯＥＭとクロック信号ＣＬＫとのタイミング関係を示す図である。出力イネーブル信号ＯＥＭがリードイネーブル信号ＯＥＭＦＤの活性化に応答して立上がる場合には、このリードイネーブル回路１４に含まれる（Ｎ−１）クロックシフト回路１４ｂのクロック信号ＣＬＫに対する応答関係により決定され、出力イネーブル信号ＯＥＭは、クロック信号ＣＬＫから立上がってから時間ｔａ０経過後にＨレベルの活性状態とされる。また、出力イネーブル信号ＯＥＭがリードイネーブル信号ＯＥＭＦＤの非活性化に応答して非活性状態とされる場合には、同様、リードイネーブル回路１４の（Ｎ−１）クロックシフト回路１４ｂの動作特性に従って、クロック信号ＣＬＫが立上がってから、時間ｔｂ０経過後に出力イネーブル信号ＯＥＭがＬレベルの非活性状態とされる。
【００２５】
一方、マスク指示信号ＱＭに従って出力イネーブル信号ＯＥＭを変化させる場合には、マスクイネーブル信号１８を介して出力イネーブル信号ＯＥＭの活性／非活性が行なわれる。すなわち、マスクイネーブル信号ＺＱＭＤがＬレベルとされると、出力イネーブル信号ＯＥＭは、非活性状態のＬレベルとされ、またこのマスクイネーブル信号ＺＱＭＤがＨレベルの非活性状態とされると、出力イネーブル信号ＯＥＭがＨレベルの活性状態に復帰する。このマスクをかける場合、１クロックシフト回路１８ｂの動作特性に従って、出力イネーブル信号ＯＥＭが非活性状態とされるのは、クロック信号ＣＬＫが立上がってから、時間ｔｂ１経過後である。また、マスク時において、出力イネーブル信号ＯＥＭがＨレベルの活性状態とされるのは、クロック信号ＣＬＫがＨレベルに立上がってから時間ｔａ１経過後である。
【００２６】
図８においては、このマスクイネーブル信号ＺＱＭＤに対する出力イネーブル信号ＯＥＭの応答はリードイネーブル信号ＯＥＭＦＤに対する出力イネーブル信号ＯＥＭの応答よりも遅いように示される。これは、単に例示的なものである。このように、クロックシフト回路１４ｂおよび１８ｂのクロック信号に対する応答特性が異なる場合、クロック信号ＣＬＫの変化時点に対する出力イネーブル信号ＯＥＭの活性／非活性状態とされるタイミングが異なり、このような出力イネーブル信号ＯＥＭの確定タイミングの変化を考慮してデータ出力を行なう必要があり、高速データ出力を行なうことができなくなるという問題が生じる。また、このクロックシフト回路１４ｂおよび１８ｂが、同一のクロック信号ＣＬＫに対する応答特性を備えている場合においても、この出力制御回路２０とリードイネーブル回路１４との間の距離と出力制御回路２０とマスクイネーブル回路１８の間の距離が異なる場合、配線長の長さが異なり応じて信号ＯＥＭＦＤおよびＺＱＭＤの伝搬遅延が異なり、同様、出力イネーブル信号ＯＥＭの変化タイミングが異なる。
【００２７】
したがって、出力バッファ回路のイネーブル（活性）／ディスエーブル（非活性）の、クロック信号ＣＬＫに対するタイミングが異なるため、有効データが部分的にマスクされたり、またマスクすべきデータが部分的にマスクされなかったりする場合が生じ、正確なデータの出力を行なうことができなくなる可能性が生じるという問題がある。
【００２８】
それゆえ、この発明の目的は、マスクイネーブル信号およびリードイネーブル信号の活性化時において、クロック信号に関し同じタイミングで出力イネーブル信号の活性／非活性を行なうことのできる同期型半導体記憶装置を提供することである。
【００２９】
【課題を解決するための手段】
請求項１に係る同期型半導体記憶装置は、データ出力端子に結合され、活性化時データをこのデータ出力端子に出力する出力バッファ回路と、外部から与えられるデータ読出指示信号に応答して、データ読出を指示するデータリードイネーブル信号を発生するデータリードイネーブル信号発生手段と、外部から与えられる読出データマスク指示信号の活性化に応答して、この出力バッファ回路を非活性化するための出力マスク指示信号を出力するマスク信号発生手段と、データリードイネーブル信号および出力マスク指示信号とを受け、出力バッファ回路の活性・非活性を制御する出力制御手段を備える。
この出力制御手段は、データ読出指示信号が与えられてから出力バッファ回路を介してデータ出力端子にデータが出力されるまでに必要とされるクロックサイクル期間に応じて設定されるクロック数、データリードイネーブル信号を遅延するデータリードイネーブル信号クロックシフト回路と、読出データマスク指示信号が与えられてからデータ出力端子のデータがマスクされるまでに必要とされるクロックサイクル期間に応じたクロック数出力マスク指示信号を遅延する出力マスク指示信号クロックシフト回路を含む。データリードイネーブル信号クロックシフト回路と出力マスク指示信号クロックシフト回路とは、一部のクロックシフト段を共用する。この共用される一部のクロックシフト段は、データリードイネーブル信号と出力マスク指示信号の論理合成信号をシフトする。
【００３１】
請求項２に係る同期型半導体記憶装置は、請求項１のデータリードイネーブル信号発生手段が、データ読出指示信号の活性化に応答してバースト長として定められたクロック信号のサイクル期間このデータリードイネーブル信号を活性状態とする手段を備える。
【００３３】
マスク指示信号およびデータリードイネーブル信号とに対しクロック信号に応答して動作する出力制御回路部分を共通に設け、この共通の出力制御回路部分より出力バッファ回路のイネーブル／ディスエーブルを制御することによりマスクイネーブル信号に従う出力イネーブル信号のイネーブル／ディスエーブルのクロック信号に対するタイミングおよびデータリードイネーブル信号に従う出力イネーブル信号のイネーブル／ディスエーブルのクロック信号に対するタイミングを同じとすることができ、出力バッファ回路のイネーブル／ディスエーブルタイミングに対するマージンを考慮する必要がなく、高速かつ安定にデータを出力することができ、かつマスク時においても確実に必要とされるデータに対しマスクをかけることができる。
【００３４】
【発明の実施の形態】
図１は、この発明の実施の形態に従うＳＤＲＡＭのデータ出力動作制御部分の構成を示す図である。図１において、ＳＤＲＡＭは、外部から与えられる制御信号ｅｘｔＺＲＡＳ、ｅｘｔＣＡＳおよびｅｘｔＺＷＥをクロック信号ＣＬＫに同期して取込み内部制御信号を発生する制御バッファ回路８と、制御バッファ回路８から与えられる内部制御信号をデコードして、該デコード結果を示す信号を出力するコマンドデコーダ１０を含む。図１においては、コマンドデコーダ１０において、データ読出動作を指示するリードコマンドをデコードするリードコマンドデコーダ１０ａのみを示す。このリードコマンドデコーダ１０ａは、制御バッファ回路８からクロック信号ＣＬＫに同期して与えられる内部制御信号が所定の状態の組合せとされているとき、データリード動作トリガ信号Ｒを所定時間活性状態とする。リードコマンドは、クロック信号ＣＬＫの立上がり時点において、外部制御信号ｅｘｔＺＲＡＳ、ｅｘｔＺＷＥがＨレベルに設定され、外部制御信号ｅｘｔＣＡＳがＬレベルに設定されることにより与えられる。
【００３５】
ＳＤＲＡＭは、さらに、外部から与えられるマスク指示信号ｅｘｔＤＱＭをクロック信号ＣＬＫに同期して取込み、内部データマスク指示信号ＱＭを発生するＤＱＭバッファ回路１６を含む。このＤＱＭバッファ回路１６は、クロック信号ＣＬＫと外部マスク指示信号ｅｘｔＤＱＭを受けるＮＡＮＤ回路１６ａと、ＮＡＮＤ回路１６ａの出力信号の立下がりに応答してワンショットのパルス信号を発生して、内部マスク指示信号ＱＭを活性状態とするパルス発生器１６ｂを含む。制御バッファ回路８において、ＤＱＭバッファ回路１６の構成と同様の構成が、各外部制御信号に対応して設けられる。
【００３６】
ＳＤＲＡＭは、さらに、リードコマンドデコーダ１０ａのリード動作トリガ信号Ｒに応答して所定期間活性状態とされるリードイネーブル信号ＯＥＭＦを発生するリードイネーブル信号発生回路２４と、ＤＱＭバッファ回路１６からの内部マスク指示信号ＱＭとリードイネーブル信号ＯＥＭＦとを受けてデータ出力イネーブル信号ＯＥＭを発生して出力バッファ回路６へ与える出力制御回路３０を含む。出力バッファ回路６は、活性化時、リードイネーブル信号ＯＥＭＦに応答して活性化されかつクロック信号ＣＬＫに同期して内部から読出されたデータＩＤを順次出力する読出回路４から与えられるデータをデータ出力端子ＤＱへ出力する。
【００３７】
リードイネーブル信号発生回路２４は、リード動作トリガ信号Ｒに応答して起動されてバースト長のクロックサイクル期間をカウントするバースト長カウンタ２４ａと、リード動作トリガ信号Ｒの活性化に応答してセットされてリードイネーブル信号ＯＥＭＦを活性状態としかつバースト長カウンタ２４ａからのカウントアップ信号に応答してリセットされてリードイネーブル信号ＯＥＭＦを非活性状態とするフリップフロップ２４ｂと、選択信号ＳＥＬに応答して電源電位Ｖｄｄおよびリードイネーブル信号ＯＥＭＦの一方を選択するセレクト回路２４ｃを含む。バースト長カウンタ２４ａは、たとえばシフト回路で構成され、リード動作トリガ信号Ｒをバースト長で与えられるクロックサイクル期間シフトすることにより、カウントアップ信号を出力する。このバースト長カウンタ２４ａがカウントするバースト長は、図示しないレジスタへ格納されたバースト長データにより指定される。
【００３８】
フリップフロップ２４ｂは、リード動作トリガ信号Ｒを受けるインバータ２５ｂと、バースト長カウンタ２４ａからのカウントアップ信号を受けるインバータ２５ａと、インバータ２５ａの出力信号を一方入力に受けるＮＡＮＤ回路２６ｂと、インバータ２５ａの出力信号を一方入力に受けるＮＡＮＤ回路２６ａを含む。ＮＡＮＤ回路２６ｂから、リードイネーブル信号ＯＥＭＦが出力される。ＮＡＮＤ回路２６ａの出力信号はＮＡＮＤ回路２６ｂの他方入力へ与えられる。同様、ＮＡＮＤ回路２６ｂの出力するリードイネーブル信号ＯＥＭＦが、ＮＡＮＤ回路２６ａの他方入力へ与えられる。
【００３９】
セレクト回路２４ｃへ与えられるセレクト信号ＳＥＬのレベルは、図示しないレジスタに格納されたＺＣＡＳレイテンシデータに従って設定される。セレクト回路２４ｃは、このセレクト信号ＳＥＬがＺＣＡＳレイテンシが１である事を示すときにはリードイネーブル信号ＯＥＭＦを選択し、それ以外のときには電源電位Ｖｄｄを選択する。この電源電位Ｖｄｄが、常時活性状態とされる信号として用いられる。
【００４０】
出力制御回路３０は、リードイネーブル信号ＯＥＭＦを（Ｎ−２）クロックサイクル期間遅延する（Ｎ−２）クロックシフト回路３０ａと、セレクト信号ＳＥＬに従って、（Ｎ−２）クロックシフト回路３０ａからの出力信号と電源電位Ｖｄｄの一方を選択するセレクト回路３０ｂと、セレクト回路３０ｂの出力信号を反転するインバータ３０ｃと、インバータ３０ｃの出力信号と内部マスク指示信号ＱＭとを受けるＮＯＲ回路３０ｄと、ＮＯＲ回路３０ｄの出力信号を１クロックサイクル期間遅延する１クロックシフト回路３０ｅと、１クロックシフト回路３０ｅの出力信号ＯＥＭＱＭとセレクト回路２４ｃの出力信号との論理積をとるＡＮＤ回路３０ｆを含む。ＡＮＤ回路３０ｆからデータ出力イネーブル信号ＯＥＭが出力される。
【００４１】
（Ｎ−２）クロックシフト回路３０ａは、リードイネーブル信号ＯＥＭＦを、（Ｎ−２）クロックサイクル期間、すなわちＺＣＡＳレイテンシよりも２クロックサイクル短い期間遅延して出力する。セレクト回路３０ｂは、ＺＣＡＳレイテンシが１の場合には、電源電位Ｖｄｄを選択し、それ以外のときには、（Ｎ−２）クロックシフト回路３０ａからの遅延されたリードイネーブル信号を選択する。次に、この図１に示すデータ出力制御部の動作を図２および図３に示すタイミングチャート図を参照して説明する。
【００４２】
まず、図２を参照して、ＺＣＡＳレイテンシが３の場合の動作について説明する。このＺＣＡＳレイテンシが３の場合、セレクト回路２４ｃは、電源電位Ｖｄｄを選択する。したがって、リードイネーブル信号発生回路２４からは、常時Ｈレベルの信号がＡＮＤ回路３０ｆへ与えられる。また、セレクト回路３０ｂは、（Ｎ−２）クロックシフト回路３０ａの出力信号、すなわち、遅延されたリードイネーブル信号ＯＥＭＦを選択する状態に設定される。したがって、ＡＮＤ回路３０ｆからのデータ出力イネーブル信号ＯＥＭの状態は、この１クロックシフト回路３０ｅの出力信号、すなわち遅延リードイネーブル信号および内部マスク指示信号ＱＭに従って決定される。
【００４３】
まず、時刻Ｔ１以前のたとえば時刻Ｔ０において図示しないアクティブコマンドが与えられ、このＳＤＲＡＭが活性状態とされ、内部でメモリセルの選択動作が行なわれる。
【００４４】
時刻Ｔ１において、リードコマンドが与えられ、リードコマンドデコーダ１０ａからのリード動作トリガ信号Ｒが所定期間Ｈレベルの活性状態とされる。このリード動作トリガ信号Ｒの活性化に従って、フリップフロップ２４ｂがセットされ、リードイネーブル信号ＯＥＭＦが活性状態とされる。また、バースト長カウンタ２４ａが、このリード動作トリガ信号の活性化に応答して起動されて、カウント動作を開始する。
【００４５】
（Ｎ−２）クロックシフト回路３０ａが、与えられたリードイネーブル信号ＯＥＭＦを１クロックサイクル遅延させており（シフト動作によりこの遅延は実現される）、時刻Ｔ２において、回路３０ａの出力ノードＡの電位が、Ｈレベルに立上がる。ここで、ＺＣＡＳレイテンシは３であり、（Ｎ−２）クロックシフト回路３０ａは、１クロックサイクルのシフト動作を行なって、１クロックサイクル期間の遅延を与えている。セレクト回路３０ｂは、この（Ｎ−２）クロックシフト回路３０ａの出力信号を選択している。このとき、また、外部マスク指示信号ｅｘｔＤＱＭは、Ｌレベルであり、内部マスク指示信号ＱＭは、Ｌレベルである。したがって、このノードＡの電位の立上がりに応答して、ＮＯＲ回路３０ｄの出力ノードＢの電位がＨレベルに立上がる。
【００４６】
１クロックシフト回路３０ｅが、ＮＯＲ回路３０ｄの出力信号を１クロックサイクル遅延して出力するため、時刻Ｔ３から始まるクロックサイクルにおいて、この出力信号ＯＥＭＱＭがＨレベルとされる。この信号ＯＥＭＱＭのＨレベルの立上がりに応答して、ＡＮＤ回路３０ｆから出力されるデータ出力イネーブル信号ＯＥＭがＨレベルの活性状態とされる。これにより、出力バッファ回路６が活性化されて読出回路４から与えられるデータを出力する。
【００４７】
時刻Ｔ４から始まるクロックサイクルにおいて、外部マスク指示信号ｅｘｔＤＱＭがＨレベルに設定される。クロック信号ＣＬＫの立上がりに同期して、ＮＡＮＤ回路１６ａの出力信号がＬレベルに立下がり、パルス発生器１６ｂから出力される内部マスク指示信号ＱＭが所定期間Ｈレベルの活性状態とされる。この内部マスク指示信号ＱＭの活性化に応答して、ＮＯＲ回路３０ｄの出力ノードＢの電位がＬレベルに立下がり、このノードＢの電位レベルが、１クロックシフト回路３０ｅに取込まれる。
【００４８】
時刻Ｔ５から始まるクロックサイクルにおいては、１クロックシフト回路３０ｅは、取込んだＬレベルの信号のシフト動作を行なってその出力信号ＯＥＭＱＭをＬレベルに設定する。この信号ＯＥＭＱＭは、クロック信号に同期してシフト動作を行なうシフト回路３０ｅにより、１クロックサイクル期間Ｌレベルとされる。この信号ＯＥＭＱＭのＬレベルの立下がりに応答して、ＡＮＤ回路３０ｆから出力されるデータ出力イネーブル信号ＯＥＭがＬレベルの非活性状態とされ、出力バッファ回路６が、ディスエーブル状態（出力ハイインピーダンス状態）とされる。したがって、時刻Ｔ５において出力されたデータＤＱ（１）に続く時刻Ｔ６において出力されるべきデータは出力されない。
【００４９】
外部マスク指示信号ｅｘｔＤＱＭは、時刻Ｔ４においてＨレベルとされているだけであり、時刻Ｔ５から始まるクロックサイクルにおいては、ＮＯＲ回路３０ｄの出力ノードＢの電位はＨレベルに復帰している。したがって、時刻Ｔ６から始まるクロックサイクルにおいて、この１クロックシフト回路３０ｅの出力信号がＨレベルに復帰し、応じてＡＮＤ回路３０ｆから出力されるデータ出力イネーブル信号ＯＥＭはＨレベルの活性状態とされる。したがって、時刻Ｔ７から始まるクロックサイクルにおいて、出力バッファ回路６が、再びイネーブル状態とされ、読出回路４から与えられるデータを順次出力する。時刻Ｔ７、Ｔ８およびＴ９において、それぞれデータＤＱ（３）、ＤＱ（４）、およびＤＱ（５）が出力される。
【００５０】
バースト長が８に設定されているため、この時刻Ｔ９から始まるクロックサイクルにおいて、バースト長カウンタ２４ａからのカウントアップ信号ＲＥＳＥＴがＨレベルとされ、フリップフロップ２４ｂがリセットされ、リードイネーブル信号ＯＥＭＦがＬレベルの非活性状態とされて読出回路４が非活性化される。１クロックサイクル遅れて、時刻Ｔ１０から始まるクロックサイクルにおいて、（Ｎ−２）クロックシフト回路３０ａの出力ノードＡの電位が、Ｌレベルに立下がる。このノードＡの電位の立下がりに応答して、ＮＯＲ回路３０ｄの出力ノードＢの電位がＬレベルに低下する。
【００５１】
このノードＢの電位の低下は、１クロックシフト回路３０ｅにより、１クロックサイクル遅延されて伝達され、時刻Ｔ１１から始まるクロックサイクルにおいて、信号ＯＥＭＱＭがＬレベルの非活性状態とされる。これに応答して、ＡＮＤ回路３０ｆから出力されるデータ出力イネーブル信号ＯＥＭがＬレベルの非活性状態とされ、出力バッファ回路６が、ディスエーブル状態（出力インピーダンス状態）に設定される。これにより、一連のデータ出力動作が終了する。
【００５２】
この（Ｎ−２）クロックシフト回路３０ａおよび１クロックシフト回路３０ｅが与えるクロックシフト数（遅延）は、（Ｎ−１）クロックサイクルであり、従来の構成における信号ＯＥＭＦＤを出力するクロックシフト回路と等価となる。また、１クロックシフト回路３０ｅは、マスク指示信号ＱＭを１クロックサイクル遅延しており、これは従来のＤＱＭレイテンシを実現するために用いられるクロックシフト回路と等価である。
【００５３】
信号ＯＥＭＦおよびＱＭいずれにより、データ出力イネーブル信号ＯＥＭのイネーブル／ディスエーブルを制御する場合においても、同じクロック信号に同期して動作する１クロックシフト回路３０ｅにより、データ出力イネーブル信号ＯＥＭのイネーブル／ディスエーブルが決定されているため、このデータ出力イネーブル信号ＯＥＭのイネーブル／ディスエーブル状態とされるクロック信号ＣＬＫに関するタイミングを同じとすることができ、マスク時およびデータ出力時におけるデータ出力イネーブル信号ＯＥＭのタイミングのずれを考慮する必要がなく、高速かつ正確にデータ出力を行なうことができる。
【００５４】
図３は、ＺＣＡＳレイテンシが１の場合のデータ読出動作を示すタイミングチャート図である。ＺＣＡＳレイテンシが１の場合には、セレクト回路２４ｃは、リードイネーブル信号ＯＥＭＦを選択する状態に設定され、またセレクト回路３０ｂは、電源電位Ｖｄｄを選択する状態に設定される。この状態においては、セレクト回路３０ｂの出力信号は常時Ｈレベルであり、ＮＯＲ回路３０ｂは、常時イネーブル状態とされてインバータとして作用する。バースト長はこの場合８である。
【００５５】
時刻Ｔ１より以前に、アクティブコマンドが与えられており、内部でメモリセルが選択されている。
【００５６】
時刻Ｔ２において、リードコマンドが与えられると、リードコマンドデコーダ１０ａが、制御バッファ回路８からの内部制御信号に従って、リード動作トリガ信号Ｒを所定期間Ｈレベルの活性状態とする。このリード動作トリガ信号Ｒの活性化に応答して、フリップフロップ２４ｂがセットされ、リードイネーブル信号ＯＥＭＦがＨレベルの活性状態とされる。このリードイネーブル信号ＯＥＭＦは、セレクト回路２４ｃにより選択されてＡＮＤ回路３０ｆへ与えられる。バースト長カウンタ２４ａが、また、リード動作トリガ信号Ｒの活性化に応答して起動されてカウント動作を行なう。
【００５７】
このときまだ外部マスク指示信号ｅｘｔＤＱＭはＬレベルであり、内部マスク指示信号ＱＭはＬレベルである。ＮＯＲ回路３０ｄは、インバータとして作用しており、１クロックシフト回路３０ｅの出力する信号ＯＥＭＱＭは、Ｈレベルであるため（ノードＢの電位はＨレベルである）、ＡＮＤ回路３０ｆから出力されるデータ出力イネーブル信号ＯＥＭは、このリードイネーブル信号ＯＥＭＦの立上がりに応答してＨレベルの活性状態とされ、出力バッファ回路６が活性状態とされる。リードイネーブル信号ＯＥＭＦに応答して活性状態とされた読出回路４から与えられるデータが、出力バッファ回路６を介してデータ出力端子ＤＱに伝達される。したがって、リードコマンドが与えられた時刻Ｔ１から１クロックサイクル経過後の時刻Ｔ２において、データＤＱ（０）が出力される。
【００５８】
時刻Ｔ２およびＴ３において、続いてデータＤＱ（０）およびＤＱ（１）がクロック信号ＣＬＫに同期して出力される。時刻Ｔ４において、外部マスク指示信号ｅｘｔＤＱＭがＨレベルとされ、応じてＤＱＭバッファ回路１６からの内部マスク指示信号ＱＭが、Ｈレベルの活性状態とされる。これに応答して、ＮＯＲ回路３０ｄの出力ノードＢの電位がＬレベルとされる。このノードＢの電位の立下がりが、１クロックシフト回路３０ｅにより、１クロックサイクル期間遅延される。したがって、時刻Ｔ４およびＴ５において、データＤＱ（２）およびＤＱ（３）が出力された後、この時刻Ｔ５から始まるクロックサイクルにおいて、１クロックシフト回路３０ｅの出力信号ＯＥＭＱＭが１クロックサイクル期間Ｌレベルとされる。この信号ＯＥＭＱＭのＬレベルの立下がりに応答して、ＡＮＤ回路３０ｆからのデータ出力イネーブル信号ＯＥＭはＬレベルとされて出力バッファ回路６が、ディスエーブル状態とされる。したがって、時刻Ｔ６において出力されるべきデータＤＱ（４）は出力されない。
【００５９】
時刻Ｔ６から始まるクロックサイクルにおいて、ノードＢの電位のＨレベルが１クロックシフト回路３０ｅを介して伝達され、信号ＯＥＭＱＭがＨレベルの活性状態とされ、応じてＡＮＤ回路３０ｆから出力されるデータ出力イネーブル信号ＯＥＭがＨレベルの活性状態とされる。したがって、出力バッファ回路６が再びイネーブル（活性）状態とされ、時刻Ｔ７、Ｔ８、Ｔ９において、それぞれ読出回路４から与えられたデータＤＱ（５）、ＤＱ（６）およびＤＱ（７）を出力する。
バースト長は８であり、この時刻Ｔ９から始まるクロックサイクルにおいて、バースト長カウンタ２４ａからのカウントアップ信号ＲＥＳＥＴがＨレベルの活性状態とされてフリップフロップ２４ｂがリセットされて、リードイネーブル信号ＯＥＭＦがＬレベルの非活性状態とされる。このリードイネーブル信号ＯＥＭＦは、セレクト回路２４ｃを介してＡＮＤ回路３０ｆへ与えられており、したがって、このリードイネーブル信号ＯＥＭＦの非活性化に応答して、データ出力イネーブル信号ＯＥＭが、Ｌレベルの非活性状態とされ、出力バッファ回路６がディスエーブル（非活性）状態とされる。
【００６０】
ＺＣＡＳレテインシが１の場合には、ＤＱＭレイテンシを実現するための１クロックシフト回路３０ｅのみが利用される。（Ｎ−２）クロックシフト回路３０ａは利用されない。したがって、このＺＣＡＳレイテンシが１の場合でも、リードコマンド入力時およびマスク指示信号印加時におけるクロックシフト回路は１つしか利用されないため、クロックシフト回路が異なる場合の様に、タイミング条件は考慮する必要がなく、同一タイミングで、データ出力イネーブル信号の活性／非活性を決定することができる。
【００６１】
また、通常、ＺＣＡＳレイテンシは、このＳＤＲＡＭの適用用途に応じて適宜決定される（たとえばシステムクロックの周波数等に応じて）。ＺＣＡＳレイテンシ実現のためのクロックシフト回路は常に設けられる。ＺＣＡＳレイテンシを決定するクロックシフト回路とＤＱＭレイテンシを決定するクロックシフト回路とを共用することにより、レイテンシ実現のためのクロックシフト回路の構成要素数が低減され、応じて回路占有面積が低減される。
【００６２】
図４は、クロックシフト回路の１段の構成を示す図である。図４において、クロックシフト回路（３０ａまたは３０ｅ）の１段は、縦続接続されたフリップフロップＦＦ１およびＦＦ２を含む。フリップフロップＦＦ１は、入力信号ＩＮとクロック信号ＣＬＫを受けるＮＡＮＤ回路４０ａと、クロック信号ＣＬＫと反転入力信号ＺＩＮを受けるＮＡＮＤ回路４０ｂと、ＮＡＮＤ回路４０ａの出力信号を一方入力に受けるＮＡＮＤ回路４１ａと、ＮＡＮＤ回路４０ｂの出力信号を一方入力に受けるＮＡＮＤ回路４１ｂを含む。このＮＡＮＤ回路４１ａおよび４１Ｂの出力と他方入力は交差結合される。ＮＡＮＤ回路４１ａから出力信号Ｑｉが出力され、ＮＡＮＤ回路４１ｂから補の出力信号ＺＱｉが出力される。
【００６３】
フリップフロップＦＦ２は、反転クロック信号ＺＣＬＫと信号Ｑｉを受けるＮＡＮＤ回路４２ａと、反転クロック信号ＺＣＬＫと信号ＺＱｉを受けるＮＡＮＤ回路４２ｂと、ＮＡＮＤ回路４２ａの出力信号を一方入力に受けるＮＡＮＤ回路４３ａと、ＮＡＮＤ回路４２ｂの出力信号を一方入力に受けるＮＡＮＤ回路４３ｂとを含む。ＮＡＮＤ回路４３ａおよび４３ｂの出力と他方入力は交差結合される。ＮＡＮＤ回路４３ａから出力信号Ｑが出力され、ＮＡＮＤ回路４３ｂから信号ＺＱが出力される。クロック信号ＣＬＫおよびＺＣＬＫは互いに相補なクロック信号である。
【００６４】
クロック信号ＣＬＫがＨレベルの場合には、クロック信号ＺＣＬＫはＬレベルである。この状態においては、フリップフロップＦＦ１において、ＮＡＮＤ回路４０ａおよび４０ｂが、インバータとして作用し、ＮＡＮＤ回路４１ａおよび４１ｂが、入力信号ＩＮおよびＺＩＮをラッチする。一方、フリップフロップＦＦ２においては、クロック信号ＺＣＬＫがＬレベルであり、ＮＡＮＤ回路４２ａおよび４２ｂの出力信号はともにＨレベルであり、出力信号ＱおよびＺＱの状態は変化しない。
【００６５】
クロック信号ＣＬＫがＬレベルとされ、クロック信号ＺＣＬＫがＨレベルとされると、フリップフロップＦＦ１において、ＮＡＮＤ回路４０ａおよび４０ｂの出力信号がＨレベルとされ、その出力信号ＱｉおよびＺＱｉは変化しない。一方、フリップフロップＦＦ２においては、ＮＡＮＤ回路４２ａおよび４２ｂがインバータとして作用し、ＮＡＮＤ回路４３ａおよび４３ｂが、信号ＱｉおよびＺＱｉをラッチする。それにより、出力信号ＱおよびＺＱが、与えられた信号ＱｉおよびＺＱｉに対応する状態になる。
【００６６】
すなわち、このクロックシフト回路の１段（フリップフロップＦＦ１およびＦＦ２）は、クロック信号ＣＬＫ立上がりに応答して入力信号ＩＮを取込んでラッチし、クロック信号ＣＬＫの立下がり同期して、出力信号ＱおよびＺＱとして出力する。したがって、出力信号ＱおよびＺＱは入力信号ＩＮおよびＺＩＮよりも半クロックサイクル期間遅れて変化し、その状態は、１クロックサイクル期間保持される。次段のクロックシフト段は、クロック信号ＣＬＫのＨレベルの立上がりに応答して、この信号ＱおよびＺＱを取込むため、１クロックシフト回路が実現される。この図４に示すフリップフロップＦＦ１およびＦＦ２で構成される１段のクロックシフト回路を必要とされる数、縦続接続し、かつ適当な段の出力信号Ｑ，ＺＱを選択することにより、所望のクロックシフト回路を実現することができる。
【００６７】
ＺＣＡＳレイテンシが２以上の場合、リードコマンドが与えられた場合、このリードコマンド（リード動作トリガ信号）をＺＣＡＳレインテシよりも１クロックサイクル期間短い期間シフトする必要がある。一方、外部からのマスク指示信号ｅｘｔＤＱＭによる出力制御の場合、このマスク指示信号を１クロックサイクル期間シフトして遅延する必要がある。したがって、ＺＣＡＳレイテンシが２以上の場合、このリードコマンドおよびマスク指示信号（マスクコマンド）のいずれも、１クロックサイクル期間シフトされる必要があり、このシフト部分を共有することにより、出力制御部のレイアウト面積を小さくすることができる。また、データ出力イネーブル信号ＯＥＭは、リードコマンド印加時およびマスクコマンド印加時においてともに共有された回路部分からの信号に従って生成されるため、クロック信号ＣＬＫの立上がりから出力バッファ回路６をイネーブル／ディスエーブルするまでに要する時間は、いずれのコマンドが与えられても同じとされ、タイミングマージンを考慮する必要がなく、高速かつ安定にデータを出力することができる。
【図面の簡単な説明】
【図１】  この発明の実施の形態に従う同期型半導体記憶装置の要部の構成を示す図である。
【図２】  ＺＣＡＳレイテンシが３の場合の図１に示す回路の動作を示すタイミングチャート図である。
【図３】  ＺＣＡＳレイテンシが１の場合の図１に示す回路の動作を示すタイミングチャート図である。
【図４】  図１に示すクロックシフト回路の１段の構成の一例を示す図である。
【図５】  従来の同期型半導体記憶装置の全体の構成を概略的に示す図である。
【図６】  図５に示す同期型半導体記憶装置の動作を示すタイミングチャート図である。
【図７】  従来の同期型半導体記憶装置のデータ出力制御部の構成を概略的に示す図である。
【図８】  図７に示す構成の問題点を説明するための図である。
【符号の説明】
４  読出回路、６  出力バッファ回路、８  制御バッファ回路、１０  コマンドデコーダ、１０ａ  リードコマンドデコーダ、１６  ＤＱＭバッファ回路、２４  リードイネーブル信号発生回路、２４ａ  バースト長カウンタ、２４ｂ  フリップフロップ、２４ｃ  セレクト回路、３０  出力制御回路、３０ａ  （Ｎ−２）クロックシフト回路、３０ｂ  セレクト回路、３０ｄ  ＮＯＲ回路、３０ｅ１クロックシフト回路、３０ｆ  ＡＮＤ回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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