(57)【特許請求の範囲】
【請求項１】
フラッシュメモリセルのソース端子にキャパシタが連結されたマルチレベルフラッシュメモリセルと、
前記マルチレベルフラッシュメモリセルの状態を第１基準セルと比較するための第１センス増幅器と、
前記マルチレベルフラッシュメモリセルの状態を第２基準セルと比較するための第２センス増幅器と、
前記マルチレベルフラッシュメモリセルの状態を第３基準セルと比較するための第３センス増幅器と、
センシングイネーブル信号と前記第１センス増幅器の出力信号とを論理演算するための論理手段と、
前記論理手段の出力信号及びその反転信号に基づいて電源電圧をそれぞれ供給するための第１及び第２スイッチング手段と、
前記第１スイッチング手段を介して供給された電源電圧に基づいて前記第２基準セルと前記マルチレベルフラッシュメモリセルを前記第２センス増幅器に連結させるための第３スイッチング手段と、
前記第２スイッチング手段を介して供給された電源電圧に基づいて前記第３基準セルと前記マルチレベルフラッシュメモリセルを前記第３センス増幅器に連結させるための第４スイッチング手段とを含んでなることを特徴とするマルチレベルフラッシュメモリセルセンス回路。
【請求項２】
前記第１基準セルは、前記マルチレベルフラッシュメモリセルのキャパシタが放電状態の時にフローティングゲートのプログラムまたは消去状態を判別し得るしきい値電圧を有することを特徴とする請求項１記載のマルチレベルフラッシュメモリセルセンス回路。
【請求項３】
前記第２基準セルは、前記マルチレベルフラッシュメモリセルのフローティングゲートが消去状態の時にキャパシタの充電または放電状態を判別し得るしきい値電圧を有することを特徴とする請求項１記載のマルチレベルフラッシュメモリセルセンス回路。
【請求項４】
前記第３基準セルは、前記マルチレベルフラッシュメモリセルのフローティングゲートがプログラム状態の時にキャパシタの充電または放電状態を判別し得るしきい値電圧を有することを特徴とする請求項１記載のマルチレベルフラッシュメモリセルセンス回路。
【請求項５】
前記論理手段は、ＮＡＮＤゲートであることを特徴とする請求項１記載のマルチレベルフラッシュメモリセルセンス回路。
【請求項６】
前記第１及び第２スイッチング手段がそれぞれＰＭＯＳトランジスタであることを特徴とする請求項１記載のマルチレベルフラッシュメモリセルセンス回路。
【請求項７】
前記第３スイッチング手段は、前記マルチレベルフラッシュメモリセルと前記第２センス増幅器とを連結させるための第１ＮＭＯＳトランジスタと、前記第２基準セルと前記第２センス増幅器とを連結させるための第２ＮＭＯＳトランジスタとからなることを特徴とする請求項１記載のマルチレベルフラッシュメモリセルセンス回路。
【請求項８】
前記第４スイッチング手段は、前記マルチレベルフラッシュメモリセルと前記第３センス増幅器とを連結させるための第１ＮＭＯＳトランジスタと、前記第３基準セルと第３センス増幅器とを連結させるための第２ＮＭＯＳトランジスタとからなることを特徴とする請求項１記載のマルチレベルフラッシュメモリセルセンス回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、マルチレベルフラッシュメモリセルセンス回路に関し、特にフラッシュメモリセルのソース端子にキャパシタが連結されたマルチレベルフラッシュメモリセルのキャパシタが放電状態の時にフローティングゲートのプログラムまたは消去状態を判別し得るしきい値電圧を有する第１基準セルと、マルチレベルフラッシュメモリセルのフローティングゲートが消去状態の時にキャパシタの充電または放電状態を判別し得るしきい値電圧を有する第２基準セルと、マルチレベルフラッシュメモリセルのフローティングゲートがプログラム状態の時にキャパシタの充電または放電状態を判別し得るしきい値電圧を有する第３基準セルを設定し、これらの各セルを基準としてマルチレベルフラッシュメモリセルの４つの状態をセンスすることにより、マルチレベルフラッシュメモリセルの状態を正確にセンスすることが可能なマルチレベルフラッシュメモリセルセンス回路に関する。
【０００２】
【従来の技術】
多重情報を記憶するために、フラッシュメモリセルのソース端子に、フェロエレクトリック(feroelectric)物質を誘電体膜として使用したキャパシタを連結してマルチレベルフラッシュメモリセルを構成するが、図１にその断面図を示した。
【０００３】
半導体基板１０１上にＮウェル１０２及びＰウェル１０３が形成される。半導体基板１０１上の選択領域に、トンネル酸化膜１０４、フローティングゲート１０５、第１誘電体膜１０６及びコントロールゲート１０７が積層されてなるスタックゲート構造が形成される。不純物イオン注入工程により半導体基板１０１の選択領域にソース１０８及びドレイン１０９が形成される。全体構造上に形成された第１層間絶縁膜１１０の所定の領域がエッチングされることにより、ソース１０８及びドレイン１０９を露出させる第１コンタクトホールが形成され、伝導性物質によって埋め込まれてプラグ１１１が形成される。第１層間絶縁膜１１０上に、ドレイン１０９と連結されるようにビットライン１１２が形成され、ソース１０８に連結されるようにパッド１１３が形成される。全体構造上に形成された第２層間絶縁膜１１４の所定の領域がエッチングされることにより、パッド１１３を露出させる第２コンタクトホールが形成される。第２コンタクトホールが埋め込まれるように下部電極１１５が形成され、その上に第２誘電体膜１１６及び上部電極１１７が形成される。この際、第２誘電体膜１１６には、フラッシュメモリ素子の長所、即ち電源供給中断状態における情報維持のために、一般的な誘電物質でないＰＺＴなどのようなフェロエレクトリック物質が使用される。
【０００４】
このようにフラッシュメモリセルのソース端子に連結されるように、フェロエレクトリック物質を誘電体膜として使用するキャパシタを構成することにより、フローティングゲートの帯電状態とキャパシタの充電有無による組合せで、セル当たり２ビットの情報を記憶する。
【０００５】
表１はフローティングゲートの状態とキャパシタの充電有無によるマルチレベルフラッシュメモリセルの状態を示す。即ち、フローティングゲートがプログラム状態であり且つキャパシタが充電されていると、「００」の状態、フローティングゲートがプログラム状態であり且つキャパシタが充電されていないと、「０１」の状態を有する。また、フローティングゲートが消去状態であり且つキャパシタが充電されていると、「１０」の状態、フローティングゲートが消去状態であり且つキャパシタが充電されていないと、「１１」の状態を有する。
【０００６】
【表１】
0003806402.tif 000002
【０００７】
ところで、前記セルの情報記憶状態をどのように判断すべきかは、未だ明確に提示されていないか或いはその手続きが非常に複雑である。
【０００８】
【発明が解決しようとする課題】
本発明の目的は、フラッシュメモリセルのソース端子にキャパシタが連結されるように構成されたマルチレベルフラッシュメモリセルの状態を正確に判別することが可能なマルチレベルフラッシュメモリセルのセンス回路を提供することにある。
【０００９】
【課題を解決するための手段】
上記目的を達成するために、本発明に係るマルチレベルフラッシュメモリセルのセンス回路は、フラッシュメモリセルのソース端子にキャパシタが連結されたマルチレベルフラッシュメモリセルと、前記マルチレベルフラッシュメモリセルの状態を第１基準セルと比較するための第１センス増幅器と、前記マルチレベルフラッシュメモリセルの状態を第２基準セルと比較するための第２センス増幅器と、前記マルチレベルフラッシュメモリセルの状態を第３基準セルと比較するための第３センス増幅器と、センシングイネーブル信号と前記第１センス増幅器の出力信号とを論理演算するための論理手段と、前記論理手段の出力信号及びその反転信号に基づいて電源電圧をそれぞれ供給するための第１及び第２スイッチング手段と、前記第１スイッチング手段を介して供給された電源電圧に基づいて前記第２基準セルと前記マルチレベルフラッシュメモリセルを前記第２センス増幅器に連結させるための第３スイッチング手段と、前記第２スイッチング手段を介して供給された電源電圧に基づいて前記第３基準セルと前記マルチレベルフラッシュメモリセルを前記第３センス増幅器に連結させるための第４スイッチング手段とを含んでなることを特徴とする。
【００１０】
一方、前記第１基準セルは、前記マルチレベルフラッシュメモリセルのキャパシタが放電状態の時にフローティングゲートのプログラムまたは消去状態を判別し得るしきい値電圧を有することを特徴とし、前記第２基準セルは、前記マルチレベルフラッシュメモリセルのフローティングゲートが消去状態の時にキャパシタの充電または放電状態を判別し得るしきい値電圧を有することを特徴とし、前記第３基準セルは、前記マルチレベルフラッシュメモリセルのフローティングゲートがプログラム状態の時にキャパシタの充電または放電状態を判別し得るしきい値電圧を有することを特徴とする。
【００１１】
【発明の実施の形態】
以下、添付図に基づいて本発明を詳細に説明する。
【００１２】
図２はマルチレベルフラッシュメモリセルの状態によるしきい値電圧特性と、本発明に係るセンス回路に適用されるフラッシュメモリセルのしきい値電圧特性を示すグラフである。
【００１３】
同図に示すように、キャパシタが放電状態であり且つフローティングゲートが消去状態であるセルは、Ａのような特性曲線を有し、キャパシタが放電状態であり且つフローティングゲートがプログラム状態であるセルは、Ｂのような特性曲線を有する。即ち、Ａの特性曲線を有するセルはフローティングゲートが消去状態であり且つキャパシタが放電された状態なので、セルの状態が「１１」で表示され、Ｂの特性曲線を有するセルはフローティングゲートがプログラム状態であり且つキャパシタが放電された状態なので、セルの状態が「０１」で表示される。このような状態でキャパシタに電荷が充電されると、Ａ曲線はＣに移動し、Ｂ曲線はＤに移動する。即ち、Ｃの特性曲線を有するセルはフローティングゲートがプログラム状態であり且つキャパシタが充電状態なので、セルの状態が「１０」で表示され、Ｄの特性曲線を有するセルはフローティングゲートがプログラム状態であり且つキャパシタが充電状態なので、セルの状態が「００」で表示される。前記Ａ〜Ｄの特性曲線はフローティングゲートの消去及びプログラム状態とその状態でソースに所定の電圧を印加した状態のような一般的なフラッシュメモリセルの特性曲線を有する。前記各曲線の場合、ゲート電圧は、説明の便宜のために、例えばＡの場合には１Ｖ、Ｂの場合には３Ｖ、Ｃの場合には５Ｖ、Ｄの場合には７Ｖをそれぞれ維持する。
【００１４】
このような特性曲線の間にその中間の特性曲線を有するようにしきい値電圧を調節したセルを配置する。即ち、曲線ＣとＢとの間に曲線Ｅの特性を有するセルを配置し、曲線ＡとＣとの間に曲線Ｆの特性を有するセルを配置し、曲線ＢとＤとの間に曲線Ｇの特性を有するセルを配置する。従って、曲線Ｅの特性を有するセルは、フローティングゲートが消去状態であり且つキャパシタが充電状態である特性曲線と、フローティングゲートがプログラム状態であり且つキャパシタが放電状態である特性曲線との間のしきい値電圧、例えば４Ｖのしきい値電圧を有する。そして、曲線Ｆの特性を有するセルは、フローティングゲートが消去状態であり且つキャパシタが放電状態である特性曲線と、フローティングゲートが消去状態であり且つキャパシタが充電状態である特性曲線との間のしきい値電圧、例えば２Ｖのしきい値電圧を有する。また、曲線Ｇの特性を有するセルは、フローティングゲートがプログラム状態であり且つキャパシタが放電状態である特性曲線と、フローティングゲートがプログラム状態であり且つキャパシタが充電状態である特性曲線との間のしきい値電圧、例えば６Ｖのしきい値電圧を有する。
【００１５】
前記Ｅ、Ｆ及びＧの特性曲線を有するセルのしきい値電圧はキャパシタの帯電電圧（ＶＢ）だけのバックバイアスを考慮して調節しなければならない。
【００１６】
図３は本発明に係るマルチレベルフラッシュメモリセルのセンス回路であって、その構成を説明すると、次の通りである。本発明に係るマルチレベルフラッシュメモリセルの状態をセンスするためには、図２で説明されたＥ、Ｆ及びＧの特性曲線を有するセルを基準セルとする。即ち、マルチレベルフラッシュメモリセルの４つの状態をセンスするためには、３つの基準セルを必要とするが、マルチレベルフラッシュメモリセルのキャパシタが放電状態の時にフローティングゲートのプログラムまたは消去状態を判断するための基準になる第１基準セルと、フローティングゲートが消去状態の時にキャパシタの充電または放電状態を判断するための基準になる第２基準セルと、フローティングゲートがプログラム状態の時にキャパシタの充電または放電状態を判断するための基準になる第３基準セルが必要である。ここで、第１基準セルは図２のＥの特性曲線を有するセルから構成し、第２基準セルは図２のＦの特性曲線を有するセルから構成し、第３基準セルは図２のＧの特性を有するセルから構成する。
【００１７】
電源端子Ｖccと第１ノードＱ２１との間に第１抵抗Ｒ２１が接続され、第１ノードＱ２１と接地端子Ｖssとの間に、フラッシュメモリセルのソース端子にキャパシタが連結されたメインマルチレベルフラッシュメモリセルＭ２１が接続される。電源端子Ｖccと第２ノードＱ２２との間に第２抵抗Ｒ２２が接続され、第２ノードＱ２２と接地端子Ｖssとの間に第１基準セルＭ２２が接続される。電源端子Ｖccと第３ノードＱ２３との間に第３抵抗Ｒ２３が接続され、第３ノードＱ２３と接地端子Ｖssとの間に第２基準セルＭ２３が接続される。電源端子Ｖccと第４ノードＱ２４との間に第４抵抗Ｒ２４が接続され、第４ノードＱ２４と接地端子Ｖssとの間に第３基準セルＭ２４が接続される。前記第１基準セルＭ２２は、マルチレベルフラッシュメモリセルのキャパシタが放電された状態でフローティングゲートのプログラムまたは消去状態を判断し得る図２のＥの特性曲線を有するようにしきい値電圧を調節したセルから構成する。第２基準セルＭ２３はマルチレベルフラッシュメモリセルのフローティングゲートが消去状態の時にキャパシタの充電または放電状態を判断し得る図２のＦの特性曲線を有するようにしきい値電圧を調節したセルから構成する。また、第３基準セルＭ２４はマルチレベルフラッシュメモリセルのフローティングゲートがプログラム状態の時にキャパシタの充電または放電状態を判断し得る図２のＧの特性曲線を有するようにしきい値電圧を調節したセルから構成する。第１センス増幅器２１はマルチレベルフラッシュモリセルＭ２１の状態による第１ノードＱ２１の電位と第１基準セルＭ２２による第２ノードＱ２２の電位とを比較する。論理手段となるＮＡＮＤゲート２４はセンシングイネーブル信号ＳＡＥＮと第１センス増幅器２１の出力信号を入力として論理演算してその結果を出力する。電源端子Ｖccと第５ノードＱ２５との間に接続された第１スイッチ手段となる第１ＰＭＯＳトランジスタＰ２１は、ＮＡＮＤゲート２４の出力信号によって駆動され、電源端子Ｖccと第６ノードＱ２６との間に接続された第２スイッチ手段となる第２ＰＭＯＳトランジスタＰ２２は、ＮＡＮＤゲート２４の出力信号がインバータＩ２１を介して反転された信号によって駆動される。第５ノードＱ２５の電位によって、第１ノードＱ２１と第２センス増幅器２２との間に接続された第３スイッチ手段となる第１ＮＭＯＳトランジスタＮ２１、及び第３ノードＱ２３と第２センス増幅器２２との間に接続された同じく第３スイッチ手段となる第２ＮＭＯＳトランジスタＮ２２が駆動される。そして、第６ノードＱ２６の電位によって、第１ノードＱ２１と第３センス増幅器２３との間に接続された第４スイッチ手段となる第３ＮＭＯＳトランジスタＮ２３、及び第４ノードＱ２４と第３センス増幅器２３との間に接続された同じく第４スイッチ手段となる第４ＮＭＯＳトランジスタＮ２４が駆動される。第２センス増幅器２２は、第１ＮＭＯＳトランジスタＮ２１を介したマルチレベルフラッシュメモリセルＭ２１の状態による第１ノードＱ２１の電位と、第２ＮＭＯＳトランジスタＮ２２を介した第２基準セルＭ２３による第３ノードＱ２３の電位とを比較する。第３センス増幅器２３は、第３ＮＭＯＳトランジスタ���２３を介したマルチレベルフラッシュメモリセルＭ２１の状態による第１ノードＱ２１の電位と、第４ＮＭＯＳトランジスタＮ２４を介した第３基準セルＭ２４による第４ノードＱ２４の電位とを比較する。
【００１８】
次に、このように構成される本発明に係るマルチレベルフラッシュメモリセルセンス回路の駆動方法を説明する。
【００１９】
マルチレベルフラッシュメモリセルＭ２１をセンスするために、センシングイネーブル信号ＳＡＥＮがハイ状態で印加されると、マルチレベルフラッシュメモリセルＭ２１の状態による第１ノードＱ２１の電位と第１基準セルＭ２２の状態による第２ノードＱ２２の電位とを第１センス増幅器２１が比較し、その結果を出力する。第１センス増幅器２１の比較結果、第１ノードＱ２１の電位が第２ノードＱ２２の電位より高ければ、マルチレベルフラッシュメモリセルＭ２１がプログラム状態であると判断し、ロー状態の信号を出力する（ＳＡＯＵＴ１）。ところが、第１ノードＱ２１の電位が第２ノードＱ２２の電位より低ければ、マルチレベルフラッシュメモリセルＭ２１が消去状態であると判断し、ハイ状態の信号を出力する（ＳＡＯＵＴ１）。
【００２０】
第１センス増幅器２１の出力信号ＳＡＯＵＴ１はハイ状態のセンシングイネーブル信号ＳＡＥＮと共にＮＡＮＤゲート２４に入力されて論理演算される。即ち、マルチレベルフラッシュメモリセルＭ２１がプログラム状態であると判断し、第１センス増幅器２１の出力信号ＳＡＯＵＴ１がロー状態で出力されると、ＮＡＮＤゲート２４はハイ状態の信号を出力する。ところが、マルチレベルフラッシュメモリセルＭ２１が消去状態であると判断し、第１センス増幅器２１の出力信号ＳＡＯＵＴがハイ状態で出力されると、ＮＡＮＤゲート２４はロー状態の信号を出力する。
【００２１】
マルチレベルフラッシュメモリセルＭ２１が消去状態であってＮＡＮＤゲート２４の出力信号がロー状態であれば、第１ＰＭＯＳトランジスタＰ２１がターンオンされ、第１インバータＩ２１によって反転されて第２ＰＭＯＳトランジスタＰ２２がターンオフされる。ターンオンされた第１ＰＭＯＳトランジスタＰ２１を介して電源電圧Ｖccが第５ノードＱ２５に供給され、第１及び第２ＮＭＯＳトランジスタＮ２１及びＮ２２がターンオンされる。従って、第２センス増幅器２２がマルチレベルフラッシュメモリセルＭ２１の状態による第１ノードＱ２１の電位と第２基準セルＭ２３による第３ノードＱ２３の電位とを比較してその結果を出力する。即ち、第２センス増幅器２２の出力信号ＳＡＯＵＴ２がハイ状態の場合、マルチレベルフラッシュメモリセルＭ２１はフローティングゲートが消去状態であり且つキャパシタが放電された状態であると判別し、第２センス増幅器２２の出力信号ＳＡＯＵＴ２がロー状態の場合、マルチレベルフラッシュメモリセルＭ２１はフローティングゲートが消去状態であり且つキャパシタが充填された状態であると判別する。
【００２２】
マルチレベルフラッシュメモリセルＭ２１がプログラム状態であってＮＡＮＤゲート２４の出力信号がハイ状態であれば、第１ＰＭＯＳトランジスタＰ２１がターンオフされ、第１インバータＩ２１によってロー状態に反転されて第２ＰＭＯＳトランジスタＰ２２がターンオンされる。ターンオンされた第２ＰＭＯＳトランジスタＰ２２を介して電源電圧Ｖccが第６ノードＱ２６に供給され、第３及び第４ＮＭＯＳトランジスタＮ２３及びＮ２４がターンオンされる。従って、第３センス増幅器２３がマルチレベルフラッシュメモリセルＭ２１の状態による第１ノードＱ２１の電位と第３基準セルＭ２４による第４ノードＱ２４の電位とを比較してその結果を出力する。即ち、第３センス増幅器２３の出力信号ＳＡＯＵＴ３がハイ状態の場合、マルチレベルフラッシュメモリセルＭ２１はフローティングゲートがプログラム状態でありキャパシタが放電された状態であると判別し、第３センス増幅器２３の出力信号ＳＡＯＵＴ３がロー状態の場合、マルチレベルフラッシュメモリセルＭ２１はフローティングゲートがプログラム状態であり且つキャパシタが充填された状態であると判別する。
【００２３】
ここで、第１基準セルＭ２２に連結された第２ノードＱ２２には遅延手段が接続されるので、所定の時間遅延を用いてマルチレベルフラッシュメモリセルＭ２１から隔離させることができる。
【００２４】
【発明の効果】
上述したように、本発明によれば、フラッシュメモリセルのソース端子にキャパシタが連結されたマルチレベルフラッシュメモリセルのキャパシタが放電状態の時にフローティングゲートのプログラムまたは消去状態を判別し得るしきい値電圧を有する第１基準セルと、マルチレベルフラッシュメモリセルのフローティングゲートが消去状態の時にキャパシタの充電または放電状態を判別し得るしきい値電圧を有する第２基準セルと、マルチレベルフラッシュメモリセルのフローティングゲートがプログラム状態の時にキャパシタの充電または放電状態を判別し得るしきい値電圧を有する第３基準セルを設定し、これら各セルを基準としてマルチレベルフラッシュメモリセルの４つの状態をセンスすることにより、マルチレベルフラッシュメモリセルの状態を正確にセンスすることができる。
【図面の簡単な説明】
【図１】フラッシュメモリセルとキャパシタから構成されたマルチレベルセルの断面図である。
【図２】マルチレベルフラッシュメモリセルの状態によるしきい値電圧特性と、本発明に係るセンス回路に適用されるフラッシュメモリセルのしきい値電圧特性を示すグラフである。
【図３】本発明に係るフラッシュメモリセルのソース端子にキャパシタが連結されるように構成したマルチレベルフラッシュメモリセルの状態をセンスするためのセンス回路図である。
【符号の説明】
２１〜２３  第１〜第３センス増幅器
２４  ＮＡＮＤゲート
Ｍ２１  マルチレベルフラッシュメモリセル
Ｍ２２〜Ｍ２４  第１〜第３基準セル
Ｐ２１及びＰ２２  第１及び第２ＰＭＯＳトランジスタ
Ｎ２１〜Ｎ２４  第１〜第４ＮＭＯＳトランジスタ
Ｒ２１〜Ｒ２４  第１〜第４抵抗
【図１】
0003806402.tif 000003
【図２】
0003806402.tif 000004
【図３】
0003806402.tif 000005