(57)【特許請求の範囲】
【請求項１】
表示信号を供給する複数の表示信号線と、走査信号を供給する複数の走査信号線と、ｎ（ｎは正の整数）番目の走査信号線および／またはｎ＋１番目の走査信号線からの走査信号により駆動され、かつ、共通する前記表示信号線からの表示信号が供給される２以上の画素と、当該走査信号線の走査信号による当該画素の駆動を制御すると共に当該表示信号線の表示信号の当該画素への供給を制御するためのスイッチング素子と、を備えた画像表示素子の検査方法であって、
前記画像表示素子は、前記画素のうちの１つがｎ＋１番目の走査信号線からの第１の走査信号およびｎ＋ｍ（ｍは、２以上当該画素の数以下の整数）番目の走査信号線からの第２の走査信号に基づき駆動され、前記画素のうちの少なくとも他の１つが前記ｎ＋１番目の走査信号線からの走査信号により駆動されるものであり、
前記画像表示素子の検査は、前記画素に電荷を蓄積し、所定時間経過した後に当該画素に蓄えられた電荷を検出し、検出された電荷量をもって当該画素の良否を判定することにより行われ、
前記電荷の蓄積及び前記電荷の検出は、前記スイッチング素子が前記画素に対して前記表示信号線の表示信号を供給することにより行われ、
前記電荷の蓄積は、
前記共通する表示信号線に選択電位を供給している間に、前記ｎ＋１番目の走査信号線および前記ｎ＋ｍ番目の走査信号線に前記スイッチング素子に対する選択電位を供給し、その後、前記ｎ＋１番目の走査信号線に当該スイッチング素子に対する選択電位を、前記ｎ＋ｍ番目の走査信号線に当該スイッチング素子に対する非選択電位を供給し、次いで、前記ｎ＋１番目の走査信号線および前記ｎ＋ｍ番目の走査信号線に当該スイッチング素子に対する非選択電位を供給することを特徴とする画像表示素子の検査方法。
【請求項２】
前記電荷の検出は、
前記ｎ＋１番目の走査信号線および前記ｎ＋ｍ番目の走査信号線に前記スイッチング素子に対する選択電位を供給し、その後、前記ｎ＋１番目の走査信号線に当該スイッチング素子に対する非選択電位を、前記ｎ＋ｍ番目の走査信号線に当該スイッチング素子に対する選択電位を供給し、次いで、前記ｎ＋１番目の走査信号線および前記ｎ＋ｍ番目の走査信号線に当該スイッチング素子に対する非選択電位を供給することを特徴とする請求項１に記載の画像表示素子の検査方法。
【請求項３】
前記複数の表示信号線に対して前記電荷の蓄積のための電位供給を順次行い、所定時間経過した後に、前記複数の表示信号線に対して前記電荷の検出を順次行うことを特徴とする請求項２に記載の画像表示素子の検査方法。
【請求項４】
所定の前記画素から検出された電荷量と、前記所定の画素についての正常な電荷量とを比較することを特徴とする請求項１に記載の画像表示素子の検査方法。
【請求項５】
前記表示信号線へ前記スイッチング素子に対する第１の選択電位を供給して前記電荷の蓄積および前記電荷の検出を行った後に、
前記表示信号線へ前記スイッチング素子に対する第２の選択電位を供給して前記電荷の蓄積および前記電荷の検出を行なうことを特徴とする請求項１に記載の画像表示素子の検査方法。
【請求項６】
前記ｎ＋１番目の走査信号線および前記ｎ＋ｍ番目の走査信号線に前記スイッチング素子に対する非選択電位を同時に供給した後に、
前記ｎ＋１番目の走査信号線に前記スイッチング素子に対する非選択電位を、前記ｎ＋ｍ番目の走査信号線に当該スイッチング素子に対する選択電位を同時に供給することを特徴とする請求項１に記載の画像表示素子の検査方法。
【請求項７】
表示信号を供給する複数の表示信号線と走査信号を供給する複数の走査信号線とをマトリックス状に配設して画像表示素子を形成し、共通する当該表示信号線からの表示信号が供給されると共に当該走査信号線からの走査信号により駆動される２以上の画素の各々に対して、当該走査信号線の走査信号を用いたスイッチング素子のオン・オフ制御により、当該表示信号線の表示信号を時分割で供給する画像表示素子の検査方法であって、
前記表示信号線に電荷蓄積のための所定の電位を供給するとともに、前記走査信号線に前記スイッチング素子に対する選択電位および非選択電位を供給することにより前記画素に所定の電荷を蓄積する電荷蓄積ステップと、
前記電荷蓄積ステップによる電荷の蓄積から所定時間経過後に、前記走査信号線に前記スイッチング素子に対する選択電位および非選択電位を供給することにより前記画素に蓄積された電荷を検出する電荷検出ステップと、を備え、
前記電荷蓄積ステップでは、前記複数の走査信号線の中の選択電位が供給された走査信号線に、当該複数の走査信号線の走査方向前段側に位置する他の走査信号線よりも先行して非選択電位が供給され、
前記電荷検出ステップにおける前記走査信号線への非選択電位の供給は、前記電荷蓄積ステップにおいて非選択電位を供給する順番とは逆の順番で行われることを特徴とする画像表示素子の検査方法。
【請求項８】
前記所定の電荷を蓄積してから前記電荷の検出までの間、前記スイッチング素子の電位を非選択電位とすることにより、前記画素からの前記所定の電荷の漏洩を阻止することを特徴とする請求項７に記載の画像表示素子の検査方法。
【請求項９】
前記画像表示素子は、ｎ（ｎは正の整数）番目の走査信号線とｎ＋１番目の走査信号線との間に配設され、かつ共通する表示信号線から表示信号が供給される第１の画素および第２の画素と、前記共通する表示信号線と前記第１の画素との間に配設され、かつ前記表示信号の供給を制御するゲート電極を備えた第１のスイッチング素子と、そのゲート電極が前記ｎ＋１番目の走査信号線に接続されるとともに、前記第１のスイッチング素子の前記ゲート電極と前記ｎ＋１番目の走査信号線よりも走査方向の後段に位置するｎ＋２番目の走査信号線との間に配設される第２のスイッチング素子と、所定の表示信号線に接続され、かつ前記第２の画素への前記表示信号の供給を制御する第３のスイッチング素子と、を備え、
前記電荷蓄積ステップにおける前記第１の画素への電荷の蓄積は、前記ｎ＋１番目の走査信号線および前記ｎ＋２番目の走査信号線に対して選択電位を供給し、次いで、前記ｎ＋１番目の走査信号線に対して選択電位を、前記ｎ＋２番目の走査信号線に対して非選択電位を供給し、さらに、前記ｎ＋１番目の走査信号線および前記ｎ＋２番目の走査信号線に対して非選択電位を供給することにより行われることを特徴とする請求項７に記載の画像表示素子の検査方法。
【請求項１０】
前記電荷検出ステップにおける前記第１の画素からの電荷の検出は、
前記ｎ＋１番目の走査信号線および前記ｎ＋２番目の走査信号線に対して選択電位を供給し、次いで、前記ｎ＋１番目の走査信号線に対して非選択電位、前記ｎ＋２番目の走査信号線に対して選択電位を供給し、さらに、前記ｎ＋１番目の走査信号線および前記ｎ＋２番目の走査信号線に対して非選択電位を供給することにより行われることを特徴とする請求項９に記載の画像表示素子の検査方法。
【請求項１１】
前記画像表示素子は、
前記ｎ＋１番目の走査信号線と前記ｎ＋２番目の走査信号線との間に配設され、かつ前記共通する表示信号線から表示信号が供給される第３の画素と、前記共通する表示信号線と前記第３の画素との間に配設され、かつそのゲート電極が前記ｎ＋２番目の走査信号線に接続される第４のスイッチング素子と、を備え、
前記電荷検出ステップにおいて検出される電荷は、前記第１の画素に蓄積されていた電荷および前記第３の画素に蓄積されていた電荷の和であることを特徴とする請求項１０に記載の画像表示素子の検査方法。
【請求項１２】
前記画像表示素子は、ｎ（ｎはＮ以下の正の整数）番目の走査信号線とｎ＋１番目の走査信号線との間に配設され、かつ共通する表示信号線から表示信号が供給される第１の画素、第２の画素および第３の画素と、前記共通する表示信号線からの表示信号の前記第１の画素への供給を制御し、かつｎ＋３番目の走査信号線からの走査信号により駆動される第１のスイッチング素子と、前記ｎ＋１番目の走査信号線からの走査信号により駆動され、かつ前記第１のスイッチング素子のオン・オフを制御する第２のスイッチング素子と、前記共通する表示信号線からの表示信号の前記第２の画素への供給を制御し、かつ前記ｎ＋１番目の走査信号線からの走査信号により駆動される第３のスイッチング素子と、前記共通する表示信号線からの表示信号の前記第３の画素への供給を制御し、かつｎ＋２番目の走査信号線からの走査信号により駆動される第４のスイッチング素子と、前記ｎ＋２番目の走査信号線からの走査信号により駆動され、かつ前記第４のスイッチング素子のオン・オフを制御する第５のスイッチング素子とを備え、
前記電荷蓄積ステップにおける前記第１の画素への電荷の蓄積は、
前記ｎ＋１番目の走査信号線、前記ｎ＋２番目および前記ｎ＋３番目の走査信号線に対して選択電位を供給し、
次いで、前記ｎ＋１番目の走査信号線および前記ｎ＋２番目または前記ｎ＋３番目の走査信号線に対して選択電位を、前記ｎ＋３番目または前記ｎ＋２番目の走査信号線に対して非選択電位を同時に供給し、
次いで、前記ｎ＋１番目の走査信号線に対して選択電位を、前記ｎ＋２番目の走査信号線および前記ｎ＋３番目の走査信号線に対して非選択電位を同時に供給し、
さらに、前記ｎ＋１番目の走査信号線、前記ｎ＋２番目の走査信号線および前記ｎ＋３番目の走査信号線に対して非選択電位を供給することにより行われることを特徴とする請求項７に記載の画像表示素子の検査方法。
【請求項１３】
前記電荷検出ステップにおける前記第１の画素からの電荷の検出は、
前記ｎ＋１番目の走査信号線、前記ｎ＋２番目および前記ｎ＋３番目の走査信号線に対して選択電位を供給し、
次いで、前記ｎ＋１番目の走査信号線に対して非選択電位を、前記ｎ＋２番目の走査信号線および前記ｎ＋３番目の走査信号線に対して選択電位を供給し、
次いで、前記ｎ＋１番目の走査信号線および前記ｎ＋２番目または前記ｎ＋３番目の走査信号線に対して非選択電位を、前記ｎ＋３番目または前記ｎ＋２番目の走査信号線に対して選択電位を供給し、
さらに、前記ｎ＋１番目の走査信号線、前記ｎ＋２番目および前記ｎ＋３番目の走査信号線に対して非選択電位を供給することにより行われることを特徴とする請求項１２に記載の画像表示素子の検査方法。
【請求項１４】
表示信号を供給する複数の表示信号線と、走査信号を供給する複数の走査信号線と、ｎ（ｎは正の整数）番目の走査信号線および／またはｎ＋１番目の走査信号線からの走査信号により駆動され、かつ、共通する前記表示信号線からの表示信号が供給される２以上の画素と、当該走査信号線の走査信号による当該画素の駆動を制御すると共に当該表示信号線の表示信号の当該画素への供給を制御するためのスイッチング素子と、を備え、前記画素のうちの１つがｎ＋１番目の走査信号線からの第１の走査信号およびｎ＋ｍ（ｍは、２以上当該画素の数以下の整数）番目の走査信号線からの第２の走査信号に基づき駆動され、前記画素のうちの少なくとも他の１つが前記ｎ＋１番目の走査信号線からの走査信号により駆動される画像表示素子の前記画素に所定の電荷を蓄積し、かつ蓄積した前記電荷を検出する検査装置であって、
前記表示信号線に前記電荷を蓄積するための所定の電位を供給する第１の電位供給手段と、
前記走査信号線に前記スイッチング素子に対する選択電位および非選択電位を所定の順番で供給する第２の電位供給手段と、を備え、
前記第２の電位供給手段は、前記電荷の蓄積時に、前記ｎ＋１番目の走査信号線および前記ｎ＋ｍ番目の走査信号線に選択電位を同時に供給し、その後、前記ｎ＋１番目の走査信号線に選択電位を、前記ｎ＋ｍ番目の走査信号線に非選択電位を同時に供給し、次いで、前記ｎ＋１番目の走査信号線および前記ｎ＋ｍ番目の走査信号線に非選択電位を同時に供給し、次に実施される前記電荷の検出時に、前記ｎ＋１番目の走査信号線および前記ｎ＋ｍ番目の走査信号線に選択電位を同時に供給し、その後、前記ｎ＋１番目の走査信号線に非選択電位を、前記ｎ＋ｍ番目の走査信号線に選択電位を同時に供給し、次いで、前記ｎ＋１番目の走査信号線および前記ｎ＋ｍ番目の走査信号線に非選択電位を同時に供給することを特徴とする検査装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、能動素子がマトリックス状に配列された画像表示装置、特に液晶表示装置に用いられるアレイの検査方法に関するものである。
【０００２】
【従来の技術】
米国特許第５１７９３４５号（日本国特許第２６２０４０５号）は、薄膜トランジスタ（ＴＦＴ:Thin Film Transistor）液晶表示装置（ＬＣＤ）に用いられるＴＦＴアレイの検査方法を示している。
従来型のＴＦＴ―ＬＣＤにおいては、走査信号線と表示信号線とがマトリックス状に配列され、その交点にスイッチング素子としてのＴＦＴに接続され電気容量を持った画素が配置されている画像表示素子としてＴＦＴアレイを用いる。
それぞれの画素に接続されているＴＦＴは走査信号線に与えられた選択電位または非選択電位を含む走査信号によりオン・オフの制御がなされる。
このとき、従来のＴＦＴアレイは、１本の走査信号線に接続されているＴＦＴは全て同時に制御され、走査信号線に選択電位が与えられた時に、画素にはそれぞれ別の表示信号線から画素の持つ電気容量に対して電荷が書き込まれる。
アレイの検査時には、画素に電荷が書き込まれた後、所定の時間をおいて表示信号線を積分器に接続してから再び走査信号線に選択電位を与えることで画素に蓄えられた電荷を読み出し、読み出された電荷量をもって画素の良否を判定する。
米国特許第５５４６０１３号（日本国特許第２８１０８４４号）に開示されているように、電荷読み出し時の走査信号は、電荷書き込み時と同様にスキャンすればよかった。
【０００３】
ここで簡単にアレイの検査方法（アレイテスタ２０の動作）を図２に基づいて説明する。
検査時にプローブ（Probe）はアレイ基板上に設けられた各表示信号線に接続されている。検査は次の（１）から（９）の手順でなされ、画素の電気容量に蓄えられた電荷量を検出することで画素の良否を判定する。
（１）リセット・スイッチ２１を接続し、積分器２２をリセットする。コンデンサＣに充電する。
（２）スイッチ２３を電位Ｖｄに接続し、プローブ２４の先の表示信号線に電位Ｖｄを印加する。
（３）走査信号線に選択電位ＶｇＨを印加すると、画素の蓄積容量に電位Ｖｄが充電される。
（４）走査信号線に非選択電位ＶｇＬを印加する。
（５）スイッチ２３を積分器２２に接続する。そうすると、表示信号線の電位はＧＮＤ（グランド）レベルになる。
（６）リセット・スイッチ２１を開放する。
（７）走査信号線に再び選択電位ＶｇＨを印加し、画素の蓄積容量に蓄えられていた電荷が、積分器２２のコンデンサＣに移動する。それに伴い、積分器２２の出力電位が低下する。
（８）走査信号線に再び非選択電位ＶｇＬを印加する。
（９）所定の時間後、積分値の出力電位をサンプルホールドし、ＡＤコンバータ２５にてデジタル値に変換する。
【０００４】
【発明が解決しようとする課題】
ところで、近年の高精細化に対応するために、新しい画素構造が提案されている。この画素構造は、複数の走査信号線に同時に与えられる選択信号による選択論理によって、同一の表示信号線から時分割で画素に電荷を与える。この画素構造を多重画素構造と呼ぶことにする。
従来のアレイ検査方法では、このような多重画素構造は、全く考慮されていなかった。
新しい多重画素構造においては、アレイ検査時の画素への電荷書き込みおよび電荷読み出しを、ＴＦＴ−ＬＣＤの最終製品における走査信号と同様の信号入力としたのでは、正しく検査ができない。このため、多重画素構造に対しても前記米国特許の検査方法と同等の検査ができることが強く望まれる。
本発明の目的は、多重画素構造を有する画像表示素子に対する適切な検査方法を提供することである。
【０００５】
【課題を解決するための手段】
本発明が対象とする多重画素構造の画像表示素子は、表示信号を供給する複数の表示信号線と、走査信号を供給する複数の走査信号線と、ｎ（ｎは正の整数）番目の走査信号線および／またはｎ＋１番目の走査信号線からの走査信号により駆動され、かつ、共通する表示信号線からの表示信号が供給される２以上の画素と、走査信号線の走査信号による画素の駆動を制御すると共に表示信号線の表示信号の画素への供給を制御するためのスイッチング素子と、を備え、画素のうちの１つがｎ＋１番目の走査信号線からの第１の走査信号およびｎ＋ｍ（ｍは、２以上画素の数以下の整数）番目の走査信号線からの第２の走査信号に基づき駆動され、画素のうちの少なくとも他の１つがｎ＋１番目の走査信号線からの走査信号により駆動される。この画像表示素子に対して、電荷の蓄積および蓄積した電荷の検出を行うのが本発明の検査方法の基本的な要素である。
この画像表示素子の検査は、画素に電荷を蓄積し、所定時間経過した後に画素に蓄えられた電荷を検出し、検出された電荷量をもって画素の良否を判定することにより行われる。
【０００６】
本発明の検査方法においては、電荷の蓄積の過程において、まず、共通する表示信号線に選択電位を供給している間に、ｎ＋１番目の走査信号線およびｎ＋ｍ番目の走査信号線に選択電位を同時に供給する。その後、ｎ＋１番目の走査信号線に選択電位の供給を維持するが、ｎ＋ｍ番目の走査信号線には非選択電位を供給する。ｎ＋１番目の走査信号線への選択電位の供給およびｎ＋ｍ番目の走査信号線への非選択電位の供給は同時に行われる。後述する実施の形態でも述べるが、ｎ＋ｍ番目の走査信号線に、ｎ＋１番目の走査信号線よりも先に非選択電位を供給することにより、当該画素に蓄積された電荷の漏洩を防止することができる。電荷の漏洩があると、電荷の検出時に正しい電荷量を検出することができなくなるためである。次いで、ｎ＋１番目の走査信号線およびｎ＋ｍ番目の走査信号線の両者に非選択電位を同時に供給する。
【０００７】
以上の電荷の蓄積を終えて所定時間後に電荷の検出を行なう。電荷の検出は、はじめに、ｎ＋１番目の走査信号線およびｎ＋ｍ番目の走査信号線に選択電位を同時に供給する。その後、ｎ＋１番目の走査信号線に非選択電位を、ｎ＋ｍ番目の走査信号線に選択電位を同時に供給する。次いで、ｎ＋１番目の走査信号線およびｎ＋ｍ番目の走査信号線に非選択電位を同時に供給する。電荷の検出時には、ｎ＋１番目の走査信号線およびｎ＋ｍ番目の走査信号線の両者に選択電位を供給した後に、前段側の走査信号線であるｎ＋１番目の走査信号線に非選択電位を供給する点で、電荷の蓄積時との相違がある。後述する実施の形態でも述べるように、電荷を適正に検出するためには、この順番で走査信号線に対して選択電位および非選択電位を供給する必要がある。
【０００８】
以上では、ｎ＋１番目の走査信号線およびｎ＋ｍ番目の走査信号線についてのみ触れたが、本発明は、画像表示素子に存在する複数の走査信号線の全てについて同様の順番で選択電位、非選択電位を供給することができる。このとき、複数の表示信号線に対して電荷の蓄積のための電位供給を走査信号線の順に順次行い、各々所定時間経過した後に、複数の表示信号線に対して電荷の検出を順次行なうと、画像表示素子全体に対する検査を迅速に実行することができる。
本発明においては、画像表示素子内の所定の画素または画素群毎に電荷を検出することができる。そして、検出された電荷量と、検出対象となった所定の画素または画素群についての正常な電荷量とを比較することにより、検出対象となった所定の画素または画素群の欠陥有無を特定することが可能となる。正常な電荷量としては、同一の表示信号線から読み出される各画素に蓄えられた電荷量の平均値とすることもできる。
【０００９】
本発明の画像表示素子の検査方法において、表示信号線へ第１の選択電位を供給して電荷の蓄積および電荷の検出を行った後に、表示信号線へ第２の選択電位を供給して電荷の蓄積および電荷の検出を行なうことができる。そして、第１の選択電位を供給して得た検出結果と、第２の選択電位を供給して得た検出結果に基づいて検査結果を求めることができる。このとき、第１の選択電位および第２の選択電位の一方を０Ｖ（ボルト）とし、他方を０Ｖ以外の電位とすることができる。
また、本発明の画像表示素子の検査方法において、ｎ＋１番目の走査信号線およびｎ＋ｍ番目の走査信号線に非選択電位を同時に供給した後に、ｎ＋１番目の走査信号線に非選択電位を、ｎ＋ｍ番目の走査信号線に選択電位を同時に供給することができる。
【００１０】
以上説明したように、画素に一旦蓄積された電荷を、電荷の検出までの期間に漏洩させずに保持するために、走査信号線への選択電位・非選択電位の供給順位を特定している。この観点に基づいた検査方法を本発明は提案する。この検査方法は、表示信号を供給する複数の表示信号線と走査信号を供給する複数の走査信号線とをマトリックス状に配設して画像表示素子を形成し、共通する表示信号線からの表示信号が供給されると共に走査信号線からの走査信号により駆動される２以上の画素の各々に対して、走査信号線の走査信号を用いたスイッチング素子のオン・オフ制御により、表示信号線の表示信号を時分割で供給する画像表示素子を検査の対象とする。
この検査方法は、表示信号線に電荷蓄積のための所定の電位を供給するとともに、走査信号線にスイッチング素子に対する選択電位および非選択電位を所定の順番で供給することにより画素に所定の電荷を蓄積する電荷蓄積ステップと、電荷の蓄積から所定時間経過後に、走査信号線にスイッチング素子に対する選択電位および非選択電位を供給することにより画素に蓄積された電荷を検出する電荷検出ステップとを含んである。
電荷蓄積ステップでは、複数の走査信号線の中の選択電位が供給された走査信号線に、複数の走査信号線の走査方向前段側に位置する他の走査信号線よりも先行して非選択電位が供給される。そして、電荷検出ステップにおける走査信号線への非選択電位の供給は、電荷蓄積ステップにおいて非選択電位を供給する順番とは逆の順番で行われる。
このように、電荷蓄積ステップでは、所定の電荷の、画素からの漏洩を阻止するように所定の順番を設定することが本発明の特徴の一つである。
この特徴は、所定の電荷を蓄積してから電荷の検出までの間、スイッチング素子の電位を非選択電位とすることにより実現される。そうすることにより、所定の電荷の画素からの漏洩を阻止する。逆に、スイッチング素子の電位を選択電位にする期間があると、その期間に蓄積された電荷が漏洩してしまう。
【００１１】
本発明は、ｎ（ｎはＮ以下の正の整数）番目の走査信号線とｎ＋１番目の走査信号線との間に配設され、かつ共通する表示信号線から表示信号が供給される第１の画素および第２の画素と、共通する表示信号線と前記第１の画素との間に配設され、かつ表示信号の供給を制御するゲート電極を備えた第１のスイッチング素子と、そのゲート電極がｎ番目の走査信号線に接続されるとともに、第１のスイッチング素子の前記ゲート電極と前記ｎ番目の走査信号線よりも走査方向の後段に位置するｎ＋１番目の走査信号線との間に配設される第２のスイッチング素子と、所定の表示信号線に接続され、かつ第２の画素への前記表示信号の供給を制御する第３のスイッチング素子と、を備えた画像表示素子を検査対象とすることができる。この画像表示素子は、２つの画素が共通する１つの表示信号線から時分割で表示信号の供給を受けるため、２重画素構造と呼ぶことがある。
【００１２】
２重画素構造の場合、電荷蓄積ステップにおける第１の画素への電荷の蓄積は、ｎ＋１番目の走査信号線およびｎ＋２番目の走査信号線に対して選択電位を同時に供給し、次いで、ｎ＋１番目の走査信号線に対して選択電位、ｎ＋２番目の走査信号線に対して非選択電位を同時に供給し、さらに、ｎ＋１番目の走査信号線およびｎ＋２番目の走査信号線に対して非選択電位を同時に供給するという一連の走査過程で行われる。
また、電荷検出ステップにおいては、第１の画素からの電荷の検出は、ｎ＋１番目の走査信号線およびｎ＋２番目の走査信号線に対して同時に選択電位を供給し、次いで、ｎ＋１番目の走査信号線に対して非選択電位、ｎ＋２番目の走査信号線に対して選択電位を同時に供給し、さらに、ｎ＋１番目の走査信号線およびｎ＋２番目の走査信号線に対して非選択電位を同時に供給するという一連の走査過程で行われる。
【００１３】
本発明が検査対象とする画像表示素子は、上記した構造の画素がマトリックス状に連続して形成されている。ここで、ｎ＋１番目の走査信号線とｎ＋２番目の走査信号線との間に配設され、かつ共通する表示信号線から表示信号が供給される画素を第３の画素とする。この第３の画素には、第４のスイッチング素子が接続されている。第４のスイッチング素子は、共通する表示信号線と第３の画素との間に配設され、かつそのゲート電極がｎ＋２番目の走査信号線に接続されるものとする。この画素構造を有していると、電荷検出ステップにおいて検出される電荷は、第１の画素に蓄積されていた電荷および第３の画素に蓄積されていた電荷の合計とすることができる。
【００１４】
以上では２重画素構造の画像表示素子について触れたが、本発明は３重画素構造の画像表示素子の検査を行なうこともできる。
３重画素構造の素子は、ｎ（ｎはＮ以下の正の整数）番目の走査信号線とｎ＋１番目の走査信号線との間に配設され、かつ共通する表示信号線から表示信号が供給される第１の画素、第２の画素および第３の画素と、共通する表示信号線からの表示信号の第１の画素への供給を制御し、かつｎ＋３番目の走査信号線からの走査信号により駆動される第１のスイッチング素子と、ｎ＋１番目の走査信号線からの走査信号により駆動され、かつ第１のスイッチング素子のオン・オフを制御する第２のスイッチング素子と、共通する表示信号線からの表示信号の第２の画素への供給を制御し、かつｎ＋１番目の走査信号線からの走査信号により駆動される第３のスイッチング素子と、共通する表示信号線からの表示信号の第３の画素への供給を制御し、かつｎ＋２番目の走査信号線からの走査信号により駆動される第４のスイッチング素子と、ｎ＋２番目の走査信号線からの走査信号により駆動され、かつ第４のスイッチング素子のオン・オフを制御する第５のスイッチング素子とを備えている。
【００１５】
以上の３重画素構造の表示素子を検査対象とする場合、電荷蓄積ステップにおける第１の画素への電荷の蓄積は、ｎ＋１番目の走査信号線、ｎ＋２番目およびｎ＋３番目の走査信号線に対して選択電位を同時に供給する。次いで、ｎ＋１番目の走査信号線およびｎ＋２番目またはｎ＋３番目の走査信号線に対して選択電位、ｎ＋３番目またはｎ＋２番目の走査信号線に対して非選択電位を同時に供給する。次いで、ｎ＋１番目の走査信号線に対して選択電位、ｎ＋２番目の走査信号線およびｎ＋３番目の走査信号線に対して非選択電位を同時に供給し、さらに、ｎ＋１番目の走査信号線、ｎ＋２番目およびｎ＋３番目の走査信号線に対して非選択電位を同時に供給する。一旦、ｎ＋１番目〜ｎ＋３番目の走査信号線の全てに選択電位を供給することにより、画像表示素子内の当該画素は、表示信号線からの電位の供給を受けて所定の電荷を蓄積する。その後、上記のような順番で非選択電位をｎ＋１番目〜ｎ＋３番目の走査信号線に供給することにより、各画素に接続されたスイッチング素子を順次閉じるので、各画素に蓄積された電荷の漏洩を阻止することができる。
【００１６】
電荷検出ステップにおける第１の画素からの電荷の検出は、電荷の蓄積とは異なり、以下のようにｎ＋１番目〜ｎ＋３番目の走査信号線に選択電位・非選択電位を供給する。なお、共通する表示信号線には、電荷検出ステップの間を通じて非選択電位が供給される。
はじめに、ｎ＋１番目の走査信号線、ｎ＋２番目およびｎ＋３番目の走査信号線に対して選択電位を同時に供給する。次いで、ｎ＋１番目の走査信号線に対して非選択電位、ｎ＋２番目の走査信号線およびｎ＋３番目の走査信号線に対して選択電位を同時に供給し、次いで、ｎ＋１番目の走査信号線およびｎ＋２番目またはｎ＋３番目の走査信号線に対して非選択電位、ｎ＋３番目またはｎ＋２番目の走査信号線に対して選択電位を同時に供給し、さらに、ｎ＋１番目の走査信号線、ｎ＋２番目およびｎ＋３番目の走査信号線に対して非選択電位を同時に供給するという一連の走査過程で行われる。
【００１７】
本発明は、以上の検査方法に用いる以下の検査装置を提供する。この検査装置は、表示信号を供給する複数の表示信号線と、走査信号を供給する複数の走査信号線と、ｎ（ｎは正の整数）番目の走査信号線および／またはｎ＋１番目の走査信号線からの走査信号により駆動され、かつ、共通する表示信号線からの表示信号が供給される２以上の画素と、走査信号線の走査信号による画素の駆動を制御すると共に表示信号線の表示信号の画素への供給を制御するためのスイッチング素子と、を備え、画素のうちの１つがｎ＋１番目の走査信号線からの第１の走査信号およびｎ＋ｍ（ｍは、２以上画素の数以下の整数）番目の走査信号線からの第２の走査信号に基づき駆動され、画素のうちの少なくとも他の１つがｎ＋１番目の走査信号線からの走査信号により駆動される画像表示素子を検査対象とする。本発明の検査装置は、この画像表示素子中の画素に所定の電荷を蓄積し、かつ蓄積した電荷を検査する以下の要素を含む検査装置である。
【００１８】
はじめに、本発明の検査装置は、表示信号線に電荷を蓄積するための所定の電位を供給する第１の電位供給手段を備えている。また、本発明の検査装置は、走査信号線にスイッチング素子に対する選択電位および非選択電位を所定の順番で供給する第２の電位供給手段を備えている。
この第２の電位供給手段は、電荷の蓄積時には、ｎ＋１番目の走査信号線およびｎ＋ｍ番目の走査信号線に選択電位を同時に供給し、その後、ｎ＋１番目の走査信号線に選択電位を、ｎ＋ｍ番目の走査信号線に非選択電位を同時に供給する。さらに、ｎ＋１番目の走査信号線およびｎ＋ｍ番目の走査信号線に非選択電位を同時に供給する。
第２の電位供給手段は、電荷の検出時には、ｎ＋１番目の走査信号線およびｎ＋ｍ番目の走査信号線に選択電位を同時に供給し、その後、ｎ＋１番目の走査信号線に非選択電位を、ｎ＋ｍ番目の走査信号線に選択電位を同時に供給する。さらに、ｎ＋１番目の走査信号線およびｎ＋ｍ番目の走査信号線に非選択電位を同時に供給する。
【００１９】
【発明の実施の形態】
（第１の実施の形態）
図１は、本実施の形態にかかる検査方法が適用される画像表示素子としてのアレイ基板１およびアレイ検査装置１０の主要構成を示す概略図である。
本発明が適用されるアレイ基板１は、１つの共通する表示信号線を挟んで隣接する２つの画素が当該表示信号線を共有することにより、表示信号線の本数を半減したところに特徴を有している。
【００２０】
図１に示すように、アレイ基板１上にはＴＦＴアレイ２が形成されている。ＴＦＴアレイ２内には、多数の表示信号線３および多数の走査信号線４がマトリックス状に配線されており、詳しくは後述するが、表示信号線３および走査信号線４の交点にＴＦＴ（図示せず）が配設される。各表示信号線３は、表示信号線電極即ち表示信号線パッド５で終端している。また、各走査信号線４は、走査信号線電極即ち走査信号線パッド６で終端している。
【００２１】
図１に示すように、アレイ検査装置１０は、テスト・プローブ１３を介して表示信号線パッド５に接続される表示信号線駆動感知回路１１と、テスト・プローブ１４を介して走査信号線パッド６に接続される走査信号線駆動回路１２と、表示信号線駆動感知回路１１および走査信号線駆動回路１２の動作を制御するコントローラ１５とを備えている。なお、表示信号線駆動感知回路１１は、前述した図２に示したアレイテスタ２０を含んでいる。
【００２２】
次に、図３に基づいて、ＴＦＴアレイ２における回路構成を説明する。なお、図３はＴＦＴアレイ２の一部についてのみ記載しており、実際のＴＦＴアレイ２には図３に示す構造の回路が連続的に形成されている。
図３において、表示信号線Ｄｍを挟んで隣接する画素ＡおよびＢについて、第１のＴＦＴＭ１、第２のＴＦＴ Ｍ２および第３のＴＦＴ Ｍ３と３つのＴＦＴが以下のように配置されている。
まず、第１のＴＦＴＭ１は、そのソース電極が表示信号線Ｄｍに、またそのドレイン電極が画素Ａに接続されている。また、第１のＴＦＴＭ１のゲート電極は第２のＴＦＴＭ２のソース電極に接続されている。ここで、ＴＦＴは３端子のスイッチング素子であり、図１に示すアレイ基板１において、表示信号線３に接続される側をソース電極と、また画素に接続される側をドレイン電極と呼ぶ例があるが、逆の例もある。つまり、ゲート電極を除く２つの電極のいずれをソース電極と、またドレイン電極と呼ぶかは一義的に定まっていない。そこで以下では、ゲート電極を除く２つの電極をともにソース／ドレイン電極と呼ぶことにする。
【００２３】
次に、第２のＴＦＴ Ｍ２は、そのソース／ドレイン電極が第１のＴＦＴ Ｍ１のゲート電極に、またそのソース／ドレイン電極が走査信号線Ｇｎ＋１に接続されている。
したがって、第１のＴＦＴ Ｍ１のゲート電極は第２のＴＦＴ Ｍ２を介して走査信号線Ｇｎ＋１に接続されることになる。また、第２のＴＦＴ Ｍ２のゲート電極は走査信号線Ｇｎに接続される。したがって、隣接する２本の走査信号線ＧｎとＧｎ＋１が同時に選択電位が供給されている期間にのみ、第１のＴＦＴ Ｍ１がＯＮになり表示信号線Ｄｍの電位が画素Ａに供給される。このことは、第２のＴＦＴ Ｍ２が第１のＴＦＴ Ｍ１のＯＮ・ＯＦＦを制御することを示唆している。
第３のＴＦＴ Ｍ３は、そのソース／ドレイン電極が表示信号線Ｄｍに、またそのソース／ドレイン電極が画素Ｂに接続されている。また、第３のＴＦＴ Ｍ３のゲート電極は走査信号線Ｇｎに接続されている。したがって、走査信号線Ｇｎに選択電位が供給されているときに、第３のＴＦＴ Ｍ３がＯＮになり表示信号線Ｄｍの電位が画素Ｂに供給される。
なお、各画素と走査信号線との間には蓄積容量Ｃｓが配置されている。
【００２４】
次に、図４〜図７の回路図を参照しつつ、走査信号線Ｇｎ〜Ｇｎ＋２への選択電位、非選択電位の供給による画素Ａ〜画素Ｄの動作について説明する。なお、この動作は液晶表示装置としての動作である。
図４に示すように走査信号線Ｇｎと走査信号線Ｇｎ＋１の両方に選択電位が供給されてから走査信号線Ｇｎ＋１に非選択電位が供給されるまでの期間には、第１のＴＦＴＭ１〜第３のＴＦＴ Ｍ３がＯＮされる。図４に示すように画素Ａ、画素Ｂおよび画素Ｄに、表示信号線Ｄｍから画素Ａに与えるべき電位Ｖａが書き込まれる。ここで画素Ａの電位Ｖａが決まる。なお、図４において走査信号線Ｇｎと走査信号線Ｇｎ＋１に選択電位が供給されていることを、当該線図を太線で示している。
【００２５】
走査信号線Ｇｎ＋１が非選択電位になった後に、表示信号線Ｄｍから供給される電位は画素Ｂに与えるべき電位Ｖｂに変わる。
走査信号線Ｇｎ＋１が非選択電位になった後の期間も引き続き走査信号線Ｇｎに選択電位を供給しておくことで、図５に示すように画素Ｂには電位Ｖｂが書き込まれ、画素Ｂの電位が決まる。このように、表示信号線Ｄｍの電位が時分割で画素Ａおよび画素Ｂに供給される。
走査信号線Ｇｎに非選択電位が供給された後に、表示信号線Ｄｍの電位は画素Ｃに与えるべき電位Ｖｃに変わる。
【００２６】
また、走査信号線Ｇｎが非選択電位になった後の期間に、走査信号線Ｇｎ＋１が再び選択電位になるとともに走査信号線Ｇｎ＋２が選択電位になると、図６に示すように画素Ｃ、画素Ｄおよび画素Ｆに電位Ｖｃが書き込まれる。ここで画素Ｃの電位Ｖｃが決まる。
走査信号線Ｇｎ＋２が非選択電位になった後に、表示信号線Ｄｍから供給される電位は画素Ｄに与えるべき電位Ｖｄに変わる。
走査信号線Ｇｎ＋２が非選択電位になった後の期間も引き続き走査信号線Ｇｎ＋１を選択電位にしておくことで、図７に示すように画素Ｄには電位Ｖｄが書き込まれ、画素Ｄの電位が決まる。
【００２７】
以上説明した新しい画素構造を有するアレイ基板１を検査する場合、画素からの電荷読み出し時の走査信号のタイミングは、電荷書き込み時と異なる必要があることが判った。
まず、米国特許第５５４６０１３号（日本国特許第２８１０８４４号）で言うところのインターリーブ・タイミングによる検査、すなわち、各画素へのＮ回（Ｎは走査信号線の数）の電荷書き込み動作を走査信号をスキャンすることで行い、所定の時間をおいてからそれらの画素からＮ回の電荷読み出し動作を同じ順で行なう検査に対応した方法を説明する。本実施の形態における表示信号および走査信号の供給タイミングを図８に示し、以下に動作を時間順に説明する。
【００２８】
図８は、図４に示すＴＦＴアレイ２のなかで、画素Ｃ、ＤおよびＦを対象として電荷の書き込みおよび電荷の読み出しを行う場合の、表示信号、走査信号の供給タイミングを示している。なお、表示信号および走査信号の供給は、コントローラ１５の指示により表示信号線駆動感知回路１１および走査信号線駆動回路１２が実行する。また読み出した電荷の検知は前述のアレイテスタ２０が実行する。
はじめに、図８のＴ４のタイミングにおいて、表示信号線Ｄｍに選択電位が供給されているとともに、走査信号線Ｇｎ＋１とＧｎ＋２に同時に選択電位が供給されている。したがって、画素Ｄに付随するＴＦＴ Ｍ６（図３）がオンになる。また、画素Ｃに付随するＴＦＴ Ｍ４およびＴＦＴ Ｍ５がオンになる。さらに、画素Ｆに付随するＴＦＴ Ｍ９がオンになる。そうすると、表示信号線Ｄｍに選択電位が供給されているために、図９に示すように、画素Ｃ、ＤにはＣｓ（Ｖｄ−ＶｇＬ）、画素ＦにＣｓ（Ｖｄ−ＶｇＨ）の電荷量が蓄積される。なお、図９〜図１４において、選択電位が供給されている走査信号線を実線で、非選択電位が供給されている走査信号線を点線で示している。
ここで、蓄積容量Ｃｓを各画素Ａ…の蓄積容量Ｃｓの電気容量、表示信号線Ｄｍの選択電位をＶｄ、走査信号線Ｇｎ…の選択電位をＶｇＨおよび走査信号線Ｇｎ…の非選択電位をＶｇＬとする。また、各画素Ａ…の電気容量のうちＣｓ以外の寄生容量はＣｓに比べて十分に小さいものとする。
【００２９】
次に、Ｔ５のタイミングにおいては、図８および図１０に示すように、走査信号線Ｇｎ＋２に非選択電位が供給されるために、画素Ｃに付随するＴＦＴ Ｍ４および５、ならびに画素Ｆに付随するＴＦＴ Ｍ９がオフになる。このとき、画素Ｃに付随するＴＦＴ Ｍ４のゲート電位がＶｇＬに確定される。電荷書き込み時には、走査信号線Ｇｎ＋２に走査信号線Ｇｎ＋１より先行して非選択電位を供給することが必要である。もし、この逆に、つまり走査信号線Ｇｎ＋１に走査信号線Ｇｎ＋２より先行して非選択電位が供給すると、画素Ｃに付随するＴＦＴ Ｍ４のゲート電位がＶｇＨとなる。そうすると、蓄積されていた電荷がその後に漏洩してしまい、電荷の検出時に正確な値を検出できなくなる。
【００３０】
Ｔ６のタイミングにおいては、図８に示すように、走査信号線Ｇｎ＋１とＧｎ＋２がともに非選択電位となる。したがって、画素Ｄに付随するＴＦＴ Ｍ６がオフになる。Ｔ６のタイミングにおいて各画素に蓄積されている電荷量は、画素Ｃ、Ｄに Ｃｓ（Ｖｄ−ＶｇＬ）、画素Ｆに Ｃｓ（Ｖｄ−ＶｇＨ）である。
Ｔ６の後に、走査信号線Ｇｎ＋２に選択電位が供給されるために、画素Ｆの電荷量は、図１１に示すように、従前のＣｓ（Ｖｄ−ＶｇＨ）からＣｓ（Ｖｄ−ＶｇＬ）に上書きされる。
以上が画素Ｃ、ＤおよびＦに関する電荷の書き込み、蓄積処理を示している。なお、ここでは画素Ｃ、ＤおよびＦについて説明したが、実際には、ＴＦＴアレイ２に存在する全ての画素について同様の手順による電荷の書き込みが実行されることは言うまでもない。
【００３１】
以上のように電荷を書き込んでから所定の時間だけ蓄積した後に、電荷の読み出し処理に移行する。ここでも、画素Ｃ、ＤおよびＦを対象として説明する。
Ｔ７のタイミングにおいて走査信号線ＧｎおよびＧｎ＋１に選択電位が供給され、また、Ｔ８のタイミングにおいて走査信号線Ｇｎに非選択電位が供給されるので、この間に画素Ｄの電荷は読み出される。したがって、Ｔ９のタイミングにおいて画素Ｄに蓄積されている電荷量は、図１２に示すように、Ｃｓ（ＧＮＤ−ＶｇＬ）となる。一方、画素Ｃ、Ｆについては、それが正常な画素であれば、Ｔ９のタイミングにおいてもＴ６のタイミングと蓄積されている電荷量はほぼ同じである。したがって、Ｔ９で蓄積される電荷量は、画素Ｄにおける電荷量と、画素Ｃおよび画素Ｆの電荷量の和である、Ｃｓ（ＧＮＤ−ＶｇＬ）＋Ｃｓ（Ｖｄ−ＶｇＬ）×２となる。
【００３２】
次に、Ｔ１０のタイミングでは、走査信号線Ｇｎ＋１およびＧｎ＋２に選択電位が供給されているから、画素Ｃ、ＤおよびＦの各々に付随するＴＦＴ Ｍ４，Ｍ５，Ｍ６およびＭ９が再びオンになり、この間に各画素に蓄積される電荷量は、図１３に示すように画素Ｃ、ＤにＣｓ（ＧＮＤ−ＶｇＬ）、画素ＦにＣｓ(ＧＮＤ−ＶｇＨ)となる。
このとき検出される電荷量は、（Ｔ９での電荷量−Ｔ１０での電荷量）＋Ｃｘ（ＶｇＨ−ＶｇＬ）×２ となる。なお、Ｃｘは走査信号線と表示信号線との交差部１つあたりの電気容量とする。
ここで、（Ｔ９での電荷量−Ｔ１０での電荷量）は、下記式により求められる。
0003747409.tif 000002
したがって、Ｔ１０のタイミングで検出される電荷量Ｑ10は、
Ｑ10＝２ＣｓＶｄ＋Ｃｓ（ＶｇＨ−ＶｇＬ）＋２Ｃｘ（ＶｇＨ−ＶｇＬ）
となる。
【００３３】
図８のＴ１１のタイミングでは、走査信号線Ｇｎ＋１を非選択電位に落とす。そうすると、図１４に示すように、画素Ｃおよび画素Ｄに蓄積される電荷量は、Ｃｓ（ＧＮＤ−ＶｇＬ）で変わらないが、画素Ｆに蓄積される電荷量は、Ｃｓ（ＧＮＤ−ＶｇＨ）からＣｓ（ＧＮＤ−ＶｇＬ）に変動する。また、走査信号線Ｇｎ＋１と表示信号線Ｄｍとの交差部に蓄えられている電荷量が、Ｃｘ（ＶｇＨ−ＶｇＬ）だけ変動する。したがって、Ｔ１１で検出される電荷量Ｑ11は、以下のとおりである。
0003747409.tif 000003
【００３４】
本実施の形態において、Ｔ１１のタイミングにおいて、電荷の書き込み時と違い、走査信号線Ｇｎ＋１を走査信号線Ｇｎ＋２よりも先に非選択電位に落とすことが重要である。つまり、電荷の書き込み時は、走査信号線Ｇｎ＋１および走査信号線Ｇｎ＋２を選択電位とした後、まずＧｎ＋２を非選択電位とし、次いで走査信号線Ｇｎ＋１を非選択電位としていた。ところが、電荷の読み出し時において、電荷の書き込み時と同様の順序で走査信号線Ｇｎ＋１および走査信号線Ｇｎ＋２を選択電位とした後、まず走査信号線Ｇｎ＋２を非選択電位とし、次いで走査信号線Ｇｎ＋１を非選択電位とすると、電荷の読み出しを行うことができない。
【００３５】
次に、図８のＴ１２のタイミングにおいて、走査信号線Ｇｎ＋２を非選択電位に落とす。そうすると、走査信号線Ｇｎ＋２と表示信号線Ｄｍとの交差部に蓄えられている電荷量が、Ｃｘ（ＶｇＨ−ＶｇＬ）だけ変動する。したがって、Ｔ１２のタイミングで検出される電荷量Ｑ12は、以下のとおりである。
0003747409.tif 000004
結果として、Ｔ１０〜１２の間に、画素Ｃ、Ｆの電荷量の和である２ＣｓＶｄが検出されることになる。なお、ＣｓＶｄは、画素Ｃ、Ｆが正常な場合の値であって、検出される電荷量がＣｓＶｄでないときは、画素Ｃ、Ｄ、Ｆのいずれかに欠陥があることを示唆している。
【００３６】
なお、以上の結果は、次の考え方によっても導出される。
Ｔ１０〜１２の間に検出される電荷量 Ｑｃｆは（Ｔ９で画素に蓄積されている電荷量）−（Ｔ１２で画素に蓄積されている電荷量）である。したがって、
0003747409.tif 000005
となる。
【００３７】
以上説明したように、図３のような画素構造のアレイ基板１の検査においても、走査信号を図８に示したようなタイミングで検査対象のＴＦＴアレイ２に与えることで、アレイ全体に配列された画素から、それぞれに蓄えられた電荷量を毎回２画素ずつ同時に読み出すことができる。
【００３８】
次に、以上説明した方法で、電荷量が正常でないと判断、つまりＱ12として２ＣｓＶｄと異なる値が検出された場合に、どの画素が欠陥画素であるかを特定する手法について説明する。
走査信号線Ｇｎ＋１、Ｇｎ＋２に選択電位を与えたときの測定に際して、画素Ｃ、Ｄ、Ｆがその動作に関与してくる。
それらが全て正常な画素であれば画素Ｃ、Ｆの２画素分の電荷量が読み出されるが、これらの３画素のいずれかが正常でない場合は、読み出される電荷量が何であるか不明確であるため、欠陥画素を特定するための工夫が必要となる。
【００３９】
欠陥画素を含む画素群から欠陥画素を特定する方法の例を、次に図１５に基づいて説明する。
第１の実施の形態において、走査信号線Ｇｎ＋１、Ｇｎ＋２に選択電位を与えたときの測定に際して、読み出された電荷量が正常でない（２ＣｓＶｄでない）と判断された場合には、画素Ｃ、ＤおよびＦのいずれかに欠陥がある。そこで、まず、走査信号線Ｇｎ＋２に選択電位を与えて画素Ｆに電荷を蓄積し、所定時間後にその電荷を検出する（図１５ Ｓ１０１）。検出された電荷がＣｓＶｄに一致しなければ（図１５ Ｓ１０３）、画素Ｆに欠陥があるものと判断する（図１５ Ｓ１１１）。検出された電荷がＣｓＶｄに一致すれば（図１５ Ｓ１０３）、画素Ｆは正常と判断する。次いで、走査信号線Ｇｎ＋１に選択電位を供給して画素Ｄに電荷を蓄積するとともに、所定時間後に蓄積された電荷を検出する（図１５ Ｓ１０５）。検出された電荷がＣｓＶｄに一致しなければ（図１５ Ｓ１０７）、画素Ｄに欠陥があるものと判断する（図１５ Ｓ１１３）。検出された電荷がＣｓＶｄに一致すれば（図１５ Ｓ１０７）、画素Ｄを正常と判断する。そうすると、残る画素Ｃに欠陥があるものと判断する（図１５ Ｓ１０９）。画素ＦやＤに欠陥があると判断される場合も、画素Ｃが正常であるとは限らないので、読み出される電荷量などから判断する必要がある（図１５ Ｓ１１５）。
【００４０】
（第２の実施の形態）
第１の実施の形態では、ＴＦＴアレイ２全体の高速な検査に適したインターリーブ・タイミングによる検査に対応した、図３に示す画素構造を持つアレイ基板１に対する新しい走査信号タイミングの動作を説明した。本発明は、ＴＦＴアレイ２全体の検査のみならず、ＴＦＴアレイ２内の特定の画素群の選択的な検査に対応することも可能である。そこで第２の実施の形態では、この特定の画素群の選択的な検査を実施する例について説明する。
図１６は、図３に示すＴＦＴアレイ２のなかで、画素Ｃ、ＤおよびＦを対象として電荷の書き込みおよび電荷の読み出しを行う場合の、データ信号、走査信号の供給タイミングを示している。なお、電荷の書き込みおよび読み出しは、第１の実施の形態と同様に、コントローラ１５の指示により表示信号線駆動感知回路１１および走査信号線駆動回路１２が実行する。
【００４１】
はじめに、Ｔ２１のタイミングにおいて、表示信号線Ｄｍが選択電位になっているとともに、走査信号線Ｇｎ＋１とＧｎ＋２が同時に選択電位となっている。したがって、画素Ｃに付随するＴＦＴ Ｍ４およびＭ５がオンになる。また、画素Ｄに付随するＴＦＴ Ｍ６がオンになる。さらに、画素Ｆに付随するＴＦＴ Ｍ９がオンになる。そうすると、表示信号線Ｄｍに選択電位が供給されているために、画素Ｃ、ＤにはＣｓ（Ｖｄ−ＶｇＬ）、画素Ｆに Ｃｓ（Ｖｄ−ＶｇＨ）の電荷量が蓄積される。ここで、Ｃｓ、Ｖｄ、ＶｇＨ、ＶｇＬは第１の実施の形態と同様に定義され、また各画素Ａ…の電気容量のうちＣｓ以外の寄生容量がＣｓに比べて十分に小さいという前提も第１の実施の形態と同様とする。
【００４２】
次に、Ｔ２２のタイミングにおいては、図１６に示すように、走査信号線Ｇｎ＋２が非選択電位となるために、画素Ｃに付随するＴＦＴ Ｍ４および画素Ｆに付随するＴＦＴ Ｍ９がオフになる。このとき画素Ｃに付随するＴＦＴ Ｍ４のゲート電位がＶｇＬに確定する。電荷書込み時には、走査信号線Ｇｎ＋２を走査信号線Ｇｎ＋１に先行して非選択電位にすることが必要である。
【００４３】
次に、Ｔ２３のタイミングにおいては、図１６に示すように、走査信号線Ｇｎ＋１とＧｎ＋２がともに非選択電位となる。したがって、画素Ｃに付随するＴＦＴ Ｍ６がオフになる。Ｔ２３のタイミングにおいて各画素に蓄積されている電荷量は、画素Ｃ、ＤにＣｓ（Ｖｄ−ＶｇＬ）、画素ＦにＣｓ（Ｖｄ−ＶｇＨ）である。
しかし、このときの画素Ｆの電位に注目すると、Ｖｄ−（ＶｇＨ−ＶｇＬ）程度になっており、この電位はそのときの走査信号線Ｇｎ＋２の電位ＶｇＬよりも十分に低いため、画素Ｆに付随するＴＦＴ Ｍ９には電流が流れ、画素Ｆの電荷量は漏れ出してしまう。
そして、画素電位はＶｇＬ−Ｖｔｈ程度に収束する。
これは、画素の保持する電荷量としては、Ｃｓ（（ＶｇＬ−Ｖｔｈ）−ＶｇＬ）＝−ＣｓＶｔｈとなることを示している。ここで、ＶｔｈはＴＦＴのしきい電位である。
【００４４】
以上の電荷を所定の時間保持した後に、Ｔ２４以降の電荷読み出し処理に移行する。ここでも、画素Ｃ、ＤおよびＦを対象として説明する。
Ｔ２４のタイミングにおいて、走査信号線Ｇｎ＋１およびＧｎ＋２が選択電位となり、画素Ｃ、Ｄ、Ｆに付随するＴＦＴ Ｍ４〜６，９が再びオンになる。
この間、各画素に蓄積される電荷量は、画素Ｃ、ＤがＣｓ（ＧＮＤ−ＶｇＬ）、画素ＦがＣｓ（ＧＮＤ−ＶｇＨ）となる。
このとき検出される電荷量はＱ24は、（Ｔ２４直前の電荷量−Ｔ２４での電荷量）＋Ｃｘ（ＶｇＨ−ＶｇＬ）×２となる。ここで、Ｃｘは走査信号線と表示信号線との交差部１つあたりの電荷容量である。結局、Ｑ24は、以下のとおりとなる。
0003747409.tif 000006
【００４５】
図１６のＴ２５のタイミングでは、走査信号線Ｇｎ＋１を非選択電位に落とす。そうすると、画素Ｃおよび画素Ｄに蓄積される電荷量は変わらないが、画素Ｆに蓄積される電荷量は、Ｃｓ（ＧＮＤ−ＶｇＨ）からＣｓ（ＧＮＤ−ＶｇＬ）に変動する。また、走査信号線Ｇｎ＋１と表示信号線Ｄｍとの交差部における電荷量が、Ｃｘ（ＶｇＨ−ＶｇＬ）だけ変動する。したがって、Ｔ２５で検出される電荷量Ｑ25は、以下のとおりである。
0003747409.tif 000007
【００４６】
次に、Ｔ２６のタイミングにおいて、走査信号線Ｇｎ＋２を非選択電位に落とす。そうすると、走査信号線Ｇｎ＋２と表示信号線Ｄｍとの交差部における電荷量が、Ｃｘ（ＶｇＨ−ＶｇＬ）だけ変動する。したがって、Ｔ２６のタイミングで検出される電荷量Ｑ26は、以下のとおりである。
0003747409.tif 000008
結果として、Ｔ２４〜２６の間に、２ＣｓＶｄ＋Ｃｓ（ＶｇＬ−Ｖｔｈ）の電荷量が検出されることになる。
【００４７】
以上の結果は、次の考え方によっても導出される。
Ｔ２４〜２６の間に検出される電荷量 Ｑｃｄ* は（Ｔ２４直前に画素に蓄積されている電荷量）−（Ｔ２６で画素に蓄積されている電荷量）である。したがって、
0003747409.tif 000009
となる。
【００４８】
さて、以上のようにして読み出された電荷量は、画素Ｃ、Ｄに蓄えられた電荷量の和よりも小さい値になっている。
本実施の形態では、この電荷測定のベースラインをＶｄ＝０とすることで、正しく画素Ｃ、Ｄの２画素分の電荷量を測定することが可能となる。すなわち、（電荷書き込み時の表示信号線電位Ｖｄのときの検出電荷量）−（電荷書き込み時の表示信号線電位０Ｖのときの検出電荷量）を測定値とすることで、画素Ｃ、Ｄの２画素の電荷量の和を測定することができる。
【００４９】
（第３の実施の形態）
第２の実施の形態では、特定の画素群の選択的な検査に対応する走査信号タイミングの動作の一例を説明した。この第３の実施の形態では、特定の画素群の選択的な検査に対応する走査信号タイミングの他の例を説明する。
図１７は、図３に示すＴＦＴアレイ２のなかで、画素Ｃ、ＤおよびＦを対象として電荷の書き込みおよび電荷の読み出しを行う場合の、データ信号、走査信号の供給タイミングを示している。なお、電荷の書き込みおよび読み出しは、第１の実施の形態と同様に、コントローラ１５の指示により表示信号線駆動感知回路１１および走査信号線駆動回路１２が実行する。
図１７において、Ｔ３１〜Ｔ３３までの動作、処理は、第２の実施の形態Ｔ２１〜Ｔ２３と同様である。そこで、ここではＴ３４以降の処理について説明する。
【００５０】
第２の実施の形態で述べたように、画素Ｆの電荷量が漏れ出してしまう。そこで、第３の実施の形態では、図１７に示すように、Ｔ３３の後、Ｔ３４のタイミングで走査信号線Ｇｎ＋２に再度選択電位を与える。そうすると、画素Ｆに付随するＴＦＴ Ｍ９が再びオンになる。このとき、画素Ｆには、画素Ｃ、Ｄに蓄えられている電荷量Ｃｓ（Ｖｄ−ＶｇＬ）と同じ電荷量が蓄えられる。
【００５１】
以上の電荷を所定の時間保持した後に、図１７に示すように、Ｔ３６以降の電荷読み出し処理に移行する。
Ｔ３６のタイミングにおいて、図１７に示すように、走査信号線Ｇｎ＋１およびＧｎ＋２が選択電位となり、画素Ｃ、Ｄ、Ｆに付随するＴＦＴ Ｍ４〜６，９が再びオンになる。この間、各画素に蓄積される電荷量は、画素Ｃ、ＤにＣｓ（ＧＮＤ−ＶｇＬ）、画素ＦにＣｓ（ＧＮＤ−ＶｇＨ）である。
このとき検出される電荷量Ｑ36は、（Ｔ５での電荷量−Ｔ６での電荷量）＋Ｃｘ（ＶｇＨ−ＶｇＬ）×２となる。ここに Ｃｘは走査信号線と表示信号線との交差部１つあたりの電気容量である。結局、Ｑ36は、以下のとおりとなる。
0003747409.tif 000010
【００５２】
図１７に示すように、Ｔ３７のタイミングで走査信号線Ｇｎ＋１を非選択電位に落とす。そうすると、画素Ｃおよび画素Ｄに蓄積される電荷量は変わらないが、画素Ｆに蓄積される電荷量は、Ｃｓ（ＧＮＤ−ＶｇＨ）からＣｓ（ＧＮＤ−ＶｇＬ）に変動する。また、走査信号線Ｇｎ＋１と表示信号線Ｄｍとの交差部に蓄えられている電荷量が、Ｃｘ（ＶｇＨ−ＶｇＬ）だけ変動する。したがって、Ｔ３７で検出される電荷量Ｑ37は、以下のとおりとなる。
0003747409.tif 000011
【００５３】
次に、図１７に示すように、Ｔ３８のタイミングでは、走査信号線Ｇｎ＋２を非選択電位に落とす。そうすると、走査信号線Ｇｎ＋２と表示信号線Ｄｍとの交差部に蓄えられている電荷量が、Ｃｘ（ＶｇＨ−ＶｇＬ）だけ変動する。したがって、Ｔ３８のタイミングで検出される電荷量Ｑ38は、以下のとおりである。
0003747409.tif 000012
結果として、Ｔ３６〜Ｔ３８の間に、電荷量３ＣｓＶｄ が検出されることになる。この電荷量は、画素Ｃ、ＤおよびＦの３画素分の値である。
【００５４】
以上の結果は、次の考え方によっても導出される。
Ｔ３６〜３８の間に画素Ｃ、ＤおよびＦについて検出される電荷量Ｑｃｄｆは、（Ｔ５で画素に蓄積されている電荷量）−（Ｔ８で画素に蓄積されている電荷量）である。したがって、
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となる。
なお、以上では画素Ｃ、ＤおよびＦの３画素分について電荷量を検出したが、表示信号線Ｄｍの電位を、Ｔ３４の前に非選択電位０Ｖ（ＧＮＤ）に落としておくことで、Ｔ３６〜３８の間に検出される電荷量を、画素Ｃ、Ｄの和である２ＣｓＶｄとすることもできる。
【００５５】
（第４の実施の形態）
第１〜第３の実施の形態では、図３に示す画素構造、つまり２つの画素に１つの共通する表示信号線Ｄｍから表示信号を供給するＴＦＴアレイ２の検査について説明した。
第４の実施の形態では、図１８に示す画素構造、つまり３つの画素に１つの共通する表示信号線Ｄｍから表示信号を供給するＴＦＴアレイの検査について、アレイ全体の高速な検査に適した従来のインターリーブ・タイミングによる検査に対応した、新規な走査信号タイミングの動作を時間順に説明する。
【００５６】
ＴＦＴアレイの検査についての説明に入る前に、図１８に示した画素構造を有するＴＦＴアレイ４０について説明する。なお、図１８はＴＦＴアレイ４０の一部についてのみ記載しており、実際のＴＦＴアレイ４０には図１８に示す構造の回路が連続的に形成されている。
図１８に示すように、ＴＦＴアレイ４０においては、表示信号線Ｄｍを画素Ａ（画素Ｄ、…）、画素Ｂ（画素Ｅ、…）および画素Ｃ（画素Ｆ、…）の３つの画素が共有している。そして、画素電極Ａには、走査信号線Ｇｎ＋１および走査信号線Ｇｎ＋３の両者が選択電位となったときに、表示信号線Ｄｍのデータ電位が書き込まれる。また、画素電極Ｂには、走査信号線Ｇｎ＋１および走査信号線Ｇｎ＋２が選択電位となったときに、表示信号線Ｄｍのデータ電位が書き込まれる。また、画素電極Ｃには、走査信号線Ｇｎ＋１が選択電位となったときに、表示信号線Ｄｍのデータ電位が書き込まれる。
【００５７】
以上のような動作を行うために、ＴＦＴアレイ４０ではスイッチング素子としての第１のＴＦＴ Ｍ２１〜第５のＴＦＴ Ｍ２５の配置を以下に説明するように設定している。
すなわち、図１８に示すように、第１のＴＦＴ Ｍ２１は、その一方のソース／ドレイン電極が画素電極Ａに、また他方のソース／ドレイン電極が表示信号線Ｄｍに接続される。また、第１のＴＦＴ Ｍ２１のゲート電極は第２のＴＦＴ Ｍ２２のソース／ドレイン電極に接続されている。
第２のＴＦＴ Ｍ２２は、その一方のソース／ドレイン電極が走査信号線Ｇｎ＋３に、またその他方のソース／ドレイン電極が第１のＴＦＴ Ｍ２１のゲート電極に接続されている。したがって、第１のＴＦＴ Ｍ２１のゲート電極は第２のＴＦＴ Ｍ２２を介して走査信号線Ｇｎ＋３に接続されることになる。また、第２のＴＦＴ Ｍ２２のゲート電極は走査信号線Ｇｎ＋１に接続される。したがって、２本の走査信号線Ｇｎ＋１とＧｎ＋３が同時に選択電位になっている期間にのみ、第１のＴＦＴ Ｍ２１がＯＮになり表示信号線Ｄｍの電位が画素電極Ａに書き込まれる。
第３のＴＦＴ Ｍ２３は、その一方のソース／ドレイン電極が表示信号線Ｄｍに、他方のソース／ドレイン電極が画素電極Ｃに接続されている。また、第３のＴＦＴ Ｍ２３のゲート電極は走査信号線Ｇｎ＋１に接続されている。
第４のＴＦＴ Ｍ２４は、その一方のソース／ドレイン電極が表示信号線Ｄｍに、他方のソース／ドレイン電極が画素電極Ｂに接続されている。また、第４のＴＦＴ Ｍ２４のゲート電極は第５のＴＦＴ Ｍ２５のソース／ドレイン電極に接続されている。
また、第５のＴＦＴ Ｍ２５は、その一方のソース／ドレイン電極が走査信号線Ｇｎ＋２に、また他方のソース／ドレイン電極が第４のＴＦＴ Ｍ２４のゲート電極に接続されている。したがって、第４のＴＦＴ Ｍ２４のゲート電極は第５のＴＦＴ Ｍ２５を介して走査信号線Ｇｎ＋２に接続されることになる。また、第５のＴＦＴ Ｍ２５のゲート電極は走査信号線Ｇｎ＋１に接続される。したがって、２本の走査信号線Ｇｎ＋１とＧｎ＋２が同時に選択電位になっている期間にのみ、第４のＴＦＴ Ｍ２４がＯＮになり表示信号線Ｄｍの電位が画素電極Ｂに供給される。
以上では、画素Ａ、ＢおよびＣについて第１〜第５のＴＦＴ Ｍ２１〜Ｍ２５について説明したが、画素Ｄ、ＥおよびＦについても同様に第１〜第５のＴＦＴＭ３１〜Ｍ３５が、また、画素ａ、ｂおよびｃについても同様に第１〜第５のＴＦＴ Ｍ４１〜Ｍ４５が接続されている。
【００５８】
以上のＴＦＴアレイ４０について検査を行う場合、まず、電荷の書き込みを行い、所定時間経過後に電荷の読み出しを行う。図１９は、電荷の書き込みを行う際の走査信号線の選択・非選択のタイミングを示している。
図１９において、Ｔ４１〜Ｔ４４の期間に、画素Ａ、ＢおよびＣに検査用の電荷を書き込む。また、Ｔ４５〜Ｔ４８の期間に画素Ｄ、ＥおよびＦに検査用の電荷を書きこむ。以下、この書き込みの処理の具体的な内容を説明する。
はじめに、画素Ａ、ＢおよびＣへの電荷の書き込み処理を説明する。
Ｔ４１においては、走査信号線Ｇｎ＋１、Ｇｎ＋２およびＧｎ＋３が選択電位となっている。
したがって、画素Ａに付随する第１のＴＦＴ Ｍ２１および第２のＴＦＴ Ｍ２２、画素Ｂに付随する第４のＴＦＴ Ｍ２４および第５のＴＦＴ  Ｍ２５、画素Ｃに付随する第３のＴＦＴ Ｍ２３がオンになる。したがって、図２１に示すように、画素Ａ、ＢおよびＣには、各々、Ｃｓ（Ｖｄ−ＶｇＬ）の電荷が蓄積される。
また、画素Ｅに付随する第４のＴＦＴ Ｍ３４および第５のＴＦＴ Ｍ３５、画素Ｆに付随する第３のＴＦＴ Ｍ３３、画素ｃに付随する第３のＴＦＴ Ｍ４３がオンになる。したがって、図２１に示すように、画素Ｅ、Ｆおよびｃには、各々、Ｃｓ（Ｖｄ−ＶｇＨ）の電荷が蓄積される。なお、Ｖｄ、ＶｇＨおよびＶｇＬは、第１の実施の形態と同様に定義される。
【００５９】
次に、図１９および図２２に示すように、Ｔ４２では走査信号線Ｇｎ＋３を非選択電位に落とす。そうすると、画素Ａに付随する第１のＴＦＴ Ｍ２１がオフになり、そのゲート電位はＶｇＬに確定される。各画素に蓄積される電荷量は、図２２に示すとおり、Ｔ４１の状態を維持する。
図１９および図２３に示すように、Ｔ４３では走査信号線Ｇｎ＋２も非選択電位に落とす。そうすると、画素Ｂに付随する第４のＴＦＴ Ｍ２４がオフになり、そのゲート電位はＶｇＬに確定する。各画素に蓄積される電荷量は、図２３に示すとおり、Ｔ４１の状態を維持する。
さらに、図１９および図２４に示すように、Ｔ４４では走査信号線Ｇｎも非選択電位に落とす。そうすると、画素Ｃに付随する第３のＴＦＴ Ｍ２３がオフになり、そのゲート電位はＶｇＬに確定する。各画素に蓄積される電荷量は、図２４に示すとおり、Ｔ４１の状態を維持する。
【００６０】
以上の一連の処理により画素Ａ、ＢおよびＣに検査用の電荷が書き込まれた。次に画素Ｄ、ＥおよびＦに対する電荷の書き込み処理について説明する。
図１９および図２５に示すように、Ｔ４５のタイミングでは、走査信号線Ｇｎ＋２、Ｇｎ＋３およびＧｎ＋４が選択電位となる。
走査信号線Ｇｎ＋２、Ｇｎ＋３およびＧｎ＋４が選択電位となるので、画素Ｄに付随する第１のＴＦＴ Ｍ３１および第２のＴＦＴ Ｍ３２、画素Ｅに付随する第４のＴＦＴ Ｍ３４および第５のＴＦＴ Ｍ３５、画素Ｆに付随する第３のＴＦＴ Ｍ３３がオンになる。したがって、図２５に示すように、画素Ｄ、ＥおよびＦには、各々、Ｃｓ（Ｖｄ−ＶｇＬ）の電荷が蓄積される。また、画素ｂ、ｃおよびｆには、各々、Ｃｓ（Ｖｄ−ＶｇＨ）の電荷が蓄積される。
【００６１】
図１９および図２６に示すように、Ｔ４６のタイミングでは走査信号線Ｇｎ＋４を非選択電位に落とす。そうすると、画素Ｄに付随する第１のＴＦＴ Ｍ３１がオフになり、そのゲート電位はＶｇＬに確定される。各画素に蓄積される電荷量は、図２６に示すとおり、Ｔ４５の状態を維持する。
図１９および図２７に示すように、Ｔ４７では走査信号線Ｇｎ＋３も非選択電位に落とす。そうすると、画素Ｅに付随する第４のＴＦＴ Ｍ３４がオフになり、そのゲート電位はＶｇＬに確定する。各画素に蓄積される電荷量は、図２７に示すとおり、Ｔ４５の状態を維持する。
さらに、図１９および図２８に示すように、Ｔ４８では走査信号線Ｇｎ＋２も非選択電位に落とす。そうすると、画素Ｆに付随する第３のＴＦＴ Ｍ３３がオフになり、そのゲート電位はＶｇＬに確定する。各画素に蓄積される電荷量は、図２８に示すとおり、Ｔ４５の状態を維持する。
以上の一連の処理により、画素Ｄ、ＥおよびＦにＣｓ（Ｖｄ−ＶｇＬ）の電荷が蓄積される。結局、Ｔ４８の時点では、図２８に示すように、画素Ａ〜Ｆの各々にＣｓ（Ｖｄ−ＶｇＬ）の電荷が蓄積されることになる。
【００６２】
次に、画素からの電荷読み出し時の動作を、図２０に示すタイミング・チャートおよび図２９に基づいて説明する。
図２０のＴ５１、つまり走査信号線Ｇｎ＋１、Ｇｎ＋２およびＧｎ＋３に選択電位を与えた際に、選択される画素は、図２９において実線で囲まれる画素Ａ、Ｂ、Ｃ、Ｅ、Ｆおよびｃである。ところが、画素Ｂ、ＣおよびＦについては、図２９において点線で示される前段または一点鎖線で示される前々段の選択時に、電荷が読み出されている。したがって、Ｔ５１の際に読み出される電荷量は、画素Ａ、Ｅおよびｃの３画素分である。
このとき、Ｔ５１〜Ｔ５４の間に検出される電荷量ＱＡＥｃは、第１の実施の形態でも示したように、（Ｔ５１直前に画素（Ａ、Ｂ、Ｃ、Ｅ、Ｆ、ｃ）に蓄積されている電荷量）−（Ｔ５４で画素（Ａ、Ｂ、Ｃ、Ｅ、Ｆ、ｃ）に蓄積されている電荷量）である。
したがって、
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となる。
以上説明したように、図１８に示す画素構造のアレイの検査においても、走査信号を図１９、図２０に示したようなタイミングで検査対象のアレイに与えることで、アレイ全体に配列された画素から、それぞれに蓄えられた電荷量を毎回３画素ずつ同時に読み出してゆくことで、高速で正しい検査が実現できる。
【００６３】
【発明の効果】
以上説明したように、本発明によれば、多重画素構造のアレイ基板の検査を適切に、さらには迅速に行うことができる。
【図面の簡単な説明】
【図１】  第１の実施の形態にかかるアレイ検査方法が適用されるアレイ基板およびアレイ検査装置の主要構成を示す図である。
【図２】  第１の実施の形態に用いるアレイテスタの構成を示す図である。
【図３】  第１の実施の形態における表示素子の回路構成を示す図である。
【図４】  第１の実施の形態における表示素子の動作を説明するための図である。
【図５】  第１の実施の形態における表示素子の動作を説明するための図であって、図４の次の状態を示す図である。
【図６】  第１の実施の形態における表示素子の動作を説明するための図であって、図５の次の状態を示す図である。
【図７】  第１の実施の形態における表示素子の動作を説明するための図であって、図６の次の状態を示す図である。
【図８】  第１の実施の形態における、表示信号線、走査信号線への選択・非選択電位の供給タイミングを示す図である。
【図９】  図８のＴ４のタイミングにおける電荷の書き込み状況を示す図である。
【図１０】  図８のＴ５のタイミングにおける電荷の書き込み状況を示す図である。
【図１１】  図８のＴ６後のタイミングにおける電荷の書き込み状況を示す図である。
【図１２】  図８のＴ９のタイミングにおける電荷の書き込み状況を示す図である。
【図１３】  図８のＴ１０のタイミングにおける電荷の書き込み状況を示す図である。
【図１４】  図８のＴ１１のタイミングにおける電荷の書き込み状況を示す図である。
【図１５】  第１の実施の形態において、欠陥画素を含む画素群から欠陥画素を特定する手順を示すフローチャートである。
【図１６】  第２の実施の形態における、表示信号線、走査信号線への選択・非選択電位の供給タイミングを示す図である。
【図１７】  第３の実施の形態における、表示信号線、走査信号線への選択・非選択電位の供給タイミングを示す図である。
【図１８】  第４の実施の形態における表示素子の回路構成を示す図である。
【図１９】  第４の実施の形態において、電荷の書き込みを行なう際の走査信号線の選択・非選択のタイミングを示している。
【図２０】  第４の実施の形態において、電荷の読み出しを行う際の走査信号線の選択・非選択のタイミングを示している。
【図２１】  図１９のＴ４１のタイミングにおける電荷の書き込み状況を示す図である。
【図２２】  図１９のＴ４２のタイミングにおける電荷の書き込み状況を示す図である。
【図２３】  図１９のＴ４３のタイミングにおける電荷の書き込み状況を示す図である。
【図２４】  図１９のＴ４４のタイミングにおける電荷の書き込み状況を示す図である。
【図２５】  図１９のＴ４５のタイミングにおける電荷の書き込み状況を示す図である。
【図２６】  図１９のＴ４６のタイミングにおける電荷の書き込み状況を示す図である。
【図２７】  図１９のＴ４７のタイミングにおける電荷の書き込み状況を示す図である。
【図２８】  図１９のＴ４８のタイミングにおける電荷の書き込み状況を示す図である。
【図２９】  第４の実施の形態において、電荷が読み出される画素を示す図である。
【符号の説明】
１…アレイ基板、２，４０…ＴＦＴアレイ、３…表示信号線、４…走査信号線、５…表示信号線パッド、６…走査信号線パッド、１０…アレイ検査装置、１１…表示信号線駆動感知回路、１２…走査信号線駆動回路、１３…テスト・プローブ、１４…テスト・プローブ、１５…コントローラ、Ｄｍ、Ｄｍ＋１…表示信号線、Ｇｎ，Ｇｎ＋１，Ｇｎ＋２，Ｇｎ＋３，Ｇｎ＋４…走査信号線、Ａ，Ｂ，Ｃ，Ｄ，Ｅ，Ｆ，Ｇ，ａ，ｂ，ｃ…画素、Ｍ１，Ｍ２，Ｍ３…ＴＦＴ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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