(57)【特許請求の範囲】
【請求項１】
電源電圧から内部電圧を生成する内部電圧供給回路と、前記内部電圧により動作する内部回路とを備えた半導体装置であって、
前記内部回路から出力される動作信号をゲートに受けるスイッチトランジスタと、
前記スイッチトランジスタのドレインと接続され、前記内部回路が動作時に消費する電流量と同一の電流量を消費する負荷回路とを備え、
前記スイッチトランジスタは、前記動作信号により、前記内部回路の動作時にはオフ状態となり、前記内部回路の非動作時にはオン状態となり、
前記負荷回路は、第１の抵抗器と、該第１の抵抗器と直列に接続された負荷調節部とを有していることを特徴とする半導体装置。
【請求項２】
前記第１の抵抗器及び前記負荷調節部が消費する電流量と、前記内部回路が動作時に消費する電流量と同一であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記負荷調節部は、互いに並列に接続された第２の抵抗器及びフューズ素子からなることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記負荷調節部は、互いに並列に接続された第２の抵抗器及びトランジスタからなることを特徴とする請求項２に記載の半導体装置。
【請求項５】
前記トランジスタと接続されたラッチ回路をさらに備えていることを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記スイッチトランジスタは、Ｎチャネル型トランジスタであることを特徴する請求項１に記載の半導体装置。
【請求項７】
前記スイッチトランジスタは、ソースが接地され、ドレインが前記負荷回路を介して前記内部電圧供給回路と接続されていることを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記スイッチトランジスタは、Ｐチャネル型トランジスタであることを特徴とする請求項１に記載の半導体装置。
【請求項９】
前記スイッチトランジスタは、ソースが前記内部電圧供給回路と接続され、ドレインが前記負荷回路を介して接地されていることを特徴とする請求項８に記載の半導体装置。
【請求項１０】
電源電圧から内部電圧を生成する内部電圧供給回路と、前記内部電圧により動作する内部回路とを備えた半導体装置であって、
前記内部回路から出力される動作信号をゲートに受けるスイッチトランジスタと、
前記スイッチトランジスタのドレインと接続され、前記内部回路が動作時に消費する電流量と同一の電流量を消費する負荷回路とを備え、
前記スイッチトランジスタは、前記動作信号によって、前記内部回路の動作時にはオフ状態となり、前記内部回路の非動作時にはオン状態となり、
前記負荷回路は、第１の抵抗器と、互いに並列に接続された第２の抵抗器及びフューズ素子とにより、消費する電流量を変化させる負荷調節部を有し、
前記フューズ素子が切断されていない場合には、前記第１の抵抗器が消費する電流量は、前記内部回路が動作時に消費する電流量よりも大きく、
前記フューズ素子が切断されている場合には、前記負荷回路が消費する電流量は、前記内部回路が動作時に消費する電流量と同一であることを特徴とする半導体装置。
【請求項１１】
請求項１〜１０のうちのいずれか１項に記載の半導体装置を搭載していることを特徴とするＩＣカード。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びそれを備えたＩＣカードに関し、特に、記憶回路と、該記憶回路に所定の電圧を供給する電圧供給回路を備えた半導体装置及びそれを搭載したＩＣカードに関する。
【０００２】
【従来の技術】
近年の半導体プロセス技術の進歩に伴って、半導体装置を構成する素子が微細化されると共に、半導体装置の動作電圧が低電圧化されている。近年のプロセスで形成されたチップ部品を従来の電子機器に用いる場合には、電子機器の電源電圧を降圧した内部電圧がチップ部品に用いられている。
【０００３】
特に、近年では、半導体記憶装置を備えたＩＣカードにおいて、外部装置から供給される電磁波をアンテナコイルにより受信して電源電圧を得る非接触のＩＣカードが開発されており、このようなＩＣカードに対しては、外部から供給される電圧の変動によらず、安定した内部電圧を不揮発性メモリに供給する必要がある。以下に、第１従来例として、電源電圧を降圧して内部電圧を生成する電圧降下回路を用いた半導体記憶装置について説明する。
【０００４】
図８は、第１従来例に係る半導体記憶装置の構成を示している。図８に示すように、電源端子に入力された電源電圧ＶDDは、降圧回路１０１により降圧され、内部電圧ＶINT としてロジック回路１０２及び不揮発性メモリ１０３に供給される。不揮発性メモリ１０３は、ロジック回路１０２から出力される不揮発性メモリ起動信号ＮＣＥが“Ｌ”レベルの場合に活性化して動作を開始する。
【０００５】
ここで、降圧回路１０１は、ゲートが差動増幅回路１１１の出力端子と接続されたＰチャネル型の出力トランジスタＱP11 を有し、電源端子から入力された電源電圧ＶDD は、出力トランジスタＱP11 により降圧され、電源電圧ＶDD よりも電位の低い内部電圧ＶINT として生成される。
【０００６】
差動増幅回路１１１の一方の入力端子には、基準電位ＶREF を発生する基準電位発生回路１１２が接続されると共に、他方の入力端子には内部電圧ＶINT と接地電圧ＶSSとの中間電位ＶMID を発生する分圧回路１１３と接続され、中間電位ＶMID と基準電位ＶREF との電位差（ＶMID −ＶREF ）に応じた出力電位ＶADJ を出力する。具体的には、中間電位ＶMID が基準電位ＶREF よりも大きい場合には出力電位ＶADJ は“Ｈ”レベル方向に遷移し、中間電位ＶMID が基準電位ＶREF よりも小さい場合には出力電位ＶADJ は“Ｌ”レベル方向に遷移する。
【０００７】
分圧回路１１３は、互いに直列に接続された２つの抵抗器Ｒ11，Ｒ12からなり、一方の端子が出力トランジスタＱP11 のドレインと接続され、他方の端子が接地されている。また、抵抗器Ｒ11，Ｒ12との接続ノードが差動増幅回路１１１の入力端子と接続されている。ここで、分圧回路１１３は、抵抗器Ｒ1，Ｒ2の抵抗値の比率に応じて内部電圧ＶINT が分圧された電位である中間電位ＶMID を出力する。
【０００８】
従って、内部電圧ＶINT が低下した場合には、中間電位ＶMID が基準電位ＶREF と比べて低下するため、差動増幅回路１１１における出力電圧ＶADJ が“Ｌ”レベル方向に移動するので、出力トランジスタＱP11 のキャリア供給量が増大して内部電圧ＶINT の電位低下が抑制される。逆に、内部電圧ＶINT が上昇した場合には、中間電位ＶMID が基準電位ＶREF と比べて上昇するため、差動増幅回路１１１における出力電圧ＶADJ が“Ｈ”レベル方向に移動するので、出力トランジスタＱP11 のキャリア供給量が減少して内部電圧ＶINT の電位上昇が抑制される。
【０００９】
このように、降圧回路１０１は、差動増幅回路１１１を用いて出力トランジスタＱP11 を制御するため、内部電圧ＶINT の電位変化を抑制し、電源電圧ＶDDから安定化された電圧として内部電圧ＶINT を生成し、内部回路である不揮発性メモリ１０３に供給する。
【００１０】
また、近年では、不揮発性メモリ１０３の動作による内部電圧ＶINT の電位低下を抑制するために、不揮発性メモリ１０３の制御信号を受けて降圧回路１０１の動作を制御する制御回路を設けた半導体記憶装置が開発されている（例えば、特許文献１参照）。以下に、第２従来例として、特許文献１に記載された半導体記憶装置について説明する。
【００１１】
図９は、第２従来例に係る半導体記憶装置の構成を示している。図９において、図８に示す部材と同等の部材には同一の符号を付すことにより説明を省略する。
【００１２】
図９に示すように、第２従来例の半導体記憶装置は、制御回路１０４が出力する制御信号をゲートにを受け、ソース及びドレインが出力トランジスタＱP11 のソース及びドレインとそれぞれ接続されたＰチャネル型の補償用トランジスタＱP12 が設けられている。
【００１３】
制御回路１０４には、ロジック回路１０２から不揮発性メモリ起動信号ＮＣＥが入力されている。ここで、不揮発性メモリ起動信号ＮＣＥが“Ｈ”レベルから“Ｌ”レベルに遷移すると、制御回路１０４は制御信号に所定の期間にわたって接地電位ＶSSを出力する。
【００１４】
第２従来例の半導体記憶装置は、不揮発性メモリ１０３の停止状態から動作状態となる際に補償用トランジスタＱP12 をオン状態とすることにより、補償用トランジスタＱP12 を通って電源電圧ＶDDから内部電圧ＶINT にキャリアが供給されるため、内部電圧ＶINT の電位低下が抑制される。
【００１５】
【特許文献１】
特開平５−２１７３８号公報
【特許文献２】
特開２００２−１５０２５０号公報
【００１６】
【発明が解決しようとする課題】
しかしながら、第１従来例の半導体記憶装置では、不揮発性メモリ１０３の動作時には、内部電圧ＶINT が急激に降下してしまうため、ロジック回路１０２及び不揮発性メモリ１０３の動作に不具合が生じるおそれがある。
【００１７】
特に、第１従来例の半導体記憶装置を非接触型のＩＣカードに用いた場合、内部電圧ＶINT が急激に降下すると不揮発性メモリ１０３の動作が停止してしまう。具体的に、非接触型のＩＣカードは、リーダライタと呼ばれる端末機との無線通信によりＩＣカード内の半導体記憶装置に電源電圧ＶDDを供給するが、電源電圧ＶDDの電圧値はＩＣカードとリーダライタとの距離によって大きく変動する。このため、非接触型のＩＣカードに搭載される半導体記憶装置の多くは、電源電圧ＶDDの変動により内部電圧ＶINT が所定の値以下になった場合に不揮発性メモリ１０３の回路動作を停止してデータを保護するように構成されているので、内部電圧ＶINT が急激に降下すると不揮発性メモリの動作が停止するという問題が生じる。
【００１８】
このような問題に対し、大容量のキャパシタを内部電圧ＶINT と接地電位ＶSSとの間に設ける場合もあるが、このようにするとキャパシタを構成するために必要な面積が大きくなるため、半導体記憶装置のレイアウト面積縮小が困難となる。
【００１９】
また、第２従来例の半導体記憶装置では、補償用トランジスタＱP12 がオン状態とされると、電源電圧ＶDDと内部電圧ＶINT とが直結されるため、不揮発性メモリ１０３に過電圧が印加されるおそれがあるので、半導体記憶装置の信頼性の点から実用的ではない。
【００２０】
このように、第１従来例及び第２従来例の半導体記憶装置はいずれも、不揮発性メモリが停止状態から動作状態となる際に、内部電圧の急激な低下を抑制することが困難であるという問題を有している。
【００２１】
本発明は、前記従来の問題を解決し、所定の電圧が内部回路に供給される半導体装置において、内部回路が停止状態から動作状態に変化した場合にも、安定した電圧を供給できるようにすることを目的とする。
【００２２】
【課題を解決するための手段】
前記の目的を達成するため、本発明は、内部回路が消費する消費電流量と同一の電流量を消費する負荷回路を備え、内部回路と負荷回路とを交互に動作する構成とする。
【００２３】
具体的に、本発明に係る半導体装置は、電源電圧から内部電圧を生成する内部電圧供給回路と、内部電圧により動作する内部回路とを備えた半導体装置であって、内部回路から出力される動作信号をゲートに受けるスイッチトランジスタと、スイッチトランジスタのドレインと接続され、内部回路が動作時に消費する電流量と同一の電流量を消費する負荷回路とを備え、スイッチトランジスタは、動作信号により、内部回路の動作時にはオフ状態となり、内部回路の非動作時にはオン状態となる。
【００２４】
本発明の半導体装置によると、内部回路が動作時に消費する電流量と同一の電流量を消費する負荷回路を備え、内部回路の非動作時にはスイッチトランジスタがオン状態となり、内部回路の動作時にはスイッチトランジスタがオフ状態となるため、負荷回路は、内部回路の非動作時には内部回路が消費する電流量と同一の電流量を消費し、内部回路の動作時には電流を消費しないので、内部回路が非動作状態から動作状態に変化しても内部電圧の電流消費量が変化せず、内部電圧を安定化することができる。
【００２５】
本発明の半導体装置は、負荷回路は第１の抵抗器を有していることが好ましい。このようにすると、第１の抵抗器の抵抗値を調節することにより、負荷回路における電流消費量を調節することができる。
【００２６】
本発明の半導体装置において、第１の抵抗器が消費する電流量は、内部回路が動作時に消費する電流量と実質的に同一であることが好ましい。
【００２７】
本発明の半導体装置において、負荷回路は、第１の抵抗器と直列に接続された負荷調節部を有していることが好ましい。このようにすると、負荷調節部における負荷を調節することにより、負荷回路の電流消費量を調節することができるため、内部回路の電流消費量に半導体装置ごとにばらつきが生じている場合であっても、内部回路が動作時に消費する電流量と同一の電流量を消費するように負荷回路の電流消費量を調節できる。
【００２８】
本発明の半導体装置において、第１の抵抗器及び負荷調節部が消費する電流量と、内部回路が動作時に消費する電流量とは同一であることが好ましい。
【００２９】
本発明の半導体装置において、負荷調節部は、互いに並列に接続された第２の抵抗器及びフューズ素子からなることが好ましい。このようにすると、フューズ素子を切断することにより、第１の抵抗器及び負荷調節部が消費する電流量が、内部回路が動作時に消費する電流量と同一となるように、厳密に調節することができる。
【００３０】
本発明の半導体装置において、負荷調節部は、互いに並列に接続された第２の抵抗器及びトランジスタからなることが好ましい。このようにすると、トランジスタを制御することにより、第１の抵抗器及び負荷調節部が消費する電流量が、内部回路が動作時に消費する電流量と同一となるように、厳密に調節することができる。
【００３１】
本発明の半導体装置において、トランジスタと接続されたラッチ回路をさらに備えていることが好ましい。このようにすると、ラッチ回路に保存されたデータに基づいてトランジスタを制御することができる。
【００３２】
本発明の半導体装置において、スイッチトランジスタは、Ｎチャネル型トランジスタであることが好ましい。
【００３３】
本発明の半導体装置において、スイッチトランジスタは、ソースが接地され、ドレインが負荷回路を介して内部電圧供給回路と接続されていることが好ましい。
【００３４】
本発明の半導体装置において、スイッチトランジスタは、Ｐチャネル型トランジスタであることが好ましい。
【００３５】
本発明の半導体装置において、スイッチトランジスタは、ソースが内部電圧供給回路と接続され、ドレインが負荷回路を介して接地されていることが好ましい。
【００３６】
本発明のＩＣカードは、本発明の半導体装置を搭載している。
【００３７】
本発明のＩＣカードによると、ＩＣカードに搭載された半導体装置は、内部回路が動作時に消費する電流量と同一の電流量を消費する負荷回路を備え、内部回路の非動作時にはスイッチトランジスタがオン状態となり、内部回路の動作時にはスイッチトランジスタがオフ状態となるため、負荷回路は、内部回路の非動作時には内部回路が消費する電流量と同一の電流量を消費し、内部回路の動作時には電流を消費しないので、内部回路が非動作状態から動作状態に変化しても内部電圧の電流消費量が変化せず、内部電圧を安定化することができる。また、大容量のキャパシタを用いずに内部電圧を安定化するため、半導体装置のレイアウト面積を増大させることなく内部電圧が安定化された高信頼性のＩＣカードを得ることが可能となる。
【００３８】
【発明の実施の形態】
（第１の実施形態）
本発明の第１の実施形態に係る半導体記憶装置について図面を参照しながら説明する。
【００３９】
図１は第１の実施形態に係る半導体記憶装置の構成を示している。図１に示すように、第１の実施形態の半導体記憶装置は、入力端子から入力される電源電圧ＶDDを降圧して電源電圧よりも低電位の内部電圧ＶINT を生成する降圧回路１１と、内部電圧ＶINT により動作するロジック回路１２及び不揮発性メモリ１３と、不揮発性メモリからのメモリ活性化信号ＲACT に応じて動作する消費電流制御回路１４とを備えている。
【００４０】
降圧回路１１は、ソースに電源電圧ＶDDが印加され、ドレインに内部電圧ＶINT を出力するＰチャネル型の出力トランジスタＱP1と、２つの入力端子間の電位差に応じた出力電圧ＶADJ を出力トランジスタＱP1のゲートに出力する差動増幅回路２１と、該差動増幅回路２１の一方の入力端子に基準電位ＶREF を入力する基準電圧発生回路２２と、差動増幅回路２１の他方の入力端子に中間電位ＶMID を入力する分圧回路２３とからなる。降圧回路１１に入力された電原電圧ＶDDは、出力トランジスタＱP1のソース−ドレイン間抵抗により一定レベル降圧されて内部電圧ＶINT として出力される。
【００４１】
差動増幅回路２１は中間電位ＶMID と基準電位ＶREF との電位差（ＶMID −ＶREF ）に応じた出力電位ＶADJ を出力する。具体的には、中間電位ＶMID が基準電位ＶREF よりも大きい場合には出力電位ＶADJ は“Ｈ”レベル方向に遷移し、中間電位ＶMID が基準電位ＶREF よりも小さい場合には出力電位ＶADJ は“Ｌ”レベル方向に遷移する。
【００４２】
基準電圧発生回路２２は、例えば電原電圧ＶDDと接地電位ＶSSとの間に直列に接続された複数の抵抗素子及びダイオード素子からなり、電源電圧ＶDDが所定の電位以上である場合に、電源電圧ＶDDに依存しないでほぼ一定した電位の基準電位ＶREF を出力する。
【００４３】
分圧回路２３は、直列に接続された２つの抵抗器Ｒ1，Ｒ2からなり、一方の端子が出力トランジスタＱP1のドレインと接続され、他方の端子が接地されている。また、抵抗器Ｒ1，Ｒ2との接続ノードが差動増幅回路２１の入力端子と接続されている。
【００４４】
ここで、抵抗器Ｒ1，Ｒ2のそれぞれの抵抗値をｒ1，ｒ2とすると、分圧回路２３が出力する中間電位ＶMID の値は、、以下の式（１）で表される。
ＶMID ＝ｒ2 ／（ｒ1 ＋ｒ2 ）・ＶINT       …（１）
式（１）に示すように、中間電位ＶMID は、抵抗器Ｒ1，Ｒ2の抵抗値の比率に応じて内部電圧ＶINT が分圧された値となる。
【００４５】
従って、内部電圧ＶINT が低下した場合には、中間電位ＶMID が基準電位ＶREF と比べて低下するため、差動増幅回路１１１における出力電圧ＶADJ が“Ｌ”レベル方向に移動するので、出力トランジスタＱP1におけるキャリア供給量が増大して内部電圧ＶINT の電位低下が抑制される。
【００４６】
逆に、内部電圧ＶINT が上昇した場合には、中間電位ＶMID が基準電位ＶREF と比べて上昇するため、差動増幅回路１１１における出力電圧ＶADJ が“Ｈ”レベル方向に移動するので、出力トランジスタＱP1におけるキャリア供給量が減少して内部電圧ＶINT の電位上昇が抑制される。
【００４７】
このように、降圧回路１１は、差動増幅回路２１を用いて出力トランジスタＱP1を制御することにより、電源電圧ＶDDから安定化された電圧として内部電圧ＶINT を生成して、内部回路である不揮発性メモリ１３に供給する内部電圧供給回路として機能する。
【００４８】
なお、第１の実施形態において、内部電圧ＶINT を供給する回路は、降圧回路１１に限られず、安定化された内部電圧ＶINT を不揮発性メモリ１３に供給できる回路であればよく、例えば昇圧回路であってもよい。
【００４９】
ロジック回路１２は、不揮発性メモリ１３の動作を制御する回路であり、不揮発性メモリ１３を起動するための信号として不揮発性メモリ起動信号ＮＣＥを出力する。不揮発性メモリ起動信号ＮＣＥは初期状態で“Ｈ”レベルにあり、不揮発性メモリ１３は、不揮発性メモリ起動信号ＮＣＥが“Ｈ”レベルから“Ｌ”レベルに遷移したことを検知することによりビット線のイコライズオフ、ワード線の駆動、センス増幅等の一連の読み出し動作、消去動作又は書き換え動作を行う。
【００５０】
不揮発性メモリ１３は、例えば強誘電体メモリセルからなるメモリセルアレイと、メモリセルアレイに対する読み出し動作、消去動作又は書き換え動作等の所定の動作を制御するメモリ制御部とを有している。不揮発性メモリ１３において、メモリセルアレイに対する動作を制御する信号のうちの１つであるメモリ活性化信号ＲACT は、初期状態で“Ｈ”レベルにあり、不揮発性メモリ起動信号ＮＣＥの立ち下がりから、読み出し動作、消去動作又は書き換え動作等の一連の動作が終了するまでの間“Ｌ”レベルとなる。
【００５１】
消費電流制御回路１４は、ゲートに不揮発性メモリ１３からのメモリ活性化信号ＲACT を受け、ソースが接地されたＮチャネル型のスイッチトランジスタＱN1と、一方の端子がスイッチトランジスタＱN1のドレインと接続され、他方の端子が内部電圧ＶINT と接続された抵抗器Ｒ3 とを有している。
【００５２】
抵抗器Ｒ3 の抵抗値は、抵抗器Ｒ3 が消費する単位時間当たりの電流量が、不揮発性メモリ１３が動作時に消費する単位時間当たりの電流量とほぼ同一となるように設定されている。具体的には、例えば不揮発性メモリ１３における設計上の回路特性をシミュレーションすることにより、不揮発性メモリ１３の消費電流量を求めることができ、この消費電流量と抵抗器Ｒ3 の抵抗値を設定することができる。
【００５３】
ここで、不揮発性メモリ１３が動作している間は、メモリ活性化信号ＲACT が“Ｌ”レベルであるため、スイッチトランジスタＱN1がオフ状態であるので、消費電流制御回路１４では電流が消費されない。
【００５４】
逆に、不揮発性メモリ１３が動作していない間は、メモリ活性化信号ＲACT が“Ｈ”レベルであるため、スイッチトランジスタＱN1がオン状態であるので、内部電圧ＶINT がスイッチトランジスタＱN1を介して接地に流れる。このとき、抵抗器Ｒ3 が、不揮発性メモリ１３が消費する電流量と同等の電流を消費する負荷回路となる。
【００５５】
従って、不揮発性メモリ１３の動作時には消費電流制御回路１４が停止して不揮発性メモリ１３が所定の電流を消費し、不揮発性メモリ１３の停止時には消費電流制御回路１４が動作して不揮発性メモリが消費する電流とほぼ同一の電流量を消費するため、不揮発性メモリ１３が停止状態の場合と動作状態の場合とでほぼ同じ量の電流が消費される。
【００５６】
以上説明したように、第１の実施形態の半導体記憶装置によると、不揮発性メモリ１３が停止状態から動作状態となる際に内部電圧ＶINT の電位が低下することがなく、内部電圧ＶINT の安定化が可能となる。
【００５７】
（第２の実施形態）
以下、本発明の第２の実施形態に係る半導体記憶装置について図面を参照しながら説明する。
【００５８】
図２は第２の実施形態に係る半導体記憶装置の構成を示している。図２において、図１に示す部材と同一の部材には同一の符号を付すことにより説明を省略する。
【００５９】
図２に示すように、第２の実施形態の半導体装置は、消費電流制御回路３１の構成が第１の実施形態と異なっており、降圧回路１１、ロジック回路１２、不揮発性メモリ１３の構成は第１の実施形態と同一である。
【００６０】
第２の実施形態の消費電流制御回路３１は、スイッチトランジスタＱN1と、抵抗器Ｒ4 と、直列に接続された抵抗器Ｒ5，Ｒ6及び該抵抗器Ｒ5，Ｒ6のそれぞれに並列に接続されたフューズＦ1，Ｆ2からなる負荷調節部３２とが直列に接続されている。ここで、フューズＦ1，Ｆ2は、半導体記憶装置の外部から切断可能な物理フューズとして形成されている。
【００６１】
スイッチトランジスタＱN1は、ゲートに不揮発性メモリ１３からメモリ活性化信号ＲACT が入力され、ソースが接地されている。抵抗器Ｒ4 は、一方の端子がスイッチトランジスタＱN1のドレインと接続され、他方の端子が抵抗器Ｒ5 とフューズＦ1 との共通端子と接続されている。また、抵抗器Ｒ6 とフューズＦ2 との共通端子は、内部電圧ＶINT と接続されている。
【００６２】
抵抗器Ｒ4 の抵抗値は、抵抗器Ｒ4 が消費する単位時間当たりの電流量が、不揮発性メモリ１３が動作時に消費する単位時間当たりの電流量よりも若干大きくなるように設定されている。具体的には、例えば不揮発性メモリ１３における設計上の回路特性をシミュレーションすることにより、不揮発性メモリ１３の消費電流量を求めることができ、この消費電流量から抵抗器Ｒ4 の抵抗値を設定することができる。
【００６３】
負荷調節部３２は、消費電流制御回路３１が消費する電流量と不揮発性メモリ１３が消費する電流量とがほぼ同一となるように、消費電流制御回路３１の負荷を調節する。具体的に、不揮発性メモリで消費する電流値を実際に測定した後、測定された電流値と、抵抗器Ｒ4 及び負荷調節部３２で消費する電流値とほぼ同一となるように、フューズＦ1 ，Ｆ2 のうちのいずれか又は両方を切断する。これにより、抵抗器Ｒ4 と負荷調節部３２とを、不揮発性メモリ１３の電流消費量とほぼ同一の電流量を消費する負荷回路として用いることができる。
【００６４】
不揮発性メモリ１３の消費電流量は、製造プロセスのばらつきやウエハ面内でのばらつきによりチップごとに異なるため、負荷調節部３２の抵抗値を調節することによりチップごとの消費電流量にあわせて抵抗器Ｒ4 及び負荷調節部３２で消費する電流量を調節することができる。
【００６５】
なお、第２の実施形態では、負荷調節部３２を、抵抗及びフューズが互いに並列に接続された並列回路を２つ用いているが、抵抗及びフューズが互いに並列に接続された並列回路の数は２つに限られない。抵抗及びフューズが互いに並列に接続された並列回路をより多く設けることにより、さらに詳細な設定が可能となり、抵抗器Ｒ4 及び負荷調節部３２で消費する電流量をさらに厳密に調節することができる。
【００６６】
また、負荷調節部３２は、スイッチトランジスタＱN1のドレイン側に、抵抗器Ｒ4 、負荷調節部３２の順に接続された構成に限られず、抵抗器Ｒ4 及び負荷調節部３２が、スイッチトランジスタＱN1と直列に接続されていればよい。
【００６７】
以上説明したように、第２の実施形態によると、消費電流制御回路３１が動作時に消費する電流量が、不揮発性メモリ１３が動作時に消費する電流量と同一となるように厳密に調節できる。
【００６８】
（第３の実施形態）
以下、本発明の第３の実施形態に係る半導体記憶装置について図面を参照しながら説明する。
【００６９】
図３は第３の実施形態に係る半導体記憶装置の構成を示している。図３において、図１及び図２に示す部材と同一の部材には同一の符号を付すことにより説明を省略する。
【００７０】
図３に示すように、第３の実施形態の半導体装置は、消費電流制御回路４１の構成が第１の実施形態と異なっており、降圧回路１１、ロジック回路１２、不揮発性メモリ１３の構成は第１の実施形態と同様である。
【００７１】
第２の実施形態の消費電流制御回路４１は、スイッチトランジスタＱN1と、抵抗器Ｒ4 と、直列に接続された抵抗器Ｒ5，Ｒ6及び該抵抗器Ｒ5，Ｒ6のそれぞれに並列に接続されたＰチャネル型トランジスタＱP2，ＱP3からなる負荷調節部４２とが直列に接続されている。また、Ｐチャネル型トランジスタＱP2，ＱP3には、所定のデータを格納するためのラッチ回路４３，４４がそれぞれに接続されている。
【００７２】
スイッチトランジスタＱN1は、ゲートに不揮発性メモリ１３からメモリ活性化信号ＲACT が入力され、ソースが接地されている。抵抗器Ｒ4 は、一方の端子がスイッチトランジスタＱN1のドレインと接続され、他方の端子が抵抗器Ｒ5 とＰチャネル型トランジスタＱP2との共通端子と接続されている。また、抵抗器Ｒ6 とＰチャネル型トランジスタＱP3との共通端子は、内部電圧ＶINT と接続されている。
【００７３】
抵抗器Ｒ4 の抵抗値は、抵抗器Ｒ4 が消費する単位時間当たりの電流量が、不揮発性メモリ１３が動作時に消費する単位時間当たりの電流量よりも若干大きくなるように設定されている。具体的には、例えば不揮発性メモリ１３における設計上の回路特性をシミュレーションすることにより、不揮発性メモリ１３の消費電流量を求めることができ、この消費電流量から抵抗器Ｒ4 の抵抗値を設定することができる。
【００７４】
負荷調節部４２は、消費電流制御回路４１が消費する電流量と不揮発性メモリ１３が消費する電流量とがほぼ一致するように、消費電流制御回路４１の負荷を調節する。
【００７５】
具体的に、まず、不揮発性メモリで消費する電流値を実際に測定した後、測定された電流値に基づいて、抵抗器Ｒ4 及び負荷調節部４２で消費する電流値とほぼ一致するように、必要な補正データを不揮発性メモリ１３の所定領域に予め書き込んでおく。
【００７６】
次に、半導体記憶装置の電源が投入された後に不揮発性メモリ１３から補正データをラッチ回路４３，４４に格納する。これにより、ラッチ回路４３，４４に格納されたデータに基づいて、Ｐチャネル型トランジスタＱP2，ＱP3のうちのいずれか又は両方を切断されて、負荷調節部４２の抵抗値が調節される。これにより、抵抗器Ｒ4 と負荷調節部４２とを、不揮発性メモリ１３の電流消費量とほぼ同一の電流量を消費する負荷回路として用いることができる。
【００７７】
不揮発性メモリ１３の消費電流量は、製造プロセスのばらつきやウエハ面内でのばらつきによりチップごとに異なるため、負荷調節部４２の抵抗値を調節することによりチップごとの消費電流量にあわせて抵抗器Ｒ4 及び負荷調節部４２で消費する電流量を調節することができる。
【００７８】
なお、第３の実施形態では、負荷調節部４２を、抵抗及びＰチャネル型トランジスタが互いに並列に接続された並列回路を２つ用いているが、抵抗及びＰチャネル型トランジスタが互いに並列に接続された並列回路の数は２つに限られない。抵抗及びＰチャネル型トランジスタが互いに並列に接続された並列回路をより多く設けることにより、さらに詳細な設定が可能となり、抵抗器Ｒ4 及び負荷調節部４２で消費する電流量をさらに厳密に調節することができる。
【００７９】
また、負荷調節部４２は、スイッチトランジスタＱN1のドレイン側に、抵抗器Ｒ4 、負荷調節部４２の順に接続された構成に限られず、抵抗器Ｒ4 及び負荷調節部４２が、スイッチトランジスタＱN1と直列に接続されていればよい。
【００８０】
以上説明したように、第３の実施形態によると、消費電流制御回路４１が動作時に消費する電流量が、不揮発性メモリ１３が動作時に消費する電流量と同一となるように厳密に調節できる。
【００８１】
（第４の実施形態）
以下、本発明の第４の実施形態に係る半導体記憶装置について図面を参照しながら説明する。
【００８２】
図４は第４の実施形態に係る半導体記憶装置の構成を示している。図４において、図１に示す部材と同一の部材には同一の符号を付すことにより説明を省略する。
【００８３】
図４に示すように、第４の実施形態の半導体装置は、消費電流制御回路５１の構成が第１の実施形態と異なっている。消費電流制御回路５１は、ゲートに不揮発性メモリ１３からのメモリ活性化信号ＲACT を受け、ソースが内部電圧ＶINT と接続されたＰチャネル型のスイッチトランジスタＱP4と、一方の端子がスイッチトランジスタＱP4のドレインと接続され、他方の端子が接地された抵抗器Ｒ3 とを有している。
【００８４】
抵抗器Ｒ3 の抵抗値は、抵抗器Ｒ3 が消費する単位時間当たりの電流量が、不揮発性メモリ１３が動作時に消費する単位時間当たりの電流量とほぼ一致するように設定されている。
【００８５】
第４の実施形態では、不揮発性メモリ１３から出力されるメモリ活性化信号ＲACT は、初期状態で“Ｌ”レベルにあり、不揮発性メモリ起動信号ＮＣＥの立ち下がりから、読み出し動作、消去動作又は書き換え動作等の一連の動作が終了するまでの間“Ｈ”レベルとなる。
【００８６】
従って、不揮発性メモリ１３が動作している間は、メモリ活性化信号ＲACT が“Ｈ”レベルであるため、スイッチトランジスタＱP4がオフ状態であるので、消費電流制御回路５１では電流が消費されない。
【００８７】
逆に、不揮発性メモリ１３が動作していない間は、メモリ活性化信号ＲACT が“Ｌ”レベルであるため、スイッチトランジスタＱP4がオン状態であるので、内部電圧ＶINT がスイッチトランジスタＱP4を介して接地に流れるので、抵抗器Ｒ3 が、不揮発性メモリ１３が消費する電流量とほぼ一致する電流量を消費する。
【００８８】
（第５の実施形態）
以下、本発明の第５の実施形態に係る半導体記憶装置について図面を参照しながら説明する。
【００８９】
図５は第５の実施形態に係る半導体記憶装置の構成を示している。図５において、図２及び図４に示す部材と同一の部材には同一の符号を付すことにより説明を省略する。
【００９０】
図５に示すように、第５の実施形態の消費電流制御回路６１は、スイッチトランジスタＱP4と、抵抗器Ｒ4 と、直列に接続された抵抗器Ｒ5，Ｒ6及び該抵抗器Ｒ5，Ｒ6のそれぞれに並列に接続されたフューズＦ1，Ｆ2からなる負荷調節部３２とが直列に接続されている。ここで、フューズＦ1，Ｆ2は、半導体記憶装置の外部から切断可能な物理フューズとして形成されている。
【００９１】
ここで、スイッチトランジスタＱP4は、第４の実施形態と同様に、不揮発性メモリ１３が動作している間はメモリ活性化信号ＲACT が“Ｈ”レベルであるためオフ状態となり、不揮発性メモリ１３が動作していない間はメモリ活性化信号ＲACT が“Ｌ”レベルであるためオン状態となる。
【００９２】
また、負荷調節部３２は、第２の実施形態と同様に、消費電流制御回路６１が消費する電流量と不揮発性メモリ１３が消費する電流量とがほぼ一致するように、消費電流制御回路６１の負荷を調節する。
【００９３】
第５の実施形態においても、第２の実施形態と同様に、不揮発性メモリ１３が動作時に消費する電流量と、消費電流制御回路６１が動作時に消費する電流量との差を厳密に調節できる。
【００９４】
（第６の実施形態）
以下、本発明の第６の実施形態に係る半導体記憶装置について図面を参照しながら説明する。
【００９５】
図６は第６の実施形態に係る半導体記憶装置の構成を示している。図６において、図３及び図４に示す部材と同一の部材には同一の符号を付すことにより説明を省略する。
【００９６】
図６に示すように、スイッチトランジスタＱP4と、抵抗器Ｒ4 と、抵抗器Ｒ4 と、直列に接続された抵抗器Ｒ5，Ｒ6及び該抵抗器Ｒ5，Ｒ6のそれぞれに並列に接続されたＰチャネル型トランジスタＱP2，ＱP3からなる負荷調節部４２とが直列に接続されている。
【００９７】
ここで、スイッチトランジスタＱP4は、第４の実施形態と同様に、不揮発性メモリ１３が動作している間はメモリ活性化信号ＲACT が“Ｈ”レベルであるためオフ状態となり、不揮発性メモリ１３が動作していない間はメモリ活性化信号ＲACT が“Ｌ”レベルであるためオン状態となる。
【００９８】
また、負荷調節部４２は、第３の実施形態と同様に、不揮発性メモリ１３に補正データを書き込むことにより、消費電流制御回路７１が消費する電流量と不揮発性メモリ１３が消費する電流量とがほぼ一致するように、消費電流制御回路７１の負荷を調節する。
【００９９】
第６の実施形態においても、第３の実施形態と同様に、不揮発性メモリ１３が動作時に消費する電流量と、消費電流制御回路７１が動作時に消費する電流量との差を厳密に調節できる。
【０１００】
（第７の実施形態）
以下、本発明の第７の実施形態に係るＩＣカードについて図面を参照しながら説明する。
【０１０１】
図７は第７の実施形態に係るＩＣカードの構成を示している。図７において、図１に示す部材と同一の部材には同一の符号を付すことにより説明を省略する。
【０１０２】
図７に示すように、外部からの電磁波を受信するアンテナコイル８１と、電磁波の周波数に共振するようにアンテナコイル８１と並列に接続された共振容量Ｃ1 と、アンテナコイル８１の出力から電源電圧ＶDDを発生する整流回路８２と、整流後のＶDD−ＶSS間の波形を平滑化するための平滑容量Ｃ2 とが設けられている。電源電圧ＶDDは、アナログ回路８３、デジタル回路８４に供給されると共に、降圧回路１１に供給される。
【０１０３】
アンテナコイル８１を介して得られた電源電圧ＶDDは、不揮発性メモリ１３及び不揮発性メモリの動作を制御するロジック回路１２の動作電圧と比べて電圧値が大きいため、降圧回路１１を介して電源電圧ＶDDを降圧した内部電圧ＶINT がロジック回路１２及び不揮発性メモリ１３に供給される。
【０１０４】
アナログ回路８３は、アンテナコイル８１から入力された受信データ及び制御信号の複合化とデジタル回路８４から生成される送信データ及び制御信号の電磁波の搬送波に変調する機能を有する。また、デジタル回路８４は、アナログ回路８３を介してアンテナコイル８１から入力された制御信号に基づいてデジタル信号を処理するＣＰＵ等を含み、アナログ回路８３を介してアンテナコイル８１から入力された制御信号に基づいてロジック回路１２の動作を制御する。
【０１０５】
第７の実施形態のＩＣカードにおいても、第１の実施形態と同様に、不揮発性メモリ１３の起動に伴う内部電圧ＶINT の電位低下を抑制する回路として、スイッチトランジスタＱN1及び抵抗器Ｒ3からなる消費電流制御回路１４が設けられている。消費電流制御回路１４の動作は第１の実施形態と同様であるため説明を省略する。
【０１０６】
第７の実施形態のＩＣカードによると、不揮発性メモリ１３の起動時にも内部電圧ＶINT の電位が低下することがなく、内部電圧ＶINT の安定化が可能となる。特に、ＩＣカードでは、半導体装置を搭載することができる面積が限られているため、不揮発性メモリ１３が停止状態から動作状態となる際に生じる内部電圧ＶINT の電位低下を抑制するために、素子面積の大きい大容量のキャパシタ等を用いることが困難であるが、消費電流制御回路１４を用いることにより、半導体装置のレイアウト面積を増大させることがない。
【０１０７】
なお、第７の実施形態では、第１の実施形態の消費電流制御回路を用いているが、第２の実施形態から第６の実施形態に示す消費電流制御回路のうちのいずれを用いてもよい。
【０１０８】
【発明の効果】
本発明の半導体装置によると、内部回路が停止状態から動作状態に変化しても内部電圧の電位が低下することがなく、内部電圧の安定化が可能となる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る半導体記憶装置の構成を示すブロック図である。
【図２】本発明の第２の実施形態に係る半導体記憶装置の構成を示すブロック図である。
【図３】本発明の第３の実施形態に係る半導体記憶装置の構成を示すブロック図である。
【図４】本発明の第４の実施形態に係る半導体記憶装置の構成を示すブロック図である。
【図５】本発明の第５の実施形態に係る半導体記憶装置の構成を示すブロック図である。
【図６】本発明の第６の実施形態に係る半導体記憶装置の構成を示すブロック図である。
【図７】  本発明の第７の実施形態に係るＩＣカードの構成を示すブロック図である。
【図８】第１従来例に係る半導体記憶装置の構成を示すブロック図である。
【図９】第２従来例に係る半導体記憶装置の構成を示すブロック図である。
【符号の説明】
１１  降圧回路（内部電圧供給回路）
１２  ロジック回路
１３  不揮発性メモリ（内部回路）
１４  消費電流制御回路
２１  差動増幅回路
２２  基準電圧発生回路
２３  分圧回路
３１  消費電流制御回路
３２  負荷調節部
４１  消費電流制御回路
４２  負荷調節部
４３  ラッチ回路
４４  ラッチ回路
５１  消費電流制御回路
６１  消費電流制御回路
７１  消費電流制御回路
８１  アンテナコイル
８２  整流回路
８３  アナログ回路
８４  デジタル回路
ＱP1  出力トランジスタ
ＱP2  Ｐチャネル型トランジスタ
ＱP3  Ｐチャネル型トランジスタ
ＱP4  スイッチトランジスタ
ＱN1  スイッチトランジスタ
Ｒ1   抵抗器
Ｒ2   抵抗器
Ｒ3   抵抗器（第１の抵抗器、負荷回路）
Ｒ4   抵抗器（第１の抵抗器）
Ｒ5   抵抗器（第２の抵抗器）
Ｒ6   抵抗器（第２の抵抗器）
Ｆ1   ヒューズ
Ｆ2   ヒューズ
Ｃ1   共振容量
Ｃ2   平滑容量
ＶDD  電源電圧
ＶSS  接地電圧
ＶINT 内部電圧
ＶREF 基準電位
ＶMID 中間電位
ＶADJ 出力電圧
【図１】
0003768193.tif 000002
【図２】
0003768193.tif 000003
【図３】
0003768193.tif 000004
【図４】
0003768193.tif 000005
【図５】
0003768193.tif 000006
【図６】
0003768193.tif 000007
【図７】
0003768193.tif 000008
【図８】
0003768193.tif 000009
【図９】
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